(57)【特許請求の範囲】
【請求項１】
半導体基板上に並列に配列された複数のトランジスタと、
第１の絶縁基板上に配置され、前記複数のトランジスタのゲート端子電極にそれぞれ接続された複数の入力整合回路と、
前記第１の絶縁基板上に配置され、前記入力整合回路に隣接して配置された入力側第４発振抑制抵抗と、前記入力側第４発振抑制抵抗に直列接続された入力側第１キャパシタと、隣接する前記入力整合回路間を繋ぐ伝送線路上の点と前記入力側第１キャパシタ間に接続された入力側第１インダクタとを有する入力側発振抑制回路と
を備え、前記入力側第１インダクタのインダクタンス値をＬ１、前記入力側第１キャパシタのキャパシタンス値をＣ１とすると、１／{２π（Ｌ１×Ｃ１）1/2}で表される前記入力側第１インダクタと前記入力側第１キャパシタの共振周波数が、２セルループの発振周波数fosc2に等しいことを特徴とする高周波回路。
【請求項２】
前記第１の絶縁基板上に配置され、前記隣接する入力整合回路間に配置された入力側第１発振抑制抵抗と、
前記隣接する入力整合回路と隣接する前記入力整合回路間を繋ぐ伝送線路により構成される２セルループ間に配置された入力側第２発振抑制抵抗と、
前記隣接する２セルループ間と隣接する前記２セルループ間を繋ぐ伝送線路により構成される４セルループ間に配置された入力側第３発振抑制抵抗とを備えることを特徴とする請求項１に記載の高周波回路。
【請求項３】
前記入力側第２発振抑制抵抗から前記入力側第４発振抑制抵抗までの長さは、２セルループの発振周波数fosc2の波長の１／４の奇数倍にほぼ等しいことを特徴とする請求項２に記載の高周波回路。
【請求項４】
前記入力側第１インダクタは、ボンディングワイヤで形成されたことを特徴とする請求項１に記載の高周波回路。
【請求項５】
前記入力側第２発振抑制抵抗から前記入力側第４発振抑制抵抗までは、前記第１の絶縁基板上に配置された伝送線路とボンディングワイヤで形成されたことを特徴とする請求項２に記載の高周波回路。
【請求項６】
第２の絶縁基板上に配置され、前記複数のトランジスタのドレイン端子電極にそれぞれ接続された複数の出力整合回路と、
前記第２の絶縁基板上に配置され、前記出力整合回路に隣接して配置された出力側第４発振抑制抵抗と、前記出力側第４発振抑制抵抗に直列接続された出力側第１キャパシタと、隣接する前記出力整合回路間を繋ぐ伝送線路上の点と前記出力側第１キャパシタ間に接続された出力側第１インダクタとを有する出力側発振抑制回路と
を備え、前記出力側第１インダクタのインダクタンス値をＬ２、前記出力側第１キャパシタのキャパシタンス値をＣ２とすると、１／{２π（Ｌ２×Ｃ２）1/2}で表される前記出力側第１インダクタと前記出力側第１キャパシタの共振周波数が、２セルループの発振周波数fosc2に等しいことを特徴とする請求項１に記載の高周波回路。
【請求項７】
前記第２の絶縁基板上に配置され、前記隣接する出力整合回路間に配置された出力側第１発振抑制抵抗と、
前記隣接する出力整合回路と隣接する前記出力整合回路間を繋ぐ伝送線路により構成される２セルループ間に配置された出力側第２発振抑制抵抗と、
前記隣接する２セルループ間と隣接する前記２セルループ間を繋ぐ伝送線路により構成される４セルループ間に配置された出力側第３発振抑制抵抗とを備えることを特徴とする請求項６に記載の高周波回路。
【請求項８】
前記出力側第２発振抑制抵抗から前記出力側第４発振抑制抵抗までの長さは、２セルループの発振周波数fosc2の波長の１／４の奇数倍にほぼ等しいことを特徴とする請求項７に記載の高周波回路。
【請求項９】
前記出力側第１インダクタは、ボンディングワイヤで形成されたことを特徴とする請求項６に記載の高周波回路。
【請求項１０】
前記出力側第２発振抑制抵抗から前記出力側第４発振抑制抵抗までは、前記第２の絶縁基板上に配置された伝送線路とボンディングワイヤで形成されたことを特徴とする請求項７に記載の高周波回路。
【請求項１１】
前記複数のトランジスタは、
半絶縁性基板と、
前記半絶縁性基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、
前記半絶縁性基板の第１表面に配置され,前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極、複数のソース端子電極およびドレイン端子電極と、
前記ソース端子電極の下部に配置されたＶＩＡホールと、
前記半絶縁性基板の第１表面と反対側の第２表面に配置され、前記ソース端子電極に対して前記ＶＩＡホールを介して接続された接地電極と
を備えることを特徴とする請求項１〜１０のいずれか１項に記載の高周波回路。
【請求項１２】
前記半絶縁性基板は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかであることを特徴とする請求項１１に記載の高周波回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、発振抑制回路を有する高周波回路に関する。
【背景技術】
【０００２】
近年の高周波トランジスタは、その出力を上げるために多数のセルを並列接続している。多数のセルに対して分配合成するため、長さの異なる多数のループが形成され、その結果、複数のループにおいて、それぞれそのループ固有の周波数で発振する可能性がある。
【０００３】
このようなループ発振を抑制するためには、発振が生じているループを構成する線路間を特定の抵抗値を有する抵抗で、特定の位置において接続することが必要である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第３２８９４６４号公報
【特許文献２】特開平０７−３０７６２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
発振する、長さの異なるループが複数ある時、それぞれのループに対して最適な抵抗値を有する抵抗を接続しても、それぞれのループに対する抵抗は並列接続の関係になるため、他方のループに対する抵抗が影響して、最適な抵抗値よりも低くなり、発振抑制効果が弱まる。
【０００６】
また発振するループが比較的小さく、ループを構成する線路が抵抗で直接繋げられる程度に近接しているループに対しては、線路間に抵抗を形成するだけで発振が抑えられる。しかし、ループを構成する線路が離れており、抵抗と線路をライン、もしくはワイヤで接続しなければならないループに対しては、抵抗と線路間にインダクタンスが生じて、抵抗による発振抑制効果が弱まる。
【課題を解決するための手段】
【０００７】
本実施形態による高周波回路は、複数のトランジスタと、複数の入力整合回路と、入力側発振抑制回路とを備える。複数のトランジスタは、半導体基板上に並列に配列されている。複数の入力整合回路は、第１の絶縁基板上に配置され、複数のトランジスタのゲート端子電極にそれぞれ接続されている。入力側発振抑制回路は、入力側第４発振抑制抵抗と、入力側第１キャパシタと、入力側第１インダクタとを有する。入力側第４発振抑制抵抗は、第１の絶縁基板上に配置され、入力整合回路に隣接して配置されている。入力側第１キャパシタは、入力側第４発振抑制抵抗に直列接続されている。入力側第１インダクタは、隣接する入力整合回路間を繋ぐ伝送線路上の点と入力側第１キャパシタ間に接続されている。
【０００８】
入力側第１インダクタのインダクタンス値をＬ１、入力側第１キャパシタのキャパシタンス値をＣ１とすると、１／{２π（Ｌ１×Ｃ１）1/2}で表される入力側第１インダクタと入力側第１キャパシタの共振周波数が、２セルループの発振周波数focs2に等しい。
【図面の簡単な説明】
【０００９】
【図１】実施形態に係る高周波回路の模式的回路構成図。
【図２】実施形態に係る高周波回路に用いられる入力側発振抑制回路の模式的回路構成図。
【図３】実施形態に係る高周波回路に用いられる出力側発振抑制回路の模式的回路構成図。
【図４】実施形態に係る高周波回路において、最小ループＬＰ１、２セルループＬＰ２、４セルループＬＰ３を説明する模式的回路構成図。
【図５】実施形態に係る高周波回路において、発振抑制回路を含むループＬＰ４を説明する模式的回路構成図。
【図６】（ａ）実施の形態に係る高周波回路に搭載される半導体装置の模式的平面パターン構成の拡大図、（ｂ）図６（ａ）のＪ部分の拡大図。
【図７】実施の形態に係る高周波回路に搭載される半導体装置の構成例１であって、図６（ｂ）のＩ−Ｉ線に沿う模式的断面構造図。
【図８】実施の形態に係る高周波回路に搭載される半導体装置の構成例２であって、図６（ｂ）のＩ−Ｉ線に沿う模式的断面構造図。
【図９】実施の形態に係る高周波回路に搭載される半導体装置の構成例３であって、図６（ｂ）のＩ−Ｉ線に沿う模式的断面構造図。
【図１０】実施の形態に係る高周波回路に搭載される半導体装置の構成例４であって、図６（ｂ）のＩ−Ｉ線に沿う模式的断面構造図。
【発明を実施するための形態】
【００１０】
次に、図面を参照して、実施の形態を説明する。以下において、同じ要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１１】
以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１２】
実施形態に係る高周波回路１の模式的回路構成は、図１に示すように表される。
【００１３】
実施形態に係る高周波回路１は、図１に示すように、半導体基板１０上に並列に配置された複数のトランジスタＱ１〜Ｑ８と、第１の絶縁基板１２上に配置され、複数のトランジスタＱ１〜Ｑ８のゲート端子電極Ｇ１〜Ｇ８にそれぞれ接続された複数の入力整合回路１６と、第１の絶縁基板１２上に配置され、入力整合回路１６間に配置された入力側第１発振抑制抵抗Ｒ１１ａ・入力側第２発振抑制抵抗Ｒ１１ｂ・入力側第３発振抑制抵抗Ｒ１１ｃと、第１の絶縁基板１２上に配置され、複数の入力整合回路１６と入力端子Ｐi間を繋ぐツリー状の伝送線路１７・１８・１９と、第１の絶縁基板１２上に配置され、伝送線路１８間に配置された入力側第４発振抑制抵抗Ｒ１２と、入力側第４発振抑制抵抗Ｒ１２の一方の端子ＴＡiに接続された入力側第１キャパシタＣ１２と入力側第１インダクタＬ１２と、入力側第４発振抑制抵抗Ｒ１２の他方の端子ＴＢiに接続された入力側第１キャパシタＣ１２と入力側第１インダクタＬ１２とからなる入力側発振抑制回路２と、第２の絶縁基板１４上に配置され、複数のトランジスタＱ１〜Ｑ８のドレイン端子電極Ｄ１〜Ｄ８にそれぞれ接続された複数の出力整合回路２６と、第２の絶縁基板１４上に配置され、出力整合回路２６間に配置された出力側第１発振抑制抵抗Ｒ２１ａ・出力側第２発振抑制抵抗Ｒ２１ｂ・出力側第３発振抑制抵抗Ｒ２１ｃと、第２の絶縁基板１４上に配置され、複数の出力整合回路２６と出力端子Ｐo間を繋ぐツリー状の伝送線路２７・２８・２９と、第２の絶縁基板１４上に配置され、伝送線路２８間に配置された出力側第４発振抑制抵抗Ｒ２２と、出力側第４発振抑制抵抗Ｒ２２の一方の端子ＴＡoに接続された出力側第１キャパシタＣ２２と出力側第１インダクタＬ２２と、出力側第４発振抑制抵抗Ｒ２２の他方の端子ＴＢoに接続された出力側第１キャパシタＣ２２と出力側第１インダクタＬ２２とからなる出力側発振抑制回路４とを備える。
【００１４】
（入力側）
実施形態に係る高周波回路に用いられる入力側発振抑制回路２の模式的回路構成は、図２に示すように表され、出力側発振抑制回路４の模式的回路構成は、図３に示すように表され、最小ループＬＰ１、２セルループＬＰ２、４セルループＬＰ３を説明する模式的回路構成は、図４に示すように表される。
【００１５】
図１に示すように、複数の入力整合回路１６と入力端子Ｐi間は、ツリー状の伝送線路１７・１８・１９で接続されている。隣接する入力整合回路１６とそれらを繋ぐ伝送線路１７とにより最小ループＬＰ１が形成される（図２、図４参照）。隣接する入力整合回路１６を繋ぐ伝送線路１７上の点で、隣接する入力整合回路１６から等距離にある点は、ループの節Ｓ１i・Ｓ２i・Ｓ３i・Ｓ４iで表わされる。
【００１６】
隣接する最小ループＬＰ１とそれらを繋ぐ伝送線路１８とにより２セルループＬＰ２が形成される（図２、図４参照）。最小ループＬＰ１を接続する伝送線路１８は最小ループの節Ｓ１i・Ｓ２i・Ｓ３i・Ｓ４iにおいて接続される。最小ループＬＰ１の発振において、節は接地点と等価であるため、節に接続された伝送線路１８およびその伝送線路１８に接続された抵抗等は最小ループの発振には影響しなくなる。隣接する最小ループＬＰ１を繋ぐ伝送線路１８上の点で、隣接する最小ループＬＰ１から等距離にある点は、ループの節Ｓ５i・Ｓ６iで表わされる。
【００１７】
２セルループＬＰ２とそれらを繋ぐ伝送線路１９とにより４セルループＬＰ３が形成される（図４参照）。２セルループＬＰ２を接続する伝送線路１９は２セルループの節Ｓ５i・Ｓ６iにおいて接続される。２セルループＬＰ２の発振において、ループの節は接地点と等価であるため、節に接続された伝送線路１９およびその伝送線路１９に接続された抵抗等は２セルループＬＰ２の発振には影響しなくなる。隣接する２セルループＬＰ２を繋ぐ伝送線路１９上の点で、隣接する２セルループＬＰ２から等距離にある点は、ループの節Ｓ７iで表わされる。
【００１８】
また、実施形態に係る高周波回路１は、図１に示すように、第１の絶縁基板１２上に配置され、複数の入力整合回路１６間に配置された入力側第１発振抑制抵抗Ｒ１１ａ・入力側第２発振抑制抵抗Ｒ１１ｂ・入力側第３発振抑制抵抗Ｒ１１ｃを備える。
【００１９】
ここで、入力側第１発振抑制抵抗Ｒ１１ａの配置される位置は、図４に示すように抑制対象の最小ループＬＰ１上で、最小ループの節Ｓ１i・Ｓ２i・Ｓ３i・Ｓ４iから最小ループ発振周波数ｆosc1における波長の約１／４の位置となる。
【００２０】
また、実施形態に係る高周波回路１は、図２に示すように、伝送線路１７上の２点間に接続された入力側発振抑制回路２を備える。この入力側発振抑制回路２は、入力側第４発振抑制抵抗Ｒ１２と、入力側第４発振抑制抵抗Ｒ１２の一方の端子ＴＡiに接続された入力側第１キャパシタＣ１２と入力側第１インダクタＬ１２とからなる第１直列共振回路と、入力側第４発振抑制抵抗Ｒ１２の他方の端子ＴＢiに接続された入力側第１キャパシタＣ１２と入力側第１インダクタＬ１２とからなる第２直列共振回路との直列接続からなる。
【００２１】
ここで、入力側第１キャパシタＣ１２のキャパシタンス値をＣ１、入力側第１インダクタＬ１２のインダクタンス値をＬ１とすると、入力側第１キャパシタＣ１２と入力側第１インダクタＬ１２からなる直列回路の共振周波数は1／｛２π（Ｌ１×Ｃ１）1/2｝で表わされ、２セルループの発振周波数fosc2に等しくなるようにインダクタンス値Ｌ１、キャパシタンス値Ｃ１を定める。入力側第４発振抑制抵抗Ｒ１２の配置される位置は、図４に示すように抑制対象の２セルループＬＰ２上で、２セルループの節Ｓ５i・Ｓ６iから２セルループ発振周波数fosc2における波長の約１／４の位置となる。
【００２２】
ここで入力側発振抑制回路２を備えたことにより、２セルループＬＰ２とは長さの異なる４セルループＬＰ３が形成される。４セルループＬＰ３において入力側発振抑制回路２の入力側第４発振抑制抵抗Ｒ１２は節になるため、４セルループＬＰ３の発振周波数fosc4に対して発振抑制効果がない。４セルループＬＰ３において生じる発振を抑制するために入力側第２発振抑制抵抗Ｒ１１ｂを備える。入力側第２発振抑制抵抗Ｒ１１ｂの配置される位置は、図４に示すように抑制対象の４セルループＬＰ３上で、４セルループＬＰ３の節となる入力側第４発振抑制抵抗Ｒ１２から４セルループＬＰ３の発振周波数fosc4における波長の約１／４の位置となる。
【００２３】
２セルループＬＰ２には入力側第２発振抑制抵抗Ｒ１１ｂと入力側発振抑制回路２とが並列に配置されたことになる。このとき入力側第２発振抑制抵抗Ｒ１１ｂから入力側発振抑制回路２の入力側第４発振抑制抵抗Ｒ１２までの長さは、図１に示すようにその経路ＬＰiを構成する。経路ＬＰiは、入力整合回路１６の一部と、伝送線路１７と、伝送線路１８の一部と、第１インダクタＬ１２と、第１キャパシタＣ１２とによって与えられ、２セルループ発振周波数fosc2における波長の約(２ｎ−１)／４(ｎは整数)となるように決定する。
【００２４】
（出力側）
図１に示すように、複数の出力整合回路２６と出力端子Ｐo間は、ツリー状の伝送線路２７・２８・２９で接続されている。隣接する出力整合回路２６とそれらを繋ぐ伝送線路２７とにより最小ループＬＰ１が形成される（図３、図４参照）。隣接する出力整合回路２６を繋ぐ伝送線路２７上の点で、隣接する出力整合回路２６から等距離にある点は、ループの節Ｓ１o・Ｓ２o・Ｓ３o・Ｓ４oで表わされる。
【００２５】
隣接する最小ループＬＰ１とそれらを繋ぐ伝送線路２６とにより２セルループＬＰ２が形成される（図３、図４参照）。最小ループＬＰ１を接続する伝送線路２８は最小ループの節Ｓ１o・Ｓ２o・Ｓ３o・Ｓ４oにおいて接続される。最小ループＬＰ１の発振において、節は接地点と等価であるため、節に接続された伝送線路２８およびその伝送線路２８に接続された抵抗等は最小ループＬＰ１の発振には影響しなくなる。隣接する最小ループＬＰ１を繋ぐ伝送線路２８上の点で、隣接する最小ループＬＰ１から等距離にある点は、ループの節Ｓ５o・Ｓ６oで表わされる。
【００２６】
２セルループとそれらを繋ぐ伝送線路２９とにより４セルループＬＰ３が形成される（図４参照）。２セルループＬＰ２を接続する伝送線路２９は２セルループの節Ｓ５o・Ｓ６oにおいて接続される。２セルループＬＰ２の発振において、節は接地点と等価であるため、節に接続された伝送線路２９およびその伝送線路２９に接続された抵抗等は２セルループＬＰ２の発振には影響しなくなる。隣接する２セルループＬＰ２を繋ぐ伝送線路２９上の点で、隣接する２セルループＬＰ２から等距離にある点は、ループの節Ｓ７oで表わされる。
【００２７】
また、実施形態に係る高周波回路１は、図１に示すように、第２の絶縁基板１４上に配置され、複数の出力整合回路２６間に配置された出力側第１発振抑制抵抗Ｒ２１ａ・出力側第２発振抑制抵抗Ｒ２１ｂ・出力側第３発振抑制抵抗Ｒ２１ｃを備える。
【００２８】
ここで、出力側第１発振抑制抵抗Ｒ２１ａの配置される位置は、図４に示すように抑制対象の最小ループＬＰ１上で、最小ループの節Ｓ１o・Ｓ２o・Ｓ３o・Ｓ４oから最小ループ発振周波数fosc1における波長の約１／４の位置となる。
【００２９】
また、実施形態に係る高周波回路１は、図３に示すように、伝送線路２７上の２点間に接続された出力側発振抑制回路４を備える。この出力側発振抑制回路４は、出力側第４発振抑制抵抗Ｒ２２と、出力側第４発振抑制抵抗Ｒ２２の一方の端子ＴＡoに接続された出力側第１キャパシタＣ２２と出力側第１インダクタＬ２２からなる第１直列共振回路と、出力側第４発振抑制抵抗Ｒ２２の他方の端子ＴＢoに接続された出力側第１キャパシタＣ２２と出力側第１インダクタＬ２２とからなる第２直列共振回路との直列接続からなる。
【００３０】
ここで、出力側第１キャパシタＣ２２のキャパシタンス値をＣ２、出力側第１インダクタＬ２２のインダクタンス値をＬ２とすると、出力側第１キャパシタＣ２２と出力側第１インダクタＬ２２からなる直列回路の共振周波数は1／｛２π（Ｌ２×Ｃ２）1/2｝で表わされ、２セルループＬＰ２の発振周波数fosc2に等しくなるようにインダクタンス値Ｌ２、キャパシタンス値Ｃ２を定める。出力側第４発振抑制抵抗Ｒ２２の配置される位置は、図４に示すように、抑制対象の２セルループＬＰ２上で、２セルループの節Ｓ５o・Ｓ６oから２セルループ発振周波数fosc2における波長の約１／４の位置となる。
【００３１】
実施形態に係る高周波回路において、発振抑制回路を含むループＬＰ４を説明する模式的回路構成は、図５に示すように表される。ここで出力側発振抑制回路４を備えたことにより、２セルループＬＰ２とは長さの異なる発振抑制回路を含むループＬＰ４が形成される。発振抑制回路を含むループＬＰ４において出力側発振抑制回路４の出力側第４発振抑制抵抗Ｒ２２は節になるため、発振抑制回路を含むループＬＰ４の発振周波数fosc4に対して発振抑制効果がない。発振抑制回路を含むループＬＰ４において生じる発振を抑制するために出力側第２発振抑制抵抗Ｒ２１ｂを備える。出力側第２発振抑制抵抗Ｒ２１ｂの配置される位置は、図４および図５に示すように抑制対象の発振抑制回路を含むループＬＰ４上で、発振抑制回路を含むループＬＰ４の節となる出力側第４発振抑制抵抗Ｒ２２から発振抑制回路を含むループＬＰ４の発振周波数fosc4における波長の約１／４の位置となる。
【００３２】
２セルループには出力側第２発振抑制抵抗Ｒ２１ｂと出力側発振抑制回路４とが並列に配置されたことになる。このとき出力側第２発振抑制抵抗Ｒ２１ｂから出力側発振抑制回路４の出力側第４発振抑制抵抗Ｒ２２までの長さは、図１に示すように、その経路ＬＰoを構成する。経路ＬＰoは、出力整合回路２６の一部と、伝送線路２７と、伝送線路２８の一部と、出力側第１キャパシタＣ２２と、出力側第１インダクタＬ２２とによって与えられ、２セルループ発振周波数fosc2における波長の約(２ｎ−１)／４(ｎは整数）となるように決定する。
【００３３】
複数のトランジスタＱ１〜Ｑ８の入力側、すなわち、ゲート端子電極Ｇ１〜Ｇ８側には、入力整合回路１６が接続される。入力整合回路１６は、各トランジスタＱ１〜Ｑ８毎に分割され、第１の絶縁基板１２上に配置されている。
【００３４】
複数に分割された入力整合回路１６のそれぞれは、複数のトランジスタＱ１〜Ｑ８のそれぞれのゲート端子電極Ｇ１〜Ｇ８に、例えばボンディングワイヤ等の導体により電気的に接続される。
【００３５】
また、複数のトランジスタＱ１〜Ｑ８の出力側、すなわち、ドレイン端子電極Ｄ１〜Ｄ８側には、出力整合回路２６が接続される。出力整合回路２６は、各トランジスタＱ１〜Ｑ８毎に分割され、第２の絶縁基板１４上に配置されている。
【００３６】
複数に分割された出力整合回路２６のそれぞれは、複数のトランジスタＱ１〜Ｑ８のそれぞれのドレイン端子電極Ｄ１〜Ｄ８に、例えばボンディングワイヤ等の導体により電気的に接続されている。
【００３７】
第１の絶縁基板１２上のそれぞれの入力整合回路間１６には、例えばこれらの間を埋めるように入力側第１発振抑制抵抗Ｒ１１ａ・入力側第２発振抑制抵抗Ｒ１１ｂ・入力側第３発振抑制抵抗Ｒ１１ｃが配置されている。同様に、第２の絶縁基板１４上のそれぞれの出力整合回路２６間には、例えばこれらの間を埋めるように出力側第１発振抑制抵抗Ｒ２１ａ・出力側第２発振抑制抵抗Ｒ２１ｂ・出力側第３発振抑制抵抗Ｒ２１ｃが配置されている。例えば、入力側第１発振抑制抵抗Ｒ１１ａ・入力側第２発振抑制抵抗Ｒ１１ｂ・入力側第３発振抑制抵抗Ｒ１１ｃおよび出力側第１発振抑制抵抗Ｒ２１ａ・出力側第２発振抑制抵抗Ｒ２１ｂ・出力側第３発振抑制抵抗Ｒ２１ｃは、タンタルナイトライド（ＴａＮ）、またはニッケル（Ｎｉ）とクロム（Ｃｒ）を中心とした合金などからなる。
【００３８】
（ループ）
本実施形態に係る高周波回路１において、図４を参照して、最小ループＬＰ１、２セルループＬＰ２、４セルループＬＰ３を説明する。図４においては、Ｌ１２・Ｃ１２・Ｒ１２・Ｃ１２・Ｌ１２からなる入力側発振抑制回路２と、Ｌ２２・Ｃ２２・Ｒ２２・Ｃ２２・Ｌ２２からなる出力側発振抑制回路４は、図示を省略している。
【００３９】
最小ループ発振周波数fosc1を有する最小ループ発振とは、１対のセル間（最小ループ）で生じるオッドモード発振である。図４に示すように、最小ループＬＰ１は、隣接するトランジスタＱ１・Ｑ２、Ｑ３・Ｑ４、Ｑ５・Ｑ６、Ｑ７・Ｑ８とそれらを繋ぐ伝送線路により構成される。
【００４０】
２セルループ発振周波数fosc2を有する２セルループ発振とは、１対の２セル対間（２セルループ）で生じるオッドモード発振である。図４に示すように、２セルループＬＰ２は、隣接する隣接する最小ループ対とそれらを繋ぐ伝送線路により構成される。
【００４１】
４セルループ発振周波数fosc3を有する４セルループ発振とは、１対の４セル対間（４セルループ）で生じるオッドモード発振である。図４に示すように、４セルループＬＰ３は、隣接する隣接する２セルループ対とそれらを繋ぐ伝送線路により構成される。
【００４２】
（発振抑制）
ループ発振の定在波の電圧振幅が大きくなるポイント（腹）同士を伝送線路の特性インピーダンス付近の値を有する発振抑制抵抗で繋ぐことで抑制される。
【００４３】
複数の入力整合回路１６は、これらの間に配置された入力側第１発振抑制抵抗Ｒ１１ａによって接続されている。また、複数の出力整合回路２６は、これらの間に配置された出力側第１発振抑制抵抗Ｒ２１ａによって接続されている。従って、最小ループＬＰ１を通る、例えばＧＨｚ帯の高周波発振は、入力側第１発振抑制抵抗Ｒ１１ａ・出力側第１発振抑制抵抗Ｒ２１ａによって減衰する。これにより、高周波発振を抑制することができる。本実施形態に係る高周波回路１においては、最小ループＬＰ１に基づく最小ループ発振周波数fosc1の信号成分は、隣接する入力整合回路１６間に配置された入力側第１発振抑制抵抗Ｒ１１ａおよび隣接する出力整合回路２６間に配置された出力側第１発振抑制抵抗Ｒ２１ａによって、減衰させることができる。
【００４４】
２セルループ発振の定在波の電圧振幅が大きくなるポイント（腹）は離れていることが一般的で、２セルループ発振の定在波の電圧振幅が大きくなるポイント（腹）と入力側第４発振抑制抵抗Ｒ１２間、および２セルループ発振の定在波の電圧振幅が大きくなるポイント（腹）と出力側第４発振抑制抵抗Ｒ２２間を、それぞれボンディングワイヤＢＷ１およびＢＷ２で接続することで、このボンディングワイヤＢＷ１およびＢＷ２によって、入力側第１インダクタＬ１２・出力側第１インダクタＬ２２が生じる。これらのインダクタンス成分は発振抑制効果を弱めるため、好ましくない。
【００４５】
２セルループ発振の定在波の電圧振幅が大きくなるポイント（腹）と入力側第４発振抑制抵抗Ｒ１２間、および２セルループ発振の定在波の電圧振幅が大きくなるポイント（腹）と出力側第４発振抑制抵抗Ｒ２２間は、それぞれボンディングワイヤＢＷ１およびＢＷ２による空中配線で接続することが好ましい。ボンディングワイヤＢＷ１およびＢＷ２による空中配線とすることで、パターン配線よりも小さなインダクタンスで接続することができるからである。
【００４６】
この入力側第１インダクタＬ１２に直列に入力側第１キャパシタＣ１２を接続することによって、入力側第１キャパシタＣ１２と入力側第１インダクタＬ１２からなる直列共振により、特定の周波数では入力側第１インダクタＬ１２をキャンセルすることができる。特定の周波数がループ発振の周波数となるように入力側第１キャパシタＣ１２のキャパシタンス値Ｃ１を定める。
【００４７】
同様に、出力側第１インダクタＬ２２に直列に出力側第１キャパシタＣ２２を接続することによって、出力側第１キャパシタＣ２２と出力側第１インダクタＬ２２からなる直列共振により、特定の周波数では出力側第１インダクタＬ２２をキャンセルすることができる。特定の周波数がループ発振の周波数となるように出力側第１キャパシタＣ２２のキャパシタンス値Ｃ２を定める。
【００４８】
２セルループＬＰ２には入力側第２発振抑制抵抗Ｒ１１ｂと入力側発振抑制回路２とが並列に配置されるため、２セルループ発振を抑制する実質的な抵抗値が入力側発振抑制回路２の入力側第４発振抑制抵抗Ｒ１２よりも小さくなる。このとき入力側第２発振抑制抵抗Ｒ１１ｂから入力側発振抑制回路２の入力側第４発振抑制抵抗Ｒ１２までの長さは、図１に示すようにその経路ＬＰiを構成する。経路ＬＰiは、入力整合回路１６の一部と、伝送線路１７と、伝送線路１８の一部と、入力側第１インダクタＬ１２と、入力側第１キャパシタＣ１２とによって与えられ、２セルループ発振周波数fosc2における波長の約（２ｎ−１）／４(ｎは整数)となるように決定することで、入力側第４発振抑制抵抗Ｒ１２からみた入力側第２発振抑制抵抗Ｒ１１ｂは、インピーダンス変換され、２セルループの発振周波数では入力側第２発振抑制抵抗Ｒ１１ｂの抵抗値は無限大となり、入力側第４発振抑制抵抗Ｒ１２のみが有効に働く。
【００４９】
同様に、２セルループには出力側第２発振抑制抵抗Ｒ２１ｂと出力側発振抑制回路４とが並列に配置されるため、２セルループ発振を抑制する実質的な抵抗値が出力側発振抑制回路４の出力側第４発振抑制抵抗Ｒ２２よりも小さくなる。このとき出力側第２発振抑制抵抗Ｒ２１ｂから出力側発振抑制回路４の出力側第４発振抑制抵抗Ｒ２２までの長さは、図１に示すようにその経路ＬＰoを構成する。経路ＬＰoは、出力整合回路２６の一部と、伝送線路２７と、伝送線路２８の一部と、出力側第１インダクタＬ２２と出力側第１キャパシタＣ２２とによって与えられ、２セルループ発振周波数fosc2における波長の約（２ｎ−１）／４(ｎは整数)となるように決定することで、出力側第４発振抑制抵抗Ｒ２２からみた出力側第２発振抑制抵抗Ｒ２１ｂは、インピーダンス変換され、２セルループの発振周波数では出力側第２発振抑制抵抗Ｒ２１ｂの抵抗値は無限大となり、出力側第４発振抑制抵抗Ｒ２２のみが有効に働く。
【００５０】
（半導体素子構造）
実施の形態に係る高周波回路に搭載される半導体装置２４の模式的平面パターン構成の拡大図は、図６（ａ）に示すように表され、図６（ａ）のＪ部分の拡大図は、図６（ｂ）に示すように表される。また、実施の形態に係る高周波回路に搭載される半導体装置２４の構成例１〜４であって、図６（ｂ）のＩ−Ｉ線に沿う模式的断面構成例１〜４は、それぞれ図７〜図１０に示すように表される。
【００５１】
実施の形態に係る高周波回路に搭載される半導体装置２４において、図１のトランジスタＱ１〜Ｑ８に対応する複数のＦＥＴセルＦＥＴ１〜ＦＥＴ８は、図６〜図１０に示すように、半絶縁性基板１１０と、半絶縁性基板１１０の第１表面に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２と、半絶縁性基板１１０の第１表面に配置され、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極Ｇ１，Ｇ２，…，Ｇ８、複数のソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ８１，Ｓ８２およびドレイン端子電極Ｄ１，Ｄ２，…，Ｄ８と、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ８１，Ｓ８２の下部に配置されたＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ８１，ＳＣ８２と、半絶縁性基板１１０の第１表面と反対側の第２表面に配置され、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ８１，Ｓ８２に対してＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ８１，ＳＣ８２を介して接続された接地電極（図示省略）とを備える。
【００５２】
ゲート端子電極Ｇ１，Ｇ２，…，Ｇ８には、入力整合回路１６との間にボンディングワイヤが接続され、ドレイン端子電極Ｄ１，Ｄ２，…，Ｄ１０には、出力整合回路２６との間にボンディングワイヤが接続される。ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ８１，ＳＣ８２の内壁に形成されたバリア金属層（図示省略）およびバリア金属層上に形成され、ＶＩＡホールを充填する充填金属層（図示省略）を介して、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ８１，Ｓ８２は、接地電極（図示省略）に接続される。
【００５３】
半絶縁性基板１１０は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかである。
【００５４】
（構造例１）
実施の形態に係るパッケージに搭載される半導体装置２４のＦＥＴセルの構成例１は、図７に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極（Ｓ）１２０、ゲートフィンガー電極（Ｇ）１２４およびドレインフィンガー電極（Ｄ）１２２とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）層１１６が形成されている。図７に示す構成例１では、ＨＥＭＴが示されている。
【００５５】
（構造例２）
実施の形態に係るパッケージに搭載される半導体装置２４のＦＥＴセルの構成例２は、図８に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたソース領域１２６およびドレイン領域１２８と、ソース領域１２６上に配置されたソースフィンガー電極（Ｓ）１２０、窒化物系化合物半導体層１１２上に配置されたゲートフィンガー電極（Ｇ）１２４およびドレイン領域１２８上に配置されたドレインフィンガー電極（Ｄ）１２２とを備える。窒化物系化合物半導体層１１２とゲートフィンガー電極（Ｇ）１２４との界面には、ショットキーコンタクト（Schottky Contact）が形成されている。図８に示す構成例２では、金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ：Metal Semiconductor Field Effect Transistor）が示されている。
【００５６】
（構造例３）
実施の形態に係るパッケージに搭載される半導体装置２４のＦＥＴセルの構成例３は、図９に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極（Ｓ）１２０およびドレインフィンガー電極（Ｄ）１２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上のリセス部に配置されたゲートフィンガー電極（Ｇ）１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。図９に示す構成例３では、ＨＥＭＴが示されている。
【００５７】
（構造例４）
実施の形態に係るパッケージに搭載される半導体装置２４のＦＥＴセルの構成例４は、図１０に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極（Ｓ）１２０およびドレインフィンガー電極（Ｄ）１２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上の２段リセス部に配置されたゲートフィンガー電極１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。図１０に示す構成例４では、ＨＥＭＴが示されている。
【００５８】
また、上記の構成例１〜４においては、活性領域以外の窒化物系化合物半導体層１１２を電気的に不活性な素子分離領域として用いている。ここで、活性領域とは、ソースフィンガー電極１２０、ゲートフィンガー電極１２４およびドレインフィンガー電極１２２の直下の２ＤＥＧ層１１６、ソースフィンガー電極１２０とゲートフィンガー電極１２４間およびドレインフィンガー電極１２２とゲートフィンガー電極１２４間の２ＤＥＧ層１１６からなる。
【００５９】
素子分離領域の他の形成方法としては、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８および窒化物系化合物半導体層１１２の深さ方向の一部まで、イオン注入により形成することもできる。イオン種としては、例えば、窒素（Ｎ）、アルゴン（Ａｒ）などを適用することができる。また、イオン注入に伴うドーズ量は、例えば、約１×１０14（ｉｏｎｓ／ｃｍ2）であり、加速エネルギーは、例えば、約１００ｋｅＶ〜２００ｋｅＶである。
【００６０】
素子分離領域上およびデバイス表面上には、パッシベーション用の絶縁層（図示省略）が形成されている。この絶縁層としては、例えば、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法によって堆積された窒化膜、アルミナ（Ａｌ2Ｏ3）膜、酸化膜（ＳｉＯ2）、酸窒化膜（ＳｉＯＮ）などで形成することができる。
【００６１】
ソースフィンガー電極１２０およびドレインフィンガー電極１２２は、例えば、Ｔｉ／Ａｌなどで形成される。ゲートフィンガー電極１２４は、例えばＮｉ／Ａｕなどで形成することができる。
【００６２】
なお、実施の形態に係るパッケージに搭載される半導体装置２４において、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２の長手方向のパターン長は、マイクロ波／ミリ波／サブミリ波と動作周波数が高くなるにつれて、短く設定される。例えば、ミリ波帯においては、パターン長は、約２５μｍ〜５０μｍである。
【００６３】
また、ソースフィンガー電極１２０の幅は、例えば、約４０μｍ程度であり、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の幅は、例えば、約１００μｍ程度である。また、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２の形成幅は、例えば、約１０μｍ〜４０μｍ程度である。
【００６４】
実施の形態に係る高周波回路によれば、互いの発振抑制抵抗の距離を大きなループにおいて発振する波長の１／４の長さにすることで、その発振周波数において大きなループの抵抗に対して小さなループの抵抗は影響しなくなり、期待通りの発振抑制効果が得られる。
【００６５】
また、実施の形態に係る高周波回路によれば、大きなループの発振抑制抵抗を小さなループを構成する線路には繋がず、ループ外の線路に接続することで、小さなループ内で生じている発振にとっては、ループの外にあるその大きなループの発振抑制抵抗は影響しなくなり、期待通りの発振抑制効果が得られる。
【００６６】
また、実施の形態に係る高周波回路によれば、さらに大きなループに対して発振抑制抵抗を接続する際にはライン、もしくはワイヤのインダクタンスに対して直列にコンデンサを接続し、そのインダクタンスとキャパシタンスからなる直列共振回路の共振周波数が発振周波数と等しくなるようにコンデンサの容量値を選ぶことにより発振周波数において、発振抑制抵抗と線路間は短絡されているように見えるので、期待通りの発振抑制効果が得られる。
【００６７】
以上の実施の形態によれば、最小ループ発振周波数fosc、２セルループ発振周波数fosc2、および４セルループ発振周波数fosc3の３つのオッドモード発振を共に抑制可能な高周波回路を提供することができる。
【００６８】
[その他の実施の形態]
いくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００６９】
なお、実施の形態に係る高周波回路に適用するディスクリートトランジスタとしては、ＦＥＴ、ＨＥＭＴに限らず、ＬＤＭＯＳ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子、メムス（ＭＥＭＳ：Micro Electro Mechanical Systems）素子なども適用できる。
【００７０】
このように、ここでは記載していない様々な実施の形態などを含む。
【符号の説明】
【００７１】
１…高周波回路
２…入力側発振抑制回路
４…出力側発振抑制回路
１０…半導体基板
１２…第１の絶縁基板
１４…第２の絶縁基板
１６…入力整合回路（ＭＮ−ＩＮ）
１７、１８、１９、２８、２９…伝送線路
２４…半導体装置
２６…出力整合回路（ＭＮ−ＯＵＴ）
１１０…半絶縁性基板
１１２…窒化物系化合物半導体層（ＧａＮエピタキシャル成長層）
１１６…２次元電子ガス（２ＤＥＧ）層
１１８…アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）
１２０…ソースフィンガー電極
１２２…ドレインフィンガー電極
１２４…ゲートフィンガー電極
１２６…ソース領域
１２８…ドレイン領域
Ｇ，Ｇ１，Ｇ２，…，Ｇ８…ゲート端子電極
Ｓ，Ｓ１１，Ｓ１２，…，Ｓ８１，Ｓ８２…ソース端子電極
Ｄ，Ｄ１，Ｄ２，…，Ｄ８…ドレイン端子電極
ＳＣ１１，ＳＣ１２，…，ＳＣ８１，ＳＣ８２…ＶＩＡホール
Ｑ１、Ｑ２、…、Ｑ８…トランジスタ
Ｌ１２…入力側第１インダクタ
Ｌ１３…入力側第２インダクタ
Ｌ２２…出力側第１インダクタ
Ｌ２３…出力側第２インダクタ
Ｃ１２…入力側第１キャパシタ
Ｃ１３…入力側第２キャパシタ
Ｃ２２…出力側第１キャパシタ
Ｃ２３…出力側第２キャパシタ
Ｒ１１ａ…入力側第１発振抑制抵抗
Ｒ１１ｂ…入力側第２発振抑制抵抗
Ｒ１１ｃ…入力側第３発振抑制抵抗
Ｒ２１ａ…出力側第１発振抑制抵抗
Ｒ２１ｂ…出力側第２発振抑制抵抗
Ｒ２１ｃ…出力側第３発振抑制抵抗
Ｒ１２…入力側第４発振抑制抵抗
Ｒ２２…出力側第４発振抑制抵抗
Ｒ１３…入力側第５発振抑制抵抗
Ｒ２３…出力側第５発振抑制抵抗
ＬＰi、ＬＰo…経路
ＬＰ１…最小ループ
ＬＰ２…２セルループ
ＬＰ３…４セルループ
ＬＰ４…発振抑制回路を含むループ
Ｌ１…入力側第１インダクタＬ１２のインダクタンス値
Ｌ２…出力側第１インダクタＬ２２のインダクタンス値
Ｃ１…入力側第１キャパシタＣ１２のキャパシタンス値
Ｃ２…出力側第１キャパシタＣ２２のキャパシタンス値
Ｓ１i〜Ｓ７i、Ｓ１o〜Ｓ７o…ループの節
fosc1…最小ループの発振周波数
fosc2…２セルループの発振周波数
fosc3…４セルループの発振周波数
【図１】
0005487082.tif 000002
【図２】
0005487082.tif 000003
【図３】
0005487082.tif 000004
【図４】
0005487082.tif 000005
【図５】
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【図７】
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【図８】
0005487082.tif 000008
【図９】
0005487082.tif 000009
【図１０】
0005487082.tif 000010
【図６】
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