(57)【特許請求の範囲】
【請求項１】
表示領域を構成する多数のサブ画素と、
前記多数のサブ画素それぞれと接続された多数の薄膜トランジスタと、
前記薄膜トランジスタと接続され、前記サブ画素の長辺方向に沿って形成された多数のゲートラインと、
前記薄膜トランジスタと接続され、前記サブ画素の短辺方向に沿って形成された多数のデータラインと、 
前記短辺方向に沿って前記サブ画素を横断するように形成された多数のストレージラインと、
前記多数のストレージラインの一側部と共通接続された第１共通ストレージラインと、
前記多数のストレージラインの他側部と共通接続された第２共通ストレージラインと、
左側及び右側非表示領域に内蔵され前記多数のゲートラインを分割駆動するゲート駆動部と、
を備え、
前記多数のサブ画素には、赤、緑、青色のサブ画素のいずれかで構成され、
前記赤、緑、青色のサブ画素は前記データラインに沿って順番に反復的に配置され、
前記第１共通ストレージラインは、前記表示領域を取り囲む非表示領域のうち上側非表示領域においてのみ前記多数のストレージラインの上側部と接続され、
前記第２共通ストレージラインは下側非表示領域においてのみ前記多数のストレージラインの下側部と接続され、前記下側非表示領域から左側及び右側非表示領域に沿って前記多数のストレージラインと接続されることなく前記上側非表示領域まで延びており、
前記第２共通ストレージラインは前記ゲート駆動部の外郭側に経るように形成されることを特徴とする液晶パネル。
【請求項２】
前記第１及び第２共通ストレージラインは、前記ゲートラインと同じ第１金属層で形成され、前記ストレージラインは前記データラインと同じ第２金属層で形成されることを特徴とする請求項１に記載の液晶パネル。
【請求項３】
前記第１共通ストレージラインと前記多数のストレージラインそれぞれを接続させる多数の第１コンタクト電極と、
前記第２共通ストレージラインと前記多数のストレージラインそれぞれを接続させる多数の第２コンタクト電極をさらに備えることを特徴とする請求項２に記載の液晶パネル。
【請求項４】
前記第１及び第２コンタクト電極それぞれは、
前記共通ストレージライン及び前記ストレージラインをそれぞれ露出させるコンタクトホールを介して前記共通ストレージラインと前記ストレージラインを接続させる第３導電層で形成されることを特徴とする請求項３に記載の液晶パネル。
【請求項５】
前記第１及び第２共通ストレージラインの両端と共通接続された共通パッドをさらに備えることを特徴とする請求項４に記載の液晶パネル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置に関する。
【背景技術】
【０００２】
液晶表示装置は液晶の電気的及び光学的特性を用いて映像を表示する。液晶表示装置は画素マトリックスを通じて画像を表示する液晶表示パネル(以下、液晶パネルと称する)と、液晶パネルを駆動する駆動回路とを備える。そして、液晶表示装置は液晶パネルが非発光素子なので液晶パネルの背面から光を供給するバックライトユニットを備える。このような液晶表示装置は移動通信端末機、携帯用コンピュータ、液晶ＴＶなどのように小型表示装置から大型表示装置まで幅広く使われる。
【０００３】
赤、緑、青サブ画素より構成された画素がマトリックス状に配列された液晶パネルは各サブ画素がデータ信号に応じて液晶配列状態を可変させてバックライトユニットから照射された光の透過率を調節することにより映像を表示する。この際、サブ画素はスイッチング素子である薄膜トランジスタを通じて画素電極に供給されたデータ信号と、共通電極に供給された共通電圧と、の電圧差を充電して液晶を駆動する。このような液晶パネルには薄膜トランジスタと接続されたゲートラインを駆動する多数のゲート集積回路(以下、ＩＣと称する)と、データラインを駆動する多数のデータＩＣと、が接続される。データＩＣはディジタルビデオデータをアナログデータ信号に変換すべきなので、ゲートＩＣより複雑な回路構成を有する。  
【０００４】
最近、液晶パネルはコストダウンのためにデータＩＣ数を減らすことができるように、解像度は維持しつつデータライン数を減らす方向に発展しつつある。データライン数を減らす方法としてサブ画素の配列構造を変える方策が挙げられているが、この際、輝度及び画質が減少しないように開口率の確保を必要とする。 
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで、本発明は従来の技術的課題を解決するために案出されたもので、その目的は開口率を十分に確保できる液晶パネル及びその製造方法を提供するところにある。
【課題を解決するための手段】
【０００６】
そのため、本発明の実施例による液晶パネルは、表示領域を構成する多数のサブ画素と、前記多数のサブ画素それぞれと接続された多数の薄膜トランジスタと、前記薄膜トランジスタと接続され前記サブ画素の長辺方向に沿って形成された多数のゲートラインと、前記薄膜トランジスタと接続され前記サブ画素の短辺方向に沿って形成された多数のデータラインと、前記短辺方向に沿って前記サブ画素を経るように形成された多数のストレージラインと、を備える。ここで、前記多数のサブ画素には、赤、緑、青色のサブ画素のいずれかで構成され、前記赤、緑、青色のサブ画素は前記データラインに沿って順番に反復的に配置される。
【０００７】
以上のように、本発明に係る液晶パネル及びその製造方法は、Ｒ、Ｇ、Ｂサブ画素を垂直方向に配列してデータラインの数を減らす構造において、ストレージラインをデータラインと並んで形成して各サブ画素を短辺方向に経由させることによって、ストレージラインによる開口率減少を最小化して開口率を確保できるようになる。
【０００８】
前記多数のストレージラインの一側部と共通接続された第１共通ストレージラインと、前記多数のストレージラインの他側部と共通接続された第２共通ストレージラインを備える。
【０００９】
前記多数のサブ画素に赤、緑、青色のサブ画素を含み、前記赤、緑、青色のサブ画素は前記データラインに沿って交代に反復的に配される。
【００１０】
前記第１及び第２共通ストレージラインは前記ゲートラインと同じ第１金属層で、前記ストレージラインは前記データラインと同じ第２金属層で形成される。
【００１１】
そして、本発明の液晶パネルは前記第１共通ストレージラインと前記多数のストレージラインそれぞれを接続させる多数の第１コンタクト電極と、前記第２共通ストレージラインと前記多数のストレージラインそれぞれを接続させる多数の第２コンタクト電極をさらに具備する。
【００１２】
前記第１及び第２コンタクト電極それぞれは前記共通ストレージライン及び前記ストレージラインをそれぞれ露出させるコンタクトホールを介して前記共通ストレージラインと前記ストレージラインを接続させる第３導電層で形成される。
【００１３】
前記第１共通ストレージラインは前記表示領域を取り囲む非表示領域のうち上側非表示領域を経由して前記多数のストレージラインの上側部と接続され、前記第２共通ストレージラインは下側非表示領域を経て前記多数のストレージラインの下側部と接続される。第１及び第２共通ストレージラインを多数のストレージラインの上下部と同時に接続させることにより、いずれか１本の共通ストレージラインが断線されても残り共通ストレージラインを介して多数のストレージラインに共通電圧を供給できるようになる。
【００１４】
前記第２共通ストレージラインは前記下側非表示領域で左側及び右側非表示領域に沿って前記上側非表示領域まで伸びる。
【００１５】
また、本発明の液晶パネルは前記第１共通ストレージラインの両端とそれぞれ接続された第１共通パッドと、前記第２共通ストレージラインの両端とそれぞれ接続された第２共通パッドをさらに備える。
【００１６】
一方、本発明の液晶パネルは前記第１及び第２共通ストレージラインの両端と共通接続された共通パッドをさらに備える。
【００１７】
また、本発明の液晶パネルは前記左側及び右側非表示領域に内蔵され前記多数のゲート ラインを分割駆動するゲート駆動部をさらに備え、前記第２共通ストレージラインは前記ゲート駆動部の外郭側に経由するように形成される。
【００１８】
そして、本発明に係る液晶パネルの製造方法は、基板上にゲートライン及びデータラインと、そのゲートライン及びデータラインと接続された薄膜トランジスタを形成する段階と、前記ゲートラインとデータラインに交差構造に限定され前記ゲートラインと並んだ長辺と前記データラインと並んだ短辺を有する各サブ画素領域に前記薄膜トランジスタと接続された画素電極を形成する段階と、前記画素電極を前記サブ画素領域の短辺方向に経由するストレージラインを形成する段階と、前記ストレージラインの一側部と接続された第１共通ストレージラインと、前記ストレージラインの他側部と接続された第２共通ストレージラインを形成する段階を含む。
【００１９】
前記第１及び第２共通ストレージラインは、前記ゲートラインと同じ第１金属層で、前記ストレージラインは前記ストレージラインは前記データラインと同じ第２金属層で形成される。
【００２０】
また、本発明の液晶パネル製造方法は、前記第１共通ストレージラインと前記 ストレージラインを接続させる第１コンタクト電極と、前記第２共通ストレージラインと前記ストレージラインを接続させる第２コンタクト電極を形成する段階をさらに含む。
【００２１】
前記第１及び第２コンタクト電極それぞれを形成する段階は、前記共通ストレージライン及び前記ストレージラインをそれぞれ露出させるコンタクトホールを形成する段階と、前記コンタクトホールを介して前記共通ストレージラインと前記ストレージラインを接続させる第３導電層で前記第１及び第２コンタクト電極を形成する段階を含む。
【００２２】
また、本発明の液晶パネル製造方法は、前記第１共通ストレージラインの両端とそれぞれ接続された第１共通パッドと、前記第２共通ストレージラインの両端とそれぞれ接続された第２共通パッドを形成する段階をさらに含む。
【００２３】
一方、本発明の液晶パネル製造方法は、前記第１及び第２共通ストレージラインの両端と共通接続された共通パッドを形成する段階をさらに含む。
【発明の効果】
【００２４】
本発明によれば、開口率を十分に確保できる液晶パネル及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２５】
以下、添付した図１ないし図５に基づき本発明の望ましい実施形態を詳述する。
【００２６】
図１は本発明の実施形態による液晶表示装置の一部を概略的に示した平面図である。
【００２７】
図１に示された液晶表示装置は画像表示部１６と、画像表示部１６のゲートラインを駆動するゲート駆動部１２、１４が形成された液晶パネル１０と、画像表示部１６のデータラインを駆動するデータＩＣ８が実装され印刷回路基板(以下、ＰＣＢ：Printed Circuit Board)２と液晶パネル１０との間に接続された回路フィルム６と、ＰＣＢ２に実装されたタイミングコントローラ４とを備える。
【００２８】
液晶パネル１０の画像表示部１６は赤(Ｒ)、緑(Ｇ)、青(Ｂ)サブ画素で構成された多数の画素がマトリックス状に配列され画像を表示する。画像表示部１６はＲ、Ｇ、Ｂサブ画素別に薄膜トランジスタが形成された薄膜トランジスタ基板と、カラーフィルタの形成されたカラーフィルタ基板と、が液晶を挟んで合わせられて形成される。薄膜トランジスタ基板には薄膜トランジスタと接続されたゲートライン及びデータラインと画素電極とがさらに形成される。画素電極と共に液晶を駆動する共通電極は、薄膜トランジスタ基板またはカラーフィルタ基板に形成される。Ｒ、Ｇ、Ｂサブ画素は垂直方向（図１中、第１方向）に交代に反復的に配列され、同色のサブ画素は水平方向（図１中、第２方向）のストライプ状に、つまり同一の行に位置するように配列される。言い換えれば、画像表示部１６は、多数のＲサブ画素で構成されたＲ水平ライン、多数のＧサブ画素で構成されたＧ水平ライン、多数のＢサブ画素で構成されたＢ水平ラインが垂直方向に交代に反復的に配列された構造を有する。そして、Ｒ、Ｇ、Ｂサブ画素は長辺が水平方向に、短辺が垂直方向に形成された直四角形を有する。
【００２９】
このように本発明の画像表示部１６では、水平方向に長く形成されたＲ、Ｇ、Ｂサブ画素が垂直方向に反復的に配列されるため、垂直方向に長く形成されたＲ、Ｇ、Ｂサブ画素が水平方向に反復的に配列されていた従来の液晶パネルよりも、データライン数が１/３に減り、その結果データラインを駆動するデータＩＣ８の数も減る。つまり、従来の液晶パネルの場合、垂直方向に長い、例えば３つのサブ画素が水平方向に沿って配置されるため、各サブ画素の画素電極４６にデータ電圧を供給するためには、３本のデータラインが必要である。一方、本発明によれば、サブ画素が３つの場合、水平方向に長いサブ画素が垂直方向に沿って配置さるため、データラインを垂直方向に配置させることで、各サブ画素の画素電極４６に共通にデータ電圧を供給することができる。よって、本発明のようにサブ画素を配置することで、従来よりもデータライン数を１／３に減らすことができる。
【００３０】
Ｒ、Ｇ、Ｂサブ画素の垂直方向配列にデータラインが減少するほどゲートラインが増加してゲート駆動部１２、１４のサイズが増加するが、ゲート駆動部１２、１４の回路構成がデータＩＣ８より簡単なので製造コストを節減することができる。特に、非晶質シリコン(Amorphous Silicon)薄膜を用いた液晶パネル１０にゲート駆動部１２、１４が内蔵されるので、製造コストは一層節減することができる。
【００３１】
第１及び第２ゲート駆動部１２、１４は画像表示部１６の両側部に位置してゲートラインを分割駆動する。例えば、第１ゲート駆動部１２は奇数ゲートラインを、第２ゲート駆動部１４は偶数ゲートラインを駆動する。第１及び第２ゲート駆動部１２、１４は多数の薄膜トランジスタを含むシフトレジストで構成されるため、液晶パネル１０の薄膜トランジスタ基板に画像表示部１６の薄膜トランジスタ及び多数の信号ラインと共に形成され、非表示領域に内蔵される。 
【００３２】
画像表示部１６のデータラインを分割駆動する多数のデータＩＣ８それぞれは回路フィルム６上に実装され、回路フィルム６はＡＣＦ(Anisotropic Conductive Fim)を通じて液晶パネル１０及びＰＣＢ２に取り付けられる。データＩＣ８を実装した回路フィルム６としてはＴＣＰ(Tape Carrier Package)またはＣＯＦ(Chip On Film)が用いられる。これとは違って、データＩＣ８は回路フィルム６を使用せず、液晶パネル１０の薄膜トランジスタ基板上にＣＯＧ(Chip On Glass)方式で直接に実装される場合もある。  
【００３３】
ＰＣＢ２に実装されたタイミングコントローラ４はデータＩＣ８と第１及び第２ゲート駆動部１２、１４を制御する。タイミングコントローラ４からのデータ信号と多数のデータ制御信号はＰＣＢ２と回路フィルム６を経て各データＩＣ８に供給され、多数のゲート制御信号はＰＣＢ２と回路フィルム６及び液晶パネル１０の薄膜トランジスタ基板を経て第１及び第２ゲート駆動部１２、１４に供給される。
【００３４】
第１及び第２ゲート駆動部１２、１４はタイミングコントローラ４からのゲート制御信号と電源部(図示せず)からのゲートオン電圧及びゲートオフ電圧を用いて画像表示部１６のゲートラインを順次駆動する。データＩＣ８はタイミングコントローラ４からのディジタルデータをガンマ電圧部(図示せず)からのガンマ電圧を用いてアナログデータ信号に変換し、画像表示部１６のゲートラインが駆動される各水平期間に同期してデータラインにアナログデータ信号を供給する。
【００３５】
図２は図１に示された液晶パネルの薄膜トランジスタ基板を概略的に示した平面図である。
【００３６】
図２に示された薄膜トランジスタ基板１１は図１に示された液晶パネル１０の画像表示部１６と対応する表示領域と、該表示領域を取り囲む非表示領域とに区分できる。薄膜トランジスタ基板１１の表示領域にはゲートライン(ＧＬ１ないしＧＬｍ)とデータラインＤＬ１ないしＤＬｎ＋１が交差するような構造で形成され、その交差構造に限定された各サブ画素領域には後述の画素電極４６と薄膜トランジスタ(ＴＦＴ)が形成される。薄膜トランジスタ(ＴＦＴ)はゲートライン(ＧＬ)からのゲート信号に応答してデータライン(ＤＬ)からのデータ信号を画素電極４６に供給する。図１に示すように水平方向（第２方向）に長く形成されたＲ、Ｇ、Ｂサブ画素が垂直方向（第１方向）に反復的に配列されることによって、画素電極４６は水平方向（第２方向）に長く、すなわち長辺が水平方向（第２方向）に位置し短辺が垂直方向（第１方向）に位置するように形成される。このような画素電極４６はカラーフィルタ基板のカラーフィルタと共にサブ画素のサイズ及び形状を決める。
【００３７】
液晶劣化を防止するためにデータライン(ＤＬ１ないしＤＬｎ＋１)に供給されるデータ信号の極性は一定周期に反転されるべきである。反転方法のうちドット反転方法は各サブ画素が水平及び垂直方向に隣接したサブ画素と反対の極性に駆動する方法であって最も優れた画質を提供する。しかし、ドット反転方法のためにはデータライン(ＤＬ１ないしＤＬｎ＋１)に供給されるデータ信号がサブ画素単位で反転されるべきなので、データ信号のスイング幅及び駆動周波数が増加して消費電力面において不利な短所がある。この点を解決するため、データライン(ＤＬ１ないしＤＬｎ＋１)と接続された薄膜トランジスタ(ＴＦＴ)の接続方向を垂直方向に沿いつつ、各画素領域毎に交互に変える。例えば、奇数ゲートライン(ＧＬ１、ＧＬ３、…、ＧＬｎ)と接続された奇数水平ラインの薄膜トランジスタ(ＴＦＴ)は、図２中、データライン(ＤＬ１ないしＤＬｎ)の右側に位置した各画素領域の画素電極４６と接続される。偶数ゲートライン(ＧＬ２、ＧＬ４、…、ＧＬｎ)と接続された偶数水平ラインの薄膜トランジスタ(ＴＦＴ)はデータライン(ＤＬ２ないしＤＬｎ＋１)の左側に位置した各画素領域の画素電極４６と接続される。これにより、データライン(ＤＬ１ないしＤＬｎ＋１)それぞれに供給されるデータ信号の極性が、隣接したデータライン(ＤＬ)のデータ信号と反対になり、フレーム単位でだけ反転されても画素電極４６は水平及び垂直方向に隣接した画素電極４６と反対極性のデータ信号を充電してドット反転方式で駆動されうるようになる。 
【００３８】
そして、薄膜トランジスタ基板１１の表示領域には各サブ画素のストレージキャパシタ形成のためのストレージライン(ＳＬ１ｌないしＳＬｎ)それぞれがデータライン(ＤＬ１ないしＤＬｎ ＋１)と並んで形成される。また、ストレージライン(ＳＬ１ないしＳＬｎ)はゲートライン(ＧＬ１ないしＧＬｍ)と交差しつつ画素電極４６を垂直(短辺)方向（第１方向）に経由するようになる。これにより、ストレージライン(ＳＬ１ないしＳＬｎ)がゲートライン(ＧＬ１ないしＧＬｍ)と並んで形成され画素電極４６の水平(長辺)方向に重畳された場合より画素電極４６との重畳面積が狭いので開口率を向上させることができる。つまり、画素電極４６は、長辺が水平方向（第２方向）に位置し短辺が垂直方向（第１方向）に位置するように形成される。そのため、ストレージライン(ＳＬ１ないしＳＬｎ)が垂直方向に沿って形成される方が、ストレージラインと画素電極４６との重畳面積を小さくすることができる。
【００３９】
ストレージライン(ＳＬ１ないしＳＬｎ)はデータライン(ＤＬ１ないしＤＬｎ＋１)と同じマスク工程を通じてソース/ドレイン金属で形成される。言い換えれば、ストレージライン(ＳＬ)は図３に示したようにゲート絶縁膜４２上にソース/ドレイン金属で形成され、ゲート絶縁膜４２は絶縁基板４０上に形成される。これにより、各サブ画素のストレージキャパシタ（Ｃｓｔ）は画素電極４６が保護膜４４を挟んでストレージライン(ＳＬ)と重畳して形成される。
【００４０】
図２に示すように、薄膜トランジスタ基板１１の非表示領域のうち表示領域を挟んだ左側及び右側非表示領域にはゲートライン(ＧＬ１ないしＧＬｎ)を分割駆動する第１及び第２ゲート駆動部１２、１４がそれぞれ形成される。例えば、左側非表示領域に位置する第１ゲート駆動部１２は奇数ゲートライン(ＧＬ１、ＧＬ３、…、ＧＬｍ−１)を駆動し、右側非表示領域に位置する第２ゲート駆動部１４は偶数ゲートライン(ＧＬ２、ＧＬ４、…、ＧＬｍ)を駆動する。このような第１及び第２ゲート駆動部１２、１４は多数の薄膜トランジスタで構成され、表示領域の薄膜トランジスタ(ＴＦＴ)と共に形成される。
【００４１】
また、薄膜トランジスタ基板１１の画像表示部１６を取り囲む非表示領域にはストレージライン(ＳＬ１ないしＳＬｎ)と共通接続された第１及び第２共通ストレージライン２２、２４と、第１及び第２共通ストレージライン２２，２４とストレージライン(ＳＬ１ないしＳＬｎ)それぞれを接続させる多数の第１及び第２コンタクト電極３０、３２が形成される。第１及び第２共通ストレージライン２２、２４はストレージライン(ＳＬ１ないしＳＬｎ)の上端部及び下端部に同時に接続される。これにより、第１及び第２共通ストレージライン２２、２４のうちいずれか１つの共通ストレージラインが断線されると残り共通ストレージラインを介して共通電圧が供給できるので、第１及び第２共通ストレージライン２２，２４は互いのリダンダンシー(Redundancy)の役割を果たす。
【００４２】
具体的に第１共通ストレージライン２２は薄膜トランジスタ基板１１の上側非表示領域に形成されストレージライン((ＳＬ１ないしＳＬｎ)の上側部と第１コンタクト電極３０を通じて共通接続される。また、第１共通ストレージライン２２は上側非表示領域の両側に延びて二つの第１共通パッド２１のそれぞれを通じて図１に示された一番目及び最後の回路フィルム６の出力パッドとそれぞれ接続される。これにより、第１共通ストレージライン２２は図１に示したＰＣＢ２上に実装された電源部(図示せず)からの共通電圧をＰＣＢ２と回路フィルム６を経て供給されストレージライン(ＳＬ１ないしＳＬｎ)に共通に供給するようになる 。        
【００４３】
第２共通ストレージライン２４は薄膜トランジスタ基板１１の非表示領域のうち下側非表示領域に形成され、ストレージライン(ＳＬ１ないしＳＬｎ)の下側部と第２コンタクト電極３２を通じて共通接続される。また、第２共通ストレージライン２４は下側非表示領域の両側に延びて屈曲され、左側及び右側非表示領域それぞれに沿って上側にさらに伸びて２つの第２共通パッド２３それぞれを通じて図１に示された一番目及び最後の回路フィルム６の出力パッドとそれぞれ接続される。この際、第２共通ストレージライン２４は左側及び右側非表示領域において第１及び第２ゲート駆動部１２、１４の外郭に経由しつつ上側に延びる。従って、第２共通ストレージライン２４は、図１に示されたＰＣＢ２上に実装された電源部(図示せず)からの共通電圧をＰＣＢ２と回路フィルム６を経て供給されストレージライン(ＳＬ１ないしＳＬｎ)に共通に供給する。 
【００４４】
第１及び第２共通ストレージライン２２、２４は表示領域のゲートライン(ＧＬ)と共に同一なマスク工程によりゲート金属で形成され、第１及び第２コンタクト電極３０、３２は表示領域の画素電極４６と共に同一なマスク工程により透明導電層で形成される。
【００４５】
例えば、第１コンタクト電極３０は、図４に示したように、第１及び第２コンタクトホール３４，３６を介して第１共通ストレージライン２２及びストレージライン(ＳＬ)と接続される。第１共通ストレージライン２２は絶縁基板４０上にゲート金属で形成され、その上にはゲート絶縁膜４２が形成される。ストレージライン(ＳＬ)はゲート絶縁膜４２上にソース/ドレイン金属で形成され、その上には保護膜４４が形成される。第１コンタクトホール３４は保護膜４４及びゲート絶縁膜４２を貫通して第１共通ストレージライン２２の一部分を露出させ、第２コンタクトホール３６は保護膜４４を貫通してストレージライン(ＳＬ)の一部分を露出させる。保護膜４４上に形成された第１コンタクト電極３０は第１及び第２コンタクトホール３４、３６を経て第１共通ストレージライン２２とストレージライン(ＳＬ)を接続させる。第２コンタクト電極３２も図４に示された第１コンタクト電極３０と同一な構造により第２共通ストレージライン２４とストレージライン(ＳＬ)を接続させる。 
【００４６】
そして、第１共通ストレージライン２２と接続された第１共通パッド２１と第２共通ストレージライン２４と接続された第２共通パッド２３は、図２に示したように互いに分離され、図１に示された回路フィルム６に設けられたそれぞれの出力パッドと接続される。  
【００４７】
一方、第１及び第２共通ストレージライン２２、２４は図５に示したように１つの共通パッド２０を介して図１に示された回路フィルム６に設けられた出力パッドと接続される場合もある。共通パッド２０を介して１つの回路フィルム６に接続しつつ分離された第１及び第２共通ストレージライン２２、２４の間には多数のゲート駆動信号入力パッド(図示せず)が位置するようになる。多数のゲート駆動信号入力パッドはゲート駆動部１２、１４と接続された多数のゲート駆動信号供給ラインと接続され、図１に示されたＰＣＢ２上の電源部及びタイミングコントローラ４から回路フィルム６を経て供給された多数のゲート駆動信号をゲート駆動部１２、１４に供給するようになる。
【００４８】
このように本発明に係る液晶パネルは、水平方向（第２方向）に長く形成されたＲ、Ｇ、Ｂサブ画素を垂直方向（第１方向）に配列してデータラインの数を減らす。この際、Ｒ、Ｇ、Ｂサブ画素の長辺はゲートラインと平行に、短辺はデータラインと平行に形成し、ストレージラインをデータラインと平行に、すなわち短辺方向に各サブ画素を縦断するように形成することによって、ストレージラインによる開口率減少を最小化して開口率を確保できるようになる。
【００４９】
以上説明した内容を通じて当業者なら本発明の技術思想を逸脱しない範囲内で多様な変更及び修正が可能であることが分かる。従って、本発明の技術的範囲は明細書の詳細な説明に記載された内容に限られず、特許請求の範囲により定まるべきである。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施形態による液晶パネルの一部を示した図。
【図２】本発明の一実施形態による液晶パネルの薄膜トランジスタ基板を示した図。
【図３】図２に示したストレージラインの連結部をIII-III'線に沿って切断して示した断面図
【図４】図２に示した１つのサブ画素領域に形成されたストレージキャパシタを示した断面図。
【図５】本発明の他の実施形態による液晶パネルの薄膜トランジスタ基板を示した図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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