(57)【特許請求の範囲】
【請求項１】
半導体の加工方法であって、
反応チャンバ内で、少なくとも２原子％の炭素を含むシリコン膜を基板上に形成すること、
金属膜を前記シリコン膜上に、かつこれに接触して堆積させること、
前記金属膜及び前記シリコン膜をアニールし、金属シリサイドを形成すること、
誘電体層を前記金属シリサイド上に堆積させること、及び
前記誘電体層を８００℃以上でアニールすることによって該誘電体層を平坦化すること
を含む方法。
【請求項２】
前記誘電体層がＢＰＳＧ層であり、該誘電体層を平坦化することが、ＢＰＳＧをリフローすることを含む、請求項１に記載の方法。
【請求項３】
前記金属膜を堆積させることが、ニッケル膜を堆積させることを含む、請求項１に記載の方法。
【請求項４】
前記シリコン膜が、２．７原子％以上の炭素を含む、請求項１に記載の方法。
【請求項５】
前記シリコン膜が単結晶性シリコン膜であり、前記炭素が、該単結晶性シリコン膜中に置換的にドープされる、請求項１に記載の方法。
【請求項６】
シリコン膜を形成することが、該シリコン膜を選択的に堆積させることを含み、該シリコン膜を選択的に堆積させることが、
１つ又は複数の凹部を前記基板に形成すること、及び
２原子％以上の炭素を含む前記シリコン膜を、前記１つ又は複数の凹部中に選択的に堆積させること
を含む、請求項１に記載の方法。
【請求項７】
前記シリコン膜を形成することが、トリシラン及び炭素前駆体を前記反応チャンバ内に流入させることを含む、請求項１に記載の方法。
【請求項８】
前記炭素前駆体が、モノシリルメタン、ジシリルメタン、トリシリルメタン及びテトラシリルメタン、並びに／又はアルキルシランから成る群から選択される、請求項７に記載の方法。
【請求項９】
前記金属膜及び前記シリコン膜をアニールして前記金属シリサイドを形成する前に、該シリコン膜を電気的ドーパントでドープすることをさらに含む、請求項１に記載の方法。
【請求項１０】
前記シリコン膜を前記電気的ドーパントでドープすることが、
前記シリコン膜を形成した後に前記電気的ドーパントを注入すること、及び
続いて、前記金属膜及び前記シリコン膜をアニールして前記金属シリサイドを形成すること
を含む、請求項９に記載の方法。
【請求項１１】
前記シリコン膜を前記電気的ドーパントでドープすることが、該シリコン膜を形成しながら、ドーパント前駆体を前記反応チャンバ内に流入させることを含む、請求項９に記載の方法。
【請求項１２】
前記電気的ドーパントが水素化物である、請求項１１に記載の方法。
【請求項１３】
前記電気的ドーパントが、アルシン、ホスフィン及びジボランから成る群から選択される、請求項１１に記載の方法。
【請求項１４】
前記反応チャンバが、単一基板の層流コールドウォールチャンバである、請求項１に記載の方法。
【請求項１５】
半導体の加工方法であって、
少なくとも２原子％の炭素でドープされたシリコン膜を有する基板を準備すること、
ニッケルを前記シリコン膜上に、かつこれに接触して堆積させること、
前記シリコン膜とニッケルとを反応させて、ニッケルシリサイドを形成すること、及び
続いて、前記ニッケルシリサイドを８００℃以上でアニールすること
を含む方法。
【請求項１６】
前記シリコン膜が、２．７原子％以上の炭素でドープされる、請求項１５に記載の方法。
【請求項１７】
ニッケルを、前記シリコン膜がニッケルの厚み以上になるように形成し、
前記ニッケルシリサイドが、１．３５原子％以上の炭素を含む、請求項１５に記載の方法。
【請求項１８】
前記ニッケルシリサイドをアニールすることが、８５０℃以上で実施される、請求項１５に記載の方法。
【請求項１９】
ニッケルを堆積させることが、ニッケル層をブランケット堆積させることを含む、請求項１５に記載の方法。
【請求項２０】
前記シリコン膜とニッケルとを反応させて前記ニッケルシリサイドを形成した後、ニッケルシリサイドに対してニッケルを選択的に除去することをさらに含む、請求項１９に記載の方法。
【請求項２１】
前記シリコン膜が、電気的ドーパントを含む、請求項１５に記載の方法。
【請求項２２】
前記シリコン膜が、トランジスタのゲート電極に直に隣接するように提供される、請求項１５に記載の方法。
【請求項２３】
前記ニッケルシリサイドが、前記トランジスタのソース／ドレイン領域のためのコンタクトを形成する、請求項２２に記載の方法。
【請求項２４】
前記アルキルシランが、モノメチルシラン（ＭＭＳ）、ジメチルシラン及びＨ３Ｓｉ−ＣＨ２−ＳｉＨ２−ＣＨ３（１，３−ジシラブタン）から成る群から選択される、請求項８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して半導体の加工に関し、より詳細には金属シリサイド及び金属シリサイドを製造する方法に関する。
【０００２】
［関連出願の相互参照］
本願は、「安定したシリサイド膜及びその製造方法（STABLE SILICIDE FILMS AND METHODS FOR MAKING THE SAME）」と題された米国特許仮出願第６０／９１８，３４２号（２００７年３月１６日出願）の優先権の利益を主張する。
【０００３】
また、本願は、米国特許出願第１１／３４３，２７５号（２００６年１月３０日出願）（代理人整理番号ＡＳＭＥＸ．５１１Ａ）、米国特許出願第１０／８６６，６４３号（２００４年６月１０日出願）（代理人整理番号ＡＳＭＩＮＴ．０５３ＡＵＳ、現在は米国特許第７，１５３，７７２号（２００６年１２月２６日発行））、米国特許出願第１１／５３６，４６３号（２００６年９月２８日出願）（代理人整理番号ＡＳＭＥＸ．５８３Ａ）（各開示は参照により本明細書に完全に援用される）に関する。
【背景技術】
【０００４】
金属シリサイドは、半導体の加工において一般的に使用される材料である。周知のように、半導体の加工は一般に、集積回路の製作において使用されているが、このような加工は、様々な他の分野でも使用されている。例えば、半導体の加工技法は、広範な技術を用いてフラットパネルディスプレイの製作において、また微小電子機器システム（「ＭＥＭＳ」）の製作において度々使用されている。金属シリサイドは、例えば集積回路において一般的に使用され、低接触抵抗を有する電気コンタクトを形成する（Ωコンタクトを形成する）。このため、低電気抵抗を有する金属シリサイドが望ましい。
【０００５】
シリサイドを形成した後、一般には、シリサイドに付加的な加工工程を施す。例えば、シリサイドを用いて、トランジスタ用のソース／ドレインコンタクトを形成する場合、ボロンリンシリケートガラス（「ＢＰＳＧ」）等の誘電体をシリサイド上に堆積させ、トランジスタ及びソース／ドレインコンタクトを他の導電性素子から絶縁させる。次に、ＢＰＳＧを高温でアニールしてリフローさせ、ＢＰＳＧ層を平坦化させることにより、続く加工工程を容易にする。
【０００６】
電気機構のサイズを小さくするために、変わりつつあるプロセス要求は、新たなシリサイドの開発を必要としていることが理解されるであろう。ニッケルシリサイド（ＮｉＳｉ）は、非常に小さい機構サイズを有する電気デバイスを作製する際に使用される可能性のある候補として浮上している。
【０００７】
しかしながら、高温、特にＢＰＳＧ等の誘電体の平坦化に伴って用いられる温度におけるＮｉＳｉの不安定性から、ＮｉＳｉは多くの用途の使用に対して検討されていない。このような平坦化アニールは一般に、７００〜９５０℃の温度で行なわれるが、ＮｉＳｉはこのような高温で熱的に不安定である。より高温で、ＮｉＳｉはその構造的完全性を失う可能性がある。例えば、核形成又は凝集がこれらの温度で起こるおそれがあり、間隙及び不連続性をもたらす。得られる不連続シリサイドは、望ましくない高電気シート抵抗性を有する。また、シリサイドのスパイクが高温で起こるおそれがあり、シリサイドが基板へと広がり、他の導電機構との電気ショートを引き起こす可能性がある。
【０００８】
ニッケルシリサイドの変形も開発及び研究されている。このような変形としては炭素ドープされたニッケルシリサイドが挙げられる。１．３原子％までの炭素を含有するＮｉシリサイド化された炭素ドープされたＳｉ膜が報告されている。しかしながら、望ましくないことに、抵抗を増大させる炭素ドープが増大するにつれて、炭素ドープによりシリサイドの抵抗が増大し、これは、コンタクトの形成を含む多くの用途のための低抵抗に関する要求と矛盾する。さらに、炭素ドープされたニッケルシリサイドのシート抵抗性は、約８００℃を超える温度で、温度に応じて著しく増大する。例えば、S. Mertens, The Electrochemical Society Meeting、２００６年１０月３０日（メキシコ、カンクン）を参照のこと。このような抵抗の増大は、一般に約７００℃を超えて実施される一般的なＢＰＳＧアニールの温度と共に起こることが理解されるであろう。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
したがって、良好な高温安定性及び高温の加工後の良好な電気抵抗挙動を有するシリサイドが求められている。
【課題を解決するための手段】
【００１０】
本発明の１つの態様によれば、半導体の加工方法が提供される。当該方法は、反応チャンバ内で、少なくとも約２原子％の炭素を含むシリコン膜を基板上に形成することを含む。金属膜をシリコン膜上に堆積させる。金属膜及びシリコン膜をアニールし、金属シリサイドを形成する。ＢＰＳＧ層等の誘電体膜を、金属シリサイド上に形成する。誘電体層をアニールに供することによって平坦化する。
【００１１】
本発明の別の態様によれば、半導体の加工方法が提供される。当該方法は、炭素でドープされたシリコン膜を有する基板を準備することを含む。シリコン膜をニッケルと反応させて、ニッケルシリサイドを形成する。続いて、ニッケルシリサイドを約８００℃以上でアニールさせる。ニッケルシリサイドをアニールした後のニッケルシリサイドのシート抵抗は、約１２Ω／ｓｑ未満である。
【００１２】
本発明のさらに別の態様によれば、集積回路が提供される。当該集積回路は、１原子％以上の炭素を含む金属シリサイドを含む。パターン化されたＢＰＳＧ層が金属シリサイドの上に積層される。
【発明を実施するための最良の形態】
【００１３】
予想に反して極めて高温で熱的に安定な金属シリサイドを開発した。当該シリサイドは、金属、好ましくはニッケルと反応されている炭素ドープされたシリコンから形成される。シリコンは、炭素を極めて高いレベルで有し、これにより予想に反して、非常に高温で安定な金属シリサイドが形成された。炭素ドープされたニッケルシリサイドは、Ｎｉ、Ｓｉ及びＣを含むＮｉＳｉ：Ｃと表わすことができ、膜がニッケル、ケイ素及び炭素を含むことを示すが、材料の相対比率又は量は意図されないか又は包含されない。
【００１４】
シリサイドは好ましくは、約２原子％以上の炭素、より好ましくは約２．５原子％以上の炭素を含むシリコンから形成される。いくつかの実施形態では、シリサイドを形成するシリコンが、約２．７原子％以上の炭素を含む。シリサイドを形成する炭素ドープされたシリコンは好ましくは、置換的に炭素ドープされた単結晶性シリコンである。いくつかの実施形態では、炭素ドープされた単結晶性シリコンが、約２原子％以上の置換型炭素、より好ましくは約２．５原子％以上の置換型炭素を含む。いくつかの他の実施形態では、炭素ドープされた単結晶性シリコンが、約２．７原子％以上の置換型炭素を含み得る。
【００１５】
炭素ドープされたシリコンと金属との反応後に、炭素が希釈されることが理解されるであろう。このシリサイド化反応後、金属シリサイドは好ましくは、約１原子％以上の炭素、より好ましくは約１．２５原子％以上の炭素を含む。いくつかの実施形態では、シリサイドが、約１．３５原子％以上の炭素を含み得る。
【００１６】
有利には、シリサイドは、約８００℃以上、より好ましくは約８５０℃以上、最も好ましくは約９００℃以上の温度で熱的に安定であることが見出された。温度の関数であるシリサイドのシート抵抗は、約４００〜９００℃のアニール温度に対して実質的に一様であることが見出された。約８００〜９００℃の任意の温度のアニールでは、シート抵抗は有利には、８００℃におけるシート抵抗に比べて、約６Ω／ｓｑ以下、より好ましくは約３Ω／ｓｑ以下だけ上昇する。
【００１７】
さらに、シリサイドのシート抵抗は、シリサイドにシリサイド化後の高温アニール（例えばＢＰＳＧリフローアニール）に供した後でさえ有利に低いことが見出された。シート抵抗は、好ましくはアニール後で約１６Ω／ｓｑ未満、より好ましくは約１４Ω／ｓｑ以下、最も好ましくはアニール（例えば、シリサイド化後の約８００℃を超える温度へのアニール）後で約１２Ω／ｓｑ以下である。
【００１８】
シリサイドは、非常に小さい機構サイズを有する電気コンタクトの形成を含む様々な用途に使用することができる。好ましくは、シリサイドの臨界寸法は、約４５ｎｍ未満、より好ましくは約３２ｎｍ未満である。さらに、それらの熱安定性から、シリサイドは、続く様々な高温加工工程を含むプロセスフローに適応する。例えば、シリサイドは、約７００〜８５０℃、より好ましくは約７００〜９００℃のＢＰＳＧアニール等の高温平坦化アニールに適応する。いくつかの実施形態では、アニールが約８００〜９００℃の温度で実施される。
【００１９】
炭素ドープされたニッケルシリサイド及び方法
上述のように、いくつかの実施形態によれば、炭素ドープされたニッケルシリサイドは好ましくは、炭素ドープされたシリコンとニッケルとを反応させることによって形成される。いくつかの実施形態では、炭素ドープされた単結晶性シリコンを、炭素で置換的にドープすることができ、これによりシリコン中に炭素の高度に均一な分布を有することができる。しかしながら、他の実施形態では、いくつかの実施形態による炭素ドープされたニッケルシリサイドが、炭素をシリコン材料中にどのように組み込むかにごくわずかしか又は全く影響を受けないシート抵抗を有することが見い出されている。このため、いくつかの実施形態によるシリサイドは、シリコンが炭素で置換的にドープされず、且つ／又は炭素で均一にドープされていなくとも、予想に反して低いシート抵抗を有する。
【００２０】
化学蒸着（「ＣＶＤ」）反応器内に配置した基板を準備すること、トリシラン及び炭素源を、化学蒸着条件下の反応器に導入すること、及び単結晶性シリコン膜を基板上に堆積させることを含む方法によって、炭素ドープされた単結晶性シリコンを形成することができる。堆積は、好ましくは１分当たり少なくとも約５ｎｍ、より好ましくは１分当たり少なくとも約１０ｎｍ、さらにより好ましくは１分当たり少なくとも約２０ｎｍの堆積速度で行なわれる。好ましくは、得られた単結晶性シリコン膜は、少なくとも約２．０原子％の炭素、より好ましくは約２．５原子％以上の炭素、さらにより好ましくは２．７原子％以上の炭素を含む。いくつかの実施形態では、シリコンが、炭素で置換的にドープされる。炭素ドープされたシリコン膜を形成するのに好適な方法は、本願の譲受人に譲渡された米国特許出願公開第２００６／０２４０６３０号（この開示全体は参照により本明細書中に援用される）に開示されている。この方法は、置換的に炭素ドープされた単結晶性シリコンの形成を可能にする。
【００２１】
シリコン膜中にドープされる炭素の量は、当該技術分野で既知の様々な方法によって求められ得ることが理解されるであろう。例えば、シリコン膜中に置換的にドープされる炭素の量は、Ｘ線回折により、ドープされたシリコン材料の垂直格子間隔を測定した後、当業者に既知の方法でベガードの法則を適用することによって、求めることができる。例えば、Ｓｉ中へ置換的にドープされる炭素の量は、Ｘ線回折により、ドープされたＳｉの垂直格子間隔を測定した後、ベガードの法則を適用することによって、求めることができる。当業者は、ベガードの法則、並びに置換型炭素レベルと、格子間隔と歪みとの間の関係を認識している。例えば、Judy L. Hoyt, 「シリコン−ゲルマニウム炭素合金（Silicon-Germanium Carbon Alloy）」の第３章「置換型炭素混入並びにＳｉ１−ｙＣｙ／Ｓｉ及びＳｉ１−ｘ−ｙＧｅｘＣｙ／Ｓｉヘテロ接合の電気的特徴（Substitutional Carbon Incorporation and Electronic Characterization of Si1-yCy/Si and Si1-x-yGexCy/Si Heterojunctions）」Taylor and Francis, NY, pp. 59-89, 2002を参照のこと。Hoytによる上記の文献の７３頁の図３．１０に示されるように、ドープされたシリコン中の総炭素含有量は、ＳＩＭＳによって求めることができ、非置換型炭素含有量は、総炭素含有量から置換型炭素含有量を減算することによって求めることができる。他のＳｉ含有材料中にドープされる任意の他の元素の量は、同様の方法で求めることができる。
【００２２】
開示された堆積方法は、プラズマエンハンスト化学蒸着（ＰＥＣＶＤ）又は熱ＣＶＤを含むＣＶＤを使用することによって、トリシラン蒸気及び炭素源を使用することによって好適に実施され、ＣＶＤチャンバ内で基板上に単結晶性シリコン膜、炭素ドープされたエピタキシャルＳｉ膜を堆積させることができる。いくつかの実施形態では、ＨＣｌ、又はより好ましくは二原子塩素等のガス状塩素含有エッチング剤を、トリシラン及び炭素源と併せてチャンバ内に導入することにより、単結晶性シリコン膜を選択的に堆積させる。
【００２３】
或る特定の実施形態において、トリシラン及び炭素源、並びにエッチャントガスは好ましくは、別々のガスの形態で、又は供給ガスを形成するように混合することによってＣＶＤチャンバ内に導入される。供給ガスを形成するように混合することは、チャンバ内で、又はチャンバへの供給ガスの導入前に行ってもよい。ＣＶＤチャンバ内の全圧は、好ましくは約０．００１Ｔｏｒｒ〜約１０００Ｔｏｒｒの範囲、より好ましくは約０．１Ｔｏｒｒ〜約３５０Ｔｏｒｒの範囲、最も好ましくは約０．２５Ｔｏｒｒ〜約１００Ｔｏｒｒの範囲である。
【００２４】
供給ガスに含まれ得る好適な炭素源の例としては、非限定的に、シリルアルカン（例えば、モノシリルメタン、ジシリルメタン、トリシリルメタン及びテトラシリルメタン）並びに／又はアルキルシラン（例えば、モノメチルシラン（ＭＭＳ）及びジメチルシラン）が挙げられる。いくつかの実施形態において、炭素源は、Ｈ３Ｓｉ−ＣＨ２−ＳｉＨ２−ＣＨ３（１，３−ジシラブタン）を含む。
【００２５】
好適なマニホールドが、ＣＶＤチャンバへ供給ガス（複数可）を供給するために使用され得る。ＣＶＤチャンバは好ましくは、単一基板反応器、例えば単一基板の横型ガス流ＣＶＤチャンバである。好ましくは、ＣＶＤチャンバは、放射状に加熱される単一基板の単一通路式層状横型ガス流反応器（single-substrate, single pass, laminar horizontal gas flow reactor）である。このタイプの好適な反応器は市販されており、好ましいモデルとしては、アリゾナ州フェニックスのASM America, Inc.から市販されている単一基板反応器のＥｐｓｉｌｏｎ（商標）シリーズが挙げられる。本明細書に記載される方法はまた代替的な反応器（例えば、シャワーヘッド配置）内で使用することができるが、高い均一性及び速い堆積速度における利益は、特に低プロセスガス滞留時間を有する、回転する基板を用いるＥｐｓｉｌｏｎ（商標）チャンバの横型単一通路式層状ガス流配置において特に有効であることが見出された。ＣＶＤは、（ｉｎ  ｓｉｔｕで又はリモートプラズマ発生器の下流で）チャンバへプラズマ生成物を導入することによって行われ得るが、上述されるように、熱ＣＶＤが好ましい。
【００２６】
熱ＣＶＤは、好ましくは、基板上に結晶性シリコン膜を堆積させるのに有効な基板温度で行われる。好ましくは、熱ＣＶＤは、約３５０℃〜約９００℃、より好ましくは約５００℃〜約８００℃の範囲の温度で行われる。一実施形態において、化学蒸着条件は、トリシランについて、実質的に大量輸送制御される堆積条件と実質的に速度論的に制御される堆積条件との間の遷移温度付近である温度を包含する。このようなトリシラン堆積条件は、米国特許第６，８２１，８２５号（参照により本明細書中に援用される）に記載されている。ＰＥＣＶＤは好ましくは、約３００℃〜約７００℃の範囲内の温度で行われる。
【００２７】
Ｅｐｓｉｌｏｎ（商標）シリーズ反応器等の単一基板反応器内で行なわれるトリシランの堆積に関して、トリシランの流量は、約５ｍｇ／分（１分あたりのミリグラム）〜約２０００ｍｇ／分の範囲、好ましくは約５０ｍｇ／分〜約５００ｍｇ／分、より好ましくは約１００ｍｇ／分〜約３００ｍｇ／分の範囲である。炭素源（例えばＭＭＳ）の流量は好ましくは、約８０ｓｃｃｍ〜約１０００ｓｃｃｍの範囲である。トリシランの流量に対する炭素源の流量の比率は、好ましくは１ミリグラムのトリシラン当たり約０．５立方センチメートルの炭素源（ｓｃｃ／ｍｇ）〜約８．０ｓｃｃ／ｍｇ、より好ましくは約０．９ｓｃｃ／ｍｇ〜約３．０ｓｃｃ／ｍｇの範囲である。キャリアガスの流量は、好ましくは約１ ｓｌｍ〜約５０ ｓｌｍ、より好ましくは約１０ ｓｌｍ〜約４０ ｓｌｍの範囲である。堆積速度は、好ましくは１分当たり少なくとも約５ｎｍ、より好ましくは１分当たり少なくとも約１０ｎｍであり、堆積圧は、好ましくは約１Ｔｏｒｒ〜約２００Ｔｏｒｒ、より好ましくは約１０Ｔｏｒｒ〜約１００Ｔｏｒｒ、さらにより好ましくは約２０Ｔｏｒｒ〜約１００Ｔｏｒｒの範囲である。堆積温度は、好ましくは約４５０℃〜約６００℃、より好ましくは約５００℃〜約５７５℃の範囲である。当業者は、これらの条件を、本明細書で提供される指針及び日常的実験を用いて、様々なタイプの装置及び堆積構造に適合させることができる。
【００２８】
本明細書に記載されるようなトリシランを用いたシリコン膜の堆積は、本明細書に記載されるように行なわれる場合、従来のケイ素源を使用するよりもかなりの利点をもたらすことができる。例えば、所定の堆積温度で、トリシランを用いたシリコン膜の堆積は、好ましくは、トリシランの代わりにシランが用いられる場合よりも著しく速い速度で進行する。好ましい実施形態は、トリシランが約５０〜２００ｍｇ／分の送達速度で基板表面に送達される高速堆積法を提供する。好ましくは約５００℃〜約８００°の範囲内の堆積温度での熱ＣＶＤ条件下で、この実施形態の実施は、多くの場合１分当たり約５０Å以上、好ましくは１分当たり約１００Å以上、より好ましくは１分当たり約２００Å以上の速度で、（他のケイ素源と比較して）ケイ素材料の比較的速い堆積をもたらす。トリシランを用いた堆積は、さらにより速い堆積速度、例えば１分当たり約４００Å以上、好ましくは１分当たり約８００Å以上、さらにより好ましくは１分当たり約１０００Å以上で実施することができる。
【００２９】
また、本明細書に記載される方法に従って作製される好ましい炭素ドープされた結晶性シリコン膜の組成均一性は、トリシランを用いることなく作製された対応する膜と比較して著しく改善される。本発明は、操作のいかなる理論によっても拘束されないが、シリコン膜は、従来の前駆体（例えば、シラン、ジクロロシラン（ＤＣＳ）又はトリクロロシラン（ＴＣＳ））を用いて堆積される対応するシリコン膜よりも良好な組成均一性の程度を有すると考えられる。さらに、トリシラン及びそれに付随する高堆積速度を用いて、比較的高いレベルの非ケイ素元素（複数可）を含有する膜が作製され得る。例えば、結晶性Ｓｉ：Ｃは好ましくは、約２原子％〜約３．５原子％の炭素を含有する。
【００３０】
より薄い層を検討する一方で、炭素ドープされたシリコン膜は好ましくは、後に堆積されるニッケル膜の厚みよりも厚いか又はおよそ等しい厚みに形成される。好ましくは、炭素ドープされたシリコン膜の厚みは、約１０ｎｍ以上、より好ましくは約２０ｎｍ以上、最も好ましくは約２０〜２００ｎｍである。
【００３１】
続いて、ニッケルが、炭素ドープされたシリコン膜上に直接堆積される。ニッケルは好ましくは、当業者に既知の種々の方法によって、露出された炭素ドープされたシリコンを含む基板上にブランケット堆積される。例えば、ニッケルは、物理蒸着（ＰＶＤ）によって堆積され得る。
【００３２】
炭素ドープされたシリコン膜は、これらの層間の接触点でニッケルと反応して、炭素ドープされたニッケルシリサイド（ＮｉＳｉ：Ｃ）を形成する。この反応は好ましくは、膜及びニッケルをアニールすることによって起こる。好ましくは、アニールは約６００℃未満、より好ましくは約３００〜６００℃で実施される。有利には、得られたＮｉＳｉ：Ｃは、約１原子％以上の炭素、より好ましくは約１．２５原子％以上の炭素、より好ましくは約１．３５原子％以上の炭素を有する。
【００３３】
ここで、同様の符号は全体を通して同様の機構を示す図面を参照する。
【００３４】
図１Ａ及び図１Ｂを参照すると、シート抵抗が、上記の好ましい条件下、Ｅｐｓｉｌｏｎ（商標）シリーズ反応器内で形成されるＮｉＳｉ：Ｃについて示されている。得られたＮｉＳｉ：Ｃは有利に、高温で安定である。図１Ａ及び図１Ｂは、２原子％の炭素を含有するＳｉ：Ｃとの金属反応によって形成されたＮｉＳｉ：Ｃの、様々な温度に曝された後のシート抵抗を示す。シート抵抗は金属シリサイドの熱安定性を示し、抵抗の著しい増大は特定の温度での不安定性を示す。抵抗の大きな増加は、温度不安定性によってもたらされる材料の相変化によって引き起こされることが理解されるであろう。
【００３５】
図１Ａで示されるように、炭素ドープを有さないニッケルシリサイドのシート抵抗は、７００℃の温度に曝された後で急激に上昇する。反対に、ＮｉＳｉ：Ｃサンプルのシート抵抗は、約４００℃から約９００℃まで実質的に一様である。したがって、ＮｉＳｉ：Ｃは、少なくとも約９００℃まで熱的に安定であると見出されたのに対し、ＮｉＳｉは約７００℃までしか安定でなかった。
【００３６】
さらに、図１Ｂを参照すると、７００〜９００℃の温度のシリサイド化後のアニールでは、ＮｉＳｉ：Ｃの抵抗性は増大しなかった。むしろ、評価されたアニール時間の間、シート抵抗は１４Ω／ｓｑ未満であり、約１７５０秒以内のアニール時間にわたってこのレベル未満に維持された。これらの結果は、ＮｉＳｉ：Ｃが少なくとも約９００℃の温度まで、また９００℃より高くとも熱的に安定であることをさらに示す。
【００３７】
この熱安定性は、ＮｉＳｉ：Ｃの形成後に高温加工工程が実施される様々なプロセスフローでＮｉＳｉ：Ｃを利用することを可能にする。好適なプロセスフローの例を以下に記述し、これを図２〜図１５に示す。
【００３８】
例示的なプロセスフロー
図２は、例示される実施形態におけるシリコン基板から成る基板１０を示す概略断面図である。基板１０は、シリコンウェーハ又はシリコン・オン・インシュレーター（ＳＯＩ）基板上に形成されるエピタキシャル層１１を含んでいてもよい。フィールド分離領域１２は、従来の浅溝型素子分離（ＳＴＩ）法によって形成されており、これは、ＳＴＩ素子間のウィンドウの活性区域を規定する。１つの活性区域１４を例示する。代替的に、シリコンの局所酸化（ＬＯＣＯＳ）及びＬＯＣＯＳ又はＳＴＩに基づく数ある変法を含む任意の好適な方法を使用して、フィールド分離材料を規定してもよい。いくつかの活性区域が一般に、基板１０全体にわたるＳＴＩによって同時に規定されること、及びフィールド絶縁体が多くの場合、互いに分離するウェブ分離トランジスタ活性区域１４を形成することが理解されるであろう。基板は好ましくは、チャネル形成に好適なレベルでドープされる土台部分（background）である。
【００３９】
図３は、活性区域１４上にゲート電極１６を形成した後の基板１０を示す。ゲート電極１６は、シリコン電極１７の周囲に形成された１対のスペーサー１５を含み、シリコン電極１７はキャップ層１９によって被覆される。絶縁スペーサー及びキャップ層によって取り囲まれ、且つゲート誘電体層１８によって下に横たわる基板１０と分離される従来のシリコン電極として示されるが、トランジスタゲートスタックは、任意の多様な構成を有し得ることが理解されるであろう。いくつかのプロセスフローにおいて、例えば、スペーサー１５を省略してもよい。例示される実施形態において、ゲート電極１６の規定は、活性区域１４内のトランジスタゲート電極１６の両側のソース及びドレイン領域２０を規定する。ゲート電極１６はまた、ゲート電極１６の下且つソース及びドレイン領域２０の間にチャネル領域２２を規定する。
【００４０】
図４は、いくつかの実施形態による、露出されたシリコンを選択的に除去する任意のエッチング工程の結果を示す。好ましくは、反応性イオンエッチング（ＲＩＥ）は、ソース及びドレイン領域２０における開口の垂直な側壁の規定、並びに露出された酸化材料及び窒化材料に対する最小限の損傷を確実にするのに用いられ得る。露出されたシリコンは本質的に活性区域１４のソース及びドレイン（Ｓ／Ｄ）領域２０であるため、エッチングは、ソース／ドレイン凹部と表される。いくつかの配列において、ソース／ドレイン領域の上から薄い誘電体を取り除く第１の工程が用いられ得ることが理解されるであろう。
【００４１】
図５は、選択的な堆積プロセスにより、凹んだＳ／Ｄ領域２０を再充填した結果を示す。再充填前に、ＨＦ蒸気又はＨＦラストディップ等によって露出された半導体表面２１（図４）を洗浄し、その上にエピタキシーのために無傷な（pristine）表面を残す。その後、炭素ドープされた単結晶性シリコン３０が、凹んだＳ／Ｄ領域２０に堆積される。
【００４２】
優れた堆積が、エッチング剤と併せてトリシランを使用することによって選択的に為され得ることが見出された。例示的なエッチング剤としては、限定するものではないが、塩素含有エッチング剤が挙げられる。塩素含有エッチング剤の例は、ＨＣｌ、ヘキサクロロジシラン（Ｓｉ２Ｃｌ６）及び塩素ガス（Ｃｌ２）である。酸化ケイ素及び窒化ケイ素等の絶縁体の周辺上への堆積はほとんど０に近いため、選択性が約１００％であり得ることが実験により示された。ＨＣｌを、選択的なシリコンベースの堆積プロセスにおけるエッチング剤として供給してもよく、ここで、アモルファス（一般に絶縁性）表面上の遅い核形成堆積に対するエッチング効果は、露出された半導体表面に対するエッチング効果よりも大きい。ＨＣｌは精製するのが困難であり、また一般的な市販のＨＣｌ源は、堆積プロセスへ過剰量の水分を導入するため、エッチング剤としては塩素ガスが好ましい。このような水分は、堆積された膜の導電率を低下させ、またエピタキシャル堆積において許容不可能なレベルの欠陥を生じさせるおそれがある。したがって、トリシラン、炭素源及び塩素を含む供給ガスの使用は有利には、追加のエッチング剤を用いることなく、特にＨＣｌを用いることなく、高レベルの選択性を達成する。
【００４３】
引き続き図５を参照すると、炭素ドープされたシリコン膜を選択的に堆積させるために、上記のように、炭素源と共にトリシラン及び塩素を導入させる。ケイ素及び炭素含有エピタキシャル層３０は、Ｓ／Ｄ領域２０において選択的に成長する。例示される実施形態では、ヘテロエピタキシャル膜３０はチャネル領域２２の表面とほぼ同じ高さである。例示されるように、選択的な堆積は、アモルファス領域上における、例えば絶縁体上における堆積を最小限にするか、又は回避する。これらのアモルファス領域としては、例えば、フィールド分離領域１２（一般的に、酸化ケイ素の形態）及びゲート電極１６のスペーサー及びキャップ（窒化ケイ素から形成され得る）が挙げられる。置換的にドープされたＳｉ：Ｃを含む選択的に堆積されたヘテロエピタキシャル膜３０は、Ｓ／Ｄ領域２０を充填し、有利には、チャネル領域２２上に引張歪を及ぼし、チャネル領域２２における、特にＮＭＯＳトランジスタへの電荷キャリア移動性を増大させる。
【００４４】
図６は、拡張されたヘテロエピタキシャル膜３２を備える上昇されたＳ／Ｄ領域２０を形成するための、選択的な堆積の任意の拡張を示す。チャネル領域２２の表面より下の拡張された膜３２の部分は、チャネル領域２２に対して横方向の応力を付与するため、基板１０の表面より下のヘテロエピタキシャル膜３２の消費されない部分によって生じる歪みの利益を維持しながら、基板表面より上の部分を、シリサイドを形成する際に消費することができる。
【００４５】
図７は、図３の構造が、中間Ｓ／Ｄ凹部形成工程を用いずに、トリシラン、炭素源及び塩素を用いて選択的に堆積させる別の実施形態を示す。この実施形態では、選択的な堆積が、ソース及びドレイン領域２０を上げるか又は上昇させるためにのみ役立ち、過剰の炭素ドープされたシリコン膜３４を提供し、膜３４のすぐ下に形成され得る浅い接合部を破壊することなく、コンタクトシリサイド化による消費を可能にする。
【００４６】
炭素ドープされたシリコン膜３４は、炭素ドープされたシリコンのブランケット堆積によって形成され得ることも理解されるであろう。このため、炭素ドープされたシリコン３４を形成する層の一部を保護するために、ブランケット層上にマスクを形成してもよい。層の保護されていない部分は選択的に除去され、炭素ドープされたシリコン膜３４を残すことができる。
【００４７】
トリシラン／塩素プロセスにおける堆積の選択性は、フィールド領域１２上から過剰な堆積を除去するための続くパターン化工程及びエッチング工程を不要にする。不完全な選択性でさえ、有利なことに、高価なマスク工程を必要とするよりもむしろ、絶縁表面上の望ましくない堆積を除去するための時間設定ウエットエッチング（timed wet etch）の使用を許容し得る。さらに、優れた膜品質が、高選択性プロセスと比べて比較的高い堆積速度で得られ、これにより、スループットを改善し、且つ選択性を損なうことなく炭素含有量を増大させる。
【００４８】
Ｓｉ：Ｃを選択的に堆積することよりも、Ｓｉ：Ｃ層は、Ｓｉ：Ｃ層のブランケット堆積を伴うプロセスによって形成され得る。ブランケット堆積後、エッチングを行い、その結果、単結晶性Ｓｉ：Ｃは、凹んだソース／ドレイン領域２０内に残る。このようなプロセスの実施形態は、図８Ａ〜図８Ｃに示される順序で示される。図８Ａは、図４に示される構造と同一であり、また同様の方法で形成され得る。図８Ｂは、ブランケット堆積プロセスの結果を示しており、ここでは、ヘテロエピタキシャルＳｉ：Ｃ膜３０がソース／ドレイン領域２０を満たし、多結晶性Ｓｉ：Ｃ膜３０ａが、フィールド分離領域１２及びゲート電極１６上に堆積される。置換型炭素を含む単結晶性ケイ素膜を堆積する上記方法が、単結晶性Ｓｉ：Ｃ膜３０及び多結晶性Ｓｉ：Ｃ膜３０ａを堆積するために使用され得る。単結晶性Ｓｉ：Ｃ膜３０は、応力を維持する条件下で堆積され得る。上述のように、ソース／ドレイン凹部を満たすＳｉ：Ｃ材料の格子定数がより小さければ、チャネル領域２２においてそれらの間に引張歪みが生じる。
【００４９】
描かれた構造が、単結晶材料に対して多結晶性材料を除去するように選択的なエッチング条件を使用して、多結晶性Ｓｉ：Ｃ膜３０ａを除去することによって起こる以外、図８Ｃは上記の図５と類似するものである。このようなエッチング条件は、当業者にとって既知である。例えば、当業者は、シリコンエッチングを使用して、単結晶材料に対して多結晶性材料を選択的に除去することができることを理解するであろう。
【００５０】
様々なＳｉ：Ｃ膜３０、３２、３４（図５、６、７及び８Ａ〜８Ｃ）は、導電性を増大させるのに使用することができる電気的ドーパントを注入又はドープし得ることが理解されるであろう。例えば、Ｓｉ：Ｃ膜３０、３２、３４は、それらの形成後にドーパントを注入することができる。Ｓｉ：Ｃ膜３０、３２、３４はその後、ドーパント活性化のためにアニールされ、これにより、当該技術分野で既知の膜特性の改良に関する利点を有する。続く注入及びアニールを伴うドープされていないＳｉ：Ｃ膜のこのような形成は、ドープの種々の程度及び／又は型がＳｉ：Ｃ膜の異なる部分で望まれる用途において有利であり得ると理解されるであろう。例えば、Ｓｉ：Ｃ膜が犠牲キャップ層として使用されるＣＭＯＳ用途では、膜は別々に、ＰＭＯＳ区域上にＰ型（例えばリン）ドーパント、またＮＭＯＳ区域上にＮ型（例えばホウ素）ドーパントを注入することができる。
【００５１】
他の実施形態では、Ｓｉ：Ｃ膜３０、３２、３４を、堆積するようにドープすることができる。例えば、電気的ドーパント前駆体を、トリシラン及び炭素源に加えて反応物流に添加することができる。好ましくは、電気的ドーパント前駆体は、アルシン又はホスフィン等の水素化物である。電気的ドーパント前駆体の流量は一般に、約５ｓｃｃｍ〜約５００ｓｃｃｍの範囲であり、ドーパント源の性質及び他の成分の相対流量に応じて決まる。例えば、リンドーピングでは、ドーパント水素化物（前駆体）の流量が好ましくは、ホスフィン（Ｈ２中の１％ＰＨ３）の約１０〜２００ｓｃｃｍである。
【００５２】
シリサイドを形成するＳｉ：Ｃ膜の部分（図５〜図８Ｃ）は好ましくは、約１０ｎｍ以上、より好ましくは約２０ｎｍ以上、最も好ましくは約２０〜２００ｎｍの厚みを有する。
【００５３】
次に、金属膜、好ましくはニッケル膜は、Ｓｉ：Ｃ上に直接堆積される。図９は、ニッケル膜４０のブランケット堆積後の図７の構造を示す。ニッケル膜４０は、ＰＶＤを含む当該技術分野で既知の種々の方法で堆積され得る。堆積は好ましくは、約１０ｎｍ以上、より好ましくは約１０〜２０ｎｍの厚みを有するニッケル膜４０を形成する。
【００５４】
図１０は、シリサイド化反応を行い炭素ドープされた金属シリサイド膜３４ａを形成した後のニッケル膜４０及びＳｉ：Ｃ膜３４を示す。シリサイド化は、膜３４及び膜４０をアニールすることによって行なわれる。アニール温度は、好ましくは約３００〜６００℃であり、いくつかの実施形態では約４００〜６００℃である。
【００５５】
図１１を参照すると、選択的な金属エッチングを用いて、金属膜４０の未反応部分を除去する。ウェットＨＣｌエッチング等のエッチングは、ＮｉＳｉ：Ｃ膜３４ａと比べて未反応ニッケル金属に選択的であることが理解されるであろう。金属を除去するのにマスクを使用しなかったことから、得られたシリサイド膜３４ａは「自己整合性シリサイド」又は略して「サリサイド」と呼ばれることが多い。
【００５６】
図１２は、ＢＰＳＧ堆積を行いＢＰＳＧ層４２を形成した後の図１１の構造を示す。例示されるように、ＢＰＳＧ層は一般に、形成後に不均一な表面を有することが理解されるであろう。
【００５７】
図１３を参照すると、ＢＰＳＧ層４２の表面は、ＢＰＳＧにリフローを起こさせる高温に曝すことによって平坦化される。平坦化は好ましくは、約７００〜９００℃の温度でＢＰＳＧ層４２をアニールすることによって達成される。ＮｉＳｉ：Ｃ膜４３ａはアニール温度で熱的に安定である。ＮｉＳｉ：Ｃ膜３４ａはアニール温度での相変化に抵抗性があり、そのシート抵抗は低いレベルである。
【００５８】
ＢＰＳＧ層４２が平坦化後に続く加工を受け得ることは理解されるであろう。例えば、図１４を参照すると、ＢＰＳＧ層４２はパターン化され、例えば、ＮｉＳｉ：Ｃ膜３４ａへのコンタクトを形成するホール５０を規定することができる。さらなる電気デバイス及び金属化層をＢＰＳＧ層４２上に形成して、完全な集積回路を形成し得ることも理解されるであろう。
【００５９】
上述のように、シリサイド化されるＳｉ：Ｃ膜は、様々な形態を取り得る。例えば、上記の図５〜図８Ｃを参照のこと。それらの膜のいずれも、上述のシリサイド化工程及び続く加工工程を受けることができる。例えば、図１５は、シリサイド化、ＢＰＳＧ層４２の堆積及び平坦化、並びにＢＰＳＧ層４２の続くパターン化後の図５及び図８Ｃの構造を示す。図１４及び図１５の両方に例示されるように、コンタクトホール５０は一般に、事前に形成されたサリサイド３４ａの幅よりも狭い。
【００６０】
理論に拘束されることなく、ＮｉＳｉ粒中、及び／又はＮｉＳｉ粒界上、及び／又はＮｉＳｉ／Ｓｉ接合面上の炭素は、ＮｉＳｉにおける相変化を防止することにより、本明細書に開示されるＮｉＳｉ：Ｃによって示される高い熱安定性が得られると考えられる。炭素の熱安定性の向上は有利には、例えば、チタン又はコバルトのシリサイドを含む多くのシリサイドに適用し得ることが理解されるであろう。
【００６１】
さらに、トランジスタのソース／ドレイン領域へのコンタクトを形成する場合で示されているが、炭素ドープされたシリサイド及び本明細書に記載の方法は、シリサイド、特に自己整合性シリサイドが使用される種々の他の場合への適用を有する。例えば、本明細書に記載のシリサイドは、キャパシタ又はランディングパッドの形成に使用することができる。
【００６２】
したがって、種々の省略、付加及び変更が、本発明の範囲から逸脱することなく上記のプロセスに対して為すことができ、このような変更及び改変が全て、添付の特許請求の範囲によって規定される本発明の範囲に入るように意図されることは、当業者によって理解されるであろう。
【図面の簡単な説明】
【００６３】
【図１Ａ】図１Ａは、本発明のいくつかの実施形態による、それぞれ、ニッケルシリサイド、並びにシリコンと２％の炭素を含有する炭素ドープされたシリコンとから成る炭素ドープされたニッケルシリサイドの温度に対するシート抵抗のプロットを示す。
【図１Ｂ】図１Ｂは、本発明のいくつかの実施形態による、様々な温度の炭素で実施されたアニールの温度に対するシート抵抗のプロットを示す。
【図２】図２は、本発明のいくつかの実施形態による、絶縁体及び半導体表面を露出した状態にさせるフィールド酸化の規定後の半導体基板の概略断面図である。
【図３】図３は、本発明のいくつかの実施形態による、活性区域ウィンドウ内にトランジスタゲート電極を形成した後の図２の構造を示す。
【図４】図４は、本発明のいくつかの実施形態による、ゲート電極の両側のソース及びドレイン領域に凹部を形成した後の図３の構造を示す。
【図５】図５は、本発明のいくつかの実施形態による、凹んだ領域内に半導体膜を選択的に堆積した後の図４の構造を示す。
【図６】図６は、本発明のいくつかの実施形態による、任意に連続して選択的に堆積させ、上昇したソース／ドレイン構造を形成した後の図５の構造を示す。
【図７】図７は、本発明のいくつかの実施形態による、半導体ウィンドウを露出させ且つ選択的な堆積を実行して、上昇したソース／ドレイン構造を形成した後の図３の構造を示す。
【図８Ａ】図８Ａ−Ｃは、本発明のいくつかの実施形態による、半導体基板の一連の概略断面図を示し、ブランケット堆積及びエッチングによってソース／ドレイン領域を形成する方法を例示する。
【図８Ｂ】図８Ａ−Ｃは、本発明のいくつかの実施形態による、半導体基板の一連の概略断面図を示し、ブランケット堆積及びエッチングによってソース／ドレイン領域を形成する方法を例示する。
【図８Ｃ】図８Ａ−Ｃは、本発明のいくつかの実施形態による、半導体基板の一連の概略断面図を示し、ブランケット堆積及びエッチングによってソース／ドレイン領域を形成する方法を例示する。
【図９】図９は、本発明のいくつかの実施形態による、ブランケット金属層を堆積した後の図７の構造を示す。
【図１０】図１０は、本発明のいくつかの実施形態による、金属層と上昇したソース／ドレイン領域とを反応させて金属シリサイドを形成した後の図９の構造を示す。
【図１１】図１１は、本発明のいくつかの実施形態による、金属層の未反応部分を選択的に除去した後の図１０の構造を示す。
【図１２】図１２は、本発明のいくつかの実施形態による、ＢＰＳＧのブランケット層を堆積した後の図１１の構造を示す。
【図１３】図１３は、本発明のいくつかの実施形態による、リフローアニールを用いてＢＰＳＧのブランケット層を平坦化した後の図１２の構造を示す。
【図１４】図１４は、本発明のいくつかの実施形態による、ＢＰＳＧ層をパターン化した後の図１２の構造を示す。
【図１５】図１５は、本発明のいくつかの実施形態による、凹んだ領域内の半導体膜の選択的堆積、金属シリサイドの形成、ＢＰＳＧ層の堆積及び平坦化、並びにＢＰＳＧ層のパターン化後の図５又は図８Ｃの構造を示す。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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