(57)【特許請求の範囲】
【請求項１】
差動増幅回路と、出力増幅回路と、第１の制御回路と、入力端子と、出力端子と、第１乃至第３の電源電圧がそれぞれ供給される第１乃至第３の電源端子と、を備え、前記第３の電源電圧は、前記第１の電源電圧と前記第２の電源電圧の間の電圧、又は前記第２の電源電圧とされ、
前記差動増幅回路は、
前記入力端子の入力信号と前記出力端子の出力信号が第１入力と第２入力にそれぞれ入力される差動入力対を有する差動入力段と、
前記第１及び第２の電源端子にそれぞれ接続された第１及び第２導電型のトランジスタ対をそれぞれ含む第１及び第２のカレントミラーと、
を備え、前記第１及び第２のカレントミラーの少なくとも一方が前記差動入力段の出力電流を受け、
前記第１のカレントミラーの入力と前記第２のカレントミラーの入力間を連絡する第１の連絡回路と、
前記第１のカレントミラーの出力と前記第２のカレントミラーの出力間を連絡する第２の連絡回路と、
を備え、
前記出力増幅回路は、
前記第１の電源端子と前記出力端子との間に接続され、制御端子が前記第１のカレントミラーの出力ノードと前記第２の連絡回路の一端との接続点に接続された第１導電型の第１のトランジスタと、
前記出力端子と前記第３の電源端子との間に接続され、制御端子が前記第２の連絡回路の他端に接続された第２導電型の第２のトランジスタと、
を備え、
前記第１の制御回路は、
前記第１の電源端子と前記出力増幅回路の前記第１のトランジスタの制御端子との間に直列に接続された、第３のトランジスタと、第１のスイッチと、を備え、
前記第３のトランジスタの制御端子は前記第１のトランジスタの制御端子に接続され、
前記第１のスイッチは、前記入力信号に応じた出力信号が前記出力端子から出力される出力期間の開始から予め定められた所定期間オンとされ、前記出力期間の残りの期間オフとされ、
前記第１のスイッチがオンとされる前記所定期間では、前記第３のトランジスタはその制御端子と第１端子とが前記第１のスイッチのオンにより接続されてダイオード接続形態とされ、前記第１のトランジスタの制御端子は、ダイオード接続形態で活性化された前記第３のトランジスタを介して、前記第１の電源端子と通電し、
前記第１のスイッチがオフとされる前記出力期間の残りの期間では、前記第１の電源端子と前記第１のトランジスタの制御端子間の前記第３のトランジスタの電流パスが切断される、出力回路。
【請求項２】
前記第１のスイッチがオンとされる前記所定期間に、前記第１のトランジスタの制御端子が出力安定状態の電圧よりも前記第３の電源端子の電圧側に変動している場合、ダイオード接続形態で活性化された前記第３のトランジスタにより、前記所定期間に、前記第１のトランジスタの制御端子を前記出力安定状態付近の電圧レベルとする、請求項１記載の出力回路。
【請求項３】
前記第１の制御回路において、前記第３のトランジスタが第１導電型とされ、前記第１のスイッチがオンとされる前記所定期間では、前記第３のトランジスタの第１端子と制御端子は、前記第１のトランジスタの制御端子に接続され、前記第３のトランジスタの第２端子は、前記第１の電源端子に接続される、請求項１又は２記載の出力回路。
【請求項４】
前記第３の電源端子と前記出力増幅回路の前記第２のトランジスタの制御端子との間に直列に接続された、第４のトランジスタと、第２のスイッチと、を備えた第２の制御回路をさらに備え、
前記第４のトランジスタの制御端子が前記第２のトランジスタの制御端子に接続され、
前記第２のスイッチは出力期間の開始から予め定められた前記所定期間オンとされ、前記出力期間の残りの期間オフとされ、
前記第２のスイッチがオンとされる前記所定期間では、前記第４のトランジスタはその制御端子と第１端子とが前記第２のスイッチのオンにより接続されてダイオード接続形態とされ、前記第２のトランジスタの制御端子は、ダイオード接続形態で活性化された前記第４のトランジスタを介して、前記第３の電源端子と通電し、
前記第２のスイッチがオフとされる前記出力期間の残りの期間では、前記第３の電源端子と前記第２のトランジスタの制御端子間の前記第４のトランジスタの電流パスが切断される、請求項１乃至３のいずれか１項に記載の出力回路。
【請求項５】
前記第２の制御回路において、前記第４のトランジスタは第２導電型とされ、前記第２のスイッチがオンとされる前記所定期間では、前記第４のトランジスタの第１端子と制御端子は前記第２のトランジスタの制御端子に接続され、前記第４のトランジスタの第２端子は前記第３の電源端子に接続される、請求項４記載の出力回路。
【請求項６】
前記第２の制御回路において、前記第４のトランジスタは第１導電型とされ、前記第２のスイッチがオンとされる前記所定期間では、前記第４のトランジスタの第２端子は前記第２のトランジスタの制御端子に接続され、前記第４のトランジスタの第１端子と制御端子は前記第３の電源端子に共通接続される、請求項４記載の出力回路。
【請求項７】
前記差動入力段が、
前記第２の電源端子に一端が接続された第１の電流源と、
共通接続された第２端子が前記第１の電流源の他端に接続され、制御端子が前記入力端子と前記出力端子にそれぞれ接続され、第１端子が前記第１のカレントミラーの前記第１導電型のトランジスタ対にそれぞれ接続された第２導電型の差動トランジスタ対と、
前記第１の電源端子に一端が接続された第２の電流源と、
共通接続された第２端子が前記第２の電流源の他端に接続され、制御端子が前記入力端子と前記出力端子にそれぞれ接続され、第１端子が前記第２のカレントミラーの前記第２導電型のトランジスタ対にそれぞれ接続される第１導電型の差動トランジスタ対と、
を備えた請求項１乃至６のいずれか１項に記載の出力回路。
【請求項８】
前記第１のカレントミラーは、第２端子が前記第１の電源端子に共通に接続され、制御端子同士が接続された前記第１導電型の第１のトランジスタ対と、
第２端子が前記第１導電型の第１のトランジスタ対の第１端子にそれぞれ接続され、共通接続された制御端子に第２のバイアス電圧が印加される前記第１導電型の第２のトランジスタ対と、
を備え、前記第１導電型の第２のトランジスタ対の一方のトランジスタの第１端子は、前記第１導電型の第１のトランジスタ対の共通接続された制御端子に接続され前記第１のカレントミラーの入力ノードをなし、他方のトランジスタの第１端子が前記第１のカレントミラーの出力ノードをなし、前記第２導電型の前記差動トランジスタ対の第１端子が前記第１のカレントミラーの前記第１導電型の前記第１のトランジスタ対の第１端子にそれぞれ接続され、
前記第２のカレントミラーは、第２端子が前記第２の電源端子に共通に接続され、制御端子同士が接続された前記第２導電型の第１のトランジスタ対と、
第２端子が前記第２導電型の第１のトランジスタ対の第１端子にそれぞれ接続され、共通接続された制御端子に第３のバイアス電圧が印加される前記第２導電型の第２のトランジスタ対と、
を備え、前記第２導電型の第２のトランジスタ対の一方のトランジスタの第１端子は、前記第２導電型の前記第１のトランジスタ対の共通接続された制御端子に接続され前記第２のカレントミラーの入力ノードをなし、他方のトランジスタの第１端子が前記第２のカレントミラーの出力ノードをなし、前記第１導電型の前記差動トランジスタ対の第１端子が前記第２のカレントミラーの前記第２導電型の前記第１のトランジスタ対の第１端子にそれぞれ接続される、請求項１乃至７のいずれか１項に記載の出力回路。
【請求項９】
前記第１の連絡回路が、電流源を備え、
前記第２の連絡回路が、前記第２の連絡回路の一端と他端間に並列に接続され、ゲートにそれぞれ第４、第５のバイアス電圧を受ける第１及び第２導電型のトランジスタを備えている、請求項１乃至８のいずれか１項に記載の出力回路。
【請求項１０】
前記第１の制御回路において、前記第１導電型の第３のトランジスタは、第２端子が前記第１の電源端子に接続され、第１端子が前記第１のスイッチの一端に接続され、制御端子が、前記第１のスイッチの他端と共通に前記出力増幅回路の前記第１のトランジスタの制御端子に接続される、請求項１乃至３のいずれか１項に記載の出力回路。
【請求項１１】
前記第１の制御回路において、前記第１のスイッチは、前記第３のトランジスタと前記出力増幅回路の前記第１のトランジスタの制御端子との間に接続され、制御端子に第１の制御信号が入力される第１のスイッチトランジスタで構成され、
前記出力増幅回路の前記第１のトランジスタと前記第１のスイッチトランジスタとの接続点に第１端子と第２端子が共通接続され制御端子に前記第１の制御信号と逆相の信号が入力される第１のノイズキャンセルトランジスタを備えた請求項１、２、３、１０のいずれか１項に記載の出力回路。
【請求項１２】
前記第２の制御回路において、前記第４のトランジスタは、第２端子が前記第３の電源端子に接続され、第１端子が前記第２のスイッチの一端に接続され、制御端子が、前記第２のスイッチの他端と共通に前記出力増幅回路の前記第２のトランジスタの制御端子に接続される、請求項４又は５記載の出力回路。
【請求項１３】
前記第２の制御回路において、前記第２のスイッチは、前記第４のトランジスタと前記出力増幅回路の前記第２のトランジスタの制御端子との間に接続され、制御端子に第２の制御信号が入力される第２のスイッチトランジスタで構成され、
前記出力増幅回路の前記第２のトランジスタと前記第２のスイッチトランジスタとの接続点に第１端子と第２端子が共通接続され制御端子に前記第２の制御信号と逆相の信号が入力される第２のノイズキャンセルトランジスタを備えた請求項４、５、１２のいずれか１項に記載の出力回路。
【請求項１４】
請求項１乃至１３のいずれか１項に記載の前記出力回路における、前記第１、第２導電型をそれぞれＰ型、Ｎ型とし、第１乃至第３の電源電圧をそれぞれ高電位電源電圧、低電位電源電圧、第１中間電源電圧とした正極出力回路と、
前記出力回路における、前記第１、第２導電型をそれぞれＮ型、Ｐ型とし、第１乃至第３の電源電圧をそれぞれ前記低電位電源電圧、前記高電位電源電圧、第２中間電源電圧とした負極出力回路と、
を備えた出力回路。
【請求項１５】
請求項１乃至１３のいずれか１項に記載の前記出力回路における、前記第１、第２導電型をそれぞれＰ型、Ｎ型とし、第１乃至第３の電源電圧をそれぞれ高電位電源電圧、低電位電源電圧、第１中間電源電圧とした正極出力回路と、
前記出力回路における、前記第１、第２導電型をそれぞれＮ型、Ｐ型とし、第１乃至第３の電源電圧をそれぞれ前記低電位電源電圧、前記高電位電源電圧、第２中間電源電圧とした負極出力回路と、
を備え、
第１、第２のアナログ信号をそれぞれ受ける第１、第２の端子と、前記正極及び負極出力回路の前記入力端子とのストレート接続又は交差接続の切替を行う第１の切替回路と、
前記正極及び負極出力回路の前記第１及び第２のカレントミラーの出力側ノードと、前記正極及び負極出力回路の前記第２の連絡回路とのストレート接続又は交差接続の切替を行う第２の切替回路と、
前記正極及び負極出力回路の前記出力端子と、前記正極及び負極出力回路の前記差動入力対の前記第２入力とのストレート接続又は交差接続の切替を行う第３の切替回路と、
前記正極及び負極出力回路の前記出力端子と、第１及び第２のデータ線とのストレート接続又は交差接続の切替を行う第４の切替回路と、
を備え、
前記正極出力回路の前記第１の制御回路は、高電位電源の電源端子と前記出力増幅回路の前記第１のトランジスタの制御端子との間に接続され、
前記負極出力回路の前記第１の制御回路は、低電位電源と電源端子との前記出力増幅回路の前記第１のトランジスタの制御端子との間に接続される、出力回路。
【請求項１６】
前記正極出力回路の前記第１の制御回路の前記第１のスイッチが、第１、第２の制御信号を制御端子に受ける２段縦積みされた第１導電型のトランジスタを含み、
前記負極出力回路の前記第１の制御回路の前記第１のスイッチが、第３、第４の制御信号を制御端子に受ける２段縦積みされた第２導電型のトランジスタを含み、
前記第１、第２、第３、第４の制御信号は、前記第１の切替回路内のスイッチの切替を行う制御信号をそれぞれ共通に用いる、又は、前記第４の切替回路内のスイッチの切替を行う制御信号をそれぞれ共通に用いる、請求項１５記載の出力回路。
【請求項１７】
映像デジタルデータをデコードし対応する参照信号を生成するデコーダ回路群と、
デコーダ回路群の出力信号を受ける出力回路群であって、請求項１乃至１３のいずれか１項に記載の出力回路を複数備えた出力回路群と、
を備えたデータドライバ。
【請求項１８】
前記出力回路群の各出力回路の前記制御回路のスイッチのオン、オフを制御する信号を生成するスイッチ信号生成回路を備えた請求項１７記載のデータドライバ。
【請求項１９】
請求項１７又は１８記載のデータドライバと、
走査線を駆動するゲートドライバと、
前記データドライバで駆動されるデータ線と前記ゲートドライバで駆動される走査線の交差部に配置される画素群を備えた表示パネルと、
を備えた表示装置。
【請求項２０】
前記画素が液晶素子又は有機ＥＬ素子を含む、請求項１９記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力回路とそれを用いた表示装置のデータドライバに関する。
【０００２】
近時、表示装置は、薄型、軽量、低消費電力を特徴とする液晶表示装置（ＬＣＤ）が幅広く普及し、携帯電話機（モバイルフォン、セルラフォン）やＰＤＡ（パーソナルデジタルアシスタント）、携帯情報端末、ノートＰＣ等のモバイル機器の表示部に多く利用されてきた。しかし、最近では、液晶表示装置の大画面化や動画対応の技術も高まり、モバイル用途だけでなく、据置型の大画面表示装置や大画面液晶テレビも実現可能になってきている。これらの液晶表示装置としては、高精細表示が可能なアクティブマトリクス駆動方式の液晶表示装置が利用されている。
【０００３】
図１７を参照して、アクティブマトリクス駆動方式の薄型表示装置（液晶表示装置及び有機発光ダイオード表示装置）の典型的な構成について概説しておく。なお、図１７（Ａ）には、薄型表示装置の要部構成がブロック図にて示され、図１７（Ｂ）には、液晶表示装置の表示パネルの単位画素の要部構成が示され、図１７（Ｃ）には、有機発光ダイオード表示装置の表示パネルの単位画素の要部構成が示されている。図１７（Ｂ）及び図１７（Ｃ）の単位画素は、模式的な等価回路で示す。
【０００４】
図１７（Ａ）を参照すると、一般に、アクティブマトリクス駆動方式の薄型表示装置は、電源回路９４０、表示コントローラー９５０、表示パネル９６０、ゲートドライバ９７０、データドライバ９８０で構成される。表示パネル９６０は、画素スイッチ９６４と表示素子９６３を含む単位画素がマトリクス状に配置され（例えばカラーＳＸＧＡ（Ｓｕｐｅｒ  ｅＸｔｅｎｄｅｄ  Ｇｒａｐｈｉｃｓ  Ａｒｒａｙ）パネルの場合、１２８０×３画素列×１０２４画素行）、各単位画素にゲートドライバ９７０から出力される走査信号を送る走査線９６１と、データドライバ９８０から出力される階調電圧信号を送るデータ線９６２とが格子状に配線される。なお、ゲートドライバ９７０及びデータドライバ９８０は、表示コントローラー９５０によって制御され、それぞれ必要なクロックＣＬＫ、制御信号等が表示コントローラー９５０より供給され、映像データは、デジタル信号にてデータドライバ９８０に供給される。電源回路９４０は、ゲートドライバ９７０、データドライバ９８０に必要な電源を供給する。表示パネル９６０は、半導体基板で構成され、特に大画面表示装置ではガラス基板やプラスチック基板等の絶縁性基板上に薄膜トランジスタ（ＴＦＴ）で画素スイッチ等を形成した半導体基板が広く使われている。
【０００５】
上記表示装置は、画素スイッチ９６４のオン・オフを走査信号により制御し、画素スイッチ９６４がオンとなるときに、映像データに対応した階調電圧信号が表示素子９６３に印加され、該階調電圧信号に応じて表示素子９６３の輝度が変化することで画像を表示するものである。
【０００６】
１画面分のデータの書き換えは、１フレーム期間（６０Ｈｚ駆動時は通常、約０．０１７秒）で行われ、各走査線９６１で１画素行毎（ライン毎）、順次、選択（画素スイッチ９６４がオン）され、選択期間内に、各データ線９６２より階調電圧信号が画素スイッチ９６４を介して表示素子９６３に供給される。なお、走査線で複数画素行を同時に選択したり、６０Ｈｚ以上のフレーム周波数で駆動される場合もある。
【０００７】
液晶表示装置の場合、図１７（Ａ）及び図１７（Ｂ）を参照すると、表示パネル９６０は、単位画素として画素スイッチ９６４と透明な画素電極９７３をマトリクス状に配置した半導体基板と、面全体に１つの透明な電極９７４を形成した対向基板と、これら２枚の基板を対向させて間に液晶を封入した構造からなる。なお単位画素を構成する表示素子９６３は、画素電極９７３、対向基板電極９７４、液晶容量９７１及び補助容量９７２を備えている。また表示パネルの背面に光源としてバックライトを備えている。
【０００８】
走査線９６１からの走査信号により画素スイッチ９６４がオン（導通）となるときに、データ線９６２からの階調電圧信号が画素電極９７３に印加され、各画素電極９７３と対向基板電極９７４との間の電位差により液晶を透過するバックライトの透過率が変化し、画素スイッチ９６４がオフ（非導通）とされた後も、該電位差を液晶容量９７１及び補助容量９７２で一定期間保持することで表示が行われる。
【０００９】
なお、液晶表示装置の駆動では液晶の劣化を防ぐため、対向基板電極９７４のコモン電圧（ＣＯＭ）に対して、画素ごと通常１フレーム周期で電圧極性（正又は負）を切替える駆動（極性反転駆動）が行われる。代表的な駆動として、隣接画素間で異なる電圧極性となるようなドット反転駆動や隣接データ線間で異なる電圧極性となるようなカラム反転駆動がある。データ線９６２には、ドット反転駆動では１選択期間（１データ期間）毎に異なる電圧極性の階調電圧信号が出力され、カラム反転駆動では１フレーム期間内の１選択期間（１データ期間）毎に同じ電圧極性の階調電圧信号が出力される。
【００１０】
有機発光ダイオード表示装置の場合、図１７（Ａ）及び図１７（Ｃ）を参照すると、表示パネル９６０は、単位画素として、画素スイッチ９６４、及び、２つの薄膜電極層に挟まれた有機膜からなる有機発光ダイオード（有機ＥＬ）９８２、有機発光ダイオード９８２に供給する電流を制御する薄膜トランジスタ（ＴＦＴ）９８１をマトリックス状に配置した半導体基板からなる。ＴＦＴ９８１と有機発光ダイオード９８２は、異なる電源電圧が供給される電源端子９８４、９８５との間に直列形態で接続されており、ＴＦＴ９８１の制御端子電圧を保持する補助容量９８３を更に備える。なお、１画素に対応した表示素子９６３は、ＴＦＴ９８１、有機発光ダイオード９８２、電源端子９８４、９８５及び補助容量９８３で構成される。
【００１１】
走査線９６１からの走査信号により画素スイッチ９６４がオン（導通）となるときに、データ線９６２からの階調電圧信号がＴＦＴ９８１の制御端子に印加され、該階調電圧信号に対応した電流が、ＴＦＴ９８１から有機発光ダイオード９８２に供給され、電流に応じた輝度で有機発光ダイオード９８２が発光することで表示が行われる。画素スイッチ９６４がオフ（非導通）とされた後も、ＴＦＴ９８１の制御端子に印加された該階調電圧信号を補助容量９８３で一定期間保持することで発光が保持される。なお画素スイッチ９６４、ＴＦＴ９８１はｎチャネル型トランジスタの例を示すが、ｐチャネル型トランジスタで構成することも可能である。また有機ＥＬ素子は電源端子９８４側に接続される構成も可能である。また、有機発光ダイオード表示装置の駆動では、液晶表示装置のような極性反転駆動は必要なく、１選択期間（１データ期間）毎に映像データと１対１対応する階調電圧信号が出力される。
【００１２】
なお、有機発光ダイオード表示装置は、上記に説明したデータ線９６２からの階調電圧信号に対応して表示を行う構成とは別に、データドライバから出力された階調電流信号を受けて表示を行う構成もあるが、本明細書ではデータドライバから出力された階調電圧信号を受けて表示を行う構成に限定して説明するが、本発明はかかる構成にのみ限定されるものでないことは勿論である。
【００１３】
図１７（Ａ）において、ゲートドライバ９７０は、少なくとも２値の走査信号を供給すればよいのに対し、データドライバ９８０は、各データ線９６２を階調数に応じた多値レベルの階調電圧信号で駆動することが必要とされる。このため、データドライバ９８０は、映像データに対応した階調電圧信号をデータ線９６２に増幅出力する出力回路を備えている。
【００１４】
薄型表示装置を有するハイエンド用途のモバイル機器、ノートＰＣ、モニタ、ＴＶ等においては近年高画質化の需要が高まっている。具体的には、ＲＧＢ各８ビット映像データ（約１６８０万色）以上の多色化（多階調化）や、動画特性向上や３次元表示対応のためフレーム周波数（１画面を書き換える駆動周波数）を１２０Ｈｚや更にそれ以上高くする要求も出始めている。フレーム周波数がＮ倍となると、１データ出力期間はおよそ１／Ｎとなる。
【００１５】
表示装置のデータドライバは、多階調化に対応した高精度な電圧出力とともに、データ線の高速駆動が求められるようになってきている。そのため、データドライバ９８０における出力回路は、データ線容量を高速に充放電するために高い駆動能力が求められる。また、表示素子への階調電圧信号の書込みの均一化を図るために、充電時及び放電時のデータ線駆動波形のスルーレートの対称性も求められる。しかし、出力回路は、その高駆動能力化により消費電流が増加する。このため、出力回路では、消費電力の増加や発熱の問題も新たに生じている。
【００１６】
表示装置のデータ線を高速駆動する出力回路として以下の技術が開示されている。図１８は、特許文献１の図５から引用した図である（詳細は特許文献１の記載が参照される）。図１８を参照すると、出力回路を構成する演算増幅回路は、差動段１４、２４、正専用出力段１３、負専用出力段２３、スイッチ回路３、４、５、６を具備する。
【００１７】
スイッチ回路４は、スイッチＳＷ４１〜ＳＷ４４を備え、端子４１、４２と差動段１４、２４における入力端子１２、２２との接続を制御する。端子４１には、不図示の正ＤＡＣ（Ｄｉｇｉｔａｌ−ｔｏ−Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）から正極性電圧ＩＮＰ（正ＤＡＣ信号）が入力され、端子４２には不図示の負ＤＡＣから負極性電圧ＩＮＮ（負ＤＡＣ信号）が入力される。
【００１８】
差動段１４は、スイッチ回路４を介して入力される入力信号Ｖｉｎ１（正極性電圧ＩＮＰ又は負極性電圧ＩＮＮ）に応じた大きさにレベルシフトされた同相の２つの入力段出力信号Ｖｓｉ１１、Ｖｓｉ１２を入力段出力端子５１、５２に出力する。差動段２４は、スイッチ回路４を介して入力される入力信号Ｖｉｎ２（正極性電圧ＩＮＰ又は負極性電圧ＩＮＮ）に応じた大きさにレベルシフトされた同相の２つの入力段出力信号Ｖｓｉ２１、Ｖｓｉ２２を入力段出力端子５３、５４に出力する。差動段１４、２４は、負電源電圧ＶＳＳ（例えばＧＮＤ電位）と正電源電圧ＶＤＤとの間の電圧範囲（第１電源電圧範囲）で動作する。
【００１９】
スイッチ回路５は、スイッチＳＷ５１〜ＳＷ５８を備える。スイッチＳＷ５１、ＳＷ５３は、差動段１４の入力段出力端子５１、５２と、正専用出力段１３の出力段入力端子６１、６２との接続を制御する。スイッチＳＷ５２、ＳＷ５４は、差動段１４の入力段出力端子５１、５２と、負専用出力段２３の出力段入力端子６３、６４との接続を制御する。スイッチＳＷ５５、ＳＷ５７は、差動段２４の入力段出力端子５３、５４と、負専用出力段２３の出力段入力端子６３、６４との接続を制御する。スイッチＳＷ５６、ＳＷ５８は、差動段２４の入力段出力端子５３、５４と、正専用出力段１３の出力段入力端子６１、６２との接続を制御する。
【００２０】
正専用出力段１３は、出力段入力端子６１、６２を介してスイッチ回路５に接続され、シングルエンド信号を端子１１に出力する。負専用出力段２３は、出力段入力端子６３、６４を介してスイッチ回路５に接続され、シングルエンド信号を端子２１に出力する。正専用出力段１３は、電源電圧ＶＭＬと正電源電圧ＶＤＤとの間の電圧範囲（第２電圧範囲）で動作し、負専用出力段２３は、負電源電圧ＶＳＳと電源電圧ＶＭＨとの間の電圧範囲（第３電圧範囲）で動作する。電源電圧ＶＭＬは、例えば負電源電圧ＶＳＳと正電源電圧ＶＤＤの中間電圧ＶＳＳ＋（ＶＤＤ−ＶＳＳ）／２以下とされる。電源電圧ＶＭＨは、例えば負電源電圧ＶＳＳと正電源電圧ＶＤＤの中間電圧ＶＳＳ＋（ＶＤＤ−ＶＳＳ）／２以上とされる。
【００２１】
スイッチ回路６は、スイッチＳＷ６１〜ＳＷ６４を備え、帰還型のアンプ回路として機能するとき反転入力端子として機能する差動段１４、２４の入力端子（−）と、出力端子１１、２１との接続を制御する。
【００２２】
スイッチ回路３は、スイッチＳＷ３１〜ＳＷ３４を備え、出力段１３、２３の出力端子１１、２１と奇数端子３１及び偶数端子３２との間に接続を制御する。奇数端子３１、偶数端子３２は、それぞれＬＣＤパネルにおけるドレインライン（データ線）に接続される。
【００２３】
スイッチ回路３、４、５、６によって、差動段１４、２４と出力段１３、２３はアンプ回路を形成する。この演算増幅回路１００（出力回路）は、スイッチ回路３〜６による接続の組み合せを変更することで、奇数端子３１及び偶数端子３２を駆動するアンプ回路の構成を変更することができる。すなわち、データ線駆動時において、スイッチＳＷ３１、ＳＷ３３、ＳＷ４１、ＳＷ４３、ＳＷ５１、ＳＷ５３、ＳＷ５７、ＳＷ５５、ＳＷ６１、ＳＷ６３がオン状態、スイッチＳＷ３２、ＳＷ３４、ＳＷ４２、ＳＷ４４、ＳＷ５２、ＳＷ５４、ＳＷ５６、ＳＷ５８、ＳＷ６２、ＳＷ６４がオフ状態となるパタン１（接続形態１）と、オン・オフの状態がその逆のパタン２（接続形態２）とが切り替えられる。パタン１では、正ＤＡＣ信号は、端子４１、差動段１４、正専用出力段１３、出力端子１１、端子３１のパスを伝達され、負ＤＡＣ信号は、端子４２、差動段２４、負専用出力段２３、出力端子２１、端子３２のパスを伝達される。パタン２では、正ＤＡＣ信号は、端子４１、差動段２４、正専用出力段１３、出力端子２１、端子３２のパスを伝達され、負ＤＡＣ信号は、端子４２、差動段１４、負専用出力段２３、出力端子１１、端子３１のパスを伝達される。パタン１と、パタン２とは、入力電圧（出力電圧）の極性（Ｐｏｌａｒｉｔｙ）の反転に同期して切り替えられる。
【００２４】
図１９は、特許文献１の図６を引用した図である。図１９には、図１８の構成がトランジスタレベルで示されており、図１８のスイッチ回路３、４は省略されている。後述される本発明は、図１９の構成に対しても適用可能であるため、以下では、その構成を説明する。なお、詳細は特許文献１の記載が参照される。
【００２５】
差動段１４は、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ１５、ＭＮ１６、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２、ＭＰ１３、ＭＰ１５、ＭＰ１６、定電流源Ｉ１１、Ｉ１２、浮遊電流源Ｉ１３、スイッチＳＷ１１、ＳＷ１２を備える。ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２は、それぞれのゲートがスイッチ回路６、入力端子１２に接続され、Ｎｃｈ差動対を形成する。定電流源Ｉ１１は、負電源電圧ＶＳＳが供給され、Ｎｃｈ差動対トランジスタ（ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２）にバイアス電流を供給する。ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２は、それぞれのゲートがスイッチ回路６、入力端子１２に接続され、Ｐｃｈ差動対を形成する。定電流源Ｉ１２は、正電源電圧ＶＤＤが供給され、Ｐｃｈ差動対トランジスタ（ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２）にバイアス電流を供給する。ＮＭＯＳトランジスタＭＮ１１及びＰＭＯＳトランジスタのゲートは、スイッチ回路６によって、出力端子１１又は出力端子２１に接続される。
【００２６】
ＰＭＯＳトランジスタＭＰ１５、ＭＰ１６のソースは電源端子１５（正電源電圧ＶＤＤ）に共通接続され、ドレインはＮｃｈ差動対トランジスタ（ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２）のそれぞれのドレインに接続される。またＰＭＯＳトランジスタＭＰ１５のドレインは、スイッチＳＷ１１及びＰＭＯＳトランジスタＭＰ１３を介して浮遊電流源Ｉ１３に接続される。更に、ＰＭＯＳトランジスタＭＰ１５、ＭＰ１６のゲートは、浮遊電流源Ｉ１３及びＰＭＯＳトランジスタＭＰ１３のドレインに共通接続される。これにより、ＰＭＯＳトランジスタＭＰ１５、ＭＰ１６は、フォールデッドカスコード接続の能動負荷として機能する。ＰＭＯＳトランジスタＭＰ１３のゲートにはバイアス電圧ＢＰ２が供給される。
【００２７】
ＮＭＯＳトランジスタＭＮ１５、ＭＮ１６のソースは電源端子１６（負電源電圧ＶＳＳ）に共通接続され、ドレインはＰｃｈ差動対トランジスタ（ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２）のそれぞれのドレインに接続される。またＮＭＯＳトランジスタＭＮ１５のドレインは、スイッチＳＷ１２及びＮＭＯＳトランジスタＭＮ１３を介して浮遊電流源Ｉ１３に接続される。更に、ＮＭＯＳトランジスタＭＮ１５、ＭＮ１６のゲートは、浮遊電流源Ｉ１３及びＮＭＯＳトランジスタＭＮ１３のドレインに共通接続される。これにより、ＮＭＯＳトランジスタＭＮ１５、ＭＮ１６は、フォールデッドカスコード接続の能動負荷として機能する。ＮＭＯＳトランジスタＭＮ１３のゲートにはバイアス電圧ＢＮ２が供給される。スイッチＳＷ１１、ＳＷ１２は常時オン状態である。
【００２８】
ＮＭＯＳトランジスタＭＮ１２及びＰＭＯＳトランジスタＭＰ１６のドレインは、入力段出力端子５１に接続され、スイッチＳＷ５１、ＳＷ５２を介して正専用出力段１３（ＰＭＯＳトランジスタＭＰ１４のソース）及び負専用出力段２３（ＰＭＯＳトランジスタＭＰ２４のソース）に接続される。ＰＭＯＳトランジスタＭＰ１２及びＮＭＯＳトランジスタＭＮ１６のドレインは、入力段出力端子５２に接続され、スイッチＳＷ５３、ＳＷ５４を介して正専用出力段１３（ＮＭＯＳトランジスタＭＮ１４のソース）及び負専用出力段２３（ＮＭＯＳトランジスタＭＮ２４のソース）に接続される。以上のような構成により、ＮＭＯＳトランジスタＭＮ１２及びＰＭＯＳトランジスタＭＰ１６のドレイン（入力段出力端子５１）と、ＰＭＯＳトランジスタＭＰ１２及びＮＭＯＳトランジスタＭＮ１６のドレイン（入力段出力端子５２）とから、入力端子１２に入力された入力信号Ｖｉｎ１に応じた２つの入力段出力信号Ｖｓｉ１１、Ｖｓｉ１２が出力される。
【００２９】
差動段２４も同様な構成である。ただし、ＮＭＯＳトランジスタＭＮ１１〜ＭＮ１６、ＰＭＯＳトランジスタＭＰ１１〜ＭＰ１６、定電流源Ｉ１１、Ｉ１２、浮遊電流源Ｉ１３、スイッチＳＷ１１、ＳＷ１２、ＳＷ５１〜ＳＷ５４、バイアス電圧ＢＰ１２、ＢＮ１２、入力段出力端子５１、５２、入力段出力信号Ｖｓｉ１１、Ｖｓｉ１２はそれぞれ、ＮＭＯＳトランジスタＭＮ２１〜ＭＮ２６、ＰＭＯＳトランジスタＭＰ２１〜ＭＰ２６、定電流源Ｉ２１、Ｉ２２、浮遊電流源Ｉ２３、スイッチＳＷ２１、ＳＷ２２、ＳＷ５５〜ＳＷ５８、バイアス電圧ＢＰ２２、ＢＮ２２、入力段出力端子５３、５４、入力段出力信号Ｖｓｉ２１、Ｖｓｉ２２に読み替える。
【００３０】
差動段１４（２４）は、入力信号Ｖｉｎ１（Ｖｉｎ２）が入力される２つの差動対を有し、差動対のそれぞれにフォールデッドカスコード接続された能動負荷を有している。２つの差動対及び能動負荷は、それぞれ導電型が異なるトランジスタで構成されている。このため、差動段１４（２４）から出力段１３又は２３に入力される２つの入力段出力信号Ｖｉ１１、Ｖｉ１２（Ｖｉ２１、Ｖｉ２２）は、入力レベルが異なる同相信号となる。
【００３１】
差動段１４（２４）では、入力信号Ｖｉｎ１（Ｖｉｎ２）の電圧範囲がＶＳＳ〜ＶＤＳ（ｓａｔ）＋ＶＧＳである場合、Ｐｃｈ差動対（ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２（ＭＰ２１、ＭＰ２２））のみで動作し、ＶＤＳ（ｓａｔ）＋ＶＧＳ〜ＶＤＤ−（ＶＤＳ（ｓａｔ）＋ＶＧＳ）である場合、Ｐｃｈ差動対（ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２（ＭＰ２１、ＭＰ２２））とＮｃｈ差動対（ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２（ＭＮ２１、ＭＮ２２））の両方が動作し、ＶＤＤ−（ＶＤＳ（ｓａｔ）＋ＶＧＳ）〜ＶＤＤの場合、Ｎｃｈ差動対（ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２（ＭＮ２１、ＭＮ２２））のみが動作する。ここで、ＶＤＳ（ｓａｔ）は定電流源Ｉ１１、Ｉ１２（Ｉ２１、Ｉ２２）に含まれるＭＯＳトランジスタの三極管領域と五極管領域の切り替わり目のソース、ドレイン間電圧、ＶＧＳは差動対を形成するトランジスタ（ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２（ＭＮ２１、ＭＮ２２）、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２（ＭＰ２１、ＭＰ２２））のゲート・ソース間電圧である。結果として、差動段１４、２４は、入力電圧のＶＳＳ〜ＶＤＤ全ての電圧範囲でＲａｉｌ−ｔｏ−Ｒａｉｌ動作する。
【００３２】
正専用出力段１３は、ＮＭＯＳトランジスタＭＮ１４、ＭＮ１７、ＭＮ１８、ＰＭＯＳトランジスタＭＰ１４、ＭＰ１７、ＭＰ１８、位相補償容量Ｃ１、Ｃ２を備える。ＰＭＯＳトランジスタＭＰ１７とＮＭＯＳトランジスタＭＮ１７のドレイン及びソースは相互に接続され、それぞれゲートにバイアス電圧ＢＰ１１、ＢＮ１１が供給されることで浮遊電流源として機能する。ＰＭＯＳトランジスタＭＰ１４のゲートはバイアス定電圧源（バイアス電圧ＢＰ１２）に接続され、ドレインは浮遊電流源（ＰＭＯＳトランジスタＭＰ１７とＮＭＯＳトランジスタＭＮ１７）の一端に接続される。ＮＭＯＳトランジスタＭＮ１４のゲートはバイアス定電圧源（バイアス電圧ＢＮ１２）に接続され、ドレインは浮遊電流源（ＰＭＯＳトランジスタＭＰ１７とＮＭＯＳトランジスタＭＮ１７）の他端に接続される。又、ＰＭＯＳトランジスタＭＰ１４のソースは位相補償用容量Ｃ１１を介して出力端子１１に接続され、ＮＭＯＳトランジスタＭＮ１４のソースは位相補償用容量Ｃ１２を介して出力端子１１に接続される。
【００３３】
ＰＭＯＳトランジスタＭＰ１８のドレインとＮＭＯＳトランジスタＭＮ１８のドレインは出力端子１１を介して接続される。ＰＭＯＳトランジスタＭＰ１８のゲートは浮遊電流源の一端（及びＰＭＯＳトランジスタＭＰ１４のドレイン）に接続され、ソースは電源端子１５（正電源電圧ＶＤＤ）に接続される。ＮＭＯＳトランジスタＭＮ１８のゲートは浮遊電流源の他端（及びＮＭＯＳトランジスタＭＮ１４のドレイン）に接続され、ソースは電源電圧ＶＭＬが供給される電源端子１７に接続される。
【００３４】
負専用出力段２３も同様な構成である。ただし、ＮＭＯＳトランジスタＭＮ１４、ＭＮ１７、ＭＮ１８、ＰＭＯＳトランジスタＭＰ１４、ＭＰ１７、ＭＰ１８、位相補償用容量Ｃ１１、１２、電源端子１５（正電源電圧ＶＤＤ）、電源端子１７（電源電圧ＶＭＬ）、バイアス電圧ＢＰ１１、ＢＰ１２、ＢＮ１１、ＢＮ１２はそれぞれ、ＮＭＯＳトランジスタＭＮ２４、ＭＮ２７、ＭＮ２８、ＰＭＯＳトランジスタＭＰ２４、ＭＰ２７、ＭＰ２８、位相補償用容量Ｃ２１、Ｃ２２、電源端子１６（負電源電圧ＶＳＳ）、電源端子１８（電源電圧ＶＭＨ）、バイアス電圧ＢＰ２１、ＢＰ２２、ＢＮ２１、ＢＮ２２に読み替える。
【００３５】
スイッチ回路６のスイッチＳＷ６１は、出力端子１１と差動段１４（ＮＭＯＳトランジスタＭＮ１１、ＰＭＯＳトランジスタＭＰ１１）と間の接続を制御する。スイッチＳＷ６２は、出力端子１１と差動段２４（ＮＭＯＳトランジスタＭＮ２１、ＰＭＯＳトランジスタＭＰ２１）と間の接続を制御する。スイッチＳＷ６３は、出力端子２１と差動段２４（ＮＭＯＳトランジスタＭＮ２１、ＰＭＯＳトランジスタＭＰ２１）と間の接続を制御する。スイッチＳＷ６４は、出力端子２１と差動段１４（ＮＭＯＳトランジスタＭＮ１１、ＰＭＯＳトランジスタＭＰ１１）と間の接続を制御する。
【００３６】
出力段１３（２３）のＰＭＯＳトランジスタＭＰ１４（ＭＰ２４）及びＮＭＯＳトランジスタＭＮ１４（ＭＮ２４）、ＰＭＯＳトランジスタＭＰ１８（ＭＰ２８）及びＮＭＯＳトランジスタＭＮ１８（ＭＮ２８）は、それぞれ出力端子１１（２１）に対して対称的に形成される。出力段１３（２３）は、入力レベルが異なる同相の２つの入力段出力信号Ｖｓｉ１１、Ｖｓｉ１２（Ｖｓｉ２１、Ｖｓｉ２２）に基づくシングルエンド信号を、出力信号Ｖｏｕｔ１（Ｖｏｕｔ２）として出力端子１１（２１）に出力する。この際、ＰＭＯＳトランジスタＭＰ１８（ＭＰ２８）、ＮＭＯＳトランジスタＭＮ１８（ＭＮ２８）のアイドリング電流は、バイアス電圧ＢＰ１１、ＢＮ１１（ＢＰ２１、ＢＮ２１）によって決定する。
【００３７】
図１８、図１９を参照して説明した演算増幅回路では、駆動用電源を正極、負極性のダイナミックレンジに応じて設けることができ、差動段１４、２４の電源電圧範囲ＶＤＤ〜ＶＳＳに対して、正専用出力段１３の電源電圧範囲を、ＶＤＤ〜ＶＭＬと小さくすることができる（例えばＶＭＬ＝ＶＤＤ／２）。これにより、正専用出力段１３での消費電力が低減される。同様に、負専用出力段２３の電源電圧範囲をＶＭＨ〜ＶＳＳと小さくすることができる（例えばＶＭＨ＝ＶＤＤ／２）。これにより、負専用出力段２３での消費電力が低減される。
【００３８】
図２０は、出力段トランジスタのゲートと電源間にダイオード接続されたＭＯＳトランジスタとスイッチを備えた出力回路の一例として、特許文献２（特開２００８−２７１２２４号公報）の図３を引用した図である。図２０を参照すると、入力信号を受ける入力端子と、電源Ｖｄｄと出力端子との間に接続される出力トランジスタＭＰｏｕｔと、入力端子及び出力トランジスタＭＰｏｕｔのゲートに接続され、入力信号に基づいて出力トランジスタＭＰｏｕｔのゲートに対する電流の吐き出し又は引き込みを制御する電流制御回路１０と、電源Ｖｄｄに接続される電圧生成回路１２（ダイオード接続された２段のＰＭＯＳトランジスタで構成される）と、出力トランジスタＭＰｏｕｔのゲートと電圧生成回路１２との間に接続され、入力信号により開閉状態が制御されるスイッチ（ＰＭＯＳトランジスタ）Ｓ２と、出力トランジスタＭＰｏｕｔのゲートと電源ｇｎｄ間に接続された容量Ｃ１と、を備える。出力端子と電源ｇｎｄ間に負荷が接続される。
【００３９】
出力トランジスタＭＰｏｕｔのゲートと電源Ｖｄｄとの電位差が所定の値以下になると、入力信号の電圧レベルにかかわらず、スイッチＳ２はオフ状態となる。また、出力トランジスタＭＰｏｕｔのゲートと電源Ｖｄｄ間にダイオード接続されたＰＭＯＳトランジスタＤ３、Ｄ４とスイッチ（ＰＭＯＳトランジスタ）Ｓ２が直列形態で設けられる。スイッチＳ２のゲートには入力端子から入力信号（ステップ信号）が入力され、入力信号に応じてスイッチＳ２のオン・オフが制御される。
【００４０】
具体的には、入力信号がＨｉｇｈレベルに変化するとき、電流制御回路１０のトランジスタＳ１１、Ｓ１２がそれぞれオン、オフとなり、スイッチＳ２はオフとされる。電流制御回路１０の電流源Ｉｓ１１により容量Ｃ１から電荷が放電されることにより、出力トランジスタＭＰｏｕｔのゲート電圧は、電源Ｖｄｄから電源ｇｎｄまで緩やかに低下する。このとき、出力端子の電圧は、出力トランジスタＭＰｏｕｔのゲート電圧が電源ＶＤＤから閾値電圧（絶対値）分低下したところで、出力トランジスタＭＰｏｕｔがオンとなり、Ｈｉｇｈレベルへ変化する。
【００４１】
一方、入力信号がＬｏｗレベルに変化するとき、電流制御回路１０のトランジスタＳ１１、Ｓ１２がそれぞれオフ、オンとなり、スイッチＳ２はオンとされる。スイッチＳ２がオンとされたことにより、出力トランジスタＭＰｏｕｔのゲート電圧は、電源ｇｎｄから電圧生成回路１２により定まる所定の電圧レベルまで瞬時に引き上げられ、その後、電流制御回路１０の電流源Ｉｓ１２により容量Ｃ１へ電荷が充電されることにより、出力トランジスタＭＰｏｕｔのゲート電圧は電源Ｖｄｄまで緩やかに上昇する。このとき、出力トランジスタＭＰｏｕｔのゲート電圧が電源ＶＤＤから閾値電圧（絶対値）分低い電圧まで上昇すると、出力トランジスタＭＰｏｕｔがオフとなり、出力端子の電圧は、負荷によりＬｏｗレベルへ変化する。なお、電圧生成回路１２は、出力トランジスタＭＰｏｕｔのゲート電圧が所定の電圧レベルまで引き上げられた後更に上昇すると、非活性（ダイオード接続された２段のＰＭＯＳトランジスタＤ３、Ｄ４がオフ）となり、スイッチＳ２も非活性となる。すなわち、スイッチ（ＰＭＯＳトランジスタ）Ｓ２は、ゲートに入力される入力信号がＬｏｗレベルとなる期間のみ活性化される。また、スイッチ（ＰＭＯＳトランジスタ）Ｓ２は、入力信号がＬｏｗレベルとなる期間であっても、電圧生成回路１２の非活性化に伴って非活性とされる。入力信号がＨｉｇｈレベルとなる期間ではスイッチＳ２は常にオフとされる。また、スイッチＳ２の活性化時の動作は、出力端子の充電動作を行う出力トランジスタＭＰｏｕｔのゲート電圧の制御に対してのみ作用し、出力端子の放電動作を行う負荷に対しては作用を及ぼさない。
【先行技術文献】
【特許文献】
【００４２】
【特許文献１】特開２００９−２４４８３０号公報（図５、図６）
【特許文献２】特開２００８−２７１２２４号公報（図３）
【発明の概要】
【発明が解決しようとする課題】
【００４３】
以下に、本発明者によって為された関連技術の分析を与える。
【００４４】
図１８、図１９に示した関連技術の出力回路において、正専用出力段１３の電源電圧ＶＭＬ、及び負専用出力段２３の電源電圧ＶＭＨを正極性、負極性のそれぞれの出力電圧範囲に応じて差動段１４、２４の電源電圧範囲より小さくすることで（例えばＶＭＬ＝ＶＭＨ＝ＶＤＤ／２）、正専用出力段１３及び負専用出力段２３での消費電力が低減可能である。しかしながら、図１８、図１９に示した関連技術の出力回路において、大画面液晶表示装置のデータ線等の重負荷（大容量負荷）を高速駆動（例えばカラム反転駆動）する場合、正極性電圧出力動作において、正極入力電圧Ｖｉｎ１（Ｖｉｎ２）が電源電圧ＶＤＤ付近から電源電圧ＶＭＬ付近へ変化するときに、端子１１から出力される正極性の出力電圧信号Ｖｏｕｔ１の立ち下がり波形に遅延が生じる場合がある。また、負極性電圧出力動作において、負極入力電圧Ｖｉｎ１（Ｖｉｎ２）が電源電圧ＶＳＳ付近から電源電圧ＶＭＨ付近へ変化するときに、端子２１から出力される負極性の出力電圧信号Ｖｏｕｔ２の立ち上がり波形に遅延が生じる場合がある。このような出力信号遅延の発生は、液晶表示装置の表示品質の低下を招く可能性がある。
【００４５】
図１８、図１９に示した関連技術におけるこの問題点を知見した本発明者は、実際に検証するために、回路シミュレーションを行って検討した。図２１は、シミュレーション結果（過渡解析結果）を示す図であり、図１９に示した関連技術において、大画面液晶表示装置のデータ線等の重負荷、高駆動周波数でカラム反転駆動を行う場合の正極側出力回路（差動段１４及び正専用出力段１３）の負荷駆動時の電圧波形を示す図である。なお、特に制限されるものでないが、ＶＤＤを１６Ｖ、ＶＳＳを０Ｖ、ＶＭＬを８Ｖとしている。負荷は合計容量２００ｐＦ（ピコファラッド）、合計抵抗１０ｋΩ（キロオーム）のデータ線負荷（抵抗と容量を多段で構成した配線等価回路）とし、データ線負荷の近端に出力回路の出力電圧信号が供給される。
【００４６】
図２１において、
（Ａ）は、図１８の入力スイッチＳＷ４１のオン・オフを表しており、入力スイッチＳＷ４１のオン・オフを制御する入力スイッチ制御信号（デジタル信号）に対応する（振幅は電源ＶＤＤ−ＶＳＳ）。入力スイッチ制御信号のＨｉｇｈ／Ｌｏｗで入力スイッチＳＷ４１はオン／オフされる。１出力期間は２ｕｓ（マイクロ秒）とされ、１出力期間毎に入力スイッチＳＷ４１のオン、オフが制御される。入力スイッチＳＷ４１（ＳＷ４２、ＳＷ４３、ＳＷ４４も同様）は、ＤＡＣの選択電圧が変化する出力期間の切替直後の所定期間オフとされ（入力スイッチ制御信号＝Ｌｏｗ）、ＤＡＣ選択電圧の遷移ノイズの出力回路への入力を防止する。その後、入力スイッチＳＷ４１がオンとされ（入力スイッチ制御信号＝Ｈｉｇｈ）、正ＤＡＣの選択電圧（正極の入力電圧）が差動段１４に入力される。なお、図２１では入力信号は図示していないが、入力スイッチ制御信号がＬｏｗからＨｉｇｈに遷移し入力スイッチＳＷ４１のオンした直後に、ステップ波形で差動段１４に入力される。なお、入力スイッチＳＷ４１は、ＣＭＯＳ（ＮＭＯＳトランジスタとＰＭＯＳトランジスタの並列接続）構成又はＰＭＯＳトランジスタで構成でき、（Ａ）はＣＭＯＳ構成のＮＭＯＳトランジスタのゲート入力信号を示している。入力スイッチＳＷ４１をＰＭＯＳトランジスタで構成したスイッチのゲート入力信号（したがって入力スイッチ制御信号）は（Ａ）の逆相信号となる。
【００４７】
（Ｂ）は、図１９の差動段１４と接続された正専用出力段１３の出力信号Ｖｏｕｔ１の電圧波形である。（Ｂ）には、負荷（端子１１に接続されるデータ線負荷）を、（ａ）１出力期間（２ｕｓ）毎に交流駆動したときと、（ｂ）３出力期間（６ｕｓ）毎に交流駆動したときの出力信号Ｖｏｕｔ１の電圧波形が示されている。
【００４８】
（Ｃ）は、図１９の正専用出力段１３のＰＭＯＳトランジスタＭＰ１８のゲート電圧波形である。（Ｃ）には、負荷（端子１１に接続されるデータ線負荷）を、（ａ）１出力期間（２ｕｓ）毎に交流駆動したときと、（ｂ）３出力期間（６ｕｓ）毎に交流駆動したときのＰＭＯＳトランジスタＭＰ１８のゲート電圧波形が示されている。
【００４９】
（Ｄ）は、図１９の正専用出力段１３のＮＭＯＳトランジスタＭＮ１８のゲート電圧波形である。（Ｄ）には、負荷（端子１１に接続されるデータ線負荷）を、（ａ）１出力期間（２ｕｓ）毎に交流駆動したときと、（ｂ）３出力期間（６ｕｓ）毎に交流駆動したときのＮＭＯＳトランジスタＭＮ１８のゲート電圧波形が示されている。
【００５０】
図１８、図１９の関連技術では、差動段１４（２４）は電源ＶＤＤ（１６Ｖ）〜ＶＳＳ（０Ｖ）で動作し、負荷（端子１１に接続されるデータ線負荷）を、電源ＶＤＤ（１６Ｖ）付近と電源ＶＭＬ（８Ｖ）付近に交流駆動した場合、正専用出力段１３のＰＭＯＳトランジスタＭＰ１８とＮＭＯＳトランジスタＭＮ１８のゲート電圧は、負荷充電時（Ｖｏｕｔ１がＶＤＤ付近へ駆動時）には、ＮＭＯＳトランジスタＭＮ１８のソース側の電源ＶＭＬ（８Ｖ）以下にまで低下する（図２１の（Ｃ）、（Ｄ））。
【００５１】
図２１の（Ｃ）、（Ｄ）に示すように、正専用出力段１３のＰＭＯＳトランジスタＭＰ１８のゲート電圧波形とＮＭＯＳトランジスタＭＮ１８のゲート電圧波形は、１出力期間（２ｕｓ）毎に交流駆動した場合（波形（ａ））、時刻６〜７ｕｓ付近、１０〜１１ｕｓ付近、１４〜１５ｕｓ付近（時間軸の１目盛りは０．３ｕｓ）で、電源電圧ＶＭＬ（８Ｖ）以下に低下する。また、３出力期間（６ｕｓ）毎に交流駆動した場合（波形（ｂ））では、時刻１４〜１６ｕｓ付近で電源ＶＭＬ（８Ｖ）以下に低下する。特に、それぞれの出力期間が電源ＶＤＤ（１６Ｖ）付近への負荷充電動作から電源ＶＭＬ（８Ｖ）付近への負荷放電動作に切り替わる時刻７ｕｓ付近（タイミングｔｘ−ｔｘ’）に注目すると、１出力期間（２ｕｓ）毎に交流駆動した場合（波形（ａ））、時刻７ｕｓ（タイミングｔｘ）時点では、データ線負荷の遠端の充電が完了していないため、正専用出力段１３のＰＭＯＳトランジスタＭＰ１８とＮＭＯＳトランジスタＭＮ１８のゲート電圧は大きく低下している状態（ＭＰ１８のゲート電圧はＭＰ１８をオン状態とするレベル、ＭＮ１８のゲート電圧はＭＮ１８をオフ状態とするレベル）となっている。
【００５２】
このため、負荷放電動作となる次の出力期間では、この状態から、ＰＭＯＳトランジスタＭＰ１８とＮＭＯＳトランジスタＭＮ１８のそれぞれのゲート電圧が上昇し、ＰＭＯＳトランジスタＭＰ１８がオフとなる電圧レベル、ＮＭＯＳトランジスタＭＮ１８がオンとなる電圧レベルに到達する（タイミングｔｘ’）まで、ＮＭＯＳトランジスタＭＮ１８による負荷放電動作は開始されず、出力信号Ｖｏｕｔ１の電圧波形（（Ｂ）の波形（ａ））の立ち下りに遅延が生じる。
【００５３】
一方、図２１の（Ｃ）、（Ｄ）において、３出力期間（６ｕｓ）毎に交流駆動した場合（波形（ｂ））では、３出力期間（６ｕｓ）を通して負荷の充電動作となるため、時刻７ｕｓ（タイミングｔｘ）時点では、データ線負荷の遠端まで充電が完了しており、正専用出力段１３のＰＭＯＳトランジスタＭＰ１８とＮＭＯＳトランジスタＭＮ１８のゲート電圧（（Ｃ）、（Ｄ））は、それぞれ出力安定状態の電圧レベル（例えばＶＤＤからＰＭＯＳトランジスタＭＰ１８の閾値電圧の絶対値を差し引いた電圧レベル付近、ＶＭＬにＮＭＯＳトランジスタＭＮ１８の閾値電圧を加えた電圧レベル付近）となっている。このため、負荷放電動作となる次の出力期間では、時刻７ｕｓ（タイミングｔｘ）直後から速やかにＮＭＯＳトランジスタＭＮ１８がオンとなり、負荷放電動作が開始され、出力信号Ｖｏｕｔ１の電圧波形（（Ｂ）の波形（ｂ））の立ち下りに、１出力期間（２ｕｓ）毎に交流駆動時のような遅延は生じない。
【００５４】
図１８、図１９の関連技術において、負荷を、電源ＶＤＤ（１６Ｖ）付近と電源ＶＭＬ（８Ｖ）付近の電圧範囲で交流駆動した場合、正専用出力段１３のＰＭＯＳトランジスタＭＰ１８とＮＭＯＳトランジスタＭＮ１８のゲート電圧は、負荷放電時には、ＰＭＯＳトランジスタＭＰ１８のソース側電源ＶＤＤ（１６Ｖ）まで上昇する（図２１の（Ｃ）、（Ｄ））。
【００５５】
図２１の（Ｃ）、（Ｄ）において、出力期間が電源ＶＭＬ（８Ｖ）付近への放電動作から電源ＶＤＤ（１６Ｖ）付近への充電動作に切り替わる時刻１３ｕｓ（タイミングｔｙ）に注目すると、１出力期間（２ｕｓ）毎に交流駆動した場合（波形（ａ））では、時刻１３ｕｓ（タイミングｔｙ）時点で負荷放電動作が完了していないため、正専用出力段１３のＰＭＯＳトランジスタＭＰ１８とＮＭＯＳトランジスタＭＮ１８のゲート電圧（（Ｃ）、（Ｄ））は、ともに大きく上昇している状態となっている（ＰＭＯＳトランジスタＭＰ１８をオフ、ＮＭＯＳトランジスタＭＮ１８をオンとするレベル）。しかし、負荷充電動作となる次の出力期間では、時刻１３ｕｓ（タイミングｔｙ）直後から、比較的速やかに、ＰＭＯＳトランジスタＭＰ１８がオンし、ＮＭＯＳトランジスタＭＮ１８がオフして負荷充電動作が開始され、出力信号Ｖｏｕｔ１の電圧波形（（Ｂ）の波形（ａ））の立ち上りの遅延は十分小さい。
【００５６】
一方、３出力期間（６ｕｓ）毎に交流駆動した場合（波形（ｂ））では、３出力期間（６ｕｓ）を通して負荷放電動作が行われているため、時刻１３ｕｓ（タイミングｔｙ）時点で負荷の放電が完了しており、正専用出力段１３のＰＭＯＳトランジスタＭＰ１８とＮＭＯＳトランジスタＭＮ１８のゲート電圧（（Ｃ）、（Ｄ））は、それぞれ出力安定状態の電圧レベルとなっている。このため、負荷充電動作となる次の出力期間では、時刻１３ｕｓ（タイミングｔｙ）直後から速やかに負荷充電動作が開始され、出力信号Ｖｏｕｔ１の電圧波形（（Ｂ）の波形（ｂ））はタイミングｔｙから、目立った遅延なく立ち上がる。
【００５７】
すなわち、図２１の（Ｂ）において、１出力期間（２ｕｓ）毎に交流駆動した場合の出力信号Ｖｏｕｔ１の電圧波形（波形（ａ））の立ち下りには、Δｔ（＝ｔｘ’−ｔｘ）の遅延が生じているが、３出力期間（６ｕｓ）毎に交流駆動した場合の出力信号Ｖｏｕｔ１の電圧波形（波形（ｂ））の立ち下りには遅延が生じない。
【００５８】
また、１出力期間（２ｕｓ）毎に交流駆動した場合の出力信号Ｖｏｕｔ１の電圧波形（波形（ａ））の立ち上りの遅延は十分小さく、３出力期間（６ｕｓ）毎に交流駆動した場合の出力信号Ｖｏｕｔ１の電圧波形（波形（ｂ））の立ち上りには遅延が生じない。
【００５９】
この原因としては、高位電源ＶＤＤ付近の入力信号（正ＤＡＣ信号電圧）が入力されるとき（出力端子１１に接続される負荷の充電動作時）、正専用出力段１３の出力トランジスタＭＰ１８とＭＮ１８のゲート電圧が、過渡的に、正極出力電圧範囲の下限である中位電源ＶＭＬよりも低い電圧まで低下することが主たる要因である。
【００６０】
大画面液晶表示装置のデータ線等の重負荷での高速駆動では、負荷近端の電圧変化は速いが、負荷遠端の電圧変化は遅く、負荷遠端の充電が完了する前に、次の入力信号（正ＤＡＣ信号電圧）の駆動に切り替わる場合がある。このとき（次の入力信号の切替時）、正専用出力段１３の出力トランジスタＭＰ１８とＭＮ１８のゲート電圧は、出力トランジスタＭＰ１８をオンとして高位電源ＶＤＤ側から負荷遠端に電流（充電電流）を供給するために、大きく低下している途中である。このとき、該切替前の入力信号である高位電源電圧ＶＤＤ付近の正ＤＡＣ信号電圧と出力端子１１の電圧を等しくさせるフィードバック制御（ボルテージフォロワの動作）により、出力トランジスタＭＰ１８からの充電電流を増加させるために、出力トランジスタＭＰ１８のゲート電圧がＶＳＳ側に近づき（ＶＭＬよりも低くなる）、浮遊電流源（ＰＭＯＳトランジスタＭＰ１７とＮＭＯＳトランジスタＭＮ１７）を介して、出力トランジスタＭＮ１８のゲート電圧もＶＳＳ側に近づく（ＶＭＬよりも低くなる）。このため、次の入力信号への切替前の入力信号（高位電源ＶＤＤ付近）から、次の入力信号が低い電圧に切り替わっても、当該切替時点では、出力トランジスタＭＰ１８とＭＮ１８のゲート電圧は、ともに中位電源電圧ＶＭＬよりも低電位にあり、該切替後、この低電位から、次の入力信号（低い電圧）に応じて、出力トランジスタＭＰ１８とＭＮ１８のゲート電圧が上昇して、出力トランジスタＭＰ１８とＭＮ１８がそれぞれターンオフ、ターンオンするまでに、遅延が発生し（図２１のｔｘ’−ｔｘ）、直ちに、出力端子１１の放電動作に移ることはできない。この結果、高速駆動における出力端子（負荷）の充電動作から放電動作への切替りで、出力信号に遅延が発生する。
【００６１】
一方、中位電源電圧ＶＭＬ付近の正ＤＡＣ信号電圧が入力されるとき（出力端子１１の放電動作）は、正専用出力段１３の出力トランジスタＭＰ１８とＭＮ１８のゲート電圧は、図２１の（Ｃ）、（Ｄ）に示すように、高位電源ＶＤＤまで上がるが、それ以上は上昇せず、正極出力電圧範囲内にある。このため、この段階で、入力信号（正ＤＡＣ信号電圧）が高位電源電圧ＶＤＤ付近へ変化しても、大きな出力信号遅延は起きにくい。
【００６２】
シミュレーション結果には図示されていないが、低位電源ＶＳＳ付近の負ＤＡＣ信号電圧と中位電源ＶＭＨ付近の負ＤＡＣ信号電圧が交互に入力される場合も、１出力期間（２ｕｓ）毎に交流駆動した場合の出力信号には、負荷放電動作から負荷充電動作に切り替わるときの立ち上がり波形に遅延が発生する。これは、図１９の負専用出力段２３の出力段トランジスタＭＰ２８とＭＮ２８のゲート電圧が負荷の放電動作時、高位電源電圧ＶＤＤ側に近づき、中位電源電圧ＶＭＨよりも上昇し、この状態で、負ＤＡＣ信号電圧の切替により、負荷放電動作から負荷充電動作へ切替ると、切替時点では、出力トランジスタＭＰ２８とＭＮ２８のゲート電圧はともにＶＭＨよりも高い電位にあるため、出力トランジスタＭＰ２８とＭＮ２８のゲート電圧が低下して、出力トランジスタＭＰ２８とＭＮ２８がそれぞれターンオン、ターンオフするまでに遅延が発生し、直ちに、出力端子２１の充電動作に移ることができないためである。
【００６３】
大画面液晶表示装置のデータ線等の重負荷の高速駆動（カラム反転駆動）において、図１８、図１９に示した関連技術の出力回路では、高位電源電圧ＶＤＤ付近の正ＤＡＣ信号電圧から中位電源電圧ＶＭＬ付近の正ＤＡＣ信号電圧への切り替え時、図２１の（Ｂ）に示すように、複数の出力期間（例えば３出力期間（６ｕｓ））毎に切り替わる場合には、出力信号の立ち下り波形に遅延は生じないが（図２１の（Ｂ）の（ｂ））、１出力期間（２ｕｓ）で切り替わる場合には、出力信号の立ち下り波形に遅延が生じる（図２１の（Ｂ）の（ａ））。
【００６４】
このため、出力回路がデータ線を同じ階調電圧で駆動する場合でも、切替前の出力期間の階調電圧レベルに応じて、出力信号の遅延が発生する場合と、発生しない場合とがあることになり、該出力回路からのデータ線に接続され走査線で選択された画素に印加される信号（データ信号）にも遅延が発生する場合と発生しない場合がある。このように、出力回路の出力信号の遅延の有無により、同一階調電圧に対する画素への書き込み率が異なり、表示ムラを引き起こす可能性がある。すなわち、出力回路からの出力信号が例えば中位電源電圧ＶＭＬ側から高位電源電圧ＶＤＤ側の階調電圧へ立ち上がる場合には、出力信号に遅延はなく画素への書き込みが正常に行われるが、ＶＤＤ側からＶＭＬ側への階調電圧へ立ち下る場合には、出力信号の遅延による波形なまり等により、正常時に比べて画素への書き込みが不足するという事態が発生する。また、低位電源電圧ＶＳＳ付近の負ＤＡＣ信号電圧から、中位電源電圧ＶＭＨ付近の負ＤＡＣ信号電圧へ切り替わる場合についても、出力信号の立ち上がり波形に遅延が生じ、出力回路の出力信号の遅延の有無により、同一階調電圧に対する画素への書き込み率が異なり、表示ムラを引き起こす可能性がある。
【００６５】
なお、図１８、図１９に示した関連技術の出力回路（演算増幅回路）において、図２１のシミュレーションでは、正極性電圧出力動作において、差動段１４（２４）の電源電圧範囲（ＶＤＤ〜ＶＳＳ）と正専用出力段１３の電源電圧範囲（ＶＤＤ〜ＶＭＬ）とが互いに異なる構成であるため、出力端子１１の放電動作から充電動作への切替り時の出力信号と比較して、出力端子１１の充電動作から放電動作への切替り時の出力信号に遅延が特に発生しやすい。同様に、負極性電圧出力動作において、差動段１４（２４）の電源電圧範囲（ＶＤＤ〜ＶＳＳ）と負専用出力段２３の電源電圧範囲（ＶＭＨ〜ＶＳＳ）とが互いに異なる構成であるため、出力端子２１の充電動作から放電動作への切替り時の出力信号と比較して、出力端子２１の放電動作から充電動作への切替り時の出力信号に遅延が特に発生しやすい。
【００６６】
更に、本発明者の分析から、より高速な駆動（１出力期間の更なる短縮化）、及び／又は、データ線の負荷容量の増大等により、図１８、図１９に示した関連技術の出力回路において、正極性電圧出力動作における出力端子１１の放電動作から充電動作への切替り、及び、負極性電圧出力動作における出力端子２１の充電動作から放電動作への切替りでも、出力信号の遅延が顕在化する場合が十分にあり得る。
【００６７】
また、差動段と出力段の電源電圧範囲が同一（ＶＭＬ＝ＶＳＳ又はＶＭＨ＝ＶＤＤ）の出力回路であっても、同様に、出力信号の遅延が顕在化する場合が十分にあり得る。
【００６８】
出力回路の出力信号の上記遅延は、いずれも、データドライバ等のさらなる高速駆動の律速要因となり、画質劣化の原因ともなり得る。
【００６９】
さらに、差動段と出力段の電源電圧範囲が同一（例えばＶＤＤ／ＶＳＳ）とされる出力回路によるデータ線負荷の駆動は、液晶表示装置のドット反転駆動や、有機発光ダイオード表示装置の駆動に対応しており、これらにおいても、出力回路の出力信号の充放電切替時の遅延により、画素への書込み不足が生じる可能性がある。
【００７０】
したがって、本発明の主たる目的は、表示装置のデータ線等の負荷の駆動において、充放電切替時における出力信号の遅延を抑制する出力回路、及び該出力回路を備えたデータドライバと表示装置を提供することにある。
【課題を解決するための手段】
【００７１】
上記課題の少なくとも１つを解決する本発明は、特にこれらに制限されるものではないが、概略以下の構成とされる。
【００７２】
本発明によれば、差動増幅回路と、出力増幅回路と、第１の制御回路と、入力端子と、出力端子と、第１乃至第３の電源電圧がそれぞれ供給される第１乃至第３の電源端子と、を備え、前記第３の電源電圧は、前記第１の電源電圧と前記第２の電源電圧の間の電圧、又は前記第２の電源電圧とされ、
前記差動増幅回路は、
前記入力端子の入力信号と前記出力端子の出力信号が第１入力と第２入力にそれぞれ入力される差動入力対を有する差動入力段と、
前記第１及び第２の電源端子にそれぞれ接続された第１及び第２導電型のトランジスタ対をそれぞれ含む第１及び第２のカレントミラーと、
を備え、前記第１及び第２のカレントミラーの少なくとも一方が前記差動入力段の出力電流を受け、
前記第１のカレントミラーの入力と前記第２のカレントミラーの入力間を連絡する第１の連絡回路と、
前記第１のカレントミラーの出力と前記第２のカレントミラーの出力間を連絡する第２の連絡回路と、
を備え、
前記出力増幅回路は、
前記第１の電源端子と前記出力端子との間に接続され、制御端子が前記第１のカレントミラーの出力ノードと前記第２の連絡回路の一端との接続点に接続された第１導電型の第１のトランジスタと、
前記出力端子と前記第３の電源端子との間に接続され、制御端子が前記第２の連絡回路の他端に接続された第２導電型の第２のトランジスタと、
を備え、
前記第１の制御回路は、
前記第１の電源端子と前記出力増幅回路の前記第１のトランジスタの制御端子との間に直列に接続された、第３のトランジスタと、第１のスイッチと、を備え、
前記第１のスイッチは、前記入力信号に応じた出力信号が前記出力端子から出力される出力期間の開始から予め定められた所定期間オンとされ、前記出力期間の残りの期間オフとされ、
前記第１のスイッチがオンとされる前記所定期間では、前記第１のトランジスタの制御端子は、制御端子と第１端子が接続されたダイオード接続形態の前記第３のトランジスタを介して、前記第１の電源端子と通電し、
前記第１のスイッチがオフとされる前記出力期間の残りの期間では、前記第１の電源端子と前記第１のトランジスタの制御端子間の前記第３のトランジスタの電流パスが切断される出力回路が提供される。
【００７３】
本発明によれば、該出力回路を複数備えたデータドライバが提供される。本発明によれば、該データドライバを備えた表示装置が提供される。
【発明の効果】
【００７４】
本発明によれば、負荷の充放電切替時における出力信号の遅延の発生を回避することができる。
【図面の簡単な説明】
【００７５】
【図１】本発明の第１の実施形態の構成を示す図である。
【図２】本発明の第１の実施形態のスイッチ制御を説明するためのタイミング図である。
【図３】本発明の第２の実施形態の構成を示す図である。
【図４】本発明の第３の実施形態の構成を示す図である。
【図５】本発明の第４の実施形態の構成を示す図である。
【図６】本発明の第５の実施形態の構成を示す図である。
【図７】本発明の第６の実施形態の構成を示す図である。
【図８】本発明の第７の実施形態の構成を示す図である。
【図９】本発明の第７の実施形態のスイッチ制御を説明するタイミング図である。
【図１０】本発明の第１の実施形態のシミュレーション波形を示す図である。
【図１１】本発明の第３の実施形態と比較例のシミュレーション波形を示す図である。
【図１２】（Ａ）乃至（Ｃ）は制御回路の例を示す図である。
【図１３】制御回路の例を示す図である。
【図１４】本発明の第８の実施形態の構成を示す図である。
【図１５】本発明の第９の実施形態の構成を示す図である。
【図１６】本発明の第１０の実施形態のデータドライバの構成を示す図である。
【図１７】（Ａ）、（Ｂ）は液晶表示装置と、画素の構成を示す図である。
【図１８】関連技術１の構成を示す図（特許文献１の図５）である。
【図１９】関連技術１の構成を示す図（特許文献１の図６）である。
【図２０】関連技術２の構成を示す図（特許文献２の図３）である。
【図２１】関連技術１の分析のために行った回路シミュレーションの実行結果を示す図である。
【発明を実施するための形態】
【００７６】
本発明の好ましい態様の１つにおいて、出力回路は、差動増幅回路（１１０、１０５）と、出力増幅回路（１２０）と、第１の制御回路（１６０）と、入力端子（１０１）と、出力端子（１０４）、第１乃至第３の電源端子（ＶＤＤ、ＶＳＳ、ＶＭＬ）とを備える。
【００７７】
差動増幅回路は、入力端子（１０１）の入力信号（ＶＩ）と出力端子（１０４）の出力信号（ＶＯ）を第１入力（１０２）と第２入力（１０３）にそれぞれ入力する差動入力対を有する差動入力段（１１０）と、
第１及び第２の電源（ＶＤＤ、ＶＳＳ）にそれぞれ接続された第１及び第２のカレントミラー（１３０、１４０）と、
第１及び第２のカレントミラー（１３０、１４０）の入力同士間（ノードＮ２、Ｎ４間）に接続される第１の連絡回路（１５０Ｌ）と、第１及び第２のカレントミラー（１３０、１４０）の出力同士間（ノードＮ１、Ｎ３間）に接続される第２の連絡回路（１５０Ｒ）と、を備え、第１及び第２のカレントミラー（１３０、１４０）の少なくとも一方が、差動入力段（１１０）の出力電流を受ける。なお、第１及び第２のカレントミラー（１３０、１４０）と、第１及び第２の連絡回路（１５０Ｌ、１５０Ｒ）は、差動入力段（１１０）と出力増幅回路（１２０）を結合する中間段（１０５）を構成している。
【００７８】
出力増幅回路（１２０）は、第１の電源端子（ＶＤＤ）と出力端子（１０４）との間に接続され、制御端子が第１のカレントミラー（１３０）の出力と第２の連絡回路（１５０Ｒ）の一端との接続点（ノードＮ１）に接続された第１導電型の第１のトランジスタ（１２１）と、第３の電源端子（中位電源ＶＭＬ）と出力端子（１０４）との間に接続され、制御端子が第２の連絡回路（１５０Ｒ）の他端（ノードＮ３）に接続された第２導電型の第２のトランジスタ（１２２）とを備えている。
【００７９】
第１の制御回路（１６０）は、第１の電源端子（ＶＤＤ）と第１のトランジスタ（１２１）の制御端子（ノードＮ１）との間に直列に接続された、第１導電型の第３のトランジスタ（１６１）とスイッチ（１６２）を備え、第３のトランジスタ（１６１）の制御端子（ゲート）は、第１のトランジスタ（１２１）の制御端子（ノードＮ１）に接続されている。スイッチ（１６２）が、入力端子（１０１）に入力される入力信号（ＶＩ）の切替り毎に（例えば出力期間の開始時点に）、予め定められた所定期間オンとされると、第３のトランジスタ（１６１）は、第１の電源端子（ＶＤＤ）と第１のトランジスタ（１２１）の制御端子（ノードＮ１）の間でダイオード接続形態で活性化され、出力増幅回路（１２０）の第１及び第２のトランジスタ（１２１、１２２）の制御端子（ノードＮ１、Ｎ２）の電位が、出力安定状態時の電位よりも、第２の電源端子（ＶＳＳ）側へ変動している場合に、出力安定状態時の電位付近に速やかに戻される。スイッチ（１６２）が、前記所定期間後にオフとされると、第１の電源端子（ＶＤＤ）と第１のトランジスタ（１２１）の制御端子（ノードＮ１）の間の第３のトランジスタ（１６１）の電流パスは切断され、第３のトランジスタ（１６１）は非活性となる。そして、出力増幅回路（１２０）により、入力信号（ＶＩ）の電圧に応じて出力端子（１０４）の充電動作又は放電動作が遅延なく開始され、出力端子（１０４）には、入力信号（ＶＩ）の電圧に応じた電圧が出力される。
【００８０】
第３電源電圧（ＶＭＬ）は、第１及び第２の電源（ＶＤＤ、ＶＳＳ）の間の電位、又は第２の電源（ＶＳＳ）に設定されている。
【００８１】
このように、本発明の好ましい態様の１つにおいて、出力増幅回路（１２０）の第１のトランジスタ（１２１）の制御端子（ノードＮ１）と、第１の電源端子（ＶＤＤ）間に直列接続された、第３のトランジスタ（１６１）とスイッチ（１６２）とを含む制御回路（１６０）を備え、スイッチ（１６１）は、出力回路の入力信号の切替のタイミングで一時的にオンとなるように制御される。スイッチ（１６１）がオンとなると、第３のトランジスタ（１６１）は、第１端子（ドレイン）と制御端子(ゲート)が接続されたダイオード接続形態にて活性化される。出力増幅回路（１２０）の第１のトランジスタ（１２１）の制御端子（ゲート）が、出力回路の入力信号の切替のタイミングで出力安定状態の電位よりも第２の電源端子（ＶＳＳ）側へ変動（低下）している場合であっても、活性化されたダイオード接続形態の第３のトランジスタ（１６１）を介して、第１のトランジスタ（１２１）の制御端子（ゲート）は、出力安定状態の電位に速やかに戻される。このとき、第２の連絡回路（１５０Ｒ）を介して、出力安定状態の電位よりも低下している第２のトランジスタ（１２２）の制御端子（ゲート）の電圧も、出力安定状態の電位に速やかに戻される。これにより、高速駆動時における、出力信号の遅延（例えば関連技術１において出力端子の充電動作から放電動作への切替り時に発生した出力信号の遅延）を抑止することができる。以下、実施形態に即して説明する。
【００８２】
＜実施形態１＞
図１は、本発明の第１の実施形態の出力回路の構成を示す図である。図１を参照すると、本実施形態の出力回路１００Ａは、差動増幅回路（１１０、１０５）と、出力増幅回路１２０と、制御回路１６０と、入力端子１０１と、出力端子１０４、第１乃至第３の電源ＶＤＤ、ＶＳＳ、ＶＭＬの各電源端子と、を備えている。ＶＭＬ電源端子には、ＶＤＤ、ＶＳＳの電源電圧の間の電圧が供給される。なお、電源電圧はＶＳＳ≦ＶＭＬ＜ＶＤＤである。
【００８３】
本実施形態において、差動増幅回路は、差動入力段（入力差動段）１１０と中間段１０５とを備えている。
【００８４】
差動入力段１１０は、ＶＳＳ電源端子に一端が接続された定電流源１１３と、定電流源１１３の他端に共通ソースが接続され、入力端子１０１と出力端子１０４にそれぞれゲートが接続されたＮＭＯＳトランジスタ１１２、１１１を含むＮｃｈ差動対と、ＶＤＤ電源端子に一端が接続された定電流源１１６と、定電流源１１６の他端に共通ソースが接続され、入力端子１０１と出力端子１０４にそれぞれゲートが接続されたＰＭＯＳトランジスタ１１５、１１４を含むＰｃｈ差動対とを備えている。ＮＭＯＳトランジスタ１１２のゲートとＰＭＯＳトランジスタ１１５のゲートは共通接続され、差動入力段１１０の差動入力対の第１の入力（非反転入力）１０２をなし、第１の入力（非反転入力）１０２に入力端子１０１からの入力信号ＶＩを受け、ＮＭＯＳトランジスタ１１１のゲートとＰＭＯＳトランジスタ１１４のゲートは共通接続され、差動入力段１１０の差動入力対の第２の入力（反転入力）１０３をなし、第２の入力（反転入力）１０３に出力端子１０４からの出力信号ＶＯを受ける。入力端子１０１には、出力回路の前段に配置される不図示のデジタルアナログ変換器（ＤＡＣ）からのアナログ信号電圧が供給される。
【００８５】
中間段１０５は、第１のカレントミラー１３０と、第２のカレントミラー１４０と、第１の連絡回路１５０Ｌと、第２の連絡回路１５０Ｒとを備えている。
【００８６】
第１のカレントミラー１３０は、ＶＤＤ電源端子にソースが接続され、ゲートが共通接続されたＰＭＯＳトランジスタ１３１、１３２と、ＰＭＯＳトランジスタ１３１、１３２のドレインにソースがそれぞれ接続され、ゲートが共通接続され第１のバイアス電圧ＢＰ１を受けるＰＭＯＳトランジスタ１３３、１３４からなり、ＰＭＯＳトランジスタ１３３のドレインがＰＭＯＳトランジスタ１３１と１３２の共通ゲートに接続されている。
【００８７】
第２のカレントミラー１４０は、ＶＳＳ電源端子にソースが接続され、ゲートが共通接続されたＮＭＯＳトランジスタ１４１、１４２と、ＮＭＯＳトランジスタ１４１、１４２のドレインにソースがそれぞれ接続され、ゲートが共通接続され第２のバイアス電圧ＢＮ１を受けるＮＭＯＳトランジスタ１４３、１４４からなり、ＮＭＯＳトランジスタ１４３のドレインがＮＭＯＳトランジスタ１４１と１４２の共通ゲートに接続されている。
【００８８】
Ｎｃｈ差動対の出力をなすＮＭＯＳトランジスタ１１１、１１２のドレインは、ＰＭＯＳトランジスタ１３１と１３３の接続ノードＮ６と、ＰＭＯＳトランジスタ１３２と１３４の接続ノードＮ５にそれぞれ接続されている。
【００８９】
Ｐｃｈ差動対の出力をなすＰＭＯＳトランジスタ１１４、１１５のドレインは、ＮＭＯＳトランジスタ１４１と１４３の接続ノードＮ８と、ＮＭＯＳトランジスタ１４２と１４４の接続ノードＮ７にそれぞれ接続されている。
【００９０】
第１の連絡回路１５０Ｌは、第１のカレントミラー１３０の入力ノードＮ２をなすＰＭＯＳトランジスタ１３３のドレインノードと、第２のカレントミラー１４０の入力ノードＮ４をなすＮＭＯＳトランジスタ１４３のドレインノードとの間に接続された電流源１５１からなる。
【００９１】
第２の連絡回路１５０Ｒは、第１のカレントミラー１３０の出力ノードＮ１をなすＰＭＯＳトランジスタ１３４のドレインノードにソースとドレインが接続され、第２のカレントミラー１４０の出力ノードＮ３をなすＮＭＯＳトランジスタ１４４のドレインノードにドレインとソースが接続され、ゲートに第３、第４のバイアス電圧ＢＰ２、ＢＮ２をそれぞれ受けるＰＭＯＳトランジスタ１５２とＮＭＯＳトランジスタ１５３を備えている。第１及び第２の連絡回路１５０Ｌ、１５０Ｒは浮遊電流源回路をなす。
【００９２】
出力増幅回路１２０は、ＶＤＤ電源端子と出力端子１０４との間に接続され、ゲートが第１のカレントミラー１３０の出力と第２の連絡回路１５０Ｒの一端との接続点（ノードＮ１）に接続されたＰＭＯＳトランジスタ１２１と、ＶＭＬ電源端子と出力端子１０４との間に接続され、ゲートが第２の連絡回路１５０Ｒの他端（ノードＮ３）に接続されたＮＭＯＳトランジスタ１２２とを備えている。
【００９３】
制御回路１６０は、ＶＤＤ電源端子にソースが接続され、ゲートがＰＭＯＳトランジスタ１２１のゲート（ノードＮ１）に接続されたＰＭＯＳトランジスタ１６１と、ＰＭＯＳトランジスタ１６１のドレインと、ＰＭＯＳトランジスタ１２１のゲート間に接続されたスイッチ１６２を備えている。
【００９４】
スイッチ１６２がオンのとき、ＰＭＯＳトランジスタ１２１はそのゲートとドレインが接続され、ダイオード接続形態とされる。すなわち、ＰＭＯＳトランジスタ１２１のゲート（ノードＮ１）の電圧が電源電圧ＶＤＤ−｜Ｖｔｐ｜以下のとき（ただし、ＶｔｐはＰＭＯＳトランジスタ１６１の閾値電圧）、スイッチ１６２がオンになると、ＰＭＯＳトランジスタ１６１がオンし、出力増幅回路１２０のＰＭＯＳトランジスタ１２１のゲート（ノードＮ１）は、ダイオード接続されたＰＭＯＳトランジスタ１６１を介して電源ＶＤＤ側にプルアップされる。このとき、電圧（ＶＤＤ−｜Ｖｔｐ｜）は、出力端子１０４の出力電圧ＶＯが安定状態（電圧変動がない状態）のＰＯＳトランジスタ１２１のゲート電圧に近い値とされており、制御回路１６０は、スイッチ１６２がオンになると、ＰＭＯＳトランジスタ１２１のゲート電圧を出力安定時の電圧付近に戻す作用（リセット作用）を生じる。スイッチ１６２がオフのときは、制御回路１６０の電源ＶＤＤへのパスはオフとされ、ＰＭＯＳトランジスタ１２１のゲート（ノードＮ１）は、制御回路１６０の作用を受けない。
【００９５】
差動増幅回路（１１０、１０５）の電源電圧範囲［ＶＤＤ〜ＶＳＳ］に対して出力増幅回路１２０の電源電圧範囲は［ＶＤＤ〜ＶＭＬ］に設定される。
【００９６】
なお、図１では、差動入力段１１０は、Ｎｃｈ差動対とＰｃｈ差動対の両方を備えた構成とされているが、一方の導電型のみ備えた差動対（例えばＮｃｈ差動対のみ、あるいは、Ｐｃｈ差動対のみ）で構成してもよい。一方の導電型のみ備えた差動対の構成は別の実施形態（図１４）として後述される。また、図１では、第１、第２のカレントミラー１３０、１４０は、低電圧カスコードカレントミラー構成とされているが、１段のカレントミラー構成としてもよい。１段のカレントミラーの構成は、更に別の実施形態（図１５）として後述される。
【００９７】
図２は、図１のスイッチ制御動作の一例を示す図である。図２には、図１の入力端子１０１に入力される入力信号ＶＩ（ステップ入力波形）の４出力期間の入力タイミング（ｔ０、ｔ１、ｔ２、ｔ３、ｔ４）と、スイッチ１６２をオンとするタイミング（ｔ０からｔ０ａ、ｔ１からｔ１ａ、ｔ２からｔ２ａ、ｔ３からｔ３ａ）が示されている。スイッチ１６２は、入力信号ＶＩの各出力期間の開始時点（例えばｔ０）から所定期間（ｔ０からｔ０ａ）にオンとなるように制御される。
【００９８】
スイッチ１６２のオンとオフを制御するスイッチ制御信号は、図１には、図示されないスイッチ制御信号発生回路（図１６の８０７）から供給される（他の実施形態についても同様）。スイッチ１６２は、例えばゲートにスイッチ制御信号を受けるＰＭＯＳトランジスタで構成してもよい。また、図１の入力端子１０１に入力信号ＶＩを出力するデジタルアナログ変換器（ＤＡＣ）の選択信号の遷移ノイズの出力回路への入力を防止するためにＤＡＣの出力と入力端子１０１間に配設される入力スイッチを有する場合、制御回路１６０のスイッチ１６２をオンする所定期間は、出力期間の切り替わり時に、該入力スイッチがオフとされる期間と同一にしてもよい。あるいは出力期間の切替り時に、出力回路の出力信号ＶＯの遷移ノイズのデータ線負荷への伝達を防止するために、出力回路とデータ線負荷間に配設される出力スイッチを有する場合、スイッチ１６２をオンする所定期間は、出力期間の切替り時に、該出力スイッチがオフとされる期間と同一にしてもよい。
【００９９】
表示装置のデータ線等の重負荷（大容量負荷）を、高速駆動（例えばカラム反転駆動）する場合において、一例としてＶＭＬ＝ＶＤＤ／２とした場合、図１の出力回路の入力電圧ＶＩが高位電源ＶＤＤ付近（例えば図２の期間ｔ０−ｔ１の出力端子１０４の充電動作）から中位電源電圧ＶＭＬ付近（例えば図２の期間ｔ１−ｔ２の出力端子１０４の放電動作）に切り替わるとき、出力期間の切替時点で、出力増幅回路１２０のトランジスタ１２１、１２２のゲート（ノードＮ１、Ｎ３）の電圧が、中位電源電圧ＶＭＬを下回って大幅に低下していたとしても、出力期間の切替直後に、制御回路１６０において、スイッチ１６２が一時的(図２の期間ｔ１−ｔ１ａ)にオンとされ、ＰＭＯＳトランジスタ１６１がダイオード接続形態にて活性化（オン）される。このため、ＰＭＯＳトランジスタ１２１のゲート（ノードＮ１）は、電源電圧ＶＤＤからＰＭＯＳトランジスタ１６１の閾値電圧｜Ｖｔｐ｜（絶対値）程度低い電位、すなわち、出力安定時（入力電圧≒出力電圧）のゲート電圧付近まで瞬時に引き上げられる。
【０１００】
また、ＮＭＯＳトランジスタ１２２のゲート（ノードＮ３）も、ＰＭＯＳトランジスタ１２１のゲート（ノードＮ１）の電圧の引き上げに伴い、浮遊電流源をなす第２の連絡回路１５０Ｒを介して、出力安定時のゲート電圧付近まで引き上げられる。すなわち、制御回路１６０は、スイッチ１６２のオン期間に、出力増幅回路１２０のトランジスタ１２１、１２２のゲート電圧を、一旦、出力安定状態におけるトランジスタ１２１、１２２のそれぞれのゲート電圧に近い電圧に戻す作用（リセット作用）を有する。
【０１０１】
このため、制御回路１６０のスイッチ１６２がオフとされ次第、入力電圧ＶＩに応じた駆動が速やかに開始され、図１９の関連技術の出力信号の電圧波形を示す図２１の（Ｂ）のような、出力信号の遅延は生じない。
【０１０２】
このように、本実施形態によれば、出力期間の切替時点において（該切替前の入力信号は高位電源電圧ＶＤＤ付近、該切替後の入力信号は例えば中位電源電位ＶＭＬ付近）、出力増幅回路１２０のＰＭＯＳトランジスタ１２１、ＮＭＯＳトランジスタ１２２のゲート電圧が中位電源電圧ＶＭＬより低下していても、出力期間の切替直後に一時的に制御回路１６０を活性化させ、ＰＭＯＳトランジスタ１２１、ＮＭＯＳトランジスタ１２２のゲート電圧を出力安定状態の電圧に近い電圧に設定することにより、該切替時点から開始する次の出力期間の出力信号の立ち下り波形の遅延は回避される。
【０１０３】
なお、出力期間の切替前後で、入力信号（ＶＩ）の電位が変化しない場合でも、制御回路１６０を動作させてよい。
【０１０４】
一方、本発明の構成をとらない構成、すなわち、制御回路１６０を欠いている場合、図１の出力回路の入力電圧ＶＩが高位電源ＶＤＤ付近（図２の期間ｔ０−ｔ１）から中位電源ＶＭＬ付近（図２の期間ｔ１−ｔ２）に切り替わるとき、出力増幅回路１２０のトランジスタ１２１、１２２のゲート（ノードＮ１、Ｎ３）の電圧が中位電源ＶＭＬを下回って大幅に低下していると、ＰＭＯＳトランジスタ１２１はオン状態、ＮＭＯＳトランジスタ１２２はオフ状態である。このため、出力端子１０４の放電動作の開始には、トランジスタ１２１、１２２のそれぞれのゲート（ノードＮ１、Ｎ３）の電圧が一旦出力安定時の電位までそれぞれ上昇し、さらにＰＭＯＳトランジスタ１２１がオフ状態、ＮＭＯＳトランジスタ１２２がオン状態となる電位へそれぞれ上昇するまでの時間を要する。したがって、入力電圧ＶＩが高位電源ＶＤＤ付近から中位電源ＶＭＬ付近に切り替わる出力期間の切替り時点（図２の期間ｔ１）からＮＭＯＳトランジスタ１２２による出力端子１０４の放電動作開始時間まで出力信号の立ち下がりに遅延が生じる。なお、トランジスタ１２１、１２２のそれぞれのゲート（ノードＮ１、Ｎ３）の電圧の上昇に要する時間は、出力回路のアイドリング電流値に依存し、アイドリング電流値を大きくすれば出力信号の遅延時間は多少短縮されるが、消費電力は大幅に増大する。
【０１０５】
また、表示装置のデータ線等重負荷を、高速駆動する場合において、例えば中位電源電圧ＶＭＬを低位電源電圧ＶＳＳとした場合、図１の出力回路の入力電圧ＶＩが高位電源ＶＤＤ付近（図２の期間ｔ０−ｔ１）から電源ＶＭＬ（＝ＶＳＳ）付近（図２の期間ｔ１−ｔ２）に切り替わるとき、出力期間の切替時点で、出力増幅回路１２０のトランジスタ１２１、１２２のゲート（ノードＮ１、Ｎ３）の電圧が低位電源ＶＳＳ付近まで大幅に低下している場合がある。このとき、ＰＭＯＳトランジスタ１２１はオン状態、ＮＭＯＳトランジスタ１２２はオフ状態である。本実施形態の制御回路１６０を備えていない場合には、トランジスタ１２１、１２２のそれぞれのゲート（ノードＮ１、Ｎ３）の電圧が出力安定時の電位まで上昇し、ＮＭＯＳトランジスタ１２２による出力端子１０４の放電動作が開始されるまで、出力信号の立ち下りに遅延が生じる場合がある。これに対して、本実施形態においては、制御回路１６０を備え、出力期間の切替直後に、制御回路１６０を一時的に活性化（スイッチ１６２を導通させ、トランジスタ１６１を活性化）させることにより、トランジスタ１２１、１２２のそれぞれのゲート電圧を、出力安定時における電位に瞬時に戻し（リセット作用）、遅延なく出力端子１０４への放電動作を開始させることができる。
【０１０６】
出力期間の切替時における出力信号の立ち下りの遅延を回避するには、出力期間の切替直後に出力増幅回路１２０のトランジスタ１２１、１２２のそれぞれのゲート電圧を出力安定時の電位に瞬時に戻すこと（リセット作用）が最も重要である。本実施形態の制御回路１６０は、このリセット作用を有する回路を簡単な構成で実現している。
【０１０７】
ここで、比較例（参考例）として、制御回路１６０の代わりに、ＰＭＯＳトランジスタ１２１のゲート（ノードＮ１）と高位電源端子ＶＤＤ間にスイッチを設ける構成について説明しておく。この比較例（参考例）は、図１の制御回路１６０において、ＰＭＯＳトランジスタ１６１を除き、ノードＮ１と高位電源端子ＶＤＤ間にスイッチ１６２のみの構成とした場合である。ノードＮ１と高位電源端子ＶＤＤ間のスイッチを出力期間の切替直後に一時的にオンとした場合、低位電源ＶＳＳ側へ大幅に低下しているトランジスタ１２１、１２２のゲート（ノードＮ１、Ｎ３）の電圧を引き上げる作用を生じる。しかし、このとき、ＰＭＯＳトランジスタ１２１のゲート（ノードＮ１）は、高位電源電圧ＶＤＤまで引き上げられ、ＮＭＯＳトランジスタ１２２のゲート（ノードＮ３）も、第２の連絡回路１５０Ｒを介して高位電源電圧ＶＤＤ付近まで引き上げられる。これは、ノードＮ１が電源電圧ＶＤＤまで引き上げられると、第２の連絡回路１５０ＲのＰＭＯＳトランジスタ１５２のゲート・ソース間電圧が拡大し、ノードＮ１、Ｎ３間に流れる電流が増加するためである。これにより、ＰＭＯＳトランジスタ１２１とＮＭＯＳトランジスタ１２２のゲート（ノードＮ１、Ｎ３）は高位電源ＶＤＤ付近まで上昇し、今度は、出力端子１０４の放電動作から充電動作への切替時に、出力信号の立ち上がりに遅延が発生する。
【０１０８】
以上より、出力増幅回路１２０のＰＭＯＳトランジスタ１２１のゲート（Ｎ１）とＮＭＯＳトランジスタ１２２のゲート（Ｎ３）間に浮遊電流源をなす第２の連絡回路１５０Ｒを備えた出力回路においては、出力増幅回路１２０のＰＭＯＳトランジスタ１２１とＮＭＯＳトランジスタ１２２のそれぞれのゲート電圧を、出力安定時の電位に瞬時に戻すこと（リセット作用）が必要である。
【０１０９】
本実施形態によれば、スイッチ１６２は、各出力期間の開始直後の十分短い所定期間（ｔ０−ｔ０ａ）にオンとされ、後続期間（ｔ０ａ−ｔ１）ではオフとされ、制御回路１６０は、該所定期間（ｔ０−ｔ０ａ）に、出力増幅回路１２０のトランジスタ１２１、１２２のゲート（ノードＮ１、Ｎ３）の電圧を、出力安定時の電圧付近に戻す電流を供給する。制御回路１６０が供給する電流は、出力回路１００Ａの動作を妨げる作用ではなく、入力信号ＶＩの変化に伴って、出力回路１００Ａが、負荷の充電動作から放電動作に切り替わることを補助する作用をなすものであることから、その電流値は、トランジスタ１２１、１２２のゲート容量の充電に必要な程度での小電流でよく、消費電力の増加という問題は生じない。
【０１１０】
本実施形態の構成は、図１８、図１９の正極性電圧出力動作を行う出力回路（正ＤＡＣ信号が入力される差動段１４又は２４と正専用出力段１３）への応用が可能である。あるいは、ＶＭＬ＝ＶＳＳとし、階調電圧出力動作を行う出力回路への応用が可能である。
【０１１１】
本実施形態によれば、制御回路１６０を備えたことにより、出力端子１０４の充電動作から放電動作への出力期間の切替時の出力信号の遅延を回避することが可能となる。なお、上記実施形態の説明では、入力信号が電源電圧ＶＤＤ又はＶＭＬ付近で変化する場合の最も顕著な例について説明したが、本発明は、この例に限定されるものでないことは勿論である。以下の実施形態の説明についても同様である。
【０１１２】
＜実施形態２＞
次に本発明の第２の実施形態を説明する。図３は、本発明の第２の実施形態の構成を示す図である。図３を参照すると、本実施形態の出力回路１００Ｂにおいては、差動入力段１１０、第１、第２のカレントミラー１３０、１４０、第１、第２の連絡回路１５０Ｌ、１５０Ｒは前記第１の実施形態（図１）と同一である。出力増幅回路１２０は、中位電源電圧ＶＭＨが供給されるＶＭＨ電源端子にソースが接続され、ゲートが第２の連絡回路１５０Ｒの一端に接続され、ドレインが出力端子１０４に接続されたＰＭＯＳトランジスタ１２１と、ＶＳＳ電源端子にソースが接続され、ゲートが、第２の連絡回路１５０Ｒの他端に接続され、ドレインが出力端子１０４に接続されたＮＭＯＳトランジスタ１２２とを備えている。ここで、電源端子電圧は、ＶＳＳ＜ＶＭＨ≦ＶＤＤである。
【０１１３】
本実施形態の出力回路１００Ｂは、前記第１の実施形態の制御回路１６０の代わりに、制御回路１７０を備えている。すなわち、前記第１の実施形態において、制御回路１６０は、スイッチ１６２とＰＭＯＳトランジスタ１６１で構成されていたが、本実施形態において、制御回路１７０は、ＶＳＳ電源端子にソースが接続され、ゲートがＮＭＯＳトランジスタ１２２のゲート（ノードＮ３）に接続されたＮＭＯＳトランジスタ１７１と、ＮＭＯＳトランジスタ１７１のドレインと、ＮＭＯＳトランジスタ１２２のゲート間に接続されたスイッチ１７２を備えている。スイッチ１７２がオンのとき、ＮＭＯＳトランジスタ１２２のゲートは、ＮＭＯＳトランジスタ１７１のゲート及びドレインに接続され、ダイオード接続として活性化される。すなわち、ＮＭＯＳトランジスタ１２２のゲート電圧が、電源電圧ＶＳＳ＋Ｖｔｎ以上のとき（ただし、ＶｔｎはＮＭＯＳトランジスタ１７１の閾値電圧）、スイッチ１７２がオンすると、ＮＭＯＳトランジスタ１７１がオンし、ＮＭＯＳトランジスタ１２２のゲート電圧は、電源ＶＳＳ側にプルダウンされる。このとき、電圧（ＶＳＳ＋Ｖｔｎ）は、出力端子１０４の出力電圧ＶＯが安定状態のＮＭＯＳトランジスタ１２２のゲート電圧に近い値に設定されており、制御回路１７０は、スイッチ１７２がオンになると、ＮＭＯＳトランジスタ１２２のゲート電圧を出力安定時の電圧付近に戻す作用（リセット作用）を生じる。スイッチ１７２がオフのときは、制御回路１７０の電源ＶＳＳへのパスはオフとされ、ＮＭＯＳトランジスタ１２２のゲートノードＮ３は、制御回路１７０の作用は受けない。なお、スイッチ１７２は、図２のスイッチ１６２と同様、各出力期間の開始直後の十分短い所定期間（図２のｔ０−ｔ０ａ、ｔ１−ｔ１ａ・・・）にオンとされ、１出力期間内の後続期間（ｔ０ａ−ｔ１、ｔ１ａ−ｔ２、ｔ２ａ−ｔ３・・・）ではオフとされる。
【０１１４】
表示装置のデータ線等重負荷を高速に駆動（カラム反転駆動）する場合において、例えばＶＭＨ＝ＶＤＤ／２とした場合、図３の出力回路の入力電圧ＶＩが低位電源ＶＳＳ付近（出力端子１０４の放電動作）から中位電源ＶＭＨ付近（出力端子１０４の充電動作）に切り替わるとき、出力期間の切替り時点で、出力増幅回路１２０のトランジスタ１２１、１２２のゲート（ノードＮ１、Ｎ３）の電圧が中位電源ＶＭＨを上回って大幅に上昇していても、出力期間の切替り直後に、制御回路１７０において、スイッチ１７２が一時的にオンとされ、ＮＭＯＳトランジスタ１７１がダイオード接続形態として活性化（オン）されるため、ＮＭＯＳトランジスタ１２２のゲートノードＮ３は、電源電圧ＶＳＳからＮＭＯＳトランジスタ１７１の閾値電圧Ｖｔｎ程度高い電位、すなわち出力安定時のＮＭＯＳトランジスタ１２２のゲート電圧付近まで瞬時に引き下げられる。
【０１１５】
また、ＰＭＯＳトランジスタ１２１のゲートノードＮ１も、ＮＭＯＳトランジスタ１２２のゲートノードＮ３の電圧引き下げ作用に伴い、浮遊電流源をなす第２の連絡回路５０Ｒを介して出力安定時のゲート電圧付近まで引き下げられる。すなわち、制御回路１７０は、スイッチ１７２のオン期間に、出力増幅回路１２０のトランジスタ１２１、１２２のゲート電圧を出力安定状態におけるトランジスタ１２１、１２２のそれぞれのゲート電圧に近い電圧に戻す作用（リセット作用）を有する。このため、制御回路１７０のスイッチ１７２がオフとされ次第、入力信号電圧ＶＩに応じた駆動が速やかに開始され、出力信号の遅延は生じない。
【０１１６】
このように、本実施形態によれば、出力期間の切替時点において、出力増幅回路１２０のＮＭＯＳトランジスタ１２２のゲート電圧がＶＭＨより上昇していても、出力期間の切替直後に、一時的に制御回路１７０を活性化させることにより、次の出力期間の出力信号の遅延は回避される。なお、出力期間の前後で入力信号（ＶＩ）の電圧が変化しない場合であっても、制御回路１７０を動作させてよい。
【０１１７】
一方、本実施形態の構成をとらず、制御回路１７０を欠いている場合、図３の出力回路の入力信号電圧ＶＩが低位電源ＶＳＳ付近から中位電源ＶＭＨ付近に切り替わるとき、出力増幅回路１２０のトランジスタ１２１、１２２のゲート（ノードＮ１、Ｎ３）の電圧が中位電源ＶＭＨを上回って大幅に上昇していると、ＰＭＯＳトランジスタ１２１はオフ状態、ＮＭＯＳトランジスタ１２２はオン状態である。このため、出力端子１０４への充電動作の開始には、トランジスタ１２１、１２２のそれぞれのゲート（ノードＮ１、Ｎ３）の電圧が、一旦、出力安定時の電位までそれぞれ低下し、さらに、ＰＭＯＳトランジスタ１２１がオン状態、且つ、ＮＭＯＳトランジスタ１２２がオフ状態となる電位へそれぞれ低下するまでの時間を要する。したがって、入力電圧ＶＩが低位電源ＶＳＳ付近から中位電源ＶＭＨ付近に切り替わる出力期間の切替時点から、ＰＭＯＳトランジスタ１２１による出力端子１０４への充電動作開始時間まで、出力信号の立ち上がりに遅延が生じる。なお、トランジスタ１２１、１２２のそれぞれのゲート（ノードＮ１、Ｎ３）の電圧の低下に要する時間は、出力回路のアイドリング電流値に依存し、アイドリング電流値を大きくすれば出力遅延時間は多少短縮されるが、消費電力が大幅に増加する。
【０１１８】
また、表示装置のデータ線等重負荷を高速駆動する場合において、例えばＶＭＨ＝ＶＤＤとした場合、図３の出力回路の入力電圧ＶＩが低位電源ＶＳＳ付近から電源ＶＭＨ（＝ＶＤＤ）付近に切り替わるとき、出力期間の切替時点で、出力増幅回路１２０のトランジスタ１２１、１２２のゲート（ノードＮ１、Ｎ３）の電圧が高位電源ＶＤＤ付近まで大幅に上昇している場合がある。このとき、ＰＭＯＳトランジスタ１２１はオフ状態、ＮＭＯＳトランジスタ１２２はオン状態である。
【０１１９】
図３の制御回路１７０を備えていない場合には、トランジスタ１２１、１２２のそれぞれのゲート（ノードＮ１、Ｎ３）の電圧が、高位電源ＶＤＤ付近から、出力安定時の電位まで低下し、ターンオンしたＰＭＯＳトランジスタ１２１による出力端子１０４の充電動作が開始されるまで、出力信号の立ち上がりに遅延が生じる場合がある。これに対して、本実施形態によれば、制御回路１７０を備えたことで、出力期間の切替直後に制御回路１７０を一時的に活性化させることにより、トランジスタ１２１、１２２のそれぞれのゲート電圧を、出力安定時の電位に瞬時に戻し（リセット作用）、遅延なく出力端子１０４の充電動作を開始させることができる。
【０１２０】
本実施形態は、図１８、図１９の負極性電圧出力動作を行う出力回路（負ＤＡＣ信号が入力される差動段１４又は２４と負専用出力段２３）への応用が可能である。あるいは、ＶＭＨ＝ＶＤＤとし、階調電圧出力動作を行う出力回路への応用が可能である。制御回路１７０を備えた図３の構成とすることで、出力端子１０４の放電動作から充電動作への出力期間の切替時の出力遅延を回避することが可能となる。
【０１２１】
＜実施形態３＞
次に本発明の第３の実施形態を説明する。図４は、本発明の第３の実施形態の構成を示す図である。図４に示すように、本実施形態の出力回路１００Ｃにおいては、差動入力段１１０、第１、第２のカレントミラー１３０、１４０、第１、第２の連絡回路１５０Ｌ、１５０Ｒは前記第１の実施形態と同一である。出力増幅回路１２０は、前記第１の実施形態と同様、ＶＤＤ電源端子にソースが接続され、ゲートが第２の連絡回路１５０Ｒの一端に接続され、ドレインが出力端子１０４に接続されたＰＭＯＳトランジスタ１２１と、ＶＭＬ電源端子にソースが接続され、ゲートが、第２の連絡回路１５０Ｒの他端に接続され、ドレインが出力端子１０４に接続されたＮＭＯＳトランジスタ１２２と、を備えている。電源端子電圧はＶＳＳ≦ＶＭＬ＜ＶＤＤである。
【０１２２】
本実施形態の出力回路１００Ｃでは、ＶＤＤ電源端子とＰＭＯＳトランジスタ１２１のゲート間に接続された制御回路１６０と、ＶＭＬ電源端子とＮＭＯＳトランジスタ１２２のゲート間に接続された制御回路１７０を備えている。制御回路１６０の回路構成は、図１に示した制御回路１６０と同一である。
【０１２３】
制御回路１６０による出力端子１０４の充電動作から放電動作への切替時の出力信号の遅延回避動作は、前記第１の実施形態と同一であるため説明は省略する。
【０１２４】
制御回路１７０は、図３に示した制御回路１７０と同一構成とされ、ＮＭＯＳトランジスタ１７１とスイッチ１７２を備えているが、ＮＭＯＳトランジスタ１７１のソースの接続先がＶＳＳ電源端子ではなく、ＶＭＬ電源端子である点が、図３に示した制御回路１７０と相違している。なお、制御回路１７０のＮＭＯＳトランジスタ１７１の閾値電圧Ｖｔｎは、電圧（ＶＭＬ＋Ｖｔｎ）が、出力安定時の出力増幅回路１２０のＮＭＯＳトランジスタ１２２のゲート電圧付近となる値に設定される。
【０１２５】
制御回路１７０の作用について説明する。表示装置のデータ線等重負荷を高速に駆動（例えばカラム反転駆動）する場合において、例えばＶＭＬ＝ＶＤＤ／２とした場合、図４の出力回路の入力電圧ＶＩが中位電源ＶＭＬ付近（出力端子１０４の放電動作）から高位電源ＶＤＤ付近（出力端子１０４の充電動作）に切り替わるとき、出力期間の切り替り時点で、出力増幅回路１２０のトランジスタ１２１、１２２のゲート（ノードＮ１、Ｎ３）の電圧が高位電源ＶＤＤ付近まで上昇している場合があり得る。このとき、ＰＭＯＳトランジスタ１２１はオフ状態、ＮＭＯＳトランジスタ１２２はオン状態であるため、制御回路１７０を備えていない場合には、トランジスタ１２１、１２２のそれぞれのゲート（ノードＮ１、Ｎ３）の電圧が出力安定時の電位まで低下し、ＰＭＯＳトランジスタ１２１がターンオンして出力端子１０４の充電動作が開始されるまで、出力信号の立ち上がりに遅延が生じる場合がある。
【０１２６】
本実施形態によれば、制御回路１７０を備えており、出力期間の切替時点で、出力増幅回路１２０のトランジスタ１２１、１２２のゲート（ノードＮ１、Ｎ３）の電圧が高位電源ＶＤＤ付近まで上昇していても、出力期間の切替時点の直後に、制御回路１７０において、スイッチ１７２が一時的にオンとされ、ＮＭＯＳトランジスタ１７１がダイオード接続形態として活性化（オン）されるため、ＮＭＯＳトランジスタ１２２のゲートノードＮ３は、電源電圧ＶＭＬからＮＭＯＳトランジスタ１７１の閾値電圧Ｖｔｎ程度高い電位、すなわち、出力安定時のＮＭＯＳトランジスタ１２２のゲート電圧付近まで、瞬時に引き下げられる。
【０１２７】
また、ＰＭＯＳトランジスタ１２１のゲートノードＮ１も、ＮＭＯＳトランジスタ１２２のゲートノードＮ３の電圧引き下げ作用に伴い、浮遊電流源をなす第２の連絡回路５０Ｒを介して、出力安定時のＰＭＯＳトランジスタ１２１のゲート電圧付近まで引き下げられる。すなわち、制御回路１７０は、スイッチ１７２のオン期間に、出力増幅回路１２０のトランジスタ１２１、１２２のゲート電圧を、出力安定状態におけるトランジスタ１２１、１２２のそれぞれのゲート電圧に近い電圧に戻す作用（リセット作用）を有する。このため、制御回路１７０のスイッチ１７２がオフとされ次第、入力電圧ＶＩに応じた駆動が速やかに開始され、出力信号の遅延は生じない。このように、本実施形態によれば、出力期間の切替り直前において、出力増幅回路１２０のＮＭＯＳトランジスタ１２２のゲート電圧が高位電源ＶＤＤ付近まで上昇していても、出力期間の切替直後に一時的に制御回路１７０を活性化させることにより、次の出力期間の出力信号の立ち上がりの遅延は回避される。
【０１２８】
表示装置のデータ線等重負荷を高速に駆動する場合において、例えばＶＭＬ＝ＶＳＳとした場合、前記第２の実施形態（ＶＭＨ＝ＶＤＤとした場合）と同様に、制御回路１７０によるＮＭＯＳトランジスタ１２２のゲートノードＮ３に対するリセット作用により、放電動作から充電動作への切替時の出力信号の遅延が回避される。
【０１２９】
＜実施形態４＞
次に本発明の第４の実施形態を説明する。図５は、本発明の第４の実施形態の構成を示す図である。図５を参照すると、本実施形態の出力回路１００Ｄは、図４の前記第３の実施形態の出力回路１００Ｃにおける制御回路１７０を、制御回路１７５で置き換えたものである。ここで、電源端子電圧は、ＶＳＳ≦ＶＭＬ＜ＶＤＤである。
【０１３０】
制御回路１６０は、図４の前記第３の実施形態の出力回路１００Ｃの制御回路１６０と同一である。制御回路１６０による、出力端子１０４の充電動作から放電動作への切替時の出力信号の遅延回避動作は、前記第１の実施形態と同一であるため説明は省略する。
【０１３１】
制御回路１７５は、ソースがＮＭＯＳトランジスタ１２２のゲートに接続され、ゲートがＶＭＬ電源端子に接続されたＰＭＯＳトランジスタ１７３と、ＰＭＯＳトランジスタ１７３のドレインとＶＭＬ電源端子間に接続されたスイッチ１７４を備えている。スイッチ１７４がオンのとき、ＰＭＯＳトランジスタ１７３はダイオード接続形態として活性化（オン）される。なお、制御回路１７５のＰＭＯＳトランジスタ１７３の閾値電圧｜Ｖｔｐ｜（絶対値）は、電圧（ＶＭＬ＋｜Ｖｔｐ｜）が、出力安定時の出力増幅回路１２０のＮＭＯＳトランジスタ１２２のゲート電圧付近となるような値に設定される。
【０１３２】
本実施形態では、前記第３の実施形態の出力回路１００Ｃの制御回路１７０と同様に、制御回路１７５によるＮＭＯＳトランジスタ１２２のゲートノードＮ３に対するリセット作用により、負荷の放電動作から充電動作への切替時の出力信号の立ち上がりの遅延が回避される。また、前記第１、第３の実施形態と同様、制御回路１６０によるＰＭＯＳトランジスタ１２１のゲートノードＮ１に対するリセット作用により、負荷の充電動作から放電動作への切替時の出力信号の立ち下りの遅延が回避される。
【０１３３】
＜実施形態５＞
次に本発明の第５の実施形態を説明する。図６は、本発明の第５の実施形態の構成を示す図である。図６を参照すると、本実施形態の出力回路１００Ｅは、図３の前記第２の実施形態の出力回路１００Ｂに、制御回路１６５をさらに追加したものである。ここで、電源端子電圧は、ＶＳＳ＜ＶＭＨ≦ＶＤＤである。
【０１３４】
制御回路１７０は、図３の前記第２の実施形態の制御回路１７０と同一である。制御回路１７０による、出力端子１０４の放電動作から充電動作への切替時の出力信号の遅延回避動作は、前記第２の実施形態と同一であるため説明は省略する。
【０１３５】
制御回路１６５は、ソースがＰＭＯＳトランジスタ１２１のゲートノードＮ１に接続され、ゲートがＶＭＨ電源端子に接続されたＮＭＯＳトランジスタ１６３と、ＮＭＯＳトランジスタ１６３のドレインとＶＭＨ電源端子間に接続されたスイッチ１６４を備えている。スイッチ１６４がオンのとき、ＮＭＯＳトランジスタ１６３はダイオード接続形態として活性化（オン）される。また、制御回路１６５のＮＭＯＳトランジスタ１６３の閾値電圧Ｖｔｎは、電圧（ＶＭＨ−Ｖｔｎ）が、出力安定時の出力増幅回路１２０のＰＭＯＳトランジスタ１２１のゲート電圧付近となるような値に設定される。
【０１３６】
本実施形態では、前記第２の実施形態の制御回路１７０と同様に、制御回路１７０によるＮＭＯＳトランジスタ１２２のゲートノードＮ３に対するリセット作用により、出力端子１０４の充電動作から放電動作への切替時の出力信号の遅延が回避される。
【０１３７】
制御回路１６５の作用について説明する。表示装置のデータ線等重負荷の高速駆動（例えばカラム反転駆動）において、例えば中位電源電圧ＶＭＨ＝ＶＤＤ／２とした場合、図６の出力回路の入力電圧ＶＩが中位電源ＶＭＨ付近（出力端子１０４の充電動作）から低位電源ＶＳＳ付近（出力端子１０４の放電動作）に切り替わるとき、出力期間の切替時点で、出力トランジスタ１２１、１２２のゲート電圧が低位電源ＶＳＳ付近まで低下している場合がありうる。このとき、ＰＭＯＳトランジスタ１２１はオン状態、ＮＭＯＳトランジスタ１２２はオフ状態であるため、制御回路１６５を備えていない場合には、トランジスタ１２１、１２２のそれぞれのゲート（ノードＮ１、Ｎ３）の電圧が出力安定時の電位まで上昇し、ＮＭＯＳトランジスタ１２２がオンして出力端子１０４の放電動作が開始されるまで、出力信号の立ち下がりに遅延が生じる場合がある。
【０１３８】
これに対して、本実施形態によれば、制御回路１６５を備えており、出力期間の切替時点で、出力増幅回路１２０のトランジスタ１２１、１２２のゲート（ノードＮ１、Ｎ３）の電圧が低位電源ＶＳＳ付近まで低下していても、出力期間の切替時点直後に、制御回路１６５において、スイッチ１６４が一時的にオンとされ、ダイオード接続形態のＮＭＯＳトランジスタ１６３が活性化（オン）されるため、ＰＭＯＳトランジスタ１２１のゲートノードＮ１は、出力安定時のＰＭＯＳトランジスタ１２１のゲート電圧付近まで、瞬時に引き上げられる。
【０１３９】
また、出力増幅回路１２０のＮＭＯＳトランジスタ１２２のゲートノードＮ３も、ＰＭＯＳトランジスタ１２１のゲートノードＮ１の電圧引き上げ作用に伴い、浮遊電流源をなす第２の連絡回路５０Ｒを介して出力安定時のＮＭＯＳトランジスタ１２２のゲート電圧付近まで引き上げられる。
【０１４０】
すなわち、制御回路１６５は、スイッチ１６４のオン期間に、出力増幅回路１２０のトランジスタ１２１、１２２のゲート電圧を出力安定状態におけるトランジスタ１２１、１２２のそれぞれのゲート電圧に近い電圧に戻す作用（リセット作用）を有する。このため、制御回路１６５のスイッチ１６４がオフとされ次第、入力電圧ＶＩに応じた駆動（放電駆動）が速やかに開始され、出力信号の立ち下りに遅延は生じない。
【０１４１】
＜実施形態６＞
次に本発明の第６の実施形態を説明する。図７は、本発明の第６の実施形態の構成を示す図である。図７を参照すると、本実施形態は、図１８、図１９に示した関連技術の正専用出力段１３、負専用出力段２３に、前記第１、第２の実施形態の制御回路１６０、１７０をそれぞれ適用した構成（出力回路１００Ｆ）である。なお、図１８、図１９に示した関連技術の構成、動作等は、背景技術で説明済みであることから、以下では、その説明は省略する。
【０１４２】
液晶表示装置の駆動においては、正ＤＡＣ／負ＤＡＣ信号の出力回路１００Ｆへの入力制御を行うスイッチ回路４（ＳＷ４１〜ＳＷ４４）は、正ＤＡＣと負ＤＡＣ間で信号ショートが起きないようにするため、またＤＡＣ選択信号の遷移ノイズの出力回路への入力を防ぐため、各出力期間ごとに、正ＤＡＣ／負ＤＡＣ信号の出力回路への入力を一時的に遮断するように制御されている。その入力遮断期間に、制御回路１６０、１７０のスイッチ１６２、１７２をオンするように制御してもよい。
【０１４３】
また、液晶表示装置の駆動において、出力回路の正専用出力段１３と負専用出力段２３の出力ノード（１１、２１）から出力される正極出力信号／負極出力信号を、極性反転信号に応じて、奇数番目のデータ線と偶数番目のデータ線に切替えて出力する出力制御を行うスイッチ回路３（ＳＷ３１〜ＳＷ３４）は、正専用出力段１３と負専用出力段２３の出力ノード（１１、２１）間で信号ショートが起きないようにするため、また出力回路の正極／負極出力信号の遷移ノイズのデータ線への伝達を防止するため、各出力期間毎に、出力ノード（１１、２１）からデータ線への出力を一時的に遮断するように制御されている。その出力遮断期間に、制御回路１６０、１７０のスイッチ１６２、１７２をオンするように制御してもよい。
【０１４４】
スイッチ１６２、１７２は、スイッチＳＷ４１〜ＳＷ４４が各出力期間で共にオフ期間になるときに、オンとしてもよい。
【０１４５】
あるいは、スイッチ１６２は、スイッチＳＷ３１、ＳＷ３２が各出力期間で共にオフ期間になるときにオンとし、スイッチ１７２は、スイッチＳＷ３３、ＳＷ３４が各出力期間で共にオフ期間になるときにオンとしてもよい。
【０１４６】
本実施形態によれば、正専用出力段１３における正極出力信号（端子１１の信号）のＶＤＤ側からＶＭＬ側への立ち下り波形の遅延と、負専用出力段２３における負極出力信号（端子２１の信号）のＶＳＳ側からＶＭＨ側への立ち上がり波形の遅延を回避することができる。
【０１４７】
＜実施形態７＞
次に本発明の第７の実施形態を説明する。図８は、本発明の第７の実施形態の構成を示す図である。本実施形態では、スイッチ回路４（ＳＷ４１〜ＳＷ４４）のオン／オフ制御に対応して制御回路１６０、１７０のスイッチ１６２、１７２のオン／オフ制御を行う構成（出力回路１００Ｇ）である。図９は、図８の構成における各スイッチのオン／オフ制御を示すタイミング図である。図８は、図１８、図１９に示した関連技術の正専用出力段１３、負専用出力段２３に、前記第１、第２の実施形態の制御回路１６０、１７０をそれぞれ適用した構成（１６０Ａ、１７０Ａ）である。
【０１４８】
正ＤＡＣ信号と負ＤＡＣ信号の出力回路への入力を切替制御するスイッチ回路４（ＳＷ４１〜ＳＷ４４）による各出力期間開始直後の入力遮断期間に、制御回路１６０、１７０のスイッチ１６２、１７２をオンさせる場合、スイッチ１６２、１７２がそれぞれ１個のスイッチトランジスタである場合、スイッチ回路４（ＳＷ４１〜ＳＷ４４）の制御信号Ｓ１〜Ｓ４をそのまま利用することができない。したがって、スイッチ１６２、１７２用に追加の制御信号が必要となる。
【０１４９】
正ＤＡＣ信号と差動段１４、２４の入力端子１２、２２間の接続を制御するスイッチＳＷ４１、ＳＷ４２はＣＭＯＳ構成又はＰＭＯＳトランジスタで構成することができ、制御信号Ｓ１、Ｓ２によりそれぞれオン・オフ制御され（スイッチＳＷ４１、ＳＷ４２は制御信号Ｓ１、Ｓ２がＬｏｗのときオン）、負ＤＡＣ信号と差動段１４、２４の入力端子１２、２２間の接続を制御するスイッチＳＷ４３、ＳＷ４４は、ＣＭＯＳ構成又はＮＭＯＳトランジスタで構成することができ、制御信号Ｓ３、Ｓ４により、オン・オフが制御される（スイッチＳＷ４３、ＳＷ４４は制御信号Ｓ３、Ｓ４がＨｉｇｈのときオン）。図８には、スイッチＳＷ４１、ＳＷ４２はＰＭＯＳトランジスタで構成し、スイッチＳＷ４３、ＳＷ４４はＮＭＯＳトランジスタで構成した例を示す。
【０１５０】
また、スイッチＳＷ４１、ＳＷ４３は、極性反転信号ＰＯＬがＨｉｇｈのとき、各出力期間の入力遮断期間にオフ、１出力期間内の後続期間にオンとされ、極性反転信号ＰＯＬがＬｏｗのとき、１出力期間を通してオフとされる。
【０１５１】
スイッチＳＷ４２、ＳＷ４４は、極性反転信号ＰＯＬがＬｏｗのとき、各出力期間の入力遮断期間にオフ、１出力期間内の後続期間にオンとされ、極性反転信号ＰＯＬがＨｉｇｈのとき、１出力期間を通してオフとされる。
【０１５２】
このため、本実施形態では、制御回路１６０Ａにおいて、図７の制御回路１６０のスイッチ１６２を、直列形態のＰＭＯＳトランジスタ１６２Ａ、１６２Ｂで構成し、図７の制御回路１７０のスイッチ１７２を、直列形態のＮＭＯＳトランジスタ１７２Ａ、１７２Ｂで構成している。ＮＭＯＳトランジスタ１７２Ａ、１７２Ｂのゲートに、スイッチＳＷ４１、ＳＷ４２を制御する制御信号Ｓ１、Ｓ２をそれぞれ入力し、ＰＭＯＳトランジスタ１６２Ａ、１６２Ｂのゲートに、スイッチＳＷ４３、ＳＷ４４のオン・オフを制御する制御信号Ｓ３、Ｓ４をそれぞれ入力している。なお、ＮＭＯＳトランジスタ１７２Ａ、１７２Ｂの接続順は入替えてもよい。同様に、ＰＭＯＳトランジスタ１６２Ａ、１６２Ｂの接続順も入替えてよい。
【０１５３】
これにより、制御回路１６０Ａ、１７０Ａにおいて、スイッチ回路４（ＳＷ４１〜ＳＷ４４）のオン、オフを制御する制御信号Ｓ１〜Ｓ４を、そのまま利用することができ、追加の制御信号は不要となる。
【０１５４】
図９では、スイッチ回路５（ＳＷ５１〜ＳＷ５８）、スイッチ回路６（ＳＷ６１〜ＳＷ６４）の制御信号は、スイッチ回路４（ＳＷ４１〜ＳＷ４４）の制御信号Ｓ１〜Ｓ４を共用する例を示している。
【０１５５】
入力遮断期間及び出力遮断期間を除いた負荷駆動期間において、スイッチＳＷ３１、ＳＷ３３、ＳＷ４１、ＳＷ４３、ＳＷ５１、ＳＷ５３、ＳＷ５７、ＳＷ５５、ＳＷ６１、ＳＷ６３がオン状態、スイッチＳＷ３２、ＳＷ３４、ＳＷ４２、ＳＷ４４、ＳＷ５２、ＳＷ５４、ＳＷ５６、ＳＷ５８、ＳＷ６２、ＳＷ６４がオフ状態となるパタン１（接続形態１）と、オン・オフの状態がその逆のパタン２（接続形態２）とが、極性反転信号（ＰＯＬ）の反転に同期して切り替えられる。
【０１５６】
極性反転信号（ＰＯＬ）がＬｏｗのとき、パタン２、
極性反転信号（ＰＯＬ）がＨｉｇｈのとき、パタン１
とされる。
【０１５７】
スイッチトランジスタ１６２Ａ、１６２Ｂ、１７２Ａ、１７２Ｂは、スイッチＳＷ４１、ＳＷ４２、ＳＷ４３、ＳＷ４４とオン／オフが逆になる。
【０１５８】
極性反転信号（ＰＯＬ）がＬｏｗのとき、１出力期間の開始直後の入力遮断期間（期間ｔ０−ｔ０ａ）では、制御信号Ｓ２、Ｓ４はそれぞれＨｉｇｈ、Ｌｏｗとされ、スイッチＳＷ４２、ＳＷ４４はオフとされ、スイッチ１７２Ｂ、１６２Ｂはオンとされる。１出力期間内の後続期間（期間ｔ０ａ−ｔ１）では、制御信号Ｓ２、Ｓ４のＬｏｗ、Ｈｉｇｈにより、スイッチＳＷ４２、ＳＷ４４はオンとされ、スイッチ１７２Ｂ、１６２Ｂはオフとされる。一方、制御信号Ｓ１、Ｓ３は、１出力期間を通して、それぞれＨｉｇｈ、Ｌｏｗとされ、スイッチＳＷ４１、ＳＷ４３はオフとされ、スイッチ１７２Ａ、１６２Ａはオンとされる。
【０１５９】
極性反転信号（ＰＯＬ）がＨｉｇｈのとき、１出力期間の開始直後の入力遮断期間（期間ｔ１−ｔ１ａ、ｔ２−ｔ２ａ、ｔ３−ｔ３ａ）では、制御信号Ｓ１、Ｓ３はＨｉｇｈ、Ｌｏｗとされ、スイッチＳＷ４１、ＳＷ４３はオフとされ、スイッチ１７２Ａ、１６２Ａはオンとされる。１出力期間内の後続期間（期間ｔ１ａ−ｔ２、ｔ２ａ−ｔ３、ｔ３ａ−ｔ４）では、制御信号Ｓ１、Ｓ３のＬｏｗ、Ｈｉｇｈにより、スイッチＳＷ４１、ＳＷ４３はオンとされ、スイッチ１７２Ａ、１６２Ａはオフとされる。一方、制御信号Ｓ２、Ｓ４は、１出力期間を通して、それぞれＨｉｇｈ、Ｌｏｗとされ、スイッチＳＷ４２、ＳＷ４４はオフとされ、スイッチ１７２Ｂ、１６２Ｂはオンとされる。
【０１６０】
極性反転信号（ＰＯＬ）がＬｏｗのときの入力遮断期間（期間ｔ０−ｔ０ａ）では、制御信号Ｓ１、Ｓ２により、スイッチ１７２Ａ、１７２Ｂが共にオンとされ、制御信号Ｓ３、Ｓ４により、スイッチ１６２Ａ、１６２Ｂが共にオンとされる。
【０１６１】
これにより、制御回路１６０のＰＭＯＳトランジスタ１６１がダイオード接続形態として活性化（オン）され、正専用出力段１３の出力端子１１の充電動作から放電動作への切替時の出力信号の立ち下りの遅延が回避される。また、制御回路１７０のＮＭＯＳトランジスタ１７１がダイオード接続形態として活性化（オン）され、負専用出力段２３の出力端子２１の放電動作から充電動作への切替時の出力信号に立ち上がりの遅延が回避される。
【０１６２】
図９において、図８の出力回路１００Ｇの出力端子１１、２１とデータ線（奇数、偶数）間との接続を切替えるスイッチ回路３（ＳＷ３１〜ＳＷ３４）のオフ期間は、好ましくは、スイッチ回路４（ＳＷ４１〜ＳＷ４４）のオフ期間を含むように設定する。
【０１６３】
図９の例では、極性反転信号ＰＯＬがＬｏｗのとき、スイッチＳＷ３２、ＳＷ３４のオフの期間は、スイッチＳＷ４２、ＳＷ４４のオフ期間の時間幅（制御信号Ｓ２、Ｓ４のＨｉｇｈパルス、Ｌｏｗパルスのパルス幅）を含む。極性反転信号ＰＯＬがＨｉｇｈのとき、スイッチＳＷ３１、ＳＷ３３のオフの期間は、ＳＷ４１、ＳＷ４３のオフ期間の時間幅（制御信号Ｓ１、Ｓ３のＨｉｇｈパルス、Ｌｏｗパルスのパルス幅）を含む。
【０１６４】
また、カラム反転駆動におけるスイッチ回路３（ＳＷ３１〜ＳＷ３４）は、ＤＡＣ選択信号の遷移ノイズの影響が小さい場合において、極性反転信号ＰＯＬの値が変わらないとき、１出力期間の切替ごとに一時的にオフとしないように制御することも可能である。スイッチ回路５（ＳＷ５１〜ＳＷ５８）及びスイッチ回路６（ＳＷ６１〜ＳＷ６４）についても同様である。
【０１６５】
＜実施形態１のシミュレーション結果＞
図１０は、図１に示した前記第１の実施形態の動作を説明する図であり、カラム反転駆動の正極性出力動作を行う出力回路のデータ線負荷近端波形（回路シミュレーション結果）を示す図である。図１０は、図１８、図１９に示した関連技術１の出力回路のシミュレーション（図２１）と同じ条件で行っている。図１の差動増幅回路（１００、１０５）は、電源ＶＤＤ（１６Ｖ）〜ＶＳＳ（０Ｖ）で動作し、出力増幅回路１２０により、負荷を電源ＶＤＤ（１６Ｖ）付近と電源ＶＭＬ（８Ｖ）付近に交流駆動する。
【０１６６】
図１０において、
（Ａ）は、図１９の入力スイッチＳＷ４１の制御と同様に、図１のスイッチ１６２のオン・オフを制御する制御信号、
（Ｂ）は、図１９の出力信号Ｖｏｕｔ１に対応する図１の出力電圧ＶＯ（正極出力電圧波形）、
（Ｃ）は、図１９の正専用出力段１３のＰＭＯＳトランジスタＭＰ１８に対応する図１の出力増幅回路１２０のＰＭＯＳトランジスタ１２１のゲート電圧波形、
（Ｄ）は、図１９の負専用出力段２３のＮＭＯＳトランジスタＭＮ１８に対応する図１の出力増幅回路１２０のＮＭＯＳトランジスタ１２２のゲート電圧波形である。なお、（Ｂ）、（Ｃ）、（Ｄ）には、図２１と同様に、負荷を、（ａ）１出力期間（２ｕｓ）毎に交流駆動したときの電圧波形と、（ｂ）３出力期間（６ｕｓ）毎に交流駆動したときの電圧波形を示している。
【０１６７】
図１０（Ｃ）、（Ｄ）において、
出力増幅回路１２０のトランジスタ１２１、１２２のゲート電圧は、１出力期間（２ｕｓ）毎に交流駆動した場合（波形（ａ））、電源ＶＤＤ（１６Ｖ）付近への充電動作から電源ＶＭＬ（８Ｖ）付近への放電動作に切り替わる時点（（Ｃ）、（Ｄ）の時刻７ｕｓ、１１ｕｓ、１５ｕｓ）で、電源ＶＭＬ（８Ｖ）以下にまで低下しているが、出力期間の開始直後に、スイッチ１６２が一時的にオンとされ、制御回路１６０のＰＭＯＳトランジスタ１６１がダイオード接続形態で活性化されることにより、出力増幅回路１２０のトランジスタ１２１、１２２のゲート電圧は出力安定時の電圧付近まで瞬時に戻っている。
【０１６８】
図１０（Ｂ）の出力電圧ＶＯの波形において、特に、充電動作から放電動作に切り替わる時刻７ｕｓに注目すると、１出力期間（２ｕｓ）毎に交流駆動した場合（波形（ａ））、３出力期間（６ｕｓ）毎に交流駆動した場合（波形（ｂ））と同様に、出力期間の切替り後の放電動作の立下り波形に、遅延は生じていない。これより、図１の前記第１の実施形態により、出力端子の充電動作から放電動作への切替において、出力信号遅延が回避されることが確認できた。また、図３〜図８の各実施形態（電源ＶＭＨ（８Ｖ）とした負極性出力動作を行う出力回路を含む）においても、同様に出力遅延の回避効果が確認できる。
【０１６９】
＜実施形態３のシミュレーション結果＞
図１１は、図４に示した前記第３の実施形態の動作を説明する図である。図１１には、電源端子電圧ＶＭＬ＝ＶＤＤとし、ドット反転駆動の出力回路のデータ線負荷近端波形（回路シミュレーション結果）が示されている。なお、図１１は、有機発光ダイオード表示装置の駆動における最高階調と最低階調の交流駆動にも対応する。また、駆動条件は、特に制限されるものでないが、ＶＤＤを１６Ｖ、ＶＳＳを０Ｖ、ＶＭＬ（＝ＶＳＳ）を０Ｖとしている。データ線負荷は、容量２００ｐＦ（ピコファラッド）、抵抗１０ｋΩ（キロオーム）としている。出力信号の振幅は、カラム反転駆動（図１０）の約２倍となるため、１出力期間は３．５ｕｓ（マイクロ秒）としている。制御回路１６０、１７０の効果を確認するため、図４の制御回路１６０、１７０有り（波形（ｄ））、図４の制御回路１６０、１７０無し（波形（ｃ））の比較結果を示す。
【０１７０】
図１１において、（Ａ）は図４のスイッチ１６２、１７２のオン・オフを制御する制御信号、（Ｂ）は図４の出力回路の出力波形（図４の制御回路１６０、１７０の有り／無しの出力電圧ＶＯ（波形（ｄ）／（ｃ）））、（Ｃ）は、図４のＰＭＯＳトランジスタ１２１のゲート電圧波形（図４の制御回路１６０、１７０の有り／無しのゲート電圧波形（波形（ｄ）／（ｃ）））、（Ｄ）は、図４のＮＭＯＳトランジスタ１２２のゲート電圧波形（図４の制御回路１６０、１７０の有り／無しのゲート電圧波形（波形（ｄ）／（ｃ）））である。
【０１７１】
図４の制御回路１６０、１７０が設けられない場合、重負荷、高駆動周波数のドット反転駆動において、出力増幅回路１２０のＰＭＯＳトランジスタ１２１、ＮＭＯＳトランジスタ１２２のゲート電位が１出力期間内に出力安定状態時の電位に戻っていないと、次の出力期間で、出力信号に遅延が発生する（図１１の（Ｂ）の（ｃ））。
【０１７２】
例えば、図１１の（Ｃ）において、出力期間の切替時点である時刻４．５ｕｓで出力端子１０４の充電動作から放電動作に切り替わるが、出力期間の切替時点（時刻４．５ｕｓ）で、ＰＭＯＳトランジスタ１２１のゲート電圧はＶＳＳ付近であり、出力安定状態時の電位に戻っていないため（図１１の（Ｃ）の（ｃ））、出力電圧ＶＯの立下りに遅延が生じている（図１１の（Ｂ）の波形（ｃ））。
【０１７３】
また図１１の（Ｄ）の出力期間の切替時点である時刻８ｕｓでは、出力端子１０４の放電動作から充電動作に切り替わるが、出力期間の切替時点（時刻８ｕｓ）でＮＭＯＳトランジスタ１２２のゲート電圧が出力安定状態時の電位に戻っていない（波形（ｃ））。このため、図１１の（Ｂ）の出力電圧ＶＯ（波形（ｃ））の立ち上がりに遅延が生じている。すなわち、差動増幅回路（１１０、１０５）と出力増幅回路（１２０）の電源電圧範囲が同じ場合でも、重負荷、高駆動周波数の駆動においては、出力期間の切替りで出力遅延が発生する場合があることが示されている。
【０１７４】
一方、図４に示した前記第３の実施形態においては、制御回路１６０、１７０を有する場合（図１１の（Ｂ）、（Ｃ）、（Ｄ）の波形（ｄ））、１出力期間（１Ｈ）ごとに出力期間の開始直後にスイッチ１６２、１７２が一時的にオンとされ、制御回路１６０のＰＭＯＳトランジスタ１６１及び制御回路１７０のＮＭＯＳトランジスタ１７１が活性化されることにより、出力増幅回路１２０のトランジスタ１２１、１２２のゲート電圧は出力安定時の電圧付近まで瞬時に戻される。このため、出力期間が短い場合でも、出力信号遅延は発生しない。例えば、図１１の（Ｃ）の時刻４．５ｕｓでは、出力端子１０４の充電動作から放電動作に切り替わるが、出力期間の切替時（時刻４．５ｕｓ）の直後に、ＰＭＯＳトランジスタ１２１のゲート電圧が出力安定状態時の電位に戻されるため（波形（ｄ））、図１１の（Ｂ）の出力電圧ＶＯ（波形（ｄ））の立下りに遅延は生じない。また図１１の（Ｄ）の時刻８ｕｓでは、出力端子１０４の放電動作から充電動作に切り替わるが、出力期間の切替時（時刻８ｕｓ）の直後にＮＭＯＳトランジスタ１２２のゲート電圧が出力安定状態時の電位に戻されるため（波形（ｄ））、図１１の（Ｂ）の出力電圧ＶＯ（波形（ｄ））の立ち上がりに遅延は生じない。
【０１７５】
＜制御回路の変形例＞
図１２は、制御回路１６０の構成例を示す図である。図１２（Ａ）は、図１の制御回路１６０である。ノードＮ１は、図１のＰＭＯＳトランジスタ１２１のゲートノードである。スイッチ１６２がオンとされ、ＰＭＯＳトランジスタ１６１がダイオード接続となるとき、ゲート・ソース間電圧Ｖｇｓ＝Ｖ（Ｎ１）−ＶＤＤに対応するドレイン電流（電流駆動能力）で、低電位にあるノードＮ１を、ＶＤＤ−｜Ｖｔｐ｜まで引き上げる。ただし、ＶｔｐはＰＭＯＳトランジスタ１６１の閾値電圧である。スイッチ１６２はトランジスタで構成される。
【０１７６】
制御回路１６０は、スイッチ１６２がオンとされた後、できるだけ短時間でノードＮ１の電位をＶＤＤ−｜Ｖｔｐ｜まで引き上げることが望ましい。図１２（Ａ）では、ＰＭＯＳトランジスタ１６１のソースはＶＤＤ電源端子に接続され、ゲートはノードＮ１に接続され、ドレインがスイッチ１６２を介してノードＮ１に接続される。ノードＮ１の電位を引き上げる電流は、ＰＭＯＳトランジスタ１６１のゲート・ソース間電圧に依存する。スイッチ（トランジスタ）１６２に電流が流れると、トランジスタのオン抵抗によりスイッチの両端に電位差が発生するが、この構成では、ノードＮ１の電位引き上げ作用に与える影響は小さい。このため、高速にノードＮ１を電位ＶＤＤ−｜Ｖｔｐ｜まで引き上げることができる。
【０１７７】
図１２（Ｂ）の制御回路１６０＿１は、ダイオード接続されたＰＭＯＳトランジスタ１６１のドレイン（ゲート）がスイッチ１６２を介してノードＮ１に接続されている。スイッチ１６２はトランジスタで構成される。制御回路１６０＿１は、制御回路１６０との置換が可能であるが、スイッチトランジスタ１６２がオンとされ、スイッチトランジスタ１６２に電流が流れてスイッチの両端に電位差が生じると、ＰＭＯＳトランジスタ１６１のゲート・ソース間電圧（｜Ｖｇｓ｜）が低下し、その分、電流駆動能力が落ちるので、ノードＮ１を電位ＶＤＤ−｜Ｖｔｐ｜まで引き上げる速度は、図１２（Ａ）の構成に比べて、多少低下する。ノードＮ１を電位ＶＤＤ−｜Ｖｔｐ｜まで引き上げる速度の遅れを回避するには、ＰＭＯＳトランジスタ１６１のゲート幅Ｗサイズを増加させる必要がある。
【０１７８】
図１２（Ｃ）では、ダイオード接続されたＰＭＯＳトランジスタ１６１のドレインとゲートがノードＮ１に接続され、ソースがスイッチ１６２を介してＶＤＤ電源端子に接続されている。制御回路１６０＿２は、制御回路１６０との置換が可能であるが、（Ｂ）と同様に、スイッチトランジスタ１６２がオンとされ、スイッチトランジスタ１６２に電流が流れてスイッチの両端に電位差が生じると、ＰＭＯＳトランジスタ１６１のゲート・ソース間電圧｜Ｖｇｓ｜が低下し、その分電流駆動能力が落ちるので、ノードＮ１を電位ＶＤＤ−｜Ｖｔｐ｜まで引き上げる速度が多少低下する。このため、ＰＭＯＳトランジスタ１６１のゲート幅Ｗサイズを増加させる必要がある。
【０１７９】
以上から、制御回路１６０は、図１２（Ａ）乃至図１２（Ｃ）のうち、図１２（Ａ）の構成が最も好ましい。なお、前記第２実施形態の御回路１７０のＮＭＯＳトランジスタ１７１とスイッチ１７２についても、図１２（Ｂ）、図１２（Ｃ）の準じた変形が可能である。制御回路１６５、１７５についても同様のことがいえる。
【０１８０】
＜制御回路１の変形例、その２＞
図１３は、図１の制御回路１６０のさらに別の例を示す図である。制御回路１６０＿３においては、スイッチ１６２を構成するＰＭＯＳトランジスタ１６２のゲートに入力される制御信号ＳＸの変化時において、スイッチ（ＰＭＯＳトランジスタ）１６２のドレイン・ゲート間の寄生容量の容量性カップリングによる、ノードＮ１（ＰＭＯＳトランジスタ１２１のゲートノード）の変動で、出力信号波形（ＰＭＯＳトランジスタ１２１のドレインの信号波形）にノイズが発生することを抑制するため、ＳＸの相補信号ＳＸＢをゲートに受け、ドレインとソースがノードＮ１に接続されたＰＭＯＳトランジスタ１６９（ＭＯＳキャパシタ：ノイズキャンセラトランジスタ）を備えている。
【０１８１】
制御信号ＳＸがＨｉｇｈのとき、スイッチ（ＰＭＯＳトランジスタ）１６２はオフし、制御信号ＳＸＢはＬｏｗとなり、ＭＯＳキャパシタ（ＰＭＯＳトランジスタ１６９）において、例えば｜ＶＧＳ−ＶＴ｜＞ＶＤＳ＝０（ＶＧＳはゲート・ソース間電圧、ＶＴはＰＭＯＳトランジスタ１６９の閾値、ＶＤＳはドレイン・ソース間電圧）の場合、非飽和領域（三極管領域）で動作し、容量は、ゲート・チャネル間容量（並列接続されたゲート・ソース間容量Ｃｇｓとゲート・ドレイン間容量Ｃｇｄ）で規定され、Ｃｇｓ＋Ｃｇｄとなる（Ｃｇｓ＝Ｃｇｄ＝εＡ／（２×ｔｏｘ）から、Ｃｇｓ＋Ｃｇｄ＝εＡ／ｔｏｘとなる）。一方、制御信号ＳＸがＬｏｗのとき、スイッチ１６２はオンし、制御回路１６０＿３は活性化し、ノードＮ１を電源電位ＶＤＤから｜Ｖｔｐ｜（Ｖｔｐ：ＰＭＯＳトランジスタ１６１の閾値）を差し引いた電圧とする。このとき、制御信号ＳＸＢはＨｉｇｈであるため、ＰＭＯＳトランジスタ１６９はオフし、チャネルは形成されず（Ｃｇｓ＝Ｃｇｄ＝０）、容量はゲート・基板間容量Ｃｇｂ（＝εＡ／ｔｏｘ）となる。
【０１８２】
ノードＮ１にＰＭＯＳトランジスタ１６９を接続したことにより、スイッチトランジスタ１６２の容量性カップリング起因のノードＮ１のノイズが抑制される。特に、出力期間の切替りの前後で出力回路の入力信号が同一であるときの出力波形のノイズを抑制できる。制御回路１６５、１７０、１７５についても同様にノイズキャンセラ素子を備えても良い。
【０１８３】
＜実施形態８＞
次に本発明の第８の実施形態を説明する。図１４は、本発明の第８の実施形態の構成を示す図である。図１４を参照すると、本実施形態の出力回路１００Ｈは、図１の出力回路１００Ａにおける差動入力段１１０を、差動入力段１１０＿１で置き換えたものである。差動入力段１１０＿１は、図１の差動入力段１１０からＰｃｈ差動対（１１５、１１４）と電流源１１６を削除した構成である。これにより、差動入力段１１０＿１の入力動作電圧範囲が、ＶＳＳ電源端子電圧からＮｃｈ差動対（１１２、１１１）のＮＭＯＳトランジスタ１１１、１１２の閾値電圧Ｖｔｎの範囲まで狭まり、ＶＳＳ＋Ｖｔｎ〜ＶＤＤとなる。ただし、ＮＭＯＳトランジスタ１１１、１１２の閾値電圧Ｖｔｎがほぼゼロ又はデプレッション型（Ｖｔｎが負値）のＮＭＯＳトランジスタで構成する場合は、この限りではない。
【０１８４】
差動入力段１１０＿１を備えた出力回路１００Ｈは、図１と同様に、制御回路１６０を備えることで、重負荷、高駆動周波数の駆動において、出力信号遅延を回避することができる。なお、図１６の差動入力段１１０＿１では、Ｎｃｈ差動対（１１２、１１１）と電流源１１３のみの構成を示したが、Ｐｃｈ差動対（１１５、１１４）と電流源１１６のみの構成としてもよい。また、図３〜図８においても、Ｎｃｈ差動対とＰｃｈ差動対のうち、一方の導電型の差動対のみを備えた構成としてもよい。
【０１８５】
＜実施形態９＞
次に本発明の第９の実施形態を説明する。図１５は、本発明の第９の実施形態の構成を示す図である。図１５を参照すると、本実施形態の出力回路１００Ｉは、図１の出力回路１００Ａにおける低電圧カスコードカレントミラー構成の第１、第２のカレントミラー１３０、１４０をそれぞれ１段構成のカレントミラー１３０＿１、１４０＿１で置き換えたものである。カレントミラー１３０＿１は、ＶＤＤ電源端子にソースが接続され、ゲートが共通接続されたＰＭＯＳトランジスタ１３１、１３２で構成される。ＰＭＯＳトランジスタ１３１のドレインとゲートは共通接続され、カレントミラー１３０＿１の入力ノード（Ｎ２）をなし、ＰＭＯＳトランジスタ１３２のドレインはカレントミラー１３０＿１の出力ノード（Ｎ１）をなす。カレントミラー１４０＿１は、ＶＳＳ電源端子にソースが接続され、ゲートが共通接続されたＮＭＯＳトランジスタ１４１、１４２で構成される。ＮＭＯＳトランジスタ１４１のドレインとゲートは共通接続され、カレントミラー１４０＿１の入力ノード（Ｎ４）をなし、ＮＭＯＳトランジスタ１４２のドレインはカレントミラー１４０＿１の出力ノード（Ｎ３）をなす。Ｎｃｈ差動対の出力をなすＮＭＯＳトランジスタ１１１、１１２のドレインは、ノードＮ２、Ｎ１にそれぞれ接続され、Ｐｃｈ差動対の出力をなすＰＭＯＳトランジスタ１１４、１１５のドレインは、ノードＮ４、Ｎ３にそれぞれ接続されている。出力回路１００Ｉは、図１と同様に、制御回路１６０を備えることで、重負荷、高駆動周波数の駆動において、出力信号遅延を回避することができる。図３〜図８においても、低電圧カスコードカレントミラー構成の第１、第２のカレントミラー１３０、１４０をそれぞれ１段構成のカレントミラー１３０＿１、１４０＿１で置き換えてもよい。
【０１８６】
＜実施形態１０＞
次に本発明の第１０の実施形態を説明する。図１６は、本発明の第８の実施形態をなす表示装置のデータドライバの要部構成を示す図である。このデータドライバは、例えば図１７（Ａ）のデータドライバ９８０に対応している。図１６を参照すると、このデータドライバは、シフトレジスタ８０１と、データレジスタ／ラッチ８０２と、レベルシフタ群８０３と、参照電圧発生回路８０４と、デコーダ回路群８０５と、出力回路群８０６と、スイッチ制御信号発生回路８０７を含んで構成される。
【０１８７】
出力回路群８０６の各出力回路は、図１、図３乃至図８、図１４、図１５を参照して説明した各実施形態の出力回路１００Ａ〜１００Ｉを用いることができる。出力数に対応して、出力回路を複数個備えている。スイッチ制御信号発生回路８０７は、スイッチ１６２、１７２、又は１７３、あるいは、スイッチＳＷ３１、ＳＷ３３、ＳＷ４１、ＳＷ４３、ＳＷ５１、ＳＷ５３、ＳＷ５７、ＳＷ５５、ＳＷ６１、ＳＷ６３、スイッチＳＷ３２、ＳＷ３４、ＳＷ４２、ＳＷ４４、ＳＷ５２、ＳＷ５４、ＳＷ５６、ＳＷ５８、ＳＷ６２、ＳＷ６４のオン、オフを制御する信号を生成する。
【０１８８】
シフトレジスタ８０１は、スタートパルスとクロック信号ＣＬＫに基づき、データラッチのタイミングを決定する。データレジスタ／ラッチ８０２は、シフトレジスタ８０１で決定されたタイミングに基づいて、入力された映像デジタルデータを各出力単位のデジタルデータ信号に展開し、所定の出力数毎ラッチし、制御信号に応じて、レベルシフタ回路群８０３に出力する。レベルシフタ群８０３は、データレジスタ／ラッチ８０２から出力される各出力単位のデジタルデータ信号を低振幅信号から高振幅信号にレベル変換して、デコーダ回路群８０５に出力する。デコーダ回路群８０５は、各出力毎に、参照電圧発生回路８０４で生成された参照電圧群から、入力されたデジタルデータ信号に応じた参照電圧を選択する。出力回路群８０６は、各出力毎に、デコーダ回路群８０５の対応するデコーダで選択された一つ又は複数の参照電圧を入力し、該入力した参照電圧に対応した階調信号を増幅出力する。出力回路群８０６の出力端子群は表示装置のデータ線に接続されている。シフトレジスタ８０１及びデータレジスタ／ラッチ８０２はロジック回路で、一般に低電圧（例えば０Ｖ〜３．３Ｖ）で構成され、対応する電源電圧が供給されている。レベルシフタ群８０３、デコーダ回路群８０５及び出力回路群８０６は、一般に表示素子を駆動するのに必要な高電圧（例えば０Ｖ〜１８Ｖ）で構成され、対応する電源電圧が供給されている。なお、液晶表示装置を駆動するデータドライバには、極性反転信号が更に入力され、出力回路群８０６は極性反転信号に応じて正極性又は負極性の階調電圧信号が出力される。また、有機発光ダイオード表示装置を駆動するデータドライバには、極性反転信号は必要なく、出力回路群８０６から階調電圧信号が出力される。
【０１８９】
図１、図３乃至図８、図１４、図１５を参照して説明した各実施形態の出力回路１００Ａ〜１００Ｉは、出力回路の出力端子に接続するデータ線の駆動における出力期間の切替り後の出力遅延を抑制しており、表示装置のデータドライバの出力回路群８０６の各出力回路として好適な構成とされている。すなわち、本実施形態によれば、出力遅延がなく高速駆動が可能なデータドライバ、表示特性に優れた高品質の表示装置を実現可能としている。
【０１９０】
なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１９１】
３、４、５、６  スイッチ回路
１１、２１  出力端子
１２、２２  入力端子
１３  正専用出力段
１４、２４  入力差動段回路
１５、１６、１７、１８  電源端子
２３  負専用出力段
３１  奇数端子
３２  偶数端子
４１、４２  端子
５１〜５４  入力段出力端子
６１〜６４  出力段入力端子
１００Ａ〜１００Ｉ  出力回路
１０１  入力端子
１０２  第１の入力
１０３  第２の入力
１０４  出力端子
１０５、１０５＿１  中間段
１１０、１１０＿１  差動入力段（入力差動段）
１１１、１１２  ＮＭＯＳトランジスタ
１１３、１１６  定電流源
１１４、１１５  ＰＭＯＳトランジスタ
１２０  出力増幅回路
１２１  ＰＭＯＳトランジスタ
１２２  ＮＭＯＳトランジスタ
１３１〜１３４  ＮＭＯＳトランジスタ
１３０、１３０＿１  第１のカレントミラー
１４０、１４０＿１  第２のカレントミラー
１３１〜１３４  ＰＭＯＳトランジスタ
１４１〜１４４  ＮＭＯＳトランジスタ
１５０Ｌ  第１の連絡回路
１５０Ｒ  第２の連絡回路
１５１  電流源
１５２  ＰＭＯＳトランジスタ
１５３  ＮＭＯＳトランジスタ
１６０、１６０Ａ、１６５、１７０、１７０Ａ、１７５  制御回路
１６１、１６３  ＰＭＯＳトランジスタ
１６２、１６４  スイッチ
１６２Ａ、１６２Ｂ  ＰＭＯＳスイッチトランジスタ
１６９  ノイズキャンセラトランジスタ
１７１、１７３  ＮＭＯＳトランジスタ
１７２、１７４  スイッチ
１７２Ａ、１７２Ｂ  ＮＭＯＳスイッチトランジスタ
８０１  シフトレジスタ
８０２  データレジスタ／ラッチ
８０３  レベルシフタ群
８０４  参照電圧発生回路
８０５  デコーダ回路群
８０６  出力回路群
８０７  スイッチ制御信号発生回路
９４０  電源回路
９５０  表示コントローラー
９６０  表示パネル
９６１  走査線
９６２  データ線
９６３  表示素子
９６４  画素スイッチ
９７０  ゲートドライバ
９７１  液晶容量
９７２  補助容量
９７３  画素電極
９７４  対向基板電極
９８０  データドライバ
９８１  薄膜トランジスタ
９８２  有機発光ダイオード
９８３、補助容量
９８４、９８５  電源端子
【図１】
0005616762.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0005616762.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0005616762.tif 000014
【図１４】
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【図１５】
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【図１６】
0005616762.tif 000017
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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