(57)【特許請求の範囲】
【請求項１】
アナログ信号を変換して第１の差動信号を出力する第１のミキサと、
前記アナログ信号を変換して、前記第１の差動信号と位相が直交する第２の差動信号を出力する第２のミキサと、
前記第１の差動信号及び第２の差動信号から直流成分を抽出する直流成分抽出器と、
前記第２の差動信号から抽出された直流成分が前記第１の差動信号にフィードフォワードされた信号が入力される第１のＡＤ変換器と、
前記第１の差動信号から抽出された直流成分が前記第２の差動信号にフィードフォワードされた信号が入力される第２のＡＤ変換器と、を少なくとも備え、
前記第１の差動信号から抽出された直流成分は、前記第１のミキサから出力された当該第１の差動信号の逆相に相互にフィードバックされ、
前記第２の差動信号から抽出された直流成分は、前記第２のミキサから出力された当該第２の差動信号の逆相に相互にフィードバックされる、
ＤＣオフセットキャンセル回路。
【請求項２】
前記第１のミキサ及び前記第１のＡＤ変換器との間に接続される第１のバッファと、
前記第２のミキサ及び前記第２のＡＤ変換器との間に接続される第２のバッファと、を更に備え、
前記直流成分抽出器は、前記第１のバッファの入力及び前記第２のバッファに入力する前記第１の差動信号及び前記第２の差動信号のそれぞれから直流成分を抽出する、
請求項１に記載のＤＣオフセットキャンセル回路。
【請求項３】
前記第１のＡＤ変換器の入力及び第２のＡＤ変換器の入力と前記直流成分抽出器との間に接続され、前記第１の差動信号から抽出された直流成分及び前記第２の差動信号から抽出された直流成分を増幅する第１の増幅器を更に備える、
請求項２に記載のＤＣオフセットキャンセル回路。
【請求項４】
前記第１のミキサと前記第１のバッファとの間に接続され、前記第１のミキサから出力された当該第１の差動信号を増幅する第２の増幅器と、
前記第２のミキサと前記第２のバッファとの間に接続され、前記第２のミキサから出力された当該第２の差動信号を増幅する第３の増幅器と、を更に備え、
前記第１の差動信号から抽出された直流成分は、前記第２の増幅器の逆相の入力にフィードバックされ、
前記第２の差動信号から抽出された直流成分は、前記第３の増幅器の逆相の入力にフィードバックされる、
請求項２又は３に記載のＤＣオフセットキャンセル回路。
【請求項５】
請求項１乃至４のいずれか一項に記載のＤＣオフセットキャンセル回路が形成される、
半導体装置。
【請求項６】
請求項１乃至４のいずれか一項に記載のＤＣオフセットキャンセル回路が搭載される、
受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＤＣオフセットキャンセル回路、半導体装置及び受信装置に関し、特に、直交するＩチャネル及びＱチャネルを有するＤＣオフセットキャンセル回路、半導体装置及び受信装置に関する。
【背景技術】
【０００２】
近年、ＧＰＳ（Global Positioning System）の受信ＩＣ（Integrated Circuit）の高感度化及び高精度化が、ＧＰＳ受信装置を構成する上で重要な課題の１つとなっている。そのため、受信したＡｎａｌｏｇ信号を、ベースバンドＩＣが処理するＤｉｇｉｔａｌ信号に変換するＡＤＣ（Analog-Digital Converter：ＡＤ変換器）の高性能化がますます重要になってきている。
【０００３】
一方、小型化、低消費電力化のために半導体装置製造プロセスは微細化され、それに伴う製造ばらつきが無視できなくなってきた。相対ばらつきに起因してＡＤＣに入力される差動信号のＤＣ（Direct Current：直流）オフセット成分が大きくなると、ＡＤＣによりＡｎａｌｏｇ信号をＤｉｇｉｔａｌ信号に正常に変換できなくなる。そのため、ＧＰＳ受信装置の受信感度の劣化や受信精度の悪化を招く。この現象のメカニズムを、図５〜７を参照して説明する。図５は、ＡＤＣにおけるＤＣオフセット成分の発生を示すブロック図である。図６は、ＤＣオフセット成分が存在しない場合におけるＡＤＣの入出力信号波形を示すグラフである。図７は、ＤＣオフセット成分が存在する場合におけるＡＤＣの入出力信号波形を示すグラフである。
【０００４】
図５に示すように、Ｉチャネル側（またはＱチャネル側）のＡＤＣ２０には、差動信号である信号Ｉ（または信号Ｑ）及びその信号Ｉｂ（または信号Ｑｂ）が入力される。そして、ＡＤＣ２０にて２ビット信号に変換されて、出力信号Ｉｍａｇ（または出力信号Ｑｍａｇ）及び出力信号Ｉｓｉｇｎ（または出力信号Ｑｓｉｇｎ）として出力される。この際、ＤＣオフセット成分ΔＶｉｎが、信号Ｉと信号Ｉｂとの間に生じる。
【０００５】
本構成において、例えばＤＣオフセット成分が存在しない場合には、図６に示すように、信号Ｉと閾電圧Ｖｔｈとの比較による２ビットの出力信号Ｉｍａｇと、信号Ｉと信号Ｉｂとの比較による２ビットの出力信号Ｉｓｉｇｎが生成される。このとき、出力信号Ｉｍａｇと出力信号Ｉｓｉｇｎのデューティ比は、５０：５０となる。一方、本構成において、例えば振幅の３０％のＤＣオフセット成分ΔＶｉｎが存在する場合には、図７に示すように、出力信号Ｉｍａｇと出力信号Ｉｓｉｇｎのデューティ比が変化する。この場合、出力信号Ｉｍａｇのデューティ比は６２：３８、出力信号Ｉｓｉｇｎのデューティ比は５５：４５となる。すなわち、ＤＣオフセットが存在すると、ＡＤＣから出力されるＤｉｇｉｔａｌ信号のデューティ比が変化するため、信号品質が劣化する。その結果、ＧＰＳ受信装置の受信感度の劣化や受信精度の悪化を引き起こす。
【０００６】
ＤＣオフセット成分を低減する手法について、ＧＰＳ用ＬＳＩ（Large Scale Integration）を例として説明する。図８は、ＧＰＳ用ＬＳＩであるＡＫ１５１８（非特許文献１）におけるＤＣオフセットキャンセル回路３００のブロック図である。図８に示すように、ＤＣオフセットキャンセル回路３００は、Ｉチャネル側及びＱチャネル側のそれぞれに、ミキサ２１、ＩＦ部２２及びＡＤＣ２４が接続されている。ここで、ＩＦ部２２は利得がＡ倍の増幅器であり、ＡＤＣ２４は２ビットのＡＤＣである。また、ＩチャネルとＱチャネルの信号成分は、互いに直交している。
【０００７】
ＩＦ部２２は、ＩＦアンプ３１、ＩＦ−ＬＰＦ（Low Pass Filter）３２及びＩＦ−ＡＧＣ（Automatic Gain Control）アンプ３３により構成される。ＩＦ部２２の出力は、ＤＣオフセットキャンセルアンプ２６及びＡＤＣ２４の入力部に接続されている。
【０００８】
ＤＣオフセットキャンセルアンプ２６は利得がＢ倍の増幅器である。ＤＣオフセットキャンセルアンプ２６は、信号Ｉに対応する出力が、ＩＦ部２２の信号Ｉｂに対応する入力に接続されている。信号Ｉｂに対応する出力は、ＩＦ部２２の信号Ｉに対応する入力に接続されている。信号Ｑに対応する出力は、ＩＦ部２２の信号Ｑｂに対応する入力に接続されている。信号Ｑｂに対応する出力は、ＩＦ部２２の信号Ｑに対応する入力に接続されている。
【０００９】
２つのＡＤＣ２４は、それぞれ出力信号Ｉｍａｇ、出力信号Ｉｓｉｇｎ、出力信号Ｑｍａｇ及び出力信号Ｑｓｉｇｎが出力される端子に接続される。
【００１０】
続いて、ＤＣオフセットキャンセル回路３００の動作について説明する。ＤＣオフセットキャンセル回路３００では、それぞれ位相が９０°シフトしている４相の信号が生成される。Ｉチャネル側では、ミキサ２１が、入力されるＲＦ信号及びＬＯ信号に応じて、差動信号である信号Ｉ（０°）及び信号Ｉｂ（１８０°）を生成して、ＩＦ部２２に出力する。Ｑチャネル側では、ミキサ２１が、入力されるＲＦ信号及びＬＯ信号に応じて、Ｉチャネル側と直交する差動信号である信号Ｑ（９０°）及び信号Ｑｂ（２７０°）を生成して、ＩＦ部２２に出力する。
【００１１】
ＩＦ部２２は、信号Ｉ、信号Ｉｂ、信号Ｑ及び信号Ｑｂを増幅して、ＤＣオフセットキャンセルアンプ２６及びＡＤＣ２４に出力する。
【００１２】
ＤＣオフセットキャンセルアンプ２６は、ＩＦ部２２の信号Ｉに対応する出力の直流成分を抽出して、ＩＦ部２２の信号Ｉｂに対応する入力にフィードバックさせる。また、ＩＦ部２２の信号Ｉｂに対応する出力の直流成分を抽出して、ＩＦ部２２の信号Ｉに対応する入力にフィードバックさせる。同様に、ＩＦ部２２の信号Ｑに対応する出力の直流成分を抽出して、ＩＦ部２２の信号Ｑｂに対応する入力にフィードバックさせる。また、ＩＦ部２２の信号Ｑｂに対応する出力の直流成分を抽出して、ＩＦ部２２の信号Ｑに対応する入力にフィードバックさせる。これにより、Ｉ−Ｉｂ間及びＱ−Ｑｂ間のＤＣオフセット成分がキャンセルされる。
【００１３】
ＡＤＣ２４は、入力された信号に基づいて、２ビットのＤｉｇｉｔａｌ信号である、出力信号Ｉｍａｇ、出力信号Ｉｓｉｇｎ、出力信号Ｑｍａｇ及び出力信号Ｑｓｉｇｎを出力する。
【００１４】
つまり、ミキサ２１及びＩＦ部２２で発生するＤＣオフセット成分は、Ｉチャネル及びＱチャネルで、それぞれ独立にキャンセルされる。ＩＦ部２２の利得はＡ、ＤＣオフセットキャンセルアンプ２６の利得はＢなので、例えば、信号Ｉと信号Ｉｂとの間に発生したＤＣオフセット成分ΔＶｉｎに対応して、ＩＦ部２２の出力部におけるＤＣオフセット成分は、式（１）で表される。
ΔＶｏｕｔ＝１／Ｂ×ΔＶｉｎ  ・・・  （１）
なお、ＤＣオフセットキャンセルアンプを用いない場合は、ΔＶｏｕｔ＝Ａ×ΔＶｉｎとなる。
【先行技術文献】
【非特許文献】
【００１５】
【非特許文献１】"ＧＰＳ用ＬＳＩ  ＡＫ１５１８"、［online］、旭化成エレクトロニクス株式会社、［平成２１年９月８日検索］、インターネット<URL:http://www.asahi-kasei.co.jp/akm/japanese/product/ak1518/ak1518.html>
【発明の概要】
【発明が解決しようとする課題】
【００１６】
上述のＤＣオフセットキャンセル回路３００では、Ｉチャネル／ＱチャネルのＤＣオフセットがそれぞれ独立にキャンセルされ、ΔＶｏｕｔ＝１／Ｂ×ΔＶｉｎとなる。しかし、今後ますます高性能化が要求されるＧＰＳ用ＬＳＩなどにおいては、さらなるＤＣオフセットの低減が求められる。
【課題を解決するための手段】
【００１７】
本発明の一態様であるＤＣオフセットキャンセル回路は、アナログ信号を変換して第１の差動信号を出力する第１のミキサと、前記アナログ信号を変換して、前記第１のアナログ信号と位相が直交する第２の差動信号を出力する第２のミキサと、前記第１の差動信号及び第２の差動信号から直流成分を抽出する直流成分抽出器と、前記第２の差動信号から抽出された直流成分が前記第１の差動信号にフィードフォワードされた信号が入力される第１のＡＤ変換器と、前記第１の差動信号から抽出された直流成分が前記第２の差動信号にフィードフォワードされた信号が入力される第２のＡＤ変換器と、を少なくとも備えるものである。
【００１８】
本発明の一態様であるＤＣオフセットキャンセル回路では、前記第１の差動信号と前記第２の差動信号との間で、ＤＣオフセット成分が相互に平均化される。これにより、前記第１の差動信号と前記第２の差動信号との間で、ＤＣオフセット成分は相互に低減される。
【発明の効果】
【００１９】
本発明によれば、ＩチャネルとＱチャネルとの間のＤＣオフセット成分を平均化することによりＤＣオフセット成分を低減することができるＤＣオフセットキャンセル回路を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】実施の形態１にかかるＤＣオフセットキャンセル回路のブロック図である。
【図２】実施の形態１にかかるＤＣオフセットキャンセル回路におけるオフセットキャンセル動作を示す部分ブロック図である。
【図３】実施の形態１にかかるＤＣオフセットキャンセル回路におけるオフセットキャンセル動作を示す部分ブロック図である。
【図４】実施例１にかかるＤＣオフセットキャンセル回路のブロック図である。
【図５】ＡＤＣにおけるＤＣオフセット成分の発生を示すブロック図である。
【図６】ＤＣオフセットが存在しない場合におけるＡＤＣの入出力信号波形を示すグラフである。
【図７】ＤＣオフセットが存在する場合におけるＡＤＣの入出力信号波形を示すグラフである。
【図８】ＡＫ１５１８におけるＤＣオフセットキャンセル回路のブロック図である。
【発明を実施するための形態】
【００２１】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１は、本実施の形態に係るＤＣオフセットキャンセル回路１００のブロック図である。まず、図１を参照して、実施の形態１にかかるＤＣオフセットキャンセル回路の構成について説明する。図１に示すように、ＤＣオフセットキャンセル回路１００は、Ｉチャネル側及びＱチャネル側のそれぞれに、ミキサ１、ＩＦ部２、バッファ３及びＡＤＣ４が接続されている。ここで、ＩＦ部２は利得Ａの増幅器であり、ＡＤＣ４は２ビットのＡＤＣである。また、ＩチャネルとＱチャネルの信号成分は、互いに直交している。
【００２２】
また、ＩＦ部２の出力は、ＤＣ成分抽出器５を介して、ＤＣオフセットキャンセルアンプ６及びＤＣオフセットキャンセルアンプ７と接続される。ここで、ＤＣオフセットキャンセルアンプ６は利得Ｂの増幅器であり、ＤＣオフセットキャンセルアンプ７は利得１の増幅器である。
【００２３】
ＤＣオフセットキャンセルアンプ６は、信号Ｉに対応する出力が、ＩＦ部２の信号Ｉｂに対応する入力に接続されている。信号Ｉｂに対応する出力は、ＩＦ部２の信号Ｉに対応する入力に接続されている。信号Ｑに対応する出力は、ＩＦ部２の信号Ｑｂに対応する入力に接続されている。信号Ｑｂに対応する出力は、ＩＦ部２の信号Ｑに対応する入力に接続されている。
【００２４】
ＤＣオフセットキャンセルアンプ７は、信号Ｉ及び信号Ｉｂに対応する出力が、それぞれＡＤＣ４の信号Ｑ及び信号Ｑｂに対応する入力に接続されている。信号Ｑ及び信号Ｑｂに対応する出力は、それぞれＡＤＣ４の信号Ｉ及び信号Ｉｂに対応する入力に接続されている。すなわち、ＤＣ成分抽出器５及びＤＣオフセットキャンセルアンプ７を介してＩチャネルとＱチャネルとがバッファ３の前後で相互に接続するため、ＩＦ部２の出力とＡＤＣ４の入力とは、襷掛け接続部１０のように襷掛け接続されている。
【００２５】
２つのＡＤＣ４は、それぞれ出力信号Ｉｍａｇ、出力信号Ｉｓｉｇｎ、出力信号Ｑｍａｇ及び出力信号Ｑｓｉｇｎが出力される端子に接続される。
【００２６】
続いて、ＤＣオフセットキャンセル回路１００の動作について説明する。ＤＣオフセットキャンセル回路１００では、それぞれ位相が９０°シフトしている４相の信号が生成される。Ｉチャネル側では、ミキサ１が、入力されるＲＦ信号及びＬＯ信号に応じて、差動信号である信号Ｉ（０°）及び信号Ｉｂ（１８０°）を生成して、ＩＦ部２に出力する。Ｑチャネル側では、ミキサ１が、入力されるＲＦ信号及びＬＯ信号に応じて、Ｉチャネル側と直交する差動信号である信号Ｑ（９０°）及び信号Ｑｂ（２７０°）を生成して、ＩＦ部２に出力する。
【００２７】
ＩＦ部２は、信号Ｉ、信号Ｉｂ、信号Ｑ及び信号Ｑｂを増幅し、バッファ３を介して２ビットのＡＤＣ４に出力する。また、ＩＦ部２で増幅された信号は、ＤＣ成分抽出器５によって直流成分が抽出される。そして、ＤＣ成分抽出器５は、この直流成分をＤＣオフセットキャンセルアンプ６及びＤＣオフセットキャンセルアンプ７に出力する。
【００２８】
ＤＣオフセットキャンセルアンプ６は、ＩＦ部２の信号Ｉに対応する出力の直流成分を、ＩＦ部２の信号Ｉｂに対応する入力にフィードバックさせる。また、ＩＦ部２の信号Ｉｂに対応する出力の直流成分を、ＩＦ部２の信号Ｉに対応する入力にフィードバックさせる。同様に、ＩＦ部２の信号Ｑに対応する出力の直流成分を、ＩＦ部２の信号Ｑｂに対応する入力にフィードバックさせる。また、ＩＦ部２の信号Ｑｂに対応する出力の直流成分を、ＩＦ部２の信号Ｑに対応する入力にフィードバックさせる。これにより、Ｉ−Ｉｂ間及びＱ−Ｑｂ間のＤＣオフセット成分がキャンセルされる。
【００２９】
ＤＣオフセットキャンセルアンプ７は、ＩＦ部２の信号Ｉ及び信号Ｉｂに対応する出力の直流成分を、ＡＤＣ４の信号Ｑ及び信号Ｑｂに対応する入力に入力する。同様に、ＩＦ部２の信号Ｑ及び信号Ｑｂに対応する出力の直流成分を、ＡＤＣ４の信号Ｉ及び信号Ｉｂに対応する入力に入力する。これにより、Ｉ−Ｑ間、Ｉｂ−Ｑｂ間、Ｉ−Ｑｂ間及びＩｂ−Ｑ間のＤＣオフセット成分がキャンセルされる。
【００３０】
ＡＤＣ４は、入力された信号に基づいて、２ビットのＤｉｇｉｔａｌ信号である、出力信号Ｉｍａｇ、出力信号Ｉｓｉｇｎ、出力信号Ｑｍａｇ及び出力信号Ｑｓｉｇｎを出力する。
【００３１】
すなわち、本構成によれば、襷掛け接続部１０により、ＩチャネルとＱチャネルとの間のＤＣオフセット成分は襷掛けされて平均化される。よって、Ｉチャネル及びＱチャネルそれぞれのＤＣオフセット成分のみならず、ＡＤＣ４の入力部におけるＩチャネルとＱチャネルとの間のＤＣオフセット成分もキャンセルすることができる。以下、さらに具体的に説明する。
【００３２】
ＤＣオフセットキャンセル回路１００では、ＩＦ部２の入力部に生じたＤＣオフセット成分ΔＶｉｎは、ＤＣオフセットキャンセルアンプ６により、１／Ｂ倍までキャンセルされる。この場合のＩＦ部２の出力を、それぞれＩ＿ｏｕｔ１、Ｉｂ＿ｏｕｔ１、Ｑ＿ｏｕｔ１及びＱｂ＿ｏｕｔ１とする。
【００３３】
図２は、Ｉ−Ｑ間及びＩｂ−Ｑｂ間の襷掛け接続によるＤＣオフセットキャンセル動作を示す部分ブロック図である。図２に示すように、Ｉ＿ｏｕｔ１、Ｉｂ＿ｏｕｔ１、Ｑ＿ｏｕｔ１及びＱｂ＿ｏｕｔ１は、ＤＣオフセットキャンセルアンプ７によりオフセットがキャンセルされる。これにより、Ｉ＿ｏｕｔ２、Ｉｂ＿ｏｕｔ２、Ｑ＿ｏｕｔ２及びＱｂ＿ｏｕｔ２が生成される。すなわち、
I_out2 = (I_out1+Q_out1)/2
Ib_out2 = (Ib_out1+Qb_out1)/2
Q_out2 = (I_out1+Q_out1)/2
Qb_out2 = (Ib_out1+Qb_out1)/2
となる。
【００３４】
図３は、Ｉ−Ｑｂ間及びＩｂ−Ｑ間の襷掛け接続によるＤＣオフセットキャンセル動作を示す部分ブロック図である。図３に示すように、Ｉ＿ｏｕｔ１、Ｉｂ＿ｏｕｔ１、Ｑ＿ｏｕｔ１及びＱｂ＿ｏｕｔ１は、ＤＣオフセットキャンセルアンプ７によりオフセットがキャンセルされる。これにより、Ｉ＿ｏｕｔ３、Ｉｂ＿ｏｕｔ３、Ｑ＿ｏｕｔ３及びＱｂ＿ｏｕｔ３が生成される。すなわち、
I_out3 = (I_out1+Qb_out1)/2
Ib_out3 = (Ib_out1+Q_out1)/2
Q_out3 = (Ib_out1+Q_out1)/2
Qb_out3 = (I_out1+Qb_out1)/2
となる。
【００３５】
これらより、例えば、Ｉチャネル側のＡＤＣ４の入力部におけるＤＣオフセット成分ΔＶｏｕｔ＿Ｉは、以下の式（２）にて表すことができる。
0005411646.tif 000002
【００３６】
また、同様に、Ｑチャネル側のＡＤＣ４の入力部におけるＤＣオフセット成分ΔＶｏｕｔ＿Ｑは、以下の式（３）にて表すことができる。
0005411646.tif 000003
【００３７】
よって、式（２）及び式（３）に示す通り、図８に示すような既存の構成（ΔＶｏｕｔ＝Ｉ＿ｏｕｔ１−Ｉｂ＿ｏｕｔ１）と比べて、ＤＣオフセット成分を半減させることができる。
【００３８】
従って、本構成によれば、上述のＤＣオフセットキャンセル回路を受信装置に組み込むことで、受信装置の受信感度の劣化や受信精度の悪化を好適に抑制することが可能である。
【００３９】
また、本構成によれば、単純なブロック構成で、ＤＣオフセット成分低減に優れるＤＣオフセットキャンセル回路を構成できる。そのため、本構成にかかるＤＣオフセットキャンセル回路がＩＣ上に占める面積を小さくすることができる。従って、本構成にかかるＤＣオフセットキャンセル回路はＩＣへの搭載に好適であり、ＩＣの小型化及び低コスト化に有利である。
【００４０】
実施例１
次に、上述の実施の形態１に係る実施例である、実施例１について説明する。図４は、実施例１に係るＤＣオフセットキャンセル回路２００のブロック図である。以下では、図４を参照して、ＤＣオフセットキャンセル回路２００の構成について説明する。ＤＣオフセットキャンセル回路２００では、ＩＦ部２は、ＩＦアンプ１１、ＩＦ＿ＬＰＦ１２及びＩＦ＿ＡＧＣアンプ１３から構成されている。ＤＣ成分抽出器５は、抵抗とコンデンサを組み合わせた回路により構成される。その他の構成及び動作については、図１に示すＤＣオフセットキャンセル回路１００と同様であるので説明を省略する。
【００４１】
続いて、ＤＣオフセット成分の低減について、数値を挙げて具体例を説明する。例えば、ＩＦ部２の利得を１００倍、ＤＣオフセットキャンセルアンプ６の利得を１０倍とする。また、ミキサ１の出力のＤＣ電位（Ｉ＿ｉｎ、Ｉｂ＿ｉｎ、Ｑ＿ｉｎ及びＱｂ＿ｉｎ）を以下の通りとする。
I_in = 1.795V
Ib_in = 1.805V
Q_in = 1.802V
Qb_in = 1.798V
よって、
ΔVin_I = +10mV
ΔVin_Q = -4mV
（但し、入力部及び出力部ともに、理想ＤＣ電位は１．８Ｖとする）。
【００４２】
もし、ＤＣオフセットキャンセル回路を用いなければ、ＡＤＣ入力部のＤＣオフセット成分は、そのままＩＦ部２の利得倍となる。よって、この場合の出力をそれぞれＩｏｕｔ＿０、Ｉｂｏｕｔ＿０、Ｑｏｕｔ＿０、Ｑｂｏｕｔ＿０として、
I_out0 = 1.8V-10mV/2×100 = 1.300V
Ib_out0 = 1.8V+10mV/2×100 = 2.300V
Q_out0 = 1.8V+4mV/2×100 = 2.000V
Qb_out0 = 1.8V-4mV/2×100 = 1.600V
故に、
ΔVout_I0=+1000mV、ΔVout_Q0=-400mV
となる。
【００４３】
一方、図８に示すＤＣオフセットキャンセル回路３００のように、Ｉ−Ｉｂ間及びＱ−Ｑｂ間のみＤＣオフセット成分がキャンセルされる構成では、式（１）より、
I_out1 = 1.8V-10mV/2/10 = 1.7995V
Ib_out1 = 1.8V+10mV/2/10 = 1.8005V
Q_out1 = 1.8V+4mV/2/10 = 1.8002V
Qb_out1 = 1.8V-4mV/2/10 = 1.7998V
故に、
ΔVout_I1 = +1mV、ΔVout_Q1 = -0.4mV
となる。すなわち、出力部ＤＣオフセット成分ΔＶｏｕｔは、入力部ＤＣオフセット成分ΔＶｉｎの１／Ｂ倍となる。
【００４４】
他方、実施例１にかかるＤＣオフセットキャンセル回路２００によれば、Ｉ−Ｑ間、Ｉ−Ｑｂ間、Ｉ−Ｑｂ間及びＩｂ−Ｑｂ間のＤＣオフセット成分がキャンセルされる。よって、
I_out2 = (I_out1+Q_out1)/2 = 1.79985V
Ib_out2 = (Ib_out1+Qb_out1)/2 = 1.80015V
Q_out2 = (I_out1+Q_out1)/2 = 1.79985V
Qb_out2 = (Ib_out1+Qb_out1)/2 = 1.80015V
I_out3 = (I_out1+Qb_out1)/2 = 1.79965V
Ib_out3 = (Ib_out1+Q_out1)/2 = 1.80035V
Q_out3 = (Ib_out1+Q_out1)/2 = 1.80035V
Qb_out3 = (I_out1+Qb_out1)/2 = 1.79965V
故に、
ΔVout_I2 = +0.3mV、ΔVout_Q2 = +0.3mV
ΔVout_I3 = +0.7mV、ΔVout_Q3 = -0.7mV
となる。
【００４５】
結果として、ＤＣオフセットキャンセル回路２００によれば、
I_out = (I_out2+I_out3)/2 = 1.79975V
Ib_out = (Ib_out2+Ib_out3)/2 = 1.80025V
Q_out = (Q_out2+Q_out3)/2 = 1.8001V
Qb_out = (Qb_out2+Qb_out3)/2 = 1.7999V
故に、
ΔVout_I = +0.5mV
ΔVout_Q = -0.2mV
となる。
【００４６】
よって、本構成によれば、図８に示すＤＣオフセットキャンセル回路３００に比べ、ＤＣオフセット成分ΔＶｏｕｔ＿Ｉ及びΔＶｏｕｔ＿Ｑを半減できることを確認した。
【００４７】
従って、上述の実施の形態または実施例にかかるＤＣオフセットキャンセル回路を受信装置に組み込むことで、受信装置の受信感度の劣化や受信精度の悪化を好適に抑制することが可能である。
【００４８】
その他の実施の形態
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上述の実施の形態または実施例にかかるＤＣオフセットキャンセル回路に用いられるＤＣオフセットキャンセルアンプは、同様の利得を有するものであれば、他の機能ブロックあるいは素子と置き換えてもよい。また、各ＤＣオフセットキャンセルアンプをＩチャネル及びＱチャネルのそれぞれに分割して配置してもよい。
【００４９】
また、ＤＣオフセットキャンセルアンプの利得はあくまで例示であり、適用される受信装置の仕様等に応じて適宜変更することが可能である。
【符号の説明】
【００５０】
１  ミキサ
２  ＩＦ部
３  バッファ
４  ＡＤＣ
５  ＤＣ成分抽出器
６、７  ＤＣオフセットキャンセルアンプ
１０  襷掛け接続部
１１  ＩＦアンプ
１２  ＩＦ＿ＬＰＦ
１３  ＩＦ＿ＡＧＣアンプ
２１  ミキサ
２２  ＩＦ部
２４  ＡＤＣ
２６  ＤＣオフセットキャンセルアンプ
３１  ＩＦアンプ１１
３２  ＩＦ＿ＬＰＦ
３３  ＩＦ＿ＡＧＣアンプ
１００、２００、３００  ＤＣオフセットキャンセル回路
ＬＯ  ＬＯ信号
ＲＦ  ＲＦ信号
【図１】
0005411646.tif 000004
【図２】
0005411646.tif 000005
【図３】
0005411646.tif 000006
【図４】
0005411646.tif 000007
【図５】
0005411646.tif 000008
【図６】
0005411646.tif 000009
【図７】
0005411646.tif 000010
【図８】
0005411646.tif 000011