(57)【特許請求の範囲】
【請求項１】
制御ゲート及び電荷蓄積層を有する複数のメモリセルが直列接続され、その一端が第１の選択ゲートトランジスタを介してビット線に、他端が第２の選択ゲートトランジスタを介してソース線に接続されたＮＡＮＤセルユニットを有し、前記複数のメモリセルの制御ゲートがそれぞれワード線に接続され、前記第１及び第２の選択ゲートトランジスタのゲートがそれぞれ第１及び第２の選択ゲート線に接続されたメモリセルアレイと、
データ読み出し時に、前記複数のメモリセルのうちデータを読み出す選択メモリセルに接続された選択ワード線に読み出し電圧を与え、前記複数のメモリセルのうちの非選択メモリセルに接続された非選択ワード線にセルデータによらず前記メモリセルがオンする読み出しパス電圧を与える制御回路と
を有する不揮発性半導体記憶装置において、
前記制御回路は、前記選択ワード線に前記ビット線側及び前記ソース線側の少なくとも一方で隣接する第１の非選択ワード線、前記第１の非選択ワード線に前記選択ワード線と反対側で隣接する第２の非選択ワード線、及び前記第２の非選択ワード線に前記選択ワード線と反対側で隣接する第３の非選択ワード線に、それぞれ第１の読み出しパス電圧、第２の読み出しパス電圧、および第３の読み出しパス電圧を与え、前記第２の読み出しパス電圧は前記第３の読み出しパス電圧よりも高く、前記第１の読み出しパス電圧は、前記第２の読み出しパス電圧以下、前記第３の読み出しパス電圧以上であり、
前記直列接続された複数のメモリセルのうち、少なくとも前記第１の非選択ワード線、前記第２の非選択ワード線、前記第３の非選択ワード線、前記第３の非選択ワード線に前記選択ワード線と反対側で隣接する第４の非選択ワード線、前記選択ワード線に前記第１の非選択ワード線と反対側で隣接する第５の非選択ワード線、前記第５の非選択ワード線に前記選択ワード線と反対側で隣接する第６の非選択ワード線及び前記第６の非選択ワード線に前記選択ワード線と反対側で隣接する第７の非選択ワード線にそれぞれ接続されたメモリセルと、前記直列接続された複数のメモリセルの両端のメモリセルと、を除いたメモリセルに接続された非選択ワード線に前記第２の読み出しパス電圧よりも低い読み出しパス電圧を与える
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１の読み出しパス電圧は、前記第２の読み出しパス電圧と等しいことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記制御回路は、前記第３の非選択ワード線に前記選択ワード線と反対側で隣接する第４の非選択ワード線に、前記第３の読み出しパス電圧よりも高い第４の読み出しパス電圧を与える
ことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項４】
前記直列接続された複数のメモリセルの両端の少なくとも一方が消去状態のダミーセルであり、
前記制御回路は、前記ダミーセルに接続されたダミーワード線に前記第３の読み出しパス電圧よりも低い第５の読み出しパス電圧を印加する
ことを特徴とする請求項１〜３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項５】
前記制御回路は、書き込みベリファイ読み出し時の前記第３の読み出しパス電圧を、読み出し時の前記第３の読み出しパス電圧よりも低く設定することを特徴とする請求項１〜４のいずれか１項記載の不揮発性半導体記憶装置。
【請求項６】
前記制御回路は、前記選択ワード線に印加する読み出し電圧が高いほど、前記第１の読み出しパス電圧を低くすることを特徴とする請求項１〜５のいずれか１項記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書記載の技術は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤフラッシュメモリを始めとする不揮発性半導体記憶装置の微細化が進んでいる。中でも、ワード線ピッチ、ビット線ピッチ、セル間隔などの平面的なスケーリングが進んでいる。一方、高さ方向のスケーリングはセル特性の信頼性を確保するためには難しい。その結果、種々のセル間干渉が顕著になってきている。一例として、電荷蓄積層が浮遊ゲートである場合で説明すると、上述のように、高さ方向のスケーリングが困難なため、浮遊ゲートの総容量に対して、チャネル容量の占める割合が低くなり、着目セルに対して、隣接セルの制御ゲート（ＷＬ）電圧の影響や隣接セルの浮遊ゲートの電位の影響が大きくなる。      
【０００３】
具体的なセル間干渉としては、例えば次の２点がある。
【０００４】
１点目は、隣接セルの浮遊ゲートの電位が着目セルの浮遊ゲートに影響するセル間干渉である。これは、隣接セルが書き込まれた場合、隣接セルのしきい値電圧（Ｖｔｈ）が高くなるが、その結果、着目セルのしきい値電圧も高くなってしまうという現象である。
【０００５】
２点目は、隣接セルのワード線電圧が着目セルの浮遊ゲートに影響するセル間干渉である。これは、隣接セルを読み出す場合、特に低いしきい値レベルのデータを読み出す場合に、隣接セルの制御ゲート電圧が低いため、着目セルの浮遊ゲートの電位が上がりにくくなり、着目セルのしきい値が高いレベルに書き込まれている場合、着目セルがオンしにくくなるという現象である。
【０００６】
また、ワード線ピッチのスケーリングは進んでいる一方、高さ方向のスケーリングが困難な状況であるため、ＮＡＮＤフラッシュメモリの場合、書き込み電圧（Ｖｐｇｍ）や、読み出し時のパス電圧（Ｖｒｅａｄ）は、微細化とともにあまり下がらない。一方で、ワード線間のスペースは狭くなるため、ワード線間の耐圧、ワード線と隣接セルの浮遊ゲート間の耐圧が厳しくなっている。
【０００７】
したがって、隣接セル間のワード線電位差を大きくしないことが微細化に伴い必要不可欠になってきている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１０−８６６２８号
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、セル間干渉の影響を低減した不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
実施形態に係る不揮発性半導体記憶装置は、制御ゲート及び電荷蓄積層を有する複数のメモリセルが直列接続され、その一端が第１の選択ゲートトランジスタを介してビット線に、他端が第２の選択ゲートトランジスタを介してソース線に接続されたＮＡＮＤセルユニットを有し、前記複数のメモリセルの制御ゲートがそれぞれワード線に接続され、前記第１及び第２の選択ゲートトランジスタのゲートがそれぞれ第１及び第２の選択ゲート線に接続されたメモリセルアレイと、データ読み出し時に、前記複数のメモリセルのうちデータを読み出す選択メモリセルに接続された選択ワード線に読み出し電圧を与え、前記複数のメモリセルのうちの非選択メモリセルに接続された非選択ワード線にセルデータによらず前記メモリセルがオンする読み出しパス電圧を与える制御回路とを有する不揮発性半導体記憶装置において、前記制御回路が、前記選択ワード線に前記ビット線側及び前記ソース線側の少なくとも一方で隣接する第１の非選択ワード線、前記第１の非選択ワード線に前記選択ワード線と反対側で隣接する第２の非選択ワード線、及び前記第２の非選択ワード線に前記選択ワード線と反対側で隣接する第３の非選択ワード線に、それぞれ第１の読み出しパス電圧、第２の読み出しパス電圧、および第３の読み出しパス電圧を与え、前記第２の読み出しパス電圧は前記第３の読み出しパス電圧よりも高いことを特徴とする。
【図面の簡単な説明】
【００１１】
【図１】ＮＡＮＤ型の不揮発性半導体記憶装置のブロック図である。
【図２】同不揮発性半導体記憶装置のメモリセルアレイの構成を示す斜視図である。
【図３】同不揮発性半導体記憶装置のＮＡＮＤセルユニットの模式的な断面図である。
【図４】同不揮発性半導体記憶装置のメモリセルのしきい値分布を示す図である。
【図５】第１の実施形態に係るメモリセルアレイの読み出し時の印加電圧を示す図である。
【図６】第２の実施形態に係るメモリセルアレイの読み出し時の印加電圧を示す図である。
【図７】第３の実施形態に係るメモリセルアレイの読み出し時の印加電圧を示す図である。
【図８】第４の実施形態に係るメモリセルアレイの読み出し時の印加電圧を示す図である。
【図９】第５の実施形態に係るメモリセルアレイの読み出し時の印加電圧を示す図である。
【図１０】第６の実施形態に係るメモリセルアレイの読み出し時の印加電圧を示す図である。
【図１１】第７の実施形態に係るメモリセルアレイの読み出し時の印加電圧を示す図である。
【図１２】第８の実施形態に係るメモリセルアレイの読み出し時の印加電圧を示す図である。
【図１３】第９の実施形態に係るメモリセルアレイの読み出し時の印加電圧を示す図である。
【図１４】第１０の実施形態に係るメモリセルアレイの読み出し時の印加電圧を示す図である。
【図１５】第１１の実施形態に係るメモリセルアレイの読み出し時の印加電圧を示す図である。
【図１６】第１２の実施形態に係るメモリセルアレイの読み出し時の印加電圧を示す図である。
【図１７】第１３の実施形態に係るメモリセルアレイの読み出し時の印加電圧を示す図である。
【図１８】第１４の実施形態に係るメモリセルアレイの読み出し時の印加電圧を示す図である。
【図１９】第１５の実施形態に係るメモリセルアレイの読み出し時の印加電圧を示す図である。
【図２０】第１６の実施形態に係るメモリセルアレイの読み出し時の印加電圧を示す図である。
【図２１】第１７の実施形態に係るメモリセルアレイの読み出し時の印加電圧を示す図である。
【図２２】第１８の実施形態に係るメモリセルアレイの読み出し時の印加電圧を示す図である。
【図２３】第１９の実施形態に係るメモリセルアレイの読み出し時の印加電圧を示す図である。
【図２４】第２０の実施形態に係るメモリセルアレイの２ビット／セルのデータの書き込み順序を示す図である。
【図２５】同実施形態における着目セルの各時点での書き込み状態を示す図である。
【図２６】同実施形態に係るメモリセルアレイの読み出し時の印加電圧を示す図である。
【図２７】第２１の実施形態に係るメモリセルアレイの書き込み及びベリファイ読み出し時の選択ワード線及び隣接非選択ワード線の印加電圧波形を示す図である。
【図２８】第２２の実施形態に係るメモリセルアレイの読み出し動作時の選択ワード線及び隣接非選択ワード線の印加電圧波形を示す図である。
【図２９】同実施形態におけるメモリセルアレイの読み出し動作時の選択ワード線及び隣接非選択ワード線の印加電圧波形を示す図である。
【図３０】同実施形態におけるメモリセルアレイの読み出し動作時の選択ワード線及び隣接非選択ワード線の印加電圧波形を示す図である。
【図３１】従来の読み出し方法によるメモリセルアレイの読み出し時の印加電圧を示す図である。
【図３２】従来の他の読み出し方法によるメモリセルアレイの読み出し時の印加電圧を示す図である。
【発明を実施するための形態】
【００１２】
以下、添付の図面を参照して実施の形態について説明する。
【００１３】
［不揮発性半導体記憶装置の全体構成］
まず、不揮発性半導体記憶装置の全体構成を、図１〜図５を参照して説明する。図１は、不揮発性半導体記憶装置の一例であるＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。図１に示すように、ＮＡＮＤ型フラッシュメモリ２０は、電荷蓄積層として浮遊ゲートを有する複数のメモリセルをマトリクス状に配列してなるメモリセルアレイ１を有する。メモリセルアレイ１のワード線方向の側部に、ワード線及び選択ゲート線の選択駆動を行うロウデコーダ回路２が配置され、ビット線方向の側部に、ビット線を介してセルデータの読み出し及び書き込みに供されるセンスアンプ回路３が配置されている。ロウデコーダ回路２は、プリロウデコーダ２ａとメインロウデコーダ２ｂとを備え、センスアンプ回路３は、センスアンプ３ａとデータレジスタ３ｂとを備えている。
【００１４】
コマンド、アドレス及びデータは、入出力制御回路１３を介して入力される。チップイネーブル信号／ＣＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥその他の外部制御信号は、論理回路１４に入力され、タイミング制御に用いられる。コマンドは、コマンドレジスタ８でデコードされる。
【００１５】
制御回路６は、データの転送制御及び書き込み／消去／読み出しのシーケンス制御を行う。制御回路６は、Ｒｅａｄｙ／Ｂｕｓｙ端子１１にＮＡＮＤ型フラッシュメモリ２０のＲｅａｄｙ／Ｂｕｓｙ状態を出力する。また、ＮＡＮＤ型フラッシュメモリ２０の状態（Ｐａｓｓ／Ｆａｉｌ、Ｒｅａｄｙ／Ｂｕｓｙ等）を、入出力制御回路１３を介してホストに知らせるステータスレジスタ１２が用意されている。
【００１６】
アドレスは、アドレスレジスタ５を介して、ロウデコーダ回路２やカラムデコーダ４に転送される。ロウデコーダ回路２は、ロウアドレスに基づいてワード線を選択し、カラムデコーダ４はカラムアドレスに基づいてビット線を選択する。書き込みデータは、入出力制御回路１３、制御回路６及びデータバスＢＵＳを介してセンスアンプ回路３にロードされ、読み出しデータは制御回路６を介して、外部に出力される。
【００１７】
各動作モードに応じて必要とされる高電圧を発生するために、高電圧発生回路１０が設けられている。高電圧発生回路１０は、制御回路６から与えられる制御信号に基づいて書き込みパルス電圧などの所定の高電圧を発生する。
【００１８】
［メモリセルアレイ１の構成］
図２は、メモリセルアレイ１の構成を示す回路図である。図２に示すように、メモリセルアレイ１は、電気的書き換え可能なＭ個の不揮発性メモリセルＭＣ＿０−ＭＣ＿Ｍ−１が直列接続されたＮＡＮＤストリングの両端に選択ゲートトランジスタＳ１，Ｓ２をそれぞれ接続してなるＮＡＮＤセルユニットＮＵを配列して構成される。なお、ここでＭは、例えば８，１６，３２，３３，３４，６４，６６，６８，８８などである。
【００１９】
ＮＡＮＤセルユニットＮＵの一端（選択ゲートトランジスタＳ１側）はビット線ＢＬに、他端（選択ゲートトランジスタＳ２側）は共通ソース線ＣＥＬＳＲＣに接続される。選択ゲートトランジスタＳ１、Ｓ２のゲート電極は選択ゲート線ＳＧＤ、ＳＧＳに接続される。また、メモリセルＭＣ＿０〜ＭＣ＿Ｍ−１の制御ゲート電極はそれぞれワード線ＷＬ＿０〜ＷＬ＿Ｍ−１に接続されている。ビット線ＢＬは、センスアンプ３ａに接続され、ワード線ＷＬ＿０〜ＷＬ＿Ｍ−１及び選択ゲート線ＳＧＤ、ＳＧＳは、ロウデコーダ回路２に接続されている。
【００２０】
１つのメモリセルＭＣに１ビットのデータが記憶される１ビット／セルの場合、ＮＡＮＤセルユニットＮＵに交差する１つのワード線ＷＬに沿って形成されるメモリセルＭＣに１ページのデータが記憶される。また、１つのメモリセルＭＣに２ビットのデータが記憶される２ビット／セルの場合、１つのワード線ＷＬに沿って形成されるメモリセルＭＣに、２ページ（上位ページＵＰＰＥＲ、下位ページＬＯＷＥＲ）のデータが記憶される。
【００２１】
ワード線ＷＬを共有する複数のＮＡＮＤセルユニットＮＵで１つのブロックＢＬＫが形成される。１つのブロックＢＬＫは、データ消去動作の一単位を形成する。１つのメモリセルアレイ１において１つのブロックＢＬＫ中のワード線ＷＬの数は、Ｍ本であり、１ブロック中のページ数は、２ビット／セルの場合、Ｍ×２＝１２８ページとなる。
【００２２】
［メモリセルＭＣ及び選択ゲートトランジスタＳ１、Ｓ２の構成］
図３は、メモリセルＭＣ＿０〜ＭＣ＿Ｍ−１及び選択ゲートトランジスタＳ１、Ｓ２の断面構造を示している。図３に示すように、基板に形成されたｐ型ウェル４１にはメモリセルＭＣを構成するＭＯＳＦＥＴのソース、ドレインとして機能するｎ型拡散層４２が形成されている。またウェル４１の上にはトンネル絶縁膜４３を介して浮遊ゲート（ＦＧ）４４が形成され、この浮遊ゲート４４の上にはゲート間絶縁膜４５を介して制御ゲート（ＣＧ）４６が形成されている。制御ゲート４６は、ワード線ＷＬを構成する。また、選択ゲートトランジスタＳ１、Ｓ２は、ウェル４１の上にゲート絶縁膜４３を介して選択ゲート４７を有している。ゲート４７は、選択ゲート線ＳＧＳ，ＳＧＤを構成する。メモリセルＭＣと選択ゲートトランジスタＳ１，Ｓ２とは、隣接するもの同士でドレインおよびソースを共有する形でＮＡＮＤ接続されている。
【００２３】
［データ記憶状態］
次に、メモリセルのデータ記憶状態であるしきい値分布について図４を参照して説明する。図４は、２ビット／セルの場合のしきい値電圧分布を示す図である。なお、ここでは、２ビット／セルを例に挙げているが、以下に述べる各実施形態は、これに限定されるものではない。
【００２４】
データのしきい値電圧分布は、しきい値電圧の低い方から、４種類のしきい値電圧分布（消去状態、Ａレベル、Ｂレベル、Ｃレベル）が設けられる。これらのしきい値電圧分布に対して、例えば次のような４通りのデータ“１１”、“０１”、“００”、“１０”が割り付けられる。ここで、データは、上位ページデータと下位ページデータとにより表現され、下位ページデータ書き込み、上位データ書き込みの順にデータの書き込みが行われる。消去状態のしきい値電圧分布は、一括ブロック消去により得られる負のしきい値電圧状態である。
【００２５】
ＮＡＮＤ型フラッシュメモリにおけるデータ消去動作は、ブロックＢＬＫ単位で実行される。データ消去動作は、選択ブロックＢＬＫの全ワード線ＷＬを０Ｖとし、メモリセルアレイ１が形成されたＰ型ウェル４１に正の昇圧された消去電圧（例えば、１８Ｖ〜２０Ｖ）を印加して行われる。これにより、選択ブロックＢＬＫの全メモリセルＭＣで浮遊ゲート４４の電子が放出された負のしきい値電圧状態（消去状態）が得られる。
【００２６】
［書き込み動作］
２ビット／セルのデータを書き込むために、まず選択ブロックＢＬＫの全メモリセルＭＣは、上述の消去動作により負のしきい値電圧分布に設定される。次に、図４に示すように、消去状態のしきい値電圧分布のメモリセルＭＣの一部をしきい値電圧分布Ａ、Ｂの中間レベルＬＭまで書き込む下位ページ書き込みを行う。
【００２７】
その後、図４に示すように、データが書き込まれるメモリセルＭＣのしきい値電圧を、消去状態のしきい値電圧分布からＡレベルへと上昇させる。また、その他のデータが書き込まれるメモリセルＭＣのしきい値電圧を、中間レベルＬＭからそれぞれしきい値電圧分布Ｂ、Ｃへと上昇させる。これにより、上位ページ書き込みが行われる。
【００２８】
以上のデータ書き込み動作時において、しきい値電圧分布を上昇させる選択メモリセルＭＣに対応するビット線ＢＬに電圧ＶＳＳを与えて、これを導通させたドレイン側選択ゲートトランジスタＳ１を介して選択メモリセルＭＣのチャネルまで転送する。また、選択メモリセルＭＣに接続された選択ワード線ＷＬには、書き込みパルス電圧Ｖｐｇｍ（例えば、１５Ｖ〜２０Ｖ）が印加される。このとき、選択メモリセルＭＣでは浮遊ゲート４４とチャネルとの間に大きな電界がかかり、ＦＮトンネリングによりチャネルから浮遊ゲート４４に電子が注入される。これにより、選択メモリセルＭＣのしきい値電圧分布が上昇する。
【００２９】
しきい値電圧分布を上昇させないメモリセルＭＣに対しては、ビット線ＢＬに電圧ＶＤＤを与えて、これを導通させたドレイン側選択ゲートトランジスタＳ１を介してメモリセルＭＣのチャネルまで転送する。チャネルを電圧ＶＤＤまで充電した後、ドレイン側選択ゲートトランジスタＳ１を非導通状態にする。選択メモリセルＭＣのチャネルをフローティング状態にした場合、選択ワード線ＷＬにプログラム電圧Ｖｐｇｍが印加されたとしても、チャネルが選択ワード線ＷＬとの容量結合により電位上昇して、浮遊ゲート電極へはほとんど電子が注入されない。
【００３０】
［書き込みベリファイ動作］
図４に示すように、下位ページ書き込み（中間レベルＬＭの書き込み）時は、その書き込みしきい値電圧の下限値に相当するベリファイ電圧ＬＭＶにより、書き込み状態の確認を行う。即ち、選択ワード線ＷＬにベリファイ電圧ＬＭＶを与えたベリファイ読み出し動作で、選択メモリセルＭＣが導通すればフェイル、非導通の場合パスという判定を行う。同様に、上位ページ書き込み時は、ベリファイ電圧ＡＶ、ＢＶ、ＣＶによりそれぞれしきい値電圧分布Ａ、Ｂ、Ｃの書き込み確認を行うことになる。
【００３１】
［読み出し動作］
次に、実施形態に係るメモリセルアレイ１における読み出し動作を説明するに先立ち、従来の読み出し動作を説明する。
【００３２】
従来の読み出し動作における電圧印加方式を２通り示す。一つは、図３１に示すような電圧印加方式である。選択ゲート線ＳＧＤ，ＳＧＳには電圧ＶＳＧ（例えば、３．５Ｖ）を印加し、選択ワード線ＷＬ＿Ｎには、読み出し電圧Ｖｃｇ（例えば０Ｖ〜４Ｖ）を印加し、非選択ワード線ＷＬ＿０〜ＷＬ＿Ｎ−１、ＷＬ＿Ｎ＋１〜ＷＬ＿Ｍ−１には、非選択メモリセルの記憶データに拘わらず導通させるための読み出しパス電圧Ｖｒｅａｄ（例えば７Ｖ）を印加する。
【００３３】
しかし、とりわけワード線ＷＬのハーフピッチがおよそ５０ｎｍよりも短くなると、前述したようにセル間干渉が顕著になってくる。これにより、選択ワード線ＷＬ＿Ｎに印加した読み出し電圧Ｖｃｇによって、これに隣接する非選択ワード線ＷＬ＿Ｎ−１，ＷＬ＿Ｎ＋１の浮遊ゲートが、本来の印加電圧よりも引き下げられて非選択メモリセルＭＣ＿Ｎ−１，ＭＣ＿Ｎ＋１が導通しない読み出し不良が発生する可能性がある。
【００３４】
そこで、図３２に示すような第２の電圧印加方式も用いられている。選択ワード線をＷＬ＿Ｎとすると、選択ゲート線ＳＧＳ，ＳＧＤには電圧ＶＳＧを、選択ワード線ＷＬ＿Ｎには読み出し電圧Ｖｃｇを、選択ワード線ＷＬ＿Ｎに隣接する非選択ワード線ＷＬ＿Ｎ−１，ＷＬ＿Ｎ＋１には、読み出しパス電圧Ｖｒｅａｄ２（但し、Ｖｒｅａｄ２＞Ｖｒｅａｄ、例えば８Ｖ）を印加する。また、非選択ワード線ＷＬ＿Ｎ−１，ＷＬ＿Ｎ＋１以外の非選択ワード線ＷＬ＿０〜ＷＬ＿Ｎ−２，ＷＬ＿Ｎ＋２〜ＷＬ＿Ｍ−１には読み出しパス電圧Ｖｒｅａｄを印加する。
【００３５】
この電圧印加方式によれば、セル間干渉が低減される。すなわち、ある着目セルのワード線電圧が、Δ変動したときの浮遊ゲート電位変動量をα・Δ、ある着目セルのワード電圧が、Δ変動したときの隣接ワード線のセルの浮遊ゲート電位変動量をβ・Δとすると、α＞βである。ここで、γ＝β／α（＜１）とすると、上述のように、セルの微細化が進むにつれ、隣接セルからの干渉の影響が大きくなり、γが大きくなっている。
【００３６】
いまワード線ＷＬ＿Ｎ＋４に接続されたメモリセルの浮遊ゲートに着目すると、その電位変動量は、
［数１］
Ｖｒｅａｄ＋２γ・Ｖｒｅａｄ
に概略比例する。
【００３７】
また、ワード線ＷＬ＿Ｎ＋１に接続されたメモリセルの浮遊ゲートに着目すると、その電位変動量は、
［数２］
Ｖｒｅａｄ２＋γ・（Ｖｃｇ＋Ｖｒｅａｄ）
に概略比例する。
【００３８】
読み出し動作で、低いしきい値レベルを読み出す場合は、読み出し電圧ＶｃｇがＶｒｅａｄよりも低くなるので、ワード線ＷＬ＿Ｎ＋１のセルの浮遊ゲート電位は、ワード線ＷＬ＿Ｎ＋４のセルのそれよりも、上記［数１］と［数２］の差である、
［数３］
γ・（Ｖｒｅａｄ−Ｖｃｇ）＋（Ｖｒｅａｄ−Ｖｒｅａｄ２）
に比例する分だけ低くなる。しかし、読み出しパス電圧Ｖｒｅａｄ２をＶｒｅａｄに比べて高くすることで、γ・（Ｖｒｅａｄ−Ｖｃｇ）分をキャンセルすることができる。
【００３９】
上述のように、微細化に伴い、ワード線ＷＬ間のスペースは狭くなるため、ワード線ＷＬ間の耐圧、ワード線ＷＬと隣接セルの浮遊ゲート間の耐圧が厳しくなっている。
【００４０】
一方で、γは大きくなるため、数３より、読み出しパス電圧Ｖｒｅａｄ２をますます高くする必要がある。その結果、とりわけ低いしきい値レベルを読み出す動作において、選択ワード線ＷＬ＿Ｎの電圧Ｖｃｇと、その隣接ワード線ＷＬ＿Ｎ−１，ＷＬ＿Ｎ＋１の読み出しパス電圧Ｖｒｅａｄ２との電位差は大きくなり、ワード線ＷＬと隣接セルの浮遊ゲート間の耐圧がさらに厳しくなる。
【００４１】
［第１の実施形態］
次に、図５を参照しながら、第１の実施形態の読み出し動作を説明する。本実施形態が、図３２に示した従来の読み出し動作と異なるのは、メモリセルアレイのドレイン側（ビット線側）で選択ワード線ＷＬ＿Ｎに近い方から順に配置された非選択ワード線ＷＬ＿Ｎ＋１、ＷＬ＿Ｎ＋２に、読み出しパス電圧Ｖｒｅａｄ２１，Ｖｒｅａｄ２２をそれぞれ印加している点である。ここで、読み出しパス電圧Ｖｒｅａｄ２１，Ｖｒｅａｄ２２は、読み出しパス電圧Ｖｒｅａｄよりは高く、読み出しパス電圧Ｖｒｅａｄ２よりも低い電圧である。
【００４２】
この電圧印加方法によれば、ワード線ＷＬ＿Ｎ＋４に接続されたメモリセルの浮遊ゲートの電位変動量は、前述の［数１］と同様であるが、ワード線ＷＬ＿Ｎ＋１に接続されたメモリセルの浮遊ゲートの電位変動量は、
［数４］
Ｖｒｅａｄ２１＋γ・（Ｖｃｇ＋Ｖｒｅａｄ２２）
に概略比例することになる。
【００４３】
よって、ワード線ＷＬ＿Ｎ＋１のセルの浮遊ゲート電位は、ワード線ＷＬ＿Ｎ＋４のセルのそれよりも、上記［数１］と［数４］の差である、
［数５］
γ・｛（Ｖｒｅａｄ−Ｖｃｇ）＋（Ｖｒｅａｄ−Ｖｒｅａｄ２２）｝
＋（Ｖｒｅａｄ−Ｖｒｅａｄ２１）
に比例する分だけ低くなる。したがって、Ｖｒｅａｄ２１，Ｖｒｅａｄ２２を高くすることで、γ・｛（Ｖｒｅａｄ−Ｖｃｇ）分をキャンセルすることができる。ここで、数３と数５を比較すると、数３では、非選択ワード線ＷＬ＿Ｎ＋１の読み出しパス電圧Ｖｒｅａｄ２の調整だけで隣接セルの浮遊ゲートの電位を補償していたのに対し、数５では、非選択ワード線ＷＬ＿Ｎ＋１の読み出しパス電圧Ｖｒｅａｄ２１を読み出しパス電圧Ｖｒｅａｄよりも高くするだけでなく、非選択ワード線ＷＬ＿Ｎ＋２の読み出しパス電圧Ｖｒｅａｄ２２も、読み出しパス電圧Ｖｒｅａｄより高くすることで隣接セルの浮遊ゲートの電位を補償することができる。このため、少なくとも読み出しパス電圧Ｖｒｅａｄ２１を読み出しパス電圧Ｖｒｅａｄ２よりも低く抑えることができる。これにより、隣接ワード線間の電位差およびワード線と隣接セルの浮遊ゲート間の電位差を低減でき、耐圧を緩和することができる。
【００４４】
ここで、読み出しパス電圧Ｖｒｅａｄ２，Ｖｒｅａｄ２１，Ｖｒｅａｄ２２のＶｒｅａｄからの増分をそれぞれΔ２、Δ２１、Δ２２とすると、
［数６］
Ｖｒｅａｄ２＝Ｖｒｅａｄ＋Δ２
Ｖｒｅａｄ２１＝Ｖｒｅａｄ＋Δ２１
Ｖｒｅａｄ２２＝Ｖｒｅａｄ＋Δ２２
と表すことができる。
【００４５】
数３、数５及び数６から、図３２に示した従来例と本実施形態の選択ワード線ＷＬ＿Ｎ＋１の浮遊ゲートの電位変動量を同程度にする条件は、
［数７］
Δ２＝γ・Δ２２＋Δ２１（０＜γ＜１）
となる。したがって、Δ２＞Δ２２、Δ２＞Δ２１であり、Ｖｒｅａｄ２＞Ｖｒｅａｄ２１、Ｖｒｅａｄ２＞Ｖｒｅａｄ２２となり、Ｖｒｅａｄ２１，Ｖｒｅａｄ２２は、Ｖｒｅａｄ２よりも低い電圧にすることができる。
【００４６】
特に、数７から、概略、
［数８］
Δ２１＝Δ２２＝Δ２／（γ＋１）                                  
にすると、Ｖｒｅａｄ２１＝Ｖｒｅａｄ２２＜Ｖｒｅａｄ２とすることができる。すなわち、少なくとも選択ワード線ＷＬ＿Ｎに隣接する非選択ワード線ＷＬ＿Ｎ＋１に印加される読み出しパス電圧Ｖｒｅａｄ２１を読み出しパス電圧Ｖｒｅａｄ２よりも低くすることができるたけでなく、Ｖｒｅａｄ２１＝Ｖｒｅａｄ２２とすることができるので、電源の種類を増やさずに、隣接ワード線間の電位差を少なくすることができ、微細化に伴う耐圧の問題を回避して、回路面積の縮小、回路の簡略化も可能になる。
【００４７】
［第２の実施形態］
次に図６を参照して第２の実施形態に係る不揮発性半導体記憶装置を説明する。
【００４８】
第１の実施形態では、データ読み出し時、メモリセルアレイのドレイン側（ビット線側）の非選択ワード線ＷＬ＿Ｎ＋１，ＷＬ＿Ｎ＋２に読み出しパス電圧Ｖｒｅａｄ２よりも低い読み出しパス電圧Ｖｒｅａｄ２１，Ｖｒｅａｄ２２を与えたが、第２の実施形態では、メモリセルアレイのソース線ＣＳＬＳＲＣ側の非選択ワード線ＷＬ＿Ｎ−１，ＷＬ＿Ｎ−２に読み出しパス電圧Ｖｒｅａｄ３１，Ｖｒｅａｄ３２をそれぞれ印加している。
【００４９】
第２の実施形態においても、第１の実施形態と同様に、少なくともＶｒｅａｄ３１の電圧値そのものを、読み出しパス電圧Ｖｒｅａｄ２よりも低くすることができるので、第１の実施形態と同様の効果を奏する。
【００５０】
［第３の実施形態］
次に図７を参照して第３の実施形態に係る不揮発性半導体記憶装置を説明する。
【００５１】
本実施形態は、第１の実施形態と第２の実施形態とを組み合わせたものである。すなわち本実施形態では、データ読み出し時、メモリセルアレイのドレイン側（ビット線側）の非選択ワード線ＷＬ＿Ｎ＋１，ＷＬ＿Ｎ＋２に読み出しパス電圧Ｖｒｅａｄ２よりも低い読み出しパス電圧Ｖｒｅａｄ２１，Ｖｒｅａｄ２２を与えると共に、メモリセルアレイのソース線ＣＳＬＳＲＣ側の非選択ワード線ＷＬ＿Ｎ−１，ＷＬ＿Ｎ−２にも読み出しパス電圧Ｖｒｅａｄ３１，Ｖｒｅａｄ３２をそれぞれ印加している。
【００５２】
本実施形態では、第１及び第２の実施形態よりもさらに隣接ワード線間の電位差を従来の読み出し方法よりも低減することができる。また、低電圧化により消費電流を減らすことができる。
【００５３】
［第４の実施形態］
次に図８を参照して第４の実施形態に係る不揮発性半導体記憶装置を説明する。
【００５４】
この実施形態では、データ読み出し時、選択ワード線ＷＬ＿Ｎに隣接する非選択ワード線ＷＬ＿Ｎ−１，ＷＬ＿Ｎ＋１にそれぞれ読み出しパス電圧Ｖｒｅａｄを印加すると共に、それらの更に隣の非選択ワード線ＷＬ＿Ｎ−２，ＷＬ＿Ｎ＋２にＶｒｅａｄよりも高い読み出しパス電圧Ｖｒｅａｄ２を印加し、更に他の非選択ワード線ＷＬ＿０〜ＷＬ＿Ｎ−３，ＷＬ＿Ｎ＋３〜ＷＬ＿Ｍ−１に読み出しパス電圧Ｖｒｅａｄを印加するようにしている。
【００５５】
この実施形態では、選択ワード線ＷＬ＿Ｎの読み出し電圧Ｖｃｇによって低下した隣接する非選択ワード線ＷＬ＿Ｎ−１，ＷＬ＿Ｎ＋１を、それらに隣接する非選択ワード線ＷＬ＿Ｎ−２，ＷＬ＿Ｎ＋２に高い電圧Ｖｒｅａｄ２を印加することにより引き上げるようにしている。
【００５６】
この実施形態においても、隣接ワード線間の電位差を従来の読み出し方法よりも低減することができるので、上記各実施形態と同様の効果を奏する。また、従来の読み出し方法から電源の種類を増やさずに、隣接ワード線間の電位差を従来の読み出し方法よりも低減することができる。
【００５７】
なお、非選択ワード線ＷＬ＿Ｎ−１，Ｎ＋１の電圧をＶｒｅａｄよりも高くしても良い。すなわち、非選択ワード線ＷＬ＿Ｎ−２，Ｎ＋２に与えられた電圧Ｖｒｅａｄ２でも、非選択ワード線ＷＬ＿Ｎ−１，Ｎ＋１の電位上昇を補償できない場合がある。その場合には、非選択ワード線ＷＬ＿Ｎ−１，Ｎ＋１をＶｒｅａｄよりも高く、Ｖｒｅａｄ２以下にすることにより、より正確に隣接ワード線間の電位差を従来の読み出し方法よりも低減することができる。
【００５８】
［第５の実施形態］
次に図９を参照して第５の実施形態に係る不揮発性半導体記憶装置を説明する。
【００５９】
この実施形態では、第４の実施形態のデータ読み出し時の電圧印加方法に加えて、選択ワード線ＷＬ＿Ｎからドレイン側及びセルソース側のそれぞれ３番目の非選択ワード線ＷＬ＿Ｎ−３，ＷＬ＿Ｎ＋３に、Ｖｒｅａｄよりも低い読み出しパス電圧Ｖｒｅａｄ１を印加している。これにより、非選択ワード線ＷＬ＿Ｎ−２，ＷＬ＿Ｎ＋２に接続されたメモリセルの浮遊ゲートの電位が上がりすぎるのを、それに隣接する非選択ワード線ＷＬ＿Ｎ−３，ＷＬ＿Ｎ＋３により引き下げることができる。
【００６０】
非選択ワード線ＷＬ＿Ｎ−２，ＷＬ＿Ｎ＋２の電圧が必要以上に上がると、非選択ワード線ＷＬ＿Ｎ−２及びＷＬ＿Ｎ＋２に接続されたメモリセルのしきい値が低い場合は、トンネル絶縁膜４３に加わる電界が高くなり、しきい値が高い場合はゲート間絶縁膜４５に加わる電界が高くなる。ここで、読み出し、または、書き込みベリファイ読み出しを繰り返すにつれて、非選択ワード線ＷＬ＿Ｎ−２及びＷＬ＿Ｎ＋２に接続されたメモリセルのトンネル絶縁膜４３あるいはゲート間絶縁膜４５が劣化しやすくなる。
【００６１】
そこで、非選択ワード線ＷＬ＿Ｎ−２，ＷＬ＿Ｎ＋２に隣接する非選択ワード線ＷＬ＿Ｎ−３，ＷＬ＿Ｎ＋３の電位を下げることにより、非選択ワード線ＷＬ＿Ｎ−２及びＷＬ＿Ｎ＋２に接続されたメモリセルのトンネル絶縁膜４３あるいはゲート間絶縁膜４５に加わる電界を低減し、トンネル絶縁膜４３あるいはゲート間絶縁膜４５の劣化を防止することができる。
【００６２】
また、非選択ワード線ＷＬ＿Ｎ−１，Ｎ＋１の電圧をＶｒｅａｄよりも高くしても良い。すなわち、非選択ワード線ＷＬ＿Ｎ−２，Ｎ＋２に与えられた電圧Ｖｒｅａｄ２でも、非選択ワード線ＷＬ＿Ｎ−１，Ｎ＋１の電位上昇を補償できない場合がある。その場合には、非選択ワード線ＷＬ＿Ｎ−１，Ｎ＋１をＶｒｅａｄよりも高く、Ｖｒｅａｄ２以下にすることにより、より正確に隣接ワード線間の電位差を従来の読み出し方法よりも低減することができる。
【００６３】
［第６の実施形態］
次に図１０を参照して第６の実施形態に係る不揮発性半導体記憶装置を説明する。
【００６４】
この実施形態では、第４の実施形態のデータ読み出し時の電圧印加方法に加えて、選択ワード線ＷＬ＿Ｎからドレイン側及びセルソース側のそれぞれ３番目以降の非選択ワード線ＷＬ＿Ｎ−３〜ＷＬ＿０，ＷＬ＿Ｎ＋３〜ＷＬ＿Ｍ−１に、Ｖｒｅａｄよりも低い読み出しパス電圧Ｖｒｅａｄ１とＶｒｅａｄよりも高い読み出し電圧Ｖｒｅａｄ２とを交互に印加している。これにより、読み出しパス電圧Ｖｒｅａｄ２で上がりすぎた浮遊ゲートを隣接ワード線で引き下げ、読み出しパス電圧Ｖｒｅａｄ１で下がり過ぎた浮遊ゲートを隣接ワード線で引き上げることで、ＮＡＮＤストリングにおけるメモリセルの浮遊ゲートの電位変化を全体的に抑制するようにしている。
【００６５】
すなわち、選択ワード線を基準として、非選択ワード線WＬ＿Ｎ−even，ＷＬ＿Ｎ＋evenに高い電圧を印加し、非選択ワード線WＬ＿Ｎ−ｏｄｄ，ＷＬ＿Ｎ＋ｏｄｄに低い電圧を印加する。
【００６６】
その結果、非選択ワード線WＬ＿Ｎ−ｅｖｅｎ，ＷＬ＿Ｎ＋ｅｖｅｎに接続されるメモリセルの誤書き込みを防止することが出来る。さらに、非選択ワード線WＬ＿Ｎ−ｏｄｄ，ＷＬ＿Ｎ＋ｏｄｄに低い電圧が加わるが、非選択ワード線WＬ＿Ｎ−ｅｖｅｎ，ＷＬ＿Ｎ＋ｅｖｅｎに高い電圧（Ｖｒｅａｄ２）が印加されるため、非選択ワード線WＬ＿Ｎ−ｏｄｄ，ＷＬ＿Ｎ＋ｏｄｄをゲート電極とするメモリセルトランジスタがオフすることがない。
【００６７】
すなわち、ＮＡＮＤストリングのメモリセル全体の信頼性を向上させることが出来る。
【００６８】
また、非選択ワード線ＷＬ＿Ｎ−１，Ｎ＋１の電圧をＶｒｅａｄよりも高くしても良い。すなわち、非選択ワード線ＷＬ＿Ｎ−２，Ｎ＋２に与えられた電圧Ｖｒｅａｄ２でも、非選択ワード線ＷＬ＿Ｎ−１，Ｎ＋１の電位上昇を補償できない場合がある。その場合には、非選択ワード線ＷＬ＿Ｎ−１，Ｎ＋１をＶｒｅａｄよりも高く、Ｖｒｅａｄ２以下にすることにより、より正確に隣接ワード線間の電位差を従来の読み出し方法よりも低減することができる。
【００６９】
［第７の実施形態］
次に図１１を参照して第７の実施形態に係る不揮発性半導体記憶装置を説明する。
【００７０】
上記の実施形態では、選択ワード線ＷＬ＿ＮがＮＡＮＤセルユニットＮＵの中央部である場合について説明したが、本実施形態では、選択ワード線がＮＡＮＤセルユニットＮＵのドレイン側端である場合を示す。
【００７１】
この実施形態が、図７に示した第３の実施形態と異なる点は、選択ワード線がドレイン側の端のワード線ＷＬ＿Ｍ−１で、選択ワード線よりもドレイン側にワード線が無いことである。非選択ワード線ＷＬ＿Ｍ−２，ＷＬ＿Ｍ−３，…，ＷＬ＿０，ソース側選択ゲート線ＳＧＳへの印加電圧は、第３の実施形態と同様である。
【００７２】
また、ドレイン側選択ゲートＳＧＤに印加する電圧は、ＶＳＧ２（≧ＶＳＧ）とすることが望ましい。すなわち、ドレイン側選択ゲート線ＳＧＤの電圧は、耐圧の観点で、選択ワード線ＷＬ＿Ｍ−１と選択ゲート線ＳＧＤとの電位差が小さいことが望ましく、選択ゲート線電圧ＶＳＧ２は低い方が望ましい。また、ドレイン側選択ゲートトランジスタＳ１の信頼性を考慮すると、選択ゲート線電圧ＶＳＧ２の電圧は低い方が望ましい。一方で、隣接セルとの干渉としては、選択ワード線ＷＬ＿Ｍ−１のセルにデータが書き込まれている場合（消去状態ではない場合）、選択ワード線ＷＬ＿Ｍ−１のセルの浮遊ゲートの電位が消去状態よりも低くなるため、選択ワード線ＷＬ＿Ｍ−１のセルと共有しているジャンクションの電位が微細化に伴い低くなりやすくなる。その結果、ドレイン側選択ゲートトランジスタのオン電流が流れにくくなる。ドレイン側選択ゲートトランジスタのオン電流を確保するためには、電圧ＶＳＧ２は高い方が望ましい。
【００７３】
従って、電圧ＶＳＧ２は電圧ＶＳＧ以上が必要であるが、適用するＮＡＮＤセルの構造に応じ、信頼性・耐圧が確保できる場合は、電圧ＶＳＧより高く、信頼性・耐圧が厳しい場合は電圧ＶＳＧと同電圧にすることが望ましい。
【００７４】
［第８の実施形態］
次に図１２を参照して第８の実施形態に係る不揮発性半導体記憶装置を説明する。
【００７５】
この実施形態では、ドレイン側の端から２番目のワード線ＷＬ＿Ｍ−２を選択して読み出す場合の電圧印加方法を示す。図７に示した第３の実施形態との違いは、選択ワード線よりもドレイン側にワード線が１本しかないことである。非選択ワード線ＷＬ＿Ｍ−３，ＷＬ＿Ｍ−４，…，ＷＬ＿０，ソース側選択ゲート線ＳＧＳへの印加電圧は、第３の実施形態と同様である。
【００７６】
選択ワード線ＷＬ＿Ｍ−２よりもドレイン側の非選択ワード線ＷＬ＿Ｍ−１には、電圧Ｖｒｅａｄ４を印加する。この場合、選択ワード線よりもドレイン側にはワード線が一本しかないので、非選択ワード線ＷＬ＿Ｍ−１をソース側のような電圧印加状態とすることができない。よって、読み出しパス電圧Ｖｒｅａｄ４としては、読み出しパス電圧Ｖｒｅａｄ２と同様の電圧を印加することが望ましい。
【００７７】
ただし、非選択ワード線ＷＬ＿Ｍ−１に隣接する選択ゲート線ＳＧＤの電圧は、読み出しパス電圧Ｖｒｅａｄよりも低いため、微細化に伴い非選択ワード線ＷＬ＿Ｍ−１のセルの浮遊ゲートの電位は上がりにくくなる。従って、電圧Ｖｒｅａｄ４は、電圧Ｖｒｅａｄ２と同等か、あるいはそれ以上が望ましい。
【００７８】
更に、ドレイン側選択ゲート線ＳＧＤに印加する電圧は、ＶＳＧ３（≧ＶＳＧ）が望ましい。すなわち、選択ゲート線ＳＧＤの電圧は、耐圧の観点で、隣接するワード線ＷＬ＿Ｍ−１と選択ゲート線ＳＧＤとの電位差が小さい方が望ましく、電圧ＶＳＧ３の電圧は高い方が望ましい。また、上述のように、隣接セルとの干渉を考慮しても電圧ＶＳＧ３は高い方が望ましい。一方、ドレイン側選択ゲートトランジスタＳ１の信頼性を考慮すると、電圧ＶＳＧ３は低い方が望ましい。
【００７９】
従って、電圧ＶＳＧ３は電圧ＶＳＧ以上が必要であるが、適用するＮＡＮＤセルの構造に応じ、信頼性が確保できる場合は、電圧ＶＳＧより高く、信頼性が厳しい場合は電圧ＶＳＧと同等とすることが望ましい。
【００８０】
［第９の実施形態］                                           
次に図１３を参照して第９の実施形態に係る不揮発性半導体記憶装置を説明する。
【００８１】
この実施形態では、ドレイン側からみて３本目のワード線ＷＬ＿Ｍ−３を選択して読み出す場合の電圧印加方法を示す。図７に示した第３の実施形態との違いは、選択ワード線よりもドレイン側にワード線が２本しかないことである。非選択ワード線ＷＬ＿Ｍ−４，ＷＬ＿Ｍ−５，・・・，ＷＬ＿０，ソース側選択ゲート線ＳＧＳへの印加電圧は、第３の実施形態と同様である。
【００８２】
選択ワード線       ＷＬ＿Ｍ−３よりもドレイン側の非選択ワード線ＷＬ＿Ｍ−２，ＷＬ＿Ｍ−１には、電圧Ｖｒｅａｄ５１，Ｖｒｅａｄ５２を印加する。ここで、Ｖｒｅａｄ＜Ｖｒｅａｄ５１＜Ｖｒｅａｄ２，Ｖｒｅａｄ５２＞Ｖｒｅａｄである。この場合、選択ワード線よりもドレイン側にはワード線が２本しかなく、且つ、上述のように、ワード線ＷＬ＿Ｍ−１に隣接する選択ゲート線ＳＧＤの電圧は、電圧Ｖｒｅａｄよりも低いため、微細化に伴い非選択ワード線ＷＬ＿Ｍ−１のセルの浮遊ゲートの電位は上がりにくくなる。
【００８３】
したがって、電圧Ｖｒｅａｄ５２は、第３の実施形態で示したように、電圧Ｖｒｅａｄよりも高いが、電圧Ｖｒｅａｄ２２と同じかＶｒｅａｄ２２よりも高いことが望ましい。
【００８４】
また、ドレイン側選択ゲート線ＳＧＤに印加する電圧は、ＶＳＧ４（≧ＶＳＧ）が望ましい。先の実施形態と同様、電圧ＶＳＧ４は、電圧ＶＳＧ以上であることが必要であるが、適用するＮＡＮＤセルの構造に応じ、信頼性が確保できる場合は、電圧ＶＳＧより高く、信頼性が厳しい場合は電圧ＶＳＧにすることが望ましい。
【００８５】
ドレイン側からみて、４本目以上のワード線ＷＬ＿Ｍ−４を選択した場合、選択ワード線ＷＬ＿Ｍ−４よりもドレイン側の非選択ワード線ＷＬ＿Ｍ−３〜ＷＬ＿Ｍ−１及び選択ゲート線ＳＧＤへの電圧印加方法は、第３の実施形態と同様である。
【００８６】
［第１０の実施形態］
次に図１４を参照して第１０の実施形態に係る不揮発性半導体記憶装置を説明する。
【００８７】
この実施形態では、選択ワード線がＮＡＮＤセルユニットＮＵのセルソース側端である場合を示す。
【００８８】
この実施形態が、図７に示した第３の実施形態と異なる点は、選択ワード線がセルソース側の端のワード線ＷＬ＿０で、選択ワード線よりもソース側にワード線が無いことである。非選択ワード線ＷＬ＿１，ＷＬ＿２，…，ＷＬ＿Ｍ−１，ドレイン側選択ゲート線ＳＧＤへの印加電圧は、第３の実施形態と同様である。
【００８９】
また、ソース側選択ゲートＳＧＳに印加する電圧ＶＳＧ５は、第７〜第９の実施形態と同様、電圧ＶＳＧ以上が必要であるが、適用するＮＡＮＤセルの構造に応じ、信頼性・耐圧が確保できる場合は、電圧ＶＳＧより高く、信頼性・耐圧が厳しい場合は電圧ＶＳＧと同電圧にすることが望ましい。
【００９０】
［第１１の実施形態］
次に図１５を参照して第１１の実施形態に係る不揮発性半導体記憶装置を説明する。
【００９１】
この実施形態では、セルソース側の端から２番目のワード線ＷＬ＿１を選択して読み出す場合の電圧印加方法を示す。図７に示した第３の実施形態との違いは、選択ワード線よりもソース側にワード線が１本しかないことである。非選択ワード線ＷＬ＿２，ＷＬ＿３，…，ＷＬ＿Ｍ−１，ドレイン側選択ゲート線ＳＧＤへの印加電圧は、第３の実施形態と同様である。
【００９２】
選択ワード線ＷＬ＿１よりもソース側の非選択ワード線ＷＬ＿０には、電圧Ｖｒｅａｄ６を印加する。この場合、選択ワード線よりもソース側にはワード線が一本しかないので、非選択ワード線ＷＬ＿０をドレイン側のような電圧印加状態とすることができない。よって、読み出しパス電圧Ｖｒｅａｄ６としては、読み出しパス電圧Ｖｒｅａｄ２と同様の電圧を印加することが望ましい。
【００９３】
ただし、非選択ワード線ＷＬ＿０に隣接する選択ゲート線ＳＧＳの電圧は、読み出しパス電圧Ｖｒｅａｄよりも低いため、微細化に伴い非選択ワード線ＷＬ＿０のセルの浮遊ゲートの電位は上がりにくくなる。従って、電圧Ｖｒｅａｄ６は、電圧Ｖｒｅａｄ２と同等か、あるいはそれ以上が望ましい。
【００９４】
更に、セルソース側選択ゲート線ＳＧＳに印加する電圧ＶＳＧ６は、第７〜第９の実施形態と同様、電圧ＶＳＧ以上が必要であるが、適用するＮＡＮＤセルの構造に応じ、信頼性が確保できる場合は、電圧ＶＳＧより高く、信頼性が厳しい場合は電圧ＶＳＧと同等とすることが望ましい。
【００９５】
［第１２の実施形態］
次に図１６を参照して第１２の実施形態に係る不揮発性半導体記憶装置を説明する。
【００９６】
この実施形態では、ソース側からみて３本目のワード線ＷＬ＿２を選択して読み出す場合の電圧印加方法を示す。図７に示した第３の実施形態との違いは、選択ワード線よりもソース側にワード線が２本しかないことである。非選択ワード線ＷＬ＿３，ＷＬ＿４，・・・，ＷＬ＿Ｍ−１，ドレイン側選択ゲート線ＳＧＤへの印加電圧は、第３の実施形態と同様である。
【００９７】
選択ワード線       ＷＬ＿２よりもソース側の非選択ワード線ＷＬ＿１，ＷＬ＿０には、電圧Ｖｒｅａｄ７１，Ｖｒｅａｄ７２を印加する。ここで、Ｖｒｅａｄ＜Ｖｒｅａｄ７１＜Ｖｒｅａｄ２，Ｖｒｅａｄ７２＞Ｖｒｅａｄである。この場合、選択ワード線よりもソース側にはワード線が２本しかなく、且つ、上述のように、ワード線ＷＬ＿０に隣接する選択ゲート線ＳＧＳの電圧は、電圧Ｖｒｅａｄよりも低いため、微細化に伴い非選択ワード線ＷＬ＿０のセルの浮遊ゲートの電位は上がりにくくなる。
【００９８】
したがって、電圧Ｖｒｅａｄ７２は、第３の実施形態で示したように、電圧Ｖｒｅａｄよりも高いが、電圧Ｖｒｅａｄ３２と同じかＶｒｅａｄ３２よりも高いことが望ましい。
【００９９】
また、ソース側選択ゲート線ＳＧＳに印加する電圧ＶＳＧ７は、第７〜第９の実施形態と同様、電圧ＶＳＧ以上であることが必要であるが、適用するＮＡＮＤセルの構造に応じ、信頼性が確保できる場合は、電圧ＶＳＧより高く、信頼性が厳しい場合は電圧ＶＳＧにすることが望ましい。
【０１００】
さらに、電圧ＶＳＧ２〜ＶＳＧ７は、可能な限り電圧の種類を少なくする方が、回路簡略化、回路面積縮小が可能になり望ましいことは言うまでもない。加えて、電圧Ｖｒｅａｄ２１，Ｖｒｅａｄ２２，Ｖｒｅａｄ５１，Ｖｒｅａｄ５２，Ｖｒｅａｄ７１，Ｖｒｅａｄ７２に関しても可能な限り電圧の種類を少なくする方が望ましい。同様に、Ｖｒｅａｄ２，Ｖｒｅａｄ４，Ｖｒｅａｄ７についても可能な限り電圧の種類を少なくする方が望ましい。
【０１０１】
［第１３の実施形態］
次に図１７を参照して第１３の実施形態に係る不揮発性半導体記憶装置について説明する。
【０１０２】
これまでの実施形態は、メモリセルアレイ内の全てのメモリセルをデータ記憶に用いる場合を示している。一方、近年、素子の微細化が進むにつれ、選択ゲートに隣接するワード線に接続されるメモリセルの特性が他のメモリセルに比べて異なる度合いが大きくなってきている。そこで、選択ゲートに隣接するワード線をダミーワード線とし、ダミーワード線に接続されるメモリセルをデータ記憶に用いないダミーセルとして動作させる場合もある（K. Kanda et al., “A 120mm2 16Gb 4 Multi Level NAND Flash Memory with 43nm CMOS Technology”, ISSCC Dig. Tech. Papers, pp. 430-431, Feb. 2008.）。
【０１０３】
本実施形態では、ソース側・ドレイン側両方の選択ゲート線ＳＧＳ，ＳＧＤに隣接するワード線ＷＬ＿０，ＷＬ＿Ｍ−１をダミーワード線とする例を示しているが、ソース側及びドレイン側の選択ゲート線ＳＧＳ，ＳＧＤの少なくとも一方に隣接するワード線がダミーワード線としている場合でも、同様の効果が得られる。また、ダミーワード線の本数に関しても、ソース側及びドレイン側の少なくとも一方に隣接するワード線が複数本あっても同様の効果が得られる。
【０１０４】
図１７には、本実施形態の読み出し動作における電圧印加方法を示す。
【０１０５】
ダミーワード線に接続されたメモリセル（ダミーセル）には、データは記憶されないので、ダミーセルは消去状態になっている場合がある。ダミーセルが消去状態の場合、ダミーワード線の電圧が低くてもダミーセルを導通させることができる。
【０１０６】
このことは、選択ゲート線ＳＧＤ、ＳＧＳと、これに隣接するダミーワード線ＷＬ＿Ｍ−１，ＷＬ＿０との電位差を抑制することが容易になるということを意味する。したがって、ダミーワード線ＷＬ＿０，ＷＬ＿Ｍ−１には、それぞれ読み出しパス電圧Ｖｒｅａｄ＿Ｓ１，Ｖｒｅａｄ＿Ｄ１（但し、Ｖｒｅａｄ＿Ｓ１＞ＶＳＧ、Ｖｒｅａｄ＿Ｄ１＜Ｖｒｅａｄ）となるよう電圧を印加することが望ましい。
【０１０７】
なお、本実施形態は、第３の実施形態の変形例として示しているが、第１又は第２の実施形態の変形例としても同様の効果が得られる。
【０１０８】
［第１４の実施形態］
次に図１８を参照して第１４の実施形態に係る不揮発性半導体記憶装置について説明する。
【０１０９】
この実施形態は、第１３の実施形態と同様、ダミーワード線を有する場合に、選択ワード線がドレイン側端部のワード線である場合の電圧印加方法を示している。
【０１１０】
なお、本実施形態では、ソース側・ドレイン側両方の選択ゲート線ＳＧＳ，ＳＧＤに隣接するワード線ＷＬ＿０，ＷＬ＿Ｍ−１をダミーワード線とする場合を示しているが、ソース側及びドレイン側の選択ゲート線の少なくとも一方に隣接するワード線がダミーワード線としている場合でも、同様の効果が得られる。
【０１１１】
図１８に示すように、選択ワード線は、ドレイン側からみて２本目のワード線ＷＬ＿Ｍ−２である。図１７との違いは、選択ワード線よりもドレイン側にはダミーワード線ＷＬ＿Ｍ−１しか存在しないことである。
【０１１２】
他のワード線ＷＬ＿Ｍ−３，ＷＬ＿Ｍ−４，…，ＷＬ＿０及び選択ゲート線ＳＧＳの印加電圧は第１３の実施形態と同様である。
【０１１３】
ダミーワード線ＷＬ＿Ｍ−１には、電圧Ｖｒｅａｄ＿Ｄ２（≧Ｖｒｅａｄ＿Ｄ１）を印加する。この場合、選択ワード線よりもドレイン側にはワード線が一本（ダミーワード線ＷＬ＿Ｍ−１）しかないので、図３２に示すような従来例の電圧印加方法に順ずることが望ましい。
【０１１４】
しかし、ダミーセルは消去状態になる場合がある。ダミーセルが消去状態の場合、しきい値（Ｖｔｈ）が低く、図１２のＶｒｅａｄ４ほど電圧を高くする必要はなく、適用するＮＡＮＤセル構造に応じて、Ｖｒｅａｄ＿Ｄ２の電圧をＶｒｅａｄ＿Ｄ１以上の範囲で決定すればよい。
【０１１５】
ドレイン側選択ゲートＳＧＤに印加する電圧ＶＳＧ８は、電圧ＶＳＧ以上である必要があるが、電圧Ｖｒｅａｄ＿Ｄ２、適用するＮＡＮＤセルの構造に応じ、信頼性・耐圧が確保できる場合は、電圧ＶＳＧより高く、信頼性・耐圧が厳しい場合は、電圧ＶＳＧにすることが望ましい。
【０１１６】
［第１５の実施形態］
次に図１９を参照して第１５の実施形態に係る不揮発性半導体記憶装置について説明する。
【０１１７】
この実施形態は、第１３の実施形態と同様、ダミーワード線を有する場合に、選択ワード線がドレイン側端部から３本目のワード線ＷＬ＿Ｍ−３である場合の電圧印加方法を示している。図１７との違いは、選択ワード線よりもドレイン側にはダミーワード線ＷＬ＿Ｍ−１と１本の非選択ワード線ＷＬ＿Ｍ−２しか存在しないことである。
【０１１８】
他のワード線ＷＬ＿Ｍ−４，ＷＬ＿Ｍ−５，…，ＷＬ＿０及び選択ゲート線ＳＧＳの印加電圧は第１３の実施形態と同様である。
【０１１９】
ダミーワード線ＷＬ＿Ｍ−１には、電圧Ｖｒｅａｄ＿Ｄ３（≧Ｖｒｅａｄ＿Ｄ１）を印加し、ドレイン側の非選択ワード線ＷＬ＿Ｍ−２には、電圧Ｖｒｅａｄ８（Ｖｒｅａｄ＜Ｖｒｅａｄ８＜Ｖｒｅａｄ２）を印加する。読み出しパス電圧Ｖｒｅａｄ８は、読み出し電圧Ｖｃｇが低いため、ある程度高く設定しなければならないが、セル間の電位差軽減のため、できるだけ低い電圧にすることができるように電圧Ｖｒｅａｄ＿Ｄ３をＶｒｅａｄ＿Ｄ１よりも高く設定することが望ましい。
【０１２０】
また、ドレイン側選択ゲート線ＳＧＤに印加する電圧ＶＳＧ９は、電圧ＶＳＧ以上である必要があるが、電圧Ｖｒｅａｄ＿Ｄ３、適用するＮＡＮＤセルの構造に応じ、信頼性・耐圧が確保できる場合は、電圧ＶＳＧより高く、信頼性・耐圧が厳しい場合は、電圧ＶＳＧにすることが望ましい。
【０１２１】
［第１６の実施形態］
次に図２０を参照して第１６の実施形態に係る不揮発性半導体記憶装置について説明する。
【０１２２】
この実施形態は、第１３の実施形態と同様、ダミーワード線を有する場合に、選択ワード線がドレイン側端部から４番目のワード線ＷＬ＿Ｍ−４である場合の電圧印加方法を示している。図１７との違いは、選択ワード線よりもドレイン側にはダミーワード線ＷＬ＿Ｍ−１と２本の非選択ワード線ＷＬ＿Ｍ−２，ＷＬ＿Ｍ−３しか存在しないことである。
【０１２３】
他のワード線ＷＬ＿Ｍ−５，ＷＬ＿Ｍ−６，…，ＷＬ＿０及び選択ゲート線ＳＧＳの印加電圧は第１３の実施形態と同様である。
【０１２４】
ダミーワード線ＷＬ＿Ｍ−１には、電圧Ｖｒｅａｄ＿Ｄ４（≧Ｖｒｅａｄ＿Ｄ１）を印加し、ドレイン側の非選択ワード線ＷＬ＿Ｍ−３，ＷＬ＿Ｍ−２には、それぞれ電圧Ｖｒｅａｄ９１（Ｖｒｅａｄ＜Ｖｒｅａｄ９１＜Ｖｒｅａｄ２），電圧Ｖｒｅａｄ９２（＞Ｖｒｅａｄ）を印加する。読み出しパス電圧Ｖｒｅａｄ９２は、読み出しパス電圧Ｖｒｅａｄよりは高いので、電圧Ｖｒｅａｄ＿Ｄ４は、本来、電圧Ｖｒｅａｄ＿Ｄ１程度で十分である。一方、耐圧の観点からは、ワード線ＷＬ＿Ｍ−１とＷＬ＿Ｍ−２の電位差が小さいことが望ましく、電圧Ｖｒｅａｄ＿Ｄ４は、電圧Ｖｒｅａｄ＿Ｄ１よりも高めに設定することが望ましい。したがって、適用するＮＡＮＤセルの構造に応じ、セル特性、耐圧が確保できる場合は、電圧Ｖｒｅａｄ＿Ｄ４を電圧Ｖｒｅａｄ＿Ｄ１と同等に設定し、信頼性・耐圧が厳しい場合には、電圧Ｖｒｅａｄ＿Ｄ４を電圧Ｖｒｅａｄ＿Ｄ１よりも高めに設定することが望ましい。
【０１２５】
また、ドレイン側選択ゲート線ＳＧＤに印加する電圧ＶＳＧ１０は、電圧ＶＳＧ以上である必要があるが、電圧Ｖｒｅａｄ＿Ｄ４、適用するＮＡＮＤセルの構造に応じ、電圧Ｖｒｅａｄ＿Ｄ４がＶｒｅａｄ＿Ｄ１よりも高いなど信頼性・耐圧が確保できる場合は、電圧ＶＳＧより高く、信頼性・耐圧が厳しい場合は、電圧ＶＳＧにすることが望ましい。
【０１２６】
［第１７の実施形態］
次に図２１を参照して第１７の実施形態に係る不揮発性半導体記憶装置について説明する。
【０１２７】
この実施形態は、第１３の実施形態と同様、ダミーワード線を有する場合に、選択ワード線がセルソース側端部のワード線である場合の電圧印加方法を示している。
【０１２８】
なお、本実施形態では、ソース側・ドレイン側両方の選択ゲート線ＳＧＳ，ＳＧＤに隣接するワード線ＷＬ＿０，ＷＬ＿Ｍ−１をダミーワード線とする場合を示しているが、ソース側及びドレイン側の選択ゲート線の少なくとも一方に隣接するワード線がダミーワード線としている場合でも、同様の効果が得られる。
【０１２９】
図２１に示すように、選択ワード線は、セルソース側からみて２本目のワード線ＷＬ＿１である。図１７との違いは、選択ワード線よりもセルソース側にはダミーワード線ＷＬ＿０しか存在しないことである。
【０１３０】
他のワード線ＷＬ＿１，ＷＬ＿２，…，ＷＬ＿Ｍ−１及び選択ゲート線ＳＧＤの印加電圧は第１３の実施形態と同様である。
【０１３１】
ダミーワード線ＷＬ＿０には、電圧Ｖｒｅａｄ＿Ｓ２（≧Ｖｒｅａｄ＿Ｓ１）を印加する。この場合、選択ワード線よりもセルソース側にはワード線が一本（ダミーワード線ＷＬ＿０）しかないので、図３２に示すような従来例の電圧印加方法に順ずることが望ましい。
【０１３２】
しかし、ダミーセルは消去状態になる場合がある。ダミーセルが消去状態の場合、しきい値（Ｖｔｈ）が低く、図１５のＶｒｅａｄ４ほど電圧を高くする必要はなく、適用するＮＡＮＤセル構造に応じて、Ｖｒｅａｄ＿Ｓ２の電圧をＶｒｅａｄ＿Ｓ１以上の範囲で決定すればよい。
【０１３３】
セルソース側選択ゲートＳＧＳに印加する電圧ＶＳＧ１１は、電圧ＶＳＧ以上である必要があるが、電圧Ｖｒｅａｄ＿Ｓ２、適用するＮＡＮＤセルの構造に応じ、信頼性・耐圧が確保できる場合は、電圧ＶＳＧより高く、信頼性・耐圧が厳しい場合は、電圧ＶＳＧにすることが望ましい。
【０１３４】
［第１８の実施形態］
次に図２２を参照して第１８の実施形態に係る不揮発性半導体記憶装置について説明する。
【０１３５】
この実施形態は、第１３の実施形態と同様、ダミーワード線を有する場合に、選択ワード線がセルソース側端部から３本目のワード線ＷＬ＿２である場合の電圧印加方法を示している。図１７との違いは、選択ワード線よりもセルソース側にはダミーワード線ＷＬ＿０と１本の非選択ワード線ＷＬ＿１しか存在しないことである。
【０１３６】
他のワード線ＷＬ＿３，ＷＬ＿４，…，ＷＬ＿Ｍ−１及び選択ゲート線ＳＧＤの印加電圧は第１３の実施形態と同様である。
【０１３７】
ダミーワード線ＷＬ＿０には、電圧Ｖｒｅａｄ＿Ｓ３（≧Ｖｒｅａｄ＿Ｓ１）を印加し、ソース側の非選択ワード線ＷＬ＿１には、電圧Ｖｒｅａｄ１０（Ｖｒｅａｄ＜Ｖｒｅａｄ１０＜Ｖｒｅａｄ２）を印加する。読み出しパス電圧Ｖｒｅａｄ１０は、読み出し電圧Ｖｃｇが低いため、ある程度高く設定しなければならないが、セル間の電位差軽減のため、できるだけ低い電圧にすることができるように電圧Ｖｒｅａｄ＿Ｓ３をＶｒｅａｄ＿Ｓ１よりも高く設定することが望ましい。
【０１３８】
また、セルソース側選択ゲート線ＳＧＳに印加する電圧ＶＳＧ１２は、電圧ＶＳＧ以上である必要があるが、電圧Ｖｒｅａｄ＿Ｓ３、適用するＮＡＮＤセルの構造に応じ、信頼性・耐圧が確保できる場合は、電圧ＶＳＧより高く、信頼性・耐圧が厳しい場合は、電圧ＶＳＧにすることが望ましい。
【０１３９】
［第１９の実施形態］
次に図２３を参照して第１９の実施形態に係る不揮発性半導体記憶装置について説明する。
【０１４０】
この実施形態は、第１３の実施形態と同様、ダミーワード線を有する場合に、選択ワード線がセルソース側端部から４番目のワード線ＷＬ＿３である場合の電圧印加方法を示している。図１７との違いは、選択ワード線よりもセルソース側にはダミーワード線ＷＬ＿０と２本の非選択ワード線ＷＬ＿１，ＷＬ＿２しか存在しないことである。
【０１４１】
他のワード線ＷＬ＿４，ＷＬ＿５，…，ＷＬ＿Ｍ−１及び選択ゲート線ＳＧＤの印加電圧は第１３の実施形態と同様である。
【０１４２】
ダミーワード線ＷＬ＿０には、電圧Ｖｒｅａｄ＿Ｓ４（≧Ｖｒｅａｄ＿Ｓ１）を印加し、セルソース側の非選択ワード線ＷＬ＿２，ＷＬ＿１には、それぞれ電圧Ｖｒｅａｄ１１１（Ｖｒｅａｄ＜Ｖｒｅａｄ１１１＜Ｖｒｅａｄ２），電圧Ｖｒｅａｄ１１２（＞Ｖｒｅａｄ）を印加する。読み出しパス電圧Ｖｒｅａｄ１１２は、読み出しパス電圧Ｖｒｅａｄよりは高いので、電圧Ｖｒｅａｄ＿Ｓ４は、本来、電圧Ｖｒｅａｄ＿Ｓ１程度で十分である。一方、耐圧の観点からは、ワード線ＷＬ＿０とＷＬ＿１の電位差が小さいことが望ましく、電圧Ｖｒｅａｄ＿Ｓ４は、電圧Ｖｒｅａｄ＿Ｓ１よりも高めに設定することが望ましい。したがって、適用するＮＡＮＤセルの構造に応じ、セル特性、耐圧が確保できる場合は、電圧Ｖｒｅａｄ＿Ｓ４を電圧Ｖｒｅａｄ＿Ｓ１と同等に設定し、信頼性・耐圧が厳しい場合には、電圧Ｖｒｅａｄ＿Ｓ４を電圧Ｖｒｅａｄ＿Ｓ１よりも高めに設定することが望ましい。
【０１４３】
また、セルソース側選択ゲート線ＳＧＳに印加する電圧ＶＳＧ１３は、電圧ＶＳＧ以上である必要があるが、電圧Ｖｒｅａｄ＿Ｓ４、適用するＮＡＮＤセルの構造に応じ、電圧Ｖｒｅａｄ＿Ｓ４がＶｒｅａｄ＿Ｓ１よりも高いなど信頼性・耐圧が確保できる場合は、電圧ＶＳＧより高く、信頼性・耐圧が厳しい場合は、電圧ＶＳＧにすることが望ましい。
【０１４４】
［第２０の実施形態］
これまでは、読み出し動作について説明したが、以後は、書き込みベリファイ読み出し時の動作について説明する。
【０１４５】
また、本実施形態は、第３の実施形態の変形例として説明するが、第１及び第２の実施形態の変形例としても適用可能である。
【０１４６】
図２４は、第２０の実施形態に係る２ｂｉｔ／ｃｅｌｌのＮＡＮＤ型不揮発性半導体記憶装置の書き込み順序を示す図である。すなわち、まず、セルソース端部のワード線ＷＬ＿０に接続されたメモリセルの下位ページが書き込まれ、次に隣のワード線ＷＬ＿１に接続されたメモリセルの下位ページが書き込まれ、次に１つ前に書き込みしたワード線ＷＬ＿０に接続されたメモリセルの上位ページが書き込まれる。続いて、セルソース側から３番目のワード線ＷＬ＿２に接続されたメモリセルの下位ページが書き込まれる。このような書き込み順序により、上位ページ書き込み時の隣接セルのしきい値変動の影響を低減することができる。この書き込み順序によれば、メモリセルアレイは、次の４つの段階を取り得る。
【０１４７】
１）下位ページが書き込まれた直後（下位ページの書込みベリファイ読み出しを行った時点と同じ状態）
２）下位ページが書き込まれてから上位ページが書き込まれるまでの段階（２種類）
３）上位ページが書き込まれた直後（上位ページの書込みベリファイ読み出しを行った時点と同じ状態）
４）上位ページが書き込まれてから、ＮＡＮＤセルのすべてのセルにデータが書き込まれるまでの段階
図２５に、上記１）〜４）の段階で、ワード線ＷＬ＿Ｎ−５〜ＷＬ＿Ｎ＋５に接続されたメモリセルがどのようなデータを記憶しているかを示す。なお、図中○を付した太文字は、最後に書き込まれたデータを示している。なお、消去状態及び各レベルＡ，Ｂ，Ｃのしきい値分布は、図４に示した通りである。
【０１４８】
図２５において、例えば、状態１）及び２）−１では、選択ワード線ＷＬ＿Ｎからドレイン側の非選択ワード線ＷＬ＿Ｎ＋１〜ＷＬ＿Ｎ＋５に接続されたメモリセルは消去状態となっている。消去状態のメモリセルでは、非選択ワード線電圧としては低い電圧で良いことが分かる。
【０１４９】
“Ｌ”は、下位ページ（１ビット目）のデータがセルに書き込まれている状態で、セルのしきい値分布が２通り（図４の消去状態およびＬＭレベル）の状態となり得るので、ベリファイ読み出し時に非選択ワード線に接続されたセルを導通させるためには、ＬＭレベルを超えるある程度の高い読み出しパス電圧が必要な状態を表している。ただし、読み出しパス電圧は、読み出し時の読み出しパス電圧Ｖｒｅａｄほど高い電圧である必要はない。
【０１５０】
“Ｌ／Ｕ”は、下位ページ（1ビット目）および上位ページ（２ビット目）のデータがセルに書き込まれている状態で、セルのしきい値分布が４通り（図４における消去状態、Ａ，Ｂ，Ｃレベル）存在しており、セルのしきい値として高いものが存在する状態を表している。従って、非選択ワード線に接続されたセルを導通させるには、上述した読み出しパス電圧Ｖｒｅａｄが必要である。
【０１５１】
図２５から明らかなように、書込みベリファイ読み出し動作を行う１）や３）の状態では、ワード線ＷＬ＿Ｎ＋１及びこれよりもドレイン側に配置されたワード線に接続されたセルのしきい値は比較的低い状態、すなわち消去状態ないし、Ｌの状態になっているため、ワード線に印加する電圧を低くすることができる。
【０１５２】
以上の点に加え、本実施形態では、図２６に示すような電圧を印加する。
【０１５３】
すなわち、状態１）において下位ページの書込みベリファイ読み出し動作を行う場合は、ワード線ＷＬ＿Ｎ＋３及びこれよりもドレイン側のワード線に接続されたセルは消去状態なので、これらのワード線ＷＬ＿Ｎ＋３，ＷＬ＿Ｎ＋４，…に電圧Ｖｒｅａｄ以下の読み出しパス電圧Ｖｐｖｄを印加する。これにより、書き込みベリファイ読み出し時と、データの読み出し時でのセルのセル電流（オン抵抗）の差違を軽減することができる。状態３）についても同様である。
【０１５４】
また、本実施形態では、状態１）の下位ページ書込みベリファイ読み出しの段階では、非選択ワード線ＷＬ＿Ｎ−２，ＷＬ＿Ｎ−１，ＷＬ＿Ｎ＋１，ＷＬ＿Ｎ＋２にそれぞれＶｒｅａｄ１３２，Ｖｒｅａｄ１３１，Ｖｒｅａｄ１２１，Ｖｒｅａｄ１２２を印加し、状態３）の上位ページ書込みベリファイ読み出しの段階では、非選択ワード線ＷＬ＿Ｎ−２，ＷＬ＿Ｎ−１，ＷＬ＿Ｎ＋１，ＷＬ＿Ｎ＋２にそれぞれＶｒｅａｄ１５２，Ｖｒｅａｄ１５１，Ｖｒｅａｄ１４１，Ｖｒｅａｄ１４２を印加し、段階１）〜４）によらず、読み出し動作では、第３の実施形態と同様の電圧を印加する。ここで、
Ｖｒｅａｄ１２２≦Ｖｒｅａｄ１４２≦Ｖｒｅａｄ２２，
Ｖｒｅａｄ１２１≦Ｖｒｅａｄ１４１≦Ｖｒｅａｄ２１，
Ｖｒｅａｄ１３１≦Ｖｒｅａｄ１５１≦Ｖｒｅａｄ３１，
Ｖｒｅａｄ１３２≦Ｖｒｅａｄ１５２≦Ｖｒｅａｄ３２
である。すなわち、状態１）の下位ページ書込みベリファイ読み出しの段階、状態３）の上位ページ書込みベリファイ読み出しの段階、読み出し動作の段階の順に、非選択ワード線ＷＬ＿Ｎ−２，ＷＬ＿Ｎ−１，ＷＬ＿Ｎ＋１，ＷＬ＿Ｎ＋２に印加される電圧が高くなるように電圧を印加する。これにより、非選択ワード線ＷＬ＿Ｎ−２，ＷＬ＿Ｎ−１，ＷＬ＿Ｎ＋１，ＷＬ＿Ｎ＋２に接続されたセルのデータ状態が変化することによるセルのオン抵抗の差異をキャンセルすることができ、しきい値電圧（Ｖｔｈ）分布幅を実効的に狭くすることができ、書込み速度の向上ないし、セルの信頼性特性を改善することができる。
【０１５５】
本実施形態を適用した場合、あるワード線において、データを書き込み、書き込みベリファイを行ってセルにデータを記憶させたあと、該当ワード線のセルを読み出す場合に、該当ワード線のセルが上述の状態１）乃至３）の場合は、しきい値分布が書き込みベリファイ読み出しの場合よりも左にシフトする。
【０１５６】
しかし、図４に示すように、各書き込みレベルにおいて、ベリファイレベルは、読み出しレベルよりも高い（ＬＭＲ＜ＬＭＶ、ＡＲ＜ＡＶ、ＢＲ＜ＢＶ、ＣＲ＜ＣＶ）ので、読み出しレベルよりもしきい値分布が左にシフトしない程度に、状態１）でのＶｒｅａｄ１３２、Ｖｒｅａｄ１３１、Ｖｒｅａｄ１２１、Ｖｒｅａｄ１２２、状態３）でのＶｒｅａｄ１５２、Ｖｒｅａｄ１５１、Ｖｒｅａｄ１４１、Ｖｒｅａｄ１４２を、Ｖｒｅａｄ２１、Ｖｒｅａｄ２２、Ｖｒｅａｄ３１、Ｖｒｅａｄ３２に対して低くすればよい。
【０１５７】
また、あるワード線において、データを書き込み、書き込みベリファイを行ってセルにデータを記憶させたあと、他の隣接ワード線の書き込みが行われてから、該当ワード線を読み出す場合であって、該当ワード線のセルが状態２）乃至４）の場合は、隣接セルからの干渉によって、セルのしきい値分布は右にシフトしている。一般的にしきい値分布の下すそよりも、上すそのほうが大きく右にシフトする。
【０１５８】
この点、本実施形態によれば、しきい値分布を左にシフトさせることができるので、セル間干渉をキャンセルすることができる。
【０１５９】
［第２１の実施形態］
第２０の実施形態では、ある書き込みレベルに対しての書き込みベリファイ読み出し動作の場合を示した。
【０１６０】
本実施形態では、ＮＡＮＤセルの各々のメモリセルがｎｂｉｔ／ｃｅｌｌ  （ｎ≧２）を記憶する場合における電圧印加方法を示す。一例として、２ｂｉｔ／ｃｅｌｌを記憶させる場合を示す。      
【０１６１】
また、本実施形態では第３の実施形態の変形例として示すが、他の実施形態の変形例でも同様である。
【０１６２】
従来例及び第１の実施形態で示したワード線ＷＬ＿Ｎ＋４，ＷＬ＿Ｎ＋１のセルの浮遊ゲート電位変動量である数３，数５を参照すると、これらの値は、選択ワード線ＷＬ＿Ｎの読み出し電圧Ｖｃｇが高いほど小さくなる。すなわち、選択ワード線ＷＬ＿Ｎの読み出し電圧Ｖｃｇが高い場合、隣接する非選択ワード線ＷＬ＿Ｎ＋１に接続されたセルの浮遊ゲート電位の変動量は小さくなる。従って、図４に示すセルのしきい値分布において、ＣレベルやＢレベルなど、しきい値の高いレベルを読み出す場合は、読み出し電圧Ｖｃｇが高くなるため、非選択ワード線ＷＬ＿Ｎ＋１に接続されたセルの浮遊ゲート電位変動量は小さく、隣接ワード線のセルの影響を受けにくい。
【０１６３】
そこで、本実施形態では、読み出すデータのしきい値レベルが高いものほど、読み出しパス電圧Ｖｒｅａｄ２１、Ｖｒｅａｄ３１を低くする。更に、これに連動して、Ｖｒｅａｄ２２、Ｖｒｅａｄ３２を低くする。
【０１６４】
本実施形態を実施することで、読み出しパス電圧Ｖｒｅａｄに比べて高い電圧である、Ｖｒｅａｄ２１、Ｖｒｅａｄ２２、Ｖｒｅａｄ３１、Ｖｒｅａｄ３２を印加する回数を減らすことができ、セルの信頼性、とりわけ読み出しディスターブ（読み出し動作を繰り返すとメモリセルのデータ変動が生じる現象）の悪化を回避することができる。
【０１６５】
また、先の実施形態で述べたのと同様に、ワード線ＷＬ＿Ｎのセルが書き込まれたあと、隣接ワード線ＷＬ＿Ｎ＋１のセルにデータが書き込まれることでワード線ＷＬ＿Ｎのセルがセル間干渉をうける度合いをキャンセルでき、セルのしきい値分布幅を実効的に狭くすることができる。これにより、書込み速度の向上ないし、セルの信頼性特性を改善することができる。
【０１６６】
図２７は、本実施形態におけるメモリセルに２ｂｉｔ／ｃｅｌｌを記憶させる場合の選択ワード線（ＷＬ＿Ｎ）の書込み動作および書込みベリファイ動作波形を一例として示した図である。この図では、先の実施形態の状態３）の段階での波形を示している。すなわち、上位ページを書き込む場合における、書込み・書込みベリファイ読み出し動作の波形を示す。また、図２７には、選択ワード線ＷＬ＿Ｎへの印加電圧に対応する隣接非選択ワード線ＷＬ＿Ｎ＋１の動作波形を示す。なお、非選択ワード線ＷＬ＿Ｎ＋２，ＷＬ＿Ｎ−１，ＷＬ＿Ｎ−２に関しても大小関係などの傾向は同じである。
【０１６７】
図示のように、読み出しパス電圧Ｖｒｅａｄ１４１≧Ｖｒｅａｄ１４１Ａ≧Ｖｒｅａｄ１４１Ｂ≧Ｖｒｅａｄ１４１Ｃとなるよう非選択ワード線ＷＬ＿Ｎ＋１の電圧を書込みレベルに応じて変化させる。
【０１６８】
なお、本実施形態では、読み出しパス電圧ＶＰＡＳＳをワード線ＷＬ＿Ｎ＋１、ＷＬ＿Ｎに対して、各書込みループで一定かつ等しい電圧を例に示しているが、ワード線ＷＬ＿Ｎとワード線ＷＬ＿Ｎ＋１とでＶＰＡＳＳの電圧を異ならせたり、書込みループごとに徐々に高くしたりしても本実施形態の効果が得られることはいうまでもない。
【０１６９】
なお、本実施形態を実施するにあたっては、その他、書込み電圧含め、電圧印加のタイミングに関しては不問である。
【０１７０】
読み出しパス電圧Ｖｒｅａｄ１４１と同様に、Ｖｒｅａｄ１４２、Ｖｒｅａｄ１５１、Ｖｒｅａｄ１５２に関しても同様に、Ａ、Ｂ、Ｃレベルの書込みレベルに応じて、異なる電圧を供給しても同様の効果が得られる。
【０１７１】
また、先の実施形態での状態１）の段階においては、ワード線ＷＬ＿Ｎ＋１、ＷＬ＿Ｎ＋２、ＷＬ＿Ｎ−１、ＷＬ＿Ｎ−２にそれぞれ、Ｖｒｅａｄ１２１ＬＭ（≦Ｖｒｅａｄ１２１）、Ｖｒｅａｄ１２２ＬＭ（≦Ｖｒｅａｄ１２２）、Ｖｒｅａｄ１３１ＬＭ（≦Ｖｒｅａｄ１３１）、Ｖｒｅａｄ１３２ＬＭ（≦Ｖｒｅａｄ１３２）を印加すると、同様の効果が得られる。
【０１７２】
［第２２の実施形態］
以上が書込みベリファイ読み出し動作に関する実施形態で、同様に読み出し動作では、図２８，２９，３０に示すような動作が一例として挙げられる。
【０１７３】
図２８は、第２０の実施形態での状態３）乃至４）の段階における上位ページ読み出し動作波形で、選択ワード線ＷＬ＿Ｎおよび隣接非選択ワード線ＷＬ＿Ｎ＋１の印加電圧をそれぞれ示している。なお、非選択ワード線ＷＬ＿Ｎ＋２、ＷＬ＿Ｎ−１、ＷＬ＿Ｎ−２に関しても大小関係などの傾向は同じである。
【０１７４】
図に示されるように、Ａレベルの読み出し動作の場合に、第３の実施形態に記載の読み出しパス電圧Ｖｒｅａｄ２１を非選択ワード線ＷＬ＿Ｎ＋１に印加し、   Ｂレベル、Ｃレベルの読み出し動作では、それぞれＶｒｅａｄ２１Ｂ（≦Ｖｒｅａｄ２１）、Ｖｒｅａｄ２１Ｃ（≦Ｖｒｅａｄ２１）を印加する。
【０１７５】
また、第２０の実施形態で述べたように、Ｖｒｅａｄ１４１Ｂ≦Ｖｒｅａｄ＿２１Ｂ、Ｖｒｅａｄ１４１Ｃ≦Ｖｒｅａｄ２１Ｃ  であることが望ましい。
【０１７６】
読み出しパス電圧Ｖｒｅａｄ２１Ｂ，Ｖｒｅａｄ２１Ｃに関しては、読み出しディスターブなどセルのゲート耐圧信頼性特性の観点では、低いほうが望ましいが、しきい値分布幅を実効的に狭くするには、ベリファイ動作での電圧に比べ高くする（Ｖｒｅａｄ２１にする）ことが望ましく、適用する構造に応じて電圧を決定すればよい。
【０１７７】
図２９は、第２０の実施形態での状態３）乃至４）の段階における、下位ページ読み出し動作波形で、選択ワード線ＷＬ＿Ｎおよび隣接非選択ワード線ＷＬ＿Ｎ＋１の印加電圧をそれぞれ示している。なお、非選択ワード線ＷＬ＿Ｎ＋２、ＷＬ＿Ｎ−１、ＷＬ＿Ｎ−２に関しても大小関係などの傾向は同じである。
【０１７８】
この場合は、下位ページはデータの境界が、ＢレベルとＡレベルの間であるため、図２８の前半の動作（Ｂレベルの読み出し）のみでよく、電圧印加方法は図２８と同様である。
【０１７９】
図３０は、第２０の実施形態での状態１）乃至２）の段階における、下位ページ読み出し動作波形で、選択ワード線ＷＬ＿Ｎおよび隣接非選択ワード線ＷＬ＿Ｎ＋１の印加電圧をそれぞれ示している。なお、非選択ワード線ＷＬ＿Ｎ＋２、ＷＬ＿Ｎ−１、ＷＬ＿Ｎ−２に関しても大小関係などの傾向は同じである。
【０１８０】
この場合は、セルのしきい値分布は、図４に示すように、下位ページのデータの境界がＬＭＲレベルなので、後半の動作ではＬＭＲレベルに対して読み出しを行う。
【０１８１】
一般的に、ＬＭＲ＜ＢＲなので、隣接非選択ワード線ＷＬ＿Ｎ＋１には、Ｖｒｅａｄ２１Ｂ＜Ｖｅａｄ２１ＬＭ≦Ｖｒｅａｄ２１  となるよう電圧を印加することが望ましい。
【０１８２】
また、図２８の説明で述べたように、Ｖｒｅａｄ１２１≦Ｖｒｅａｄ２１ＬＭであることが望ましい。
【０１８３】
なお、上述した実施形態は一例であり、読み出しパス電圧Ｖｒｅａｄが印加されているワード線に関しては、Ｖｒｅａｄと異なる電圧が印加されていても、本実施形態を適用すれば同様の効果が得られる。
【符号の説明】
【０１８４】
１…メモリセルアレイ、２…ロウデコーダ回路、３…センスアンプ回路、４…カラムデコーダ、５…アドレスレジスタ、６…制御回路、８…コマンドレジスタ、１０…高電圧発生回路、１２…ステータスレジスタ、１３…入出力制御回路、１４…論理回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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