(57)【特許請求の範囲】
【請求項１】
第１及び第２クロック信号間の立ち上がりタイミング間隔を測定するマルチビットのデルタシグマ型タイムデジタイザ回路であって、
遅延素子とマルチプレクサとをそれぞれ有する複数の遅延選択回路で構成され、前記第１及び第２クロック信号の一方を遅延させる遅延アレイ部と、
前記遅延アレイ部の出力信号に応じた時間差を求める位相比較器と、
前記位相比較器から出力される前記時間差を積分する積分器と、
前記積分器の積分結果に応じたデジタル変換を行うフラッシュ型のＡＤ変換器と、
前記遅延アレイ部を含んで構成されたリング発振回路と、
前記リング発振回路を通るクロック信号のパルス数を計測するカウンタと、
前記パルス数に基づく発振周波数から求めた前記遅延素子の遅延値を記憶するメモリと、
前記遅延アレイ部に入力される前記第１及び第２クロック信号間の前記立ち上がりタイミング間隔を測定する際、前記メモリに記憶された前記遅延値に基づいて前記ＡＤ変換器の出力結果を補正するプロセッサと、
を具備するマルチビットのデルタシグマ型タイムデジタイザ回路。
【請求項２】
前記リング発振回路は、
前記遅延アレイ部の出力に接続されたインバータと、
前記インバータの出力と前記遅延アレイ部の入力とに接続されたセレクタと、
を有する、請求項１によるマルチビットのデルタシグマ型タイムデジタイザ回路。
【請求項３】
第１及び第２クロック信号間の立ち上がりタイミング間隔を測定するマルチビットのデルタシグマ型タイムデジタイザ回路の校正方法であって、
前記立ち上がりタイミング間隔を測定する前に、複数の遅延素子からなる遅延アレイ部を含んで構成されたリング発振回路を通るクロック信号のパルス数を測定し、前記パルス数に基づく発振周波数から前記遅延素子の遅延値を求めるステップと、
前記求めた遅延値をメモリに記憶するステップと、
前記立ち上がりタイミング間隔を測定する時に、前記メモリに記憶した遅延値を基に、前記立ち上がりタイミング間隔の測定結果を補正するステップと、
を具備するマルチビットのデルタシグマ型タイムデジタイザ回路の校正方法。
【請求項４】
前記リング発振回路は、
前記遅延アレイ部の出力に接続されたインバータと、
前記インバータの出力と前記遅延アレイ部の入力とに接続されたセレクタと、
を有する、請求項３によるマルチビットのデルタシグマ型タイムデジタイザ回路の校正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力の線形性を向上させるマルチビットのデルタシグマ型タイムデジタイザ回路及びその校正方法に関する。
【背景技術】
【０００２】
近年、２つの繰り返しクロック間の時間差を高時間分解能及び簡単な回路で計測するためのΔΣ型ＴＤＣ（Time-to-Digital Converter）が提案されている（例えば、非特許文献１乃至３参照）。このΔΣ型ＴＤＣをマルチビット化することにより、同じ測定時間で、１ビットの場合よりも細かく測定することができる。
【０００３】
しかし、マルチビット方式では、遅延素子が増えることで、複数の遅延素子の遅延値が相対的にばらつく恐れがある。このような遅延ミスマッチが生じる場合、そのまま出力計算を行うと、出力結果が非線形となり、測定誤差が生じてしまう。
【０００４】
また、ΔΣ型ＡＤＣの内部ＤＡＣの誤差成分をデジタル的に推定し誤差補正を行う手法が報告されている（例えば、非特許文献４参照）。この手法では、出力時に推定した誤差分を差し引くことで補正を行う。しかし、この誤差補正の方式は、ＴＤＣでは用いられていない。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】D.-W. Jee, Y.-H. Seo, H.-J. Park, J.-Y. Sim, "A 2 GHz Fractional-N Digital PLL with 1b Noise Shaping ΔΣ TDC," IEEE VLSI Circuit Symp. 11-4, Kyoto (June 2011)
【非特許文献２】B. Young, K. Sunwoo, A. Elshazly, P. K. Hanumoulu, "A 2.4ps Resolution 2.1mW Second-Order Noise-Shaped Time-to-Digital Converter with 3.2ns Range in 1MHz Bandwidth," IEEE Custom Integrated Circuits, San Jose (Sept. 2010)
【非特許文献３】Y. Cao, P. Leroux, W. D. Cock, M. Steyaert, "A 1.7mW 11b 1-1-1 MASH ΔΣ Time-to-Digital Converter," ISSCC (Feb. 2011)
【非特許文献４】J. G. Kauffman, P. Witte, J. Becker, M. Ortmanns, "An 8mW 50MS/s CT ΔΣ Modulator with 81dB SFDR and Digital Background DAC Linearization," ISSCC Dig. Tech. Papers, pp. 472-474, Feb. 2011
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、出力の線形性の向上を図ることが可能なマルチビットのデルタシグマ型タイムデジタイザ回路及びその校正方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の第１の態様によるデルタシグマ型タイムデジタイザ回路は、第１及び第２クロック信号間の立ち上がりタイミング間隔を測定するマルチビットのデルタシグマ型タイムデジタイザ回路であって、遅延素子とマルチプレクサとをそれぞれ有する複数の遅延選択回路で構成され、前記第１及び第２クロック信号の一方を遅延させる遅延アレイ部と、前記遅延アレイ部の出力信号に応じた時間差を求める位相比較器と、前記位相比較器から出力される前記時間差を積分する積分器と、前記積分器の積分結果に応じたデジタル変換を行うフラッシュ型のＡＤ変換器と、前記遅延アレイ部を含んで構成されたリング発振回路と、前記リング発振回路を通るクロック信号のパルス数を計測するカウンタと、前記パルス数に基づく発振周波数から求めた前記遅延素子の遅延値を記憶するメモリと、前記遅延アレイ部に入力される前記第１及び第２クロック信号間の前記立ち上がりタイミング間隔を測定する際、前記メモリに記憶された前記遅延値に基づいて前記ＡＤ変換器の出力結果を補正するプロセッサと、を具備する。
【０００８】
本発明の第２の態様によるデルタシグマ型タイムデジタイザ回路の校正方法は、第１及び第２クロック信号間の立ち上がりタイミング間隔を測定するマルチビットのデルタシグマ型タイムデジタイザ回路の校正方法であって、前記立ち上がりタイミング間隔を測定する前に、複数の遅延素子からなる遅延アレイ部を含んで構成されたリング発振回路を通るクロック信号のパルス数を測定し、前記パルス数に基づく発振周波数から前記遅延素子の遅延値を求めるステップと、前記求めた遅延値をメモリに記憶するステップと、前記立ち上がりタイミング間隔を測定する時に、前記メモリに記憶した遅延値を基に、前記立ち上がりタイミング間隔の測定結果を補正するステップと、を具備する。
【発明の効果】
【０００９】
本発明によれば、出力の線形性の向上を図ることが可能なマルチビットのデルタシグマ型タイムデジタイザ回路及びその校正方法を提供できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態に係るマルチビットのデルタシグマ型タイムデジタイザ回路の回路構成を示す図。
【図２】本発明の第１の実施形態に係るマルチビットのデルタシグマ型タイムデジタイザ回路の自己校正方法の概要を示すフロー図。
【図３】本発明の第１の実施形態による、図２のＳＴ１による遅延値の測定及び計算、メモリへの格納の方法を示すフロー図。
【図４】本発明の第１の実施形態による、図２のＳＴ１による遅延値の測定方法を説明するための図。
【図５】本発明の第１の実施形態による、図３のＳＴ１−１による遅延値の測定動作を説明するための図。
【図６】本発明の第１の実施形態による、図３のＳＴ１−２による遅延値の測定動作を説明するための図。
【図７】本発明の第１の実施形態による、図２のＳＴ２によるクロック間の立ち上がりタイミング間隔を測定する方法を説明するための図。
【図８】本発明の第１の実施形態による、図２のＳＴ２によるクロック間の立ち上がりタイミング間隔の測定を示すタイミングチャート。
【図９】本発明の第１の実施形態による、図２のＳＴ３〜ＳＴ４による遅延データの読み出し及び補正の方法を説明するための図。
【図１０】本発明の第１の実施形態による、図２のＳＴ４による出力信号の補正方法を説明するための図。
【図１１】本発明の第１の実施形態による、３ビットの場合の図２のＳＴ４による出力信号の補正方法を説明するための図。
【図１２】本発明の第１の実施形態に係るマルチビットのデルタシグマ型タイムデジタイザ回路のシミュレーションに用いる遅延パラメータの条件１及び条件２を示す図。
【図１３】本発明の第１の実施形態に係るマルチビットのデルタシグマ型タイムデジタイザ回路のシミュレーション結果（条件１、出力数９９点）を示す図。
【図１４】本発明の第１の実施形態に係るマルチビットのデルタシグマ型タイムデジタイザ回路のシミュレーション結果（条件１、出力数５９９点）を示す図。
【図１５】本発明の第１の実施形態に係るマルチビットのデルタシグマ型タイムデジタイザ回路のシミュレーション結果（条件２、出力数９９点）を示す図。
【図１６】本発明の第１の実施形態に係るマルチビットのデルタシグマ型タイムデジタイザ回路のシミュレーション結果（条件２、出力数５９９点）を示す図。
【図１７】本発明の第２の実施形態に係るマルチビットのデルタシグマ型タイムデジタイザ回路の回路構成を示す図。
【図１８】本発明の第２の実施形態による、図２のＳＴ１による遅延値の測定及び計算、メモリへの格納の方法を示すフロー図。
【図１９】本発明の第２の実施形態による、図１８のＳＴ１−１１による遅延値の測定方法を説明するための図。
【図２０】本発明の第２の実施形態による、図１８のＳＴ１−１２による遅延値の測定動作を説明するための図。
【図２１】本発明の第２の実施形態による、図１８のＳＴ１−１３による遅延値の測定動作を説明するための図。
【図２２】本発明の第２の実施形態による、図２のＳＴ３〜ＳＴ４による遅延データの読み出し及び補正の方法を説明するための図。
【図２３】本発明の第２の実施形態による、図２のＳＴ４による出力信号の補正方法を説明するための図。
【図２４】本発明の第３の実施形態に係るマルチビットのΔΣ型ＴＤＣ変調器部における２次変調器の場合の概略的な回路構成を示す図。
【図２５】本発明の第３の実施形態に係るマルチビットのΔΣ型ＴＤＣ変調器部におけるＮ次変調器の場合の概略的な回路構成を示す図。
【図２６】本発明の各実施形態に係るマルチビットのΔΣ型ＴＤＣ変調器部の構成を示す回路図。
【図２７】本発明の各実施形態に係る遅延選択回路の構成を示す回路図。
【図２８】本発明の各実施形態に係る遅延素子の構成を示す回路図。
【図２９】本発明の各実施形態に係る位相比較器の回路構成及びタイミングチャートを示す図。
【図３０】本発明の各実施形態に係る位相比較器のタイミングチャートを示す図。
【図３１】本発明の各実施形態に係るチャージポンプ回路の構成を示す回路図。
【図３２】本発明の各実施形態に係る位相比較器とチャージポンプ回路の接続関係を示す回路図。
【図３３】本発明の各実施形態に係るフラッシュ型ＡＤ変換器の構成を示す回路図。
【図３４】本発明の各実施形態に係るフラッシュ型ＡＤ変換器の出力を説明するための図。
【図３５】本発明の各実施形態に係るリング発振回路の改良例を説明するための回路図。
【図３６】本発明の各実施形態に係るリング発振回路の改良例を説明するためのタイミングチャート。
【発明を実施するための形態】
【００１１】
［１］概要
本発明のマルチビットのデルタシグマ型タイムデジタイザ回路では、繰り返しクロック間の時間差の測定開始前に、各遅延素子の実際の遅延値を自己測定し、その後、繰り返しクロック間の時間差の測定時に、その実際の遅延値を基に出力の自己校正（補正）を行う。
【００１２】
ここで、本発明による各遅延値の自己測定では、マルチプレクサを制御して各遅延素子を１つずつつなぎながらリング発振回路構成とし、カウンタで測定したパルス数を基に発振周波数を求めることで、実際の遅延値を計算する。
【００１３】
また、本発明による出力補正では、ΔΣ型ＡＤＣ内ＤＡＣの誤差補正方法に似た手法を用い、これをマルチビッのΔΣ型ＴＤＣに適用する。ΔΣ型ＴＤＣで測定した出力計算は、コンパレータ出力が１であればτ、０であれば−τとして足し合わせていき、その平均をとった値が測定値となる。この計算時に、自己測定した実際の遅延値を用いることで、自己校正を行う。
【００１４】
以上により、従来は、マルチビットのΔΣ型ＴＤＣとすることで１ビットの場合よりも測定時間が短縮できる半面、遅延素子の誤差により出力が非線形となってしまう問題があったが、本発明により、誤差を含む遅延値分を考慮して出力することで、線形性の向上を図り、遅延誤差による測定誤差を抑制することが可能となる。
【００１５】
以下、本発明の実施の形態について、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１６】
［２］第１の実施形態
［２−１］回路
図１を用いて、本発明の第１の実施形態に係るマルチビットのデルタシグマ型タイムデジタイザ回路の回路構成について説明する。本実施形態のマルチビットのデルタシグマ型タイムデジタイザ回路は、２つのクロック信号ＣＬＫ１，ＣＬＫ２を入力し、立ち上がりタイミング間隔（時間差）Ｔを測定する。尚、本実施形態では３ビットの例を示すが、ビット数は種々変更可能である。
【００１７】
図１に示すように、第１の実施形態に係るマルチビットのデルタシグマ型タイムデジタイザ回路１は、マルチビットのΔΣ型ＴＤＣ変調器部１００及び外部回路部２００で構成されている。
【００１８】
マルチビットのΔΣ型ＴＤＣ変調器部１００は、遅延アレイ部１１０、位相比較器１２０、積分器１３０、フラッシュ型ＡＤ変換器（ＡＤＣ：Analog-to-Digital Converter）１４０、タイミングジェネレータ１５０を備えている。遅延アレイ部１１０は、複数の遅延選択回路１１０−ｎ（本例の場合、ｎ＝１〜７）で構成されている。この遅延選択回路１１０−ｎは、入力信号を遅延する遅延素子１１２−ｎ（本例の場合、ｎ＝１〜７）、マルチプレクサ（ＭＵＸ）（セレクタ）１１１−ｎ、１１３−ｎ、１１４−ｎ（本例の場合、ｎ＝１〜７）をそれぞれ有している。
【００１９】
外部回路部２００は、ＤＳＰ（Digital Signal Processor）２１０、メモリ（記憶部）２２０、カウンタ２３０、インバータ（反転器）２４０、マルチプレクサ２５０を備えている。ＤＳＰ２１０は、他のプロセッサ、ＣＰＵ（central processing unit）でもよい。
【００２０】
本実施形態のデルタシグマ型タイムデジタイザ回路１は、遅延アレイ部１１０、インバータ２４０及びマルチプレクサ（ＭＵＸ）２５０により、リング発振回路３００が構成されている。
【００２１】
このようなマルチビットのデルタシグマ型タイムデジタイザ回路１では、繰り返しクロック信号ＣＬＫ１，ＣＬＫ２間の時間差測定の概要は、以下の通りである。まず、フラッシュ型ＡＤ変換器１４０の出力結果Ｄｏｕｔに応じて、遅延アレイ部１１０でクロック信号ＣＬＫ１，ＣＬＫ２の一方を遅延させる。遅延アレイ部１１０の出力信号ＣＬＫ１ａ，ＣＬＫ２ａは、位相比較器１２０に入力される。位相比較器１２０では、Ｍａｓｋ信号（信号ＣＬＫ１ａ，ＣＬＫ２ａのうち速い方の信号）とそれぞれのクロック信号ＣＬＫ１ａ，ＣＬＫ２ａとの論理積をとり、その結果の信号ＣＬＫ１ｂ，ＣＬＫ２ｂの時間差ＣＬＫｉｎを求める。積分器１３０では、時間差ＣＬＫｉｎを電圧モードで積分してＩＮＴｏｕｔを出力する。フラッシュ型ＡＤ変換器１４０では、ＩＮＴｏｕｔに応じたデジタル値Ｄｏｕｔを出力する。この際、フラッシュ型ＡＤ変換器１４０の動作は、クロックＣＫにより制御される。次に、ＤＳＰ２１０では、リング発振回路３００を用いて測定されメモリ２２０に格納された実際の遅延値に基づいて、Ｄｏｕｔを補正し、Ａｏｕｔを出力する。
【００２２】
ここで、リング発振回路３００を用いた遅延値の測定では、マルチプレクサ１１１−ｎ，１１３−ｎ，１１４−ｎ，２５０の制御により、遅延アレイ部１１０内の各遅延素子１１２−ｎを１つずつつなぎ、カウンタ２３０で測定したパルス数を基に発振周波数を求めることで、実際の遅延値を計算する。この遅延値は、メモリ２２０に格納される。リング発振回路３００を用いて遅延値を測定する場合、マルチプレクサ１１１−ｎ，１１３−ｎ，１１４−ｎ，２５０の制御は、ＤＳＰ２１０（又はＣＰＵ）によって行われる。
【００２３】
尚、本実施形態によるマルチビットのデルタシグマ型タイムデジタイザ回路１では、ＮビットのΔΣ型ＴＤＣ変調器部１００とするには、（２Ｎ−１）個の遅延選択回路１１０（遅延素子１１２）が必要とされる。
【００２４】
［２−２］自己校正方法
図２を用いて、本発明の第１の実施形態に係るマルチビットのデルタシグマ型タイムデジタイザ回路の自己校正方法の概要について説明する。
【００２５】
まず、リング発振回路３００を用いて各遅延素子１１２−ｎの遅延値τ＋ΔτＮを自己測定し、遅延データをメモリ２２０に格納する（ＳＴ１）。次に、ΔΣ型ＴＤＣ変調器部１００にクロック信号ＣＬＫ１，ＣＬＫ２を入力し、ＣＬＫ１，ＣＬＫ２間の立ち上がりタイミング間隔を測定する（ＳＴ２）。この測定結果に対し、メモリ２２０から遅延データを読み出し（ＳＴ３）、ＤＳＰ２１０で出力信号の補正を行う（ＳＴ４）。
【００２６】
［２−２−１］ＳＴ１
図３及び図４を用いて、図２のＳＴ１の概要について説明する。尚、ここでは、３ビットの場合を例に挙げる。
【００２７】
図３に示すように、図２のＳＴ１は、遅延素子１１２−ｎの遅延値τ＋ΔτＮを測定及び計算し、その結果をメモリ２２０に格納するステップを、遅延素子１１２−ｎの数ｎだけ繰り返す。
【００２８】
図４（ａ）に示すように、遅延素子１１２−ｎの遅延値τ＋ΔτＮは、リング発振回路３００を用いて自己測定される。この際、図４（ｂ）に示すように、基準クロック信号ＣＬＫｒｅｆを用いて、リング発振回路３００の発振クロック信号ＣＬＫｏｓｃのパルス数をカウンタ２３０で数え、発振周波数ｆを求める。この発振クロック信号ＣＬＫｏｓｃの発振周波数ｆは、以下の式（１）で示される。
【数１】
0005616948.tif 000002
【００２９】
ここで、τ’は、インバータ２４０の遅延値である。τ＋ΔτＮは、遅延素子１１２−ｎの遅延値（誤差ΔτＮを含む）である。
【００３０】
そして、図４（ｃ）に示すように、この式（１）を用いて、発振周波数ｆから遅延値の誤差ΔτＮを計算する。
【００３１】
次に、図５及び図６を用いて、図２のＳＴ１について、本実施形態による７つの遅延素子１１２−１〜７の場合を例に挙げて説明する。
【００３２】
まず、図５に示すように、第１遅延素子１１２−１の第１遅延値τ＋Δτ１を測定及び計算し、その結果をメモリ２２０に格納する（図３のＳＴ１−１）。具体的には、リング発振回路３００を用いて、第１遅延選択回路１１０−１の第１遅延素子１１２−１を通る発振クロック信号ＣＬＫｏｓｃのパルス数を、カウンタ２３０で測定し、発振周波数ｆを求める。そして、式（１）を用いて、クロック信号ＣＬＫｏｓｃの発振周波数ｆから第１遅延素子１１２−１の第１遅延値τ＋Δτ１を計算する。その計算結果の第１遅延値τ＋Δτ１をメモリ２２０に格納する。
【００３３】
次に、図６に示すように、第２遅延素子１１２−２の第２遅延値τ＋Δτ２を測定及び計算し、その結果をメモリ２２０に格納する（図３のＳＴ１−２）。具体的には、ＳＴ１−１と同様、式（１）を用いて、クロック信号ＣＬＫｏｓｃの発振周波数ｆから第２遅延素子１１２−２の第２遅延値τ＋Δτ２を計算し、その計算結果の第２遅延値τ＋Δτ２をメモリ２２０に格納する。
【００３４】
その後、図３のＳＴ１−１〜ＳＴ１−２と同様、式（１）を用いて、クロック信号ＣＬＫｏｓｃの発振周波数ｆから遅延値τ＋Δτ３〜７を計算し、その計算結果をメモリ２２０に格納する（図３のＳＴ１−３〜ＳＴ１−７）。
【００３５】
以上のように、図２のＳＴ１では、マルチビットのデルタシグマ型タイムデジタイザ回路１の全ての遅延素子１１２−ｎの遅延値τ＋ΔτＮがそれぞれ測定及び計算され、その結果がメモリ２２０に格納される。
【００３６】
［２−２−２］ＳＴ２
図７及び図８を用いて、図２のＳＴ２による、クロック間の立ち上がりタイミング間隔を測定する方法について具体的に説明する。
【００３７】
まず、２つのクロック信号ＣＬＫ１，ＣＬＫ２を入力し、フラッシュ型ＡＤ変換器１４０の出力結果Ｄｏｕｔに応じて信号をτだけ遅延させる（図７（ｂ）、（ｃ）参照）。つまり、２つのクロック信号ＣＬＫ１，ＣＬＫ２は、それぞれフラッシュ型ＡＤ変換器１４０の出力Ｄｏｕｔの結果である０，１に応じて、そのまま何もせずに信号を通す経路か、遅延経路を通して信号を遅らせる経路かの経路選択が行われる。遅延アレイ部１１０から出力された信号ＣＬＫ１ａ，ＣＬＫ２ａのうち、速い方の信号をＭａｓｋ信号とする。本例では、クロック信号ＣＬＫ１ａがτだけ遅延し、クロック信号ＣＬＫ２ａがＭａｓｋ信号となっている。（図７（ｄ）参照）。そして、位相比較器１２０では、Ｍａｓｋ信号とそれぞれのクロック信号ＣＬＫ１ａ，ＣＬＫ２ａとの論理積をとり、立ち下がりを合わせる（図７（ｅ）、（ｆ）参照）。続いて、この出力結果である両信号ＣＬＫ１ｂ，ＣＬＫ２ｂの時間差ＣＬＫｉｎを求める。積分器１３０では、その時間差ＣＬＫｉｎを電圧に変換し、電圧モードで積分してＩＮＴｏｕｔを出力する（図７（ｇ）参照）。この出力結果ＩＮＴｏｕｔを、フラッシュ型ＡＤ変換器１４０を用いてデジタル変換する。その結果、温度計コードとしてビット分の出力がされる。この温度計コードの出力結果Ｄｏｕｔにより、それぞれの信号ＣＬＫ１，ＣＬＫ２の次のクロックで通される経路が選択される。そのため、各信号の遅延時間は、フラッシュ型ＡＤ変換器１４０の出力結果Ｄｏｕｔによって変化する。クロック間の立ち上がりタイミング間隔は、フラッシュ型ＡＤ変換器１４０から出力された１の数から求める。尚、フラッシュ型ＡＤ変換器１４０を動作させるクロックＣＫは、タイミングジェネレータ１５０を用い、ＣＬＫ１ｂ，ＣＬＫ２ｂの立ち下がり後にＴｄだけずらして発生させる。
【００３８】
ここで、クロック信号ＣＬＫ１が速い場合には、クロック信号間の時間差を求めたときに正となるため、積分した後の比較結果Ｄｏｕｔは１となる。この場合、次のクロックでは、ＣＬＫ１は遅延の経路が選択され、ＣＬＫ２はそのまま信号を通す経路が選択される。このような場合のタイミングチャートは、図８（ａ）に示す通りである。
【００３９】
逆に、クロック信号ＣＬＫ２が速い場合には、クロック信号間の時間差を求めたときに負となるため、積分した後の比較結果Ｄｏｕｔは０となる。この場合、次のクロックでは、ＣＬＫ２が遅延の経路側を選択されることになる。このような場合のタイミングチャートは、図８（ｂ）に示す通りである。
【００４０】
［２−２−３］ＳＴ３〜ＳＴ４
次に、図９乃至図１１を用いて、図２のＳＴ３〜ＳＴ４について具体的に説明する。この図２のＳＴ３〜ＳＴ４は、図９に示すように、ＣＬＫ１，ＣＬＫ２間の立ち上がりタイミング間隔を測定した結果Ｄｏｕｔに対し、メモリ２２０から遅延データを読み出し（図２のＳＴ３）、ＤＳＰ２１０で出力信号を補正する（図２のＳＴ４）。
【００４１】
出力信号の補正方法としては、図１０（ａ）及び（ｂ）に示すように、測定結果Ｄｏｕｔ（例えば、３、４、５）を、メモリ２２０から読み出した遅延誤差ΔτＮを含めた値Ａｏｕｔ（例えば、３．１３、３．９５、５．０２）に補正する。
【００４２】
具体的には、図１１に示すように、１回目〜５回目のＣＬＫ１，ＣＬＫ２間の立ち上がりタイミング間隔を測定した結果Ｄｏｕｔ１〜７が、「１１１１０００」、「１１１１１００」、「１１１１１００」、「１１１１０００」、「１１１１１００」であったとする。
【００４３】
ここで、従来のような補正なしの場合、Ａは、それぞれ０．１４５ｎｓ、０．４３５ｎｓ、０．４３５ｎｓ、０．１４５ｎｓ、０．４３５ｎｓとなり、立ち上がりタイミング間隔Ｔｍｅａｓｕｒｅは、０．３１９ｎｓとなる。
【００４４】
一方、本発明による補正ありの場合、遅延誤差が含められるため、Ａは、それぞれ０．１４１ｎｓ、０．４３１ｎｓ、０．４３１ｎｓ、０．１４１ｎｓ、０．４３１ｎｓとなり、立ち上がりタイミング間隔Ｔｍｅａｓｕｒｅは、０．３１５ｎｓとなる。
【００４５】
尚、Ａは、以下の式（２）で示され、Ｔｍｅａｓｕｒｅは、以下の式（３）で示される。式（３）におけるＮは、比較回数を示す。
【数２】
0005616948.tif 000003
【００４６】
【数３】
0005616948.tif 000004
【００４７】
［２−３］効果
図１２乃至図１６を用いて、本実施形態に係るマルチビットのデルタシグマ型タイムデジタイザ回路１のＭＡＴＬＡＢ（登録商標）シミュレータによる動作確認結果を説明する。
【００４８】
シミュレーション用に生成した遅延パラメータは、図１２に示すような条件１と条件２である。ここで、遅延ばらつきは、ガウス分布でランダムに生成し、最大でτ＝０．１４５ｎｓの±１０％程度の誤差となるように設定した。図１３及び図１４は条件１の場合を示し、図１５及び図１６は条件２の場合を示す。
【００４９】
また、シミュレーション条件として、３ビットのデルタシグマ型タイムデジタイザ回路を用い、遅延セルの遅延時間τをτ＝１ｎｓとし、クロック信号ＣＬＫ１，ＣＬＫ２間の立ち上がりタイミング間隔Ｔを０．０４ｎｓ刻みでＴ＝−０．９ｎｓからＴ＝０．９ｎｓまで変化させた。また、出力数を、図１３及び図１５では９９点（９９回比較）、図１４及び図１６では５９９点（５９９回比較）とした。
【００５０】
このような条件で３ビットのデルタシグマ型タイムデジタイザ回路のシミュレーションを行い、クロック間の立ち上がりタイミング間隔Ｔに対するＴｍｅａｓｕｒｅをプロットしたものを各図（ａ）に示し、理想直線からの差を各図（ｂ）に示す。三角のプロットは補正なしの場合（従来）であり、丸のプロットは補正ありの場合（本発明）である。
【００５１】
各図（ａ）から分かるように、クロック間の立ち上がりタイミング間隔ＴによってＴｍｅａｓｕｒｅが変化し、その値は線形に変化している。また、各図（ｂ）から分かるように、補正ありの場合は、補正なしの場合よりも理想直線からの差が小さいことが分かる。さらに、出力点が多い方が、より理想直線に近づくことが分かる。
【００５２】
以上のように、本発明の第１の実施形態によれば、繰り返しクロック間の時間差を測定する前に、各遅延素子の実際の遅延値を自己測定し、その後、繰り返しクロック間の時間差の測定時に、その実際の遅延値を基に出力結果を補正する。このように、誤差を含む遅延値分を考慮して出力することで、線形性を向上することが可能となり、遅延誤差による測定誤差を抑制することができる。
【００５３】
また、既存のＤＡＣの誤差補正の場合には、信号が「電圧」又は「電流」であるため、単位セル間のミスマッチの簡易及び高精度の測定が困難であったが、本発明の場合、信号が「時間」であるため、容易かつ高精度で遅延値を測定できる。
【００５４】
［３］第２の実施形態
第２の実施形態は、遅延値の自己測定時間を短縮する例である。尚、第２の実施形態では、主に第１の実施形態と異なる点について説明する。
【００５５】
［３−１］回路
図１７を用いて、本発明の第２の実施形態に係るマルチビットのデルタシグマ型タイムデジタイザ回路の回路構成について説明する。尚、本実施形態では３ビットの例を示すが、ビット数は種々変更可能である。
【００５６】
上記第１の実施形態では、複数の遅延素子１１２−ｎの遅延値τは全て一定であり、遅延素子１１２−ｎの数は、Ｎビットのデルタシグマ型ＴＤＣとするには、（２Ｎ−１）個であった。
【００５７】
これに対し、第２の実施形態では、例えば、３ビットのデルタシグマ型ＴＤＣの場合、３つの遅延素子１１２−１〜３（遅延選択回路１１０−１〜３）を用い、遅延素子１１２−１の遅延値を４τ、遅延素子１１２−２の遅延値を２τ、遅延素子１１２−３の遅延値をτと異なる値にしている。さらに、第２の実施形態では、フラッシュ型ＡＤ変換器１４０の出力にエンコーダ１６０が追加されている。
【００５８】
［３−２］自己校正方法
図１８乃至図２３を用いて、図２のＳＴ１〜ＳＴ４について、本実施形態による３つの遅延素子１１２−１〜３の場合を例に挙げて説明する。第２の実施形態では、図２のＳＴ１が第１の実施形態と異なり、遅延値測定が３ステップと簡単になっている。
【００５９】
まず、図１９に示すように、第１遅延素子１１２−１の第１遅延値４τ＋Δτ１を測定及び計算し、その結果をメモリ２２０に格納する（図１８のＳＴ１−１１）。具体的には、リング発振回路３００を用いて、第１遅延選択回路１１０−１の第１遅延素子１１２−１を通る発振クロック信号ＣＬＫｏｓｃのパルス数を、カウンタ２３０で測定し、発振周波数ｆを求める。そして、式（１）を用いて、クロック信号ＣＬＫｏｓｃの発振周波数ｆから第１遅延素子１１２−１の第１遅延値４τ＋Δτ１を計算し、メモリ２２０に格納する。次に、図２０に示すように、第２遅延素子１１２−２の第２遅延値２τ＋Δτ２を測定及び計算し、その結果をメモリ２２０に格納する（図１８のＳＴ１−１２）。続いて、図２１に示すように、第３遅延素子１１２−３の第３遅延値τ＋Δτ３を測定及び計算し、その結果をメモリ２２０に格納する（図１８のＳＴ１−１３）。その後、ＣＬＫ１，ＣＬＫ２間の立ち上がりタイミング間隔を測定する（図２のＳＴ２）。
【００６０】
次に、図２２に示すように、ＣＬＫ１，ＣＬＫ２間の立ち上がりタイミング間隔を測定した結果Ｄｏｕｔに対し、メモリ２２０から遅延データを読み出し（図２のＳＴ３）、ＤＳＰ２１０で出力信号を補正する（図２のＳＴ４）。
【００６１】
出力信号の補正方法としては、図２３に示すように、１回目〜５回目のＣＬＫ１，ＣＬＫ２間の立ち上がりタイミング間隔を測定した結果Ｄｏｕｔ１〜３が、「１００」、「１０１」、「１０１」、「１００」、「１０１」であり、理想遅延値τ＝０．１４５ｎｓ、想定誤差Δτ１＝０．０００４ｎｓ、Δτ２＝−０．００７ｎｓ、Δτ３＝０．００３ｎｓであったとする。
【００６２】
ここで、従来のような補正なしの場合、Ａは、それぞれ０．１４５ｎｓ、０．４３５ｎｓ、０．４３５ｎｓ、０．１４５ｎｓ、０．４３５ｎｓとなり、立ち上がりタイミング間隔Ｔｍｅａｓｕｒｅは、０．３１９ｎｓとなる。
【００６３】
一方、本発明による補正ありの場合、遅延誤差Δτ１、Δτ２、Δτ３が含められるため、Ａは、それぞれ０．１５３ｎｓ、０．４４９ｎｓ、０．４４９ｎｓ、０．１５３ｎｓ、０．４４９ｎｓとなり、立ち上がりタイミング間隔Ｔｍｅａｓｕｒｅは、０．３３１ｎｓとなる。
【００６４】
［３−３］効果
第２の実施形態は、上記第１の実施形態と同様、誤差を含む遅延値分を考慮して出力することで、線形性を向上することが可能となり、遅延誤差による測定誤差を抑制することができる。
【００６５】
さらに、第２の実施形態では、遅延素子の数を減らすことで、第１の実施形態より、遅延値の自己測定時間を短縮することができる。
【００６６】
［４］第３の実施形態
第１及び第２の実施形態では、１つの積分器１３０を有する１次変調器の例を示したのに対し、第３の実施形態では、２つ以上の積分器１３０−Ｎを有するＮ次変調器の例を示す。
【００６７】
図２４及び図２５を用いて、第３の実施形態に係るマルチビットのΔΣ型ＴＤＣ変調器部１００の概略的な構成について説明する。尚、第３の実施形態では、ΔΣ型ＴＤＣ変調器部１００の詳細及び外部回路部２００は、第１及び第２の実施形態と同様であるため、説明は省略する。
【００６８】
図２４は、２つの積分器１３０−１，１３０−２を有する２次変調器の場合を示す。図２４に示すように、２次変調器の場合、遅延後のＣＬＫ１とＣＬＫ２の時間差をアナログ電圧へ変換した結果が１段目の積分器１３０−１の出力となる。その後、フラッシュ型ＡＤ変換器１４０からの１クロック前のデジタル出力がＤＡＣ１７０でアナログ出力へと変換され、１段目の結果から減算される。この減算結果を２段目の積分器１３０−２で積分し、フラッシュ型ＡＤ変換器１４０を用いてデジタル出力Ｄｏｕｔを得る。この出力結果Ｄｏｕｔで遅延アレイ部１１０の経路制御を行う。
【００６９】
図２５は、Ｎ個の積分器１３０−Ｎを有するＮ次変調器の場合を示す。図２５に示すように、積分器１３０−ＮがＮ個の場合の回路構成に関しては、フラッシュ型ＡＤ変換器１４０の比較器の個数は２Ｎ−１個、遅延素子の個数は２Ｎ−１個、出力Ｄｏｕｔの本数は２Ｎ−１個となる。尚、一般にＮ≧２で、ＮビットΔΣ変調器では、Ｎ個の積分器があっても安定性に問題はない。
【００７０】
以上のように、本発明の第３の実施形態によれば、従来の３次以上の様々なデルタシグマＡＤＣと同様な構成を適用することで、本発明の構成を用いた３次以上のデルタシグマＴＤＣ構成を実現することができる。
【００７１】
［５］ΔΣ型ＴＤＣの回路例
以下に、本発明の各実施形態に用いられるマルチビットのΔΣ型ＴＤＣ変調器部１００の回路例について説明する。尚、本発明の各実施形態に用いられるΔΣ型ＴＤＣ変調器部１００の回路は、以下の例に限定されず、種々変更は可能である。
【００７２】
［５−１］全体回路構成
図２６に示すように、本発明の各実施形態に用いられるマルチビットのΔΣ型ＴＤＣ変調器部１００は、複数の遅延選択回路１１０−ｎを有する遅延アレイ部１１０、位相比較器１２０、積分器１３０を有するチャージポンプ回路１８０、フラッシュ型ＡＤ変換器１４０で構成されている。このようなマルチビットのΔΣ型ＴＤＣ変調器部１００の各回路構成について、以下に具体的に説明する。
【００７３】
［５−２］遅延選択回路
図２７（ａ）及び（ｂ）を用いて、本発明の各実施形態に用いられる遅延選択回路１１０−ｎの例１及び例２について説明する。
【００７４】
図２７（ａ）に示すように、例１の遅延選択回路１１０は、３つのマルチプレクサ１１１，１１３，１１４と１つの遅延素子１１２で構成される。
【００７５】
マルチプレクサ１１１，１１３，１１４は、出力結果Ｄｏｕｔにより出力信号が制御されている。つまり、マルチプレクサ１１１は、出力結果Ｄｏｕｔに応じて、クロック信号ＣＬＫ１とＣＬＫ２のいずれか一方を遅延素子１１２に入力する。マルチプレクサ１１３は、出力結果Ｄｏｕｔに応じて、クロック信号ＣＬＫ１と遅延素子１１２の出力信号のいずれか一方を出力する。マルチプレクサ１１４は、出力結果Ｄｏｕｔに応じて、クロック信号ＣＬＫ２と遅延素子１１２の出力信号のいずれか一方を出力する。
【００７６】
例えば、出力結果Ｄｏｕｔが「０」の場合、例えば、マルチプレクサ１１１はクロック信号ＣＬＫ２を遅延素子１１２に入力し、マルチプレクサ１１３はクロック信号ＣＬＫ１をそのまま出力し、マルチプレクサ１１４は遅延素子１１２により遅延値τだけ遅延した出力信号を出力する。つまり、出力結果Ｄｏｕｔが「０」の場合、遅延選択回路１１０により、クロック信号ＣＬＫ２を遅延させる。
【００７７】
一方、出力結果Ｄｏｕｔが「１」の場合、例えば、マルチプレクサ１１１はクロック信号ＣＬＫ１を遅延素子１１２に入力し、マルチプレクサ１１３は遅延素子１１２により遅延値τだけ遅延した出力信号を出力し、マルチプレクサ１１４はクロック信号ＣＬＫ２をそのまま出力する。つまり、出力結果Ｄｏｕｔが「１」の場合、遅延選択回路１１０により、クロック信号ＣＬＫ１を遅延させる。
【００７８】
図２７（ｂ）に示すように、例２の遅延選択回路１１０は、２つの遅延素子１１５，１１６と２つのマルチプレクサ１１７，１１８で構成される。
【００７９】
マルチプレクサ１１７，１１８は、出力結果Ｄｏｕｔにより出力信号が制御されている。例えば、出力結果Ｄｏｕｔが「０」の場合、例えば、マルチプレクサ１１７はクロック信号ＣＬＫ１をそのまま出力し、マルチプレクサ１１８はクロック信号ＣＬＫ２を遅延素子１１６により遅延値τだけ遅延して出力する。一方、出力結果Ｄｏｕｔが「１」の場合、例えば、マルチプレクサ１１７はクロック信号ＣＬＫ１を遅延素子１１５により遅延値τだけ遅延して出力し、マルチプレクサ１１８はクロック信号ＣＬＫ２をそのまま出力する。
【００８０】
次に、図２８（ａ）及び（ｂ）を用いて、本発明の各実施形態に用いられる遅延選択回路１１０の遅延素子の例について説明する。
【００８１】
図２８（ａ）に示すように、遅延素子は、複数（例えば３２個）のインバータＩＮＶで構成されている。遅延素子の遅延値は、例えば、１ｎｓである。
【００８２】
図２８（ｂ）に示すように、遅延素子を構成する各インバータＩＮＶは、ＰＭＯＳトランジスタＴｒ１とＮＭＯＳトランジスタＴｒ２で構成されている。ＰＭＯＳトランジスタＴｒ１では、例えば、ゲート幅Ｗｐは２．２５μｍ、ゲート長Ｌは１８０ｎｍである。ＮＭＯＳトランジスタＴｒ２では、例えば、ゲート幅Ｗｎは７５０ｎｍ、ゲート長Ｌは１８０ｎｍである。ここで、ＰＭＯＳトランジスタＴｒ１のゲート幅Ｗｐ：ＮＭＯＳトランジスタＴｒ２のゲート幅Ｗｎは、例えば、３：１になっている。
【００８３】
［５−３］位相比較器
図２９（ａ）及び（ｂ）、図３０（ａ）及び（ｂ）を用いて、本発明の各実施形態で用いられる位相比較器１２０の例について説明する。尚、ここでは、ＮＡＮＤ型位相比較器を例に挙げる。
【００８４】
図２９（ａ）に示すように、位相比較器１２０は、Ｄフリップフロップ１２１，１２２とＮＡＮＤ回路１２３で構成されている。Ｄフリップフロップ１２１では、ＣＫ（ＣＬＯＣＫ）入力に入力されるクロック信号ＣＬＫ１ａの立ち上がりエッジのタイミングで、Ｄ入力の値がＱ出力（Ｖｕｐ）として保持される。Ｄフリップフロップ１２２では、ＣＫ入力に入力されるクロック信号ＣＬＫ２ａの立ち上がりエッジのタイミングで、Ｄ入力の値がＱ出力（Ｖｄｏｗｎ）として保持される。
【００８５】
図２９（ｂ）に示すように、位相比較器１２０では、クロック信号ＣＬＫ１ａの立ち上がりエッジのタイミングで出力Ｖｕｐが立ち上がり（１となり）、クロック信号ＣＬＫ２ａの立ち上がりエッジのタイミングで出力Ｖｄｏｗｎが立ち上がる（１となる）。このように、位相比較器１２０の出力Ｖｕｐ，Ｖｄｏｗｎが共に立ち上がると（１になると）、リセット信号Ｒｅｓｅｔは０になり、出力Ｖｕｐ，Ｖｄｏｗｎも０となる。
【００８６】
図３０（ａ）及び（ｂ）に示すように、Ｄフリップフロップ１２１，１２２の各出力ＱのＶｕｐ，Ｖｄｏｗｎは、クロック信号ＣＬＫ１ａ，ＣＬＫ２ａの立ち上がりエッジのタイミングによってそれぞれ決まる。図３０（ａ）は、ＣＬＫ１ａの立ち上がりエッジがＣＬＫ２ａの立ち上がりエッジよりも速い場合を示し、図３０（ｂ）は、ＣＬＫ２ａの立ち上がりエッジがＣＬＫ１ａの立ち上がりエッジよりも速い場合を示している。
【００８７】
［５−４］チャージポンプ回路
図３１（ａ）及び（ｂ）及び図３２を用いて、本発明の各実施形態で用いられるチャージポンプ回路１８０の例について説明する。
【００８８】
図３１（ａ）に示す基本型のチャージポンプ回路１８０ａは、出力Ｖｏｕｔが電流源の電流値に影響を与える恐れがある。これに対し、図３１（ｂ）に示すオペアンプ型のチャージポンプ回路１８０ｂは、電流値がＶｏｕｔに影響されず一定値を保ち、精度良く積分を行うことが可能である。
【００８９】
図３１（ｂ）に示すように、オペアンプ型のチャージポンプ回路１８０ｂは、オペアンプＯＰ、スイッチＳＷ１，ＳＷ２，ＳＷ３、抵抗Ｒ、コンデンサＣで構成されている。スイッチＳＷ１，ＳＷ２，ＳＷ３は、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ等で構成されている。
【００９０】
オペアンプ型のチャージポンプ回路１８０ｂでは、位相比較器１２０の出力Ｖｕｐが入力となるスイッチＳＷ１がＯＮになると、コンデンサＣに電荷が充電される。一方、位相比較器１２０の出力Ｖｄｏｗｎが入力となるＮＭＯＳスイッチＳＷ２がＯＮになると、コンデンサＣから電荷が放電される。このように、スイッチＳＷ１，ＳＷ２は、入力電圧Ｖｕｐ，Ｖｄｏｗｎで制御されている。
【００９１】
図３２に示すように、位相比較器１２０とチャージポンプ回路１８０は、インバータＩＮＶが追加されて接続される。つまり、スイッチＳＷ１−１はＶｕｐの反転信号で制御され、スイッチＳＷ２−１はＶｄｏｗｎで制御され、スイッチＳＷ１−２はＶｄｏｗｎの反転信号で制御され、スイッチＳＷ２−２はＶｕｐで制御される。
【００９２】
［５−５］フラッシュ型ＡＤ変換器
図３３及び図３４を用いて、本発明の各実施形態で用いられるフラッシュ型ＡＤ変換器１４０の例について説明する。尚、ここでは、３ビットの場合を例に挙げる。
【００９３】
フラッシュ型ＡＤ変換器１４０は、差動構成にダイナミック抵抗ラダーを合わせて構成されている。フラッシュ型ＡＤ変換器１４０では、チャージポンプ回路１８０の出力Ｖｏｕｔ＋とＶｏｕｔ−の差（ΔＶ）に応じたデジタル値を出力する。例えば、ΔＶが−３５０ｍＶ以下の場合は「０００００００」を出力し、ΔＶが３５０ｍＶ以上の場合は「１１１１１１１」を出力する。
【００９４】
［６］リング発振回路の改良例
上述したリング発振回路の周波数ｆｏｓｃは、遅延値τの関数である。この遅延値τは、τｒとτｆの平均値であり、次のように表される。
【００９５】
τ＝（τｒ＋τｆ）／２
ここで、τｒは、バッファ出力がロウレベルからハイレベルに立ち上がる場合の遅延値である。τｆは、バッファ出力がハイレベルからロウレベルに立ち下がる場合の遅延値である。また、２つの信号の立ち上がりタイミングを測定したいときには、バッファの立ち上がり遅延値τｒのみが必要である。
【００９６】
しかし、τｒとτｆが異なる場合、上述したリング発振回路では、τｒを正確に測定できない場合がある。
【００９７】
そこで、ここでは、図３５の回路図及び図３６のタイミングチャートを用いて、τｒを正確に測定することができる原理について説明する。尚、ここで、τｒ＜τｆである。
【００９８】
図３６のタイミングチャートに示すように、ノードａのクロックパルスの周期は、τ１＋τｒ＋τ３となり、τｆが入ってこない。また、τ１、τ３は、バッファ遅延測定回路で共通であるので（バッファ遅延τｒは、バッファ毎に異なる）、計算でキャンセルすることができる。
【００９９】
尚、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１００】
１…マルチビットのデルタシグマ型タイムデジタイザ回路、１００…マルチビットのΔΣ型ＴＤＣ変調器部、１１０…遅延アレイ部、１１０−ｎ…遅延選択回路、１１１，１１３，１１４，１１７，１１８，２５０…マルチプレクサ、１１２，１１５，１１６…遅延素子、１２０…位相比較器、１３０…積分器、１４０…フラッシュ型ＡＤ変換器、１５０…タイミングジェネレータ、１６０…エンコーダ、１７０…ＤＡＣ、１８０…チャージポンプ回路、２００…外部回路部、２１０…ＤＳＰ、２２０…メモリ、２３０…カウンタ、２４０…インバータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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