(57)【特許請求の範囲】
【請求項１】
メモリに格納されているデータを入力し，入力したデータを一時的に記憶する入力用ライン・メモリを２つ含み，これらの２つの入力用ライン・メモリのデータの入出力が交互に行われる入力バッファ，
上記入力バッファに含まれている２つの入力用ライン・メモリに記憶されているデータを入力し，入力したデータに所定のデータ処理を行うデータ処理回路，
上記入力用ライン・メモリの記憶容量と同じ容量をもち，上記データ処理回路において処理されたデータを入力し，入力したデータを一時的に記憶する出力用ライン・メモリを３つ含む出力バッファ，および
上記２つの入力用ライン・メモリのうち一方の入力用ライン・メモリへのデータの入力が終了したことに応じて，上記３つの出力用ライン・メモリのうち少なくとも１つの出力用ライン・メモリが上記データ処理回路において処理されたデータの入力待ちであるデータ入力待ち状態，データ入力中状態またはデータ出力中状態のいずれでも無い空き状態のときにその空き状態の１つの出力用ライン・メモリをデータ待ち状態とし，上記データ処理回路からデータが出力されたことに応じてデータを入力し，データの入力が終了したことに応じて，入力したデータを上記メモリに出力するように上記出力用ライン・メモリを制御し，かつデータの入力が終了した上記一方の入力用ライン・メモリからのデータを出力するように上記入力用ライン・メモリを制御する制御手段，
を備えたデータ制御装置。
【請求項２】
ユーザから与えられる指令に応じて，上記出力ライン・メモリを複数に分割する第１の分割手段をさらに備えた請求項１に記載のデータ制御装置。
【請求項３】
上記出力ライン・メモリを，（上記データ処理回路に一つの上記入力用ライン・メモリからデータが入力してから，上記データ処理回路からデータがすべて出力されるまでの処理遅延時間／一つの上記入力用ライン・メモリに入力したデータの出力開始から出力終了までの時間）を小数点以下切り上げた値に２を加算して得られる数の出力用ライン・メモリ部に分割する第２の分割手段をさらに備えた請求項１または２に記載のデータ制御装置。
【請求項４】
入力バッファが，メモリに格納されているデータを入力し，入力したデータを一時的に記憶する入力用ライン・メモリを２つ含み，これらの２つの入力用ライン・メモリのデータの入出力が交互に行われ，
データ処理回路が，上記入力バッファに含まれている２つの入力用ライン・メモリに記憶されているデータを入力し，入力したデータに所定のデータ処理を行い，
出力バッファが，上記入力用ライン・メモリの記憶容量と同じ容量をもち，上記データ処理回路において処理されたデータを入力し，入力したデータを一時的に記憶する出力用ライン・メモリを３つ含み，
制御手段が，上記２つの入力用ライン・メモリのうち一方の入力用ライン・メモリへのデータの入力が終了したことに応じて，上記３つの出力用ライン・メモリのうち少なくとも１つの出力用ライン・メモリが上記データ処理回路において処理されたデータの入力待ちであるデータ入力待ち状態，データ入力中状態またはデータ出力中状態のいずれでも無い空き状態のときにその空き状態の１つの出力用ライン・メモリをデータ待ち状態とし，上記データ処理回路からデータが出力されたことに応じてデータを入力し，データの入力が終了したことに応じて，入力したデータを上記メモリに出力するように上記出力用ライン・メモリを制御し，かつデータの入力が終了した上記一方の入力用ライン・メモリからのデータを出力するように上記入力用ライン・メモリを制御する，
データ制御装置の動作制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は，データ制御装置およびその動作制御方法に関する。
【背景技術】
【０００２】
図６は，画像データ制御装置の電気的構成を示すブロック図である。図７は，図６に示す画像データ制御装置のデータ転送を示すタイム・チャートである。
【０００３】
ＲＡＭ１には,多数の画像データが格納されている。
【０００４】
時刻t91からt92の間に，ＲＡＭ１から画像データが読み出され，読み出された画像データは入力バッファ10の第１の入力用ライン・メモリ11に入力して，順次記憶される。時刻t92となると，画像処理装置２の入力データ有効信号が立ち上がる。また，バッファ制御装置３の制御のもとに，第１の入力用ライン・メモリ11からデータが出力され，画像処理装置２に入力する。さらに，ＲＡＭ１から読み出された画像データは第２の入力用ライン・メモリ12に入力して，順次記憶される。
【０００５】
時刻t92から画像処理装置２に入力した画像データは，画像処理装置２において所定の画像処理が行われる。時刻t93となると，画像処理装置２の出力データ有効信号が立ち上がり，画像処理された画像データが画像処理装置２から出力されると同時に，その画像処理された画像データが，バッファ制御装置３の制御のもとに出力バッファ20の第１の出力用ライン・メモリ21に入力する。
【０００６】
第１の入力用ライン・メモリ11から画像データの出力が終了し，かつ第２の入力用ライン・メモリ12への画像データの入力が終了して時刻t94となると，第１の入力用ライン・メモリ11へのデータの入力が開始する。第２の入力用ライン・メモリ12は画像データの出力待ち状態となる。
【０００７】
時刻t95において第１の出力用ライン・メモリ21への画像データの入力が終了し，画像処理装置２の出力データ有効信号が立ち下がる。第１の出力用ライン・メモリ21から画像データが出力され，ＲＡＭ１に与えられる。
【０００８】
時刻t96において画像処理装置２の入力データ有効信号が立ち上がり，第２の入力用ライン・メモリ12から画像データが出力する。時刻t97において画像データの出力が終了した第１の入力用ライン・メモリ11は第２の入力用ライン・メモリ12から画像データが出力されているので，データ出力待ちの状態となる。
【０００９】
時刻t98において，画像処理装置２の出力データ有効信号が立ち下がり，第２の出力用ライン・メモリ22に，画像処理装置２から出力された画像データが入力して記憶される。
【００１０】
時刻t99となると，第１の出力用ライン・メモリ11からの画像データの出力が終了する。すると，画像処理装置２の入力データ有効信号が立ち上がり，第２の入力用ライン・メモリ12からの画像データの出力から開始される。第１の入力用ライン・メモリ11は，第２の入力用ライン・メモリ12から画像データが出力されているために，画像データの出力待ちの状態となる。
【００１１】
時刻t100において，第２の出力用ライン・メモリ12への画像データの入力が終了すると,時刻t101からその画像データの出力が開始する。
【００１２】
出力バッファ20（第１の出力用ライン・メモリ21および第２の出力用ライン・メモリ22）からＲＡＭ１への画像データの出力が遅延する。
【００１３】
また，メモリからバッファまでの転送効率を上げるものもあるが（特許文献１，２），画像処理の効率は上がらない。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開2003-122705号公報
【特許文献２】特開平10-106253号公報
【発明の概要】
【００１５】
この発明は，画像処理などのデータ処理の効率を向上させることを目的とする。
【００１６】
この発明によるデータ制御装置は，メモリに格納されているデータを入力し，入力したデータを一時的に記憶する入力用ライン・メモリを２つ含み，これらの２つの入力用ライン・メモリのデータの入出力が交互に行われる入力バッファ，上記入力バッファに含まれている２つの入力用ライン・メモリに記憶されているデータを入力し，入力したデータに所定のデータ処理を行うデータ処理回路，上記入力用ライン・メモリの記憶容量と同じ容量をもち，上記データ処理回路において処理されたデータを入力し，入力したデータを一時的に記憶する出力用のライン・メモリを３つ含む出力バッファ，および上記２つの入力用ライン・メモリのうち一方の入力用ライン・メモリへのデータの入力が終了したことに応じて，上記３つの出力用ライン・メモリのうち少なくとも１つの出力用ライン・メモリが上記データ処理回路において処理されたデータの入力待ちであるデータ入力待ち状態，データ入力中状態またはデータ出力中状態のいずれでも無い空き状態のときにその空き状態の１つの出力用ライン・メモリをデータ待ち状態とし，上記データ処理回路からデータが出力されたことに応じてデータを入力し，データの入力が終了したことに応じて，入力したデータを上記メモリに出力するように上記出力用ライン・メモリを制御し，かつデータの入力が終了した上記一方の入力用ライン・メモリからのデータを出力するように上記入力用ライン・メモリを制御する制御手段を備えていることを特徴とする。
【００１７】
この発明は，上記データ制御装置に適した動作制御方法も提供している。すなわち，この方法は，入力バッファが，メモリに格納されているデータを入力し，入力したデータを一時的に記憶する入力用ライン・メモリを２つ含み，これらの２つの入力用ライン・メモリのデータの入出力が交互に行われ，データ処理回路が，上記入力バッファに含まれている２つの入力用ライン・メモリに記憶されているデータを入力し，入力したデータに所定のデータ処理を行い，出力バッファが，上記入力用ライン・メモリの記憶容量と同じ容量をもち，上記データ処理回路において処理されたデータを入力し，入力したデータを一時的に記憶する出力用のライン・メモリを３つ含み，制御手段が，上記２つの入力用ライン・メモリのうち一方の入力用ライン・メモリへのデータの入力が終了したことに応じて，上記３つの出力用ライン・メモリのうち少なくとも１つの出力用ライン・メモリが上記データ処理回路において処理されたデータの入力待ちであるデータ入力待ち状態，データ入力中状態またはデータ出力中状態のいずれでも無い空き状態のときにその空き状態の１つの出力用ライン・メモリをデータ待ち状態とし，上記データ処理回路からデータが出力されたことに応じてデータを入力し，データの入力が終了したことに応じて，入力したデータを上記メモリに出力するように上記出力用ライン・メモリを制御し，かつデータの入力が終了した上記一方の入力用ライン・メモリからのデータを出力するように上記入力用ライン・メモリを制御するものである。
【００１８】
出力バッファに２つの出力用ライン・メモリのみを有していると，１つの出力用ライン・メモリに記憶すべきデータを１つの出力用ライン・メモリにすべて入力した後でなければ，出力用ライン・メモリにデータが入力できないために，入力用ライン・メモリからデータが出力されないために，画像処理装置における処理が遅延してしまう。これに対して，この発明によると，出力バッファには，出力用ライン・メモリが３つ含まれているので，１つの出力用ライン・メモリに記憶すべきデータを，その１つの出力用ライン・メモリにすべて入力しないうちに，入力用ライン・メモリからデータ処理装置にデータを出力できる。データ処理装置におけるデータ処理を早く開始でき，データ処理を終了させてメモリに出力するまでに要する時間を短縮できる。
【００１９】
ユーザから与えられる指令に応じて，上記出力ライン・メモリを複数に分割する第１の分割手段をさらに備えるようにしてもよい。上記出力ライン・メモリを，（上記データ処理回路に一つの上記入力用ライン・メモリからデータが入力してから，上記データ処理回路からデータがすべて出力されるまでの処理遅延時間／一つの上記入力用ライン・メモリに入力したデータの出力開始から出力終了までの時間）を小数点以下切り上げた値に２を加算して得られる数の出力用ライン・メモリ部に分割する第２の分割手段をさらに備えてもよい。
【図面の簡単な説明】
【００２０】
【図１】画像データ制御装置の電気的構成を示すブロック図である。
【図２】画像データ制御装置のデータ転送の様子を示すタイム・チャートである。
【図３】画像データ制御装置の電気的構成を示すブロック図である。
【図４】画像データ制御装置のデータ転送の様子を示すタイム・チャートである。
【図５】画像データ制御装置の処理手順を示すフローチャートである。
【図６】画像データ制御装置の電気的構成を示すブロック図である。
【図７】画像データ制御装置のデータ転送の様子を示すタイム・チャートである。
【実施例】
【００２１】
図１は，この発明の実施例を示すもので，データ制御装置の電気的構成を示すブロック図である。この図において，図５に示すものと同一物については同一符号を付している。
【００２２】
データ制御装置には，入力バッファ10および出力バッファ20Ａが含まれている。入力バッファ10にはＲＡＭ１に格納されている画像データをＤＭＡ（ダイレクト・メモリ・アクセス）コントローラ（図示略）によって入力し，入力した画像データを一時的に記憶する第１の入力用ライン・メモリ11および第２の入力用ライン・メモリ12が含まれている。第１の入力用ライン・メモリ11および第２の入力用ライン・メモリ12は，いずれも256画素分の（１ライン分の）画像データを記憶する容量を持っている（他のデータ容量でもよい）。第１の入力用ライン・メモリ11と第２の入力用ライン・メモリ12とは，交互に入出力が行われるもので，一方の入力用ライン・メモリに画像データを入力している場合には他方の入力用ライン・メモリから画像データを入力できないし，一方の入力用ライン・メモリから画像データを出力している場合には他方の入力用ライン・メモリから画像データを出力できない。
【００２３】
入力バッファ10に含まれている２つの入力用ライン・メモリ11または12に記憶されている画像データは，バッファ制御装置３の制御のもとに出力され，画像処理装置２に入力する。画像処理装置２において所定の画像処理が行われる。画像処理装置２から出力された画像データは，バッファ制御装置３の制御のもとに出力バッファ20Ａに入力する。出力バッファ20Ａには入力用ライン・メモリ11および12の記憶容量と同じ記憶容量をもつ３つの出力用ライン・メモリ21，22および23が含まれている。画像処理装置２から出力された画像データは第１の出力用ライン・メモリ21，第２の出力用ライン・メモリ22または第３の出力用ライン・メモリ23のいずれかのライン・メモリに入力し，一時的に記憶される。
【００２４】
第１の出力用ライン・メモリ21，第２の出力用ライン・メモリ22または第３の出力用ライン・メモリ23から出力された画像データは，ＤＭＡコントローラによってＲＡＭ１に入力し，記憶される。
【００２５】
この実施例では，２つの入力用ライン・メモリ11または12のうち一方の入力用ライン・メモリへのデータの入力が終了したことに応じて，３つの出力用ライン・メモリ21，22または23のうち少なくとも１つの出力用ライン・メモリが，画像処理装置２において処理された画像データの入力待ちであるデータ入力待ち状態，データ入力中状態またはデータ出力中状態のいずれでも無い空き状態のときにその空き状態の１つの出力用ライン・メモリがデータ待ち状態とされる。出力用ライン・メモリ21,22および23には状態を示すフラグがあり,そのフラグを読み取ることにより状態がわかる。データ入力待ち状態,データ入力中状態またはデータ出力中状態に応じてバッファ制御装置３によりフラグが書き換えられているのはいうまでもない。画像処理装置２から画像データが出力されたことに応じて画像データを入力し，画像データの入力が終了したことに応じて，入力した画像データをＲＡＭ１に出力するように３つの出力用ライン・メモリ21，22および23が制御され，かつ画像データの入力の終了した入力用ライン・メモリ11または12からのデータを出力するように入力用ライン・メモリ11および12が制御される。
【００２６】
図２は，図１に示す画像データ制御装置のデータ転送の様子を示すタイム・チャートである。
【００２７】
時刻t0において，ＲＡＭ１に格納されている画像データが読み出され，入力バッファ10に含まれている第１の入力用ライン・メモリ11に入力する。時刻t1において，第１の入力用ライン・メモリ11へのデータの入力が終了すると，ＲＡＭ１に格納されているデータが第２の入力用ライン・メモリ11に入力し始める。さらに，その時刻t2において画像処理装置２の入力データ有効信号が立ち上がり，第１の入力用ライン・メモリ11に記憶された画像データが出力し始める。すると，３つの出力用ライン・メモリ21，22および23のうち，空き状態である第１番目のライン・メモリ21がデータ入力待ち状態とされる。
【００２８】
第１の入力用ライン・メモリ11から出力された画像データが画像処理装置２において画像処理され，その処理が終了する時刻t2において画像処理装置２の出力データ有効信号が立ち上がる。すると，画像処理装置２から画像データが出力され，その出力された画像データがデータ入力待ち状態であった第１の出力用ライン・メモリ21に入力する。
【００２９】
時刻t3において，第１の入力用ライン・メモリ11からの画像データ出力が終了し，かつ第２の入力用ライン・メモリ12への画像データの入力が終了する。空き状態である第２の出力用ライン・メモリ22（または第３の出力用ライン・メモリ23）があるので，時刻t4において第２の入力用ライン・メモリ12から画像データの出力が開始し，画像処理装置２の入力データ有効信号が立ち上がる。第２の出力用ライン・メモリ22は，データ入力待ち状態となる。
【００３０】
時刻t5において，第１の出力用ライン・メモリ21への画像データの入力が終了すると，画像処理装置２の出力データ有効信号が立ち下がり，第１の出力用ライン・メモリ21からＲＡＭ１に画像データが出力する。
【００３１】
時刻t6において，画像処理装置２の出力データ有効信号が立ち上がり，第２の出力用ライン・メモリ22に画像データが入力する。時刻t7において，第１の入力用ライン・メモリ11においては画像データの入力が終了する。時刻t8において，第２の入力用ライン・メモリ12からの画像データの出力が終了し，画像処理装置２の入力データ有効信号が立ち下がる。時刻t8では，第３のライン・メモリ23が空き状態なので，時刻t9となると，データ入力待ち状態とされて，第１の入力用ライン・メモリ11から画像データが出力される。
【００３２】
その後は，同様に，入力用ライン・メモリ11および12への画像データの入力，入力用ライン・メモリ11および12からの画像データの出力，画像処理装置２での画像処理，出力用ライン・メモリ21，22および23への画像データの入力，出力用ライン・メモリ21，22および23からの画像データの出力が行われる。図６に示すタイム・チャートと比べて，第１の入力用ライン・メモリ11および第２の入力用ライン・メモリ12からの画像データの出力待ち（ハッチングで示す）の時間が短縮されているので，画像処理装置２に早く画像データが入力することとなり，画像処理までの時間が短くなることが理解できよう。
【００３３】
図３および図４は，他の実施例を示している。
【００３４】
図３は，画像データ制御装置の電気的構成を示すブロック図である。この図において，図１に示すもの同一物については同一符号を付して説明を省略する。
【００３５】
バッファ制御装置３には，ユーザ（オペレータ,画像データ制御装置のオペレータ）からの切換指令が与えられる。この切換指令に応じて，出力バッファ20Ｂに含まれている第１の出力用ライン・メモリ21が，それぞれが128画素分の画像データを記憶できるようにライン・メモリ部21Ａと21Ｂとの２つに分割される。同様に，第２の出力用ライン・メモリ22も２つのライン・メモリ部22Ａと22Ｂとに分割される。第３の出力用ライン・メモリ23も２つのライン・メモリ部23Ａと23Ｂとに分割される。これらの分割は，物理的に分割するものではなく，いわゆる論理的に分割すればよい。たとえば，画像処理装置２から出力される128画素の１ライン分の画像データを，ライン・メモリ部21Ａ，21Ｂ，21Ａ，22Ｂ，23Ａおよび23Ｂのいずれかに記憶するように，出力用ライン・メモリ21，22および23のうちのいずれのライン・メモリの選択およびライン・メモリ部21Ａ，21Ｂ，21Ａ，22Ｂ，23Ａおよび23Ｂのいずれかが選択されるようにすればよい。もちろん，スイッチング素子などを利用して，１ラインのライン・メモリを物理的に分割できるようにしてもよい。
【００３６】
この実施例では，入力バッファ10に含まれる第１の入力用ライン・メモリ11および第２の入力用ライン・メモリ12のそれぞれには，128画素分の画像データが入力する。第１の入力用ライン・メモリ11または第２のライン・メモリ12に入力する画像データのデータ量と，出力バッファ20Ｂに含まれるライン・メモリ部21Ａ，21Ｂ，21Ａ，22Ｂ，23Ａおよび23Ｂの記憶容量とが等しくなっている。
【００３７】
図４は，図５に示す画像データ制御装置のデータ転送の様子を示すタイム・チャートである。
【００３８】
時刻t31から時刻t32の間に，ＲＡＭ１から128画素分の画像データが読み出され，入力バッファ10の第１の入力用ライン・メモリ11に入力する。
【００３９】
時刻t32となり，第１の入力用ライン・メモリ11への画像データの入力が終了すると，ＲＡＭ１から128画素分の画像データが読み出され，入力バッファ10の第２の入力用ライン・メモリ12に入力する。さらに，その時刻t32において画像処理装置２の入力データ有効信号が立ち上がり，第１の入力用ライン・メモリ11から画像データが出力する。空き状態であるライン・メモリ部21Ａはデータ待ち状態とされる。
【００４０】
時刻t33になると，第２の入力用ライン・メモリ12への画像データの入力が終了する。また，第１の入力用ライン・メモリ11からの出力も終了し，画像処理装置２のデータ入力有効信号が立ち下がる。
【００４１】
時刻t34になると，空き状態のライン・メモリ部22Ａがデータ入力待ち状態とされて画像処理装置２の入力データ有効信号が立ち上がり，第２の入力用ライン・メモリ12からの画像データの出力が開始する。
【００４２】
時刻t35になると，画像処理装置２の出力有効信号が立ち上がり，データ入力待ち状態であったライン・メモリ部21Ａに画像処理装置２から出力される画像データが入力する。
【００４３】
時刻t36になると，第１の入力用ライン・メモリ11への画像データの入力が終了する。時刻t37になると，第２の入力用ライン・メモリ12からの画像データの出力が終了し，画像処理装置２の入力データ有効信号が立ち下がる。時刻t37において，第１の入力用ライン・メモリ11への画像データの入力が終了しているので，第２の入力用ライン・メモリ12への画像データの入力が開始する。
【００４４】
時刻t38になると，画像処理装置２の入力データ有効信号が立ち上がり，第１の入力用ライン・メモリ11から画像データが出力する。また，空き状態である出力バッファ20Ｂがデータ入力待ちとなる。
【００４５】
時刻t39になると，出力バッファ20Ｂのライン・メモリ部21Ａから画像データが出力される。また，画像処理装置２の出力データ有効信号が立ち下がる。
【００４６】
時刻t40になると，画像処理装置２の出力データ有効信号が立ち上がり，画像処理装置２から出力される画像データがデータ入力待ち状態であるライン・メモリ部22Ａに入力する。
【００４７】
時刻t41になると入力バッファ10の第２のライン・メモリ12への画像データの入力が終了し，時刻t42になると入力バッファ10の第１のライン・メモリ11への画像データの入力が開始する。
【００４８】
時刻t43になると，空き状態であるライン・メモリ部21Ｂがデータ入力待ち状態とされる。また，画像処理装置２の入力データ有効信号が立ち上がり，入力バッファ10の第２の入力用ライン・メモリ12から画像データが出力される。
【００４９】
図１に示すように，３つの出力用ライン・メモリ21，22および23を用いて画像データの入出力を行うと，時刻t43においては空き状態である出力用ライン・メモリ21，22または23が無いので，データ入力待ち状態にさせるものが無い。このために，入力バッファ10の第２の入力用ライン・メモリ12から画像データを出力させることができないが，図３に示すものでは空き状態のライン・メモリ部21Ｂが存在するので，第２の入力用ライン・メモリ12から画像データを出力させることができる。
【００５０】
以下同様に，入力バッファ10に含まれる第１のライン・メモリ11および第２のライン・メモリ12への画像データの入出力，画像処理装置２への画像データの入出力，ならびに出力バッファ20Ｂに含まれるライン・メモリ部21Ａ，22Ａ，23Ａおよび21Ｂへの画像データの入出力が繰り返される。ライン・メモリ部22Ｂおよび23Ｂは利用されていないが，利用するようにしてもよい。
【００５１】
図５は，画像データ制御装置の処理手順を示すフローチャートである。この処理は，ＣＰＵ（図示略）の制御のもとに実行される。
【００５２】
上述した処理では，ユーザ（オペレータ）からの指令にもとづいて６つのライン・メモリ部21Ａ，21Ｂ，21Ａ，22Ｂ，23Ａおよび23Ｂが生成されているが，この実施例では，式１にしたがって，生成されるライン・メモリ部の個数が決定される（ステップ31）。
【００５３】
ライン・メモリ部の個数＝（画像処理装置２に一つの入力用ライン・メモリ21または22からデータが入力してから，画像処理装置２からデータがすべて出力されるまでの処理遅延時間／一つの入力用ライン・メモリ21または22に入力したデータの出力開始から出力終了までの時間）を小数点以下切り上げた値＋２・・・式１
【００５４】
たとえば，（画像処理装置２に一つの入力用ライン・メモリ11または12からデータが入力してから，画像処理装置２からデータがすべて出力されるまでの処理遅延時間／一つの入力用ライン・メモリ11または12に入力したデータの出力開始から出力終了までの時間）が１．１であるとすると，小数点以下の切り上げにより２となり，その２にさらに２が加算されるから，ライン・メモリ部の個数は４となる。
【００５５】
決定されたライン・メモリ部の個数から，各ライン・メモリ部の容量が，十分あるか
どうかが判定される（ステップ32）。たとえば，入力バッファ10に入力する１ライン分の画像データのデータ量あれば，容量が足りると判断される。容量が足りなければ（ステップ32でＮＯ），容量が足りるようにライン・メモリ部の個数が再決定される（ステップ33）。ライン・メモリ部の個数×ライン・メモリ部の容量が出力用ライン・メモリ21，22および23の全容量を超えると，超えないようにライン・メモリ部の個数が再決定される。ライン・メモリ部のメモリ容量が出力用ライン・が足りれば（ステップ32でＹＥＳ），ステップ33の処理はスキップされる。
【００５６】
決定された個数のライン・メモリ部が生成され（ステップ34），上述したように画像データの入出力が実行される（ステップ35）。画像データの入出力が終了するまでステップ35の処理が繰り返される（ステップ36）。
【符号の説明】
【００５７】
１  ＲＡＭ（メモリ）
２  画像処理装置
３  バッファ制御装置（第１の分割手段，第２の分割手段）
10  入力バッファ
11，12  入力用ライン・メモリ
20Ａ，20Ｂ  出力バッファ
21，22，23  出力用ライン・メモリ
【図１】
0005479966.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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