(57)【特許請求の範囲】
【請求項１】
第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを備えた半導体装置であって、
前記第１のＭＩＳトランジスタは、
半導体基板における第１の活性領域上に形成され、第１の高誘電率膜を有する第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第１のゲート電極におけるゲート幅方向の側面上に形成された第１のオフセットサイドウォールと、
前記第１のゲート電極におけるゲート長方向の側面及びゲート幅方向の側面上に前記第１のオフセットサイドウォールを介して形成された第２のオフセットサイドウォールと、
前記第１の活性領域における前記第１のゲート電極の側方下に形成された第１のエクステンション領域とを備え、
前記第２のＭＩＳトランジスタは、
前記半導体基板における第２の活性領域上に形成され、第２の高誘電率膜を有する第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
前記第２のゲート電極におけるゲート長方向の側面及びゲート幅方向の側面上に形成された第３のオフセットサイドウォールと、
前記第２のゲート電極におけるゲート長方向の側面及びゲート幅方向の側面上に前記第３のオフセットサイドウォールを介して形成された第４のオフセットサイドウォールと、
前記第２の活性領域における前記第２のゲート電極の側方下に形成された第２のエクステンション領域とを備え、
前記第１のゲート電極におけるゲート長方向の側面上には、前記第１のオフセットサイドウォールが形成されておらず、
前記第１のオフセットサイドウォールの幅は、前記第３のオフセットサイドウォールの幅と同じであり、
前記第２のオフセットサイドウォールの幅は、前記第４のオフセットサイドウォールの幅よりも狭い、又は前記第４のオフセットサイドウォールの幅と同じであり、
前記第１のオフセットサイドウォールの幅は、前記第２のオフセットサイドウォールの幅よりも広く、
前記第３のオフセットサイドウォールの幅は、前記第４のオフセットサイドウォールの幅よりも広いことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２のゲート絶縁膜の膜厚は、前記第１のゲート絶縁膜の膜厚よりも厚いことを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第２のゲート絶縁膜は、前記第２の活性領域上に形成された第１の下地膜と前記第１の下地膜上に形成された前記第２の高誘電率膜とを有し、
前記第１の下地膜の膜厚は、前記第２の高誘電率膜の膜厚よりも厚いことを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記第１のゲート絶縁膜は、前記第１の活性領域上に形成された第２の下地膜と前記第２の下地膜上に形成された前記第１の高誘電率膜とを有し、
前記第２の下地膜の膜厚は、前記第１の高誘電率膜の膜厚及び前記第１の下地膜の膜厚よりも薄いことを特徴とする半導体装置。
【請求項５】
請求項１〜４のうちいずれか１項に記載の半導体装置において、
前記第１のゲート電極におけるゲート長方向の幅は、前記第２のゲート電極におけるゲート長方向の幅よりも狭いことを特徴とする半導体装置。
【請求項６】
請求項１〜５のうちいずれか１項に記載の半導体装置において、
前記第１の活性領域におけるゲート幅方向の幅は、前記第２の活性領域におけるゲート幅方向の幅よりも狭いことを特徴とする半導体装置。
【請求項７】
請求項１〜６のうちいずれか１項に記載の半導体装置において、
前記半導体基板に前記第１の活性領域及び前記第２の活性領域のそれぞれを取り囲むように形成された素子分離領域をさらに備え、
前記第１のゲート電極は、前記第１の活性領域及び前記素子分離領域上に形成され、
前記第２のゲート電極は、前記第２の活性領域及び前記素子分離領域上に形成され、
前記第１のゲート電極が前記素子分離領域上に突き出す突き出し量は、前記第２のゲート電極が前記素子分離領域上に突き出す突き出し量よりも少ないことを特徴とする半導体装置。
【請求項８】
請求項１〜７のうちいずれか１項に記載の半導体装置において、
前記第１のエクステンション領域の拡散深さは、前記第２のエクステンション領域の拡散深さよりも浅いことを特徴とする半導体装置。
【請求項９】
請求項１〜８のうちいずれか１項に記載の半導体装置において、
前記第１のエクステンション領域の不純物濃度は、前記第２のエクステンション領域の不純物濃度よりも高いことを特徴とする半導体装置。
【請求項１０】
請求項１〜９のうちいずれか１項に記載の半導体装置において、
前記第１のゲート電極の平面形状は、矩形状であり、
前記第２のゲート電極の平面形状は、矩形状の角部が丸みを帯びた形状であることを特徴とする半導体装置。
【請求項１１】
請求項１〜１０のうちいずれか１項に記載の半導体装置において、
前記第１のＭＩＳトランジスタの電源電圧は、前記第２のＭＩＳトランジスタの電源電圧よりも低いことを特徴とする半導体装置。
【請求項１２】
請求項１〜１１のうちいずれか１項に記載の半導体装置において、
前記第１のゲート電極は、前記第１のゲート絶縁膜上に形成された第１の金属膜と、前記第１の金属膜上に形成された第１のシリコン膜とを有し、
前記第２のゲート電極は、前記第２のゲート絶縁膜上に形成された第２の金属膜と、前記第２の金属膜上に形成された第２のシリコン膜とを有することを特徴とする半導体装置。
【請求項１３】
請求項１〜１２のうちいずれか１項に記載の半導体装置において、
前記第１のゲート絶縁膜は、調整用金属を含むことを特徴とする半導体装置。
【請求項１４】
請求項１３に記載の半導体装置において、
前記第１のＭＩＳトランジスタ及び前記第２のＭＩＳトランジスタは、ｎ型ＭＩＳトランジスタであり、
前記調整用金属は、ランタンであることを特徴とする半導体装置。
【請求項１５】
請求項１３に記載の半導体装置において、
前記第１のＭＩＳトランジスタ及び前記第２のＭＩＳトランジスタは、ｐ型ＭＩＳトランジスタであり、
前記調整用金属は、アルミニウムであることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、金属膜を含むゲート電極を有するＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の微細化に伴い、短チャネル効果（ＳＣＥ（Short Channel Effect））が発生する、即ち、ゲート電極のゲート長が短くなるに従い、ＭＩＳＦＥＴ（以下、ＭＩＳトランジスタという）の閾値電圧が低下するという問題がある。この問題を解決する為に、オフセットサイドウォールを有するＭＩＳトランジスタを備えた半導体装置が提案されている（例えば特許文献１参照）。
【０００３】
以下に、オフセットサイドウォールの有用性について、図２８(a) 〜(b) を参照しながら説明する。図２８(a) は、第１の比較例の半導体装置の構成を示すゲート長方向の断面図である。図２８(b) は、第２の比較例の半導体装置の構成を示すゲート長方向の断面図である。
【０００４】
図２８(a) に示すように、第１の比較例の半導体装置は、オフセットサイドウォールを有さないＭＩＳトランジスタＴｒＡを備えている。図２８(b) に示すように、第２の比較例の半導体装置は、オフセットサイドウォール５３ｂを有するＭＩＳトランジスタＴｒＢを備えている。
【０００５】
ＭＩＳトランジスタＴｒＡは、図２８(a) に示すように、半導体基板５０における活性領域５０ｘ上に形成されたゲート絶縁膜５１ａと、ゲート絶縁膜５１ａ上に形成されたゲート電極５２ａと、活性領域５０ｘにおけるゲート電極５２ａの側方下に形成されたエクステンション領域５４ａとを備えている。
【０００６】
ＭＩＳトランジスタＴｒＢは、図２８(b) に示すように、半導体基板５０における活性領域５０ｘ上に形成されたゲート絶縁膜５１ｂと、ゲート絶縁膜５１ｂ上に形成されたゲート電極５２ｂと、ゲート電極５２ｂの側面上に形成されたオフセットサイドウォール５３ｂと、活性領域５０ｘにおけるゲート電極５２ｂの側方下に形成されたエクステンション領域５４ｂとを備えている。
【０００７】
エクステンション領域５４ａは、次のようにして形成される。ゲート電極５２ａをマスクとして、活性領域５０ｘに、不純物を注入する。これにより、エクステンション注入領域を自己整合的に形成する。その後、熱処理により、該エクステンション注入領域に含まれる不純物を活性化させて、エクステンション領域５４ａを形成する。
【０００８】
エクステンション領域５４ｂは、次のようにして形成される。オフセットサイドウォール５３ｂをマスクとして、活性領域５０ｘに、不純物を注入する。これにより、エクステンション注入領域を自己整合的に形成する。その後、熱処理により、該エクステンション注入領域に含まれる不純物を活性化させて、エクステンション領域５４ｂを形成する。
【０００９】
ゲート電極５２ａのゲート長をＬａとし、エクステンション領域５４ａがゲート電極５２ａとオーバーラップするオーバーラップ長をΔＬａとすると、ゲート電極５２ａの実効ゲート長Ｌeffａは、
Ｌeffａ＝Ｌａ−２×ΔＬａ
である。
【００１０】
ゲート電極５２ｂのゲート長をＬｂとし、オフセットサイドウォール５３ｂの幅をＷｂとし、エクステンション領域５４ｂがオフセットサイドウォール５３ｂ及びゲート電極５２ｂとオーバーラップするオーバーラップ長をΔＬｂとすると、ゲート電極５２ｂの実効ゲート長Ｌeffｂは、
Ｌeffｂ＝Ｌｂ＋２×Ｗｂ−２×ΔＬｂ
である。
【００１１】
ゲート長Ｌａとゲート長Ｌｂとが同じであり（Ｌａ＝Ｌｂ）、且つ、オーバーラップ長ΔＬａとオーバーラップ長ΔＬｂとが同じである（ΔＬａ＝ΔＬｂ）場合、実効ゲート長Ｌeffｂは、実効ゲート長Ｌeffａよりも、幅Ｗｂの２倍に相当する長さ（Ｗｂ×２）だけ、長くなる（Ｌeffｂ＞Ｌeffａ）。
【００１２】
このように、オフセットサイドウォールにより、ゲート電極の実効ゲート長を長くすることができる。
【００１３】
ゲート電極のゲート長と、ＭＩＳトランジスタの閾値電圧との関係について、図２９を参照しながら説明する。図２９は、ゲート電極のゲート長と、ＭＩＳトランジスタの閾値電圧との関係を示す図である。
【００１４】
上述の通り、オフセットサイドウォール有りの場合の実効ゲート長Ｌeffｂは、オフセットサイドウォール無しの場合の実効ゲート長Ｌeffａよりも、オフセットサイドウォールの幅Ｗｂの２倍に相当する長さ（Ｗｂ×２）だけ、長くなる（Ｌeffｂ＞Ｌeffａ）。
【００１５】
このため、図２９に示すように、オフセットサイドウォール有りの場合での閾値電圧が低下する度合い（太線参照）は、オフセットサイドウォール無しの場合での閾値電圧が低下する度合い（細線参照）よりも低い。言い換えれば、オフセットサイドウォールにより、ゲート電極の実効ゲート長を長くすることができるため、ゲート電極のゲート長が短くなっても、ＭＩＳトランジスタの閾値電圧が低下することを抑制することができる。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００３−１００９０２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
ところで、第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを備えた半導体装置の場合、エクステンション領域を形成する方法として、以下に示す方法が考えられる。この方法について、図３０(a) 〜(b) 及び図３１(a) 〜(b) を参照しながら説明する。図３０(a) 〜図３１(b) は、エクステンション領域の形成方法を工程順に示すゲート長方向の断面図である。
【００１８】
まず、図３０(a) 〜(b) に示すように、半導体基板１００上に、第１のＭＩＳ領域を覆う一方第２のＭＩＳ領域を露出する第１のレジストパターン（図示省略）を形成する。その後、第１のレジストパターン及びオフセットサイドウォール１０５ｂをマスクとして、活性領域１００ｂに、不純物を注入する。これにより、エクステンション注入領域１０６ｙを自己整合的に形成する。なお、１００は、半導体基板であり、１０１は、素子分離領域であり、１０２ａ，１０２ｂは、ウェル領域であり、１０３ａ，１０３ｂは、ゲート絶縁膜である。
【００１９】
その後、第１の洗浄により、第１のレジストパターンを除去する。このとき、第１の洗浄により、オフセットサイドウォール１０５ａ，１０５ｂが削れる。
【００２０】
次に、図３１(a) 〜(b) に示すように、半導体基板１００上に、第１のＭＩＳ領域を露出する一方第２のＭＩＳ領域を覆う第２のレジストパターン（図示省略）を形成する。その後、第２のレジストパターン及びオフセットサイドウォール１０５ａをマスクとして、活性領域１００ａに、不純物を注入する。これにより、エクステンション注入領域１０７ｘを自己整合的に形成する。
【００２１】
その後、第２の洗浄により、第２のレジストパターンを除去する。このとき、第２の洗浄により、オフセットサイドウォール１０５ａ，１０５ｂが削れる。
【００２２】
その後、図示を省略するが、熱処理を行う。これにより、エクステンション注入領域１０７ｘ，１０６ｙに含まれる不純物を活性化させて、エクステンション領域を形成する。
【００２３】
しかしながら、この方法では、以下に示す問題がある。
【００２４】
この方法では、図３０(a) 〜(b) に示すように、オフセットサイドウォール１０５ａの形成後、第１の洗浄により、第１のレジストパターンを除去する。その後、図３１(a) 〜(b) に示すように、オフセットサイドウォール１０５ａをマスクとして、エクステンション注入領域１０７ｘを形成する。このため、第１の洗浄により削れたオフセットサイドウォール１０５ａ（言い換えれば、所望の幅よりも狭い幅を有するオフセットサイドウォール１０５ａ）をマスクとして、エクステンション注入領域１０７ｘを形成せざるを得ない。このため、ゲート電極１０５ａの実効ゲート長が短くなるという問題がある。従って、第１のＭＩＳトランジスタの閾値電圧が、所望の閾値電圧よりも低くなる虞がある。
【００２５】
前記に鑑み、本発明の目的は、第１，第２のＭＩＳトランジスタを備えた半導体装置において、第１，第２のゲート電極の実効ゲート長が短くなることを防止することである。
【課題を解決するための手段】
【００２６】
前記の目的を達成するため、本発明に係る半導体装置は、第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを備えた半導体装置であって、第１のＭＩＳトランジスタは、半導体基板における第１の活性領域上に形成され、第１の高誘電率膜を有する第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１のゲート電極と、第１のゲート電極におけるゲート幅方向の側面上に形成された第１のオフセットサイドウォールと、第１のゲート電極におけるゲート長方向の側面及びゲート幅方向の側面上に第１のオフセットサイドウォールを介して形成された第２のオフセットサイドウォールと、第１の活性領域における第１のゲート電極の側方下に形成された第１のエクステンション領域とを備え、第２のＭＩＳトランジスタは、半導体基板における第２の活性領域上に形成され、第２の高誘電率膜を有する第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された第２のゲート電極と、第２のゲート電極におけるゲート長方向の側面及びゲート幅方向の側面上に形成された第３のオフセットサイドウォールと、第２のゲート電極におけるゲート長方向の側面及びゲート幅方向の側面上に第３のオフセットサイドウォールを介して形成された第４のオフセットサイドウォールと、第２の活性領域における第２のゲート電極の側方下に形成された第２のエクステンション領域とを備え、第１のゲート電極におけるゲート長方向の側面上には、第１のオフセットサイドウォールが形成されていないことを特徴とする。
【００２７】
本発明に係る半導体装置によると、第１，第２のゲート電極の実効ゲート長が短くなることを防止することができる。従って、半導体装置の微細化に伴い、第１，第２のゲート電極のゲート長が短くなることがあっても、第１，第２のＭＩＳトランジスタの閾値電圧が低下することを防止することができる。
【００２８】
本発明に係る半導体装置において、第２のゲート絶縁膜の膜厚は、第１のゲート絶縁膜の膜厚よりも厚いことが好ましい。
【００２９】
本発明に係る半導体装置において、第２のゲート絶縁膜は、第２の活性領域上に形成された第１の下地膜と第１の下地膜上に形成された第２の高誘電率膜とを有し、第１の下地膜の膜厚は、第２の高誘電率膜の膜厚よりも厚いことが好ましい。
【００３０】
本発明に係る半導体装置において、第１のゲート絶縁膜は、第１の活性領域上に形成された第２の下地膜と第２の下地膜上に形成された第１の高誘電率膜とを有し、第２の下地膜の膜厚は、第１の高誘電率膜の膜厚及び第１の下地膜の膜厚よりも薄いことが好ましい。
【００３１】
本発明に係る半導体装置において、第１のゲート電極におけるゲート長方向の幅は、第２のゲート電極におけるゲート長方向の幅よりも狭いことが好ましい。
【００３２】
本発明に係る半導体装置において、第１の活性領域におけるゲート幅方向の幅は、第２の活性領域におけるゲート幅方向の幅よりも狭いことが好ましい。
【００３３】
本発明に係る半導体装置において、半導体基板に第１の活性領域及び第２の活性領域のそれぞれを取り囲むように形成された素子分離領域をさらに備え、第１のゲート電極は、第１の活性領域及び素子分離領域上に形成され、第２のゲート電極は、第２の活性領域及び素子分離領域上に形成され、第１のゲート電極が素子分離領域上に突き出す突き出し量は、第２のゲート電極が素子分離領域上に突き出す突き出し量よりも少ないことが好ましい。
【００３４】
本発明に係る半導体装置において、第１のオフセットサイドウォールの幅は、第３のオフセットサイドウォールの幅と同じであり、第２のオフセットサイドウォールの幅は、第４のオフセットサイドウォールの幅よりも狭い、又は第４のオフセットサイドウォールの幅と同じであることが好ましい。
【００３５】
本発明に係る半導体装置において、第１のオフセットサイドウォールの幅は、第２のオフセットサイドウォールの幅よりも広く、第３のオフセットサイドウォールの幅は、第４のオフセットサイドウォールの幅よりも広いことが好ましい。
【００３６】
本発明に係る半導体装置において、第１のエクステンション領域の拡散深さは、第２のエクステンション領域の拡散深さよりも浅いことが好ましい。
【００３７】
本発明に係る半導体装置において、第１のエクステンション領域の不純物濃度は、第２のエクステンション領域の不純物濃度よりも高いことが好ましい。
【００３８】
本発明に係る半導体装置において、第１のゲート電極の平面形状は、矩形状であり、第２のゲート電極の平面形状は、矩形状の角部が丸みを帯びた形状であることが好ましい。
【００３９】
本発明に係る半導体装置において、第１のＭＩＳトランジスタの電源電圧は、第２のＭＩＳトランジスタの電源電圧よりも低いことが好ましい。
【００４０】
本発明に係る半導体装置において、第１のゲート電極は、第１のゲート絶縁膜上に形成された第１の金属膜と、第１の金属膜上に形成された第１のシリコン膜とを有し、第２のゲート電極は、第２のゲート絶縁膜上に形成された第２の金属膜と、第２の金属膜上に形成された第２のシリコン膜とを有することが好ましい。
【００４１】
本発明に係る半導体装置において、第１のゲート絶縁膜は、調整用金属を含むことが好ましい。
【００４２】
本発明に係る半導体装置において、第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタは、ｎ型ＭＩＳトランジスタであり、調整用金属は、ランタンであることが好ましい。
【００４３】
本発明に係る半導体装置において、第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタは、ｐ型ＭＩＳトランジスタであり、調整用金属は、アルミニウムであることが好ましい。
【００４４】
前記の目的を達成するため、本発明に係る半導体装置の製造方法は、半導体基板における第１の活性領域上に形成された第１のゲート絶縁膜、第１のゲート電極、第１のオフセットサイドウォール、第２のオフセットサイドウォール及び第１のエクステンション領域を有する第１のＭＩＳトランジスタと、半導体基板における第２の活性領域上に形成された第２のゲート絶縁膜、第２のゲート電極、第３のオフセットサイドウォール、第４のオフセットサイドウォール及び第２のエクステンション領域を有する第２のＭＩＳトランジスタとを備えた半導体装置の製造方法であって、半導体基板上に高誘電率膜を有するゲート絶縁膜用膜を形成する工程（ａ）と、ゲート絶縁膜用膜上にゲート電極用膜を形成する工程（ｂ）と、ゲート電極用膜及びゲート絶縁膜用膜をパターニングして、第１の活性領域を覆い、且つ、第１のゲート電極におけるゲート幅方向の幅と同じ幅を有する第１のゲート電極用膜及び第１のゲート絶縁膜用膜を形成すると共に、第２の活性領域上にゲート絶縁膜用膜からなる第２のゲート絶縁膜及びゲート電極用膜からなる第２のゲート電極を形成する工程（ｃ）と、第１のゲート電極用膜におけるゲート幅方向の側面上に第１のオフセットサイドウォール用膜を形成すると共に、第２のゲート電極におけるゲート長方向の側面及びゲート幅方向の側面上に第３のオフセットサイドウォールを形成する工程（ｄ）と、工程（ｄ）の後に、第２の活性領域における第２のゲート電極の側方下に第２のエクステンション領域を形成する工程（ｅ）と、工程（ｅ）の後に、第１のゲート電極用膜、第１のゲート絶縁膜用膜及び第１のオフセットサイドウォール用膜をパターニングして、第１の活性領域上に第１のゲート絶縁膜用膜からなる第１のゲート絶縁膜及び第１のゲート電極用膜からなる第１のゲート電極を形成すると共に、第１のゲート電極におけるゲート幅方向の側面上に第１のオフセットサイドウォール用膜からなる第１のオフセットサイドウォールを形成する工程（ｆ）と、第１のゲート電極におけるゲート長方向の側面及びゲート幅方向の側面上に、第１のオフセットサイドウォールを介して第２のオフセットサイドウォールを形成すると共に、第２のゲート電極におけるゲート長方向の側面及びゲート幅方向の側面上に、第３のオフセットサイドウォールを介して第４のオフセットサイドウォールを形成する工程（ｇ）と、工程（ｇ）の後に、第１の活性領域における第１のゲート電極の側方下に第１のエクステンション領域を形成する工程（ｈ）とを備えることを特徴とする。
【００４５】
本発明に係る半導体装置の製造方法によると、第２のゲート電極におけるゲート長方向の側面と接する第３のオフセットサイドウォールの形成後、洗浄を行わずに、第２のエクステンション領域を形成する。このため、洗浄による削れのない第３のオフセットサイドウォール（言い換えれば、所望の幅を有する第３のオフセットサイドウォール）をマスクとして、第２のエクステンション注入領域を形成することができる。このため、第２のゲート電極の実効ゲート長が短くなることを防止することができる。従って、半導体装置の微細化に伴い、第２のゲート電極のゲート長が短くなることがあっても、第２のＭＩＳトランジスタの閾値電圧が低下することを防止することができる。
【００４６】
一方、第１のゲート電極におけるゲート長方向の側面と接する第２のオフセットサイドウォールの形成後、洗浄を行わずに、第１のエクステンション領域を形成する。このため、洗浄による削れのない第２のオフセットサイドウォール（言い換えれば、所望の幅を有する第２のオフセットサイドウォール）をマスクとして、第１のエクステンション注入領域を形成することができる。このため、第１のゲート電極の実効ゲート長が短くなることを防止することができる。従って、半導体装置の微細化に伴い、第１のゲート電極のゲート長が短くなることがあっても、第１のＭＩＳトランジスタの閾値電圧が低下することを防止することができる。
【００４７】
本発明に係る半導体装置の製造方法において、第２のゲート絶縁膜の膜厚は、第１のゲート絶縁膜の膜厚よりも厚いことが好ましい。
【００４８】
本発明に係る半導体装置の製造方法において、工程（ｅ）は、第１のゲート電極用膜及び第３のオフセットサイドウォールをマスクとして、第２の活性領域に不純物を注入することにより、第２のエクステンション注入領域を形成する工程（ｅ１）と、工程（ｅ１）の後に、熱処理により、第２のエクステンション領域を形成する工程（ｅ２）とを有し、工程（ｈ）は、第２の活性領域を覆うレジストパターン及び第２のオフセットサイドウォールをマスクとして、第１の活性領域に不純物を注入することにより、第１のエクステンション注入領域を形成する工程（ｈ１）と、洗浄により、レジストパターンを除去する工程（ｈ２）と、工程（ｈ２）の後に、熱処理により、第１のエクステンション領域を形成する工程（ｈ３）とを有することが好ましい。
【発明の効果】
【００４９】
本発明に係る半導体装置及びその製造方法によると、第１，第２のゲート電極の実効ゲート長が短くなることを防止することができる。従って、半導体装置の微細化に伴い、第１，第２のゲート電極のゲート長が短くなることがあっても、第１，第２のＭＩＳトランジスタの閾値電圧が低下することを防止することができる。
【図面の簡単な説明】
【００５０】
【図１】図１(a) 〜(b) は、本発明の第１の実施形態に係る半導体装置の構成を示す平面図である。
【図２】図２(a) 〜(b) は、本発明の第１の実施形態に係る半導体装置の構成を示すゲート長方向の断面図である。図２(a) は、図１(a) に示すIIa-IIa線における断面図であり、図２(b) は、図１(b) に示すIIb-IIb線における断面図である。
【図３】図３(a) 〜(b) は、本発明の第１の実施形態に係る半導体装置の構成を示すゲート幅方向の断面図である。図３(a) は、図１(a) に示すIIIa-IIIa線における断面図であり、図３(b) は、図１(b) に示すIIIb-IIIb線における断面図である。
【図４】図４(a) 〜(b) は、本発明の第１の実施形態に係る半導体装置の製造方法を示す平面図である。
【図５】図５(a) 〜(b) は、本発明の第１の実施形態に係る半導体装置の製造方法を示すゲート長方向の断面図である。図５(a) は、図４(a) に示すVa-Va線における断面図であり、図５(b) は、図４(b) に示すVb-Vb線における断面図である。
【図６】図６(a) 〜(b) は、本発明の第１の実施形態に係る半導体装置の製造方法を示すゲート幅方向の断面図である。図６(a) は、図４(a) に示すVIa-VIa線における断面図であり、図６(b) は、図４(b) に示すVIb-VIb線における断面図である。
【図７】図７(a) 〜(b) は、本発明の第１の実施形態に係る半導体装置の製造方法を示す平面図である。
【図８】図８(a) 〜(b) は、本発明の第１の実施形態に係る半導体装置の製造方法を示すゲート長方向の断面図である。図８(a) は、図７(a) に示すVIIIa-VIIIa線における断面図であり、図８(b) は、図７(b) に示すVIIIb-VIIIb線における断面図である。
【図９】図９(a) 〜(b) は、本発明の第１の実施形態に係る半導体装置の製造方法を示すゲート幅方向の断面図である。図９(a) は、図７(a) に示すIXa-IXa線における断面図であり、図９(b) は、図７(b) に示すIXb-IXb線における断面図である。
【図１０】図１０(a) 〜(b) は、本発明の第１の実施形態に係る半導体装置の製造方法を示す平面図である。
【図１１】図１１(a) 〜(b) は、本発明の第１の実施形態に係る半導体装置の製造方法を示すゲート長方向の断面図である。図１１(a) は、図１０(a) に示すXIa-XIa線における断面図であり、図１１(b) は、図１０(b) に示すXIb-XIb線における断面図である。
【図１２】図１２(a) 〜(b) は、本発明の第１の実施形態に係る半導体装置の製造方法を示すゲート幅方向の断面図である。図１２(a) は、図１０(a) に示すXIIa-XIIa線における断面図であり、図１２(b) は、図１０(b) に示すXIIb-XIIb線における断面図である。
【図１３】図１３(a) 〜(b) は、本発明の第１の実施形態に係る半導体装置の製造方法を示す平面図である。
【図１４】図１４(a) 〜(b) は、本発明の第１の実施形態に係る半導体装置の製造方法を示すゲート長方向の断面図である。図１４(a) は、図１３(a) に示すXIVa-XIVa線における断面図であり、図１４(b) は、図１３(b) に示すXIVb-XIVb線における断面図である。
【図１５】図１５(a) 〜(b) は、本発明の第１の実施形態に係る半導体装置の製造方法を示すゲート幅方向の断面図である。図１５(a) は、図１３(a) に示すXVa-XVa線における断面図であり、図１５(b) は、図１３(b) に示すXVb-XVb線における断面図である。
【図１６】図１６(a) 〜(b) は、本発明の第１の実施形態に係る半導体装置の製造方法を示す平面図である。
【図１７】図１７(a) 〜(b) は、本発明の第１の実施形態に係る半導体装置の製造方法を示すゲート長方向の断面図である。図１７(a) は、図１６(a) に示すXVIIa-XVIIa線における断面図であり、図１７(b) は、図１６(b) に示すXVIIb-XVIIb線における断面図である。
【図１８】図１８(a) 〜(b) は、本発明の第１の実施形態に係る半導体装置の製造方法を示すゲート幅方向の断面図である。図１８(a) は、図１６(a) に示すXVIIIa-XVIIIa線における断面図であり、図１８(b) は、図１６(b) に示すXVIIIb-XVIIIb線における断面図である。
【図１９】図１９(a) 〜(b) は、本発明の第１の実施形態に係る半導体装置の製造方法を示す平面図である。
【図２０】図２０(a) 〜(b) は、本発明の第１の実施形態に係る半導体装置の製造方法を示すゲート長方向の断面図である。図２０(a) は、図１９(a) に示すXXa-XXa線における断面図であり、図２０(b) は、図１９(b) に示すXXb-XXb線における断面図である。
【図２１】図２１(a) 〜(b) は、本発明の第１の実施形態に係る半導体装置の製造方法を示すゲート幅方向の断面図である。図２１(a) は、図１９(a) に示すXXIa-XXIa線における断面図であり、図２１(b) は、図１９(b) に示すXXIb-XXIb線における断面図である。
【図２２】図２２(a) 〜(b) は、本発明の第１の実施形態に係る半導体装置の製造方法を示す平面図である。
【図２３】図２３(a) 〜(b) は、本発明の第１の実施形態に係る半導体装置の製造方法を示すゲート長方向の断面図である。図２３(a) は、図２２(a) に示すXXIIIa-XXIIIa線における断面図であり、図２３(b) は、図２２(b) に示すXXIIIb-XXIIIb線における断面図である。
【図２４】図２４(a) 〜(b) は、本発明の第１の実施形態に係る半導体装置の製造方法を示すゲート幅方向の断面図である。図２４(a) は、図２２(a) に示すXXIVa-XXIVa線における断面図であり、図２４(b) は、図２２(b) に示すXXIVb-XXIVb線における断面図である。
【図２５】図２５(a) 〜(b) は、本発明の第２の実施形態に係る半導体装置の構成を示す平面図である。
【図２６】図２６(a) 〜(b) は、本発明の第２の実施形態に係る半導体装置の構成を示すゲート長方向の断面図である。図２６(a) は、図２５(a) に示すXXVIa-XXVIa線における断面図であり、図２６(b) は、図２５(b) に示すXXVIb-XXVIb線における断面図である。
【図２７】図２７(a) 〜(b) は、本発明の第２の実施形態に係る半導体装置の構成を示すゲート幅方向の断面図である。図２７(a) は、図２５(a) に示すXXVIIa-XXVIIa線における断面図であり、図２７(b) は、図２５(b) に示すXXVIIb-XXVIIb線における断面図である。
【図２８】図２８(a) は、第１の比較例の半導体装置の構成を示すゲート長方向の断面図であり、図２８(b) は、第２の比較例の半導体装置の構成を示すゲート長方向の断面図である。
【図２９】図２９は、ゲート電極のゲート長とＭＩＳトランジスタの閾値電圧との関係を示す図である。
【図３０】図３０(a) 〜(b) は、エクステンション領域の形成方法を示すゲート長方向の断面図である。
【図３１】図３１(a) 〜(b) は、エクステンション領域の形成方法を示すゲート長方向の断面図である。
【発明を実施するための形態】
【００５１】
以下に、本発明の各実施形態について図面を参照しながら説明する。
【００５２】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置について、図１(a) 〜(b) 、図２(a) 〜(b) 及び図３(a) 〜(b) を参照しながら説明する。図１(a) 〜(b) は、本発明の第１の実施形態に係る半導体装置の構成を示す平面図である。図２(a) 〜(b) は、本発明の第１の実施形態に係る半導体装置の構成を示すゲート長方向の断面図である。図３(a) 〜(b) は、本発明の第１の実施形態に係る半導体装置の構成を示すゲート幅方向の断面図である。図１(a) 〜図３(a) 及び後述の図４(a) 〜図２４(a) に示す「Ｌ−ｎＭＩＳ領域」とは、低電圧系ｎ型ＭＩＳトランジスタが形成される領域をいう。図１(b) 〜図３(b) 及び後述の図４(b) 〜図２４(b) に示す「Ｈ−ｎＭＩＳ領域」とは、高電圧系ｎ型ＭＩＳトランジスタが形成される領域をいう。
【００５３】
図１(a) 〜図３(a) に示すように、本実施形態に係る半導体装置は、低電圧系ｎ型ＭＩＳトランジスタｎＴｒ１（第１のＭＩＳトランジスタ）と、高電圧系ｎ型ＭＩＳトランジスタｎＴｒ２（第２のＭＩＳトランジスタ）とを備えている。低電圧系ｎ型ＭＩＳトランジスタｎＴｒ１の電源電圧は、例えば１．０Ｖである。高電圧系ｎ型ＭＩＳトランジスタｎＴｒ２の電源電圧は、例えば１．８Ｖである。
【００５４】
低電圧系ｎ型ＭＩＳトランジスタｎＴｒ１は、図１(a) 〜図３(a) に示すように、活性領域１０ａ（第１の活性領域）上に形成されたゲート絶縁膜１８ａ（第１のゲート絶縁膜）と、ゲート絶縁膜１８ａ上に形成されたゲート電極２１ａ（第１のゲート電極）と、ゲート電極２１ａにおけるゲート幅方向の側面上に形成された内側オフセットサイドウォール２２ａ（第１のオフセットサイドウォール）と、ゲート電極２１ａにおけるゲート長方向の側面及びゲート幅方向の側面上に内側オフセットサイドウォール２２ａを介して形成された外側オフセットサイドウォール２４ａ（第２のオフセットサイドウォール）と、活性領域１０ａにおけるゲート電極２１ａの側方下に形成されたｎ型エクステンション領域２６ａ（第１のエクステンション領域）と、ゲート電極２１ａにおけるゲート長方向の側面及びゲート幅方向の側面上にオフセットサイドウォール２５Ａを介して形成されたサイドウォール２９Ａと、活性領域１０ａにおけるサイドウォール２９Ａの外側方下に形成されたｎ型ソースドレイン領域３０ａと、ゲート電極２１ａ上に形成されたシリサイド膜３１ａと、ｎ型ソースドレイン領域３０ａ上に形成されたシリサイド膜３２ａとを備えている。
【００５５】
高電圧系ｎ型ＭＩＳトランジスタｎＴｒ２は、図１(b) 〜図３(b) に示すように、活性領域１０ｂ（第２の活性領域）上に形成されたゲート絶縁膜１８ｂ（第２のゲート絶縁膜）と、ゲート絶縁膜１８ｂ上に形成されたゲート電極２１ｂ（第２のゲート電極）と、ゲート電極２１ｂにおけるゲート長方向の側面及びゲート幅方向の側面上に形成された内側オフセットサイドウォール２２ｂ（第３のオフセットサイドウォール）と、ゲート電極２１ｂにおけるゲート長方向の側面及びゲート幅方向の側面上に内側オフセットサイドウォール２２ｂを介して形成された外側オフセットサイドウォール２４ｂ（第４のオフセットサイドウォール）と、活性領域１０ｂにおけるゲート電極２１ｂの側方下に形成されたｎ型エクステンション領域２３ｂ（第２のエクステンション領域）と、ゲート電極２１ｂにおけるゲート長方向の側面及びゲート幅方向の側面上にオフセットサイドウォール２５Ｂを介して形成されたサイドウォール２９Ｂと、活性領域１０ｂにおけるサイドウォール２９Ｂの外側方下に形成されたｎ型ソースドレイン領域３０ｂと、ゲート電極２１ｂ上に形成されたシリサイド膜３１ｂと、ｎ型ソースドレイン領域３０ｂ上に形成されたシリサイド膜３２ｂとを備えている。
【００５６】
ゲート絶縁膜１８ａは、図２(a) 〜図３(a) に示すように、下地膜１４ａ及び調整用金属（例えばランタン（Ｌａ））を含む高誘電率膜１７ａを有している。ゲート絶縁膜１８ｂは、図２(b) 〜図３(b) に示すように、下地膜１３ｂ及び調整用金属（例えばＬａ）を含む高誘電率膜１７ｂを有している。
【００５７】
下地膜１４ａの膜厚（例えば０．７ｎｍ）は、下地膜１３ｂの膜厚（例えば３．０ｎｍ）よりも薄い。高誘電率膜１７ａの膜厚は、高誘電率膜１７ｂの膜厚と同じである。よって、ゲート絶縁膜１８ａの膜厚は、ゲート絶縁膜１８ｂの膜厚よりも薄い。
【００５８】
下地膜１４ａの膜厚（例えば０．７ｎｍ）は、高誘電率膜１７ａ，１７ｂの膜厚（例えば１．５ｎｍ）よりも薄い。一方、下地膜１３ｂの膜厚（例えば３．０ｎｍ）は、高誘電率膜１７ａ，１７ｂの膜厚（例えば１．５ｎｍ）よりも厚い。
【００５９】
ゲート電極２１ａは、図２(a) 〜図３(a) に示すように、金属膜１９ａ及びシリコン膜２０ａを有している。ゲート電極２１ｂは、図２(b) 〜図３(b) に示すように、金属膜１９ｂ及びシリコン膜２０ｂを有している。
【００６０】
ゲート電極２１ａの平面形状は、図１(a) に示すように、例えば矩形状である。ゲート電極２１ｂの平面形状は、図１(b) に示すように、例えば矩形状の角部が丸みを帯びた形状である。言い換えれば、ゲート電極２１ｂは、平面形状が矩形状の部分と、該部分の一端と接続し平面形状が半円形状の部分とを有している。
【００６１】
ゲート電極２１ａのゲート長ｌ１（図１(a)，図２(a) 参照，例えば３０ｎｍ）は、ゲート電極２１ｂのゲート長ｌ２（図１(b)，図２(b) 参照，例えば１５０ｎｍ）よりも狭い。ゲート電極２１ａ，２１ｂのゲート長とは、ゲート電極２１ａ，２１ｂにおけるゲート長方向の幅をいう。
【００６２】
活性領域１０ａのゲート幅ｗ１（図１(a)，図３(a) 参照，例えば１５０ｎｍ）は、活性領域１０ｂのゲート幅ｗ２（図１(b)，図３(b) 参照，例えば３００ｎｍ）よりも狭い。活性領域１０ａ，１０ｂのゲート幅とは、活性領域１０ａ，１０ｂの表面におけるゲート幅方向の幅をいう。
【００６３】
ゲート電極２１ａが素子分離領域１１上に突き出す突き出し量ｄ１（図１(a)，図３(a) 参照，例えば１００ｎｍ）は、ゲート電極２１ｂが素子分離領域１１上に突き出す突き出し量ｄ２（図１(b)，図３(b) 参照，例えば２００ｎｍ）よりも少ない。突き出し量ｄ１，ｄ２は、活性領域１０ａ，１０ｂにおけるゲート幅方向の一端から、ゲート電極２１ａ，２１ｂにおけるゲート幅方向の一端（側面）までの量である。
【００６４】
内側オフセットサイドウォール２２ａの幅は、内側オフセットサイドウォール２２ｂの幅と同じである。
【００６５】
外側オフセットサイドウォール２４ａの幅は、外側オフセットサイドウォール２４ｂの幅よりも狭い、又は外側オフセットサイドウォール２４ｂの幅と同じである。
【００６６】
内側オフセットサイドウォール２２ａの幅は、外側オフセットサイドウォール２４ａの幅よりも広い。内側オフセットサイドウォール２２ｂの幅は、外側オフセットサイドウォール２４ｂの幅よりも広い。
【００６７】
ｎ型エクステンション領域２６ａの拡散深さは、ｎ型エクステンション領域２３ｂの拡散深さよりも浅い。ｎ型エクステンション領域２６ａのｎ型不純物濃度は、ｎ型エクステンション領域２３ｂのｎ型不純物濃度よりも高い。ｎ型エクステンション領域２６ａ，２３ｂの拡散深さとは、活性領域１０ａ，１０ｂの表面からｎ型エクステンション領域２６ａ，２３ｂの接合面までの深さをいう。
【００６８】
サイドウォール２９Ａ，２９Ｂは、図２(a) 〜図３(b) に示すように、断面形状がＬ字状の内側サイドウォール２７ａ，２７ｂ及び外側サイドウォール２８ａ，２８ｂを有している。サイドウォール２９Ａの幅は、サイドウォール２９Ｂの幅と同じである。
【００６９】
ｎ型ソースドレイン領域３０ａの拡散深さは、ｎ型ソースドレイン領域３０ｂの拡散深さと同じである。ｎ型ソースドレイン領域３０ａのｎ型不純物濃度は、ｎ型ソースドレイン領域３０ｂのｎ型不純物濃度と同じである。
【００７０】
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について、図４(a) 〜(b) 〜図２４(a) 〜(b) を参照しながら説明する。図４(a) 〜(b) 、図７(a) 〜(b) 、図１０(a) 〜(b) 、図１３(a) 〜(b) 、図１６(a) 〜(b) 、図１９(a) 〜(b) 及び図２２(a) 〜(b) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す平面図である。図５(a) 〜(b) 、図８(a) 〜(b) 、図１１(a) 〜(b) 、図１４(a) 〜(b) 、図１７(a) 〜(b) 、図２０(a) 〜(b) 及び図２３(a) 〜(b) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の断面図である。図６(a) 〜(b) 、図９(a) 〜(b) 、図１２(a) 〜(b) 、図１５(a) 〜(b) 、図１８(a) 〜(b) 、図２１(a) 〜(b) 及び図２４(a) 〜(b) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の断面図である。
【００７１】
まず、図４(a) 〜図６(b) に示すように、例えばＳＴＩ（Shallow Trench Isolation）法により、例えばシリコンからなる半導体基板１０の上部に、素子分離領域１１を形成する。これにより、半導体基板１０におけるＬ−ｎＭＩＳ領域に、素子分離領域１１に囲まれた活性領域１０ａが形成される。それと共に、半導体基板１０におけるＨ−ｎＭＩＳ領域に、素子分離領域１１に囲まれた活性領域１０ｂが形成される。
【００７２】
活性領域１０ａのゲート幅ｗ１は、例えば１５０ｎｍである。活性領域１０ｂのゲート幅ｗ２は、例えば３００ｎｍである。
【００７３】
その後、図４(a) 〜図６(b) に示すように、半導体基板１０におけるＬ−ｎＭＩＳ領域に、ｐ型ウェル領域１２ａを形成する。それと共に、半導体基板１０におけるＨ−ｎＭＩＳ領域に、ｐ型ウェル領域１２ｂを形成する。
【００７４】
次に、図４(a) 〜図６(b) に示すように、例えば熱酸化法により、活性領域１０ｂ上に、例えば膜厚が３．０ｎｍの酸化シリコンからなる下地膜１３を形成する。その後、例えば熱酸化法により、活性領域１０ａ上に、例えば膜厚が０．７ｎｍの酸化シリコンからなる下地膜１４を形成する。
【００７５】
次に、図４(a) 〜図６(b) に示すように、半導体基板１０上に、例えば膜厚が１．５ｎｍの高誘電率膜１５を形成する。高誘電率膜１５の材料としては、比誘電率が例えば８以上の金属酸化物、具体的には例えばＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＯ、ＨｆＯＮ、ＨｆＺｒＯ及びＨｆＺｒＯＮ等のハフニウム酸化物が挙げられる。その後、高誘電率膜１５上に、調整用金属を含む調整用金属膜１６を形成する。調整用金属は、例えばＬａである。
【００７６】
次に、図７(a) 〜図９(b) に示すように、熱処理により、高誘電率膜１５に、調整用金属膜１６に含まれる調整用金属を導入する。これにより、調整用金属を含む高誘電率膜１７を形成する。その後、例えばウェットエッチングにより、調整用金属膜１６における未反応の部分（言い換えれば、高誘電率膜１７上に残存する部分）を除去する。
【００７７】
このようにして、図７(a) 〜図９(a) に示すように、下地膜１３，１４及び高誘電率膜１７を有するゲート絶縁膜用膜１８を形成する。
【００７８】
次に、図７(a) 〜図９(b) に示すように、例えばＣＶＤ(Chemical Vapor Deposition)法により、ゲート絶縁膜用膜１８上に、例えば膜厚が１０ｎｍの窒化チタン（ＴｉＮ）又は窒化タンタル（ＴａＮ）からなる金属膜１９を形成する。その後、例えばＣＶＤ法により、金属膜１９上に、例えば膜厚が６０ｎｍのポリシリコンからなるシリコン膜２０を形成する。
【００７９】
このようにして、ゲート絶縁膜用膜１８上に、金属膜１９及びシリコン膜２０を有するゲート電極用膜２１を形成する。
【００８０】
次に、図７(a) 〜図９(b) に示すように、フォトリソグラフィ法により、ゲート電極用膜２１におけるＬ−ｎＭＩＳ領域に位置する部分上に、レジストパターンＲｅ１を形成する。それと共に、フォトリソグラフィ法により、ゲート電極用膜２１におけるＨ−ｎＭＩＳ領域に位置する部分上に、レジストパターンＲｅ２を形成する。
【００８１】
図７(a) 〜図９(a) に示すように、レジストパターンＲｅ１により、ゲート電極用膜２１における活性領域１０ａ上に位置する部分を覆う。
【００８２】
図７(a) 〜図９(a) に示すように、レジストパターンＲｅ１におけるゲート幅方向の一端を、活性領域１０ａにおけるゲート幅方向の一端から、素子分離領域１１上に突き出して形成する。突き出し量Ｄｒ１は、例えば１００ｎｍである。突き出し量Ｄｒ１は、ゲート電極が素子分離領域１１上に突き出す突き出し量（後述の図１６(a)，図１８(a)：ｄ１参照）と同じである。
【００８３】
レジストパターンＲｅ１におけるゲート幅方向の幅は、ゲート電極（後述の図１６(a) 〜図１８(a)：２１ａ参照）におけるゲート幅方向の幅と同じである。
【００８４】
図７(b) 〜図９(b) に示すように、レジストパターンＲｅ２におけるゲート幅方向の一端を、活性領域１０ｂにおけるゲート幅方向の一端から、素子分離領域１１上に突き出して形成する。突き出し量Ｄｒ２は、例えば２００ｎｍである。突き出し量Ｄｒ２は、ゲート電極が素子分離領域１１上に突き出す突き出し量（後述の図１０(b)，図１２(b)：ｄ２参照）と同じである。
【００８５】
レジストパターンＲｅ２におけるゲート長方向の幅Ｌｒ２は、例えば１５０ｎｍである。幅Ｌｒ２は、ゲート電極のゲート長（後述の図１０(b)，図１１(b)：ｌ２参照）と同じである。
【００８６】
レジストパターンＲｅ２におけるゲート幅方向の幅は、ゲート電極（後述の図１０(b) 〜図１２(b)：２１ｂ参照）におけるゲート幅方向の幅と同じである。
【００８７】
図７(b) に示すように、レジストパターンＲｅ２の平面形状は、フォトリソグラフィ法の解像の都合により、矩形状ではなく、矩形状の角部が丸みを帯びた形状になる。このため、レジストパターンＲｅ２をマスクとしてパターニングされるゲート電極の平面形状は、後述の図１０(a) に示すように、レジストパターンＲｅ２と同様に、矩形状の角部が丸みを帯びた形状になる。
【００８８】
次に、図１０(a) 〜図１２(b) に示すように、例えばドライエッチングにより、レジストパターンＲｅ１，Ｒｅ２をマスクとして、ゲート電極用膜２１及びゲート絶縁膜用膜１８を順次パターニングする。これにより、活性領域１０ａを覆うゲート絶縁膜用膜１８ｘ（第１のゲート絶縁膜用膜）及びゲート電極用膜２１ｘ（第１のゲート電極用膜）を形成する。それと共に、活性領域１０ｂ上に、ゲート絶縁膜１８ｂ（第２のゲート絶縁膜）及びゲート電極２１ｂ（第２のゲート電極）を順次形成する。ゲート絶縁膜用膜１８ｘは、下地膜１４ｘ及び高誘電率膜１７ｘを有する。ゲート電極用膜２１ｘは、金属膜１９ｘ及びシリコン膜２０ｘを有する。ゲート絶縁膜１８ｂは、下地膜１３ｂ及び高誘電率膜１７ｂを有する。ゲート電極２１ｂは、金属膜１９ｂ及びシリコン膜２０ｂを有する。
【００８９】
図１０(a) 〜図１２(a) に示すように、ゲート電極用膜２１ｘにおけるゲート幅方向の一端が、活性領域１０ａにおけるゲート幅方向の一端から、素子分離領域１１上に突き出して形成される。活性領域１０ａにおけるゲート幅方向の一端から、ゲート電極用膜２１ｘにおけるゲート幅方向の一端までの突き出し量Ｄ１は、突き出し量Ｄｒ１（図７(a)，図９(a) 参照）と同じであり、例えば１００ｎｍである。突き出し量Ｄ１は、ゲート電極が素子分離領域１１上に突き出す突き出し量（後述の図１６(a)，図１８(a)：ｄ１参照）と同じである。
【００９０】
ゲート電極用膜２１ｘにおけるゲート幅方向の幅は、ゲート電極（後述の図１６(a) 〜図１８(a)：２１ａ参照）におけるゲート幅方向の幅と同じである。
【００９１】
図１０(b) 〜図１２(b) に示すように、ゲート電極２１ｂにおけるゲート幅方向の一端が、活性領域１０ｂにおけるゲート幅方向の一端から、素子分離領域１１上に突き出して形成される。ゲート電極２１ｂが素子分離領域１１上に突き出す突き出し量ｄ２は、突き出し量Ｄｒ２（図７(b)，図９(b) 参照）と同じであり、例えば２００ｎｍである。
【００９２】
ゲート電極２１ｂのゲート長ｌ２は、幅Ｌｒ２（図７(b)，図８(b) 参照）と同じであり、例えば１５０ｎｍである。
【００９３】
その後、レジストパターンＲｅ１，Ｒｅ２を除去する。
【００９４】
次に、図１０(a) 〜図１２(b) に示すように、例えばＡＬＤ(Atomic Layer Deposition)法により、半導体基板１０上の全面に、例えば膜厚が５ｎｍの窒化シリコン（ＳｉＮ）からなる内側オフセットサイドウォール用膜を形成する。その後、内側オフセットサイドウォール用膜に対して、例えば異方性ドライエッチングを行う。これにより、ゲート電極用膜２１ｘにおけるゲート幅方向の側面上に、内側オフセットサイドウォール用膜２２ｘ（第１のオフセットサイドウォール用膜）を形成する。それと共に、ゲート電極２１ｂにおけるゲート長方向の側面及びゲート幅方向の側面上に、内側オフセットサイドウォール２２ｂ（第３のオフセットサイドウォール）を形成する。
【００９５】
内側オフセットサイドウォール用膜２２ｘ及び内側オフセットサイドウォール２２ｂの幅は、例えば５ｎｍである。
【００９６】
次に、図１０(a) 〜図１２(b) に示すように、ゲート電極用膜２１ｘ及び内側オフセットサイドウォール２２ｂをマスクとして、イオン注入により、例えば注入エネルギーが１０ｋｅＶ，注入ドーズ量が２×１０14ｃｍ-2の注入条件で、活性領域１０ｂに、例えばヒ素（Ａｓ）等のｎ型不純物を注入する。これにより、ｎ型エクステンション注入領域２３ｙを自己整合的に形成する。
【００９７】
本実施形態では、ゲート電極２１ｂにおけるゲート長方向の側面と接する内側オフセットサイドウォール２２ｂの形成後、洗浄を行わずに、ｎ型エクステンション注入領域２３ｙを形成する。このため、洗浄による削れのない内側オフセットサイドウォール２２ｂ（言い換えれば、所望の幅（例えば５ｎｍ）を有する内側オフセットサイドウォール２２ｂ）をマスクとして、ｎ型エクステンション注入領域２３ｙを形成することができる。このため、ゲート電極２１ｂの実効ゲート長が短くなることを防止することができる。
【００９８】
本実施形態では、ゲート電極用膜２１ｘにより、活性領域１０ａが覆われている。このため、Ｌ−ｎＭＩＳ領域を覆うレジストパターンの代わりに、ゲート電極用膜２１ｘをマスクにして、ｎ型エクステンション注入領域２３ｙを形成することができる。このため、ｎ型エクステンション注入領域２３ｙの形成前に、該レジストパターンを形成する必要がなく、ｎ型エクステンション注入領域２３ｙの形成後に、該レジストパターンを除去する為の洗浄を行う必要はない。
【００９９】
次に、図１３(a) 〜図１５(b) に示すように、例えば８００℃・３０秒の熱処理を行う。これにより、ｎ型エクステンション注入領域２３ｙに含まれるｎ型不純物を拡散させ、ゲート電極２１ｂとオーバーラップするｎ型エクステンション領域２３ｂ（第２のエクステンション領域）を形成する。このように、比較的低温（例えば８００℃）の熱処理により、主に、ｎ型エクステンション領域２３ｂを、ゲート電極２１ｂにオーバーラップさせる。一方、後述の図２２(a) 〜図２４(b) に示すように、該熱処理後に行う比較的高温（例えば１０００℃）の熱処理により、主に、ｎ型エクステンション領域２３ｂに含まれるｎ型不純物を活性化させる。
【０１００】
次に、図１３(a) 〜図１５(b) に示すように、フォトリソグラフィ法により、ゲート電極用膜２１ｘ及び素子分離領域１１上に、レジストパターンＲｅ３を形成する。それと共に、半導体基板１０におけるＨ−ｎＭＩＳ領域上の全面に、レジストパターンＲｅ４を形成する。
【０１０１】
図１３(a) 〜図１５(a) に示すように、レジストパターンＲｅ３におけるゲート幅方向の一端を、内側オフセットサイドウォール用膜２２ｘの側面から、素子分離領域１１上に突き出して形成する。
【０１０２】
レジストパターンＲｅ３におけるゲート長方向の幅Ｌｒ３は、例えば３０ｎｍである。幅Ｌｒ３は、ゲート電極のゲート長（後述の図１６(a)，図１７(a)：ｌ１参照）と同じである。
【０１０３】
次に、図１６(a) 〜図１８(b) に示すように、例えばドライエッチングにより、レジストパターンＲｅ３，Ｒｅ４をマスクとして、ゲート電極用膜２１ｘ、ゲート絶縁膜用膜１８ｘ及び内側オフセットサイドウォール用膜２２ｘをパターニングする。これにより、活性領域１０ａ上に、ゲート絶縁膜１８ａ（第１のゲート絶縁膜）及びゲート電極２１ａ（第１のゲート電極）を順次形成する。それと共に、ゲート電極２１ａにおけるゲート幅方向の側面上に、内側オフセットサイドウォール２２ａ（第１のオフセットサイドウォール）を形成する。ゲート絶縁膜１８ａは、下地膜１４ａ及び高誘電率膜１７ａを有する。ゲート電極２１ａは、金属膜１９ａ及びシリコン膜２０ａを有する。
【０１０４】
ゲート電極２１ａのゲート長ｌ１は、幅Ｌｒ３（図１３(a)，図１４(a) 参照）と同じであり、例えば３０ｎｍである。
【０１０５】
ゲート電極２１ａが素子分離領域１１上に突き出す突き出し量ｄ１は、突き出し量Ｄｒ１（図７(a)，図９(a) 参照）及び突き出し量Ｄ１（図１０(a)，図１２(a) 参照）と同じであり、例えば１００ｎｍである。
【０１０６】
本実施形態では、図７(a) 〜図１２(b) に示すように、ゲート電極用膜２１及びゲート絶縁膜用膜１８を順次パターニングして、ゲート絶縁膜用膜１８ｘ及びゲート電極用膜２１ｘを順次形成すると共に、ゲート絶縁膜１８ｂ及びゲート電極２１ｂを順次形成する。その後、図１３(a) 〜図１８(b) に示すように、ゲート電極用膜２１ｘ及びゲート絶縁膜用膜１８ｘを順次パターニングして、ゲート絶縁膜１８ａ及びゲート電極２１ａを順次形成する。
【０１０７】
本実施形態では、２回のパターニングにより、ゲート電極２１ａを形成するため、図１６(a) に示すように、ゲート電極２１ａの平面形状は、矩形状となる。一方、１回のパターニングにより、ゲート電極２１ｂを形成するため、図１０(b) に示すように、ゲート電極２１ｂの平面形状は、矩形状の角部が丸みを帯びた形状となる。
【０１０８】
本実施形態では、ゲート電極２１ａの平面形状を、矩形状にすることができる。このため、突き出し量ｄ１（例えば１００ｎｍ）を、突き出し量ｄ２（例えば２００ｎｍ）よりも少なくしても、ゲート電極２１ａのゲート長を、活性領域１０ａにおけるゲート幅方向の一端から他端まで、一定にすることができる。このため、ゲート電極２１ａにおけるゲート幅方向の幅を、短くすることができる。
【０１０９】
その後、レジストパターンＲｅ３，Ｒｅ４を除去する。
【０１１０】
次に、図１６(a) 〜図１８(b) に示すように、例えばＡＬＤ法により、半導体基板１０上の全面に、例えば膜厚が３ｎｍのＳｉＮからなる外側オフセットサイドウォール用膜を形成する。その後、外側オフセットサイドウォール用膜に対して、例えば異方性ドライエッチングを行う。これにより、ゲート電極２１ａにおけるゲート長方向の側面及びゲート幅方向の側面上に、内側オフセットサイドウォール２２ａを介して、外側オフセットサイドウォール２４ａ（第２のオフセットサイドウォール）を形成する。それと共に、ゲート電極２２ｂにおけるゲート長方向の側面及びゲート幅方向の側面上に、内側オフセットサイドウォール２２ｂを介して、外側オフセットサイドウォール２４ｂ（第４のオフセットサイドウォール）を形成する。
【０１１１】
オフセットサイドウォール２４ａ，２４ｂの幅は、例えば３ｎｍである。
【０１１２】
このようにして、内側オフセットサイドウォール２２ａ及び外側オフセットサイドウォール２４ａを有するオフセットサイドウォール２５Ａを形成する。それと共に、内側オフセットサイドウォール２２ｂ及び外側オフセットサイドウォール２４ｂを有するオフセットサイドウォール２５Ｂを形成する。
【０１１３】
次に、図１６(a) 〜図１８(b) に示すように、半導体基板１０上に、Ｌ−ｎＭＩＳ領域を露出する一方Ｈ−ｎＭＩＳ領域を覆うレジストパターン（図示省略）を形成する。その後、レジストパターン及び外側オフセットサイドウォール２４ａをマスクとして、イオン注入により、例えば注入エネルギーが１．５ｋｅＶ，注入ドーズ量が１×１０15ｃｍ-2の注入条件で、活性領域１０ａに、例えばＡｓ等のｎ型不純物を注入する。これにより、ｎ型エクステンション注入領域２６ｘを自己整合的に形成する。
【０１１４】
本実施形態では、ゲート電極２１ａにおけるゲート長方向の側面と接する外側オフセットサイドウォール２４ａの形成後、洗浄を行わずに、ｎ型エクステンション注入領域２６ｘを形成する。このため、洗浄による削れのない外側オフセットサイドウォール２４ａ（言い換えれば、所望の幅（例えば３ｎｍ）を有する外側オフセットサイドウォール２４ａ）をマスクとして、ｎ型エクステンション注入領域２６ｘを形成することができる。このため、ゲート電極２１ａの実効ゲート長が短くなることを防止することができる。
【０１１５】
その後、例えば洗浄温度が４０℃，洗浄時間が１０分の洗浄条件で、例えば硫酸系の薬液を用いた洗浄を行う。これにより、レジストパターンを除去する。このとき、洗浄により、外側オフセットサイドウォール２４ａ，２４ｂが削れる虞がある。
【０１１６】
本実施形態では、洗浄前の外側オフセットサイドウォール２４ａは、レジストパターンで覆われていない。一方、洗浄前の外側オフセットサイドウォール２４ｂは、レジストパターンで覆われている。
【０１１７】
このため、外側オフセットサイドウォール２４ａは、洗浄が開始されてから洗浄が終了する迄の間（比較的長い時間の間）、薬液に晒される。一方、外側オフセットサイドウォール２４ｂは、レジストパターンが除去されてから洗浄が終了する迄の間（比較的短い時間の間）、薬液に晒される。
【０１１８】
このため、外側オフセットサイドウォール２４ａ，２４ｂが、洗浄により削れ易い場合、外側オフセットサイドウォール２４ａの削れ量は、外側オフセットサイドウォール２４ｂの削れ量よりも多い。このため、洗浄後の外側オフセットサイドウォール２４ａの幅は、洗浄後の外側オフセットサイドウォール２４ｂの幅よりも狭い。
【０１１９】
一方、外側オフセットサイドウォール２４ａ，２４ｂが、洗浄により削れ難い場合、外側オフセットサイドウォール２４ａと外側オフセットサイドウォール２４ｂとで、薬液に晒される時間は異なるものの、削れ量は実質的に同じである。このため、洗浄後の外側オフセットサイドウォール２４ａの幅は、洗浄後の外側オフセットサイドウォール２４ｂの幅と同じである。
【０１２０】
なお、本実施形態では、洗浄前の外側オフセットサイドウォール２４ａ，２４ｂの幅が、例えば３ｎｍである場合を具体例に挙げて説明したが、洗浄前の外側オフセットサイドウォール２４ａ，２４ｂの幅は、以下の通りであればよい。
【０１２１】
洗浄前の外側オフセットサイドウォール２４ａ，２４ｂの幅を、広くし過ぎた場合、洗浄後に行う熱処理により、ｎ型エクステンション領域（後述の図２３(a)：２６ａ参照）を、ゲート電極２１ａにオーバーラップさせることが困難になる。よって、洗浄前の外側オフセットサイドウォール２４ａ，２４ｂの幅は、例えば５ｎｍ以下であることが好ましい。
【０１２２】
洗浄前の外側オフセットサイドウォール２４ａ，２４ｂの幅を、狭くし過ぎた場合、洗浄により、外側オフセットサイドウォール２４ａ，２４ｂが、完全に除去されて、洗浄により、金属膜１９ａ，１９ｂが溶解する虞がある。よって、洗浄前の外側オフセットサイドウォール２４ａ，２４ｂの幅は、例えば０．７ｎｍ（＝０．５ｎｍ＋０．２ｎｍ）よりも広いことが好ましい。なお、本願発明者が実測したところ、次の実測結果を得た。ＡＬＤ法により形成されたＳｉＮからなるオフセットサイドウォールに対し、洗浄温度が４０℃，洗浄時間が１０分の洗浄条件で、硫酸系の薬液を用いた洗浄を行った場合、該オフセットサイドウォールの削れ量は、例えば０．５ｎｍ±０．２ｎｍであった。
【０１２３】
次に、図１９(a) 〜図２１(b) に示すように、例えばＣＶＤ法により、半導体基板１０上の全面に、例えばＳｉＯ2からなる内側サイドウォール用膜及び例えばＳｉＮからなる外側サイドウォール用膜を順次形成する。その後、外側サイドウォール用膜及び内側サイドウォール用膜に対して、例えば異方性ドライエッチングを順次行う。これにより、ゲート電極２１ａにおけるゲート長方向の側面及びゲート幅方向の側面上に、オフセットサイドウォール２５Ａを介して、サイドウォール２９Ａを形成する。それと共に、ゲート電極２１ｂにおけるゲート長方向の側面及びゲート幅方向の側面上に、オフセットサイドウォール２５Ｂを介して、サイドウォール２９Ｂを形成する。サイドウォール２９Ａ，２９Ｂは、断面形状がＬ字状の内側サイドウォール２７ａ，２７ｂ及び外側サイドウォール２８ａ，２８ｂを有する。
【０１２４】
次に、図１９(a) 〜図２１(b) に示すように、イオン注入により、例えば注入エネルギーが１０ｋｅＶ，注入ドーズ量が５×１０15ｃｍ-2の注入条件で、活性領域１０ａ，１０ｂに、例えばＡｓ等のｎ型不純物を注入する。これにより、ｎ型ソースドレイン注入領域３０ｘ，３０ｙを自己整合的に形成する。
【０１２５】
次に、図２２(a) 〜図２４(b) に示すように、例えば１０００℃の熱処理を行う。
【０１２６】
これにより、ｎ型エクステンション注入領域２６ｘに含まれるｎ型不純物を活性化させると共に、該ｎ型不純物を拡散させて、ゲート電極２１ａとオーバーラップするｎ型エクステンション領域２６ａ（第１のエクステンション領域）を形成する。
【０１２７】
それと共に、ｎ型エクステンション領域２３ｂに含まれるｎ型不純物を活性化させる。
【０１２８】
それと共に、ｎ型ソースドレイン注入領域３０ｘ，３０ｙに含まれるｎ型不純物を活性化させて、ｎ型ソースドレイン領域３０ａ，３０ｂを形成する。
【０１２９】
ｎ型エクステンション注入領域２６ｘの注入エネルギー（例えば１．５ｋｅＶ）は、ｎ型エクステンション注入領域２３ｙの注入エネルギー（例えば１０ｋｅＶ）よりも低い。このため、ｎ型エクステンション領域２６ａの拡散深さは、ｎ型エクステンション領域２３ｂの拡散深さよりも浅い。
【０１３０】
ｎ型エクステンション注入領域２６ｘの注入ドーズ量（例えば１×１０15ｃｍ-2）は、ｎ型エクステンション注入領域２３ｙの注入ドーズ量（例えば２×１０14ｃｍ-2）よりも多い。このため、ｎ型エクステンション領域２６ａのｎ型不純物濃度は、ｎ型エクステンション領域２３ｂのｎ型不純物濃度よりも高い。
【０１３１】
前述の図１９(a) 〜図２１(b) に示すように、同一の工程で（言い換えれば、同一のイオン注入条件で）、ｎ型ソースドレイン注入領域３０ｘ，３０ｙを形成する。このため、ｎ型ソースドレイン領域３０ａの拡散深さは、ｎ型ソースドレイン領域３０ｂの拡散深さと同じである。ｎ型ソースドレイン領域３０ａのｎ型不純物濃度は、ｎ型ソースドレイン領域３０ｂのｎ型不純物濃度と同じである。
【０１３２】
次に、図２２(a) 〜図２４(b) に示すように、ゲート電極２１ａ，２１ｂ上に、シリサイド膜３１ａ，３１ｂを形成する。それと共に、ｎ型ソースドレイン領域３０ａ，３０ｂ上に、シリサイド膜３２ａ，３２ｂを形成する。
【０１３３】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【０１３４】
本実施形態によると、図１０(a) 〜図１２(b) に示すように、ゲート電極２１ｂにおけるゲート長方向の側面と接する内側オフセットサイドウォール２２ｂの形成後、洗浄を行わずに、ｎ型エクステンション注入領域２３ｙを形成する。このため、洗浄による削れのない内側オフセットサイドウォール２２ｂ（言い換えれば、所望の幅を有する内側オフセットサイドウォール２２ｂ）をマスクとして、ｎ型エクステンション注入領域２３ｙを形成することができる。このため、ゲート電極２１ｂの実効ゲート長が短くなることを防止することができる。従って、半導体装置の微細化に伴い、ゲート電極２１ｂのゲート長が短くなることがあっても、高電圧系ｎ型ＭＩＳトランジスタｎＴｒ２の閾値電圧が低下することを防止することができる。
【０１３５】
一方、図１６(a) 〜図１８(b) に示すように、ゲート電極２１ａにおけるゲート長方向の側面と接する外側オフセットサイドウォール２４ａの形成後、洗浄を行わずに、ｎ型エクステンション注入領域２６ｘを形成する。このため、洗浄による削れのない外側オフセットサイドウォール２４ａ（言い換えれば、所望の幅を有する外側オフセットサイドウォール２４ａ）をマスクとして、ｎ型エクステンション注入領域２６ｘを形成することができる。このため、ゲート電極２１ａの実効ゲート長が短くなることを防止することができる。従って、半導体装置の微細化に伴い、ゲート電極２１ａのゲート長が短くなることがあっても、低電圧系ｎ型ＭＩＳトランジスタｎＴｒ１の閾値電圧が低下することを防止することができる。
【０１３６】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置について、図２５(a) 〜(b) 、図２６(a) 〜(b) 及び図２７(a) 〜(b) を参照しながら説明する。図２５(a) 〜(b) は、本発明の第２の実施形態に係る半導体装置の構成を示す平面図である。図２６(a) 〜(b) は、本発明の第２の実施形態に係る半導体装置の構成を示すゲート長方向の断面図である。図２７(a) 〜(b) は、本発明の第２の実施形態に係る半導体装置の構成を示すゲート幅方向の断面図である。図２５(a) 〜図２７(a) に示す「Ｌ−ｐＭＩＳ領域」とは、低電圧系ｐ型ＭＩＳトランジスタが形成される領域をいう。図２５(b) 〜図２７(b) に示す「Ｈ−ｐＭＩＳ領域」とは、高電圧系ｐ型ＭＩＳトランジスタが形成される領域をいう。
【０１３７】
図２５(a) 〜図２７(a) に示すように、本実施形態に係る半導体装置は、低電圧系ｐ型ＭＩＳトランジスタｐＴｒ１（第１のＭＩＳトランジスタ）と、高電圧系ｐ型ＭＩＳトランジスタｐＴｒ２（第２のＭＩＳトランジスタ）とを備えている。低電圧系ｐ型ＭＩＳトランジスタｐＴｒ１の電源電圧は、例えば１．０Ｖである。高電圧系ｐ型ＭＩＳトランジスタｐＴｒ２の電源電圧は、例えば１．８Ｖである。
【０１３８】
低電圧系ｐ型ＭＩＳトランジスタｐＴｒ１は、図２６(a) 〜図２７(a) に示すように、活性領域１０ｃ（第１の活性領域）上に形成されたゲート絶縁膜１８ｃ（第１のゲート絶縁膜）と、ゲート絶縁膜１８ｃ上に形成されたゲート電極２１ｃ（第１のゲート電極）と、ゲート電極２１ｃにおけるゲート幅方向の側面上に形成された内側オフセットサイドウォール２２ｃ（第１のオフセットサイドウォール）と、ゲート電極２１ｃにおけるゲート長方向の側面及びゲート幅方向の側面上に内側オフセットサイドウォール２２ｃを介して形成された外側オフセットサイドウォール２４ｃ（第２のオフセットサイドウォール）と、活性領域１０ｃにおけるゲート電極２１ｃの側方下に形成されたｐ型エクステンション領域２６ｃ（第１のエクステンション領域）と、ゲート電極２１ｃにおけるゲート長方向の側面及びゲート幅方向の側面上にオフセットサイドウォール２５Ｃを介して形成されたサイドウォール２９Ｃと、活性領域１０ｃにおけるサイドウォール２９Ｃの外側方下に形成されたｐ型ソースドレイン領域３０ｃと、ゲート電極２１ｃ上に形成されたシリサイド膜３１ｃと、ｐ型ソースドレイン領域３０ｃ上に形成されたシリサイド膜３２ｃとを備えている。
【０１３９】
高電圧系ｐ型ＭＩＳトランジスタｐＴｒ２は、図２６(b) 〜図２７(b) に示すように、活性領域１０ｄ（第２の活性領域）上に形成されたゲート絶縁膜１８ｄ（第２のゲート絶縁膜）と、ゲート絶縁膜１８ｄ上に形成されたゲート電極２１ｄ（第２のゲート電極）と、ゲート電極２１ｄにおけるゲート長方向の側面及びゲート幅方向の側面上に形成された内側オフセットサイドウォール２２ｄ（第３のオフセットサイドウォール）と、ゲート電極２１ｄにおけるゲート長方向の側面及びゲート幅方向の側面上に内側オフセットサイドウォール２２ｄを介して形成された外側オフセットサイドウォール２４ｄ（第４のオフセットサイドウォール）と、活性領域１０ｄにおけるゲート電極２１ｄの側方下に形成されたｐ型エクステンション領域２３ｄ（第２のエクステンション領域）と、ゲート電極２１ｄにおけるゲート長方向の側面及びゲート幅方向の側面上にオフセットサイドウォール２５Ｄを介して形成されたサイドウォール２９Ｄと、活性領域１０ｄにおけるサイドウォール２９Ｄの外側方下に形成されたｐ型ソースドレイン領域３０ｄと、ゲート電極２１ｄ上に形成されたシリサイド膜３１ｄと、ｐ型ソースドレイン領域３０ｄ上に形成されたシリサイド膜３２ｄとを備えている。
【０１４０】
ゲート絶縁膜１８ｃは、図２６(a) 〜図２７(a) に示すように、下地膜１４ｃ、高誘電率膜１５ｃ及び調整用金属（例えばアルミニウム（Ａｌ））を含む調整用金属膜１６ｃを有している。ゲート絶縁膜１８ｄは、図２６(b) 〜図２７(b) に示すように、下地膜１３ｄ、高誘電率膜１５ｄ及び調整用金属（例えばＡｌ）を含む調整用金属膜１６ｄを有している。
【０１４１】
下地膜１４ｃの膜厚（例えば０．７ｎｍ）は、下地膜１３ｄの膜厚（例えば３．０ｎｍ）よりも薄い。高誘電率膜１５ｃの膜厚は、高誘電率膜１５ｄの膜厚と同じである。調整用金属膜１６ｃの膜厚は、調整用金属膜１６ｄの膜厚と同じである。よって、ゲート絶縁膜１８ｃの膜厚は、ゲート絶縁膜１８ｄの膜厚よりも薄い。
【０１４２】
下地膜１４ｃの膜厚（例えば０．７ｎｍ）は、高誘電率膜１５ｃ，１５ｄの膜厚（例えば１．５ｎｍ）よりも薄い。一方、下地膜１３ｄの膜厚（例えば３．０ｎｍ）は、高誘電率膜１５ｃ，１５ｄの膜厚（例えば１．５ｎｍ）よりも厚い。
【０１４３】
下地膜１４ｃの膜厚（例えば０．７ｎｍ）は、調整用金属膜１６ｃ，１６ｄの膜厚（例えば０．５ｎｍ）よりも厚い。一方、下地膜１３ｄの膜厚（例えば３．０ｎｍ）は、調整用金属膜１６ｃ，１６ｄの膜厚（例えば０．５ｎｍ）よりも厚い。
【０１４４】
なお、製造途中に行う熱処理（例えば、ｐ型ソースドレイン注入領域に含まれるｐ型不純物を活性化させる為の熱処理）時に、調整用金属膜１６ｃ，１６ｄに含まれる調整用金属が、高誘電率膜１５ｃ，１５ｄに導入される可能性がある。このため、高誘電率膜１５ｃ，１５ｄは、調整用金属を含む可能性がある。
【０１４５】
ゲート電極２１ｃは、図２６(a) 〜図２７(a) に示すように、金属膜１９ｃ及びシリコン膜２０ｃを有している。ゲート電極２１ｄは、図２６(b) 〜図２７(b) に示すように、金属膜１９ｄ及びシリコン膜２０ｄを有している。
【０１４６】
ゲート電極２１ｃの平面形状は、図２５(a) に示すように、例えば矩形状である。ゲート電極２１ｄの平面形状は、図２５(b) に示すように、例えば矩形状の角部が丸みを帯びた形状である。言い換えれば、ゲート電極２１ｄは、平面形状が矩形状の部分と、該部分の一端と接続し平面形状が半円形状の部分とを有している。
【０１４７】
ゲート電極２１ｃのゲート長ｌ３（図２５(a)，図２６(a) 参照，例えば３０ｎｍ）は、ゲート電極２１ｄのゲート長ｌ４（図２５(b)，図２６(b) 参照，例えば１５０ｎｍ）よりも狭い。ゲート電極２１ｃ，２１ｄのゲート長とは、ゲート電極２１ｃ，２１ｄにおけるゲート長方向の幅をいう。
【０１４８】
活性領域１０ｃのゲート幅ｗ３（図２５(a)，図２７(a) 参照，例えば１５０ｎｍ）は、活性領域１０ｄのゲート幅ｗ４（図２５(b)，図２７(b) 参照，例えば３００ｎｍ）よりも狭い。活性領域１０ｃ，１０ｄのゲート幅とは、活性領域１０ｃ，１０ｄの表面におけるゲート幅方向の幅をいう。
【０１４９】
ゲート電極２１ｃが素子分離領域１１上に突き出す突き出し量ｄ３（図２５(a)，図２７(a) 参照，例えば１００ｎｍ）は、ゲート電極２１ｄが素子分離領域１１上に突き出す突き出し量ｄ４（図２５(b)，図２７(b) 参照，例えば２００ｎｍ）よりも少ない。突き出し量ｄ３，ｄ４は、活性領域１０ｃ，１０ｄにおけるゲート幅方向の一端から、ゲート電極２１ｃ，２１ｄにおけるゲート幅方向の一端（側面）までの量である。
【０１５０】
内側オフセットサイドウォール２２ｃの幅は、内側オフセットサイドウォール２２ｄの幅と同じである。
【０１５１】
外側オフセットサイドウォール２４ｃの幅は、外側オフセットサイドウォール２４ｄの幅よりも狭い、又は外側オフセットサイドウォール２４ｄの幅と同じである。
【０１５２】
内側オフセットサイドウォール２２ｃの幅は、外側オフセットサイドウォール２４ｃの幅よりも広い。内側オフセットサイドウォール２２ｄの幅は、外側オフセットサイドウォール２４ｄの幅よりも広い。
【０１５３】
ｐ型エクステンション領域２６ｃの拡散深さは、ｐ型エクステンション領域２３ｄの拡散深さよりも浅い。ｐ型エクステンション領域２６ｃのｐ型不純物濃度は、ｐ型エクステンション領域２３ｄのｐ型不純物濃度よりも高い。ｐ型エクステンション領域２６ｃ，２３ｄの拡散深さとは、活性領域１０ｃ，１０ｄの表面からｐ型エクステンション領域２６ｃ，２３ｄの接合面までの深さをいう。
【０１５４】
サイドウォール２９Ｃ，２９Ｄは、図２６(a) 〜図２７(b) に示すように、断面形状がＬ字状の内側サイドウォール２７ｃ，２７ｄ及び外側サイドウォール２８ｃ，２８ｄを有している。サイドウォール２９Ｃの幅は、サイドウォール２９Ｄの幅と同じである。
【０１５５】
ｐ型ソースドレイン領域３０ｃの拡散深さは、ｐ型ソースドレイン領域３０ｄの拡散深さと同じである。ｐ型ソースドレイン領域３０ｃのｐ型不純物濃度は、ｐ型ソースドレイン領域３０ｄのｐ型不純物濃度と同じである。
【０１５６】
本実施形態に係る半導体装置は、第１の実施形態に係る半導体装置の製造方法と同様の製造方法により、製造することができる。
【０１５７】
具体的には例えば、本実施形態に係る半導体装置を、以下のようにして製造することができる。
【０１５８】
まず、図４(a) 〜図６(b) に示す工程と同様の工程を行う。但し、本実施形態では、調整用金属（例えばＬａ）を含む調整用金属膜１６の代わりに、調整用金属（例えばＡｌ）を含む調整用金属膜を形成する。
【０１５９】
次に、図７(a) 〜図９(b) に示す工程と同様の工程を行う。但し、本実施形態では、第１の実施形態と同様の熱処理（具体的には、調整用金属膜１６に含まれる調整用金属を高誘電率膜１５に導入する為の熱処理）、及び第１の実施形態と同様のエッチング（具体的には、調整用金属膜１６における未反応の部分を除去する為のウェットエッチング）を行わない。
【０１６０】
次に、図１０(a) 〜図１２(b) に示す工程と同様の工程を行う。但し、本実施形態では、ｎ型エクステンション注入領域の代わりに、ｐ型エクステンション注入領域を形成する。例えば、イオン注入により、注入エネルギーが５ｋｅＶ，注入ドーズ量が２×１０14ｃｍ-2のイオン注入条件で、活性領域１０ｄに、例えばフッ化ボロン（ＢＦ2）等のｐ型不純物を注入する。これにより、ｐ型エクステンション注入領域を形成する。
【０１６１】
次に、図１３(a) 〜図１５(b) に示す工程と同様の工程を行う。
【０１６２】
次に、図１６(a) 〜図１８(b) に示す工程と同様の工程を行う。但し、本実施形態では、ｎ型エクステンション注入領域の代わりに、ｐ型エクステンション注入領域を形成する。例えば、イオン注入により、注入エネルギーが１ｋｅＶ，注入ドーズ量が１×１０15ｃｍ-2のイオン注入条件で、活性領域１０ｃに、例えばＢＦ2等のｐ型不純物を注入する。これにより、ｐ型エクステンション注入領域を形成する。
【０１６３】
次に、図１９(a) 〜図２１(b) に示す工程と同様の工程を行う。但し、本実施形態では、ｎ型ソースドレイン注入領域の代わりに、ｐ型ソースドレイン注入領域を形成する。
【０１６４】
次に、図２２(a) 〜図２４(b) に示す工程と同様の工程を行う。
【０１６５】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【０１６６】
本実施形態によると、第１の実施形態と同様の効果を得ることができる。
【０１６７】
なお、第１の実施形態では、図２(a) 〜図３(a) に示すように、活性領域１０ａと高誘電率膜１７ａとの間に、下地膜１４ａを形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、活性領域と高誘電率膜との間に、下地膜を形成しなくてもよい。同様に、第２の実施形態では、図２６(a) 〜図２７(a) に示すように、活性領域１０ｃと高誘電率膜１５ｃとの間に、下地膜１４ｃを形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、活性領域と高誘電率膜との間に、下地膜を形成しなくてもよい。
【０１６８】
なお、第１の実施形態では、ＳｉＯ2からなる下地膜１４ａ，１３ｂを用いる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えば、酸窒化シリコン（ＳｉＯＮ）からなる下地膜を用いてもよい。
【０１６９】
なお、第１の実施形態では、調整用金属（例えばＬａ）を含む高誘電率膜１７ｂを用いる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、調整用金属を含まない高誘電率膜を用いてもよい。
【０１７０】
なお、第２の実施形態では、高誘電率膜１５ｄと金属膜１９ｄとの間に、調整用金属（例えばＡｌ）を含む調整用金属膜１６ｄを形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、高誘電率膜と金属膜との間に、調整用金属膜を形成しなくてもよい。
【０１７１】
なお、第１の実施形態では、調整用金属として、例えばＬａを用いる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。Ｌａの代わりに、例えば他のランタノイド元素又はマグネシウム（Ｍｇ）等を用いてもよい。
【０１７２】
なお、第２の実施形態では、調整用金属膜として、例えばＡｌを含む調整用金属膜（具体的には例えば、酸化アルミニウム（Ａｌ2Ｏ3）又はＡｌからなる調整用金属膜）を用いる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、酸化タンタル（ＴａＯ）からなる調整用金属膜を用いてもよい。
【０１７３】
なお、第１の実施形態では、ＡＬＤ法により、ＳｉＮからなる内側，外側オフセットサイドウォール用膜を形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。第１に例えば、ＣＶＤ法により、ＳｉＮからなる内側，外側オフセットサイドウォール用膜を形成してもよい。第２に例えば、ＡＬＤ法又はＣＶＤ法により、ＳｉＯ2からなる内側，外側オフセットサイドウォール用膜を形成してもよい。
【０１７４】
なお、第１の実施形態では、硫酸系の薬液を用いた洗浄により、ｎ型エクステンション注入領域２６ｘの形成時にマスクとして利用したレジストパターンを除去する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、アッシングにより、レジストパターンを除去した後、アンモニア系の薬液又は塩酸系の薬液を用いた洗浄により、アッシング時に生じたポリマーを除去してもよい。
【産業上の利用可能性】
【０１７５】
以上説明したように、本発明は、第１，第２のゲート電極の実効ゲート長が短くなることを防止することを防止することができ、第１，第２のゲート電極を有する第１，第２のＭＩＳトランジスタを備えた半導体装置及びその製造方法に有用である。
【符号の説明】
【０１７６】
１０    半導体基板
１０ａ    活性領域（第１の活性領域）
１０ｂ    活性領域（第２の活性領域）
１１    素子分離領域
１２ａ，１２ｂ    ｐ型ウェル領域
１３，１３ｂ    下地膜
１４，１４ｘ，１４ａ    下地膜
１５    高誘電率膜
１６    調整用金属膜
１７，１７ｘ，１７ａ，１７ｂ    高誘電率膜
１８    ゲート絶縁膜用膜
１８ｘ    ゲート絶縁膜用膜（第１のゲート絶縁膜用膜）
１８ａ    ゲート絶縁膜（第１のゲート絶縁膜）
１８ｂ    ゲート絶縁膜（第２のゲート絶縁膜）
１９，１９ｘ，１９ａ，１９ｂ    金属膜
２０，２０ｘ，２０ａ，２０ｂ    シリコン膜
２１    ゲート電極用膜
２１ｘ    ゲート電極用膜（第１のゲート電極用膜）
２１ａ    ゲート電極（第１のゲート電極）
２１ｂ    ゲート電極（第２のゲート電極）
２２ｘ    内側オフセットサイドウォール用膜（第１のオフセットサイドウォール用膜）
２２ａ    内側オフセットサイドウォール（第１のオフセットサイドウォール）
２２ｂ    内側オフセットサイドウォール（第３のオフセットサイドウォール）
２３ｙ    ｎ型エクステンション注入領域
２３ｂ    ｎ型エクステンション領域（第２のエクステンション領域）
２４ａ    外側オフセットサイドウォール（第２のオフセットサイドウォール）
２４ｂ    外側オフセットサイドウォール（第４のオフセットサイドウォール）
２５Ａ，２５Ｂ    オフセットサイドウォール
２６ｘ    ｎ型エクステンション注入領域
２６ａ    ｎ型エクステンション領域（第１のエクステンション領域）
２７ａ，２７ｂ    内側サイドウォール
２８ａ，２８ｂ    外側サイドウォール
２９Ａ，２９Ｂ    サイドウォール
３０ｘ，３０ｙ    ｎ型ソースドレイン注入領域
３０ａ，３０ｂ    ｎ型ソースドレイン領域
３１ａ，３１ｂ，３２ａ，３２ｂ    シリサイド膜
Ｒｅ１〜Ｒｅ４    レジストパターン
ｌ１，ｌ２    ゲート長
ｗ１，ｗ２    ゲート幅
ｄ１，ｄ２    突き出し量
Ｌｒ１，Ｌｒ２    幅
Ｄｒ１，Ｄｒ２，Ｄ１    突き出し量
ｎＴｒ１    低電圧系ｎ型ＭＩＳトランジスタ（第１のＭＩＳトランジスタ）
ｎＴｒ２    高電圧系ｎ型ＭＩＳトランジスタ（第２のＭＩＳトランジスタ）
１０ｃ    活性領域（第１の活性領域）
１０ｄ    活性領域（第２の活性領域）
１２ｃ，１２ｄ    ｎ型ウェル領域
１３ｄ    下地膜
１４ｃ    下地膜
１５ｃ，１５ｄ    高誘電率膜
１６ｃ，１６ｄ    調整用金属膜
１８ｃ    ゲート絶縁膜（第１のゲート絶縁膜）
１８ｄ    ゲート絶縁膜（第２のゲート絶縁膜）
１９ｃ，１９ｄ    金属膜
２０ｃ，２０ｄ    シリコン膜
２１ｃ    ゲート電極（第１のゲート電極）
２１ｄ    ゲート電極（第２のゲート電極）
２２ｃ    内側オフセットサイドウォール（第１のオフセットサイドウォール）
２２ｄ    内側オフセットサイドウォール（第３のオフセットサイドウォール）
２３ｄ    ｐ型エクステンション領域（第２のエクステンション領域）
２４ｃ    外側オフセットサイドウォール（第２のオフセットサイドウォール）
２４ｄ    外側オフセットサイドウォール（第４のオフセットサイドウォール）
２５Ｃ，２５Ｄ    オフセットサイドウォール
２６ｃ    ｐ型エクステンション領域（第１のエクステンション領域）
２７ｃ，２７ｄ    内側サイドウォール
２８ｃ，２８ｄ    外側サイドウォール
２９Ｃ，２９Ｄ    サイドウォール
３０ｃ，３０ｄ    ｐ型ソースドレイン領域
３１ｃ，３１ｄ，３２ｃ，３２ｄ    シリサイド膜
ｌ３，ｌ４  ゲート長
ｗ３，ｗ４  ゲート幅
ｄ３，ｄ４    突き出し量
ｐＴｒ１    低電圧系ｐ型ＭＩＳトランジスタ（第１のＭＩＳトランジスタ）
ｐＴｒ２    高電圧系ｐ型ＭＩＳトランジスタ（第２のＭＩＳトランジスタ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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