(57)【特許請求の範囲】
【請求項１】
メモリの消去を行う方法において、
消去電圧を用いてメモリのブロックを消去することと、
前記消去電圧の放電の間中、前記メモリのストリング選択ゲートトランジスタを保護することと、
を含み、
前記ストリング選択ゲートトランジスタを保護することは、
タブ、ソース及び前記ストリング選択ゲートトランジスタのゲートを消去電圧まで充電することと、
前記タブ及び前記ソースを中間電圧まで放電することと、
前記ストリング選択ゲートトランジスタをターンオンして、前記メモリのデータ線を放電することと、
前記タブ及び前記ソースを前記中間電圧から基準電圧まで放電することと、
を含む、方法。
【請求項２】
前記メモリの前記データ線は、各データ線と前記タブとの間のＰＮ接合のブレークダウンによって放電される、請求項１に記載の方法。
【請求項３】
前記ストリング選択ゲートトランジスタは、前記タブ及び前記ソースを前記中間電圧から前記基準電圧まで放電する間中、ターンオン状態を維持している、請求項１に記載の方法。
【請求項４】
前記タブ及び前記ソースを中間電圧まで放電することは、
前記タブ及び前記ソースを前記基準電圧に接続することと、
前記タブの電圧及び／又は前記ソースの電圧を前記中間電圧と比較することと、
前記タブの電圧及び／又は前記ソースの電圧が前記中間電圧と等しい時、前記タブ及び前記ソースを前記基準電圧から切断することと、
を更に含む、請求項１に記載の方法。
【請求項５】
前記ストリング選択ゲートトランジスタの前記ゲートは、前記タブ及び／又は前記ソースとの連結効果を介して、前記消去電圧から放電される、請求項１に記載の方法。
【請求項６】
メモリの消去を行う方法において、
消去電圧を用いてメモリのブロックを消去することと、
前記消去電圧の放電の間中、前記メモリのストリング選択ゲートトランジスタを保護することと、
を含み、
前記ストリング選択ゲートトランジスタを保護することは、前記消去電圧の部分的な放電の後、前記ストリング選択ゲートトランジスタをターンオンすること、を更に含み、
前記ストリング選択ゲートトランジスタは、前記消去電圧の前記部分的な放電の後の、前記消去電圧の更なる放電の間中、ターンオン状態で作動される、方法。
【請求項７】
前記消去電圧の部分的な放電の後、前記ストリング選択ゲートトランジスタをターンオンすることは、
前記タブ、前記ソース及び前記ストリング選択ゲートトランジスタの前記ゲートを前記消去電圧を下回るように放電することと、
前記ストリング選択ゲートトランジスタの前記ゲートを前記消去電圧まで再充電することと、
を更に含んでおり、
前記ストリング選択ゲートトランジスタの前記ゲートは、前記タブが放電される間、前記タブとの連結効果を通じて放電される、請求項６に記載の方法。
【請求項８】
メモリの消去を行う方法において、
消去電圧を用いてメモリのブロックを消去することと、
前記消去電圧の放電の間中、前記メモリのストリング選択ゲートトランジスタを保護することと、
を含み、
前記消去電圧の放電の間中、前記メモリのストリング選択ゲートトランジスタを保護することは、前記ストリング選択ゲートトランジスタの前記電圧とデータ線電圧との差が、前記ストリング選択ゲートトランジスタのブレークダウン電圧に達する前に、前記ストリング選択ゲートトランジスタをターンオンすること、を更に含み、
前記ストリング選択ゲートトランジスタは、前記メモリのタブ及びソースが中間電圧から基準電圧まで放電する間中、ターンオン状態に維持される、方法。
【請求項９】
メモリ装置において、
メモリセルのアレイと、
メモリセルの前記アレイの制御及び／又はアクセス用の制御回路と、
を備え、
前記制御回路は、
タブ及びソースを、消去電圧から、前記消去電圧よりも少なくともストリング選択ゲートトランジスタのターンオン電圧だけ低い中間電圧まで放電することと、
前記ストリング選択ゲートトランジスタのゲートを前記消去電圧まで再充電することと、
前記ストリング選択ゲートトランジスタのゲートを、タブ電圧及びソース電圧を上回る電圧に維持したまま、前記タブ及び前記ソースを前記中間電圧から基準電圧まで放電することと、
を行うように構成されている、メモリ装置。
【請求項１０】
メモリ装置において、
メモリセルのアレイと、
メモリセルの前記アレイの制御及び／又はアクセス用の制御回路と、
を備え、
前記制御回路は、
タブ及びソースを、消去電圧を下回る中間電圧まで放電することと、
ストリング選択ゲートトランジスタをターンオンすることと、
前記ストリング選択ゲートトランジスタをターンオン状態に維持したまま、前記タブ及び前記ソースを前記中間電圧から基準電圧まで放電することと、
を行うように構成されている、メモリ装置。
【請求項１１】
メモリ装置において、
メモリセルのアレイと、
メモリセルの前記アレイの制御及び／又はアクセス用の制御回路と、
を備え、
前記制御回路は、
消去されるべき前記アレイの区画の中のタブ、ソース及び複数のストリング選択ゲートトランジスタのゲートを第１の電圧まで充電することと、
前記タブ及び前記ソースを、前記ストリング選択ゲートトランジスタ用のターンオン電圧と少なくとも同じ高さの電圧だけ前記第１の電圧を下回る第２の電圧まで放電することと、
前記複数のストリング選択ゲートトランジスタをターンオンすることと、
前記タブ及び前記ソースを基準電圧に接続することと、
を行うように構成されている、メモリ装置。
【請求項１２】
前記制御回路は消去制御回路を更に備え、該消去制御回路は、前記タブ電圧及び／又は前記ソース電圧を監視することと、前記タブ電圧が前記第２の電圧に達すると、前記タブ及び前記ソースを前記複数のストリング選択ゲートトランジスタの前記ゲート及び前記基準電圧から切断することと、前記複数のストリング選択ゲートトランジスタの前記ゲートを再充電することと、前記複数のストリング選択ゲートトランジスタが浮遊することを可能にすることと、前記複数のストリング選択ゲートトランジスタの前記ゲートが再充電されると、前記タブ及び前記ソースを前記基準電圧に再接続することと、を行う、請求項１１に記載のメモリ装置。
【請求項１３】
前記複数のストリング選択ゲートトランジスタは、前記タブ及び前記ソースが前記第２の電圧から前記基準電圧まで放電される間、ターンオン状態に維持されている、請求項１１に記載のメモリ装置。
【請求項１４】
前記複数のストリング選択ゲートトランジスタの前記ゲートは、前記タブ及び前記ソースが前記第２の電圧から前記基準電圧まで放電される間、前記タブ及び前記ソース電圧を上回る電圧差に維持される、請求項１１に記載のメモリ装置。
【請求項１５】
前記メモリのデータ線は、各データ線と前記タブとの間のＰＮ接合のブレークダウンによって放電するように構成されている、請求項１１に記載のメモリ装置。
【請求項１６】
前記複数のストリング選択ゲートトランジスタは、前記複数のストリング選択ゲートトランジスタを前記第１の電圧まで再充電することでターンオンされる、請求項１１に記載のメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概略的には、メモリ装置に関し、厳密には、本開示は、メモリ装置及びメモリを消去する方法に関する。
【背景技術】
【０００２】
メモリ装置は、一般的には、コンピュータの内部記憶領域として提供される。メモリという用語は、集積回路チップの形態で供給されるデータ記憶装置を特定するものである。現代電子工学で使用されるメモリには、幾つかの異なる種類があり、１つの一般的な種類は、ＲＡＭ（ランダムアクセスメモリ）である。ＲＡＭは、コンピュータ環境では主記憶装置として使われる特徴がある。大部分のＲＡＭは、揮発性であり、これは、その中のコンテンツを維持するために定常的な電気の流れを必要とすることを意味している。電力がオフ状態になると、直ちにＲＡＭの中にある如何なるデータも失われる。
【０００３】
コンピュータは、ほとんどの場合、コンピュータを起動するための命令を保持する少量の読み出し専用メモリ（ＲＯＭ）を含有している。電力が除去された時にメモリセルのデータコンテンツを失わないメモリ装置は、一般的には、不揮発性メモリとして呼ばれる。ＥＥＰＲＯＭ（電気的消去可能読み出し専用メモリ）は、特殊な種類の不揮発性ＲＯＭであり、電荷に曝すことで消去することができる。ＥＥＰＲＯＭは、例えば、浮遊ゲート又は電荷捕獲等の電荷蓄積ノードを有する多数のメモリセルを備えている。データは、電荷蓄積ノード上の電荷の形態で浮遊ゲート電界効果トランジスタ（ＦＥＴ）メモリセルの中に記憶される。１つの種類の電荷蓄積ノードは、浮遊ゲートであり、チャネル領域上に配置されたドープポリシリコンで一般的には作られており、誘電材料、一般的には酸化物によって他のセル素子から電気的に絶縁されている。電荷は、それぞれ装置の閾値電圧を改変する、特殊なプログラミング及び消去作業によって浮遊ゲート又は捕獲層へ移送又はそこから除去される。
【０００４】
更に別の種類の不揮発性メモリとして、フラッシュメモリがある。標準的なフラッシュメモリは、多数の電荷蓄積ノードベースのメモリセルを含むメモリアレイを備えている。セルは、通常、「消去ブロック」と呼ばれる区分に分類される。消去ブロックの中のそれぞれのセルは、電荷をその個別の電荷蓄積ノードへトンネリングすることで電気的にプログラム化することが可能である。しかしながら、プログラミング作業とは異なり、フラッシュメモリでの消去作業は、一般的には、バルク消去作業でメモリセルを消去しており、ここでは、選択された消去ブロック内の全てのメモリセルが一回の作業で消去される。最近の不揮発性メモリ装置では、複数の閾値レベル又はメモリセルＦＥＴのそれぞれのソース／ドレイン付近の電荷にデータの保存を捕獲している非導電電荷捕獲層を利用することで、複数のビットが１つのセルの中に記憶されるようになったことが注目に値する。
【０００５】
ＥＥＰＲＯＭ又はフラッシュのＮＡＮＤアーキテクチャアレイは、従来式のＮＯＲアレイが行っているように、不揮発性メモリセルのアレイを行と列のマトリクスに配列しているので、アレイのそれぞれの不揮発性メモリセルのゲートは、行によってワード線（ＷＬ）と連結されている。しかしながら、ＮＯＲとは異なり、それぞれのメモリセルは、ソース線及び列ビット線と直接的に連結されていない。代わりに、アレイのメモリセルは、一般的には、８、１６、３２、又はそれぞれより多く、のストリングにまとめて配列されていて、ストリングのメモリセルは、共通ソース線と列ビット線との間に、ソースとドレインとが互いに直列に連結されている。ＡＮＤアレイ、ＯＲアレイ及び仮想接地アレイを含むが、これらには限定されない他の不揮発性メモリ線アーキテクチャが存在していることが注目に値する。
【０００６】
現代のＮＡＮＤフラッシュメモリでは、ＮＡＮＤアレイ密度は、上昇し続けている。アレイピッチパターンは、新世代の製作工程が進歩する毎に益々小さくなっている。ますます高くなるアレイ密度に因って、アレイ関連領域は、大量のダイ空間を消費するようになっており、薄く小さいオンラインパッケージ（ＴＳＯＰ）メモリハウジングの様なダイパッケージよりも潜在的に大きくなる可能性を有している。
【０００７】
処理技術が進歩してきた結果、非常に密に詰まった（一般的にはビット線と呼ばれるデータ線等の）データ線からデータ線までのピッチが原因で、アレイ関連領域の欠陥率は、上昇する可能性が高い。例えば、高い密度のアレイにおけるビット線復号は、一般的には、高い欠陥率を有している。
【０００８】
ＮＡＮＤフラッシュのより新しい形態は、偶数ページ及び奇数ページ等の、ビット線群を復号する目的で、ビット線復号用の高電圧トランジスタをより低い電圧のトランジスタと置き換えることによってこれらの問題を補っている。当該より低い電圧のトランジスタは、しばしば低電圧トランジスタ（例えば、ＮＭＯＳ又はＰＭＯＳタイプ）と呼ばれ、より大型の高電力トランジスタと比べて、物理的な大きさにおいてより小さく且つより低電圧で作動する。ビット線は、消去動作の間、標準的には２０ボルト付近まで充電される。当該消去動作では、低電圧トランジスタは、一般的には選択ゲートｎ型金属酸化膜半導体であり、ブレークダウンしないように、同じく、より高い電圧まで充電される。当該低電圧トランジスタのブレークダウンは、ビット線上に高い電圧を捕獲する可能性がある。
【０００９】
先に述べた理由から、また、本明細書を読んで理解されれば当業者には自明のところの、下文で述べる他の理由から、当技術においては、低電圧トランジスタがブレークダウンすること無くメモリブロックを消去することの必要性が存在する。
【図面の簡単な説明】
【００１０】
【図１】本開示の実施形態による部分的なメモリ構造の略図である。
【図２】本開示の別の実施形態によるメモリの部分的な回路図である。
【図３】本開示の別の実施形態による方法の流れ図である。
【図４】本開示の別の実施形態による方法のタイミング図である。
【図５】本開示の実施形態によるシステムの機能ブロック図である。
【図６】本開示の別の実施形態による消去制御回路の機能ブロック図である。
【発明を実施するための形態】
【００１１】
以下の実施形態についての詳細な説明では、本明細書の一部を成している添付図面を参照してゆく。図面では、類似の番号は、幾つもの図面を通して実質的に類似の構成要素を表している。これらの実施形態は、当業者が本発明を実施することができるように十分に詳細な説明してゆく。他の実施形態を利用してもよく、本発明の範囲を逸脱すること無く構造的、論理的及び電気的な変更を行うことができる。
【００１２】
従って、以下の詳細説明は、制限的な意味を持つと考えられるべきものではなく、本開示の範囲は、添付の特許請求の範囲、並びに当該特許請求の範囲に権利が付与される等価物の全ての範囲によってのみ画定されるものである。
【００１３】
ＮＡＮＤアレイ１００の一部を図１で示している。１つの実施形態では、ＮＡＮＤアレイ１００は、基板１０１等の半導体材料の中に形成されるタブ（例えば、ウェル）１０２を備えている。ソース線１０４は、示されるように、ソース接続部を通じてタブに接続されている。ソース側選択ゲート１０５及びドレイン側選択ゲート１０７は、メモリの中のＮＡＮＤストリングへのアクセスを制御している。１つの実施形態では、ストリング選択ゲートトランジスタ１０６及び１０８は、低電圧ＮＭＯＳトランジスタ（例えば、トランジスタ１０５及び１０７と同じ型の構造の低電圧トランジスタ）であり、メモリ１００の消去動作を制御するために使用されている。データ線１１０（一般的にビット線と呼ばれる）は、アレイ１００のメモリセル１１２に記憶された情報を感知するのに及び情報をアレイ１１２へ向けるようにプログラムするのに使用される。セル１１２は、論理行及び論理列に配列される。
【００１４】
アレイ１００の一部を、図２の回路図形態で見ることができる。セル１１２は、偶数ストリング２０２及び奇数ストリング２０４等のＮＡＮＤストリングに配列されており、それぞれ、信号ＡＷＭＵＸ＿ＥＶＥＮ及びＡＷＭＵＸ＿ＯＤＤを使用して、偶数ストリング２０２は、偶数ストリング選択ゲートトランジスタ１０６をオンにすることでアクセスされ、奇数ストリング２０４は、奇数ストリング選択ゲートトランジスタ１０８をオンにすることでアクセスされる。ソース側選択ゲートトランジスタ１０５及びドレイン側選択ゲートトランジスタ１０７は、それぞれ、信号ＳＧＳ及びＳＧＤによって制御される。
【００１５】
ＮＡＮＤメモリでは、メモリセルのブロックは、一般的には、電荷蓄積ノードから電荷を除去するために、ブロックの中のあらゆるワード線を接地すること、及びメモリセルがその上に形成されている半導体材料（例えば、半導体材料の中のタブ）に、ひいてはメモリセルのチャネルに消去電圧をかけること、によって消去される。より具体的には、電荷は、通常、電荷蓄積ノードからチャネルへ電子のファウラー‐ノルトハイムトンネルを通じて除去される。
【００１６】
低電圧ストリング選択ゲートトランジスタを使用するＮＡＮＤメモリ用の標準的な消去動作は、ストリング選択ゲートトランジスタのタブ、ソース及びゲートを消去電圧まで充電する。ビット線は、タブを通じてＰＮ接合上のフォワードバイアス（順バイアス）によって充電される。消去動作のうちの消去部分（消去区間）が完了すると、一般的には、タブ及びソースは、基準電圧Ｖｓｓ(例えば、基板電圧、例えば接地)まで放電される。ストリング選択ゲートトランジスタのゲートは、タブによって下げられてＶＳＳと連結される。ビット線は、ＰＮ接合のブレークダウンを通じて放電される。標準的なビット線放電では、ＰＮ接合は、約８ボルトでブレークダウンし、この電圧は、ブレークダウンせずにその様な高電圧ストレスに一般的には耐えることができない低電圧ストリング選択ゲートトランジスタにストレスを加える可能性があり、その信頼性を低下させる。ＰＮ接合ブレークダウン電圧のように高い電圧は、長期に亘ってビット線上に捕獲される可能性があり、低電圧ストリング選択ゲートトランジスタの更なる信頼性の欠如につながる。
【００１７】
動作における、特に、本開示の実施形態による消去動作を、図３において流れ図形式で示している。ブロック３０２では、消去されるべきブロックのタブ及びソース線を消去電圧（或る実施形態では、約２０ボルト）まで充電する。更に、ストリング選択ゲートトランジスタのゲートも消去電圧まで充電される。１つの実施形態では、タブ電圧を通じてＰＮゲートをフォワードバイアス（順バイアス）することでビット線を消去電圧まで充電する。消去電圧は、消去されるべきブロックの中のメモリセルを消去する。消去部分（消去区間）が完了すると、消去動作は、続いて、ブロック３０４において、タブ及びソース線、更に、ストリング選択ゲートトランジスタのゲートを放電する。この放電は、消去電圧より低い中間電圧（或る実施形態では、約１６ボルトで、少なくともストリング選択ゲートトランジスタのターンオン電圧だけ消去電圧より低い）まで行われる。ブロック３０６では、タブ電圧及び／又はソース線の放電のレベルに関する判定が行われる。例えば、タブ電圧が中間電圧に達していない場合、ブロック３０７で、放電が続けられ、タブ電圧は、ブロック３０６で監視される。タブ電圧が中間電圧に達すると、ブロック３０８で、放電は、ソース線及び／又はタブを浮遊させる等を行うことで中断される。ブロック３１０では、ストリング選択ゲートトランジスタのゲートは、タブ及びソース線から切断され、ブロック３１２では、それらのゲートは、再び消去電圧まで充電される。この動作は、ストリング選択ゲートトランジスタをオンにする。
【００１８】
ストリング選択ゲートトランジスタがオンになると、ビット線１１０は、タブ／ソース電圧まで放電され、ブロック３１４では、タブ及びソース線を基準電圧、例えば、ＶＳＳ（例えば、接地）に接続する等を行うことで、タブ及びソース線の放電が再開される。ストリング選択ゲートトランジスタのゲートは、浮遊状態のままになっており、タブ及びソース線と連結する効果によって放電される。ビット線１１０は、ビット線とタブとの間のＰＮ接合のブレークダウンを通じて放電される。ストリング選択ゲートトランジスタは、消去電圧と中間電圧（或る実施形態では、約４ボルト）との差の近似値以上の電圧のままなので、消去動作のうちの放電部分（放電区間）を通じてオンのままである。このようにして、ビット線上には高電圧が残っていないので、ストリング選択ゲートトランジスタは、ブレークダウンから保護されている。
【００１９】
１つの実施形態では、タブ及び／又はソース電圧は、コンパレータで中間電圧と比較される。タブ及び／又はソース電圧が中間電圧に達すると、コンパレータ信号が変化し、放電を中断する。中間電圧でタブ及び／又はソースの放電を中断するための方法及び回路は、数多く存在しており、当業者であれば発案することができる、そのような数多くの方法及び回路は、使用するのに適している可能性があり、それらは、本開示の様々な実施形態の範囲の中に含まれるものと理解されたい。
【００２０】
消去動作用のタイミング図を図４で示しており、図１及び図２の図に対応する番号が付されている。タブ／ソース１０２／１０４、ストリング選択ゲートトランジスタのゲート１０６／１０８、ビット線１１０及びソース及びドレイン選択ゲート１０５、１０７のそれぞれのための電圧が、図４の消去動作を通じて示されている。時間ｔ０、消去動作の開始時、タブ１０２及びソース１０４並びにビット線１１０は、基準電圧（ＶＳＳ）である。低電圧ストリング選択ゲートトランジスタ１０６及び１０８のゲートは、供給電圧（ＶＣＣ）である。時間ｔ１に、トランジスタ１０６及び１０８のゲートをＶＳＳまで放電する。時間ｔ２に、トランジスタ１０６及び１０８を、タブ／ソース１０２／１０４に接続し、タブ／ソース１０２／１０４を消去電圧まで充電し、それによって、トランジスタ１０６及び１０８を、より高い電圧である消去電圧に連結させる。タブ／ソース１０２／１０４、ソース及びドレイン選択ゲート１０５、１０７のゲート及びストリング選択ゲートトランジスタ１０６と１０８のゲートのそれぞれは、消去電圧まで充電される。ビット線は、ビット線１１０及びタブ１０２との間のＰＮ接合のフォワードバイアス（順バイアス）を通じて上げられ、消去電圧と連結される。
【００２１】
時間ｔ３に、タブ／ソース１０２／１０４は、消去電圧から切断され、ＶＳＳに接続される。タブ／ソース１０２／１０４、ドレイン及びソース選択ゲート１０５、１０７のゲート及びトランジスタ１０６、１０８のゲートは、ＶＳＳに向けて放電を開始する。時間ｔ４に、タブ／ソース１０２／１０４の電圧、ドレイン及びソース選択ゲート１０５、１０７のゲート及びトランジスタ１０６、１０８のゲートは、中間電圧に達し、ソース／タブ１０２／１０４は、ＶＳＳから切断される。トランジスタ１０６及び１０８のゲートは、タブ／ソース１０２／１０４から切断され、消去電圧まで再充電される。それらは、時間ｔ５までに消去電圧まで充電して戻され、トランジスタ１０６及び１０８がオンになると、時間ｔ６までにビット線１１０を中間電圧まで放電する。
【００２２】
時間ｔ６に、トランジスタ１０６及び１０８はオン状態で、それらのトランジスタは、消去電圧から切断され、浮遊することが可能になる。更に、タブ／ソース１０２／１０４は、ＶＳＳに接続され、ビット線１１０、ソース及びドレイン選択ゲート１０５、１０７のゲート、及びタブ／ソース１０２／１０４は、中間電圧からＶＳＳまで放電を開始する。トランジスタ１０６及び１０８のゲートは、タブ／ソース１０２／１０４に連結することで、同じ速度で放電を開始する。トランジスタ１０６及び１０８は、それらとタブ／ソース１０２／１０４との間の電圧差を保っている。時間ｔ７に、タブ／ソース１０２／１０４、ドレイン及びソース選択ゲート１０５、１０７のゲート、及びビット線１１０は、ＶＳＳまで放電され、トランジスタ１０６及び１０８のゲートは、消去電圧と中間電圧（或る実施形態では、約４ボルト）との差に連結されたままで放電される。
【００２３】
中間電圧と消去電圧との間の差は、或る実施形態では、トランジスタ１０６及び１０８が消去動作のうちの放電部分（放電区間）全体の間その状態を確実に保つように選ばれ、その結果、高電圧ストレスに起因するブレークダウンを回避している。ビット線１１０は、トランジスタ１０６及び１０８がブレークダウンすること無く適正にＶＳＳまで放電される。時間ｔ８に、カップリングダウンが完了すると、トランジスタ１０６及び１０６は、ＶＣＣまで充電される。この実施形態では、選択ゲートは、消去動作のうちの、ＶＳＳまでの放電部分（放電区間）の間、オン状態を保ち、オン状態を保つことでブレークダウンから保護される。更に、ブレークダウンが無く、ストリング選択ゲートトランジスタ１０６及び１０８がオン状態を保つので、ビット線１１０上に電圧が捕獲されることはなく、ビット線１１０は適正に且つ完全に放電される。
【００２４】
図５は、不揮発性メモリ装置５００を含むメモリシステム５２０の機能ブロック図を図示している。メモリ装置５００は、本プログラミング実施形態を理解するのに役立つメモリの特徴に焦点を合わせて簡素化されている。メモリ装置５００は、外部制御要素５１０と連結されている。制御要素５１０は、マイクロプロセッサ又は他の何らかの種類の制御回路構成であってもよい。
【００２５】
メモリ装置５００は、先に検討した、図１で図示されたもののような、不揮発性メモリセルのアレイ５３０を含んでいる。メモリアレイ５３０は、ワード線行等のアクセス線と、ビット線列等のデータ線がバンクになって配列されている。１つの実施形態では、メモリアレイ５３０の列は、一連のメモリセルのストリングから成っている。当技術分野で公知のように、ビット線へのセルの接続によって、アレイがＮＡＮＤアーキテクチャ、ＡＮＤアーキテクチャ又はＮＯＲアーキテクチャかどうかが判定される。
【００２６】
アドレスバッファ回路構成５４０は、Ｉ／Ｏ回路構成５６０を通じて提供されるアドレス信号をラッチするために提供される。アドレス信号は、メモリアレイ５３０にアクセスするために、行復号器５４４及び列復号器５４６によって受信されて復号される。本説明の恩恵によって当業者には自明となるように、アドレス入力接続の数は、メモリアレイ５３０の密度及びアーキテクチャによって決まる。即ち、アドレスの数は、メモリセルの総数の増加及びバンクとブロックの総数の増加の両方に合わせて増加する。
【００２７】
メモリ装置５００は、センス増幅器／データキャッシュ回路構成５５０を使用してメモリアレイ列の電圧又は電流変化を感知することで、メモリアレイ５３０の中のデータを読み出す。１つの実施形態では、センス増幅器／データキャッシュ回路構成５５０は、メモリアレイ５３０から一行のデータを読み出し、ラッチするために連結されている。データ入力及び出力バッファ回路構成５６０は、制御要素５１０との複数のデータ接続５６２上の双方向データ通信並びにアドレス通信のために含まれている。書き込み回路構成５５５は、データをメモリアレイに書き込むために提供されている。
【００２８】
メモリ制御回路構成５７０は、アドレス回路構成を提供しており、プロセッサ５１０から制御接続５７２上に提供される信号を復号するための回路構成である。これらの信号は、メモリアレイ５３０上の動作を制御するために使用され、データ読み出し、データ書き込み（プログラム）及び消去動作が含まれる。メモリ制御回路構成５７０は、状態機械、シーケンサー又はメモリ制御信号を生成する何らかの他の種類の制御要素であってもよい。１つの実施形態では、メモリ制御回路構成５７０は、先に検討したプログラム実施形態のビット線充電を制御するように構成されている。
【００２９】
１つの実施形態では、メモリ制御回路構成５７０は、更に、システム５２０の消去動作を制御する消去制御回路５７１（図６でより詳細に図示）を含んでいる。消去制御回路は、本明細書に記載される消去動作を実行するように構成されており、消去動作には、奇数及び偶数ページ動作のために及び少なくとも図３及び図４に関して本明細書に記載される様々な方法の１つ又はそれ以上による消去動作の制御に対して、ストリング選択ゲートトランジスタ１０６及び１０８を制御する選択復号回路構成５４８に印加される電圧等の、適正な電圧をアレイ及びその構成要素へ付与することが含まれる。
【００３０】
多くの回路は、当該制御を実行するのに適しており、その様な回路の選択及び構成は、本開示の範囲の中に含まれるものと理解されたい。
【００３１】
図６のブロック図に示される、１つの例示的な実施形態では、回路５７１等の消去制御回路は、チャージポンプ６０２を含んでおり、チャージポンプは、消去電圧まで昇圧することができ、ストリング選択制御６０４、タブ制御６０６及びソース制御６０８に選択的に接続される。タブ制御６０６及びソース制御６０８も、それぞれ、同様に、同じ放電を可能にするように選択的にＶＳＳに接続される。タブ及び／又はソースに選択的に接続されることに加えて、ストリング選択制御は、ＶＣＣまでの充電とＶＳＳまでの放電を可能にするためにＶＣＣ及びＶＳＳへ選択的に接続される。消去検出器６１０は、タブ及び／又はソースの放電が先に検討したように中間電圧に達した時を判定する。ストリング選択ゲート制御６１２は、ストリング選択ゲートのゲートへのタブ及び／又はソースの接続を制御している。この回路構成の設計及び実施は、当業者の技術であれば十分に可能な範囲であり、その動作は、本明細書に記載される様々な方法に関して詳述されているので、よって、これ以上論考されないものと理解されたい。
（結論）
【００３２】
消去方法と、これらの消去方法を使用するメモリを示してきたが、これらは、低電圧トランジスタのブレークダウン及びビット線上での電圧の捕獲を防止するよう、メモリ消去後の放電の間、低電圧トランジスタをオン状態に維持することを含んでいる。
【００３３】
本明細書では、特定の実施形態を図示して説明を行ってきたが、当業者であれば理解頂けるように、提示した特定の実施形態の代わりに、同じ目的を達成すると予測されるどの様な配置を使用してもよい。本出願は、本発明のどの様な改作又は変形であっても対象範囲に含むものと意図される。従って、本発明は、特許請求の範囲及びその等価物によってのみ限定されるものと明白に意図されるものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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