(57)【特許請求の範囲】
【請求項１】
内部回路と、
前記内部回路へ電流を供給する複数の並列な経路にそれぞれ設けられ、第１の電源スイッチ及び第２の電源スイッチを含む複数の電源スイッチと、
前記内部回路に印加される電圧が所定の電圧より低いか否かを検出する電源電圧監視回路と、
第１のモードでは前記内部回路にクロック供給すると共に前記第１の電源スイッチを導通状態に保ち、第２のモードでは前記内部回路へのクロック供給を停止すると共に前記第１及び第２の電源スイッチを双方共に遮断状態に保ち、第３のモードでは前記内部回路へのクロック供給を停止すると共に前記第１の電源スイッチを遮断状態に保ちながら前記第２の電源スイッチを前記電源電圧監視回路の検出結果に応じて間欠的に導通状態にする制御回路と
を含み、前記制御回路は、前記第３のモードにおいて、クロック信号の立ち下がりエッジに同期して前記第２の電源スイッチを遮断状態から導通状態に変化させることを特徴とする半導体装置。
【請求項２】
前記第３のモードにおける前記第２の電源スイッチの間欠的な導通状態により、前記内部回路に印加される電圧は、前記内部回路でのデータ保持が可能な電圧以上に保持されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記複数の電源スイッチは第３の電源スイッチを含み、前記制御回路は、前記第１のモードでは前記第３の電源スイッチを遮断状態に保ち、前記第２のモードでは前記第３の電源スイッチを遮断状態に保ち、前記第３のモードでは前記第３の電源スイッチを導通状態に保つことを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記第１及び第２の電源スイッチはＰＭＯＳトランジスタであり、前記第３の電源スイッチはＮＭＯＳトランジスタであることを特徴とする請求項３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本願開示は、一般に半導体装置に関し、詳しくは電源制御機能を備えた半導体装置に関する。
【背景技術】
【０００２】
携帯機器において使用されるＬＳＩ（大規模集積回路）には、高い性能と共に低消費電力化が要求される。このため、電源切断機能を備えたＬＳＩを採用する場合が多くなっている。電源切断機能を備えたＬＳＩでは、内部の複数の回路ブロックのうち不使用状態の回路ブロックの電源を切断することにより、その回路ブロックでのリーク電流の消費を無くして消費電力を削減する。
【０００３】
電源切断機能により回路ブロックの電源を切断する場合、また切断状態から電源供給を開始する場合、急激な電流の変化により電源配線に電源ノイズが発生する可能性がある。この電源ノイズは、電源配線上を伝搬してＬＳＩの各部に悪影響を及ぼす。一般的に、回路ブロックへの電源供給経路に設けられ電源供給及び遮断のための電源スイッチとして機能するトランジスタのサイズ（ゲート幅）が小さければ、このトランジスタをオン及びオフしても、電源ノイズを許容可能範囲内に収めることができる。しかしこの場合、回路ブロックの消費電流に相当する量の電流を供給できずに、回路ブロックを安定して動作させることができない可能性がある。逆に、回路ブロックの消費電流を賄うに十分なサイズのトランジスタを用いると、電源ノイズが許容可能な範囲を超えてしまう。
【０００４】
そこで例えば、電源スイッチを多数の電源スイッチに分割しておき、タイミングをずらしながら各電源スイッチを順次オン又はオフさせていく構成等が採用される。このような構成では、通常動作モードから電源オフモードに移行するために数十マイクロ秒程度の時間をかけ、また電源オフモードから通常動作モードに復帰するために更に数十マイクロ秒程度の時間をかけることになる。また更に、電源オフモードに移行する際には回路ブロック内のレジスタデータを退避させ、通常動作モードに復帰する際にはレジスタデータを復元させる作業を実行するため、データ退避及び復元のための時間が更に掛かってしまう。従って、当該回路ブロックが最低でも数１００マイクロ秒程度の間は動作しない場合のみ、電源オフモードに移行して消費電力を削減することが可能となる。回路ブロックの動作停止期間が１００マイクロ秒程度以下の場合には、電源オフモードに移行することができず、消費電力を削減することができない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−１１４７４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以上を鑑みると、短時間での動作モードの移行及び復帰を可能とすることにより、回路ブロックが短い期間動作停止する場合であっても消費電力を削減可能とした半導体装置が望まれる。
【課題を解決するための手段】
【０００７】
半導体装置は、内部回路と、前記内部回路へ電流を供給する複数の並列な経路にそれぞれ設けられ、第１の電源スイッチ及び第２の電源スイッチを含む複数の電源スイッチと、前記内部回路に印加される電圧が所定の電圧より低いか否かを検出する電源電圧監視回路と、第１のモードでは前記内部回路にクロック供給すると共に前記第１の電源スイッチを導通状態に保ち、第２のモードでは前記内部回路へのクロック供給を停止すると共に前記第１及び第２の電源スイッチを双方共に遮断状態に保ち、第３のモードでは前記内部回路へのクロック供給を停止すると共に前記第１の電源スイッチを遮断状態に保ちながら前記第２の電源スイッチを前記電源電圧監視回路の検出結果に応じて間欠的に導通状態にする制御回路とを含み、前記制御回路は、前記第３のモードにおいて、クロック信号の立ち下がりエッジに同期して前記第２の電源スイッチを遮断状態から導通状態に変化させることを特徴とする。
【発明の効果】
【０００８】
本願開示の少なくとも１つの実施例によれば、第３のモードにおいて、内部回路の動作を停止すると共に通常動作時電源供給用の第１の電源スイッチを遮断状態に保ちながら第２の電源スイッチを電源電圧監視回路の検出結果に応じて間欠的に導通状態にする。これにより、内部回路への印加電圧を電源電圧より低い電圧に低下させながらも、所定の電圧以上に維持することが可能となる。この所定の電圧として内部回路でのデータ保持が可能な下限電圧を設定することにより、消費電力削減しながらも内部回路でのデータ保持が可能となる。モード遷移に伴う電圧変化が小さいためにモード遷移を短時間で行なうことが可能であり、またデータを保持したままなのでデータ退避及び復元作業が不要となる。従って、短時間での動作モードの移行及び復帰が可能となり、回路ブロックが短い期間動作停止する場合であっても消費電力を削減可能となる。
【図面の簡単な説明】
【０００９】
【図１】回路ブロックへの電源供給及び電源遮断を制御する構成を有する半導体装置の一例を示す図である。
【図２】半導体装置の動作の一例を示す図である。
【図３】半導体装置が通常動作モードからデータ保持モードに移行する手順を示すフローチャートである。
【図４】半導体装置がデータ保持モードから通常動作モードに復帰する手順を示すフローチャートである。
【図５】半導体装置の動作の別の一例を示す図である。
【図６】半導体装置が通常動作モードから電源オフモードに移行する手順を示すフローチャートである。
【図７】半導体装置が電源オフモードから通常動作モードに復帰する手順を示すフローチャートである。
【発明を実施するための形態】
【００１０】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１１】
図１は、回路ブロックへの電源供給及び電源遮断を制御する構成を有する半導体装置の一例を示す図である。半導体装置１０は、回路ブロック１１、ＣＰＵ１２、電源制御回路１３、電源電圧監視回路＆クロック制御回路１４、電源配線１５、及び電源スイッチＰＷＳＡ、ＰＷＳＢ、ＰＷＳＣ、ＰＷＳＤを含む。図１には、回路ブロック１１及び電源スイッチＰＷＳＡ乃至ＰＷＳＤからなる電源制御ブロック１６が１つだけ示されるが、同様の構成を有する複数の電源制御ブロック１６が半導体装置１０に設けられていてよい。
【００１２】
複数の電源スイッチＰＷＳＡ乃至ＰＷＳＤは、電源配線１５から回路ブロック１１へ電流を供給する複数の並列な経路にそれぞれ設けられる。電源制御回路１３は、ＣＰＵ１２からの電源スイッチ制御信号による指示に基づいて、複数の電源スイッチＰＷＳＡ乃至ＰＷＳＤの遮断及び導通を制御する。具体的には、電源制御回路１３は、電源スイッチＰＷＳＡ乃至ＰＷＳＤのゲートに印加する電圧を制御することにより、各電源スイッチの遮断及び導通をそれぞれ別個に制御する。なお電源スイッチＰＷＳＡ、ＰＷＳＣ、ＰＷＳＤはＰＭＯＳトランジスタであり、電源スイッチＰＷＳＢはＮＭＯＳトランジスタであってよい。
【００１３】
電源電圧監視回路＆クロック制御回路１４は、回路ブロック１１にクロック信号ＣＬＫを供給すると共に、回路ブロック１１に印加される電圧が所定の電圧より低いか否かを検出する。具体的には、電源電圧監視回路＆クロック制御回路１４は、ＣＰＵ１２からのクロック制御信号による指示に応じて、回路ブロック１１へのクロック信号ＣＬＫの供給及び停止を制御する。また電源電圧監視回路＆クロック制御回路１４は、電源スイッチＰＷＳＡ乃至ＰＷＳＤを介して回路ブロック１１に印加される電圧が所定の電圧より低いか否かを検出し、その検出結果を電圧情報としてＣＰＵ１２に供給する。
【００１４】
回路ブロック１１の動作モードには、通常動作モードと、電源オフモードと、データ保持モードとがある。通常動作モードでは、回路ブロック１１にクロック信号及び電源電圧が供給され、回路ブロック１１が通常の回路動作を実行する。電源オフモードでは、回路ブロック１１へのクロック供給及び電源供給が停止され、回路ブロック１１の動作が比較的長期間にわたり停止する。データ保持モードでは、回路ブロック１１へのクロック供給を停止すると共に、データ保持が可能な範囲で回路ブロック１１への電源電圧を低下させ、回路ブロック１１の動作が比較的短期間の間停止する。これら各モードの切り替えは、ＣＰＵ１２により制御される。回路ブロック１１が動作している間は、ＣＰＵ１２は、回路ブロック１１に対して通常動作モードを設定する。回路ブロック１１が少なくとも例えば２００マイクロ秒より長い期間にわたり停止することが判明すると、ＣＰＵ１２は、回路ブロック１１に対して電源オフモードを設定する。回路ブロック１１が例えば１マイクロ秒以上で２００マイクロ秒以下の期間にわたり停止することが判明すると、ＣＰＵ１２は、回路ブロック１１に対してデータ保持モードを設定する。この例における１マイクロ秒及び２００マイクロ秒は一例に過ぎず、例えば２マイクロ秒及び３００マイクロ秒等の他の期間を設定してもよい。
【００１５】
通常動作モードにおいて、最大サイズ（ゲート幅）である電源スイッチＰＷＳＡは導通状態に保たれ、回路ブロック１１に電源を供給する。この通常動作モードにおいて、残りの電源スイッチＰＷＳＢ乃至ＰＷＳＤは遮断状態に保たれていてよい。電源オフモードでは、電源スイッチＰＷＳＡ乃至ＰＷＳＤは全て遮断状態に保たれる。データ保持モードでは、電源スイッチＰＷＳＡを遮断状態に保つと共に、電源スイッチＰＷＳＤを電源電圧監視回路＆クロック制御回路１４の電圧検出結果に応じて間欠的に導通状態にする。また、このデータ保持モードにおいて、電源スイッチＰＷＳＢは導通状態に保たれる。電源スイッチＰＷＳＢは、ＮＭＯＳトランジスタであり、電源配線１５の電源電圧からトランジスタの閾値電圧分低下した電圧を回路ブロック１１に供給する。この電源スイッチＰＷＳＢを用いることにより、電源電圧から適度に低下した電圧を回路ブロック１１に供給することができる。しかも回路ブロック１１内の動作電圧が低下すると、ＮＭＯＳトランジスタである電源スイッチＰＷＳＢがより強い導通状態となり、電流供給量が増加して、回路ブロック１１の動作電圧を引き上げるように動作する。この電源スイッチＰＷＳＢの自動的なフィードバック制御の効果と、電源スイッチＰＷＳＤの間欠的な導通動作の効果とにより、回路ブロック１１に印加される電圧は、回路ブロック１１でのデータ保持が可能な電圧以上に保持される。
【００１６】
回路ブロック１１には、フリップフロップやラッチ等のデータ保持回路が含まれている。これらのデータ保持回路は、その格納データ内容を保持するために、通常の動作電圧に等しい電源電圧を印加される必要はない。即ち例えば、３．３Ｖの電源電圧が印加されて０Ｖ〜３．３Ｖの範囲で通常動作している場合、電源電圧が例えば２．５Ｖ迄低下したとしても、データ保持回路に格納されるデータ内容を保持することが可能である。ここで、データ保持回路に格納データ内容を保持しておくために必要な下限の電圧をＶＬＩＭＩＴとする。電源電圧監視回路＆クロック制御回路１４は、回路ブロック１１に印加される電圧とＶａ＝ＶＬＩＭＩＴ＋αとを比較する。ここでαは、余裕のためのマージンである。電源電圧監視回路＆クロック制御回路１４は、回路ブロック１１に印加される電圧がＶａよりも低下すると、その旨をＣＰＵ１２に通知する。この通知に応じて、ＣＰＵ１２は、電源制御回路１３を介して電源スイッチＰＷＳＤを導通状態とする。電源電圧監視回路＆クロック制御回路１４は更に、回路ブロック１１に印加される電圧がＶｂ（＞Ｖａ）よりも上昇すると、その旨をＣＰＵ１２に通知する。この通知に応じて、ＣＰＵ１２は、電源制御回路１３を介して電源スイッチＰＷＳＤを遮断状態とする。このような制御により、電源スイッチＰＷＳＤが間欠的に導通状態とされ、回路ブロック１１の印加電圧が、データ保持に必要な下限電圧ＶＬＩＭＩＴ以上となる状態に維持される。なおこの例では、電源電圧監視回路＆クロック制御回路１４からの通知によりＣＰＵ１２が制御を行なうとしたが、電源電圧監視回路＆クロック制御回路１４からの通知により電源制御回路１３が直接に制御を行なってもよい。
【００１７】
なお、回路ブロック１１の印加電圧とは、回路ブロック１１の内部の寄生容量及び安定化のために付加された安定化容量との和である容量に充電される電圧のことである。通常動作モードでは、この容量が十分に充電されて、電源電圧に等しい電圧が回路ブロック１１に印加される状態となる。回路ブロック１１内部のリーク電流により容量が放電して印加電圧が下がろうとするが、電源から供給される電流により直ちに容量が充電されて、印加電圧は電源電圧に等しい電圧となる。また例えば電源オフモードでは、回路ブロック１１内部のリーク電流により容量が放電し、回路ブロック１１への印加電圧は略０Ｖの状態となる。それに対して、上記のデータ保持モードでは、電源スイッチＰＷＳＤが間欠的に導通状態となることにより、回路ブロック１１への印加電圧は、電源電圧より低い状態で且つ電圧ＶＬＩＭＩＴ以上となる状態に維持される。このように回路ブロック１１の印加電圧が電源電圧より低くなることにより、回路ブロック１１でのリーク電流の量を削減し、十分な消費電力削減効果を得ることができる。
【００１８】
図２は、半導体装置１０の動作の一例を示す図である。この図２のタイムチャートにおいて、半導体装置１０は通常動作モードからデータ保持モードに移行し、その後、データ保持モードから通常動作モードに復帰する。図３は、半導体装置１０が通常動作モードからデータ保持モードに移行する手順を示すフローチャートである。図４は、半導体装置１０がデータ保持モードから通常動作モードに復帰する手順を示すフローチャートである。以下において、図２乃至図４を用いて、データ保持モードへの移行及びデータ保持モードからの復帰動作について説明する。
【００１９】
図３のステップＳ１において、ＣＰＵ１２が、電源制御回路１３及び電源電圧監視回路＆クロック制御回路１４に対して、回路ブロック１１のデータ保持モードへの移行を指示する。ステップＳ２において、電源電圧監視回路＆クロック制御回路１４は、上記のＣＰＵ１２からの移行指示に応答して、回路ブロック１１へのクロック信号ＣＬＫの供給を停止する。これにより回路ブロック１１の回路動作は停止する。ステップＳ３において、電源制御回路１３は、上記のＣＰＵ１２からの移行指示に応答して、電源スイッチＰＷＳＢ及びＰＷＳＣを導通状態とする。これは、図２において、電源スイッチＰＷＳＢ及びＰＷＳＣのゲートに印加されるＰＷＳＢゲート信号及びＰＷＳＣゲート信号がそれぞれ、タイミングＴ１においてＨＩＧＨ及びＬＯＷに変化することに相当する。
【００２０】
図３のステップＳ４において、電源制御回路１３は、通常動作モードにおいて導通状態であった電源スイッチＰＷＳＡを遮断状態とする。これは、図２において、電源スイッチＰＷＳＡのゲートに印加されるＰＷＳＡゲート信号が、タイミングＴ２においてＨＩＧＨに変化することに相当する。電源スイッチＰＷＳＡのサイズ（ゲート幅）は大きく、比較的大きな電流を流すように設計されているので、電源スイッチＰＷＳＡを遮断すると電源ノイズが発生する。そこで、まず電源スイッチＰＷＳＡよりもサイズの小さな電源スイッチＰＷＳＣを導通させてから、その後に電源スイッチＰＷＳＡを遮断することにより、電源ノイズの発生を低減するようにしている。
【００２１】
図３のステップＳ５において、電源制御回路１３は、電源ノイズを低減するために導通状態とされていた電源スイッチＰＷＳＣを遮断状態とする。これは、図２において、ＰＷＳＣゲート信号が、タイミングＴ３においてＨＩＧＨに変化することに相当する。その後のタイミングＴ３からＴ４の状態では、ＮＭＯＳトランジスタである電源スイッチＰＷＳＢのみが導通状態となっており、電源電圧からＮＭＯＳトランジスタの閾値電圧を引いた電圧まで、印加電圧が徐々に低下していく。なお電源電圧からＮＭＯＳトランジスタの閾値電圧を引いた電圧は、例えば図２に示す電圧Ｖａ近辺であることが好ましい。この電圧Ｖａ近辺まで印加電圧が低下すると、電源スイッチＰＷＳＢからの電流供給により、回路ブロック１１の印加電圧は比較的安定することになる。但し、電源スイッチＰＷＳＢのみで、データ保持電圧を確実に維持することは困難であるので、以下に説明するように、電源スイッチＰＷＳＤの間欠的な導通動作によりデータ保持電圧を確実に維持する。
【００２２】
図３のステップＳ６において、電源電圧監視回路＆クロック制御回路１４が、回路ブロック１１への印加電圧を監視する。具体的には、電源電圧監視回路＆クロック制御回路１４が、電源スイッチＰＷＳＡ乃至ＰＷＳＤと回路ブロック１１との間の接続点における電圧（回路ブロック１１の印加電圧）と電圧Ｖａ（＝ＶＬＩＭＩＴ＋α）とを比較する。印加電圧が電圧Ｖａよりも低い場合、ステップＳ７において、電源制御回路１３がデータ保持用の電源スイッチＰＷＳＤを導通状態とする。これは、図２において、電源スイッチＰＷＳＤのゲートに印加されるＰＷＳＤゲート信号が、例えばタイミングＴ４やＴ６においてＬＯＷに変化することに相当する。なお、このタイミングＴ４やＴ６においては、図２に示す印加電圧が電圧Ｖａ以下となっていることが分かる。
【００２３】
またこのタイミングＴ４やＴ６は、クロック信号ＣＬＫの立ち下がりエッジに一致している。即ち、電源制御回路１３は、クロック信号ＣＬＫの立ち下がりエッジに同期して電源スイッチＰＷＳＤを遮断状態から導通状態に変化させる。一般の回路動作として、クロック信号ＣＬＫの立ち上がりエッジに同期して信号が変化する。即ち、回路ブロック１１以外の他の回路ブロックでは、クロック信号ＣＬＫの立ち上がりエッジに同期して電流が消費されることになる。そこで、電源スイッチＰＷＳＢのスイッチオンのタイミングを他の回路ブロックでの電流消費タイミングからずらして、電流消費タイミングが重ならないようにすることにより、電源ノイズの発生をできるだけ低減している。
【００２４】
印加電圧が電圧Ｖａ以上である場合、ステップＳ８において、電源電圧監視回路＆クロック制御回路１４が、回路ブロック１１への印加電圧を監視する。具体的には、電源電圧監視回路＆クロック制御回路１４が、電源スイッチＰＷＳＡ乃至ＰＷＳＤと回路ブロック１１との間の接続点における電圧（回路ブロック１１の印加電圧）と電圧Ｖｂ（＞Ｖａ）とを比較する。印加電圧が電圧Ｖｂより高い場合、ステップＳ９において、電源制御回路１３がデータ保持用の電源スイッチＰＷＳＤを遮断状態とする。これは、図２において、電源スイッチＰＷＳＤのゲートに印加されるＰＷＳＤゲート信号が、例えばタイミングＴ５やＴ８においてＨＩＧＨに変化することに相当する。なお、このタイミングＴ５やＴ８においては、図２に示す印加電圧が電圧Ｖｂより高くなっていることが分かる。またタイミングＴ６で電源スイッチＰＷＳＤが導通状態となった後、直後のタイミングＴ７で電源スイッチＰＷＳＤを遮断するのではなく、その後のタイミングＴ８で電源スイッチＰＷＳＤを遮断している。このように、実際の印加電圧の変化（リーク電流の大小の変化）に応じて、電源スイッチＰＷＳＤの導通及び遮断のタイミングは異なることになる。
【００２５】
図４のステップＳ１において、ＣＰＵ１２が、電源制御回路１３及び電源電圧監視回路＆クロック制御回路１４に対して、データ保持モードの回路ブロック１１の復帰を指示する。ステップＳ２で、電源制御回路１３が、上記のＣＰＵ１２からの復帰指示に応答して、電源スイッチＰＷＳＤの状態を確認する。電源スイッチＰＷＳＤが遮断状態である場合、ステップＳ３でＹｅｓとなり、ステップＳ４において電源制御回路１３が電源スイッチＰＷＳＤを導通状態とし、その後ステップＳ５の電圧監視状態に移行する。最初から電源スイッチＰＷＳＤが導通状態である場合、ステップＳ３でＮｏとなり、ステップＳ５の電圧監視状態に移行する。図２において、電源スイッチＰＷＳＤの導通状態への変化が、タイミングＴ９に示されている。
【００２６】
ステップＳ５において、電源電圧監視回路＆クロック制御回路１４が印加電圧を監視する。印加電圧がＶｂより高くなると、ステップＳ６でＹｅｓとなり、ステップＳ７において電源制御回路１３が電源スイッチＰＷＳＣを導通状態とする。これは、図２において、ＰＷＳＣゲート信号が、タイミングＴ１１においてＬＯＷに変化することに相当する。
【００２７】
その後ステップＳ８において、電源電圧監視回路＆クロック制御回路１４が印加電圧を監視する。印加電圧が電源電圧（動作電圧）と等しくなると、ステップＳ９でＹｅｓとなり、ステップＳ１０において電源制御回路１３が電源スイッチＰＷＳＡを導通状態とする。これは、図２において、ＰＷＳＡゲート信号が、タイミングＴ１２においてＬＯＷに変化することに相当する。その後、ステップＳ１１において、電源制御回路１３が電源スイッチＰＷＳＢ及びＰＷＳＤを遮断状態とする。これは、図２において、ＰＷＳＢゲート信号及びＰＷＳＤゲート信号が、それぞれタイミングＴ１３においてＬＯＷ及びＨＩＧＨに変化することに相当する。更にその後、ステップＳ１２において、電源電圧監視回路＆クロック制御回路１４が、回路ブロック１１へのクロック信号ＣＬＫの供給を開始する。これにより回路ブロック１１の回路動作が再開される。
【００２８】
上記のようにして、データ保持モードから通常動作モードへの復帰時には、徐々に印加電圧を上昇させて、印加電圧が電源電圧に等しくなってからサイズの大きな電源スイッチＰＷＳＡを導通状態としている。これにより、回路ブロック１１に電源スイッチＰＷＳＡから突入電流が流れ、電源ノイズが発生するのを避けることができる。
【００２９】
図５は、半導体装置１０の動作の別の一例を示す図である。この図５のタイムチャートにおいて、半導体装置１０は通常動作モードから電源オフモードに移行し、その後、電源オフモードから通常動作モードに復帰する。図６は、半導体装置１０が通常動作モードから電源オフモードに移行する手順を示すフローチャートである。図７は、半導体装置１０が電源オフモードから通常動作モードに復帰する手順を示すフローチャートである。以下において、図５乃至図７を用いて、電源オフモードへの移行及び電源オフモードからの復帰動作について説明する。
【００３０】
図６のステップＳ１において、ＣＰＵ１２が、電源制御回路１３及び電源電圧監視回路＆クロック制御回路１４に対して、回路ブロック１１の電源オフモードへの移行を指示する。ステップＳ２において、電源電圧監視回路＆クロック制御回路１４は、上記のＣＰＵ１２からの移行指示に応答して、回路ブロック１１へのクロック信号ＣＬＫの供給を停止する。これにより回路ブロック１１の回路動作は停止する。なおこのクロック信号ＣＬＫ
の供給停止の前に、回路ブロック１１内のレジスタの内容の退避作業が実行される。
【００３１】
図６のステップＳ３において、電源制御回路１３は、上記のＣＰＵ１２からの移行指示に応答して、電源スイッチＰＷＳＢ及びＰＷＳＣを導通状態とする。これは、図５において、電源スイッチＰＷＳＢ及びＰＷＳＣのゲートに印加されるＰＷＳＢゲート信号及びＰＷＳＣゲート信号がそれぞれ、タイミングＴ１においてＨＩＧＨ及びＬＯＷに変化することに相当する。
【００３２】
図６のステップＳ４において、電源制御回路１３は、通常動作モードにおいて導通状態であった電源スイッチＰＷＳＡを遮断状態とする。これは、図５において、電源スイッチＰＷＳＡのゲートに印加されるＰＷＳＡゲート信号が、タイミングＴ２においてＨＩＧＨに変化することに相当する。このように電源スイッチＰＷＳＡよりもサイズの小さな電源スイッチＰＷＳＣを導通させてから、その後に電源スイッチＰＷＳＡを遮断することにより、電源ノイズの発生を低減するようにしている。なお図５において、クロック信号ＣＬＫの周期が変化しているかのように示されているが、これは長期間の電源オフモードを図示の都合上短縮して示したものであり、実際にはクロック信号ＣＬＫの周期は変化することなく一定である。
【００３３】
図６のステップＳ５において、電源電圧監視回路＆クロック制御回路１４が印加電圧を監視する。印加電圧がＶａより低くなると、ステップＳ６でＹｅｓとなり、ステップＳ７において電源制御回路１３が電源スイッチＰＷＳＢを遮断状態とする。これは、図５において、ＰＷＳＢゲート信号が、タイミングＴ３においてＬＯＷに変化することに相当する。
【００３４】
その後ステップＳ８において、電源制御回路１３は、所定の設定時間待つ。この所定の設定時間は例えば数十マイクロ秒程度である。所定の設定時間が経過すると、ステップＳ９で、電源制御回路１３は、電源ノイズを低減するために導通状態とされていた電源スイッチＰＷＳＣを遮断状態とする。これは、図５において、ＰＷＳＣゲート信号が、タイミングＴ４においてＨＩＧＨに変化することに相当する。その後ステップＳ１０で、電源制御回路１３は、所定の設定時間待つ。この所定の設定時間は例えば数十マイクロ秒程度である。所定の設定時間が経過すると、電源オフモードとなる。
【００３５】
図５に示されるように、タイミングＴ４からＴ５の状態では、電源が完全に遮断された状態であり、印加電圧は略ゼロとなっている。なお図５では、数サイクルで電源オフモードへの移行が完了しているかのように示されるが、実際には、移行処理には１０００〜２０００程度のクロックサイクル数がかかる。このように時間をかけて徐々に印加電圧を低下させていくことにより、電源ノイズの発生を極力抑制している。
【００３６】
図７のステップＳ１において、ＣＰＵ１２が、電源制御回路１３及び電源電圧監視回路＆クロック制御回路１４に対して、電源オフモードの回路ブロック１１の復帰を指示する。ステップＳ２で、電源制御回路１３が、上記のＣＰＵ１２からの復帰指示に応答して、電源スイッチＰＷＳＣを導通状態とする。これは、図５において、ＰＷＳＣゲート信号が、タイミングＴ５においてＬＯＷに変化することに相当する。
【００３７】
ステップＳ３において、電源制御回路１３は、所定の設定時間待つ。この所定の設定時間は例えば数十マイクロ秒程度である。所定の設定時間が経過すると、ステップＳ４で、電源制御回路１３は、電源スイッチＰＷＳＢを導通状態とする。これは、図５において、ＰＷＳＢゲート信号が、タイミングＴ６においてＨＩＧＨに変化することに相当する。
【００３８】
図７のステップＳ５において、電源電圧監視回路＆クロック制御回路１４が印加電圧を監視する。印加電圧が電圧Ｖｂより大きくなると、ステップＳ６でＹｅｓとなり、ステップＳ７において電源制御回路１３が電源スイッチＰＷＳＡを導通状態とする。これは、図５において、ＰＷＳＡゲート信号が、タイミングＴ７においてＬＯＷに変化することに相当する。
【００３９】
図７のステップＳ８において、電源電圧監視回路＆クロック制御回路１４が印加電圧を監視する。印加電圧が電源電圧（動作電圧）と等しくなると、ステップＳ９でＹｅｓとなり、ステップＳ１０において電源制御回路１３が電源スイッチＰＷＳＣを遮断状態とする。これは、図５において、ＰＷＳＣゲート信号が、タイミングＴ８においてＨＩＧＨに変化することに相当する。その後、ステップＳ１１において、電源制御回路１３が電源スイッチＰＷＳＢを遮断状態とする。これは、図５において、ＰＷＳＢゲート信号が、タイミングＴ９においてＬＯＷに変化することに相当する。更にその後、ステップＳ１２において、電源電圧監視回路＆クロック制御回路１４が、回路ブロック１１へのクロック信号ＣＬＫの供給を開始する。これにより回路ブロック１１の回路動作が再開される。回路ブロック１１の回路動作の再開後に、退避していたレジスタデータの復元作業が実行される。
【００４０】
上記のようにして、電源オフモードから通常動作モードへの復帰時には、徐々に印加電圧を上昇させて、印加電圧が電源電圧に十分に近くなってからサイズの大きな電源スイッチＰＷＳＡを導通状態としている。これにより、回路ブロック１１に電源スイッチＰＷＳＡから突入電流が流れ、電源ノイズが発生するのを避けることができる。
【００４１】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００４２】
なお本願発明は以下の内容を含むものである。
（付記１）
内部回路と、
前記内部回路へ電流を供給する複数の並列な経路にそれぞれ設けられ、第１の電源スイッチ及び第２の電源スイッチを含む複数の電源スイッチと、
前記内部回路に印加される電圧が所定の電圧より低いか否かを検出する電源電圧監視回路と、
第１のモードでは前記内部回路にクロック供給すると共に前記第１の電源スイッチを導通状態に保ち、第２のモードでは前記内部回路へのクロック供給を停止すると共に前記第１及び第２の電源スイッチを双方共に遮断状態に保ち、第３のモードでは前記内部回路へのクロック供給を停止すると共に前記第１の電源スイッチを遮断状態に保ちながら前記第２の電源スイッチを前記電源電圧監視回路の検出結果に応じて間欠的に導通状態にする制御回路と
を含むことを特徴とする半導体装置。
（付記２）
前記第３のモードにおける前記第２の電源スイッチの間欠的な導通状態により、前記内部回路に印加される電圧は、前記内部回路でのデータ保持が可能な電圧以上に保持されることを特徴とする付記１記載の半導体装置。
（付記３）
前記複数の電源スイッチは第３の電源スイッチを含み、前記制御回路は、前記第１のモードでは前記第３の電源スイッチを遮断状態に保ち、前記第２のモードでは前記第３の電源スイッチを遮断状態に保ち、前記第３のモードでは前記第３の電源スイッチを導通状態に保つことを特徴とする付記１又は２記載の半導体装置。
（付記４）
前記第１及び第２の電源スイッチはＰＭＯＳトランジスタであり、前記第３の電源スイッチはＮＭＯＳトランジスタであることを特徴とする付記３記載の半導体装置。
（付記５）
前記制御回路は、クロック信号の立ち下がりエッジに同期して前記第２の電源スイッチを遮断状態から導通状態に変化させることを特徴とする付記１乃至４何れか一項記載の半導体装置。
（付記６）
内部回路へ電流を供給する複数の並列な経路にそれぞれ設けられる複数の電源スイッチの遮断及び導通を制御して、前記内部回路への電源の供給及び停止を制御する半導体装置において、
前記内部回路へのクロック信号の供給を停止し、
前記クロック信号の供給が停止された状態で前記内部回路に印加される電圧が所定の電圧より低いか否かを検出し、
前記複数の電源スイッチのうちで最大サイズの電源スイッチを遮断状態に保つと共に、他の少なくとも１つの電源スイッチを前記検出の結果に応じて間欠的に導通状態にする
各段階を含むことを特徴とする半導体装置の電源制御方法。
（付記７）
前記少なくとも１つの電源スイッチを間欠的に導通状態にする際に、前記クロック信号の立ち下がりエッジに同期して前記少なくとも１つの電源スイッチを遮断状態から導通状態に変化させることを特徴とする付記６記載の半導体装置の電源制御方法。
【符号の説明】
【００４３】
１０  半導体装置
１１  回路ブロック
１２  ＣＰＵ
１３  電源制御回路
１４  電源電圧監視回路＆クロック制御回路
１５  電源配線
ＰＷＳＡ、ＰＷＳＢ、ＰＷＳＣ、ＰＷＳＤ  電源スイッチ
【図１】
0005545040.tif 000002
【図２】
0005545040.tif 000003
【図３】
0005545040.tif 000004
【図４】
0005545040.tif 000005
【図５】
0005545040.tif 000006
【図６】
0005545040.tif 000007
【図７】
0005545040.tif 000008