(57)【特許請求の範囲】
【請求項１】
接合された２つの基板（１０，５０）に素子（２０，６０）と貫通電極（３０）とが形成されて成る電子デバイスの製造方法であって、
一方の前記基板（１０）の一面（１０ｂ）から未貫通のトレンチ（３１）を形成するトレンチ形成工程と、
該トレンチ形成工程後、前記トレンチ（３１）を構成する壁面及び前記一面（１０ｂ）それぞれに導電膜（３５）を形成する導電膜形成工程と、
該導電膜形成工程後、前記一面（１０ｂ）に形成された導電膜（３５）の上に、前記トレンチ（３１）を構成する壁面に形成された導電膜（３５）の一部を覆うように、マスク（９３）を庇状に形成するマスク形成工程と、
前記一面（１０ｂ）からその裏面（１０ａ）に向う方向への前記マスク（９３）の投影位置にある導電膜（３５）以外の導電膜（３５）を除去することで、前記トレンチ（３１）を構成する壁面の一部に導電膜（３５）を残す導電膜除去工程と、を有することを特徴とする電子デバイスの製造方法。
【請求項２】
前記導電膜除去工程において、１つの前記トレンチ（３１）に、電気的に独立した複数の導電膜（３５）を形成することを特徴とする請求項１に記載の電子デバイスの製造方法。
【請求項３】
前記導電膜除去工程において、２枚の前記導電膜（３５）が互いに対向してコンデンサを形成するように、前記導電膜（３５）を残すことを特徴とする請求項１又は請求項２に記載の電子デバイスの製造方法。
【請求項４】
前記導電膜除去工程において、１つの前記貫通電極（３０）を構成する導電膜（３５）が、前記トレンチ（３１）を構成する壁面に形成され、複数に分割された分割部（３５ａ）と、前記一面（１０ｂ）若しくは前記裏面（１０ａ）側に形成され、複数に分割された前記分割部（３５ａ）を連結する連結部（３５ｂ）と、を有するように、前記導電膜（３５）を残すことを特徴とする請求項１〜３いずれか１項に記載の電子デバイスの製造方法。
【請求項５】
一方の前記基板（１０）は、半導体基板であり、
前記トレンチ形成工程後、前記トレンチ（３１）を構成する壁面及び前記一面（１０ｂ）それぞれに絶縁膜（３２）を形成する絶縁膜形成工程を有し、
該絶縁膜形成工程後、前記導電膜除去工程において、前記トレンチ（３１）を構成する壁面に形成された絶縁膜（３２）に前記導電膜（３５）を残すことを特徴とする請求項１〜４いずれか１項に記載の電子デバイスの製造方法。
【請求項６】
一方の前記基板（１０）に前記素子（２０）としての回路（２０）が形成されており、
前記トレンチ形成工程において、一方の前記基板（１０）に形成された前記回路（２０）を囲むように、環状のトレンチ（３１）を一方の前記基板（１０）に形成し、
前記導電膜除去工程において、環状の前記トレンチ（３１）を構成する壁面に形成された絶縁膜（３２）に、前記素子（２０）を囲むように前記導電膜（３５）を複数残すことを特徴とする請求項５に記載の電子デバイスの製造方法。
【請求項７】
一方の前記基板（１０）は、ガラス基板であり、
他方の前記基板（５０）に前記素子（６０）が形成されていることを特徴とする請求項１〜４いずれか１項に記載の電子デバイスの製造方法。
【請求項８】
前記トレンチ形成工程において、前記貫通電極（３０）の構成要素である前記導電膜（３５）が壁面に形成される電極用トレンチ（３３）と、前記素子（２０）の周囲を囲むことで、前記素子（２０）を区画する区画用トレンチ（３４）と、を形成し、
前記導電膜除去工程後、前記区画用トレンチ（３４）によって区画された各領域を連結するように、前記区画用トレンチ（３４）に絶縁体（３６）を形成する絶縁体形成工程を有することを特徴とする請求項１〜７いずれか１項に記載の電子デバイスの製造方法。
【請求項９】
前記絶縁体形成工程後、前記裏面（１０ａ）を前記トレンチ（３１）が貫通するまで除去する除去工程と、
該除去工程後、前記区画用トレンチ（３４）に設けられた絶縁体（３６）の一部を除去する絶縁体除去工程と、を有することを特徴とする請求項８に記載の電子デバイスの製造方法。
【請求項１０】
前記絶縁体形成工程において、前記電極用トレンチ（３３）に前記絶縁体（３６）を形成することを特徴とする請求項８又は請求項９に記載の電子デバイスの製造方法。
【請求項１１】
２つの前記基板（１０，５０）を、接合用導電膜（９０）を介して、直接接合する接合工程を有することを特徴とする請求項１〜１０いずれか１項に記載の電子デバイスの製造方法。
【請求項１２】
前記接合用導電膜（９０）は環状を成しており、
前記接合工程において、前記接合用導電膜（９０）、及び、２つの前記基板（１０，５０）によって封止空間（９１）を構成するように、２つの前記基板（１０，５０）を直接接合することを特徴とする請求項１１に記載の電子デバイスの製造方法。
【請求項１３】
前記接合工程において、前記封止空間（９１）内に前記素子（２０，６０）が配置されるように、２つの前記基板（１０，５０）を直接接合することを特徴とする請求項１２に記載の電子デバイスの製造方法。
【請求項１４】
前記接合工程は、１気圧よりも低い雰囲気下で行うことを特徴とする請求項１３に記載の電子デバイスの製造方法。
【請求項１５】
前記マスク（９３）は、ドライフィルムフォトレジスト（９２）から成ることを特徴とする請求項１〜１４いずれか１項に記載の電子デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、接合された２つの基板に素子と貫通電極とが形成されて成る電子デバイスの製造方法に関するものである。
【背景技術】
【０００２】
従来、例えば特許文献１に示されるように、微細加工を施すことにより、質量部、支持梁、固定部、駆動電極、検出電極等を有する素子が形成された基板と、高抵抗なシリコン材料、ガラス材料等によって四角形状に形成された蓋板とが接合されて成る角速度センサが提案されている。基板における蓋板との接合面には、電極パッドが形成され、蓋板には、基板との接合面からその裏面までを貫通する貫通孔が穿設されている。そして、蓋板の裏面の一部と、貫通孔を構成する壁面と、電極パッド上とに配線が形成され、電極パッドと配線とが電気的に接続されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第３８７０８９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、特許文献１に示される角速度センサでは、特許文献１の図２１，２３に示されるように、貫通孔を構成する壁面（以下、単に壁面と示す）の全てに配線（導電膜）が形成されている。このように、壁面の全てに導電膜が形成された構成の場合、蓋板と導電膜の線膨張係数差によって生じる熱応力のため、基板に形成された素子に不具合が生じる虞がある。
【０００５】
上記したように、基板には検出電極が形成されているが、この検出電極は、固定側検出電極と可動側検出電極とを有し、コリオリ力による２つの電極間の静電容量変化を検出することで、角速度を検出する構成となっている。しかしながら、上記したように、熱応力が基板に印加されると、それによって基板に歪みが生じて、電極の対向面積や対向間隔が変動する。この結果、角速度の検出精度が低下する、という不具合が生じる。このように、熱応力の印加によって、素子に不具合が生じる虞がある。
【０００６】
そこで、本発明は上記問題点に鑑み、素子に不具合が生じることが抑制された電子デバイスの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記した目的を達成するために、請求項１に記載の発明は、接合された２つの基板（１０，５０）に素子（２０，６０）と貫通電極（３０）とが形成されて成る電子デバイスの製造方法であって、一方の基板（１０）の一面（１０ｂ）から未貫通のトレンチ（３１）を形成するトレンチ形成工程と、該トレンチ形成工程後、トレンチ（３１）を構成する壁面及び一面（１０ｂ）それぞれに導電膜（３５）を形成する導電膜形成工程と、該導電膜形成工程後、一面（１０ｂ）に形成された導電膜（３５）の上に、トレンチ（３１）を構成する壁面に形成された導電膜（３５）の一部を覆うように、マスク（９３）を庇状に形成するマスク形成工程と、一面（１０ｂ）からその裏面（１０ａ）に向う方向へのマスク（９３）の投影位置にある導電膜（３５）以外の導電膜（３５）を除去することで、トレンチ（３１）を構成する壁面の一部に導電膜（３５）を残す導電膜除去工程と、を有することを特徴とする。
【０００８】
このように本発明によれば、貫通電極（３０）が、トレンチ（３１）を構成する壁面の一部に導電膜（３５）が形成されて成る。これによれば、トレンチを構成する壁面の全てに導電膜が形成された構成と比べて、導電膜（３５）と壁面との接触面積が小さいので、基板（１０，５０）と導電膜（３５）の線膨張係数差によって生じる熱応力が、素子（２０，６０）に印加されることが抑制される。これにより、素子（２０，６０）に不具合が生じることが抑制される。
【０００９】
なお、請求項１に記載の素子（２０，６０）とは、半導体基板に微細構造が形成されて成るＭＥＭＳ、及び、ＭＯＳＦＥＴなどの能動素子及び抵抗などの受動素子が集積されて成る回路のことである。素子がＭＥＭＳであり、ＭＥＭＳが２つの電極間の静電容量変化を検出する静電容量式センサの場合、請求項１に記載の構成によれば、熱応力による静電容量変化が抑制されるので、静電容量式センサの出力精度の低下が抑制される。また、素子が回路の場合、熱応力による抵抗値の変動（ピエゾ抵抗効果）、トランジスタ特性の変動等が抑制されるので、回路の出力精度の低下が抑制される。
【００１０】
請求項２に記載のように、導電膜除去工程において、１つのトレンチ（３１）に、電気的に独立した複数の導電膜（３５）を形成するのが好適である。これによれば、複数の貫通電極（３０）がトレンチ（３１）を共有しない構成と比べて、基板（１０，５０）の体格の増大が抑制され、電子デバイスの体格の増大が抑制される。
【００１１】
請求項３に記載のように、導電膜除去工程において、２枚の前記導電膜（３５）が互いに対向してコンデンサを形成するように、前記導電膜（３５）を残すのが好適である。これによれば、貫通電極（３０）の構成要素とは異なる導電膜（３５）を用いてコンデンサを独立して形成する構成と比べて、基板（１０，５０）の体格の増大が抑制され、電子デバイスの体格の増大が抑制される。また、例えば、一方の導電膜（３５）をグランドに接続し、他方の導電膜（３５）を素子（２０，６０）の信号を外部に出力する電極として活用すれば、出力配線にローパスフィルタが擬似的に形成されることとなるので、素子（２０，６０）の出力信号に含まれる高周波数ノイズを除去することができる。
【００１２】
請求項４に記載のように、導電膜除去工程において、１つの貫通電極（３０）を構成する導電膜（３５）が、トレンチ（３１）を構成する壁面に形成され、複数に分割された分割部（３５ａ）と、一面（１０ｂ）若しくは裏面（１０ａ）側に形成され、複数に分割された分割部（３５ａ）を連結する連結部（３５ｂ）と、を有するように、導電膜（３５）を残すのが好ましい。
【００１３】
これによれば、導電膜（３５）におけるトレンチ（３１）を構成する壁面に形成された部位が１つの部位から成る構成と比べて、導電膜（３５）と壁面との接触面積が小さくなるので、壁面と導電膜（３５）の線膨張係数差によって生じる熱応力が、素子（２０，６０）に印加されることが抑制される。これにより、素子（２０，６０）に不具合が生じることが抑制される。
【００１４】
請求項５に記載のように、一方の基板（１０）は、半導体基板であり、トレンチ形成工程後、トレンチ（３１）を構成する壁面及び一面（１０ｂ）それぞれに絶縁膜（３２）を形成する絶縁膜形成工程を有し、該絶縁膜形成工程後、導電膜除去工程において、トレンチ（３１）を構成する壁面に形成された絶縁膜（３２）に導電膜（３５）を残すことを採用することができる。または、請求項７に記載のように、一方の基板（１０）は、ガラス基板であり、他方の基板（５０）に素子（６０）が形成された構成を採用することができる。
【００１５】
請求項５に記載の構成の場合、導電膜（３５）と絶縁膜（３２）との間で熱応力が発生する。しかしながら、壁面に形成された絶縁膜（３２）の一部に導電膜（３５）が形成されるので、絶縁膜の全てに導電膜が形成された構成と比べて、絶縁膜（３２）と導電膜（３５）の線膨張係数差によって生じる熱応力が素子（２０，６０）に印加することが抑制される。
【００１６】
請求項５に記載の構成の場合、請求項６に記載のように、一方の基板（１０）に素子（２０）としての回路（２０）が形成されており、トレンチ形成工程において、一方の基板（１０）に形成された回路（２０）を囲むように、環状のトレンチ（３１）を一方の基板（１０）に形成し、導電膜除去工程において、環状のトレンチ（３１）を構成する壁面に形成された絶縁膜（３２）に、素子（２０）を囲むように導電膜（３５）を複数残すのが好ましい。これによれば、環状のトレンチ（３１）に形成された導電膜（３５）によって、回路（２０）が電気的に遮蔽され、ＥＭＣが向上される。
【００１７】
請求項８に記載のように、トレンチ形成工程において、貫通電極（３０）の構成要素である導電膜（３５）が壁面に形成される電極用トレンチ（３３）と、素子（２０）の周囲を囲むことで、素子（２０）を区画する区画用トレンチ（３４）と、を形成し、導電膜除去工程後、区画用トレンチ（３４）によって区画された各領域を連結するように、区画用トレンチ（３４）に絶縁体（３６）を形成する絶縁体形成工程を有するのが好ましい。これによれば、各素子（２０）が絶縁分離されるので、各素子（２０）の電気的な接合が弱まる。これにより、素子（２０）に不具合が生じることが抑制される。
【００１８】
請求項９に記載のように、絶縁体形成工程後、裏面（１０ａ）をトレンチ（３１）が貫通するまで除去する除去工程と、該除去工程後、区画用トレンチ（３４）に設けられた絶縁体（３６）の一部を除去する絶縁体除去工程と、を有するのが好ましい。これによれば、区画用トレンチ（３４）内の全てに絶縁体（３６）が設けられた構成と比べて、絶縁体（３６）と壁面との間に作用する応力が小さくなり、基板（１０，５０）に形成された素子（２０，６０）に印加される応力が小さくなる。また、各素子（２０）の間の誘電率が低くなるので、素子（２０）の間に形成される寄生容量の容量値が小さくなり、各素子（２０）の電気的な接合が弱まる。これにより、素子（２０）に不具合が生じることが抑制される。
【００１９】
請求項１０に記載のように、絶縁体形成工程において、電極用トレンチ（３３）に絶縁体（３６）を形成するのが良い。これによれば、導電膜（３５）に導電性の異物が付着した結果、意図しない配線と貫通電極（３０）とが電気的に接続される、という不具合が生じることが抑制される。
【００２０】
請求項１１に記載のように、２つの基板（１０，５０）を、接合用導電膜（９０）を介して、直接接合する接合工程を有するのが良い。そして、この場合、請求項１２に記載のように、接合用導電膜（９０）は環状を成しており、接合工程において、接合用導電膜（９０）、及び、２つの基板（１０，５０）によって封止空間（９１）を構成するように、２つの基板（１０，５０）を直接接合し、請求項１３に記載のように、接合工程において、封止空間（９１）内に素子（２０，６０）が配置されるように、２つの基板（１０，５０）を直接接合するのが好ましい。これによれば、素子（２０，６０）が封止空間内に保護される。
【００２１】
請求項１４に記載のように、接合工程は、１気圧よりも低い雰囲気下で行うのが好ましい。これによれば、封止空間（９１）内の圧力が、外部温度の変動によって変動することが抑制され、圧力変化によって素子（２０，６０）に不具合が生じることが抑制される。また、接合用導電膜（９０）と基板（１０，５０）との機械的な接続部位に応力が印加されることが抑制され、封止空間（９１）の気密性が損なわれることが抑制される。
【００２５】
請求項１に記載のように、マスク形成工程において、マスク（９３）を庇状に形成するには、請求項１５に記載のように、マスク（９３）は、ドライフィルムフォトレジスト（９２）から成る構成が好適である。
【００２６】
マスク（９３）の原材料としては、液状のネガ型レジストを採用することもできる。ただ、この場合、庇状にマスク（９３）を形成するためには、庇状とするレジストに光を照射することによって固化した後、他の不要なレジストを除去しなくてはならず、マスク形成工程が煩雑となる。また、トレンチ（３１）内にレジストが入り込むこととなり、トレンチ（３１）に入り込んだレジストを除去することが困難となる虞がある。これに対して、請求項１５に記載のように、マスク（９３）の原材料としてドライフィルムフォトレジスト（９２）を採用すれば、光を照射しなくとも良く、トレンチ（３１）内にドライフィルムフォトレジスト（９２）が入り込まないので、マスク形成工程が煩雑と成ることが抑制される。
【図面の簡単な説明】
【００２７】
【図１】第１実施形態に係る電子デバイスの概略構成を示す上面図である。
【図２】図１のＩＩ−ＩＩ線に沿う断面図である。
【図３】電子デバイスの製造方法を説明するための断面図であり、（ａ）はトレンチ形成工程、（ｂ）は薄膜形成工程、（ｃ）はレジスト貼り付け工程を示す。
【図４】電子デバイスの製造方法を説明するための断面図であり、（ａ）はマスク形成工程、（ｂ）は導電膜除去工程、（ｃ）は絶縁体形成工程を示す。
【図５】電子デバイスの製造方法を説明するための断面図であり、（ａ）は第１配線層形成工程、（ｂ）は除去工程、（ｃ）は第２配線層形成工程を示す。
【図６】電子デバイスの製造方法を説明するための断面図であり、接合工程を示す。
【図７】電子デバイスの製造方法の変形例を説明するための断面図であり、（ａ）は絶縁体除去工程、（ｂ）は接合工程を示す。
【図８】電子デバイスの変形例を示す上面図である。
【図９】図８のＩＸ−ＩＸ線に沿う断面図である。
【図１０】電極用トレンチの変形例を示す上面図である。
【図１１】電極用トレンチの変形例を示す上面図である。
【図１２】導電膜の変形例を示す上面図である。
【図１３】導電膜の変形例を示す上面図である。
【図１４】図１３に示す導電膜を説明するための斜視図であり、（ａ）はマスク、（ｂ）は導電膜を示す。
【図１５】電子デバイスの変形例を示す断面図である。
【図１６】電子デバイスの製造方法の変形例を説明するための断面図であり、（ａ）はトレンチ形成工程、（ｂ）は導電膜形成工程、（ｃ）はマスク形成工程を示す。
【図１７】電子デバイスの製造方法の変形例を説明するための断面図であり、（ａ）は導電膜除去工程、（ｂ）は絶縁体形成工程、（ｃ）は除去工程を示す。
【図１８】電子デバイスの製造方法の変形例を説明するための断面図であり、（ａ）は配線層工程、（ｂ）は接合工程を示す。
【図１９】第１基板の変形例を示す上面図である。
【図２０】第２基板の変形例を示す上面図である。
【図２１】第１基板の貫通電極を説明するための上面図である。
【図２２】図１９に示す第１基板と図２０に示す第２基板とが接合されて成る電子デバイスの概略構成を示す断面図である。
【発明を実施するための形態】
【００２８】
以下、本発明の実施の形態を図に基づいて説明する。
（第１実施形態）
図１は、第１実施形態に係る電子デバイスの概略構成を示す上面図である。図２は、図１のＩＩ−ＩＩ線に沿う断面図である。図３は、電子デバイスの製造方法を説明するための断面図であり、（ａ）はトレンチ形成工程、（ｂ）は薄膜形成工程、（ｃ）はレジスト貼り付け工程を示す。図４は、電子デバイスの製造方法を説明するための断面図であり、（ａ）はマスク形成工程、（ｂ）は導電膜除去工程、（ｃ）は絶縁体形成工程を示す。図５は、電子デバイスの製造方法を説明するための断面図であり、（ａ）は第１配線層形成工程、（ｂ）は除去工程、（ｃ）は第２配線層形成工程を示す。図６は、電子デバイスの製造方法を説明するための断面図であり、接合工程を示す。なお、図１では、後述する第１配線層２１を簡略化し、上面図ではあるが、構成要素を明瞭とするためにハッチを部分的にいれている。また、図３〜図６に示す断面図は、図１のＡ−Ａ線に沿う断面図である。
【００２９】
図１及び図２に示すように、電子デバイス１００は、２つの基板１０，５０が接合されて成る。第１基板１０に回路２０と貫通電極３０とが形成され、第２基板５０に静電容量式センサ６０が形成されている。第１基板１０と第２基板５０とは、接合用導電膜９０を介して接合され、静電容量式センサ６０と回路２０とは、貫通電極３０を介して電気的に接続されている。図１に破線で示すように、接合用導電膜９０は環状を成し、２つの接合用導電膜９０が回の字を成すように入れ子状に配置されている。そして、２つの接合用導電膜９０によって二重に囲まれた領域内に、貫通電極３０、及び、静電容量式センサ６０が設けられている。図２に示すように、接合用導電膜９０と２つの基板１０，５０とによって封止空間９１が構成され、この封止空間９１に静電容量式センサ６０が配置されている。封止空間９１は、任意の圧力、雰囲気ガス（窒素、アルゴン、ヘリウム等）、例えば１気圧よりも低い窒素ガス雰囲気の低圧状態や真空状態に保たれている。
【００３０】
第１基板１０は、半導体基板であり、第２基板５０との接合面１０ａの裏面１０ｂ側の表層に、ＭＯＳＦＥＴなどの能動素子及び抵抗などの受動素子が集積されて成る回路２０が複数形成されている。そして、裏面１０ｂには、回路２０と貫通電極３０、及び、回路２０と外部素子（図示略）それぞれを電気的に接続する第１配線層２１が形成され、接合面１０ａには、第２基板５０と第１基板１０とを電気的に接続するための第２配線層２２が形成されている。また、第１基板１０には、接合面１０ａから裏面１０ｂまでを貫通するトレンチ３１が形成されており、トレンチ３１の壁面が絶縁膜３２によって被覆されている。貫通電極３０は、トレンチ３１、及び、トレンチ３１を形成する壁面上に、絶縁膜３２を介して形成された導電膜３５から成る。
【００３１】
第１配線層２１は、裏面１０ｂに形成された第１絶縁層２３と、該第１絶縁層２３の中及び外に形成された第１導電層２４と、から成り、第２配線層２２は、接合面１０ａに形成された第２絶縁層２５と、該第２絶縁層２５の中及び外に形成された第２導電層２６から成る。第１配線層２１（第１導電層２４）を介して、回路２０と貫通電極３０（導電膜３５）が電気的に接続され、第２配線層２２（第２導電層２６）を介して、第１基板１０と第２基板５０、及び、貫通電極３０（導電膜３５）と静電容量式センサ６０が電気的に接続されている。
【００３２】
トレンチ３１は、絶縁膜３２を介して、壁面に導電膜３５が形成される電極用トレンチ３３と、各回路２０の周囲を囲むことで、各回路２０を区画する区画用トレンチ３４と、を有する。図１に示すように、各トレンチ３３，３４は環状を成し、図２に示すように、各トレンチ３３，３４内に絶縁体３６が設けられている。トレンチ３３，３４によって区画された各領域は、トレンチ３３，３４内に設けられた絶縁体３６を介して連結されている。
【００３３】
なお、上記した第１絶縁層２３は、回路２０とのコンタクトを取るための第１導電層２４の一部と回路２０との間に設けられた絶縁膜、及び、絶縁膜３２と絶縁体３６それぞれの一部から成る。そして、例えば第２絶縁層２５は、絶縁体３６と同一材料から成る。上記した絶縁膜、絶縁膜３２、及び、絶縁体３６は、ＳｉＯ２やＳｉＮである。また、導電層２４，２６及び導電膜３５は、金属膜（Ａｌ、Ｗ等）や高濃度に不純物（Ａｓ、Ｐｈｏｓ、Ｂｏｒｏｎ等）を含んだポリシリコンである。
【００３４】
貫通電極３０は、電極用トレンチ３３、及び、電極用トレンチ３３の外形を形作る第１基板１０の壁面に形成された絶縁膜３２上に形成された導電膜３５から成る。図２に示すように、導電膜３５は、接合面１０ａから裏面１０ｂまで延びており、電極用トレンチ３３内の絶縁膜３２の一部に形成されている。導電膜３５は絶縁体３６によって被覆されている。
【００３５】
本実施形態では、図１に示すように、１つの電極用トレンチ３３に電気的に独立した複数の導電膜３５が形成され、複数の貫通電極３０が、１つの電極用トレンチ３３を共有している。また、２つの導電膜３５が絶縁膜３２及び電極用トレンチ３３を構成する壁の一部を介して互いに対向して、コンデンサを構成している。
【００３６】
第２基板５０は、第１半導体層５１、絶縁層５２、及び、第２半導体層５３が順次積層されて成るＳＯＩ基板である。第１半導体層５１はポリシリコン、または単結晶シリコン等より成るが、本実施形態ではポリシリコンを用いた例を示す。第１半導体層５１は、例えば高濃度に不純物（Ａｓ、Ｐｈｏｓ等）を含んだＮ型で、比抵抗が０．００１〜０．１Ω・ｃｍであり、厚さが５〜１００μｍとなっている。
【００３７】
絶縁層５２は酸化シリコン、第２半導体層５３は例えば（１００）面で高濃度に不純物（Ａｓ、Ｐｈｏｓ等）を含んだＮ型で、比抵抗が０．００１〜０．１Ω・ｃｍの単結晶シリコンから成り、その厚さは５０〜５００μｍとなっている。なお、第１半導体層５１、及び、第２半導体層５２は、高濃度に不純物（Ｂｏｒｏｎ等）を含んだ、比抵抗が０．００１〜０．１Ω・ｃｍのＰ型で形成することもできる。
【００３８】
図２に示すように、絶縁層５２には、第１半導体層５１と第２半導体層５３とを電気的に接続するための孔５４が形成されており、この孔５４に充填されたポリシリコンを介して、第１半導体層５１の所定領域と第２半導体層５３とが同電位と成っている。
【００３９】
静電容量式センサ６０は、周知の露光技術を用いて形成されるものである。図２に示すように、静電容量式センサ６０は、絶縁層５２を介さずに第２半導体層５３に対して第１半導体層５１が浮遊した浮遊部６１と、絶縁層５２を介して第２半導体層５３に第１半導体層５１が固定された固定部６２と、固定部６２に形成された電極６３と、を有する。浮遊部６１は、接合面５０ａに沿い互いに直交の関係にあるｘ方向及びｙ方向に、第２半導体層５３に対して変位（振動）可能だが、固定部６２及び電極６３は、第２半導体層５３に対して変位不可能となっている。
【００４０】
本実施形態に係る静電容量式センサ６０は、角速度センサである。図示しないが、浮遊部６１は、ｘ方向において、逆位相で振動する対を成す２つの振動子と、該振動子の一部によって構成される可動電極と、を有する。そして、固定部６２は、ｙ方向において、可動電極と対向する固定電極を有する。振動子がｘ方向に振動している状態で、接合面５０ａに直交するｚ方向に角速度が印加されると、ｙ方向に沿うコリオリ力が振動子に発生する。このコリオリ力によって振動子がｙ方向に変位（振動）すると、その変位（振動）に伴って、振動子の一部である可動電極もｙ方向に変位（振動）する。この結果、可動電極と固定電極との電極間隔が変動し、可動電極と固定電極によって構成されるコンデンサの静電容量が変動する。この静電容量の変動が、静電容量式センサ６０の出力信号として、回路２０に出力される。
【００４１】
電極６３は、図２に示すように、第２配線層２２の第２導電層２６と電気的に接続されており、接合用導電膜９０と同一材料から成る。電極６３は、静電容量式センサ６０と貫通電極３０との電気的な接続を果たす。接合用導電膜の形成材料は、金属（Ａｌ，Ｗ，Ａｕ，Ｔｉ，Ｎｉ，Ｃｕ，Ｐｔ等及びそれらの積層体）、高濃度に不純物を含んだポリシリコン等である。
【００４２】
接合用導電膜９０は、基板１０，５０の機械的な接続だけではなく、第２導電層２６（第１基板１０）と第２基板５０との電気的な接続も果たす。図１に示す第１導電層２４の端部２４ａに一定電圧が印加されることで、電子デバイス１００の所定領域の電位が一定に保たれている。
【００４３】
次に、本実施形態に係る電子デバイス１００の製造方法を図３〜図６に基づいて説明する。先ず、回路２０と第１配線層２１の一部が形成された第１基板１０、及び、静電容量式センサ６０と接合用導電膜９０が形成された第２基板５０を用意する。以上が、準備工程である。
【００４４】
該準備工程後、図３の（ａ）に示すように、第１基板１０の裏面１０ｂから未貫通のトレンチ３１を形成する。この際、未貫通の電極用トレンチ３３と区画用トレンチ３４それぞれを形成する。この際、トレンチ３１の裏面１０ｂ側の開口端は、テーパ状に形成されても良い。以上が、トレンチ形成工程である。
【００４５】
該トレンチ形成工程後、図３の（ｂ）に示すように、トレンチ３１を構成する壁面、及び、裏面１０ｂ上の第１配線層２１それぞれに絶縁膜３２を形成し、絶縁膜３２上に導電膜３５を形成する。絶縁膜３２の厚さは０．５〜３μｍ程度であり、導電膜３５の厚さは、０．１〜２μｍ程度である。以上が、薄膜形成工程であり、特許請求の範囲に記載の絶縁膜形成工程及び導電膜形成工程に相当する。
【００４６】
該薄膜形成工程後、図３の（ｃ）に示すように、導電膜３５を覆う態様で、５〜５０μｍ程度のドライフィルムフォトレジスト９２を、裏面１０ｂ上の導電膜３５に貼り付ける。以上が、レジスト貼り付け工程である。
【００４７】
該レジスト貼り付け工程後、図４の（ａ）に示すように、ドライフィルムフォトレジスト９２を露光、現像、硬化することで、庇状のマスク９３を形成する。この際、トレンチ３１を構成する壁面の絶縁膜３２上に形成された導電膜３５の一部を覆うように、ドライフィルムフォトレジスト９２を加工することで、庇状のマスク９３を形成する。以上が、マスク形成工程である。
【００４８】
該マスク形成工程後、図４の（ｂ）に示すように、Ａｒイオンによるイオンミリエッチング、または、異方性ドライエッチングによって、裏面１０ｂから接合面１０ａに向う方向へのマスク９３の投影位置にある導電膜３５以外の導電膜３５を除去する。こうすることで、トレンチ３１を構成する壁面に形成された絶縁膜３２上に導電膜３５の一部を残す。この際、図１に示すように、１つの電極用トレンチ３３に、電気的に独立した複数の導電膜３５を形成しつつ、２枚の導電膜３５が互いに対向してコンデンサを形成するように、導電膜３５を残す。以上が、導電膜除去工程である。
【００４９】
該導電膜除去工程後、図４の（ｃ）に示すように、マスク９３を除去して、第１配線層２１と導電膜３５を覆い、且つ、トレンチ３３，３４によって区画された各領域を連結するように絶縁体３６を形成する。そして、絶縁体３６の表面を、ＣＭＰ法などによって平坦化する。以上が、絶縁体形成工程である。
【００５０】
該絶縁体形成工程後、図５の（ａ）に示すように、裏面１０ｂ上の絶縁体３６の一部にコンタクト孔を形成し、該コンタクト孔と絶縁体３６上とに第１導電層２４を形成することで、第１配線層２１の全てを形成する。以上が、第１配線層形成工程である。
【００５１】
該第１配線層形成工程後、図５の（ｂ）に示すように、第１基板１０の表面をレジスト膜（図示略）などで保護した状態で、ＣＭＰ法などによって、接合面１０ａをトレンチ３１が貫通し、絶縁膜３２が露出するまで除去する。以上が、除去工程である。
【００５２】
該除去工程後、図５の（ｃ）に示すように、接合面１０ａに、第２絶縁層２５を形成する。そして、第２絶縁層２５の一部にコンタクト孔を形成し、該コンタクト孔と第２絶縁層２５上とに第２導電層２６を形成することで、第２配線層２２を形成する。以上が、第２配線層形成工程である。
【００５３】
該第２配線層形成工程後、電極６３、接合用導電膜９０、及び、第２導電層２６における電極６３、接合用導電膜９０との対向部位の表面を例えばＡｒイオン等で活性化する。そして、図６に示すように、１気圧よりも低い例えば真空状態、常温下で、活性化した電極６３と第２導電層２６、及び、接合用導電膜９０と第２導電層２６を接触させる。こうすることで、２つの基板１０，５０を常温にて直接接合し、封止空間９１内に静電容量式センサ６０を配置する。以上が、接合工程である。なお、この接合では、上記のように直接接合以外に、半田、共晶結合、導電性接着剤等の部材を介して接合しても良い。上記各工程を経ることで、電子デバイス１００が製造される。
【００５４】
次に、本実施形態に係る電子デバイス１００の作用効果を説明する。上記したように、貫通電極３０は、電極用トレンチ３３、及び、電極用トレンチ３３の外形を形作る第１基板１０の壁面に形成された絶縁膜３２上に形成された導電膜３５から成る。そして、導電膜３５は、電極用トレンチ３３内の絶縁膜３２の一部に形成されている。これによれば、電極用トレンチ内の絶縁膜の全てに導電膜が形成された構成と比べて、導電膜３５と絶縁膜３２との接触面積が小さいので、絶縁膜３２と導電膜３５の線膨張係数差によって生じる熱応力が、回路２０や静電容量式センサ６０に印加されることが抑制される。これにより、熱応力による静電容量変化が抑制され、静電容量式センサ６０の出力精度の低下が抑制される。また、熱応力による抵抗値の変動（ピエゾ抵抗効果）、トランジスタ等の特性変動が抑制され、回路２０の出力精度の低下が抑制される。
【００５５】
１つの電極用トレンチ３３に電気的に独立した複数の導電膜３５が形成され、複数の貫通電極３０が、１つの電極用トレンチ３３を共有している。これによれば、複数の貫通電極が電極用トレンチを共有しない構成と比べて、基板１０，５０の体格の増大が抑制され、電子デバイス１００の体格の増大が抑制される。
【００５６】
２つの導電膜３５が絶縁膜３２及び電極用トレンチ３３を構成する壁の一部を介して互いに対向して、コンデンサを構成している。これによれば、貫通電極の構成要素とは異なる導電膜を用いてコンデンサを独立して形成する構成と比べて、基板１０，５０の体格の増大が抑制され、電子デバイス１００の体格の増大が抑制される。また、例えば、コンデンサを構成する一方の導電膜３５をグランドに接続し、他方の導電膜３５を回路２０の信号を外部に出力する電極として活用すれば、出力配線にローパスフィルタが擬似的に形成されることとなるので、回路２０の出力信号に含まれる高周波数ノイズを除去することができる。
【００５７】
区画用トレンチ３４によって、各回路２０が区画されている。これによれば、各回路２０が絶縁分離されるので、各回路２０の電気的な接合が弱まる。これにより、回路２０に不具合が生じることが抑制される。
【００５８】
導電膜３５が絶縁体３６によって被覆されている。これによれば、導電膜３５に導電性の異物が付着した結果、意図しない配線と貫通電極３０とが電気的に接続される、という不具合が生じることが抑制される。
【００５９】
静電容量式センサ６０が封止空間９１内に配置されている。これによれば、静電容量式センサ６０が封止空間９１内に保護される。
【００６０】
封止空間９１は、１気圧よりも低い低圧状態、例えば真空状態となっている。これによれば、封止空間９１内の圧力が、外部温度の変動によって変動することが抑制され、圧力変化によって静電容量式センサ６０に不具合が生じることが抑制される。また、接合用導電膜９０と基板１０，５０との機械的な接続部位に応力が印加されることが抑制され、封止空間９１の気密性が損なわれることが抑制される。
【００６１】
静電容量式センサ６０は、角速度センサであり、１気圧よりも低い、例えば真空状態の封止空間９１内に配置されている。上記したように、静電容量式センサ６０はｘ方向に振動する振動子を有するが、振動子の周囲の気圧が高いと、粘性のために、振動子のｘ方向の振動が検出方向であるｙ方向に漏れて、角速度の検出精度が低下する虞がある。これに対して、本実施形態では、静電容量式センサ６０が１気圧よりも低い封止空間９１内に配置されている。したがって、上記したｘ方向の振動のｙ方向への漏れによって、角速度の検出精度が低下する、という不具合が生じることが抑制される。
【００６２】
マスク９３は、ドライフィルムフォトレジスト９２から成る。マスク９３の原材料としては、液状のネガ型レジストを採用することもできる。ただ、この場合、庇状にマスク９３を形成するためには、庇状とするレジストに光を照射することによって固化した後、他の不要なレジストを除去しなくてはならず、マスク形成工程が煩雑となる。また、トレンチ３１内にレジストが入り込むこととなり、トレンチ３１に入り込んだレジストを除去することが困難となる虞がある。これに対して、本実施形態のように、マスク９３の原材料としてドライフィルムフォトレジスト９２を採用すれば、光を照射しなくとも良く、トレンチ３１内にドライフィルムフォトレジスト９２が入り込まないので、マスク形成工程が煩雑と成ることが抑制される。
【００６３】
以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
【００６４】
本実施形態では、図２に示すように、区画用トレンチ３４内の全てに絶縁体３６が設けられた例を示した。しかしながら、図７の（ａ），（ｂ）に示すように、区画用トレンチ３４内の一部に絶縁体３６が設けられた構成が好ましい。この構成は、除去工程よりも後に実施される第２配線層形成工程後、区画用トレンチ３４に設けられた絶縁体３６の一部を除去する絶縁体除去工程、及び、上記した接合工程を実施することで実現される。これによれば、区画用トレンチ３４内の全てに絶縁体３６が設けられた構成と比べて、絶縁体３６と壁面との間に作用する応力が小さくなり、回路２０に印加される応力が小さくなる。また、各回路２０の間の誘電率が低くなるので、回路２０の間に形成される寄生容量の容量値が小さくなり、各回路２０の電気的な接合が弱まる。これにより、回路２０に不具合が生じることが抑制される。図７は、電子デバイスの製造方法の変形例を説明するための断面図であり、（ａ）は絶縁体除去工程、（ｂ）は接合工程を示す。
【００６５】
本実施形態では、図１に示すように、２つの導電膜３５が絶縁膜３２及び電極用トレンチ３３を構成する壁の一部を介して互いに対向して、コンデンサを構成している例を示した。しかしながら、図８及び図９に示すように、２つの導電膜３５が、絶縁膜３２、電極用トレンチ３３を構成する壁の一部、及び、絶縁体３６を介して互いに対向して、コンデンサが構成されても良い。この変形例では、図９に示すように、コンデンサを構成する一方の導電膜３５が回路２０と電気的に接続され、他方の導電膜３５が基板１０，５０と電気的に接続されている。なお、図示しないが、２つの導電膜３５が、絶縁体３６のみを介して互いに対向して、コンデンサが構成されても良い。図８は、電子デバイスの変形例を示す上面図である。図９は、図８のＩＸ−ＩＸ線に沿う断面図である。
【００６６】
本実施形態では、第１基板１０が半導体基板である例を示した。しかしながら、図９に示すように、第１基板１０としては、ＳＯＩ基板を採用することもできる。この構成の場合、区画用トレンチ３４とＳＯＩ基板を構成する絶縁層とによって、回路２０が囲まれるので、回路２０間の電気絶縁性が向上される。
【００６７】
本実施形態では、電極用トレンチ３３が環状である例を示した。しかしながら、電極用トレンチ３３の形状としては、上記例に限定されない。例えば、図１０及び図１１に示すように、電極用トレンチ３３の形状としては、矩形状、弧状などを採用することができる。図１０及び図１１は、電極用トレンチの変形例を示す上面図である。なお、図１１では、変形部位を明瞭とするために、電極用トレンチ３３のみを図示している。
【００６８】
本実施形態では、図１に示すように、導電膜３５が平面矩形状である例を示した。しかしながら、導電膜３５の平面形状としては、上記例に限定されない。例えば、図１２に示すように、導電膜３５の平面形状としては、平面コの字状、平面Ｌ字状を採用することができる。図１２は、導電膜の変形例を示す上面図である。
【００６９】
本実施形態では、絶縁膜３２に形成された導電膜３５の形状が矩形である例を示した。しかしながら、導電膜３５の形状としては、上記例に限定されない。例えば、図１３及び図１４に示すように、導電膜３５の形状としては、トレンチ３１を構成する壁面の絶縁膜３２上に形成され、複数に分割された分割部３５ａと、裏面１０ｂ側に形成され、複数に分割された分割部３５ａを連結する連結部３５ｂと、を有する形状を採用することができる。このような形状の導電膜３５を形成するには、図１４の（ａ）に示すマスク９３を用いる。上記した形状の場合、導電膜におけるトレンチを構成する壁面の絶縁膜上に形成された部位が１つの部位から成る構成と比べて、導電膜３５と絶縁膜３２との接触面積が小さくなるので、絶縁膜３２と導電膜３５の線膨張係数差によって生じる熱応力が、回路２０及び静電容量式センサ６０に印加されることが抑制される。これにより、回路２０及び静電容量式センサ６０に不具合が生じることが抑制される。図１３は、導電膜の変形例を示す上面図である。図１４は、図１３に示す導電膜を説明するための斜視図であり、（ａ）はマスク、（ｂ）は導電膜を示す。なお、図１３では、連結部３５ｂを省略している。ちなみに、連結部３５ｂは、接合面１０ａ側に形成されていても良い。
【００７０】
本実施形態では、図１に示すように、導電膜３５が電極用トレンチ３３を構成する壁面の絶縁膜３２上のみに形成された例を示した。しかしながら、図１３に示すように、導電膜３５が区画用トレンチ３４を構成する壁面の絶縁膜３２上に形成された構成を採用することもできる。この場合、区画用トレンチ３４は、回路２０を区画すると共に、貫通電極３０の一部を担う機能を果たす。図１３に示す変形例では、区画用トレンチ３４を構成する壁面の絶縁膜３２上に、回路２０を囲むように複数の導電膜３５が形成されている。これによれば、区画用トレンチ３４に形成された導電膜３５によって、回路２０が電気的に遮蔽され、ＥＭＣが向上される。
【００７１】
本実施形態では、図２に示すように、封止空間９１内に静電容量式センサ６０のみが配置される例を示した。しかしながら、図１５に示すように、封止空間９１内に、静電容量式センサ６０だけではなく回路２０が配置されても良い。これによれば、回路２０も封止空間９１内に保護される。この場合、回路２０は、接合面１０ａ側の表層に形成される。図１５は、電子デバイスの変形例を示す断面図である。なお、図１５に示す構成の場合、回路２０の信号とセンサ６０の信号を各々独立して外部に出力しても良い。また、回路２０からセンサ６０への電源供給、回路２０でセンサ６０の信号増幅、処理等をおこなってから貫通電極３０を通して外部に出力しても良い。こうすることにより、外乱の影響を受けることなく安定した出力を得ることが出来る。
【００７２】
本実施形態では、第１基板１０が半導体基板であり、第１基板１０に回路２０と貫通電極３０とが形成された例を示した。しかしながら、第１基板１０としては、シリコンと熱膨張係数が同等のガラス基板、セラミック基板などを採用することができる。ただ、この場合、第１基板１０に回路２０は形成されない。
【００７３】
以下、図１６〜図１９に基づいて、第１基板１０がガラス基板である場合の電子デバイス１００の製造方法を説明する。先ず、第１基板１０、及び、静電容量式センサ６０と接合用導電膜９０が形成された第２基板５０を用意する。以上が、準備工程である。
【００７４】
該準備工程後、図１６の（ａ）に示すように、第１基板１０の裏面１０ｂから未貫通のトレンチ３１を形成する。以上が、トレンチ形成工程である。
【００７５】
該トレンチ形成工程後、図１６の（ｂ）に示すように、トレンチ３１を構成する壁面及び裏面１０ｂ上に導電膜３５を形成する。以上が、導電膜形成工程である。
【００７６】
該導電膜形成工程後、導電膜３５を覆う態様でドライフィルムフォトレジスト９２を、裏面１０ｂ上の導電膜３５に貼り付ける。そして、図１６の（ｃ）に示すように、ドライフィルムフォトレジスト９２を露光、現像、硬化することで、庇状のマスク９３を形成する。この際、トレンチ３１を構成する壁面の絶縁膜３２上に形成された導電膜３５の一部を覆うように、ドライフィルムフォトレジスト９２を加工することで、庇状のマスク９３を形成する。以上が、マスク形成工程である。
【００７７】
該マスク形成工程後、図１７の（ａ）に示すように、裏面１０ｂから接合面１０ａに向う方向へのマスク９３の投影位置にある導電膜３５以外の導電膜３５を除去する。こうすることで、トレンチ３１を構成する壁面上に導電膜３５の一部を残す。以上が、導電膜除去工程である。
【００７８】
該導電膜除去工程後、図１７の（ｂ）に示すように、マスク９３を除去して、裏面１０ｂと導電膜３５を覆い、且つ、トレンチ３１内を充填するように絶縁体３６を形成する。そして、絶縁体３６の表面を、ＣＭＰ法などによって平坦化して、導電膜３５の一部を露出させる。以上が、絶縁体形成工程である。
【００７９】
該絶縁体形成工程後、図１７の（ｃ）に示すように、接合面１０ａをトレンチ３１が貫通し、絶縁体３６及び導電膜３５の一部が露出するまで除去する。以上が、除去工程である。
【００８０】
該除去工程後、図１８の（ａ）に示すように、第１配線層２１を裏面１０ｂに形成し、第２配線層２２を接合面１０ａに形成する。以上が、配線層形成工程である。
【００８１】
該配線層形成工程後、電極６３、接合用導電膜９０、及び、第２導電層２６における電極６３、接合用導電膜９０との対向部位の表面を活性化する。そして、図１８の（ｂ）に示すように、活性化した電極６３と第２導電層２６、及び、接合用導電膜９０と第２導電層２６を接触させる。こうすることで、２つの基板１０，５０を直接接合し、封止空間９１内に静電容量式センサ６０を配置する。以上が、接合工程である。
【００８２】
上記工程を経ることで、電子デバイス１００が製造される。なお、図１６は、電子デバイスの製造方法の変形例を説明するための断面図であり、（ａ）はトレンチ形成工程、（ｂ）は導電膜形成工程、（ｃ）はマスク形成工程を示す。図１７は、電子デバイスの製造方法の変形例を説明するための断面図であり、（ａ）は導電膜除去工程、（ｂ）は絶縁体形成工程、（ｃ）は除去工程を示す。図１８は、電子デバイスの製造方法の変形例を説明するための断面図であり、（ａ）は配線層工程、（ｂ）は接合工程を示す。
【００８３】
本実施形態では、第１基板１０に回路２０が形成され、第２基板５０に静電容量式センサ６０が形成された例を示した。しかしながら、図１９〜図２２に示すように、第１基板１０と第２基板５０の両方に、回路２０が形成された構成を採用することもできる。図１９は、第１基板の変形例を示す上面図である。図２０は、第２基板の変形例を示す上面図である。図２１は、第１基板の貫通電極を説明するための上面図である。図２２は、図１９に示す第１基板と図２０に示す第２基板とが接合されて成る電子デバイスの概略構成を示す断面図である。なお、基板１０，５０それぞれの回路２０が対向した構成の場合、基板１０，５０それぞれの回路２０を接続して、回路処理した後、貫通電極３０を通して外部に出力しても良い。
【００８４】
本実施形態では、貫通電極３０が第１基板１０だけに形成された例を示した。しかしながら、第１基板１０だけではなく、第２基板５０にも貫通電極３０が形成されていても良い。また、第２基板５０だけに貫通電極３０が形成されていても良い。
【００８５】
本実施形態では、基板１０，５０それぞれに、特許請求の範囲に記載の素子（回路２０、静電容量式センサ６０）が形成された例を示した。しかしながら、基板１０，５０のいずれか一方に素子が形成された構成を採用することもできる。
【００８６】
本実施形態では、静電容量式センサ６０が、角速度センサである例を示した。しかしながら、静電容量式センサ６０としては、上記例に限定されず、静電容量変化に物理量を検出するセンサであれば、適宜採用することができる。例えば、加速度センサなどに採用することができる。
【符号の説明】
【００８７】
１０・・・第１基板
２０・・・回路
３０・・・貫通電極
３１・・・トレンチ
３２・・・絶縁膜
３３・・・電極用トレンチ
３４・・・区画用トレンチ
３５・・・導電膜
５０・・・第２基板
６０・・・静電容量式センサ
１００・・・電子デバイス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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