(57)【特許請求の範囲】
【請求項１】
入力増幅器（２）の自動利得制御のための電子回路（１）であって、
前記電子回路は自動利得制御ループ内に、第１の基準信号（ＶR）を、前記入力増幅器の出力信号の振幅レベルに関係する第２の信号（ＶP）と比較するための非線形増幅器-比較器（４）を含み、
前記非線形増幅器-比較器（４）によって前記入力増幅器の利得の動的、アナログ、デュアルスロープ適応化を行うことができ、
前記非線形増幅器-比較器（４）は、第１のタイプの伝導性を有する第１の入力トランジスタ（Ｍ１）を有する第１の分岐を含み、前記第１の入力トランジスタ（Ｍ１）は、供給電圧源の負端子（ＶSS）と正端子（ＶDD）の間の、第１のタイプの伝導性を有する第１の分極トランジスタ（Ｍ５）と、電流ミラーの第２のタイプの伝導性を有する第１のダイオード接続トランジスタ（Ｍ３）との間に直列に配設され、前記第１の入力トランジスタ（Ｍ１）のゲート又はベースは前記第１の信号（ＶR）又は前記第２の信号（ＶP）を受信することができること、
前記非線形増幅器-比較器（４）は、第１のタイプの伝導性を有する第２の入力トランジスタ（Ｍ２）を有する第２の分岐を含み、前記第２の入力トランジスタ（Ｍ２）は、前記供給電圧源の前記負端子（ＶSS）と前記正端子（ＶDD）との間の、第１のタイプの伝導性を有する第２の分極トランジスタ（Ｍ６）と、前記電流ミラーの第２のタイプの伝導性を有する第２のトランジスタ（Ｍ４）との間に直列に配設され、前記第２の分極トランジスタ（Ｍ６）のゲート又はベースは前記第１の分極トランジスタ（Ｍ５）のゲート又はベースに接続されて分極電圧（ＶB）によって給電され、前記電流ミラーの前記第２のトランジスタ（Ｍ４）のゲート又はベースは前記電流ミラーの前記第１のダイオード接続トランジスタ（Ｍ３）のゲート又はベースに接続され、前記第２の入力トランジスタ（Ｍ２）のゲート又はベースは、前記第２の基準信号（ＶP）又は前記第１の信号（ＶR）のうち前記第１の入力トランジスタ（Ｍ１）が受信するものとは異なるものを受信することができること、並びに
前記非線形増幅器-比較器（４）は、前記第１の入力トランジスタ（Ｍ１）のソース又はエミッタを前記第２の入力トランジスタ（Ｍ２）のソース又はエミッタに接続して、前記第１の入力信号（ＶR）と前記第２の入力信号（ＶP）との間の偏移が所定の閾値より大きい又は小さい場合に、前記増幅器-比較器が、前記第２の入力トランジスタ（Ｍ２）のドレイン又はコレクタを介して、デュアルスロープ利得調整信号（ＩOUT）を出力できるようにする、少なくとも１つの非線形相互コンダクタンス要素（ＲNL）を含むこと
を特徴とする、電子回路（１）。
【請求項２】
前記第１の入力トランジスタ（Ｍ１）及び前記第２の入力トランジスタ（Ｍ２）は、ＮＭＯＳトランジスタであること、
前記第１の分極トランジスタ（Ｍ５）及び前記第２の分極トランジスタ（Ｍ６）は、ＮＭＯＳトランジスタであること、並びに
前記第１の電流ミラートランジスタ（Ｍ３）及び前記第２の電流ミラートランジスタ（Ｍ４）は、ＰＭＯＳトランジスタであること
を特徴とする、請求項１に記載の電子回路（１）。
【請求項３】
前記第１の分極トランジスタ（Ｍ５）及び前記第２の分極トランジスタ（Ｍ６）のソースは、前記供給電圧源の前記負端子（ＶSS）に直接接続されること、並びに
前記電流ミラーの前記第１のトランジスタ（Ｍ３）及び前記第２のトランジスタ（Ｍ４）のソースは、は、前記供給電圧源の前記正端子（ＶDD）に直接接続されること
を特徴とする、請求項２に記載の電子回路（１）。
【請求項４】
前記第１の入力トランジスタ（Ｍ１）及び前記第２の入力トランジスタ（Ｍ２）は、ＰＭＯＳトランジスタであること、
前記第１の分極トランジスタ（Ｍ５）及び前記第２の分極トランジスタ（Ｍ６）は、ＰＭＯＳトランジスタであること、並びに
前記第１の電流ミラートランジスタ（Ｍ３）及び前記第２の電流ミラートランジスタ（Ｍ４）は、ＮＭＯＳトランジスタであること
を特徴とする、請求項１に記載の電子回路（１）。
【請求項５】
前記第１の分極トランジスタ（Ｍ５）及び前記第２の分極トランジスタ（Ｍ６）の前記ソースは、前記供給電圧源の前記正端子（ＶDD）に直接接続されること、並びに
前記電流ミラーの前記第１のトランジスタ（Ｍ３）及び前記第２のトランジスタ（Ｍ４）の前記ソースは、前記供給電圧源の前記負端子（ＶSS）に直接接続されること
を特徴とする、請求項４に記載の電子回路（１）。
【請求項６】
前記非線形相互コンダクタンス要素は、前記第１の入力トランジスタ（Ｍ１）の前記ソース又は前記エミッタと前記第２の入力トランジスタ（Ｍ２）の前記ソース又は前記エミッタとの間に直列接続されている、同一のタイプの伝導性を有する２対のトランジスタ（Ｍ７、Ｍ８、Ｍ９、Ｍ１０）から形成されることを特徴とする、請求項１に記載の電子回路（１）。
【請求項７】
前記２つのトランジスタの対（Ｍ７、Ｍ８、Ｍ９、Ｍ１０）はＮＭＯＳトランジスタから形成されること、
第１のトランジスタの対の２つの前記トランジスタ（Ｍ７、Ｍ８）のソースは、前記第１の入力トランジスタ（Ｍ１）の前記ソース又は前記エミッタに接続されること、
前記第１のトランジスタの対の２つの前記トランジスタ（Ｍ７、Ｍ８）のドレインは、第２のトランジスタ（M９、M１０）の対の２つの前記トランジスタ（Ｍ９、Ｍ１０）のソースに接続されること、
前記第２のトランジスタ対の２つの前記トランジスタ（Ｍ９、Ｍ１０）のドレインは、前記第２の入力トランジスタ（Ｍ２）の前記ソース又は前記エミッタに接続されること、
前記第１のトランジスタの対の第１の前記トランジスタ（Ｍ７）のゲート及び前記第２のトランジスタの対の第１の前記トランジスタ（Ｍ９）のゲートは、前記第１の入力トランジスタ（Ｍ１）のゲート又はベースに接続されること、並びに
前記第１のトランジスタの対の第２の前記トランジスタ（Ｍ８）のゲート及び前記第２のトランジスタの対の第２の前記トランジスタ（Ｍ１０）のゲートは、前記第２の入力トランジスタ（Ｍ２）の前記ゲート又は前記ベースに接続されること
を特徴とする、請求項６に記載の電子回路（１）。
【請求項８】
前記非線形相互コンダクタンス要素は、第１のダイオード接続トランジスタ（Ｍ１７）、前記第１のダイオード接続トランジスタ（Ｍ１７）とは反対の第２のダイオード接続トランジスタ（Ｍ１８）、及び抵抗（ＲSS）で形成され、
前記第１のダイオード接続トランジスタ（Ｍ１７）、前記第２のダイオード接続トランジスタ（Ｍ１８）、及び前記抵抗（ＲSS）は全て並列に接続され、前記第１の入力トランジスタ（Ｍ１）及び前記第２の入力トランジスタ（Ｍ２）の前記ソース又は前記エミッタに接続される
ことを特徴とする、請求項１に記載の電子回路（１）。
【請求項９】
前記第１のダイオード接続トランジスタ（Ｍ１７）及び前記第２のダイオード接続トランジスタ（Ｍ１８）は、ＰＭＯＳトランジスタであること、
前記第１のダイオード接続トランジスタ（Ｍ１７）のソースは、前記第２の入力トランジスタ（Ｍ２）の前記ソース又は前記エミッタに接続されること、
前記第１のダイオード接続トランジスタ（Ｍ１７）のゲート及びドレインは、前記第１の入力トランジスタ（Ｍ１）の前記ソース又は前記エミッタに接続されること、
前記第２のダイオード接続トランジスタ（Ｍ１８）のソースは、前記第１の入力トランジスタ（Ｍ１）の前記ソース又は前記エミッタに接続されること、並びに
前記第２のダイオード接続トランジスタ（Ｍ１８）のゲート及びドレインは、前記第２の入力トランジスタ（Ｍ２）の前記ソース又は前記エミッタに接続されること
を特徴とする、請求項８に記載の電子回路（１）。
【請求項１０】
前記非線形相互コンダクタンス要素は、前記第１の入力トランジスタ（Ｍ１）及び前記第２の入力トランジスタ（Ｍ２）の前記ソース又は前記エミッタに接続された抵抗（ＲSS）、第１のタイプの伝導性を有する第１の適応化トランジスタ（Ｍ１３）、及び第１のタイプの伝導性を有する第２の適応化トランジスタ（Ｍ１４）から形成されること、
前記第１の適応化トランジスタ（Ｍ１３）のソース又はエミッタは、前記第１の入力トランジスタ（Ｍ１）の前記ソース又は前記エミッタに接続されること、
前記第１の適応化トランジスタ（Ｍ１３）のドレイン又はコレクタは、前記第２の入力トランジスタ（Ｍ２）の前記ドレイン又は前記コレクタに接続されること、
前記第２の適応化トランジスタ（Ｍ１４）のソース又はエミッタは、前記第２の入力トランジスタ（Ｍ２）の前記ソース又は前記エミッタに接続されること、
前記第２の適応化トランジスタ（Ｍ１４）のドレイン又はコレクタは、前記第１の入力トランジスタ（Ｍ１）のドレイン又はコレクタに接続されること、並びに
前記第１の適応化トランジスタ（Ｍ１３）及び前記第２の適応化トランジスタ（Ｍ１４）のゲート又はベースは、前記非線形増幅器-比較器（４）の前記デュアルスロープ利得適応化閾値を適応化するための適応化電圧（ＶCLIP）を受信するために、相互に接続されること
を特徴とする、請求項１に記載の電子回路（１）。
【請求項１１】
前記非線形増幅器-比較器（４）の所定の前記デュアルスロープ利得適応化閾値は、基準電圧である前記第１の基準信号（ＶR）と、前記入力増幅器（２）の出力に接続されるピーク検出器（３）の出力において送達されるピーク電圧である前記第２の基準信号（ＶP）との間の偏移に応じて設定され、
前記ピーク電圧（ＶP）が前記基準電圧（ＶR）から５又は１０％以上異なる場合、急峻な勾配での利得適応化について前記所定の閾値は超過され、一方で、前記所定の閾値未満の電圧偏移について、前記利得適応化は緩やかな勾配で実行される
ことを特徴とする、請求項１〜１０のいずれか１項に記載の電子回路（１）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅器の自動利得制御のための電子回路に関する。電子回路の入力増幅器の利得は自動利得制御ループにおいて、特に利得適応速度を増大させて電子回路の安定性を維持するためのデュアルスロープ適応化を用いて適応化される。
【背景技術】
【０００２】
従来の様式では、特にデータ又は制御信号の受信のために、このタイプの電子回路１は入力増幅器２の自動利得制御のための図１に示す電子構成部品を備えてよい。この入力増幅器２はデータ及び／又は制御信号を受信するアンテナ（図示せず）に直接又は整形ステージを介して接続される。入力増幅器２は入力信号ＶINを、アンテナが拾った１つ又は複数の信号に基づいて、適応化された利得を有する自動利得制御ループで増幅する。入力信号のキャリア周波数に応じた交番信号である出力信号ＶOUTは、従来のピーク検出器３に供給される。ピーク検出器３は整流信号ＶPを出力し、この整流信号ＶPは連続信号であってよく、入力増幅器２によって増幅される入力信号ＶINの振幅を示す。この整流信号ＶPをピーク検出器３のキャパシタＣPに保持してよい。
【０００３】
電子回路１は更に増幅器−比較器４を含み、これは入力増幅器２が増幅した信号ＶOUTの振幅を示す整流信号ＶPと、基準信号ＶRとの間のエラーを決定する。整流信号及び基準信号は一般に、増幅器−比較器４の入力に供給される整流電圧ＶP及び基準電圧ＶRである。整流電圧ＶPは増幅器−比較器４の負入力に供給され、その一方で基準電圧ＶRは増幅器−比較器４の正入力に供給される。２つの比較電圧間で決定されたエラーに従って、適応電流又は電圧ＶAGCの形態の適応信号が増幅器−比較器４によって入力増幅器へと送達され、これによって上記入力増幅器２の出力を適応化する。増幅器−比較器の出力信号が電流の形態である場合、増幅器−比較器４の出力に積分キャパシタＣINTも配設する。この増幅器−比較器４は、相互コンダクタンスユニット又はＯＴＡ（演算相互コンダクタンス増幅器）として定義してよい。入力増幅器２の利得は、整流電圧ＶPと基準電圧ＶRの間の差異がほぼゼロになるまで、安定動作値に適応化される。
【０００４】
図１には示していないが、電子回路の入力増幅器２の出力はミキサユニットに接続することができる。ミキサユニットは局部発振器からの少なくとも１つの発振信号を用いて、アンテナが拾って入力増幅器が増幅した信号の周波数を変換することができる。従って、復調器でのデータ又は制御信号復調動作の前に、ミキサユニットが出力した１つ又は複数の中間信号を低周波数に変換することができ、ベース帯域にまで直接変換することさえできる。データを適切に復調できるようにするために、入力増幅器が増幅した信号の振幅を自動利得制御ループに適応させなければならない。
【０００５】
所期の入力された信号の振幅と基準信号の振幅との間に有意な差異が存在する場合、全てのデータ復調動作を実行するために、入力増幅器の利得の迅速な適応が必要である。従って、電子回路の安定動作ポイントを迅速に達成するために、自動利得制御ループの設定時間を減少させなければならない。
【０００６】
これに関して、利得適応の迅速な設定を用いた無線受信機の自動利得制御のための電子回路を開示している特許文献１を挙げることができる。電子回路は利得を適応させることができる入力増幅器を含む。入力増幅器は、アンテナが拾って整形ステージでフィルタリング及び整形された信号を受信する。増幅器の出力信号を復調器に接続し、アンテナが拾った信号のデータを決定する。復調器の出力信号は出力電圧であってよく、これを第１の比較器において第１の基準レベルと比較し、第２の比較器において第２の基準レベルと比較する。第２の基準レベルは、第１の基準レベルより大きくなるよう定義する。各比較器の出力は、入力増幅器の利得制御端末に接続される。
【０００７】
第１の比較器は第１の比較電流を伝達するが、これは第２の比較器の第２の比較電流より小さい。復調器の出力電圧が第１の閾値レベルと第２の閾値レベルとの間にある場合、増幅器の利得の設定を低くする。しかしながら、復調器の出力電圧が第２の閾値レベルより高い場合、入力増幅器の利得の迅速な設定を行うために２つの比較器の２つの電流を加算する。このようにして、自動利得制御ループにおいてデュアルスロープ適応化を行う。しかしながら、このタイプの電子回路の設計は、自動利得制御の設定時間を減少させるには比較的複雑であり、これがひとつの欠点である。その上、復調器の出力電圧が第１の閾値レベルより低い場合には迅速な利得の適応化を容易には考えることができず、これが別の欠点である。
【０００８】
また、狭帯域システムのための高速応答自動利得制御電子回路を開示している特許文献２を挙げてもよい。電子回路は特に入力増幅器を含み、その利得は自動利得制御ループにおいて適応化することができる。入力増幅器はアンテナが拾った信号からの入力信号を増幅して、増幅信号を低周波数変換のためにミキサに送達する。ミキサは、同相基底帯域信号Ｉ及び直交基底帯域信号Ｑで形成される基底帯域信号を出力する。ＡＧＣループ検出器は、出力信号を積分キャパシタに送達するために、同相信号及び直交信号の２乗の和のレベルを設定する。この積分キャパシタは、駆動デバイスを介して入力増幅器の利得制御端末に接続される。
【０００９】
ＡＧＣ制御ループが閉状態である時に、検出レベルが所望の入力信号レベルに対して高い場合、入力増幅器の利得を適応化するために放物線状適応化が行われ、これによって自動利得制御ループの設定時間が減少する。しかしながら、自動利得制御ループでこの適応化を実行するためには、比較的複雑な数多くの電子構成部品を使用しなければならず、これがひとつの欠点である。更に、これによって電子回路の電気的試験が容易になることはなく、これが別の欠点である。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特許出願第２００９／０１１７８６８Ａ１号
【特許文献２】米国特許出願第２００４／０００９７５８Ａ１号
【発明の概要】
【発明が解決しようとする課題】
【００１１】
従って本発明の目的は、少なくとも１つの入力増幅器の自動利得制御のための電子回路を提供することによって、上述の先行技術の欠点を克服することであり、この電子回路はコンパクトであり、実装が容易であり、デュアルスロープ適応化によって増幅器の利得を迅速に適応化することができる。
【課題を解決するための手段】
【００１２】
従って本発明は、少なくとも１つの入力増幅器の自動利得制御のための電子回路に関し、この電子回路は独立請求項１に記載の特徴を含む。
【００１３】
少なくとも１つの入力増幅器の自動利得制御のための電子回路の具体的な実施形態は、従属請求項２〜１１に定義されている。
【００１４】
少なくとも１つの入力増幅器の自動利得制御のための電子回路の１つの利点は、これが極めてコンパクトであり、入力増幅器の利得のデュアルスロープアナログ適応化を提供することができ、この適応化の設定時間を極めて短くすることができるという事実にある。入力信号レベルのいずれの遷移中、適応化の動作開始時間を加速させるために、自動利得制御ループには動的かつアナログの利得増大が存在する。しかしながら、ループの利得は電子回路の安定動作利得に向かって減少する。
【００１５】
ループ内でこのデュアルスロープ適応化を実行するために、非線形増幅器−比較器において、少なくとも１つの非線形アナログ相互コンダクタンス要素を用いる。この非線形相互コンダクタンス要素は、非線形増幅器−比較器の入力信号の偏移が所定の閾値より低い場合には低い相互コンダクタンス値を有する。しかしながら、この非線形相互コンダクタンス要素は、非線形増幅器−比較器の入力信号が所定の閾値より高い場合には高い相互コンダクタンス値を有し、これによって素早く安定したデュアルスロープ適応化が定義される。
【００１６】
有利には、入力増幅器の利得のデュアルスロープ適応化のために非線形増幅器−比較器を用いることにより、自動利得制御ループの迅速な利得設定のために動作開始時間を削減する。結果として、電子回路で処理される入力信号のデータ速度が低い場合であっても、集積回路製造方法の最終段階においてこのタイプの電子回路の迅速な電気的試験を実行することも可能となる。
【００１７】
少なくとも１つの入力増幅器の自動利得制御のための電子回路の目的、利点及び特徴は、図面に例示した非限定的な実施形態に基づく以下の説明においてより明らかになるであろう。
【図面の簡単な説明】
【００１８】
【図１】図１は、上述の通り、増幅器のための自動利得制御電子回路の電子構成部品の概略図である。
【図２】図２は、本発明による入力増幅器のための自動利得制御電子回路のエラー信号のための非線形増幅器−比較器の概略図である。
【図３】図３は、本発明による入力増幅器のための自動利得制御電子回路のエラー信号のための非線形増幅器−比較器の第１の詳細な実施形態である。
【図４】図４は、本発明による入力増幅器のための自動利得制御電子回路のエラー信号のための非線形増幅器−比較器の第２の詳細な実施形態である。
【図５】図５は、本発明による入力増幅器のための自動利得制御電子回路のエラー信号のための非線形増幅器−比較器の第３の詳細な実施形態である。
【図６】図６は、本発明による入力増幅器のための自動利得制御電子回路の非線形増幅器−比較器のエラー信号に基づく、入力増幅器の利得適応化グラフである。
【発明を実施するための形態】
【００１９】
以下の説明では、入力増幅器のための自動利得制御電子回路の、当該技術分野で当業者に公知の全ての電子構成部品については、簡略化した様式でしか説明しない。電子回路は上述の図１を参照して説明したものと同様の構成部品を含んでよいが、エラー信号と相関して入力増幅器２のデュアルスロープアナログ利得適応化を行うことができる非線形増幅器−比較器４を有する。このＬＮＡ又はＶＧＡ入力増幅器は、アンテナが拾ったＦＳＫ若しくはＰＳＫ無線周波数信号又はその他のタイプの狭帯域信号を増幅することができるものであってよい。これは信号ミキサの後に配設した周波数変換中間信号を増幅するための入力増幅器であってもよい。
【００２０】
よって図２は、入力増幅器のデュアルスロープ自動利得制御のための電子回路の非線形増幅器−比較器を大まかに示す。非線形増幅器−比較器は、供給電圧源（図示せず）の正端子ＶDDと負端子ＶSSとの間のトランジスタの直列配置を有する２つの分岐で形成される。電子回路の供給電圧は好ましくは１．２Ｖ〜３．６Ｖに設定してよく、これは当然、例えばバイポーラ技術又はＣＭＯＳ技術であってよい使用する半導体技術に左右される。使用する半導体技術に応じて、供給電圧は約０．８Ｖの値を有してよい。
【００２１】
第１の分岐では、非線形増幅器−比較器は第１のタイプの伝導性を有する第１の入力トランジスタＭ１を含む。この第１の入力トランジスタＭ１のゲート又はベースは、特定の基準電圧である第１の正入力信号ＶRを受信するための正入力を定義する。この基準電圧ＶRは、入力増幅器の所期の出力信号振幅レベルに応じてプログラムしてよい。
【００２２】
第１の入力トランジスタＭ１のソース又はエミッタは、第１のタイプの伝導性を有する第１の分極トランジスタＭ５のドレイン又はコレクタに接続され、第１の入力トランジスタＭ１のドレイン又はコレクタは電流ミラーの第２のタイプの伝導性を有する第１のダイオード接続トランジスタＭ３に接続される。第１の分極トランジスタＭ５のソース又はエミッタは、供給電圧源の第１の端子に直接接続され、電流ミラーの第１のトランジスタＭ３のソース又はエミッタは供給電圧源の第２の端子に接続される。第１の分極トランジスタＭ５のゲート又はベースは分極電圧ＶBで制御され、これにより、上記第１の分極トランジスタＭ５は第１の分岐において第１の電流源として作用する。
【００２３】
第２の分岐では、非線形増幅器−比較器は第１のタイプの伝導性を有する第２の入力トランジスタＭ２を含む。この第２の入力トランジスタＭ２のゲート又はベースは、第２の負入力信号ＶPを受信するための負入力を定義し、この第２の負入力信号ＶPは、電子回路の入力増幅器の出力電圧レベルに左右される。この電圧レベルは、入力増幅器の交番出力信号の最大電圧を検出するピーク検出器によって出力されてよい。この最大電圧はピーク電圧である。電圧レベルを、ピーク検出器のキャパシタに保持してよい。
【００２４】
第２の入力トランジスタＭ２のソース又はエミッタは、第１のタイプの伝導性を有する第２の分極トランジスタＭ６のドレイン又はコレクタに接続され、第２の入力トランジスタＭ２のドレイン又はコレクタは電流ミラーの第２のタイプの伝導性を有する第２のトランジスタＭ４のドレイン又はコレクタに接続される。第２の分極トランジスタＭ６のソース又はエミッタは供給電圧源の第１の端子に直接接続され、電流ミラーの第２のトランジスタＭ４のソース又はエミッタは供給電圧源の第２の端子に接続される。第２の入力トランジスタＭ２のドレイン又はコレクタと、電流ミラーの第２のトランジスタＭ４のドレイン又はコレクタとの接続は、非線形増幅器−比較器の出力を定義する。一般に、出力信号は入力増幅器のデュアルスロープ利得適応化電流ＩOUT又は電圧であってよい。
【００２５】
電流ミラーの第２のトランジスタＭ４のゲート又はベースは、電流ミラーの第１のダイオード接続トランジスタＭ３のゲート又はベースに接続され、これにより、第１のトランジスタＭ３へと流れる電流を第２のトランジスタＭ４において複製する。好ましくは、電流ミラーの第１のトランジスタＭ３及び第２のトランジスタＭ４は同一寸法であり、これにより、通常の安定動作時において、第１のトランジスタＭ３の電流は第２のトランジスタＭ４において複製された電流と同一となる。
【００２６】
第２の分極トランジスタＭ６のゲート又はベースは、第１の分極トランジスタＭ５のゲート又はベースに直接接続され、これにより、分極電圧ＶBによって制御される。この分極電圧ＶBは、第２の分極トランジスタＭ６が第２の分岐において第２の電流源として作用するよう定義される。好ましくは、分極トランジスタＭ５、Ｍ６は等しい寸法であり、これによって第１の電流源の電流は第２の電流源の電流と等しくなる。
【００２７】
入力増幅器の利得のデュアルスロープアナログ及び動的適応化のための出力信号を出力するために、非線形増幅器−比較器は非線形相互コンダクタンスＲNLを有する少なくとも１つのインピーダンス要素も含む。この非線形相互コンダクタンスユニット又は要素は、非線形増幅器−比較器の２つの分岐を接続する。一般に、この非線形相互コンダクタンス要素ＲNLは、第１の入力トランジスタＭ１のソース又はエミッタを第２の入力トランジスタＭ２のソース又はエミッタに接続する。この非線形相互コンダクタンス要素は、１つ又は複数のトランジスタを含むよう定義され、これらは１つ又は複数の抵抗と組み合わせてよいことにも留意されたい。
【００２８】
２つの分岐に関してごく僅かな影響しか有さないようにするために、正入力電圧ＶRと負入力電圧ＶPとの間の電圧の偏移を小さくするよう、この要素は低い相互コンダクタンス要素を有し、これは即ち高い抵抗値を有することを意味する。従って出力電流ＩOUTは緩やかな勾配でしか変化しない。しかしながら、所定の閾値を超えた有意な電圧偏移のために、この要素の相互コンダクタンスは極めて高くなり、これは即ち、非線形相互コンダクタンス要素を通過する、分岐のうちの１つの電流の一部を有する低い抵抗値を有すること意味する。この場合の出力電流ＩOUTはより急峻な勾配で変化し、デュアルスロープ適応化を定義する。例えば、負入力電圧ＶPが特定の基準電圧ＶRから５又は１０％以上異なる場合、所定の閾値を超過し、入力増幅器の利得の迅速な適応化のために非線形相互コンダクタンス要素に関して高い相互コンダクタンスが設定される。
【００２９】
図６は、負入力電圧ＶPと特定の基準電圧ＶRとの間の偏移に対応するエラー信号に関して適応された入力増幅器の利得のグラフである。負入力電圧ＶPと特定の基準電圧ＶRとの間の偏移絶対値ΔＶが小さい領域では、ＡＧＣループの利得は緩やかに減衰又は増大して、所期値Ｇm0付近での安定した動作を達成する。しかしながら、所定の閾値を超えると、所期の入力増幅器の利得に適応した利得への迅速な回帰のために入力増幅器に極めて高い又は極めて低い利得が付与される。
【００３０】
図２に示すように、第１の入力トランジスタＭ１及び第２の入力トランジスタＭ２は、供給電圧源の負端子ＶSSに接続される第１の分極トランジスタＭ５及び第２の分極トランジスタＭ６と同様に、好ましくはＮＭＯＳトランジスタであってよい。しかしながら、電流ミラーの第１のトランジスタＭ３及び第２のトランジスタＭ４は、供給電圧源の正端子ＶDDに接続されるＰＭＯＳトランジスタであってよい。非線形増幅器−比較器の適切な動作のために、非線形増幅器−比較器の各入力信号ＶP、ＶRは、これが制御するＮＭＯＳトランジスタの閾値電圧と、供給電圧源の高い電位ＶDDとの間のレベルであってよい。
【００３１】
図２に示す配置とは反対に、逆の構成として、トランジスタＭ１、Ｍ２、Ｍ５、Ｍ６としてＰＭＯＳトランジスタを、トランジスタＭ３、Ｍ４としてＮＭＯＳトランジスタを用いることも想定できることに留意されたい。従って、トランジスタＭ５、Ｍ６は正端子ＶDDに接続され、トランジスタＭ３、Ｍ４は負端子ＶSSに接続される。同様に、全てのＰＭＯＳトランジスタをＰＮＰトランジスタに置き換え、全てのＮＭＯＳトランジスタをＮＰＮトランジスタに置き換えることにより、バイポーラトランジスタを用いる設計も想定できる。非線形増幅器−比較器のために、例えばトランジスタＭ１、Ｍ２としてＮＰＮ又はＰＮＰトランジスタを、その他のトランジスタＭ３〜Ｍ６としてＭＯＳトランジスタを有することにより、バイポーラトランジスタとＭＯＳトランジスタを組み合わせることも想定できる。
【００３２】
図３に、非線形増幅器−比較器の非線形相互コンダクタンス要素の第１の実施形態を示す。図３のこれらの要素のうち、上述した図２の要素と同一のものは、同一の参照番号を有していることに留意されたい。従って簡略化のために、これらの要素全てについての説明は繰り返さない。
【００３３】
非線形相互コンダクタンス要素は、第１の入力トランジスタＭ１のソース又はエミッタと第２の入力トランジスタのソース又はエミッタとの間に直列接続されている、第１のタイプの伝導性を有する２対のトランジスタＭ７、Ｍ８、Ｍ９、Ｍ１０から形成される。第１の対の２つのトランジスタＭ７、Ｍ８のソース又はエミッタは、第１の入力トランジスタＭ１のソース又はエミッタに接続される。第１の対の２つのトランジスタＭ７、Ｍ８のドレイン又はコレクタは、第２の対の２つのトランジスタＭ９、Ｍ１０のソース又はエミッタに接続される。第２の対の２つのトランジスタＭ９、Ｍ１０のドレイン又はコレクタは、第２の入力トランジスタＭ２のソース又はエミッタに接続される。
【００３４】
第１の対の第１のトランジスタＭ７のゲート又はベース及び第２の対の第１のトランジスタＭ９のゲート又はベースは、第１の入力トランジスタＭ１のゲート又はベースに接続される。第１の対の第２のトランジスタＭ８のゲート又はベース及び第２の対の第２のトランジスタＭ１０のゲート又はベースは、第２の入力トランジスタＭ２のゲート又はベースに接続される。
【００３５】
好ましくは及び図３に示すように、非線形相互コンダクタンス要素のトランジスタの第１及び第２の対のトランジスタは、ＮＭＯＳトランジスタである。トランジスタの対のこれらのトランジスタＭ７〜Ｍ１０は、ＮＭＯＳ入力トランジスタＭ１、Ｍ２に接続される。当然のことであるが、図２を参照して説明したように、非線形増幅器−比較器のトランジスタは、図３に示すものと異なるタイプのものであってもよい。トランジスタの２つの対をＰＭＯＳトランジスタで形成すること、又はＰＮＰ若しくはＮＰＮバイポーラトランジスタで形成することさえも想定できる。上述のように、負整流電圧ＶPと基準電圧ＶRとの間の偏移が小さく、所定の閾値未満である場合、トランジスタの対の抵抗は極めて高い。しかしながら、負整流電圧ＶPと基準電圧ＶRとの間の偏移が所定の閾値より高い場合、これらのトランジスタの対の抵抗は低くなる。
【００３６】
図３に示す実施形態は、ソースデジェネレーションアーキテクチャに基づいており、これは公知である。ＮＭＯＳトランジスタＭ７〜Ｍ１０の寸法は、これらが呈する抵抗が入力トランジスタＭ１、Ｍ２の相互コンダクタンスよりも大いに高くなるよう選択してよい。この特性から、転移特徴は図６に示す非線形自動利得制御ループに必要な転移特徴と同等である。相互コンダクタンスを調整できるようにするために、トランジスタの対の中のトランジスタの数を増加させるか、その長さを長くすることができる。使用する技術に応じて、線形性能の改善を考慮しなければならないが、これは、トランジスタＭ７〜Ｍ１０の抵抗を極めて注意深く、かつ入力トランジスタＭ１、Ｍ２の相互コンダクタンス要素に極めて近くなるよう選択することを意味している。
【００３７】
非限定的な例として、入力トランジスタＭ１、Ｍ２の相互コンダクタンスＧｍに関して、相互コンダクタンス要素の総等価抵抗は１／Ｇｍより大きくなければならない。従って、入力トランジスタＭ１、Ｍ２はゲート長０．３５μｍ、ゲート幅１０μｍで作製してよく、トランジスタの対の各トランジスタＭ７〜Ｍ１０に関しては、ゲート長は０．３５μｍであってよく、ゲート幅は１μｍであってよい。
【００３８】
図４に、非線形増幅器−比較器の非線形相互コンダクタンス要素の第２の実施形態を示す。図４のこれらの要素のうち、上述した図２、３の要素と同一のものは、同一の参照番号を有していることに留意されたい。従って簡略化のために、これらの要素全てについての説明は繰り返さない。
【００３９】
非線形相互コンダクタンス要素は、第２のタイプの伝導性を有する２つのダイオード接続トランジスタＭ１７、Ｍ１８及び抵抗ＲSSで形成され、これらは全て並列に接続され、入力トランジスタＭ１、Ｍ２のソース又はエミッタに接続される。第１のダイオード接続トランジスタＭ１７のソース又はエミッタは第２の入力トランジスタＭ２のソース又はエミッタに接続され、第１のダイオード接続トランジスタＭ１７のゲート又はベース及びドレイン又はコレクタは第１の入力トランジスタＭ１のソース又はエミッタに接続される。第２のダイオード接続トランジスタＭ１８のソース又はエミッタは第１の入力トランジスタＭ１のソース又はエミッタに接続され、第２のダイオード接続トランジスタＭ１８のゲート又はベース及びドレイン又はコレクタは第２の入力トランジスタＭ２のソース又はエミッタに接続される。第１のダイオード接続トランジスタＭ１７は、第２のダイオード接続トランジスタＭ１８と逆に接続される。
【００４０】
非限定的な例として、抵抗ＲSSは１ＭΩ又はＭΩ又はそれ以上の抵抗値を有してよく、好ましくはＰＭＯＳトランジスタである２つのダイオード接続トランジスタＭ１７、Ｍ１８は、図４に示すように、図３に示すトランジスタの対のＮＭＯＳトランジスタＭ７〜Ｍ１０と同様の寸法を有してよい。抵抗ＲSSの抵抗値は、入力トランジスタＭ１、Ｍ２の等価信号源抵抗より大いに高くなるよう選択される。この高い抵抗値ＲSSのために、入力増幅器の所期の利得Ｇm0付近の、図６の非線形増幅器−比較器の低利得領域を定義することができる。
【００４１】
負入力電圧ＶPと正入力電圧ＶRとの間の差異が、所定のエラー閾値である所定の偏移より大きい場合、ダイオード接続トランジスタＭ１７、Ｍ１８は動作状態となり、入力トランジスタＭ１、Ｍ２のソース又はエミッタの等価抵抗を低減する。しかしながら、負入力電圧ＶPが正入力電圧ＶRに近い場合、ダイオード接続トランジスタＭ１７、Ｍ１８は非伝導性であり、相互コンダクタンスＧmは１／ＲSSとなる。従って、入力電圧が互いに比較的近い場合、高い安定性を維持したまま所望のかつ図６のグラフに示すような非線形相互コンダクタンスを達成することができる。
【００４２】
図５に、非線形増幅器−比較器の非線形相互コンダクタンス要素の第３の実施形態を示す。図５のこれらの要素のうち、図２〜４の要素と同一のものは、同一の参照番号を有していることに留意されたい。従って簡略化のために、これらの要素全てについての説明は繰り返さない。
【００４３】
非線形相互コンダクタンス要素は、入力トランジスタＭ１、Ｍ２のソース又はエミッタに接続された抵抗ＲSS、第１のタイプの伝導性を有する第１の適応化トランジスタＭ１３、及び第１のタイプの伝導性を有する第２の適応化トランジスタＭ１４から形成される。第１のトランジスタＭ１３のソース又はエミッタは第１の入力トランジスタＭ１のソース又はエミッタに接続され、第１のトランジスタＭ１３のドレイン又はコレクタは第２の入力トランジスタＭ２のドレイン又はコレクタに接続される。第２のトランジスタＭ１４のソース又はエミッタは第２の入力トランジスタＭ２のソース又はエミッタに接続され、第２のトランジスタＭ１４のドレイン又はコレクタは第１の入力トランジスタＭ１のドレイン又はコレクタに接続される。
【００４４】
非線形相互コンダクタンス要素の第１のトランジスタＭ１３及び第２のトランジスタＭ１４のゲート又はベースは、非線形相互コンダクタンス要素のための相互コンダクタンス閾値適応化電圧ＶCLIPを受信するために相互に接続される。入力増幅器の利得の所期値付近の緩やかな適応化領域内にあるべき、２つの入力電圧の間の許容誤差は、第１のトランジスタＭ１３及び第２のトランジスタＭ１４のゲート又はベースにわたって印加される電圧ＶCLIPの値に応じて定義してよい。この電圧ＶCLIPの値は、使用する技術及び動作温度にも左右されることは明らかである。
【００４５】
図５に示すように、非線形相互コンダクタンス要素の第１のトランジスタＭ１３及び第２のトランジスタＭ１４は好ましくは、入力トランジスタＭ１、Ｍ２及び供給電圧源の負端子ＶSSに接続された分極トランジスタＭ５、Ｍ６と同様に、ＮＭＯＳトランジスタである。しかしながら、電流ミラートランジスタＭ３、Ｍ４は、供給電圧源の正端子ＶDDに接続されたＰＭＯＳトランジスタである。図４の第２の実施形態に関して、抵抗ＲSSは、例えば１ＭΩ又は１０ＭΩ又はそれ以上の高い抵抗値に定義してよい。この抵抗ＲSSは所期の相互コンダクタンス１／Ｇm0を定義することができる。これは、入力電圧ＶPとＶRの間の差が比較的小さい場合、低い利得領域を定義する。しかしながら、入力電圧間の差が＋ＶCLIPより大きいか又は−ＶCLIPより小さい場合、第１のトランジスタＭ１３及び第２のトランジスタＭ１４は動作可能である。このような状況において、電流は入力電圧間の差が正か負かに応じて、第１のトランジスタＭ１３及び第２のトランジスタＭ１４のうちの一方のみに排他的に流れる。従って相互コンダクタンスは、図６に示す２つの勾配を定義するために大きく増大する。
【００４６】
従って図６は、電子回路の非線形増幅器−比較器のエラー信号に基づく、入力増幅器に関する利得適応化グラフを示す。この利得適応化グラフは、非線形増幅器−比較器のＮＭＯＳ又はＰＭＯＳ構成に関するものと同様である。自動利得制御は少なくとも２つの勾配を有する。
【００４７】
入力電圧間の絶対値偏移ΔＶが、−Ｖｇと＋Ｖｇとの間のエラー領域内の所定の閾値を超える場合、所期の入力増幅器利得値への迅速な回帰のために、非線形増幅器−比較器によって入力増幅器に極めて高い利得又は極めて低い利得が印加される。非線形増幅器−比較器の負入力電圧が正入力電圧より低い場合、これは利得が不十分であることを意味する。このような状況では、非線形増幅器−比較器は入力増幅器においてより高い利得を強制する。しかしながら、非線形増幅器−比較器の正入力における電圧が負入力における電圧より低い場合、利得は高くなりすぎる。このような状況では、非線形増幅器−比較器は入力増幅器における利得を低減させる。
【００４８】
図６には３つの利得カーブａ、ｂ、ｃを示し、これらは図５の第１のトランジスタＭ１３及び第２のトランジスタＭ１４にわたって印加される電圧ＶCLIPの値に左右される。電圧ＶCLIPが低くなると、カーブｂが示すように、低い入力電圧偏移においてより急峻な利得適応化勾配が発生する。電圧ＶCLIPが高くなると、カーブｃが示すように、高い入力電圧偏移においてより急峻な利得適応化勾配が発生する。エラー領域の電圧−Ｖｇと＋Ｖｇ又はノイズマージンを適合させるために、この電圧ＶCLIPを電子回路の動作中に変化させてよい。
【００４９】
当業者は以上の説明から、請求項に定義された本発明の範囲から逸脱することなく、入力増幅器のための自動利得制御電子回路の複数の変形例を考案することができる。第１の基準信号を増幅器−比較器の第２の入力トランジスタのゲート又はベースに送達してもよく、その一方で入力増幅器出力信号のレベルに応じた第２の信号を第１の入力トランジスタに送達することができる。このような状況では、第１の信号が第２の信号より高い場合、インバータを増幅器−比較器の出力に設置して利得増大を制御することもできる。電流ミラートランジスタ又は分極トランジスタを線形化するために、非線形増幅器−比較器の各分岐において抵抗を直列に接続することも想定できる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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