(57)【特許請求の範囲】
【請求項１】
複数の画素からなる画像に関する画像データを記憶するＳＤＲＡＭと、
前記ＳＤＲＡＭにアクセスして、前記画像データの読み取り又は書き込みを行い、前記画像データを処理する画像処理部と、
前記ＳＤＲＡＭと前記画像処理部の間に配置されて、データを記憶する仲介メモリと、を備え、
１画素は２のべき乗でないビット数を有しており、
前記画像処理部は、前記ＳＤＲＡＭのバースト・アクセスを用いて、前記ＳＤＲＡＭから前記画像データを読み取る場合、１バースト・アクセスあたりの全ビット数を所定数の画素データに配分して、余剰のビット数を破棄し、
前記画像処理部は、所定のビット数を転送単位として、前記所定数の画素データを前記仲介メモリから読み取り又は前記仲介メモリに書き込み、
前記画像における、前記画像処理部による処理単位に対応する領域をブロックとし、
前記画像における、前記所定数の画素データを２次元配置した画素データ群に対応する前記ブロックより小さい領域をセルとし、
前記画像の走査方向に沿って１個のブロックと複数のセルを配置したときに互いの前記走査方向の両端が一致しない場合、複数のブロックと複数のセルを配置したときに互いの前記走査方向の両端が一致するような前記複数のブロックを処理単位として前記画像処理部で処理を行うことを特徴とする画像処理装置。
【請求項２】
前記ＳＤＲＡＭの記憶領域は、複数のＢａｎｋに分割されており、
各セルには、隣接するセルのＢａｎｋアドレスが互いに異なるように、前記ＳＤＲＡＭのアドレスが割り当てられることを特徴とする請求項１に記載の画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像処理時に画素を無駄なく使用して、２のべき乗でない画素のビット数のデータ処理においてＳＤＲＡＭのアクセス効率を改善する画像処理装置に関するものである。
【背景技術】
【０００２】
１６−ｂｉｔと１０−ｂｉｔを変換する従来技術として、特許文献１に記載のものがある。この従来技術をＳＤＲＡＭのバースト・アクセスに適用すると、１回のバースト・アクセスから１２画素のセル（例として３×４）が得られる。これを画像圧縮などで多用されている画像処理の単位である８×８の画像ブロックを満たすように配置すると、６セルが必要となる。この場合、８画素分のデータが８×８ブロックの画像処理に使用されず、無駄になる。この無駄は、結局はアクセス効率の低下になる。この例の場合、６４画素に対し７２画素のアクセスをしていることになり、アクセス効率は約８９％である。さらには、１０−ｂｉｔ画素の場合には、１２画素＝１２０−ｂｉｔのアクセスのために１２８−ｂｉｔのアクセスをしているので、この部分のアクセス効率は約９４％である。都合、約８８％のアクセス効率となる。【０００３】
この８９％のアクセス効率は十分なものでなく、可能な限り改善して１００％近い効率となることが望ましい。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−１４４７１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、上記の課題に鑑みてなされたものであり、その目的とするところは、画像処理時に画素を無駄なく使用して、２のべき乗でない画素のビット数のデータ処理においてＳＤＲＡＭのアクセス効率を改善する画像処理装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記の課題を解決するために、本発明に係る画像処理装置は、複数の画素からなる画像に関する画像データを記憶するＳＤＲＡＭと、前記ＳＤＲＡＭにアクセスして、前記画像データの読み取り又は書き込みを行い、前記画像データを処理する画像処理部と、前記ＳＤＲＡＭと前記画像処理部の間に配置されて、データを記憶する仲介メモリとを備え、１画素は２のべき乗でないビット数を有しており、前記画像処理部は、前記ＳＤＲＡＭのバースト・アクセスを用いて、前記ＳＤＲＡＭから前記画像データを読み取る場合、１バースト・アクセスあたりの全ビット数を所定数の画素データに配分して、余剰のビット数を破棄し、前記画像処理部は、所定のビット数を転送単位として、前記所定数の画素データを前記仲介メモリから読み取り又は前記仲介メモリに書き込み、前記画像における、前記画像処理部による処理単位に対応する領域をブロックとし、前記画像における、前記所定数の画素データを２次元配置した画素データ群に対応する前記ブロックより小さい領域をセルとし、前記画像の走査方向に沿って１個のブロックと複数のセルを配置したときに互いの前記走査方向の両端が一致しない場合、複数のブロックと複数のセルを配置したときに互いの前記走査方向の両端が一致するような前記複数のブロックを処理単位として前記画像処理部で処理を行うことを特徴とする。
【発明の効果】
【０００７】
本発明によれば、画像処理時に画素を無駄なく使用して、２のべき乗でない画素のビット数のデータ処理においてＳＤＲＡＭのアクセス効率を改善することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施の形態に係る画像処理装置の画像に含まれるブロックとセルの位置の関係を示す図である。
【図２】本発明の実施の形態に係るブロックの形状と大きさに関する別な例を示す図である。
【図３】本発明の実施の形態に係る画像処理装置の構成を示すブロック図である。
【図４】本発明の実施の形態に係る画像処理装置の一部を詳細に示す図である。
【図５】本発明の実施の形態に係るＳＤＲＡＭからデータをリードする場合のフローチャートである。
【図６】本発明の実施の形態に係るＳＤＲＡＭにデータをライトする場合のフローチャートである。
【図７】本発明の実施の形態に係るＳＤＲＡＭのＢａｎｋ Ａ、Ｂからデータをリードする場合のタイミングチャートである。
【図８】本発明の実施の形態に係るＳＤＲＡＭのＢａｎｋ Ａ、Ｂへデータをライトする場合のタイミングチャートである。
【図９】本発明の実施の形態に係るＳＤＲＡＭからリードライトされる１６−ｂｉｔのデータとＳＲＡＭからリードライトされる４０−ｂｉｔのデータの関係を示す図である。
【図１０】本発明の実施の形態に係るアドレスの設定およびデータのバースト転送の順序を示す図である。
【図１１】本発明の実施の形態に係る効率的な連続バースト・アクセスでのＲｅａｄ動作の流れを、クロック周期で詳細に示した図である。
【図１２】本発明の実施の形態に係るＳＤＲＡＭの１ワード＝１６−ｂｉｔ、画像データは１０−ｂｉｔ／画素として、バースト・アクセス量が１２８−ｂｉｔの場合の１フレームの画像データの構成例を示す図である。
【図１３】図１２の画像データの構成を採用した場合のタイミングチャートを示す図である。
【図１４】本発明の実施の形態に係る“ジグザグ”にアクセスしても、連続バースト・アクセスの効率が実現されることを示す図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態について図面を参照して説明する。
【００１０】
図１は、本実施の形態に係る画像処理装置の画像に含まれるブロックとセルの位置の関係を示す図である。本実施の形態に係る画像処理装置は、複数の画素をマトリクス状に配置した画像の中の、走査方向（いわゆる水平方向）８画素分、垂直方向８画素分の領域（図１（ａ）に示すブロック）を単位として処理を行う。１画素のデータは１０−ｂｉｔである。
【００１１】
一方、画像処理装置は、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を備え、その読み出し（以下、リードという）／書き込み（以下、ライトという）（転送と総称）の単位であるワードは、１６−ｂｉｔである。このＳＤＲＡＭでは、８ワードの連続転送（バースト・アクセス（バースト転送））がなされる。一回のバースト・アクセスでは、１６×８＝１２８−ｂｉｔが転送される。この１２８−ｂｉｔには、１２画素分のデータ（１２×１０＝１２０−ｂｉｔ）が含まれる。この１２画素を便宜的にセルという。
【００１２】
図１（ｂ）に示すように、例えば、セルは、走査方向３画素分、垂直方向４画素分の領域（１２画素）である。１ブロックの処理には、６４画素のデータが必要となる。図１（ｂ）のように、セルが１２画素であるなら、少なくとも６回のバースト転送（１２画素×６セル＝７２画素分のデータ転送）が必要となる。
【００１３】
すると、図１（ｃ）に示すように、８画素分のデータが８×８ブロックの画像処理に使用されず、無駄になる。これは、画像の走査方向に沿って１つのブロックと６個のセルを配置した場合に互いの走査方向の両端を一致させることができないからである。
【００１４】
そこで、画像処理装置では、３ブロックを処理単位として処理を行う。３ブロックの処理には、１９２（＝６４×３）画素のデータが必要となる。これは、１６セルに相当するデータ量であり、図１（ｄ）に示すように、画像の走査方向に沿って３つのブロックと１６個のセルを配置した場合に互いの走査方向の両端が一致する。
【００１５】
したがって、図１（ｃ）に示したような、画像処理に使用されないデータがない。つまり、ＳＤＲＡＭのアクセス効率は１００％である。
【００１６】
ただし、処理単位のブロック数を多くすると、画像処理装置に使用される、ＳＲＡＭの容量を大きくしなければならないので、処理単位のブロック数は、１０以下が好ましい。 なお、ブロックは、走査方向８画素分、垂直方向８画素分の領域に限るものではない。
【００１７】
例えば、ブロックは、図２（ａ）に示すように、走査方向８画素分、垂直方向１６画素分の領域、または、図２（ｂ）に示すように、走査方向１６画素分、垂直方向８画素分の領域でもよい。このブロックは、例えば、走査方向８画素分、垂直方向８画素分の輝度成分（Ｙ成分）の領域、走査方向４画素分、垂直方向８画素分の色差成分（Ｃｂ成分）の領域、走査方向４画素分、垂直方向８画素分の色差成分（Ｃｒ成分）の領域からなる。このような配置を４：２：２色差フォーマットという。
【００１８】
または、ブロックは、図２（ｃ）に示すように、走査方向８画素分、垂直方向１２画素分の領域、または、図２（ｄ）に示すように、走査方向１２画素分、垂直方向８画素分の領域でもよい。このブロックは、例えば、走査方向８画素分、垂直方向８画素分の輝度成分（Ｙ成分）の領域、走査方向４画素分、垂直方向４画素分の色差成分（Ｃｂ成分）の領域、走査方向４画素分、垂直方向４画素分の色差成分（Ｃｒ成分）の領域からなる。このような配置を４：２：０色差フォーマットという。 また、セルは、１２画素に限るものではない。
【００１９】
例えば、１画素のデータを１２−ｂｉｔとし、セルを１０画素としてもよい。また、ＳＤＲＡＭを２個使用すれば、一回のバースト・アクセスで２倍の１６ワード（２５６−ｂｉｔ）を転送できれば、セルの画素数も２倍にできる。
【００２０】
このように、ブロックやセルの大きさや形状が変わった場合であっても、上記のような基準で配置を行えば、ＳＤＲＡＭのアクセス効率を向上させることができる。
【００２１】
図３は、画像処理装置の構成を示すブロック図である。画像処理装置は、画像処理部１、ＳＲＡＭ２、ＳＤＲＡＭ３、データセレクタ部ＤＳ、シフトレジスタ部４、データセレクタＤＳ１、カウンタ５、ＳＲＡＭアドレスタイミング生成部６と、ＳＲＡＭアドレス生成用テーブル７と、ＳＤＲＡＭ信号生成部８と、ＳＤＲＡＭパラメータ設定部９を有する。
【００２２】
ＳＲＡＭ２は、ワークメモリである。ＳＲＡＭは、ランダムアクセスが容易で、中規模容量のものを実現しやすいため、画像処理装置の内部のワークメモリとして用いられる。
【００２３】
ＳＤＲＡＭ３用のバッファは、ＳＲＡＭ２（ワークメモリ）とシフトレジスタ部４（複数レジスタの配列）から構成される。
【００２４】
ＳＤＲＡＭ３は、記憶領域を偶数個に分割してなる同数のＢａｎｋ、例えば、８個のＢａｎｋ Ａ〜Ｈを有する。
【００２５】
ＳＲＡＭアドレス生成用テーブル７は、画像内の画素の構成とＳＤＲＡＭ３のアドレス（Ｂａｎｋアドレス、Ｒｏｗアドレス、Ｃｏｌｕｍｎアドレス）の関係を示すものである。つまり、ＳＲＡＭアドレス生成用テーブル７は、各位置の画素のデータが記憶されるＳＤＲＡＭ上のＢａｎｋアドレス、ＲｏｗアドレスおよびＣｏｌｕｍｎアドレスを示すものである。
【００２６】
ＳＤＲＡＭパラメータ設定部９は、ＳＤＲＡＭ３のアクセス量とセルの形状を設定、制御する部分である。ＳＤＲＡＭパラメータ設定部９は、輝度と色差でブロックの形状が異なるため、または、４：２：２フォーマットと４：２：０フォーマットではブロックの形状が異なるため、同じ３ブロックのアクセスにおいても異なるアクセス制御が必要となるために設けられている。
【００２７】
図４は、画像処理装置の一部を詳細に示す図である。データセレクタ部ＤＳは、データセレクタＤＳ２、ＤＳ３、ＤＳ４を有する。シフトレジスタ部４は、シフトレジスタ４ＡＢ、４ＣＤを有する。
【００２８】
データセレクタＤＳ２、シフトレジスタ４ＡＢは、Ｂａｎｋ Ａ、Ｃ、Ｅ、Ｇへのアクセスに使用される。データセレクタＤＳ３、シフトレジスタ４ＣＤは、Ｂａｎｋ Ｂ、Ｄ、Ｆ、Ｈへのアクセスに使用される。
【００２９】
シフトレジスタ４ＡＢは、レジスタ１ａ、２ａ、３ａ、４ａからなる４段のシフトレジスタと、レジスタ１ｂ、２ｂ、３ｂ、４ｂからなる４段のシフトレジスタを有する。
【００３０】
シフトレジスタ４ＣＤは、レジスタ１ｃ、２ｃ、３ｃ、４ｃからなる４段のシフトレジスタと、レジスタ１ｄ、２ｄ、３ｄ、４ｄからなる４段のシフトレジスタを有する。
【００３１】
データセレクタＤＳ２、ＤＳ４は、４０−ｂｉｔのバスで接続され、データセレクタＤＳ３、ＤＳ４も、４０−ｂｉｔのバスで接続される。
【００３２】
各レジスタ１ａ、２ａ、３ａ、４ａ、１ｂ、２ｂ、３ｂ、４ｂとデータセレクタＤＳ２は、１６−ｂｉｔのバス（合計８バス）で接続され、各レジスタ１ｃ、２ｃ、３ｃ、４ｃ、１ｄ、２ｄ、３ｄ、４ｄとデータセレクタＤＳ３も、１６−ｂｉｔのバス（合計８バス）で接続される。
【００３３】
レジスタ１ａ〜４ａとデータセレクタＤＳ１は、１６−ｂｉｔのバスとクロック信号Ｒａ−ＣＬＫなどで接続される。レジスタ１ｂ〜４ｂとデータセレクタＤＳ１は、１６−ｂｉｔのバスとクロック信号Ｒｂ−ＣＬＫなどで接続される。レジスタ１ｃ〜４ｃとデータセレクタＤＳ１は、１６−ｂｉｔのバスとクロック信号Ｒｃ−ＣＬＫなどで接続される。レジスタ１ｄ〜４ｄとデータセレクタＤＳ１は、１６−ｂｉｔのバスとクロック信号Ｒｄ−ＣＬＫなどで接続される。データセレクタＤＳ１とＳＤＲＡＭ３は、信号ＤＱＳ、信号ＤＱＳＮ（信号ＤＱＳを半クロック周期分遅らせた信号）、４０−ｂｉｔのデータ信号ＤＱで接続される。
【００３４】
図５は、ＳＤＲＡＭからデータをリードする場合のフローチャートである。ここでは、図１を参照して行った説明における、「ブロックの右端とセルの右端とが揃うまでに必要なブロック数」が３であることとする。
【００３５】
まず、ＳＲＡＭアドレスタイミング生成部６が、ＳＲＡＭアドレス生成用テーブル７を参照し、ＳＤＲＡＭの未処理の３ブロック分のアドレス（Ｂａｎｋアドレス、Ｒｏｗアドレス、Ｃｏｌｕｍｎアドレス）を算出する（Ｓ１）。
【００３６】
次に、算出したアドレスのデータが、ＳＤＲＡＭ３からデータセレクタＤＳ１、シフトレジスタ部４、データセレクタ部ＤＳを介してリードされ、ＳＲＡＭ２にライトされる（Ｓ３）。
【００３７】
このとき、ＳＤＲＡＭ信号生成部８は、ＳＤＲＡＭ３のアクセス・タイミングに対応してＳＤＲＡＭ３を制御する。このとき、ＳＲＡＭアドレスタイミング生成部６は、ＳＲＡＭ２のアクセス制御を行う。このとき、データセレクタＤＳ１、シフトレジスタ部４、データセレクタ部ＤＳは、ＳＲＡＭ２のデータの配置変換と一時保持を行う。ＳＤＲＡＭ信号生成部８は、ＳＤＲＡＭ３を制御するとともに、配置変換と一時保持の制御を行う。ＳＤＲＡＭパラメータ設定部９は、ＳＤＲＡＭ３のアクセス量とセルの形状を設定、制御する。
【００３８】
次に、カウンタ５を０に初期化する（Ｓ５）。次に、画像処理部１は、ＳＲＡＭ２から未処理の１ブロック分のデータをリードする（Ｓ７）。このとき、ＳＲＡＭアドレスタイミング生成部６は、リードのためのアクセス制御信号を生成する。 
次に、画像処理部１は、その１ブロック分のデータを処理する（Ｓ９）。
【００３９】
次に、カウンタ５に１を加算する（Ｓ１１）。次に、カウンタ５が３に等しいか否かを判定する（Ｓ１３）。ＮＯと判定された場合、ステップＳ７に戻し、ＹＥＳと判定された場合、ステップＳ１に戻る。
【００４０】
なお、画像処理装置は、ＳＤＲＡＭに効率的にアクセスするため、このフローチャートの処理を２つタイミングをずらして並行に実行する。
【００４１】
図６は、ＳＤＲＡＭにデータをライトする場合のフローチャートである。ここでも、図１を参照して行った説明における、「ブロックの右端とセルの右端とが揃うまでに必要なブロック数」が３であることとする。
【００４２】
カウンタ５を０に初期化する（Ｓ２１）。次に、画像処理部１は、未処理の１ブロック分のデータを処理する（Ｓ２３）。
【００４３】
次に、画像処理部１は、そのデータをＳＲＡＭ２にライトする（Ｓ２５）。このとき、ＳＲＡＭアドレスタイミング生成部６は、ライトのためのアクセス制御信号を生成する。
【００４４】
次に、カウンタ５に１を加算する（Ｓ２７）。次に、カウンタ５が３に等しいか否かを判定する（Ｓ２９）。ＮＯと判定された場合、ステップＳ２３に戻る。
【００４５】
ＹＥＳと判定された場合、ＳＲＡＭアドレスタイミング生成部６が、ＳＲＡＭアドレス生成用テーブル７を参照し、処理された３ブロック分のアドレス（Ｂａｎｋアドレス、Ｒｏｗアドレス、Ｃｏｌｕｍｎアドレス）を算出する（Ｓ３１）。
【００４６】
次に、処理された３ブロック分のデータが、ＳＲＡＭ２からデータセレクタ部ＤＳ、シフトレジスタ部４、データセレクタＤＳ１を介して、ＳＤＲＡＭ３の算出された位置にライトされ（Ｓ３３）、ステップＳ２１に戻る。
【００４７】
このとき、ＳＤＲＡＭ信号生成部８は、ＳＤＲＡＭ３のアクセス・タイミングに対応してＳＤＲＡＭ３を制御する。このとき、ＳＲＡＭアドレスタイミング生成部６は、ＳＲＡＭ２のアクセス制御を行う。このとき、データセレクタＤＳ１、シフトレジスタ部４、データセレクタ部ＤＳは、ＳＲＡＭ２のデータの配置変換と一時保持を行う。ＳＤＲＡＭ信号生成部８は、ＳＤＲＡＭ３を制御するとともに、配置変換と一時保持の制御を行う。ＳＤＲＡＭパラメータ設定部９は、ＳＤＲＡＭ３のアクセス量とセルの形状を設定、制御する。
【００４８】
なお、画像処理装置のデータセレクタ部ＤＳ、シフトレジスタ部４、データセレクタ部ＤＳ１、ＳＤＲＡＭ信号生成部８、ＳＤＲＡＭパラメータ設定部９は、ＳＤＲＡＭの遊休期間を少なくすべく、連続する２つのＳＤＲＡＭのＢａｎｋアクセスの２つタイミングをずらして並行に実行する。
【００４９】
図７は、ＳＤＲＡＭのＢａｎｋ Ａ、Ｂからデータをリードする場合のタイミングチャートである。
【００５０】
まず、データセレクタＤＳ１は、Ｂａｎｋ Ａを選択し、レジスタ１ａ〜４ａ、１ｂ〜４ｂへ転送するためのデータをＳＤＲＡＭ３から１６−ｂｉｔのバス信号ＤＱによりリードする。ここでは、１６−ｂｉｔのデータ転送が連続８回行われる。
【００５１】
また、データセレクタＤＳ１は、Ｂａｎｋ Ａの選択期間において、ＳＤＲＡＭ３から出力される信号ＤＱＳをレジスタ１ａ〜４ａへクロック信号Ｒａ−ＣＬＫとして転送し、レジスタ１ａ〜４ａのためのデータを１６−ｂｉｔのバス信号を介して、レジスタ１ａ〜４ａへ送信する。レジスタ１ａ〜４ａは、クロック信号Ｒａ−ＣＬＫのタイミングでデータを取得する。ここでは、４回分のデータ転送つまり４回のデータ転送が連続に行われる。
【００５２】
また、データセレクタＤＳ１は、Ｂａｎｋ Ａの選択期間において、ＳＤＲＡＭ３から出力される信号ＤＱＳＮをレジスタ１ｂ〜４ｂへクロック信号Ｒｂ−ＣＬＫとして転送し、レジスタ１ｂ〜４ｂのためのデータを１６−ｂｉｔのバス信号を介して、レジスタ１ｂ〜４ｂへ送信する。レジスタ１ｂ〜４ｂは、クロック信号Ｒｂ−ＣＬＫのタイミングでデータを取得する。ここでは、残りの４回分のデータ転送つまり４回のデータ転送が連続に行われる。すなわち、レジスタ１ａ〜４ａとレジスタ１ｂ〜４ｂは、半クロックのタイミング差でそれぞれ４回のデータ転送が行われ、合わせて８回のデータ転送が１回のバースト・アクセスとして行われる。
【００５３】
次に、データセレクタＤＳ１は、Ｂａｎｋ Ｂを選択し、レジスタ１ｃ〜４ｃ、１ｄ〜４ｄへ転送するためのデータをＳＤＲＡＭ３から１６−ｂｉｔのバス信号ＤＱによりリードする。ここでは、１６−ｂｉｔのデータ転送が８回行われる。
【００５４】
また、データセレクタＤＳ１は、ＢａｎｋＢの選択期間において、ＳＤＲＡＭ３から出力される信号ＤＱＳをレジスタ１ｃ〜４ｃへクロック信号Ｒｃ−ＣＬＫとして転送し、レジスタ１ｃ〜４ｃのためのデータを１６−ｂｉｔのバス信号を介して、レジスタ１ｃ〜４ｃへ送信する。レジスタ１ｃ〜４ｃは、クロック信号Ｒｃ−ＣＬＫのタイミングでデータを取得する。ここでは、４回分のデータ転送つまり４回のデータ転送が行われる。
【００５５】
また、データセレクタＤＳ１は、Ｂａｎｋ Ｂの選択期間において、ＳＤＲＡＭ３から出力される信号ＤＱＳＮをレジスタ１ｄ〜４ｄへクロック信号Ｒｄ−ＣＬＫとして転送し、レジスタ１ｄ〜４ｄのためのデータを１６−ｂｉｔのバス信号を介して、レジスタ１ｄ〜４ｄへ送信する。レジスタ１ｄ〜４ｄは、クロック信号Ｒｄ−ＣＬＫのタイミングでデータを取得する。ここでは、残りの４回分のデータ転送つまり４回のデータ転送が行われる。
【００５６】
また、Ｂａｎｋ Ｂの選択期間において、データセレクタＤＳ２、ＤＳ４は、レジスタ１ａ〜４ａ、１ｂ〜４ｂのデータを４０−ｂｉｔのバス信号を介してＳＲＡＭ２へ転送する。ここでは、４０−ｂｉｔのデータ転送が３回行われる。
【００５７】
次に、Ｂａｎｋ Ａが次に選択され、レジスタ１ａ〜４ａ、１ｂ〜４ｂが次のデータを取得する間において、データセレクタＤＳ３、ＤＳ４は、レジスタ１ｃ〜４ｃ、１ｄ〜４ｄのデータを４０−ｂｉｔのバス信号を介してＳＲＡＭ２へ転送する。
【００５８】
図のＳＲＡＭ−Ａｄは、ＳＲＡＭ２にデータをライトする際の、ＳＲＡＭのアドレス信号を示し、ＳＲＡＭ−ＷＥＮは、そのときのＳＲＡＭへの書き込み信号を示す。
【００５９】
以降、同様に、レジスタ１ａ〜４ａ、１ｂ〜４ｂを介してのＢａｎｋ Ａからのリードと、レジスタ１ｃ〜４ｃ、１ｄ〜４ｄを介してのＢａｎｋ Ｂからのリードが交互になされる。
【００６０】
このように、Ｂａｎｋ Ａからのリードはレジスタ１ａ〜４ａ、１ｂ〜４ｂを介して行われ、Ｂａｎｋ Ｂからのリードはレジスタ１ｃ〜４ｃ、１ｄ〜４ｄを介して行われるので、これらは交互に行われる。よって、Ｂａｎｋ Ａ、Ｃ、Ｅ、Ｇにいずれかからのリードと、Ｂａｎｋ Ｂ、Ｄ、Ｆ、Ｈのいずれかからのリードも同様に、交互に行われる。
【００６１】
また、シフトレジスタ部４は、Ｂａｎｋ Ａ、Ｂの一方のデータをＳＤＲＡＭからリードする間において、Ｂａｎｋ Ａ、Ｂの他方のデータをＳＲＡＭにライトすることで、ＳＤＲＡＭからのリードを高速化することができる。Ｂａｎｋ Ａ、Ｃ、Ｅ、Ｇからのリードと、Ｂａｎｋ Ｂ、Ｄ、Ｆ、Ｈのいずれかからのリードも、同様な理由で高速化することができる。
【００６２】
図８は、ＳＤＲＡＭのＢａｎｋ Ａ、Ｂへデータをライトする場合のタイミングチャートである。
【００６３】
まず、データセレクタＤＳ２、ＤＳ４は、ＳＲＡＭ２から４０−ｂｉｔのバス信号を介して送信されるデータを、信号Ｒａｂ−Ｌｏａｄにタイミングを合わせて、レジスタ１ａ〜４ａ、１ｂ〜４ｂへ転送する。ここでは、４０−ｂｉｔのデータ転送が３回行われる。
【００６４】
次に、データセレクタＤＳ３、ＤＳ４は、ＳＲＡＭ２から４０−ｂｉｔのバス信号を介して送信されるデータを、信号Ｒｃｄ−Ｌｏａｄにタイミングを合わせて、レジスタ１ｃ〜４ｃ、１ｄ〜４ｄへ転送する。ここでも、４０−ｂｉｔのデータ転送が３回行われる。
【００６５】
図のＳＲＡＭ−Ａｄは、ＳＲＡＭ２からデータをリードする際の、ＳＲＡＭのアドレス信号を示し、ＳＲＡＭ−Ｄａｔａは、そのときのデータ信号を示す。
【００６６】
また、このようにレジスタ１ｃ〜４ｃ、１ｄ〜４ｄがデータを取得する間において、データセレクタＤＳ１は、Ｂａｎｋ Ａを選択し、レジスタ１ａ〜４ａから出力されるクロック信号Ｒａｗ−ＣＬＫ（クロック信号Ｒａ−ＣＬＫの逆方向信号）をＳＤＲＡＭ３へ信号ＤＱＳの逆方向信号ＤＱＳｗとして転送し、レジスタ１ａ〜４ａのデータを１６−ｂｉｔのバス信号ＤＱにより、ＳＤＲＡＭ３へ転送する。ここでは、１６−ｂｉｔのデータ転送が４回行われる。
【００６７】
また、Ｂａｎｋ Ａの選択期間において、つまり、レジスタ１ｃ〜４ｃ、１ｄ〜４ｄがデータを取得する間において、データセレクタＤＳ１は、レジスタ１ｂ〜４ｂから出力されるクロック信号Ｒｂｗ−ＣＬＫ（クロック信号Ｒａ−ＣＬＫの逆方向信号）をＳＤＲＡＭ３へ信号ＤＱＳＮの逆方向信号ＤＱＳＮｗとして転送し、レジスタ１ｂ〜４ｂのデータを１６−ｂｉｔのバス信号ＤＱにより、ＳＤＲＡＭ３へ転送する。ここでも、１６−ｂｉｔのデータ転送が４回行われる。すなわち、レジスタ１ａ〜４ａとレジスタ１ｂ〜４ｂは、半クロックのタイミング差でそれぞれ４回のデータ転送が行われ、合わせて８回のデータ転送が１回のバースト・アクセスとして行われる。
【００６８】
次に、レジスタ１ａ〜４ａ、１ｂ〜４ｂが次のデータを取得する間において、データセレクタＤＳ１は、Ｂａｎｋ Ｂを選択し、レジスタ１ｃ〜４ｃ、１ｄ〜４ｄのデータを１６−ｂｉｔのバス信号を介して、ＳＤＲＡＭ３へ転送する。ここでは、１６−ｂｉｔのデータ転送が８回行われる。
【００６９】
以降、同様に、レジスタ１ａ〜４ａ、１ｂ〜４ｂを介してのライトと、レジスタ１ｃ〜４ｃ、１ｄ〜４ｄを介してのライトが交互になされる。
【００７０】
このように、Ｂａｎｋ Ａへのライトはレジスタ１ａ〜４ａ、１ｂ〜４ｂを介して行われ、Ｂａｎｋ Ｂへのライトはレジスタ１ｃ〜４ｃ、１ｄ〜４ｄを介して行われるので、これらは交互に行われる。よって、Ｂａｎｋ Ａ、Ｃ、Ｅ、Ｇのいずれかへのライトと、Ｂａｎｋ Ｂ、Ｄ、Ｆ、Ｈのいずれかへのライトも同様に、交互に行われる。
【００７１】
また、シフトレジスタ部４は、Ｂａｎｋ Ａ、Ｂの一方のデータをＳＤＲＡＭからリードする間において、Ｂａｎｋ Ａ、Ｂの他方のデータをＳＲＡＭにライトすることで、ＳＤＲＡＭからのリードを高速化することができる。Ｂａｎｋ Ａ、Ｃ、Ｅ、Ｇからのリードと、Ｂａｎｋ Ｂ、Ｄ、Ｆ、Ｈのいずれかからのリードも、同様な理由で高速化することができる。
【００７２】
図９は、ＳＤＲＡＭ３からリードライトされる１６−ｂｉｔのデータとＳＲＡＭ２からリードライトされる４０−ｂｉｔのデータの関係を示す図である。ＳＤＲＡＭ３からのリードにおいては、以下のような関係のデータ変換がなされる。
【００７３】
まず、データセレクタＤＳ１は、ＳＤＲＡＭ３から１６−ｂｉｔのワードを８回リードし、例えばシフトレジスタ４ＡＢに保持させる。つまり、データセレクタＤＳ１は、ワードＷａ０〜Ｗａ７からなる１２８−ｂｉｔをリードし、例えば、シフトレジスタ４ＡＢに保持させる。
【００７４】
次に、例えば、データセレクタ部ＤＳは、シフトレジスタ４ＡＢに保持された、１０−ｂｉｔのワードを４つ有するデータを３回でＳＲＡＭ２へライトする。つまり、データセレクタ部ＤＳは、ワードＷａ０〜Ｗａ７を、ワードＷ００〜Ｗ０３、Ｗ１０〜Ｗ１３、Ｗ２０〜Ｗ２３、Ｗ３０〜Ｗ３３からなる１２０−ｂｉｔに変換し、ＳＲＡＭ２にライトする。余剰の８−ｂｉｔは、例えば、シフトレジスタ４ＡＢとデータセレクタ部ＤＳで破棄される。
【００７５】
次に、画像処理部１は、ワードＷ００〜Ｗ０３、Ｗ１０〜Ｗ１３、Ｗ２０〜Ｗ２３をＳＲＡＭ２からリードする。
【００７６】
一方、ＳＤＲＡＭ３へのライトにおいては、以下のような関係のデータ変換がなされる。
【００７７】
まず、画像処理部１は、ワードＷ００〜Ｗ０３、Ｗ１０〜Ｗ１３、Ｗ２０〜Ｗ２３からなる１２０−ｂｉｔをＳＲＡＭ２へライトする。
【００７８】
次に、データセレクタ部ＤＳは、ＳＲＡＭ２からワードＷ００〜Ｗ０３、Ｗ１０〜Ｗ１３、Ｗ２０〜Ｗ２３をリードし、例えば、シフトレジスタ４ＡＢに保持させる。ワードＷ００〜Ｗ０３、Ｗ１０〜Ｗ１３、Ｗ２０〜Ｗ２３には余剰の８−ｂｉｔが付加される。
【００７９】
次に、データセレクタＤＳ１は、８−ｂｉｔ付加後の１２８−ｂｉｔをワードＷａ１〜Ｗａ８に変換し、ＳＤＲＡＭ３にライトする。
【００８０】
（ＳＤＲＡＭのバースト・アクセスの概要）
図１０を参照してＳＤＲＡＭのバースト・アクセスの概要を説明する。なお、図１０では、各コマンドが大きな時間幅を有しているが、実際には１クロック幅である。
【００８１】
ＳＤＲＡＭの内部は、複数のＢａｎｋ（ＤＤＲ３−ＳＤＲＡＭでは４〜８個のＢａｎｋ）に分割されている。例えば、２−ＧｂｉｔのＳＤＲＡＭが８個のＢａｎｋに分割されている場合、１個のＢａｎｋは２５６−Ｍｂｉｔの大きさを有する。このＳＤＲＡＭのワード幅が１６−ｂｉｔの場合、ワード数は１６Ｍワード（＝２５６−Ｍｂｉｔ／１６−ｂｉｔ）であるため、１６Ｍワードに割り当てられるアドレスのビット数は２４−ｂｉｔとなる。この２４−ｂｉｔのアドレスはＲｏｗアドレスとＣｏｌｕｍｎアドレスに分けられる。それゆえ、ＳＤＲＡＭにアクセスする場合、Ｂａｎｋアドレス、Ｒｏｗアドレス、Ｃｏｌｕｍｎアドレスからなるアドレス群が必要である。
【００８２】
第１のコマンドＣｍｄ−１にて、アクセス対象のＢａｎｋアドレスと、アクセス対象のＢａｎｋ内の所望のＲｏｗアドレスをＡｃｔｉｖｅに設定する。第１のコマンドＣｍｄ−１を発行してから所定の時間（Ｃｍｄ−２待ち時間）が経過すると、第２のコマンドＣｍｄ−２にて、アクセス対象のＢａｎｋアドレスと、アクセス対象のＢａｎｋ内の所望のＲｏｗアドレス上のＣｏｌｕｍｎの開始アドレスと、Ｒｅａｄ／Ｗｒｉｔｅモード（バースト・アクセス設定を含む）を指定する。第２のコマンドＣｍｄ−２を発行してから所定の時間（バースト遅延時間）が経過すると、指定されたＣｏｌｕｍｎの開始アドレスを起点にして、バースト・アクセス（８ワードの連続転送）によるＲｅａｄあるいはＷｒｉｔｅ動作が行われる。
【００８３】
（ＳＤＲＡＭのバースト・アクセスを効率的に行う方法）
図１１を参照してＳＤＲＡＭのバースト・アクセスを効率的に行う方法を説明する。
【００８４】
例えば、３２ワードのデータをＳＤＲＡＭに配置する場合、ＳＤＲＡＭでは同じＢａｎｋの異なるＲｏｗアドレスに連続してバースト・アクセスできないため、例えば、３２ワードのデータを８ワードからなる４つのセグメントに分割して、４つのセグメントを４つのＢａｎｋ Ａ，Ｂ，Ｃ，Ｄにそれぞれ配置する。このように配置された３２ワードのデータを読み取る場合、最初に、第１のコマンドＣｍｄ−１Ａ，Ｃｍｄ−１Ｂ，Ｃｍｄ−１Ｃ，Ｃｍｄ−１Ｄを発行して、アクセス対象のＢａｎｋ Ａ，Ｂ，Ｃ，Ｄのアドレスと、アクセス対象のＢａｎｋ Ａ，Ｂ，Ｃ，Ｄ内の所望のＲｏｗアドレスをＡｃｔｉｖｅに設定する（図１１では図示略）。次に、第２のコマンドＣｍｄ−２Ａ，Ｃｍｄ−２Ｂ，Ｃｍｄ−２Ｃ，Ｃｍｄ−２Ｄを発行して、アクセス対象のＢａｎｋ Ａ，Ｂ，Ｃ，Ｄのアドレスと、アクセス対象のＢａｎｋ Ａ，Ｂ，Ｃ，Ｄ内の所望のＲｏｗアドレス上のＣｏｌｕｍｎの開始アドレス（Ｘ１，Ｙ１など）と、Ｒｅａｄモードを指定する。ここで、各コマンドのクロック幅，バースト遅延時間のクロック幅，８−ｗｏｒｄバースト・アクセスのクロック幅を、それぞれ１クロック，６クロック，４クロックとすると、第２のコマンドを４クロック毎に発行すると、バースト・アクセスが効率良く連続して行われる（図１１参照）。
【００８５】
Ｃｍｄ−２待ち時間とバースト遅延時間は、ＳＤＲＡＭの仕様として予め定められている。上記の例において、Ｃｍｄ−２待ち時間が３つの第１のコマンドを発行し終わる時間に等しい場合には、バースト・アクセスを効率良く連続して行うために、第１のコマンドＣｍｄ−１Ａ，Ｃｍｄ−１Ｂ，Ｃｍｄ−１Ｃを発行した後に、第２のコマンドＣｍｄ−２Ａを発行する。そして、第１のコマンドＣｍｄ−１Ｄを発行した後に、第２のコマンドＣｍｄ−２Ｂ，Ｃｍｄ−２Ｃ，Ｃｍｄ−２Ｄを発行する。
【００８６】
通常、第１のコマンドの発行からバースト・アクセスの開始までには、１２クロック程度の時間を要する。連続バースト・アクセスにおいて、アクセス対象のＢａｎｋアドレスとＲｏｗアドレスが同じである場合には、最初に発行された第１のコマンドを共通に使用できるので、２つ目の第２のコマンドの発行から２回目のバースト・アクセスの開始までには、８クロック程度の時間を要する。ＳＤＲＡＭでは、８クロック以下の間隔で第１のコマンドを随時発行できるので、互いに異なるＢａｎｋに対して、８ワードのバースト・アクセスを連続的に行うと、隙間のない最も効率の良いアクセスが可能となる。従って、ＳＤＲＡＭのアクセス効率のためには、（１）各Ｂａｎｋに配置されるデータのセグメントに対して、８ワードのバースト・アクセスを行う、（２） 隣接するデータのセグメントは互いに異なるＢａｎｋに配置される、（３） 大きな量のデータに対して連続バースト・アクセスを行う場合には、必要に応じて、第１のコマンドにより、アクセス対象のＢａｎｋアドレスとＲｏｗアドレスの変更を行う。
【００８７】
このように、コマンドの最適なスケジューリングに基づいて、複数のＢａｎｋに連続バースト・アクセスを行えば、単位時間あたりの最大アクセス量が実現される。Ｗｒｉｔｅ動作時も同様な処理を行うことで、単位時間あたりの最大アクセス量が実現される。
【００８８】
図１２は、ＳＤＲＡＭの１ワード＝１６−ｂｉｔ、画像データは１０−ｂｉｔ／画素として、バースト・アクセス量が１２８−ｂｉｔの場合の１フレームの画像データの構成例を示す図である。
【００８９】
ここでは、セルは、水平３画素×垂直４画素である。セルには、Ｂａｎｋアドレス、Ｒｏｗアドレス、Ｃｏｌｕｍｎアドレスの記述も含めるのが望ましい。
【００９０】
１２８−ｂｉｔを１０−ｂｉｔ／画素で表現すると、１２画素（セル）に割り当てられる。この１２画素を幾何学的にどう配置するか、幾つかの選択肢があるが、１×１２、２×６、３×４、４×３、６×２、１２×１（最初の数字は水平方向の画素数、２つめの数字を垂直方向の画素数）の計６種類の配置方法がある。図中ＲＡはＲｏｗアドレス、ＣＡはＣｏｌｕｍｎアドレスを示している。
【００９１】
図１２では、第１段、第３段、…はＢａｎｋ Ａ、Ｂ，Ｃ、Ｄの順に繰り返したセルが並び、Ｃｏｌｕｍｎアドレスが変化していく。Ｃｏｌｕｍｎアドレスが最大値に達した後は、Ｒｏｗアドレスを変えてＢａｎｋ Ａ、Ｂ、Ｃ、Ｄの順に繰り返したセルが並ぶ。第２段、第４段、…はＢａｎｋ Ｅ、Ｆ、Ｇ、Ｈの順に繰り返したセルが並び、Ｃｏｌｕｍｎアドレスが変化し、Ｃｏｌｕｍｎアドレスが最大値に達すると、Ｒｏｗアドレスを変えて、Ｂａｎｋ Ｅ、Ｆ、Ｇ、Ｈの順に繰り返したセルが並び、Ｃｏｌｕｍｎアドレスが変化し、Ｃｏｌｕｍｎアドレスが最大値に達すると、Ｒｏｗアドレスを変えてＢａｎｋ Ｅ、Ｆ、Ｇ、Ｈの順に繰り返したセルが並ぶ。
【００９２】
図１２において、網掛けの５×２の矩形領域中を、折れ線矢印で示した順序でアクセスする場合を説明する。上段のセルから下段のセルに移動した際に、同じＢａｎｋであった場合は連続アクセスができない。垂直移動した際に同一Ｂａｎｋの連続アクセスを避け、別のＢａｎｋとするためには、８個のＢａｎｋを配置すればよい。このように、上段と下段でＢａｎｋ並びが変わるため、Ｒａｗアドレスの変化があっても、連続バースト・アクセスが可能となる。
【００９３】
つまり、８個のＢａｎｋを交互に配置しているのは以下の理由による。 ２つ以上のＢａｎｋを交互にバースト・アクセスしないと、最大アクセス速度が得られない。つまり、同一Ｂａｎｋのアクセスの連続にはバースト間のギャップができてしまうので、最大アクセス速度を連続して実行できない。
【００９４】
あるＢａｎｋの同一Ｃｏｌｕｍｎ内のアクセスでは、１０２４ワード（１６−Ｋｂｉｔ）程度の大きさなのでＲｏｗアドレスを変更する必要があるが、そのときＲｏｗアドレス変更には余分な時間が必要なため、３つ以上のＢａｎｋを交互に用いる必要がある。制御のしやすさから、４つのＢａｎｋを交互に用いるのが回路構成上は合理的である。
【００９５】
セルを水平方向にいくつかアクセスし、続いて垂直方向に１セルずらして再度セルをアクセスする場合、異なるＢａｎｋでなければ最大アクセス速度を実行できないので、水平方向には４個のＢａｎｋを順に並べ、垂直方向には２つのＢａｎｋを交互に並べた配置とする。このようにすれば、どのような矩形領域（複数ブロック領域）でも最大アクセス速度でＳＤＲＡＭのバースト・アクセスが実現できる。
【００９６】
図１３は、図１２の画像データの構成を採用した場合のタイミングチャートを示す図である。図１３は図１２のＳＤＲＡＭの５×２セルの矩形領域を折れ線矢印に沿って、Ｒｅａｄ動作、あるいはＷｒｉｔｅ動作における８個のＢａｎｋの動作と２組のレジスタ群の動作を示している。
【００９７】
図１３において、ＳＲＡＭアクセスとして示した部分は、画像処理装置の入出力とＳＤＲＡＭアクセス用バッファ・レジスタ（並べ替えレジスタ）間のデータ転送動作が行われる。ＳＤＲＡＭのＲｅａｄ動作時は、Ｒｅａｄ動作ではＳＤＲＡＭのアクセスの後ＳＲＡＭアクセスとなり、ＲｅａｄしたＢａｎｋデータが画像処理装置のＳＲＡＭに転送される。ＳＤＲＡＭのＷｒｉｔｅ動作時は、ＳＲＡＭアクセス後のＳＤＲＡＭアクセスとなり、次にＷｒｉｔｅすべき画像処理装置からのデータが、画像処理装置のＳＲＡＭからＳＤＲＡＭアクセス用バッファ・レジスタに転送されている。
【００９８】
図１３に示すように、８個のセルで交互に配置することによって、５×２の矩形領域アクセスにおいても、Ｂａｎｋ Ｃ、Ｄ、Ａ，Ｂ，Ｃ、Ｇ、Ｈ、Ｅ，Ｆ，Ｇの順になり、連続バースト・アクセスが可能となっている。
【００９９】
なお、図１２では、１セルを３画素×４ラインとして構成しているが、６画素×２ラインなど、１バースト・アクセスで１２画素であればよい。
【０１００】
さらには、カラー画像を考えると、４：２：２色差フォーマットの場合だけでも、１２画素を全て輝度画素、あるいは色差画素とする方法が考えられる。この場合、輝度信号と色差信号で異なるＢａｎｋを用いてもいいし、輝度と色差で異なるＲｏｗアドレスを設定してもよい。また、１２画素を、６画素分を輝度に、残り６画素分を色差に割り当ててもよい。
【０１０１】
本実施形態では、１画素を１０−ｂｉｔで処理した場合を説明したが、１画素を１２−ｂｉｔで処理する場合、データ幅１２−ｂｉｔとＳＤＲＡＭ高速バースト・アクセスの単位となる１２８−ｂｉｔとの対応は、１２８−ｂｉｔ中、１２−ｂｉｔが１０個として扱う。
【０１０２】
この場合、１２８−ｂｉｔ＝１２−ｂｉｔ×１０＋８−ｂｉｔとし、余剰ｂｉｔの８−ｂｉｔは使用せず削除する。この場合の画像メモリでの配置は、１×１０、２×５、５×２、１０×１となり、これらから適切なものを選択する。
【０１０３】
２チップ構成のＳＤＲＡＭを並列使用した場合、バースト・アクセスの単位が２５６−ｂｉｔとなる。このとき、２５６−ｂｉｔを１２−ｂｉｔ×２１＋４−ｂｉｔとする方法と、１２−ｂｉｔ×２０＋１６−ｂｉｔとする方法が考えられる。２１画素に割り当てた場合、画像メモリでの配置を１×２１、３×７、７×３、２１×１の４種類の配置が考えられ、２０画素に割り当てた場合、画像メモリでの配置を１×２０、２×１０、４×５、５×４、１０×２、２０×１が考えられる。
【０１０４】
以上のように、メモリにアクセスする際のビット幅と画像処理装置にアクセスする際のビット幅が異なる場合であっても、本実施形態では対応が可能である。
【０１０５】
図１４では、必ずしも水平方向の隣接領域へのアクセス、あるいは垂直方向の上限隣接領域への連続アクセスとはしなくても、“ジグザグ”にアクセスしても、連続バースト・アクセスの効率が実現されることを示している。
【０１０６】
以上、本発明の実施の形態について説明したが、上記画像処理装置によれば、より具体的な応用分野として、動画像符号化国際標準であるＩＴＵ−Ｔ  Ｒｅｃｏｍｍｅｎｄａｔｉｏｎ  Ｈ．２６４の、特に高品質映像を目的にした”Ｈｉｇｈ  ４：２：２  Ｐｒｏｆｉｌｅ”規格、”Ｈｉｇｈ  １０  Ｐｒｏｆｉｌｅ”規格などに準拠したエンコーダやデコーダを低価格に構成することが可能になる。
【０１０７】
動画像のエンコーダやデコーダの実装にはＳＤＲＡＭの接続が不可欠と言える。近年、ＳＤＲＡＭはＤＤＲ、ＤＤＲ２、そしてＤＤＲ３へと進化して、現在主流のＤＤＲ３ ＳＤＲＡＭの記憶容量は１−Ｇｂｉｔ〜２−Ｇｂｉｔ程度になり、これはハイビジョン画像を３０〜６０フレーム分記憶できる容量である。Ｈ．２６４のエンコーダあるいはデコーダの構成には通常４〜６フレーム程度の記憶容量で実現可能であり、記憶容量としては近年のＳＤＲＡＭは十分過ぎる容量がある。
【０１０８】
他方、ＳＤＲＡＭアクセスについては、必ずしも十分ではなく、そのため、記憶容量からはＳＤＲＡＭが１個あれば十分だが、アクセス量を確保するため、２個〜４個のＳＤＲＡＭを用いている。
【０１０９】
各画素データを従来の８−ｂｉｔから１０−ｂｉｔに拡張することにより、より高品質な画像が得られるが、ＳＤＲＡＭを考えると、そのアクセス効率を高める工夫が不可欠である。そして同時に、ＳＤＲＡＭの動作速度は５００ＭＨｚ以上のクロック周波数となり、画像信号処理自体も並列処理化となってきている。本発明はこうした状況に適したエンコーダとデコーダの実現と共に、画像のさまざまな信号処理応用（医療画像、フレーム周波数変換、画像認識装置など）においても効果を発揮する。
【０１１０】
また、高品質画像の長期的保存には、ＨＤＤ（ハード・ディスク・ドライブ）も重要な記憶装置である。これも従来の２のべき乗数値単位の構成となっており、近年その記憶容量もアクセス速度も向上しているが、１０−ｂｉｔビデオや２０−ｂｉｔディオなどのような高品質ＡＶ（Ａｕｄｉｏｖｉｓｕａｌ）応用には、本発明の効果が生かされる。ＨＤＤと同様にＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｋ）やＢＤ（Ｂｌｕ−ｒａｙ  Ｄｉｓｋ）なども２のべき乗数値のデータ構成のため、高品質信号処理装置の実現には本発明が生かされる。
【０１１１】
ＨＤＤやＤＶＤ、ＢＤなどの蓄積メディアのセクターサイズは前述のＳＤＲＡＭのバーストサイズに比較して大きいので（２０４８バイト程度）、ＳＤＲＡＭと同様に１２８−ｂｉｔ（１６バイト）毎や２５６−ｂｉｔ（３２バイト）毎に８−ｂｉｔ単位（バイト）のデータ構成から１０−ｂｉｔ単位や１２−ｂｉｔ単位のデータ構成に変換してもよい。
【符号の説明】
【０１１２】
１…画像処理部
２…ＳＲＡＭ
３…ＳＤＲＡＭ
４…シフトレジスタ部
５…カウンタ
６…ＳＲＡＭアドレスタイミング生成部
７…ＳＲＡＭアドレス生成用テーブル
８…ＳＤＲＡＭ信号生成部
９…ＳＤＲＡＭパラメータ設定部
ＤＳ…データセレクタ部
ＤＳ１〜ＤＳ４…データセレクタ
４ＡＢ、４ＣＤ…シフトレジスタ
１ａ〜４ａ、１ｂ〜４ｂ、１ｃ〜４ｃ、１ｄ〜４ｄ…レジスタ
【図１】
0005616965.tif 000002
【図２】
0005616965.tif 000003
【図３】
0005616965.tif 000004
【図４】
0005616965.tif 000005
【図５】
0005616965.tif 000006
【図６】
0005616965.tif 000007
【図７】
0005616965.tif 000008
【図８】
0005616965.tif 000009
【図９】
0005616965.tif 000010
【図１０】
0005616965.tif 000011
【図１１】
0005616965.tif 000012
【図１２】
0005616965.tif 000013
【図１３】
0005616965.tif 000014
【図１４】
0005616965.tif 000015