(57)【特許請求の範囲】
【請求項１】
マスタ基板とスレーブ基板が送信データ信号線，受信データ信号線および書込み制御信号線で接続され、前記マスタ基板からの指令によりスレーブ基板に実装されているＲＯＭ内蔵ＣＰＵのプログラムデータを更新するための、信号送受信を管理する回路であって、
前記書込み制御信号線に出力される書込みモードの信号により、Ｑ出力の状態が変化し、リセットパルス信号により前記Ｑ出力が元の状態に戻るフリップフロップ回路と、
前記フリップフロップ回路のＱ出力の状態変化によりトリガされ、特定時間リセットパルスを出力し、該特定時間リセットパルスを前記スレーブ基板のＲＯＭ内蔵ＣＰＵのリセット端子に入力させるとともに前記Ｑ出力を元の状態に戻すタイマＩＣ回路とを備えたことを特徴とするタイマＩＣを利用した書込み回路。
【請求項２】
前記請求項１記載の書込み回路において、
前記マスタ基板から書込み制御信号線へ書込みモードの信号が入力され書込み制御信号線がアクティブな状態になり、書込みモードの信号がアクティブな状態中に前記特定時間リセットパルスが停止すると、その時点から前記スレーブ基板はＣＰＵ書込みモードに移行し、
前記マスタ基板はプログラムデータを前記送信データ信号線を介して前記ＲＯＭ内蔵ＣＰＵに転送し前記ＲＯＭの内容を更新し、該ＲＯＭへの書込み完了のため前記書込みモードの信号をインアクティブな状態にしてネゲートすると、
前記スレーブ基板は書込みモードを解除することを特徴とするタイマＩＣを利用した書込み回路。
【請求項３】
前記請求項１記載の書込み回路において、
前記マスタ基板から書込み制御信号線へ書込みモードの信号が入力され書込み制御信号線がアクティブな状態になり、
前記マスタ基板は前記特定時間より短い時間に前記書込みモードの信号をインアクティブにしてネゲートすると、
前記スレーブ基板のＲＯＭ内蔵ＣＰＵはリセットされ、該ＲＯＭ内蔵ＣＰＵを通常モードに復帰させ動作を開始させることを特徴とするタイマＩＣを利用した書込み回路。
【請求項４】
前記請求項１，２または３記載の書込み回路において、
前記タイマＩＣ回路は、トリガ信号の入力により特定時間のワンショットパルスが出力され、外部から前記特定時間を調整できることを特徴とするタイマＩＣを利用した書込み回路。
【請求項５】
前記請求項１，２，３または４記載の書込み回路において、
前記ＲＯＭ内蔵ＣＰＵに記憶されるプログラムデータは、ゲーム装置のプログラムデータであることを特徴とするタイマＩＣを利用した書込み回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲーム装置などのスレーブ基板に実装されたＲＯＭ内蔵ＣＰＵのプログラムの更新を行う書込み回路、さらに詳しくいえばＲＯＭ内蔵ＣＰＵのプログラムの更新を、ソフトウェアで自動で行えるようにタイマＩＣを利用した書込み回路に関する。
【背景技術】
【０００２】
ゲームセンターなどの遊技場に設置される業務用のゲーム装置の制御ユニットにはウォッチドッグタイマ（ＷＤＴ）が実装されており、ＣＰＵの正常動作の監視・維持の管理を担っていた。
【０００３】
従来、ＲＯＭ内蔵ＣＰＵのメモリに記憶させるプログラムの更新には、ＷＤＴを用いて行っていた。これはジャンパやスイッチを人為的な操作により切り替えてＣＰＵを書込み（ＢＯＯＴ）モードにしたり、プログラムを書き込む際にＷＤＴによってリセットが掛からないように、ＷＤＴをハードウェア的に解除する作業が必要となっていた。
【０００４】
ゲーム装置を生産する現場においては、出荷前に予めＲＯＭ内蔵ＣＰＵにプログラムを記憶させておく必要があるため、プログラムについては出荷予定日より前に開発を完了しておかなければならなかった。また、プログラムの変更（バージョンアップなど）により、異なるプログラムがＲＯＭ内蔵ＣＰＵに記憶されて出荷される場合には、ＲＯＭ内蔵ＣＰＵが実装されたスレーブ基板がハードウェアとしては同一の構成であったとしても、プログラムの違いにより異なるスレーブ基板（ＲＯＭ内蔵ＣＰＵ）として個別に管理しなければならなかった。
そこで、本件出願人は、このような問題を解決し、ゲーム装置のスレーブ基板などに実装されたＲＯＭ内蔵ＣＰＵのプログラムの更新を容易に行うための電子回路を提案した（特許文献１）。
これによって、スレーブ基板に実装されたメモリへのプログラムの記録及びスレーブ基板の管理が容易となり、従来に比較し改善された。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１９７９０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記電子回路は外部にＷＤＴ  ＩＣを用いるものであり、そのためにつぎのような問題が生じていた。
外部にＷＤＴ  ＩＣを備えるためコストアップの要因になっており、より安価な回路を用いてＲＯＭ内蔵ＣＰＵのプログラムの更新ができることが要請されていた。
また、ＷＤＴ  ＩＣは専用のものを用いるため、入手が困難になる場合があり、支障なくゲーム装置を製造する上で好ましくない。
【０００７】
本発明は上記状況に鑑みなしたもので、その目的は、ＷＤＴ  ＩＣより安価なタイマＩＣを用いることによりコストダウンを図るとともに回路部品の入手のし易さを確保し、ゲーム装置などのスレーブ基板に実装されているＲＯＭ内蔵ＣＰＵのプログラムの更新を容易に行うことができるタイマＩＣを利用した書込み回路を提供することにある。
【課題を解決するための手段】
【０００８】
前記目的を達成するために本発明の請求項１は、マスタ基板とスレーブ基板が送信データ信号線，受信データ信号線および書込み制御信号線で接続され、前記マスタ基板からの指令によりスレーブ基板に実装されているＲＯＭ内蔵ＣＰＵのプログラムデータを更新するための、信号送受信を管理する回路であって、前記書込み制御信号線に出力される書込みモードの信号により、Ｑ出力の状態が変化し、リセットパルス信号により前記Ｑ出力が元の状態に戻るフリップフロップ回路と、前記フリップフロップ回路のＱ出力の状態変化によりトリガされ、特定時間リセットパルスを出力し、該特定時間リセットパルスを前記スレーブ基板のＲＯＭ内蔵ＣＰＵのリセット端子に入力させるとともに前記Ｑ出力を元の状態に戻すタイマＩＣ回路とを備えたことを特徴とする。
本発明の請求項２は、前記請求項１記載の書込み回路において、前記マスタ基板から書込み制御信号線へ書込みモードの信号が入力され書込み制御信号線がアクティブな状態になり、書込みモードの信号がアクティブな状態中に前記特定時間リセットパルスが停止すると、その時点から前記スレーブ基板はＣＰＵ書込みモードに移行し、前記マスタ基板はプログラムデータを前記送信データ信号線を介して前記ＲＯＭ内蔵ＣＰＵに転送し前記ＲＯＭの内容を更新し、該ＲＯＭへの書込み完了のため前記書込みモードの信号をインアクティブな状態にしてネゲートすると、前記スレーブ基板は書込みモードを解除することを特徴とする。
本発明の請求項３は、前記請求項１記載の書込み回路において、前記マスタ基板から書込み制御信号線へ書込みモードの信号が入力され書込み制御信号線がアクティブな状態になり、前記マスタ基板は前記特定時間より短い時間に前記書込みモードの信号をインアクティブにしてネゲートすると、前記スレーブ基板のＲＯＭ内蔵ＣＰＵはリセットされ、該ＲＯＭ内蔵ＣＰＵを通常モードに復帰させ動作を開始させることを特徴とする。
本発明の請求項４は、前記請求項１，２または３記載の書込み回路において、前記タイマＩＣ回路は、トリガ信号の入力により特定時間のワンショットパルスが出力され、外部から前記特定時間を調整できることを特徴とする。
本発明の請求項５は、前記請求項１，２，３または４記載の書込み回路において、前記ＲＯＭ内蔵ＣＰＵに記憶されるプログラムデータは、ゲーム装置のプログラムデータであることを特徴とする。
【発明の効果】
【０００９】
上記構成によれば、ＷＤＴ  ＩＣを用いないため、従来に比較し回路のコストダウンを実現することができる。また、タイマＩＣは入手が容易であるため、回路部品取得が困難となって製造作業が滞る恐れはない。
また、
・従来、開発中のスレーブ基板は、モード切替用のスイッチやジャンパが必要であったが、モードの切り替えをソフトウェアで行えるため、量産時のスレーブ基板と同一にできる。
・スレーブ基板のタイマＩＣのワンショットパルス時間を利用して、マスタ基板よりスレーブ基板にハードウェアリセットを任意に行うことができるようになる。
などの種々の利点がある。
【図面の簡単な説明】
【００１０】
【図１】本発明によるタイマＩＣを利用した書込み回路を実装したスレーブ基板の実施の形態を示す回路図である。
【図２】本発明による書込み回路を実装したスレーブ基板に対し、マスタ基板からのプログラムデータの書込みの流れを説明するためのフローチャートおよび、スレーブ基板のＣＰＵにリセットをかける流れを説明するためのフローチャートである。
【図３Ａ】プログラムデータの書込みのタイミングを説明するための波形図である。
【図３Ｂ】スレーブ基板のＣＰＵにリセットをかけるタイミングを説明するための波形図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明の実施の形態を詳しく説明する。
図１は本発明によるタイマＩＣを利用した書込み回路を実装したスレーブ基板の実施の形態を示す回路図である。
この回路は例えば業務用ゲーム装置に適用するもので、業務用ゲーム装置はゲーム全般を制御するための指令系統の処理回路を含むマスタ基板と、マスタ基板に接続されマスタ基板からの指令によりゲーム回路を構成するＲＯＭ内蔵のＣＰＵなどの処理を行う１以上のスレーブ基板を備えるものである。
この実施の形態はマスタ基板１と１つのスレーブ基板の本発明に直接関係のある回路のみを示したものである。
【００１２】
スレーブ基板２の内蔵ＲＯＭ８にゲームのプログラムデータを書き込むためにスレーブ基板２に、トランジスタにより構成される反転回路４，７、出力が入力により反転し保持するフリップフロップ回路（ＦＦ回路）５およびワンショットパルスを出力するタイマＩＣ６が実装されている。
マスタ基板１は、スレーブ基板２に書き込むべきプログラムデータを記憶するマスタＲＯＭ１ａを備えている。マスタ基板１は図示しないＣＰＵの制御の下にマスタＲＯＭ１ａのプログラムをスレーブ基板２に転送する処理を行うことができる。
【００１３】
マスタ基板１にデータを送信するための通信線（送信線）１０，データを受信するための通信線（受信線）１１が接続され、該送信線１０および受信線１１はスレーブ基板２のＲＯＭ内蔵ＣＰＵ３の書込み用受信データ端子および書込み用送信データ端子に接続されている。
また、マスタ基板１に書込み制御信号線１２が接続され、スレーブ基板２のＲＯＭ内蔵ＣＰＵ３の書込みモードの端子に接続されている。
これら通信線はＲＳ２３２，ＲＳ４８５またはＲＳ４２２の各規格で接続することができる。この通信線は送信用，受信用と別けているが、全二重，半二重などの通信規格によって通信することができる。
【００１４】
スレーブ基板２に搭載された反転回路（トランジスタにより構成）４の入力は書込み制御信号線１２に接続され、その出力はフリップフロップ回路５のクロック端子に入力する。フリップフロップ回路５の／Ｑ（「／Ｑ」はＱ出力の反転信号と定義する）は特定時間のパルスを形成するタイマＩＣ６のトリガ端子に入力する。タイマＩＣ６の特定時間は外部より調整することが可能である。タイマＩＣ６の出力は反転回路７に入力し、反転回路７の出力はＲＯＭ内蔵ＣＰＵ３のリセット端子に入力する。また、反転回路７の出力はフリップフロップ回路５の／ＣＬＲ端子（「／ＣＬＲ」はＣＬＲ信号の反転信号）に接続され、リセットパルスが入力する。
【００１５】
図２は、本発明による書込み回路のＣＰＵ書込み設定およびリセット設定する場合の動作を説明するためのフローチャートである。また、図３Ａは、ＣＰＵ書込み（ブート）設定における各回路の入出力の波形を示す図，図３Ｂは、リセット設定における各回路の入出力の波形を示す図である。
図２，図３Ａおよび図３Ｂを用い、マスタ基板１からプログラムデータをスレーブ基板２の内蔵ＲＯＭ８に転送してスレーブ基板２のプログラム更新を行う動作およびプログラム更新後、ＣＰＵを通常動作に復帰させるリセットの動作を説明する。
【００１６】
マスタ基板１にはマスタＲＯＭ１ａに更新用のプログラムデータが用意される。
マスタ基板１からは書込み制御信号線１２に書込みモードを示す書込み制御信号が送出される。書込み制御信号は図３Ａ（ａ）に示すようにローレベル出力であり、一定の時間、有効状態となる（図２のＳ００１）。この書込み制御信号は反転回路４によりハイレベル出力に反転させられ、フリップフロップ回路５のクロック端子に入力する（図３Ａ（ｂ））。
フリップフロップ回路５の／Ｑ出力はクロックの立ち上がりエッジによってローレベルとなる（図２のＳ００２）。
【００１７】
フリップフロップ回路５の／Ｑ出力がローレベルになる（図３Ａ（ｃ））と、タイマＩＣ６は規定時間（特定時間）パルスを出力する。この実施の形態では２５ｍｓとしている。この規定時間は書込みモードであるのか、リセットモードであるのかをスレーブ基板のＣＰＵに認識させるために設けた時間である。したがって規定時間パルスの幅をマスタ基板１およびスレーブ基板２の間の信号送受の処理の時間を考慮して２５ｍｓ以外に調整することができる。
タイマＩＣ６はトリガ信号入力により上記２５ｍｓのリセットパルスを出力する。タイマＩＣ６が出力するリセットパルスはハイレベル信号である。タイマＩＣ６が出力するハイレベル信号は、反転回路７により反転させられ、ＲＯＭ内蔵ＣＰＵ３のリセット端子にローレベルの２５ｍｓのリセットパルスが入力する（図３Ａ（ｄ），図２のＳ００３）。
【００１８】
反転回路７のリセットパルスはフリップフロップ回路５の／ＣＬＲ端子にも入力され、フリップフロップ回路５の出力はハイレベルに復帰する（図３Ａ（ｃ）のトリガ信号の立ち上がり部分）。ＲＯＭ内蔵ＣＰＵ３は書込み制御信号がローレベルとなっている有効状態（アサート）において、リセット信号がローレベルからハイレベルになる（図３Ａ（ｄ）の立ち上がり部分）と、書込みモードと認識してＣＰＵを書込みモードにしてプログラムデータの書込み開始を可能とする（図２のＳ００４，Ｓ００５）。マスタ基板１のＣＰＵは、ＲＯＭ内蔵ＣＰＵ３からリセット中状態からＣＰＵ書込みモード（ブートモード）になったことを示す信号を受信すると、マスタＲＯＭ１ａよりプログラムデータを読み出し、送信線１０に読み出したプログラムデータを出力し、ＲＯＭ内蔵ＣＰＵ３に転送する（図２のＳ００６）。図３Ａ（ｅ）に書込みデータ送信の状態の波形が示されている。
【００１９】
書込みが終了すると、マスタ基板１のＣＰＵは書込みデータ転送の終了を示すコマンドをＲＯＭ内蔵ＣＰＵ３に送出する。これによりＲＯＭ内蔵ＣＰＵ３は内蔵ＲＯＭ８への書込みを終了する（図２のＳ００７）。マスタ基板１のＣＰＵは書込み制御信号線１２をハイレベルとし、書込みモードを解除する（図２のＳ００８，図３Ａ（ａ）の立ち上がり部分）。
書込み制御信号の立ち上がりにより、クロック入力端子はローレベルとなる。
このＣＰＵ書込み設定の動作において、ＲＯＭ内蔵ＣＰＵ３の状態は、図３Ａ（ｆ）に示すようにリセット信号が入力する以前は不定状態であり、書込み制御信号の入力によりリセット中となり、ＣＰＵ書込みモードに移行し、書込み完了で以後不定状態となる。
【００２０】
書込みモードの書込みが終了した後、ＲＯＭ内蔵ＣＰＵの状態は不定状態となる。そこで、図２に示すリセット設定が必要となる。このリセット設定によりＲＯＭ内蔵ＣＰＵ３はＣＰＵ通常モードに復帰することができる。
マスタ基板１のＣＰＵは、２５ｍｓのリセット信号より短い期間のローレベル信号を出力する。リセット設定の動作では、このように書込み制御信号は２５ｍｓのリセット信号より短い期間の間有効状態となり、リセット信号が停止する前に、書込み制御信号は、ローレベルの有効状態（アサート）からハイレベルの無効状態（ネゲート）に復帰する（図２のＳ００９，図３Ｂ（ａ）の立ち下がり部分）。フリップフロップ回路５に入力するクロック信号は図３Ｂ（ｂ）に示すように書込み制御信号の立ち下がりにより立ち上がる。そしてフリップフロップ回路５の／Ｑ出力はクロックの立ち下がりエッジによりローレベルとなる（図２のＳ０１０）。したがって、タイマＩＣ６の出力を入力する反転回路７は２５ｍｓのローレベルのリセットパルスを出力する（図３Ｂ（ｄ），図２のＳ０１１）。
【００２１】
このリセットパルスはフリップフロップ回路５の／ＣＬＲ端子に入力し、フリップフロップ回路５の／Ｑ出力を立ち上げる（図３Ｂ（ｃ）の立ち上がり部分）。
マスタ基板１のＣＰＵはリセット信号の２５ｍｓより早く書込み制御信号を無効状態として書込みモードを解除する（図２のＳ０１２）。そのためＲＯＭ内蔵ＣＰＵ３は、リセット信号の２５ｍｓより早く書込み制御信号が無効状態となるため、書込みモードが解除されてリセットされ（図２のＳ０１３）、ＣＰＵ通常モードに移行し（図２のＳ０１４）、不定状態が解消される。このＣＰＵリセット設定の動作において、ＲＯＭ内蔵ＣＰＵ３の状態は、図３Ｂ（ｅ）に示すようにリセット信号が入力する以前は不定状態であり、書込み制御信号の入力によりリセット中となり、それ以降はＣＰＵ通常モードに移行する。
【００２２】
以上の実施の形態は、書込み制御信号の有効状態を示す信号として、ローレベル信号をマスタ基板１が書込み制御信号に出力する例を示したが、アサートする信号はハイレベル信号でもよい。かかる場合の以降のフリップフロップ回路の出力およびタイマＩＣが出力するレベルは、書込み制御信号のレベルに対応したレベル出力となる。
また、スレーブ基板のＲＯＭ内蔵ＣＰＵに書き込むデータをゲームのプログラムデータとする例を示したが、他の機能を実現するソフトのプログラムデータを更新する回路でも適用できる。
タイマＩＣは、ワンショット出力時間を調整できるワンショット出力のフリップフロップ回路で構成することもできる。
【産業上の利用可能性】
【００２３】
ゲーム装置などのスレーブ基板に実装されたＲＯＭ内蔵ＣＰＵのプログラムの更新を行う書込み回路である。
【符号の説明】
【００２４】
１  マスタ基板
２  スレーブ基板
３  ＲＯＭ内蔵ＣＰＵ
４，７  反転回路
５  フリップフロップ回路
６  タイマＩＣ
８  内蔵ＲＯＭ
【図１】
0005618859.tif 000002
【図２】
0005618859.tif 000003
【図３Ａ】
0005618859.tif 000004
【図３Ｂ】
0005618859.tif 000005