(57)【特許請求の範囲】
【請求項１】
１つの周期内で互いにオーバーラップしない第１および第２の相を持つクロックを発生するクロック源と、前記第１の相において入力信号の電荷をサンプリングするサンプルキャパシタと、前記第２の相において前記サンプルキャパシタの電荷を仮想接地ノードを介して累積する蓄積キャパシタとを有し、前記仮想接地ノードは前記第２の相の終了時に基準電位と同電位に制御され、各周期で入力端子に印加された前記入力信号の電圧が次々に前記蓄積キャパシタに累積されて出力端子に現れるようにしたスイッチトキャパシタ型積分器であって、
前記蓄積キャパシタに前記サンプリングキャパシタの電荷を供給する主トランジスタと、
該主トランジスタのゲート端子に接続された校正キャパシタと、
該校正キャパシタと前記仮想接地ノードとの間に挿入され、前記校正キャパシタを介して前記主トランジスタのゲート端子に、前記仮想接地ノードの電位を増幅した電位を出力する増幅器と、
前記第１の相において、前記校正キャパシタに対して、前記仮想接地ノードが前記基準電位にあるときの前記主トランジスタのゲート・ソース間電圧が閾値電圧となる電位差が生じるように電荷を供給する校正装置と、
を有し、前記増幅器により前記仮想接地ノードの電位を増幅した電位によって主トランジスタの動作を制御することを特徴とするスイッチトキャパシタ型積分器。
【請求項２】
１つの周期内で互いにオーバーラップしない第１および第２の相を持つクロックを発生するクロック源と、前記第１の相において電荷が空にされ前記第２の相において入力信号の電荷をサンプリングするサンプリングキャパシタと、前記第２の相において前記サンプルキャパシタと仮想接地ノードを介して直列接続されて電荷を累積する蓄積キャパシタを有し、前記仮想接地ノードは前記第２の相の終了時に基準電位と同電位に制御され、各周期で入力端子に印加された前記入力信号の電圧が次々に前記蓄積キャパシタに累積されて出力端子に現れるようにしたスイッチトキャパシタ型積分器であって、
前記蓄積キャパシタに前記サンプリングキャパシタの電荷を供給する主トランジスタと、
該主トランジスタのゲート端子に接続された校正キャパシタと、
該校正キャパシタと前記仮想接地ノードとの間に挿入され、前記校正キャパシタを介して前記主トランジスタのゲート端子に、前記仮想接地ノードの電位を増幅した電位を出力する増幅器と、
前記第１の相において、前記校正キャパシタに対して、前記仮想接地ノードが前記基準電位にあるときの前記主トランジスタのゲート・ソース間電圧が閾値電圧となる電位差が生じるように電荷を供給する校正装置と、
を有し、前記増幅器により前記仮想接地ノードの電位を増幅した電位によって主トランジスタの動作を制御することを特徴とするスイッチトキャパシタ型積分器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デルタシグマ変調器などで用いられるスイッチトキャパシタ型積分器に関するものであり、特に待機電流を抑制して消費電力の低減を可能にした積分器に関するものである。
【背景技術】
【０００２】
デルタシグマ変調器は、高精度のデータ変換が可能なことから、デジタルオーディオ機器向けのＡＤ変換器などに使用されてきたが、近年では、無線通信機器にも搭載されるようになってきている。無線通信機器の多くは、電池で動作するものであるので、長寿命を保つためには、低消費電力であるということが重要である。また、デルタシグマ変調器は、積分器が主要な構成要素であるが、高精度が出やすい、素子のばらつきに強い等の理由から、スイッチトキャパシタ型の積分器が多く使用されている。
【０００３】
図５に、従来のスイッチトキャパシタ型積分器の一例を示す（例えば、非特許文献１参照）。この積分器は、演算増幅器１、入力信号の電荷をサンプリングして取り込むサンプルキャパシタＣ１（容量値Ｃ１）、サンプリングした電荷を累積する蓄積キャパシタＣ２（容量値Ｃ２）およびスイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４で構成されている。演算増幅器１には、明示していない最高電源電位Ｖｄｄと最低電源電位Ｖｓｓが供給され、非反転入力端子（＋）には、基準電位であるＶｃｍが接続されている。また、サンプルキャパシタＣ１の両端もそれぞれスイッチＳＷ２，ＳＷ３を介して基準電位Ｖｃｍに接続されている。
【０００４】
スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４の制御は、１周期をφ１とφ２の２相に分けたクロックを発生するクロック源（図示せず）の当該クロックによって、スイッチＳＷ１，ＳＷ２はφ１の時にＯＮ、スイッチＳＷ３，ＳＷ４はφ２の時にＯＮとなる。入力信号ＶｉｎはスイッチＳＷ１の一方の端子である入力端子２から入力され、積分された出力信号Ｖｏｕｔは演算増幅器１の出力端子３から出力される。
【０００５】
ｋ−１周期目のφ２が終了した時点で、蓄積キャパシタＣ２にＱ［ｋ-1]の電荷が蓄えられているとする。このとき、演算増幅器１の利得が十分大きいとすると、仮想接地ノード４（電位Ｖ１）は基準電位Ｖｃｍ（＝０Ｖ、以下同様）と同電位とみなせるから、出力端子３の電位Ｖｏｕｔは、
【数１】
0005616781.tif 000002
となる。
【０００６】
次のタイミングのｋ周期目のφ１のとき、スイッチＳＷ１，ＳＷ２がＯＮ、スイッチＳＷ３，ＳＷ４がＯＦＦとなる。サンプルキャパシタＣ１の各端子は、入力端子２と基準電位Ｖｃｍ（＝０Ｖ）にそれぞれ接続されるので、そのサンプルキャパシタＣ１に蓄積される電荷ｑ［ｋ］は、
【数２】
0005616781.tif 000003
である。一方、蓄積キャパシタＣ２は、仮想接地ノード４側の端子が孤立しているので、蓄えられている電荷はＱ［ｋ−１］のままである。
【０００７】
次のタイミングのφ２のとき、スイッチＳＷ３，ＳＷ４がＯＮ、ＳＷ１，ＳＷ２がＯＦＦとなる。サンプルキャパシタＣ１の各端子は、一方が基準電位Ｖｃｍ、他方が仮想接地ノード４にそれぞれ接続されるが、前述したように、仮想接地ノード４は基準電位Ｖｃｍと同電位であるので、サンプルキャパシタＣ１に蓄えられる電荷は０になる。一方、サンプルキャパシタＣ１と蓄積キャパシタＣ２の仮想接地ノード４側の端子が接続され、しかも孤立しているから、両者の電荷の和は変化しない。
【０００８】
従って、ｋ周期目のφ２が終了した時点で、蓄積キャパシタＣ２に蓄えられている電荷Ｑ［ｋ］は、
【数３】
0005616781.tif 000004
となる。このとき出力端子３の電位Ｖｏｕｔは、
【数４】
0005616781.tif 000005
であるので、これらの式から入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの関係を求めると、
【数５】
0005616781.tif 000006
となる。すなわち、出力電圧Ｖｏｕｔは、入力電圧Ｖｉｎを順次加算して出力する積分電圧になっている。また、積分係数は、２つのキャパシタＣ１，Ｃ２の容量比で決まり、適宜調整することができる。
【０００９】
しかしながら、従来提案されていたこの種の積分器は、キャパシタＣ２に所望の電荷が蓄積され、定常状態になった後も演算増幅器１に待機電流が流れ続ける。そのため、消費電力が大きい構成となっていた。そこで、本願出願人は、待機電流を抑制した低消費電力のスイッチトキャパシタ型積分器を提案している（特願２００９−２６９６３６号）。
【００１０】
図６は、本願出願人が提案した低消費電力のスイッチトキャパシタ型積分器である。図５で説明した演算増幅器１が、電荷供給部１１と補正装置１２に置き換えられた以外は、図５とほぼ同じである。電荷供給部１１は、蓄積キャパシタＣ２に電荷を供給する主トランジスタとしてのＰチャネルトランジスタＭＰ１とＮチャネルトランジスタＭＮ１，および校正キャパシタＣ３，Ｃ４から構成され、ＰチャネルトランジスタＭＰ１およびＮチャネルトランジスタＭＮ１のソース端子は、それぞれ最高電源電位Ｖｄｄと最低電源電位Ｖｃｃ（Ｖｃｃ＜０Ｖ、以下同様）に、ゲートはそれぞれ校正キャパシタＣ３，Ｃ４を介して仮想接地ノード４（電位Ｖ１）に接続されている。また、ドレイン端子は、両者とも出力端子３に接続されており、蓄積キャパシタＣ２は、スイッチＳＷ５を介して出力端子３と仮想接地ノード４との間に接続されている。
【００１１】
１周期をφ１とφ２の２相に分けたクロックによって、スイッチＳＷ１，ＳＷ２はφ１のときにＯＮ、スイッチＳＷ３，ＳＷ４，ＳＷ５はφ２のときにＯＮとなる。校正装置１２は、それぞれの相において以下のように作用する。
【００１２】
（１）φ１のとき、校正キャパシタＣ３の両端子間の電位差が「Ｖｄｄ−Ｖｔｈｐ」（Ｖｃｍ＝０Ｖ）、校正キャパシタＣ４の両端子間の電位差が「−Ｖｔｈｎ−Ｖｓｓ」となるように、それぞれのキャパシタＣ３，Ｃ４に電荷を供給する。ただし、Ｖｔｈｐ，Ｖｔｈｎは、それぞれＰチャネルトランジスタＭＰ１、ＮチャネルトランジスタＭＮ１の閾値電圧である。
（２）φ２のとき、電荷供給部１１に対して何も作用しない。
【００１３】
以上のように校正装置１２が作用するとき、このスイッチトキャパシタ型積分器は、次のように動作する。
ｋ−１周期目のφ２が終了した時点で、蓄積キャパシタＣ２にＱ［ｋ−１］の電荷が蓄えられているとする。後で説明するように、φ２終了時の仮想接地ノード４の電位はＶｃｍ（＝０Ｖ）であるから出力端子の電位は、
【数６】
0005616781.tif 000007
である。
【００１４】
次のタイミングのｋ周期目のφ１のとき、スイッチＳＷ１，ＳＷ２がＯＮ、スイッチＳＷ３，ＳＷ４，ＳＷ５がＯＦＦとなる。サンプルキャパシタＣ１の各端子は入力端子２と基準電位Ｖｃｍにそれぞれ接続されているので、そのサンプルキャパシタＣ１に蓄積される電荷ｑ［ｋ］は、
【数７】
0005616781.tif 000008
である。
【００１５】
一方、蓄積キャパシタＣ２は、スイッチＳＷ５がＯＦＦで端子が独立しているので、蓄えられた電荷はＱ［ｋ−１］のままである。また、上述したようにφ１の終了時点で、校正キャパシタＣ３の電位差が「Ｖｄｄ−Ｖｔｈｐ」となるように、校正キャパシタＣ４の両端子の電位差が「−Ｖｔｈｎ−Ｖｓｓ」となるように、それぞれキャパシタＣ３，Ｃ４に電荷が蓄えられている。
【００１６】
次のタイミングのφ２のとき、スイッチＳＷ３，ＳＷ４，ＳＷ５がＯＮ、スイッチ１，ＳＷ２がＯＦＦとなり、また校正装置１２は電荷供給部１１に何も作用しないので、図７に示すような回路になる。このとき、校正キャパシタＣ３，Ｃ４の一方の端子がそれぞれトランジスタＭＰ１，ＭＮ１のゲートに接続され独立しているので、この期間を通して校正キャパシタＣ３，Ｃ４に蓄えられている電荷に変化はない。したがって、校正キャパシタＣ３，Ｃ４の両端の電位差にも変化がない。
【００１７】
Ｖｉｎ[ｋ]＞０のとき、サンプルキャパシタＣ１の入力側に蓄えられている電荷は正であるから、φ２に切り替えた直後では、Ｖ１＜０である。このとき、ＮチャネルトランジスタＭＮ１は、そのゲート・ソース間電圧Ｖｇｓｎが、
【数８】
0005616781.tif 000009
であるのでＯＦＦとなり、従ってそのＮチャネルトランジスタＭＮ１は何も作用しない。
【００１８】
一方、ＰチャネルトランジスタＭＰ１は、そのゲート・ソース間電圧Ｖｇｓｐが、
【数９】
0005616781.tif 000010
であるのでＯＮになり、ＰチャネルトランジネタＭＰ１にドレイン電流が流れる。
【００１９】
この電流によって、正電荷が蓄積キャパシタＣ２を経て仮想接地ノード４に移動し、Ｖ１＜０であった電位を上昇させる。ｑ［ｋ］＝Ｃ１・Ｖｉｎ［ｋ］の電荷が移動したとき、仮想接地ノード４の電位は０となり、ＰチャネルトランジスタＭＰ１のゲート・ソース間電圧Ｖｇｓｐ＝Ｖｔｈｐとなる。この時点で、ＰチャネルトランジスタＭＰ１はＯＦＦになり、電荷の移動は止まる。
【００２０】
結局、φ２の終了時、蓄積キャパシタＣ２に蓄えられる電荷は、ｑ［ｋ］＝Ｃ１・Ｖｉｎ［ｋ］だけ増加して、
【数１０】
0005616781.tif 000011
となり、仮想接地ノード４の電位は０となる。従って、
【数１１】
0005616781.tif 000012
の関係が成立し、積分器として動作する。
【００２１】
Ｖｉｎ［ｋ］＜０のときは、φ２に切り替えた直後では、ＰチャネルトランジスタＭＰ１がＯＦＦ、ＮチャネルトランジスタＭＮ１がＯＮとなり、同様な動作をする。
【００２２】
電荷の移動が終了した時点で、トランジスタＭＰ１，ＭＮ１は、ＯＦＦあるいはサブスレッショルド領域にあるので、待機電流はほとんど流れない。
【００２３】
図８は、校正装置１２を具体化した実施例を示す。破線で囲んだ部分１２Ａ，１２Ｂ，１２Ｃが校正装置１２を構成する。校正装置１２は、ダイオード接続された校正トランジスタとしてのＰチャネルトランジスタＭＰ２、同じく校正トランジスタとしてのＮチャネルトランジスタＭＮ２、直流電流源Ｉ１，Ｉ２、スイッチＳＷ６，ＳＷ７，ＳＷ８，ＳＷ９からなる。
【００２４】
スイッチＳＷ８がＯＮのとき、直流電流源Ｉ１、ＰチャネルトランジスタＭＰ２およびＰチャネルトランジスタＭＰ１がカレントミラーを構成する。同様に、スイッチＳＷ９がＯＮのとき、直流電流源Ｉ２、ＮチャネルトランジスタＭＮ２およびＮチャネルトランジスタＭＮ１がカレントミラーを構成する。これらのとき、トランジスタＭＰ１，ＭＮ１に流れるドレイン電流が非常に小さくなるように、直流電流源Ｉ１，Ｉ２の電流値およびトランジスタＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２のＷ／Ｌ比を調節する。このようにしたとき、校正装置１２は以下のように動作する。
【００２５】
（１）φ１のとき、スイッチＳＷ８はＯＮであるので、上述したようにＰチャネルトランジスタＭＰ１には小さなドレイン電流が流れる。ドレイン電流が小さいので、ＰチャネルトランジスタＭＰ１のゲート・ソース間電圧Ｖｇｓｐは、ほぼＶｔｈｐである。従って、ＰチャネルトランジスタＭＰ１のゲート端子の電位は「Ｖｄｄ−Ｖｔｈｐ」である。また、スイッチＳＷ７がＯＮで仮想接地ノード４の電位はＶｃｍ（＝０）だから、校正キャパシタＣ３の両端の電位差は「Ｖｄｄ−Ｖｔｈｐ」となり、φ１終了時には、校正キャパシタＣ３の両端の電位差が「Ｖｄｄ−Ｖｔｈｐ」となるように、電荷が蓄えられている。同様に校正キャパシタＣ４にも、両端の電位差が「−Ｖｔｈｎ−Ｖｓｓ」となるように、電荷が蓄えられる。
（２）φ２のとき、校正装置１２と電荷供給部１１を接続するスイッチＳＷ６，ＳＷ７，
ＳＷ８，ＳＷ９はすべてＯＦＦであるので、何も作用しない。
【００２６】
以上のように、この装置はφ１、φ２のそれぞれの相で、前述したような校正装置１２の条件を満たすので、校正装置として動作する。
【００２７】
このように、本願出願人が先に提案したスイッチトキャパシタ型積分器は、蓄積キャパシタに所望の電荷が蓄積されると、その蓄積キャパシタに電荷を供給する主トランジスタがほぼＯＦＦあるいはサブスレッショルド領域の状態となるので、待機電流が抑制され、低消費電力のスイッチキャパシタ型積分器を実現することができる。
【先行技術文献】
【特許文献】
【００２８】
【非特許文献１】Behzad Razavi著、「アナログＣＭＯＳ集積回路の設計  応用編」、５３４−５３７頁、平成１５年３月３０日発行、丸善株式会社
【発明の概要】
【発明が解決しようとする課題】
【００２９】
スイッチトキャパシタ型積分器では、上記φ２終了時に仮想接地ノードが基準電位（Ｖｃｍ＝０Ｖ）に正確に制御されることで、デジタルシグマ変調器の性能（Ｓ／Ｎ比、歪み）を上げることができる。演算増幅器を用いた一般的な積分器では、仮想接地ノードの電位は、最大でもＶｄｄ／Ａｏｐ（Ａｏｐは演算増幅器の開放利得）となるので、高い制度で、制御されると考えられる。
【００３０】
しかしながら、上述の演算増幅器を用いた積分器では、主トランジスタの電流が、閾値を境に完全にＯＮあるいはＯＦＦするわけではないので、仮想接地ノードの電位を正確に制御するのが難しく、高精度のデルタシグマ変調器を作製する妨げとなっていた。本発明は、仮想接地ノードの電位に誤差が生じた場合でも制御性良く動作する低消費電力のスイッチトキャパシタ型積分器を提供することを目的とする。
【課題を解決するための手段】
【００３１】
上記目的を達成するため、本願請求項１に係る発明は、１つの周期内で互いにオーバーラップしない第１および第２の相を持つクロックを発生するクロック源と、前記第１の相において入力信号の電荷をサンプリングするサンプルキャパシタと、前記第２の相において前記サンプルキャパシタの電荷を仮想接地ノードを介して累積する蓄積キャパシタとを有し、前記仮想接地ノードは前記第２の相の終了時に基準電位と同電位に制御され、各周期で入力端子に印加された前記入力信号の電圧が次々に前記蓄積キャパシタに累積されて出力端子に現れるようにしたスイッチトキャパシタ型積分器であって、前記蓄積キャパシタに前記サンプリングキャパシタの電荷を供給する主トランジスタと、該主トランジスタのゲート端子に接続された校正キャパシタと、該校正キャパシタと前記仮想接地ノードとの間に挿入され、前記校正キャパシタを介して前記主トランジスタのゲート端子に、前記仮想接地ノードの電位を増幅した電位を出力する増幅器と、前記第１の相において、前記校正キャパシタに対して、前記仮想接地ノードが前記基準電位にあるときの前記主トランジスタのゲート・ソース間電圧が閾値電圧となる電位差が生じるように電荷を供給する校正装置と、を有し、前記増幅器により前記仮想接地ノードの電位を増幅した電位によって主トランジスタの動作を制御することを特徴とする。
【００３２】
本願請求項２に係る発明は、１つの周期内で互いにオーバーラップしない第１および第２の相を持つクロックを発生するクロック源と、前記第１の相において電荷が空にされ前記第２の相において入力信号の電荷をサンプリングするサンプリングキャパシタと、前記第２の相において前記サンプルキャパシタと仮想接地ノードを介して直列接続されて電荷を累積する蓄積キャパシタを有し、前記仮想接地ノードは前記第２の相の終了時に基準電位と同電位に制御され、各周期で入力端子に印加された前記入力信号の電圧が次々に前記蓄積キャパシタに累積されて出力端子に現れるようにしたスイッチトキャパシタ型積分器であって、前記蓄積キャパシタに前記サンプリングキャパシタの電荷を供給する主トランジスタと、該主トランジスタのゲート端子に接続された校正キャパシタと、該校正キャパシタと前記仮想接地ノードとの間に挿入され、前記校正キャパシタを介して前記主トランジスタのゲート端子に、前記仮想接地ノードの電位を増幅した電位を出力する増幅器と、前記第１の相において、前記校正キャパシタに対して、前記仮想接地ノードが前記基準電位にあるときの前記主トランジスタのゲート・ソース間電圧が閾値電圧となる電位差が生じるように電荷を供給する校正装置と、を有し、前記増幅器により前記仮想接地ノードの電位を増幅した電位によって主トランジスタの動作を制御することを特徴とする。
【発明の効果】
【００３３】
本発明によれば、蓄積キャパシタに所望の電荷が蓄積されると、その蓄積キャパシタに電荷を供給する主トランジスタがほぼＯＦＦあるいはサブスレッショルド領域の状態になるので、待機電流が抑制され、低消費電力のスイッチトキャパシタ型積分器を実現することができる。さらに本発明では、仮想接地ノードの電位に誤差が生じた場合でも、増幅器によって仮想接地ノードの電位を増幅した電位によって主トランジスタの動作を制御する構成とすることで、高精度のデルタシグマ変調器を実現することが可能となった。
【図面の簡単な説明】
【００３４】
【図１】本発明のスイッチトキャパシタ型積分器の説明図である。
【図２】本発明のスイッチトキャパシタ型積分器のφ２のときの回路図である。
【図３】本発明のスイッチトキャパシタ型積分器の校正装置を具体化した回路図である。
【図４】本発明のスイッチトキャパシタ型積分器の増幅器を具体化した回路図である。
【図５】従来のスイッチトキャパシタ型積分器の説明図である。
【図６】従来の低消費電力のスイッチトキャパシタ型積分器の説明図である。
【図７】従来の低消費電力のスイッチトキャパシタ型積分器のφ２のときに回路図である。
【図８】従来のスイッチトキャパシタ型積分器の構成装置を具体化した回路図である。
【発明を実施するための形態】
【００３５】
本発明のスイッチトキャパシタ型積分器は、校正キャパシタと仮想接地ノードとの間に増幅器を挿入し、仮想接地ノードの電位を増幅した電位で主トランジスタを制御する構成としている。以下、本発明の実施例について、詳細に説明する。
【実施例１】
【００３６】
図１に本発明の実施例のスイッチトキャパシタ型積分器を示す。本実施例のスイッチトキャパシタ型積分器は、図６で説明したスイッチトキャパシタ型積分器に増幅器５（電圧利得Ａ＞０、以下同様）を挿入した以外は、上述のスイッチトキャパシタ型積分器と同じである。
【００３７】
電荷供給部１１は、蓄積キャパシタＣ２に電荷を供給する主トランジスタとしてのＰチャネルトランジスタＭＰ１とＮチャネルトランジスタＭＮ１、および校正キャパシタＣ３，Ｃ４から構成され、ＰチャネルトランジスタＭＰ１およびＮチャネルトランジスタＭＮ１のソース端子は、それぞれ最高電源電位Ｖｄｄと最低電源電位Ｖｓｓ（Ｖｓｓ＜０Ｖ、以下同様）に、ゲートはそれぞれ校正キャパシタＣ３，Ｃ４を介して電圧利得Aの増幅器５の増幅器出力ノード６（電位Ｖ２）に接続されている。またドレイン端子は、両者とも出力端子３に接続されている。また、蓄積キャパシタＣ２は、スイッチＳＷ５を介して出力端子３と仮想接地ノード４との間に接続されている。増幅器５の入力側は、仮想接地ノード４に接続している。
【００３８】
１周期をφ１とφ２の２相に分けたクロックによって、スイッチＳＷ１，ＳＷ２はφ１の時にＯＮ、スイッチＳＷ３，ＳＷ４、ＳＷ５はφ２の時にＯＮとなるが、校正装置１２はそれぞれの相において以下のように作用する。
【００３９】
（１）φ１のとき、校正キャパシタＣ３の両端子間の電位差が「Ｖｄｄ−Ｖｔｈｐ」（Ｖｃｍ＝０Ｖ）となるように、および校正キャパシタＣ４の両端子間の電位差が「−Ｖｔｈｎ−Ｖｓｓ」となるように、それぞれのキャパシタＣ３，Ｃ４に電荷を供給する。ただし、Ｖｔｈｐ、Ｖｔｈｎは、それぞれＰチャネルトランジスタＭＰ１、ＮチャネルトランジスタＭＮ１の閾値電圧である。
（２）φ２のときは、電荷供給部１１に対して何も作用しない。
【００４０】
以上のように校正装置１２が作用するとき、本発明のスイッチトキャパシタ型積分器は次のように動作する。
ｋ−１周期目のφ２が終了した時点で、蓄積キャパシタＣ２にＱ［ｋ−１］の電荷が蓄えられているとする。後に説明するように、φ２終了時の仮想接地ノード４の電位はＶｃｍ（＝０Ｖ）であるから、出力端子３の電位は、前述の式（６）で表す値となる。
【００４１】
次のタイミングのｋ周期目のφ１のとき、スイッチＳＷ１，ＳＷ２がＯＮ、スイッチＳＷ３，ＳＷ４，ＳＷ５がＯＦＦとなる。サンプルキャパシタＣ１の各端子は入力端子２と基準電位Ｖｃｍにそれぞれ接続されるので、そのサンプルキャパシタＣ１に蓄積される電荷ｑ［ｋ］は、
【数１２】
0005616781.tif 000013
である。
【００４２】
一方、蓄積キャパシタＣ２は、スイッチＳＷ５がＯＦＦで端子が孤立しているので、蓄えられている電荷はＱ［ｋ−１］のままである。また、上述したようにφ１の終了時点で、校正キャパシタＣ３の電位差が「Ｖｄｄ−Ｖｔｈｐ」となるように、校正キャパシタＣ４の両端子の電位差が「−Ｖｔｈｎ−Ｖｓｓ」となるように、それぞれのキャパシタＣ３，Ｃ４に電荷が蓄えられている。
【００４３】
次のタイミングのφ２のとき、スイッチＳＷ３，ＳＷ４，ＳＷ５がＯＮ、スイッチＳＷ１，ＳＷ２がＯＦＦとなり、また校正装置１２は電荷供給部１１に何も作用しないので、図２に示すような回路になる。このとき、校正キャパシタＣ３，Ｃ４の一方の端子がそれぞれトランジスタＭＰ１，ＭＮ１のゲートに接続され孤立しているので、この期間を通して校正キャパシタＣ３，Ｃ４に蓄えられている電荷に変化はない。したがって、校正キャパシタＣ３，Ｃ４の両端の電位差にも変化がない。
【００４４】
Ｖｉｎ[ｋ]＞０のとき、サンプルキャパシタＣ１の入力側に蓄えられている電荷は正であるから、φ２に切り替えた直後では、Ｖ２（＝ＡＶ１）＜０である。このとき、ＮチャネルトランジスタＭＮ１は、そのゲート・ソース間電圧Ｖｇｓｎが、
【数１３】
0005616781.tif 000014
となる。ここで、Ｖ２＝Ａ・Ｖ１であるから、ＮチャネルトランジスタＭＮ１は確実にＯＦＦとなり、ＮチャネルトランジスタＭＮ１は何も作用しないことになる。
【００４５】
一方、ＰチャネルトランジスタＭＰ１は、そのゲート・ソース間電圧Ｖｇｓｐは、
【数１４】
0005616781.tif 000015
となる。ここで、Ｖ２＝Ａ・Ｖ１であるから、ＰチャネルトランジスタＭＰ１は、確実にＯＮとなり、ＰチャネルトランジネタＭＰ１にドレイン電流が流れる。
【００４６】
この電流によって、正電荷が蓄積キャパシタＣ２を経て仮想接地ノード４に移動し、Ｖ２＜０であった電位を上昇させる。ｑ［ｋ］＝Ｃ１・Ｖｉｎ［ｋ］の電荷が移動したとき、増幅器出力ノード６の電位は０となり、ＰチャネルトランジスタＭＰ１のゲート・ソース間電圧Ｖｇｓｐ＝Ｖｔｈｐとなる。この時点で、ＰチャネルトランジスタＭＰ１はＯＦＦになり、電荷の移動は止まる。ここで、増幅器出力ノード６の電位（Ｖ２）が、完全に０ではないとしても、仮想接地ノード４の電位は、増幅器のため、Ｖ１＝Ｖ２／Ａとなり、より０に近い値となる。
【００４７】
結局、φ２の終了時、蓄積キャパシタＣ２に蓄えられる電荷は、ｑ［ｋ］＝Ｃ１・Ｖｉｎ［ｋ］だけ増加して、
【数１５】
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となり、仮想接地ノードの電位は０となる。従って、
【数１６】
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の関係が成立し、積分器として動作する。
【００４８】
Ｖｉｎ［ｋ］＜０のときは、φ２に切り替えた直後では、ＰチャネルトランジスタＭＰ１がＯＦＦ、ＮチャネルトランジスタＭＮ１がＯＮとなり、同様な動作をする。
【００４９】
電荷の移動が終了した時点で、トランジスタＭＰ１，ＭＮ１は、ＯＦＦあるいはサブスレッショルド領域にあるので、待機電流はほとんど流れない。
【００５０】
以上説明したように本発明では、仮想接地ノード４と増幅器５の増幅器出力ノード６の電位を比較すると、Ｖ１＝Ｖ２／Ａの関係となり、仮想接地ノード４に電位の変動（誤差）が生じたとして、主トランジスタの動作は、増幅器５によってＡ倍に増幅されて増幅器出力ノード６からＡ倍となって出力される電位によって制御されるので、確実に動作させることができる。
【００５１】
図３は、校正装置１２を具体化した実施例である。破線で囲んだ部分１２Ａ，１２Ｂ，１２Ｃが校正装置１２を構成する。校正装置１２は。ダイオード接続された校正トランジスタとしてのＰチャネルトランジスタＭＰ２、同じく校正トランジスタとしてのＮチャネルトランジスタＭＮ２、直流電流源Ｉ１，Ｉ２、スイッチＳＷ６，ＳＷ７，ＳＷ８，ＳＷ９からなる。
【００５２】
スイッチＳＷ８がＯＮのとき、直流電流源Ｉ１、ＰチャネルトランジスタＭＰ２およびＰチャネルトランジスタＭＰ１がカレントミラーを構成する。同様に、スイッチＳＷ９がＯＮのとき、直流電流源Ｉ２、ＮチャネルトランジスタＭＮ２およびＮチャネルトランジスタＭＮ１がカレントミラーを構成する。これらのとき、トランジスタＭＰ１，ＭＮ１に流れるドレイン電流が非常に小さくなるように、直流電流源Ｉ１，Ｉ２の電流値およびトランジスタＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２のＷ／Ｌ比を調節する。このようにしたとき、校正装置１２は以下のように動作する。
【００５３】
（１）φ１のとき、スイッチＳＷ８はＯＮであるので、上述したようにＰチャネルトランジスタＭＰ１には小さなドレイン電流が流れる。ドレイン電流が小さいので、ＰチャネルトランジスタＭＰ１のゲート・ソース間電圧Ｖｇｓｐは、ほぼＶｔｈｐである。従って、ＰチャネルトランジスタＭＰ１のゲート端子の電位は「Ｖｄｄ−Ｖｔｈｐ」である。また、スイッチＳＷ７がＯＮで増幅器出力ノード６の電位はＶｃｍ（＝０）だから、校正キャパシタＣ３の両端の電位差は「Ｖｄｄ−Ｖｔｈｐ」となり、φ１終了時には、校正キャパシタＣ３の両端の電位差が「Ｖｄｄ−Ｖｔｈｐ」となるように、電荷が蓄えられている。同様に校正キャパシタＣ４にも、両端の電位差が「−Ｖｔｈｎ−Ｖｓｓ」となるように、電荷が蓄えられる。
（２）φ２のとき、校正装置１２と電荷供給部１１を接続するスイッチＳＷ６，ＳＷ７，
ＳＷ８，ＳＷ９はすべてＯＦＦであるので、何も作用しない。
【００５４】
以上のように、この装置はφ１、φ２のそれぞれの相で、前述したような校正装置１２の条件を満たすので、校正装置として動作する。また、この装置は素子のばらつきや温度によってトランジスタＭＰ１，ＭＮ１の閾値電圧が変化しても、それに応じて校正キャパシタＣ３，Ｃ４の両端の電位差が変化するので、素子変動に強い回路になっている。
【００５５】
図４は、増幅器５として一段の差動増幅器を使用した回路図である。図示していないが、コモンモードフィードバック回路を備えている。このような構成とすると、積分器の差動動作が可能となる。なお、仮想接地ノード４、増幅器出力ノード６は、高インピーダンスとなるので、電流消費が少なく、性能を向上させることが可能となる。
【符号の説明】
【００５６】
１：演算増幅器、２：入力端子、３：出力端子、４：仮想接地ノード、５：増幅器、６：増幅器出力ノード、１１電荷供給部、１２、１２Ａ、１２Ｂ、１２Ｃ：校正装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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