(57)【特許請求の範囲】
【請求項１】
第１パワードメインおよび第２パワードメインが、アイソレータを介して、データラインおよびスキャンチェーンで繋がれ、
前記アイソレータは、前記スキャンチェーンに接続される第１回路と、前記データラインに接続される第２回路とを有し、
第１制御信号により制御されるパワーマネージメントユニットから前記第１回路に対して供給される第２制御信号の論理を、第３制御信号に従って反転することで、前記第２制御信号が供給される前記第１回路の入力における該第２制御信号の論理と同じ論理の縮退故障を検出可能とし、
前記パワーマネージメントユニットから前記第２回路に、前記第１制御信号および前記第３制御信号によって出力値が固定されない論理回路の出力を供給することで、前記第２回路の故障を自動テストパターン生成により検出可能とする、
ことを特徴とする故障検出回路。
【請求項２】
前記故障検出回路は、
前記第２制御信号および前記第３制御信号を受け取り、前記第３制御信号の論理に従って前記第２制御信号の論理を変化させる第１論理ゲートを有する、
ことを特徴とする請求項１に記載の故障検出回路。
【請求項３】
第１パワードメインおよび第２パワードメインが、アイソレータを介して、データラインおよびスキャンチェーンで繋がれ、
前記アイソレータは、前記スキャンチェーンに接続される第１回路と、前記データラインに接続される第２回路とを有し、
第１制御信号により制御されるパワーマネージメントユニットから前記第１回路に対して供給される第２制御信号の論理を、第３制御信号に従って反転することで、前記第２制御信号が供給される前記第１回路の入力における該第２制御信号の論理と同じ論理の縮退故障を検出可能とし、
前記パワーマネージメントユニットから前記第２回路に、前記第１制御信号および前記第３制御信号によって出力値が固定されない論理回路の出力を供給することで、前記第２回路の故障を自動テストパターン生成により検出可能とする、
ことを特徴とする故障検出方法。
【請求項４】
第１パワードメインと、
該第１パワードメインと、アイソレータを介して、データラインおよびスキャンチェーンで繋がる第２パワードメインと、
第１制御信号により制御されるパワーマネージメントユニットと、を有する半導体集積回路であって、
前記アイソレータは、前記スキャンチェーンに接続される第１回路と、前記データラインに接続される第２回路とを有し、
前記パワーマネージメントユニットから前記第１回路に対して供給される第２制御信号の論理を、第３制御信号に従って反転することで、前記第２制御信号が供給される前記第１回路の入力における該第２制御信号の論理と同じ論理の縮退故障を検出可能とし、
前記パワーマネージメントユニットから前記第２回路に、前記第１制御信号および前記第３制御信号によって出力値が固定されない論理回路の出力を供給することで、前記第２回路の故障を自動テストパターン生成により検出可能とする、
ことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願で言及する実施例は、故障検出回路，故障検出方法および半導体集積回路に関する。
【背景技術】
【０００２】
近年、様々な電子機器の半導体集積回路として、例えば、消費電力を低減させるために複数のパワードメイン（Power Domain：ＰＤ）を有するものが注目されている。
【０００３】
このような複数のＰＤを有する半導体集積回路を設計する場合、例えば、ＰＤ間の電源の状態による不定伝播の抑制を行うためにアイソレータが挿入される。
【０００４】
アイソレータは、例えば、データラインおよびスキャンチェーンに挿入され、データラインのアイソレータは、パワーマネージメントユニット内のユーザ論理により制御され、スキャンチェーンのアイソレータは、テストモードから制御されるようになっている。
【０００５】
ところで、従来、異なるパワードメイン間にアイソレータを挿入した半導体集積回路、並びに、複数のフリップフロップを直列に接続したスキャンチェーンにおける故障を検出する故障検出回路としては、様々なものが知られている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−２４８１４３号公報
【特許文献２】特開昭５８−１８６８５２号公報
【特許文献３】特開平４−３０２２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述したように、複数のＰＤを有する半導体集積回路において、例えば、データラインおよびスキャンチェーンにアイソレータを挿入し、そのアイソレータをテストモードから制御するものが提案されている。
【０００８】
しかしながら、そのようなアイソレータをデータラインおよびスキャンチェーンに挿入した半導体集積回路では、全ての故障検出を行うことができないことがあった。
【０００９】
この出願は、アイソレータの故障検出を確実に行うことのできる故障検出回路，故障検出方法および半導体集積回路の提供を目的とする。
【課題を解決するための手段】
【００１０】
第１実施形態によれば、第１パワードメインおよび第２パワードメインが、アイソレータを介して、データラインおよびスキャンチェーンで繋がれ、前記アイソレータは、前記スキャンチェーンに接続される第１回路と、前記データラインに接続される第２回路とを有し、第１制御信号により制御されるパワーマネージメントユニットから前記第１回路に対して供給される第２制御信号の論理を、第３制御信号に従って反転することで、前記第２制御信号が供給される前記第１回路の入力における該第２制御信号の論理と同じ論理の縮退故障を検出可能とし、前記パワーマネージメントユニットから前記第２回路に、前記第１制御信号および前記第３制御信号によって出力値が固定されない論理回路の出力を供給することで、前記第２回路の故障を自動テストパターン生成により検出可能とする、故障検出回路が提供される。
【００１１】
第２実施形態によれば、第１パワードメインおよび第２パワードメインが、アイソレータを介して、データラインおよびスキャンチェーンで繋がれ、前記アイソレータは、前記スキャンチェーンに接続される第１回路と、前記データラインに接続される第２回路とを有し、第１制御信号により制御されるパワーマネージメントユニットから前記第１回路に対して供給される第２制御信号の論理を、第３制御信号に従って反転することで、前記第２制御信号が供給される前記第１回路の入力における該第２制御信号の論理と同じ論理の縮退故障を検出可能とし、前記パワーマネージメントユニットから前記第２回路に、前記第１制御信号および前記第３制御信号によって出力値が固定されない論理回路の出力を供給することで、前記第２回路の故障を自動テストパターン生成により検出可能とする、故障検出方法が提供される。
【００１２】
第３実施形態によれば、第１パワードメインと、該第１パワードメインと、アイソレータを介して、データラインおよびスキャンチェーンで繋がる第２パワードメインと、第１制御信号により制御されるパワーマネージメントユニットと、を有する半導体集積回路であって、前記アイソレータは、前記スキャンチェーンに接続される第１回路と、前記データラインに接続される第２回路とを有し、前記パワーマネージメントユニットから前記第１回路に対して供給される第２制御信号の論理を、第３制御信号に従って反転することで、前記第２制御信号が供給される前記第１回路の入力における該第２制御信号の論理と同じ論理の縮退故障を検出可能とし、前記パワーマネージメントユニットから前記第２回路に、前記第１制御信号および前記第３制御信号によって出力値が固定されない論理回路の出力を供給することで、前記第２回路の故障を自動テストパターン生成により検出可能とする、半導体集積回路が提供される。
【００１３】
これにより、前記第２制御信号が供給される前記第１回路の入力における該第２制御信号の論理と同じ論理の縮退故障が検出可能となる。
【発明の効果】
【００１４】
開示の故障検出回路，故障検出方法および半導体集積回路は、アイソレータの故障検出を確実に行うことができるという効果を奏する。
【図面の簡単な説明】
【００１５】
【図１】半導体集積回路の一例を示すブロック図である。
【図２】図１の半導体集積回路の試験動作を説明するための図である。
【図３】図１の半導体集積回路におけるアンド型アイソレータの一例を示す回路図である。
【図４】図３のアンド型アイソレータにおけるトランジスタの動作を説明するための図である。
【図５】第１実施例の半導体集積回路を示すブロック図である。
【図６】第２実施例の半導体集積回路を示すブロック図である。
【図７】第３実施例の半導体集積回路を示すブロック図である。
【図８】第４実施例の半導体集積回路を示すブロック図である。
【図９】第５実施例の半導体集積回路を示すブロック図である。
【図１０】第６実施例の半導体集積回路を示すブロック図である。
【発明を実施するための形態】
【００１６】
まず、実施例を詳述する前に、図１〜図４を参照して、半導体集積回路の一例における試験動作およびその問題点を説明する。
【００１７】
図１は半導体集積回路の一例を示すブロック図であり、２つのＰＤ（パワードメイン）およびＰＭＵ（Power Management Unit：パワーメネージメント・ユニット）を有する半導体集積回路において、アイソレータが挿入されたものを示している。
【００１８】
図１において、参照符号１０１は第１ＰＤ、１０２は第２ＰＤ、そして、１０３はＰＭＵを示している。なお、参照符号Ｓinは入力スキャン信号を示し、また、Ｓoutは出力スキャン信号を示す。
【００１９】
第１ＰＤ１０１は、第１論理回路１１１および第１フリップフロップ（ＦＦ）１１２を有し、また、第２ＰＤ１０２は、アイソレータ１２０，第２論理回路１２１および第２ＦＦ１２２を有する。ここで、論理回路１１１および１２１は、ユーザが使用するユーザ論理回路である。
【００２０】
ＰＭＵ１０３は、第３および第４論理回路１３１および１３２、並びに、オアゲート１３３を有する。ここで、オアゲート１３３には、第３論理回路１３１の出力信号およびテストモード信号ＴＭＳが供給されている。
【００２１】
図１に示されるように、アイソレータ１２０は、データラインに挿入される第２アンドゲート１２０ｂおよびスキャンチェーンに挿入される第１アンドゲート１２０ａを有する。
【００２２】
第２アンドゲート１２０ｂには、第１論理回路１１１の出力信号（ＯＵＴ）および第４論理回路１３２の出力信号が供給されている。
【００２３】
また、第１アンドゲート１２０ａには、第１ＦＦ１１２のＱ出力信号およびオアゲート１３３の出力信号ＳＳが供給されている。なお、アイソレータ１２０は、テストモード信号ＴＭＳにより制御される。
【００２４】
アイソレータ１２０（アンドゲート１２０ａ，１２０ｂ）は、第１ＰＤ１０１がオフで第２ＰＤ１０２がオンのとき、第１ＰＤ１０１から第２ＰＤ１０２へ不定が伝播するのを抑制するために各配線上に挿入されるものである。
【００２５】
図２は図１の半導体集積回路の試験動作を説明するための図であり、図１におけるアイソレータ１２０の第１アンドゲート１２０ａを示すものである。
【００２６】
なお、符号ｓａは縮退故障を示し、ｓａ−０は検出対象（ライン）が”０”になる縮退故障を表し、ｓａ−１は検出対象が”１”になる縮退故障を表している。
【００２７】
ところで、アイソレータ１２０が挿入された半導体集積回路に対してテストを行う場合、アイソレータ１２０の入出力の故障を検出する必要がある。
【００２８】
ここで、アイソレータ１２０において、データライン上の第２アンドゲート１２０ｂの故障は、ＡＴＰＧ（Automatic Test Pattern Generation：自動テストパターン生成）により検出可能である。
【００２９】
しかしながら、アイソレータ１２０において、スキャンチェーンに挿入された第１アンドゲート１２０ａの故障は、入力Ｂの故障ｓａ−１を検出することができない。これは、表１を参照して説明する以下の理由による。
【表１】
0005487777.tif 000002
【００３０】
表１は、アイソレータ１２０の第１アンドゲート１２０ａの入力Ａ，Ｂのテストモード時における状態を示している。
【００３１】
表１に示されるように、ＰＭＵ１０３からアイソレータ１２０の第１アンドゲート１２０ａの入力Ｂに対する信号ＳＳは、テストモード信号ＴＭＳで制御されるため、シフトおよびキャプチャのテスト時は常に”１”に固定される。
【００３２】
すなわち、テストモード信号ＴＭＳが”１”のとき、オアゲート１３３の出力信号ＳＳは、第３論理回路１３１の出力信号のレベルに関わらず”１”になるため、第１アンドゲート１２０ａの入力Ｂの故障ｓａ−１は検出不能である。
【００３３】
ここで、第１アンドゲート１２０ａの入力Ｂがｓａ−１になった場合、ユーザ論理に影響はないが、第１ＰＤ１０１がオフだと第１アンドゲート１２０ａの入力Ａに到達する信号（第１ＦＦ１０１のＱ出力信号）を”０”に固定することができない。
【００３４】
図３は図１の半導体集積回路におけるアンド型アイソレータの一例を示す回路図であり、アイソレータ１２０におけるアンドゲート１２０ｂの回路例を示すものである。
【００３５】
図３に示されるように、第１アンドゲート１２０ａは、ｐＭＯＳトランジスタ１２１〜１２３およびｎＭＯＳトランジスタ１２４〜１２６を有する。
【００３６】
図３に示す第１アンドゲート１２０ａ（アンド型アイソレータ）において、入力Ｂが”１”に縮退した場合（ｓａ−１）、ｎＭＯＳトランジスタ１２５は常にオンし、出力Ｚのレベルは、入力Ａの値に依存する。
【００３７】
ところで、ＭＯＳトランジス（ＦＥＴ）は、オンとオフを切り替える閾値電圧があり、ｎＭＯＳトランジスタとｐＭＯＳトランジスタでは、その閾値電圧が異なっている。
【００３８】
図４は図３のアンド型アイソレータ（アンドゲート１２０ｂ）におけるトランジスタの動作を説明するための図である。ここで、参照符号nVthはｎＭＯＳトランジスタの閾値電圧を示し、また、pVthはｐＭＯＳトランジスタの閾値電圧を示している。
【００３９】
図４に示されるように、各トランジスタのゲートに印加されるゲート電圧VgがnVthよりも小さいときは、ｐＭＯＳトランジスタのみオンになり、また、ゲート電圧VgがpVthよりも大きいときは、ｎＭＯＳトランジスタのみオンになる。
【００４０】
しかしながら、ゲート電圧VgがnVthよりも大きく、pVthよりも小さいとき（nVth＜Vg＜pVth）は、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタの両方が共にオンになる。
【００４１】
ところで、図３を参照して説明したように、例えば、入力Ｂが１に縮退した場合（ｓａ−１）、アイソレータ(第１アンドゲート１２０ａ)の出力Ｚは、入力Ａの値に依存する。
【００４２】
このとき、第１ＰＤ１０１がオフで入力Ａが不定の値になっており、入力Ａの電圧（トランジスタ１２１および１２４のゲート電圧Vg)がnVth＜Vg＜pVthのとき、ｐＭＯＳトランジスタ１２１およびｎＭＯＳトランジスタ１２４が共にオン状態になる。
【００４３】
その結果、オン状態のトランジスタ１２１，１２４および１２５を介して高電位電源線Vddから低電位電源線Vssに向かって電流（貫通電流）が流れることになる。
【００４４】
すなわち、ＰＭＵ１０３からアイソレータ１２０（第１アンドゲート１２０ａ）に到達するパス上にｓａ−１が発生し、第１ＰＤ１０１がオフで第２ＰＤ１０２がオンになると、アイソレータ１２０内で貫通電流が発生し、消費電力が増加してしまう。
【００４５】
上述した問題は、アイソレータ１２０がアンドゲート（第１アンドゲート１２０ａ）を有する場合に限定されるものではなく、ＰＭＵ１０３からスキャンチェーンに挿入される回路への制御信号ＳＳと同じ論理の縮退故障の検出が不可能になってしまう。
【００４６】
以下、添付図面を参照して、故障検出回路，故障検出方法および半導体集積回路の各実施例を詳述する。
【００４７】
図５は第１実施例の半導体集積回路を示すブロック図であり、２つのパワードメイン（ＰＤ）およびパワーメネージメント・ユニット（ＰＭＵ）を有する半導体集積回路において、アイソレータが挿入されたものを示している。
【００４８】
図５において、参照符号１は第１ＰＤ、２は第２ＰＤ、そして、３はＰＭＵを示している。第１ＰＤ１は、第１論理回路１１および第１フリップフロップ（ＦＦ）１２を有し、また、第２ＰＤ２は、アイソレータ２０，第２論理回路２１および第２ＦＦ２２を有する。
【００４９】
なお、図５および後述する図６〜図１０において、参照符号Ｓinは入力スキャン信号を示し、また、Ｓoutは出力スキャン信号を示す。また、論理回路１１および２１は、ユーザが使用するユーザ論理回路である。
【００５０】
ＰＭＵ３は、第３および第４論理回路３１および３２、オアゲート３３、並びに、アンドゲート（故障検出回路）３４を有する。
【００５１】
ここで、オアゲート３３には、第３論理回路３１の出力信号およびテストモード信号ＴＭＳが供給され、また、アンドゲート３４には、オアゲート３３の出力信号およびアイソレータイネーブル信号ＩＥが供給されている。
【００５２】
図５に示されるように、アイソレータ２０は、データラインに挿入される第２アンドゲート２０ｂおよびスキャンチェーンに挿入される第１アンドゲート２０ａを有する。
【００５３】
第２アンドゲート２０ｂには、第１論理回路１１の出力信号（ＯＵＴ）および第４論理回路３２の出力信号が供給されている。
【００５４】
また、第１アンドゲート２０ａには、第１ＦＦ１２のＱ出力信号およびアンドゲート３４の出力信号ＳＳ１が供給されている。なお、第１アンドゲート（アイソレータ）２０ａは、パワーマネージメントユニット内のユーザ論理により制御され、第２アンドゲート２０ｂ（アイソレータ）２０ｂは、テストモード信号ＴＭＳにより制御される。
【００５５】
アイソレータ２０（アンドゲート２０ａ，２０ｂ）は、第１ＰＤ１がオフで第２ＰＤ２がオンのとき、第１ＰＤ１から第２ＰＤ２へ不定が伝播するのを抑制するために各配線上に挿入されるものである。
【００５６】
上述したように、本第１実施例の半導体集積回路において、第１アンドゲート２０ａの入力Ｂには、アンドゲート３４の出力信号ＳＳ１が供給され、アンドゲート３４には、オアゲート３３の出力信号ＳＳおよびアイソレータイネーブル信号ＩＥが供給されている。
【００５７】
これにより、例えば、テストモード信号ＴＭＳが”１”のときでも、アイソレータイネーブル信号ＩＥを”０”にすることで、アンドゲート３４の出力信号ＳＳ１を”０”にして、第１アンドゲート２０ａの入力Ｂの故障ｓａ−１を検出することが可能になる。
【００５８】
なお、図２を参照して説明したように、第１アンドゲート２０ａの入力Ａ，Ｂの他の故障、すなわち、入力Ａの故障ｓａ−０およびｓａ−１、並びに、入力Ｂの故障ｓａ−０も検出することができる。
【００５９】
さらに、データライン上の第２アンドゲート２０ｂの故障は、ＡＴＰＧにより検出可能なのは前述した通りである。
【００６０】
図６は第２実施例の半導体集積回路を示すブロック図である。ここで、参照符号２ａは第２ＰＤを示し、３ａはＰＭＵを示している。
【００６１】
本第２実施例の半導体集積回路における第２ＰＤ２ａでは、図５の第１実施例のＰＤ２における２つのアンドゲート２０ａ，２０ｂを有するアイソレータ２０の代わりに２つのオアゲート２０ｃ，２０ｄを有するアイソレータ２０’が設けられている。
【００６２】
ここで、アイソレータイネーブル信号ＩＥが供給されたアンドゲート３４を設けずに、アイソレータとして第１および第２オアゲート２０ｃおよび２０ｄを有するものを使用した場合、第１オアゲート２０ｃの入力Ｂにおける故障Ｓａ−０が検出不能になる。
【００６３】
そこで、本第２実施例のＰＭＵ３ａでは、アイソレータイネーブル信号ＩＥおよびオアゲート３３の出力信号ＳＳが供給されたアンドゲート３４の出力信号ＳＳ１をインバータ３５で反転させ、その信号ＳＳ２を第１オアゲート２０ｃの入力Ｂに供給する。
【００６４】
そして、例えば、テストモード信号ＴＭＳが”１”のときでも、アイソレータイネーブル信号ＩＥを”０”にすることで、アンドゲート（故障検出回路）３４の出力信号ＳＳ１を”０”にしてインバータ３５の出力信号ＳＳ２を”１”にする。これにより、第１オアゲート２０ｃの入力Ｂの故障ｓａ−０を検出することが可能になる。
【００６５】
なお、第１オアゲート２０ｃの入力Ａ，Ｂの他の故障、すなわち、入力Ａの故障ｓａ−０およびｓａ−１、並びに、入力Ｂの故障ｓａ−１も検出することができ、また、データライン上の第２オアゲート２０ｄの故障もＡＴＰＧにより検出することができる。
【００６６】
図７は第３実施例の半導体集積回路を示すブロック図である。ここで、参照符号３ｂはＰＭＵを示し、また、３６は故障検出回路を示している。
【００６７】
図７と前述した第１実施例の図５との比較から明らかなように、本第３実施例におけるＰＭＵ３ｂの故障検出回路３６は、アンドゲート３６１およびオアゲート３６２を有している。
【００６８】
上述したように、アイソレータの故障を検出するために挿入する回路（故障検出回路）には、少なくとも１つの制御信号ＩＥを受け取る１つの端子が必要になるが、本第３実施例では、２つの制御信号ＩＥ１，ＩＥ２を受け取る２つの端子が設けられている。
【００６９】
すなわち、アンドゲート３６１には、オアゲート３３の出力信号ＳＳおよび第１アイソレータイネーブル信号ＩＥ１が供給され、オアゲート３６２には、アンドゲート３６１の出力信号および第２アイソレータイネーブル信号ＩＥ２が供給されている。
【００７０】
そして、オアゲート３６２の出力信号ＳＳ３がアイソレータ２０の第１アンドゲート２０ａの入力Ｂに供給されている。
【００７１】
これにより、例えば、テストモード信号ＴＭＳが”１”のときでも、第１および第２アイソレータイネーブル信号ＩＥ１およびＩＥ２を両方とも”０”にすることで、オアゲート３６２の出力信号ＳＳ３を”０”にする。
【００７２】
その結果、第１実施例の半導体集積回路と同様に、アイソレータ２０における第１アンドゲート２０ａの入力Ｂの故障ｓａ−１を検出することが可能になる。
【００７３】
具体的に、第１および第２アイソレータイネーブル信号ＩＥ１，ＩＥ２と第１アンドゲート２０ａの入力Ｂの故障検出との間には、次の表２の関係が成立する。なお、表２において、”Ｘ”は”０”と”１”のどちらでもよいことを示す。
【表２】
0005487777.tif 000003
【００７４】
表２に示されるように、通常時には、２つのアイソレータイネーブル信号ＩＥ１およびＩＥ２を”１”および”０”に設定する。これにより、ＰＭＵ３ｂからアイソレータ２０におけるスキャンチェーンに挿入される第１アンドゲート２０ａの入力Ｂに供給される制御信号ＳＳ３は、オアゲート３３の出力信号ＳＳと同じ論理の信号になる。
【００７５】
第１アンドゲート２０ａの入力Ｂの故障ｓａ−０を検出するときは、第２アイソレータイネーブル信号ＩＥ２を”１”に設定する。これにより、オアゲート３６２の出力である制御信号ＳＳ３は”１”になって、その入力Ｂの故障ｓａ−０を検出する。
【００７６】
そして、第１アンドゲート２０ａの入力Ｂの故障ｓａ−１を検出するときは、第１および第２アイソレータイネーブル信号ＩＥ１およびＩＥ２を”０”および”０”に設定する。これにより、制御信号ＳＳ３は”０”になって、その入力Ｂの故障ｓａ−１が検出可能になる。
【００７７】
なお、２つのアイソレータイネーブル信号ＩＥ１，ＩＥ２の設定により、図６を参照して説明した第２実施例におけるアイソレータ２０’の第１オアゲート２０ｃの入力Ｂの故障ｓａ−０も検出することもできる。
【００７８】
このように、第１および第２アイソレータイネーブル信号ＩＥ１およびＩＥ２の組み合わせにより、アイソレータの種類に依存することなくＰＭＵからスキャンチェーンに挿入されたアイソレータに到達するパスのｓａ−１、ｓａ−０の故障が検出可能である。
【００７９】
図８は第４実施例の半導体集積回路を示すブロック図である。図８において、参照符号４１〜４３はＰＤ、４２０，４３０はアイソレータ、４１１，４２１，４２３，４３１はユーザ論理回路、そして、４１２，４２２，４３２はＦＦを示している。
【００８０】
このように、本第４実施例の半導体集積回路は、３つのＰＤ４１〜４３を有しているが、より多くのＰＤを有するものであっても各実施形態を適用することができる。
【００８１】
各実施例は、例えば、ＰＤ４１を第１ＰＤとしＰＤ４２を第２ＰＤとする第１パワードメイン組、ＰＤ４２を第１ＰＤとしＰＤ４３を第２ＰＤとする第２パワードメイン組のパワードメイン組を複数組（図８では２組）有する半導体集積回路に適用可能である。
【００８２】
図８に示す第４実施例では、各ＰＤ間のデータラインとスキャンチェーンに対して、それぞれアイソレータ４２０，４３０を挿入しており、さらに、アイソレータの種類も異なる論理ゲートを適用している。
【００８３】
すなわち、ＰＤ４１とＰＤ４２との間にはアイソレータ４２０が挿入され、また、ＰＤ４２とＰＤ４３との間にはアイソレータ４３０が挿入されている。
【００８４】
ここで、アイソレータ４２０は、スキャンチェーンに挿入される第１アンドゲート４２０ａおよびデータラインに挿入される第２アンドゲート４２０ｂを有する。また、アイソレータ４３０は、スキャンチェーンに挿入される第１オアゲート４３０ａおよびデータラインに挿入される第２オアゲート４３０ｂを有する。
【００８５】
そして、アンドゲート４２０ａの入力Ｂには、図５を参照して説明したアンドゲート３４の出力信号ＳＳ１が供給され、また、オアゲート４３０ａの入力Ｂには、図６を参照して説明したインバータ３５の出力信号ＳＳ２が供給されている。
【００８６】
これにより、アンドゲート４２０ａの入力Ｂにおける故障ｓａ−１、並びに、オアゲート４３０ａの入力Ｂにおける故障ｓａ−０も検出可能になる。
【００８７】
このように、複数のＰＤを有する半導体集積回路における様々な種類のアイソレータに対して、各スキャンチェーンに挿入された回路におけるＰＭＵからの制御信号を受け取る入力でも全ての縮退故障の検出を行うことができることになる。
【００８８】
図９は第５実施例の半導体集積回路を示すブロック図である。
図９と前述した図６との比較から明らかなように、本第５実施例におけるＰＭＵ３ｄは、図６に示す第２実施例のＰＭＵ３ａの変形であり、第１オアゲート２０ｃの入力Ｂには、同様の制御信号ＳＳ２が供給されることになる。
【００８９】
すなわち、本第５実施例におけるＰＭＵ３ｄは、図６のＰＭＵ３ａにおけるアンドゲート３４およびインバータ３５の代わりに、オアゲート３７およびインバータ３８を設けるようになっている。
【００９０】
なお、図６のＰＭＵ３ａでは、テストモード信号ＴＭＳが”１”のときでも、アイソレータイネーブル信号ＩＥを”０”にすることでアイソレータ２０’の第１オアゲート２０ｃの入力Ｂを”１”にしてその入力Ｂの故障ｓａ−０を検出可能にしていた。
【００９１】
これに対して、図９のＰＭＵ３ｄでは、テストモード信号ＴＭＳが”１”のときでも、アイソレータイネーブル信号ＩＥを”１”にすることでアイソレータ２０’の第１オアゲート２０ｃの入力Ｂを”１”にしてその入力Ｂの故障ｓａ−０を検出可能にする。
【００９２】
このように、アイソレータを制御するＰＭＵ（パワーマネージメントユニット）は、様々に変形することが可能である。
【００９３】
図１０は第６実施例の半導体集積回路を示すブロック図である。
図１０に示されるように、本第６実施例において、アイソレータ２０”は、スキャンチェーンに挿入され、入力Ｂが反転入力とされたオアゲート２０ｅと、データラインに挿入されたアンドゲート（第２アンドゲート）２０ｂを有する。
【００９４】
ここで、本第６実施例のＰＭＵは、図５を参照して説明した第１実施例のＰＭＵ３と同様のものであり、このＰＭＵ３からの制御信号ＳＳによりオアゲート２０ｅの反転入力Ｂにおける故障ｓａ−１を検出可能としている。
【００９５】
このように、スキャンチェーンに挿入されるアイソレータの回路、並びに、それに対応したＰＭＵの回路構成は、様々に変形することができる。
【００９６】
上述したように、各実施例の故障検出回路は、少なくとも１つのアイソレータイネーブル信号を受け取り、アイソレータのスキャンチェーンに挿入される回路の入力において、ＰＭＵからその入力に供給される信号と同じ論理の縮退故障を検出可能にする。これにより、アイソレータの故障検出を確実に行うことができる。
【００９７】
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
第１パワードメインおよび第２パワードメインがデータラインおよびスキャンチェーンで繋がれ、前記第１パワードメインがオフで前記第２パワードメインがオンのとき、前記第２パワードメインに対して不定が伝播するのを抑制する前記スキャンチェーンに挿入された第１回路を有するアイソレータの故障検出回路であって、
第１制御信号により制御されるパワーマネージメントユニットから前記第１回路に対して供給される第２制御信号の論理を、第３制御信号に従って反転することで、前記第２制御信号が供給される前記第１回路の入力における該第２制御信号の論理と同じ論理の縮退故障を検出可能とすることを特徴とする故障検出回路。
【００９８】
（付記２）
付記１に記載の故障検出回路において、該故障検出回路は、
前記第２制御信号および前記第３制御信号を受け取り、前記第３制御信号の論理に従って前記第２制御信号の論理を変化させる第１論理ゲートを有することを特徴とする故障検出回路。
【００９９】
（付記３）
付記２に記載の故障検出回路において、さらに、
前記第１論理ゲートの出力信号および第４制御信号を受け取り、該第４制御信号に従って前記第１論理ゲートの出力信号の論理を変化させる第２論理ゲートを有することを特徴とする故障検出回路。
【０１００】
（付記４）
付記１〜３のいずれか１項に記載の故障検出回路において、
前記アイソレータは、さらに、前記第１パワードメインおよび前記第２パワードメイン間の前記データラインに挿入された第２回路を有することを特徴とする故障検出回路。
【０１０１】
（付記５）
付記１〜４のいずれか１項に記載の故障検出回路において、
前記第１制御信号は、テストモード信号であることを特徴とする故障検出回路。
【０１０２】
（付記６）
第１パワードメインおよび第２パワードメインがデータラインおよびスキャンチェーンで繋がれ、前記第１パワードメインがオフで前記第２パワードメインがオンのとき、前記第２パワードメインに対して不定が伝播するのを抑制する前記スキャンチェーンに挿入された第１回路を有するアイソレータの故障検出方法であって、
第１制御信号により制御されるパワーマネージメントユニットから前記第１回路に対して供給する第２制御信号の論理を、第３制御信号に従って反転することで、前記第２制御信号が供給される前記第１回路の入力における該第２制御信号の論理と同じ論理の縮退故障を検出可能とすることを特徴とする故障検出方法。
【０１０３】
（付記７）
第１パワードメインと、
該第１パワードメインとデータラインおよびスキャンチェーンで繋がる第２パワードメインと、
前記第１パワードメインおよび前記第２パワードメイン間の前記スキャンチェーンに挿入された第１回路を有するアイソレータと、
第１制御信号を受け取り、前記第１回路に対して第２制御信号を供給して該第１回路を制御するパワーマネージメントユニットと、を有する半導体集積回路であって、
前記パワーマネージメントユニットは、前記第２制御信号が供給される前記第１回路の入力における縮退故障を検出可能にする故障検出回路を有することを特徴とする半導体集積回路。
【０１０４】
（付記８）
付記７に記載の半導体集積回路において、
前記故障検出回路は、第３制御信号を受け取り、前記第２制御信号が供給される前記第１回路の入力において、前記第２制御信号と同じ論理の縮退故障を検出可能とするように前記第２制御信号の論理を反転させることを特徴とする半導体集積回路。
【０１０５】
（付記９）
付記７または８に記載の半導体集積回路において、
前記第１制御信号は、テストモード信号であることを特徴とする半導体集積回路。
【０１０６】
（付記１０）
付記７〜９のいずれか１項に記載の半導体集積回路において、
前記第１回路は、アンドゲートを有することを特徴とする半導体集積回路。
【０１０７】
（付記１１）
付記７〜９のいずれか１項に記載の半導体集積回路において、
前記第１回路は、オアゲートを有することを特徴とする半導体集積回路。
【０１０８】
（付記１２）
付記７〜９のいずれか１項に記載の半導体集積回路において、
前記アイソレータは、さらに、前記第１パワードメインおよび前記第２パワードメイン間の前記データラインに挿入された第２回路を有することを特徴とする半導体集積回路。
【０１０９】
（付記１３）
付記１２に記載の半導体集積回路において、前記第１回路および前記第２回路は、それぞれアンドゲートを有することを特徴とする半導体集積回路。
【０１１０】
（付記１４）
付記１２に記載の半導体集積回路において、前記第１回路および前記第２回路は、それぞれオアゲートを有することを特徴とする半導体集積回路。
【０１１１】
（付記１５）
付記７〜１４のいずれか１項に記載の半導体集積回路において、前記第１パワードメインおよび前記第２パワードメインの組を複数組有することを特徴とする半導体集積回路。
【符号の説明】
【０１１２】
１，２，４１〜４３，１０１，１０２    パワードメイン（ＰＤ）
３，３ａ，３ｂ，３ｃ，３ｄ，１０３    パワーメネージメント・ユニット（ＰＭＵ）
３    ＲＳフリップフロップ
２０，２０’，２０”，４２０，４３０，１２０    アイソレータ
３４，３６，３７    故障検出回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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