(57)【特許請求の範囲】
【請求項１】
チップ実装部を備えるベースフィルムと、
前記チップ実装部に実装される半導体チップと、
前記ベースフィルム上に配列される配線パターンと、
前記配線パターンのうち少なくとも一つに隣接して前記ベースフィルム上に配列される調節可能なインダクタンスフィルタと、を備え、
前記インダクタンスフィルタは、
第１端部及び第２端部を備え、第１線幅を持つフィルタ配線ラインと、
前記フィルタ配線ラインの前記第１端部と前記第２端部との間に配列されるリペア部と、
前記フィルタ配線ラインの前記第１端部及び前記第２端部に連結されるフィルタバンク部と、を備え、
前記リペア部は、前記フィルタ配線ラインの前記第１端部と前記第２端部との間に配列される切断可能な複数のリペアパターンを備え、
前記複数のリペアパターンのそれぞれは、第２線幅を持ち、
前記フィルタバンク部は、前記フィルタ配線ラインの前記第１端部と前記第２端部との間に連結され、前記リペア部の前記複数のリペアパターンと並列に連結される複数の単位フィルタバンクを備え、
前記複数の単位フィルタバンクは、相異なるインダクタンスを持ち、かついずれも同じパターンを持ち、
前記配線パターンは、前記ベースフィルム上に配列され、前記半導体チップに連結される複数の入力配線ラインと、前記ベースフィルム上に配列され、前記半導体チップに連結される複数の出力配線ラインと、前記ベースフィルム上に配列される複数のバイパス配線ラインと、を備え、
前記インダクタンスフィルタは、前記複数の入力配線ラインのうち一つの入力配線ライン、前記複数の出力配線ラインのうち一つの出力配線ライン、及び前記複数のバイパス配線ラインのうち一つのバイパス配線ラインのうち、少なくとも一つの配線ラインに隣接して配列され、前記チップ実装部に隣接して配置され、
前記インダクタンスフィルタは、印刷回路基板と前記チップ実装部との間に直接に連結、前記印刷回路基板とディスプレイパネルとの間に直接に連結、及び前記チップ実装部と前記ディスプレイパネルとの間に直接に連結のうちいずれか１つの連結構造を有することを特徴とするテープ配線基板。
【請求項２】
前記複数の単位フィルタバンクのそれぞれは、蛇行形パターン、螺旋形パターンまたはソレノイド形パターンのうちいずれか一つを持つことを特徴とする請求項１に記載のテープ配線基板。
【請求項３】
前記リペアパターンの前記第２線幅は、前記フィルタ配線ラインの前記第１線幅と同じか、またはそれより小さいことを特徴とする請求項１に記載のテープ配線基板。
【請求項４】
前記リペアパターンは、レーザーまたはドリルによりカットされることを特徴とする請求項１に記載のテープ配線基板。
【請求項５】
画像を表示するディスプレイパネルと、
前記ディスプレイパネルに駆動信号を提供する印刷回路基板と、
前記印刷回路基板と前記ディスプレイパネルとの間に連結され、調節可能なインダクタンスフィルタが内蔵されたテープ配線基板を備え、
前記インダクタンスフィルタは、
第１端部及び第２端部を備え、第１線幅を持つフィルタ配線ラインと、
前記フィルタ配線ラインの前記第１端部と前記第２端部との間に配列され、第２線幅を持つ切断可能な複数のリペアパターンと、
前記リペアパターンと並列に連結される複数の単位フィルタバンクと、を備え、
前記複数の単位フィルタバンクは、相異なるインダクタンスを持ち、かついずれも同じパターンを持ち、
前記テープ配線基板は、チップ実装部を備えるベースフィルムと、前記チップ実装部に装着される半導体チップと、前記ベースフィルム上に配列され、前記半導体チップに連結される複数の入力配線ラインと、前記ベースフィルム上に配列され、前記半導体チップに連結される複数の出力配線ラインと、前記ベースフィルム上に配列される複数のバイパス配線ラインと、を備え、
前記インダクタンスフィルタは、前記複数の入力配線ラインのうち一つの入力配線ライン、前記複数の出力配線ラインのうち一つの出力配線ライン、及び前記複数のバイパス配線ラインのうち一つのバイパス配線ラインのうち、少なくとも一つの配線ラインに隣接して配列され、前記チップ実装部に隣接して配置され、
前記インダクタンスフィルタは 、前記印刷回路基板と前記チップ実装部との間に直接に連結、前記印刷回路基板と前記ディスプレイパネルとの間に直接に連結、及び前記チップ実装部と前記ディスプレイパネルとの間に直接に連結のうちいずれか１つの連結構造を有することを特徴とするディスプレイパネルアセンブリー。
【請求項６】
前記複数の単位フィルタバンクのそれぞれは、蛇行形パターン、螺旋形パターンまたはソレノイド形パターンのうちいずれか一つを持つことを特徴とする請求項５に記載のディスプレイパネルアセンブリー。
【請求項７】
前記リペアパターンの前記第２線幅は、前記フィルタ配線ラインの前記第１線幅と同じか、またはそれより小さいことを特徴とする請求項５に記載のディスプレイパネルアセンブリー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、調節可能なインダクタンス（ＡＩ）フィルタ、ＡＩフィルタを備えたテープ配線基板及びテープ配線基板を備えたディスプレイパネルアセンブリーに関する。特に、本発明は、少なくとも一つのリペアパターンと少なくとも一つの単位フィルタバンクとを備えたＡＩフィルタ、ＡＩフィルタを備えたテープ配線基板及びテープ配線基板を備えたディスプレイパネルアセンブリーに関する。
【背景技術】
【０００２】
最近、携帯電話及び携帯用コンピュータのような電子機器が、小型化、薄型化及び軽量化されている趨勢であり、このような電子機器に実装される半導体チップも小型化、軽量化、高機能化、高密度化及び高性能化されている趨勢である。一般的に、ディスプレイパネルアセンブリーは、ディスプレイパネル、印刷回路基板（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ：ＰＣＢ）、そして前記ディスプレイパネルと前記ＰＣＢ（ＰＣＢ）とを連結して前記ＰＣＢから前記ディスプレイパネルに駆動信号を提供するテープ配線基板を備える。従来のテープ配線基板は、前記ディスプレイパネルとゲートＰＣＢとを連結させるゲートテープ配線基板と、前記ディスプレイパネルとソースＰＣＢとを連結させるソーステープ配線基板と、を備える。
【０００３】
テープ配線基板は、ポリイミドのような絶縁性フィルムに配線ライン及びそれに連結されるリードが配列され、絶縁性フィルムのチップ実装部には駆動ドライバーＩＣである半導体チップが実装される構造を持つ。半導体チップ上にあらかじめ形成されたバンプとテープ配線基板のリードとを一括的に接合させて、テープ配線基板上に前記半導体チップを装着する。テープ配線基板は、ディスプレイパネルアセンブリーで電磁波放射ソースとして作用する前記半導体チップと、アンテナの役割を行うＰＣＢまたはディスプレイパネルとを連結させる。
【０００４】
ディスプレイパネルアセンブリーで、ＥＭＩ（ＥｌｅｃｔｒｏＭａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）を減少させることが重要である。従来、ＰＣＢ上でのＥＭＩを減少させる方法として、システムボードレベルでフェライトコア、インダクターまたはキャパシタなどを挿入する方法があるが、このような方法はコスト高を引き起こす。また、テープ配線基板上に半導体チップから発生する高周波ノイズをフィルタリングするためのフィルタを挿入する方法があるが、このような方法は、高周波ノイズをフィルタリングするためのディスクリート素子（ｄｉｓｃｒｅｔｅ ｃｏｍｐｏｎｅｎｔ）をテープ配線基板上に挿入せねばならないので、パッケージサイズが大きくなり、コスト高となる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
したがって、本発明が解決しようとする技術的課題は、インダクタンスを調節できるＡＩフィルタ、ＡＩフィルタを備えたテープ配線基板及びテープ配線基板を備えたディスプレイパネルアセンブリーを提供することである。
【課題を解決するための手段】
【０００６】
前記の本発明の技術的課題を達成するために、本発明の実施形態による調節可能なＡＩフィルタは、第１端部及び第２端部を備え、第１線幅を持つフィルタ配線ラインと、前記フィルタ配線ラインの前記第１端部と前記第２端部との間に配列され、第２線幅を持つ少なくとも一つのリペアパターンと、前記少なくとも一つのリペアパターンと並列に連結される少なくとも一つの単位フィルタバンクと、を備える。
【０００７】
また本発明は、調節可能なＡＩフィルタを備えたテープ配線基板を提供する。前記テープ配線基板は、チップ実装部を備えるベースフィルムと、前記チップ実装部に実装される半導体チップと、前記ベースフィルム上に配列される配線パターンと、前記配線パターンのうち少なくとも一つに隣接して前記ベースフィルム上に配列される調節可能なＡＩフィルタと、を備える。前記ＡＩフィルタは、第１端部及び第２端部を備え、第１線幅を持つフィルタ配線ラインと、前記フィルタ配線ラインの前記第１端部と前記第２端部との間に配列されるリペア部と、前記フィルタ配線ラインの前記第１端部及び前記第２端部に連結されるフィルタバンク部と、を備える。
【０００８】
また本発明は、テープ配線基板を備えたディスプレイパネルアセンブリーを提供する。前記ディスプレイパネルアセンブリーは、画像を表示するディスプレイパネルと、前記ディスプレイパネルに駆動信号を提供するＰＣＢと、前記ＰＣＢと前記ディスプレイパネルとの間に連結され、調節可能なＡＩフィルタが内蔵されたテープ配線基板を備える。前記ＡＩフィルタは、第１端部及び第２端部を備え、第１線幅を持つフィルタ配線ラインと、前記フィルタ配線ラインの前記第１端部と前記第２端部との間に配列され、第２線幅を持つ少なくとも一つのリペアパターンと、前記リペアパターンと並列に連結される少なくとも一つの単位フィルタバンクと、を備える。
【発明の効果】
【０００９】
本発明のＡＩフィルタがテープ配線基板に内蔵される時、前記ディスプレイパネルアセンブリーで発生したＥＭＩレベルによってフィルタのインダクタンスを調整して、駆動集積回路（ＩＣ）の動作特性を維持しつつディスプレイパネルアセンブリーで発生するＥＭＩレベルを効果的に減少させることができる。
【００１０】
また、本発明の実施形態によれば、ディスプレイパネルアセンブリーで発生するＥＭＩを減少させるためにテープ配線基板の設計を変更する必要なく、フィルタの一つ以上のリペアパターンをカットさせることによってフィルタのインダクタンスを調節できる。したがって、ディスプレイパネルアセンブリーのコストをダウンできるだけでなく、ディスプレイパネルアセンブリーのサイズを縮小させる。
【発明を実施するための最良の形態】
【００１１】
以下、添付した図面に基づいて本発明の望ましい実施形態を説明する。しかし、本発明の実施形態は色々な他の形態に変形でき、本発明の範囲が後述する実施形態によって限定されるものと解釈されてはならない。本発明の実施形態は、当業者に本発明をさらに完全に説明するために提供されるものである。したがって、図面での要素の形状などはさらに明確な説明を強調するために誇張されたものであり、図面上で同じ符号で表示された要素は同じ要素を意味する。
【００１２】
図１は、本発明の実施形態によるディスプレイパネルアセンブリー１００を概略的に図示したものである。ディスプレイパネルアセンブリー１００は、液晶表示装置（ＴＦＴ−ＬＣＤ、Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ−ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）、プラズマ表示装置（ＰＤＰ、Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、有機発光表示装置（ＯＬＥＤ、Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、電界放出表示装置（ＦＥＤ、Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）のような表示装置が使われうるが、これらに必ずしも限定されるものではない。図１のディスプレイパネルアセンブリー１００は、ＴＦＴ−ＬＣＤ表示素子について例示したものである。
【００１３】
図１を参照すれば、前記ディスプレイパネルアセンブリー１００は、ディスプレイパネル１１０、ＰＣＢ１２０及び前記ディスプレイパネル１１０と前記ＰＣＢ１２０とを連結させるテープ配線基板１５０を備える。前記ディスプレイパネル１１０は、下部基板１１２と、前記下部基板１１２に対向して配置される上部基板１１１とを備える。図面上には図示されていないが、前記下部基板１１２には、ゲートライン及びデータラインに連結される薄膜トランジスタ及び前記薄膜トランジスタに連結される画素電極などを備える単位画素がマトリックス形状に配列された画素アレイなどが配列されうる。前記上部基板１１１上には、カラーフィルタ及び共通電極などが形成されうる。前記ディスプレイパネル１１０は、前記上下部基板１１１、１１２の間に介在された液晶（図示せず）をさらに備える。前記上下部基板１１１、１１２に配列される構成要素はこれに必ずしも限定されるものではなく、表示素子の駆動方式によって多様に配列されうる。
【００１４】
前記ＰＣＢ１２０は、ゲート駆動信号を前記ディスプレイパネル１１０に提供するためのゲートＰＣＢ１２１と、データ駆動信号を前記ディスプレイパネル１１０に提供するためのソースＰＣＢ１２５とを備える。前記ゲートＰＣＢ１２１は、前記ディスプレイパネル１１０に配列された薄膜トランジスタを駆動させるためのゲート駆動信号を提供し、前記ソースＰＣＢ１２５は、前記薄膜トランジスタを駆動させるためのデータ駆動信号を提供する。
【００１５】
本発明の実施形態では、前記ＰＣＢ１２０がゲートＰＣＢ１２１とソースＰＣＢ１２５とに分離構成されることを例示したが、これに必ずしも限定されるものではない。例えば、ゲートＰＣＢとソースＰＣＢとが一つに統合された統合ＰＣＢを備えてもよい。統合ＰＣＢは複数の駆動素子を備えるが、前記駆動素子は、ワンチップ化回路技術により設計された半導体チップである。前記駆動素子は、前記ディスプレイパネル１１０の薄膜トランジスタを駆動するためのゲート駆動信号とデータ駆動信号とを一括的に、前記ゲートテープ配線基板１３０とソーステープ配線基板１６０とにそれぞれ実装された半導体チップ１４０、１７０にそれぞれ提供する。
【００１６】
前記テープ配線基板１５０は、前記ゲートＰＣＢ１２１と前記ディスプレイパネル１１０とを電気的に連結させるための複数のゲートテープ配線基板１３０と、前記ソースＰＣＢ１２５と前記ディスプレイパネル１１０とを電気的に連結させるための複数のソーステープ配線基板１６０とを備える。前記テープ配線基板１５０は、チップオンフィルム（ＣＯＦ、Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）のようにベースフィルム上に配線パターンが形成されるフレキシブルＰＣＢ（ＦＰＣＢ、Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）を備える。前記テープ配線基板１５０は、ポリイミドのような絶縁性ベースフィルム上に形成された配線パターンと、半導体チップ１４０または１７０にあらかじめ形成されたバンプとを一括的に接合させるＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）技術が適用される配線基板を備える。
【００１７】
前記ゲートテープ配線基板１３０のそれぞれにはゲート駆動のための半導体チップ１４０が実装され、前記ゲートＰＣＢ１２１からゲート駆動信号が提供される。前記半導体チップ１４０は、前記ゲート駆動信号を入力してゲートラインを通じて前記ディスプレイパネル１１０の薄膜トランジスタに提供する。前記半導体チップ１４０と前記ゲートＰＣＢ１２１とが入力配線ライン１８６を通じて電気的に連結され、前記半導体チップ１４０と前記ディスプレイパネル１１０とは、出力配線ライン１８５を通じて電気的に連結される。前記ソーステープ配線基板１６０それぞれには半導体チップ１７０が実装される。前記ソースＰＣＢ１２５と前記半導体チップ１７０とは、入力配線ライン１８６を通じて電気的に連結され、前記半導体チップ１７０と前記ディスプレイパネル１１０とは、出力配線ライン１８５を通じて電気的に連結される。
【００１８】
図２は、ディスプレイパネルアセンブリー１００の一部分の平面図である。図２は、図１のディスプレイパネルアセンブリー１００のテープ配線基板１５０のうち、ソーステープ配線基板１６０を示す図面である。
【００１９】
図２を参照すれば、ソーステープ配線基板１６０は、半導体チップ１７０が実装されるチップ実装部１６３（すなわち、前記チップ実装部１６３は、前記チップ実装部１６３に装着された半導体チップ１７０を収容するのに適している）を備えるベースフィルム１６１と、前記ベースフィルム１６１上に配列される配線パターン１８０と、を備える。前記配線パターン１８０は、前記半導体チップ１７０の入力端子（図示せず）に連結される複数の入力配線ライン１８６と、前記半導体チップ１７０の出力端子（図示せず）に連結される複数の出力配線ライン１８５、及び複数のバイパス配線ライン１８７を備える。前記配線パターン１８０は、複数のダミーパターン（図示せず）をさらに備えてもよい。
【００２０】
前記入力配線ライン１８６は、前記ＰＣＢ１２５と前記半導体チップ１７０の入力端子とを電気的に連結させ、前記出力配線ライン１８５は、前記半導体チップ１７０の出力端子と前記ディスプレイパネル１１０とを電気的に連結させる。前記バイパス配線ライン１８７は、前記半導体チップ１７０の入力端子または出力端子に連結されておらず、前記ＰＣＢ１２５と前記ディスプレイパネル１１０とを電気的に直接連結させる。
【００２１】
前記ソーステープ配線基板１６０は、前記ベースフィルム１６１上に配列される調節可能なＡＩフィルタ２００をさらに備える。ここで、ＡＩフィルタは、単純に“フィルタ”として見なされうる。また、ＡＩフィルタは、リペア及びサイズ調節が可能なＥＭＩ減少用フィルタと見なされうる。また、例で、用語“リペア”及びその他の形式は、ＡＩフィルタを備えるコンポーネントまたはデバイスのＥＭＩレベルを減少させるために、ＡＩフィルタのインダクタンスの調整を意味する。
【００２２】
図２に図示された実施形態で、ソーステープ配線基板１６０は、第１フィルタ２００と第２フィルタ２００とを備える。前記ソーステープ配線基板１６０は、第１フィルタ２００（すなわち、第１フィルタ２００はソーステープ配線基板１６０に内蔵される。）を備え、ディスプレイパネルアセンブリー１００のＥＭＩは減少しうる。また、前記第１フィルタ２００は、前記配線パターン１８０に隣接して配列されることが望ましい。すなわち、前記フィルタ２００は、複数の入力配線ライン１８６、複数の出力配線ライン１８５及び複数のバイパス配線ライン１８７のうち一つ以上の配線ラインに隣接して配列されうる。また、前記配線パターン１８０が複数のダミーパターンを備える場合、前記フィルタ２００は、前記複数のダミーパターンのうち一つ以上のダミーパターンに隣接して配列されてもよい。
【００２３】
前記第１フィルタ２００は、第１端部（図３の２１１）が前記ＰＣＢ１２５と連結され、第２端部（図３の２１２）が前記半導体チップ１７０または前記ディスプレイパネル１１０と連結されるフィルタ配線ライン２１０、前記フィルタ配線ライン２１０の第１端部と第２端部との間に配置されるリペア部２２０及び前記フィルタ配線ライン２１０に連結されるフィルタバンク部２３０を備える。前記フィルタバンク部２３０と前記リペア部２２０とは共に、前記第１フィルタ２００のインダクタンス値を調節するのに使われうる。
【００２４】
前記ベースフィルム１６１は、ソルダーレジストのような保護膜（図示せず）で覆われている。前記保護膜は、前記半導体チップ１７０が実装されるチップ実装部１６３、前記配線パターン１８０の配線ライン１８５、１８６、１８７のうち、前記ＰＣＢ１２０または前記ディスプレイパネル１１０と接触されるか、または装着された半導体チップ１７０と接触される端部、前記第１フィルタ２００のリペア部２２０、そして前記フィルタ配線ライン２１０の端部を除外した前記ベースフィルム１６１上に全面的に形成される。前記半導体チップ１７０は、半導体チップ１７０上に形成された端子（すなわち、導電性バンプ）を通じて前記保護膜により露出された入力配線ライン１８６と出力配線ライン１８５の端部と電気的に接触する。前記端子は、前記ベースフィルム１６１上に前記半導体チップ１７０が装着される前に前記半導体チップ１７０上に形成される。
【００２５】
図２に図示された実施形態では、前記第１フィルタ２００が前記入力配線ライン１８６に隣接して配列されるか、前記第２フィルタ２００が前記バイパス配線ライン１８７に隣接して配列されることを例示したが、図２に図示されたフィルタ２００のうち一つが前記出力配線ライン１８５に隣接して配列されてもよい。また、複数のフィルタ２００は、前記複数の入力配線ライン１８６のうち一部、前記複数のバイパス配線ライン１８７のうち一部及び出力配線ライン１８５のうち一部の配線ラインに複数配列されてもよい。前記ディスプレイパネルアセンブリー１００で発生するＥＭＩレベルを減少させ、半導体チップ１７０の駆動特性を満足させるように、前記ソーステープ配線基板１６０に備えられる前記フィルタ２００の配列及び前記フィルタ２００が配列される位置は適切に選択できる。
【００２６】
前記ゲートテープ配線基板１３０も前記ソーステープ配線基板１６０と同様に、前記半導体チップ１４０が実装されるチップ実装部（すなわち、前記チップ実装部は前記チップ実装部に装着された前記半導体チップ１４０を収容するのに適している）を備えるベースフィルムと、前記ベースフィルム上に配列される配線パターンとを備える。前記配線パターンは、前記半導体チップ１４０の入力端子（図示せず）に連結される複数の入力配線ライン１８６と、前記半導体チップ１４０の出力端子（図示せず）に連結される複数の出力配線ライン１８５及びバイパス配線ラインを備える。前記配線パターンは複数のダミーパターンをさらに備えてもよい。
【００２７】
前記入力配線ライン１８６は、前記ＰＣＢ１２１と前記半導体チップ１４０の入力端子とを電気的に連結させ、前記出力配線ライン１８５は、前記半導体チップ１４０の出力端子と前記ディスプレイパネル１１０とを電気的に連結させる。前記バイパス配線ラインは、前記半導体チップ１４０の入力端子または出力端子に連結されず、前記ＰＣＢ１２１と前記ディスプレイパネル１１０とを電気的に直接連結させる。
【００２８】
前記ゲートテープ配線基板１３０は、前記ベースフィルム上に配列されるＡＩフィルタ（図２の２００）をより備えることができる。前記フィルタ２００は、複数の入力配線ライン１８６、複数の出力配線ライン１８５及び複数のバイパス配線ラインのうち一つ以上の配線ラインに隣接して配列されうる。また、前記ベースフィルム上に前記複数のダミーパターンが配列される場合、前記フィルタ２００は、複数のダミーパターンのうち一つ以上のダミーパターンに隣接して配列されてもよい。前記フィルタ２００は、第１段部が前記ＰＣＢ１２１と連結され、第２段部が前記半導体チップ１４０または前記ディスプレイパネル１１０と連結されるフィルタ配線ライン、前記フィルタ配線ラインの第１端部と第２端部との間に配置されるリペア部及び前記フィルタ配線ラインに連結されるフィルタバンク部を備えることができる。前記リペア部と前記フィルタバンク部とは共に前記フィルタ２００のインダクタンス値を調節するのに使われうる。
【００２９】
図３は、図２の第１フィルタ２００の平面図である。図３を参照すれば、前記フィルタ２００は、フィルタ配線ライン２１０、リペア部２２０及びフィルタバンク部２３０を備える。前記フィルタ配線ライン２１０は、第１端部２１１及び第２端部２１２を備える。前記リペア部２２０は、前記フィルタ配線ライン２１０の前記第１端部２１１と第２端部２１２との間に配列され、リペアパターン２２１、２２３、２２５、２２７を備える。フィルタ配線ライン２１０のうち少なくとも一部分は第１線幅Ｗ１を持つ。すなわち、前記フィルタ配線ライン２１０の前記少なくとも一部分は、前記リペアパターン２２１、２２３、２２５、２２７とは異なる第１線幅Ｗ１を持つ。前記リペアパターン２２１、２２３、２２５、２２７はそれぞれ第２線幅Ｗ２を持つ。したがって、図３の実施形態で、前記第２線幅Ｗ２が前記第１線幅Ｗ１と異なる限り、前記リペアパターン２２１、２２３、２２５、２２７を除外した前記フィルタ配線ライン２１０のあらゆる部分は前記第１線幅Ｗ１を持つ。前記フィルタバンク部２３０は、前記フィルタ配線ライン２１０にそれぞれ連結される単位フィルタバンク２３１、２３３、２３５、２３７を備える。前記各単位フィルタバンク２３１、２３３、２３５、２３７は、前記リペアパターン２２１、２２３、２２５、２２７のうち一つにより分離された前記フィルタ配線ライン２１０のそれぞれ２部分に連結される（すなわち、それぞれ２部分間に電気的に連結される）。また、前記単位フィルタバンク２３１、２３３、２３５、２３７は、前記リペアパターン２２１、２２３、２２５、２２７とそれぞれ並列に連結される。例えば、単位フィルタバンク２３１は、前記フィルタ配線ライン２１０の前記２部分のそれぞれに連結されて前記リペアパターン２２１により分離される。前記単位フィルタバンク２３１は、前記リペアパターン２２１と並列に連結される。前記単位フィルタバンク２３１、２３３、２３５、２３７は、相等しいインダクタンスを持つか、または持っていない。また、単位フィルタバンク２３１、２３３、２３５、２３７はいずれも同じパターンを持つ。
【００３０】
フィルタ配線ライン２１０の前記第１線幅Ｗ１は、前記配線ライン１８５、１８６、１８７の各線幅と同じであることが望ましい。例えば、前記入力配線ライン１８６の線幅が出力配線ライン１８５の線幅より大きい場合には、前記第１線幅Ｗ１は前記出力配線ライン１８５の線幅と同じであることが望ましい。リペアパターン２２１、２２３、２２５、２２７の前記第２線幅Ｗ２は、テープ配線基板１３０、１６０の製造工程で可能な最小線幅を持つことが望ましい。図３の実施形態で、前記フィルタ配線ライン２１０の第１線幅Ｗ１がレーザー２４０またはドリル（ｍｅｃｈａｎｉｃａｌ ｄｒｉｌｌ）により切断できるように十分に小さい線幅を持つならば、前記第２線幅Ｗ２は前記第１線幅Ｗ１と同じか、またはそれより小さいことが望ましい。
【００３１】
図２及び図３を参照すれば、前記フィルタ２００が前記入力配線ライン１８６に隣接して配列される場合、前記フィルタ配線ライン２１０の第１端部２１１は、前記ＰＣＢ１２０（すなわち、ソースＰＣＢ１２５）に電気的に連結され、前記フィルタ配線ライン２１０の第２端部２１２は、前記装着された半導体チップ（図１の１７０）に電気的に連結される。前記フィルタ２００が前記出力配線ライン１８５に隣接して配列される場合、前記フィルタ配線ライン２１０の第１端部２１１は前記装着された半導体チップ１７０に電気的に連結され、前記フィルタ配線ライン２１０の第２端部２１２は前記ディスプレイパネル１１０に電気的に連結される。前記フィルタ２００が前記バイパス配線ライン１８７のうち少なくとも一つに隣接して配列される場合、前記フィルタ配線ライン２１０の第１端部２１１は、前記ＰＣＢ１２０（すなわち、ソースＰＣＢ１２５）に電気的に連結され、前記フィルタ配線ライン２１０の第２端部２１２は前記ディスプレイパネル１１０に電気的に連結される。
【００３２】
前記リペア部２２０の前記リペアパターン２２１、２２３、２２５、２２７は切断できる（ｃｕｔａｂｌｅ）。ここで、リペアパターンが“ｃｕｔａｂｌｅ”ということは、リペアパターンがレーザー２４０によりカットされるか、またはドリルを利用して物理的にカットされうる（すなわち、カットされるに適している）ということを意味する。前記フィルタ２００に備えられるリペアパターンの数及び前記フィルタ２００の単位フィルタバンク２３１、２３３、２３５、２３７の各インダクタンス値は、前記ディスプレイパネルアセンブリー１００のＥＭＩ減少と半導体チップ１７０の動作特性を最適化させるように調節されうる。
【００３３】
図４Ａないし図４Ｄは、図３の多様なリペアパターン状態のフィルタ２００を示す図面である。図５Ａ及び図５Ｂは、２個の他のリペアパターン状態の前記フィルタ２００の等価回路図である。前記フィルタ２００は、図示された前記２個のリペアパターン状態のそれぞれで他のインダクタンスを持つ。ここで使われたように、前記フィルタ２００の“リペアパターン状態（ｓｔａｔｅ）”とは、前記フィルタ２００の前記リペアパターンそれぞれのコンディションと見なされる。この時、リペアパターンの“コンディション”は、カットされたか、またはカットされていないことである。例えば、リペアパターン２２３が図４Ａのフィルタ２００ではカットされていない一方、図４Ｂのフィルタ２００ではカットされているために、図４Ａのフィルタ２００は、図４Ｂのフィルタ２００とは異なるリペアパターン状態を持つ。
【００３４】
図４及び図５に基づいて説明するために、フィルタ配線ラインのインダクタンスをＬｔとし、各単位フィルタバンク２３１、２３３、２３５、２３７のインダクタンスをそれぞれＬ１、Ｌ２、Ｌ３、Ｌ４とし、Ｌｔは、Ｌ１−Ｌ４より小さい値を持つと仮定する。前記フィルタ配線ライン２１０（すなわち、Ｌｔ）は、前記ＰＣＢ１２０（すなわち、ソースＰＣＢ１２５）から前記半導体チップ１７０への信号伝達、前記半導体チップ１７０から前記ディスプレイパネル１１０への信号伝達または前記ＰＣＢ１２０から（すなわち、ソースＰＣＢ１２５から）前記ディスプレイパネルへの信号伝達に影響を及ぼさない範囲内で可能な小さい値、例えば０．１ｎＨ以下の値を持つことが望ましい。
【００３５】
図５Ａは、前記リペア部２２０のリペアパターン２２１、２２３、２２５、２２７がいずれもカットされていない場合のフィルタ２００の等価回路図である。前記リペア部２２０の前記リペアパターン２２１、２２３、２２５、２２７がいずれもカットされていない場合、前記フィルタ２００のインダクタンスＬｔｏｔはＬｔになる。図４Ａに図示されたように、前記リペアパターンのうち第１リペアパターン２２１のみカットされた場合、前記フィルタ２００のインダクタンスＬｔｏｔは、フィルタ配線ライン２１０のインダクタンスＬｔと第１単位フィルタバンク２３１のインダクタンスＬ１との和、すなわち、Ｌｔｏｔ＝Ｌｔ＋Ｌ１になる。図４Ｂに図示されたように、第１及び第２リペアパターン２２１、２２３がカットされた場合には、前記フィルタ２００のインダクタンスＬｔｏｔは、フィルタ配線ライン２１０のインダクタンスＬｔと第１及び第２単位フィルタバンク２３１、２３３の各インダクタンスＬ１、Ｌ２との和、すなわち、Ｌｔｏｔ＝Ｌｔ＋Ｌ１＋Ｌ２になる。図４Ｃに図示されたように、第１ないし第３リペアパターン２２１、２２３、２３５がカットされた場合には、前記フィルタ２００のインダクタンスＬｔｏｔは、フィルタ配線ライン２１０のインダクタンスＬｔと第１ないし第３単位フィルタバンク２３１、２３３、２３５の各インダクタンスＬ１、Ｌ２、Ｌ３の和、すなわち、Ｌｔｏｔ＝Ｌｔ＋Ｌ１＋Ｌ２＋Ｌ３になる。また、図４Ｄに図示されたように、リペアパターン２２１、２２３、２２５、２２７がいずれもカットされた場合には、前記フィルタ２００のインダクタンスＬｔｏｔは、第１ないし第４単位フィルタバンク２３１、２３３、２３５、２３７の各インダクタンスＬ１、Ｌ２、Ｌ３、Ｌ４との和、すなわち、Ｌｔｏｔ＝Ｌｔ＋Ｌ１＋Ｌ２＋Ｌ３＋Ｌ４になる。図５Ｂは、前記リペア部２２０のリペアパターン２２１、２２３、２２５、２２７がいずれもカットされた場合の前記フィルタ２００の等価回路図である。
【００３６】
したがって、前記フィルタ２００のリペアパターン２２１、２２３、２２５、２２７を選択的にカットして、（前記ディスプレイパネルアセンブリー１００で発生したＥＭＩレベルを減少させるために）前記ディスプレイパネルアセンブリー１００で発生するＥＭＩレベルによって前記フィルタ２００のインダクタンスは調節されうる。すなわち、発生したＥＭＩレベルを効果的に減少させることができる。前記フィルタ２００は、１０ｎＨ〜１５０ｎＨのインダクタンスを持つように調整することができる。前記フィルタ２００は、対応する半導体チップの動作特性に影響を及ぼさないように設計される。また、前記フィルタ２００は、前記ディスプレイパネルアセンブリー１００で発生したＥＭＩレベルによって調整されうるインダクタンス値を持つように設計される。
【００３７】
図６Ａないし図６Ｅは、本発明の実施形態による前記フィルタ２００のフィルタバンク部２３０の単位フィルタバンク２３１が持つパターン例を示す図面である。図６Ａないし図６Ｅは、単位フィルタバンク２３１のパターン例を例示したが、単位フィルタバンク２３３、２３５、２３７のうちいずれか一つは、図６Ａないし図６Ｅに図示された例のうちいずれか一つに対応するパターンを持つことができる。図６Ａないし図６Ｅに図示されたように、単位フィルタバンク２３１（及び単位フィルタバンク２３３、２３５、２３７のうちいずれか一つ）は、蛇行（メアンダー）形パターン（図６Ａ、図６Ｂ、図６Ｅ参照）、螺旋形パターン（図６Ｃ参照）、ソレノイド形パターン（図６Ｄ参照）を持つ。また、前記単位フィルタバンク２３１、２３３、２３５、２３７は、同じパターンを持つか、または同じパターンを持っていない。前記フィルタ２００は、前記ソーステープ配線基板１６０の配線パターン１８０をパターニングするときに同時に形成して前記ソーステープ配線基板１６０に内蔵させることができるので、工程を単純化することもできる。
【００３８】
図７は、本発明の他の実施形態によるフィルタ３００の平面図である。図７を参照すれば、前記フィルタ３００は、第１端部３１１及び第２端部３１２を備えるフィルタ配線ライン３１０と、前記フィルタ配線ライン３１０の前記第１端部３１１と第２端部３１２との間に配列されたリペア部３２０、及び前記フィルタ配線ライン３１０に連結されたフィルタバンク部３３０を備える。前記リペア部３２０は、前記フィルタ配線ライン３１０の前記第１端部３１１と第２端部３１２との間に配列されて、リペアパターン３２１、３２３、３２５、３２７を備える。前記フィルタバンク部３３０は、前記フィルタ配線ライン３１０に連結される一つ以上の単位フィルタバンク３３１、３３３、３３５、３３７を備える。前記フィルタ配線ライン３１０の少なくとも一部分は第３線幅Ｗ３を持つ。すなわち、前記フィルタ配線ライン３１０の前記少なくとも一部分は、前記リペアパターン３２１、３２３、３２５、３２７とは異なって第３線幅Ｗ３を持つ。前記リペアパターン３２１、３２３、３２５、３２７は、第４線幅Ｗ４を持つ。したがって、図７の実施形態で、前記第４線幅Ｗ４が前記第３線幅Ｗ３と異なる限り、前記リペアパターン３２１、３２３、３２５、３２７を除外した前記フィルタ配線ライン３１０のあらゆる部分は前記第３線幅Ｗ３を持つ。前記フィルタバンク部３３０は、前記フィルタ配線ライン３１０にそれぞれ連結される単位フィルタバンク３３１、３３３、３３５、３３７を備える。前記各単位フィルタバンク３３１、３３３、３３５、３３７は、前記リペアパターン３２１、３２３、３２５、３２７のうち一つにより分離された前記フィルタ配線ライン３１０の各２部分に連結される（すなわち、各２部分の間に電気的に連結される）。また、前記単位フィルタバンク３３１、３３３、３３５、３３７は、前記リペアパターン３２１、３２３、３２５、３２７とそれぞれ並列に連結される。
【００３９】
前記フィルタ配線ライン３１０の前記第３線幅Ｗ３は、前記配線ライン１８５、１８６、１８７の各線幅と同じであることが望ましい（図２参照）。例えば、前記入力配線ライン１８６の線幅が出力配線ライン１８５の線幅より大きい場合には、前記第３線幅Ｗ３は、前記出力配線ライン１８５の線幅と同じであることが望ましい。リペアパターン３２１、３２３、３２５、３２７の前記第４線幅Ｗ４は、テープ配線基板１３０、１６０の製造工程で可能な最小線幅を持つことが望ましい。図７の実施形態で、前記フィルタ配線ライン３１０の第３線幅Ｗ３がレーザー３４０またはドリルにより切断されるように十分に小さい線幅を持つならば、前記第４線幅Ｗ４は、前記第３線幅Ｗ３と同じか、またはそれより小さいことが望ましい。
【００４０】
前記フィルタバンク部３３０は、相異なるインダクタンスを持つ複数の単位フィルタバンク部３３１、３３３、３３５、３３７を備える。図７の実施形態で、前記単位フィルタバンク部３３１、３３３、３３５、３３７は蛇行形パターンを持つが、その長さが相異なって異なるインダクタンスを持つ。他の例として、前記フィルタバンク部３３０は、図６Ａないし図６Ｅに図示されたパターンから選択されたパターンを備えるが、いずれも同じパターンを持っていない単位フィルタバンク部３３１、３３３、３３５、３３７を備えてもよい。前記単位フィルタバンク３３１、３３３、３３５、３３７がいずれも同じパターンを持っていない場合、前記単位フィルタバンク部３３１、３３３、３３５、３３７は、同じインダクタンスを持つか、または同じインダクタンスを持っていない。
【００４１】
図２ないし図７を参照すれば、前記フィルタ３００が図２のソーステープ配線基板１６０で前記入力配線ライン１８６に隣接して配列される場合、前記フィルタ配線ライン３１０の第１端部３１１は前記ソースＰＣＢ１２５に電気的に連結され、前記フィルタ配線ライン３１０の第２端部３１２は前記半導体チップ１７０に電気的に連結される。前記フィルタ３００が前記出力配線ライン１８５に隣接して配列される場合、前記フィルタ配線ライン３１０の第１端部３１１は前記半導体チップ１７０に電気的に連結され、前記フィルタ配線ライン３１０の第２端部３１２は前記ディスプレイパネル１１０に電気的に連結される。また、前記フィルタ３００が前記バイパス配線ライン１８７に隣接して配列される場合、前記フィルタ配線ライン３１０の第１端部３１１は前記ソースＰＣＢ１２５に電気的に連結され、前記フィルタ配線ライン３１０の第２端部３１２は前記ディスプレイパネル１１０に電気的に連結される。
【００４２】
図８Ａ及び図８Ｂは、本発明の実施形態によるＡＩフィルタを備えたディスプレイパネルアセンブリーのＥＭＩ特性をシミュレーションした結果を図示したグラフである。図８Ａは、ＡＩフィルタのインダクタンス調整（すなわち、リペア）前のＥＭＩ特性を示したものであり、図８Ｂは、ＡＩフィルタのインダクタンス調整（すなわち、リペア）後のＥＭＩ特性を示したものである。図８Ａ及び図８Ｂで、３０ないし３００ＭＨｚの周波数範囲内でのＥＭＩ特性をシミュレーションし、各グラフのｙ軸はＥＭＩレベルを表す。各グラフで、ｙ軸は０ないし５０ｄＢのＥＭＩレベルを５ｄＢ間隔で図示した。図８Ａ及び図８Ｂを参照すれば、ＡＩフィルタのインダクタンス調整後、ディスプレイパネルアセンブリーのＥＭＩ特性が減少することが分かる。
【００４３】
以上、本発明を望ましい実施形態を挙げて詳細に説明したが、本発明は前記実施形態に限定されず、本発明の技術的思想の範囲内で当業者によっていろいろな変形が可能である。
【産業上の利用可能性】
【００４４】
本発明は、ディスプレイパネルアセンブリー関連の技術分野に好適に用いられる。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施形態によるディスプレイパネルアセンブリーの概略的な構成図である。
【図２】本発明の実施形態による調節可能なＡＩフィルタを持つテープ配線基板を備える図１のディスプレイパネルアセンブリーの一部分の平面図である。
【図３】本発明の実施形態によるＡＩフィルタの平面図である。
【図４Ａ】図３の多様なリペアパターン状態のＡＩフィルタを示す図面である。
【図４Ｂ】図３の多様なリペアパターン状態のＡＩフィルタを示す図面である。
【図４Ｃ】図３の多様なリペアパターン状態のＡＩフィルタを示す図面である。
【図４Ｄ】図３の多様なリペアパターン状態のＡＩフィルタを示す図面である。
【図５Ａ】図３の１つのリペアパターン状態のＡｌフィルタの等価回路図である。
【図５Ｂ】図３のさらに他のリペアパターン状態のＡｌフィルタの等価回路図である。
【図６Ａ】図３のＡＩフィルタの単位フィルタバンクのパターン例を示す図面である。
【図６Ｂ】図３のＡＩフィルタの単位フィルタバンクのパターン例を示す図面である。
【図６Ｃ】図３のＡＩフィルタの単位フィルタバンクのパターン例を示す図面である。
【図６Ｄ】図３のＡＩフィルタの単位フィルタバンクのパターン例を示す図面である。
【図６Ｅ】図３のＡＩフィルタの単位フィルタバンクのパターン例を示す図面である。
【図７】本発明の他の実施形態によるＡＩフィルタの平面図である。
【図８Ａ】本発明の実施形態によるＡＩフィルタを備えたディスプレイパネルの特性のシミュレーション結果を示すグラフである。
【図８Ｂ】本発明の実施形態によるＡＩフィルタを備えたディスプレイパネルの特性のシミュレーション結果を示すグラフである。
【符号の説明】
【００４６】
１００  ディスプレイパネルアセンブリー
１１０  ディスプレイパネル
１２５  ＰＣＢ
１６０  ソーステープ配線基板
１６１  ベースフィルム
１６３  チップ実装部
１８０  配線パターン
１８５  出力配線ライン
１８６  入力配線ライン
１８７  バイパス配線ライン
２００  第１フィルタ
２１０  フィルタ配線ライン
２２０  リペア部
２３０  フィルタバンク部
【図３】
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【図４Ａ】
0005618457.tif 000003
【図４Ｂ】
0005618457.tif 000004
【図４Ｃ】
0005618457.tif 000005
【図４Ｄ】
0005618457.tif 000006
【図５Ａ】
0005618457.tif 000007
【図５Ｂ】
0005618457.tif 000008
【図６Ａ】
0005618457.tif 000009
【図６Ｂ】
0005618457.tif 000010
【図６Ｃ】
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【図６Ｄ】
0005618457.tif 000012
【図６Ｅ】
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【図７】
0005618457.tif 000014
【図８Ａ】
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【図８Ｂ】
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【図１】
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【図２】
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