(57)【特許請求の範囲】
【請求項１】
パワー半導体素子とロジック回路素子が同一シリコン基板上に搭載された半導体装置であって、
前記パワー半導体素子として用いられるＭＯＳトランジスタは、
素子分離用のＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）酸化膜に囲まれ、
半導体基板内に形成された第１チャネル拡散層と、
前記第１チャネル拡散層の表面の形成された第１ゲート酸化膜と、
前記第１チャネル拡散層内に形成された第１ソース高濃度拡散層と、
前記第１チャネル拡散層とは間隔を持って形成された第１ドレイン高濃度拡散層と、
前記第１ソース高濃度拡散層と前記第１ドレイン高濃度拡散層の間に形成された第１電界緩和用のLOCOS酸化膜と
を有する第１ＬＤＭＯＳ（Ｌａｔｅｒａｌ Ｄｉｆｆｕｓｅｄ ＭＯＳ）トランジスタと、
前記素子分離用のＬＯＣＯＳ酸化膜に囲まれた、前記第１領域とは異なる第２領域の半導体基板に互いに間隔をもって形成された第２チャネル拡散層と、
前記第２チャネル拡散層の表面の形成された第２ゲート酸化膜と、
前記第２チャネル拡散層内に形成された第２ソース高濃度拡散層と、
前記第２チャネル拡散層とは間隔を持って形成された第２ドレイン高濃度拡散層と、
前記第２ソース高濃度拡散層と前記第２ドレイン高濃度拡散層の間に形成された第２電界緩和用のLOCOS酸化膜と
を有する第２ＬＤＭＯＳトランジスタと、
前記フィールド酸化膜に囲まれた、前記第１、第２領域とは異なる第３領域の半導体基板に互いに間隔をもって形成された第３ソース高濃度拡散層及び第３ドレイン高濃度拡散層と、
前記第３ソース高濃度拡散層と前記第３ドレイン高濃度拡散層の間の半導体基板上に第３ゲート酸化膜を介して形成された第３ゲート電極と
を有するＭＯＳトランジスタと
を備え、
前記第１電界緩和用のLOCOS酸化膜のその半導体装置断面でみた、その膜厚方向の最大厚さは、前記第２電界緩和用のLOCOS酸化膜のその半導体装置断面でみた、その膜厚方向の最大厚さとは異なるように形成されている
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）と２０Ｖ〜６００Ｖの中高耐圧を有するＬＤＭＯＳトランジスタ（横方向拡散ＭＯＳトランジスタ、以下単にＬＤＭＯＳともいう）とを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、ＬＤＭＯＳと低圧ＭＯＳが良好な特性を有する半導体装置およびその製造方法として、ＬＯＣＯＳ酸化膜形成した後、高耐圧素子領域用ＬＯＣＯＳ酸化膜上に別途ＣＶＤ膜をデポし、低耐圧素子領域用ＬＯＣＯＳ膜厚よりも厚いＳｉＯ膜を形成するものがあった（例えば、特許文献１参照）。
【０００３】
また、従来、ＬＤＭＯＳと低圧ＭＯＳが良好な特性を有する半導体装置およびその製造方法として、素子分離用ＬＯＣＯＳ膜とＬＤＭＯＳ電界緩和用ＬＯＣＯＳ膜を別途形成するものがあった（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２２０７６６号公報
【特許文献２】特開２００５−４４９２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年、民生機器及び産業用ドライバＩＣ等において、その用途により様々な耐圧を有したデバイスが求められており、特に電圧２０〜６００Ｖ等の中高耐圧に対応したデバイスのニーズが高まっている。このような高電圧、大電流を扱う場合においてＬＤＭＯＳは重要なドライバ用ＩＣとして位置づけられ、ＬＤＭＯＳの性能指標としてトランジスタ耐圧とオン抵抗が注目される。トランジスタ耐圧は、電源制御用ＩＣにおいてもっとも重要なパラメータであり、各種接合の不純物濃度や深さ、ゲート酸化膜厚から決定される。オン抵抗、単位面積あたりの電流駆動能力を示し、小さいことが望まれる。
【０００６】
従来プロセスによるＬＤＭＯＳ及び低圧ＭＯＳを混載したデバイス構造の断面図を図１０に示す。以下に従来のＬＤＭＯＳの構造およびその製造方法について簡単に説明する。
【０００７】
まず、従来のＬＤＭＯＳの構造について説明する。従来のＬＤＭＯＳは周囲を素子分離用のＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）酸化膜17に囲まれ、半導体基板内に形成された第１チャネル拡散層23と、前記第１チャネル拡散層23内に形成された第１ソース高濃度拡散層29と、前記第１チャネル拡散層23とは間隔を持って形成された第１ドレイン高濃度拡散層29と、ドリフト領域の電界緩和を目的としたＮ型ドリフト層18とＮ型バッファ層22を有し、さらに、チャネル給電を目的としたＰ型高濃度層30を有し、前記第１ソース高濃度拡散層29と前記ドレイン高濃度拡散層29の間に形成された第１電界緩和用酸化膜24をもち、第１電界緩和用酸化膜24に乗りかかるように形成されたゲートポリシリコン21及びゲート酸化膜19を有するＬＤＭＯＳ（Ｌａｔｅｒａｌ  Ｄｉｆｆｕｓｅｄ ＭＯＳ）トランジスタである。このとき、ＬＯＣＯＳ酸化膜17と第１電界緩和用酸化膜24は同時に形成される。また、ＬＯＣＯＳ酸化膜17と第１電界緩和用酸化膜24は同じ膜厚を有する。
【０００８】
次に、従来のＬＤＭＯＳの製造方法について説明する。Ｐ型基板にＮウエル拡散層１を形成し、Ｎウエル拡散層１の一部領域の表面に素子分離用のＬＯＣＯＳ酸化膜２を形成する。ドレイン領域に電界緩和及びオン抵抗低減を目的としてＮバッファ層６を形成する。Ｎウエル拡散層１の表面にゲート酸化膜３を形成し、ゲート酸化膜３からＬＯＣＯＳ酸化膜上に渡ってゲート電極４を形成する。ソース領域に接しているゲート電極３〜５をマスクにしてＰ形不純物をイオン注入し、その後高温熱処理によって不純物を拡散させＮチャネル７を形成する。これによって、Ｎ形チャネルはゲート電極３〜５に対して自己整合的に形成される。同様に、ソース領域に接しているゲート電極３〜５をマスクにしてＮ形不純物をイオン注入し、自己整合的に高耐圧用Ｎエクステンション8を形成する。これをサイドウォール形成に先立って形成することにより、ソース部とチャネル部の間、すなわちサイドウォール直下のチャネル抵抗増大を防止し、低オン抵抗のＬＤＭＯＳを形成する事が可能となる。ＬＯＣＯＳ酸化膜２、ゲート電極３〜５をマスクにしてＮ型不純物を導入し、自己整合的にソース領域及びドレイン領域にＮ型高濃度拡散層９を形成する。また、ソース領域の一部にウエル給電用としてＰ型不純物を導入し、Ｐ型高濃度拡散層１０を形成する。
【０００９】
低圧ＭＯＳの製造方法について説明する。低圧用Ｐウエル拡散層１１を形成後、低圧用Ｎエクステンション１３を形成する。Ｎ型高濃度拡散層９をソース及びドレイン領域に形成する。
【００１０】
以上のように、ＬＤＭＯＳにおいて電界緩和用ＬＯＣＯＳ酸化膜を形成することにより、一定のデバイス耐圧をもった中高耐圧デバイスとロジック用低圧との混載が可能となる。一方で、ＬＯＣＯＳ酸化膜厚がある程度デバイス耐圧およびオン抵抗を決定するため、従来プロセスにおいては１種のデバイス耐圧に耐圧帯が限定されるという問題があった。
【００１１】
ところで、特許文献１にも、ＬＤＭＯＳと低圧ＭＯＳが良好な特性を有する半導体装置およびその製造方法が開示されている。特許文献１によれば、ＬＯＣＯＳ酸化膜形成した後、高耐圧素子領域用ＬＯＣＯＳ酸化膜上に別途ＣＶＤ膜をデポし、低耐圧素子領域用ＬＯＣＯＳ膜厚よりも厚いＳｉＯ膜を形成している。
【００１２】
しかし、上記の製造方法では、シリコン界面からのＬＯＣＯＳ膜厚は低圧ＭＯＳ領域のＬＯＣＯＳ膜厚と同一であるため、ＬＤＭＯＳの耐圧の向上は期待できないという問題があった。
【００１３】
また、特許文献２にも、ＬＤＭＯＳと低圧ＭＯＳが良好な特性を有する半導体装置およびその製造方法が開示されている。特許文献２によれば、素子分離用ＬＯＣＯＳ膜とＬＤＭＯＳ電界緩和用ＬＯＣＯＳ膜を別途形成することで、ＬＤＭＯＳ電界緩和用ＬＯＣＯＳ膜厚が素子分離ＬＯＣＯＳ膜厚に律則されず、良好なデバイス耐圧とオン抵抗を得ることができる。
【００１４】
しかし、上記の製造方法では、複数のＬＤＭＯＳにおける電界緩和用酸化膜の膜厚の差異を考慮していないという問題があった。
【００１５】
本発明は、同一チップもしくはウエハ上に異なるデバイス耐圧と良好なオン抵抗をもった２種以上のＬＤＭＯＳを混載できる半導体装置およびその製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１６】
本発明の代表的なものの一例を示せば以下の通りである。
【００１７】
すなわち、本発明の半導体装置は、パワー半導体素子とロジック回路素子が同一シリコン基板上に搭載された半導体装置であって、前記パワー半導体素子として用いられるＭＯＳトランジスタは、素子分離用のＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）酸化膜に囲まれ、半導体基板内に形成された第１チャネル拡散層と、前記第１チャネル拡散層内に形成された第１ソース高濃度拡散層と、前記第１チャネル拡散層とは間隔を持って形成された第１ドレイン高濃度拡散層と、前記第１ソース高濃度拡散層と前記ドレイン高濃度拡散層の間に形成された第１電界緩和用酸化膜とを有する第１ＬＤＭＯＳ（Ｌａｔｅｒａｌ  Ｄｉｆｆｕｓｅｄ ＭＯＳ）トランジスタと、前記素子分離用のＬＯＣＯＳ酸化膜に囲まれた、前記第１領域とは異なる第２領域の半導体基板に互いに間隔をもって形成された第２チャネル拡散層と、前記第２チャネル拡散層内に形成された第２ソース高濃度拡散層と、前記第２チャネル拡散層とは間隔を持って形成された第２ドレイン高濃度拡散層と、前記第２ソース高濃度拡散層と前記ドレイン高濃度拡散層の間に形成された第２電界緩和用酸化膜とを有する第２ＬＤＭＯＳトランジスタと、前記フィールド酸化膜に囲まれた、前記第１、第２領域とは異なる第３領域の半導体基板に互いに間隔をもって形成された第３ソース高濃度拡散層及び第２ドレイン高濃度拡散層と、前記第３ソース高濃度拡散層と前記第３ドレイン高濃度拡散層の間の半導体基板上に第３ゲート酸化膜を介して形成された第３ゲート電極とを有するＭＯＳトランジスタとを備え、前記第１電界緩和用酸化膜は前記第２電界緩和用酸化膜とは膜厚が異なることを特徴とする。
【００１８】
また、本発明の半導体装置の製造方法は、半導体基板の第１領域に形成されたＬＤＭＯＳトランジスタと第２領域に形成されたＬＤＭＯＳトランジスタを備えた半導体装置の製造方法であって、（Ａ）ＬＯＣＯＳ酸化膜に囲まれた前記第１領域の半導体基板上に、第１ＬＤＭＯＳトランジスタ用の第１ゲート電極片側側面部の形成予定領域に対応して電界緩和用のＬＯＣＯＳ酸化膜を形成する工程と、（Ｂ）半導体基板表面に前記第１、第２ＬＤＭＯＳトランジスタ用の第１、第２ゲート酸化膜及びＭＯＳトランジスタ用の第３ゲート酸化膜を形成し、前記第１、第２ＬＤＭＯＳ用の前記第１、第２ゲート酸化膜上から前記第１、第２電界緩和用ＬＯＣＯＳ酸化膜上にまたがる第１、第２ゲート電極及びＭＯＳトランジスタ用の第３ゲート電極を形成する工程と、（Ｃ）前記第１、第２領域の半導体基板に、前記第１、第２電界緩和用酸化膜とは反対側の前記第１、第２ゲート電極の側面に、前記第１、第２ゲート電極の側面に対して自己整合的にチャネル拡散層を形成する工程と、（Ｄ）前記第３領域へのしきい値制御用不純物の導入を行なう工程と、（Ｅ）前記第１電界緩和用酸化膜の形成する際、別途第２電界緩和用酸化膜を形成する工程と、（Ｆ）前記チャネル拡散層内に前記第１ゲート電極に対して自己整合的に第１ソース高濃度拡散層を形成し、前記第１領域内で前記第１ゲート電極に対して前記チャネル拡散層とは反対側の領域の半導体基板に前記電界緩和用酸化膜に対して自己整合的に第１ドレイン高濃度拡散層を形成し、前記第２ゲート電極に対して自己整合的に第２ソース高濃度拡散層を形成し、前記第２領域内で前記第２ゲート電極に対して前記チャネル拡散層とは反対側の領域の半導体基板に前記電界緩和用酸化膜に対して自己整合的に第２ドレイン高濃度拡散層を形成し、前記第３領域の半導体基板に前記第３ゲート電極を挟んで第３ソース高濃度拡散層と第３ドレイン高濃度拡散層を形成する際、全て同時に形成する工程とを含むことを特徴とする。
【発明の効果】
【００１９】
本発明によれば、同一チップもしくはウエハ上に異なるデバイス耐圧と良好なオン抵抗をもった２種以上のＬＤＭＯＳを混載できる。
【図面の簡単な説明】
【００２０】
【図１】本発明の半導体装置の一実施例の断面構造図であって、同実施例の半導体装置の製造方法の最後の工程を示す断面構造図である。
【図２】同実施例のプロセスフローの詳細を表す図である。
【図３】同実施例の最初の工程を説明するための断面構造図である。
【図４】同実施例の途中を示す断面構造図である。
【図５】同実施例の途中を示す断面構造図である。
【図６】同実施例の途中を示す断面構造図である。
【図７】同実施例の途中を示す断面構造図である。
【図８】同実施例の途中を示す断面構造図である。
【図９】同実施例の途中を示す断面構造図である。
【図１０】従来の製造方法を用いて形成した半導体装置の断面構造図である。
【図１１】本発明の別の実施形態を示すプロセスフローの詳細を表す図である。
【図１２】本発明の別の実施形態による構造の一部分を示す断面図である。
【図１３】本発明の別の実施形態を示す断面構造図である。
【図１４】本発明の別の実施形態を示す断面構造図である。
【図１５】本発明の別の実施形態を示す断面構造図である。
【図１６】本発明の別の実施形態を示す断面構造図である。
【図１７】本発明の別の実施形態を示す断面構造図である。
【図１８】本発明の別の実施形態を示す断面構造図である。
【図１９】本発明の別の実施形態を示す断面構造図である。
【発明を実施するための形態】
【００２１】
本発明の半導体装置は、第１ＬＤＭＯＳトランジスタと、第２ＬＤＭＯＳトランジスタと、ＭＯＳトランジスタとを備えて構成される。
【００２２】
第１ＬＤＭＯＳトランジスタは、素子分離用のＬＯＣＯＳ酸化膜に囲まれた第１領域の半導体基板に形成されたチャネル拡散層と、チャネル拡散層内に形成された第１ソース高濃度拡散層と、チャネル拡散層とは間隔をもって形成された第１ドレイン高濃度拡散層と、第１ソース高濃度拡散層と第１ドレイン高濃度拡散層の間の半導体基板上に第１ゲート酸化膜を介して第１ソース高濃度拡散層に隣接し、かつ第１ドレイン高濃度拡散層とは間隔をもって形成された第１ゲート電極と、第１ドレイン高濃度拡散層側の前記第１ゲート電極の側面下にチャネル拡散層とは間隔をもって形成された第１電界緩和用酸化膜をもつ。
【００２３】
第２ＬＤＭＯＳトランジスタは、ＬＯＣＯＳ酸化膜に囲まれた、第１領域とは異なる第２領域の半導体基板に互いに間隔をもって形成された第２ソース高濃度拡散層と、チャネル拡散層とは間隔をもって形成された第２ドレイン高濃度拡散層と、第２ソース高濃度拡散層と第２ドレイン高濃度拡散層の間の半導体基板上に第２ゲート酸化膜を介して第１ソース高濃度拡散層に隣接し、かつ第２ドレイン高濃度拡散層とは間隔をもって形成された第２ゲート電極と、第１ドレイン高濃度拡散層側の第２ゲート電極の側面下にチャネル拡散層とは間隔をもって形成された第１電界緩和用酸化膜とは異なる膜厚の第２電界緩和用酸化膜をもつ。
【００２４】
ＭＯＳトランジスタは、ＬＯＣＯＳ酸化膜に囲まれた、第１、第２領域とは異なる第３領域の半導体基板に互いに間隔をもって形成された第３ソース高濃度拡散層及び第３ドレイン高濃度拡散層と、第３ソース高濃度拡散層と第３ドレイン高濃度拡散層の間の半導体基板上に第３ゲート酸化膜を介して形成された第３ゲート電極をもつ。
【００２５】
第１、第２ＬＤＭＯＳトランジスタでは、チャネル拡散層及び第１及び第２ソース高濃度拡散層は、第１及び第２ゲート電極に対して自己整合的に、第１及び第２ドレイン高濃度拡散層は第１及び第２ＬＯＣＯＳ酸化膜に対して自己整合的に形成されたものである。
【００２６】
また、ＭＯＳトランジスタでは、第３ソース高濃度拡散層と第３ゲート電極の間及び第３ドレイン高濃度拡散層と第３ゲート電極の間の半導体基板にソース低濃度拡散層とドレイン低濃度拡散層を備えており、第３ソース高濃度拡散層及び第３ドレイン高濃度拡散層は第３ゲート電極に対して自己整合的に形成されたものである。
【００２７】
ここで、半導体基板の語は、拡散層領域やエピタキシャル成長層領域などの半導体領域を含む。
【００２８】
本発明の半導体装置においては、第１ゲート酸化膜と第２ゲート酸化膜と第３ゲート酸化膜は同時形成されるよう構成してもよい。また、第１ゲート酸化膜の膜厚は第２ゲート酸化膜、第３ゲート酸化膜の膜厚と同じであるように構成してもよい。さらに、第１ゲート酸化膜は第２ゲート酸化膜、第３ゲート酸化膜の両方またはいずれかと別途形成されるよう構成してもよい。さらに、第１ゲート電極の膜厚は第２ゲート電極の膜厚、第３ゲート電極の膜厚の両方またはいずれかと異なるよう構成してもよい。
【００２９】
以上のいずれの構成においても、ＬＤＭＯＳトランジスタ及びＭＯＳトランジスタはＳＯＩ基板に形成され、かつＵ溝トレンチによって分離されるよう構成することが可能である。また、ＬＤＭＯＳトランジスタ及びＭＯＳトランジスタはバルク基板に形成され、かつ素子分離トレンチによって分離されるよう構成することも可能である。さらに、第１、第２ＬＤＭＯＳにおけるソース高濃度拡散層及びドレイン高濃度拡散層と、低圧ＭＯＳにおけるソース高濃度拡散層及びドレイン高濃度拡散層を同時形成されるよう構成することも可能である。
【００３０】
一方、本発明の半導体装置の製造方法は、半導体基板の第１、第２領域に形成された第１、第２ＬＤＭＯＳトランジスタと第３領域に形成されたＭＯＳトランジスタを備えた半導体装置の製造方法であって、以下の工程（Ａ）から（Ｆ）を含む。
（Ａ）ＬＯＣＯＳ酸化膜に囲まれた前記第１領域の半導体基板上に、第１ＬＤＭＯＳトランジスタ用の第１ゲート電極片側側面部の形成予定領域に対応して電界緩和用のＬＯＣＯＳ酸化膜を形成する工程、
（Ｂ）半導体基板表面に第１、第２ＬＤＭＯＳトランジスタ用の第１、第２ゲート酸化膜及びＭＯＳトランジスタ用の第３ゲート酸化膜を形成し、第１、第２ＬＤＭＯＳ用の第１、第２ゲート酸化膜上から第１、第２電界緩和用ＬＯＣＯＳ酸化膜上にまたがる第１、第２ゲート電極及びＭＯＳトランジスタ用の第３ゲート電極を形成する工程、
（Ｃ）第１、第２領域の半導体基板に、第１、第２電界緩和用酸化膜とは反対側の第１、第２ゲート電極の側面に、第１、第２ゲート電極の側面に対して自己整合的にチャネル拡散層を形成する工程、
（Ｄ）第３領域へのしきい値制御用不純物の導入を行なう工程、
（Ｅ）第１電界緩和用酸化膜の形成する際、別途第２電界緩和用酸化膜を形成する工程、
（Ｆ）チャネル拡散層内に第１ゲート電極に対して自己整合的に第１ソース高濃度拡散層を形成し、第１領域内で第１ゲート電極に対してチャネル拡散層とは反対側の領域の半導体基板に電界緩和用酸化膜に対して自己整合的に第１ドレイン高濃度拡散層を形成し、第２ゲート電極に対して自己整合的に第２ソース高濃度拡散層を形成し、第２領域内で第２ゲート電極に対してチャネル拡散層とは反対側の領域の半導体基板に電界緩和用酸化膜に対して自己整合的に第２ドレイン高濃度拡散層を形成し、第３領域の半導体基板に第３ゲート電極を挟んで第３ソース高濃度拡散層と第３ドレイン高濃度拡散層を形成する際、全て同時に形成する工程。
【００３１】
以下、本発明の実施例について図面を用いて詳細に説明する。以下の説明では、ＬＤＭＯＳ及び低圧ＭＯＳ共にＮ型ＭＯＳトランジスタの例で説明するが、当該構造におけるすべての極性を逆にすることで得られるＰ導電型ＭＯＳトランジスタについても同様である。半導体基板とは、ＭＯＳトランジスタのチャネル反転領域を形成する濃度層を指し、シリコンウエハの基板だけでなく、エピタキシャル成長した層、イオン打ち込みで形成された拡散層を含む一般的にＭＯＳトランジスタのウエルと呼ばれる領域を指す。
【実施例１】
【００３２】
図１は本発明の半導体装置の第一の実施例（実施例１）の断面構造図を示す。また、その時に用いるプロセスフローを図２に示す。図３から図９および図１は製造方法の一実施例を説明するための工程断面図である。本実施例でＮチャネルＬＤＭＯＳ（以下ＮｃｈＬＤＭＯＳと称す）とＮチャネル低圧ＭＯＳ（ＮｃｈＭＯＳと称す）を混載したものである。低圧ＭＯＳはデバイス耐圧２０Ｖ未満のものを指す。
【００３３】
図３は本発明のプロセスフローの最初の工程であって、特にＮ型ウエル拡散層の形成を示している。本発明の半導体装置では、第１ＬＤＭＯＳに対して第１電界緩用酸化膜を形成後、第２ＬＤＭＯＳに対して第１電界緩和用酸化膜と膜厚の異なる第２電界緩和用酸化膜を形成する。電界緩和用酸化膜の膜厚によって２種の耐圧帯のＬＤＭＯＳを形成でき、かつ必要耐圧を最小限に抑えることでオン抵抗を向上することが出来る。また、同一ウエハ上に２種の製品を混載することも可能となる。また、オン抵抗を必要としない回路部分においては電界緩和用酸化膜の膜厚を厚くすることでデバイス耐圧を稼ぎ、ソース―ドレイン距離をシュリンクすることが可能となり、コスト低減できるという効果が期待される。以上のように、本発明を用いることで今後多様化していくと予想される多耐圧化デバイス、製品に対応した設計が可能となる。
【００３４】
図３においては、まず、半導体基板表面を酸化し、薄い熱酸化膜１５を形成する。Ｐをイオン注入して高温アニールを行い、Ｎ型ウエル拡散層１６を形成する。次に、図４および図５に示すようにパターニングしたＳｉＮをハードマスクにしてＬＯＣＯＳ法によってＬＯＣＯＳ酸化膜２５を形成し、第２ＬＤＭＯＳの電界緩和用酸化膜形成を行なう。次に、図６に示すように、再度パターニングしたＳｉＮをハードマスクにしてＬＯＣＯＳ法によって２度目のＬＯＣＯＳ酸化膜１７、２４を形成し、素子分離および第２ＬＤＭＯＳの電界緩和用酸化膜形成を行なう。次に図７に示すように、ＮｃｈＬＤＭＯＳのドレイン領域にＮ型ドリフト層１８を形成する。通常、Ｎ型ドリフト層１８はＮ型ウェル拡散層１６より濃度の高い不純物拡散層であり、ＬＤＭＯＳのオン抵抗低減及び耐圧向上が期待できる。
【００３５】
次に図８に示すように、ゲート電極の加工を行なう。同図は、ゲートキャップ酸化膜２１を用いて加工した構造を示している。ゲート酸化膜１９を形成後、ゲート電極となるゲートポリシリコン２０とハードマスクとなるゲートキャップ酸化膜２１を成膜する。次に、リソグラフィープロセスによってレジストをパターニングし、ゲートキャップ酸化膜のみをドライエッチングによって加工する。その後、レジストを除去した後、ゲートキャップ酸化膜２１をハードマスクとしてゲートポリシリコン２０を加工する。以上のゲートキャップ酸化膜を用いることにより、ゲート加工部以外のゲート酸化膜１９とポリシリコンとのエッチング時の選択比が高いため、ゲート酸化膜の残膜を確保でき、シリコン基板の削れ量を防止することができる。工程簡略化のため、或いはシリコン基板の削れ量を無視できるときは、ゲートキャップ酸化膜２１を廃止し、ゲートポリシリコン２０上にレジストを塗布・パターニング後、直接ゲート電極を加工することも可能である。
【００３６】
また、図８の例では、工程簡略化（コスト低減）のため、ゲート酸化膜１９はＮｃｈＬＤＭＯＳと低圧ＮＭＯＳを共通化しているが、用途によってはＬＤＭＯＳ用と低圧ＭＯＳ用のゲート酸化膜の厚さを異なった構造及び製造方法を適用することも可能である。その場合は、ＬＤＭＯＳ用のゲート領域を加工後、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法などによって酸化膜を成膜し、レジストによるパターニングを行なって、低圧ＭＯＳ部のみ再度除去し（ＬＤＭＯＳ部は保護し）、その後、低圧ＭＯＳ領域のゲート加工を同様に行なうことができる。
【００３７】
また、図８に示すように、ゲート電極加工後或いは加工前に電界緩和用のＮ型バッファ層２２を形成する。Ｎ型バッファ層は、Ｐをイオン注入し、高温アニールによって形成する。次に、図９に示すようにＮｃｈＬＤＭＯＳのソース領域に、ソース側のゲート側壁部に対して自己整合的にＢをイオン注入し、高温アニールによって高耐圧用Ｐウエル２３を形成する。高温アニールによってゲート電極下部まで拡散し、高耐圧用Ｐウエル濃度を調整する事でＮｃｈＬＤＭＯＳのＶｔｈ（閾値電圧）を決定する。
【００３８】
高耐圧用ウエル形成後、すなわち、高温アニール終了後、低圧ＭＯＳ領域を形成する。図９に示すように、ゲート電極を透過させるようにＢイオン注入を行い、低圧用Ｐウエル２４を形成する。この低圧用Ｐウエル濃度を調整することにより、低圧ＮＭＯＳのＶｔｈを決定する。
【００３９】
次に、図１に示すようにＮ型高濃度拡散層２９をＮｃｈＬＤＭＯＳのソース・ドレイン領域及び低圧ＮＭＯＳのソース・ドレイン領域に対して同時形成する。また、高圧用Ｐ型ウエルへの給電層としてＰ型高濃度拡散層３０を形成する。
【００４０】
その後、図示は省略するが、ＣＶＤ法にてＨＴＯ膜またはＢＰＳＧ膜などの絶縁層間膜を形成し、層間ＣＭＰまたはリフローを行う。その後、通常のＣＭＯＳプロセス技術を用いて、電気的接続用のコンタクトホール形成、電気接続用配線、およびパッシベーション保護膜を形成する。
【実施例２】
【００４１】
また、別の実施形態として図１１のプロセスフロー及び図１２の断面構造図に示すように、より高い耐圧を確保するため、上述した実施例１を組合せて、素子分離用トレンチ３３とＢＯＸ層（熱酸化膜）３４を適用することも可能である。また、別の実施形態として図１３の断面構造図に示すように実施例１と素子分離用トレンチ３３を組合せる事も可能である。
【実施例３】
【００４２】
図１４は、ＰｃｈＬＤＭＯＳ及び低圧ＰＭＯＳの混載例を示している。プロセスフローは図２で述べた方法と同一であり、図３〜図９および図１で述べた製造方法及び構造に対して全ての極性を逆にすることで得られるＰｃｈＬＤＭＯＳ及び低圧ＰＭＯＳの混載例である。
【実施例４】
【００４３】
また、別の実施形態として図１５に示すように、より高い耐圧を確保するため、上述した実施例３を組合せて、素子分離用トレンチ５０とＢＯＸ層（熱酸化膜）５１を適用することも可能である。また、別の実施形態として図１６に示すように、実施例３と素子分離用トレンチ５０を組合せる事も可能である。
【実施例５】
【００４４】
また、別の実施形態として図１７に示すように、よりサイズをシュリンクするために、上述した実施例１または実施例２を組合せて、ＬＯＣＯＳ酸化膜の代わりに、ＳＴＩを用いて電界緩和用酸化膜および素子分離を形成することも可能である。
【実施例６】
【００４５】
また、別の実施形態として図１８に示すように、よりサイズをシュリンクするために、上述した実施例１または実施例２を組合せて、ＬＯＣＯＳＬＯＣＯＳ酸化膜とＳＴＩを組み合わせて電界緩和用酸化膜および素子分離用酸化膜を形成することも可能である。
【実施例７】
【００４６】
また、別の実施形態として図１９に示すように、最適なデバイス耐圧とオン抵抗の両方を実現するために、第１ＬＤＭＯＳと第２ＬＤＭＯＳと素子分離用ＬＯＣＯＳ酸化膜の膜厚がそれぞれ異なる実施例1または実施例２と組み合わせることも可能である。
【００４７】
以上、本発明の実施例を説明したが、実施例で示した寸法、形状、配置、材料などは一例であり、本発明は実施例に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種種の変更が可能である。
【符号の説明】
【００４８】
１：Ｎ型ウエル拡散層
２：素子分離用ＬＯＣＯＳ酸化膜
３：熱酸化膜
４a：ゲートポリシリコン
４b：ゲートポリシリコン
４c：ゲートポリシリコン
５a：ゲートキャップ酸化膜
５b：ゲートキャップ酸化膜
５c：ゲートキャップ酸化膜
６：Ｎバッファ層
７：高耐圧用Ｐウエル
８：Ｎ型ドリフト層
９：Ｎ型高濃度拡散層
１０：Ｐ型高濃度拡散層
１１：低圧用Ｐウエル拡散層
１２：第１電界緩和用酸化膜
１３：低圧用Ｎエクステンション
１４：第２電界緩和用酸化膜
１５：熱酸化膜
１６：Ｎ型ウエル拡散層
１７：素子分離用酸化膜
１８：Ｎ型ドリフト層
１９：ゲート酸化膜
２０a：ゲートポリシリコン
２０b：ゲートポリシリコン
２０c：ゲートポリシリコン
２１a：ゲートキャップ酸化膜
２１b：ゲートキャップ酸化膜
２１c：ゲートキャップ酸化膜
２２：Ｎ型バッファ層
２３：高耐圧用Ｐウエル
２４：第１電界緩和用酸化膜
２５：第２電界緩和用酸化膜
２６：低圧用Ｎエクステンション
２７：ＳｉＮ膜
２８：レジストパターン
２９：Ｎ型高濃度拡散層
３０：Ｐ型高濃度拡散層
３１：第１電界緩和用ＳＴＩ
３２：第２電界緩和用ＳＴＩ
３３：素子分離用トレンチアイソレーション
３４：ＢＯＸ層（熱酸化膜）
３５：Ｎ型ウエル拡散層
３６：素子分離用ＬＯＣＯＳ酸化膜
３７：Ｐ型ドリフト層
３８：ゲート酸化膜
３９a：ゲートポリシリコン
３９b：ゲートポリシリコン
３９c：ゲートポリシリコン
４０a：ゲートキャップ酸化膜
４０b：ゲートキャップ酸化膜
４０c：ゲートキャップ酸化膜
４１：Ｐバッファ層
４２：高耐圧用Ｎウエル
４３：低圧用Ｎウエル拡散層
４４：素子分離Ｐ型層 
４５：低圧用Ｐエクステンション
４６：素子分離用ＳＴＩ
４７：Ｎ型高濃度拡散層
４８：Ｐ型高濃度拡散層
４９：素子分離Ｎ型層
５０：素子分離用トレンチアイソレーション
５１：ＢＯＸ（熱酸化膜）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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