(57)【特許請求の範囲】
【請求項１】
基板上に、下部電極層、圧電体膜および上部電極層がこの順に積層されてなる多数の圧電素子を備えた圧電素子構造体を製造する圧電素子構造体の製造方法において、
前記基板上に前記下部電極層を共通電極として形成し、
該下部電極層上に前記圧電体膜をスパッタ法により成膜し、
前記圧電体膜上に、前記上部電極層を個別電極として形成し、
該成膜により自発分極が前記下部電極層から前記上部電極層に向かう向きとなっている圧電体膜に対し、該圧電体膜の抗電界以上の大きさの、前記上部電極層から前記下部電極層に向かう電界をパルス印加することを特徴とする圧電素子構造体の製造方法。
【請求項２】
前記圧電体膜が、少なくともＰｂを含むペロブスカイト型酸化物であることを特徴とする請求項１記載の圧電素子構造体の製造方法。
【請求項３】
前記電界のパルス印加における電圧印加時間Ａと、非電圧印加時間Ｂとの比Ｂ／Ａが１以上であることを特徴とする請求項１または２項記載の圧電素子構造体の製造方法。
【請求項４】
前記電界のパルス印加における電圧印加時間Ａと、非電圧印加時間Ｂとの比Ｂ／Ａが１０以上であることを特徴とする請求項３項記載の圧電素子構造体の製造方法。
【請求項５】
基板上に、下部電極層、スパッタ法により成膜された圧電体膜及び上部電極層がこの順に積層されてなる多数の圧電素子を備えた圧電素子構造体であって、
前記下部電極層が共通電極であり、前記上部電極層が個別電極である、請求項１から４いずれか１項記載の方法で作製された圧電素子構造体であり、
該圧電素子構造体における圧電素子の前記圧電体膜の分極反転処理に伴う膜破壊による欠陥率が１％以下であり、
前記圧電体膜の自発分極が前記上部電極層から前記下部電極層に向かう向きであることを特徴とする圧電素子構造体。
【請求項６】
前記圧電体膜が、少なくともＰｂを含むペロブスカイト型酸化物であることを特徴とする請求項５記載の圧電素子構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板上に複数の圧電素子を備えてなる圧電素子構造体の製造方法および圧電素子構造体に関するものである。
【背景技術】
【０００２】
電界印加強度の増減に伴って伸縮する圧電性を有する圧電体と、圧電体に対して所定方向に電界を印加する電極とを備えた圧電素子が、インクジェット式記録ヘッドに搭載されるアクチュエータ等として使用されている。
【０００３】
圧電体材料としては、チタン酸ジルコン酸鉛（ＰＺＴ）等のペロブスカイト構造を有する複合酸化物が知られている。かかる材料は電界無印加時において自発分極性を有する強誘電体であり、従来の圧電素子では、強誘電体の分極軸に合わせた方向に電界を印加することで、分極軸方向に伸びる「圧電効果」を利用することが一般的である。
【０００４】
圧電体の自発分極を電界印加方向と一致させるため、従来、圧電体に対して分極処理が施されている。分極処理としては、圧電体の上下に電極を形成し、その電極間に電界を印加する方法が一般的である。
【０００５】
また、特許文献１には、分極処理とともに圧電体の耐熱性を向上させるため、圧電体に互いに逆向きの電界を交互に印加して分極を行う方法が提案されている。
【０００６】
一方、圧電素子として、基板上にスパッタ法により成膜された圧電体膜を備えたものが知られており、スパッタ法により成膜された圧電体膜は、分極処理を行うことなく、成膜直後の状態で基板側から膜表面に向かう自発分極を有するものとなる（図３参照）ことが知られている。
【０００７】
基板上にスパッタ法により成膜される圧電体膜を圧電素子として利用する場合、予め下部電極層が形成された基板上に、圧電体膜を成膜し、圧電体膜上に上部電極層を形成する。このような、基板側から膜表面に向かう（下部電極層側から上部電極層側に向かう）自発分極を有する圧電体膜を備えた圧電素子構造体を実用化する場合、駆動時の電界の向きを自発分極の向きと一致させるために、上部電極を下部電極より高い電位とする必要がある。したがって、（１）上部電極側を接地電位とし、下部電極側をアドレス電極として正電位とする、あるいは、（２）下部電極側を接地電位とし、上部電極側をアドレス電極として負電位として駆動させる必要がある。（１）の場合、基板側の電極である下部電極を個別電極とする必要があり、（２）の場合、負電圧用の駆動ＩＣが必要となる。
【特許文献１】特開２００７−２５８５９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、下部電極の個別電極とする場合、製造プロセスが複雑になるという問題があり、負電圧駆動を行うための負電圧駆動用ＩＣは正電圧駆動用ＩＣと比較してサイズが大きく、負電圧駆動用ＩＣを備えるためにこれを備える装置全体のサイズが大きくなってしまう、また１枚のウェハから製造可能な素子数をＩＣサイズに合わせて減らす必要が生じること、さらには、負電圧駆動用ＩＣ自体も正電圧用と比較して高価であることからコスト高となるという問題がある。
【０００９】
そこで、下部電極層を素子毎の個別電極とはせず、複数の素子で共通のベタ電極とし、かつ、正電圧駆動ドライバＩＣを利用可能とすることが望まれる。そのためには、圧電体膜の自発分極を反転さればよい。この自発分極を反転させるための反転分極処理としては、従来の分極処理と同様に、圧電体を挟む上下電極間に電圧を印加して行う方法を適用することが考えられる。また、圧電素子構造体において、複数の圧電素子の圧電体膜の自発分極の反転分極は一括して分極を行うことが望ましく、その場合、各圧電体膜の電極間にそれぞれ電圧を印加して多数の素子の圧電体膜について一括分極反転を行うこととなる。
【００１０】
しかしながら、本発明者らの実験によれば、圧電素子構造体に対して、上述の一括分極反転処理を施した場合、電圧印加時の膜破壊による素子欠陥率は１５−３０％程度と非常に高く、現実的には実用化できないという問題が生じた。
【００１１】
一般に、電圧印加時における膜破壊は、電圧印加時に組成欠陥や構造欠陥など相対的に抵抗が低い部分、もしくは表面欠損部や気孔部など形状的に電荷がたまりやすい部分をトリガーとして始まることが知られている。圧電体膜に連続的に電界を印加し続けると、トリガー部分の電荷集中箇所において発熱が生じ、局所的に温度が高くなる。この局所的に温度が高くなった部分において、急激に抵抗が下がることにより、電荷集中による破壊に至ると考えられる。
【００１２】
圧電素子構造体の分極処理においては、複数の素子に共通のベタ電極である下部電極と、素子毎に設けられる上部電極との間に、一括して電圧を印加する。全電荷量は電極面積が大きくなればなるほど大きくなるものであり、複数の素子に対して一括して電圧を印加するためにトータル電極面積が大きくなり、電荷集中による破壊が生じやすくなる。このため、複数の素子を均一に反転させることが難しく、欠陥率が非常に高く、実用化が困難であった。
【００１３】
本発明は、上記事情を鑑みてなされたものであり、多数の圧電素子を備えた圧電素子構造体において、圧電体膜の自発分極の向きが上部電極層側から下部電極層側に向かう向きである、実用化可能な圧電素子構造体の製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１４】
本発明の圧電素子構造体の製造方法は、基板上に、下部電極層、圧電体膜および上部電極層がこの順に積層されてなる多数の圧電素子を備えた圧電素子構造体を製造する圧電素子構造体の製造方法において、
前記圧電体膜をスパッタ法により成膜し、
該成膜により自発分極が前記下部電極層から前記上部電極層に向かう向きとなっている圧電体膜に対し、該圧電体膜の抗電界以上の大きさの、前記上部電極層から前記下部電極層に向かう電界をパルス印加することを特徴とする。
【００１５】
前記圧電体膜が、少なくともＰｂを含むペロブスカイト型酸化物であることが望ましい。
【００１６】
なお、前記電界のパルス印加における電圧印加時間Ａと、非電圧印加時間Ｂとの比Ｂ／Ａが１以上であることが望ましく、さらには、比Ｂ／Ａが１０以上であることが望ましい。
【００１７】
本発明の圧電素子構造体は、基板上に、下部電極層、スパッタ法により成膜された圧電体膜及び上部電極層がこの順に積層されてなる多数の圧電素子を備えた圧電素子構造体であって、
該圧電素子構造体における圧電素子の欠陥率が１％以下であり、
前記圧電体膜の自発分極が前記上部電極層から前記下部電極層に向かう向きであることを特徴とする。
【００１８】
ここで、欠陥率は、欠陥が生じた圧電素子数／圧電素子構造体に設けられた全圧電素子数（＝欠陥が生じた上部電極チャンネル数／素子全体の上部電極チャンネル数）である。
【００１９】
前記圧電体膜が、少なくともＰｂを含むペロブスカイト型酸化物であることが望ましい。
【発明の効果】
【００２０】
本発明の圧電素子構造体の製造方法によれば、圧電体膜をスパッタ法により成膜し、該成膜により自発分極が下部電極層から上部電極層に向かう向きとなっている圧電体膜に対し、該圧電体膜の抗電界以上の大きさの、上部電極層から下部電極層に向かう電界をパルス印加するので、周期的に冷却時間がとられるため、発熱を抑制することができ、従来、分極時の電圧印加に伴う発熱により破壊されていた圧電体膜の破壊を抑制し、連続電界印加による分極方法を用いる場合と比較して、クラックやボイドといった圧電素子の欠陥率を抑制することができ、実用化可能な圧電素子構造体を得ることができる。
【００２１】
本発明の圧電素子構造体は、基板上に、下部電極層、スパッタ法により成膜された圧電体膜及び上部電極層がこの順に積層されてなる多数の圧電素子を備えた圧電素子構造体であって、圧電素子の欠陥率が１％以下であり、圧電体膜の自発分極が上部電極層から下部電極層に向かう向きであることから、圧電アクチュエータなどの実用用途に有効である。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照して本発明の実施の形態について説明する。  
本発明の実施形態にかかる圧電素子構造体の製造方法および圧電素子構造体を図１〜４を参照して説明する。図１は本発明の製造方法により得られる圧電素子構造体１の概略平面図、図２は本発明の製造方法により得られる圧電素子構造体１の要部断面図、図３は圧電体膜成膜直後の圧電素子構造体の要部断面図、図４は分極処理の際の印加電圧パルス波形を示す図である。なお、視認しやすくするため、構成要素の縮尺は実際のものとは適宜異ならせてある。
【００２３】
「圧電素子構造体」
まず、本実施形態の製造方法により得られる圧電素子構造体の構成について説明する。図１および図２に示すように、圧電素子構造体１は、基板１１上に複数の圧電素子２を備えてなる。本実施形態においては、基板１１は複数のダイアフラム構造が形成されてなる構造体であり、各ダイアフラム１２上にそれぞれ圧電素子２が設けられている。圧電素子２は、下部電極層２２、スパッタ法により成膜された圧電体膜２３、上部電極層２４が基板１１上に順次積層された素子であり、上部電極と下部電極とにより厚み方向に電界が印加されるようになっている。
【００２４】
下部電極層２２は基板の略全面に形成されており複数の圧電素子２の共通電極となっており、圧電体膜、上部電極層が各ダイアフラム１２に応じた分離パターン状に構成されている。なお、圧電体膜は連続膜でもよいが、互いに分離する構成とすることで、個々の素子における伸縮がスムーズに起こるので、より大きな変位量が得られ好ましい。
【００２５】
また、圧電体膜が個々の素子毎に分離されている場合、圧電体膜上に設けられる上部電極層は、圧電体膜の表面において中央部に圧電体膜より小さめに形成することが好ましい。圧電体膜が非常に薄くなってくると、上部電極、下部電極の間隔が小さく圧電体膜両端からリークが生じる恐れがあるためである。ただし、構造体の製造上は圧電体膜と上部電極層の大きさは略一致したものとする方が工程を簡素化できる。
【００２６】
この圧電素子構造体１における圧電素子の圧電体膜２３の自発分極ｄｐの向きは、上部電極層２４から下部電極層２２に向かう向きであり、素子欠陥率は好ましくは１％以下である。
【００２７】
基板１１としては、熱伝導率、加工性が良いことからシリコン基板が好ましく、特には、シリコン基板上にＳｉＯ２膜とＳｉ活性層とが順次積層されたＳＯＩ基板等の積層基板が好適に用いられる。また、振動板１２と下部電極層２２との間に、格子整合性を良好にするためのバッファ層や、電極と基板との密着性を良好にするための密着層等を設けても構わない。
【００２８】
振動板は基板１１の一部を加工したものに限るものではなく、基板とは別体とし、基板と貼り合わせてもよい。基板と振動板とを別体で構成する場合には、基板としては、シリコンのみならず，ガラス，ステンレス（ＳＵＳ），イットリウム安定化ジルコニア（ＹＳＺ），アルミナ，サファイヤ，及びシリコンカーバイド等を用いることができる。
【００２９】
下部電極層２２の主成分としては、特に制限なく、Ｉｒ、Ａｕ，Ｐｔ，ＩｒＯ２，ＲｕＯ２，ＬａＮｉＯ３，及びＳｒＲｕＯ３等の金属又は金属酸化物、及びこれらの組合せが挙げられる。下部電極層２２と上部電極層２４の厚みは特に制限なく、５０〜５００ｎｍであることが好ましい。
【００３０】
上部電極層２４の主成分としては、特に制限なく、下部電極層２２で例示した材料、Ａｌ，Ｔａ，Ｃｒ，及びＣｕ等の一般的に半導体プロセスで用いられている電極材料、及びこれらの組合せが挙げられる。
【００３１】
圧電体膜２３の膜厚は特に制限なく、通常１μｍ以上であり、例えば１〜１０μｍである。
【００３２】
「圧電素子構造体の製造方法」
次に、上記圧電素子構造体１を製造する本実施形態の圧電素子構造体の製造方法を説明する。  
複数のダイアフラム構造が形成されてなる基板１１を用意し、該基板１１上に下部電極層２２を形成する。必要に応じて、下部電極層２２を成膜する前に、バッファ層や密着層を成膜してもよい。その後、下部電極層２２上に圧電体膜２３をスパッタ法により成膜し、圧電体膜２３上に上部電極層２４を成膜する。上部電極層２４と圧電体膜２３とをエッチングしてダイアフラム構造に対応させて分離させ、複数の圧電素子を備えた圧電素子構造体とする。
【００３３】
図３に示すように、分極処理を施していない成膜後の圧電体膜２３は、その分極ｄｐの向きが、下部電極から上部電極に向かう向きとなっている。この圧電体膜２３に対してパルス電界を印加することにより分極ｄｐの向きを反転させる反転分極処理を行う。
【００３４】
圧電体膜２３の下部電極を接地させ、各上部電極を正電位として、上下電極間に上部電極から下部電極に向かう向きの電界をパルス印加する。電圧の大きさは圧電体膜２３の抗電界以上の電界が圧電体膜２３に印加される大きさとする。電圧保持時間は１分〜３０分程度とし、パルス周波数（パルスの周期）に特に制限はないが、例えば、０．１ｋＨｚ〜１ＭＨｚ程度とする。分極反転時の圧電体膜２３の温度は室温〜１００℃程度とし、室温より高い温度で分極させる場合は、予め膜の温度を昇温させた後に電界を印加することが望ましい。膜の温度を昇温させると膜の抗電界が小さくなるため、室温時よりも小さい電圧で分極の反転が可能となる。ただし、膜の温度がキュリー点に近づくと、急激な抵抗の減少に伴う暗電流の増加が生じるため、膜の温度は室温〜１００℃程度の範囲でキュリー点より十分に低い温度とすることが望ましい。
【００３５】
印加電圧パルス波形は、サイン波のような徐々に昇降する波形よりも図４に示すような矩形波の方が好ましい。矩形波の方が電圧を印加しない時間をより多くとることができ、冷却時間（非電圧印加時間）をより多く確保することができるためである。さらに、冷却効率を高めるためには、パルス印加における電圧印加時間Ａと、非電圧印加時間Ｂとの比Ｂ／Ａを１以上、すなわち、図４の波形においてＡ≦Ｂとすることが好ましい。なお、Ｂ／Ａを１０以上とすることがさらに好ましい。
【００３６】
図５は、ＰＺＴ薄膜の温度対電流値の測定結果（昇温、降温曲線）を示すものであり、ＰＺＴ薄膜に３０ｋＶ／ｍｍの電圧を印加しつつ昇温もしくは降温時の暗電流値の変化を測定したものである。
【００３７】
この図５から、キュリー点（約３００℃）に近づくほど急激に抵抗が下がり、電流値が上昇することがわかる。昇温時において、室温側から１５０℃付近までは暗電流値はほぼ０であるが、１５０℃を超えると暗電流値が徐々に大きくなり始め、２００℃を超えると増大する。従来技術の項で述べたとおり、分極処理における電界印加時に、電界集中箇所にて発熱が進むと急激に抵抗が下がり、これにより更なる電荷集中が生じ、膜破壊に至ると考えられることから、膜の温度を、急激に抵抗が大きくなる温度より低い温度に抑える必要がある。例えば、図５に示すＰＺＴ圧電体膜であれば、その温度を２００℃以上に上昇させなければ膜破壊に至らないと考えられる。本発明における、パルス電界を印加する分極処理によれば、電圧印加により圧電体膜中の組成欠陥や構造欠陥等の電荷が溜まりやすい部分に電荷集中が起こったとしても、周期的に冷却時間（電界のかからない時間）があり、この冷却時間があることにより電荷集中箇所の発熱を抑制することができ、膜破壊を抑制することができる。
【００３８】
特にＰＺＴ圧電体膜のように、Ｐｂを含むペロブスカイト型酸化物からなる膜は、スパッタによる成膜時にＰｂの組成欠陥が生じやすく、この組成欠陥部分は電荷集中が起こりやすいものであることから、パルス電界を印加する分極処理を適用する効果が高い。
【００３９】
また、膜厚が薄ければ薄いほど電荷集中による破壊確率は大きくなるため、パルス電界の印加による分極処理は、膜厚の薄い、例えば２０μｍ以下、さらには１０μｍの以下の圧電体膜に対して効果が高い。
【００４０】
上記実施形態の製造方法のように、基板上にスパッタ成膜により圧電体膜を成膜し、その後、パルス電界による分極処理を行うことにより、図２に示すような自発分極ｄｐが上部電極２４から下部電極２２へ向かう向き（下向き）の、素子欠陥率が抑制された圧電素子構造体１を得ることができる。特に、パルス電界印加における電圧印加時間Ａと非電圧印加時間Ｂとの比Ｂ／Ａを１以上とすることにより素子欠陥率を１％以下に、比Ｂ／Ａを１０以上とすることにより素子欠陥率をゼロとすることができる（実施例参照）。
【００４１】
本圧電素子構造体１では、上部電極層２４をアドレス電極とする正電圧駆動により、電界印加強度の増減に伴う伸縮が効果的に起こり、電界誘起歪による圧電効果が効果的に得られる。すなわち、本圧電素子構造体１を用いたアクチュエータを構成する場合、下部電極層２２を印加電圧が固定されるグラウンド（ＧＮＤ）電極とし、上部電極層２４を印加電圧が変動されるアドレス電極として、正電圧駆動ドライバＤ＋を利用することができるので、負電圧駆動ドライバを利用する場合と比較して、コストを抑制することができると共に、装置全体の大きさを小さく構成することができる。
【００４２】
本圧電素子構造体１は、成電圧駆動ドライバＤ＋を備え、例えば、振動板１２の下部をインクを貯留する加圧液室としてインクジェット式記録ヘッドに適用することができ、多チャンネルインク吐出部分の圧電変位が均一化されるため、インク吐出量が一定となり、面内均一性アップによる高画質化に繋がる。また、本発明の製造方法を用いれば素子破壊率を１％以下に抑制することができるため、歩留まりを上昇させコストダウンが可能となる。
【００４３】
本実施形態において、成膜される圧電体膜としては、スパッタ法で成膜されることにより、基板から膜表面に向かう自発分極を生じる圧電体膜であればいかなるものであってもよい。
【００４４】
特に、以下の成膜条件下で成膜することにより、非常に圧電特性の良好な圧電体膜を得ることができ好ましい。
【００４５】
圧電体膜の成膜は、所定のスパッタ装置内において行う。スパッタ法において、成膜される膜の特性を左右するファクターとしては、成膜温度、基板の種類、基板に先に成膜された膜があれば下地の組成、基板の表面エネルギー、成膜圧力、雰囲気ガス中の酸素量、投入電力、基板−ターゲット間距離、プラズマ中の電子温度及び電子密度、プラズマ中の活性種密度及び活性種の寿命等が考えられる。
【００４６】
本出願人は多々ある成膜ファクターの中で、成膜される膜の特性への影響の大きなファクターを検討し、良質な膜を成膜可能となる成膜条件を見出した（本出願人が先に出願している特願２００６-２６３９７８号，特願２００６−２６３９７９号，特願２００６-２６３９８０号（本件出願時において未公開）を参照。）
具体的には、成膜温度Ｔｓと、Ｖｓ−Ｖｆ（Ｖｓは成膜時のプラズマ中のプラズマ電位、Ｖｆはフローティング電位）、Ｖｓ、及び基板−ターゲット間距離Ｄのいずれかとを好適化することにより、良質な膜を成膜できることを見出している。すなわち、成膜温度Ｔｓを横軸にし、Ｖｓ−Ｖｆ，Ｖｓ，及び基板−ターゲット間距離Ｄのいずれか縦軸にして、膜の特性をプロットすると、ある範囲内（以下に示す条件）において良質な膜を成膜できることを見出した。なお、成膜温度Ｔｓは、成膜する圧電体膜のキュリー点よりも高い温度である。
【００４７】
（第１の成膜条件）
成膜温度Ｔｓと、Ｖｓ−Ｖｆとを好適化した成膜条件であり、成膜温度Ｔｓ（℃）と、成膜時のプラズマ中のプラズマ電位Ｖｓ（Ｖ）とフローティング電位Ｖｆ（Ｖ）との差であるＶｓ−Ｖｆ（Ｖ）とが、下記式（１）及び（２）を充足する成膜条件で成膜を行う。なお、下記式（１）〜（３）を充足する成膜条件で成膜を行うことが特に好ましい◎
Ｔｓ（℃）≧４００・・・（１）、
−０．２Ｔｓ＋１００＜Ｖｓ−Ｖｆ（Ｖ）＜−０．２Ｔｓ＋１３０・・・（２）、
１０≦Ｖｓ−Ｖｆ（Ｖ）≦３５・・・（３）
（第２の成膜条件）
成膜温度Ｔｓと基板ＢとターゲットＴとの離間距離（基板―ターゲット間距離）Ｄ（ｍｍ）とを好適化した成膜条件であり、成膜温度Ｔｓ（℃）と基板―ターゲット間距離Ｄ（ｍｍ）とが下記式（４）及び（５）を充足する条件、又は（６）及び（７）を充足する成膜条件で成膜する。  
４００≦Ｔｓ（℃）≦５００・・・（４）、
３０≦Ｄ（ｍｍ）≦８０・・・（５）、
５００≦Ｔｓ（℃）≦６００・・・（６）、
３０≦Ｄ（ｍｍ）≦１００・・・（７）
【００４８】
（第３の成膜条件）
成膜温度Ｔｓと成膜時のプラズマ中のプラズマ電位Ｖｓ（Ｖ）とを好適化した成膜条件であり、成膜温度Ｔｓ（℃）と、成膜時のプラズマ中のプラズマ電位Ｖｓ（Ｖ）とが、下記式（８）及び（９）を充足する成膜条件又は、（１０）及び（１１）を充足する成膜条件で成膜する。  
４００≦Ｔｓ（℃）≦４７５・・・・（８）、
２０≦Ｖｓ（Ｖ）≦５０・・・・・・（９）、
４７５≦Ｔｓ（℃）≦６００・・・（１０）、
Ｖｓ（Ｖ）≦４０・・・・・・・・（１１）
【００４９】
なお、上述の第１から第３の成膜条件のいずれかを満たす条件で、例えば、下記一般式（Ｐ−１）、（Ｐ−２）で表されるペロブスカイト型酸化物からなる圧電体膜を成膜することにより、配向性の高い圧電体膜を得ることができる。
【００５０】
Ｐｂａ（Ｚｒｂ１Ｔｉｂ２Ｘｂ３）Ｏ３・・・（Ｐ−１）
（式（Ｐ−１）中、ＸはＮｂ，Ｗ，Ｎｉ，Ｂｉからなる群より選ばれた少なくとも１種の金属元素である。ａ＞０、ｂ１＞０、ｂ２＞０、ｂ３≧０。ａ＝１．０であり、かつｂ１＋ｂ２＋ｂ３＝１．０である場合が標準であるが、これらの数値はペロブスカイト構造を取り得る範囲内で１．０からずれてもよい。）
（ＰｂａＸａ１）（Ｚｒｂ１Ｔｉｂ２）Ｏ３・・・（Ｐ−２）
（式（Ｐ−２）中、ＸはＬａ、Ｂｉ、Ｗからなる群より選ばれた少なくとも１種の金属元素である。ａ＞０、ａ１≧０、ｂ１＞０、ｂ２＞０、ａ＋ａ１＝１．０であり、かつｂ１＋ｂ２＝１．０である場合が標準であるが、これらの数値はペロブスカイト構造を取り得る範囲内で１．０からずれてもよい。）
なお、Ｖｓ−Ｖｆは、基板とターゲットとの間にアースを設置するなどして、変えることができる。なお、本発明者が先に出願している特願２００６-２６３９８１号（本件出願時において未公開）に記載の成膜装置を用いることにより、簡易な方法でプラズマ空間電位を調整することができる。この成膜装置は、ターゲットを保持するターゲットホルダの成膜基板側の外周を取囲むシールドを備え、シールドの存在によって、プラズマ空間の電位状態を調整することができるよう構成されている。
【００５１】
このようにして得られた圧電体膜は、結晶配向度が高くかつ自発分極の向きが圧電体膜表面から基板（下部電極から上部電極）に向かうものとなっている。
【００５２】
なお、上記では特にＰＺＴ系の圧電体膜について例を挙げたが、ＰＺＴ系以外のＢａＴｉＯ３やＬｉＮｂＯ３などの圧電材料においてもスパッタ法で成膜することにより、ＰＺＴ系と同様の自発分極が生じることから、これらの圧電体膜を備えるものとしてもよい。
【実施例】
【００５３】
以下に示す構造体に対し、実施例および比較例の条件による分極処理を施し、評価を行った。図６および図７は分極処理を行った構造体および分極処理時の構成を示す概念図であり、図６は要部の概略断面図、図７は要部の概略平面図である。
【００５４】
実施例および比較例の分極処理に供される構造体４は、Ｓｉ基板３１上に下部電極層３２としてＴｉ層３２ａおよびＩｒ層３２ｂを形成し、下部電極層３２上に、スパッタ法により膜厚５μｍのＰＺＴ圧電体膜３３を成膜し、さらにＴｉ層３４ａ、Ｉｒ層３４ｂからなる上部電極３４をＰＺＴ圧電体膜３３上にパターン形成したものである。ここではＰＺＴ圧電体膜３３上に２００チャンネル（２００素子相当）分の電極を形成した。さらに、各上部電極３４から引き出し配線３６を形成し、その末端には電極パッド３５を形成した。なお、引き出し配線３６および電極パット３５形成領域においては、圧電体膜３３上にポリイミド樹脂層３７を設け、該樹脂層３７上に配線３６、パッド３５を形成している。
【００５５】
電極パッド３５にプローブもしくはワイヤーボンディングもしくはＦＰＣ(Flexible Printed Circuit)配線により分極反転駆動電源４０に接続し、下部電極３２は接地させた。
【００５６】
（実施例１）
印加電圧：１０ｋＶ／ｍｍ
電圧保持時間：１０分
パルス周波数０．１ｋＨｚ〜１ＭＨｚ
電圧印加時間と非印加時間の比Ｂ／Ａ＝１
圧電体膜の温度：室温〜１００℃
（室温より高温にする場合には、電圧印加を行う前に昇温する。）
上記電界印加条件の範囲で、上記構成の構造体４の各電極層間（２００チャンネル）に対し同時にパルス電界印加による分極反転処理を行い、２００チャンネル中の破壊されたチャンネル数から破壊率を調べた。
【００５７】
その結果、上記のパルス周波数範囲においては、顕著な周波数依存は確認されず、いずれも破壊率は０−１％であった。
【００５８】
（比較例１）
上記実施例１の条件においてパルス電界ではなく連続電界を印加を行うものとし、圧電体膜の温度が室温（２５℃）の場合、および１００℃の場合について、連続電界印加による分極反転処理を行い、破壊率を調べた。
【００５９】
その結果、連続電界による分極処理を行った構造体のうち、室温で処理を行ったものにおける破壊率は１５％であり、１００℃で処理を行ったものにおける破壊率は３０％であった。
【００６０】
実施例１および比較例の結果から、パルス電界印加による分極処理を用いれば、連続電界印加による分極処理の場合と比較して顕著な破壊率低減効果が得られることを確認した。
【００６１】
（実施例２）
印加電圧：１０ｋＶ／ｍｍ、
電圧保持時間：１０分
パルス周波数：１００ｋＨｚ
電圧印加時間と非印加時間の比Ｂ／Ａ＝０．０１〜１００
圧電体膜の温度：室温（２５℃）、１００℃（１００℃の場合、電圧印加を行う前に昇温する。）
複数の構造体に対し、それぞれ上記条件範囲でパルス電界を印加して分極反転を行い、破壊率を調べた。それぞれの膜温度毎に電圧印加時間と非印加時間の比Ｂ／Ａを変化させた結果を図８に示す。
【００６２】
図８に示すように、分極時の圧電体膜の温度が室温であるとき、１００℃であるときのいずれの場合にも、パルス電界印加時の比Ｂ／Ａが大きいほど比破壊率が減少した。特に電圧印加時間と非印加時間が１：１のＢ／Ａが１以上で破壊率が１％以下となる顕著な破壊率低減が確認され、さらに比Ｂ／Ａが１０以上では安定して破壊率ゼロとなることが確認できた。
【００６３】
なお、ここで、分極処理における破壊率とは、分極処理後の構造体における素子欠陥率と同義である。
【産業上の利用可能性】
【００６４】
本発明の圧電素子構造体は、インクジェット式記録ヘッド，磁気記録再生ヘッド，ＭＥＭＳ（Micro Electro-Mechanical Systems）デバイス，マイクロポンプ，超音波探触子等に搭載される圧電アクチュエータ等に好ましく利用できる。
【図面の簡単な説明】
【００６５】
【図１】本発明に係る実施形態の製造方法により得られる圧電素子構造体の概略平面図
【図２】本発明に係る実施形態の製造方法により得られる圧電素子構造体の要部断面図
【図３】本発明に係る実施形態の製造方法における圧電体膜成膜直後の構造体の要部断面図
【図４】分極処理の際の印加電圧パルス波形を示す図
【図５】ＰＺＴ圧電体膜における暗電流の温度依存性を示す図
【図６】実施例の構造体の構成および分極処理時の構成を示す要部の概略断面図
【図７】実施例の構造体の構成および分極処理時の構成を示す要部の概略平面図
【図８】分極処理時における破壊率の電圧印加時間と非印加時間の比Ｂ／Ａ依存性を示す図
【符号の説明】
【００６６】
１    圧電素子構造体
２    圧電素子
４    圧電素子構造体（分極処理前）
１１、３１    基板
１２    振動板
２２、３２    下部電極層
２３、３３    圧電体膜
２４、３４    上部電極層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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