(57)【特許請求の範囲】
【請求項１】
１ｄＢ利得圧縮点よりも出力電力が大きくなる飽和領域を動作点とし、位相変調あるいは周波数変調された第１入力信号を受け、第１インダクタを負荷として電力増幅を行う第１増幅回路と、
前記１ｄＢ利得圧縮点よりも出力電力が小さくなる線形領域を動作点とし、前記第１増幅回路から出力された第２入力信号を受け、Ｑ値が前記第１インダクタよりも大きい第２インダクタを負荷として電力増幅を行う第２増幅回路とを有することを特徴とする高周波信号処理装置。
【請求項２】
請求項１記載の高周波信号処理装置において、
更に、ＬＣ共振型の発振回路を備え、
前記第１入力信号は、前記発振回路の前記ＬＣ成分を送信データに応じて変調することで生成されることを特徴とする高周波信号処理装置。
【請求項３】
請求項２記載の高周波信号処理装置において、
前記第１インダクタ、前記第１および前記第２増幅回路、および前記発振回路は、同一の半導体チップ上に形成され、
前記第２インダクタは、前記半導体チップの外部に設けられることを特徴とする高周波信号処理装置。
【請求項４】
請求項２記載の高周波信号処理装置において、更に、
第３入力信号をローカル発振信号によってダウンコンバートするミキサ回路と、
前記発振回路の後段に設けられたバッファ回路とを備え、
前記発振回路は、送信時に前記第１入力信号を前記バッファ回路を介して前記第１増幅回路に向けて出力し、受信時に前記ローカル発振信号を前記バッファ回路を介して前記ミキサ回路に向けて出力することを特徴とする高周波信号処理装置。
【請求項５】
請求項２記載の高周波信号処理装置において、
前記第１および第２増幅回路は、差動構成となっていることを特徴とする高周波信号処理装置。
【請求項６】
請求項５記載の高周波信号処理装置において、
前記第２増幅回路は、カスコード段を備えていることを特徴とする高周波信号処理装置。
【請求項７】
請求項２記載の高周波信号処理装置において、
前記高周波信号処理装置は、ＺｉｇＢｅｅ（登録商標）規格に基づく動作を行うことを特徴とする高周波信号処理装置。
【請求項８】
第１差動信号が入力され、第２差動信号を出力する第１増幅回路と、
前記第２差動信号が容量を介して入力され、第３差動信号をアンテナに向けて出力する第２増幅回路とを備え、
前記第１増幅回路は、
前記第１差動信号をゲート入力として動作する第１および第２ＭＩＳＦＥＴと、
前記第１および第２ＭＩＳＦＥＴの共通ソースノードに接続され、前記第１および第２ＭＩＳＦＥＴにバイアス電流を供給する第３ＭＩＳＦＥＴと、
前記第１および第２ＭＩＳＦＥＴのドレインにそれぞれ接続され、負荷として動作する第１および第２インダクタとを備え、
前記第２増幅回路は、
前記第２差動信号をゲート入力として動作する第４および第５ＭＩＳＦＥＴと、
ソースに前記第４および第５ＭＩＳＦＥＴのドレインがそれぞれ接続され、ゲートに固定電圧が印加された第６および第７ＭＩＳＦＥＴと、
前記第６および第７ＭＩＳＦＥＴのドレインにそれぞれ接続され、負荷として動作する第３および第４インダクタと、
ゲートとドレインが共通に接続され、ゲートがそれぞれ抵抗素子を介して前記第４および第５ＭＩＳＦＥＴのゲートに接続されることで前記第４および第５ＭＩＳＦＥＴにバイアス電流を供給する第８ＭＩＳＦＥＴとを備え、
前記第１および第２ＭＩＳＦＥＴのトランジスタサイズは、前記第４および第５ＭＩＳＦＥＴのトランジスタサイズよりも小さく、
前記第１および第２ＭＩＳＦＥＴのそれぞれに流れるバイアス電流は、前記第４および第５ＭＩＳＦＥＴのそれぞれに流れるバイアス電流よりも小さく、
前記第３および第４インダクタのＱ値は、前記第１および第２インダクタのＱ値よりも大きいことを特徴とする高周波信号処理装置。
【請求項９】
請求項８記載の高周波信号処理装置において、
前記第１および第２ＭＩＳＦＥＴの相互コンダクタンスは、前記第４および第５ＭＩＳＦＥＴの相互コンダクタンスの１／２以下であることを特徴とする高周波信号処理装置。
【請求項１０】
請求項９記載の高周波信号処理装置において、
更に、ＬＣ共振型の発振回路を備え、
前記第１差動信号は、前記発振回路のＬＣ成分を送信データに応じて変調することで生成されることを特徴とする高周波信号処理装置。
【請求項１１】
請求項９記載の高周波信号処理装置において、
前記第１および第２インダクタと、前記第１〜第８ＭＩＳＦＥＴは、同一の半導体チップ上に形成され、
前記第３および第４インダクタは、前記半導体チップの外部に設けられることを特徴とする高周波信号処理装置。
【請求項１２】
請求項９記載の高周波信号処理装置において、更に、
第４差動信号をローカル発振信号によってダウンコンバートするミキサ回路と、
前記発振回路の後段に設けられたバッファ回路とを備え、
前記発振回路は、送信時に前記第１差動信号を前記バッファ回路を介して前記第１増幅回路に向けて出力し、受信時に前記ローカル発振信号を前記バッファ回路を介して前記ミキサ回路に向けて出力することを特徴とする高周波信号処理装置。
【請求項１３】
請求項８記載の高周波信号処理装置において、
前記第１および第２ＭＩＳＦＥＴのそれぞれの相互コンダクタンスをｇｍとし、前記第１差動信号の電圧レベルをＶｉｎとし、前記第１および第２ＭＩＳＦＥＴのそれぞれに流れるバイアス電流をＩＤＳとすると、「（ｇｍ×Ｖｉｎ）／ＩＤＳ」は１よりも大きいことを特徴とする高周波信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波信号処理装置に関し、特に、電圧制御発振回路に対して直接変調を行ったのち電力増幅を行う高周波信号処理装置に適用して有効な技術に関する。
【背景技術】
【０００２】
例えば、特許文献１には、送信回路利得の温度変動や部品によるバラツキ等によって送信パワーが規格を逸脱するという問題を克服可能な送信パワー補正回路が示されている。また、特許文献２には、線形動作とリミッティング動作との切り替えによる周波数特性の変動を抑え、かつ低コストな多段増幅器が示されている。特許文献３には、歪み補償回路の歪み補償効果によって高効率を得るとともに、回路規模を削減した小型の高周波増幅器が示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−８６０１０号公報
【特許文献２】特開平９−２６６４２７号公報
【特許文献３】特開２００３−３０９４３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、ＩＥＥＥ８０２．１５．４（ＺｉｇＢｅｅ（登録商標））規格対応の無線ＩＣ（高周波信号処理装置）が普及してきている。当該無線ＩＣは、「見通し外操作」や「双方向通信」が可能であるため、特に赤外線リモコンの代替として期待されている。ＺｉｇＢｅｅ（登録商標）規格では、例えば−３ｄＢｍ以上の送信パワーと、−４３ｄＢｍ以下の帯域外高調波が求められている。ただし、実使用上の赤外線リモコン等を想定した場合、過大な送信パワーは電池の消耗を招き、送信パワーにばらつきが生じると通信距離が不安定となるため、例えば０ｄＢｍ±３ｄＢ以内の範囲などに送信パワーのばらつきを抑えることが望ましい。また、高調波歪み（ＨＤ：Harmonic Distortion）（特に２次高調波歪（２ＨＤ）、３次高調波歪（３ＨＤ））に関しても、実使用上の変動等を加味して例えば−４７ｄＢｍ以下などに抑えることが望ましい。しかしながら、一般的に、電力増幅回路における送信パワーばらつきの低減と高調波歪み（ＨＤ：Harmonic Distortion）の低減はトレードオフの関係にある。
【０００５】
一方、ＺｉｇＢｅｅ（登録商標）では、ＯＱＰＳＫ（offset quadrature phase shift keying）にハーフサインパルス整形フィルタを組み合わせた「OQPSK with half-sine pulse shaping」と呼ばれる変調方式が用いられる。当該変調方式は、広く知られているＩＱ直交変調でも実現することができるが、消費電力の低減や回路面積の低減を図るためには、電圧制御発振回路（ＶＣＯ：Voltage Controlled Oscillator）に対して直接変調を行い、その出力を電力増幅回路で増幅する直接変調方式を用いることが有益となる。例えば、変調指数が０．５のＦＳＫ（frequency shift keying）（ＭＳＫ（Minimum Shift Keying）と呼ばれる）変調を行うようにＶＣＯを制御すると、等価的に、前述した「OQPSK with half-sine pulse shaping」を実現することができる。
【０００６】
特に、このような直接変調方式を用いた場合には、発振部（ＶＣＯならびにその出力バッファ）における振幅ばらつきが大きくなることがあり、場合によっては発振部のみで前述した±３ｄＢのばらつき範囲を超えてしまう恐れがある。したがって、発振部の後段に設置される電力増幅回路では、前述したトレードオフの問題が元々存在することに加えて、この発振部に起因する入力ばらつきの影響も受けるため、送信パワーのばらつき低減と高調波歪み低減の両立が益々困難となる。
【０００７】
電力増幅回路の歪特性を抑える手法として、例えば、特許文献３のように２段構成の増幅回路を設け、初段増幅回路をＡ級動作とし歪特性を抑え、後段増幅回路を低消費電力化のためにＡＢ級、もしくはＢ級増幅回路とする構成が考えられる。ここで言う歪特性とは高調波歪み（ＨＤ）ではなく相互変調歪（ＩＭ：Inter Modulation）のことである。特許文献３の手法は、主信号帯域付近に発生する相互変調歪みを抑圧することに対しては有効であるが、キャリアの高調波歪成分に対しては必ずしも最適であるとは限らない。また、前述した直接変調方式のようにＶＣＯの出力が増幅回路の入力に接続される場合、ＶＣＯの出力振幅のばらつきが増幅回路の出力に現れてしまうことになるため、何らかの対策が必要となる。
【０００８】
一方、電力増幅回路の送信パワーのばらつきを抑圧する手段として、例えば特許文献１のように、出力端にパワー検知器を設けて、その検知レベルに応じて各種パラメータ（たとえば電力増幅回路の電源電圧）を変動させパワーばらつきを抑圧する方式が広く知られている。しかしながら、当該方式を用いると、パワー検知器の付加に伴う面積やコストの増加や、パワー検知器の入力インピーダンスによるパワーロスなどが懸念される。また、前述したように、発振部の振幅が過大となった場合には、大きな高調波歪が生じてしまう恐れがある。
【０００９】
その他の手段として、例えば、特許文献２のように、入力振幅を制限するリミッティング方式を利用することが考えられる。特許文献２では、減衰器と増幅器のバイアスを調整することで一定出力動作（リミッティング動作）や線形増幅動作を切り替えると共に、これに伴う送信パワーの周波数特性の変動を抑制している。しかしながら、リミッティング動作を行うと高調波歪成分（３次、５次・・の高次高調波）が発生し、高周波通信においては帯域外スプリアスが増加することになるため好ましくない。また、減衰器を設けることによるチップ面積の増加も懸念される。ただし、当該方式は、高調波歪成分を抑えることが出来れば、非常に有効な方式と考えられる。
【００１０】
本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、送信パワーばらつきの低減と高調波歪みの低減を実現可能な高周波信号処理装置を提供することにある。前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。
【００１２】
本実施の形態による高周波信号処理装置は、第１増幅回路と、その後段に設けられた第２増幅回路によって送信信号の増幅動作を行うものとなっている。第１増幅回路は、所謂飽和領域を動作点とし、位相変調あるいは周波数変調された第１入力信号を受け、第１インダクタを負荷としてリミッティング動作を行う。第２増幅回路は、所謂線形領域を動作点とし、第１増幅回路から出力された信号を受け、Ｑ値が第１インダクタよりも大きい第２インダクタを負荷として線形増幅動作を行う。
【００１３】
このような構成例を用いると、第１入力信号の電圧レベルにばらつきがあった場合でも、そのばらつきを第１増幅回路によって抑圧することができ、更に、第１増幅回路によって生じ得る高調波歪み成分を第２増幅回路による高いＱ値を用いた線形増幅動作によって低減することが可能となる。その結果、送信パワーばらつきの低減と高調波歪みの低減が実現可能になる。なお、第１入力信号の振幅レベルのばらつきは、特に、電圧制御発振回路による直接変調方式を用いる場合に生じ得るため、このような場合に特に有益な効果が得られる。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、高周波信号処理装置において送信パワーばらつきの低減と高調波歪みの低減が実現可能になる。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施の形態による高周波信号処理装置において、その主要部の概略的な構成例を示す回路ブロック図である。
【図２】図１の送信ブロックにおいて、そのプリドライバ段の動作原理を示す概念図である。
【図３】図１の送信ブロックにおいて、その最終ドライバ段の動作原理を示す概念図である。
【図４】図１の発振部における振幅ばらつきの具体的な数値例を示す図である。
【図５】本発明の一実施の形態による高周波信号処理装置において、その全体の概略構成例を示すブロック図である。
【図６】図１の送信ブロックにおいて、その電力増幅部の詳細な構成例を示す回路図である。
【図７】図６の電力増幅部における各トランジスタのサイズとソース・ドレイン電流の設計例を示す図である。
【図８】図６のプリドライバ段における入出力特性の一例を示す図である。
【図９】図６のプリドライバ段において、入力電圧レベルの変化に伴う出力電圧レベルの主成分と３次高調波歪み成分の変化を検証したシミュレーション結果である。
【図１０】共振周波数が２．４ＧＨｚ付近にあるインダクタを例として、そのＱ値を変化させたときのインピーダンスの周波数特性の一例を示す図である。
【図１１】図６の電力増幅部において、その各段ならびに全体の周波数特性をそれぞれ検証した結果の一例を示す図である。
【図１２】図６の電力増幅部において、その全体の入出力特性を検証した結果の一例を示すものである。
【図１３】図１の比較例として検討した高周波信号処理装置の主要部の概略的な構成例を示す回路ブロック図である。
【図１４】図１３の電力増幅部において、その全体の入出力特性を検証した結果の一例を示すものである。
【発明を実施するための形態】
【００１６】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１７】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１８】
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の一例としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（ＭＯＳトランジスタと略す）を用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１９】
《高周波信号処理装置（主要部）の構成および動作》
図１は、本発明の一実施の形態による高周波信号処理装置において、その主要部の概略的な構成例を示す回路ブロック図である。図２は、図１の送信ブロックＴＸＢＫにおいて、そのプリドライバ段ＰＤＲＳＧの動作原理を示す概念図である。図３は、図１の送信ブロックＴＸＢＫにおいて、その最終ドライバ段ＦＤＲＳＧの動作原理を示す概念図である。図１には、高周波信号処理装置ＲＦＩＣに含まれる送信ブロックＴＸＢＫ周りの構成例が示されている。ＴＸＢＫは、例えば一つの半導体チップ（例えばモノリシックマイクロ波集積回路（ＭＭＩＣ））上に形成され、発振部ＯＳＣＢＫと電力増幅部ＰＡＢＫを備えている。
【００２０】
発振部ＯＳＣＢＫは、電圧制御発振回路ＶＣＯと、その後段に接続され、インダクタＬ２ｂを負荷として動作するローカルバッファ回路ＬＯＢＦを備える。電力増幅部ＰＡＢＫは、ＬＯＢＦの出力を入力として動作するプリドライバ段ＰＤＲＳＧと、ＰＤＲＳＧの出力を入力として動作する最終ドライバ段ＦＤＲＳＧを備える。ＰＤＲＳＧは、インダクタＬ１ｂを負荷とし、電流源ＩＳＳ＿ＬＭＴによって制限されたバイアス電流で動作するプリドライバ回路ＰＤＲで構成され、ＦＤＲＳＧは、インダクタＬ１ａを負荷として動作する最終段ドライバ回路ＦＤＲで構成される。ここで、Ｌ１ｂ，Ｌ２ｂは、例えば、半導体チップ上のメタル配線等で形成されたスパイラルインダクタ等であり、Ｌ１ａは、必ずしも限定はされないが、例えばＳＭＤ（Surface Mount Device）部品等の半導体チップ外の外付け部品である。なお、ＦＤＲの出力は、半導体チップ外でＬ１ａと共に設けられたインピーダンス整合回路ＭＡＣＨを介してアンテナＡＮＴに接続される。
【００２１】
このような構成において、本実施の形態による高周波信号処理装置の主要な特徴は、発振部ＯＳＣＢＫの後段にリミッティング動作を行うプリドライバ回路ＰＤＲを設け、その後段に、高いＱ値を持つインダクタ（Ｌ１ａ）を負荷として線形増幅動作を行う最終段ドライバ回路ＦＤＲを設けた点にある。この高いＱ値を持つインダクタ（例えばＱ値＝数十以上）を実現するため、ここではＬ１ａを外付け部品としているが、仮に半導体チップ上で高いＱ値を実現可能であればＬ１ａを半導体チップに内蔵することも可能である。なお、例えばシリコン基板等の半導体チップ上に形成されたインダクタ（Ｌ１ｂ，Ｌ２ｂ）は、現実的にはＱ値＝十未満などになり得る。
【００２２】
プリドライバ回路ＰＤＲは、図２に示すような原理でリミッティング動作を行う。まず、発振部ＯＳＣＢＫからＰＤＲに入力された基本周波数ｆ０の信号は、図２の符号ＳＴ２１に示すように、比較的大きな振幅ばらつきを持つ。また、ＯＳＣＢＫからＰＤＲに入力された信号には、基本周波数ｆ０の成分に加えて高次高調波歪成分（特に２ｆ０の２次高調波歪成分（２ＨＤ）、３ｆ０の３次高調波歪成分（３ＨＤ））も含んでいる。図４に、図１の発振部ＯＳＣＢＫにおける振幅ばらつきの具体的な数値例を示す。図４に示すように、ＯＳＣＢＫでは、電圧制御発振回路ＶＣＯのばらつきとローカルバッファ回路ＬＯＢＦのばらつきを含めて全体で±４ｄＢ以上の振幅ばらつきが生じ得る。
【００２３】
ＶＣＯは、インダクタ（Ｌ）と容量（Ｃ）からなるＬＣタンク回路の共振周波数を変化させることで発振周波数を制御する方式が一般的であるが、ＬＣタンク回路の共振周波数を変化させることでそのＱ値も変化してしまうため根本的にばらつきが大きくなる要素を持っている。また、ＶＣＯは、実際には増幅回路で構成されることから相互コンダクタンスｇｍの製造ばらつき等の影響を受け、加えて可変容量を実現するＭＯＳバラクタ容量等のように通常の増幅回路には含まれないばらつき要素も持っている。その結果、例えば、ミキサ回路等によるＩＱ変調方式を用いる場合等と比べてばらつきが大きくなる恐れがある。更に、このばらつきは、ローカルバッファ回路ＬＯＢＦを設けることで増大する恐れがある。図１に示したＬＯＢＦは、ここでは小面積化や低消費電力化のためＶＣＯからの発振信号を受信ブロックＲＸＢＫでも兼用しており、その寄生成分（Ｌ，Ｃ）がＶＣＯの発振周波数に影響することを防止するために設けられている。
【００２４】
この様に発振部ＯＳＣＢＫの出力振幅ばらつきが大きくなるため、前述したように送信パワーのばらつきを０ｄＢｍ±３ｄＢ以内などに抑制するためには、発振部ＯＳＣＢＫもしくは後段の電力増幅部ＰＡＢＫ、またはその両方に対策が必要となる。また、ＰＡＢＫへの入力信号がばらつきにより過大となった場合には、高調波歪み（ＨＤ）が生じるため、その対策も必要となる。そこで、ここでは、図２の符号ＳＴ２２に示すように、プリドライバ回路ＰＤＲの動作点ＯＰｓを飽和領域に定めることで、ＰＤＲをリミッティングアンプとして動作させる。ＰＤＲのバイアス電流源となるＩＳＳ＿ＬＭＴの電流をＩＤＤとし、ＰＤＲの負荷インピーダンスをＺ（＝ｊω×Ｌ１ｂ）とすると、リミッティングアンプでは、最大出力電圧振幅Ｖｏｕｔ（ｍａｘ）が式（１）の値に制限される。一方、仮に線形アンプを用いた場合、その出力電圧振幅Ｖｏｕｔは、入力電圧Ｖｉｎとアンプの相互コンダクタンスｇｍを用いて式（２）となり、リミッティングアンプと異なりｇｍばらつきの影響を受けることになる。
【００２５】
Ｖｏｕｔ（ｍａｘ）＝ＩＤＤ×Ｚ      （１）
Ｖｏｕｔ＝ｇｍ×Ｚ×Ｖｉｎ      （２）
飽和領域では、符号ＳＴ２２に示すように、仮に入力電力にΔｉｎのばらつきが生じたとしても、出力電力では、Δｉｎのばらつきが十分に圧縮されることになる。その結果、符号ＳＴ２３に示すように、ＰＤＲの出力電力における基本周波数ｆ０の成分は、Ｖｏｕｔ（ｍａｘ）に応じた値に制限されると共にばらつきが大きく低減されたものとなる。すなわち、符号ＳＴ２１に示したｆ０の各入力電力（この例では３通りのばらつきを持つ入力電力）は、符号ＳＴ２３に示すように、それぞれＰＤＲを介した後の出力電力がＶｏｕｔ（ｍａｘ）に応じた値に制限される。
【００２６】
このように、リミッティングアンプ（ＰＤＲ）を用いることで、入力電力のばらつきを圧縮すると共にばらつきが小さい出力電力を生成することが可能となる。しかしながら、飽和領域での動作に伴い、符号ＳＴ２３に示すように、高次高調波歪成分（特に２次高調波歪成分（２ＨＤ）、３次高調波歪成分（３ＨＤ））の増加が生じてしまう。そこで、ここでは、図３の符号ＳＴ３２に示すように、最終段ドライバ回路ＦＤＲの動作点ＯＰｌを線形領域に定めると共に、Ｑ値が高いインダクタＬ１ａを用いてＦＤＲを線形アンプとして動作させる。
【００２７】
ここでは、説明を容易にするため、図３の符号ＳＴ３１に示すように、仮にＦＤＲの入力電力（プリドライバ回路ＰＤＲの出力電力）における各周波数成分（ｆ０，２ｆ０，３ｆ０）の大きさが同一であったものとする。これを入力としてＦＤＲは、符号ＳＴ３３，ＳＴ３４に示すように、インダクタＬ１ａ（実際にはその寄生容量、寄生抵抗を含む）におけるインピーダンスの周波数特性カーブに応じたゲインで各周波数成分を増幅し、出力電力を生成する。この際には、符号ＳＴ３４に示すように、Ｌ１ａのＱ値が大きくなるほど周波数特性カーブが先鋭となるため、基本周波数ｆ０のゲインがより高くなる一方で高次周波数（２ｆ０，３ｆ０，…）のゲインは低くなるか殆ど変わらず、この比率によって高次高調波歪成分（２ＨＤ，３ＨＤ，…）を除去することができる。なお、符号ＳＴ３３に示すように、ＦＤＲによっても高次高調波歪成分（特に２ｆ０の２次高調波歪成分、３ｆ０の３次高調波歪成分）が生じるが、その大きさは、Ｌ１ａのＱ値が大きいことに加えてＦＤＲが線形領域で動作するため、飽和領域で動作する場合に比べて格段に小さくなる。
【００２８】
これらの動作を纏めると、図１に示すように、発振部ＯＳＣＢＫで生じた基本周波数（希望周波数）成分の振幅ばらつき（符号ＳＴ１１）がプリドライバ回路ＰＤＲで抑制され（符号ＳＴ１２）、ＰＤＲで増加した２次および３次高調波歪成分（２ＨＤおよび３ＨＤ）が最終段ドライバ回路ＦＤＲで抑制される（符号ＳＴ１２，ＳＴ１３）。その結果、アンテナＡＮＴに向けた送信パワーのばらつきを例えば０ｄＢｍ±３ｄＢ以内に抑えることが可能になると共に、高調波歪み（ＨＤ）を例えば−４７ｄＢｍ以下などに抑えることが可能となる。
【００２９】
なお、ここでは、ＰＤＲの負荷インダクタ（Ｌ１ｂ）を内蔵インダクタとしたが、場合によってはＬ１ａと同様にＬ１ｂも外付けインダクタとする構成例も考えられる。これによって、ＰＤＲからＦＤＲに出力される高調波歪成分を若干抑えることが可能となる。ただし、実際には、このインダクタの種類に関わらずＰＤＲで生じた高調波歪成分はＦＤＲで十分に除去され、全体としては、ＦＤＲで生じる高調波歪成分の方が大きく影響することになるため、コストや面積等の観点からＬ１ｂは内蔵インダクタで十分と考えられる。
【００３０】
《高周波信号処理装置（全体）の構成および動作》
図５は、本発明の一実施の形態による高周波信号処理装置において、その全体の概略構成例を示すブロック図である。図５に示す高周波信号処理装置ＲＦＩＣは、例えば、高周波ブロックＲＦＢＫとベースバンドブロックＢＢＢＫを備えた一つの半導体チップで実現され、ＺｉｇＢｅｅ（登録商標）規格に基づく無線通信動作を行うものとなっている。ＢＢＢＫは、図示はしないが、所定のプログラムを実行可能なマイクロコントローラユニットや、その動作用のメモリや、タイマ回路等の各種周辺ユニット等を備え、各種アプリケーションに伴う処理や通信に伴う各種ベースバンド処理を行う。ＲＦＢＫは、送信ブロックＴＸＢＫ、受信ブロックＲＸＢＫ、アナログ・デジタル変換回路ＡＤＣ、制御論理回路ＣＴＬＬＧＣ、基準電圧生成回路ＢＧ、レギュレータ回路ＬＤＯ、ならびにトリミング回路ＴＲＭ等を備えている。
【００３１】
ＢＧは、所謂バンドギャップリファレンス回路であり、温度等に依存しない基準電圧（又は基準電流）を生成し、ＬＤＯは、この基準電圧（又は基準電流）を用いてＲＦＢＫで使用する各種電源電圧や各種定電流を生成する。ＴＲＭは、ＢＧやＬＤＯによって生成された各種電源電圧や定電流の製造ばらつきを補正するための回路である。ＴＸＢＫは、直接変調方式を実現する発振部ＯＳＣＢＫならびにその後段の電力増幅部ＰＡＢＫを備え、当該ＴＸＢＫに前述した図１の構成例が適用される。ＣＴＬＬＧＣは、ＢＢＢＫとＲＦＢＫとの間の各種通信を制御する。ＲＸＢＫは、ロウノイズアンプ回路ＬＮＡ、ポリフェイズフィルタ回路ＰＰＦ、ミキサ回路ＭＩＸ、可変利得アンプ回路ＰＧＡ、およびバンドパスフィルタ回路ＢＰＦを備える。
【００３２】
以下、送信および受信動作の概要を説明する。まず、送信時には、ＯＳＣＢＫがＢＢＢＫより送信ベースベンドデータＢＢｉｎを受け取り、そのデータを基に周波数設定回路（デルタシグマ変調回路）ＤＳＭおよびＰＬＬ回路（ＰＬＬ）がＬＣ共振型の電圧制御発振回路ＶＣＯを制御することで高周波帯へのアップコンバートと変調が行われる。具体的には、例えばＤＳＭがＰＬＬの分周比を設定することでＰＬＬループによりＶＣＯのバラクタ容量の値が設定され、ＶＣＯの発振周波数（基本周波数）ｆ０が２．４ＧＨｚ等に設定される。そしてこの状態で、ＤＳＭが、ＢＢｉｎに応じてＶＣＯに所定の容量を接続したり（又はＶＣＯから所定の容量を切断したり）、加えてＰＬＬの分周比を変化させることで２．４ＧＨｚを中心に例えば±５００ｋＨｚ等の変調が行われる。高周波帯へアップコンバートされた変調信号は、図１に示した電力増幅部ＰＡＢＫで所望の送信パワーに増幅されたのち外部端子ＲＦＩＯに出力され、以降、外部のインピーダンス整合回路を介してアンテナから放射される。
【００３３】
一方、受信時には、前述した送信時と共通のアンテナおよびインピーダンス整合を通してＲＦＩＯに受信信号が入力される。ロウノイズアンプ回路ＬＮＡは、この受信信号レベルを低ノイズで所定の信号レベルに増幅し、ポリフェイズフィルタ回路ＰＰＦは、このＬＮＡの出力からＩＱ差動の４相信号を生成する。ミキサ回路ＭＩＸは、ＴＸＢＫのＶＣＯからの低ＩＦ用の発振信号を用いて当該４相信号を２ＭＨｚ帯へダウンコンバートする。なお、ここではＴＤＤ（Time Division Duplex）方式を用いているため、このようなＶＣＯの兼用が可能となっている。ダウンコンバート時に含まれるイメージ成分はポリフェイズフィルタ回路ＰＰＦならびにバンドパスフィルタ回路ＢＰＦで打ち消される。また同時に、基本周波数帯の成分を適切な信号レベルでＡＤＣに受け渡すために、可変利得アンプ回路ＰＧＡが設けられている。ＡＤＣは、入力されたアナログ信号をデジタル信号に変換したのち、受信ベースベンドデータＢＢｏｕｔとしてＢＢＢＫに出力する。
【００３４】
このような無線リモコンを代表とするＺｉｇＢｅｅ（登録商標）システムでは、小型化ならびに低消費電力化の要求が強く、図５のような直接変調方式を用いることが望ましい。そうすると、前述したように発振部ＯＳＣＢＫによる振幅ばらつきが大きくなるため、電力増幅部ＰＡＢＫにおいて送信パワーばらつきの低減と高調波歪み（ＨＤ）の低減を両立させることがより困難となり得る。更に、図５に示すように、小型化ならびに低消費電力化のためＶＣＯを送信ブロックＴＸＢＫと受信ブロックＲＸＢＫで兼用した際には、図１に示したようにローカルバッファ回路ＬＯＢＦを付加することが望ましく、これによる振幅ばらつきも加算される恐れがある。そこで、図１に示したような構成例を用いることが非常に有益となる。
【００３５】
《電力増幅部の詳細構成》
図６は、図１の送信ブロックＴＸＢＫにおいて、その電力増幅部ＰＡＢＫの詳細な構成例を示す回路図である。図６に示すように、プリドライバ回路段ＰＤＲＳＧ（プリドライバ回路ＰＤＲ）は、テイル電流を用いたインダクタ負荷の差動増幅回路となっており、最終ドライバ段ＦＤＲＳＧ（最終段ドライバ回路ＦＤＲ）は、カスコード型の擬似差動増幅回路となっている。なお、図６中の破線で示してある、容量Ｃｐ１〜Ｃｐ４および抵抗Ｒｐ１〜Ｒｐ４は、インダクタＬ１〜Ｌ４にそれぞれ含まれる寄生素子である。
【００３６】
ＰＤＲＳＧは、差動対となるＮＭＯＳトランジスタＭ１，Ｍ２と、その共通ソースに接続されたテイル電流源であるＮＭＯＳトランジスタＭ３と、Ｍ１およびＭ２のドレインにそれぞれ接続されたインダクタ負荷であるインダクタＬ１（ＣＰ１，Ｒｐ１）およびＬ２（ＣＰ２，Ｒｐ２）を備えている。Ｌ１（ＣＰ１，Ｒｐ１）およびＬ２（ＣＰ２，Ｒｐ２）は図１のＬ１ｂに該当する。Ｍ３は、定電流ＩＤＤが供給されるＮＭＯＳトランジスタＭ１０とカレントミラー回路を構成し、Ｍ３：Ｍ１０のミラー比に応じたバイアス電流をＭ１，Ｍ２に供給する。このような構成によって、ＰＤＲＳＧは、発振部からの差動入力信号ＶｉｎをＭ１，Ｍ２で受けて前述したリミッティング動作を行い、Ｍ１，Ｍ２のドレインから差動出力信号ＰＤＲＯＵＴを生成する。
【００３７】
ＦＤＲＳＧは、擬似差動対となるＮＭＯＳトランジスタＭ４，Ｍ５と、Ｍ４，Ｍ５のカスコード段となるＮＭＯＳトランジスタＭ６，Ｍ７と、そのインダクタ負荷となり図１のＬ１ａに該当するインダクタＬ３（ＣＰ３，Ｒｐ３）およびＬ４（ＣＰ４，Ｒｐ４）を備えている。Ｍ４，Ｍ５は、Ｖｔｈばらつきに伴い動作点がずれてゲインなどの諸特性が変動しないように、ダイオード接続されたＮＭＯＳトランジスタＭ８を介してバイアス電流が供給される構成となっている。Ｍ８は、そのゲート（ドレイン）が抵抗Ｒ１を介してＭ４のゲートに接続されると共に抵抗Ｒ２を介してＭ５のゲートにも接続され、Ｍ４，Ｍ５に同一のバイアス電流を供給する。
【００３８】
Ｍ８の電流は、前述したＭ１０の電流をＮＭＯＳトランジスタＭ９でカレントミラーし、その電流をＰＭＯＳトランジスタＭ１２，Ｍ１１からなるカレントミラー回路で折り返したのちＭ１１を介して供給される。このように、例えばＭ１０からＭ４，Ｍ５に向けてバイアス電流を直接供給せずに、Ｍ１２，Ｍ１１による折り返しを介して供給しているのは、ここではＭ１０とＭ４，Ｍ５のゲート長Ｌｇが異なっているためである。すなわち、同一のゲート長Ｌｇを持つＭ９〜Ｍ１２において、ゲート幅Ｗｇのみによって電流比が高精度に設定され、その電流が、Ｍ４，Ｍ５と同一のゲート長Ｌｇを持つＭ８に供給される構成となっている。このような構成によって、ＦＤＲＳＧは、ＰＤＲＳＧからの差動出力信号ＰＤＲＯＵＴを直流カット用の容量Ｃ１，Ｃ２を介してＭ４，Ｍ５で受け、外部のインダクタＬ３，Ｌ４を用いて前述した線形増幅動作を行い、Ｍ６，Ｍ７のドレインから外部端子ＲＦＩＯに出力を行う。なお、Ｒ１，Ｒ２は、Ｃ１，Ｃ２を介して入力された交流信号がＭ８のゲート（ドレイン）に漏れないようにするためのＡＣ低減用の高抵抗素子である。
【００３９】
この図６のような構成例を用いると、第１に、差動構成であるため、理想的には偶数次の高調波歪成分が発生せず、前述した２次高調波歪成分（２ＨＤ）を低減可能となる。第２に、最終ドライバ段ＦＤＲＳＧにカスコード段を設けることで、高利得化やＭ４，Ｍ５のミラー容量を小さくできることから周波数帯域の向上等が図れ、更にインピーダンス整合の容易化も図れる。すなわち、図１に示したように、図６の外部端子ＲＦＩＯの先にはインピーダンス整合回路ＭＡＣＨが設けられるが、仮にカスコード段を設けない場合には、ＲＦＩＯ（出力）とＰＤＲＯＵＴ（入力）がＭ４，Ｍ５のミラー容量等を介して結合するためＭＡＣＨの設計が困難となる。一方、カスコード段を設けると、この入出力間のアイソレーションを大きくできるため、ＭＡＣＨの設計を容易化することができる。
【００４０】
図７は、図６の電力増幅部ＰＡＢＫにおける各トランジスタのサイズ（ゲート長Ｌｇおよびゲート幅Ｗｇ）とソース・ドレイン電流（バイアス電流）ＩＤＳの設計例を示す図である。図７に示すように、Ｍ１，Ｍ２のサイズ（ゲート幅Ｗｇ）は、Ｍ４，Ｍ５と比べて半分以下となっており、また、Ｍ１，Ｍ２のＩＤＳは、Ｍ４，Ｍ５と比べて１桁程度小さくなっている。このように、プリドライバ回路ＰＤＲは、リミッティング動作を行うために、最終段ドライバ回路ＦＤＲよりもバイアス電流ならびにトランジスタサイズが小さく設計され、入力電力に対して相対的にｇｍ（および単位ゲートサイズ）が小さくなるように設計されている。Ｍ１，Ｍ２のｇｍは、Ｍ４，Ｍ５のｇｍに比べて例えば１／２以下（ここでは１／４．８程度）に設計される。さらにＰＤＲでは、入力電圧Ｖｉｎに応じたＰＤＲＯＵＴでの振幅がバイアス電流ＩＤＳで制限されるように、（ｇｍ×Ｖｉｎ）／ＩＤＳ＞＞１の関係（ここでは４．１程度）となるよう設計されている。またここでは、Ｍ３，Ｍ９〜Ｍ１２のゲート長Ｌｇが、Ｍ１，Ｍ２，Ｍ４〜Ｍ８のＬｇに比べて大きく設計されている。これは、Ｌｇを大きくすることでＬｇが小さい場合よりもトランジスタ間の相対的なサイズばらつきが小さくでき、カレントミラー回路の電流精度が高められるためである。
【００４１】
《電力増幅部の各種電気的特性》
図８は、図６のプリドライバ段ＰＤＲＳＧにおける入出力特性の一例を示す図である。図８では、横軸に図６のＶｉｎとなる入力電圧（入力電力）、縦軸に図６のＰＤＲＯＵＴとなる出力電圧（出力電力）が示されている。図８の入出力特性は、入力に応じてＰ１ｄＢを境界に「線形領域（Ｌｉｎｅａｒ）」と「飽和領域（Ｓａｔｕｒａｔｉｏｎ）」に分けることができる。Ｐ１ｄＢは、１ｄＢ利得圧縮点等と呼ばれ、線形領域の利得よりも利得が１ｄＢ低下する点（言い換えれば、入力に対し出力が直線的に増加すると仮定した場合の出力から実際の出力が１ｄＢ低下する点）を意味する。一般にアナログの増幅回路では線形領域を使用するが、図６のＰＤＲＳＧ（プリドライバ回路ＰＤＲ）では、発振部ＯＳＣＢＫの振幅バラつきを抑圧するために飽和領域を積極的に利用することで直接変調方式の送信パワーばらつきの抑圧を行っている。図８に示すようにＰ１ｄＢよりも高い電圧に動作点ＯＰｓを設定することで、入力ばらつきに対する出力ばらつきが抑圧されることが分かる（ΔＰＤＲＯＵＴ＜ΔＶｉｎ）。この動作点ＯＰｓでＰＤＲを動作させるために、図６におけるＭ３のバイアス電流を十分小さく絞る。しかし、この動作点でＰＤＲを動作させることにより高調波歪みの弊害が生じる。
【００４２】
図９は、図６のプリドライバ段ＰＤＲＳＧにおいて、入力電圧レベル（Ｖｉｎ）の変化に伴う出力電圧レベル（ＰＤＲＯＵＴ）の主成分と３次高調波歪み成分の変化を検証したシミュレーション結果である。図９に示すように、Ｐ１ｄＢ付近で動作させた場合は、主信号（ＰＤＲＯＵＴ（ｍａｉｎ））と３次高調波歪み成分（ＰＤＲＯＵＴ（３ＨＤ））のレベル差が、−４３ｄＢｃであるのに対して、動作点ＯＰｓで動作させた場合はその差が−２９ｄＢｃに縮まっていることが分かる。このように、Ｖｉｎに対するばらつきを抑圧しようとすると高調波歪み成分も増加してしまい、トレードオフの関係があることが分かる。また、図６中のＲＦＩＯで主信号が０ｄＢｍになるように図９中の動作点ＯＰｓにおけるＰＤＲＯＵＴを増幅したとすると、周波数の異なる高調波レベルも主信号と同等のゲインで増加するとすれば、その増幅された高調波レベルは目標である−４７ｄＢｍを超えてしまうことが予想される。従って、後段の最終段ドライバ回路ＦＤＲで高調波に対する対策が必要となる。
【００４３】
この高調波歪みの影響をできる限り緩和するため、図６に示したように、ＦＤＲとして、外付けの高いＱ値を持つインダクタＬ３，Ｌ４を負荷とした増幅回路を用いる。図６に示したように、インダクタの等価回路を、直列接続された純インダクタンスＬおよび寄生抵抗Ｒｐと、それらに対して並列接続された寄生容量Ｃｐとして考えれば、インダクタの共振周波数におけるＱ値とインピーダンスＺは、式（３）および式（４）となる。ここから、Ｑ値が高いほど共振周波数におけるインダクタ（もしくはＬＣタンク）のインピーダンスが高くなるので、高いＱ値を持つインダクタを増幅回路の負荷として利用することで主信号に対する高調波の抑圧効果が期待できる。
【００４４】
【数１】
0005487073.tif 000002
【００４５】
【数２】
0005487073.tif 000003
【００４６】
図１０は、共振周波数が２．４ＧＨｚ付近にあるインダクタを例として、そのＱ値を変化させたときのインピーダンスの周波数特性の一例を示す図である。インダクタのインピーダンスは√（ＬＣ）で決まる共振周波数にて最大となり、増幅回路の負荷として利用する場合には、主信号の信号増幅度を高めるため主信号周波数と共振周波数が同じになるように調整が行われる。図１０に示すように、Ｑ値が高くなるほど共振周波数でのインピーダンスは高くなるが、その一方で共振周波数以外でのインピーダンスは殆ど増加しない。このため、Ｑ値の高いインダクタを増幅回路の負荷に利用することで、増幅回路の非線形性により副次的に発生する高調波歪成分と主信号の差分、つまり帯域外除去比を大きくすることができる。
【００４７】
例えば、シリコンオンチップのインダクタの場合、そのメタル層の抵抗値等の制約からＱ値が外付けのインダクタよりも低くなる傾向にあるため、図６の例では外付けのインダクタ（Ｌ３，Ｌ４）を用いている。例えばセラミック基板等に形成された外付けのインダクタを用いた場合、Ｑ＝６３程度を実現できるが、シリコンオンチップのインダクタを用いた場合、Ｑ＝８程度しか実現できない場合がある。図６のＦＤＲでは、Ｌ３，Ｌ４の帯域外に対する高い除去比を利用して図９中の動作点ＯＰｓで発生したＰＤＲＯＵＴの高調波レベルを抑圧し、図６のＲＦＩＯ端に目標を超える高調波レベルが現れないよう工夫をしている。
【００４８】
図１１は、図６の電力増幅部ＰＡＢＫにおいて、その各段ならびに全体の周波数特性をそれぞれ検証した結果の一例を示す図である。図１１において、横軸は周波数（ＧＨｚ）、縦軸は帯域外除去比（ｄＢ）であり、縦軸のレンジは各結果毎に周波数特性のピークに当たる最大出力パワーで正規化されている。プリドライバ段ＰＤＲＳＧ（プリドライバ回路ＰＤＲ）の検証は、その入力（Ｖｉｎ）に対して出力（ＰＤＲＯＵＴ）を観測することで行われ、最終ドライバ段ＦＤＲＳＧ（最終段ドライバ回路ＦＤＲ）の検証は、ＰＤＲＯＵＴで回路を切り離し、ＰＤＲＯＵＴに新たな入力信号を印加することで行われている。図１１より、ＦＤＲ単体のもつ信号帯域外の除去比は、ＰＤＲ単体のもつそれより大きいことが分かる。つまりＰＤＲの出力（ＰＤＲＯＵＴ）に現れる高調波レベルを大きく抑圧できる能力を備えていることが分かる。また、図６におけるＶｉｎ端に入力される信号帯域外の高調波歪み（つまり図１等の発振部ＯＳＣＢＫで生じた高調波歪み）に対しては、図１１のＲＦＩＯ（全体に該当）に示すように、ＰＤＲとＦＤＲの両方の除去比が適用されるため、最も大きく抑圧されることが分かる。
【００４９】
図１１のＦＤＲの除去比より、主信号２．４ＧＨｚのパワーレベルに対する３次高調波７．２ＧＨｚ付近のパワーレベルの差分は約−３０ｄＢｃ程度となっている。これはＦＤＲの入力に前段のＰＤＲで発生する大きな高調波が入力されても３０ｄＢｃの抑圧効果を発揮することを意味する。例えば、図９の動作点ＯＰｓにあるＰＤＲの出力をＦＤＲへ入力しＲＦＩＯ端で主信号を０ｄＢｍで出力するならば、ＲＦＩＯ端に現れる高調波レベルは−５９ｄＢｍである（０ｄＢｍ−２９ｄＢｃ−３０ｄＢｃ＝−５９ｄＢｍ）。従って、目標である−４７ｄＢｍを十分に満足する。ただし、これはＦＤＲで発生する高調波を加味していないため実際には−５９ｄＢｍよりも大きな値になる。ＦＤＲの消費電流は極力抑えたいため、消費電流と歪のトレードオフを考慮しながら全体回路の特性を調整することとなる。
【００５０】
図１２は、図６の電力増幅部ＰＡＢＫにおいて、その全体の入出力特性（入力（Ｖｉｎ）に対する出力（ＲＦＩＯ））を検証した結果の一例を示すものである。図１２のＰ１ｄＢは、図９に示したＰＤＲのコンプレッションで決まるが、ＦＤＲの高いＱ値をもつインダクタの効果により、動作点ＯＰｓにおける３次高調波（ＲＦＩＯ（３ＨＤ））と主信号（ＲＦＩＯ（ｍａｉｎ））の比は−５０ｄＢｃ以上に改善していることが分かる。また、ＦＤＲの歪みを考慮しない場合のＰＤＲの歪みのみで決まる理想的な計算値は前述したように−５９ｄＢｍであるが、図１２では−５４ｄＢｍと理想計算値より大きいためＦＤＲでの歪み寄与があることが分かる。ただし、ＦＤＲへの入力振幅がリミッティングにより制限されるため、図１２の入力レベルを動作点ＯＰｓ以上に上げても３次高調波レベルは上昇せずほぼ一定である。
【００５１】
また、図４に示したように発振部ＯＳＣＢＫでの振幅ばらつきが±４．５ｄＢ（Δ９ｄＢ）程度あったとしても、図１２に示すように、出力（ＲＦＩＯ）における主信号（ＲＦＩＯ（ｍａｉｎ））の動作点ＯＰｓ付近のバラつきは＋０．６ｄＢ〜−０．８ｄＢ（Δ１．４ｄＢ）以内に収まっていることが分かる。従って、ＯＳＣＢＫでの振幅ばらつきがあったとしても、図１および図６の構成例を用いることで、送信パワーのばらつきを低減することが可能となる。
【００５２】
《高周波信号処理装置（主要部）の比較例》
図１３は、図１の比較例として検討した高周波信号処理装置の主要部の概略的な構成例を示す回路ブロック図である。図１３に示す送信ブロックＴＸＢＫｃでは、図１のＴＸＢＫの場合とは逆に、前段となるプリドライバ回路ＰＤＲｃが内蔵インダクタＬ１ｂを負荷とする線形アンプとなっており、その後段となる最終段ドライバ回路ＦＤＲｃが外付けインダクタＬ１ａを負荷とするリミッティングアンプとなっている。ここで、図１３のＦＤＲｃをリミッティング動作させるために、図６中に示したプリドライバ段ＰＤＲＳＧの回路構成を用いたとする。このとき、内蔵インダクタＬ１ｂから外付けの高いＱ値を持つインダクタＬ１ａに変更した場合の帯域外除去比の改善量は、図１１の７．２ＧＨｚ付近にて約−１６ｄＢｃであることが分かる。
【００５３】
次に図１３のＦＤＲｃのリミッティング特性が図９のＰＤＲと同じになるように、その入力コンプレッションレベルは変えず出力飽和パワーだけが０ｄＢｍになるよう設計したとすると、ＦＤＲの入出力特性は図１４のようになる。図１４の動作点における除去比は、図９における−２９ｄＢｃに前述した高いＱ値を持つインダクタによる帯域外除去比の改善量−１６ｄＢｃを適用した−４５ｄＢｃとなる。このため、０ｄＢｍを出力しようとした場合に、仮に線形動作するＰＤＲｃで歪みが全く発生しないと仮定しても出力に現れる高調波レベルはＦＤＲの主信号に対する除去比で決まる−４５ｄＢｍである。すなわち、図１の構成例では、リミッティングアンプ（ＰＤＲ）で発生する高調波歪みがＰＤＲとＦＤＲの両方の負荷インダクタによる帯域外除去比で抑圧されるが、図１３の構成例では、リミッティングアンプ（ＦＤＲｃ）で発生する高調波歪みがＦＤＲｃの負荷インダクタＬ１ａの帯域外除去比でしか抑圧されない。従って、図１の構成例のほうが歪み抑圧の観点から有益となる。
【００５４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【００５５】
例えば、ここでは、ＺｉｇＢｅｅ（登録商標）システムを例に説明を行ったが、勿論、これに限定されるものではなく、位相変調または周波数変調のように振幅変調を行わない無線通信システムにおいて、その送信パワーばらつき及び高調波歪みを低減する手段として同様に適用可能である。
【符号の説明】
【００５６】
ＡＤＣ  アナログ・デジタル変換回路
ＡＮＴ  アンテナ
ＢＢＢＫ  ベースバンドブロック
ＢＧ  基準電圧生成回路
ＢＰＦ  バンドパスフィルタ回路
Ｃ  容量
ＣＴＬＬＧＣ  制御論理回路
ＤＳＭ  周波数設定回路
ＦＤＲ  最終段ドライバ回路
ＦＤＲＳＧ  最終ドライバ段
ＩＳＳ＿ＬＭＴ  電流源
Ｌ  インダクタ
ＬＤＯ  レギュレータ回路
ＬＮＡ  ロウノイズアンプ回路
ＬＯＢＦ  ローカルバッファ回路
Ｍ  ＭＯＳトランジスタ
ＭＡＣＨ  インピーダンス整合回路
ＭＩＸ  ミキサ回路
ＯＰ  動作点
ＯＳＣＢＫ  発振部
ＰＡＢＫ  電力増幅部
ＰＤＲ  プリドライバ回路
ＰＤＲＳＧ  プリドライバ段
ＰＧＡ  可変利得アンプ回路
ＰＬＬ  ＰＬＬ回路
ＰＰＦ  ポリフェイズフィルタ回路
Ｒ  抵抗
ＲＦＢＫ  高周波ブロック
ＲＦＩＣ  高周波信号処理装置
ＲＦＩＯ  外部端子
ＲＸＢＫ  受信ブロック
ＴＲＭ  トリミング回路
ＴＸＢＫ  送信ブロック
ＶＣＯ  電圧制御発振回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0005487073.tif 000013
【図１１】
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【図１２】
0005487073.tif 000015
【図１３】
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【図１４】
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