(57)【特許請求の範囲】
【請求項１】
第１の導電タイプの特性を備えるとともに、ドレイン電極に接続されているドレイン領域と、
前記第１の導電タイプの特性を備えるとともに、前記ドレイン領域の下方に設けられている二重拡散のドーピング領域と、
ゲート導電体と、前記二重拡散のドーピング領域にまで延在するとともに、前記ゲート導電体と隔絶するための絶縁層と、を備えているトレンチ型ゲート領域と、
前記第１の導電タイプの特性を備えるとともに、ソース電極に接続されているソース領域と、
第２の導電タイプの特性を備えるとともに、前記ソース領域の下方に設けられている井戸領域と、
前記第１の導電タイプの特性を備えるとともに、前記二重拡散のドーピング領域および前記井戸領域の下方に設けられている深井戸領域と、
前記深井戸領域の下方に設けられている基材領域と、
を具備しているトレンチ型パワーＭＯＳトランジスタであって、
前記絶縁層は、前記ゲート導電体と前記井戸領域との間で薄い側壁領域を形成しており、前記ゲート導電体と前記二重拡散のドーピング領域との間で厚い側壁領域を形成するとともに、前記ゲート導電体と前記深井戸領域との間で厚い最下部領域を形成し、かつ前記ドレイン電極および前記ソース電極が前記トレンチ型パワーＭＯＳトランジスタの上面に設けられており、
前記トレンチ型ゲート領域が水平方向で前記井戸領域を囲むとともに、前記ドレイン領域の外側に対向する前記ゲート導電体に接続されているゲート電極を備え、前記二重拡散のドーピング領域が前記トレンチ型ゲート領域の底部まで延びていることを特徴とするトレンチ型パワーＭＯＳトランジスタ。
【請求項２】
前記トレンチ型ゲート領域の深さを２μｍ未満に、前記トレンチ型ゲート領域の幅を２μｍ未満に、前記ゲート導電体の深さを１ないし２μｍに、前記厚い最下部領域の厚みを０．０２ないし１μｍに、そして前記厚い側壁領域の厚みを０．２ないし１μｍとしたことを特徴とする請求項１に記載のトレンチ型パワーＭＯＳトランジスタ。
【請求項３】
前記トレンチ型ゲート領域の深さを２μｍより大きく、前記トレンチ型ゲート領域の幅を３μｍより大きく、前記ゲート導電体の深さを１．６μｍより大きく、前記厚い最下部領域の厚みを０．６μｍより大きく、そして前記厚い側壁領域の厚みを１μｍより大きくしたことを特徴とする請求項１に記載のトレンチ型パワーＭＯＳトランジスタ。
【請求項４】
前記二重拡散のドーピング領域において、前記ドレイン領域寄りの領域は、前記ドレイン領域から離れた領域よりもイオン濃度が高いことを特徴とする請求項１に記載のトレンチ型パワーＭＯＳトランジスタ。
【請求項５】
前記ドレイン領域および前記ソース領域の上面が前記ゲート導電体により隔絶されていることを特徴とする請求項１に記載のトレンチ型パワーＭＯＳトランジスタ。
【請求項６】
前記ソース領域により囲まれている本体領域をさらに備えたことを特徴とする請求項１に記載のトレンチ型パワーＭＯＳトランジスタ。
【請求項７】
前記複数の電極と前記ドレイン領域、前記ソース領域との間に介在されている金属ケイ化物層をさらに備えたことを特徴とする請求項１に記載のトレンチ型パワーＭＯＳトランジスタ。
【請求項８】
前記金属ケイ化物層上に設けられている層間誘電層をさらに備えたことを特徴とする請求項７に記載のトレンチ型パワーＭＯＳトランジスタ。
【請求項９】
前記層間誘電層上に設けられている金属間誘電層をさらに備えたことを特徴とする請求項８に記載のトレンチ型パワーＭＯＳトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＭＯＳトランジスタおよびその製造方法に関し、特にトレンチ型（ｔｒｅｎｃｈ−ｔｙｐｅ）パワーＭＯＳトランジスタ（ｐｏｗｅｒ ＭＯＳ ｔｒａｎｓｉｓｔｏｒ）およびその製造方法に関する。
【背景技術】
【０００２】
パワーＭＯＳトランジスタは特殊なＭＯＳトランジスタであって、集積回路への電源の供給およびスイッチングに専ら用いられる。このことから、パワーＭＯＳトランジスタは高電圧で動作する能力を備えることが求められる。一般的なパワーＭＯＳトランジスタは、高電圧で動作可能となるよう、相補型金属酸化膜トランジスタ（ＣＭＯＳ）の製造工程で製造することで大型化の目的を達成している。他方では、パワーＭＯＳトランジスタは大電流の出力も求められる。したがって、一般的な製造においては、数千から数十万個のトランジスタセルを集積してパワーＭＯＳトランジスタを構成することが多い。このうち、各トランジスタセルは小さな電流を出力するが、この集積されたパワーＭＯＳトランジスタは大電流を出力することができる。しかしながら、この製造方法で製作されたパワーＭＯＳトランジスタは面積が大型化してしまい、産業界では受け入れられない。
【０００３】
パワーＭＯＳトランジスタの面積を小型化するために、産業界では縦方向拡散のＭＯＳ（ｖｅｒｔｉｃａｌ−ｄｉｆｆｕｓｅｄ ＭＯＳ、ＶＤＭＯＳ）トランジスタが登場した。図１にはＶＤＭＯＳトランジスタの断面概略図を示す。従来の平面型のＣＭＯＳトランジスタとは異なり、電流は縦方向にＶＤＭＯＳトランジスタに流れる。図１に示すように、ＶＤＭＯＳトランジスタ１００のドレイン領域はＶＤＭＯＳトランジスタ１００の最上部に設けられており、そしてＶＤＭＯＳトランジスタ１００のソース領域はＶＤＭＯＳトランジスタ１００の最下部に設けられている。図１の構造では、ＶＤＭＯＳトランジスタ１００に高い降伏電圧と、高い出力電流を持たせている。
【０００４】
図２には他の種類のトレンチ型パワーＭＯＳトランジスタ、つまりＵＭＯＳトランジスタの断面概略図が示されている。図２に示すように、ＵＭＯＳトランジスタ２００はＵ字状のゲート酸化物から、このように命名されている。ＵＭＯＳトランジスタ２００は、トレンチ型で下方に延在しているゲートを備えており、そしてＵＭＯＳトランジスタ２００の電流は縦方向に流れ、しかもＵＭＯＳトランジスタ２００のドレイン領域はＵＭＯＳトランジスタ２００の最上部に設けられ、そしてＵＭＯＳトランジスタ２００のソース領域はＵＭＯＳトランジスタ２００の最下部に設けられている。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記した縦方向構造を持つＭＯＳトランジスタは、ＣＭＯＳの製造工程で製作された一般的な集積回路と同一のチップ上に整合させることができないため、製造における複雑性および製造コストの増加を招いてしまう。このことから、高い降伏電圧、高い出力電流および高速の動作速度を備えるのみならず、水平構造を備えるために、ＣＭＯＳの製造工程で製作された一般的な集積回路と同一のチップ上に整合させることができるパワーＭＯＳトランジスタが産業界で必要とされる。
【課題を解決するための手段】
【０００６】
本発明の実施例におけるトレンチ型パワーＭＯＳトランジスタは、ドレイン領域と、二重拡散のドーピング領域と、トレンチ型ゲート領域と、ソース領域と、井戸領域と、深井戸領域と、基材領域とを備えている。前記ドレイン領域は第１の導電タイプの特性を備えるとともに、ドレイン電極に接続されている。前記二重拡散のドーピング領域は前記第１の導電タイプの特性を備えるとともに、前記ドレイン領域の下方に設けられている。前記トレンチ型ゲート領域は前記二重拡散のドーピング領域にまで延在するとともに、ゲート導電体と前記ゲート導電体と隔絶するための絶縁層とを備えている。前記ソース領域は前記第１の導電タイプの特性を備えるとともに、ソース電極に接続されている。前記井戸領域は第２の導電タイプの特性を備えるとともに、前記ソース領域の下方に設けられている。前記深井戸領域は前記第１の導電タイプの特性を備えるとともに、前記二重拡散のドーピング領域および前記井戸領域の下方に設けられている。前記基材領域は前記深井戸領域の下方に設けられている。前記絶縁層は、前記ゲート導電体と前記井戸領域との間で薄い側壁領域を形成しており、前記ゲート導電体と前記二重拡散のドーピング領域とで厚い側壁領域を形成するとともに、前記ゲート導電体と前記深井戸領域との間で厚い最下部領域を形成し、かつ前記ドレイン電極および前記ソース電極が前記トレンチ型パワーＭＯＳトランジスタの上面に設けられている。
【０００７】
本発明の実施例におけるトレンチ型パワーＭＯＳトランジスタの製造方法は、第１の導電タイプの特性を備える深井戸領域を基材領域上に形成する工程と、前記第１の導電タイプの特性を備える二重拡散のドーピング領域のドレイン領域を前記深井戸領域上に形成する工程と、トレンチ領域を前記二重拡散のドーピング領域の側壁にエッチングで形成する工程と、前記トレンチ領域に絶縁材料を埋め込む工程と、前記二重拡散のドーピング領域に対する前記絶縁材料の外側にゲート領域をエッチングで形成して、前記トレンチ領域における前記ゲート領域と前記二重拡散のドーピング領域との間に、前記絶縁材料が埋め込まれている厚い側壁領域を持たせ、そして前記トレンチ領域における前記ゲート領域と前記深井戸領域との間に、絶縁材料が埋め込まれている厚い最下部領域を持たせる工程と、前記ゲート領域にゲート導電体を埋め込む工程と、第２の導電タイプの特性を備える井戸領域を前記ゲート領域近傍および前記深井戸領域上に形成する工程と、前記第１の導電タイプの特性を備えるドレイン領域を前記二重拡散のドーピング領域上に形成する工程と、前記第１の導電タイプの特性を備えるソース領域を前記井戸領域上に形成する工程と、を含む。
【発明の効果】
【０００８】
本発明のトレンチ型パワーＭＯＳトランジスタは、特殊なトレンチ型構造により、高い降伏電圧、高い出力電流および高速の動作速度を備えている。また、本発明のトレンチ型パワーＭＯＳトランジスタは水平構造を備えているので、ＣＭＯＳの製造工程で製作された一般的な集積回路と同一のチップ上に整合させることができ、実用性を高めて、製造コストを削減することができる。
【図面の簡単な説明】
【０００９】
【図１】ＶＤＭＯＳトランジスタの断面概略図
【図２】ＵＭＯＳトランジスタの断面概略図
【図３】本発明の実施例におけるトレンチ型パワーＭＯＳトランジスタの断面概略図
【図４】本発明の実施例におけるトレンチ型パワーＭＯＳトランジスタの一部拡大図
【図５】本発明の実施例におけるトレンチ型パワーＭＯＳトランジスタの配置構造の概略図
【図６】本発明の実施例におけるトレンチ型パワーＭＯＳトランジスタの製造工程図
【図７】本発明の実施例におけるトレンチ型パワーＭＯＳトランジスタの製造工程図
【図８】本発明の実施例におけるトレンチ型パワーＭＯＳトランジスタの製造工程図
【図９】本発明の実施例におけるトレンチ型パワーＭＯＳトランジスタの製造工程図
【図１０】本発明の実施例におけるトレンチ型パワーＭＯＳトランジスタの製造工程図
【図１１】本発明の実施例におけるトレンチ型パワーＭＯＳトランジスタの製造工程図
【図１２】本発明の実施例におけるトレンチ型パワーＭＯＳトランジスタの製造工程図
【図１３】本発明の実施例におけるトレンチ型パワーＭＯＳトランジスタの製造工程図
【図１４】本発明の実施例におけるトレンチ型パワーＭＯＳトランジスタの製造工程図
【図１５】本発明の実施例におけるトレンチ型パワーＭＯＳトランジスタの製造工程図
【図１６】本発明の実施例におけるトレンチ型パワーＭＯＳトランジスタの製造工程図
【図１７】本発明の実施例におけるトレンチ型パワーＭＯＳトランジスタの製造工程図
【図１８】本発明の実施例におけるトレンチ型パワーＭＯＳトランジスタの製造工程図
【図１９】本発明の実施例におけるトレンチ型パワーＭＯＳトランジスタの製造工程図
【図２０】本発明の実施例におけるトレンチ型パワーＭＯＳトランジスタの製造工程図
【図２１】本発明の実施例におけるトレンチ型パワーＭＯＳトランジスタの製造工程図
【図２２】本発明の実施例におけるトレンチ型パワーＭＯＳトランジスタの製造工程図
【図２３】本発明の実施例におけるトレンチ型パワーＭＯＳトランジスタの製造工程図
【図２４】本発明の実施例におけるトレンチ型パワーＭＯＳトランジスタの製造工程図
【図２５】本発明の実施例におけるトレンチ型パワーＭＯＳトランジスタの製造工程図
【図２６】本発明の実施例におけるトレンチ型パワーＭＯＳトランジスタの製造工程図
【図２７】本発明の実施例におけるトレンチ型パワーＭＯＳトランジスタの製造工程図
【図２８】本発明の実施例におけるトレンチ型パワーＭＯＳトランジスタの製造工程図
【図２９】本発明の実施例におけるトレンチ型パワーＭＯＳトランジスタの製造工程図
【図３０】本発明の実施例におけるトレンチ型パワーＭＯＳトランジスタの製造工程図
【発明を実施するための形態】
【００１０】
図３には本発明の実施例におけるトレンチ型パワーＭＯＳトランジスタの断面概略図を示す。図３に示すように、前記トレンチ型パワーＭＯＳトランジスタ３００は基材領域３０２と、深井戸領域３０４と、二重拡散のドーピング領域３０６と、井戸領域３０８と、絶縁層３１０と、ゲート導電体３１２と、ドレイン領域３１４と、ソース領域３１６と、本体領域３１８と、金属ケイ化物層３２０と、層間誘電層３２２と、第１層金属層３２４と、金属間誘電層３２６と、最上層金属層３２８とを備えている。
【００１１】
図３に示すトレンチ型パワーＭＯＳトランジスタ３００はＮ型トランジスタである。しかしながら、当該技術に習熟する当業者であれば、Ｐ型トランジスタに容易に転換できるので、これもまた本発明に含まれるものである。図３に示すように、前記ドレイン領域３１４はＮ型の導電タイプの特性を備えるとともに、前記ドレイン電極に接続されている。前記二重拡散のドーピング領域３０６は前記Ｎ型の導電タイプの特性を備えるとともに、前記ドレイン領域３１４の下方に設けられている。そして、前記二重拡散のドーピング領域３０６において、前記ドレイン領域３１４寄りの領域は、前記ドレイン領域３１４から離れた領域よりもイオン濃度が高くなるのがより好ましい。前記絶縁層３１０は、前記ゲート導電体３１２を隔絶するために、前記二重拡散のドーピング領域３０６にまで延在している。前記絶縁層３１０および前記ゲート導電体３１２はトレンチ型ゲート領域を形成し、かつ前記トレンチ型ゲート領域は水平方向で前記井戸領域３０８を囲み、しかもゲート電極が前記ドレイン領域３１４の外側に対向する前記ゲート導電体３１２に接続されている。前記ソース領域３１６は前記Ｎ型の導電タイプの特性を備え、前記本体領域３１８を囲むとともに、ソース電極に接続されている。前記井戸領域３０８はＰ型の導電タイプの特性を備えるとともに、前記ソース領域３１６の下方に設けられている。前記深井戸領域３０４は前記Ｎ型の導電タイプの特性を備えるとともに、前記二重拡散のドーピング領域３０６および前記井戸領域３０８の下方に設けられている。前記基材領域３０２はＰ型の導電タイプの特性を備えるとともに、前記深井戸領域３０４の下方に設けられている。前記金属ケイ化物層３２０は前記ドレイン領域３１４、前記ソース領域３１６および前記本体領域３１８とこれら複数の電極との間に介在されている。前記層間誘電層３２２は前記金属ケイ化物層３２０の上方に設けられている。前記第１層金属層３２４は前記複数の電極を前記最上層金属層３２８に接続するためのものである。前記金属間誘電層３２６は前記第１層金属層３２４と前記最上層金属層３２８との間に介在されている。
【００１２】
図３に示すように、前記絶縁層３１０は前記ゲート導電体３１２と前記井戸領域３０８との間で薄い側壁領域を形成しており、前記ゲート導電体３１２と前記二重拡散のドーピング領域３０６とで厚い側壁領域を形成するとともに、前記ゲート導電体３１２と前記深井戸領域３０４との間で厚い最下部領域を形成している。前記ドレイン電極、前記ソース電極および前記ゲート電極は前記トレンチ型パワーＭＯＳトランジスタ３００の上面に設けられている。
【００１３】
図４には図３のトレンチ型パワーＭＯＳトランジスタ３００の一部拡大図を示す。図４に示すように、前記トレンチ型パワーＭＯＳトランジスタ３００は導通時には、前記ドレイン領域３１４においては前記絶縁層３１０の外壁に沿って前記ソース領域３１６までのチャネルが形成される。図４に示すように、前記チャネルの有効長さＬｏｆｆはとても短く、前記井戸領域の深さに相当するので、前記チャネルの抵抗値を低減することができる。また、チャネルを形成する前記二重拡散のドーピング領域のイオンドープ濃度は高いので、抵抗値もまた小さくなっている。したがって、前記トレンチ型パワーＭＯＳトランジスタ３００は導通での抵抗値が低いため、高い出力電流を提供することができる。
【００１４】
一方、前記絶縁層３１０における前記ゲート導電体３１２と前記二重拡散のドーピング領域３０６との間の厚い側壁領域の厚みが前記トレンチ型パワーＭＯＳトランジスタ３００の降伏電圧を高めることができる。前記絶縁層３１０における前記ゲート導電体３１２と前記深井戸領域３０４との間の厚い最下部領域の厚みでも、前記トレンチ型パワーＭＯＳトランジスタ３００の降伏電圧を高めることができる。したがって、前記トレンチ型パワーＭＯＳトランジスタ３００は高い降伏電圧を提供することができる。実用においては、前記厚い側壁領域および前記厚い最下部領域の厚みを調節することで、所望の降伏電圧を得ることができる。
【００１５】
もし１００Ｖ未満の降伏電圧を得たい場合には、前記絶縁層３１０の深さＡを２μｍ未満に、前記絶縁層３１０の幅Ｂを２μｍ未満に、前記ゲート導電体３１２の深さＣを１ないし２μｍに、前記厚い最下部領域の厚みＤを０．０２ないし１μｍに、そして前記厚い側壁領域の厚みＥを０．２ないし１μｍに設定するのがより好ましい。もし１００Ｖを超える降伏電圧を得たい場合には、前記絶縁層３１０の深さＡを２μｍより大きく、前記絶縁層３１０の幅Ｂを３μｍより大きく、前記ゲート導電体３１２の深さＣを１．６μｍより大きく、前記厚い最下部領域の厚みＤを０．６μｍより大きく、そして前記厚い側壁領域の厚みＥを１μｍより大きく設定するのがより好ましい。
【００１６】
再度図４を参照されたい。前記トレンチ型パワーＭＯＳトランジスタ３００のチャネルの有効長さが相当短いため、本体領域３１８からゲート導電体３１２までの有効静電容量Ｃｇｂはかなり小さくなる。また、前記絶縁層３１０は厚い側壁領域の厚みが相当厚いため、ドレイン領域３１４からゲート導電体３１２のＣｇｄもかなり小さくなる。よって、前記トレンチ型パワーＭＯＳトランジスタ３００は高速の動作速度を備える。
【００１７】
図５には前記トレンチ型パワーＭＯＳトランジスタ３００の配置構造の概略図を示す。図５に示すように、前記絶縁層３１０は前記ドレイン領域３１４を囲んでいる。前記ソース領域３１６は前記本体領域３１８を囲んでいる。前記ゲート導電体３１２は前記ドレイン領域３１４と前記ソース領域３１６とを隔絶している。
【００１８】
図６ないし図３０には本発明の実施例におけるトレンチ型パワーＭＯＳトランジスタの製造工程図を示す。図６ないし図３０に示す製造工程はＮ型トランジスタの製造工程である。しかしながら、当該技術に習熟する当業者であれば、Ｐ型トランジスタの製造工程に容易に転換できるので、これもまた本発明に含まれるものである。
【００１９】
図６に示すように、まずＮ型イオンを前記Ｐ型基材３０２上にドーピングして、前記深井戸領域３０４を形成する。図７に示すように、二重拡散のドーピング領域のパターンニング用マスク７００を前記基材領域３０２上に形成する。図８に示すように、マスクで被覆されていない箇所に二重拡散のドーピングドライブイン（ｄｒｉｖｉｎｇ）を行って、前記二重拡散のドーピング領域３０６を形成するが、このうち前記ドーピングドライブインの温度は約９００ないし１０００℃である。図９に示すように、前記パターンニング用マスク７００を除去して、有効領域に酸化シリコンパッド層（ｐａｄ ｏｘｉｄｅ）／窒化シリコンパッド層（ｐａｄ ｎｉｔｒｉｄｅ）９００を形成するとともに、ホウ素をドープしたケイ酸塩ガラス（ＢＳＧ）とされうるハードマスク９１０を前記酸化シリコンパッド層／窒化シリコンパッド層９００上に形成する。図１０に示すように、トレンチ領域を前記二重拡散のドーピング領域３０６の側壁にエッチングで形成する。図１１に示すように、前記ハードマスク９１０を除去する。図１２に示すように、前記絶縁層３１０を前記トレンチ領域内に堆積させるとともに、前記絶縁層３１０を化学機械研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ、ＣＭＰ）技術で研磨するが、このうち前記絶縁材料は酸化物としても良い。図１３に示すように、ゲート導電体のパターンニング用マスク１３００を前記二重拡散のドーピング領域３０６の上方に形成する。図１４に示すように、前記絶縁層３１０にエッチングを行ってゲート領域を形成するが、このうち前記エッチングは前記ゲート領域と前記二重拡散のドーピング領域３０６との間に前記絶縁層３１０が埋め込まれている厚い側壁領域を持たせるとともに、前記ゲート領域と前記深井戸領域３０４との間に前記絶縁層３１０が埋め込まれている厚い最下部領域を持たせるものである。前記エッチングの深さは約１ないし２μｍであるのがより好ましい。
【００２０】
図１５に示すように、前記パターンニング用マスク１３００を除去して、ゲート酸化または絶縁層を前記トレンチ領域の側壁に成長または堆積させるとともに、ポリシリコンまたは金属とされる前記ゲート導電体３１２を前記ゲート領域に堆積させる。図１６に示すように、続いて前記ゲート導電体３１２のエッチングを行う。図１７に示すように、前記絶縁層３１０を前記ゲート導電体３１２のエッチングした箇所に堆積させるとともに、化学機械研磨で前記絶縁層３１０を研磨する。このうち前記絶縁材料は酸化物としても良い。図１８に示すように、前記酸化シリコンパッド層／窒化シリコンパッド層９００を除去する。図１９に示すように、Ｐ型イオンのドーピングを行って前記井戸領域３０８を形成する。図２０に示すように、ソース／ドレインのパターンニング用マスク２０００をソース／ドレインの箇所に形成するとともに、Ｎ型イオンのドーピングを行って前記ドレイン領域３１４および前記ソース領域３１６を形成する。図２１に示すように、前記パターンニング用マスク２０００を除去して、本体のパターンニング用マスク２１００を形成するとともに、イオンドーピングを行って前記本体領域３１８を形成する。図２２に示すように、前記パターンニング用マスク２１００を除去して、接合面のアニール処理を行って金属ケイ化物はチタンまたはコバルトの金属ケイ化物とされうる前記金属ケイ化物層３２０を形成するが、このうち前記アニール温度は８００ないし１０００℃としても良い。図２３に示すように、前記層間誘電層３２２を前記金属ケイ化物層３２０上に形成するとともに、コンタクトのパターンニング用マスク２３００を、材料をホウケイ酸ガラスとされうる前記層間誘電層３２２に形成する。
【００２１】
図２４に示すように、コンタクトエッチングを行う。図２５に示すように、前記パターンニング用マスク２３００を除去するとともに、金属タングステンをコンタクトエッチングの箇所に堆積させてソース、ドレインおよびゲートのコンタクトを形成するとともに、前記複数のコンタクトを化学機械研磨技術で研磨する。図２６に示すように、前記第１層金属層３２４を前記層間誘電層３２２上に堆積させるとともに、第１層金属層のパターンニング用マスク２６００を前記複数のコンタクトの箇所に形成する。図２７に示すように、前記第１層金属層３２４のエッチングを行うとともに、前記パターンニング用マスク２６００を除去する。図２８に示すように、材料をホウケイ酸ガラスとされうる前記金属間誘電層３２６を前記第１層金属層３２４および前記層間誘電層３２２上に堆積させる。図２９に示すように、ビア（ｖｉａ）ホールのパターンニング用マスクを前記金属間誘電層３２６上に形成する。その後、コンタクトエッチングを行って、前記パターンニング用マスクを除去するとともに、金属タングステンを堆積させて、前記複数のコンタクト上にビアホールを形成する。図３０に示すように、前記最上層金属層３２８を前記金属間誘電層３２６上に形成して、パターンニング用マスクを前記最上層金属層３２８上に形成して、前記最上層金属層３２８のエッチングを行うとともに、前記パターンニング用マスクを除去する。
【００２２】
本発明の技術内容および技術的特徴は上記のように開示したが、当該技術に習熟する当業者であれば、本発明の教示および開示に基づいて、本発明の技術的思想に違わない様々な置換および付加を行うことは可能である。したがって、本発明の保護範囲は実施例に開示するものに限定されることなく、本発明に違わない様々な置換および付加が含まれるものであるとともに、別紙の特許請求の範囲に含まれるものである。
【符号の説明】
【００２３】
１００  ＶＤＭＯＳトランジスタ
２００  ＵＭＯＳトランジスタ
３００  トレンチ型パワーＭＯＳトランジスタ
３０２  基材領域
３０４  深井戸領域
３０６  二重拡散のドーピング領域
３０８  井戸領域
３１０  絶縁層
３１２  ゲート導電体
３１４  ドレイン領域
３１６  ソース領域
３１８  本体領域
３２０  金属ケイ化物層
３２２  層間誘電層
３２４  第１層金属層
３２６  金属間誘電層
３２８  最上層金属層
７００，１３００，２１００，２３００，２６００  パターンニング用マスク
９００  酸化シリコンパッド層／窒化シリコンパッド層
９１０  ハードマスク
【図１】
0005427003.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0005427003.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0005427003.tif 000014
【図１４】
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【図１５】
0005427003.tif 000016
【図１６】
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【図１７】
0005427003.tif 000018
【図１８】
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【図１９】
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【図２０】
0005427003.tif 000021
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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