(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成され、第１および第２の主電極と、前記半導体基板上にゲート絶縁膜を介して設けられたゲート電極とを有する半導体素子と、
前記半導体基板上に設けられた、前記半導体素子をスイッチングするためのゲート信号を受けるためのゲート端子と、
前記半導体基板上に設けられたダイオードと、
前記半導体基板上に設けられ、前記ゲート電極に電気的に接続されたテスト端子と、
前記半導体基板上に設けられ、前記ゲート端子および前記テスト端子の間を互いに電気的に接続する抵抗素子とを備え、
前記ダイオードは、前記ゲート信号の前記ゲート端子から前記第１の主電極に向かう方向の伝搬が逆方向電流となるような向きで前記ゲート端子および前記第１の主電極の間を互いに電気的に接続し、
前記ゲート電極、前記ダイオードおよび前記抵抗素子はポリシリコンにより形成され、前記ゲート電極のポリシリコンと前記ダイオードのポリシリコンと前記抵抗素子のポリシリコンとに含まれる導電性不純物の種類および濃度は互いに同一ではない、半導体装置。
【請求項２】
前記抵抗素子の材料の抵抗率は、前記ゲート端子および前記テスト端子の各々の材料の抵抗率よりも大きい、請求項１に記載の半導体装置。
【請求項３】
前記ゲート絶縁膜は前記ダイオードおよび前記半導体基板の間を隔てる部分を含む、請求項１または２に記載の半導体装置。
【請求項４】
前記ゲート絶縁膜は前記抵抗素子および前記半導体基板の間を隔てる部分を含む、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記半導体素子は電力用半導体素子である、請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記半導体素子は、前記第１の主電極としてのエミッタ電極と、前記第２の主電極としてのコレクタ電極とを有する絶縁ゲート型バイポーラトランジスタである、請求項１〜５のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものであり、特に、ゲート電極を有する半導体素子を含む半導体装置に関するものである。
【背景技術】
【０００２】
近年、ゲート電極に印加する電圧によってスイッチングを行う電力用半導体素子が広く用いられている。このような素子としては、たとえば、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Insulated  Gate  Bipolar  Transistor）および電力用ＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）がある。この種の素子の信頼性を確保するためには、その動作中に生じ得るサージ電圧に起因したゲート絶縁膜の破壊を防止する必要がある。このための方策として、第１に、半導体素子の出荷前にゲート絶縁膜のスクリーニング試験を行うことが考えられ、第２に、ゲート-エミッタ間電圧が過度に高くならないようにするための保護回路を半導体素子に付加することが考えられる。より信頼性を確保するためにはこの両方策を共に実施することが望ましく、この場合、スクリーニング試験の高電圧に起因して保護回路が破壊されないようにする必要がある。
【０００３】
たとえば、特開平０５−０６７６６１号公報の図１によれば、電力用ＭＯＳＦＥＴに、定電圧ダイオードおよびＭＯＳスイッチを有する保護回路が付加されている。スクリーニング試験の際には、ＭＯＳスイッチがオフされることで、保護回路の定電圧ダイオードが破壊されることが防止される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平０５−０６７６６１号公報（図１）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら上記従来技術によると、スクリーニング試験の際にＭＯＳスイッチにオフ信号を入力しなければならないので、試験の作業が複雑になってしまう。
【０００６】
本発明は、上記の課題に鑑みてなされたものであり、その目的は、そのゲート絶縁膜のスクリーニング試験が容易に行なれ得る半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、半導体基板と、半導体素子と、ゲート端子と、ダイオードと、テスト端子と、抵抗素子とを有する。半導体素子は、半導体基板に形成されており、第１および第２の主電極と、ゲート電極とを有する。ゲート電極は半導体基板上にゲート絶縁膜を介して設けられている。ゲート端子は、半導体基板上に設けられており、半導体素子をスイッチングするためのゲート信号を受けるためのものである。ダイオードは、半導体基板上に設けられている。テスト端子は、半導体基板上に設けられており、ゲート電極に電気的に接続されている。抵抗素子は、半導体基板上に設けられており、ゲート端子およびテスト端子の間を互いに電気的に接続している。ダイオードは、ゲート信号のゲート端子から第１の主電極に向かう方向の伝搬が逆方向電流となるような向きでゲート端子および第１の主電極の間を互いに電気的に接続している。ゲート電極、ダイオードおよび抵抗素子はポリシリコンにより形成されている。ゲート電極のポリシリコンとダイオードのポリシリコンと抵抗素子のポリシリコンとに含まれる導電性不純物の種類および濃度は互いに同一ではない。
【発明の効果】
【０００８】
本発明によれば、ゲート絶縁膜のスクリーニング試験としてゲート電極および第１の主電極の間に高電圧を印加する際に、テスト端子から電圧を印加することができる。この場合、抵抗素子による電圧降下によって、ダイオードに印加される電圧が低減される。よって試験に起因するダイオードの破壊を防止することができる。またテスト端子は抵抗素子を介さずにゲート電極に接続されているので、抵抗素子による電圧降下を伴わずに、ゲート電極に十分に高い電圧を印加することができる。よってより確実に試験を行うことができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施の形態１における半導体装置の構成を概略的に示す回路図である。
【図２】第１の比較例を示す回路図である。
【図３】図２の比較例を示す回路図である。
【図４】本発明の実施の形態２における半導体装置の第１の主電極、ゲート端子およびテスト端子の構成を概略的に示す部分平面図である。
【図５】図４の線Ｖ−Ｖに沿う概略的な部分断面図である。
【図６】図４の線ＶＩ−ＶＩに沿う概略的な部分断面図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１を参照して、本実施の形態の半導体装置１００は、半導体基板と、ｎチャネル型のＩＧＢＴ２０（半導体素子）と、ダイオード４０と、抵抗素子３３と、ゲート端子３１と、テスト端子３２とを有する。ＩＧＢＴ２０は半導体基板に形成されている。ダイオード４０、抵抗素子３３、ゲート端子３１、およびテスト端子３２の各々は、半導体基板上に設けられている。なお半導体基板の具体的な構成は実施の形態２において説明する。
【００１１】
ＩＧＢＴ２０は、エミッタ電極２１（第１の主電極）と、コレクタ電極２２（第２の主電極）と、ゲート電極３０とを有する。エミッタ電極２１およびコレクタ電極２２の各々は半導体基板上に設けられている。ゲート電極３０は、半導体基板上にゲート絶縁膜を介して設けられており、ＩＧＢＴ２０におけるエミッタ電極２１およびコレクタ電極２２の間の電流経路をスイッチングするための電界を半導体基板へ印加するためのものである。
【００１２】
ダイオード４０は、ゲート端子３１およびエミッタ電極２１の間を互いに電気的に接続している。またこの接続は、ゲート端子３１からエミッタ電極２１に向かう方向がダイオード４０にとって逆方向となるように行われている。これにより、ゲート端子３１に印加されるゲート信号のエミッタ電極２１への伝搬はダイオード４０の逆方向電流に対応するものとなり、よってそのような伝搬はＩＧＢＴ２０の通常動作においてブロックされる。
【００１３】
抵抗素子３３は、半導体基板上に設けられており、ゲート端子３１およびテスト端子３２の間を互いに電気的に接続している。
【００１４】
ゲート端子３１は、ＩＧＢＴ２０をスイッチングするためのゲート信号を半導体装置１００の外部から受けるためのものであって、抵抗素子３３を介してＩＧＢＴ２０のゲート電極３０に電気的に接続されている。テスト端子３２は、抵抗素子３３を介することなくＩＧＢＴ２０のゲート電極３０に電気的に接続されている。
【００１５】
次に半導体装置１００の通常動作について説明する。エミッタ電極２１の電位を基準としてゲート端子３１に入力される電圧が所定のしきい値より低くされると、抵抗素子３３を介してゲート電極３０に印加される電圧も低くなり、この結果、ＩＧＢＴ２０のエミッタ電極２１およびコレクタ電極２２の間がオフ状態となる。逆にゲート端子３１に入力される電圧がしきい値より高くされると、抵抗素子３３を介してゲート電極３０に印加される電圧も高くなり、この結果、ＩＧＢＴ２０のエミッタ電極２１およびコレクタ電極２２の間がオン状態となる。このように、ゲート端子３１に入力される電圧、すなわちゲート信号によって、ＩＧＢＴ２０のスイッチング動作が行われる。
【００１６】
次に半導体装置１００にサージが加わった場合の半導体装置１００の保護動作について説明する。ゲート信号の入力部であるゲート端子３１の電圧を急激に高めようとするようなサージが半導体装置１００外部から加わると、ダイオード４０に、その降伏電圧を超える逆バイアス電圧が印加される。この結果、ゲート端子３１からエミッタ電極２１へと逆方向電流が流れることで、ゲート端子３１の電圧の過度の上昇が抑制される。よってゲート電極３０の電圧の急激な上昇も抑制されるので、ＩＧＢＴ２０のゲート絶縁膜の破壊が防止される。このようにして半導体装置１００はサージから保護される。
【００１７】
次に半導体装置１００のスクリーニング試験について説明する。この試験においては、上述したゲート信号の電圧よりも高い電圧がテスト端子３２に印加されることで、ゲート絶縁膜の信頼性が試験される。テスト端子３２はＩＧＢＴ２０のゲート電極３０に抵抗素子３３を介さずに接続されているので、抵抗素子３３による電圧降下をともなわずにゲート電極３０に高い電圧を印加することができる。これにより、スクリーニング試験に必要な高電圧をＩＧＢＴ２０のゲート電極３０に容易に印加することができる。またこの試験の際にテスト端子３２からエミッタ電極２１に流れる電流（図１の破線矢印）の経路において抵抗素子３３による電圧降下が生じるので、この電圧降下の分だけダイオード４０に印加される電圧が小さくなる。この結果、試験に起因したダイオード４０の破壊が防止される。
【００１８】
次に第１および第２の比較例について、以下に説明する。
図２を参照して、第１の比較例の半導体装置２０１は、上記の半導体装置１００と異なり、抵抗素子３３およびテスト端子３２を有しない。半導体装置２０１のスクリーニング試験においては、エミッタ電極２１の電位を基準として、ゲート端子３１に高電圧が印加される。この結果、ダイオード４０に対して過度に高い逆方向バイアスが印加され、この結果生じる過電流（図２の破線矢印）によってダイオード４０が破壊することがある。これに対して本実施の形態の半導体装置１００によれば、抵抗素子３３（図１）による電圧降下によってダイオード４０に印加される電圧が分圧されるので、ダイオード４０の破壊を防止することができる。
【００１９】
さらに図３を参照して、第２の比較例の半導体装置２０２は、比較例の半導体装置２０１のダイオード４０とエミッタ電極２１との間に、ＭＯＳスイッチ１５０が挿入された構成を有する。半導体装置２０２のスクリーニング試験においては、ＭＯＳスイッチ１５０の端子１５１にオフ信号が入力されることによって、ダイオード４０とエミッタ電極２１との間を流れる電流（図３の破線矢印）が遮断される。すなわち上述した過電流の発生が防止される。しかしながら、スクリーニング試験の際に端子１５１にオフ信号を入力しなければならず、作業が複雑となってしまう。またＩＧＢＴ２０として機能する半導体素子に加えて、ＭＯＳスイッチ１５０として機能する半導体素子を設けねばならず、この結果、半導体装置２０２の構成が複雑となり、また半導体装置２０２が大型化してしまったりすることがあり得る。
【００２０】
これに対して本実施の形態のスクリーニング試験においては、上記のようなオフ信号の入力が不要であるので、試験の作業を単純化することができる。またダイオード４０の保護のための素子が半導体素子ではなく単純な抵抗素子であるので、半導体装置２０２に比して半導体装置１００の構造をより単純化することができる。また小型の抵抗素子３３を用いることで、半導体装置２０２に比して半導体装置１００を小型化することができる。
【００２１】
（実施の形態２）
図４〜図６を参照して、本実施の形態の半導体装置は、実施の形態１（図１）と同様の構成を有する。すなわち半導体装置は、実施の形態１と同様に、半導体基板９０と、ＩＧＢＴ２０と、ダイオード４０と、抵抗素子３３と、ゲート端子３１と、テスト端子３２とを有し、ＩＧＢＴ２０は、エミッタ電極２１と、コレクタ電極２２と、ゲート電極３０とを有する。またＩＧＢＴ２０は、半導体基板９０内に電流経路を有するように形成されており、具体的には、半導体基板９０を厚さ方向に貫通する電流経路を有する縦型ＩＧＢＴである。また本実施の形態の半導体装置は、ゲート絶縁膜５０と、層間絶縁膜５１と、オーバーコート膜５２と、ゲートパッド３１Ｐと、テストパッド３２Ｐとを有する。
【００２２】
ゲートパッド３１Ｐは、ゲート信号を入力するための配線３１Ｗ（図５）を半導体装置に接続するためのパッドである。テストパッド３２Ｐは、半導体装置のスクリーニング試験の際の高電圧印加に用いられるパッドである。
【００２３】
半導体基板９０は、ｎ-B層９１と、ｐB層９２と、ｎ+E層９３と、ｎ+B層９４と、ｐ+C層９５（コレクタ層）とを有する。半導体基板９０のうちＩＧＢＴ２０が形成されている部分には、ｎチャネル型ＭＯＳ構造と、このＭＯＳ構造のドレイン側の上（図６における下方）に設けられたｐ+C層９５とが形成されている。このＭＯＳ構造は、ｎ-B層９１と、ｐB層９２と、ｎ+E層９３およびｎ+B層９４とを有するｎｐｎ構造と、ゲート電極３０とゲート絶縁膜５０とから構成されている。
【００２４】
ダイオード４０（図５）は、ｎ型領域４０ｎおよびｐ型領域４０ｐを有する。ダイオード４０の降伏電圧は、ゲート端子３１に通常入力される電圧よりも高く、かつ、対策が必要なサージ電圧よりも低くなるようにされている。
【００２５】
抵抗素子３３（図６）は、その一方端がゲート端子３１に、その他方端がテスト端子３２に接続されている。すなわちゲート端子３１およびテスト端子３２の間が抵抗素子３３を介して電気的に接続されている。
【００２６】
ゲート絶縁膜５０は、半導体基板９０の主面（図５および図６における上面）の一部を覆っている。またゲート絶縁膜５０は、ゲート電極を有する一般的な半導体装置と同様、ゲート電極３０と半導体基板９０との間を隔てている。さらに本実施の形態においては、このゲート絶縁膜５０は、半導体基板９０とダイオード４０（図５）とを隔てる部分と、半導体基板９０と抵抗素子３３（図６）とを隔てる部分とを有する。すなわち、ゲート電極３０、ダイオード４０、および抵抗素子３３の各々が、ゲート絶縁膜５０を介して半導体基板９０上に配置されている。これにより、ゲート電極３０、ダイオード４０、および抵抗素子３３の各々を半導体基板９０から電気的に隔てるための構造が単純化されている。
【００２７】
抵抗素子３３の材料の抵抗率は、ゲート端子３１およびテスト端子３２の各々の材料の抵抗率よりも大きく、これにより抵抗素子３３の電気抵抗が十分に高められている。このような抵抗率の大小関係は、たとえば、抵抗素子３３の材料がポリシリコンとされ、ゲート端子３１およびテスト端子３２の各々の材料が金属とされることによって容易に得られる。なぜならば、金属の抵抗率は一般に小さく、一方、ポリシリコンの抵抗率は不純物濃度を小さくすることによって大きくすることができるからである。
【００２８】
好ましくは、抵抗素子３３およびダイオード４０各々の材料がポリシリコンとされ、より好ましくはゲート電極の材料もポリシリコンとされる。これにより、用いられる材料がより統一されるので、半導体装置をより容易に製造することができる。なおポリシリコンは、導電型不純物を含んでもよく、導電型不純物の種類および濃度は、ダイオード４０、抵抗素子３３、およびゲート電極３０の間で互いに同一である必要はない。
【００２９】
上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００３０】
なお上記各実施の形態における導電型が入れ替えられた構成、すなわちｐ型とｎ型とが入れ替えられた構成を用いることもできる。また半導体素子としてはＩＧＢＴと異なる素子が設けられてもよく、たとえばＭＯＳＦＥＴなどのＭＩＳＦＥＴ(Metal  Insulator  Semiconductor  Field-Effect  Transistor)が設けられてもよい。ＭＯＳＦＥＴの構造としては、たとえば実施の形態２におけるｐ+C層９５（コレクタ層）が省略された構造を用いることができる。
【００３１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００３２】
２０  半導体素子、２１  エミッタ電極（第１の主電極）、２２  コレクタ電極（第２の主電極）、３０  ゲート電極、３１  ゲート端子、３２  テスト端子、３３  抵抗素子、４０  ダイオード、５０  ゲート絶縁膜、９０  半導体基板、１００  半導体装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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