(57)【特許請求の範囲】
【請求項１】
メモリ・デバイスにおけるデータ転送およびプログラミングのための方法であって、
元のデータをメモリ・アレイに転送するステップと、
追加の桁を前記元のデータに付加して、新しいプログラム・ワードを作成するステップと、
前記新しいプログラム・ワードを前記メモリ・アレイにプログラムするステップと、
を含み、
前記追加の桁が前記元のデータの複製ビットを含む、方法。
【請求項２】
前記元のデータが複数の論理ビットを含む、請求項１に記載の方法。
【請求項３】
前記新しいプログラム・ワードを形成するステップが、データ閾値電圧レベル・ウィンドウを大きくまたは小さくするための翻訳テーブルにアクセスするステップを含む、請求項１に記載の方法。
【請求項４】
前記元のデータを転送するステップが１つの論理ビットを転送するステップを含み、前記新しいプログラム・ワードをプログラムするステップが３つまたはそれ以上の論理ビットをプログラムするステップを含む、請求項１に記載の方法。
【請求項５】
前記元のデータを転送するステップが２つの論理ビットを転送するステップを含み、前記新しいプログラム・ワードをプログラムするステップが複数の論理ビットをプログラムするステップを含む、請求項１に記載の方法。
【請求項６】
前記新しいプログラム・ワードを形成するステップが前記メモリ・デバイスによって実行される、請求項１に記載の方法。
【請求項７】
前記メモリ・アレイが、選択されたメモリ・セルへのプログラムを行うための前記元のデータを、制御回路から受信するステップと、
最上位ビットとしての前記元のデータと、最下位ビットとしての追加のデータとを含む前記新しいプログラム・ワードを形成するステップと、
前記新しいプログラム・ワードを前記選択されたメモリ・セルにプログラムするステップと、
前記新しいプログラム・ワードのプログラムの成功を検証するステップと、
をさらに含む、請求項１に記載の方法。
【請求項８】
前記選択されたメモリ・セルを読み取るステップをさらに含み、前記最上位ビットのみが読み取られる、請求項７に記載の方法。
【請求項９】
前記選択されたメモリ・セルを読み取るステップをさらに含み、前記新しいプログラム・ワードのすべてのビットが読み取られ、前記最下位ビットが無視される、請求項７に記載の方法。
【請求項１０】
元のデータを転送するよう構成された、メモリ・デバイスの動作を制御するメモリ制御回路と、
前記メモリ制御回路に結合され、前記メモリ制御回路に応じて動作するメモリ・アレイであって、前記メモリ・アレイを構成する複数のメモリ・セルの各々は、前記元のデータのビット数よりも多い複数のビットを記憶可能であり、前記メモリ・アレイは、前記元のデータに追加のデータを付加して作成された新しいプログラム・ワードを用いてプログラムされるよう構成され、前記付加された追加のデータは前記元のデータのプログラムされた閾値電圧マージンを増加させる、メモリ・アレイと、
を含む、不揮発性メモリ・デバイス。
【請求項１１】
前記メモリ・アレイが、ＮＡＮＤアーキテクチャのメモリ・アレイである、請求項１０に記載のメモリ・デバイス。
【請求項１２】
前記メモリ制御回路が、前記付加された追加のデータと共にプログラムされた前記元のデータのみを読み取るよう構成された、請求項１０に記載のメモリ・デバイス。
【請求項１３】
前記メモリ制御回路が、前記プログラムされた元のデータを読み取り、前記付加された追加のデータを無視するよう構成された、請求項１０に記載のメモリ・デバイス。
【請求項１４】
前記メモリ制御回路が、選択されたメモリ・セルからデータを読み取り、前記読み取りデータを解釈するために、前記メモリ・セルから読み取られるデータと翻訳し戻される元のデータとの対応関係を示す翻訳テーブルにアクセスし、前記翻訳テーブルに応じて、前記読み取りデータを前記元のデータに翻訳し戻すようさらに構成された、請求項１０に記載のメモリ・デバイス。
【請求項１５】
前記メモリ・アレイが、ｎ個の元のデータ・ビットを受信し、前記追加のデータのｍ個のビットを付加し、ｎはｍと同じではない、請求項１０に記載のメモリ・デバイス。
【請求項１６】
前記メモリ制御回路が、ｎ個の元のデータ・ビットにｍ個の追加のデータ・ビットを付加して得られたｎ＋ｍ個のビットを、前記メモリ・アレイに転送する、請求項１０に記載のメモリ・デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にメモリ・デバイスに関し、特定の実施の形態では、本発明は不揮発性メモリ・デバイスに関する。
【背景技術】
【０００２】
メモリ・デバイスには、コンピュータまたはその他の電子装置内に、内部の、半導体、集積回路が含まれる。ランダム・アクセス・メモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ)、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）およびフラッシュ・メモリを含め様々な種類のメモリが多数存在する。
【０００３】
フラッシュ・メモリ・デバイスは、様々な電子的用途向けの不揮発性メモリとして開発され、普及している。フラッシュ・メモリ・デバイスは、典型的には、記憶密度を高め、信頼性を高め、かつ消費電力を抑えることができる１トランジスタ・メモリ・セルを使用する。フラッシュ・メモリは、パーソナル・コンピュータ、携帯情報端末（ＰＤＡ）、デジタル・カメラおよび携帯電話で一般的に用いられる。基本入出力システム（ＢＩＯＳ）などのプログラム・コードおよびシステム・データは、典型的には、パーソナル・コンピュータ・システムで使用するため、フラッシュ・メモリ・デバイスに記憶される。
【０００４】
コンピュータ・プロセッサの性能が向上するにつれ、プログラムや読み取りの信頼性に影響を及ぼすことなく、データ転送中のボトルネックとならないよう、コンピュータにおけるメモリの性能も向上するべきである。各メモリ・セルに記憶できるビット数を増やすことによって、フラッシュ・メモリ・アレイの密度も歴史的に増加しつつある。この結果、一定時間内にメモリ・アレイに転送されるデータ量も増加した。
【０００５】
上記の理由から、および本明細書を読み、そして理解すると、当業者にとって明らかになる下記のその他の理由から、メモリ・デバイス内のプログラムの信頼性に影響を与えることなく、データ転送速度を向上する必要がある。
【図面の簡単な説明】
【０００６】
【図１】データ転送方法を内蔵するメモリ・システムの１つの実施形態のブロック図である。
【図２】図１のメモリ・システムによる不揮発性メモリ・アレイの一部の１つの実施形態の概略図である。
【図３】閾値電圧レベルおよびそれに関連した固定基準ビット・パターンおよび割り当てられたデータ・ビット・パターンの表の１つの実施形態を示す図である。
【図４】メモリ・デバイスにおけるデータ転送およびプログラムの信頼性を向上させるための方法の１つの実施形態のフローチャートである。
【図５】閾値電圧レベルおよびそれに関連した固定基準ビット・パターンおよび割り当てられたデータ・ビット・パターンの表の代替の実施形態を示す図である。
【図６】閾値電圧レベルおよびそれに関連した固定基準ビット・パターンおよび割り当てられたデータ・ビット・パターンの表の別の代替の実施形態を示す図である。
【図７】閾値電圧レベルおよびそれに関連した固定基準ビット・パターンおよび割り当てられたデータ・ビット・パターンの表のさらに別の代替の実施形態を示す図である。
【図８】閾値電圧レベルおよびそれに関連した固定基準ビット・パターンおよび割り当てられたデータ・ビット・パターンの表のさらに別の代替の実施形態を示す図である。
【発明を実施するための形態】
【０００７】
以下、本発明を実施するための形態について、本発明の一部を構成し、本発明を実施し得る特定の実施形態を示す添付の図面を参照する。図面において、同様の符号は、いくつかの図面を通して実質的に類似の要素を示す。これらの実施形態は、当業者が本発明を実施できるよう、十分詳細に記載される。本発明の範囲から逸脱することなくその他の実施形態を実施してよく、構造的、論理的および電気的変更を行ってもよい。従って、以下の詳細な説明は、限定的な意味で解釈すべきでなく、本発明の範囲は、添付の特許請求の範囲と、その均等物によってのみ定義される。
【０００８】
図１は、メモリ・デバイス１００を含む記憶システム１２０の機能ブロック図を示す。メモリ・デバイス１００は、データ転送について本発明を理解するのに有用なメモリの機能を重視するよう簡略化されている。メモリ・デバイス１００は、外部システム・コントローラ１１０に連結される。コントローラ１１０は、マイクロプロセッサまたはその他の種類の制御回路であってもよい。
【０００９】
メモリ・デバイス１００は、図２に示し、以降で説明する不揮発性メモリ・セルのアレイなどの不揮発性メモリ・セルのアレイ１３０を含む。メモリ・アレイ１３０は、ワード・ライン行およびビット・ライン列の集合内に配列される。１つの実施形態では、メモリ・アレイ１３０の列は、メモリ・セルの連続した列で構成される。従来技術分野で周知のように、ビット・ラインに対するセルの接続状態により、アレイがＮＡＮＤアーキテクチャ、ＡＮＤアーキテクチャ、またはＮＯＲアーキテクチャであるかが決まる。
【００１０】
Ｉ／Ｏ回路１６０を介して提供されるアドレス信号をラッチするためのアドレスバッファ回路１４０が提供される。メモリ・アレイ１３０にアクセスするため、アドレス信号は行デコーダ１４４および列デコーダ１４６によって受信および復号される。当業者であれば本発明の説明から理解されるように、アドレス入力接続の数は、メモリ・アレイ１３０の密度およびアーキテクチャによって決まる。つまり、アドレスの数は、メモリ・セル数が増加し、かつバンクおよびブロックの数が増加するに伴い増加する。
【００１１】
メモリ・デバイス１００は、センスアンプ回路１５０を用いて、メモリ・アレイ列における電圧または電流の変化を感知することにより、メモリ・アレイ１３０内のデータを読み取る。１つの実施形態において、センスアンプ回路１５０はメモリ・アレイ１３０からデータ行を読み込み、ラッチするため連結される。Ｉ／Ｏ回路１６０は、複数のデータ接続１６２に渡って、コントローラ１１０とアドレス通信および双方向データ通信を行うために含まれる。書き込み回路１５５はデータをメモリ・アレイに書き込むために提供されている。
【００１２】
メモリ制御回路１７０は、プロセッサ１１０から制御接続１７２で提供される信号を復号化する。これらの信号は、データ読み込み、データ（プログラム）書き込み、消去動作を含む、メモリ・アレイ１３０での動作を制御するのに使用される。メモリ制御回路１７０は、状態機械、シーケンス制御装置またはメモリ制御信号を生成するためのその他の種類のコントローラであってもよい。１つの実施形態では、メモリ制御装置１７０は、プログラミングのために、メモリ・アレイ１３０にデータを転送するよう構成される。メモリ制御回路１７０はさらに、メモリ・アレイ１３０からデータを読み込むよう構成される。
【００１３】
図２は、以後説明するデータ転送方法の実施形態が動作する不揮発性メモリ・セルの連続した列を備えるＮＡＮＤアーキテクチャ・メモリ・アレイ２０１の一部の概略図を示す。以後の説明では、ＮＡＮＤメモリ・デバイスを参照しているが、本実施形態は、このようなアーキテクチャに制限されず、その他のメモリ・デバイス・アーキテクチャでも使用できる。
【００１４】
アレイは、連続列２０４、２０５などの列に配列された不揮発性メモリ・セル２０１（例：フローティング・ゲート）のアレイで構成される。セル２０１はそれぞれ、各連続列２０４、２０５において、ドレイン・ソース間で連結される。複数の連続列２０４、２０５にまたがるワード・ラインＷＬ０〜ＷＬ３１は、行内のメモリ・セルの制御ゲートをバイアスするために、該行内の各メモリ・セルの制御ゲートに接続される。ビット・ラインＢＬ１、ＢＬ２は、最終的に、特定のビット・ラインでの電流を感知することで、各セルの状態を検出するセンスアンプ（図示せず）に接続される。
【００１５】
メモリ・セルの各連続列２０４、２０５は、ソース選択ゲート２１６、２１７によってソース・ライン２０６に、およびドレイン選択ゲート２１２、２１３によってビット・ラインＢＬ１、ＢＬ２のそれぞれに連結される。ソース選択ゲート２１６、２１７は、それらの制御ゲートに連結されたソース選択ゲート制御ラインＳＧ（Ｓ）２１８によって制御される。ドレイン選択ゲート２１２、２１３は、ドレイン選択ゲート制御ラインＳＧ（Ｄ）２１４によって制御される。
【００１６】
各メモリ・セルは、シングル・レベル・セル（ＳＬＣ）またはマルチレベル・セル（ＭＬＣ）としてプログラムできる。各セルの閾値電圧（Ｖｔ）は、セル内に記憶されたデータを示す。例えば、ＳＬＣにおいて、０．５ＶのＶｔは、プログラムされたセルを示してもよく、一方で−０．５ＶのＶｔは消去されたセルを示してもよい。ＭＬＣは、それぞれが異なる状態を示す複数のＶｔ範囲を有していてもよい。マルチレベル・セルは、ビット・パターンをセル上に記憶された特定の電圧範囲に割り当てることで、従来のフラッシュ・セルのアナログ的性質を利用する。この技術により、セルに割り当てられた電圧範囲の量に応じて、セルごとに２つ以上のビットの記憶が可能となる。
【００１７】
ＭＬＣに割り当て可能な異なる状態の１つの実施形態を図３に示す。第１の列は、１つの特定のメモリ・デバイスに対する閾値電圧の範囲を構成する閾値電圧レベルを示す。この表は、０Ｖで始まり、０．２５Ｖずつ増分し、最大３．７５Ｖのプログラム・レベルに達する。
【００１８】
代替の実施形態では、異なる範囲の閾値電圧に基づいてその他の閾値電圧を使用できる。例えば、別のメモリ技術では、３．７５Ｖとは異なる最大電圧を有する可能性がある。また別のメモリ・デバイス技術では、より０．２５Ｖに近い閾値電圧レベルを使用し、さらに別のレベルを識別できる可能性がある。
【００１９】
第２の列は、メモリ・デバイスに対する異なる閾値電圧レベルそれぞれに対する、それぞれ区別できる４ビットの固定アナログ・デジタル変換器（ＤＡＣ）基準ビット・パターンを割り当てられた基準状態を示す。閾値電圧範囲の内、最低閾値電圧は、ビット・パターン「００００」に割り当てられ、正の最大閾値電圧は、論理「１１１１」となる。各ビットの変化は、閾値電圧が０．２５Ｖ増加したことを示す。
【００２０】
１つの実施形態では、基準固定ビット・パターンは、メモリ制御回路によって生成され、デジタル領域で動作する実施形態で使用される。言い換えると、読み取り動作がメモリ・アレイで実行されると、アレイは閾値電圧の代わりに、読み取られる各セルに対する４ビットの基準固定ビット・パターンの１つに対応する信号を出力する。アナログ領域で動作する代替の実施形態では、固定デジタルＤＡＣビット・パターンの代わりに、読み取られる各メモリ・セルの実際の閾値電圧が出力される。
【００２１】
図３の実施形態では、「１１１１」によって表されるプログラムされた状態は、メモリ・ブロックのメモリ・セルに対する最大プログラム閾値電圧レベルに対応し、プログラム可能なウィンドウの上部を表す。ビット・パターン「００００」は、メモリ・ブロックの消去されたレベルに対応し、プログラム可能なウィンドウの下部を表す。
【００２２】
図３の表の第３の列は、転送されるＭＳＢ書き込みデータを示す。図示された例では、ＭＳＢフィールドは、２つのビットで構成される。代替の実施形態では、その他のビット数を使用できる。
【００２３】
メモリ・デバイスのデータ・プログラム速度を向上させるために、２つのビットのみがメモリ・コントローラから各セルでプログラミングを行うためにメモリ・アレイに転送される。転送されるビット数を減らすことで、データを転送するのに必要とされるクロック・サイクル数が減り、これによって、データ速度が向上する。
【００２４】
しかし、データの４つのビットを記憶するよう構成されたセルに、２つのビットのみをプログラミングすると、読み取りアルゴリズムは、記憶されたデータが最上位ビット（ＭＳＢ）なのか、または最下位ビット（ＬＳＢ）なのかを識別しなくなる。従って、データ転送およびプログラム実施形態では、最初の２つのビットにさらに２つのビットを「プレース・ホルダー」として追加する。次にこれら４つのビットは、選択されたメモリ・セル（単数または複数）にプログラムされる。
【００２５】
１つの実施形態において、論理「００」は、データの各２つのビットに追加される。例えば、論理「０１」がプログラムされると、メモリ・コントローラは「０１」をメモリ・アレイに転送し、次にメモリ・アレイが「０１００」を選択されたメモリ・セルにプログラムする。次に読み取りアルゴリズムが、後でＭＳＢ「０１」のみを読み取り、ＬＳＢが関係ないことを知る。表の第４の列は、第３の列のＭＳＢフィールドに追加されるＬＳＢデータ・フィールドを示す。追加されたデータは、図示される実施形態では、ＭＳＢデータのミラーとなっている。
【００２６】
図３の表の第５の列は、メモリ・セルに書き込まれるＭＳＢ＋ＬＳＢデータを示す。データは、個々のデータがセルにプログラムされる場合にメモリ・セルがプログラムされるプログラム検証閾値レベルを含む表に配列される。例えば、データ「０１０１」がメモリ・セルにプログラムされる場合、メモリ・セルは閾値電圧１．２５Ｖにプログラムされる。データ「１０１０」がメモリ・セルにプログラムされる場合、メモリ・セルは閾値電圧２．５０Ｖにプログラムされる。同様に、データ「１１１１」がプログラムされる場合、メモリ・セルは閾値電圧３．７５Ｖにプログラムされる。
【００２７】
表はまた、第３の列の転送された書き込みデータと、メモリ・セルに実際にプログラムされるＭＳＢ＋ＬＳＢデータとの間の閾値電圧の差を示す。例えば、４ビットのメモリ・セルに「１０」とプログラムしたい場合、このデータには、閾値電圧２．００Ｖが割り当てられる。実際にメモリ・セルに書き込まれるデータの４つのビット（ＭＳＢ＋ＬＳＢデータ）は、閾値電圧レベル２．５０Ｖを有する「１０１０」となる。閾値電圧におけるこの差は、元のデータ（つまり、「１０」）が、セルの閾値電圧が２．００Ｖを下回ることで失われる前に、記憶した電荷においてメモリ・セルが失ってもよい０．５０Ｖの「バッファ」を提供する。
【００２８】
プログラムされたメモリ・セルのフローティング・ゲートが、フローティング・ゲートのデータ保持特性において障害を発生する可能性のあるイオン注入時に発生する複数の形態の電荷損失を経験する場合があることが、先行技術においてよく知られている。電荷損失のシナリオには、シングル・ビット電荷損失、内因性電荷損失および急速電荷損失が含まれる。
【００２９】
シングル・ビット電荷損失とは、電子の漏出を示すメモリ・セルの障害の結果である。この漏出は、電圧または高温によるストレスによって加速化し、データ保持の劣化が生じる可能性がある。
【００３０】
内因性電荷損失とは、プログラム・パルス後に、トンネル酸化物に最も近いフローティング・ゲートから電子が即時漏出することである。最初に閉じ込められた電荷により、セルＶｔが、フローティング・ゲートにプログラムした電圧よりも高い値に見えるようになる。次にプログラム後に、これらの電子の漏出によって、閾値電圧が一度だけ動く。
【００３１】
急速電荷損失もプログラム・パルス後に即時のＶｔの動きを生じさせる。急速電荷損失は、プログラム・パルスがチャンネル領域に戻った後に、電子がトンネル酸化物層に閉じ込められた結果生じる。セルが検証動作を通過すると、プログラムされた閾値電圧は、トンネル酸化物に閉じ込められた電荷によってより高い値に見えるようになる。プログラム動作完了後、セルが読み取られると、セルは、トンネル酸化物内の電荷がチャンネル領域に漏出するため、プログラム検証動作中に得られたＶｔよりも低いＶｔを有する。
【００３２】
図３の表の第６の列は、関連する閾値電圧レベルと共に、正しいＭＳＢデータ（ＭＳＢ＋ＬＳＢ）に対する最悪の事態のデータ読み取りを示す。例えば、「１０００」が選択されたメモリ・セルから読み取られると、そのデータは閾値電圧レベル２．００Ｖと関連付けられる。この列は、閾値電圧が、電荷損失のために減少したが、正しいＭＳＢデータにはいまだ影響がないことを示す。ＬＳＢフィールドがプログラムされた「１０」から「００」まで減少しているが、ＭＳＢフィールドのみ読み取られるため、このフィールドは関係ない。
【００３３】
第７の列は、読み取り回路に戻された実際のデータを示す。このデータは、選択されたセルからの読み取りデータのＭＳＢである。「１０００」を読み取る際に、ＬＳＢフィールドが無視されるため、ＭＳＢフィールド「１０」は実際に転送されるデータとなる。
【００３４】
図４は、メモリ・デバイス内でのデータ転送を向上させる方法の１つの実施形態のフローチャートを示す。図４の実施形態は、図１に図示されるように、データのプログラムや読み取りの信頼性に影響を及ぼすことなく、メモリ制御回路１７０からメモリ・アレイ１３０へのデータの転送速度を向上させる。
【００３５】
この方法は、メモリ・コントローラが１つまたは複数のＭＳＢデータ・ビットをプログラムのためにメモリ・アレイに転送する際に開始される（４０１）。メモリ・アレイはデータを受信し、ＬＳＢフィールドに追加のビットを付加する（４０３）。前述の通り、１つの実施形態では、プログラムすべき元のデータの複製である２つのビットを付加できる。別の実施形態では、２つの論理ゼロ・ビットを付加できる。
【００３６】
別の実施形態においては、プログラムすべき元のデータに３つ以上のビットを付加できる。例えば、「００」または元のＭＳＢデータのミラーのいずれかが元の２つのＭＳＢデータ・ビットに付加された場合、論理「０」または論理「１」の追加の「５番目のビット」を、データ文字列の最後に付加できる。これにより大きい電荷損失環境の場合に、さらに大きい閾値電圧マージンが得られる。
【００３７】
次にメモリ・アレイは、選択されたメモリ・セルに対して、付加されたビット（ＭＢＳ＋ＬＳＢ）を有する新たに生成されたデータ・ワードをプログラムする（４０５）。これは、検証パルスの後に従うプログラム・パルスによって達成される。プログラム・パルスは１４Ｖ〜１６Ｖ辺りで開始でき、検証動作が失敗するたびに増加していく。
【００３８】
検証パルスは、典型的には、選択されたメモリ・セルがオンになり、電流が選択されたセルに連結されたビット・ライン上を流れるまで増えるランプ電圧パルスである。セルがオンになる電圧は、フローティング・ゲートがプログラムされる閾値電圧である。これがターゲット電圧よりも低い場合、検証動作が失敗しており、別のプログラム・パルスが生成される。プログラム／検証動作は、メモリ・セルが検証を通過させるか、または一定の数のプログラム・パルスが生成されるまで繰り返され、選択されたセルはまだプログラムされない。この場合、エラー状態にフラグが立つ。
【００３９】
プログラムされたメモリ・セルが読み取られると、元のデータでプログラムされたＭＳＢのみが読み取られる（４０７）。代替の実施形態では、ＬＳＢビットが読み取られるが、以後の処理中に破棄される。
【００４０】
図５〜７は、図３の表の代替の実施形態を示す。これらの異なる実施形態は、結果的に付加された追加データ、書き込まれたデータ、および転送される読み取りデータとともに、可能なその他の書き込みデータを示す。
【００４１】
図３の実施形態のように、第１の列は、１つの特定のメモリ・デバイスに対する閾値電圧の範囲を構成する閾値電圧レベルを示す。第２の列は、メモリ・デバイスに対する異なる閾値電圧レベルそれぞれに対する、区別できる４ビットの固定デジタル・アナログ変換器（ＤＡＣ）基準ビット・パターンが割り当てられた基準状態を示す。
【００４２】
図５および６の第３の列は、ＭＳＢが単一論理ビットであるため、これらがＳＬＣ装置であることを示す。残りの列は、付加された追加データ、プログラム検証レベルで書き込まれたデータ、最悪の事態におけるデータ読み取り変化、および図３を参照して説明されるように、転送される読み取りデータを示す。
【００４３】
図７の実施形態は、図３の実施形態のようなＭＬＣ装置であり、同じ書き込みデータ、付加された追加データ、従って、図３の実施形態の場合と同じ書き込まれたデータ（ＭＳＢ＋ＬＳＢ）を使用する。しかし、図７の列６は、正しいＭＳＢに対して許容できる、考えられるデータ読み取り変化を示す。列７は、転送される読み取りデータ（ＭＳＢ）を示す。
【００４４】
図８は、閾値電圧レベルおよびそれらに関連する固定基準ビット・パターンおよび割り当てられたデータ・ビット・パターンの表の別の代替の実施形態を示す。図７の実施形態のように、図８の最初の３つの列は、閾値電圧基準、固定ＤＡＣビット・パターン（固定基準ワード）およびメモリに書き込まれるデータを示す。
【００４５】
しかし、本実施形態において、「０１」データを解釈するために、５ＬＳＢウィンドウが使用される。解釈のＬＳＢウィンドウが大きくなるにつれ、それらの特定のデータ・ビットに対する誤差のマージンも増える。解釈ウィンドウは、記憶される実際のデータに対し翻訳テーブルを使用して、より大きくまたは小さくできる。
【００４６】
図８の実施形態は、１Ｖ〜２Ｖの必要な閾値電圧の範囲におけるより多くのかく乱を補償するための「０１」に対するより大きい誤差マージンを提供する。「１０」データは、４ＬＳＢウィンドウを用いて解釈される。
【００４７】
第５の列は、プログラム後に読み取ることができる、考えられる実際のデータを示す。この列は、かく乱状態により、プログラムされたデータ・ワードが変更された場合に、読み取られる場合のあるデータを示す。第６の列は、翻訳後に読み戻された、解釈されたデータを示す。
【００４８】
図８に示す実施形態は、書き込みデータおよび異なる読み取りデータのための翻訳テーブルを示す。代替の実施形態では、翻訳テーブルは同じであってもよい。言い換えると、第４の列（つまり、書き込み翻訳テーブル）および第６の列（つまり、読み取り翻訳テーブル）は同じデータまたは異なるデータのいずれであってもよい。
【００４９】
別の実施形態では、ＭＳＢおよびＬＳＢのいずれにおいても、データ文字列全体がプログラムされる別のデジタル・パターンに翻訳できる。従って、翻訳テーブルは、レベル間で必要とされるかく乱保護に応じて、データ閾値電圧レベル・ウィンドウを開くか、または閉じるのに使用できる。記憶されたデータパターンが読み取られると、元のデータに読み取りパターンを翻訳して戻すのに、翻訳テーブルにアクセスされる。
【００５０】
結論
要するに、１つまたは複数の実施形態は、新たなプログラム・ワードを形成するために、プログラムされるターゲット・データに追加の桁を付加する。追加ビットは、元のデータによって表される閾値電圧と、データの損失によって表される次に低い閾値電圧との間に、より大きなマージンを提供する。
【００５１】
メモリが、ｎ個のビットを受信し、ｍ個のビットを付加して、ｎ＋ｍ個のビットを有する新しいワードを生成してもよく、または制御回路が、元のデータに追加のビットを付加してもよい。ｎおよびｍのビット長は同じである必要はない。付加されたビットは、元のデータパターンに応じて異なっていてもよい。元のビットに異なる追加ビットを付加することで、メモリまたは制御回路のいずれかが、データ閾値電圧レベル間のウィンドウを開いたり、閉じたりすることができる。異なるビットを付加することによって、閾値分布が広がるか、または狭くなってもよい。
【００５２】
本明細書において、特定の実施形態を図示および説明しているが、当業者であれば、本明細書に示した具体的な実施形態に対して、同一の目的を達成できると予想される任意の配列を代替させうることは理解されよう。当業者には、本発明を様々に適用できることも明らかであろう。従って、本出願の意図するところは、本発明のどのような適用または変形をも包含するものであるということである。また、本発明は以下の特許請求の範囲およびその均等物によってのみ定義されるものであるということも明白に意図されている。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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