(57)【特許請求の範囲】
【請求項１】
複数のビット線と、複数のサブワード線と、前記ビット線と前記サブワード線との交点に配置された複数のメモリセルとを含むメモリセルアレイと、
前記複数のビット線のうち対をなすビット線対の一方を第１の電位に駆動する第１の駆動回路と、前記ビット線対の他方を前記第１の電位よりも高い第２の電位に駆動する第２の駆動回路と、前記ビット線対を同電位にイコライズするイコライズ回路とを含むセンスアンプと、
前記第１の電位から前記第１の電位よりも高い第３の電位までの振幅を有するイコライズ信号及びタイミング信号を生成するタイミング制御回路と、
前記イコライズ信号のレベルを前記第２及び第３の電位よりも高い第４の電位にレベル変換し、レベル変換された前記イコライズ信号を前記イコライズ回路に供給するイコライズ制御回路と、
前記タイミング信号に基づいて前記サブワード線を制御するワードドライバと、を備え、
前記ワードドライバは、前記第４の電位のレベルに応じて前記サブワード線の動作タイミングを変化させるタイミング調整部を含むことを特徴とする半導体装置。
【請求項２】
前記タイミング調整部は、前記タイミング信号のレベルを前記第４の電位にレベル変換する第１のレベル変換回路を含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ワードドライバは、前記タイミング信号に基づいてメインワード信号を生成するメインワードドライバと、少なくとも前記メインワード信号に基づいて前記サブワード線を駆動するサブワードドライバとを含み、
前記メインワードドライバは、前記第１のレベル変換回路と、前記第１のレベル変換回路によってレベル変換された前記タイミング信号のレベルを前記第４の電位よりも高い第５の電位にレベル変換する第２のレベル変換回路と、前記第２のレベル変換回路によってレベル変換された前記タイミング信号に基づいて前記第１の電位から前記第５の電位までの振幅を有する前記メインワード信号を生成する論理回路とを含む、ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記サブワードドライバは、前記メインワード信号が前記第１の電位である場合に活性化されて前記サブワード線を前記第５の電位に駆動することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記サブワードドライバは、前記メインワード信号が前記第５の電位である場合に非活性化されて前記サブワード線を前記第１の電位よりも低い第６の電位に駆動することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記タイミング信号は、この順に遷移する第１及び第２のタイミング信号を含み、
前記サブワードドライバは、前記第１のタイミング信号の遷移に応答して前記サブワード線を前記第１の電位に駆動する第１のトランジスタと、前記第２のタイミング信号の遷移に応答して前記サブワード線を前記第６の電位に駆動する第２のトランジスタを有することを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記タイミング信号は、前記第２のタイミング信号よりも遅れて遷移する第３のタイミング信号をさらに含み、
前記サブワードドライバは、前記第３のタイミング信号の遷移に応答して前記サブワード線を前記第６の電位に駆動する第３のトランジスタをさらに備えることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第３のタイミング信号は、前記第２のタイミング信号を遅延させることによって生成されることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記イコライズ回路は、前記ビット線対の一方と他方との間に接続され、ゲート電極にレベル変換された前記イコライズ信号を受けるＮチャンネル型のＭＯＳトランジスタを含むことを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記第４の電位は外部から供給される電位であり、前記第２及び第３の電位は、前記第４の電位を降圧することにより生成された内部電位であることを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
ビット線対と、
メインワード線と、
サブワード線と、
前記ビット線対に対応して設けられたイコライズ回路と、
前記イコライズ回路にイコライズ信号を供給するイコライズ制御回路であって、当該イコライズ制御回路は、外部から供給される第１の電源電位と実質的に等しい電圧レベルの前記イコライズ信号を前記イコライズ回路に供給し前記イコライズ回路を活性化する前記イコライズ制御回路と、
前記メインワード線を駆動するメインワードドライバであって、前記第１の電源電位を動作電圧の一方側として動作する第１の回路部を含むメインワードドライバと、
前記メインワード線のレベルに基づいて前記サブワード線を駆動するサブワードドライバと、
第１のタイミング信号及び前記第１のタイミング信号に続いて第２のタイミング信号を発生するタイミング制御回路と、を備え、
前記メインワードドライバは前記第１のタイミング信号に応じて前記メインワード線を非活性化し、前記イコライズ制御回路は前記第２のタイミング信号に応じて前記イコライズ信号を活性化することを特徴とする半導体記憶装置。
【請求項１２】
前記第１の電源電位よりも電位レベルの低い第２の電源電位及び前記第１の電源電位よりも電位レベルの高い第３の電源電位を発生する電源回路をさらに備え、
前記メインワードドライバは、前記第２の電源電位を動作電圧の一方側として動作する第２の回路部と前記第３の電源電位を動作電圧の一方側として動作する第３の回路部とを含むことを特徴とする請求項１１に記載の半導体記憶装置。
【請求項１３】
前記第１の回路部は、前記第２の回路部から供給される第１の出力信号を受け取り、当該第１の出力信号に応じた第２の出力信号を前記第３の回路部に供給し、前記第３の回路部は、前記第２の出力信号に応じて前記メインワード線を駆動することを特徴とする請求項１２に記載の半導体記憶装置。
【請求項１４】
前記イコライズ回路は、中間電位を受け取るノードと、前記ビット線対の一方のビット線と前記ノードとの間に接続された第１のトランジスタと、前記ビット線対の他方のビット線と前記ノードとの間に接続された第２のトランジスタと、前記ビット線対の前記一方のビット線と前記ビット線対の前記他方のビット線との間に接続された第３のトランジスタとを含み、前記第１、第２、及び、第３のトランジスタの制御端子には、前記イコライズ信号が共通に供給されることを特徴とする請求項１１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特にセンスアンプにイコライズ回路が設けられた半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体メモリは、リード動作によって一対のビット線間に生じた電位差をセンスアンプによって増幅することにより、メモリセルに保持されているデータが読み出される。センス動作を行うためには、一対のビット線をあらかじめ同電位にプリチャージしておく必要があり、通常は、高電位（ＶＡＲＹ）に駆動されたビット線と低電位（ＶＳＳ）に駆動されたビット線をイコライズ回路によって短絡することによってプリチャージを行う方式が一般的に用いられている。この場合、プリチャージレベルはＶＡＲＹとＶＳＳの中間電位（ＶＢＬＰ）となる。
【０００３】
近年においては、消費電力を低減すべく半導体装置の内部電圧が低電圧化されている。このため、イコライズ回路によって一対のビット線を短絡する際、イコライズ回路を構成するトランジスタのゲートソースドレイン間電圧が不足し、イコライズ動作に時間がかかるという問題があった。例えば、内部電位ＶＰＥＲＩを１．０Ｖとし、プリチャージレベルＶＢＬＰを０．５Ｖとすると、イコライズ回路を構成するトランジスタのゲートソース間電圧（ＶＰＥＲＩ−ＶＢＬＰ）は０．５Ｖとなり、十分なオン電流を確保することが困難となる。
【０００４】
これを解決するためには、特許文献１に記載されているように、イコライズ回路を構成するトランジスタをより高電位で駆動する方法が考えられる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−１３２６７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載された半導体装置ではイコライズ信号に昇圧電位を用いていることから、回路規模が大きくなるばかりでなく消費電力が増大するという問題が生じる。回路規模や消費電力の増大を抑制するためには、イコライズ信号に外部電位ＶＤＤを直接用いる方法がある。しかしながら、この場合、外部電位ＶＤＤの電圧条件によりイコライズ信号のタイミングが変動し、その結果、内部電位で制御され外部電位ＶＤＤの電圧条件の影響が相対的に小さいワード線を制御する信号とイコライズ信号とのタイミング調整が困難となり、場合によってはワード線をリセットする前にイコライズ動作を開始してしまうことが考えられる。
【課題を解決するための手段】
【０００７】
本発明の一側面による半導体装置は、複数のビット線と、複数のサブワード線と、前記ビット線と前記サブワード線との交点に配置された複数のメモリセルとを含むメモリセルアレイと、前記複数のビット線のうち対をなすビット線対の一方を第１の電位に駆動する第１の駆動回路と、前記ビット線対の他方を前記第１の電位よりも高い第２の電位に駆動する第２の駆動回路と、前記ビット線対を同電位にイコライズするイコライズ回路とを含むセンスアンプと、前記第１の電位から前記第１の電位よりも高い第３の電位までの振幅を有するイコライズ信号及びタイミング信号を生成するタイミング制御回路と、前記イコライズ信号のレベルを前記第２及び第３の電位よりも高い第４の電位にレベル変換し、レベル変換された前記イコライズ信号を前記イコライズ回路に供給するイコライズ制御回路と、前記タイミング信号に基づいて前記サブワード線を制御するワードドライバと、を備え、前記ワードドライバは、前記第４の電位のレベルに応じて前記サブワード線の動作タイミングを変化させるタイミング調整部を含むことを特徴とする。
【０００８】
本発明の他の側面による半導体装置は、ビット線対と、ワード線と、前記ビット線対に対応して設けられたイコライズ回路と、前記イコライズ回路にイコライズ制御信号を供給するイコライズ制御回路であって、当該イコライズ制御回路は、外部から供給される第１の電源電位と実質的に等しい電圧レベルの前記イコライズ信号を前記イコライズ回路に供給し前記イコライズ回路を活性化する前記イコライズ制御回路と、前記ワード線を駆動するワード線駆動回路であって、当該ワード線駆動回路は、前記第１の電源電位を動作電圧の一方側として動作する第１の回路部を備えることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、イコライズ信号のレベルに応じてサブワード線の動作タイミングを変化させていることから、イコライズ信号のレベルが変化した場合であっても、イコライズ動作の開始タイミングとサブワード線のリセットタイミングを連動させることが可能となる。これにより、外部電位（ＶＤＤ）のようにレベルが変化しうる電位をそのままイコライズ信号に使用することが可能となり、この場合にはイコライズ信号用の昇圧回路も不要となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の好ましい実施形態による半導体装置の構成を示すブロック図である。
【図２】センスアンプＳＡの回路図である。
【図３】センスアンプ駆動回路６３の回路図である。
【図４】イコライズ制御回路６４の回路図である。
【図５】メインワードドライバ３０の回路図である。
【図６】サブワードドライバ４０の回路図である。
【図７】半導体装置１０の動作を説明するためのタイミング図である。
【図８】第２の実施形態によるメインワードドライバ３０の回路図である。
【図９】図８に示したメインワードドライバ３０の動作を説明するためのタイミング図である。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１２】
図１は、本発明の好ましい実施形態による半導体装置の構成を示すブロック図である。図１においては、主にロウ系のアクセス回路部分を示しており、カラム系のアクセス回路部分については省略されている。
【００１３】
図１に示すように、本実施形態による半導体装置１０は、外部端子としてアドレス端子１１、コマンド端子１２、データ端子１３及び電源端子１４，１５を備えている。
【００１４】
アドレス端子１１は、外部からアドレス信号ＡＤＤが入力される端子であり、入力されたアドレス信号ＡＤＤはアドレスデコーダ２０に供給される。アドレスデコーダ２０はアドレス信号ＡＤＤをプリデコードする回路であり、アドレス信号ＡＤＤの一部をデコードした結果をマット選択信号ＭＡＴとして出力し、アドレス信号ＡＤＤの他の一部をデコードした結果をメインワード線選択信号ＭＷとして出力し、アドレス信号ＡＤＤのさらに他の一部をデコードした結果をサブワード線選択信号ＦＸＴ，ＦＸＢとして出力する。これらの信号のうち、マット選択信号ＭＡＴ及びメインワード線選択信号ＭＷについてはメインワードドライバ３０に供給され、サブワード線選択信号ＦＸＴ，ＦＸＢについてはサブワードドライバ４０に供給される。また、マット選択信号ＭＡＴは、センスアンプ駆動回路６３及びイコライズ制御回路６４にも供給される。本発明においては、メインワードドライバ３０及びサブワードドライバ４０を纏めて単にワードドライバＷＤと呼ぶことがある。
【００１５】
メインワードドライバ３０は、マット選択信号ＭＡＴ及びメインワード線選択信号ＭＷに基づいてメインワード信号ＭＷＬＢを生成する回路である。一方、サブワードドライバ４０は、サブワード線選択信号ＦＸＴ，ＦＸＢ及びメインワード信号ＭＷＬＢに基づいてサブワード線ＳＷＬを駆動する回路である。
【００１６】
サブワード線ＳＷＬは、メモリセルアレイ５０の内部においてＸ方向に複数設けられている。また、メモリセルアレイ５０の内部には、Ｙ方向に複数のビット線ＢＬが設けられており、サブワード線ＳＷＬとビット線ＢＬとの交点にメモリセルＭＣが配置されている。複数のビット線ＢＬのうち対をなすビット線ＢＬＴ，ＢＬＢは、対応するセンスアンプＳＡに接続されている。センスアンプＳＡは、ビット線ＢＬＴ，ＢＬＢに生じている電位差を増幅する回路である。
【００１７】
コマンド端子１２は、コマンド信号ＣＭＤが入力される端子であり、入力されたコマンド信号ＣＭＤはコマンドデコーダ６１に供給される。コマンドデコーダ６１は、コマンド信号ＣＭＤに基づいて各種内部コマンドを生成する回路である。図１には内部コマンドのうち、内部アクティブコマンドＩＡＣＴが示されている。内部アクティブコマンドＩＡＣＴは、コマンド信号ＣＭＤがアクティブコマンドを示している場合に活性化される内部コマンドである。
【００１８】
内部アクティブコマンドＩＡＣＴはタイミング制御回路６２に供給される。タイミング制御回路６２は、内部アクティブコマンドＩＡＣＴに応答してタイミング信号Ｒ０，Ｒ１，Ｒ２をこの順に活性化させるとともに、センスイネーブル信号ＳＡＥ及びイコライズ信号ＥＱＢをこの順に活性化させる回路である。タイミング信号Ｒ０，Ｒ１，Ｒ２はアドレスデコーダ２０及びメインワードドライバ３０に供給され、これら回路の動作タイミングを規定する。また、センスイネーブル信号ＳＡＥはセンスアンプ駆動回路６３に供給され、イコライズ信号ＥＱＢはイコライズ制御回路６４に供給される。
【００１９】
センスアンプ駆動回路６３は、センスイネーブル信号ＳＡＥに応答してセンスアンプ駆動信号ＳＡＰ，ＳＡＮを出力する回路である。センスアンプ駆動信号ＳＡＰ，ＳＡＮはセンスアンプＳＡを活性化させるための駆動信号である。また、イコライズ制御回路６４は、イコライズ信号ＥＱＢに応答してイコライズ信号ＥＱＴを出力する回路である。イコライズ信号ＥＱＴは複数のビット線ＢＬのうち対をなすビット線ＢＬＴ，ＢＬＢの電位を実質的に同一にするイコライズ動作を実行するための信号であり、後述するように、イコライズ信号ＥＱＢに対してレベル変換がされている。
【００２０】
センスアンプＳＡによって増幅されたリードデータは、メインアンプ７１を介して入出力回路７２に供給される。メインアンプ７１は、ＶＳＳ電位（第１の電位）からＶＡＲＹ電位（第２の電位）までの振幅を有するリードデータを増幅し、ＶＳＳ電位（第１の電位）からＶＰＥＲＩ電位（第３の電位）までの振幅に変換する機能を有する。また、入出力回路７２は、ＶＳＳ電位（第１の電位）からＶＰＥＲＩ電位（第３の電位）までの振幅を有するリードデータをさらに増幅し、ＶＳＳ電位（第１の電位）からＶＤＤ電位（第４の電位）までの振幅に変換する機能を有する。
【００２１】
これらの電位は電源回路８０によって生成される。電源回路８０は、ＶＤＤ電位が供給される電源端子１４及びＶＳＳ電位が供給される電源端子１５に接続されており、これらの電位に基づいて各種内部電位を生成する。電源回路８０によって生成される内部電位には、上述したＶＡＲＹ電位（第２の電位）及びＶＰＥＲＩ電位（第３の電位）のほか、ＶＰＰ電位（第５の電位）及びＶＫＫ電位（第６の電位）が含まれる。また、電源端子１４，１５から供給されるＶＤＤ電位（第４の電位）及びＶＳＳ電位（第１の電位）も電源回路８０から出力される。これら電位の関係は、
ＶＫＫ＜ＶＳＳ＜ＶＡＲＹ≒ＶＰＥＲＩ＜ＶＤＤ＜ＶＰＰ
である。したがって、ＶＡＲＹ及びＶＰＥＲＩについてはＶＤＤ電位を降圧することにより生成され、ＶＰＰについてはＶＤＤ電位を昇圧することにより生成される。また、ＶＫＫは、ＶＳＳ電位を負方向に昇圧することにより生成される。
【００２２】
これらの電位のうち、ＶＤＤについては外部電位であることから変動が生じうる。しかも、使用可能なＶＤＤのレベルが広いワイドレンジ製品においては、外部から与えられるＶＤＤのレベル自体が使用状態によって変化する。ＶＳＳも外部電位であるが、通常は接地レベルに設定されることから変動はほとんど生じない。
【００２３】
電源回路８０から出力される各電位は、それぞれ対応する回路ブロックに供給される。具体的には、アドレスデコーダ２０、コマンドデコーダ６１、タイミング制御回路６２、メインアンプ７１などの大部分の周辺回路にはＶＰＥＲＩ電位が供給され、これら回路ブロックはＶＰＥＲＩ電位とＶＳＳ電位との間の電圧を電源として動作する。したがって、これらの回路ブロックが入出力する信号の振幅は、ＶＳＳ電位からＶＰＥＲＩ電位までの振幅を有している。
【００２４】
これに対し、一部の回路にはＶＰＥＲＩ電位とともに、或いは、ＶＰＥＲＩ電位の代わりにＶＡＲＹ、ＶＤＤ又はＶＰＰ電位が供給される。例えば、アドレスデコーダ２０にはＶＰＥＲＩ電位のみならずＶＰＰ電位が供給され、メインワードドライバ３０にはＶＤＤ電位及びＶＰＰ電位が供給され、サブワードドライバ４０にはＶＫＫ電位が供給される。また、センスアンプ駆動回路６３にはＶＡＲＹ電位が供給され、イコライズ制御回路６４にはＶＤＤ電位が供給される。
【００２５】
図２は、センスアンプＳＡの回路図である。
【００２６】
図２に示すように、センスアンプＳＡは、一対の入出力ノードａ，ｂがビット線ＢＬＴ，ＢＬＢにそれぞれ接続されたフリップフロップ回路１００と、ビット線ＢＬＴ，ＢＬＢを同電位にイコライズするイコライズ回路１３０とを含んでいる。フリップフロップ回路１００は、クロスカップルされたＰチャンネル型ＭＯＳトランジスタＰ１，Ｐ２からなる駆動回路１１０と、クロスカップルされたＮチャンネル型ＭＯＳトランジスタＮ１，Ｎ２からなる駆動回路１２０とを備える。
【００２７】
駆動回路１１０のコモンソースｃにはセンスアンプ駆動信号ＳＡＰが供給され、駆動回路１２０のコモンソースｄにはセンスアンプ駆動信号ＳＡＮが供給される。センスアンプ駆動信号ＳＡＰは活性化時においてＶＡＲＹ電位となる信号であり、センスアンプ駆動信号ＳＡＮは活性化時においてＶＳＳ電位となる信号である。したがって、駆動回路１１０はビット線ＢＬＴ，ＢＬＢの一方をＶＡＲＹ電位に駆動し、駆動回路１２０はビット線ＢＬＴ，ＢＬＢの他方をＶＳＳ電位に駆動する役割を果たす。
【００２８】
また、イコライズ回路１３０は、ビット線ＢＬＴ，ＢＬＢ間に接続されたＮチャンネル型ＭＯＳトランジスタＮ３と、ビット線ＢＬＴ，ＢＬＢ間に直列接続されたＮチャンネル型ＭＯＳトランジスタＮ４，Ｎ５と備え、これらトランジスタＮ３〜Ｎ５のゲート電極にはイコライズ信号ＥＱＴが供給される。トランジスタＮ４とトランジスタＮ５の接続点ｅには中間電位ＶＢＬＰが供給されている。中間電位ＶＢＬＰは、ＶＡＲＹ電位とＶＳＳ電位との中間電位である。したがって、イコライズ信号ＥＱＴがハイレベルに活性化すると、ビット線ＢＬＴ，ＢＬＢは中間電位ＶＢＬＰにイコライズされる。
【００２９】
図３は、センスアンプ駆動回路６３の回路図である。
【００３０】
図３に示すように、センスアンプ駆動回路６３は、センスイネーブル信号ＳＡＥ及びマット選択信号ＭＡＴの両方がハイレベルに活性化したことに応答して導通するＰチャンネル型ＭＯＳトランジスタＰ１０及びＮチャンネル型ＭＯＳトランジスタＮ１０からなる。トランジスタＰ１０のソースにはＶＡＲＹ電位が供給され、トランジスタＮ１０のソースにはＶＳＳ電位が供給されている。このため、センスイネーブル信号ＳＡＥによってこれらトランジスタＰ１０，Ｎ１０がオンすると、センスアンプ駆動信号ＳＡＰはＶＡＲＹ電位に駆動され、センスアンプ駆動信号ＳＡＮはＶＳＳ電位に駆動される。
【００３１】
図４は、イコライズ制御回路６４の回路図である。
【００３２】
図４に示すように、イコライズ制御回路６４は、Ｐチャンネル型ＭＯＳトランジスタＰ１１及びＮチャンネル型ＭＯＳトランジスタＮ１１からなるインバータ回路である。トランジスタＰ１１のソースにはＶＤＤ電位が供給され、トランジスタＮ１１のソースにはＶＳＳ電位が供給されている。このため、イコライズ信号ＥＱＢ及びマット選択信号ＭＡＴのいずれか一方がローレベルになると、イコライズ制御回路６４の出力であるイコライズ信号ＥＱＴはＶＤＤ電位となる。上述の通り、イコライズ信号ＥＱＢを生成するタイミング制御回路６２はＶＰＥＲＩ電位を電源として用いていることから、イコライズ信号ＥＱＢの振幅はＶＳＳからＶＰＥＲＩであるのに対し、イコライズ信号ＥＱＴの振幅はＶＳＳからＶＤＤに拡大される。つまり、イコライズ制御回路６４は、イコライズ信号ＥＱＢをレベル変換するレベル変換回路として機能する。
【００３３】
イコライズ制御回路６４によってイコライズ信号をレベル変換しているのは、図２に示したイコライズ回路１３０の特性を向上させるためである。つまり、イコライズ信号の振幅がＶＳＳからＶＰＥＲＩである場合、イコライズ回路１３０を構成するトランジスタＮ３〜Ｎ５のゲートソース間電圧がＶＰＥＲＩ−ＶＢＬＰに制限され、ＶＰＥＲＩ電位が低いと十分なオン電流を確保できなくなってしまう。これに対し、イコライズ信号の振幅をＶＤＤに拡大すれば、トランジスタＮ３〜Ｎ５のゲートソース間電圧がＶＤＤ−ＶＢＬＰに拡大されるためオン電流が増大し、イコライズ動作を高速に実行することが可能となる。
【００３４】
図５は、メインワードドライバ３０の回路図である。
【００３５】
図５に示すように、メインワードドライバ３０は、タイミング信号Ｒ１，Ｒ２及びマット選択信号ＭＡＴを受ける論理回路３１と、論理回路３１の出力信号３１ａによってプリチャージされ、論理回路３１の出力信号３１ｂ及びメインワード線選択信号ＭＷによってディスチャージされる選択回路３２と、選択回路３２の出力をラッチするとともにメインワード信号ＭＷＬＢとして出力する出力回路３３とを備えている。
【００３６】
論理回路３１は、タイミング信号Ｒ１，Ｒ２の両方がハイレベルである期間にマット選択信号ＭＡＴがハイレベルに活性化すると出力信号３１ａをローレベルとし、これにより選択回路３２に含まれるＰチャンネル型ＭＯＳトランジスタＰ２０をオンさせる。トランジスタＰ２０のソースにはＶＰＰ電位が供給されており、これによりトランジスタＰ２０がオンすると内部ノードｆはＶＰＰ電位にプリチャージされる。その後、タイミング信号Ｒ１，Ｒ２の少なくとも一方がローレベルに変化すると、トランジスタＰ２０はオフ状態となる。この状態で、メインワード線選択信号ＭＷがハイレベルとなり、且つ、タイミング信号Ｒ１，Ｒ２の両方がローレベルに変化すると、選択回路３２に含まれるＮチャンネル型ＭＯＳトランジスタＮ２１，Ｎ２２の両方がオンするため、内部ノードｆはＶＳＳレベルにディスチャージされる。その結果、出力回路３３から出力されるメインワード信号ＭＷＬＢはＶＳＳ電位に活性化されることになる。これに対し、メインワード線選択信号ＭＷがローレベルのままであれば、内部ノードｆはＶＰＰレベルに保たれることから、メインワード信号ＭＷＬＢはＶＰＰ電位のまま非活性状態を維持する。
【００３７】
さらに、論理回路３１の出力信号３１ａの信号パスには、２つのレベルシフト回路ＬＶ１，ＬＶ２が設けられている。レベルシフト回路ＬＶ１は、振幅がＶＳＳからＶＰＥＲＩである出力信号３１ａをＶＳＳからＶＤＤの振幅に拡大する回路であり、レベルシフト回路ＬＶ２は、レベルシフト回路ＬＶ１の出力をＶＳＳからＶＰＰの振幅に拡大する回路である。これにより、トランジスタＰ２０のゲート電極には、ＶＳＳからＶＰＰの振幅を有する出力信号３１ａが供給されることになる。ここで、レベルシフト回路ＬＶ１はタイミング調整部として機能するダミー回路であり、出力信号３１ａの信号波形にＶＤＤ依存性を持たせるために挿入されている。これは、イコライズ信号ＥＱＴがＶＤＤ依存性を有していることから、同じＶＤＤ依存性をメインワード信号ＭＷＬＢにも持たせるためである。
【００３８】
上述の通り、マット選択信号ＭＡＴ及びメインワード線選択信号ＭＷはアドレス信号ＡＤＤの一部をデコードすることにより得られる信号であることから、メインワード信号ＭＷＬＢは、アドレス信号ＡＤＤが所定の値である場合にＶＳＳ電位に活性化することになる。メインワードドライバ３０には、図５に示す回路がメインワード信号ＭＷＬＢの本数分だけ設けられている。
【００３９】
図６は、サブワードドライバ４０の回路図である。
【００４０】
図６に示すように、サブワードドライバ４０は、ドレインがサブワード線ＳＷＬに接続されたＰチャンネル型ＭＯＳトランジスタＰ４０及びＮチャンネル型ＭＯＳトランジスタＮ４１，Ｎ４２によって構成されている。トランジスタＰ４０のソースにはサブワード線選択信号ＦＸＴが供給され、トランジスタＮ４１，Ｎ４２のソースにはＶＫＫ電位が供給される。また、トランジスタＰ４０，Ｎ４１のゲートにはメインワード信号ＭＷＬＢが供給され、トランジスタＮ４２のゲートにはサブワード線選択信号ＦＸＢが供給される。サブワード線選択信号ＦＸＴ，ＦＸＢはＶＳＳからＶＰＰの振幅を持った信号であり、それぞれタイミング信号Ｒ０，Ｒ１に同期して遷移する。
【００４１】
かかる構成により、サブワード線選択信号ＦＸＴ，ＦＸＢがそれぞれＶＰＰ電位，ＶＳＳ電位である状態でメインワード信号ＭＷＬＢがローレベル（ＶＳＳ）に活性化すると、サブワード線ＳＷＬはトランジスタＰ４０を介してＶＰＰ電位に駆動される。これにより該サブワード線ＳＷＬに接続されたメモリセルＭＣからは、対応するビット線ＢＬＴ又はＢＬＢを介してリードデータが読み出される。これに対し、サブワード線選択信号ＦＸＴ，ＦＸＢがそれぞれＶＰＰ電位，ＶＳＳ電位である場合であっても、メインワード信号ＭＷＬＢがハイレベル（ＶＰＰ）に非活性化している場合には、サブワード線ＳＷＬはトランジスタＮ４１によってＶＫＫ電位に非活性化される。
【００４２】
上述の通り、サブワード線選択信号ＦＸＴ，ＦＸＢはアドレス信号ＡＤＤの一部をデコードすることにより得られる信号であることから、サブワード線ＳＷＬは、アドレス信号ＡＤＤが所定の値である場合にのみＶＰＰ電位に駆動される。サブワードドライバ４０には、図６に示す回路がサブワード線ＳＷＬの本数分だけ設けられている。
【００４３】
図７は、本実施形態による半導体装置１０の動作を説明するためのタイミング図であり、サブワード線ＳＷＬがリセットされる際の動作を示している。
【００４４】
図７に示す例では、タイミング信号Ｒ０の遷移に同期してサブワード線選択信号ＦＸＴがローレベルに変化し、タイミング信号Ｒ１の遷移に同期してサブワード線選択信号ＦＸＢがハイレベルに変化している。この時点では、メインワード信号ＭＷＬＢはローレベルに活性化したままの状態である。このため、サブワード線選択信号ＦＸＴがローレベルに変化すると、図６に示したトランジスタＰ４０を介してサブワード線ＳＷＬに供給される電位がＶＰＰ電位からＶＳＳ電位に切り替わる。これにより、サブワード線ＳＷＬの電位はＶＰＰレベルから低下を始めるが、Ｐチャンネル型ＭＯＳトランジスタを介した電荷の引き抜きであることから、サブワード線ＳＷＬの電位低下は比較的緩やかとなる。
【００４５】
次に、サブワード線選択信号ＦＸＢがハイレベルに変化すると、図６に示したトランジスタＮ４２がオンするため、サブワード線ＳＷＬの電位はＶＫＫレベルに向かってさらに低下する。そして、タイミング信号Ｒ２の遷移に同期してメインワード信号ＭＷＬＢがハイレベルに変化すると、トランジスタＰ４０がオフするため、サブワード線ＳＷＬの電位はトランジスタＮ４１，Ｎ４２によってＶＫＫレベルに駆動される。このように、本実施形態では、サブワード線ＳＷＬのリセットをＶＰＰ→ＶＳＳ→ＶＫＫと２段階に分けて実行していることから、ホットキャリア劣化によるしきい値変動やオフリーク電流の増加などを防止することができる。
【００４６】
イコライズ信号ＥＱＴとメインワード信号ＭＷＬＢとの同期をとる必要があるのは、サブワード線ＳＷＬが完全にＶＫＫレベルまでリセットされる前にイコライズ動作を開始すると、メモリセルＭＣのデータが破壊されるおそれがあるからであり、サブワード線ＳＷＬのリセット動作の最後に行われるメインワード信号ＭＷＬＢのリセットと同期してイコライズ動作を開始することにより、このような問題を回避する必要があるからである。
【００４７】
ここで、イコライズ信号ＥＱＴを生成するイコライズ制御回路６４はＶＤＤ電位を使用していることから、外部から電源端子１４に供給される電源電位ＶＤＤに変動が生じると、イコライズ信号ＥＱＴが活性化するタイミングも変動する。さらに、ワイドレンジ品のように使用可能な電源電位の範囲が広い製品においては、実際に使用される電源電位ＶＤＤのレベルによってイコライズ信号ＥＱＴが活性化するタイミングが大きく変化する。イコライズ信号ＥＱＴの活性化タイミングがＶＤＤ電位に応じて変動し、一方、メインワード信号ＭＷＬＢのリセットタイミングがＶＤＤ電位の変動の影響を受けない場合には、サブワード線ＳＷＬがメモリセルトランジスタのしきい値電圧までリセットされる前にイコライズ動作を開始してしまい、メモリセルＭＣのデータが破壊される恐れがある。しかしながら、本実施形態においては、ＶＤＤ電位に依存してイコライズ信号ＥＱＴの活性化タイミングが変化すると、レベルシフト回路ＬＶ１の介在により、メインワード信号ＭＷＬＢがリセットされるタイミングも同方向に変化する。つまり、ＶＤＤ電位が高いためのイコライズ信号ＥＱＴの活性化タイミングが早い条件下においては、メインワード信号ＭＷＬＢがリセットされるタイミングも早くなり、逆に、ＶＤＤ電位が低いためのイコライズ信号ＥＱＴの活性化タイミングが遅い条件下においては、メインワード信号ＭＷＬＢがリセットされるタイミングも遅くなる。これにより、イコライズ信号ＥＱＴの振幅をＶＤＤレベルまで拡大しているにもかかわらず、ＶＤＤ電位の変動によりイコライズ信号ＥＱＴの活性化タイミングとメインワード信号ＭＷＬＢがリセットされるタイミングとが入れ替わる不具合を回避することが可能となる。
【００４８】
図８は、第２の実施形態によるメインワードドライバ３０の回路図である。
【００４９】
図８に示すように、本実施形態においてはメインワードドライバ３０に含まれる論理回路３１の論理が変更されている。具体的には、出力信号３１ａを生成する論理が変更されており、マット選択信号ＭＡＴ及びタイミング信号Ｒ１に基づいて出力信号３１ａが生成される。つまり、マット選択信号ＭＡＴがハイレベルである場合、タイミング信号Ｒ１がハイレベルであれば出力信号３１ａはローレベルとなり、タイミング信号Ｒ１がローレベルであれば出力信号３１ａはハイレベルとなる。
【００５０】
さらに、図８に示すメインワードドライバ３０では、タイミング信号Ｒ１の信号パスに立ち上がりエッジを遅延させるライズディレイ回路３４が追加されている。ライズディレイ回路３４は、タイミング信号Ｒ１の立ち上がりエッジのみを遅延させ、タイミング信号Ｒ１の立ち下がりエッジについては実質的に遅延させない。かかる構成により、タイミング信号Ｒ１がローレベルからハイレベルに遷移すると、ライズディレイ回路３４による遅延時間が経過した後、タイミング信号Ｒ１'がローレベルからハイレベルに遷移し、Ｐチャンネル型ＭＯＳトランジスタＰ２０がオンする。
【００５１】
図９は、図８に示したメインワードドライバ３０の動作を説明するためのタイミング図であり、サブワード線ＳＷＬがリセットされる際の動作を示している。
【００５２】
図９に示す動作は、メインワード信号ＭＷＬＢがリセットされるタイミングを除いて図７に示した動作と同じである。まず、タイミング信号Ｒ０が遷移するとサブワード線ＳＷＬに供給される電位がＶＰＰ電位からＶＳＳ電位に切り替わり、タイミング信号Ｒ１が遷移するとサブワード線ＳＷＬの電位はＶＫＫレベルに向かってさらに低下する。次に、ライズディレイ回路３４によって遅延されたタイミング信号Ｒ１'が遷移すると、トランジスタＰ４０がオフし、サブワード線ＳＷＬの電位はトランジスタＮ４１，Ｎ４２によってＶＫＫレベルに駆動される。その後、タイミング信号Ｒ２が遷移し、イコライズ信号ＥＱＴが活性化される。
【００５３】
このように、本実施形態では、メインワード信号ＭＷＬＢのリセットタイミングを早めていることから、図７に示した例に比べてトランジスタＮ４１がオンするタイミングが早くなり、その結果、サブワード線ＳＷＬのリセットを高速に実行することが可能となる。しかも、メインワード信号ＭＷＬＢのリセットタイミングがタイミング信号Ｒ１の遷移よりも必ず遅くなることから、メインワード信号ＭＷＬＢが誤って早くリセットされることによるホットキャリア劣化の発生を防止することも可能となる。
【００５４】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００５５】
１０      半導体装置
１１      アドレス端子
１２      コマンド端子
１３      データ端子
１４，１５    電源端子
２０      アドレスデコーダ
３０      メインワードドライバ
３１      論理回路
３２      選択回路
３３      出力回路
３４      ライズディレイ回路
４０      サブワードドライバ
５０      メモリセルアレイ
６１      コマンドデコーダ
６２      タイミング制御回路
６３      センスアンプ駆動回路
６４      イコライズ制御回路
７１      メインアンプ
７２      入出力回路
８０      電源回路
１００    フリップフロップ回路
１１０，１２０    駆動回路
１３０    イコライズ回路
ＢＬＴ，ＢＬＢ    ビット線
ＬＶ１，ＬＶ２    レベルシフト回路
ＭＣ      メモリセル
ＳＡ      センスアンプ
ＳＷＬ    サブワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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