(57)【特許請求の範囲】
【請求項１】
表面実装可能素子において、
オプトエレクトロニクス半導体チップ（１）と、
前記オプトエレクトロニクス半導体チップ（１）に成形された成形体（２）と、
前記成形体（２）の表面によって形成された実装面（３）と、
接続個所（４ａ，４ｂ）と、
個別化により形成される前記素子の側面（２ａ，２ｂ）を有し、
前記接続個所（４ａ，４ｂ）は、キャップを有するキノコ状に形成されており、
当該キャップの突出部又は張り出し部は、前記接続個所（４ａ，４ｂ）が前記成形体（２）から外れることを防止するための、前記接続個所（４ａ，４ｂ）を取り囲む固着構造であり、
前記接続個所（４ａ，４ｂ）は接続面（８０ａ，８０ｂ）を有しており、
前記接続個所（４ａ，４ｂ）の接続面（８０ａ，８０ｂ）は、実装面（３）から突出しており、
前記半導体チップ（１）は前記接続個所（４ａ，４ｂ）の上に配置されており、
前記接続面（８０ａ，８０ｂ）を介して、前記半導体チップ（１）は、前記オプトエレクトロニクス素子の外側から電気的にコンタクト接続可能である、
ことを特徴とする素子。
【請求項２】
成形体（２）は、接続個所（４ａ，４ｂ）に成形されている、請求項１記載の素子。
【請求項３】
接続個所（４ａ，４ｂ）は、少なくとも場所により、成形体（２）によって囲まれている、請求項１又は２記載の素子。
【請求項４】
前記の素子の側面（２ａ，２ｂ）は、成形体（２）の材料だけからなる、請求項１から３までのいずれか１項記載の素子。
【請求項５】
２つの接続個所（４ａ，４ｂ）を有しており、
当該の２つの接続個所（４ａ，４ｂ）は、同じキノコ形状を有する、請求項１から４までのいずれか１項記載の素子。
【請求項６】
接続個所（４ａ，４ｂ）は、オプトエレクトロニクス半導体チップ（１）が取り付けられている実装面（５）を有している、
請求項１から５までのいずれか１項記載の素子。
【請求項７】
接続個所（４ａ，４ｂ）は、前記半導体チップ用のＥＳＤ（静電気放電）保護部材（１１）が被着されている実装面（５）を有している、請求項１から６までのいずれか１項記載の素子。
【請求項８】
ＥＳＤ（静電気放電）保護部材（１１）として、放射形成に適した発光ダイオードが設けられている、請求項７記載の素子。
【請求項９】
接続個所（４ａ，４ｂ）は、少なくとも場所により、成形体（２）への付着を改善するのに適した材料（１２）でコーティングされている、請求項１から８までのいずれか１項記載の半導体素子。
【請求項１０】
半導体チップ（１）は、少なくとも場所により、成形体（２）への付着を改善するのに適した材料（１２）でコーティングされている、請求項１から９までのいずれか１項記載の半導体素子。
【請求項１１】
半導体チップ（１）用のＥＳＤ（静電気放電）保護部材（１１）は、少なくとも場所により、成形体（２）への付着を改善するのに適した材料（１２）でコーティングされている、請求項７記載の素子。
【請求項１２】
半導体チップ（１）の電気的なコンタクト接続のために設けられているコンタクトワイヤ（７）は、成形体（２）への付着を改善するのに適した材料（１２）でコーティングされている、請求項１から１１までのいずれか１項記載の素子。
【請求項１３】
材料（１２）は、付着を改善するためにケイ酸塩を含む、請求項９記載の素子。
【請求項１４】
材料（１２）は、最大４０ｎｍの厚みを有している、請求項１３記載の素子。
【請求項１５】
成形体（２）はシリコンを含む、請求項１から１４までのいずれか１項記載の素子。
【請求項１６】
成形体（２）はエポキシドを含む、請求項１から１５までのいずれか１項記載の素子。
【請求項１７】
成形体（２）はエポキシド・シリコン・ハイブリッド材料を含む、請求項１から１６までのいずれか１項記載の素子。
【請求項１８】
成形体（２）は、光を散乱する粒子、光を吸収する粒子、ガラスファイバの材料（９）の少なくとも１つを含む、請求項１から１７までのいずれか１項記載の素子。
【請求項１９】
成形体（２）は発光変換材料を含む、請求項１から１８までのいずれか１項記載の素子。
【請求項２０】
成形体（２）は、半導体チップ（１）から離隔して設けられた外側層（２２ｂ）及び前記半導体チップを囲む内側層（２２ａ）を有しており、前記外側層と前記内側層との間には、付加的な材料（９）を含む層（２２ｃ）が設けられている、請求項１から１９までのいずれか１項記載の素子。
【請求項２１】
前記付加的な材料（９）は、電磁放射を散乱させるのに適した拡散粒子、又は、電磁放射を吸収するのに適したアブソーバ、又は、波長を変換するのに適した発光物質である、請求項２０記載の素子。
【請求項２２】
成形体（２）は放射透過面を含む、請求項１から２１までのいずれか１項記載の素子。
【請求項２３】
放射透過面は、レンズ状に形成されている、請求項２２記載の素子。
【請求項２４】
半導体チップ（１）は、放射形成に適している、請求項１から２３までのいずれか１項記載の素子。
【請求項２５】
半導体チップ（１）は、放射検出に適している、請求項１から２４までのいずれか１項記載の素子。
【請求項２６】
複数のオプトエレクトロニクス半導体チップ（１）を有する、請求項１から２５までのいずれか１項記載の素子。
【請求項２７】
オプトエレクトロニクス半導体チップ（１）は、マトリックス状に設けられている、請求項２６記載の素子。
【請求項２８】
複数のオプトエレクトロニクス半導体チップ（１）を有しており、前記オプトエレクトロニクス半導体チップ（１）の少なくとも２つは、作動中当該オプトエレクトロニクス半導体チップから放射され、又は、検出される電磁放射の波長に関して異なる、請求項１から２７までのいずれか１項記載の素子。
【請求項２９】
請求項１から２８までのいずれか１項記載の、表面実装可能なオプトエレクトロニクス素子の製造方法において、
多数のオプトエレクトロニクス半導体チップ（１）を、プレス機器又はモールド成形機器のキャビティ内に設け、
前記オプトエレクトロニクス半導体チップ（１）を前記接続個所（４ａ，４ｂ）の上に載せた状態で、前記オプトエレクトロニクス半導体チップを、共通の成形体（２）で被覆し、
前記成形体（２）を、各素子を個別化するために切断する、
ことを特徴とする方法。
【請求項３０】
各素子の個別化のために、専ら成形体（２）だけを切断する、請求項２９記載の方法。
【請求項３１】
成形体（２）を、エポキシド、シリコン、エポキシド・シリコン・ハイブリッド材料の各材料の１つを含むようにする、請求項２９又は３０記載の方法。
【請求項３２】
請求項３１記載の各材料は反応硬化型材料である、請求項３１記載の方法。
【請求項３３】
成形体（２）で被覆する前に、前記半導体チップ（１）、前記接続個所（４ａ，４ｂ）、前記保護部材（１１）、前記コンタクトワイヤ（７、７０）を、前記成形体（２）の付着を向上するのに適した材料（１２）でコーティングする、請求項２９から３２までのいずれか１項記載の方法。
【請求項３４】
前記材料（１２）がケイ酸塩を有する、請求項３３記載の方法。
【請求項３５】
前記コーティングを、火炎熱分解を用いて、ケイ酸塩被覆によって行う、請求項３３又は３４記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
刊行物、米国特許第4843280号明細書にはオプトエレクトロニクス素子／部品が記載されている。
【０００２】
そこには、表面実装可能なオプトエレクトロニクス素子並びにそのような表面実装可能なオプトエレクトロニクス素子の製造方法が記載されている。
【０００３】
課題は、ケーシングの容積とチップの容積との比ができる限り小さい、表面実装可能なオプトエレクトロニクス素子／部品を提供することにある。
【０００４】
表面実装可能素子の少なくとも１つの実施例によると、表面実装可能素子は、オプトエレクトロニクス半導体チップを有している。オプトエレクトロニクス半導体チップは、放射受光又は放射型半導体チップである。例えば、半導体チップは、例えば、発光ダイオードチップ又はレーザダイオードチップのようなルミネッセンスダイオードチップである。更に、オプトエレクトロニクス半導体チップは、フォトダイオードチップであるようにすることができる。更に、そのような複数の半導体チップのオプトエレクトロニクス素子を有するようにしてもよい。その際、オプトエレクトロニクス素子は、殊に、放射受光及び放射型半導体チップを有することができる。更に、オプトエレクトロニクス素子は、種々異なった波長の電磁放射を形成するのに適したルミネッセンスダイオードチップを有することができる。
【０００５】
本発明によるオプトエレクトロニクス素子の少なくとも１つの実施例によれば、このオプトエレクトロニクス素子は成形体を有している。有利には、成形体は、少なくとも場所によりオプトエレクトロニクス半導体チップに成形されている。即ち、成形体の材料、つまり、成形材料は、半導体チップとコンタクト接続している。特に有利には、成形体は、半導体チップを少なくとも場所によりフォームロッキング(formschluessig)して取り囲んでいる。その際、成形体は、素子の作動中、オプトエレクトロニクス半導体チップから放射されるか、又は、オプトエレクトロニクス半導体チップによって受光される電磁放射の少なくとも一部分を透過する材料からなる。有利には、成形体は、プラスチック等からなるプラスチック成形体である。光電半導体チップは、有利には、成形体の成形材料で周囲をモールド成形又は射出成形されている。即ち、成形体は、有利には、鋳込み又はプレス方法を用いて製造される。その際、成形体は、それと同時に、半導体チップのモールド部(Verguss)及び素子用のケーシングをなす。
【０００６】
表面実装可能素子の少なくとも１つの実施例によると、素子は、成形体の表面の一部分によって形成される実装面を有している。その際、素子の実装面は、当該素子の、表面実装素子が実装される坦体、例えば、配線板側の面である。その際、実装面は、素子が坦体上に装着される、坦体面である。そのために、実装面は、少なくとも場所により、坦体と機械的にコンタクト接続されている。更に、実装面は、接続材料乃至ソルダリングを用いて（接続材料乃至ソルダリングを介して、表面実装素子が電気的にコンタクト接続される）、コンタクト接続されている。即ち、その際、接続材料は、実装面の部分、従って、成形体の部分を湿潤にする。
【０００７】
表面実装可能素子の少なくとも１つの実施例によると、表面実装可能素子は、少なくとも１つの接続個所を有している。
【０００８】
その際、表面実装可能素子の接続個所は、素子の電気コンタクト接続のために設けられている。接続個所は、有利には、少なくとも部分的に成形体内に設けられている。有利には、表面実装可能素子の実装面の接続個所には、外側からアクセス可能である。即ち、表面実装可能素子の実装面には、素子が電気的にコンタクト接続可能である。
【０００９】
少なくとも１つの実施例によると、素子は、更に、個別化手段を用いて製造される側面を有している。側面は、実装面が側方から取り囲まれていて、例えば、実装面に対して交差する方向に延びた、素子の面である。
【００１０】
各側壁は、有利には、個別化手段を用いて形成される。殊に、各側壁の輪郭及び形状は、鋳込み又はプレスプロセスによって形成されるのではなく、成形体の個別化プロセスを用いて形成される。各個別化は、例えば、ソーイング、カッティングを用いて、又は、先ず破断エッジを形成し、それに続いて破断することによって行うことができる。即ち、各個別素子に個別化する際、有利には、材料が切除される。成形体の各側壁、従って、素子の各側壁は、その際、材料切除を用いて形成される。その際、各側壁は、有利には、材料除去の痕跡を有している。表面実装素子の製造時に、成形体によっても、接続個所によっても個別化される場合、即ち、例えば、各接続個所によってもソーイング、カッティング又は破断される場合、各接続個所は、各側面のところで、即ち、横方向で成形体と同一平面となるように形成されている。
【００１１】
つまり、各接続個所は、有利には、横方向で成形体から張り出しているか、又は、横方向で成形体と同一平面となるように形成されている。この際、横方向(lateral)とは、実装面に対して平行又はほぼ平行な面内にあるような方向のことである。即ち、各接続個所は、素子の実装面に設けられており、表面実装可能素子の各側面を突出しない。各側面は、例えば、平坦に形成するとよい。つまり、この場合、各側壁は、突出部がないように形成されている。これは、特に、各側壁が個別化手段によって形成されていて、従って、各接続個所が成形体から張り出されているか、又は、当該成形体と同一平面となるように形成されていて、それにより、各接続個所が、各側壁を打ち抜くこと(durchstossen)ができず、又は、各側壁から突出することができないので、可能である。
【００１２】
表面実装可能素子の実装面では、有利には、各接続個所にも成形体の部分にも自由にアクセスすることができる。
【００１３】
表面実装可能オプトエレクトロニクス素子の少なくとも１つの実施例によると、素子は、オプトエレクトロニクス半導体チップ、半導体チップに成形された成形体、少なくとも場所により成形体の表面により形成される実装面、少なくとも１つの接続個所、並びに、個別化手段により形成される各側面を有している。
【００１４】
表面実装素子は、その際、特に、表面実装可能オプトエレクトロニクスチップ用のモールド部及びケーシングとして使われる成形体により、特に小さな形状ファクタ(Formfaktor)を有する素子が可能となるという技術思想を利用する。すなわち、ケーシングの容積とチップの容積との比は、この素子では殊に小さい。更に、素子の電気接続個所が、横方向に高々成形体を封止(abschliessen)し、成形体を横方向に同一平面上で張り出さず、即ち、素子の各側面が、個別化プロセスによって形成されている場合、特に小型の表面実装可能オプトエレクトロニクス素子が得られる。そのような素子は、例えば、ハンディ、フォトハンディ又はデジタルイメージカメラのような、特に小型の装置内で、ルミネッセンスダイオード又はオプチカルデテクタを使用するのに特に良好に適している。この装置では、オプトエレクトロニクスコンポーネントの実装用のスペースが非常に限られている。
【００１５】
オプトエレクトロニクス素子の少なくとも１つの実施例によると、成形体は、素子の接続個所に成形されている。即ち、有利には、成形体は、素子の各接続個所を少なくとも場所によりフォームロッキングにより取り囲む。その際、各接続個所は、有利には、各々１つの面を有しており、この面を介して、各接続個所が素子の外側から電気的にコンタクト接続可能である。即ち、その際、少なくとも１つの接続面で、接続個所が成形体によって取り囲まれていない。
【００１６】
オプトエレクトロニクス素子の少なくとも１つの実施例によると、素子の少なくとも１つの接続個所は、成形体を接続個所に付着するのを改善するのに適した固着構造(Verankerungsstruktur)を有している。その際、この固着構造(Verankerungsstruktur)は、例えば、接続個所の表面を粗面化することによって形成される。その際、接続個所の表面の粗面化された領域は、成形体とコンタクト接続される。接続個所の表面を粗面化することによって、接続個所と成形体とのコンタクト面が大きくなる。
【００１７】
更に、固着構造は、接続個所のアンダーカットによって得られる。接続個所は、この場合、成形体のデラミネートに逆に作用する張り出し部を有している。特に有利には、固着構造は、逆さ鉤部として形成してもよく、この逆さ鉤部は、成形体内に嵌め込まれており、この成形体を接続個所に保持して固定する。
【００１８】
表面実装可能素子の少なくとも１つの実施例によると、素子の各接続端子のうちの少なくとも１つの接続端子は、キノコ状の構造を有している。その際、キノコ状に形成された接続個所のキャップは、有利には、素子の実装面側の接続個所の面上に設けられている。そのようにキノコ状に形成された接続個所は、特に、実装面の方向に向かうに連れてモールド材料が外れるのを防止又は阻止することができる。例えば、そのようなキノコ状の接続個所は、金属化された接続個所をアンダーエッチング又はアンダーカットすることによって形成される。
【００１９】
表面実装可能素子の少なくとも１つの実施例によると、素子の各接続個所のうちの少なくとも１つの接続個所は、エッチングされた構造を有している。たとえば、エッチングされた構造は、アンダーエッチング部である。その際、エッチングされた構造は、有利には、成形体の内部に設けられており、この成形体によってフォームロッキングにより取り囲まれている。アンダーエッチングにより、接続個所は、有利には、実装面の方向に向かうに連れて急激に大きくなる直径を有している。従って、アンダーエッチングで接続個所に成形された成形体の部分は、実装面の方向に向かうに連れて、成形体が外れないように作用する。
【００２０】
表面実装可能素子の少なくとも１つの実施例によると、表面実装可能素子の各接続個所のうちの少なくとも１つの接続個所は、オプトエレクトロニクス半導体チップが取り付けられる実装面を有している。その際、接続個所の実装面は、有利には、オプトエレクトロニクス半導体チップの実装面とは反対側の、接続個所の面によって形成されている。チップは、例えば、接続個所の実装面と導電接続されている。そのために、チップは、実装面上にボンディング、ソルダリング又は導電接着されている。オプトエレクトロニクス半導体チップの第２の電気コンタクト接続は、その際、例えば、ワイヤコンタクトによって形成され、その際、ワイヤは、阻止の別の接続個所と接続されている。
【００２１】
更に、チップを、当該チップが取り付けられる接続個所と非導電接続してもよい。その際、チップの電気コンタクト接続は、２本のワイヤコンタクト接続によって実施してもよく、その際、各ワイヤは、阻止の別の２つの接続個所と接続されている。
【００２２】
更に、オプトエレクトロニクス半導体チップは、異なった２つの接続個所の各実装面上に、前述のフリップチップ技術で取り付けてもよい。この実施例では、ワイヤコンタクト接続をなくしてもよい。
【００２３】
表面実装可能素子の少なくとも１つの実施例によると、表面実装可能素子の各接続個所のうちの少なくとも１つの接続個所は、ＥＳＤ（静電気放電）保護部材が取り付けられている実装面を有している。その際、チップが既に取り付けられている接続個所でもよい。しかし、有利には、ＥＳＤ保護部材を、別の接続個所上に取り付けるとよい。ＥＳＤ保護部材は、例えば、オプトエレクトロニクス半導体チップの遮断方向に生じる電圧ピーク値を排出する(ableiten)のに適している。ＥＳＤ保護部材は、例えば、バリスタ、発光ダイオードチップ、ツェナーダイオード、抵抗の各コンポーネントの１つである。ＥＳＤ保護部材は、その際、オプトエレクトロニクス半導体チップに並列乃至逆並列に接続されている。
【００２４】
ＥＳＤ保護部材が、例えば、発光ダイオードチップである場合、この発光ダイオードチップは、オプトエレクトロニクス半導体チップに対して逆並列に接続されている。その際、この発光ダイオードチップは、同様に放射形成用に利用される。
【００２５】
表面実装可能素子の少なくとも１つの実施例によると、素子の少なくとも１つの接続個所は、半導体チップが電気的にコンタクト接続することができる接続面を有している。接続面は、有利には、素子の外側から電気的にコンタクト接続可能である。例えば、接続面は、素子の実装面側の接続個所の面によって形成される。その際、接続個所の接続面は、例えば、接続個所の実装面とは反対側である。有利には、素子の実装面の接続個所には自由にアクセスでき、その接続個所で電気的にコンタクト接続することができる。特に有利には、素子の各接続個所は、そのような接続面を有している。
【００２６】
表面実装可能素子の少なくとも１つの実施例によると、素子の少なくとも１つの接続個所の接続面は、素子の実装面と同一平面となるように形成されている。即ち、接続個所は、実装個所の上に張り出していない。つまり、実装面は、接続個所の領域内で、接続個所の接続面によって形成されている。接続面の、そのような実施例により、特に小型の表面実装可能素子が得られ、その際、外側の形状は、単に、成形体によってのみ特定され、この成形体から別のコンポーネントが突出することはない。
【００２７】
表面実装可能素子の少なくとも１つの実施例によると、表面実装可能素子の少なくとも１つの実施例によると、素子の少なくとも１つの接続個所の接続面は、素子の実装面の上に張り出している。即ち、接続個所は、素子の、この実施例では、素子の実装面を少なくとも僅かだけ突出している。特に有利には、接続個所の張り出し部は、表面実装素子の全高よりも小さい。その際、素子の全高は、接続個所の接続面と、実装面と対向する素子の表面との間隔によって得られる。表面実装可能素子の、この実施例では、接続個所は、特に容易に外側からアクセスすることができ、且つ、コンタクト接続可能である。
【００２８】
表面実装可能素子の少なくとも１つの実施例によると、素子の各接続個所の少なくとも１つの接続個所の接続面は、実装面の凹部内に設けられている。即ち、実装面は、例えば、孔を有しており、この孔を介して、接続面にアクセスすることができる。接続面は、この実施例では、完全に成形体内に設けられている。接続材料、例えば、ソルダリングは、例えば、表面張力によって、実装面の凹部内に引き込まれ、このようにして、表面実装可能素子を接続面にコンタクト接続することができる。更に、接続面は、接続材料が素子の実装面と同一平面となるように形成されるか、又は、素子の実装面を僅かに張り出すように、接続材料でコーティングされているようにすることができる。表面実装可能素子の、このような構造形状により、特に平坦な素子の実装が可能となる。素子は、当該素子の実装面と一緒に直接坦体上に装着することができ、その際、坦体と実装面との間に接続材料は全くないか、又は、殆どない。
【００２９】
表面実装可能素子の少なくとも１つの実施例によると、素子の少なくとも１つの接続面は、少なくとも場所により、成形体の付着性を改善するのに適した材料でコーティングされている。表面実装可能素子の少なくとも１つの実施例によると、その際、有利には、成形体とコンタクト接続されている接続個所の領域だけがコーティングされる。殊に、接続個所の接続面は、有利には、材料がないままである。特に有利には、素子の接続個所は全て、材料でコーティングされている。
【００３０】
表面実装可能素子の少なくとも１つの実施例によると、オプトエレクトロニクス半導体チップは、少なくとも場所により、成形体の付着性を改善するのに適した材料でコーティングされている。
【００３１】
表面実装可能素子の少なくとも１つの実施例によると、オプトエレクトロニクス半導体チップに並列又は逆並列に接続されたＥＳＤ保護部材は、少なくとも場所により、成形体の付着性を改善するのに適した材料でコーティングされている。
【００３２】
表面実装可能素子の少なくとも１つの実施例によると、オプトエレクトロニクス半導体チップの電気的コンタクト接続のために設けられている、コンタクトワイヤに、少なくとも場所により、成形体の付着性を改善するのに適した材料でコーティングされている。
【００３３】
有利には、素子のコンタクトワイヤには全て、このようにして材料がコーティングされる。
【００３４】
表面実装可能素子の少なくとも１つの実施例によると、成形体の内部にある素子の各コンポーネントは全て、少なくとも場所により、素子の各コンポーネントと成形体との間の付着性を改善するのに適した材料でコーティングされている。
【００３５】
表面実装可能素子の少なくとも１つの実施例によると、成形体での付着性を改善するのに適した材料は、ケイ酸塩を有する。有利には、ケイ酸塩層は、素子を成形体でモールド成形又は封入成形(Umspritzen)される前に取り付けられる。例えば、ケイ酸塩層が火炎熱分解を用いて形成される。このようにして、最大４０ナノメートル、有利には、２０ナノメートル、特に有利には最大５ナノメートル厚の層を形成することができる。その際、このようにして形成されたケイ酸塩層は、極端に薄い、非常に高密度に固着された、大面積を有する層であり、従って、成形体を素子の各コンポーネント、例えば、接続個所、チップ、ＥＳＤ保護素子及びコンタクト接続線に固着するのが改善される。
【００３６】
少なくとも、表面実装可能素子の１実施例では、成形体は、シリコンを含む。有利には、成形体が反応硬化性のシリコン成形材料を含有するか、又は、成形体は、そのような材料からなる。
【００３７】
表面実装可能素子の少なくとも１つの実施例によると、成形体は、エポキシ樹脂又はそのような材料からなる。
【００３８】
表面実装可能素子の少なくとも１つの実施例によると、成形体は、エポキシ−シリコンハイブリッド材料又はそのような材料からなる。エポキシ樹脂の他に、成形体の経年変化安定性を改善するシリコンも含む。その際、成形体は、例えば、紫外線放射に対して特に安定である。更に、成形材料は、例えば、シリコンとエポキシ樹脂の混合比を用いて、素子及び製造プロセスの要件が適合されるようにしてもよい。エポキシ・シリコン・ハイブリッド材料は、一般的に、純粋なシリコン成形体よりも急速に硬化し、改善された機械的な安定性によって特徴付けられる。この材料からなる成形体は、従って、モールド又はプレス機器から容易に除去することができる。しかも、比較的短いプロセス時間が可能であり、その結果、素子をコスト上比較的有利に製造することができる。その際、例えば、約５０パーセントシリコン及び約５０パーセントエポキシ樹脂を含む成形材料が特に有利である。
【００３９】
その際、ここで説明している表面取り付け可能な素子によると、特に、接続個所を適切に構成することにより、例えば、固着構造を有する接続個所又はキノコ状の接続個所、各コンポーネントを、成形体と素子の各コンポーネントとの間の固着を改善する材料及びシリコンを含む成形材料でコーティングすることにより、機械的に特に安定した素子を達成することができる。前述の各手段の組み合わせにより、非常に小さなデラミネート傾向で、高い機械的な安定性及び経年変化特性が改善された素子が得られる。素子の接続個所を取り付け面に設けることによって、更に非常に小型の構造形状を構成することができる。
【００４０】
少なくとも、表面実装可能素子の１実施例では、成形体は、拡散粒子を含む。拡散粒子は、光電半導体チップによって放射すべき、又は、受光すべき電磁放射を散乱するのに適した粒子である。
【００４１】
表面実装可能素子の少なくとも１つの実施例によると、成形体は、所定の波長領域の電磁放射を吸収するのに適した放射吸収粒子を有している。そのような粒子は、素子内でフィルタとして使用することができる。光電半導体チップが、例えば、デテクタである場合、このようにして、所定の波長領域内で、特に大きな感度を有しているデテクタを構成することができる。
【００４２】
少なくとも、表面実装可能素子の１実施例では、成形体は、ガラスファイバを含む。ガラスファイバは、例えば、成形体の機械的な安定性を更に改善することができる。
【００４３】
少なくとも、表面実装可能素子の１実施例では、成形体は、型取り外し手段を含む。型取り外し手段は、素子の製造の際、型取り外し手段を用いて、成形体をモールディング又はプレス機器から容易に取り外せるので、特に有利である。
【００４４】
少なくとも１つの実施例によると、成形体は、発光変換材料を含む。発光変換材料は、作動中、オプトエレクトロニクス半導体チップにより放射される、及び／又は、半導体チップにより受光される、第１の波長領域の電磁放射を吸収し、第１の波長領域とは異なる第２の波長領域の電磁放射を放射するのに特に適している。殊に、無機の発光体粉末を、特に簡単にシリコン含有の成形材量内に混合することができる。例えば、これに関しては、セリウム・ドーピングされたイットリウム・アルミニウム・ガーネット及びセリウム・ドーピング・テルビウム・アルミニウム・ガーネット粉末と呼ばれる。適切な有機及び無機の発光体は、例えば、刊行物、世界知的所有権機関特許第01/50540 号及び世界知的所有権機関特許第98/12757 号に記載されており、発光体に関するその開示内容は、本願明細書で参照している。
【００４５】
少なくとも、表面実装可能素子の１実施例では、成形体は、別の内部層を含む。成形体の内部層は、光電半導体チップに成形されている。即ち、内部の層は、光電半導体チップを囲む。更に、成形体は、半導体チップから離れて設けられていて、例えば、実装面とは反対側の、成形体の表面によって限定されている外側の層を有している。外側層と内部層との間には、その際、発光変換材料を含む層が設けられている。即ち、発光変換材料の発光体粒子は、光電半導体チップの上の層内に設けられる。その際、有利には、内部及び外部の層は、発光変換材料が設けられていない。しかし、この各層は、例えば、光散乱粒子のような別の材料を含んでいてもよい。
【００４６】
少なくとも、表面実装可能素子の１実施例では、素子の成形体は、レンズ状に形成された放射出口面を含む。その際、放射出口面は、例えば、成形体の、実装面とは反対側の表面によって形成されている。その際、レンズ状に形成されたということは、つまり、放射出口面が湾曲部を有しているということである。例えば、放射出口面は、外側に向かって湾曲するとよい。その際、放射出口面は、球面状、楕円状、又は、非球面状のレンズの形状に湾曲するとよい。放射出口面の湾曲は、一方では、素子から放射された、又は、素子内に入射する電磁放射の放射成形のために使うことができる。他方では、放射出口面の湾曲に基づいて、成形体からの光放出の確率を高めることができる。これは、例えば、放射出口面の球面状湾曲により、成形体からの放出の際に電磁放射が全反射される確率が低減されるためである。
【００４７】
更に、表面実装可能オプトエレクトロニクス素子の製造方法が示されている。例えば、この方法を用いて、前述の各実施例の１つの素子を製造することができる。
【００４８】
方法の少なくとも１つの実施例によると、先ず、多数の光電半導体チップは、プレス又はモールド機器のキャビティ内に設けられる。その際、光電半導体チップは、例えば、直ぐに、接続個所に取り付けられ、電気的に例えば接続線を用いてコンタクト接続されている。各接続個所は、例えば、共通の基板上に取り付けるとよい。更に、各接続個所は、導体フレーム（リードフレーム）又はシートの部分でよい。
【００４９】
続いて、半導体チップは、共通の成形体で被覆されている。即ち、光電半導体チップは、素子の別の各コンポーネントと一緒に、キャビティ部内に共通にモールド又は射出成形されている。このようにして、共通の成形材料によって囲まれている、多数の光電半導体チップを有するブロックが形成される。成形材量の硬化後、成形材料は、光電半導体チップに成形される成形体を形成する。
【００５０】
以下の方法では、その際、共通の成形体は、各素子の個別化のために切り離される。その際、各素子を各々単に１つの光電半導体チップを用いて形成する必要は必ずしもない。例えば、複数の光電半導体チップを、個別の１つの素子内にまとめてもよい。その際、殊に、種々異なる光電半導体チップは、例えば、種々異なる放射波長の発光ダイオード、又は、発光ダイオードチップ及びフォトダイオードチップにするとよい。
【００５１】
表面実装可能素子の製造方法の少なくとも１つの実施例によると、素子の個別化のために専ら成形体が切り離される。即ち、素子の個別化のために、素子の各接続個所は個別化されない。この場合、各接続個所は、全ての側で成形体によって囲まれており、素子の実装面の当該成形体の各接続面でのみアクセス可能である。成形体は、その際、各接続個所から横方向に張り出している。
【００５２】
表面実装可能素子の製造方法の少なくとも１つの実施例によると、素子の個別化のために、素子の少なくとも１つの接続個所が切り離される。即ち、成形体が個別化されるのみならず、素子の少なくとも１つの接続個所でも個別化される。その際、成形体が横方向に１つの接続個所と同一平面となるように形成（封止）されている。
【００５３】
表面実装可能素子の製造方法の少なくとも１つの実施例によると、ソーイング又はカッティングを用いて個別化される。
【００５４】
表面実装可能素子の製造方法の少なくとも１つの実施例によると、各接続個所は、リードフレームによって形成されている。リードフレームは、例えば、良好な導電材料、例えば、銅製でよい。各接続個所が、リードフレームの部分として形成されている場合、有利には、各接続個所を個別化することができる。リードフレームは、各接続個所間に有利には凹部を有しており、この凹部は、封入成形又はモールド成形の際に成形材料で充填されている。
【００５５】
表面実装可能素子の製造方法の少なくとも１つの実施例によると、各接続個所は、例えば、銅製の導電コーティングを有するプラスチックフィルムの部分によって形成される。即ち、個別接続個所は、成形材料での封入成形又はモールド成形後取り除かれるか又は成形材の内部にあるプラスチックフィルムによって相互に接続されている。各素子の個別化時に、場合によっては、各接続個所も各プラスチックフィルムも個別化される。
【００５６】
少なくとも１つの実施例によると、成形体の硬化後形成される成形材料は、エポキシ、シリコン、エポキシ・シリコン・ハイブリッド材料の各材料の少なくとも１つを含む。有利には、その際、これらの各材料は、反応硬化性である。その際、成形材料は、封入モールド又は封入成形前、液体状又はペースト状の形状であるようにするとよい。特に有利には、成形材料は、後続加工の前に固体である、予め反応される材料である。これは、殊に、エポキシ・シリコン・ハイブリッド材料の場合、後続加工にとって特に有利である。
【００５７】
その際、ここで説明している方法は、特に以下の認識を基礎としている。殊に、シリコンを含む成形材料は、モールド又はプレス機器での加工の際、特に低い粘性を有している。この低い粘性により、素子を個別キャビティ内にモールド成形する際に、「ばり」が形成されたり、又は、フラッシュが形成される(Grat- oder Flash-Bildung)のが増える。各接続個所が設けられている、例えば、基板の厚みが変動したり、表面の粗さが変動したりすると、各個別キャビティ内に充填する際に補償するのが極めて困難となることがある。しかし、この難点は、シリコン状の成形材料を用いる際に、複数の光電素子を唯一のキャビティ内に封入モールドすることによって回避することができることが分かった。
【００５８】
前述の方法の少なくとも１つの実施例によると、素子の各コンポーネントは、成形材量を被覆する前に、成形体に対する付着性を高めるのに適した材料でコーティングされる。材料は、有利には、ケイ酸塩である。その際、材料は、火炎熱分解を用いて素子の各コンポーネント上に取り付けることができる。このようにして、最大４０ナノメートル、有利には、最大２０ナノメートル、特に有利には、５ナノメートル厚のケイ酸塩層が形成され、このケイ酸塩層は、素子の各コンポーネントの少なくとも一部分を被覆し、成形材料に対して特に良好な付着性を媒介する。
【００５９】
以下では、ここで説明している発光ダイオード装置を実施例およびそれらに対応する図面に基づき詳細に説明する。
図１ａは、本発明による表面実装可能素子の第１の実施例の略断面図を示し、
図１ｂは、本発明による表面実装可能素子の第２の実施例の略断面図を示し、
図１ｃは、本発明による表面実装可能素子の第３の実施例の略断面図を示し、
図２ａは、本発明による表面実装可能素子の第４の実施例の略断面図を示し、
図２ｂは、本発明による表面実装可能素子の第５の実施例の略断面図を示し、
図３ａは、本発明による表面実装可能素子の第６の実施例の略断面図を示し、
図３ｂは、本発明による表面実装可能素子の第７の実施例の略断面図を示し、
図４は、ここで説明している表面実装可能素子の第８の実施例の略断面図を示し、
図５は、ここで説明している表面実装可能素子の第９の実施例の略断面図を示し、
図６は、ここで説明している表面実装可能素子の第１０の実施例の略断面図を示し、
図７は、ここで説明している表面実装可能素子の第１１の実施例の略断面図を示し、
図８は、ここで説明している表面実装可能素子の第１２の実施例の略断面図を示し、
図９ａ，９ｂ，９ｃ，９ｄ，９ｅ，９ｆ及び９ｇは、ここで説明している方法の第１の実施例を説明するための略断面図を示し、
図１０は、方法の第２の実施例を用いて製造された表面実装可能素子の略断面図を示し、
図１１ａは、ここで説明している表面実装可能素子の第１３の実施例の略断面図を示し、
図１１ｂは、図１１ａに図示した表面実装可能素子の、線Ａ−Ａ’に沿った略断面図を示す。
【００６０】
実施例および添付の図面において、同一の構成要素または同じ働きをもつ構成要素にはそれぞれ同じ参照番号が付されている。図示の各要素は縮尺通りに示されたものではなく、分かり易くするために個々の要素を、特徴を際立たせて大きく示すこともある。
【００６１】
図１ａは、ここで説明している表面実装可能素子の第１の実施例の略断面図を示す。
【００６２】
表面実装可能なオプトエレクトロニクス素子は、オプトエレクトロニクス半導体チップ１を有している。オプトエレクトロニクス半導体チップ１は、例えば、ルミネッセンスダイオードチップ、例えば、レーザダイオードチップ又は発光ダイオードチップである。しかし、オプトエレクトロニクス半導体チップ１は、例えば、フォトダイオードのようなデテクタチップでもよい。その際、例えば、半導体チップ１は、Ｓｉフォトダイオードチップである。
【００６３】
有利には、オプトエレクトロニクスチップ１は、薄膜技術で製造されたオプトエレクトロニクス半導体素子である。即ち、少なくとも１つの実施例では、半導体チップ１は、放射出力結合面を有しており、この放射出力結合面を通って、半導体チップ１により放射された電磁放射の大部分が出力結合される。特に有利には、半導体チップ１によって放射された全放射を、放射出力結合面を通して出力結合するようにするとよい。放射出力結合面は、例えば、半導体チップ１の表面の一部分により形成されている。有利には、放射出力結合面は、例えば、電磁放射を形成するようにされた半導体チップ１のエピタキシャル層列に対して平行に設けられた半導体チップ１の主表面によって形成される。
【００６４】
エピタキシャル層列は、例えば、ｐｎ接合、ダブルヘテロ構造、単一量子井戸構造（ＳＱＷ）、あるいは殊に有利には多重量子井戸構造（ＭＱＷ構造）を有することができる。本明細書の範囲内において、量子井戸構造の技術概念には、例えば、キャリアが閉じこめ（confinement）によってそのエネルギ状態が量子化される、あらゆる構造が含まれる。殊に、量子井戸構造の技術概念には、量子化の次元数に関する規定は含まない。したがって、量子化には、殊に、量子箱、量子細線、量子点およびこれらの構造のあらゆる組み合わせが含まれる。
【００６５】
有利には、半導体チップ１は、成長基板が少なくとも部分的に取り除かれていて元の成長基板とは反対側のその表面に支持部材が設けられた半導体チップである。
【００６６】
支持部材は、成長基板よりも比較的自由に選択できる。この場合、温度膨張係数に関して放射形成エピタキシャル層列にきわめて良好に整合された支持部材を選択するのが有利である。さらに支持部材に、熱伝導性の著しく良好な材料を含ませることができる。このようにして、作動時に、半導体チップ１によって生成された熱が特に効率的に、接続個所４ａに排出される。
【００６７】
成長基板の除去により製造されるこの種の半導体チップ１は、薄膜半導体チップとも称され、有利には、以下の各特徴ゆえに優れたものである。
【００６８】
−支持部材の方に向けられた、放射形成エピタキシャル層列の第１の主要面で、エピタキシャル層列内で形成された電磁放射の少なくとも一部分が、この主要面内に反射する反射層又は層列が取り付け、又は、形成されている。
【００６９】
−エピタキシャル層列は、有利には最大で２０μｍの厚さを有しており、殊に有利には、最大で１０μｍの厚さを有している。
【００７０】
−さらにエピタキシャル層列に有利には、混合構造を有する少なくとも１つの面を備えた少なくとも１つの半導体層が含まれている。理想的な場合には、この混合構造によって、エピタキシャル層列内にほぼエルゴード的な光分布を生じさせ、つまり、この光分布は、できるかぎりエルゴード的な確率分散特性を有している。
【００７１】
この種の薄膜半導体チップの原理については、たとえばI. Schnitzer等によるAppl. Phys. Lett. 63 (16), １９９３年１０月１８日刊、第２１７４〜２１７６頁に記載されており、薄膜半導体チップの基本原理に関して、その開示内容を、本願で参照している。
【００７２】
そのような、薄膜チップで製造されたオプトエレクトロニクス半導体チップは、その際、特に、当該光半導体チップの僅かな高さのために、表面実装可能素子の特に小さな構造高さにすることができるという利点を有している。
【００７３】
図１の実施例のオプトエレクトロニクス半導体チップ１は、素子の接続個所４ａ上に取り付けられており、この接続個所と電気的にコンタクト接続されている。例えば、オプトエレクトロニクス半導体チップ１は、接続個所４ａ上にはんだ付け、導電接着又はボンディングされている。接続個所４ａは、そのために、半導体チップの、接続個所４ａへのコンタクト接続可能性を改善するコーティング５を有している。コーティング５は、例えば、金を含有しているようにするとよい。
【００７４】
表面実装可能素子の接続個所４ａ，４ｂは、例えば、銅を含有し、又は、銅製である。接続個所４ａ，４ｂは、有利には、一連のエッチングステップ及びガルバニックコーティングステップによって形成される。接続個所４ａ，４ｂは、コーティング５を含めて有利には３０〜６０μｍの高さを有している。
【００７５】
図１の実施例の接続個所４ａ，４ｂは、キノコ状に形成されている。この接続個所は、突出部又は張り出し部として形成された固着構造１３を有している。突出部の長さは、その際、横方向に、即ち、素子の実装面３に対して平行な方向に、少なくとも３μｍである。接続個所４ａ及び４ｂの、張り出し部までの高さは、少なくとも２０μｍである。表面実装可能素子の、図１に示された実施例の両接続個所４ａ及び４ｂ間の間隔は、有利には、少なくとも１４０μｍである。
【００７６】
オプトエレクトロニクス半導体チップ１は、図１の実施例では、コンタクト接続線７によって、素子の第２の接続個所４ｂと導電接続されている。コンタクト接続線7は、例えば、金（ゴールド）線によって形成されている。第２の接続個所４ｂは、コンタクト接続線７のコンタクト可能性を改善するために、同様にコーティング５を有しているようにしてもよい。コンタクト接続線７は、例えば、ボンディングパッド６を用いて、オプトエレクトロニクス半導体チップ１の表面上にコンタクト接続されている。
【００７７】
オプトエレクトロニクス半導体チップ１のような素子のコンポーネントには、接続個所４ａ，４ｂ及びコンタクト接続線７が、少なくとも部分的に成形体２が成形されている。成形体２は、有利には、以下の各材料の少なくとも１つを有している：エポキシ樹脂、シリコン、エポキシ・シリコン・ハイブリッド材料。有利には、成形体２は、約５０％のシリコンと約５０％のエポキシの成分を有するエポキシ・シリコン・ハイブリッド材料を有する。その際、素子の各コンポーネントに成形する前に、予め反応される反応硬化性材料にするとよい。成形体２は、少なくとも部分的に、オプトエレクトロニクス半導体チップ１から放射又はオプトエレクトロニクス半導体チップ１によって受光される電磁放射に対して透過性を有している。即ち、成形体２は、電磁放射の少なくとも所定の波長領域内で透過性又は半透過性である。
【００７８】
素子の側面２ａ，２ｂは、成形体２の硬化後、個別化手段(Vereinzeln)を用いて形成される。即ち、素子の側面２ａ，２ｂは、ソーイング、カッティング、又は、破断を用いて形成され、その際、破断時に先ず目標破断縁が形成される。側面２ａ，２ｂは、材料切除の痕跡を有することがある。従って、素子の側面２ａ，２ｂは、ほぼ平坦又は平滑に形成されている。殊に、側面２ａ，２ｂには、巨視的な突起がない。即ち、例えば、素子の接続個所は、側面２ａ，２ｂから突出していない。成形体は、接続個所４ａ，４ｂを横方向、つまり、実装面３に対して平行な方向且つ側面２ａ，２ｂに対して交差する方向に張り出している。
【００７９】
成形体の下側面は、少なくとも、素子の実装面３の一部分を形成している。表面実装可能素子では、実装面３は、素子坦体（図示していない）側であり、少なくとも場所により、そのような素子坦体とコンタクト接続してもよい。接続個所４ａ，４ｂの、実装面３側の接続面８０ａ，８０ｂ上には、各々１つのハンダ層ａ，８ｂが取り付けられている。ハンダ層ａ，８ｂは、例えば、ニッケル−金−層列によって形成されている。素子は、その際、例えば、リフロー−ハンダプロセスによって実装可能であるようにしてもよい。
【００８０】
図１の実施例の素子の長さＬは、有利には、１．５〜２．１ミリメートル、特に有利には、約１．８ミリメートルである。素子の全高Ｈプラスｈは、０．５〜０．９ミリメートル、有利には、０．７ミリメートルである。その際、成形体の高さＨは、少なくとも０．３ミリメートルである。
【００８１】
図１ｂは、ここで説明している表面実装可能なオプトエレクトロニクス素子の別の実施例の断面略図を示す。図１の実施例とは異なり、この実施例の接続個所４ａ，４ｂは、リードフレームの部分によって形成されている。その際、リードフレームは、少なくもとエッチングプロセスによって構造が形成されていて、張り出し部１４を有しており、張り出し部１４は、接続個所４ａ，４ｂを成形材料（ペースト）２内に固定するのに使われる。同様に、図１ａの実施例とは異なり、素子の側面２ａ，２ｂは、この実施例では、場所により、接続個所４ａ，４ｂによって形成されている。即ち、図１ｂの素子の実施例では、成形体２は、横方向で(lateral)接続個所４ａ，４ｂと同一平面となるように形成（封止）されている。横方向(lateral)とは、ここでは、素子の側面２ａ，２ｂに対して交差方向であるような方向のことである。即ち、接続個所４ａ，４ｂは、実装面３を横方向に突出しない。接続個所４ａ，４ｂは、素子の側面２ａ，２ｂを突出せず、この側面２ａ，２ｂと同一平面となるように形成されている。
【００８２】
図１ｃは、ここで説明している各オプトエレクトロニクス素子の１つの第３の実施例の実装面３の平面図を示す。例えば、素子の下側面は、図１ａ又は１ｂのような面、又は、図１ａ又は１ｂと同様な面にしてもよい。
【００８３】
成形体２の表面によって形成される実装面３に表面実装可能素子の下側面上には、接続個所４ａ，４ｂの接続面８０ａ，８０ｂが自由にアクセス可能である。例えば、この接続個所には、上述のコーティング８ａ，８ｂが設けられている。
【００８４】
接続個所４ｂは、その際、多数の接続個所、図１ｃの実施例では、４つの接続個所４ｂによって形成してもよい。素子の接続個所４ａ及び４ｂは、その際、異なった寸法にされる。即ち、素子は、異なった寸法の接続個所４ａ，４ｂを有している。しかし、単に１つだけ、個別に第２の接続個所４ｂを設け、この接続個所４ｂの接続面８０ｂが、例えば、第１の接続個所４ａの接続面８０ｂと同じ寸法を有するようにしてもよい。
【００８５】
図１ｃの実施例では、接続個所４ａの長さは、ｌ＝１．７＋／−０．０３５ミリメートルである。素子の長さＬは、１．８＋／−０．０５ミリメートルである。接続面８０ａの幅は、１−Ｔ＝１．１５＋／−０．０５ミリメートルである。接続面８０ａ，８０ｂと素子の側面２ａ，２ｂとの間隔は、ｔ＝０．０５＋／−０．０３ミリメートルである。各接続面８０ｂ相互の間隔は、Ｄ＝０．２＋／−０．０５ミリメートルである。各接続面８０ｂの幅は、ｂ＝０．２７５＋／−０．０５ミリメートルである。
【００８６】
図２ａ及び２ｂは、ここで説明している表面実装可能素子の第４及び第５の実施例の断面略図を示す。この実施例では、素子の接続面８０ａ，８０ｂのコーティング８ａ，８ｂは、実装面３と同一平面となるように形成されている。従って、接続個所４ａ，４ｂの接続面８０ａ，８０ｂは、実装面３の凹部内に設けられている。
【００８７】
図３ａ及び３ｂは、ここで説明している表面実装可能素子の第６及び第７の実施例の断面略図を示す。この実施例では、接続個所４ａ，４ｂは、実装面３から少し突出している。接続個所４ａ，４ｂの接続面８０ａ，８０ｂは、成形体２の外側に設けられている。その際、接続面４ａ，４ｂの張出部は、成形体２の高さに較べて小さい。
【００８８】
図４は、ここで説明している表面実装可能なオプトエレクトロニクス素子の第８の実施例を示す。例えば、図２ａとの関連で説明した素子の実施例に補完して、成形体２内に、ここでは、別の材料９が設けられている。別の材料９は、例えば、電磁放射を散乱させるのに適した粒子、つまり、拡散粒子(Diffuserpartikel)であり、電磁放射を吸収するのに適した粒子、つまり、アブソーバ、又は、波長を変換するのに適した発光物質である。
【００８９】
更に、成形体２は、これら各種の粒子のうちの少なくとも２つの粒子を含むことができる。即ち、成形体２は、例えば、拡散粒子と発光物質粒子を有している。
【００９０】
材料９が、例えば、発光変換物質である場合、オプトエレクトロニクス素子は、白色光を放射するのに適している。
【００９１】
図５は、ここで説明しているオプトエレクトロニクス素子の第９の実施例を示す。図５の実施例では、付加的な材料９は、層２２ｃ内に設けられている。例えば、層２２ｃは、発光粒子を有する成形体２の層である。図５の実施例の素子は、更に、別の材料９を含まない成形体２の層２２ａを有しており、半導体チップ２を囲む。更に、素子は、同様に別の材料９を含まない層２２ｂを有している。層２２ｂは、素子の実装面３と反対側の素子の表面によって限定されている。
【００９２】
図６は、ここで説明している表面実装可能なオプトエレクトロニクス素子の第１０の実施例を示す。この実施例では、素子の放射透過面１０は、レンズ状に形成されている。そのために、放射透過面は、少なくとも場所によって、球面、楕円又は非球面レンズの形状に湾曲されているようにするとよい。更に、放射透過面を、少なくとも場所により、フレネルレンズ、ゾーン光学系、又は、ホログラフィック光学系の形状で形成してもよい。その際、放射透過面１０の構造化は、一方では、素子内に入射するか、又は、素子から出射する放射が放射成形されるようにして行うことができる。他方、放射透過面の形状により、放射透過面１０で全反射する確率を小さくすることができる。このようにして、多くの光を、素子内に入力結合又は出力結合することができるようになる。
【００９３】
図７は、ここで説明している表面実装可能素子の第１１の実施例を示す。図７の実施例では、半導体チップ１には、ＥＳＤ保護素子が並列接続されている。例えば、半導体チップ１には、発光ダイオード１１が、ＥＳＤ保護素子として逆並列接続されている。発光ダイオード１１は、そのために、第２の接続個所４ｂの実装面上に取り付けられている。コンタクト線７０は、例えば、ボンディングパッド６０を用いて発光ダイオード１１とコンタクト接続することができる。発光ダイオード１１は、オプトエレクトロニクス半導体チップ用のＥＳＤ保護素子としての特性の他に、放射形成のためにも使うことができる。そのために、接続個所４ａ，４ｂには、例えば、パルス幅変調回路を用いて、方向が交番する電流を給電することができる。これにより、半導体チップ１自体が発光ダイオードであって、成形体２が発光変換材料を有すると、特に有利であることがわかる。素子は、その際、例えば、オプトエレクトロニクス半導体チップ１の青色光と、放射の波長変換成分、例えば、黄色光とを混合することによって、白色光を形成するのに適している。発光ダイオード１１は、その際、素子によって放射される光の演色評価数(Farbwiedergabeindex)を向上する光を形成するのに適しているようにすることができる。例えば、その際、そのような光は、赤色光である。
【００９４】
発光ダイオード１１に対して択一的に、ＥＳＤ保護素子は、バリスタ、抵抗、ツェナーダイオードの各コンポーネントの１つによって形成してもよい。
【００９５】
図８を用いて、ここで説明している表面実装可能素子の第１２の実施例について説明する。この実施例では、素子の各コンポーネント上には、少なくとも場所によりコーティング部１２が取り付けられており、このコーティング部１２により、接続個所４ａ，４ｂ、オプトエレクトロニクス半導体チップ１、コンタクト接続線７のような各コンポーネントを成形体２に付着するのが改善される。即ち、コーティング部１２は、成形体２が素子の各コンポーネントからラミネートされなくなるのを回避するのに役立つ。
【００９６】
有利には、コーティング部１２は、ケイ酸塩を含む。コーティング部１２は、例えば、火炎熱分解を用いて、素子の少なくとも個別コンポーネント上に形成することができる。コーティング部１２の層厚は、最大４０ナノメートル、有利には、最大２０ナノメートル、特に有利には、最大５ナノメートルである。層厚１２は、素子の各コンポーネントへの強い付着力と、高い表面エネルギによって特徴付けられる。それにより、層１２は、各コンポーネントと、層１２を有利には完全に湿潤にする成形体２との付着を媒介するのに適している。
【００９７】
例えば、ケイ酸塩は、化学量論的なケイ酸塩か、又は、非化学量論的なケイ酸塩（ＳｉｘＯｙ）でよい。更に、ケイ酸塩は、有機的なサイドグルーブ、ビニール、エポキシ、アミノのサイドグループの少なくとも１つの有機的なサイドグループを有しているようにしてもよい。
【００９８】
更に、前述のケイ酸塩種に対して択一的に、別の材料を付着媒介物として用いてもよい。例えば、別の半導体又は金属の酸化層を用いてもよい。この個所では、殊に、図４〜８の実施例の各構成を組み合わせてもよい。殊に、この実施例を図１〜３の実施例で用いてもよい。
【００９９】
図９ａ〜９ｇを用いて、ここで説明している実施例について説明する。この製造方法は、図２ａを用いて説明したような、素子の実施例の製造に適している。しかし、この方法は、原理的に、ここで説明している素子の実施例全てを製造するのに用いることができる。図９ａ〜９ｇの断面略図を用いて、この方法について説明する。
【０１００】
図９ａに示されているように、先ず、多数の接続個所４ａ，４ｂを備えた基板２０が用いられる。その際、接続個所４ａ，４ｂは、２次元アレイに設けられており、そのうち、図９ａ〜９ｇの断面図には、単に一列又は一行しか図示していない。基板２０は、例えば、銅製、又は、銅を含む。基板は、有利には、少なくとも１２０μｍ厚である。
【０１０１】
接続個所４ａ，４ｂには、先ず、例えば、金を含むコーティング部５が設けられる。コーティング部５により、オプトエレクトロニクス半導体チップ１とコンタクト線７を接続個所４ａ，４ｂにコンタクト接続する可能性が改善される。接続個所４ａ上には、続いて、オプトエレクトロニクス半導体チップ１がボンディング、導電接着又はソルダリングされる。オプトエレクトロニクス半導体チップ１は、例えば、当該オプトエレクトロニクス半導体チップ１のｐ側が接続個所４ａ上にボンディングされる。
【０１０２】
続いて（図９ｂ）、オプトエレクトロニクス半導体チップ１は、例えば、ｎ側で、ボンディングパッド９を用いて、コンタクト接続線７にて、接続個所４ａと導電接続される。
【０１０３】
例えば、続いて、ケイ酸塩コーティング１２（分かり易くするために図示していない）は、素子の各コンポーネント上に取り付けることができる。ケイ酸塩コーティング１２は、例えば、火炎熱分解を用いて各コンポーネント上に形成することができる。
【０１０４】
続いて、素子の各コンポーネントは、成形体２の形成のために、モールド成形又はプレス機器のキャビティ内に挿入される。その際、成形材料は、射出プレス又は射出成形を用いて成形又はプレス機器のキャビティ内に挿入される。成形材料は、エポキシ含有成形材料又はシリコン含有成形材料である。有利には、成形材料は、エポキシ・シリコン・ハイブリッド材料である。シリコン乃至シリコンを含有するハイブリッド材料は、比較的低い粘性を有している。個別キャビティ内での処理の際、それにより、リードフレーム又は基板２０と成形又はプレス機器の金属表面との間の密閉性が難しいので、特に、リードフレームベースの素子との結合の際、材料のフラッシュ傾向(Flashneigung)が高くなる。この場合、多数の封止面があり、基板２０内での厚みの変動及び表面の粗さの変動は、成形又はプレス機器内で殆ど補償されない。更に、シリコン乃至シリコンを含有するハイブリッド材料は、経験上、エポキシ樹脂ベースプレス材料よりも脆弱である。それにより、例えば、電界デフラッシュ(elektrolytischen Deflashen)又は水放射デフラッシュ(Wasserstrahldeflashen)の場合のようなデフラッシュ方法で、非常に小さなプロセスウィンドウが得られる。従って、共通のキャビティ内で多数の素子をモールド成形(Vergiessen)すると、この材料では特に有利である。
【０１０５】
更に、成形体２の射出成形プロセスの際、シートモールディングプロセスを使用してもよい。その際、成形又はプレス機器のキャビティには、使用すべき成形材料に対して僅かしか付着性を有していないシートが形成される。この場合、成形分離部材を用いなくてよい。そうすることによって、成形体が素子の各コンポーネントに付着するのを向上することができる。
【０１０６】
後続の方法ステップでは、図９ｄに図示されているように、接続個所４ａ，４ｂの基板２０が除去される。これは、例えば、エッチングプロセスによって行うことができる。
【０１０７】
図９ｅに示された後続の方法ステップでは、ソルダリング層８ａ，８ｂが、接続個所４ａ，４ｂの接続面８０ａ，８０ｂ上に取り付けられ、この接続面は、素子の実装面３と同一平面となるように形成されるか、又は、素子の実装面３から張り出している。
【０１０８】
図９ｆには、後続の加工のために、シートがラミネートされている素子のアレイが示されている。
【０１０９】
図９ｇには、例えば、ソーイング、切断、レーザカッティング、水放射カッティング又は破断を用いて行うことができる各素子の個別化が示されている。
【０１１０】
銅基板２０上の接続面４ａ，４ｂに対して択一的に、プラスチックシート４１及び当該プラスチックシート４１上にラミネートされた銅シートを有するシート４０上に共通にモールド成形(Vergiessen)してもよい。そのような素子の実施例は、図１０に示されている。銅シートは、フォト技術及びエッチング技術のプロセスステップを用いて各接続個所４ａ，４ｂに対して処理される。そのような素子に対しても、図１〜８を用いて説明した実施例が可能である。
【０１１１】
図１１ａは、ここで説明している表面実装可能素子の第１３の実施例の略断面図を示す。
【０１１２】
図１１ｂは、図１１ａを用いて説明した表面実装可能素子の線Ａ−Ａ’に沿った断面略図を示す。
【０１１３】
図１１ａの平面略図から分かるように、第１３の実施例の表面実装可能素子は、多数のオプトエレクトロニクス半導体チップ１を有している。その際、オプトエレクトロニクス半導体チップは、マトリックス状に配設されている。即ち、オプトエレクトロニクス半導体チップ１は、行及び列に配設されている。その際、オプトエレクトロニクス半導体チップ１は、ほぼ、同じ波長領域の電磁放射を放射又は検出する同じ半導体チップにするとよい。更に、オプトエレクトロニクス半導体チップ１の少なくとも２つは、電磁放射を放射又は検出する波長領域に関して区別されるようにするとよい。
【０１１４】
例えば、図１１ａ及び１１ｂを用いて説明した表面実装可能素子は、平面光源を形成することができる。個別オプトエレクトロニクス半導体チップ１は、その際、例えば、発光ダイオードチップによって形成されている。成形体内にディフューザ粒子を挿入することによって、又は、表面実装可能素子の放射出口面を拡散・散乱性に構成すること、例えば、放射出口面を粗面化することによって、オプトエレクトロニクス素子の放射出口面が唯一の均質な発光面であるかのような印象を与えることができる。その際、個別オプトエレクトロニクス半導体チップ１は、相互に別個に見えることはない。オプトエレクトロニクス半導体チップ１が、例えば、相互に異なった色の光を放射するのに適した発光ダイオードチップである場合、表面実装可能素子は、混合光を放射することができる。
【０１１５】
本願は、ドイツ連邦共和国特許出願公開第102005041064.2-33号の優先権を主張するものであり、その開示内容は本願に含まれるものとする。
【０１１６】
なお、本発明は実施例に基づいたこれまでの説明によって限定されるものではない。むしろ本発明はあらゆる新規の特徴ならびにそれらの特徴のあらゆる組み合わせを含むものであり、これには殊に特許請求の範囲に記載した特徴のあらゆる組み合わせが含まれる。このことはこのような特徴またはこのような組み合わせ自体が特許請求の範囲あるいは実施例に明示的には記載されていない場合であっても当てはまる。
【図面の簡単な説明】
【０１１７】
【図１】本発明による表面実装可能素子の第１、第２、第３の実施例の略断面図
【図２】本発明による表面実装可能素子の第４、第５、第６の実施例の略断面図
【図３】本発明による表面実装可能素子の第６、第７の実施例の略断面図
【図４】表面実装可能素子の第８の実施例の略断面図
【図５】表面実装可能素子の第９の実施例の略断面図
【図６】表面実装可能素子の第１０の実施例の略断面図
【図７】表面実装可能素子の第１１の実施例の略断面図
【図８】表面実装可能素子の第１２の実施例の略断面図
【図９】方法の第１の実施例を説明するための略断面図
【図１０】方法の第２の実施例を用いて製造された表面実装可能素子の略断面
【図１１】表面実装可能素子の第１３の実施例の略断面図、及び、表面実装可能素子の、線Ａ−Ａ’に沿った略断面図
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図９Ｆ】
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【図９Ｇ】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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