(57)【特許請求の範囲】
【請求項１】
非反転入力端子と反転入力端子の間にオフセット電圧を有する差動型の増幅回路と、
前記増幅回路の出力ノードと第１の電源ノードとの間に直列に設けられる第１の抵抗及び第２の抵抗と、
前記第１の抵抗と前記第２の抵抗の接続ノードに一端が接続される位相補償用キャパシターとを含み、
前記増幅回路は、
第１の差動トランジスターと、第２の差動トランジスターと、カレントミラー回路と、第１の電流源とを有する差動部と、
前記差動部の出力ノードに接続される出力部と、
を含み、
前記出力部は、
前記差動部の出力ノードにより制御される駆動トランジスターと、
前記駆動トランジスターに直列に設けられると共に前記第１の抵抗及び前記第２の抵抗に並列に設けられる第２の電流源と、
を含み、
前記第１の抵抗と前記第２の抵抗の前記接続ノードの信号が、前記増幅回路の前記非反転入力端子に帰還され、
前記増幅回路の前記出力ノードの信号が、前記増幅回路の前記反転入力端子に帰還されて、前記出力ノードに定電圧を生成することを特徴とするレギュレーター。
【請求項２】
請求項１において、
前記差動回路の前記オフセット電圧をＶＯＦＦとし、前記第１の抵抗の抵抗値をＲ１とし、前記第２の抵抗の抵抗値をＲ２とした場合に、ＶＲＥＧ＝ＶＯＦＦ×{（Ｒ１＋Ｒ２）／Ｒ１}となる定電圧ＶＲＥＧを生成することを特徴とするレギュレーター。
【請求項３】
請求項１又は２において、
前記位相補償用キャパシターの他端は、前記第１の電源ノード又は前記駆動トランジスターのソースが接続される第２の電源ノードに接続されることを特徴とするレギュレーター。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記第１の差動トランジスターのゲート電極の導電性と、前記第２の差動トランジスターのゲート電極の導電性とを異ならせることで、前記オフセット電圧が設定されることを特徴とするレギュレーター。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記第１の差動トランジスターのＷ／Ｌ比と、前記第２の差動トランジスターのＷ／Ｌ比を異ならせる、或いは前記カレントミラー回路を構成する第１のカレントミラー用トランジスターのＷ／Ｌ比と前記カレントミラー回路を構成する第２のカレントミラー用トランジスターのＷ／Ｌ比とを異ならせることで、前記オフセット電圧が設定されることを特徴とするレギュレーター。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記差動部の前記第１の電流源は、
一端が前記第１の電源ノードに接続される第１の電流源用抵抗と、
ソースに前記第１の電流源用抵抗の他端が接続され、ゲートに前記第１の電源ノードが接続されるデプレッション型の第１の電流源用トランジスターを含み、
前記第１の電流源用トランジスターのしきい値電圧は負の温度特性を有し、
前記第１の電流源用抵抗の抵抗値は正の温度特性を有することを特徴とするレギュレーター。
【請求項７】
請求項６において、
前記第１の電流源用抵抗は、Ｎウェルにより形成されるＮウェル抵抗であることを特徴とするレギュレーター。
【請求項８】
請求項７において、
前記第１の抵抗、前記第２の抵抗は、ポリシリコン層により形成されたポリ抵抗であり、
前記Ｎウェル抵抗である前記第１の電流源用抵抗の形成領域上に、前記第１の抵抗又は前記第２の抵抗である前記ポリ抵抗がレイアウト配置されることを特徴とするレギュレーター。
【請求項９】
請求項６乃至８のいずれかにおいて、
前記出力部の前記第２の電流源は、
一端が前記第１の電源ノードに接続される第２の電流源用抵抗と、
ソースに前記第２の電流源用抵抗の他端が接続され、ゲートに前記第１の電源ノードが接続されるデプレッション型の第２の電流源用トランジスターを含み、
前記第２の電流源用トランジスターのしきい値電圧は負の温度特性を有し、
前記第２の電流源用抵抗の抵抗値は正の温度特性を有することを特徴とするレギュレーター。
【請求項１０】
請求項９において、
前記第２の電流源用抵抗は、Ｎウェルにより形成されるＮウェル抵抗であることを特徴とするレギュレーター。
【請求項１１】
請求項１０において、
前記第１の抵抗、前記第２の抵抗は、ポリシリコン層により形成されたポリ抵抗であり、
前記Ｎウェル抵抗である前記第２の電流源用抵抗の形成領域上に、前記第１の抵抗又は前記第２の抵抗である前記ポリ抵抗がレイアウト配置されることを特徴とするレギュレーター。
【請求項１２】
請求項１乃至１１のいずれかにおいて、
前記第１の抵抗の抵抗値をＲ１とし、前記第２の抵抗の抵抗値をＲ２とした場合に、抵抗比Ｒ２／Ｒ１が、前記オフセット電圧の温度特性を相殺する温度特性を有することを特徴とするレギュレーター。
【請求項１３】
請求項１乃至１２のいずれかに記載のレギュレーターを含むことを特徴とする集積回路装置。
【請求項１４】
請求項１３において、
前記レギュレーターにより生成された定電圧が電源電圧として供給されるロジック回路と、
前記レギュレーターにより生成された定電圧が電源電圧として供給され、前記ロジック回路に対してリセット信号を出力するパワーオンリセット回路を含むことを特徴とする集積回路装置。
【請求項１５】
請求項１４において、
前記パワーオンリセット回路は、
前記第１の抵抗又は前記第２の抵抗に設定された電圧分割タップからの電圧が反転入力端子に入力され、前記第１の電源ノードが非反転入力端子に接続され、前記非反転入力端子と前記反転入力端子の間にオフセット電圧を有するコンパレーターを含むことを特徴とする集積回路装置。
【請求項１６】
請求項１５において、
前記コンパレーターが有する差動部は第３の電流源を含み、
前記第３の電流源は、
一端が前記第１の電源ノードに接続される第３の電流源用抵抗と、
ソースに前記第３の電流源用抵抗の他端が接続され、ゲートに前記第１の電源ノードが接続されるデプレッション型の第３の電流源用トランジスターを含み、
前記第３の電流源用トランジスターのしきい値電圧は負の温度特性を有し、
前記第３の電流源用抵抗の抵抗値は正の温度特性を有することを特徴とする集積回路装置。
【請求項１７】
請求項１６において、
前記コンパレーターが有する出力部は第４の電流源を含み、
前記第４の電流源は、
一端が前記第１の電源ノードに接続される第４の電流源用抵抗と、
ソースに前記第４の電流源用抵抗の他端が接続され、ゲートに前記第１の電源ノードが接続されるデプレッション型の第４の電流源用トランジスターを含み、
前記第４の電流源用トランジスターのしきい値電圧は負の温度特性を有し、
前記第４の電流源用抵抗の抵抗値は正の温度特性を有することを特徴とする集積回路装置。
【請求項１８】
請求項１３乃至１７のいずれかに記載の集積回路装置を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レギュレーター、集積回路装置及び電子機器等に関する。
【背景技術】
【０００２】
従来より、外部電源電圧の電圧調整を行って、調整後の電圧を内部回路に供給するレギュレーター（定電圧生成回路）が知られている。このようなレギュレーターの従来技術としては特許文献１、２に開示される技術が知られている。
【０００３】
例えば特許文献１に開示されるレギュレーターでは、基準電圧生成回路で生成した基準電圧が、増幅回路（オペアンプ）の反転入力端子に入力される。またレギュレーターの出力ノードとＶＳＳとの間に第１、第２の抵抗が設けられ、これらの第１、第２の抵抗による分割電圧が、増幅回路の非反転入力端子に入力される。そして外部電源電圧の入力ノードとレギュレーターの出力ノードとの間に駆動トランジスターが設けられ、この駆動トランジスターのゲート電極を増幅回路が制御することで、レギュレーターの出力ノードから定電圧が出力される。
【０００４】
しかしながら、このレギュレーターでは、回路の安定動作を目指す設計を行うと、消費電力が増加してしまい、逆に低消費電力化を目指す設計を行うと、回路動作の安定度が悪化するという課題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−９２５４４号公報
【特許文献２】特開昭６０−２５２９２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の幾つかの態様によれば、回路の安定動作と低消費電力化を両立できるレギュレーター、集積回路装置及び電子機器等を提供できる。
【課題を解決するための手段】
【０００７】
本発明の一態様は、非反転入力端子と反転入力端子の間にオフセット電圧を有する差動型の増幅回路と、前記増幅回路の出力ノードと第１の電源ノードとの間に直列に設けられる第１の抵抗及び第２の抵抗と、前記第１の抵抗と前記第２の抵抗の接続ノードに一端が接続される位相補償用キャパシターとを含み、前記第１の抵抗と前記第２の抵抗の前記接続ノードの信号が、前記増幅回路の前記非反転入力端子に帰還され、前記増幅回路の前記出力ノードの信号が、前記増幅回路の前記反転入力端子に帰還されるレギュレーターに関係する。
【０００８】
本発明の一態様によれば、増幅回路の非反転入力端子と反転入力端子の間のオフセット電圧と第１、第２の抵抗の抵抗比により決まる定電圧が生成される。そして本発明の一態様では、第１、第２の抵抗の接続ノードには位相補償用キャパシターが設けられ、この接続ノードの信号が増幅回路の非反転入力端子に帰還されると共に、増幅回路の出力ノードの信号が反転入力端子に帰還される。これにより、安定した回路動作で定電圧を生成できるレギュレーターの実現が可能になる。
【０００９】
また本発明の一態様では、前記増幅回路は、第１の差動トランジスターと、第２の差動トランジスターと、カレントミラー回路とを有する差動部と、前記差動部の出力ノードに接続される出力部とを含んでもよい。
【００１０】
このようにすれば、第１、第２の差動トランジスターとカレントミラー回路を有する差動部の非反転入力端子に、第１、第２の抵抗の接続ノードの信号を帰還し、差動部の反転入力端子に、増幅回路の出力ノードの信号を帰還して、電圧調整を行うことが可能になる。
【００１１】
また本発明の一態様では、前記第１の差動トランジスターのゲート電極の導電性と、前記第２の差動トランジスターのゲート電極の導電性を異ならせることで、前記オフセット電圧が設定されてもよい。
【００１２】
このようにすれば、第１、第２の差動トランジスターのゲート電極の導電性を異ならせることで得られる仕事関数差電圧により、オフセット電圧を設定できるようになる。
【００１３】
また本発明の一態様では、前記第１の差動トランジスターのＷ／Ｌ比と、前記第２の差動トランジスターのＷ／Ｌ比を異ならせる、或いは前記カレントミラー回路を構成する第１のカレントミラー用トランジスターのＷ／Ｌ比と前記カレントミラー回路を構成する第２のカレントミラー用トランジスターのＷ／Ｌ比を異ならせることで、前記オフセット電圧が設定されてもよい。
【００１４】
このようにすれば、第１、第２の差動トランジスターのＷ／Ｌ比を異ならせたり、第１、第２のカレントミラー用トランジスターのＷ／Ｌ比を異ならせることで、オフセット電圧を設定できるようになる。
【００１５】
また本発明の一態様では、前記差動部は、第１の電流源を含み、前記第１の電流源は、一端が前記第１の電源ノードに接続される第１の電流源用抵抗と、ソースに前記第１の電流源用抵抗の他端が接続され、ゲートに前記第１の電源ノードが接続されるデプレッション型の第１の電流源用トランジスターを含み、前記第１の電流源用トランジスターのしきい値電圧は負の温度特性を有し、前記第１の電流源用抵抗の抵抗値は正の温度特性を有してもよい。
【００１６】
このようにすれば、第１の電流源のテール電流生成のための基準電圧を生成する回路を不要にすることができ、電流パスの本数を減らすことが可能になる。また、第１の電流源に流れるテール電流の温度依存性やバラツキを減少できる。
【００１７】
また本発明の一態様では、前記第１の電流源用抵抗は、Ｎウェルにより形成されるＮウェル抵抗であってもよい。
【００１８】
このようにすれば、第１の電流源用抵抗の抵抗値に正の温度特性を持たせることが可能になる。
【００１９】
また本発明の一態様では、前記第１の抵抗、前記第２の抵抗は、ポリシリコン層により形成されたポリ抵抗であり、前記Ｎウェル抵抗である前記第１の電流源用抵抗の形成領域上に、前記第１の抵抗又は前記第２の抵抗である前記ポリ抵抗がレイアウト配置されてもよい。
【００２０】
このようにすれば、１つの領域を用いて、第１の電流源用抵抗と第１の抵抗又は第２の抵抗をレイアウト配置できるようになるため、レイアウト効率を向上できる。
【００２１】
また本発明の一態様では、前記出力部は、前記差動部の出力ノードにより制御される駆動トランジスターと、前記駆動トランジスターに直列に設けられる第２の電流源を含み、前記第２の電流源は、一端が前記第１の電源ノードに接続される第２の電流源用抵抗と、ソースに前記第２の電流源用抵抗の他端が接続され、ゲートに前記第１の電源ノードが接続されるデプレッション型の第２の電流源用トランジスターを含み、前記第２の電流源用トランジスターのしきい値電圧は負の温度特性を有し、前記第２の電流源用抵抗の抵抗値は正の温度特性を有してもよい。
【００２２】
このようにすれば、第２の電流源のテール電流生成のための基準電圧を生成する回路を不要にすることができ、電流パスの本数を減らすことが可能になる。また、第２の電流源に流れるテール電流の温度依存性やバラツキを減少できる。
【００２３】
また本発明の一態様では、前記第２の電流源用抵抗は、Ｎウェルにより形成されるＮウェル抵抗であてもよい。
【００２４】
このようにすれば、第２の電流源用抵抗の抵抗値に正の温度特性を持たせることが可能になる。
【００２５】
また本発明の一態様では、前記第１の抵抗、前記第２の抵抗は、ポリシリコン層により形成されたポリ抵抗であり、前記Ｎウェル抵抗である前記第２の電流源用抵抗の形成領域上に、前記第１の抵抗又は前記第２の抵抗である前記ポリ抵抗がレイアウト配置されてもよい。
【００２６】
このようにすれば、１つの領域を用いて、第２の電流源用抵抗と第１の抵抗又は第２の抵抗をレイアウト配置できるようになるため、レイアウト効率を向上できる。
【００２７】
また本発明の一態様では、前記第１の抵抗の抵抗値をＲ１とし、前記第２の抵抗の抵抗値をＲ２とした場合に、抵抗比Ｒ２／Ｒ１が、前記オフセット電圧の温度特性を相殺する温度特性を有してもよい。
【００２８】
このようにすれば、レギュレーターにより生成される定電圧の温度依存性を減少できる。
【００２９】
また本発明の他の態様は、上記のいずれかに記載のレギュレーターを含む集積回路装置に関係する。
【００３０】
また本発明の他の態様では、前記レギュレーターにより生成された定電圧が電源電圧として供給されるロジック回路と、前記レギュレーターにより生成された定電圧が電源電圧として供給され、前記ロジック回路に対してリセット信号を出力するパワーオンリセット回路を含んでもよい。
【００３１】
このようにすれば、レギュレーターでの電流パスを減らすことなどにより集積回路装置の低消費電力化等を実現できる。
【００３２】
また本発明の他の態様では、前記パワーオンリセット回路は、前記第１の抵抗又は前記第２の抵抗に設定された電圧分割タップからの電圧が反転入力端子に入力され、前記第１の電源ノードが非反転入力端子に接続され、前記非反転入力端子と前記反転入力端子の間にオフセット電圧を有するコンパレーターを含んでもよい。
【００３３】
このようにすれば、レギュレーターの第１、第２の抵抗を有効活用して、パワーオンリセット回路の判定電圧レベルを設定し、リセット信号を生成できるようになる。
【００３４】
また本発明の他の態様では、前記コンパレーターが有する差動部は第３の電流源を含み、前記第３の電流源は、一端が前記第１の電源ノードに接続される第３の電流源用抵抗と、ソースに前記第３の電流源用抵抗の他端が接続され、ゲートに前記第１の電源ノードが接続されるデプレッション型の第３の電流源用トランジスターを含み、前記第３の電流源用トランジスターのしきい値電圧は負の温度特性を有し、前記第３の電流源用抵抗の抵抗値は正の温度特性を有してもよい。
【００３５】
このようにすれば、第３の電流源のテール電流生成のための基準電圧を生成する回路を不要にすることができ、電流パスの本数を減らすことが可能になる。また、第３の電流源に流れるテール電流の温度依存性やバラツキを減少できる。
【００３６】
また本発明の他の態様では、前記コンパレーターが有する出力部は第４の電流源を含み、前記第４の電流源は、一端が前記第１の電源ノードに接続される第４の電流源用抵抗と、ソースに前記第４の電流源用抵抗の他端が接続され、ゲートに前記第１の電源ノードが接続されるデプレッション型の第４の電流源用トランジスターを含み、前記第４の電流源用トランジスターのしきい値電圧は負の温度特性を有し、前記第４の電流源用抵抗の抵抗値は正の温度特性を有してもよい。
【００３７】
このようにすれば、第４の電流源のテール電流生成のための基準電圧を生成する回路を不要にすることができ、電流パスの本数を減らすことが可能になる。また、第４の電流源に流れるテール電流の温度依存性やバラツキを減少できる。
【００３８】
また本発明の他の態様は、上記のいずれかに記載の集積回路装置を含む電子機器に関係する。
【図面の簡単な説明】
【００３９】
【図１】本実施形態のレギュレーターの構成例。
【図２】本実施形態のレギュレーターの詳細な構成例。
【図３】本実施形態のレギュレーターに用いられる電流源の構成例を示す図。
【図４】仕事関数差電圧の説明図。
【図５】図５（Ａ）、図５（Ｂ）は、本実施形態と比較例の回路動作比較に使用される回路図。
【図６】図６（Ａ）、図６（Ｂ）は、伝達関数を解くことにより得られる極や零点の説明図。
【図７】図７（Ａ）、図７（Ｂ）は、回路の安定動作を実現する手法の説明図。
【図８】本実施形態の比較例の帰還手法の例。
【図９】レギュレーターの比較例の構成例。
【図１０】図１０（Ａ）、図１０（Ｂ）はテール電流の温度依存性等を比較した図。
【図１１】図１１（Ａ）、図１１（Ｂ）はテール電流値のバラツキ等を比較した図。
【図１２】図１２（Ａ）、図１２（Ｂ）は抵抗のレイアウト配置例。
【図１３】定電圧の温度依存性を低減する手法の説明図。
【図１４】図１４（Ａ）、図１４（Ｂ）も定電圧の温度依存性を低減する手法の説明図。
【図１５】レギュレーター、パワーオンリセット回路、ロジック回路を含む集積回路装置の構成例。
【図１６】レギュレーター、パワーオンリセット回路の構成例。
【図１７】パワーオンリセット回路が含むコンパレーターの構成例。
【図１８】無線通信用の集積回路装置の構成例。
【図１９】電子機器の構成例。
【発明を実施するための形態】
【００４０】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００４１】
１．構成
図１に本実施形態のレギュレーター（定電圧生成回路）の構成例を示す。図１に示すように本実施形態のレギュレーターは、増幅回路ＡＭと、第１、第２の抵抗ＲＢ１、ＲＢ２を含む。更に位相補償用のキャパシターＣ０を含む。
【００４２】
増幅回路ＡＭは、非反転入力端子（広義には第１の差動入力端子）と反転入力端子（広義には第２の差動入力端子）の間にオフセット電圧ＶＯＦＦを有する差動型の増幅回路（オペアンプ）である。即ち一般的な差動型の増幅回路では、仮想接地の場合に非反転入力端子と反転入力端子の間の電圧差はほぼ０Ｖになるが、図１の増幅回路ＡＭでは、非反転入力端子と反転入力端子の間に、後述する仕事関数差電圧等によるオフセット電圧ＶＯＦＦが設定される。
【００４３】
抵抗ＲＢ１、ＲＢ２は、増幅回路ＡＭの出力ノードＮＱ１とＶＳＳノード（広義には第１の電源ノード）との間に直列に設けられる。そして出力ノードＮＱ１の電圧が、抵抗ＲＢ１、ＲＢ２により電圧分割され、分割電圧が接続ノードＮＱ２に生成される。
【００４４】
ここでＲＢ１、ＲＢ２の各抵抗は、直列接続された複数の抵抗ユニットを含んでもよい。そして複数の抵抗ユニットの各抵抗ユニットは、並列接続された抵抗素子及びスイッチ素子を有し、各抵抗ユニットのスイッチ素子がオン・オフされることで、ＲＢ１、ＲＢ２の抵抗値が可変に設定される。例えばヒューズ回路や不揮発性メモリなどの初期値設定回路からの信号に基づいて、各抵抗ユニットのスイッチ素子をオン又はオフに設定する。このようにすれば、製造プロセス変動に起因する抵抗値（定電圧値）のバラツキを調整することが可能になる。
【００４５】
位相補償用キャパシターＣ０は、抵抗ＲＢ１とＲＢ２の接続ノードＮＱ２に一端が接続されるキャパシターである。図１では位相補償用キャパシターＣ０の他端はＶＳＳノードに接続される。なお、キャパシターＣ０の他端をＶＤＤノード（広義には第２の電源ノード）等に接続してもよい。このキャパシターＣ０は、例えば第１層のポリシリコンと第２層のポリシリコンからなる構造のキャパシターや、ＭＩＭ（Metal-Insulator-Metal）構造のキャパシターや、ゲートキャパシターなどにより実現できる。
【００４６】
そして図１に示すように本実施形態のレギュレーターでは、抵抗ＲＢ１とＲＢ２の接続ノードＮＱ２の信号（電圧）が、増幅回路ＡＭの非反転入力端子（正側端子）に帰還（正帰還）される。また、増幅回路ＡＭの出力ノードＮＱ１の信号（電圧）が、増幅回路ＡＭの反転入力端子（負側端子）に帰還（負帰還）される。具体的には、増幅回路ＡＭの非反転入力端子には接続ノードＮＱ２が接続され、増幅回路ＡＭの反転入力端子には出力ノードＮＱ１が接続される。
【００４７】
例えば一般的な差動型の増幅回路では、非反転入力端子と反転入力端子の両方に対して信号を帰還する接続は行われない。この点、図１の増幅回路ＡＭは、非反転入力端子と反転入力端子の間にオフセット電圧ＶＯＦＦを有する増幅回路であるため、このような帰還接続が可能になる。そしてこのような帰還接続を採用することで、負帰還はボルテージフォロワ的になり、正帰還は抵抗分割でフィードバック量を調整して、出力電圧を決定できるようになる。
【００４８】
具体的には、抵抗ＲＢ１、ＲＢ２の抵抗値をＲ１、Ｒ２とする。すると本実施形態のレギュレーターは、Ｑ１＝ＶＲＥＧ＝ＶＯＦＦ×{（Ｒ１＋Ｒ２）／Ｒ１}の定電圧を生成する。
【００４９】
例えば従来のレギュレーターでは、定電圧生成用の基準電圧を生成する回路が必要であった。従って、その基準電圧生成回路に電流パスが存在するため、その電流パスの分だけ電力が無駄に消費されてしまう。
【００５０】
これに対して本実施形態のレギュレーターでは、このような基準電圧生成回路を設けなくても、増幅回路ＡＭのオフセット電圧ＶＯＦＦを基準電圧として、Ｑ１＝ＶＲＥＧ＝ＶＯＦＦ×{（Ｒ１＋Ｒ２）／Ｒ１}の定電圧が生成される。従って、基準電圧生成回路の電流パスの分だけ、電流パスの本数が減るため、低消費電力化を実現できる。
【００５１】
また本実施形態では、図１に示すように、増幅回路ＡＭの出力ノードＮＱ１の信号を増幅回路ＡＭの反転入力端子に帰還（負帰還）させると共に、抵抗ＲＢ１とＲＢ２の接続ノードＮＱ２の信号を非反転入力端子に帰還（正帰還）させている。そして、この接続ノードＮＱ２に対して位相補償用のキャパシターＣ０を設けている。このようにすることで、後に詳述するように、回路の発振を防止して、回路の安定動作を実現できる。従って、本実施形態のレギュレーターによれば、回路の安定動作と低消費電力化とを両立できる。
【００５２】
また一般的なレギュレーターの設計手法では、何らかの基準電圧（例えば１Ｖ）をもとに、電圧生成用の演算増幅回路が演算増幅（例えば１．５倍の演算増幅）を行って、演算増幅後の電圧（例えば１．５Ｖ）を生成する。そしてバッファリング用の増幅回路（例えばボルテージフォロワ接続の増幅回路）が、演算増幅後の電圧のバッファリングを行うことで、レギュレーターの電流供給能力を確保する。
【００５３】
この手法によれば、演算増幅の部分とバッファリングの部分というように２つのステージに分けて設計を行うことができるため、設計を容易化できる。即ち、演算増幅を行いながらバッファリングを行うという回路構成は、回路の安定化という観点からは設計が非常に難しくなる。演算増幅を行うと、帰還抵抗を介した負帰還が必要になるが、帰還抵抗や帰還容量に起因する位相遅れに対しての安定性確保と、電流供給能力の両立を考えながら設計を行うのは、困難を極めるからである。
【００５４】
この点、図１の本実施形態の構成は、演算増幅とバッファリングを１つの増幅回路で実現する構成になっている。即ち、演算増幅用の設計という視点は正帰還側に持ち込まれ、バッファリング用の設計という視点は負帰還側に持ち込まれており、この点において従来の一般的なレギュレーターの設計手法とは異なっている。
【００５５】
図２に本実施形態のレギュレーターの詳細な構成例を示す。図２に示すように増幅回路ＡＭは、差動部ＤＦと、差動部ＤＦの出力ノードＮＢ１に接続される出力部ＱＢを含む。更に位相補償用のキャパシターＣＣ及び抵抗ＲＣを含むことができる。差動部ＤＦは、第１、第２の差動トランジスターＴＢ１、ＴＢ２と、トランジスターＴＢ４及びＴＢ５により構成されるカレントミラー回路を含む。
【００５６】
具体的には、差動部ＤＦは、差動トランジスターＴＢ１、ＴＢ２と、カレントミラー用のトランジスターＴＢ４、ＴＢ５と、第１の電流源ＩＳＢ１を含む。差動トランジスターＴＢ１のゲート電極は、抵抗ＲＢ１とＲＢ２の接続ノードＮＱ２に接続される。差動トランジスターＴＢ２のゲート電極は、出力部ＱＢの出力ノードＮＱ１に接続される。差動トランジスターＴＢ１、ＴＢ２は、そのゲート電極の導電性が異なり、これらのＴＢ１、ＴＢ２のしきい値電圧の差が仕事関数差電圧ＶＷＤになる。
【００５７】
Ｐ型のトランジスターＴＢ４及びＴＢ５は、Ｎ型の差動トランジスターＴＢ１、ＴＢ２とＶＤＤノード（広義には第２の電源ノード）との間に設けられる。トランジスターＴＢ４とＴＢ５は、そのゲート電極がノードＮＢ２に接続されており、これによりカレントミラー回路が構成される。第１の電流源ＩＳＢ１は、差動トランジスターＴＢ１、ＴＢ２とＶＳＳノード（広義には第１の電源ノード）との間に設けられる。
【００５８】
出力部ＱＢは、直列に設けられる駆動トランジスターＴＤＲ及び第２の電流源ＩＳＢ２を含む。そして駆動トランジスターＴＤＲと第２の電流源ＩＳＢ２の間の接続ノードＮＱ１の信号が、差動部ＤＦのトランジスターＴＢ２のゲート電極である反転入力端子（第２の差動入力端子）に入力されて帰還される。また抵抗ＲＢ１とＲＢ２の接続ノードＮＱ２の信号が、差動部ＤＦのトランジスターＴＢ１のゲート電極である非反転入力端子（第１の差動入力端子）に入力されて帰還される。位相補償用のキャパシターＣＣ及び抵抗ＲＣは、差動部ＤＦの出力ノードＮＢ１と出力部ＱＢの出力ノードＮＱ１の間に設けられる。
【００５９】
抵抗ＲＢ１、ＲＢ２は、出力部ＱＢの出力ノードＮＱ１とＶＳＳノードの間に設けられる。位相補償用のキャパシターＣ０は、抵抗ＲＢ１とＲＢ２の接続ノードＮＱ２とＶＳＳノードの間に設けられる。
【００６０】
図２では、差動トランジスターＴＢ１のゲート電極の導電性と、差動トランジスターＴＢ２のゲート電極の導電性を異ならせることで、オフセット電圧ＶＯＦＦである仕事関数差電圧ＶＷＤが設定される。
【００６１】
例えば差動トランジスターＴＢ１のゲート電極がＮ型である場合には、差動トランジスターＴＢ２のゲート電極はＰ型になる。そしてＴＢ１は例えばデプレッション型のＮ型トランジスター（ＮＭＯＳトランジスター）になり、ＴＢ２は例えばエンハンスメント型のＮ型トランジスターになる。例えば差動トランジスターＴＢ１、ＴＢ２は、基板の不純物濃度やチャネルの不純物濃度は同じであるが、ゲート電極の導電性が異なっており、ゲート電極の不純物濃度が異なっている。
【００６２】
具体的には、ＭＯＳトランジスターのしきい値電圧は、Ｖｔｈ＝φＭＳ−ＱＳＳ／ＣＯＸ＋２φＦ＋ＱＤ／ＣＯＸと表すことができる。ここでφＭＳは、ゲート電極と基板（Ｐウェル）の仕事関数差であり、ＱＳＳは酸化膜内の固定電荷であり、ＣＯＸはゲート酸化膜の単位面積当たりの容量であり、φＦはフェルミ準位であり、ＱＤは空乏層内の電荷である。差動トランジスターＴＢ１のＮ型ゲート電極の不純物濃度や差動トランジスターＴＢ２のＰ型ゲート電極の不純物濃度の設定により、差動トランジスターＴＢ１のしきい値電圧は例えば−０．２Ｖ〜−０．５Ｖ程度に設定でき、差動トランジスターＴＢ２のしきい値電圧は例えば０．５Ｖ〜０．８Ｖ程度に設定できる。
【００６３】
そしてノードＮＱ１とノードＮＱ２の電圧差は、増幅回路ＡＭの仮想接地により差動トランジスターＴＢ２とＴＢ１のしきい値電圧差（仕事関数差電圧）に設定され、これにより定電圧が生成されて出力される。従って図２のレギュレーターによれば、基準電圧を生成する回路を別個に設ける必要がなく、その分だけ電流のパスの本数を減らすことができるため、低消費電力化を図れる。
【００６４】
図３は、図２の第１、第２の電流源ＩＳＢ１、ＩＳＢ２の具体的な構成例を示す図である。図３では、第１の電流源ＩＳＢ１は、第１の電流源用抵抗ＲＢ３と第１の電流源用トランジスターＴＢ３を含む。電流源用抵抗ＲＢ３は、その一端がＶＳＳノード（第１の電源ノード）に接続される。電流源用トランジスターＴＢ３は、そのソースに電流源用抵抗ＲＢ３の他端が接続され、そのゲートにＶＳＳノードが接続されるデプレッション型のトランジスター（ＮＭＯＳトランジスター）である。
【００６５】
同様に、第２の電流源ＩＳＢ２は、第２の電流源用抵抗ＲＢ４と第２の電流源用トランジスターＴＢ６を含む。電流源用抵抗ＲＢ４は、その一端がＶＳＳノード（第１の電源ノード）に接続される。電流源用トランジスターＴＢ６は、そのソースに電流源用抵抗ＲＢ４の他端が接続され、そのゲートにＶＳＳノードが接続されるデプレッション型のトランジスター（ＮＭＯＳトランジスター）である。
【００６６】
例えばトランジスターＴＢ３、ＴＢ６のしきい値電圧の上昇等によりＴＢ３、ＴＢ６に流れるテール電流ＩＴＬ１、ＩＴＬ２が小さくなると、ＴＢ３、ＴＢ６のソースノードの電圧が低くなる。そしてＴＢ３、ＴＢ６のソースノードの電圧が低くなると、ＴＢ３、ＴＢ６のゲート・ソース間電圧は大きくなるため、ＴＢ３、ＴＢ６に流れる電流を大きくする方向に働き、これによりＴＢ３、ＴＢ６に流れるテール電流ＩＴＬ１、ＩＴＬ２が一定に保たれる。
【００６７】
一方、トランジスターＴＢ３、ＴＢ６のしきい値電圧の減少等によりＴＢ３、ＴＢ６に流れるテール電流ＩＴＬ１、ＩＴＬ２が大きくなると、ＴＢ３、ＴＢ６のソースノードの電圧が高くなる。そしてＴＢ３、ＴＢ６のソースノードの電圧が高くなると、ＴＢ３、ＴＢ６のゲート・ソース間電圧は小さくなるため、ＴＢ３、ＴＢ６に流れるテール電流ＩＴＬ１、ＩＴＬ２を小さくする方向に働き、これによりＴＢ３、ＴＢ６に流れるテール電流ＩＴＬ１、ＩＴＬ２が一定に保たれる。このようにして、一定のテール電流ＩＴＬ１、ＩＴＬ２が流れる電流源ＩＳＢ１、ＩＳＢ２の実現が可能になる。
【００６８】
このように図３の構成の電流源ＩＳＢ１、ＩＳＢ２では、自己完結的に電流を生成し電圧を発生する構成になっており、ソースに設けられたソース抵抗ＲＢ３、ＲＢ４により負帰還がかかる構成になっている。従って、トランジスターＴＢ３、ＴＢ６や抵抗ＲＢ３、ＲＢ４にバラツキが生じた場合にも、生成されるテール電流ＩＴＬ１、ＩＴＬ２のバラツキはＴＢ３、ＴＢ６、ＲＢ３、ＲＢ４のバラツキよりも小さくなるため、安定したテール電流の生成が可能になる。
【００６９】
また電流源用のトランジスターＴＢ３、ＴＢ６は、デプレッション型のＮ型トランジスターとなっており、そのゲート電極にはＶＳＳの電圧（第１の電源ノードの電圧。グラウンド電圧）が設定される。即ちトランジスターＴＢ３、ＴＢ６はデプレッション型のＮ型トランジスターであるため、そのゲート電極にＶＳＳが設定されても電流が流れる。従って、トランジスターＴＢ３、ＴＢ６のゲート電極をＶＳＳに設定すれば済み、このゲート電極に設定される基準電圧の生成回路を別に用意する必要がないため、電流パスの本数を減らすことができる。即ち基準電圧生成回路の電流パスの分だけ電流パスの本数を減らすことができるため、低消費電力化を図れる。
【００７０】
そして、トランジスターＴＢ３、ＴＢ６のしきい値電圧は負の温度特性を有し、抵抗ＲＢ３、ＲＢ４の抵抗値は正の温度特性を有する。例えば抵抗ＲＢ３、ＲＢ４はＮウェルにより形成されるＮウェル抵抗であり、このＮウェル抵抗は正の温度特性を有する。従って、温度が上がると、トランジスターＴＢ４、ＴＢ６のしきい値電圧が減少する一方で、抵抗ＲＢ３、ＲＢ４の抵抗値は増加するため、電流源ＩＳＢ１、ＩＳＢ２に流れるテール電流ＩＴＬ１、ＩＴＬ２はほぼ一定に保たれる。また温度が下がると、トランジスターＴＢ３、ＴＢ６のしきい値電圧が増加する一方で、抵抗ＲＢ３、ＲＢ４の抵抗値は減少するため、電流源ＩＳＢ１、ＩＳＢ２に流れるテール電流ＩＴＬ１、ＩＴＬ２はほぼ一定に保たれる。従って、テール電流ＩＴＬ１、ＩＴＬ２の温度特性をフラットな特性に近づけることが可能になる。
【００７１】
即ち、抵抗ＲＢ３、ＲＢ４により負帰還をかける構成だけでは、温度バラツキまでは低減できないが、トランジスターＴＢ３、ＴＢ６に負の温度特性を持たせる一方で、抵抗ＲＢ３、ＲＢ４に正の温度特性を持たせることで、温度バラツキについても低減できるようになる。
【００７２】
図４は仕事関数差電圧を説明するためのバンド図である。図４に示すように、非反転入力端子側の差動トランジスターＴＢ１のＮ型ゲート電極とＰウェルとの仕事関数と、反転入力端子側の差動トランジスターＴＢ２のＰ型ゲート電極とＰウェルとの仕事関数の差が、仕事関数差電圧ＶＷＤになる。
【００７３】
なお、差動部ＤＦの非反転入力端子と反転入力端子の間のオフセット電圧（第１、第２の差動入力端子間のオフセット電圧）は、図４のような仕事関数差電圧以外により設定してもよい。例えば差動トランジスターＴＢ１のＷ／Ｌ比（電流供給能力）と、差動トランジスターＴＢ２のＷ／Ｌ比を異ならせてオフセット電圧を設定してもよい。或いは、カレントミラー回路を構成する第１のカレントミラー用トランジスターＴＢ４のＷ／Ｌ比と、カレントミラー回路を構成する第２のカレントミラー用トランジスターＴＢ５のＷ／Ｌ比を異ならせることで、オフセット電圧が設定してもよい。
【００７４】
このように仕事関数差電圧ＶＷＤの設定に加えて、差動トランジスターやカレントミラー用トランジスターのＷ／Ｌ比（電流供給能力）も設定すれば、レギュレーターにより生成される定電圧の微調整等が可能になる。例えば仕事関数差電圧ＶＷＤが０．９Ｖ程度である時に、抵抗ＲＢ１の両端に１Ｖの電圧を印加して定電圧を生成したい場合には、１．０Ｖと０．９Ｖの差分である０．１Ｖの電圧を、差動トランジスターやカレントミラー用トランジスターのＷ／Ｌ比を異ならせる調整により設定する。こうすることで抵抗ＲＢ１の両端に印加される電圧を調整して、生成される定電圧の調整を行うことが可能になる。
【００７５】
２．位相補償
次に本実施形態の位相補償手法について説明する。本実施形態では図１等に示すように、レギュレーターの出力Ｑ１（ノードＮＱ１の信号）は、増幅回路ＡＭの反転入力端子に帰還され、レギュレーターの出力Ｑ２（ノードＮＱ２の信号）は、増幅回路ＡＭの非反転入力端子に帰還される。
【００７６】
例えば反転入力端子への帰還である負帰還では、位相遅れが１２０度程度以下であれば、位相余裕が６０度以上になるため、回路の安定動作を確保できる。従って、図１では、出力Ｑ１については入力からの位相遅れが９０度であれば、回路の発振動作が防止され、回路の安定動作を確保できる。また、正帰還側である出力Ｑ２については入力からの位相遅れが１８０度であれば、回路の安定動作を確保できる。また、この時、抵抗ＲＢ１、ＲＢ２の抵抗値を十分に高くできれば、出力ノードＮＱ１からＶＳＳに流れる電流を低減できるため、低消費電力化を実現できる。
【００７７】
そこで本実施形態では、ノードＮＱ２に位相補償用のキャパシターＣ０を設けると共に、抵抗ＲＢ１の抵抗値を高くすることで、回路の安定動作と低消費電力化を両立している。
【００７８】
次に図５（Ａ）、図５（Ｂ）の回路を用いて、本実施形態の位相補償手法を説明する。図５（Ａ）の回路では、ノードＮＱ２に位相補償用キャパシターＣ０が設けられており、図５（Ｂ）の回路では、ノードＮＱ２に位相補償用キャパシターＣ０が設けられていない。
【００７９】
ここでは、非反転入力端子ＩＮＰと反転入力端子ＩＮＮに対して、各々、差動信号ＡＣ１とＡＣ２を入力する。そして、図５（Ａ）の回路での入力からＱ１への伝達関数Ｈ１（Ｓ）及び入力からＱ２への伝達関数Ｈ２（Ｓ）と、図５（Ｂ）の回路での入力からＱ１への伝達関数Ｈ１（Ｓ）ＮＣ及び入力からＱ２への伝達関数Ｈ２（Ｓ）ＮＣを解き、極と零点の違いに着目して、その周波数特性を考察する。
【００８０】
伝達関数を解く際に、各トランジスターは、小信号解析用にモデル化しており、基本的にはｇｍ素子のモデルを使用する。但し図５（Ａ）、図５（Ｂ）のトランジスターＴＢ４、ＴＢ５については、ｇｍ素子に加えてｒｄｓやゲート・ソース容量を有するモデルを使用する。また、極の解に関しては、数式をそのまま解くと複雑になりすぎるため、簡略化しても影響が少ない部分については簡略化する操作を行う。即ち、分子・分母から主要項を抜き出して記述し直す簡略化操作を行う。また図５（Ａ）、図５（Ｂ）では、差動のトランジスターＴＢ１、ＴＢ２は同一サイズであり、カレントミラー回路を構成するトランジスターＴＢ４、ＴＢ５も同一サイズであると想定している。従って、以下に説明する数式では、適宜、これらの一方を他方で置き換える操作を行っている。例えばｇｍＴＢ１をｇｍＴＢ２に置き換える操作や、ｒｄｓＴＢ５をｒｄｓＴＢ４に置き換える操作などを行っている。
【００８１】
図５（Ａ）のようにキャパシターＣ０を設けた場合において、入力から出力Ｑ１への伝達関数Ｈ１（Ｓ）を解くと、ＤＣゲインは下式（１）のように求まる。なおＲ１、Ｒ２は抵抗ＲＢ１、ＲＢ２の抵抗値である。
【００８２】
【数１】
0005487880.tif 000002
【００８３】
また極は下式（２）、（３）、（４）のように求まる。なお下式（２）、（３）では上述した簡略化操作を行っている。
【００８４】
【数２】
0005487880.tif 000003
【００８５】
また零点は下式（５）、（６）、（７）のように求まる。
【００８６】
【数３】
0005487880.tif 000004
【００８７】
また図５（Ａ）のようにキャパシターＣ０を設けた場合において、入力から出力Ｑ２への伝達関数Ｈ２（Ｓ）を解くと、ＤＣゲイン、極、零点は下式（８）〜（１３）のように求まる。なお下式（９）、（１０）では上述した簡略化操作を行っている。
【００８８】
【数４】
0005487880.tif 000005
【００８９】
【数５】
0005487880.tif 000006
【００９０】
【数６】
0005487880.tif 000007
【００９１】
また図５（Ｂ）のようにキャパシターＣ０を設けない場合において、入力から出力Ｑ１への伝達関数Ｈ１（Ｓ）ＮＣを解くと、ＤＣゲイン、極、零点は下式（１４）〜（１８）のように求まる。
【００９２】
【数７】
0005487880.tif 000008
【００９３】
【数８】
0005487880.tif 000009
【００９４】
【数９】
0005487880.tif 000010
【００９５】
また図５（Ｂ）のようにキャパシターＣ０を設けない場合において、入力から出力Ｑ２への伝達関数Ｈ２（Ｓ）ＮＣを解くと、ＤＣゲイン、極、零点は下式（１９）〜（２３）のように求まる。
【００９６】
【数１０】
0005487880.tif 000011
【００９７】
【数１１】
0005487880.tif 000012
【００９８】
【数１２】
0005487880.tif 000013
【００９９】
上述の４つの伝達関数Ｈ１（Ｓ）、Ｈ２（Ｓ）、Ｈ１（Ｓ）ＮＣ、Ｈ２（Ｓ）ＮＣを解くことで得られるＤＣゲイン、極、零点から理解されるように、４つの伝達関数の違いは、下式（２４）、（２５）に示す２つのＤＣゲインＤＣ１、ＤＣ２と、下式（２６）〜（３１）に示す極Ｐ１、Ｐ２、Ｐ３及び零点Ｚ１、Ｚ２、Ｚ３の有無により議論できる。
【０１００】
【数１３】
0005487880.tif 000014
【０１０１】
【数１４】
0005487880.tif 000015
【０１０２】
【数１５】
0005487880.tif 000016
【０１０３】
例えば図６（Ａ）に示すように、キャパシターＣ０が設けられている場合には、Ｑ１の伝達関数では全ての極Ｐ１〜Ｐ３及び全ての零点Ｚ１〜Ｚ３が存在するが、Ｑ２の伝達関数では零点Ｚ２が存在しない。一方、キャパシターＣ０が設けられていない場合には、Ｑ１、Ｑ２の両方の伝達関数において、極Ｐ２及び零点Ｚ２が存在しない。
【０１０４】
次に図６（Ｂ）を用いて極Ｐ１〜Ｐ３及び零点Ｚ１〜Ｚ３について説明する。図６（Ｂ）のＡ１に示すようにＰ１は、増幅回路の内部の位相補償（ＣＣ、ＲＣ）で決まる極である。Ａ２に示すようにＰ２は、増幅回路の外部の容量Ｃ０で決まる極である。
【０１０５】
Ａ３に示すようにＰ３は、増幅回路の内部の寄生容量（ｃｇｓ）で決まる極であり、Ａ４に示すようにＺ１は、増幅回路の内部の寄生容量（ｃｇｓ）で決まる零点である。そしてＰ３とＺ１は、上述の全ての伝達関数Ｈ１（Ｓ）、Ｈ２（Ｓ）、Ｈ１（Ｓ）ＮＣ、Ｈ２（Ｓ）ＮＣに共通であり、周波数も近い。また負の極と負の零点は、ゲイン、位相の両周波数特性において互いに相殺する関係にあるため、これらの極Ｐ３及び零点Ｚ１については無視することが可能になる。
【０１０６】
Ａ５に示すようにＺ２は、増幅回路の外部の容量Ｃ０で決まる零点である。またＡ６に示すようにＺ３は、ｇｍＴＤＲ・ＲＣ＝１になるように抵抗ＲＣの抵抗値を設定することで、高周波に飛ばすことができる。
【０１０７】
以上から、Ａ３、Ａ４、Ａ６に示す極Ｐ３、零点Ｚ１、Ｚ３については解析対象から外すことができる。従って、図７（Ａ）に示すように、極Ｐ１、Ｐ２及び零点Ｚ２だけを解析すればよい。
【０１０８】
そして図７（Ａ）のＢ１に示すように、Ｃ０が設けられている場合のＱ１への伝達関数では、極Ｐ１により位相が９０度遅れる。また極Ｐ２によっても位相が９０度遅れるが、これは零点Ｚ２との相殺が、ｇｍＴＤＲの調整及びＲＢ１の抵抗値の選択により調整可能である。具体的にはＲＢ１の抵抗値Ｒ１を十分に大きくすると共に、ｇｍＴＤＲを大きくすること（電流を増やす、Ｗ／Ｌ比を大きくする）で調整できる。これにより位相は、結局、極Ｐ１による９０度の遅れだけになる。
【０１０９】
Ｂ２に示すように、Ｃ０が設けられている場合のＱ２への伝達関数では、極Ｐ１により位相が９０度遅れる。また極Ｐ２によっても位相が９０度遅れるが、Ｂ１の場合とは異なり零点Ｚ２が存在しないため、位相は１８０度の遅れになる。
【０１１０】
Ｂ３に示すように、Ｃ０が設けられていない場合のＱ１への伝達関数では、極Ｐ１により位相が９０度遅れる。また外部のキャパシターＣ０が存在しないため、極Ｐ２は存在せず、Ｐ２による位相遅れは生じない。結果的に位相は９０度の遅れになる。
【０１１１】
Ｂ４に示すように、Ｃ０が設けられていない場合のＱ２への伝達関数では、極Ｐ１により位相が９０度遅れる。また外部のキャパシターＣ０が存在しないため、極Ｐ２は存在せず、Ｐ２による位相遅れは生じない。結果的に位相は９０度の遅れになり、Ｂ３に示すＱ１への伝達関数との相違は、ＤＣゲインだけになる。
【０１１２】
以上の解析をまとめると図７（Ｂ）に示すようになる。即ちキャパシターＣ０を設け、極Ｐ２による位相遅れを零点Ｚ２で相殺することで、Ｑ１への伝達関数では極Ｐ１による９０度の位相遅れになる。従って、図１に示すようにＱ１を反転入力端子に帰還することで、発振が防止されて、回路動作が安定となる。
【０１１３】
またキャパシターＣ０を設けることで、Ｑ２への伝達関数は、極Ｐ１とＰ２による１８０度の位相遅れになる。従って、図１に示すようにＱ２を非反転入力端子に帰還することで、発振が防止されて、回路動作が安定化する。
【０１１４】
例えば図８に本実施形態の比較例の帰還手法を示す。図８では、増幅回路ＡＭの非反転入力端子をＶＳＳに設定し、抵抗ＲＢ１とＲＢ２の接続ノードＮＱ２の信号を増幅回路ＡＭの反転入力端子に負帰還している。この図８の構成でも、オフセット電圧ＶＯＦＦをもとにした定電圧の生成が可能になる。しかしながら、図８の構成では、低消費電力化を図るために抵抗ＲＢ１、ＲＢ２の抵抗値を高くすると、回路の安定性が極端に落ちてしまうという問題がある。
【０１１５】
即ち、抵抗ＲＢ１の抵抗値を高くするだけであれば、帰還量が単純に減るだけであるため、回路的には安定動作の方向になる。しかしながら、抵抗ＲＢ２の抵抗値を高くせず、抵抗ＲＢ１の抵抗値だけを高くすると、レギュレーターの出力電圧（ＶＲＥＧ）が上昇する。そして電源電圧には限界があり、出力する所望の電圧レベルも、ある範囲内に限られるため、抵抗ＲＢ１の抵抗値を高くする場合には、抵抗ＲＢ２の抵抗値についても同様に高くする必要がある。すると、抵抗ＲＢ２や負帰還先のゲート容量等による位相遅れが生じ、これが増幅回路ＡＭの内部の極に近接して行く事で、回路動作が不安定になる。例えば１８０度の位相遅れの出力Ｑ２が、図８のように増幅回路ＡＭの反転入力端子に負帰還されると、図７（Ｂ）のＢ５に示すように回路動作が不安定になってしまう。
【０１１６】
これに対して本実施形態では、図７（Ｂ）のＢ６、Ｂ７に示すような帰還手法を採用しているため、回路の安定動作と低消費電力化を両立できる。
即ち、本実施形態では、ＲＢ１の抵抗値を高くし（必然的にＲＢ２の抵抗値も高くし）、結果的にノードＮＱ１からＶＳＳに流れる消費電流を削減し、ｇｍＴＤＲを大きくすることで、回路の安定動作を実現する。
【０１１７】
例えば図３のレギュレーターでの電流パスは、電流源ＩＳＢ１のパス、電流源ＩＳＢ２のパス、抵抗ＲＢ１及びＲＢ２のパスである。このうち、抵抗ＲＢ１及びＲＢ２のパスについては、ＲＢ１、ＲＢ２を例えば高抵抗のポリシリコン抵抗で形成し、その抵抗値を例えば５０Ｍオーム以上にすることで、この電流パスで流れる電流を限りなく少なくできる。またＲＢ１の抵抗値Ｒ１を大きくすることで、前述のように極Ｐ２による位相の遅れを、零点Ｚ２で相殺して位相を戻すことが可能になり、回路動作も安定化できる。
【０１１８】
また、極Ｐ２による位相の遅れを零点Ｚ２で相殺するためには、駆動トランジスターＴＤＲのｇｍＴＤＲを大きくする必要があり、このため、図３のレギュレーターの消費電流は、電流源ＩＳＢ２に流れるテール電流ＩＴＬ２が支配的になる。即ち、テール電流ＩＴＬ１とＲＢ１及びＲＢ２に流れる電流については十分に絞ることができるため、テール電流ＩＴＬ２が全体の消費電流において支配的になる。
【０１１９】
一方、図３では、電流源ＩＳＢ２を、負の温度特性を有するデプレッション型のトランジスターＴＢ６及び正の温度特性を有するＰウェルの抵抗ＲＢ４で構成している。これにより、後述する図１０（Ａ）〜図１１（Ｂ）に示すように、温度変動や電源電圧変動やプロセス変動に起因するテール電流ＩＴＬ２のバラツキを低減できる。従って、設計マージンをそれほど広くとる必要がなくなるため、全体の消費電流において支配的なテール電流ＩＴＬ２の値を、低消費電流側に十分に近づけることが可能になる。これにより、レギュレーターの消費電流を更に削減することが可能になる。
【０１２０】
３．電流源でのテール電流
図９に、図３のレギュレーターの比較例となるレギュレーターの構成例を示す。この比較例は、図３に比べて、電流源ＩＳＢ１、ＩＳＢ２の構成が異なる。なお、本発明のレギュレーターは図９に示すような構成であってもよい。
【０１２１】
図９の比較例では、トランジスターＴＧ１、ＴＧ２により構成される基準電圧生成回路ＲＥＦＧにより基準電圧ＶＲが生成される。そしてこの基準電圧ＶＲがトランジスターＴＧ３、ＴＧ４のゲート電極に入力されることで、電流源ＩＳＢ１、ＩＳＢ２でのテール電流ＩＴＬ１、ＩＴＬ２が生成される。
【０１２２】
図９の比較例では、基準電圧生成回路ＲＥＦＧでの電流ＩＲＧの電流パスの分だけ、図３に比べて電流パスの本数が多くなる。従って、消費電流が大きくなってしまう。これに対して図３のレギュレーターでは、図９に比べて電流パスの本数を少なくできるため、低消費電力化を図れる。
【０１２３】
図１０（Ａ）、図１０（Ｂ）は、図３のレギュレーターで生成されるテール電流と図９の比較例で生成されるテール電流の温度依存性や電源電圧依存性を比較した図である。
【０１２４】
なお図１０（Ａ）、図１０（Ｂ）では、図３の電流源ＩＳＢ１、ＩＳＢ２の抵抗ＲＢ３、ＲＢ４が、正の温度特性を有するＮウェル抵抗である場合と、フラットな温度特性を有するポリ抵抗である場合を、比較して示している。
【０１２５】
図１０（Ａ）に示すように、デプレッション型のトランジスターＴＢ３、ＴＢ６、Ｎウェルの抵抗ＲＢ３、ＲＢ４で電流源ＩＳＢ１、ＩＳＢ２を構成した図３のレギュレーターでは、テール電流ＩＴＬ（ＩＴＬ１、ＩＴＬ２）の温度特性をほぼフラットにすることができる。従って、温度変動によるテール電流ＩＴＬの変動を抑制できる。
【０１２６】
これに対して、図９の比較例のように電流源を構成すると、テール電流ＩＴＬ（ＩＴＬ１、ＩＴＬ２）の温度特性はフラットにならず、温度変動によってテール電流ＩＴＬも変動してしまう。抵抗ＲＢ３、ＲＢ４を、ポリ抵抗で構成した場合も同様である。
【０１２７】
また図１０（Ｂ）に示すように、デプレッション型のトランジスターＴＢ３、ＴＢ６、抵抗ＲＢ３、ＲＢ４で電流源ＩＳＢ１、ＩＳＢ２を構成した図３のレギュレーターでは、電源電圧が変化した場合にもテール電流ＩＴＬをほぼ一定に保てる。従って、電源電圧変動によるテール電流ＩＴＬの変動を抑制できる。これは抵抗ＲＢ３、ＲＢ４を、ポリ抵抗で構成した場合も同様である。
【０１２８】
これに対して、図９の比較例のように電流源を構成すると、電源電圧が変化した場合に、テール電流ＩＴＬも変化してしまう。従って、電源電圧変動によるテール電流ＩＴＬの変動を抑制できず、この点において図３の構成の方が有利となる。
【０１２９】
図１１（Ａ）は、図３のレギュレーターで生成されるテール電流と図９の比較例で生成されるテール電流のバラツキを比較したヒストグラムである。図１１（Ａ）ではモンテカルロ法を用いてヒストグラムを作成している。また図１１（Ｂ）にテール電流の平均値、最大値、最小値、分散を示す。
【０１３０】
図１１（Ａ）に示すように、図３のレギュレーターによれば、抵抗によるフィードバックのため、トランジスターのしきい値電圧のバラツキやゲート長寸法のバラツキなどの製造プロセス変動に起因するテール電流のバラツキを抑制できる。従って、精度の高いテール電流の生成が可能になる。
【０１３１】
４．レイアウト配置
図１２（Ａ）、図１２（Ｂ）に抵抗のレイアウト配置例を示す。図１２（Ａ）は平面図であり、図１２（Ｂ）は断面図である。
【０１３２】
図３では、抵抗ＲＢ１、ＲＢ２については、ポリ抵抗で形成する一方で、差動部ＤＦや出力部ＱＢの電流源用の抵抗ＲＢ３、ＲＢ４については、正の温度特性を有するＮウェル抵抗で形成する。ＲＢ３、ＲＢ４をＮウェル抵抗で形成して正の温度特性を持たせることで、デプレッション型のトランジスターＴＢ３、ＴＢ６のしきい値電圧の負の温度特性との間の相殺が可能になり、電流源ＩＳＢ１、ＩＳＢ２のテール電流ＩＴＬ１、ＩＴＬ２の温度特性をフラットにすることが可能になる。
【０１３３】
一方、レギュレーターの消費電力を低減するためには、ＲＢ１、ＲＢ２に流れる電流や、電流源ＩＳＢ１、ＩＳＢ２で流れるテール電流ＩＴＬ１、ＩＴＬ２の電流値を小さくする必要があり、これらの電流値を小さくするためには、抵抗ＲＢ１、ＲＢ２、ＲＢ３、ＲＢ４の抵抗値を大きくする必要がある。
【０１３４】
しかしながら、抵抗ＲＢ１〜ＲＢ４の抵抗値を大きくしようとすると、抵抗ＲＢ１〜ＲＢ４のレイアウト面積が大きくなってしまい、集積回路装置の大規模化を招く。
【０１３５】
そこで本実施形態では図１２（Ａ）、図１２（Ｂ）に示すレイアウト手法を採用している。
【０１３６】
即ち図１２（Ａ）において、図３の抵抗ＲＢ１やＲＢ２は、ポリシリコン層により形成されるポリ抵抗になっており、抵抗ＲＢ３やＲＢ４は、Ｎウェルにより形成されるＮウェル抵抗になっている。そして図１２（Ａ）に示すように、Ｎウェル抵抗である抵抗ＲＢ３やＲＢ４の形成領域上に、ポリ抵抗である抵抗ＲＢ１やＲＢ２をレイアウト配置する。即ち、Ｎウェル抵抗である抵抗ＲＢ３やＲＢ４と、ポリ抵抗である抵抗ＲＢ１やＲＢ２とが、平面視においてオーバーラップするようにレイアウト配置される。
【０１３７】
具体的には、図１２（Ａ）において抵抗ＲＢ１やＲＢ２は複数のポリ抵抗ユニットにより構成される。即ち、複数のポリ抵抗ユニットが蛇状に配置され、隣り合うポリ抵抗ユニットは、メタル配線及びコンタクトを介して接続される。そして抵抗ＲＢ１やＲＢ２の一端はタップＴＰＰ１になり、他端はタップＴＰＰ２になる。図３を例にとれば、抵抗ＲＢ１では、タップＴＰＰ１にはノードＮＱ１が接続され、タップＴＰＰ２にはノードＮＱ２が接続される。抵抗ＲＢ２では、タップＴＰＰ１にはノードＮＱ２が接続され、タップＴＰＰ２にはＶＳＳが接続される。
【０１３８】
また抵抗ＲＢ３やＲＢ４は複数のＮウェル抵抗ユニットにより構成される。即ち、複数のＮウェル抵抗ユニットが蛇状に配置され、隣り合うＮウェル抵抗ユニットは、メタル配線及びコンタクトを介して接続される。そして抵抗ＲＢ３やＲＢ４の一端はタップＴＰＮ１になり、他端はタップＴＰＮ２なる。図３を例にとれば、抵抗ＲＢ３では、タップＴＰＮ１にはトランジスターＴＢ３のソースが接続され、タップＴＰＮ２にはＶＳＳが接続される。抵抗ＲＢ４では、タップＴＰＮ１にはトランジスターＴＢ６のソースが接続され、タップＴＰＮ２にはＶＳＳが接続される。なおポリ抵抗やＮウェル抵抗のレイアウト配置は図１２（Ａ）に限定されず、種々の変形実施が可能である。
【０１３９】
また図１２（Ａ）では、各ポリ抵抗ユニットはその長手方向が紙面に対して横方向（第１の方向）になるように配置され、Ｎウェル抵抗ユニットはその長手方向が紙面に対して縦方向（第１の方向に直交する第２の方向）になるように配置されている。このようにすれば、タップＴＰＰ１及びＴＰＰ２の取り出し場所と、タップＴＰＮ１及びＴＰＮ２の取り出し場所を、別の場所にできるため、信号配線のレイアウトを簡素化・効率化できる。
【０１４０】
図１２（Ａ）、図１２（Ｂ）の手法によれば、集積回路装置の１つの領域を用いて、抵抗ＲＢ１とＲＢ３やＲＢ２とＲＢ４をレイアウト配置できる。従って、レイアウト効率を向上でき、集積回路装置の小面積化を図れる。
【０１４１】
また図１２（Ａ）、図１２（Ｂ）では、１つの領域に２つの抵抗（ポリ抵抗、Ｎウェル抵抗）を配置できるため、各抵抗の抵抗値を高くするために各抵抗のレイアウト面積が大きくなっても、全体のレイアウト面積の増加については最小限に抑えることができる。従って、各抵抗の抵抗値を大きくして回路の低消費電力化を図ることも容易になる。
【０１４２】
特に本実施形態では、抵抗ＲＢ３、ＲＢ４をＮウェル抵抗で形成すれば、その上に別の回路素子をレイアウト配置できる点に着目している。そこで、正の温度特性の抵抗ＲＢ３、ＲＢ４についてはＮウェル抵抗で実現し、抵抗ＲＢ１、ＲＢ２についてはポリ抵抗で実現し、Ｎウェル抵抗の上にポリ抵抗を形成することで、レイアウト面積のコンパクト化を図る。
【０１４３】
この場合に、Ｎウェル抵抗とポリ抵抗を同じ場所にレイアウト配置することで、一方の抵抗からの電圧により他方の抵抗の抵抗値が変動してしまうおそれもある。しかしながら、Ｎウェル抵抗については、その精度は重視されておらず、その抵抗値が高ければ十分であるため、ポリ抵抗からの電圧による抵抗値変動はそれほど問題にならない。一方、ポリ抵抗については、その抵抗値を高くして行くと、その上下の素子からの電圧による抵抗値の変動の影響を、より受けやすくなる。しかしながら、図３のＮウェル抵抗ＲＢ３、ＲＢ４に印加される電圧は０Ｖに近いため、ポリ抵抗への悪影響はそれほど問題にならないという利点がある。
【０１４４】
５．定電圧の温度依存性
前述のように、図１に示す本実施形態のレギュレーターは、Ｑ１＝ＶＲＥＧ＝ＶＯＦＦ×{（Ｒ１＋Ｒ２）／Ｒ１}＝ＶＯＦＦ×{１＋（Ｒ２／Ｒ１）}の定電圧を生成する。そして仕事関数差電圧により設定されるオフセット電圧ＶＯＦＦは負の温度特性を有する。このため、抵抗ＲＢ１、ＲＢ２が同じ温度特性の抵抗素子で形成されると、抵抗比Ｒ２／Ｒ１の項は温度依存性を持たなくなるため、定電圧ＶＲＥＧは負の温度特性を有するようになる。即ち定電圧ＶＲＥＧは、高温では低くなり、低温では高くなり、温度依存性を有するようになってしまう。
【０１４５】
そこで本実施形態では、オフセット電圧ＶＯＦＦの温度依存性を抵抗比Ｒ２／Ｒ１で相殺する手法を採用することが望ましい。即ち抵抗ＲＢ１の抵抗値をＲ１とし、抵抗ＲＢ２の抵抗値をＲ２とした場合に、抵抗比Ｒ２／Ｒ１に、オフセット電圧ＶＯＦＦの温度特性を相殺する温度特性を持たせる。例えばオフセット電圧ＶＯＦＦが負の温度特性を有する場合には、抵抗比Ｒ２／Ｒ１に正の温度特性を持たせる。このようにすれば、オフセット電圧ＶＯＦＦの温度特性と抵抗比Ｒ２／Ｒ２の温度特性の相殺により、定電圧ＶＲＥＧの温度依存性を低減でき、例えばフラットに近い温度特性の定電圧ＶＲＥＧを生成することが可能になる。
【０１４６】
図１３に、このような温度補償手法を実現する構成の一例を示す。図１３では、抵抗ＲＢ１は抵抗素子ＲＥ１により形成され、抵抗ＲＢ２は抵抗素子ＲＥ２１及びＲＥ２２により形成される。そしてＲＥ２１はＲＥ１と同じ種類の抵抗素子である。一方、ＲＥ２２は、ＲＥ１やＲＥ２１とは異なる種類の抵抗素子であり、ＲＥ１やＲＥ２１よりも温度特性の係数がプラス（負の傾きが小さい）となっている。このように図１３では、抵抗ＲＢ２は、温度特性が異なる複数の抵抗素子ＲＥ２１、ＲＥ２２を混ぜ合わせることで形成されている。こうすることで、抵抗ＲＢ１、ＲＢ２の抵抗比Ｒ２／Ｒ１に温度依存性を持たせることが可能になり、この抵抗比Ｒ２／Ｒ１の温度特性で、オフセット電圧ＶＯＦＦの温度特性を相殺することが可能になる。
【０１４７】
図１４（Ａ）に、図１３の温度補償を行った場合と行わなかった場合の定電圧ＶＲＥＧの温度依存性を示す。図１４（Ａ）に示すように、図１３の温度補償を行うことで、よりフラットな温度特性の定電圧ＶＲＥＧを得ることができる。
【０１４８】
また図１４（Ｂ）に、抵抗素子ＲＥ２１と抵抗素子ＲＥ２２の抵抗値の温度変動率（温度依存性）を示す。このような抵抗素子ＲＥ２１とＲＥ２２により抵抗ＲＢ２を形成すれば、抵抗比Ｒ２／Ｒ１に温度依存性を持たせることが可能になる。そして、オフセット電圧ＶＯＦＦの温度特性と相殺することで、図１４（Ａ）に示すようなフラットな温度特性の定電圧ＶＲＥＧを生成できるようになる。
【０１４９】
６．集積回路装置
図１５に本実施形態のレギュレーターを含む集積回路装置の例を示す。図１５の集積回路装置は、本実施形態のレギュレーター１００とパワーオンリセット回路１１０とロジック回路１２０を含む。
【０１５０】
レギュレーター１００は、図１〜図３等で説明した構成の回路であり、集積回路装置の外部から供給される外部電源電圧ＶＤＤＥ（例えば２．４Ｖ〜３．６Ｖ）の電圧調整を行って、電圧調整後の定電圧を電源電圧ＶＤＤＡ（例えば１．８Ｖ）として出力する。
【０１５１】
ロジック回路（制御回路）１２０は、レギュレーター１００により生成された定電圧が電源電圧ＶＤＤＡとして供給されて動作し、各種の論理演算処理を行う。このロジック回路１２０は、ＮＡＮＤ、ＮＯＲ、インバーター等のロジック素子を含む。
【０１５２】
パワーオンリセット回路１１０は、レギュレーター１００により生成された定電圧が電源電圧ＶＤＤＡとして供給されて動作し、ロジック回路１２０に対してリセット信号ＸＲＳＴを出力する。例えば外部電源電圧ＶＤＤＥが投入されて、電源電圧ＶＤＤＡの電圧レベルが上昇すると、リセット信号ＸＲＳＴがＬレベル（アクティブレベル）からＨレベル（非アクティブレベル）に変化する。従って、ロジック回路１２０は、リセット信号ＸＲＳＴによりリセットされた後に、そのリセット状態が解除される。このリセット解除によりロジック回路１２０の回路動作が可能になる。なおレギュレーター１００は、図示しない電圧生成回路（バンドギャップリファレンス回路）や定電流生成回路に対して電源電圧ＶＤＤＡを供給してもよい。
【０１５３】
図１５では、ロジック回路１２０は、クロックの供給等が停止されることで待機モード（スリープモード）に移行する。これによりロジック回路１２０での電力消費はリーク電流だけになる。また、この待機モード時にはレギュレーター１００やパワーオンリセット回路１１０においてだけ電流が流れるようになるため、集積回路装置の消費電力を最小限に抑えることが可能になる。
【０１５４】
具体的には図３のレギュレーター１００での消費電流は、テール電流ＩＴＬ１、ＩＴＬ２と、抵抗ＲＢ１、ＲＢ２に流れる電流だけである。即ち図９の比較例では基準電圧生成回路ＲＥＦＧでの電流パスが存在するが、図３では基準電圧生成回路ＲＥＦＧが不要であるため、その分だけ電流パスの本数を減らすことができ、低消費電力化を図れる。
【０１５５】
またＲＢ１、ＲＢ２の抵抗値を十分に高くすることで、前述のように回路動作の安定化を図れると共に低消費電力化も図れる。また電流源でのテール電流についても、抵抗値を十分に高くすることで、低消費電力化を図れる。従って、待機時（スリープ時）における集積回路装置の消費電力を大幅に削減することが可能になり、待機時に電力が無駄に消費されてしまう事態を防止できる。特に集積回路装置が後述するような無線通信用ＩＣである場合には、無線の送信や受信を行っていない待機モード（スリープモード）において、電力消費を節約できるという利点がある。
【０１５６】
更に図１５の構成によれば、電源電圧ＶＤＤＡが外部電源電圧ＶＤＤＥよりも小さくなるようにレギュレーター１００が電圧調整を行うため、ロジック回路１２０の動作電源電圧を低くできる。従って、通常動作時での集積回路装置の電力消費も節約できる。
【０１５７】
図１６にレギュレーター１００及びパワーオンリセット回路１１０の構成例を示す。図１６に示すようにパワーオンリセット回路１１０は、コンパレーターＣＰを含む。またコンパレーターＣＰの出力信号ＣＰＱをバッファリングするインバーターＩＶ１を含むことができる。
【０１５８】
コンパレーターＣＰは、その非反転入力端子と反転入力端子の間にオフセット電圧ＶＯＦＦを有する。具体的には例えば図４で説明した仕事関数差電圧ＶＤＷによるオフセット電圧ＶＯＦＦが設定される。或いは、前述のように差動トランジスターやカレントミラー用トランジスターのＷ／Ｌ比を異ならせることでオフセット電圧ＶＯＦＦを設定してもよい。
【０１５９】
コンパレーターＣＰの反転入力端子には、レギュレーター１００の抵抗ＲＢ２（或いは抵抗ＲＢ１）に設定された電圧分割タップＴＰＶからの電圧ＶＤが入力される。コンパレーターＣＰの非反転入力端子には、ＶＳＳノード（第１の電源ノード）が接続される。従って、外部電源ＶＤＤＥが投入され、電源電圧ＶＤＤＡが上昇し、コンパレーターＣＰの反転入力端子に入力される電圧ＶＤが、オフセット電圧ＶＯＦＦよりも大きくなると、コンパレーターＣＰＱの出力信号ＣＰＱがＬレベルになる。これによりリセット信号ＸＲＳＴがＬレベルからＨレベルに変化して、ロジック回路１２０がリセット後にそのリセット状態が解除されるようになる。
【０１６０】
このように図１６では、レギュレーター１００が有する抵抗ＲＢ１、ＲＢ２の電圧分割タップＴＰＶを有効活用して、パワーオンリセット回路１１０の判定電圧レベルを設定し、パワーオンリセット信号ＸＲＳＴの生成を実現している。
【０１６１】
図１７にコンパレーターＣＰの具体的な構成例を示す。このコンパレーターＣＰは差動部ＤＦＣと、差動部ＤＦＣの出力ノードＮＣ１に接続される出力部ＱＢＣを含む。
【０１６２】
差動部ＤＦＣは、第１、第２の差動トランジスターＴＣ１、ＴＣ２と、トランジスターＴＣ４及びＴＣ５により構成されるカレントミラー回路と、第３の電流源ＩＳＣ３を含む。出力部ＱＢＣは、直列に設けられる駆動トランジスターＴＤＲＣ及び第４の電流源ＩＳＣ４を含む。
【０１６３】
図１７では、差動トランジスターＴＣ１のゲート電極の導電性と、差動トランジスターＴＣ２のゲート電極の導電性を異ならせることで、オフセット電圧ＶＯＦＦである仕事関数差電圧ＶＷＤが設定される。具体的には、差動トランジスターＴＣ１は、ゲート電極がＮ型であるデプレッション型のトランジスターとなり、差動トランジスターＴＣ２は、ゲート電極がＰ型であるエンハンスメント型のトランジスターになる。
【０１６４】
第３の電流源ＩＳＣ３は、一端がＶＳＳノード（第１の電源ノード）に接続される第３の電流源用抵抗ＲＣ３と、第３の電流源用トランジスターＴＣ３を含む。トランジスターＴＣ３は、そのソースに抵抗ＲＣ３の他端が接続され、そのゲートにＶＳＳノードが接続されるデプレッション型のトランジスター（ＮＭＯＳトランジスター）である。
【０１６５】
第４の電流源ＩＳＣ４は、一端がＶＳＳノードに接続される第４の電流源用抵抗ＲＣ４と、第４の電流源用トランジスターＴＣ６を含む。トランジスターＴＣ６は、そのソースに抵抗ＲＣ４の他端が接続され、そのゲートにＶＳＳノードが接続されるデプレッション型のトランジスター（ＮＭＯＳトランジスター）である。
【０１６６】
そしてトランジスターＴＣ３、ＴＣ６のしきい値電圧は負の温度特性を有し、抵抗ＲＣ３、ＲＣ４の抵抗値は正の温度特性を有する。これらの抵抗ＲＣ３、ＲＣ４はＮウェル抵抗により形成される。これにより電流源ＩＳＣ３、ＩＳＣ４のテール電流ＩＴＬ３、ＩＴＬ４の温度特性をフラットな特性に近づけることが可能になる。
【０１６７】
図１７の構成のコンパレーターＣＰによれば、電流源ＩＳＣ３、ＩＳＣ４のテール電流ＩＴＬ３、ＩＴＬ４を生成するための基準電圧を発生する回路が不要になり、その分だけ電流パスの本数を削減できる。例えばリセット状態以外の状態（ＣＰＱがＬレベルであり、ＸＲＳＴがＨレベルである状態）では、テール電流ＩＴＬ４は流れないため、コンパレーターＣＰにおいては、テール電流ＩＴＬ３の電流パスだけが存在する。
【０１６８】
従って、待機モード時に図１５の集積回路装置で電流が流れるパスは、レギュレーター１００での３本の電流パス（ＩＳＢ１のパス、ＩＳＢ２のパス、ＲＢ１及びＲＢ２のパス）と、パワーオンリセット回路１１０のコンパレーターＣＰでの１本の電流パス（ＩＳＣ３のパス）で、合計で４本の電流パスだけになる。従って、待機モード時における集積回路装置の消費電流を最小限に抑えることが可能になる。
【０１６９】
図１８に、本実施形態のレギュレーターを含む集積回路装置がＲＦの無線通信用ＩＣである場合の構成例を示す。この集積回路装置は、受信回路３０、復調回路３６、送信回路４０、変調回路４６、クロック生成回路４８、制御回路５０、レギュレーター１００、パワーオンリセット回路１１０を含む。
【０１７０】
受信回路３０は、低ノイズアンプＬＮＡ、ミキサー３２、フィルター部３４を含む。低ノイズアンプＬＮＡは、アンテナＡＮＴから入力されるＲＦの受信信号を低ノイズで増幅する処理を行う。ミキサー３２は、増幅後の受信信号と、クロック生成回路４８からのローカル信号（局所周波数信号）のミキシング（混合）処理を行って、ダウンコンバージョンを実行する。フィルター部３４は、ダウンコンバージョン後の受信信号のフィルター処理を行う。具体的には、フィルター部３４は、複素フィルターなどで実現されるバンドパスのフィルター処理を行い、イメージ除去を行いながらベースバンド信号を抽出する。
【０１７１】
復調回路３６は、受信回路３０からの信号に基づいて復調処理を行う。例えば送信側においてＦＳＫ（周波数シフトキーイング）で変調された信号の復調処理を行い、復調後の受信信号を制御回路５０に出力する。
【０１７２】
変調回路４６は、制御回路５０からの送信信号の変調処理を行う。例えば送信信号をＦＳＫで変調し、変調後の送信信号を送信回路４０に出力する。そして送信回路４０は、パワーアンプＰＡにより増幅した送信信号をアンテナＡＮＴに対して出力する。
【０１７３】
クロック生成回路４８は、ＶＣＯ（電圧制御発振器）などにより構成されるＰＬＬ回路を有し、各種のクロック信号やミキサー３２へのローカル信号等を生成する。
【０１７４】
制御回路５０（ロジック回路）は、集積回路装置の全体の制御や、ベースバンドでのデジタル処理などを実行する。また制御回路５０は、例えばリンク層回路５２やホストＩ／Ｆ（インターフェース）５４を有し、リンク層のプロトコル処理や、外部のホストとのインターフェース処理などを実行する。
【０１７５】
レギュレーター１００は、図１〜図３等で説明した本実施形態のレギュレーターであり、外部電源電圧ＶＤＤＥを受けて、電圧調整後の電源電圧ＶＤＤＡを、パワーオンリセット回路１１０、制御回路５０に供給する。パワーオンリセット回路１１０は、外部電源電圧ＶＤＤＥの投入時等に、パワーオンリセット信号ＸＲＳＴを制御回路５０に出力する。
【０１７６】
本実施形態によれば、制御回路５０等へのクロック供給を停止すると共に、受信回路３０や送信回路４０等の動作をディスイネーブル状態に設定することで、待機モード（スリープモード）が実現される。そして、この待機モードにおいては、レギュレーター１００やパワーオンリセット回路１１０での消費電力が、集積回路装置の消費電力において支配的になる。
【０１７７】
この点、本実施形態によれば、レギュレーター１００やパワーオンリセット回路１１０での電流パスの本数を最小限に抑えることができる。従って、レギュレーター１００やパワーオンリセット回路１１０での電力消費を最小限に抑えることができ、集積回路装置の待機モードでの消費電力を削減できる。
【０１７８】
なお本実施形態のレギュレーターが適用される集積回路装置は、図１８のような無線通信用ＩＣには限定されず、様々なタイプの集積回路装置に適用できる。例えばセンサーからのセンサー信号から所望信号を検出する検出装置にも適用できる。このような検出装置としては、振動子を用いて角速度情報や加速度情報などの物理量を検出する装置などがある。
【０１７９】
７．電子機器
図１９に本実施形態の集積回路装置３１０を含む電子機器の構成例を示す。この電子機器は、アンテナＡＮＴ、集積回路装置３１０、ホスト３２０、検出装置３３０、センサー３４０、電源部３５０を含む。なお本実施形態の電子機器は図１９の構成に限定されず、その構成要素の一部（例えば検出装置、センサー、電源部等）を省略したり、他の構成要素（例えば操作部、出力部）を追加するなどの種々の変形実施が可能である。
【０１８０】
集積回路装置３１０は、図１８のような回路構成で実現される無線回路装置であり、アンテナＡＮＴからの信号の受信処理や、アンテナＡＮＴへの信号の送信処理を行う。ホスト３２０は、電子機器の全体の制御を行ったり、集積回路装置３１０や検出装置３３０の制御を行う。検出装置３３０は、センサー３４０（物理量トランスデューサ）からのセンサー信号に基づいて種々の検出処理（物理量の検出処理）を行う。例えばセンサー信号から所望信号を検出する処理を行って、Ａ／Ｄ変換後のデジタルデータをホスト３２０に出力する。センサー３４０は、例えば煙センサー、光センサー、人感センサー、圧力センサー、生体センサー、ジャイロセンサーなどである。電源部３５０は、集積回路装置３１０、ホスト３２０、検出装置３３０等に電源を供給するものであり、例えば乾電池（丸形乾電池等）やバッテリーなどにより電源を供給する。
【０１８１】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第１の差動入力端子、第２の差動入力端子、第１の電源ノード、第２の電源ノード等）と共に記載された用語（非反転入力端子、反転入力端子、ＶＳＳノード、ＶＤＤノード等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。またレギュレーター、集積回路装置、電子機器の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【符号の説明】
【０１８２】
ＡＭ  増幅回路、ＲＢ１、ＲＢ２  第１、第２の抵抗、Ｃ０  位相補償用キャパシター、
ＤＦ  差動部、ＱＢ  出力部、ＴＢ１、ＴＢ２  第１、第２の差動トランジスター、
ＴＤＲ  駆動トランジスター、ＩＳＢ１、ＩＳＢ２  電流源、
ＣＣ  位相補償用キャパシター、ＲＣ  位相補償用抵抗、
３０  受信回路、３２  ミキサー、３４  フィルター部、
３６  復調回路、４０  送信回路、４６  変調回路、４８  クロック生成回路、
５０  制御回路、５２  リンク層回路、５４  ホストＩ／Ｆ、
１００  レギュレーター、１１０  パワーオンリセット回路、１２０  ロジック回路、
３１０  集積回路装置、３２０  ホスト、３３０  検出装置、
３４０  センサー、３５０  電源部
【図１】
0005487880.tif 000017
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0005487880.tif 000029
【図１４】
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【図１５】
0005487880.tif 000031
【図１６】
0005487880.tif 000032
【図１７】
0005487880.tif 000033
【図１８】
0005487880.tif 000034
【図１９】
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