(57)【特許請求の範囲】
【請求項１】
不純物領域を有する第１の半導体層と、
第２の半導体層と、
前記第１の半導体層及び前記第２の半導体層上に設けられた第１の絶縁膜と、
前記第１の絶縁膜上に設けられ、且つ前記第１の半導体層及び前記第２の半導体層と重畳するフローティングゲートと、
前記フローティングゲート上に設けられた第２の絶縁膜と、
前記第２の絶縁膜上に設けられ、且つ前記第１の半導体層、前記第２の半導体層及び前記フローティングゲートと重畳するコントロールゲートと、
前記第１の半導体層に設けられた前記不純物領域に電気的に接続された第１の導電膜と、
前記第２の半導体層に電気的に接続された、第２の導電膜及び第３の導電膜と、を有し、
書き込み動作又は消去動作時に、前記第２の導電膜、前記第３の導電膜及び前記コントロールゲートに同一の電位が印加されていることを特徴とする電子機器。
【請求項２】
請求項１において、
前記不純物領域は、前記コントロールゲートを挟んで前記第１の半導体層の２箇所の領域に離間して設けられており、前記第１の導電膜が前記離間して設けられた前記不純物領域の双方と電気的に接続されていることを特徴とする電子機器。
【請求項３】
請求項１又は請求項２において、
前記フローティングゲートの端部は、前記第１の半導体層の上方に配置されていることを特徴とする電子機器。
【請求項４】
請求項１乃至３のいずれか一において、
前記コントロールゲートは、前記第２の絶縁膜を介して前記フローティングゲートを覆うように設けられていることを特徴とする電子機器。
【請求項５】
請求項１乃至４のいずれか一において、
前記第１の半導体層及び前記第２の半導体層は、ガラス基板上に設けられていることを特徴とする電子機器。
【請求項６】
請求項１乃至５のいずれか一において、
前記第１の半導体層は、書き込み動作及び消去動作に用いることができる機能を有し、
前記第２の半導体層は、読み出し動作に用いることができる機能を有することを特徴とする電子機器。
【請求項７】
請求項１乃至６のいずれか一において、
前記第１の半導体層は、前記第１の導電膜と重なっており、
前記第２の導電膜は、前記第２の半導体層と重なる領域を有し、
前記第３の導電膜は、前記第２の半導体層と重なる領域を有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置（特にＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、フラッシュメモリ）及びその作製方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置（不揮発性メモリとも呼ぶ）は、デジタルカメラや携帯型オーディオプレーヤー、携帯電話など様々な製品の記録媒体として現在利用されており、さらなる製品サイズの小型化、大容量の記録、記録・読み出しの高速応答、低消費電力化などの様々な市場のニーズに答えるべく活発な研究開発がなされている。
【０００３】
上記市場のニーズに答える一つの手法として、最近では絶縁膜を介して設けられたシリコン（Ｓｉ）を用いて素子を形成する所謂ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）型の不揮発性メモリの研究が活発におこなわれている。
【０００４】
ＳＯＩ型不揮発性メモリにおけるＳＯＩ基板の形成方法は、酸素分子をイオン注入によりシリコン結晶表面から埋め込み、それを高熱で酸化させることでシリコン結晶中に酸化珪素（酸化シリコン）の絶縁膜を形成する方法や、二枚のシリコンウェハを用意し、一方のシリコンウェハにイオン注入による剥離のための部分を形成しておき、二枚のシリコンウェハを貼り合わせた後、一方のシリコンウェハを剥離する方法などが知られている。
【０００５】
一方で、低コスト化を図るために、ガラス基板やプラスチック基板上にメモリトランジスタを設けた構成が提案されている（例えば、特許文献１）。
【０００６】
従来のメモリトランジスタは、基板６００上に、シリコンからなる島状の半導体層６０１と、第１の絶縁膜６０２（トンネル絶縁膜とも呼ぶ）と、フローティングゲート６０３（Ｆｌｏａｔｉｎｇ  Ｇａｔｅ：ＦＧ）と、第２の絶縁膜６０４と、コントロールゲート６０５（Ｃｏｎｔｒｏｌ  Ｇａｔｅ：ＣＧ）とが積層して設けられており、フローティングゲート６０３は電気的に絶縁された（浮いた）状態となっている。また、半導体層６０１に設けられたソース又はドレインとして機能する不純物領域６０６、６０７の一方にソース線（Ｓｏｕｒｃｅ  Ｌｉｎｅ：ＳＬ）が電気的に接続され、他方にビット線（Ｂｉｔ  Ｌｉｎｅ：ＢＬ）が電気的に接続されている（図１１参照）。
【０００７】
また、フローティングゲートを用いた不揮発性メモリは、フローティングゲート６０３内に蓄積された電荷量によりデータを記録する。フローティングゲート６０３は電気的に絶縁された状態であるため、コントロールゲート６０５を介して間接的に半導体層６０１とフローティングゲート６０３間に電圧を印加させることでメモリトランジスタを動作させる。
【０００８】
フローティングゲート６０３内に電子が蓄積されていると、電子が蓄積されていない状態に比べて、コントロールゲート６０５に印加した電圧が半導体層６０１とフローティングゲート６０３間に電圧がかかりにくくなり、メモリトランジスタのしきい値がみかけ上、正の方向にシフトする。つまり、このフローティングゲート６０３内に蓄積された電荷量を、メモリトランジスタのしきい値変化により検知することによりメモリトランジスタに記憶されたデータを読み出すことができる。
【０００９】
ここで、半導体層６０１の不純物領域６０６と不純物領域６０７の電位が同等の場合、フローティングゲート６０３の電位ＶＦＧ、メモリトランジスタにおけるしきい値の変動量ΔＶｔｍを式で表すと、次式のようになる。
【００１０】
【数１】
0005479776.tif 000002
【００１１】
【数２】
0005479776.tif 000003
【００１２】
式（１）、式（２）中、ＶＣＧはコントロールゲート６０５の電位、Ｃ１は半導体層６０１とフローティングゲート６０３間の静電容量、Ｃ２はフローティングゲート６０３とコントロールゲート６０５間の静電容量、ＱＦＧはフローティングゲート６０３内の電荷量を指す。なお、式（１）中のＣ２／（Ｃ１＋Ｃ２）は、一般にカップリング比と呼ばれており、この値が大きいほど、コントロールゲート６０５に印加する電圧に応じて、半導体層６０１とフローティングゲート６０３間に印加される電圧の割合が高くなる。
【００１３】
メモリトランジスタにデータの書き込みを行う場合、Ｆ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル電流や、ホットエレクトロンを利用して、コントロールゲート６０５に正の高い電圧を印加し、間接的に半導体層６０１とフローティングゲート６０３間に電圧を印加することにより、フローティングゲート６０３内に電子を注入する。逆に、メモリのデータを消去する場合は、Ｆ−Ｎトンネル電流などを利用して、コントロールゲート６０５に負の高い電圧を印加し、間接的に半導体層６０１とフローティングゲート６０３間に電圧を印加することにより、フローティングゲート６０３内から電子を放出する。従って、カップリング比を高くすることによって、半導体層６０１とフローティングゲート６０３間に効率的に電圧を印加することができるため、メモリの書き込み及び消去の低電圧化につながる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００６−０１３５３４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
メモリトランジスタにおいて、書き込みと消去を繰り返し行う場合、トンネル絶縁膜を介してフローティングゲートとの電子のやり取りが繰り返し行われる。その結果、半導体層とトンネル絶縁膜との界面準位密度の増加、トンネル絶縁膜とフローティングゲートとの界面準位密度の増加、トンネル絶縁膜への電荷注入、トラップの発生等により、トンネル絶縁膜が劣化し、メモリトランジスタとしての特性劣化が発生する。例えば、書き込みと消去を繰り返し行うことによって、オン特性を表す相互コンダクタンス（ｇｍ）などのデバイスパラメータが低下し、記録データを読み出す際に読み出し不良が生じる恐れがある。
【００１６】
このような問題に鑑み、本発明の一態様は、書き込みや消去を繰り返し行った場合であっても、読み出し不良を抑制することを目的の一とする。又は、メモリトランジスタの面積の増大を抑制しつつ、書き込み電圧、消去電圧を低減することを目的の一とする。
【課題を解決するための手段】
【００１７】
本発明の一態様は、基板上に設けられた書き込み動作及び消去動作に用いる第１の半導体層及び読み出し動作に用いる第２の半導体層上に、絶縁膜を介してフローティングゲートとコントロールゲートを設け、第１の半導体層を用いてフローティングゲートへの電子の注入・放出を行い、第２の半導体層を用いて読み出しを行う。
【００１８】
本発明の一態様は、不純物領域を有する第１の半導体層と、ソース領域及びドレイン領域を有する第２の半導体層と、第１の半導体層及び第２の半導体層上に設けられた第１の絶縁膜と、第１の絶縁膜上に設けられ、且つ第１の半導体層及び第２の半導体層と重畳するフローティングゲートと、フローティングゲート上に設けられた第２の絶縁膜と、第２の絶縁膜上に設けられ、且つ第１の半導体層、第２の半導体層及びフローティングゲート電極と重畳するコントロールゲートと、第１の半導体層に設けられた不純物領域に電気的に接続された第１の導電膜と、第２の半導体層に設けられたソース領域とドレイン領域の一方に電気的に接続された第２の導電膜と、他方に電気的に接続された第３の導電膜とを有する不揮発性半導体記憶装置を提供する。
【００１９】
また、本発明の一態様は、上記不純物領域を、コントロールゲートを挟んで第１の半導体層の２箇所の領域に離間して設け、第１の導電膜が離間して設けられた不純物領域の双方と電気的に接続された構成とすることができる。
【００２０】
また、本発明の一態様は、第１の半導体層を書き込み動作及び消去動作に用いられる半導体層とし、第２の半導体層を読み出し動作に用いられる半導体層とする。
【００２１】
書き込み動作及び消去動作に用いられる半導体層（第１の半導体層）とは、トンネル絶縁膜（第１の絶縁膜）を介してフローティングゲートと電子のやりとり（フローティングゲートへの電子の注入、フローティングゲートからの電子の放出）が行われる半導体層をいう。
【００２２】
読み出し動作に用いられる半導体層（第２の半導体層）とは、フローティングゲートに蓄積された電荷量を検知するために用いられる半導体層を指し、具体的には、フローティングゲート内の電荷量をしきい値の変化量として読み出すためにソース、ドレイン、チャネル領域を有し、トランジスタを構成する半導体層をいう。また、書き込み動作及び消去動作を行う際、第２の半導体層とフローティングゲートとの間では電子のやりとりが行われないように動作させることが好ましい。
【００２３】
また、本発明の一態様は、書き込み動作及び消去動作時に、第２の半導体層とフローティングゲート間にＦ−Ｎトンネル電流が発生しないように、第２の導電膜、第３の導電膜及びコントロールゲートに印加される電位が制御される。好適には、書き込み動作又は消去動作時に、第２の導電膜、第３の導電膜及びコントロールゲートに同一の電位が印加される構成とする。つまり、第２の半導体層とコントロールゲートに同等の電位が印加される構成とする。
【００２４】
本発明の一態様は、基板上に第１の半導体層と第２の半導体層を形成し、第１の半導体層及び第２の半導体層上に第１の絶縁膜を形成し、第１の半導体層及び第２の半導体層と重なるように第１の絶縁膜上にフローティングゲートを形成し、フローティングゲート上に第２の絶縁膜を形成し、第１の半導体層、第２の半導体層及びフローティングゲートと重なるようにコントロールゲートを形成し、コントロールゲートをマスクとして第１の半導体層及び第２の半導体層に不純物元素を添加し、第１の半導体層に不純物領域を形成し、第２の半導体層にソース領域及びドレイン領域を形成し、不純物領域に電気的に接続される第１の導電膜と、ソース領域又はドレイン領域の一方に電気的に接続される第２の導電膜と、他方に電気的に接続される第３の導電膜を形成する。
【発明の効果】
【００２５】
本発明の一態様によれば、書き込み動作及び消去動作に用いる半導体層と、読み出し動作に用いる半導体層をそれぞれ設けることにより、書き込みや消去を繰り返し行った場合であっても、読み出し不良を抑制することができる。
【００２６】
本発明の一態様によれば、書き込み動作及び消去動作時に、読み出し動作に用いる半導体層をコントロールゲートとして機能させることにより、カップリング比を高めることができるため、メモリトランジスタの面積の増大を抑制しつつ、書き込み電圧、消去電圧を低減することができる。
【図面の簡単な説明】
【００２７】
【図１】不揮発性半導体記憶装置を示す図。
【図２】不揮発性半導体記憶装置を示す図。
【図３】不揮発性半導体記憶装置の作製方法を示す図。
【図４】不揮発性半導体記憶装置の作製方法を示す図。
【図５】比較例の不揮発性半導体記憶装置を示す図。
【図６】比較例の不揮発性半導体記憶装置を示す図。
【図７】不揮発性半導体記憶装置を説明する図。
【図８】不揮発性半導体記憶装置の使用形態を示す図。
【図９】不揮発性半導体記憶装置の使用形態を示す図。
【図１０】不揮発性半導体記憶装置の書き換え特性を示す図。
【図１１】従来の不揮発性半導体記憶装置を示す図。
【発明を実施するための形態】
【００２８】
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる場合がある。
【００２９】
（実施の形態１）
本実施の形態では、不揮発性半導体記憶装置の一例について図面を参照して説明する。なお、図１（Ａ）は不揮発性半導体記憶装置を構成するメモリトランジスタの上面図を示し、図１（Ｂ）は図１（Ａ）におけるメモリトランジスタの等価回路図を示している。また、図２（Ａ）は図１（Ａ）におけるＡ１−Ｂ１間の断面に相当し、図２（Ｂ）は図１（Ａ）におけるＣ１−Ｄ１間の断面に相当する。
【００３０】
本実施の形態で示す不揮発性半導体記憶装置は、基板１００上に設けられたメモリトランジスタ１２０を有し、当該メモリトランジスタ１２０にデータの書き込み、消去又は読み出し動作を行うことによって、メモリとして機能する。
【００３１】
メモリトランジスタ１２０は、基板１００上に設けられた第１の半導体層１０１及び第２の半導体層１０２と、当該第１の半導体層１０１及び第２の半導体層１０２の上方に第１の絶縁膜１０３を介して設けられたフローティングゲート１０４と、当該フローティングゲート１０４の上方に第２の絶縁膜１０５を介して設けられたコントロールゲート１０６とを有している。また、第１の半導体層１０１に第１の導電膜１１１が電気的に接続され、第２の半導体層１０２に第２の導電膜１１２及び第３の導電膜１１３が電気的に接続されている。
【００３２】
第１の半導体層１０１は、メモリトランジスタ１２０に書き込み動作及び消去動作（フローティングゲート１０４への電子の注入・放出）を行う場合に用いられる。第２の半導体層１０２は、メモリトランジスタ１２０から読み出し動作を行う場合に用いられる。
【００３３】
フローティングゲート１０４は、第１の半導体層１０１及び第２の半導体層１０２の一部と重畳するように設けられており、電気的に絶縁された状態（浮遊状態）となっている。
【００３４】
コントロールゲート１０６は、第１の半導体層１０１、第２の半導体層１０２及びフローティングゲート１０４と重畳するように設けられている。また、コントロールゲート１０６は、ワード線として機能する。なお、図１では、コントロールゲート１０６が、第１の半導体層１０１と第２の半導体層１０２の一部と重なり、フローティングゲート１０４の全部と重畳するように設けているが、これに限られず、フローティングゲート１０４の一部と重畳するように設けてもよい。
【００３５】
第１の導電膜１１１は、第１の半導体層１０１に設けられた不純物領域と電気的に接続するように設けられている。図１、図２では、第１の半導体層１０１において、コントロールゲート１０６を挟んで離間して設けられた２つの不純物領域１０８ａ、１０８ｂと第１の導電膜１１１を電気的に接続した構成を示している。図１に示すように、第１の導電膜１１１を、第１の半導体層１０１に離間して設けられた２箇所の不純物領域と電気的に接続することにより、第１の導電膜１１１の電位を第１の半導体層１０１に伝えやすくすることができる。なお、第１の導電膜１１１は、メモリに対して書き込み動作時にフローティングゲートへの注入電子の供給を行い、消去動作時にフローティングゲートからの電子の放出を行う書き換え線として機能する。
【００３６】
また、図１に示すように、第１の導電膜１１１を第１の半導体層１０１と重なるように設けることによってメモリトランジスタの面積を低減することができる。但し、これに限られない。
【００３７】
第２の導電膜１１２及び第３の導電膜１１３は、第２の半導体層１０２に離間して設けられた不純物領域とそれぞれ電気的に接続するように設けられている。図１、図２では、第２の半導体層１０２において、コントロールゲート１０６をはさんで離間して設けられた不純物領域の一方（不純物領域１０９ａ）と第２の導電膜１１２が電気的に接続され、他方（不純物領域１０９ｂ）と第３の導電膜１１３が電気的に接続される場合を示している。なお、不純物領域１０９ａ、１０９ｂはそれぞれ、ソース領域又はドレイン領域として機能する。また、第２の導電膜１１２と第３の導電膜１１３の一方は、ソース線として機能し、他方はビット線として機能する。ソース線と第２の半導体層１０２の間や、ビット線と第２の半導体層１０２の間に他のメモリトランジスタや選択トランジスタを設けた構成としてもよい。
【００３８】
本実施の形態では、一つのメモリトランジスタ１２０に対して半導体層を複数（ここでは、２つ）設け、一方の半導体層（図１における第１の半導体層１０１）を利用して書き込み動作と消去動作（フローティングゲート１０４への電子の注入・放出）を行い、他方の半導体層（図１における第２の半導体層１０２）を利用して読み出し動作を行う。この場合、書き込み動作や消去動作時において、第１の半導体層１０１とフローティングゲート１０４の間に位置する第１の絶縁膜１０３（トンネル絶縁膜）を介して電子の注入・放出が行われるため、第２の半導体層１０２とフローティングゲート１０４間に位置する第１の絶縁膜１０３の劣化を抑制することができる。その結果、書き込み動作と消去動作を繰り返し行った場合であっても、第１の絶縁膜１０３の劣化に伴う読み出し不良を抑制することができる。
【００３９】
また、本実施の形態で示すメモリトランジスタを、上記図１（Ａ）のＣ１−Ｄ１方向において、フローティングゲート１０４の端部が第１の半導体層１０１上に配置されるように（フローティングゲート１０４が第１の半導体層１０１の端部１４１と重ならないように）設けてもよい（図７（Ａ）、（Ｂ）参照）。
【００４０】
書き込み動作又は消去動作に用いられる第１の半導体層１０１の端部１４１には、書き込み動作や消去動作の際に電界が集中し当該端部１４１においてショートするおそれがある。そのため、図７（Ａ）、（Ｂ）に示すようにフローティングゲート１０４の端部を第１の半導体層１０１上に配置することによって、第１の半導体層１０１の端部でショートするリスクを低減し、歩留まりを向上させることができる。
【００４１】
一方、第２の半導体層１０２においては、フローティングゲート１０４が第２の半導体層１０２の両端部と重なるように設けることが好ましい。第２の半導体層１０２は読み出し用として用いられるため、第２の半導体層１０２の端部で電界の集中によるショートが発生する可能性は低い。また、フローティングゲート１０４を第２の半導体層１０２の端部と重なるように設けることにより、寄生トランジスタが形成されることを抑制し、書き込み状態と消去状態の識別を良好に行うことができる。
【００４２】
次に、本実施の形態で示すメモリトランジスタの動作方法（書き込み動作、消去動作又は読み出し動作）について説明する。なお、以下の説明において例示する書き込み動作、消去動作及び読み出し動作を行う際の電圧は一例であり、これに限られず、実施者が適宜選択すればよい。
【００４３】
書き込み動作を行う場合には、例えば、コントロールゲート１０６に＋６Ｖ、第１の導電膜１１１に−６Ｖ、第２の導電膜１１２に＋６Ｖ、第３の導電膜１１３に＋６Ｖを印加する。この場合、第１の半導体層１０１とフローティングゲート１０４間にＦ−Ｎトンネル電流を発生させて、第１の半導体層１０１上に位置する第１の絶縁膜１０３を介して、フローティングゲート１０４に電子を注入する。
【００４４】
消去動作を行う場合には、例えば、コントロールゲート１０６に−７Ｖ、第１の導電膜１１１に＋７Ｖ、第２の導電膜１１２に−７Ｖ、第３の導電膜１１３に−７Ｖを印加する。この場合、フローティングゲート１０４と第１の半導体層１０１間にＦ−Ｎトンネル電流を発生させて、第１の半導体層１０１上に位置する第１の絶縁膜１０３を介して、フローティングゲート１０４から電子を放出させる。
【００４５】
読み出し動作を行う場合には、例えば、コントロールゲート１０６に＋３Ｖ、第１の導電膜１１１に０Ｖ、第２の導電膜１１２に０Ｖ、第３の導電膜１１３に＋１．５Ｖを印加する。この場合、コントロールゲート１０６に印加した電圧よりもメモリトランジスタのしきい値が高い書き込み状態であればメモリトランジスタはオフ状態となり、メモリトランジスタのしきい値が低い消去状態であればメモリトランジスタはオン状態となり、メモリトランジスタのしきい値として記録されたデータを読み出すことができる。
【００４６】
なお、書き込み動作及び消去動作を行う際、第２の導電膜１１２、第３の導電膜１１３及びコントロールゲート１０６に同一の電位を印加し、読み出し用として用いられる第２の半導体層１０２をコントロールゲート１０６と同等の電位とすることが好ましい。この場合、フローティングゲート１０４への電子の注入・放出が、第１の半導体層１０１とフローティングゲート１０４の間に位置する第１の絶縁膜１０３を介して選択的に行われ、第２の半導体層１０２とフローティングゲート１０４間に位置する第１の絶縁膜１０３の劣化を抑制できる。
【００４７】
また、書き込み動作及び消去動作を行う際、読み出し用として用いる第２の半導体層１０２をコントロールゲート１０６と同じ電位とすることによって、読み出し用として用いる第２の半導体層１０２を書き込み動作、消去動作時のみコントロールゲートとして機能させることができる。その結果、上記式（１）にあたるＣ２の静電容量を増やし、カップリング比を高めることが可能となる。
【００４８】
以下に、カップリング比の増加に関し、式を用いて具体的に説明する。
【００４９】
書き込み、消去動作を行う第１の半導体層１０１の電位をゼロとし、読み出し用の第２の半導体層１０２におけるソース領域（ここでは、不純物領域１０９ａ）とドレイン領域（ここでは、不純物領域１０９ｂ）の電位を同一にして、フローティングゲート１０４の電位ＶＦＧを式で表すと、次式のようになる。
【００５０】
【数３】
0005479776.tif 000004
【００５１】
式（３）中は、ＶＣＧはコントロールゲート１０６の電位、ＶＳＤはソース領域（不純物領域１０９ａ）、ドレイン領域（不純物領域１０９ｂ）を同一電位にした読み出し用の第２の半導体層１０２の電位、Ｃ１１は書き込み・消去用の第１の半導体層１０１とフローティングゲート１０４間の静電容量、Ｃ１２は読み出し用の第２の半導体層１０２とフローティングゲート１０４間の静電容量、Ｃ２はフローティングゲート１０４とコントロールゲート１０６間の静電容量、ＱＦＧはフローティングゲート１０４内の電荷量を指す。ここで、式（３）において、読み出し用の第２の半導体層１０２の電位ＶＳＤをコントロールゲート１０６の電位ＶＣＧと同じにすると、フローティングゲート１０４の電位ＶＦＧは次式のようになる。
【００５２】
【数４】
0005479776.tif 000005
【００５３】
式（４）中、カップリング比は、（Ｃ２＋Ｃ１２）／（Ｃ１１＋Ｃ１２＋Ｃ２）である。
【００５４】
ここで、半導体層を２つ具備するメモリトランジスタ１２０（図１、図２参照）と、半導体層を１つしか具備しないメモリトランジスタ１３０（図５、図６参照）を比較する。なお、図５は半導体層１３１を１つだけ有するメモリトランジスタ１３０の上面図であり、図６（Ａ）は図５におけるＡ２−Ｂ２間の断面に相当し、図６（Ｂ）は図５におけるＣ２−Ｄ２間の断面に相当する。また、図５、図６に示した半導体層１３１は、書き込み動作、消去動作及び読み出し動作を行う。
【００５５】
図１、図２に示したメモリトランジスタ１２０と図５、図６に示したメモリトランジスタ１３０においてフローティングゲート１０４の面積を同一とした場合、図１、図２に示すメモリトランジスタ１２０では静電容量Ｃ１２が加えてあるためカップリング比が（Ｃ２＋Ｃ１２）／（Ｃ１１＋Ｃ１２＋Ｃ２）となる。メモリトランジスタ１２０とメモリトランジスタ１３０のカップリング比を比較すると、（Ｃ２＋Ｃ１２）／（Ｃ１１＋Ｃ１２＋Ｃ２）＞Ｃ２／（Ｃ１＋Ｃ２）となり、メモリトランジスタ１２０の方がメモリトランジスタ１３０よりカップリング比が高くなる。
【００５６】
また、第２の半導体層１０２とフローティングゲート１０４間の第１の絶縁膜１０３は第２の絶縁膜１０５より薄い膜厚で形成するため、単位面積あたりに得られる静電容量Ｃ１２が大きくなり、効率的にカップリング比を上げることができる。そのため、図１、図２に示したメモリトランジスタ１２０と図５、図６に示したメモリトランジスタ１３０のカップリング比が同一になるように設けた場合、メモリトランジスタ１２０では、フローティングゲート１０４とコントロールゲート１０６間の静電容量Ｃ２を小さくすることができるため、フローティングゲート１０４とコントロールゲート１０６の重なり面積を縮小することも可能となる。
【００５７】
したがって、図１、図２に示すように、第１の半導体層１０１と第２の半導体層１０２を設ける場合であっても（島状の半導体層を複数設ける場合であっても）、フローティングゲート１０４の面積を縮小することが可能なため、メモリトランジスタが占有する面積は、従来の構造と比較して、概略等価か、縮小することができる。
【００５８】
なお、上述したメモリトランジスタの動作方法における好適な一例として、書き込み動作及び消去動作時に、第２の導電膜１１２、第３の導電膜１１３及びコントロールゲート１０６に同一の電位を印加する例を示したが、本実施の形態はこれに限られない。第２の半導体層１０２とフローティングゲート１０４間にＦ−Ｎトンネル電流が発生しないような電位であれば、書き込み動作及び消去動作時に、第２の導電膜１１２、第３の導電膜１１３及びコントロールゲート１０６に印加される電位を同一としなくてもよい。例えば、第１の絶縁膜１０３の膜厚が１０ｎｍとすると、第２の半導体層１０２とフローティングゲート１０４間の電界が６ＭＶ／ｃｍ程度以下となるように第２の半導体層１０２とコントロールゲート１０６に電位を印加すればよい。
【００５９】
このように、書き込み動作及び消去動作時に、第２の半導体層１０２とフローティングゲート１０４間にＦ−Ｎトンネル電流が発生しないように、第２の導電膜１１２、第３の導電膜１１３及びコントロールゲート１０６に印加される電位を制御することにより、第２の半導体層１０２とフローティングゲート１０４間に位置する第１の絶縁膜１０３の劣化を抑制できる。
【００６０】
なお、本実施の形態で示したメモリトランジスタは、本明細書の他の実施の形態で示す形態と組み合わせて実施することができる。
【００６１】
（実施の形態２）
本実施の形態では、上記実施の形態で示した不揮発性半導体記憶装置を構成するメモリトランジスタの作製方法の一例に関して図面を参照して説明する。なお、図３は上記図１（Ａ）におけるＡ１−Ｂ１間の断面に相当し、図４は上記図１（Ａ）におけるＣ１−Ｄ１間の断面に相当する。
【００６２】
まず、基板１００上に島状の第１の半導体層１０１と第２の半導体層１０２を形成する（図３（Ａ）、図４（Ａ）参照）。
【００６３】
基板１００は、絶縁表面を有する基板、例えば、ガラス基板や石英基板、セラミック基板、プラスチック基板等を用いることができる。また、基板１００の表面に一層もしくは複数層からなる絶縁膜を設け、当該絶縁膜上に第１の半導体層１０１と第２の半導体層１０２を形成してもよい。
【００６４】
一層もしくは複数層からなる絶縁膜は、酸化珪素、窒化珪素、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の絶縁材料を用いて形成する。形成方法については特に限定されず、ＣＶＤ法やスパッタ法等を用いて形成することができる。基板１００上に絶縁膜を設けることで、基板１００の凹凸の影響を軽減することや基板１００から上部素子への不純物拡散を防止することができる。
【００６５】
第１の半導体層１０１、第２の半導体層１０２は、珪素（Ｓｉ）を主成分とする材料（例えば、Ｓｉ、ＳｉｘＧｅ１−ｘ等）を用い、ＣＶＤ法やスパッタ法等を用いて形成する。なお、第１の半導体層１０１、第２の半導体層１０２は、アモルファス、微結晶、多結晶および単結晶状態のいずれでも目的に応じて適宜選択することが出来る。基板１００上に目的に応じた結晶状態の半導体膜を形成した後、当該半導体膜を選択的にエッチングすることによって複数の島状の半導体層を形成することができる。また、第１の半導体層１０１は、半導体に限らず、導電膜で設けてもよい。
【００６６】
例えば、基板１００上に絶縁膜を介して非晶質半導体膜を３０ｎｍ〜２００ｎｍの厚さで形成し、当該非晶質半導体膜を結晶化した後、選択的にエッチングすることにより第１の半導体層１０１と第２の半導体層１０２を形成する。
【００６７】
半導体膜の結晶化方法としては、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法またはこれらの方法を組み合わせた方法等により行うことができる。
【００６８】
また、ＳＯＩ基板を用いて、第１の半導体層１０１と第２の半導体層１０２を単結晶半導体（例えば、単結晶シリコン）で設けてもよい。
【００６９】
単結晶状態の半導体層を形成する場合は、酸素分子をイオン注入によりシリコン結晶表面から埋め込み、それを高熱で酸化させることでシリコン結晶中に酸化珪素の絶縁膜を形成する方法や、二枚のシリコンウェハを用意し、一方の基板にイオン注入による剥離のための部分を形成しておき、二枚のシリコンウェハを貼り合わせた後、一方の基板を剥離して形成する方法により行うことができる。
【００７０】
次に、第１の半導体層１０１と第２の半導体層１０２上に第１の絶縁膜１０３を形成した後、第１の絶縁膜１０３上にフローティングゲート１０４を形成する（図３（Ｂ）、図４（Ｂ）参照）。なお、上記図７で示したように、フローティングゲート１０４の端部が第１の半導体層１０１の上方に配置するように設けてもよい。
【００７１】
第１の絶縁膜１０３としては少なくとも酸素を含む絶縁膜で形成する。例えば、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化アルミニウム（ＡｌｘＯｙ）、酸化タンタル（ＴａＯｘ）等の材料を用いて形成する。また、酸化ハフニウム（ＨｆＯｘ）等の高誘電率材料を用いることもできる。第１の絶縁膜１０３は、ＣＶＤ法又はスパッタ法等により形成することができる。また、半導体層に酸素雰囲気下でプラズマ処理を行うことにより当該半導体層の表面に酸化膜を形成してもよい。
【００７２】
例えば、第１の絶縁膜１０３として、膜厚１ｎｍ以上２０ｎｍ以下、好ましくは膜厚７ｎｍ以上１０ｎｍ以下の酸化珪素膜、酸化窒化珪素膜で形成する。
【００７３】
第１の絶縁膜１０３として酸化窒化珪素膜を形成する場合、シラン（ＳｉＨ４）ガスと亜酸化窒素（Ｎ２Ｏ）ガスを原料ガスとしてプラズマＣＶＤ法により成膜することができる。このときの酸化窒化珪素膜の成膜条件の一例を以下に示す。
【００７４】
原料ガスのガス質量流量比は、例えば、ＳｉＨ４：Ｎ２Ｏ＝１：８００（ｓｃｃｍ）とする。なお、本明細書で示すガス質量流量比とは、成膜室内に供給する原料ガスのＳｉＨ４ガスの質量流量（ｓｃｃｍ）とＮ２Ｏガスの質量流量（ｓｃｃｍ）の比である。また、周波数６０ＭＨｚで高周波電力１５０Ｗとし、成膜温度（基板温度）４００℃、処理室内圧力４０Ｐａ、電極間隔２８ｍｍとする。
【００７５】
また、第１の絶縁膜１０３を形成した後、当該第１の絶縁膜１０３に対してプラズマ酸化をおこなってもよい。プラズマ酸化は、マイクロ波（代表的には２．４５ＧＨｚ）等の高周波で励起され、電子密度が１×１０１１ｃｍ−３以上で、プラズマの電子温度が１．５ｅＶ以下のプラズマを利用する。具体的には、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下で、プラズマの電子温度が０．５ｅＶ以上１．５ｅＶ以下のプラズマを利用することが好ましい。また、第１の絶縁膜１０３に対するプラズマ酸化時間は、６０ｓｅｃ以上が好ましい。例えば、半導体層に酸素雰囲気下でプラズマ処理を行い、プラズマＣＶＤ法による酸化窒化珪素膜成膜し、再度、酸素雰囲気下でプラズマ処理を行い、第１の絶縁膜１０３を形成することができる。
【００７６】
フローティングゲート１０４は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素、またはこれらの元素を主成分とする合金材料若しくはこれらの元素を主成分とする化合物材料を用いて単層又は積層させて形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成することもできる。フローティングゲート１０４は、これらの材料を用いてＣＶＤ法やスパッタ法等により１ｎｍ〜２００ｎｍで形成し、所望の形状にパターニングすること等で形成することができる。
【００７７】
次に、フローティングゲート１０４をマスクとして第１の半導体層１０１と第２の半導体層１０２に不純物元素を添加し、不純物領域１２１、１２２を形成する（図３（Ｃ）参照）。
【００７８】
読み出し用に用いられる第２の半導体層１０２に形成される不純物領域１２２は、トランジスタのＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  ｄｒａｉｎ）として機能する。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を付与する不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を付与する不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、不純物元素として、リン（Ｐ）を添加する。
【００７９】
なお、ここでは、第１の半導体層１０１に、後に形成される不純物領域１０８ａ、１０８ｂよりも不純物濃度が低い不純物領域１２１を形成し、第２の半導体層１０２に、後に形成される不純物領域１０９ａ、１０９ｂよりも不純物濃度が低い不純物領域１２２を形成したが、不純物領域１２１、１２２を形成しなくてもよい。不純物領域１２２を形成しないときは、メモリトランジスタの構成はオフセット型のコントロールゲートを設けた構成に近くなり、メモリの過剰消去を防ぎ、消去状態でのメモリトランジスタをノーマリーオフ型で固定することができる。本実施の形態に示すように、ＬＤＤ領域として不純物領域１２２を形成することで、ホットエレクトロン耐性向上やメモリトランジスタのオン特性の向上を図ることができる。
【００８０】
次に、フローティングゲート１０４を覆うように、第２の絶縁膜１０５を形成した後、第２の絶縁膜１０５上にコントロールゲート１０６を形成する（図３（Ｄ）、図４（Ｃ）参照）。
【００８１】
第２の絶縁膜１０５は、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素等の酸素または窒素を有する絶縁膜をＣＶＤ法、スパッタ法、塗布法等を用いて形成することができる。膜厚としては、１０ｎｍ以上１００ｎｍ以下、より好ましくは膜厚２０ｎｍ以上５０ｎｍ以下で形成する。
【００８２】
コントロールゲート１０６は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素、またはこれらの元素を主成分とする合金材料若しくはこれらの元素を主成分とする化合物材料を用いて単層又は積層させて形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料を用いてＣＶＤ法やスパッタ法等により形成し、所望の形状にパターニングすること等で形成することができる。コントロールゲート１０６は、これらの材料を用いてＣＶＤ法やスパッタ法等により１００ｎｍ〜４００ｎｍで形成することができる。
【００８３】
また、図３（Ｄ）、図４（Ｃ）に示すように、フローティングゲート１０４の側面を覆うようにコントロールゲート１０６を形成することにより、フローティングゲート１０４の側面とコントロールゲート１０６の側面で容量を発生させ、書き込み電圧の低電圧化を図ることができる。
【００８４】
また、フローティングゲート１０４は、第１の絶縁膜１０３により下部が覆われ、第２の絶縁膜１０５により上部および側面が覆われているため、フローティングゲート１０４内に蓄積された電荷を保持しやすく、メモリの保持特性を高めることができる。基板１００として、ガラス基板等の耐熱性が小さい基板を用いる場合には、６００℃程度以下の熱処理しか用いることができないため、フローティングゲート１０４を囲む絶縁膜は、数が少なく単純な素子構造を用いる方が保持特性上好ましい。
【００８５】
次に、コントロールゲート１０６をマスクとして第１の半導体層１０１、第２の半導体層１０２に不純物元素を添加し、不純物領域１０８ａ、１０８ｂ、ソース又はドレインとして機能する不純物領域１０９ａ、１０９ｂを形成する（図３（Ｅ）参照）。
【００８６】
不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を付与する不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を付与する不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、不純物元素として、リン（Ｐ）を添加する。また、ここでは、不純物領域１０８ａ、１０８ｂ、不純物領域１０９ａ、１０９ｂが不純物領域１２１、１２２よりも不純物濃度が高くなるようにする。
【００８７】
次に、コントロールゲート１０６を覆うように第３の絶縁膜１０７を形成した後、第３の絶縁膜１０７上に、第１の導電膜１１１、第２の導電膜１１２、第３の導電膜１１３を形成する（図３（Ｆ）、図４（Ｄ）参照）。
【００８８】
第３の絶縁膜１０７は、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素等の酸素または窒素を有する絶縁膜、ＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる膜をＣＶＤ法、スパッタ法、塗布法等を用いて形成することができる。
【００８９】
なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えば、アルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。有機材料またはシロキサン材料で形成することで、半導体膜やゲート電極等による段差を平坦化することができる。ただし、有機材料またはシロキサン材料を用いて形成された膜は水分を吸収、通過しやすいので、無機材料を用いた膜を半導体膜、ゲート絶縁膜、ゲート電極等と有機材料またはシロキサン材料を用いて形成された膜の間に形成するのが好ましい。特に、窒化珪素、窒化酸化珪素等を有する膜は、水分に対するブロッキング効果が高いので好ましい。
【００９０】
第１の導電膜１１１は第１の半導体層１０１の不純物領域１０８ａ、１０８ｂに電気的に接続させ、第２の導電膜１１２は第２の半導体層１０２の不純物領域１０９ａに電気的に接続させ、第３の導電膜１１３は第２の半導体層１０２の不純物領域１０９ｂに電気的に接続させるように設ける。具体的には、第１の絶縁膜１０３、第２の絶縁膜１０５および第３の絶縁膜１０７をエッチングして開口部を形成し、当該開口部を介して導電膜と半導体層を電気的に接続させる。
【００９１】
第１の導電膜１１１〜第３の導電膜１１３は、ＣＶＤ法やスパッタ法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくはこれらの元素を主成分とする化合物材料を用いて形成することができる。第１の導電膜１１１〜第３の導電膜１１３は、同一の材料で同一の工程で形成しても、分けて形成してもよい。
【００９２】
また、本実施の形態では、Ｆ−Ｎトンネル電流を用いた書き込み、消去を想定して、第１の半導体層１０１に開口部を介して接触させる導電膜と書き換え線として機能する導電膜を第１の導電膜１１１で形成する場合を示したが、別々の配線となる導電膜を設けてもよい。
【００９３】
以上の工程で、メモリトランジスタを具備する不揮発性半導体記憶装置を作製することができる。
【００９４】
なお、本実施の形態で示したメモリトランジスタの構造は一例であり、各種公知の構造を適用することができるのは言うまでもない。例えば、半導体層に複数のＬＤＤ領域を形成してもよいし、コントロールゲートの側面にサイドウォールを形成してもよい。また、マルチゲート構造（直列に接続された少なくとも２つ以上のチャネル形成領域を含んだ半導体膜と、それぞれのチャネル形成領域に電界を印加する少なくとも２つ以上のゲート電極とを有する構造）や、デュアルゲート構造（半導体層の上下をゲート電極で挟む構造）を適用することもできる。
【００９５】
本実施の形態で示した不揮発性メモリでは、書き込み動作及び消去動作用の半導体層と、読み出し動作用の半導体層に分けて設けることで、書き込み動作や消去動作時を繰り返し行った場合であっても、読み出し不良を抑制することができる。
【００９６】
なお、本実施の形態で示したメモリトランジスタは、本明細書の他の実施の形態で示す形態と組み合わせて実施することができる。
【００９７】
（実施の形態３）
本実施の形態では、上記実施の形態で示した不揮発性半導体記憶装置を具備する非接触でデータの入出力が可能である半導体装置の適用例に関して図面を参照して説明する。非接触でデータの入出力が可能である半導体装置は利用の形態によっては、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ、ＲＦタグ、無線タグ、電子タグまたは無線チップともよばれる。
【００９８】
半導体装置８００は、非接触でデータを交信する機能を有し、高周波回路８１０、電源回路８２０、リセット回路８３０、クロック発生回路８４０、データ復調回路８５０、データ変調回路８６０、他の回路の制御を行う制御回路８７０、記憶回路８８０およびアンテナ８９０を有している（図８（Ａ））。高周波回路８１０はアンテナ８９０より信号を受信して、データ変調回路８６０より受信した信号をアンテナ８９０から出力する回路であり、電源回路８２０は受信信号から電源電位を生成する回路であり、リセット回路８３０はリセット信号を生成する回路であり、クロック発生回路８４０はアンテナ８９０から入力された受信信号を基に各種クロック信号を生成する回路であり、データ復調回路８５０は受信信号を復調して制御回路８７０に出力する回路であり、データ変調回路８６０は制御回路８７０から受信した信号を変調する回路である。また、制御回路８７０としては、例えばコード抽出回路９１０、コード判定回路９２０、ＣＲＣ判定回路９３０および出力ユニット回路９４０が設けられている。なお、コード抽出回路９１０は制御回路８７０に送られてきた命令に含まれる複数のコードをそれぞれ抽出する回路であり、コード判定回路９２０は抽出されたコードとリファレンスに相当するコードとを比較して命令の内容を判定する回路であり、ＣＲＣ判定回路９３０は判定されたコードに基づいて送信エラー等の有無を検出する回路である。
【００９９】
次に、上述した半導体装置の動作の一例について説明する。まず、アンテナ８９０により無線信号が受信される。無線信号は高周波回路８１０を介して電源回路８２０に送られ、高電源電位（以下、ＶＤＤと記す）が生成される。ＶＤＤは半導体装置８００が有する各回路に供給される。また、高周波回路８１０を介してデータ復調回路８５０に送られた信号は復調される（以下、復調信号）。さらに、高周波回路８１０を介してリセット回路８３０およびクロック発生回路８４０を通った信号及び復調信号は制御回路８７０に送られる。制御回路８７０に送られた信号は、コード抽出回路９１０、コード判定回路９２０およびＣＲＣ判定回路９３０等によって解析される。そして、解析された信号にしたがって、記憶回路８８０内に記憶されている半導体装置の情報が出力される。出力された半導体装置の情報は出力ユニット回路９４０を通って符号化される。さらに、符号化された半導体装置８００の情報はデータ変調回路８６０を通って、アンテナ８９０により送信される。なお、半導体装置８００を構成する複数の回路においては、低電源電位（以下、ＶＳＳ）は共通であり、ＶＳＳはＧＮＤとすることができる。なお、半導体装置８００において、上記実施の形態で示した不揮発性半導体記憶装置を記憶回路８８０に適用することができる。
【０１００】
このように、リーダ／ライタから半導体装置８００に信号を送り、当該半導体装置８００から送られてきた信号をリーダ／ライタで受信することによって、半導体装置のデータを読み取ることが可能となる。
【０１０１】
また、半導体装置８００は、各回路への電源電圧の供給を電源（バッテリー）を搭載せず電磁波により行うタイプとしてもよいし、電源（バッテリー）を搭載して電源又は電磁波と電源により各回路に電源電圧を供給するタイプとしてもよい。
【０１０２】
次に、非接触でデータの入出力が可能な半導体装置の使用形態の一例について説明する。表示部３２１０を含む携帯端末の側面には、リーダ／ライタ３２００が設けられ、品物３２２０の側面には半導体装置３２３０が設けられる（図８（Ｂ））。品物３２２０が含む半導体装置３２３０にリーダ／ライタ３２００をかざすと、表示部３２１０に品物の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する情報が表示される。また、商品３２６０をベルトコンベアにより搬送する際に、リーダ／ライタ３２４０と、商品３２６０に設けられた半導体装置３２５０を用いて、該商品３２６０の検品を行うことができる（図８（Ｃ））。このように、システムに半導体装置を活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する。
【０１０３】
また、上記実施の形態で示した不揮発性半導体記憶装置は、メモリを具備したあらゆる分野の電子機器に用いることが可能である。例えば、上記実施の形態で示した不揮発性半導体記憶装置を適用した電子機器として、ビデオカメラ、デジタルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌ  ｖｅｒｓａｔｉｌｅ  ｄｉｓｃ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら電子機器の具体例を図９に示す。
【０１０４】
図９（Ａ）、（Ｂ）は、デジタルカメラを示している。図９（Ｂ）は、図９（Ａ）の裏側を示す図である。このデジタルカメラは、筐体２１１１、表示部２１１２、レンズ２１１３、操作キー２１１４、シャッター２１１５などを有する。また、取り出し可能な不揮発性のメモリ２１１６を備えており、当該デジタルカメラで撮影したデータをメモリ２１１６に記憶させておく構成となっている。上記実施の形態で示した不揮発性半導体記憶装置は当該メモリ２１１６に適用することができる。
【０１０５】
また、図９（Ｃ）は、携帯電話を示しており、携帯端末の１つの代表例である。この携帯電話は筐体２１２１、表示部２１２２、操作キー２１２３などを含む。また、携帯電話は、取り出し可能な不揮発性のメモリ２１２５を備えており、当該携帯電話の電話番号等のデータ、映像、音楽データ等をメモリ２１２５に記憶させ再生することができる。上記実施の形態で示した不揮発性半導体記憶装置は当該メモリ２１２５に適用することができる。
【０１０６】
また、図９（Ｄ）は、デジタルプレーヤーを示しており、オーディオ装置の１つの代表例である。図９（Ｄ）に示すデジタルプレーヤーは、本体２１３０、表示部２１３１、メモリ部２１３２、操作部２１３３、イヤホン２１３４等を含んでいる。なお、イヤホン２１３４の代わりにヘッドホンや無線式イヤホンを用いることができる。メモリ部２１３２は、上記実施の形態で示した不揮発性半導体記憶装置を用いることができる。例えば、記録容量が２０〜２００ギガバイト（ＧＢ）のＮＡＮＤ型不揮発性メモリを用いることができる。また、操作部２１３３を操作することにより、映像や音声（音楽）を記録、再生することができる。なお、表示部２１３１は黒色の背景に白色の文字を表示することで消費電力を抑えられる。これは携帯型のオーディオ装置において特に有効である。なお、メモリ部２１３２に設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。
【０１０７】
また、図９（Ｅ）は、電子ブック（電子ペーパーともいう）を示している。この電子ブックは、本体２１４１、表示部２１４２、操作キー２１４３、メモリ部２１４４を含んでいる。またモデムが本体２１４１に内蔵されていてもよいし、無線で情報を送受信できる構成としてもよい。メモリ部２１４４は、上記実施の形態で示した不揮発性半導体記憶装置を用いることができる。例えば、記録容量が２０〜２００ギガバイト（ＧＢ）のＮＡＮＤ型不揮発性メモリを用いることができる。また、操作キー２１４３を操作することにより、映像や音声（音楽）を記録、再生することができる。なお、メモリ部２１４４に設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。
【０１０８】
以上の様に、上記実施の形態で示した不揮発性半導体記憶装置の適用範囲は極めて広く、メモリを有するものであればあらゆる分野の電子機器に用いることが可能である。
【実施例１】
【０１０９】
本実施例では、上記実施の形態で示した不揮発性半導体記憶装置の書き換えによる特性に関して説明する。
【０１１０】
まず、本実施例で示す不揮発性半導体記憶装置として、基板１００上に２つの半導体層を具備するメモリトランジスタ上記図１、図２で示す構造を作製した。
【０１１１】
具体的には、基板１００としてガラス基板を用い、当該ガラス基板上に、ＣＶＤ法により、厚さ５０ｎｍの窒化酸化珪素（ＳｉＮｘＯｙ、ｘ＞ｙ＞０）および厚さ１００ｎｍの酸化窒化珪素（ＳｉＯｘＮｙ、ｘ＞ｙ＞０）を順に成膜した。
【０１１２】
島状の第１の半導体層１０１、第２の半導体層１０２は、多結晶シリコン膜から形成した。多結晶シリコン膜は次のように形成した。まず、ＣＶＤ法により、モノシランを原料に厚さ６６ｎｍの非晶質シリコン膜を形成した。次いで、５００℃１時間、および５５０℃４時間の加熱処理を行い、非晶質シリコン膜の水素を放出させた。そして、ＹＶＯ４レーザ発振器の第２高調波（波長５３２ｎｍ）のビームを照射して、非晶質シリコン膜を結晶化して、多結晶シリコン膜を形成した。ＹＶＯ４レーザ発振器は、半導体レーザ（ＬＤ）励起の連続発振レーザ発振器を用いた。そして、エッチング処理により、この多結晶シリコン膜を所望の形状に加工して、第１の半導体層１０１、第２の半導体層１０２を形成した（図３（Ａ）、図４（Ａ）参照）。
【０１１３】
そして、第１の絶縁膜１０３を形成するために、まず、第１の半導体層１０１、第２の半導体層１０２に高密度プラズマ酸化処理を行った。次いで、プラズマＣＶＤ装置で、モノシラン（ＳｉＨ４）ガスと亜酸化窒素（Ｎ２Ｏ）ガスを原料に、厚さ９ｎｍの酸化窒化珪素膜を形成した。原料ガスのガス質量流量比はＳｉＨ４：Ｎ２Ｏ＝１：８００とした。また、プラズマ励起の条件は、高周波電力１５０Ｗ（周波数６０ＭＨｚ）、成膜温度（基板温度）４００℃、処理室内圧力４０Ｐａ、電極間隔２８ｍｍとした。酸化窒化珪素膜の形成後、再度、高密度プラズマ酸化処理を行った。以上の工程により、第１の絶縁膜１０３を形成した。次に、スパッタ装置で３０ｎｍの膜厚のタングステン膜を絶縁膜１０３上に形成した。エッチング処理により、このタングステン膜を所定の形状に加工し、フローティングゲート１０４となる導電膜を形成した。次に、プラズマドーピング装置により、第１の半導体層１０１、第２の半導体層１０２にリン（Ｐ）を添加して、不純物領域１２１、１２２を形成した。ソースガスには水素で希釈したＰＨ３を用いた（図３（Ｂ）、図３（Ｃ）、図４参照）。
【０１１４】
次に、フローティングゲート１０４を覆って、第２の絶縁膜１０５を形成した。ここでは、プラズマＣＶＤ装置で、厚さ５０ｎｍの酸化窒化珪素膜を形成した。第２の絶縁膜１０５上に、スパッタ装置で、厚さ３０ｎｍの窒化タンタルおよび厚さ３７０ｎｍのタングステン膜の積層膜を形成した。この積層膜をエッチングして、コントロールゲート１０６を形成した。次いで、コントロールゲート１０６をマスクに、プラズマドーピング装置により第１の半導体層１０１および第２の半導体層１０２にリンを添加した。ソースガスには水素で希釈したＰＨ３を用いた。この工程で、第１の半導体層１０１、第２の半導体層１０２に不純物領域１０８ａ、１０８ｂおよび１０９ａ、１０９ｂを形成した（図３（Ｄ）、図３（Ｅ）、図４（Ｃ）参照）。
【０１１５】
次に、コントロールゲート１０６を覆って、第３の絶縁膜１０７として厚さ５０ｎｍの酸化珪素膜、厚さ１００ｎｍの酸化窒化珪素膜と、厚さ６００ｎｍの酸化珪素膜の積層膜を形成した。酸化珪素膜を形成した後、窒素雰囲気で５５０℃の加熱処理を行い、不純物領域１０８ａ、１０８ｂ、１０９ａ、１０９ｂ、１２１、１２２に添加したリンを活性化した。次いで、絶縁膜１０３、１０５、１０７の積層膜を開口し、スパッタ装置で、厚さ６０ｎｍのチタン膜、厚さ４０ｎｍの窒化チタン膜、厚さ５００ｎｍの純アルミニウム膜、および厚さ１００ｎｍのチタン膜でなる積層構造の導電膜を形成した。エッチング処理により、この積層膜を所望の形状に加工し、導電膜１１１〜１１３を形成した。以上の工程により、本実施例のメモリセルを作製した（図３（Ｆ）、図４（Ｄ）参照）。
【０１１６】
また、比較の従来例として、上記図５、図６に示すように、基板１００上に一つの半導体層を具備するメモリトランジスタを形成した。なお、フローティングゲート１０４、コントロールゲート１０６、第１の絶縁膜１０３、第２の絶縁膜１０５等の材料や膜厚は同一になるように形成した。
【０１１７】
次に、図１、図２に示す構造において、書き込みではコントロールゲート１０６に＋６．０Ｖ、第１の導電膜１１１に−６．０Ｖ、第２の導電膜１１２に＋６．０Ｖ、第３の導電膜１１３に＋６．０Ｖ、消去ではコントロールゲート１０６に−７．０Ｖ、第１の導電膜１１１に＋７．０Ｖ、第２の導電膜１１２に−７．０Ｖ、第３の導電膜１１３に−７．０Ｖ印加して、第１の半導体層１０１とフローティングゲート１０４間にＦ−Ｎトンネル電流を発生させて、書き込み、消去を行った。
【０１１８】
一方、図５、図６に示す構造（比較例）において、書き込みではコントロールゲート１０６に＋７．０Ｖ、第２の導電膜１１２に−７．０Ｖ、第３の導電膜１１３に−７．０Ｖ、消去ではコントロールゲート１０６に−８．３Ｖ、第２の導電膜１１２に＋８．３Ｖ、第３の導電膜１１３に＋８．３Ｖ印加して、半導体層１３１とフローティングゲート１０４間にＦ−Ｎトンネル電流を発生させて、書き込み、消去を行った。
【０１１９】
なお、読み出しは、第１の導電膜１１１に０Ｖ、第２の導電膜１１２に０Ｖ、第３の導電膜１１３に１Ｖ印加して行った。
【０１２０】
図１０に上述の本実施例のメモリ素子と、比較例のメモリ素子における、書き込み・消去回数に対するメモリトランジスタにおける相互コンダクタンス（ｇｍ）の変化を示す。
【０１２１】
図１０に示すように、比較例の構成（図５、図６）では、書き込み、消去を繰り返すことで、１×１０３回程度より相互コンダクタンス（ｇｍ）が低下していく。一方、本実施例の構成（図１、図２）では書き込み、消去を繰り返しても相互コンダクタンス（ｇｍ）が低下せず、維持している。したがって、図１、図２に示す構成を適用することにより、書き込み、消去を繰り返し行った場合であっても、相互コンダクタンス（ｇｍ）の低下を抑制し、記録データの読み出し不良を抑制することが可能である。
【符号の説明】
【０１２２】
１００    基板
１０１    半導体層
１０２    半導体層
１０３    絶縁膜
１０４    フローティングゲート
１０５    絶縁膜
１０６    コントロールゲート
１０７    絶縁膜
１１１    導電膜
１１２    導電膜
１１３    導電膜
１２０    メモリトランジスタ
１２１    不純物領域
１２２    不純物領域
１３０    メモリトランジスタ
１３１    半導体層
１４１    端部
６００    基板
６０１    半導体層
６０２    絶縁膜
６０３    フローティングゲート
６０４    絶縁膜
６０５    コントロールゲート
６０６    不純物領域
６０７    不純物領域
８００    半導体装置
８１０    高周波回路
８２０    電源回路
８３０    リセット回路
８４０    クロック発生回路
８５０    データ復調回路
８６０    データ変調回路
８７０    制御回路
８８０    記憶回路
８９０    アンテナ
９１０    コード抽出回路
９２０    コード判定回路
９３０    ＣＲＣ判定回路
９４０    出力ユニット回路
１０８ａ    不純物領域
１０９ａ    不純物領域
１０９ｂ    不純物領域
２１１１    筐体
２１１２    表示部
２１１３    レンズ
２１１４    操作キー
２１１５    シャッター
２１１６    メモリ
２１２１    筐体
２１２２    表示部
２１２３    操作キー
２１２５    メモリ
２１３０    本体
２１３１    表示部
２１３２    メモリ部
２１３３    操作部
２１３４    イヤホン
２１４１    本体
２１４２    表示部
２１４３    操作キー
２１４４    メモリ部
３２００    リーダ／ライタ
３２１０    表示部
３２２０    品物
３２３０    半導体装置
３２４０    リーダ／ライタ
３２５０    半導体装置
３２６０    商品
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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