(57)【特許請求の範囲】
【請求項１】
半導体材料からなる基板（１）に、内蔵された絶縁層（２）と、絶縁層（２）に配置された導電材料からなる接続パッド（７）とを形成し、
前記接続パッド（７）の上部に、基板（１）の上面から絶縁層（２）に至る開口部（９）を形成し、
誘電体層（１０）を成膜し、
誘電体層（１０）及び絶縁層（２）を、接続パッド（７）の上面が露出する程度に、開口部（９）内から除去し、
接続パッド（７）と接触する金属膜（１１）を成膜し、
そして、
ビアコンタクトを、開口部（９）の反対に位置する側の基板（１）の裏面から接続パッド（７）に至るまで形成して半導体を製造する方法であって、
基板（１）の上面は、エッチングによって開口部（９）を形成する前は、金属間誘電体（４）及び配線の金属層（５）を備え、金属間誘電体（４）の上面は、ライナ６で覆われ、ライナ（６）が誘電体層（１０）の部分除去のためのエッチング停止層として機能するようにライナ（６）の材料が選択されることを特徴とする、半導体素子の製造方法。
【請求項２】
前記開口部（９）を、異方性エッチングによって垂直側壁を有するように形成することを特徴とする、請求項１に記載の方法。
【請求項３】
開口部（９）の外側の金属膜（１１）を除去するとともに、
頂部金属（１２）を、金属膜（１１）の上縁に接触するように成膜することを特徴とする、請求項１あるいは２に記載の方法。
【請求項４】
前記金属膜（１１）を、まず表面全体に形成し、次いで、開口部（９）の底部及び側壁におけるエッチング率よりも上面におけるエッチング率の方が高くなるようにエッチバックして、金属膜（１１）の一部分が開口部（９）の底部に残るようにすることを特徴とする、請求項１から３のいずれかに記載の方法。
【請求項５】
基板（１）を、第１半導体本体が、その上面に絶縁体層（２）を備えるようにして製造し、
第２半導体本体を前記絶縁層（２）上に載置し、
前記半導体本体の接続に先立ち、接続パッド（７）を、前記絶縁層（２）の上あるいは、前記絶縁層（２）に接続される第２半導体本体の上部に成膜することを特徴とする、請求項１から４のいずれかに記載の方法。
【請求項６】
保護膜（１３）を、前記金属膜（１１）上に形成することを特徴とする、請求項１から５のいずれかに記載の方法。
【請求項７】
前記保護膜（１３）は、異なる材料からなる少なくとも２つの層から形成されることを特徴とする、請求項６に記載の方法。
【請求項８】
前記保護膜（１３）を、最初に酸化物層を成膜し、次に窒化物層を前記酸化物層の上に成膜して形成することを特徴とする、請求項６に記載の方法。
【請求項９】
焼き戻し処理を、保護膜（１３）が成膜される前にのみ行うことを特徴とする、請求項６から８のいずれかに記載の方法。
【請求項１０】
焼き戻し処理を、保護膜（１３）の最後の層が成膜される前にのみ行うことを特徴とする、請求項７または８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板を貫通するビアコンタクトの製造に関する。半導体素子を垂直に積層するのに、半導体基板の上面と下面との間を導電接続することが行われる。
【背景技術】
【０００２】
複数の半導体素子を相互に接続するには、半導体チップを横に並べてワイヤで導電接続することも可能であるが、半導体チップを上下に積み重ね、それぞれの上面及び下面に設けられた電気接続コンタクトを介して相互接続することも可能である。半導体チップを積み重ねた場合、基板を貫通して各チップの上面から下面まで導電接続される必要がある。このためには、通常、エッチングによって基板に孔を開け、これらの孔に導電性材料、主として金属を注入する。この導電性材料による導電が基板の裏面に達しないようにして行われる場合には、前記孔（コンタクトホール）に充填された導電性材料が露出するまで基板を裏面側から研磨して薄くすることにより、ビアコンタクトが形成される。基板の表面には金属配線としての金属層を成膜し所定の接続部として構成することができる。前記チップを積み重ねるとき、それぞれの接続コンタクト面は上下に合わさるように配置され、例えばハンダで離れないように導電接続される（非特許文献１参照）。
【０００３】
通常の手法では、直径が１０mmから５０mmのビアコンタクトが形成され、この場合、コンタクトホールに、銅（非特許文献２参照）、あるいは多結晶シリコン（非特許文献３および４参照）が充填され、もしくは、コンタクトホールが有機材料で覆われる（非特許文献５参照）。
【０００４】
半導体ウエハに大きなビアコンタクトを形成する場合には、例えばＫＯＨを用いてウエハをエッチングし、側壁が傾斜した大きな切欠きを形成する。切欠き内に積層された金属層はウエハの裏側面に露出していて、そこにコンタクトが設けられる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願公開第２００５／１５６３３０号明細書
【特許文献２】米国特許出願公開第２００５／０９００９６号明細書
【特許文献３】米国特許第６,３２３,５４６号明細書
【特許文献４】米国特許第６,４８３,１４７号明細書
【特許文献５】米国特許第６,１５９,８３３号明細書
【特許文献６】特開２００１−１１６７６８号公報
【特許文献７】米国特許第６,３５２,９２３号公報
【特許文献８】米国特許第６,２５２,３００号公報
【特許文献９】米国特許第６,１１０,８２５号公報
【特許文献１０】米国特許第５,５１１,４２８号公報
【特許文献１１】カナダ国特許第１０５７４１１号明細書
【非特許文献】
【０００６】
【非特許文献１】Semiconductor International (2007-6-1) J. Vardaman, “3-D Through-Silicon Vias Become a Reality”
【非特許文献２】Journal of Vacuum Science Technology, B24 [5] (2006) T. Rowbotham et al., “Back side exposure of variable size through silicon vias”
【非特許文献３】Journal of Micromechanical Systems, 11 [6] ( 2002) E. M. Chow et al., “Process compatible polysilicon-based electrical through-wafer interconnects in silicon substrates”
【非特許文献４】IEEE Translations on Electron Devices, 51 [11] (2004) J. H. Wu et al., “Through-Wafer Interconnect in Silicon for RFICs”
【非特許文献５】Journal of Micromechanics and Microengineering 16 S29-S34, (2006), N. Lietaer et al., “Development of cost-effective high-density through-wafer interconnects for 3-D Microsystems”
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、特に、概して厚さが１００mmを超えるような従来よりも厚いウエハにも適用可能な、半導体基板を貫通するビアコンタクトを低コストで製造するための、改良された方法及び構造を開示することにある。本発明に関連する製造方法は、標準ＣＭＯＳプロセスの加工工程において実施されるものである。
【課題を解決するための手段】
【０００８】
上記目的は、請求項１に記載する特徴を備えた、半導体素子を製造するための方法によって、もしくは請求項１２に記載する特徴を備えた上記半導体素子によって達成される。実施形態は従属請求項に明記する。
【０００９】
本発明によるビアコンタクトの場合、コンタクトホールの側壁及び底部のみが導電性材料で覆われている。好適な実施形態においては、誘電体層、金属膜および保護膜が成膜される。コンタクトホールのエッチング以外の加工工程は、標準ＣＭＯＳプロセスに従うものであり、例えば、標準的な厚さが約２５０mmの基板に標準的な直径が１００mmのビアコンタクトを形成することができる。
【図面の簡単な説明】
【００１０】
【図１】実施形態の方法を用いて形成された第１中間生成物の断面図である。
【図２】ビアコンタクトのための開口部をエッチングで形成した後の、図１に準ずる断面図である。
【図３】誘電体層が成膜された後の、図２に準ずる断面図である。
【図４】誘電体層が部分的にエッチバックされた後の、図３に準ずる断面図である。
【図５】金属膜が成膜された後の、図４に準ずる断面図である。
【図６】金属膜が部分的にエッチバックされた後の、図５に準ずる断面図である。
【図７】頂部金属が成膜された後の、図６に準ずる断面図である。
【図８】保護膜が成膜された後の、図７に準ずる断面図である。
【発明を実施するための形態】
【００１１】
次に、半導体素子の好適な実施形態について、好ましい製造方法を参照しながら説明する。
【００１２】
本実施形態においては、半導体素子はＣＭＯＳ回路を含むことを前提とする。ＣＭＯＳ回路は、ＳＯＩ基板構造を有する基板に内蔵されている。基板の半導体材料はシリコンであることが好ましい。ＣＭＯＳ部品は、ボディシリコン層と呼ばれる薄い単結晶シリコン層に設けられており、このシリコン層は絶縁層の上に配置される。ボディシリコン層の上面から基板の裏面まで達するビアコンタクトが形成される。
【００１３】
図１の断面図は、一実施形態の中間生成物を、配線を含むＣＭＯＳ回路と共に示している。配線は、金属間誘電体４によって互いに分離されている複数の金属層によって、通常の方法で構成される。異なる金属層の導電路間を電気的に接続するために、金属間誘電体をつなぐビアコンタクトが形成される。このことを、図１の概略図に示す。図示の実施形態では、配線の上面は、例えばＴｉ／ＴｉＮからなるライナ６で覆われている。好ましくは、ライナ６はＣＭＯＳ回路などの集積素子を備えた上面領域も覆っている。実際にはライナ６を省略してもよいのだが、ライナ６を使用する実施形態には、ライナ６をエッチング停止層として利用できるという利点がある。
【００１４】
基板１は、基板１を上面側半導体層３と、バルクと呼ばれる部分とに分ける絶縁層２を有する。シリコン基板の場合、半導体層３はボディシリコン層と呼ばれる。
【００１５】
本発明によれば、導電性材料、好ましくは金属、から成る接続パッド７が絶縁層２の内に配置される。図１に示すように、接続パッド７はビアコンタクトのための領域からはみ出ない程度に、横方向に限定されていてよい。あるいは、接続パッド７は延長され、例えば、絶縁層２付近または基板のバルク部分に配置された集積部品構成部と随意に電気的に接続されていてもよい。
【００１６】
このように、接続パッド７は、絶縁層２（別の実施形態として図１において破線で表す）内に配置された電気供給ライン１４を備えることができ、この絶縁層２は、例えば基板の底部（特にはバルクシリコン層）にある集積部品構成部に対する電気的接続を行う。接続パッド７によって、本発明による特に容易なビアコンタクトの製造が可能となる。
【００１７】
上記図示の配置は、例えば、周知のウエハボンディングによって形成することができる。ウエハボンディングを行う場合、半導体基板あるいはウエハを２つ使用する。一方の基板の上面に絶縁層２を載置し、次に、絶縁層２を他方の基板の上面に取り外し不能に設置する。このようにして、絶縁層２がその上面及び下面に配置された半導体材料に埋め込まれている、図１の断面図に示された層配列が形成される。この製造方法によれば、接続パッド７は接合される２つの面のうち一方の面に形成されるので、ウエハボンディングが完了すると図１に示すように完全に覆われてしまう。
【００１８】
マスク８は素子の表側に形成されている。このマスクは、例えば、比較的厚みのあるフォトレジスト・マスクである。マスク８を用いてエッチングすることにより、ライナ６から、金属層５間に配置された金属間誘電体４に至るまでの層部分に、開口部９が形成されている。
【００１９】
図２は、絶縁層２に至るまで半導体材料をエッチングした後の、さらなる中間生成物の断面図である。このエッチング工程は、RIE（リアクティブ・イオン・エッチング）によって、好ましくはDRIE（ディープ・リアクティブ・イオン・エッチング）によって行われる。この場合、絶縁層２はエッチング停止層として機能する。
【００２０】
開口部９は、このように図２の断面図に対応するように絶縁層２に到達するまで形成される。エッチングは基板の上面と直角に、つまり、大きく異方的に施すことができ、それによって、開口部９の側壁をできるだけ急斜面にし、開口部９の横への広がりをビアコンタクトのために必要な直径を超えないようにすることができる。
【００２１】
図３は、誘電体層１０が成膜された後の、さらなる中間生成物を示す、図２に準ずる断面図である。誘電体層１０がまず表面全体に成膜される。誘電体層１０は、例えば、半導体材料の酸化物、特に二酸化ケイ素であってよい。誘電体層１０を成膜するには、ＣＶＤ法（化学蒸着）、特に、ＳＡＣＶＤ（準常圧化学蒸着）法を用いるのが適切である。この方法は、それ自体が半導体技術の分野で周知である。
【００２２】
次いで、図４の断面図に示すように、誘電体層１０は、その上面部分、つまりライナ６と、そして開口部９の底部との部分が除去される。その結果、この時点で誘電体層１０は開口部９の側壁上にのみ存在することになる。
【００２３】
図３及び４は、絶縁層２及び誘電体層１０が共に酸化物から成っていてもよいことを示すため、これら２つの層の間の境界線を省略している。誘電体層１０を部分的に除去することは、例えばＲＩＥによって可能である。このため、誘電体層１０は、特に、ＣＭＯＳ回路が位置する素子部分の上面から除去される。
【００２４】
ライナ６、特にＴｉ／ＴｉＮからなるライナはここではエッチング停止層として使用される。同様に、半導体材料の酸化物が金属間誘電体４として使用されると都合がよい。異方性エッチングを行うことによって、水平面上の誘電体層１０は完全に除去される一方、開口部の側壁上の誘電体層１０は、絶縁に必要なだけの厚みを有する状態で残る。接続パッド７もエッチング停止層として使用される。
【００２５】
図５は、誘電体層１０の成膜と同様に、金属膜１１をまずは表面全体に成膜した後の、図４に準ずる別の断面図である。金属膜１１は、例えば等方的なＭＯＣＶＤ（有機金属化学気相成長）法によって形成可能であり、例えばタングステンよりなる。
【００２６】
最初に表面全体を覆っている金属膜１１は、マスクを使わずにエッチバックすることができる。このエッチバックは、上面でのエッチング率が開口部９の底部及び側壁におけるエッチング率よりも高くなるように行われる。
【００２７】
このように、ＣＭＯＳ回路の領域に金属膜１１を完全に除去しても、金属を開口部９の底部及び側壁に十分残すことができる。
【００２８】
図６は、金属膜が部分的にエッチバックされた後の、図５に準ずる断面図であり、この時点では金属膜が開口部９の底部及び側壁に部分的に残っているだけである。接続パッド７は開口部９の底部において誘電体層１０から露出しているので、金属膜１１と接続パッド７との間は電気的に接続される。
【００２９】
下記記載において頂部金属と呼ばれる上縁接続金属膜を成膜することにより、金属膜１１はその上縁が上縁接続金属膜に接触する。よって、金属膜１１には、導電路に通常使用される金属、例えばアルミニウムが適切である。
【００３０】
図７は、開口部９の縁を構成する上縁の上に、内縁部を有する頂部金属１２の層が成膜された後の、図６に準ずる断面図である。前記内縁部は図７に示すものより大きくても小さくてもよい。
【００３１】
このようにして、金属膜１１の残留部分と頂部金属１２との間の導電性接続部が確実に形成される。すなわち、頂部金属１２を成膜することによって、そのまま金属膜１１と頂部金属１２とは電気的に接続されることになる。ここで、頂部金属１２は、所定の接続部として構成される。
【００３２】
素子の上面は開口部９があるために平面ではないので、縁部分にも十分に均一なマスク層を形成するために、吹き付け塗装、特にナノスプレーとして知られる方法によって形成されるレジストマスクを使用することが好ましい。厚さの十分なレジストを成膜することにより、結果的に適切なマスク層の形成が可能となる。
【００３３】
図８は、保護膜１３を全面に成膜した後の、図７に準ずる断面図である。保護膜１３は図示された実施形態においてはかなり薄く、開口部９を埋め尽くしてはいない。保護膜１３は単層あるいは複層であって、例えば、酸化物層（特に酸化ケイ素層）とその上の窒化物層（特に窒化ケイ素層）とによって形成することができる。保護膜１３は、標準ＰＥＣＶＤ（プラズマＣＶＤ）法あるいはＳＡＣＶＤ（準常圧ＣＶＤ）法によって成膜してもよい。複層保護膜１３は一部分をＰＥＣＶＤ法、また別の部分をＳＡＣＶＤ法によって成膜することも可能である。また、保護膜１３はレジストマスクを用いて形成することもできる。
【００３４】
複層保護膜１３を含む実施形態に関しては、全工程の進行において、焼き戻し処理を行う際に重要な当該材料の特性、例えば熱膨張係数、が考慮されなければならない。そうしないと、主に開口部９の側壁部分の金属膜１１を覆う部分において、保護膜１３がひび割れたり、あるいは下地から剥離したりしてしまう。このような事態は、例えば、集積部品構成部の領域にあるシリコンのいわゆる未結合手（ダングリングボンド、dangling bond）を飽和させるため、形成ガス発生雰囲気の下で（例えば、水素及び窒素の混合ガスの下で）素子を通常４００℃から５００℃まで加熱する焼き戻し処理（形成ガス処理（forming gas alloy）と呼ばれている）が行われる際に、回避することが必須である。
【００３５】
このような実施形態に関しては、保護膜を成膜する前に、あるいは、少なくとも、保護膜１３の層の上に異なる材料からなる別の層を成膜する前には、焼き戻し処理を既に終えていることが好ましい。つまり上述の例では、酸化物層の上に窒化物層を成膜する前に、あるいは、別の層を異なる方法によって（例えば、ＰＥＣＶＤ法の代わりにＳＡＣＶＤ法を用いて）成膜する前に、焼き戻し処理を既に終えていることが好ましい。
これらの成膜の、従って、異なる熱特性の層を有する実施形態においては、焼き戻し処理は保護膜１３を成膜する前、あるいは完全に成膜し終える前に行われるのが好ましい。よって、いずれの場合も、焼き戻し処理は、保護膜１３の最後の層が形成される前に行われる。
【００３６】
図８の断面図に示した構造に続いて、接続パッド７の領域にその裏面から凹部を形成し、よって接続パッド７の裏面を露出させるという簡単な方法でビアコンタクトを完成させることができる。この場合、頂部金属１２と基板１の裏面との間に連続してこれらを導電接続する、さらなる金属膜を成膜することができる。従来技術がビアコンタクトの表面および裏面の両方の金属接触の形成にマスクを必要とすることを鑑みれば、上記方法は従来技術よりも格段に容易である。
【００３７】
標準ＣＭＯＳプロセスと比較すると、上記方法では、開口部９を形成するためのエッチング工程を除けば、マスクを追加する必要がない。従って、特に基板を貫通するビアコンタクトを備えたＣＭＯＳ部品を製造する場合には当該方法が適している。本発明の部品の構造は、内蔵された接続パッド７によって特徴づけられるだけではなく、開口部９の内部全体に充填される代わりに、その側壁においてのみ存在するビアコンタクトの導電接続によっても特徴づけられる。この構造は、上記目的のために使用される開口部の側壁が比較的非常に大きな表面積を有するためにビアコンタクトのオーム抵抗が殊に低く、また、保護膜１３を標準ＰＥＣＶＤプロセス及び随意的にＳＡＣＶＤプロセスによって成膜できる、という特有の効果を発揮する。
【符号の説明】
【００３８】
１      基板
２      絶縁層
３      半導体層
４      金属間誘電体
５      金属層
６      ライナ
７      接続パッド
８      マスク
９      開口部
１０    誘電体層
１１    金属膜
１２    頂部金属
１３    保護膜
【図１】
0005497756.tif 000002
【図２】
0005497756.tif 000003
【図３】
0005497756.tif 000004
【図４】
0005497756.tif 000005
【図５】
0005497756.tif 000006
【図６】
0005497756.tif 000007
【図７】
0005497756.tif 000008
【図８】
0005497756.tif 000009