(57)【特許請求の範囲】
【請求項１】
回路基板と、
前記回路基板上に実装され、かつ、該回路基板の主面に平行な方向に磁束を発生する第１の非可逆回路素子及び第２の非可逆回路素子であって、外部に磁束が漏れることを抑制するヨークを有していない第１の非可逆回路素子及び第２の非可逆回路素子と、
前記第１の非可逆回路素子と前記第２の非可逆回路素子との間に配置されているインダクタと、
を備え、
前記第１の非可逆回路素子と前記第２の非可逆回路素子とは、互いの磁気結合を抑制するように配置されており、
前記インダクタと前記第１の非可逆回路素子及び前記第２の非可逆回路素子とは、互いの磁気結合を抑制するように配置されていること、
を特徴とする回路モジュール。
【請求項２】
回路基板と、
前記回路基板上に実装され、かつ、該回路基板の主面に平行な方向に磁束を発生する第１の非可逆回路素子及び第２の非可逆回路素子であって、外部に磁束が漏れることを抑制するヨークを有していない第１の非可逆回路素子及び第２の非可逆回路素子と、
前記回路基板上において前記第１の非可逆回路素子と前記第２の非可逆回路素子との間に配置され、該第１の非可逆回路素子及び該第２の非可逆回路素子に磁束が侵入することを妨げる磁性体と、
を備え、
前記第１の非可逆回路素子と前記第２の非可逆回路素子とは、互いの磁気結合を抑制するように配置されていること、
を特徴とする回路モジュール。
【請求項３】
回路基板と、
前記回路基板上に実装され、かつ、該回路基板の主面に平行な方向に磁束を発生する第１の非可逆回路素子及び第２の非可逆回路素子であって、外部に磁束が漏れることを抑制するヨークを有していない第１の非可逆回路素子及び第２の非可逆回路素子と、
前記第１の非可逆回路素子又は前記第２の非可逆回路素子の少なくともいずれか一方の入力端子に接続されているカプラと、
前記カプラの入力端子に接続されている増幅器と
前記増幅器の入力端子に接続されている表面波フィルタと、
を備え、
前記第１の非可逆回路素子と前記第２の非可逆回路素子とは、互いの磁気結合を抑制するように配置されていること、
を特徴とする回路モジュール。
【請求項４】
前記第１の非可逆回路素子及び前記第２の非可逆回路素子は、該第１の非可逆回路素子を貫く磁束と該第２の非可逆回路素子を貫く磁束とが同じ方向を向いた状態で、該磁束の方向又は該磁束の方向と略直交する方向に並ぶように配置されていないこと、
を特徴とする請求項１ないし請求項３のいずれかに記載の回路モジュール。
【請求項５】
前記第１の非可逆回路素子及び前記第２の非可逆回路素子は、該第１の非可逆回路素子を貫く磁束と該第２の非可逆回路素子を貫く磁束とが反対方向を向いた状態で、該磁束の方向と略直交する方向に並んでいること、
を特徴とする請求項４に記載の回路モジュール。
【請求項６】
前記第１の非可逆回路素子及び前記第２の非可逆回路素子は、該第１の非可逆回路素子を貫く磁束と該第２の非可逆回路素子を貫く磁束とが同じ方向を向いた状態で、該磁束の方向に対して斜めに並んでいること、
を特徴とする請求項４に記載の回路モジュール。
【請求項７】
前記第１の非可逆回路素子及び前記第２の非可逆回路素子は、該第１の非可逆回路素子を貫く磁束と該第２の非可逆回路素子を貫く磁束とが略直交するように配置されていること、
を特徴とする請求項４に記載の回路モジュール。
【請求項８】
前記第１の非可逆回路素子及び前記第２の非可逆回路素子は、該第２の非可逆回路素子を貫く磁束が該第１の非可逆回路素子を貫くように配置されていること、
を特徴とする請求項７に記載の回路モジュール。
【請求項９】
前記回路基板には、凹部が設けられており、
前記第１の非可逆回路素子及び前記第２の非可逆回路素子は、前記凹部内に設けられていること、
を特徴とする請求項１ないし請求項８のいずれかに記載の回路モジュール。
【請求項１０】
回路基板と、
前記回路基板上に実装され、かつ、該回路基板の主面に平行な方向に磁束を発生する第１の非可逆回路素子及び第２の非可逆回路素子であって、外部に磁束が漏れることを抑制するヨークを有していない第１の非可逆回路素子及び第２の非可逆回路素子と、
前記第１の非可逆回路素子及び前記第２の非可逆回路素子に磁束が侵入することを妨げる磁性体と、
を備え、
前記回路基板には、前記第１の非可逆回路素子及び前記第２の非可逆回路素子のそれぞれが設けられている第１の凹部及び第２の凹部が設けられており、
前記磁性体は、前記第１の凹部の側面であって、前記第１の非可逆回路素子と前記第２の非可逆回路素子との間に位置する側面に設けられていること、
を特徴とする回路モジュール。
【請求項１１】
前記第１の非可逆回路素子と前記第２の非可逆回路素子とは、異なる周波数特性を有していること、
を特徴とする請求項１ないし請求項１０のいずれかに記載の回路モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路モジュールに関し、より特定的には、複数の非可逆回路素子が設けられている回路モジュールに関する。
【背景技術】
【０００２】
従来の非可逆回路素子としては、例えば、特許文献１に記載の非可逆回路素子が知られている。該非可逆回路素子は、一対の対向する主面を有するフェライトと、複数の中心電極と、フェライトの主面に対向する主面を有する永久磁石と、回路基板と、を備えている。複数の中心電極は、永久磁石の主面に互いに絶縁されて交差した状態で導体膜によって形成され、かつ、フェライトの主面に直交する端面に形成した中継用電極を介して電気的に接続されている。更に、フェライト及び永久磁石は、共に回路基板上にそれぞれの主面が回路基板の表面と直交する方向に配置されている。以上のような非可逆回路素子は、例えば、通信装置等に用いられる。【０００３】
ところで、近年、通信装置の小型化の要求に伴い、非可逆回路素子の小型化の要求が高まっている。そこで、特許文献１に記載の非可逆回路素子において、磁束が外部に漏れることを抑制するためのヨークを取り除くことが提案されている。【０００４】
しかしながら、非可逆回路素子からヨークが取り除かれた場合には、非可逆回路素子の周囲に磁束が漏れてしまう。通信装置には複数の非可逆回路素子が搭載されるため、磁束の漏れが発生すると、非可逆回路素子同士が磁気結合してしまう。その結果、非可逆回路素子の特性が変動してしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−３１１４５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
そこで、本発明の目的は、ヨークを有していない複数の非可逆回路素子が実装された回路モジュールにおいて、非可逆回路素子同士に磁気結合が発生することを抑制することである。
【課題を解決するための手段】
【０００７】
本発明の第１の形態に係る回路モジュールは、回路基板と、前記回路基板上に実装され、かつ、該回路基板の主面に平行な方向に磁束を発生する第１の非可逆回路素子及び第２の非可逆回路素子であって、外部に磁束が漏れることを抑制するヨークを有していない第１の非可逆回路素子及び第２の非可逆回路素子と、前記第１の非可逆回路素子と前記第２の非可逆回路素子との間に配置されているインダクタと、を備え、前記第１の非可逆回路素子と前記第２の非可逆回路素子とは、互いの磁気結合を抑制するように配置されており、前記インダクタと前記第１の非可逆回路素子及び前記第２の非可逆回路素子とは、互いの磁気結合を抑制するように配置されていること、を特徴とする。
本発明の第２の形態に係る回路モジュールは、回路基板と、前記回路基板上に実装され、かつ、該回路基板の主面に平行な方向に磁束を発生する第１の非可逆回路素子及び第２の非可逆回路素子であって、外部に磁束が漏れることを抑制するヨークを有していない第１の非可逆回路素子及び第２の非可逆回路素子と、前記回路基板上において前記第１の非可逆回路素子と前記第２の非可逆回路素子との間に配置され、該第１の非可逆回路素子及び該第２の非可逆回路素子に磁束が侵入することを妨げる磁性体と、を備え、前記第１の非可逆回路素子と前記第２の非可逆回路素子とは、互いの磁気結合を抑制するように配置されていること、を特徴とする。
本発明の第３の形態に係る回路モジュールは、回路基板と、前記回路基板上に実装され、かつ、該回路基板の主面に平行な方向に磁束を発生する第１の非可逆回路素子及び第２の非可逆回路素子であって、外部に磁束が漏れることを抑制するヨークを有していない第１の非可逆回路素子及び第２の非可逆回路素子と、前記第１の非可逆回路素子又は前記第２の非可逆回路素子の少なくともいずれか一方の入力端子に接続されているカプラと、前記カプラの入力端子に接続されている増幅器と、前記増幅器の入力端子に接続されている表面波フィルタと、を備え、前記第１の非可逆回路素子と前記第２の非可逆回路素子とは、互いの磁気結合を抑制するように配置されていること、を特徴とする。
【０００８】
本願発明の第４の形態に係る回路モジュールは、回路基板と、前記回路基板上に実装され、かつ、該回路基板の主面に平行な方向に磁束を発生する第１の非可逆回路素子及び第２の非可逆回路素子であって、外部に磁束が漏れることを抑制するヨークを有していない第１の非可逆回路素子及び第２の非可逆回路素子と、前記第１の非可逆回路素子及び前記第２の非可逆回路素子に磁束が侵入することを妨げる磁性体と、を備え、前記回路基板には、前記第１の非可逆回路素子及び前記第２の非可逆回路素子のそれぞれが設けられている第１の凹部及び第２の凹部が設けられており、前記磁性体は、前記第１の凹部の側面であって、前記第１の非可逆回路素子と前記第２の非可逆回路素子との間に位置する側面に設けられていること、を特徴とする。
【発明の効果】
【０００９】
本発明によれば、ヨークを有していない複数の非可逆回路素子が実装された回路モジュールにおいて、非可逆回路素子同士に磁気結合が発生することを抑制できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態に係る回路モジュールに実装されている電子部品の配置図である。
【図２】図１の回路モジュールのブロック図である。
【図３】アイソレータ部の外観斜視図である。
【図４】中心電極が設けられたフェライトの外観斜視図である。
【図５】フェライトの外観斜視図である。
【図６】コアアイソレータの分解斜視図である。
【図７】アイソレータ部の等価回路図である。
【図８】第１の変形例に係る回路モジュールにおけるコアアイソレータの配置を示した図である。
【図９】第２の変形例に係る回路モジュールにおけるコアアイソレータの配置を示した図である。
【図１０】回路モジュールの回路基板の主面に垂直な断面構造図である。
【発明を実施するための形態】
【００１１】
以下に、本発明の一実施形態に係る回路モジュールについて図面を参照しながら説明する。
【００１２】
（回路モジュールの構成）
まず、回路モジュールの構成について図面を参照しながら説明する。図１は、本発明の一実施形態に係る回路モジュール１に実装されている電子部品の配置図である。図２は、図１の回路モジュール１のブロック図である。なお、図１では、主要な電子部品のみが示されており、チップコンデンサやチップインダクタ等の細かな電子部品については省略してある。
【００１３】
回路モジュール１は、携帯電話等の無線通信機の送信回路の一部を構成しており、複数種類の高周波信号を増幅して出力する。回路モジュール１は、回路基板２及び送信経路Ｒ１，Ｒ２を備えている。回路基板２は、表面及び内部に電気回路が形成された板状のプリント多層基板である。
【００１４】
送信経路Ｒ１は、入力信号ＲＦｉｎ＿ＢＣ０（８００ＭＨｚ帯），ＲＦｉｎ＿ＢＣ３（９００ＭＨｚ帯）を増幅して、出力信号ＲＦｏｕｔ＿ＢＣ０（８００ＭＨｚ帯），ＲＦｏｕｔ＿ＢＣ３（９００ＭＨｚ帯）として出力する。送信経路Ｒ１は、ＳＡＷフィルタ（表面波フィルタ）３ａ，３ｂ、スイッチ４、パワーアンプ（増幅器）６ａ、カプラ７、アイソレータ部８ａ及びスイッチ９により構成されている。ＳＡＷフィルタ３ａ，３ｂ、スイッチ４、パワーアンプ６ａ、カプラ７、アイソレータ部８ａ及びスイッチ９は、図１に示すように、回路基板２上に実装されている電子部品である。
【００１５】
ＳＡＷフィルタ３ａ，３ｂは、図１に示すように、一つの電子部品により構成されており、所定の周波数の信号のみを通過させるバンドパスフィルタである。ＳＡＷフィルタ３ａ，３ｂは、パワーアンプ６ａの入力端子（図示せず）にスイッチ４を介して電気的に接続されている。ＳＡＷフィルタ３ａには、入力信号ＲＦｉｎ＿ＢＣ３が入力している。また、ＳＡＷフィルタ３ｂには、入力信号ＲＦｉｎ＿ＢＣ０が入力している。
【００１６】
スイッチ４は、ＳＡＷフィルタ３ａ，３ｂ及びパワーアンプ６ａに接続されており、ＳＡＷフィルタ３ａから出力されてくる入力信号ＲＦｉｎ＿ＢＣ３又はＳＡＷフィルタ３ｂから出力されてくる入力信号ＲＦｉｎ＿ＢＣ０のいずれかをパワーアンプ６ａに出力する。
【００１７】
パワーアンプ６ａは、スイッチ４から出力されてくる入力信号ＲＦｉｎ＿ＢＣ０，ＲＦｉｎ＿ＢＣ３を増幅する。パワーアンプ６ａは、後段のカプラ７の入力端子（図示せず）に接続されている。カプラ７は、アイソレータ８ａの入力端子（図示せず）に接続されている。そして、カプラ７は、パワーアンプ６ａが増幅した入力信号ＲＦｉｎ＿ＢＣ０，ＲＦｉｎ＿ＢＣ３の一部を出力信号Ｃｏｕｐｌｅｒ  ｏｕｔとして、回路モジュール１外に分離して出力すると共に、入力信号ＲＦｉｎ＿ＢＣ０，ＲＦｉｎ＿ＢＣ３を後段のアイソレータ部８ａに対して出力する。アイソレータ部８ａは、入力信号ＲＦｉｎ＿ＢＣ０，ＲＦｉｎ＿ＢＣ３を後段のスイッチ９に出力し、スイッチ９側から反射してきた信号をカプラ７側に出力しない非可逆回路素子である。なお、アイソレータ部８ａの詳細については後述する。スイッチ９は、アイソレータ部８ａから出力されてきた入力信号ＲＦｉｎ＿ＢＣ０，ＲＦｉｎ＿ＢＣ３のいずれかを出力信号ＲＦｏｕｔ＿ＢＣ０，ＲＦｏｕｔ＿ＢＣ３として回路モジュール１外へと出力する。
【００１８】
送信経路Ｒ２は、入力信号ＲＦｉｎ＿ＢＣ６（１９００ＭＨｚ帯）を増幅して、出力信号ＲＦｏｕｔ＿ＢＣ６（１９００ＭＨｚ帯）として出力する。送信経路Ｒ２は、ＳＡＷフィルタ３ｄ、パワーアンプ６ｂ及びアイソレータ部８ｂにより構成されている。ＳＡＷフィルタ３ｄ、パワーアンプ６ｂ及びアイソレータ部８ｂは、図１に示すように、回路基板２上に実装されている電子部品である。
【００１９】
ＳＡＷフィルタ３ｄは、所定の周波数の信号のみを通過させるバンドパスフィルタである。ＳＡＷフィルタ３ｄには、入力信号ＲＦｉｎ＿ＢＣ６が入力している。
【００２０】
パワーアンプ６ｂは、ＳＡＷフィルタ３ｄから出力されてくる入力信号ＲＦｉｎ＿ＢＣ６を増幅する。アイソレータ部８ｂは、入力信号ＲＦｉｎ＿ＢＣ６を回路モジュール１外へと出力し、回路モジュール１外から反射してきた信号をパワーアンプ６ｂ側に出力しない非可逆回路素子である。なお、アイソレータ部８ｂの詳細については後述する。
【００２１】
（アイソレータ部の構成）
以下に、アイソレータ部８ａ，８ｂについて図面を参照しながら説明する。図３は、アイソレータ部８ａ，８ｂの外観斜視図である。図４は、中心電極３５，３６が設けられたフェライト３２の外観斜視図である。図５は、フェライト３２の外観斜視図である。図６は、コアアイソレータ３０ａ，３０ｂの分解斜視図である。
【００２２】
アイソレータ部８（８ａ，８ｂ）は、集中定数型アイソレータであり、図３に示すように、回路基板２、コアアイソレータ３０（３０ａ，３０ｂ）、コンデンサＣ１，Ｃ２，ＣＳ１，ＣＳ２及び抵抗Ｒにより構成されている。
【００２３】
コアアイソレータ３０は、図３に示すように、フェライト３２、及び、一対の永久磁石４１により構成されている。フェライト３２には、図４に示すように、表裏の主面３２ａ，３２ｂに互いに電気的に絶縁された中心電極３５，３６が設けられている。ここで、フェライト３２は、互いに対向する平行な主面３２ａ，３２ｂを有する直方体形状をなしている。
【００２４】
また、永久磁石４１は、フェライト３２に対して直流磁界を主面３２ａ，３２ｂに略垂直方向に印加するように主面３２ａ，３２ｂに対して、例えば、エポキシ系の接着剤４２を介して接着されている（図６参照）。永久磁石４１の主面４１ａは、フェライト３２の主面３２ａ，３２ｂと同一寸法である。そして、フェライト３２及び永久磁石４１は、主面３２ａ，３２ｂの外形と主面４１ａの外形とが一致した状態で対向するように、配置されている。
【００２５】
中心電極３５は、導体膜である。すなわち、中心電極３５は、図４に示すように、フェライト３２の主面３２ａにおいて右下から立ち上がって２本に分岐した状態で左上に長辺に対して比較的小さな角度で傾斜している。そして、中心電極３５は、左上方に立ち上がり、上面３２ｃ上の中継用電極３５ａを介して主面３２ｂに回り込んでいる。更に、中心電極３５は、主面３２ｂにおいて主面３２ａと透視状態で重なるように２本に分岐するように設けられている。中心電極３５の一端は、下面３２ｄに形成された接続用電極３５ｂに接続されている。また、中心電極３５の他端は、下面３２ｄに形成された接続用電極３５ｃに接続されている。このように、中心電極３５は、フェライト３２に１ターン巻回されている。そして、中心電極３５と以下に説明する中心電極３６とは、間に絶縁膜が設けられることにより互いに絶縁された状態で交差している。中心電極３５，３６の交差角は、必要に応じて設定され、入力インピーダンスや挿入損失が調整されることになる。
【００２６】
中心電極３６は、導体膜である。中心電極３６は、０．５ターン目３６ａが主面３２ａにおいて右下から左上に長辺に対して比較的大きな角度で傾斜して中心電極３５と交差した状態で形成され、上面３２ｃ上の中継用電極３６ｂを介して主面３２ｂに回り込み、この１ターン目３６ｃが主面３２ｂにおいてほぼ垂直に中心電極３５と交差した状態で形成されている。１ターン目３６ｃの下端部は下面３２ｄの中継用電極３６ｄを介して主面３２ａに回り込み、この１．５ターン目３６ｅが主面３２ａにおいて０．５ターン目３６ａと平行に中心電極３５と交差した状態で形成され、上面３２ｃ上の中継用電極３６ｆを介して主面３２ｂに回り込んでいる。以下同様に、２ターン目３６ｇ、中継用電極３６ｈ、２．５ターン目３６ｉ、中継用電極３６ｊ、３ターン目３６ｋ、中継用電極３６ｌ、３．５ターン目３６ｍ、中継用電極３６ｎ、４ターン目３６ｏ、がフェライト３２の表面にそれぞれ形成されている。また、中心電極３６の両端は、それぞれフェライト３２の下面３２ｄに形成された接続用電極３５ｃ，３６ｐに接続されている。なお、接続用電極３５ｃは中心電極３５及び中心電極３６のそれぞれの端部の接続用電極として共用されている。
【００２７】
また、接続用電極３５ｂ，３５ｃ，３６ｐ及び中継用電極３５ａ，３６ｂ，３６ｄ，３６ｆ，３６ｈ，３６ｊ，３６ｌ，３６ｎは、フェライト３２の上面３２ｃ及び下面３２ｄに形成された凹部３７（図５参照）に銀、銀合金、銅、銅合金などの電極用導体を塗布又は充填することにより設けられている。また、上面３２ｃ及び下面３２ｄには、各種電極と平行に凹部３８も設けられ、かつ、ダミー電極３９ａ，３９ｂ，３９ｃが設けられている。この種の電極は、マザーフェライト基板に予めスルーホールを形成し、このスルーホールを電極用導体で充填した後、スルーホールを分断する位置でカットすることによって形成される。なお、各種電極は凹部３７，３８に導体膜として形成したものであってもよい。
【００２８】
フェライト３２としてはＹＩＧフェライトなどが用いられている。中心電極３５，３６及び各種電極は、銀や銀合金の厚膜又は薄膜として印刷、転写、フォトリソグラフなどの工法で形成可能である。中心電極３５，３６の絶縁膜としては、ガラスやアルミナなどの誘電体厚膜、ポリイミドなどの樹脂膜などを用いることができる。これらも印刷、転写、フォトリソグラフなどの工法で形成することができる。
【００２９】
なお、フェライト３２を絶縁膜及び各種電極を含めて磁性体材料にて一体的に焼成することが可能である。この場合、各種電極を高温焼成に耐えるＰｄ，Ａｇ又はＰｄ／Ａｇを用いることになる。
【００３０】
永久磁石４１には、通常、ストロンチウム系、バリウム系、ランタン−コバルト系のフェライトマグネットが用いられる。永久磁石４１とフェライト３２とを接着する接着剤４２としては、一液性の熱硬化型エポキシ接着剤を用いることが最適である。
【００３１】
回路基板２は、通常のプリント配線回路基板と同種の材料からなる。回路基板２の表面には、コアアイソレータ３０、コンデンサＣ１，Ｃ２，ＣＳ１，ＣＳ２及び抵抗Ｒを実装するための端子電極２１ａ，２１ｂ，２１ｃ，２２ａ〜２２ｊや入出力用電極、グランド電極（図示せず）等が設けられている。
【００３２】
コアアイソレータ３０は、回路基板２上に実装される。具体的には、フェライト３２の下面３２ｄの接続用電極３５ｂ，３５ｃ，３６ｐが回路基板２上の端子電極２１ａ，２１ｂ，２１ｃとリフローはんだ付けされて一体化されると共に、永久磁石４１の下面が回路基板２上に接着剤にて一体化される。また、コンデンサＣ１，Ｃ２，ＣＳ１，ＣＳ２及び抵抗Ｒは、回路基板２上の端子電極２２ａ〜２２ｊとリフローはんだ付けされる。コアアイソレータ３０とコンデンサＣ１，Ｃ２，ＣＳ１，ＣＳ２と抵抗Ｒとは、回路基板２内の配線により接続されており、アイソレータ部８を構成している。
【００３３】
（アイソレータ部の回路構成）
次に、アイソレータ部８ａ，８ｂの回路構成について図面を参照しながら説明する。図７は、アイソレータ部８ａ，８ｂの等価回路図である。
【００３４】
入力ポートＰ１は、コンデンサＣＳ１を介してコンデンサＣ１と抵抗Ｒとに接続されている。コンデンサＣＳ１は、中心電極３５の一端に接続されている。中心電極３５の他端及び中心電極３６の一端は、抵抗Ｒ及びコンデンサＣ１，Ｃ２に接続され、かつ、コンデンサＣＳ２を介して出力ポートＰ２に接続されている。中心電極３６の他端及びコンデンサＣ２は、グランドポートＰ３に接続されている。
【００３５】
以上の等価回路からなるアイソレータ部８ａ，８ｂにおいては、中心電極３５の一端が入力ポートＰ１に接続され他端が出力ポートＰ２に接続され、中心電極３６の一端が出力ポートＰ２に接続され他端がグランドポートＰ３に接続されているため、挿入損失の小さな２ポート型の集中定数型アイソレータとすることができる。更に、動作時において、中心電極３６に大きな高周波信号が流れ、中心電極３５にはほとんど高周波信号が流れない。
【００３６】
また、コアアイソレータ３０は、フェライト３２と一対の永久磁石４１が接着剤４２で一体化されていることで、機械的に安定となり、振動や衝撃で変形・破損しない堅牢なアイソレータとなる。
【００３７】
（コアアイソレータの配置）
ところで、アイソレータ部８ａ，８ｂは、磁束がアイソレータ部８ａ，８ｂ外に漏れることを抑制するためのヨークを有していない。そのため、アイソレータ部８ａ，８ｂに高周波信号が流れると、コアアイソレータ３０ａ，３０ｂの周囲には磁束が発生する。そして、コアアイソレータ３０ａ，３０ｂの配置のさせ方によっては、コアアイソレータ３０ａ，３０ｂ同士が磁気結合し、アイソレータ部８ａ，８ｂにおいて所望の特性を得ることができないという問題が発生する。
【００３８】
そこで、回路モジュール１では、コアアイソレータ３０ａとコアアイソレータ３０ｂとは、互いの磁気結合を抑制するように配置されている。具体的には、コアアイソレータ３０ａ，３０ｂは、高周波信号が流れると、回路基板２の主面に平行な方向であって、かつ、フェライト３２と永久磁石４１とが積み重ねられている方向に向かって該コアアイソレータ３０ａ，３０ｂを貫く磁束φ１，φ２を発生する（図１参照）。そして、磁束φ１が磁束φ２と同じ方向を向いた状態でコアアイソレータ３０ｂを貫くと（又は、磁束φ２が磁束φ１と同じ方向を向いた状態でコアアイソレータ３０ａを貫くと）、コアアイソレータ３０ａとコアアイソレータ３０ｂとが磁気結合する。なお、図１では、理解の容易のために、コアアイソレータ３０ａ，３０ｂの入力側（磁束φ１，φ２の上流側）に黒丸の印を付してある。
【００３９】
そこで、コアアイソレータ３０ａ，３０ｂは、磁束φ１の方向と磁束φ２の方向とが同じ方向を向いた状態で、磁束φ１，φ２の方向に並ぶようには配置されていない。本実施形態では、コアアイソレータ３０ａ，３０ｂは、図１に示すように、左から右に向かって磁束φ１，φ２を発生している。ただし、コアアイソレータ３０ａ，３０ｂは、磁束φ１，φ２に対して斜めに並んでいる。すなわち、図１に示すように、左上側にコアアイソレータ３０ａが配置され、右下側にコアアイソレータ３０ｂが配置されている。これにより、磁束φ１が磁束φ２と同じ方向を向いた状態でコアアイソレータ３０ｂを貫く（又は、磁束φ２が磁束φ１と同じ方向を向いた状態でコアアイソレータ３０ａを貫く）ことがなくなる。その結果、コアアイソレータ３０ａとコアアイソレータ３０ｂとの磁気結合の発生が抑制される。
【００４０】
更に、本実施形態では、コアアイソレータ３０ａとコアアイソレータ３０ｂとの間には、パワーアンプ６ｂ及びスイッチ９が配置されている。これにより、コアアイソレータ３０ａ，３０ｂが発生した磁束φ１，φ２がそれぞれ、コアアイソレータ３０ｂ，３０ａを貫くことが抑制される。その結果、コアアイソレータ３０ａとコアアイソレータ３０ｂとの磁気結合の発生がより効果的に抑制される。
【００４１】
（変形例）
以下に、変形例に係る回路モジュール１について図面を参照しながら説明する。図８は、第１の変形例に係る回路モジュール１におけるコアアイソレータ３０ａ，３０ｂの配置を示した図である。図９は、第２の変形例に係る回路モジュール１におけるコアアイソレータ３０ａ，３０ｂの配置を示した図である。
【００４２】
第１の変形例に係る回路モジュール１では、コアアイソレータ３０ａ，３０ｂは、磁束φ１と磁束φ２とが反対方向を向いた状態で、磁束φ１，φ２の方向と略直交する方向に並んでいる。磁束φ１は、コアアイソレータ３０ａ，３０ｂが近接した場合に、磁束φ２の反対方向を向いた状態でコアアイソレータ３０ｂを貫くようになる。同様に、磁束φ２は、コアアイソレータ３０ａ，３０ｂが近接した場合に、磁束φ１の反対方向を向いた状態でコアアイソレータ３０ａを貫くようになる。よって、磁束φ１が磁束φ２と同じ方向を向いた状態でコアアイソレータ３０ｂを貫く（又は、磁束φ２が磁束φ１と同じ方向を向いた状態でコアアイソレータ３０ａを貫く）ことがなくなる。その結果、コアアイソレータ３０ａとコアアイソレータ３０ｂとが磁気結合することが抑制される。
【００４３】
第２の変形例に係る回路モジュール１では、コアアイソレータ３０ａ，３０ｂは、磁束φ１と磁束φ２とが略直交し、かつ、磁束φ２がコアアイソレータ３０ａを貫くように配置されている。これにより、磁束φ２は、磁束φ１と略直交した状態でコアアイソレータ３０ａを貫くようになる。よって、磁束φ１が磁束φ２と同じ方向を向いた状態でコアアイソレータ３０ｂを貫く（又は、磁束φ２が磁束φ１と同じ方向を向いた状態でコアアイソレータ３０ａを貫く）ことがなくなる。その結果、コアアイソレータ３０ａとコアアイソレータ３０ｂとが磁気結合することが抑制される。
【００４４】
次に、第３の変形例に係る回路モジュール１'について図面を参照しながら説明する。図１０は、回路モジュール１'の回路基板２の主面に垂直な断面構造図である。
【００４５】
回路モジュール１'では、回路基板２には、凹部Ｇ１，Ｇ２が設けられている。そして、コアアイソレータ３０ａ，３０ｂはそれぞれ、凹部Ｇ１，Ｇ２内に設けられている。これにより、回路モジュール１'の低背化が図られている。
【００４６】
更に、回路基板２の主面上である凹部Ｇ１，Ｇ２の側面には、磁性体５０ａ〜５０ｄが設けられている。具体的には、磁性体５０ｂ，５０ｃは、凹部Ｇ１，Ｇ２の側面であって、コアアイソレータ３０ａとコアアイソレータ３０ｂとの間に位置する側面に設けられている。また、磁性体５０ａ，５０ｄは、凹部Ｇ１，Ｇ２の側面であって、コアアイソレータ３０ａとコアアイソレータ３０ｂとの間に位置しない側面に設けられている。これにより、凹部Ｇ１，Ｇ２内のコアアイソレータ３０ａ，３０ｂに磁束φ１，φ２が侵入することを抑制している。
【００４７】
以上のような回路モジュール１'では、磁性体５０ｂ，５０ｃがコアアイソレータ３０ａとコアアイソレータ３０ｂとの間に設けられている。よって、回路モジュール１'では、回路モジュール１'外からの磁束がそれぞれ、コアアイソレータ３０ａ，３０ｂを貫くことを抑制でき、コアアイソレータ３０ａ，３０ｂの特性変動を抑制できる。
【００４８】
（その他の実施形態）
以上のように構成された回路モジュール１，１'は、前記実施形態に示したものに限らない。よって、その要旨の範囲内において設計変更可能である。
【００４９】
例えば、図１に示すように、コアアイソレータ３０ａとコアアイソレータ３０ｂとの間には、パワーアンプ６ｂ及びスイッチ９が配置されているとした。このパワーアンプ６ｂ及びスイッチ９を、例えば、インダクタとしてもよい。この場合、インダクタは、コアアイソレータ３０ａ，３０ｂとの磁気結合を抑制するように配置されていればよい。
【００５０】
また、回路モジュール１，１'では、コアアイソレータ３０ａ，３０ｂの周波数特性については特に言及しなかった。コアアイソレータ３０ａとコアアイソレータ３０ｂとは、同じ周波数特性を有していてもよいし、異なる周波数特性を有していてもよい。コアアイソレータ３０ａとコアアイソレータ３０ｂとが異なる周波数特性を有している場合には、コアアイソレータ３０ａとコアアイソレータ３０ｂとが磁気結合しにくくなる。
【産業上の利用可能性】
【００５１】
以上のように、本発明は、回路モジュールに有用であり、特に、ヨークを有していない複数の非可逆回路素子が実装された回路モジュールにおいて、非可逆回路素子同士に磁気結合が発生することを抑制できる点において優れている。
【符号の説明】
【００５２】
Ｃ１，Ｃ２，ＣＳ１，ＣＳ２  コンデンサ
Ｇ１，Ｇ２  凹部
Ｒ  抵抗
Ｒ１，Ｒ２  送信経路
１，１' 回路モジュール
２ 回路基板
３ａ，３ｂ，３ｄ  ＳＡＷフィルタ
４，９  スイッチ
６ａ，６ｂ  パワーアンプ
７ カプラ
８ａ，８ｂ  アイソレータ部
５０ａ〜５０ｄ  磁性体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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