(57)【特許請求の範囲】
【請求項１】
基板上の半導体層の主面に形成された素子分離部によって囲まれた活性領域に、
第１方向に沿って形成されたソース領域と、
前記ソース領域から所定の距離を設けて、前記ソース領域の周辺に形成されたテラス絶縁膜と、
前記第１方向と直交する第２方向の前記ソース領域の両側に、前記テラス絶縁膜を介して、前記第１方向に沿って形成されたドレイン領域と、
前記テラス絶縁膜上に一部乗り上げて、前記ソース領域と前記ドレイン領域との間の前記半導体層の主面にゲート絶縁膜を介して形成されたゲート電極と、から構成される電界効果トランジスタを有する半導体装置であって、
前記活性領域の最外周において、前記第１方向における前記テラス絶縁膜と前記素子分離部との間、および前記第２方向における前記テラス絶縁膜と前記素子分離部との間の前記半導体層に半導体領域が形成されており、
前記素子分離部と前記テラス絶縁膜とは分離しており、
前記テラス絶縁膜はＬＯＣＯＳからなり、
前記素子分離部は前記半導体層に形成された溝の内部に絶縁膜が埋め込まれたＳＴＩからなり、
前記テラス絶縁膜の厚さは、前記素子分離部の厚さよりも薄いことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記テラス絶縁膜の厚さは、７０ｎｍより厚いことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、前記テラス絶縁膜の厚さは、２００ｎｍ以下であることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、前記ソース領域の中央部と前記ドレイン領域の中央部との距離は６μｍよりも短いことを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、前記ＬＯＣＯＳの上面は前記半導体層の主面から落ち込んでいないことを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、前記テラス絶縁膜と前記素子分離部との間に形成された前記半導体領域は、ガードリングとして機能することを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、前記ドレイン領域または前記ソース領域の前記第１方向の端部に形成された前記半導体領域は繋がっていることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、前記第１方向はチャネル幅方向であり、前記第２方向はチャネル長方向であることを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置において、前記ソース領域の周辺に形成される前記テラス絶縁膜の平面形状は、長方形の枠状、長方形の４つの角を４５度に傾けた枠状、または長方形の４つの角を丸めた枠状であることを特徴とする半導体装置。
【請求項１０】
基板上の第１導電型の半導体層の主面に形成された素子分離部によって囲まれた活性領域に、
第１方向に沿って形成された前記第１導電型と異なる第２導電型のドレイン領域と、
前記ドレイン領域に隣接して形成された第１テラス絶縁膜と、
前記第１方向と直交する第２方向の前記ドレイン領域の両側に、前記第１テラス絶縁膜から所定の距離を設けて、前記第１方向に沿って形成された前記第２導電型のソース領域と、
前記第１テラス絶縁膜上に一部乗り上げて、前記ドレイン領域と前記ソース領域との間の前記半導体層の主面にゲート絶縁膜を介して形成されたゲート電極と、
前記ドレイン領域および前記ソース領域の周辺に形成され、前記第１テラス絶縁膜と繋がる第２テラス絶縁膜と、
前記第２テラス絶縁膜の周辺に形成された前記第１導電型の半導体領域と、から構成される電界効果トランジスタを有する半導体装置であって、
前記素子分離部と前記第２テラス絶縁膜とは分離しており、
前記第１および第２テラス絶縁膜はＬＯＣＯＳからなり、
前記素子分離部は前記半導体層に形成された溝の内部に絶縁膜が埋め込まれたＳＴＩからなり、
前記第１および第２テラス絶縁膜の厚さは、前記素子分離部の厚さよりも薄いことを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、前記第１および第２テラス絶縁膜の厚さは、７０ｎｍより厚いことを特徴とする半導体装置。
【請求項１２】
請求項１０記載の半導体装置において、前記第１および第２テラス絶縁膜の厚さは、２００ｎｍ以下であることを特徴とする半導体装置。
【請求項１３】
請求項１０記載の半導体装置において、前記第２テラス絶縁膜と前記素子分離部との間に形成された前記半導体領域は、給電部として機能することを特徴とする半導体装置。
【請求項１４】
基板上の第１導電型の半導体層の主面に形成された素子分離部によって囲まれた活性領域に、
前記活性領域の中央部に形成されたアノード領域と、
前記アノード領域の周辺にテラス絶縁膜を介して形成されたカソード領域と、から構成されるダイオードを有する半導体装置であって、
前記アノード領域は、前記半導体層の表面に形成されたシリサイド膜と、前記シリサイド膜の周辺の前記半導体層に形成された前記第１導電型と異なる第２導電型の第１半導体領域とから構成され、
前記カソード領域は、前記半導体層に形成された前記第１導電型の第２半導体領域から構成され、
前記アノード領域の前記第１半導体領域と、前記カソード領域の前記第２半導体領域との接合面の上に前記テラス絶縁膜が形成されており、
前記テラス絶縁膜はＬＯＣＯＳからなり、
前記素子分離部は前記半導体層に形成された溝の内部に絶縁膜が埋め込まれたＳＴＩからなり、
前記テラス絶縁膜の厚さは、前記素子分離部の厚さよりも薄く、
前記素子分離部と前記テラス絶縁膜とは分離していることを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、前記テラス絶縁膜の厚さは、７０ｎｍより厚いことを特徴とする半導体装置。
【請求項１６】
請求項１４記載の半導体装置において、前記テラス絶縁膜の厚さは、２００ｎｍ以下であることを特徴とする半導体装置。
【請求項１７】
請求項１４記載の半導体装置において、前記テラス絶縁膜の平面形状は、リング状であることを特徴とする半導体装置。
【請求項１８】
請求項１４記載の半導体装置において、前記テラス絶縁膜上に、前記アノード領域と短絡するゲート電極が形成されていることを特徴とする半導体装置。
【請求項１９】
請求項１４記載の半導体装置において、前記第２半導体領域は、第１不純物濃度の第１領域と、前記第１領域を囲むように形成された前記第１不純物濃度よりも低い第２不純物濃度の第２領域と、前記第２領域を囲むように形成された前記第２不純物濃度よりも低い第３不純物濃度の第３領域とからなることを特徴とする半導体装置。
【請求項２０】
基板上の第１導電型の半導体層の主面に形成された素子分離部によって囲まれた活性領域に、
前記活性領域の前記半導体層に形成された前記第１導電型と異なる第２導電型の第１半導体領域からなる第１電極と、
前記第１半導体領域が形成された前記活性領域の中央部の前記半導体層の主面に形成されたテラス絶縁膜からなる容量絶縁膜と、
前記テラス絶縁膜上に形成された導電体膜からなる第２電極と、からなる容量素子を有する半導体装置であって、
平面視において、前記テラス絶縁膜と前記素子分離部との間に前記第１半導体領域が形成されており、
前記テラス絶縁膜はＬＯＣＯＳからなり、
前記素子分離部は前記半導体層に形成された溝の内部に絶縁膜が埋め込まれたＳＴＩからなり、
前記テラス絶縁膜の厚さは、前記素子分離部の厚さよりも薄く、
前記素子分離部と前記テラス絶縁膜とは分離していることを特徴とする半導体装置。
【請求項２１】
請求項２０記載の半導体装置において、前記テラス絶縁膜の厚さは、７０ｎｍより厚いことを特徴とする半導体装置。
【請求項２２】
請求項２０記載の半導体装置において、前記テラス絶縁膜の厚さは、２００ｎｍ以下であることを特徴とする半導体装置。
【請求項２３】
基板上の第１導電型の半導体層の主面に形成された素子分離部によって囲まれた活性領域に、
前記活性領域の前記半導体層の主面に形成された第１絶縁膜からなる容量絶縁膜と、
前記第１絶縁膜下の前記半導体層に形成された前記第１導電型の第１半導体領域からなる第１電極と、
前記第１絶縁膜上に形成された導電体膜からなる第２電極と、
前記第１半導体領域の周辺に形成されたテラス絶縁膜と、からなる容量素子を有する半導体装置であって、
前記第１半導体領域の側面および底面は第２導電型の第２半導体領域により囲まれ、
平面視において、前記テラス絶縁膜と前記素子分離部との間に前記第２半導体領域が形成されており、
前記テラス絶縁膜はＬＯＣＯＳからなり、
前記素子分離部は前記半導体層に形成された溝の内部に絶縁膜が埋め込まれたＳＴＩからなり、
前記テラス絶縁膜の厚さは、前記素子分離部の厚さよりも薄く、前記第１絶縁膜の厚さよりも厚く、
前記素子分離部と前記テラス絶縁膜とは分離していることを特徴とする半導体装置。
【請求項２４】
請求項２３記載の半導体装置において、前記テラス絶縁膜の厚さは、７０ｎｍより厚いことを特徴とする半導体装置。
【請求項２５】
請求項２３記載の半導体装置において、前記テラス絶縁膜の厚さは、２００ｎｍ以下であることを特徴とする半導体装置。
【請求項２６】
請求項２３記載の半導体装置において、前記第２電極の一部が前記テラス絶縁膜上に乗り上がっていることを特徴とする半導体装置。
【請求項２７】
基板上の第１導電型の半導体層の主面に形成された素子分離部によって囲まれた活性領域に、
前記活性領域の中央部の前記半導体層に形成された前記第１導電型の第１半導体領域からなるエミッタと、
前記第１半導体領域の周囲に形成された前記第１導電型と異なる第２導電型の第２半導体領域からなるベースと、
前記第２半導体領域の周辺の前記半導体層の主面に形成されたテラス絶縁膜と、
前記テラス絶縁膜の周辺に形成された前記第１導電型の第３半導体領域からなるコレクタと、からなるバイポーラ型保護素子を有する半導体装置であって、
平面視において、前記テラス絶縁膜と前記素子分離部との間に前記第３半導体領域が形成されており、
前記テラス絶縁膜はＬＯＣＯＳからなり、
前記素子分離部は前記半導体層に形成された溝の内部に絶縁膜が埋め込まれたＳＴＩからなり、
前記テラス絶縁膜の厚さは、前記素子分離部の厚さよりも薄く、
前記素子分離部と前記テラス絶縁膜とは分離していることを特徴とする半導体装置。
【請求項２８】
請求項２７記載の半導体装置において、前記テラス絶縁膜の厚さは、７０ｎｍより厚いことを特徴とする半導体装置。
【請求項２９】
請求項２７記載の半導体装置において、前記テラス絶縁膜の厚さは、２００ｎｍ以下であることを特徴とする半導体装置。
【請求項３０】
請求項２７記載の半導体装置において、前記テラス絶縁膜上にゲート電極が形成されており、前記第１半導体領域、前記第２半導体領域、および前記ゲート電極を短絡することを特徴とする半導体装置。
【請求項３１】
請求項２７記載の半導体装置において、前記半導体層の下に、前記半導体層よりも高濃度の前記第１導電型の埋め込み層が形成されており、前記第２半導体領域と前記埋め込み層との間および前記第３半導体領域と前記埋め込み層との間に、前記半導体層よりも高濃度で、かつ前記埋め込み層よりも低濃度の前記第１導電型の第４半導体領域が形成されていることを特徴とする半導体装置。
【請求項３２】
以下の工程を含む半導体装置の製造方法：
（ａ）基板上に形成された第１導電型の半導体層の活性領域を囲んで、前記半導体層の主面に素子分離部を形成する工程；
（ｂ）前記素子分離部から所定の距離をおいて、前記素子分離部に囲まれた前記活性領域の前記半導体層の主面に、所定の幅のテラス絶縁膜を形成する工程；
（ｃ）前記素子分離部と前記テラス絶縁膜との間の前記半導体層に、前記第１導電型のウェルを形成する工程、
さらに、前記工程（ａ）は、以下の工程を含む：
（ａ１）前記半導体層に溝を形成する工程；
（ａ２）前記半導体層の主面上に絶縁膜を堆積する工程；
（ａ３）前記絶縁膜を研磨して前記溝の内部にのみ前記絶縁膜を残すことにより、前記溝の内部に埋め込まれた前記絶縁膜からなる前記素子分離部を形成する工程、
さらに、前記工程（ｂ）は、以下の工程を含む：
（ｂ１）前記半導体層の主面上に第１絶縁膜を形成し、前記第１絶縁膜上に第２絶縁膜を形成する工程；
（ｂ２）前記素子分離部から所定の距離をおいて、所定の幅で前記第２絶縁膜および前記第１絶縁膜を順次除去する工程；
（ｂ３）前記半導体層に熱酸化処理を施して、前記第２絶縁膜および前記第１絶縁膜が除去された前記半導体層の主面に前記テラス絶縁膜を形成する工程、
さらに、前記テラス絶縁膜の厚さが前記素子分離部の厚さよりも薄く、前記素子分離部と前記テラス絶縁膜とは分離している。
【請求項３３】
請求項３２記載の半導体装置の製造方法において、前記テラス絶縁膜の厚さは、７０ｎｍより厚いことを特徴とする半導体装置の製造方法。
【請求項３４】
請求項３２記載の半導体装置の製造方法において、前記テラス絶縁膜の厚さは、２００ｎｍ以下であることを特徴とする半導体装置の製造方法。
【請求項３５】
横型構造の電界効果トランジスタを有する半導体装置の製造方法であって、以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）基板上に形成された第１導電型の半導体層の主面の活性領域を囲んで、前記半導体層の主面に素子分離部を形成する工程；
（ｂ）前記素子分離部から所定の距離をおいて、前記素子分離部に囲まれた前記活性領域の前記半導体層の主面に、所定の幅のテラス絶縁膜を形成する工程；
（ｃ）前記テラス絶縁膜に囲まれた活性領域に、チャネル領域となる前記第１導電型と異なる第２導電型の第１ウェルを形成する工程；
（ｄ）前記素子分離部と前記テラス絶縁膜との間の前記半導体層に、前記第１導電型の第２ウェルを形成する工程；
（ｅ）前記半導体層の主面にゲート絶縁膜を形成する工程；
（ｆ）ゲート長方向の一方の端部を前記テラス絶縁膜上に乗り上げて、他方の端部を前記第１ウェルが形成された領域の一部を覆って、前記ゲート絶縁膜上にゲート電極を形成する工程；
（ｇ）前記ゲート電極の側壁にサイドウォールを形成する工程；
（ｈ）前記ゲート電極の一方の端部の側面に形成された前記サイドウォールの外側の前記第１ウェルに、前記第１導電型の第１半導体領域を形成する工程；
（ｉ）前記素子分離部と前記テラス絶縁膜との間の前記第２ウェルに、前記第１導電型の第２半導体領域を形成する工程、
さらに、前記工程（ａ）は、以下の工程を含む：
（ａ１）前記半導体層の主面に溝を形成する工程；
（ａ２）前記半導体層の主面上に絶縁膜を堆積する工程；
（ａ３）前記絶縁膜を研磨して前記溝の内部にのみ前記絶縁膜を残すことにより、前記溝の内部に埋め込まれた前記絶縁膜からなる前記素子分離部を形成する工程、
さらに、前記工程（ｂ）は、以下の工程を含む：
（ｂ１）前記半導体層の主面上に第１絶縁膜を形成し、前記第１絶縁膜上に第２絶縁膜を形成する工程；
（ｂ２）前記素子分離部から所定の距離をおいて、所定の幅で前記第２絶縁膜および前記第１絶縁膜を順次除去する工程；
（ｂ３）前記半導体層に熱酸化処理を施して、前記第２絶縁膜および前記第１絶縁膜が除去された前記半導体層の主面に前記テラス絶縁膜を形成する工程、
さらに、前記テラス絶縁膜の厚さが前記素子分離部の厚さよりも薄く、前記素子分離部と前記テラス絶縁膜とは分離している。
【請求項３６】
請求項３５記載の半導体装置の製造方法において、前記テラス絶縁膜の厚さは、７０ｎｍより厚いことを特徴とする半導体装置の製造方法。
【請求項３７】
請求項３５記載の半導体装置の製造方法において、前記テラス絶縁膜の厚さは、２００ｎｍ以下であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造技術に関する。特に、本発明は、電界効果トランジスタ（横型構造（横方向拡散構造、横型２重拡散構造）の電界効果トランジスタ（Laterally Diffused Metal Oxide Semiconductor Transistor：以下、ＬＤＭＯＳデバイスという））、容量素子、またはダイオード等を有する半導体装置およびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
２０Ｖ以上の耐圧を必要とするＬＤＭＯＳデバイスでは、ソースとドレインとの間の耐圧を確保する手段として、ゲートフィールドプレート構造が採用されている。ゲートフィールドプレート構造とは、ＬＤＭＯＳデバイスのゲート電極の端部がフィールド絶縁膜上に乗り上げた構造であり、この構造を採用することにより、ゲートオフ時の電界を分散させて耐圧を確保することができる。【０００３】
例えば、特開２００９−３０２５４８号公報（特許文献１）には、素子分離に用いられるフィールド酸化膜とＬＤＭＯＳデバイスのゲート電極が乗り上がるフィールド酸化膜とはＬＯＣＯＳ（Local Oxidation of Silicon）により構成され、ＬＤＭＯＳデバイスのゲート電極が乗り上がるフィールド酸化膜の厚さが、素子分離に用いられるフィールド酸化膜の厚さよりも薄く形成された半導体装置が開示されている。【０００４】
また、特開２００８−１８２１１８号公報（特許文献２）には、ロジック回路では、隣接する素子間の絶縁にリセスＬＯＣＯＳ酸化膜を採用し、パワー回路では、横型ＭＯＳトランジスタ素子を構成するゲート電極とドレイン領域との絶縁にＬＯＣＯＳ酸化膜を採用した半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−３０２５４８号公報
【特許文献２】特開２００８−１８２１１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
０．１８μｍ以下のデザインルールでは、素子分離部に、基板の主面とほぼ同じ高さの面が得られ、かつＬＯＣＯＳよりも微細な加工が可能であるＳＴＩ（Shallow Trench Isolation）が採用されている。ＳＴＩは、基板の主面に溝を形成した後、その溝の内部に絶縁膜を埋め込むことで形成される。【０００７】
そこで、本発明者らは、半導体装置の高集積化のため、ＬＤＭＯＳデバイスのゲート電極が乗り上がるフィールド絶縁膜（以下、テラス絶縁膜という）もＳＴＩで構成することを検討した。しかしながら、０．１８μｍ以下のデザインルールで製造され、素子分離部およびテラス絶縁膜の両者にＳＴＩを適用した半導体装置においては、以下に説明する種々の技術的課題が存在する。【０００８】
＜課題１：オン抵抗の増加＞
図４８に、本願発明に先立って、本発明者らが検討したＳＴＩをテラス絶縁膜に適用したＬＤＭＯＳデバイスの線形動作領域における電子電流分布のシミュレーション結果の一例を示す。図中、符号１００はシリコン（Ｓｉ）基板、符号１０１はＳＴＩからなるテラス絶縁膜、符号１０２はゲート電極、符号１０３はゲート絶縁膜、符号１０４はドレイン領域、符号１０５はソース領域である。セルピッチ（ソース領域の中央部とドレイン領域の中央部との距離）は３．１μｍである。【０００９】
テラス絶縁膜にＬＯＣＯＳを用いたＬＤＭＯＳデバイスでは１４ｍΩ・ｍｍ２のオン抵抗が得られた。これに対して、テラス絶縁膜にＳＴＩを用いたＬＤＭＯＳデバイスでは、オン抵抗が１８ｍΩ・ｍｍ２となり、テラス絶縁膜にＬＯＣＯＳを用いたＬＤＭＯＳデバイスよりもオン抵抗が約３割増加した。これは、図４８に示すように、電流が流れる領域をＳＴＩからなるテラス絶縁膜１０１がつぶして、電流経路が狭くなったことに起因すると考えられる。すなわち、電流経路が狭くなったにもかかわらず、電子は抵抗の低いパスを選択するため、電流が基板１００とＳＴＩからなるテラス絶縁膜１０１との界面を集中して流れてしまう。そのため、オン抵抗が増加したと考えられる。【００１０】
＜課題２：オン耐圧の低下＞
図４９に、本願発明に先立って、本発明者らが検討したＳＴＩをテラス絶縁膜に適用したＬＤＭＯＳデバイスの静特性波形（ドレイン電流（Ｉｄｓ）−ドレイン電圧（Ｖｄｓ）特性）のシミュレーション結果の一例を示す。実線はセルピッチ（ソース領域の中央部とドレイン領域の中央部との距離）が３．１μｍのＬＤＭＯＳデバイスの静特性波形であり、点線はセルピッチ（ソース領域の中央部とドレイン領域の中央部との距離）が５μｍのＬＤＭＯＳデバイスの静特性波形である。また、図５０に、本願発明に先立って、本発明者らが検討したＳＴＩをテラス絶縁膜に適用したＬＤＭＯＳデバイスの飽和動作領域（ドレイン領域の最大規格電圧は２０Ｖで、かつゲート電極の実動作電圧は５Ｖ）における電流分布のシミュレーション結果の他の例を示す。セルピッチ（ソース領域の中央部とドレイン領域の中央部との距離）は３．１μｍである。【００１１】
図４９に実線で示すように、セルピッチが３．１μｍのＬＤＭＯＳデバイスでは、線形領域の傾きが比較的小さく、かつ線形領域から飽和領域への遷移が不明瞭ないわゆる擬似飽和特性となっている。線形領域の傾きはチャネルコンダクタンス（ｇ）に相当し、この逆数（１／ｇ）がＬＤＭＯＳデバイスのオン抵抗に相当する。すなわち、チャネルコンダクタンス（ｇ）が小さい（オン抵抗が高い）このようなＬＤＭＯＳデバイスにおいては、スイッチング性能が劣化し、そのため、パワー回路では導通損失が増加する。また、上述の擬似飽和特性を示すＬＤＭＯＳデバイスは通電によるバイアス劣化を生じやすい。これらの現象は全て前述した基板１００とＳＴＩからなるテラス絶縁膜１０１との界面への電流集中に起因すると考えられる。【００１２】
また、ドレイン電圧が高い領域ではドレイン電流が持ち上がる現象が生じている。これは、図５０に示すように、ドレイン電圧が増加するに従い、電流が集中する領域（図５０の楕円で囲んだ領域）で起きるインパクトイオン化（アバランシェ現象）が徐々に増加することに起因すると考えられる。すなわち、インパクトイオン化により生じた電子がドレイン電流に上乗せされることによって、ドレイン電流が持ち上がってしまう。一方、インパクトイオン化により正孔も生じるが、この正孔はソース領域１０５直下のｐ型拡散領域（ピンチ抵抗領域）を通過して最終的にバックゲート電極に吸収される。しかし、この正孔による電流が増加するに従って、ピンチ抵抗領域に電圧ドロップが生じ、ソース領域１０５とｐ型拡散領域とのｐｎ接合が順方向にバイアスされるに至る。最終的にはＬＤＭＯＳデバイスに内在する寄生ｎｐｎトランジスタが動作して、ドレイン電流が急激に増加し、この時の発熱によってＬＤＭＯＳデバイスは破壊される。【００１３】
このようなオン耐圧の低下は、セルピッチを広げて、基板１００とＳＴＩからなるテラス絶縁膜１０１との界面への電流集中を緩和することによって抑制できる。前述の図４９の点線で示すように、セルピッチが５μｍのＬＤＭＯＳデバイスでは、セルピッチが３．１μｍのＬＤＭＯＳデバイスと比べて、電流集中とインパクトイオン化とが緩和されるため、ドレイン電流の持ち上がりは解消されてオン耐圧は上がっている。しかし、セルピッチが５μｍのＬＤＭＯＳデバイスでは、セルピッチが３．１μｍのＬＤＭＯＳデバイスと比べて、セルサイズが増加することは勿論、ソース領域とドレイン領域との距離が離れるため、線形領域の傾き（チャネルコンダクタンス（ｇ））はさらに小さくなる。すなわち、ＬＤＭＯＳデバイスの主要性能であるオン抵抗が、製品に対して許容不可能な程度まで増加してしまう。【００１４】
＜課題３：ｎＬＤＭＯＳデバイスの信頼度の低下＞
図５１〜図５４に、本願発明に先立って、本発明者らによって検討されたｎＬＤＭＯＳ（ｎチャネル型ＬＤＭＯＳ）デバイスの構造を示す。図５１（ａ）および（ｂ）はそれぞれ第１および第２ｎＬＤＭＯＳデバイスの基本構造を説明する要部平面の概略図、図５２は第１ｎＬＤＭＯＳデバイスの要部平面図、図５３は図５２のＡ−Ａ線に沿った要部断面図、図５４は図５２のＢ−Ｂ線に沿った要部断面図である。【００１５】
図５１（ａ）に示す第１ｎＬＤＭＯＳデバイスは、第１方向（図中のＹ方向：チャネル幅方向）に沿って形成されたソース領域Ｓと、ソース領域Ｓから所定の距離（チャネル長）を空けて、第１方向に沿って形成されたテラス絶縁膜ＳＬと、テラス絶縁膜ＳＬを介してソース領域Ｓと反対側（第１方向と直交する第２方向（図中のＸ方向：チャネル長方向））に、第１方向に沿って形成されたドレイン領域Ｄと、テラス絶縁膜ＳＬ上に一部乗り上げて、ソース領域Ｓとドレイン領域Ｄとの間に形成されたゲート電極Ｇ（図５１（ａ）では点線で示す）とから構成されている。【００１６】
また、複数の第１ｎＬＤＭＯＳデバイスが形成された活性領域の周辺には素子分離部ＳＳが形成されている。テラス絶縁膜ＳＬはＳＴＩからなり、素子分離部ＳＳもＳＴＩからなり、テラス絶縁膜ＳＬと素子分離部ＳＳとは繋がっている。【００１７】
また、図５１（ｂ）に示す第２ｎＬＤＭＯＳデバイスは、前述の図５１（ａ）に示す第１ｎＬＤＭＯＳデバイスと同様ではあるが、第１方向に沿って延在するソース領域Ｓおよびドレイン領域Ｄの複数の箇所に、第２方向に沿って区切りが入っている。その区切りが入った複数の箇所には、ＳＴＩからなるテラス絶縁膜ＳＬおよびゲート電極Ｇが形成されており、テラス絶縁膜ＳＬと素子分離部ＳＳとは繋がっている。【００１８】
図５２〜図５４に、図５１（ａ）に示した第１ｎＬＤＭＯＳデバイスの詳細な構造を示す。【００１９】
第１ｎＬＤＭＯＳデバイスは、基板ＳＵＢの主面にｎ型埋め込み層ＮＢＬを介して形成されたｎ型エピタキシャル層ＮＥｐｉに形成されている。また、第１ｎＬＤＭＯＳデバイスはＳＴＩからなる素子分離部ＳＳに囲まれた活性領域に形成されており、その活性領域のｎ型エピタキシャル層ＮＥｐｉにはｎ型ウェルＮＶが形成されている。【００２０】
ｎ型エピタキシャル層ＮＥｐｉの主面には、ゲート絶縁膜（図示は省略）を介してゲート電極Ｇが形成されている。ゲート電極Ｇのドレイン領域Ｄ側には、ＳＴＩからなるテラス絶縁膜ＳＬが形成されており、ゲート電極Ｇのドレイン領域Ｄ側の端部がテラス絶縁膜ＳＬ上に乗り上げている。ゲート電極Ｇのソース領域Ｓ側には、上記テラス絶縁膜ＳＬは形成されていない。【００２１】
ｎ型エピタキシャル層ＮＥｐｉに形成されたｎ型半導体領域からなるソース領域Ｓは、ｐ型ウェルＨＰＷにより囲まれている。このｐ型ウェルＨＰＷはゲート電極Ｇ下にも拡散して、ゲート電極Ｇ下の一部のｎ型エピタキシャル層ＮＥｐｉにも形成されている。さらに、ソース領域Ｓの中央部には、ｐ型バックゲート層ＢＧが形成されている。また、ｎ型エピタキシャル層ＮＥｐｉに形成されたｎ型半導体領域からなるドレイン領域Ｄは、ｎ型ウェルＮＷに囲まれている。【００２２】
さらに、第１ｎＬＤＭＯＳデバイスは、層間絶縁膜Ｌｉｓｏにより覆われている。この層間絶縁膜Ｌｉｓｏには、複数の接続孔ＣＴが形成されており、複数の接続孔ＣＴに埋め込まれたプラグＰＬを介して、配線層ＭＬがゲート電極Ｇ、ソース領域Ｓ、ドレイン領域Ｄ、およびｐ型バックゲート層ＢＧなどと電気的に接続されている。【００２３】
しかしながら、図５１〜図５４を用いて説明したＳＴＩをテラス絶縁膜ＳＬに適用した第１および第２ｎＬＤＭＯＳデバイスでは、第１および第２ｎＬＤＭＯＳデバイスが形成された活性領域の内部にもＳＴＩからなるテラス絶縁膜ＳＬが形成されている。そのため、前述した課題１（オン抵抗の増加）および課題２（オン耐圧の低下）に加えて、ＳＴＩの構造に起因して生じる結晶欠陥による第１および第２ｎＬＤＭＯＳデバイスの信頼度の低下が生じる恐れがある。【００２４】
本発明の目的は、半導体装置の動作特性を劣化させることなく、半導体装置の信頼性を向上させることのできる技術を提供することにある。【００２５】
また、本発明の他の目的は、半導体装置の高集積化を実現することのできる技術を提供することにある。【００２６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。【００２８】
本発明は、基板上の半導体層の主面に形成されたＳＴＩからなる素子分離部に囲まれた活性領域に、第１方向に沿って形成されたソース領域と、ソース領域から所定の距離を設けて、ソース領域の周辺に形成されたＬＯＣＯＳからなるテラス絶縁膜と、第１方向と直交する第２方向のソース領域の両側に、テラス絶縁膜を介して、第１方向に沿って形成されたドレイン領域と、テラス絶縁膜上に一部乗り上げて、ソース領域とドレイン領域との間の半導体層上に形成されたゲート電極とから構成されるＬＤＭＯＳデバイスを有する半導体装置であって、活性領域の最外周において、第１方向におけるテラス絶縁膜と素子分離部との間および第２方向におけるテラス絶縁膜と素子分離部との間の半導体層に半導体領域が形成されており、素子分離部とテラス絶縁膜とが分離している。
【発明の効果】
【００２９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。【００３０】
半導体装置の動作特性を劣化させることなく、半導体装置の信頼性を向上させることができる。【００３１】
また、半導体装置の高集積化を実現することができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施の形態１による半導体装置の機能ブロック図である。
【図２】本発明の実施の形態１による半導体装置（ｎＬＤＭＯＳデバイス、高耐圧ｐＭＩＳ、低電圧動作ＣＭＯＳデバイス、および高電圧動作ＣＭＯＳデバイス）の要部断面図である。
【図３】（ａ）は本発明の実施の形態１によるｎＬＤＭＯＳデバイスの要部平面図、（ｂ）は同図（ａ）のI−I線に沿った要部断面図である。
【図４】本発明の実施の形態１によるＬＯＣＯＳをテラス絶縁膜に適用したＬＤＭＯＳデバイスの線形動作領域における電子電流分布のシミュレーション結果の一例である。
【図５】本発明の実施の形態１によるＬＯＣＯＳをテラス絶縁膜に適用したＬＤＭＯＳデバイスの静特性波形（ドレイン電流（Ｉｄｓ）−ドレイン電圧（Ｖｄｓ）特性）のシミュレーション結果の一例である。実線はテラス絶縁膜をＬＯＣＯＳにより構成したＬＤＭＯＳデバイスの静特性波形、点線はテラス絶縁膜をＳＴＩにより構成したＬＤＭＯＳデバイスの静特性波形である。
【図６】本発明の実施の形態１によるテラス絶縁膜の要部断面の拡大図である。（ａ）はリセス形状ではないテラス絶縁膜の要部断面図、（ｂ）はリセス形状であるテラス絶縁膜の要部断面図である。
【図７】本発明の実施の形態１によるｎＬＤＭＯＳデバイスの基本構造を説明する要部平面の概略図である。
【図８】本発明の実施の形態１によるｎＬＤＭＯＳデバイスの要部平面図である。
【図９】図８のIａ−Iａ線に沿った要部断面図である。
【図１０】（ａ）、（ｂ）、および（ｃ）は図８のIｂ−Iｂ線に沿った要部断面図である。
【図１１】本実施の形態１によるｎＬＤＭＯＳデバイスの第１変形例の基本構造を説明する要部平面の概略図である。
【図１２】本実施の形態１によるｎＬＤＭＯＳデバイスの第２変形例の基本構造を説明する要部平面の概略図である。
【図１３】本実施の形態１によるｎＬＤＭＯＳデバイスの第３変形例の基本構造を説明する要部平面の概略図である。
【図１４】（ａ）、（ｂ）、および（ｃ）は本実施の形態１によるｎＬＤＭＯＳデバイスの第４変形例のテラス絶縁膜を説明する要部平面図である。
【図１５】本発明の実施の形態１による半導体装置の製造工程を示す半導体装置の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の図１５と同じ箇所の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の図１５と同じ箇所の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の図１５と同じ箇所の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の図１５と同じ箇所の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の図１５と同じ箇所の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の図１５と同じ箇所の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の図１５と同じ箇所の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の図１５と同じ箇所の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の図１５と同じ箇所の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の図１５と同じ箇所の要部断面図である。
【図２６】本発明の実施の形態２によるｎＬＤＭＯＳデバイスの基本構造を説明する要部平面の概略図である。
【図２７】本発明の実施の形態２によるｎＬＤＭＯＳデバイスの要部平面図である。
【図２８】図２７のIIａ−IIａ線に沿った要部断面図である。
【図２９】（ａ）および（ｂ）は図２７のIIｂ−IIｂ線に沿った要部断面図である。
【図３０】本発明の実施の形態２によるｎＬＤＭＯＳデバイスの第１変形例の基本構造を説明する要部平面の概略図である。
【図３１】本発明の実施の形態３による完全分離型ｎＬＤＭＯＳデバイスの要部平面図である。
【図３２】図３１のIIIａ−IIIａ線に沿った要部断面図である。
【図３３】図３１のIIIｂ−IIIｂ線に沿った要部断面図である。
【図３４】本発明の実施の形態４による高耐圧ｐＭＩＳの基本構造を説明する要部平面の概略図である。
【図３５】本発明の実施の形態４による高耐圧ｐＭＩＳの要部平面図である。
【図３６】図３５のIVａ−IVａ線に沿った要部断面図である。
【図３７】図３５のIVｂ−IVｂ線に沿った要部断面図である。
【図３８】本発明の実施の形態５による高耐圧ショットキーバリアダイオードの要部平面図である。
【図３９】図３８のV−V線に沿った要部断面図である。
【図４０】本発明の実施の形態６による高耐圧容量の要部平面図である。
【図４１】図４０のVI−VI線に沿った要部断面図である。
【図４２】本発明の実施の形態７によるキャパシタドープ容量の要部平面図である。
【図４３】図４２のVIIａ−VIIａ線に沿った要部断面図である。
【図４４】図４２のVIIｂ−VIIｂ線に沿った要部断面図である。
【図４５】本発明の実施の形態８によるｎｐｎバイポーラ型高耐圧ＥＳＤ（静電破壊）保護素子の要部平面図である。
【図４６】図４５のVIIIａ−VIIIａ線に沿った要部断面図である。
【図４７】図４５のVIIIｂ−VIIIｂ線に沿った要部断面図である。
【図４８】本願発明に先立って、本発明者らが検討したＳＴＩをテラス絶縁膜に適用したＬＤＭＯＳデバイスの線形動作領域における電子電流分布のシミュレーション結果の一例である。
【図４９】本願発明に先立って、本発明者らが検討したＳＴＩをテラス絶縁膜に適用したＬＤＭＯＳデバイスの静特性波形（ドレイン電流（Ｉｄｓ）−ドレイン電圧（Ｖｄｓ）特性）のシミュレーション結果の一例である。実線はセルピッチが３．１μｍのＬＤＭＯＳデバイスの静特性波形、点線はセルピッチが５μｍのＬＤＭＯＳデバイスの静特性波形である。
【図５０】本願発明に先立って、本発明者らが検討したＳＴＩをテラス絶縁膜に適用したＬＤＭＯＳデバイスの飽和動作領域（ドレイン領域の最大定格電圧は２０Ｖで、かつゲート電極の実動作電圧は５Ｖ）における電流分布のシミュレーション結果の他の例である。
【図５１】（ａ）および（ｂ）は、それぞれ本願発明に先立って、本発明者らが検討した第１および第２ｎＬＤＭＯＳデバイスの基本構造を説明する要部平面の概略図である。
【図５２】本願発明に先立って、本発明者らが検討した第１ｎＬＤＭＯＳデバイスの要部平面図である。
【図５３】図５２のＡ−Ａ線に沿った要部断面図である。
【図５４】図５２のＢ−Ｂ線に沿った要部断面図である。
【発明を実施するための形態】
【００３３】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００３４】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００３５】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。また、ｎチャネル型のＬＤＭＯＳデバイスをｎＬＤＭＯＳデバイスと略す。
【００３６】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００３７】
（実施の形態１）
図１に、本実施の形態１による半導体装置の機能ブロック図を示す。
【００３８】
半導体装置は、ハードディスクドライブ（Hard Disk Drive）に用いられるパワーＩＣ（Integrated Circuit）であり、例えばロジック（Logic）制御回路ブロック、パワー（Power）回路ブロック、アナログ（analog）回路ブロック、ロジック用内部電源Ｃ５、およびアナログ用内部電源Ｃ６などにより構成されている。さらに、ロジック制御回路ブロックには、例えばロジック制御回路部Ｃ１およびＩ／Ｏバッファー（Input/Output Buffer）回路部Ｃ２などがある。また、パワー回路ブロックには、例えばスピンドル用ドライバー（Spindle Driver）Ｃ３ａ、ボイス・コイル・モータ用ドライバー（Voice Coil Motor Driver）Ｃ３ｂ、パワースイッチ（Power Switch）Ｃ３ｃ、プリアンプ（Preamplifier）用負電位電源Ｃ３ｄ、およびマイクロアクチュエータ用ドライバー（Micro Actuator Driver）Ｃ３ｅなどがある。また、アナログ回路ブロックには、例えばブースター昇圧回路Ｃ４ａ、電流センサＣ４ｂ、および電圧モニタＣ４ｃなどがある。
【００３９】
ロジック制御回路部Ｃ１には、例えば１．５Ｖで動作するＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスなどが形成されている。
【００４０】
Ｉ／Ｏバッファー回路部Ｃ２には、例えば６Ｖで動作するＣＭＯＳデバイスなどが形成されている。
【００４１】
パワー回路ブロックに搭載されたスピンドル用ドライバーＣ３ａ、ボイス・コイル・モータ用ドライバーＣ３ｂ、およびパワースイッチＣ３ｃには、例えばｎＬＤＭＯＳデバイスまたはショットキーバリアダイオード（Schottky Barrier Diode）などが形成されており、プリアンプ用負電位電源Ｃ３ｄおよびマイクロアクチュエータ用ドライバーＣ３ｅには、例えば完全分離型（Full-Isolation型）ｎＬＤＭＯＳデバイスなどが形成されている。
【００４２】
アナログ回路ブロックには、例えば６Ｖで動作するＣＭＯＳデバイス、高耐圧ｐＭＩＳ、容量素子（テラス絶縁膜を容量絶縁膜とする容量素子（以下、高耐圧容量という）およびＣＭＯＳデバイスのゲート絶縁膜と同一層の絶縁膜を容量絶縁膜とする容量素子（以下、キャパシタドープ容量という））、抵抗素子、バイポーラトランジスタなどが形成されている。
【００４３】
＜半導体装置を構成する種々の回路素子の断面構造＞
図２に、本実施の形態１による半導体装置の要部断面図を示し、図３（ａ）および（ｂ）に、それぞれ本実施の形態１によるパワー回路ブロックに形成されたｎＬＤＭＯＳデバイスの要部平面図および同図（ａ）のI−I線に沿った要部断面図を示す。図２には、ロジック制御回路部Ｃ１などに形成され、例えば１．５Ｖで動作するＣＭＯＳデバイス（以下、低電圧動作ＣＭＯＳデバイスという）、Ｉ／Ｏバッファー回路部Ｃ２およびアナログ回路ブロックなどに形成され、例えば６Ｖで動作するＣＭＯＳデバイス（以下、高電圧動作ＣＭＯＳデバイスという）、パワー回路ブロックに形成されたｎＬＤＭＯＳデバイス、およびアナログ回路ブロックに形成された高耐圧ｐＭＩＳのみを示しており、他の素子は省略する。また、図２には、低電圧動作ＣＭＯＳデバイス、高電圧動作ＣＭＯＳデバイス、ｎＬＤＭＯＳデバイス、および高耐圧ｐＭＩＳのチャネル方向に沿った要部断面図を示している。
【００４４】
低電圧動作ＣＭＯＳデバイス、高電圧動作ＣＭＯＳデバイス、ｎＬＤＭＯＳデバイス、および高耐圧ｐＭＩＳなどの複数の回路素子は、同一の基板ＳＵＢの主面に形成されている。基板ＳＵＢはｐ型の単結晶シリコンからなる半導体基板Ｐｓｕｂと、半導体基板Ｐｓｕｂ上に形成されたｐ型エピタキシャル層（ｐ型半導体層）ＰＥｐｉとから構成される。さらに、ｐ型エピタキシャル層ＰＥｐｉ上にはｎ型埋め込み層ＮＢＬを介してｎ型エピタキシャル層（ｎ型半導体層）ＮＥｐｉが形成されている。
【００４５】
各々の回路素子はｎ型エピタキシャル層ＮＥｐｉに形成される。各々の回路素子が形成される領域のｎ型エピタキシャル層ＮＥｐｉの周囲（側面および底面）には、ｎ型エピタキシャル層ＮＥｐｉの主面に形成されたＳＴＩからなる素子分離部ＳＳと、素子分離部ＳＳ下のｎ型エピタキシャル層ＮＥｐｉに形成されたｐ型接合分離部Ｐｉｓｏと、ｐ型接合分離部Ｐｉｓｏ下のｐ型エピタキシャル層ＰＥｐｉに形成されたｐ型埋め込み層ＰＢＬと、ｎ型埋め込み層ＮＢＬとが形成されている。すなわち、各々の回路素子が形成される領域は、素子分離部ＳＳ、ｐ型接合分離部Ｐｉｓｏ、ｐ型埋め込み層ＰＢＬ、およびｎ型埋め込み層ＮＢＬにより囲まれて、隣接する他の回路素子が形成される領域と電気的に分離されている。素子分離部ＳＳは、ｎ型エピタキシャル層ＮＥｐｉに形成される各々の回路素子間の干渉を防止する機能を有しており、例えばｎ型エピタキシャル層ＮＥｐｉに溝を形成し、この溝の内部に絶縁膜を埋め込むＳＴＩ法によって形成される。なお、素子分離部ＳＳ（ＳＴＩ）の深さは２５０〜３５０ｎｍ程度である。
【００４６】
まず、ｎＬＤＭＯＳデバイスの構成について、詳細に説明する。
【００４７】
ｎＬＤＭＯＳデバイスは、例えば２０Ｖ用の高耐圧デバイスである。図２および図３に示すように、ｎＬＤＭＯＳデバイス形成領域のｎ型エピタキシャル層ＮＥｐｉの主面にはｎ型ウェルＮＶが形成されている。ｎ型ウェルＮＶにはリン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が導入されている。
【００４８】
ｎ型ウェルＮＶが形成されたｎ型エピタキシャル層ＮＥｐｉの主面には、ゲート絶縁膜１３が形成されている。このゲート絶縁膜１３は、例えば酸化シリコンからなり、その厚さは、例えば１３.５ｎｍ程度である。また、ゲート絶縁膜１３のドレイン領域Ｄ側には、ＬＯＣＯＳからなるテラス絶縁膜ＳＬが形成されている。このテラス絶縁膜ＳＬは、ＳＴＩからなる素子分離部ＳＳよりも薄く形成され、その厚さは、例えば７０〜２００ｎｍで形成され、好適には７０〜１００ｎｍ程度である。ゲート絶縁膜１３のソース領域Ｓ側には、上記テラス絶縁膜ＳＬは形成されていない。
【００４９】
ゲート絶縁膜１３上には、ゲート電極１５ｄが形成されている。このゲート電極１５ｄは、例えば多結晶シリコンからなり、その厚さは、例えば２５０ｎｍ程度である。また、ゲート電極１５ｄのドレイン領域Ｄ側の端部はテラス絶縁膜ＳＬ上に乗り上げている。このように、テラス絶縁膜ＳＬを用いてドレイン領域Ｄ側のゲート電極１５ｄを持ち上げた構造とすることにより、ゲート電極１５ｄとｎＬＤＭＯＳデバイスのドレイン領域Ｄとの間の電界を緩和することができる。さらに、ゲート電極１５ｄ上には、シリサイド膜１６が形成されている。このシリサイド膜１６は、例えばコバルトシリサイド膜、ニッケルシリサイド膜、またはプラチナシリサイド膜である。
【００５０】
ゲート電極１５ｄおよびゲート絶縁膜１３の積層膜の両側の側壁には、サイドウォール１７が形成されている。
【００５１】
ｎＬＤＭＯＳデバイスは、ｎ型拡張（extension）領域およびｎ型拡散領域により構成されるＬＤＤ（Lightly Doped Drain）構造のソース領域Ｓを有している。ソース領域Ｓ側のサイドウォール１７の直下に、ｎ型拡張（extension）領域が形成されており、このｎ型拡張（extension）領域の外側にｎ型拡散領域が形成されている。ｎ型拡張（extension）領域およびｎ型拡散領域にはＰまたはＡｓなどのｎ型不純物が導入されているが、ｎ型拡散領域にはｎ型拡張（extension）領域に比べて高濃度にｎ型不純物が導入されている。ｎ型拡張（extension）領域を設けることにより、高温動作、または高温および高電圧動作におけるｎＬＤＭＯＳデバイスのしきい値電圧の変動を抑制することができる。
【００５２】
また、ソース領域Ｓはｐ型ウェルＨＰＷにより囲まれている。このｐ型ウェルＨＰＷはゲート電極１５ｄ下に拡散して、ゲート電極１５ｄ下の一部領域にも形成されている。２０Ｖ用のｎＬＤＭＯＳデバイスでは、ｎ型ウェルＮＶとｐ型ウェルＨＰＷとの接合部において耐圧が決まることから、ｎ型ウェルＮＶの不純物濃度は、ソース領域Ｓを構成するｎ型拡張（extension）領域およびｎ型拡散領域の不純物濃度よりも低く設定されている。
【００５３】
さらに、ソース領域Ｓの中央部には、ｐ型バックゲート層ＢＧが形成されている。このｐ型バックゲート層ＢＧは、ソース領域Ｓの一部を構成するｎ型拡散領域と接触している。ｐ型バックゲート層ＢＧを設けることにより、ｐ型ウェルＨＰＷの電位固定を強固なものとすることができて、寄生ｎｐｎ（ｎ型ウェルＮＶ−ｐ型ウェルＨＰＷ−ソース領域Ｓ（ｎ型拡散領域））動作によるオン耐圧低下を防止することができる。
【００５４】
ソース領域Ｓおよびｐ型バックゲート層ＢＧの表面には、ゲート電極１５ｄ上に形成されたシリサイド膜１６と同じ工程で形成されるシリサイド膜１６が形成されている。
【００５５】
ｎＬＤＭＯＳデバイスは、ｎ型拡散領域により構成されるドレイン領域Ｄを有している。ｎ型拡散領域にはＰまたはＡｓなどのｎ型不純物が導入されおり、ソース領域Ｓの一部を構成するｎ型拡散領域と同じ工程で形成することができる。
【００５６】
また、ドレイン領域Ｄは、ｎ型ウェルＮＷに囲まれている。ドレイン領域Ｄ側のゲート電極１５ｄの端部が乗り上げているテラス絶縁膜ＳＬの直下には、ｎ型ウェルＮＶが形成されている。ｎ型ウェルＮＶとドレイン領域Ｄとが直接に接合すると、高電流および高電圧動作において、電流および電界がｎ型ウェルＮＶとドレイン領域Ｄとの接合部に集中してホットスポットが形成されてｎＬＤＭＯＳデバイスが破壊され易くなる。そこで、これを防止する緩和層として、ｎ型ウェルＮＶとドレイン領域Ｄ（ｎ型拡散領域）との間にｎ型ウェルＮＷを形成する。
【００５７】
ドレイン領域Ｄの表面には、ゲート電極１５ｄ上に形成されたシリサイド膜１６と同じ工程で形成されるシリサイド膜１６が形成されている。
【００５８】
また、ｎＬＤＭＯＳデバイスは、層間絶縁膜Ｌｉｓｏにより覆われている。この層間絶縁膜Ｌｉｓｏには、例えばソース領域Ｓ、ｐ型バックゲート層ＢＧ、およびドレイン領域Ｄなどに達する複数の接続孔ＣＴが形成されている。さらに、複数の接続孔ＣＴの内部に埋め込まれた導電材料からなるプラグＰＬを介して、例えばソース領域Ｓ、ｐ型バックゲート層ＢＧ、およびドレイン領域Ｄなどと電気的に接続する配線層ＭＬが形成されている。
【００５９】
次に、高耐圧ｐＭＩＳの構成について、詳細に説明する。
【００６０】
高耐圧ｐＭＩＳは、例えば２０Ｖ用の高耐圧デバイスである。図２に示すように、高耐圧ｐＭＩＳ形成領域のｎ型エピタキシャル層ＮＥｐｉの主面には、ゲート絶縁膜２８が形成されている。このゲート絶縁膜２８は、例えば酸化シリコンからなり、その厚さは、例えば１３.５ｎｍ程度である。また、ゲート絶縁膜２８のドレイン領域Ｄ２側には、ＳＴＩからなるテラス絶縁膜ＳＬが形成されている。ゲート絶縁膜２８のソース領域Ｓ２側には、上記テラス絶縁膜ＳＬは形成されていない。
【００６１】
ゲート絶縁膜２８上には、ゲート電極１５ｈが形成されている。このゲート電極１５ｈは、例えば多結晶シリコンからなり、その厚さは、例えば２５０ｎｍ程度である。また、ゲート電極１５ｈのドレイン領域Ｄ２側の端部はテラス絶縁膜ＳＬ上に乗り上げている。このように、テラス絶縁膜ＳＬを用いてドレイン領域Ｄ２側のゲート電極１５ｈを持ち上げた構造とすることにより、ゲート電極１５ｈと高耐圧ｐＭＩＳのドレイン領域Ｄ２との間の電界を緩和することができる。さらに、ゲート電極１５ｈ上には、シリサイド膜１６が形成されている。このシリサイド膜１６は、例えばコバルトシリサイド膜、ニッケルシリサイド膜、またはプラチナシリサイド膜である。
【００６２】
ゲート電極１５ｈおよびゲート絶縁膜２８の積層膜の両側の側壁には、サイドウォール１７が形成されている。
【００６３】
高耐圧ｐＭＩＳは、ｐ型拡張（extension）領域およびｐ型拡散領域により構成されるソース領域Ｓ２を有している。ソース領域Ｓ２側のサイドウォール１７の直下に、ｐ型拡張（extension）領域が形成されており、ｐ型拡張（extension）領域の外側にｐ型拡散領域が形成されている。ｐ型拡張（extension）領域およびｐ型拡散領域にはボロン（Ｂ）などのｐ型不純物が導入されている。また、ソース領域Ｓ２を構成するｐ型拡張（extension）領域およびｐ型拡散領域は、ｎ型ウェルＨＮＷにより囲まれている。このｎ型ウェルＨＮＷはゲート電極１５ｈ下に拡散して、ゲート電極１５ｈ下の一部領域にも形成されている。ｎ型ウェルＨＭＷの不純物濃度は、ソース領域Ｓ２を構成するｐ型拡散領域の不純物濃度よりも低く設定されている。
【００６４】
ソース領域Ｓ２の表面には、ゲート電極１５ｈ上に形成されたシリサイド膜１６と同じ工程で形成されるシリサイド膜１６が形成されている。
【００６５】
また、高耐圧ｐＭＩＳは、ｐ型拡散領域ＰＶおよびｐ型拡散領域３３により構成されるドレイン領域Ｄ２を有している。ｐ型拡散領域ＰＶは、テラス絶縁膜ＳＬの周囲（側面および底面）を囲むように形成されている。また、テラス絶縁膜ＳＬを介してゲート電極１５ｈと反対側にｐ型拡散領域３３が形成されており、このｐ型拡散領域３３の周囲（側面および底面）はｐ型拡散領域ＰＶに囲まれている。ｐ型拡散領域ＰＶおよびｐ型拡散領域３３にはＢなどのｐ型不純物が導入されおり、ｐ型拡散領域３３の不純物濃度は、ソース領域Ｓ２の一部を構成するｐ型拡散領域の不純物濃度と同じであるが、ｐ型拡散領域ＰＶの不純物濃度は、ソース領域Ｓ２を構成するｐ型拡散領域の不純物濃度よりも低く設定されている。
【００６６】
ドレイン領域Ｄ２の一部を構成するｐ型拡散領域３３の表面には、ゲート電極１５ｈ上に形成されたシリサイド膜１６と同じ工程で形成されるシリサイド膜１６が形成されている。
【００６７】
高耐圧ｐＭＩＳは、層間絶縁膜Ｌｉｓｏにより覆われている。この層間絶縁膜Ｌｉｓｏには、例えばソース領域Ｓ２およびドレイン領域Ｄ２の一部を構成するｐ型拡散領域３３などに達する複数の接続孔ＣＴが形成されている。さらに、複数の接続孔ＣＴの内部に埋め込まれた導電材料からなるプラグＰＬを介して、例えばソース領域Ｓ２およびドレイン領域Ｄ２の一部を構成するｐ型拡散領域３３などと電気的に接続する配線層ＭＬが形成されている。
【００６８】
次に、低電圧動作ＣＭＯＳデバイスの構成について、詳細に説明する。
【００６９】
低電圧動作ＣＭＯＳデバイスは、図２に示すように、ｎ型エピタキシャル層ＮＥｐｉに形成された低電圧用ｎＭＩＳと低電圧用ｐＭＩＳとから構成される。低電圧用ｎＭＩＳ形成領域のｎ型エピタキシャル層ＮＥｐｉの主面にはｐ型ウェルＰＷが形成されており、低電圧用ｐＭＩＳ形成領域のｎ型エピタキシャル層ＮＥｐｉの主面にはｎ型ウェルＮＷが形成されている。ｐ型ウェルＰＷにはＢなどのｐ型不純物が導入されており、ｎ型ウェルＮＷにはＰまたはＡｓなどのｎ型不純物が導入されている。
【００７０】
続いて、低電圧用ｎＭＩＳの構成について説明する。
【００７１】
低電圧用ｎＭＩＳ形成領域のｎ型エピタキシャル層ＮＥｐｉの主面に形成されたｐ型ウェルＰＷ上には、ゲート絶縁膜３６が形成されている。このゲート絶縁膜３６は、例えば酸化シリコンからなり、その厚さは、例えば３.７ｎｍ程度である。ゲート絶縁膜３６上には、ゲート電極１５ｎが形成されている。このゲート電極１５ｎは、例えば多結晶シリコンからなり、その厚さは、例えば２５０ｎｍ程度である。さらに、ゲート電極１５ｎ上には、シリサイド膜１６が形成されている。このシリサイド膜１６は、例えばコバルトシリサイド膜、ニッケルシリサイド膜、またはプラチナシリサイド膜である。
【００７２】
ゲート電極１５ｎおよびゲート絶縁膜３６の積層膜の両側の側壁には、サイドウォール１７が形成されている。このサイドウォール１７の直下のｐ型ウェルＰＷには、ｎ型拡張（extension）領域が形成されており、このｎ型拡張（extension）領域の外側にはｎ型拡散領域が形成されている。ｎ型拡張（extension）領域およびｎ型拡散領域にはＰまたはＡｓなどのｎ型不純物が導入されており、ｎ型拡散領域にはｎ型拡張（extension）領域に比べて高濃度にｎ型不純物が導入されている。ｎ型拡張（extension）領域およびｎ型拡散領域によって、ＬＤＤ構造を有する低電圧用ｎＭＩＳのソース・ドレイン領域ＳＤが形成される。図示はしていないが、ゲート電極１５ｎ直下のｐ型ウェルＰＷには、低電圧用ｎＭＩＳのしきい値を調整するための不純物を導入したチャネル領域が形成されている。
【００７３】
ソース・ドレイン領域ＳＤの表面には、ゲート電極１５ｎ上に形成されたシリサイド膜１６と同じ工程で形成されるシリサイド膜１６が形成されている。
【００７４】
続いて、低電圧用ｐＭＩＳの構成について説明する。
【００７５】
低電圧用ｐＭＩＳ形成領域のｎ型エピタキシャル層ＮＥｐｉの主面に形成されたｎ型ウェルＮＷ上には、ゲート絶縁膜３６が形成されている。このゲート絶縁膜３６は、例えば酸化シリコンからなり、その厚さは、例えば３.７ｎｍ程度である。ゲート絶縁膜３６上には、ゲート電極１５ｐが形成されている。このゲート電極１５ｐは、例えば多結晶シリコンからなり、その厚さは、例えば２５０ｎｍ程度である。さらに、ゲート電極１５ｐ上には、シリサイド膜１６が形成されている。このシリサイド膜１６は、前述した低電圧用ｎＭＩＳのシリサイド膜１６と同じ構成である。
【００７６】
ゲート電極１５ｐおよびゲート絶縁膜３６の積層膜の両側の側壁には、サイドウォール１７が形成されている。このサイドウォール１７の直下のｎ型ウェルＮＷには、半導体領域であるｐ型拡張（extension）領域が形成されており、このｐ型拡張（extension）領域の外側にはｐ型拡散領域が形成されている。ｐ型拡張（extension）領域およびｐ型拡散領域にはＢなどのｐ型不純物が導入されており、ｐ型拡散領域にはｐ型拡張（extension）領域に比べて高濃度にｐ型不純物が導入されている。ｐ型拡張（extension）領域およびｐ型拡散領域によって、ＬＤＤ構造を有する低電圧用ｐＭＩＳのソース・ドレイン領域ＳＤが形成される。図示はしていないが、ゲート電極１５ｐ直下のｎ型ウェルＮＷには、低電圧用ｐＭＩＳのしきい値を調整するための不純物を導入したチャネル領域が形成されている。
【００７７】
ソース・ドレイン領域ＳＤの表面には、ゲート電極１５ｐ上に形成されたシリサイド膜１６と同じ工程で形成されるシリサイド膜１６が形成されている。
【００７８】
低電圧動作ＣＭＯＳデバイスは、層間絶縁膜Ｌｉｓｏにより覆われている。この層間絶縁膜Ｌｉｓｏには、低電圧用ｎＭＩＳのソース・ドレイン領域ＳＤまたは低電圧用ｐＭＩＳのソース・ドレイン領域ＳＤなどに達する複数の接続孔ＣＴが形成されている。さらに、複数の接続孔ＣＴの内部に埋め込まれた導電材料からなるプラグＰＬを介して、例えば低電圧用ｎＭＩＳのソース・ドレイン領域ＳＤおよび低電圧用ｐＭＩＳのソース・ドレイン領域ＳＤなどと電気的に接続する配線層ＭＬが形成されている。
【００７９】
次に、高電圧動作ＣＭＯＳデバイスの構成について、詳細に説明する。
【００８０】
高電圧動作ＣＭＯＳデバイスは、図２に示すように、ｎ型エピタキシャル層ＮＥｐｉに形成された高電圧用ｎＭＩＳと高電圧用ｐＭＩＳとから構成される。高電圧用ｎＭＩＳ形成領域のｎ型エピタキシャル層ＮＥｐｉの主面にはｐ型ウェルＨＰＷが形成されており、高電圧用ｐＭＩＳ形成領域のｎ型エピタキシャル層ＮＥｐｉの主面にはｎ型ウェルＨＮＷが形成されている。ｐ型ウェルＨＰＷにはＢなどのｐ型不純物が導入されており、ｎ型ウェルＨＮＷにはＰまたはＡｓなどのｎ型不純物が導入されている。
【００８１】
高電圧用ｎＭＩＳの構成は、前述した低電圧用ｎＭＩＳの構成と同じであるが、高電圧用ｎＭＩＳのゲート絶縁膜４３の厚さが、低電圧用ｎＭＩＳのゲート絶縁膜３６の厚さよりも厚く形成されている。ゲート絶縁膜４３の厚さは、例えば１３.５ｎｍ程度である。また、高電圧用ｎＭＩＳのｎ型拡張（extension）領域の不純物濃度が、低電圧用ｎＭＩＳのｎ型拡張（extension）領域の不純物濃度よりも低く形成されている。
【００８２】
また、高電圧用ｐＭＩＳの構成も、前述した低電圧用ｐＭＩＳの構成と同じであるが、高電圧用ｐＭＩＳのゲート絶縁膜４３の厚さが、低電圧用ｐＭＩＳのゲート絶縁膜３６の厚さよりも厚く形成されている。ゲート絶縁膜４３の厚さは、例えば１３.５ｎｍ程度である。また、高電圧用ｐＭＩＳのｐ型拡張（extension）領域の不純物濃度が、低電圧用ｐＭＩＳのｐ型拡張（extension）領域の不純物濃度よりも低く形成されている。
【００８３】
また、高電圧動作ＣＭＯＳデバイスは、層間絶縁膜Ｌｉｓｏにより覆われている。この層間絶縁膜Ｌｉｓｏには、高電圧用ｎＭＩＳのソース・ドレイン領域ＳＤおよび高電圧用ｐＭＩＳのソース・ドレイン領域ＳＤなどに達する複数の接続孔ＣＴが形成されている。さらに、複数の接続孔ＣＴの内部に埋め込まれた導電材料からなるプラグＰＬを介して、例えば高電圧用ｎＭＩＳのソース・ドレイン領域ＳＤまたは高電圧用ｐＭＩＳのソース・ドレイン領域ＳＤなどと電気的に接続する配線層ＭＬが形成されている。
【００８４】
ｎＬＤＭＯＳデバイス、高耐圧ｐＭＩＳ、低電圧動作ＣＭＯＳデバイス、および高電圧動作ＣＭＯＳデバイスに形成された配線層ＭＬの上層には、さらに層間絶縁膜を介して配線層ＭＬ２、ＭＬ３が形成されている。
【００８５】
＜ｎＬＤＭＯＳデバイスの基本構造＞
次に、本実施の形態１によるテラス絶縁膜にＬＯＣＯＳを適用したｎＬＤＭＯＳデバイスの構造および特性について以下に詳細に説明する。
【００８６】
１．ｎＬＤＭＯＳデバイスのオン抵抗について
本実施の形態１によるＬＯＣＯＳをテラス絶縁膜に適用したｎＬＤＭＯＳデバイスの線形動作領域における電子電流分布のシミュレーション結果の一例を図４に示す。図中、符号１００はシリコン（Ｓｉ）基板、符号１０１はテラス絶縁膜、符号１０２はゲート電極、符号１０３はゲート絶縁膜、符号１０４はドレイン領域、符号１０５はソース領域である。セルピッチ（ソース領域の中央部とドレイン領域の中央部との距離）は３．１μｍである。
【００８７】
図４に示すように、テラス絶縁膜にＬＯＣＯＳを用いた場合は、テラス絶縁膜にＳＴＩを用いた場合（前述の図４８参照）よりも、電流が流れる領域が広くなり、電流経路が広がっていることが分かる。電流経路が広がったことにより、オン抵抗を低減することができる。図４に示すシミュレーション結果からは、１２ｍΩ・ｍｍ２のオン抵抗が得られた。
【００８８】
このように、テラス絶縁膜をＬＯＣＯＳで構成することにより、前述した課題１（オン抵抗の増加）を解決することができる。
【００８９】
なお、テラス絶縁膜ＳＬ（ＬＯＣＯＳ）の厚さは、素子分離部ＳＳ（ＳＴＩ）が形成された溝の深さよりも小さい厚さである。
【００９０】
２．ｎＬＤＭＯＳデバイスのオン耐圧について
本実施の形態１によるＬＯＣＯＳをテラス絶縁膜に適用したｎＬＤＭＯＳデバイスの静特性波形（ドレイン電流（Ｉｄｓ）−ドレイン電圧（Ｖｄｓ）特性）のシミュレーション結果の一例を図５に示す。セルピッチ（ソース領域の中央部とドレイン領域の中央部との距離）は３．１μｍである。
【００９１】
図５に示すように、テラス絶縁膜にＬＯＣＯＳを用いたｎＬＤＭＯＳデバイスでは、テラス絶縁膜にＳＴＩを用いたｎＬＤＭＯＳデバイスよりも、線形領域の傾きであるチャネルコンダクタンス（ｇ）が大きく、前述した説明の通りオン抵抗は低減している。また擬似飽和特性が解消され、線形領域から飽和領域への遷移が明瞭となっている。さらにドレイン高電圧領域でのドレイン電流の持ち上がりが、テラス絶縁膜にＳＴＩを用いたｎＬＤＭＯＳデバイスよりも小さい。これらは全てテラス絶縁膜をＬＯＣＯＳで構成することにより、電流集中が緩和されてインパクトイオン化が抑制されたこと、そしてその結果アバランシェ電流が低減したことによるものと考えられる。従って、テラス絶縁膜にＬＯＣＯＳを用いることにより、セルピッチが５μｍよりも短いｎＬＤＭＯＳデバイスにおいても、所望するオン耐圧が得られて、スイッチング性能の劣化を防止することができる。
【００９２】
このように、テラス絶縁膜をＬＯＣＯＳで構成することにより、前述した課題２（オン耐圧の低下）を解決することができる。
【００９３】
３．ｎＬＤＭＯＳデバイスのオフ耐圧（テラス絶縁膜の断面構造）について
本実施の形態１によるテラス絶縁膜の要部断面の拡大図を図６に示す。図６（ａ）はリセス形状ではないテラス絶縁膜の要部断面図、図６（ｂ）はリセス形状であるテラス絶縁膜の要部断面図である。
【００９４】
ｎＬＤＭＯＳデバイスのオン抵抗およびオン耐圧は、前述したようにテラス絶縁膜をＬＯＣＯＳで構成することにより改善されることが分かった。しかし、テラス絶縁膜の厚さを過度に薄く設定すると、ｎＬＤＭＯＳデバイスのドレイン領域とソース領域との間のオフ耐圧（ゲート電極とソース領域とは短絡）が低下する。よって、テラス絶縁膜の厚さは、必要とされる耐圧に応じて決める必要がある。本発明者らが検討したところ、テラス絶縁膜の厚さが７０ｎｍを超えると２５Ｖ以上のオフ耐圧が得られた。このことから、例えば２０Ｖ用のｎＬＤＭＯＳデバイスでは、テラス絶縁膜の厚さは１００ｎｍ程度とすれば良いことが分かる。すなわち、本実施の形態１によるテラス絶縁膜ＳＬ（ＬＯＣＯＳ）の厚さは７０〜２００ｎｍ程度とし、好適には７０〜１００ｎｍ程度である。
【００９５】
しかしながら、図６（ｂ）に示すように、テラス絶縁膜ＳＬの一部が、テラス絶縁膜ＳＬの主面がｎ型エピタキシャル層ＮＥｐｉの主面から落ち込むリセス形状になると、テラス絶縁膜ＳＬの端部近傍のｎ型エピタキシャル層ＮＥｐｉにおいて著しく電界が強まり、インパクトイオンが増加する。これにより、ｎＬＤＭＯＳデバイスのオフ耐圧が低下する。
【００９６】
そこで、本実施の形態１によるｎＬＤＭＯＳデバイスでは、図６（ａ）に示すように、リセス形状ではないＬＯＣＯＳからなるテラス絶縁膜ＳＬを用いる。これにより、オフ耐圧の低下を防止することができる。
【００９７】
４．ｎＬＤＭＯＳデバイスの全体の平面レイアウトについて
本実施の形態１によるＬＤＭＯＳデバイスの構造を図７〜図１０を用いて説明する。図７はｎＬＤＭＯＳデバイスの基本構造を説明する要部平面の概略図、図８はｎＬＤＭＯＳデバイスの要部平面図、図９は図８のIａ−Iａ線に沿った要部断面図、図１０（ａ）、（ｂ）、および（ｃ）は図８のIｂ−Iｂ線に沿った要部断面図である。
【００９８】
図７に示すように、複数のｎＬＤＭＯＳデバイスは素子分離部ＳＳに囲まれた活性領域に形成されている。ｎＬＤＭＯＳデバイスは、第１方向（図中のＹ方向：チャネル幅方向）に沿って形成されたソース領域Ｓと、ソース領域Ｓから所定の距離（チャネル長）を空けて、ソース領域Ｓの周辺に形成されたテラス絶縁膜ＳＬと、テラス絶縁膜ＳＬを介してソース領域Ｓの両側に、テラス絶縁膜ＳＬの周辺に形成されたドレイン領域Ｄと、テラス絶縁膜ＳＬ上に一部乗り上げて、ソース領域Ｓとドレイン領域Ｄとの間に形成されたゲート電極Ｇ（図７では点線で示す）とから構成されている。
【００９９】
さらに、ｎＬＤＭＯＳデバイスに形成されたテラス絶縁膜ＳＬは、ソース領域Ｓの周辺を囲む閉ループ構造となっており、かつ複数のｎＬＤＭＯＳデバイスが形成された活性領域にはＳＴＩは形成されておらず、テラス絶縁膜ＳＬと素子分離部ＳＳとが分離されている。また、テラス絶縁膜ＳＬはＬＯＣＯＳからなり、素子分離部はＳＴＩからなり、両者の構造は異なっている。
【０１００】
さらに、複数のｎＬＤＭＯＳデバイスが形成された活性領域の最外周には、ドレイン領域Ｄが形成されており、このドレイン領域Ｄはガードリングとして機能する。隣接するソース領域Ｓの間に形成された複数のドレイン領域Ｄと、活性領域の最外周に形成され、ガードリングとして機能するドレイン領域Ｄとは繋がっている。従って、平面視において、活性領域に形成された全てのドレイン領域Ｄは繋がっている。また、活性領域の最外周に形成され、ガードリングとして機能するドレイン領域Ｄの周辺に素子分離部ＳＳが形成されている。すなわち、第１方向および第１方向と直交する第２方向（図中のＸ方向：チャネル長方向）ともに活性領域の周辺に、ガードリングを介してＳＴＩからなる素子分離部ＳＳが形成されている。
【０１０１】
なお、図７には、ドレイン領域Ｄを共有する３つのｎＬＤＭＯＳデバイスを例示したが、これに限定されるものではない。
【０１０２】
図８、図９、および図１０（ａ）に、図７に示したｎＬＤＭＯＳデバイスの詳細な構造を示す。
【０１０３】
ｎＬＤＭＯＳデバイスは、基板ＳＵＢの主面にｎ型埋め込み層ＮＢＬを介して形成されたｎ型エピタキシャル層ＮＥｐｉに形成されている。また、ｎＬＤＭＯＳデバイスはＳＴＩからなる素子分離部ＳＳに囲まれた活性領域に形成されており、その活性領域のｎ型エピタキシャル層ＮＥｐｉにはｎ型ウェルＮＶが形成されている。
【０１０４】
ｎ型エピタキシャル層ＮＥｐｉの主面には、ゲート絶縁膜（図示は省略）を介してゲート電極Ｇが形成されている。ゲート電極Ｇは、例えば多結晶シリコンからなる。ゲート電極Ｇのドレイン領域Ｄ側には、ＬＯＣＯＳからなるテラス絶縁膜ＳＬが形成されており、このゲート電極Ｇのドレイン領域Ｄ側の端部はテラス絶縁膜ＳＬ上に乗り上げている。ゲート電極Ｇのソース領域Ｓ側には、上記テラス絶縁膜ＳＬは形成されていない。
【０１０５】
ｎ型エピタキシャル層ＮＥｐｉに形成されたｎ型半導体領域からなるソース領域Ｓは、ｐ型ウェルＨＰＷにより囲まれている。このｐ型ウェルＨＰＷはゲート電極Ｇ下にも拡散して、ゲート電極Ｇ下の一部のｎ型エピタキシャル層ＮＥｐｉにも形成されている。ｎ型ウェルＮＶの不純物濃度は、ソース領域Ｓを構成する半導体領域の不純物濃度よりも低く設定されている。さらに、ソース領域Ｓの中央部には、ｐ型バックゲート層ＢＧが形成されている。
【０１０６】
ｎ型エピタキシャル層ＮＥｐｉに形成されたｎ型半導体領域からなるドレイン領域Ｄは、ｎ型ウェルＮＷに囲まれている。
【０１０７】
複数のｎＬＤＭＯＳデバイスが形成された活性領域の最外周には、ガードリングとして機能するドレイン領域Ｄが形成されている。隣接するソース領域Ｓの間に形成された複数のドレイン領域Ｄと活性領域の最外周に形成され、ガードリングとして機能するドレイン領域Ｄとは平面視において繋がっている。さらに、活性領域の最外周に形成されたガードリングとして機能するドレイン領域Ｄの周辺には、ＳＴＩからなる素子分離部ＳＳが形成されているが、活性領域にはＳＴＩは形成されていない。
【０１０８】
複数のｎＬＤＭＯＳデバイスは、層間絶縁膜Ｌｉｓｏにより覆われている。この層間絶縁膜Ｌｉｓｏには、複数の接続孔ＣＴが形成されており、複数の接続孔ＣＴに埋め込まれたプラグＰＬを介して、配線層ＭＬがゲート電極Ｇ、ソース領域Ｓ、ドレイン領域Ｄ、およびｐ型バックゲート層ＢＧなどと電気的に接続されている。
【０１０９】
なお、図８、図９、および図１０（ａ）には、ドレイン領域Ｄを共有する４つのｎＬＤＭＯＳデバイスを例示したが、これに限定されるものではない。
【０１１０】
また、図１０（ａ）では、第１方向の端部において、ｐ型ウェルＨＰＷの端部がテラス絶縁膜ＳＬの下にも回り込んでいるが、必ずしもｐ型ウェルＨＰＷをこのような構成とする必要はない。例えば図１０（ｂ）に示すように、ｐ型ウェルＨＰＷの端部がゲート電極Ｇ下の活性領域に位置するようにｐ型ウェルＨＰＷを形成してもよい。または図１０（ｃ）に示すように、ｐ型ウェルＨＰＷの端部がゲート電極Ｇ下の活性領域に位置するように、ｐ型ウェルＨＰＷを形成し、ｐ型ウェルＨＰＷの端部とテラス絶縁膜ＳＬとの間のｎ型エピタキシャル層ＮＥｐｉにｐ型拡散領域ＰＶを形成してもよい。
【０１１１】
前述した図５１に示すように、従来のテラス絶縁膜ＳＬはＳＴＩからなり、ＳＴＩからなる素子分離部ＳＳと繋がっていた。そのため、前述した課題１（オン抵抗の増加）および課題２（オン耐圧の低下）に加えて、ＳＴＩの構造に起因して生じる結晶欠陥によるｎＬＤＭＯＳデバイスの信頼度の低下を生じる恐れがあった。
【０１１２】
しかし、本実施の形態１では、テラス絶縁膜ＳＬをＬＯＣＯＳにより構成し、素子分離部ＳＳをＳＴＩにより構成しているので、上記課題であるオン抵抗の増加およびオン耐圧の低下を防ぐことができる。
【０１１３】
さらに、テラス絶縁膜ＳＬと素子分離部ＳＳとを繋がずに、両者を完全に分離している。特に、図８および図１０に示されるように、ｎＬＤＭＯＳデバイスのゲート幅方向（Ｙ方向）において、テラス絶縁膜ＳＬと素子分離部ＳＳとを分離している。このため、活性領域にはＳＴＩを形成していないので、ｎＬＤＭＯＳデバイスの信頼度に及ぼす、ＳＴＩの構造に起因して生じる結晶欠陥の影響を低減することができる。また、複数のｎＬＤＭＯＳデバイスが形成された活性領域の最外周にドレイン領域Ｄと同電位のガードリングを設け、このガードリングを介して、活性領域の周辺に素子分離部ＳＳを形成している。これにより、複数のｎＬＤＭＯＳデバイスと素子分離部ＳＳとの間で生じる寄生ＭＯＳ動作を防止することができる。
【０１１４】
すなわち、テラス絶縁膜ＳＬと素子分離部ＳＳとを分離せずに形成してしまうと、テラス絶縁膜ＳＬの形成時における熱酸化工程によって、素子分離部ＳＳの端部から結晶欠陥が発生する恐れがある。そこで、本実施の形態１のように、テラス絶縁膜ＳＬと素子分離部ＳＳとを分離しているのである。また、ｎＬＤＭＯＳデバイスのゲート長方向（Ｘ方向）およびゲート幅方向（Ｙ方向）において、ｎＬＤＭＯＳデバイスのチャネル領域がテラス絶縁膜ＳＬに囲まれているので、仮に素子分離部ＳＳから結晶欠陥が発生しても、チャネル領域に欠陥が到達することが無い。よって、ｎＬＤＭＯＳデバイスの信頼性を向上させることができる。
【０１１５】
このように、複数のｎＬＤＭＯＳデバイスが形成された活性領域の最外周に、ドレイン領域Ｄと同電位のガードリングを介してＳＴＩからなる素子分離部ＳＳを形成することにより、前述した課題３（ＳＴＩの構造に起因して生じる結晶欠陥によるｎＬＤＭＯＳデバイスの信頼度の低下）を解決することができ、さらに、複数のｎＬＤＭＯＳデバイスと素子分離部ＳＳとの間で生じる寄生ＭＯＳ動作を防止することができる。
【０１１６】
また、図８に示されるように、ｎＬＤＭＯＳデバイスのゲート電極Ｇに対するプラグＰＬは、平面視において、テラス絶縁膜ＳＬの上に形成されている。この効果としては、仮にプラグＰＬがマスクずれ等によりゲート電極Ｇから外れた場所に形成された場合でも、テラス絶縁膜ＳＬ上であれば、プラグＰＬがドレイン領域Ｄまたはソース領域Ｓと短絡することを防ぐことができる。
【０１１７】
＜ｎＬＤＭＯＳデバイスの構造の変形例＞
本実施の形態１によるｎＬＤＭＯＳデバイスの第１変形例を図１１に示す。図１１はｎＬＤＭＯＳデバイスの第１変形例の基本構造を説明する要部平面の概略図である。
【０１１８】
第１変形例であるｎＬＤＭＯＳデバイスでは、平面視において、活性領域に形成された全てのゲート電極Ｇが繋がっており、また、平面視において、活性領域に形成された全てのテラス絶縁膜ＳＬが全て繋がっている。これにより、前述の図７に示したｎＬＤＭＯＳデバイスでは平面視において繋がっていた、隣接するソース領域Ｓの間に形成されたドレイン領域Ｄと、活性領域の最外周に形成されたガードリングとして機能するドレイン領域Ｄとが、第１変形例であるｎＬＤＭＯＳデバイスでは繋がっていない。
【０１１９】
すなわち、図１１に示すように、第１変形例であるｎＬＤＭＯＳデバイスは、第１方向に沿って形成されたソース領域Ｓと、ソース領域Ｓから所定の距離（チャネル長）を空けて、ソース領域Ｓの周辺に形成されたテラス絶縁膜ＳＬと、テラス絶縁膜ＳＬを介してソース領域Ｓと第２方向の両側に、第１方向に沿って形成されたドレイン領域Ｄと、テラス絶縁膜ＳＬ上に一部乗り上げて、ソース領域Ｓとドレイン領域Ｄとの間に形成されたゲート電極Ｇ（図１１では点線で示す）とから構成されている。
【０１２０】
さらに、第１変形例であるｎＬＤＭＯＳデバイスでは、第１方向の端部において、第１方向に沿って形成されたテラス絶縁膜ＳＬと第２方向に沿って形成されたテラス絶縁膜ＳＬとが、平面視において、全て繋がっており、かつ複数のｎＬＤＭＯＳデバイスが形成された活性領域にはＳＴＩは形成されておらず、ＬＯＣＯＳからなるテラス絶縁膜ＳＬとＳＴＩからなる素子分離部ＳＳとが分離されている。
【０１２１】
また、第１変形例であるｎＬＤＭＯＳデバイスでは、第１方向の端部において、第２方向に沿ってゲート電極Ｇが形成されており、第１方向に沿って形成されたゲート電極Ｇと第２方向に沿って形成されたゲート電極Ｇとが、平面視において、全て繋がっている。
【０１２２】
また、複数のｎＬＤＭＯＳデバイスが形成された活性領域の最外周には、ドレイン領域Ｄが形成されており、このドレイン領域Ｄはガードリングとして機能する。活性領域の最外周に形成されたドレイン領域Ｄの周辺に素子分離部ＳＳが形成されている。すなわち、第１方向および第２方向ともに活性領域の周辺に、ガードリングを介してＳＴＩからなる素子分離部ＳＳが形成されている。
【０１２３】
なお、図１１には、ドレイン領域Ｄを共有する３つのｎＬＤＭＯＳデバイスを例示したが、これに限定されるものではない。
【０１２４】
本実施の形態１によるｎＬＤＭＯＳデバイスの第２変形例を図１２に示す。図１２はｎＬＤＭＯＳデバイスの第２変形例の基本構造を説明する要部平面の概略図である。
【０１２５】
第２変形例であるｎＬＤＭＯＳデバイスでは、第１方向に沿って延在するソース領域Ｓおよびドレイン領域Ｄの複数の箇所に、第２方向に沿って区切りが入っている。その区切りが入った複数の箇所には、ＬＯＣＯＳからなるテラス絶縁膜ＳＬおよびゲート電極Ｇが形成されている。
【０１２６】
すなわち、図１２に示すように、第２変形例であるｎＬＤＭＯＳデバイスは、第１方向に沿って、複数に区切られて形成されたソース領域Ｓと、第２方向ではソース領域Ｓから所定の距離（チャネル長）を空けて、第１方向に沿って形成されたテラス絶縁膜ＳＬと、テラス絶縁膜ＳＬを介してソース領域Ｓと第２方向の両側に、第１方向に沿って、複数に区切られて形成されたドレイン領域Ｄと、第１方向に沿って形成されたソース領域Ｓおよびドレイン領域Ｄをそれぞれ区切った領域に、第２方向に沿って形成されたテラス絶縁膜ＳＬと、テラス絶縁膜ＳＬ上に一部乗り上げて、ソース領域Ｓとドレイン領域Ｄとの間、隣接するソース領域Ｓの間、および隣接するドレイン領域Ｄの間に形成されたゲート電極Ｇ（図１２では点線で示す）と、から構成されている。
【０１２７】
さらに、第２変形例であるｎＬＤＭＯＳデバイスでは、第１方向の端部においても、第２方向に延在するテラス絶縁膜ＳＬが形成されており、第１方向に沿って形成されたテラス絶縁膜ＳＬと第２方向に沿って形成されたテラス絶縁膜ＳＬとが、平面視において、全て繋がっており、かつ複数のｎＬＤＭＯＳデバイスが形成された活性領域にはＳＴＩは形成されておらず、ＬＯＣＯＳからなるテラス絶縁膜ＳＬとＳＴＩからなる素子分離部ＳＳとが分離されている。
【０１２８】
また、第２変形例であるｎＬＤＭＯＳデバイスでは、第１方向の端部においても、第２方向に延在するゲート電極Ｇが形成されており、第１方向に沿って形成されたゲート電極と第２方向に沿って形成されたゲート電極Ｇとが、平面視において、全て繋がっている。
【０１２９】
また、複数のｎＬＤＭＯＳデバイスが形成された活性領域の最外周には、ドレイン領域Ｄが形成されており、このドレイン領域Ｄはガードリングとして機能する。活性領域の最外周に形成されたドレイン領域Ｄの周辺に素子分離部ＳＳが形成されている。すなわち、第１方向および第２方向ともに活性領域の周辺に、ガードリングを介してＳＴＩからなる素子分離部ＳＳが形成されている。
【０１３０】
なお、図１２には、ドレイン領域Ｄを共有し、それぞれ第１方向に３つ、第２方向に４つのｎＬＤＭＯＳデバイスを例示したが、これに限定されるものではない。
【０１３１】
本実施の形態１によるｎＬＤＭＯＳデバイスの第３変形例を図１３に示す。図１３はｎＬＤＭＯＳデバイスの第３変形例の基本構造を説明する要部平面の概略図である。
【０１３２】
第３変形例であるｎＬＤＭＯＳデバイスでは、第１方向および第２方向に沿って、複数のソース領域Ｓが形成されており、それぞれのソース領域Ｓの周辺にゲート電極Ｇ、テラス絶縁膜ＳＬ、およびドレイン領域Ｄが形成されている。これにより、第１方向および第２方向の両方向にＭＯＳ動作をさせることができる。
【０１３３】
すなわち、図１３に示すように、第３変形例であるｎＬＤＭＯＳデバイスは、第１方向および第２方向に沿って、メッシュ状に形成されたソース領域Ｓと、第１方向および第２方向共にソース領域Ｓから所定の距離（チャネル長）を空けて、ソース領域Ｓの周辺に形成されたテラス絶縁膜ＳＬと、テラス絶縁膜ＳＬ上に一部乗り上げて、ソース領域Ｓの周辺に形成されたゲート電極Ｇ（図１３では点線で示す）と、テラス絶縁膜ＳＬを介してソース領域Ｓの周辺に形成されたドレイン領域Ｄとから構成されている。
【０１３４】
さらに、ｎＬＤＭＯＳデバイスに形成されたテラス絶縁膜ＳＬは、ソース領域Ｓの周辺を囲む閉ループ構造となっており、かつ複数のｎＬＤＭＯＳデバイスが形成された活性領域にはＳＴＩは形成されておらず、ＬＯＣＯＳからなるテラス絶縁膜ＳＬとＳＴＩからなる素子分離部ＳＳとが分離されている。
【０１３５】
また、複数のｎＬＤＭＯＳデバイスが形成された活性領域の最外周には、ドレイン領域Ｄが形成されており、このドレイン領域Ｄはガードリングとして機能する。活性領域の最外周に形成されたドレイン領域Ｄの周辺に素子分離部ＳＳが形成されている。すなわち、第１方向および第２方向ともに活性領域の周辺に、ガードリングを介してＳＴＩからなる素子分離部ＳＳが形成されている。
【０１３６】
なお、図１３には、ドレイン領域Ｄを共有し、第１方向または第２方向にそれぞれ３つのｎＬＤＭＯＳデバイスを例示したが、これに限定されるものではない。
【０１３７】
本実施の形態１によるｎＬＤＭＯＳデバイスの第４変形例を図１４に示す。図１４（ａ）、（ｂ）、および（ｃ）はテラス絶縁膜の平面形状を説明する要部平面図である。
【０１３８】
例えば前述した図７、図１１〜図１３では、ソース領域Ｓの周辺に形成されるテラス絶縁膜ＳＬの平面形状を、図１４（ａ）に示すように、長方形の枠状とした。
【０１３９】
しかし、図１４（ｂ）に示すように、ソース領域Ｓの周辺に形成されるテラス絶縁膜ＳＬの平面形状を、長方形の４つの角を４５度に傾けた枠状としもよい。すなわち、八角形としてもよい。また、角度は４５度に限られず、他の角度でもよい。また、長方形や八角形以外の多角形としてもよい。
【０１４０】
または図１４（ｃ）に示すように、ソース領域Ｓの周辺に形成されるテラス絶縁膜ＳＬの平面形状を、長方形の４つの角を丸めた枠状としてもよい。すなわち、楕円形としてもよい。
【０１４１】
＜半導体装置を構成する種々の回路素子の製造方法＞
次に、本実施の形態１による半導体装置の製造方法を図１５〜図２５を用いて工程順に説明する。ここでは、半導体装置に形成される回路素子のうち、前述の図２に示したｎＬＤＭＯＳデバイス、高耐圧ｐＭＩＳ、低電圧動作ＣＭＯＳデバイス（低電圧用ｎＭＩＳおよび低電圧用ｐＭＩＳ）、および高電圧動作ＣＭＯＳデバイス（高電圧用ｎＭＩＳおよび高電圧用ｐＭＩＳ）の製造方法について説明する。図１５〜図２５において、ｎＬＤＭＯＳデバイスが形成される領域をｎＬＤＭＯＳ形成領域、高耐圧ｐＭＩＳが形成される領域を高耐圧ｐＭＩＳ形成領域、低電圧動作ＣＭＯＳデバイスの低電圧用ｎＭＩＳおよび低電圧用ｐＭＩＳが形成される領域をそれぞれ低電圧用ｎＭＩＳ形成領域および低電圧用ｐＭＩＳ形成領域、高電圧動作ＣＭＯＳデバイスの高電圧用ｎＭＩＳおよび高電圧用ｐＭＩＳが形成される領域をそれぞれ高電圧用ｎＭＩＳ形成領域および高電圧用ｐＭＩＳ形成領域という。
【０１４２】
まず、図１５に示すように、例えば単結晶シリコンに、例えばＢなどのｐ型不純物を導入した半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）Ｐｓｕｂを用意する。続いて、半導体基板Ｐｓｕｂの主面にｐ型エピタキシャル層（ｐ型半導体層）ＰＥｐｉを形成し、さらに、ｐ型エピタキシャル層ＰＥｐｉの所定の領域にｎ型埋め込み層ＮＢＬおよびｐ型埋め込み層ＰＢＬを形成する。続いて、ｐ型エピタキシャル層ＰＥｐｉの主面にｎ型エピタキシャル層（ｎ型半導体層）ＮＥｐｉを形成した後、ｎＬＤＭＯＳデバイス、高耐圧ｐＭＩＳ、低電圧動作ＣＭＯＳデバイス（低電圧用ｎＭＩＳおよび低電圧用ｐＭＩＳ）、および高電圧動作ＣＭＯＳデバイス（高電圧用ｎＭＩＳおよび高電圧用ｐＭＩＳ）が形成される領域を互いに電気的に分離するためのｐ型接合分離部Ｐｉｓｏをｐ型埋め込み層ＰＢＬに達するようにｎ型エピタキシャル層ＮＥｐｉに形成する。
【０１４３】
次に、ｎ型エピタキシャル層ＮＥｐｉの主面に酸化シリコン膜４６および窒化シリコン膜４７を順次形成した後、フォトリソグラフィ法を用いて活性領域となる領域を覆うレジストパターンを形成する。続いて、このレジストパターンから露出している窒化シリコン膜４７および酸化シリコン膜４６を、例えばドライエッチング法を用いて順次除去した後、レジストパターンを除去する。
【０１４４】
次に、図１６に示すように、窒化シリコン膜４７および酸化シリコン膜４６をマスクとして、ｎ型エピタキシャル層ＮＥｐｉを、例えばドライエッチング法を用いて除去して、ｎ型エピタキシャル層ＮＥｐｉの所定の領域に溝４８を形成する。溝４８の深さは、例えば２５０〜３５０ｎｍ程度である。
【０１４５】
次に、図１７に示すように、溝４８の内壁を酸化処理した後、ｎ型エピタキシャル層ＮＥｐｉの主面上に、溝４８を埋め込むように絶縁膜を形成する。この絶縁膜としては、例えばＴＥＯＳとオゾンとをソースガスに用いたプラズマＣＶＤ法を用いて形成されるＴＥＯＳ膜または高密度プラズマＣＶＤ法を用いて形成される酸化シリコン膜などである。続いて、酸化膜の表面を、例えばＣＭＰ（Chemical Vapor Deposition）法を用いて研磨して、溝４８に酸化膜を埋め込む。酸化膜が埋め込まれた溝（ＳＴＩ）４８により、複数の活性領域を互いに分離する素子分離部ＳＳが形成され、高耐圧ｐＭＩＳ形成領域のテラス絶縁膜ＳＬが形成される。
【０１４６】
次に、ｎ型エピタキシャル層ＮＥｐｉの主面に、例えば熱酸化法を用いて酸化膜４９を形成し、酸化膜４９上に窒化シリコン膜５０を形成する。続いて、フォトリソグラフィ法を用いてｎＬＤＭＯＳデバイスのテラス絶縁膜ＳＬが形成されない領域を覆うレジストパターンを形成する。続いて、このレジストパターンから露出している窒化シリコン膜５０を、例えばドライエッチング法を用いて除去した後、レジストパターンを除去する。
【０１４７】
次に、図１８に示すように、例えば熱酸化法を用いてｎＬＤＭＯＳデバイスのテラス絶縁膜ＳＬを形成し、その後、窒化シリコン膜５０および酸化膜４９を除去する。テラス絶縁膜ＳＬの厚さは、例えば７０〜２００ｎｍであり、好適には７０〜１００ｎｍ程度である。続いて、ｎ型エピタキシャル層ＮＥｐｉの主面に、例えば熱酸化法を用いて酸化膜５１を形成する。
【０１４８】
次に、図１９に示すように、ｎＬＤＭＯＳ形成領域および高耐圧ｐＭＩＳ形成領域のｎ型エピタキシャル層ＮＥｐｉに、イオン注入法を用いてｎ型不純物を選択的に導入することにより、ｎＬＤＭＯＳ形成領域にｎ型ウェルＮＶを形成し、高耐圧ｐＭＩＳ形成領域に形成された素子分離部ＳＳ直下にｎ型ウェルＮＶを形成する。
【０１４９】
次に、高耐圧ｐＭＩＳ形成領域のｎ型エピタキシャル層ＮＥｐｉに、イオン注入法を用いてｐ型不純物を選択的に導入することにより、高耐圧ｐＭＩＳ形成領域にｐ型拡散領域ＰＶを形成する。
【０１５０】
次に、高耐圧ｐＭＩＳ形成領域および高電圧用ｐＭＩＳ形成領域のｎ型エピタキシャル層ＮＥｐｉに、イオン注入法を用いてｎ型不純物を選択的に導入することにより、高耐圧ｐＭＩＳ形成領域および高電圧用ｐＭＩＳ形成領域にｎ型ウェルＨＮＷを形成する。同様に、ｎＬＤＭＯＳ形成領域および高電圧用ｎＭＩＳ形成領域のｎ型エピタキシャル層ＮＥｐｉに、イオン注入法を用いてｐ型不純物を選択的に導入することにより、ｎＬＤＭＯＳ形成領域および高電圧用ｎＭＩＳ形成領域にｐウェルＨＰＷを形成する。
【０１５１】
次に、ｎＬＤＭＯＳ形成領域および低電圧用ｐＭＩＳ形成領域のｎ型エピタキシャル層ＮＥｐｉに、イオン注入法を用いてｎ型不純物を選択的に導入することにより、ｎＬＤＭＯＳ形成領域および低電圧用ｐＭＩＳ形成領域にｎ型ウェルＮＷを形成する。同様に、低電圧用ｎＭＩＳ形成領域のｎ型エピタキシャル層ＮＥｐｉに、イオン注入法を用いてｐ型不純物を選択的に導入することにより、低電圧用ｎＭＩＳ形成領域にｐウェルＰＷを形成する。
【０１５２】
次に、図２０に示すように、酸化膜５１を除去した後、ｎＬＤＭＯＳ形成領域のｎ型エピタキシャル層ＮＥｐｉの主面にゲート絶縁膜１３を形成し、高耐圧ｐＭＩＳ形成領域のｎ型エピタキシャル層ＮＥｐｉの主面にゲート絶縁膜２８を形成し、高電圧用ｎＭＩＳ形成領域および高電圧用ｐＭＩＳ形成領域のｎ型エピタキシャル層ＮＥｐｉの主面にゲート絶縁膜４３を形成する。これらゲート絶縁膜１３，２８，４３の厚さは、例えば１３.５ｎｍ程度である。また、低電圧用ｎＭＩＳ形成領域および低電圧用ｐＭＩＳ形成領域のｎ型エピタキシャル層ＮＥｐｉの主面にゲート絶縁膜３６を形成する。ゲート絶縁膜３６の厚さは、例えば３.７ｎｍ程度である。
【０１５３】
次に、ゲート絶縁膜１３，２８，３６，４３上に多結晶シリコン膜５２および酸化膜５３を順次形成する。
【０１５４】
次に、図２１に示すように、フォトリソグラフィ法およびドライエッチング法を用いて、酸化膜５３および多結晶シリコン膜５２を順次加工する。これにより、多結晶シリコン膜５２からなる各回路素子のゲート電極を形成する。すなわち、ｎＬＤＭＯＳ形成領域にｎＬＤＭＯＳデバイスのゲート電極１５ｄが形成され、高耐圧ｐＭＩＳ形成領域に高耐圧ｐＭＩＳのゲート電極１５ｈが形成され、低電圧用ｎＭＩＳ形成領域および高電圧用ｎＭＩＳ形成領域にゲート電極１５ｎが形成され、低電圧用ｐＭＩＳ形成領域および高電圧用ｐＭＩＳ形成領域にゲート電極１５ｐが形成される。
【０１５５】
次に、図２２に示すように、高耐圧ｐＭＩＳ形成領域および高電圧用ｐＭＩＳ形成領域のｎ型エピタキシャル層ＮＥｐｉに、イオン注入法を用いてｐ型不純物（例えばＢ）を選択的に導入することにより、高耐圧ｐＭＩＳ形成領域にゲート電極１５ｈに対して自己整合的にｐ型拡張（extension）領域２９を形成し、高電圧用ｐＭＩＳ形成領域にゲート電極１５ｐに対して自己整合的にｐ型拡張（extension）領域４５を形成する。同様に、高電圧用ｎＭＩＳ形成領域のｎ型エピタキシャル層ＮＥｐｉに、イオン注入法を用いてｎ型不純物（例えばＰまたはＡｓ）を選択的に導入することにより、高電圧用ｎＭＩＳ形成領域にゲート電極１５ｎに対して自己整合的にｎ型拡張（extension）領域４４を形成する。
【０１５６】
次に、低電圧用ｐＭＩＳ形成領域のｎ型エピタキシャル層ＮＥｐｉに、イオン注入法を用いてｐ型不純物（例えばＢ）を選択的に導入することにより、低電圧用ｐＭＩＳ形成領域にゲート電極１５ｐに対して自己整合的にｐ型拡張（extension）領域３９を形成する。同様に、ｎＬＤＭＯＳ形成領域のｎ型エピタキシャル層ＮＥｐｉに、イオン注入法を用いてｎ型不純物（例えばＰまたはＡｓ）を選択的に導入することにより、ｎＬＤＭＯＳ形成領域にゲート電極１５ｄに対して自己整合的にｎ型拡張（extension）領域１８を形成する。同様に、低電圧用ｎＭＩＳ形成領域のｎ型エピタキシャル層ＮＥｐｉに、イオン注入法を用いてｎ型不純物（例えばＰまたはＡｓ）を選択的に導入することにより、低電圧用ｎＭＩＳ形成領域にゲート電極１５ｎに対して自己整合的にｎ型拡張（extension）領域３７を形成する。
【０１５７】
次に、図２３に示すように、ｎ型エピタキシャル層ＮＥｐｉの主面上に酸化膜を堆積した後、ドライエッチング法を用いて、この酸化膜を異方性エッチングする。これにより、ｎＬＤＭＯＳデバイスのゲート電極１５ｄの側壁、高耐圧ｐＭＩＳのゲート電極１５ｈの側壁、低電圧用ｎＭＩＳおよび高電圧用ｎＭＩＳのゲート電極１５ｎ、ならびに低電圧用ｐＭＩＳおよび高電圧用ｐＭＩＳのゲート電極１５ｐの側壁にサイドウォール１７を形成する。ゲート電極１５ｄ，１５ｈ，１５ｎ，１５ｐ上の酸化膜５３は、この工程によって除去される。
【０１５８】
次に、ｎＬＤＭＯＳ形成領域、高耐圧ｐＭＩＳ形成領域、低電圧用ｐＭＩＳ形成領域、および高電圧用ｐＭＩＳ形成領域のｎ型エピタキシャル層ＮＥｐｉに、イオン注入法を用いてｐ型不純物（例えばＢ）を選択的に導入することにより、ｎＬＤＭＯＳ形成領域にｐ型バックゲート層ＢＧを形成し、高耐圧ｐＭＩＳ形成領域に自己整合的にｐ型拡散領域３０，３３を形成し、低電圧用ｐＭＩＳ形成領域および高電圧用ｐＭＩＳ形成領域に自己整合的にｐ型拡散領域４０を形成する。同様に、ｎＬＤＭＯＳ形成領域、低電圧用ｐＭＩＳ形成領域、および高電圧用ｎＭＩＳ形成領域のｎ型エピタキシャル層ＮＥｐｉに、イオン注入法を用いてｎ型不純物（例えばＰまたはＡｓ）を選択的に導入することにより、ｎＬＤＭＯＳ形成領域に自己整合的にｎ型拡散領域１９，２２を形成し、低電圧用ｎＭＩＳ形成領域および高電圧用ｎＭＩＳ形成領域に自己整合的にｎ型拡散領域３８を形成する。
【０１５９】
続いて、熱処理を行う。この熱処理によって、前述したイオン注入によりｎ型エピタキシャル層ＮＥｐｉに導入されたｎ型不純物およびｐ型不純物を活性化させる。
【０１６０】
図２２および図２３に示した工程により、ｎＬＤＭＯＳデバイスのソース領域Ｓ（ｎ型拡張（extension）領域１８およびｎ型拡散領域１９）およびドレイン領域Ｄ（ｎ型拡散領域２２）が形成され、高耐圧ｐＭＩＳのソース領域Ｓ２（ｐ型拡張（extension）領域２９およびｐ型拡散領域３０）およびドレイン領域Ｄ２（ｐ型拡散領域ＰＶ，３３）が形成され、低電圧用ｎＭＩＳのソース・ドレイン領域ＳＤ（ｎ型拡張（extension）領域３７およびｎ型拡散領域３８）が形成され、低電圧用ｐＭＩＳのソース・ドレイン領域ＳＤ（ｐ型拡張（extension）領域３９およびｐ型拡散領域４０）が形成され、高電圧用ｎＭＩＳのソース・ドレイン領域ＳＤ（ｎ型拡張（extension）領域４４およびｎ型拡散領域３８）が形成され、高電圧用ｐＭＩＳのソース・ドレイン領域ＳＤ（ｐ型拡張（extension）領域４５およびｐ型拡散領域４０）が形成される。
【０１６１】
次に、図２４に示すように、ｎ型エピタキシャル層ＮＥｐｉの主面上に、コバルト（Ｃｏ）膜を形成した後、例えば４７０℃の温度で熱処理を行う。この熱処理によって、ｎ型エピタキシャル層ＮＥｐｉを構成するＳｉとＣｏ、およびゲート電極１５ｄ，１５ｈ，１５ｎ，１５ｐを構成する多結晶シリコン（Ｓｉ）とＣｏとを固相反応させてＣｏＳｉ２を形成し、ＮＨ４ＯＨとＨ２Ｏ２とＨ２Ｏの混合溶液およびＨＣｌとＨ２Ｏ２とＨ２Ｏの混合溶液を順次用いて、未反応のＣｏを除去する。これにより、ｎＬＤＭＯＳデバイスのゲート電極１５ｄ、ｐ型バックゲート層ＢＧ、ソース領域Ｓ、およびドレイン領域Ｄのそれぞれの上面、高耐圧ｐＭＩＳのゲート電極１５ｈ、ソース領域Ｓ２、およびドレイン領域Ｄ２のそれぞれの上面、低電圧用ｎＭＩＳのゲート電極１５ｎおよびソース・ドレイン領域ＳＤのそれぞれの上面、低電圧用ｐＭＩＳのゲート電極１５ｐおよびソース・ドレイン領域ＳＤのそれぞれの上面、高電圧用ｎＭＩＳのゲート電極１５ｎおよびソース・ドレイン領域ＳＤのそれぞれの上面、高電圧用ｐＭＩＳのゲート電極１５ｐおよびソース・ドレイン領域ＳＤのそれぞれの上面にコバルトシリサイド（ＣｏＳｉ２）からなるシリサイド膜１６が形成される。なお、コバルトシリサイド膜に代えて、例えばニッケルシリサイド膜またはプラチナシリサイドなどを使用することもできる。
【０１６２】
次に、図２５に示すように、ｎ型エピタキシャル層ＮＥｐｉの主面上に、層間絶縁膜Ｌｉｓｏを形成する。層間絶縁膜Ｌｉｓｏは、例えばプラズマＣＶＤ法を用いて形成されるＴＥＯＳ膜である。続いて、層間絶縁膜Ｌｉｓｏの表面を、例えばＣＭＰ法を用いて平坦化した後、フォトリソグラフィ法およびドライエッチング法を用いて、層間絶縁膜Ｌｉｓｏに接続孔ＣＴを形成する。続いて、接続孔ＣＴの内部にプラグＰＬを形成した後、プラグＰＬに接続する配線層ＭＬを形成する。この後、さらに上層の配線を形成するが、ここでの説明は省略する。
【０１６３】
以上の製造工程により、本実施の形態１による半導体装置（ｎＬＤＭＯＳデバイス、高耐圧ｐＭＩＳ、低電圧動作ＣＭＯＳデバイス、および高耐圧動作ＣＭＯＳデバイス）が略完成する。
【０１６４】
このように、本実施の形態１によれば、テラス絶縁膜ＳＬをＬＯＣＯＳで構成したことにより、セルピッチ（ソース領域の中央部とドレイン領域の中央部との距離）が５μｍよりも小さいｎＬＤＭＯＳデバイスにおいて、オン抵抗の増加およびオン耐圧の低下を防ぐことができる。
【０１６５】
さらに、複数のｎＬＤＭＯＳデバイスが形成された活性領域の最外周にドレイン領域Ｄと同電位のガードリングを設け、このガードリングを介して、活性領域の周辺にＳＴＩからなる素子分離部ＳＳを形成している。このように、テラス絶縁膜ＳＬと素子分離部ＳＳとを繋がずに、両者を完全に分離して、活性領域にＳＴＩを形成していないので、ｎＬＤＭＯＳデバイスの信頼度の低下に及ぼす、ＳＴＩの構造に起因して生じる結晶欠陥の影響を低減することができる。また、活性領域に形成された複数のｎＬＤＭＯＳデバイスと、活性領域の周辺に形成された素子分離部ＳＳとの間で生じる寄生ＭＯＳ動作を防止することができる。
【０１６６】
（実施の形態２）
本実施の形態２によるｎＬＤＭＯＳデバイスと前述した実施の形態１によるｎＬＤＭＯＳデバイスとの相違点は、ソース領域のレイアウトと、ドレイン領域のレイアウトとが反転していることである。
【０１６７】
本実施の形態２によるｎＬＤＭＯＳデバイスの構造を図２６〜図２９を用いて説明する。図２６はｎＬＤＭＯＳデバイスの基本構造を説明する要部平面の概略図、図２７はｎＬＤＭＯＳデバイスの要部平面図、図２８は図２７のIIａ−IIａ線に沿った要部断面図、図２９（ａ）および（ｂ）は図２７のIIｂ−IIｂ線に沿った要部断面図である。
【０１６８】
図２６に示すように、ｎＬＤＭＯＳデバイスは、第１方向（チャネル幅方向）に沿って形成されたドレイン領域Ｄと、ドレイン領域Ｄの周辺に形成されたテラス絶縁膜ＳＬと、テラス絶縁膜ＳＬから所定の距離（チャネル長）を空けて、ドレイン領域Ｄと両側に形成されたソース領域Ｓと、テラス絶縁膜ＳＬ上に一部乗り上げて、ドレイン領域Ｄとソース領域Ｓとの間に形成されたゲート電極Ｇ（図２６では点線で示す）と、から構成されている。
【０１６９】
さらに、ｎＬＤＭＯＳデバイスに形成されたテラス絶縁膜ＳＬは、ドレイン領域Ｄの周辺を囲む閉ループ構造となっており、かつ複数のｎＬＤＭＯＳデバイスが形成された活性領域には素子分離部ＳＳは形成されておらず、テラス絶縁膜ＳＬと素子分離部ＳＳとが分離されている。また、テラス絶縁膜ＳＬはＬＯＣＯＳからなり、素子分離部はＳＴＩからなり、両者の構造は異なっている。
【０１７０】
さらに、複数のｎＬＤＭＯＳデバイスが形成された活性領域の最外周には、ソース領域Ｓが形成されており、このソース領域Ｓはガードリングとして機能する。活性領域に形成された複数のソース領域Ｓと、活性領域の最外周に形成され、ガードリングとして機能するソース領域Ｓとは繋がっている。従って、平面視において、活性領域に形成された全てのソース領域Ｓは繋がっている。また、活性領域の最外周に形成され、ガードレイングとして機能するソース領域Ｓの周辺に素子分離部ＳＳが形成されている。すなわち、第１方向および第２方向ともに活性領域の周辺に、ガードリングを介してＳＴＩからなる素子分離部ＳＳが形成されている。
【０１７１】
なお、図２６には、ソース領域Ｓを共有する３つのｎＬＤＭＯＳデバイスを例示したが、これに限定されるものではない。
【０１７２】
図２７、図２８、および図２９（ａ）に、図２６に示したｎＬＤＭＯＳデバイスの詳細な構造を示す。
【０１７３】
ｎＬＤＭＯＳデバイスは、基板ＳＵＢの主面にｎ型埋め込み層ＮＢＬを介して形成されたｎ型エピタキシャル層ＮＥｐｉに形成されている。また、ｎＬＤＭＯＳデバイスはＳＴＩからなる素子分離部ＳＳに囲まれた活性領域に形成されており、その活性領域のｎ型エピタキシャル層ＮＥｐｉにはｎ型ウェルＮＶが形成されている。
【０１７４】
ｎ型エピタキシャル層ＮＥｐｉの主面には、ゲート絶縁膜（図示は省略）を介してゲート電極Ｇが形成されている。ゲート電極Ｇは、例えば多結晶シリコンからなる。ゲート電極Ｇのドレイン領域Ｄ側には、ＬＯＣＯＳからなるテラス絶縁膜ＳＬが形成されており、このゲート電極Ｇのドレイン領域Ｄ側の端部はテラス絶縁膜ＳＬ上に乗り上げている。ゲート電極Ｇのソース領域Ｓ側には、上記テラス絶縁膜ＳＬは形成されていない。
【０１７５】
ｎ型エピタキシャル層ＮＥｐｉに形成されたｎ型半導体領域からなるソース領域Ｓは、ｐ型ウェルＨＰＷにより囲まれている。このｐ型ウェルＨＰＷはゲート電極Ｇ下にも拡散して、ゲート電極Ｇ下の一部のｎ型エピタキシャル層ＮＥｐｉにも形成されている。ｎ型ウェルＮＶの不純物濃度は、ソース領域Ｓを構成する半導体領域の不純物濃度よりも低く設定されている。さらに、ソース領域Ｓの中央部および活性領域の最外周に形成されたソース領域Ｓの一部には、ｐ型バックゲート層ＢＧが形成されている。
【０１７６】
ｎ型エピタキシャル層ＮＥｐｉに形成されたｎ型半導体領域からなるドレイン領域Ｄは、ｎ型ウェルＮＷに囲まれている。
【０１７７】
複数のｎＬＤＭＯＳデバイスが形成された活性領域の最外周には、ガードリングとして機能するソース領域Ｓが形成されている。活性領域に形成された複数のソース領域Ｓと活性領域の最外周に形成され、ガードリングとして機能するソース領域Ｓとは平面視において繋がっている。さらに、活性領域の最外周に形成されたガードリングとして機能するソース領域Ｓの周辺には、ＳＴＩからなる素子分離部ＳＳが形成されているが、活性領域にはＳＴＩは形成されていない。すなわち、素子分離部ＳＳ（ＳＴＩ）とテラス絶縁膜ＳＬ（ＬＯＣＯＳ）とは分離されている。この理由は、前述の実施の形態１と同様である。
【０１７８】
複数のｎＬＤＭＯＳデバイスは、層間絶縁膜Ｌｉｓｏにより覆われている。この層間絶縁膜Ｌｉｓｏには、複数の接続孔ＣＴが形成されており、複数の接続孔ＣＴに埋め込まれたプラグＰＬを介して、配線層ＭＬがゲート電極Ｇ、ソース領域Ｓ、ドレイン領域Ｄ、およびｐ型バックゲート層ＢＧなどと電気的に接続されている。
【０１７９】
なお、図２７、図２８、および図２９（ａ）には、ソース領域Ｓを共有する４つのｎＬＤＭＯＳデバイスを例示したが、これに限定されるものではない。
【０１８０】
また、図２９（ａ）では、第１方向の端部において、ｐ型ウェルＨＰＷの端部がテラス絶縁膜ＳＬの下にも回り込んでいるが、必ずしもｐ型ウェルＨＰＷをこのような構成とする必要はない。例えば図２９（ｂ）に示すように、ｐ型ウェルＨＰＷの端部がゲート電極Ｇの下の活性領域に位置するようにｐ型ウェルＨＰＷを形成してもよい。
【０１８１】
本実施の形態２によるｎＬＤＭＯＳデバイスの変形例を図３０に示す。図３０はｎＬＤＭＯＳデバイスの変形例の基本構造を説明する要部平面の概略図である。
【０１８２】
変形例であるｎＬＤＭＯＳデバイスでは、第１方向および第２方向に沿って、複数のドレイン領域Ｄが形成されており、それぞれのドレイン領域Ｄの周辺にゲート電極Ｇ、テラス絶縁膜ＳＬ、およびソース領域Ｓが形成されている。これにより、第１方向および第２方向の両方向にＭＯＳ動作をさせることができる。
【０１８３】
すなわち、図３０に示すように、変形例であるｎＬＤＭＯＳデバイスは、第１方向および第２方向に沿って、メッシュ状に形成されたドレイン領域Ｄと、ドレイン領域Ｄの周辺に形成されたテラス絶縁膜ＳＬと、テラス絶縁膜ＳＬ上に一部乗り上げて、ドレイン領域Ｄの周辺に形成されたゲート電極Ｇ（図３０では点線で示す）と、第１方向および第２方向共にテラス絶縁膜ＳＬから所定の距離（チャネル長）を空けて、ドレイン領域Ｄの周辺に形成されたソース領域Ｓとから構成されている。
【０１８４】
さらに、ｎＬＤＭＯＳデバイスに形成されたテラス絶縁膜ＳＬは、ドレイン領域Ｄの周辺を囲む閉ループ構造となっており、かつ複数のｎＬＤＭＯＳデバイスが形成された活性領域にはＳＴＩは形成されておらず、ＬＯＣＯＳからなるテラス絶縁膜ＳＬとＳＴＩからなる素子分離部ＳＳとが分離されている。
【０１８５】
また、複数のｎＬＤＭＯＳデバイスが形成された活性領域の最外周には、ソース領域Ｓが形成されており、このソース領域Ｓはガードリングとして機能する。活性領域の最外周に形成されたソース領域Ｓの周辺に素子分離部ＳＳが形成されている。すなわち、第１方向および第２方向ともに活性領域の周辺に、ガードリングを介してＳＴＩからなる素子分離部ＳＳが形成されている。
【０１８６】
なお、図３０には、ソース領域Ｓを共有し、第１方向または第２方向にそれぞれ３つのｎＬＤＭＯＳデバイスを例示したが、これに限定されるものではない。
【０１８７】
このように、本実施の形態２によれば、複数のｎＬＤＭＯＳデバイスが形成された活性領域にはＬＯＣＯＳからなるテラス絶縁膜ＳＬを形成し、この活性領域の周辺に、ソース領域Ｓと同電位のガードリングを介してＳＴＩからなる素子分離部ＳＳを形成することにより、前述した実施の形態１と同様の効果を得ることができる。例えば、オン抵抗の増加（駆動能力の低下）およびオン耐圧の低下を防ぐことができる。さらに、ＳＴＩの構造に起因して生じる結晶欠陥によるｎＬＤＭＯＳデバイスの信頼度の低下を防ぐことができ、複数のｎＬＤＭＯＳデバイスと素子分離部ＳＳとの間で生じる寄生ＭＯＳ動作を防止することができる。
【０１８８】
また、図２７に示されるように、ｎＬＤＭＯＳデバイスのゲート電極Ｇに対するプラグＰＬは、平面視において、テラス絶縁膜ＳＬの上に形成されている。この効果としては、仮にプラグＰＬがマスクずれ等によりゲート電極Ｇから外れた場所に形成された場合でも、テラス絶縁膜ＳＬ上であれば、プラグＰＬがドレイン領域Ｄと短絡することを防ぐことができる。
【０１８９】
（実施の形態３）
本実施の形態３による完全分離型ｎＬＤＭＯＳデバイスの構造を図３１〜図３３を用いて説明する。図３１は完全分離型ｎＬＤＭＯＳデバイスの要部平面図、図３２は図３１のIIIａ−IIIａ線に沿った要部断面図、図３３は図３１のIIIｂ−IIIｂ線に沿った要部断面図である。
【０１９０】
完全分離型ｎＬＤＭＯＳデバイスは、ドレイン領域を基板から完全に分離した構造であり、例えば前述の図１に示した半導体装置のパワー回路ブロックのプリアンプ用負電位電源Ｃ３ｄおよびマイクロアクチュエータ用ドライバーＣ３ｅに用いられる。
【０１９１】
図３１〜図３３に示すように、完全分離型ｎＬＤＭＯＳデバイスは、基板ＳＵＢの主面にｎ型埋め込み層ＮＢＬを介して形成されたｎ型エピタキシャル層ＮＥｐｉに形成されている。また、完全分離型ｎＬＤＭＯＳデバイスはＳＴＩからなる素子分離部ＳＳ１に囲まれた活性領域に形成されており、その活性領域のｎ型エピタキシャル層ＮＥｐｉにはｎ型ウェルＮＶが形成されている。
【０１９２】
しかし、完全分離型ｎＬＤＭＯＳデバイスが形成される活性領域（ｎ型ウェルＮＶ）は、ｎ型エピタキシャル層ＮＥｐｉに形成されたｐ型埋め込み層ＰＢＬおよびｐ型接合分離部Ｐｉｓｏからなるソース電位のｐ型リングと、さらにこのソース電位のｐ型リングの周辺に形成されたｎ型埋め込み層ＮＢＬおよびｎ型ウェルＮＶからなる高電位のｎ型リングとによって２重にシールドされている。これにより、完全分離型ｎＬＤＭＯＳデバイスが形成されるｎ型ウェルＮＶと基板ＳＵＢとを完全に分離している。
【０１９３】
ｎ型エピタキシャル層ＮＥｐｉの主面には、ゲート電極Ｇが形成されている。ゲート電極Ｇは、例えば多結晶シリコンからなる。ゲート電極Ｇのドレイン領域Ｄ側には、ＬＯＣＯＳからなるテラス絶縁膜ＳＬが形成されており、このゲート電極Ｇのドレイン領域Ｄ側の端部はテラス絶縁膜ＳＬ上に乗り上げている。ゲート電極Ｇのソース領域Ｓ側には、上記テラス絶縁膜ＳＬは形成されていない。
【０１９４】
ｎ型半導体領域からなるソース領域Ｓは、ｐ型ウェルＨＰＷにより囲まれている。このｐ型ウェルＨＰＷはゲート電極Ｇ下に拡散して、ゲート電極Ｇ下の一部領域にも形成されている。ｎ型ウェルＮＶの不純物濃度は、ソース領域Ｓを構成する半導体領域の不純物濃度よりも低く設定されている。また、ソース領域Ｓの中央部には、ｐ型バックゲート層ＢＧが形成されている。さらに、このｐ型バックゲート層ＢＧを囲むように、ｐ型埋め込み層ＰＢＬに達するｐ型接合分離部Ｐｉｓｏが形成されている。
【０１９５】
ｎ型半導体領域からなるドレイン領域Ｄは、ｎ型ウェルＮＷに囲まれている。複数の完全分離型ｎＬＤＭＯＳデバイスが形成された活性領域の最外周には、ガードリングとして機能するドレイン領域Ｄが形成されている。活性領域に形成されたドレイン領域Ｄと活性領域の最外周に形成され、ガードリングとして機能するドレイン領域Ｄとは平面視において繋がっている。さらに、活性領域の最外周に形成されたガードリングとして機能するドレイン領域Ｄの周辺には、ＳＴＩからなる素子分離部ＳＳ１が形成されているが、活性領域にはＳＴＩは形成されていない。
【０１９６】
また、素子分離部ＳＳ（ＳＴＩ）とテラス絶縁膜ＳＬ（ＬＯＣＯＳ）とは分離されている。この理由は、前述の実施の形態１と同様である。
【０１９７】
さらに、素子分離部ＳＳ１の周辺には、上記ｐ型リングを構成するｐ型接合分離部Ｐｉｓｏが形成されており、このｐ型接合分離部Ｐｉｓｏはｐ型埋め込み層ＰＢＬと繋がっている。さらに、ｐ型接合分離部Ｐｉｓｏの周囲（側面）には、素子分離部ＳＳ２を介してｎ型ウェルＮＶが形成されており、このｎ型ウェルＮＶはｐ型接合分離部Ｐｉｓｏよりも深い領域に形成されたｎ型埋め込み層ＮＢＬと繋がっている。さらに、ｎ型ウェルＮＶの周囲には素子分離部ＳＳ３が形成されている。
【０１９８】
複数のｎＬＤＭＯＳデバイスは、層間絶縁膜Ｌｉｓｏにより覆われている。この層間絶縁膜Ｌｉｓｏには、複数の接続孔ＣＴが形成されており、複数の接続孔ＣＴに埋め込まれたプラグＰＬを介して、配線層ＭＬがゲート電極Ｇ、ソース領域Ｓ、ドレイン領域Ｄ、およびｐ型バックゲート層ＢＧなどと電気的に接続されている。
【０１９９】
このように、本実施の形態３である完全分離型ｎＬＤＭＯＳデバイスにおいても、テラス絶縁膜ＳＬをＬＯＣＯＳで構成し、さらに、完全分離型ｎＬＤＭＯＳデバイスが形成された活性領域の周辺にドレイン領域Ｄと同電位のガードリングを設け、このガードリングを介して、活性領域の周辺にＳＴＩからなる素子分離部ＳＳ１を形成することにより、前述した実施の形態１と同様の効果を得ることができる。例えば、オン抵抗の増加（駆動能力の低下）およびオン耐圧の低下を防ぐことができる。さらに、ＳＴＩの構造に起因して生じる結晶欠陥による完全分離型ｎＬＤＭＯＳデバイスの信頼度の低下を防ぐことができ、完全分離型ｎＬＤＭＯＳデバイスと素子分離部ＳＳとの間で生じる寄生ＭＯＳ動作を防止することができる。
【０２００】
また、図３１に示されるように、ｎＬＤＭＯＳデバイスのゲート電極Ｇに対するプラグＰＬは、平面視において、テラス絶縁膜ＳＬの上に形成されている。この効果としては、仮にプラグＰＬがマスクずれ等によりゲート電極Ｇから外れた場所に形成された場合でも、テラス絶縁膜ＳＬ上であれば、プラグＰＬがソース領域Ｓと短絡することを防ぐことができる。
【０２０１】
（実施の形態４）
本実施の形態４による２０〜４０Ｖ程度の耐圧を有する高耐圧ｐＭＩＳの構造を図３４〜図３７を用いて説明する。図３４は高耐圧ｐＭＩＳの基本構造を説明する要部平面の概略図、図３５は高耐圧ｐＭＩＳの要部平面図、図３６は図３５のIVａ−IVａ線に沿った要部断面図、図３７は図３５のIVｂ−IVｂ線に沿った要部断面図である。
【０２０２】
高耐圧ｐＭＩＳは、低濃度（例えば３×１０１６ｃｍ−３）で接合深さの深いｐ型拡散領域を有しており、例えば前述の図１に示した半導体装置のアナログ回路ブロックのブースター昇圧回路Ｃ４ａおよびその他のアナログ回路ブロックに用いられる。
【０２０３】
図３４に示すように、高耐圧ｐＭＩＳは、第１方向（チャネル幅方向）に沿って形成されたドレイン領域Ｄと、ドレイン領域Ｄに隣接して第１方向に沿って形成されたＬＯＣＯＳからなるテラス絶縁膜（第１テラス絶縁膜）ＳＬと、第２方向（チャネル長方向）ではテラス絶縁膜ＳＬから所定の距離（チャネル長）を空けて、第１方向に沿って形成されたソース領域Ｓと、テラス絶縁膜ＳＬ上に一部乗り上げて、ドレイン領域Ｄとソース領域Ｓとの間に形成されたゲート電極Ｇ（図３４では点線で示す）と、ドレイン領域Ｄとソース領域Ｓとの周辺に形成されたＬＯＣＯＳからなるテラス絶縁膜（第２テラス絶縁膜）ＳＬと、テラス絶縁膜（第２テラス絶縁膜）ＳＬの周辺に形成された、ｎ型ウェルＨＮＷの給電部であるｎ型バックゲート層ＮＢＧとから構成されている。高耐圧ｐＭＩＳが形成された活性領域に形成されたテラス絶縁膜（第１および第２テラス絶縁膜）ＳＬは、平面視において、全て繋がっており、ゲート電極Ｇとドレイン領域Ｄとの間の電界を緩和する機能を有している。
【０２０４】
さらに、ｎ型バックゲート層ＮＢＧの周辺に、ＳＴＩからなる素子分離部ＳＳが形成されている。高耐圧ｐＭＩＳが形成された活性領域にはＳＴＩは形成されておらず、テラス絶縁膜ＳＬと素子分離部ＳＳとは分離されている。この理由は、前述の実施の形態１と同様である。
【０２０５】
図３５〜図３７に、図３４に示した高耐圧ｐＭＩＳの詳細な構造を示す。
【０２０６】
高耐圧ｐＭＩＳは、基板ＳＵＢの主面に形成されたｎ型エピタキシャル層ＮＥｐｉに形成される。ｎ型エピタキシャル層ＮＥｐｉ上には、ゲート絶縁膜（図示は省略）を介してゲート電極Ｇが形成されている。ゲート電極Ｇは、例えば多結晶シリコンからなる。ゲート電極Ｇのドレイン領域Ｄ側には、第１方向に沿って延在するＬＯＣＯＳからなるテラス絶縁膜ＳＬが形成されており、このゲート電極Ｇのドレイン領域Ｄ側の端部はテラス絶縁膜ＳＬ上に乗り上げて、第１方向に沿って延在している。さらに、第１方向の端部で、ゲート電極Ｇは繋がっている。ゲート電極Ｇのソース領域Ｓ側には、上記テラス絶縁膜ＳＬは形成されていない。
【０２０７】
ｐ型半導体領域からなるソース領域Ｓが第１方向に沿って延在して形成されており、このソース領域Ｓの周囲（側面および底面）は、ｎ型ウェルＨＮＷにより囲まれている。このｎ型ウェルＨＮＷはゲート電極Ｇ下に拡散して、ゲート電極Ｇ下の一部領域にも形成されている。ｎ型ウェルＨＮＷの不純物濃度は、ソース領域Ｓを構成する半導体領域の不純物濃度よりも低く設定されている。さらに、ソース領域Ｓのゲート電極Ｇと反対側、並びにソース領域Ｓおよびドレイン領域Ｄの第１方向の端部にテラス絶縁膜ＳＬが形成されており、テラス絶縁膜ＳＬは閉ループ構造をなしている。さらに、この閉ループ構造のテラス絶縁膜ＳＬの周辺にｎ型バックゲート層ＮＢＧが形成されている。この閉ループ構造のテラス絶縁膜ＳＬと、ソース領域Ｓとドレイン領域Ｄとの間に形成されたテラス絶縁膜ＳＬとは平面視において繋がっている。
【０２０８】
ｐ型半導体領域からなるドレイン領域Ｄの周囲（側面および底面）は、ｐ型拡散領域ＰＶに囲まれている。このｐ型拡散領域ＰＶはドレイン領域Ｄ側のテラス絶縁膜ＳＬ下およびゲート電極Ｇ下のｎ型エピタキシャル層ＮＥｐｉにも形成されており、ゲート電極Ｇ下でｎ型ウェルＨＮＷと接合している。
【０２０９】
高耐圧ｐＭＩＳが形成された活性領域の最外周に形成されたｎ型バックゲート層ＮＢＧはｎ型ウェルＨＮＷの給電部である。さらに、活性領域の最外周に形成されたガードリングとして機能するｎ型バックゲート層ＮＢＧの周辺には、ＳＴＩからなる素子分離部ＳＳが形成されている。
【０２１０】
高耐圧ｐＭＩＳは、層間絶縁膜Ｌｉｓｏにより覆われている。この層間絶縁膜Ｌｉｓｏには、複数の接続孔ＣＴが形成されており、複数の接続孔ＣＴに埋め込まれたプラグＰＬを介して、配線層ＭＬがゲート電極Ｇ、ソース領域Ｓ、ドレイン領域Ｄ、およびｎ型バックゲート層ＮＢＧなどと電気的に接続されている。
【０２１１】
このように、本実施の形態４による高耐圧ｐＭＩＳにおいても、テラス絶縁膜ＳＬをＬＯＣＯＳで構成し、さらに、高耐圧ｐＭＩＳが形成された活性領域の周辺に給電部であるｎ型バックゲート層ＮＢＧを設け、このｎ型バックゲート層ＮＢＧを介して、活性領域の周辺にＳＴＩからなる素子分離部ＳＳを形成することにより、前述した実施の形態１と同様の効果を得ることができる。例えば、オン抵抗の増加（駆動能力の低下）およびオン耐圧の低下を防ぐことができる。さらに、ＳＴＩの構造に起因して生じる結晶欠陥による高耐圧ｐＭＩＳの信頼度の低下を防ぐことができ、高耐圧ｐＭＩＳと素子分離部ＳＳとの間で生じる寄生ＭＯＳ動作を防止することができる。
【０２１２】
また、図３５に示されるように、高耐圧ＰＭＩＳのゲート電極Ｇに対するプラグＰＬは、平面視において、テラス絶縁膜ＳＬの上に形成されている。この効果としては、仮にプラグＰＬがマスクずれ等によりゲート電極Ｇから外れた場所に形成された場合でも、テラス絶縁膜ＳＬ上であれば、プラグＰＬがドレイン領域Ｄまたはソース領域Ｓと短絡することを防ぐことができる。
【０２１３】
（実施の形態５）
本実施の形態５による４０Ｖ程度の耐圧を有する高耐圧ショットキーバリアダイオードの構造を図３８および図３９を用いて説明する。図３８は高耐圧ショットキーバリアダイオードの要部平面図、図３９は図３８のV−V線に沿った要部断面図である。
【０２１４】
高耐圧ショットキーバリアダイオードは、シリサイド膜（例えばＣｏＳｉ（コバルトシリサイド））と低濃度（例えば２×１０１５ｃｍ−３程度）のｎ型シリコン層との接触によって構成されるショットキーダイオードである。高耐圧ショットキーバリアダイオードは、例えば前述の図１に示した半導体装置のパワー回路ブロックのピンドル用ドライバーＣ３ａ、ボイス・コイル・モータ用ドライバーＣ３ｂ、およびパワースイッチＣ３ｃになどで整流ダイオードとして用いられる。
【０２１５】
図３８および図３９に示すように、高耐圧ショットキーバリアダイオードは、基板ＳＵＢの主面に形成されたｎ型エピタキシャル層ＮＥｐｉに形成される。中央部にアノード領域Ａ１を配置し、その周辺部にカソード領域Ａ２を配置している。中央部のアノード領域Ａ１のｎ型エピタキシャル層ＮＥｐｉの主面には、シリサイド膜１６が形成され、アノード領域Ａ１の最外周には、ｐ型ウェルＨＰＷが形成されている。
【０２１６】
周辺部のカソード領域Ａ２のｎ型エピタキシャル層ＮＥｐｉは、ｎ型拡散領域Ｎ、ｎ型拡散領域Ｎの周囲（側面および底面）を囲むように形成されたｎ型ウェルＮＷ、さらにｎ型ウェルＮＷの周囲（側面および底面）を囲むように形成されたｎ型ウェルＮＶから構成される。ｎ型拡散領域Ｎの不純物濃度が最も高く、以下、ｎ型ウェルＮＷ、ｎ型ウェルＮＶの順に徐々に低くなるように不純物濃度が設定されている。
【０２１７】
アノード領域Ａ１のｎ型エピタキシャル層ＮＥｐｉに形成されたシリサイド膜１６と、ｎ型拡散領域Ｎとの間には、ＬＯＣＯＳからなるテラス絶縁膜ＳＬが形成されており、ｐ型ウェルＨＰＷとｎ型ウェルＮＶとの接合面は、そのテラス絶縁膜ＳＬによりおおわれている。
【０２１８】
また、テラス絶縁膜ＳＬ上には、アノード領域Ａ１と短絡するゲート電極Ｇが形成されている。このゲート電極Ｇは、カソード領域Ａ２側に高電圧が印加された時に、ｐ型ウェルＨＰＷとｎ型ウェルＮＶとの接合部における電界を緩和する機能を有している。すなわち、アノード領域Ａ１と短絡するゲート電極Ｇを設けることにより、ｐ型ウェルＨＰＷとｎ型ウェルＮＶとの接合部全体にかかる電界を、接合部の曲率部分とゲート電極Ｇにより緩和された接合表面部とにより分担することができるので、接合部における電界を緩和することができる。ＬＯＣＯＳからなるテラス絶縁膜ＳＬに代えてＳＴＩからなるテラス絶縁膜を設けた場合は、ｐ型ウェルＨＰＷとｎ型ウェルＮＶとの接合部全体にかかる電界が、接合部の曲率部分に集中して、接合部の接合耐圧が低下する。
【０２１９】
高耐圧ショットキーバリアダイオードが形成された活性領域（カソード領域Ａ２）の外周には、ＳＴＩからなる素子分離部ＳＳが形成されており、アノード領域Ａ１とカソード領域Ａ２とを分離するテラス絶縁膜ＳＬとは繋がっていない。この理由は、前述の実施の形態１と同様である。
【０２２０】
高耐圧ショットキーバリアダイオードは、層間絶縁膜Ｌｉｓｏにより覆われている。この層間絶縁膜Ｌｉｓｏには、複数の接続孔ＣＴが形成されており、複数の接続孔ＣＴに埋め込まれたプラグＰＬを介して、配線層ＭＬがｐ型ウェルＨＰＷ（シリサイド膜１６）、ｎ型拡散領域Ｎなどと電気的に接続されている。
【０２２１】
このように、本実施の形態５による高耐圧ショットキーバリアダイオードにおいて、アノード領域Ａ１とカソード領域Ａ２とを分離するテラス絶縁膜ＳＬをＬＯＣＯＳで構成することにより、テラス絶縁膜ＳＬをＳＴＩで構成した場合に比べて、アノード領域Ａ１とカソード領域Ａ２との接合部の耐圧を向上することができる。さらに、高耐圧ショットキーバリアダイオードが形成された活性領域の外周（カソード領域Ａ２の外側）に、ＳＴＩからなる素子分離部ＳＳを形成し、テラス絶縁膜ＳＬと素子分離部ＳＳとを離すことにより、ＳＴＩの構造に起因して生じる結晶欠陥による高耐圧ショットキーバリアダイオードの信頼度の低下を防ぐことができる。
【０２２２】
（実施の形態６）
本実施の形態６による高耐圧容量の構造を図４０および図４１を用いて説明する。図４０は高耐圧容量の要部平面図、図４１は図４０のVI−VI線に沿った要部断面図である。
【０２２３】
高耐圧容量は、テラス絶縁膜からなる容量絶縁膜と、ゲート電極からなる上部電極と、ｐ型ウェルからなる下部電極とから構成される。テラス絶縁膜の厚さが１００ｎｍ程度であり、相対的に厚いことから高耐圧用の容量素子として用いることができる。高耐圧容量は、例えば前述の図１に示した半導体装置のアナログ回路ブロックに用いられる。
【０２２４】
図４０および図４１に示すように、高耐圧容量は、ＳＴＩからなる素子分離部ＳＳに囲まれたｎ型エピタキシャル層ＮＥｐｉの活性領域に形成される。ｎ型エピタキシャル層ＮＥｐｉの主面の中央部にＬＯＣＯＳからなるテラス絶縁膜ＳＬが形成され、その周辺にｐ型拡散領域Ｐが形成されている。さらに、テラス絶縁膜ＳＬの下部およびｐ型拡散領域Ｐの周囲（側面および底面）を囲むように、ｎ型エピタキシャル層ＮＥｐｉには、ｐ型拡散領域Ｐよりも不純物濃度の低いｐ型ウェルＨＰＷが形成されている。テラス絶縁膜ＳＬが容量絶縁膜となり、ｐ型ウェルＨＰＷが下部電極ＤＥとなる。また、テラス絶縁膜ＳＬ上には、多結晶シリコンからなるゲート電極Ｇが形成されており、このゲート電極Ｇが上部電極ＵＥとなる。
【０２２５】
高耐圧容量が形成された活性領域（ｐ型拡散領域Ｐ）の周辺には、ＳＴＩからなる素子分離部ＳＳが形成されており、容量絶縁膜として機能するテラス絶縁膜ＳＬとは繋がっていない。
【０２２６】
高耐圧容量は、層間絶縁膜Ｌｉｓｏにより覆われている。この層間絶縁膜Ｌｉｓｏには、複数の接続孔ＣＴが形成されており、複数の接続孔ＣＴに埋め込まれたプラグＰＬを介して、配線層ＭＬがゲート電極Ｇ（上部電極ＵＥ）、ｐ型拡散領域Ｐなどと電気的に接続されている。
【０２２７】
このように、本実施の形態６による高耐圧容量において、ＬＯＣＯＳからなるテラス絶縁膜ＳＬを容量絶縁膜として用いることにより、高耐圧の容量素子を形成することができる。また、素子分離部ＳＳの厚さは容量素子に用いるには厚すぎるため、薄いテラス絶縁膜ＳＬを利用することで、製造工程の追加を行うことなく、所望の容量素子を得ることができる。
【０２２８】
さらに、テラス絶縁膜ＳＬの周辺にｐ型ウェルＨＰＷ（ｐ型拡散領域Ｐ）を介してＳＴＩからなる素子分離部ＳＳを形成し、容量絶縁膜として機能するテラス絶縁膜ＳＬと素子分離部ＳＳとを離すことにより、ＳＴＩの構造に起因して生じる結晶欠陥による高耐圧容量の信頼度の低下を防ぐことができる。
【０２２９】
（実施の形態７）
本実施の形態７によるキャパシタドープ容量の構造を図４２〜図４４を用いて説明する。図４２は高耐圧ｐＭＩＳの要部平面図、図４３は図４２のVIIａ−VIIａ線に沿った要部断面図、図４４は図４２のVIIｂ−VIIｂ線に沿った要部断面図である。
【０２３０】
キャパシタドープ容量は、ゲート絶縁膜からなる容量絶縁膜と、ゲート電極からなる上部電極と、ｎ型エピタキシャル層に形成された相対的に高濃度（例えば３×１０１９ｃｍ−３程度）のキャパシタドープ領域（半導体領域）からなる下部電極とから構成される。下部電極をｎ型エピタキシャル層の主面近傍に形成された高濃度のキャパシタドープ領域により構成しているので、上部電極を構成するゲート電極を正負両方向に印加しても反転層が形成され難い。これにより、容量値の電圧依存性が小さいという利点が得られる。キャパシタドープ容量は、例えば前述の図１に示した半導体装置のアナログ回路ブロックに用いられる。
【０２３１】
図４２〜図４４に示すように、キャパシタドープ容量は、ＳＴＩからなる素子分離部ＳＳに囲まれたｎ型エピタキシャル層ＮＥｐｉの活性領域に形成される。ｎ型エピタキシャル層ＮＥｐｉの主面の中央部に、容量絶縁膜となるゲート絶縁膜Ｇｉｓｏが形成され、このゲート絶縁膜Ｇｉｓｏ下のｎ型エピタキシャル層ＮＥｐｉに、下部電極ＤＥとなるキャパシタドープ領域ＣＣＮが形成され、このゲート絶縁膜Ｇｉｓｏ上に、上部電極ＵＥとなるゲート電極Ｇが形成されている。また、キャパシタドープ領域ＣＣＮの周囲（側面および底面）は、ｎ型エピタキシャル層ＮＥｐｉの活性領域に形成されたｐ型ウェルＨＰＷにより囲まれている。
【０２３２】
キャパシタドープ領域ＣＣＮの一方の端部にはｎ型拡散領域Ｎが形成されている。このｎ型拡散領域Ｎは配線層ＭＬとの接続部として用いられる。また、キャパシタドープ領域ＣＣＮの周辺にはＬＯＣＯＳからなるテラス絶縁膜ＳＬが形成されており、ゲート電極Ｇの一方の端部がテラス絶縁膜ＳＬ上に乗り上げている。テラス絶縁膜ＳＬ上に乗り上げたゲート電極Ｇは配線層ＭＬとの接続部として用いられる。また、テラス絶縁膜ＳＬの周辺にはｐ型拡散領域Ｐが形成されている。このｐ型拡散領域Ｐは配線層ＭＬとの接続部として用いられる。
【０２３３】
ＬＯＣＯＳからなるテラス絶縁膜ＳＬに代えてＳＴＩからなるテラス絶縁膜ＳＬを設けることも可能ではあるが、ＳＴＩからなるテラス絶縁膜ＳＬを用いた場合は、テラス絶縁膜ＳＬとキャパシタドープ領域ＣＣＮとの境部分で、ゲート絶縁膜Ｇｉｓｏが薄くなり（シンニング（Thinning））、容量耐圧が劣化するという問題がある。このため、ゲート電極Ｇが乗り上がるテラス絶縁膜ＳＬはＬＯＣＯＳで構成する。また、ＬＯＣＯＳの一部が、ＬＯＣＯＳの上面（表面）がｎ型エピタキシャル層ＮＥｐｉの主面から落ち込むリセス形状になると、ＬＯＣＯＳの端部近傍のｎ型エピタキシャル層ＮＥｐｉにおいて電界が強まるので、リセス形状ではないＬＯＣＯＳからなるテラス絶縁膜ＳＬを用いる。
【０２３４】
キャパシタドープ容量が形成された活性領域（ｐ型拡散領域Ｐ）の周辺には、ＳＴＩからなる素子分離部ＳＳが形成されており、活性領域に形成されたテラス絶縁膜ＳＬとは繋がっていない。
【０２３５】
キャパシタドープ容量は、層間絶縁膜Ｌｉｓｏにより覆われている。この層間絶縁膜Ｌｉｓｏには、複数の接続孔ＣＴが形成されており、複数の接続孔ＣＴに埋め込まれたプラグＰＬを介して、配線層ＭＬがゲート電極Ｇ（上部電極ＵＥ）、ｎ型拡散領域Ｎ、およびｐ型拡散領域Ｐなどと電気的に接続されている。
【０２３６】
このように、本実施の形態７によるキャパシタドープ容量において、活性領域に形成されるテラス絶縁膜ＳＬをＬＯＣＯＳで構成することにより、容量耐圧の低下を防止することができる。さらに、キャパシタドープ容量が形成された活性領域の周辺（ｐ型拡散領域Ｐの外側）に、ｐ型拡散領域Ｐを介してＳＴＩからなる素子分離部ＳＳを形成し、テラス絶縁膜ＳＬと素子分離部ＳＳとを離すことにより、ＳＴＩの構造に起因して生じる結晶欠陥によるキャパシタドープ容量の信頼度の低下を防ぐことができる。
【０２３７】
（実施の形態８）
本実施の形態８によるｎｐｎバイポーラ型高耐圧ＥＳＤ（静電破壊）保護素子の構造を図４５〜図４７を用いて説明する。図４５はｎｐｎバイポーラ型高耐圧ＥＳＤ（静電破壊）保護素子の要部平面図、図４６は図４５のVIIIａ−VIIIａ線に沿った要部断面図、図４７は図４５のVIIIｂ−VIIIｂ線に沿った要部断面図である。
【０２３８】
ｎｐｎバイポーラ型高耐圧ＥＳＤ（静電破壊）保護素子は、ｎ型エピタキシャル層の主面に形成された高濃度のｎ型拡散領域をエミッタとし、このｎ型拡散領域の周囲（側面および底面）を囲むｐ型ウェルをベースとした構造である。
【０２３９】
図４５〜図４７に示すように、ｎｐｎバイポーラ型高耐圧ＥＳＤ（静電破壊）保護素子は、基板ＳＵＢの主面にｎ型埋め込み層ＮＢＬを介して形成されたｎ型エピタキシャル層ＮＥｐｉに形成される。中央部にエミッタＥを構成するｎ型拡散領域Ｎを配置し、このｎ型拡散領域Ｎの周囲（側面および底面）を囲むようにベースＢを構成するｐ型ウェルＨＰＷが形成されている。ｐ型ウェルＨＰＷには、ｐ型ウェルＨＰＷよりも高濃度のｐ型拡散領域Ｐが形成されている。このｐ型拡散領域Ｐは配線層ＭＬとの接続部として用いられる。
【０２４０】
ｐ型ウェルＨＰＷとｎ型埋め込み層ＮＢＬとの間のｎ型エピタキシャル層ＮＥｐｉには、ｎ型エピタキシャル層ＮＥｐｉよりも高濃度のｎ型拡散領域ＥＳＤＮが部分的に形成されている。このｎ型拡散領域ＥＳＤＮは、保護素子のトリガ電圧を出力ピンの定格電圧以上、かつ内部素子の耐圧以下に調整する為に設けられている。
【０２４１】
ｐ型ウェルＨＰＷの周辺のｎ型エピタキシャル層ＮＥｐｉの主面には、ＬＯＣＯＳからなるテラス絶縁膜ＳＬが形成されている。
【０２４２】
さらに、テラス絶縁膜ＳＬの周辺には、コレクタＣを構成するｎ型ウェルＮＷが形成されている。ｎ型ウェルＮＷには、ｎ型ウェルＮＷよりも高濃度のｎ型拡散領域Ｎが形成されている。このｎ型拡散領域Ｎは配線層ＭＬとの接続部として用いられる。また、ｎ型ウェルＮＷとｎ型埋め込み層ＮＢＬとの間のｎ型エピタキシャル層ＮＥｐｉには、ｎ型拡散領域ＥＳＤＮが部分的に形成されている。このｎ型拡散領域ＥＳＤＮは、コレクタ引き上げ部の抵抗を下げる為に設けられている。
【０２４３】
また、テラス絶縁膜ＳＬ上には、ゲート電極Ｇが形成されており、エミッタＥ、ベースＢ、およびゲート電極Ｇを短絡してアノード電極とし、コレクタをカソード電極としたダイオード型の接続をしている。このゲート電極Ｇは、カソード領域側に高電圧が印加された時に、ｐ型ウェルＨＰＷとｎ型エピタキシャル層ＮＥｐｉとの接合部における電界を緩和する機能を有している。すなわち、アノード領域（エミッタおよびベース）と短絡するゲート電極Ｇを設けることにより、ｐ型ウェルＨＰＷとｎ型エピタキシャル層ＮＥｐｉとの接合部全体にかかる電界を、接合部の曲率部分とゲート電極Ｇにより緩和された接合表面部とにより分担することができるので、接合部における電界を緩和することができる。ＬＯＣＯＳからなるテラス絶縁膜ＳＬに代えてＳＴＩからなるテラス絶縁膜ＳＬを設けた場合は、ｐ型ウェルＨＰＷとｎ型エピタキシャル層ＮＥｐｉとの接合部全体にかかる電界が、接合部の曲率部分に集中して、接合部の接合耐圧が低下する。
【０２４４】
このように、本実施の形態８によるｎｐｎバイポーラ型高耐圧ＥＳＤ（静電破壊）保護素子において、アノード領域（エミッタＥおよびベースＢ）とカソード領域（コレクタＣ）とを分離するテラス絶縁膜ＳＬをＬＯＣＯＳで構成することにより、テラス絶縁膜ＳＬをＳＴＩで構成した場合に比べて、アノード領域とカソード領域との接合部の耐圧を向上することができる。さらに、ｎｐｎバイポーラ型高耐圧ＥＳＤ（静電破壊）保護素子が形成された活性領域の周辺（カソード領域の外側）に、ＳＴＩからなる素子分離部ＳＳを形成して、テラス絶縁膜ＳＬと素子分離部ＳＳとを離すことにより、ＳＴＩの構造に起因して生じる結晶欠陥によるｎｐｎバイポーラ型高耐圧ＥＳＤ（静電破壊）保護素子の信頼度の低下を防ぐことができる。
【０２４５】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０２４６】
本発明は、電界効果トランジスタ（特に、横型構造の電界効果トランジスタ（ＬＤＭＯＳデバイス））、容量素子、またはダイオード等を有する半導体装置に適用することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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