(57)【特許請求の範囲】
【請求項１】
第１及び第３のスイッチング素子を有し、前記第１のスイッチング素子及び前記第３のスイッチング素子のオンオフに応じて、電流を出力する第１のスイッチ回路と、
第２のスイッチング素子である第１〜第４のトランジスタを有するブリッジ回路であり、当該第２のスイッチング素子のオンオフの制御に応じて、正及び負のパルス信号を出力する第２のスイッチ回路と、
前記第２のスイッチ回路に接続された一次側コイルと、
前記一次側コイルと磁気的に結合され、前記第１のスイッチ回路と接続された二次側コイルと、
インダクタを有し、前記第１のスイッチ回路と接続され、前記第１のスイッチ回路から出力される前記電流を平滑化する平滑回路と、
前記第１〜第４のトランジスタのゲートに制御信号を出力するドライブ手段と、動作停止信号及び前記制御信号に基づいて、前記第１のスイッチ回路が有する前記第１及び第３のスイッチング素子のオンオフを制御する論理ゲート手段と、を有する制御手段と、を備え、
前記第１及び第３のトランジスタのドレインは、第１の入力端子に接続され、
前記第２及び第４のトランジスタのソースは、第２の入力端子に接続され、
前記第１のトランジスタのソースは、前記第２のトランジスタのドレインに接続され、
前記第３のトランジスタのソースは、前記第４のトランジスタのドレインに接続され、
前記第１のトランジスタがオンになるタイミングは、前記第２のトランジスタがオフになるタイミング、前記第３のトランジスタがオフになるタイミング、及び前記第４のトランジスタがオンになるタイミングと異なり、前記第２のトランジスタがオンになるタイミングは、前記第３のトランジスタがオンになるタイミングと異なり、前記第３のトランジスタがオフになるタイミングは、前記第４のトランジスタがオンになるタイミングと異なり、
前記一次側コイルの一端は、前記第１のトランジスタのソース及び前記第２のトランジスタのドレインに接続され、他端は、前記第３のトランジスタのソース及び前記第４のトランジスタのドレインに接続されており、
前記論理ゲート手段は、
前記第３のトランジスタに出力される前記制御信号が入力される第１のＮＯＴゲートと、
前記第４のトランジスタに出力される前記制御信号が入力される第２のＮＯＴゲートと、
前記動作停止信号が入力される第３のＮＯＴゲートと、
前記第１及び第２のＮＯＴゲートの出力信号が入力される第１のＡＮＤゲートと、
前記第３のＮＯＴゲートの出力信号と前記第１のＡＮＤゲートの出力信号とが入力されるＮＡＮＤゲートと、
前記第１のトランジスタに出力される前記制御信号と前記ＮＡＮＤゲートの出力信号とが入力される第２のＡＮＤゲートと、
前記第２のトランジスタに出力される前記制御信号と前記ＮＡＮＤゲートの出力信号とが入力される第３のＡＮＤゲートと、を有し、
前記第２のＡＮＤゲートの出力信号を用いて、前記第１のスイッチング素子のオンオフを制御し、前記第３のＡＮＤゲートの出力信号を用いて、前記第３のスイッチング素子のオンオフを制御し、
前記第３及び第４のトランジスタのオンオフのタイミングに基づいて、前記インダクタに流れる電流の向きを判定し、前記動作停止信号が入力された状態において、前記第３及び第４のトランジスタが共にオフなるタイミングで、前記第１及び第３のスイッチング素子の制御を停止する
スイッチング電源装置。
【請求項２】
前記制御手段は、前記動作停止信号が入力された状態において、前記第２のスイッチ回路が前記一次側コイルに出力する前記正のパルス信号の立ち下さがり及び前記負のパルス信号の立ち上がりのいずれか一方のタイミングで、前記第１のスイッチング素子のオンオフの制御を停止する請求項１に記載のスイッチング電源装置。
【請求項３】
前記第１のスイッチ回路は、第５〜第８のトランジスタを有するブリッジ回路であり、
前記第５及び第８のトランジスタが前記第１のスイッチング素子を構成し、前記第６及び第７のトランジスタが前記第３のスイッチング素子を構成し、
前記第５及び第７のトランジスタのドレインは、前記インダクタを介して第１の出力端子に接続され、
前記第６及び第８のトランジスタのソースは、第２の出力端子に接続され、
前記第５のトランジスタのソースは、前記第６のトランジスタのドレインに接続され、前記第７のトランジスタのソースは、前記第８のトランジスタのドレインに接続され、
前記二次側コイルの一端は、前記第５のトランジスタのソース及び前記第６のトランジスタのドレインに接続され、他端は、前記第７のトランジスタのソース及び前記第８のトランジスタのドレインに接続されており、
前記第２のＡＮＤゲートの出力信号は、前記第５及び第８のトランジスタのゲートに入力され、
前記第３のＡＮＤゲートの出力信号は、前記第６及び第７のトランジスタのゲートに入力される請求項１または２に記載のスイッチング電源装置。
【請求項４】
前記第１のスイッチ回路から出力される前記電流は脈流である請求項１〜３のいずれか一項に記載のスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はスイッチング電源装置及びその制御方法に関し、特にインダクタを用いて出力電流を平滑化するスイッチング電源装置及びその制御方法に関する。
【背景技術】
【０００２】
トランジスタ等の半導体のオン、オフ動作を繰り返して出力電圧を制御するスイッチング電源装置が知られている。このようなスイッチング電源装置内部では、スイッチング周期に合わせて、オン期間に上昇しオフ期間に低下する電流（脈流）が発生する。当該脈流の振れ幅を小さくするために、スイッチング電源装置の出力部には平滑化用のインダクタが設けられる。
【０００３】
しかし、スイッチング電源装置の半導体として、両方向導通素子である電界効果トランジスタ（ＦＥＴ）を用いた場合、スイッチング電源装置の出力電流が小さいと、低下する脈流がマイナス側に達し、出力電流がインダクタを介して逆流してしまう。出力電流が逆流している場合に、スイッチング電源装置自体の電源をオフにすると、スイッチング電源装置の動作、つまり、ＦＥＴのオン、オフ動作が停止し、インダクタに溜まったエネルギーの放電経路が急に遮断される。その結果、サージ電圧が発生して、ＦＥＴが破壊されてしまうという問題があった。
【０００４】
そのため、マイナス側の電流が発生しないように、スイッチング電源装置の仕様として最低電流値を設定したり、スイッチング電源装置の半導体としてサージ電圧にも耐えられる高耐圧半導体を使用したりしてサージ電圧の対策を図っていた。
【０００５】
特許文献１には、出力部に設けられたインダクタの入力側に、コンデンサを設ける技術が開示されている。これにより、サージ電圧により発生した逆流電流を用いてコンデンサを充電することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−６８２６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述のように、スイッチング電源装置の仕様として最低電流値を設定すると、スイッチング電源装置を使用する際には、最低電流値以上の電流を流す必要がある。そのため、スイッチング電源装置に流す電流値が限られ、スイッチング電源装置の性能が制限されてしまうという問題がある。
【０００８】
なお、特許文献１に記載の技術はサージ電圧を利用するものであり、サージ電圧の発生自体を抑制することについては、記載も示唆もされていない。
【０００９】
本発明は、このような問題を解決するためになされたものであり、スイッチング電源装置の性能を制限することなく、サージ電圧の発生を抑えることができるスイッチング電源装置及びその制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明にかかるスイッチング電源装置は、第１のスイッチング素子を有し、前記第１のスイッチング素子のオンオフに応じて、電流を出力する第１のスイッチ回路と、インダクタを有し、前記第１のスイッチ回路と接続され、前記第１のスイッチ回路から出力される前記電流を平滑化する平滑回路と、前記第１のスイッチング素子のオンオフを制御する制御手段と、を備え、前記制御手段は、前記第１のスイッチング素子のオンオフのタイミングに基づいて、前記インダクタに流れる電流の向きを判定し、動作停止信号が入力された状態で、前記インダクタに流れる電流の向きが前記平滑回路の出力方向である場合、前記第１のスイッチング素子のオンオフの制御を停止するものである。
【００１１】
本発明にかかるスイッチング電源装置の制御方法は、スイッチング素子を有し、前記スイッチング素子のオンオフに応じて、電流を出力するスイッチ回路と、インダクタを有し、前記スイッチ回路と接続され、前記スイッチ回路から出力される電流を平滑化する平滑回路と、を備えるスイッチング電源装置の制御方法であって、前記スイッチング素子のオンオフのタイミングに基づいて、前記インダクタに流れる電流の向きを判定し、動作停止信号が入力された状態で、前記インダクタに流れる電流の向きが前記平滑回路の出力方向である場合、前記スイッチング素子のオンオフの制御を停止するものである。
【発明の効果】
【００１２】
本発明は、スイッチング電源装置の性能を制限することなく、サージ電圧の発生を抑えることができるスイッチング電源装置及びその制御方法を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１にかかるスイッチング電源装置の構成例を示す図である。
【図２】実施の形態２にかかるスイッチング電源装置の構成例を示す図である。
【図３】実施の形態２にかかる論理ゲート部の構成例を示す図である。
【図４】実施の形態２にかかるスイッチング電源装置の動作を示すタイミングチャートである。
【図５】実施の形態２にかかる論理ゲート部の動作例を示す図である。
【図６】実施の形態２にかかるスイッチング電源装置の動作を示すタイミングチャートである。
【図７】実施の形態２にかかる論理ゲート部の動作例を示す図である。
【発明を実施するための形態】
【００１４】
＜実施の形態１＞
以下、図面を参照して本発明の実施の形態について説明する。本実施の形態にかかるスイッチング電源装置１の構成を図１に示す。スイッチング電源装置１は、第１のスイッチ回路１０と、平滑回路２０と、制御部３０と、を備える。本実施の形態にかかるスイッチング電源装置１は、いわゆるＤＣ−ＤＣコンバータであり、入力電圧ＶＴを降圧し、出力電圧Ｖｏｕｔとして出力する。
【００１５】
第１のスイッチ回路１０は、Ｎｃｈ型ＭＯＳＦＥＴ１０１と、直流電源１０２と、を備える。Ｎｃｈ型ＭＯＳＦＥＴ１０１（第１のスイッチング素子）は、ドレインが直流電源１０２のプラス側に接続され、ソースがインダクタ２０１と接続されている。
【００１６】
平滑回路２０は、インダクタ２０１と、コンデンサ２０２と、を備える。インダクタ２０１の一端は、Ｎｃｈ型ＭＯＳＦＥＴ１０１のソースに接続され、他端は、第１の出力端子９１及びコンデンサ２０２のプラス側に接続されている。コンデンサ２０２のマイナス側は、第２の出力端子９２に接続されている。平滑回路２０は、インダクタ２０１及びコンデンサ２０２を用いて、インダクタ２０１に流れる電流ＩＬを平滑化する。
【００１７】
制御部３０は、Ｎｃｈ型ＭＯＳＦＥＴ１０１のゲートに接続され、Ｎｃｈ型ＭＯＳＦＥＴ１０１のオンオフを制御する。制御部３０には、ＰＳ（Power Supply）信号が入力される。ここで、ＰＳ信号とは、スイッチング電源装置１の起動・停止を指示する信号であり、いわゆるスイッチング電源装置１自体の電源のオンオフ信号である。つまり、ＰＳ信号がＨ（High）レベルの場合、スイッチング電源装置１は動作状態となり、ＰＳ信号がＬ（Low）レベル（動作停止信号）の場合、スイッチング電源装置１は停止状態となる。
【００１８】
続いて、スイッチング電源装置１の動作について説明する。まず、ユーザや他の装置（以下、ユーザ等と称す）が、スイッチング電源装置１を起動させるために、ＰＳ信号をＨレベルにする。
【００１９】
制御部３０は、スイッチング電源装置１の降圧比に応じた所定の周波数で、Ｎｃｈ型ＭＯＳＦＥＴ１０１に対して制御信号を出力する。これにより、Ｎｃｈ型ＭＯＳＦＥＴ１０１は、オンオフを繰り返すため、入力電圧ＶＴを降圧した出力電圧Ｖｏｕｔが出力される。なお、Ｎｃｈ型ＭＯＳＦＥＴ１０１がオン及びオフの各場合におけるスイッチング電源装置１の動作は、当業者に広く知られているため、詳細な説明は省略する。
【００２０】
このとき、インダクタ２０１の電流ＩＬは、Ｎｃｈ型ＭＯＳＦＥＴ１０１がオンの場合に上昇し、Ｎｃｈ型ＭＯＳＦＥＴ１０１がオフの場合に低下する。そのため、Ｎｃｈ型ＭＯＳＦＥＴ１０１がオンオフを繰り返すと、電流ＩＬは脈流となる。なお、脈流とは、一般的に、流れる方向が一定で、大きさが定期的または不定期に変動する電流のことを意味する。ただし、以下の実施の形態では、スイッチング素子に両方向導通素子であるＭＯＳＦＥＴを用いており、スイッチング電源装置１の出力電流が小さいため、電流ＩＬの低下時に、電流ＩＬがマイナスに達するものとする。つまり、電流ＩＬが図１の矢印方向とは反対方向にも流れる場合があるものとする。
【００２１】
制御部３０は、Ｎｃｈ型ＭＯＳＦＥＴ１０１のオンオフのタイミングに基づいて、インダクタ２０１に流れる電流ＩＬの向きを判定する。具体的には、電流ＩＬは、Ｎｃｈ型ＭＯＳＦＥＴ１０１がオフの期間は低下する。そのため、Ｎｃｈ型ＭＯＳＦＥＴ１０１がオフからオンに切り替わるタイミングにおいては、電流ＩＬが最も低下している、つまり、制御部３０は、Ｎｃｈ型ＭＯＳＦＥＴ１０１がオフからオンに切り替わるタイミングに基づいて、電流ＩＬがマイナス方向（図１の矢印と反対方向）に流れていると判定する。一方、電流ＩＬは、Ｎｃｈ型ＭＯＳＦＥＴ１０１がオンの期間は上昇する。そのため、Ｎｃｈ型ＭＯＳＦＥＴ１０１がオンからオフに切り替わるタイミングにおいては、電流ＩＬが最も上昇している、つまり、制御部３０は、Ｎｃｈ型ＭＯＳＦＥＴ１０１がオンからオフに切り替わるタイミングに基づいて、電流ＩＬがプラス方向（図１の矢印方向）に流れていると判定する。これにより、電流の方向を判定するための電流計等の電流の測定器を別途設ける必要が無い。
【００２２】
その後、ユーザ等は、スイッチング電源装置１の動作を停止させるために、ＰＳ信号をＬレベルにする。つまり、制御部３０に動作停止信号が入力される。
【００２３】
ＰＳ信号がＬレベルの状態で、インダクタ２０１に流れる電流ＩＬの向きが、平滑回路２０の出力方向である場合、電流ＩＬが逆流することはない。そのため、制御部３０は、Ｎｃｈ型ＭＯＳＦＥＴ１０１のオンオフの制御を停止する。具体的には、制御部３０は、Ｎｃｈ型ＭＯＳＦＥＴ１０１にＬレベルの制御信号を出力し、Ｎｃｈ型ＭＯＳＦＥＴ１０１をオフ状態に維持する。なお、平滑回路２０の出力方向とは、出力端子９１方向、つまり図１の矢印方向を意味する。
【００２４】
一方、ＰＳ信号がＬレベルの状態であっても、インダクタ２０１に流れる電流ＩＬの向きが、平滑回路２０の出力方向でない場合は、電流ＩＬが逆流する可能性がある。そのため、制御部３０は、Ｎｃｈ型ＭＯＳＦＥＴ１０１のオンオフの制御を停止しない。その後、電流ＩＬの向きが、平滑回路２０の出力方向となった場合、制御部３０は、Ｎｃｈ型ＭＯＳＦＥＴ１０１のオンオフの制御を停止する。
【００２５】
以上のように、本実施の形態にかかるスイッチング電源装置１においては、制御部３０が、Ｎｃｈ型ＭＯＳＦＥＴ１０１のオンオフのタイミングに基づいて、インダクタ２０１に流れる電流ＩＬの向きを判定する。そして、制御部３０は、ＰＳ信号がＬレベルの状態で、電流ＩＬの向きが平滑回路２０の出力方向である場合、Ｎｃｈ型ＭＯＳＦＥＴ１０１のオンオフの制御を停止する。つまり、制御部３０が、Ｎｃｈ型ＭＯＳＦＥＴ１０１のオンオフの制御を停止したときは、必ず電流ＩＬの向きが、第１のスイッチ回路１０とは反対方向である。そのため、オフ状態のＮｃｈ型ＭＯＳＦＥＴ１０１に電流ＩＬが逆流してくることはない。したがって、インダクタ２０１の逆起電圧に起因するサージ電圧の発生を抑制できる。その結果、スイッチング電源装置１の設計において、サージ電圧対策として最低電流値を設定する必要がない。つまり、スイッチング電源装置の性能が制限されない。
【００２６】
なお、サージ電圧対策として、スイッチング電源装置の半導体に高耐圧半導体を用いることが考えられるが、高耐圧半導体は、一般的な半導体に比べて通常動作時の電力損失が大きい。そのため、スイッチング電源装置１自体の電力変換効率を低下させてしまう。しかし、本実施の形態にかかるスイッチング電源装置１においては、サージ電圧の発生を防止することができるため、高耐圧半導体を用いる必要がなく、スイッチング電源装置の電力変換効率の低下も回避できる。
【００２７】
＜実施の形態２＞
本発明にかかる実施の形態２について説明する。本実施の形態にかかるスイッチング電源装置２の構成を図２に示す。スイッチング電源装置２は、インバータ回路４０と、一次側コイル５１と、二次側コイル５２と、整流回路１１と、平滑回路２０と、制御部３１と、を備える。なお、平滑回路２０の構成については実施の形態１と同様であるので、適宜説明を省略する。
【００２８】
図２に示したスイッチング電源装置２は、いわゆるＤＣ−ＤＣコンバータである。インバータ回路４０が、直流入力電圧Ｖｉｎを、交流の電圧ＶＴ１に変換する。そして、当該電圧ＶＴ１はトランスを介して整流回路１１に電圧ＶＴ２として伝送される。整流回路１１は、電圧ＶＴ２に基づいて整流した電流を平滑回路２０に出力する。平滑回路２０は、整流回路１１により整流された電流を平滑化して出力する。以下では、スイッチング電源装置２の構成及び動作について詳細に説明する。
【００２９】
インバータ回路４０（第２のスイッチ回路）は、ブリッジ接続されたＮｃｈ型ＭＯＳＦＥＴ４０１〜４０４と、コンデンサ４０５と、を有する。インバータ回路４０は、Ｎｃｈ型ＭＯＳＦＥＴ４０１〜４０４のオンオフに応じて、一次側コイル５１に対して、正及び負のパルス信号を出力する。
【００３０】
Ｎｃｈ型ＭＯＳＦＥＴ４０１（第１のトランジスタ）のドレインは、ハイサイド側のブリッジアームに接続されている。Ｎｃｈ型ＭＯＳＦＥＴ４０１のソースは、Ｎｃｈ型ＭＯＳＦＥＴ４０２（第２のトランジスタ）のドレインに接続されている。Ｎｃｈ型ＭＯＳＦＥＴ４０２のソースは、ローサイド側のブリッジアームに接続されている。
【００３１】
Ｎｃｈ型ＭＯＳＦＥＴ４０３（第３のトランジスタ）のドレインは、ハイサイド側のブリッジアームに接続されている。Ｎｃｈ型ＭＯＳＦＥＴ４０３のソースは、Ｎｃｈ型ＭＯＳＦＥＴ４０４（第４のトランジスタ）のドレインに接続されている。Ｎｃｈ型ＭＯＳＦＥＴ４０４のソースは、ローサイド側のブリッジアームに接続されている。
【００３２】
コンデンサ４０５は、第１の入力端子９３と第２の入力端子９４との間に設けられている。コンデンサ４０５のプラス側が、ハイサイド側のブリッジアームに接続されている。一方、コンデンサ４０５のマイナス側が、ローサイド側のブリッジアームに接続されている。
【００３３】
一次側コイル５１の一端は、Ｎｃｈ型ＭＯＳＦＥＴ４０１のソース及びＮｃｈ型ＭＯＳＦＥＴ４０２のドレインに接続されている。一次側コイル５１の他端は、Ｎｃｈ型ＭＯＳＦＥＴ４０３のソース及びＮｃｈ型ＭＯＳＦＥＴ４０４のドレインに接続されている。なお、Ｎｃｈ型ＭＯＳＦＥＴ４０１〜４０４のゲートは、それぞれドライブ部３１１に接続されている。一次側コイル５１は、二次側コイル５２と磁気的に結合し、トランスを構成している。
【００３４】
整流回路１１（第１のスイッチ回路）は、ブリッジ接続されたＮｃｈ型ＭＯＳＦＥＴ１１１〜１１４を有する。Ｎｃｈ型ＭＯＳＦＥＴ１１１（第５のトランジスタ）のドレインは、インダクタ２０１を介して、第１の出力端子９５に接続されている。Ｎｃｈ型ＭＯＳＦＥＴ１１１のソースは、Ｎｃｈ型ＭＯＳＦＥＴ１１２（第６のトランジスタ）のドレインに接続されている。Ｎｃｈ型ＭＯＳＦＥＴ１１２のソースは、第２の出力端子９６に接続されている。
【００３５】
Ｎｃｈ型ＭＯＳＦＥＴ１１３（第７のトランジスタ）のドレインは、インダクタ２０１を介して、第１の出力端子９５に接続されている。Ｎｃｈ型ＭＯＳＦＥＴ１１３のソースは、Ｎｃｈ型ＭＯＳＦＥＴ１１４（第８のトランジスタ）のドレインに接続されている。Ｎｃｈ型ＭＯＳＦＥＴ１１４のソースは、第２の出力端子９６に接続されている。
【００３６】
二次側コイル５２の一端は、Ｎｃｈ型ＭＯＳＦＥＴ１１１のソース及びＮｃｈ型ＭＯＳＦＥＴ１１２のドレインに接続されている。二次側コイル５２の他端は、Ｎｃｈ型ＭＯＳＦＥＴ１１３のソース及びＮｃｈ型ＭＯＳＦＥＴ１１４のドレインに接続されている。なお、Ｎｃｈ型ＭＯＳＦＥＴ１１１〜１１４のゲートは、それぞれ論理ゲート部３１２に接続されている。
【００３７】
制御部３１は、ドライブ部３１１と、論理ゲート部３１２とを有する。ドライブ部３１１は、Ｎｃｈ型ＭＯＳＦＥＴ４０１〜４０４に対して、制御信号Ａ〜Ｄをそれぞれ出力し、Ｎｃｈ型ＭＯＳＦＥＴ４０１〜４０４のオンオフを制御する。さらに、ドライブ部３１１は、制御信号Ａ〜Ｆを論理ゲート部３１２に対して出力する。なお、制御信号Ｅは制御信号Ａと同一の信号であり、制御信号Ｆは制御信号Ｂと同一の信号である。また、ドライブ部３１１は入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔが生成できるように、予め設定された周波数及びタイミングで制御信号Ａ〜Ｄを出力する。
【００３８】
論理ゲート部３１２は、複数の論理ゲートを有する。論理ゲート部３１２は、ドライブ部３１１から入力された制御信号Ａ〜Ｆ及びＰＳ信号に基づいて、論理演算を行い、制御信号Ｅ´、Ｆ´を生成する。論理ゲート部３１２は、Ｎｃｈ型ＭＯＳＦＥＴ１１１及びＮｃｈ型ＭＯＳＦＥＴ１１４により構成されるペア（第１のスイッチング素子）のゲートに対して制御信号Ｅ´を出力する。また、論理ゲート部３１２は、Ｎｃｈ型ＭＯＳＦＥＴ１１２及びＮｃｈ型ＭＯＳＦＥＴ１１３により構成されるペア（第３のスイッチング素子）のゲートに対して制御信号Ｆ´を出力する。
【００３９】
ここで、論理ゲート部３１２の構成について詳細に説明する。論理ゲート部３１２の構成例を図３に示す。論理ゲート部３１２は、ＮＯＴゲートＧ１〜Ｇ３と、ＡＮＤゲートＧ４、Ｇ６、Ｇ７と、ＮＡＮＤゲートＧ５とを有する。ＮＯＴゲートＧ１（第１のＮＯＴゲート）には、ドライブ部３１１から制御信号Ｃが入力される。ＮＯＴゲートＧ２（第２のＮＯＴゲート）には、ドライブ部３１１から制御信号Ｄが入力される。ＮＯＴゲートＧ３（第３のＮＯＴゲート）には、ＰＳ信号が入力される。ＡＮＤゲートＧ４（第１のＡＮＤゲート）には、ＮＯＴゲートＧ１の出力信号とＮＯＴゲートＧ２の出力信号とが入力される。ＮＡＮＤゲートＧ５には、ＡＮＤゲートＧ４の出力信号とＮＯＴゲートＧ３の出力信号とが入力される。ＡＮＤゲートＧ６（第２のＡＮＤゲート）には、制御信号ＥとＮＡＮＤゲートＧ５の出力信号とが入力される。ＡＮＤゲートＧ７（第２のＡＮＤゲート）には、制御信号ＦとＮＡＮＤゲートＧ５の出力信号が入力される。ＡＮＤゲートＧ６は、制御信号Ｅ´を出力する。ＡＮＤゲートＧ７は、制御信号Ｆ´を出力する。
【００４０】
続いて、図４に示すタイミングチャートを参照して、スイッチング電源装置２の動作について説明する。図２に示すように、Ｎｃｈ型ＭＯＳＦＥＴ４０１とＮｃｈ型ＭＯＳＦＥＴ４０４とがペアを構成する。そのため、Ｎｃｈ型ＭＯＳＦＥＴ４０１に入力される制御信号Ａと、Ｎｃｈ型ＭＯＳＦＥＴ４０４に入力される制御信号Ｄとが共にＨレベルとなった場合に、一次側コイル５１にプラス（図２の矢印方向）の電圧ＶＴ１が発生する（図４のｔ１〜ｔ２区間）。すると、一次側コイル５１と二次側コイル５２との巻線比に応じた電圧ＶＴ２が二次側コイル５２に発生する。
【００４１】
ｔ１〜ｔ２区間において、論理ゲート部３１２では、図５に示すように、ＮＯＴゲートＧ１にＬレベルの制御信号Ｃが入力される。そのため、ＮＯＴゲートＧ１は、反転信号であるＨレベルの信号を出力する。また、ＮＯＴゲートＧ２には、Ｈレベルの制御信号Ｄが入力される。そのため、ＮＯＴゲートＧ２は、反転信号であるＬレベルの信号を出力する。したがって、ＡＮＤゲートＧ４には、ＮＯＴゲートＧ１から出力されたＨレベルの信号と、ＮＯＴゲートＧ２から出力されたＬレベルの信号とが入力される。その結果、ＡＮＤゲートＧ４は、Ｌレベルの信号を出力する。一方、スイッチング電源装置２は起動しているため、ＮＯＴゲートＧ３には、ＨレベルのＰＳ信号が入力される。そのため、ＮＯＴゲートＧ３は、反転信号であるＬレベルの信号を出力する。
【００４２】
さらに、ＮＡＮＤゲートＧ５には、ＡＮＤゲートＧ４から出力されたＬレベルの信号と、ＮＯＴゲートＧ３から出力されたＬレベルの信号とが入力されるため、ＮＡＮＤゲートＧ５は、Ｈレベルの信号を出力する。これにより、ＡＮＤゲートＧ６の一方の入力は、Ｈレベルの信号となる。そのため、ＡＮＤゲートＧ６から出力される制御信号Ｅ´は、ＡＮＤゲートＧ６の他方の入力である制御信号Ｅと同期する。同様に、ＡＮＤゲートＧ７から出力される制御信号Ｆ´は、ＡＮＤゲートＧ７の他方の入力である制御信号Ｆと同期する。さらに、制御信号Ａと制御信号Ｅとは同一の信号であり、制御信号Ｂと制御信号Ｆとは同一の信号である。このため、制御信号Ａと制御信号Ｅ´とが同期し、制御信号Ｂと制御信号Ｆ´とが同期する。
【００４３】
なお、スイッチング電源装置２が動作している場合、ＰＳ信号は常にＨレベルである。図５から明らかなように、ＰＳ信号がＨレベルの場合、ＮＯＴゲートＧ３の出力信号はＬレベルとなる。そのため、ＰＳ信号がＨレベルである場合、ＮＡＮＤゲートＧ５の一方の入力は常にＬレベルに固定される。つまり、ＮＡＮＤゲートＧ５の出力信号は、Ｈレベルに固定される。したがって、ＰＳ信号がＨレベルである場合は、上記のように、制御信号Ａと制御信号Ｅ´とが同期し、制御信号Ｂと制御信号Ｆ´とが同期する。
【００４４】
図４に示すように、ｔ１〜ｔ２区間においては、制御信号ＡがＨレベルであり、制御信号ＢがＬレベルである。そのため、制御信号Ｅ´はＨレベルとなり、制御信号Ｆ´はＬレベルとなる。その結果、整流回路１１においてペアを構成するＮｃｈ型ＭＯＳＦＥＴ１１１とＮｃｈ型ＭＯＳＦＥＴ１１４とがオンとなる。また、上記したように、ｔ１〜ｔ２区間においては、二次側コイル５２には、電圧ＶＴ２が印加されている。したがって、インダクタ２０１にプラス方向（図２の矢印方向）の電流ＩＬが発生する。これにより、整流回路１１において、Ｎｃｈ型ＭＯＳＦＥＴ１１１、インダクタ２０１、コンデンサ２０２、Ｎｃｈ型ＭＯＳＦＥＴ１１４の経路で電流が流れ、電流ＩＬは上昇する。
【００４５】
そして、図４に示すように、制御信号ＤがＨレベルからＬレベルになると（時刻ｔ２）、Ｎｃｈ型ＭＯＳＦＥＴ４０４がオフとなる。このとき、制御信号ＣもＬレベルであるため、Ｎｃｈ型ＭＯＳＦＥＴ４０３もオフである。そのため、一次側コイル５１には電流が流れず、電圧ＶＴ１は発生しない。この場合、二次側コイル５２にも電圧ＶＴ２が発生しないため、インダクタ２０１の電流ＩＬは低下する。言い換えると、電流ＩＬは、時刻ｔ２でピークとなる。
【００４６】
さらに電流ＩＬが低下すると、整流回路１１は両方向導通素子であるＭＯＳＦＥＴにより構成されているため、インダクタ２０１から電流ＩＬが逆流してくる（図２の矢印と反対方向）。そのため、電流ＩＬはマイナスの電流となる（ｔ２〜ｔ３区間）。
【００４７】
その後、制御信号Ｂと制御信号Ｃとが共にＨレベルになると、ペアを構成するＮｃｈ型ＭＯＳＦＥＴ４０２とＮｃｈ型ＭＯＳＦＥＴ４０３とがオンになる。そのため、一次側コイル５１にマイナスの電圧ＶＴ１が発生する（ｔ３〜ｔ４区間）。
【００４８】
上記したように、ＰＳ信号がＨレベルである場合、制御信号Ａと制御信号Ｅ´とが同期し、制御信号Ｂと制御信号Ｆ´とが同期する。ｔ３〜ｔ４区間においては、制御信号ＢがＨレベルとなっているため、制御信号Ｆ´がＨレベルとなる。したがって、整流回路１１のＮｃｈ型ＭＯＳＦＥＴ１１２とＮｃｈ型ＭＯＳＦＥＴ１１３とがオンとなる。その結果、インダクタ２０１にプラス方向の電流ＩＬが流れる。これにより、整流回路１１において、Ｎｃｈ型ＭＯＳＦＥＴ１１３、インダクタ２０１、コンデンサ２０２、Ｎｃｈ型ＭＯＳＦＥＴ１１２の経路で電流が流れ、電流ＩＬが上昇する。以上の動作を繰り返すことにより、整流回路１１の整流動作が実現され、インダクタ２０１の電流ＩＬは脈流となる。
【００４９】
次に、図６に示すタイミングチャートを参照して、スイッチング電源装置２の動作停止について説明する。図６に示すタイミングチャートには、図４に示す信号に加えて、ＰＳ信号と、制御信号Ｅ´と、制御信号Ｆ´とを示す。なお、ＰＳ信号がＨレベルの場合、つまり、上述した図４の動作については説明を省略する。
【００５０】
図６の時刻ｔ５において、ユーザ等が動作停止を指示すると、ＰＳ信号がＨレベルからＬレベルに切り替わる。そのため、論理ゲート部３１２におけるＮＯＴゲートＧ３の入力がＬレベルに変化する。その結果、ＮＯＴゲートＧ３の出力はＨレベルとなる。つまり、ＮＡＮＤゲートＧ５の一方の入力がＨレベルとなる。
【００５１】
ただし、図６の時刻ｔ５においては、制御信号ＣがＨレベルであり、制御信号ＤがＬレベルであるため、未だ、ＮＡＮＤゲートＧ５の他方の入力はＬレベルのままである。したがって、ｔ５〜ｔ６区間においては、上述した通常の動作と同様に、論理ゲート部３１２は、Ｎｃｈ型ＭＯＳＦＥＴ１１１〜１１４のオンオフを制御する。
【００５２】
次に、時刻ｔ６においては、制御信号Ｃと制御信号Ｄとが共にＬレベルとなっている。そのため、ＮＯＴゲートＧ１、Ｇ２の双方の出力信号がＨレベルとなる（図７参照）。このとき、ＮＡＮＤゲートＧ５の入力信号は共にＨレベルとなるため、ＮＡＮＤゲートＧ５の出力信号はＬレベルとなる。その結果、制御信号Ｅ´及びＦ´は、制御信号Ｅ及びＦのレベルに拘わらず、Ｌレベルとなる。言い換えると、図６に示すように、論理ゲート部３１２は、整流回路１１のＮｃｈ型ＭＯＳＦＥＴ１１１〜１１４のオンオフの制御を停止する。
【００５３】
つまり、論理ゲート部３１２は、Ｎｃｈ型ＭＯＳＦＥＴ４０３、４０４が共にオフとなるタイミングに基づいて、インダクタ２０１に流れる電流ＩＬの向きを判定している。具体的には、図４において説明したように、Ｎｃｈ型ＭＯＳＦＥＴ４０３、４０４がオフとなるタイミングで、電流ＩＬがピークとなる。そのため、論理ゲート部３１２は、Ｎｃｈ型ＭＯＳＦＥＴ４０３、４０４がオフであることに基づいて、電流ＩＬが平滑回路２０の出力方向（プラス方向）に流れていることを判定する。そして、ＰＳ信号がＬレベルの状態において、Ｎｃｈ型ＭＯＳＦＥＴ４０３、４０４が共にオフとなるタイミングで、論理ゲート部３１２は、整流回路１１のＮｃｈ型ＭＯＳＦＥＴ１１１〜１１４のオンオフの制御を停止する。この場合、Ｎｃｈ型ＭＯＳＦＥＴ４０３、４０４が、第２のスイッチング素子に対応する。
【００５４】
一方、ＰＳ信号がＬレベルの状態であっても、Ｎｃｈ型ＭＯＳＦＥＴ４０３、４０４が共にオフとなるまでは、論理ゲート部３１２は、整流回路１１のＮｃｈ型ＭＯＳＦＥＴ１１１〜１１４のオンオフの制御を停止しない。
【００５５】
以上のように、本実施の形態にかかるスイッチング電源装置２においては、論理ゲート部３１２が、Ｎｃｈ型ＭＯＳＦＥＴ４０３、４０４のオンオフのタイミングに基づいて、インダクタ２０１の電流ＩＬがプラス方向に流れているか否かを判定する。そして、論理ゲート部３１２は、ＰＳ信号がＬレベルの状態において、Ｎｃｈ型ＭＯＳＦＥＴ４０３、４０４が共にオンとなるタイミング、つまり、電流ＩＬがピーク時に、制御動作を停止する。そのため、制御停止後にインダクタ２０１から整流回路１１に電流ＩＬが逆流せず、サージ電圧が発生しない。したがって、スイッチング電源装置２は、最低電流値を設定したり、高耐圧半導体を使用したりする等のサージ電圧対策を必要としない。
【００５６】
なお、図４及び図６から明らかなように、制御信号Ｃ（または制御信号Ｄ）がＨレベルからＬレベルに切り替わるタイミング、つまり、Ｎｃｈ型ＭＯＳＦＥＴ４０３（またはＮｃｈ型ＭＯＳＦＥＴ４０４）がオンからオフに切り替わるタイミングにおいては、インダクタ２０１の電流ＩＬはピークであり、プラス方向に流れている。そのため、論理ゲート部３１２は、Ｎｃｈ型ＭＯＳＦＥＴ４０３（またはＮｃｈ型ＭＯＳＦＥＴ４０４）がオンからオフに切り替わるタイミングに基づいて、電流ＩＬの向きを判定してもよい。この場合、Ｎｃｈ型ＭＯＳＦＥＴ４０３（またはＮｃｈ型ＭＯＳＦＥＴ４０４）が第２のスイッチング素子に対応する。
【００５７】
さらに、インバータ回路４０の出力する正のパルス電圧が立ち下がるタイミング（または負のパルス電圧が立ち上がるタイミング）おいても、インダクタ２０１の電流ＩＬはピークであり、プラス方向に流れている。そのため、論理ゲート部３１２は、正のパルス電圧が立ち下がるタイミング（または負のパルス電圧が立ち上がるタイミング）に基づいて、電流ＩＬの向きを判定してもよい。例えば、論理ゲート部３１２は、ＰＳ信号がＬレベルの状態において、インバータ回路４０の出力する正のパルス電圧が立ち下がるタイミングで、整流回路１１のＮｃｈ型ＭＯＳＦＥＴ１１１〜１１４のオンオフの制御を停止してもよい。
【００５８】
つまり、上記したように、電流ＩＬがピークである場合、インダクタ２０１にはプラス方向の電流ＩＬが流れている。そのため、電流ＩＬのピーク時にオンオフの制御を停止したとしても、インダクタ２０１に溜まったエネルギーは第１の出力端子９５側に放電される。したがって、サージ電圧は発生しない。
【００５９】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、インバータ回路４０及び整流回路１１の構成は、図２に示す構成に限られない。また、論理ゲート部３１２の論理回路構成は、図３に示した構成に限られず、同様の入出力が実現できれば他の構成であってもよい。さらに、スイッチング素子はＮｃｈ型ＭＯＳＦＥＴに限られない。
【符号の説明】
【００６０】
１、２  スイッチング電源装置
１０  第１のスイッチ回路
１１  整流回路
２０  平滑回路
３０、３１  制御部
４０  インバータ回路
５１  一次側コイル
５２  二次側コイル
９３、９４  入力端子
９１、９２、９５、９６  出力端子
１０２  直流電源
１０１、１１１〜１１４、４０１〜４０４  Ｎｃｈ型ＭＯＳＦＥＴ
２０１  インダクタ
２０２、４０５  コンデンサ
３１１  ドライブ部
３１２  論理ゲート部
【図１】
0005545765.tif 000002
【図２】
0005545765.tif 000003
【図３】
0005545765.tif 000004
【図４】
0005545765.tif 000005
【図５】
0005545765.tif 000006
【図６】
0005545765.tif 000007
【図７】
0005545765.tif 000008