(57)【特許請求の範囲】
【請求項１】
第１のスイッチのオン動作によって駆動され、出力トランジスタのゲートに高電圧電源を供給する第１のトランジスタを含む第１の駆動回路部と、
前記第１のスイッチと相補的に動作する第２のスイッチのオン動作によって生成されたワンショットパルスによって駆動され、前記出力トランジスタのゲート−ソースの充電電圧を放電させる第２のトランジスタを含む第２の駆動回路部と、
前記第１の駆動回路部と並列されるように高電圧電源端と前記出力トランジスタのゲートとの間に配置され、前記第２のスイッチのオン動作によって放電した前記出力トランジスタのゲート電位を保持させる出力駆動電圧クランピング部と、を含み、
前記第１の駆動回路部は、
第１のスイッチと、
前記高電圧電源端にソース電極が接続され、前記第１のスイッチのオン動作によって駆動され、前記出力トランジスタのゲートに前記高電圧電源を供給するＰチャネルの第１のトランジスタと、
前記第１のスイッチのオン動作によって前記高電圧電源端から前記第１のトランジスタのゲートに供給される駆動電圧をクランピングする第１のトランジスタ駆動電圧クランピング部と、を含み、
前記第１のトランジスタ駆動電圧クランピング部は、前記高電圧電源端と前記第１のトランジスタのゲートとの間に配置された第１のツェナーダイオードと、前記第１のツェナーダイオードに並列接続されたカレントミラーと、前記第１のトランジスタのゲートに対向する前記カレントミラーの下端に接続され、前記第１のスイッチと相補的に動作する第３のスイッチとを含み、
前記カレントミラーは、前記高電圧電源端にソース電極が接続された第３及び第４のトランジスタのミラー構造で構成され、
前記第３及び第４のトランジスタは、ＰチャネルＭＯＳＦＥＴまたはＰチャネルＬＤＭＯＳＦＥＴであり、
前記第４のトランジスタのドレイン電極は、前記第１のトランジスタのゲートに接続され、前記第３のトランジスタのドレイン電極は、前記第３のスイッチ及び前記第３及び第４のトランジスタのゲート電極に接続され、
前記第３のスイッチは、ＮチャネルＭＯＳＦＥＴまたはＮチャネルＬＤＭＯＳＦＥＴから成る出力駆動回路。
【請求項２】
前記第２の駆動回路部は、
前記第１のスイッチと相補的に動作すると共にオン動作によって前記出力駆動電圧クランピング部を通じて流れる電流を低電圧電源端へと切り換える第２のスイッチと、
前記第２のスイッチのオン動作によって、前記第２のトランジスタを駆動させるための前記ワンショットパルスを生成するパルス生成器と、
前記ワンショットパルスによって駆動され、前記出力トランジスタのゲート−ソースの充電電圧を放電させるＮチャネルの第２のトランジスタと、を含む請求項１に記載の出力駆動回路。
【請求項３】
前記出力駆動電圧クランピング部は、前記高電圧電源端と前記出力トランジスタのゲートとの間に配置された第２のツェナーダイオードを含む請求項１または２に記載の出力駆動回路。
【請求項４】
前記第１のトランジスタのゲート−ソースのキャパシタンスが、前記出力トランジスタのゲート−ソースのキャパシタンスより小さい請求項１または２に記載の出力駆動回路。
【請求項５】
前記第１及び第２のスイッチは、ＮチャネルＭＯＳＦＥＴまたはＮチャネルＬＤＭＯＳＦＥＴから成る請求項１または２に記載の出力駆動回路。
【請求項６】
前記出力トランジスタは、前記第２の駆動回路部の駆動によって駆動され、前記高電圧電源を出力するＰチャネルＭＯＳＦＥＴまたはＰチャネルＬＤＭＯＳＦＥＴである請求項１または２に記載の出力駆動回路。
【請求項７】
高電圧電源端にソース電極が接続され、駆動によってドレイン電極を通じて高電圧電源を出力するＰチャネル出力トランジスタと、
前記Ｐチャネル出力トランジスタと相補的に動作し、駆動によって前記Ｐチャネル出力トランジスタのドレイン電極と接続されたドレイン電極から、ソース電極が接続された低電圧電源端へと電源を出力するＮチャネル出力トランジスタと、
相補的スイッチング動作によって、前記Ｐチャネル及びＮチャネル出力トランジスタの各々を駆動する請求項１または２による出力駆動回路とを含むトランジスタ出力回路。
【請求項８】
前記出力駆動回路の出力駆動電圧クランピング部は、前記高電圧電源端と前記Ｐチャネル出力トランジスタのゲートとの間に配置された第２のツェナーダイオードを含む請求項７に記載のトランジスタ出力回路。
【請求項９】
前記出力駆動回路の第１及び第２のスイッチは、ＮチャネルＭＯＳＦＥＴまたはＮチャネルＬＤＭＯＳＦＥＴから成る請求項７に記載のトランジスタ出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力駆動回路及びトランジスタ出力回路に関し、特に、出力トランジスタのゲートに、ソース−ドレイン間の降伏電圧より小さく、ゲート−ソース間の降伏電圧より大きい高電圧が印加される場合、安定して動作可能な出力駆動回路及びトランジスタ出力回路に関する。
【背景技術】
【０００２】
Ｐチャネルトランジスタ、例えばＰチャネル−ＬＤＭＯＳの動作電圧は、ソース−ドレイン間の降伏電圧ＢＶｓｄ、ソース−ゲート間の降伏電圧ＢＶｓｇ及びゲート−ドレイン間の降伏電圧ＢＶｇｄによって決まる。このうち、ソース−ゲート間の降伏電圧ＢＶｓｇが一番小さい。ソース−ゲート間の降伏電圧ＢＶｓｇは、ゲート酸化物の厚さによって決まる。これは、酸化物（Ｏｘｉｄｅ）の厚さによって、トランジスタの閾値電圧Ｖｔｈ、ソース−ドレイン間の電流Ｉｓｄ、オン抵抗Ｒｏｎなどが決まり、ゲート酸化物の厚さを無制限厚くすることができないためである。電源電圧がソース−ドレイン間の降伏電圧ＢＶｓｄより小さく、ソース−ゲート間の降伏電圧ＢＶｓｇより大きい場合、ソース端子に電源電圧を接続し、ドレイン端子に低電位（グラウンドなど）を接続しても間題がない。
【０００３】
しかし、このようなトランジスタを動作させるためには、ゲート端子に電源電圧及び低電位（グラウンド）電圧を印加すると、ソース−ゲート間の電圧Ｖｓｇに電源電圧がかかるようになり、該電源電圧は、ソース−ゲート間の降伏電圧ＢＶｓｇより大きいので、トランジスタ素子が破壊される恐れがある。
【０００４】
図６は、従来の出力駆動回路を概略的に示す図面である。
【０００５】
図６では、スイッチＳＷ１がオフすると、電源電圧Ｖｄｄ及び出力トランジスタＴ１のゲートに接続された抵抗Ｒ及びツェナーダイオードＺ１に所与の電流Ｉが流れ、ツェナーダイオードＺ１によって出力トランジスタＴ１のソース−ゲート間の電位をソース−ゲート間の降伏電圧ＢＶｓｇより小さく閾値電圧Ｖｔｈより大きくすることによって、出力トランジスタＴ１を駆動させる。逆に、スイッチＳＷ１はオンし、出力トランジスタＴ１のゲート電位が電源電圧Ｖｄｄ及び出力トランジスタＴ１のゲートに接続された抵抗Ｒによって電源電圧Ｖｄｄまで上昇して、出力トランジスタＴ１をオフさせる。
【０００６】
一方、図６と異なり、比較的高い周波数で動作させるために、出力トランジスタＴ１をオフさせる手段を、抵抗Ｒではなく、カレントミラー（Ｃｕｒｒｅｎｔ  Ｍｉｒｒｏｒ）を用いる場合もある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】韓国特許第１０−０４８９８７０号公報
【特許文献２】特開２００８−１４７７５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
図６の従来技術では、出力トランジスタＴ１のゲート−ソースのキャパシタを、抵抗を通じて充電すると共に電流源を通じて放電するため、比較的高い周波数に対して不利で、出力トランジスタＴ１のオン状態を維持するために電流Ｉが抵抗Ｒ、及びツェナーダイオードＺ１を通じて流れ続けて、消費電流が増大するという短所がある。
【０００９】
また、比較的高い周波数で動作させるために、出力トランジスタＴ１をオフさせる手段としてカレントミラーを用いる場合、出力トランジスタＴ１のゲート−ソースのキャパシタンスを早い速度で充電するためには、高いカレントミラー比を持たなければならない。図６と同様に、出力トランジスタＴ１のゲート−ソースのキャパシタンスを早い速度で放電するためには、大電流Ｉが必要になる。また、この場合にも、図６のように、出力トランジスタＴ１のオン状態を維持するためには、大電流ＩがツェナーダイオードＺ１を通じて流れ続けるため、消費電流が高いという短所を有する。
【００１０】
本発明は、上記の間題点に鑑みて成されたものであって、その目的は、出力トランジスタのゲートに、ソース−ドレイン間の降伏電圧より小さく、ゲート−ソース間の降伏電圧より大きい高電圧が印加される場合に、安定して動作可能な出力駆動回路及びトランジスタ出力回路を提供することにある。
【００１１】
また、本発明の他の目的は、高い周波数動作でも安定した動作を行うと共に、低い消費電流でも安定した動作を行う出力駆動回路及びトランジスタ出力回路を提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を解決するために、本発明によれば、第１のスイッチのオン動作によって駆動され、出力トランジスタのゲートに高電圧電源を供給する第１のトランジスタを含む第１の駆動回路部と、該第１のスイッチと相補的に動作する第２のスイッチのオン動作によって生成されたワンショットパルスとによって駆動され、出力トランジスタのゲート−ソースのキャパシタンスを放電させる第２のトランジスタを含む第２の駆動回路部と、前記第１の駆動回路部と並列されるように高電圧電源端と出力トランジスタのゲートとの間に配置され、第２のスイッチのオン動作によって放電された出力トランジスタのゲート電位を保持させる出力駆動電圧クランピング部と、を含む出力駆動回路が提供される。
【００１３】
本発明によれば、前記第２の駆動回路部は、第１のスイッチと相補的に動作すると共に、オン動作によって出力駆動電圧クランピング部を通じて流れる電流を、低電圧電源端へと切り換える第２のスイッチと、該第２のスイッチのオン動作によって、第２のトランジスタを駆動させるためのワンショットパルスを生成するパルス生成器と、該ワンショットパルスによって駆動され、出力トランジスタのゲート−ソースのキャパシタンスを放電させるＮチャネルの第２のトランジスタと、を含む。
【００１４】
本発明によれば、前記第１の駆動回路部は、第１のスイッチと、高電圧電源端にソース電極が接続され、第１のスイッチのオン動作によって駆動され、出力トランジスタのゲートに高電圧電源を供給するＰチャネルの第１のトランジスタと、該第１のスイッチのオン動作によって、高電圧電源端から第１のトランジスタのゲートに供給される駆動電圧をクランピングする第１のトランジスタ駆動電圧クランピング部と、を含む。
【００１５】
また、本発明によれば、第１のトランジスタ駆動電圧クランピング部は、高電圧電源端と第１のトランジスタのゲートとの間に配置され、互いに並列接続された抵抗と第１のツェナーダイオードとを含む。
【００１６】
また、本発明によれば、第１のトランジスタ駆動電圧クランピング部は、高電圧電源端と第１のトランジスタのゲートとの間に配置された第１のツェナーダイオードと、該第１のツェナーダイオードに並列接続されたカレントミラーと、該第１のトランジスタのゲートに対向する前記カレントミラーの下端に接続され、第１のスイッチと相補的に動作する第３のスイッチとを含む。
【００１７】
本発明によれば、カレントミラーは、高電圧電源端にソース電極が接続された第３及び第４のトランジスタのミラー構造で構成され、該第３及び第４のトランジスタは、ＰチャネルＭＯＳＦＥＴまたはＰチャネルＬＤＭＯＳＦＥＴであり、第４のトランジスタのドレイン電極は、第１のトランジスタのゲートに接続され、第３のトランジスタのドレイン電極は、第３のスイッチと第３及び第４のトランジスタのゲート電極とに接続される。第３のスイッチは、ＮチャネルＭＯＳＦＥＴまたはＮチャネルＬＤＭＯＳＦＥＴで構成される。
【００１８】
また、本発明によれば、出力駆動電圧クランピング部は、高電圧電源端と出力トランジスタのゲートとの間に配置された第２のツェナーダイオードを含む。
【００１９】
また、本発明によれば、第１のトランジスタのゲート−ソースのキャパシタンスは、出力トランジスタのゲート−ソースのキャパシタンスより小さいし。
【００２０】
また、本発明によれば、第１及び第２のスイッチは、ＮチャネルＭＯＳＦＥＴまたはＮチャネルＬＤＭＯＳＦＥＴで構成される。
【００２１】
また、本発明によれば、出力トランジスタは、第２の駆動回路部の駆動によって駆動されて高電圧電源を出力するＰチャネルＭＯＳＦＥＴまたはＰチャネルＬＤＭＯＳＦＥＴである。
【００２２】
また、上記目的を解決するために、本発明の他の例によれば、高電圧電源端にソース電極が接続され、駆動によってドレイン電極を通じて高電圧電源を出力するＰチャネル出力トランジスタと、該Ｐチャネル出力トランジスタと相補的に動作し、駆動によってＰチャネル出力トランジスタのドレイン電極と接続されたドレイン電極からソース電極が接続された低電圧電源端に電源を出力するＮチャネル出力トランジスタと、相補的スイッチング動作によってＰチャネル及びＮチャネル出力トランジスタの各々を駆動する前述の実施形態のうちのいずれか一つによる出力駆動回路とを含むトランジスタ出力回路が提供される。
【００２３】
本発明によれば、出力駆動回路の出力駆動電圧クランピング部は、高電圧電源端とＰチャネル出力トランジスタのゲートとの間に配置された第２のツェナーダイオードを含む。
【００２４】
また、本発明によれば、出力駆動回路の第１及び第２のスイッチは、ＮチャネルＭＯＳＦＥＴまたはＮチャネルＬＤＭＯＳＦＥＴで構成される。
【発明の効果】
【００２５】
本発明によれば、出力トランジスタのゲートにソース−ドレイン間の降伏電圧より小さくゲート−ソース間の降伏電圧より大きい高電圧が印加される場合、安定して動作可能な出力駆動回路及びトランジスタ出力回路を得ることができる。
【００２６】
また、本発明によれば、高い周波数動作でも安定な動作を行うと共に、低い消費電流でも安定な動作を行う出力駆動回路及びトランジスタ出力回路を得ることができる。
【００２７】
本発明の多様な実施形態によって直接的に言及されなかった多様な効果が、本発明の実施形態による多様な構成から、該当技術分野において通常の知識を有する者によって導出されることができることは自明である。
【図面の簡単な説明】
【００２８】
【図１】本発明の一実施形態による出力駆動回路を概略的に示すブロック図である。
【図２】本発明の一実施形態による出力駆動回路を含むトランジスタ出力回路を示す回路図である。
【図３】本発明の一実施形態による出力駆動回路を含むトランジスタ出力回路を示す回路図である。
【図４】本発明の一実施形態による出力駆動回路のシミュレーション結果を示すグラフである。
【図５】本発明の一実施形態によるワンショットパルスの効果を示すグラフである。
【図６】従来の出力駆動回路を概略的に示す図面である。
【発明を実施するための形態】
【００２９】
以下、本発明の好適な実施の形態を、図面を参照して詳細に説明する。次に示される各実施の形態は、当業者にとって本発明の思想が十分に伝達されることができるようにするために例として挙げられるものである。従って、本発明は、以下示している各実施の形態に限定されることなく、他の形態で具体化されることができる。そして、図面において、装置の大きさ及び厚さなどは、便宜上誇張して表現されることがある。明細書全体に渡って同一の参照符号は、同一の構成要素を示している。
【００３０】
具体的な説明に先立ち、本明細書において一つの構成要素が他の構成要素と「直接接続」または「直接結合」のように言及されない限り、単に「接続」また「結合」の表現で言及された場合は、「直接的に」接続または結合されてもよく、ひいては、それらの間に異なる構成要素が挿入されて接続または結合されるような形態でもよい。
【００３１】
本明細書上に、例えば、単数の表現が記載されていても、発明の概念に反していなく、解釈上矛盾するかまたは明白に異なるように解釈されない限り、複数の構成全体を代表する概念として使われることもあるに留意されたい。
【００３２】
本明細書で使われた用語は、実施形態を説明するためのものであって、本発明を制限しようとするものではない。本明細書において、単数形は、特別に言及しない限り複数形も含む。明細書で使われる「含む」とは、言及された構成要素、ステップ、動作及び／又は、素子は、一つ以上の他の構成要素、ステップ、動作及び／又は、素子の存在または追加を排除しないことに理解されたい。
【００３３】
まず、図面を参照して、本発明の第１の実施形態による出力駆動回路について詳記する。
【００３４】
図１は、本発明の一実施形態による出力駆動回路を概略的に示すブロック図であり、図２は、本発明の一実施形態による出力駆動回路を含むトランジスタ出力回路を示す回路図であり、図３は、本発明の一実施形態による出力駆動回路を含むトランジスタ出力回路を示す回路図である。図４は、本発明の一実施形態による出力駆動回路のシミュレーション結果を示すグラフであり、図５は、本発明の一実施形態によるワンショットパルスの効果を示すグラフである。
【００３５】
図１、図２及び図３を参照して、本発明の実施形態による出力駆動回路について説明する。図１、図２及び図３を参照して、出力駆動回路１０は、第１の駆動回路部１１０、第２の駆動回路部１３０及び出力駆動電圧クランピング部１５０を含む。
【００３６】
詳しくは、第１の駆動回路部１１０は、第１のスイッチ１１３のオン動作によって駆動され、出力トランジスタのゲートに高電圧電源（Ｖｄｄ）を供給する第１のトランジスタ１１１を含む。一例として、出力トランジスタは、Ｐチャネルトランジスタ３０であってもよい。また一例として、出力トランジスタは、ＰチャネルＭＯＳＦＥＴまたはＰチャネルＬＤＭＯＳ（Ｌａｔｅｒａ１  Ｄｏｕｂｌｅ  Ｄｉｆｆｕｓｅｄ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴであってもよい。出力トランジスタがＰチャネルトランジスタの場合、第１のトランジスタ１１１の駆動によってゲートにソース電極に供給される高電圧電源（Ｖｄｄ）が同じく供給されるため、トランジスタはオフされる。また一例として、第１のトランジスタ１１１は、Ｐチャネルトランジスタ、例えば、ＰチャネルＭＯＳＦＥＴまたはＰチャネルＬＤＭＯＳＦＥＴであってもよい。また一例として、第１のスイッチ１１３は、ＮチャネルＭＯＳＦＥＴまたはＮチャネルＬＤＭＯＳＦＥＴで構成されてもよい。
【００３７】
一実施形態において、図２及び図３に示すように、第１の駆動回路部１１０は、第１のスイッチ１１３と、第１のトランジスタ１１１と、第１のトランジスタ駆動電圧クランピング部１１５とを含む。
【００３８】
第１のトランジスタ１１１はＰチャネルトランジスタであってもよく、このＰチャネルトランジスタは、高電圧電源端（Ｖｄｄ）にソース電極が接続され、第１のスイッチ１１３のオン動作によって駆動される。Ｐチャネルトランジスタは、その駆動によって出力トランジスタ、例えばＰチャネルの出力トランジスタのゲートに高電圧電源（Ｖｄｄ）を供給する。これによって、高電圧電源（Ｖｄｄ）をゲート電源として印加されるＰチャネル出力トランジスタ３０は、オフ動作する。
【００３９】
次に、図２及び図３に示すように、第１のトランジスタ駆動電圧クランピング部１１５は、第１のスイッチ１１３のオン動作によって、高電圧電源端（Ｖｄｄ）から第１のトランジスタ１１１のゲートに供給される駆動電圧をクランピングする。これによって、第１のトランジスタ１１１のソース−ゲート間の電圧が降伏電圧（ＢＶｓｇ）を超えないように第１のトランジスタ１１１が保護される。
【００４０】
詳しくは、図２に示すように、第１のトランジスタ駆動電圧クランピング部１１５は、高電圧電源端（Ｖｄｄ）と第１のトランジスタ１１１のゲートとの間に配置され、抵抗１１５３及び第１のツェナーダイオード１１５１を含む。抵抗１１５３及び第１のツェナーダイオード１１５１は、高電圧電源端（Ｖｄｄ）と第１のトラングスタ１１１のゲートとの間に配置され、互いに並列接続される。第１のスイッチ１１３のオン動作によって、抵抗１１５３及び第１のツェナーダイオード１１５１を通じて流れる定電流Ｉ１が、第１のスイッチ１１３を通じて低電圧電源（Ｖｓｓ）、例えばグラウンドを通じて流出されるようになる。
【００４１】
また、図３を参照して、他の実施形態について詳記する。図３に示すように、第１のトランジスタ駆動電圧クランピング部１１５は、図２の抵抗１１５３をカレントミラー構造で代替することができる。例えば、第１のトランジスタ駆動電圧クランピング部１１５は、高電圧電源端（Ｖｄｄ）と第１のトランジスタ１１１のゲートとの間に配置された第１のツェナーダイオード１１５１と、該第１のツェナーダイオード１１５１に並列接続されたカレントミラーと、第１のトランジスタ１１１のゲートに対向するカレントミラーの下端に接続され、第１のスイッチ１１３と相補的に動作する第３のスイッチ１１５７とを含む。また、図３に示すように、カレントミラーは、高電圧電源端（Ｖｄｄ）にソース電極が接続された第３及び第４のトランジスタ１１５５、１１５６のミラー構造で構成される。第４のトランジスタ１１５６のドレイン電極は、第１のトランジスタ１１１のゲートに接続され、第３のトランジスタ１１５５のドレイン電極は、第３のスイッチ１１５７と第３及び第４のトランジスタ１１５５、１１５６のゲート電極に接続される。第３及び第４のトランジスタ１１５５、１１５６は、ＰチャネルＭＯＳＦＥＴまたはＰチャネルＬＤＭＯＳＦＥＴであってもよい。また、第３のスイッチ１１５７は、ＮチャネルＭＯＳＦＥＴまたはＮチャネルＬＤＭＯＳＦＥＴで構成されてもよい。
【００４２】
また、図２及び図３を参照して、本発明の他の実施形態について説明する。第１のトランジスタ１１１のゲート−ソースのキャパシタンスは、出力トランジスタのゲート−ソースのキャパシタンスより小さい。第１のトランジスタ１１１のゲート−ソースのキャパシタンスを、出力トランジスタのゲート−ソースのキャパシタンスより充分に小さくすることによって、第１のトランジスタ駆動電圧クランピング部での充電速度を早くすることができる。第１のトランジスタ１１１は、出力トランジスタより小さなサイズで形成されてもよい。例えば、第１のトランジスタ１１１が、例えばＰチャネル出力トランジスタ３０より充分に小さい場合、すなわち、例えば１／２０程度に小さなサイズの場合、第１のトランジスタ１１１のゲート−ソースのキャパシタンスが、Ｐチャネル出力トランジスタ３０のゲート−ソースのキャパシタンスより充分に小さいので、第１のトランジスタ駆動電圧クランピング部での充電速度、特に第１のトランジスタ駆動電圧クランピング部の抵抗１１５３による充電速度が早くなることになる。これによって、第１のスイッチ１１３のオン動作によって、第１のトランジスタ駆動電圧クランピング部を通じて流れる電流源１１が小さい場合にも、Ｐチャネルの第１のトランジスタ１１１を充分に早い速度でオフさせることができる。したがって、電流源１１を小さく設計することができ、消費電流も減らして比較的高い周波数でも動作が容易になるようにできる。
【００４３】
一実施形態によれば、第１のスイッチ１１３は、Ｎチャネルトランジスタ、例えば、ＮチャネルＭＯＳＦＥＴまたはＮチャネルＬＤＭＯＳＦＥＴで構成されてもよい。Ｎチャネルトランジスタの場合、ゲート−ソース間の降伏電圧（ＢＶｇｓ）は、例えば、５Ｖ程度と低いが、ドレイン−ソース間の降伏電圧（ＢＶｄｓ）は、高電圧電源（Ｖｄｄ）に相当する高耐圧を有するようになる。
【００４４】
図２を参照して、第１の駆動回路部１１０の動作の一例について詳記する。図２に示すように、第１の駆動回路部１１０の第１のスイッチ１１３のＡと第２の駆動回路部１３０の第２のスイッチ１３３のＢとは、異なる位相にて動作する。第１のスイッチ１１３のＡがオフされると、第２のスイッチ１３３のＢはオンされ、第１のスイッチ１１３のＡがオンすると、第２のスイッチ１３３のＢはオフされるようになる。第１のスイッチ１１３のＡがオフされ、第２のスイッチ１３３のＢがオンされると、抵抗１１５３（Ｒ）及び第１のツェナーダイオード１１５１（Ｚ１）に電流源Ｉ１の電流が流れるようになり、第１のトランジスタ１１１（Ｐ１）のゲート電位は、閾値電圧Ｖｔｈより大きく、ソース−ゲート間の降伏電圧ＢＶｓｇより小さくなって、第１のトランジスタ１１１（Ｐ１）がオン動作する。すると、出力トランジスタＴ１のゲート−ソースのキャパシタンスが早く充電され、出力トランジスタＴ１をオフさせる。
【００４５】
また、図３を参照して、第１の駆動回路部１１０の動作の他例について詳記する。図３に示すように、第１の駆動回路部１１０の第１のスイッチ１１３のＡと、第２の駆動回路部１３０の第２のスイッチ１３３のＢとは、異なる位相にて動作する。第１の駆動回路部１１０の第１のスイッチ１１３のＡと第３のスイッチ１１５７のＡとも相補的に動作する。詳しくは、第１のスイッチ１１３Ａのがオフされると、第２のスイッチ１３３のＢ及び第３のスイッチ１１５７はオンされる。また、第１のスイッチ１１３のＡがオンされると、第２のスイッチ１３３のＢ及び第３のスイッチ１１５７はオフされる。第１のスイッチ１１３のＡがオンされ、第３のスイッチ１１５７がオフされると、カレントミラー構造の第３及び第４のトランジスタ１１５５、１１５６によって、カレントミラー比分、第４のトランジスタ１１５６（Ｐ３）に電流が流れるようになる。すると、第１のトランジスタ１１１（Ｐ１）のゲート−ソースのキャパシタンスを充電させ、第１のトランジスタ１１１（Ｐ１）のゲート電位を高電圧電源（Ｖｄｄ）まで上がるようにして、第１のトランジスタ１１１（Ｐ１）をオフさせる。反対に、第１のスイッチ１１３Ａがオフされ、第３のスイッチ１１５７がオンされると、第１のスイッチ１１３Ａを通じて電流源Ｉ１が流れるようになる。すると、第１のトランジスタ１１１（Ｐ１）のゲート電位は、閾値電圧Ｖｔｈより大きく、ソース−ゲート間の降伏電圧ＢＶｓｇより小さくなって、第１のトランジスタ１１１（Ｐ１）がオン動作する。第１のトランジスタ１１１（Ｐ１）がオン動作すると、出力トランジスタＴ１のゲート−ソースのキャパシタンスが早く充電され、出力トランジスタＴ１をオフさせる。図３に示すように、第１のトランジスタ１１１（Ｐ１）が出力トランジスタ３０（Ｔ１）よりずっと小さいため、Ｉ３のように小さな電流でも早いスイッチングができる。
【００４６】
続いて、図１、図２及び図３を参照して、第２の駆動回路部１３０について説明する。第２の駆動回路部１３０は、第１のスイッチ１１３と相補的に動作する第２のスイッチ１３３のオン動作により生成されたワンショットパルスによって駆動され、出力トランジスタのゲート−ソースのキャパシタンスを放電させる第２のトランジスタ１３１を含む。一例として、第２のトランジスタ１３１は、Ｎチャネルトランジスタ、例えば、ＮチャネルＭＯＳＦＥＴまたはＮチャネルＬＤＭＯＳＦＥＴが挙げられる。第２のトランジスタ１３１が駆動されると、ドレイン電極に接続された出力トランジスタのゲートから充電されていたゲート−ソースのキャパシタンスを、ソース電極に接続される低電圧電源、例えばグラウンドへと、急に抜き取って放電させることができる。
【００４７】
この実施形態において、出力トランジスタは、第２の駆動回路部１３０の駆動によって駆動される。一例として、出力トランジスタは、Ｐチャネルトランジスタ３０であってもよい。また一例として、出力トランジスタは、第２の駆動回路部１３０の駆動によって高電圧電源（Ｖｄｄ）を出力するＰチャネルＭＯＳＦＥＴまたはＰチャネルＬＤＭＯＳＦＥＴであってもよい。
【００４８】
一実施形態において、図２を参照して、第２の駆動回路部１３０についてより詳しく説明する。第２の駆動回路部１３０は、第２のスイッチ１３３、パルス生成器１３５及び第２のトランジスタ１３１を含む。第２のスイッチ１３３は、第１の駆動回路部１１０の第１のスイッチ１１３と相補的に動作する。第２のスイッチ１３３のオン動作によって出力駆動電圧クランピング部１５０を通じて流れる電流を、低電圧電源端（Ｖｓｓ）へと切り換える。パルス生成器１３５は、第２のスイッチ１３３のオン動作によって動作し、第２のトランジスタ１３１を駆動させるためのワンショットパルスを生成する。第２のトランジスタ１３１はＮチャネルトランジスタであってもよく、このＮチャネルの第２のトランジスタ１３１は、パルス生成器１３５によって生成されたワンショットパルスを、ゲート電源として入力され駆動される。Ｎチャネルの第２のトランジスタ１３１の駆動によって、ドレイン電極に接続された出力トランジスタのゲート電極からゲート−ソースのキャパシタンスを放電させ、電流をソース電極に接続された低電圧電源（Ｖｓｓ）、例えばグラウンドへと流す。Ｎチャネルの第２のトランジスタ１３１によって、出力トランジスタのゲート電極のゲート−ソースのキャパシタンスを急に放電させた後、オン動作した第２のスイッチ１３３を通じて、出力駆動電圧クランピング部１５０を通って流れる電流を低電圧電源端へと流すと、放電した出力トランジスタのゲート電位が一定に維持される。これによって、出力トランジスタが駆動され、Ｐチャネル出力トランジスタ３０からソース電極の高電圧電源（Ｖｄｄ）がドレイン電極を通じて出力される。
【００４９】
また、一実施形態によれば、第２のスイッチ１３３としては、Ｎチャネルトランジスタ、例えば、ＮチャネルＭＯＳＦＥＴまたはＮチャネルＬＤＭＯＳＦＥＴが挙げられる。この第２のスイッチ１３３を形成するＮチャネルトランジスタは、ゲート−ソース間の降伏電圧（ＢＶｇｓ）が、例えば５Ｖ程度と低いが、ドレイン−ソース間の降伏電圧（ＢＶｄｓ）は、高電圧電源（Ｖｄｄ）に相当する高い耐圧を有するようになる。
【００５０】
また、図２及び図３を参照して、第２の駆動回路部１３０の動作について詳記する。図２及び図３に示すように、第１の駆動回路部１１０の第１のスイッチ１１３Ａと第２の駆動回路部１３０の第２のスイッチ１１３Ｂとは、互いに異なる位相にて動作する。第１のスイッチ１１３Ａがオンされ第２のスイッチ１３３Ｂがオフされると、パルス生成器１３５で生成されたワンショットパルスによって、第２のトランジスタ１３１（Ｎ１）が瞬間的に動作し、出力トランジスタＴ１のゲート−ソースのキャパシタンスを早く放電させる。該ワンショットパルスによって、第２のトランジスタ１３１（Ｎ１）は、ゲート−ソースのキャパシタンスを早く放電させた後オフされる。出力駆動電圧クランピング部１５０の第２のツェナーダイオード１５１（Ｚ２）には、電流源Ｉ２の電流が流れ、出力トランジスタＴ１のゲート−ソースのキャパシタンスが放電した状態で、出力トランジスタＴ１のゲート電位が一定に維持され、出力トランジスタＴ１が動作する。この出力トランジスタＴ１の駆動によって、高電圧電源（Ｖｄｄ）がソース電極から、ドレイン電極を通じて出力されるようになる。
【００５１】
出力トランジスタＴ１のオン動作を保持させる電流源Ｉ２は、ワンショットパルスによって動作する第２のトランジスタ１３１（Ｎ１）が、先に出力トランジスタＴ１のゲート−ソースのキャパシタンスを放電させるため、小さく設計されてもよい。それに伴って、消費電流も減らすと共に、比較的高い周波数でも動作が容易になる。
【００５２】
次に、図１、図２及び図３を参照して、出力駆動電圧クランピング部１５０について説明する。出力駆動電圧クランピング部１５０は、第１の駆動回路部１１０と並列されるように高電圧電源端（Ｖｄｄ）と出力トランジスタのゲートとの間に配置され、第２のスイッチ１３３のオン動作によって放電した出力トランジスタのゲート電位を保持させる。これによって、第２の駆動回路部１３０の駆動で、詳しくは、第２のスイッチ１３３のオン動作で、出力トランジスタが駆動され、該出力トランジスタを通じて高電圧電源（Ｖｄｄ）が出力される。
【００５３】
図２及び図３に示すように、一実施形態において、出力駆動電圧クランピング部１５０は、高電圧電源端（Ｖｄｄ）と出力トランジスタのゲートとの間に配置された第２のツェナーダイオード１５１を含む。第２のスイッチ１３３のオン動作によって、第２のトランジスタ１３１がワンショットパルスにより駆動され、出力トランジスタのゲート電極に充電されたゲート−ソースのキャパシタンスを瞬間的に放電させる。該放電の後、第２のスイッチ１３３によって、第２のツェナーダイオード１５１を通じて流れる定電流電流源Ｉ２がグラウンドへと流出されることになる。これによって、出力トランジスタのゲート電位が一定に維持され、Ｐチャネルの出力トランジスタが駆動するようになる。出力駆動電圧クランピング部１５０、例えば図２及び図３の第２のツェナーダイオード１５１（Ｚ２）は、例えば、Ｐチャネル出力トランジスタ３０（Ｔ１）のソース−ゲート間の電圧が降伏電圧ＢＶｓｇを超えないようにして、出力トレンジストトＴ１を保護する。
【００５４】
図４を参照して、本発明の実施形態によるシミュレーションの結果について説明する。
【００５５】
図４は、図２の実施形態による回路のシミュレーション結果を示す波形図である。高電圧電源（Ｖｄｄ）にＶｄｄ＝２０Ｖを印加し、出力トランジスタ３０（Ｔ１）の定格作動電圧（Ｒｅｃｏｍｍｅｎｄｅｄ  Ｏｐｅｒａｔｉｎｇ  Ｖｏｌｔａｇｅ）で、ソース−ゲート間電圧Ｖｓｇ≦１２Ｖ、ソース−ドレイン間電圧Ｖｓｄ≦０ＶであるＰチャネルＬＤＭＯＳで構成された回路をシミュレーションした。
【００５６】
波形／Ａは第１のスイッチ１１３のＡの制御信号で、波形／Ｂは第２のスイッチ１３３のＢの制御信号で、波形／Ｏｎｅ＿Ｓｈｏｔはワンショットパルスの出力波形で、波形／Ｎ１／Ｄは、ワンショットパルスによって第２のトランジスタ１３１（Ｎ１）のドレインに流れる電流で、波形／Ｄ０／ＮＥＧは、第２のツェナーダイオード１５１（Ｚ２）に流れる電流で、波形／Ｖｇは出力トランジスタＴ１のゲート電位である。
【００５７】
第１及び第２のスイッチ１１３のＡ、１３３のＢは、シミュレーションのように０Ｖ／５Ｖによってコントロールされる。第１のスイッチ１１３のＡに５Ｖの信号が入力されると、第１のスイッチ１１３のＡはオフされ、第１のトランジスタ１１１（Ｐ１）がオンされる。すると、出力トランジスタＴ１のゲート電位を２０Ｖとして印加し、ソース−ゲート間電位を０Ｖにして、出力トランジスタＴ１をオフさせる。反対に、第１のスイッチ１１３のＡに０Ｖの信号を印加し、第２のスイッチ１３３のＢに５Ｖの信号を印加すると、第１のスイッチ１１３のＡはオンされ、第２のスイッチ１３３のＢはオフされる。第２のスイッチ１３３のＢがオフされると、ワンショットパルスによって出力トランジスタＴ１のゲート−ソースのキャパシタンスが放電し、電流源Ｉ２と第２のツェナーダイオード１５１（Ｚ２）とによって、出力トランジスタＴ１のゲート電位Ｖｇは、８．６８７Ｖに維持され、ソース−ゲート間電位Ｖｓｇは、Ｖｓｇ＝２０−８．６８７＝１１．７２３Ｖとして、定格作動電庄内の電圧を有し、正常にオンされる。第２のツェナーダイオード１５１（Ｚ２）に低い１００ｕＡが流れても、出力トランジスタＴ１のゲート電位Ｖｇが８．６８７Ｖとして、出力トランジスタＴ１がオン状態を維持することを分かる。
【００５８】
図５を参照して、ワンショットパルスによる動作について説明する。このため、図５では、図４中の破線区間内のシミュレーション波形を拡大して示す。
【００５９】
ワンショットパルスは、第２のスイッチ１３３のＢの制御電圧が、０Ｖから５Ｖに変わる時に生成されるパルスであって、図５のシミュレーション結果のように、１００ｎｓのパルス信号が生成されることが分かる。この信号によって、実施形態による回路の第２のトランジスタ１３１（Ｎ１）が瞬間的にオンされ、４ｍＡの電流で出力トランジスタＴ１のゲート−ソースのキャパシタンスを放電させ、出力トランジスタＴ１のゲート電圧Ｖｇの立ち下がりタイム（ｆａｌｌｉｎｇ  ｔｉｍｅ）が２５ｎｓで、早い速度でオンされることが分かる。
【００６０】
すなわち、従来の出力駆動回路では、図５のシミュレーション結果のように、早い速度でオンさせ、該オン状態を維持するためには、４ｍＡの電流が必要となるが、本実施形態による回路は、ワンショットパルスによって迅速にオンさせ、１OOｕｓの電流で、オン状態を維持することができる。そのため消費電流が非常に小さくなる。
【００６１】
次に、本発明の第２の実施形態によるトランジスタ出力回路について説明する。図２は、本発明の一実施形態によるトランジスタ出力回路を示す回路図である。図３は、本発明の他の実施形態による出力駆動回路を含むトランジスタ出力回路を示す回路図である。
【００６２】
図２及び図３に示すように、本実施形態によるトランジスタ出力回路は、Ｐチャネル出力トランジスタ３０、Ｎチャネル出力トランジスタ４０及び出力駆動回路１０を含む。図２及び図３に示すように、出力駆動回路１０とＰチャネル及びＮチャネル出力トランジスタ３０、４０との接続は、出力駆動回路１０が、相補的にＰチャネル及びＮチャネル出力トランジスタ３０、４０を駆動させることを示している。出力駆動回路１０は、前述の第１の実施形態に示す出力駆動回路１０である。したがって、本実施形態の説明に当って、先の出力駆動回路１０の実施形態を参照し、重複する説明は省略することにする。
【００６３】
図２及び図３に示すように、Ｐチャネル出力トランジスタ３０は、高電圧電源端（Ｖｄｄ）にソース電極が接続され、駆動によってドレイン電極を通じて高電圧電源（Ｖｄｄ）を出力する。前述の実施形態による出力駆動回路１０がＰチャネル出力トランジスタ３０を駆動させる。
【００６４】
Ｎチャネル出力トランジスタ４０は、Ｐチャネル出力トランジスタ３０と相補的に動作する。Ｎチャネル出力トランジスタ４０は、その駆動によって、Ｐチャネル出力トランジスタ３０のドレイン電極に接続されたドレイン電極から、ソース電極が接続された低電圧電源端へと電源を出力する。前述の実施形態による出力駆動回路１０が、Ｐチャネル出力トランジスタ３０を駆動させることと相補的に、Ｎチャネル出力トランジスタ４０を駆動させるようになる。
【００６５】
出力駆動回路１０における第２の駆動回路部１３０の第２のスイッチ１３３のオン動作によって、Ｐチャネル出力トランジスタ３０が駆動され、第２のスイッチ１３３と相補的に動作する第１のスイッチ１１３のオン動作によって、Ｎチャネル出力トランジスタ４０が駆動される。
【００６６】
また、一実施形態によれば、出力駆動回路１０の出力駆動電圧クランピング部１５０は、高電圧電源端（Ｖｄｄ）とＰチャネル出力トランジスタ３０のゲートとの間に配置された第２のツェナーダイオード１５１を含んであってもよい。
【００６７】
また、他の実施形態によれば、出力駆動回路１０の第１及び第２のスイッチ１１３、１３３は、それぞれ、ＮチャネルＭＯＳＦＥＴまたはＮチャネルＬＤＭＯＳＦＥＴで構成されてもよい。
【００６８】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、前記した実施の形態の説明では、なくて特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００６９】
１０  出力駆動回路
３０  Ｐチャネル出力トランジスタ
４０  Ｎチャネル出力トランジスタ
１１０  第１の駆動回路部
１１１  第１のトランジスタ
１１３    第１のスイッチ
１１５  第１のトランジスタ駆動電圧クランピング部
１１５１  第１のツェナーダイオード
１１５３  抵抗
１１５５  第３のトランジスタ
１１５６  第４のトランジスタ
１１５７  第３のスイッチ
１３０  第２の駆動回路部
１３１  第２のトランジスタ
１３３  第２のスイッチ
１３５  パルス生成器
１５０  出力駆動電圧クランピング部
１５１  第２のツェナーダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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