(57)【特許請求の範囲】
【請求項１】
長さに沿って電流を分配する電気コンタクト構造体であって、前記電気コンタクト構造体は、
ｎ個の金属レベル上の複数のｎ個の金属矩形部を含み、
前記ｎ個の金属矩形部の各々は第１の端部を含み、
１つの金属レベル上の前記金属矩形部の幅は、真下の前記金属レベル上の前記金属矩形部の幅と少なくとも同じ広さであり、かつ、真下の前記金属レベル上の前記金属矩形部を垂直方向に覆い、
１つの金属レベル上の前記金属矩形部の長さは、真下の前記金属レベル上の前記金属矩形部の長さより短く、
前記ｎ個の金属矩形部の各々の第１の端部は、位置合わせされ、
前記電気コンタクト構造体は、トランジスタのドレイン領域又はソース領域のための電気コンタクトであり、前記ｎ個の金属矩形部の第１の端部は垂直方向に前記ドレイン又はソース領域の内部に位置合わせされる、電気コンタクト構造体。
【請求項２】
最も低い金属レベルを除いた各金属レベル上の前記金属矩形部は、真下の前記金属レベル上の前記金属矩形部と結合ビアにより電気的に接続される、請求項１に記載の電気コンタクト構造体。
【請求項３】
第１の端部は、前記電気コンタクト構造体の電流入出力端を与える、請求項１に記載の電気コンタクト構造体  
【請求項４】
ｎが３である、請求項１に記載の電気コンタクト構造体。
【請求項５】
ｎが少なくとも４である、請求項１に記載の電気コンタクト構造体。
【請求項６】
ｎ個の金属レベル上の複数のｎ個の金属矩形部を含む少なくとも１つの電気コンタクト構造体であって、１つの金属レベル上の前記金属矩形部の幅は、真下の前記金属レベル上の前記金属矩形部の幅と少なくとも同じ広さであり、かつ、真下の前記金属レベル上の前記金属矩形部を垂直方向に覆い、１つの金属レベル上の前記金属矩形部の長さは、真下の前記金属レベル上の前記金属矩形部の長さより短く、かつ、真下の前記金属レベル上の前記金属矩形部と第１の端部において位置合わせされ、前記金属矩形部の第１の端部は位置合わせされ、最も低い金属レベルを除いた各金属レベル上の前記金属矩形部は、真下の前記金属レベル上の前記金属矩形と結合ビアにより電気的に接続される、少なくとも１つの電気コンタクト構造体と、
同じ方向に配向される少なくとも１つのゲート矩形部を含むゲート端子と、
各々が少なくとも１つのソース・ドレイン矩形部を含む、２つのソース・ドレイン端子であって、前記少なくとも１つのソース・ドレイン矩形部は、前記少なくとも１つの電気コンタクト構造体に結合される、２つのソース・ドレイン端子と、
を含むトランジスタ。
【請求項７】
隣接するゲート矩形部の隣接する平行な側面間の間隔は、製造技術の設計規則により許容される最小のゲート間間隔より大きい、請求項６に記載のトランジスタ。
【請求項８】
前記ソース・ドレイン端子の１つはソース端子であり、前記ソース・ドレイン端子の１つはドレイン端子であり、前記ソース端子は少なくとも１つのソース電気コンタクト構造体に結合され、前記ドレイン端子は少なくとも１つのドレイン電気コンタクト構造体に結合され、ドレイン電気コンタクト構造体は平行であり、かつ、ドレイン電気コンタクト構造体の第１の端部に対して同じ方向に配向され、ソース電気コンタクト構造体は平行であり、かつ、ソース電気コンタクト構造体の第１の端部に対して同じ方向に配向され、ソース電気コンタクト構造体はドレイン電気コンタクト構造体の前記方向とは反対の方向に配向される、請求項６に記載のトランジスタ。
【請求項９】
金属矩形部であり、かつ、ソース電気コンタクト構造体に結合される、第１の相互接続部と、
金属矩形部であり、かつ、ドレイン電気コンタクト構造体に結合される、第２の相互接続部と、
さらに含む、請求項８に記載のトランジスタ。
【請求項１０】
前記ソース・ドレイン端子がある側とは反対側の前記第１の金属矩形部の側上に幾何学的構造部を含むバス導体をさらに含み、前記バス導体は前記第１の相互接続部に結合され、前記第１の相互接続部は前記第１の金属レベル以外の金属レベルのみを含み、かつ、前記第１の金属矩形部の上で交差する、請求項９に記載のトランジスタ。
【請求項１１】
前記第１の相互接続部はソース電気コンタクト構造体に少なくとも部分的に重なり、かつ、前記第１の金属レベルの上方に形成された次の金属レベル以外の金属レベルのみを含む、請求項１０に記載のトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、半導体デバイス及び集積回路（ＩＣ）に関し、本発明は、より具体的には、相補型金属酸化膜半導体（ＣＭＯＳ）技術において実装される電界効果トランジスタ（ＦＥＴ）のレイアウトに関する。
【背景技術】
【０００２】
ＣＭＯＳ技術では、デジタル・プロセッサ及びメモリ回路とＲＦ回路の統合のために、無線周波数及びミリ波（ｍｍ波）の用途にますます注目が集まっている。遮断周波数（ｆＴ）及び最大発振周波数（ｆＭＡＸ）は、半導体デバイスの性能指数として認識されている。ｆＴは、能動デバイスの順方向の小信号、短絡電流増幅率が１の値を有する周波数である。ｆＭＡＸは、デバイスの電力利得が１となる周波数である。ＩＣの動作の周波数が技術のピークｆＴ及びｆＭＡＸに近づくにつれて、レイアウトの最適化が、設計にとって重要になる。
【０００３】
周知のように、ＣＭＯＳデバイスについてのｆＴ及びｆＭＡＸは、デバイス・チャネルを横切るソースからドレインまでの内因性走行時間に加えて、主として、デバイスのゲート、ソース及びドレイン接続と関連した寄生素子によって制限される。最も重要な寄生は、ゲート・ソース間容量（Ｃｇｓ）、ゲート・ドレイン間容量（Ｇｇｄ）及びゲート抵抗（Ｒｇ）である。ＦＥＴについて、図１〜図３は、平面図１２０（ａ）、断面図１２０（ｂ）及び簡単化した等価回路図１４０（ｃ）を示す。１００、１２０及び１４０は、寄生容量Ｃｇｓ１２２、Ｃｇｄ１２３及びＣｄｓ１２４を示す。等価回路１４０及び平面図１２０はまた、ゲート抵抗（Ｒｇ）１４１も示す。図４において、式１及び式２は、寄生素子とＦＥＴの性能指数との間の基本的な理論的関係を示す。これらの式における各々の寄生素子は、デバイスの内因性コンポーネントと、その金属相互接続部に関連した外因性コンポーネントとからなる。
【０００４】
入出力ドライバ又は電力増幅器のような最新のＩＣは、多くの問題に直面している。これらの最新のＩＣは、ＲＦ及びミリ波周波数で動作すると同時に、回路の電源と同程度の又はこれより大きい電圧振幅、及び／又は、ミリワット又はそれより大きいオーダーの電力を用いて信号を増幅し、受信し、又は伝達する。例えば、ＦＥＴデバイスへの接続といった、ＩＣ内のデバイスへの接続では、相対的に大きい電流密度で動作し、エレクトロマイグレーション（ＥＭ）信頼性の問題に直面することがある。電流が金属導体又は相互接続部を通って流れるとき、熱のために、ＥＭ又は電流制限メカニズムが発生し、ＩＣの故障を引き起こすことがある。ＥＭは、電流を含む電子流により、電子密度に比例して金属原子が押し出されることによるものである。このＥＭは、相互接続の断線又は開回路をもたらし得る。技術のスケーリングに伴って金属相互接続部の断面が小さくなるにつれて、流される所定量の電流についての電流密度が大きくなり、ＥＭの度合いがさらに増す。
【０００５】
ＥＭ対応の（EM compliant）ＦＥＴは、通常、より大量のメタライゼーションを必要とする。このことにより、寄生容量及び抵抗が増し、デバイスの遮断周波数（ｆＴ）及び最大発振周波数（ｆＭＡＸ）が低下する。高周波数で大信号を処理しなければならないＦＥＴは、高い直流電流及び高い交流電流に対するＥＭ対応、及び、最大限のｆＴ及びｆＭＡＸの達成という両方の問題に直面する。
【０００６】
当技術分野において周知のように、ＩＣは、通常、一般的には８つまでの複数の金属導体層を含むように製造される。金属層は、ビアを用いて相互接続される。ＲＦ及びミリ波周波数で動作するＩＣにおいては、電気信号を伝えるための、デバイスとサブ回路との間の接続は、通常、高い金属レベルにおける導体及び低い金属レベルにおける接地面によって形成された伝送線構造体を用いて実施される。高い金属レベルは、通常より厚く、従って、より低い抵抗をもたらし、通常接地面がある低い金属レベルからの距離がより長い。伝送線の設計には、両方の特性が望ましい。ＲＦ及びミリ波周波数で動作するＦＥＴのための効果的なレイアウト設計は、伝送線がデバイスと関連した信号を搬送する、技術の最も高い金属レベルへの接続に必要とされる金属レベル及びビアの全てを考慮する必要がある。
【０００７】
その開示が引用によりここに組み入れられる特許文献１において、パワー金属酸化膜半導体トランジスタのレイアウトが開示される。パワー金属酸化物半導体トランジスタのレイアウトは、接続又はネットワーク接続として導電性リード線のネットワークを使用して、ソース及びドレイン領域を接続し、これにより、高い電流均一性、低いＲｄｓ＿ＯＮ（オン抵抗）、ずっと少ない電力損失、従来のレイアウトのものと比べて２倍大きい実際の線密度、及び電子移動に対する強化した抵抗という利点が達成される。
【０００８】
その開示が引用によりここに組み入れられる特許文献２において、基板上の領域が、単一のサリサイド化されたポリシリコン・ゲート電極を共有する、並列接続された多数のトランジスタを含む。ゲート電極の上方又は下方には、ゲート電極の長さに沿って多数の高融点材料プラグが形成される。多数の高融点材料プラグは、ゲート信号線とサリサイド化されたポリシリコン・ゲート電極を電気的に相互接続する。プラグ材料は、該プラグ材料とサリサイド化されたポリシリコン・ゲート電極との間の仕事関数を最小にするように選択される。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許第７，１３２，７１７号
【特許文献２】米国特許第６，９５８，５４１号
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、エレクトロマイグレーション対応の高性能ＦＥＴレイアウトを提供する。
【課題を解決するための手段】
【００１１】
本発明の原理は、例えば、エレクトロマイグレーション対応及び性能を改善する改善されたトランジスタを提供する。本発明の例示的なＦＥＴトランジスタの特徴は、ソース及びドレイン端子の電気コンタクト構造体、両端部上のゲート矩形部を接続する多層の金属リング、及び最小のものより広いゲート間間隔である。
【００１２】
本発明の１つの態様によると、電気コンタクト構造体が提供され、この電気コンタクト構造体は、その長さに沿って電流を分配する。電気コンタクト構造体は、ｎ個の金属レベル上の複数のｎ個の金属矩形部を含み、１つの金属レベル上の矩形部の幅は、真下の金属レベル上の矩形部の幅と少なくとも同じ広さであり、かつ、１つの金属レベル上の矩形部を垂直方向に覆い、１つの金属レベル上の矩形部の長さは、真下の金属レベル上の矩形部の長さより短く、かつ、真下の金属レベル上の矩形部と第１の端部において実質的に位置合わせされ、矩形部の第１の端部は実質的に位置合わせされる。
【００１３】
本発明の別の態様によると、トランジスタが提供される。トランジスタは、ｎ個の金属レベル上の複数のｎ個の金属矩形部を含む少なくとも１つの電気コンタクト構造体を含み、１つの金属レベル上の矩形部の幅は、真下の金属レベル上の矩形部の幅と少なくとも同じ広さであり、かつ、真下の金属レベル上の矩形部を垂直方向に覆い、１つの金属レベル上の矩形部の長さは、真下の金属レベル上の矩形部の長さより短く、かつ、真下の金属レベル上の矩形部と第１の端部において実質的に位置合わせされ、矩形部の第１の端部は実質的に位置合わせされ、最も低い金属レベルを除いた各金属レベル上の金属矩形部は、真下の金属レベル上の金属矩形部と結合される。トランジスタはまた、ゲート端子も含む。ゲート端子は、同じ方向に配向された少なくとも１つのゲート矩形部を含む。トランジスタはまた、各々が、少なくとも１つのソース・ドレイン矩形部を含む、２つのソース・ドレイン端子を含み、少なくとも１つのソース・ドレイン矩形部は、少なくとも１つの電気コンタクト構造体に結合される。
【００１４】
本発明の別の態様によると、トランジスタのソース・ドレイン領域に電流を供給するための方法が提供される。この方法は、トランジスタの拡散した矩形ソース・ドレイン領域に接触し、これに電流を供給するステップを含み、電流は最も低い金属レベルの第１の矩形金属導体を通して供給される。第１の矩形金属導体は、ソース・ドレイン領域に実質的に重なり、ソース・ドレイン領域に結合され、第１の端部を有する。この方法はまた、第１の矩形金属導体に接触し、これに電流を供給するステップも含む。電流は、ｎ個の金属レベル上のｎ個の矩形金属導体を通して供給される。矩形金属導体は、真下の金属レベル上の矩形金属導体に結合される。矩形金属導体は、真下の金属レベル上の矩形金属導体と第１の端部において位置合わせされ、矩形金属導体の第１の端部が実質的に位置合わせされる。矩形金属導体の長さは、真下の金属レベル上の矩形金属導体の長さより短い。矩形金属導体の幅は、真下の金属レベル上の矩形金属導体の幅と少なくとも同じ広さであり、矩形金属導体は、真下の金属レベル上の矩形金属導体に部分的に重なる。
【００１５】
本発明のこれらの及び他の目的、特徴及び利点は、添付の図面と共に読まれるべき、その例示的な実施形態の以下の詳細な説明から明らかとなるであろう。
【図面の簡単な説明】
【００１６】
【図１】ＦＥＴトランジスタ・レイアウトの寄生容量及び抵抗を示す平面図である。
【図２】ＦＥＴトランジスタ・レイアウトの寄生容量及び抵抗を示す断面図である。
【図３】ＦＥＴトランジスタ・レイアウトの寄生容量及び抵抗を示す等価回路図である。
【図４】電流及び電力遮断周波数へのＦＥＴ寄生の影響を示す式を含む。
【図５】従来のＦＥＴトランジスタの平面図である。
【図６】本発明の実施形態によるＦＥＴトランジスタの平面図である。
【図７】本発明の実施形態によるＦＥＴトランジスタのゲート構造体の平面図である。
【図８】本発明の実施形態によるソース・ドレイン・コンタクト構造体の断面図である。
【図９】本発明の実施形態によるＦＥＴトランジスタ要素の平面図である。
【図１０】本発明の実施形態によるソース・ドレイン・コンタクト構造体の断面図である。
【図１１】本発明の実施形態によるソース・ドレイン・コンタクト構造体の断面図である。
【図１２】本発明の実施形態による伝送線と共に用いられるＦＥＴトランジスタの上面図である。
【図１３】本発明の実施形態による並列接続された２つのＦＥＴトランジスタの平面図である。
【図１４】本発明の実施形態による直列接続された２つのＦＥＴトランジスタの回路図である。
【図１５】本発明の実施形態による直列接続された２つのＦＥＴトランジスタ平面図である。
【図１６】本発明の実施形態による差動対として接続される２つのＦＥＴトランジスタの回路図である。
【図１７】本発明の実施形態による差動対として接続される２つのＦＥＴトランジスタの上面図である。
【発明を実施するための形態】
【００１７】
ＩＣは、相互接続又は信号若しくは電源のルーティングのために用いられる多くの金属レベルを有するように製造されることが、当技術分野において周知である。全ての金属レベルは、実質的に、シリコンの表面の上方の及びこれに平行な面内にある。最も低い金属レベルは、シリコンの表面に最も近く、最も高い金属レベルは最も離れており、中間のレベルがそれらの間にある。金属コネクタ、相互接続部及びランナーは、接続として用いられる金属の経路を示すために用いられる用語である。典型的には、これらのコネクタ、相互接続部及びランナーは、必ずしもではないが一般的には、細長い１つ又は複数の矩形の構造部から構築される。金属コネクタ、相互接続部及びランナーは、多数の金属レベル上に構築することができ、これらは、異なる金属レベル上の重なり合う構造部間に物理的に配置され、かつ、これらを接続する、ビアと呼ばれる垂直方向の接続部と互いに重なる又は部分的に重なる類似した形状及びサイズの矩形部を上に又は部分的に上に有することが多い。ＩＣは、必ずしもではないが典型的には、５乃至８の金属レベルを有する。
【００１８】
ＦＥＴトランジスタは、典型的には、少なくとも３つの端子、すなわち、ゲート、ソース及びドレインを有する。電流は、ソースとドレインとの間に流れ、ゲートによって変調される。通常、ゲートは、通常矩形部又は複数の平行な矩形部の形状のポリシリコン材料から少なくとも部分的に構築される。ソース及びドレインは、通常、不純物をＦＥＴのソース及びドレイン領域に注入すること又は拡散させることによって、少なくとも部分的に構築される。ソース・ドレイン領域は、通常、矩形である。不純物は、拡散又は注入によって、シリコン上のこれらの領域に入れられ、典型的には、拡散領域と呼ばれる。ゲート・ポリシリコン、ドレイン拡散領域及びソース拡散領域は、典型的には、電気的接続を可能にするように、金属に接続される。
【００１９】
ＦＥＴを含む物理的構造体は、三次元のものであることが理解される。しかしながら、説明を簡単にするために、三次元のゲート、ソース、ドレイン及び金属ランナーの体積は、上記について見下ろしたときに見えるような二次元の認識で言及される。例えば、金属コネクタは、矩形の立方体の代わりに矩形部（rectangle）として示され、そこでは、シリコンの面に対して垂直な軸に沿った金属の厚さは無視される。このことは、決して本発明を制限することを意図するものではない。
【００２０】
図５に示されるように、従来のＦＥＴトランジスタ３００が、拡散部又は注入されたソース・ドレイン領域若しくは矩形部とそれらの接続部３０２及び３０３との間に位置している複数の平行なポリシリコン・ゲート・フィンガ又は矩形部３０１からなる。ゲート矩形部は、通常、ゲート矩形部に対して垂直なポリシリコン矩形部３０５によって一方の側で互いに接続される。ゲート・ピッチ又はゲート間間隔として知られるゲート矩形部間の最小許容間隔（minimum allowed gate rectangle to gate rectangle spacing）３０４が、製造技術についての設計規則によって設定される。設計規則は、典型的には、製造技術を開発する技術者によって定められる。それらの設計規則は、典型的には、対象技術において製造されるトランジスタ、金属導体及び他の電気コンポーネントの物理的設計を管理する１組の規則書である。ここでの目的は、高歩留まり製造を保証することである。領域を節約するために、一般的には、最小許容間隔が用いられる。一般的に、ソース・ドレイン拡散部に接触させるために、最も低い金属レベルが用いられる。ソース及びドレイン拡散部に接触させるために、付加的な金属レベルを最も低い金属レベルの上に配置しこれに結合させることができる、又は該最も低い金属レベルの上に配置しこれに結合させることはできない。多数の金属レベルが用いられるとき、典型的には、全ての金属レベルは、実質的に拡散部の全長に延びる。通常、これらの金属及び拡散構造部は、通常、製造技術についての設計規則が許容する最小離隔距離（minimum separation)を有する。各金属レベルごとに、設計規則は、一般に、最小許容金属間間隔を指定する。拡散部については、設計規則は、典型的には、最小許容拡散部間間隔を指定する。同じ方法で、ゲート、ソース及びドレイン接続の間の最小間隔が用いられる。最新の集積回路設計フローにおいて、これは、コンピュータ支援設計ソフトウェアがデジタル回路に用いられるＦＥＴトランジスタのために生成する種類の設計レイアウトである。このＦＥＴトランジスタ・レイアウトは、緊密な間隔で配置されたドレイン、ソース及びゲート間の側壁容量が原因で、相対的に高いゲート抵抗Ｒｇ、相対的に高いＣｇｄ、Ｃｇｓ及びＣｄｓがもたらされる。ＦＥＴがより長くなり、より多くのフィンガを有するにつれて、ゲート抵抗Ｒｇは大きくなる。さらに、このレイアウトは、大信号の処理に必要な電流密度に関してエレクトロマイグレーションに対応していない傾向がある。ドレイン及びソース接続において金属層を垂直方向に積層することにより、金属層ごとの電流密度は低減されるが、さらに大量の側壁容量が犠牲になる。
【００２１】
図６は、本発明の１つの実施形態の最上位の概要４００を示す。この図は、関連したソース及びドレインと共に８つのトランジスタ・ゲート・フィンガ又は矩形部４０１を示すが、本発明の構造部は、関連したソース及びドレインと共にいずれの数の平行なゲート・フィンガにも適用されることを理解すべきである。本発明のＦＥＴトランジスタの主な特徴的構造部は、（１）相互接続された重なり合う金属の階段（staircase）から構成されたソース及びドレイン端子の電気コンタクト構造体４０３、（２）ゲート矩形部の両端部上で全てのゲート矩形部を接続するマルチレベルの金属４０２、及び（３）最小のものより広いゲート間間隔４０４である。これらの構造部が詳細に説明される。
【００２２】
本発明の実施形態の構造部が、図７に示される。図７は、金属相互接続部を有するゲート構造体５００を示す。ポリシリコン・ゲート矩形部４０１が示される。ゲート間間隔又はゲート・ピッチ４０４、すなわちゲート・ポリシリコン矩形部間の距離は、製造技術における最小のゲート間離隔距離についての設計規則より広い。全てのゲート矩形部は、金属の矩形部である２つの第１レベルの金属接続部（Ｍ１ａ及びＭ１ｂ）５０２及び５０３を通して、ＦＥＴの両側上のゲート矩形部の端部で互いに接続される。これら２つの平行なＭ１ゲート接続部５０２及び５０３は、ゲート矩形部４０１に直交する又はこれと垂直である。２つのＭ１矩形部５０２及び５０３は、金属の矩形部である２つの積層されたマルチレベルの金属コネクタ（ＭＳａ及びＭＳｂ）５０４及び５０５の組を通して互いに接続される。ＭＳコネクタ５０４及び５０５は、ゲート矩形部に対して平行である。Ｍ１コネクタ５０２及び５０３は、ＭＳコネクタ５０４及び５０５と協働して、ＦＥＴの活性領域の周りにマルチレベルの矩形リング・ゲート・コネクタを形成し、この活性領域は、ソース、ドレイン及びゲート領域である。別のマルチレベルの矩形金属コネクタ５０７が、ＭＳａ及びＭＳｂを最上位の金属接続端子５０６に接続する。マルチレベルの金属コネクタ５０７は、最も低い２つの金属レベルを含まないので、コネクタ５０７の下のルーティングのために、これらの金属レベルを用いることができる。この実施形態は、導体５０７における最も低い２つの金属レベルを用いないが、他の実施形態は、そのように制限されるものではなく、これらのレベルを用いることもでき、或いは、他の方法で制限され、他の特定の金属レベルを用いることはできない。既述のように、コネクタ５０２、５０３、５０４、５０５及び５０７を含むゲート接続構造体を用いると、各ゲート・フィンガによって見られる等価抵抗が最小になる。ゲート端子全体についての領域は、従来のレイアウトにおけるものより大きいが、ゲート・ポリシリコンへの直接接続は、ポリシリコンではなく第１の金属レベルとのものであり、さらなるゲート相互接続は、より高い金属レベルとのものであり、従って、Ｃｇｓの増加は著しいものではない。
【００２３】
図６、図７及び図９に示される実施形態の構造部は、隣接するポリシリコン・ゲート間の最小距離４０４より広い。この構造部により、低減したゲート・ドレイン寄生容量Ｃｇｄ、ゲート・ソース寄生容量Ｃｇｓ、増大した熱放散、より高い応力がもたらされ、電流駆動能力が増大した、最小のものより広い金属接続が可能になる。
【００２４】
本発明の実施形態の別の構造部は、ソース及びドレイン接続のための階段状のマルチレベルのメタライゼーションである。ソース及びドレイン構造体のコンタクト及び他の態様は類似しているので、ソース及びドレイン構造体は、まとめてソース・ドレインという用語を用いて呼ばれることが多い。階段、階段構造体、階段コネクタ及び電気コンタクト構造体という用語は全て、同じ構造を指しており、交換可能に用いられる。図８は、ソース・ドレイン拡散部６０７と、ソース及びドレイン接続部に用いられる階段状メタライゼーション構造体である電気コンタクト構造体４０８とを含む、ソース・ドレイン構造体６００を示す。拡散部６０７の一端にのみ出口端部６０５を有する金属コネクタ４０８により、拡散部のほぼ全長に沿って、ソース・ドレイン拡散部６０７に対して金属接続がなされる。出口端部（exiting-end)という用語は、電流が供給される又は電流が取り出されるコネクタの端部を意味する。これは、別の導体に結合されるように意図されるコネクタの端部である。従って、コネクタ４０８によって流される電流は、出口端部において最も多く、コネクタが拡散部に沿ってさらに離れるにつれて減少する。電流の量がコネクタの出口端部に向けて増加するにつれて、平行に積層された金属層の数が増加し、金属層の階段４０８を形成する。図８に示される実施形態においては、コネクタの低電流の端部には、最も低い金属レベル６０１のみが存在する。電流がコネクタの出口端部に向けて増加するにつれて、金属層６０２、６０３及び６０４が漸進的に付加される。１つの金属レベルから別のものに電流を伝えるために、結合ビア６０８が、金属層の間にある。最も低い金属レベル６０１と拡散部６０７との間に電流を伝えるために、最も低い金属レベル６０１と拡散部６０７との間に、結合ビア６０９がある。
【００２５】
この階段構造体において、より高い金属レベルが出口端部の近くに積層されるにつれて、これらの付加された金属レベルは、下にある金属層より漸進的に広く、従って、技術の設計規則によって許容される最小のものより漸進的に広く作られる。このメタライゼーション戦略を用いることにより、各々の金属レベルにおける電流密度を制御して、エレクトロマイグレーションの信頼性対応を保証することができる。
【００２６】
図６に示されるようなこの実施形態においては、ソース階段構造体４０８は、ドレイン階段構造体４０７とは反対の方向に配向される、すなわち、出口端部がデバイスの反対側にある。これに対応して、図６に示されるように、最終的なソース・コンタクト４０５及びドレイン・コンタクト４０６は、ＦＥＴトランジスタの反対側にある。さらに、図９に示されるように、電流密度が必ずしも同じではないので、各々のソース階段４０８又はドレイン階段４０７についての階段設計は、異なり得る。等しい長さの多数の金属ストリップが階段なしで平行に配置されるメタライゼーション戦略と比較して、本発明のこの実施形態の場合は、ソース・コンタクトとドレイン・コンタクトとの間の側壁容量の量が低減される。これにより、Ｃｄｓ容量が低減される。異なる金属レベルとポリシリコン・ゲートとの間のフリンジング容量も低減され、Ｃｇｄ及びＣｇｓを低減させる。階段状メタライゼーションのさらに詳細な断面図が、図１０に示される。図１０に示される階段状メタライゼーションは、図８に示される同じ４つの金属層（６０１、６０２、６０３及び６０４）と、付加的なより高い金属層８０５とを含む。Ｃｇｄ寄生容量を低減させるために、電気コンタクト構造体のドレイン接続部８１０とゲート接続部５０２との間の垂直方向の金属の重なりが回避される。
【００２７】
図６に示される実施形態においては、ＦＥＴトランジスタの一方の側のソース階段の全てを結合させるために、全体のソース・コネクタ４０５が用いられ、ＦＥＴトランジスタのもう一方の側のドレイン階段の全てを結合させるために、全体のドレイン・コネクタ４０６が用いられる。全体のソース・コネクタは矩形であり、最も低い金属レベルを含まない金属レベル、又は、ドレイン階段コネクタ４０７内のいずれかの重なり合った金属レベルを含む。全体のドレイン・コネクタは矩形であり、最も低い金属レベルを含まない金属レベル、又は、ソース階段コネクタ４０８内のいずれかの重なり合った金属レベルを含む。この実施形態においては、コネクタ４０５及び４０６は矩形であるが、本発明はそのように制限されるものではなく、コネクタ４０５及び４０６が他の幾何学的形状を有してもよい。
【００２８】
代替的な実施形態においては、全体のドレイン・コネクタ４０６は、いずれのソース階段コネクタ４０８とも重ならず、全体のソース・コネクタ４０５は、いずれのドレイン階段コネクタ４０７とも重ならない。これは、ドレイン・ソース間の寄生容量Ｃｄｓを低減させるためである。この代替的な実施形態において、全体のソース・コネクタ及び全体のドレイン・コネクタは、ソース階段コネクタ及び／又はドレイン階段コネクタにおいて用いられる金属レベルを含むことができる。
【００２９】
接地面９３０、ソース拡散部６０７、ポリシリコン・ゲート３０１及びゲート端子５０２、ソース拡散部６０７に結合された階段ソース端子９１０、並びにソース階段構造体９１０及び接地面９３０に結合されたブリッジ構造体９２０を含む構造体９００である、本発明の別の実施形態が、図１１に示される。この実施形態において、ソース端子９１０は、高い金属レベル上の伝送線の代わりに、低い金属レベルにおける接地面９３０に接続される。示される実施形態において、接地面は、拡散部９３３及び低い金属レベル９３１及び９３２で構成される。しかしながら、接地面はこのように制限されるものではなく、拡散部９３３又は９３１及び９３２等の１つ又は複数の低い金属レベル、或いは、拡散部９３３並びに９３１及び９３２等の１つ又は複数の低い金属レベルの両方で構成されることに留意されたい。多数の金属レベルのブリッジ９２０が、ゲート端子５０２の上に階段コネクタ９１０から構築され、かつ、接地面９３０に接続する。これにより、ソースから接地までの低抵抗の接続が与えられる。この実施形態において、ゲート端子の上を通過する際、ブリッジは、ゲート端子の真上の金属レベルを使用しない。これは、付加的なＣｇｓ寄生容量を回避するためである。この実施形態はこのレベルを使用しないが、本発明はそのように制限されるものではなく、このレベルを用いることもできることに留意されたい。本発明のこの態様は、接地面又は端子への接続に制限されるものではなく、いずれの電力又は信号面又は端子にも接続できることに留意されたい。
【００３０】
ソース端子が接地面に接続される図１１の実施形態は、ｎ型ＦＥＴトランジスタの場合に最も一般的である。ソースが電力面に接続される代替的な実施形態は、ｐ型ＦＥＴトランジスタの場合に最も一般的である。
【００３１】
図１２は、伝送線１００１及び１００２への高位の金属の簡便な接続を与える、ＦＥＴレイアウト１０００である代替的な実施形態を示す。これは、ＲＦ及びｍｍ波の用途におけるこれらのデバイスの使用に有用である。この実施形態は、図１１に説明されるソース・接地間ブリッジ構造体１００３を用いる。
【００３２】
図１３に示される本発明の別の実施形態において、テストとして２つのＦＥＴトランジスタ１１０１及び１１０２を含む複合ＦＥＴトランジスタ１１００を、図６を参照して説明する。ＦＥＴトランジスタ１１０１及び１１０２を並列式に組み合わせて、別個のＦＥＴトランジスタ１１０１及び１１０２の各々よりも多数のゲート・フィンガを有する等価なＦＥＴトランジスタ１０００を形成する。設計に必要な所定数の総ゲート・フィンガについて、１つの選択肢は、図６に示される本発明の実施形態におけるように、単一のＦＥＴ上にそれらのゲート・フィンガの全てを含ませることである。しかしながら、極めて多くのゲート・フィンガは、長いデバイスと、中心にあるゲート・フィンガに対する相対的に大きいゲート抵抗とをもたらす。代替案は、各々が平行なより少ない数のゲート・フィンガを有する、２つの個々のＦＥＴトランジスタ１１０１及び１１０２を接続する、図１３に示される実施形態である。この実施形態の利点は、ゲート・リング接続の２つの側（上部及び下部）が、左端のコネクタ１１０７及び右端のコネクタ１１０８によってのみ接続されるのではなく、一方のＦＥＴトランジスタを他方から分離する地点にある１つの中間コネクタ１１０５においても接続されることである。図７を参照して説明されたように、これらのゲート・リング接続は、多数の中間金属レベルを用いてなされるので、それらの抵抗は非常に低く、より大きい複合ＦＥＴトランジスタ１１００の各々のゲート・フィンガによって見られるゲートの等価抵抗は、個々のＦＥＴコンポーネント・トランジスタ１１０１又は１１０２の場合に見られるものと実質的に同じである。この実施形態は２つの組み合わせられたＦＥＴトランジスタを示すが、本発明はそのように制限されるものではなく、同じように２つより多いＦＥＴトランジスタを組み合わせ得ることに留意されたい。
【００３３】
本発明の別の実施形態が、図１４及び図１５に提示される。この実施形態は、２つのＦＥＴトランジスタ１２０１及び１２０２の直列構成１２００である。ＲＦ及びｍｍ波の用途において、増幅器及びドライバは、カスコード増幅器構成と呼ばれる直列構成の２つのデバイスを用いることが多い。図１４は、直列カスコード構成の概略図である。図１５は、各々が本発明に従って構成された２つの個々のＦＥＴトランジスタが、どのように組み合わされて直列カスコード構成を形成するかを示す。ＦＥＴトランジスタ１２０１は、高い金属レベルを用いるソース・コンタクト１２０３を有する。ＦＥＴトランジスタ１２０２は、高い金属レベルを用いるドレイン・コンタクト１２０４を有する。ＦＥＴトランジスタ１２０１のドレインは、図１１を参照して上述された２つの直列ブリッジ構造体コンタクト１２０７を用いて、ＦＥＴトランジスタ１２０２のソースに結合される。例示的なブリッジ構造体は、図１１の９２０である。第１のブリッジ・コンタクトは、ＦＥＴトランジスタ１２０１のドレインを第２のブリッジ・コンタクトに結合する。第２のブリッジ・コンタクトは、ＦＥＴトランジスタ１２０２のソースを第１のブリッジ・コンタクトに結合する。両方のゲート端子は、別個の高い金属レベルのコンタクト１２０５及び１２０６を有する。示される実施形態は２つの直列のＦＥＴトランジスタであるが、本発明はそのように制限されるものではなく、２つより多い直列のＦＥＴトランジスタを同様に構成できることが留意される。
【００３４】
さらに別の実施形態が、図１６及び図１７に示される。この実施形態は、ＲＦ及びｍｍ波の用途に一般的に用いられる２つのトランジスタの差動構成１３００である。この実施形態は、２つのＦＥＴトランジスタ１３０１及び１３０２が共通ソース１３０３を共有し、別個のゲート端子１３０５及び１３０６並びに別個のドレイン端子１３０８及び１３０９を保持する、差動対である。ゲート端子１３０５及び１３０６並びにドレイン端子１３０８及び１３０９は、高い金属レベルのコンタクトである。ＦＥＴトランジスタ１３０１のソースは、図１１を参照して上述された２つの直列のブリッジ構造体コンタクト１３０３を用いて、ＦＥＴトランジスタ１３０２のソースに結合される。例示的なブリッジ構造体は、図１１の９２０である。第１のブリッジ・コンタクトは、ＦＥＴトランジスタ１３０１のソースを第２のブリッジ・コンタクトに結合する。第２のブリッジ・コンタクトは、ＦＥＴトランジスタ１３０２のソースを第１のブリッジ・コンタクトに結合する。両方のゲート端子は、別個の高い金属レベルのコンタクト１３０５及び１３０６を有する。
【００３５】
本発明の例証となる実施形態が、添付の図面を参照してここに説明されたが、本発明はそれらの正確な実施形態に制限されるものではなく、本発明の精神又は範囲から逸脱することなく、当業者により、種々の他の変更及び修正をなし得ることを理解すべきである。
【符号の説明】
【００３６】
４０１：ゲート矩形部
４０２：多層の金属
４０３：ソース及びドレイン端子の電気コンタクト構造体
４０４：最小のものより広いゲート・ピッチ
４０５：ソース・コネクタ
４０６：ドレイン・コネクタ
４０７：ドレイン階段構造体
４０８：ソース階段構造体
５００：ゲート構造体
５０２：ゲート端子
５０４、５０５：金属コネクタ
５０６：金属接続端子
６００：ソース・ドレイン構造体
６０１、６０２、６０３、６０４、８０５：金属層
６０５：出口端部
６０７、９３３：拡散部
６０８、６０９：結合ビア
９１０：ソース階段構造体
９２０：ブリッジ構造体
９３０：接地面
１００１、１００２：伝送線
１１０１、１１０２、１２０１、１２０２：ＦＥＴトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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