(57)【特許請求の範囲】
【請求項１】
ラインごとに画像を読み取り画像信号を生成する画像読取部と、前記画像信号を信号処理する信号処理部と、基準クロック信号を生成する基準クロック生成部と、前記基準クロック信号から前記画像読取部と前記信号処理部とのいずれかを駆動するための駆動クロック信号を生成するＰＬＬ部とを含む読取装置であって、
前記ＰＬＬ部のアンロック状態を検出する検出手段と、
前記画像読取部による画像読取動作中に前記検出手段が前記ＰＬＬ部のアンロック状態を検出した場合、前記ＰＬＬ部のアンロック状態を検出するために要する時間に基づいて導出されたライン分戻した位置から画像を読み取るように前記画像読取部を制御する制御手段と、
を備えることを特徴とする読取装置。
【請求項２】
前記制御手段は、余裕分の１ライン周期を含む前記ＰＬＬ部のアンロック状態を検出するために要する時間に基づいて導出されたライン分戻した位置から画像を読み取るように前記画像読取部を制御することを特徴とする請求項１に記載の読取装置。
【請求項３】
前記制御手段により戻される位置に相当する第１ラインのデータの蓄積と当該第１ラインの１つ前の第２ラインのデータの転送とが並行して行われていた場合、前記制御手段は、前記第２ラインから画像を読み取るように前記画像読取部を制御することを特徴とする請求項１又は２に記載の読取装置。
【請求項４】
前記ＰＬＬ部のアンロック状態を検出するために要する時間は、動作状態が不安定になりやすいと判断された回路部分に応じて変更されることを特徴とする請求項１乃至３のいずれか１項に記載の読取装置。
【請求項５】
ラインごとに画像を読み取り画像信号を生成する画像読取部と、前記画像信号を信号処理する信号処理部と、基準クロック信号を生成する基準クロック生成部と、前記基準クロック信号から前記画像読取部と前記信号処理部とのいずれかを駆動するための駆動クロック信号を生成するＰＬＬ部とを含む読取装置において実行される読取装置の制御方法であって、
前記読取装置の検出手段が、前記ＰＬＬ部のアンロック状態を検出する検出工程と、
前記読取装置の画像読取制御手段が、前記画像読取部による画像読取動作中に前記検出工程において前記ＰＬＬ部のアンロック状態を検出した場合、前記ＰＬＬ部のアンロック状態を検出するために要する時間に基づいて導出されたライン分戻した位置から画像を読み取るように前記画像読取部を制御する制御工程と、
を有することを特徴とする読取方法。
【請求項６】
ラインごとに画像を読み取り画像信号を生成する画像読取部と、前記画像信号を信号処理する信号処理部と、基準クロック信号を生成する基準クロック生成部と、前記基準クロック信号から前記画像読取部と前記信号処理部とのいずれかを駆動するための駆動クロック信号を生成するＰＬＬ部とを含む読取装置を制御するためのプログラムであって、
前記ＰＬＬ部のアンロック状態を検出する検出手段と、
前記画像読取部による画像読取動作中に前記検出手段が前記ＰＬＬ部のアンロック状態を検出した場合、前記ＰＬＬ部のアンロック状態を検出するために要する時間に基づいて導出されたライン分戻した位置から画像を読み取るように前記画像読取部を制御する制御手段と、
してコンピュータを機能させるためのプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像を読み取る読取装置、読取装置の制御方法、および、プログラムに関する。
【背景技術】
【０００２】
電子機器は、一般的に、何の対策も施さなければ、近くの他の機器の放射する電磁波や、雷のような自然現象、ユーザのオペレーション中に発生した静電気等により、機能低下や誤作動、停止、記録の消失などの影響を受けてしまうおそれがある。従って、各種の電子機器においては、法規制や工業団体による自主規制によって定められた一定以上のＥＭＳ（Electro Magnetic Susceptibility：電磁耐性）規格を満たすことが義務付けられている。電子機器の設計者はＥＭＳ規格と装置の性能を両立させる必要があり、外来電磁波の影響を除去する電気回路上の手法や、電気回路を金属のメカ筐体で囲うなど電磁波が混入し難いような構成上の手法等によって対策を行う。
【０００３】
電子機器の一つである画像読取装置は主に、イメージセンサ、ＡＤ変換機、及び、論理回路やメモリ・ＣＰＵを含むデジタル回路で構成されている。それぞれの半導体プロセスは異なるので、それらが１つのＩＣに収められることは稀である。従って、基板上で、ある程度の距離を持って配線される場合が多い。また、１次元のイメージセンサを副走査方向に走査させて原稿の読み取りを行うような画像読取装置の場合には特に、イメージセンサとＣＰＵとの間をＦＦＣ（Flexible flat cable）ケーブルのような長い配線で接続される場合が多い。例えば、Ａ４サイズの原稿を読み取る画像読取装置においては、数１０ｃｍから１ｍ近いＦＦＣケーブルが用いられる。
【０００４】
一般的に、基板が複数枚に分割されて、離れた基板間でケーブルを通して電気信号のやり取りを行う場合には、それぞれの基板グランド電位の間でインピーダンスが発生し、高周波的にグランド電位を共通にすることができない。そのため、外部からの電磁波やノイズ、グランド電位の変動に対して弱くなってしまう。また、基板間を接続するケーブルがアンテナとなって外部からの電磁波を受信してしまう傾向が強くなる。
【０００５】
このような理由から、画像読取装置は、外来電磁波、静電気等の影響を受けやすい。そのため、画像の読み取り中に装置が誤動作した場合には、その誤動作を認識する構成がないと、読み取った画像の品質が保たれなかったり失われたりしてしまう。
【０００６】
特許文献１には、画像読取装置のＰＬＬの誤動作を検知する手法が記載されている。特許文献１によると、１ラインの同期信号間でＰＬＬが生成するクロック数をカウントして、設定されたカウント数でないとクロックが正常に供給できなかったとしてＰＬＬの異常を判定して装置の動作を停止する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−３２４３５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１に記載の手法は、画像読取装置に特化したＰＬＬのロック状態（同期状態）の検知方法を提案する手法である。つまり、ＰＬＬ単体の動作の不良や不安定（同期ずれ状態）を検知することを目的としており、画像読み取り中の突発的なＰＬＬの動作不安定や、読み取り動作のリカバリを考慮したものではない。
【０００９】
上記の点に鑑み、本発明は、ＰＬＬの同期ずれを検出した場合に、予め定められた分、読取位置を戻して画像の読取りを行う読取装置、読取装置の制御方法、および、プログラムを提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明に係る読取装置は、ラインごとに画像を読み取り画像信号を生成する画像読取部と、前記画像信号を信号処理する信号処理部と、基準クロック信号を生成する基準クロック生成部と、前記基準クロック信号から前記画像読取部と前記信号処理部とのいずれかを駆動するための駆動クロック信号を生成するＰＬＬ部とを含む読取装置であって、前記ＰＬＬ部のアンロック状態を検出する検出手段と、前記画像読取部による画像読取動作中に前記検出手段が前記ＰＬＬ部のアンロック状態を検出した場合、前記ＰＬＬ部のアンロック状態を検出するために要する時間に基づいて導出されたライン分戻した位置から画像を読み取るように前記画像読取部を制御する制御手段と、を備えることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、ＰＬＬの同期ずれを検出した場合に、予め定められた分、読取位置を戻して画像の読取りを行うことができる。
【図面の簡単な説明】
【００１２】
【図１】本発明に係る実施例における読取装置の構成の概要を示す図である。
【図２】タイミング信号の一例を示す図である。
【図３】送信回路と受信回路との間のタイミングチャートを示す図である。
【図４】ＰＬＬ回路の動作を説明する図である。
【図５】ＰＬＬのアンロック状態を検知する動作を説明する図である。
【図６】ＰＬＬのアンロック状態を検知する動作を説明する他の図である。
【図７】本実施例における読取動作の制御の処理の手順を示す図である。
【図８】画像読取回路周辺の他の構成例を示す図である。
【発明を実施するための形態】
【００１３】
以下に、本発明を実施するための形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
【００１４】
図１は、本発明に係る実施例における画像読取装置１０の構成を示す図である。画像読取装置１０は、モータ１０９、モータ１０９を駆動するモータ駆動回路１０８、モータ駆動回路１０８を制御するモータ制御回路１０７、イメージセンサ（画像読取部）２０１、画像処理回路１０３、画像読取回路２００を含む。また、画像読取装置１０は、ＣＰＵ１００、ＲＯＭ１０１、ＲＡＭ１０２、ＰＣとデータを送受信するための外部インタフェース１０４、ユーザが指示を入力するパネル回路１０６、パネル回路１０６を制御するパネル制御回路１０５を含む。画像読取回路２００は、各部に駆動信号を生成するタイミング生成回路２０３、タイミング生成回路２０３用の基準となるクロック信号（以下、単にクロックともいう）を生成する基準クロック生成回路２０２を含む。また、画像読取回路２００は、Ａ／Ｄ変換回路（信号処理部）２０４、Ａ／Ｄ変換回路２０４内の送信回路２０５から送信された画像データを受信する受信回路２０８を含む。送信回路２０５及び受信回路２０８は、それぞれＰＬＬ部（以下、単にＰＬＬ、又は、ＰＬＬ回路という）２０６、２０７を含み、画像データの転送レートの変換や、シルアル・パラレル変換を行う。ＰＬＬ２０７のＰＬＬ検知信号は、物理的に配線でＣＰＵ１００が搭載されたＬＳＩまで接続され、信号レベルは所定のレジスタに保持されるか、ＣＰＵ１００に割り込み信号として入力される。図１に示すタイミング生成回路により生成された信号はＰＬＬ用の基準クロック信号として用いられるので、タイミング生成回路は、本実施例における基準クロック生成部の一例である。
【００１５】
ユーザがパネル回路１０６上の不図示のキースイッチを押下すると、ＣＰＵ１００が読取開始の命令を画像読取回路２００とモータ制御回路１０７に送信する。モータ制御回路１０７は、所定の速度テーブルに基づいてモータ１０９を加速し、その後、一定の速度とする。イメージセンサ２０１の走査速度が一定となり所定の読取開始位置に移動すると、ＣＰＵ１００の命令でタイミング生成回路２０３は、イメージセンサ２０１にタイミング信号Ｔ１を供給し、Ａ／Ｄ変換回路２０４にＡ／Ｄ変換器クロックＣＬＫ２を供給する。光電変換されたアナログ画像信号は、Ａ／Ｄ変換回路２０４に取り込まれ、デジタルデータに変換された後、送信回路２０５により受信回路２０８に送信される。受信回路２０８は、送信回路２０５から送信される送信クロックＣＬＫ３に基づいて画像信号を受信し、読取終了位置にセンサが移動すると画像信号の取り込みを停止する。その後、モータは減速して、一旦停止後、読取初期位置まで戻り、画像読取処理を終了する。
【００１６】
本実施例において、画像読取中のモータの駆動タイミングは、読み取りデバイス用のタイミング生成回路２０３を基準にして生成される。ここで、さらに、モータの駆動タイミングからライン同期信号を生成するようにしても良い。Ａ／Ｄ変換回路２０４でデジタル化されたデジタル画像信号は、画像処理回路１０３に入力され、所定の画像処理を施された後、ＲＡＭ１０２に保存されるか、ＵＳＢ等の各種外部インタフェース１０４を介して、ＰＣ１１０に送信される。
【００１７】
図２は、タイミング生成回路２０３で生成されるタイミング信号Ｔ１の内容を示す図である。タイミング信号Ｔ１とは、図２に示されるように、１ラインの同期信号ＳＨ、イメージセンサ２０１の出力を増幅するアンプのリセット信号ＲＳ、イメージセンサ２０１がＣＣＤの場合のアナログシフトレジスタの転送クロックΦ１、Φ２等である。これらは、図１に示される基準クロック生成回路２０２のクロックＣＬＫ１を基準として、タイミング生成回路２０３内で分周又は逓倍して生成される。また、Ａ／Ｄ変換回路２０４へも上記のタイミング信号Ｔ１に同期したクロックＣＬＫ２が供給される。従って、イメージセンサ２０１とＡ／Ｄ変換回路２０４の間で同期を取って画像信号を取り込むことができる。
【００１８】
受信回路２０８内にはＰＬＬ２０７が搭載されており、クロックとデータを受信する。図３の（ａ）、（ｂ）は、クロックとデータの転送方法の一例を示すタイミングチャートである。図３の（ａ）、（ｂ）において、データ信号はクロック信号の逓倍周波数で動作しており、例えば、受信回路２０８内でクロック信号を８逓倍してシリアル・パラレル変換を行っているとする。このように構成すると、クロック信号はデータ信号に比べて周波数が一定であるのでクロック信号の高調波成分が機器の外部に不要電磁波として放射しやすいことを考慮して、クロック信号の動作周波数を低く抑えることができる。一旦、送信回路２０５で低くしたクロック周波数は逓倍してデータ信号の周波数にまで復元する必要があるので、受信回路２０８内にはクロック逓倍用のＰＬＬ２０７が搭載されている。
【００１９】
送信回路２０５においても、データ信号をパラレルデータのまま信号を基板上に引き回すと信号数やスペースが増えてしまうため、一旦、シリアル化して動作周波数を上げた状態で伝送する。画像読取回路２００の回路構成で、ＣＬＫ１、ＣＬＫ３、デジタル画像信号をフラットケーブルを通して伝送するとする。その場合には、信号の駆動ドライバ回路は、通常のＣＭＯＳ／ＴＴＬロジックではなく、ＬＶＤＳに代表されるような振幅の小さい２本の差動信号を用いることにより不要電磁波の影響を抑えるような構成にすることが多い。なお、送信回路２０５と受信回路２０８との間でデータを送受信する方法は、特に図３の（ａ）、（ｂ）に限定されるものではない。例えば、送信クロックＣＬＫ３を逓倍して伝送するのではなくデジタル画像信号と同じ周期で伝送するようにしてもよい。また、データ信号からクロック情報を抽出するクロックリカバリ回路を受信回路２０８に用いるエンベデッドクロックと呼ばれる手法を用いても良い。その場合には、送信クロックＣＬＫ３は不要となる。また、クロックリカバリ回路のＰＬＬにもロック／アンロック状態が発生するため、物理的にクロックそのものを使用しない伝送方法であっても、本実施例を適用できる。
【００２０】
図４は、一般的なＰＬＬ回路を用いた周波数シンセサイザの構成の概念を示す図である。図４に示す基準クロック信号Ｆｉｎの周波数がＦｂａｃｋと等しくなる状態を、ＰＬＬがロック状態であるという。基準クロック信号Ｆｉｎの入力後、ＶＣＯから出力されたＦｂａｃｋがＦｉｎよりも速い場合、位相比較器から誤差信号パルスが出力される。このパルスはローパスフィルタで平滑化されＶＣＯに入力される。その結果、負帰還がかかり、ＶＣＯの出力が低くなっていくことでＦｉｎ＝Ｆｂａｃｋとなりロック状態となる。ここで、図４に示すように、駆動クロック信号ＦｏｕｔとＦｂａｃｋの間に分周器を挿入することでＦｏｕｔ＝Ｆｉｎｘ（分周比Ｎ）となり、入力のＮ倍の出力周波数を得ることができる。
【００２１】
以上のように、ＰＬＬは、動作の原理上、フィードバックが必要であって、基準クロック信号の入力開始からロック状態に移行するまでに一定の時間を必要とする。また、ＰＬＬの状態がロック状態かロック状態でないアンロック状態かを検知する構成は、例えば、位相比較器の誤差出力パルスをモニタする等の方法で実現できる。しかしながら、ＰＬＬ回路そのもののロック状態を遅延無く検知することはできない場合が多い。ＰＬＬ回路は、フィードバック回路やアナログ回路を含む。通常、ＰＬＬ−ＩＣメーカやＰＬＬマクロを提供するベンダは、ある一定時間（数１０μｓｅｃ〜数１０ｍｓｅｃ程度）内でロック状態となること、又は、ロック状態の検知回路がロック状態を判定することを保証している。これらの値は、ＩＣやマクロを使用する場合に、データシートから事前に知ることが可能であり、実測することも可能である。本実施例ではＰＬＬ回路を例にしているが、ＶＣＯの代わりにディレイラインを用いるＤＬＬ(Delay Locked Loop)回路を用いてもよい。ＤＬＬ回路においても、ＰＬＬと同様に入力されるクロックの状態に依存してロック状態、アンロック状態が発生するので同様に本実施例を適用できる。ＰＬＬ回路のロック／アンロック検知機能は、例えば電源投入時などにＰＬＬが安定動作していることを確認するためのフェイルセーフとして存在している。本実施例においては、ＰＬＬ回路の所定のロック／アンロック検知機能から、ＰＬＬに入力された送信クロックＣＬＫ３の動作状態の安定／不安定を判定することによって、画像不良が発生していることを予測する。そして、動作状態が不安定と判定した場合には、読み取り動作を中断し、動作不安定状態で読み取ったラインの手前まで戻って読み取り動作をやり直す。その結果、最終的な画像の出力として正しい画像データのみを取り込むことができる。
【００２２】
図５は、図１に図示する入力クロックＣＬＫ１が不安定になった場合の画像読取回路２００における各信号のタイミングチャートを示す図である。ＰＬＬロック検知信号は、Ｈレベルでロック状態、Ｌレベルでアンロック状態を示す。ここで、入力クロックＣＬＫ１が不安定となってからアンロック状態を検知するまでの時間（図５に示すアンロック検知時間）を０．４５ｍｓｅｃ、１ラインの同期信号ＳＨは０．２ｍｓｅｃ周期と仮定する。
【００２３】
図１に示すようにＣＬＫ１とＣＬＫ３の間には送信回路２０５のＰＬＬ２０６が存在しているので、アンロック検知時間０．４５ｍｓは「（送信回路アンロック時間）+（受信回路アンロック検知時間）」となる。また、ここで、受信回路アンロック検知時間は、受信回路２０８のＰＬＬ２０７についての「（ロック状態からアンロック状態への移行時間）+（アンロック検知回路の検知時間）」となる。
【００２４】
ＣＰＵ１００がＳＨ毎の割り込みで処理内容を変更することができるファームウェアが構成されている場合に、図５に示すように、４番目と５番目のＳＨの間で、ＰＬＬアンロック状態が検知されている。つまり、ＣＰＵ１００は、５番目のＳＨの割り込み時にＰＬＬ２０７のアンロック状態を検出する。ＣＰＵ１００により認識されると、通常の読み取り動作をストップし、読み取り動作が不安定となった場所まで戻り、読み取り動作をやり直す。
【００２５】
図５に示すように、５番目のＳＨの割り込み時でＰＬＬ２０７のアンロック状態を検出している。そのため、４番目と５番目のＳＨ間のどのタイミングでアンロック状態を検出したかは判定していない。従って、本実施例においては、１ライン（ＳＨ周期）分の余裕をもたせることとして読み取り動作をやり直すタイミングを特定する。即ち、本実施例においては、（アンロック検知最大時間０．４５ｍｓｅｃ）＋（１ライン同期信号周期０．２ｍｓｅｃ）分戻ったタイミングでデータの蓄積と転送を行っていたラインのデータを不良データの始まりと判定する。つまり、図５に示すように、１番目と２番目のＳＨの間で入力クロックＣＬＫ１の動作が不安定になったと判定する。
【００２６】
ＣＣＤに代表される汎用的なイメージセンサが構成されている場合には、画像信号電荷の蓄積と転送は並行に動作する。図５に示すようなタイミングでクロックＣＬＫ１が不安定になった場合には、ＬＩＮＥ１のデータの蓄積とＬＩＮＥ０のデータの転送は並行して行われている。従って、その場合には、ＬＩＮＥ０のデータの蓄積から戻ってやり直す。また、ＰＬＬ検知信号のアンロック状態のタイミングを知る構成としては、カウンタで計測して入力クロックの動作不安定タイミングを見積もるようにしても良い。その場合には、アンロック検知時間分戻ったタイミングが入力クロックの動作不安定開始タイミングとなる。
【００２７】
図６は、図１に図示する送信クロックＣＬＫ３が不安定となった場合の画像読取回路２００における各信号のタイミングチャートを示す図である。図６においては、送信クロックＣＬＫ３のみが不安定になっているため、送信用ＰＬＬ２０６は、ロック状態のまま安定動作している。従って、アンロック検知時間は、受信回路２０８におけるアンロック検知時間のみを考慮すればよい。ここで、受信回路２０８のアンロック検知時間は、図５と同様に、受信回路２０８のＰＬＬ２０７の「（ロック状態からアンロック状態への移行時間）＋（アンロック検知回路の検知時間）」である。図５の場合と同様に、５番目のＳＨの割り込みのタイミングでＣＰＵ１００がアンロック状態を検出すると、アンロック検知時間とＳＨ周期分戻ったタイミング、即ち、図６に示す２番目と３番目のＳＨの間で送信クロックＣＬＫ３が不安定となったと判定する。その結果、ＬＩＮＥ１のデータの蓄積から戻ってやり直す。
【００２８】
ここで、もし、回路・配線のレイアウト構成上、送信クロックＣＬＫ３の動作が不安定になることが事前に分かっているのであれば、図５の場合に比べてアンロック検知時間は短く特定することも可能である。図６に示すようなＳＨ周期とアンロック検知時間であれば、図５に比べて１ＳＨ周期分、戻る量を減らすことができる。
【００２９】
図５、図６の構成だけに関わらず、クロックＣＬＫ１から、受信回路２０８のＰＬＬ２０７に最終的に入力されるクロックＣＬＫ３までの間でどの回路部分が不安定になりやすいかに応じてアンロック検知時間を変更するようにしてもよい。不安定箇所が特定部分に限定できない場合は、受信回路２０８のＰＬＬ２０７に入力されるクロックＣＬＫ３を生成する元になるクロックＣＬＫ１が不安定になったと想定して、アンロック検知時間を見積もればよい。そのようにすると、画像読取動作中に、画像読取回路２００のいずれの部分で動作が不安定になったとしても、現在の読取位置から最適な位置までのライン分戻して、画像読み取りを行うことができる。
【００３０】
図７の（ａ）は、本記録装置による通常の読取動作の手順を示すフローチャートであり、図７の（ｂ）は、ＰＬＬがアンロック状態となった場合に、その旨の割り込みを検出して行われる画像読取制御の処理の手順を示すフローチャートである。まず、図７の（ａ）を説明する。ユーザが、例えば、パネルから不図示の読取開始ボタンを押すと、ＣＰＵ１００は、タイミング生成回路２０３に所定の読み取り動作のためのタイミング設定を行う（Ｓ７０１）。すると、基準クロック生成回路２０２から一定の周波数でＣＬＫ１がタイミング生成回路２０３に出力される。タイミング生成回路２０３は、タイミング信号Ｔ１をイメージセンサ２０１に出力し、ＡＤ変換器クロックＣＬＫ２をＡ／Ｄ変換回路２０４に出力する。次に、送信回路２０５のＰＬＬ２０６は、所定の時間後、ロック状態となって送信クロックＣＬＫ３を受信回路２０８に出力する。続けて、所定の時間後、受信回路２０８のＰＬＬ２０７がロック状態となる。ＣＰＵ１００は、所定時間待機するか、ロック状態を示す信号のポーリングにより、受信回路２０８のＰＬＬ２０７のロック状態を検出する（Ｓ７０２）。検出後、不図示の読取用光源とＡ／Ｄ変換回路２０４のゲインアンプの設定を行い、出力を所望のレンジに調整する（Ｓ７０３）。その後、シェーディングデータの取得を行い（Ｓ７０４）、モータ１０９を動作させて読み取り動作を開始する（Ｓ７０５）。受信回路２０８で受信した画像信号は、Ａ／Ｄ変換回路２０４においてＡ／Ｄ変換され（Ｓ７０６）、画像処理回路１０３において画像処理された後、ＲＡＭ等の記憶領域に格納される（Ｓ７０７）。このときにＲＡＭ１０２に保存されるか、画像処理回路１０３で所定の画像処理が行われた後にＵＳＢ等の外部インタフェース１０４を介して、ＰＣ１１０に転送されてもよい。また、記憶領域に画像処理された画像信号は、その読み取られた対象のラインについての情報（ライン数等）も合わせて格納する。現在の読み取られた対象のラインが最後の読取りラインであるか否かが判定される（Ｓ７０８）。ここで、最後の読取りラインであると判定された場合には、読取りを終了し、最後の読取りラインでないと判定された場合には、Ｓ７０５から処理を繰り返す。
【００３１】
次に、図７の（ｂ）を説明する。図７の（ａ）のＳ７０５における読取り開始後、ＣＰＵ１００がＰＬＬのアンロック状態を検出すると、図７の（ｂ）に示されるような割り込み処理を行う。アンロック状態を検知した場合に、モータ１０９の駆動を停止して、読取り動作を停止する。このとき、モータ１０９は、所定の加減速テーブルに基づいて停止する（Ｓ８０１）。ＣＰＵ１００は、前述したアンロック検知時間及びＳＨ周期と、Ｓ７０７において格納された現在のライン情報とから、再読取位置を算出する（Ｓ８０２）。その後、イメージセンサ２０１は、モ―タ１０９の加減速領域を考慮して再読取位置の手前までのライン分バックフィードし（Ｓ８０３）、加速および定速動作後、再読取開始位置に達した場所から読取動作を再開する（Ｓ８０４）。この後は、図７の（ａ）のＳ７０５からの処理と同じである。このとき、受信回路２０８のＰＬＬ２０７が再度ロック状態となったことを確認してから読み取り動作をやり直しても良いが通常はバックフィード時間が十分長いため、ＰＬＬ２０７は確実にロック状態となる場合が多い。なお、再読み取りされた画像データは、動作の不安定を検知後に取り込んだ画像データのメモリ領域の最初のメモリアドレスから続けて上書きすればよい。そして、所定の読み取り領域まで読み取り動作が終了すると、モータ１０９はバックフィードして初期位置まで戻る。
【００３２】
図８の（ａ）は、画像読取回路の周辺についての他の構成例を示す図である。画像読取回路３００以外の構成要素は、図１と同じである。図８の（ａ）に示す画像読取回路３００は、各部に駆動信号を生成するタイミング生成回路３０３、タイミング生成回路３０３で用いられる基準となるクロックを生成する基準クロック生成回路３０２、Ａ／Ｄ変換回路３０４を含む。Ａ／Ｄ変換回路３０４の送信回路３０５から送信された画像データは受信回路３０８で受信される。本構成においては、イメージセンサ２０１、Ａ／Ｄ変換回路３０４、受信回路３０８は、タイミング生成回路３０３で生成された駆動信号に同期して動作する。イメージセンサ２０１が実装された基板の中に、ＰＬＬ３０６が搭載されている。ＰＬＬ３０６は、タイミング信号Ｔ１内のΦ１、Φ２またはこれらに同期したクロックにより動作する。ＰＬＬ３０６のＰＬＬ検知信号は、物理的に配線でＣＰＵ１００が搭載されたＬＳＩまで接続され、信号レベルは所定のレジスタに保持されるか、ＣＰＵ１００に割り込みとして入力される。本構成では、タイミング信号Ｔ１の不安定を検知して、再読み取り動作を行う。再読み取り動作を行う処理の手順と各信号のタイミングは、図５、図７と同じである。即ち、タイミング信号Ｔ１の不安定となった箇所からアンロック検知時間が経過し、その後続のＳＨの割り込み時にＣＰＵ１００がＰＬＬ３０６のアンロック状態を検知する。再読み取り動作を行うタイミングの算出は、既に説明したとおり、アンロック検知時間とＳＨ周期分戻ったタイミングとして求められる。
【００３３】
図８の（ｂ）の構成について説明する。画像読取回路４００以外の構成要素は、図１と同じである。画像読取回路４００は、各部に駆動信号を生成するタイミング生成回路４０３、タイミング生成回路に用いられる基準となるクロックを生成する基準クロック生成回路４０２、Ａ／Ｄ変換回路４０４を含む。Ａ／Ｄ変換回路４０４の送信回路４０５から送信された画像信号は、受信回路４０８で受信される。イメージセンサ２０１、Ａ／Ｄ変換回路４０４、受信回路４０８は、タイミング生成回路４０３で生成された駆動信号に同期して動作する。Ａ／Ｄ変換回路４０４の送信回路４０５にはＰＬＬ４０６が搭載され、ＣＬＫ２により動作する。ＰＬＬ４０６のＰＬＬ検知信号は、物理的に配線でＣＰＵ１００が搭載されたＬＳＩまで接続され、信号レベルは所定のレジスタに保持されるか、ＣＰＵ１００に割り込みとして入力される。本構成では、ＣＬＫ２の不安定を検知して、再読み取り動作を行う。再読み取り動作を行う処理の手順と各信号のタイミングは、図５、図７と同じである。即ち、ＣＬＫ２の不安定となった箇所からアンロック検知時間が経過し、その後続のＳＨの割り込み時にＣＰＵ１００がＰＬＬ４０６のアンロック状態を検知する。再読み取り動作を行うタイミングの算出は、既に説明したとおり、アンロック検知時間とＳＨ周期分戻ったタイミングとして求められる。
【００３４】
図８の（ｃ）の構成について説明する。画像読取回路５００以外の構成要素は、図１と同じである。画像読取回路５００は、タイミング生成回路Ａ５０３とタイミング生成回路Ｂ５０７を含む。タイミング生成回路Ｂ５０７は、各部に駆動信号を生成する。タイミング生成回路Ａ５０３は、タイミング生成回路Ｂ５０７に所定のクロックＣＬＫ４を供給する。また、基準クロック生成回路５０２は、タイミング生成回路Ａ５０３に用いられる基準となるクロックを生成する。Ａ／Ｄ変換回路５０４内の送信回路５０５から送信された画像信号は受信回路５０８で受信される。イメージセンサ２０１、Ａ/Ｄ変換回路５０４は、タイミング生成回路Ｂ５０７で生成された駆動信号に同期して動作している。
【００３５】
タイミング信号Ｔ１の本数が多かったり周波数が高い場合、タイミング生成回路を２つに分け、イメージセンサの近くにタイミング生成回路Ｂ５０７を配置することで、フラットケーブルのピン数を削減したり、外からの電磁波に弱い信号を減らすことができる。ただし、図８におけるＣＬＫ４はフラットケ―ブルを通る構成となる。タイミング生成回路Ｂ５０７にはＰＬＬ５０６が搭載され、ＣＬＫ４に基づいて動作する。ＰＬＬ５０６のＰＬＬ検知信号は、物理的に配線でＣＰＵ１００が搭載されたＬＳＩまで接続され、信号レベルは所定のレジスタに保持されるか、ＣＰＵ１００に割り込み信号として入力される。本構成ではＣＬＫ４の不安定を検知して、再読み取り動作を行う。再読み取り動作を行う処理の手順と各信号のタイミングは、図５、図７と同じである。即ち、ＣＬＫ４の不安定となった箇所からアンロック検知時間が経過し、その後続のＳＨの割り込み時にＣＰＵ１００がＰＬＬ５０６のアンロック状態を検知する。再読み取り動作を行うタイミングの算出は、既に説明したとおり、アンロック検知時間とＳＨ周期分戻ったタイミングとして求められる。
【００３６】
図８の（ａ）、（ｂ）、（ｃ）に示すように、各場合において、イメージセンサ２０１、Ａ／Ｄ変換回路４０４、タイミング生成回路Ｂ５０７にＰＬＬが構成されている。しかし、複数の箇所にＰＬＬを構成するようにしてもよい。また、ＰＬＬを複数構成し、図１で示すように一方が他方のクロックを元に動作する場合は、元となるクロックの不安定開始時間を予測するようにすれば良い。
【００３７】
＜その他の実施例＞
また、本発明は、以下の処理を実行することによっても実現される。即ち、上述した実施形態の機能を実現するソフトウェア（プログラム）を、ネットワーク又は各種記憶媒体を介してシステム或いは装置に供給し、そのシステム或いは装置のコンピュータ（またはＣＰＵやＭＰＵ等）がプログラムを読み出して実行する処理である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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