(57)【特許請求の範囲】
【請求項１】
アンテナコイルと、前記アンテナコイルを含むアンテナ回路の共振周波数を変化させる可変容量素子と、前記可変容量素子に接続されたＲＦＩＣと、を有する高周波デバイスであって、
前記可変容量素子は、キャパシタ電極間に強誘電体膜が挟み込まれ、前記キャパシタ電極間に印加される制御電圧値に応じて容量値が変化する強誘電体キャパシタを備え、且つ、異なる抵抗値を持った複数の抵抗素子による抵抗分圧回路が構成され、前記可変容量素子に制御電圧を印加する制御電圧印加回路を備え、
前記可変容量素子は、基板上に薄膜プロセスによって形成されたものであり、前記複数の抵抗素子は前記基板上の同一層に同一プロセスで形成された、
ことを特徴とする高周波デバイス。
【請求項２】
前記複数の抵抗素子は、各抵抗素子の第１端が前記制御電圧印加回路に接続されていて、第２端が前記ＲＦＩＣのＩＯ端子にそれぞれ接続されている、請求項１に記載の高周波デバイス。
【請求項３】
前記複数の抵抗素子は前記基板上に設けられた抵抗パターンであり、各抵抗パターンは、前記複数の抵抗素子の抵抗値が、それらの抵抗値のうち最も低いものを基準として２の累乗の比率となるように形成されている、請求項２に記載の高周波デバイス。
【請求項４】
前記可変容量素子は、前記強誘電体キャパシタの両端に並列接続された複数のＲＦ抵抗素子を含み、これらのＲＦ抵抗素子は、前記複数の抵抗素子とは異なる層に設けられている、請求項１〜３のいずれかに記載の高周波デバイス。
【請求項５】
キャパシタ電極間に強誘電体膜が挟み込まれた強誘電体キャパシタを有し、
前記強誘電体キャパシタに接続されていて、異なる抵抗値を持った複数の抵抗素子を含み、前記強誘電体キャパシタの印加電圧値が複数通りに異なる制御電圧を印加する制御電圧印加回路を備え、
前記強誘電体キャパシタと前記制御電圧印加回路は、基板上に薄膜プロセスによって形成されたものであり、前記複数の抵抗素子は前記基板上の同一層に同一プロセスで形成された、
ことを特徴とする可変容量素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相手側機器と電磁界信号を介して通信するＲＦＩＤ（Radio Frequency Identification）システムや近距離無線通信（NFC：Near Field Communication）システムに用いられる制御電圧印加回路付き可変容量素子および高周波デバイスに関するものである。
【背景技術】
【０００２】
ＮＦＣは１３ＭＨｚ帯を利用した近距離無線通信規格の一つであり、携帯通信端末をはじめ、さまざまな端末への搭載が期待されている。一般的に、ＮＦＣを利用した携帯通信端末では、ＮＦＣ用のＲＦＩＣが端末本体に内蔵され、このＮＦＣ用のＲＦＩＣは同じく端末本体に内蔵されたＮＦＣ用のアンテナコイルに接続される。また、前記アンテナコイルは通信周波数で共振するように容量素子が接続されていて、この容量素子とアンテナコイルとでアンテナ回路が構成されている。そして、このアンテナ回路とＮＦＣ用ＲＦＩＣ等とで無線通信モジュール（以下、「ＮＦＣモジュール」）が構成されている。【０００３】
ＮＦＣモジュールの通信周波数は予め決められているが、その使用条件や製造ばらつきによって、合わせるべきアンテナ回路の共振周波数は少しずつ異なる。例えばリーダライタモードとカードモードとではアンテナ回路の共振回路としての回路構成が変わる。そのため、どちらのモードでも所定の共振周波数を維持するために、モードに応じて前記共振回路を調整する必要が生じる。また、ＮＦＣモジュールの搭載環境によっても使用条件が変化する。例えばＮＦＣモジュールの近くに金属が存在するか否かなどによってアンテナ回路の共振周波数は変化する。【０００４】
ＮＦＣモジュールのアンテナの周波数帯域が十分に広い場合は、上記の使用条件の違いによる微調整は不要であるが、最近の端末の小型化にともない十分なアンテナサイズを確保することが難しく、アンテナサイズが小さくなるとアンテナ帯域幅を得ることができない。そのため、共振周波数を最適値となるように調整することが必要になる。【０００５】
共振周波数の調整方法としては、印加電圧により容量値を変化させることのできる可変容量素子でアンテナ回路のキャパシタを構成することが知られている（特許文献１参照）。また、複数のキャパシタを選択的に接続することで全体の容量値を切り替えるようにした回路が特許文献２に示されている。【０００６】
図９は特許文献２に示されている通信回路の例である。ここで、非接触ＩＣ部４７は、非接触ＩＣチップ、コンデンサＣinと並列コンデンサＣ１〜Ｃ３、スイッチＳＷ１〜ＳＷ３を有するアンテナ並列コンデンサ部、およびアンテナＬ１で構成されている。コンデンサＣinと並列コンデンサＣ１〜Ｃ３が有する電気容量は固定値である。ＳＷ１〜ＳＷ３は並列コンデンサＣ１〜Ｃ３の接続のＯＮ／ＯＦＦを切り換える回路である。非接触ＩＣ部４７が携帯電話機１に組み込まれた後に、不揮発メモリ搭載のコントロールＩＣ６２が非接触ＩＣ部４７に対して接続される。コントロールＩＣ６２は、非接触ＩＣ部４７のスイッチＳＷ１〜ＳＷ３を制御し、スイッチＳＷ１〜ＳＷ３のＯＮ／ＯＦＦを切り替える。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−２９０６４４号公報
【特許文献２】特開２０１０−１４７７４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、可変容量ダイオードや切り替え回路を備える場合、これらのアクティブ素子を別途搭載するためのスペースが必要となるほか、アクティブ素子であるため歪みが発生しやすく、共振周波数が変化してしまうことがある。また、複数のコンデンサを切り替えて容量値を微小ステップで調整するためには、多数のコンデンサおよび切替用のスイッチが必要となる。そのため、回路構成が複雑化し、ＩＣのサイズも大きくなるという問題がある。【０００９】
また、トリマコンデンサで容量値をメカニカルに設定する構成を採ることもできるが、その容量値を変化させるために機械的な制御が必要であるため、ＲＦＩＤデバイスが複雑化・大型化してしまいやすく、また、落下等の衝撃に対する信頼性を確保できないことがある。【００１０】
本発明の目的は、アクティブ素子による歪み、および回路構成の複雑化に伴うＩＣサイズの大型化の問題を解消し、落下等の衝撃に対する信頼性を確保した制御電圧印加回路付き可変容量素子および高周波デバイスを提供することにある。
【課題を解決するための手段】
【００１１】
（１）本発明の高周波デバイスは次のように構成される。【００１２】
アンテナコイルと、前記アンテナコイルを含むアンテナ回路の共振周波数を変化させる可変容量素子と、前記可変容量素子に接続されたＲＦＩＣと、を有する高周波デバイスであって、
前記可変容量素子は、キャパシタ電極間に強誘電体膜が挟み込まれ、前記キャパシタ電極間に印加される制御電圧値に応じて容量値が変化する強誘電体キャパシタを備え、且つ、異なる抵抗値を持った複数の抵抗素子による抵抗分圧回路が構成され、前記可変容量素子に制御電圧を印加する制御電圧印加回路を備えた、
ことを特徴とする。【００１３】
この構成により、アクティブ素子であるスイッチを用いないので、歪みの問題がなく、また回路構成の簡素化に伴ってＩＣサイズが小型化される。さらに、落下等の衝撃に対する信頼性を確保し易い。【００１４】
（２）前記複数の抵抗素子は、各抵抗素子の第１端が前記制御電圧印加回路に接続されていて、第２端が前記ＲＦＩＣのＩＯ端子にそれぞれ接続されていることが好ましい。【００１５】
この構成により、可変容量素子に印加する制御電圧を簡素な回路で生成でき、回路構成の複雑化が効果的に解消できる。【００１６】
（３）前記複数の抵抗素子は基板上に設けられた抵抗パターンであり、各抵抗パターンは、前記複数の抵抗素子の抵抗値が、それらの抵抗値のうち最も低いものを基準として２の累乗の比率となるように形成されていることが好ましい。【００１７】
この構成により、相対的に少ない数のＩＯ端子で、制御データの値と可変容量素子に対する制御電圧とを線形関係にでき、分解能一定で多段階の設定が容易となる。【００１８】
（４）前記可変容量素子と前記制御電圧印加回路は、前記基板上に薄膜プロセスによって形成されたものであり、前記複数の抵抗素子は前記基板上の同一層に同一プロセスで形成されたものであることが好ましい。【００１９】
この構成により、部品点数が削減され、データ伝送ラインの引き回しも非常に簡素になり、通信回路の小型軽量化が図れる。しかも、前記各抵抗素子の抵抗値が全体としてばらついても、すなわち絶対値がばらついても、各抵抗素子間の比率は安定する。そのため、抵抗分圧回路の分圧比は一定であり、可変容量素子に常に所定の安定した制御電圧を印加することができる。【００２０】
（５）前記可変容量素子は、前記強誘電体キャパシタの両端に並列接続された複数のＲＦ抵抗素子を含み、これらのＲＦ抵抗素子は、前記複数の抵抗素子とは異なる層に設けられていることが好ましい。【００２１】
この構成により、ＲＦ抵抗素子と抵抗分圧用の抵抗素子とを独立して最適な抵抗値に定めることができる。【００２２】
（６）本発明の可変容量素子は、キャパシタ電極間に強誘電体膜が挟み込まれた強誘電体キャパシタを有し、
前記強誘電体キャパシタに接続されていて、異なる抵抗値を持った複数の抵抗素子を含み、前記強誘電体キャパシタの印加電圧値が複数通りに異なる制御電圧を印加する制御電圧印加回路を備えたことを特徴とする。【００２３】
この構成により、アクティブ素子であるスイッチを用いないので、歪みの問題がなく、また回路構成の簡素化に伴ってＩＣサイズが小型化される。さらに、落下等の衝撃に対する信頼性を確保し易い。
【発明の効果】
【００２４】
本発明によれば、アンテナコイルの共振周波数を制御するための可変容量素子として、キャパシタ電極間に強誘電体膜が挟み込まれた強誘電体キャパシタを用い、且つこの強誘電体キャパシタに制御電圧を印加するための制御電圧印加回路として、異なる抵抗値を持った複数の抵抗素子を用いているため、小型であるにもかかわらず、歪みが発生しにくく、周波数特性の安定した信頼性の高い制御電圧印加回路付き可変容量素子および高周波デバイスを実現できる。また、トリマコンデンサのように、機械的な制御を要する可変容量素子を用いる必要が無いため、小型であるにもかかわらず、落下等の衝撃に対する信頼性が高い制御電圧印加回路付き可変容量素子および高周波デバイスを実現できる。
【図面の簡単な説明】
【００２５】
【図１】図１は本発明の可変容量素子および高周波デバイスを備える通信回路１０１の回路図である。
【図２】図２は、ＲＦＩＣ１１とアンテナコイル１３との間に構成される回路の詳細図である。
【図３】図３は可変容量素子１４の内部の全体の回路図である。
【図４】図４は、図３に示したポートＰ２１〜Ｐ２５による５ビットの値と抵抗分圧比との関係を示す図である。
【図５】図５は可変容量素子１４の主要部の断面図である。
【図６】図６（Ａ）は可変容量素子部の抵抗素子１４Ｂの抵抗膜パターンであり、図６（Ｂ）は制御電圧印加回路１４Ｒの抵抗膜パターンである。
【図７】図７は可変容量素子内蔵ＲＦＩＣ１１０の三面図である。
【図８】図８は実装用再配線基板２０に可変容量素子内蔵ＲＦＩＣ１１０を搭載した状態での断面図である。
【図９】図９は特許文献２に示されている通信回路の回路図である。
【発明を実施するための形態】
【００２６】
図１は本発明の制御電圧印加回路付き可変容量素子および高周波デバイスを備える通信回路１０１の回路図である。この通信回路１０１はＮＦＣモジュールの一例である。通信回路１０１は、ＲＦＩＣ１１、制御ＩＣ１２、アンテナコイル１３、および可変容量素子１４を備えている。可変容量素子１４とＲＦＩＣ１１とで可変容量素子内蔵ＲＦＩＣ１１０が構成されている。ここで、可変容量素子１４は制御電圧印加回路付き可変容量素子である。可変容量素子内蔵ＲＦＩＣ１１０とアンテナコイル１３とで構成される回路が本発明の「高周波デバイス」に相当する。
【００２７】
ＲＦＩＣ１１はＧＰＩＯ（General Purpose Input/Output）のＩＯ端子１１Ｐを備えている。同様に、制御ＩＣ１２はＧＰＩＯのＩＯ端子１２Ｐを備えている。
【００２８】
ＲＦＩＣ１１はベースバンド信号と高周波信号との間の変換を行う。この制御ＩＣは、ＲＦＩＣ１１を制御し、通信データを含むデータを入出力する。
【００２９】
可変容量素子１４は制御端子１４Ｐを備えている。この可変容量素子１４は制御電圧に応じて容量値が定まる容量素子と、制御端子に入力される電圧を分圧して前記制御電圧を発生する抵抗分圧回路とを備えている。
【００３０】
ＲＦＩＣ１１の二つのＲＸ端子（受信信号端子）に可変容量素子１４およびアンテナコイル１３の並列回路が接続されている。
【００３１】
ＲＦＩＣ１１のＩＯ端子１１Ｐおよび制御ＩＣ１２のＩＯ端子１２Ｐは信号ライン１５Ａで接続され、可変容量素子１４の制御端子１４Ｐは信号ライン１５Ａ，１５Ｂに接続されている。
【００３２】
ＲＦＩＣ１１と制御ＩＣ１２とはデータ伝送ライン１６を介して通信信号の入出力を行い。制御ＩＣ１２は信号ライン１５Ａを介してＲＦＩＣ１１の各種設定などの制御を行う。また、ＲＦＩＣ１１または制御ＩＣ１２は信号ライン１５Ａ，１５Ｂを介して可変容量素子１４に対して制御データを与える。
【００３３】
可変容量素子１４はアンテナコイル１３とともにＬＣ並列共振回路であるアンテナ回路を構成し、アンテナ回路の共振周波数を所定周波数に定める。アンテナコイル１３は通信相手のアンテナと電磁界結合して近距離通信のための送受信を行う。
【００３４】
図２は、前記ＲＦＩＣ１１とアンテナコイル１３との間に構成される回路の詳細図である。この図２では、ＲＦＩＣ１１の二つのＴＸ端子（送信信号端子）に接続される回路も表している。図２においてアンテナコイル１３は、放射素子として機能するものであり、通信相手側コイルアンテナとの磁界結合によって、通信相手側アンテナと無線信号をやり取りする。このアンテナコイル１３は、ループ状電極パターンを複数ターンまたは複数層巻回することによって形成されたものである。
【００３５】
キャパシタＣ２１，Ｃ２２はＲＦＩＣ１１とアンテナコイル１３との結合度調整用の素子である。また、インダクタＬ１１，Ｌ１２およびキャパシタＣ１１，Ｃ１２，Ｃ２０は送信フィルタを構成している。例えば通信回路がカードモードで動作する場合、ＲＦＩＣ１１はパッシブ動作するので、ＲＸ端子への入力信号から電源電圧を生成するとともに受信信号を読み取り、送信時にはＴＸ端子に接続されている回路（負荷）を負荷変調する。また、例えば通信回路がリーダライタモードで動作する場合には、ＲＦＩＣ１１はアクティブ動作するので、送信時にＲＸ端子を開放してＴＸ端子から送信信号を送信し、受信時にはＴＸ端子を開放してＲＸ端子から受信信号を入力する。このように、通信回路は動作モードに応じて、ＲＦＩＣ１１からアンテナコイル１３側を見たインピーダンスが変化する。後に示すように、動作モードに応じてアンテナ回路の共振周波数が最適となるように、（ＲＦＩＣ１１からアンテナコイル側を見たインピーダンスが整合するように、）可変容量素子１４が制御される。
【００３６】
なお、アンテナコイル１３の両端には、グランドとの間にそれぞれＥＳＤ保護素子１７Ａ，１７Ｂが接続されている。
【００３７】
図３は前記可変容量素子１４の内部の全体の回路図である。可変容量素子１４は制御電圧印加回路１４Ｒおよび可変容量部１４Ｃを備えている。可変容量部１４ＣはポートＰ１３−Ｐ１４間への印加電圧に応じてポートＰ１１−Ｐ１２間の容量値が定まる。制御電圧印加回路１４ＲのポートＰ２１〜Ｐ２５には、図１に示したＲＦＩＣ１１のＧＰＩＯポート（GPIO0〜GPIO4）が接続される。これらのポートＰ２１〜Ｐ２５には、抵抗素子Ｒ２１〜Ｒ２５の一方端が接続され、抵抗素子Ｒ２１〜Ｒ２５の他方端が共通接続されてポートＰ１３に接続されている。
【００３８】
図１に示したＲＦＩＣ１１はＧＰＩＯポートであるＩＯ端子１１Ｐを選択的にハイレベル（電源電圧）またはローレベル（グランド電圧）に設定する。したがって、ＲＦＩＣ１１の各ＩＯ端子のレベルに応じて、抵抗素子Ｒ２１〜Ｒ２５は抵抗分圧回路として作用し、その分圧比と電源電圧とに応じた制御電圧が可変容量部１４ＣのポートＰ１３に印加される。可変容量部１４ＣのポートＰ１４はグランドに接続されているので、可変容量部１４ＣのポートＰ１３−Ｐ１４間に前記制御電圧が印加されることになる。この分圧の作用については後に詳述する。
【００３９】
可変容量部１４Ｃにおいて、容量素子Ｃ１〜Ｃ６の両端にはＲＦ抵抗素子Ｒ１１〜Ｒ１７を介して制御電圧が印加される。ＲＦ抵抗素子Ｒ１１〜Ｒ１７の抵抗値は等しい。これらのＲＦ抵抗素子Ｒ１１〜Ｒ１７は、容量素子Ｃ１〜Ｃ６に制御電圧を印加するとともに、ポートＰ１１−Ｐ１２間に印加されるＲＦ信号がポートＰ１３，Ｐ１４へ漏れるのを抑制する。容量素子Ｃ１〜Ｃ６は対向する電極間に強誘電体膜が挟み込まれた強誘電体キャパシタである。強誘電体膜は印加される電界の強度に応じて分極量が変化して、見かけ上の誘電率が変化するので、制御電圧によって容量値を定められる。
【００４０】
図４は、図３に示したポートＰ２１〜Ｐ２５による５ビットの値と抵抗分圧比との関係を示す図である。図３に示した抵抗素子Ｒ２１〜Ｒ２５の抵抗値は、それらの抵抗値のうち最も低いものを基準として２の累乗の比率で定められている。例えば、抵抗素子Ｒ２１，Ｒ２２，Ｒ２３，Ｒ２４，Ｒ２５の抵抗値の比率は１：２：４：８：１６に定められている。例えばＲ２１が１０ｋΩであれば、Ｒ２２は２０ｋΩであり、Ｒ２５は１６０ｋΩである。
【００４１】
例えばポートＰ２１がハイレベルでポートＰ２２〜Ｐ２５すべてローレベルであれば、抵抗素子Ｒ２１が抵抗分圧回路の上アームを構成し、抵抗素子Ｒ２２〜Ｒ２５の並列回路が下アームを構成する。また、例えばポートＰ２１，Ｐ２２がハイレベルでポートＰ２３，Ｐ２４，Ｐ２５がローレベルであれば、抵抗素子Ｒ２１とＲ２２の並列回路が抵抗分圧回路の上アームを構成し、抵抗素子Ｒ２３〜Ｒ２５の並列回路が下アームを構成する。そして、抵抗素子Ｒ２１〜Ｒ２５の抵抗値は、それらの抵抗値のうち最も低いものを基準として２の累乗の比率で定められているので、前記抵抗分圧比は、ポートＰ２１〜Ｐ２５のハイレベルおよびローレベルの組み合わせに応じて２の５乗（＝３２）通りの値をとり得る。
【００４２】
図４の横軸はポートＰ２１〜Ｐ２５による５ビットの値と言い換えることができる。また、縦軸は電源電圧に対する電圧比と言い換えることができる。
【００４３】
図５は可変容量素子１４の主要部の断面図である。図５において基板ＳＩは表面にSiO2膜が形成されたSi基板である。この基板ＳＩ上に強誘電体膜ＦＳ１、キャパシタ電極ＰＴ１、強誘電体膜ＦＳ２、キャパシタ電極ＰＴ２、強誘電体膜ＦＳ３の順に強誘電体膜とPt膜が交互に形成されてキャパシタ部が構成されている。
【００４４】
これらの強誘電体膜ＦＳ１，ＦＳ２，ＦＳ３およびキャパシタ電極ＰＴ１，ＰＴ２の積層膜の上部には耐湿保護膜ＰＣ１が被覆されている。この耐湿保護膜ＰＣ１の上部には更に有機保護膜ＰＣ２が形成されている。
【００４５】
有機保護膜ＰＣ２の上部には配線膜ＴＩ１が形成されている。また、この配線膜ＴＩ１はコンタクトホールを介してキャパシタ電極ＰＴ１，ＰＴ２の所定箇所に接続されている。さらに、配線膜ＴＩ１は、耐湿保護膜ＰＣ１および有機保護膜ＰＣ２の周囲を覆うように形成されている。
【００４６】
配線膜ＴＩ１の表面には層間絶縁膜ＳＲ１が形成されている。この層間絶縁膜ＳＲ１の表面に抵抗膜パターンＲＥ１が形成されている。この抵抗膜パターンＲＥ１の表面は層間絶縁膜ＳＲ２で被覆されていて、この層間絶縁膜ＳＲ２の表面に抵抗膜パターンＲＥ２が形成されている。この抵抗膜パターンＲＥ２の表面は層間絶縁膜ＳＲ３で被覆されている。
【００４７】
これらの抵抗膜パターンＲＥ１，ＲＥ２の抵抗膜は、薄膜プロセス（フォトリソグラフィおよびエッチング技術を利用したプロセス）または厚膜プロセス（スクリーン印刷等の印刷技術を利用したプロセス）で形成されている。各抵抗素子の抵抗値は、抵抗膜パターンの幅、長さおよび厚みによって定められる。
【００４８】
層間絶縁膜ＳＲ３の表面には配線膜ＴＩ２が形成されていている。また、この配線膜ＴＩ２は、層間絶縁膜ＳＲ１，ＳＲ２，ＳＲ３に形成されたコンタクトホールを介して配線膜ＴＩ１に接続されている。
【００４９】
層間絶縁膜ＳＲ３の表面にはソルダーレジスト膜ＳＲ４が被覆されている。そして、このソルダーレジスト膜ＳＲ４の開口で且つ配線膜ＴＩ２の表面には外部接続電極ＥＥが形成されている。
【００５０】
前記強誘電体膜ＦＳ１は基板ＳＩおよび耐湿保護膜ＰＣ１に対する密着用・拡散防止用の絶縁膜である。また、強誘電体膜ＦＳ３は耐湿保護膜ＰＣ１に対する密着用の絶縁膜である。前記キャパシタ電極ＰＴ１，ＰＴ２に使用される導電性材料としては、導電性が良好で耐酸化性に優れた高融点の貴金属材料、例えば、Pt，Auを用いることができる。
【００５１】
また、前記強誘電体膜ＦＳ１，ＦＳ２，ＦＳ３に使用される薄膜材料としては、高誘電率を有する誘電体材料が使用される。具体的には、(Ba,Sr)TiO3 (BST)、SrTiO3、BaTiO3、Pb(Zr,Ti)O3等のペロブスカイト化合物、SrBi4Ti4O15等のビスマス層状化合物等を使用することができる。
【００５２】
また、配線膜ＴＩ１，ＴＩ２は、Ti／Cu／Tiの三層からなり、Ti層は例えば１００ｎｍに形成され、Cu層は、例えば１０００ｎｍに形成される。
【００５３】
また、外部接続電極ＥＥは、Au／Niの二層からなり、第１層のNi層は、例えば２０００ｎｍに形成され、第２層のAu層は例えば２００ｎｍに形成される。
【００５４】
前記耐湿保護膜ＰＣ１は有機保護膜ＰＣ２から放出される水分がキャパシタ部に浸入するのを防止する。この耐湿保護膜ＰＣ１としては、SiNx、SiO2、Al2O3、TiO2等を使用することができる。また、有機保護膜ＰＣ２は外部からの機械的応力を吸収する。この有機保護膜ＰＣ２としては、PBO（ポリベンゾオキサゾール）樹脂、ポリイミド樹脂、エポキシ樹脂等を使用することができる。
【００５５】
前記抵抗膜パターンＲＥ１，ＲＥ２の抵抗材料は例えばニクロムである。
【００５６】
図５に示した可変容量素子１４の製造方法は次のとおりである。
まず、Si基板に熱酸化処理を施し、膜厚７００ｎｍのSiO2からなる酸化物層を形成する。この酸化物層の膜厚は所望の絶縁性を確保できるような膜厚であれば特に限定されるものではないが、好ましくは５００〜１０００ｎｍの範囲内に設定される。
【００５７】
次いで、化学溶液堆積（Chemical Solution Deposition；以下「ＣＳＤ」という。）法により前記酸化物層上に膜厚５０ｎｍの密着用・拡散防止用の強誘電体膜ＦＳ１を形成する。この強誘電体膜ＦＳ１の膜厚は所望の密着性・拡散防止性が確保できるような膜厚であれば特に限定されるものではないが、好ましくは１０〜１００ｎｍの範囲内に設定される。
【００５８】
強誘電体膜ＦＳ１として使用可能な材料の幾つかは上述のとおりであるが、キャパシタ用の強誘電体膜ＦＳ２と同材料であることが望ましい。例えば、ＢＳＴ膜を形成する場合は、Ｂａ、Ｓｒ、Ｔｉが、モル比で例えばＢａ：Ｓｒ：Ｔｉ＝７：３：１０に配合された成膜原料溶液を用意する。そして、この成膜原料溶液を酸化物層１上に塗布し、４００℃のホットプレ−ト上で乾燥させ、６００℃の温度で３０分間、熱処理を行って結晶化させ、ＢＳＴ膜を形成する。
【００５９】
前記ホットプレートの温度は所望の乾燥特性が得られれば特に限定されるものではないが、好ましくは３００〜４００℃の範囲内に設定される。また、前記熱処理の温度は所望の結晶化がなされればよく、特に限定されるものではないが、好ましくは６００〜７００℃の範囲内で設定される。また、前記熱処理の時間は所望の結晶化がなされればよく、特に限定されるものではないが、好ましくは１０〜６０分間の範囲内で設定される。
【００６０】
次に、キャパシタ電極ＰＴ１、強誘電体膜ＦＳ２、キャパシタ電極ＰＴ２、強誘電体膜ＦＳ３を順次成膜する。具体的には、ＲＦマグネトロンスパッタ法により膜厚２５０ｎｍのＰｔやＡｕからなるキャパシタ電極ＰＴ１を形成し、次いで、ＣＳＤ法によりＢＳＴ等からなる膜厚１００ｎｍの強誘電体膜ＦＳ２を形成し、その後、ＲＦマグネトロンスパッタ法により膜厚２５０ｎｍのＰｔやＡｕからなるキャパシタ電極ＰＴ２を形成する。さらに、ＣＳＤ法によりＢＳＴ等からなる膜厚１００ｎｍの強誘電体膜ＦＳ３を形成する。
【００６１】
前記キャパシタ電極ＰＴ１，ＰＴ２の膜厚としては、所望の低抵抗性が確保できる膜厚であれば特に限定されるものではないが、好ましくは１００〜５００ｎｍの範囲内に設定される。また、前記強誘電体膜ＦＳ２の膜厚は所望の静電容量を確保できるような膜厚であれば特に限定されるものではないが、好ましくは８０〜１５０ｎｍの範囲内に設定される。また、前記強誘電体膜ＦＳ３の膜厚は所望の密着性が確保できるような膜厚であれば特に限定されるものではないが、好ましくは８０〜１５０ｎｍの範囲内に設定される。
【００６２】
次に、フォトリソグラフィ技術及びドライエッチング法（反応性イオンエッチング(RIE) 法）により、キャパシタ部の各層のパターンニングを行う。すなわち、フォトレジストを塗布してプリベークした後、フォトマスクを介して紫外光をフォトレジストに照射し、露光、現像、ポストベークを行なってフォトマスクパターンをレジストパターンに転写する。次いで、ArガスやCHF3 ガスを用いて、露出部分をドライエッチングする。
【００６３】
そしてこの後、このキャパシタ部を８００℃の温度で３０分間熱処理する。この熱処理の温度は所望の熱処理特性が得られれば特に限定されるものではないが、好ましくは８００〜９００℃の温度の範囲内に設定される。また、この熱処理の時間は所望の熱処理特性が得られれば特に限定されるものではないが、好ましくは１０〜６０分間の範囲内で設定される。
【００６４】
次に、キャパシタ部の上面及び側面および強誘電体膜ＦＳ１の側面を覆うように、スパッタリング法により膜厚６００ｎｍの無機材料からなる耐湿保護膜ＰＣ１を形成し、次いで、スピンコ−ト法で感光性樹脂材料であるPBO（ポリベンゾオキサゾール）膜を、前記耐湿保護膜ＰＣ１を覆うように塗布し、その後、１２５℃の温度で５分間加熱し、露光、現像処理を行った後、３５０℃で１時間程度加熱し、膜厚が６０００ｎｍの所定パターンの有機保護膜ＰＣ２を形成する。
【００６５】
前記耐湿保護膜ＰＣ１の膜厚は、所望の耐湿保護性が確保できる膜厚であれば特に限定されるものではないが、好ましくは２００〜１０００ｎｍの範囲内に設定される。また、前記有機保護膜ＰＣ２の膜厚は、所望の機械的応力吸収性が確保できる膜厚であれば特に限定されるものではないが、好ましくは２０００〜１００００ｎｍの範囲内に設定される。
【００６６】
次に、有機保護膜ＰＣ２をマスクとし、CHF3ガスを用い、有機保護膜ＰＣ２、耐湿保護膜ＰＣ１および強誘電体膜ＦＳ２をドライエッチングしてパターン形成し、キャパシタ電極ＰＴ１に達するコンタクトホール（図示しない）を形成するとともに、有機保護膜ＰＣ２、耐湿保護膜ＰＣ１および強誘電体膜ＦＳ３をドライエッチングしてパターン形成し、キャパシタ電極ＰＴ２に達するコンタクトホールを形成する。
【００６７】
次に、ＲＦマグネトロンスパッタ法で、配線膜ＴＩ１となるべき３層の金属層を成膜し、この配線膜ＴＩ１をウェットエッチングによりパターンニングする。
【００６８】
次に、層間絶縁膜ＳＲ１をスピンコートし、可変容量素子部の抵抗素子１４Ｂとなるべき抵抗膜をスパッタリングや電子ビーム蒸着等の薄膜プロセス、またはペーストの塗布による厚膜プロセスにて成膜し、この抵抗膜をリフトオフ法によりパターンニングし抵抗膜パターンＲＥ１を形成する。
【００６９】
次に、層間絶縁膜ＳＲ２をスピンコートし、制御電圧印加回路１４Ｒとなるべき抵抗膜をスパッタリングや電子ビーム蒸着等の薄膜プロセス、またはペーストの塗布による厚膜プロセスにて成膜し、この抵抗膜をリフトオフ法によりパターンニングし抵抗膜パターンＲＥ２を形成する。
【００７０】
次に、層間絶縁膜ＳＲ３をスピンコートし、配線膜ＴＩ１にまで達するコンタクトホールを形成する。
【００７１】
次に、ＲＦマグネトロンスパッタ法で、配線膜ＴＩ２となるべき３層の金属層を成膜し、その後、この配線膜ＴＩ２を給電膜として形成した後、ウェットエッチングによりパターンニングする。
【００７２】
次に、ソルダーレジスト膜ＳＲ４をスピンコートし、所定位置を開口し、電解めっきにより外部接続電極ＥＥを形成する。
【００７３】
このように、可変容量素子として強誘電体キャパシタを用い、バイアス電圧印加回路として異なる抵抗値を持った複数の抵抗パターンを用いているため、小型で周波数特性に優れたパッシブデバイス（＝制御電圧印加回路付き可変容量素子）を構成できる。
【００７４】
なお、本発明は上記実施の形態に限定されるものではない。例えば、上記実施の形態で示した各層の膜厚、形成方法、形成条件等は単なる例示であって、薄膜キャパシタとして所期の機能を損なわない範囲で任意に変更可能であるのはいうまでもない。
【００７５】
また、上記実施の形態では、キャパシタ部が、一つの容量発生部を有する単層構造の場合について説明したが、二つ以上の容量発生部を有する多層構造の場合にも同様に適用できるのはいうまでもない。
【００７６】
図６（Ａ）は可変容量素子部の抵抗素子１４Ｂの抵抗膜パターンであり、図６（Ｂ）は制御電圧印加回路１４Ｒの抵抗膜パターンである。図６（Ａ）において、ポートＰ１１〜Ｐ１４および抵抗膜パターンＲ１１〜Ｒ１７は図３に示したポートＰ１１〜Ｐ１４およびＲＦ抵抗素子Ｒ１１〜Ｒ１７に対応する。また、図６（Ｂ）において、ポートＰ２１〜Ｐ２５および抵抗膜パターンＲ２１〜Ｒ２５は図３に示したポートＰ２１〜Ｐ２５および抵抗素子Ｒ２１〜Ｒ２５に対応する。
【００７７】
図５、図６に示したように、可変容量素子および制御電圧印加回路は、半導体基板上に薄膜プロセスによって形成されている。すなわち、可変容量素子部と制御電圧印加回路部とが共通の基板に一体的に形成されている。特に、制御電圧印加回路を構成する複数の抵抗素子は、それぞれ同一層に同一プロセスにて設けられている。そのため、たとえ各抵抗素子の抵抗値が所望の抵抗値からずれたとしても、各抵抗値の比率そのもののバラツキは抑えることができ、ゆえに、再現性良く出力電圧を制御することができる。他方、可変容量素子は、各強誘電体キャパシタの両端に並列接続された複数のＲＦ抵抗素子を含むが、これらのＲＦ抵抗素子は、制御電圧印加回路を構成する複数の抵抗パターンとは異なる層に設けられており、これらのＲＦ抵抗素子も、同一層に同一プロセスにて設けられている。
【００７８】
図７は可変容量素子内蔵ＲＦＩＣ１１０の三面図である。この可変容量素子内蔵ＲＦＩＣ１１０は、図５に示したように、ウエハーから分断したベアチップである。このＩＣの外部接続電極（パッド）ＥＥには半田ボールＳＢが形成されている。
【００７９】
アンテナコイル１３（図１参照）が形成された基板に可変容量素子内蔵ＲＦＩＣ１１０を実装することによって高周波デバイスが構成される。
【００８０】
図８は実装用再配線基板２０に可変容量素子内蔵ＲＦＩＣ１１０を搭載した状態での断面図である。実装用再配線基板２０の下面には実装用端子２２が形成されていて、上面には可変容量素子内蔵ＲＦＩＣ１１０を搭載する電極が形成されている。そして、実装用再配線基板２０の内部に再配線用電極２１が形成されている。このように、実装用再配線基板２０に可変容量素子内蔵ＲＦＩＣ１１０を搭載した状態のモジュールをプリント配線板に実装するようにしてもよい。
【００８１】
《他の実施形態》
以上、本発明を具体的な実施の形態について説明したが、本発明はこの例に限定されるものではない。
【００８２】
例えば、可変容量素子は、アンテナコイルに単独で並列接続されていてもよいが、可変容量素子に対して直列にコンデンサが挿入されていてもよい。また、アンテナコイルに対して直列に接続されていてもよい。
【００８３】
また、本発明の高周波デバイスは、ＲＦＩＤのリーダライタに限定されるものではなく、ＲＦＩＤタグとして構成されていてもよい。
【符号の説明】
【００８４】
Ｃ１１，Ｃ１２，Ｃ２０…キャパシタ
Ｃ２１，Ｃ２２…キャパシタ
ＥＥ…外部接続電極
ＦＳ１，ＦＳ２，ＦＳ３…強誘電体膜
Ｌ１１，Ｌ１２…インダクタ
Ｐ１１〜Ｐ１４…ポート
Ｐ２１〜Ｐ２５…ポート
ＰＣ１…耐湿保護膜
ＰＣ２…有機保護膜
ＰＴ１，ＰＴ２…キャパシタ電極
Ｒ１１〜Ｒ１７…ＲＦ抵抗素子（抵抗膜パターン）
Ｒ２１〜Ｒ２５…抵抗素子（抵抗膜パターン）
ＲＥ１，ＲＥ２…抵抗膜パターン
ＳＢ…半田ボール
ＳＲ１〜ＳＲ３…層間絶縁膜
ＳＲ４…ソルダーレジスト膜
ＴＩ１，ＴＩ２…配線膜
１１…ＲＦＩＣ
１１Ｐ…ＩＯ端子
１２…制御ＩＣ
１２Ｐ…ＩＯ端子
１３…アンテナコイル
１４…可変容量素子
１４Ｂ…可変容量素子部の抵抗素子
１４Ｃ…可変容量部
１４Ｐ…制御端子
１４Ｒ…制御電圧印加回路
１５Ａ，１５Ｂ…信号ライン
１６…データ伝送ライン
１７Ａ，１７Ｂ…ＥＳＤ保護素子
２０…実装用再配線基板
２１…再配線用電極
２２…実装用端子
１０１…通信回路
１１０…可変容量素子内蔵ＲＦＩＣ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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