(57)【特許請求の範囲】
【請求項１】
複数のメモリセルマットと、
前記複数のメモリセルマットの各々に隣接して配置される複数のサブワードドライバ領域及び複数のセンスアンプ領域と、
前記複数のサブワードドライバ領域の各々と前記複数のセンスアンプ領域の各々との交点領域である複数の交点領域と、
前記複数の交点領域のうち、第１の交点領域に配置されたサブアンプと、
前記複数の交点領域のうち、前記第１の交点領域と異なる第２の交点領域に配置され、前記サブワードドライバ領域の延在方向から供給されるサブアンプタイミング信号に基づき前記サブアンプの起動信号を前記サブアンプに供給する起動信号供給回路と
を有することを特徴とする半導体記憶装置。
【請求項２】
前記起動信号供給回路が、前記サブワードドライバ領域の延在方向から供給されるサブアンプタイミング信号と、該サブワードドライバ領域の延在方向の直交方向から供給されて前記サブワードドライバ領域の延在方向の直交方向に並んだ複数の前記メモリセルマットからなるメモリセルマット列を選択するメモリセルマットアドレスとに基づき前記サブアンプの起動信号を発生し、前記複数の第１の交点領域に対して供給する
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記サブアンプに接続されたローカル入出力線と前記メモリセルマット内のメモリセルに接続されているビット線との間を接続する列選択回路の起動信号が、前記サブワードドライバ領域の延在方向から供給される
ことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記第１の交点領域に複数の前記サブアンプが配置されている
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
１つの前記起動信号供給回路から複数の前記サブアンプに対して共通で前記サブアンプの起動信号が供給される
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
共通で前記サブアンプの起動信号が供給される複数の前記サブアンプが、前記サブワードドライバ領域の延在方向の直交方向に並んだ複数の前記センスアンプ領域からなる複数のセンスアンプ列のなかの同一のセンスアンプ列に配置されている
ことを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
複数のメモリセルマットと、
前記複数のメモリセルマットの各々に隣接して配置され、各々サブワードドライバ回路を有する複数のサブワードドライバ領域と、
前記複数のメモリセルマットの各々に隣接して配置され、各々センスアンプ回路を有する複数のセンスアンプ領域と、
複数の前記センスアンプ領域からなるセンスアンプ列のうち、複数の前記メモリセルマットからなるメモリセルマット列の１つを選択するメモリセルマットアドレスによる前記メモリセルマット列の選択動作に応じて同時に活性化される複数の前記センスアンプ回路が配置された前記センスアンプ領域を含む前記センスアンプ列に配置された複数のサブアンプと、
前記サブアンプの起動信号を前記複数のサブアンプの少なくとも一部に共通に供給する複数の起動信号供給回路とを備え、
前記サブアンプと前記起動信号供給回路とが、前記複数のサブワードドライバ領域の各々と前記複数のセンスアンプ領域の各々との交点領域である複数の交点領域のうちの異なる交点領域に配置されている
ことを特徴とする半導体記憶装置。
【請求項８】
前記サブワードドライバ領域と前記センスアンプ領域の交点領域に複数のサブアンプが配置されている
ことを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
同一の前記センスアンプ列に配置された全てのサブアンプが略同一のタイミングによって起動される
ことを特徴とする請求項７に記載の半導体記憶装置。
【請求項１０】
前記同時に起動されるサブアンプが配置されたセンスアンプ列が、前記メモリセルマットアドレスによって選択されたメモリセルマット列に隣接するセンスアンプ列である
ことを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
前記サブアンプに接続されたローカル入出力線と前記メモリセルマット内のメモリセルに接続されているビット線との間を接続する列選択回路の起動信号の切り替えタイミングが、前記サブアンプの起動タイミングと略同一である
ことを特徴とする請求項７に記載の半導体記憶装置。
【請求項１２】
前記センスアンプ列が、前記サブワードドライバ領域の延在方向の直交方向に並んだ複数の前記センスアンプ領域からなり、
前記メモリセルマット列が、前記サブワードドライバ領域の延在方向の直交方向に並んだ複数の前記メモリセルマットからなる
ことを特徴とする請求項７に記載の半導体記憶装置。
【請求項１３】
複数のメモリセルマットと、
前記複数のメモリセルマットに各々対応して設けられた複数のサブアンプと、
前記サブアンプの起動信号を前記複数のサブアンプに供給する起動信号供給回路とを備え、
前記複数のメモリセルマットのうち活性化されたメモリセルマットに対応して設けられた前記サブアンプのみを活性化するように、前記起動信号供給回路が前記サブアンプの起動信号を前記複数のサブアンプに供給し、
前記複数のメモリセルマットと前記複数のメモリセルマットの各々に隣接して配置される複数のサブワードドライバ領域とが一列に並んだものである複数のメモリセルマット列に隣接して複数のセンスアンプ領域を並べたものであるセンスアンプ列に、前記サブアンプと前記起動信号供給回路とが配置され、
前記センスアンプ列内の前記センスアンプ領域外で前記サブワードドライバ領域と並んだ領域である交点領域のうち、異なる交点領域に、前記サブアンプと前記起動信号供給回路とが配置されている
ことを特徴とする半導体記憶装置。
【請求項１４】
前記サブアンプの起動信号によって活性化されるサブアンプが、前記複数のメモリセルマットと前記複数のメモリセルマットの各々に隣接して配置される複数のサブワードドライバ領域とが一列に並んだものである複数のメモリセルマット列のうちの１つに対応するものである
ことを特徴とする請求項１３に記載の半導体記憶装置。
【請求項１５】
前記メモリセルマット列を選択するメモリセルマットアドレスによって活性化されたメモリセルマット列に隣接するサブアンプのみが活性化する
ことを特徴とする請求項１４に記載の半導体記憶装置。
【請求項１６】
複数の前記起動信号供給回路を備え、
前記各サブアンプに対して該複数の起動信号供給回路のうちのいずれか１つから前記サブアンプの起動信号が供給される
ことを特徴とする請求項１３に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、センスアンプの信号を増幅するサブアンプを備えた半導体記憶装置に関する。
【背景技術】
【０００２】
センスアンプの信号を増幅するサブアンプを備えた半導体記憶装置がある。従来のサブアンプを備えた半導体記憶装置には、列選択信号とのタイミング合わせを容易にするため、サブアンプ回路の制御信号をカラムデコーダ（列デコーダ）側から入力するようにしたものがある（特許文献１参照）。この特許文献１には、サブアンプ回路の制御信号（DREADT）をカラムデコーダ領域（３）側から入力することで、サブアンプ回路の制御信号（DREADT）と列選択信号（YS）とのタイミングを合わせやすくすることが記載されている。
【特許文献１】特開平１１−２１４６５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記従来技術では、サブアンプ回路（９）において、サブワードドライバ領域（７）から入力されるマット選択信号（BLEQ）との論理をとる構成となっている（特許文献１の図３、段落００２１等参照）。しかし、全てのサブアンプ回路（９）において、サブアンプ制御信号（DREADT）とマット選択信号（BLEQ）との論理をとる必要があり、サブアンプ回路（９）あるいはその周辺回路とからなる領域の面積が増加するという問題があった。
【課題を解決するための手段】
【０００４】
本発明は、複数のメモリセルマットと、前記複数のメモリセルマットの各々に隣接して配置される複数のサブワードドライバ領域及び複数のセンスアンプ領域と、前記複数のサブワードドライバ領域の各々と前記複数のセンスアンプ領域の各々との交点領域である複数の交点領域と、前記複数の交点領域のうち、第１の交点領域に配置されたサブアンプと、前記複数の交点領域のうち、前記第１の交点領域と異なる第２の交点領域に配置され、前記サブワードドライバ領域の延在方向から供給されるサブアンプタイミング信号に基づき前記サブアンプの起動信号を前記サブアンプに供給する起動信号供給回路とを有することを特徴とする。
【０００５】
また、他の発明は、複数のメモリセルマットと、前記複数のメモリセルマットの各々に隣接して配置され、各々サブワードドライバ回路を有する複数のサブワードドライバ領域と、前記複数のメモリセルマットの各々に隣接して配置され、各々センスアンプ回路を有する複数のセンスアンプ領域と、前記サブワードドライバ領域の延在方向の直交方向に並んだ複数の前記センスアンプ領域からなるセンスアンプ列のうち、前記サブワードドライバ領域の延在方向の直交方向に並んだ複数の前記メモリセルマットからなるメモリセルマット列の１つを選択するメモリセルマットアドレスによる前記メモリセルマット列の選択動作に応じて同時に活性化される複数の前記センスアンプ回路が配置された前記センスアンプ領域を含む前記センスアンプ列に配置された複数のサブアンプと、前記サブアンプの起動信号を前記複数のサブアンプの少なくとも一部に共通に供給する複数の起動信号供給回路とを備えることを特徴とする。
【０００６】
また、さらに他の発明は、複数のメモリセルマットと、前記複数のメモリセルマットに各々対応して設けられた複数のサブアンプと、前記サブアンプの起動信号を前記複数のサブアンプに供給する起動信号供給回路とを備え、前記複数のメモリセルマットのうち活性化されたメモリセルマットに対応して設けられた前記サブアンプのみを活性化するように、前記起動信号供給回路が前記サブアンプの起動信号を前記複数のサブアンプに供給することを特徴とする。
【発明の効果】
【０００７】
本発明による半導体記憶装置においては、サブワードドライバ領域とセンスアンプ領域との交点領域を、サブアンプが配置された第１の交点領域と、それと異なる交点領域でありサブアンプを起動する起動信号を発生する起動信号供給回路が配置された第２の交点領域とに分けている。そして、起動信号供給回路から出力されるサブアンプの起動信号を複数の第１の交点領域すなわちサブアンプが配置されている複数の交点領域に共通に供給して、サブアンプが制御できるようにした。このことにより、上述の従来技術のようにサブアンプが配置された全ての交点領域でサブアンプの起動信号を生成する必要がなくなり、サブアンプにおける面積の増加を抑制することができる。
【０００８】
また、他の発明による半導体記憶装置においては、メモリセルマット列の１つを選択するメモリセルマットアドレスによるメモリセルマット列の選択動作に応じて同時に活性化される複数のセンスアンプ回路が配置されたセンスアンプ領域を含むセンスアンプ列に配置された複数のサブアンプの少なくとも一部に共通にサブアンプの起動信号を供給するようにした。このことにより、上述の従来技術のようにサブアンプが配置された全ての交点領域でサブアンプの起動信号を生成する必要がなくなり、サブアンプにおける面積の増加を抑制することができる。
【０００９】
また、さらに他の発明は、サブアンプの起動信号を複数のサブアンプに供給する起動信号供給回路を設け、複数のメモリセルマットのうち活性化されたメモリセルマットに対応して設けられたサブアンプのみを活性化するようにサブアンプの起動信号を供給するようにした。このことにより、上述の従来技術のようにサブアンプが配置された全ての交点領域でサブアンプの起動信号を生成する必要がなくなり、サブアンプにおける面積の増加を抑制することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明の実施の形態について説明する。図１は、本発明による半導体記憶装置100におけるカラム系（列系）の信号パスを示す概略図である。この例において半導体記憶装置100は、周辺回路領域PERI、行デコーダ領域XDEC、行デコーダ領域XDECの延在方向と直交する方向に延在する列デコーダ領域YDEC、複数のメモリセルマットからなるメモリアレイ領域１等から構成されている。そして、この半導体記憶装置100において、列デコーダ領域YDECに対しては、外部から入力されたアドレスADD、コマンドCMDに基づいて周辺回路領域PERIで生成されたYSタイミング信号（列選択回路起動タイミング信号）が供給される。このYSタイミング信号は、ローカルIO線（ローカル入出力線）等の共通IO線（共通入出力線）とビット線（あるいはデータ線）との間に設けられているYSW（列選択回路）をオン／オフ制御するための信号である。さらに、外部から入力されたアドレスADD、コマンドCMDに基づいて周辺回路領域PERIで生成されたサブアンプタイミング信号が、YSタイミング信号と並行するようにして、列デコーダ領域YDECに対して供給される。
【００１１】
次に、図２を参照して、図１のメモリアレイ領域１の構成をより詳細に説明する。なお、各図において、同一の構成には同一の参照符号を用いている。図２に示すメモリアレイ領域１には、複数のサブアンプ２が設けられている。このサブアンプ１個に対して、各１対のローカルIO線LIOとメインIO線（メイン入出力線）MIOが対応して設けられている。このサブアンプ２に対しては、起動信号供給回路としてのゲート回路（図２ではアンドゲート）３で生成されたサブアンプ起動タイミング信号がサブアンプ起動タイミング信号線４を用いて供給される。サブアンプ起動タイミング信号は、サブアンプ２を起動させるか否かを制御する信号である。このサブアンプ２とゲート回路３は、メモリアレイ領域１内に複数設けられている。図２に示す例では、８個のサブアンプ２へ供給されるサブアンプ起動タイミング信号が、２個のゲート回路３で生成されるようになっている。また、ゲート回路３は、MATアドレス（メモリセルマットアドレス）とサブアンプタイミング信号の論理積をとることで、サブアンプ起動タイミング信号を生成する。ここで用いられるサブアンプ起動タイミング信号線４は、行デコーダ領域XDECの延在方向（図の左右方向）と直交する方向（図の上下方向）に敷設されている。
【００１２】
図２のMATアドレスは、外部から入力されたロウアドレスを行デコーダ領域XDEC内の行デコーダでデコードすることで生成される。MATアドレスは、所定のメモリセルマット列を選択する信号である。すなわち、MATアドレスは、図３に示すサブワードドライバ領域SWDの延在方向の直交方向から供給される信号であって、かつサブワードドライバ領域SWDの延在方向の直交方向に並んだ複数のメモリセルマットMATからなるメモリセルマット列の１つを選択する信号であり、行デコーダ領域XDEC側からMATアドレス線５を用いて、メモリアレイ領域１に供給される。また、上記MATアドレスに基づく所定のメモリセルマット列の選択動作に応じて、選択されたメモリセルマット列に対応する所定のセンスアンプ領域に配置されている複数のセンスアンプ回路が活性化される。ここで、メモリセルマット列とは、メモリセルマットMATが図３に示すように図の上下方向に複数の並んだもの（詳しくは複数のメモリセルマットMATと、複数のメモリセルマットMATの各々に隣接して配置される複数のサブワードドライバ領域SWDとが交互に一列に、サブワードドライバ領域SWDの延在方向の直交方向に並んだもの）である。このMATアドレス線５は、行デコーダ領域XDECの延在方向（図の左右方向）と直交する方向（図の上下方向）に敷設されている。
【００１３】
また、図２のサブアンプタイミング信号は、サブアンプ２を起動させる際に活性化される信号であり、YSタイミング信号（列選択回路起動タイミング信号）と共に列デコーダ領域YDEC側からメモリアレイ領域１に対して供給される。このサブアンプタイミング信号を列デコーダ領域YDEC側から供給するのは、YSW（列選択回路；図示略）とサブアンプ２間のスキューを改善するためである。この例において、図１の周辺回路領域PERIで生成されたサブアンプタイミング信号は、ドライバ回路６を介してサブアンプタイミング信号線７上に入力される。このサブアンプタイミング信号線７は、列デコーダ領域YDECの延在方向（図の上下方向）に敷設されている。また、図１の周辺回路領域PERIで生成されたYSタイミング信号は、ドライバ回路８を介してYSタイミング信号線９上に入力される。このYSタイミング信号線９も、列デコーダ領域YDECの延在方向（図の上下方向）に敷設されている。さらに、YSタイミング信号線９上のYSタイミング信号は、ドライバ回路１０を介してYSタイミング信号線１１上を伝送される。また、サブアンプタイミング信号線７上のサブアンプタイミング信号は、ドライバ回路１２を介してサブアンプタイミング信号線１３上を伝送される。このYSタイミング信号線１１とサブアンプタイミング信号線１３は、行デコーダ領域XDECの延在方向（図の左右方向）に敷設されている。
【００１４】
なお、図２の例では、２個のゲート回路３を設け、各ゲート回路３で４個のサブアンプ２をそれぞれ起動制御することとしているが、ゲート回路３の個数に制限はない。ゲート回路３の個数が多いほど、スキュー改善には有利である。
【００１５】
次に、図３を参照して、図２の鎖線で囲んだＡ部の詳細について説明する。ただし、図３の例では、各ゲート回路３から、少なくとも８個のサブアンプ２に対してサブアンプ起動タイミング信号がそれぞれ供給されることとしている。また、図３では、複数のサブアンプ２に接続されるローカルIO線LIOとメインIO線MIOの一部をローカルIO線LIO0〜7とメインIO線MIO4〜7として示している。
【００１６】
図３に示すメモリアレイ領域１では、複数のメモリセルマットMATにそれぞれ隣接して、サブワードドライバ領域SWDとセンスアンプ領域SAとが配置されている。このサブワードドライバ領域SWDは、その延在方向が図２の行デコーダ領域XDECの延在方向に一致するように配置されている。したがって、行デコーダ領域XDECの延在方向に配置されているサブアンプタイミング信号線１３は、サブワードドライバ領域SWDの延在方向（図の左右方向）に敷設されていることになる。このサブワードドライバ領域SWDの領域内には図示されないサブワードドライバ回路が設けられている。また、センスアンプ領域SAには図示されないセンスアンプ回路が配置されている。サブワードドライバ領域SWDとセンスアンプ領域SAとの交点領域には、起動信号供給回路であるゲート回路３を配置した交点領域（SWC_A）とサブアンプ２を１又は複数配置した交点領域（SWC_B）の２種類がある。ゲート回路３は、MATアドレスとサブアンプタイミング信号との論理をとることで、所定のメモリセルマットMATに対応するサブアンプ起動タイミング信号を活性化させる。
【００１７】
なお、図３では、１つの交点領域SWC_Bに各々２つのサブアンプ２（図中斜線で網掛けして表示）を配置した例を示したが、本願はこれに限定されるものではない。交点領域SWC_Bに配置されるサブアンプ２の個数は、交点領域の面積、メインIO線MIOの配置等に応じて変更可能である。なお、メモリセルマット列に隣接して、複数のセンスアンプ領域SAをサブワードドライバ領域SWDの延在方向の直交方向に並べたものを、センスアンプ列とする。このセンスアンプ列には、センスアンプ領域SAと交点領域（SWC_A又はSWC_B）が交互に含まれることになる。
【００１８】
次に、図４の回路図を参照して、図３に示す各交点領域SWC_A及びSWC_Bの具体的構成例について説明する。なお、図４に示す例では、図３のサブアンプタイミング信号線１３上のサブアンプタイミング信号が、それぞれデータの書き込み時及びデータの読み出し時に、活性化電位を示すハイレベル（「Ｈ」レベル）となるサブアンプWRITE（ライト）タイミング信号DLIOWR及びサブアンプREAD（リード）タイミング信号DLIORD、並びにプリチャージ時に活性化電位を示すローレベル（「Ｌ」レベル）となるLIOプリチャージ信号DLIOPREの３本の信号から構成されていることとしている。また、図３のサブアンプ起動タイミング信号線４上のサブアンプ起動タイミング信号が、それぞれデータの書き込み時及びデータの読み出し時に活性化電位を示すハイレベル（「Ｈ」レベル）となるアレイ内サブアンプWRITE起動タイミング信号ALIOWR及びアレイ内サブアンプREAD起動タイミング信号ALIORD並びにプリチャージ時に活性化電位を示すローレベル（「Ｌレベル」）となるアレイ内LIOプリチャージ信号ALIOPREの３本の信号から構成されていることとしている。
【００１９】
図４に示す半導体記憶装置は、各々対応するビット線と対応するサブワード線とに接続された複数のメモリセルをメモリセルマット中に有している。そして、サブワードドライバ領域SWDに配置されたサブワードドライバ回路によって対応するサブワード線を活性化することで、所定のメモリセルが選択される。選択されたメモリセルは、保持していたデータを、対応するビット線に供給する。対応するビット線に供給されたデータは、センスアンプ領域SAに配置されたセンスアンプ回路によって増幅され、列選択回路YSWを介して、対応するローカルIO線LIOに供給される。対応するローカルIO線LIOに供給されたデータは、サブアンプ２によって増幅され、対応するメインIO線MIOに供給される。
図４に示す例では、交点領域SWC_Bに、２つのサブアンプ２が左右並べて配置されている。各々のサブアンプ２は、カレントミラータイプの差動アンプ２ａ（上部）とイコライズ回路２ｂ（下部）とから成る。差動アンプ２ａは、複数のｎチャネルMOS（金属酸化膜半導体）トランジスタから構成されていて、それぞれ交点領域SWC_A内の起動信号供給回路（ゲート回路３）から供給される信号であって、上述したデータの書き込み時（ライト時）に活性化電位を示すハイ（「Ｈ」）レベルとなるALIOWR信号、データの読み出し時（リード時）に活性化電位を示すハイ（「Ｈ」）レベルとなるALIORD信号によって制御されるようになっている。また、イコライズ回路２ｂは、複数のｐチャネルMOSトランジスタから構成されていて、交点領域SWC_A内の起動信号供給回路（ゲート回路３）から供給される信号であって、上述したプリチャージ時に活性化電位を示すロー（「Ｌ」）レベルとなるALIOPRE信号によって制御されるようになっている。
【００２０】
また、各サブアンプ２における差動アンプ２ａ側（上側）はメインIO線MIO（MIOB1、MIT1等）に接続され、イコライズ回路２ｂ側（下側）はローカルIO線LIO（LIOB1、LIOT1等）に接続されている。なお、メインIO線MIOB0〜3はメインIO線MIOT0〜3と相補の関係を有する信号線であり、ローカルIO線LIOB0〜3はローカルIO線LIOT0〜3と相補の関係を有する信号線である。また、ローカルIO線LIOB0〜3及びLIOT0〜3は、YSタイミング信号（列選択回路起動タイミング信号YS）がゲート端子に入力されるｎチャネルMOSトランジスタを介して、相補のビット線/BL0〜3及びBL0〜3に接続されるようになっている。このYSタイミング信号がゲート端子に入力される複数のｎチャネルMOSトランジスタによって、ローカルIO線LIOとビット線BL・/BLとの間に設けられているYSW（列選択回路）が構成されている。ここで、ビット線BL・/BLは、メモリセルマットMAT内のメモリセルに接続されている信号線である。
【００２１】
一方、交点領域SWC_Aには、起動信号供給回路（ゲート回路３）が設けられている。この場合、交点領域SWC_Aには、２個のアンド回路３ａと１個のナンド回路３ｂ（ただし信号DLIPREは負論理入力）からなるゲート回路３が設けられている。また、交点領域SWC_Aには、図３のMATアドレス線５上のMATアドレスに対応するMATアドレス信号（ロウ系信号）MATSTと、図３のサブアンプタイミング信号線１３上のサブアンプタイミング信号に対応する上述したサブアンプWRITEタイミング信号DLIOWR、サブアンプREADタイミング信号DLIORD及びLIOプリチャージ信号DLIOPREとが入力される。ここで、MATアドレス信号（ロウ系信号）MATSTは、当該MATアドレスが選択されている場合に活性化電位を示すハイレベル（「Ｈ」レベル）となる信号である。
【００２２】
そして、信号MATSTと信号DLIOWRの論理積（アンド）をとったものが信号ALIOWRとして生成され（信号MATST＝「Ｈ」かつ信号DLIOWR＝「Ｈ」で信号ALIOWR＝「Ｈ」）、信号MATSTと信号DLIORDの論理積（アンド）をとったものが信号ALIORDとして生成される（信号MATST＝「Ｈ」かつ信号DLIORD＝「Ｈ」で信号ALIORD＝「Ｈ」）。また、MATST信号とLIOプリチャージ信号DLIOPREについては、MATST信号が「Ｈ」レベルでLIOプリチャージ信号DLIOPREが「Ｌ」レベルの場合に信号ALIOPREが「Ｌ」レベルとなるようにして生成される（信号MATST＝「Ｈ」かつ信号DLIOPRE＝「Ｌ」で信号ALIOPRE＝「Ｌ」；MATST信号と、DLIOPRE信号の反転信号との論理積を反転した信号が出力される）。
【００２３】
図５及び図６は、図４に示す回路の動作を示す波形図である。図５はデータ読み出し時（リード時）の波形、図６はデータ書き込み時（ライト時）の波形である。図５及び図６において、VPERIは周辺回路電圧、VBLPはビット線イコライズ電圧、VSSは接地電位である。
【００２４】
まず、図５を参照して、リード（READ）時の動作について説明する。図５に示す例では、ローカルIO線LIOが初期状態で不図示のプリチャージ回路によってVBLPにプリチャージされていることとしている。まず時刻t1において、外部から入力されるACTコマンド（アクティベイトコマンド）に応じて、MATST信号が活性化し、その電位がVSSからVPERIに遷移する。このMATST信号の遷移に応じてLIO T/B（ローカルIO線LIOT及びLIOB）の電位が、VBLPからVPERIに遷移する。次に、時刻t2において、外部から入力されるREADコマンド（リードコマンド）に応じた図４に示したDLIOPRE信号の遷移と活性化したMATST信号とに応じてALIOPRE信号が、VSSからVPERIに遷移する。また、LIO T/Bのイコライズが解除される。ただし、この時点ではLIO T/Bの波形に変化は生じない
【００２５】
次に、時刻t3で、外部から入力されるREADコマンドに応じて、YS信号が活性化し、さらに、外部から入力されるREADコマンド(に応じたDLIORD信号)に応じて、ALIORD信号が活性化する。このYS信号の活性化に応じて、ビット線の電位に応じてLIOTとLIOBとの間に電位差が生じる。また、ALIORD信号の活性化に応じて、サブアンプ２が活性化され、LIO T/Bに接続されたMIO T/Bの電位が変化する。
【００２６】
次に、時刻t3から所定時間経過後の時刻t4でYS信号とALIORD信号とが非活性化する。さらに所定時間が経過した時刻t5でALIOPRE信号がVPERIからVSSに遷移する。このALIORD信号の非活性化によって、サブアンプ２が停止する。さらに、MIO T/B（メインIO線MIOT及びMIOB）のイコライズ回路（不図示）が動作することで、MIO T/Bの電位が変化する。また、YS信号の非活性化とALIOPRE信号の遷移に応じて、LIO T/Bの電位がVPREIにイコライズされる。
【００２７】
そして、時刻t6で、外部から入力されるPREコマンド（プリチャージコマンド）に応じてMATST信号がVPERIからVSSに遷移すると、LIO T/Bが不図示のプリチャージ回路によって、VBLPにプリチャージされる。
【００２８】
次に、図６を参照して、ライト（WRITE）時の動作について説明する。図６に示す例では、ローカルIO線LIOが初期状態で不図示のプリチャージ回路によってVBLPにプリチャージされていることとしている。まず時刻t1において、外部から入力されるACTコマンド（アクティベイトコマンド）に応じて、MATST信号が活性化し、その電位がVSSからVPERIに遷移する。このMATST信号の遷移に応じてLIO T/Bの電位が、VBLPからVPERIに遷移する。次に、時刻t2において、外部から入力されるWRITEコマンド（ライトコマンド）に応じた図４に示したDLIOPRE信号の遷移と活性化したMATST信号とに応じてALIOPRE信号が、VSSからVPERIに遷移する。また、LIO T/Bのイコライズが解除される。ただし、この時点ではLIOの波形に変化は生じない
【００２９】
次に、時刻t3で、外部から入力されるWRITEコマンドに応じて、YS信号が活性化し、さらに、外部から入力されるWRITEコマンド(に応じたDLIOWR信号)に応じて、ALIOWR信号が活性化する。このALIOWR信号の活性化に応じて、サブアンプ２が活性化され、書き込もうとするデータの値に応じてMIO T/B上に印加されている電位差に応じてLIOTとLIOBとの間に電位差が生じる。
【００３０】
次に、時刻t3から所定時間経過後の時刻t4でYS信号とALIOWR信号とが非活性化する。さらに所定時間が経過した時刻t5でALIOPRE信号がVPERIからVSSに遷移する。このALIOWR信号の非活性化と、ALIOPRE信号の遷移とに応じて、サブアンプ２が停止するとともに、LIO T/Bの電位がVPREIにイコライズされる。
【００３１】
そして、時刻t6で、外部から入力されるPREコマンド（プリチャージコマンド）に応じてMATST信号がVPERIからVSSに遷移すると、LIO T/Bが不図示のプリチャージ回路によって、VBLPにプリチャージされる。
【００３２】
図５及び図６に示す各信号のうち、アレイ内サブアンプREAD起動タイミング信号ALIORD、アレイ内サブアンプWRITE起動タイミング信号ALIOWR及びアレイ内LIOプリチャージ信号ALIOPREは、図３のサブアンプ起動タイミング信号線４上のサブアンプ起動タイミング信号に対応するものである。また、このサブアンプ起動タイミング信号は、図３のサブアンプタイミング信号線１３上のサブアンプタイミング信号と、MATアドレス線５上のMATアドレスに対応するMATアドレス信号MATSTとに基づいて、サブアンプ２が配置されている交点領域SWC_Bと同一のセンスアンプ列内の他の交点領域SWC_Aに配置されているゲート回路３で生成される。ここで、サブアンプタイミング信号線１３上のサブアンプタイミング信号は、YS信号（＝YSタイミング信号）と共に列デコーダ領域YDECの方向から供給される信号である。したがって、本実施の形態では、YS信号（＝YSタイミング信号）と、アレイ内サブアンプREAD起動タイミング信号ALIORD又はアレイ内サブアンプWRITE起動タイミング信号ALIOWRとの信号切り替わり時におけるスキューが、サブアンプタイミング信号とYS信号（＝YSタイミング信号）とが異なる方向から供給される場合に比べ、改善されていることとなる。
【００３３】
図５及び図６に示すように、本実施の形態では、YS信号の切り替えタイミング、すなわち、サブアンプ２に接続されたローカルIO線LIOとメモリセルマットMAT内のメモリセルに接続されたビット線BLとの間を接続するYSW（列選択回路）の起動信号（YS信号）の切り替えタイミング（時刻t3）が、サブアンプ２の起動タイミングとなるアレイ内サブアンプREAD起動タイミング信号ALIORD及びアレイ内サブアンプWRITE起動タイミング信号ALIOWRの活性化タイミングと略同一となっている。よって、これらの信号間の動作タイミングにおける時間的なマージンを従来に比べ小さくすることができる。
【００３４】
ここで本実施の形態が特徴とする構成、変形例などを以下にまとめる。ゲート回路３（起動信号供給回路）が、サブワードドライバ領域SWDの延在方向から供給されるサブアンプタイミング信号と、サブワードドライバ領域SWDの延在方向の直交方向から供給される信号であって、サブワードドライバ領域SWDの延在方向の直交方向に並んだ複数のメモリセルマットMATからなるメモリセルマット列を選択するMATアドレス（メモリセルマットアドレス）とに基づきサブアンプ２の起動タイミング信号（サブアンプの起動信号）を発生し、複数の交点領域SWC_B（第１の交点領域）に対して供給するものである。
【００３５】
また、サブアンプ２に接続されたローカル入出力線LIOとメモリセルマットMAT内の図示していないメモリセルに接続されているビット線BITとの間を接続するYSW（列選択回路）の起動信号（YSタイミング信号）が、サブワードドライバ領域SWDの延在方向から供給されるようになっている。
【００３６】
また、交点領域SWC_B（第１の交点領域）に複数のサブアンプ２が配置されている。
【００３７】
また、１つのゲート回路３（起動信号供給回路）から複数のサブアンプ２に対して共通でサブアンプ起動タイミング信号（サブアンプの起動信号）が供給される。
【００３８】
また、共通でサブアンプ起動タイミング信号（サブアンプの起動信号）が供給される複数のサブアンプ２が、サブワードドライバ領域SWDの延在方向の直交方向に並んだ複数のセンスアンプ領域SAからなる複数のセンスアンプ列のなかの同一のセンスアンプ列に配置されている。
【００３９】
また、サブアンプ２とゲート回路３（起動信号供給回路）とが、複数のサブワードドライバ領域SWDの各々と複数のセンスアンプ領域SAの各々との交点領域である複数の交点領域のうちの異なる交点領域（SWC_B又はSWC_A）に配置されている。
【００４０】
また、サブワードドライバ領域SWDとセンスアンプ領域SAの交点領域に複数のサブアンプ２が配置されている。
【００４１】
また、同一のセンスアンプ列に配置された全てのサブアンプ２が略同一のタイミングによって起動されるようにすることができる。また、その際、同時に起動されるサブアンプ２が配置されたセンスアンプ列が、MATアドレス（メモリセルマットアドレス）によって選択されたメモリセルマット列に隣接するセンスアンプ列となるようにすることができる。
【００４２】
また、サブアンプ２に接続されたローカル入出力線LIOとメモリセルマットMAT内の図示していないメモリセルに接続されているビット線BITとの間を接続するYSW（列選択回路）の起動信号（YSタイミング信号）の切り替えタイミングが、サブアンプ２の起動タイミングと略同一であるようになっている。
【００４３】
また、サブアンプ起動タイミング信号（サブアンプの起動信号）によって活性化されるサブアンプ２が、複数のメモリセルマットMATと複数のメモリセルマットMATの各々に隣接して配置される複数のサブワードドライバ領域SWDとが一列に並んだものである複数のメモリセルマット列のうちの１つに対応するものである。
【００４４】
また、メモリセルマット列を選択するMATアドレス（メモリセルマットアドレス）によって活性化されたメモリセルマット列に隣接するサブアンプ２のみが活性化する。
【００４５】
また、複数のゲート回路３（起動信号供給回路）を備え、各サブアンプ２に対して複数のゲート回路３のうちのいずれか１つからサブアンプ起動タイミング信号（サブアンプの起動信号）が供給されるようになっている。
【００４６】
また、複数のメモリセルマットMATと、複数のメモリセルマットMATの各々に隣接して配置される複数のサブワードドライバ領域SWDとが一列に並んだものである複数のメモリセルマット列に隣接して複数のセンスアンプ領域SAを並べたものであるセンスアンプ列に、サブアンプ２とゲート回路３（起動信号供給回路）とが配置されている。また、そのセンスアンプ列内のセンスアンプ領域SA外でサブワードドライバ領域SWDと並んだ領域である交点領域のうち、異なる交点領域（SWC_B又はSWC_A）に、サブアンプ２とゲート回路３（起動信号供給回路）とが配置されている。
【００４７】
以上のように、本発明の半導体記憶装置は、複数のメモリセルマット（メモリセルマットMAT）と、複数のメモリセルマットの各々に隣接して配置される複数のサブワードドライバ領域（サブワードドライバ領域SWD）及び複数のセンスアンプ領域（センスアンプ領域SA）と、複数のサブワードドライバ領域の各々と複数のセンスアンプ領域の各々との交点領域である複数の交点領域（交点領域SWC_A又はSWC_B）と、複数の交点領域のうち、第１の交点領域（交点領域SWC_B）に配置されたサブアンプ（サブアンプ２）と、複数の交点領域のうち、第１の交点領域と異なる第２の交点領域（交点領域SWC_A）に配置され、サブワードドライバ領域の延在方向から供給されるサブアンプタイミング信号に基づきサブアンプの起動信号（サブアンプ起動タイミング信号）をサブアンプに供給する起動信号供給回路（ゲート回路３）とを有する。これによれば、起動信号供給回路から出力されるサブアンプ２の起動信号（サブアンプ起動タイミング信号）を複数の第１の交点領域（交点領域SWC_B）すなわちサブアンプ２が配置されている複数の交点領域に共通に供給することで、サブアンプ２が制御できるようになった。このこと  により、上述従来技術のようにサブアンプ２が配置された全ての交点領域でサブアンプ２の起動信号を生成する必要がなくなり、サブアンプ２を配置する交点領域における面積の増加を抑制することができる。
【００４８】
また、本発明の半導体記憶装置は、他の態様として、複数のメモリセルマット（メモリセルマットMAT）と、複数のメモリセルマットの各々に隣接して配置され、各々サブワードドライバ回路を有する複数のサブワードドライバ領域（サブワードドライバ領域SWD）と、複数のメモリセルマットの各々に隣接して配置され、各々センスアンプ回路を有する複数のセンスアンプ領域（センスアンプ領域SA）と、複数のセンスアンプ領域からなるセンスアンプ列のうち、複数のメモリセルマットからなるメモリセルマット列の１つを選択するメモリセルマットアドレスによるメモリセルマット列の選択動作に応じて同時に活性化される複数のセンスアンプ回路が配置されたセンスアンプ領域を含むセンスアンプ列に配置された複数のサブアンプ（サブアンプ２）と、サブアンプの起動信号をそのセンスアンプ列に配置された複数のサブアンプの少なくとも一部に共通に供給する複数の起動信号供給回路（ゲート回路３）とを備えるものとしてとらえることもできる。ここで、センスアンプ列はサブワードドライバ領域の延在方向の直交方向に並んだ複数のセンスアンプ領域からなり、メモリセルマット列はサブワードドライバ領域の延在方向の直交方向に並んだ複数のメモリセルマットからなるものとすることができる。
【００４９】
また、本発明の半導体記憶装置は、さらに他の態様として、複数のメモリセルマット（メモリセルマットMAT）と、複数のメモリセルマットに各々対応して設けられた複数のサブアンプ（サブアンプ２）と、サブアンプの起動信号を複数のサブアンプに供給する起動信号供給回路（ゲート回路３）とを備え、複数のメモリセルマットのうち活性化されたメモリセルマットに対応して設けられたサブアンプのみを活性化するように、起動信号供給回路がサブアンプの起動信号を複数のサブアンプに供給するものとしてとらえることもできる。
【００５０】
また、上述したように、ゲート回路（ゲート回路３）は、サブワードドライバ領域（サブワードドライバ領域SWD）の延在方向から供給されるサブアンプタイミング信号とサブワードドライバ領域（サブワードドライバ領域SWD）の延在方向の直交方向から供給されてメモリセルマットMAT内の所定のメモリセルマット列を選択するメモリセルマットアドレス（MATアドレス）とに基づきサブアンプ（サブアンプ２）の起動信号（サブアンプ起動タイミング信号）を発生し、複数の第１の交点領域（交点領域SWC_B）に対して供給する。
【００５１】
起動信号（サブアンプ起動タイミング信号）は、サブワードドライバ領域（サブワードドライバ領域SWD）の延在方向と直交する方向から複数の第１の交点領域（交点領域SWC_B）に対して供給されるようになっている。
【００５２】
以上のように、本発明による半導体記憶装置の上記実施の形態においては、サブワードドライバ領域SWDとセンスアンプ領域SAとの交点領域を、サブアンプ２が配置された交点領域SWC_Bと、交点領域SWC_Bと異なる交点領域でありサブアンプ起動タイミング信号とMATアドレス信号との論理をとる起動信号供給回路としてのゲート回路３が配置された交点領域SWC_Aとに分けている。そして、起動信号供給回路としてのゲート回路３から出力されるサブアンプ起動タイミング信号を複数のサブアンプ２に共通に供給することで、サブアンプ２を制御する構成としている。このことにより、従来技術のように全てのサブアンプ２にてサブアンプ起動タイミング信号とMATアドレス信号との論理をとる必要がなくなり、サブアンプ２の面積の増加を抑制することができる。
【００５３】
なお、本発明は、上記の各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で変更可能である。本発明の各交点領域やその他の領域における、構成要素には、類似の機能を有する素子を適用することができ、構成数や接続形態についても特に限定されるものではない。
【図面の簡単な説明】
【００５４】
【図１】本発明による半導体記憶装置の一実施の形態におけるカラム系信号パスを説明するための概略平面図である。
【図２】図１の半導体記憶装置におけるメモリアレイ領域１内のカラム系信号パスをより詳細に説明するための平面模式図である。
【図３】図２の鎖線で囲まれたＡ部に対応するメモリアレイ領域１内のカラム系信号パスを説明するための平面模式図である。
【図４】図３に示す各交点領域SWC_A及びSWC_Bの具体的構成例について説明するための回路図である。
【図５】図４に示す構成のデータ読み出し時の動作波形図である。
【図６】図４に示す構成のデータ書き込み時の動作波形図である。
【符号の説明】
【００５５】
１  メモリアレイ領域
２  サブアンプ
３  ゲート回路（起動信号供給回路）
４  サブアンプ起動タイミング信号線
５  MATアドレス線
１３  サブアンプタイミング信号線
XDEC  行デコーダ領域
YDEC  列デコーダ領域
YS  YSタイミング信号（列選択回路起動タイミング信号）
SA  センスアンプ領域
SWC_A  交点領域（第２の交点領域；ゲート回路３；起動信号供給回路）
SWC_B  交点領域（第１の交点領域；サブアンプ２）
SWD  サブワードドライバ領域
【図１】
0005624715.tif 000002
【図２】
0005624715.tif 000003
【図３】
0005624715.tif 000004
【図４】
0005624715.tif 000005
【図５】
0005624715.tif 000006
【図６】
0005624715.tif 000007