(57)【特許請求の範囲】
【請求項１】
可変デバイス幅及びデータのスケーラブルプリフェッチを有するメモリデバイスに対するデバイス幅を指定するロジックと；
複数のメモリバンクを有するメモリコアであって、各々の前記メモリバンクは、ページサイズＮを有し、列アドレスストローブ（ＲＡＳ）に応答してアクティベートされるバンクの数は、前記メモリデバイスの前記デバイス幅の少なくとも一部に基づき、プリフェッチされるデータ量は、前記メモリデバイスの前記デバイス幅の少なくとも一部に基づいて、拡大・縮小される、メモリコアと；
を有するメモリデバイス。
【請求項２】
前記デバイス幅を指定する前記ロジックがヒューズ又はレジスタービットのうちの１つである、請求項１記載のメモリデバイス。
【請求項３】
データのＭ個のビットが、前記ＲＡＳの少なくとも一部に応答して、アクティベートされる各々のバンクからプリフェッチされる、請求項１記載のメモリデバイス。
【請求項４】
前記デバイス幅は、×４、×８及び×１６のうちの１つである、請求項３記載のメモリデバイス。
【請求項５】
Ｎは１／２Ｋｂｉｔであり、かつＭは３２ビットである、請求項４記載のメモリデバイス。
【請求項６】
前記デバイス幅を指定する前記ロジックは、前記デバイス幅が×４であり、かつ、前記ＲＡＳの少なくとも一部に応答して１つのバンクがアクティベートされることを指定する、請求項５記載のメモリデバイス。
【請求項７】
データの３２ビットが、前記ＲＡＳの少なくとも一部に応答して前記メモリコアからプリフェッチされる、請求項６記載のメモリデバイス。
【請求項８】
前記デバイス幅を指定する前記ロジックは、前記デバイス幅が×８であり、かつ、前記ＲＡＳの少なくとも一部に応答して２つのバンクがアクティベートされることを指定する、請求項５記載のメモリデバイス。
【請求項９】
データの６４ビットが、前記ＲＡＳの少なくとも一部に応答して前記メモリコアからプリフェッチされる、請求項８記載のメモリデバイス。
【請求項１０】
前記デバイス幅を指定する前記ロジックは、前記デバイス幅が×１６であり、かつ、前記ＲＡＳの少なくとも一部に応答して４つのバンクがアクティベートされることを指定する、請求項５記載のメモリデバイス。
【請求項１１】
データの１２８ビットが、前記ＲＡＳの少なくとも一部に応答して前記メモリコアからプリフェッチされる、請求項１０記載のメモリデバイス。
【請求項１２】
可変デバイス幅及びデータのスケーラブルプリフェッチを有するメモリデバイスで列アドレスストローブ（ＲＡＳ）を受信するステップと；
前記ＲＡＳの少なくとも一部に応答して、一つ以上のバンクをアクティベートさせるステップであって、アクティベートされるバンクの数は、メモリデバイスに対して指定されたデバイス幅の少なくとも一部に基づき、プリフェッチされるデータ量は、前記メモリデバイスの前記デバイス幅の少なくとも一部に基づいて、拡大・縮小される、ステップと、
を有する方法。
【請求項１３】
アクティベートされるバンクの各々からデータのＭ個のビットをプリフェッチするステップ、を更に有する請求項１２記載の方法。
【請求項１４】
前記一つ以上のバンクの各々は、Ｎのページサイズを持つ、請求項１３記載の方法。
【請求項１５】
前記指定されたデバイス幅は、×４、×８及び×１６のうちの１つである、請求項１４記載の方法。
【請求項１６】
Ｎは１／２Ｋｂｉｔであり、かつ、Ｍは３２ビットである、請求項１５記載の方法。
【請求項１７】
前記指定されたデバイス幅は×４であり、かつ、前記ＲＡＳの少なくとも一部に応答して、一つ以上のバンクをアクティベートさせるステップは、前記ＲＡＳの少なくとも一部に応答して１つのバンクをアクティベートさせるステップを含む、請求項１６記載の方法。
【請求項１８】
アクティベートされるバンクの各々からデータのＭ個のビットをプリフェッチするステップは、データの３２ビットをプリフェッチするステップを含む、請求項１７記載の方法。
【請求項１９】
前記指定されたデバイス幅は×８であり、かつ、前記ＲＡＳの少なくとも一部に応答して、一つ以上のバンクをアクティベートさせるステップは、前記ＲＡＳの少なくとも一部に応答して２つのバンクをアクティベートさせるステップを含む、請求項１６記載の方法。
【請求項２０】
アクティベートされるバンクの各々からデータのＭ個のビットをプリフェッチするステップは、データの６４ビットをプリフェッチするステップを含む、請求項１９記載の方法。
【請求項２１】
前記指定されたデバイス幅は×１６であり、かつ、前記ＲＡＳの少なくとも一部に応答して、一つ以上のバンクをアクティベートさせるステップは、前記ＲＡＳの少なくとも一部に応答して４つのバンクをアクティベートさせるステップを含む、請求項１６記載の方法。
【請求項２２】
アクティベートされるバンクの各々からデータのＭ個のビットをプリフェッチするステップは、データの１２８ビットをプリフェッチするステップを含む、請求項２１記載の方法。
【請求項２３】
列アドレスストローブ（ＲＡＳ）を発行するホストと；
前記ホストに接続される、可変デバイス幅を有する、請求項１ないし１１のうち何れか１項に記載のダイナミック・ランダム・アクセス・メモリ・デバイス（ＤＲＡＭ）と；
を有するシステムであって、
前記ＤＲＡＭは、
前記ＤＲＡＭ及びデータのスケーラブルプリフェッチのためのデバイス幅を指定するロジックと、
複数のメモリバンクを持つメモリコアであって、前記メモリバンクの各々は、ページサイズＮを有し、前記ＲＡＳに応答してアクティベートされるバンクの数は、前記デバイス幅の少なくとも一部に基づき、プリフェッチされるデータ量は、前記メモリデバイスの前記デバイス幅の少なくとも一部に基づいて、拡大・縮小される、メモリコアと、
を有するシステム。
【請求項２４】
データのＭ個のビットが、前記ＲＡＳの少なくとも一部に応答して、アクティベートされる各々のバンクからプリフェッチされる、請求項２３記載のシステム。
【請求項２５】
前記デバイス幅は、×４、×８及び×１６のうちの１つである、請求項２４記載のシステム。
【請求項２６】
Ｎは１／２Ｋｂｉｔであり、かつＭは３２ビットである、請求項２５記載のシステム。
【請求項２７】
前記指定されたデバイス幅は×４であり、かつ、前記ＲＡＳの少なくとも一部に応答して、一つ以上のバンクをアクティベートさせることは、前記ＲＡＳの少なくとも一部に応答して１つのバンクをアクティベートさせることを含む、請求項２６記載のシステム。
【請求項２８】
データの３２ビットが、前記ＲＡＳの少なくとも一部に応答して前記メモリコアからプリフェッチされる、請求項２７記載のシステム。
【請求項２９】
前記デバイス幅を指定する前記ロジックは、前記デバイス幅が×８であり、かつ、前記ＲＡＳの少なくとも一部に応答して２つのバンクがアクティベートされることを指定する、請求項２６記載のシステム。
【請求項３０】
データの６４ビットが、前記ＲＡＳの少なくとも一部に応答して前記メモリコアからプリフェッチされる、請求項２９記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施例は、一般に集積回路の分野に関する。より詳細には、デバイス幅を可変とし、プリフェッチ及びページサイズをスケーラブルとする共通メモリデバイスのシステムに関する。
【背景技術】
【０００２】
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）の各々の世代で、メモリアクセスにおいて、典型的にプリフェッチされるデータ量が倍々に増加している。例えば、ダブルデータレート（ＤＤＲ）２のプリフェッチ量は、ＤＤＲ１の２倍となっている。同様に、ＤＤＲ３のプリフェッチ量はＤＤＲ２の２倍である。内部ＤＲＡＭバスの幅は、プリフェッチされるデータ量によって増加する。内部ＤＲＡＭバスの幅が増加するに応じて、ＤＲＡＭのダイサイズも増加する。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
ＤＲＡＭは、異なるデバイス幅（例えば×４、×８、×１６、など）で利用できる。「デバイス幅」の語は、ＤＲＡＭが相互に処理（ｉｎｔｅｒｏｐｅｒａｔｅ）するように設計されているＤＲＡＭ外部バスの幅である。現在、×４、及び×８の幅のＤＲＡＭデバイスは１Ｋバイトのページサイズを有する。そして、×１６幅のＤＲＡＭデバイスは２Ｋのバイトのページサイズを有する。「ページ」は、列アドレスストローブ（ＲＡＳ）命令によってアクティベートされるビットの数を表す。
【０００４】
デバイス幅を可変とし、プリフェッチ及びページサイズをスケーラブルとする共通メモリデバイスを提供することが望まれている。
【課題を解決するための手段】
【０００５】
本実施例により、可変デバイス幅を有するメモリデバイスに対するデバイス幅を指定するロジックと；複数のメモリバンクを有するメモリコアであって、各々の前記メモリバンクは、ページサイズＮを有し、列アドレスストローブ（ＲＡＳ）に応答してアクティベートされるバンクの数が、前記メモリデバイスの前記デバイス幅の少なくとも一部に基づく、メモリコアと；を有するメモリデバイスが提供される。
【０００６】
本発明の実施例は、例示として添付の図面で示されるが、制限する目的ではない。類似した参照番号は類似の要素に関連する。
【図面の簡単な説明】
【０００７】
【図１】本発明の一実施例によってインプリメントされるコンピューティング・システムの選択された態様を例示する概略ブロック図である。
【図２】本発明の一実施例によってインプリメントされる×４ＤＲＡＭデバイスの選択された態様を例示するブロック図である。
【図３】本発明の一実施例によってインプリメントされる×８ＤＲＡＭデバイスの選択された態様を例示するブロック図である。
【図４】本発明の一実施例によってインプリメントされる×１６ＤＲＡＭデバイスの選択された態様を例示するブロック図である。
【図５】本発明の一実施例による、可変デバイス幅を、スケーラブルなプリフェッチ及びページサイズを有するメモリデバイスにアクセスするための方法の選択された態様を例示するフローチャートである。
【発明を実施するための形態】
【実施例】
【０００８】
本発明の実施例は、一般的に、デバイス幅を可変とし、プリフェッチ及びページサイズをスケーラブルとする共通メモリデバイスを提供する。例えば、一部の実施例において、共通メモリデバイス（例えばＤＲＡＭ）は、×４モード、×８モード、及び×１６モードのいずれのモードにおいても動作する。ＤＲＡＭによって提供されるページサイズがＤＲＡＭのモードに応じて変化する。幾つかの実施例において、ＤＲＡＭによってプリフェッチされるデータ量もＤＲＡＭのモードに応じて変化する。更に以下で述べるように、ページサイズ、及びページの量の可変によって、ＤＲＡＭのサイズを小さくすることができ、デバイスによる消費パワーも減少させることができる。
【０００９】
図１は、本発明の一実施例によりインプリメントされたコンピューティング・システムの選択された態様を示す概略ブロック図である。図示の実施例では、システム１００は、ホスト１１０を含む。（例えばメモリーコントローラ）及びメモリデバイス１２０（例えばダイナミック・ランダム・アクセス・メモリデバイス又はＤＲＡＭ）を含む。変形例では、システム１００は、より多くの要素、より少ない要素及び／又は異なる要素を含んでもよい。命令／アドレス（Ｃ／Ａ）レーン１０２は、命令及びアドレスを送る複数のレーンをメモリデバイス１２０ことに提供する。ＤＱレーン１０４は、双方向読込み／書込みデータバスを提供する。ＣＲＣレーン１０６は、ＣＲＣチェックサム・ビットを転送するための双方向バスを提供する。別の実施例では、ＤＱレーン１０４及び／又はＣＲＣレーン１０６は、一方向でもよい。説明を簡単にするために、本発明の実施例は×８メモリデバイスに関して記載する。なお、本発明の実施例は、他のデバイスデータ幅（例えば×４、×１６、×３２、など）を含んでもよいことは理解されよう。
【００１０】
ホスト１１０は、メモリデバイス１２０への／からのデータ転送を制御する。ホスト１１０は、ロジック１１２を含む。更に後述するように、メモリデバイス１２０は可変ページサイズをサポートし、かつそのモードに従い、利用できる可変バンクリソースを有する。ロジック１１２は、ホスト１１０がこれらの特徴を有するメモリデバイスと相互にインターラクトすることを可能にする。すなわち、ロジック１１２は、ホスト１１０が可変ページサイズを有するメモリデバイスと相互にインターラクトすることを可能にする。ロジック１１２は、また、ホスト１１０が可変バンクリソース（例えば×４モードのｘ個のバンク、及び×８モードのｙ個のバンク）を有するメモリデバイスと相互にインターラクトすることを可能にする。このアプローチは、図２乃至図５によって更に詳細に説明する。図の簡略化のために、ロジック１１２は、単一ブロックのロジックとして例示されている。しかしながら、ロジック１１２が提供する機能は、ホスト内に必ずしも存在する必要はない。
【００１１】
ホスト１１０は、また、ＣＲＣジェネレータ１１４を含んでもよい。ＣＲＣをサポートするシステムにおいて、ＣＲＣジェネレータ１１４は、送信データが障害を受けたたかどうか判断するためにメモリデバイス１２０からのＣＲＣチェックサムと比較することができるローカルＣＲＣを生成する。加えて、ＣＲＣは、（ＣＲＣを使う能力をサポートするシステムで）書き込み処理に対して生成され、書き込みフレームにおいて、メモリデバイスに送られる。
【００１２】
メモリデバイス１２０は、（少なくとも一部の）メインシステムメモリをシステム１００に提供する。いくつかの実施例では、メモリデバイス１２０は、ダイナミック・ランダム・アクセス・メモリ・デバイス（ＤＲＡＭ）である。メモリデバイス１２０は、特に、入出力（Ｉ／Ｏ）回路１２２、ヒューズ１２４（又は他の適切なロジック）、及びコア１２６（例えばメモリーアレイ）を含む。Ｉ／Ｏ回路１２２は、一つ以上の相互接続（例えばＣ／Ａ  １０２、ＤＱ１０４及び／又はＣＲＣ１０６）における信号を受信し、及び／又は、送信することに適している回路を含む。図の簡略化のために、Ｉ／Ｏ回路１２２は、ロジックの単一ブロックとして例示する。しかしながら、Ｉ／Ｏ回路１２２によって提供される機能は、必ずしもメモリデバイス１２０に存在する必要はない。
【００１３】
一部の実施例において、メモリデバイス（又は、例えばＤＲＡＭ）１２０は、デバイス幅に対して共通のダイを提供してもよい。すなわち、複数のデバイス幅（例えば×４、×８、×１６、その他）をサポートする共通のダイが、指定のデバイス幅でアクティベートされるために、ハードコードされる（又はそれ以外の構成でなされる）ことができる。図示の実施例では、例えば、ＤＲＡＭ１２０は、×４、×８又は×１６デバイスとしてアクティベートされるように構成され得る（又は）ダイ上に形成される。ヒューズ１２４は、ＤＲＡＭ１２０を、（例えば）×８デバイスとして構成するためにセットされる。
【００１４】
ＤＲＡＭ１２０は、サポートするよう構成されたデバイス幅に従って、異なった形でパッケージングされてもよい（ｐａｃｋａｇｅｄ）。例えば、ＤＲＡＭ１２０が×８モードとしてヒューズが設定される場合、そのパッケージは８つのＤＱコネクタを備えていてもよい。ＤＲＡＭ１２０が×４モードとしてヒューズが設定される場合、そのパッケージは少なくとも４つのコネクタを備えていてもよい。同様に、ＤＲＡＭ１２０が×１６としてヒューズが設定される場合、そのパッケージは１６個のコネクタを備えていてもよい。
【００１５】
別の実施例では、モードは、（例えば）イニシャライズの間に、動的に設定されてもよい。例えば、レジスタービット（図示せず）は、ＤＲＡＭ１２０のためのモードを指定するために、イニシャライズの間にセットされてもよい。レジスタービットが設定されると、ＤＲＡＭ１２０は、選択されたモードに基づいて、ページサイズ、及び／又は、プリフェッチ量を提供してもよい。
【００１６】
いくつかの実施例では、ＤＲＡＭ１２０によって提供されるページサイズは、ＤＲＡＭ１２０のデバイス幅に基づいて拡大・縮小される。「ページ」という語は、（例えば）コア１２６の列（ｒｏｗ）（センスアンプに伝送される）アクティベートされるビットの数を表す。いくつかの実施例では、コア１２６の各々のバンクは、ページサイズＮを提供する。ＲＡＳに応答して開いたコア１２６の物理バンクの数は、ＤＲＡＭ１２０のために選択したデバイス幅に応じて増加する。例えば、ＤＲＡＭ１２０が×４モードである場合、（ページサイズＮを有する）１つの物理バンクはＲＡＳに応答してアクティベートされる。ＤＲＡＭ１２０が×８モードである場合、（２Ｎの有効なページサイズを有する）２つの物理バンクがＲＡＳに応答してアクティベートされる。同様に、ＤＲＡＭ１２０が×１６モードである場合、（４Ｎの有効なページサイズを有する）４つの物理バンクがアクティベートされてもよい。一部の実施例において、Ｎは、１／２Ｋのビットに等しい。別の実施例では、Ｎは、異なる値に対応してもよい。直接に列（ｒｏｗ）でアクティベートされるビットの数は、オペレーションにおいて消費される電力量に対応する。すなわち、より多くのビットがアクティベートされれば、（及びページがより広ければ）、より多くのパワーがオペレーションにおいて使用される。従来のシステムにおいて、×４、及び×８デバイスは、同じページサイズ（例えば１Ｋ）を使用する。したがって、×４デバイスでは、従来のシステムで、１８個のデバイス（データパスのために１６個のデバイス、及びエラー訂正のための２個のデバイス）が並列にアクティベートされるので、電源消費は最悪のケースを示す。本発明の実施例は、×４デバイスを使用してより少ないパワーを消費する。これは、各々のデバイスが（×４モードで）より小さいページサイズを有し、したがって、従来のデバイスのシステムで消費されるパワーよりも小さくなる。可変ページサイズは、図２乃至図５において更に詳述する。
【００１７】
いくつかの実施例では、ＤＲＡＭ１２０によってプリフェッチされるデータ量は、ＤＲＡＭ１２０のデバイス幅に基づいて、拡大・縮小される。動作において、ＲＡＳ命令はデータの列をアクティベートさせ、かつ、ＣＡＳ命令はセンスアンプから所望のデータ量を抽出し得る。上述のように、アクティベートされる物理バンクの数は、ＤＲＡＭ１２０のデバイス幅を拡大・縮小させる。いくつかの実施例では、複数のビットは、デバイス幅に基づいて複数の物理バンクからプリフェッチされてもよい。例えば、ＤＲＡＭ１２０が×４モードである場合、単一の物理バンクからＭ個のビットがプリフェッチされてもよい。ＤＲＡＭ１２０が×８モードである場合、２Ｍ個のビット（各々２つの物理バンクから１Ｍ個のビット）のデータがプリフェッチされてもよい。同様に、ＤＲＡＭ１２０が×８モードである場合、４Ｍ個のビットがプリフェッチされてもよい。一部の実施例において、Ｍは、３２ビットに等しい。別の実施例では、Ｍは、異なる値を有してもよい。
【００１８】
プリフェッチされるビットの数は、ＤＲＡＭ１２０のダイサイズに対応する。このことは、多くのメモリデバイスが「最悪の」ケースに適合する内部バスを備えるように設計されているためである。例えば、従来の×１６デバイスは、デバイスの全体にわたって送られる１２８ビット長の内部バスを備えている。デバイス幅が増加すれば、内部バスのサイズは、ますますメモリデバイスのダイサイズの重要なドライバになる。いくつかの実施例では、ダイサイズ問題は、複数の物理バンクから同時に複数のビットをプリフェッチすることによって解決される。各々のバンクは、内部バスに接続され、並行してアクセスすることにより、同じ内部バスにおいてより多くのビットを提供する。図２乃至図５において、スケーラブルなプリフェッチについて詳述する。
【００１９】
図２は、本発明の一実施例による×４モードのＤＲＡＭ（例えば、図１に示されるＤＲＡＭ１２０）のブロック図である。ＤＲＡＭ２００は、４つのバンク・グループ（２０２−２０８）として構成される１６個の物理バンク（例えば、０Ａ、０Ｂ、１Ａ等）
を有する。各々のバンク・グループは、４つのバンクを含む。例えば、バンク・グループ２０２はバンク０Ａ、２Ａ、１Ａ、及び３Ａを含む。各々のバンクはページサイズＮを有する。いくつかの実施例では、Ｎは、１／２Ｋである。別の実施例では、Ｎは、異なる値を有してもよい。Ｍ個のビットは、（例えば、アクセスされた物理バンクの各々から）内部的にプリフェッチされる。これによって、一部の実施例において、１．６乃至３．２のＧＴ／ｓの範囲の外部要件を満たす。図示の実施例では、例えば、３２ビットが、バンク０Ａからプリフェッチされ、かつＤＱパッド２１０に提供される。別の実施例で、Ｍは異なる値を有してもよい。いくつかの実施例では、内部コア周波数は、２００から４００のＭＨｚの範囲である。すなわち、内部周波数は外部の周波数の１／８であってもよい。これは、内部バスが×４デバイスの８倍広いからである。別の実施例では、内部周波数のレンジ、外部周波数のレンジ、及び／又は内外の周波数間の比率は、異なってもよい。
【００２０】
図３は、本発明の一実施例による、共通ダイアプローチを使用した×８デバイスのブロック図である。いくつかの実施例では、×８モードでの作動のとき、２つの物理バンクはＲＡＳに応答して（実質的に）同時にアクティベートされる。各々の物理バンクは、ページサイズＮを有してもよい。ホストから見ると、ＤＲＡＭ３００は、２Ｎの論理的ページサイズを有する。例えば、例示の実施例で、バンク０Ａ、及び０Ｂは、ＲＡＳに応答して（実質的に）同時に、アクティベートされる。したがって、ＤＲＡＭ３００は、４バンク・グループ（３０２−３０８）として構成される８つの論理的バンク（各々は２つの物理バンクからなる）を有する。いくつかの実施例では、Ｎは、１／２Ｋである。別の実施例では、Ｎは、異なる値を有してもよい。
【００２１】
Ｍ個のビットは、外部のバンド幅要件を満たすために、アクティベートされる物理バンクの各々から内部的にプリフェッチされる。図示の実施例では、例えば、３２ビットは、物理バンク０Ａ、及び０Ｂの各々からプリフェッチされる。これらのビットは、ＤＱパッド３１０Ａ、及び３１０Ｂに提供される。別の実施例で、Ｍが異なる値を有してもよい。いくつかの実施例では、内部コア頻度は、２００から４００のＭＨｚの範囲である。すなわち、内部周波数は外部の周波数の１／８であってもよい。これは、内部バスが、×４デバイスの８倍だけ幅が広いからである。別の実施例では、内部周波数のレンジ、外部の周波数のレンジ及び／又は内外の周波数間の比率は、異なってもよい。
【００２２】
図４は、本発明の一実施例による、共通ダイアプローチを使用した、×１６デバイスのブロック図である。いくつかの実施例では、×１６モードで作動するとき、４つの物理バンクがＲＡＳに応答して（実質的に）同時にアクティベートされる。各々の物理バンクは、ページサイズＮを有してもよい。ホストから見ると、ＤＲＡＭ４００は、４Ｎの論理的ページサイズを有する。例えば、例示の実施例で、バンク０Ａ、０Ｂ、０Ｃ、及び０Ｄは、ＲＡＳに応答して（実質的に）同時に、アクティベートされる。したがって、ＤＲＡＭ４００は、４バンク・グループ（４０２−４０８）で構成される（各々が４つの物理バンクからなる）４つの論理的バンクを有する。いくつかの実施例では、Ｎは、１／２Ｋである。別の実施例では、Ｎは、異なる値を有してもよい。Ｍ個のビットは、外部のバンド幅要件を満たすために、各々のアクティベートされる物理バンクから内部的にプリフェッチされる。図示の実施例では、例えば、３２ビットは、各々の物理バンク０Ａ、０Ｂ、０Ｃ、及び０Ｄからプリフェッチされる。これらのビットは、ＤＱパッド４１０Ａ−４１０Ｄに提供される。別の実施例で、Ｍが異なる値を有してもよい。
【００２３】
表１は、多くの異なるアーキテクチュア・オプションを示す。基準ラインは、１２８のビットを有するＤＤＲ３アーキテクチュアであるバスをプリフェッチする。表１に示したＤＲＡＭのダイサイズは、２Ｇｂｉｔデバイスのダイサイズである。表１において示されるオプションのダイサイズは、基準ラインのオプションと関連している。ダイサイズは、ＤＲＡＭプロセス技術によって異なり、ＤＲＡＭ密度は、相対的な数字だけで表される。
【００２４】
【表１】
0005479481.tif 000002
オプション６Ａは、図１乃至図４に示されている。オプション６Ａの付加的なダイサイズは、オプション５（ＤＤＲ３）と類似している。×４デバイスの場合、ページサイズを１／２Ｋに下げることは、追加的な行（column）デコーダによって、ほぼ３％増加する。一方、バンク・グループ当たりの内部的なプリフェッチを３２ビットに下げることは、ダイのサイズをほぼ３％減少させる。したがって、正味の効果は、ダイサイズであり、オプション５と（ほぼ）同様である。
【００２５】
いくつかの実施例では、デバイス幅が２倍になるごとに、バンクリソースの数は５０％減少する。例えば、×１６デバイスは、１６のバンクの代わりに４つのバンクを有してもよい。×１６デバイスが、単一のランクの構成で、かつ、エントリーレベルシステムにおいて典型的に用いられるため、バンクリソースの減少は重要な問題ではない。加えて、単一のランクシステムは、典型的に、全てのバンクの有効利用を妨げるｔＦＡＷ限界を有する。
【００２６】
オプション６Ｂは、オプション６Ａと関連するバンクリソースの減少に係る本発明の一実施例を示している。オプション６Ｂにおいて、物理バンクの数は、１６から３２に増加する。この３２のバンクは、各々４つのバンクをもつ８つのバンク・グループとして構成されてもよい。オプション６Ｂは、オプション６Ａと比較した場合、ダイサイズを（ほぼ）４％増加させる。
【００２７】
図５は、本発明の一実施例に基づいて、発明の特定の側面を示すフローである。ここにおいて、この方法は、デバイス幅が可変であり、プリフェッチ及びページサイズがスケーラブルであるメモリデバイスへのアクセス方法を提供する。方法ブロック５０２を参照する。メモリデバイス（例えば、図１において示されるＤＲＡＭ１０２）は、ホスト（例えばホスト１１０）から、ＲＡＳを受信する。
【００２８】
方法ブロック５０４を参照する。メモリデバイスは、一つ以上の物理バンクをアクティベートさせる。いくつかの実施例では、メモリデバイスは、２つ以上のデバイス幅の共通ダイを備えている。メモリデバイスの与えられたインスタンスのデバイス幅は、ヒューズ又は類似したメカニズムによって指定されてもよい。アクティベートされる物理バンクの数は、指定されたデバイス幅の少なくとも一部に基づく。例えば、ある実施例においては、一つの×４デバイスは、１つの物理バンクをアクティベートさせ、一つの×８デバイスは、２つの物理バンクをアクティベートさせ、かつ、×１６デバイスは、４つの物理バンクをアクティベートさせる。いくつかの実施例では、各々の物理バンクは、ページサイズＮに寄与する。したがって、×４デバイスは、ページサイズＮを有し得る。そして、×８デバイスは２Ｎの（論理）ページサイズを有し得る。同様に、×１６デバイスは、４Ｎの（論理的）ページサイズを有し得る。
【００２９】
方法ブロック５０６を参照する。データのＭ個のビットが、アクティベートされる各々の物理バンクからプリフェッチされる。例えば、実施例において、Ｍ個のビットが１つの×４デバイスに対して（１つの物理バンクから）プリフェッチされ、かつ、２Ｍ個のビットが１つの×８デバイスに対して（２つの物理バンクから）プリフェッチされる。同様に、４Ｍ個のビットは、１つの×１６デバイスに対して（４つの物理バンクから）プリフェッチされてもよい。
【００３０】
本発明の実施例の要素は、機械実行可能な命令を格納する機械読み取り可能な媒体として提供されてもよい。機械読み取り可能な媒体は、電子的な命令を記憶することに適しているフラッシュメモリ、光ディスク、ＣＤ−ＲＯＭ、（ＤＶＤ）ＲＯＭ、ランダムアクセスメモリ（ＲＡＭ）、ＥＰＲＯＭ、ＥＥＰＲＯＭ、磁気又は光学カード、伝搬メディア又は他の種類の機械で読み取ることができるメディアを含むが、これに限定されるものではない。本発明の実施例は、例えば、コンピュータ・プログラムが、データ信号を経由してリモートコンピュータ（例えばサーバ）から要求元コンピュータ（例えばクライアント）に転送され得る通信リンク（例えばモデム又はネットワークコネクション）を介して搬送波又は他の伝搬媒体を介してダウンロードされてもよい。
【００３１】
上述の説明において、特定の用語は、本発明の実施例を記載するために使用される。例えば、「ロジック」の語は、一つ以上の機能を実行するための、ハードウェア、ファームウェア、ソフトウェアを（又はそれのいかなる組合せをも）表す。例えば、「ハードウェア」の例は、集積回路、有限状態機械又は組合せロジックを含むが、これに限定されるものではない。集積回路は、プロセッサ（例えばマイクロプロセッサ、特定用途向け集積回路、デジタルシグナルプロセッサ、マイクロコントローラ、等）という形をとってもよい。
【００３２】
明細書の全体にわたって、「一実施例」又は「実施例」に対する参照は、実施例に対応して記載されている特定の特徴、構造又は特徴が本発明の少なくとも一つの実施例に含まれることを意味すると理解されなければならない。したがって、この明細書の様々な部分において、「実施例」又は「一実施例」又は「別の実施例」等の２つ以上の参照の全てが同じ実施例に必ずしも関連しているというわけではないことは、強調され、かつ理解されなければならない。さらにまた、本発明の一つ以上の実施例において適切に、特定の特徴、構造又は特徴が結合されてもよい。
【００３３】
同様に、上述の本発明の実施例の説明で、さまざまな特徴が場合によっては、単一の実施例（図）においてグループ化されると理解されなければならない。これは、複数の態様をより良く理解するための助けになるものである。しかしながら、各々の請求項において明確に定義されるクレームされた内容以上の特徴を必要とすると解釈されてはならない。むしろ、以下の請求項が示すように、発明の態様は、単一の前述の開示された実施例の全ての特徴より少ないものである。したがって、詳細な説明の後に記載される請求項は、この詳細な説明に含まれることとなる。
【図１】
0005479481.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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