(57)【特許請求の範囲】
【請求項１】
ゲート配線が第１の方向に複数に配置された画素部と、
外部入力端子部と、
を有する液晶表示装置であって、
前記画素部は、ゲート電極と、半導体膜と、前記ゲート電極と同層の配線と、前記ゲート電極及び前記配線上の絶縁膜と、前記絶縁膜上のソース・ドレイン電極と、前記ソース・ドレイン電極上の画素電極と、前記絶縁膜上の共通電極と、を有し、
前記外部入力端子部は、前記ゲート電極及び前記配線と同層の第５の導電膜と、前記ソース・ドレイン電極と同層の第６の導電膜と、前記画素電極と同層の第７の導電膜と、を有し、
前記第６の導電膜は、前記第５の導電膜と電気的に接続され、
前記第７の導電膜は、前記第６の導電膜と電気的に接続され、
前記第７の導電膜は、フレキシブルプリント配線板と電気的に接続され、
前記第７の導電膜は、前記第６の導電膜と重なる第１の領域を有し、
前記第７の導電膜は、前記フレキシブルプリント配線板と重なる第２の領域を有し、
前記第１の領域は、前記第２の領域と重なる領域を有し、
前記配線は、前記第１の方向と交差する方向に延在し、
前記共通電極は、前記配線と重なる領域を有し、
前記共通電極は、前記ゲート電極と重なる領域を有し、
前記画素電極と前記共通電極との電界によって液晶が制御されることを特徴とする液晶表示装置。
【請求項２】
ゲート配線が第１の方向に複数に配置された画素部と、
外部入力端子部と、
を有する液晶表示装置であって、
前記画素部は、ゲート電極と、半導体膜と、前記ゲート電極と同じ導電膜から形成された配線と、前記ゲート電極及び前記配線上の絶縁膜と、前記絶縁膜上のソース・ドレイン電極と、前記ソース・ドレイン電極上の画素電極と、前記絶縁膜上の共通電極と、を有し、
前記外部入力端子部は、前記ゲート電極及び前記配線と同層で同じ導電膜から形成された第５の導電膜と、前記ソース・ドレイン電極と同層で同じ導電膜から形成された第６の導電膜と、前記画素電極と同層で同じ導電膜から形成された第７の導電膜と、を有し、
前記第６の導電膜は、前記第５の導電膜と電気的に接続され、
前記第７の導電膜は、前記第６の導電膜と電気的に接続され、
前記第７の導電膜は、フレキシブルプリント配線板と電気的に接続され、
前記第７の導電膜は、前記第６の導電膜と重なる第１の領域を有し、
前記第７の導電膜は、前記フレキシブルプリント配線板と重なる第２の領域を有し、
前記第１の領域は、前記第２の領域と重なる領域を有し、
前記配線は、前記第１の方向と交差する方向に延在し、
前記共通電極は、前記配線と重なる領域を有し、
前記共通電極は、前記ゲート電極と重なる領域を有し、
前記画素電極と前記共通電極との電界によって液晶が制御されることを特徴とする液晶表示装置。
【請求項３】
ゲート配線が第１の方向に複数に配置された画素部と、
外部入力端子部と、
を有する液晶表示装置であって、
前記画素部は、ゲート電極と、半導体膜と、配線と、前記ゲート電極及び前記配線上の絶縁膜と、前記絶縁膜上のソース・ドレイン電極と、前記ソース・ドレイン電極上の画素電極と、前記絶縁膜上の共通電極と、を有し、
前記外部入力端子部は、第５の導電膜と、第６の導電膜と、第７の導電膜と、を有し、
前記ゲート電極と、前記配線と、前記第５の導電膜とは、同層の同じ導電膜をエッチング加工する工程を経て形成されたものであり、
前記ソース・ドレイン電極と、前記第６の導電膜とは、同層の同じ導電膜をエッチング加工する工程を経て形成されたものであり、
前記画素電極と、前記第７の導電膜とは、同層の同じ導電膜をエッチング加工する工程を経て形成されたものであり、
前記第６の導電膜は、前記第５の導電膜と電気的に接続され、
前記第７の導電膜は、前記第６の導電膜と電気的に接続され、
前記第７の導電膜は、フレキシブルプリント配線板と電気的に接続され、
前記第７の導電膜は、前記第６の導電膜と重なる第１の領域を有し、
前記第７の導電膜は、前記フレキシブルプリント配線板と重なる第２の領域を有し、
前記第１の領域は、前記第２の領域と重なる領域を有し、
前記配線は、前記第１の方向と交差する方向に延在し、
前記共通電極は、前記配線と重なる領域を有し、
前記共通電極は、前記ゲート電極と重なる領域を有し、
前記画素電極と前記共通電極との電界によって液晶が制御されることを特徴とする液晶表示装置。
【請求項４】
請求項１乃至３のいずれか一項に記載の前記液晶表示装置と前記フレキシブルプリント配線板を有し、
前記フレキシブルプリント配線板は、ベースフィルムと配線と、を有することを特徴とする表示モジュール。
【請求項５】
請求項１乃至３のいずれか一項に記載の前記液晶表示装置または請求項４に記載の表示モジュールと、操作スイッチ、バッテリー、またはスピーカーを有する電子機器。
【請求項６】
請求項５において、
前記電子機器は、パーソナルコンピュータ、ビデオカメラ、モバイルコンピュータ、ＤＶＤプレイヤー、デジタルカメラ、またはプロジェクターを有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装
置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置およ
びその様な電気光学装置を部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用
いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタは
ＩＣや電気光学装置のような電子デバイスに広く応用され、特に液晶表示装置のスイッチ
ング素子として開発が急がれている。
【０００４】
液晶表示装置において、高品位な画像を得るために、画素電極をマトリクス状に配置し
、画素電極の各々に接続するスイッチング素子としてＴＦＴを用いたアクティブマトリク
ス型液晶表示装置が注目を集めている。
【０００５】
アクティブマトリクス型液晶表示装置には大きく分けて透過型と反射型の二種類のタイ
プが知られている。
【０００６】
特に、反射型の液晶表示装置は、透過型の液晶表示装置と比較して、バックライトを使
用しないため、消費電力が少ないといった長所を有しており、モバイルコンピュータやビ
デオカメラ用の直視型表示ディスプレイとしての需要が高まっている。
【０００７】
なお、反射型の液晶表示装置は、液晶の光学変調作用を利用して、入射光が画素電極で
反射して装置外部に出力される状態と、入射光が装置外部に出力されない状態とを選択し
、明と暗の表示を行わせ、さらにそれらを組み合わせることで、画像表示を行うものであ
る。一般に反射型の液晶表示装置における画素電極は、アルミニウム等の光反射率の高い
金属材料からなり、薄膜トランジスタ等のスイッチング素子に電気的に接続している。
【０００８】
従来の反射型の液晶表示装置における画素構造を図２３に示す。図２３では、ゲート配
線（走査線）１１と容量配線１２の２本を線状形状にパターニング形成している。また、
ソース配線（信号線）１４を線状形状にパターニング形成している。また、ソース配線１
４は行方向に、ゲート配線１１は列方向にそれぞれ配置され、それぞれの配線同士を絶縁
するため、ゲート配線１１とソース配線１４との間には層間絶縁膜が設けられていた。ま
た、ソース配線１４とゲート配線１１は、一部交差しており、その交差部近傍に半導体層
１０を活性層としたＴＦＴが配置されていることが従来の特徴である。
【０００９】
また、従来では、ソース配線１４と同時に形成し、それぞれのソース配線間に画素電極
１５を形成することが知られている。この構造にした場合と、ソース配線と画素電極との
間を遮光膜（ブラックマトリクスとも呼ぶ）１３で遮光する必要があった。
【００１０】
また、従来では、遮光膜１３として、クロムなどで形成された金属膜を所望な形状にパ
ターニングしていた。従って、従来では遮光膜自体を形成するための工程及びマスクが増
加する結果となっていた。また、遮光膜１３で十分に遮光するためには、遮光膜１３と画
素電極との間に層間絶縁膜を設けて絶縁することが必要となっていた。同様に層間絶縁膜
の層数が増加すると、工程数が増えるためコスト上昇を招いていた。また、層間絶縁性を
確保する上で不利となっていた。
【００１１】
また、従来の他の構造として、ソース配線１１を覆って層間絶縁膜が設けられ、その上
に画素電極は形成される構造が知られている。しかしながら、この構造にした場合、層数
が増加して工程数が増えるため、コスト上昇を招いていた。
【００１２】
また、表示性能の面から画素には大きな保持容量を持たせるとともに、高開口率化が求
められている。各画素が高い開口率を持つことにより光利用効率が向上し、表示装置の省
電力化および小型化が達成できる。
【００１３】
近年、画素サイズの微細化が進み、より高精細な画像が求められている。画素サイズの
微細化は１つの画素に占めるＴＦＴ及び配線の形成面積が大きくなり画素開口率を低減さ
せている。
【００１４】
そこで、規定の画素サイズの中で各画素の高開口率を得るためには、画素の回路構成に
必要な回路要素を効率よくレイアウトすることが不可欠である。
【発明の概要】
【発明が解決しようとする課題】
【００１５】
以上のように、少ないマスク数で画素開口率の高い反射型液晶表示装置または透過型液
晶表示装置を実現するためには、従来にない全く新しい画素構成が求められている。
【００１６】
本発明は、そのような要求に答えるものであり、マスク数及び工程数を増加させること
なく、高い開口率を実現した画素構造を有する液晶表示装置を提供することを課題とする
。    
【課題を解決するための手段】
【００１７】
上述した従来技術の課題を解決するために以下の手段を講じた。
【００１８】
本発明は、ブラックマトリクスを用いることなく、ＴＦＴ及び画素間を遮光する画素構
造を特徴としている。ＴＦＴを遮光する手段の一つとして、ゲート電極とソース配線とを
第１絶縁膜上に形成し、第１絶縁膜とは異なる第２絶縁膜上に形成されたゲート配線で活
性層となる半導体層の大部分を覆うことを特徴としている。また、画素間を遮光する手段
の一つとして、画素電極をソース配線と重ねて配置することも特徴としている。さらに、
ＴＦＴを遮光する手段の一つとして、対向基板上に遮光膜としてカラーフィルタ（赤色の
カラーフィルタ、または赤色のカラーフィルタと青色のカラーフィルタの積層膜）を素子
基板のＴＦＴと重ねて配置することも特徴としている。
【００１９】
本明細書で開示する発明の構成は、
絶縁表面上にソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域との間
に挟まれるチャネル形成領域とを有する半導体層（第１の半導体層１７２）と、
前記半導体層（第１の半導体層１７２）上に第１絶縁膜と、
前記第１絶縁膜上に前記チャネル形成領域と重なる電極（ゲート電極を含む第１の電極
１３４）と、
前記第１絶縁膜上にソース配線と、  
前記電極（ゲート電極を含む第１の電極１３４）及び前記ソース配線を覆う第２絶縁膜
と、  
前記第２絶縁膜上に前記電極（ゲート電極を含む第１の電極１３４）と接続されたゲー
ト配線１６６とを有する半導体装置である。
【００２０】
また、本明細書で開示する発明の構成は、
絶縁表面上にソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域との間
に挟まれるチャネル形成領域とを有する半導体層（第１の半導体層１７２）と、
前記半導体層（第１の半導体層１７２）上に第１絶縁膜と、
前記第１絶縁膜上に前記チャネル形成領域と重なる電極（ゲート電極を含む第１の電極
１３４）と、
前記第１絶縁膜上にソース配線と、
前記電極及び前記ソース配線を覆う第２絶縁膜と、
前記第２絶縁膜上に前記電極と接続されたゲート配線と、
前記第２絶縁膜上に前記ソース配線及び前記半導体層（具体的にはソース領域またはド
レイン領域）と接続された接続電極１６５と、
前記第２絶縁膜上に前記半導体層（具体的にはドレイン領域またはドレイン領域）と接
続された画素電極１６７とを有する半導体装置である。
【００２１】
また、上記構成において、前記画素電極は、前記第２絶縁膜を間に挟んで前記ソース配
線と重なるように配置され、画素電極とソース配線との間の光漏れを遮る。
【００２２】
また、上記各構成において、前記半導体層（第１の半導体層１７２）は、前記第１絶縁
膜を間に挟んで前記ゲート配線と重なる領域を有することを特徴としている。
【００２３】
また、上記半導体層のうち、前記第１絶縁膜を間に挟んでゲート配線と重なる領域は、
チャネル形成領域、あるいは、前記チャネル形成領域と前記ドレイン領域との間に存在す
る領域、あるいは、前記チャネル形成領域と前記ソース領域との間に存在する領域を少な
くとも含むことを特徴としており、外部からの光から保護されている。
【００２４】
また、前記第１絶縁膜を間に挟んで一つの半導体層上に複数のゲート電極が存在するマ
ルチゲート構造の場合は、一つの半導体層に複数のチャネル形成領域が存在しており、あ
るチャネル形成領域とその他のチャネル形成領域との間に存在する領域と重なるように前
記ゲート配線を配置することが望ましい。
【００２５】
また、本発明は、マスク数の増加を抑えるために、前記第１絶縁膜上に前記電極及び前
記ソース配線が同一材料で形成され、前記第２絶縁膜上に前記画素電極、前記接続電極、
及び前記ゲート配線が同一材料で形成されたことを特徴としている。
【００２６】
また、上記各構成において、前記ゲート配線は、導電型を付与する不純物元素がドープ
されたｐｏｌｙ−Ｓｉ、Ｗ、ＷＳｉX、Ａｌ、Ｃｕ、Ｔａ、Ｃｒ、またはＭｏから選ばれ
た元素を主成分とする膜またはそれらの積層膜からなることを特徴としている。
【００２７】
また、上記各構成において、前記第１の電極と前記半導体層とを絶縁するための前記第
１絶縁膜はゲート絶縁膜である。
【００２８】
また、上記各構成において、ソース配線とゲート配線とを絶縁する前記第２絶縁膜は、
シリコンを主成分とする第１の絶縁層と、有機樹脂材料から成る第２の絶縁層とからなる
ことを特徴としている。
【００２９】
また、上記各構成において、前記画素電極を含む一つの画素は、前記第１絶縁膜を誘電
体として、前記画素電極に接続された半導体層（第２の半導体層１７３）と、隣りあう画
素のゲート配線に接続された電極（第２の電極１３５）とで保持容量を形成することを特
徴としている。また、この半導体層（第２の半導体層１７３）にはｐ型を付与する不純物
元素が添加されていることが好ましい。
【００３０】
また、他の発明の構成は、
絶縁表面上に形成された半導体層と、該半導体層上に形成された絶縁膜と、該絶縁膜上
に形成されたゲート電極とを含むＴＦＴを備えた半導体装置において、
前記ゲート電極は、端部がテーパー形状である第１の導電層を下層とし、前記第１の導
電層より狭い幅を有する第２の導電層を上層とし、
前記半導体層は、前記絶縁膜を間に挟んで前記第２の導電層と重なるチャネル形成領域
と、該チャネル形成領域と接して形成された第３の不純物領域と、該第３の不純物領域と
接して形成された第２の不純物領域と、該第２の不純物領域と接して形成された第１の不
純物領域とを含むことを特徴とする半導体装置である。
【００３１】
また、前記第１の導電層の側斜面が水平面となす角度（テーパー角とも言う）
は、前記第２の導電層の側斜面が水平面となす角度より小さい。また、本明細書中では便
宜上、テーパー角を有している側斜面をテーパー形状と呼び、テーパー形状を有している
部分をテーパー部と呼ぶ。
【００３２】
また、上記構成において、前記第３の不純物領域は、前記絶縁膜を間に挟んで前記第１
の導電層と重なることを特徴としている。この第３の不純物領域は、テーパー部を端部に
有する第１の導電層と、絶縁膜とを通過させて半導体層に不純物元素を添加するドーピン
グによって形成される。また、ドーピングにおいて、半導体層上に位置する材料層の膜厚
が厚くなればなるほどイオンの注入される深さが浅くなる。従って、テーパー形状となっ
ている導電層の膜厚による影響を受け、半導体層中に添加される不純物元素の濃度も変化
する。第１の導電層の膜厚が厚くなるに従って半導体層中の不純物濃度が低減し、薄くな
るにつれて濃度が増加する。
【００３３】
また、上記構成において、前記第１の不純物領域は、ソース領域またはドレイン領域で
あることを特徴としている。
【００３４】
また、上記構成において、前記絶縁膜のうち、前記第２の不純物領域と重なる領域はテ
ーパー形状である部分を含むことを特徴としている。この第２の不純物領域は、絶縁膜を
通過させて半導体層に不純物元素を添加するドーピングによって形成される。従って、絶
縁膜のうち、テーパー形状である部分の影響を受け、第２の不純物領域の不純物濃度の分
布も変化する。絶縁膜の膜厚が厚くなるに従って第２の不純物領域中の不純物濃度が低減
し、薄くなるにつれて濃度が増加する。なお、第２の不純物領域は第３の不純物領域と同
一のドーピングによって形成されるが、第１の導電層と重なっていないため、第２の不純
物領域の不純物濃度は、第３の不純物領域の不純物濃度より高い。また、チャネル長方向
における前記第２の不純物領域の幅は、前記第３の不純物領域の幅と同じ、或いは前記第
３の不純物領域の幅よりも広い。
【００３５】
また、上記構成において、前記ＴＦＴはｎチャネル型ＴＦＴ、あるいはｐチャネル型Ｔ
ＦＴであることを特徴としている。また、本発明においてはｎチャネル型ＴＦＴを用いて
画素ＴＦＴを形成する。また、これらのｎチャネル型ＴＦＴやｐチャネル型ＴＦＴを用い
たＣＭＯＳ回路を備えた駆動回路を形成する。
【００３６】
また、本明細書で開示する発明の構成は、
一対の基板と、前記一対の基板間に保持された液晶とを備えた液晶表示装置であって、  
前記一対の基板のうち、一方の基板には画素部と駆動回路とが設けられ、
前記画素部には、
絶縁表面上にソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域との
間に挟まれるチャネル形成領域とを有する半導体層と、
前記半導体層上に第１絶縁膜と、
前記第１絶縁膜上に前記チャネル形成領域と重なる電極と、
前記第１絶縁膜上にソース配線と、
前記電極及び前記ソース配線を覆う第２絶縁膜と、
前記第２絶縁膜上に前記電極と接続されたゲート配線と、
前記第２絶縁膜上に前記ソース配線及び前記半導体層と接続された接続電極１６５と、
前記第２絶縁膜上に前記半導体層と接続された画素電極１６７とを備え、
他方の基板には、前記第１の半導体層と重なるように赤色カラーフィルタと青色カラー
フィルタとが積層された遮光膜を有することを特徴とする半導体装置である。
【００３７】
また、上記構成において、前記第２の絶縁膜上にコモン配線を有し、基板面に平行な電
界が生じるように前記画素電極と前記コモン配線とが配置されたＩＰＳ方式の液晶表示装
置とすることができる。
【００３８】
また、本明細書で開示する他の発明の構成は、
ゲート配線１６６は、ゲート電極１３４と異なった絶縁膜上に形成されており、さらに
前記ゲート電極１３４とソース配線１３７が第１の絶縁膜上に形成され、前記ゲート配線
１６６と画素電極１６７は前記第１の絶縁膜とは異なる第２の絶縁膜上に形成されている
ことを特徴とする半導体装置である。
【００３９】
また、上記構成において、前記画素電極がＡｌまたはＡｇを主成分とする膜またはそれ
らの積層膜からなる反射型の液晶表示装置とすることができる。
【００４０】
また、上記構成において、前記半導体装置は、前記画素電極が透明導電膜からなる透過
型の液晶表示装置とすることができる。
【００４１】
また、上記構造を実現する作製工程における発明の構成は、
絶縁表面上に結晶質半導体膜からなる半導体層を形成する第１工程と、
前記半導体層上に第１絶縁膜を形成する第２工程と、
前記第１絶縁膜上に前記半導体層と重なる電極と、ソース配線とを形成する第３工程と
、
前記電極及び前記ソース配線を覆う第２絶縁膜を形成する第４工程と、
前記第２絶縁膜上に前記電極と接続し、且つ前記半導体層と重なるゲート配線と、前記
半導体層と前記ソース配線とを接続する接続電極と、前記ソース配線と重なる画素電極と
を形成する第５工程とを有することを特徴とする半導体装置の作製方法である。
【００４２】
また、上記構造を実現する作製工程における他の発明の構成は、
絶縁表面上に結晶質半導体膜からなる第１の半導体層１７２及び第２の半導体層１７３を
形成する第１工程と、
前記第１の半導体層及び前記第２の半導体層上に第１絶縁膜を形成する第２工程と、
前記第１絶縁膜上に前記第１の半導体層と重なる第１の電極１３４と、前記第２の半導
体層と重なる第２の電極１３５と、ソース配線１３７とを形成する第３工程と、
前記第１の電極１３４、前記第２の電極１３５、及び前記ソース配線１３７を覆う第２
絶縁膜を形成する第４工程と、
前記第２絶縁膜上に前記第１の電極１３４と接続し、且つ第１の半導体層と重なるゲー
ト配線１６６と、前記第１の半導体層と前記ソース配線とを接続する接続電極１６５と、
前記ソース配線と重なる画素電極１６７とを形成する第５工程とを有することを特徴とす
る半導体装置の作製方法である。
【００４３】
また、上記構成において、前記画素電極と接続された前記第２の半導体層は、隣りあう
画素のゲート配線と接続された前記第２の電極と重なっていることを特徴としている。
【発明の効果】
【００４４】
本発明によりマスク数及び工程数を増加させることなく、高い開口率を実現した画素構造
を有する液晶表示装置を実現することができる。
【図面の簡単な説明】
【００４５】
【図１】本発明の画素部上面図を示す図。（実施例１）
【図２】アクティブマトリクス基板の作製工程を示す図。（実施例１）
【図３】アクティブマトリクス基板の作製工程を示す図。（実施例１）
【図４】アクティブマトリクス基板の作製工程を示す図。（実施例１）
【図５】反射型液晶表示装置の断面構造図を示す図。（実施例２）
【図６】本発明の画素部上面図を示す図。（実施例１）
【図７】アクティブマトリクス基板の上面図及び断面図を示す図。（実施例３）
【図８】端子部の断面図を示す図。（実施例３）
【図９】透過型液晶表示装置の断面構造図を示す図。（実施例４）
【図１０】端子部の断面図を示す図。（実施例５）
【図１１】本発明のアクティブマトリクス基板の断面を示す図。（実施例６）
【図１２】本発明のアクティブマトリクス基板の断面を示す図。（実施例７）
【図１３】本発明の画素部上面図を示す図。（実施例８）
【図１４】本発明の画素部断面図を示す図。（実施例８）
【図１５】本発明の画素部上面図を示す図。（実施例１０）
【図１６】本発明の画素部断面図を示す図。（実施例１０）
【図１７】本発明の画素部上面図を示す図。（実施例１１）
【図１８】本発明の画素部断面図を示す図。（実施例１１）
【図１９】本発明の画素部断面図を示す図。（実施例１２）
【図２０】電子機器の一例を示す図。（実施例１３）
【図２１】電子機器の一例を示す図。（実施例１３）
【図２２】電子機器の一例を示す図。（実施例１３）
【図２３】従来例を示す図。
【図２４】アクティブマトリクス基板の作製工程の断面拡大図を示す図。（実施例１４）
【図２５】本発明の画素部上面図を示す図。（実施例４）
【発明を実施するための形態】
【００４６】
本発明の実施形態について、以下に説明する。
【００４７】
本発明の液晶表示装置は、基本的な構成として、互いに所定の間隙を間に挟んで接着し
た素子基板及び対向基板と、前記間隙に保持された電気光学物質（液晶材料等）とを備え
ている。
【００４８】
本発明の画素構造の具体例を図１に示す。ただし、ここでは反射型液晶表示装置の例を
示す。
【００４９】
素子基板は、図１に示すように、行方向に配置されたゲート配線１６６と、列方向に配
置されたソース配線１３７と、ゲート配線とソース配線の交差部近傍の画素ＴＦＴを有す
る画素部と、ｎチャネル型ＴＦＴやｐチャネル型ＴＦＴを有する駆動回路とを含む。
【００５０】
ただし、図１におけるゲート配線は、行方向に配置された島状の第１の電極１３４と接
続したものを指している。また、ゲート配線は第２絶縁膜上に接して設けられたものであ
る。一方、島状の第１の電極１３４は、ソース配線１３７と同様に第１絶縁膜（以下、ゲ
ート絶縁膜とも呼ぶ）上に接して形成されたものである。
【００５１】
また、接続電極１６５は画素電極１６７、１７５、およびゲート配線１６６と同様に第
２絶縁膜（以下、層間絶縁膜とも呼ぶ）上に形成されたものである。
【００５２】
本発明の画素構造とすることによって、ＴＦＴの活性層はゲート配線と重ねることが可
能となり、遮光することができる。
【００５３】
素子基板上のＴＦＴを遮光するため、第１の半導体層１７２のうち少なくともチャネル
形成領域は、ゲート配線１６６により遮光されるよう配置する。また、チャネル形成領域
以外にも、チャネル形成領域と前記ドレイン領域との間に存在する領域（ＬＤＤ領域、オ
フセット領域等）や、チャネル形成領域と前記ソース領域との間に存在する領域をゲート
配線１６６により遮光することが望ましい。
また、図１の構造はマルチゲート構造となっているため一つの半導体層には、複数のチャ
ネル形成領域が存在している。従って、あるチャネル形成領域とその他のチャネル形成領
域との間に存在する領域もゲート配線１６６によって遮光することが望ましい。
【００５４】
このゲート配線１６６は、ゲート電極となる第１の電極１３４が設けられた絶縁膜とは
異なる絶縁膜上に接して形成されている。また、図１における画素構造においては、この
第１の電極１３４はゲート絶縁膜を介して第１の半導体層と重なるゲート電極となるだけ
でなく、隣りあう画素の保持容量を構成する電極の一つとなる役目をも果たしている。
【００５５】
また、本発明の画素構造とすることによって、各画素間は、主に画素電極１６７の端部
をソース配線１３７と重ね、遮光することが可能となる。
【００５６】
また、画素電極１６７と接続電極１６５との間隙、画素電極１６７とゲート配線１６６
との間隙等は、対向基板に設けたカラーフィルタにより遮光する。なお、赤色のカラーフ
ィルタ、または赤色のカラーフィルタと青色のカラーフィルタの積層膜、または赤色のカ
ラーフィルタと青色のカラーフィルタと緑色のカラーフィルタの積層膜を所定の位置（素
子基板のＴＦＴの位置）にあわせてパターニングしたものを対向基板上に設ける。
【００５７】
このような構成とすることによって、素子基板のＴＦＴは、主にゲート配線１６６によ
り遮光され、さらに各画素の間隙は対向基板に設けられたカラーフィルタ（赤色のカラー
フィルタ、または赤色のカラーフィルタと青色のカラーフィルタの積層膜、または赤色の
カラーフィルタと青色のカラーフィルタと緑色のカラーフィルタの積層膜）により遮光す
ることができる。
【００５８】
また、画素電極１６７の保持容量は、第２の半導体層１７３を覆う絶縁膜を誘電体とし
、画素電極１６７と接続された第２の半導体層１７３と、第２の電極１３５とで形成して
いる。この時、第２の半導体層の一部にはｐ型を付与する不純物元素が添加されており、
第２の電極に電圧が印加された時、チャネル形成領域が形成されることによって保持容量
が形成される。さらに、第２の電極と画素電極とが重なっている箇所では、層間絶縁膜１
５７、１５８を誘電体として保持容量が形成される。なお、ここでは第２の電極を用いて
保持容量を形成しているが、特に限定されず、容量配線や容量電極を配置する画素構造と
してもよい。
【００５９】
また、図１に示す画素構造を有する画素部と駆動回路とを有する素子基板を形成するた
めに必要なマスク数は、５枚とすることができる。即ち、１枚目は、第１の半導体層１７
２及び第２の半導体層１７３をパターニングするマスク、２枚目は、第１の電極１３４、
第２の電極１３５、及びソース配線１３７をパターニングするマスク、３枚目は、駆動回
路のｐチャネル型ＴＦＴ及び保持容量を形成するためにｐ型を付与する不純物元素を添加
する際、ｎチャネル型ＴＦＴを覆うためのマスク、４枚目は、第１の半導体層と第２の半
導体層と第１の電極と第２の電極とにそれぞれ達するコンタクトホールを形成するマスク
、５枚目は、接続電極１６５、２０５、ゲート配線１６６、及び画素電極１６７、１７５
をパターニングするためのマスクである。
【００６０】
以上のように、図１に示す画素構造とした場合、少ないマスク数で画素開口率（約７８
％）の高い反射型液晶表示装置を実現することができる。
【００６１】
また、画素電極として透光性導電膜を用い、所望の形状にパターニングを行えば、１枚
マスクが増加するが、透過型液晶表示装置を作製することもできる。透過型とした場合に
も、少ないマスク数で画素開口率を約５６％とすることができる。
【００６２】
また、基板面と平行な電界が形成されるようにコモン配線と画素電極とを配置してＩＰ
Ｓ方式の透過型液晶表示装置を作製することもできる。
【００６３】
以上の構成でなる本発明について、以下に示す実施例でもってさらに詳細な説明を行う
こととする。
【実施例１】
【００６４】
本実施例では同一基板上に画素部と、画素部の周辺に設ける駆動回路のＴＦＴ（ｎチャ
ネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製する方法について詳細に説明する。
【００６５】
まず、図２（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラス
などに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガ
ラスからなる基板１００上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜
などの絶縁膜から成る下地膜１０１を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、
ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜１０２ａを１０〜２００nm（好ましくは
５０〜１００nm）形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン
膜１０１ｂを５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成する。
本実施例では下地膜１０１を２層構造として示したが、前記絶縁膜の単層膜または２層以
上積層させた構造として形成しても良い。
【００６６】
島状半導体層１０２〜１０６は、非晶質構造を有する半導体膜をレーザー結晶化法や公
知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層１０２〜
１０６の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）
の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシ
リコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【００６７】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型の
エキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。これらのレーザーを用
いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体
膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、
エキシマレーザーを用いる場合はパルス発振周波数３０Ｈｚとし、レーザーエネルギー密
度を１００〜４００mJ/cm2(代表的には２００〜３００mJ/cm2)とする。また、ＹＡＧレー
ザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０ｋＨｚとし、レー
ザーエネルギー密度を３００〜６００mJ/cm2(代表的には３５０〜５００mJ/cm2)とすると
良い。
そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全
面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０
〜９８％として行う。
【００６８】
次いで、島状半導体層１０２〜１０６を覆うゲート絶縁膜１０７を形成する。
ゲート絶縁膜１０７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎ
ｍとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０ｎｍの厚さで酸化窒化
シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定され
るものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例
えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Ort
hosilicate）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周
波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。
このようにして作製される酸化シリコン膜は、その後４００〜５００℃の熱アニールによ
りゲート絶縁膜として良好な特性を得ることができる。
【００６９】
そして、ゲート絶縁膜１０７上にゲート電極を形成するための第１の導電膜１０８と第
２の導電膜１０９とを形成する。本実施例では、第１の導電膜１０８をＴａＮで５０〜１
００ｎｍの厚さに形成し、第２の導電膜をＷで１００〜３００ｎｍの厚さに形成する。
【００７０】
ＴａＮ膜はスパッタ法で形成し、Ｔａのターゲットを窒素を含む雰囲気内でスパッタす
る。Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６
フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。いずれにし
てもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０
μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図る
ことができるが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化
する。このことより、スパッタ法による場合、純度９９．９９９９％または９９．９９％
のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮
してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができる。
【００７１】
なお、本実施例では、第１の導電膜１０８をＴａＮ、第２の導電膜１０９をＷとしたが
、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、また
は前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等
の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。
本実施例以外の他の組み合わせの一例は、第１の導電膜をタンタル（Ｔａ）で形成し、第
２の導電膜をＷとする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第
２の導電膜をＡｌとする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、
第２の導電膜をＣｕとする組み合わせで形成することが好ましい。
【００７２】
次に、レジストによるマスク１１０〜１１６を形成し、電極及び配線を形成するための
第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導
結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2を混合し、１Pa
の圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成し
て行う。基板側（試料ステージ）にも１００WのＲＦ（13.56MHz）電力を投入し、実質的
に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜及びＴａＮ膜
とも同程度にエッチングされる。
【００７３】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより
、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテ
ーパー形状となる。テーパー部の角度は１５〜４５°となる。
ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合
でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜
４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が
露出した面は２０〜５０nm程度エッチングされることになる。こうして、第１のエッチン
グ処理により第１の導電層と第２の導電層から成る第１の形状の導電層１１８〜１２４（
第１の導電層１１８ａ〜１２４ａと第２の導電層１１８ｂ〜１２４ｂ）を形成する。１１
７はゲート絶縁膜であり、第１の形状の導電層１１８〜１２４で覆われない領域は２０〜
５０nm程度エッチングされ薄くなった領域が形成される。
【００７４】
また、本実施例では１回のエッチングにより第１の形状の導電層１１８〜１２４を形成
したが、複数のエッチングによって形成してもよいことは言うまでもない。
【００７５】
そして、第１のドーピング処理を行いｎ型を付与する不純物元素を添加する。
（図２（Ｂ））ドーピングの方法はイオンドープ法若しくはイオン注入法で行えば良い。
イオンドープ法の条件はドーズ量を１×１０13〜５×１０14atoms/cm2とし、加速電圧を
６０〜１００ｋｅＶとして行う。ｎ型を付与する不純物元素として１５族に属する元素、
典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。こ
の場合、導電層１１８〜１２２がｎ型を付与する不純物元素に対するマスクとなり、自己
整合的に第１の不純物領域１２５〜１２９が形成される。第１の不純物領域１２５〜１２
９には１×１０20〜１×１０21atomic/cm3の濃度範囲でｎ型を付与する不純物元素を添加
する。
【００７６】
次に、図２（Ｃ）に示すように第２のエッチング処理を行う。同様にＩＣＰエッチング
法を用い、エッチングガスにＣＦ4とＣｌ2とＯ2を混合して、１Paの圧力でコイル型の電
極に５００ＷのＲＦ電力(13.56MHz)を供給し、プラズマを生成して行う。基板側（試料ス
テージ）には５０WのＲＦ（13.56MHz）電力を投入し、第１のエッチング処理に比べ低い
自己バイアス電圧を印加する。このような条件によりＷ膜を異方性エッチングし、かつ、
それより遅いエッチング速度で第１の導電層であるＴａＮを異方性エッチングして第２の
形状の導電層１３１〜１３７（第１の導電層１３１ａ〜１３７ａと第２の導電層１３１ｂ
〜１３７ｂ）を形成する。１３０はゲート絶縁膜であり、第２の形状の導電層１３１〜１
３７で覆われない領域はさらに２０〜５０nm程度エッチングされ薄くなった領域が形成さ
れる。
【００７７】
また、本実施例では１回のエッチングにより図２（Ｃ）に示した第２の形状の導電層１
３１〜１３７を形成したが、複数のエッチングによって形成してもよいことは言うまでも
ない。例えば、ＣＦ4とＣｌ2の混合ガスによるエッチングを行った後、ＣＦ4とＣｌ2とＯ
2の混合ガスによるエッチングを行ってもよい。
【００７８】
Ｗ膜やＴａＮ膜のＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカ
ルまたはイオン種と反応生成物の蒸気圧から推測することができる。ＷとＴａＮのフッ化
物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6が極端に高く、その他のＷ
Ｃｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、ＣＦ4とＣｌ2の混合ガスではＷ膜
及びＴａＮ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加するとＣ
Ｆ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その
結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａＮはＦが増
大しても相対的にエッチング速度の増加は少ない。また、ＴａＮはＷに比較して酸化され
やすいので、Ｏ2を添加することでＴａＮの表面が多少酸化される。ＴａＮの酸化物はフ
ッ素や塩素と反応しないためさらにＴａＮ膜のエッチング速度は低下する。従って、Ｗ膜
とＴａＮ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ
Ｎ膜よりも大きくすることが可能となる。
【００７９】
そして、図３（Ａ）に示すように第２のドーピング処理を行う。この場合、第１のドー
ピング処理よりもドーズ量を下げて高い加速電圧の条件としてｎ型を付与する不純物元素
をドーピングする。例えば、加速電圧を７０〜１２０ｋｅＶとし、１×１０13/cm2のドー
ズ量で行い、図２（Ｂ）で島状半導体層に形成された第１の不純物領域の内側に新たな不
純物領域を形成する。ドーピングは、第２の形状の導電層１３１ｂ〜１３５ｂを不純物元
素に対するマスクとして用い、第１の導電層１３１ａ〜１３５ａの下側の領域にも不純物
元素が添加されるようにドーピングする。こうして、第１の導電層１３１ａ〜１３５ａと
重なる第３の不純物領域１４３〜１４７と、第１の不純物領域と第３の不純物領域との間
の第２の不純物領域１３８〜１４２とを形成する。ｎ型を付与する不純物元素は、第２の
不純物領域で１×１０17〜１×１０19atoms/cm3の濃度となるようにし、第３の不純物領
域で１×１０16〜１×１０18atoms/cm3の濃度となるようにする。
【００８０】
また、ここでは、レジストマスクをそのままの状態としたまま、第２のドーピング処理
を行った例を示したが、レジストマスクを除去した後、第２のドーピング処理を行っても
よい。
【００８１】
そして、図３（Ｂ）に示すように、ｐチャネル型ＴＦＴを形成する島状半導体層１０４
に一導電型とは逆の導電型の不純物元素が添加された第４の不純物領域１５１〜１５６を
形成する。第２の導電層１３２、１３５を不純物元素に対するマスクとして用い、自己整
合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する島状半導体層１
０３、１０５、１０６はレジストマスク１４８〜１５０で全面を被覆しておく。不純物領
域１５１〜１５６にはそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ2Ｈ6
）を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度を２×１０
20〜２×１０21atoms/cm3となるようにする。実際には、第４の不純物領域に含まれるボ
ロンは、第２のドーピング処理と同様に半導体層上に位置するテーパー形状となっている
導電層や絶縁膜の膜厚による影響を受け、第４の不純物領域中に添加される不純物元素の
濃度は変化している。
【００８２】
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と
重なる第２の導電層１３１〜１３４がゲート電極として機能する。また、１３７はソース
配線、１３４は、一部がゲート電極としての機能を果たす第１の電極、１３５は保持容量
を形成するための第２の電極として機能する。
【００８３】
こうして導電型の制御を目的として図３（Ｃ）に示すように、それぞれの島状半導体層
に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用
いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニ
ール法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１ｐｐｍ以下
、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜
５５０℃で行うものであり、本実施例では５００℃で４時間の熱処理を行う。ただし、１
３１〜１３７に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（
シリコンを主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化を行うことが
好ましい。
【００８４】
この活性化工程後での画素部における上面図を図６に示す。なお、図１〜図５に対応す
る部分には同じ符号を用いている。図３中の鎖線Ｃ−Ｃ’は図６中の鎖線Ｃ―Ｃ’で切断
した断面図に対応している。また、図３中の鎖線Ｄ−Ｄ’は図６中の鎖線Ｄ―Ｄ’で切断
した断面図に対応している。
【００８５】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜５５０℃で１〜１２時間の熱
処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素に
より半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プ
ラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００８６】
また、活性化処理としてレーザーアニール法を用いる場合は、窒化珪素膜または窒化酸
化珪素膜からなる保護膜を形成し、上記水素化を行った後、ＹＡＧレーザー等のレーザー
光を照射すればよい。
【００８７】
次いで、第１の層間絶縁膜１５７を酸化窒化シリコン膜から１００〜２００ｎｍの厚さ
で形成する。次いで、第１の層間絶縁膜１５７上に有機絶縁物材料から成る第２の層間絶
縁膜１５８を形成する。次いで、コンタクトホールを形成するためのエッチング工程を行
う。
【００８８】
そして、駆動回路４０６において島状半導体層のソース領域とコンタクトを形成するソ
ース配線１５９〜１６１、ドレイン領域とコンタクトを形成するドレイン配線１６２〜１
６４を形成する。また、画素部４０７においては、画素電極１６７、ゲート配線１６６、
接続電極１６５を形成する。（図４）この接続電極１６５によりソース配線１３７は、画
素ＴＦＴ４０４と電気的な接続が形成される。また、ゲート配線１６６は、第１の電極と
電気的な接続が形成される。また、画素電極１６７は、画素ＴＦＴの活性層に相当する島
状半導体層（図１中における第１の半導体層１７２に相当）及び保持容量を形成する島状
半導体層（図１中における第２の半導体層１７３に相当）とそれぞれ電気的な接続が形成
される。
【００８９】
以上の様にして、ｎチャネル型ＴＦＴ４０１、ｐチャネル型ＴＦＴ４０２、ｎチャネル
型ＴＦＴ４０３を有する駆動回路４０６と、画素ＴＦＴ４０４、保持容量４０５とを有す
る画素部４０７を同一基板上に形成することができる。本明細書中ではこのような基板を
便宜上アクティブマトリクス基板と呼ぶ。
【００９０】
駆動回路４０６のｎチャネル型ＴＦＴ４０１はチャネル形成領域１６８、ゲート電極を
形成する第２の導電層１３１と重なる第３の不純物領域１４３（ＧＯＬＤ領域）、ゲート
電極の外側に形成される第２の不純物領域１３８（ＬＤＤ領域）とソース領域またはドレ
イン領域として機能する第１の不純物領域１２５を有している。ｐチャネル型ＴＦＴ４０
２にはチャネル形成領域１６９、ゲート電極を形成する第２の導電層１３２と重なる第４
の不純物領域１５３、ゲート電極の外側に形成される第４の不純物領域１５２、ソース領
域またはドレイン領域として機能する第４の不純物領域１５１を有している。ｎチャネル
型ＴＦＴ４０３にはチャネル形成領域１７０、ゲート電極を形成する第２の導電層１３３
と重なる第３の不純物領域１４５（ＧＯＬＤ領域）、ゲート電極の外側に形成される第２
の不純物領域１４０（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１
の不純物領域１２７を有している。
【００９１】
画素部の画素ＴＦＴ４０４にはチャネル形成領域１７１、ゲート電極を形成する第２の
導電層１３４と重なる第３の不純物領域１４６（ＧＯＬＤ領域）、ゲート電極の外側に形
成される第２の不純物領域１４１（ＬＤＤ領域）とソース領域またはドレイン領域として
機能する第１の不純物領域１２８を有している。また、保持容量４０５の一方の電極とし
て機能する半導体層には第４の不純物領域と同じ濃度で、それぞれｐ型を付与する不純物
元素が添加されており、第１の電極１３５とその間の絶縁層（ゲート絶縁膜と同じ層）と
で保持容量を形成している。また、ゲート電極としても機能する第２の電極を保持容量４
０５の一方の電極としたため、半導体層にはｐ型を付与する不純物元素が添加されている
。対角４インチ以下の画面が小さい場合には、小さい保持容量でも十分であり開口率が重
視されるため、本実施例の容量構成とすることが好ましい。一方、大面積の画面が必要と
される場合には、保持容量が比較的大きくとれる図１３に示す画素構造とすることが望ま
しい。
【００９２】
本実施例で作製するアクティブマトリクス基板の画素部の上面図を図１に示す。なお、
図２〜図６に対応する部分には同じ符号を用いている。図１中の鎖線Ａ−Ａ’は図４中の
鎖線Ａ―Ａ’で切断した断面図に対応している。また、図１中の鎖線Ｂ−Ｂ’は図６中の
鎖線Ｂ―Ｂ’で切断した断面図に対応している。
【００９３】
このように、本実施例の画素構造を有するアクティブマトリクス基板は、一部がゲート
電極の機能を果たす第１の電極１３４とゲート配線１６６とを異なる層に形成し、ゲート
配線１６６で半導体層を遮光することを特徴としている。
【００９４】
また、本実施例の画素構造は、ブラックマトリクスを用いることなく、画素電極間の隙
間が遮光されるように、画素電極の端部をソース配線と重なるように配置する。
【００９５】
上述の画素構造とすることにより大きな面積を有する画素電極を配置でき、開口率を向
上させることができる。
【００９６】
また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォト
マスクの数を５枚（島状半導体層パターンマスク、第１配線パターンマスク（第１の電極
１３４、第２の電極１３５、ソース配線１３７を含む）、ｐ型ＴＦＴのソース領域及びド
レイン領域形成のパターンマスク、コンタクトホールのパターンマスク、第２配線パター
ンマスク（画素電極１６７、接続電極１６５、ゲート配線１６６を含む）とすることがで
きる。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することが
できる。
【００９７】
また、本実施例では、ゲート電極とソース配線を同時に形成する例を示したが、マスク
を１枚増やし、さらにゲート電極と第１の電極を別の工程で形成してもよい。即ち、まず
、半導体層と重なりゲート電極となる部分だけを形成し、順次ｎ型またはｐ型の不純物元
素を添加し、活性化を行った後、ゲート電極と重ねて第１の電極を形成する。この際、コ
ンタクトホールの形成を行うことなく、単なる重ね合わせでゲート電極と第１の電極との
コンタクトを形成する。また、第１の電極と同時にソース配線を形成する。こうすること
によって第１の電極及びソース配線の材料として低抵抗なアルミニウムや銅を用いること
が可能となる。    
【実施例２】
【００９８】
本実施例では、実施例１で作製したアクティブマトリクス基板から、アクティブマトリ
クス型液晶表示装置を作製する工程を以下に説明する。説明には図５を用いる。
【００９９】
まず、実施例１に従い、図４の状態のアクティブマトリクス基板を得た後、図４のアク
ティブマトリクス基板上に配向膜５６７を形成しラビング処理を行う。
【０１００】
一方、対向基板５６９を用意する。対向基板５６９にはカラーフィルタ５７０、５７１
、オーバーコート層５７３を形成する。カラーフィルタはＴＦＴの上方で赤色のカラーフ
ィルタ５７０と青色のカラーフィルタ５７１とを重ねて形成し遮光膜を兼ねる構成とする
。実施例１の基板を用いた場合、少なくともＴＦＴと、接続電極と画素電極との間を遮光
する必要があるため、それらの位置を遮光するように赤色のカラーフィルタと青色のカラ
ーフィルタを重ねて配置することが好ましい。
【０１０１】
また、接続電極１６５に合わせて赤色のカラーフィルタ５７０、青色のカラーフィルタ
５７１、緑色のカラーフィルタ５７２とを重ね合わせてスペーサを形成する。各色のカラ
ーフィルタはアクリル樹脂に顔料を混合したもので１〜３μmの厚さで形成する。これは
感光性材料を用い、マスクを用いて所定のパターンに形成することができる。スペーサの
高さはオーバーコート層の厚さ１〜４μmを考慮することにより２〜７μm、好ましくは４
〜６μmとすることができ、この高さによりアクティブマトリクス基板と対向基板とを貼
り合わせた時のギャップを形成する。オーバーコート層は光硬化型または熱硬化型の有機
樹脂材料で形成し、例えば、ポリイミドやアクリル樹脂などを用いる。
【０１０２】
スペーサの配置は任意に決定すれば良いが、例えば図５で示すように接続電極上に位置
が合うように対向基板に配置すると良い。また、駆動回路のＴＦＴ上にその位置を合わせ
てスペーサを対向基板上に配置してもよい。このスペーサは駆動回路部の全面に渡って配
置しても良いし、ソース線およびドレイン線を覆うようにして配置しても良い。
【０１０３】
オーバーコート層５７３を形成した後、対向電極５７６をパターニング形成し、配向膜
５７４を形成した後、ラビング処理を行う。
【０１０４】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシー
ル剤５６８で貼り合わせる。シール剤５６８にはフィラーが混入されていて、このフィラ
ーとスペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基
板の間に液晶材料を注入し、封止剤（図示せず）によって完全に封止する。液晶材料には
公知の液晶材料を用いれば良い。このようにして図５に示すアクティブマトリクス型液晶
表示装置が完成する。
【実施例３】
【０１０５】
実施例２を用いて得られたアクティブマトリクス型液晶表示装置（図５）の構成を図７の
上面図を用いて説明する。なお、図５と対応する部分には同じ符号を用いた。
【０１０６】
図７（Ａ）で示す上面図は、画素部、駆動回路、ＦＰＣ（フレキシブルプリント配線板
：Flexible Printed Circuit）を貼り付ける外部入力端子２０３、外部入力端子と各回路
の入力部までを接続する配線２０４などが形成されたアクティブマトリクス基板２０１と
、カラーフィルタなどが形成された対向基板２０２とがシール材５６８を間に挟んで貼り
合わされている。
【０１０７】
ゲート配線側駆動回路２０５とソース配線側駆動回路２０６の上面には対向基板側に赤
色カラーフィルタまたは赤色と青色のカラーフィルタを積層させた遮光膜２０７が形成さ
れている。また、画素部４０７上の対向基板側に形成されたカラーフィルタ２０８は赤色
（Ｒ）、緑色（Ｇ）、青色（Ｂ）の各色のカラーフィルタが各画素に対応して設けられて
いる。実際の表示に際しては、赤色（Ｒ）のカラーフィルタ、緑色（Ｇ）のカラーフィル
タ、青色（Ｂ）のカラーフィルタの３色でカラー表示を形成するが、これら各色のカラー
フィルタの配列は任意なものとする。
【０１０８】
図８（Ａ）は図７（Ａ）で示す外部入力端子２０３のＦ−Ｆ'線に対する断面図を示し
ている。外部入力端子はアクティブマトリクス基板側に形成され、層間容量や配線抵抗を
低減し、断線による不良を防止するために画素電極と同じ層で形成される配線２０９によ
って層間絶縁膜１５８を間に挟んでゲート配線と同じ層で形成される配線２１１と接続す
る。
【０１０９】
また、外部入力端子にはベースフィルム２１２と配線２１３から成るＦＰＣが異方性導
電性樹脂２１４で貼り合わされている。さらに補強板２１５で機械的強度を高めている。
【０１１０】
図８（Ｂ）はその詳細図を示し、図８（Ａ）で示す外部入力端子の断面図を示している
。アクティブマトリクス基板側に設けられる外部入力端子が第１の電極及びソース配線と
同じ層で形成される配線２１１と、画素電極と同じ層で形成される配線２０９とから形成
されている。勿論、これは端子部の構成を示す一例であり、どちらか一方の配線のみで形
成しても良い。例えば、第１の電極及びソース配線と同じ層で形成される配線２１１で形
成する場合にはその上に形成されている層間絶縁膜を除去する必要がある。画素電極と同
じ層で形成される配線２０９は、Ｔｉ膜２０９ａ、Ａｌ膜２０９ｂ、Ｓｎ膜２０９ｃの３
層構造で形成されている。ＦＰＣはベースフィルム２１２と配線２１３から形成され、こ
の配線２１３と画素電極と同じ層で形成される配線２０９とは、熱硬化型の接着剤２１４
とその中に分散している導電性粒子２１６とから成る異方性導電性接着剤で貼り合わされ
、電気的な接続構造を形成している。
【０１１１】
一方、図７（Ｂ）は図７（Ａ）で示す外部入力端子２０３のＥ−Ｅ'線に対する断面図
を示している。導電性粒子２１６の外径は配線２０９のピッチよりも小さいので、接着剤
２１４中に分散する量を適当なものとすると隣接する配線と短絡することなく対応するＦ
ＰＣ側の配線と電気的な接続を形成することができる。
【０１１２】
以上のようにして作製されるアクティブマトリクス型の液晶表示装置は各種電子機器の
表示部として用いることができる。    
【実施例４】
【０１１３】
実施例１で作製したアクティブマトリクス基板は、そのまま反射型の表示装置に適用する
ことができる。一方、透過型の液晶表示装置とする場合には画素部の各画素に設ける画素
電極を透明電極で形成すれば良い。本実施例では透過型の液晶表示装置に対応するアクテ
ィブマトリクス基板の作製方法について図９を用いて説明する。
【０１１４】
アクティブマトリクス基板は半導体層に達するコンタクトホール形成まで実施例１に従
って作製する。次いで、ソース配線１３７とソース領域を接続する接続電極１６５と、ゲ
ート配線３００と、ドレイン電極と画素電極を接続する接続電極３０１を形成する。（図
９（Ａ））これらの電極や配線は導電性の金属膜をスパッタ法や真空蒸着法で形成した後
、パターニングする。接続電極３０１を例としてこの構成を図９（Ｂ）で詳細に説明する
と、Ｔｉ膜３０１ａを５０〜１５０ｎｍの厚さで形成し、島状半導体層のソースまたはド
レイン領域を形成する半導体膜とコンタクトを形成する。そのＴｉ膜３０１ａ上に重ねて
Ａｌ膜３０１ｂを３００〜４００ｎｍの厚さで形成し、さらにＴｉ膜３０１ｃまたは窒化
チタン（ＴｉＮ）膜を１００〜２００ｎｍの厚さで形成して３層構造とする。その後、透
明導電膜を全面に形成し、フォトマスクを用いたパターニング処理およびエッチング処理
により画素電極３０３を形成する。画素電極３０３は、有機樹脂材料から成る第２の層間
絶縁膜上に形成され、コンタクトホールを介さずに画素ＴＦＴ４０４の接続電極３０１と
重なる部分を設け電気的な接続を形成している。
【０１１５】
また、最初に第２の層間絶縁膜上に透明導電膜を形成し、パターニング処理およびエッ
チング処理をして画素電極を形成した後、接続電極を画素電極に接して一部積層させてコ
ンタクトホールを介さずに接続部を形成してもよい。
【０１１６】
透明導電膜の材料は、酸化インジウム（Ｉｎ2Ｏ3）や酸化インジウム酸化スズ合金（Ｉ
ｎ2Ｏ3―ＳｎＯ2；ＩＴＯ）などをスパッタ法や真空蒸着法などを用いて形成して用いる
ことができる。このような材料のエッチング処理は塩酸系の溶液により行う。また、ＩＴ
Ｏのエッチングは残渣が発生しやすいので、エッチング加工性を改善するために酸化イン
ジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）を用いても良い。酸化インジウム酸化亜鉛合金
は表面平滑性に優れ、ＩＴＯに対して熱安定性にも優れているので、接続電極３０１の端
面で、Ａｌ膜３０１ｂが画素電極３０３と接触して腐蝕反応をすることを防止できる。同
様に、酸化亜鉛（ＺｎＯ）も適した材料であり、さらに可視光の透過率や導電率を高める
ためにガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）などを用いることができる
。
【０１１７】
また、図２５に画素の上面図を示す。図２５に示した画素の開口率は約５６％である。
なお、図９に対応する部分には同じ符号を用いた。
【０１１８】
また、透過型の液晶表示装置の端子部の断面図を図９（Ｃ）に示した。アクティブマト
リクス基板側に設けられる外部入力端子が第１の電極及びソース配線と同じ層で形成され
る配線３１１と、画素電極と同じ層で形成される配線３０９とから形成されている。勿論
、これは端子部の構成を示す一例であり、どちらか一方の配線のみで形成しても良い。例
えば、第１の電極及びソース配線と同じ層で形成される配線３１１で形成する場合にはそ
の上に形成されている層間絶縁膜を除去する必要がある。
【０１１９】
また、画素電極と同じ層で形成される配線３０９は、Ｔｉ膜３０９ａ、Ａｌ膜３０９ｂ、
Ｔｉ膜３０９ｃの３層構造で形成されている。この配線３０９を形成した後、Ａｌが露呈
している箇所に酸化物を形成する処理を行うことで、Ａｌ膜２５６ｂが画素電極２５７と
接触して腐蝕反応をすることを防止できる。
【０１２０】
また、ＦＰＣはベースフィルム３１２と配線３１３から形成され、この配線３１３と画
素電極と同じ層で形成される配線３０９とは、熱硬化型の接着剤３１４とその中に分散し
ている導電性粒子３１６とから成る異方性導電性接着剤で貼り合わされ、電気的な接続構
造を形成している。
【０１２１】
以上のように、実施例１では反射型の液晶表示装置を作製できるアクティブマトリクス
基板を５枚のフォトマスクにより作製したが、さらに１枚のフォトマスクの追加（合計６
枚）で、透過型の液晶表示装置に対応したアクティブマトリクス基板を完成させることが
できる。本実施例では、実施例１と同様な工程として説明したが、このような構成は実施
例２に適用することができる。    
【実施例５】
【０１２２】
本実施例では、第２配線としてＡｇとＡｌの積層構造を用いた例を図１０に示す。なお
、本実施例は実施例１とは、第２配線パターン以外の構成が同一である。ここでは実施例
１と異なる点について述べる。
【０１２３】
本実施例では、引き出し電極６０９として反射率の高いＡｇを含む積層構造を用いた。
この引き出し電極６０９は、ここでは図示しない画素電極、接続電極、ゲート配線と同時
に作製される。６０９ａはＡｌからなる抵抗率の低い導電層、６０９ｂはＡｇを主成分と
する反射率の高い導電層である。このような組み合わせとすることにより反射率が高く、
且つ配線抵抗の低いアクティブマトリクス基板を実現できる。
【０１２４】
なお、本実施例は実施例１乃至４のいずれか一と自由に組み合わせることができる。  
【実施例６】
【０１２５】
本実施例では、実施例１とはアクティブマトリクス基板のＴＦＴ構造が異なる他の例を図
１１を用いて説明する。
【０１２６】
図１１に示すアクティブマトリクス基板は、第１のｐチャネル型ＴＦＴ８５０と第２の
ｎチャネル型ＴＦＴ８５１を有するロジック回路部８５５と第２のｎチャネル型ＴＦＴ８
５２から成るサンプリング回路部８５６とを有する駆動回路８５７と、画素ＴＦＴ８５３
と保持容量８５４を有する画素部８５８とが形成されている。駆動回路８５７のロジック
回路部８５５のＴＦＴはシフトレジスタ回路やバッファ回路などを形成し、サンプリング
回路部８５６のＴＦＴは基本的にはアナログスイッチで形成する。
【０１２７】
これらのＴＦＴは基板８０１に形成した下地膜８０２上の島状半導体層８０３〜８０６
にチャネル形成領域やソース領域、ドレイン領域及びＬＤＤ領域などを設けて形成する。
下地膜や島状半導体層は実施例１と同様にして形成する。ゲート絶縁膜８０８上に形成す
るゲート電極８０９〜８１２は端部がテーパー形状となるように形成することに特徴があ
り、この部分を利用してＬＤＤ領域を形成している。このようなテーパー形状は実施例１
と同様に、ＩＣＰエッチング装置を用いたＷ膜の異方性エッチング技術により形成するこ
とができる。また、ソース配線８１３、第２の電極（容量電極）８１５もテーパー形状と
なる。
【０１２８】
テーパー形状の部分を利用して形成されるＬＤＤ領域はｎチャネル型ＴＦＴの信頼性を
向上させるために設け、これによりホットキャリア効果によるオン電流の劣化を防止する
。このＬＤＤ領域はイオンドープ法により当該不純物元素のイオンを電界で加速して、ゲ
ート電極の端部及び該端部の近傍におけるゲート絶縁膜を通して半導体膜に添加する。
【０１２９】
第１のｎチャネル型ＴＦＴ８５１にはチャネル形成領域８３２の外側に第１のＬＤＤ領
域８３５、第２のＬＤＤ領域８３４、ソースまたはドレイン領域８３３が形成され、第１
のＬＤＤ領域８３５はゲート電極８１０と重なるように形成されている。また、第１のＬ
ＤＤ領域８３５と第２のＬＤＤ領域８３４とに含まれるｎ型の不純物元素は、上層のゲー
ト絶縁膜やゲート電極の膜厚の差により第２のＬＤＤ領域８３４の方が高くなっている。
第２のｎチャネル型ＴＦＴ８５２も同様な構成とし、チャネル形成領域８３６、ゲート電
極と重なる第１のＬＤＤ領域８３９、第２のＬＤＤ領域８３８、ソースまたはドレイン領
域８３７から成っている。一方、ｐチャネル型ＴＦＴ８５０はシングルドレインの構造で
あり、チャネル形成領域８２８の外側にｐ型不純物が添加された不純物領域８２９〜８３
１が形成されている。
【０１３０】
画素部８５８において、ｎチャネル型ＴＦＴで形成される画素ＴＦＴはオフ電流の低減
を目的としてマルチゲート構造で形成され、チャネル形成領域８４０の外側にゲート電極
と重なる第１のＬＤＤ領域８４３、第２のＬＤＤ領域８４２、ソースまたはドレイン領域
８４１が設けられている。また、保持容量８５４は島状半導体層８０７とゲート絶縁膜８
０８と同じ層で形成される絶縁層と第２の電極８１５とから形成されている。島状半導体
層８０７にはｐ型不純物が添加されていて、抵抗率が低いことにより第２の電極に印加す
る電圧を低く抑えることができる。
【０１３１】
層間絶縁膜は酸化シリコン、窒化シリコン、または酸化窒化シリコンなどの無機材料か
ら成り、５０〜５００nmの厚さの第１の層間絶縁膜８１６と、ポリイミド、アクリル、ポ
リイミドアミド、ＢＣＢ（ベンゾシクロブテン）などの有機絶縁物材料から成る第２の層
間絶縁膜８１７とで形成する。このように、第２の層間絶縁膜を有機絶縁物材料で形成す
ることにより、表面を良好に平坦化させることができる。また、有機樹脂材料は一般に誘
電率が低いので、寄生容量を低減するできる。しかし、吸湿性があり保護膜としては適さ
ないので、第１の層間絶縁膜８１６と組み合わせて形成することが好ましい。
【０１３２】
その後、所定のパターンのレジストマスクを形成し、それぞれの島状半導体層に形成さ
れたソース領域またはドレイン領域に達するコンタクトホールを形成する。コンタクトホ
ールの形成はドライエッチング法により行う。この場合、エッチングガスにＣＦ4、Ｏ2、
Ｈｅの混合ガスを用い有機樹脂材料から成る層間絶縁膜をまずエッチングし、その後、続
いてエッチングガスをＣＦ4、Ｏ2として保護絶縁膜をエッチングする。さらに、島状半導
体層との選択比を高めるために、エッチングガスをＣＨＦ3に切り替えてゲート絶縁膜を
エッチングすることにより、良好にコンタクトホールを形成することができる。
【０１３３】
そして、導電性の金属膜をスパッタ法や真空蒸着法で形成し、レジストマスクパターン
を形成し、エッチングによってソース及びドレイン配線８１８〜８２３と、画素電極８２
７、ゲート配線８２６、接続電極８２５を形成する。このようにして図１で示すような画
素構成の画素部を有するアクティブマトリクス基板を形成することができる。また、本実
施例のアクティブマトリクス基板を用いても、実施例２で示すアクティブマトリクス型の
液晶表示装置を作製することができる。
【０１３４】
また、本実施例では、ゲート電極とソース配線を同時に形成する例を示したが、マスク
を１枚増やし、さらにゲート電極と第１の電極を別の工程で形成してもよい。即ち、まず
、半導体層と重なりゲート電極となる部分だけを形成し、順次ｎ型またはｐ型の不純物元
素を添加し、活性化を行った後、ゲート電極と重ねて第１の電極を形成する。この際、コ
ンタクトホールの形成を行うことなく、単なる重ね合わせでゲート電極と第１の電極との
コンタクトを形成する。また、第１の電極と同様にソース配線を形成する。こうすること
によって第１の電極及びソース配線の材料として低抵抗なアルミニウムや銅を用いること
が可能となる。
【実施例７】
【０１３５】
本実施例では、実施例１とはアクティブマトリクス基板のＴＦＴ構造が異なる他の例を図
１２を用いて説明する。
【０１３６】
図１２で示すアクティブマトリクス基板は、第１のｐチャネル型ＴＦＴ９５０と第２の
ｎチャネル型ＴＦＴ９５１を有するロジック回路部９５５と第２のｎチャネル型ＴＦＴ９
５２から成るサンプリング回路部９５６とを有する駆動回路９５７と、画素ＴＦＴ９５３
と保持容量９５４を有する画素部９５８とが形成されている。駆動回路９５７のロジック
回路部９５５のＴＦＴはシフトレジスタ回路やバッファ回路などを形成し、サンプリング
回路部９５６のＴＦＴは基本的にはアナログスイッチで形成する。
【０１３７】
本実施例で示すアクティブマトリクス基板は、まず、基板９０１上に下地膜９０２を酸
化シリコン膜、酸化窒化シリコン膜などで５０〜２００nmの厚さに形成する。その後、レ
ーザー結晶化法や熱結晶化法で作製した結晶質半導体膜から島状半導体層９０３〜９０７
を形成する。その上にゲート絶縁膜９０８を形成する。そして、ｎチャネル型ＴＦＴを形
成する島状半導体層９０４、９０５と保持容量を形成する島状半導体層９０７に１×１０
16〜１×１０19/cm3の濃度でリン（Ｐ）に代表されるｎ型を付与する不純物元素を選択的
に添加する。
【０１３８】
そして、ＷまたはＴａＮを成分とする材料でゲート電極９０９〜９１２、ゲート配線９
１４、第２の電極（容量電極）９１５、及びソース配線９１３を形成する。ゲート配線、
第２の電極、ソース配線はＡｌ等の抵抗率の低い材料で別途形成しても良い。そして、島
状半導体層９０３〜９０７ゲート電極９０９〜９１２及び第２の電極９１５の外側の領域
に１×１０19〜１×１０21/cm3の濃度でリン（Ｐ）に代表されるｎ型を付与する不純物元
素を選択的に添加する。こうして第１のｎチャネル型ＴＦＴ９５１、第２のｎチャネル型
ＴＦＴ９５２には、それぞれチャネル形成領域９３１、９３４、ＬＤＤ領域９３３、９３
６、ソースまたはドレイン領域９３２、９３５が形成される。画素ＴＦＴ９５３のＬＤＤ
領域９３９はゲート電極９１２を用いて自己整合的に形成するものでチャネル形成領域９
３７の外側に形成され、ソースまたはドレイン領域９３８は。第１及び第２のｎチャネル
型ＴＦＴと同様にして形成されている。
【０１３９】
層間絶縁膜は実施例３と同様に、酸化シリコン、窒化シリコン、または酸化窒化シリコ
ンなどの無機材料から成る第１の層間絶縁膜９１６と、ポリイミド、アクリル、ポリイミ
ドアミド、ＢＣＢ（ベンゾシクロブテン）などの有機絶縁物材料から成る第２の層間絶縁
膜９１７とで形成する。その後、所定のパターンのレジストマスクを形成し、それぞれの
島状半導体層に形成されたソース領域またはドレイン領域に達するコンタクトホールを形
成する。そして、導電性の金属膜をスパッタ法や真空蒸着法で形成しソース配線及びドレ
イン配線９１８〜９２３と、画素電極９２７、ゲート配線９２６、接続電極９２５を形成
する。このようにして図１で示すような画素構造構成の画素部を有するアクティブマトリ
クス基板を形成することができる。また、本実施例のアクティブマトリクス基板を用いて
も、実施例２で示すアクティブマトリクス型の液晶表示装置を作製することができる。
【０１４０】
ロジック回路部９５５の第１のｎチャネル型ＴＦＴ９５１はドレイン側にゲート電極と
重なるＧＯＬＤ領域が形成された構造としてある。このＧＯＬＤ領域によりドレイン領域
近傍に発生する高電界領域を緩和して、ホットキャリアの発生を防ぎ、このＴＦＴの劣化
を防止することができる。このような構造のｎチャネル型ＴＦＴはバッファ回路やシフト
レジスタ回路に適している。一方、サンプリング回路部９５６の第２のｎチャネル型ＴＦ
Ｔ９５２はＧＯＬＤ領域とＬＤＤ領域をソース側及びドレイン側に設けた構造であり、極
性反転して動作するアナログスイッチにおいてホットキャリアによる劣化を防ぎ、さらに
オフ電流を低減することを目的とした構造となっている。画素ＴＦＴ９５３はＬＤＤ構造
を有し、マルチゲートで形成され、オフ電流の低減を目的とした構造となっている。一方
、ｐチャネル型ＴＦＴはシングルドレイン構造で形成され、チャネル形成領域９２８の外
側にｐ型の不純物元素が添加された不純物領域９２９、９３０を形成する。
【０１４１】
このように、図１２で示すアクティブマトリクス基板は、画素部及び駆動回路が要求す
る仕様に応じて各回路を構成するＴＦＴを最適化し、各回路の動作特性と信頼性を向上さ
せることを特に考慮した構成となっている。
【０１４２】
また、本実施例では、ゲート電極とソース配線を同時に形成する例を示したが、マスク
を１枚増やし、さらにゲート電極と第１の電極を別の工程で形成してもよい。即ち、まず
、半導体層と重なりゲート電極となる部分だけを形成し、順次ｎ型またはｐ型の不純物元
素を添加し、活性化を行った後、ゲート電極と重ねて第１の電極を形成する。この際、コ
ンタクトホールの形成を行うことなく、単なる重ね合わせでゲート電極と第１の電極との
コンタクトを形成する。また、第１の電極と同時にソース配線を形成する。こうすること
によって第１の電極及びソース配線の材料として低抵抗なアルミニウムや銅を用いること
が可能となる。  
【実施例８】
【０１４３】
本実施例では図１とは異なる画素構造を図１３に示し、断面構造を図１４に示す。それ
ぞれ、Ａ−Ａ’断面図、Ｇ−Ｇ’断面図を示した。なお、本実施例は、実施例１と保持容
量の構成が異なるのみであり、それ以外の構成は実施例１とほぼ同一である。
【０１４４】
本実施例では保持容量は、第２の半導体層１００２上の絶縁膜を誘電体として、第２の
半導体層１００２と、容量電極１００５とで形成している。なお、容量電極１００５は、
容量配線１００９と接続されている。また、容量電極１００５は、第１の電極１００４及
びソース配線１００６と同じ絶縁膜上に同時に形成される。また、容量配線は、画素電極
１０１１、接続電極１０１０、ゲート配線１００７と同じ絶縁膜上に同時に形成される。
【０１４５】
また、本実施例では、実施例１とは異なっており、不純物領域１０１２〜１０１４には
画素ＴＦＴと同様にｎ型を付与する不純物元素が添加されている。本実施例のように保持
容量を形成する一方の電極が不純物領域１０１４となる保持容量を備えた画素構造とする
ことで、画素部が大面積化（例えば対角１０インチ以上のパネル）しても対応できる。
【０１４６】
また、本実施例では、ゲート電極とソース配線を同時に形成する例を示したが、マスク
を１枚増やし、さらにゲート電極と第１の電極及び容量配線を別の工程で形成してもよい
。即ち、まず、半導体層と重なりゲート電極となる部分だけを形成し、順次ｎ型またはｐ
型の不純物元素を添加し、活性化を行った後、ゲート電極と重ねて第１の電極を形成する
。この際、コンタクトホールの形成を行うことなく、単なる重ね合わせでゲート電極と第
１の電極とのコンタクトを形成する。また、第１の電極と同時にソース配線、容量配線を
形成する。こうすることによって第１の電極及びソース配線の材料として低抵抗なアルミ
ニウムや銅を用いることが可能となる。また、容量配線に重なる半導体層にｎ型またはｐ
型の不純物元素を添加して保持容量の増加を図ることができる。
【０１４７】
本実施例は、実施例１のマスク設計を変更することで、枚数を増やすことなく作製する
ことができる。
【０１４８】
なお、本実施例は実施例１乃至５のいずれか一と自由に組み合わせることができる。  
【実施例９】
【０１４９】
本実施例では、実施例１で示したアクティブマトリクス基板のＴＦＴの半導体層を形成す
る結晶質半導体層の他の作製方法について示す。本実施例では特開平７−１３０６５２号
公報で開示されている触媒元素を用いる結晶化法を適用することもできる。以下に、その
場合の例を説明する。
【０１５０】
実施例１と同様にして、ガラス基板上に下地膜、非晶質半導体層を２５〜８０nmの厚さ
で形成する。例えば、非晶質シリコン膜を５５nmの厚さで形成する。そして、重量換算で
１０ｐｐｍの触媒元素を含む水溶液をスピンコート法で塗布して触媒元素を含有する層を
形成する。触媒元素にはニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジ
ウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ
）、金（Ａｕ）などである。この触媒元素を含有する層１７０は、スピンコート法の他に
スパッタ法や真空蒸着法によって上記触媒元素の層を１〜５nmの厚さに形成しても良い。
【０１５１】
そして、結晶化の工程では、まず４００〜５００℃で１時間程度の熱処理を行い、非晶
質シリコン膜の含有水素量を５atom％以下にする。そして、ファーネスアニール炉を用い
、窒素雰囲気中で５５０〜６００℃で１〜８時間の熱アニールを行う。以上の工程により
結晶質シリコン膜から成る結晶質半導体層を得ることができる。
【０１５２】
このうようにして作製された結晶質半導体層から島状半導体層を作製すれば、実施例１
と同様にしてアクティブマトリクス基板を完成させることができる。しかし、結晶化の工
程においてシリコンの結晶化を助長する触媒元素を使用した場合、島状半導体層中には微
量（１×１０17〜１×１０19atoms/cm3程度）の触媒元素が残留する。勿論、そのような
状態でもＴＦＴを完成させることが可能であるが、残留する触媒元素を少なくともチャネ
ル形成領域から除去する方がより好ましかった。この触媒元素を除去する手段の一つにリ
ン（Ｐ）によるゲッタリング作用を利用する手段がある。
【０１５３】
この目的におけるリン（Ｐ）によるゲッタリング処理は、図３（Ｃ）で説明した活性化
工程で同時に行うことができる。ゲッタリングに必要なリン（Ｐ）の濃度は高濃度ｎ型不
純物領域の不純物濃度と同程度でよく、活性化工程の熱アニールにより、ｎチャネル型Ｔ
ＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素をその濃度でリン（Ｐ）
を含有する不純物領域へ偏析させることができる。その結果その不純物領域には１×１０
17〜１×１０19atoms/cm3程度の触媒元素が偏析した。このようにして作製したＴＦＴは
オフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を
達成することができる。
【０１５４】
なお、本実施例は、実施例１乃至８のいずれか一と自由に組み合わせることが可能であ
る。    
【実施例１０】
【０１５５】
本実施例では、実施例１とは異なる画素構造（ＩＰＳ方式）を図１５に示し、断面構造
を図１６に示す。それぞれ、Ａ−Ａ’断面図、Ｈ−Ｈ’断面図を示した。
【０１５６】
本実施例は、ＩＰＳ（In-Plane Switching）方式（横電界方式とも言う）のアクティブ
マトリクス型の液晶表示装置の一例を示す。ＩＰＳ方式は画素電極と共通配線（以下、コ
モン配線と呼ぶ）との両方を一方の基板に形成し、横方向に電界を印加することに特徴が
あり、液晶分子の長軸が基板面にほぼ平行な方向に配向制御されている。このＩＰＳ方式
とすることで視野角を広げることができる。
【０１５７】
図１５において、１１０１は第１の半導体層、１１０２、１１０３は第２の半導体層、
１１０４は第１の電極、１１０５は第２の電極、１１０６はソース配線、１１０７はゲー
ト配線、１１０８、１１０９はコモン配線、１１１０は接続電極、１１１１は画素電極で
ある。なお、画素電極とコモン配線は、基板面と平行な電界が生じるように配置されてい
る。また、コモン配線はソース配線と重なるように配置されており画素部の開口率を向上
させている。
【０１５８】
また、図１６に示すように第１の電極１１０４、第２の電極１１０５、及びソース配線
１１０６は、第１の半導体層及び第２の半導体層を覆う絶縁膜上に同時に形成されている
。また、画素電極１１１１、接続電極１１１０、ゲート配線１１０７、及びコモン配線１
１０９は、ソース配線を覆う層間絶縁膜上に同時に形成されている。
【０１５９】
また、第１の電極はゲート配線と電気的に接続されており、第１の半導体層と重なる第
１の電極はゲート電極として機能する。
【０１６０】
また、本実施例では、長方形状の画素電極を示したが、画素電極及びコモン電極の形状
をくの字の電極構造として、さらに視野角を広げてもよい。
【０１６１】
また、保持容量は、第２の半導体層と、第２の半導体層を覆う絶縁膜と、第２の電極と
で形成される。この第２の電極は隣り合う画素のゲート配線と電気的に接続されている。
また、第２の半導体層にはｐ型を付与する不純物元素が添加されている。
【０１６２】
なお、本実施例は、実施例１のマスクパターンを変更すれば実施例１と同じ工程で得られ
る画素構成である。
【０１６３】
実施例１を用いて図１５及び図１６に示す状態を得た後、実施例２に示した方法により
液晶表示装置を得る。画素間の隙間は実施例２と同様に対向基板に設けたカラーフィルタ
を用いて遮光する。ただし、ＩＰＳ方式とするため、配向処理などを変更する必要がある
。  
【実施例１１】
【０１６４】
本実施例では、実施例１０とは異なる他のＩＰＳ方式の画素構造を図１７に示し、断面構
造を図１８に示す。それぞれ、Ｊ−Ｊ’断面図、Ｋ−Ｋ’断面図を示した。なお、本実施
例は、実施例１０と画素電極の構成が異なるのみであり、それ以外の構成は実施例１０と
ほぼ同一である。
【０１６５】
図１７において、１２０１は第１の半導体層、１２０２、１２０３は第２の半導体層、
１２０４は第１の電極、１２０５は第２の電極、１２０６はソース配線、１２０７はゲー
ト配線、１２０８、１２０９はコモン配線、１２１０は第１の接続電極、１２１１は画素
電極、１２１２、１２１３は第２の接続電極である。
なお、画素電極とコモン配線は、基板面と平行な電界が生じるように配置されている。ま
た、画素電極１２１１は透光性を有する導電膜（ＩＴＯ膜等）を用いており、マスクを１
枚増やして透光性を有する導電膜をパターニングして、第２の接続電極と画素電極とを重
ねあわせて電気的な接続を可能としている。画素電極として透光性を有する導電膜を用い
ることによって開口率を向上させている。また、コモン配線はソース配線と重なるように
配置されており画素部の開口率を向上させている。
【０１６６】
また、図１８に示すように第１の電極１２０４、第２の電極１２０５、及びソース配線
１２０６は、第１の半導体層及び第２の半導体層を覆う絶縁膜上に同時に形成されている
。また、第１の接続電極１２１０、ゲート配線１２０７、及びコモン配線１２０９、第２
の接続電極１２１３、１２１２は、ソース配線を覆う層間絶縁膜上に同時に形成されてい
る。
【０１６７】
また、第１の電極はゲート配線と電気的に接続されており、第１の半導体層と重なる第
１の電極はゲート電極として機能する。
【０１６８】
また、本実施例では、長方形状の画素電極を示したが、画素電極及びコモン電極の形状
をくの字の電極構造として、さらに視野角を広げてもよい。
【０１６９】
また、保持容量は、第２の半導体層と、第２の半導体層を覆う絶縁膜と、第２の電極と
で形成される。この第２の電極は隣り合う画素のゲート配線と電気的に接続されている。
また、第２の半導体層にはｐ型を付与する不純物元素が添加されている。
【０１７０】
なお、本実施例は、実施例１のマスクパターンを変更すれば実施例１と同じ工程で得られ
る画素構成である。
【０１７１】
実施例１を用いて図１５及び図１６に示す状態を得た後、実施例２に示した方法により
液晶表示装置を得る。画素間の隙間は実施例２と同様に対向基板に設けたカラーフィルタ
を用いて遮光する。ただし、ＩＰＳ方式とするため、配向処理などを変更する必要がある
。    
【実施例１２】
【０１７２】
本実施例では、実施例１とは異なる保持容量の断面構造を図１９に示す。なお、本実施
例は、実施例１と保持容量の構成が異なるのみであり、それ以外の構成は実施例１とほぼ
同一である。なお、同じ符号を用いた部分はそれぞれ実施例１と対応している。
【０１７３】
まず、実施例１に従って層間絶縁膜を形成する状態を得た後、マスクを１枚増やし、選
択的にエッチングして層間絶縁膜を一部除去して、有機樹脂からなる層間絶縁膜１３００
と層間絶縁膜１５７を選択的に残す。次いで、画素電極１３０２を形成する。
【０１７４】
本実施例では、実施例１と同様に第１絶縁膜を誘電体として不純物領域１５３〜１５６
を含む半導体層と容量電極１３０１とで保持容量が形成される。加えて、層間絶縁膜１５
７を誘電体として容量電極１３０１と画素電極１３０２とで保持容量が形成される。なお
、不純物領域１５３〜１５６には画素ＴＦＴと同様にｎ型またはｐ型を付与する不純物元
素が添加されている。
【０１７５】
このような構成とすることでさらなる保持容量の増加を図ることができる。
【０１７６】
なお、本実施例は実施例１乃至９のいずれか一と自由に組み合わせることができる。  
【実施例１３】
【０１７７】
本発明を実施して形成されたＣＭＯＳ回路や画素部は様々な電気光学装置（アクティブマ
トリクス型液晶ディスプレイ、アクティブマトリクス型ＥＣディスプレイ）に用いること
ができる。即ち、それら電気光学装置を表示部に組み込んだ電子機器全てに本発明を実施
できる。
【０１７８】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型ま
たはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビ
ゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュ
ータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図２０、図２１、
及び図２２に示す。
【０１７９】
図２０（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、
表示部２００３、キーボード２００４等を含む。本発明を画像入力部２００２、表示部２
００３に適用することができる。
【０１８０】
図２０（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１
０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を
表示部２１０２に適用することができる。
【０１８１】
図２０（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１
、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む
。本発明は表示部２２０５に適用できる。
【０１８２】
図２０（Ｄ）は頭部取り付け型のディスプレイの一部（右片側）であり、本体２３０１
、信号ケーブル２３０２、頭部固定バンド２３０３、表示部２３０４、光学系２３０５、
表示装置２３０６等を含む。本発明は表示装置２３０６に用いることができる。
【０１８３】
図２０（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレ
ーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４
、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉ
ｇｔｉａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲ
ームやインターネットを行うことができる。
本発明は表示部２４０２に適用することができる。
【０１８４】
図２０（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０
３、操作スイッチ２５０４、受像部（図示しない）等を含む。本発明を表示部２５０２に
適用することができる。
【０１８５】
図２１（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６
０２等を含む。本発明は投射装置２６０１の一部を構成する液晶表示装置２８０８に適用
することができる。
【０１８６】
図２１（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラ
ー２７０３、スクリーン２７０４等を含む。本発明は投射装置２７０２の一部を構成する
液晶表示装置２８０８に適用することができる。
【０１８７】
なお、図２１（Ｃ）は、図２１（Ａ）及び図２１（Ｂ）中における投射装置２６０１、
２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２
８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズ
ム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成され
る。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の
例を示したが、特に限定されず、例えば単板式であってもよい。また、図２１（Ｃ）中に
おいて矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、
位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１８８】
また、図２１（Ｄ）は、図２１（Ｃ）中における光源光学系２８０１の構造の一例を示
した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８
１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で
構成される。なお、図２１（Ｄ）に示した光源光学系は一例であって特に限定されない。
例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相
差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１８９】
ただし、図２１に示したプロジェクターにおいては、透過型の電気光学装置を用いた場
合を示しており、反射型の電気光学装置での適用例は図示していない。
【０１９０】
図２２（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９
０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６等を含む。本発明を表
示部２９０４に適用することができる。
【０１９１】
図２２（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００
３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表
示部３００２、３００３に適用することができる。
【０１９２】
図２２（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３
等を含む。本発明は表示部３１０３に適用することができる。本発明のディスプレイは大
画面化した場合においても有利であり、対角１０インチ以上（特に３０インチ以上）のデ
ィスプレイには有利である。
【０１９３】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用すること
が可能である。また、本実施例の電子機器は実施例１〜１２のどのような組み合わせから
なる構成を用いても実現することができる。  
【実施例１４】
【０１９４】
実施例１では、第１の形状の導電層を形成する第１のエッチング処理を１回のエッチン
グ条件で行ったが、絶縁膜の膜減り及び形状の均一性を向上させるため、複数回のエッチ
ング条件で行ってもよい。本実施例では第１のエッチング処理を２回のエッチング条件で
第１の形状の導電層を形成する例を示す。
【０１９５】
また、本発明は、ゲート電極の両側にテーパー形状が形成され、チャネル形成領域の両
側にＬＤＤ領域が形成されるが、本実施例は、作製工程におけるゲート電極近傍の片側の
断面拡大図を示す図２４を用いて説明する。なお、簡略化のため、下地膜と基板は図示し
ていない。
【０１９６】
まず、実施例１に従って、図２（Ａ）と同じ状態を得る。第１の導電膜は、膜厚２０〜
１００ｎｍとし、第２の導電膜は、膜厚１００〜４００ｎｍとすればよく、本実施例では
、膜厚３０ｎｍのＴａＮからなる第１の導電膜と膜厚３７０ｎｍのＷからなる第２の導電
膜を積層形成した。ＴａＮは、非常に耐熱性が高いため、第１の導電膜の材料として好ま
しい。
【０１９７】
次いで、レジストからなる第１の形状のマスク１４０５ａを形成し、ＩＣＰ法によりエ
ッチングを行って第１の形状の第２の導電層１４０４ａを形成する。ここでは、ＴａＮと
選択比が高いエッチングガスとしてＣＦ4とＣｌ2とＯ2からなる混合ガスを用いたため、
図２４（Ａ）に示した状態を得ることができる。表１に様々なエッチング条件と第２の導
電層（Ｗ）のエッチングレート、第１の導電層（ＴａＮ）のエッチングレート、または第
２の導電層（Ｗ）のテーパー角との関係を示す。
【０１９８】
【表１】
0005487282.tif 000002
【０１９９】
なお、本明細書においてテーパー角とは、図２４（Ａ）の右上図に示したように、水平
面と材料層の側面とがなす角を指している。
【０２００】
また、水平面と第２の導電層（Ｗ）の側面とがなす角（テーパー角α１）は、第１のエ
ッチング条件を、例えば表１中の条件４〜１５のいずれか一に設定することで１９度〜７
０度の範囲で自由に設定することができる。なお、エッチング時間は実施者が適宜設定す
ればよい。
【０２０１】
また、図２４（Ａ）において、１４０１は半導体層、１４０２は絶縁膜、１４０３は第
１の導電膜である。
【０２０２】
次いで、マスク１４０５ａをそのままにした状態で、第２のエッチング条件とし、エッ
チングを行って、第１の形状の第１の導電層１４０３ａを形成する。なお、第２のエッチ
ング条件でのエッチングの際、絶縁膜１４０２も若干エッチングされて第１の形状の絶縁
膜１４０２ａとなる。ここでは、第２のエッチング条件のエッチングガスとしてＣＦ4と
Ｃｌ2からなる混合ガスを用いた。第２のエッチング条件として、例えば、表１の条件１
〜３のいずれか一を用いればよい。このように第１のエッチング処理を２回のエッチング
条件で行うことによって、絶縁膜１４０２の膜減りを抑えることができる。
【０２０３】
次いで、第１のドーピング処理を行う。半導体に一導電型を付与する不純物元素、ここ
では、ｎ型を付与するリンをイオンドーピング法を用い、第１の形状の第１の導電層１４
０３ａ及び第１の形状の第２の導電層１４０４ａをマスクとして半導体層１４０１に添加
する。（図２４（Ｂ））なお、図２４（Ｂ）では、第２のエッチング条件のエッチングを
行った際、第１の形状の第２の導電層１４０４ａも若干、エッチングされるが微小である
ため図２４（Ａ）と同一形状として図示した。
【０２０４】
次いで、マスク１４０５ａをそのままにした状態で、第２のエッチング処理を行い、図
２４（Ｃ）に示した状態を得る。本実施例では、第２のエッチング処理として、ＣＦ4と
Ｃｌ2からなる混合ガスを用いた第１のエッチング条件でエッチングを行った後、さらに
ＣＦ4とＣｌ2とＯ2からなる混合ガスを用いた第２のエッチング条件でエッチングを行っ
た。これらのエッチング条件は、表１中のいずれか一条件を用い、エッチング時間を適宜
設定すればよい。また、各導電層のチャネル長方向の幅もエッチング条件によって自由に
設定することができる。この第２のエッチング処理によって、第２の形状のマスク１４０
５ｂ、第２の形状の第１の導電層１４０３ｂ、第２の形状の第２の導電層１４０４ｂ、及
び第２の形状の絶縁膜１４０２ｂが形成される。
【０２０５】
第２の形状の第２の導電層１４０４ｂは、テーパー角α１よりも大きいテーパー角α２
を形成し、第２の形状の第１の導電層１４０３ｂは非常に小さいテーパー角βを形成する
。また、第２の形状の絶縁膜においてもテーパー角γが部分的に形成される。
【０２０６】
次いで、マスク１４０５ｂを除去した後、第２のドーピング処理を行う。（図２４（Ｄ
））第２のドーピング処理は、第１のドーピング処理よりも低濃度のドーピングを行う。
ここでは、ｎ型を付与するリンをイオンドーピング法を用い、第２の形状の第２の導電層
１４０４ｂをマスクとして半導体層１４０１に添加する。
【０２０７】
この第２のドーピング処理により不純物領域１４０１ａ〜１４０１ｃが形成される。ま
た、絶縁膜及び第１の導電層を挟んで第２の導電層と重なる半導体層は、チャネル形成領
域となる。なお、図示しないが、チャネル形成領域を挟んで両側に不純物領域１４０１ａ
〜１４０１ｃが左右対称に形成される。
【０２０８】
また、ドーピングにおいて、半導体層上に位置する材料層の膜厚が厚くなればなるほど
イオンの注入される深さが浅くなる。従って、絶縁膜を挟んで第１の導電層と重なる不純
物領域１４０１ｃ、即ち第３の不純物領域（ＧＯＬＤ領域）は、テーパー角βの側面を有
するテーパー形状の部分の影響を受けて、半導体層中に添加される不純物元素の濃度が変
化する。膜厚が厚くなればなるほど不純物濃度が低減し、薄くなればなるほど不純物濃度
が増加する。
【０２０９】
また、同様に不純物領域１４０１ｂ、即ち第２の不純物領域（ＬＤＤ領域）は、第２の
形状の絶縁膜１４０２ｂの膜厚による影響を受け、半導体層中に添加される不純物元素の
濃度が変化する。即ち、テーパー角γの側面を有するテーパー形状となっている部分やそ
の他のテーパー形状となっている部分の膜厚による影響を受け、半導体層中に添加される
不純物元素の濃度が変化する。なお、第１の導電層と重なっていない不純物領域１４０１
ｂは、不純物領域１４０１ｃより濃度が高い。また、チャネル長方向における不純物領域
１４０１ｂの幅は、不純物領域１４０１ｃと同程度、もしくは不純物領域１４０１ｃより
広い。
【０２１０】
また、不純物領域１４０１ａ、即ち第１の不純物領域は、第１のドーピング処理により
添加された不純物濃度に加え、さらに第２のドーピング処理により添加されて高濃度不純
物領域となり、ソース領域またはドレイン領域として機能する。
【０２１１】
以降の工程は、実施例１の図３（Ｂ）以降の工程に従ってアクティブマトリクス基板を
作製すればよい。
【０２１２】
上記方法により画素部のＴＦＴ及び駆動回路のＴＦＴが形成される。
【０２１３】
また、本実施例は、実施例１乃至４、７乃至１３のいずれか一と自由に組み合わせるこ
とができる。
【０２１４】
また、本実施例のエッチングガス用ガス（ＣＦ4とＣｌ2の混合ガス）に代えてＳＦ6と
Ｃｌ2の混合ガスを用いた場合、あるいはＣＦ4とＣｌ2とＯ2の混合ガスに代えてＳＦ6と
Ｃｌ2とＯ2の混合ガスを用いた場合、絶縁膜１４０２との選択比が非常に高いのでさらに
膜減りを抑えることができる。
【図１】
0005487282.tif 000003
【図２】
0005487282.tif 000004
【図３】
0005487282.tif 000005
【図４】
0005487282.tif 000006
【図５】
0005487282.tif 000007
【図６】
0005487282.tif 000008
【図７】
0005487282.tif 000009
【図８】
0005487282.tif 000010
【図９】
0005487282.tif 000011
【図１０】
0005487282.tif 000012
【図１１】
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【図１２】
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【図１３】
0005487282.tif 000015
【図１４】
0005487282.tif 000016
【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
0005487282.tif 000023
【図２２】
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【図２３】
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【図２４】
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【図２５】
0005487282.tif 000027