(57)【特許請求の範囲】
【請求項１】
複数のメモリセルで形成されるメモリアレイと、
前記メモリアレイにアクセスするためのセンスアンプと、
前記メモリアレイのメモリ読取電流に追従するための追従回路と
を含む、メモリデバイスであって、前記追従回路が、
追従セルの1つまたは複数の列を含み、各列が、対応するビット線に結合され、前記センスアンプによるメモリ読取動作をトリガするための駆動電流を、前記ビット線に提供し、前記列の少なくとも1つが、互いに直列に接続される2つの追従セルの第1のセットと、互いに直列に接続される2つの追従セルの第2のセットとを含み、前記2つのセットが、並列に前記列の対応するビット線に接続される、メモリデバイス。
【請求項２】
2つの追従セルの各セットについて、互いに直列に接続された前記2つの追従セルが、単一の共有された接続を通じて、前記列の前記対応するビット線に結合され、いずれかの追従セルが個々に提供する場合よりも小さな駆動電流を提供する、請求項1に記載のメモリデバイス。
【請求項３】
前記追従回路の前記追従セルおよび前記メモリアレイの前記メモリセルが、共通の基板工程のトランジスタレイアウトを共有する、請求項1に記載のメモリデバイス。
【請求項４】
前記追従回路の前記追従セルが、前記メモリアレイの前記メモリセルとは異なる、金属層の接続を含む、請求項3に記載のメモリデバイス。
【請求項５】
前記追従回路から信号を受け取り、前記センスアンプにクロック信号を提供するように構成される、制御回路をさらに含む、請求項1に記載のメモリデバイス。
【請求項６】
前記追従回路が少なくとも2つの列を含み、前記メモリデバイスがさらに、各列を個々に、前記センスアンプに結合し、または前記センスアンプから切り離すように構成される、アレイコントローラを含む、請求項1に記載のメモリデバイス。
【請求項７】
前記列の少なくとも2つが、異なる追従回路のセル構成を含み、異なる駆動電流を提供する、請求項6に記載のメモリデバイス。
【請求項８】
前記アレイコントローラが、前記センスアンプのための所望の全体の電流駆動に基づいて、どの1つまたは複数の列を結合し、または切り離すべきかを選択するように構成される、請求項6に記載のメモリデバイス。
【請求項９】
少なくとも1つの列の少なくとも1つの追従セルが、前記列の対応するビット線から切り離される、請求項1に記載のメモリデバイス。
【請求項１０】
前記メモリデバイスが、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置のデータユニット、およびコンピュータからなるグループから選択された、電子デバイスに組み込まれる、請求項1に記載のメモリデバイス。
【請求項１１】
前記メモリデバイスが少なくとも1つの半導体ダイに組み込まれる、請求項1に記載のメモリデバイス。
【請求項１２】
複数のメモリセルで形成されるメモリアレイに記憶される値を読み取る方法であって、
前記メモリアレイのメモリ読取電流に、追従セルの1つまたは複数の列を含む追従回路を介して追従するステップと、
前記追従されるメモリ読取電流に基づいて、追従セルの前記1つまたは複数の列の対応するビット線に駆動電流を提供するステップであって、前記駆動電流の少なくとも一部が、前記列の1つの中の少なくとも2つの追従セルの第1の直列接続と、前記列の少なくとも2つの他の追従セルの第2の直列接続とを通じて提供され、直列に接続された追従セルの前記2つのセットが、並列に前記列の対応するビット線に接続される、ステップと、
前記提供される駆動電流に基づいて、メモリ読取動作を実行するように、センスアンプをトリガするステップと
を含む、方法。
【請求項１３】
少なくとも2つの追従セルの各々のセットについて、前記少なくとも2つの追従セルの前記直列接続を通じて提供される前記駆動電流が、いずれかの追従セルが個々に提供する場合よりも小さな駆動電流を提供する、前記列の前記対応するビット線の単一の共有された接続を通じて提供される、請求項12に記載の方法。
【請求項１４】
前記追従回路が少なくとも2つの列を含み、前記方法がさらに、アレイコントローラを用いて、各列を個々に、前記センスアンプに結合し、または前記センスアンプから切り離すステップを含む、請求項12に記載の方法。
【請求項１５】
複数のメモリセルで形成されるメモリアレイと、
前記メモリアレイにアクセスするためのセンスアンプと、
前記メモリアレイのメモリ読取電流に、追従セルの1つまたは複数の列を用いて追従するための手段と、
第1の列の中の少なくとも2つの追従セルを互いに直列に接続し、前記第1の列の中の少なくとも2つの他の追従セルを互いに直接に接続し、前記第1の列の対応するビット線に、直列に接続された追従セルの前記2つのセットを並列に接続するための手段と、
前記追従されるメモリ読取電流に基づいて、追従セルの前記1つまたは複数の列の対応するビット線に駆動電流を提供するための手段であって、前記駆動電流の少なくとも一部が、追従セルの前記少なくとも2つのセットの前記並列接続を通じて提供される、手段と、
前記提供される駆動電流に基づいて、メモリ読取動作を実行するように、前記センスアンプをトリガするための手段と
を含む、メモリデバイス。
【請求項１６】
少なくとも2つの追従セルの各々のセットについて、前記少なくとも2つの追従セルの前記直列接続を通じて提供される前記駆動電流が、いずれかの追従セルが個々に提供する場合よりも小さな駆動電流を提供する、前記第1の列の対応するビット線の単一の共有された接続を通じて提供される、請求項15に記載のメモリデバイス。
【請求項１７】
前記1つまたは複数の列が少なくとも2つの列を含み、前記メモリデバイスがさらに、各列を個々に、前記センスアンプに結合し、または前記センスアンプから切り離すための、コントローラ手段を含む、請求項15に記載のメモリデバイス。
【請求項１８】
前記メモリデバイスが、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置のデータユニット、およびコンピュータからなるグループから選択された、電子デバイスに組み込まれる、請求項15に記載のメモリデバイス。
【請求項１９】
前記メモリデバイスが少なくとも1つの半導体ダイに組み込まれる、請求項15に記載のメモリデバイス。
【請求項２０】
複数のメモリセルで形成されるメモリアレイに記憶される値を読み取る方法であって、
前記メモリアレイのメモリ読取電流に、追従セルの1つまたは複数の列を含む追従回路を介して追従するためのステップと、
前記追従されるメモリ読取電流に基づいて、追従セルの前記1つまたは複数の列の対応するビット線に駆動電流を提供するためのステップであって、前記駆動電流の少なくとも一部が、前記列の1つの中の少なくとも2つの追従セルの第1の直列接続と、前記列の少なくとも2つの他の追従セルの第2の直列接続とを通じて提供され、直列に接続された追従セルの前記2つのセットが、並列に前記列の対応するビット線に接続される、ステップと、
前記提供される駆動電流に基づいて、メモリ読取動作を実行するように、センスアンプをトリガするためのステップと
を含む、方法。
【請求項２１】
少なくとも2つの追従セルの各々のセットについて、前記少なくとも2つの追従セルの前記直列接続を通じて提供される前記駆動電流が、いずれかの追従セルが個々に提供する場合よりも小さな駆動電流を提供する、前記列の前記対応するビット線の単一の共有された接続を通じて提供される、請求項20に記載の方法。
【請求項２２】
前記追従回路が少なくとも2つの列を含み、前記方法がさらに、アレイコントローラを用いて、各列を個々に、前記センスアンプに結合し、または前記センスアンプから切り離すためのステップを含む、請求項20に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は半導体メモリを対象とし、より具体的には、半導体メモリの読取電流に追従するためのプログラム可能な追従回路を対象とする。
【背景技術】
【０００２】
半導体メモリ、特に、小型のデバイス形状を採用するスタティックランダムアクセスメモリ(SRAM)のような高密度の半導体メモリは、一般に、メモリの読み取りのための出力駆動能力を提供するために、センスアンプを組み込む。各センスアンプは、SRAMアレイの中の相補的なビット線の対応するペア(BLおよびBL')の間の、差動電圧を検出する。メモリアレイからの正確に感知されたビットデータの出力は、データの整合性、アクセスの速度、消費電力などに対して重要であり、いくつかの、プロセスに関連するばらつきおよび環境によるばらつきに依存する。
【０００３】
図1は、例示的なメモリデバイス100の一部を示す。メモリデバイス100は、1つまたは複数のメモリアレイ102(そのうちの1つのみが示されている)を含む。各メモリアレイ102は、複数の行および複数の列に配置される複数のメモリセル104を含み、各行はワード線WL(WL0、WL1、...)に対応し、各列は相補的なビット線のペアBLおよびBL'((BL0、BL'0)、(BL1、BL'1)、(BL2、BL'2)など)に対応する。ワード線デコーダ106は、ワード線アドレス信号(「WL ADDR」)を受け取り、メモリアレイ102のワード線WLの1つを選択するための、ワード線信号を提供する。ビット線デコーダ108は、ビット線アドレス信号(「BL ADDR」)を受け取り、スイッチ110を通じてメモリアレイ102のビット線のペアBLおよびBL'を選択するための、ビット線信号Y(Y0、Y1、Y2など)を提供する。各スイッチ110は、たとえばNMOSトランジスタのペアを含んでもよく、ビット線信号Yによってオンおよびオフされる。各メモリセル104は、対応するワード線およびビット線のペアを選択することによって、選択され得る。センスアンプ112は、ビット線BLおよびBL'に結合され、選択されたメモリセル104に記憶されるビットを検出し、そのビットを出力する。制御信号CTRLが、ワード線デコーダ106およびセンスアンプ112に対してクロック信号として提供され、それぞれの動作を引き起こす。たとえば、制御信号CTRLのエッジ(立ち上がりエッジまたは立ち下がりエッジ)で、ワード線デコーダ106はワード線アドレスを復号することができ、センスアンプ112は選択されたメモリセル104に記憶されるビットを検出し、そのビットを出力することができる。メモリデバイス100は、複数のプリチャージングPMOSトランジスタ114も含んでよく、複数のプリチャージングPMOSトランジスタ114は、対応するビット線BLまたはBL'を電源電圧VDDに結合して、対応するビット線BLまたはBL'をプリチャージし、それによって、メモリセル104にアクセスする際の速度を向上させる。
【０００４】
メモリセル104は、図2に示される従来の6個のトランジスタによる構造のような、任意の適切な構造を含み得る。図2は、2つのPMOSトランジスタ202および204、ならびに4つのNMOSトランジスタ206、208、210、および212を含む、1つのメモリセル104を示す。MOSトランジスタ202、204、206、208、210、および212の各々は、ゲート、ソース、およびドレインを有する。PMOSトランジスタ202のゲート、NMOSトランジスタ206のゲート、PMOSトランジスタ204のドレイン、NMOSトランジスタ208のドレイン、およびNMOSトランジスタ212のソースはすべて、互いに結合される。PMOSトランジスタ204のゲート、NMOSトランジスタ208のゲート、PMOSトランジスタ202のドレイン、NMOSトランジスタ206のドレイン、およびNMOSトランジスタ210のソースもすべて、互いに結合される。PMOSトランジスタ202および204のソースは、電源電圧VDDに結合される。NMOSトランジスタ206および208のソースは、VSSに接地される。NMOSトランジスタ210および212のゲートは、ワード線信号WLを受け取るように結合される。NMOSトランジスタ210のドレインは、ビット線BLに結合される。NMOSトランジスタ212のドレインは、ビット線BL'に結合される。したがって、PMOSトランジスタ202およびNMOSトランジスタ206はインバータ214を形成し、PMOSトランジスタ204およびNMOSトランジスタ208はインバータ216を形成する。インバータ214および216は、結合されてループを形成し、ビットまたは他のデータの単位を安定して記憶することができる。PMOSトランジスタ202およびNMOSトランジスタ206のドレインが、highの論理値、すなわちほぼVDDにある場合、PMOSトランジスタ204およびNMOSトランジスタ208のドレインは、lowの論理値、すなわちほぼVSSにあり、メモリセル104はhighの論理ビットを記憶していると考えられる。PMOSトランジスタ202およびNMOSトランジスタ206のドレインが、lowの論理値にある場合、PMOSトランジスタ204およびNMOSトランジスタ208のドレインは、highの論理値にあり、メモ
リセル104はlowの論理ビットを記憶していると考えられる。NMOSトランジスタ210および212が、ワード線信号WLによってオンにされる場合、メモリセル104に記憶されるビットおよびそのビットを反転したものが、それぞれ対応するビット線BLおよびBL'に現れる。
【０００５】
図2はまた、各々がゲート、ドレイン、およびソースを有する、114aおよび114bとして示される、プリチャージングPMOSトランジスタ114の2つを示す。プリチャージングPMOSトランジスタ114aおよび114bのゲートは、制御信号CTRLを受け取るように結合される。プリチャージングPMOSトランジスタ114aおよび114bのソースは、電源電圧VDDに結合される。プリチャージングPMOSトランジスタ114aのドレインは、ビット線BLに結合される。プリチャージングPMOSトランジスタ114bのドレインは、ビット線BL'に結合される。スイッチ110は、各々がゲート、ドレイン、およびソースを有する、NMOSトランジスタ218および220を含むように示される。NMOSトランジスタ218および220のゲートは、ビット線デコーダ108(図示せず)からビット線信号Yを受け取る。NMOSトランジスタ218のドレインは、ビット線BLに結合される。NMOSトランジスタ220のドレインは、ビット線BL'に結合される。センスアンプ112は、NMOSトランジスタ218および220のソースに結合される。したがって、1つのメモリセル104が選択されると、対応するNMOSトランジスタ218および220がオンにされ、対応するNMOSトランジスタ210および212もオンにされ、対応するPMOSトランジスタ114aおよび114bがオフにされ、センスアンプ112は、対応するビット線BLおよびBL'を通じて、選択されたメモリセル104に記憶されたビットにアクセスできるようになる。そして、制御信号CTRLのエッジで、センスアンプ112は、ビット線BLおよびBL'の電圧を検知し、ビット線BLとBL'との間の差動電圧を増幅し、増幅された差動電圧を出力することを、トリガされる。
【０００６】
寄生抵抗および寄生容量によって、選択されたメモリセル104に対応するビット線BLおよびBL'は、選択されたメモリセル104に記憶されたビットを瞬時には示さない。むしろ、選択されたメモリセル104に記憶されたビットがlowの論理値である場合、対応するビット線BLは、プリチャージされたhighの論理状態からlowの論理状態へ、徐々に放電される。逆に、選択されたメモリセル104に記憶されたビットがhighの論理値である場合、対応するビット線BL'は、プリチャージされたhighの論理状態からlowの論理状態へ、徐々に放電される。センスアンプ112が、ビット線BLおよびBL'の電圧を検出するようにトリガされる場合、読取マージンは、ビット線の対応するペアBLとBL'との間の差動電圧である。センスアンプ112は、あるレベル、たとえば100mVより高い差動電圧しか検出できないので、小さな読取マージンは、そのレベルを下回る場合、読み取りの失敗につながることがある。読み取りの失敗を避けるために、センスアンプ112のトリガを遅らせて、ビット線BLとBL'との間の差動電圧が大きくなり、センスアンプ112の検出可能なレベルを超えられるようにすること、すなわち、読取マージンがセンスアンプ112の検出可能なレベルを超えるのを確実にすることが、望ましい。センスアンプ112のトリガを遅らせるための1つの技法は、追従回路を用いることであり、その従来の例が図3に示される。
【０００７】
図3では、追従回路302は、ダミービット線のペアDBLおよびDBL'、ならびにいくつかの追従セル304を含むように示される。追従回路302のような従来の追従回路は、1つまたは複数の追従セル304を含み得る。追従回路302は、制御信号CTRLを受け取って遅らせる。遅延された制御信号CTRLを受け取り、センスアンプ112のクロック信号を生成するための、制御回路306が、追従回路302とセンスアンプ112との間に結合される。制御回路306の例は、遅延された制御信号CTRLを単に反転させるインバータである。図3は、ダミービット線DBLが、プリチャージングPMOSトランジスタ308を通じて、電源電圧VDDに結合されるのを示す。
【０００８】
図4は、6つのトランジスタ、すなわち、PMOSトランジスタ310および312ならびにNMOSトランジスタ314、316、318、および320を含む、例示的な追従セル304の詳細な構造を示す。図2を再び参照すると、PMOSトランジスタ310およびNMOSトランジスタ314のゲートが電源電圧VDDに結合され、NMOSトランジスタ318のゲートが制御信号CTRLに結合されることを除き、追従セル304はメモリセル104と同様の構造を有することが、理解され得る。やはり図4に示されるように、ダミービット線DBL'はフローティングであり使用されず、一方ダミービット線DBLは、センスアンプ112のクロック信号を生成するための制御回路306を通じて、センスアンプ112に結合される。以下で明らかになる理由によって、一部の従来の設計では、NMOSトランジスタ318(nチャネルパスゲートと呼ばれることがある)およびPMOSトランジスタ314(プルダウントランジスタと呼ばれることがある)は保持されるが、PMOSトランジスタ310および312ならびにNMOSトランジスタ316および320は省略される。
【０００９】
メモリアレイ102がアクセスされない場合、制御信号CTRLは論理0であり、ダミービット線DBLは、VDDにほぼ等しい電圧レベルにプリチャージされる。メモリアレイ102のメモリセル104がアクセスされている時、制御信号CTRLはhighの論理値に変わり、PMOSトランジスタ308をオフにして、NMOSトランジスタ318をオンにする。それと同時に、ワード線信号WLがhighの論理値になり、NMOSトランジスタ320がオンにされる。NMOSトランジスタ314は常にオンにされているので、プリチャージされたダミービット線DBLは、NMOSトランジスタ318および314を通じて放電される。ダミービット線DBLの電圧が反転ポイントを下回ると、制御回路306はクロック信号を生成し、センスアンプ112がトリガされる。したがって、ここで、センスアンプ112は、制御信号CTRLではなく、むしろ制御回路306によって生成されたクロック信号によってトリガされ、このクロック信号は、ダミービット線DBLを放電する過程によって遅延された、制御信号CTRLを示す。追従セル304はメモリセル104と同様の構造を有するので、ダミービット線DBLを放電する過程は、メモリセル104のビット線BLまたはBL'の放電の過程と類似する。それと同時に、制御信号CTRLまたは制御信号CTRLと同期される信号が、メモリセル104の1つを選択してアクティブ化するために、遅延なしで用いられる。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上で論じられたように、追従回路302は、ワード線WLがオンされた瞬間から、センスアンプ112がトリガされる瞬間までの、時間遅延を制御するために用いられる。選択されたメモリセル104と関連付けられるビット線BLまたはBL'を放電するのに必要な実際の時間に忠実に追従する、センスアンプ112をトリガするための時間遅延を、追従回路302が提供することが重要である。たとえば、遅延が短すぎると、センスアンプ112がトリガされる時にメモリセル104のビットの内容を正確に読み取るのに必要な差動電圧を、メモリデバイス100の読取マージンが下回るので、読み取りの失敗を引き起こし得る。逆に、遅延が長すぎると、センスアンプ112がトリガされる時にメモリセル104のビットの内容を正確に読み取るのに必要な差動電圧よりも、メモリデバイス100の読取マージンがかなり高くなり得るので、性能を損なう可能性があり、不必要な電力消費、動作速度の低下などにつながる。
【００１１】
プリチャージされたビット線BLまたはBL'を放電するのに必要な時間は、メモリデバイス100のメモリビットセル読取電流(Iread)によって決定される。同様に、プリチャージされたダミービット線DBLを放電するのに必要な期間、および、したがってセンスアンプ112がトリガされる前の時間遅延は、追従回路302の駆動電流(本明細書では「追従電流」とも呼ばれる)に依存する。所望の読取マージンを実現しようとして、追従回路302の追従電流を、メモリデバイス100の読取電流Ireadと相互に関連付けるための、いくつかの従来の技法が存在し、それらは各々関連する欠点を有する。第1の手法(「単一のセルに基づく」手法)では、所与の数の追従セル304を追従回路302の中に作成することによって、追従電流が調整される。従来の追従回路302の中の各々の追加の追従セル304は、比例して追従電流を増加させる。よって、たとえば、追従回路302が、1×読取電流Iread(1「かける」読取電流と読む)の追従電流を提供するために1つの追従セル304を含む場合、第2の追従セル304は、追従電流を2×読取電流Ireadに増加させ、第3の追従セル304は、追従電流を3×読取電流Ireadに増加させ、以下同様である。しかし、この単一のセルに基づく手法では、各追従セル304のランダムなばらつきが、最新のプロセステクノロジーノード(たとえば65nmおよびそれ以降)においても大きく、実際のビットセルアレイにおける読取電流Ireadの平均に正確に追従できなくなる。追従回路302はまた、実際のビットセルのような真のアレイの中に、レイアウトできないことがある。このことによって、追従回路302は、より新しいプロセステクノロジーノードによる実際のビットセルアレイとは別にプリントされ、追従の性能低下、またはさらには重大な障害につながる。さらに、追従電流は、Ireadよりも細かい電流分解能を実現できず、IreadまたはIreadの倍数しか実現できない。
【００１２】
第2の手法(「論理回路に基づく」手法)では、各追従セル304のトランジスタのサイズが、所定の電流を生成するように制御される。ここで、追従電流と、プリチャージされたダミービット線DBLを放電するための関連する期間とが、選択されたメモリセル104と関連付けられたビット線BLまたはBL'を放電するのに必要な予想時間に相当するように、事前に設定される。この論理回路に基づく手法は、追従セル304のトランジスタに大きな幅および/または長さの寸法を用いることによって、または、複数のデバイスを用いてランダムなばらつきを平均化することによって、ランダムなデバイスのばらつきを補償することができるが、実際のビットセルアレイのトランジスタとは、寸法のパラメータ、閾値電圧などが異なるので、読取電流Ireadに追従しない。
【課題を解決するための手段】
【００１３】
例示的な実施形態は、半導体メモリの読取電流に追従するための、システムおよび方法を対象とする。
【００１４】
一実施形態によれば、メモリデバイスは、メモリアレイ、センスアンプ、および追従回路を含む。メモリアレイは、複数のメモリセルで形成される。センスアンプは、メモリアレイにアクセスするためのものである。追従回路は、メモリアレイのメモリ読取電流に追従するためのものである。追従回路は、追従セルの1つまたは複数の列を含む。各列は、対応するビット線と結合され、センスアンプによるメモリ読取動作をトリガするための駆動電流を、ビット線に提供する。列の少なくとも1つは、互いに直列に接続される2つの追従セルを含む。
【００１５】
別の実施形態によれば、複数のメモリセルで形成されるメモリアレイに記憶された値を読み取る方法は、追従セルの1つまたは複数の列を含む追従回路を介して、メモリアレイのメモリ読取電流に追従するステップと、追従されたメモリ読取電流に基づいて、追従セルの1つまたは複数の列の対応するビット線に駆動電流を提供するステップであって、駆動電流の少なくとも一部が、列の1つの中の少なくとも2つの追従セルの直列接続を通じて提供される、ステップと、提供された駆動電流に基づいて、メモリ読取動作を実行するようにセンスアンプをトリガするステップとを、含む。
【００１６】
別の実施形態によれば、メモリデバイスは、複数のメモリセルで形成されるメモリアレイと、メモリアレイにアクセスするためのセンスアンプと、追従セルの1つまたは複数の列を用いて、メモリアレイのメモリ読取電流に追従するための手段と、第1の列の中の少なくとも2つの追従セルを、互いに直列に接続するための手段と、追従されたメモリ読取電流に基づいて、追従セルの1つまたは複数の列の対応するビット線に駆動電流を提供するための手段であって、駆動電流の少なくとも一部が、少なくとも2つの追従セルの直列接続を通じて提供される、手段と、提供された駆動電流に基づいて、メモリ読取動作を実行するようにセンスアンプをトリガするための手段とを、含む。
【００１７】
別の実施形態によれば、複数のメモリセルで形成されるメモリアレイに記憶された値を読み取る方法は、追従セルの1つまたは複数の列を含む追従回路を介して、メモリアレイのメモリ読取電流に追従するためのステップと、追従されたメモリ読取電流に基づいて、追従セルの1つまたは複数の列の対応するビット線に駆動電流を提供するためのステップであって、駆動電流の少なくとも一部が、列の1つの中の少なくとも2つの追従セルの直列接続を通じて提供される、ステップと、提供された駆動電流に基づいて、メモリ読取動作を実行するようにセンスアンプをトリガするためのステップとを、含む。
【００１８】
添付の図面は、実施形態の説明を助けるために提示され、実施形態の限定ではなく実施形態の説明のためのみに提供される。
【図面の簡単な説明】
【００１９】
【図１】例示的な従来のメモリデバイスの一部を示す図である。
【図２】従来の6個のトランジスタによるメモリ構造を示す図である。
【図３】ダミービット線のペアDBLおよびDBL'、ならびにいくつかの追従セルを含む、従来の追従回路を示す図である。
【図４】例示的な従来の追従セルの詳細な構造を示す図である。
【図５】ある例示的な実施形態による、追従回路を含むメモリデバイスの一部を示す図である。
【図６】0.5×読取電流Ireadを提供するための、例示的な追従セルの構成を示す図である。
【図７】1×読取電流Ireadを提供するための、例示的な追従セルの構成を示す図である。
【図８】0.25×読取電流Ireadを提供するための、例示的な追従セルの構成を示す図である。
【図９】追従セルの構成の組合せを伴う、4行×8列の例示的な追従回路を示す図である。
【図１０】追従セルの構成の組合せを伴う、8行×8列の例示的な追従回路を示す図である。
【図１１】様々な直列に接続された追従セルの構成からの駆動電流を示す、シミュレーション結果を示す図である。
【図１２】直列に接続された追従セルの数の関数として、読取電流Ireadのランダムなばらつきを示す、シミュレーション結果を示す図である。
【図１３】ある例示的な実施形態による、複数のメモリセルで形成されるメモリアレイに記憶された値を読み取る方法を示す、流れ図である。
【発明を実施するための形態】
【００２０】
実施形態の態様は、以下の説明およびそのような実施形態を対象とする関連する図面において、開示される。本発明の範囲から逸脱することなく代替的な実施形態を考案することができる。さらに、関連する詳細を不明瞭にしないように、実施形態において用いられ適用されるよく知られている要素は、詳細に説明されず、または省略される。
【００２１】
「例示的な」という言葉は、「一例、実例または例として」を意味するように本明細書で使用される。「例示的」として本明細書で説明する任意の実施形態は、必ずしも他の実施形態よりも好ましいまたは有利であると解釈されない。同様に、「実施形態」という用語は、すべての実施形態が、論じられた特徴、利点または動作モードを含むことを必要としない。
【００２２】
本明細書で用いられる用語は、具体的な実施形態を説明することのみを目的とするものであり、様々な実施形態を限定することは意図されない。本明細書で使用する単数形「a」、「an」、および「the」は、別段文脈から明らかではない限り、複数形をも含むものとする。本明細書で用いられる場合、「備える」、「備えている」、「含む」および/または「含んでいる」という用語は、述べられた機構、整数、ステップ、動作、要素、および/またはコンポーネントの存在を特定するが、1つまたは複数の他の機構、整数、ステップ、動作、要素、コンポーネント、および/またはこれらの群の、存在または追加を排除しないことが、さらに理解されよう。
【００２３】
さらに、多くの実施形態が、たとえば、コンピューティングデバイスの要素によって実行すべき一連のアクションに関して説明される。本明細書で説明する様々なアクションは、特定の回路(たとえば、特定用途向け集積回路(ASIC))によって、1つもしくは複数のプロセッサによって実行されるプログラム命令によって、または両方の組合せによって実行できることを認識されよう。さらに、本明細書で説明するこれらの一連のアクションは、実行時に、関連するプロセッサに本明細書で説明する機能を実行させるコンピュータ命令の対応するセットを記憶した任意の形式のコンピュータ可読記憶媒体内で、全体が具現化されるべきものと見なすことができる。したがって、様々な態様は、すべてが請求する主題の範囲内に入ることが企図されているいくつかの異なる形式で具現化され得る。さらに、本明細書で説明する実施形態の各々について、そのような実施形態の対応する形態が、たとえば、記載のアクションを実行する「ように構成された論理」として本明細書で説明されることがある。
【００２４】
プログラム可能な追従回路を用いて、メモリアレイのメモリセルに記憶されたデータを読み取るセンスアンプ回路をトリガする、時間遅延を提供するための技法が、本明細書で開示される。背景技術において論じられた理由によって、選択されたメモリセルと関連付けられたビット線BLまたはBL'を放電するのに必要な実際の時間に、時間遅延が追従することが重要であり、時間遅延は、追従回路の追従電流によって決定される。
【００２５】
図5は、ある例示的な実施形態による、追従回路を含むメモリデバイス500の一部を示す図である。メモリデバイス500は、図1を参照して上でより詳細に説明されたように、1つまたは複数のメモリアレイ102を含む。各メモリアレイ102は、複数の行および複数の列に配置される複数のメモリセル104を含み、各行はワード線WL(WL0、WL1、...)に対応し、各列は相補的なビット線のペアBLおよびBL'((BL0、BL'0)、(BL1、BL'1)、(BL2、BL'2)など)に対応する。図1を参照して上で説明されたように、メモリデバイス500はさらに、ワード線デコーダ106、ビット線デコーダ108、スイッチ110、ビット線BLおよびBL'に結合されたセンスアンプ112、ならびに複数のプリチャージングPMOSトランジスタ114を含み、これらの各々が、対応するビット線BLまたはBL'を電源電圧VDDに結合する。メモリセル104は、図2に示される従来の6個のトランジスタによる構造のような、任意の適切な構造を含み得る。
【００２６】
メモリデバイス500はさらに、追従回路502を含む。示されるように、追従回路502は、追従セル504の1つまたは複数の列を含む。5つの追従セル504の2つの列が各々、例示を目的に図5で示されるが、より多数のまたはより少数の追従セル504を含む、より多数のまたはより少数の列が、所与の用途に対して所望されるとおりに利用され得ることが、理解されよう。一般に、追従回路502は、メモリアレイ102と同じ基板工程(FEOL)のパターニングを用いるが、金属層の接続が修正される。同じFEOLのパターニングを用いることで、追従回路502が、複数の半導体プロセスコーナーにわたって、実際のメモリアレイ102に良好に追従できるようになる。
【００２７】
追従回路502は、追従セル504の各列のためのダミービット線のペアDBLおよびDBL'(DBL1、DBL'1、DBL2、DBL'2など)を含むように示される。追従回路502は、制御信号CTRLを受け取って遅らせ、追従回路502とセンスアンプ112との間に結合された制御回路506への出力を提供する。制御回路506の出力は、センスアンプ112のクロック信号として動作する。制御回路506の例は、遅延された制御信号CTRLを単に反転させるインバータである。一部の設計では、ダミービット線DBLは、センスアンプ112に直接つながれてよいので、制御回路506を含まなくてもよい。図5は、各ダミービット線DBLが、対応するプリチャージングPMOSトランジスタ508を通じて、電源電圧VDDに結合されるのを示し、DBL'はフローティングであり使用されない。
【００２８】
追従回路502の各列が、全体の追従電流となる所与の駆動電流に寄与するように、追従回路502の列は、並列に制御回路506に接続される。列の数、したがって、全体の追従電流が、たとえばアレイコントローラ550によって動的に調整可能であるという意味で、追従回路502はプログラム可能であり、アレイコントローラ550は、対応するビット線信号Z(Z0、Z1など)を用いて列に結合される対応するスイッチ522(たとえばNMOSトランジスタ)を通じて、各列を選択的に有効または無効にする。他の実施形態では、同様のワード線コントローラ(図示せず)が、各ワード線(WL0、WL1、...)を選択的に有効または無効にするために、用いられ得る。図5の設計に戻ると、以下でより詳細に説明されるように、各列は、所望の量の駆動電流を全体の追従電流に対して与えるように、いくつかの異なる追従セルの構成の1つによって構成されてよい。本明細書で開示されるいくつかの追従セルの構成は、メモリアレイ102のようなFEOLパターンを依然として用いつつ、読取電流Ireadの断片を提供することができる。したがって、アレイコントローラ550は、追従回路506によって提供される追従電流を、広範囲の値にわたってプログラムすることができ、比較的精密な分解能で微調整することができる。
【００２９】
図6〜図8は以下で、異なる量の駆動電流を提供するための、様々な追従セルの構成を説明する。上で言及されたように、追従回路502は、メモリアレイ102と同じFEOLのパターニングを用いるが、金属層の接続が修正される。一般に、読取電流Ireadよりも追従電流を大きくするために、金属層の接続が、複数の追従セル504を列内で並列に接続するように修正される。読取電流Ireadよりも追従電流を小さくするために、金属層の接続は、1つまたは複数の追従セル504を、列内で接続を切りまたは直列に接続するように、修正される。さらに、所与の量の駆動電流、たとえば1×読取電流Ireadを提供するために、しかし、比較的少数の追従セル504のみを用いることによって引き起こされる全体のランダムなばらつきを低減するためにより多くの追従セル504を用いて、直列接続と並列接続の両方が同時に用いられ得る。
【００３０】
図6は、0.5×読取電流Ireadを提供するための、例示的な追従セルの構成を示す。ここで、2つの追従セル504aおよび504bは、駆動電流を半分に減らすために直列に接続される。各追従セル504aおよび504bは、メモリセル104と同じ6つのトランジスタパターン、すなわち、PMOSトランジスタ510a、510bおよび512a、512b、ならびにNMOSトランジスタ514a、514b、516a、516b、518a、518b、および520a、520bを、それぞれ含む。しかし、PMOSトランジスタ510a、510bおよびNMOSトランジスタ514a、514bのゲートは、電源電圧VDDに結合され、NMOSトランジスタ518a、518bのゲートは、制御信号CTRLに結合される。やはり図5に示されるように、ダミービット線DBL'はフローティングであり使用されず、一方ダミービット線DBLは、センスアンプ112のクロック信号を生成するための制御回路506を通じて、センスアンプ112に結合される。
【００３１】
加えて、2つの追従セル504aおよび504bは、(i)NMOSトランジスタ518aのドレインとダミービット線DBLとの間、(ii)NMOSトランジスタ518aのソースとPMOSトランジスタ512aのゲートとの間、および(iii)NMOSトランジスタ518bのソースとPMOSトランジスタ512bのゲートとの間の、金属接続を除去する(すなわち堆積しない)ことによって、直列に接続される。NMOSトランジスタ514aおよび514bのソースは、グラウンドVSSからも切り離され、一方NMOSトランジスタ518aのドレインは、グラウンドVSSに切り替えられる。(NMOSトランジスタ518bのドレインは、ダミービット線DBLに接続されたままであり、直列に接続された追従セル504aおよび504bのための、ダミービット線DBLへの単一の共有された接続として機能する。)説明を目的として、除去された金属接続の接続点が、図6に依然として示されている。
【００３２】
2つの追従セル504aおよび504bを直列に接続することで、0.5×読取電流Ireadの追従電流が得られる。このことによって、たとえば、読取電流Ireadの整数倍しか生成できない、背景技術において論じられた従来の単一のセルに基づく手法よりも、高い分解能が得られる。さらに、複数の追従セル504を同時に用いることによって、ランダムなばらつきは、ほぼNの平方根(すなわち、直列接続に用いられるセルの数)分の1に低減され得る。
【００３３】
図6に示されるような直列に接続された追従セル504の2つのセットは、所与の列内で並列に接続されて、完全な1×読取電流Ireadを提供してもよいが、上で説明されたようにランダムなばらつきは低減される。図7は、1×読取電流Ireadを提供するための、例示的な追従セルの構成を示す。ここで、直列に接続された追従セルの第1のセット504aおよび504bは、ダミービット線DBLへの単一の接続を用いて、直列に接続された追従セルの第2のセット504cおよび504dと並列に接続される。直列に接続された追従セル504a、504b、および504c、504dの各セットは、完全な1×読取電流の全体の追従電流に対して、0.5×読取電流Ireadだけ寄与する。やはり、説明を目的として、除去された金属接続の接続点が、図7に依然として示されている。
【００３４】
加えて、3つ以上の追従セル504が、0.5×読取電流Ireadよりもさらに小さな電流を提供するために直列に接続されてよく、やはり、上で説明されたようにランダムなばらつきは低減する。図8は、0.25×読取電流Ireadを提供するための、例示的な追従セルの構成を示す。ここで、4つの追従セル504a、504b、504c、および504dが、(追従セル504dから)ダミービット線DBLへの単一の接続を用いて、列内で直列に接続され、0.25×読取電流Ireadを提供する。やはり、説明を目的として、除去された金属接続の接続点が、図8に依然として示されている。
【００３５】
一部の設計では、1つまたは複数の追従セル504は、追従セル504とダミービット線DBLとの間の任意の金属接続を除去する(すなわち堆積しない)ことによって、追従回路502から実質的に切り離されて(つまり、「フローティングになって」)よい。したがって、追従回路502のFEOLレイアウトを修正する必要なく、1つまたは複数の追従セル504が、全体の追従電流に寄与するのを防ぐことができる。さらに、追従セル504はまた、図3および図4を参照して上で説明された従来の設計のように、単独で用いられて、1×読取電流Ireadを提供してもよい。
【００３６】
以下でより詳細に説明されるように、上の追従セルの構成は、所与の用途のために、追従回路502の所望の1つまたは複数の列を作成するために組み合わされてよく、各列は、所望の最終的な追従電流をプログラムするために、アレイコントローラ550によって選択的にアクティブ化または非アクティブ化され得る。一部の設計では、アレイコントローラ550は、システムコントローラ(図示せず)から所望の追従電流を受け取り、適切な追従セル504を選択的にアクティブ化または非アクティブ化し、それによって所望の追従電流を実現する。具体的な所望の追従電流は、用途に特有であり、たとえば、後のメモリ製造がその用途の様々な設計仕様などを満たすために、システム設計者により設定され得る。
【００３７】
図9は、追従セルの構成の組合せを伴う、4行×8列の例示的な追従回路(たとえば、追従回路502の1つの設計)を示す。簡単にするために、各追従セルは単に、所与のWLノードまたはDBLノードとして示される。所与のノードを覆う影付きの単一の円は、追従セルが、他の追従セルとともに直列に用いられるのではなく、単独で用いられることを示す。所与のノードを覆う影付きではない単一の円は、上で説明されたような、追従回路から実質的に切り離されている追従セルを示す。2つ以上のノードを包含する影付きの楕円は、そうしたノードにおける追従セルが、図6〜図8を参照して上で説明されたように、同時に用いられ、直列に接続されることを示す。したがって、各々の円または楕円は、所与の列の中で他の追従セルの構成と並列に(すなわち構造的に並列に)組み合わされる、対応する駆動電流を伴う所与の追従セルの構成を表す。したがって、各列は対応する駆動電流も有し、すべてのアクティブな列は同じように、互いに並列に組み合わされて、所望の遅延期間を伴う、制御回路506を介したセンスアンプ112のトリガを制御するための、最終的なプログラム可能な追従電流を提供する。
【００３８】
図9の例示的な追従回路に戻ると、DBL0に対応する第1の列は、WL0およびWL1における直列に接続された追従セルのペア、ならびに、WL2およびWL3における2つの切り離された追従セルを含み、第1の列に対して、0.5×読取電流Ireadの駆動電流をもたらす。DBL1、DBL2、およびDBL3にそれぞれ対応する、第2、第3、および第4の列は、各々、WL0およびWL1における直列に接続された追従セルの第1のペア、ならびに、WL2およびWL3における直列に接続された追従セルの第2のペアを含み、各列に対して、1×読取電流Ireadの駆動電流をもたらす。DBL4に対応する第5の列は、WL0における単独で接続された1つの追従セル、ならびに、WL1、WL2、およびWL3における3つの接続されていない追従セルを含み、第5の列に対して、1×読取電流Ireadの駆動電流をもたらす。DBL5に対応する第6の列は、WL0およびWL1における単独で接続された2つの追従セル、ならびに、WL2およびWL3における2つの接続されていない追従セルを含み、第6の列に対して、2×読取電流Ireadの駆動電流をもたらす。DBL6に対応する第7の列は、WL0、WL1、およびWL2における単独で接続された3つの追従セル、ならびに、WL3における1つの接続されていない追従セルを含み、第7の列に対して、3×読取電流Ireadの駆動電流をもたらす。DBL7に対応する第8の列は、WL0、WL1、WL2、およびWL3における単独で接続された4つの追従セルを含み、第8の列に対して、4×読取電流Ireadの駆動電流をもたらす。
【００３９】
以下の表1は、ランダムなばらつきを平均化するために最低で4つの追従セルを用いて、図9の追従セルアレイ設計で実現可能な、選択された数の異なる追従電流の値の概要である。表中、「x」は、示された追従電流を実現するために、どのDBL(すなわちどの列)をアクティブ化すべきかを示す。
【００４０】
【表１】
0005411391.tif 000002
【００４１】
示されるように、図9の追従セルアレイ設計は、1×読取電流よりも細かな分解能で、広範囲の追従電流の値を実現するようにプログラムすることができ、これによって、この設計が、ワード線WLがオンされる瞬間からセンスアンプ112がトリガされる瞬間までの時間遅延を、よりよく制御できるようになる。
【００４２】
図10は、追従セルの構成の組合せを伴う、8行×8列の例示的な追従回路(たとえば、追従回路502の別の設計)を示す。図9のように、簡単にするために、各追従セルは単に、所与のWLノードおよびDBLノードとして示され、所与のノードを覆う影付きの単一の円は、追従セルが単独で用いられることを示し、所与のノードを覆う影付きではない単一の円は、追従回路から実質的に切り離された追従セルを示し、2つ以上のノードを包含する影付きの楕円は、そうしたノードにおける追従セルが、図6から図8を参照して上で説明されたように、同時に用いられ、直列に接続されることを示す。図10の追従回路は、追従セルの追加の行を含むので、図9の設計よりも、さらに解像度が高くさらに広範囲の追従電流を提供することができる。
【００４３】
図10に示されるように、DBL0に対応する第1の列は、並列に接続されたWL0〜WL7における8つの追従セルをすべて含み、第1の列に対して、0.125×読取電流Ireadの駆動電流をもたらす。DBL1に対応する第2の列は、直列に接続された4つの追従セルの第1のセットWL0〜WL3を含み、残りの追従セルWL4〜WL7は切り離されており、第2の列に対して、0.25×読取電流Ireadの駆動電流をもたらす。DBL2およびDBL3にそれぞれ対応する、第3および第4の列は、各々、直列に接続された4つの追従セルの第1のセットWL0〜WL3と、やはり直列に接続された4つの追従セルの第2のセットWL4〜WL7の両方を含み、第3および第4の列の各々に対して、0.25×読取電流Ireadの駆動電流をもたらす。DBL4に対応する第5の列は、直列に接続された2つの追従セルの第1のセットWL0〜WL1と、直列に接続された2つの追従セルの第2のセットWL2〜WL3と、直列に接続された2つの追従セルの第3のセットWL4〜WL5と、直列に接続された2つの追従セルの第4のセットWL6〜WL7とを含み、第5の列に対して、2×読取電流の駆動電流をもたらす。DBL5に対応する第6の列は、単独で接続された2つの追従セルWL0およびWL1を含み、残りの追従セルWL2〜WL7は接続されておらず、第6の列に対して、2×読取電流Ireadの駆動電流をもたらす。DBL6に対応する第7の列は、単独で接続された3つの追従セルWL0〜WL2を含み、残りの追従セルWL3〜WL7は接続されておらず、第7の列に対して、3×読取電流Ireadの駆動電流をもたらす。DBL7に対応する第8の列は、単独で接続された5つの追従セルWL0〜WL4を含み、残りの追従セルWL5〜WL7は接続されておらず、第8の列に対して、5×読取電流Ireadの駆動電流をもたらす。
【００４４】
以下の表2は、ランダムなばらつきを平均化するために最低で4つの追従セルを用いて、図10の追従セルアレイ設計で実現可能な、選択された数の異なる追従電流の値の概要である。表中、「x」は、示された追従電流を実現するために、どのDBL(すなわちどの列)をアクティブ化すべきかを示す。
【００４５】
【表２】
0005411391.tif 000003
【００４６】
示されるように、図10の追従セルアレイ設計は、1×読取電流よりも細かな分解能で、広範囲の追従電流の値を実現するようにプログラムすることができ、これによって、この設計が、ワード線WLがオンされる瞬間からセンスアンプ112がトリガされる瞬間までの時間遅延を、よりよく制御できるようにもなる。
【００４７】
一般に、本明細書で提示される技法は、メモリセルアレイからの平均の読取電流Ireadに追従でき、高い分解能で広範囲にわたり容易にプログラム可能であり、ランダムなばらつきが比較的小さく、チップ面積が小さく、製造を簡単にするためにプロセスが行いやすい、追従回路を提供する。したがって、本開示の例示的な実施形態は、背景技術において説明された従来の手法に対して、様々な利点を実現する。たとえば、単一のセルに基づく従来の手法と比較して、より高い分解能(たとえば、0.125×Iread対1×Iread)とより小さなランダムなばらつき(たとえば、4つの追従セルでは約2分の1)が実現可能である。さらに、本明細書で提示される技法は、FEOLのプロセスを変更せず、そのため、複数のプロセスコーナーにわたって、実際のビットセルアレイにより良好に追従することができるので、よりプロセスが行いやすい。論理回路に基づく従来の手法と比較すると、本明細書で提示される技法は、温度、VDD、およびプロセスコーナーにわたって、実際のビットセルアレイにより良好に追従することができる。これによって、より大きな感知のマージンが得られ、所与のメモリデバイスの良好な歩留まりおよび/または性能の向上につながる。
【００４８】
図11および図12は、性能の向上の一部に注目した、シミュレーションデータを示す。図11は、様々な直列に接続された追従セルの構成からの駆動電流を示す、シミュレーション結果を示す。示されるように、直列に接続された追従セルは、温度、VDD、およびプロセスコーナーにわたって、単一のセルの読取電流Ireadと線形の関係を示す傾向がある。図12は、直列に接続された追従セルの数の関数として、読取電流Ireadのランダムなばらつきを示す、シミュレーション結果を示す。図12のシミュレーションは、モンテカルロシミュレーションとして実行されたものであり、ランダムなばらつき(百分率として表される)は、直列接続で用いられる追従セルの数が増えるに従って少なくなることを示す。
【００４９】
図13は、ある例示的な実施形態による、複数のメモリセルで形成されるメモリアレイに記憶された値を読み取る方法を示す、流れ図である。追従回路が少なくとも2つの列を含む場合、システム設計者などが、アレイコントローラを用いて、各列を個々に、センスアンプに結合し、またはセンスアンプから切り離すことによって、所望の追従電流を最初に設定することができる(ブロック1302)。そして、メモリアレイのメモリ読取電流Ireadが、追従セルの1つまたは複数の列を含む追従回路を介して、追従される(ブロック1304)。次いで、追従されたメモリ読取電流に基づいて、追従セルの1つまたは複数の列の対応するビット線に、駆動電流が提供される(ブロック1306)。様々な実施形態によれば、駆動電流の少なくとも一部は、追従セルの少なくとも2つの直列接続を通じて提供される。そして、提供された駆動電流に基づいて、センスアンプが、メモリ読取動作を実行するようにトリガされる(ブロック1308)。
【００５０】
本明細書で説明されたメモリデバイスを含む集積回路は、携帯電話、ポータブルコンピュータ、手持ち式のパーソナル通信システム(PCS)ユニット、携帯情報端末(PDA)のようなポータブルデータユニット、GPS対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、計測機器のような固定位置のデータユニット、データもしくはコンピュータ命令を記憶しもしくは取り出す任意の他のデバイス、またはこれらの任意の組合せの中に、含まれ得ることが理解されよう。したがって、本開示の実施形態は、本明細書で開示されたようなメモリデバイスを含む、能動的な集積回路を含む、任意のデバイスで適切に利用され得る。
【００５１】
前述の開示されたデバイスおよび方法は、コンピュータ可読媒体に記憶されるGDSIIおよびGERBERコンピュータファイルとなるように、設計され構成され得る。次いでこれらのファイルは、これらのファイルに基づいてデバイスを製造する製造担当者に与えられる。得られる製品は半導体ウェハであり、このウェハは次いで、半導体ダイに切断され、半導体チップにパッケージングされる。そして、このチップが、上で説明されたデバイスで利用される。
【００５２】
情報および信号は、多種多様な技術および技法のいずれかを使用して表すことができることが、当業者には理解されよう。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界または磁性粒子、光場または光学粒子、あるいはそれらの任意の組合せによって表され得る。
【００５３】
さらに、本明細書で開示した実施形態に関連して説明した様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装できることが、当業者には理解されよう。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップを、上記では概してそれらの機能に関して説明した。そのような機能をハードウェアとして実装するか、ソフトウェアとして実装するかは、具体的な適用例および全体的なシステムに課される設計制約に依存する。当業者は、説明した機能を具体的な適用例ごとに様々な方法で実装し得るが、そのような実装の決定は、本発明の範囲からの逸脱を生じるものと解釈すべきではない。
【００５４】
1つまたは複数の例示的な実施形態では、説明した機能はハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組合せで実装され得る。ソフトウェアで実装する場合、機能は、1つまたは複数の命令またはコードとしてコンピュータ可読媒体上に記憶されてよく、またはコンピュータ可読媒体を介して送信されてよい。コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を可能にする任意の媒体を含む、コンピュータ記憶媒体とコンピュータ通信媒体の両方を含む。記憶媒体は、コンピュータによってアクセスされ得る任意の利用可能な媒体であり得る。限定ではなく、例として、そのようなコンピュータ可読媒体は、RAM、ROM、EEPROM、CD-ROM、フラッシュドライブなどのソリッドステートメモリデバイス、もしくは他の光ディスクストレージ、磁気ディスクストレージもしくは他の磁気ストレージデバイス、または、命令もしくはデータ構造の形態の所望のプログラムコードを搬送または記憶するために使用され、コンピュータによってアクセスされ得る、任意の他の媒体を含むことができる。また、いかなる接続もコンピュータ可読媒体と適切に呼ばれる。たとえば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線(DSL)、またはたとえば赤外線、無線、およびマイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他のリモートソースから送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、DSL、または赤外線、無線、およびマイクロ波などのワイヤレス技術は媒体の定義内に含まれる。本明細書で使用する場合、ディスク(disk)およびディスク(disc)は、コンパクトディスク(CD)、レーザーディスク(登録商標)、光ディスク、デジタル多用途ディスク(DVD)、フロッピー(登録商標)ディスク、およびブルーレイディスクを含み、ディスク(disk)は、通常、磁気的にデータを再生し、ディスク(disc)は、レーザーで光学的にデータを再生する。上記の組合せもコンピュータ可読媒体の範囲内に含まれるものとする。
【００５５】
したがって、実施形態は、半導体メモリの読取電流に追従するための方法を具現化する、コンピュータ可読媒体を含み得る。したがって、様々な実施形態は図示の例に限定されず、本明細書で説明した機能を実行するためのいかなる手段も含まれる。
【００５６】
前述の開示は例示的な実施形態を示すが、添付の特許請求の範囲によって規定される本発明の範囲から逸脱することなく、本明細書において様々な変更および修正を行えることに留意されたい。本明細書で説明した実施形態による方法クレームの機能、ステップおよび/またはアクションは、特定の順序で実行されなくてもよい。さらに、実施形態の要素は、単数形で説明または請求されていることがあるが、単数形に限定することが明示的に述べられていない限り、複数形が企図される。
【符号の説明】
【００５７】
102  メモリアレイ
104  メモリセル
106  ワード線デコーダ
108  ビット線デコーダ
110  スイッチ
112  センスアンプ
502  追従回路
504  追従セル
506  制御回路
522  スイッチ
550  アレイコントローラ
【図１】
0005411391.tif 000004
【図２】
0005411391.tif 000005
【図３】
0005411391.tif 000006
【図４】
0005411391.tif 000007
【図５】
0005411391.tif 000008
【図６】
0005411391.tif 000009
【図７】
0005411391.tif 000010
【図８】
0005411391.tif 000011
【図９】
0005411391.tif 000012
【図１０】
0005411391.tif 000013
【図１１】
0005411391.tif 000014
【図１２】
0005411391.tif 000015
【図１３】
0005411391.tif 000016