(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表層部を島状の素子形成領域に分離する素子分離絶縁膜と、
前記半導体基板の前記素子形成領域内であって前記素子分離絶縁膜から離間した内側の領域に形成された第１の導電型のデプレッション型のチャンネル領域と、
前記素子形成領域上に前記チャンネル領域上を横切り両側の前記素子分離絶縁膜上に差し掛かるようにゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極を挟んだ両側の前記チャンネル領域内に形成され前記第１の導電型のソース／ドレイン領域とを備えたことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記半導体基板の前記素子分離絶縁膜に面する部分に前記第２の導電型の不純物が導入された不純物領域が形成され、
前記チャンネル領域は、前記不純物領域から離間した内側の領域に形成されていることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記素子分離絶縁膜は、前記半導体基板の表層部に形成した素子分離溝内に埋め込み形成されていることを特徴とする半導体装置。
【請求項４】
半導体基板の表層部の島状の領域に第１の導電型の不純物を導入してデプレッション型のチャンネル領域を形成する工程と、
前記半導体基板の上面にゲート絶縁膜およびゲート電極膜を順次形成する工程と、
前記ゲート電極膜、前記ゲート絶縁膜および前記半導体基板を加工して前記チャンネル領域の外周から離間した外側の領域に素子分離溝を形成する工程と、
前記素子分離溝内に第２の導電型の不純物を導入して前記半導体基板の前記素子分離溝に面する壁面に沿い、且つ前記チャンネル領域と離間する不純物領域を形成する工程と、
前記素子分離溝内に絶縁膜を埋め込んで素子分離絶縁膜を形成する工程と、
前記ゲート電極膜を加工してゲート電極を形成する工程と、
前記ゲート電極の両脇の前記チャンネル領域内に前記第１の導電型の不純物を導入してソース／ドレイン領域を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板の上面に加工膜を形成する工程と、
前記半導体基板の表層部に島状の素子形成領域を残すように素子分離溝を形成する工程と、
前記素子分離溝内に第１の導電型の不純物を導入して前記半導体基板の前記素子分離溝に面する壁面に沿って不純物領域を形成する工程と、
前記素子分離溝内に絶縁膜を埋め込んで素子分離絶縁膜を形成する工程と、
前記半導体基板の前記素子形成領域内に外周から前記不純物領域と離間する内側領域に第２の導電型の不純物を導入してデプレッション型のチャンネル領域を形成する工程と、
前記半導体基板の上面にゲート絶縁膜およびゲート電極膜を順次形成する工程と、
前記ゲート電極膜を加工してゲート電極を形成する工程と、
前記ゲート電極の両脇の前記チャンネル領域内に前記第２の導電型の不純物を導入してソース／ドレイン領域を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路においては、デザインルールの微細化が進むに従い、内部に形成する半導体装置としてのＭＯＳＦＥＴの逆狭チャネル効果や素子間リーク電流の増大が懸念されている。これらに対応して、例えば素子分離領域の側面や底面に半導体基板と同じ導電型のイオン注入を行うことで影響を低減することが考えられている（例えば特許文献１参照）。
【０００３】
しかしながら、例えばＭＯＳＦＥＴとして、デプレッション型Ｎチャンネルのものを形成する場合に、Ｐ型の半導体基板に形成するＮ型のチャンネル領域のＮ型の不純物と、素子分離領域の側面に形成するＰ型の不純物とによる濃度差が大きくなるので、ソース／ドレイン領域と半導体基板（あるいはＰウェル領域）との間の接合耐圧が低下するおそれがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−０４４０００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
そこで、デプレッション型のチャンネル領域を有する構成で、耐圧を向上させることができる半導体装置および半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００６】
本実施形態の半導体装置は、半導体基板と、前記半導体基板の表層部を島状の素子形成領域に分離する素子分離絶縁膜と、前記半導体基板の前記素子形成領域内であって前記素子分離絶縁膜から離間した内側の領域に形成された第１の導電型のデプレッション型のチャンネル領域と、前記素子形成領域上に前記チャンネル領域上を横切り両側の前記素子分離絶縁膜上に差し掛かるようにゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟んだ両側の前記チャンネル領域内に形成され前記第１の導電型のソース／ドレイン領域とを備えたところに特徴を有する。
【０００７】
本実施形態の半導体装置の製造方法は、半導体基板の表層部の島状の領域に第１の導電型の不純物を導入してデプレッション型のチャンネル領域を形成する工程と、前記半導体基板の上面にゲート絶縁膜およびゲート電極膜を順次形成する工程と、前記ゲート電極膜、前記ゲート絶縁膜および前記半導体基板を加工して前記チャンネル領域の外周から離間した外側の領域に素子分離溝を形成する工程と、前記素子分離溝内に第２の導電型の不純物を導入して前記半導体基板の前記素子分離溝に面する壁面に沿い、且つ前記チャンネル領域と離間する不純物領域を形成する工程と、前記素子分離溝内に絶縁膜を埋め込んで素子分離絶縁膜を形成する工程と、前記ゲート電極膜を加工してゲート電極を形成する工程と、前記ゲート電極の両脇の前記チャンネル領域内に前記第１の導電型の不純物を導入してソース／ドレイン領域を形成する工程とを備えたところに特徴を有する。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る模式的な断面図（ａ）および平面図（ｂ）
【図２】第１の実施形態に係るチャンネル領域の形成位置と耐圧との関係を示す図
【図３】第１の実施形態に係る製造工程の各段階の模式的な縦断面図（その１）
【図４】第１の実施形態に係る製造工程の各段階の模式的な縦断面図（その２）
【図５】第１の実施形態に係る製造工程の各段階の模式的な縦断面図（その３）
【図６】第１の実施形態に係る製造工程の各段階の模式的な縦断面図（その４）
【図７】第１の実施形態に係る製造工程の各段階の模式的な縦断面図（その５）
【図８】第２の実施形態に係る製造工程の各段階の模式的な縦断面図（その１）
【図９】第２の実施形態に係る製造工程の各段階の模式的な縦断面図（その２）
【図１０】第２の実施形態に係る製造工程の各段階の模式的な縦断面図（その３）
【図１１】第２の実施形態に係る製造工程の各段階の模式的な縦断面図（その４）
【発明を実施するための形態】
【０００９】
（第１の実施形態）
以下、第１の実施形態について図１〜図７を参照して説明する。尚、以下の図面の記載において、同一または類似の部分には同一または類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる模式的なものである。
【００１０】
図１（ａ）、（ｂ）は、半導体集積回路である例えばＮＡＮＤ型フラッシュメモリ装置の周辺回路の高耐圧ＭＯＳＦＥＴとして設ける半導体装置であるデプレッション型のＭＯＳＦＥＴの構成を示すもので、図１（ｂ）は模式的な平面図を示しており、この図１（ｂ）中Ａ−Ａ線で示す部分の縦断側面図を図１（ａ）に示している。
【００１１】
図１（ａ）、（ｂ）において、半導体基板としてのシリコン基板１は、Ｐ型（後述する第２の導電型に相当）のものを用いている。シリコン基板１には、上面から所定深さまで素子分離溝としてのトレンチ１ａが形成され、表層部に島状の一つである矩形状の上面を有する素子形成部２が周囲から分離された状態に形成されている。トレンチ１ａ内には、シリコン酸化膜などからなる素子分離絶縁膜３が埋め込まれている。
【００１２】
素子分離絶縁膜３に接するシリコン基板１側にはトレンチ１ａの底面及び側面に沿うように第２の導電型であるＰ型の不純物が所定深さまで高濃度で導入され、これによってＰ型不純物領域１ｂが形成されている。このＰ型不純物領域１ｂは、逆狭チャンネル効果や素子間リーク電流を抑制するためのものである。シリコン基板１の素子形成領域２部分には、外周から距離Ｄだけ離れた内側に第１の導電型であるＮ型の不純物が導入されたデプレッション型のＮチャンネル領域１ｃが所定深さまで形成されている。距離Ｄは、例えば数百ｎｍ〜１μｍ程度の範囲に設定されるものである。Ｎチャンネル領域１ｃは、上記したＰ型不純物領域１ｂからも離れた内側の位置に形成されており、Ｐ型不純物領域１ｂとの間にシリコン基板１のままの状態の部分が露出している。
【００１３】
素子形成領域２の中央部には、ゲート絶縁膜４を介して所定幅寸法のゲート電極５が形成されている。ゲート電極５は、素子形成領域２を横切り、両側の素子分離絶縁膜３に跨るように形成され、素子形成領域２の上面を２つの領域に区切っている。ゲート電極５の両側面にはシリコン酸化膜を用いたスペーサ絶縁膜６が形成されている。ゲート電極５により区切られた素子形成領域２の２つの領域にはＮ型のＬＤＤ（lightly doped drain）領域１ｄが形成されるとともに、高濃度のＮ型の不純物が導入されたソース／ドレイン領域１ｅが形成され、これによってＬＤＤ構造とされている。ＬＤＤ領域１ｄおよびソース／ドレイン領域１ｅは、いずれもＮチャンネル領域１ｃの内部領域に形成されている。
【００１４】
上記構成において、素子形成領域２内に形成したＭＯＳＦＥＴは、Ｎチャンネル領域１ｃを素子形成領域２の外周から所定以上の距離として距離Ｄだけ内側に境界が位置するように形成されている。ここで、所定以上の距離は、Ｎチャンネル領域１ｃが実質的にトレンチ１ａの壁面に沿うように形成しているＰ型不純物領域１ｂに対して離間した状態となる距離以上であり、この条件を満たすように距離Ｄを設定すれば良い。これによって、Ｐ型不純物領域１ｂとデプレッション型のＮチャンネル領域１ｃとが重なることによる高濃度差のｐｎ接合が形成されることがなくなり、両者の間に印加される電界が緩和されるようになってＭＯＳＦＥＴの耐圧を向上させることができる。
【００１５】
発明者らの実測結果によれば、図２に示すような効果を確認することができた。すなわち、素子形成領域２のゲート電極５が横切っている部分の距離をＷとしたときに、Ｎチャンネル領域１ｃの外周と素子形成領域２の外周との間の距離Ｄを距離Ｗで割った値（Ｄ／Ｗ）を横軸にとり、そのＤ／Ｗの値に対する実際の耐圧のデータをプロットしたものが図２である。
【００１６】
この時、Ｄ／Ｗ＝０％のときのデータは、Ｎチャンネル領域１ｃの外周が素子形成領域２の外周に達している状態つまりＰ型不純物領域１ｂとオーバーラップしている状態の構成に相当しており、これは本実施形態の対象ではない。Ｄ／Ｗ＝０％のデータでは、耐圧が３７〜３９Ｖ程度である。
【００１７】
これに対して、Ｄ／Ｗ＝１％以上の場合のデータは、本実施形態の構成に相当し、実質的にＮチャンネル領域１ｃの外周がＰ型不純物領域１ｂから離れた位置となるものであり、０％のデータと比べて耐圧が向上している。そして、Ｄ／Ｗの値が１％よりも大きい値に増加するに従い徐々に耐圧が向上していることが確認できる。ここでは、Ｄ／Ｗの値が５％のときに、４２〜４５Ｖ程度まで耐圧が向上されていることが分かる。換言すれば、この結果を踏まえて、デプレッション型のＭＯＳＦＥＴの耐圧を所望のレベルにするためには、どの程度のＤ／Ｗの値となるように構成すれば良いかがわかる。
【００１８】
次に、上記構成のＭＯＳＦＥＴの製造工程について図３〜図７を参照して説明する。尚、図３（ａ）〜図７（ｊ）に至る一連の工程を示す図では、図１（ａ）に示した部分に対応する部分、すなわち図１（ｂ）のＡ−Ａ切断線に沿った部分の模式的な断面を示している。また、以下に示す製造工程は、ＮＡＮＤ型フラッシュメモリ装置の製造工程に準じた工程に従うもので、そのうちの周辺回路の製造工程に適用したものを示している。
【００１９】
まず、図３（ａ）に示すように、Ｐ型のシリコン基板１にレジストを塗布してレジスト膜７を形成し、続けて露光によりパターニングして開口７ａを形成する。次に、開口７ａを有するレジスト膜７をマスクとしてＮ型の不純物をイオン注入により導入する。これにより、シリコン基板１の表層部にデプレッション型のＮチャンネル領域１ｃを形成する。
【００２０】
次に、図３（ｂ）に示すように、レジスト膜７を剥離した後、シリコン基板１の上面に、ゲート絶縁膜４用のシリコン酸化膜４ａ、ゲート電極５用の多結晶シリコン膜５ａおよび加工用のシリコン窒化膜８を順次積層する。シリコン酸化膜４ａに代えてシリコン酸窒化膜あるいはゲート絶縁膜に適したその他の絶縁膜を用いることもできる。
【００２１】
続いて、図４（ｃ）に示すように、フォトリソグラフィ技術によりレジスト膜をマスクパターンに形成し、ＲＩＥ（reactive ion etching）法により、シリコン窒化膜８、多結晶シリコン膜５ａ、シリコン酸化膜４ａをエッチング加工するとともに、シリコン基板１をエッチング加工して所定深さのトレンチ１ａを形成する。トレンチ１ａは、シリコン基板１に形成したＮチャンネル領域１ｃの外周から距離Ｄだけ離れた部分までを残すように矩形状に加工される。これにより、シリコン基板１の表層部は、素子形成領域２が分離形成された状態となり、この素子形成領域２の内側の領域にＮチャンネル領域１ｃが形成された状態となる。
【００２２】
次に、図４（ｄ）に示すように、形成したトレンチ１ａ内にＰ型の不純物イオンを注入し、トレンチ１ａの底面および側面に沿った部分にＰ型不純物領域１ｂを形成する。
続いて、図５（ｅ）に示すように、トレンチ１ａ内にシリコン酸化膜などの絶縁膜３ａを埋め込むように成膜し、この後、シリコン窒化膜８をストッパとしてＣＭＰ（chemical mechanical polishing）法により平坦化処理を行う。この後、図５（ｆ）に示すように、トレンチ１ａ内部に埋め込んでいるシリコン酸化膜３ａをエッチバック処理し、シリコン基板１の上面と同程度の高さとなるように加工することでＳＴＩ（shallow trench isolation）構造の素子分離絶縁膜３を形成する。このエッチバック処理は、ＲＩＥ法あるいはウェットエッチング法により行う。
【００２３】
次に、図６（ｇ）に示すように、フォトリソグラフィ技術によりマスクパターンを形成し、多結晶シリコン膜５ａおよびシリコン酸化膜４ａをＲＩＥ法によりエッチング加工してゲート電極５およびゲート絶縁膜４を形成する。
【００２４】
続いて、図６（ｈ）に示すように、フォトリソグラフィ技術を用いてレジスト膜９を塗布し、Ｎチャンネル領域１ｃの内側の領域が露出する開口９ａを形成するようにパターニングする。レジスト膜９およびゲート電極５をマスクとしてＮチャンネル領域１ｃ内にＮ型の不純物を導入してＬＤＤ領域１ｄを形成する。これにより、２つのＬＤＤ領域１ｄは、それぞれゲート電極５の両側面の直下からＮチャンネル領域１ｃの外周よりも内側の範囲の領域に形成される。また、２つのＬＤＤ領域１ｄは、深さにおいてもＮチャンネル領域１ｃの深さよりも浅く形成される。
【００２５】
この後、図７（ｉ）に示すように、ゲート電極５の両側面にシリコン酸化膜などからなるスペーサ絶縁膜６を形成する。このスペーサ絶縁膜６は、全面にシリコン酸化膜などを所定膜厚で成膜し、これをＲＩＥ法によりエッチバック処理することで形成する。エッチバック処理では、ゲート電極５の上面、素子形成領域２上および素子分離絶縁膜３上のシリコン酸化膜が除去され、ゲート電極５の側面に形成されていたシリコン酸化膜がエッチングされずに残り、図示のように上端部が幅が狭くなった形状のスペーサ絶縁膜６が形成される。
【００２６】
次に、図７（ｊ）に示すように、フォトリソグラフィ技術を用いてレジスト膜１０を塗布し、Ｎチャンネル領域１ｃの内側の領域が露出する開口１０ａを形成するようにパターニングする。レジスト膜１０、ゲート電極５およびスペーサ絶縁膜６をマスクとして素子形成領域２に設けられた２つのＬＤＤ領域１ｄ内にそれぞれＮ型の不純物を高濃度で導入し、ソース／ドレイン領域１ｅを形成する。この場合、ソース／ドレイン領域１ｅは、ゲート電極５に近い側の端部がスペーサ絶縁膜６の側面の直下に位置するように形成され、ＬＤＤ領域１ｄよりもゲート電極５から離れた位置となる。これによりＬＤＤ構造が構成される。
【００２７】
この後、レジスト膜１０が剥離され、図１（ａ）に示した構成のデプレッション型のＮチャンネルＭＯＳＦＥＴが形成される。実際には、さらに絶縁膜の形成やコンタクトの形成あるいは、配線層の形成などの各種加工工程が行われる。
【００２８】
このような第１の実施形態によれば、シリコン基板１の表層部を素子分離絶縁膜３で分離した素子形成領域２において、デプレッション型のＮチャンネル領域１ｃを素子形成領域２の外周から一定距離Ｄだけ内側の領域となるように形成したので、Ｎチャンネル領域１ｃと素子分離絶縁膜３との間に不純物が低濃度のシリコン基板１の領域を介した状態となり、不純物の濃度差が低減されて電界緩和の効果を得ることにより、ＭＯＳＦＥＴの耐圧向上を図ることができる。
【００２９】
また、ＮＡＮＤ型フラッシュメモリ装置の製造工程に準じた工程を採用して形成できるので、ＮＡＮＤ型フラッシュメモリ装置の周辺回路の素子として形成する場合に、リソグラフィ処理でのマスク変更で対応することができ、プロセス設計の大幅な変更を伴うことなく製造することができる。
【００３０】
（第２の実施形態）
次に、第２の実施形態について、図８〜図１１を参照しながら説明する。第２の実施形態は、第１の実施形態で示した構成のデプレッション型のＮチャンネル領域を有するＭＯＳＦＥＴを異なる製造工程で形成するものである。したがって、構成の説明は同じであるから省略し、以下、製造工程について説明する。尚、この第２の実施形態で示す製造工程は、通常のロジック系等の半導体集積回路の製造工程の流れに準ずるものである。また、以下の製造工程の説明では、第１の実施形態と異なる部分を説明し、同じ工程となる部分は省略する。
【００３１】
まず、図８（ａ）に示すように、半導体基板としてのＰ型のシリコン基板１の上面に加工用のシリコン酸化膜１１およびシリコン窒化膜１２を成膜する。続いて、図８（ｂ）に示すように、トレンチ１ａを形成し島状である矩形状の素子形成領域２を分離形成する。この場合、トレンチ１ａは、フォトリソグラフィ技術によりレジスト膜をマスクパターンに形成し、ＲＩＥ（reactive ion etching）法により、シリコン窒化膜１２、シリコン酸化膜１１をエッチング加工するとともに、シリコン基板１を所定深さまでエッチング加工して形成する。
【００３２】
次に、図９（ｃ）に示すように、形成したトレンチ１ａ内にＰ型の不純物イオンを注入し、トレンチ１ａの底面および側面に沿った部分にＰ型不純物領域１ｂを形成する。
続いて、図９（ｄ）に示すように、トレンチ１ａ内にシリコン酸化膜３ａを埋め込むように成膜し、この後、シリコン窒化膜１２をストッパとしてＣＭＰ法により平坦化処理を行う。この後、図１０（ｅ）に示すように、トレンチ１ａ内部に埋め込んでいる絶縁膜３ａをエッチバック処理し、シリコン基板１の上面と同程度の高さとなるように加工する。
【００３３】
次に、図１０（ｆ）に示すように、シリコン基板１の素子形成領域２および素子分離絶縁膜３の上面にレジスト膜１３を塗布し、フォトリソグラフィ工程によりパターニングして素子形成領域２の外周から少し内側の領域を開口するように開口１３ａを形成する。続いて、レジスト膜１３をマスクとして開口１３ａ内にＮ型の不純物をイオン注入により導入する。これにより、シリコン基板１の素子形成領域２の内側の領域にデプレッション型のＮチャンネル領域１ｃを形成する。
【００３４】
次に、図１１（ｇ）に示すように、レジスト膜１３を剥離した後、シリコン基板１の上面に、ゲート絶縁膜４用のシリコン酸化膜４ａおよびゲート電極５用の多結晶シリコン膜５ａを順次積層する。
【００３５】
この後は、第１の実施形態で説明した図６（ｇ）以降の工程と同様の工程を経ることにより図１（ａ）に示す断面構造のＭＯＳＦＥＴを形成することができる。
このような第２の実施形態によれば、第１の実施形態と同様に、デプレッション型のＮチャンネル領域１ｃを素子形成領域２の外周から一定距離Ｄだけ内側の領域となるように形成したので、ＭＯＳＦＥＴの耐圧向上を図ることができる。
【００３６】
また、一般的な半導体集積回路の製造工程に準じた工程を採用して形成できるので、半導体集積回路に適用する場合に、リソグラフィ処理でのマスク変更で対応することができ、プロセス設計の大幅な変更を伴うことなく製造することができる。
【００３７】
（他の実施形態）
上記実施形態で説明したもの以外に次のような変形をすることができる。
距離Ｄは、素子形成領域２のゲート電極５と平行する辺および直交する辺のいずれからの距離も同じとした場合を説明したが、各辺に対して等しい距離Ｄを設定する以外に、異なる距離に設定することもできる。
【００３８】
上記した各実施形態では、Ｎ型のソース／ドレイン領域１ｅがスペーサ絶縁膜６に接する構成としているが、これに限らず、ソース／ドレイン領域１ｅは、スペーサ絶縁膜６に接しない構成とすることもできる。
【００３９】
また、ＬＤＤ領域１ｄやスペーサ絶縁膜６を設けない構成とすることもできる。尚、その場合においては、ソース／ドレイン領域１ｅがゲート電極５の両側面直下に位置しないように形成しても良い。
【００４０】
シリコン基板１に設けるトレンチ１ａは、ＮＡＮＤ型フラッシュメモリ装置を想定したＳＴＩ構造のものを例として示したが、深いトレンチを形成する構成のものでも良いし、他の構成で素子分離絶縁膜を設ける構成のものでも適用できる。
【００４１】
Ｎチャンネル領域１ｃをシリコン基板１に直接設ける構成で説明したが、シリコン基板１に形成したＰウエルにＮチャンネル領域１ｃを形成することもできる。
ゲート電極５は、単体の多結晶シリコン膜５ａを加工する構成の場合で説明したが、ＮＡＮＤ型フラッシュメモリ装置で採用する浮遊ゲート電極および制御ゲート電極をゲート間絶縁膜を介して積層する電極構成を用いても良い。この場合には、ゲート間絶縁膜に開口を形成して浮遊ゲート電極と制御ゲート電極とを短絡させた構成とすることで浮遊ゲート電極を持たない高耐圧のＭＯＳＦＥＴとして形成することができる。
【００４２】
Ｐ型のシリコン基板を用いて、デプレッション型のＮチャンネル領域を設ける例として示したが、Ｎ型の半導体基板を用いてデプレッション型のＰチャンネル領域を設ける構成のＭＯＳＦＥＴに適用することもできる。
【００４３】
半導体基板は、シリコン基板に限らず、炭化シリコン基板や、化合物半導体を用いた基板にも適用可能である。
ＮＡＮＤ型フラッシュメモリ装置以外に、高耐圧のデプレッション型のＭＯＳＦＥＴを設ける構成の不揮発性半導体記憶装置に適用できるし、さらには高耐圧のデプレッション型のＭＯＳＦＥＴを設ける構成の一般的な半導体集積回路に適用することができる。
【００４４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４５】
図面中、１はシリコン基板（半導体基板）、１ａはトレンチ（素子分離溝）、１ｂはＰ型拡散領域、１ｃはＮチャンネル領域、１ｄはＬＤＤ領域、１ｅはソース／ドレイン領域、２は素子形成領域、３は素子分離絶縁膜、４はゲート絶縁膜、５はゲート電極、６はスペーサ絶縁膜である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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