(57)【特許請求の範囲】
【請求項１】
曲げ部と、前記曲げ部をエッチングして形成されたトレンチ構造部とを有する半導体材料と、
前記トレンチ構造部内に少なくとも部分的に配置されたゲート構造体と、
を含み、
前記半導体材料は、埋め込み酸化物層及び基板の上に配置され、
前記トレンチ構造部内の前記ゲート構造体の下で、前記曲げ部により誘起された引張応力を有する前記半導体材料の領域内に少なくとも部分的にＮＦＥＴの反転チャネル領域が配置され、
前記埋め込み酸化物層及び前記基板の上に配置され、かつ、第２の曲げ部を有する第２の半導体材料と、
前記第２の半導体材料上に、かつ、前記第２の曲げ部に隣接するように配置された第２のゲート構造体と、
をさらに含み、
前記第２のゲート構造体の下で、前記第２の曲げ部により誘起された圧縮応力を有する前記第２の半導体材料の領域内に少なくとも部分的にＰＦＥＴの反転チャネル領域が配置された、
半導体構造体。
【請求項２】
前記半導体材料の端部と前記埋め込み酸化物層との間に鳥のくちばし部をさらに含む、請求項１に記載の半導体構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、半導体デバイス、及び改善されたデバイス性能を有する半導体デバイスを製造する方法に関し、より具体的には、デュアル応力半導体デバイス、及びデュアル引張及び圧縮応力をかけることによってこれを製造する方法に関する。
【背景技術】
【０００２】
半導体デバイス内部の機械的応力（例えば、引張応力及び圧縮応力）は、デバイス性能を調節することができ、そのことは、半導体基板内部の応力が半導体デバイスの特性を向上させることを意味する。従って、Ｎ型デバイス（例えば、ＮＦＥＴ）及び／又はＰ型デバイス（例えば、ＰＦＥＴ）のチャネル領域内に引張応力及び／又は圧縮応力を生成することによって、半導体デバイスの特性を改善することができる。しかしながら、引張応力又は圧縮応力のいずれかである同じ応力成分は、Ｎ型デバイス及びＰ型デバイスの特性に独特の影響を及ぼす。例えば、引張応力がデバイスに電流方向に加えられた場合、Ｎ型デバイスの性能は向上するが、Ｐ型デバイスの性能は低下する。従って、同じ半導体基板上に形成されたＮ型デバイス及びＰ型デバイスの両方の性能を最大にするために、各々の応力成分は、選択的に設計し、ＮＦＥＴ又はＰＦＥＴのいずれかに適用すべきである。
【０００３】
引張応力をＮ型デバイスに、かつ、圧縮応力をＰ型デバイスに、それぞれ選択的に生成するために、特徴的なプロセス及び異なる材料の組み合わせが用いられる。例えば、Ｎ型デバイス及びＰ型デバイスを形成するのに、トレンチ分離構造体を用いることができる。トレンチ分離構造体が形成されるとき、Ｎ型デバイスのための分離領域は、適切な応力をＮ型デバイスに長手方向及び横断方向に加える分離材料を含む。さらに、Ｐ型デバイスのために第１の分離領域及び第２の分離領域が設けられ、これらは、固有の機械的応力をＰ型デバイスに長手方向に加える。
【０００４】
代替的に、ライナをゲート電極の側面上に形成し、Ｎ型デバイス又はＰ型デバイスのチャネル内に適切な応力型を選択的に誘起することができる。ライナを設けることによって、トレンチ分離充填技術に依存するよりデバイスに近接して適切な応力を加えることが可能になる。
【０００５】
これらの方法は、長手方向に沿って、引張応力をＮ型デバイスに、かつ、圧縮応力をＰ型デバイスに選択的に加えることを可能にするが、それらはより複雑な処理ステップ及び特別な材料を必要とし、そのため、製造費用が増大する。さらに、せいぜい数百ＭＰａのオーダーのような中程度の量の応力しか得られない。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従って、当技術分野において上述の欠陥及び制限を克服する必要性が存在する。
【課題を解決するための手段】
【０００７】
本発明の第１の態様において、曲げ部と、曲げ部に形成されたトレンチ構造部とを有する半導体材料を含む半導体構造体が提供される。半導体構造体は、トレンチ構造体内に少なくとも部分的に配置されたゲート構造体をさらに含む。
【０００８】
本発明の第２の態様において、第１の側と、第１の側の反対側にある第２の側と、曲げ部とを有する半導体フィンを含む半導体構造体が提供される。半導体構造体は、ゲート構造体の反転チャネル領域が、曲げ部により誘起された応力を有する半導体フィンの領域内に少なくとも部分的に配置されるように、半導体フィンの第１の側に配置されたゲート構造体をさらに含む。
【０００９】
本発明の第３の態様において、層の上にトレンチ構造部を有する半導体材料を形成するステップと、トレンチ構造部内にゲート構造体を少なくとも部分的に形成するステップとを含む、半導体構造体を製造する方法が提供される。この方法は、応力が、ゲート構造体の反転チャネル領域の半導体材料内に誘起されるように、半導体材料を曲げるステップをさらに含む。
【００１０】
本発明の第４の態様において、第１の側と、第１の側の反対側にある第２の側とを有する半導体フィンを形成するステップを含む、半導体構造体を製造する方法が提供される。この方法は、引張応力が半導体フィンの第１の領域内に誘起され、かつ、圧縮応力が半導体フィンの第２の領域内に誘起されるように、半導体フィンを曲げるステップをさらに含む。この方法は、ゲート構造体の反転チャネルが第１の領域内に少なくとも部分的に配置されるように、半導体フィン上にゲート構造体を形成するステップをさらに含む。
【図面の簡単な説明】
【００１１】
【図１】本発明の態様による半導体デバイスを製造するためのプロセス・ステップを示す。
【図２】本発明の態様による半導体デバイスを製造するためのプロセス・ステップを示す。
【図３】本発明の態様による半導体デバイスを製造するためのプロセス・ステップを示す。
【図４】本発明の態様による半導体デバイスを製造するためのプロセス・ステップを示す。
【図５】本発明の態様による半導体デバイスを製造するためのプロセス・ステップを示す。
【図６】本発明の態様による半導体デバイスを示す。
【図７】本発明の態様によるＦＩＮＦＥＴ半導体デバイスを製造するためのプロセス・ステップを示す。
【図８】本発明の態様によるＦＩＮＦＥＴ半導体デバイスを製造するためのプロセス・ステップを示す。
【図９】本発明の態様によるＦＩＮＦＥＴ半導体デバイスを製造するためのプロセス・ステップを示す。
【図１０】本発明の態様によるＦＩＮＦＥＴ半導体デバイスを製造するためのプロセス・ステップを示す。
【図１１】本発明の態様による、ＦＩＮＦＥＴ半導体デバイスを製造するためのプロセス・ステップを示す。
【図１２】本発明の態様によるＦＩＮＦＥＴ内に応力を誘起するためのプロセス・ステップを示す。
【図１３】本発明の態様によるＦＩＮＦＥＴ内に応力を誘起するためのプロセス・ステップを示す。
【図１４】本発明の態様によるＦＩＮＦＥＴ内に応力を誘起するためのプロセス・ステップを示す。
【図１５】本発明の態様によるＦＩＮＦＥＴ内に応力を誘起するためのプロセス・ステップを示す。
【図１６】本発明の態様によるＦＩＮＦＥＴ内に応力を誘起するためのプロセス・ステップを示す。
【図１７】本発明の態様による別の半導体デバイスを示す。
【図１８】本発明の態様による別の半導体デバイスを示す。
【発明を実施するための形態】
【００１２】
本発明は、半導体デバイス、及び改善されたデバイス性能を有する半導体デバイスを製造する方法に向けられ、より具体的には、デュアル応力半導体デバイス、及びデュアル引張及び圧縮応力をかけることによってそれを製造する方法に向けられる。本発明の少なくとも１つの実施は、熱酸化を用いて、シリコン・オン・インシュレータ（ＳＯＩ）の対向する部分にデュアル応力を加える。このようにして、本発明は、ＮＦＥＴ及びＰＦＥＴのために改善された移動度を提供する。
【００１３】
図１は、本発明に用いられる例示的な基板構造体１０を示す。より具体的には、シリコン・オン・インシュレータ（ＳＯＩ）型基板構造体が示されるが、本発明と共に他の基板構造体を実装してもよい。基板構造体１０は、典型的にはシリコン基板である半導体基板１５と、基板１５上に形成された埋め込み酸化物（ＢＯＸ）層２０と、典型的にはシリコン層である、埋め込み酸化物層２０上に形成された半導体層２５とを有する。半導体層２５は、例えば、Ｓｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣなどのような種々の半導体材料から構成することができる。基板構造体１０は、当業者には周知の技術を用いて製造することができる。例えば、基板構造体１０は、通常のボンディング及びカッティング・プロセスによって、或いは代替的に、従来の酸素の注入による分離（separation by implantation of oxygen、ＳＩＭＯＸ）プロセスによって形成することができる。シリコン基板１５は、最終的な半導体デバイスの使用目的に基づいて如何なる所望の厚さを有してもよい。実施形態においては、ＢＯＸ層２０は、約２０ナノメートル（ｎｍ）から約１００ｎｍまでの厚さを有し、半導体層２５は、約１５ｎｍから約４５ｎｍまでの厚さを有する。
【００１４】
図２は、浅いトレンチ分離構造体（ＳＴＩ）のような分離構造体３０を形成した後の基板構造体を示す。ＳＴＩ３０を形成するために、当技術分野において周知の技術を用いることができる。通常の技術は、フォトレジストを用いるパターン形成、トレンチのエッチング、トレンチを充填するための酸化物の化学気相堆積、及び化学機械研磨によるような表面の平坦化を必要とする。
【００１５】
ＳＴＩ３０の生成により、ＳＯＩアイランド３５、４０が形成される。実施において、各々のアイランド３５、４０は、ゲート・デバイスを収容することができる。例えば、第１のＳＯＩアイランド３５はＰ型デバイスを収容することができ、第２の、場合によっては隣接したＳＯＩアイランドはＮ型デバイスを収容することができる。しかしながら、いずれの数のアイランドを形成することもでき、ここに説明されるような如何なる構成のＰ型デバイス及びＮ型デバイスを用いることができることを理解されたい。
【００１６】
図３に示される例示的な実施形態においては、第１のゲート４５が、第１のＳＯＩアイランド３５上に形成される。第１のゲート４５は、任意の通常の方法で形成された標準的なゲートを含むことができる。例えば、第１のゲート４５は、最初に、ＳＯＩアイランド３５の露出面（例えば、上部）上にゲート誘電体４６を形成することによって製造することができる。ゲート誘電体層４６は、ＣＶＤ又はプラズマ支援ＣＶＤのような通常の堆積プロセス、或いは、酸化、窒化、又は酸窒化のような熱成長プロセスによって形成することができる。ゲート誘電体４６は、酸化物、窒化物、酸窒化物、又はそれらの任意の組み合わせ及び多層構造のような任意のデバイス品質の誘電体材料を含むことができる。ゲート誘電体の厚さは、本発明において重要ではない。
【００１７】
ＣＶＤ、プラズマ支援ＣＶＤ、又はめっきのような通常の堆積プロセスを用いて、ゲート誘電体４６上に、ゲートスタック４７が形成される。ゲートスタック４７は、ポリシリコン、アモルファス・シリコン、又はＭＯＳＦＥＴゲートの組成に適したな他の材料のようなゲート材料を含むことができる。ゲート材料は、例えば、ＣＶＤ又はプラズマ支援ＣＶＤのような当技術分野において周知の通常の堆積プロセスを用いて、ゲート誘電体４６の表面上に形成することができる。随意的な誘電体キャッピング層（図示せず）が、ゲート材料の上に存在してもよい。存在する場合、随意的な誘電体キャッピング層は、典型的には、酸化物、窒化物、又は酸窒化物からなり、例えば、ＣＶＤ又はプラズマ支援ＣＶＤのような通常の堆積プロセスを用いて形成することができる。代替的に、随意的な誘電体キャッピング層を形成するのに、例えば酸化のような通常の熱成長プロセスを用いることもできる。
【００１８】
ゲート誘電体層４６上にゲートスタック４７を形成した後に、リソグラフィ及びエッチング・ステップを含む通常のパターン形成プロセスを、ゲートスタック４７及びゲート誘電体層４６に施す。一例として、リソグラフィ・ステップは、フォトレジストを適用し、フォトレジストを放射パターンに露光し、通常のレジスト現像液を用いてパターンを現像することを必要とし得る。リソグラフィ・ステップに続いて、パターンをゲートスタック４７及びゲート誘電体４６に転写するのに、反応性イオンエッチング、プラズマ・エッチング、イオンビーム・エッチング、又はレーザ・アブレーションのような通常のエッチング・プロセスを用いることができる。
【００１９】
スペーサ４８及び４９が、ゲート側壁に沿って形成される。シラン源を用いる化学気相堆積（ＣＶＤ）などの通常の方法で、例えば窒化物（例えば、Ｓｉ３Ｎ４）のようなスペーサ材料を堆積させることができる。窒化物層の堆積に適し得る他の技術は、低圧ＣＶＤ（ＬＰＣＶＤ）及び常圧ＣＶＤ（ＡＰＣＶＤ）を含む。続いて、堆積された窒化物層の部分が、通常の方法でエッチングにより除去され、スペーサ４８及び４９を形成する。
【００２０】
さらに図３に示されるように、第２のゲート５０が、第２のＳＯＩアイランド４０内に形成される。より具体的には、第２のゲート５０は、第２のＳＯＩアイランド４０のトレンチ又は類似した構造体内に配置される。第２のゲート５０は、例えばダマシン・プロセスのような周知のトレンチ・ゲート技術を用いて形成することができる。例えば、第２のＳＯＩアイランド４０の部分の上にマスクを選択的に適用し、反応性イオンエッチング（ＲＩＥ）を行ない、材料を除去してトレンチを形成し、トレンチ内にゲート酸化物を堆積させ、トレンチ内に側壁スペーサを形成し、ゲート酸化物の上方及び側壁スペーサ間のトレンチ内にゲート材料（例えば、ポリシリコン）を堆積させることによって、第２のゲートを形成することができる。
【００２１】
完成した半導体デバイスの使用目的によって求められるように、第２のゲート５０のゲート材料の上面は、第２のＳＯＩアイランド４０の上面に対して実質的に平らであってもよく、或いは、第２のＳＯＩアイランド４０の上面の上方に延びてもよいことを留意されたい。さらに、実施形態においては、第２のゲート５０の最上面は、第１のゲート４５の最上面より高さが低くなるように配置される。さらにまた、実施形態において、トレンチは、第２のＳＯＩアイランド４０の厚さの少なくとも７０％の深さを有する。例示的な実施においては、トレンチの下方の残りのＳＯＩ層の厚さは、約１５ｎｍであるが、他の厚さも本発明の範囲内にあると考えられる。
【００２２】
次に、図４に示されるように、ゲート領域の上に窒化物６０又は類似したマスク材料を堆積させることによって、第１及び第２のゲート領域がブロック（遮蔽）される。図４に示される実施においては、窒化物６０は、第１のＳＯＩアイランド３５及び第２のＳＯＩアイランド４０の全体を覆ってはいない。しかしながら、ＳＯＩアイランド３５、４０の縁部と実質的に等しくなるように、又は縁部を超えてわずかに延びるように、窒化物を堆積することは、本発明の範囲内にあると考えられる。
【００２３】
次に、図５に示されるように、構造体の上部が酸化される。例えば、約５００℃から約１２００℃までの範囲で、通常の熱酸化（湿式又は乾式）を行なうことができる。この酸化ステップは、窒化物６０により保護されていないＳＯＩアイランド３５、４０の部分の周りに、酸化物材料を形成させる。特に、酸化ステップは、ＳＯＩアイランド３５、４０の両端部の下方に「鳥のくちばし（bird's beak）」部６５を形成させる。これらの鳥のくちばし部６５は、ＳＯＩアイランド３５、４０の両端部を押し上げ、これにより、各々のＳＯＩアイランド３５、４０内に曲げ部（bend）が生成される。上方への曲げの量は、多数の要因（例えば、ＢＯＸ層の材料、ＳＯＩアイランドの材料、熱酸化のタイプなどを含む）によって決まる。
【００２４】
このＳＯＩアイランド３５、４０の曲げにより、第１のゲートの基部（例えば、反転チャネル領域）において圧縮応力７０が生成され、第２のゲートの基部（例えば、反転チャネル領域）において引張応力７５が生成される。圧縮応力７０は、約０．２５ＧＰａから約２ＧＰａまでの範囲とすることができ、引張応力７５は、約０．２５ＧＰａから約２ＧＰａまでの範囲とすることができる。本発明の例示的な実施形態においては、約１８０ＧＰａのヤング係数、約０．５μｍの長さ、及び約１６０ｎｍの高さを有するシリコンのＳＯＩアイランドについて、高さ方向に約１．５ｎｍの曲げは、曲げ部領域における約１ＧＰａの応力をもたらす。このようにして、それぞれのデバイスの移動度を改善することができる。
【００２５】
酸化ステップの後、窒化物ブロックが除去され、デバイスの標準的な処理を続行することができる。実施形態においては、ソース及びドレイン領域（図示せず）が通常の方法で形成される。例えば、通常の注入又は外方拡散プロセスを用いて、当業者には周知の適切なイオンでソース及びドレイン領域を選択的にドープすることができる。図６に見られるように、その結果は、圧縮応力の適用に起因する移動度が改善されたＰＦＥＴデバイス８０、及び、引張応力の適用に起因する移動度が改善されたＮＦＥＴデバイス８５である。
【００２６】
図７−図１１は、本発明の態様によるＦＩＮＦＥＴを製造する方法を示す。実施形態においては、図７に示されるように、基板１００の上に埋め込み酸化物（ＢＯＸ）層１０５が形成される。ＢＯＸ層１０５の上に、例えばシリコンのモノリス（monolith、一枚岩）を含むフィン１１０が形成され、フィン１１０の上に酸化物キャップ１１５が形成される。基板１００、ＢＯＸ層１０５、フィン１１０及び酸化物キャップ１１５は、通常の技術及び材料を用いて形成することができる。
【００２７】
実施形態においては、基板１００及びＢＯＸ層１０５の両方は、約３５０ｎｍの深さ及び約３５０ｎｍの幅を有する（ここで、深さ、幅及び高さは、図７に示される座標軸によって定められる）。さらに、フィン１１０は、約１５ｎｍの幅、約４０ｎｍの高さ、及び約３５０ｎｍの深さを有することができる。さらにまた、酸化物キャップ１１５は、約１５ｎｍの幅、約２０ｎｍの高さ、及び約３５０ｎｍの深さを有することができる。しかしながら、デバイスの最終使用目的に応じて構成要素の寸法を調整できることが理解される。
【００２８】
さらに図７を参照すると、フィン１１０の一方の側にトレンチ構造部（trench feature）１１７を形成することができる。トレンチ構造部１１７は、例えばＲＩＥエッチングのような標準的なプロセスによって形成することができる。トレンチ構造部１１７は、以下により詳細に説明される。
【００２９】
図８に示されるように、ＢＯＸ層１０５の上に、かつ、フィン１１０の両側部に隣接して、フロントゲート１２０及びバックゲート１２５が形成される。ゲート１２０、１２５は、例えば、化学気相堆積（ＣＶＤ）、パターン形成、及び反応性イオンエッチング（ＲＩＥ）のような周知の方法で形成することができ、例えばポリシリコンのような通常の材料を含むことができる。実施形態においては、各々のゲート１２０、１２５は、約６０ｎｍの高さを有する。
【００３０】
さらに図８を参照すると、ゲートをパターン形成する前に、ゲート１２０、１２５の上に、窒化物ゲートキャップ１３０が形成される。窒化物ゲートキャップ１３０は、例えばＣＶＤのような通常の技術を用いて形成することができ、例えばＳｉＮのような通常の材料を含むことができる。実施形態においては、窒化物ゲートキャップは、約６０ｎｍの高さを有する。
【００３１】
図９は、ゲート１２０、１２５の両側部に隣接した、フィン１１０の両側への、酸化物側壁スペーサ１３５の形成を示す。酸化物側壁スペーサ１３５は、例えばＣＶＤ及びＲＩＥのような通常の技術を用いて形成することができ、例えばＳｉＯ２、ＳｉＮなどのような通常の材料を含むことができる。実施形態においては、各々の酸化物側壁スペーサ１３５は、約２５ｎｍの深さを有する。
【００３２】
図１０に示されるように、酸化物キャップ１１５が除去される。これは、例えばＲＩＥのような周知の方法で達成することができる。また、図１１に示されるように、窒化物ゲートキャップ１３０が除去される。これは、例えばＲＩＥのような周知の方法で達成することができる。
【００３３】
さらに、図１１を参照すると、ゲート１２０、１２５の上にシリサイド１４０が形成される。これは、例えば熱プロセスのような周知の方法で達成することができる。さらに、フィン１１０の露出部分（すなわち、ソース及びドレイン）上に、エピタキシャル成長層１４５及び／又はシリサイド層１５０を形成することができる。随意的なエピタキシャル層１４５は、フィン１１０の幅を増加させ、そのことは、フィン１１０の抵抗に影響を及ぼす。随意的なシリサイド層１５０は、ソース／ドレインのコンダクタンスを高めることができる。このように、本発明の使用目的に応じて、本発明と共にいずれかの層１４５、１５０（又は、両方の層）を用い、デバイス性能及び製造費用のようなパラメータを最適にすることができる。
【００３４】
図１２−図１６は、フィン１１０の部分に曲げ応力を与えるためのステップを示す。図１２は、ソース部分１５５及びドレイン部分１６０を含むフィン１１０の上面図を示す。上述したように、ソース部分１５５及びドレイン部分１６０は、フィン１１０の材料に加えて、エピタキシャル層１４５及び／又はシリサイド層１５０を随意的に含むことができる。
【００３５】
図１３に示されるように、窒化物膜１６５が、フィン１１０の両側に付加される。窒化物膜１６５は、応力成分を持つように形成される。例えば、窒化物膜１６５は、窒化物膜１６５内に応力を与えるように、プラズマ出力、チャンバ圧力、チャンバ温度、及び／又は前駆体の流量のようなパラメータが調整される、プラズマ化学気相堆積（ＰＣＶＤ）プロセスを用いて形成することができる。応力成分は、引張又は圧縮のいずれかにすることができる。実施形態においては、窒化物膜１６５は、フィン１１０の両側に実質的に等しく形成されるので、最初に、窒化物膜１６５によりフィン１１０に加えられる応力差は存在しない。
【００３６】
図１４及び図１５は、窒化物膜１６５内に応力差を生成するステップを示す。実施形態においては、これは、フィン１１０の一方の側上の窒化物膜１６５内にイオンを選択的に注入することによって達成される。例えば、ゲルマニウム（Ｇｅ）イオンは、約１×１０１４原子／ｃｍ２から約１×１０１５原子／ｃｍ２までの注入濃度、及び、約１０ＫｅＶから約５０ＫｅＶまでの注入エネルギーで、イオン注入することができる。窒化物膜１６５の厚さ及び組成に応じて、他の注入元素、ドーズ量及びエネルギーを用いることもできる。
【００３７】
実施形態においては、図１４及び図１５に見られるように、窒化物膜１６５の目標とされる側の露出面に対して約２５°から約７５°までの角度θで、注入が行なわれる。これは、注入が、窒化物層の目標とされる側においてのみ実質的に行なわれること、及び、注入が、目標とされる側の反対側ではほとんど又は全く行われないことを保証する。
【００３８】
選択的イオン注入は、注入される窒化物膜１６５の部分の応力を変える（例えば、緩和する）。このように、窒化物膜１６５の一方の側の応力を選択的に変えることによって、窒化物膜１６５の対向する側の間に応力差が生成される。図１６に示されるように、本発明の実施は、フィン１１０を曲げるのに十分な大きさの応力差を与える。
【００３９】
図１−図６に関して前述された曲げられたＳＯＩアイランドと同様に、曲がったフィン１１０は、曲げ部の一方の側の上に圧縮応力を受け、曲げ部のもう一方の側の上に引張応力を受ける。標準的な仕上げプロセスを行なって、曲がったフィン１１０上に適切なフロントゲート及びバックゲートを設けることができる。例えば、図１７に示されるように、引張応力が誘起された曲がったフィン１１０の部分上に、ＮＦＥＴ１７０が設けられる。従って、ＮＦＥＴ１７０の反転チャネル領域には、引張応力が与えられる。圧縮応力が誘起された曲がったフィン１１０の部分上に、ＰＦＥＴ１８０が設けられる。従って、ＰＦＥＴ１８０の反転チャネル領域には、圧縮応力が与えられる。このように、ＦＩＮＦＥＴデバイスの移動度が、ＦＩＮＦＥＴの適切な部分内にデュアル応力を誘起することによって増大される。
【００４０】
図７に関して前述したように、トレンチ構造部がフィン１１０内に形成された場合、結果として得られるデバイスは、図１８に示される実施形態をとることができる。この実施形態においては、曲がったフィン１１０の同様に応力付与された部分内に、両方のゲートが配置される。このことは、同じフィン上で類似したゲートを用いることを可能にする。例えば、図１８に示される第１のデバイスは、圧縮応力が誘起された曲がったフィン１１０の部分上に配置された２つのＰＦＥＴを含む。第２のデバイスは、引張応力が誘起された曲がったフィン１１０の部分上に配置された２つのＮＦＥＴを含む。このように、同じフィン上で、移動度が増大した２つのフロントゲート（又は、２つのバックゲート）を互いに結合することができる。
【００４１】
上述のような半導体デバイスは、集積回路チップのための設計の一部とすることができる。実施形態においては、チップの設計は、グラフィカル・コンピュータ・プログラミング言語で生成され、かつ、コンピュータ記憶媒体（例えば、ディスク、テープ、物理的ハードドライブ、又はストレージ・アクセス・ネットワークにおけるような仮想ハードドライブ）に格納される。設計者がチップ又はチップを製造するのに用いられるフォトリソグラフィ・マスクを製造しない場合には、該設計者は、結果として生じる設計を、物理的な手段によって（例えば、設計を格納する記憶媒体のコピーを提供することによって）、又は電子的に（例えば、インターネットを通して）、このようなエンティティに直接的又は間接的に伝送する。次に、格納された設計は、フォトリソグラフィ・マスクの製造のために適した形態（例えば、ＧＤＳＩＩなど）に変換され、それが典型的には、ウェハ上に形成されるべき当該チップ設計の多数のコピーを含む。フォトリソグラフィ・マスクは、エッチングされるか又は他の方法で処理されるウェハ（及び／又はその上の層）の範囲を画定するために用いられる。
【００４２】
上述される方法は、集積回路チップの製造に用いられる。結果として得られる集積回路チップは、裸のダイのような未加工ウェハの形態で（すなわち、多数のパッケージされていないチップを有する単一のウェハとして）又はパッケージされた形態で、製造者が配布することができる。後者の場合には、チップは、単一のチップ・パッケージ（マザーボード又は他のより高いレベルのキャリアに付けられたリード線を有するプラスチック・キャリアのような）、或いはマルチチップ・パッケージ（表面相互接続部又は埋め込み相互接続部のいずれか一方又は両方を有するセラミック・キャリアのような）に取り付けられる。いずれにしても、チップは、次に、他のチップ、別個の回路素子、及び／又は、他の信号処理デバイスと共に集積化されて、マザーボードのような（ａ）中間製品、或いは（ｂ）最終製品のいずれかの部分となる。最終製品は、おもちゃ及び他の低価格の用途から、ディスプレイ、キーボード又は他の入力装置、及び中央処理装置を有する高度なコンピュータ製品に至るまでの、集積回路チップを含んだ任意の製品とすることができる。
【００４３】
本発明を実施形態に関して説明してきたが、当業者であれば、添付の特許請求の範囲の精神及び範囲内で変更を加えて本発明を実施できることを認識するであろう。
【符号の説明】
【００４４】
１０：基板構造体
１５、１００：基板
２０、１０５：埋め込み酸化物（ＢＯＸ）層
２０：酸化物層
２５：半導体層
３０：浅いトレンチ分離構造体（ＳＴＩ）
３５、４０：アイランド
４５、５０、１２０、１２５：ゲート
４６：ゲート誘電体
４７：ゲートスタック
４８、４９：スペーサ
６０：窒化物
６５、１６５：窒化物膜
８０、８５：半導体デバイス
１１０：フィン
１１５：酸化物キャップ
１１７：トレンチ構造部
１２０：フロントゲート
１２５：バックゲート
１３０：窒化物ゲートキャップ
１３５：窒化物側壁スペーサ
１４０：シリサイド
１４５：エピタキシャル層
１５０：シリサイド層
【図１】
0005479908.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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