(57)【特許請求の範囲】
【請求項１】
第１電圧に至る経路およびハイサイドｎｃｈＦＥＴのソースに至る経路の間に接続されるコンデンサの前記ハイサイドｎｃｈＦＥＴの前記ソース側の端子および接地電位の間に接続されるローサイドｎｃｈＦＥＴと、
前記ハイサイドｎｃｈＦＥＴの導通に先立ち、前記ローサイドｎｃｈＦＥＴを導通し、前記ハイサイドｎｃｈＦＥＴの導通に同期して、前記ローサイドｎｃｈＦＥＴを非導通にするスイッチ制御部とを備え、
前記スイッチ制御部は、
前記ハイサイドｎｃｈＦＥＴが導通することを検知する予測部と、
前記予測部の結果に応じて、前記ローサイドｎｃｈＦＥＴを導通の制御を行うローサイドｎｃｈＦＥＴ制御部とを備え、
前記予測部は、
電圧モードのとき、エラーアンプの出力信号および三角波発振器の出力信号が交差する第１のタイミングよりも早い第２のタイミングで交差するように、前記エラーアンプの前記出力信号または前記三角波発振器の前記出力信号の少なくともいずれかにオフセットをかけるオフセット部と、
前記第２のタイミングを検出する検知部とを備え、
前記ローサイドｎｃｈＦＥＴ制御部は、
前記予測部の出力信号のエッジをトリガとして所定期間経過後、トリガ信号を出力する第１のワンショットマルチバイブレータと、
前記第１のワンショットマルチバイブレータの出力をトリガとして、前記ハイサイドｎｃｈＦＥＴが導通する直前まで、前記ローサイドｎｃｈＦＥＴを導通する第２のワンショットマルチバイブレータとを備える
ことを特徴とするＤＣ−ＤＣコンバータ。
【請求項２】
第１電圧に至る経路およびハイサイドｎｃｈＦＥＴのソースに至る経路の間に接続されるコンデンサの前記ハイサイドｎｃｈＦＥＴの前記ソース側の端子および接地電位の間に接続されるローサイドｎｃｈＦＥＴと、
前記ハイサイドｎｃｈＦＥＴの導通に先立ち、前記ローサイドｎｃｈＦＥＴを導通し、前記ハイサイドｎｃｈＦＥＴの導通に同期して、前記ローサイドｎｃｈＦＥＴを非導通にするスイッチ制御部と、
前記ハイサイドｎｃｈＦＥＴの制御信号の反転信号がゲートに入力され、前記ハイサイドｎｃｈＦＥＴと並列に接続されるハイサイドｐｃｈＦＥＴとを備え、
前記スイッチ制御部は、
前記ハイサイドｎｃｈＦＥＴが導通することを検知する予測部と、
前記予測部の結果に応じて、前記ローサイドｎｃｈＦＥＴを導通の制御を行うローサイドｎｃｈＦＥＴ制御部とを備え、
前記予測部は、
電圧モードのとき、エラーアンプの出力信号および三角波発振器の出力信号が交差する第１のタイミングよりも早い第２のタイミングで交差するように、前記エラーアンプの前記出力信号または前記三角波発振器の前記出力信号の少なくともいずれかにオフセットをかけるオフセット部と、
前記第２のタイミングを検出する検知部と、
を備えることを特徴とするＤＣ−ＤＣコンバータ。
【請求項３】
前記オフセット部は、前記エラーアンプの前記出力信号よりも前記三角波発振器の出力信号が高電圧のときに前記ハイサイドｎｃｈＦＥＴが導通する場合には、前記三角波発振器の前記出力信号にオフセットをかけることを特徴とする請求項１又は請求項２に記載のＤＣ−ＤＣコンバータ。
【請求項４】
ローサイトｎｃｈＦＥＴ制御部は、前記予測部の出力信号をトリガとし、所定期間経過後、前記ローサイドｎｃｈＦＥＴを導通し、前記ハイサイドｎｃｈＦＥＴの導通に同期して、前記ローサイドｎｃｈＦＥＴを非導通にする
ことを特徴とする請求項２に記載のＤＣ−ＤＣコンバータ。
【請求項５】
第１電圧に至る経路およびハイサイドｎｃｈＦＥＴのソースに至る経路の間に接続されるコンデンサの前記ハイサイドｎｃｈＦＥＴのソース側の端子および接地電位の間に接続されるローサイドｎｃｈＦＥＴを備えるＤＣ−ＤＣコンバータの制御方法であって、
ハイサイドｎｃｈＦＥＴの導通に先立ち、前記ローサイドｎｃｈＦＥＴにおいて前記コンデンサのハイサイドｎｃｈＦＥＴ側の一端と接地電位とを導通し、
前記ハイサイドｎｃｈＦＥＴの導通に同期して、前記ローサイドｎｃｈＦＥＴにおいて前記コンデンサのハイサイドｎｃｈＦＥＴ側の前記一端と前記接地電位とを非導通にし、
前記ローサイドｎｃｈＦＥＴの導通・非導通の制御は、
前記ハイサイドｎｃｈＦＥＴが導通することを予測して検知し、
前記予測検知の結果をトリガとして所定期間経過後、トリガ信号を出力し、
前記出力されたトリガ信号に応じて、前記ハイサイドｎｃｈＦＥＴが導通する直前まで、前記ローサイドｎｃｈＦＥＴを導通する、ことを含み、
前記予測検知は、
電圧モードのとき、エラーアンプの出力信号および三角波発振器の出力信号が交差する第１のタイミングよりも早い第２のタイミングで交差するように、前記エラーアンプの前記出力信号または前記三角波発振器の前記出力信号の少なくともいずれかにオフセットをかけ、
前記第２のタイミングを検出する、ことを含む
ことを特徴とするＤＣ−ＤＣコンバータの制御方法。
【請求項６】
第１電圧に至る経路およびハイサイドｎｃｈＦＥＴのソースに至る経路の間に接続されるコンデンサの前記ハイサイドｎｃｈＦＥＴのソース側の端子および接地電位の間に接続されるローサイドｎｃｈＦＥＴと、前記ハイサイドｎｃｈＦＥＴの制御信号の反転信号がゲートに入力され、前記ハイサイドｎｃｈＦＥＴと並列に接続されるハイサイドｐｃｈＦＥＴとを備えるＤＣ−ＤＣコンバータの制御方法であって、
ハイサイドｎｃｈＦＥＴの導通に先立ち、前記ローサイドｎｃｈＦＥＴにおいて前記コンデンサのハイサイドｎｃｈＦＥＴ側の一端と接地電位とを導通し、
前記ハイサイドｎｃｈＦＥＴの導通に同期して、前記ローサイドｎｃｈＦＥＴにおいて前記コンデンサのハイサイドｎｃｈＦＥＴ側の前記一端と前記接地電位とを非導通にし、
前記ローサイドｎｃｈＦＥＴの導通・非導通の制御は、
前記ハイサイドｎｃｈＦＥＴが導通することを予測して検知し、
前記予測検知の結果に応じて、前記ローサイドｎｃｈＦＥＴの導通の制御を行う、ことを含み、
前記予測検知は、
電圧モードのとき、エラーアンプの出力信号および三角波発振器の出力信号が交差する第１のタイミングよりも早い第２のタイミングで交差するように、前記エラーアンプの前記出力信号または前記三角波発振器の前記出力信号の少なくともいずれかにオフセットをかけ、
前記第２のタイミングを検出する、ことを含む
ことを特徴とするＤＣ−ＤＣコンバータの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣ−ＤＣコンバータおよびその制御方法に関し、特にハイサイド側がｎｃｈＦＥＴで構成されるＤＣ−ＤＣコンバータおよびその制御方法に関するものである。
【背景技術】
【０００２】
図１０は、従来技術のＤＣ−ＤＣコンバータ１００の構成を示す回路図である。ＤＣ−ＤＣコンバータ１００は、このＤＣ−ＤＣコンバータ１００は同期整流方式のＤＣ−ＤＣコンバータであり、ハイサイド側がｎｃｈＦＥＴで構成されている。このため、ハイサイドトランジスタＦＥＴ１のゲート電圧を印加するドライバのハイレベルは、コンデンサＣ１とダイオードＤ１とからなるブートストラップ回路で入力電圧Ｖｉｎ＋電源電圧ＶＢとなるように構成されている。
【０００３】
ブートストラップ回路において、コンデンサＣ１の一端は、ハイサイドトランジスタＦＥＴ１のソースと、ローサイドトランジスタＦＥＴ２のドレインとの接続点ＬＸに接続され、コンデンサＣ１の他端は、ダイオードＤ１のカソードに接続されている。また、ダイオードＤ１のアノードは電源電圧ＶＢに接続されている。
【０００４】
ＤＣ−ＤＣコンバータ１００が連続通電モード（ＣＣＭ：Ｃｏｎｔｉｎｕｏｕｓ  Ｃｏｎｄｕｃｔｉｏｎ  Ｍｏｄｅ）で動作する場合において、接続点ＬＸの接続点電圧ＶＬＸは、ハイサイドトランジスタＦＥＴ１が導通すると、入力電圧Ｖｉｎの電圧となる。そして、ローサイドトランジスタＦＥＴ２が導通すると、０Ｖとなる。ローサイドトランジスタＦＥＴ２が導通し、接続点電圧ＶＬＸが０Ｖとなるとき、コンデンサＣ１の両端の電位差は電源電圧ＶＢとなる。
【０００５】
次に、ハイサイドトランジスタＦＥＴ１が導通すると、接続点電圧ＶＬＸが入力電圧Ｖｉｎになるため、コンデンサＣ１の容量カップリングによりドライブ電圧ＶＤＶＤＤの電圧値は電源電圧ＶＢ＋入力電圧Ｖｉｎの電圧値となり、ハイサイドトランジスタＦＥＴ１のゲートには、電源電圧ＶＢ＋入力電圧Ｖｉｎの電圧値が印加されるため、ハイサイドトランジスタＦＥＴ１を低インピーダンスで導通することができる。
【０００６】
このようなＤＣ−ＤＣコンバータの関連技術を開示するものとして、特許文献１〜特許文献３がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−０６５３９３号公報
【特許文献２】米国特許第５８１４９７２号明細書
【特許文献３】米国特許第５７０５９１９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、ＤＣ−ＤＣコンバータ１００が非連続通電モード（ＤＣＭ：Ｄｉｓｃｏｎｔｉｎｕｏｕｓ  Ｃｏｎｄｕｃｔｉｏｎ  Ｍｏｄｅ）で動作する場合について考察する。図１１は、ＤＣＭで動作する場合の従来技術のＤＣ−ＤＣコンバータ１００の動作を示すタイミングチャートである。
【０００９】
ＤＣＭで動作し、コイルＬに蓄えられる電磁エネルギがなくなると、ハイサイドトランジスタＦＥＴ１およびローサイドトランジスタＦＥＴ２が共に非導通のタイミング（図１１の（１００）のタイミング）で、接続点電圧ＶＬＸの電圧は出力電圧Ｖｏとなり、コンデンサＣ１の両端の電位差は電源電圧ＶＢ−出力電圧Ｖｏとなる。
【００１０】
このため、図１１の（１０１）において、次にハイサイドトランジスタＦＥＴ１が導通すると、接続点電圧ＶＬＸが入力電圧Ｖｉｎになったとしても、ドライブ電圧ＶＤＶＤＤの電圧値は、電源電圧ＶＢ−出力電圧Ｖｏ＋入力電圧Ｖｉｎとなる。ＣＣＭの場合に比して、ハイサイドトランジスタＦＥＴ１のゲートには、出力電圧Ｖｏだけ低い電圧値がかかることなる。
【００１１】
これにより、ハイサイドトランジスタＦＥＴ１の導通インピーダンスが高くなったり、ハイサイドトランジスタＦＥＴ１が導通すべきタイミングであるにもかかわらず非導通になったりするおそれがあり問題である。
【００１２】
本発明は前記背景技術に鑑みなされたものであり、ＤＣＭで動作する場合にもハイサイド側を十分に導通するＤＣ−ＤＣコンバータおよびその制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
その解決手段は、第１電圧に至る経路およびハイサイドｎｃｈＦＥＴのソースに至る経路の間に接続されるカップリング容量の前記ハイサイドｎｃｈＦＥＴの前記ソース側の端子および接地電位の間に接続されるスイッチ部と、ハイサイドｎｃｈＦＥＴの導通に先立ち、前記スイッチ部を導通し、前記ハイサイドｎｃｈＦＥＴの導通に同期して、前記スイッチ部を非導通にするスイッチ制御部とを備え、前記スイッチ部は、前記ローサイドｎｃｈＦＥＴであり、前記スイッチ制御部は、前記ハイサイドｎｃｈＦＥＴが導通することを検知する予測部と、前記予測部の結果に応じて、前記ローサイドｎｃｈＦＥＴを導通の制御を行うローサイドｎｃｈＦＥＴ制御部とを備え、前記予測部は、電圧モードのとき、エラーアンプの出力信号および三角波発振器の出力信号が交差する第１のタイミングよりも早い第２のタイミングで交差するように、前記エラーアンプの前記出力信号または前記三角波発振器の前記出力信号の少なくともいずれかにオフセットをかけるオフセット部と、前記第２のタイミングを検出する検知部と、を備えることを特徴とするＤＣ−ＤＣコンバータである。
【００１４】
また、他の解決手段は、第１電圧に至る経路およびハイサイドｎｃｈＦＥＴのソースに至る経路の間に接続されるカップリング容量の前記ハイサイドｎｃｈＦＥＴの前記ソース側の端子および接地電位の間に接続されるスイッチ部を備えるＤＣ−ＤＣコンバータの制御方法において、ハイサイドｎｃｈＦＥＴの導通に先立ち、前記スイッチ部において前記カップリング容量のハイサイドｎｃｈＦＥＴ側の一端と接地電位とを導通するステップと、前記ハイサイドｎｃｈＦＥＴの導通に同期して、前記スイッチ部において前記カップリング容量の前記ハイサイドｎｃｈＦＥＴ側の一端と前記接地電位とを非導通にするステップとを備え、前記スイッチ部は、前記ローサイドｎｃｈＦＥＴであり、前記スイッチ部の導通・非導通の制御は、前記ハイサイドｎｃｈＦＥＴが導通することを予測して検知し、前記予測検知の結果に応じて、前記ローサイドｎｃｈＦＥＴの導通の制御を行い、前記予測検知の結果は、電圧モードのとき、エラーアンプの出力信号および三角波発振器の出力信号が交差する第１のタイミングよりも早い第２のタイミングで交差するように、前記エラーアンプの前記出力信号または前記三角波発振器の前記出力信号の少なくともいずれかにオフセットをかけ、前記第２のタイミングを検出することを特徴とするＤＣ−ＤＣコンバータの制御方法である。
【００１５】
本発明のＤＣ−ＤＣコンバータおよびその制御方法では、ハイサイドｎｃｈＦＥＴの導通に先立ち、スイッチ部を導通し、ハイサイドｎｃｈＦＥＴの導通に同期して、スイッチ部を非導通にしている。これにより、ハイサイドｎｃｈＦＥＴの導通に先立ち、カップリング容量のハイサイドｎｃｈＦＥＴのソース側の一端が接地電位に接続される。このため、カップリング容量の両端の電位差は、第１電圧となる。そして、ハイサイドｎｃｈＦＥＴが導通した場合、カップリング容量の容量カップリングにより、ハイサイドｎｃｈＦＥＴのゲートに印加される電圧値は入力電圧＋第１電圧となるため、ハイサイドｎｃｈＦＥＴを確実に導通することができる。これにより、ＤＣＭに入ったとしても、ハイサイドｎｃｈＦＥＴの導通インピーダンスが高くなったり、ハイサイドｎｃｈＦＥＴが導通すべきタイミングであるにもかかわらず非導通になったりすることを防止することができる。
【発明の効果】
【００１６】
本発明によれば、ＤＣＭで動作する場合にもハイサイド側を十分に導通するＤＣ−ＤＣコンバータおよびその制御方法を提供することが可能となる。
【図面の簡単な説明】
【００１７】
【図１】第１実施形態にかかるＤＣ−ＤＣコンバータの構成を示す回路図である。
【図２】ローサイド側ｎｃｈＦＥＴ制御回路の構成を示すブロック図である。
【図３】ハイサイド側ｎｃｈＦＥＴ導通予測部の構成を示す回路図である。
【図４】ローサイド側ｎｃｈＦＥＴ導通制御部の構成を示す回路図である。
【図５】第１実施形態にかかるＤＣ−ＤＣコンバータの動作を示すタイミングチャートである。
【図６】ハイサイド側ｎｃｈＦＥＴ導通予測部の別例を示す回路図である。
【図７】ハイサイド側ｎｃｈＦＥＴ導通予測部の別例の回路の動作を示すタイミングチャートである。
【図８】第２実施形態にかかるＤＣ−ＤＣコンバータの構成を示す回路図である。
【図９】第３実施形態にかかるＤＣ−ＤＣコンバータの構成を示す回路図である。
【図１０】従来技術のＤＣ−ＤＣコンバータの構成を示す回路図である。
【図１１】従来技術のＤＣ−ＤＣコンバータの動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１８】
以下、本発明のＤＣ−ＤＣコンバータおよびその制御方法について具体化した実施形態を図１〜図９に基づき図面を参照しつつ詳細に説明する。
【００１９】
（第１実施形態）
図１は、第１実施形態にかかるＤＣ−ＤＣコンバータ１の構成を示す回路図である。ＤＣ−ＤＣコンバータ１は、アンチシュートスルーＡＳＴ１とドライバＤＲＶ１と、ドライバＤＲＶ２と、ハイサイドトランジスタＦＥＴ１と、ローサイドトランジスタＦＥＴ２と、ダイオードＤ１と、コンデンサＣ１，Ｃｏと、コイルＬと、ローサイド側ｎｃｈＦＥＴ制御回路１０と、を備えている。
【００２０】
アンチシュートスルーＡＳＴ１には、ハイサイドトランジスタＦＥＴ１のスイッチング制御を指令するハイサイドトランジスタ制御信号ＡＳＴｉｈと、ローサイド側ｎｃｈＦＥＴ制御回路１０の出力信号が入力されている。アンチシュートスルーＡＳＴ１は、ハイサイドトランジスタＦＥＴ１と、ローサイドトランジスタＦＥＴ２とが同時に導通しないように、ハイサイドトランジスタＦＥＴ１のゲートへの入力信号がハイレベルからローレベルに遷移した後、ローサイドトランジスタＦＥＴ２のゲートへの入力信号がローレベルからハイレベルに遷移するタイミングを後にずらす機能を有している。
【００２１】
アンチシュートスルーＡＳＴ１のハイサイドトランジスタＦＥＴ１側の出力には、ドライバＤＲＶ１が接続されている。ドライバＤＲＶ１の出力のハイレベルは、ドライブ電圧ＶＤＶＤＤであり、ローレベルはハイサイドトランジスタＦＥＴ１とローサイドトランジスタＦＥＴ２との接続点ＬＸの接続点電圧ＶＬＸである。
【００２２】
アンチシュートスルーＡＳＴ１のローサイドトランジスタＦＥＴ２側の出力には、ドライバＤＲＶ２が接続されている。ドライバＤＲＶ２の出力のハイレベルは、電源電圧ＶＢであり、ローレベルは接地電位である。
【００２３】
ハイサイドトランジスタＦＥＴ１のゲートにはドライバＤＲＶ１の出力が接続され、ドレインには入力電圧Ｖｉｎが接続されている。
ローサイドトランジスタＦＥＴ２のゲートにはドライバＤＲＶ２の出力が接続され、ソースには接地電位が接続されている。
ハイサイドトランジスタＦＥＴ１のソースと、ローサイドトランジスタＦＥＴ２のドレインとは接続され接続点ＬＸをなしている。接続点ＬＸには、さらに、コイルＬの一端とコンデンサＣ１の一端とが接続されている。
【００２４】
コンデンサＣ１の他端はドライブ電圧ノードＤＶＤＤであり、ダイオードＤ１のカソードが接続されている。ダイオードＤ１のアノードには電源電圧ＶＢが接続されている。このため、ドライブ電圧ノードＤＶＤＤのドライブ電圧ＶＤＶＤＤは常に電源電圧ＶＢ以上の電圧となる。
【００２５】
コイルＬの他端は出力電圧Ｖｏであり、平滑用のコンデンサＣｏが接続されている。
【００２６】
図２は、ローサイド側ｎｃｈＦＥＴ制御回路１０の構成を示すブロック図である。ローサイド側ｎｃｈＦＥＴ制御回路１０は、ハイサイド側ｎｃｈＦＥＴ導通予測部３０と、ローサイド側ｎｃｈＦＥＴ導通制御部４０と、を備えている。
【００２７】
ハイサイド側ｎｃｈＦＥＴ導通予測部３０は、ハイサイドトランジスタＦＥＴ１が導通することを予測する部分である。カレントモードのＤＣ−ＤＣコンバータにおいては、不図示のＲＳフリップフロップが、オシレータの立ち上がりエッジでセットされ、ハイサイドトランジスタ制御信号ＡＳＴｉｈが生成される。このため、オシレータの立下り信号を使うことにより、ハイサイドトランジスタＦＥＴ１が導通することを予測することができる。
【００２８】
図３は、カレントモードにおける、ハイサイド側ｎｃｈＦＥＴ導通予測部３０の回路図である。ハイサイド側ｎｃｈＦＥＴ導通予測部３０では、オシレータ信号ＯＳＣにインバータ３１の入力端子が接続され、ハイサイドオン信号ＨＯＮが、インバータ３１の出力端子から出力される。
【００２９】
ローサイド側ｎｃｈＦＥＴ導通制御部４０は、ローサイドトランジスタＦＥＴ２の導通を制御する部分である。図４は、ローサイド側ｎｃｈＦＥＴ導通制御部４０の構成を示す回路図である。
【００３０】
ローサイド側ｎｃｈＦＥＴ導通制御部４０は、遅延素子４１と、アンドゲート４２と、ワンショットマルチバイブレータ４３と、オアゲート４４と、を備えている。
【００３１】
アンドゲート４２の入力一端には、ハイサイドオン信号ＨＯＮが接続され、他端には、遅延素子４１を介して、ハイサイドオン信号ＨＯＮが接続されている。
これにより、ハイサイドオン信号ＨＯＮがローレベルからハイレベルに遷移すると、遅延素子４１の遅延時間経過後、アンドゲート４２の出力端子にハイレベルが出力される。すなわち、遅延素子４１とアンドゲート４２とでワンショットマルチバイブレータを構成する。
【００３２】
ワンショットマルチバイブレータ４３では、入力信号がハイレベルになると、所定幅のパルスが発生される。
【００３３】
オアゲート４４では、入力の一端には、ローサイドＡＳＴ入力信号ＡＳＴｉｌが接続され、他端には、ワンショットマルチバイブレータ４３の出力が接続される。これによりローサイドＡＳＴ入力信号ＡＳＴｉｌが出力に伝達されると共に、ハイサイドオン信号ＨＯＮに基づき遅延素子４１、アンドゲート４２およびワンショットマルチバイブレータ４３で生成されたパルスがローサイドＡＳＴ入力信号ＡＳＴｉｌ２に出力される。
【００３４】
次いで、第１実施形態にかかるＤＣ−ＤＣコンバータの動作について説明する。図５は第１実施形態にかかるＤＣ−ＤＣコンバータの動作を示すタイミングチャートである。
【００３５】
（１）以前において、コイル電流ＩＬＸが０のため、接続点電圧ＶＬＸ＝出力電圧Ｖｏとなっている。
（１）において、ローサイド側ＤＲＶ入力電圧が、ワンショットマルチバイブレータ４３により、ローレベルからハイレベルに遷移する。すると、ローサイドトランジスタＦＥＴ２が導通し、接続点電圧ＶＬＸが、出力電圧Ｖｏから０Ｖに遷移する。これにより、コイルＬにおいて、負の傾きでコイル電流ＩＬＸが流れ、負の方向の電磁エネルギが蓄積される。
【００３６】
（２）において、ワンショットマルチバイブレータ４３の出力がローレベルに遷移し、ローサイドトランジスタＦＥＴ２が非導通に転じる。すると、コイルＬに蓄積された負の方向の電磁エネルギを放出するため、コイルＬから接続点ＬＸ、さらに、ハイサイドトランジスタＦＥＴ１の不図示のボディダイオードを介して、入力電圧Ｖｉｎに電流が流れる。これにより、接続点電圧ＶＬＸは入力電圧Ｖｉｎとなる。また、ドライブ電圧ＶＤＶＤＤは、コンデンサＣ１の容量カップリングにより、電源電圧ＶＢ＋入力電圧Ｖｉｎの電圧値となる。
【００３７】
（３）において、ハイサイド側ＤＲＶ入力電圧がローレベルからハイレベルに遷移する。ドライブ電圧ＶＤＶＤＤは、電源電圧ＶＢ＋入力電圧Ｖｉｎの電圧値であるため、ハイサイドトランジスタＦＥＴ１が導通する。一度導通すると接続点電圧ＶＬＸの電圧値が入力電圧Ｖｉｎとなるため、ドライブ電圧ＶＤＶＤＤは、電源電圧ＶＢ＋入力電圧Ｖｉｎの電圧値が保持される。また、このときのハイサイドトランジスタＦＥＴ１のＶＧＳは電源電圧ＶＢである。さらに、コイルＬにおいて、正の傾きでコイル電流ＩＬＸが流れ、正の方向の電磁エネルギが蓄積される。
【００３８】
（４）において、ハイサイド側ＤＲＶ入力電圧がハイレベルからローレベルに遷移すると、ハイサイドトランジスタＦＥＴ１が非導通に転じる。コイルＬにおいて、蓄積された正の方向の電磁エネルギを不図示のローサイドトランジスタＦＥＴ２のボディダイオードを介して放出する。すなわち、コイル電流ＩＬＸは負の傾きに転じることとなる。これにより、接続点電圧ＶＬＸは０Ｖの電圧値に遷移し、ドライブ電圧ＶＤＶＤＤは電源電圧ＶＢの電圧値に遷移する。
【００３９】
（５）において、ローサイド側ＤＲＶ入力電圧がローレベルからハイレベルに遷移するとローサイドトランジスタＦＥＴ２が導通する。コイルＬにおいて、ＩＬＸは負の傾きで変化する。
【００４０】
（６）において、ローサイド側ＤＲＶ入力電圧がハイレベルからローレベルに遷移するとローサイドトランジスタＦＥＴ２が非導通となる。この時点でコイルＬに蓄えられた電磁エネルギは０となるため、再び、接続点電圧ＶＬＸは、出力電圧Ｖｏの電圧値となる。
【００４１】
以上、説明したように、第１実施形態にかかるＤＣ−ＤＣコンバータ１では、ハイサイドトランジスタＦＥＴ１を導通するのに先立ち、ローサイドトランジスタＦＥＴ２を導通し、ハイサイドトランジスタＦＥＴ１を駆動するのに十分なドライブ電圧がハイサイドトランジスタＦＥＴ１のゲートに印加される。
これにより、ハイサイドトランジスタＦＥＴ１の導通インピーダンスが高くなったり、ハイサイドトランジスタＦＥＴ１が導通すべきタイミングであるにもかかわらず非導通になったりすることを防止することができる。
【００４２】
（第１変形例）
カレントモードにおいて、ハイサイド側ｎｃｈＦＥＴ導通予測部３０はインバータ１つで済ませることが、可能であったが、電圧モードのＤＣ−ＤＣコンバータでは、オシレータ信号ＯＳＣを得ることができない場合がある。
【００４３】
電圧モードでは、エラーアンプの出力信号および三角波発振器の出力信号が交差する第１のタイミングでハイサイド側ｎｃｈＦＥＴ導通制御信号のハイレベルからローレベルへの、および、ローレベルからハイレベルへの遷移が行なわれている（図７参照）。そこで、第１のタイミングよりも早い第２のタイミングで交差するように、エラーアンプの出力信号または三角波発振器の少なくともいずれかにオフセットをかけることでハイサイド側ｎｃｈＦＥＴ導通予測を行なうことができる。
【００４４】
第１変形例では、ハイサイド側ｎｃｈＦＥＴ導通予測部３０をハイサイド側ｎｃｈＦＥＴ導通予測部３０Ａに代えている。図６はハイサイド側ｎｃｈＦＥＴ導通予測部３０Ａを示す回路図である。ハイサイド側ｎｃｈＦＥＴ導通予測部３０Ａは、公知の電圧オフセット回路３２と、比較器３３とを、備えている。
【００４５】
電圧オフセット回路３２では、三角波発振器出力信号ＤＯが入力に接続され、正の電圧値が加えられて、比較器３３の非反転入力に出力されている。また、比較器３３の反転入力には、エラーアンプ出力信号ＥＡが入力されている。
【００４６】
図７にハイサイド側ｎｃｈＦＥＴ導通予測部３０Ａの動作を示すタイミングチャートを示す。ここで、実線の三角波の波形は三角波発振器出力信号ＤＯであり、破線の三角波の波形は三角波発振器出力信号ＤＯに対して正のオフセットをかけた信号、すなわち電圧オフセット回路３２の出力信号である。
また、負の傾きの直線はエラーアンプ出力信号ＥＡである。
【００４７】
ハイサイド側ｎｃｈＦＥＴ導通制御信号は、三角波発振器出力信号ＤＯがエラーアンプ出力信号ＥＡよりも高い電圧の場合ハイレベルとなり（１２）、三角波発振器出力信号ＤＯがエラーアンプ出力信号ＥＡよりも低い電圧の場合ローレベルとなる。
【００４８】
第１変形例のハイサイド側ｎｃｈＦＥＴ導通予測部３０Ａでは、三角波発振器出力信号ＤＯに対して正のオフセットをかけた信号がエラーアンプ出力信号ＥＡよりも高い電圧の場合ハイレベルとなり（１１）、三角波発振器出力信号ＤＯに対して正のオフセットをかけた信号がエラーアンプ出力信号ＥＡよりも低い電圧の場合ローレベルとなる。
【００４９】
以上により、第１のタイミング（１２）よりも早い第２のタイミング（１１）でハイサイドオン信号ＨＯＮを出力することができる。
第１変形例にかかるＤＣ−ＤＣコンバータでは、電圧モードで動作し、オシレータ信号ＯＳＣが得られない場合でも、ハイサイドオン信号ＨＯＮを出力することができる。
【００５０】
なお、エラーアンプ出力信号ＥＡが三角波発振器出力信号ＤＯよりも高いとき、ハイサイド側ｎｃｈＦＥＴ導通制御信号がハイレベルになる場合には、比較器３３において、非反転端子にエラーアンプ出力信号ＥＡに至る経路となるように接続し、反転端子に三角波発振器出力信号ＤＯに至る経路となるように接続すればよい。
【００５１】
（第２実施形態）
次いで、第２実施形態にかかるＤＣ−ＤＣコンバータ２について説明する。図８は第２実施形態にかかるＤＣ−ＤＣコンバータ２の構成を示す回路図である。ＤＣ−ＤＣコンバータ２は、第１実施形態にかかるＤＣ−ＤＣコンバータ１の構成からローサイド側ｎｃｈＦＥＴ制御回路１０が削除され、インバータＩＮＶと、アンチシュートスルーＡＳＴ２と、スイッチＳＷ１，ＳＷ２とが追加された回路構成となっている。以下の説明では、異なる部分を中心に説明し、同一の部分の説明については簡略化または省略する。
【００５２】
インバータＩＮＶでは、入力がアンチシュートスルーＡＳＴ１のハイサイド側出力端子に接続され、出力がアンチシュートスルーＡＳＴ２のハイサイド側およびローサイド側に接続されている。
【００５３】
アンチシュートスルーＡＳＴ２では、ハイサイド側出力端子にスイッチＳＷ１の制御端子が接続され、ローサイド側出力端子にスイッチＳＷ２の制御端子が接続されている。
【００５４】
スイッチＳＷ１は、反転動作をするスイッチであり、制御端子にローレベルが入力されると導通し、ハイレベルが入力されると非導通となる。スイッチＳＷ１では、一端がコンデンサＣ１の電源電圧ＶＢ側とは反対側の端子に接続され、他端が接続点ＬＸに接続されている。
【００５５】
スイッチＳＷ２は、正転動作をするスイッチであり、制御端子にハイレベルが入力されると導通し、ローレベルが入力されると非導通となる。スイッチＳＷ２では、一端がコンデンサＣ１の電源電圧ＶＢ側とは反対側の端子に接続され、他端が接地電位に接続されている。
【００５６】
以上の構成を有するため、ハイサイドトランジスタ制御信号ＡＳＴｉｈがローレベルでハイサイドトランジスタＦＥＴ１が非導通の場合は、スイッチＳＷ１が非導通にされ、スイッチＳＷ２が導通にされる。これにより、コンデンサＣ１の両端の電位差は電源電圧ＶＢにされる。
【００５７】
次にハイサイドトランジスタ制御信号ＡＳＴｉｈがローレベルからハイレベルに遷移してハイサイドトランジスタＦＥＴ１が導通する場合は、スイッチＳＷ１が導通にされ、スイッチＳＷ２が非導通にされる。
【００５８】
これにより、接続点ＬＸと、コンデンサＣ１の電源電圧ＶＢ側とは反対側の端子とが導通される。接続点ＬＸの接続点電圧ＶＬＸは入力電圧Ｖｉｎとなるため、コンデンサＣ１の容量カップリングにより、ドライブ電圧ＶＤＶＤＤが電源電圧ＶＢ＋入力電圧Ｖｉｎの電圧値となる。
【００５９】
これにより、ハイサイドトランジスタＦＥＴ１はより安定して導通を保つことができ、ハイサイドトランジスタＦＥＴ１の導通インピーダンスが高くなったり、ハイサイドトランジスタＦＥＴ１が導通すべきタイミングであるにもかかわらず非導通になったりすることを防止することができる。
【００６０】
（第３実施形態）
次いで、第３実施形態にかかるＤＣ−ＤＣコンバータ３について説明する。図９は第３実施形態にかかるＤＣ−ＤＣコンバータ３の構成を示す回路図である。ＤＣ−ＤＣコンバータ３は、第１実施形態にかかるＤＣ−ＤＣコンバータ１の構成からローサイド側ｎｃｈＦＥＴ制御回路１０が削除され、インバータＩＮＶ２と、ハイサイドトランジスタＦＥＴ３とが追加された回路構成となっている。以下の説明では、異なる部分を中心に説明し、同一の部分の説明については簡略化または省略する。
【００６１】
インバータＩＮＶ２では、アンチシュートスルーＡＳＴ１のハイサイド側出力端子に入力が接続され、ハイサイドトランジスタＦＥＴ３のゲートに出力が接続されている。
【００６２】
ハイサイドトランジスタＦＥＴ３はｐｃｈＦＥＴであり、入力電圧Ｖｉｎにソースが、接続点ＬＸにドレインが接続されている。
【００６３】
このような構成を有しているため、ハイサイドトランジスタ制御信号ＡＳＴｉｈがローレベルからハイレベルに遷移すると、ハイサイドトランジスタＦＥＴ３が導通する。これによりＤＣＭの場合であっても、ハイサイドトランジスタＦＥＴ１が導通すべきタイミングであるにもかかわらず非導通になることを防止することができる。
【００６４】
なお、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、第１変形例では、三角波発振器出力信号ＤＯにのみ正のオフセットをかけた例を示したが、エラーアンプ出力信号ＥＡにのみ負のオフセットをかける場合に同様に適用できることは言うまでもない。あるいは、三角波発振器出力信号ＤＯに正のオフセットをかけ、エラーアンプ出力信号ＥＡに負のオフセットをかける場合に同様に適用することができることは言うまでもない。
【００６５】
また、第２実施形態においては、ＤＣ−ＤＣコンバータ２では、ハイサイドトランジスタ制御信号ＡＳＴｉｈがローレベルの間、スイッチＳＷ２を導通していたが、第１実施形態にかかるＤＣ−ＤＣコンバータ１におけるローサイドＡＳＴ入力信号ＡＳＴｉｌの制御のように、ハイサイドトランジスタ制御信号ＡＳＴｉｈがハイレベルになる直前だけスイッチＳＷ２を導通する制御で動作させる場合にも同様に適用することができることは言うまでもない。
【００６６】
なお、ハイサイドトランジスタＦＥＴ１は、ハイサイドｎｃｈＦＥＴの一例、ローサイドトランジスタＦＥＴ２は、ローサイドｎｃｈＦＥＴの一例、コンデンサＣ１はカップリング容量の一例、ローサイド側ｎｃｈＦＥＴ制御回路１０はスイッチ制御部の一例である。また、ハイサイド側ｎｃｈＦＥＴ導通予測部３０は予測部の一例、ローサイド側ｎｃｈＦＥＴ導通制御部４０はローサイドｎｃｈＦＥＴ制御部の一例である。また、電圧オフセット回路３２はオフセット部の一例、比較器３３は検知部の一例である。また、遅延素子４１およびアンドゲート４２は第１のワンショットマルチバイブレータの一例、ワンショットマルチバイブレータ４３は第２のワンショットマルチバイブレータの一例、スイッチＳＷ１は第１スイッチの一例、スイッチＳＷ２は第２スイッチの一例、インバータＩＮＶはスイッチ制御部の一例である。
【００６７】
本願に記載のＤＣ−ＤＣコンバータおよびその制御方法では、ハイサイドｎｃｈＦＥＴの導通に先立ち、スイッチ部を導通し、ハイサイドｎｃｈＦＥＴの導通に同期して、スイッチ部を非導通にしている。これにより、ハイサイドｎｃｈＦＥＴの導通に先立ち、カップリング容量のローサイドｎｃｈＦＥＴのドレイン側の一端が接地電位に接続される。このため、カップリング容量の両端の電位差は、第１電圧となる。そして、ハイサイドｎｃｈＦＥＴが導通した場合、カップリング容量の容量カップリングにより、ハイサイドｎｃｈＦＥＴのゲートに印加される電圧値は入力電圧＋第１電圧となるため、ハイサイドｎｃｈＦＥＴを十分に導通することができる。これにより、ＤＣＭに入ったとしても、ハイサイドｎｃｈＦＥＴの導通インピーダンスが高くなったり、ハイサイドｎｃｈＦＥＴが導通すべきタイミングであるにもかかわらず非導通になったりすることを防止することができる。
【００６８】
また、本願に記載のＤＣ−ＤＣコンバータでは、ハイサイドｎｃｈＦＥＴの制御信号の反転信号が入力されるハイサイドｐｃｈＦＥＴが、ハイサイドｎｃｈＦＥＴと並列に接続されている。したがって、ＤＣＭに入ったとしても、ハイサイドｎｃｈＦＥＴが導通するタイミングで、ハイサイドｐｃｈＦＥＴが十分に導通するため、ハイサイドｎｃｈＦＥＴが導通すべきタイミングであるにもかかわらず非導通になることを防止することができる。
【００６９】
ここで、本発明の技術思想により、背景技術における課題を解決するための手段を以下に列記する。
（付記１）  第１電圧に至る経路およびハイサイドｎｃｈＦＥＴのソースに至る経路の間に接続されるカップリング容量の前記ハイサイドｎｃｈＦＥＴの前記ソース側の端子および接地電位の間に接続されるスイッチ部と、
前記ハイサイドｎｃｈＦＥＴの導通に先立ち、前記スイッチ部を導通し、前記ハイサイドｎｃｈＦＥＴの導通に同期して、前記スイッチ部を非導通にするスイッチ制御部と、
を備えることを特徴とするＤＣ−ＤＣコンバータ。
（付記２）  前記スイッチ部は、ローサイドｎｃｈＦＥＴであり、
前記スイッチ制御部は、
前記ハイサイドｎｃｈＦＥＴが導通することを検知する予測部と、
前記予測部の結果に応じて、前記ローサイドｎｃｈＦＥＴを導通の制御を行うローサイドｎｃｈＦＥＴ制御部と、
を備える
ことを特徴とする付記１に記載のＤＣ−ＤＣコンバータ。
（付記３）  前記予測部は、前記ハイサイドｎｃｈＦＥＴのスイッチング制御信号の元となるクロック信号の第１エッジとは異なる第２エッジに基づいた出力信号を出力する
ことを特徴とする付記２に記載のＤＣ−ＤＣコンバータ。
（付記４）  前記予測部は、
電圧モードのとき、エラーアンプの出力信号および三角波発振器の出力信号が交差する第１のタイミングよりも早い第２のタイミングで交差するように、前記エラーアンプの前記出力信号または前記三角波発振器の前記出力信号の少なくともいずれかにオフセットをかけるオフセット部と、
前記第２のタイミングを検出する検知部と、
を備えることを特徴とする付記２に記載のＤＣ−ＤＣコンバータ。
（付記５）  前記オフセット部は、前記エラーアンプの前記出力信号よりも前記三角波発振器の前記出力信号が高電圧のときに前記ハイサイドｎｃｈＦＥＴが導通する場合には、前記三角波発振器の前記出力信号にオフセットをかけることを特徴とする付記４に記載のＤＣ−ＤＣコンバータ。
（付記６）  ローサイドｎｃｈＦＥＴ制御部は、前記予測部の出力信号をトリガとし、所定期間経過後、前記ローサイドｎｃｈＦＥＴを導通し、前記ハイサイドｎｃｈＦＥＴの導通に同期して、前記ローサイドｎｃｈＦＥＴを非導通にする
ことを特徴とする付記２〜５のいずれか１つに記載のＤＣ−ＤＣコンバータ。
（付記７）  前記ローサイド側ＦＥＴ制御部は、前記エッジをトリガとして前記所定期間経過後、トリガ信号を出力する第１のワンショットマルチバイブレータと、
前記第１のワンショットマルチバイブレータの出力をトリガとして、前記ハイサイドｎｃｈＦＥＴが導通する直前まで、前記ローサイドｎｃｈＦＥＴを導通する第２のワンショットマルチバイブレータと、
を備えることを特徴とする付記６に記載のＤＣ−ＤＣコンバータ。
（付記８）  前記スイッチ部は、
前記カップリング容量の前記第１電圧に至る経路側とは反対側の一端と接地電位との間に接続される第１スイッチと、
前記カップリング容量の前記第１電圧に至る経路側とは反対側の前記一端と前記ハイサイドｐｃｈＦＥＴのソースとの間に接続される第２スイッチと、
を備え、
前記スイッチ制御部は、
前記第１スイッチと前記第２スイッチとを相補な動作とし、前記第２スイッチを前記ハイサイドｎｃｈＦＥＴの前記スイッチング制御信号がハイレベルのとき導通にする
ことを特徴とする付記１に記載のＤＣ−ＤＣコンバータ。
（付記９）  ハイサイドｎｃｈＦＥＴの制御信号の反転信号がゲートに入力され、前記ハイサイドｎｃｈＦＥＴと並列に接続されるハイサイドｐｃｈＦＥＴを備えることを特徴とするＤＣ−ＤＣコンバータ。
（付記１０）  第１電圧に至る経路およびハイサイドｎｃｈＦＥＴのソースに至る経路の間に接続されるカップリング容量の前記ハイサイドｎｃｈＦＥＴの前記ソース側の端子および接地電位の間に接続されるスイッチ部を備えるＤＣ−ＤＣコンバータにおいて、
前記ハイサイドｎｃｈＦＥＴの導通に先立ち、前記スイッチ部において前記カップリング容量の前記ハイサイドｎｃｈＦＥＴ側の一端と接地電位とを導通し、
前記ハイサイドｎｃｈＦＥＴの導通に同期して、前記スイッチ部において前記カップリング容量の前記ハイサイドｎｃｈＦＥＴ側の前記一端と前記接地電位とを非導通にすることを特徴とするＤＣ−ＤＣコンバータの制御方法。
（付記１１）  前記スイッチ部は、前記ローサイドｎｃｈＦＥＴであり、
前記スイッチ部を導通するときに、前記ハイサイドｎｃｈＦＥＴが導通することを検知し、
前記スイッチ部を非導通にするときに、前記検知の結果に応じて、前記ローサイドｎｃｈＦＥＴを導通する
ことを特徴とする付記１０に記載のＤＣ−ＤＣコンバータの制御方法。
（付記１２）  前記スイッチ部は、
前記カップリング容量の前記第１電圧に接続されている側とは反対側の前記一端と前記接地電位との間に接続される第１スイッチと、
前記カップリング容量の前記第１電圧に接続されている側とは反対側の前記一端と前記ハイサイドｐｃｈＦＥＴのソースとの間に接続される第２スイッチとを備え、
前記スイッチ部を導通するときに、前記第１スイッチの導通に先立ち前記第２スイッチを非導通にし、
前記スイッチ部を非導通にするときに、前記第２スイッチの導通に先立ち前記第１スイッチを非導通にする
ことを特徴とする付記１０に記載のＤＣ−ＤＣコンバータの制御方法。
（付記１３）
高電位側電源線に接続された第１導電型の第１トランジスタと、
前記第１トランジスタと低電位側電源線との間に接続された前記第１導電型の第２トランジスタと、
前記第１トランジスタと前記第２トランジスタとの接続点に接続された容量を含むブートストラップ回路と
を有するＤＣ−ＤＣコンバータであって、
前記第１トランジスタを導通させる第１制御信号に応じて、前記接続点に接続される前記容量の第１端の電位を下げることを特徴とするＤＣ−ＤＣコンバータ。
（付記１４）
前記第１制御信号を検出する検出部を有し、
前記検出部は、前記第１制御信号に応じて、前記第２トランジスタを導通させて、前記第１端の電位を下げることを特徴とする付記１３に記載のＤＣ−ＤＣコンバータ。
（付記１５）
前記第１制御信号を検出する検出部と、
前記容量の前記第１端と前記低電位側電源線とを接続・切断する第１スイッチとを有し、
前記第１スイッチは、前記第１制御信号に応じて、前記第１端と前記低電位側電源とを接続させて、前記第１端の前記電位を下げることを特徴とする付記１３に記載のＤＣ−ＤＣコンバータ。
（付記１６）
前記第１制御信号は、前記第１トランジスタ及び前記第２トランジスタが非導通であるときに生成される制御信号であることを特徴とする付記１３〜１５のいずれか１つに記載のＤＣ−ＤＣコンバータ。
【符号の説明】
【００７０】
１、２、３  ＤＣ−ＤＣコンバータ
１０  ローサイド側ｎｃｈＦＥＴ制御回路
３０  ハイサイド側ｎｃｈＦＥＴ導通予測部
３０Ａ  ハイサイド側ｎｃｈＦＥＴ導通予測部
３１  インバータ
３２  電圧オフセット回路
３３  比較器
４０  ローサイド側ｎｃｈＦＥＴ導通制御部
４１  遅延素子
４２  アンドゲート
４３  ワンショットマルチバイブレータ
４４  オアゲート
ＶＢ  電源電圧
ＶＤＶＤＤ  ドライブ電圧
ＶＬＸ  接続点電圧
Ｖｉｎ  入力電圧
【図１】
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【図２】
0005411959.tif 000003
【図３】
0005411959.tif 000004
【図４】
0005411959.tif 000005
【図５】
0005411959.tif 000006
【図６】
0005411959.tif 000007
【図７】
0005411959.tif 000008
【図８】
0005411959.tif 000009
【図９】
0005411959.tif 000010
【図１０】
0005411959.tif 000011
【図１１】
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