(57)【特許請求の範囲】
【請求項１】
トレンチゲート構造を有するMOSトランジスタから構成される半導体装置の製造方法であって、
前記トランジスタは隣り合うトレンチ領域の間に形成される第１導電型チャネル領域と２つの第２導電型ソース領域と前記２つの第２導電型ソース領域の間に形成される第１導電型半導体領域とを有しており、
前記第１導電型半導体領域は、前記第１導電型チャネル領域に向かって前記２つの第２導電型ソース領域から矩形状に突出するように、前記第１導電型チャネル領域への第１導電型不純物のイオン注入と拡散熱処理とによって形成されており、
前記第１導電型半導体領域と前記第１導電型チャネル領域との境界をなす領域において、前記トレンチ領域の幅方向における前記第１導電型不純物の濃度勾配が200 dB/μm以上である前記領域を有しており、
前記第１導電型半導体領域を形成するための前記拡散熱処理が波長1.1μm以下のレーザ光を用いたレーザアニール処理であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係わり、特に大電力の制御などに用いられるトレンチゲート型のパワー半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
パワー半導体装置は、モータ等の電気機器を制御するために用いられる大電力の半導体装置であり、パワーMOSFET（MOS: Metal-Oxide-Semiconductor、FET: Field Effect Transistor）やIGBT（Insulated Gate Bipolar Transistor）などのMOSトランジスタが主に用いられている。近年、省エネルギー・環境負荷低減の要求によりモータ制御におけるインバータ制御が普及するとともに、より高効率（低損失）なパワー半導体装置が必要とされている。
【０００３】
高効率化（低損失化）の一つの方法として、単位セルの微細化による導通損失（オン抵抗）の低減が図られてきた。また、半導体装置のセル構造として「トレンチゲート構造」を採用することで、チャネル幅を稼ぎながらセル面積の大幅な微細化が実現できるようになったことから、「プレーナゲート構造」よりもセルのオン抵抗は大幅に低減されるに至っている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−２７７５３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述したように、トレンチゲート構造はプレーナゲート構造に比してセル面積の大幅な微細化を可能としたが、近年における微細化の更なる進展に伴って、セルのしきい値電圧Vthが設計値よりも上昇したりセルごとにばらついたりするという問題や遮断耐量（遮断電流/定格電流）が規定値を下回るという問題が散見されるようになってきた。これらの問題は、パワー半導体装置の更なる高効率化を進めるにあたって解決すべき課題である。
【０００６】
従って、本発明の目的は、単位セルを微細化しても所望の遮断耐量を確保し、かつセルごとのしきい値電圧Vthのばらつきを抑制できるトレンチゲート構造を有する半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明は、上記目的を達成するため、トレンチゲート構造を有するMOSトランジスタから構成される半導体装置であって、
前記トランジスタは隣り合うトレンチ領域の間に形成される第１導電型チャネル領域と２つの第２導電型ソース領域と前記２つの第２導電型ソース領域の間に形成される第１導電型半導体領域とを有しており、
前記第１導電型半導体領域は前記第１導電型チャネル領域に向かって前記２つの第２導電型ソース領域から矩形状に突出するように形成されており、
前記第１導電型半導体領域と前記第１導電型チャネル領域との境界をなす領域において、前記トレンチ領域の幅方向における第１導電型不純物の濃度勾配が200 dB/μm以上である前記領域を有していることを特徴とする半導体装置を提供する。
【０００８】
また、本発明は、上記目的を達成するため、トレンチゲート構造を有するMOSトランジスタから構成される半導体装置の製造方法であって、
前記トランジスタは隣り合うトレンチ領域の間に形成される第１導電型チャネル領域と２つの第２導電型ソース領域と前記２つの第２導電型ソース領域の間に形成される第１導電型半導体領域とを有しており、
前記第１導電型半導体領域は前記第１導電型チャネル領域に向かって前記２つの第２導電型ソース領域から矩形状に突出するように形成されており、
前記第１導電型半導体領域と前記第１導電型チャネル領域との境界をなす領域において、前記トレンチ領域の幅方向における第１導電型不純物の濃度勾配が200 dB/μm以上である前記領域を有しており、
前記第１導電型半導体領域を形成するための拡散熱処理が波長1.1μm以下のレーザ光を用いたレーザアニール処理であることを特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【０００９】
本発明によれば、トレンチゲート構造を有するMOSトランジスタから構成される半導体装置において、単位セルを微細化しても所望の遮断耐量を確保し、かつセルごとのしきい値電圧Vthのばらつきを抑制したトレンチゲート構造を有する半導体装置を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】pチャネルIGBTのトレンチゲート構造セルにおける従来の構造例を示した要部縦断面の模式図である。
【図２】pチャネルIGBTのトレンチゲート構造セルにおける理想的な構造例を示した要部縦断面の模式図である。
【図３】従来の半導体装置における図１中のu1-p1間距離としきい値電圧Vthとの関係の１例を示したグラフである。
【図４】従来の半導体装置における図１中のu1-p1間距離と遮断耐量との関係の１例を示したグラフである。
【図５】従来の半導体装置におけるp型不純物の濃度分布の測定結果の１例を示すグラフである。
【図６】本発明に係る半導体装置の１例の要部縦断面模式図である。
【図７】トレンチ領域（ゲート絶縁膜とゲート電極）形成工程後の要部縦断面の模式図である。
【図８】p-型半導体領域（チャネル領域）形成のためのイオン打ち込み工程を示す要部縦断面の模式図である。
【図９】p-型半導体領域（チャネル領域）形成工程後の要部縦断面の模式図である。
【図１０】n+型半導体領域（ソース領域）形成のためのイオン打ち込み工程を示す要部縦断面の模式図である。
【図１１】n+型半導体領域（ソース領域）形成工程後の要部縦断面の模式図である。
【図１２】p+型半導体領域形成のためのイオン打ち込み工程を示す要部縦断面の模式図である。
【図１３】p+型半導体領域形成のためのレーザアニール処理工程を示す要部縦断面の模式図である。
【図１４】本発明に係る半導体装置におけるp型不純物の濃度分布の測定結果の１例を示すグラフである。
【図１５】層間絶縁膜形成工程後の要部縦断面の模式図である。
【図１６】層間絶縁膜のエッチング処理工程を示す要部縦断面の模式図である。
【図１７】p+型半導体領域形成のためのイオン打ち込み工程を示す要部縦断面の模式図である。
【図１８】p+型半導体領域形成のためのレーザアニール処理工程を示す要部縦断面の模式図である。
【図１９】層間絶縁膜整形工程後の要部縦断面の模式図である。
【発明を実施するための形態】
【００１１】
本発明者らは、単位セルの微細化において前記問題が生じる要因を詳細に調査し鋭意研究を重ねた結果、本発明を完成させた。はじめに、従来の半導体装置について説明する。
【００１２】
図１は、pチャネルIGBTのトレンチゲート構造セルにおける従来の（現実的な）構造例を示した縦断面模式図であり、図２は、pチャネルIGBTのトレンチゲート構造セルにおける理想的な構造例を示した縦断面模式図である。図１、図２に示すように、pチャネルIGBTのトレンチゲート構造セルは、p+型半導体基板1上にn+型半導体層2とn-型半導体層（ドリフト層）3とが積層形成され、n-型半導体層（ドリフト層）3上にp-型半導体領域（チャネル領域）4とn+型半導体領域（ソース領域）6とトレンチ領域7（ゲート絶縁膜8とゲート電極9）とが形成され、これら半導体積層体10の上面に層間絶縁膜11を介して金属配線12が形成されている。また、２つのトレンチ領域7に挟まれた２つのn+型半導体領域（ソース領域）6の間には、p+型半導体領域5が介在しp-型半導体領域（チャネル領域）4へ突出するように形成されている。
【００１３】
なお、導電型において“n”または“p”を冠した層または領域は、それぞれ電子、正孔を多数キャリアとする層または領域を意味し、“+”と“-”はそれぞれ不純物（n型不純物、p型不純物）の濃度が比較的高い、あるいは比較的低いことを意味するものとする。また、nチャネルIGBTの場合は、導電型の“n”と“p”が入れ替わる。
【００１４】
図２に示したように、p+型半導体領域5（p+型半導体領域5とp-型半導体領域（チャネル領域）4との境界）は、理想的には矩形状でp-型半導体領域（チャネル領域）4へ突出するように形成されることが望ましい。しかしながら、現実的には製造プロセス（特に、拡散熱処理）の関係で、図１に示したように、比較的なだらかな曲面状（ブロードなプロファイル）になってしまうことが通常である。そのため、従来のトレンチゲート構造セルにおいて、p+型半導体領域5とトレンチ領域7との距離の制御が難しいという課題が元々あった。加えて、近年は微細化の更なる進展により、隣り合うトレンチ領域7間の絶対的な距離が益々小さくなったことから、トレンチ領域7の加工精度や製造プロセス上のゆらぎ（非理想性）の影響を受け易く、セルのしきい値電圧Vthがばらつくという問題が起きていた。
【００１５】
そこで、図１に記したu1-p1間の距離とセルのしきい値電圧Vthとの関係を調査した。図３は、従来の半導体装置における図１中のu1-p1間距離としきい値電圧Vthとの関係の１例を示したグラフである。図３に示したように、u1-p1間距離が0.5μm以上ではしきい値電圧Vthの変動が小さいのに対し、0.5μm未満ではしきい値電圧Vthの変動が大きいことが判った。この結果から、セルのしきい値電圧Vthがばらついた要因は、u1-p1間距離が0.5μmを挟んで変動していたためと考えられた。
【００１６】
次に、しきい値電圧Vthを安定させることを目的として、p+型半導体領域5のプロファイルを浅くした（p-型半導体領域（チャネル領域）4に対するp+型半導体領域5の突出を小さくした）ところ、トレンチ領域7の間の電気抵抗が高くなることによりラッチアップを引き起こし、セルの遮断耐量（遮断耐量＝遮断電流/定格電流）が規定値を確保できないという問題が発生した。
【００１７】
そこで、図１に記したu1-p1間の距離とセルの遮断耐量との関係を調査した。図４は、従来の半導体装置における図１中のu1-p1間距離と遮断耐量との関係の１例を示したグラフである。遮断耐量としては「2以上」が必要とされているが、図４に示したように、u1-p1間距離が約0.37μm以上になると遮断耐量が「2」を下回ってしまうことが判った。この結果は、トレンチ領域7間の電気抵抗をある値以下に制御する（不純物濃度をある値以上に制御する）必要があることを意味する。
【００１８】
次に、トレンチ領域7間の不純物濃度を把握するために、図１に記したu1-u2間のa-a’線に沿った位置でp型不純物の濃度分布を調査した。図５は、従来の半導体装置におけるp型不純物の濃度分布の測定結果の１例を示すグラフである。なお、p型不純物濃度の測定はSIMS（２次イオン質量分析法）により行い、p+型半導体領域5とp-型半導体領域（チャネル領域）4との境界はp1またはp2の位置における濃度から1/100の濃度になった位置と定義した。
【００１９】
図５から判るように、従来の半導体装置におけるp型不純物の濃度分布は、等温場における拡散現象を示唆する典型的な濃度分布を示していた。p+型半導体領域5の裾が広がっていることから、p+型半導体領域5がトレンチ領域7に近づきやすく（u1-p1間距離が小さくなりやすく）、セルのしきい値電圧Vthが大きくなったりばらついたりしたものと考えられた。また、p+型半導体領域5の裾部分の不純物濃度が低いため、トレンチ領域7の間の電気抵抗が高くなりやすく遮断耐量が低下したものと考えられた。
【００２０】
以下、図を参照しながら本発明に係る実施形態を説明する。ただし、本発明はここで取り上げた実施形態に限定されることはなく、要旨を変更しない範囲で適宜改良してもよい。なお、図面中で同義の部分には同一の符号を付して重複する説明を省略する。また、pチャネルIGBTの場合について説明するが、導電型の“n”と“p”を入れ替えたnチャネルIGBTの場合も同様である。
【００２１】
〔本発明の第１の実施形態〕
（半導体装置の構造）
図６は、本発明に係る半導体装置の１例の要部縦断面模式図である。図６示すように、pチャネルIGBTのトレンチゲート構造セルは、p+型半導体基板1上にn+型半導体層2とn-型半導体層（ドリフト層）3とが積層形成され、n-型半導体層（ドリフト層）3上にp-型半導体領域（チャネル領域）4とn+型半導体領域（ソース領域）6とトレンチ領域7（ゲート絶縁膜8とゲート電極9）とが形成され、これら半導体積層体10の上面に層間絶縁膜11を介して金属配線12が形成されている。また、２つのトレンチ領域7に挟まれた２つのn+型半導体領域（ソース領域）6の間にはp+型半導体領域5が介在し、p+型半導体領域5はp-型半導体領域（チャネル領域）4に向かって２つのn+型半導体領域（ソース領域）6から矩形状に突出するように形成されている。
【００２２】
さらに、p+型半導体領域5とp-型半導体領域（チャネル領域）4との境界をなす領域においてp型不純物の濃度は急峻に変化し、濃度の変化率が1/100（または100倍）となるトレンチ領域7の幅方向（図中の横方向）の距離が0.1μm以下である領域を有している。言い換えると、該境界をなす領域においてp型不純物の濃度勾配が200 dB/μm以上である領域を有している。p+型半導体領域5における矩形状のプロファイルと急峻な不純物濃度勾配は、本発明に係る半導体装置がトレンチゲート構造セルにおいて従来よりも理想に近い構造を達成していることを示している。
【００２３】
（半導体装置の製造方法）
次に、本発明に係る半導体装置の製造方法について説明する。ここでは、製造プロセスとして、２つの第２導電型ソース領域の間に第１導電型半導体領域を形成した後に層間絶縁膜を形成する手順例を、図７〜図１３を用いて説明する。なお、トレンチ領域の形成順は、第１導電型チャネル領域と第２導電型ソース領域とを形成する前であっても後であってもよい。
【００２４】
図７は、トレンチ領域（ゲート絶縁膜とゲート電極）形成工程後の要部縦断面の模式図である。トレンチ領域7（ゲート絶縁膜8とゲート電極9）を形成した半導体積層体10を用意する。トレンチ領域7を形成するまでの工程に特段の限定はなく、従前のプロセスを利用できる。
【００２５】
図８は、p-型半導体領域（チャネル領域）形成のためのイオン打ち込み工程を示す要部縦断面の模式図である。半導体積層体10の表面にイオン打込み用スルー膜13となる酸化ケイ素膜を形成した後、チャネル領域を形成するために、イオン注入によりn-型半導体層（ドリフト層）3の全面にp型不純物（例えば、ホウ素：B）を導入する。
【００２６】
図9は、p-型半導体領域（チャネル領域）形成工程後の要部縦断面の模式図である。半導体積層体10の表面に形成したイオン打込み用スルー膜12を除去し、所望の不純物濃度分布を有するp-型半導体領域（チャネル領域）4を形成するために、前記p型不純物に対する拡散熱処理を施す。
【００２７】
図１０は、n+型半導体領域（ソース領域）形成のためのイオン打ち込み工程を示す要部縦断面の模式図である。p-型半導体領域（チャネル領域）4を形成した半導体積層体10の表面にホトレジスト14を用いてマスキングを施した後、ソース領域を形成するために、イオン注入によりp-型半導体領域（チャネル領域）4へn型不純物（例えば、砒素：As）を選択的に導入する。
【００２８】
図１１は、n+型半導体領域（ソース領域）形成工程後の要部縦断面の模式図である。半導体積層体10の表面に形成したホトレジスト14を除去し、所望の不純物濃度分布を有するn+型半導体領域（ソース領域）6を形成するために、前記n型不純物に対する拡散熱処理を施す。
【００２９】
図１２は、p+型半導体領域形成のためのイオン打ち込み工程を示す要部縦断面の模式図である。n+型半導体領域（ソース領域）6を形成した半導体積層体10の表面にホトレジスト14を用いてマスキングを施した後、２つのn+型半導体領域（ソース領域）6の間に第１導電型半導体領域を形成するために、イオン注入によりp型不純物（例えば、ホウ素：B）を選択的に導入する。なお、このホトレジスト14は、次工程である拡散熱処理としてレーザアニール処理を行うためのマスクとしても利用されるため、膜厚が1.0〜2.0μmとなるように形成することが好ましい。
【００３０】
図１３は、p+型半導体領域形成のためのレーザアニール処理工程を示す要部縦断面の模式図である。所望の不純物濃度分布を有するp+型半導体領域5を形成するために、前記p型不純物に対する拡散熱処理としてレーザアニール処理を施す。このとき、前工程で形成したホトレジスト14をマスクとして用い、波長1.1μm以下のレーザ光（例えばYLFレーザ、リチウム・イットリウム・フロライド（LiYF4）レーザ、波長はドーパントや高調波により変化するが概ね263〜1053 nm）を照射する。
【００３１】
レーザ光照射によりシリコン材料を加熱するためには、レーザ光がシリコン材料に吸収される必要がある。そのためには、シリコン材料のバンドギャップエネルギー（1.1 eV）よりも光のエネルギーが大きいことが必要であり、計算上1127 nm以下の波長の光が必要である。
【００３２】
また、照射された光はある侵入長をもって吸収されると考えられるが、特に波長1.0〜1.1μm辺りの光はその侵入長が比較的長いと考えられる。すなわち、照射された領域のみ（ある程度の深さをもった領域）を極めて局所的に加熱することができると考えられる。言い換えると、本発明におけるレーザアニール処理は、p+型半導体領域5形成のためのイオン打ち込みを行った領域のみを加熱し拡散熱処理できる効果がある。これは、従来の等温場における拡散熱処理と大きく異なり、拡散領域（加熱される領域）が極めて限られることで、p+型半導体領域5の矩形状プロファイルと境界領域における急峻な不純物濃度勾配との形成に寄与していると考えられる。
【００３３】
レーザアニール処理工程の後、半導体積層体10の表面に形成したホトレジスト14を除去し、層間絶縁膜11と金属配線12を形成して図６に示したような断面構造を有する本発明に係る半導体装置が完成する。
【００３４】
本発明の作用効果を確認するために、従来の半導体装置と同じ位置でp型不純物の濃度分布を調査した。図１４は、本発明に係る半導体装置におけるp型不純物の濃度分布の測定結果の１例を示すグラフである。図中には図５の結果も併せて示した。図１４から判るように、本発明に係る半導体装置は矩形状の濃度プロファイルを有している。また、p+型半導体領域5とp-型半導体領域（チャネル領域）4との境界をなす領域においてp型不純物の濃度は急峻に変化し、濃度の変化率が1/100（または100倍）となる距離が0.1μm以下であることが確認された。
【００３５】
さらに、本発明に係る半導体装置のしきい値電圧Vthと遮断耐量とを調査したところ、セルごとのしきい値電圧Vthのばらつきが抑制され、所望の遮断耐量も確保されていた。すなわち、本発明に係る半導体装置は、単位セルの更なる微細化に対応可能であり、高効率化（低損失化）に有効な半導体装置と言える。
【００３６】
〔本発明の第２の実施形態〕
（半導体装置の製造方法）
次に、第２の実施形態に係る半導体装置の製造方法について説明する。ここでは、製造プロセスとして、層間絶縁膜を形成した後に第１導電型半導体領域を形成する手順例を、図１５〜図１９を用いて説明する。なお、第１の実施形態と同様の部分の説明は省略する。
【００３７】
図１５は、層間絶縁膜形成工程後の要部縦断面の模式図である。n+型半導体領域（ソース領域）6を形成した半導体積層体10の表面に層間絶縁膜15を形成する。なお、この層間絶縁膜15は、後工程のレーザアニール処理工程の際にマスクとして利用されるため、膜厚が2.0〜3.0μmとなるように形成することが好ましい。
【００３８】
図１６は、層間絶縁膜のエッチング処理工程を示す要部縦断面の模式図である。層間絶縁膜15を選択的に加工するためにホトレジスト16を形成した後、ウェットエッチングまたはドライエッチグにより層間絶縁膜15を加工する。その後、ホトレジスト16を除去する。
【００３９】
図１７は、p+型半導体領域形成のためのイオン打ち込み工程を示す要部縦断面の模式図である。２つのn+型半導体領域（ソース領域）6の間に第１導電型半導体領域を形成するために、イオン注入によりp型不純物（例えば、ホウ素：B）を選択的に導入する。
【００４０】
図１８は、p+型半導体領域形成のためのレーザアニール処理工程を示す要部縦断面の模式図である。第１の実施形態と同様に、所望の不純物濃度分布を有するp+型半導体領域5を形成するために、前記p型不純物に対する拡散熱処理としてレーザアニール処理を施す。
【００４１】
図１９は、層間絶縁膜整形工程後の要部縦断面の模式図である。層間絶縁膜15の表面ダメージ層を除去しかつ必要とされる形状（層間絶縁膜11）に整形するため、ウェットエッチングにより層間絶縁膜をエッチバックする。
【００４２】
その後、金属配線12を形成して図６に示したような断面構造を有する本発明に係る半導体装置が完成する。
【符号の説明】
【００４３】
1…p+型半導体基板、2…n+型半導体層、3…n-型半導体層（ドリフト層）、
4…p-型半導体領域（チャネル領域）、5…p+型半導体領域、
6…n+型半導体領域（ソース領域）、7…トレンチ領域、
8…ゲート絶縁膜、9…ゲート電極、10…半導体積層体、11…層間絶縁膜、
12…金属配線、13…イオン打込み用スルー膜、14…ホトレジスト、15…層間絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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