(57)【特許請求の範囲】
【請求項１】
アクティブマトリックスデバイスであって、
基板と、
前記基板上に配置される１つ又は複数のピクセルであって、各ピクセルは制御電極を含む、１つ又は複数のピクセルと、
前記基板上に配置される配線層であって、該配線層は、その中に形成される連続線及び不連続パススルー線を有する、配線層と、
前記基板上に配置され、第１の接続パッド、第２の接続パッド、第３の接続パッド及び制御接続パッドを含む少なくとも１つのチップレットであって、
前記制御接続パッドを前記制御電極に電気的に接続する制御線と、
前記第１の接続パッドに接続される前記不連続パススルー線の第１の端部及び前記第２の接続パッドに接続される前記不連続パススルー線の第２の端部と、
前記第１の接続パッド及び前記第２の接続パッドを電気的に接続する回路部と、
前記第３の接続パッドに電気的に接続される連続線であって、該連続線は前記チップレットの両側に延在する、連続線と、
を含む、チップレットと、
を備え、
前記少なくとも一つのチップレットは、２本の向かい合う短い辺と２本の向かい合う長い辺を有する長方形を有し、
前記チップレットを通じて配線される前記連続線と前記不連続パススルー線とは直交する方向に配置され、
前記チップレットのサイズは、前記接続パッドのサイズ及び数、前記連続線と前記不連続パススルー線の数の組み合わせによって制限され、前記パススルー線の数が一致し、前記連続線の数が少ない組み合わせの場合、及び前記連続線の数が一致し、前記パススルー線の数が少ない組み合わせの場合に、前記チップレットのための面積を減少させる、アクティブマトリックスデバイス。
【請求項２】
信号及び電力を分配するためのバス線をさらに含み、該バス線は全て前記配線層内に形成される、請求項１に記載のアクティブマトリックスデバイス。
【請求項３】
前記チップレットは２０ミクロン未満の厚みを有する、請求項１に記載のアクティブマトリックスデバイス。
【請求項４】
前記パススルー線は前記チップレットの前記長い寸法と揃えられる、請求項１に記載のアクティブマトリックスデバイス。
【請求項５】
前記チップレットは前記基板上で、第１の接続パッドが前記短い辺のうちの一方に対し任意の他の接続パッドと同程度に又はそれよりも近く、かつ前記第２の接続パッドが前記短い辺のうちの他方に対し任意の他の接続パッドと同程度に又はそれよりも近いように配向される、請求項１に記載のアクティブマトリックスデバイス。
【請求項６】
前記チップレットは前記基板上で、前記連続線が前記チップレットの前記短い寸法と揃えられるように配向される、請求項１に記載のアクティブマトリックスデバイス。
【請求項７】
前記チップレットは前記基板上で、前記第３の接続パッドが前記チップレットの前記短い辺にではなく、中心に近いように、又は前記第３の接続パッドが前記短い寸法若しくは前記長い寸法のいずれかにおいて前記チップレットの中心にあるように、又は前記第３の接続パッドが前記短い寸法及び前記長い寸法の両方において前記チップレットの中心にあるように配向される、請求項１に記載のアクティブマトリックスデバイス。
【請求項８】
前記パススルー線の数は前記連続線の数以下である、請求項１に記載のアクティブマトリックスデバイス。
【請求項９】
前記チップレットは前記短い寸法において２つの接続パッドのみを有し、前記長い寸法において２つの接続パッド行を形成する、請求項１に記載のアクティブマトリックスデバイス。
【請求項１０】
前記チップレットは前記短い寸法において１つの接続パッドのみを有し、前記長い寸法において１つの接続パッド行を形成する、請求項１に記載のアクティブマトリックスデバイス。
【請求項１１】
前記チップレットは前記配線層と前記基板との間に位置する、請求項１に記載のアクティブマトリックスデバイス。
【請求項１２】
前記配線層は前記チップレットと前記基板との間に位置する、請求項１に記載のアクティブマトリックスデバイス。
【請求項１３】
前記制御接続パッドは前記第１の接続パッドと前記第３の接続パッドとの間にあるか、又は前記第２の接続パッドと前記第３の接続パッドとの間にある、請求項１に記載のアクティブマトリックスデバイス。
【請求項１４】
前記連続線のうちの１つは電力線である、請求項１に記載のアクティブマトリックスデバイス。
【請求項１５】
前記連続線はデータ信号を搬送し、前記パススルー線は選択信号を搬送するか、又は前記連続線は選択信号を搬送し、前記パススルー線はデータ信号を搬送する、請求項１に記載のアクティブマトリックスデバイス。
【請求項１６】
前記ピクセルは有機若しくは無機発光ダイオード、感光ダイオード、又は感光トランジスタを含む、請求項１に記載のアクティブマトリックスデバイス。
【請求項１７】
前記制御電極は前記配線層内にある、請求項１に記載のアクティブマトリックスデバイス。
【請求項１８】
前記制御電極は前記配線層とは異なる層内にある、請求項１に記載のアクティブマトリックスデバイス。
【請求項１９】
前記チップレットは前記基板上で、前記第１の接続パッドが、前記短い辺のうちの一方に対し任意の他の接続パッドよりも近く、前記第２の接続パッドが、前記短い辺のうちの他方に対し任意の他の接続パッドよりも近いように配向される、請求項１に記載のアクティブマトリックスデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、独立した制御素子が分散して配置される基板を有するアクティブマトリックスデバイスに関し、詳細には、そのような制御素子を基板にわたって最適に配置することに関する。
【背景技術】
【０００２】
フラットパネルディスプレイは、コンピューティングデバイスと共に、そしてポータブルデバイスにおいて、さらにはテレビのような娯楽装置のために広く用いられている。そのようなディスプレイは通常、基板上に分散して配置される複数のピクセルを用いて画像を表示する。各ピクセルは、各画像素子を表示するために、一般的にサブピクセルと呼ばれ、赤色光、緑色光及び青色光を放射する、いくつかの異なる色の発光素子を組み込む。種々のフラットパネルディスプレイ技術、たとえば、プラズマディスプレイ、液晶ディスプレイ及び発光ダイオードディスプレイが知られている。アクティブマトリックス素子は必ずしもディスプレイには限定されず、空間的な分散制御を必要とする他の用途においても、基板上に分散して配置し、利用することができる。
【０００３】
発光素子を形成する発光材料の薄膜を組み込む発光ダイオード（ＬＥＤ）は、フラットパネルディスプレイデバイスにおいて数多くの利点を有し、光学システムにおいて有用である。タン（Tang）等に対して２００２年５月７日に発行された米国特許第６，３８４，５２９号は、有機ＬＥＤ発光素子のアレイを含む有機ＬＥＤカラーディスプレイを示す。代替的には、無機材料を利用することができ、無機材料は多結晶半導体マトリックス内に燐光性結晶又は量子ドットを含むことができる。有機又は無機材料の他の薄膜を用いて、発光薄膜材料への電荷注入、輸送又は遮断を制御することもでき、そのような薄膜が当該技術分野において知られている。それらの材料は電極間の基板上に配置され、封入カバー層又はプレートを備える。発光材料の中に電流が流れるときに、ピクセルから光が放射される。放射される光の周波数は、用いられる材料の特性による。そのようなディスプレイでは、基板を通じて（ボトムエミッター）、又は封入カバーを通じて（トップエミッター）、又はその両方を通じて光を放射することができる。
【０００４】
ＬＥＤデバイスは、パターニングされた発光層を含むことができ、材料の中に電流が流れるときに異なる色の光を放射するために、そのパターンにおいて異なる材料が用いられる。代替的には、「効率が改善した積層ＯＬＥＤ（Stacked OLED Display having Improved Efficiency）」と題するコック（Cok）による米国特許第６，９８７，３５５号において教示されるように、フルカラーディスプレイを形成するために、カラーフィルターと共に単一の発光層、たとえば、白色発光体を用いることができる。たとえば、「パワー効率が改善したカラーＯＬＥＤディスプレイ（Color OLED Display with Improved Power Efficiency）」と題するコック他による米国特許第６，９１９，６８１号において教示されるように、カラーフィルターを含まない白色サブピクセルを利用することも知られている。デバイスの効率を改善するために、赤色、緑色及び青色カラーフィルター及びサブピクセルと、フィルターを備えない白色サブピクセルとを含む４色ピクセルと共に、パターニングされない白色発光体を利用する設計が提案されている（ミラー（Miller）他に対して２００７年６月１２日に発行された米国特許第７，２３０，５９４号を参照されたい）。
【０００５】
フラットパネルディスプレイデバイス内のピクセルを制御するための２つの異なる方法、すなわち、アクティブマトリックス制御及びパッシブマトリックス制御が一般的に知られている。アクティブマトリックスデバイスでは、制御素子がフラットパネル基板上に分散して配置される。通常、各サブピクセルは１つの制御素子によって制御され、各制御素子は少なくとも１つのトランジスタを含む。たとえば、簡単なアクティブマトリックス有機発光（ＯＬＥＤ）ディスプレイでは、各制御素子は２つのトランジスタ（選択トランジスタ及びパワートランジスタ）と、サブピクセルの輝度を指定する電荷を格納するための１つのキャパシタとを含む。各発光素子は通常、独立した制御電極及び共通電極を利用する。
【０００６】
従来技術のアクティブマトリックス制御素子は通常、フォトリソグラフィ工程を通じてトランジスタ及びキャパシタに形成される、シリコンのような薄膜半導体材料を含む。薄膜シリコンは、アモルファス、多結晶のいずれかとすることができる。アモルファス又は多結晶シリコンから形成される薄膜トランジスタは、結晶シリコンウェハーから形成される従来のトランジスタよりも相対的に大きく、かつ性能が低い。さらに、そのような薄膜デバイスは通常、局所的な、又は広域にわたる不均一性を示し、結果として、そのような材料を利用するディスプレイにおいて、目に見えるほどの不均一性が生じる。製造工程及び材料処理において改善は成されるが、製造工程には費用がかかり、薄膜デバイス性能は依然として結晶シリコンデバイスの性能よりも低い。
【０００７】
松村（Matsumura）等は、特許文献１において、ＬＣＤディスプレイと共に用いられる結晶シリコン基盤の１つの従来技術について説明する。その特許出願は、第１の半導体基板から作製されるピクセル制御デバイスを第２の平坦なディスプレイ基板上に選択的に移送し、固定するための方法を記述する。ピクセル制御デバイス内の配線相互接続、並びにバス及び制御電極からピクセル制御デバイスへの接続が示される。しかしながら、ディスプレイのアパーチャ比を最適化すること、又はディスプレイデバイスと協働して、そのようなピクセル制御デバイスのコストを最小限に抑えることに関しては教示されない。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許出願公開第２００６／００５５８６４号
【発明の概要】
【発明が解決しようとする課題】
【０００９】
それゆえ、アクティブマトリックスデバイス内の発光素子又は光応答素子を制御するための改善された方法、詳細には発光ディスプレイのための改善された方法が依然として必要とされている。
【課題を解決するための手段】
【００１０】
本発明に係るアクティブマトリックスデバイスは、基板と、前記基板上に配置される１つ又は複数のピクセルであって、各ピクセルは制御電極を含む、１つ又は複数のピクセルと、前記基板上に配置される配線層であって、該配線層は、その中に形成される連続線及び不連続パススルー線を有する、配線層と、前記基板上に配置され、第１の接続パッド、第２の接続パッド、第３の接続パッド及び制御接続パッドを含む少なくとも１つのチップレットであって、前記制御接続パッドを前記制御電極に電気的に接続する制御線と、前記第１の接続パッドに接続される前記不連続パススルー線の第１の端部及び前記第２の接続パッドに接続される前記不連続パススルー線の第２の端部と、前記第１の接続パッド及び前記第２の接続パッドを電気的に接続する回路部と、前記第３の接続パッドに電気的に接続される連続線であって、該連続線は前記チップレットの両側に延在する、連続線と、を含む、チップレットと、を備え、前記少なくとも一つのチップレットは、２本の向かい合う短い辺と２本の向かい合う長い辺を有する長方形を有し、前記チップレットを通じて配線される前記連続線と前記不連続パススルー線とは直交する方向に配置され、前記チップレットのサイズは、前記接続パッドのサイズ及び数、前記連続線と前記不連続パススルー線の数の組み合わせによって制限され、前記パススルー線の数が一致し、前記連続線の数が少ない組み合わせの場合、及び前記連続線の数が一致し、前記パススルー線の数が少ない組み合わせの場合に、前記チップレットのための面積を減少させる。
【発明の効果】
【００１１】
本発明は、フラットパネル基板内の制御素子の性能を改善し、コストを削減し、パネルアパーチャ比を高めるという利点を有する。
【図面の簡単な説明】
【００１２】
【図１Ａ】本発明の一実施形態による、制御素子を備える基板の一部の平面図である。
【図１Ｂ】本発明の一実施形態による、図１Ａに示される制御素子を備える基板の一部の断面図である。
【図２】本発明の代替的な実施形態による、制御素子を備える基板の一部の平面図である。
【図３】図１Ａの配置に対する１つの代替的な配置を用いる制御素子の平面図である。
【図４】図１Ａの配置に対する第２の代替的な配置を用いる制御素子の平面図である。
【発明を実施するための形態】
【００１３】
図１Ａの平面図、及び図１Ａの線Ａを通じて見た図１Ｂの断面図を参照すると、本発明の一実施形態によれば、アクティブマトリックスデバイスは、基板１０と、基板１０上に配置される１つ又は複数のピクセル５０とを備える。各ピクセル５０は、制御電極５１を備える。基板１０上に、基板１０に対して概ね平行に配線層２０が配置され、配線層２０は、その中に形成される、連続線２６、２８、及び不連続パススルー線２２、２３を有する。制御電極５１は配線層２０内に存在することができるか、代替的には、配線層２０とは別の層内に存在することができる。
【００１４】
少なくとも１つのチップレット４０が基板１０上に配置され、回路部４２、４４と、第１の接続パッド３０と、第２の接続パッド３２と、第３の接続パッド３６、３８と、制御接続パッド３４とを含む。制御線２４が制御接続パッド３４をピクセル５０の制御電極５１に電気的に接続する。不連続パススルー線２２、２３の一端２２Ａ、２３Ａが第１の接続パッド３０に接続され、不連続パススルー線２２、２３の第２の一端２２Ｂ、２３Ｂが第２の接続パッド３２に接続される。回路部４２、４４は、第１の接続パッド３０及び第２の接続パッド３２を電気的に接続する。連続線２６、２８は第３の接続パッド３６、３８に電気的に接続され、連続線はチップレット４０の向かい合う長い辺４０Ａ、４０Ｂまで延在する。連続線２６、２８及びパススルー線２２、２３は、電力バス又は制御信号、たとえば、電力及びグランドバス又はデータ及び選択信号として利用される場合がある。
【００１５】
本明細書において用いられるときに、ピクセルは、基板上の任意の発光素子又は光応答素子である。たとえば、本発明の一実施形態では、任意の色の光を放射し、基板上に形成される単一の有機又は無機発光ダイオード素子が、本明細書において意図されるようなピクセルである。本明細書において用いられるときに、用語「ピクセル」、「サブピクセル」、又は発光素子若しくは光応答素子は、全てピクセルを指す。ディスプレイでは、そのような発光ピクセルのアレイを見ることができる。本発明の代替的な実施形態では、光応答素子、たとえば、感光ダイオード又は感光トランジスタをピクセルとすることができる。そのような感光ピクセルのアレイはイメージセンサー又は太陽電池において見ることができる。ピクセルは通常、発光材料又は光応答材料の両側に形成される一対の電極を備える。いくつかの実施形態（たとえば、ディスプレイ）において、一方の電極は電気的に共通に接続され、基板のアクティブエリア上にはパターニングされないのに対して、第２の制御電極５１は各ピクセル５０のアクティブエリア上にのみ形成される。
【００１６】
配線層２０は基板１０に対して概ね平行である。概ね平行であることは、基板エリアにわたって配線層２０と基板１０との間の距離は幾分変化する可能性があるものの、１つ又は複数のピクセルサイズのエリアにわたって配線層２０と基板１０との間の平均距離は均一であることを意味する。パススルー線（たとえば、２２、２３）は不連続として示される。本明細書において意図しているように、パススルー線は配線層２０において物理的に不連続であり、すなわち、それらの線は一連の線セグメントを形成する。しかしながら、配線層２０内のパススルー線セグメントはチップレット４０内の接続パッド３０、３２及び回路部４４を通じて電気的に接続されるので、電気的に連続している。
【００１７】
本明細書において意図されるようなアクティブマトリックスデバイスは、基板上に形成される、分散して配置される複数の制御素子、たとえば、薄膜制御回路のアレイを含むデバイスであり、各制御回路は制御信号及び電力バスに応答して、発光素子を制御する。しかしながら、本発明によれば、分散して配置される制御素子はチップレットである。チップレットは、基板１０に比べて相対的に小さな集積回路であり、独立した基板上に形成される、配線、接続パッド、抵抗器若しくはキャパシタのような受動構成要素、又はトランジスタ若しくはダイオードのような能動構成要素を含む、回路を含む。チップレットは、ディスプレイ基板とは別に製造され、後に、ディスプレイ基板に張り付けられる。チップレットは、半導体デバイスを製造するための既知の工程を用いて、シリコン又はシリコン・オン・インシュレーター（ＳＯＩ）ウェハーを用いて製造されることが好ましい。その後、各チップレットは分離され、その後、ディスプレイ基板に取り付けられる。それゆえ、各チップレットの結晶性支持体は、デバイス基板とは別に存在し、かつチップレットの回路部が配置される基板と見なすことができる。それゆえ、複数のチップレット４０は、デバイス基板１０とは別に存在し、かつ互いに別に存在する、対応する複数の基板を有する。詳細には、独立した基板は、その上にピクセルが形成される基板１０とは別であり、独立したチップレット基板の面積は、合わせてもデバイス基板１０より小さい。チップレットは、結晶性基板を有し、たとえば、薄膜アモルファス又は多結晶シリコンデバイスにおいて見られる能動構成要素よりも高い性能の能動構成要素を提供することができる。チップレットは、好ましくは１００μｍ以下、さらに好ましくは２０μｍ以下の厚みを有することができる。これは、チップレット上に接着剤及び平坦化材料１２を形成するのを容易にし、その材料は、従来のスピンコーティング技法を用いて後に塗布することができる。本発明の一実施形態によれば、結晶シリコン基板上に形成されるチップレットは、幾何学的なアレイに配列され、接着剤又は平坦化材料１２を用いて基板（たとえば、１０）に接着される。パススルー及び連続線２２、２３、２６、２８を用いて各チップレット４０を制御信号及び電力バスに接続すると共に、基板１０上に形成される制御線配線２４を通じてピクセル５０を駆動するために、チップレット４０の表面上の接続パッド３０、３２、３４、３６、３８が利用される。チップレット４０は、１つ、いくつか、又は多数のピクセル５０を制御することができる。しかしながら、各チップレット４０は少なくとも２つのピクセル５０を制御することが好ましい。
【００１８】
チップレット４０は半導体基板内に形成されるので、チップレットの回路部は、最新のリソグラフィ手段を用いて形成することができる。そのような手段によれば、０．５ミクロン以下の機構サイズを容易に手に入れることができる。たとえば、最新の半導体製造ラインは、９０ｎｍ又は４５ｎｍの線幅を達成することができ、本発明のチップレットを作製する際に用いることができる。それゆえ、ピクセルあたり２つのトランジスタのような、ピクセルを駆動するためのチップレットの回路部は小さくすることができる。しかしながら、チップレットは、ディスプレイ基板上に組み付けられたときにチップレット上に設けられる配線層への電気的接続を形成するための接続パッドも必要とする。接続パッドは、ディスプレイ基板上で用いられるリソグラフィ手段の機構サイズ（たとえば、５μｍ）、及びチップレットと配線層との位置合わせ（たとえば、±５μｍ）に基づいて、その大きさを決められなければならない。それゆえ、接続パッドは、たとえば、１５μｍ幅にすることができ、パッド間に５μｍの間隔があけられる。これは、パッドが一般的に、チップレット内に形成されるトランジスタ回路部よりも著しく大きくなることを意味する。
【００１９】
パッドは一般的に、トランジスタにわたってチップレット上のメタライゼーション層内に形成することができる。製造コストを下げられるように、チップレットの表面積をできる限り小さくすることが望ましい。それゆえ、一般的には、トランジスタではなく、接続パッドのサイズ及び数がチップレットのサイズを制限するであろう。
【００２０】
本発明は、チップレット４０のサイズが接続パッド３０、３２、３４、３６及び３８のサイズ及び数によって制限されるときに特に好都合である。この場合、チップレット４０のサイズを小さくするには、接続パッドの数を削減するか、接続パッドのサイズを小さくするか、又は接続パッドの間隔を制限するデザインルールを採用しなければならない。たとえば、図１Ａ及び図１Ｂに示されるように、回路部４２、４４を小さくしても、チップレット４０のサイズを小さくすることはできない。
【００２１】
第１の接続パッド３０及び第２の接続パッド３２並びに第３の接続パッド３６、３８に接続されるパルスルー線及び連続線２２、２３、２６、２８のために単一の配線層２０が設けられるときにも、本発明は好都合である。単一の配線層を設けることによって、たとえば、パススルー線及び連続線２２、２３、２６、２８をパターニングするために用いられるフォトリソグラフィステップが削減され、それに応じてコストも削減される。複数の配線層のために複数の金属層を使用すると、パターニングコストが増加し、バイアを形成する必要がある。同じ配線層２０内に制御線２４及び制御電極５１をパターニングするのも役に立つことがあるが、必ずしもその必要はない。
【００２２】
チップレット４０の厚みを最小限に抑えることも役に立つことがある。チップレット４０は通常、接着剤を用いて基板１０に固定され、上から平坦化層１２によって覆われる。平坦化層は、チップレットのエッジにおいてデバイス表面高変動を平坦にするための役割を果たす。チップレットのエッジにおいて段差があまりにも大きいか、又はあまりにも急峻である場合には、配線層が連続的に形成されなくなる場合があり、結果として開放回路欠陥が生じる場合がある。しかしながら、有用な平坦化層１２の厚みは、その粘度及び堆積技術（たとえば、スピンコーティング又は溶射）によって制限される可能性があり、それにより、チップレット４０の厚み、又はチップレット４０上の後続の処理が制限される。平坦化層１２があまりにも薄い場合には、配線層内の配線（たとえば、パススルー線及び連続線２２、２３、２６、２８）が共に直接的に短絡するか、又はチップレット４０そのものを通じて間接的に短絡する可能性がある。市販の材料（たとえば、ベンゾシクロブテン）がチップレット４０を実効的に接着し、封入し、かつ平坦化できるようにする有用なチップレット４０の厚みは２０ミクロン以下である。接続パッド３０、３２、３４、３６、３８と、配線層２０内のパススルー線、制御線及び連続線２２、２３、２４、２６、２８との間を電気的に接続できるようにするために、平坦化接着剤内にバイア１６を形成することができる。
【００２３】
チップレット４０及び基板１０の両方の上に形成される好ましい構成において、配線層２０が示される。この構成は、配線層２０とチップレット４０との間に高品質の電気的接続を形成するのを容易にする。一実施形態では、この単一の配線層は、水平（行）方向及び垂直（列）方向の両方において、必要とされる全てのパススルー線、制御線及び連続線２２、２３、２４、２６、２８を設けるための役割を果たす。したがって、複数の配線層は不要であり、ディスプレイデバイスを製造するコストが削減される。代替的には、配線層２０は、チップレット４０と基板１０との間に配置することができる。そのような実施形態は、たとえば、トップエミッションディスプレイデバイス又はボトムエミッションディスプレイデバイスを形成する際に役に立つことがある。
【００２４】
本発明の１つの好都合の実施形態では、ピクセル５０は基板１０上に規則的な長方形のアレイとして形成される。パススルー線２２、２３は、連続線２６、２８と直交することができる。チップレット４０は高いアスペクト比を有することができ、すなわち、隣り合う辺が大きく異なる長さを有する。そのような高アスペクト比の実施形態では、チップレット４０は長方形であり、それぞれ長い寸法及び短い寸法を決定する、２つの向かい合う相対的に長い辺４０Ａ及び４０Ｂと、２つの向かい合う相対的に短い辺４０Ｃ及び４０Ｄとを有する。本発明の一実施形態では、かつ図１Ａ及び図１Ｂに示されるように、不連続パススルー線２２、２３をチップレット４０の長い寸法と揃えることができる（すなわち、長い辺及び不連続パススルー線２２、２３は同じ次元においてその最大長を有する）。さらに、図１Ａ及び図１Ｂに示されるように、連続線２６、２８をチップレット４０の短い寸法と揃えることができる（すなわち、短い辺及び連続線２６、２８は同じ次元においてその最大長を有する）。さらに、図１Ａ及び図１Ｂに示されるように、チップレット４０は基板１０上で、第３の接続パッド３６、３８がチップレット４０の短い辺にではなく、中心に近いように、又は第３の接続パッド３８が短い寸法若しくは長い寸法のいずれかにおいてチップレット４０の中心にあるように、又は第３の接続パッド３８が短い寸法及び長い寸法の両方においてチップレット４０の中心にあるように（図２）配向することができる。いずれの場合も、制御接続パッド３４は、第１の接続パッド３０と第３の接続パッド３８との間に、又は第２の接続パッド３２と第３の接続パッド３８との間に位置することができる。
【００２５】
この実施形態では、第１の接続パッド３０と第２の接続パッド３２との間の電気的接続は、回路部４４、たとえば、チップレット４０内の配線又は金属層によって保持され、それにより、パススルー線２２、２３の電気的な連続性が保持される。パススルー線の配置を簡単にするために、第１の接続パッド３０は、短い辺のうちの一方４０Ｃに対し、任意の他の接続パッド（たとえば、３４、３６、３８）と同程度に又はそれよりも近づけることができ、かつ第２の接続パッド３２は、短い辺のうちの他方４０Ｄに対し、任意の他の接続パッド（たとえば、３４、３６、３８）と同程度に又はそれよりも近づけることができる（図１Ａ及び図１Ｂに示される）。
【００２６】
本発明のデバイスでは、種々の数の線を用いることができる。図１Ａ及び図１Ｂに示されるように、２つのパススルー線２２、２３及び３つの連続線２６、２８が用いられ、たとえば、従来の薄膜アクティブマトリックス回路において見られるように、選択信号及びデータ信号並びに電力接続を与える。しかしながら、０よりも大きな任意の数の不連続線又は連続線を用いることができる。本発明の１つの有用な実施形態では、不連続線の数は連続線の数に等しい。そのような構成は、改善されたアドレス指定能力を与えることができる。代替的には、パススルー線の数は、連続線の数以下にすることができる。上記のように、接続パッドの数、サイズ及び間隔がチップレットのサイズを制限するときに、そのような構成は、チップレットのサイズを最小限に抑えることができる。それは、連続線のうちの１つを電力バスとして利用し、接続パッドの中で生じるか、又はチップレット内で生じる電圧降下を小さくし、それにより、デバイスの電力分配均一性を高めるのに特に有用である。電力バスは、ディスプレイの動作中に外部電源から発光素子への電流源を与える線である。したがって、電力バスは、他のタイプの線に比べて、相対的に多くの量の電流を効率的に供給できなければならない。他の連続信号線（複数可）はデータ制御信号を搬送することができ、パススルー線は選択制御信号線を搬送することができるか、又は代替的には、連続線は選択制御信号を搬送することができ、パススルー線はデータ制御信号を搬送することができる。選択制御信号はピクセルの行を起動する線であり、データ制御信号は、ピクセルに輝度情報を搬送する線である。それゆえ、選択制御信号及びデータ制御信号は直交する方向に配置される。パススルー線を用いる構成は、チップレット内の金属接続を利用して、この直交構成を可能にし、同時に複数の配線層を不要にする。頑強な構成を支援するために、線、特に連続線は、複数の、又はより多くの接続パッドを有する場合がある（たとえば、図１Ａの接続パッド行において接続パッド３６、３８をさらに多くすることができるか、又は繰り返すことができる）。
【００２７】
図１Ａ及び図１Ｂに示されるように、チップレット４０は短い寸法において２つのみの接続パッドを有し、長い寸法において２つの接続パッド行を形成する。図２に示される代替的な実施形態では、チップレットは、短い寸法において１つのみの接続パッドを有することができ、長い寸法において１つの接続パッド行を形成する（図２は、その図の下側において、第２のそのようなチップレットの一部を示す）。代替的な実施形態では、単一の行がさらに多くの制御接続パッドを有することができ、たとえば、４つの制御接続パッドを含む９つの接続パッドを利用して、４つのピクセルへの接続を設けることができる。
【００２８】
本発明は、改善された性能を有する分散制御デバイスを提供する。基板（たとえば、アモルファス又は多結晶シリコン）上に直に形成される回路よりも高い性能の回路部を有する独立した基板（たとえば、結晶シリコンを含む）を備えるチップレットを利用することによって、より高い性能を有するデバイスが提供される。結晶シリコンは、より高い性能を有するだけでなく、はるかに小さな能動素子（たとえば、トランジスタ）を有するので、回路部サイズは非常に小さくなり、チップレットサイズは、デバイスを制御するために、かつデバイスに電力を供給するために必要とされる接続パッドの数及び間隔によって決定されるようになる。たとえば、ヨーン（Yoon）、リー（Lee）、ヤン（Yang）及びチャン（Jang）著「ＡＭＯＬＥＤの駆動におけるＭＥＭｓスイッチの新規の使用（A novel use of MEMs switch in driving AMOLED）」（Digest of Technical Papers of the Society for Information Display, 2008, 3.4, p.13）において記述されるように、微小電気機械（ＭＥＭＳ）構造を用いて有用なチップレットを形成することもできる。
【００２９】
本発明によれば、チップレットを通じて配線される不連続パススルー線、及び直交する方向にある連続線を設けることによって、チップレットのサイズ及びコストが削減されると共に、配線の複雑度が低減される。さらに、デバイスのアパーチャ比も改善することができ、効率を高め、寿命を延ばすことができる。単一の配線層を有するデバイスを可能にすることによって、さらにコストが削減される。
【００３０】
以下の表は、従来技術において提案される代替的な解決策と比較した本発明の利点を示す。計算は、任意の単位において、間隔が１でサイズ４を有する接続パッドを仮定する。設計Ａ（本発明）は、図１Ａ（１１個の接続パッドを備える）に示されるように、３つの連続線（たとえば、１つの電源バス及び２つのデータ制御信号）、２つのパススルー線（たとえば、選択制御信号）、及び４つの制御線を利用する。連続線３６、３８のための接続パッドは、チップレットサイズを変更することなく、さらに大きくできることに留意されたい。従来技術において提案されるように、設計Ｂは、チップレットの周辺に配置される接続パッドを使用し（図３）、任意の連続線を仮定しない。設計Ｃ（図４）は、設計Ｂのアスペクト比に対して、代替的なアスペクト比を使用する。これらのパラメーターを用いて、寸法毎に以下の式が成り立つ。
【００３１】
式１：  全パッド幅  ＝パッド数×４
式２：  全間隔幅    ＝パッド数＋１
式３：  全幅        ＝全パッド幅＋全間隔幅
式４：  全面積      ＝全幅（長い寸法）×全幅（短い寸法）
【００３２】
【表１】
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【００３３】
第２の例では、２つの連続線（たとえば、１つの電力線及び１つのデータ線）、２つのパススルー線（たとえば、選択線）及び４つの制御線（１０個の接続パッド）を利用する設計が、例１と同様の代替形態と比較される。
【００３４】
【表２】
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【００３５】
第３の例では、図２の本発明の設計が、先行する２つの例と同様の代替形態と比較される。
【００３６】
【表３】
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【００３７】
表から明らかなように、本発明において特許請求されるようなパススルー線及び連続線の組み合わせを利用する設計は、チップレットのための面積を減少させる。さらに、配線が多くの場合に単純化され、いくつかの実施形態、たとえば、ボトムエミッターでは、デバイスのアパーチャ比が改善される。チップレットの長い寸法の端部の最も近くにおいてのみパルスルー接続パッドを有する高アスペクト比設計を用いることによって、配置効率がさらに最適化され、コストが削減される。
【００３８】
基板１０は、ガラスと、当該技術分野において知らされているフォトリソグラフィ技法を用いてパターニングされる平坦化層（たとえば、樹脂）上に形成される、蒸着又はスパッタリングされる金属、たとえば、アルミニウム又は銀から作製される配線層とを備えることができる。チップレット４０は、集積回路業界において十分に確立された従来の技法を用いて形成することができる。
【００３９】
１つの発光実施形態では、本発明は以下のように動作することができる。チップレット４０のアクティブマトリックス制御素子は、電荷格納素子（たとえば、キャパシタ）、電荷格納素子に電荷を蓄積するために信号に応答する能動素子（たとえば、トランジスタ）、電力バス、及び電力バスからの電流又は電圧を制御するための駆動素子を含む回路部（たとえば、４２、４４）を含む。駆動素子（たとえば、パワートランジスタ）は、電荷格納素子に応答して、制御線を通じて電流を流す。たとえば、有機又は無機発光ダイオードデバイスを駆動するそのような回路が当該技術分野において知られている。図１Ａを参照すると、線２２、２３、２６（たとえば、データ及び選択制御信号）が信号を与えられ、電荷格納素子内に電荷を蓄積する。駆動トランジスタは電荷格納素子に応答して、制御線２４を通じて制御電極５１及びピクセル５０に電流を流す。有用な信号及び制御方法は当該技術分野において知られている。そのような動作は、たとえば、有機又は無機ＬＥＤディスプレイデバイスにおいて役に立つことがある。
【００４０】
代替的な光応答実施形態では、本発明は以下のように動作することができる。ピクセルは感光ダイオード又はトランジスタを含むことができる。チップレット４０のアクティブマトリックス制御素子は、制御信号及び電力バスに接続される回路部を含む。ピクセルの感光ダイオード又はトランジスタが露光されるとき、線を通ってチップレット４０まで電流が流れ、電荷格納素子（たとえば、キャパシタ）に格納することができる。その電荷を、線を通じて外部コントローラーまで移送することができる。有用な信号及び制御方法は当該技術分野において知られている。そのような動作は、たとえば、広域のイメージセンシングの用途において役に立つことがある。
【００４１】
本発明はアクティブマトリックスインフラストラクチャを必要とするデバイスにおいて利用することができる。本発明は、高いアパーチャ比、改善されたアクティブマトリックス性能、及びコスト削減が重要であるときに利点を提供する。詳細には、本発明は、有機又は無機いずれかのアクティブマトリックスＬＥＤデバイスで実施することができ、情報表示デバイスにおいて特に有用である。好ましい実施形態では、本発明は、限定はしないが、タン他に対して１９８８年９月６日に発行された米国特許第４，７６９，２９２号及びヴァンスライク（VanSlyke）他に対して１９９１年１０月２９日に発行された米国特許第５，０６１，５６９号において開示されるような小分子又はポリマーＬＥＤから構成されるフラットパネルＯＬＥＤデバイスにおいて利用される。たとえば、多結晶半導体マトリックス内に形成される量子ドットを利用する無機デバイス（たとえば、カーヘン（Kahen）による米国特許出願公開第２００７／００５７２６３号において教示される）、有機若しくは無機電荷制御層を利用するデバイス、又はハイブリッド有機／無機デバイスを利用することができる。有機又は無機発光ディスプレイの数多くの組み合わせ及び変形を用いて、トップエミッター又はボトムエミッターいずれかのアーキテクチャを有するアクティブマトリックスディスプレイを含む、そのようなデバイスを製造することができる。
【符号の説明】
【００４２】
Ａ  断面線
１０  基板
１２  接着剤及び平坦化材料
１６  バイア
２０  配線層
２２  パススルー線
２３  パススルー線
２２Ａ  一端
２２Ｂ  一端
２３Ａ  一端
２３Ｂ  一端
２４  制御線
２６  連続線
２８  連続線
３０  第１の接続パッド
３２  第２の接続パッド
３４  制御接続パッド
３６  第３の接続パッド
３８  第３の接続パッド
４０  チップレット
４０Ａ  長い辺
４０Ｂ  長い辺
４０Ｃ  短い辺
４０Ｄ  短い辺
４２  回路部
４４  回路部
５０  ピクセル
５１  制御電極
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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