(57)【特許請求の範囲】
【請求項１】
同一平面上に配置され、不純物を含有するポリシリコンからなる複数のシリコン膜と、
前記シリコン膜の上面に対して平行な第１の方向に延びる複数本の第１配線からなる第１配線層と、
前記シリコン膜の上面に対して平行であり、前記第１の方向に対して交差する第２の方向に延びる複数本の第２配線からなる第２配線層と、
を備え、
各前記シリコン膜の結晶配向は（３１１）配向であり、
前記第１配線層及び前記第２配線層は交互に積層されており、
各前記シリコン膜は、各前記第１配線と各前記第２配線との間に配置されていることを特徴とする半導体装置。
【請求項２】
各前記シリコン膜においては、不純物濃度が膜厚方向に沿って変化していることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記シリコン膜は、ダイオード又はダイオードの一部であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記シリコン膜に積層された記憶膜をさらに備えたことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記記憶膜は抵抗変化膜であることを特徴とする請求項４記載の半導体装置。
【請求項６】
半導体基板上にシリコン膜を形成する工程を備え、
前記シリコン膜を形成する工程は、
アモルファスシリコンを堆積させる第１工程と、
アモルファスシリコンを堆積させると共にシリコン結晶粒を生成し、前記シリコン結晶粒の成長速度よりも前記アモルファスシリコンの堆積速度を高くする第２工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記シリコン膜を形成する工程において、その濃度が前記シリコン膜の膜厚方向に沿って変化するように不純物を導入することを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記アモルファスシリコンを結晶化させる工程をさらに備えたことを特徴とする請求項６または７に記載の半導体装置の製造方法。
【請求項９】
前記シリコン膜を形成する工程において、前記アモルファスシリコンを結晶化させることを特徴とする請求項６または７に記載の半導体装置の製造方法。
【請求項１０】
前記シリコン膜を形成する工程は、
アモルファスシリコンを堆積させる第３工程をさらに有し、
前記第１工程、前記第２工程及び前記第３工程をこの順に実施することを特徴とする請求項６〜９のいずれか１つに記載の半導体装置の製造方法。
【請求項１１】
前記第１工程においては、ドナー又はアクセプタとなる不純物を前記アモルファスシリコン中に導入し、
前記第３工程においては、アクセプタ又はドナーとなる不純物を前記アモルファスシリコン中に導入する
ことを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
半導体基板上に、不純物が導入された第１のアモルファスシリコン層を堆積させる第１工程と、
前記第１のアモルファスシリコン層上に、シリコン結晶粒を含有する第２のアモルファスシリコン層を堆積させる第２工程と、
前記第２のアモルファスシリコン層上に、不純物が導入された第３のアモルファスシリコン層を堆積させる第３工程と、
熱処理を施すことにより、前記シリコン結晶粒を核として前記第２のアモルファスシリコン層を結晶化させる第４工程と、
を備え、
前記第２工程において、前記シリコン結晶粒の成長速度よりも前記第２のアモルファスシリコン層の堆積速度を高くすることを特徴とする半導体装置の製造方法。
【請求項１３】
前記第２工程における堆積温度を、前記第１工程における堆積温度よりも高くすることを特徴とする請求項６〜１２のいずれか１つに記載の半導体装置の製造方法。
【請求項１４】
前記半導体基板の上面に対して平行な第１の方向に延びる複数本の第１配線からなる第１配線層を形成する工程と、
前記半導体基板の上面に対して平行であり、前記第１の方向に対して交差する第２の方向に延びる複数本の第２配線からなる第２配線層を形成する工程と、
前記シリコン膜を選択的に除去することにより、ピラーを形成する工程と、
をさらに備え、
前記第１配線層を形成する工程及び前記第２配線層を形成する工程を交互に実施し、
前記ピラーを各前記第１配線と各前記第２配線との間に形成することを特徴とする請求項６〜１３のいずれか１つに記載の半導体装置の製造方法。
【請求項１５】
前記シリコン膜に積層するように、記憶膜を形成する工程をさらに備え、
前記ピラーを形成する工程において、前記記憶膜も選択的に除去し、前記記憶膜を前記ピラーの一部とすることを特徴とする請求項１４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、特定の金属酸化物系の材料に電圧を印加すると、電圧印加前の抵抗率と印加した電圧の大きさによって、この材料が低抵抗状態と高抵抗状態の２つの状態をもつ現象が発見され、その現象を利用した新たな記憶装置が注目を集めている。この記憶装置をＲｅＲＡＭ（Resistance Random Access Memory）という。ＲｅＲＡＭの実デバイス構造に関しては、高集積化の観点から、ＷＬ（ワードライン）とＢＬ（ビットライン）の交点にメモリセルを配置する３次元クロスポイント構造が提案されている。
【０００３】
３次元クロスポイント構造においては、あるメモリセルにデータを書き込むために電圧を印加すると、選択していない他のメモリセルにも逆方向の電圧が印加されてしまうため、各メモリセルには抵抗変化膜と共に選択素子膜を設ける必要がある。選択素子膜としては、例えば、ｐｉｎ形のダイオードが形成されたシリコン膜が用いられる。
【０００４】
このような構造のＲｅＲＡＭにおいて、信頼性を確保しつつメモリセルを微細化して集積度を向上させるためには、選択素子膜の特性を良好且つ均一なものとする必要がある。このためには、シリコン膜をポリシリコンによって形成し、シリコン膜中の不純物濃度プロファイルを急峻とし、上面を平坦にする必要がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−０２１６０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の実施形態の目的は、ポリシリコンによって形成され、不純物濃度プロファイルが急峻であり、上面が平坦であるシリコン膜を備えた半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
実施形態に係る半導体装置の製造方法は、シリコン膜を形成する工程を備える。前記シリコン膜を形成する工程は、アモルファスシリコンを堆積させる第１工程と、アモルファスシリコンを堆積させると共にシリコン結晶粒を生成し、前記シリコン結晶粒の成長速度よりも前記アモルファスシリコンの堆積速度を高くする第２工程と、を有する。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体装置を例示する斜視図である。
【図２】第１の実施形態に係る半導体装置を例示する断面図である。
【図３】シリコン結晶の（３１１）面を示す分子モデル図である。
【図４】第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図５】（ａ）〜（ｄ）は、本実施形態に係る半導体装置の製造方法を例示する工程断面図であり、特に、シリコン膜の成膜方法を示す。
【図６】横軸に温度をとり、縦軸に圧力をとって、シリコン膜の各層の堆積条件を模式的に示すグラフ図である。
【図７】第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図８】第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図９】第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１０】第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１１】第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を例示する斜視図であり、
図２は、本実施形態に係る半導体装置を例示する断面図であり、
図３は、シリコン結晶の（３１１）面を示す分子モデル図である。
本実施形態に係る半導体装置はＲｅＲＡＭである。
【００１０】
図１に示すように、本実施形態に係る半導体装置１においては、シリコン基板１１が設けられており、シリコン基板１１の上層部分及び上面上には、半導体装置１の駆動回路（図示せず）が形成されている。シリコン基板１１上には、駆動回路を埋め込むように、例えばシリコン酸化物からなる層間絶縁膜１２が設けられており、層間絶縁膜１２上にはメモリセル部１３が設けられている。
【００１１】
メモリセル部１３においては、シリコン基板１１の上面に平行な一方向（以下、「ワード線方向」という）に延びる複数本のワード線ＷＬからなるワード線配線層１４と、シリコン基板１１の上面に平行な方向であって、ワード線方向に対して交差、例えば直交する方向（以下、「ビット線方向」という）に延びる複数本のビット線ＢＬからなるビット線配線層１５とが、絶縁層を介して交互に積層されている。ワード線ＷＬ及びビット線ＢＬは、例えば、タングステン（Ｗ）により形成されている。また、ワード線ＷＬ同士、ビット線ＢＬ同士、ワード線ＷＬとビット線ＢＬとは、相互に接していない。
【００１２】
そして、各ワード線ＷＬと各ビット線ＢＬとの最近接点には、シリコン基板１１の上面に対して垂直な方向（以下、「上下方向」という）に延びるピラー１６が設けられている。ピラー１６は、ワード線ＷＬとビット線ＢＬとの間に形成されており、１本のピラー１６により、１つのメモリセルが構成されている。すなわち、半導体装置１は、ワード線ＷＬとビット線ＢＬとの最近接点毎にメモリセルが配置されたクロスポイント型の装置である。ワード線ＷＬ、ビット線ＢＬ及びピラー１６の相互間は、例えばシリコン酸化物からなる層間絶縁膜１７（図２参照）によって埋め込まれている。
【００１３】
以下、図２を参照して、ピラー１６の構成を説明する。
ピラー１６には、下方にワード線ＷＬが配置され、上方にビット線ＢＬが配置されたピラーと、下方にビット線ＢＬが配置され、上方にワード線ＷＬが配置されたピラーの２種類がある。図２においては、下方にワード線ＷＬが配置され、上方にビット線ＢＬが配置されたピラーが示されている。このピラー１６においては、下方（ワード線側）から上方（ビット線側）に向かって、下部電極膜２１、シリコン膜２２、シリサイド層２３、バリアメタル層２４、抵抗変化膜２５、上部電極膜２６及びストッパ膜２７がこの順に積層されている。下部電極膜２１はワード線ＷＬに接し、ストッパ膜２７はビット線ＢＬに接している。
【００１４】
以下、ピラー１６を構成する各膜及び各層について説明する。
抵抗変化膜２５は、例えば金属酸化物により形成されており、２水準以上の抵抗値をとることができ、且つ、所定の電気信号を入力することにより、抵抗値を切り替えることができる。これにより、抵抗変化膜２５は、記憶膜として機能する。
【００１５】
シリコン膜２２は、不純物、例えば、ボロン（Ｂ）及びリン（Ｐ）が局所的に導入され、不純物濃度が膜厚方向に沿って変化したポリシリコンによって形成されている。シリコン膜２２は、下層側から順に、導電形がｎ＋形のｎ形層２２ｎ、真性半導体からなるｉ形層２２ｉ、及び導電形がｐ＋形のｐ形層２２ｐが積層されたｐｉｎ形ダイオードである。これにより、シリコン膜２２は、ビット線ＢＬにワード線ＷＬよりも高い電位が供給された場合にのみ電流を流し、逆方向の電流は流さない選択素子膜として機能する。また、シリコン膜２２においては、結晶粒の長軸方向がランダムであり、一部の結晶粒は下部電極膜２１及びシリサイド層２３に接している。更に、シリコン膜２２の結晶配向は（３１１）配向である。より詳細には、シリコン膜２２を形成するシリコン結晶粒のうち、１０％以上の結晶粒が、（３１１）面を上方に向けている。すなわち、図３に示すように、これらのシリコン結晶粒においては、シリコン原子４１からなるダイヤモンド構造４２において、（３１１）面４３がシリコン膜２２の上面に対して平行である。
【００１６】
下部電極膜２１は、ワード線ＷＬを形成するタングステンとシリコン膜２２を形成するシリコンとの反応を抑制するバリア膜であり、例えば窒化チタン（ＴｉＮ）によって形成されている。バリアメタル層２４は、シリコン膜２２を形成するシリコンと抵抗変化膜２５を形成する金属酸化物の拡散を防止すると共に、シリコン膜２２と抵抗変化膜２５との間の接触抵抗を低減するための層であり、例えば窒化チタン（ＴｉＮ）により形成されている。シリサイド層２３はシリコン膜２２とバリアメタル層２４との間の密着性を改善する層であり、チタンシリサイド（ＴｉＳｉ）によって形成されている。
【００１７】
なお、下方にビット線ＢＬが配置され、上方にワード線ＷＬが配置されたピラー１６においては、シリコン膜２２におけるｎ形層２２ｎ、ｉ形層２２ｉ及びｐ形層２２ｐの積層順序が逆になっているが、それ以外の積層構造は、上述の下方にワード線ＷＬが配置されたピラー１６と同様である。半導体装置１においては、メモリセル部１３の各段に形成されたピラー１６のそれぞれに属する複数のシリコン膜２２が、同一平面上に配置されている。
【００１８】
次に、本実施形態に係る半導体装置の製造方法について説明する。
図４は、本実施形態に係る半導体装置の製造方法を例示する工程断面図であり、
図５（ａ）〜（ｄ）は、本実施形態に係る半導体装置の製造方法を例示する工程断面図であり、特に、シリコン膜の成膜方法を示し、
図６は、横軸に温度をとり、縦軸に圧力をとって、シリコン膜の各層の堆積条件を模式的に示すグラフ図であり、
図７〜図１１は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【００１９】
先ず、図１に示すように、シリコン基板１１の上面に、メモリセル部１３を駆動するための駆動回路（図示せず）を形成する。次に、シリコン基板１１上に層間絶縁膜１２を形成する。次に、層間絶縁膜１２内に、駆動回路まで到達するコンタクト（図示せず）を形成する。
【００２０】
次に、図４に示すように、例えばダマシン法によって層間絶縁膜１２の上層部分内にタングステンを埋め込み、複数本のワード線ＷＬをワード線方向に延びるように相互に平行に形成する。これらのワード線ＷＬにより、ワード線配線層１４が形成される。次に、ワード線配線層１４上に、窒化チタン（ＴｉＮ）を例えば５〜１０ｎｍ程度の厚さに堆積させて、下部電極膜２１を形成する。
【００２１】
次に、図５（ａ）〜（ｄ）に示すように、下部電極膜２１上に、例えばＬＰ−ＣＶＤ（low pressure chemical vapor deposition：低圧化学気相成長）法により、アモルファスシリコンを堆積させて、シリコン膜２２を形成する。このとき、アモルファスシリコンを堆積させながら各不純物を導入して、ｎ形層２２ｎ、ｉ形層２２ｉ及びｐ形層２２ｐを同一のチャンバー内で連続的に形成する。以下、シリコン膜２２の成膜方法を詳細に説明する。
【００２２】
先ず、図５（ａ）に示すように、不純物を導入せずに、アモルファスシリコンを堆積させる。このとき、結晶粒は生成しないようにする。このため、図６に条件Ｃ１として示すように、炉内の温度は、結晶粒が生成する下限の温度Ｔｃよりも低い温度とする。また、炉内の圧力は、気相反応が生じる下限の圧力Ｐｇよりも低い圧力とする。一例では、原料ガスとしてジシラン（Ｓｉ２Ｈ６）を使用し、温度を４００℃程度とし、圧力を１００〜１５０Ｐａとして成膜とし、厚さを１〜２ｎｍとする。これにより、上面が平坦なノンドープドアモルファスシリコン層３１が形成される。ノンドープドアモルファスシリコン層３１は、下部電極膜２１の結晶性が、この後形成されるリンドープドアモルファスシリコン層３２の結晶性に影響を及ぼすことを防止するために形成する。
【００２３】
次に、図５（ｂ）に示すように、シリコンに対してドナーとなる不純物、例えばリン（Ｐ）を導入しながら、アモルファスシリコンを堆積させる。このとき、結晶粒は生成しないようにする。このため、堆積条件は図６に示す条件Ｃ１とする。すなわち、温度は、結晶粒が生成する下限の温度Ｔｃよりも低い温度とし、圧力は、気相反応が生じる下限の圧力Ｐｇよりも低い圧力とする。但し、堆積条件はリンの影響を考慮して最適化する。一例では、原料ガスとしてシラン（ＳｉＨ４）及びホスフィン（ＰＨ３）を使用し、温度を５００〜５５０℃とし、圧力を１３０〜１８０Ｐａとして成膜する。これにより、上面が平坦なリンドープドアモルファスシリコン層３２が形成される。このとき、リンドープドアモルファスシリコン層３２のリン濃度は例えば１×１０２０〜１×１０２１ｃｍ−３とし、厚さは例えば２〜１５ｎｍとする。
【００２４】
次に、図５（ｃ）に示すように、不純物を導入せずにシリコンを堆積させる。このとき、アモルファスシリコンを堆積させると共に、アモルファスシリコン中にシリコン結晶粒を生成する。また、シリコン結晶粒の成長速度よりもアモルファスシリコンの堆積速度を高くする。このときの堆積条件は、図６に示す条件Ｃ２とする。すなわち、結晶粒を生成させるために、温度を結晶粒が生成する下限の温度Ｔｃよりも高い温度とする。また、温度が高いほど結晶粒の成長速度が高くなり、圧力が高いほどシリコンの堆積速度が高くなるため、圧力は、結晶粒の成長速度とアモルファスシリコンの堆積速度が等しくなるような温度と圧力との関係を示す相関線ＴＰよりも高い圧力とする。更に、圧力は、気相反応が生じる下限の圧力Ｐｇよりも低い圧力とする。この結果、図６に示すように、条件Ｃ２は、結晶粒が生成する下限の温度Ｔｃを表す線、気相反応が生じる下限の圧力Ｐｇを表す線、及び結晶粒の成長速度とアモルファスシリコンの堆積速度が等しくなる条件を示す相関線ＴＰによって囲まれた三角形の領域として表される。なお、図６は条件Ｃ２の境界条件を模式的に示す図であり、実際には各線は直線とは限らず、また、温度Ｔｃは圧力に依存する場合もあり、圧力Ｐｇは温度に依存する場合もある。
【００２５】
一例では、原料ガスとしてシラン（ＳｉＨ４）を使用し、温度を５５０〜６５０℃まで上昇させ、圧力を３５〜５０Ｐａとして成膜する。これにより、アモルファスシリコン層中にシリコン結晶粒が形成されるものの、シリコン結晶粒は後から堆積されるアモルファスシリコンによって埋め込まれて、シリコン結晶粒に起因する凹凸が平坦化される。この結果、微小なシリコン結晶粒３４が埋め込まれ、上面が平坦なノンドープドアモルファスシリコン層３３が形成される。ノンドープドアモルファスシリコン層３３の厚さは例えば５０〜１２０ｎｍとする。
【００２６】
次に、図５（ｄ）に示すように、シリコンに対してアクセプタとなる不純物、例えばボロン（Ｂ）を導入しながら、アモルファスシリコンを堆積させる。このとき、結晶粒は生成しないようにする。このため、堆積条件は、図５（ａ）及び（ｂ）に示す工程と同様に、図６に示す条件Ｃ１とする。但し、堆積条件はボロンの影響を考慮して最適化する。具体的には、ボロンはシランの分解を促進するため、ボロンを導入しながらシリコンを堆積させると、リンを導入しながらシリコンを堆積させる場合よりも、堆積速度が速くなる。このため、図５（ｂ）に示す工程よりも温度を低くする。一例では、原料ガスとしてシラン（ＳｉＨ４）及び三塩化ホウ素（ＢＣｌ３）を使用し、温度を４００〜５００℃まで低下させ、圧力を１００〜１５０Ｐａとして成膜する。これにより、上面が平坦なボロンドープドアモルファスシリコン層３５が形成される。ボロンドープドアモルファスシリコン層３５のボロン濃度は例えば１×１０２０〜２×１０２１ｃｍ−３とし、厚さは例えば２〜１５ｎｍとする。
【００２７】
このようにして、ノンドープドアモルファスシリコン層３１、リンドープドアモルファスシリコン層３２、シリコン結晶粒３４を含有したノンドープドアモルファスシリコン層３３及びボロンドープドアモルファスシリコン層３５がこの順に積層されて、シリコン膜２２が形成される。
【００２８】
次に、図７に示すように、熱処理を施し、シリコン膜２２を形成するアモルファスシリコンを固相成長によって結晶化させると共に、シリコン膜２２に含まれる不純物、すなわち、リン及びボロンを活性化させる。一例では、７００〜９００℃の温度に、３０〜８０秒間保持する。これにより、シリコン膜２２の下層部分は、リンを含有し、導電形がｎ＋形のｎ形層２２ｎとなり、中層部分は、不純物を実質的に含有せず、導電形がｉ形のｉ形層２２ｉとなり、上層部分は、ボロンを含有し、導電形がｐ＋形のｐ形層２２ｐとなる。このとき、シリコン膜２２は、ノンドープドアモルファスシリコン層３３中のシリコン結晶粒３４を核として結晶化し、多結晶構造となる。また、結晶化されたシリコン膜２２は（３１１）配向となる。
【００２９】
次に、図８に示すように、シリコン膜２２上に薄いメタル層４６を成膜する。メタル層４６の材料は、酸化反応時のギブスの自由エネルギーの低下量の絶対値又は生成熱がシリコンよりも大きい金属とすることが好ましい。これにより、シリコン膜２２の上面に形成された自然酸化膜を還元することができる。例えば、メタル層４６の材料は、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）又はクロム（Ｃｒ）とすることが望ましい。又は、融点が高いタングステン（Ｗ）とこれらの金属との合金でもよい。メタル層４６の厚さは、例えば、０．５〜２．０ｎｍ程度とすることが好ましい。次に、メタル層４６上にバリアメタル層２４を形成する。バリアメタル層２４は例えば窒化チタン（ＴｉＮ）により形成し、厚さは例えば１０ｎｍ程度とする。
【００３０】
次に、図９に示すように、熱処理を施し、シリコン膜２２に含有されるシリコンとメタル層４６（図８参照）に含まれる金属とを反応させる。この熱処理の温度は、例えば、５００〜７００℃とする。これにより、メタル層４６（図８参照）が消失し、シリコン膜２２とバリアメタル層２４との間に、シリサイド層２３が形成される。
【００３１】
次に、図１０に示すように、金属酸化物を堆積させて、抵抗変化膜２５を形成する。次に、上部電極膜２６を形成する。次に、タングステンを堆積させて、ストッパ膜２７を形成する。
【００３２】
次に、図１１に示すように、ＴＥＯＳ（tetra ethyl ortho silicate）を原料としたＣＶＤ（chemical vapor deposition：化学気相成長）法によりシリコン酸化膜を形成し、次いでシリコン窒化膜を形成することにより、ハードマスク（図示せず）を形成する。次に、このハードマスクをリソグラフィ法によってパターニングする。次に、パターニングされたハードマスクをマスクとしてＲＩＥ（reactive ion etching：反応性イオンエッチング）を施す。これにより、ストッパ膜２７、上部電極膜２６、抵抗変化膜２５、バリアメタル層２４、シリサイド層２３、シリコン膜２２及び下部電極膜２１を選択的に除去して、ピラー１６を形成する。ピラー１６のアスペクト比は、例えば４以上とする。
【００３３】
次に、図２に示すように、例えば、ピラー１６を埋め込むように、絶縁膜を形成する。例えばＴＥＯＳを原料とするＣＶＤ法により、シリコン酸化膜を堆積させる。次に、ストッパ膜２７をストッパとしてＣＭＰ（chemical mechanical polishing：化学的機械研磨）を施し、シリコン酸化膜の上面を平坦化する。これにより、ピラー１６間にシリコン酸化物からなる層間絶縁膜１７が形成される。このとき、層間絶縁膜１７の上面において上部電極膜２７の上面が露出する。
【００３４】
次に、層間絶縁膜１７上に更に層間絶縁膜（図示せず）を形成し、ダマシン法により複数本のビット線ＢＬを形成する。これらの複数本のビット線ＢＬにより、ビット線配線層１５が形成される。各ビット線ＢＬは、ビット線方向に配列された複数本のピラー１６の上面に接続される。これにより、各ピラー１６は、ワード線ＷＬとビット線ＢＬとの間に形成され、且つ、ワード線ＷＬ及びビット線ＢＬに接続される。
【００３５】
次に、ビット線ＢＬ上にピラー１６を形成する。このピラー１６を形成する際には、上述のワード線ＷＬ上に形成したピラー１６に対して、シリコン膜２２におけるｎ形層２２ｎ、ｉ形層２２ｉ及びｐ形層２２ｐの積層順序を逆にする。
【００３６】
すなわち、下部電極膜２１を形成した後、条件Ｃ１（図６参照）により、不純物を導入せずに、アモルファスシリコンを堆積させる。このとき、結晶粒は生成しないようにする。例えば、原料ガスとしてジシラン（Ｓｉ２Ｈ６）を使用し、温度を４００℃程度とし、圧力を１００〜１５０Ｐａとして、１〜２ｎｍの厚さに堆積させる。これにより、ノンドープドアモルファスシリコン層が形成される。
【００３７】
次に、条件Ｃ１により、例えばボロン（Ｂ）を導入しながら、アモルファスシリコンを堆積させる。このとき、結晶粒は生成しないようにする。例えば、原料ガスとしてシラン（ＳＨ４）及び三塩化ホウ素（ＢＣｌ３）を使用し、温度を４００〜５００℃とし、圧力を１００〜１５０Ｐａとして、２〜１５ｎｍの厚さに堆積させる。これにより、ボロンドープドアモルファスシリコン層が形成される。
【００３８】
次に、条件Ｃ２により、不純物を導入せずにシリコンを堆積させる。このとき、アモルファスシリコンを堆積させると共にシリコン結晶粒を生成し、且つ、シリコン結晶粒の成長速度よりもアモルファスシリコンの堆積速度を高くする。例えば、原料ガスとしてシラン（ＳｉＨ４）を使用し、温度を５５０〜６５０℃とし、圧力を３５〜５０Ｐａとして、５０〜１２０の厚さに堆積させる。これにより、微小なシリコン結晶粒が埋め込まれ、上面が平坦なノンドープドアモルファスシリコン層が形成される。
【００３９】
次に、条件Ｃ１により、例えばリン（Ｐ）を導入しながら、アモルファスシリコンを堆積させる。このとき、結晶粒は生成しないようにする。例えば、原料ガスとしてシラン（ＳｉＨ４）及びホスフィン（ＰＨ３）を使用し、温度を５００〜５５０℃とし、圧力を１３０〜１８０Ｐａとして、２〜１５ｎｍの厚さに堆積させる。これにより、リンドープドアモルファスシリコン層が形成される。このようにして、主としてアモルファスシリコンからなり、膜厚中央部にシリコン結晶粒が埋め込まれたシリコン膜２２が形成される。
【００４０】
その後、熱処理を施し、シリコン膜２２を形成するアモルファスシリコンを結晶化させると共に、不純物を活性化させる。次に、メタル層４６及びバリアメタル層２４を堆積させて、熱処理を施すことにより、シリサイド層２３を形成する。次に、抵抗変化膜２５、上部電極膜２６及びストッパ膜２７をこの順に形成する。次に、ＲＩＥによりこれらの層を選択的に除去して、ピラー１６を形成する。次に、ピラー１６間に層間絶縁膜１７を埋め込む。このようにして、ビット線配線層１５上に、複数本のピラー１６が形成される。
【００４１】
以後、同様な方法により、ワード線配線層１４、複数本のピラー１６、ビット線配線層１５及び複数本のピラー１６を繰り返し形成する。これにより、クロスポイント構造の半導体装置１が製造される。
【００４２】
次に、本実施形態の効果について説明する。
本実施形態においては、シリコン膜２２を成膜する際に、アモルファスシリコンを堆積させ、その後結晶化させている。アモルファスシリコンを堆積させることにより、シリコン膜２２の上面を平坦にすることができる。これにより、各シリコン膜２２に形成されたｐｉｎ形ダイオードの特性を良好にできると共に、ピラー１６間でシリコン膜２２の膜厚をほぼ等しくすることができ、選択素子膜の特性を均一にすることができる。また、シリコン膜２２を固相成長によって結晶化させることにより、上面の平滑性を保ったまま、シリコン膜２２を多結晶構造とすることができる。これにより、シリコン膜２２中のキャリアの移動度が高くなり、特性が優れたｐｉｎ形ダイオードを得ることができる。
【００４３】
また、本実施形態においては、シリコン膜２２の結晶配向を（３１１）配向としている。これにより、シリコン膜２２の結晶粒径が大きくなりやすく、また、シリコン膜２２の上面が平坦になりやすい。結晶粒径が大きくなることにより、結晶粒界の密度が減少し、結晶粒界を介した不純物の拡散が生じにくくなる。シリコン膜２２の上面が平坦となることにより、ｐｉｎ形ダイオードの特性のばらつきが小さくなる。
【００４４】
そして、本実施形態においては、図５（ｃ）に示すノンドープドアモルファスシリコン層３３を形成する工程において、アモルファスシリコンを堆積させると共にシリコン結晶粒を生成し、且つ、シリコン結晶粒の成長速度よりもアモルファスシリコンの堆積速度を高くしている。これにより、シリコン結晶粒３４がノンドープドアモルファスシリコン層３３内に埋め込まれる。この結果、図７に示す工程において熱処理を行ったときに、シリコン結晶粒３４が核となり、シリコン膜２２が容易に結晶化する。このため、結晶化のための熱処理を低温短時間の熱処理とすることができ、この熱処理に伴う不純物の拡散を抑制することができる。これにより、シリコン膜２２内における不純物濃度プロファイルを急峻に保つことができ、ｉ形層２２ｉの実効的な厚さを厚く維持することができる。この結果、シリコン膜２２に形成されるｐｉｎ形ダイオードにおいて、順方向電流を増大させると共に、逆方向電流を抑制することができる。すなわち、ｐｉｎ形ダイオードの整流特性を良好に保つことができる。
【００４５】
これに対して、シリコン膜２２中にシリコン結晶粒３４を形成しないと、シリコン膜２２を結晶化させるために高温長時間の熱処理が必要となる。特に、半導体装置１を高集積化するためにシリコン膜２２を薄くすると、単位面積当たりの結晶核の形成密度が低くなるため、シリコン膜２２全体を確実に結晶化させるために、より高温長時間の熱処理が必要となる。これにより、リンドープドアモルファスシリコン層３２に導入されたリン、及びボロンドープドアモルファスシリコン層３５に導入されたボロンのうち、ノンドープドアモルファスシリコン層３３内に拡散する量が多くなり、ｉ形層２２ｉの実効的な厚さが薄くなってしまう。この結果、シリコン膜２２に形成されるｐｉｎ形ダイオードにおいて、逆方向耐圧が低下すると共に、逆方向電流が増大し、整流特性が劣化してしまう。
【００４６】
なお、シリコン膜２２の成膜温度を高くして、下部電極膜２１上に最初からポリシリコンを成長させることも考えられる。しかしながら、この場合は、堆積したシリコンが部分的に凝集してしまい、シリコン膜２２の上面の凹凸が大きくなってしまう。これにより、ｐｉｎ形ダイオードの特性が不均一になり、デバイスインテグレーションが困難になる。このため、ピラー１６の微細化が困難になる。また、シリコン膜２２の上面を平坦化するために、アモルファスシリコンによってシリコン膜２２を形成し、その後結晶化させないことも考えられるが、この場合は、シリコン膜２２の半導体としての特性が低くなり、ｐｉｎ形ダイオードの性能が不十分となる。更に、アモルファスシリコンを堆積させた後、例えばチタン等の金属を堆積させてシリサイドを形成し、このシリサイドを結晶核としてシリコン膜２２を結晶化させることも考えられる。しかしながら、この場合は、結晶化温度は低減できるものの、アモルファスシリコン中の方がポリシリコン中よりも金属原子の拡散速度が高いため、未反応の金属がシリコン膜２２中に拡散してしまい、ｐｉｎ形ダイオードの逆方向特性を劣化させてしまう。
【００４７】
また、本実施形態においては、シリコン膜２２はシリコン結晶粒３４を核として結晶化するため、結晶化後のシリコン膜２２においては、結晶粒の長軸方向はランダムである。このため、結晶粒界を経路とした不純物の拡散が、膜厚方向に進みにくい。この結果、膜厚方向に沿った不純物濃度プロファイルを急峻に保つことができ、ｐｉｎ形ダイオードの特性を良好にすることができる。これに対して、下部電極膜２１上に最初からポリシリコンを成長させてシリコン膜２２を形成した場合には、シリコン膜２２の結晶粒は膜厚方向（上下方向）に延びる柱状となり、結晶粒界も膜厚方向に延びるため、不純物が結晶粒界を介して膜厚方向に拡散しやすくなる。このため、膜厚方向に沿った不純物濃度プロファイルがブロードになり、ｐｉｎ形ダイオードの特性が低下する。
【００４８】
更に、本実施形態によれば、シリコン結晶粒３４を、ｉ形層２２ｉを堆積させる際にアモルファスシリコン内に埋め込んでいる。ｉ形層２２ｉは不純物を導入せずに形成するため、結晶化が進行しにくい。このため、シリコン結晶粒３４を生成させ、且つ成長を抑えるような制御が容易である。また、シリコン膜２２の膜厚方向中央部にシリコン結晶粒３４が埋め込まれることになり、シリコン膜２２全体の結晶化がより一層容易になる。
【００４９】
更にまた、本実施形態においては、メタル層４６を形成する際には、シリコン膜２２は既に結晶化されているため、メタル層４６を形成する金属がシリコン膜２２中に拡散することを抑制できる。
【００５０】
更にまた、本実施形態においては、選択素子をｐｉｎ形シリコンダイオードによって形成しているため、コストが低い。
【００５１】
次に、第２の実施形態について説明する。
前述の第１の実施形態においては、シリコン膜２２の堆積と結晶化を別の工程で実施したが、本実施形態においては、シリコン膜２２の成膜工程において、シリコン膜２２の結晶化を完了させる。
【００５２】
以下、具体的に説明する。図５（ａ）及び（ｂ）に示す工程においては、前述の第１の実施形態と同じ条件によってノンドープドアモルファスシリコン層３１及びリンドープドアモルファスシリコン層３２を形成する。
【００５３】
次に、図５（ｃ）に示す工程において、条件Ｃ２（図６参照）の範囲内であるが、前述の第１の実施形態よりは少し高い温度で、シリコンを堆積させる。例えば、炉内の温度を６００℃以上として、シリコンを堆積させる。これにより、ノンドープドアモルファスシリコン層３３及びシリコン結晶粒３４が同時に形成されるが、シリコン結晶粒３４の成長速度は、ノンドープドアモルファスシリコン層３３の堆積速度に近くなる。この結果、ノンドープドアモルファスシリコン層３３の堆積と同時に、シリコン結晶粒３４を核としたノンドープドアモルファスシリコン層３３の結晶化が進行する。また、先に形成されたリンドープドアモルファスシリコン層３２及びノンドープドアモルファスシリコン層３１においても、シリコン結晶粒３４を核とした結晶化が進行する。
【００５４】
その後、図５（ｄ）に示す工程において、ボロンドープドアモルファスシリコン層３５を堆積させると、ボロンドープドアモルファスシリコン層３５も堆積と共に結晶化される。これにより、シリコン膜２２の成膜工程において、アモルファスシリコンが堆積されると共に、このアモルファスシリコンがほぼ全て結晶化される。
【００５５】
本実施形態によれば、図７に示す結晶化工程を省略することができる。本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
【００５６】
次に、第３の実施形態について説明する。
本実施形態は、前述の第１の実施形態と比較して、シリコン膜２２の上層部分を構成する不純物拡散層を、イオン注入によって形成する点が異なっている。
【００５７】
すなわち、ワード線ＷＬ上に形成されるシリコン膜２２を形成する際には、図５（ａ）〜（ｃ）に示すように、ノンドープドアモルファスシリコン層３１及びリンドープドアモルファスシリコン層３２を堆積させ、シリコン結晶粒３４を含むノンドープドアモルファスシリコン層３３を堆積させた後、ボロンドープドアモルファスシリコン層３５（図５（ｄ）参照）を堆積させることなく、ノンドープドアモルファスシリコン層３３の上層部分に対して、ボロン（Ｂ）又はインジウム（Ｉｎ）等のシリコンに対してアクセプタとなる不純物をイオン注入する。その後、図７に示すように、シリコンの結晶化及び不純物の活性化のための熱処理を施す。これにより、ノンドープドアモルファスシリコン層３３におけるアクセプタが注入された部分がｐ形層２２ｐとなり、シリコン膜２２が形成される。
【００５８】
また、ビット線ＢＬ上に形成されるシリコン膜２２を形成する際には、ノンドープドアモルファスシリコン層及びボロンドープドアモルファスシリコン層を堆積させ、シリコン結晶粒を含むノンドープドアモルファスシリコン層を堆積させた後、リンドープドアモルファスシリコン層を堆積させることなく、ノンドープドアモルファスシリコン層の上層部分に対して、リン（Ｐ）又はヒ素（Ａｓ）等のシリコンに対してドナーとなる不純物をイオン注入する。その後、シリコンの結晶化及び不純物の活性化のための熱処理を施す。これにより、ノンドープドアモルファスシリコン層３３におけるドナーが注入された部分がｎ形層２２ｎとなり、シリコン膜２２が形成される。
【００５９】
本実施形態によれば、図５（ｄ）に示すアモルファスシリコンの堆積工程を省略することができる。本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
【００６０】
次に、第４の実施形態について説明する。
本実施形態は、前述の第１の実施形態と比較して、シリコンの結晶化及び不純物の活性化のための熱処理を、ピラー１６の形成毎には行わず、クロスポイント型構造を作製した後に、一括して行う点が異なっている。これにより、熱処理の回数を低減することができると共に、メモリセル部１３（図１参照）の下部に配置されたシリコン膜２２と、上部に配置されたシリコン膜２２との間で、熱履歴を揃えることができる。すなわち、先に形成されたシリコン膜２２ほど熱処理を数多く受け、不純物がより多く拡散してしまうことを抑制できる。
【００６１】
なお、本実施形態においては、シリコン膜２２中にシリコン結晶粒３４を形成している。このため、図１１に示す工程において、シリコン膜２２等をＲＩＥによって分断してピラー１６に加工した後でも、各シリコン膜２２中に結晶核を確実に含有させることができる。これにより、その後の熱処理において、各シリコン膜２２を確実に結晶化させることができる。
【００６２】
これに対して、仮に、シリコン膜２２中にシリコン結晶核３４を形成しないと、加工後のピラー１６内に結晶核が存在する確率が低くなるため、全てのピラー１６においてシリコン膜２２を確実に結晶化させることが困難になる。特に、半導体装置の高集積化を図るために、ピラー１６を細くすると、この傾向が顕著になる。本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
【００６３】
次に、第５の実施形態について説明する。
本実施形態に係る半導体装置は、各ピラー１６中に、選択素子として、ｐｉｎ形ダイオードの替わりに、ＭＩＳ（metal-insulator-semiconductor：金属−絶縁物−半導体）形ダイオードが形成されている点が異なっている。
【００６４】
以下、ＭＩＳ形ダイオードの形成方法について説明する。例えば、４２０〜５５０℃の温度でボロンドープドアモルファスシリコン層を堆積させ、その後、炉内温度を５５０〜６５０℃まで上昇させて、シリコン結晶粒を含有したノンドープドアモルファスシリコン層を形成する。次に、シリコン酸化膜（ＳｉＯ２）等の絶縁膜を成膜し、次に、窒化チタン（ＴｉＮ）膜等の電極膜を堆積させる。その後、熱処理を施し、アモルファスシリコン層を結晶化させると共に、ボロンを活性化させる。
【００６５】
このように、ｐｉｎ形ダイオード以外のダイオードを用いて選択素子を実現する場合においても、その一部又は全部がポリシリコンによって形成されるダイオードであれば、アモルファスシリコン層中にシリコン結晶粒を埋め込んでおくことにより、その後の結晶化が容易になる。本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
【００６６】
前述の第１〜第４の実施形態においては、シリコン膜２２の膜厚方向中央部に位置するノンドープドアモルファスシリコン層３３中に、シリコン結晶粒３４を形成した。前述の如く、これにより、堆積条件の制御が容易になる等のメリットがある。しかしながら、本発明はこれには限定されず、シリコン膜２２いずれの部分にシリコン結晶粒３４を形成してもよい。例えば、リンドープドアモルファスシリコン層３２内若しくはボロンドープドアモルファスシリコン層３５内にシリコン結晶粒３４を形成してもよく、又は、ノンドープドアモルファスシリコン層３３の膜厚方向における一部分のみに、シリコン結晶粒３４を形成してもよい。
【００６７】
前述の各実施形態においては、選択素子としてｐｉｎ形ダイオード又はＭＩＳ形ダイオードを形成する例を示したが、本発明はこれに限定されず、その一部又は全部が多結晶の半導体材料によって形成される素子であればよく、例えば、トランジスタであってもよい。また、半導体材料はシリコンには限定されない。
【００６８】
また、前述の各実施形態においては、半導体装置がＲｅＲＡＭである例を示したが、本発明はこれに限定されず、同一面上に配置され、不純物を含有する多結晶の半導体材料からなる複数の半導体膜を備えた半導体装置であればよい。
【００６９】
以上説明した実施形態によれば、ポリシリコンによって形成され、不純物濃度プロファイルが急峻であり、上面が平坦であるシリコン膜を備えた半導体装置及びその製造方法を実現することができる。
【００７０】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００７１】
１：半導体装置、１１：シリコン基板、１２：層間絶縁膜、１３：メモリセル部、１４：ワード線配線層、１５：ビット線配線層、１６：ピラー、１７：層間絶縁膜、２１：下部電極膜、２２：シリコン膜、２２ｉ：ｉ形層、２２：ｎ形層、２２ｐ：ｐ形層、２３：シリサイド層、２４：バリアメタル層、２５：抵抗変化膜、２６：上部電極膜、２７：ストッパ膜、３１：ノンドープドアモルファスシリコン層、３２：リンドープドアモルファスシリコン層、３３：ノンドープドアモルファスシリコン層、３４：シリコン結晶粒、３５：ボロンドープドアモルファスシリコン層、４１：シリコン原子、４２：ダイヤモンド構造、４３：（３１１）面、４６：メタル層、ＢＬ：ビット線、Ｃ１、Ｃ２：条件、ＴＰ：相関線、ＷＬ：ワード線
【図１】
0005624425.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0005624425.tif 000008
【図８】
0005624425.tif 000009
【図９】
0005624425.tif 000010
【図１０】
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【図１１】
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