(57)【特許請求の範囲】
【請求項１】
半導体基板に形成した第１のリセス領域に充填された絶縁膜上にフィールドプレートを設けた終端構造を有し、複数のユニットセルが並列して接続された電力半導体装置であって、
前記複数のユニットセルの各々のゲート電極と電気的に接続されたゲート配線が配置されたゲート配線領域と、
前記ゲート配線領域と電気的に接続されたゲートパッド領域と、
を備え、
前記ゲート配線領域は、前記半導体基板に形成された第２のリセス領域に充填された前記絶縁膜上に配置され、
前記第１のリセス領域下に第１の不純物領域を、前記第２のリセス領域下に第２の不純物領域を各々設け、
前記第１の不純物領域および前記第２の不純物領域の各々は、前記ユニットセルのＰ型活性領域よりも低不純物濃度のＰ型領域であることを特徴とする、電力半導体装置。
【請求項２】
前記第１の不純物領域および前記第２の不純物領域の各々は、注入量が略１．０Ｅ１２ａｔｏｍｓ／ｃｍ2のイオン注入で形成されることを特徴とする、請求項１に記載の電力半導体装置。
【請求項３】
前記ゲートパッド領域は、前記半導体基板に形成された第３のリセス領域に充填された前記絶縁膜上に配置されることを特徴とする、請求項１に記載の電力半導体装置。
【請求項４】
温度センスダイオードが配置された温度センスダイオード領域と、当該温度センスダイオード領域と電気的に接続された温度センスダイオードパッドとをさらに備え、
前記温度センスダイオード領域は、前記半導体基板に形成された第４のリセス領域に充填された前記絶縁膜上に配置され、
前記温度センスダイオードパッドは、前記半導体基板に形成された第５のリセス領域に充填された前記絶縁膜上に配置されることを特徴とする、請求項１に記載の電力半導体装置。
【請求項５】
前記半導体基板は、シリコン（Ｓｉ）基板、炭化シリコン（ＳｉＣ）基板、窒化ガリウム（ＧａＮ）基板のいずれかであることを特徴とする、請求項１に記載の電力半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力半導体装置に関し、特に、終端構造を有する高耐圧型の電力半導体装置に関する。
【背景技術】
【０００２】
高耐圧のダイオードやバイポーラトランジスタ、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）などの高耐圧型の電力半導体装置の終端部において、主接合表面付近の空乏層端部の電界を緩和させるために、半導体基板上に絶縁膜を介して導電膜（フィールドプレート）を設けたフィールドプレート構造と、半導体基板の表面付近に選択的に基板とは異なる導電型の低濃度の拡散層を設けたＲＥＳＵＲＦ（Ｒｅｄｕｃｅｄ  Ｓｕｒｆａｃｅ  Ｆｉｅｌｄ）層とを備えることによって、素子耐圧を向上させる技術がある。フィールドプレート構造は、例えばＲＥＳＵＲＦ層上に酸化膜を介してＡｌ−Ｓｉ膜を設けた構造であり、特に電界が集中しやすい主接合領域周辺のｐ型層とＲＥＳＵＲＦ層との接合領域上に設けることによって、当該接合領域付近の電界を緩和させて素子耐圧を向上させることができる。
【０００３】
フィールドプレート構造において、フィールドプレート下の絶縁膜の膜厚が薄い場合は、フィールドプレート端部でアバランシェが発生して素子耐圧が低くなるため、絶縁膜の膜厚を厚くする必要がある。しかし、絶縁膜を形成するとウエハプロセス時の段差となる（絶縁膜が形成されていない領域よりも全体的な膜厚が厚くなる）ため、絶縁膜の膜厚が厚くなると、レジスト塗布の際にレジストの塗布ムラが発生し、また、写真製版時のフォーカスマージンの確保が困難になるなどの問題が生じる。
【０００４】
上記の問題を解決するために、フィールドプレート下の絶縁膜を半導体基板内に形成させる終端構造を本願出願人は提案している。当該終端構造は、半導体基板にリセス領域を形成した後に半導体基板全面に絶縁膜を成膜し、成膜後の表面をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理によって平坦化することで形成される。また、半導体基板表面に形成されたＲＥＳＵＲＦ層にリセス領域を形成し、当該リセス領域に絶縁膜を充填させた終端構造がある（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−８８３８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
リセス領域を有し当該リセス領域に絶縁膜を形成する終端構造では、半導体基板全面に絶縁膜を成膜した後にＣＭＰ処理を行う際、半導体基板へのダメージを防止するために、トランジスタセル領域を含んだリセス領域以外の領域（非リセス領域）上に成膜された絶縁膜を残す必要がある。しかし、ＣＭＰ処理後の絶縁膜の膜厚分布は、リセス領域に囲まれた非リセス領域の面積に依存性を有しており、非リセス領域の面積が広いほど膜厚分布が大きくなる（膜厚のバラツキが大きくなる）。膜厚のバラツキが大きくなると、結果的に特性のバラツキになるという問題が生じる。
【０００７】
本発明は、これらの問題を解決するためになされたものであり、ＣＭＰ処理後の絶縁膜の膜厚のバラツキを低減して特性のバラツキを低減させることが可能な電力半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の課題を解決するために、本発明による電力半導体装置は、半導体基板に形成した第１のリセス領域に充填された絶縁膜上にフィールドプレートを設けた終端構造を有し、複数のユニットセルが並列して接続された電力半導体装置であって、複数のユニットセルの各々のゲート電極と電気的に接続されたゲート配線が配置されたゲート配線領域と、ゲート配線領域と電気的に接続されたゲートパッド領域とを備え、ゲート配線領域は、半導体基板に形成された第２のリセス領域に充填された絶縁膜上に配置され、第１のリセス領域下に第１の不純物領域を、第２のリセス領域下に第２の不純物領域を各々設け、第１の不純物領域および第２の不純物領域の各々は、ユニットセルのＰ型活性領域よりも低不純物濃度のＰ型領域であることを特徴とする。
【発明の効果】
【０００９】
本発明によると、半導体基板に形成した第１のリセス領域に充填された絶縁膜上にフィールドプレートを設けた終端構造を有し、複数のユニットセルが並列して接続された電力半導体装置であって、複数のユニットセルの各々のゲート電極と電気的に接続されたゲート配線が配置されたゲート配線領域と、ゲート配線領域と電気的に接続されたゲートパッド領域とを備え、ゲート配線領域は、半導体基板に形成された第２のリセス領域に充填された絶縁膜上に配置され、第１のリセス領域下に第１の不純物領域を、第２のリセス領域下に第２の不純物領域を各々設け、第１の不純物領域および第２の不純物領域の各々は、ユニットセルのＰ型活性領域よりも低不純物濃度のＰ型領域であるため、ＣＭＰ処理後の絶縁膜の膜厚のバラツキを低減して特性のバラツキを低減させることが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態１による電力半導体装置のゲート配線領域の構成を示す断面図である。
【図２】本発明の実施形態２による電力半導体装置のゲート配線領域の構成を示す断面図である。
【図３】本発明の実施形態３による電力半導体装置のゲートパッドの構成を示す断面図である。
【図４】従来による電力半導体装置のゲートパッドの構成を示す断面図である。
【図５】温度センスダイオードを備えた一般的なＩＧＢＴのチップレイアウトの一例を示す平面図である。
【図６】本発明の実施形態４による電力半導体装置の温度センスダイオード領域の構成を示す断面図である。
【図７】従来による電力半導体装置の温度センスダイオード領域の構成を示す断面図である。
【図８】一般的なＩＧＢＴのチップレイアウトの一例を示す平面図である。
【図９】前提技術による電力半導体装置のゲート配線領域の断面図である。
【図１０】前提技術による終端構造の一例を示す図である。
【図１１】前提技術によるＣＭＰ処理後における絶縁膜の膜厚分布を示す図である。
【図１２】前提技術によるＣＭＰ処理後における絶縁膜の膜厚分布を示す図である。
【発明を実施するための形態】
【００１１】
本発明の実施形態について、図面に基づいて以下に説明する。
【００１２】
〈前提技術〉
まず初めに、本発明の前提となる技術について説明する。
【００１３】
図８は、一般的なＩＧＢＴのチップレイアウトの一例を示す平面図である。図８ではＩＧＢＴを一例として示しているが、図８に示すように、パワーＭＯＳＦＥＴ、ＩＧＢＴなどのゲート機能を有する高耐圧型の電力半導体装置は、トランジスタセル領域１０を囲むようにゲート配線領域１２が設けられている。電力半導体装置の制御電流が高く、かつトランジスタセル領域の面積が大きい場合は、トランジスタセル領域の中央部において実効的なゲート抵抗値が高くなり、スイッチングスピードの低下や破壊耐量の低下が問題となる。従って、図１に示すように、トランジスタセル領域１０を複数のユニットに分割し、それらのユニットセルを並列に接続して一素子を形成することによって、ゲート配線領域１２に囲まれたトランジスタセル領域１０の面積を小さくしている。なお、１１，１３はそれぞれ終端領域、ゲートパッドである。
【００１４】
図９は、前提技術による電力半導体装置のゲート配線領域の断面図である。図９に示すように、Ｄ−ｐｏｌｙなどで形成させるゲート電極４と、Ａｌ−Ｓｉ電極６などで形成されるゲート配線とは、ｎ型シリコン半導体基板１と電気的に絶縁させるために、ｎ型シリコン半導体基板１上に形成された絶縁膜３上に配置されている。また、ゲート電極４下であってｎシリコン半導体基板１の表面付近にｐ型ウェル領域２を形成させることによって、ゲート電極４とｎ型シリコン半導体基板１との間におけるリークに対する耐圧を向上させている。
【００１５】
図１０は、本願出願人の提案による前提技術による、フィールドプレート下の絶縁膜をシリコン半導体基板に形成したリセス領域内に形成させた終端構造の例を示す図である。図１０に示すように、ｎ型シリコン半導体基板１に形成されたリセス領域内に絶縁膜２３が充填されている。また、リセス領域下にはｐ型ＲＥＳＵＲＦ領域２１が形成されており、ｐ型ＲＥＳＵＲＦ領域２１上に絶縁膜２３を介してＡｌ−Ｓｉ電極２６（フィールドプレート）が設けられている。また、ｎ型シリコン半導体基板１の表面付近にはｐ型アノード領域２が形成され、ｐ型アノード領域２上にアノード電極２２が設けられている。なお、ｎ型シリコン半導体基板１の表面付近であってＡｌ−Ｓｉ電極２６下にはｎ型チャネルストッパ領域２４が形成されており、ｎ型シリコン半導体基板１の裏面にはカソード電極７が設けられている。
【００１６】
図１１および図１２は、上記前提技術において絶縁膜を膜厚２μｍで成膜した後のＣＭＰ処理後における絶縁膜の膜厚分布を示す図であり、図１１はトランジスタセル領域が５ｍｍ□、図１２はトランジスタセル領域が１０ｍｍ□の場合における絶縁膜の分布を示している。図１１および図１２に示すように、非リセス領域であるトランジスタセル領域が広い方がＣＭＰ処理後の膜厚分布が大きくなる（膜厚のバラツキが大きくなる）ことが分かる。従って、前述の通り、膜厚のバラツキが大きくなると、結果的に特性のバラツキになるという問題が生じる。
【００１７】
本発明は、上記の問題を解決するためになされたものであり、以下に詳細について説明する。
【００１８】
〈実施形態１〉
図１は、本発明の実施形態１による電力半導体装置のゲート配線領域の構成を示す断面図である。なお、以下、本実施形態による電力半導体装置は、例えば図８に示すような一般的なチップレイアウトにて配置されており、図１０に示すような半導体基板に形成したリセス領域（第１のリセス領域）に充填された絶縁膜上にフィールドプレートを設けた終端領域１１（終端構造）を有し、複数のトランジスタセル領域１０（ユニットセル）が並列して接続されている。そして、ゲート配線領域１２には複数のトランジスタセル領域１０の各々のゲート電極と電気的に接続されたゲート配線が配置され、ゲートパッド１３（ゲートパッド領域）はゲート配線領域１２と電気的に接続されている。
【００１９】
図１に示すように、本実施形態による電力半導体装置のゲート配線領域は、ｎ型シリコン半導体基板１（半導体基板）の表面付近に形成されたｐ型ウェル領域２にリセス領域が設けられており、リセス領域内には絶縁膜３がｎ型シリコン半導体基板１の表面と同一平面となるように充填されている。絶縁膜３上にはゲート電極４、層間膜５、Ａｌ−Ｓｉ電極６が設けられており、ｎ型シリコン半導体基板１の裏面には、ｐ型コレクタ層７、コレクタ電極８が順次設けられている。すなわち、本実施形態１による電力半導体装置のゲート配線領域は、従来（例えば、図９）と比較して、Ａｌ−Ｓｉ電極６（ゲート配線領域）が、ｎ型シリコン半導体基板１に形成されたリセス領域（第２のリセス領域）に充填された絶縁膜３上に配置されていることを特徴としている。
【００２０】
ｎ型シリコン半導体基板１に形成したリセス領域（第２のリセス領域）に絶縁膜３を充填する構造は、終端構造においてリセス領域（第１のリセス領域）に絶縁膜を充填する構造と同じであるため、両構造は同時に形成することができる。すなわち、両構造にて充填される絶縁膜３は同じである。
【００２１】
終端構造を形成する際において、まず初めに、写真製版処理によってレジストパターンをｎ型シリコン半導体基板１上に形成した後に、ドライエッチング等によってｎ型シリコン半導体基板１にリセス領域（第１および第２のリセス領域）を形成する。次に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などによって絶縁膜３をｎ型シリコン半導体基板１上の全面に成膜した後に、ＣＭＰ処理によって表面の平坦化を行う。ＣＭＰ処理の際、ｎ型シリコン半導体基板１へのダメージを防止するために、リセス領域以外の領域（トランジスタセル領域１０を含む非リセス領域）上に成膜された絶縁膜３を残す必要がある。非リセス領域が広くなるとＣＭＰ処理後の絶縁膜３の膜厚のバラツキが大きくなるが、ゲート配線領域１２下には終端構造と同様にリセス領域が形成されており、図８のレイアウトに示されるように各トランジスタセル領域１０はゲート配線領域１２によって複数の領域に分割されている（非リセス領域もゲート配線下リセス領域によって複数の領域に分割されている）ため、ｎ型シリコン半導体基板１の表面全体の絶縁膜３の膜厚のバラツキを低減することができる。
【００２２】
以上のことから、ゲート配線領域下にリセス領域を形成し、当該リセス領域に絶縁膜を充填することによってＣＭＰ処理後の絶縁膜の膜厚のバラツキを低減することができ、電力半導体装置の特性のバラツキを低減することが可能となる。また、ゲート電極４下の絶縁膜３がｎ型シリコン半導体装置１のリセス領域に充填されているため、ウエハプロセス時に絶縁膜３による段差を低減することができ、写真製版のフォーカスマージンを向上させることができる。
【００２３】
〈実施形態２〉
図２は、本発明の実施形態２による電力半導体装置のゲート配線領域の構成を示す断面図である。本発明の実施形態２では、図２に示すように、ｎ型シリコン半導体基板１に形成されたリセス領域（第２のリセス領域）下に、注入量が略１．０Ｅ１２ａｔｏｍｓ／ｃｍ2のイオン注入で形成された低不純物濃度のｐ型ウェル領域９（第２の不純物領域）が設けられていることを特徴としている。その他の構成は、実施形態１と同様であるため、ここでは説明を省略する。
【００２４】
終端構造がＲＥＳＵＲＦ構造である場合において、終端構造のリセス領域（第１のリセス領域）下に注入量が略１．０Ｅ１２ａｔｏｍｓ／ｃｍ2のイオン注入で形成されたｐ型ＲＥＳＵＲＦ層（第１の不純物領域）が形成されている。ｐ型ＲＥＳＵＲＦ層とｐ型ウェル領域９との不純物濃度を同じにする（すなわち、トランジスタセル領域１０のｐ型活性領域よりも低不純物濃度のｐ型領域とする）ことによって、Ａｌ−Ｓｉ電極６（ゲート配線領域）下のｐ型ウェル領域９の形成のために必要であった写真製版処理およびイオン注入処理を省略することができる。
【００２５】
以上のことから、実施形態１の効果に加えて、ｐ型ウェル領域９の形成のために必要であった写真製版処理およびイオン注入処理を省略することができる。
【００２６】
〈実施形態３〉
本発明の実施形態３では、Ａｌ−Ｓｉ電極６（ゲートパッド領域）が、ｎ型シリコン半導体基板１（半導体基板）に形成されたリセス領域（第３のリセス領域）に充填された絶縁膜３上に配置されることを特徴としている。
【００２７】
図４は、従来による電力半導体装置のゲートパッドの構成を示す断面図である。図４に示すように、従来では、ｎ型シリコン半導体基板１上に、絶縁膜３および層間膜５を介してＡｌ−Ｓｉ電極６（ゲートパッド領域）が配置されている。Ａｌ−Ｓｉ電極６上では、ワイヤボンディング等によってゲート駆動回路と電気的に接続されている。このように従来では、ｎ型シリコン半導体基板１上に形成される絶縁膜の膜厚が、絶縁膜３の膜厚と層間膜５の膜厚との和であったため、ウエハプロセス時に絶縁膜パターンによる段差が大きくなるという問題があった。
【００２８】
上記の問題に対して、図３に示す本実施形態３による電力半導体装置のゲートパッドでは、Ａｌ−Ｓｉ電極６（ゲートパッド領域）下においてｎ型シリコン半導体基板１に形成されたリセス領域に絶縁膜３が充填されている。従って、ウエハプロセス時の絶縁膜パターンによる段差を低減することができる。なお、このときのゲート配線領域は、本実施形態１または２のいずれかの構成であってもよい。
【００２９】
以上のことから、Ａｌ−Ｓｉ電極６が、ｎ型シリコン半導体基板１に形成されたリセス領域に充填された絶縁膜３上に配置される構成とすることによって、ウエハプロセス時の絶縁膜パターンによる段差を低減することができる。
【００３０】
なお、本実施形態３におけるゲート配線領域は、本実施形態１または２のいずれかの構成であってもよい。
【００３１】
〈実施形態４〉
図５は、温度センスダイオードを備えた一般的なＩＧＢＴのチップレイアウトの一例を示す平面図であり、図８に示す一般的なＩＧＢＴのチップレイアウトに温度センスダイオード領域１４および温度センスダイオードパッド１５を備えている。また、図６は、本発明の実施形態４による電力半導体装置の温度センスダイオード領域１４の構成を示す断面図である。
【００３２】
図５および図６に示すように、温度センスダイオード領域１４には、ドープトポリシリコン膜１６等で構成された薄膜ＰＮダイオードである温度センスダイオードが配置されている。ＰＮダイオードは出力特性に温度依存性を有しており、温度センスダイオードの出力特性をモニタリングすることによって本実施形態４による電力用半導体装置の温度をモニタリングすることができる。また、温度センスダイオードパッド１５は、温度センスダイオード領域１４と外部制御回路との電気的接続のために設けられた電極パッドである。
【００３３】
また、図６に示すように、ドープトポリシリコン膜１６（温度センスダイオード領域１４）は、ｎ型シリコン半導体基板１に形成されたリセス領域（第４のリセス領域）に充填された絶縁膜３上に形成されている。また、図示していないが、温度センスダイオードパッド１５は、ｎ型シリコン半導体基板１に形成されたリセス領域（第５のリセス領域）に充填された絶縁膜３上に配置されている。
【００３４】
本実施形態４による温度センスダイオード領域の構成（図６）と、従来の温度センスダイオード領域の構成（図７）とを比較すると、従来では絶縁膜３がｎ型シリコン半導体基板１上に形成されていたため、ウエハプロセス時に絶縁膜３のパターンによる段差が生じていた。しかし、本実施形態４では絶縁膜３がｎ型シリコン半導体基板１に形成されたリセス領域に充填されているため、ウエハプロセス時の絶縁膜パターンによる段差を低減することができる。
【００３５】
以上のことから、温度センスダイオード領域１４および温度センスダイオードパッド１５の各々が、ｎ型シリコン半導体基板１に形成されたリセス領域（第４、第５のリセス領域）に充填された絶縁膜３上に配置される構成とすることによって、ウエハプロセス時の絶縁膜パターンによる段差を低減することができる。
【００３６】
なお、本実施形態４におけるゲート配線領域およびゲートパッドは、本実施形態１ないし３のいずれか、またはその組み合わせの構成であってもよい。
【００３７】
〈実施形態５〉
本発明の実施形態５では、本実施形態１〜４におけるシリコン半導体基板に代えて、炭化シリコン（ＳｉＣ）基板、窒化ガリウム（ＧａＮ）基板など、シリコン半導体基板以外の半導体基板を用いることを特徴としている。
【００３８】
このように、シリコン半導体基板以外の半導体基板を用いても、実施形態１〜４と同様の効果を得ることができる。
【符号の説明】
【００３９】
１  ｎ型シリコン半導体基板、２  ｐ型ウェル領域、３  絶縁膜、４  ゲート電極、５  層間膜、６  Ａｌ−Ｓｉ電極、７  ｐ型コレクタ層、８  コレクタ電極、９  ｐ型ウェル領域、１０  トランジスタセル領域、１１  終端領域、１２  ゲート配線領域、１３  ゲートパッド、１４  温度センスダイオード領域、１５  温度センスダイオードパッド、１６  ドープトポリシリコン膜、２０  ｐ型アノード領域、２１  ｐ型ＲＥＳＵＲＦ領域、２２  アノード電極、２３  絶縁膜、２４  ｎ型チャネルストッパ領域、２５  カソード電極、２６  Ａｌ−Ｓｉ電極。
【図１】
0005601863.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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