(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成されたトランジスタを備え前記トランジスタが標準ＣＭＯＳプロセスで構成される不揮発性半導体記憶素子であって、
前記トランジスタの半導体基板とゲート酸化膜の界面のゲート酸化膜側境界にある結晶欠陥に正孔をトラップする場合、前記トランジスタのゲートに第１の電圧を印加し前記トランジスタのソース又はドレインのいずれか一方の端子に第２の電圧を印加し当該端子と前記半導体基板の間にバンド間トンネル電流を発生させ前記結晶欠陥に高エネルギーを持つ正孔であるホットホールを発生させ、前記結晶欠陥に正孔をトラップし、
前記結晶欠陥に電子をトラップする場合、前記トランジスタのゲートに第３の電圧を印加し前記トランジスタのソース又はドレインのいずれか一方の端子に第４の電圧を印加し当該端子と前記半導体基板の間にバンド間トンネル電流を発生させ前記結晶欠陥に電子をトラップし、
前記結晶欠陥に正孔又は電子をトラップすることにより情報を記憶させ、
前記第１の電圧は前記第２の電圧より低く、前記第３の電圧は前記第４の電圧より低く、前記第１の電圧は前記第３の電圧より低く、前記第１の電圧は前記トランジスタの半導体基板に印加する電圧以下である
ことを特徴とする不揮発性半導体記憶素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主に標準ＣＭＯＳプロセスを用いたトランジスタにより構成される不揮発性半導体記憶素子に関する。
【背景技術】
【０００２】
近年、電源の供給を止めても記憶する情報が消えず、書き換えが容易であることから、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）に代表される不揮発性メモリは、マイクロコンピュータ内のマスクＲＯＭに置き換えて用いられたり、またＩＣカードなどに用いられたりしている。さらに、不揮発性メモリは、システムＬＳＩや論理ＩＣに不揮発性メモリを埋め込む為のロジック混載メモリ（Embedded Memory）の需要が高まるなど、多くの製品に用いられている。また、さらに、高精度が要求されるアナログ回路に数百ビットから数キロビットの不揮発性メモリを組み込み、製造後にアナログ回路の特性を調整するためのスイッチとして用いる需要もあり、不揮発性メモリの応用範囲は広がりをみせている。
従来の不揮発性メモリは３層ポリシリコン又は２層ポリシリコンを用いたセル構成が一般的であり、製造工程は標準ＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスに比べ複雑で工程数も多いものであった。そのため、標準ＣＭＯＳロジック製品の製造に比べ、不揮発性メモリと標準ＣＭＯＳロジックを混載した製品は、製造工程の増加と歩留まりの低下とを招き、製品価格が高くなるという問題があった。
【０００３】
この問題を解決する手段の一つとして、製造工程数を減らすことで、歩留まりの低下と製品価格の上昇を抑える１層ポリシリコンを用いた不揮発性メモリの開発が提案されている（特許文献１を参照）。
【特許文献１】特開平１０−２８９９５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、１層ポリシリコン不揮発性メモリを用いても、標準ＣＭＯＳプロセスに比べ、依然として製造工程数は多いものであるため、標準ＣＭＯＳロジックと不揮発性メモリを混載した製品の製造において、標準ＣＭＯＳロジック製品の製造に比べ製造工程の増加と歩留まりの低下とを招き、製品価格が高くなるという問題が未だにある。
【０００５】
本発明は、上記問題を解決すべくなされたもので、その目的は、デジタル回路の製造に用いられる標準ＣＭＯＳプロセスで製造できる１トランジスタ型の不揮発性半導体記憶素子を提供することにある。
【課題を解決するための手段】
【０００６】
上記問題を解決するために、本発明は、半導体基板上に形成されたトランジスタを備え前記トランジスタが標準ＣＭＯＳプロセスで構成される不揮発性半導体記憶素子であって、前記トランジスタの半導体基板とゲート酸化膜の界面のゲート酸化膜側境界にある結晶欠陥に正孔をトラップする場合、前記トランジスタのゲートに第１の電圧を印加し前記トランジスタのソース又はドレインのいずれか一方の端子に第２の電圧を印加し当該端子と前記半導体基板の間にバンド間トンネル電流を発生させ前記結晶欠陥に高エネルギーを持つ正孔であるホットホールを発生させ、前記結晶欠陥に正孔をトラップし、前記結晶欠陥に電子をトラップする場合、前記トランジスタのゲートに第３の電圧を印加し前記トランジスタのソース又はドレインのいずれか一方の端子に第４の電圧を印加し当該端子と前記半導体基板の間にバンド間トンネル電流を発生させ前記結晶欠陥に電子をトラップし、前記結晶欠陥に正孔又は電子をトラップすることにより情報を記憶させ、前記第１の電圧は前記第２の電圧より低く、前記第３の電圧は前記第４の電圧より低く、前記第１の電圧は前記第３の電圧より低く、前記第１の電圧は前記トランジスタの半導体基板に印加する電圧以下であることを特徴とする不揮発性半導体記憶素子である。
【発明の効果】
【００２９】
この発明では、半導体基板上に形成されたトランジスタにソース・半導体基板間のバンド間トンネル電流、又はソース・ドレイン間のチャネル電流を発生させ、トランジスタの半導体基板とゲート酸化膜の境界付近にある結晶欠陥に、電子又は正孔をトラップすることで、トランジスタの閾値が変化することを利用し、情報を記憶させる。また、このように動作するトランジスタを備える不揮発性半導体記憶素子を提供する。
この発明によれば、従来の不揮発性メモリのフローティングゲートを備える不揮発性半導体記憶装置に比べ、製造において複雑な工程数を増やさずともすむ標準ＣＭＯＳプロセスで製造できる１トランジスタ型不揮発性半導体記憶素子を実現できる。
また、標準ＣＭＯＳロジックと当該不揮発性半導体記憶素子を混載した製品は、標準ＣＭＯＳプロセスを用いて製造ができるため、製造工程を増加させず歩留まりの低下を抑える効果がある。
【発明を実施するための最良の形態】
【００３０】
（本実施形態の原理）
図１は標準的なＣＭＯＳプロセスによるＮＭＯＳトランジスタである。また、図１は半導体基板とゲート酸化膜の境界付近には結晶欠陥（図１においては界面準位と記載）が存在することを模式的に示している。結晶欠陥は、電子や正孔がトラップされやすくなっている。
本実施形態は、半導体基板とゲート酸化膜の境界付近に存在する結晶欠陥に電子又は正孔をトラップすることで、ソース・ドレイン間のチャネル電流の流れ始めるゲート電圧（以下、閾値という）を変化させ利用することで、後述するような不揮発性半導体記憶素子を構成する。
【００３１】
図２は、ＮＭＯＳトランジスタを例にして、チャネルホットエレクトロンを利用し結晶欠陥に電子をトラップする動作について示している。ＮＭＯＳトランジスタのドレインに５Ｖ、ソースに０Ｖ、ゲートに７Ｖを印加する。このようにすることで、ドレイン近傍の空乏層領域で高エネルギーを持った電子が衝突電離を起こし、電子と正孔の対を発生する。このとき、ゲートに正の高電圧が印加されているので、発生した電子の一部がゲートへ移動し、結晶欠陥にトラップされる。また、発生した正孔は、半導体基板に移動する。
【００３２】
図３は、ＮＭＯＳトランジスタを例にして、ソース・半導体基板間のバンド間トンネル電流を利用し、半導体基板とゲート酸化膜の境界付近に存在する結晶欠陥に正孔をトラップする動作について示している。ＮＭＯＳのドレインをオープンにし、ゲートに０Ｖ、ソースに７Ｖを印加する。すると、ソースに高電圧を印加するので、ソースの拡散層付近には空乏層が広がり、ゲートエッジ付近の空乏層ではゲート変調されて、表面付近で空乏層に高電界が加わり、バンド間トンネル電流が流れ、高エネルギーの電子と正孔が発生する。これをホットエレクトロンとホットホールと言う。発生したホットホールの一部がゲートに引かれ、ソース近傍の結晶欠陥にトラップされる。
【００３３】
このようにして、ＮＭＯＳトランジスタの半導体基板とゲート酸化膜の境界付近に存在する結晶欠陥に正孔又は電子をトラップさせることで、閾値をわずかに変更させることができる。本実施形態では、トランジスタ二つを一組として不揮発性半導体記憶素子を構成する。情報を記憶させるには、不揮発性半導体記憶素子が備えるトランジスタの閾値を異なる方向へ変化させ行う。情報を読み出すには、当該トランジスタのソース及びゲートに電圧を印加し、当該トランジスタのドレインそれぞれに流れる電流の差を検出することで行う。
【００３４】
図４に示すように、ＮＭＯＳトランジスタにおいて、半導体基板とゲートをグランド電圧にし（Ｖｓｕｂ＝Ｖｇ＝０Ｖ）、図３とは逆にソースをオープンにし、ドレインに正の電圧を印加すると、ドレイン近傍でホットホールが発生し、ドレイン・半導体基板間に正孔によるバンド間トンネル電流が流れる。
この電流が流れ始める時のドレイン電圧をＶＢｔｏＢとし、アバランシェブレイクダウンが起こる時のドレイン電圧をＶＢＤとし、ドレインに印加する電圧をＶｄとしたとき、ＶＢｔｏＢ＜Ｖｄ＜ＶＢＤが成り立つ範囲のドレイン電圧Ｖｄでは、電流Ｉｄはゲート・ドレイン間電圧に依存する。すなわち、ＮＭＯＳトランジスタにおいては、図４に示すように、ゲートに正の電圧を印加すると、ＶＢｔｏＢ及びＶＢＤが高くなり、ゲート電圧Ｖｇを負の電圧を印加するとＶＢｔｏＢ及びＶＢＤが低くなる。ゲート電圧Ｖｇを変化させることで、バンド間トンネル電流が流れ始める電圧ＶＢｔｏＢとアバランシェブレイクダウン電流が流れるブレークダウン電圧ＶＢＤを変化させ、バンド間トンネル電流を増減させることができる。（舛岡富士雄編、「フラッシュメモリ技術ハンドブック」、第１版、株式会社サイエンスフォーラム、１９９３年８月１５日、ｐ．２０６−２１５参照）
本実施形態では、ＶＢｔｏＢ＜Ｖｄ＜ＶＢＤが成り立つ範囲のドレイン電圧Ｖｄで発生するホットホールをドレイン近傍又はソース近傍の結晶欠陥にトラップさせることで、閾値を変化させトランジスタにデータを記憶させることができる。また、本実施形態では、バンド間トンネル電流を用いることで、アバランシェブレイクダウンによる閾値の不可逆的変化及び劣化を避けることができ、データの書き換えることができる。
【００３５】
次に、図５（ａ）〜（ｂ）を参照し、バンド間トンネル電流を用いたデータを書き込む際のトランジスタの動作を説明する。まず、図５（ａ）を参照して、結晶欠陥に電子をトラップする動作例を説明する。半導体基板に０Ｖを印加し、ドレインをオープンにし、ソースに９Ｖを、ゲートに２Ｖを印加する。ソースに９Ｖを印加するのは、ゲートに２Ｖを印加しているので、前述した図３のホットホールがトラップされる場合の半導体基板とゲート酸化膜の境界付近の電界の条件と本構成における条件とを同一にするためである。このように電圧を印加することで、ソース近傍の拡散層に広がる空乏層に電界集中が起こり、バンド間トンネル電流が流れる。また、ゲートに半導体基板に比べ高い電圧を印加しているので、ソース近傍の結晶欠陥には電子がトラップされる。結晶欠陥に電子がトラップされた状態を、書き込み状態という。
【００３６】
また、図５（ｂ）では、結晶欠陥に正孔をトラップする例を説明する。半導体基板に０Ｖを印加し、ドレインをオープンにし、ソースに７Ｖを、ゲートに０Ｖを印加する。このようにすることで、ソース近傍の拡散層に広がる空乏層に電界集中が起こり、バンド間トンネル電流が流れ、ホットホールが発生する。このとき、ゲート電圧が半導体基板電圧と同じなので、ソース近傍の結晶欠陥にホットホールがトラップされる。結晶欠陥に正孔がトラップされた状態を、消去状態という。また、ゲートに負の電圧を印加すると、ホットホールはソース近傍の結晶欠陥にさらにトラップされやすくなる。
【００３７】
次に、図６（ａ）〜（ｄ）を参照して、トランジスタに記憶したデータを読み出す方法について説明する。図５の動作によりトランジスタはソース近傍の結晶欠陥に正孔又は電子をトラップしているとする。図６（ａ）は、ソース近傍の結晶欠陥に電子がトラップされている状態を示した図である。このとき、半導体基板に０Ｖを印加し、ソースに０Ｖを、ゲートに３Ｖを、ドレインに３Ｖを印加するとドレイン付近の空乏層は広がるが、結晶欠陥に電子がトラップされているのでソース近傍の空乏層の広がりは抑えられる。このため、閾値は高くなる。図６（ｂ）は、ソース近傍の結晶欠陥に正孔がトラップされている状態を示した図である。このとき、半導体基板に０Ｖを印加し、ソースに０Ｖを印加し、ゲートに３Ｖを印加し、ドレインに３Ｖを印加すると、ドレイン近傍の空乏層は広がり、結晶欠陥に正孔がトラップされているのでソース近傍の空乏層はさらに広がる。このため、閾値は低くなる。本実施形態では、正孔又は電子を結晶欠陥にトラップさせることで情報を記憶させ、閾値が変化することに伴うソース・ドレイン間のチャネル電流の変化を、センスアンプ回路を用い検出することで、情報を読み出す。
【００３８】
ここで、図６（ｃ）及び図６（ｄ）は、ソース側にドレイン側よりも高い電圧を印加した場合を示す図である。また、図６（ｃ）において、ソース近傍の結晶欠陥に電子がトラップされている状態で、半導体基板に０Ｖを印加し、ソースに３Ｖを、ゲートに３Ｖを、ドレインに０Ｖを印加すると、ソース近傍に空乏層は半導体基板の深い領域まで広がる。このためソース近傍の結晶欠陥にトラップされている電子の影響が、ほとんど現れず閾値の変化が、図６（ａ）の場合に比べ小さくなる。また同様に、図６（ｄ）において、ソース近傍の結晶欠陥に正孔がトラップされている状態で、半導体基板に０Ｖを印加し、ソースに３Ｖを印加し，ゲートに３Ｖを印加し、ドレインに０Ｖを印加すると、ソース近傍に空乏層が半導体基板の深い領域まで広がる。このため、ソース近傍の結晶欠陥にトラップされている正孔の影響が、図６（ｂ）の場合に比べ小さくなり、閾値の変化は小さくなる。
【００３９】
以上、図６（ａ）〜図６（ｄ）に示したように、ソース近傍の結晶欠陥に正孔又は電子をトラップした場合、ソースにドレインより高い電圧を印加するときと、ドレインにソースより高い電圧を印加するときとで、ソース・ドレイン間の電流の変化に違いがある。そこで、本実施形態の不揮発性半導体記憶素子から情報を読み出す場合、図６（ａ）及び図６（ｂ）で示した、結晶欠陥に正孔又は電子をトラップしている側の空乏層が浅くなるようにソース及びドレインに電圧を印加し、電流の変化が大きく現れるようにすることで、センスアンプ回路での検出をしやすくする。
【００４０】
また、図７は、ＮＭＯＳトランジスタの初期状態、結晶欠陥に正孔をトラップした状態（ホールトラップ状態）、結晶欠陥に電子をトラップした状態（エレクトロントラップ状態）におけるドレイン電流Ｉｄとゲート電圧Ｖｇの特性を示したグラフである。ホールトラップ状態においては、閾値が低くなり、或いはトランジスタの電流駆動能力が向上し（グラフの傾きが急になる）ゲート電圧Ｖｇが同じときには初期状態に比べ電流が流れやすくなる。また、エレクトロントラップ状態においては、閾値が高くなり、或いはトランジスタの特性劣化により電流駆動能力が低下し（グラフの傾きが緩くなる）、ゲート電圧Ｖｇが同じときには、初期状態に比べ電流が流れにくくなることを示している。
【００４１】
図８は、図５（ａ）、図５（ｂ）、図６（ａ）及び図６（ｂ）の動作を一覧としてまとめたものである。「書き込み禁止」は、不揮発性半導体記憶素子をアレイ状に並べて使うときの一括書き込みを意識している動作で、複数の不揮発性半導体記憶素子に同時に書き込みを行う場合に特定の不揮発性半導体記憶素子に書き込みをしないバイアス条件を示している。当該バイアス条件はゲートに４Ｖを印加し、ドレインに９Ｖを印加することであり、ゲート電圧を高くすることでソース・半導体基板間に流れるバンド間トンネル電流の発生を抑え、記憶する情報の変更を行わないようにできる。ここで、「消去」動作におけるゲート電圧を−２〜０Ｖとしているのは、ゲートに−２Ｖを印加すると、ゲートに０Ｖを印加した場合に比べ、正孔を結晶欠陥にトラップする消去状態は強くなるので、閾値とドレイン電流Ｉｄの変化量は大きくなり、後述する不揮発性半導体記憶装置の構成などにおいてセンスアンプ回路で記憶する情報を検出しやすくなる。
なお、本発明に記載の第１の低電圧は２Ｖに対応し、本発明に記載の第１の高電圧は９Ｖに対応し、本発明に記載の第２の低電圧は−２Ｖ〜０Ｖに対応し、本発明に記載の第２の高電圧は７Ｖに対応する。また、本発明に記載の半導体回路の電源電圧は３Ｖに対応する。
【００４２】
（第１実施形態）
図９は、第１実施形態の不揮発性半導体記憶装置１に係る記憶部２００とＳＲＡＭ部１００との内部構成と接続構成を示した図である。
記憶部２００はＮＭＯＳトランジスタ２０１とＮＭＯＳトランジスタ２０２を備える。ＮＭＯＳトランジスタ２０１のソースは端子Ｓに、ゲートは端子ＣＧに、ドレインは信号線ＢｉｔＢに接続している。またＮＭＯＳトランジスタ２０２のソースは端子ＳＢに、ゲートは端子ＣＧＢに、ドレインは信号線Ｂｉｔに接続している。
また、ＳＲＡＭ部１００は、ワード線ＷＬで駆動されるＮＭＯＳトランジスタ１０１及びＮＭＯＳトランジスタ１０２を備え、ＰＭＯＳトランジスタ１０３、ＰＭＯＳトランジスタ１０４、ＮＭＯＳトランジスタ１０５及びＮＭＯＳトランジスタ１０６で構成されるラッチ型センスアンプ回路を備える。当該ラッチ型センスアンプ回路で信号線Ｂｉｔと信号線ＢｉｔＢの電流の差を検出し、記憶部２００の記憶する情報を記憶する。
【００４３】
ＰＭＯＳトランジスタ１０３のソースは電源電圧を供給する端子に接続され、ＰＭＯＳトランジスタ１０３のドレインはＮＭＯＳトランジスタ１０５のドレインと接続点Ａで接続される。ＮＭＯＳトランジスタ１０５のソースは接地される。またＰＭＯＳトランジスタ１０３のゲートとＮＭＯＳトランジスタ１０５のゲートは信号線ＢｉｔＢに接続される。また、ＰＭＯＳトランジスタ１０４のソースは電源電圧を供給する端子に接続され、ＰＭＯＳトランジスタ１０４のドレインはＮＭＯＳトランジスタ１０６のドレインと接続点Ｂで接続される。ＮＭＯＳトランジスタ１０６のソースは接地される。また、ＰＭＯＳトランジスタ１０４とＮＭＯＳトランジスタ１０６のゲートは信号線Ｂｉｔに接続される。
【００４４】
ＮＭＯＳトランジスタ１０１のドレインはデータ線ＤＬに接続され、ＮＭＯＳトランジスタ１０１のソースは、接続点Ａに接続される。ＮＭＯＳトランジスタ１０２のドレインはデータ線ＤＬＢに接続され、ＮＭＯＳトランジスタ１０２のソースは、接続点Ｂに接続される。また、ＮＭＯＳトランジスタ１０１とＮＭＯＳトランジスタ１０２のゲートはワード線ＷＬに接続される。また、接続点Ａは信号線Ｂｉｔと接続され、接続点Ｂは信号線ＢｉｔＢと接続される。
また、本発明に記載の検出回路は、ＳＲＡＭ部１００に対応する。
【００４５】
次に、図１０（ａ）及び図１０（ｂ）を参照して、第１実施形態の動作を説明する。図１０（ａ）は、第１実施形態に係る記憶部２００へのデータの記憶動作及び読み出し動作における、半導体基板に０Ｖを印加している場合の各端子のバイアス条件を示している。また、当該動作は、ソース・半導体基板間のバンド間トンネル電流、発生するホットホールを用いて、データを記憶する動作である。なお、“０”は対となる信号線より電圧が低いことを示し、“１”は対となる信号線より電圧が高いことを示す。ここで、対となる信号線とは、ビット線Ｂｉｔとビット線ＢｉｔＢの対、及びデータ線ＤＬとデータ線ＤＬＢの対である。
【００４６】
（書き込み動作）
第１実施形態に係る記憶部２００にデータ“０”を記憶させる「書き込み」は、端子ＣＧに２Ｖを、端子ＣＧＢに−２Ｖを、端子Ｓに９Ｖを、端子ＳＢに７Ｖを印加し行う。また、ワード線ＷＬに０Ｖを印加する。このようにすることで、ＮＭＯＳトランジスタ２０１のソース・半導体基板間にバンド間トンネル電流が発生し、半導体基板に対し高い電圧がゲートに印加されているので、結晶欠陥には電子がトラップされる。また、ＮＭＯＳトランジスタ２０２のソース・半導体基板間にバンド間トンネル電流及びホットホールが発生する。ＮＭＯＳトランジスタ２０２のゲートは、半導体基板に対し低い電圧が印加されているので、結晶欠陥にはホットホールがトラップされる。この結果、ＮＭＯＳトランジスタ２０１は書き込み状態となり、ＮＭＯＳトランジスタ２０２は消去状態となる。このようにして、ＮＭＯＳトランジスタ２０１の閾値はＮＭＯＳトランジスタ２０２の閾値に比べ高くなり、記憶部２００がデータ“０”を記憶した状態となる。
【００４７】
（“０”読み出し）
第１実施形態に係る記憶部２００にデータ“０”を記憶した状態における、記憶されたデータの読み出しを説明する。ワード線ＷＬにＳＲＡＭ部１００の電源電圧を印加し、端子ＣＧ及び端子ＣＧＢに３Ｖを印加することで、記憶部２００に記憶されたデータは、データ線ＤＬとデータ線ＤＬＢとの電圧差から得られる。端子ＣＧ、端子ＣＧＢ及びワード線ＷＬに上述のバイアス条件の電圧を印加すると、信号線Ｂｉｔに流れる電流は信号線ＢｉｔＢに比べ大きくなり、接続点Ａの電圧が接続点Ｂの電圧より低くなる。ワード線ＷＬが電源電圧に印加されているので、ＮＭＯＳトランジスタ１０１及びＮＭＯＳトランジスタ１０２がオンであり、接続点Ａ及び接続点Ｂの電圧の差はデータ線ＤＬ及びデータ線ＤＬＢに電圧の差として現れる。記憶部２００の記憶するデータ“０”を、データ線ＤＬ及びデータ線ＤＬＢから、得ることができる。このとき、ＰＭＯＳトランジスタ１０３からＮＭＯＳトランジスタ２０２を経由して電流が流れるので、ＰＭＯＳトランジスタ１０３よりＮＭＯＳトランジスタ２０２の電流駆動能力を強く設定することで、ＳＲＡＭ部にデータがラッチされ、接続点Ａが“１”、接続点Ｂが“０”にセットされる。
【００４８】
（消去動作）
第１実施形態に係る記憶部２００にデータ“１”を記憶させる動作（以下、「消去」という）は、端子ＣＧに−２Ｖを印加し、端子ＣＧＢに２Ｖを印加し、端子Ｓに７Ｖを印加し、端子ＳＢに９Ｖを印加し行う。ＮＭＯＳトランジスタ２０１は消去状態に、ＮＭＯＳトランジスタ２０２は書き込み状態になる。
この結果、ＮＭＯＳトランジスタ２０１とＮＭＯＳトランジスタ２０２の状態は、データ“０”を記憶した状態とは逆にＮＭＯＳトランジスタ２０１の閾値がＮＭＯＳトランジスタ２０２の閾値に比べ低くなる。
【００４９】
（“１”の読み出し）
第１実施形態に係る記憶部２００の記憶するデータ“１”の読み出しは、端子ＣＧに３Ｖを印加し、端子ＣＧＢに３Ｖを印加し、端子Ｓに０Ｖを印加し、端子ＳＢに０Ｖを印加し、ワード線ＷＬに電源電圧を印加し行う。この結果、接続点Ａの電圧が接続点Ｂの電圧より高くなり、データ線ＤＬ及びデータ線ＤＬＢからデータ“１”を記憶している状態を、得ることができる。
【００５０】
図１０（ｂ）は、図２に示したチャネルホットエレクトロンを利用し、記憶部２００にデータを記憶させる動作を示している。なお、図１０（ｂ）ではＳＲＡＭ部１００の電源電圧を２Ｖとしている。
【００５１】
（書き込み動作）
記憶部２００にデータ“０”を記憶させる、図１０（ｂ）に示す「書き込み」動作は、端子ＣＧに５Ｖを印加し、端子ＣＧＢに−２Ｖを印加し、端子Ｓに５Ｖを印加し、端子ＳＢに７Ｖを印加する。また、ワード線ＷＬには電源電圧である２Ｖを印加する。また、ビット線Ｂｉｔに２Ｖを印加し、ビット線ＢｉｔＢに０Ｖを印加する。このようにすることで、ＮＭＯＳトランジスタ２０１のソース近傍で発生したホットエレクトロンの一部がゲートへ移動し、結晶欠陥にトラップされる。また、ＮＭＯＳトランジスタ２０２のソース近傍の拡散層に広がる空乏層で、バンド間トンネル電流が流れ、ホットホールが発生する。ＮＭＯＳトランジスタ２０２の結晶欠陥にホットホールがトラップされる。この結果、ＮＭＯＳトランジスタ２０１は書き込み状態に、ＮＭＯＳトランジスタ２０２は消去状態になる。また、ＮＭＯＳトランジスタ２０１の閾値はＮＭＯＳトランジスタ２０２の閾値に比べ高く、記憶部２００がデータ“０”を記憶した状態となる。
なお、ＮＭＯＳトランジスタ２０２の閾値が負の値になるまで消去が行われても、ゲートに負の電圧を印加しているため、チャネル電流は流れない。
【００５２】
（“０”読み出し動作）
図１０（ｂ）に示す「“０”読み出し」は、端子ＣＧに２Ｖを印加し、端子ＣＧＢに２Ｖを印加し、端子Ｓに０Ｖを印加し、端子ＳＢに０Ｖを印加し、ワード線ＷＬに２Ｖを印加し行う。上述の条件で端子ＣＧ、端子ＣＧＢ及びワード線ＷＬを印加すると、信号線Ｂｉｔに流れる電流は信号線ＢｉｔＢに比べ大きくなり、接続点Ａの電圧が接続点Ｂの電圧より低くなる。ワード線ＷＬが電源電圧に印加されているので、接続点Ａ及び接続点Ｂの電圧の差はデータ線ＤＬ及びデータ線ＤＬＢに現れる。このようにして、記憶部２００の記憶するデータ“０”を、ビット線Ｂｉｔ及びビット線ＢｉｔＢの電流の差をＳＲＡＭ部１００で検出し、データ線ＤＬ及びデータ線ＤＬＢから出力することで、得ることができる。
【００５３】
（消去動作）
チャネルホットエレクトロンを利用し、記憶部２００にデータ“１”を記憶させる、図１０（ｂ）に示す「消去」動作は、端子ＣＧに−２Ｖを印加し、端子ＣＧＢに５Ｖを印加し、端子Ｓに７Ｖを印加し、端子ＳＢに５Ｖを印加し行う。これにより、ＮＭＯＳトランジスタ２０１の結晶欠陥に正孔がトラップされ、ＮＭＯＳトランジスタ２０２の結晶欠陥に電子がトラップされる。この結果、ＮＭＯＳトランジスタ２０１の閾値はＮＭＯＳトランジスタ２０２の閾値に比べ低くなり、記憶部２００がデータ“１”を記憶した状態となる。
【００５４】
（“１”読み出し）
図１０（ｂ）に示す「“１”読み出し」は、端子ＣＧに２Ｖを印加し、端子ＣＧＢに２Ｖを印加し、端子Ｓに０Ｖを印加し、端子ＳＢに０Ｖを印加し、ワード線ＷＬに２Ｖを印加し行う。上述の条件で端子ＣＧ、端子ＣＧＢ及びワード線ＷＬを印加すると、記憶部２００の記憶するデータ“１”を、ビット線Ｂｉｔ及びビット線ＢｉｔＢの電流の差をＳＲＡＭ部１００で検出し、データ線ＤＬ及びデータ線ＤＬＢから出力することで、得ることができる。
【００５５】
本第１実施形態の不揮発性半導体記憶装置は、標準ＣＭＯＳロジックを製造するプロセスで製造することができ、製造工程数も増加しないため、歩留まりの低下及び製品コストの増加を抑える効果がある。
【００５６】
（第２実施形態）
図１１は、第２実施形態の不揮発性半導体記憶装置２に係る記憶部２００とＳＲＡＭ部１１０との内部構成と接続構成を示した図である。ＳＲＡＭ部１１０は、第１実施形態のＳＲＡＭ部１００にＰＭＯＳトランジスタ１１７を加える変更をしている。
ＰＭＯＳトランジスタ１１３、ＰＭＯＳトランジスタ１１４、ＮＭＯＳトランジスタ１１５及びＮＭＯＳトランジスタ１１６で構成されるラッチ型センスアンプ回路にスイッチ用のＰＭＯＳトランジスタ１１７を備えることで、記憶部２００の書き込み及び消去動作において、ＮＭＯＳトランジスタ２０１とＮＭＯＳトランジスタ２０２のドレインを完全にオープンにすることができ、本実施形態の原理で説明した構成を利用できる。また、ＳＲＡＭ部１１０に流れるリーク電流を抑えることができる。
なお、本発明に記載の電源スイッチ用トランジスタはＰＭＯＳトランジスタ１１７に対応する。また、本発明に記載の検出回路は、ＳＲＡＭ部１１０に対応する。
【００５７】
記憶部２００はＮＭＯＳトランジスタ２０１とＮＭＯＳトランジスタ２０２を備える。ＮＭＯＳトランジスタ２０１のソースは端子Ｓに、ゲートは端子ＣＧに、ドレインは信号線ＢｉｔＢに接続している。またＮＭＯＳトランジスタ２０２のソースは端子ＳＢに、ゲートは端子ＣＧＢに、ドレインは信号線Ｂｉｔに接続している。
また、ＳＲＡＭ部１１０は、ワード線ＷＬで駆動されるＮＭＯＳトランジスタ１１１及びＮＭＯＳトランジスタ１１２を備え、ＰＭＯＳトランジスタ１１３、ＰＭＯＳトランジスタ１１４、ＮＭＯＳトランジスタ１１５、ＮＭＯＳトランジスタ１１６及びＰＭＯＳトランジスタ１１７で構成されるラッチ型センスアンプ回路を備える。当該ラッチ型センスアンプ回路は信号線Ｂｉｔと信号線ＢｉｔＢの電流の差を検出し、記憶部２００の記憶する情報を読み出し、記憶する。
【００５８】
ＰＭＯＳトランジスタ１１３のソースはＰＭＯＳトランジスタ１１７のドレインに接続され、ＰＭＯＳトランジスタ１１３のドレインはＮＭＯＳトランジスタ１１５のドレインと接続点Ｃで接続される。ＮＭＯＳトランジスタ１１５のソースは接地される。またＰＭＯＳトランジスタ１０３のゲートとＮＭＯＳトランジスタ１０５のゲートは信号線ＢｉｔＢに接続される。また、ＰＭＯＳトランジスタ１１４のソースはＰＭＯＳトランジスタ１１７のドレインに接続され、ＰＭＯＳトランジスタ１１４のドレインはＮＭＯＳトランジスタ１１６のドレインと接続点Ｄで接続される。ＮＭＯＳトランジスタ１１６のソースは接地される。また、ＰＭＯＳトランジスタ１１４とＮＭＯＳトランジスタ１１６のゲートは信号線Ｂｉｔに接続される。また、ＰＭＯＳトランジスタ１１７のソースは電源電圧を供給する端子に接続され、ＰＭＯＳトランジスタ１１７のゲートは検出制御線ＳＥＴに接続される。
【００５９】
ＮＭＯＳトランジスタ１１１のドレインはデータ線ＤＬに接続され、ＮＭＯＳトランジスタ１１１のソースは、接続点Ｃに接続される。ＮＭＯＳトランジスタ１１２のドレインはデータ線ＤＬＢに接続され、ＮＭＯＳトランジスタ１０２のソースは接続点Ｄに接続される。また、ＮＭＯＳトランジスタ１１１とＮＭＯＳトランジスタ１１２のゲートはワード線ＷＬに接続される。また、接続点Ｃは信号線Ｂｉｔと接続され、接続点Ｄは信号線ＢｉｔＢと接続される。
【００６０】
図１２は、第２実施形態に係る記憶部２００へのデータの記憶動作及び読み出し動作における、半導体基板に０Ｖを印加している場合の、各端子のバイアス条件を示している。また、記憶部２００を構成するトランジスタの状態及び各信号線の状態を示している。
なお、“０”は対となる信号線より電圧が低いことを示し、“１”は対となる信号線より電圧が高いことを示す。ここで、対となる信号線とは、ビット線Ｂｉｔとビット線ＢｉｔＢの対、データ線ＤＬとデータ線ＤＬＢの対である。また、「Ｈ」はＰＭＯＳトランジスタ１１７のゲートに接続された検出制御信号ＳＥＴにＳＲＡＭ部１１０の電源電圧を印加することを示し、「Ｌ↓」はＰＭＯＳトランジスタ１１７のゲートに接続された検出制御信号ＳＥＴを電源電圧から半導体基板と同じ電圧０Ｖに変化させることを示している。
【００６１】
（書き込み動作）
第２実施形態に係る記憶部２００にデータ“０”を記憶させる「書き込み」は、端子ＣＧに２Ｖを、端子ＣＧＢに−２Ｖを、端子Ｓに９Ｖを、端子ＳＢに７Ｖを印加し行う。このようにすることで、ＮＭＯＳトランジスタ２０１の結晶欠陥には電子がトラップされ、ＮＭＯＳトランジスタ２０２の結晶欠陥にホットホールがトラップされ、ＮＭＯＳトランジスタ２０１は書き込み状態に、ＮＭＯＳトランジスタ２０２は消去状態になる。この結果、ＮＭＯＳトランジスタ２０１の閾値はＮＭＯＳトランジスタ２０２の閾値に比べ高くなり、記憶部２００がデータ“０”を記憶した状態となる。
【００６２】
（消去動作）
第２実施形態に係る記憶部２００にデータ“１”を記憶させる「消去」は、端子ＣＧに−２Ｖを、端子ＣＧＢに２Ｖを、端子Ｓに７Ｖを、端子ＳＢに９Ｖを印加し行う。このようにすることで、ＮＭＯＳトランジスタ２０１は消去状態になり、ＮＭＯＳトランジスタ２０２は書き込み状態になる。この結果、ＮＭＯＳトランジスタ２０１の閾値はＮＭＯＳトランジスタ２０２の閾値に比べ低くなり、記憶部２００がデータ“１”を記憶した状態となる。
【００６３】
（“０”読み出し及び“１”読み出し動作）
図１２に示す、「“０”読み出し」及び「“１”読み出し」は、端子ＣＧ及び端子ＣＧＢに３Ｖを印加し、端子Ｓ及び端子ＳＢに０Ｖを印加し、ワード線ＷＬに電源電圧を印加し、検出制御線ＳＥＴの電圧を電源電圧から半導体基板に印加する電圧であるグランド電圧に変化させることで行う。
記憶部２００がデータ“０”を記憶している状態で、当該バイアス条件で端子及び信号線を印加すると、ビット線Ｂｉｔの電圧はビット線ＢｉｔＢに比べ低くなる。この結果、データ線ＤＬの電圧はデータ線ＤＬＢの電圧より低くなり、記憶部２００が記憶するデータ“０”を、ビット線Ｂｉｔ及びビット線ＢｉｔＢの電流の差をＳＲＡＭ部１１０で検出し、データ線ＤＬ及びデータ線ＤＬＢから出力することで、得ることができる。
また、記憶部２００がデータ“１”を記憶している状態で、当該バイアス条件で端子及び信号線を印加すると、ビット線Ｂｉｔの電圧はビット線ＢｉｔＢに比べ高くなる。この結果、データ線ＤＬの電圧はデータ線ＤＬＢの電圧より高くなり、記憶部２００が記憶するデータ“１”を、ビット線Ｂｉｔ及びビット線ＢｉｔＢの電流の差をＳＲＡＭ部１１０で検出し、データ線ＤＬ及びデータ線ＤＬＢから出力することで、得ることができる。
この実施例では、記憶部２００の微小な電位差をＳＲＡＭ部へ転送し、ＳＥＴ信号で活性化させることで、増幅及びラッチすることが出来るので、記憶部２００のトランジスタ２０１、２０２は小さく出来る。
【００６４】
（書き込み動作）
また、第１実施形態と同様にチャネルホットエレクトロンを利用し、第２実施形態の不揮発性半導体記憶装置２に係る記憶部２００にデータ“０”を記憶させる動作である書き込み動作について説明する。
ワード線ＷＬには電源電圧である２Ｖを印加し、データ線ＤＬに２Ｖを印加し、データ線ＤＬＢに半導体基板に印加される電圧である０Ｖを印加する。更にＳＲＡＭ部１１０に電源を供給するＰＭＯＳ１１７を通電状態にするためグランド電圧に印加する。これにより、ビット線Ｂｉｔの電圧は２Ｖになり、ビット線ＢｉｔＢの電圧は０Ｖになる。また、端子ＣＧに５Ｖを印加し、端子ＣＧＢに−２Ｖを印加し、端子Ｓに５Ｖを印加し、端子ＳＢに７Ｖを印加する。このようにすることで、ＮＭＯＳトランジスタ２０１のソース近傍で発生したホットエレクトロンの一部がゲートへ移動し、結晶欠陥に電子がトラップされる。また、ＮＭＯＳトランジスタ２０２のソース近傍の拡散層に広がる空乏層で、バンド間トンネル電流が流れ、ホットホールが発生する。ＮＭＯＳトランジスタ２０２の結晶欠陥に正孔がトラップされる。この結果、ＮＭＯＳトランジスタ２０１は書き込み状態に、ＮＭＯＳトランジスタ２０２は消去状態になる。また、ＮＭＯＳトランジスタ２０１の閾値はＮＭＯＳトランジスタ２０２の閾値に比べ高く、記憶部２００がデータ“０”を記憶した状態となる。
【００６５】
（消去動作）
また、第１実施形態と同様にチャネルホットエレクトロンを利用し、第２実施形態の不揮発性半導体記憶装置２に係る記憶部２００にデータ“１”を記憶させる動作である書き込み動作について説明する。
ワード線ＷＬには０Ｖを印加し、データ線ＤＬに２Ｖを印加し、データ線ＤＬＢに０Ｖを印加する。更にＳＲＡＭ部１１０に電源を供給するＰＭＯＳ１１７を通電状態にするためグランド電圧に印加する。これにより、ビット線Ｂｉｔの電圧は０Ｖになり、ビット線ＢｉｔＢの電圧は２Ｖになる。また、端子ＣＧに−２Ｖを印加し、端子ＣＧＢに５Ｖを印加し、端子Ｓに７Ｖを印加し、端子ＳＢに５Ｖを印加する。これにより、ＮＭＯＳトランジスタ２０１の結晶欠陥に正孔がトラップされ、ＮＭＯＳトランジスタ２０２の結晶欠陥に電子がトラップされる。この結果、ＮＭＯＳトランジスタ２０１の閾値はＮＭＯＳトランジスタ２０２の閾値に比べ低くなり、記憶部２００がデータ“１”を記憶した状態となる。
【００６６】
本第２実施形態の不揮発性半導体記憶装置は、本第１実施形態の不揮発性半導体記憶装置が備えるセンスアンプ回路の構成に変更を加えているが、標準ＣＭＯＳロジックを製造するプロセスで製造することができ、製造工程数も増加しないため、歩留まりの低下及び製品コストの増加を抑える効果がある。
【００６７】
（第３実施形態）
図１３は、第３実施形態の不揮発性半導体記憶装置３に係る記憶部６００−ｍ（ｍ＝１，２，…，ｎ）を用いたメモリアレイ６００とセンスアンプ部４００と出力用のＭａｉｎＡｍｐ３００の接続構成を示している。
記憶部６００−ｍ（ｍ＝１，２，…，ｎ）が一列に配列され、それぞれの不揮発性半導体記憶素子が備えるＮＭＯＳトランジスタ６１−ｍ（ｍ＝１，２，…，ｎ）のソースはソース線Ｓに接続され、ドレインはデータ信号線Ｄに接続され、ゲートはそれぞれの不揮発性半導体記憶素子に対応するワード線ＷＬｍ（ｍ＝１，２，…，ｎ）に接続される。また、それぞれの不揮発性半導体記憶素子を構成するＮＭＯＳトランジスタ６２−ｍ（ｍ＝１，２，…，ｎ）のソースは信号線ＳＢに接続され、ドレインはデータ信号線ＤＢに接続され、ゲートはそれぞれ別のワード線ＷＬｍＢ（ｍ＝１，２，…，ｎ）に接続される。記憶部６００−ｍ（ｍ＝１，２，…，ｎ）は上述のように接続され、メモリアレイ６００を構成している。
メモリアレイ６００の出力であるデータ線Ｄとデータ線ＤＢは、カラム信号ＣＯＬｉでＯＮ／ＯＦＦされるカラム選択用のＮＭＯＳトランジスタ５０１とＮＭＯＳトランジスタ５０２を介して、センスアンプ部４００に入力される。メモリアレイ６００の記憶するデータは、センスアンプ部４００の出力が出力線ＳＯ及び出力線ＳＯＢを介してＭａｉｎＡｍｐ３００に入力され、ＭａｉｎＡｍｐ３００から出力される。
センスアンプ部４００は、ＰＭＯＳトランジスタ４１と、ＰＭＯＳトランジスタ４２と、ＮＭＯＳトランジスタ４３と、ＮＭＯＳトランジスタ４４とから構成されるラッチ型センスアンプ回路のＯＮ／ＯＦＦを選択する検出制御線ＳＥＮにゲートが接続されたＮＭＯＳトランジスタ４５で構成される。当該ラッチ型センスアンプ回路は、データ線Ｄ及びデータ線ＤＢの電流の差を検出し、記憶する。ＭａｉｎＡｍｐ３００は、センスアンプ部４００の記憶する情報を増幅し、出力端子ＯＵＴへ出力する。
なお、本発明に記載の第１のトランスファゲートは、ＮＭＯＳトランジスタ５０１に対応し、本発明に記載の第２のトランスファゲートは、ＮＭＯＳトランジスタ５０２に対応する。また、検出回路は、センスアンプ部４００に対応する。
【００６８】
図１４は、第３実施形態に係る記憶部６００−１へのデータ記憶動作及び読み出し動作における、半導体基板に０Ｖを印加した場合の、各端子のバイアス条件を示している。また、記憶部６００−１のＮＭＯＳトランジスタの状態及び各信号線の状態を示している。
なお、“０”は対となる信号線より電圧が低いことを示し、“１”は対となる信号線より電圧が高いことを示す。ここで、対となる信号線とは、データ線Ｄとデータ線ＤＢの対、出力線ＳＯと出力線ＳＯＢの対である。また、「Ｈ」は検出制御線ＳＥＮに電源電圧を印加することであり、「Ｈ↑」は検出制御線ＳＥＮをグランド電圧から電源電圧に変化させることを示している。
【００６９】
（書き込み動作）
第３実施形態の不揮発性半導体記憶装置に係るメモリアレイ６００を構成する記憶部６００−１を選択しデータ“０”を記憶させる「書き込み」は、カラム信号ＣＯＬｉに０Ｖを印加し、ワード線ＷＬ１に２Ｖを印加し、ワード線ＷＬ１Ｂに−２Ｖを印加し、ソース線Ｓに９Ｖを印加し、ソース線ＳＢに７Ｖを印加し、検出制御線ＳＥＮに０Ｖを印加し行う。このようにすることで、ＮＭＯＳトランジスタ６１−１の結晶欠陥には電子がトラップされ、ＮＭＯＳトランジスタ６２−１の結晶欠陥にホットホールがトラップされる。ＮＭＯＳトランジスタ６１−１は書き込み状態になり、ＮＭＯＳトランジスタ６２−１は消去状態になる。
この結果、ＮＭＯＳトランジスタ６１−１の閾値はＮＭＯＳトランジスタ６２−１の閾値に比べ高くなり、記憶部６００−１がデータ“０”を記憶した状態となる。
このとき、非選択不揮発性半導体記憶素子に接続されたワード線ＷＬｎ及びワード線ＷＬｍＢ（ｍ＝２，３，…，ｎ）に４Ｖを印加する。非選択不揮発性半導体記憶素子を構成するＮＭＯＳトランジスタのゲートに４Ｖを印加することで、ソース近傍の電界が緩和されバンド間トンネル電流の発生を抑え、他の不揮発性半導体記憶素子は記憶する内容が変更されない書込み禁止状態となる。
【００７０】
（消去動作）
記憶部６００−１を選択しデータ“１”を記憶させる「消去」は、同様に図１４に示すバイアス条件で行う。ＮＭＯＳトランジスタ６１−１は消去状態になり、ＮＭＯＳトランジスタ６２−１は書き込み状態になる。消去動作の結果、ＮＭＯＳトランジスタ６１−１の閾値はＮＭＯＳトランジスタ６２−１の閾値に比べ低くなり、記憶部６００−１がデータ“１”を記憶した状態となる。
また、他の不揮発性半導体記憶素子へのデータを記憶させる動作は、不揮発性半導体記憶素子を選択するワード線ＷＬｎに２Ｖを印加し、これと対になるワード線ＷＬｎＢに−２Ｖを印加し、他の端子は同様のバイアス条件を与えることで行う。
【００７１】
（“０”読み出し及び“１”読み出し）
次いで、記憶部６００−１が記憶するデータを読み出す動作について説明する。
図１４に示す、「“０”読み出し」及び「“１”読み出し」は、カラム信号ＣＯＬｉに電源電圧を印加し、ワード線ＷＬ１に３Ｖを印加し、ワード線ＷＬ１Ｂに３Ｖを印加し、ソース線Ｓ及びソース線ＳＢに０Ｖを印加し、検出制御線ＳＥＮに電源電圧を印加し行う。また非選択の記憶部６００−ｍ（ｍ＝２，３，…，ｎ）に接続されるワード線ＷＬｎ及びワード線ＷＬｎＢに０Ｖを印加し、非選択不揮発性半導体記憶素子を構成するＮＭＯＳトランジスタをオフにする。
記憶部６００−１がデータ“０”を記憶している状態で、当該バイアス条件で端子及び信号線を印加すると、データ線Ｄに流れる電流はデータ線ＤＢに流れる電流に比べ小さい。当該電流差は、ＮＭＯＳトランジスタ５０１及びＮＭＯＳトランジスタ５０２を介してセンスアンプ部４００に入力される。ここで、検出制御線ＳＥＮが電源電圧に切り換わると、センスアンプ部４００がデータ“０”を検出し、出力線ＳＯ及び出力線ＳＯＢを介してＭａｉｎＡｍｐ３００に出力する。ＭａｉｎＡｍｐ３００は、入力されたデータ“０”を増幅し出力する。
また、記憶部６００−１がデータ“１”を記憶している場合も、同様である。
また、他の不揮発性半導体記憶素子のデータを読み出す動作は、選択する記憶部６００−ｍに接続されたワード線ＷＬｍ及びワード線ＷＬｍＢに３Ｖを印加し、他の端子は同様のバイアス条件を与えることで行う。
【００７２】
（書き込み動作）
チャネルホットエレクトロンを利用し、第３実施形態の不揮発性半導体記憶装置３に係る記憶部６００−１を選択し、データ“０”を記憶させる動作である書き込み動作について説明する。
ＭａｉｎＡｍｐ３００は、出力線ＳＯにセンスアンプ部４００の電源電圧である２Ｖを印加し、出力線ＳＯＢに半導体基板が印加される電圧である０Ｖを印加する。また、検出制御線ＳＥＮに２Ｖを印加する。また、カラム信号ＣＯＬｉに２Ｖを印加する。これにより、データ線Ｄの電圧は０Ｖになり、データ線ＤＢの電圧は２Ｖになる。また、ワード線ＷＬ１に５Ｖを印加し、ワード線ＷＬ１Ｂに−２Ｖを印加し、ソース線Ｓに５Ｖを印加し、ソース線ＳＢに７Ｖを印加する。この結果、ＮＭＯＳトランジスタ６１−１のソース近傍で発生したホットエレクトロンの一部がゲートへ移動し、結晶欠陥に電子がトラップされる。また、ＮＭＯＳトランジスタ６２−１のソース近傍の拡散層に広がる空乏層で、バンド間トンネル電流が流れ、ホットホールが発生する。ＮＭＯＳトランジスタ６２−１の結晶欠陥に正孔がトラップされる。この結果、ＮＭＯＳトランジスタ６１−１は書き込み状態に、ＮＭＯＳトランジスタ６２−１は消去状態になる。また、ＮＭＯＳトランジスタ６１−１の閾値はＮＭＯＳトランジスタ６２−１の閾値に比べ高く、記憶部６００−１がデータ“０”を記憶した状態となる。
【００７３】
なお、非選択不揮発性半導体記憶素子に接続されたワード線ＷＬｍＢ（ｍ＝２，３，…，ｎ）に４Ｖを印加する。非選択不揮発性半導体記憶素子を構成するＮＭＯＳトランジスタ６２−ｍ（ｍ＝２，３，…,ｎ）のゲートに４Ｖを印加することで、ソース近傍の電界が緩和されバンド間トンネル電流の発生を抑える。また、ワード線ＷＬｍ（ｍ＝２，３，…，ｎ）にチャネル電流が流れない電圧、例えば０Ｖ、を印加する。これにより、他の不揮発性半導体記憶素子は記憶する内容が変更されない書込み禁止状態となる。
【００７４】
（消去動作）
チャネルホットエレクトロンを利用し、第３実施形態の不揮発性半導体記憶装置３に係る記憶部６００−１を選択し、データ“１”を記憶させる動作である消去動作について説明する。
ＭａｉｎＡｍｐ３００は、出力線ＳＯに半導体基板が印加される電圧である０Ｖを印加し、出力線ＳＯＢにセンスアンプ部４００の電源電圧である２Ｖを印加する。また、検出制御線ＳＥＮに２Ｖを印加する。また、カラム信号ＣＯＬｉに２Ｖを印加する。これにより、データ線Ｄの電圧は２Ｖになり、データ線ＤＢの電圧は０Ｖになる。また、ワード線ＷＬ１に−２Ｖを印加し、ワード線ＷＬ１Ｂに５Ｖを印加し、ソース線Ｓに７Ｖを印加し、ソース線ＳＢに５Ｖを印加する。この結果、ＮＭＯＳトランジスタ６２−１のソース近傍で発生したホットエレクトロンの一部がゲートへ移動し、結晶欠陥に電子がトラップされる。また、ＮＭＯＳトランジスタ６１−１のソース近傍の拡散層に広がる空乏層で、バンド間トンネル電流が流れ、ホットホールが発生する。ＮＭＯＳトランジスタ６１−１の結晶欠陥に正孔がトラップされる。この結果、ＮＭＯＳトランジスタ６１−１は消去状態に、ＮＭＯＳトランジスタ６２−１は書き込み状態になる。また、ＮＭＯＳトランジスタ６２−１の閾値はＮＭＯＳトランジスタ６１−１の閾値に比べ高く、記憶部６００−１がデータ“１”を記憶した状態となる。
【００７５】
なお、非選択不揮発性半導体記憶素子に接続されたワード線ＷＬｍ（ｍ＝２，３，…，ｎ）に４Ｖを印加する。非選択不揮発性半導体記憶素子を構成するＮＭＯＳトランジスタ６１−ｍ（ｍ＝２，３，…,ｎ）のゲートに４Ｖを印加することで、ソース近傍の電界が緩和されバンド間トンネル電流の発生を抑える。また、ワード線ＷＬｍＢ（ｍ＝２，３，…，ｎ）にチャネル電流が流れない電圧、例えば０Ｖ、を印加する。これにより、非選択不揮発性半導体記憶素子を構成するＮＭＯＳトランジスタ６１−ｍとＮＭＯＳトランジスタ６２−ｍ（ｍ＝２，３，…,ｎ）は記憶する内容が変更されない書込み禁止状態となる。
【００７６】
なお、記憶部２００とメモリアレイ６００を構成する記憶部６００−ｍ（ｍ＝１，２，…，ｎ）のデータ記憶動作及び読み出し動作において、高電圧を印加しないＳＲＡＭ部１００、ＳＲＡＭ部１１０、センスアンプ部４００及びＭａｉｎＡｍｐ３００を、例えば図１５に示すプロセス構造を用いることで、微細化加工ＣＭＯＳプロセスにて製造することができる。ここでは、図１５を用いて、第１実施形態の不揮発性半導体記憶装置を高電圧が印加される記憶部２００と、高電圧が印加されないＳＲＡＭ部１１０とに分け、同一半導体基板上に構成する例を説明する。
【００７７】
Ｐ型不純物がドーピングされた基板Ｐ−ｓｕｂ上に、本第１実施形態のＳＲＡＭ部１００を構成する低電圧系のウェル構造Ｍｅｍｏｒｙと、本第１実施形態の記憶部２００を構成する高電圧系トランジスタを構成するウェル構造ＨＶ−Ｔｒを採用する。なお、ウェルとは基板に特定の不純物を加えることで形成されたＰ型半導体またはＮ型半導体の領域である。
ＳＲＡＭ部１００を構成するトランジスタは、ＰＭＯＳトランジスタを形成するためのＮ型ウェルＮＷとＮＭＯＳトランジスタを形成するためのＰ型ウェルＰＷを、基板Ｐ−ｓｕｂ上に形成されたディープＮ型ウェルＤＮＷ内に形成し構成される（ウェル構造Ｍｅｍｏｒｙ）。
一方、記憶部２００を構成するトランジスタは、基板Ｐ−ｓｕｂ上にＮＭＯＳトランジスタを形成するためのＰ型ウェルＨＮＷとＰＭＯＳトランジスタを形成するためのＮ型ウェルＨＰＷを形成し構成される（ウェル構造ＨＶ−Ｔｒ）。
また、高電圧系のＮ型ウェル及びＰ型ウェルからディープＮ型ウェルＤＮＷ領域を絶縁するために、絶縁物を埋め込んだ分離溝ＴＩを形成する。
【００７８】
第２実施形態及び第３実施形態においても同様に、記憶部２００及び記憶部６００−ｍ（ｍ＝１，２，…，ｎ）を高電圧系のウェル構造ＨＶ−Ｔｒに形成し、他の部分低電圧系のウェル構造Ｍｅｍｏｒｙに形成できる。当該構成を用い、本実施形態の不揮発性半導体記憶素子以外の回路を微細化加工ＣＭＯＳプロセスにて製造することで、面積を小さくすることができる。
【００７９】
また、第１実施形態、第２実施形態及び第３実施形態で不揮発性半導体記憶素子を構成するＮＭＯＳトランジスタのゲートに負の電圧を印加していたが、半導体基板（図１５におけるＨＰＷ）に正の電圧を印加することで、ゲートに印加する電圧は正の範囲になり、電圧の制御が容易になる。例えば、実施形態においてゲートに−２Ｖを印加する場合では、半導体基板に２Ｖを印加することで、ゲートに０Ｖを印加しても半導体基板との電圧差は２Ｖ得ることができる。
【００８０】
以上説明したように、従来のＥＥＰＲＯＭ等では、フローティングゲートを用い不揮発性半導体記憶素子を構成していた。これに対して、本実施形態では、半導体基板とゲート酸化膜との境界付近に存在する結晶欠陥に電子または正孔をトラップさせ閾値が変化することを利用する。逆方向に閾値を変化させた二つのトランジスタを一組として記憶部を構成し、当該トランジスタに生じる電圧差を利用してデータを記憶する。この不揮発性半導体記憶素子は標準的なＣＭＯＳプロセスを用いて製造できる。また、電子又は正孔をトラップする際に流す電流は、ゲートの電圧で制御することができるのでアバランシェブレイクダウン電流を流さず行え、トランジスタを劣化させずにデータの変更ができる。
【図面の簡単な説明】
【００８１】
【図１】本発明で利用する結晶欠陥を示す模式図である。
【図２】第１実施形態におけるチャネルホットエレクトロンを用いて電子を結晶欠陥にトラップする動作を示す図である。
【図３】第１実施形態、第２実施形態及び第３実施形態におけるバンド間トンネル電流を用いて結晶欠陥に電子又は正孔をトラップする動作を示す図である。
【図４】バンド間トンネル電流の特性を示す図である。
【図５】第１実施形態、第２実施形態及び第３実施形態における不揮発性半導体記憶素子にデータを記憶させる際のＮＭＯＳトランジスタの動作を示す図である。
【図６】第１実施形態、第２実施形態及び第３実施形態における不揮発性半導体記憶素子に記憶されるデータを読み出す際のＮＭＯＳトランジスタの動作を示す図である。
【図７】第１実施形態、第２実施形態及び第３実施形態における不揮発性半導体記憶素子にデータを記憶させた際のＮＭＯＳトランジスタの特性を示す図である。
【図８】第１実施形態、第２実施形態及び第３実施形態における不揮発性半導体記憶素子が備えるＮＭＯＳトランジスタの動作を示す図である。
【図９】第１実施形態の不揮発性半導体記憶装置１に係る記憶部２００とＳＲＡＭ部１００との内部構成と接続構成を示した図である。
【図１０】第１実施形態の各動作を示す図である。
【図１１】第２実施形態の不揮発性半導体記憶装置２に係る記憶部２００とＳＲＡＭ部１１０との内部構成と接続構成を示した図である。
【図１２】第２実施形態の各動作を示す図である。
【図１３】第３実施形態の不揮発性半導体記憶装置３に係るメモリアレイが備える記憶部６００−ｍとセンスアンプ部４００と出力用のＭａｉｎＡｍｐ３００の内部構成及び接続構成を示している。
【図１４】第３実施形態の各動作を示す図である。
【図１５】本実施形態の各実施形態を構成する半導体プロセス例を示す図である。
【符号の説明】
【００８２】
１  不揮発性半導体記憶装置
２  不揮発性半導体記憶装置
３  不揮発性半導体記憶装置
１００  ＳＲＡＭ部
１０１  ＮＭＯＳトランジスタ
１０２  ＮＭＯＳトランジスタ
１０３  ＰＭＯＳトランジスタ
１０４  ＰＭＯＳトランジスタ
１０５  ＮＭＯＳトランジスタ
１０６  ＮＭＯＳトランジスタ
１１０  ＳＲＡＭ部
１１１  ＮＭＯＳトランジスタ
１１２  ＮＭＯＳトランジスタ
１１３  ＰＭＯＳトランジスタ
１１４  ＰＭＯＳトランジスタ
１１５  ＮＭＯＳトランジスタ
１１６  ＮＭＯＳトランジスタ
１１７  ＰＭＯＳトランジスタ
２００  記憶部
２０１  ＮＭＯＳトランジスタ
２０２  ＮＭＯＳトランジスタ
３００  ＭａｉｎＡｍｐ
４１  ＰＭＯＳトランジスタ
４２  ＰＭＯＳトランジスタ
４３  ＮＭＯＳトランジスタ
４４  ＮＭＯＳトランジスタ
４５  ＮＭＯＳトランジスタ
４００  センスアンプ部
５０１  ＮＭＯＳトランジスタ
５０２  ＮＭＯＳトランジスタ
６００  メモリアレイ
６００−ｍ  記憶部
６１−ｍ  ＮＭＯＳトランジスタ
６２−ｍ  ＮＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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