(57)【特許請求の範囲】
【請求項１】
第１導電型ドーパントを有する基板と、
前記基板の上に配置され、前記第１導電型ドーパントを有するエピタキシー層と、
前記エピタキシー層の中に配置され、第２導電型ドーパントを有する深ウェル領域と、
前記深ウェル領域の中に配置され、前記第１導電型ドーパントを有するとともに、３つの側辺が前記エピタキシー層に接触している第１ウェル領域と、
前記第１ウェル領域の中に配置され、前記第２導電型ドーパントを有する第２ウェル領域と、
前記第２ウェル領域の中に配置され、前記第１導電型ドーパントを有するとともに、３つの側辺が前記エピタキシー層に接触している第３ウェル領域と、
前記第３ウェル領域の中に配置され、前記第２導電型ドーパントを有する第１ドープ領域と
を含む半導体装置。
【請求項２】
前記第２ウェル領域の中に配置された前記第２導電型ドーパントを有する第４ウェル領域をさらに含み、前記第４ウェル領域が、前記第２ウェル領域よりも高いドーピング濃度を有する請求項１記載の半導体装置。
【請求項３】
前記深ウェル領域の中に配置された前記第２導電型ドーパントを有する第５ウェル領域をさらに含み、前記第５ウェル領域が、前記深ウェル領域よりも高いドーピング濃度を有する請求項１記載の半導体装置。
【請求項４】
前記エピタキシー層の中および前記深ウェル領域の端部の外側に配置された前記第１導電型ドーパントを有する第６ウェル領域をさらに含む請求項１記載の半導体装置。
【請求項５】
前記エピタキシー層の中および前記第６ウェル領域の端部の外側に配置された前記第２導電型ドーパントを有する第７ウェル領域をさらに含む請求項４記載の半導体装置。
【請求項６】
前記深ウェル領域の上部に配置された前記第１導電型ドーパントを有する第２ドープ領域をさらに含む請求項１記載の半導体装置。
【請求項７】
前記第１導電型ドーパントがｐ型である時、前記第２導電型ドーパントがｎ型であり、前記第１導電型ドーパントがｎ型である時、前記第２導電型ドーパントがｐ型である請求項１記載の半導体装置。
【請求項８】
第１導電型ドーパントを有する基板と、
前記基板の上に配置され、前記第１導電型ドーパントを有するエピタキシー層と、
前記エピタキシー層の中に配置され、第２導電型ドーパントを有する深ウェル領域と、
前記深ウェル領域の中に配置され、前記第１導電型ドーパントを有するとともに、３つの側辺がそれぞれ前記エピタキシー層に接触している第１層領域および第２層領域と、そのうち、前記第２層領域が、前記第１層領域の上方に設置されるが連結しておらず、
前記深ウェル領域の中に配置され、前記第１導電型ドーパントを有するとともに、前記第１層領域の上方に設置されて、前記第１層領域を前記エピタキシー層の上表面に接続する少なくとも１つの第３層領域と、
前記深ウェル領域の中に配置され、前記第１導電型ドーパントを有するとともに、前記第２層領域の上方に設置されて、前記第２層領域を前記エピタキシー層の前記上表面に接続する第４層領域と
を含む半導体装置。
【請求項９】
前記深ウェル領域の中に配置された前記第２導電型ドーパントを有する第１ドープ領域をさらに含み、前記第１ドープ領域が、前記第２層領域の上方に設置されるとともに、前記深ウェル領域よりも高いドーピング濃度を有する請求項８記載の半導体装置。
【請求項１０】
前記深ウェル領域の中に配置された前記第２導電型ドーパントを有する少なくとも１つの第１ウェル領域をさらに含み、前記第１ウェル領域が、前記深ウェル領域よりも高いドーピング濃度を有する請求項８記載の半導体装置。
【請求項１１】
前記エピタキシー層の中および前記深ウェル領域の端部の外側に配置された前記第１導電型ドーパントを有する第２ウェル領域をさらに含む請求項８記載の半導体装置。
【請求項１２】
前記エピタキシー層の中および前記第２ウェル領域の端部の外側に配置された前記第２導電型ドーパントを有する第３ウェル領域をさらに含む請求項１１記載の半導体装置。
【請求項１３】
前記深ウェル領域の上部に配置された前記第１導電型ドーパントを有する第２ドープ領域をさらに含む請求項８記載の半導体装置。
【請求項１４】
前記第１導電型ドーパントがｐ型である時、前記第２導電型ドーパントがｎ型であり、前記第１導電型ドーパントがｎ型である時、前記第２導電型ドーパントがｐ型である請求項８記載の半導体装置。
【請求項１５】
第１導電型ドーパントを有する基板と、
前記基板の上に配置され、前記第１導電型ドーパントを有するエピタキシー層と、
前記エピタキシー層の中に配置され、第２導電型ドーパントを有する深ウェル領域と、
前記深ウェル領域の中に配置され、前記第１導電型ドーパントを有するとともに、３つの側辺が前記エピタキシー層に接触している第１層領域と、
前記深ウェル領域の中に配置され、前記第１導電型ドーパントを有するとともに、前記第１層領域の上方に設置されて、前記第１層領域を前記エピタキシー層の上表面に接続する少なくとも１つの第２層領域と、
前記深ウェル領域の中に配置され、前記第１導電型ドーパントを有するとともに、前記第１層領域の上方に設置されるが連結しておらず、３つの側辺が前記エピタキシー層に接触している第１ウェル領域と、
前記第１ウェル領域の中に配置され、前記第２導電型ドーパントを有する第１ドープ領域と
を含む半導体装置。
【請求項１６】
前記深ウェル領域の中に配置された前記第２導電型ドーパントを有する少なくとも１つの第２ウェル領域をさらに含み、前記第２ウェル領域が、前記深ウェル領域よりも高いドーピング濃度を有する請求項１５記載の半導体装置。
【請求項１７】
前記エピタキシー層の中および前記深ウェル領域の端部の外側に配置された前記第１導電型ドーパントを有する第３ウェル領域をさらに含む請求項１５記載の半導体装置。
【請求項１８】
前記エピタキシー層の中および前記第３ウェル領域の端部の外側に配置された前記第２導電型ドーパントを有する第４ウェル領域をさらに含む請求項１７記載の半導体装置
【請求項１９】
前記深ウェル領域の上部に配置された前記第１導電型ドーパントを有する第２ドープ領域をさらに含む請求項１５記載の半導体装置。
【請求項２０】
前記第１導電型ドーパントがｐ型である時、前記第２導電型ドーパントがｎ型であり、前記第１導電型ドーパントがｎ型である時、前記第２導電型ドーパントがｐ型である請求項１５記載の半導体装置
【請求項２１】
第１導電型ドーパントを有する基板を提供することと、
前記基板の上に前記第１導電型ドーパントを有するエピタキシー層を形成することと、
前記エピタキシー層の中に第２導電型ドーパントを有する深ウェル領域を形成することと、
前記深ウェル領域の中に前記第１導電型ドーパントを有するとともに、３つの側辺が前記エピタキシー層に接触している第１ウェル領域を形成することと、
前記第１ウェル領域の中に前記第２導電型ドーパントを有する第２ウェル領域を形成することと、
前記第２ウェル領域の中に前記第１導電型ドーパントを有するとともに、３つの側辺が前記エピタキシー層に接触している第３ウェル領域を形成することと、
前記第３ウェル領域の中に前記第２導電型ドーパントを有する第１ドープ領域を形成することと
を含む半導体装置の製造方法。
【請求項２２】
前記第１導電型ドーパントがｐ型である時、前記第２導電型ドーパントがｎ型であり、前記第１導電型ドーパントがｎ型である時、前記第２導電型ドーパントがｐ型である請求項２１記載の半導体装置の製造方法。
【請求項２３】
第１導電型ドーパントを有する基板を提供することと、
前記基板の上に前記第１導電型ドーパントを有するエピタキシー層を形成することと、
前記エピタキシー層の中に第２導電型ドーパントを有する深ウェル領域を形成することと、
前記深ウェル領域の中に前記第１導電型ドーパントを有するとともに、３つの側辺がそれぞれ前記エピタキシー層に接触している第１層領域および第２層領域を形成し、そのうち、前記第２層領域が、前記第１層領域の上方に設置されるが連結していないことと、
前記深ウェル領域の中に前記第１導電型ドーパントを有するとともに、前記第１層領域の上方に形成されて、前記第１層領域を前記エピタキシー層の上表面に接続する少なくとも１つの第３層領域を形成することと、
前記深ウェル領域の中に前記第１導電型ドーパントを有するとともに、前記第２層領域の上方に形成されて、前記第２層領域を前記エピタキシー層の前記上表面に接続する第４層領域を形成することと
を含む半導体装置の製造方法。
【請求項２４】
前記第１導電型ドーパントがｐ型である時、前記第２導電型ドーパントがｎ型であり、前記第１導電型ドーパントがｎ型である時、前記第２導電型ドーパントがｐ型である請求項２３記載の半導体装置の製造方法。
【請求項２５】
第１導電型ドーパントを有する基板を提供することと、
前記基板の上に前記第１導電型ドーパントを有するエピタキシー層を形成することと、
前記エピタキシー層の中に第２導電型ドーパントを有する深ウェル領域を形成することと、
前記深ウェル領域の中に前記第１導電型ドーパントを有するとともに、３つの側辺が、前記エピタキシー層に接触している第１層領域を形成することと、
前記深ウェル領域の中に前記第１導電型ドーパントを有するとともに、前記第１層領域の上方に形成されて、前記第１層領域を前記エピタキシー層の上表面に接続する少なくとも１つの第２層領域を形成することと、
前記深ウェル領域の中に前記第１導電型ドーパントを有するするとともに、前記第１層領域の上方に形成されるが連結しておらず、３つの側辺が前記エピタキシー層に接触している第１ウェル領域を形成することと、
前記第１ウェル領域の中に前記第２導電型ドーパントを有する第１ドープ領域を形成することと
を含む半導体装置の製造方法。
【請求項２６】
前記第１導電型ドーパントがｐ型である時、前記第２導電型ドーパントがｎ型であり、前記第１導電型ドーパントがｎ型である時、前記第２導電型ドーパントがｐ型である請求項２５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体構造およびその製造方法に関するものであり、特に、ＣＭＯＳ（complementary metal-oxide semiconductor, CMOS）製造プロセスと整合性のあるフォトダイオードアレイ（photodiode array）およびその製造方法に関するものである。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサ（CMOS image sensor, CIS）は、ＣＭＯＳロジックデバイス製造方法と整合性のあるプロセスを使って製造することができ、同じチップ上の周辺回路と容易に統合することができるため、イメージセンサのコストと消費電力を大幅に下げることができる。近年、ＣＭＯＳイメージセンサは、アラームシステム、監視システム、産業用モニタ機器、生化学的検出等（ただし、これらに限定されない）の画像表示アプリケーションに幅広く応用されるようになったため、次第にＣＭＯＳイメージセンサに注目が集まるようになってきた。しかしながら、従来のＣＭＯＳイメージセンサは、カラーフィルタの使用に制限されるため、高感度のアプリケーションには適さない。
【０００３】
米国特許第６，７２７，５２１号明細書（特許文献１）において、イメージセンサに応用できる垂直カラーフィルタ画素センサ（vertical color filter pixel sensor）が開示されている。米国特許第６，７２７，５２１号明細書（特許文献１）の図１および図３に示すように、多接合構造は、青、緑、赤の光の異なる深度に配置されたフォトダイオードに異なる量子効率を表示する。しかしながら、この構造の製造プロセスは複雑で、２回のシリコンエピタキシー（silicon epitaxy）プロセスと複数のイオン注入（ion implantation）プロセスを追加で行う必要がある。米国特許第６，７２７，５２１号明細書（特許文献１）の図３を参照すると、赤と緑のダイオードの間に第１シリコンエピタキシープロセス（６６）が形成され、青と緑のダイオードの間に第２シリコンエピタキシープロセス（７２）が形成される。ダイオードの間に隔離がないため、空間分解能（spatial resolution）を下げるものと考えられる。また、２回のシリコンエピタキシーを追加で行うことにより、生産コストも増加する。
【０００４】
米国特許第７，４７０，９４６号明細書（特許文献２）の図２Ｂにおいて、２０２は青光検出領域であり、２０４は緑光検出領域であり、２０６は赤光検出領域である。しかしながら、未熟なＳＯＩ（silicon on insulator）技術を使用しているため、収率が低い。
【０００５】
米国特許第６，８４１，８１６号明細書（特許文献３）は、シリコン基板に垂直カラーフィルタセンサ（vertical color filter sensor）を形成する方法を開示している。米国特許第６，８４１，８１６号明細書（特許文献３）の図１２において、単一センサの断面図が示されている。センサの間に二酸化シリコンを使用して、隣接するセンサがキャリア拡散しないようにすることによって、クロストーク（cross-talk）を回避している。また、ヒ素イオンに１２００ｋｅＶの電圧を注入して１μｍの深度に接合を形成しているが、これは従来の半導体プロセスで常用される条件ではなく、別の二酸化シリコン絶縁層を形成することによって製造プロセスがさらに複雑になっている。さらに、多接合ダイオードの間にエピタキシー層のインターフェースが設置され、暗電流の増加と量子効率の低下をもたらしている。
【０００６】
米国特許第７，６５１，８８３号明細書（特許文献４）では、各多接合フォトダイオードを取り囲むＵ字型のウェル領域（well region）を使用し、隣接するフォトダイオードがキャリア拡散しないようにすることによって、空間分解能の減少を防ぐことが開示されている。フォトダイオードは、Ｎ型シリコン基板の上に直接製造され、エピタキシー層を必要としない。Ｕ字型ウェル領域によって、米国特許第６，９６０，７５７号明細書（特許文献５）に記載されているような外部隔離の欠陥による空間分解能の問題を解決することができるが、この文献では、多接合構造を取り囲むＵ字型ウェル領域を形成するために、高エネルギーのイオン注入プロセスを使用している。さらに、この文献で使用されているＮ型基板は、半導体産業で使用されるＣＭＯＳロジックプロセスと整合性がないため、製造工場での大量生産に適していない。また、この文献は、基板に多接合構造を直接形成し、基板上にエピタキシー層を必要としないことを強調しているが、基板内の欠陥（defect）や基板の平坦度不良により漏洩電流（leakage current）が増大する可能性がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第６，７２７，５２１号明細書
【特許文献２】米国特許第７，４７０，９４６号明細書
【特許文献３】米国特許第６，８４１，８１６号明細書
【特許文献４】米国特許第７，６５１，８８３号明細書
【特許文献５】米国特許第６，９６０，７５７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、多接合フォトダイオードの半導体装置を提供する。
【０００９】
本発明は、また、ＣＭＯＳロジックプロセスと整合性のある半導体装置の製造方法を提供する。
【課題を解決するための手段】
【００１０】
本発明は、第１導電型ドーパントを有する基板と、第１導電型ドーパントを有するエピタキシー層と、第２導電型ドーパントを有する深ウェル領域と、第１導電型ドーパントを有する第１ウェル領域と、第２導電型ドーパントを有する第２ウェル領域と、第１導電型ドーパントを有する第３ウェル領域と、第２導電型ドーパントを有する第１ドープ領域とを含む半導体装置を提供する。エピタキシー層は、基板の上に配置され、深ウェル領域は、エピタキシー層の中に配置される。第１ウェル領域は、深ウェル領域の中に配置され、第１ウェル領域の３つの側辺は、エピタキシー層に接触している。第２ウェル領域は、第１ウェル領域の中に配置される。第３ウェル領域は、第２ウェル領域の中に配置され、第３ウェル領域の３つの側辺は、エピタキシー層に接触している。第１ドープ領域は、第３ウェル領域の中に配置される。
【００１１】
本発明は、また、第１導電型ドーパントを有する基板と、第１導電型ドーパントを有するエピタキシー層と、第２導電型ドーパントを有する深ウェル領域と、第１導電型ドーパントを有する第１層領域および第２層領域と、第１導電型ドーパントを有する少なくとも１つの第３層領域と、第１導電型ドーパントを有する第４層領域と、第２導電型ドーパントを有する選択的第１ドープ領域とを含む半導体装置を提供する。エピタキシー層は、基板の上に配置され、深ウェル領域は、エピタキシー層の中に配置される。第１および第２層領域は、深ウェル領域の中に配置され、第１および第２層領域の３つの側辺は、それぞれエピタキシー層に接触している。第２層領域は、第１層領域の上方に配置されるが、互いに連結していない。第３層領域は、深ウェル領域の中に配置され、且つ第３層領域は、第１層領域の上方に設置されて、第１層領域をエピタキシー層の上表面に接続する。第４層領域は、深ウェル領域の中に配置され、且つ第４層領域は、第２層領域の上方に設置されて、第２層領域をエピタキシー層の上表面に接続する。第２導電型ドーパントを有する第１ドープ領域は、上部に選択的に形成される。
【００１２】
本発明は、また、第１導電型ドーパントを有する基板と、第１導電型ドーパントを有するエピタキシー層と、第２導電型ドーパントを有する深ウェル領域と、第１導電型ドーパントを有する第１層領域と、第１導電型ドーパントを有する少なくとも１つの第２層領域と、第１導電型ドーパントを有する第１ウェル領域と、第２導電型ドーパントを有する第１ドープ領域とを含む半導体装置を提供する。エピタキシー層は、基板の上に配置され、深ウェル領域は、エピタキシー層の中に配置される。第１層領域は、深ウェル領域の中に配置され、第１層領域の３つの側辺は、エピタキシー層に接触している。第２層領域は、深ウェル領域の中に配置される。第２層領域は、第１層領域の上方に設置されて、第１層領域をエピタキシー層の上表面に接続する。第１ウェル領域は、深ウェル領域の中に配置される。第１ウェル領域は、第１層領域の上方に設置されるが、連結していない。第１ウェル領域の３つの側辺は、エピタキシー層に接触している。第１ドープ領域は、第１ウェル領域の中に配置される。
【００１３】
また、本発明は、半導体装置の製造方法を提供する。この製造方法において、第１導電型ドーパントを有する基板を提供する。基板の上に第１導電型ドーパントを有するエピタキシー層を形成し、エピタキシー層の中に第２導電型ドーパントを有する深ウェル領域を形成する。深ウェル領域の中に第１導電型ドーパントを有する第１ウェル領域を形成する。第１ウェル領域の３つの側辺は、エピタキシー層に接触している。第１ウェル領域の中に第２導電型ドーパントを有する第２ウェル領域を形成する。第２ウェル領域の中に第１導電型ドーパントを有する第３ウェル領域を形成する。第３ウェル領域の３つの側辺は、エピタキシー層に接触している。第３ウェル領域の中に第２導電型ドーパントを有する第１ドープ領域を形成する。
【００１４】
本発明は、また、半導体装置の製造方法を提供する。この製造方法において、第１導電型ドーパントを有する基板を提供する。基板の上に第１導電型ドーパントを有するエピタキシー層を形成し、エピタキシー層の中に第２導電型ドーパントを有する深ウェル領域を形成する。深ウェル領域の中に第１導電型ドーパントを有する第１層領域および第２層領域を形成する。第２層領域は、第１層領域の上方に形成されるが、連結していない。第１層領域の３つの側辺および第２層領域の３つの側辺は、それぞれエピタキシー層に接触している。深ウェル領域の中に第１導電型ドーパントを有する少なくとも１つの第３層領域を形成する。第３層領域は、第１層領域の上方に形成されて、第１層領域をエピタキシー層の上表面に接続する。深ウェル領域の中に第１導電型ドーパントを有する第４層領域を形成する。第４層領域は、第２層領域の上方に形成されて、第２層領域をエピタキシー層の上表面に接続する。第２導電型ドーパントを有する第１ドープ領域を上部に選択的に形成する。
【００１５】
本発明は、また、半導体装置の製造方法を提供する。この製造方法において、第１導電型ドーパントを有する基板を提供する。基板の上に第１導電型ドーパントを有するエピタキシー層を形成し、エピタキシー層の中に第２導電型ドーパントを有する深ウェル領域を形成する。深ウェル領域の中に第１導電型ドーパントを有する第１層領域を形成する。第１層領域の３つの側辺は、エピタキシー層に接触している。深ウェル領域の中に第１導電型ドーパントを有する少なくとも１つの第２層領域を形成する。第２層領域は、第１層領域の上方に形成されて、第１層領域をエピタキシー層の上表面に接続する。深ウェル領域の中に第１導電型ドーパントを有する第１ウェル領域を形成する。第１ウェル領域は、第１層領域の上方に形成されるが、連結していない。第１ウェル領域の３つの側辺は、エピタキシー層に接触している。第１ウェル領域の中に第２導電型ドーパントを有する第１ドープ領域を形成する。
【発明の効果】
【００１６】
本発明の半導体装置は、エピタキシー層の中にウェル領域とドープ領域を配置することによって、多接合フォトダイオードを形成する。半導体装置は、低暗電流、高感度、多波長光検出能力といった特性を有する。また、本発明の半導体装置の製造プロセスは、現在のＣＭＯＳロジックプロセスと統合することができるため、ＣＭＯＳロジックデバイスと多接合フォトダイオードを同時に形成することができ、生産コストを上げずに製造を簡素化することができる。
【００１７】
本発明の上記および他の目的、特徴、および利点をより分かり易くするため、図面と併せた幾つかの実施形態を以下に説明する。
【図面の簡単な説明】
【００１８】
【図１Ａ】第１実施形態に係る本発明の半導体装置の概略的上面図である。
【図１Ｂ】線Ｉ‐Ｉ’に沿った図１Ａの断面図である。
【図２】第２実施形態に係る本発明の半導体装置の概略的断面図である。
【図３】第３実施形態に係る本発明の半導体装置の概略的断面図である。
【図４Ａ】第４実施形態に係る本発明の半導体装置の製造プロセスのステップを示した概略的断面図である。
【図４Ｂ】第４実施形態に係る本発明の半導体装置の製造プロセスのステップを示した概略的断面図である。
【図４Ｃ】第４実施形態に係る本発明の半導体装置の製造プロセスのステップを示した概略的断面図である。
【図５Ａ】第５実施形態に係る本発明の半導体装置の製造プロセスのステップを示した概略的断面図である。
【図５Ｂ】第５実施形態に係る本発明の半導体装置の製造プロセスのステップを示した概略的断面図である。
【図５Ｃ】第５実施形態に係る本発明の半導体装置の製造プロセスのステップを示した概略的断面図である。
【図６Ａ】第６実施形態に係る本発明の半導体装置の製造プロセスのステップを示した概略的断面図である。
【図６Ｂ】第６実施形態に係る本発明の半導体装置の製造プロセスのステップを示した概略的断面図である。
【図６Ｃ】第６実施形態に係る本発明の半導体装置の製造プロセスのステップを示した概略的断面図である。
【図７】第４実施形態に係る本発明の半導体装置の製造プロセスのステップのフローチャートである。
【図８】第５実施形態に係る本発明の半導体装置の製造プロセスのステップのフローチャートである。
【図９】第６実施形態に係る本発明の半導体装置の製造プロセスのステップのフローチャートである。
【発明を実施するための形態】
【００１９】
本発明の半導体装置は、例えば、多接合フォトダイオード（multi-junction photodiode）であり、基板上に複数の多接合フォトダイオードがアレイに配列されている。一般的に、特定の積層構造の設計、接合構造の多様な深度、接合部／層のドーピング濃度の調整によって、多接合フォトダイオードは、少なくとも、（１）多波長光検出能力、（２）高検出感度、（３）低ノイズ（低暗電流等）といった能力を有する。また、本発明のフォトダイオードをＣＭＯＳイメージセンサに応用した場合、多接合の設計によって、多波長光を識別することができるため、従来のＣＭＯＳイメージセンサの検出波長の分類、検出感度の向上、暗電流の減少に有用である。したがって、このような高感度センサは、分子検出や識別を含む様々な検出アプリケーションに幅広く使用することができる。
【００２０】
続いて、断面図により本発明の実施形態を説明する。注意すべきこととして、以下の実施形態において、Ｐ型は第１導電型であり、Ｎ型は第２導電型である。しかしながら、これらの設計は、本発明の範囲を限定するものではない。本発明は、また、第１導電型をＮ型とし、第２導電型をＰ型として半導体装置を形成してもよい。
［第１実施形態］
【００２１】
図１Ａは、第１実施形態に係る本発明の半導体装置の概略的上面図である。図１Ｂは、線Ｉ‐Ｉ’に沿った図１Ａの断面図である。説明しやすいよう、図１Ａではフォトダイオードの主なレイアウトのみを示し、いくつかの素子は省略している。
【００２２】
図１Ａおよび図１Ｂを参照すると、半導体装置１００は、例えば、多波長光検出に用いる多接合フォトダイオードである。半導体装置１００は、第１導電型ドーパントを有する基板１０２と、第１導電型ドーパントを有するエピタキシー層１０４と、第２導電型ドーパントを有する深ウェル領域１０６と、第１導電型ドーパントを有するウェル領域１０８と、第２導電型ドーパントを有するウェル領域１１０と、第１導電型ドーパントを有するウェル領域１１２と、第２導電型ドーパントを有するドープ領域１１４とを含む。
【００２３】
第１導電型ドーパントを有する基板１０２は、例えば、シリコン基板または他の半導体基板のｐ＋型基板（p+ sub）である。第１実施形態において、ｐ＋型基板１０２に注入されたドーパントは、例えば、ドーピング濃度が約１×１０19 atoms / cm3 〜１×１０21 atoms / cm3のホウ素である。
【００２４】
第１導電型ドーパントを有するエピタキシー層１０４は、基板１０２の上に配置される。エピタキシー層１０４は、例えば、ｐ−型の低濃度ドープ（lightly doped）のエピタキシーシリコン層（epi p-）である。第１実施形態において、ｐ−型エピタキシー層１０４に注入されたドーパントは、例えば、ドーピング濃度が約１×１０15 atoms / cm3 〜５×１０16 atoms / cm3のホウ素である。また、基板１０２の上に生長したエピタキシー層１０４の厚さは、例えば、約４μｍ〜７μｍである。
【００２５】
第２導電型ドーパントを有する深ウェル領域１０６は、エピタキシー層１０４の中に配置され、例えば、ｎ型深ウェル領域である。第１実施形態において、ｎ型深ウェル領域１０６に注入されたドーパントは、例えば、ドーピング濃度が約１×１０16 atoms / cm3 〜１×１０17 atoms / cm3のリンである。また、深ウェル領域１０６の分布範囲は、エピタキシー層１０４の上表面から約３μｍ〜４．５μｍの深度まで延伸する。
【００２６】
第１導電型ドーパントを有するウェル領域１０８は、深ウェル領域１０６の中に配置され、例えば、ｐ型ウェル領域である。第１実施形態において、ｐ型ウェル領域１０８に注入されたドーパントは、例えば、ドーピング濃度が約５×１０16 atoms / cm3 〜８×１０17 atoms / cm3のホウ素である。また、ウェル領域１０８の分布範囲は、エピタキシー層１０４の上表面から約２．５μｍ〜３．２μｍの深度まで延伸し、３つの側面は、エピタキシー層に接触している。
【００２７】
第２導電型ドーパントを有するウェル領域１１０は、ウェル領域１０８の中に配置され、例えば、ｎ型ウェル領域である。第１実施形態において、ｎ型ウェル領域１１０に注入されたドーパントは、例えば、ドーピング濃度が約１×１０16 atoms / cm3 〜１×１０17 atoms / cm3のリンである。また、ウェル領域１１０の分布範囲は、エピタキシー層１０４の上表面から約１．８μｍ〜２．３μｍの深度まで延伸する。
【００２８】
第１導電型ドーパントを有するウェル領域１１２は、ウェル領域１１０の中に配置され、ウェル領域１１２の３つの側辺は、エピタキシー層に接触している。ウェル領域１１２は、例えば、ｐ型ウェル領域である。第１実施形態において、ｐ型ウェル領域１１２に注入されたドーパントは、例えば、ドーピング濃度が約５×１０16 atoms / cm3 〜８×１０17 atoms / cm3のホウ素である。また、ウェル領域１１２の分布範囲は、エピタキシー層１０４の上表面から約１．２μｍ〜１．７μｍの深度まで延伸する。
【００２９】
第２導電型ドーパントを有するドープ領域１１４は、ウェル領域１１２の中に配置され、例えば、ｎ型ドープ領域である。第１実施形態において、ｎ型ドープ領域１１４に注入されたドーパントは、例えば、ドーピング濃度が約１×１０16 atoms / cm3 〜１×１０17 atoms / cm3のリンである。また、ドープ領域１１４の分布範囲は、エピタキシー層１０４の上表面から約０．５μｍ〜０．８μｍの深度まで延伸する。
【００３０】
第１実施形態において、図１Ａおよび図１Ｂに示すように、３次元の視点で見ると、ウェル領域１０８の３つの側辺は、例えば、エピタキシー層１０４に接触しており、深ウェル領域１０６は、Ｌ字型構造を形成する。ウェル領域１１２の３つの側辺は、例えば、エピタキシー層に接触しており、深ウェル領域１１０は、Ｌ字型構造を形成する。上記の深ウェル領域１０６および深ウェル領域１１０のＬ字型構造は、エピタキシー深度の軸に沿ってどの角度にも回転することができ、図１Ａおよび図１Ｂに記載した方向のみに限定されない。エピタキシー層１０４、深ウェル領域１０６、ウェル領域１０８、ウェル領域１１０、ウェル領域１１２およびドープ領域１１４の間には複数のｐ‐ｎ接合部が形成されるため、多波長光検出能力を有する多接合フォトダイオード構造を得ることができる。
【００３１】
異なる光波長は、シリコン基板において異なる侵入深さ（penetration depth）を有する。例えば、５００ｎｍの光波長に対する侵入深さは０．９１μｍであり、６００ｎｍの波長に対しては２．４２μｍであり、７００ｎｍの波長に対しては５．２６μｍである。そのため、バックエンド回路設計と組み合わせた一般のＣＭＯＳロジックプロセスによって製造された多接合フォトダイオードは、シリコンの光吸収特性に基づく複数の波長検出を達成することができる。
【００３２】
詳しく説明すると、半導体装置１００において、ウェル領域１１２に取り囲まれたドープ領域１１４は、第１フォトダイオードを形成し、エピタキシー層１０４、ウェル領域１０８およびウェル領域１１２に取り囲まれたＬ字型領域１１０は、第２フォトダイオードを形成し、エピタキシー層１０４、ウェル領域１０８に取り囲まれたＬ字型深ウェル領域１０６は、第３フォトダイオードを形成する。つまり、ドープ領域１１４、ウェル領域１１２、ウェル領域１１０、ウェル領域１０８、深ウェル領域１０６およびエピタキシー層１０４で構成された多接合フォトダイオードは、第１、第２および第３接合部において、それぞれ約４５０ｎｍ〜５５０ｎｍの短波長、約５５０ｎｍ〜６５０ｎｍの中間波長および約６５０ｎｍ〜８００ｎｍの長波長を検出することができるため、カラーフィルタを使用する従来のＣＭＯＳイメージセンサと比較して、感度を向上させることができる。
【００３３】
フォトダイオードの導電率を増やすため、第２導電型ドーパントを有するウェル領域１１０内に同じ導電型のウェル領域１１６を選択的に設置して、第２導電型ドーパントを有する深ウェル領域１０６内に同じ導電型のウェル領域１１８を選択的に設置する。第２導電型ドーパントを有するウェル領域１１６は、例えば、ｎ型ウェル領域である。ウェル領域１１６のドーピング濃度はウェル領域１１０よりも高いため、外部接続に対するウェル領域１１０の端子として機能する。第１実施形態において、ｎ型ウェル領域１１６に注入されたドーパントは、例えば、ドーピング濃度が約５×１０16 atoms / cm3 〜５×１０17 atoms / cm3のリンである。また、ウェル領域１１６の分布範囲は、エピタキシー層１０４の上表面から約０．５μｍ〜１．５μｍの深度まで延伸する。
【００３４】
第２導電型ドーパントを有するウェル領域１１８は、例えば、ｎ型ウェル領域である。ウェル領域１１８のドーピング濃度はウェル領域１０６よりも高いため、外部接続に対するウェル領域１０６の端子として機能する。第１実施形態において、ｎ型ウェル領域１１８に注入されたドーパントは、例えば、ドーピング濃度が約５×１０16 atoms / cm3 〜５×１０17 atoms / cm3のリンである。また、ウェル領域１１８の分布範囲は、エピタキシー層１０４の上表面から約１．５μｍ〜２．５μｍの深度まで延伸する。
【００３５】
また、第１実施形態において、半導体装置１００は、第１導電型ドーパントを有するウェル領域１２０を参考電圧として選択的に設置する。あるいは、第２導電型ドーパントを有するウェル領域１２２および第１導電型ドーパントを有するドープ領域１２４を選択的に設置してもよい。ウェル領域１２０およびウェル領域１２２は、エピタキシー層１０４の中に設置され、例えば、深ウェル領域１０６の端部の外側に設置されるが、ドープ領域１２４は、例えば、深ウェル領域１０６の上部に配置される。
【００３６】
詳しく説明すると、第１導電型ドーパントを有するウェル領域１２０は、例えば、ｐ型ウェル領域である。ウェル領域１２０は、例えば、深ウェル領域１０６を取り囲む環状形であるが、深ウェル領域１０６に接触していない。第１実施形態において、ｐ型ウェル領域１２０に注入されたドーパントは、例えば、ドーピング濃度が約１×１０17 atoms / cm3 〜８×１０17 atoms / cm3のホウ素である。また、ウェル領域１２０の分布範囲は、エピタキシー層１０４の上表面から約１．０μｍ〜２．０μｍの深度まで延伸する。
【００３７】
第２導電型ドーパントを有するウェル領域１２２は、例えば、ｎ型ウェル領域である。ウェル領域１２２は、例えば、ウェル領域１２０を取り囲む環状形であるが、ウェル領域１２０に接触していない。第１実施形態において、ｎ型ウェル領域１２２に注入されたドーパントは、例えば、ドーピング濃度が約１×１０17 atoms / cm3 〜８×１０17 atoms / cm3のリンである。また、ウェル領域１２２の分布範囲は、エピタキシー層１０４の上表面から約２μｍ〜４μｍの深度まで延伸する。
【００３８】
第１導電型ドーパントを有するドープ領域１２４は、例えば、ｐ型（ｐ＋）ドープ領域である。ドープ領域１２４は、例えば、環状のウェル領域１２０によって定義されたエリア内に設置され、深ウェル領域１０６の全エリアにまたがる。ドープ領域１２４は、深ウェル領域１０６、ウェル領域１０８、ウェル領域１１０、ウェル領域１１２、ドープ領域１１４、ウェル領域１１６およびウェル領域１１８の上に配置される。第１実施形態において、ｐ型ドープ領域１２４に注入されたドーパントは、例えば、ドーピング濃度が約１×１０18 atoms / cm3 〜１×１０21 atoms / cm3のホウ素である。また、ドープ領域１２４の分布範囲は、エピタキシー層１０４の上表面から約０．２μｍ〜０．５μｍの深度まで延伸する。
【００３９】
フォトダイオードの周囲には、ドーピング濃度の高いウェル領域１２０、ウェル領域１２２およびドープ領域１２４が取り囲んでいるため、ウェル領域１２０およびウェル領域１２２は、外部回路からのノイズ影響や隣接するフォトダイオードからのクロストークを防ぐことができ、フォトダイオード内部の暗電流を下げることができる。ドープ領域１２４は、外部へのキャリア拡散を防ぐことができ、各プロセスから生じる表面欠陥を隔絶することによって暗電流を下げることができる。そのため、ウェル領域１２０、ウェル領域１２２およびドープ領域１２４の設計により、ノイズを減らし、漏洩電流を阻止し、暗電流を下げることによって、装置の機能を高めることができる。
【００４０】
第１実施形態において、半導体装置１００は、さらに、複数の接触面１２６を有し、それぞれ、ドープ領域１１４、ウェル領域１１６、ウェル領域１１８、ウェル領域１２０およびウェル領域１２２の上に配置され、外部回路に電気接続される。接触面１２６の材料は、例えば、金属または他の導電材料であり、あるいは、接触面１２６は、高濃度ドープ（heavily doped）領域である。第１実施形態において、半導体装置１００が深ウェル領域１０６全体にわたるドープ領域１２４を有する時、ドープ領域１２４は、さらに、複数の開口１２４ａを有し、ドープ領域１１４、ウェル領域１１６およびウェル領域１１８の上に配置され、接触面１２６の形成を容易にする。
［第２実施形態］
【００４１】
図２は、第２実施形態に係る本発明の半導体装置の概略的断面図である。図２において、図１Ｂで使用した構成要素と同じ構成要素には同じ参照符号を使用し、詳しい説明を省略する。
【００４２】
図２を参照すると、半導体装置２００は、例えば、多波長光検出に用いる多接合フォトダイオードである。図２の半導体装置２００の主な構成要素は、図１Ａおよび図１Ｂの半導体素子１００の構成要素と実質的に類似するが、相違点は、主に、フォトダイオードの配置にある。半導体装置２００は、第１導電型ドーパントを有する基板１０２と、第１導電型ドーパントを有するエピタキシー層１０４と、第２導電型ドーパントを有する深ウェル領域１０６と、第１導電型ドーパントを有する層領域２０２と、第１導電型ドーパントを有する層領域２０４と、第１導電型ドーパントを有する層領域２０６と、第１導電型ドーパントを有する層領域２０８と、第１導電型ドーパントを有する層領域２１０とを含む。
【００４３】
第１導電型ドーパントを有する層領域２０２は、深ウェル領域１０６の中に配置され、例えば、ｐ型層領域である。第２実施形態において、ｐ型層領域２０２に注入されたドーパントは、例えば、ドーピング濃度が約５×１０16 atoms / cm3 〜８×１０17 atoms / cm3のホウ素である。また、層領域２０２の分布範囲は、約１．８μｍ〜２．３μｍのエピタキシー層１０４の上表面の下方の深度から約２．５μｍ〜３．２μｍのエピタキシー層１０４の上表面の下方の深度までである。
【００４４】
第１導電型ドーパントを有する層領域２０４は、深ウェル領域１０６の中に配置され、例えば、ｐ型層領域である。層領域２０４は、層領域２０２の上方に配置されるが、層領域２０４と層領域２０２は、例えば、互いに連結していない。第２実施形態において、ｐ型層領域２０４に注入されたドーパントは、例えば、ドーピング濃度が約５×１０16 atoms / cm3 〜８×１０17 atoms / cm3のホウ素である。また、層領域２０４の分布範囲は、約０．５μｍ〜０．８μｍのエピタキシー層１０４の上表面の下方の深度から約１．２μｍ〜１．７μｍのエピタキシー層１０４の上表面の下方の深度までである。
【００４５】
第１導電型ドーパントを有する層領域２０６および層領域２０８は、深ウェル領域１０６の中に配置され、例えば、ｐ型層領域である。層領域２０６および層領域２０８は、層領域２０２の上方に配置され、層領域２０６は、層領域２０８と層領域２０２の間に設置される。層領域２０８、層領域２０６および層領域２０２は、例えば、互いに連結しているため、層領域２０８および層領域２０６は、直立構造（upright structure）を形成し、層領域２０２をエピタキシー層１０４の上表面に接続する。第２実施形態において、ｐ型層領域２０６および層領域２０８に注入されたドーパントは、例えば、ドーピング濃度が約５×１０16 atoms / cm3 〜８×１０17 atoms / cm3のホウ素である。また、層領域２０６の分布範囲は、約１．２μｍ〜１．７μｍのエピタキシー層１０４の上表面の下方の深度から約１．８μｍ〜２．３μｍのエピタキシー層１０４の上表面の下方の深度までであり、層領域２０８の分布範囲は、エピタキシー層１０４の上表面から約１．２μｍ〜１．７μｍの深度まで延伸する。
【００４６】
第１導電型ドーパントを有する層領域２１０は、深ウェル領域１０６の中に配置され、例えば、ｐ型層領域である。層領域２１０は、層領域２０４の上方に設置され、且つ層領域２０４に連結し、層領域２０４をエピタキシー層１０４の上表面に接続する。また、層領域２１０と層領域２０８、２０６は、例えば、互いに連結していない。第２実施形態において、ｐ型層領域２１０に注入されたドーパントは、例えば、ドーピング濃度が約５×１０16 atoms / cm3 〜８×１０17 atoms / cm3のホウ素である。また、層領域２１０の分布範囲は、エピタキシー層１０４の上表面から約１．０μｍ〜２．０μｍの深度まで延伸する。ただし、分布範囲は、最良の成果を上げるため、変更してもよい。
【００４７】
第２実施形態において、３次元の視点で見ると、層領域２０２の３つの側辺は、例えば、エピタキシー層１０４に接触しており、層領域２０４の３つの側辺は、例えば、エピタキシー層１０４に接触している。また、層領域２０６、２０８および層領域２１０は、同じ側に設置される必要はない。フォトダイオードが３つ形成され、エピタキシー層１０４の上表面に接続されてさえいれば、本発明の範囲はここで説明した例のみに限定されない。
【００４８】
図２において、深ウェル領域１０６内に配置された層領域２０２、層領域２０４、層領域２０６、層領域２０８、および／または層領域２１０、および／またはドープ領域２１１は、深ウェル領域１０６を複数の領域に分割する。これらの領域の間には複数のｐ−ｎ接合部があり、多接合を有するフォトダイオード構造を形成する。詳しく説明すると、半導体装置２００において、エピタキシー層１０４、層領域２０４および層領域２１０に取り囲まれた深ウェル領域１０６またはドープ領域２１１は、第１フォトダイオードを形成し、層領域２０２、層領域２０４、層領域２０６、層領域２０８、層領域２１０およびエピタキシー層１０４に取り囲まれたＬ字型深ウェル領域１０６は、第２フォトダイオードを形成し、エピタキシー層１０４、層領域２０２、層領域２０６および層領域２０８に取り囲まれたＬ字型深ウェル領域１０６は、第３フォトダイオードを形成する。そのため、多接合フォトダイオード構造は多波長光を検出することができ、波長識別を達成することができる。
【００４９】
また、フォトダイオードの導電率を増やすため、第２導電型ドーパントを有する深ウェル領域１０６内に同じ導電型のウェル領域２１２およびウェル領域２１４を選択的に設置してもよい。ウェル領域２１２およびウェル領域２１４のドーピング濃度は深ウェル領域１０６よりも高いため、ウェル領域２１２およびウェル領域２１４は、深ウェル領域１０６の外部接続に対する端子として機能する。ドープ領域２１１は、例えば、ｎ型ドープ領域であり、層領域２０４の上方にある深ウェル領域１０６の中に配置される。つまり、ドープ領域２１１は、層領域２０４および層領域２１０によって定義された範囲内に設置される。ウェル領域２１２は、例えば、ｎ型ウェル領域であり、層領域２０２の上方にある深ウェル領域１０６の中、および層領域２０８と層領域２１０の間に配置される。ウェル領域２１４は、例えば、ｎ型ウェル領域である。ウェル領域２１４は、層領域２０２、２０６、２０８およびエピタキシー層１０４によって定義された深ウェル領域１０６の中、および層領域２０８とウェル領域１２０の間に配置される。ドープ領域２１１のドーパント、ドーピング濃度および分布範囲は、例えば、第１実施形態のドープ領域１１４と類似する、または同じである。ウェル領域２１２のドーパント、ドーピング濃度および分布範囲は、例えば、第１実施形態のウェル領域１１６と類似する、または同じである。ウェル領域２１４のドーパント、ドーピング濃度および分布範囲は、例えば、第１実施形態のウェル領域１１８と類似する、または同じである。
【００５０】
第２実施形態において、半導体装置２００は、漏洩電流経路を遮断して暗電流を減らし、装置の性能を向上させるため、第１導電型ドーパントを有するウェル領域１２０、第２導電型ドーパントを有するウェル領域１２２、第１導電型ドーパントを有するドープ領域１２４を選択的に設置してもよい。また、半導体装置２００は、さらに、複数の接触面１２６を含み、それぞれ、層領域２０４の上方にある深ウェル領域１０６（またはドープ領域２１１）の上、およびウェル領域２１２、ウェル領域２１４、ウェル領域１２０およびウェル領域１２２の上に配置されて、外部回路に電気接続される。上述した実施形態に基づく変更や応用は、本分野に詳しい技術者に周知であるため、ここでは詳しく説明しない。
［第３実施形態］
【００５１】
図３は、第３実施形態に係る本発明の半導体装置の概略的断面図である。図３において、図２で使用した構成要素と同じ構成要素には同じ参照符号を使用し、詳しい説明を省略する。
【００５２】
図３を参照すると、半導体装置３００は、例えば、多波長光検出に用いる多接合フォトダイオードである。図３の半導体装置３００の主な構成要素は、図２の半導体素子２００の構成要素と実質的に類似するが、相違点は、主に、フォトダイオードの配置にある。半導体装置３００は、第１導電型ドーパントを有する基板１０２と、第１導電型ドーパントを有するエピタキシー層１０４と、第２導電型ドーパントを有する深ウェル領域１０６と、第１導電型ドーパントを有する層領域２０２と、第１導電型ドーパントを有する層領域２０６と、第１導電型ドーパントを有する少なくとも１つの層領域２０８と、第１導電型ドーパントを有するウェル領域３０２と、第２導電型ドーパントを有するドープ領域３０４とを含む。
【００５３】
第１導電型ドーパントを有するウェル領域３０２は、深ウェル領域１０６の中に配置され、例えば、ｐ型ウェル領域である。ウェル領域３０２は、層領域２０２の上方に設置されるが、例えば、層領域２０２、２０６、２０８に連結していない。第３実施形態において、ｐ型ウェル領域３０２に注入されたドーパントは、例えば、ドーピング濃度が約５×１０16 atoms / cm3 〜８×１０17 atoms / cm3のホウ素である。また、ウェル領域３０２の分布範囲は、エピタキシー層１０４の上表面から約１．２μｍ〜１．７μｍの深度まで延伸する。
【００５４】
第２導電型ドーパントを有するドープ領域３０４は、ウェル領域３０２の中に配置され、例えば、ｎ型ドープ領域である。第３実施形態において、ｎ型ドープ領域３０４に注入されたドーパントは、例えば、ドーピング濃度が約１×１０16 atoms / cm3 〜１×１０17 atoms / cm3のリンである。また、ドープ領域３０４の分布範囲は、エピタキシー層１０４の上表面から約０．５μｍ〜０．８μｍの深度まで延伸する。
【００５５】
第３実施形態において、３次元の視点で見ると、層領域２０２の３つの側辺は、例えば、エピタキシー層１０４に接触しており、ウェル領域３０２の３つの側辺は、例えば、エピタキシー層１０４に接触している。図３において、深ウェル領域１０６の中に層領域２０２、層領域２０６、層領域２０８、ウェル領域３０２およびドープ領域３０４が形成されるため、これらの領域の間には複数のｐ−ｎ接合部があり、多接合フォトダイオードを形成する。詳しく説明すると、半導体装置３００において、ウェル領域３０２に取り囲まれたドープ領域３０４は、第１フォトダイオードを形成し、層領域２０２、層領域２０６、層領域２０８、ウェル領域３０２およびエピタキシー層１０４に取り囲まれたＬ字型深ウェル領域１０６は、第２フォトダイオードを形成し、エピタキシー層１０４、層領域２０２、層領域２０６および層領域２０８に取り囲まれたＬ字型深ウェル領域１０６は、第３フォトダイオードを形成する。そのため、多接合フォトダイオード構造は多波長光を検出することができ、波長識別を達成することができる。
【００５６】
また、半導体装置３００は、さらに、複数の接触面１２６を含み、それぞれ、ドープ領域３０４、ウェル領域２１２、ウェル領域２１４、ウェル領域１２０およびウェル領域１２２の上に配置されて、外部回路に電気接続される。
【００５７】
第１、第２および第３実施形態で説明した半導体装置１００、２００、３００は、多波長光検出ができ、様々な検出に幅広く応用することのできる多接合フォトダイオードである。例えば、ゲノムの単一分子シーケンスの生化学規格に基づくと、ゲノムの単一分子シーケンスを行うには、センサの検出感度が積分時間（≦３３ｍｓ）内で３００光子未満であることが要求される。多接合フォトダイオードは、低暗電流および高感度が要求される。本発明の多接合フォトダイオードは、このような要求を満たすため、複数の波長の分類能力を生化学反応の単一分子蛍光検出に使用することができる。しかしながら、本発明の装置の応用は、これらの実施形態のみに限定されない。
【００５８】
以下、図１Ｂ、図２および図３に示した半導体装置１００、２００、３００の製造方法について説明する。しかしながら、当業者であれば理解できるように、ここで提供する製造プロセスは、現在のＣＭＯＳロジックプロセスと整合性のある本発明の半導体装置の製造を説明するためのものであって、本発明の範囲を限定する意図はない。半導体装置の製造プロセスは、これらの実施形態で説明したステップの順序に限定されず、技術および製品要求に応じて変更してもよい。
［第４実施形態］
【００５９】
図４Ａ〜図４Ｃは、第４実施形態に係る本発明の半導体装置の製造プロセスのステップを示した概略的断面図である。図４Ａ〜図４Ｃにおいて、図１Ｂで使用した構成要素と同じ構成要素には同じ参照符号を使用し、詳しい説明を省略する。図７は、第４実施形態に係る本発明の半導体装置の製造プロセスのステップのフローチャートである。
【００６０】
図４Ａおよび図７を参照すると、ステップＳ７０２において、第１導電型ドーパントを有する基板１０２を提供し、基板１０２は、例えば、ｐ＋型シリコン基板またはその他の半導体基板である。ステップＳ７０４において、基板１０２の上に第１導電型ドーパントを有するエピタキシー層１０４を形成し、エピタキシー層１０４は、例えば、ｐ型の低濃度ホウ素ドープのエピタキシー層である。エピタキシー層１０４は、エピタキシープロセスによって形成され、基板１０２の表面にエピタキシーシリコン層を形成する。ステップＳ７０６において、エピタキシー層１０４の中に第２導電型ドーパントを有する深ウェル領域１０６を形成し、深ウェル領域１０６は、例えば、ｎ型深ウェル領域である。第４実施形態において、深ウェル領域１０６は、例えば、約１６００ｋｅＶ〜２２００ｋｅＶの注入エネルギーを有する１つまたはそれ以上のリンイオン注入プロセスにより、エピタキシー層１０４の中に形成される。
【００６１】
図４Ｂおよび図７を参照すると、ステップＳ７０８において、深ウェル領域１０６の中に第１導電型ドーパントを有するウェル領域１０８を形成し、ウェル領域１０８は、例えば、ｐ型ウェル領域である。第４実施形態において、１つまたはそれ以上のイオン注入プロセスにより、ホウ素イオンを深ウェル領域１０６に注入して、例えば、約１０５０ｋｅＶ〜１６００ｋｅＶの注入エネルギーを有するウェル領域１０８を形成する。ステップＳ７１０において、ウェル領域１０８の中に第２導電型ドーパントを有するウェル領域１１０を形成し、ウェル領域１１０は、例えば、ｎ型ウェル領域である。第４実施形態において、１つまたはそれ以上のイオン注入プロセスにより、リンイオンをウェル領域１０８に注入して、例えば、約１４００ｋｅＶ〜２０００ｋｅＶの注入エネルギーを有するウェル領域１１０を形成する。
【００６２】
ステップＳ７１２において、ウェル領域１１０の中に第１導電型ドーパントを有するウェル領域１１２を形成し、ウェル領域１１２は、例えば、ｐ型ウェル領域である。第４実施形態において、１つまたはそれ以上のイオン注入プロセスにより、ホウ素イオンをウェル領域１１２に注入して、例えば、約３００ｋｅＶ〜５５０ｋｅＶの注入エネルギーを有するウェル領域１１２を形成する。ステップＳ７１４において、ウェル領域１１２の中に第２導電型ドーパントを有するドープ領域１１４を形成し、ドープ領域１１４は、例えば、ｎ型ドープ領域である。第４実施形態において、イオン注入プロセスにより、リンイオンをウェル領域１１２に注入して、例えば、約２００ｋｅＶ〜５００ｋｅＶの注入エネルギーを有するドープ領域１１４を形成する。
【００６３】
図４Ｃおよび図７を参照すると、ウェル領域１１０の中に第２導電型ドーパントを有するウェル領域１１６を選択的に形成し（ステップＳ７１６）、深ウェル領域１０６の中に第２導電型ドーパントを有するウェル領域１１８を選択的に形成する（ステップＳ７１８）。ウェル領域１１６およびウェル領域１１８は、例えば、ドーピング濃度の高いｎ型ウェル領域であり、それぞれ、外部接続に対するウェル領域１１０および深ウェル領域１０６の端子として機能する。第４実施形態において、イオン注入により、リンイオンをウェル領域１１０および深ウェル領域１０６の上部に注入して、例えば、約２００ｋｅＶ〜５００ｋｅＶの注入エネルギーを有するウェル領域１１６およびウェル領域１１８をそれぞれ形成する。また、ウェル領域１１６およびウェル領域１１８は、同じステップで形成されても、異なるステップで別々に形成されてもよい。
【００６４】
それから、エピタキシー層１０４の中に、第１導電型ドーパントを有するウェル領域１２０（ステップＳ７２０）および第２導電型ドーパントを有するウェル領域１２２（ステップＳ７２２）を選択的に形成し、深ウェル領域１０６の中に第１導電型ドーパントを有するドープ領域１２４を選択的に形成する（ステップＳ７２４）。ウェル領域１２０は、例えば、ｐ型ウェル領域であり、深ウェル領域１０６を取り囲む環状形を有する。第４実施形態において、イオン注入により、ホウ素イオンをエピタキシー層１０４の上部および深ウェル領域１０６の外側に注入して、例えば、約２５０ｋｅＶ〜３５０ｋｅＶの注入エネルギーを有するウェル領域１２０を形成する。ウェル領域１２２は、例えば、ｎ型ウェル領域の上にあり、ウェル領域１２０を取り囲む環状形を有する。第４実施形態において、イオン注入により、リンイオンをエピタキシー層１０４の上部およびウェル領域１２０の外側に注入して、例えば、約３５０ｋｅＶ〜５５０ｋｅＶの注入エネルギーを有するウェル領域１２２を形成する。ドープ領域１２４は、例えば、ｐ型ドープ領域であり、環状のウェル領域１２０によって定義された範囲内に形成され、且つ深ウェル領域１０６全体の上部にまたがる。第４実施形態において、イオン注入により、ホウ素イオンを深ウェル領域１０６の上部に注入して、例えば、約１０ｋｅＶ〜４５ｋｅＶの注入エネルギーを有するドープ領域１２４を形成する。
【００６５】
ステップＳ７２６において、ドープ領域１１４、ウェル領域１１６、ウェル領域１１８、ウェル領域１２０およびウェル領域１２２の中に複数の接触面１２６を形成して、外部回路に電気接続する。このようにして、図１Ａおよび図１Ｂに示した半導体１００が得られる。
［第５実施形態］
【００６６】
図５Ａ〜図５Ｃは、第５実施形態に係る本発明の半導体装置の製造プロセスのステップを示した概略的断面図である。図５Ａ〜図５Ｃにおいて、図２で使用した構成要素と同じ構成要素には同じ参照符号を使用し、詳しい説明を省略する。図８は、第５実施形態に係る本発明の半導体装置の製造プロセスのステップのフローチャートである。
【００６７】
図５Ａおよび図８を参照すると、深ウェル領域１０６を形成した後（ステップＳ７０６）、ステップＳ８０２に続く。深ウェル領域１０６の中に第１導電型ドーパントを有する層領域２０２を形成する。層領域２０２は、例えば、ｐ型層領域である。第５実施形態において、ホウ素イオンを深ウェル領域１０６に注入して、例えば、約１０５０ｋｅＶ〜１６００ｋｅＶの注入エネルギーを有する層領域２０２を形成する。ステップＳ８０４において、深ウェル領域１０６の中に第１導電型ドーパントを有する層領域２０４を形成し、層領域２０４は、例えば、ｐ型層領域である。注意すべきこととして、深ウェル領域１０６内の層領域２０２および層領域２０４は、エピタキシー層１０４の上表面に達しておらず、層領域２０４と下部の層領域２０２は、互いに連結していない。第５実施形態において、イオン注入により、ホウ素イオンを深ウェル領域１０６に注入して、例えば、約３００ｋｅＶ〜５５０ｋｅＶの注入エネルギーを有する層領域２０４を形成する。
【００６８】
図５Ｂおよび図８を参照すると、ステップＳ８０６において、深ウェル領域１０６の中に第１導電型ドーパントを有する層領域２０６および層領域２０８を順番に形成する。第１導電型ドーパントを有する層領域２０６および層領域２０８は、例えば、ｐ型層領域である。層領域２０６および層領域２０８は、例えば、層領域２０２に垂直であり、且つその上方に位置し、層領域２０６と層領域２０８は互いに連結している。そのため、層領域２０２は、層領域２０８および層領域２０６を介してエピタキシー層１０４の上表面に接続される。第５実施形態において、ホウ素イオンを深ウェル領域１０６に注入して、例えば、約３００ｋｅＶ〜９００ｋｅＶの注入エネルギーを有する層領域２０６および層領域２０８を順番に形成する。
【００６９】
ステップＳ８０８において、深ウェル領域１０６の中に第１導電型ドーパントを有する層領域２１０を形成し、層領域２１０は、例えば、ｐ型層領域である。層領域２１０は、例えば、層領域２０４の上部に形成され、且つ層領域２０４に連結するため、層領域２０４は、層領域２１０を介してエピタキシー層１０４の上表面に接続される。第５実施形態において、ホウ素イオンを深ウェル領域１０６に注入して、例えば、約３００ｋｅＶ〜５００ｋｅＶの注入エネルギーを有する層領域２１０を形成する。その後、エピタキシー層１０４の中に、第１導電型ドーパントを有するウェル領域１２０（ステップＳ８１０）および第２導電型ドーパントを有するウェル領域１２２（ステップＳ８１２）を選択的に形成する。ウェル領域１２０は、例えば、ｐ型ウェル領域であり、深ウェル領域１０６を取り囲む環状形を有する。ウェル領域１２２は、例えば、ｎ型ウェル領域であり、ウェル領域１２０を取り囲む環状形を有する。ウェル領域１２０およびウェル領域１２２は、上述したステップに基づいて形成されるため、ここでは繰り返し説明しない。
【００７０】
図５Ｃおよび図８を参照すると、ステップＳ８１４において、深ウェル領域１０６の上部に第２導電型ドーパントを有するドープ領域２１１を選択的に形成する。ドープ領域２１１は、例えば、ドーピング濃度が高いｎ型ドープ領域であり、設計柔軟性がより優れている。ドープ領域２１１は、例えば、層領域２０４および層領域２１０によって定義された範囲内に設置される。ステップＳ８１６において、深ウェル領域１０６の中に第２導電型ドーパントを有するウェル領域２１２およびウェル領域２１４を選択的に形成する。ウェル領域２１２およびウェル領域２１４は、例えば、ドーピング濃度の高いｎ型ウェル領域であり、導電性を増やし、外部接続に対するウェル領域１０６の端子として機能する。ウェル領域２１２は、例えば、層領域２０２の上部および層領域２０８と層領域２１０の間に設置される。ウェル領域２１４は、例えば、層領域２０２、２０６、２０８およびエピタキシー層１０４によって定義されたエリア内に設置され、且つ層領域２０２とウェル領域１２０の間に設置される。第５実施形態において、イオン注入により、リンイオンを深ウェル領域１０６の上部に注入して、例えば、約２００ｋｅＶ〜５００ｋｅＶの注入エネルギーを有するウェル領域２１２およびウェル領域２１４を形成する。ウェル領域２１２およびウェル領域２１４は、同じステップで形成されても、異なるステップで別々に形成されてもよい。
【００７１】
それから、深ウェル領域１０６の中に第１導電型ドーパントを有するドープ領域１２４を選択的に形成した後、（ステップＳ８１８）、ステップＳ８２０を行い、層領域２０４の上方にある深ウェル領域１０６（すなわち、ドープ領域２１１）、ウェル領域２１２、ウェル領域２１４、ウェル領域１２０およびウェル領域１２２の上に複数の接触面１２６を形成する。こうして、図２に示した半導体装置２００が得られる。
［第６実施形態］
【００７２】
図６Ａ〜図６Ｃは、第６実施形態に係る本発明の半導体装置の製造プロセスのステップを示した概略的断面図である。図６Ａ〜図６Ｃにおいて、図３で使用した構成要素と同じ構成要素には同じ参照符号を使用し、詳しい説明を省略する。図６Ａは、第４実施形態の図４Ａのステップに続くプロセスのステップを示したものである。図９は、第６実施形態に係る本発明の半導体装置の製造プロセスのステップのフローチャートである。
【００７３】
図６Ａおよび図９を参照すると、深ウェル領域１０６を形成した後（ステップＳ７０６）、ステップＳ９０２を行い、深ウェル領域１０６の中に第１導電型ドーパントを有する層領域２０２を形成する。層領域２０２は、例えば、ｐ型層領域である。ステップＳ９０４において、深ウェル領域１０６の中に第１導電型ドーパントを有する層領域２０６および層領域２０８を順番に形成する。層領域２０６および層領域２０８は、例えば、ｐ型層領域である。層領域２０６および層領域２０８は、例えば、層領域２０２に垂直であり、且つ層領域２０２の上方に位置するため、層領域２０２は、層領域２０８および層領域２０６の垂直構造によりエピタキシー層１０４の上表面に接続される。
【００７４】
図６Ｂおよび図９を参照すると、ステップＳ９０６において、深ウェル領域１０６の中に第１導電型ドーパントを有するウェル領域３０２を形成する。ウェル領域３０２は、例えば、ｐ型ウェル領域である。深ウェル領域１０６内のウェル領域３０２は、層領域２０２の上部に設置され、且つエピタキシー層１０４の上表面に達する。第６実施形態において、イオン注入により、ホウ素イオンを深ウェル領域１０６の中に注入して、例えば、約３００ｋｅＶ〜５５０ｋｅＶの注入エネルギーを有するウェル領域３０２を形成する。ステップＳ９０８において、ウェル領域３０２の中に第２導電型ドーパントを有するドープ領域３０４を形成し、ドープ領域３０４は、例えば、ｎ型ドープ領域である。第６実施形態において、イオン注入により、リンイオンをウェル領域３０２の上部に注入して、例えば、約２００ｋｅＶ〜５００ｋｅＶの注入エネルギーを有するドープ領域３０４を形成する。それから、エピタキシー層１０４の中に、第１導電型ドーパントを有するウェル領域１２０（ステップＳ９１０）および第２導電型ドーパントを有するウェル領域１２２（ステップＳ９１２）を選択的に形成する。ウェル領域１２０およびウェル領域１２２は、上述したステップに基づいて形成されるため、ここでは繰り返し説明しない。
【００７５】
図６Ｃおよび図９を参照すると、ステップＳ９１４において、深ウェル領域１０６の中に第２導電型ドーパントを有するウェル領域２１２およびウェル領域２１４を選択的に形成する。ウェル領域２１２およびウェル領域２１４は、例えば、ドーピング濃度の高いｎ型ウェル領域であり、導電率を増やし、外部接続に対する深ウェル領域１０６の端子として機能する。ウェル領域２１２は、例えば、層領域２０２の上方および層領域２０８と層領域３０２の間に設置される。ウェル領域２１４は、例えば、層領域２０２、２０６、２０８およびエピタキシー層１０４によって定義されたエリア内、且つ層領域２０２とウェル領域１２０の間に設置される。
【００７６】
それから、深ウェル領域１０６の中に第１導電型ドーパントを有するドープ領域１２４を選択的に形成した後（ステップＳ９１６）、ステップＳ９１８を行い、ドープ領域３０４、ウェル領域２１２、ウェル領域２１４、ウェル領域１２０およびウェル領域１２２の上に複数の接触面１２６を形成する。こうして、図３に示した半導体装置３００が得られる。
【００７７】
注意すべきこととして、第４、第５および第６実施形態に基づくイオン注入プロセスにより、エピタキシー層１０４にドーパントを注入して、多波長光検出が可能な多接合フォトダイオードを形成する。イオン注入プロセスは、ＣＭＯＳロジックプロセスによって行うことができ、マスクレイアウトの現半導体プロセスと整合性がある。しかしながら、上述した製造プロセスは、ＣＭＯＳロジックプロセスに限定されず、プロセスのステップは、順番を変更してもよい。
【００７８】
以上のように、エピタキシー層のウェル領域、層領域およびドープ領域を調整することによって、本発明の半導体装置に多接合フォトダイオードを形成し、波長識別を提供する。また、本発明の半導体装置は、低暗電流と高感度を提供するため、様々な検出に応用することができる。
【００７９】
さらに、本発明の半導体装置の製造プロセスは、現在のＣＭＯＳロジックプロセスと統合できるため、ＣＭＯＳロジックデバイスと多接合フォトダイオードを同時に形成することができ、生産コストを上げずに製造を簡素化することができる。
【００８０】
以上のごとく、この発明を実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
【産業上の利用可能性】
【００８１】
発明の半導体装置は、エピタキシー層の中にウェル領域とドープ領域を配置することによって、多接合フォトダイオードを形成する。半導体装置は、低暗電流、高感度、多波長光検出能力といった特性を有する。また、本発明の半導体装置の製造プロセスは、現在のＣＭＯＳロジックプロセスと統合することができるため、ＣＭＯＳロジックデバイスと多接合フォトダイオードを同時に形成することができ、生産コストを上げずに製造を簡素化することができる。
【符号の説明】
【００８２】
１００、２００、３００    半導体装置
１０２    基板
１０４    エピタキシー層
１０６    深ウェル領域
１０８、１１０、１１２、１１６、１１８、１２０、１２２、２１２、２１４、３０２    ウェル領域
１１４、１２４、２１１、３０４    ドープ領域
１２４ａ    開口
１２６    接触面
２０２、２０４、２０６、２０８、２１０    層領域
Ｓ７０２〜Ｓ７２６、Ｓ８０２〜Ｓ８２０、Ｓ９０２〜Ｓ９１８    ステップ
【図１Ａ】
0005427928.tif 000002
【図１Ｂ】
0005427928.tif 000003
【図２】
0005427928.tif 000004
【図３】
0005427928.tif 000005
【図４Ａ】
0005427928.tif 000006
【図４Ｂ】
0005427928.tif 000007
【図４Ｃ】
0005427928.tif 000008
【図５Ａ】
0005427928.tif 000009
【図５Ｂ】
0005427928.tif 000010
【図５Ｃ】
0005427928.tif 000011
【図６Ａ】
0005427928.tif 000012
【図６Ｂ】
0005427928.tif 000013
【図６Ｃ】
0005427928.tif 000014
【図７】
0005427928.tif 000015
【図８】
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【図９】
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