(57)【特許請求の範囲】
【請求項１】
デジタル信号によって生じる電荷を複数の容量素子に蓄積する動作と、前記複数の容量素子にそれぞれ蓄積された電荷を保持し転送する動作とを行うＤ／Ａ変換器であって、
クロック信号供給部と、
前記デジタル信号により決まる参照信号が入力される端子と基準信号が入力される端子との間に設けられ、前記複数の容量素子に電荷を蓄積する際に導通する複数の第１のスイッチング素子と、
前記複数の容量素子に蓄積された電荷を転送する際に導通する複数の第２のスイッチング素子と、
を備え、
前記クロック信号供給部は、前記複数の第１のスイッチング素子に動作タイミングが互いに異なる複数の第１のクロック信号を供給し、前記複数の第１のスイッチング素子はそれぞれ供給される前記第１のクロック信号にしたがってオン、オフ動作し、
前記クロック信号供給部は、前記複数の第２のスイッチング素子に、複数の第２のクロック信号を供給し、
前記複数の第２のスイッチング素子はそれぞれ供給される前記第２のクロック信号にしたがってオン、オフ動作を行い、前記第１のクロック信号と前記第２のクロック信号とは逆相でありかつノンオーバーラップの関係にあり、
前記複数の第１のクロック信号間の遅延時間は、当該Ｄ／Ａ変換器が、前記参照信号又は前記基準信号に重畳されるアナログノイズの特定の周波数成分を低減するＦＩＲフィルタとなる時間に設定されていることを特徴とするＤ／Ａ変換器。
【請求項２】
前記クロック信号供給部は、前記複数の第２のスイッチング素子に、動作開始時刻を確定するトリガが同一のタイミングで発生し、動作終了時刻を確定するトリガが異なるタイミングで発生する前記複数の第２のクロック信号を供給することを特徴とする請求項１に記載のＤ／Ａ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｄ／Ａ変換器に関する。
【背景技術】
【０００２】
現在、電子機器に対する小型化の要求はますます強くなっていて、電子機器に搭載される電子部品は小型化され、電子部品同士はより近接して配置されるようになっている。電子部品同士を近接して配置すると、電子部品で発生したノイズが直接、または搭載基板や配線を介して他の電子部品に伝わり、他の電子部品の正常な動作を妨げる可能性がある。このため、近年の電子機器には、小型化と共に、ノイズの影響を抑止することが求められている（以下、ノイズ対策とも記す）。【０００３】
電子部品が発生するノイズが他の電子部品に影響することを防ぐには、一般的に、電子部品同士をノイズの影響が小さくなる程度に離して配置することや、電子部品を製造する際のプロセスにおいて、素子同士の配置や分離を工夫することが考えられる。また、入出力端子を電子部品の個々に分けて設けることも考えられる。【０００４】
しかし、電子部品を離して配置することは、上記した電子機器の小型化を妨げるために好ましくない。また、電子部品のプロセスによってノイズが外部に影響することを防ぐためには、高度なプロセス技術が必要になり、その結果、製造コストの上昇を招くために好ましくない。さらに、電子部品の入力端子や出力端子を分けることは、電子機器の多ピン化が起こり、電子部品を小型化することに不利になる。【０００５】
ところで、電子機器に搭載される電子部品に、Ｄ／Ａ変換器、あるいはＡ／Ｄ変換器がある。Ｄ／Ａ変換器、Ａ／Ｄ変換器は、電子機器のオーディオの機能等に多く利用される電子部品であり、特にノイズ対策が必要とされる電子部品である。【０００６】
Ｄ／Ａ変換器、Ａ／Ｄ変換器のノイズ対策の従来技術としては、例えば、特許文献１に記載された発明がある。特許文献１に記載された発明では、Ｄ／Ａ変換器、あるいはＡ／Ｄ変換器の入力信号の同期信号（制御用クロック信号）にジッタを付加している。このような特許文献１記載の発明によれば、出力信号を出力するための同期信号（変換用クロック信号）と制御用クロック信号とに起因するビートノイズの輻射を拡散させることが可能になる。
このような従来技術は、Ａ／Ｄ変換器、Ｄ／Ａ変換器が発生する輻射ノイズを低減させ、ノイズの他の機器に対する影響を低減するという発想に基づいてなされたものである。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開昭６２−６５３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来技術のように、Ｄ／Ａ変換器、Ａ／Ｄ変換器が各々発生する輻射ノイズを低減しても、発生したノイズが他方に与える影響を十分に低減することはできない。
また、従来技術はデジタル部にのみジッタを加えるため、アナログ部の突入電流起因の周期ノイズを拡散することはできない。このため、従来技術の拡散効果は限定的なものになる。【０００９】
また、従来技術を用いて、個々の電子部品が発生する輻射ノイズが、直接、あるいは間接的にＤ／Ａ変換器、Ａ／Ｄ変換器に与える影響を低減するためには、電子機器内に搭載される複数の他の部品にジッタを入力する回路を設けなければならない。このような構成では、ジッタを入力する回路を多数設ける必要が生じ、電子機器の小型化が妨げられることが考えられる。【００１０】
本発明は、上記した点に鑑みてなされたものであって、電子部品の小型化を妨げることがなく、プロセス技術の高度化を回避しながら、電子機器に搭載される電子部品が受けるノイズの影響を低減することができるＤ／Ａ変換器を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明の一態様は、デジタル信号によって生じる電荷を複数の容量素子（例えば図１に示したキャパシタ１１１＿1、１１１＿2）に蓄積する動作と、前記複数の容量素子にそれぞれ蓄積された電荷を保持し転送する動作とを行うＤ／Ａ変換器であって、クロック信号供給部（例えば図２３に示した制御回路１５９）と、前記デジタル信号（例えば図２０のＤｉｎ）により決まる参照信号（図２０のデジタル部の出力、図１のＶｒｅｆに相当）が入力される端子（図１の１０５）と基準信号（図１の１５０ｂ内にあるＶｃｏｍに相当）が入力される端子との間に設けられ、前記複数の容量素子に電荷を蓄積する際に導通する複数の第１のスイッチング素子（例えば図１に示したスイッチ１０１＿1、１０１＿2、１０２＿1、１０２＿2）と、前記複数の容量素子に蓄積された電荷を転送する際に導通する複数の第２のスイッチング素子（例えば図２１に示したスイッチ１０３＿1、１０３＿2、１０４＿1、１０４＿2）と、を備え、前記クロック信号供給部は、前記複数の第１のスイッチング素子に動作タイミングが互いに異なる複数の第１のクロック信号（例えば図２１に示したクロック信号φS3、φS4）を供給し、前記複数の第１のスイッチング素子はそれぞれ供給される前記第１のクロック信号にしたがってオン、オフ動作し、前記クロック信号供給部は、前記複数の第２のスイッチング素子に、複数の第２のクロック信号（例えば図２１に示したクロック信号φH5、φH6）を供給し、前記複数の第２のスイッチング素子はそれぞれ供給される前記第２のクロック信号にしたがってオン、オフ動作を行い、前記第１のクロック信号と前記第２のクロック信号とは逆相でありかつノンオーバーラップの関係にあり、前記複数の第１のクロック信号間の遅延時間は、当該Ｄ／Ａ変換器が、前記参照信号（Ｖｒｅｆ）又は前記基準信号（Ｖｃｏｍ）に重畳されるアナログノイズの特定の周波数成分を低減するＦＩＲフィルタとなる時間に設定されていることを特徴とするＤ／Ａ変換器である。
【００１９】
前記クロック信号供給部（例えば図２３に示した制御回路１５９）は、前記複数の第２のスイッチング素子（例えば図２１に示したスイッチ１０３＿1、１０３＿2、１０４＿1、１０４＿2）に、動作開始時刻を確定するトリガが同一のタイミングで発生し、動作終了時刻を確定するトリガが異なるタイミングで発生する前記複数の第２のクロック信号（例えば図２１に示したクロック信号φH5、φH6）を供給するようになっていてよい。
【発明の効果】
【００２１】
本発明の一態様によれば、電子機器に搭載される電子部品が受けるノイズの影響を低減することができるＤ／Ａ変換器を提供することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の第１態様のサンプリング回路を説明するための図である。
【図２】サンプリング回路の、参照信号Ｖrefに周期ノイズがない場合の動作を説明するための図である。
【図３】サンプリング回路から出力される信号を説明するための図である。
【図４】サンプリング回路の、参照信号Ｖrefに周期ノイズがある場合の動作を説明するための図である。
【図５】周期ノイズについて説明するための図である。
【図６】キャパシタから出力される信号を説明するための図である。
【図７】サンプリング回路の、参照信号Ｖrefに周期ノイズがある場合の動作を説明するための図である。
【図８】本発明の第１態様のサンプリング回路におけるノイズと周波数との関係を説明するための図である。
【図９】図８に示す信号をさらに説明するための図である。
【図１０】本発明の第２態様のサンプリング回路を説明するための図である。
【図１１】サンプリング回路の、基準信号Ｖcomに周期ノイズがない場合の動作を説明するための図である。
【図１２】サンプリング回路から出力される信号を説明するための図である。
【図１３】サンプリング回路の、基準信号Ｖcomに周期ノイズがある場合の動作を説明するための図である。
【図１４】周期ノイズについて説明するための図である。
【図１５】キャパシタから出力される信号を説明するための図である。
【図１６】サンプリング回路の、基準信号Ｖcomに周期ノイズがある場合の動作を説明するための図である。
【図１７】本発明の第２態様のサンプリング回路におけるノイズと周波数との関係を説明するための図である。
【図１８】キャパシタから出力される信号をさらに説明するための図である。
【図１９】本発明の実施形態１−１のＤ／Ａ変換器を説明するための図である。
【図２０】本発明の実施形態１−１のＤ／Ａ変換器の機能ブロック図である。
【図２１】本発明の実施形態１−２のＤ／Ａ変換器を説明するための図である。
【図２２】クロック信号のタイミングチャートを示した図である。
【図２３】本発明の実施形態１−２のＤ／Ａ変換器の機能ブロック図である。
【図２４】本発明の実施形態２のパイプライン型Ａ／Ｄ変換器の全体構成を示した図である。
【図２５】本発明の実施形態２のクロック信号を説明するための図である。
【図２６】本発明の実施形態２のデジタル出力信号Ｄoutを算出する演算を例示するための図である。
【図２７】本発明の実施形態２−１のＡ／Ｄ変換器を説明するための図である。
【図２８】本発明の実施形態２−１のＡ／Ｄ変換器の機能ブロック図である。
【図２９】本発明の実施形態２−２のクロック信号を説明するための図である。
【図３０】本発明の実施形態２−２のＡ／Ｄ変換器を説明するための図である。
【図３１】本発明の実施形態２−２のＡ／Ｄ変換器の機能ブロック図である。
【図３２】本発明の実施形態３−１のＣＯＤＥＣを示した図である。
【図３３】本発明の実施形態３−２のＣＯＤＥＣを示した図である。
【発明を実施するための形態】
【００２３】
以下、本発明を説明する。
まず、本発明の実施形態の説明に先立って、本発明のサンプリング回路及びこれを用いたＤ／Ａ変換器の考え方について説明する。
ここで説明する（以下、「第１態様」とも記す）サンプリング回路は、後述の実施形態１の基礎となるサンプリング回路である。
図１は、第１態様のサンプリング回路を説明するための図である。
図１に示したサンプリング回路１５０は、デジタル部と、サンプル・ホールド部と、コンテニアス部とを含んでなる。デジタル部は一般的なデジタル回路で構成され、量子化され、標本化された信号を伝達する構成である。サンプル・ホールド部は一般的なスイッチトキャパシタ回路（ＳＣ回路）で構成され、量子化されず、標本化された信号を伝達する構成である。コンテニアス部は一般的な連続信号回路（Ｃｏｎｔｉｎｕｏｕｓ回路）で構成され、量子化されず、標本化されていない信号を伝達する構成である。
【００２４】
図１では、上記した構成のうち、デジタル信号を扱うデジタル部は図示されておらず、コンテニアス部１５０ａと、サンプル・ホールド部１５０ｂと、が示されている。デジタル部は、図１に示したサンプル・ホールド部１５０ｂの、さらに前段に設けられている。
サンプル・ホールド部１５０ｂは、スイッチ１０１＿1、１０１＿2、１０２＿1、１０２＿2と、キャパシタ１１１＿1、１１１＿2と、を含んでいる。スイッチ１０１＿1、キャパシタ１１１＿1、スイッチ１０２＿1は互いに直列に接続されている。同様に、スイッチ１０１＿2、キャパシタ１１１＿2、スイッチ１０２＿2は互いに直列に接続されている。スイッチ１０１＿1、１０１＿2は、スイッチユニット１０１を構成し、スイッチ１０２＿1、１０２＿2は、スイッチユニット１０２を構成している。
【００２５】
コンテニアス部１５０ａは、キャパシタ１１１＿1と直列に接続されたスイッチ１０４＿1と、キャパシタ１１１＿2と直列に接続されたスイッチ１０４＿2と、スイッチ１０４＿1及び１０４＿2の一端に反転入力端子が接続された演算増幅器１２１と、を含んでいる。さらにコンテニアス部１５０ａは、演算増幅器１２１の出力端子とスイッチ１０１＿1、キャパシタ１１１＿1間とに接続されたスイッチ１０３＿1と、演算増幅器１２１の出力端子とスイッチ１０１＿2、キャパシタ１１１＿2間とに接続されたスイッチ１０３＿2と、演算増幅器１２１の出力端子と反転入力端子との間に接続されたキャパシタ１１２と、を含んでいる。スイッチ１０３＿1及び１０３＿2はスイッチユニット１０３を構成し、スイッチ１０４＿1及び１０４＿2はスイッチユニット１０４を構成する。
【００２６】
なお、キャパシタ１１２を有することによって、コンテニアス部１５０ａにはＬＰＦ（Low-pass filter）が形成され、キャパシタ１１２とキャパシタ１１１＿1及び１１１＿2との容量比と、スイッチング周波数とによってＬＰＦのカットオフ周波数が決まる。なお、このようなキャパシタ１１２は、第１態様のサンプリング回路に必須の構成ではない。
また、サンプリング回路１５０は、キャパシタ１１３を備えている。キャパシタ１１３は、演算増幅器１２１のアナログ出力信号ＶAoutを反転入力端子に入力するフィードバック経路１５８＿1、１５８＿2上において、アナログ出力信号ＶＡoutによって生じる電荷を蓄積する。
【００２７】
演算増幅器１２１の出力端子は端子１０６に接続されていて、端子１０６からはアナログ出力信号ＶAoutが出力される。演算増幅器１２１の非反転入力端子と反転入力端子とには、直接、またはスイッチ１０４＿1、１０４＿2を介してコモンモード(common mode)電圧による基準信号Ｖcomが供給されている。
さらに、図１に示したサンプリング回路１５０では、サンプル・ホールド部１５０ｂとコンテニアス部１５０ａとがキャパシタ１１１＿1、１１１＿2を共有している。つまり、キャパシタ１１１＿1、１１１＿2は、サンプル・ホールド部１５０ｂとしても、コンテニアス部１５０ａとしても機能する。
【００２８】
以上のサンプリング回路１５０には、端子１０５から参照信号Ｖrefが入力される。参照信号Ｖrefは、スイッチ１０１＿1、１０２＿1によってサンプリングされる。サンプリングにより、キャパシタ１１１＿1に電荷が蓄積される。また、参照信号Ｖrefは、スイッチ１０１＿2、１０２＿2によってサンプリングされ、キャパシタ１１１＿2には電荷が蓄積される。スイッチ１０１＿1、１０１＿2、１０２＿1、１０２＿2によってサンプリングされた参照信号Ｖrefを、入力信号Ｖinと記す。
【００２９】
キャパシタ１１１＿1、１１１＿2に蓄積された電荷は、スイッチ１０１＿1、１０２＿1、１０４＿1及び、１０１＿2、１０２＿2、１０４＿2の切り替えにしたがって演算増幅器１２１の反転入力端子に入力される。演算増幅器１２１は、基準信号Ｖcomを非反転入力端子から入力し、アナログの出力信号ＶAoutを出力する。
【００３０】
以上説明した図１に示したサンプリング回路１５０では、サンプル・ホールド部１５０ｂのキャパシタ１１１＿1、１１１＿2が複数（図１に示した例では２つ）設けられている。コンテニアス部１５０ａのスイッチユニット１０３、１０４に含まれるスイッチの個数は、キャパシタ１１１＿1、１１１＿2の数に対応している。キャパシタ１１１＿1に蓄積される電荷の量は、スイッチ１０３＿1、１０４＿1によって決定される。また、キャパシタ１１１＿2に蓄積される電荷の量は、スイッチ１０３＿2、１０４＿2によって決定される。
【００３１】
なお、第１態様のサンプル・ホールド部１５０ｂのキャパシタ１１１＿1、１１１＿2の個数は、当然のことながら、２個に限定されるものでなく、自然数Ｍであればよい。このとき、コンテニアス部１５０ａのスイッチユニット１０３、１０４には、それぞれＭ個のスイッチが含まれるようにする。
図１に示したサンプリング回路１５０では、キャパシタ１１１＿1、１１１＿2の個数Ｍが増えるにしたがって、スイッチユニット１０３、１０４に含まれるスイッチの数が同様に増加する。なお、キャパシタ１１１＿1、１１１＿2の個数が増加した場合、コンテニアス部１５０ａの構成は、スイッチユニット１０３、１０４に含まれるスイッチの数が増加する以外、図１に示した構成から変更されることがない。
【００３２】
また、図１に示したサンプリング回路１５０では、キャパシタ１１１＿1、１１１＿2の個数Ｍが増えるにしたがって、スイッチユニット１０１、１０２に含まれるスイッチの数も同様に増加する。なお、キャパシタ１１１＿1、１１１＿2の個数が増加した場合、サンプル・ホールド部１５０ｂの構成は、スイッチユニット１０１、１０２に含まれるスイッチの数が増加する以外、図１に示した構成から変更されることがない。
【００３３】
また、図１に示したコンテニアス部１５０ａにキャパシタをさらに追加する場合、追加後のキャパシタの合計の容量と、キャパシタ１１１＿1、１１１＿2の合計の容量とが等しくなるようにする。このようにすることにより、キャパシタ１１１＿1、１１１＿2の容量の大きさと、動作タイミングとを適当に配分し、出力信号ＶAoutに含まれる特定の周波数のゲインを下げるアナログＦＩＲ（Finite Impulse Response）フィルタを形成することができる。
【００３４】
また、第１態様にあっては、スイッチ１０１＿1とスイッチ１０１＿2とが、互いに異なるクロック信号で駆動され、スイッチ１０２＿1とスイッチ１０２＿2とが、互いに異なるクロック信号で駆動される。また、スイッチ１０３＿1、１０３＿2及びスイッチ１０４＿1、１０４＿2は、スイッチ１０１＿1、１０１＿2のいずれとも異なるクロック信号φIで駆動される。
【００３５】
ここで、第１態様の上記構成の作用を説明し、第１態様が、入力信号に周期ノイズ（アナログ信号を処理する回路への突入電流に起因するノイズ：以下、単にノイズとも記す）が重畳されている場合であっても、図１に示したサンプリング回路１５０を用いたＤ／Ａ変換器が発生するノイズを低減できる効果を得ることについて説明する。
【００３６】
この説明では、第１態様の効果を理解しやすくするため、先ず、図１に示したサンプリング回路１５０のスイッチ１０１＿1とスイッチ１０１＿2とを同一タイミングのクロック信号で駆動し、スイッチ１０２＿1とスイッチ１０２＿2とを同一タイミングのクロック信号で駆動し、スイッチ１０３＿1とスイッチ１０３＿2とを同一タイミングのクロック信号で駆動し、スイッチ１０４＿1とスイッチ１０４＿2とを同一タイミングのクロック信号で駆動（以下、「一般的なクロック信号による駆動」と記す）する場合について説明する。
【００３７】
以下、図１に示したサンプリング回路１５０を、一般的なクロック信号によって駆動した場合の出力信号ＶAoutを、参照信号Ｖrefに周期ノイズが重畳されていない場合と、周期ノイズが重畳されている場合とに分けて説明する。
なお、図１に示したサンプリング回路１５０では、参照信号Ｖref、基準信号Ｖcomに周期ノイズが重畳した場合、この周期ノイズがゲイン０ｄＢで出力波形に現れる。そのため、サンプリング回路１５０のノイズに対する感度はゲイン０ｄＢで最も高い。第１態様では参照信号Ｖrefに周期ノイズが重畳した場合について述べるが、参照信号Ｖref以外に周期ノイズが重畳した場合でも同様の考察が適応できる。なお、参照信号Ｖref以外に周期ノイズが重畳される信号としては、例えば、基準信号Ｖcomがあげられる。
【００３８】
図２（ａ）〜（ｅ）は、参照信号Ｖrefに周期ノイズがない場合の、図１に示したサンプリング回路１５０の動作を説明するための図である。
図２（ａ）は、スイッチ１０１＿1、スイッチ１０２＿1を駆動するクロック信号φS1を示す。
クロック信号φS1は、キャパシタ１１１＿1における参照信号Ｖrefのサンプリングタイミングと一致する。
図２（ｂ）は、スイッチ１０１＿2、スイッチ１０２＿2を駆動するクロック信号φS2を示す。
クロック信号φS2は、キャパシタ１１１＿2における参照信号Ｖrefのサンプリングタイミングと一致する。図２に示したクロック信号φS1とクロック信号φS2とが等しいことにより、図１に示したサンプリング回路１５０では、キャパシタ１１１＿1とキャパシタ１１１＿2とが、同一タイミングで動作する。
【００３９】
また、図２（ｃ）は、スイッチユニット１０３、１０４に含まれるスイッチを駆動するクロック信号φIを示している。
クロック信号φIは、キャパシタ１１１＿1、１１１＿2が入力信号Ｖinによってそれぞれ蓄積された電荷をホールド、放出するタイミングと一致する。クロック信号φIは、クロック信号φS1、φS2のいずれとも同時にＨｉｇｈにならない、逆相のノンオーバーラップクロック信号である。
【００４０】
図２（ｄ）は直流電圧である参照信号Ｖrefを示し、図２（ｅ）は演算増幅器１２１から出力される、アナログ信号である出力信号ＶAoutを示している。
なお、図２（ｅ）において、実線で示した信号がキャパシタ１１１＿1、１１１＿2から転送されてきた電荷によって生じる入力信号Ｖinであり、サンプリング回路１５０において、フィードバックによって破線で示した出力信号ＶAoutが生成される。
【００４１】
図３は、入力信号Ｖｉｎの、出力信号ＶAoutへの表れ方を説明するための図である。図３中、グラフ（ａ）は、図１に示したキャパシタ１１１＿1、１１１＿2から出力される信号を説明するための図であり、入力信号Ｖinをフーリエ変換により周波数軸に変換したスペクトルを示す。
図３中、グラフ（ｂ）は、キャパシタ１１１＿1、１１１＿2が入力信号Ｖinによって蓄積された電荷をホールド、放出するタイミングを律するクロック信号をフーリエ変換により周波数軸に変換したスペクトルを示す。
【００４２】
図３中、グラフ（ｃ）は、出力信号ＶAoutをフーリエ変換により周波数軸に変換したスペクトルを示している。
図３中に示した（ａ）、（ｂ）、（ｃ）のいずれのグラフにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。また、図３中の、グラフ（ａ）、（ｂ）、（ｃ）中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。
【００４３】
図３に示したように、キャパシタ１１１＿1、１１１＿2から出力された信号（図中にスペクトルｐで示す）は一定の周波数を有している。スペクトルｑは入力信号Ｖinにおけるノイズシェープされたフロアノイズを示す。スペクトルｐ、ｑがスイッチ１０１＿1、１０２＿1、及び、１０１＿2、１０２＿2によってそれぞれサンプリングされ、ホールド、放出されると、畳み込みによって図３（ｃ）に示す出力信号ＶAoutが生成される。出力信号ＶAoutにおいて、スペクトルｐ、ｑが対称にミラーされている。
【００４４】
次に、参照信号Ｖrefに周期ノイズがある場合について説明する。なお、この場合であっても、スイッチ１０１＿1、１０１＿2は同一タイミングのクロック信号で駆動され、スイッチ１０２＿1、１０２＿2は同一タイミングのクロック信号で駆動され、スイッチ１０３＿1、１０３＿2は同一タイミングのクロック信号で駆動され、スイッチ１０４＿1、１０４＿2は同一タイミングのクロック信号で駆動されるものとする。
【００４５】
図４（ａ）〜（ｅ）は、図１に示したサンプリング回路１５０において、参照信号Ｖrefに周期ノイズがある場合のＤ／Ａ変換器の動作を説明するための図である。
図４（ａ）はキャパシタ１１１＿1における参照信号Ｖrefのサンプリングタイミングを示している。
図４（ｂ）はキャパシタ１１１＿2における参照信号Ｖrefのサンプリングタイミングを示している。
【００４６】
図４（ｃ）はキャパシタ１１１＿1、１１１＿2が参照信号Ｖrefによってそれぞれ蓄積された電荷をホールド、放出するタイミングを示し、図４（ｄ）は直流電圧である参照信号Ｖrefを示し、図４（ｅ）は演算増幅器１２１から出力される、アナログ信号である出力信号ＶAoutを示している。
ここでは図４（ａ）と図４（ｂ）は同一タイミングで動作する。図（ｄ）、（ｅ）から明らかなように、図４（ｄ）に示した参照信号Ｖrefに周期ノイズＮ1が重畳されている場合、Ｄ／Ａ変換器では、出力信号ＶAoutにも周期ノイズＮ1に対応する周期ノイズＮ2が発生することになる。
【００４７】
次に、図４（ｄ）、（ｅ）に示した周期ノイズを、図５中のグラフ（ａ）、（ｂ）、（ｃ）を使って説明する。
図５中、グラフ（ａ）は、図１に示したキャパシタ１１１＿1、１１１＿2から出力される信号を説明するための図であり、入力信号Ｖinをフーリエ変換により周波数軸に変換したスペクトルを示す。
【００４８】
図５中、グラフ（ｂ）はキャパシタ１１１＿1、１１１＿2が入力信号Ｖinによってそれぞれ蓄積された電荷をホールド、放出するタイミングを律するクロック信号をフーリエ変換により周波数軸に変換したスペクトルを示す。図５中、グラフ（ｃ）は出力信号ＶAoutをフーリエ変換により周波数軸に変換したスペクトルを示している。
図５中に示した、（ａ）、（ｂ）、（ｃ）のいずれのグラフにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。また、図５のグラフ（ａ）、（ｂ）、（ｃ）中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。
【００４９】
図５中、グラフ（ａ）で示したスペクトルを図１に示したスイッチ１０１＿1、１０２＿1、及び、１０１＿2、１０２＿2でそれぞれサンプリングし、ホールド、放出すると、周期ノイズＮ2は折り返され、周期ノイズＮ2’がＤＣ付近に現れる。そして、図５中のグラフ（ｃ）に示すように、畳み込みによって周期ノイズＮ2’が対称にミラーされ出力信号ＶAoutが生成される。周期ノイズＮ2’は、Ｄ／Ａ変換器が例えばオーディオ機器に用いられる場合、出力音声に使用される周波数領域（以下、ｉｎ−ｂａｎｄとも記す）内に現れる。
【００５０】
第１態様は、サンプリング回路等の機器を動作させる複数の異なるクロック信号を備えることにより、他の機器が出力する信号によってｉｎ−ｂａｎｄ内に現れる周期ノイズを拡散し、音声等の出力信号の信号品質が損なわれることを防ぐという技術思想に基づいてなされたものである。
【００５１】
ここで、図６を用い、図５中のグラフ（ａ）に示したキャパシタ１１１＿1、１１１＿2から出力される信号を、さらに説明する。
図６中の、グラフ（ａ）は、図４（ｅ）に示した出力信号ＶAoutの周波数特性であり、周期ノイズが重畳した参照信号Ｖrefをフーリエ変換により周波数軸に変換したスペクトルを示す。
図６に示すグラフ（ａ）の破線で示す周波数ｆ0はナイキスト周波数を表し、サンプリング動作周波数の半分の周波数である。
【００５２】
図６中の、グラフ（ｂ）は、キャパシタ１１１＿1、１１１＿2が入力信号Ｖinを蓄積する、サンプリングタイミングを律するクロック信号をフーリエ変換により周波数軸に変換したスペクトルを示す。
図６中のグラフ（ｂ）の実線で示す周波数ｆ1はサンプリング動作周波数である。図６中のグラフ（ｂ）の破線Ｌb1で示した周波数特性（Ｆ特性）は、サンプリング動作によって得られるＦＩＲフィルタの周波数特性である。
ここでは、１つのクロック信号によってサンプリング動作が行われるため、ＦＩＲフィルタの周波数特性はオールパスフィルタ（全周波数に対してゲイン抑制効果がない）となる。
【００５３】
図６中のグラフ（ｃ）は、出力信号ＶAoutをフーリエ変換により周波数軸に変換したスペクトルを示している。
図６中の、グラフ（ａ）、（ｂ）、（ｃ）のいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図６に示すグラフ（ａ）、（ｂ）、（ｃ）中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。
図６中のグラフ（ｃ）で示したように、図１のキャパシタ１１１＿1、１１１＿2のサンプリング動作においては、ＦＩＲフィルタによるフィルタ効果が得られない。このため、周期ノイズＮ2のスペクトルは、そのまま折り返されて周期ノイズＮ2’となる。
【００５４】
第１態様は、上記した周期ノイズＮ2’を分散することにより、ｉｎ−ｂａｎｄ内の信号品質を高めることができることに着目してなされたものである。そして、このため、サンプリング回路１５０のサンプル・ホールド部１５０ｂが、複数のクロック信号によって動作するようにした。ここで、第１態様の複数のクロック信号を説明する。
図７（ａ）〜（ｅ）は、図１に示したサンプリング回路１５０において、参照信号Ｖrefに周期ノイズがある場合の動作を説明するための図である。
【００５５】
図７（ａ）は、図１に示したサンプリング回路１５０のスイッチ１０１＿1、１０２＿1に入力されるクロック信号φS3を示す。
クロック信号φS3は、キャパシタ１１１＿1における参照信号Ｖrefのサンプリングタイミングと等しい。
図７（ｂ）は、図１に示したサンプリング回路１５０のスイッチ１０１＿2、１０２＿2に入力されるクロック信号φS4を示す。
【００５６】
クロック信号φS4は、キャパシタ１１１＿2における参照信号Ｖrefのサンプリングタイミングと等しい。なお、クロック信号φS3、φS4は、いずれもクロック信号φIと同時にＨｉｇｈにならない、クロック信号φIと逆相のノンオーバーラップクロック信号である。
また、図７（ｃ）は、キャパシタ１１１＿1、１１１＿2が参照信号Ｖrefによってそれぞれ蓄積された電荷をホールド、放出するタイミングを示し、図７（ｄ）は直流電圧である参照信号Ｖrefを示し、図７（ｅ）は演算増幅器１２１から出力される、アナログ信号である出力信号ＶAoutを示している。
【００５７】
第１態様では、図７（ａ）、（ｂ）に示したように、クロック信号φS3とクロック信号φS4とが異なるタイミングでＨｉｇｈからＬｏｗ、またはＬｏｗからＨｉｇｈに切り替わる。このタイミングの相違は、クロック信号φS4が、クロック信号φ3よりも遅延して切り替わることによって発生する。第１態様では、クロック信号φS4のクロック信号φS3に対する遅延時間Ｔを、１０ｎｓとする。なお、当然のことながら、第１態様のクロック信号φS4の遅延時間Ｔは、１０ｎｓに限定されるものでなく、任意に設定することができる。
【００５８】
図７（ｄ）に示す周期ノイズＮ1が参照信号Ｖrefに重畳されている場合、第１態様のサンプリング回路１５０を用いたＤ／Ａ変換器では、出力信号ＶAoutにも周期ノイズＮ1に対応する周期ノイズＮ3が重畳されることになる。ただし、第１態様のサンプリング回路１５０は、クロック信号φS3と、クロック信号φS3に対して遅延するクロック信号φS4とで駆動するため、２つのサンプリングタイミングを持つことになる。このため、図４の周期ノイズＮ2と比較すると明らかなように、周期ノイズＮ3が平均化され、その値が抑制される。
【００５９】
図８中のグラフ（ａ）、（ｂ）、（ｃ）は、第１態様のサンプリング回路における周期ノイズＮ3と周波数との関係を説明するための図である。
図８中、グラフ（ａ）は、図１に示したキャパシタ１１１＿1、１１１＿2から出力される信号を説明するための図であり、入力信号Ｖinをフーリエ変換により周波数軸に変換したスペクトルを示す。
【００６０】
図８中、グラフ（ｂ）は、キャパシタ１１１＿1、１１１＿2が入力信号Ｖinによってそれぞれ蓄積された電荷をホールド、放出するタイミングを律するクロック信号をフーリエ変換により周波数軸に変換したスペクトルを示し、図８中、グラフ（ｃ）は出力信号ＶAoutをフーリエ変換により周波数軸に変換したスペクトルを示している。
図８に示す、グラフ（ａ）、（ｂ）、（ｃ）のいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。また、図８のグラフ（ａ）、（ｂ）、（ｃ）中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。
【００６１】
図８のグラフ（ａ）に示したように、図１に示したサンプリング回路１５０は、サンプル・ホールド部１５０ｂのサンプリングタイミングが複数あるため、アナログ部の突入電流起因の周期ノイズを拡散することができる。このため、第１態様では、周期ノイズＮ3のスペクトルのピークを、図５に示した周期ノイズＮ2のスペクトルのピークより小さくすることができる。
【００６２】
また、第１態様においても、周期ノイズＮ3が折り返されて周期ノイズＮ3’が発生する。しかし、サンプリングタイミングを複数持つ第１態様では、折り返し時にＦＩＲフィルタによるフィルタ効果がかかり、図８に示すように、周期ノイズＮ3’のスペクトルが、周期ノイズＮ3のスペクトルよりもさらに小さくなっている。このことから、第１態様は、ｉｎ−ｂａｎｄ内に発生する周期ノイズを一般的なクロック信号で動作するサンプリング回路１５０よりも低減することができる。
【００６３】
図９中の、（ａ）〜（ｃ）に示したグラフは、図８中のグラフ（ａ）に示した信号をさらに説明するための図である。
図９中の、グラフ（ａ）は、図７（ｄ）に示した参照信号Ｖrefに重畳される周期ノイズＮ3の周波数特性を示した図であって、周期ノイズＮ3が重畳した参照信号Ｖrefをフーリエ変換により周波数軸に変換したスペクトルを示す。
図９に示すグラフ（ａ）中に、破線で示す周波数ｆ2はナイキスト周波数を表し、サンプリング動作周波数の半分の周波数である。
【００６４】
図９中の、グラフ（ｂ）は、キャパシタ１１１＿1、１１１＿2が入力信号Ｖinを蓄積する、サンプリングタイミングを律するクロック信号をフーリエ変換により周波数軸に変換したスペクトルを示す。
図９に示すグラフ（ｂ）中の実線で示す周波数ｆ3はサンプリング動作周波数である。図９に示すグラフ（ｂ）の破線Ｌb2で示した周波数特性は、サンプリング動作によって得られるＦＩＲフィルタの周波数特性である。
【００６５】
第１態様では、クロック信号φS3、クロック信号φS3に対して１０ｎｓの遅延を持つクロック信号φS4によってサンプリング動作が行われる。このため、第１態様のＦＩＲフィルタの周波数特性ｆcは、以下の式（１）で表される。
ｆc＝１／（２×Ｔ）＋Ｘ／Ｔ    （Ｈｚ）              …式（１）
ただし、式（１）中のＸは整数
ここでは、第１態様では、遅延時間Ｔが１０ｎｓであるため、ｆｃ＝５０ＭＨｚ＋１００×ＸＭＨｚ（図９ではＸ＝０における解であるｆｃ＝５０ＭＨｚのみ記載）に零点を持つＦＩＲフィルタが形成される。
【００６６】
図９中の、グラフ（ｃ）は出力信号ＶAoutをフーリエ変換により周波数軸に変換したスペクトルを示している。
図９に示す、グラフ（ａ）、（ｂ）、（ｃ）のいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図９に示すグラフ（ａ）、（ｂ）、（ｃ）中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。
【００６７】
図９で示した通り、図１のキャパシタ１１１＿1、１１１＿2へのサンプリング動作においてＦＩＲフィルタによるフィルタ効果によるサンプリング時にノイズ成分が抑制され、周期ノイズＮ3のスペクトルは減衰し折り返して周期ノイズＮ3’となる。
このような第１態様によれば、図８に示した周期ノイズＮ3から周期ノイズＮ3’への変調においてフィルタ効果が得られるため、Ｄ／Ａ変換器においてｉｎ−ｂａｎｄ内に発生する周期ノイズを小さくすることができる。このような周期ノイズは、Ｄ／Ａ変換器のみならず、例えば、Ｄ／Ａ変換器と同一基板上に搭載されたＡ／Ｄ変換器においても発生する。このため、第１態様のサンプリング回路１５０は、特に周期ノイズが動作に影響する電子部品に適用すると、この電子部品の周期ノイズ低減に顕著な効果を奏する。このような第１態様は、電子機器の小型化、構成の簡易化において有利である。
【００６８】
次に、本発明のサンプリング回路、これを用いたＡ／Ｄ変換器の考え方について説明する。
ここで説明する（以下、「第２態様」とも記す）サンプリング回路は、後述の実施形態２の基礎となるサンプリング回路である。
図１０は、第２態様のサンプリング回路を説明するための図である。
図１０に示したサンプリング回路１３０は、デジタル部と、サンプル・ホールド部と、コンテニアス部とを含んでなる。デジタル部は一般的なデジタル回路で構成され、量子化され、標本化された信号を伝達する構成である。サンプル・ホールド部は一般的なスイッチトキャパシタ回路（ＳＣ回路）で構成され、量子化されず、標本化された信号を伝達する構成である。コンテニアス部は一般的な連続信号回路（Ｃｏｎｔｉｎｕｏｕｓ回路）で構成され、量子化されず、標本化されていない信号を伝達する構成である。
【００６９】
図１０では、上記した構成のうち、デジタル信号を扱うデジタル部は図示されておらず、コンテニアス部１３０ａと、サンプル・ホールド部１３０ｂと、が示されている。デジタル部は、図１０に示したサンプル・ホールド部１３０ｂの、さらに後段に設けられている。
コンテニアス部１３０ａは、スイッチ１０１＿1、１０１＿2、１０２＿1、１０２＿2と、キャパシタ１１１＿1、１１１＿2と、を含んでいる。スイッチ１０１＿1、キャパシタ１１１＿1、スイッチ１０２＿1は互いに直列に接続されている。同様に、スイッチ１０１＿2、キャパシタ１１１＿2、スイッチ１０２＿2は互いに直列に接続されている。スイッチ１０１＿1及び１０１＿2はスイッチユニット１０１を構成し、スイッチ１０２＿1及び１０２＿2はスイッチユニット１０２を構成する。
【００７０】
サンプル・ホールド部１３０ｂは、キャパシタ１１１＿1、１１１＿2と、その一端に反転入力端子が接続された演算増幅器１２１と、演算増幅器１２１の出力端子とスイッチ１０１＿1、キャパシタ１１１＿1間とに接続されたスイッチ１０３＿1と、演算増幅器１２１の出力端子とスイッチ１０１＿2、キャパシタ１１１＿2間とに接続されたスイッチ１０３＿2と、を含んでいる。スイッチ１０３＿1及び１０３＿2はスイッチユニット１０３を構成する。
【００７１】
演算増幅器１２１の出力端子は端子１０６に接続されていて、端子１０６からはアナログ出力信号ＶAinが出力される。演算増幅器１２１の非反転入力端子と反転入力端子とには、直接、またはスイッチ１０２＿1、１０２＿2を介してコモンモード(common mode)電圧による基準信号Ｖcomが供給されている。
さらに、図１０に示したサンプリング回路１３０では、サンプル・ホールド部１３０ｂとコンテニアス部１３０ａとがキャパシタ１１１＿1、１１１＿2を共有している。つまり、キャパシタ１１１＿1、１１１＿2は、サンプル・ホールド部１３０ｂとしても、コンテニアス部１３０ａとしても機能する。
【００７２】
以上のサンプリング回路１３０には、端子１０５からアナログ入力信号Ａinが入力される。アナログ入力信号Ａinは、スイッチ１０１＿1、１０２＿1によってサンプリングされる。サンプリングにより、キャパシタ１１１＿1に電荷が蓄積される。また、アナログ入力信号Ａinは、スイッチ１０１＿2、１０２＿2によってサンプリングされ、キャパシタ１１１＿2には電荷が蓄積される。スイッチ１０１＿1、１０１＿2、１０２＿1、１０２＿2によってサンプリングされたアナログ入力信号Ａinを、入力信号Ｖinと記す。
【００７３】
キャパシタ１１１＿1、１１１＿2に蓄積された電荷は、それぞれ、スイッチ１０１＿1、１０２＿1、１０３＿1の切り替え、１０１＿2、１０２＿2、１０３＿2の切り替えにしたがって演算増幅器１２１の反転入力端子に入力される。演算増幅器１２１は、基準信号Ｖcomを非反転入力端子から入力し、アナログの出力信号ＶAinを出力する。
以上説明した図１０に示したサンプリング回路１３０では、コンテニアス部１３０ａのキャパシタ１１１＿1、１１１＿2が複数（図１０に示した例では２つ）設けられている。サンプル・ホールド部１３０ｂのスイッチユニット１０３に含まれるスイッチの個数は、キャパシタ１１１＿1、１１１＿2の数に対応している。
【００７４】
なお、第２態様のコンテニアス部１３０ａのキャパシタ１１１＿1、１１１＿2の個数は、当然のことながら、２個に限定されるものでなく、自然数Ｍであればよい。このとき、サンプル・ホールド部１３０ｂのスイッチユニット１０３には、それぞれＭ個のスイッチが含まれるようにする。
図１０に示したサンプリング回路１３０では、キャパシタ１１１＿1、１１１＿2の個数Ｍが増えるにしたがって、スイッチユニット１０３に含まれるスイッチの数が同様に増加する。なお、キャパシタ１１１＿1、１１１＿2の個数が増加した場合、サンプル・ホールド部１３０ｂの構成は、スイッチユニット１０３に含まれるスイッチの数が増加する以外、図１０に示した構成から変更されることがない。
【００７５】
また、図１０に示したサンプリング回路１３０では、キャパシタ１１１＿1、１１１＿2の個数Ｍが増えるにしたがって、スイッチユニット１０１、１０２に含まれるスイッチの数も同様に増加する。なお、キャパシタ１１１＿1、１１１＿2の個数が増加した場合、コンテニアス部１３０ａの構成は、スイッチユニット１０１、１０２に含まれるスイッチの数が増加する以外、図１０に示した構成から変更されることがない。
【００７６】
また、図１０に示したコンテニアス部１３０ａにキャパシタをさらに追加する場合、追加後のキャパシタの合計の容量と、キャパシタ１１１＿1、１１１＿2の合計の容量とが等しくなるようにする。このようにすることにより、キャパシタ１１１＿1、１１１＿2の容量の大きさと、動作タイミングとを適当に配分し、出力信号ＶAinに含まれる特定の周波数のゲインを下げるアナログＦＩＲ（Finite Impulse Response）フィルタを形成することができる。
【００７７】
また、第２態様にあっては、スイッチ１０１＿1、１０１＿2及びスイッチ１０２＿1、１０２＿2は、スイッチ１０３＿1、１０３＿2のいずれとも異なるクロック信号φS1で駆動される。また、スイッチ１０３＿1とスイッチ１０３＿2とは、互いに異なるクロック信号φH1、φH2で駆動される。
ここで、第２態様の上記構成の作用を説明し、第２態様が、基準信号Ｖcomに周期ノイズ（アナログ信号を処理する回路への突入電流に起因するノイズ：以下、単にノイズとも記す）が重畳されている場合であっても、図１０に示したサンプリング回路１３０を用いたＡ／Ｄ変換器が発生するノイズを低減できる効果を得ることについて説明する。
【００７８】
この説明では、第２態様の効果を理解しやすくするため、先ず、図１０に示したサンプリング回路１３０のスイッチ１０１＿1とスイッチ１０１＿2とを同一タイミングのクロック信号で駆動し、スイッチ１０２＿1とスイッチ１０２＿2とを同一タイミングのクロック信号で駆動し、スイッチ１０３＿1とスイッチ１０３＿2とを同一タイミングのクロック信号で駆動（以下、「一般的なクロック信号による駆動」と記す）する場合について説明する。
【００７９】
以下、図１０に示したサンプリング回路１３０を、一般的なクロック信号によって駆動した場合の出力信号ＶAinを、基準信号Ｖcomに周期ノイズが重畳されていない場合と、周期ノイズが重畳されている場合とに分けて説明する。
なお、図１０に示したサンプリング回路１３０では、基準信号Ｖcomに周期ノイズが重畳した場合、この周期ノイズがゲイン０ｄＢで出力波形に現れるため、サンプリング回路１３０のノイズに対する感度が最も高い。
【００８０】
図１１（ａ）〜（ｇ）は、基準信号Ｖcomに周期ノイズがない場合の、図１０に示したサンプリング回路１３０を有するＡ／Ｄ変換器の動作を説明するための図である。
図１１（ａ）は、スイッチ１０１＿1、１０１＿2、１０２＿1、１０２＿2を駆動するクロック信号φS1を示している。
クロック信号φS1は、キャパシタ１１１＿1、１１１＿2がアナログ入力信号Ａinをサンプリングするタイミングと一致する。
【００８１】
図１１（ｂ）は、スイッチ１０３＿1を駆動するクロック信号φH1を示す。
クロック信号φH1は、キャパシタ１１１＿1が入力信号Ｖinによって蓄積された電荷をホールド、放出するタイミングと一致する。
図１１（ｃ）は、スイッチ１０３＿2を駆動するクロック信号φH2を示す。
クロック信号φH2は、キャパシタ１１１＿2が入力信号Ｖinによって蓄積された電荷をホールド、放出するタイミングと一致する。クロック信号φH1とクロック信号φH2とが等しいことにより、図１０に示したサンプリング回路１３０では、キャパシタ１１１＿1とキャパシタ１１１＿2とが、同一タイミングで動作する。クロック信号φS1は、クロック信号φH1、φH2のいずれとも同時にＨｉｇｈにならない、逆相のノンオーバーラップクロック信号である。
【００８２】
図１１（ｄ）は、アナログ入力信号Ａinを示している。
図１１（ｅ）は直流電圧である基準信号Ｖcomを示し、図１１（ｆ）は、図１０に示した入力信号Ｖinを示す図であって、実線で示した信号がキャパシタ１１１＿1、１１１＿2から転送されてきた電荷によって生じる入力信号Ｖinを示している。
図１１（ｆ）中に破線で示した信号はアナログ入力信号Ａinである。アナログ入力信号Ａinが、スイッチ１０１＿1、１０２＿1、１０３＿1及びスイッチ１０１＿2、１０２＿2、１０３＿2によってサンプリングされ、ホールド、放出されると、入力信号Ｖinが生成される。
【００８３】
図１１（ｇ）は、演算増幅器１２１から出力されるアナログ出力信号ＶAinを示している。
図１１（ｇ）において、破線で示した信号がキャパシタ１１１＿1、１１１＿2から転送されてきた電荷によって生じるアナログ入力信号Ｖinであり、アナログ入力信号Ｖinをスイッチ１０３＿1、１０３＿2を介してフィードバックすることによって実線で示した出力信号ＶAinが生成される。
【００８４】
図１２は、サンプリング回路から出力される信号を説明するための図である。
図１２中、グラフ（ａ）は、図１０に示したキャパシタ１１１＿1、１１１＿2から出力される信号を説明するための図であり、入力信号Ｖinをフーリエ変換により周波数軸に変換したスペクトルを示す。
図１２中、グラフ（ｂ）は、演算増幅器１２１の出力信号であるＶAinをフーリエ変換により周波数軸に変換したスペクトルを示している。
【００８５】
図１２中のグラフ（ａ）、（ｂ）のいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図１２の（ａ）、（ｂ）に示すグラフ中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。
図１２に示したように、キャパシタ１１１＿1、１１１＿2から出力された信号（図中にスペクトルｐで示す）は一定の周波数を有している。スペクトルｐがスイッチ１０１＿1、１０２＿1、及び、１０１＿2、１０２＿2によってそれぞれサンプリングされ、ホールド、放出されると、図１２（ｂ）に示す出力信号ＶAinが生成される。
【００８６】
次に、基準信号Ｖcomに周期ノイズがある場合について説明する。
なお、この場合であっても、スイッチ１０１＿1、１０１＿2は同一タイミングのクロック信号で駆動され、スイッチ１０２＿1、１０２＿2は同一タイミングのクロック信号で駆動され、スイッチ１０３＿1、１０３＿2は同一タイミングのクロック信号で駆動され、スイッチ１０４＿1、１０４＿2は同一タイミングのクロック信号で駆動されるものとする。
【００８７】
図１３（ａ）〜（ｇ）は、図１０に示したサンプリング回路１３０において、基準信号Ｖcomに周期ノイズがある場合のＡ／Ｄ変換器の動作を説明するための図である。
図１３（ａ）は、キャパシタ１１１＿1、１１１＿2におけるアナログ入力信号Ａinのサンプリングタイミングを示し、図１３（ｂ）は、キャパシタ１１１＿1が入力信号Ｖinによってそれぞれ蓄積された電荷をホールド、放出するタイミングを示し、図１３（ｃ）は、キャパシタ１１１＿2が入力信号Ｖinによってそれぞれ蓄積された電荷をホールド、放出するタイミングを示している。
【００８８】
図１３（ｄ）は、アナログ入力信号Ａinを示し、図１３（ｅ）は直流電圧である基準信号Ｖcomを示している。
図１３（ｆ）において実線で示した信号がキャパシタ１１１＿1、１１１＿2から転送されてきた電荷によって生じる入力信号Ｖinを示している。
図１３（ｇ）は、演算増幅器１２１から出力されるアナログ出力信号ＶAinを示している。
【００８９】
ここでは図１３（ｂ）に示したクロック信号φH1と図１３（ｃ）に示したクロック信号φH2とは同一タイミングで動作する。図１３（ｅ）、（ｆ）、（ｇ）から明らかなように、図１３（ｅ）に示した基準信号Ｖcomに周期ノイズＮ1が重畳されている場合、入力信号Ｖinにも周期ノイズＮ1に対応する周期ノイズＮ2’が発生することになる。
【００９０】
次に、図１３（ｄ）、（ｆ）、（ｇ）に示した周期ノイズを、図１４に示すグラフ（ａ）、（ｂ）を用いて説明する。
図１４は、図１０に示したキャパシタ１１１＿1、１１１＿2から出力される信号を説明するための図であり、図１４中に示すグラフ（ａ）は、入力信号Ｖinをフーリエ変換により周波数軸に変換したスペクトルｐを示す。
図１４中に示すグラフ（ｂ）は、演算増幅器１２１の出力信号であるＶAinをフーリエ変換により周波数軸に変換したスペクトルｐを示している。
【００９１】
図１４中のグラフ（ａ）、（ｂ）のいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図１４に示す（ａ）、（ｂ）のグラフ中において、矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。
図１４中に示すグラフ（ａ）で示したスペクトルｐを図１０に示したスイッチ１０１＿1、１０２＿1、及び、１０１＿2、１０２＿2でそれぞれサンプリングし、ホールド、放出すると、周期ノイズＮ2は折り返され、図１４中のグラフ（ｂ）に示すように周期ノイズＮ2’がＤＣ付近に現れる。周期ノイズＮ2’は、Ａ／Ｄ変換器が例えばオーディオ機器に用いられる場合、出力音声に使用される周波数領域（以下、ｉｎ−ｂａｎｄとも記す）内に現れる。
【００９２】
第２態様は、サンプリング回路等の機器を動作させる複数の異なるクロック信号を備えることにより、他の機器が出力する信号によってｉｎ−ｂａｎｄ内に現れる周期ノイズを拡散し、音声等の出力信号の信号品質が損なわれることを防ぐという技術思想に基づいてなされたものである。
【００９３】
ここで、図１５に示すグラフ（ａ）〜（ｃ）を用い、図１４中のグラフ（ａ）に示したキャパシタ１１１＿1、１１１＿2から出力される信号を、さらに説明する。
図１５に示すグラフ（ａ）は、図１３（ｇ）に示した入力信号ＶAinの周波数特性であり、周期ノイズが重畳したＶAinをフーリエ変換により周波数軸に変換したスペクトルを示す。
図１５に示すグラフ（ａ）の破線で示す周波数はナイキスト周波数を表し、サンプリング動作周波数の半分の周波数である。
【００９４】
図１５に示すグラフ（ｂ）は、キャパシタ１１１＿1、１１１＿2が入力信号Ｖinを蓄積する、サンプリングタイミングを律するクロック信号をフーリエ変換により周波数軸に変換したスペクトルを示す。
図１５に示すグラフ（ｂ）中に、破線で示す周波数はナイキスト周波数を表し、サンプリング動作周波数ｆ４の半分の周波数である。図１５に示すグラフ（ｂ）中の破線Ｌb3で示した周波数特性（Ｆ特性）は、サンプリング動作によって得られるＦＩＲフィルタの周波数特性である。
【００９５】
ここでは、１つのクロック信号によってサンプリング動作が行われるため、ＦＩＲフィルタの周波数特性はオールパスフィルタ（全周波数に対してゲイン抑制効果がない）となる。図１５に示すグラフ（ｃ）は、入力信号ＶAinをフーリエ変換により周波数軸に変換したスペクトルを示している。図１５中の、グラフ（ａ）、（ｂ）、（ｃ）のいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図１５のグラフ（ａ）、（ｂ）、（ｃ）中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。
【００９６】
図１５中のグラフ（ｃ）で示したように、図１０のキャパシタ１１１＿1、１１１＿2のサンプリング動作においては、ＦＩＲフィルタによるフィルタ効果が得られない。このため、周期ノイズＮ2のスペクトルは、そのまま折り返されて周期ノイズＮ2’となる。
第２態様は、上記した周期ノイズＮ2’を分散することにより、ｉｎ−ｂａｎｄ内の信号品質を高めることができることに着目してなされたものである。そして、このため、サンプリング回路１３０のサンプル・ホールド部１３０ｂが、複数のクロック信号によって動作するようにした。
【００９７】
ここで、第２態様の複数のクロック信号を説明する。
図１６（ａ）〜（ｇ）は、図１０に示したサンプリング回路１３０において、基準信号Ｖcomに周期ノイズがある場合の動作を説明するための図である。
図１６（ａ）は、スイッチユニット１０１、１０２に含まれるスイッチを駆動するクロック信号φS1を示している。
クロック信号φS1は、キャパシタ１１１＿1、１１１＿2におけるアナログ入力信号Ａinのサンプリングタイミングと一致する。
【００９８】
図１６（ｂ）は、スイッチ１０３＿1を駆動するクロック信号φH3を示す。
クロック信号φH3は、キャパシタ１１１＿1が入力信号Ｖinによってそれぞれ蓄積された電荷をホールド、放出するタイミングと一致する。
また、図１６（ｃ）は、スイッチ１０３＿2を駆動するクロック信号φH4を示す。
クロック信号φH4は、キャパシタ１１１＿2が入力信号Ｖinによってそれぞれ蓄積された電荷をホールド、放出するタイミングと一致する。
なお、クロック信号φS1は、クロック信号φH3、φH4のいずれとも同時にＨｉｇｈとならない、逆相のノンオーバーラップクロック信号である。
【００９９】
図１６（ｄ）はアナログ入力信号Ａinを示し、図１６（ｅ）は直流電圧である基準信号Ｖcomを示し、図１６（ｆ）において実線で示した信号がキャパシタ１１１＿1、１１１＿2から転送されてきた電荷によって生じる入力信号Ｖinを示している。
図１６（ｇ）は、演算増幅器１２１から出力されるアナログ出力信号ＶAinを示している。
【０１００】
第２態様では、図１６（ｂ）、（ｃ）に示したように、クロック信号φH3とクロック信号φH4とが異なるタイミングでＨｉｇｈからＬｏｗ、またはＬｏｗからＨｉｇｈに切り替わる。このタイミングの相違は、クロック信号φH4が、クロック信号φH3よりも遅延して切り替わることによって発生する。第２態様では、クロック信号φH4のクロック信号φH3に対する遅延時間Ｔを、１０ｎｓとする。なお、当然のことながら、第２態様のクロック信号φH4の遅延時間は、１０ｎｓに限定されるものでなく、任意に設定することができる。
【０１０１】
周期ノイズＮ1が図１６（ｅ）に示す基準信号Ｖcomに重畳されている場合、第２態様のサンプリング回路１３０では、出力信号ＶAinにも周期ノイズＮ1に対応する周期ノイズＮ3’が重畳されることになる。ただし、第２態様のサンプリング回路１３０は、クロック信号φH3と、クロック信号φH3に対して遅延するクロック信号φH4で駆動するため、２つのサンプリングタイミングを持つことになる。このため、図１３の周期ノイズＮ2’と比較すると明らかなように、周期ノイズＮ3’が平均化され、その値が抑制される。
【０１０２】
図１７に示すグラフ（ａ）、（ｂ）は、第２態様のサンプリング回路における周期ノイズＮ3と周波数との関係を説明するための図である。
図１７に示すグラフ（ａ）は、図１０に示したキャパシタ１１１＿1、１１１＿2から出力される信号を説明するための図であり、入力信号Ｖinをフーリエ変換により周波数軸に変換したスペクトルを示す。
【０１０３】
図１７に示すグラフ(ｂ)は、演算増幅器１２１の出力信号であるＶAinをフーリエ変換により周波数軸に変換したスペクトルを示している。
図１７に示すグラフ（ａ）、（ｂ）のいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図１７中のグラフ（ａ）、（ｂ）、（ｃ）に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。
【０１０４】
図１７中のグラフ（ａ）に示したように、図１０に示したサンプリング回路１３０は、サンプル・ホールド部１３０ｂのサンプリングタイミングが複数あるため、アナログ部の突入電流起因の周期ノイズを拡散することができる。このため、第２態様では、周期ノイズＮ3のスペクトルのピークを、図１５に示した周期ノイズＮ2のスペクトルのピークより小さくすることができる。
【０１０５】
また、第２態様においても、周期ノイズＮ3が折り返されて周期ノイズＮ3’が発生する。しかし、サンプリングタイミングを複数持つ第２態様では、折り返し時にＦＩＲフィルタによるフィルタ効果がかかり、周期ノイズＮ3’のスペクトルが、周期ノイズＮ3のスペクトルよりもさらに小さくなっている。このことから、第２態様は、ｉｎ−ｂａｎｄ内に発生する周期ノイズを、一般的なクロック信号で動作するサンプリング回路１３０よりも低減することができる。
【０１０６】
図１８に示すグラフ（ａ）〜（ｃ）に示したグラフは、図１７中のグラフ（ａ）に示した信号をさらに説明するための図である。
図１８中に示すグラフ（ａ）は、図１６（ｇ）に示した入力信号ＶAinの周波数特性であり、周期ノイズが重畳したＶAinをフーリエ変換により周波数軸に変換したスペクトルを示す。
図１８中のグラフ（ａ）の破線で示す周波数はナイキスト周波数を表し、サンプリング動作周波数の半分の周波数である。
【０１０７】
図１８中に示すグラフ（ｂ）は、キャパシタ１１１＿1、１１１＿2が入力信号Ｖinを蓄積する、サンプリングタイミングを律するクロック信号をフーリエ変換により周波数軸に変換したスペクトルを示す。
図１８中のグラフ（ｂ）の破線で示す周波数はナイキスト周波数を表し、サンプリング動作周波数ｆ５の半分の周波数である。図１８中のグラフ（ｂ）の破線Ｌb4で示した周波数特性は、サンプリング動作によって得られるＦＩＲフィルタの周波数特性である。
【０１０８】
第２態様では、クロック信号φH3、クロック信号φH3に対して１０ｎｓの遅延を持つクロック信号φH4によってサンプリング動作が行われる。このため、第２態様のＦＩＲフィルタの周波数特性ｆcは、前記式（１）で表される。
第２態様では、遅延時間Ｔが１０ｎｓであるため、ｆｃ＝５０ＭＨｚ＋１００×ＸＭＨｚ（図１８ではＸ＝０における解であるｆｃ＝５０ＭＨｚのみ記載）に零点を持つＦＩＲフィルタが形成される。
図１８中に示すグラフ（ｃ）は出力信号ＶAinをフーリエ変換により周波数軸に変換したスペクトルを示している。
【０１０９】
図１８中のグラフ（ａ）、（ｂ）、（ｃ）のいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図１８に示す（ａ）、（ｂ）、（ｃ）中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。
図１８で示した通り、図１０のキャパシタ１１１＿1、１１１＿2へのサンプリング動作においてＦＩＲフィルタによるフィルタ効果によるサンプリング時にノイズ成分が抑制され、周期ノイズＮ3のスペクトルは減衰し折り返して周期ノイズＮ3’となる。
【０１１０】
このような第２態様によれば、図１７に示した周期ノイズＮ3から周期ノイズＮ3’への変調においてフィルタ効果が得られるため、Ａ／Ｄ変換器においてｉｎ−ｂａｎｄ内に発生する周期ノイズを小さくすることができる。このような周期ノイズは、Ａ／Ｄ変換器のみならず、例えば、Ａ／Ｄ変換器と同一基板上に搭載されたＤ／Ａ変換器においても発生する。このため、第２態様のサンプリング回路１３０は、特に周期ノイズが動作に影響する電子部品に適用すると、この電子部品の周期ノイズ低減に顕著な効果を奏する。このような第２態様は、電子機器の小型化、構成の簡易化において有利である。
【０１１１】
次に、以上述べた考え方に基づく、本発明の実施形態１、実施形態２、実施形態３について説明する。
まず、本発明のサンプリング回路を適用した実施形態１のＤ／Ａ変換器を説明する。
まず、実施形態１−１について説明する。
図１９は、実施形態１−１のＤ／Ａ変換器を説明するための図である。
図１９に示すように、実施形態１のＤ／Ａ変換器は、図１に示したサンプリング回路１５０と、このサンプリング回路１５０を駆動するためのクロック信号φS3、φS4、φIを出力する制御回路１５９と、を示している。
なお、図１９において、図１に示した構成と同様の構成については同様の符号を付し、その説明を一部略すものとする。
【０１１２】
サンプリング回路１５０は、図１において説明したように、図示しないデジタル部と、コンテニアス部１５０ａと、サンプル・ホールド部１５０ｂとを含んでいる。制御回路１５９は、図７（ａ）、（ｂ）に示したクロック信号φS3、φS4、φIを生成し、出力する。クロック信号φIはコンテニアス部１５０ａに入力され、クロック信号φS3は、サンプル・ホールド部１５０ｂのスイッチ１０１＿1、１０２＿1に入力される。また、クロック信号φS4は、サンプル・ホールド部１５０ｂのスイッチ１０１＿2、１０２＿2に入力される。なお、クロック信号φS3、φS4、φIは、いずれもＨｉｇｈのときにスイッチをオンし、Ｌｏｗのときにはスイッチをオフするように各スイッチを駆動する。図７（ａ）〜（ｃ）に示すように、クロック信号φIは、クロック信号φS3、φS4のいずれとも同時にＨｉｇｈとならない、ノンオーバーラップクロック信号である。また、クロック信号φS4はクロック信号φS3を、遅延時間Ｔだけ遅延させた信号である。
【０１１３】
図２０は、実施形態１−１のＤ／Ａ変換器（ＤＡＣ）の機能ブロック図である。
図２０に示すように、実施形態１−１のＤ／Ａ変換器は、デジタル部（図中にＤｉｇｉｔａｌ部と記す）１５０ｃ、サンプル・ホールド部（図中にＳ／Ｈ部と記す）１５０ｂ、コンテニアス部（図中にＣｏｎｔ．部と記す）１５０ａを含むサンプリング回路１５０と、制御回路１５９と、を備えている。
【０１１４】
制御回路１５９は、クロック信号φS3、φS4、φIを生成するクロック信号生成部１５９１と、クロック信号生成部１５９１によって生成されたクロック信号φS3、φS4、φIからクロック信号φS3、φS4を選択して、サンプル・ホールド部１５０ｂに出力し、クロック信号φIを選択してコンテニアス部１５０ａに出力するクロック信号選択部１５９２と、を含んでいる。
【０１１５】
このような実施形態１−１によれば、サンプル・ホールド部１５０ｂは、標本化された信号をコンテニアス部１５０ａに伝達する。伝達される信号成分はＤＣ成分であるから、サンプル・ホールド部１５０ｂが複数の動作クロックを持ってもその成分は平均化による減衰が起こらない。しかし、Ｄ／Ａ変換器自身が発生する周期ノイズ、または、他の電子機器から混入する周期ノイズはＡＣ成分である。このため、サンプル・ホールド部１５０ｂが動作クロックを複数持つことによって周期ノイズの成分は平均化により減衰する。このため、実施形態１−１のＤ／Ａ変換器では、周期ノイズの抑制効果が得られる。換言すれば、実施形態１−１は、ＳＴＦ（Signal Transfer Function）は変化させず、ＮＴＦ（Noise Transfer Function）のみに平均化による減衰係数をかけることができるものといえる。
【０１１６】
このような実施形態１−１では、Ｄ／Ａ変換器の出力信号に混入する周期ノイズを信号成分と効率的に分離することができる。このため、実施形態１−１は、伝達すべき信号にノイズを加えることなく、ｉｎ−ｂａｎｄ内のノイズだけを平均化し、そのスペクトルを低減することができる。
以上説明した実施形態１−１は、Ｄ／Ａ変換器周辺の機器から発生するノイズを低減するのみではなく、Ｄ／Ａ変換器自身のノイズに対する耐性を強化することができる。このため、Ｄ／Ａ変換器周辺の他の機器の構成を変更することなく、Ｄ／Ａ変換器のみを変更してＤ／Ａ変換器に対するノイズの影響を低減することができる。
【０１１７】
また実施形態１−１は、クロック信号を複数発生させる回路を追加することのみによって実現することができる。このため、高度な半導体プロセス技術やチップの多ピン化が不要になって、Ｄ／Ａ変換器の高コスト化を防ぐことができる。さらに、実施形態１−１によれば、ノイズの影響を考慮することなくＤ／Ａ変換器を他の機器に充分近接させて配置することができるから、Ｄ／Ａ変換器を含む機器の小型化に効果を奏する。
【０１１８】
また、実施形態１−１では、Ｄ／Ａ変換器周辺の機器から発生するノイズを低減することを目的として一般的に具備されるデカップリングコンデンサへのノイズ抑制要求を低減することが可能となる。このとき、ノイズ低減の十分な効果が得られれば、デカップリングコンデンサそのものを不要とすることが可能となる可能性がある。
【０１１９】
なお、実施形態１−１では、Ｄ／Ａ変換器を単体の構成とする場合、図１９に示した制御回路１５９が１つのサンプリング回路に対応付けて設けられる。また、実施形態１−１は、Ｄ／Ａ変換器の制御回路１５９をＤ／Ａ変換器の外部に設けるものであってもよい。さらに、実施形態１−１は、図１に示したＤ／Ａ変換器のサンプリング回路を他の機器として構成する場合に、制御回路１５９を機器の外部に設けるものであってもよい。
【０１２０】
なお、クロック信号選択部１５９２は、クロック信号φS3、φS4、φIからいずれかを選択し、デジタル部１５０ｃに出力してもよく、デジタル部１５０ｃは選択されたクロック信号により駆動される。
また、実施形態１−１は、サンプル・ホールド部１５０ｂを２つのクロック信号φS3、φS4で駆動する構成に限定されるものではなく、さらに多数（自然数Ｎ）のスイッチを、Ｎ個のクロック信号によって駆動するようにしてもよい。この場合、Ｎ個のクロック信号はそれぞれ遅延時間Ｔ（例えば１０ｎｓｅｃ）ずつ遅延させるようにすればよい。
【０１２１】
次に、実施形態１−２について説明する。
図２１は、本実施形態１−２のＤ／Ａ変換器を説明するための図であって、図２１に示したサンプリング回路１５０と、このサンプリング回路１５０を駆動するためのクロック信号φS3、φS4、φH5、φH6を出力する制御回路１５９と、を示している。
なお、図２１において、図１９に示した構成と同様の構成については同様の符号を付し、その説明を一部略すものとする。
【０１２２】
サンプリング回路１５０は、図１９において説明したように、図示しないデジタル部と、コンテニアス部１５０ａと、サンプル・ホールド部１５０ｂとを含んでいる。コンテニアス部１５０ａは、スイッチ１０３＿1、１０３＿2と、スイッチ１０４＿1、１０４＿2とを備えている。サンプル・ホールド部１５０ｂは、スイッチ１０１＿1、１０１＿2と、スイッチ１０２＿1、１０２＿2と、を備えている。
【０１２３】
制御回路１５９は、クロック信号φS3、φS4、φH5、φH6を生成し、出力する。クロック信号φS3はサンプル・ホールド部１５０ｂのスイッチ１０１＿1、１０２＿1に入力される。クロック信号φS4はスイッチ１０１＿2、１０２＿2に入力される。クロック信号φH5はコンテニアス部１５０ａのスイッチ１０３＿1、１０４＿1に入力される。クロック信号φH6はコンテニアス部１５０ａのスイッチ１０３＿2、１０４＿2に入力される。
【０１２４】
図２２（ａ）、（ｂ）、（ｃ）、（ｄ）は、制御回路１５９から出力されるクロック信号を説明するための図である。
図２２（ａ）はクロック信号φS3のタイミングチャートを表し、図２２（ｂ）はクロック信号φS4のタイミングチャートを表し、図２２（ｃ）はクロック信号φH5のタイミングチャートを表し、図２２（ｄ）はクロック信号φH6のタイミングチャートを表す。
なお、クロック信号φS3、φS4、φH5、φH6は、いずれもＨｉｇｈのときに入力されたスイッチをオンし、Ｌｏｗのときには入力されたスイッチをオフするように各スイッチを駆動する。
【０１２５】
図２２（ａ）、（ｂ）に示したように、クロック信号φS4は、クロック信号φS3に対して遅延するクロック信号である。本実施形態１−２では、クロック信号φS4のクロック信号φS3に対する遅延時間Ｔを１０ｎｓとした。また、図２２（ｃ）、（ｄ）に示したように、クロック信号φH6は、クロック信号φH5と同時に立ち上り、遅延して立ち下がるクロック信号である。クロック信号φH6のクロック信号φH5に対する遅延時間Ｔを、本実施形態１−２では１０ｎｓとする。なお、クロック信号φS3、φS4と、クロック信号φH5、φH6とは、互いに、いずれとも同時にＨｉｇｈとならない、逆相のノンオーバーラップクロック信号である。
【０１２６】
ただし、本実施形態１−２は、クロック信号の遅延時間Ｔが１０ｎｓに限定されるものではない。遅延時間Ｔは、サンプル・ホールド部１５０ｂの動作タイミングや入力される参照信号Ｖrefのクロックに応じて任意の値に設定される。
【０１２７】
なお、本実施形態１−２では、クロック信号の立ち上りを示す部分を立ち上りエッジと記す。立ち上りエッジは、クロック信号によって動作するスイッチの動作開始時刻を確定するためのトリガである。また、本実施形態１−２では、クロック信号の立ち下りを示す部分を立ち下りエッジと記す。立ち下りエッジは、クロック信号によって動作するスイッチの動作終了時刻を確定するためのトリガである。
クロック信号φH5と同時に立ち上り、遅延して立ち下がるクロック信号φH6は、例えば、クロック信号φH5と、クロック信号φH5を遅延させたクロック信号とをＯＲ回路に入力することによって生成される。
【０１２８】
図２３は、図２１に示した、本実施形態１−２のＤ／Ａ変換器（ＤＡＣ）の機能ブロック図である。
図２３に示すように、本実施形態１−２のＤ／Ａ変換器は、デジタル部（図中にＤｉｇｉｔａｌ部と記す）１５０ｃ、サンプル・ホールド部（図中にＳ／Ｈ部と記す）１５０ｂ、コンテニアス部（図中にＣｏｎｔ．部と記す）１５０ａを含むサンプリング回路１５０と、制御回路１５９と、を備えている。
【０１２９】
制御回路１５９は、クロック信号φS3、φS4、φH5、φH6を生成するクロック信号生成部１５９１と、クロック信号生成部１５９１によって生成されたクロック信号φS3、φS4、φH5、φH6からクロック信号φS3、φS4を選択し、サンプル・ホールド部１５０ｂに出力し、クロック信号φH5、φH6を選択してコンテニアス部１５０ａに出力するクロック信号選択部１５９２と、を含んでいる。なお、クロック信号選択部１５９２は、クロック信号φS3、φS4、φH5、φH6からいずれかを選択し、デジタル部１５０ｃに出力してもよい。このとき、デジタル部１５０ｃは、出力されたクロック信号によって駆動される。
【０１３０】
このような本実施形態１−２によれば、サンプル・ホールド部１５０ｂは、標本化された信号をコンテニアス部１５０ａに伝達する。伝達される信号成分はＤＣ成分であるから、サンプル・ホールド部１５０ｂが複数の動作クロックを持ってもその成分は平均化による減衰が起こらない。しかし、Ｄ／Ａ変換器自身が発生する周期ノイズ、または、他の電子機器から混入する周期ノイズはＡＣ成分である。このため、サンプル・ホールド部１５０ｂが動作クロックを複数持つことによって周期ノイズの成分は平均化により減衰する。
【０１３１】
また、コンテニアス部１５０ａは、サンプル・ホールド部１５０ｂから転送された信号をアナログ出力信号Ａoutとして出力する。コンテニアス部１５０ａは、クロック信号φH5、φH6によって動作する。クロック信号φH5、φH6は、前記したように、同時に立ち上り、異なるタイミングで立ち下がる。すなわち、コンテニアス部１５０ａは、動作終了時刻においてのみ動作クロックを複数持つ。このため、本実施形態１−２は、信号成分を平均化により減衰させず、Ｄ／Ａ変換器自身が発生する周期ノイズ、または、他の電子機器から混入する周期ノイズを平均化により減衰させる。
【０１３２】
以上のことから、本実施形態１−２のＤ／Ａ変換器では、周期ノイズの抑制効果が得られる。換言すれば、本実施形態１−２は、ＳＴＦは変化させず、ＮＴＦのみに平均化による減衰係数をかけることができるものといえる。
このような本実施形態１−２では、Ｄ／Ａ変換器の出力信号に混入する周期ノイズを信号成分と効率的に分離することができる。このため、本実施形態１−２は、伝達すべき信号にノイズを加えることなく、ｉｎ−ｂａｎｄ内のノイズだけを平均化し、そのスペクトルを低減することができる。
【０１３３】
以上説明した本実施形態１−２は、Ｄ／Ａ変換器周辺の機器から発生するノイズを低減するのみではなく、Ｄ／Ａ変換器自身のノイズに対する耐性を強化することができる。このため、Ｄ／Ａ変換器周辺の他の機器の構成を変更することなく、Ｄ／Ａ変換器のみを変更してＤ／Ａ変換器に対するノイズの影響を低減することができる。
【０１３４】
また本実施形態１−２は、クロック信号を複数発生させる回路を追加することのみによって実現することができる。このため、高度な半導体プロセス技術やチップの多ピン化が不要になって、Ｄ／Ａ変換器の高コスト化を防ぐことができる。さらに、本実施形態１−２によれば、ノイズの影響を考慮することなくＤ／Ａ変換器を他の機器に充分近接させて配置することができるから、Ｄ／Ａ変換器を含む機器の小型化に効果を奏する。
【０１３５】
また、本実施形態１−２では、Ｄ／Ａ変換器周辺の機器から発生するノイズを低減することを目的として一般的に具備されるデカップリングコンデンサへのノイズ抑制要求を低減することが可能となる。このとき、ノイズ低減の十分な効果が得られれば、デカップリングコンデンサそのものを不要とすることが可能となる可能性がある。
【０１３６】
なお、本実施形態１−２では、Ｄ／Ａ変換器を単体の構成とする場合、図２１に示した制御回路１５９が１つのサンプリング回路に対応付けて設けられる。また、本実施形態１−２は、Ｄ／Ａ変換器の制御回路１５９をＤ／Ａ変換器の外部に設けるものであってもよい。さらに、本実施形態１−２は、図２１に示したＤ／Ａ変換器のサンプリング回路を他の機器として構成する場合に、制御回路１５９を機器の外部に設けるものであってもよい。
【０１３７】
以上説明した本実施形態１−２のサンプリング回路のコンテニアス部１５０ａは、動作開始時、サンプル・ホールド部１５０ｂによって転送された信号をアナログ出力信号Ａoutとして出力することを開始する。そして、動作終了時刻では、動作終了時刻に出力されたアナログ出力信号Ａoutを次の動作開始までサンプル、ホールドする。このとき、図１に示したサンプリング回路は、動作終了時刻におけるサンプル、ホールド時に周期ノイズが重畳すると、アナログ出力信号Ａoutにノイズが折り返す。
【０１３８】
本実施形態１−２は、コンテニアス部において混入するノイズをも拡散し、低減するためになされたものである。
すなわち、図１に示した態様のサンプリング回路ではコンテニアス部における信号のサンプル、ホールド動作においてもＤ／Ａ変換器自身、または、他の電子機器から混入する周期ノイズが折り返される。一方、本実施形態１−２は、スイッチング素子の動作開始時刻を確定するトリガが同一のタイミングで発生し、スイッチング素子の動作終了時刻を確定するトリガが異なるタイミングで発生するクロック信号の供給を受け、供給された前記クロック信号にしたがってコンテニアス部が動作する。
【０１３９】
これより、コンテニアス部は、サンプル・ホールド部同様、動作終了時刻を確定するトリガを複数持つため、折り返し時にＦＩＲフィルタによるフィルタ効果がかかり、周期ノイズが抑制される。また、動作開始時刻を確定するトリガが複数のスイッチで同一であることから、アナログ出力信号Ａoutの信号成分には減衰がかからず、周期ノイズのみを抑制することができる。
【０１４０】
また、実施形態１−２は、サンプル・ホールド部１５０ｂを２つのクロック信号φS3、φS4で駆動する構成に限定されるものではなく、電荷蓄積用のキャパシタの数に応じてさらに多数（自然数Ｎ）のスイッチを、Ｎ個のクロック信号によって駆動するようにしてもよい。この場合、Ｎ個のクロック信号はそれぞれ遅延時間Ｔ（例えば１０ｎｓ）ずつ遅延させるようにすればよい。
この場合、電荷蓄積用のキャパシタの数に応じてスイッチユニット１０３もＮ個設ければよい。この場合、スイッチユニット１０３駆動用のＮ個のクロック信号は、クロック信号φH6に対して、立ち下がりのタイミングを遅延時間Ｔずつ短くしていけばよい。
【０１４１】
次に、本発明の実施形態２を説明する。
実施形態２は、本発明のサンプリング回路を適用したＡ／Ｄ変換器にかかるものである。実施形態２では、Ａ／Ｄ変換器を、パイプライン型Ａ／Ｄ変換器として構成した例について説明する。
図２４は、実施形態２のパイプライン型Ａ／Ｄ変換器の全体構成を示した図である。
実施形態２のパイプライン型Ａ／Ｄ変換器は、アナログ入力信号ＡinをＬビットのデジタル出力信号Ｄoutに変換する変換器である。このため、アナログ入力信号Ａinをサンプル、ホールドするサンプリング回路（図中にＳ／Ｈと記す）８０１と、各ビットを決定するための縦列接続されたｋ個のステージＳ１、Ｓ２…Ｓｋと、各ステージにおいて決定されたｌ桁のデジタル出力信号ｄｊ（ｊは１〜ｋ）を格納するメモリ８０３と、メモリ８０３に格納されたデジタル出力信号ｄｊに基づいてアナログ入力信号ＡinのＡ／Ｄ変換値であるデジタル出力信号Ｄoutを演算する演算回路８０４と、を有している。
【０１４２】
また、実施形態２では、Ａ／Ｄ変換器が、複数のステージを制御する制御回路１３９を備えるものとする。サンプリング回路８０１が実施形態２のサンプリング回路であり、サンプリング回路８０１と制御回路１３９とを合わせた構成が、実施形態２のＡ／Ｄ変換器である。
制御回路１３９は、各ステージに動作クロックを示すクロック信号φS5、φS6、クロック信号φS5、φS6のそれぞれと同時にＨｉｇｈとならない逆相のノンオーバーラップクロック信号であるクロック信号φH7、φH8の少なくとも１つを出力する。
【０１４３】
図２５（ａ）〜（ｄ）に、クロック信号φS5、φS6、クロック信号φH7、φH8を示す。
図２５（ａ）はクロック信号φS5を示し、図２５（ｂ）はクロック信号φS6を示す。また、図２５（ｃ）はクロック信号φH7を示し、図２５（ｄ）はクロック信号φH8を示す。
図２５（ａ）〜（ｄ）から明らかなように、クロック信号φS5に対してクロック信号φS6は遅延し、クロック信号φH7に対してクロック信号φH8は遅延している。実施形態２でも、クロック信号φS5に対するクロック信号φS6の遅延時間Ｔ、クロック信号φH7に対するクロック信号φH8の遅延時間Ｔを、１０ｎｓとする。
【０１４４】
実施形態２では、サンプリング回路８０１が、Ｈｉｇｈ、Ｌｏｗが切り替わるタイミングが相違するクロック信号φS5、φS6、φH7、φH8によって動作する。なお、クロック信号φS5、φS6、φH7、φH8は、いずれもクロック信号がＨｉｇｈであるときにサンプリング回路８０１のスイッチがオンされ、クロック信号がＬｏｗであるときにオフされるように、各スイッチを駆動する。
【０１４５】
サンプリング回路８０１は、アナログ入力信号Ａinをサンプルし、ホールドした値をアナログの入力信号ＶAinとして第１番目のステージＳ１に送出する回路である。サンプリング回路８０１には、アナログスイッチとキャパシタを含む無帰還サンプリング回路等が適用される。
ステージＳ１〜Ｓｋは直列に接続され、各々入力される入力信号ＶAinに基づいてｌ桁のデジタル出力信号ｄｊをメモリ８０３に送出する。また、各ステージでは、前段から入力信号ＶAinが入力され、デジタル出力信号ｄｊと入力信号ＶAinとによって生成されたアナログの出力信号ＶAoutが、次のステージに出力される。図中にステージＳ１を基準にした入力信号ＶAin、出力信号ＶAoutを示す。
【０１４６】
メモリ８０３は、ｋ個のステージＳ１〜Ｓｋの各々からｌ桁のデジタル出力信号ｄｊを入力し、格納する。このため、メモリ８０３には、少なくとも、ｌビットのアドレスをｋ個格納できる半導体メモリ等が用いられる。
演算回路８０４は、メモリ８０３に格納されたデジタル出力信号ｄｊに基づいて演算し、Ｌ桁のデジタル出力信号Ｄoutを出力する。デジタル出力信号Ｄoutを算出するための演算は、次のように行われる。
【０１４７】
すなわち、演算回路８０４は、ステージＳｋのデジタル出力ｄｋの最上位の桁と、ステージＳ（ｋ−１）のデジタル出力ｄ（ｋ−１）の最下位桁を２進法で加算する。さらに、加算の結果（加算値）に基づいて、ｄ（ｋ−１）の最上位桁と、ステージＳ（ｋ−２）のデジタル出力ｄ（ｋ−２）の最下位桁を、同じく２進法で加算する。
このような処理を繰り返し、ステージＳ１のデジタル出力ｄ１の最下位桁とステージＳ２のデジタル出力ｄ２の最上位桁までを足し合わせる。足し合わされた最終的な結果は、デジタル出力信号Ｄoutとして出力される。
【０１４８】
図２６は、以上述べたデジタル出力信号Ｄoutを算出する演算を例示するための図である。
図２６に示した例では、４個のステージＳ１〜Ｓ４があって、各ステージＳ１〜Ｓ４が、３桁のデジタル出力ｄ１〜ｄ４をそれぞれ図２４に示したメモリ８０３に出力するものとする。より具体的には、デジタル出力ｄ１〜ｄ４の値を、以下のように定める。
ｄ１＝００１、ｄ２＝１００、ｄ３＝１０１、ｄ４＝１１１
図２６の例では、隣接するステージによって出力されるデジタル出力の最上位桁と最下位桁とを加算した結果、デジタル出力信号Ｄoutとして、「０１００１１０１１」の値が得られる。
【０１４９】
次に、実施形態２のサンプリング回路の具体例として、実施形態２−１及び実施形態２−２について説明する。
図２７は、実施形態２−１のサンプリング回路１３０と、制御回路１３９とを備えたＡ／Ｄ変換器を説明するための図であって、図２４のサンプリング回路８０１として、サンプリング回路１３０を用いたものである。
なお、図２７において、図１０に示した構成と同様の構成については同様の符号を付し、その説明を一部略すものとする。
【０１５０】
サンプリング回路１３０は、アナログ入力信号Ａinを入力するコンテニアス部１３０ａと、コンテニアス部１３０ａによって入力されたアナログ入力信号Ａinを間欠的にサンプリングし、サンプリングされた信号をホールド、転送するサンプル・ホールド部１３０ｂと、を含んでいる。
パイプライン型Ａ／Ｄ変換器の各ステージに共通の制御回路１３９は、クロック信号φS5、φS6、φH7、φH8を生成し、出力する。それらクロック信号のうち、クロック信号φS5はコンテニアス部１３０ａに入力され、クロック信号φH7、φH8はサンプル・ホールド部１３０ｂに入力される。
【０１５１】
コンテニアス部１３０ａは、スイッチ１０１＿1、１０１＿2を含むスイッチユニット１０１と、スイッチ１０２＿1、１０２＿2を含むスイッチユニット１０２と、を含んでいる。コンテニアス部１３０ａのスイッチは、全てクロック信号φS5によって駆動している。スイッチ１０１＿1、１０１＿2と、スイッチ１０２＿1、１０２＿2と、のオン、オフ動作により、アナログの入力信号Ａinが入力信号Ｖinになる。
【０１５２】
サンプル・ホールド部１３０ｂは、入力信号Ｖinをサンプリングし、入力信号Ｖinによって生じた電荷を保持するキャパシタ１１１＿1、１１１＿2と、キャパシタ１１１＿1、１１１＿2を演算増幅器１２１の反転入力端子にそれぞれ接続するスイッチ１０４＿1、１０４＿2と、キャパシタ１１１＿1、１１１＿2に保持された電荷を後段のステージにそれぞれ転送するスイッチ１０３＿1、１０３＿2と、を含む。スイッチ１０３＿1、１０４＿1は、クロック信号φH7にしたがってスイッチング動作を行っている。スイッチ１０３＿2、１０４＿2は、クロック信号φH8にしたがってスイッチング動作を行っている。
【０１５３】
以上のように、実施形態２−１では、サンプル・ホールド部１３０ｂのスイッチ１０３＿1、１０３＿2、スイッチ１０４＿1、１０４＿2が２つのクロック信号φH7、φH8によって駆動される。なお、実施形態２−１は、サンプル・ホールド部１３０ｂを２つのクロック信号で駆動する構成に限定されるものではなく、さらに多数（自然数Ｎ）のスイッチを、Ｎ個のクロック信号によって駆動するようにしてもよい。なお、このような場合、キャパシタ１１１＿1、１１１＿2、…１１１＿Nが設けられる。また、このとき、キャパシタ１１１＿1、１１１＿2、…１１１＿Nの各容量は、キャパシタ１１１＿1、１１１＿2、…１１１＿Nの容量の合計が、キャパシタ１１１＿1、１１１＿2の容量の合計と同じになるように設定される。このような構成は、キャパシタ１１１＿1、１１１＿2の合計容量を、任意の数Ｎに分割したものと言える。また、サンプル・ホールド部１３０ｂのスイッチユニット１０３、１０４に含まれるスイッチを駆動するクロック信号は、スイッチの数に応じて、クロック信号φH7に対して、遅延時間Ｔ（例えば１０ｎｓ）ずつ順次遅延させればよい。
【０１５４】
実施形態２−１は、このように、サンプル・ホールド部１３０ｂが有するキャパシタの大きさと動作タイミングとを適当に配分することで、特定の周波数のゲインを下げるアナログＦＩＲフィルタが形成できる。
【０１５５】
図２８は、実施形態２−１のＡ／Ｄ変換器（ＡＤＣ）の機能ブロック図である。
図２８に示すように、実施形態２−１のＡ／Ｄ変換器は、デジタル部（図中にＤｉｇｉｔａｌ部と記す）１３０ｃ、サンプル・ホールド部（図中にＳ／Ｈ部と記す）１３０ｂ、コンテニアス部（図中にＣｏｎｔ．部と記す）１３０ａを含むサンプリング回路８０１と、制御回路１３９と、を備えている。
【０１５６】
制御回路１３９は、クロック信号φS5、φS6、φH7、φH8を生成するクロック信号生成部１３９１と、クロック信号生成部１３９１によって生成されたクロック信号φS5、φS6、φH7、φH8からクロック信号φH7、φH8を選択し、サンプル・ホールド部１３０ｂに出力し、クロック信号φS5を選択してコンテニアス部１３０ａに出力するクロック信号選択部１３９２と、を含んでいる。
【０１５７】
以上説明した実施形態２−１によれば、サンプル・ホールド部１３０ｂが、標本化された信号を伝達する構成となる。サンプリング回路８０１から出力される信号ＶAinはＤＣ成分であるから、サンプル・ホールド部１３０ｂが複数の動作クロックを持ってもその成分は平均化による減衰が起こらない。しかし、Ａ／Ｄ変換器自身が発生する周期ノイズ、または、他の電子機器から混入する周期ノイズはＡＣ成分である。このため、サンプル・ホールド部１３０ｂが動作クロックを複数持つことによって周期ノイズの成分は平均化により減衰する。その結果、実施形態２−１のＡ／Ｄ変換器では、周期ノイズの抑制効果が得られる。換言すれば、実施形態２−１は、ＳＴＦは変化させず、ＮＴＦのみに平均化による減衰係数をかけることができるものといえる。
【０１５８】
このような実施形態２−１では、Ａ／Ｄ変換器の出力信号に混入する周期ノイズを信号成分と効率的に分離することができる。このため、実施形態２−１は、伝達すべき信号にノイズを加えることなく、ｉｎ−ｂａｎｄ内のノイズだけを平均化し、そのスペクトルを低減することができる。
以上説明した実施形態２−１は、Ａ／Ｄ変換器周辺の機器から発生するノイズを低減するのみではなく、Ａ／Ｄ変換器自身のノイズに対する耐性を強化することができる。このため、Ａ／Ｄ変換器周辺の他の機器の構成を変更することなく、Ａ／Ｄ変換器のみを変更してＡ／Ｄ変換器に対するノイズの影響を低減することができる。
【０１５９】
また実施形態２−１は、クロック信号を複数発生させる回路を追加することのみによって実現することができる。このため、高度な半導体プロセス技術やチップの多ピン化が不要になって、Ａ／Ｄ変換器の高コスト化を防ぐことができる。さらに、実施形態２−１によれば、ノイズの影響を考慮することなくＡ／Ｄ変換器を他の機器に充分近接させて配置することができるから、Ａ／Ｄ変換器を含む機器の小型化に効果を奏する。
【０１６０】
また、実施形態２−１では、Ａ／Ｄ変換器周辺の機器から発生するノイズを低減することを目的として一般的に具備されるデカップリングコンデンサへのノイズ抑制要求を低減することが可能となる。このとき、ノイズ低減の十分な効果が得られれば、デカップリングコンデンサそのものを不要とすることが可能となる可能性がある。
【０１６１】
なお、実施形態２−１は、Ａ／Ｄ変換器を単体の構成とする場合、図２４、図２７に示した制御回路１３９が１つのサンプリング回路に対応付けて設けられる。また、第２実施形態は、Ａ／Ｄ変換器の制御回路１３９をＡ／Ｄ変換器の外部に設けるものであってもよい。さらに、実施形態２−１は、Ａ／Ｄ変換器のサンプリング回路８０１を他の機器として構成する場合、制御回路１３９を機器の外部に設けるものであってもよい。
なお、クロック信号選択部１３９２は、クロック信号φS5、φS6、φH7、φH8からいずれかを選択し、デジタル部１３０ｃに出力してもよく、デジタル部１３０ｃは選択されたクロック信号により駆動される。
【０１６２】
次に、実施形態２−２のサンプリング回路、このサンプリング回路を使ったＡ／Ｄ変換器を説明する。
本実施形態２−２と上記した実施形態２−１との相違は、コンテニアス部で発生する突入電流起因の輻射ノイズを拡散するため、立ち上がりのタイミングが異なり、立下りのタイミングが同一である２つ以上の動作タイミングを持つ第１クロック信号に基づいてコンテニアス部を動作させる点である。なお、本実施形態では、クロック信号の立ち上りを示す部分を立ち上がりエッジと記す。立ち上がりエッジは、クロック信号によって動作するスイッチの動作開始時刻を確定するためのトリガである。また、本実施形態では、クロック信号の立ち下りを示す部分を立ち下りエッジと記す。立ち下りエッジは、クロック信号によって動作するスイッチの動作終了時刻を確定するためのトリガである。
【０１６３】
クロック信号にエッジを複数持たせることにより、アナログ部の突入電流起因の輻射ノイズをさらに効果的に拡散することができ、図１８（ａ）で示した周期ノイズＮ3のスペクトルのピークをさらに小さくすることができる。また、動作開終了時刻を確定するトリガであるエッジは同一であることから、アナログ入力信号Ｖinの信号成分には減衰がかからず、周期ノイズのみを抑制することができる。
【０１６４】
この実施形態２−２も、Ａ／Ｄ変換器を、パイプライン型Ａ／Ｄ変換器として構成した例について説明する。
本実施形態のパイプライン型Ａ／Ｄ変換器の全体構成は、図２４に示した構成と同様である。
図２９（ａ）〜（ｄ）に、クロック信号φS7、φS8、クロック信号φH9、φH10を示す。
図２９（ａ）はクロック信号φS7を示し、図２９（ｂ）はクロック信号φS8を示す。
また、図２９（ｃ）はクロック信号φH9を示し、図２９（ｄ）はクロック信号φH10を示す。
図２９（ａ）〜（ｄ）から明らかなように、クロック信号φS8は、クロック信号φS7に対して動作開始時刻を確定するためのトリガである立ち上がりエッジは遅延し、動作終了時刻を確定するためのトリガである立下りエッジは同一であるクロック信号である。
【０１６５】
クロック信号φH10は、クロック信号φH9に対して立ち上がりエッジ、立下りエッジが共に遅延するクロック信号である。クロック信号φS8は、例えば、クロック信号φS7と、クロック信号φS7に対して遅延するクロック信号とをＡＮＤ回路に入力することによって生成することができる。すなわち、ＡＮＤ回路は、クロック信号φS7と、クロック信号φS7に対して遅延する信号との両方がＨｉｇｈであるときにＨｉｇｈを出力するから、信号の立ち上がりエッジのみが遅延するクロック信号φS8が生成される。
【０１６６】
本実施形態２−２でも、クロック信号φS7に対するクロック信号φS8の遅延時間Ｔ、クロック信号φH9に対するクロック信号φH10の遅延時間Ｔを、それぞれ１０ｎｓとする。なお、当然のことながら、本実施形態のクロック信号φS7、φS8、φH9、φH10の遅延時間Ｔは、１０ｎｓに限定されるものでなく、任意に設定することができる。なお、クロック信号φS7、φS8は、クロック信号φH9、φH10のそれぞれと同時にＨｉｇｈとならない逆相のノンオーバーラップクロック信号である。
【０１６７】
本実施形態２−２では、サンプリング回路８０１が、Ｈｉｇｈ、Ｌｏｗが切り替わるタイミングが相違するクロック信号φS7、φS8、φH9、φH10によって動作する。なお、クロック信号φS7、φS8、φH9、φH10は、いずれもクロック信号がＨｉｇｈであるときにサンプリング回路８０１のスイッチがオンされ、クロック信号がＬｏｗであるときにオフされるように、各スイッチを駆動する。
【０１６８】
図３０は、本実施形態２−２のサンプリング回路１３０と、制御回路１３９とを備えたＡ／Ｄ変換器を説明するための図であって、図２４のサンプリング回路８０１として、サンプリング回路１３０を用いたものである。
図３０においては、サンプリング回路１３０のデジタル部については図示されていない。なお、図３０において、図２７に示した構成と同様の構成については同様の符号を付し、その説明を一部略すものとする。
【０１６９】
サンプリング回路１３０は、アナログ入力信号Ａinを入力するコンテニアス部１３０ａと、コンテニアス部１３０ａによって入力されたアナログ入力信号Ａinを間欠的にサンプリングし、サンプリングされた信号をホールド、転送するサンプル・ホールド部１３０ｂと、を含んでいる。このような本実施形態２−２では、図２４に示したメモリ８０３と、演算回路８０４とが後に示すデジタル部１３０ｃとして機能する。
【０１７０】
パイプライン型Ａ／Ｄ変換器の各ステージに共通の制御回路１３９は、クロック信号φS7、φS8、φH9、φH10を生成し、出力する。それらクロック信号のうち、クロック信号φS7、φS8はコンテニアス部１３０ａに入力され、クロック信号φH9、φH10はサンプル・ホールド部１３０ｂに入力される。コンテニアス部１３０ａは、スイッチ１０１＿1、１０１＿2を含むスイッチユニット１０１と、スイッチ１０２＿1、１０２＿2を含むスイッチユニット１０２と、を含んでいる。
【０１７１】
本実施形態２−２では、スイッチユニット１０１、１０２にそれぞれ含まれる２つのスイッチが、互いに異なるクロック信号によってオン、オフ動作する。すなわち、図３０に示したスイッチユニット１０１のうち、スイッチ１０１＿1はクロック信号φS7によってオン、オフ動作をする。一方スイッチ１０２＿1は、クロック信号φS7に対して立ち上がりエッジのみが遅延するクロック信号φS8にしたがってスイッチング動作を行っている。スイッチユニット１０２においても、スイッチ１０２＿1はクロック信号φS7によってオン、オフ動作をする。一方スイッチ１０２＿2は、クロック信号φS7に対して立ち上がりのみが遅延するクロック信号φS8にしたがってスイッチング動作を行っている。
【０１７２】
本実施形態２−２では、このようなスイッチ１０１＿1、１０１＿2と、スイッチ１０２＿1、１０２＿2と、のオン、オフ動作により、アナログの入力信号Ａinが入力信号Ｖinになる。
サンプル・ホールド部１３０ｂは、入力信号Ｖinをサンプリングし、入力信号Ｖinによって生じた電荷を保持するキャパシタ１１１＿1、１１１＿2と、キャパシタ１１１＿1、１１１＿2に保持された電荷を後段のステージにそれぞれ転送するスイッチ１０３＿1、１０３＿2と、を含む。スイッチ１０３＿1は、クロック信号φH9にしたがってスイッチング動作を行っている。また、スイッチ１０３＿2は、クロック信号φH9に対して立ち上がり、立下りが共に遅延するクロック信号φH10にしたがってスイッチング動作を行っている。
【０１７３】
以上のように、本実施形態２−２では、コンテニアス部１３０ａのスイッチ１０１＿1、１０１＿2、スイッチ１０２＿1、１０２＿2が、互いに立ち上がりのタイミングが異なる２つのクロック信号φS7、φS8によって駆動する。なお、本実施形態２−２は、コンテニアス部１３０ａを２つのクロック信号で駆動する構成に限定されるものではなく、さらに多数（自然数Ｎ）のスイッチを、Ｎ個のクロック信号によって駆動するようにしてもよい。このような場合、コンテニアス部１３０ａには、キャパシタ１１１＿1、１１１＿2、…１１１＿Nが設けられる。また、このとき、キャパシタ１１１＿1、１１１＿2、…１１１＿Nの各容量は、キャパシタ１１１＿1、１１１＿2、…１１１＿Nの容量の合計が、キャパシタ１１１＿1、１１１＿2の容量の合計と同じになるように設定される。このような構成は、キャパシタ１１１＿1、１１１＿2の合計容量を、任意の数Ｎに分割したものと言える。
【０１７４】
また、コンテニアス部１３０ａのスイッチユニット１０１、１０２に含まれるスイッチを駆動するクロック信号は、スイッチの数に応じて、クロック信号φS7の立ち上がりタイミングに対して、立ち上がりタイミングを順次遅延時間Ｔ（例えば１０ｎｓ）ずつ遅延させればよい。
【０１７５】
図３１は、本実施形態２−２のＡ／Ｄ変換器（ＡＤＣ）の機能ブロック図である。
図３１に示すように、本実施形態２−２のＡ／Ｄ変換器は、デジタル部（図中にＤｉｇｉｔａｌ部と記す）１３０ｃ、サンプル・ホールド部（図中にＳ／Ｈ部と記す）１３０ｂ、コンテニアス部（図中にＣｏｎｔ．部と記す）１３０ａを含むサンプリング回路８０１と、制御回路１３９と、を備えている。
【０１７６】
制御回路１３９は、クロック信号φS7、φS8、φH9、φH10を生成するクロック信号生成部１３９１と、クロック信号生成部１３９１によって生成されたクロック信号φS7、φS8、φH9、φH10からクロック信号φH9、φH10を選択し、サンプル・ホールド部１３０ｂに出力し、クロック信号φS7、φS8を選択してコンテニアス部１３０ａに出力するクロック信号選択部１３９２と、を含んでいる。
【０１７７】
以上説明した本実施形態２−２によれば、コンテニアス部１３０ａのサンプリング動作における入力信号成分はＡＣ成分であるため、動作終了時刻を確定するトリガであるエッジは同一である動作クロックで動作させることにより、信号成分には平均化による減衰は起こらない。一方、動作開始を確定するためのトリガであるエッジは複数持つ動作クロックで動作させることにより、コンテニアス部のサンプリング動作の開始時の発生する突入電流起因の輻射ノイズをさらに効果的に抑制することができる。
【０１７８】
また、以上説明した本実施形態２−２によれば、Ａ／Ｄ変換器自身から発生するノイズを低減し、Ａ／Ｄ変換器自身のノイズに対する耐性を強化し、加えてコンテニアス部で発生する突入電流起因の輻射ノイズをも拡散し、ノイズをさらに低減することができる。このため、Ａ／Ｄ変換器周辺にある他の機器の構成を変更することなく、Ａ／Ｄ変換器のみを変更してＡ／Ｄ変換器に対するノイズの影響を低減することができる。また、複数個のＡ／Ｄ変換器を並列に接続して多チャンネル化する場合、あるいは複数個のＡ／Ｄ変換器を並列に接続して時間インターリーブ動作によって高速動作させる場合において、隣接する個々のＡ／Ｄ変換器から生じるキックバックノイズによるＡ／Ｄ変換器間の符号間干渉を低減することができる。
【０１７９】
また本実施形態２−２は、クロック信号を複数発生させる回路を追加することのみによって実現することができる。このため、高度な半導体プロセス技術やチップの多ピン化が不要になって、Ａ／Ｄ変換器の高コスト化を防ぐことができる。さらに、本実施形態２−２によれば、ノイズの影響を考慮することなくＡ／Ｄ変換器を他の機器に充分近接させて配置することができるから、Ａ／Ｄ変換器を含む機器の小型化に効果を奏する。
【０１８０】
また、本実施形態２−２では、Ａ／Ｄ変換器周辺の機器から発生するノイズを低減することを目的として一般的に具備されるデカップリングコンデンサへのノイズ抑制要求を低減することが可能となる。このとき、ノイズ低減の十分な効果が得られれば、デカップリングコンデンサそのものを不要とすることが可能となる可能性がある。
【０１８１】
なお、本実施形態２−２は、Ａ／Ｄ変換器を単体の構成とする場合、図２４、図３０、図３１に示した制御回路１３９が１つのサンプリング回路に対応付けて設けられる。また、本実施形態２−２は、Ａ／Ｄ変換器の制御回路１３９をＡ／Ｄ変換器の外部に設けるものであってもよい。さらに、本実施形態２−２は、Ａ／Ｄ変換器のサンプリング回路８０１を他の機器として構成する場合、制御回路１３９を機器の外部に設けるものであってもよい。
なお、クロック信号選択部１３９２は、クロック信号φS7、φS8、φH9、φH10からいずれかを選択し、デジタル部１３０ｃに出力してもよく、デジタル部１３０ｃは選択されたクロック信号により駆動される。
【０１８２】
次に、本発明のサンプリング回路を適用した実施形態３のＣＯＤＥＣ（コーデック）を説明する。
図３２は、実施形態３−１のＣＯＤＥＣを示した図である。
実施形態３−１は、実施形態１−１のＤ／Ａ変換器と、実施形態２−１のＡ／Ｄ変換器とを組み合わせて構成されたＣＯＤＥＣにかかるものである。
一般に、Ａ／Ｄ変換器とＤ／Ａ変換器とを混載すると、近接して配置されたＡ／Ｄ変換器、Ｄ／Ａ変換器の各々が発生するノイズが他方に影響を及ぼすことが知られている。しかし、実施形態１のＤ／Ａ変換器、実施形態２のＡ／Ｄ変換器は、先に説明したように、いずれもが、サンプル・ホールド部を動作タイミングが異なる複数のクロック信号で動作させている。このため、Ａ／Ｄ変換器、Ｄ／Ａ変換器のいずれもが周期ノイズを効果的に拡散することができるので、輻射ノイズの発生そのものを抑制することができる。このため、実施形態３のＣＯＤＥＣは、Ｄ／Ａ変換器、Ａ／Ｄ変換器のいずれについても、他方から受けるノイズの影響を小さくすることができる。
【０１８３】
図３２に示したＣＯＤＥＣは、Ａ／Ｄ変換器とＤ／Ａ変換器とのサンプリング周波数が等しい（動作周波数差０）場合であっても、Ａ／Ｄ変換器とＤ／Ａ変換器とのサンプリング周波数が約±２５Ｈｚ程度の差を有する場合であっても、従来技術よりも出力信号のディストーションが小さい。このような実施形態３は、Ａ／Ｄ変換器とＤ／Ａ変換器とが異なるサンプリングクロック信号で動作する非同期型のＣＯＤＥＣにおいても、同一のサンプリングクロック信号で動作する同期型のＣＯＤＥＣにおいても、出力信号のディストーションを従来技術よりも低減することができる。
【０１８４】
なお、実施形態３の上記効果は、Ａ／Ｄ変換器のサンプル・ホールド部の動作クロック信号を異なる４個のクロック信号で動作させ、Ｄ／Ａ変換器のサンプル・ホールド部の動作クロック信号を異なる４個のクロック信号で動作させた場合に得られたものである。
【０１８５】
また、実施形態３のＣＯＤＥＣによれば、ＳＴＦには変調をかけず、ＮＴＦにのみ変調をかけることができる。このため、Ａ／Ｄ変換器、Ｄ／Ａ変換器が発生する輻射ノイズの自身への影響を抑制することができ、さらに、Ｄ／Ａ変換器、Ａ／Ｄ変換器が発生する輻射ノイズの他者への影響を抑制することができる。このため、実施形態３は、輻射ノイズの発生の抑制と、輻射ノイズへの耐性強化と、による相乗的なノイズ抑制効果が期待できる。実施形態３のＣＯＤＥＣは、ノイズを考慮することなく、Ａ／Ｄ変換器とＤ／Ａ変換器とを十分に近接して配置することができる。このような実施形態３は、小型のＣＯＤＥＣを構成するのに有利である。
【０１８６】
さらに、実施形態３では、Ａ／Ｄ変換器周辺の機器から発生するノイズを低減することを目的として一般的に具備されるデカップリングコンデンサへのノイズ抑制要求を低減することが可能となる。このとき、ノイズ低減の十分な効果が得られれば、デカップリングコンデンサそのものを不要とすることが可能となる可能性がある。
【０１８７】
図３３は、実施形態３−２のＣＯＤＥＣを示した図である。
この形態は、実施形態１のＤ／Ａ変換器と、実施形態２のＡ／Ｄ変換器とを組み合わせて構成されたＣＯＤＥＣにかかるものであるが、図３３に示すように、図３２に示すクロック信号選択部１３９２、１３９２がない構成となっている。この形態であっても、実施形態３−１と同様の効果が得られる。
なお、本発明のサンプリング回路は、以上説明したように、Ａ／Ｄ変換器、Ｄ／Ａ変換器、ＣＯＤＥＣとして構成されるものに限定されるものではなく、例えば、チャージポンプ等に利用することができる。
【０１８８】
また、本発明の範囲は、以上図示され、記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらすすべての実施形態をも含む。さらに、本発明の範囲は、各請求項により画される発明の特徴の組み合わせに限定されるものではなく、すべての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
【産業上の利用可能性】
【０１８９】
本発明は、Ａ／Ｄ変換器、Ｄ／Ａ変換器、ＣＯＤＥＣの他、Ｄ／Ａ変換、Ａ／Ｄ変換の機能を持った電子機器全般に利用することができる。
【符号の説明】
【０１９０】
１０１、１０２、１０３、１０４  スイッチユニット
１０１＿1、１０１＿2、１０２＿1、１０２＿2、１０３＿1、１０３＿2、１０４＿1、１０４＿2  スイッチ
１０５、１０６  端子
１１１＿1、１１１＿2、１１２、１１３  キャパシタ
１２１  演算増幅器
１３０ａ、１５０ａ  コンテニアス部
１３０ｂ、１５０ｂ  サンプル・ホールド部
１３０ｃ、１５０ｃ  デジタル部
１３９、１５９  制御回路
１３０、１５０、８０１  サンプリング回路
１５８＿1、１５８＿2  フィードバック経路
８０３  メモリ
８０４  演算回路
１３９１、１５９１  クロック信号生成部
１３９２、１３９２  クロック信号選択部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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