(57)【特許請求の範囲】
【請求項１】
外部から供給されるテストコード信号に応じて、複数の第１のテスト信号のうち当該テストコード信号が示す所定の第１のテスト信号を活性化するデコーダと、
前記デコーダに接続され、前記デコーダから並列に供給される前記複数の第１のテスト信号を受け取り、前記複数の第１のテスト信号を複数の第２のテスト信号として直列に出力する第１のレジスタ部と、
前記第１のレジスタ部に接続され、前記第１のレジスタ部から直列に供給される前記複数の第２のテスト信号を受け取り、前記複数の第２のテスト信号を複数の第３のテスト信号として並列に出力する第２のレジスタ部と、
前記第２のレジスタ部に接続され、前記第２のレジスタ部から並列に供給される前記複数の第３のテスト信号を受け取り、前記複数の第３のテスト信号に応じてメモリセルアレイの動作を制御する制御部と、
データ出力端子と、
を備え、
前記第１のレジスタ部は、互いに従属接続された複数の第１のレジスタであって、夫々が前記デコーダに接続され、夫々が前記複数の第１のテスト信号のうちの対応する１つのテスト信号を受け取り、前記複数の第１のレジスタのうちの最終段の第１のレジスタを除く夫々が次段の第１のレジスタに前記複数の第１のテスト信号を複数の第２のテスト信号として順次転送し、前記最終段の第１のレジスタは前記複数の第２のテスト信号を直列に出力する前記複数の第１のレジスタを含み、
前記第２のレジスタ部は、互いに従属接続された複数の第２のレジスタであって、前記複数の第２のレジスタのうちの初段の第２のレジスタは前記最終段の第１のレジスタの出力に接続され、前記複数の第２のレジスタのうちの最終段の第２のレジスタを除く夫々が次段の第２のレジスタに前記複数の第２のテスト信号を複数の第３のテスト信号として順次転送する前記複数の第２のレジスタを含み、
前記複数の第２のレジスタのうちの最終段の第２のレジスタが、前記データ出力端子に前記複数の第３のテスト信号を順次転送する
ことを特徴とする半導体装置。
【請求項２】
前記複数の第１のレジスタの個数と前記複数の第２のレジスタの個数が同一であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数の第１のレジスタのうちの初段の第１のレジスタは、固定電位をさらに受け取ることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記複数の第１のレジスタのうちの初段の第１のレジスタは、所定のパターンを有する初段入力信号をさらに受け取ることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記複数の第２のレジスタのうちの最終段の第２のレジスタが、前記複数の第１のレジスタのうちの初段の第１のレジスタに接続されることを特徴とする請求項１又は２に記載の半導体装置。
【請求項６】
前記制御部は、夫々が、前記複数の第２のレジスタのうちの対応する１つに接続され、前記複数の第３のテスト信号のうちの対応する１つを受け取る複数の制御回路を含むことを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記メモリセルアレイに隣接配置された周辺回路領域をさらに備え、
前記複数の制御回路が前記周辺回路領域において前記メモリセルアレイに隣接して配置され、前記第２のレジスタ各々が、前記複数の制御回路それぞれに対応して配置されていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記デコーダは、前記テストコード信号に応じて、第１及び第２のレジスタ制御信号を発生し、前記デコーダは、前記第１のレジスタ制御信号を前記第１のレジスタ部に供給し、前記デコーダは、前記第１及び第２のレジスタ制御信号を前記第２のレジスタ部に供給し、前記第１のレジスタ部は、前記第１のレジスタ制御信号に応じて、前記複数の第１のテスト信号を複数の第２のテスト信号として直列に出力し、前記第２のレジスタ部は、前記第１のレジスタ制御信号に応じて前記第１のレジスタ部から直列に供給される前記複数の第２のテスト信号を受け取り、前記第２のレジスタ制御信号に応じて前記複数の第２のテスト信号を複数の第３のテスト信号として並列に出力することを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内部回路の動作調整を行うテスト信号を発生するテスト回路を備えた半導体装置に関する。
【背景技術】
【０００２】
半導体素子の微細化にともない、製造バラツキにより半導体素子が受ける電気的特性の変動が大きくなってきている。そのため、半導体装置内に設けたテスト回路により、テスト信号を発生させて、テスト結果により内部回路の動作調整を行う必要性が増してきている。例えば、テスト回路により、動作調整のためのテスト信号を発生させ、内部電源電圧や内部信号タイミングの最適化を行うことが行われる。また、テスト回路により、テスト信号を発生させ、内部回路の動作マージンを減らすように内部電源電圧や内部信号タイミングを調整することで半導体装置の動作不良を顕在化させ、動作マージンの少ない半導体装置を不良化することが行われる。
【０００３】
例えば、特許文献１においては、複数のテスト信号を発生させるテスト回路を備えた半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−２４３７９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１に開示された半導体装置等の従来の半導体装置においては、次のような問題があった。
図６及び図７は、従来のテスト回路を備えた半導体装置における問題点を説明するために、本願発明者が作成した図面である。図６は、半導体装置９００におけるテスト信号の発生に係る部分を示した回路ブロック図である。図７は、半導体装置９００のレイアウト図面である。
図６に示す従来の半導体装置９００においては、アドレスラッチ１０５は、テスト動作の際、コマンドデコーダ１０２から発生するテストコマンド信号ＴＲＳにより、テストコード（アドレス信号address）をラッチする。また、アドレスラッチ１０５は、ラッチしたテストアドレス信号ＴＡ（ｍビット）を、アドレスプリデコーダ２０１を介してＤＦＴデコーダ２０２（Design For Test Decoder）へ出力する。
そして、ＤＦＴデコーダ２０２は、プリデコードされたテストプリアドレス信号ＴＰＡ（ｋ本の信号）をデコードし、所望のテスト信号ＤＦＴ０〜ＤＴＦｎを出力する。また、ＤＦＴデコーダ２０２は、テスト信号ＤＦＴ０〜ＤＦＴｎを、テスト信号毎に設けられた専用の配線を介して、テストにおいて制御される対象回路（Ｃｋｔ．Ａなど）に出力する。ここで、テスト信号ＤＦＴｎは、制御される回路の調整等を行うテスト数だけ存在するので、専用の配線数は、例えば図７に示すように約２００本になることもある。
【０００６】
このように、従来のテスト回路を備えた半導体装置においては、テスト信号毎に設けられた専用の配線によりＤＦＴデコーダ２０２と対象回路とが接続されるため、テストにおいて制御される対象回路の増加に伴い専用の配線数が増加し、大きな配線領域が必要となる。例えば、半導体装置を代表するＤＤＲ３−ＳＤＲＡＭにおいては、テストにおいて制御される対象回路は数百回路あり、テスト信号毎に設ける配線数は数百本になってしまう。このため、半導体チップにおいて、テスト信号用の配線に用いる領域（配線領域）がチップサイズの大きな部分を占めるようになる。つまり、従来のテスト回路を備えた半導体装置においては、配線領域の増大によりチップサイズが拡大してしまうという問題と、テスト信号の増大がチップサイズ削減を行う際の阻害要因になってしまうという問題があった。
【課題を解決するための手段】
【０００７】
本発明は、外部から供給されるテストコード信号に応じて、複数の第１のテスト信号のうち当該テストコード信号が示す所定の第１のテスト信号を活性化するデコーダと、デコーダに接続され、デコーダから並列に供給される複数の第１のテスト信号を受け取り、複数の第１のテスト信号を複数の第２のテスト信号として直列に出力する第１のレジスタ部と、第１のレジスタ部に接続され、第１のレジスタ部から直列に供給される複数の第２のテスト信号を受け取り、複数の第２のテスト信号を複数の第３のテスト信号として並列に出力する第２のレジスタ部と、第２のレジスタ部に接続され、第２のレジスタ部から並列に供給される複数の第３のテスト信号を受け取り、複数の第３のテスト信号に応じてメモリセルアレイの動作を制御する制御部と、を備えることを特徴とする半導体装置である。
【発明の効果】
【０００８】
本発明によれば、デコーダは、複数の第１のテスト信号のうちの１つを活性化し、活性化されたテスト信号は複数の第１のレジスタのうちの１つに入力され、活性化されたテスト信号が、複数の第１のレジスタと、夫々がメモリセルアレイの動作を制御する複数の制御回路に接続される複数の第２のレジスタと、において順次転送される。これにより、テスト信号を活性化するデコーダが、メモリセルアレイの動作を制御する制御部に送るテスト信号を、第１及び第２のレジスタ間のデータ伝送信号と、第１及び第２のレジスタを制御する信号に減らすことができるので、従来に比べて大幅にテスト信号の配線数を削減できる。そのため、テストにおいて制御される対象回路の数が増加した場合であっても、テスト信号のための配線領域を減らすことができ、チップサイズの拡大を抑制できる効果がある。また、テスト信号数が増大することになっても、チップサイズ削減を行う際の阻害要因となる可能性を減ずることができる効果がある。
【図面の簡単な説明】
【０００９】
【図１】本発明の半導体装置１００の構成を示す概略ブロック図である。
【図２】図１に示した半導体装置１００におけるテスト動作に係る部分の回路ブロック図である。
【図３】図２に示した第１及び第２のレジスタの回路図である。
【図４】半導体装置１００のテスト動作を説明するために用いるタイミングチャートである。
【図５】図１に示した半導体装置１００のレイアウト図である。
【図６】従来における半導体装置９００の全体ブロック図である。
【図７】図６に示した半導体装置９００のレイアウト図である。
【発明を実施するための形態】
【００１０】
本発明の課題を解決する技術思想の代表的な一例は、以下に示される。但し、本発明の請求内容はこの技術思想に限られず、本発明の請求項に記載の内容であることは言うまでもない。
テスト信号を活性化するＤＦＴデコーダは、テストにおいて制御される対象回路の特性、動作を調整するため、外部から入力されるテストコードに応じて、テスト信号ＤＦＴを発生する。
【００１１】
ここで、テストにおいて制御される対象回路としては、例えば、ＤＲＡＭ等において、センスアンプ活性タイミングを、早くし、或いは逆に遅くする遅延回路が考えられる。通常動作モードにおいては、ワード線選択後ビット線対に充分差電位が生じた後、センスアンプは活性化される。しかし、製造ばらつき等によりメモリセル容量が小さいセルができる場合もあり、通常動作モードのタイミング設定では、製品が良品と判断され、製品出荷後当該メモリセルの特性が劣化するなどして不良品となる場合が考えられる。そこで、上記遅延回路において、スイッチ等を設け、センスアンプ活性化のタイミングを早め、ＤＲＡＭの動作マージンをなくす方向にすれば、不良品をあらかじめリジェクトする加速試験を行うことができる。また、設計後の評価において、ＤＲＡＭの動作マージンがない場合、センスアンプ活性化タイミングを遅らせることにより、センスアンプ活性化時刻を遅らせれば動作マージンが広がるかどうかを確認できる。そのため、テスト信号ＤＦＴは、遅延回路のスイッチを制御する信号に用いることができる。
【００１２】
また、ＤＲＡＭ等は、内部に内部電圧発生回路を備え、この降圧回路の出力により、メモリセルを動作させることが一般に行われる。信頼性試験において初期不良をリジェクトするため、製品出荷時とは異なる高い電圧でメモリセルを動作させることが行われる。かかる場合、内部電圧発生回路を、他の電圧を発生する回路等に接続するバイパススイッチを設け、切り替えを行うことが考えられる。また、設計後の評価において、ＤＲＡＭの動作マージンがない場合、降圧回路の出力を高くし、或いは低くすることにより、動作マージンがどう変わるかを確認できる。そのため、テスト信号ＤＦＴは、上記バイパススイッチを制御する信号に用いることができる。
【００１３】
ＤＦＴデコーダは、入力されるテストコードに応じて、上述のようなテスト信号ＤＦＴを発生する回路であるが、テストの数が増加するにつれてテスト信号ＤＦＴの数が増加するため、テスト信号ＤＦＴ用の配線領域が増え、チップサイズ拡大を招き、或いはチップサイズ縮小の妨げとなってしまう。
そこで、本発明に係る半導体装置においては、テスト信号をデイジーチェーン接続したレジスタ列にシリアルに伝送することで、テスト信号に必要な配線領域を減らすことを技術思想とする。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１４】
図１は、本発明の実施形態における半導体装置１００の構成を示す概略ブロック図である。ここでは、一例として、半導体記憶装置を用いて示す。半導体装置１００は、クロック発生回路１０１、コマンドデコーダ１０２、メモリセルアレイ１０３、読み出し及び書き込み制御部１０４、アドレスラッチ１０５、デコーダ部１０６、第１のレジスタ部１０７、及び第２のレジスタ部１０８を備えている。
クロック発生回路１０１は、クロック信号ＣＫ、クロック信号ＣＫの相補的信号である反転クロック信号／ＣＫと、入力されるクロック信号ＣＫ及び反転クロック信号／ＣＫが有効か否かを示すクロックイネーブル信号ＣＫＥと、が入力される。また、クロック発生回路１０１は、入力されるクロック信号ＣＫ、反転クロック信号／ＣＫ及びクロックイネーブル信号ＣＫＥに応じて、半導体装置１００の内部回路である読み出し及び書き込み制御部１０４に、外部クロック信号ＣＫに同期した内部クロック信号を供給する。また、クロック発生回路１０１は、外部クロック信号ＣＫに同期した内部クロック信号をコマンドデコーダ１０２に供給する。
【００１５】
コマンドデコーダ１０２は、コマンド信号（チップセレクト信号ＣＳＢ、ロウアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ及びライトイネーブルＷＥＢ）を、内部クロック信号に同期してラッチした後デコードし、デコード結果に応じて、読み出し及び書き込み制御部１０４に対して、動作を指示する制御信号（内部コマンド信号）を出力する。また、コマンドデコーダ１０２は、テストコマンド（ＴＥＳＴ）が入力されると、アドレスラッチ１０５に対して、内部クロック信号に同期したテストコマンド信号ＴＲＳを出力する。
【００１６】
メモリセルアレイ１０３は、複数のワード線と、複数のビット線と、複数のワード線と複数のビットの各交点に設けられた複数のメモリセルからなるメモリマットを複数配列して構成される。
また、メモリセルアレイ１０３は、メモリセルからビット線へ読み出されたデータを増幅する等の動作を行う複数のセンスアンプと、複数のワード線を駆動する複数のワードドライバと、ビット線とＩＯ線を接続する複数のＹスイッチを備えている。センスアンプは、読み出し動作において、ビット線上に現れるメモリセルからの微弱なデータ信号を増幅する回路である。また、書き込み動作においては、ビット線を介してメモリセルへデータを書き込む回路である。センスアンプの動作タイミングは、後述のＸデコーダ及びＸタイミング回路から出力されるセンスアンプ駆動信号により制御される。また、Ｙスイッチは、開閉のタイミングを、後述のＹデコーダ及びＹタイミング回路により制御される。ＩＯ線は、読み出し動作においては、Ｙスイッチが開くことにより、ビット線からのデータが読み出され、このデータをメモリセルアレイ１０３の外に配置される読み出し及び書き込み制御部１０４へ転送する。また、ＩＯ線は、書き込み動作においては、読み出し及び書き込み制御部１０４からの書き込みデータをビット線へと転送する。
【００１７】
読み出し及び書き込み制御部１０４は、メモリセルアレイ１０３の動作を制御する制御部であり、Ｘデコーダ及びＸタイミング回路、Ｙデコーダ・Ｙタイミング回路等を備える。
Ｘデコーダ及びＸタイミング回路は、アドレスラッチ１０５から入力されるロウ・アドレス（内部アドレス信号）をデコードして、デコード結果に応じてメモリセルアレイ１０３のメモリセルを、ワード線を用いて選択する。また、Ｘデコーダ及びＸタイミング回路は、ビット線の差電位を増幅するセンスアンプの動作タイミングの制御を行う。
Ｙデコーダ及びＹタイミング回路は、アドレスラッチ１０５から入力されるカラム・アドレス（内部アドレス信号）をデコードして、デコード結果に応じてビット線とＩＯ線の間に介在するＹスイッチを選択するタイミング制御等を行う。また、Ｙデコーダ及びＹタイミング回路は、クロック発生回路１０１から入力される内部クロック信号に同期して、コマンドデコーダ１０２から入力される内部コマンド信号に応じて、選択したメモリセルからＩＯ線を介してデータを読み出す動作、あるいは、選択したメモリセルにＩＯ線を介してデータを書き込む動作を制御する。また、Ｙデコーダ及びＹタイミング回路は、メモリセルのデータを外部へＤＱ信号（ＤＱ０〜ｎ）として出力する。また、データ回路は、外部から入力されるＤＱ信号を、メモリセルへデータとして書き込む。これらの読み出し、書き込み動作も、内部クロック信号に同期して行われる。
【００１８】
以上のように、読み出し及び書き込み制御部１０４は、Ｘデコーダ及びＸタイミング回路、Ｙデコーダ及びＹタイミング回路を備える。これらのＸデコーダ及びＸタイミング回路、Ｙデコーダ及びＹタイミング回路は、さらに次のような制御回路を有し、メモリセルアレイ１０３の動作を制御する。制御回路には、タイミングを変える回路（例えば、センスアンプの駆動タイミングを速くする、或いは遅くする回路、その他書き込み読み出しを行う制御に用いる信号制御系にあらかじめ埋め込まれた遅延回路）がある。また、制御回路には、内部発生電源回路の電圧レベルを変更する回路（例えば、内部電圧発生電源回路に入力される入力リファレンス電圧をテスト信号ＤＦＴにより高い電圧或いは低い電圧に切り替えることのできる回路）がある。また、制御回路には、制御信号を有効化或いは無効化して回路動作を変える回路（もともと不活性化させていた回路をテスト信号ＤＦＴにより活性化させることのできる、あるいはその逆に、もともと活性化させていた回路をテスト信号ＤＦＴにより不活性化させることのできる回路）がある。
【００１９】
アドレスラッチ１０５は、読み出し、書き込み動作においては、外部から入力されるアドレス信号を内部クロック信号に同期してラッチし、読み出し及び書き込み制御部１０４のＸデコーダ及びＸタイミング回路及びＹデコーダ及びＹタイミング回路に内部アドレス信号を供給する。また、アドレスラッチ１０５は、テスト動作においては、テストコマンド信号ＴＲＳにより外部から入力されるアドレス信号（テストコード信号）を内部クロック信号に同期してラッチし、デコーダ部１０６へテストアドレス信号ＴＡを供給する。
【００２０】
デコーダ部１０６、第１のレジスタ部１０７及び第２のレジスタ部１０８は、半導体装置１００の特徴部分であり、以下に図２を用いて説明する。
図２は、テスト動作に係る部分の回路ブロック図であり、図１におけるコマンドデコーダ１０２、読み出し及び書き込み制御部１０４、アドレスラッチ１０５、デコーダ部１０６、第１のレジスタ部１０７、第２のレジスタ部１０８を示している。
デコーダ部１０６は、アドレスプリデコーダ２０１及びデコーダ回路２０２（ＤＦＴデコーダ）を備える。アドレスプリデコーダ２０１は、アドレスラッチ１０５からｍビットのテストアドレス信号ＴＡが入力され、ｋ本のテストプリアドレス信号ＴＰＡを、デコーダ回路２０２に供給する。ここで、アドレスプリデコーダ２０１は、ｍビットのテストアドレス信号ＴＡを、複数のグループに分け、各グループの中でテストアドレス信号ＴＡをデコードし、デコード結果の信号をデコーダ回路２０２に対して出力する。例えば、テストアドレス信号ＴＡが８ビットの場合、アドレスプリデコーダ２０１は、２ビット、３ビット及び３ビットの３グループに分ける。そして、アドレスプリデコーダ２０１は、各グループから、４本、８本及び８本のデコード結果の信号をデコーダ回路２０２に対して出力する。このように、テストアドレス信号ＴＡのビット数ｍと、テストプリアドレス信号ＴＰＡの信号数ｋとの関係は、ｋ＞ｍの関係となる。
【００２１】
デコーダ回路２０２は、一般的にはアンド回路で構成され、アドレスプリデコーダ２０１から入力されるテストプリアドレス信号ＴＰＡをデコードしてテスト信号ＤＦＴ０〜ＤＦＴｎを発生し、第１のレジスタ部１０７へ出力する。ここで、デコーダ回路２０２は、ＤＦＴ信号を最大（２のｋ乗）本まで生成することができるが、図２においては、（ｎ＋１）個のテスト信号ＤＦＴ０〜ＤＦＴｎを発生するものとしている。
【００２２】
第１のレジスタ部１０７は、（ｎ＋１）個の第１のレジスタＤＦＴｒＡ０〜ＤＦＴｒＡｎから構成される。第１のレジスタＤＦＴｒＡｋ（０≦ｋ≦ｎ）は、デコーダ部１０６に接続され、テスト信号ＤＦＴｋが入力される。第１のレジスタＤＦＴｒＡｋの出力は、次段のＤＦＴｒＡ（ｋ＋１）に接続される。また、最終段の第１のレジスタＤＦＴｒＡｎは、第２のレジスタ部１０８に接続される。
第２のレジスタ部１０８は、（ｎ＋１）個の第２のレジスタＤＦＴｒＢ０〜ＤＦＴｒＢｎから構成される。第２のレジスタＤＦＴｒＢｋの入力は、前段のＤＦＴｒＡ（ｋ−１）に接続される。また、第２のレジスタＤＦＴｒＢｋは、読み出し及び書き込み制御部１０４における制御回路ＣＫＴｋに制御用テスト信号ＤＦＴＦｋを供給する。
なお、第１のレジスタ部１０７の初段である第１のレジスタＤＦＴｒＡ０の入力ノード（入力信号ＴＳＩＮが入力されるノード）は、例えば、Ｈレベル又はＬレベルのいずれか一方に固定された固定電位に接続する。
また、第２のレジスタ部１０８の最終段である第２のレジスタＤＦＴｒＢｎの出力ノード（出力信号ＴＳＯＵＴを出力するノード）を、半導体装置が備える出力バッファを介して、データ端子ＤＱに接続する構成としてよい。このようにすれば、実際のテスト信号の状態をデータ端子ＤＱでモニタすることができる。
【００２３】
図３は、第１のレジスタＤＦＴｒＡと、第２のレジスタＤＦＴｒＢの回路図であり、図３（ａ）に第１のレジスタＤＦＴｒＡを、図３（ｂ）に第２のレジスタＤＦＴｒＢを示している。
第１のレジスタＤＦＴｒＡは、セレクタＳＥＬＡ及びＤ型フリップフロップＤＦＦＡから構成される。
セレクタＳＥＬＡは、レジスタ制御信号ＴＭＯＮがＨレベル（論理レベル「１」）のとき、テスト信号ＤＦＴをＤ型フリップフロップＤＦＦＡのデータ入力端子Ｄに供給する。また、セレクタＳＥＬＡは、レジスタ制御信号ＴＭＯＮがＬレベル（論理レベル「０」）のとき、入力信号ＴＳＩＮ（前段の第１のレジスタＤＦＴｒＡにおけるＤ型フリップフロップＤＦＦＡの出力信号ＴＳＯＵＴ）を、Ｄ型フリップフロップＤＦＦＡのデータ入力端子Ｄに供給する。
【００２４】
Ｄ型フリップフロップＤＦＦＡは、クロック端子に入力されるレジスタ制御信号ＴＣＫの立ち上がりに同期して、セレクタＳＥＬＡからデータ入力端子Ｄに入力されるデータをラッチし、次のレジスタ制御信号ＴＣＫの立ち上がりまで、ラッチしたデータをデータ出力端子Ｑに保持する。また、Ｄ型フリップフロップＤＦＦＡはデータ出力端子Ｑから、出力信号ＴＳＯＵＴを次段の第１のレジスタＤＦＴｒＡに（最終段の第１のレジスタＤＦＴｒＡは初段の第２のレジスタＤＦＴｒＢ）に供給する。
なお、Ｄ型フリップフロップＤＦＦＡは、レジスタ制御信号ＴＲＳＴがリセット端子Ｒに入力されると、データ出力端子ＱのレベルをＬレベルへリセットする。
【００２５】
第２のレジスタＤＦＴｒＢは、セレクタＳＥＬＢ、Ｄ型フリップフロップＤＦＦＢ１及びＤ型フリップフロップＤＦＦＢ２から構成される。
セレクタＳＥＬＢは、レジスタ制御信号ＴＭＯＮがＨレベルのとき、Ｄ型フリップフロップＤＦＦＢ２の出力である制御用テスト信号ＤＦＴＦをＤ型フリップフロップＤＦＦＢ１のデータ入力端子Ｄに供給する。これは、制御用テスト信号ＤＦＴＦをモニタする場合、Ｄ型フリップフロップＤＦＦＢ１のデータ入力端子ＤとＤ型フリップフロップＤＦＦＢ２のデータ出力端子Ｑとを接続することで、制御用テスト信号ＤＦＴＦをＤ型フリップフロップＤＦＦＢ１に取り込む。そして、取り込んだ制御用テスト信号ＤＦＴＦを第２のレジスタＤＦＴｒＢを用いて順次転送し、例えば半導体装置の外部へ出力してモニタするためである。また、セレクタＳＥＬＢは、レジスタ制御信号ＴＭＯＮがＬレベルのとき、入力信号ＴＳＩＮ（前段の第２のレジスタＤＦＴｒＢにおけるＤ型フリップフロップＤＦＦＢ１の出力信号ＴＳＯＵＴ）を、Ｄ型フリップフロップＤＦＦＢ１のデータ入力端子Ｄに供給する。
【００２６】
Ｄ型フリップフロップＤＦＦＢ１は、クロック端子に入力されるレジスタ制御信号ＴＣＫの立ち上がりに同期して、セレクタＳＥＬＢからデータ入力端子Ｄに入力されるデータをラッチし、次のレジスタ制御信号ＴＣＫの立ち上がりまで、ラッチしたデータをデータ出力端子Ｑに保持する。また、Ｄ型フリップフロップＤＦＦＢ１はデータ出力端子Ｑから、出力信号ＴＳＯＵＴを、次段の第２のレジスタＤＦＴｒＢ１に供給する。また、Ｄ型フリップフロップＤＦＦＢ１は、出力信号ＴＳＯＵＴを、自身のデータ出力端子Ｑに接続されたＤ型フリップフロップＤＦＦＢ２のデータ入力端子Ｄへ供給する。
Ｄ型フリップフロップＤＦＦＢ２は、クロック端子に入力されるレジスタ制御信号ＴＵＰＤの立ち上がりに同期して、Ｄ型フリップフロップＤＦＦＢ１からデータ入力端子Ｄに入力されるデータをラッチし、ラッチしたデータをデータ出力端子Ｑに保持する。また、Ｄ型フリップフロップＤＦＦＢ２はデータ出力端子Ｑから、読み出し及び書き込み制御部１０４における制御回路ＣＫＴに制御用テスト信号ＤＦＴＦを供給する。
なお、Ｄ型フリップフロップＤＦＦＢ１及びＤＦＦＢ２各々は、レジスタ制御信号ＴＲＳＴがリセット端子Ｒに入力されると、それぞれデータ出力端子ＱのレベルをＬレベルへリセットする。
【００２７】
図２に戻って、読み出し及び書き込み制御部１０４は、制御回路ＣＫＴ０〜ＣＫＴｎを備える。制御回路ＣＫＴｋの入力は、第２のレジスタＤＦＴｒＢｋの出力に接続される。
制御回路ＣＫＴ０〜ＣＫＴｎは、図１を用いて説明したように、タイミングを変える回路、内部発生電源回路の電圧レベルを変更する回路、制御信号を有効化或いは無効化して回路動作を変える回路等である。
【００２８】
次に、半導体装置１００の動作のうち、テスト動作に係る動作について図面を参照して説明する。
図４は、半導体装置１００のテスト動作を説明するために用いるタイミングチャートである。図４は、半導体装置１００が、外部から入力されるクロック信号ＣＫに同期して、テストコマンド信号（ＴＥＳＴ）及びテストコード信号（address Ａ,Ｂ,Ｃ,Ｄ,Ｅ）を取りこみ、テストアドレス信号ＴＡ、テストプリアドレス信号ＴＰＡ、テスト信号ＤＦＴｎ、制御用テスト信号ＤＦＴＦｎ等を発生するタイミングを示している。
なお、図４は、図２におけるデコーダ部１０６の出力信号であるテスト信号ＤＦＴ０〜ＤＦＴｎのうち、テスト信号ＤＦＴｎがＨレベルとなる場合を示している。
また、第１及び第２のレジスタの回路構成における説明に使用したレジスタ制御信号
（ＴＣＫ、ＴＭＯＮ、ＴＲＳＴ及びＴＵＰＤ）は、デコーダ部１０６が，テストプリアドレス信号ＴＰＡを用いて発生するものである。
特に、レジスタ制御信号ＴＣＫは、一例として、デコーダ部１０６内にレジスタ制御信号ＴＣＫを発生するクロック発生回路を配置することで、テストプリアドレス信号ＴＰＡに応じてデコーダ部１０６内のクロック発生回路において発生する。
また、レジスタ制御信号ＴＣＫを発生する他の第１の構成としては、デコーダ部１０６を、所定のテストプリアドレス信号ＴＰＡに応じて１サイクル分のレジスタ制御信号ＴＣＫを発生する構成とし、所望の回数テストプリアドレス信号ＴＰＡを入力することで、所望回数のレジスタ制御信号ＴＣＫを発生する構成とすることも可能である。
さらに、レジスタ制御信号ＴＣＫを発生する他の第２の構成としては、デコーダ部１０６内がクロックのトグル回数を制御する回路を備え、半導体装置１００に外部から供給されるクロックに基づいて、デコーダ部１０６が外部から供給されるクロックのトグル回数をデコーダ部１０６で制御し、トグル回数が制御された外部から供給されるクロックをレジスタ制御信号ＴＣＫとして発生する構成とすることも可能である。
【００２９】
時刻ｔ１において、コマンドデコーダ１０２は、テストコマンド（ＴＥＳＴ）を取りこみ、アドレスラッチ１０５に対して、内部クロック信号に同期したテストコマンド信号ＴＲＳを出力する。また、アドレスラッチ１０５は、外部から入力されるアドレス信号（テストコード信号Ａ）をテストコマンド信号ＴＲＳに同期してラッチし、デコーダ部１０６へテストアドレス信号ＴＡを供給する。デコーダ部１０６においては、アドレスプリデコーダ２０１がテストプリアドレス信号ＴＰＡをデコーダ回路２０２に供給し、デコーダ回路はテスト信号ＤＦＴ０〜ＤＦＴｎのうちテスト信号ＤＦＴｎをＨレベルにする。
なお、第１及び第２のレジスタにおける全てのセレクタ（ＳＥＬＡ、ＳＥＬＢ）に入力されるレジスタ制御信号ＴＭＯＮはレベルがＬレベルであるので、Ｄ型フリップフロップＤＦＦＡ及びＤＦＦＢ１のデータ入力端子Ｄの入力レベルは、すべてＬレベルである。
【００３０】
時刻ｔ２において、アドレスラッチ１０５は外部から入力されるアドレス信号（テストコード信号Ｂ）をテストコマンド信号ＴＲＳに同期してラッチし、デコーダ部１０６へテストアドレス信号ＴＡを供給する。デコーダ部１０６は、第１及び第２のレジスタにおける全てのセレクタ（ＳＥＬＡ及びＳＥＬＢ）の切換信号であるレジスタ制御信号ＴＭＯＮを発生する。これにより、第１のレジスタにおける全てのセレクタ（ＳＥＬＡ）において、入力パスがＤＦＴｎを取り込む側に切り替わる。すなわち、第１のレジスタＤＦＴｒＡ０〜ＤＦＴｒＡｎのＤ型フリップフロップＤＦＦＡのデータ入力端子Ｄ各々は、デコーダ部１０６と接続される。
また、デコーダ部１０６は、レジスタ制御信号ＴＭＯＮと同時にレジスタ制御信号ＴＣＫを１回発生する。これにより、第１のレジスタＤＦＴｒＡ０〜ＤＦＴｒＡｎのＤ型フリップフロップＤＦＦＡ各々は、それぞれのデータ入力端子Ｄに入力されるデータ（テスト信号ＤＦＴ０〜ＤＦＴｎ）をラッチし、次のレジスタ制御信号ＴＣＫの立ち上がりまで、ラッチしたデータをデータ出力端子Ｑに保持する。
ここで、テスト信号ＤＦＴｎのみがＨレベルであるので、第１のレジスタＤＦＴｒＡｎのＤ型フリップフロップＤＦＦＡの出力（出力信号ＴＳＯＵＴ）のみがＨレベルとなり、他の第１のレジスタＤＦＴｒＡ０〜ＤＦＴｎ−１のＤ型フリップフロップＤＦＦＡの出力（出力信号ＴＳＯＵＴ）はＬレベルである。
【００３１】
続いて、時刻ｔ３において、アドレスラッチ１０５は外部から入力されるアドレス信号（テストコード信号Ｃ）をテストコマンド信号ＴＲＳに同期してラッチし、デコーダ部１０６へテストアドレス信号ＴＡを供給する。デコーダ部１０６は、予め規定された数のレジスタ制御信号ＴＣＫを発生する。ここで、本実施形態においては、テスト信号ＤＦＴの信号数は（ｎ＋１）本であるので、第１のレジスタが保持したデータを対応する第２のレジスタに転送するため、デコーダ部１０６は、レジスタ制御信号ＴＣＫを（ｎ＋１）回発生する。図４においては、図示できる制限から（ｎ＋１）個のＴＣＫを示していないが、時刻ｔ３〜ｔ４の間に、（ｎ＋１）個のＴＣＫが発生される。また、デコーダ部１０６は、時刻ｔ２と異なり、レジスタ制御信号ＴＭＯＮを発生しない（Ｌレベルに維持する）。
【００３２】
これにより、第１のレジスタ部１０７において、第１のレジスタＤＦＴｒＡ０〜ＤＦＴｒＡｎのＤ型フリップフロップＤＦＦＡのデータ入力端子Ｄ各々は、次のように接続される。すなわち、第１のレジスタＤＦＴｒＡ０においては、Ｄ型フリップフロップＤＦＦＡのデータ入力端子は、固定電位と、接続される。また、第１のレジスタＤＦＴｒＡ１〜ＤＦＴｒＡｎにおいては、Ｄ型フリップフロップＤＦＦＡのデータ入力端子Ｄ各々は、それぞれ前段の第１のレジスタＤＦＴｒＡの出力（Ｄ型フリップフロップＤＦＦＡのデータ出力端子Ｑ）と接続される。
【００３３】
また、第２のレジスタ部１０８において、第２のレジスタＤＦＴｒＢ０〜ＤＦＴｒＢｎのＤ型フリップフロップＤＦＦＢ１のデータ入力端子Ｄ各々は、次のように接続される。すなわち、第２のレジスタＤＦＴｒＢ０においては、Ｄ型フリップフロップＤＦＦＢ１のデータ入力端子Ｄは、前段の第１のレジスタＤＦＴｒＡｎの出力（Ｄ型フリップフロップＤＦＦＡのデータ出力端子Ｑ）と、接続される。また、第２のレジスタＤＦＴｒＢ１〜ＤＦＴｒＢｎにおいては、Ｄ型フリップフロップＤＦＦＢ１のデータ入力端子Ｄ各々は、それぞれ前段の第２のレジスタＤＦＴｒＢの出力（Ｄ型フリップフロップＤＦＦＢ１のデータ出力端子Ｑ）と接続される。
【００３４】
すなわち、第２のレジスタ各々は、レジスタ制御信号ＴＣＫの立ち上がりに同期して、それぞれの入力端子から入力信号ＴＳＩＮを取り込み、出力信号ＴＳＯＵＴとして出力する。この動作により隣同士のレジスタ間で、順次テスト信号ＤＦＴｎが伝送されていくことになる。
例えば、時刻ｔ３から数えてｋ番目のレジスタ制御信号ＴＣＫの立ち上がりの時刻（時刻ｔｋ）において、第２のレジスタＤＦＴｒＢｋは、前段の第２のレジスタＤＦＴｒＢ（ｋ−１）の出力（Ｈレベル）を、レジスタ制御信号ＴＣＫに同期して、入力信号ＴＳＩＮ（ｋ）として取りこむ。また、第２のレジスタＤＦＴｒＢｋは、次のレジスタ制御信号ＴＣＫの立ち上がり（時刻ｔｋ＋１）までデータ（Ｈレベル）を保持するとともに、次段の第２のレジスタＤＦＴｒＢ（ｋ＋１）に、Ｈレベルを出力信号ＴＳＯＵＴとして出力する。
時刻ｔｋ＋１においては、第２のレジスタＤＦＴｒＢ（ｋ＋１）が、前段の第２のレジスタＤＦＴｒＢｋの出力（Ｈレベル）を、レジスタ制御信号ＴＣＫに同期して、入力信号ＴＳＩＮ（ｋ＋１）として取りこむ。また、第２のレジスタＤＦＴｒＢ（ｋ＋１）次のレジスタ制御信号ＴＣＫの立ち上がり（時刻ｔｋ＋２）までデータ（Ｈレベル）を保持するとともに、次段の第２のレジスタＤＦＴｒＢ（ｋ＋２）に、Ｈレベルを出力信号ＴＳＯＵＴとして出力する。
【００３５】
このように、隣同士のレジスタ間で、順次テスト信号ＤＦＴｎが伝送されていくことになる。そして、レジスタ制御信号ＴＣＫの（ｎ＋１）個目の立ち上がりに同期して、第２のレジスタＤＦＴｒＢｎにおいては、Ｄ型フリップフロップＤＦＦＢ１のデータ出力端子ＱのレベルはＨレベルになる。また、Ｄ型フリップフロップＤＦＦＢ１のデータ出力端子Ｑは、Ｄ型フリップフロップＤＦＦＢ２のデータ入力端子Ｄと接続されているので、Ｄ型フリップフロップＤＦＦＢ２のデータ入力端子ＤのレベルもＨレベルになる。
【００３６】
時刻ｔ４において、アドレスラッチ１０５は外部から入力されるアドレス信号（テストコード信号Ｄ）をテストコマンド信号ＴＲＳに同期してラッチし、デコーダ部１０６へテストアドレス信号ＴＡを供給する。デコーダ部１０６は、レジスタ制御信号ＴＵＰＤを発生する。なお、デコーダ部１０６は、第１のレジスタ部１０７及び第２のレジスタ部１０８においてデータ（テスト信号ＤＦＴ）のシフト動作を行わせないため、レジスタ制御信号ＴＣＫ及びＴＭＯＮを発生しない。
第２のレジスタＤＦＴｒＢｎにおいては、Ｄ型フリップフロップＤＦＦＢ２は、データ入力端子ＤのレベルがＨレベルであるので、レジスタ制御信号ＴＵＰＤのＨレベルへの立ち上がりを受けて、Ｈレベルの制御用テスト信号ＤＦＴＦｎを、読み出し及び書き込み制御部１０４における制御回路ＣＫＴｎに供給する。これにより、制御回路ＣＫＴｎは調整を受けた状態となる。すなわち、制御回路ＣＫＴｎは、メモリセルアレイ１０３を、例えば読み出し書き込み動作のタイミングを、通常動作モードとは異なる特性、動作に調整して制御する。
なお、他の第２のレジスタＤＦＴｒＢ０〜（ｎ−１）においては、いずれもＤ型フリップフロップＤＦＦＢ２のデータ入力端子ＤのレベルはＬレベルであるので、Ｌレベルの制御用テスト信号ＤＦＴＦ０〜（ｎ−１）を、制御回路ＣＫＴ０〜（ｎ−１）に供給する。
【００３７】
最後に時刻ｔ５において、アドレスラッチ１０５は外部から入力されるアドレス信号（テストコード信号Ｅ）をテストコマンド信号ＴＲＳに同期してラッチし、デコーダ部１０６へテストアドレス信号ＴＡを供給する。デコーダ部１０６は、レジスタ制御信号ＴＲＳＴを発生する。これにより、全てのレジスタの内容がリセットされ、デフォルトの状態（出力信号ＴＳＯＵＴがＬレベルの状態）にもどる。
【００３８】
なお、前述のとおり、第２のレジスタ部１０８の最終段である第２のレジスタＤＦＴｒＢｎ（最終段）の出力（出力信号ＴＳＯＵＴ）を、半導体装置が備える出力バッファを介して、データ端子ＤＱに接続する構成とし、実際のテスト信号の状態をデータ端子ＤＱでモニタする場合には、図４の時刻ｔ４と時刻ｔ５との間の期間において、再びテストコード信号Ｃを入力し、レジスタ制御信号ＴＣＫを（ｎ＋１）回発生させる。この際、テストコードＣを入力する前に、再びテストコードＡを入力し、第２のレジスタ部の各々の第２のレジスタＤＦＴｒＢ０〜ＤＦＴｒＢｎのＤ型フリップフロップＤＦＦＢ１に、各々の第２のレジスタＤＦＴｒＢ０〜ＤＦＴｒＢｎのＤ型フリップフロップＤＦＦＢ２が保持しているデータを取り込む動作を行ってもよい。
【００３９】
このように、本実施形態による半導体装置は、外部から供給されるテストコード信号(address)に応じて、複数の第１のテスト信号(ＤＦＴ０〜ＤＦＴｎ)のうち当該テストコード信号が示す所定の第１のテスト信号を活性化するデコーダ(デコーダ部１０６)と、デコーダに接続され、デコーダから並列に供給される複数の第１のテスト信号を受け取り、複数の第１のテスト信号を複数の第２のテスト信号として直列に出力する第１のレジスタ部（第１のレジスタ部１０７）と、第１のレジスタ部に接続され、第１のレジスタ部から直列に供給される複数の第２のテスト信号を受け取り、複数の第２のテスト信号を複数の第３のテスト信号(ＤＦＴＦ０〜ＤＦＴＦｎ)として並列に出力する第２のレジスタ部（第２のレジスタ部１０８）と、第２のレジスタ部に接続され、第２のレジスタ部から並列に供給される複数の第３のテスト信号を受け取り、複数の第３のテスト信号に応じてメモリセルアレイ(メモリセルアレイ１０３)の動作を制御する制御部(読み出し及び書き込み制御部１０４)と、を備えることを特徴とする半導体装置（半導体装置１００）である。
また、第１のレジスタ部は、互いに従属接続された複数の第１のレジスタ(ＤＦＴｒＡ)であって、夫々がデコーダに接続され、夫々が複数の第１のテスト信号のうちの対応する１つのテスト信号を受け取り、複数の第１のレジスタのうちの最終段の第１のレジスタ（ＤＦＴｒＡｎ）を除く夫々が次段の第１のレジスタに複数の第１のテスト信号を複数の第２のテスト信号として順次転送し、最終段の第１のレジスタは複数の第２のテスト信号を直列に出力する複数の第１のレジスタを含み、第２のレジスタ部（第２のレジスタ部１０８）は、互いに従属接続された複数の第２のレジスタ(ＤＦＴｒＢ)であって、複数の第２のレジスタのうちの初段の第２のレジスタ(ＤＦＴｒＢ０)は最終段の第１のレジスタの出力に接続され、複数の第２のレジスタのうちの最終段の第２のレジスタ（ＤＦＴｒＢｎ）を除く夫々が次段の第２のレジスタに複数の第２のテスト信号を複数の第３のテスト信号として順次転送する複数の第２のレジスタを含む。
【００４０】
この発明によれば、デコーダ(デコーダ部１０６)は、第１のテスト信号(ＤＦＴ０〜ＤＦＴｎ)のうちの１つを活性化し、活性化されたテスト信号は複数の第１のレジスタのうちの１つに入力され、活性化されたテスト信号が、複数の第１のレジスタと、夫々がメモリセルアレイの動作を制御する複数の制御回路に接続される複数の第２のレジスタと、において順次転送される。これにより、テスト信号を活性化するデコーダ(デコーダ部１０６)が、メモリセルアレイの動作を制御する制御部(読み出し及び書き込み制御部１０４)に送るテスト信号を、第１及び第２のレジスタ間のデータ伝送信号（出力信号ＴＳＯＵＴ）と、第１及び第２のレジスタを制御する信号（レジスタ制御信号ＴＣＫ、ＴＭＯＮ，ＴＲＳＴ，ＴＵＰＤ）に減らすことができるので、従来に比べて大幅にテスト信号の配線数を削減できる。そのため、テストにおいて制御される対象回路の数が増加した場合であっても、テスト信号のための配線領域を減らすことができ、チップサイズの拡大を抑制できる効果がある。また、テスト信号数が増大することになっても、チップサイズ削減を行う際の阻害要因となる可能性を減ずることができる効果がある。
【００４１】
次に、本発明の半導体装置１００のレイアウトについて説明する。
図５は、図１に示した半導体装置１００の概略レイアウト図である。なお、図５において、図１と同様の構成については同一の符号を付し、その動作説明を省略する。
図１におけるメモリセルアレイ１０３は、２つのメモリセルアレイ領域（メモリセルアレイ領域１０３ａとメモリセルアレイ領域１０３ｂ）に分割される。また、この２つのメモリセルアレイ領域の間に周辺回路領域が配置される。ここで、周辺回路領域は、図１におけるクロック発生回路１０１、コマンドデコーダ１０２、メモリセルアレイ１０３、読み出し及び書き込み制御部１０４、アドレスラッチ１０５、デコーダ部１０６、第１のレジスタ部１０７、第２のレジスタ部１０８を含む領域である。図５においては、デコーダ部１０６と第１のレジスタ部１０７とを合わせてデコーダ部２０２ａ（ＤＦＴ  ＤＥＣ）として示している。また、第２のレジスタ部１０８を構成する第２のレジスタＤＦＴｒＢは、周辺回路領域を取り囲むように配置されている。ここで、第２のレジスタＤＦＴｒＢ各々は、上述の制御回路ＣＫＴに対応して配置される。このように配置することで、半導体装置１００は、テスト信号ＤＦＴを、図５における第２のレジスタＤＦＴｒＢ各々を結ぶ一つの線に沿って、右回りに伝送する。そして、第２のレジスタＤＦＴｒＢの近傍には、メモリセルアレイの動作の調整を行う制御回路ＣＫＴを、必要なテストに応じて適宜配置し、当該調整を行うに必要なテスト信号ＤＦＴを、デイジーチェーン接続された第２のレジスタＤＦＴｒＢから供給することができる。これによって、従来のようにテスト信号数だけの配線は不要となり、レジスタ制御信号のみが周辺回路領域に配線されることとなり、周辺回路領域の増大を従来に比べ抑えることができる。
【００４２】
このように、図５に示すメモリセルアレイ１０３は、第１及び第２のメモリセルアレイ領域に分割され、第１のメモリセルアレイ領域と第２のメモリセルアレイ領域との間に配置された周辺回路領域をさらに備え、デコーダ部１０６、第１のレジスタ部１０７、第２のレジスタ部１０８、及び読み出し及び書き込み制御部１０４が周辺回路領域に形成され、複数の第２のレジスタが周辺回路領域を取り囲むように配置されている。
ただし、図５に示すようなメモリセルアレイ１０３が上下２つのメモリセルアレイ領域に分割されるのは、実施例のうちの一例であり、勿論この一例に限られるものではない。メモリセルアレイ１０３は、分割されない場合もあり、また、更に２より大きい複数のメモリセルアレイ領域に分けられる場合もある。ここで、特徴的なことは、複数の制御回路（制御回路ＣＫＴ）が周辺回路領域においてメモリセルアレイ（メモリセルアレイ１０３）に隣接して配置され、第２のレジスタ各々が、複数の制御回路（制御回路ＣＫＴ）それぞれに対応して配置されていることである。
【００４３】
また、本発明において、半導体装置１００を構成するデコーダ部１０６は、従来と同じデコード方式としているため、従来使用していたテストプログラムに、図４を用いて説明したテストコード（アドレス入力Ｂ，Ｃ，Ｄ）に該当するシーケンスを組み込むだけで、従来と同じテストができるようになる。
上述の様に、デコーダ（デコーダ部１０６）は、テストコード信号Ａ（第１のテストコード信号）が入力されると複数のテスト信号ＤＦＴ０〜ＤＦＴｎを発生する。また、デコーダは、テストコード信号Ｂ（第２のテストコード信号）が入力されると、複数のテスト信号各々を、第１のレジスタＤＦＴｒＡ０〜ＤＦＴｒＡｎ（複数の第１のレジスタ）それぞれにラッチさせる第１のデコーダ制御部（レジスタ制御信号ＴＭＯＮ及びＴＣＫを発生する論理部）と、テストコード信号Ｃ（第３のテストコード信号）が入力されると、複数の第１のレジスタにラッチされた複数のテスト信号各々を、第２のレジスタＤＦＴｒＢ０〜ＤＦＴｒＢｎ（複数の第２のレジスタ）それぞれにラッチさせる第２のデコーダ制御部（レジスタ制御信号ＴＣＫを予め規定された（ｎ＋１）個発生する論理部）と、テストコード信号Ｄ（第４のテストコード信号）が入力されると、複数の第２のレジスタにラッチされた複数のテスト信号各々を、制御回路ＣＫＴ０〜ＣＫＴｎ（複数の制御回路）それぞれに供給する第３のデコーダ制御部（レジスタ制御信号ＴＵＰＤを発生する論理部）と、を有している。
これにより、上記半導体装置１００の試験方法において、従来における第１のテストコード信号を入力する第１の工程に、第２のテストコード信号を入力する第２の工程、第３のテストコード信号を入力する第３の工程、及び第４のテストコード信号を入力する第４の工程、を追加することで、従来と同様にメモリセルアレイの動作を調整する試験方法を提供することができる。また、試験方法に用いるプログラムを作成する際、従来用いていた第１の工程が記述されたプログラムに、第２〜第４の工程を追加記述するだけでプログラムを作成することができる。
【００４４】
本願の基本的技術思想はこれに限られず、本願の機能を備えた半導体チップは、ＳＯＣ、ＳＩＰやＰＯＰ（パッケージオンパッケージ）等の半導体装置に適用できる。また本願の機能を備えた半導体チップの機能は、ＣＰＵ、ＭＣＵ、ＤＳＰ、メモリ等の半導体装置に適用できる。
また、論理回路を構成するトランジスタは、電界効果トランジスタ（Field Eeffect Transistor;FET）であれば良く、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、TFT(Thin Film Transistor)等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。バイポーラ型トランジスタであっても良い。ＦＥＴ以外のトランジスタであっても良い。
また、本発明の請求の範囲の枠内において、種々の開示要素の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろうと考えられる各種変形、修正を含むことは勿論である。
【００４５】
例えば、同じテスト信号ＤＦＴを複数個所の制御回路ＣＫＴで使用する場合には、第１のレジスタ部１０７において、同じテスト信号ＤＦＴがラッチされる第１のレジスタＤＦＴｒＡを複数設ける。そして、第２のレジスタ部１０８の第２のレジスタＤＦＴｒＢから、同じ制御用テスト信号ＤＦＴＦを、必要とする制御回路ＣＫＴに供給するように、レジスタの接続順番を組めばよい。例えば、制御回路ＣＫＴ０とＣＫＴｎでテスト信号ＤＦＴ０を必要とする場合、第１のレジスタＤＦＴｒＡ０とＤＦＴｒＡｎにデコーダ回路２０２から同じテスト信号ＤＦＴ０（Ｈレベル）をラッチさせる。そして上述のように、（ｎ＋１）回のシフト動作を行えば、第２のレジスタＤＦＴｒＢ０とＤＦＴｒＢｎから、Ｈレベルの制御用テスト信号ＤＦＴＦ０とＤＦＴＦｎを、制御回路ＣＫＴ０とＣＫＴｎに供給できる。
【００４６】
また、テスト信号をヒューズでも制御可能にする場合は、テストにより制御される回路である制御回路ＣＫＴ側の第２のレジスタ部１０８の第２のレジスタＤＦＴｒＢに、ヒューズからの信号が入力されるようにする。そして、ヒューズからの信号と、Ｄ型フリップフロップＤＦＦＢ２の出力信号ＴＳＯＵＴとの間でＯＲやＥＯＲなどの論理演算をすることで対応できる。
【００４７】
さらに、第１のレジスタ部１０７の初段である第１のレジスタＤＦＴｒＡ０の入力ノード（入力信号ＴＳＩＮが入力されるノード）は、固定電位に接続する代わりに、所定の信号パターン例えば（ＨＨＬＬＨＨＬＬ）を備えるパターン信号を出力するパターン発生回路の出力に接続してもよい。このように構成した場合、実際のテスト信号の状態をデータ端子ＤＱでモニタする際に、テスト信号の終点判定を容易に行うことが出来るようになる。
また、第１のレジスタ部１０７の初段である第１のレジスタＤＦＴｒＡ０の入力ノード（入力信号ＴＳＩＮが入力されるノード）は、固定電位に接続する代わりに、第２のレジスタ部１０８の最終段である第２のレジスタＤＦＴｒＢｎの出力ノードに接続する構成としてもよい。このように構成した場合、初段の第１のレジスタＤＦＴｒＡ０も他のレジスタと同じく、自身の前段がレジスタとなるので、第１のレジスタ部１０７を構成する複数の第１のレジスタＤＦＴｒＡを全て同一構成とできる。
【００４８】
さらに、第１及び第２のレジスタの回路構成における説明に使用したレジスタ制御信号（ＴＣＫ、ＴＭＯＮ、ＴＲＳＴ及びＴＵＰＤ）を、デコーダ部１０６で発生する代わりに、レジスタ回路を制御するための制御回路を別途設ける構成としてもよい。
また、全ての制御用テスト信号ＤＦＴＦ０を本発明より発生させるのではなく、一部のテスト信号、例えばウェハテストや組立後の選別試験で頻繁に使用するテスト信号は従来どおりの接続方式とし、その他評価用のテスト信号に本発明の方式を採用することで、ウェハテストや選別試験の時間を従来と同じに保ちながら配線領域を削減することもできる。
【符号の説明】
【００４９】
１００，９００…半導体装置、１０１…クロック発生回路、１０２…コマンドデコーダ、１０３…メモリセルアレイ、１０３ａ，１０３ｂ…メモリセルアレイ領域、１０４…読み出し及び書き込み制御部、１０５…アドレスラッチ、１０６…デコーダ部、１０７…第１のレジスタ部、１０８…第２のレジスタ部、２０１…アドレスプリデコーダ、２０２…デコーダ回路、２０２ａ…デコーダ部、ＤＦＴｒＡ，ＤＦＴｒＡ０，ＤＦＴｒＡ１，ＤＦＴｒＡｋ，ＤＦＴｒＡｎ…第１のレジスタ、ＤＦＴｒＢ，ＤＦＴｒＢ０，ＤＦＴｒＢ１，ＤＦＴｒＢｋ，ＤＦＴｒＢｎ…第２のレジスタ、ＣＫＴ，ＣＫＴ０，ＣＫＴｋ，ＣＫＴｎ…制御回路、ＳＥＬＡ，ＳＥＬＢ…セレクタ、ＤＦＦＡ，ＤＦＦＢ１，ＤＦＦＢ２…Ｄ型フリップフロップ、ＤＦＴ，ＤＦＴ０，ＤＦＴｋ，ＤＦＴｎ…テスト信号、ＤＦＴＦ，ＤＦＴＦ０，ＤＦＴＦｋ，ＤＦＴＦｎ…制御用テスト信号、ＴＣＫ，ＴＭＯＮ，ＴＲＳＴ，ＴＵＰＤ…レジスタ制御信号、ＴＲＳ…テストコマンド信号、ＴＡ…テストアドレス信号、ＴＰＡ…テストプリアドレス信号、ＴＳＩＮ…入力信号、ＴＳＯＵＴ…出力信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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