(57)【特許請求の範囲】
【請求項１】
半導体基板に素子分離領域を形成し、第１の素子領域と、該第１の素子領域よりも面積が大きい第２の素子領域とを画定する工程と、
前記第１の素子領域の上に第１のゲート電極を形成するとともに、前記第２の素子領域の上に第２のゲート電極を形成する工程と、
前記第１のゲート電極の両側に第１のサイドウォールを形成し、前記第２のゲート電極の両側に第１のサイドウォールよりも幅が広い第２のサイドウォールを形成する工程と、
前記第１ゲート電極及び前記第１のサイドウォールをマスクとして前記第１の素子領域に第１不純物を注入して一対の第１不純物領域を形成し、前記第２のゲート電極及び前記第２のサイドウォールをマスクとして前記第２の素子領域に第２不純物を注入して一対の第２不純物領域を形成する工程と、
熱処理を実施して前記第１不純物領域の前記第１不純物と前記第２不純物領域の前記第２不純物と活性化させる工程とを有し、
前記第１不純物領域の、前記第１のゲート電極に直交する方向の第１の長さは、前記第２不純物領域の、前記第２のゲート電極に直交する方向の第２の長さよりも短く、且つ、前記第１不純物領域の第１不純物濃度と前記第２不純物領域の第２不純物濃度とが等しいことを特徴とする半導体装置の製造方法。
【請求項２】
前記第２のサイドウォールは第１の絶縁膜と第２の絶縁膜とを積層して形成し、前記第１のサイドウォールは前記第１の絶縁膜で形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記熱処理の後に、前記第２のサイドウォールの前記第２の絶縁膜を除去する工程と、
その後、前記第１不純物領域及び前記第２不純物領域の上にシリサイド膜を形成する工程とを有することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
半導体基板に素子分離領域を形成し、前記素子分離領域により囲まれた素子領域を確定する工程と、
前記素子領域の上にゲート電極を形成する工程と、
前記ゲート電極の一方の側壁に第１のサイドウォールを形成し、他方の側壁に前記第１のサイドウォールよりも幅が広い第２のサイドウォールを形成する工程と、
前記ゲート電極、前記第１のサイドウォール及び前記第２のサイドウォールをマスクとして前記素子領域に第１不純物を注入して一対の不純物領域を形成する工程と、
熱処理を実施して前記不純物領域の第１不純物を活性化させる工程とを有し、
前記一方の側壁側の不純物領域の面積が他方の側壁側の不純物領域の面積よりも小さく、且つ、前記一対の不純物領域の不純物濃度が互いに等しいことを特徴とする半導体装置の製造方法。
【請求項５】
前記第１不純物を活性化させる工程の後に、前記第２のサイドウォールの前記第２の絶縁膜を除去する工程と、
その後、前記不純物領域の上にシリサイド膜を形成する工程とを有することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記素子領域に、前記ゲート電極、前記サイドウォール及び前記一対の不純物領域をそれぞれ複数組形成することを特徴とする請求項４又は５に記載の半導体装置の製造方法。
【請求項７】
半導体基板に素子分離領域を形成し、第１の素子領域と、該第１の素子領域よりも面積が大きい第２の素子領域とを画定する工程と、
前記第１の素子領域の上に第１のゲート電極を形成するとともに、前記第２の素子領域の上に第２のゲート電極を形成する工程と、
前記第１のゲート電極の両側に第１のサイドウォールを形成し、前記第２のゲート電極の両側に前記第１のサイドウォールよりも幅が広い第２のサイドウォールを形成する工程と、
前記第１ゲート電極、前記第１のサイドウォール、前記第２のゲート電極、及び前記第２のサイドウォールをマスクとして前記半導体基板に不純物を注入して、前記第１の素子領域に一対の第１不純物領域を形成し、前記第２の素子領域に一対の第２不純物領域を形成する工程と、
熱処理を実施して前記第１不純物領域及び前記第２不純物領域の前記不純物を活性化させる工程とを有し、
前記第１不純物領域の、前記第１のゲート電極に直交する方向の第１の長さは、前記第２不純物領域の、前記第２のゲート電極に直交する方向の第２の長さよりも短いことを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板に素子分離領域を形成し、前記素子分離領域により囲まれた素子領域を確定する工程と、
前記素子領域の上にゲート電極を形成する工程と、
前記ゲート電極の一方の側壁に第１のサイドウォールを形成し、他方の側壁に前記第１のサイドウォールよりも幅が広い第２のサイドウォールを形成する工程と、
前記ゲート電極、前記第１のサイドウォール及び前記第２のサイドウォールをマスクとして前記素子領域に不純物を注入して一対の不純物領域を形成する工程と、
熱処理を実施して前記不純物領域の不純物を活性化させる工程とを有し、
前記一方の側壁側の不純物領域の面積が前記他方の側壁側の不純物領域の面積よりも小さいことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置のより一層の高集積化及び高性能化が要求されており、それにともなって半導体基板に形成されるＭＯＳトランジスタの数も増大している。
【０００３】
一般的なＭＯＳトランジスタには、ソース又はドレインとなる不純物が導入された不純物領域（以下、「ソース・ドレイン領域」という）のチャネル側端部にエクステンション領域が設けられている。このようなＭＯＳトランジスタは、例えば以下に示す方法により形成されている。
【０００４】
まず、シリコン半導体基板上にゲート絶縁膜及びゲート電極を形成する。その後、ゲート電極をマスクとし、半導体基板に不純物をイオン注入して、エクステンション領域を形成する。次に、ゲート電極の両側にサイドウォールを形成する。そして、ゲート電極及びサイドウォールをマスクとし、半導体基板に不純物をエクステンション領域よりも深く且つ高濃度にイオン注入して、ソース・ドレイン領域を形成する。次いで、熱処理を実施して、半導体基板に導入した不純物を活性化させる。このようにして、エクステンション領域を有するＭＯＳトランジスタが完成する。
【０００５】
上述したように、ＭＯＳトランジスタの製造工程では、不純物を活性化させる熱処理（以下、「活性化熱処理」ともいう）工程が必須である。この熱処理工程では、ソース・ドレイン領域に注入された不純物がゲート電極の下方に拡散して、ソースとドレインとの間隔（以下、「チャネル長」ともいう）が短縮される。ソースとドレインとの間隔が過度に小さくなると、しきい値電圧が低下して短チャネル効果が発生してしまう。このため、活性化熱処理は、例えばＲＴＡ（Rapid Thermal Annealing）法を用いて短時間で行われる。また、サイドウォールの厚さも、不純物拡散による短チャネル効果を防止できる厚さに設定される。
【０００６】
なお、熱処理工程における不純物の拡散量（拡散距離）は不純物濃度に関係することが知られている。このため、ソースの不純物濃度をドレインの不純物濃度よりも高くしたＭＯＳトランジスタにおいて、ソース側のサイドウォールを厚くしてソースとゲート電極とのオーバーラップ量を抑えることが提案されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−５３７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ソース・ドレイン領域の大きさの違いに起因する特性のばらつきを抑制できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
一観点によれば、半導体基板に素子分離領域を形成し、第１の素子領域と、該第１の素子領域よりも面積が大きい第２の素子領域とを画定する工程と、前記第１の素子領域の上に第１のゲート電極を形成するとともに、前記第２の素子領域の上に第２のゲート電極を形成する工程と、前記第１のゲート電極の両側に第１のサイドウォールを形成し、前記第２のゲート電極の両側に第１のサイドウォールよりも幅が広い第２のサイドウォールを形成する工程と、前記第１ゲート電極及び前記第１のサイドウォールをマスクとして前記第１の素子領域に第１不純物を注入して一対の第１不純物領域を形成し、前記第２のゲート電極及び前記第２のサイドウォールをマスクとして前記第２の素子領域に第２不純物を注入して一対の第２不純物領域を形成する工程と、熱処理を実施して前記第１不純物領域の前記第１不純物と前記第２不純物領域の前記第２不純物と活性化させる工程とを有し、前記第１不純物領域の、前記第１のゲート電極に直交する方向の第１の長さは、前記第２不純物領域の、前記第２のゲート電極に直交する方向の第２の長さよりも短く、且つ、前記第１不純物領域の第１不純物濃度と前記第２不純物領域の第２不純物濃度とが等しい半導体装置の製造方法が提供される。
【００１０】
また、本発明の他の観点によれば、半導体基板に素子分離領域を形成し、前記素子分離領域により囲まれた素子領域を確定する工程と、前記素子領域の上にゲート電極を形成する工程と、前記ゲート電極の一方の側壁に第１のサイドウォールを形成し、他方の側壁に前記第１のサイドウォールよりも幅が広い第２のサイドウォールを形成する工程と、前記ゲート電極、前記第１のサイドウォール及び前記第２のサイドウォールをマスクとして前記素子領域に第１不純物を注入して一対の不純物領域を形成する工程と、熱処理を実施して前記不純物領域の第１不純物を活性化させる工程とを有し、前記一方の側壁側の不純物領域の面積が他方の側壁側の不純物領域の面積よりも小さく、且つ、前記一対の不純物領域の不純物濃度が互いに等しい半導体装置の製造方法が提供される。
【発明の効果】
【００１１】
上記一観点によれば、ソース・ドレイン領域（ソース又はドレインとなる不純物が注入された領域）の大きさが異なるトランジスタを有する半導体装置において、熱処理する際にソース・ドレイン領域の大きさの違いによるゲート電極の下方への過剰な不純物の拡散を抑制でき、所定の特性を得ることができる。
【図面の簡単な説明】
【００１２】
【図１】図１（ａ）は活性化熱処理前の半導体基板を示す断面図、図１（ｂ）は活性化熱処理後の半導体基板を示す断面図である。
【図２】図２（ａ）はトランジスタＡの熱処理後の不純物濃度プロファイルのシミュレーション結果を示す図、図２（ｂ）はトランジスタＢの熱処理後の不純物濃度プロファイルのシミュレーション結果を示す図である。
【図３】図３（ａ）はトランジスタＡ，Ｂの不純物注入直後及び活性化熱処理後の横方向の不純物濃度分布をシミュレーションした結果を示す図、図３（ｂ）はトランジスタＡ，Ｂの不純物注入直後及び活性化熱処理後の縦方向の不純物濃度分布をシミュレーションした結果を示す図である。
【図４】図４は、トランジスタＡ，Ｂのしきい値Ｖthとゲート長Ｌとの関係を示す図である。
【図５】図５は、第１の実施形態に係る半導体装置の上面図である。
【図６】図６は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その１）である。
【図７】図７は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その２）である。
【図８】図８は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その３）である。
【図９】図９は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その４）である。
【図１０】図１０は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その５）である。
【図１１】図１１は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その６）である。
【図１２】図１２は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その７）である。
【図１３】図１３は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その８）である。
【図１４】図１４は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その９）である。
【図１５】図１５（ａ）はトランジスタＡの熱処理後の不純物濃度プロファイルのシミュレーション結果を示す図、図１５（ｂ）はトランジスタＢの熱処理後の不純物濃度プロファイルのシミュレーション結果を示す図である。
【図１６】図１６（ａ）はトランジスタＡ，Ｂの不純物注入直後及び活性化熱処理後の横方向の不純物濃度分布をシミュレーションした結果を示す図、図１６（ｂ）はトランジスタＡ，Ｂの不純物注入直後及び熱処理後の縦方向の不純物濃度分布をシミュレーションした結果を示す図である。
【図１７】図１７は、トランジスタＡ，Ｂのしきい値電圧Ｖthとゲート長Ｌとの関係を示す図である。
【図１８】図１８は、第１の実施形態の変形例の半導体装置の製造方法を示す断面図である。
【図１９】図１９は、第２の実施形態に係る半導体装置の上面図である。
【図２０】図２０は、第２の実施形態に係る半導体装置の製造方法を断面図（その１）である。
【図２１】図２１は、第２の実施形態に係る半導体装置の製造方法を断面図（その２）である。
【図２２】図２２は、第２の実施形態に係る半導体装置の製造方法の変形例を示す断面図である。
【図２３】図２３は、第３の実施形態に係る半導体装置の上面図である。
【図２４】図２４は、第４の実施形態に係る半導体装置の上面図である。
【発明を実施するための形態】
【００１３】
以下、実施形態について説明する前に、実施形態の理解を容易にするための予備的事項について説明する。
【００１４】
従来は、不純物濃度が同じであれば、熱処理時における不純物の拡散量（拡散距離）も同じであると考えられていた。しかしながら、本願発明者らの実験・研究から、微細化したＭＯＳトランジスタを形成する場合に、不純物濃度が同じであっても、ソース・ドレイン領域の大きさにより不純物の拡散量が変化することが判明した。この現象により、同一条件で製造したＭＯＳトランジスタであっても、ソース・ドレイン領域の大きさによりチャネル長が変化してしまう。
【００１５】
ゲート長（ゲート電極の幅）が大きいトランジスタの場合は、ソース・ドレイン領域の大きさの違いによる不純物拡散量の差が問題となることは少ない。しかし、ゲート長が小さいトランジスタの場合は、ソース・ドレイン領域の大きさの違いによって生じるチャネル長の変化の影響が大きく、ソース・ドレイン領域が大きいトランジスタと小さいトランジスタとでは特性、例えばしきい値電圧が異なってしまう。
【００１６】
実際の半導体装置では、レイアウト上の都合等により、ソース・ドレイン領域の大きさが相互に異なる複数のＭＯＳトランジスタが存在する。複数のＭＯＳトランジスタを用いて形成される電子回路において、各ＭＯＳトランジスタの特性が異なってしまうと動作不良の原因となる。
【００１７】
図１（ａ）は活性化熱処理前の半導体基板を示す断面図、図１（ｂ）は活性化熱処理後の半導体基板を示す断面図である。図１（ａ），（ｂ）において、左図はソース・ドレイン領域が小さいＭＯＳトランジスタ（以下、トランジスタＡという）を示し、右図はソース・ドレイン領域が大きいＭＯＳトランジスタ（以下、トランジスタＢという）を示している。
【００１８】
なお、図１（ａ），（ｂ）において、１０は半導体基板、１１ａ，１１ｂはゲート絶縁膜、１２ａ，１２ｂはゲート電極、１３ａ，１３ｂはエクステンション領域、１４ａ，１４ｂはソース・ドレイン領域、１５ａ，１５ｂはサイドウォール、１６は素子分離領域を示している。また、図１（ａ），（ｂ）において、トランジスタＡのサイドウォール１５ａから素子分離領域１６までの距離をＷａで示し、トランジスタＢのサイドウォール１５ｂから素子分離領域１６までの距離をＷｂ（Ｗｂ＞Ｗａ）で示している。以下、サイドウォールから素子分離領域までの距離（ゲート電極に直交する方向の長さ）を、ソース・ドレイン幅ともいう。
【００１９】
図１（ａ）に示すように活性化熱処理前の状態において、ソース・ドレイン領域１４ａ，１４ｂのエッジは、サイドウォール１５ａ，１５ｂの外側のエッジとほぼ一致している。この状態で熱処理を施すと、図１（ｂ）に示すように不純物が拡散してソース・ドレイン領域１４ａ，１４ｂのエッジはゲート電極１３ａ，１３ｂに近づく。
【００２０】
ここで、トランジスタＡに合わせて熱処理条件を設定すると、トランジスタＢでは不純物拡散量が大きくなって、ソース・ドレイン領域１４ｂ間の間隔（チャネル長）が極端に短くなる。
【００２１】
図２（ａ）はトランジスタＡの熱処理後の不純物濃度プロファイルのシミュレーション結果を示す図、図２（ｂ）はトランジスタＢの熱処理後の不純物濃度プロファイルのシミュレーション結果を示す図である。また、図３（ａ）は、横軸にゲート電極１２から図２（ａ），（ｂ）中に直線Ｈで示す水平方向の距離をとり、縦軸に不純物濃度をとって、トランジスタＡ，Ｂの不純物注入直後及び活性化熱処理後の不純物濃度分布をシミュレーションした結果を示す図である。更に、図３（ｂ）は横軸に基板表面から図２（ａ），（ｂ）中に直線Ｖで示す深さ方向の距離をとり、縦軸に不純物濃度をとって、トランジスタＡ，Ｂの不純物注入直後及び活性化熱処理後の不純物濃度分布をシミュレーションした結果を示す図である。
【００２２】
但し、ここでは、トランジスタＡのサイドウォール１５ａから素子分離領域１６までの距離Ｗａを１００ｎｍ、トランジスタＢのサイドウォール１５ｂから素子分離領域１６までの距離Ｗｂを１０００ｎｍとしている。また、半導体基板にはチャネル不純物としてＢ（ホウ素）をイオン注入している。更に、ソース・ドレイン領域１４ａ，１４ｂにはＰ（リン）をイオン注入している。更にまた、ゲート電極１２ａ，１２ｂの幅（ゲート長）はいずれも４５ｎｍ、サイドウォール１５ａ，１５ｂの幅はいずれも３８ｎｍとしている。なお、図２（ａ），（ｂ）において破線で示す位置、及び図３（ａ），（ｂ）においてＢ（ホウ素）の濃度とＰ（リン）の濃度とが等しくなる位置が、ｐｎ接合の位置を示している。また、本願においてサイドウォールの幅とは、ＭＯＳトランジスタを上から見たときのサイドウォールの内側（ゲート電極側）の辺から外側の辺までの距離をいう。
【００２３】
この図３（ａ），（ｂ）から、ソース・ドレイン領域が大きいトランジスタＢのほうがソース・ドレイン領域が小さいトランジスタＡよりも、熱処理による不純物拡散量が大きいことがわかる。
【００２４】
図４は、横軸にゲート長Ｌをとり、縦軸にしきい値電圧Ｖthをとって、トランジスタＡ，Ｂのしきい値Ｖthとゲート長Ｌとの関係を示す図である。この図４に示すように、ゲート長Ｌが５０ｎｍ程度のときはトランジスタＡ，Ｂのしきい値電圧の差は比較的小さいものの、ゲート長Ｌが小さくなるほどトランジスタＡ，Ｂのしきい値電圧の差は大きくなる。
【００２５】
ソース・ドレイン領域が大きいと熱処理時の不純物拡散量が大きくなる原因は明らかでないものの、以下のように考えることができる。すなわち、半導体基板に注入された不純物イオンは、結晶中の点欠陥と対になって不純物濃度が低いほうに移動する。ソース・ドレイン領域が大きい場合は、不純物イオン及び点欠陥の総数が多いため、点欠陥と対になって移動する不純物の量が多くなる。また、ソース・ドレイン領域のうち素子分離領域に近い部分では、不純物が素子分離領域に取り込まれて不純物の密度が低くなる。そのため、ソース・ドレイン領域が小さい場合は、素子分離領域に向けて拡散する不純物の割合が多くなり、ゲート電極の下方に向けて拡散する不純物の割合が相対的に少なくなる。これらの理由により、不純物濃度が同じであっても、ソース・ドレイン領域の大きさの違いによりゲート電極の下方への不純物の拡散量が異なるものと考えられる。
【００２６】
（第１の実施形態）
図５は、第１の実施形態に係る半導体装置（ＭＯＳトランジスタ）の上面図である。本実施形態では、図５に示すように、ソース・ドレイン領域の大きさが相互に異なる２種類のｎ型ＭＯＳトランジスタＡ，Ｂを形成する場合について説明する。ここでは、トランジスタＡのソース・ドレイン領域の大きさ（ソース・ドレイン幅）Ｗａは１００ｎｍ、トランジスタＢのソース・ドレイン領域の大きさ（ソース・ドレイン幅）Ｗｂは１０００ｎｍとする。更に、ゲート長Ｌはいずれも４５ｎｍ、ゲート幅Ｗはいずれも１６０ｎｍとする。
【００２７】
図５に示す半導体装置を製造する場合、ソース・ドレイン領域が小さいトランジスタＡに合わせて熱処理を行うと、ソース・ドレイン領域が大きいトランジスタＢに注入された不純物の拡散量が大きくなり、所望のチャネル長とすることができなくなる。そこで、本実施形態では、トランジスタＡのゲート電極２９ａの両側にはサイドウォール３２ａを形成し、トランジスタＢのゲート電極２９ｂの両側にはサイドウォール３２ａと同じ幅のサイドウォール３２ｂに加えて、サイドウォール３３ｂを形成する。
【００２８】
図６〜図１４は、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。なお、一般的な半導体装置はｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとを有している。ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとは、半導体基板に導入する不純物の導電型が異なること以外は基本的に同様の工程で形成する。そのため、ここではｐ型ＭＯＳトランジスタの製造方法の説明は省略する。
【００２９】
まず、図６（ａ）に示すように、抵抗率が例えば１０Ωｃｍのｐ型シリコン半導体基板２０を用意し、この半導体基板２０の表面を熱酸化させて、熱酸化膜２１を例えば１０ｎｍの厚さに形成する。その後、ＣＶＤ（Chemical Vapor Deposition）法により、熱酸化膜２１の上にシリコン窒化膜（ＳｉＮ膜）２２を例えば９０ｎｍの厚さに形成する。
【００３０】
次に、図６（ｂ）に示す構造を得るまでの工程について説明する。上記の工程でシリコン窒化膜２２を形成した後、シリコン窒化膜２２の上にフォトレジスト膜（図示せず）を形成する。その後、露光及び現像処理を実施して、シリコン窒化膜２２の所定領域（素子領域）上のみにフォトレジスト膜を残す。そして、このフォトレジスト膜をマスクとしてシリコン窒化膜２２及び熱酸化膜２１をエッチングして、半導体基板２０の表面を露出させる。
【００３１】
次いで、ドライエッチング法により、半導体基板２０を２６０ｎｍ〜３５０ｎｍ程度の深さまでエッチングして、溝２３を形成する。本実施形態では、溝２３の深さを２８０ｎｍとする。その後、フォトレジスト膜を除去する。これにより、図６（ｂ）に示す構造が得られる。
【００３２】
次に、図７（ａ）に示すように、例えばＣＶＤ法により半導体基板２０の上側全面にシリコン酸化物２４を堆積させて、このシリコン酸化物２４により溝２３を埋め込む。その後、図７（ｂ）に示すように、例えばＣＭＰ（Chemical Mechanical Polishing）法によりシリコン窒化膜２２が露出するまでシリコン酸化物２４を研磨し、溝２３内のみにシリコン酸化物２４を残して素子分離領域２６とする。次いで、図８（ａ）に示すように、例えばドライエッチング法を使用してシリコン窒化膜２２及び熱酸化膜２１を除去し、半導体基板２０の表面を露出させる。
【００３３】
なお、本実施形態ではＳＴＩ（Shallow Trench Isolation）法により素子分離領域２６を形成しているが、ＬＯＣＯＳ（Local Oxidation of Silicon）法により素子分離領域を形成してもよい。
【００３４】
次に、図８（ｂ）に示す構造を得るまでの工程について説明する。上記の工程により素子分離領域２６を形成した後、素子領域の基板表面を熱酸化して、厚さが例えば１０ｎｍの犠牲酸化膜（図示せず）を形成する。その後、犠牲酸化膜を介して素子領域（ｎ型ＭＯＳトランジスタ形成領域）にＢ（ホウ素）をイオン注入して、ｐウェル（図示せず）を形成する。このときのイオン注入条件は、例えば加速電圧が１２０ｋｅＶ、ドーズ量が３×１０13ｃｍ-2、照射角が０°（基板面に垂直）とする。
【００３５】
次に、素子領域（ｎ型ＭＯＳトランジスタ形成領域）の基板表面に、チャネル不純物としてＢ（ホウ素）を、例えば加速電圧が１０ｋｅＶ、ドーズ量が１．８×１０13ｃｍ-2、照射角度が７°の条件でイオン注入する。その後、犠牲酸化膜を除去して半導体基板２０の表面を露出させる。そして、例えばＲＴＡ法により１０００℃の温度で１０秒間熱処理してイオン注入した不純物を活性化する。
【００３６】
次に、熱酸化法により素子領域の基板表面を熱酸化させて、厚さが例えば１．６ｎｍのゲート絶縁膜２８を形成する。これにより、図８（ｂ）に示す構造が得られる。
【００３７】
次に、図９（ａ）に示す構造を得るまでの工程について説明する。上記の工程でゲート絶縁膜２８を形成した後、例えばＣＶＤ法によりゲート絶縁膜２８の上にポリシリコン膜を９０ｎｍの厚さに形成する。その後、フォトリソグラフィ法を用いてポリシリコン膜の上に所定の形状のフォトレジスト膜（図示せず）を形成した後、このフォトレジスト膜をマスクとしてドライエッチング法によりポリシリコン膜及びゲート絶縁膜２８をパターニングする。その後、フォトレジスト膜を除去する。このようにして、図９（ａ）に示すポリシリコンからなるゲート電極２９ａ，２９ｂが形成される。
【００３８】
次に、図９（ｂ）に示す構造を得るまでの工程について説明する。上記の工程でゲート電極２９ａ，２９ｂを形成した後、ポケット領域３０ａ，３０ｂを形成する。ポケット領域３０ａ，３０ｂは、以下の方法により形成する。例えば、加速エネルギーが７０ｋｅＶ、ドーズ量が８×１０12ｃｍ-2、照射角が３０°の条件で照射方向を９０°づつ変えながら半導体基板２０（ゲート電極２９ａ，２９ｂの端部下方）にＩｎ（インジウム）を合計４回イオン注入する。これにより、ゲート電極２９ａ，２９ｂのエッジの下方にポケット領域３０ａ，３０ｂが形成される。
【００３９】
次に、ゲート電極２９ａ，２９ｂをマスクとし、例えば加速エネルギーが１ｋｅＶ、ドーズ量が２×１０15ｃｍ-2、照射角が０°の条件で半導体基板２０にＡｓ（ヒ素）を浅くイオン注入して、エクステンション領域３１ａ，３１ｂを形成する。これにより、図９（ｂ）に示す構造が得られる。
【００４０】
次に、ＣＶＤ法により、半導体基板２０の上側全面にシリコン窒化膜を例えば４０ｎｍの厚さに形成する。その後、このシリコン窒化膜をエッチバックして、図１０（ａ）に示すように、ゲート電極２９ａ，２９ｂの両側に、幅が例えば３８ｎｍのサイドウォール３２ａ，３２ｂを形成する。なお、サイドウォール３２ａ，３２ｂの幅は、シリコン窒化膜の厚さとエッチバック時の条件とにより制御することができる。
【００４１】
次に、図１０（ｂ）に示すように、ＣＶＤ法により、半導体基板２０の上側全面にシリコン酸化膜３３を例えば８ｎｍの厚さに形成する。その後、このシリコン酸化膜３３をエッチバックして、図１１（ａ）に示すように、サイドウォール３２ａ，３２ｂの隣に、幅が例えば５ｎｍのサイドウォール３３ａ，３３ｂをそれぞれ形成する。
【００４２】
次に、フォトリソグラフィ法を用いて、図１１（ｂ）に示すように、トランジスタＢ形成領域を覆うフォトレジスト膜３５を形成する。そして、図１２（ａ）に示すように、シリコン窒化膜とシリコン酸化膜とのエッチングレートの差を利用する選択エッチングにより、トランジスタＡ形成領域のサイドウォール３３ａを除去する。その後、フォトレジスト膜３５を除去する。
【００４３】
ここでは、トランジスタＡとトランジスタＢのそれぞれにサイドウォール３３ａ、サイドウォール３３ｂを形成し、サイドウォール３３ｂを残しつつサイドウォール３３ａを除去する例を示したが、他の手法として図１０（ｂ）の状態でトランジスタＢを覆うフォトレジスト膜を形成し、トランジスタＡを覆うシリコン酸化膜３３を除去し、フォトレジスト膜を除去した後にトランジスタＢのみにサイドウォール３３ｂを形成してもよい。
【００４４】
次に、図１２（ｂ）に示すように、ゲート電極２９ａ，２９ｂ及びサイドウォール３２ａ，３２ｂ，３３ｂをマスクとして、例えば加速エネルギーが１５ｋｅＶ、ドーズ量が５×１０13ｃｍ-2、照射角が０°の条件で半導体基板２０にＰ（リン）をイオン注入する。続けて、加速エネルギーが８ｋｅＶ、ドーズ量が１０16ｃｍ-2、照射角が０°の条件で半導体基板２０にＰをイオン注入する。これにより、ゲート電極２９ａとサイドウォール３２ａを挟んで、又はゲート電極２９ｂとサイドウォール３２ｂ，３３ｂを挟んで、エクステンション領域３１ａ，３１ｂよりも深く且つ不純物濃度が高いソース・ドレイン領域３６ａ，３６ｂが形成される。
【００４５】
次に、例えばＲＴＡ法により１０３０℃の温度で１秒間熱処理して、ポケット領域３０ａ，３０ｂ、エクステンション領域３１ａ，３１ｂ及びソース・ドレイン領域３６ａ，３６ｂに注入された不純物を活性化する。ＲＴＡ法としてはレーザアニール法やフラッシュランプアニール法も用いることができる。この活性化熱処理工程では、図１３（ａ）に示すように、ソース・ドレイン領域３６ａ，３６ｂに導入された不純物がゲート電極２９ａ，２９ｂ側に拡散してチャネル長が短縮される。
【００４６】
前述したように、ソース・ドレイン領域の大きさにより不純物の拡散量（拡散距離）が変化する。本実施形態では、ソース・ドレイン領域３６ａよりもソース・ドレイン領域３６ｂのほうが不純物拡散量が大きくなる。このため、仮にトランジスタＢにトランジスタＡのサイドウォール３２ａと同じ幅のサイドウォール３２ｂしか設けられてなく、トランジスタＡに合わせて活性化熱処理条件を設定したとすると、トランジスタＢではチャネル長が短くなって短チャネル効果が発生してしまう。しかし、本実施形態では、トランジスタＢのゲート電極２９ｂの両側にサイドウォール３２ｂとサイドウォール３３ｂとが設けられているので、ゲート電極２９ｂの下方への不純物の過剰な拡散が回避される。これにより、短チャネル効果の発生が回避できる。
【００４７】
次に、図１３（ｂ）に示すように、シリサイド膜３７ａ，３７ｂ，３７ｃ，３７ｄを形成する。これらのシリサイド膜３７ａ，３７ｂ，３７ｃ，３７ｄは、例えば以下に示す方法により形成する。すなわち、スパッタ法等を用いて半導体基板２０の上側全面にＣｏ（コバルト）を堆積させてコバルト膜を形成した後、熱処理を施す。この熱処理により、ソース・ドレイン領域３６ａ，３６ｂ及びゲート電極２９ａ，２９ｂの上部ではコバルトとシリコンとが反応して、シリサイド膜３７ａ，３７ｂ，３７ｃ，３７ｄが形成される。その後、エッチングにより未反応のコバルトを除去する。
【００４８】
次に、図１４に示すように、ＣＶＤ法により半導体基板２０の上側全面にシリコン窒化膜３８を例えば８０ｎｍの厚さに形成する。その後、例えばＵＳＧ（undoped sillicate glass）及びＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate）からなる層間絶縁膜３９をＣＶＤ法により１４５ｎｍの厚さに形成する。そして、フォトリソグラフィ工程及びエッチング工程を実施して、層間絶縁膜３９の上面からソース・ドレイン領域３６ａ，３６ｂ（シリサイド膜３７ａ，３７ｂ）に到達するコンタクトホールを形成する。
【００４９】
次いで、スパッタ法により、半導体基板２０の上側全面に全面にグルーレイヤ（図示せず）としてＴｉ膜及びＴｉＮ膜を例えば１４ｎｍの厚さに形成した後、Ｗ（タングステン）を約２００ｎｍの厚さに堆積させてコンタクトホール内にＷを充填する。その後、層間絶縁膜３９の上面が露出するまでＣＭＰ研磨して表面を平坦化する。これにより、ソース・ドレイン領域３６ａ，３６ｂに電気的に接続したコンタクトプラグ４０が形成される。その後、配線形成工程、層間絶縁膜形成工程及びコンタクトプラグ形成工程等を順次実施して、所望の多層配線構造を形成する。このようにして、半導体装置が完成する。
【００５０】
図１５（ａ）は上述した方法により製造したトランジスタＡの熱処理後の不純物濃度プロファイルのシミュレーション結果を示す図、図１５（ｂ）はトランジスタＢの熱処理後の不純物濃度プロファイルのシミュレーション結果を示す図である。また、図１６（ａ）は、横軸にゲート電極１２から図１５（ａ），（ｂ）中に直線Ｈで示す水平方向の距離をとり、縦軸に不純物濃度をとって、トランジスタＡ，Ｂの不純物注入直後及び活性化熱処理後の不純物濃度分布をシミュレーションした結果を示す図である。更に、図１６（ｂ）は、横軸に基板表面から図１５（ａ），（ｂ）中に直線Ｖで示す深さ方向の距離をとり、縦軸に不純物濃度をとって、トランジスタＡ，Ｂの不純物注入直後及び熱処理後の不純物濃度分布をシミュレーションした結果を示す図である。
【００５１】
但し、ここでは、トランジスタＡのサイドウォール３２ａから素子分離領域２６までの距離Ｗａを１００ｎｍ、トランジスタＢのサイドウォール３３ｂから素子分離領域２６での距離Ｗｂを１０００ｎｍとしている。また、半導体基板にはチャネル不純物としてＢ（ホウ素）をイオン注入している。更に、ソース・ドレイン領域３６ａ，３６ｂにはＰ（リン）をイオン注入している。更にまた、ゲート電極２９ａ，２９ｂの幅（ゲート長）はいずれも４５ｎｍ、トランジスタＡのサイドウォールの幅（サイドウォール３２ａの幅）は３８ｎｍ、トランジスタＢのサイドウォールの幅（サイドウォール３２ｂ，３３ｂの合計の幅）は４３ｎｍとしている。なお、図１５（ａ），（ｂ）において破線で示す位置、及び図１６（ａ），（ｂ）においてＢ（ホウ素）の濃度とＰ（リン）の濃度とが等しくなる位置が、ｐｎ接合の位置を示している。
【００５２】
この図１６（ａ），（ｂ）から、本実施形態により製造したトランジスタＡ，Ｂは、熱処理後におけるｐｎ接合の位置（ゲート電極の端部からの距離）がほぼ同一であることがわかる。
【００５３】
図１７は、横軸にゲート長Ｌをとり、縦軸にしきい値電圧Ｖthをとって、本実施形態により製造したトランジスタＡ，Ｂのしきい値電圧Ｖthとゲート長Ｌとの関係を示す図である。この図１７に示すように、本実施形態により製造したトランジスタＡ，Ｂでは、ゲート長が４０〜５０ｎｍの範囲においてしきい値電圧がほぼ同じになっていることがわかる。
【００５４】
なお、本実施形態ではトランジスタＡのサイドウォールの幅を３８ｎｍ、トランジスタＢのサイドウォールの幅（サイドウォール３２ｂ，３３ｂの合計幅）を４３ｎｍとしているが、これは一例である。トランジスタＡ，Ｂのサイドウォールの幅は、例えばソース・ドレイン領域３６ａ，３６ｂの大きさをパラメータとして熱処理後の不純物濃度分布をシミュレーション計算し、特性がほぼ一致するように、又は特性の差が許容範囲内となるように決定することが好ましい。
【００５５】
（第１の実施形態の変形例）
第１の実施形態では、図１２（ｂ）〜図１３（ｂ）に示すように、半導体基板２０にＰ（リン）をイオン注入した後、トランジスタＢ形成領域のサイドウォール３３ｂを残したまま、シリサイド膜３７ｂ等を形成している。しかし、図１８に示すように、Ｐのイオン注入後、又は活性化熱処理後にトランジスタＢ形成領域のサイドウォール３３ｂを除去してからシリサイド形成工程を行ってもよい。これにより、図１８に示すようにソース・ドレイン領域３６ｂに接触するシリサイド膜３７ｂの面積が大きくなり、ソース・ドレイン領域３７ｂの見掛け上の抵抗値が減少するという効果が得られる。
【００５６】
（第２の実施形態）
図１９は、第２の実施形態に係る半導体装置（ＭＯＳトランジスタ）の上面図である。本実施形態では、図１９に示すように、ゲート電極を挟んで配置される一対のソース・ドレイン領域の大きさが相互に異なる場合について説明する。ここでは、図１９に示すように、ゲート電極５１の左側のソース・ドレイン領域５４ａがＬ字状、ゲート電極５１の右側のソース・ドレイン領域５４ｂが矩形状である場合について説明する。また、図１９中のゲート長Ｌは４５ｎｍ、Ｗ１の長さは１６０ｎｍ、Ｗ２の長さは２４０ｎｍ、Ｗｃ１の長さは３００ｎｍ、Ｗｃ２の長さは２８０ｎｍとしている。
【００５７】
図１９に示すトランジスタでは、ゲート電極５１の左側のサイドウォール５３から素子分離領域までの長さＷｃ１、及びゲート電極５１の右側のサイドウォール５２から素子領域までの長さＷｃ１はいずれも３００ｎｍである。しかし、左側のソース・ドレイン領域５４ａがＬ字状、右側のソース・ドレイン領域５４ｂが矩形状であり、両者の面積が異なっている。このような場合、面積が大きいソース・ドレイン領域５４ａにイオン注入された不純物は、面積が小さいソース・ドレイン領域５４ｂにイオン注入された不純物よりも熱処理時の拡散量が大きい。そこで、本実施形態では、ゲート電極５１の右側には第１のサイドウォール５２を配置し、左側には第１のサイドウォール５２に加えて第２のサイドウォール５３を配置している。
【００５８】
図２０〜図２１は、第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００５９】
まず、図２０（ａ）に示すように、第１の実施形態と同様の方法により半導体基板５０に、素子分離領域４６、ゲート絶縁膜４１、ゲート電極５１、ポケット領域４３、エクステンション領域４４、サイドウォール５２及びサイドウォール５３を形成する（図６（ａ）〜図１１（ａ）参照）。ここでは、サイドウォール５２はシリコン窒化膜により形成し、その幅は３８ｎｍとする。また、サイドウォール５３はシリコン酸化膜により形成し、その幅は５ｎｍとする。
【００６０】
次に、半導体基板５０の上側全面にフォトレジストを塗布した後、露光及び現像処理を実施して、ゲート電極５１の左側のソース・ドレイン形成領域を覆うフォトレジスト膜５５を形成する。
【００６１】
次に、図２０（ｂ）に示すように、フォトレジスト膜５５をマスクとしてゲート電極５１の右側のサイドウォール５３をエッチングにより除去する。その後、フォトレジスト膜５５を除去する。
【００６２】
次に、図２１（ａ）に示すようにゲート電極５１及びサイドウォール５２，５３をマスクとして半導体基板５０にＰ（リン）をイオン注入し、ソース・ドレイン領域５４ａ，５４ｂを形成する。そして、例えばＲＴＡ法により１０３０℃の温度で１秒間熱処理して、ポケット領域４３、エクステンション領域４４及びソース・ドレイン領域５４ａ，５３ｂに注入された不純物を活性化する。
【００６３】
この活性化熱処理工程では、図２１（ｂ）に示すようにソース・ドレイン領域５４ａ，５４ｂに導入された不純物が拡散して、ソース・ドレイン領域５４ａ，５４ｂがゲート電極５１に近づく。この場合、面積が大きいソース・ドレイン領域５４ａのほうが面積が小さいソース・ドレイン領域５４ｂよりも不純物の拡散量が大きくなる。しかし、本実施形態では、ソース・ドレイン領域５４ａ側にはサイドウォール５２に加えてサイドウォール５３が形成されているので、ゲート電極５１からソース・ドレイン領域５４ａ，５４ｂまでの距離はほぼ同じになる。
【００６４】
次に、図２１（ｃ）に示すように、ソース・ドレイン領域５４ａ，５４ｂ及びゲート電極５１の上にシリサイド膜５６ａ，５６ｂ，５６ｃを形成する。なお、図２２に示すように、ソース・ドレイン領域５４ａ側のサイドウォール５３を除去した後に、シリサイド膜５６ａ等を形成してもよい。その後の多層配線構造の形成工程は第１の実施形態と同様であるので、ここでは説明を省略する。
【００６５】
本実施形態においても、第１の実施形態と同様にゲート電極５１の下方への過剰な不純物の拡散を防止でき、所望のトランジスタ特性を得ることができる。
【００６６】
（第３の実施形態）
図２３は、第３の実施形態に係る半導体装置の上面図である。本実施形態では、図２３に示すように、１つの矩形の素子領域（素子分離領域６６に囲まれた領域）を共用する３個のトランジスタＴ１，Ｔ２，Ｔ３を形成する。トランジスタＴ１のゲート電極６１ａの両側のソース・ドレイン幅はいずれもＷ１である。また、トランジスタＴ２のゲート電極６１ｂの左側のソース・ドレイン幅はＷ１、右側のソース・ドレイン幅はＷ２（Ｗ１＜Ｗ２）である。更に、トランジスタＴ３のゲート電極６１ｃの左側のソース・ドレイン幅はＷ２、右側のソース・ドレイン幅はＷ１である。トランジスタＴ１，Ｔ２，Ｔ３のゲート幅ＷはいずれもＷである。
【００６７】
ここで、ソース・ドレイン幅とは、第１及び第２の実施形態のようにゲート電極から素子分離領域までの間に他のゲート電極がないときはサイドウォールから素子分離領域までの距離をいう。また、本実施形態のように１つの素子領域に複数のトランジスタを形成する場合、隣り合うトランジスタのサイドウォール間の中間点からサイドウォールまでの距離も、ソース・ドレイン幅という。
【００６８】
以下、トランジスタＴ１の左側のサイドウォール６２ａから素子分子領域６６までの間の領域をソース・ドレイン領域６４ａ、右側のサイドウォール６２ａからトランジスタＴ１，Ｔ２の中間点（各トランジスタのサイドウォール間の中間点：以下、同じ）までの領域をソース・ドレイン領域６４ｂ、トランジスタＴ２の左側のサイドウォール６２ｂからトランジスタＴ１，Ｔ２の中間点までの領域をソース・ドレイン領域６４ｃ、トランジスタＴ２の右側のサイドウォール６２ｂ，６３ｂからトランジスタＴ２，Ｔ３の中間点までの領域をソース・ドレイン領域６４ｄ、トランジスタＴ３の左側のサイドウォール６２ｃ，６３ｃからトランジスタＴ２，Ｔ３の中間点までの領域をソース・ドレイン領域６４ｅ、トランジスタＴ３の右側のサイドウォール６２ｃから素子分離領域６６までの領域をソース・ドレイン領域６４ｆという。
【００６９】
図２３に示す半導体装置では、ソース・ドレイン領域６４ｄ，６４ｅの大きさ（面積）が、他のソース・ドレイン領域６４ａ，６４ｂ，６４ｃ，６４ｆと異なっている。このような場合、面積が大きいソース・ドレイン領域６４ｄ，６４ｅにイオン注入された不純物は、面積が小さいソース・ドレイン領域６４ａ，６４ｂ，６４ｃ，６４ｆにイオン注入された不純物よりも熱処理時の拡散量が大きい。
【００７０】
そこで、本実施形態では、トランジスタＴ１，Ｔ２，Ｔ３のゲート電極６１ａ，６１ｂ，６１ｃの両側にシリコン窒化膜をエッチバックして形成したサイドウォール６２ａ，６２ｂ，６２ｃを配置し、更にトランジスタＴ２のゲート電極６１ｂの右側及びトランジスタＴ３のゲート電極６１ｃの左側にシリコン酸化膜をエッチバックして形成したサイドウォール６３ｂ，６３ｃを配置している。これにより、ゲート電極６１ｂ，６１ｃからソース・ドレイン領域６４ｄ，６４ｅまでの距離が遠くなり、活性化熱処理時にソース・ドレイン領域６４ｄ，６４ｅからゲート電極６１ｂ，６１ｃの下方への過剰な不純物の拡散を防止できる。その結果、所望の特性を得ることができる。
【００７１】
本実施形態の半導体装置は、１つの素子領域に複数のトランジスタを形成すること以外は第２の実施形態とほぼ同様の方法により製造することができる。すなわち、素子領域を共用するトランジスタＴ１，Ｔ２，Ｔ３の各ゲート電極６１ａ，６１ｂ，６１ｃの両側にシリコン窒化膜からなるサイドウォール及びシリコン酸化膜からなるサイドウォールを形成する。その後、フォトリソグラフィ法及びエッチング法を用いてゲート電極６１ａの両側、ゲート電極６１ｂの右側及びゲート電極６１ｃの左側のシリコン酸化膜からなるサイドウォールを除去する。このようにして、本実施形態に係る半導体装置を製造することができる。
【００７２】
（第４の実施形態）
図２４は、第４の実施形態に係る半導体装置の上面図である。本実施形態では、図２４に示すように、素子分離領域７６に囲まれたＬ字状の素子領域を共用する２個のトランジスタＴ１、Ｔ２を形成する。トランジスタＴ１のゲート電極７１ａの左側のソース・ドレイン領域７４ａは矩形状であるが、右側のソース・ドレイン領域７４ｂはＬ字状であり、左側のソース・ドレイン領域７４ａよりも大きな面積を有している。また、トランジスタＴ２は、ゲート電極７１ｂの左側のソース・ドレイン領域７４ｃの面積が、右側のソース・ドレイン領域７４ｄの面積よりも大きくなっている。
【００７３】
なお、トランジスタＴ１のゲート幅はＷ２である。このトランジスタＴ１の左側のソース・ドレイン領域７４ａのソース・ドレイン幅はＷｃ１であるが、右側のソース・ドレイン領域７４ｂはソース・ドレイン幅がＷｃ１の部分とＷｃ３（Ｗｃ１＜Ｗｃ３）の部分とを有している。トランジスタ２のゲート幅はＷ１（Ｗ１＜Ｗ２）である。このトランジスタＴ２の左側のソース・ドレイン領域７４ｃのソース・ドレイン幅はＷｃ３であり、右側のソース・ドレイン領域７４ｄのソース・ドレイン幅はＷｃ１である。本実施形態においても、トランジスタＴ１のゲート電極７１ａの右側のサイドウォール７２ａ，７３ａからトランジスタＴ１，Ｔ２の中間点までの領域をトランジスタＴ１側のソース・ドレイン領域７４ｂとし、トランジスタＴ２のゲート電極７１ｂの左側のサイドウォール７２ｂ，７３ｂからトランジスタＴ１，Ｔ２の中間点までの領域をトランジスタＴ２側のソース・ドレイン領域７４ｃとしている。
【００７４】
図２４に示す半導体装置では、ソース・ドレイン領域７４ｂ，７４ｃの大きさ（面積）が、他のソース・ドレイン領域７４ａ，７４ｄよりも大きくなっている。この場合、面積が大きいソース・ドレイン領域７４ｂ，７４ｃにイオン注入された不純物は、面積が小さいソース・ドレイン領域７４ａ，７４ｄにイオン注入された不純物よりも熱処理時の拡散量が大きい。
【００７５】
そこで、本実施形態では、トランジスタＴ１のゲート電極７１ａの左側にはサイドウォール７２ａを配置し、右側にはサイドウォール７２ａ，７３ａを配置している。また、トランジスタＴ２のゲート電極７１ｂの左側にはサイドウォール７２ｂ，７３ｂを配置し、右側にはサイドウォール７２ｂのみを配置している。これにより、ゲート電極７１ａ，７１ｂからソース・ドレイン領域７４ｂ，７４ｃまでの距離が遠くなり、活性化熱処理時にソース・ドレイン領域７４ｂ，７４ｃからゲート電極７１ａ，７１ｂの下方への過剰な不純物の拡散を防止できる。その結果、所望の特性を得ることができる。
【００７６】
トランジスタＴ１，Ｔ２の各サイドウォールの幅は、各ソース・ドレイン領域７４ａ，７４ｄの大きさをパラメータとして熱処理後の不純物濃度分布をシミュレーション計算し、特性がほぼ一致するように、又は特性の差が許容範囲内となるように決定する。
【００７７】
以上説明した各実施形態に関し、更に以下の付記を開示する。
【００７８】
（付記１）半導体基板の第１の素子領域に形成された第１のトランジスタと、
前記半導体基板の第２の素子領域に形成された第２のトランジスタとを有し、
前記第１のトランジスタは、第１のゲート電極と、前記第１のゲート電極の両側に配置された第１のサイドウォールと、前記第１のゲート電極の下の前記半導体基板に形成された第１のチャネル領域と、前記第１のチャネル領域を挟んで前記半導体基板に配置された一対の第１不純物領域とを有し、
前記第２のトランジスタは、第２のゲート電極と、前記第２のゲート電極の両側に配置されて前記第１のサイドウォールよりも幅が広い第２のサイドウォールと、前記第２のゲート電極の下の前記半導体基板に形成された第２のチャネル領域と、前記第２のチャネル領域を挟んで配置された一対の第２不純物領域とを有し、
前記第１不純物領域の、前記第１のゲート電極に直交する方向の第１の長さは、前記第２不純物領域の、前記第２のゲート電極に直交する方向の第２の長さよりも短く、且つ、前記第１不純物領域の第１不純物濃度と前記第２不純物領域の第２不純物濃度とが等しいことを特徴とする半導体装置。
【００７９】
（付記２）前記第１のゲート電極の第１パターン幅と前記第２のゲート電極の第２パターン幅とが同じであることを特徴とする付記１に記載の半導体装置。
【００８０】
（付記３）前記第１のゲート電極の第１パターン幅及び前記第２のゲート電極の第２パターン幅が、いずれも５０ｎｍ以下であることを特徴とする付記１又は２に記載の半導体装置。
【００８１】
（付記４）半導体基板に素子分離領域を形成し、第１の素子領域と、該第１の素子領域よりも面積が大きい第２の素子領域とを画定する工程と、
前記第１の素子領域の上に第１のゲート電極を形成するとともに、前記第２の素子領域の上に第２のゲート電極を形成する工程と、
前記第１のゲート電極の両側に第１のサイドウォールを形成し、前記第２のゲート電極の両側に第１のサイドウォールよりも幅が広い第２のサイドウォールを形成する工程と、
前記第１ゲート電極及び前記第１のサイドウォールをマスクとして前記第１の素子領域に第１不純物を注入して一対の第１不純物領域を形成し、前記第２のゲート電極及び前記第２のサイドウォールをマスクとして前記第２の素子領域に第２不純物を注入して一対の第２不純物領域を形成する工程と、
熱処理を実施して前記第１不純物領域の前記第１不純物と前記第２不純物領域の前記第２不純物と活性化させる工程とを有し、
前記第１不純物領域の、前記第１のゲート電極に直交する方向の第１の長さは、前記第２不純物領域の、前記第２のゲート電極に直交する方向の第２の長さよりも短く、且つ、前記第１不純物領域の第１不純物濃度と前記第２不純物領域の第２不純物濃度とが等しいことを特徴とする半導体装置の製造方法。
【００８２】
（付記５）前記第１のゲート電極の第１パターン幅と前記第２のゲート電極の第２パターン幅とが同じであることを特徴とする付記４に記載の半導体装置の製造方法。
【００８３】
（付記６）前記第２のサイドウォールは第１の絶縁膜と第２の絶縁膜とを積層して形成し、前記第１のサイドウォールは前記第１の絶縁膜で形成することを特徴とする付記４又は５に記載の半導体装置の製造方法。
【００８４】
（付記７）前記熱処理の後に、前記第１不純物領域及び前記第２不純物領域の上にシリサイド膜を形成する工程を有することを特徴とする付記４乃至６のいずれか１項に記載の半導体装置の製造方法。
【００８５】
（付記８）前記熱処理の後に、前記第２のサイドウォールの前記第２の絶縁膜を除去する工程と、
その後、前記第１不純物領域及び前記第２不純物領域の上にシリサイド膜を形成する工程とを有することを特徴とする付記６に記載の半導体装置の製造方法。
【００８６】
（付記９）前記第１のゲート電極及び前記第２のゲート電極を形成する工程と前記第１のサイドウォール及び前記第２のサイドウォールを形成する工程との間に、前記第１のゲート電極をマスクとして前記第１の素子領域に第３不純物を注入して第１エクステンション領域を形成し、前記第２のゲート電極をマスクとして前記第２の素子領域に第４不純物を注入して第２エクステンション領域を形成する工程とを有することを特徴とする付記４乃至８のいずれか１項に記載の半導体装置の製造方法。
【００８７】
（付記１０）半導体基板の素子領域の上に形成されたゲート電極と、前記ゲート電極の両側に配置された一対のサイドウォールと、前記ゲート電極の下の前記半導体基板に形成されたチャネル領域と、前記チャネル領域を挟んで前記半導体基板に配置された一対の不純物領域とを有し、
前記一対の不純物領域のうちのいずれか一方の不純物領域の面積が他方の不純物領域の面積よりも大きく、前記一方の不純物領域側の前記サイドウォールの幅が前記他方の不純物領域側の前記サイドウォールの幅よりも広く、且つ、前記一対の不純物領域の不純物濃度が互いに等しいことを特徴とする半導体装置。
【００８８】
（付記１１）前記ゲート電極のパターン幅が５０ｎｍ以下であることを特徴とする付記１０に記載の半導体装置。
【００８９】
（付記１２）前記素子領域には、前記ゲート電極、前記サイドウォール及び前記一対の不純物領域がそれぞれ複数組形成されていることを特徴とする付記１０又は１１に記載の半導体装置。
【００９０】
（付記１３）半導体基板に素子分離領域を形成し、前記素子分離領域により囲まれた素子領域を確定する工程と、
前記素子領域の上にゲート電極を形成する工程と、
前記ゲート電極の一方の側壁に第１のサイドウォールを形成し、他方の側壁に前記第１のサイドウォールよりも幅が広い第２のサイドウォールを形成する工程と、
前記ゲート電極、前記第１のサイドウォール及び前記第２のサイドウォールをマスクとして前記素子領域に第１不純物を注入して一対の不純物領域を形成する工程と、
熱処理を実施して前記不純物領域の第１不純物を活性化させる工程とを有し、
前記一方の側壁側の不純物領域の面積が他方の側壁側の不純物領域の面積よりも小さく、且つ、前記一対の不純物領域の不純物濃度が互いに等しいことを特徴とする半導体装置の製造方法。
【００９１】
（付記１４）前記第２のサイドウォールは第１の絶縁膜と第２の絶縁膜とを積層して形成し、前記第１のサイドウォールは前記第１の絶縁膜で形成することを特徴とする付記１３に記載の半導体装置の製造方法。
【００９２】
（付記１５）前記第１不純物を活性化させる工程の後に、前記不純物領域の上にシリサイド膜を形成する工程を有することを特徴とする付記１３又は１４に記載の半導体装置の製造方法。
【００９３】
（付記１６）前記第１不純物を活性化させる工程の後に、前記第２のサイドウォールの前記第２の絶縁膜を除去する工程と、
その後、前記不純物領域の上にシリサイド膜を形成する工程とを有することを特徴とする付記１４に記載の半導体装置の製造方法。
【００９４】
（付記１７）前記ゲート電極を形成する工程と、前記第１のサイドウォール及び前記第２のサイドウォールを形成する工程との間に、
前記ゲート電極をマスクとして前記素子領域に第２不純物を注入してエクステンション領域を形成する工程を有することを特徴とする付記１３乃至１６のいずれか１項に記載の半導体装置の製造方法。
【００９５】
（付記１８）前記素子領域に、前記ゲート電極、前記サイドウォール及び前記一対の不純物領域をそれぞれ複数組形成することを特徴とする付記１３乃至１７のいずれか１項に記載の半導体装置の製造方法。
【符号の説明】
【００９６】
１０…半導体基板、１１ａ，１１ｂ…ゲート絶縁膜、１２ａ，１２ｂ…ゲート電極、１３ａ，１３ｂ…エクステンション領域、１４ａ，１４ｂ…ソース・ドレイン領域、１５ａ，１５ｂ…サイドウォール、１６…素子分離領域、２０…半導体基板、２１…熱酸化膜、２２…シリコン窒化膜、２３…溝、２４…シリコン酸化物、２６…素子分離領域、２８…ゲート絶縁膜、２９ａ，２９ｂ…ゲート電極、３０ａ，３０ｂ…ポケット領域、３１ａ，３１ｂ…エクステンション領域、３２ａ，３２ｂ…サイドウォール、３３…シリコン酸化膜、３３ａ，３３ｂ…サイドウォール、３５…フォトレジスト膜、３６ａ，３６ｂ…ソース・ドレイン領域、３７ａ，３７ｂ，３７ｃ，３７ｄ…シリサイド膜、３８…シリコン窒化膜、３９…層間絶縁膜、４０…コンタクトプラグ、４１…ゲート絶縁膜、４３…ポケット領域、４４…エクステンション領域、４６…素子分離領域、５０…半導体基板、５１…ゲート電極、５２，５３…サイドウォール、５４ａ，５４ｂ…ソース・ドレイン領域、５５…フォトレジスト膜、５６ａ，５６ｂ，５６ｃ…シリサイド膜、６２ａ，６２ｂ，６２ｃ，６３ｂ，６３ｃ…サイドウォール、６４ａ，６４ｂ，６４ｃ，６４ｄ，６４ｅ，６４ｆ…ソース・ドレイン領域、６６…素子分離領域、７１ａ，７１ｂ…ゲート電極、７２ａ，７２ｂ，７３ａ，７３ｂ…サイドウォール、７４ａ，７４ｂ，７４ｃ，７４ｄ…ソース・ドレイン領域、７６…素子分離利領域。
【図１】
0005463811.tif 000002
【図２】
0005463811.tif 000003
【図３】
0005463811.tif 000004
【図４】
0005463811.tif 000005
【図５】
0005463811.tif 000006
【図６】
0005463811.tif 000007
【図７】
0005463811.tif 000008
【図８】
0005463811.tif 000009
【図９】
0005463811.tif 000010
【図１０】
0005463811.tif 000011
【図１１】
0005463811.tif 000012
【図１２】
0005463811.tif 000013
【図１３】
0005463811.tif 000014
【図１４】
0005463811.tif 000015
【図１５】
0005463811.tif 000016
【図１６】
0005463811.tif 000017
【図１７】
0005463811.tif 000018
【図１８】
0005463811.tif 000019
【図１９】
0005463811.tif 000020
【図２０】
0005463811.tif 000021
【図２１】
0005463811.tif 000022
【図２２】
0005463811.tif 000023
【図２３】
0005463811.tif 000024
【図２４】
0005463811.tif 000025