(57)【特許請求の範囲】
【請求項１】
基板上にゲート電極を形成し、
前記基板及び前記ゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に微結晶半導体膜を形成し、
前記微結晶半導体膜にレーザビームを照射した後、前記レーザビームが照射された微結晶半導体膜上に第１のバッファ層を形成し、
前記第１のバッファ層上に、一導電型を付与する不純物元素が添加された第１の半導体膜を形成し、
前記一導電型を付与する不純物元素が添加された第１の半導体膜上に、第１のレジストマスクを形成し、
前記レーザビームが照射された微結晶半導体膜、前記第１のバッファ層、及び前記一導電型を付与する不純物元素が添加された第１の半導体膜を、前記第１のレジストマスクを用いて選択的にエッチングして、チャネル形成領域として機能する微結晶半導体膜、第２のバッファ層、及び一導電型を付与する不純物元素が添加された第２の半導体膜を形成し、
前記第１のレジストマスクを除去し、
前記一導電型を付与する不純物元素が添加された第２の半導体膜上に、導電膜を形成し、
前記導電膜上に第２のレジストマスクを形成し、
前記導電膜を、前記第２のレジストマスクを用いて選択的にエッチングして、前記一導電型を付与する不純物元素が添加された第２の半導体膜上にソース電極及びドレイン電極を形成し、
前記一導電型を付与する不純物元素が添加された第２の半導体膜を、前記第２のレジストマスクを用いて選択的にエッチングしてソース領域及びドレイン領域を形成し、
前記バッファ層を、前記第２のレジストマスクを用いて選択的にエッチングして前記バッファ層に凹部を形成し、
前記ソース電極または前記ドレイン電極に接する画素電極を形成し、
前記バッファ層の凹部の深さは、当該バッファ層の一番膜厚の厚い領域の１／２〜１／３であることを特徴とする表示装置の作製方法。
【請求項２】
基板上にゲート電極を形成し、
前記基板及び前記ゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に微結晶半導体膜を形成し、
前記微結晶半導体膜にレーザビームを照射した後、前記レーザビームが照射された微結晶半導体膜上にバッファ層を形成し、
前記バッファ層上に一導電型を付与する不純物元素が添加された半導体膜を形成し、
前記一導電型を付与する不純物元素が添加された半導体膜上に導電膜を形成し、
前記導電膜上に多階調マスクを用いたフォトリソグラフィ工程により第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて前記導電膜、前記バッファ層、前記一導電型を付与する不純物元素が添加された半導体膜、及びレーザビームが照射された前記微結晶半導体膜を選択的にエッチングし、
前記第１のレジストマスクをアッシングして一対の第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて前記エッチングされた導電膜をエッチングしてソース電極及びドレイン電極を形成し、
前記第２のレジストマスクを用いて前記エッチングされた一導電型を付与する不純物元素が添加された半導体膜をエッチングしてソース領域及びドレイン領域を形成し、
前記第２のレジストマスクを用いて前記エッチングされたバッファ層をエッチングして当該バッファ層に凹部を形成し、
前記ソース電極または前記ドレイン電極に接する画素電極を形成し、
前記バッファ層の凹部の深さは、当該バッファ層の一番膜厚の厚い領域の１／２〜１／３であることを特徴とする表示装置の作製方法。
【請求項３】
請求項１または２において、
前記ソース電極及び前記ドレイン電極上に層間絶縁膜を形成し、
前記層間絶縁膜の一部を除去して前記ソース電極または前記ドレイン電極の一部を露出するコンタクトホールを形成し、
前記層間絶縁膜上に前記ソース電極または前記ドレイン電極に接続する前記画素電極を形成することを特徴とする表示装置の作製方法。
【請求項４】
請求項１または２において、
前記ソース電極及び前記ドレイン電極上に層間絶縁膜を形成し、
前記層間絶縁膜の一部を除去して前記ソース電極及び前記ドレイン電極の一部を露出するコンタクトホールを形成し、
前記層間絶縁膜上に前記ソース電極または前記ドレイン電極の一方に接続する配線を形成し、
前記層間絶縁膜上に前記ソース電極または前記ドレイン電極の他方に接続する前記画素電極を形成することを特徴とする表示装置の作製方法。
【請求項５】
請求項１乃至４のいずれか一項において、前記微結晶半導体膜は、結晶粒径が０．５ｎｍ以上５０ｎｍ以下の半導体結晶で形成されることを特徴とする表示装置の作製方法。
【請求項６】
請求項１乃至５のいずれか一項において、前記バッファ層は、非晶質半導体膜で形成されることを特徴とする表示装置の作製方法。
【請求項７】
請求項６において、前記バッファ層は、窒素を含む非晶質半導体膜で形成されることを特徴とする表示装置の作製方法。
【請求項８】
請求項６において、前記バッファ層は、水素を含む非晶質半導体膜で形成されることを特徴とする表示装置の作製方法。
【請求項９】
請求項６において、前記バッファ層は、フッ素、または塩素を含む非晶質半導体膜で形成されることを特徴とする表示装置の作製方法。
【請求項１０】
請求項１乃至９のいずれか一項において、前記表示装置は液晶表示装置であることを特徴とする表示装置の作製方法。
【請求項１１】
請求項１乃至９のいずれか一項において、前記表示装置は発光装置であることを特徴とする表示装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、少なくとも画素部に薄膜トランジスタを用いた表示装置の作製方法に関する。
【背景技術】
【０００２】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）をチャネル形成領域に用いて薄膜トランジスタを構成する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。
【０００３】
画像表示装置のスイッチング素子として、非晶質半導体膜をチャネル形成領域に用いた薄膜トランジスタ、または多結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタ等が用いられている。多結晶半導体膜の形成方法としては、パルス発振のエキシマレーザビームを光学系により線状に加工して、非晶質シリコン膜に対し線状ビームを走査させながら照射して結晶化する技術が知られている。
【０００４】
また、画像表示装置のスイッチング素子として、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタが用いられている（特許文献１及び２）。
【０００５】
また、従来の薄膜トランジスタの作製方法として、ゲート絶縁膜上にアモルファスシリコン膜を成膜した後、その上面に金属膜を形成し、当該金属膜にダイオードレーザを照射して、アモルファスシリコン膜をマイクロクリスタルシリコン膜に改質するものが知られている。この方法によれば、アモルファスシリコン膜上に形成した金属膜は、ダイオードレーザの光エネルギーを熱エネルギーに変換するためのものであり、薄膜トランジスタの完成のためにはその後除去されるべきものであった。すなわち、金属膜からの伝導加熱によってのみアモルファスシリコン膜が加熱され、マイクロクリスタルシリコン膜を形成する方法である。
【特許文献１】特開平４−２４２７２４号公報
【特許文献２】特開２００５−４９８３２号公報
【非特許文献１】トシアキ・アライ（Ｔｏｓｈｉａｋｉ  Ａｒａｉ）他、エス・アイ・ディー  ０７    ダイジェスト（ＳＩＤ  ０７  ＤＩＧＥＳＴ）、２００７、ｐ．１３７０−１３７３
【発明の開示】
【発明が解決しようとする課題】
【０００６】
多結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタは、非晶質半導体膜をチャネル形成領域に用いた薄膜トランジスタに比べて移動度が２桁以上高く、半導体表示装置の画素部とその周辺の駆動回路を同一基板上に一体形成できるという利点を有している。しかしながら、非晶質半導体膜をチャネル形成領域に用いた場合に比べて、半導体膜の結晶化のために工程が複雑化するため、その分歩留まりが低減し、コストが高まるという問題がある。
【０００７】
また、微結晶半導体膜をチャネル形成領域に用いた逆スタガ型の薄膜トランジスタにおいて、ゲート絶縁膜及び微結晶半導体膜の界面領域における結晶性が低く、薄膜トランジスタの電気的特性が悪いという問題がある。
【０００８】
上述した問題に鑑み、本発明は、電気特性が優れ、信頼性の高い薄膜トランジスタを有する表示装置を生産性よく作製する方法を提案することを課題とする。
【課題を解決するための手段】
【０００９】
ゲート電極上にゲート絶縁膜を形成し、ゲート絶縁膜上に微結晶半導体膜を成膜し、微結晶半導体膜の表面からレーザビームを照射して微結晶半導体膜の結晶性を改善する。次に、結晶性が改善された微結晶半導体膜をチャネル形成領域に用いて薄膜トランジスタを形成することを特徴とする。
【００１０】
また、結晶性が改善された微結晶半導体膜上にバッファ層を形成し、バッファ層上にソース領域及びドレイン領域、並びにソース配線及びドレイン配線を形成することで、薄膜トランジスタを形成する。
【００１１】
微結晶半導体膜にレーザビームを照射することで、ゲート絶縁膜と微結晶半導体膜の界面における結晶性が改善され、チャネル形成領域が微結晶半導体膜で形成されるボトムゲート構造のトランジスタを形成することが可能であり、薄膜トランジスタの電気的特性を向上させることができる。
【００１２】
結晶性が改善された微結晶半導体膜と、ソース領域及びドレイン領域との間に、バッファ層が形成されている。微結晶半導体膜はチャネル形成領域として機能する。また、バッファ層は、微結晶半導体膜の酸化を防止すると共に、高抵抗領域として機能する。微結晶半導体膜とソース領域及びドレイン領域との間に、バッファ層が形成されているため、移動度が高く、且つリーク電流が少なく、耐圧が高い。
【００１３】
バッファ層としては、非晶質半導体膜があり、更には、窒素、水素、またはハロゲンのいずれか一つ以上を含む非晶質半導体膜であることが好ましい。非晶質半導体膜に、窒素、水素、またはハロゲンのいずれか一つを含むことで、微結晶半導体膜に含まれる結晶粒が酸化されることを低減することが可能である。
【００１４】
バッファ層は、プラズマＣＶＤ法、スパッタリング法等で形成することができる。また、非晶質半導体膜を形成した後、非晶質半導体膜の表面を窒素プラズマ、水素プラズマ、またはハロゲンプラズマで処理して非晶質半導体膜の表面を窒素化、水素化またはハロゲン化することができる。
【００１５】
バッファ層を微結晶半導体膜の表面に設けることで、微結晶半導体膜に含まれる結晶粒の酸化を低減することが可能であるため、薄膜トランジスタの電気特性の劣化を低減することができる。
【００１６】
また、微結晶半導体膜をチャネル形成領域に用い、薄膜トランジスタ（ＴＦＴ）を作製し、該薄膜トランジスタを画素部、さらには駆動回路に用いて表示装置を作製する。微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタは、その移動度が１〜２０ｃｍ２／Ｖ・ｓｅｃと、非晶質半導体膜をチャネル形成領域に用いた薄膜トランジスタの２〜２０倍の移動度を有しているので、駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。
【００１７】
また、表示装置としては、発光装置や液晶表示装置を含む。発光装置は発光素子を含み、液晶表示装置は液晶素子を含む。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等が含まれる。
【００１８】
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。さらに本発明は、該表示装置を作製する過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は、電流を表示素子に供給するための手段を複数の各画素に備える。素子基板は、具体的には、表示素子の画素電極のみが形成された状態であっても良いし、画素電極となる導電膜を成膜した後であって、エッチングして画素電極を形成する前の状態であっても良いし、あらゆる形態があてはまる。
【００１９】
なお、本明細書中における表示装置とは、画像表示デバイス、発光デバイス、もしくは光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ  ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）が取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、または表示素子にＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
【発明の効果】
【００２０】
本発明により、電気特性が優れ、信頼性の高い薄膜トランジスタを有する表示装置を生産性よく作製することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。
【００２２】
（実施の形態１）
本実施の形態では、表示装置に用いられる薄膜トランジスタの作製工程について、図１乃至図１９を用いて説明する。図１乃至図３、図５乃至図７、図９乃至図１１、図１３乃至図１５、図１７乃至図１９は、薄膜トランジスタの作製工程を示す断面図であり、図４、図８、図１２、及び図１６は、一画素における薄膜トランジスタ及び画素電極の接続領域の上面図である。
【００２３】
微結晶半導体膜を有する薄膜トランジスタは、ｐ型よりもｎ型の方が、移動度が高いので駆動回路に用いるのにより適している。同一の基板上に形成する薄膜トランジスタを全て同じ極性にそろえておくことが、工程数を抑えるためにも望ましい。ここでは、ｎチャネル型の薄膜トランジスタを用いて説明する。
【００２４】
図１（Ａ）に示すように、基板５０上にゲート電極５１を形成する。基板５０は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、若しくはアルミノシリケートガラスなど、フュージョン法やフロート法で作製される無アルカリガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板等を用いることができる。また、ステンレス合金などの金属基板の表面に絶縁膜を設けた基板を適用しても良い。基板５０がマザーガラスの場合、基板の大きさは、第１世代（３２０ｍｍ×４００ｍｍ）、第２世代（４００ｍｍ×５００ｍｍ）、第３世代（５５０ｍｍ×６５０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍｍ）、第５世代（１０００ｍｍ×１２００ｍｍまたは１１００ｍｍ×１２５０ｍｍ）、第６世代１５００ｍｍ×１８００ｍｍ）、第７世代（１９００ｍｍ×２２００ｍｍ）、第８世代（２１６０ｍｍ×２４６０ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ、２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等を用いることができる。
【００２５】
ゲート電極５１は、チタン、モリブデン、クロム、タンタル、タングステン、アルミニウム、銅などの金属材料またはその合金材料（アルミニウム・ネオジム合金、アルミニウム・セレン合金等）を用いて形成する。ゲート電極５１は、スパッタリング法や真空蒸着法で基板５０上に導電膜を形成し、当該導電膜上にフォトリソグラフィ技術またはインクジェット法によりマスクを形成し、当該マスクを用いて導電膜をエッチングすることで、形成することができる。なお、密着性向上のために、上記金属材料またはその窒化物膜で形成されるバリア層と上記金属材料の積層構造としてもよい。代表的には、モリブデン及びアルミニウムの積層、チタン及びアルミニウムの積層、窒化チタン及びアルミニウムの積層、窒化タンタル及びアルミニウムの積層、モリブデン及び銅の積層、窒化チタン及び銅の積層、窒化タンタル及び銅の積層等がある。また、ゲート電極５１上に形成されるゲート絶縁膜への上記金属材料が拡散するのを防止するため、上記金属材料と、上記金属材料またはその窒化物膜で形成されるバリア層との積層構造としてもよい。さらには、上記バリア層、上記金属材料、上記バリア層の３層構造としてもよい。ここでは、基板５０上に導電膜としてモリブデン膜をスパッタリング法により成膜し、第１のフォトマスクを用いて形成したレジストマスクを用いて基板５０上に形成された導電膜をエッチングしてゲート電極を形成する。
【００２６】
ゲート電極５１は厚さ５０ｎｍ以上３００ｎｍ以下で形成する。ゲート電極５１の厚さを５０ｎｍ以上１００ｎｍ以下とすることで、後に形成される半導体膜や配線の段切れ防止が可能である。また、ゲート電極５１の厚さを１５０ｎｍ以上３００ｎｍ以下とすることで、ゲート電極５１の抵抗を低減することが可能であり、基板の大面積化が可能である。
【００２７】
なお、ゲート電極５１上には半導体膜や配線を形成するので、段切れ防止のため端部がテーパー状になるように加工することが望ましい。また、図示しないがこの工程でゲート電極に接続する配線も同時に形成することができる。
【００２８】
次に、ゲート電極５１上に、ゲート絶縁膜５２ａ、５２ｂ、微結晶半導体膜５３ａを形成する。
【００２９】
ゲート絶縁膜５２ａ、５２ｂはそれぞれ、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、または窒化酸化シリコン膜で形成することができる。ここでは、ゲート絶縁膜５２ａとして窒化シリコン膜または窒化酸化シリコン膜を形成し、ゲート絶縁膜５２ｂとして酸化シリコン膜または酸化窒化シリコン膜を形成して、積層する形態を示す。なお、ゲート絶縁膜を２層とせず、基板側から窒化シリコン膜または窒化酸化シリコン膜と、酸化シリコン膜または酸化窒化シリコン膜と、窒化シリコン膜または窒化酸化シリコン膜との順に３層積層して形成することができる。また、ゲート絶縁膜を、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、または窒化酸化シリコン膜の単層で形成することができる。
【００３０】
ゲート絶縁膜５２ａを窒化シリコン膜、または窒化酸化シリコン膜を用いて形成することで、基板５０とゲート絶縁膜５２ａの密着力が高まり、基板５０としてガラス基板を用いた場合、基板５０からの不純物が微結晶半導体膜に拡散するのを防止することが可能であり、さらにゲート電極５１の酸化防止が可能である。即ち、膜剥れを防止することができると共に、後に形成される薄膜トランジスタの電気特性を向上させることができる。また、ゲート絶縁膜５２ａ、５２ｂはそれぞれ厚さ５０ｎｍ以上であると、ゲート電極５１の凹凸による被覆率の低減を緩和することが可能であるため好ましい。
【００３１】
また、ゲート絶縁膜５２ｂが、酸化シリコン膜、または酸化窒化シリコン膜の場合、ゲート絶縁膜５２ｂの表面に厚さ１ｎｍ以上５ｎｍ以下の窒化シリコン膜を形成することで、微結晶半導体膜にレーザビームが照射されるときに、微結晶半導体膜及びゲート絶縁膜５２ｂの界面において、微結晶半導体膜の表面が酸化されるのを防止することができる。当該窒化シリコン膜の形成方法としては、プラズマＣＶＤ法、スパッタリング法等がある。または、ゲート絶縁膜５２ｂの表面を窒素プラズマ処理してもよい。このときの窒素プラズマとして、マイクロ波プラズマにより生成された窒素ラジカルを用いてゲート絶縁膜５２ｂの表面を窒化することで、ゲート絶縁膜５２ｂの表面に窒素シリコン膜を形成することができる。
【００３２】
ここでは、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多いものであって、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ  Ｆｏｒｗａｒｄ  Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、組成範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、シリコンが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、ＲＢＳ及びＨＦＳを用いて測定した場合に、組成範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、シリコンが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。但し、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。
【００３３】
微結晶半導体膜５３ａは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体を含む膜である。この半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質なものであり、粒径が０．５〜２０ｎｍの柱状または針状結晶が基板表面に対して法線方向に成長している。また、微結晶半導体と非晶質半導体とが混在している。微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す５２０．５ｃｍ−１よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す５２０．５ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体膜が得られる。このような微結晶半導体膜に関する記述は、例えば、米国特許４，４０９，１３４号で開示されている。
【００３４】
この微結晶半導体膜は、周波数が数十ＭＨｚ〜数百ＭＨｚの高周波プラズマＣＶＤ装置、または周波数が１ＧＨｚ以上のマイクロ波プラズマＣＶＤ装置により形成することができる。代表的には、ＳｉＨ４、Ｓｉ２Ｈ６などの水素化珪素を水素で希釈して形成することができる。また、水素化珪素及び水素に加え、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して微結晶半導体膜を形成することができる。これらのときの水素化珪素に対して水素の流量比を６倍以上１０００倍以下、好ましくは５０倍以上２００倍以下、更に好ましくは１００以上１５０倍以下とする。なお、水素化珪素の代わりに、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いることができる。
【００３５】
また、微結晶半導体膜は、価電子制御を目的とした不純物元素を意図的に添加しないときに弱いｎ型の電気伝導性を示すので、薄膜トランジスタのチャネル形成領域として機能する微結晶半導体膜に対しては、ｐ型を付与する不純物元素を、成膜と同時に、或いは成膜後に添加することで、しきい値制御をすることが可能となる。ｐ型を付与する不純物元素としては、代表的には硼素であり、Ｂ２Ｈ６、ＢＦ３などの不純物気体を１ｐｐｍ〜１０００ｐｐｍ、好ましくは１〜１００ｐｐｍの割合で水素化珪素に混入させると良い。そしてボロンの濃度を、例えば１×１０１４〜６×１０１６ａｔｏｍｓ／ｃｍ３とすると良い。
【００３６】
また、微結晶半導体膜の酸素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、窒素及び炭素の濃度それぞれを３×１０１８ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。酸素、窒素、及び炭素が微結晶半導体膜に混入する濃度を低減することで、微結晶半導体膜がｎ型化になることを防止することができる。
【００３７】
微結晶半導体膜５３ａは、１ｎｍ以上厚く２００ｎｍ以下、好ましくは１ｎｍ以上１００ｎｍ以下、好ましくは１ｎｍ以上５０ｎｍ以下、好ましくは１ｎｍ以上３０ｎｍ以下、好ましくは１ｎｍ以上２０ｎｍ以下、好ましくは１ｎｍ以上１５ｎｍ未満で形成する。微結晶半導体膜５３ａは後に形成される薄膜トランジスタのチャネル形成領域として機能する。微結晶半導体膜５３ａの厚さを１ｎｍ以上５０ｎｍ以下とすることで、後に形成される薄膜トランジスタは、完全空乏型となる。また、微結晶半導体膜５３ａは成膜速度が非晶質半導体膜の成膜速度の１／１０〜１／１００と遅いため、膜厚を薄くすることでスループットを向上させることができる。また、微結晶半導体膜５３ａの膜厚を１ｎｍ以上３０ｎｍ以下、好ましくは５ｎｍ以上２０ｎｍ以下とすることで、後に微結晶半導体膜に照射されるレーザビームの吸収率を高めやすい。
【００３８】
また、微結晶半導体膜５３ａを成膜する前に、ゲート絶縁膜５２ｂの表面を水素プラズマ処理してもよい。水素プラズマ処理することにより、ゲート絶縁膜及び微結晶半導体膜の界面における格子歪を低減することが可能であり、ゲート絶縁膜及び微結晶半導体膜の界面特性を向上させることができる。このため、後に形成される薄膜トランジスタの電気特性を向上させることができる。
【００３９】
次に、微結晶半導体膜５３ａ表面からレーザビーム５７を照射する。レーザビーム５７のエネルギーは微結晶半導体膜が溶融しないエネルギーで照射する。すなわち、本形態によるレーザ処理（Ｌａｓｅｒ  Ｐｒｏｃｅｓｓ、以下「ＬＰ」ともいう。）は、輻射加熱により微結晶半導体膜５３ａを溶融させないで行う固相結晶成長によるものである。すなわち、堆積された微結晶半導体膜５３ａが固相から液相になる直前の臨界領域を利用するものであり、その意味において「臨界成長」ともいうことができる。
【００４０】
レーザビーム５７は微結晶半導体膜５３ａとゲート絶縁膜５２ｂの界面にまで作用させることができる。それにより、微結晶半導体膜５３ａにおける結晶を種として、固相結晶成長し、結晶性が改善された微結晶半導体膜５３ｂを形成することができる。代表的には、微結晶半導体膜５３ａの表面側における結晶を種として、該表面からゲート絶縁膜の界面において固相結晶成長し、結晶性が改善された微結晶半導体膜５３ｂを形成することができる。また、微結晶半導体膜５３ａの膜中における結晶を種として、当該領域から微結晶半導体膜５３ｂの表面及びゲート絶縁膜の界面へ固相結晶成長し、結晶性が改善された微結晶半導体膜５３ｂを形成することができる。（図１（Ｂ）参照）。ＬＰ処理による固相結晶成長は、結晶粒径を拡大させるものではなく、むしろ膜の厚さ方向における結晶性を改善するものである。即ち、ＬＰ処理により、ゲート絶縁膜界面領域の結晶性が改善され、ボトムゲート構造を有する薄膜トランジスタの電気的特性を向上させる作用を奏する。
【００４１】
このような臨界成長においては、従来の低温ポリシリコンで見られた表面の凹凸（リッジと呼ばれる凸状体）が形成されず、ＬＰ処理後の微結晶半導体膜５３ｂの表面は平滑性が保たれていることも特徴である。本形態におけるように、成膜後の微結晶半導体膜５３ａに直接的にレーザビーム５７を作用させて得られる結晶性の半導体膜は、従来における堆積されたままの微結晶半導体膜、伝導加熱により改質された微結晶半導体膜（非特許文献１におけるもの）とは、その成長メカニズム及び膜質が明らかに異なっている。本明細書では、成膜後の微結晶半導体膜５３ａにＬＰ処理を行って得られる微結晶半導体膜５３ｂをＬＰＳＡＳ（Ｌａｓｅｒ  Ｐｒｏｃｅｓｓ  Ｓｅｍｉ  Ａｍｏｒｐｈｏｕｓ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜５３ｂと呼ぶ。
【００４２】
また、ＬＰＳＡＳ膜５３ｂは微結晶で構成されているため、非晶質半導体膜と比較して抵抗率が低い。このため、ＬＰＳＡＳ膜５３ｂをチャネル形成領域に用いた薄膜トランジスタは、電流電圧特性を示す曲線の立ち上がり部分の傾きが急峻となり、スイッチング素子としての応答性が優れ、高速動作が可能となる。また、薄膜トランジスタのチャネル形成領域にＬＰＳＡＳ膜５３ｂを用いることで、薄膜トランジスタの閾値の変動を抑制することが可能である。このため、電気特性のばらつきの少ない表示装置を作製することができる。
【００４３】
また、ＬＰＳＡＳ膜５３ｂは非晶質半導体膜と比較して移動度が高い。このため、表示素子のスイッチングとして、チャネル形成領域がＬＰＳＡＳ膜５３ｂで形成される薄膜トランジスタを用いることで、チャネル形成領域の面積、即ち薄膜トランジスタの面積を縮小することが可能である。このため、一画素あたりに示す薄膜トランジスタの面積が小さくなり、画素の開口率を高めることが可能である。この結果、解像度の高い表示装置を作製することができる。
【００４４】
レーザビーム５７として、エキシマレーザを用いる場合はパルス発振周波数１Ｈｚ以上１０ＭＨｚ未満、好ましくは１００Ｈｚ〜１０ｋＨｚとし、レーザエネルギーを０．２〜０．４５Ｊ／ｃｍ２、好ましくは０．２〜０．３５Ｊ／ｃｍ２、更に好ましくは代表的には０．２〜０．３Ｊ／ｃｍ２とする。また、ＹＡＧレーザを用いる場合にはその第３高調波を用いパルス発振周波数１Ｈｚ以上１０ＭＨｚ未満とし、レーザエネルギーを０．２〜０．３５Ｊ／ｃｍ２（代表的には０．２〜０．３Ｊ／ｃｍ２）とすると良い。
【００４５】
レーザビーム５７を発振するレーザ発振器としては、パルス発振または連続発振することが可能なレーザ発振器を用いることができる。また、レーザ波長は、半導体膜に効率よくレーザビームが吸収されるように可視〜紫外領域（８００ｎｍ以下）、好ましくは紫外領域（４００ｎｍ以下）とする。波長が３００ｎｍ〜４００ｎｍの紫外領域のレーザビームを照射することで、微結晶半導体膜に効率良く吸収される。レーザ発振器としては、ＫｒＦ、ＡｒＦ、ＸｅＣｌ、ＸｅＦ等のエキシマレーザ発振器、Ｎ２、Ｈｅ、Ｈｅ−Ｃｄ、Ａｒ、Ｈｅ−Ｎｅ、ＨＦ、ＣＯ２等の気体レーザ発振器、ＹＡＧ、ＧｄＶＯ４、ＹＶＯ４、ＹＬＦ、ＹＡｌＯ３、ＳｃＯ３、Ｌｕ２Ｏ３、Ｙ２Ｏ３などの結晶にＣｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ、Ｙｂ、又はＴｍをドープした結晶を使った固体レーザ発振器、ＫＧＷレーザ、ＫＹＷレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ等固体レーザ、ヘリウムカドミウムレーザ等の金属蒸気レーザ発振器等を用いることができる。なお、固体レーザ発振器においては、基本波の第２高調波〜第５高調波を適用するのが好ましい。
【００４６】
レーザビーム５７として波長４００ｎｍ以下、代表的には３０８ｎｍのエキシマレーザビームや、ＹＡＧレーザの第３高調波（３５５ｎｍ）を用いる。
【００４７】
ＬＰ処理は矩形長尺状に集光し、レーザビームを照射対象物の表面で線状にすることで、例えば７３０ｍｍ×９２０ｍｍのガラス基板上の微結晶半導体膜５３ａを１回のレーザビームスキャンで処理することができる。この場合、線状レーザビームを重ね合わせる割合（オーバーラップ率）を０〜９５％（好ましくは０〜６７％）として行う。これにより、基板１枚当たりの処理時間が短縮され、生産性を向上させることができる。レーザビームの形状は線状に限定されるものでなく面状としても同様に処理することができる。また、本ＬＰ処理は前記ガラス基板のサイズに限定されず、さまざまな大きさの基板に適用することができる。
【００４８】
また、レーザビーム５７として、連続発振のレーザビームを用いる場合、ポリゴンミラーやガルバノミラーを発振器及び基板の間に設け、レーザビームを高速で走査することで、ＬＰ処理のスループットを向上させることが可能であり、例えば７３０ｍｍ×９２０ｍｍのガラス基板や更にそれより大きいガラス基板上に形成される微結晶半導体膜をＬＰ処理することが可能である。
【００４９】
なお、アルゴン雰囲気、水素雰囲気、アルゴン及び水素雰囲気、窒素雰囲気等でレーザビーム５７を微結晶半導体膜５３ａに照射してもよい。このように、不活性な雰囲気でレーザビームを微結晶半導体膜５３ａに照射することで、ＬＰＳＡＳ膜５３ｂの表面に酸化膜が形成されにくい。
【００５０】
また、微結晶半導体膜５３ａにレーザビーム５７を照射する前に、微結晶半導体膜５３ａの表面を洗浄することで、微結晶半導体膜５３ａ表面に付着する不純物がレーザビーム５７の照射により、微結晶半導体膜中に混入するのを防ぐことができる。
【００５１】
また、微結晶半導体膜５３ａにレーザビーム５７を照射すると共に、微結晶半導体膜５３ａを加熱してもよい。代表的には、基板５０を３００℃〜４００℃で加熱しながら、レーザビーム５７を照射することで、微結晶半導体膜５３ａの結晶性を高めることが可能である。または、微結晶半導体膜５３ａにレーザビームを照射すると共に、強光を照射して、瞬間的に微結晶半導体膜５３ａの温度を上昇させてもよい。強光の代表例としては、赤外光、特に１μｍ〜２μｍにピークを有する赤外光（好ましくはハロゲン光（１．３μｍ））を用いることができる。
【００５２】
なお、ＬＰＳＡＳ膜５３ｂの表面に酸化膜が形成された場合、当該酸化膜をウエットエッチングで除去することが好ましい。この結果、ＬＰＳＡＳ膜５３ｂとバッファ層５４界面に形成される絶縁膜によるキャリアの移動の阻害を低減することが可能である。
【００５３】
更には、ＬＰＳＡＳ膜５３ｂをエッチングしてＬＰＳＡＳ膜の厚さを薄くしてもよい。ＬＰＳＡＳ膜の厚さを１ｎｍ以上５０ｎｍ以下とすることで、完全空乏型の薄膜トランジスタを作製することができる。
【００５４】
次に、図１（Ｃ）に示すように、ＬＰＳＡＳ膜５３ｂ上にバッファ層５４及び一導電型を付与する不純物元素が添加された半導体膜５５を形成する。次に、一導電型を付与する不純物元素が添加された半導体膜５５上にレジストマスク５６を形成する。
【００５５】
バッファ層５４は、ＳｉＨ４、Ｓｉ２Ｈ６などの水素化珪素を用いて、プラズマＣＶＤ法により形成することができる。また、上記水素化珪素を、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して非晶質半導体膜を形成することができる。水素化珪素の流量の１倍以上１０倍以下、更に好ましくは１倍以上５倍以下の流量の水素を用いて、水素を含む非晶質半導体膜を形成することができる。また、上記水素化珪素と窒素またはアンモニアとを用いることで、窒素を含む非晶質半導体膜を形成することができる。また、上記水素化珪素と、フッ素、塩素を含む気体（Ｆ２、Ｃｌ２、ＨＦ、ＨＣｌ等）を用いることで、フッ素または塩素を含む非晶質半導体膜を形成することができる。なお、水素化珪素の代わりに、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いることができる。
【００５６】
また、バッファ層５４は、ターゲットに非晶質半導体を用いて水素、または希ガスでスパッタリングして非晶質半導体膜を形成することができる。このとき、アンモニア、窒素、またはＮ２Ｏを雰囲気中に含ませることにより、窒素を含む非晶質半導体膜を形成することができる。また、雰囲気中にフッ素、または塩素を含む気体（Ｆ２、Ｃｌ２、ＨＦ、ＨＣｌ等）を含ませることにより、フッ素、または塩素を含む非晶質半導体膜を形成することができる。
【００５７】
また、バッファ層５４として、ＬＰＳＡＳ膜５３ｂの表面にプラズマＣＶＤ法またはスパッタリング法により非晶質半導体膜を形成した後、非晶質半導体膜の表面を水素プラズマ、窒素プラズマ、またはハロゲンプラズマで処理して、非晶質半導体膜の表面を水素化、窒素化、またはハロゲン化してもよい。または、非晶質半導体膜の表面を、ヘリウムプラズマ、ネオンプラズマ、アルゴンプラズマ、クリプトンプラズマ等で処理してもよい。
【００５８】
バッファ層５４は、結晶粒を含まない非晶質半導体膜で形成することが好ましい。このため、周波数が数十ＭＨｚ〜数百ＭＨｚの高周波プラズマＣＶＤ法、またはマイクロ波プラズマＣＶＤ法で形成する場合は、結晶粒を含まない非晶質半導体膜となるように、成膜条件を制御することが好ましい。
【００５９】
バッファ層５４は、後のソース領域及びドレイン領域の形成プロセスにおいて、一部エッチングされる場合があるが、そのときに、バッファ層５４の一部が残存する厚さで形成することが好ましい。代表的には、３０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上３００ｎｍ以下の厚さで形成することが好ましい。薄膜トランジスタの印加電圧の高い（例えば１５Ｖ程度）表示装置、代表的には液晶表示装置において、バッファ層５４の膜厚を上記範囲に示すように厚く形成すると、ドレイン耐圧が高くなり、バッファ層における電界集中が低減し、薄膜トランジスタに高い電圧が印加されても、薄膜トランジスタの劣化を低減することができる。
【００６０】
なお、バッファ層５４には、リンやボロン等の一導電型を付与する不純物元素が添加されていないことが好ましい。特に、閾値を制御するためにＬＰＳＡＳ膜５３ｂに含まれるボロン、または一導電型を付与する不純物元素が添加された半導体膜に含まれるリンがバッファ層５４に混入されないことが好ましい。この結果、ＰＮ接合によるリーク電流の発生領域をなくすことで、リーク電流の低減を図ることができる。また、一導電型を付与する不純物元素が添加された半導体膜とＬＰＳＡＳ膜５３ｂとの間に、リンやボロン等の一導電型を付与する不純物元素が添加されない非晶質半導体膜を形成することで、ＬＰＳＡＳ膜５３ｂとソース領域及びドレイン領域それぞれに含まれる不純物が拡散するのを妨げることが可能である。
【００６１】
ＬＰＳＡＳ膜５３ｂの表面に、非晶質半導体膜、更には水素、窒素、またはハロゲンを含む非晶質半導体膜を形成することで、ＬＰＳＡＳ膜５３ｂに含まれる結晶粒の表面の自然酸化を防止することが可能である。特に、非晶質半導体と結晶粒が接する領域では、局部応力により亀裂が入りやすい。この亀裂が酸素に触れると結晶粒は酸化され、酸化シリコンが形成される。しかしながら、ＬＰＳＡＳ膜５３ｂの表面にバッファ層５４を形成することで、結晶粒の酸化を防ぐことができる。また、バッファ層を形成することで、後にソース領域及びドレイン領域を形成する際に発生するエッチング残渣がＬＰＳＡＳ膜５３ｂに混入することを防ぐことができる。
【００６２】
また、バッファ層５４は、非晶質半導体膜を用いて形成する。または、水素、窒素、若しくはハロゲンを含む非晶質半導体膜で形成する。非晶質半導体膜のエネルギーギャップがＬＰＳＡＳ膜５３ｂに比べて大きく（非晶質半導体膜のエネルギーギャップは１．６〜１．８ｅＶ、ＬＰＳＡＳ膜５３ｂのエネルギーギャップは１．１〜１．５ｅＶ）、また抵抗が高く、移動度が低く、ＬＰＳＡＳ膜５３ｂの１／５〜１／１０である。このため、後に形成される薄膜トランジスタにおいて、ソース領域及びドレイン領域と、ＬＰＳＡＳ膜５３ｂとの間に形成されるバッファ層は高抵抗領域として機能し、ＬＰＳＡＳ膜５３ｂがチャネル形成領域として機能する。このため、薄膜トランジスタのオフ電流を低減することができる。当該薄膜トランジスタを表示装置のスイッチング素子として用いた場合、表示装置のコントラストを向上させることができる。
【００６３】
なお、ＬＰＳＡＳ膜５３ｂを形成した後、プラズマＣＶＤ法によりバッファ層５４を３００℃〜４００℃の温度にて成膜することが好ましい。この成膜処理によりバッファ層に含まれる水素がＬＰＳＡＳ膜５３ｂに供給され、ＬＰＳＡＳ膜５３ｂを水素化したのと同等の効果が得られる。すなわち、ＬＰＳＡＳ膜５３ｂ上にバッファ層５４を堆積することにより、ＬＰＳＡＳ膜５３ｂに水素を拡散させて、ダングリングボンドの終端をすることができる。
【００６４】
一導電型を付与する不純物元素が添加された半導体膜５５は、ｎチャネル型の薄膜トランジスタを形成する場合には、代表的な不純物元素としてリンを添加すれば良く、水素化珪素にＰＨ３などの不純物気体を加えれば良い。また、ｐチャネル型の薄膜トランジスタを形成する場合には、代表的な不純物元素としてボロンを添加すれば良く、水素化珪素にＢ２Ｈ６などの不純物気体を加えれば良い。一導電型を付与する不純物元素が添加された半導体膜５５は、微結晶半導体、または非晶質半導体で形成することができる。さらには一導電型を付与する不純物元素が添加された半導体膜５５を、一導電型を付与する不純物元素が添加された非晶質半導体膜と、一導電型を付与する不純物元素が添加された微結晶半導体膜との積層で形成してもよい。バッファ層５４側に一導電型を付与する不純物元素が添加された非晶質半導体膜を形成し、その上に一導電型を付与する不純物元素が添加された微結晶半導体膜を形成することで、抵抗率が厚さ方向で段階的になるため、キャリアが流れやすくなり、移動度を高めることができる。一導電型を付与する不純物元素が添加された半導体膜５５は２ｎｍ以上５０ｎｍ以下の厚さで形成する。一導電型を付与する不純物元素が添加された半導体膜５５の膜厚を、薄くすることでスループットを向上させることができる。
【００６５】
ここで、ゲート絶縁膜５２ａ、５２ｂから一導電型を付与する不純物元素が添加された半導体膜５５を大気に触れさせずに形成することが可能なマルチチャンバー方式の半導体製造装置について、図２０を用いて示す。少なくとも、ゲート絶縁膜５２ａ、５２ｂ、微結晶半導体膜５３ａを連続的に形成することが好ましい。さらには、ゲート絶縁膜５２ａ、５２ｂ及び微結晶半導体膜５３ａの成膜、微結晶半導体膜５３ａのレーザ照射工程、並びにバッファ層５４の成膜を大気に触れさせることなく連続的に行うことで、大気成分や大気中に浮遊する汚染不純物元素に汚染されることなく各積層界面を形成することができるので、薄膜トランジスタ特性のばらつきを低減することができる。
【００６６】
図２０はマルチチャンバー方式の半導体製造装置の上断面を示す模式図であり、共通室１１２０の周りに、ロード室１１１０、アンロード室１１１５、反応室（１）〜反応室（３）１１１１〜１１１３と、レーザ照射室１２０６を備えた構成となっている。共通室１１２０と各室の間にはゲートバルブ１１２２〜１１２７が備えられ、各室で行われる処理が、相互に干渉しないように構成されている。また、レーザ照射室１２０６には光学系１２１４と、レーザ発振装置１２１３が設けられる。基板はロード室１１１０、アンロード室１１１５のカセット１１２８、１１２９に装填され、共通室１１２０の搬送手段１１２１により反応室（１）〜反応室（３）１１１１〜１１１３へ運ばれる。この装置では、堆積膜種ごとに反応室をあてがうことが可能であり、複数の異なる被膜を大気に触れさせることなく連続して形成することができる。
【００６７】
レーザ発振装置１２１３及び光学系１２１４の一例として、線状のレーザビームを照射することが可能な形態を、図２１を用いて示す。
【００６８】
図２０に示すレーザ発振装置１２１３が図２１のレーザ発振器４０１に相当し、図２０に示す光学系１２１４が図２１のビームエキスパンダ４０２、ビームホモジナイザ４０３、ビームホモジナイザ４０５、シリンドリカルレンズ４０６、ダブレットシリンドリカルレンズ４０７、スリット４０８に相当する。また、図２０のレーザ照射室１２０６のステージ１２１２上に、図２１に示す基板５０が搭載される。また、ステージ１２１２に基板５０を加熱する加熱手段を設けることができる。
【００６９】
図２１（Ａ）は、線状のレーザビームを照射することが可能な光学系の側面図であり、図２１（Ｂ）は、線状のレーザビームを照射することが可能な光学系の平面図である。
【００７０】
図２１（Ａ）及び図２１（Ｂ）に示すように、レーザ発振器４０１から発振されたレーザビーム４００は、ビームエキスパンダ４０２でレーザビームの長さ（長軸方向の長さ）及び幅（短軸方向の長さ）を拡大する。ビームエキスパンダ４０２はレーザ発振器４０１側が凹である球面レンズ４０２ａ、レーザ発振器４０１側に凸である球面レンズ４０２ｂで構成される。
【００７１】
ビームエキスパンダ４０２を透過したレーザビームは、ビームホモジナイザ４０３でレーザビームの長軸方向のエネルギーが均一化される。ビームホモジナイザ４０３は、レーザ発振器４０１側に凸であるシリンドリカルレンズアレイ４０３ａ、レーザ発振器４０１側が凸であるシリンドリカルレンズアレイ４０３ｂで、及びレーザ発振器４０１側が凸であるシリンドリカルレンズ４０４で構成される。シリンドリカルレンズアレイ４０３ａ、４０３ｂによりレーザビームの長軸方向が分割され、均一化される。
【００７２】
ビームホモジナイザ４０３を透過したレーザビームは、ビームホモジナイザ４０５でレーザビームの短軸方向のエネルギーが均一化される。ビームホモジナイザ４０５は、レーザ発振器４０１側が凹であるシリンドリカルレンズアレイ４０５ａ、レーザ発振器４０１側が凸であるシリンドリカルレンズアレイ４０５ｂ、及びレーザ発振器４０１側が凸であるシリンドリカルレンズ４０６で構成される。シリンドリカルレンズアレイ４０５ａ、４０５ｂによりレーザビームの短軸方向が分割される。また、シリンドリカルレンズ４０６によって、エネルギーを均一化する。
【００７３】
なお、レーザビームの長軸方向のエネルギーを均一化するビームホモジナイザ４０３と、レーザビームの短軸方向のエネルギーを均一化するビームホモジナイザ４０５の位置を変えることも可能である。
【００７４】
ビームホモジナイザ４０５を透過したレーザビームは、ダブレットシリンドリカルレンズ４０７で集光される。この結果、基板５０上に形成される微結晶半導体膜に、矩形状または線状のレーザビームを照射することができる。ダブレットシリンドリカルレンズ４０７は、レーザ発振器４０１側が凸で基板５０側が凹であるシリンドリカルレンズ４０７ａと、レーザ発振器４０１側が凸で基板５０側が凸であるシリンドリカルレンズ４０７ｂとで構成される。
【００７５】
なお、長軸側のレーザビームの端部はエネルギー分布の均一性が低いため、基板５０とダブレットシリンドリカルレンズ４０７の間に、スリット４０８を設けることが好ましい。当該スリットにより、長軸側のレーザビームの端部を除いた均一性の高いレーザビームを基板５０上の微結晶半導体膜上に照射することができる。なお、レーザビームがスリットの裏側に回りこむのを避けるため、スリット４０８はなるべく基板５０に近い領域に設けることが好ましい。
【００７６】
なお、レーザ発振器４０１から発振されたレーザビームの光路を変更させるため、レーザ発振器４０１及び基板５０の間に光路を変更させる光学系、代表的にはミラーを設けることができる。
【００７７】
反応室（１）〜反応室（３）それぞれにおいて、ゲート絶縁膜５２ａ、５２ｂ、及び微結晶半導体膜５３ａを成膜した後、レーザ照射室１２０６に基板を移動する。次に、レーザ照射室１２０６において、レーザ発振装置１２１３から発振され、光学系１２１４でエネルギー分布及びビーム形が加工されたレーザビームを基板上の微結晶半導体膜５３ａに照射して、ＬＰＳＡＳ膜５３ｂを形成する。次に、基板を反応室（１）〜（３）に移動し、ＬＰＳＡＳ膜５３ｂ上にバッファ層５４、及び一導電型を付与する不純物元素が添加された半導体膜５５を積層形成する。この場合は、原料ガスの切り替えにより異なる種類の膜を連続的に複数積層することができる。このとき、ゲート絶縁膜を形成した後、反応室内にシラン等の水素化珪素を導入し、残留酸素及び水素化珪素を反応させて、反応物を反応室外に排出することで、反応室内の残留酸素濃度を低減させることができる。この結果、微結晶半導体膜に含まれる酸素の濃度を低減することができる。また、微結晶半導体膜に含まれる結晶粒の酸化を防止することができる。
【００７８】
または、反応室（１）または反応室（２）でゲート絶縁膜５２ａ、５２ｂ、微結晶半導体膜５３ａを連続成膜し、レーザ照射室１２０６に基板を移動する。次に、レーザ照射室１２０６で微結晶半導体膜５３ａにレーザビームを照射し、ＬＰＳＡＳ膜５３ｂを形成する。次に、反応室（１）または反応室（２）に基板を移動し、ＬＰＳＡＳ膜５３ｂ上にバッファ層５４を形成する。次に、基板を反応室（３）に移動し、一導電型を付与する不純物元素が添加された半導体膜５５を形成する。一導電型を付与する不純物元素が添加された半導体膜のみ単独で成膜することにより、チャンバに残存する一導電型を付与する不純物が他の膜に混入することを防ぐことができる。
【００７９】
このように、複数のチャンバが接続された半導体製造装置で、同時にゲート絶縁膜５２ａ、５２ｂ、微結晶半導体膜５３ａ、バッファ層５４、及び一導電型を付与する不純物元素が添加された半導体膜５５を成膜することができるため、量産性を高めることができる。また、ある反応室がメンテナンスやクリーニングを行っていても、残りの反応室において成膜処理が可能となり、成膜された基板の生産性を向上させることができる。また、大気成分や大気中に浮遊する汚染不純物元素に汚染されることなく各積層界面を形成することができるので、薄膜トランジスタ特性のばらつきを低減することができる。
【００８０】
また、反応室（１）でゲート絶縁膜５２ａ、５２ｂを形成し、反応室（２）で微結晶半導体膜５３ａを形成し、レーザ照射室１２０６で微結晶半導体膜５３ａにレーザビームを照射してＬＰＳＡＳ膜５３ｂを形成し、反応室（２）でバッファ層５４を形成し、反応室（３）で一導電型を付与する不純物元素が添加された半導体膜５５を形成することができる。
【００８１】
また、ゲート絶縁膜５２ａを窒化シリコン膜または窒化酸化シリコン膜で形成し、ゲート絶縁膜５２ｂを酸化シリコン膜または酸化窒化シリコン膜で形成する場合、反応室を４つ設け、反応室（１）で、ゲート絶縁膜５２ａの窒化シリコン膜または窒化酸化シリコン膜を形成し、反応室（２）で、ゲート絶縁膜５２ｂの酸化シリコン膜または酸化窒化シリコン膜を形成し、反応室（３）で、微結晶半導体膜５３ａを形成し、レーザ照射室１２０６で微結晶半導体膜にレーザビームを照射してＬＰＳＡＳ膜５３ｂを形成し、反応室（３）でバッファ層５４を形成し、反応室（４）で一導電型を付与する不純物元素が添加された半導体膜５５を形成してもよい。
【００８２】
また、微結晶半導体膜は成膜速度が遅いため、反応室を５つ設け、複数の反応室で微結晶半導体膜を成膜してもよい。例えば、反応室（１）でゲート絶縁膜５２ａ、５２ｂを形成し、反応室（２）及び（３）で微結晶半導体膜５３ａを形成し、反応室（４）でバッファ層５４を形成し、反応室（５）で一導電型を付与する不純物元素が添加された半導体膜５５を形成してもよい。
【００８３】
このように、複数の反応室で同時に微結晶半導体膜５３ａを成膜することでスループットを向上させることができる。
【００８４】
このような構成の半導体製造装置を用いれば、各反応室で種類の類似する膜または一種類の膜を成膜することが可能であり、且つ大気に曝すことなく連続して形成することができるため、前に成膜した膜の残留物や大気に浮遊する不純物元素に汚染されることなく、各積層界面を形成することができる。
【００８５】
なお、上記半導体製造装置を用いて微結晶半導体膜５３ａを形成する前に、反応室のクリーニング、及びフラッシング（洗浄）処理（水素をフラッシュ物質として用いた水素フラッシュ、シランをフラッシュ物質として用いたシランフラッシュなど）を行ってもよい。フラッシング処理により、反応室の酸素、窒素、フッ素などの不純物による成膜する膜への汚染を防ぐことができる。
【００８６】
フラッシング処理により、反応室の酸素、窒素、フッ素などの不純物を除去することができる。例えば、フラッシュ物質としてモノシランを用い、ガス流量８〜１０ＳＬＭを反応室に５〜２０分間、好ましくは１０分〜１５分間導入し続けることで、シランフラッシュ処理を行う。なお、１ＳＬＭは、０．０６ｍ３／ｈである。
【００８７】
クリーニングは、例えばフッ素ラジカルで行うことができる。なお、フッ素ラジカルは、反応室の外側に設けられたプラズマ発生器に、フッ化炭素、フッ化窒素、またはフッ素を導入し、解離し、フッ素ラジカルを反応室に導入することで、反応室内をクリーニングすることができる。
【００８８】
フラッシング処理は、ゲート絶縁膜、バッファ層、一導電型を付与する不純物元素が添加された半導体膜の成膜前にも行ってもよい。なお、フラッシング処理はクリーニング後に行うと効果的である。
【００８９】
反応室は基板を搬入して成膜する前に、各反応室の内壁を成膜する種類の膜で保護膜を形成し、コーティング（プリコート処理ともいう）を行ってよい。プリコート処理は反応室内に成膜ガスを流しプラズマ処理することによって、あらかじめ反応室内を厚さの薄い保護膜によって覆う処理である。例えば、微結晶半導体膜として微結晶シリコン膜を形成する前に、反応室内を０．２〜０．４μｍの非晶質シリコン膜で覆うプリコート処理を行えばよい。プリコート処理後にもフラッシング処理（水素フラッシュ、シランフラッシュなど）を行ってもよい。クリーニング処理及びプリコート処理を行う場合は反応室内より基板を搬出しておく必要があるが、フラッシング処理（水素フラッシュ、シランフラッシュなど）を行う場合はプラズマ処理を行わないため基板を搬入した状態でもよい。
【００９０】
微結晶半導体膜を成膜する反応室内に非晶質半導体膜の保護膜を形成しておき、成膜前に水素プラズマ処理をすると、保護膜がエッチングされて極少量の半導体が基板上に堆積して結晶成長の核となりうる。
【００９１】
また、プリコート処理により、反応室に残存する酸素、窒素、フッ素などの不純物元素が、成膜する膜へ混入し汚染することを防ぐことができる。
【００９２】
また、プリコート処理は、ゲート絶縁膜、一導電型を付与する不純物元素が添加された半導体膜の成膜前にも行ってもよい。
【００９３】
なお、図２０に示す半導体製造装置には、ロード室及びアンロード室が別々に設けられているが、一つとしロード／アンロード室とでもよい。また、半導体製造装置に予備室を設けてもよい。予備室で基板を予備加熱することで、各反応室において成膜までの加熱時間を短縮することが可能であるため、スループットを向上させることができる。
【００９４】
図１（Ｃ）に示すレジストマスク５６は、フォトリソグラフィ技術またはインクジェット法により形成する。ここでは、第２のフォトマスクを用いて、一導電型を付与する不純物元素が添加された半導体膜５５上に塗布されたレジストを露光現像して、レジストマスク５６を形成する。
【００９５】
次に、レジストマスク５６を用いてＬＰＳＡＳ膜５３ｂ、バッファ層５４、及び一導電型を付与する不純物元素が添加された半導体膜５５をエッチングし分離して、図２（Ａ）に示すように、ＬＰＳＡＳ膜６１、バッファ層６２、及び一導電型を付与する不純物元素が添加された半導体膜６３を形成する。この後、レジストマスク５６を除去する。なお、図２（Ｂ）は、図４（Ａ）のＡ−Ｂの断面図に相当する。
【００９６】
ＬＰＳＡＳ膜６１、バッファ層６２の端部側面が傾斜することで、距離が離れるため、バッファ層６２上に形成されるソース領域及びドレイン領域とＬＰＳＡＳ膜６１との間に生じるリーク電流を低減することが可能である。また、ソース電極及びドレイン電極と、ＬＰＳＡＳ膜６１との間に生じるリーク電流を低減することが可能である。ＬＰＳＡＳ膜６１及びバッファ層６２の端部側面の傾斜角度は、９０°〜３０°、好ましくは８０°〜４５°である。このような角度とすることで、段差形状によるソース電極またはドレイン電極の段切れを防ぐことができる。
【００９７】
次に、図２（Ｂ）に示すように、一導電型を付与する不純物元素が添加された半導体膜６３及びゲート絶縁膜５２ｂ上に導電膜６５ａ〜６５ｃを形成し、導電膜６５ａ〜６５ｃ上にレジストマスク６６を形成する。導電膜６５ａ〜６５ｃは、アルミニウム、銅、又はシリコン、チタン、ネオジム、スカンジウム、モリブデンなどの耐熱性向上元素若しくはヒロック防止元素が添加されたアルミニウム合金の単層または積層で形成することが好ましい。また、一導電型を付与する不純物元素が添加された半導体膜と接する側の膜を、チタン、タンタル、モリブデン、タングステン、またはこれらの元素の窒化物で形成し、その上にアルミニウムまたはアルミニウム合金を形成した積層構造としても良い。更には、アルミニウムまたはアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステン、またはこれらの元素の窒化物で挟んだ積層構造としてもよい。ここでは、導電膜としては、導電膜６５ａ〜６５ｃ３層が積層した構造の導電膜を示し、導電膜６５ａ、６５ｃにモリブデン膜、導電膜６５ｂにアルミニウム膜を用いた積層導電膜や、導電膜６５ａ、６５ｃにチタン膜、導電膜６５ｂにアルミニウム膜を用いた積層導電膜を示す。導電膜６５ａ〜６５ｃは、スパッタリング法や真空蒸着法で形成する。
【００９８】
レジストマスク６６は、レジストマスク５６と同様に形成することができる。
【００９９】
次に、図２（Ｃ）に示すように、導電膜６５ａ〜６５ｃの一部をエッチングし、一対のソース電極及びドレイン電極７１ａ〜７１ｃを形成する。ここでは、第３のフォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスク６６を用いて、導電膜６５ａ〜６５ｃをウエットエッチングすると、導電膜６５ａ〜６５ｃが等方的にエッチングされる。この結果、レジストマスク６６より面積の小さいソース電極及びドレイン電極７１ａ〜７１ｃを形成することができる。
【０１００】
次に、図３（Ａ）に示すように、レジストマスク６６を用いて一導電型を付与する不純物元素が添加された半導体膜６３をエッチングし分離する。この結果、図３（Ａ）に示すような、一対のソース領域及びドレイン領域７２を形成することができる。なお、当該エッチング工程において、バッファ層６２の一部もエッチングする。一部エッチングされた、凹部（溝）が形成されたバッファ層をバッファ層７３と示す。ソース領域及びドレイン領域の形成工程と、バッファ層の凹部（溝）とを同一工程で形成することができる。バッファ層の凹部（溝）の深さをバッファ層の一番膜厚の厚い領域の１／２〜１／３とすることで、ソース領域及びドレイン領域の距離を離すことが可能であるため、ソース領域及びドレイン領域の間でのリーク電流を低減することができる。この後、レジストマスク６６を除去する。
【０１０１】
なお、図３（Ａ）は、図４（Ｂ）のＡ−Ｂの断面図に相当する。図４（Ｂ）に示すように、ソース領域及びドレイン領域７２の端部は、ソース電極及びドレイン電極７１ｃの端部の外側に位置することが分かる。また、バッファ層７３の端部はソース電極及びドレイン電極７１ｃ及びソース領域及びドレイン領域７２の端部の外側に位置する。また、ソース電極及びドレイン電極の一方はソース電極及びドレイン電極の他方を囲む形状（具体的には、Ｕ字型、Ｃ字型）である。このため、キャリアが移動する領域の面積を増加させることが可能であるため、電流量を増やすことが可能であり、薄膜トランジスタの面積を縮小することができる。また、ゲート電極より狭い上面面積でＬＰＳＡＳ膜が形成され、且つゲート電極上において、微結晶半導体膜、ソース電極及びドレイン電極が重畳されているため、ゲート絶縁膜上のＬＰＳＡＳ膜の被覆率の向上及びリーク電流の発生を抑制することができる。なお、ソース電極またはドレイン電極の一方は、ソース配線またはドレイン配線としても機能する。
【０１０２】
図３（Ｂ）に示すように、ソース電極及びドレイン電極７１ａ〜７１ｃの端部と、ソース領域及びドレイン領域７２の端部は一致せずずれた形状となることで、ソース電極及びドレイン電極７１ａ〜７１ｃの端部の距離が離れるため、ソース電極及びドレイン電極間のリーク電流やショートを防止することができる。このため、信頼性が高く、且つ耐圧の高い薄膜トランジスタを作製することができる。
【０１０３】
以上の工程により、チャネルエッチ型の薄膜トランジスタ７４を形成することができる。
【０１０４】
本実施の形態で示す薄膜トランジスタは、ゲート電極上にゲート絶縁膜、ＬＰＳＡＳ膜、バッファ層、ソース領域及びドレイン領域、ソース電極及びドレイン電極が積層され、チャネル形成領域として機能するＬＰＳＡＳ膜の表面をバッファ層が覆う。また、バッファ層の一部には凹部（溝）が形成されており、当該凹部以外の領域がソース領域及びドレイン領域で覆われる。即ち、バッファ層に形成される凹部により、ソース領域及びドレイン領域の距離が離れているため、ソース領域及びドレイン領域の間でのリーク電流を低減することができる。また、バッファ層の一部をエッチングすることにより凹部を形成するため、ソース領域及びドレイン領域の形成工程において発生するエッチング残渣を除去することができるため、残渣を介したソース領域及びドレイン領域間のリーク電流（寄生チャネル）の発生を低減することができる。
【０１０５】
また、チャネル形成領域として機能するＬＰＳＡＳ膜とソース領域及びドレイン領域との間に、バッファ層が形成されている。また、ＬＰＳＡＳ膜の表面がバッファ層で覆われている。高抵抗率の膜で形成されたバッファ層は、ＬＰＳＡＳ膜と、ソース領域及びドレイン領域との間にも形成されているため、薄膜トランジスタにリーク電流が発生することを低減することができると共に、高い電圧の印加による劣化を低減することができる。また、ＬＰＳＡＳ膜の表面に非晶質半導体膜がバッファ層として形成されているため、ＬＰＳＡＳ膜の酸化を防止することが可能であると共に、ソース領域及びドレイン領域の形成工程に発生するエッチング残渣がＬＰＳＡＳ膜に混入することを防ぐことができる。このため、電気特性が優れ、且つ耐圧に優れた薄膜トランジスタである。
【０１０６】
また、ソース電極及びドレイン電極の端部と、ソース領域及びドレイン領域の端部は一致せずずれた形状となることで、ソース電極及びドレイン電極の端部の距離が離れるため、ソース電極及びドレイン電極間のリーク電流やショートを防止することができる。
【０１０７】
次に、図３（Ｂ）に示すように、ソース電極及びドレイン電極７１ａ〜７１ｃ、ソース領域及びドレイン領域７２、バッファ層７３、ＬＰＳＡＳ膜６１、及びゲート絶縁膜５２ｂ上に絶縁膜７６を形成する。絶縁膜７６は、ゲート絶縁膜５２ａ、５２ｂと同様に形成することができる。なお、絶縁膜７６は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密な膜が好ましい。また、絶縁膜７６に窒化シリコン膜を用いることで、バッファ層７３中の酸素濃度を５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下とすることができる。
【０１０８】
次に、絶縁膜７６に第４のフォトマスクを用いて形成したレジストマスクを用いて絶縁膜７６の一部をエッチングしてコンタクトホールを形成し、当該コンタクトホールにおいてソース電極またはドレイン電極７１ｃに接する画素電極７７を形成する。なお、図３（Ｃ）は、図４（Ｃ）のＡ−Ｂの断面図に相当する。
【０１０９】
画素電極７７は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
【０１１０】
また、画素電極７７として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
【０１１１】
導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
【０１１２】
ここでは、画素電極７７としては、スパッタリング法によりＩＴＯを成膜した後、ＩＴＯ上にレジストを塗布する。次に、第５のフォトマスクを用いてレジストを露光及び現像し、レジストマスクを形成する。次に、レジストマスクを用いてＩＴＯをエッチングして画素電極７７を形成する。
【０１１３】
以上により表示装置に用いることが可能な素子基板を形成することができる。
【０１１４】
次に、上記形態とは異なる薄膜トランジスタの作製方法について、図５乃至図８を用いて説明する。ここでは、ソース電極またはドレイン電極と、ソース配線またはドレイン配線とが異なる形態について以下に示す。
【０１１５】
図５（Ａ）に示すように、基板５０上にゲート電極５１を形成する。次に、ゲート電極５１上に、ゲート絶縁膜５２ａ、５２ｂ、微結晶半導体膜５３ａを順に形成する。次に、微結晶半導体膜５３ａにレーザビーム５７を照射して、図５（Ｂ）に示すように、ＬＰＳＡＳ膜５３ｂを形成する。次に、ＬＰＳＡＳ膜５３ｂ上に、バッファ層５４、一導電型を付与する不純物元素が添加された半導体膜５５、及び導電膜６５ａを順に形成する。次に、導電膜６５ａ上にレジストマスク５６を形成する。
【０１１６】
次に、レジストマスク５６により、ＬＰＳＡＳ膜５３ｂ、バッファ層５４、一導電型を付与する不純物元素が添加された半導体膜５５、及び導電膜６５ａをエッチングし分離した後、レジストマスク５６をアッシングし除去する。この結果、図５（Ｃ）に示すような、ＬＰＳＡＳ膜６１、バッファ層６２、一導電型を付与する不純物元素が添加された半導体膜６３、及び導電膜８５ａを形成する。なお、図５（Ｃ）は図８（Ａ）のＡ−Ｂにおける断面図に相当する（但しレジストマスク６６を除く）。
【０１１７】
次に、導電膜８５ａ上にレジストを塗布した後、第３のフォトマスクを用いてレジストを露光現像して、レジストマスク６６を形成する。次に、レジストマスク６６を用いて一導電型を付与する不純物元素が添加された半導体膜６３、及び導電膜８５ａをエッチングし分離する。この結果、図６（Ａ）に示すような、一対のソース電極及びドレイン電極８９ａ、及び一対のソース領域及びドレイン領域８８を形成することができる。なお、当該エッチング工程において、バッファ層６２の一部もエッチングする。一部エッチングされたバッファ層をバッファ層８７と示す。ここでは、バッファ層８７の一部が、ソース電極及びドレイン電極８９ａの外側に突出した形状となる。
【０１１８】
なお、一導電型を付与する不純物元素が添加された半導体膜６３、導電膜８５ａをドライエッチングした場合、レジストマスク６６を用いてソース電極及びドレイン電極８９ａの一部をエッチングすることでソース電極及びドレイン電極７９ａを形成してもよい。ソース電極及びドレイン電極７９ａの端部と、ソース領域及びドレイン領域８８の端部は一致せずずれる。また、導電膜８５ａをウエットエッチングした場合は、上記工程を行わなくとも、ソース電極及びドレイン電極７９ａの端部と、ソース領域及びドレイン領域８８は一致せずずれる。この結果、ソース電極及びドレイン電極８９ａより面積の小さいソース電極及びドレイン電極７９ａを形成する。
【０１１９】
この後、レジストマスク６６を除去する。なお、図６（Ｂ）は、図８（Ｂ）のＡ−Ｂの断面図に相当する。図８（Ｂ）に示すように、ソース領域及びドレイン領域８８の端部は、ソース電極及びドレイン電極７９ａの端部の外側に位置することが分かる。また、バッファ層８７の端部は、ソース電極及びドレイン電極７９ａ、並びにソース領域及びドレイン領域８８の外側に位置する。また、ソース電極及びドレイン電極７９ａはそれぞれ分離されていて、隣接する画素に形成される電極と接続していない。
【０１２０】
図６（Ｂ）に示すように、ソース電極及びドレイン電極７９ａの端部と、ソース領域及びドレイン領域８８の端部は一致せずずれた形状となることで、ソース電極及びドレイン電極７９ａの端部の距離が離れるため、ソース電極及びドレイン電極間のリーク電流やショートを防止することができる。このため、信頼性が高く、且つ耐圧の高い薄膜トランジスタを作製することができる。
【０１２１】
次に、図６（Ｃ）に示すように、ソース電極及びドレイン電極７９ａ、ソース領域及びドレイン領域８８、バッファ層８７、及びゲート絶縁膜５２ｂ上に絶縁膜７６を形成する。絶縁膜７６は、ゲート絶縁膜５２ａ、５２ｂと同様に形成することができる。
【０１２２】
次に、図７（Ａ）に示すように、絶縁膜７６にレジストを塗布した後、第４のフォトマスクを用いてレジストを露光及び現像してレジストマスクを形成し、当該レジストマスクを用いて絶縁膜７６の一部をエッチングし、コンタクトホールを形成する。当該コンタクトホールにおいてソース電極またはドレイン電極７９ａの一方に接し、且つ積層された配線７９ｂ、７９ｃを形成する。配線７９ｂ、７９ｃは、絶縁膜７６及びソース電極及びドレイン電極７９ａ上に導電膜を成膜し、導電膜上にレジストを塗布した後、第５のフォマスクを用いてレジストを露光及び現像し、レジストマスクを形成する。次に当該レジストマスクを用いて導電膜の一部をエッチングして、配線７９ｂ、７９ｃを形成する。なお、図７（Ａ）は、図８（Ｃ）のＡ−Ｂの断面図に相当する。また、配線７９ｂ、７９ｃは、隣接する画素に形成されるソース電極またはドレイン電極を接続する配線である。
【０１２３】
以上の工程により、チャネルエッチ型の薄膜トランジスタ９６を形成することができる。
【０１２４】
次に、図７（Ｂ）に示すように、コンタクトホールにおいてソース電極またはドレイン電極７９ａの他方に接する画素電極７７を形成する。なお、図７（Ｂ）は、図８（Ｄ）のＡ−Ｂの断面図に相当する。
【０１２５】
次に、上記形態とは異なる薄膜トランジスタの作製方法について、図９乃至図１２を用いて説明する。ここでは、上記形態よりフォトマスク数を削減することが可能なプロセスを用いて薄膜トランジスタを作製する工程について示す。
【０１２６】
図１（Ａ）及び図１（Ｂ）と同様に、基板５０上に導電膜を形成し、導電膜上にレジストを塗布し、第１のフォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用いて導電膜の一部をエッチングして、ゲート電極５１を形成する。次に、ゲート電極５１上に、ゲート絶縁膜５２ａ、５２ｂ、微結晶半導体膜を順に形成する。次に、微結晶半導体膜にレーザビームを照射して、図９（Ａ）に示すように、ＬＰＳＡＳ膜５３ｂを形成する。次に、ＬＰＳＡＳ膜５３ｂ上に、バッファ層５４、一導電型を付与する不純物元素が添加された半導体膜５５、及び導電膜６５ａ〜６５ｃを順に形成する。次に、導電膜６５ａ上にレジスト８０を塗布する。
【０１２７】
レジスト８０は、ポジ型レジストまたはネガ型レジストを用いることができる。ここでは、ポジ型レジストを用いて示す。
【０１２８】
次に、第２のフォトマスクとして多階調マスク５９を用いて、レジスト８０に光を照射して、レジスト８０を露光する。
【０１２９】
ここで、多階調マスク５９を用いた露光について、図２２を用いて説明する。
【０１３０】
多階調マスクとは、露光部分、中間露光部分、及び未露光部分に３つの露光レベルを行うことが可能なマスクであり、一度の露光及び現像工程により、複数（代表的には二種類）の厚さの領域を有するレジストマスクを形成することが可能である。このため、多階調マスクを用いることで、フォトマスクの枚数を削減することが可能である。
【０１３１】
多階調マスクの代表例としては、図２２（Ａ）に示すようなグレートーンマスク５９ａ、図２２（Ｃ）に示すようなハーフトーンマスク５９ｂがある。
【０１３２】
図２２（Ａ）に示すように、グレートーンマスク５９ａは、透光性を有する基板１６３及びその上に形成される遮光部１６４並びに回折格子１６５で構成される。遮光部１６４においては、光の透過率が０％である。一方、回折格子１６５はスリット、ドット、メッシュ等の光透過部の間隔を、露光に用いる光の解像度限界以下の間隔とすることにより、光の透過率を制御することができる。なお、回折格子１６５は、周期的なスリット、ドット、メッシュ、または非周期的なスリット、ドット、メッシュどちらも用いることができる。
【０１３３】
透光性を有する基板１６３は、石英等の透光性を有する基板を用いることができる。遮光部１６４及び回折格子１６５は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。
【０１３４】
グレートーンマスク５９ａに露光光を照射した場合、図２２（Ｂ）に示すように、遮光部１６４においては、光透過率１６６は０％であり、遮光部１６４及び回折格子１６５が設けられていない領域では光透過率１６６は１００％である。また、回折格子１６５においては、１０〜７０％の範囲で調整可能である。回折格子１６５における光の透過率の調整は、回折格子のスリット、ドット、またはメッシュの間隔及びピッチの調整により可能である。
【０１３５】
図２２（Ｃ）に示すように、ハーフトーンマスク５９ｂは、透光性を有する基板１６３及びその上に形成される半透過部１６７並びに遮光部１６８で構成される。半透過部１６７は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉなどを用いることができる。遮光部１６８は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。
【０１３６】
ハーフトーンマスク５９ｂに露光光を照射した場合、図２２（Ｄ）に示すように、遮光部１６８においては、光透過率１６９は０％であり、遮光部１６８及び半透過部１６７が設けられていない領域では光透過率１６９は１００％である。また、半透過部１６７においては、１０〜７０％の範囲で調整可能である。半透過部１６７に於ける光の透過率の調整は、半透過部１６７の材料により調整により可能である。
【０１３７】
多階調マスクを用いて露光した後、現像することで、図９（Ｂ）に示すように、膜厚の異なる領域を有するレジストマスク８１を形成することができる。
【０１３８】
次に、レジストマスク８１により、ＬＰＳＡＳ膜５３ｂ、バッファ層５４、一導電型を付与する不純物元素が添加された半導体膜５５、及び導電膜６５ａ〜６５ｃをエッチングし分離する。この結果、図１０（Ａ）に示すような、ＬＰＳＡＳ膜６１、バッファ層６２、一導電型を付与する不純物元素が添加された半導体膜６３、及び導電膜８５ａ〜８５ｃを形成することができる。なお、図１０（Ａ）は図１２（Ａ）のＡ−Ｂにおける断面図に相当する（但しレジストマスク８６を除く）。
【０１３９】
次に、レジストマスク８１をアッシングする。この結果、レジストの面積が縮小し、厚さが薄くなる。このとき、膜厚の薄い領域のレジスト（ゲート電極５１の一部と重畳する領域）は除去され、図１０（Ａ）に示すように、分離されたレジストマスク８６を形成することができる。
【０１４０】
次に、レジストマスク８６を用いて、導電膜８５ａ〜８５ｃをエッチングし分離する。この結果、図１０（Ｂ）に示すような、一対のソース電極及びドレイン電極９２ａ〜９２ｃを形成することができる。レジストマスク８６を用いて導電膜８５ａ〜８５ｃをウエットエッチングすると、導電膜８５ａ〜８５ｃが等方的にエッチングされる。この結果、レジストマスク８６より面積の小さいソース電極及びドレイン電極９２ａ〜９２ｃを形成することができる。
【０１４１】
次に、レジストマスク８６を用いて、一導電型を付与する不純物元素が添加された半導体膜６３をエッチングして、一対のソース領域及びドレイン領域８８を形成する。なお、当該エッチング工程において、バッファ層６２の一部もエッチングする。一部エッチングされたバッファ層をバッファ層８７と示す。なお、バッファ層８７には凹部が形成される。ソース領域及びドレイン領域の形成工程と、バッファ層の凹部（溝）とを同一工程で形成することができる。ここでは、バッファ層８７の一部が、レジストマスク８１と比較して面積が縮小したレジストマスク８６で一部エッチングされたため、ソース領域及びドレイン領域８８の外側にバッファ層８７が突出した形状となる。この後、レジストマスク８６を除去する。また、ソース電極及びドレイン電極９２ａ〜９２ｃの端部と、ソース領域及びドレイン領域８８の端部は一致せずずれており、ソース電極及びドレイン電極９２ａ〜９２ｃの端部の外側に、ソース領域及びドレイン領域８８の端部が形成される。
【０１４２】
なお、図１０（Ｃ）は、図１２（Ｂ）のＡ−Ｂの断面図に相当する。図１２（Ｂ）に示すように、ソース領域及びドレイン領域８８の端部は、ソース電極及びドレイン電極９２ｃの端部の外側に位置することが分かる。また、バッファ層８７の端部はソース電極及びドレイン電極９２ｃ及びソース領域及びドレイン領域８８の端部の外側に位置する。また、ソース電極及びドレイン電極の一方はソース電極及びドレイン電極の他方を囲む形状（具体的には、Ｕ字型、Ｃ字型）である。このため、キャリアが移動する領域の面積を増加させることが可能であるため、電流量を増やすことが可能であり、薄膜トランジスタの面積を縮小することができる。また、ゲート電極上において、微結晶半導体膜、ソース電極及びドレイン電極が重畳されているため、ゲート電極の凹凸の影響が少なく、被覆率の低減及びリーク電流の発生を抑制することができる。なお、ソース電極またはドレイン電極の一方は、ソース配線またはドレイン配線としても機能する。
【０１４３】
図１０（Ｃ）に示すように、ソース電極及びドレイン電極９２ａ〜９２ｃの端部と、ソース領域及びドレイン領域８８の端部は一致せずずれた形状となることで、ソース電極及びドレイン電極９２ａ〜９２ｃの端部の距離が離れるため、ソース電極及びドレイン電極間のリーク電流やショートを防止することができる。このため、信頼性が高く、且つ耐圧の高い薄膜トランジスタを作製することができる。
【０１４４】
以上の工程により、チャネルエッチ型の薄膜トランジスタ８３を形成することができる。また、２枚のフォトマスクを用いて薄膜トランジスタを形成することができる。
【０１４５】
次に、図１１（Ａ）に示すように、ソース電極及びドレイン電極９２ａ〜９２ｃ、ソース領域及びドレイン領域８８、バッファ層８７、ＬＰＳＡＳ膜６１、及びゲート絶縁膜５２ｂ上に絶縁膜７６を形成する。絶縁膜７６は、ゲート絶縁膜５２ａ、５２ｂと同様に形成することができる。
【０１４６】
次に、第３のフォトマスクを用いて形成したレジストマスクを用いて絶縁膜７６の一部をエッチングしてコンタクトホールを形成する。次に、当該コンタクトホールにおいてソース電極またはドレイン電極９２ｃに接する画素電極７７を形成する。ここでは、画素電極７７としては、スパッタリング法によりＩＴＯを成膜した後、ＩＴＯ上にレジストを塗布する。次に、第４のフォトマスクを用いてレジストを露光及び現像し、レジストマスクを形成する。次に、レジストマスクを用いてＩＴＯをエッチングして画素電極７７を形成する。なお、図１１（Ｂ）は、図１２（Ｃ）のＡ−Ｂの断面図に相当する。
【０１４７】
以上により表示装置に用いることが可能な素子基板を形成することができる。
【０１４８】
次に、上記形態とは異なる薄膜トランジスタの作製方法について、図１３乃至図１６を用いて説明する。ここでは、図１０乃至図１２に示す工程と比較して、ソース電極またはドレイン電極と、ソース配線またはドレイン配線とが異なる形態について以下に示す。
【０１４９】
図１（Ａ）及び図１（Ｂ）と同様に、基板５０上に導電膜を形成し、導電膜上にレジストを塗布し、第１のフォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用いて導電膜の一部をエッチングして、ゲート電極５１を形成する。次に、ゲート電極５１上に、ゲート絶縁膜５２ａ、５２ｂ、微結晶半導体膜を順に形成する。次に、微結晶半導体膜にレーザビームを照射して、図１３（Ａ）に示すように、ＬＰＳＡＳ膜５３ｂを形成する。次に、ＬＰＳＡＳ膜５３ｂ上に、バッファ層５４、一導電型を付与する不純物元素が添加された半導体膜５５、及び導電膜６５ａを順に形成する。次に、導電膜６５ａ上にレジストを塗布し、図９（Ａ）に示す多階調マスクを用いて厚さの異なる領域を有するレジストマスク８１を形成する（図１３（Ａ）参照）。
【０１５０】
次に、レジストマスク８１により、ＬＰＳＡＳ膜５３ｂ、バッファ層５４、一導電型を付与する不純物元素が添加された半導体膜５５、及び導電膜６５ａをエッチングし分離する。この結果、図１３（Ｂ）に示すような、ＬＰＳＡＳ膜６１、バッファ層６２、一導電型を付与する不純物元素が添加された半導体膜６３、及び導電膜８５ａを形成する。なお、図１３（Ｂ）は図１６（Ａ）のＡ−Ｂにおける断面図に相当する（但しレジストマスク８６を除く）。
【０１５１】
次に、レジストマスク８１をアッシングして分離された一対のレジストマスク８６を形成する。次に、レジストマスク８６を用いて導電膜８５ａをエッチングし分離する。この結果、図１３（Ｃ）に示すような、一対のソース電極及びドレイン電極８９ａを形成することができる。ここでは、ウエットエッチング法により導電膜８５ａをエッチングすることで、レジストマスク８６より面積の小さいソース電極及びドレイン電極８９ａを形成する。
【０１５２】
次に、図１４（Ａ）に示すように、レジストマスク８６を用いて、一導電型を付与する不純物元素が添加された半導体膜６３をエッチングして、ソース領域及びドレイン領域８８を形成する。ここでは、レジストマスク８６を用いてドライエッチングにより一導電型を付与する不純物元素が添加された半導体膜６３の露出部を異方的にエッチングする。この後、レジストマスク８６を除去する。なお、当該エッチング工程において、バッファ層６２の一部もエッチングする。一部エッチングされたバッファ層をバッファ層８７と示す。ここでは、バッファ層８７の一部が、面積が縮小したレジストマスク８６で一部エッチングされたため、ソース領域及びドレイン領域８８の外側にバッファ層８７が突出した形状となる。なお、図１４（Ｂ）は、図１６（Ｂ）のＡ−Ｂの断面図に相当する。図１４（Ｂ）に示すように、ソース領域及びドレイン領域８８の端部は、ソース電極及びドレイン電極８９ａの端部の外側に位置することが分かる。また、バッファ層８７の端部は、ソース電極及びドレイン電極８９ａ、並びにソース領域及びドレイン領域８８の外側に位置する。また、ソース電極及びドレイン電極８９ａはそれぞれ分離されていて、隣接する画素に形成される電極と接続していない。
【０１５３】
図１４（Ｂ）に示すように、ソース電極及びドレイン電極８９ａの端部と、ソース領域及びドレイン領域８８の端部は一致せずずれた形状となることで、ソース電極及びドレイン電極８９ａの端部の距離が離れるため、ソース電極及びドレイン電極間のリーク電流やショートを防止することができる。このため、信頼性が高く、且つ耐圧の高い薄膜トランジスタを作製することができる。
【０１５４】
次に、図１４（Ｂ）に示すように、ソース電極及びドレイン電極８９ａ、ソース領域及びドレイン領域８８、バッファ層８７、ＬＰＳＡＳ膜６１、及びゲート絶縁膜５２ｂ上に絶縁膜７６を形成する。絶縁膜７６は、ゲート絶縁膜５２ａ、５２ｂと同様に形成することができる。
【０１５５】
次に、第３のフォトマスクを用いて形成したレジストマスクを用いて絶縁膜７６の一部をエッチングしてコンタクトホールを形成する。コンタクトホールを形成した後、当該コンタクトホールにおいてソース電極またはドレイン電極８９ａの一方に接し、且つ積層された配線９３ｂ、９３ｃを形成する。なお、図１４（Ｃ）は、図１６（Ｃ）のＡ−Ｂの断面図に相当する。また、配線９３ｂ、９３ｃは、隣接する画素に形成されるソース電極またはドレイン電極を接続する配線である。
【０１５６】
次に、図１５に示すように、コンタクトホールにおいてソース電極またはドレイン電極８９ａの他方に接する画素電極７７を形成する。ここでは、画素電極７７としては、スパッタリング法によりＩＴＯを成膜した後、ＩＴＯ上にレジストを塗布する。次に、第４のフォトマスクを用いてレジストを露光及び現像し、レジストマスクを形成する。次に、レジストマスクを用いてＩＴＯをエッチングして画素電極７７を形成する。なお、図１５は、図１６（Ｄ）のＡ−Ｂの断面図に相当する。
【０１５７】
以上の工程により、チャネルエッチ型の薄膜トランジスタを形成することができる。チャネルエッチ型の薄膜トランジスタは、作製工程数が少なく、コスト削減が可能である。また、微結晶半導体膜でチャネル形成領域を構成することにより１〜２０ｃｍ２／Ｖ・ｓｅｃの電界効果移動度を得ることができる。従って、この薄膜トランジスタを画素部の画素のスイッチング用素子として、さらに走査線（ゲート線）側の駆動回路を形成する素子として利用することができる。
【０１５８】
なお、図１乃至図１６においては、ソース電極及びドレイン電極の端部と、ソース領域及びドレイン領域の端部がずれている薄膜トランジスタについて示したが、これに限られない。
【０１５９】
また、図２（Ｃ）において、ソース電極及びドレイン電極７１ａ〜７１ｃを形成した後、レジストマスク６６を除去し、ソース電極及びドレイン電極７１ａ〜７１ｃをマスクとして一導電型を付与する不純物元素が添加された半導体膜６３をエッチングしてもよい。この結果、図１７に示すように、ソース電極及びドレイン電極７１ａ〜７１ｃと、ソース領域及びドレイン領域８９の端部が一致した薄膜トランジスタを形成することができる。
【０１６０】
以上の工程により、チャネルエッチ型の薄膜トランジスタを形成することができる。チャネルエッチ型の薄膜トランジスタは、作製工程数が少なく、コスト削減が可能である。また、微結晶半導体膜でチャネル形成領域を構成することにより１〜２０ｃｍ２／Ｖ・ｓｅｃの電界効果移動度を得ることができる。従って、この薄膜トランジスタを画素部の画素のスイッチング用素子として、さらに走査線（ゲート線）側の駆動回路を形成する素子として利用することができる。
【０１６１】
次に、上記形態とは異なる薄膜トランジスタの作製方法について、図１８及び図１９を用いて説明する。ここでは、図１乃至図１７に示す工程と比較して、チャネルエッチ型の薄膜トランジスタの代わりに用いることが可能なチャネル保護型の薄膜トランジスタを用いる形態について以下に示す。
【０１６２】
図１（Ａ）及び図１（Ｂ）と同様に、基板５０上に導電膜を形成し、導電膜上にレジストを塗布し、第１のフォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用いて導電膜の一部をエッチングして、ゲート電極５１を形成する。次に、ゲート電極５１上に、ゲート絶縁膜５２ａ、５２ｂ、微結晶半導体膜を順に形成する。次に、微結晶半導体膜にレーザビームを照射して、ＬＰＳＡＳ膜５３ｂを形成する。次に、ＬＰＳＡＳ膜５３ｂ上に、バッファ層５４を形成する（図１８（Ａ）参照）。
【０１６３】
次に、バッファ層５４上に絶縁膜９４を形成する。次に、絶縁膜９４上にレジストを塗布した後、第２のフォトマスクを用いたフォトリソグラフィ工程によりレジストマスク９５を形成する。絶縁膜９４としては、窒化シリコン、窒化酸化シリコン、酸化シリコン、酸化窒化シリコンを、スパッタリング法、ＣＶＤ法等で形成する。
【０１６４】
次に、レジストマスク９５を用いて絶縁膜９４をエッチングして、図１８（Ｂ）に示すように、チャネル保護膜９７を形成する。なお、上記フォトリソグラフィ工程によりチャネル保護膜９７を形成する代わりに、ポリイミド、アクリル、またはシロキサンを含む組成物を吐出し焼成してチャネル保護膜９７を形成することができる。
【０１６５】
次に、一導電型を付与する不純物元素が添加された半導体膜５５、及び導電膜５６ａ〜５６ｃを順に形成する。次に、導電膜５６ｃ上にレジストを塗布した後、第３のフォトマスクを用いたフォトリソグラフィ工程によりレジストマスク９８を形成する。
【０１６６】
次に、レジストマスク９８により、導電膜５６ａ〜５６ｓｃ、一導電型を付与する不純物元素が添加された半導体膜５５、バッファ層５４、ＬＰＳＡＳ膜５３ｂをエッチングし分離する。この結果、図１８（Ｃ）に示すような、ＬＰＳＡＳ膜６１、バッファ層６２、ソース領域及びドレイン領域１００、及びソース電極及びドレイン電極９９ａ〜９９ｃを形成する。
【０１６７】
以上の工程によりチャネル保護型の薄膜トランジスタを形成することができる。なお、図１８においては、ドライエッチングにより導電膜５６ａ〜５６ｃ、及び一導電型を付与する不純物元素が添加された半導体膜５５をエッチングしたため、ソース電極及びドレイン電極９９ａ〜９９ｃの端部、及びソース領域及びドレイン領域１００の端部が一致している。
【０１６８】
また、図１９に示すように、導電膜５６ａ〜５６ｃをウエットエッチングを用いて等方的にエッチングしてソース電極及びドレイン電極９９ｄ〜９９ｆを形成することができる。この場合、ソース電極及びドレイン電極９９ｄ〜９９ｆの端部と、ソース領域及びドレイン領域１００の端部がずれており、ソース領域及びドレイン領域１００が、ソース電極及びドレイン電極９９ｄ〜９９ｆの外側に突出している。
【０１６９】
本実施の形態により、電気特性の信頼性の高い薄膜トランジスタを作製することができる。また、電気特性が優れ、信頼性の高い薄膜トランジスタを有する素子基板を作製することができる。
【０１７０】
（実施の形態２）
本実施の形態では、表示装置の一形態として、実施の形態１で示す薄膜トランジスタを有する液晶表示装置について、以下に示す。
【０１７１】
はじめにＶＡ（Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）型の液晶表示装置について示す。ＶＡ型の液晶表示装置とは、液晶パネルの液晶分子の配列を制御する方式の一種である。ＶＡ型の液晶表示装置は、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式である。本実施の形態では、特に画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されている。これをマルチドメイン化あるいはマルチドメイン設計という。以下の説明では、マルチドメイン設計が考慮された液晶表示装置について説明する。
【０１７２】
図２４及び図２５は、それぞれ画素電極及び対向電極を示している。なお、図２４は画素電極が形成される基板側の平面図であり、図中に示す切断線Ａ−Ｂに対応する断面構造を図２３に表している。また、図２５は対向電極が形成される基板側の平面図である。以下の説明ではこれらの図を参照して説明する。
【０１７３】
図２３は、ＴＦＴ６２８とそれに接続する画素電極６２４、及び保持容量部６３０が形成された基板６００と、対向電極６４０等が形成される対向基板６０１とが重ね合わせられ、液晶が注入された状態を示している。
【０１７４】
対向基板６０１においてスペーサ６４２が形成される位置には、遮光膜６３２、第１の着色膜６３４、第２の着色膜６３６、第３着色膜６３８、対向電極６４０が形成されている。この構造により、液晶の配向を制御するための突起６４４とスペーサ６４２の高さを異ならせている。画素電極６２４上には配向膜６４８が形成され、同様に対向電極６４０上にも配向膜６４６が形成されている。この間に液晶層６５０が形成されている。
【０１７５】
スペーサ６４２はここでは柱状スペーサを用いて示したがビーズスペーサを散布してもよい。さらには、スペーサ６４２を基板６００上に形成される画素電極６２４上に形成してもよい。
【０１７６】
基板６００上には、ＴＦＴ６２８とそれに接続する画素電極６２４、及び保持容量部６３０が形成される。画素電極６２４は、ＴＦＴ６２８、配線６１８、及び保持容量部６３０を覆う絶縁膜６２０、絶縁膜６２０を覆う第３絶縁膜６２２をそれぞれ貫通するコンタクトホール６２３で、配線６１８と接続する。ＴＦＴ６２８は実施の形態１で示す薄膜トランジスタを適宜用いることができる。また、保持容量部６３０は、ＴＦＴ６２８のゲート配線６０２と同時に形成した第１の容量配線６０４と、ゲート絶縁膜６０６と、配線６１６、６１８と同時に形成した第２の容量配線６１７で構成される。
【０１７７】
画素電極６２４と液晶層６５０と対向電極６４０が重なり合うことで、液晶素子が形成されている。
【０１７８】
図２４に基板６００上の構造を示す。画素電極６２４は実施の形態１で示した材料を用いて形成する。画素電極６２４にはスリット６２５を設ける。スリット６２５は液晶の配向を制御するためのものである。
【０１７９】
図２４に示すＴＦＴ６２９とそれに接続する画素電極６２６及び保持容量部６３１は、それぞれＴＦＴ６２８、画素電極６２４及び保持容量部６３０と同様に形成することができる。ＴＦＴ６２８とＴＦＴ６２９は共に配線６１６と接続している。この液晶パネルの画素（ピクセル）は、画素電極６２４と画素電極６２６により構成されている。画素電極６２４と画素電極６２６はサブピクセルである。
【０１８０】
図２５に対向基板側の構造を示す。遮光膜６３２上に対向電極６４０が形成されている。対向電極６４０は、画素電極６２４と同様の材料を用いて形成することが好ましい。対向電極６４０上には液晶の配向を制御する突起６４４が形成されている。また、遮光膜６３２の位置に合わせてスペーサ６４２が形成されている。
【０１８１】
この画素構造の等価回路を図２６に示す。ＴＦＴ６２８とＴＦＴ６２９は、共にゲート配線６０２、配線６１６と接続している。この場合、第１の容量配線６０４と容量配線６０５の電位を異ならせることで、液層素子６５１と液晶素子６５２の動作を異ならせることができる。すなわち、第１の容量配線６０４と容量配線６０５の電位を個別に制御することにより液晶の配向を精密に制御して視野角を広げている。
【０１８２】
スリット６２５を設けた画素電極６２４に電圧を印加すると、スリット６２５の近傍には電界の歪み（斜め電界）が発生する。このスリット６２５と、対向基板６０１側の突起６４４とを交互に咬み合うように配置することで、斜め電界を効果的に発生させて液晶の配向を制御することで、液晶が配向する方向を場所によって異ならせている。すなわち、マルチドメイン化して液晶パネルの視野角を広げている。
【０１８３】
次に、上記とは異なるＶＡ型の液晶表示装置について、図２７乃至図３０を用いて説明する。
【０１８４】
図２７と図２８は、ＶＡ型液晶パネルの画素構造を示している。図２８は基板６００の平面図であり、図中に示す切断線Ｚ−Ｙに対応する断面構造を図２７に表している。以下の説明ではこの両図を参照して説明する。
【０１８５】
この画素構造は、一つの画素に複数の画素電極が有り、それぞれの画素電極にＴＦＴが接続されている。各ＴＦＴは、異なるゲート信号で駆動されるように構成されている。すなわち、マルチドメイン設計された画素において、個々の画素電極に印加する信号を、独立して制御する構成を有している。
【０１８６】
画素電極６２４はコンタクトホール６２３において、配線６１８を用いてＴＦＴ６２８と接続している。また、画素電極６２６はコンタクトホール６２７において、配線６１９を用いてＴＦＴ６２９と接続している。ＴＦＴ６２８のゲート配線６０２と、ＴＦＴ６２９のゲート配線６０３には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能する配線６１６は、ＴＦＴ６２８とＴＦＴ６２９で共通に用いられている。ＴＦＴ６２８とＴＦＴ６２９は実施の形態１で示す薄膜トランジスタを適宜用いることができる。
【０１８７】
画素電極６２４と画素電極６２６の形状は異なっており、スリット６２５によって分離されている。Ｖ字型に広がる画素電極６２４の外側を囲むように画素電極６２６が形成されている。画素電極６２４と画素電極６２６に印加する電圧のタイミングを、ＴＦＴ６２８及びＴＦＴ６２９により異ならせることで、液晶の配向を制御している。この画素構造の等価回路を図３０に示す。ＴＦＴ６２８はゲート配線６０２と接続し、ＴＦＴ６２９はゲート配線６０３と接続している。ゲート配線６０２とゲート配線６０３は異なるゲート信号を与えることで、ＴＦＴ６２８とＴＦＴ６２９の動作タイミングを異ならせることができる。
【０１８８】
対向基板６０１には、遮光膜６３２、第２の着色膜６３６、対向電極６４０が形成されている。また、第２の着色膜６３６と対向電極６４０の間には平坦化膜６３７が形成され、液晶の配向乱れを防いでいる。図２９に対向基板側の構造を示す。対向電極６４０は異なる画素間で共通化されている電極であるが、スリット６４１が形成されている。このスリット６４１と、画素電極６２４及び画素電極６２６側のスリット６２５とを交互に咬み合うように配置することで、斜め電界を効果的に発生させて液晶の配向を制御することができる。これにより、液晶が配向する方向を場所によって異ならせることができ、視野角を広げている。
【０１８９】
画素電極６２４と液晶層６５０と対向電極６４０が重なり合うことで、第１の液晶素子が形成されている。また、画素電極６２６と液晶層６５０と対向電極６４０が重なり合うことで、第２の液晶素子が形成されている。また、一画素に第１の液晶素子と第２の液晶素子が設けられたマルチドメイン構造である。
【０１９０】
次に、横電界方式の液晶表示装置について示す。横電界方式は、セル内の液晶分子に対して水平方向に電界を加えることで液晶を駆動して階調表現する方式である。この方式によれば、視野角を約１８０度にまで広げることができる。以下の説明では、横電界方式を採用する液晶表示装置について説明する。
【０１９１】
図３１は、ＴＦＴ６２８とそれに接続する画素電極６２４が形成された基板６００と、対向基板６０１を重ね合わせ、液晶を注入した状態を示している。対向基板６０１には遮光膜６３２、第２の着色膜６３６、平坦化膜６３７などが形成されている。画素電極は基板６００側に有るので、対向基板６０１側には設けられていない。基板６００と対向基板６０１の間に液晶層６５０が形成されている。
【０１９２】
基板６００上には、第１の画素電極６０７、第１の画素電極６０７に接続する容量配線６０４、及び実施の形態１で示すＴＦＴ６２８が形成される。第１の画素電極６０７は、実施の形態１で示す画素電極７７と同様の材料を用いることができる。また、第１の画素電極６０７は略画素の形状に区画化した形状で形成する。なお、第１の画素電極６０７及び容量配線６０４上にはゲート絶縁膜６０６が形成される。
【０１９３】
ＴＦＴ６２８の配線６１６、配線６１８がゲート絶縁膜６０６上に形成される。配線６１６は液晶パネルにおいてビデオ信号をのせるデータ線であり一方向に伸びる配線であると同時に、ソース領域又はドレイン領域６１０と接続し、ソース及びドレインの一方の電極となる。配線６１８はソース及びドレインの他方の電極となり、第２の画素電極６２４と接続する配線である。
【０１９４】
配線６１６、配線６１８上に第２の絶縁膜６２０が形成される。また、絶縁膜６２０上には、絶縁膜６２０に形成されるコンタクトホールにおいて、配線６１８に接続する第２の画素電極６２４が形成される。画素電極６２４は実施の形態１で示した画素電極７７と同様の材料を用いて形成する。
【０１９５】
このようにして、基板６００上にＴＦＴ６２８とそれに接続する第１の画素電極６２４が形成される。なお、保持容量は第１の画素電極６０７と第２の画素電極６２４の間で形成している。
【０１９６】
図３２は、画素電極の構成を示す平面図である。画素電極６２４にはスリット６２５が設けられる。スリット６２５は液晶の配向を制御するためのものである。この場合、電界は第１の画素電極６０７と第２の画素電極６２４の間で発生する。第１の画素電極６０７と第２の画素電極６２４の間にはゲート絶縁膜６０６が形成されているが、ゲート絶縁膜６０６の厚さは５０〜２００ｎｍであり、２〜１０μｍである液晶層の厚さと比較して十分薄いので、実質的に基板６００と平行な方向（水平方向）に電界が発生する。この電界により液晶の配向が制御される。この基板と略平行な方向の電界を利用して液晶分子を水平に回転させる。この場合、液晶分子はどの状態でも水平であるため、見る角度によるコントラストなどの影響は少なく、視野角が広がることとなる。また、第１の画素電極６０７と第２の画素電極６２４は共に透光性の電極であるので、開口率を向上させることができる。
【０１９７】
次に、横電界方式の液晶表示装置の他の一例について示す。
【０１９８】
図３３と図３４は、ＩＰＳ型の液晶表示装置の画素構造を示している。図３４は平面図であり、図中に示す切断線Ａ−Ｂに対応する断面構造を図３３に表している。以下の説明ではこの両図を参照して説明する。
【０１９９】
図３３は、ＴＦＴ６２８とそれに接続する画素電極６２４が形成された基板６００と、対向基板６０１を重ね合わせ、液晶を注入した状態を示している。対向基板６０１には遮光膜６３２、第２の着色膜６３６、平坦化膜６３７などが形成されている。画素電極は基板６００側にあるので、対向基板６０１側には設けられていない。基板６００と対向基板６０１の間に液晶層６５０が形成されている。
【０２００】
基板６００上には、共通電位線６０９、及び実施の形態１で示すＴＦＴ６２８が形成される。共通電位線６０９はＴＦＴ６２８のゲート配線６０２と同時に形成することができる。また、第２の画素電極６２４は略画素の形状に区画化した形状で形成する。
【０２０１】
ＴＦＴ６２８の配線６１６、配線６１８がゲート絶縁膜６０６上に形成される。配線６１６は液晶パネルにおいてビデオ信号をのせるデータ線であり一方向に伸びる配線であると同時に、ソース領域又はドレイン領域６１０と接続し、ソース及びドレインの一方の電極となる。配線６１８はソース及びドレインの他方の電極となり、第２の画素電極６２４と接続する配線である。
【０２０２】
配線６１６、配線６１８上に第２の絶縁膜６２０が形成される。また、絶縁膜６２０上には、絶縁膜６２０に形成されるコンタクトホール６２３において、配線６１８に接続する第２の画素電極６２４が形成される。画素電極６２４は実施の形態１で示した画素電極７７と同様の材料を用いて形成する。なお、図３４に示すように、画素電極６２４は、共通電位線６０９と同時に形成した櫛形の電極と横電界が発生するように形成される。また、画素電極６２４の櫛歯の部分が共通電位線６０９と同時に形成した櫛形の電極と交互に咬み合うように形成される。
【０２０３】
画素電極６２４に印加される電位と共通電位線６０９の電位との間に電界が生じると、この電界により液晶の配向が制御される。この基板と略平行な方向の電界を利用して液晶分子を水平に回転させる。この場合、液晶分子はどの状態でも水平であるため、見る角度によるコントラストなどの影響は少なく、視野角が広がることとなる。
【０２０４】
このようにして、基板６００上にＴＦＴ６２８とそれに接続する画素電極６２４が形成される。保持容量は共通電位線６０９と容量電極６１５の間にゲート絶縁膜６０６を設け、それにより形成している。容量電極６１５と画素電極６２４はコンタクトホール６３３を介して接続されている。
【０２０５】
次に、ＴＮ型の液晶表示装置の形態について示す。
【０２０６】
図３５と図３６は、ＴＮ型の液晶表示装置の画素構造を示している。図３６は平面図であり、図中に示す切断線Ａ−Ｂに対応する断面構造を図３５に表している。以下の説明ではこの両図を参照して説明する。
【０２０７】
画素電極６２４はコンタクトホール６２３により、配線６１８でＴＦＴ６２８と接続している。データ線として機能する配線６１６は、ＴＦＴ６２８と接続している。ＴＦＴ６２８は実施の形態１に示すＴＦＴのいずれかを適用することができる。
【０２０８】
画素電極６２４は、実施の形態１で示す画素電極７７を用いて形成されている。
【０２０９】
対向基板６０１には、遮光膜６３２、第２の着色膜６３６、対向電極６４０が形成されている。また、第２の着色膜６３６と対向電極６４０の間には平坦化膜６３７が形成され、液晶の配向乱れを防いでいる。液晶層６５０は画素電極６２４と対向電極６４０の間に形成されている。
【０２１０】
画素電極６２４と液晶層６５０と対向電極６４０が重なり合うことで、液晶素子が形成されている。
【０２１１】
対向電極６４０は、画素電極７７と同様の材料を適宜用いることができる。画素電極６２４と液晶層６５０と対向電極６４０が重なり合うことで、液晶素子１３２が形成されている。
【０２１２】
また、基板６００または対向基板６０１にカラーフィルタや、ディスクリネーションを防ぐための遮蔽膜（ブラックマトリクス）などが形成されていても良い。また、基板６００の薄膜トランジスタが形成されている面とは逆の面に偏光板を貼り合わせ、また対向基板６０１の対向電極６４０が形成されている面とは逆の面に、偏光板を貼り合わせておく。
【０２１３】
以上の工程により、液晶表示装置を作製することができる。本実施の形態の液晶表示装置は、オフ電流が少なく、電気特性が優れ、信頼性の高い薄膜トランジスタを用いているため、コントラストが高く、視認性の高い液晶表示装置である。
【０２１４】
（実施の形態３）
次に、表示装置の一形態である発光装置について、図９乃至図１１、及び図３７を用いて説明する。発光装置としては、ここではエレクトロルミネッセンスを利用する発光素子を用いて示す。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。また、ここでは、薄膜トランジスタの作製工程として図９乃至図１１を用いるが、適宜図１乃至図８、図１２乃至図１９を用いることができる。
【０２１５】
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
【０２１６】
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。また、発光素子の駆動を制御する薄膜トランジスタとして、図１０に示すチャネルエッチ型の薄膜トランジスタを用いて示すが、チャネル保護型の薄膜トランジスタを適宜用いることができる。
【０２１７】
図９乃至図１１の工程を経て、図３７に示すように基板５０上に薄膜トランジスタ８３及び薄膜トランジスタ８５を形成し、薄膜トランジスタ８３及び薄膜トランジスタ８５上に保護膜として機能する絶縁膜７６を形成する。次に、絶縁膜７６上に平坦化膜１１１を形成し、平坦化膜１１１上に薄膜トランジスタ８５のソース電極またはドレイン電極に接続する画素電極１１２を形成する。
【０２１８】
平坦化膜１１１は、アクリル、ポリイミド、ポリアミドなどの有機樹脂、またはシロキサンを用いて形成することが好ましい。
【０２１９】
図３７（Ａ）では画素の薄膜トランジスタがｎ型であるので、画素電極１１２として、陰極を用いるのが望ましいが、逆にｐ型の場合は陽極を用いるのが望ましい。具体的には、陰極としては、仕事関数が小さい公知の材料、例えば、Ｃａ、Ａｌ、ＣａＦ、ＭｇＡｇ、ＡｌＬｉ等を用いることができる。
【０２２０】
次に図３７（Ｂ）に示すように、平坦化膜１１１及び画素電極１１２の端部上に、隔壁１１３を形成する。隔壁１１３は開口部を有しており、該開口部において画素電極１１２が露出している。隔壁１１３は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。特に感光性の材料を用い、画素電極上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
【０２２１】
次に、隔壁１１３の開口部において画素電極１１２と接するように、発光層１１４を形成する。発光層１１４は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。
【０２２２】
そして発光層１１４を覆うように、陽極材料を用いた共通電極１１５を形成する。共通電極１１５は、実施の形態１に画素電極７７として列挙した透光性を有する導電性材料を用いた透光性導電膜で形成することができる。共通電極１１５として上記透光性導電膜の他に、窒化チタン膜またはチタン膜を用いても良い。図３７（Ｂ）では、共通電極１１５としＩＴＯを用いている。隔壁１１３の開口部において、画素電極１１２と発光層１１４と共通電極１１５が重なり合うことで、発光素子１１７が形成されている。この後、発光素子１１７に酸素、水素、水分、二酸化炭素等が侵入しないように、共通電極１１５及び隔壁１１３上に保護膜１１６を形成することが好ましい。保護膜１１６としては、窒化シリコン膜、窒化酸化シリコン膜、ＤＬＣ膜等を形成することができる。
【０２２３】
さらに、実際には、図３７（Ｂ）まで完成したら、さらに外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。
【０２２４】
次に、発光素子の構成について、図３８を用いて説明する。ここでは、駆動用ＴＦＴがｎ型の場合を例に挙げて、画素の断面構造について説明する。
【０２２５】
発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そして、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、本発明の画素構成はどの射出構造の発光素子にも適用することができる。
【０２２６】
上面射出構造の発光素子について図３８（Ａ）を用いて説明する。
【０２２７】
図３８（Ａ）に、駆動用ＴＦＴ７００１がｎ型で、発光素子７００２から発せられる光が陽極７００５側に抜ける場合の、画素の断面図を示す。図３８（Ａ）では、発光素子７００２の陰極７００３と駆動用ＴＦＴ７００１が電気的に接続されており、陰極７００３上にＥＬ層７００４、陽極７００５が順に積層されている。陰極７００３は仕事関数が小さく、なおかつ光を反射する導電膜であれば公知の材料を用いることができる。例えば、Ｃａ、Ａｌ、ＣａＦ、ＭｇＡｇ、ＡｌＬｉ等が望ましい。そしてＥＬ層７００４は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。複数の層で構成されている場合、陰極７００３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を全て設ける必要はない。陽極７００５は光を透過する透光性を有する導電性材料を用いて形成し、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、ＩＴＯ、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性導電膜を用いても良い。
【０２２８】
陰極７００３及び陽極７００５でＥＬ層７００４を挟んでいる領域が発光素子７００２に相当する。図３８（Ａ）に示した画素の場合、発光素子７００２から発せられる光は、白抜きの矢印で示すように陽極７００５側に射出する。
【０２２９】
次に、下面射出構造の発光素子について図３８（Ｂ）を用いて説明する。駆動用ＴＦＴ７０１１がｎ型で、発光素子７０１２から発せられる光が陰極７０１３側に射出する場合の、画素の断面図を示す。図３８（Ｂ）では、駆動用ＴＦＴ７０１１と電気的に接続された透光性を有する導電性材料７０１７上に、発光素子７０１２の陰極７０１３が成膜されており、陰極７０１３上にＥＬ層７０１４、陽極７０１５が順に積層されている。なお、陽極７０１５が透光性を有する場合、陽極上を覆うように、光を反射または遮蔽するための遮蔽膜７０１６が成膜されていてもよい。陰極７０１３は、図３８（Ａ）の場合と同様に、仕事関数が小さい導電膜であれば公知の材料を用いることができる。ただしその膜厚は、光を透過する程度（好ましくは、５ｎｍ〜３０ｎｍ程度）とする。例えば２０ｎｍの膜厚を有するＡｌを、陰極７０１３として用いることができる。そしてＥＬ層７０１４は、図３８（Ａ）と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０１５は光を透過する必要はないが、図３８（Ａ）と同様に、透光性を有する導電性材料を用いて形成することができる。そして遮蔽膜７０１６は、例えば光を反射する金属等を用いることができるが、金属膜に限定されない。例えば黒の顔料を添加した樹脂等を用いることもできる。
【０２３０】
陰極７０１３及び陽極７０１５で、ＥＬ層７０１４を挟んでいる領域が発光素子７０１２に相当する。図３８（Ｂ）に示した画素の場合、発光素子７０１２から発せられる光は、白抜きの矢印で示すように陰極７０１３側に射出する。
【０２３１】
次に、両面射出構造の発光素子について、図３８（Ｃ）を用いて説明する。図３８（Ｃ）では、駆動用ＴＦＴ７０２１と電気的に接続された透光性を有する導電性材料７０２７上に、発光素子７０２２の陰極７０２３が成膜されており、陰極７０２３上にＥＬ層７０２４、陽極７０２５が順に積層されている。陰極７０２３は、図３８（Ａ）の場合と同様に、仕事関数が小さい導電膜であれば公知の材料を用いることができる。ただしその膜厚は、光を透過する程度とする。例えば２０ｎｍの膜厚を有するＡｌを、陰極７０２３として用いることができる。そしてＥＬ層７０２４は、図３８（Ａ）と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０２５は、図３８（Ａ）と同様に、光を透過する透光性を有する導電性材料を用いて形成することができる。
【０２３２】
陰極７０２３と、ＥＬ層７０２４と、陽極７０２５とが重なっている部分が発光素子７０２２に相当する。図３８（Ｃ）に示した画素の場合、発光素子７０２２から発せられる光は、白抜きの矢印で示すように陽極７０２５側と陰極７０２３側の両方に射出する。
【０２３３】
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機ＥＬ素子を設けることも可能である。
【０２３４】
なお本実施の形態では、発光素子の駆動を制御する薄膜トランジスタ（駆動用ＴＦＴ）と発光素子が電気的に接続されている例を示したが、駆動用ＴＦＴと発光素子との間に電流制御用ＴＦＴが接続されている構成であってもよい。
【０２３５】
なお本実施の形態で示す発光装置は、図３８に示した構成に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。
【０２３６】
以上の工程により、発光装置を作製することができる。本実施の形態の発光装置は、オフ電流が少なく、電気特性が優れ、信頼性の高い薄膜トランジスタを用いているため、コントラストが高く、視認性の高い発光装置である。
【０２３７】
（実施の形態４）
次に、本発明の表示装置の一形態である表示パネルの構成について、以下に示す。
【０２３８】
図３９（Ａ）に、信号線駆動回路６０１３のみを別途形成し、基板６０１１上に形成された画素部６０１２と接続している表示パネルの形態を示す。画素部６０１２及び走査線駆動回路６０１４は、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを用いて形成する。微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタよりも高い移動度が得られるトランジスタで信号線駆動回路を形成することで、走査線駆動回路よりも高い駆動周波数が要求される信号線駆動回路の動作を安定させることができる。なお、信号線駆動回路６０１３は、単結晶の半導体を用いたトランジスタ、多結晶の半導体を用いた薄膜トランジスタ、またはＳＯＩを用いたトランジスタであっても良い。画素部６０１２と、信号線駆動回路６０１３と、走査線駆動回路６０１４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０１５を介して供給される。
【０２３９】
なお、信号線駆動回路及び走査線駆動回路を、共に画素部と同じ基板上に形成しても良い。
【０２４０】
また、駆動回路を別途形成する場合、必ずしも駆動回路が形成された基板を、画素部が形成された基板上に貼り合わせる必要はなく、例えばＦＰＣ上に貼り合わせるようにしても良い。図３９（Ｂ）に、信号線駆動回路６０２３のみを別途形成し、基板６０２１上に形成された画素部６０２２及び走査線駆動回路６０２４と接続している液晶表示装置パネルの形態を示す。画素部６０２２及び走査線駆動回路６０２４は、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを用いて形成する。信号線駆動回路６０２３は、ＦＰＣ６０２５を介して画素部６０２２と接続されている。画素部６０２２と、信号線駆動回路６０２３と、走査線駆動回路６０２４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０２５を介して供給される。
【０２４１】
また、信号線駆動回路の一部または走査線駆動回路の一部のみを、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを用いて画素部と同じ基板上に形成し、残りを別途形成して画素部と電気的に接続するようにしても良い。図３９（Ｃ）に、信号線駆動回路が有するアナログスイッチ６０３３ａを、画素部６０３２、走査線駆動回路６０３４と同じ基板６０３１上に形成し、信号線駆動回路が有するシフトレジスタ６０３３ｂを別途異なる基板に形成して貼り合わせる液晶表示装置パネルの形態を示す。画素部６０３２及び走査線駆動回路６０３４は、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを用いて形成する。信号線駆動回路が有するシフトレジスタ６０３３ｂは、ＦＰＣ６０３５を介して画素部６０３２と接続されている。画素部６０３２と、信号線駆動回路と、走査線駆動回路６０３４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０３５を介して供給される。
【０２４２】
図３９に示すように、本発明の液晶表示装置は、駆動回路の一部または全部を、画素部と同じ基板上に、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを用いて形成することができる。
【０２４３】
なお、別途形成した基板の接続方法は、特に限定されるものではなく、公知のＣＯＧ方法、ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。また接続する位置は、電気的な接続が可能であるならば、図３９に示した位置に限定されない。また、コントローラ、ＣＰＵ、メモリ等を別途形成し、接続するようにしても良い。
【０２４４】
なお本発明で用いる信号線駆動回路は、シフトレジスタとアナログスイッチのみを有する形態に限定されない。シフトレジスタとアナログスイッチに加え、バッファ、レベルシフタ、ソースフォロワ等、他の回路を有していても良い。また、シフトレジスタとアナログスイッチは必ずしも設ける必要はなく、例えばシフトレジスタの代わりにデコーダ回路のような信号線の選択ができる別の回路を用いても良いし、アナログスイッチの代わりにラッチ等を用いても良い。
【０２４５】
図４２に本発明の液晶表示装置のブロック図を示す。図４２に示す表示装置は、表示素子を備えた画素を複数有する画素部７００と、各画素を選択する走査線駆動回路７０２と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路７０３とを有する。
【０２４６】
図４２において信号線駆動回路７０３は、シフトレジスタ７０４、アナログスイッチ７０５を有している。シフトレジスタ７０４には、クロック信号（ＣＬＫ）、スタートパルス信号（ＳＰ）が入力されている。クロック信号（ＣＬＫ）とスタートパルス信号（ＳＰ）が入力されると、シフトレジスタ７０４においてタイミング信号が生成され、アナログスイッチ７０５に入力される。
【０２４７】
またアナログスイッチ７０５には、ビデオ信号（ｖｉｄｅｏ  ｓｉｇｎａｌ）が与えられている。アナログスイッチ７０５は入力されるタイミング信号に従ってビデオ信号をサンプリングし、後段の信号線に供給する。
【０２４８】
次に、走査線駆動回路７０２の構成について説明する。走査線駆動回路７０２は、シフトレジスタ７０６、バッファ７０７を有している。また場合によってはレベルシフタを有していても良い。走査線駆動回路７０２において、シフトレジスタ７０６にクロック信号（ＣＬＫ）及びスタートパルス信号（ＳＰ）が入力されることによって、選択信号が生成される。生成された選択信号はバッファ７０７において緩衝増幅され、対応する走査線に供給される。走査線には、１ライン分の画素のトランジスタのゲートが接続されている。そして、１ライン分の画素のトランジスタを一斉にＯＮにしなくてはならないので、バッファ７０７は大きな電流を流すことが可能なものが用いられる。
【０２４９】
フルカラーの液晶表示装置で、Ｒ（赤）、Ｇ（緑）、Ｂ（青）に対応するビデオ信号を、順にサンプリングして対応する信号線に供給している場合、シフトレジスタ７０４とアナログスイッチ７０５とを接続するための端子数が、アナログスイッチ７０５と画素部７００の信号線を接続するための端子数の１／３程度に相当する。よって、アナログスイッチ７０５を画素部７００と同じ基板上に形成することで、アナログスイッチ７０５を画素部７００と異なる基板上に形成した場合に比べて、別途形成した基板の接続に用いる端子の数を抑えることができ、接続不良の発生確率を抑え、歩留まりを高めることができる。
【０２５０】
なお、図４２の走査線駆動回路７０２は、シフトレジスタ７０６、及びバッファ７０７を有するが、シフトレジスタ７０６で走査線駆動回路７０２を構成してもよい。
【０２５１】
なお、図４２に示す構成は、本発明の表示装置の一形態を示したに過ぎず、信号線駆動回路と走査線駆動回路の構成はこれに限定されない。
【０２５２】
次に、極性が全て同一のＬＰＳＡＳ膜をチャネル形成領域に用いた薄膜トランジスタを含むシフトレジスタの一形態について図４３及び図４４を用いて説明する。図４３に、本実施の形態のシフトレジスタの構成を示す。図４３に示すシフトレジスタは、複数のフリップフロップ７０１−ｉ（フリップフロップ７０１−１〜７０１−ｎのうちいずれか一）で構成される。また、第１のクロック信号、第２のクロック信号、スタートパルス信号、リセット信号が入力されて動作する。
【０２５３】
図４３のシフトレジスタの接続関係について説明する。図４３のシフトレジスタは、ｉ段目のフリップフロップ７０１−ｉ（フリップフロップ７０１−１〜７０１−ｎのうちいずれか一）は、図４４に示した第１の配線５０１が第７の配線７１７−ｉ−１に接続され、図４４に示した第２の配線５０２が第７の配線７１７−ｉ＋１に接続され、図４４に示した第３の配線５０３が第７の配線７１７−ｉに接続され、図４４に示した第６の配線５０６が第５の配線７１５に接続される。
【０２５４】
また、図４４に示した第４の配線５０４が奇数段目のフリップフロップでは第２の配線７１２に接続され、偶数段目のフリップフロップでは第３の配線７１３に接続され、図４４に示した第５の配線５０５が第４の配線７１４に接続される。
【０２５５】
ただし、１段目のフリップフロップ７０１−１の図４４に示す第１の配線５０１は第１の配線７１１に接続され、ｎ段目のフリップフロップ７０１−ｎの図４４に示す第２の配線５０２は第６の配線７１６に接続される。
【０２５６】
なお、第１の配線７１１、第２の配線７１２、第３の配線７１３、第６の配線７１６を、それぞれ第１の信号線、第２の信号線、第３の信号線、第４の信号線と呼んでもよい。さらに、第４の配線７１４、第５の配線７１５を、それぞれ第１の電源線、第２の電源線と呼んでもよい。
【０２５７】
次に、図４３に示すフリップフロップの詳細について、図４４に示す。図４４に示すフリップフロップは、第１の薄膜トランジスタ１７１、第２の薄膜トランジスタ１７２、第３の薄膜トランジスタ１７３、第４の薄膜トランジスタ１７４、第５の薄膜トランジスタ１７５、第６の薄膜トランジスタ１７６、第７の薄膜トランジスタ１７７及び第８の薄膜トランジスタ１７８を有する。本実施の形態において、第１の薄膜トランジスタ１７１、第２の薄膜トランジスタ１７２、第３の薄膜トランジスタ１７３、第４の薄膜トランジスタ１７４、第５の薄膜トランジスタ１７５、第６の薄膜トランジスタ１７６、第７の薄膜トランジスタ１７７及び第８の薄膜トランジスタ１７８は、ｎチャネル型トランジスタとし、ゲート・ソース間電圧（Ｖｇｓ）がしきい値電圧（Ｖｔｈ）を上回ったとき導通状態になるものとする。
【０２５８】
次に、図４３に示すフリップフロップの接続構成について、以下に示す。
【０２５９】
第１の薄膜トランジスタ１７１の第１の電極（ソース電極またはドレイン電極の一方）が第４の配線５０４に接続され、第１の薄膜トランジスタ１７１の第２の電極（ソース電極またはドレイン電極の他方）が第３の配線５０３に接続される。
【０２６０】
第２の薄膜トランジスタ１７２の第１の電極が第６の配線５０６に接続され、第２の薄膜トランジスタ１７２の第２の電極が第３の配線５０３に接続される。
【０２６１】
第３の薄膜トランジスタ１７３の第１の電極が第５の配線５０５に接続され、第３の薄膜トランジスタ１７３の第２の電極が第２の薄膜トランジスタ１７２のゲート電極に接続され、第３の薄膜トランジスタ１７３のゲート電極が第５の配線５０５に接続される。
【０２６２】
第４の薄膜トランジスタ１７４の第１の電極が第６の配線５０６に接続され、第４の薄膜トランジスタ１７４の第２の電極が第２の薄膜トランジスタ１７２のゲート電極に接続され、第４の薄膜トランジスタ１７４のゲート電極が第１の薄膜トランジスタ１７１のゲート電極に接続される。
【０２６３】
第５の薄膜トランジスタ１７５の第１の電極が第５の配線５０５に接続され、第５の薄膜トランジスタ１７５の第２の電極が第１の薄膜トランジスタ１７１のゲート電極に接続され、第５の薄膜トランジスタ１７５のゲート電極が第１の配線５０１に接続される。
【０２６４】
第６の薄膜トランジスタ１７６の第１の電極が第６の配線５０６に接続され、第６の薄膜トランジスタ１７６の第２の電極が第１の薄膜トランジスタ１７１のゲート電極に接続され、第６の薄膜トランジスタ１７６のゲート電極が第２の薄膜トランジスタ１７２のゲート電極に接続される。
【０２６５】
第７の薄膜トランジスタ１７７の第１の電極が第６の配線５０６に接続され、第７の薄膜トランジスタ１７７の第２の電極が第１の薄膜トランジスタ１７１のゲート電極に接続され、第７の薄膜トランジスタ１７７のゲート電極が第２の配線５０２に接続される。第８の薄膜トランジスタ１７８の第１の電極が第６の配線５０６に接続され、第８の薄膜トランジスタ１７８の第２の電極が第２の薄膜トランジスタ１７２のゲート電極に接続され、第８の薄膜トランジスタ１７８のゲート電極が第１の配線５０１に接続される。
【０２６６】
なお、第１の薄膜トランジスタ１７１のゲート電極、第４の薄膜トランジスタ１７４のゲート電極、第５の薄膜トランジスタ１７５の第２の電極、第６の薄膜トランジスタ１７６の第２の電極及び第７の薄膜トランジスタ１７７の第２の電極の接続箇所をノード１４３とする。さらに、第２の薄膜トランジスタ１７２のゲート電極、第３の薄膜トランジスタ１７３の第２の電極、第４の薄膜トランジスタ１７４の第２の電極、第６の薄膜トランジスタ１７６のゲート電極及び第８の薄膜トランジスタ１７８の第２の電極の接続箇所をノード１４４とする。
【０２６７】
なお、第１の配線５０１、第２の配線５０２、第３の配線５０３及び第４の配線５０４を、それぞれ第１の信号線、第２の信号、第３の信号線、第４の信号線と呼んでもよい。さらに、第５の配線５０５を第１の電源線、第６の配線５０６を第２の電源線と呼んでもよい。
【０２６８】
図４４に示したフリップフロップの上面図の一例を図４５に示す。
【０２６９】
導電膜９０１は、第１の薄膜トランジスタ１７１の第１の電極として機能する部分を含み、画素電極と同時に形成される配線９５１を介して第４の配線５０４と接続される。
【０２７０】
導電膜９０２は第１の薄膜トランジスタ１７１の第２の電極として機能する部分を含み、画素電極と同時に形成される配線９５２を介して第３の配線５０３と接続される。
【０２７１】
導電膜９０３は、第１の薄膜トランジスタ１７１のゲート電極、及び第４の薄膜トランジスタ１７４のゲート電極として機能する部分を含む。
【０２７２】
導電膜９０４は、第２の薄膜トランジスタ１７２の第１の電極、第６の薄膜トランジスタ１７６の第１の電極、第４の薄膜トランジスタ１７４の第１の電極、及び第８の薄膜トランジスタ１７８の第１の電極として機能する部分を含み、第６の配線５０６と接続される。
【０２７３】
導電膜９０５は、第２の薄膜トランジスタ１７２の第２の電極として機能する部分を含み、画素電極と同時に形成される配線９５４を介して第３の配線５０３と接続される。
【０２７４】
導電膜９０６は第２の薄膜トランジスタ１７２のゲート電極、及び第６の薄膜トランジスタ１７６のゲート電極として機能する部分を含む。
【０２７５】
導電膜９０７は、第３の薄膜トランジスタ１７３の第１の電極として機能する部分を含み、配線９５５を介して第５の配線５０５と接続される。
【０２７６】
導電膜９０８は、第３の薄膜トランジスタ１７３の第２の電極、及び第４の薄膜トランジスタ１７４の第２の電極として機能する部分を含み、画素電極と同時に形成される配線９５６を介して導電膜９０６と接続される。
【０２７７】
導電膜９０９は、第３の薄膜トランジスタ１７３のゲート電極として機能する部分を含み、配線９５５を介して第５の配線５０５と接続される。
【０２７８】
導電膜９１０は、第５の薄膜トランジスタ１７５の第１の電極として機能する部分を含み、画素電極と同時に形成される配線９５９を介して第５の配線５０５と接続される。
【０２７９】
導電膜９１１は、第５の薄膜トランジスタ１７５の第２の電極、及び第７の薄膜トランジスタ１７７の第２の電極として機能する部分を含み、画素電極と同時に形成される配線９５８を介して導電膜９０３と接続される。
【０２８０】
導電膜９１２は、第５の薄膜トランジスタ１７５のゲート電極として機能する部分を含み、画素電極と同時に形成される配線９６０を介して第１の配線５０１と接続される。
【０２８１】
導電膜９１３は、第６の薄膜トランジスタ１７６の第２の電極として機能する部分を含み、画素電極と同時に形成される配線９５７を介して導電膜９０３と接続される。
【０２８２】
導電膜９１４は、第７の薄膜トランジスタ１７７のゲート電極として機能する部分を含み、画素電極と同時に形成される配線９６２を介して第２の配線５０２と接続される。
【０２８３】
導電膜９１５は、第８の薄膜トランジスタ１７８のゲート電極として機能する部分を含み、画素電極と同時に形成される配線９６１を介して導電膜９１２と接続される。
【０２８４】
導電膜９１６は、第８の薄膜トランジスタ１７８の第２の電極として機能する部分を含み、画素電極と同時に形成される配線９５３を介して導電膜９０６と接続される。
【０２８５】
なお、微結晶半導体膜９８１〜９８８の一部は、それぞれ第１の薄膜トランジスタ〜第８の薄膜トランジスタのチャネル形成領域として機能する。
【０２８６】
図４２乃至図４４に示したような回路を、ＬＰＳＡＳ膜をチャネル形成領域に用いたトランジスタで構成した液晶表示装置は、回路を高速に動作させることが出来る。例えば、非晶質半導体膜をチャネル形成領域に用いた場合とＬＰＳＡＳ膜をチャネル形成領域に用いた場合とを比較すると、ＬＰＳＡＳ膜をチャネル形成領域に用いた場合の方が、トランジスタの移動度が大きいため、駆動回路（例えば走査線駆動回路７０２のシフトレジスタ７０６）の駆動周波数を高くすることが可能となる。走査線駆動回路７０２を高速に動作させることが出来るため、フレーム周波数を高くすること、または、黒画面挿入を実現することなども実現することが出来る。
【０２８７】
フレーム周波数を上げる場合は、画像の動きの方向に応じて、画面のデータを生成することが望ましい。つまり、動き補償を行って、データを補間することが望ましい。このように、フレーム周波数を上げ、画像データを補間することにより、動画の表示特性が改善され、滑らかな表示を行うことが出来る。例えば、２倍（例えば１２０ヘルツ、１００ヘルツ）以上、より好ましくは４倍（例えば４８０ヘルツ、４００ヘルツ）以上にすることにより、動画における画像のぼけや残像を低減することが出来る。その場合、走査線駆動回路７０２も、駆動周波数を高くして、動作させることにより、フレーム周波数を上げることが出来る。
【０２８８】
黒画面挿入を行う場合は、画像データもしくは黒表示となるデータを画素部７００に供給できるようにする。その結果、インパルス駆動に近い形となり、残像を低減することが出来る。その場合、走査線駆動回路７０２も、駆動周波数を高くして、動作させることにより、黒画面挿入を行うことが出来る。
【０２８９】
さらに、走査線駆動回路７０２の薄膜トランジスタのチャネル幅を大きくすることや、複数の走査線駆動回路を配置することなどによって、さらに高いフレーム周波数を実現することが出来る。例えば８倍（例えば９６０ヘルツ、８００ヘルツ）以上のフレーム周波数とすることが出来る。複数の走査線駆動回路を配置する場合は、偶数行の走査線を駆動する為の走査線駆動回路を片側に配置し、奇数行の走査線を駆動するための走査線駆動回路をその反対側に配置することにより、フレーム周波数を高くすることを実現することが出来る。一例としては、第２の薄膜トランジスタ１７２のチャネル幅は、３００μｍ以上、より望ましくは、１０００μｍ以上であることが望ましい。
【０２９０】
なお、図４２乃至図４４に示したような回路を、微結晶半導体をチャネル形成領域に用いたトランジスタで構成することにより、レイアウト面積を小さくすることが出来る。そのため、表示装置の一例である液晶表示装置の額縁を小さくすることができる。例えば、非晶質半導体膜をチャネル形成領域に用いた場合とＬＰＳＡＳ膜をチャネル形成領域に用いた場合とを比較すると、ＬＰＳＡＳ膜をチャネル形成領域に用いた場合の方が、トランジスタの移動度が大きいため、トランジスタのチャネル幅を小さくすることが出来る。その結果、液晶表示装置を狭額縁化させることが可能となる。一例としては、第２の薄膜トランジスタ１７２のチャネル幅は、３０００μｍ以下、より望ましくは、２０００μｍ以下であることが望ましい。
【０２９１】
なお、図４４における第２の薄膜トランジスタ１７２は、第３の配線５０３にローレベルの信号を出力する期間が長い。その間、第２の薄膜トランジスタ１７２は、ずっとオン状態になっている。したがって、第２の薄膜トランジスタ１７２には、強いストレスが加わり、トランジスタ特性が劣化しやすくなっている。トランジスタ特性が劣化すると、しきい値電圧が徐々に大きくなってくる。その結果、電流値が小さくなってくる。そこで、トランジスタが劣化しても、十分な電流を供給できるようにするため、第２の薄膜トランジスタ１７２のチャネル幅は大きいことが望ましい。あるいは、トランジスタが劣化しても、回路動作に支障がないように、補償されていることが望ましい。例えば、第２の薄膜トランジスタ１７２と並列に、トランジスタを配置し、第２の薄膜トランジスタ１７２と交互にオン状態となるようにすることによって、劣化の影響を受けにくくすることが望ましい。
【０２９２】
しかしながら、非晶質半導体膜をチャネル形成領域に用いた場合とＬＰＳＡＳ膜をチャネル形成領域に用いた場合とを比較すると、ＬＰＳＡＳ膜をチャネル形成領域に用いた場合の方が、劣化しにくい。したがって、ＬＰＳＡＳ膜をチャネル形成領域に用いた場合は、トランジスタのチャネル幅を小さくすることが出来る。または、劣化に対する補償用の回路を配置しなくても正常に動作させることが出来る。これらにより、レイアウト面積を小さくすることが出来る。
【０２９３】
（実施の形態５）
次に、本発明の表示装置の一形態に相当する液晶表示パネルの外観及び断面について、図４６を用いて説明する。図４６（Ａ）は、第１の基板４００１上に形成されたＬＰＳＡＳ膜を有する薄膜トランジスタ４０１０及び液晶素子４０１３を、第２の基板４００６との間にシール材４００５によって封止した、パネルの上面図であり、図４６（Ｂ）は、図４６（Ａ）のＡ−Ａ’における断面図相当する。
【０２９４】
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、液晶４００８と共に封止されている。また第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。なお本実施の形態では、多結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを有する信号線駆動回路を、第１の基板４００１に貼り合わせる例について説明するが、単結晶半導体をチャネル形成領域に用いたトランジスタで信号線駆動回路を形成し、貼り合わせるようにしても良い。図４６では、信号線駆動回路４００３に含まれる、多結晶半導体膜で形成された薄膜トランジスタ４００９を例示する。
【０２９５】
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、薄膜トランジスタを複数有しており、図４６（Ｂ）では、画素部４００２に含まれる薄膜トランジスタ４０１０を例示している。薄膜トランジスタ４０１０はＬＰＳＡＳ膜をチャネル形成領域に用いた薄膜トランジスタに相当する。
【０２９６】
また、液晶素子４０１３が有する画素電極４０３０は、薄膜トランジスタ４０１０と配線４０４０を介して電気的に接続されている。そして液晶素子４０１３の対向電極４０３１は第２の基板４００６上に形成されている。画素電極４０３０と対向電極４０３１と液晶４００８とが重なっている部分が、液晶素子４０１３に相当する。
【０２９７】
なお、第１の基板４００１、第２の基板４００６としては、ガラス、金属（代表的にはステンレス）、セラミックス、プラスチックを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルム、またはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやポリエステルフィルムで挟んだ構造のシートを用いることもできる。
【０２９８】
また、球状のスペーサ４０３５は、画素電極４０３０と対向電極４０３１との間の距離（セルギャップ）を制御するために設けられている。なお絶縁膜を選択的にエッチングすることで得られるスペーサを用いていても良い。
【０２９９】
また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４００２に与えられる各種信号及び電位は、引き回し配線４０１４、４０１５を介して、ＦＰＣ４０１８から供給されている。
【０３００】
本実施の形態では、接続端子４０１６が、液晶素子４０１３が有する画素電極４０３０と同じ導電膜から形成されている。また、引き回し配線４０１４、４０１５は、配線４０４０と同じ導電膜で形成されている。
【０３０１】
接続端子４０１６は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して電気的に接続されている。
【０３０２】
なお、図示していないが、本実施の形態に示した液晶表示装置は配向膜、偏光板を有し、更にカラーフィルタや遮蔽膜を有していても良い。
【０３０３】
また図４６では、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装している例を示しているが、本実施の形態はこの構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。
【０３０４】
本実施の形態は、他の実施の形態に記載した構成と組み合わせて実施することが可能である。
【０３０５】
（実施の形態６）
次に、本発明の表示装置の一形態に相当する発光表示パネルの外観及び断面について、図４７を用いて説明する。図４７（Ａ）は、第１の基板上に形成されたＬＰＳＡＳ膜を用いた薄膜トランジスタ及び発光素子を、第２の基板との間にシール材によって封止した、パネルの上面図であり、図４７（Ｂ）は、図４７（Ａ）のＡ−Ａ’における断面図に相当する。
【０３０６】
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、充填材４００７と共に密封されている。また第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。なお本実施の形態では、多結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを有する信号線駆動回路を、第１の基板４００１に貼り合わせる例について説明するが、単結晶半導体をチャネル形成領域に用いたトランジスタで信号線駆動回路を形成し、貼り合わせるようにしても良い。図４７では、信号線駆動回路４００３に含まれる、多結晶半導体膜で形成された薄膜トランジスタ４００９を例示する。
【０３０７】
また、第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、薄膜トランジスタを複数有しており、図４７（Ｂ）では、画素部４００２に含まれる薄膜トランジスタ４０１０を例示している。なお本実施の形態では、薄膜トランジスタ４０１０が駆動用ＴＦＴであると仮定するが、薄膜トランジスタ４０１０は電流制御用ＴＦＴであっても良いし、消去用ＴＦＴであっても良い。薄膜トランジスタ４０１０はＬＰＳＡＳ膜をチャネル形成領域に用いた薄膜トランジスタに相当する。
【０３０８】
また、発光素子４０１１が有する画素電極４０３０は、薄膜トランジスタ４０１０のソース電極またはドレイン電極として機能する配線４０４０と接続されている。そして本実施の形態では、発光素子４０１１の透光性を有する導電膜４０１２が画素電極４０３０上に発光層を挟んで形成されている。なお発光素子４０１１の構成は、本実施の形態に示した構成に限定されない。発光素子４０１１から取り出す光の方向や、薄膜トランジスタ４０１０の極性などに合わせて、発光素子４０１１の構成は適宜変えることができる。
【０３０９】
また、別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４００２に与えられる各種信号及び電位は、図４７（Ｂ）に示す断面図では図示されていないが、引き回し配線４０１４及び４０１５を介して、ＦＰＣ４０１８から供給されている。
【０３１０】
本実施の形態では、接続端子４０１６が、発光素子４０１１が有する画素電極４０３０と同じ導電膜から形成されている。また、引き回し配線４０１４、４０１５は、配線４０４０と同じ導電膜から形成されている。
【０３１１】
接続端子４０１６は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して電気的に接続されている。
【０３１２】
発光素子４０１１からの光の取り出し方向に位置する基板は、透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いる。
【０３１３】
また、充填材４００７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。本実施の形態では充填材として窒素を用いた。
【０３１４】
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
【０３１５】
なお、図４７では、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装している例を示しているが、本実施の形態はこの構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。
【０３１６】
本実施の形態は、他の実施の形態に記載した構成と組み合わせて実施することが可能である。
【０３１７】
（実施の形態７）
本発明により得られる表示装置等によって、アクティブマトリクス型表示装置モジュールに用いることができる。即ち、それらを表示部に組み込んだ電子機器全てに本発明を実施できる。
【０３１８】
その様な電子機器としては、ビデオカメラやデジタルカメラ等のカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図４０に示す。
【０３１９】
図４０（Ａ）はテレビジョン装置である。表示モジュールを、図４０（Ａ）に示すように、筐体に組みこんで、テレビジョン装置を完成させることができる。ＦＰＣまで取り付けられた表示パネルのことを表示モジュールとも呼ぶ。表示モジュールにより主画面２００３が形成され、その他付属設備としてスピーカ部２００９、操作スイッチなどが備えられている。このように、テレビジョン装置を完成させることができる。
【０３２０】
図４０（Ａ）に示すように、筐体２００１に表示素子を利用した表示用パネル２００２が組みこまれ、受信機２００５により一般のテレビ放送の受信をはじめ、モデム２００４を介して有線又は無線による通信ネットワークに接続することにより一方向（送信者から受信者）又は双方向（送信者と受信者間、又は受信者間同士）の情報通信をすることもできる。テレビジョン装置の操作は、筐体に組みこまれたスイッチ又は別体のリモコン操作機２００６により行うことが可能であり、このリモコン装置にも出力する情報を表示する表示部２００７が設けられていても良い。
【０３２１】
また、テレビジョン装置にも、主画面２００３の他にサブ画面２００８を第２の表示用パネルで形成し、チャネルや音量などを表示する構成が付加されていても良い。この構成において、主画面２００３を液晶表示パネルで形成し、サブ画面を発光表示パネルで形成しても良い。また、低消費電力化を優先させるためには、主画面２００３を発光表示パネルで形成し、サブ画面を発光表示パネルで形成し、サブ画面は点滅可能とする構成としても良い。
【０３２２】
図４１はテレビ装置の主要な構成を示すブロック図を示している。表示パネル９００には、画素部９２１が形成されている。信号線駆動回路９２２と走査線駆動回路９２３は、表示パネル９００にＣＯＧ方式により実装されていても良い。
【０３２３】
その他の外部回路の構成として、映像信号の入力側では、チューナ９２４で受信した信号のうち、映像信号を増幅する映像信号増幅回路９２５と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路９２６と、その映像信号をドライバＩＣの入力仕様に変換するためのコントロール回路９２７などを有している。コントロール回路９２７は、走査線側と信号線側にそれぞれ信号が出力する。デジタル駆動する場合には、信号線側に信号分割回路９２８を設け、入力デジタル信号をｍ個に分割して供給する構成としても良い。
【０３２４】
チューナ９２４で受信した信号のうち、音声信号は、音声信号増幅回路９２９に送られ、その出力は音声信号処理回路９３０を経てスピーカ９３３に供給される。制御回路９３１は受信局（受信周波数）や音量の制御情報を入力部９３２から受け、チューナ９２４や音声信号処理回路９３０に信号を送出する。
【０３２５】
勿論、本発明はテレビジョン装置に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など大面積の表示媒体としても様々な用途に適用することができる。
【０３２６】
図４０（Ｂ）は携帯電話機２３０１の一例を示している。この携帯電話機２３０１は、表示部２３０２、操作部２３０３などを含んで構成されている。表示部２３０２においては、上記実施の形態で説明した表示装置を適用することで、量産性を高めることができる。
【０３２７】
また、図４０（Ｃ）に示す携帯型のコンピュータは、本体２４０１、表示部２４０２等を含んでいる。表示部２４０２に、上記実施の形態に示す表示装置を適用することにより、量産性を高めることができる。
【０３２８】
図４０（Ｄ）は卓上照明器具であり、照明部２５０１、傘２５０２、可変アーム２５０３、支柱２５０４、台２５０５、電源２５０６を含む。本発明の発光装置を照明部２５０１に用いることにより作製される。なお、照明器具には天井固定型の照明器具または壁掛け型の照明器具なども含まれる。上記実施の形態に示す表示装置を適用することにより、量産性を高めることができ、安価な卓上照明器具を提供することができる。
【実施例１】
【０３２９】
ガラス基板上に微結晶シリコン膜を成膜し、微結晶シリコン膜にレーザビームを照射したときの、レーザビームのエネルギー密度と形成されるシリコン膜の表面形状、結晶性、表面凹凸について、測定した結果を図４８乃至図５０に示す。
【０３３０】
微結晶シリコン膜の成膜条件を、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源のパワーを１００Ｗとし、成膜温度を２８０℃とし、水素流量とシランガス流量の比を１００：１とし、２８０Ｐａの圧力として、厚さ１０ｎｍの微結晶シリコン膜をガラス基板上に形成した。
【０３３１】
つぎに、微結晶シリコン膜にエキシマレーザビーム（波長３０８ｎｍ）を照射した。このときエネルギー密度と試料の対応表を表１に示す。
【０３３２】
【表１】
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【０３３３】
図４８は、試料１乃至試料１０の前記試料の表面状態を走査型電子顕微鏡（ＳＥＭ）で観察した結果である。各試料において上段に倍率２００００倍のＳＥＭ像を示し、下段に３０００００倍のＳＥＭ像を示す。
【０３３４】
試料１乃至試料５の表面状態は、レーザビームを照射しない微結晶シリコン膜と同様であり、微結晶の大きさは数十ｎｍであった。
【０３３５】
また、試料６乃至試料８のＳＥＭ像から、大きさが不ぞろいの微結晶が形成されていた。
【０３３６】
また、試料９及び１０のＳＥＭ像から、結晶粒の大きさが大きくなり、結晶粒の大きさが１００ｎｍ以上であった。
【０３３７】
以上のことから、微結晶シリコン膜を溶融させないレーザビームのエネルギー密度は２４８〜３４２ｍＪ／ｃｍ２であることがわかる。
【０３３８】
図４９（Ａ）はラマン散乱スペクトルであり、試料１乃至試料１０のスペクトルを比較した測定結果である。なお、アモルファスシリコンを示すピーク位置は４８０ｃｍ−１であり、ポリシリコンを示すピークは５１５〜５１８ｃｍ−１であり、単結晶シリコンを示すピークは５２０．５ｃｍ−１である。
【０３３９】
試料１及び試料２においては、４５０〜５００ｃｍ−１においてブロードなピークが現れており、アモルファスシリコンが含まれていることが分かる。試料３乃至試料１０においては、５１５〜５１８ｃｍ−１にピークが現れている。また、レーザビームのエネルギー密度を高くするにつれ、半値幅（ＦＷＨＭ）が狭くなり、結晶性が高まっていることが分かる。
【０３４０】
次に、レーザビームのエネルギー密度と、ＬＰＳＡＳ膜の結晶／アモルファスピーク強度比（以下、Ｉｃ／Ｉａと示す。）を、図４９（Ｂ）に示す。
【０３４１】
エネルギー密度が２４８ｍＪ／ｃｍ２（試料１）及び２６８ｍＪ／ｃｍ２（試料２）においては、Ｉｃ／Ｉａが１未満であり、大部分がアモルファスシリコンであることが分かる。
【０３４２】
エネルギー密度が２９１ｍＪ／ｃｍ２（試料３）、３１５ｍＪ／ｃｍ２（試料４）、及び３４２ｍＪ／ｃｍ２（試料５）においては、Ｉｃ／Ｉａが３より大きく７未満であり、アモルファスシリコンとポリシリコンが混合されていることが分かる。
【０３４３】
エネルギー密度が３７０ｍＪ／ｃｍ２（試料６）、４０１ｍＪ／ｃｍ２（試料７）、及び４３３ｍＪ／ｃｍ２（試料８）においては、Ｉｃ／Ｉａが１３より大きく２０未満であり、アモルファスシリコンとポリシリコンが混合されていることが分かる。また、ポリシリコンの割合が増加していることが分かる。
【０３４４】
エネルギー密度が４６７ｍＪ／ｃｍ２（試料９）、及び５０２ｍＪ／ｃｍ２（試料１０）においては、Ｉｃ／Ｉａが２３より大きく２７未満であり、アモルファスシリコンとポリシリコンが混合されていることが分かる。また、ポリシリコンの割合がさらに増加していることが分かる。
【０３４５】
即ち、レーザビームのエネルギー密度を高くするほど、ポリシリコンが多く含まれることが分かり、微結晶シリコン膜の結晶性が高くなることが分かる。また、結晶粒が含まれる割合の高いシリコン膜を形成するためには、エネルギー密度が２９１ｍＪ／ｃｍ２以上のレーザビームを照射すればよいことが分かる。
【０３４６】
図４８及び図４９から、厚さ１０ｎｍの微結晶シリコン膜を溶融させず、結晶性を高めることが可能なレーザビームのエネルギー密度の範囲は、即ちＬＰＳＡＳ膜を形成することが可能なエネルギー密度の範囲は、２９０ｍＪ／ｃｍ２以上３５０ｍＪ／ｃｍ２以下、さらには２９１ｍＪ／ｃｍ２以上３４２ｍＪ／ｃｍ２以下が好ましいことがわかる。
【０３４７】
次に、微結晶シリコン膜にレーザビームを照射したときの膜の凹凸の変化について、図５０を用いて示す。
【０３４８】
ここでは、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源のパワーを１００Ｗとし、成膜温度を２８０℃とし、水素流量とシランガス流量の比を１００：１とし、２８０Ｐａの圧力で成膜した厚さ１０ｎｍの微結晶シリコン膜と、当該微結晶シリコン膜にエネルギー密度３１５ｍＪ／ｃｍ２、４０１ｍＪ／ｃｍ２、または４６７ｍＪ／ｃｍ２のレーザビームをそれぞれ照射して形成したシリコン膜の表面粗さをノンコンタクトモードＡＦＭ（Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｙ）のＤＦＭ（ダイナミックフォースモード）で測定した。また、比較例として、レーザビームを照射しない微結晶シリコン膜（ａｓ−ｄｅｐｏと示す。）の表面粗さを示した。また、図５０においては、平均粗さと、自乗平均粗さと、最大高低差を示した。
【０３４９】
図５０から、レーザビームのエネルギー密度を高くすることで、表面の凹凸が増加することが分かる。また、レーザビームのエネルギーが少なくとも４０１ｍＪ／ｃｍ２以上になると、微結晶シリコン膜が溶融してしまい、結晶が二次成長してシリコンの体積移動が生じ、シリコン膜にピンホールの発生や、表面の凹凸（いわゆるリッジ）が発生・増大することが分かる。しかしながら、厚さ１０ｎｍの微結晶シリコン膜にエネルギー密度が３１５ｍＪ／ｃｍ２のレーザビームを照射することで、表面の凹凸の増加を抑えつつ、結晶性を高めることが可能であることがわかる。なお、微結晶シリコン膜と基板の間に形成される膜によっては、当該膜に熱が吸収される場合があるため、上記範囲よりも高いエネルギーのレーザビームを照射する必要がある場合がある。
【実施例２】
【０３５０】
本実施例では、ガラス基板上に下地膜として酸化窒化シリコン膜を形成し、その上に微結晶シリコン膜を成膜した試料と、微結晶シリコン膜にレーザビームを照射した試料の、レーザビームのエネルギー密度と形成されるシリコン膜の結晶性を比較した結果を図５１に示す。
【０３５１】
基板上に、下地膜として酸化窒化シリコン膜を形成した。ここでは、基板としてガラス基板を用いた。また、下地膜として厚さ１００ｎｍの酸化窒化シリコン膜を形成した。ここでは、ＲＦ電源周波数を６０ＭＨｚ、ＲＦ電源の電力を１５０Ｗ、成膜温度を４００℃、シラン流量：一酸化二窒素流量の比を１：２００、圧力４０Ｐａとして、酸化窒化シリコン膜を成膜した。
【０３５２】
次に、下地膜上に微結晶シリコン膜を形成した。
【０３５３】
微結晶シリコン膜の成膜条件を、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源のパワーを１００Ｗとし、成膜温度を２８０℃とし、水素流量とシランガス流量の比を１００：１とし、２８０Ｐａの圧力として、厚さ３０ｎｍの微結晶シリコン膜をガラス基板上に形成した。
【０３５４】
つぎに、微結晶シリコン膜にエキシマレーザビーム（波長３０８ｎｍ）を照射した。このときエネルギー密度と試料の対応表を表２に示す。
【０３５５】
【表２】
0005618468.tif 000003
【０３５６】
次に、微結晶シリコン膜の結晶性をラマン散乱スペクトルで測定した結果を図５１に示す。なお、アモルファスシリコンを示すピーク位置は４８０ｃｍ−１であり、ポリシリコンを示すピークは５１５〜５１８ｃｍ−１であり、単結晶シリコンを示すピークは５２０．５ｃｍ−１である。
【０３５７】
レーザビームを微結晶シリコン膜に照射していない試料１１では、４５０〜５００ｃｍ−１においてブロードなピークが現れており、アモルファスシリコンが含まれていることが分かる。また、５１５〜５２０ｃｍ−１に弱いピークが現れていることから微結晶シリコンが含まれていることが分かる。
【０３５８】
３１０〜３６０ｍＪ／ｃｍ２のレーザビームのエネルギーを照射した試料１２乃至試料１７のシリコン膜においては、４５０〜５００ｃｍ−１においてブロードなビークがなく、５１６〜５２０ｃｍ−１付近にピークが現れていることから、レーザビームを照射することにより、微結晶シリコン膜の非晶質成分が固相結晶成長し、微結晶になったことがわかる。
【実施例３】
【０３５９】
本実施例では、図１乃至図３に示す薄膜トランジスタの作製工程により作製した薄膜トランジスタの電気特性を測定した結果を示す。
【０３６０】
はじめに、薄膜トランジスタの作製工程を示す。
【０３６１】
図１（Ａ）に示すように、基板５０上にゲート電極５１を形成した。ここでは、基板５０としてガラス基板を用いた。また、ゲート電極５１として、モリブデンターゲットをアルゴンでスパッタリングして厚さ１５０ｎｍのモリブデン膜を形成した後、フォトリソグラフィ工程により形成したレジストマスクを用いてモリブデン膜をエッチングして、ゲート電極５１としてモリブデン層を形成した。この後、レジストマスクを除去した。
【０３６２】
次に、ゲート電極５１及び基板５０上に、ゲート絶縁膜５２ａ、５２ｂ、微結晶半導体膜５３ａを連続成膜した。
【０３６３】
ゲート絶縁膜５２ａとしては、厚さ１２３ｎｍの窒化シリコン膜を形成した。ここでは、ＲＦ電源周波数を６０ＭＨｚ、ＲＦ電源の電力を１００Ｗ、成膜温度を４００℃、シラン流量：アンモニア流量：アルゴン流量の比を１：８０：１０、圧力４０Ｐａとして、窒化シリコン膜を成膜した。
【０３６４】
ゲート絶縁膜５２ｂとしては、厚さ１００ｎｍの酸化窒化シリコン膜を形成した。ここでは、ＲＦ電源周波数を６０ＭＨｚ、ＲＦ電源の電力を１５０Ｗ、成膜温度を４００℃、シラン流量：一酸化二窒素流量の比を１：２００、圧力４０Ｐａとして、酸化窒化シリコン膜を成膜した。
【０３６５】
次に、反応室の内壁に保護膜を形成した。保護膜として厚さ１００ｎｍのアモルファスシリコン膜を形成した。ここでは、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を６０Ｗ、成膜温度を２８０℃、シラン流量を１００ｓｃｃｍ、圧力２８０Ｐａとして、アモルファスシリコン膜を成膜した。
【０３６６】
次に、反応室に基板を搬入して、ゲート絶縁膜５２ｂ上に微結晶半導体膜５３ａを形成した。微結晶半導体膜５３ａとしては、厚さ３０ｎｍの微結晶シリコン膜を形成した。ここでは、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を１００Ｗ、成膜温度を２８０℃、シラン流量：水素流量の比を１：１００、圧力２８０Ｐａとして、微結晶シリコン膜を成膜した。なお、当該工程の前に、反応室の内壁にａ−Ｓｉを成膜した。
【０３６７】
次に、微結晶半導体膜５３ａ表面に形成される自然酸化膜をフッ酸で除去した後、微結晶半導体膜５３ａにレーザビームを照射して、図１（Ｂ）に示すＬＰＳＡＳ膜５３ｂを形成した。ここでは、大気雰囲気で、３８０ｍＪ／ｃｍ２のエキシマレーザ光を照射した。この後、フッ酸を用いてＬＰＳＡＳ膜５３ｂ表面の酸化膜を除去した。
【０３６８】
次に、図１（Ｃ）に示すように、ＬＰＳＡＳ膜５３ｂ上にバッファ層５４及び一導電型を付与する不純物元素が添加された半導体膜５５を形成した。
【０３６９】
バッファ層５４としては、厚さ８０ｎｍの非晶質シリコン膜を形成した。ここでは、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を６０Ｗ、成膜温度を２８０℃、シラン流量：水素流量の比を１４：１５、圧力１７０Ｐａとし、非晶質シリコン膜を成膜した。
【０３７０】
一導電型を付与する不純物元素が添加された半導体膜５５としては、厚さ５０ｎｍのリンが添加された非晶質シリコン膜を形成した。ここでは、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を６０Ｗ、成膜温度を２８０℃、シラン流量：０．５％フォスフィン（水素希釈）流量の比を１０：１７、圧力１７０Ｐａとし、リンが添加された非晶質シリコン膜を成膜した。
【０３７１】
次に、一導電型を付与する不純物元素が添加された半導体膜５５上にレジストを塗布した後、フォトリソグラフィ工程によりレジストマスク５６を形成し、レジストマスク５６を用いて、ＬＰＳＡＳ膜５３ｂ、バッファ層５４、及び一導電型を付与する不純物元素が添加された半導体膜５５をエッチングして、図２（Ａ）に示すように、島状の半導体層を形成した。ここでは、平行平板型ＲＩＥ（ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ）装置を用い、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）パワー１５０Ｗ、バイアスパワー４０Ｗ、圧力１．０Ｐａ、エッチングガスに流量１００ｓｃｃｍの塩素を用い、エッチング時間を１００秒としたエッチング条件で、ＬＰＳＡＳ膜５３ｂ、バッファ層５４、及び一導電型を付与する不純物元素が添加された半導体膜５５をエッチングし、島状のＬＰＳＡＳ膜６１、バッファ層６２、及び一導電型を付与する不純物元素が添加された半導体膜６３を形成した。この後、レジストマスク５６を除去した。
【０３７２】
次に、図２（Ｂ）に示すように、島状のＬＰＳＡＳ膜６１、バッファ層６２、及び一導電型を付与する不純物元素が添加された半導体膜６３を覆う導電膜６５を形成した。ここでは、３層積層された導電膜６５ａ〜６５ｃの代わりに、単層で形成された導電膜６５を形成する。具体的には、モリブデンターゲットをアルゴンでスパッタリングして厚さ３００ｎｍのモリブデン層を形成した。
【０３７３】
次に、導電膜６５上にレジストを塗布した後、フォトリソグラフィ工程によりレジストマスク６６を形成し、当該レジストマスク６６を用いて導電膜６５をウエットエッチングして、図２（Ｃ）に示すように、導電膜７１を形成した。なお、本実施例では、導電膜７１の平面形状は、Ｃ字状ではなく並行型である。
【０３７４】
次に、レジストマスク６６を用いて一導電型を付与する不純物元素が添加された半導体膜６３をエッチングして、図３（Ａ）に示すように、一対の一導電型を付与する不純物元素が添加された半導体膜７２を形成した。なお、当該工程において、バッファ層の表面も一部エッチングされ、バッファ層７３となった。ここでは、平行平板型ＲＩＥ装置を用い、ＩＣＰパワー１５０Ｗ、バイアスパワー４０Ｗ、圧力１．０Ｐａ、エッチングガスに流量１００ｓｃｃｍの塩素を用い、エッチング時間を４４秒としたエッチング条件で、バッファ層６２、及び一導電型を付与する不純物元素が添加された半導体膜６３をエッチングした。この後、レジストマスクを除去した。
【０３７５】
次に、バッファ層７３、及び一対の一導電型を付与する不純物元素が添加された半導体膜７２表面に塩素プラズマを照射し、バッファ層７３に残留する不純物を除去した。ここでは、ソースパワー２０００Ｗ、圧力０．６７Ｐａ、エッチングガスに流量１００ｓｃｃｍの塩素を用い、エッチング時間を３０秒としたエッチング条件で、バッファ層６２の表面をエッチングした。
【０３７６】
次に、絶縁膜７６を形成した。ここでは、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を１５０Ｗ、成膜温度を２８０℃、シラン流量：アンモニア流量：窒素流量：水素流量の比を２：２２：４５：４５、圧力１６０Ｐａとし、絶縁膜７６として厚さ３００ｎｍの窒化シリコン膜を成膜した。
【０３７７】
次に、絶縁膜７６上にレジストを塗布した後、フォトリソグラフィ工程により形成したレジストマスクを用いて絶縁膜７６の一部をドライエッチングして、導電膜を露出した。また、絶縁膜及びゲート絶縁膜５２ａ、５２ｂの一部をドライエッチングして、ゲート電極５１を露出した。ここでは、平行平板型ＲＩＥ装置を用い、ＩＣＰパワー４７５Ｗ、バイアスパワー３００Ｗ、圧力５．５Ｐａ、流量５０ｓｃｃｍのＣＨＦ３及び流量１００ｓｃｃｍのヘリウムを用いてプラズマを発生させた後、エッチングガスとして、流量７．５ｓｃｃｍのＣＨＦ３及び流量１４２．５ｓｃｃｍのヘリウムを用いてエッチング時間を９２秒としたエッチング条件で、絶縁膜７６及びゲート絶縁膜５２ｂをエッチングした。次に、上記と同様の条件で、エッチング時間を７１秒として、ゲート絶縁膜５２ａをエッチングした。この後、レジストマスクを除去した。
【０３７８】
次に、絶縁膜７６上に導電層を形成した。ここでは、スパッタリング法により導電層として厚さ５０ｎｍのＩＴＯを形成した。なお、当該ＩＴＯは形成しなくともよい。
【０３７９】
以上の工程により、図３（Ｃ）に示すような薄膜トランジスタを形成した。
【０３８０】
こののち、薄膜トランジスタの電気特性を測定した結果を図５２に示す。なお、本実施例の薄膜トランジスタのチャネル長を６μｍ、チャネル幅を２５μｍとして形成した。また、ドレイン電圧が１Ｖ及び１４Ｖの電流電圧特性を実線で示し、ドレイン電圧が１Ｖのときの電界効果移動度を破線で示した。最大電界効果移動度は、１５ｃｍ２／Ｖ・ｓであった。以上により、アモルファスシリコンや微結晶シリコン膜をチャネル形成領域に用いた薄膜トランジスタと比較して、ＬＰＳＡＳ膜をチャネル形成領域に用いて移動度の高い薄膜トランジスタを作製することが可能である。
【図面の簡単な説明】
【０３８１】
【図１】本発明の表示装置の作製方法を説明する断面図である。
【図２】本発明の表示装置の作製方法を説明する断面図である。
【図３】本発明の表示装置の作製方法を説明する断面図である。
【図４】本発明の表示装置の作製方法を説明する上面図である。
【図５】本発明の表示装置の作製方法を説明する断面図である。
【図６】本発明の表示装置の作製方法を説明する断面図である。
【図７】本発明の発光装置の作製方法を説明する断面図である。
【図８】本発明の表示装置の作製方法を説明する上面図である。
【図９】本発明の表示装置の作製方法を説明する断面図である。
【図１０】本発明の表示装置の作製方法を説明する断面図である。
【図１１】本発明の表示装置の作製方法を説明する断面図である。
【図１２】本発明の表示装置の作製方法を説明する上面図である。
【図１３】本発明の表示装置の作製方法を説明する断面図である。
【図１４】本発明の表示装置の作製方法を説明する断面図である。
【図１５】本発明の発光装置の作製方法を説明する断面図である。
【図１６】本発明の表示装置の作製方法を説明する上面図である。
【図１７】本発明の表示装置の作製方法を説明する断面図である。
【図１８】本発明の表示装置の作製方法を説明する断面図である。
【図１９】本発明の発光装置の作製方法を説明する断面図である。
【図２０】本発明に適用可能な半導体製造装置を説明する上面図である。
【図２１】本発明に適用可能な光学系を説明する図である。
【図２２】本発明に適用可能な多階調マスクを説明する図である。
【図２３】本発明の液晶表示装置を説明する図である。
【図２４】本発明の液晶表示装置を説明する図である。
【図２５】本発明の液晶表示装置を説明する図である。
【図２６】本発明の液晶表示装置を説明する図である。
【図２７】本発明の液晶表示装置を説明する図である。
【図２８】本発明の液晶表示装置を説明する図である。
【図２９】本発明の液晶表示装置を説明する図である。
【図３０】本発明の液晶表示装置を説明する図である。
【図３１】本発明の液晶表示装置を説明する図である。
【図３２】本発明の液晶表示装置を説明する図である。
【図３３】本発明の液晶表示装置を説明する図である。
【図３４】本発明の液晶表示装置を説明する図である。
【図３５】本発明の液晶表示装置を説明する図である。
【図３６】本発明の液晶表示装置を説明する図である。
【図３７】本発明の発光装置の作製方法を説明する断面図である。
【図３８】本発明の発光装置に適用可能な画素を説明する断面図である。
【図３９】本発明の表示パネルを説明する斜視図である。
【図４０】本発明の発光装置を用いた電子機器を説明する斜視図である。
【図４１】本発明の発光装置を用いた電子機器を説明する図である。
【図４２】本発明の表示装置の構成を説明するブロック図である。
【図４３】本発明の表示装置の駆動回路の構成を説明する等価回路図である。
【図４４】本発明の表示装置の駆動回路の構成を説明する等価回路図である。
【図４５】本発明の表示装置の駆動回路のレイアウトを説明する上面図である。
【図４６】本発明の液晶表示パネルを説明する上面図及び断面図である。
【図４７】本発明の発光表示パネルを説明する上面図及び断面図である。
【図４８】実施例１により得られた微結晶半導体膜をＳＥＭで測定した結果を示す図である。
【図４９】実施例１により得られた微結晶半導体膜をラマン分光法で測定した結果を示す図である。
【図５０】実施例１により得られた微結晶半導体膜をＤＦＭで測定した結果を示す図である。
【図５１】実施例２により得られた微結晶半導体膜をラマン分光法で測定した結果を示す図である。
【図５２】実施例３により得られた薄膜トランジスタの電気特性を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図４８】
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