(57)【特許請求の範囲】
【請求項１】
少なくとも一つのチップが設けられるチップレベル電磁（ＥＭＩ）シールド構造であって、
半導体基材と、
前記半導体基材の第１の面に設けられ、前記半導体基材の周縁に位置する少なくとも一つの接地リードと、
前記半導体基材の第２の面に設けられる接地層と、
前記半導体基材の側壁に設けられ、前記少なくとも一つの接地リード及び前記接地層を接続するための接続構造と、
前記少なくとも一つのチップを被覆するための保護層を備え、
前記保護層には前記少なくとも一つのチップに電気的に接続するための複数の金属リードが設けられていることを特徴とするチップレベル電磁（ＥＭＩ）シールド構造。
【請求項２】
前記半導体基材は、シリコン基材であり、前記半導体基材の前記第１の面は、前記少なくとも一つのチップに接続される再配置層を有することを特徴とする請求項１に記載のチップレベル電磁（ＥＭＩ）シールド構造。
【請求項３】
前記接続構造は、無電気めっき製造工程により前記半導体基材の前記側壁に形成されることを特徴とする請求項１に記載のチップレベル電磁（ＥＭＩ）シールド構造。
【請求項４】
前記再配置層は、前記少なくとも一つのチップに電気的に接続するための複数の金属リードを備えることを特徴とする請求項１に記載のチップレベル電磁（ＥＭＩ）シールド構造。
【請求項５】
ウエハの第１の面に少なくとも一つの接地リードを形成する工程と、
前記ウエハの第１の面に少なくとも一つのチップを設け、前記少なくとも一つのチップの間に前記少なくとも一つの接地リードが位置するようにする工程と、
前記ウエハの第２の面に接地層を形成する工程と、
前記ウエハを複数の半導体基材に切断し、前記複数の半導体基材の周縁に前記少なくとも一つの接地リードがそれぞれ位置するようにする工程と、
前記複数の半導体基材における第１の半導体基材の側壁に、前記第１の半導体基材に対応する前記少なくとも一つの接地リード及び接地層を接続するための接続構造を形成する工程と、
前記ウエハに前記少なくとも一つのチップを被覆するための保護層を形成する工程と、前記保護層に前記少なくとも一つのチップにそれぞれ接続される複数の金属リードを形成する工程と、
を備えることを特徴とするチップレベル電磁（ＥＭＩ）シールド構造の製造方法。
【請求項６】
前記ウエハは、シリコンウエハであることを特徴とする請求項５に記載のチップレベル電磁（ＥＭＩ）シールド構造の製造方法。
【請求項７】
前記接続構造は、無電気めっき製造工程により前記第１の半導体基材の前記側壁に形成されることを特徴とする請求項５に記載のチップレベル電磁（ＥＭＩ）シールド構造の製造方法。
【請求項８】
ウエハの第１の面に前記少なくとも一つのチップに電気的に接続するための複数の金属リードを含む再配置層を形成する工程をさらに備えることを特徴とする請求項５に記載のチップレベル電磁（ＥＭＩ）シールド構造の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電磁（ＥＭＩ）シールド構造に関し、特に、チップレベル（ｃｈｉｐ  ｌｅｖｅｌ）電磁（ＥＭＩ）シールド構造及び製造方法であって、且つ、電磁干渉（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ、ＥＭＩ）抑制効果を図るためにウエハ裏面にコンフォーマルシールド（ｃｏｎｆｏｒｍａｌ  ｓｈｉｅｌｄｉｎｇ）を直接形成することができるチップレベル電磁（ＥＭＩ）シールド構造及び製造方法に関するものである。
【背景技術】
【０００２】
集積回路産業は、主に集積回路設計、集積回路製造及びチップ構造に分類される。チップ構造は、集積回路自身の電気性能、機械性能、熱性能及び光性能に直接影響を与え、集積回路の安定性にとっては極めて重要である。チップ構造は、電子製品に密接に係っており、電子工業のコア技術となっている。
【０００３】
現在のチップは、主に印刷回路板（ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ  ｂｏａｒｄ、ＰＣＢ）を基板とし、チップを基板上に設け、基板を介してチップの電気ピンを外部に接続する。基板上には、電磁干渉を抑制するための接地層又は金属層を設ける。通常、金属層は、基板の表面又は内層に形成されるが、電子製品の軽薄短小という設計の流れに伴い、従来のチップ電磁干渉の設計は、現在の要求を満たすことができなくなっている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、ウエハの裏面及び側壁に、コンフォーマルシールドを形成するための接地層及び接続構造を形成させることにより、電磁干渉抑制効果を達成することができるとともに、チップの寸法を縮小することができるチップレベル電磁（ＥＭＩ）シールド構造及び製造方法を提供することを課題とする。
【課題を解決するための手段】
【０００５】
本発明は、少なくとも一つのチップが設けられるチップレベル電磁（ＥＭＩ）シールド構造であって、半導体基材と、少なくとも一つの接地リードと、接地層と、接続構造と、を備え、半導体基材の第１の面には再配置層が、第２の面には接地層が設けられている。接地リードは、半導体基材の第１の面に設けられ、接地リードは、半導体基材の周縁に位置し、接続構造は、半導体基材の側壁に設けられ、接地リード及び接地層を接続する。
【０００６】
本発明に係る一つの実施態様において、前記半導体基材は、シリコン基材であり、前記接続構造は、無電気めっき製造工程により半導体基材の側壁に形成されており、前記再配置層は、少なくとも一つのチップに電気的に接続するための複数の金属リードを備える。
【０００７】
本発明に係る一つの実施態様において、前記チップは、前記半導体基材の第１の面に設けられており、チップレベル電磁（ＥＭＩ）シールド構造は、前記チップを被覆するための保護層をさらに備える。保護層には、再配置層に電気的に接続するための複数の金属リードが設けられている。
【０００８】
また、本発明は、チップレベル電磁（ＥＭＩ）シールド構造の製造方法を提供しており、まず、ウエハの第１の面に再配置層を形成し、次に、ウエハの第１の面に少なくとも一つの接地リードを形成し、そして、ウエハの第１の面に少なくとも一つのチップを形成し、チップの間に前記接地リードが位置するようにする。続いて、ウエハの第２の面に接地層を形成し、次に、ウエハを複数の半導体基材に切断し、前記接地リードが前記半導体基材の周縁に位置するようにする。最後に、前記半導体基材における第１の半導体基材の側壁に、前記第１の半導体基材に対応する前記接地リード及び接地層を接続するための接続構造を形成する。
【発明の効果】
【０００９】
本発明に係るチップレベル電磁（ＥＭＩ）シールド構造及び製造方法によれば、半導体の裏面及び側面にシールドを直接形成するための金属層を電気めっきし、実装体に回路を直接レイアウトすることにより、印刷回路板が一つ減少するため、製造コスト及び体積を抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明に係る第１の実施例のチップレベル電磁（ＥＭＩ）シールド構造の模式図である。
【図２】本発明に係る第２の実施例のチップ製造工程の模式図である。
【図３】本発明に係る第２の実施例のチップ構造の模式図である。
【図４】本発明に係る第３の実施例のチップレベル電磁（ＥＭＩ）シールド構造の製造方法のフローである。
【発明を実施するための形態】
【００１１】
（第１の実施例）
図１は、本発明に係る第１の実施例のチップレベル電磁（ＥＭＩ）シールド構造の模式図である。チップレベル電磁（ＥＭＩ）シールド構造は、主に半導体基材１１０と、接地層１１１と、接続構造１１２と、接地リード１２１と、保護層１４０とを備える。半導体基材１１０の上表面（第１の面）にチップ１３１〜１３４を接続するための再配置層（Ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ  Ｌａｙｅｒ、ＲＤＬ）が設けられ、再配置層には、チップ１３１〜１３４の接続又は電気信号の伝送を行うための複数の金属リード１５１、１５２が設けられている。接地リード１２１は、半導体基材１１０の第１の面に設けられ、且つ、半導体基材１１０の周縁に位置している。半導体基材１１０の下表面（第２の面）には、接地層１１１である全面の金属層が設けられている。接続構造１１２は、半導体基材１１０の側壁に形成され、接地層１１１は、コンフォーマルシールドを形成するために接続構造１１２により接地リード１２１に接続される。ここで注意すべき点は、上記接地層１１１、接続構造１１２及び接地リード１２１は、スパッタリング（ｓｐｕｔｔｅｒｉｎｇ）により形成されてもよいが、本発明はこれに限定されるものではない。
【００１２】
チップ１３１〜１３４の接地線は、再配置層を介して接地リード１２１に接続されてもよい。接地層１１１及び接地リード１２１により、金属シールド効果が形成され、電磁干渉抑制の効果（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ、ＥＭＩ）を達成することができる。接続構造１１２は、例えば無電気めっき製造工程及びレーザ技術により半導体基材１１０の側壁に形成され、主に半導体基材１１０の上下表面の接地リード１２１及び接地層１１１を接続する。また、チップ１３１〜１３４の接地ピンは、再配置層により接地リード１２１に接続されてもよい。
【００１３】
チップ１３１〜１３４は、フリップチップ技術により半導体基材１１０の上表面に配置され、保護層１４０は、チップ１３１〜１３４上に被覆され、チップ１３１〜１３４を保護する。保護層１４０は、モールド複合材料（Ｍｏｌｄｉｎｇ  Ｃｏｍｐｏｕｎｄ）である。また、保護層１４０は、ドリル又は貫通孔めっきにより金属リード１５１が形成され、チップ１３１〜１３４の出力／入力（Ｉ／Ｏ）ピンを保護層１４０の上方の金属リード１５２に接続する。半導体基材１１０は、例えばシリコン基材又はシリコンウエハから切断されてなる基材であってもよい。
【００１４】
本発明によれば、シールドを形成するために半導体基材１１０の裏面に全面の金属層を直接形成しているため、印刷回路を別途形成する必要がない。従って、本発明に係るチップレベル電磁（ＥＭＩ）シールド構造によれば、チップ寸法を縮小することができるとともに、パッケージ工程の簡素化及び製造コストの低下を図ることができる。
【００１５】
また、チップ１３１〜１３４のピンは、金属リード１５１により保護層１４０の上方の金属リード１５２に接続され、外部の回路は、金属リード１５１、１５２によりチップ１３１〜１３４と電気的に接続される。本実施例においては、電気的接続のために保護層１４０に回路をレイアウトする。こうした構造は、集積回路基板に取って代わるとともに、製造コスト及び体積を低減することができる利点を有している。ここで注意すべき点は、半導体基材１１０の側壁にある接続構造１１２は、主に半導体基材１１０の裏面にある接地層１１１と正面にある接地リード１２１とを接続する点である。本発明において、接続構造１１２の形成方法及び形状は、設計の必要に応じて決められてよく、本発明は、その形成方法及び形状に限定されない。また、上記の実施例の説明によれば、この技術分野において通常知識を有する者は、その他の実施態様を推知することができるため、ここでは詳しい説明を省略する。
【００１６】
（第２の実施例）
上述のチップレベル電磁（ＥＭＩ）シールド構造を実現するために、本発明は、チップレベル電磁（ＥＭＩ）シールド構造の製造方法を提供する。図２は、本発明に係る第２の実施例のチップパッケージ製造工程の模式図である。図２を参照して、まず、半導体基材１１０（又はウエハ）に再配置層及び接地リード１２１を形成する。接地リード１２１は、半導体基材１１０の周縁に設けられる。接地リード１２１がウエハ上に形成された場合、接地リード１２１は、別のチップ接地領域との間に設けられる。ウエハが切断された後、接地リード１２１も同様に、切断された半導体基材１１０の周縁に位置する。チップ１３１〜１３４は、フリップチップにより半導体基材１１０（構造２１０を参照）に設けられる。次に、半導体基材１１０に保護層１４０を形成する。保護層１４０は、チップ１３１〜１３４（構造２２０を参照）を保護するためのモールド複合材料である。ここで注意すべき点は、ウエハの切断前に、製品の厚さを低減するためのチップ研磨を行うことができる点である。研磨のタイミングは、再配置層の形成前又は形成後であってよく、本実施例は、これに限定されない。また、その研磨後のチップの厚さは、製品の必要に応じて決められてよく、本実施例を限定するものではない。
【００１７】
続いて、ドリル、孔埋め又は貫通孔めっき等により、保護層１４０に金属リード１５１を形成し、そして金属リード１５１によりチップ１３１〜１３４を保護層１４０の上方の金属リード１５２（構造２３０を参照）に接続する。次に、半導体基材１１０の側壁に金属シールドを形成するために、半導体基材１１０の両面の接地リード１２１及び接地層１１１を接続するための接続構造１１２を形成する。ここで注意すべき点は、上記構造は、ウエハ上に直接応用してもよいが、この場合、保護層１４０を形成した後、ウエハを複数の半導体基材１１０に切断し、切断後に接地リード１２１が半導体基材１１０の周縁に位置するようにレイアウトを予め決定する必要がある点である。本実施例において、接地リード１２１がチップ間に設けられているため、ウエハが切断された後、接地リード１２１が自然に半導体基材１１０に位置することとなる。図３を参照して、図３は、本発明に係る第２の実施例のウエハの模式図であり、図３（ｂ）は図３（ａ）における領域３０５の拡大図である。チップ設置領域３１０及び３２０は、ウエハ３０１上にチップが設けられる領域（図３（ａ）を参照）である。接地リード１２１は、チップ設置領域３１０とチップ設置領域３２０との間（図３（ｂ）を参照）に設けられている。チップ設置領域に沿って切断した後、接地リード１２１は、チップ設置領域３１０の周縁、即ち半導体基材１１０の周縁に位置することとなる。最後に、半導体基材１１０の側壁に、接地リード１２１と他面の接地層１１１とを接続するための接続構を形成する。
【００１８】
（第３の実施例）
次に、本発明に係るチップレベル電磁（ＥＭＩ）シールド構造の製造方法をフローに基づいて説明する。図４は、本発明に係る第３の実施例の製造方法フローを示す。図３及び図４を参照して、まず、ウエハの第１の面に再配置層を形成し（ステップＳ４１０）、そしてウエハの第１の面に少なくとも一つの接地リード１２１を形成する（ステップＳ４２０）。次に、ウエハの第１の面に少なくとも一つのチップ１３１〜１３４を形成するとともに、接地リード１２１がチップ１３１〜１３４の間に位置するようにする（ステップＳ４３０）。続いて、ウエハの第２の面に接地層１１１を形成する（ステップＳ４４０）。次に、ウエハにそれらのチップ１３１〜１３４を被覆するための保護層１４０を形成する（ステップＳ４５０）。保護層１４０及び金属リード１５１、１５２を形成した後、ウエハを複数の半導体基材１１０に切断し、接地リード１２１がそれぞれ半導体基材１１０の周縁に位置（ステップＳ４６０）することとなる。最後に、それらの半導体基材１１０の側壁に、シールドを形成するためにそれらの半導体基材１１０の接地リード１２１と接地層１１１とを接続するための接続構造１１２を形成する。本実施例のチップレベル電磁（ＥＭＩ）シールド構造の製造方法におけるその他の実施の詳細は、上述の図１〜図３の説明の通りであるため、ここでは詳しい説明を省略する。
【００１９】
ここで注意すべき点は、本実施例は、各種設計に応じてウエハの所定領域に接地層及び接地リードを選択的に接地することができるため、所定の半導体基材に、必要とするシールドを形成することができ、電磁干渉抑制の効果を図ることができる点である。本発明は、接地層１１１及び接地リード１２１の領域、形状や数量になんら限定されるものではない。
【００２０】
上述のように、本発明は、ウエハの裏面及び側壁に金属層及び接続構造を直接形成することによりシールド効果を図ることができるため、本発明に係るチップレベル電磁（ＥＭＩ）シールド構造は、下記の利点を有している。
１、         チップレベル電磁（ＥＭＩ）シールド構造の簡素化及びチップ寸法の低減を図ることができる。
２、         製造コストを低減することができる。
３、         チップの安定性を向上することができる。
【００２１】
上述したものは、本発明の好ましい具体的実施例の詳細説明や図面に過ぎず、所属する技術分野において通常知識を有する者により本発明の主旨を逸脱しない範囲で種々に修正や変更されることが可能である。なお、そうした修正や変更は、本発明の特許請求の範囲に属するものである。
【符号の説明】
【００２２】
１１０  半導体基材
１１１  接地層
１１２  接続構造
１２１  接地リード
１３１〜１３４  チップ
１４０  保護層
１５１、１５２  金属リード
２１０〜２４０  構造
３０１  ウエハ
３０５  領域
３１０、３２０  チップ設置領域
Ｓ４１０〜Ｓ４７０  フローステップ
【図１】
0005527700.tif 000002
【図２】
0005527700.tif 000003
【図３】
0005527700.tif 000004
【図４】
0005527700.tif 000005