(57)【特許請求の範囲】
【請求項１】
商用電源と、前記商用電源に対し直列に接続されたトランスと、前記トランス内のチョークコイルの出力端と電源出力端との間に接続された出力ダイオードと、前記商用電源に対し並列に接続され前記チョークコイルの出力電圧をスイッチング制御するスイッチング素子と、前記スイッチング素子のオン／オフを制御する制御回路とを設け、前記商用電源電圧を昇圧し前記電源出力端より出力する昇圧電源回路において、
前記スイッチング素子に流れる過電流を検出する過電流検出手段を備え、
前記制御回路が、前記過電流検出手段が過電流の発生を検出した回数をカウントするＮビットカウンターを備え、
前記出力ダイオードが短絡した場合に、前記ＮビットカウンターがＮビットをカウントすると、前記制御回路が前記スイッチング素子へのゲート電圧の供給を停止し、
前記ＮビットカウンターがＮビットをカウントする時間が、起動から電源出力電圧が安定するまでの時間よりも長いことを特徴とする昇圧電源回路。
【請求項２】
前記制御回路が、
前記トランスを構成する制御巻線の電圧を所定の閾値と比較する比較器を備え、
前記制御巻線の電圧が所定の閾値よりも高い場合に、前記Ｎビットカウンターの値をリフレッシュする信号を出力することを特徴とする請求項１に記載の昇圧電源回路。
【請求項３】
前記制御回路が、起動電源電圧を検出する起動電源電圧検出手段を備え、
前記起動電源電圧検出手段が、起動電源電圧を検出したときに、前記Ｎビットカウンターの値をリフレッシュする信号を出力することを特徴とする請求項１または請求項２に記載の昇圧電源回路。
【請求項４】
商用電源と、前記商用電源に対し直列に接続されたチョークコイルおよびトランスと、前記チョークコイルの出力端および電源出力端の間と前記トランス内のチョークコイルの出力端および電源出力端の間とに接続された複数の出力ダイオードと、前記商用電源に対し並列に接続され前記チョークコイルの出力電圧をスイッチング制御する複数のスイッチング素子と、前記スイッチング素子のオン／オフを制御するマスター側制御回路と１以上のスレーブ側制御回路とからなるインターリーブ型スイッチング電源回路において、
前記マスター側制御回路が、
前記スイッチング素子に流れる過電流を検出する過電流検出手段と、
前記過電流検出手段が過電流の発生を検出した回数をカウントするＮビットカウンターと、を備え、
前記出力ダイオードが短絡した場合に、前記ＮビットカウンターがＮビットをカウントすると、前記スイッチング素子へのゲート電圧の供給を停止し、
前記ＮビットカウンターがＮビットをカウントする時間が、起動から電源出力電圧が安定するまでの時間よりも長いことを特徴とするインターリーブ型スイッチング電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、商用電源から供給される交流電力を昇圧して直流電力に変換する昇圧電源回路に関し、特に、出力ダイオードが何らかの要因で短絡した場合においても、スイッチング素子の破壊を未然に防止する昇圧電源回路に関する。
【背景技術】
【０００２】
従来、力率改善のための昇圧電源回路は、図８に示すように、交流入力電源（ＡＣ入力）を整流するダイオードブリッジＤ１０、過電流保護用のヒューズＦ１０、力率改善回路用コンデンサＣ１０、力率改善回路用チョークコイルＬ１０、力率改善回路用スイッチングＦＥＴ素子Ｑ１０、力率改善ＰＦＣ制御回路ＵＡ１、昇圧電圧設定用抵抗Ｒ１０、力率改善回路用整流ダイオードＤ２０、平滑用電解コンデンサＣ２０等の回路素子により構成される。
【０００３】
この回路の動作は、交流入力電源（ＡＣ入力）をダイオードブリッジＤ１０にて整流し、その整流出力電圧を力率改善回路用コンデンサＣ１０にて平滑化する。この際、力率改善回路用コンデンサＣ１０の容量は、数μＦ程度であるため、この両端電圧は、正弦波を全波整流した波形である。
【０００４】
上記ダイオードブリッジＤ１０の整流出力は、力率改善回路用チョークコイルＬ１０、力率改善回路用スイッチングＦＥＴ素子Ｑ１０、力率改善回路用整流ダイオードＤ２０、及び力率改善ＰＦＣ制御回路ＵＡ１により、入力電流が正弦波状で、かつ昇圧電圧出力端となる平滑用電解コンデンサＣ２０の両端電圧が、昇圧電圧設定用抵抗Ｒ１０で設定された昇圧電圧（Ｖ１）となるように制御される。尚、上記力率改善ＰＦＣ制御回路ＵＡ１に供給されるＶ２は、ＰＦＣ制御回路ＵＡ１内の制御ＩＣを駆動する電源電圧である（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−１４３８３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記の従来の昇圧電源回路は、過電圧保護回路をツェナーダイオードで簡易に構成したものであり、簡単な回路構成で、過電圧保護が行える。しかしながら、一方で、力率改善回路用整流ダイオード（出力ダイオード）Ｄ２０が何らかの要因で、短絡すると、スイッチング素子の破壊に至るという問題がある。
【０００７】
一般に、昇圧電源回路には、スイッチング素子に流れる過剰な電流を検出する目的で、過電流検出回路（ＯＣＰ：Ｏｖｅｒ  Ｃｕｒｒｅｎｔ  Ｐｒｏｔｅｃｔｉｏｎ）が設けられている。この過電流検出回路の動作について、図７を用いて説明する。スイッチング素子にゲート電圧が供給されると、スイッチング素子の電流（図中、主ＭＯＳ電流）が過電流となる。この電流値が予め定められた閾値（図中、ＯＣＰ閾値）を越えると、ＯＣＰコンパレータからパルス信号が出力され、スイッチング素子に対するゲート電圧の供給が停止される。
【０００８】
そのため、この過電流検出回路により、スイッチング素子を保護することも考えられる。しかしながら、出力ダイオードが短絡した場合に、過電流検出回路が過電流を検出したときには、一時的に、スイッチング素子に対するゲート電圧の供給が停止されるものの、ある周期で、この動作が継続的に発生するため、過電流検出回路だけでは、過電流によるスイッチング素子の破壊を未然に防止することはできない。
【０００９】
そこで、本発明は、上述の課題に鑑みてなされたものであり、出力ダイオードが何らかの要因で短絡した場合においても、スイッチング素子の破壊を未然に防止する昇圧電源回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明は、上記の課題を解決するために、以下の事項を提案している。
【００１１】
（１）本発明は、商用電源と、前記電源に対し直列に接続されたトランス（例えば、図１のトランス２０に相当）と、前記トランス内のチョークコイルの出力端と前記電源出力端との間に接続された出力ダイオード（例えば、図１の出力ダイオードＤ１に相当）と、前記商用電源に対し並列に接続され前記チョークコイルの出力電圧をスイッチング制御するスイッチング素子（例えば、図１のスイッチング素子Ｑ１に相当）と、前記スイッチング素子のオン／オフを制御する制御回路（例えば、図１の制御回路３０に相当）とを設け、前記商用電源電圧を昇圧し前記電源出力端より出力する昇圧電源回路において、前記スイッチング素子に流れる過電流を検出する過電流検出手段（例えば、図１の過電流検出抵抗Ｒ１、図２のＯＣＰ電圧コンパレータ３１に相当）を備え、前記出力ダイオードが短絡した場合に、前記過電流検出手段が、所定の回数以上連続して、過電流を検出すると、前記制御回路が前記スイッチング素子へのゲート電圧の供給を停止することを特徴とする昇圧電源回路を提案している。
【００１２】
この発明によれば、過電流検出手段が、スイッチング素子に流れる過電流を検出し、出力ダイオードが短絡した場合に、過電流検出手段が、所定の回数以上連続して、過電流を検出すると、制御回路がスイッチング素子へのゲート電圧の供給を停止する。つまり、出力ダイオードが何らかの要因で短絡した場合には、スイッチング素子に過電流が流れる。したがって、過電流検出手段を用いて、スイッチング素子に流れる過電流を検出し、過電流検出手段が過電流を検出する回数が一定回数連続する場合には、出力ダイオードが短絡したと判断して、スイッチング素子をオフすることにより、スイッチング素子を破壊から保護する。
【００１３】
（２）本発明は、（１）の昇圧電源回路について、前記制御回路が、前記過電流検出手段が過電流の発生を検出した回数をカウントするＮビットカウンター（例えば、図２のＮビットカウンター３２に相当）と、前記トランスを構成する制御巻線の電圧を所定の閾値と比較する比較器（例えば、図２の制御巻線電圧コンパレータ３５に相当）とを備え、前記制御巻線の電圧が所定の閾値よりも高い場合に、前記Ｎビットカウンターの値をリフレッシュする信号を出力することを特徴とする昇圧電源回路を提案している。
【００１４】
この発明によれば、制御回路が、過電流検出手段が過電流の発生を検出した回数をカウントするＮビットカウンターと、トランスを構成する制御巻線の電圧を所定の閾値と比較する比較器とを備え、制御巻線の電圧が所定の閾値よりも高い場合に、Ｎビットカウンターの値をリフレッシュする信号を出力する。つまり、制御巻線電圧が正常な値の場合には、その都度、Ｎビットカウンターのカウンター数をリセットすることにより、電源起動時の過電流状態と区別する。
【００１５】
（３）本発明は、（２）の昇圧電源回路について、前記制御回路が、前記過電流検出手段が過電流の発生を検出した回数をカウントするＮビットカウンター（例えば、図２のＮビットカウンター３２に相当）を備え、該Ｎビットカウンターが、Ｎビットをカウントする時間が、起動から電源出力電圧が安定するまでの時間よりも長いことを特徴とする昇圧電源回路を提案している。
【００１６】
この発明によれば、過電流検出手段が過電流の発生を検出した回数をカウントするＮビットカウンターを備え、そのＮビットカウンターが、Ｎビットをカウントする時間が、起動から電源出力電圧が安定するまでの時間よりも長い。つまり、電源が起動して、制御巻線電圧が安定するまでは、出力ダイオードを短絡した場合と同様に過電流が発生する。そのため、この状態をマスクするために、最適なカウント数をビット数の変更により実現することができる。
【００１７】
（４）本発明は、（１）から（４）の昇圧電源回路について、前記制御回路が、前記過電流検出手段が過電流の発生を検出した回数をカウントするＮビットカウンター（例えば、図２のＮビットカウンター３２に相当）と、起動電源電圧を検出する起動電源電圧検出手段（例えば、図２のＶＣＣ電圧起動検出部３７に相当）と、を備え、前記起動電源電圧検出手段が、起動電源電圧を検出したときに、前記Ｎビットカウンターの値をリフレッシュする信号を出力することを特徴とする昇圧電源回路を提案している。
【００１８】
この発明によれば、制御回路が、過電流検出手段が過電流の発生を検出した回数をカウントするＮビットカウンターと、起動電源電圧を検出する起動電源電圧検出手段と、を備え、起動電源電圧検出手段が、起動電源電圧を検出したときに、Ｎビットカウンターの値をリフレッシュする信号を出力する。つまり、Ｎビットカウンターは、過電流の発生を検出するたびに、カウントアップする。一方で、過電流検出手段が過電流を検出する回数が一定回数連続する場合には、出力ダイオードが短絡したと判断することから、起動電圧（Ｖｃｃ）供給時に、確実にカウンターのカウント数をリセットしてから起動を行うことにより、誤動作を防止する。
【００１９】
（５）本発明は、商用電源と、前記電源に対し直列に接続された複数のトランスと、前記トランス内のチョークコイルの出力端と前記電源出力端との間に接続された複数の出力ダイオードと、前記商用電源に対し並列に接続され前記チョークコイルの出力電圧をスイッチング制御する複数のスイッチング素子と、前記スイッチング素子のオン／オフを制御するマスター側制御回路と１以上のスレーブ側制御回路とからなるインターリーブ型スイッチング電源回路において、前記マスター側制御回路が、前記スイッチング素子に流れる過電流を検出する過電流検出手段を備え、前記出力ダイオードが短絡した場合に、前記過電流検出手段が、所定の回数以上連続して、過電流を検出すると、前記スイッチング素子へのゲート電圧の供給を停止することを特徴とするインターリーブ型スイッチング電源回路を提案している。
【００２０】
この発明によれば、インターリーブ型スイッチング電源回路において、マスター側制御回路が、スイッチング素子に流れる過電流を検出する過電流検出手段を備え、出力ダイオードが短絡した場合に、過電流検出手段が、所定の回数以上連続して、過電流を検出すると、スイッチング素子へのゲート電圧の供給を停止する。ここで、インターリーブ型スイッチング電源回路は、マスター側制御回路が、スレーブ側制御回路をコントロールする構成になっている。そのため、マスター側制御回路にのみ上記の機能を備えておけば、仮に、スレーブ側の出力ダイオードが短絡した場合でも、マスター側制御回路内の上記の機能が動作して、スレーブ側のスイッチング素子が過電流により破壊することを防止することができる。
【発明の効果】
【００２１】
本発明によれば、出力ダイオードが何らかの要因で短絡した場合においても、スイッチング素子の破壊を未然に防止することができるという効果がある。また、電源起動時に生じるスイッチング素子に対する過電流状態においては動作せずに、出力ダイオードが何らかの要因で短絡した場合のみに動作を行う過電流保護を実現することができるという効果がある。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施形態に係る昇圧電源回路の構成を示す図である。
【図２】本発明の実施形態に係る制御回路の内部構成を示す図である。
【図３】本発明の実施形態に係る昇圧電源回路各部の波形を示す図である。
【図４】本発明の実施形態に係るゲート信号と制御巻線電圧との関係を示す図である。
【図５】本発明の応用例１に係るインターリーブ型昇圧電源回路の構成を示す図である。
【図６】本発明の応用例２に係るインターリーブ型昇圧電源回路の構成を示す図である。
【図７】従来のゲート信号、主ＭＯＳ電流、ＯＣＰコンパレータの関係を示す図である。
【図８】従来例に係る昇圧電源回路の構成を示す図である。
【発明を実施するための形態】
【００２３】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、本実施形態における構成要素は適宜、既存の構成要素等との置き換えが可能であり、また、他の既存の構成要素との組合せを含む様々なバリエーションが可能である。したがって、本実施形態の記載をもって、特許請求の範囲に記載された発明の内容を限定するものではない。
【００２４】
＜昇圧電源回路の構成＞
図１を用いて、本発明の実施形態に係る昇圧電源回路の構成について、説明する。
【００２５】
図１に示すように、本実施形態に係る昇圧電源回路は、整流回路１０と、チョークコイルＬ１および制御巻線Ｌ２とからなるトランス２０と、制御回路３０と、出力電圧検出回路４０と、入力コンデンサＣ１と、スイッチング素子Ｑ１と、過電流検出抵抗Ｒ１と、出力ダイオードＤ１と、平滑化コンデンサＣ２とから構成されている。
【００２６】
整流回路１０は、商用電源の交流を全波整流して得られる脈流をトランス２０およびチョークコイルＬ３に供給する。トランス２０は、スイッチング素子Ｑ１がオンの場合に、エネルギーをチョークコイルＬ１に蓄積し、スイッチング素子Ｑ１がオフの場合に、チョークコイルＬ１に蓄積したエネルギーを負荷に供給する。制御巻線Ｌ２は、チョークコイルＬ１を流れる電流に対応した信号を制御回路３０のＺ／Ｃ端子に供給する。この信号は、制御回路３０におけるスイッチング素子をオンするためのトリガ信号となる。
【００２７】
制御回路３０は、Ｚ／Ｃ端子に供給される信号に基づいて、スイッチング素子Ｑ１のゲートに信号を供給する。また、過電流検出抵抗Ｒ１での電圧降下をモニターし、スイッチング素子Ｑ１に流れる過電流を検出して、スイッチング素子Ｑ１のゲートへの信号供給を停止する。なお、本発明に関連する制御回路３０の内部構成については、後に詳述する。
【００２８】
出力電圧検出回路４０は、出力電圧を検出するための抵抗Ｒ２、Ｒ３と、基準電圧源Ｖｃと、出力電圧を抵抗Ｒ２、Ｒ３で分圧した分圧値をマイナス入力に、基準電圧源Ｖｃをプラス入力に接続し、フィードバック抵抗Ｒ４を有するオペアンプＯＰ１とから構成されている。出力電圧検出回路４０の出力は、制御回路３０のＦＢ端子に接続され、出力電圧の分圧値が基準電圧よりも高くなると、両者の電位差に応じた電流をＦＢ端子から引き抜くように動作する。
【００２９】
＜制御回路の内部構成＞
図２を用いて、本発明の実施形態に係る制御回路の内部構成について、説明する。
【００３０】
図２に示すように、本実施形態に係る制御回路３０は、ＯＣＰ電圧コンパレータ３１と、Ｎビットカウンター３２と、ラッチ回路３３と、ラッチリセットコンパレータ３４と、制御巻線電圧コンパレータ３５と、ＯＲ回路３６と、ＶＣＣ電圧起動検出部３７とから構成されている。また、Ｚ／Ｃ端子、ＯＣＰ端子、ＶＣＣ端子を備えている。
【００３１】
ＯＣＰ電圧コンパレータ３１は、ＯＣＰ端子から入力した過電流検出抵抗Ｒ１の電圧値を所定の閾値と比較して、過電流検出抵抗Ｒ１の電圧値が所定の閾値よりも高い場合には、Ｎビットカウンター３２の図示しないクロック端子にパルスを出力する。
【００３２】
Ｎビットカウンター３２は、ＯＣＰ電圧コンパレータ３１から図示しないクロック端子に入力されるパルスの数をカウントするカウンターであり、カウント数が２Ｎに達すると、ラッチ回路３３の図示しないセット端子にラッチ信号を出力する。なお、ビット数Ｎは、Ｎビットカウンター３２が、Ｎビットをカウントする時間が、電源の起動から電源出力電圧が安定するまでの時間よりも長くなるように設定される。
【００３３】
ラッチ回路３３は、Ｎビットカウンター３２から図示しないセット端子にラッチ信号を入力するとその状態を保持する。これにより、制御回路３０は、スイッチング素子Ｑ１へのゲート信号の供給をラッチ停止し、電源の動作を停止させる。また、ラッチリセットコンパレータ３４は、ＶＣＣの電圧が所定の閾値よりも低くなると、図示しないラッチ回路３３のリセット端子にリセット信号を出力する。
【００３４】
制御巻線電圧コンパレータ３５は、制御巻線電圧を所定の閾値と比較して、制御巻線電圧が所定の閾値よりも高い場合には、ＯＲ回路３６にハイレベルのパルスを出力する。ＶＣＣ電圧起動検出部３７は、電源の起動時のＶＣＣをモニターし、電源の起動時を検出したときに、ハイレベルのパルスを出力する。ＯＲ回路３６は、制御巻線電圧コンパレータ３５からの出力パルスとＶＣＣ電圧起動検出部３７の出力パルスとのＯＲを演算し、少なくともどちらかの出力パルスがハイレベルであるとき、Ｎビットカウンター３２の図示しないクリア端子にクリア信号を出力する。
【００３５】
つまり、制御巻線電圧コンパレータ３５を使って、Ｎビットカウンター３２にクリア信号を出力して、Ｎビットカウンター３２をクリアするのは、通常動作時には、制御巻線電圧によって、定期的にＮビットカウンター３２をリフレッシュするためである。また、ＶＣＣ電圧起動検出部３７を使って、Ｎビットカウンター３２にクリア信号を出力して、Ｎビットカウンター３２をクリアするのは、ＶＣＣ電源供給時に、確実にカウンタのカウント数をリセットしてから起動を行い、Ｎビットカウンター３２の誤動作を防止するためである。
【００３６】
＜昇圧電源回路の動作＞
図３を用いて、本発明の実施形態に係る昇圧電源回路の動作を回路各部の波形を参照しながら、説明する。
【００３７】
＜定常動作時＞
定常動作の場合の各部波形が（Ａ）に示されている。制御巻線Ｌ２の電圧波形は、チョークコイルＬ１を流れる電流に対応した電圧波形となるが、定常状態では、図に示すような矩形波が現れ、これが、制御回路３０のＺ／Ｃ端子に入力される。
【００３８】
この信号は、制御回路３０内の制御巻線電圧コンパレータ３５に入力され、入力信号が所定の閾値を越えた場合には、ハイレベルのパルス信号がＯＲ回路３６に出力され、ＯＲ回路３６からＮビットカウンター３２にクリア信号が出力され、カウンターがリフレッシュされる。
【００３９】
一方で、定常動作時には、ＯＣＰ電圧コンパレータ３１にＯＣＰ信号が入力されるが、ＯＣＰ信号のレベルが所定の閾値よりも低いために、ＯＣＰ電圧コンパレータ３１からＮビットカウンター３２へカウントアップ信号が出力されることはない。
【００４０】
また、定常動作時には、Ｚ／Ｃ端子に入力される信号に基づいて、スイッチング素子Ｑ１に図に示すようなゲート信号が供給され、これにより、スイッチング素子Ｑ１には、三角波状の電流（図中、主ＭＯＳ電流）が流れる。
【００４１】
なお、図中（Ｃ）の波形群は、後述する出力ダイオードＤ１が短絡状態から復帰し、定常状態に戻った場合の波形群を示している。この状態では、図中（Ａ）の場合とは異なり、復帰直後、制御巻線Ｌ２の電圧が安定せず、レベルが小さくなっている。そして、その後、制御巻線Ｌ２の電圧が安定して、本来の電圧値になると、制御回路３０内の制御巻線電圧コンパレータ３５からハイレベルのパルス信号がＯＲ回路３６に出力され、ＯＲ回路３６からＮビットカウンター３２にクリア信号が出力され、カウンターがリフレッシュされる。
【００４２】
＜出力ダイオード短絡時＞
図中（Ｂ）は、出力ダイオードＤ１が短絡した場合の各部の波形を示している。出力ダイオードＤ１が短絡すると、トランス２０の入力電圧Ｖｉと昇圧電源回路の出力電圧ＶｏがＶｉ＝Ｖｏの関係となるため、制御巻線Ｌ２の正の電圧は現れない。
【００４３】
一方で、出力ダイオードＤ１が短絡すると、スイッチング素子Ｑ１に過電流が流れる（図中、主ＭＯＳ電流とＯＣＰ閾値の波形を参照）ために、ＯＣＰ電圧が高くなって、ＯＣＰ電圧コンパレータ３１からＮビットカウンター３２へカウントアップ信号が出力される。
【００４４】
図中（Ｂ）は、出力ダイオードＤ１の短絡状態が短時間で解消される場合を示しているが、図名（Ｄ）のように、長時間、出力ダイオードＤ１の短絡状態が続くと、ＯＣＰ電圧コンパレータ３１からのカウントアップ信号によって、Ｎビットカウンター３２がカウントアップを続け、所定のＮビットまで、カウントすると信号をラッチ回路３３に出力して、ラッチ停止する。なお、ラッチ停止の状態は、ＶＣＣがラッチ解除電圧よりも低くなると、ラッチリセットコンパレータ３４からのラッチリセット信号により解除される。
【００４５】
＜制御巻線電圧とゲート信号の関係＞
上記で、制御巻線電圧を用いる理由について、図４を参照して説明する。
制御巻線電圧とゲート信号との関係は、図４に示すようになっている。つまり、ゲート信号により、スイッチング素子Ｑ１がオンの時には、制御巻線Ｌ２に負の電圧が現れ、スイッチング素子Ｑ１がオフの時には、制御巻線Ｌ２に正の電圧（図中、斜線部分）が現れる。
【００４６】
スイッチング素子Ｑ１がオフの時、チョークコイルＬ１の巻数をＮｐ、制御巻線Ｌ２の巻数をＮｃ、チョークコイルＬ１の入力電圧をＶｉ、昇圧電源回路の出力電圧をＶｏとすると、制御巻線Ｌ２のエネルギーは、Ｅｍ＝（Ｖｏ−Ｖｉ）×（Ｎｃ／Ｎｐ）となる。つまり、出力電圧Ｖｏが安定すれば、制御巻線Ｌ２には、一定の電圧が現れる。一方で、上述のように、出力ダイオードＤ１が短絡すると、トランス２０の入力電圧Ｖｉと昇圧電源回路の出力電圧ＶｏがＶｉ＝Ｖｏの関係となる。そのため、出力ダイオードＤ１が短絡すると、上式により、制御巻線Ｌ２の正の電圧は、現れない。
【００４７】
そのため、制御巻線Ｌ２の電圧をモニターすることにより、定常動作と出力ダイオードＤ１の短絡時の動作とを識別することができる。また、昇圧電源回路の起動時にも、スイッチング素子Ｑ１に過電流が流れるが、定常動作時に、制御巻線Ｌ２の電圧が一定の電圧になると、Ｎビットカウンター３２をリフレッシュすることにより、上記、昇圧電源回路の起動時の過電流状態との切り分けが可能となる。
【００４８】
したがって、本実施形態によれば、出力ダイオードが何らかの要因で短絡した場合においても、スイッチング素子の破壊を未然に防止することができる。また、電源起動時に生じるスイッチング素子に対する過電流状態においては、動作せずに、出力ダイオードが何らかの要因で短絡した場合のみに動作を行う過電流保護を実現することができる。
【００４９】
＜応用例１＞
図５を用いて、本実施形態の応用例１について説明する。
本応用例は、上記実施形態の内容をスイッチング電源を並列に接続して構成するインターリーブ型スイッチング電源に適用するものである。
【００５０】
本応用例に係るインターリーブ型スイッチング電源は、主として、図５に示すように、整流回路１０と、チョークコイルＬ１および制御巻線Ｌ２とからなるトランス２０と、マスター側制御回路３０ａと、スレーブ側制御回路３０ｂと、出力電圧検出回路４０と、トリガ伝達回路５０とから構成されている。
【００５１】
マスター側制御回路３０ａおよびスレーブ側制御回路３０ｂは、ＶＺ端子およびＦＢ端子に入力される信号により、スイッチング素子のオンタイミングとオン時間幅とを制御する。
【００５２】
出力電圧検出回路４０は、出力電圧を検出するための抵抗Ｒ２、Ｒ３と、基準電圧源Ｖｃと、出力電圧を抵抗Ｒ２、Ｒ３で分圧した分圧値をマイナス入力に、基準電圧源Ｖｃをプラス入力に接続し、フィードバック抵抗Ｒ４を有するオペアンプＯＰ１とから構成されている。出力電圧検出回路４０の出力は、マスター側制御回路３０ａのＦＢ端子に接続され、出力電圧の分圧値が基準電圧よりも高くなると、両者の電位差に応じた電流をＦＢ端子から引き抜くように動作する。
【００５３】
トリガ伝達回路５０は、制御巻線Ｌ２から出力される信号を利用して、マスター側のオフタイミングで、スレーブ側の制御回路にオントリガを供給する。これにより、２つのスイッチング素子を交互にオン状態とすることができる。
【００５４】
また、マスター側制御回路３０ａの内部構成は、上記実施形態で説明したように、図２に示すような構成になっている。本応用例においては、マスター側制御回路３０ａが、スレーブ側制御回路３０ｂをコントロールする構成になっているため、マスター側制御回路３０ａにのみ上記実施形態で示した機能を備えておけば、仮に、スレーブ側の出力ダイオードＤ２が短絡した場合でも、マスター側制御回路３０ａ内の図２に示す回路ブロックが動作して、スレーブ側のスイッチング素子Ｑ２が過電流により破壊することを防止することができる。なお、本応用例では、スレーブが１つの場合を例示したが、これに限らず、スレーブがＮ（Ｎは正の整数）個の場合であっても、本応用例同様に、機能させることができる。
【００５５】
したがって、昇圧電源回路のみならず、スイッチング電源を並列に接続して構成するインターリーブ型スイッチング電源のマスター側制御回路に、上記実施形態における機能を搭載しておけば、たとえ、スレーブ側の出力ダイオードが短絡状態になった場合でも、スレーブ側スイッチング素子の破壊を未然に防止することができる。また、電源起動時に生じるマスター側およびスレーブ側のスイッチング素子に対する過電流状態においては、動作せずに、出力ダイオードが何らかの要因で短絡した場合のみに動作を行う過電流保護を実現することができる。
【００５６】
＜応用例２＞
図６を用いて、本実施形態の応用例２について説明する。
本応用例は、上記実施形態の内容をスイッチング電源を並列に接続して構成するインターリーブ型スイッチング電源に適用するものである。
【００５７】
応用例１においては、マスター側の制御巻線Ｌ２により、チョークコイルＬ１を流れる電流に対応した信号をマスター側制御回路３０ａが検出し、これをトリガ伝達回路５０を介して、スレーブ側制御回路３０ｂにおけるスイッチング素子をオンするためのトリガ信号とする例について述べたが、本実施形態では、マスター側制御回路６０ａにおけるスイッチング素子がオフしたタイミングで、スレーブ側制御回路６０ｂにおけるスイッチング素子をオンするタイミングを生成している。
【００５８】
具体的には、図６に示すように、マスター側制御回路６０ａにオン幅伝達出力端子とオントリガ伝達出力端子を備えるとともに、スレーブ側制御回路６０ｂにオン幅伝達入力端子とオントリガ伝達入力端子を備え、マスター側制御回路６０ａが、スレーブ側制御回路６０ｂにマスター側制御回路６０ａで検出したオントリガとオン幅（オン時間幅）を伝達し、スレーブ側制御回路が伝達されたオン時間幅でスイッチング素子を制御するようにしている。
【００５９】
また、マスター側制御回路６０ａの内部構成は、上記実施形態で説明したように、図２に示すような構成になっている。本応用例においては、マスター側制御回路６０ａが、スレーブ側制御回路６０ｂをコントロールする構成になっているため、マスター側制御回路６０ａにのみ上記実施形態で示した機能を備えておけば、仮に、スレーブ側の出力ダイオードＤ２が短絡した場合でも、マスター側制御回路６０ａ内の図２に示す回路ブロックが動作して、スレーブ側のスイッチング素子Ｑ２が過電流により破壊することを防止することができる。なお、本応用例では、スレーブが１つの場合を例示したが、これに限らず、スレーブがＮ（Ｎは正の整数）個の場合であっても、本応用例同様に、機能させることができる。
【００６０】
したがって、昇圧電源回路のみならず、スイッチング電源を並列に接続して構成するインターリーブ型スイッチング電源のマスター側制御回路に、上記実施形態における機能を搭載しておけば、たとえ、スレーブ側の出力ダイオードが短絡状態になった場合でも、スレーブ側スイッチング素子の破壊を未然に防止することができる。また、電源起動時に生じるマスター側およびスレーブ側のスイッチング素子に対する過電流状態においては、動作せずに、出力ダイオードが何らかの要因で短絡した場合のみに動作を行う過電流保護を実現することができる。
【００６１】
以上、本発明の実施形態について説明したが、本発明は、上述した実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。
【符号の説明】
【００６２】
１０；整流回路
２０；トランス
３０；制御回路
３０ａ、６０ａ；マスター側制御回路
３０ｂ、６０ｂ；スレーブ側制御回路、
３１；ＯＣＰ電圧コンパレータ
３２；Ｎビットカウンター
３３；ラッチ回路
３４；ラッチリセットコンパレータ
３５；制御巻線電圧コンパレータ
３６；ＯＲ回路
３７；ＶＣＣ電圧起動検出部
４０；出力電圧検出回路
５０；トリガ伝達回路
Ｌ１；チョークコイル
Ｌ２；制御巻線
Ｃ１；入力コンデンサ
Ｑ１、Ｑ２；スイッチング素子
Ｒ１；過電流検出抵抗
Ｄ１；出力ダイオード
Ｃ２；平滑化コンデンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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