(57)【特許請求の範囲】
【請求項１】
半導体基板における第１の活性領域に形成された第１導電型の第１の電界効果型トランジスタを備え、
前記第１の電界効果型トランジスタは、
前記第１の活性領域の上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の上に形成された第１のゲート電極とを有し、
前記第１のゲート電極は、前記第１のゲート絶縁膜の上に形成された第１の金属電極と、該第１の金属電極の上に形成された第１の界面層と、該第１の界面層の上に形成された第１のシリコン電極とを有し、
前記第１の界面層は、前記第１の金属電極の上に形成された第１の下層膜と、該第１の下層膜の上に形成された第１の上層膜とを有し、
前記第１の下層膜と前記第１の上層膜とは、互いに異なる絶縁材料からなることを特徴とする半導体装置。
【請求項２】
前記第１の下層膜及び前記第１の上層膜のうち、一方は第１のシリコン酸化膜であり、他方は第１の金属酸化膜であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の電界効果型トランジスタは、Ｎ型トランジスタであり、
前記第１の下層膜は、前記第１の金属酸化膜であり、
前記第１の上層膜は、前記第１のシリコン酸化膜であり、
前記第１の金属酸化膜は、酸化ランタン、酸化ゲルマニウム、酸化イットリウム、酸化ルテチウム、又は酸化ストロンチウムからなることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１の電界効果型トランジスタは、Ｎ型トランジスタであり、
前記第１の下層膜は、前記第１のシリコン酸化膜であり、
前記第１の上層膜は、前記第１の金属酸化膜であり、
前記第１の金属酸化膜は、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ジルコニウム、酸化チタン、酸化タンタル、又は酸化スカンジウムからなることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記第１の電界効果型トランジスタは、Ｎ型トランジスタであり、
前記第１の下層膜は、前記第１の上層膜に対して酸素原子の面密度が小さいことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１の電界効果型トランジスタは、Ｐ型トランジスタであり、
前記第１の下層膜は、前記第１の金属酸化膜であり、
前記第１の上層膜は、前記第１のシリコン酸化膜であり、
前記第１の金属酸化膜は、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ジルコニウム、酸化チタン、酸化タンタル、又は酸化スカンジウムからなることを特徴とする請求項２に記載の半導体装置。
【請求項７】
前記第１の電界効果型トランジスタは、Ｐ型トランジスタであり、
前記第１の下層膜は、前記第１のシリコン酸化膜であり、
前記第１の上層膜は、前記第１の金属酸化膜であり、
前記第１の金属酸化膜は、酸化ランタン、酸化ゲルマニウム、酸化イットリウム、酸化ルテチウム、又は酸化ストロンチウムからなることを特徴とする請求項２に記載の半導体装置。
【請求項８】
前記第１の電界効果型トランジスタは、Ｐ型トランジスタであり、
前記第１の下層膜は、前記第１の上層膜に対して酸素原子の面密度が大きいことを特徴とする請求項１、２、６及び７のいずれか１項に記載の半導体装置。
【請求項９】
前記第１のシリコン酸化膜は、０．３ｎｍ以上且つ１．０ｎｍ以下の膜厚を有し、
前記第１の金属酸化膜の膜厚は、０．３ｎｍ以上且つ２．０ｎｍ以下の膜厚を有していることを特徴とする請求項２〜４、６及び７のいずれか１項に記載の半導体装置。
【請求項１０】
前記半導体基板における第２の活性領域に形成された第２導電型の第２の電界効果型トランジスタをさらに備え、
前記第２の電界効果型トランジスタは、
前記第２の活性領域の上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の上に形成された第２のゲート電極とを有し、
前記第２のゲート電極は、前記第２のゲート絶縁膜の上に形成された第２の金属電極と、該第２の金属電極の上に形成された第２の界面層と、該第２の界面層の上に形成された第２のシリコン電極とを有し、
前記第１の界面層と前記第２の界面層とは、互いに異なる絶縁材料を有していることを特徴とする請求項１に記載の半導体装置。
【請求項１１】
前記第２の界面層は、前記第２の金属電極の上に形成された第２の下層膜と、前記第２の下層膜の上に形成された第２の上層膜とを有し、
前記第２の下層膜と前記第２の上層膜とは、互いに異なる絶縁材料からなることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第１の電界効果型トランジスタは、Ｎ型トランジスタであり、
前記第２の電界効果型トランジスタは、Ｐ型トランジスタであり、
前記第１の下層膜は、第１の金属酸化膜であり、
前記第１の上層膜は、第１のシリコン酸化膜であり、
前記第２の下層膜は、第２の金属酸化膜であり、
前記第２の上層膜は、第２のシリコン酸化膜であり、
前記第１の金属酸化膜と前記第２の金属酸化膜とは、互いに異なる絶縁材料からなることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記第１の金属酸化膜は、酸化ランタン、酸化ゲルマニウム、酸化イットリウム、酸化ルテチウム、又は酸化ストロンチウムからなり、
前記第２の金属酸化膜は、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ジルコニウム、酸化チタン、酸化タンタル、又は酸化スカンジウムからなることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記第１の電界効果型トランジスタは、Ｎ型トランジスタであり、
前記第２の電界効果型トランジスタは、Ｐ型トランジスタであり、
前記第１の下層膜は、第１のシリコン酸化膜であり、
前記第１の上層膜は、第１の金属酸化膜であり、
前記第２の下層膜は、第２のシリコン酸化膜であり、
前記第２の上層膜は、第２の金属酸化膜であり、
前記第１の金属酸化膜と前記第２の金属酸化膜とは、互いに異なる絶縁材料からなることを特徴とする請求項１１に記載の半導体装置。
【請求項１５】
前記第１の金属酸化膜は、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ジルコニウム、酸化チタン、酸化タンタル、又は酸化スカンジウムからなり、
前記第２の金属酸化膜は、酸化ランタン、酸化ゲルマニウム、酸化イットリウム、酸化ルテチウム、又は酸化ストロンチウムからなることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記第１の界面層は、前記第１の金属電極と前記第１のシリコン電極との間に形成されるショットキーバリアの高さを低減する双極子を有していることを特徴とする請求項１〜１５のいずれか１項に記載の半導体装置。
【請求項１７】
前記第１の金属電極は、前記第１のシリコン電極と直接に接触させた場合に、その接触した界面にショットキーバリアが発生する金属材料により構成されていることを特徴とする請求項１〜１６のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、金属電極と該金属電極の上に形成されたシリコン電極とを有するゲート電極を備えた電界効果型トランジスタを含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置のデザインルールの縮小に伴い、半導体集積回路の集積度は飛躍的に向上し、１チップに１億個以上の電界効果型トランジスタ（Field Effect Transistor:ＦＥＴ）の搭載も可能となっている。高性能なトランジスタを実現するには、該トランジスタのゲート長を縮小するだけでなく、ゲート絶縁膜の薄膜化も求められる。従来、ゲート絶縁膜として、シリコン酸化膜又はその窒化膜であるシリコン酸窒化膜が用いられてきたが、等価酸化膜厚（Equivalent Oxide Thickness：ＥＯＴ）が２ｎｍ以下の薄膜領域となると、ゲートリーク電流が増大して、集積回路の消費電力が増大するという不具合が発生する。
【０００３】
そこで、ゲートリーク電流を低減しつつ、ＥＯＴの薄膜化を実現するために、高誘電体からなるゲート絶縁膜に関心が寄せられている。また、さらなるＥＯＴの薄膜化を図るために、窒化チタン又は窒化タンタル等からなる金属電極を、従来からゲート電極として用いられているシリコン電極とゲート絶縁膜との間に挟み込んだ（Metal Inserted Poly-silicon Stacked FET：ＭＩＰＳ ＦＥＴ）について、多くの研究及び開発がなされている（例えば、特許文献１を参照。）。このＭＩＰＳ ＦＥＴは、金属電極がシリコン電極の下側（ゲート絶縁膜側）に形成されるため、シリコン電極の空乏化を抑制することが可能となるので、トランジスタの高性能化を図ることができる。
【０００４】
ＭＩＰＳ ＦＥＴは、従来からゲート電極として用いられている膜厚が５０ｎｍ〜１００ｎｍと比較的に厚い膜厚を有するシリコン電極の下に、膜厚が５ｎｍ程度と比較的に薄い金属電極を形成することにより実現される。ゲート電極の形状、すなわちゲート電極の寸法及び高さ等を従来から用いられているシリコン電極と同程度とすることが容易であるため、３２ｎｍ以細のＦＥＴに対する有力なゲート電極構造の１つとして、研究及び開発がなされている（例えば、非特許文献１を参照。）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−０２３１５２号公報
【非特許文献】
【０００６】
【非特許文献１】X. Chen et al., "A Cost Effective 32nm High-K/ Metal Gate CMOS Technology for Low Power Applications with Single-Metal/Gate-First Process", Symposium on VLSI Tech., p.88, 2008.
【非特許文献２】K. Kita & A. Toriumi, "Intrinsic Origin of Electric Dipoles Formed at High-k/SiO2 Interface", IEDM, p.29, 2008.
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、ＭＩＰＳ構造を有するＦＥＴ（ＭＩＰＳ ＦＥＴ）を実現しようとすると、金属電極とシリコン電極との界面に生じる界面抵抗のために、半導体集積回路の交流特性が劣化するという問題がある。
【０００８】
図１０は従来のＭＩＰＳ構造を有するＰ型ＦＥＴの模式的な断面構成を示している。Ｎウェル等のＮ型不純物を含むシリコンからなる半導体基板３００の上部に、素子分離領域３０１に囲まれた活性領域３０２が形成されている。活性領域３０２の上には、例えばシリコン酸化膜３０３とハフニウム酸化膜３０４との積層膜からなるゲート絶縁膜３０５が形成されている。ゲート絶縁膜３０５の上には、例えば、窒化タンタルからなる金属電極３０６とＰ型ポリシリコンからなるシリコン電極３０７とから構成されたゲート電極３０８が形成されている。
【０００９】
ゲート絶縁膜３０５及びゲート電極３０８の両側面上には、サイドウォールスペーサ３０９がそれ形成されている。
【００１０】
活性領域３０２の上部であってゲート電極３０８の両側方に位置する領域にはＰ型エクステンション領域３１０が形成され、さらに、活性領域３０２の上部におけるゲート電極３０８の両側方であって、Ｐ型エクステンション領域３１０の両外側の領域には、各Ｐ型エクステンション領域３１０と接続されたＰ型ソース／ドレイン領域３１１が形成されている。
【００１１】
金属電極３０６とシリコン電極３０７との界面に生じる界面抵抗は、各構成材料が持つ仕事関数の差であるショットキーバリアの高さに依存する。窒化タンタルの仕事関数は４．５ｅＶ程度であるのに対し、Ｐ型ポリシリコンの仕事関数は５．１ｅＶ程度である。従って、金属電極３０６とシリコン電極３０７との界面に形成されるショットキーバリアの高さは０．６ｅＶ程度と比較的に大きな値となる。
【００１２】
図１１は、窒化タンタルからなる金属電極３０６とＰ型のシリコン電極３０７とを接触させた場合のエネルギーバンドを示している。窒化タンタルの仕事関数に対して、Ｐ型ポリシリコンの仕事関数が大きいため、両者を接触させた場合は、Ｐ型ポリシリコンのエネルギーバンドが下方に曲がり、両者の界面に空乏層（バンドが曲がっている部分）が形成される。その結果、金属電極３０６とシリコン電極３０７との界面に界面抵抗が発生する。
【００１３】
Ｐ型のシリコン電極３０７は、一般にアンドープのシリコン電極にボロン等のＰ型の不純物をイオン注入することにより形成される。具体的には、注入イオンであるボロンが半導体基板３００に突き抜けることを抑制するため、アンドープのシリコン電極の上部、例えば上面から２０ｎｍ〜３０ｎｍの深さにイオン注入を行い、その後の熱処理によってシリコン電極３０７の全体をＰ型半導体にするという手法が採られる。
【００１４】
このため、シリコン電極３０７の金属電極３０６との界面、すなわち、シリコン電極３０７の下部におけるＰ型の不純物濃度はその上部と比べて小さくなる。ここで、シリコン電極３０７と金属電極３０６との界面のＰ型不純物濃度を７×１０１９ａｔｏｍｓ／ｃｍ３とし、ショットキーバリアの高さを０．６ｅＶとした場合は、その界面抵抗は２×１０−６Ωｃｍ２程度となる。この値は、３２ｎｍ世代で一般的に要望されている、１×１０−７Ωｃｍ２以下という値に対して極めて大きい。
【００１５】
界面抵抗の低減は、シリコン電極３０７の下部のＰ型不純物濃度を高めることによって実現可能ではあるが、注入イオンの基板中への突き抜け防止の観点から、また、上述したＰ型不純物濃度の７×１０１９ａｔｏｍｓ／ｃｍ３が不純物固溶限界である２×１０２０ａｔｏｍｓ／ｃｍ３（１０５０℃の活性化アニール後）に近い値であることから、Ｐ型不純物濃度を増大させるという手法により界面抵抗を大幅に低減することは困難である。
【００１６】
また、Ｎ型ＦＥＴに対しても、Ｐ型ＦＥＴと同様の問題が発生する。
【００１７】
本発明は、前記の問題を解決し、金属電極と該金属電極の上に形成されたシリコン電極とを有するゲート電極を備えた電界効果型トランジスタを実現する際に、金属電極とシリコン電極との界面に生じる界面抵抗を低減できるようにすることを目的とする。
【課題を解決するための手段】
【００１８】
前記の目的を達成するため、本発明は、半導体装置を金属電極とシリコン電極との間に、金属電極とシリコン電極との界面に生じる界面抵抗を低減可能な界面層を設ける構成とする。
【００１９】
具体的に、本発明に係る半導体装置は、半導体基板における第１の活性領域に形成された第１導電型の第１の電界効果型トランジスタを備え、第１の電界効果型トランジスタは、第１の活性領域の上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜の上に形成された第１のゲート電極とを有し、第１のゲート電極は、第１のゲート絶縁膜の上に形成された第１の金属電極と、該第１の金属電極の上に形成された第１の界面層と、該第１の界面層の上に形成された第１のシリコン電極とを有している。
【００２０】
本発明の半導体装置によると、第１のゲート電極は、第１の金属電極と第１のシリコン電極との間に形成される第１の界面層を有しているため、該第１の界面層が第１の金属電極と第１のシリコン電極との間に形成されるショットキーバリアの高さを低減する双極子を有していると、この界面層によって第１の金属電極と第１のシリコン電極との界面におけるエネルギーバンドが変調されてショットキーバリアの高さが低減する。これにより、第１の金属電極と第１のシリコン電極との間に生じる界面抵抗が小さくなる。
【００２１】
本発明の半導体装置において、第１の界面層は、第１の金属電極の上に形成された第１の下層膜と、該第１の下層膜の上に形成された第１の上層膜とを有し、第１の下層膜と第１の上層膜とは、互いに異なる絶縁材料からなっていてもよい。
【００２２】
この場合に、第１の下層膜及び第１の上層膜のうち、一方は第１のシリコン酸化膜であり、他方は第１の金属酸化膜であってもよい。
【００２３】
さらにこの場合に、第１の電界効果型トランジスタはＮ型トランジスタであり、第１の下層膜は第１の金属酸化膜であり、第１の上層膜は第１のシリコン酸化膜であり、第１の金属酸化膜は酸化ランタン、酸化ゲルマニウム、酸化イットリウム、酸化ルテチウム、又は酸化ストロンチウムからなっていてもよい。
【００２４】
また、この場合に、第２の構成として、第１の電界効果型トランジスタはＮ型トランジスタであり、第１の下層膜は第１のシリコン酸化膜であり、第１の上層膜は第１の金属酸化膜であり、第１の金属酸化膜は酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ジルコニウム、酸化チタン、酸化タンタル、又は酸化スカンジウムからなっていてもよい。
【００２５】
このようにすると、第１の金属電極と第１のシリコン電極との間の界面抵抗を下げるだけでなく、アルミニウムに代表されるトランジスタのしきい値電圧を変動させる金属原子のゲート絶縁膜中への拡散を抑制することができる。
【００２６】
また、第１の電界効果型トランジスタは、Ｎ型トランジスタであり、第１の下層膜は、第１の上層膜に対して酸素原子の面密度が小さいことが好ましい。
【００２７】
このように、第１のシリコン電極として、Ｎ型のシリコン電極（仕事関数：４．１ｅＶ程度）を用いるＮ型ＦＥＴの場合は、第１の下層膜には第１の上層膜と比べて酸素原子の面密度が小さい材料を用いる。この場合、第１の下層膜と第１の上層膜との界面において、酸素原子の面密度が大きい第１の上層膜から酸素原子の面密度が小さい第１の下層膜に負の酸素イオンが移動する（例えば、非特許文献２を参照。）。これにより、第１の上層膜が正に帯電し、第１の下層膜が負に帯電して双極子が形成されるため、第１の金属電極と第１のシリコン電極との界面におけるショットキーバリアの高さが低減する。
【００２８】
また、第１の電界効果型トランジスタはＰ型トランジスタであり、第１の下層膜は第１の金属酸化膜であり、第１の上層膜は第１のシリコン酸化膜であり、第１の金属酸化膜は酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ジルコニウム、酸化チタン、酸化タンタル、又は酸化スカンジウムからなっていてもよい。
【００２９】
また、第２の構成として、第１の電界効果型トランジスタはＰ型トランジスタであり、第１の下層膜は第１のシリコン酸化膜であり、第１の上層膜は第１の金属酸化膜であり、第１の金属酸化膜は酸化ランタン、酸化ゲルマニウム、酸化イットリウム、酸化ルテチウム、又は酸化ストロンチウムからなっていてもよい。
【００３０】
このようにすると、第１の金属電極と第１のシリコン電極との間の界面抵抗を下げるだけでなく、ランタンに代表されるトランジスタのしきい値電圧を変動させる金属原子のゲート絶縁膜中への拡散を抑制することができる。
【００３１】
また、第１の電界効果型トランジスタは、Ｐ型トランジスタであり、第１の下層膜は、第１の上層膜に対して酸素原子の面密度が大きいことが好ましい。
【００３２】
このように、第１のシリコン電極として、Ｐ型のシリコン電極（仕事関数：５．１ｅＶ程度）を用いるＰ型ＦＥＴの場合は、第１の下層膜には第１の上層膜と比べて酸素原子の面密度が大きい材料を用いることにより、界面抵抗の低減が可能となる。この場合、第１の下層膜が正に帯電し、第１の上層膜が負に帯電することにより、双極子が形成されて、第１の金属電極と第１のシリコン電極との界面におけるショットキーバリアの高さが低減する。
【００３３】
これらの場合に、第１のシリコン酸化膜は、０．３ｎｍ以上且つ１．０ｎｍ以下の膜厚を有し、第１の金属酸化膜の膜厚は、０．３ｎｍ以上且つ２．０ｎｍ以下の膜厚を有していてもよい。
【００３４】
本発明の半導体装置は、半導体基板における第２の活性領域に形成された第２導電型の第２の電界効果型トランジスタをさらに備え、第２の電界効果型トランジスタは、第２の活性領域の上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜の上に形成された第２のゲート電極とを有し、第２のゲート電極は、第２のゲート絶縁膜の上に形成された第２の金属電極と、該第２の金属電極の上に形成された第２の界面層と、該第２の界面層の上に形成された第２のシリコン電極とを有し、第１の界面層と第２の界面層とは、互いに異なる絶縁材料を有していてもよい。
【００３５】
このようにすると、ＭＩＰＳ構造を有する相補型ＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Fielf Effect Transistor）における金属電極とシリコン電極との界面抵抗を低減することができる。
【００３６】
この場合に、第２の界面層は、第２の金属電極の上に形成された第２の下層膜と、第２の下層膜の上に形成された第２の上層膜とを有し、第２の下層膜と第２の上層膜とは、互いに異なる絶縁材料からなることが好ましい。
【００３７】
この場合に、第１の電界効果型トランジスタはＮ型トランジスタであり、第２の電界効果型トランジスタはＰ型トランジスタであり、第１の下層膜は第１の金属酸化膜であり、第１の上層膜は第１のシリコン酸化膜であり、第２の下層膜は第２の金属酸化膜であり、第２の上層膜は第２のシリコン酸化膜であり、第１の金属酸化膜と第２の金属酸化膜とは、互いに異なる絶縁材料からなることが好ましい。
【００３８】
この場合に、第１の金属酸化膜には、酸化ランタン、酸化ゲルマニウム、酸化イットリウム、酸化ルテチウム、又は酸化ストロンチウムを用いることができ、第２の金属酸化膜には、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ジルコニウム、酸化チタン、酸化タンタル、又は酸化スカンジウムを用いることができる。
【００３９】
また、この場合に、第２の構成として、第１の電界効果型トランジスタはＮ型トランジスタであり、第２の電界効果型トランジスタはＰ型トランジスタであり、第１の下層膜は第１のシリコン酸化膜であり、第１の上層膜は第１の金属酸化膜であり、第２の下層膜は第２のシリコン酸化膜であり、第２の上層膜は第２の金属酸化膜であり、第１の金属酸化膜と第２の金属酸化膜とは、互いに異なる絶縁材料からなることが好ましい。
【００４０】
この場合に、第１の金属酸化膜には、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ジルコニウム、酸化チタン、酸化タンタル、又は酸化スカンジウムを用いることができ、第２の金属酸化膜には、酸化ランタン、酸化ゲルマニウム、酸化イットリウム、酸化ルテチウム、又は酸化ストロンチウムを用いることができる。
【００４１】
本発明の半導体装置において、第１の界面層は、第１の金属電極と第１のシリコン電極との間に形成されるショットキーバリアの高さを低減する双極子を有していることが好ましい。
【００４２】
この場合に、第１の金属電極は、第１のシリコン電極と直接に接触させた場合に、その接触した界面にショットキーバリアが発生する金属材料により構成されていることが好ましい。
【００４３】
本発明に係る半導体装置の製造方法は、半導体基板における第１の活性領域の上にゲート絶縁膜を形成する工程（ａ）と、ゲート絶縁膜の上にゲート電極を形成する工程（ｂ）とを備え、ゲート電極は、ゲート絶縁膜の上に形成された金属電極と、該金属電極の上に形成された界面層と、該界面層の上に形成されたシリコン電極とを有している。
【００４４】
本発明の半導体装置の製造方法によると、ゲート電極は、ゲート絶縁膜の上に形成された金属電極と、該金属電極の上に形成された界面層と、該界面層の上に形成されたシリコン電極とを有しているため、界面層が金属電極とシリコン電極との間に形成されるショットキーバリアの高さを低減する双極子を有していると、この界面層によって金属電極とシリコン電極との界面におけるエネルギーバンドが変調されてショットキーバリアの高さが低減する。これにより、金属電極とシリコン電極との間に生じる界面抵抗が小さくなる。
【００４５】
本発明の半導体装置の製造方法において、界面層は、金属電極上に形成された下層膜と、該下層膜の上に形成された上層膜とを有し、下層膜と上層膜とは、互いに異なる絶縁材料からなっていてもよい。
【００４６】
この場合に、下層膜及び上層膜のうち、一方はシリコン酸化膜であり、他方は金属酸化膜であってもよい。
【発明の効果】
【００４７】
本発明に係る半導体装置及びその製造方法によると、金属電極と該金属電極の上に形成されたシリコン電極とを有するゲート電極を備えた電界効果型トランジスタを実現する際に、シリコン電極中の不純物濃度が容易に実現できる程度の低い値であっても、金属電極とシリコン電極との界面に生じる界面抵抗を低減することができる。その結果、半導体集積回路の交流特性の劣化を防止することが可能となる。
【図面の簡単な説明】
【００４８】
【図１】図１は本発明の第１の実施形態に係る半導体装置を示す模式的な断面図である。
【図２】図２は本発明の第１の実施形態に係る半導体装置における金属電極とシリコン電極との間のエネルギーバンドを示す図である。
【図３】図３（ａ）〜図３（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す模式的な工程順の断面図である。
【図４】図４（ａ）〜図４（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す模式的な工程順の断面図である。
【図５】図５（ａ）〜図５（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す模式的な工程順の断面図である。
【図６】図６は本発明の第１の実施形態に係る半導体装置の製造方法を示す模式的な一工程の断面図である。
【図７】図７は本発明の第２の実施形態に係る半導体装置を示す模式的な断面図である。
【図８】図８（ａ）〜図８（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す要部の模式的な工程順の断面図である。
【図９】図９（ａ）〜図９（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す要部の模式的な工程順の断面図である。
【図１０】図１０は従来のＭＩＰＳ構造を有する半導体装置を示す模式的な断面図である。
【図１１】図１１は従来のＭＩＰＳ構造を有する半導体装置における金属電極とシリコン電極との間のエネルギーバンドを示す図である。
【発明を実施するための形態】
【００４９】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置について図１を参照しながら説明する。
【００５０】
図１に示すように、第１の実施形態に係る半導体装置は、例えば、Ｐ型シリコン（Ｓｉ）からなる半導体基板１００に形成されたＰ型ＦＥＴ領域１０とＮ型ＦＥＴ領域２０とを有している。半導体基板１００の上部におけるＰ型ＦＥＴ領域１０には、Ｎウェル領域１０１ａと、該Ｎウェル領域１０１ａのうち素子分離領域１０２に囲まれてなるＮ型の第１の活性領域１０３ａとが形成されている。同様に、半導体基板１００の上部におけるＮ型ＦＥＴ領域２０には、Ｐウェル領域１０１ｂと、該Ｐウェル領域１０１ｂのうち素子分離領域１０２に囲まれてなるＰ型の第２の活性領域１０３ｂとが形成されている。
【００５１】
（Ｐ型ＦＥＴ）
半導体基板１００のＰ型ＦＥＴ領域１０に形成されるＰ型ＦＥＴは、第１の活性領域１０３ａの上に第１のゲート絶縁膜１０６ａを介在させて形成された第１の金属電極１０７ａと、第１の金属電極１０７ａの上に形成された第１の界面層１１０ａと、該第１の界面層１１０ａの上に形成されたＰ型の第１のシリコン電極１１１ａと、第１のゲート絶縁膜１０６ａから第１のシリコン電極１１１ａまでの両側面上に形成された第１のサイドウォールスペーサ１１２ａと、第１の活性領域１０３ａの上部における第１のシリコン電極１１１ａの両側方の領域に形成されたＰ型の第１のエクステンション領域１１３ａと、第１の活性領域１０３ａの上部における第１のエクステンション領域１１３ａの外側の領域に形成されたＰ型の第１のソース／ドレイン領域１１４ａとを有している。ここで、第１のソース／ドレイン領域１１４ａは、第１のエクステンション領域１１３ａよりも高濃度のＰ型の不純物を含んでいる。また、Ｐ型ＦＥＴにおいて、第１の金属電極１０７ａ、第１の界面層１１０ａ及び第１のシリコン電極１１１ａを併せて第１のゲート電極１１５ａと呼ぶ。
【００５２】
第１のゲート絶縁膜１０６ａは、例えば膜厚が１ｎｍの酸化シリコンからなる第１の下地絶縁膜１０４ａと、該第１の下地絶縁膜１０４ａの上に形成され、例えば膜厚が２ｎｍの酸化ハフニウム等の高誘電率絶縁体である金属酸化物からなる第１の高誘電率絶縁膜１０５ａとから構成される。ここで、高誘電率絶縁体とは、窒化シリコン（ＳｉＮ）よりも誘電率が高い物質（例えば、比誘電率が８以上の絶縁体）を指す。
【００５３】
第１のゲート電極１１５ａは、第１のゲート絶縁膜１０６ａの上に形成された金属又は導電性を持つ金属化合物からなる第１の金属電極１０７ａと、第１の金属電極１０７ａの上に順次形成された酸化アルミニウムからなる第１の下層膜１０８ａ及び酸化シリコンからなる第１の上層膜１０９ａにより構成された第１の界面層１１０ａと、該第１の界面層１１０ａの上に形成されたＰ型のポリシリコン等からなる第１のシリコン電極１１１ａとから構成される。
【００５４】
例えば、第１の金属電極１０７ａは、膜厚が５ｎｍの窒化タンタル（ＴａＮ）等からなる。また、第１の界面層１１０ａを構成する第１の下層膜１０８ａ及び第１の上層膜１０９ａの膜厚は、それぞれ０．５ｎｍである。第１の界面層１１０ａの上に形成された第１のシリコン電極１１１ａの膜厚は１００ｎｍである。第１のシリコン電極１１１ａの下部、すなわち、第１の界面層１１０ａとの界面における、例えばボロン（Ｂ）からなるＰ型の不純物の不純物濃度は７×１０１９ａｔｏｍｓ／ｃｍ３程度である。また、例えば、第１のゲート電極１１５ａのゲート長は４０ｎｍ程度であり、第１のサイドウォールスペーサ１１２ａの幅は、４０ｎｍ程度である。
【００５５】
Ｐ型の第１のエクステンション領域１１３ａは、第１の活性領域１０３ａの上部における第１のサイドウォールスペーサ１１２ａの下側に位置すると共に、平面視において第１のゲート電極１１５ａのゲート長方向側の各端部とそれぞれ重なるように設けられる。さらに、第１のエクステンション領域１１３ａは、ボロン（Ｂ）等のＰ型の不純物がドープされ、その最大の不純物濃度は２×１０２０ａｔｏｍｓ／ｃｍ３程度である。第１のエクステンション領域１１３ａの接合深さ、すなわちＮ型の第１の活性領域１０３ａとの間で形成されるＰＮ接合面の、第１のサイドウォールスペーサ１１２ａの下面（半導体基板１００の表面）からの深さは２０ｎｍ程度である。また、図示はしていないが、半導体基板１００の第１の活性領域１０３ａにおいて第１のエクステンション領域１１３ａを下方及び側方からそれぞれ覆うように、砒素（Ａｓ）又はリン（Ｐ）等のＮ型の不純物をドープした公知のポケット領域（例えばＮ型の不純物濃度は３×１０１８ａｔｏｍｓ／ｃｍ３程度）を形成してもよい。このようなＮ型のポケット領域を第１の活性領域１０３ａに形成することにより、Ｐ型ＦＥＴの短チャネル特性を改善することが可能となる。
【００５６】
Ｐ型の第１のソース／ドレイン領域１１４ａは、第１の活性領域１０３ａの上部における第１のゲート電極１１５ａに対して第１のエクステンション領域１１３ａの外側の領域に該第１のエクステンション領域１１３ａと接続されて形成される。第１のソース／ドレイン領域１１４ａは、ボロン（Ｂ）等のＰ型の不純物がドープされ、その最大の不純物濃度は１×１０２１ａｔｏｍｓ／ｃｍ３程度である。第１のソース／ドレイン領域１１４ａの接合深さ、すなわちＮ型の第１の活性領域１０３ａとの間で形成されるＰＮ接合面の、半導体基板１００の表面からの深さは８０ｎｍ程度である。
【００５７】
また、第１の活性領域１０３ａのうち、第１のゲート電極１１５ａの下側に位置する部分は、Ｎウェル領域１０１の形成及びしきい値電圧の制御のためのＮ型の不純物がドープされる。Ｎ型の不純物は、砒素（Ａｓ）又はリン（Ｐ）等であり、その不純物濃度は１×１０１７ａｔｏｍｓ／ｃｍ３程度である。
【００５８】
（Ｎ型ＦＥＴ）
一方、半導体基板１００のＮ型ＦＥＴ領域２０に形成されるＮ型ＦＥＴは、第２の活性領域１０３ｂの上に第２のゲート絶縁膜１０６ｂを介在させて形成された第２の金属電極１０７ｂと、第２の金属電極１０７ｂの上に形成された第２の界面層１１０ｂと、第２の界面層１１０ｂの上に形成されたＮ型の第２のシリコン電極１１１ｂと、第２のゲート絶縁膜１０６ｂから第２のシリコン電極１１１ｂまでの両側面上に形成された第２のサイドウォールスペーサ１１２ｂと、第２の活性領域１０３ｂの上部における第２のシリコン電極１１１ｂの両側方の領域に形成されたＮ型の第２のエクステンション領域１１３ｂと、第２の活性領域１０３ｂの上部における第２のエクステンション領域１１３ｂの外側の領域に形成されたＮ型の第２のソース／ドレイン領域１１４ｂとを有している。ここで、第２のソース／ドレイン領域１１４ｂは、第２のエクステンション領域１１３ｂよりも高濃度のＮ型の不純物を含んでいる。また、Ｎ型ＦＥＴにおいて、第２の金属電極１０７ｂ、第２の界面層１１０ｂ及び第２のシリコン電極１１１ｂを併せて第２のゲート電極１１５ｂと呼ぶ。
【００５９】
第２のゲート絶縁膜１０６ｂは、例えば膜厚が１ｎｍの酸化シリコンからなる第２の下地絶縁膜１０４ｂと、該第２の下地絶縁膜１０４ｂの上に形成され、膜厚が２ｎｍの酸化ハフニウムからなる第２の高誘電率絶縁膜１０５ｂとから構成されている。
【００６０】
第２のゲート電極１１５ｂは、第２のゲート絶縁膜１０６ｂの上に形成された金属又は導電性を持つ金属化合物からなる第２の金属電極１０７ｂと、第２の金属電極１０７ｂの上に順次形成された酸化ランタンからなる第２の下層膜１０８ｂ及び酸化シリコンからなる第２の上層膜１０９ｂにより構成された第２の界面層１１０ｂと、該第２の界面層１１０ｂの上に形成されたＮ型のポリシリコン等からなる第２のシリコン電極１１１ｂとから構成される。
【００６１】
例えば、第２の金属電極１０７ｂは、膜厚が５ｎｍの窒化タンタル（ＴａＮ）等からなる。また、第２の界面層１１０ｂを構成する第２の下層膜１０８ｂ及び第２の上層膜１０９ｂの膜厚は、それぞれ０．５ｎｍである。第２の界面層１１０ｂの上に形成された第２のシリコン電極１１１ｂの膜厚は１００ｎｍである。第２の  シリコン電極１１１ｂの下部、すなわち、第２の界面層１１０ｂとの界面における、例えばリン（Ｐ）からなるＮ型の不純物の不純物濃度は７×１０１９ａｔｏｍｓ／ｃｍ３程度である。また、例えば、第２のゲート電極１１５ｂのゲート長は４０ｎｍ程度であり、第２のサイドウォールスペーサ１１２ｂの幅は、４０ｎｍ程度である。
【００６２】
Ｎ型の第２のエクステンション領域１１３ｂは、第２の活性領域１０３ｂの上部における第２のサイドウォールスペーサ１１２ｂの下側に位置すると共に、平面視において第２のゲート電極１１５ｂのゲート長方向側の各端部とそれぞれ重なるように設けられる。さらに、第２のエクステンション領域１１３ｂは、砒素（Ａｓ）等のＮ型の不純物がドープされ、その最大の不純物濃度は２×１０２０ａｔｏｍｓ／ｃｍ３程度である。第２のエクステンション領域１１３ｂの接合深さ、すなわちＰ型の第２の活性領域１０３ｂとの間で形成されるＰＮ接合面の、第２のサイドウォールスペーサ１１２ｂの下面（半導体基板１００の表面）からの深さは２０ｎｍ程度である。また、図示はしていないが、半導体基板１００の第２の活性領域１０３ｂにおいて第２のエクステンション領域１１３ｂを下方及び側方からそれぞれ覆うように、ボロン（Ｂ）又はインジウム（Ｉｎ）等のＰ型の不純物をドープした公知のポケット領域（例えばＰ型の不純物濃度は３×１０１８ａｔｏｍｓ／ｃｍ３程度）を形成してもよい。このようなＰ型のポケット領域を第２の活性領域１０３ｂに形成することにより、Ｎ型ＦＥＴの短チャネル特性を改善することが可能となる。
【００６３】
Ｎ型の第２のソース／ドレイン領域１１４ｂは、第２の活性領域１０３ｂの上部における第２のゲート電極１１５ｂに対して第２のエクステンション領域１１３ｂの外側の領域に該第２のエクステンション領域１１３ｂと接続されて形成される。第２のソース／ドレイン領域１１４ｂは、砒素（Ａｓ）又はリン（Ｐ）等のＮ型の不純物がドープされ、その最大の不純物濃度は１×１０２１ａｔｏｍｓ／ｃｍ３程度である。第２のソース／ドレイン領域１１４ｂの接合深さ、すなわちＰ型の第２の活性領域１０３ｂとの間で形成されるＰＮ接合面の、半導体基板１００の表面からの深さは８０ｎｍ程度である。
【００６４】
また、第２の活性領域１０３ｂのうち、第２のゲート電極１１５ａの下側に位置する部分は、Ｐウェル領域１０１ｂの形成及びしきい値電圧の制御のためのＰ型の不純物がドープされる。Ｐ型不純物は、ボロン又はインジウム等であり、その不純物濃度は１×１０１７ａｔｏｍｓ／ｃｍ３程度である。
【００６５】
以下、前記のように構成された半導体装置において、第１の金属電極１０７ａと第１のシリコン電極１１１ａとの界面及び第２の金属電極１０７ｂと第２のシリコン電極１１１ｂとの界面にそれぞれ形成されるショットキーバリアの高さが低減するメカニズムについて図２を用いて説明する。
【００６６】
図２は、図１に示したＰ型ＦＥＴを構成する第１のゲート電極の基板面に垂直な方向におけるエネルギーバンド図を示している。前述したように、ＴａＮ（仕事関数：４．５ｅＶ）からなる金属電極とＰ型ポリシリコン（仕事関数：５．１ｅＶ）からなるシリコン電極とを直接に接触させた場合は、エネルギーバンドは図１１に示したようになる。すなわち、金属電極とＰ型のシリコン電極との界面において、Ｐ型ポリシリコンのエネルギーバンドが下側に曲がり、ショットキーバリア（バリア高さ＝０．６ｅＶ）が形成される。
【００６７】
これに対し、第１の実施形態に係るＰ型ＦＥＴにおいては、窒化タンタル（ＴａＮ）からなる第１の金属電極１０７ａとＰ型ポリシリコンからなる第１のシリコン電極１１１ａとの界面に双極子（電気双極子）を生成する第１の界面層１１０ａを形成しており、双極子の影響によってエネルギーバンドの曲がりを変調することが可能となる。ここで、第１の金属電極１０７ａの上に形成される第１の下層膜１０８ａに酸化アルミニウム（Ａｌ２Ｏ３）を用い、第１の下層膜１０８ａの上に形成される第１の上層膜１０９ａに酸化シリコン（ＳｉＯ２）を用いた場合は、両者の酸素原子の面密度の差によって、酸素原子の面密度が大きい第１の下層膜１０８ａから酸素原子の面密度が小さい第１の上層膜１０９ａに負電荷の酸素イオンが移動する（例えば、非特許文献２を参照。）。その結果、第１の下層膜１０８ａが正に帯電し且つ第１の上層膜１０９ａが負に帯電することにより、双極子が生成される。生成した双極子によるエネルギーバンドの変調量は、第１の下層膜１０８ａ及び第１の上層膜１０９ａの構成材料における酸素原子の面密度の比の値に依存し、上記の場合は、０．５ｅＶ程度となる。その結果、図２に示すように、Ｐ型の第１のシリコン電極１１１ａのエネルギーバンドの曲がりが小さくなる。この場合、ショットキーバリアの高さは、元の０．６ｅＶから０．１ｅＶ（＝０．６ｅＶ−０．５ｅＶ）程度と小さくなって、ショットキーバリアによる界面抵抗は、１×１０−７Ωｃｍ２以下と極めて小さくなる。
【００６８】
双極子は第１の界面層１１０ａのうち、第１の下層膜１０８ａ及び第１の上層膜１０９ａの界面に形成される。従って、第１の下層膜１０８ａ及び第１の上層膜１０９ａの各膜厚が非常に薄くても、例えば、本実施形態のようにそれぞれ０．５ｎｍであっても、双極子によるエネルギーバンドの変調が可能となる。その結果、第１の界面層１１０ａを第１の金属電極１０７ａと第１のシリコン電極１１１ａとの界面に設けることによる抵抗値の増大を十分に小さくすることができる。これにより、第１の金属電極１０７ａと第１のシリコン電極１１１ａとの界面に生じる抵抗（ショットキーバリアの形成による界面抵抗と第１の界面層１１０ａによる抵抗）を低減することができるので、Ｐ型ＦＥＴを含む半導体集積回路の交流特性の劣化を抑制することが可能となる。
【００６９】
また、Ｎ型ＦＥＴにおいても、Ｐ型ＦＥＴと同様のメカニズムにより、第２の金属電極１０７ｂとＮ型の第２のシリコン電極１１１ｂとの界面に生じる界面抵抗を低減することができる。従って、半導体集積回路の交流特性の劣化を抑制することができる。但し、Ｎ型ＦＥＴの場合は、ショットキーバリアを形成するエネルギーバンドの曲がる向きがＰ型ＦＥＴと反対に上側に曲がるため、第２の金属電極１０７ｂの上に形成する第２の下層膜１０８ｂとして、第２の上層膜１０９ｂに用いる酸化シリコンに対して酸素原子の面密度が小さい酸化ランタン（Ｌａ２Ｏ３）等を用いる必要がある。この場合、第２の下層膜１０８ｂが負に帯電し、第２の上層膜１０９ｂが正に帯電することにより双極子が形成されるため、エネルギーバンドの曲がりを小さくすることが可能となる。その結果、第２の金属電極１０７ｂと第２のシリコン電極１１１ｂとの間の界面抵抗が小さくなる。
【００７０】
このように、第１の実施形態に係る半導体装置は、金属電極１０７ａ、１０７ｂとその上のシリコン電極１１１ａ、１１１ｂとの各界面に、該金属電極１０７ａ、１０７ｂとシリコン電極１１１ａ、１１１ｂとが接触した場合に生じるショットキーバリアを低減する向きに双極子を生成する界面層１１０ａ、１１０ｂを設けることを特徴とする。その上、双極子を生成する界面層１１０ａ、１１０ｂの膜厚は極めて薄くすることが可能であり、例えば１層の膜厚が０．５ｎｍの下層膜１０８ａ、１０８ｂ及び上層膜１０９ａ、１０９ｂをそれぞれ積層するため、各界面層１１０ａ、１１０ｂによる抵抗の上昇を抑制できる。その結果、金属電極１０７ａ、１０７ｂとその上のシリコン電極１１１ａ、１１１ｂとの各界面に生じる抵抗（ショットキーバリアの形成による界面抵抗と各界面層１１０ａ、１１０ｂによる抵抗）を低減することができるので、Ｐ型ＦＥＴ及びＮ型ＦＥＴを含む半導体集積回路の交流特性の劣化を抑制できる。
【００７１】
なお、Ｐ型ＦＥＴにおける第１の界面層１１０ａのうち第１の下層膜１０８ａには酸化アルミニウムを用い、Ｎ型ＦＥＴにおける第２の界面層１１０ｂのうち第２の下層膜１０８ｂには酸化ランタンを用いたが、膜の構成材料は上記に限定されない。すなわち、下層膜１０８ａ、１０８ｂと上層膜１０９ａ、１０９ｂとの各界面に生成される双極子の向きが、金属電極１０７ａ、１０７ｂとその上のシリコン電極１１１ａ、１１１ｂとを互いに接触させた場合に生じるショットキーバリアを低減する向きであれば良く、任意に選択することができる。
【００７２】
例えば、Ｐ型ＦＥＴの場合は、第１の下層膜１０８ａとして、酸化アルミニウムに代えて、酸化マグネシウム、酸化ハフニウム、酸化ジルコニウム、酸化チタン、酸化タンタル、又は酸化スカンジウム等の、酸化シリコンに対して酸素原子の面密度が大きい材料を用いることができる。一方、Ｎ型ＦＥＴの場合は、第２の下層膜１０８ｂとして、酸化ランタンに代えて、酸化ゲルマニウム、酸化イットリウム、酸化ルテチウム又は酸化ストロンチウム等の、酸化シリコンに対して酸素原子の面密度が小さい材料を用いることができる。
【００７３】
また、下層膜１０８ａ、１０８ｂ及び上層膜１０９ａ、１０９ｂのそれぞれ好ましい膜厚を以下に示す。下層膜１０８ａ、１０８ｂは、エネルギーバンドギャップが比較的に小さい材料であるため、０．３ｎｍ以上且つ２ｎｍ以下とすることが、該下層膜１０８ａ、１０８ｂによる抵抗成分を低減する観点から望ましい。一方、上層膜１０９ａ、１０９ｂを構成する酸化シリコンは、エネルギーバンドギャップが比較的に大きい材料であるため、０．３ｎｍ以上且つ１ｎｍ以下の範囲とすることが、該上層膜１０９ａ、１０９ｂによる抵抗成分を低減する観点から望ましい。
【００７４】
また、下層膜１０８ａ、１０８ｂ及びそれと対応する上層膜１０９ａ、１０９ｂは完全に分離している必要はない。Ｐ型ＦＥＴを例に採ると、第１の下層膜１０８ａは酸化アルミニウムが主要な構成要素であるが、その中に若干のシリコン原子が第１の上層膜１０９ａから拡散し、一方、第１の上層膜１０９ａは酸化シリコンが主要な構成要素であるが、その中に若干のアルミニウム原子が第１の下層膜１０８ａから拡散しているような状態であってもよい。すなわち、第１の界面層１１０ａに酸化アルミニウムと酸化シリコンとの分布に偏りがあり、この材料分布により第１の界面層１１０ａに双極子が形成される状態であれば、本発明は有効である。
【００７５】
また、各金属電極１０７ａ、１０７ｂの構成材料は、窒化タンタルに限定されない。本発明は、金属電極１０７ａ、１０７ｂとその上のシリコン電極１１１ａ、１１１ｂとをそれぞれ接触させた場合に生じるショットキーバリアを低くして、界面抵抗の低減を図るために、両者の界面に双極子を生成する界面層１１０ａ、１１０ｂを設ける構成を特徴とする。従って、Ｐ型ＦＥＴの場合は、第１の金属電極１０７ａの仕事関数がＰ型の第１のシリコン電極１１１ａの仕事関数よりも小さいという関係を有する材料を第１の金属電極１０７ａに用いる場合に、本発明が有効となる。同様に、Ｎ型ＦＥＴの場合は、第２の金属電極１０７ｂの仕事関数がＮ型の第２のシリコン電極１１１ｂの仕事関数よりも大きいという関係を有する材料を第２の金属電極１０７ｂに用いる場合に、本発明が有効となる。特に、金属電極１０７ａ、１０７ｂとその上のシリコン電極１１１ａ、１１１ｂとの仕事関数の差、すなわちショットキーバリアの高さが０．２ｅＶ以上生じる場合に、本発明はより効果的である。
【００７６】
また、各シリコン電極１１１ａ、１１１ｂの下部における不純物濃度は、上記の例に限定されない。シリコンと金属との界面抵抗の値は、ショットキーバリアの高さと不純物濃度との組み合わせにより決定される。従って、ショットキーバリアの高さを低くすることができれば、不純物濃度は小さくてもよい。逆に、ショットキーバリアの高さを十分に低くすることができなければ、不純物濃度を可能な限り高くすることが望ましい。特に、シリコン電極１１１ａ、１１１ｂの下部における不純物濃度が１×１０１９ａｔｏｍｓ／ｃｍ３以上且つ２×１０２０ａｔｏｍｓ／ｃｍ３以下である場合に、本発明は効果的である。
【００７７】
また、各シリコン電極１１１ａ、１１１ｂには、ボロン等の不純物の固溶限界を向上させることができる、ゲルマニウム（Ｇｅ）を含むポリシリコン、すなわちポリシリコンゲルマニウムを用いることができる。
【００７８】
なお、図１に示したように、Ｐ型ＦＥＴには、第１の下層膜１０８ａ及び第１の上層膜１０９ａからなる第１の界面層１１０ａを設け、Ｎ型ＦＥＴには、第２の下層膜１０８ｂ及び第２の上層膜１０９ｂからなる第２の界面層１１０ｂを設けたが、これら界面層１１０ａ、１１０ｂは必ずしも双方のＦＥＴに設ける必要はない。例えば、金属電極１０７ａ、１０７ｂとして、タングステン（仕事関数：４．９ｅＶ程度）等の、仕事関数が大きい材料を用いた場合は、Ｐ型ＦＥＴにおける第１の金属電極１０７ａと第１のシリコン電極１１１ａとで形成されるショットキーバリアの高さは０．２ｅＶ程度と小さくなる。このため、Ｐ型ＦＥＴに対しては、第１の界面層１１０ａは必ずしも設ける必要はない。
【００７９】
一方、Ｎ型ＦＥＴの場合は、第２の金属電極１０７ｂにタングステンを用いると、ショットキーバリアの高さが０．８ｅＶ（＝４．９ｅＶ−４．１ｅＶ）程度と非常に大きくなる。このため、第２の界面層１１０ｂを設けることにより、界面抵抗を効果的に低減することができるようになる。同様に、アルミニウム（仕事関数：４．１ｅＶ程度）等の、仕事関数が小さい材料を第１の金属電極１０７ａに用いる場合は、Ｐ型ＦＥＴにのみ第１の界面層１１０ａを設けることにより、効果的に界面抵抗を低減することが可能となる。
【００８０】
（第１の実施形態に係る製造方法）
以下、第１の実施形態に係る半導体装置の製造方法について図３〜図６を参照しながら説明する。
【００８１】
まず、図３（ａ）に示すように、シャロウトレンチ分離（Shallow Trench Isolation：ＳＴＩ）法等により、ボロン等のＰ型の不純物を含むシリコンからなる半導体基板１００の上部に、Ｐ型ＦＥＴ領域１０とＮ型ＦＥＴ領域２０とを区画する素子分離領域１０２を選択的に形成する。続いて、Ｐ型ＦＥＴ領域１０とＮ型ＦＥＴ領域２０とに、それぞれＮウェル領域１０１ａ及びＰウェル領域１０１ｂを形成する。その後、しきい値電圧調整用の不純物をＮウェル領域１０１ａ及びＰウェル領域１０１ｂにそれぞれドープすることにより、Ｐ型ＦＥＴ及びＮ型ＦＥＴにそれぞれ適した、不純物濃度がいずれも１×１０１７ａｔｏｍｓ／ｃｍ３程度の第１の活性領域１０３ａ及び第２の活性領域１０３ｂを形成する。
【００８２】
次に、図３（ｂ）に示すように、各活性領域１０３ａ、１０３ｂの上に、ゲート絶縁膜形成用の膜厚が１ｎｍのシリコン酸化膜１０４と膜厚が２ｎｍのハフニウム酸化膜１０５とを順次堆積する。ここで、シリコン酸化膜１０４の形成には、例えば熱酸化法を用いることができ、ハフニウム酸化膜１０５の形成には、例えば化学気相堆積（ＣＶＤ）法を用いることができる。続いて、ハフニウム酸化膜１０５の上に金属電極形成用の膜厚が５ｎｍのタンタル窒化膜１０７を堆積する。続いて、タンタル窒化膜１０７の上に、Ｐ型ＦＥＴの第１の界面層における第１の下層膜となる膜厚が０．５ｎｍのアルミニウム酸化膜１０８Ａと、第１の上層膜となる膜厚が０．５ｎｍのシリコン酸化膜１０９Ａとを順次堆積する。
【００８３】
次に、図３（ｃ）に示すように、リソグラフィ法により、半導体基板１００の上にＮ型ＦＥＴ領域２０に開口パターンを有する第１のレジストパターン２０１を形成する。その後、第１のレジストパターン２０１をマスクとして、Ｎ型ＦＥＴ領域２０に形成されたシリコン酸化膜１０９Ａ及びアルミニウム酸化膜１０８Ａを順次除去する。具体的には、フッ酸によりシリコン酸化膜１０９Ａを除去し、続いて、水酸化テトラメチルアンモニウム（ＴＭＡＨ）溶液により、アルミニウム酸化膜１０８Ａを除去する。これにより、Ｎ型ＦＥＴ領域２０に、タンタル窒化膜１０７を露出させる。その後、第１のレジストパターン２０１を除去する。
【００８４】
次に、図４（ａ）に示すように、半導体基板１００の上の全面に、すなわち、Ｐ型ＦＥＴ領域１０においてはシリコン酸化膜１０９Ａの上に、Ｎ型ＦＥＴ領域２０においてはタンタル窒化膜１０７の上に、Ｎ型ＦＥＴの第２の界面層における第２の下層膜となる膜厚が０．５ｎｍのランタン酸化膜１０８Ｂと、第２の上層膜となる膜厚が０．５ｎｍのシリコン酸化膜１０９Ｂとを順次堆積する。
【００８５】
次に、図４（ｂ）に示すように、リソグラフィ法により、半導体基板１００の上に、Ｐ型ＦＥＴ領域１０に開口パターンを有する第２のレジストパターン２０２を形成する。その後、第２のレジストパターン２０２をマスクとして、Ｐ型ＦＥＴ領域１０に形成されたシリコン酸化膜１０９Ｂ及びランタン酸化膜１０８Ｂを順次除去する。具体的には、フッ酸によりシリコン酸化膜１０９Ｂを除去し、続いて、塩酸によりランタン酸化膜１０８Ｂを除去する。これにより、Ｐ型ＦＥＴ領域１０に、シリコン酸化膜１０９Ａを露出させる。なお、アルミニウム酸化膜１０８Ａ及びシリコン酸化膜１０９Ａと、ランタン酸化膜１０８Ｂ及びシリコン酸化膜１０９Ｂとの形成順序は特に問われない。
【００８６】
次に、図４（ｃ）に示すように、第２のレジストパターン２０２を除去した後、半導体基板１００の上の全面に、すなわち、Ｐ型ＦＥＴ領域１０においてはシリコン酸化膜１０９Ａの上に、Ｎ型ＦＥＴ領域２０においてはシリコン酸化膜１０９Ｂの上に、シリコン電極形成用であって、膜厚が１００ｎｍで不純物がドープされていないポリシリコン膜１１１を堆積する。なお、シリコン酸化膜１０９Ａ、１０９Ｂを、図３（ｂ）及び図４（ａ）に示す工程で別々に形成するのではなく、本工程で一度に形成してもよい。このようにすると、Ｎ型ＦＥＴ及びＰ型ＦＥＴに対して各上層膜形成用のシリコン酸化膜１０９Ａ、１０９Ｂを一の工程で形成することが可能となるので、プロセスフローの簡略化を図ることができる。また、ポリシリコン膜１１１には、アンドープのポリシリコン膜を用いたが、ポリシリコンゲルマニウム膜を用いてもよい。
【００８７】
次に、図５（ａ）に示すように、Ｎ型ＦＥＴ領域２０を第３のレジストパターン（図示せず）でマスクして、ポリシリコン膜１１１のＰ型ＦＥＴ領域１０にボロンを選択的にイオン注入することにより、Ｐ型ＦＥＴ領域１０のポリシリコン膜１１１をＰ型ポリシリコン膜１１１Ａとする。ここでのボロンのイオン注入は、加速エネルギーを３ｋｅＶとし、ドーズ量を４×１０1５ａｔｏｍｓ／ｃｍ２とする条件（注入深さＲｐ＋ΔＲｐ＝２５ｎｍ）により行う。続いて、第３のレジストパターンを除去した後、Ｐ型ＦＥＴ領域１０を第４のレジストパターン（図示せず）でマスクして、ポリシリコン膜１１１のＮ型ＦＥＴ領域２０にリンを選択的にイオン注入することにより、Ｎ型ＦＥＴ領域２０のポリシリコン膜１１１をＮ型ポリシリコン膜１１１Ｂとする。ここでのリンのイオン注入は、加速エネルギーを８ｋｅＶとし、ドーズ量を４×１０１５ａｔｏｍｓ／ｃｍ２とする条件（注入深さＲｐ＋ΔＲｐ＝２５ｎｍ）により行う。その後、第４のレジストパターンを除去し、イオン注入によりドープされた各ポリシリコン膜１１１Ａ、１１１Ｂに対して、アモルファス領域と結晶欠陥とを回復（結晶化）する、温度が７５０℃の窒素雰囲気で３０秒間のアニールを行う。なお、Ｐ型ポリシリコン膜１１１ＡとＮ型ポリシリコン膜１１１Ｂとの形成順序は特に問われない。
【００８８】
次に、図５（ｂ）に示すように、ドープされた各ポリシリコン膜１１１Ａ、１１１Ｂの上に、第１のゲート電極形成用及び第２のゲート電極形成用の第５のレジストパターン（図示せず）を形成し、形成した第５のレジストパターンをマスクとして、Ｐ型ＦＥＴ領域１０においては、Ｐ型ポリシリコン膜１１１Ａ、シリコン酸化膜１０９Ａ、アルミニウム酸化膜１０８Ａ、タンタル窒化膜１０７、ハフニウム酸化膜１０５及びシリコン酸化膜１０４に対してドライエッチングを行って順次パターニングする。同様に、第５のレジストパターンをマスクとして、Ｎ型ＦＥＴ領域２０においては、Ｎ型ポリシリコン膜１１１Ｂ、シリコン酸化膜１０９Ｂ、ランタン酸化膜１０８Ｂ、タンタル窒化膜１０７、ハフニウム酸化膜１０５及びシリコン酸化膜１０４に対してドライエッチングを行って順次パターニングする。ここで、エッチングガスには、例えばＣｌ２／ＨＢｒを用いることができる。
【００８９】
これにより、Ｐ型ＦＥＴ領域１０には、パターニングされたシリコン酸化膜１０４から第１の下地絶縁膜１０４ａが形成され、パターニングされたハフニウム酸化膜１０５から第１の高誘電率絶縁膜１０５ａが形成されて、第１の下地絶縁膜１０４ａ及び第１の高誘電率絶縁膜１０５ａからなる第１のゲート絶縁膜１０６ａが形成される。また、パターニングされたタンタル窒化膜１０７から第１の金属電極１０７ａが形成される。また、パターニングされたアルミニウム酸化膜１０８Ａから第１の下層膜１０８ａが形成され、パターニングされたシリコン酸化膜１０９Ａから第１の上層膜１０９ａが形成されて、第１の下層膜１０８ａ及び第１の上層膜１０９ａからなる第１の界面層１１０ａが形成される。また、パターニングされたＰ型ポリシリコン膜１１１ＡからＰ型の第１のシリコン電極１１１ａが形成され、第１のゲート電極１１５ａを得る。
【００９０】
同様に、Ｎ型ＦＥＴ領域２０には、パターニングされたシリコン酸化膜１０４から第２の下地絶縁膜１０４ｂが形成され、パターニングされたハフニウム酸化膜１０５から第２の高誘電率絶縁膜１０５ｂが形成されて、第２の下地絶縁膜１０４ｂ及び第２の高誘電率絶縁膜１０５ｂからなる第２のゲート絶縁膜１０６ｂが形成される。また、パターニングされたタンタル窒化膜１０７から第２の金属電極１０７ｂが形成される。また、パターニングされたランタン酸化膜１０８Ｂから第２の下層膜１０８ｂが形成され、パターニングされたシリコン酸化膜１０９Ｂから第２の上層膜１０９ｂが形成されて、第２の下層膜１０８ｂ及び第２の上層膜１０９ｂからなる第２の界面層１１０ｂが形成される。また、パターニングされたＮ型ポリシリコン膜１１１ＢからＮ型の第２のシリコン電極１１１ｂが形成され、第２のゲート電極１１５ｂを得る。なお、各ゲート電極１１５ａ、１１５ｂのゲート長寸法は４０ｎｍとしている。
【００９１】
次に、図５（ｃ）に示すように、第５のレジストパターンを除去し、その後、Ｎ型ＦＥＴ領域２０をマスクする第６のレジストパターン（図示せず）を形成する。続いて、形成した第６のレジストパターン及び第１のゲート電極１１５ａをマスクとして、Ｐ型ＦＥＴ領域１０における第１の活性領域１０３ａに、二フッ化ボロン（ＢＦ２）をイオン注入する。これにより、第１の活性領域１０３ａの上部であって、第１のゲート電極１１５ａの両側方の領域にＰ型の第１のエクステンション注入領域１１３Ａをそれぞれ形成する。ここで、二フッ化ボロンのイオン注入は、加速エネルギーを２ｋｅＶとし、ドーズ量を１×１０１５ａｔｏｍｓ／ｃｍ２とする条件（注入深さＲｐ＋ΔＲｐ＝４ｎｍ）で行う。
【００９２】
続いて、第６のレジストパターンを除去し、その後、Ｐ型ＦＥＴ領域１０をマスクする第７のレジストパターン（図示せず）を形成する。続いて、形成した第７のレジストパターン及び第２のゲート電極１１５ｂをマスクとして、Ｎ型ＦＥＴ領域２０における第２の活性領域１０３ｂに、砒素（Ａｓ）をイオン注入する。これにより、第２の活性領域１０３ｂの上部であって、第２のゲート電極１１５ｂの両側方の領域にＮ型の第２のエクステンション注入領域１１３Ｂをそれぞれ形成する。ここで、砒素のイオン注入は、加速エネルギーを２ｋｅＶとし、ドーズ量を１×１０１５ａｔｏｍｓ／ｃｍ２とする条件（注入深さＲｐ＋ΔＲｐ＝７ｎｍ）で行う。なお、第１のエクステンション注入領域１１３Ａの形成と第２のエクステンション注入領域１１３Ｂの形成の順序は特に問われない。
【００９３】
また、短チャネル特性の改善を図るために、Ｐ型エクステンション注入の前又は後に、Ｐ型ＦＥＴ領域１０にＮ型ポケット注入を行ってもよい。Ｎ型ポケット注入の条件は、例えば、砒素を加速エネルギーが３ｋｅＶ、ドーズ量が３×１０１３ａｔｏｍｓ／ｃｍ２で、チルト角が１５°及びツイスト角が０°の４回転注入の条件下（注入深さＲｐ＋ΔＲｐ＝３０ｎｍ）で行う。同様に、Ｎ型エクステンション注入の前又は後に、Ｎ型ＦＥＴ領域２０にＰ型ポケット注入を行ってもよい。Ｐ型ポケット注入の条件は、例えば、ボロンを加速エネルギーが５ｋｅＶ、ドーズ量が３×１０１３ａｔｏｍｓ／ｃｍ２で、チルト角が１５°及びツイスト角が０°の４回転注入の条件下（注入深さＲｐ＋ΔＲｐ＝３０ｎｍ）で行う。その後、第７のレジストパターンを除去する。
【００９４】
次に、図６に示すように、ＣＶＤ法により、各ゲート電極１１５ａ、１１５ｂを含む半導体基板１００の上に膜厚が４０ｎｍ程度のシリコン窒化膜を形成する。その後、形成したシリコン窒化膜をドライエッチングにより全面エッチバックをすることにより、各ゲート電極１１５ａ、１１５ｂの側面上に幅が４０ｎｍのシリコン窒化膜からなる第１のサイドウォールスペーサ１１２ａ及び第２のサイドウォールスペーサ１１２ｂをそれぞれ形成する。続いて、Ｎ型ＦＥＴ領域２０を覆う第８のレジストパターン（図示せず）を形成し、形成した第８のレジストパターンと第１のゲート電極１１５ａ及び第１のサイドウォールスペーサ１１２ａとをマスクとして、Ｐ型ＦＥＴ領域１０の第１の活性領域１０３ａにボロンをイオン注入する。これにより、第１の活性領域１０３ａにおける第１のゲート電極１１５ａの側方で第１のエクステンション注入領域１１３Ｂと接続されるＰ型の第１のソース／ドレイン注入領域を形成する。ここで、ボロンのイオン注入は、加速エネルギーが３ｋｅＶで、ドーズ量が４×１０１５ａｔｏｍｓ／ｃｍ２の条件で行う。
【００９５】
続いて、第８のレジストパターンを除去した後、Ｐ型ＦＥＴ領域１０を覆う第９のレジストパターン（図示せず）を形成し、形成した第９のレジストパターンと第２のゲート電極１１５ｂ及び第２のサイドウォールスペーサ１１２ｂとをマスクとして、Ｎ型ＦＥＴ領域２０の第２の活性領域１０３ｂにリンをイオン注入する。これにより、第２の活性領域１０３ｂにおける第２のゲート電極１１５ｂの側方で第２のエクステンション注入領域１１３Ｂと接続されるＮ型の第２のソース／ドレイン注入領域を形成する。ここで、リンのイオン注入は、加速エネルギーが８ｋｅＶで、ドーズ量が４×１０１５ａｔｏｍｓ／ｃｍ２の条件で行う。なお、Ｐ型ソース／ドレイン注入領域とＮ型ソース／ドレイン注入領域との形成順序は、特に問われない。
【００９６】
続いて、第９のレジストパターンを除去した後、温度が１０００℃のスパイクアニールを行うことにより、イオン注入により導入された不純物を活性化する。この活性化アニールにより、第１のエクステンション注入領域１１３Ａのボロンが拡散して、Ｐ型の第１のエクステンション領域１１３ａが形成される。同時に、第２のエクステンション注入領域１１３Ｂの砒素が拡散して、Ｎ型の第２のエクステンション領域１１３ｂが形成される。さらに、第１のソース／ドレイン注入領域のボロン、及び第２のソース／ドレイン注入領域のリンが拡散して、それぞれ、Ｐ型の第１のソース／ドレイン領域１１４ａ及びＮ型の第２のソース／ドレイン領域１１４ｂが形成される。なお、各エクステンション領域１１３ａ、１１３ｂ、及び各ソース／ドレイン領域１１４ａ、１１４ｂにおける活性化アニール後の接合深さは、それぞれ２０ｎｍ及び８０ｎｍ程度である。
【００９７】
このように、第１の実施形態に係る半導体装置の方法は、図５（ｂ）に示したように、金属電極１０７ａ、１０７ｂとその上に形成されるシリコン電極１１１ａ、１１１ｂとの間に、双極子を生成する界面層１１０ａ、１１０ｂをそれぞれ形成する工程を有していることを特徴とする。これにより、各金属電極１０７ａ、１０７ｂとその上のシリコン電極１１１ａ、１１１ｂとを接触させた場合に形成される、ショットキーバリアの高さを低減することが可能となる。その結果、各ゲート電極１１５ａ、１１５ｂにおける界面抵抗の低減、及びそれによる半導体集積回路の交流特性の劣化を抑制することが可能となる。
【００９８】
なお、界面層１１０ａ、１１０ｂをそれぞれ構成する、第１の下層膜１０８ａ及び第１の上層膜１０９ａ、並びに第２の下層膜１０８ｂ及び第２の上層膜１０９ｂの形成方法は、特に限定しないが、膜厚のばらつきを低減するため、原子層堆積（Atomic Layer Deposition：ＡＬＤ）法によって形成することが望ましい。
【００９９】
また、Ｐ型ＦＥＴにおいて、第１の界面層１１０ａにおける第１の下層膜１０８ａとして、酸化アルミニウムを用いたが、第１の下層膜１０８ａは、酸化アルミニウムに限られず、上述したように、第１の上層膜１０９ａに用いる酸化シリコンと比べて酸素原子の面密度が大きい材料を選択すればよい。また、Ｎ型ＦＥＴにおいて、第２の界面層１１０ｂにおける第２の下層膜１０８ｂとして、酸化ランタンを用いたが、第２の下層膜１０８ｂは、酸化ランタンに限られず、上述したように、第２の上層膜１０９ｂに用いる酸化シリコンと比べて酸素原子の面密度が小さい材料を選択すればよい。
【０１００】
また、第１の実施形態においては、Ｐ型ＦＥＴ及びＮ型ＦＥＴの両方に、双極子を生成する界面層を形成しているが、いずれか一方のＦＥＴにのみ界面層を形成してもよい。すなわち、金属電極とシリコン電極との間に生じるショットキーバリアが低く、両者の界面抵抗の値が問題とならない程度に小さい場合は、界面抵抗の値が小さいＦＥＴには界面層を設ける必要はない。
【０１０１】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について図７を参照しながら説明する。
【０１０２】
第２の実施形態に係る半導体装置は、双極子を生成する界面層の構成を第１の実施形態と異ならせることにより、金属とシリコンとの間の界面抵抗を低減するのに加え、トランジスタのしきい値電圧の変動を抑制することができる。
【０１０３】
以下、第１の実施形態に係る半導体装置との相違点について説明する。なお、図１に示す半導体装置に付した符号と同一の構成部材には、同一の符号を付すことにより説明を省略する。
【０１０４】
図７に示すように、第２の実施形態に係る半導体装置は、図１に示す第１の実施形態に係る半導体装置とは、Ｐ型ＦＥＴの第１のゲート電極１１５ａのうち、第１の金属電極１０７ａとＰ型の第１のシリコン電極１１１ａとの間に形成される第１の界面層１２０ａ、及びＮ型ＦＥＴの第２のゲート電極１１５ｂのうち、第２の金属電極１０７ｂとＮ型の第２のシリコン電極１１１ｂとの間に形成される第２の界面層１２０ｂの構成が異なる。
【０１０５】
第１のゲート電極１１５ａを構成する第１の界面層１２０ａは、例えば、第１の金属電極１０７ａの上に形成された、厚さが０．５ｎｍの酸化シリコンからなる第１の下層膜１１８ａと、該第１の下層膜１１８ａの上に形成された、厚さが０．５ｎｍの酸化ランタンからなる第１の上層膜１１９ａとから構成される。
【０１０６】
第２のゲート電極１１５ｂを構成する第２の界面層１２０ｂは、例えば、第２の金属電極１０７ｂの上に形成された、厚さが０．５ｎｍの酸化シリコンからなる第２の下層膜１１８ｂと、該第２の下層膜１１８ｂの上に形成された、厚さが０．５ｎｍの酸化アルミニウムからなる第２の上層膜１１９ｂとから構成される。
【０１０７】
このように、各金属電極１０７ａ、１０７ｂとその上に形成される各シリコン電極１１１ａ、１１１ｂとの間に、それぞれ互いに逆向きの双極子を生成する第１の界面層１２０ａ及び第２の界面層１２０ｂを形成することにより、各金属電極１０７ａ、１０７ｂと各シリコン電極１１１ａ、１１１ｂとの界面にそれぞれ形成されるショットキーバリアの高さを低減することができる。このショットキーバリアの高さが低減するメカニズムは、第１の実施形態で示した図２を用いた説明と実質的に同一である。
【０１０８】
但し、第２の実施形態においては、各金属電極１０７ａ、１０７ｂの上に、それぞれ酸化シリコンからなる下層膜１１８ａ、１１８ｂを形成するため、各下層膜１１８ａ、１１８ｂの上に形成される各上層膜１１９ａ、１１９ｂに求められる材料が、第１の実施形態とは異なる。
【０１０９】
すなわち、Ｐ型ＦＥＴ領域１０におけるＰ型ＦＥＴにおいては、第１の金属電極１０７ａと第１のシリコン電極１１１ａとの間に形成されるショットキーバリアの高さを低減するために、第１の上層膜１１９ａは第１の下層膜１１８ａよりも酸素原子の面密度が小さい絶縁膜で形成する必要がある。従って、第２の実施形態においては、第１の実施形態と異なり、第１の下層膜１１８ａとして酸化シリコンを用い、第１の上層膜１１９ａとして、該酸化シリコンよりも酸素原子の面密度が小さい酸化ランタン等を用いる。
【０１１０】
一方、Ｎ型ＦＥＴ領域２０におけるＮ型ＦＥＴにおいては、第２の金属電極１０７ｂとその上の第２のシリコン電極１１１ｂとの間に形成されるショットキーバリアの高さを低減するために、第２の上層膜１１９ｂは第２の下層膜１１８ｂよりも酸素原子の面密度が大きい絶縁膜で形成する必要がある。従って、第２の実施形態においては、第１の実施形態と異なり、第２の下層膜１１８ｂとして酸化シリコンを用い、第２の上層膜１１９ｂとして、該酸化シリコンよりも酸素原子の面密度が大きい酸化アルミニウム等を用いる。
【０１１１】
さらに、第２の実施形態に係る半導体装置は、Ｐ型ＦＥＴ及びＮ型ＦＥＴにおける各しきい値電圧の変動を抑制することが可能となる。以下、そのメカニズムについて説明する。
【０１１２】
上述したように、本発明は、金属電極１０７ａ、１０７ｂとその上のシリコン電極１１１ａ、１１１ｂとの界面に生じるショットキーバリアの高さを、それぞれ双極子を有する界面層１２０ａ、１２０ｂを両者の界面に設けることにより低減している。これにより、金属電極１０７ａ、１０７ｂとシリコン電極１１１ａ、１１１ｂとの界面抵抗の低減を図っている。この界面抵抗の低減を図るために、界面層１２０ａ、１２０ｂとして、例えばシリコン酸化膜とアルミニウム酸化膜とを積層してなり、双極子が生成される積層絶縁膜を用いている。しかしながら、界面層１２０ａ、１２０ｂに含まれるアルミニウム又はランタン等の金属原子が製造中の熱処理等によって、金属電極１０７ａ、１０７ｂの下側に形成されているゲート絶縁膜１０６ａ、１０６ｂにまで拡散すると、トランジスタのしきい値電圧が変動することが知られている（例えば、非特許文献２を参照。）。
【０１１３】
そこで、第２の実施形態においては、各金属電極１０７ａ、１０７ｂの上に直接に形成する下層膜１１８ａ、１１８ｂとしてシリコン酸化膜を用い、該シリコン酸化膜の上に形成する上層膜１１９ａ、１１９ｂとして、Ｐ型ＦＥＴにおいては酸化ランタンを用い、Ｎ型ＦＥＴにおいては酸化アルミニウムを用いる。これにより、各トランジスタのしきい値電圧の変動を抑制することが可能となる。
【０１１４】
すなわち、各金属電極１０７ａ、１０７ｂの上に直接に形成するシリコン酸化膜により、アルミニウム原子又はランタン原子がゲート絶縁膜１０６ａ、１０６ｂにまで拡散することを抑制できる。これにより、各トランジスタのしきい値電圧を変動させるおそれがあるアルミニウム又はランタン等を含む界面層１２０ａ、１２０ｂを金属電極１０７ａ、１０７ｂとその上のシリコン電極１１１ａ、１１１ｂとの間に設ける構成であっても、各トランジスタのしきい値電圧の変動を抑制することが可能となる。
【０１１５】
なお、各上層膜１１９ａ、１１９ｂの膜種は、上記の酸化ランタン及び酸化アルミニウムに限定されない。すなわち、各下層膜１１８ａ、１１８ｂと各上層膜１１９ａ、１１９ｂとの界面にそれぞれ形成される双極子の向きが、金属電極１０７ａ、１０７ｂとその上のシリコン電極１１１ａ、１１１ｂとを互いに接触させた場合に生じるショットキーバリアを低減する向きであれば良く、任意に選択することができる。
【０１１６】
例えば、Ｐ型ＦＥＴの場合は、第１の上層膜１１９ａとして、酸化ランタン以外にも、酸化ゲルマニウム、酸化イットリウム、酸化ルテチウム、又は酸化ストロンチウム等の、第１の下層膜１１８ａを構成する酸化シリコンに対して、酸素原子の面密度が小さい材料を用いることができる。
【０１１７】
一方、Ｎ型ＦＥＴの場合は、第２の上層膜１１９ｂとして、酸化アルミニウム以外にも、酸化マグネシウム、酸化ハフニウム、酸化ジルコニウム、酸化チタン、酸化タンタル、又は酸化スカンジウム等の、第２の下層膜１１８ｂを構成する酸化シリコンに対して、酸素原子の面密度が大きい材料を用いることができる。
【０１１８】
なお、各下層膜１１８ａ、１１８ｂ及び各上層膜１１９ａ、１１９ｂのそれぞれ好ましい膜厚を以下に示す。下層膜１１８ａ、１１８ｂにおいては、これらを構成する酸化シリコンはエネルギーバンドギャップが比較的に大きい材料であるため、０．３ｎｍ以上且つ１ｎｍ以下とすることが、下層膜１１８ａ、１１８ｂによる抵抗成分を低減する観点から望ましい。一方、上層膜１１９ａ、１１９ｂはエネルギーバンドギャップが比較的に小さい材料であるため、０．３ｎｍ以上且つ２ｎｍ以下の範囲で形成することが、該上層膜１１９ａ、１１９ｂによる抵抗成分を低減する観点から望ましい。
【０１１９】
また、下層膜１１８ａ、１１８ｂ及びそれと対応する上層膜１１９ａ、１１９ｂは完全に分離している必要はない。Ｐ型ＦＥＴを例に採ると、第１の上層膜１１９ａは酸化ランタンが主要な構成要素であるが、その中に若干のシリコン原子が第１の下層膜１１８ａから拡散し、一方、第１の下層膜１１８ａは酸化シリコンが主要な構成要素であるが、その中に若干のランタン原子が第１の上層膜１１９ａから拡散しているような状態であってもよい。すなわち、第１の界面層１２０ａに酸化ランタンと酸化シリコンとの分布に偏りがあり、この材料分布により第１の界面層１２０ａに双極子が形成される状態であれば、本発明は有効である。
【０１２０】
上述した第１の界面層１２０ａ及び第２の界面層１２０ｂ以外の構成は、第１の実施形態と同様である。
【０１２１】
（第２の実施形態に係る製造方法）
以下、第２の実施形態に係る半導体装置の製造方法の要部について図８及び図９を参照しながら説明する。
【０１２２】
まず、図８（ａ）に示すように、ＳＴＩ法等により、ボロン等のＰ型の不純物を含むシリコンからなる半導体基板１００の上部に、Ｐ型ＦＥＴ領域１０とＮ型ＦＥＴ領域２０とを区画する素子分離領域１０２を選択的に形成する。続いて、Ｐ型ＦＥＴ領域１０とＮ型ＦＥＴ領域２０とに、それぞれＮウェル領域１０１ａ及びＰウェル領域１０１ｂを形成する。その後、しきい値電圧調整用の不純物をＮウェル領域１０１ａ及びＰウェル領域１０１ｂにそれぞれドープすることにより、Ｐ型ＦＥＴ及びＮ型ＦＥＴにそれぞれ適した、不純物濃度がいずれも１×１０１７ａｔｏｍｓ／ｃｍ３程度の第１の活性領域１０３ａ及び第２の活性領域１０３ｂを形成する。
【０１２３】
次に、図８（ｂ）に示すように、各活性領域１０３ａ、１０３ｂの上に、ゲート絶縁膜形成用の膜厚が１ｎｍのシリコン酸化膜１０４と膜厚が２ｎｍのハフニウム酸化膜１０５とを順次堆積する。ここで、シリコン酸化膜１０４の形成には、例えば熱酸化法を用いることができ、ハフニウム酸化膜１０５の形成には、例えばＣＶＤ法を用いることができる。続いて、ハフニウム酸化膜１０５の上に金属電極形成用の膜厚が５ｎｍのタンタル窒化膜１０７を堆積する。続いて、タンタル窒化膜１０７の上に、Ｐ型ＦＥＴの第１の界面層における第１の下層膜となる膜厚が０．５ｎｍのシリコン酸化膜１１８Ａと、第１の上層膜となる膜厚が０．５ｎｍのランタン酸化膜１１９Ａとを順次堆積する。
【０１２４】
次に、図８（ｃ）に示すように、リソグラフィ法により、半導体基板１００の上にＮ型ＦＥＴ領域２０に開口パターンを有する第１のレジストパターン２０１を形成する。その後、第１のレジストパターン２０１をマスクとして、Ｎ型ＦＥＴ領域２０に形成されたランタン酸化膜１１９Ａ及びシリコン酸化膜１１８Ａを順次除去する。具体的には、塩酸によりランタン酸化膜１１９Ａを除去し、続いて、フッ酸によりシリコン酸化膜１１８Ａを除去する。これにより、Ｎ型ＦＥＴ領域２０に、タンタル窒化膜１０７を露出させる。その後、第１のレジストパターン２０１を除去する。
【０１２５】
次に、図９（ａ）に示すように、半導体基板１００の上の全面に、すなわち、Ｐ型ＦＥＴ領域１０においてはランタン酸化膜１１９Ａの上に、Ｎ型ＦＥＴ領域２０においてはタンタル窒化膜１０７の上に、Ｎ型ＦＥＴの第２の界面層における第２の下層膜となる膜厚が０．５ｎｍのシリコン酸化膜１１８Ｂと、第２の上層膜となる膜厚が０．５ｎｍのアルミニウム酸化膜１１９Ｂとを順次堆積する。
【０１２６】
次に、図９（ｂ）に示すように、リソグラフィ法により、半導体基板１００の上に、Ｐ型ＦＥＴ領域１０に開口パターンを有する第２のレジストパターン２０２を形成する。その後、第２のレジストパターン２０２をマスクとして、Ｐ型ＦＥＴ領域１０に形成されたアルミニウム酸化膜１１９Ｂ及びシリコン酸化膜１１８Ｂを順次除去する。具体的には、ＴＭＡＨ（水酸化テトラメチルアンモニウム）溶液によりアルミニウム酸化膜１１９Ｂを除去し、続いて、フッ酸によりシリコン酸化膜１１８Ｂを除去する。これにより、Ｐ型ＦＥＴ領域１０に、ランタン酸化膜１１９Ａを露出させる。なお、シリコン酸化膜１１８Ａ及びランタン酸化膜１１９Ａと、シリコン酸化膜１１８Ｂ及びアルミニウム酸化膜１１９Ｂとの形成順序は特に問われない。また、シリコン酸化膜１１８Ａ、１１８Ｂを、図８（ｂ）及び図９（ａ）に示す工程で別々に形成するのではなく、図８（ｃ）に示す工程でランタン酸化膜１１９Ａのみを除去して、シリコン酸化膜１１８Ａを残しておき、続く図９（ａ）に示す工程でアルミニウム酸化膜１１９Ｂのみを堆積し、さらに、続く図９（ｂ）に示す工程で、Ｐ型ＦＥＴ領域１０のアルミニウム酸化膜１１９Ｂのみを選択的に除去してもよい。これにより、Ｎ型ＦＥＴ及びＰ型ＦＥＴにおける各界面層の下層膜となるシリコン酸化膜１１８Ａ、１１８Ｂを共通化することが可能となるので、プロセスフローの簡略化を図ることができる。
【０１２７】
次に、図９（ｃ）に示すように、第２のレジストパターン２０２を除去した後、半導体基板１００の上の全面に、すなわち、Ｐ型ＦＥＴ領域１０においてはランタン酸化膜１１９Ａの上に、Ｎ型ＦＥＴ領域２０においてはアルミニウム酸化膜１１９Ｂの上に、シリコン電極形成用であって、膜厚が１００ｎｍで不純物がドープされていないポリシリコン膜１１１を堆積する。ここで、ポリシリコン膜１１１には、アンドープのポリシリコン膜を用いたが、ポリシリコンゲルマニウム膜を用いてもよい。
【０１２８】
これ以降は、第１の実施形態に係る製造方法における図５（ａ）以降に示す工程と同様であり、それらの製造工程により、図７に示す第２の実施形態に係る半導体装置を実現することができる。
【０１２９】
以上説明したように、第２の実施形態に係る製造方法は、金属電極１０７ａ、１０７ｂとその上に形成されるシリコン電極１１１ａ、１１１ｂとの間に、双極子を生成する界面層１２０ａ、１２０ｂをそれぞれ形成する工程を有していることを特徴とする。これにより、金属電極１０７ａ、１０７ｂとその上のシリコン電極１１１ａ、１１１ｂとを互いに接触させた場合に形成される、ショットキーバリアの高さを低減することが可能となる。その結果、各ゲート電極１１５ａ、１１５ｂにおける界面抵抗の低減、及びそれによる半導体集積回路の交流特性の劣化を抑制することができる。さらに、第２の実施形態においては、各界面層１２０ａ、１２０ｂは、酸化シリコンからなる下層膜１１８ａ、１１８ｂを各金属電極１０７ａ、１０７ｂの上に形成し、各下層膜１１８ａ、１１８ｂの上に酸化シリコンとは酸素原子の面密度が異なる、例えば、酸化ランタン又は酸化アルミニウムに代表される上層膜１１９ａ、１１９ｂを形成する。これにより、下層膜であるシリコン酸化膜により、上層膜１１９ａ、１１９ｂに含まれるアルミニウム原子又はランタン原子のゲート絶縁膜１０６ａ、１０６ｂへの拡散が抑制されるため、各トランジスタのしきい値電圧変動を抑制することが可能となる。
【０１３０】
なお、各下層膜１１８ａ、１１８ｂ及び各上層膜１１９ａ、１１９ｂの形成方法は、特に限定しないが、膜厚のばらつきを低減するため、ＡＬＤ法で形成することが望ましい。
る。
【０１３１】
また、Ｐ型ＦＥＴにおいて、第１の界面層１２０ａにおける第１の上層膜１１９ａとして、酸化ランタンを用いたが、第１の上層膜１１９ａは、酸化ランタンに限られず、上述したように、第１の下層膜１１８ａに用いる酸化シリコンと比べて酸素原子の面密度が小さい材料を選択すればよい。また、Ｎ型ＦＥＴにおいて、第２の界面層１２０ｂにおける第２の上層膜１１９ｂとして、酸化アルミニウムを用いたが、第２の上層膜１１９ｂは、酸化アルミニウムに限られず、上述したように、第２の下層膜１１８ｂに用いる酸化シリコンと比べて酸素原子の面密度が大きい材料を選択すればよい。
【０１３２】
また、第２の実施形態においては、Ｐ型ＦＥＴ及びＮ型ＦＥＴの両方に、双極子を生成する界面層を形成しているが、いずれか一方のＦＥＴにのみ界面層を形成してもよい。すなわち、金属電極とシリコン電極との間に生じるショットキーバリアが低く、両者の界面抵抗の値が問題とならない程度に小さい場合は、界面抵抗の値が小さいＦＥＴには界面層を設ける必要はない。
【０１３３】
なお、第１の実施形態及び第２の実施形態で説明した、各ゲート絶縁膜１０６ａ、１０６ｂ、各金属電極１０７ａ、１０７ｂ、各シリコン電極１１１ａ、１１１ｂ、各サイドウォールスペーサ１１２ａ、１１２ｂの材料及び膜厚、並びに各シリコン電極１１１ａ、１１１ｂ、各エクステンション領域１１３ａ、１１３ｂ、各ソース／ドレイン領域１１４ａ、１１４ｂにドープされる不純物材料、注入条件及び熱処理条件等は一例に過ぎない。すなわち、本発明の趣旨を逸脱しない範囲において、各材量及びプロセス条件は適宣変更が可能である。
【産業上の利用可能性】
【０１３４】
本発明に係る半導体装置は、金属電極と該金属電極の上に形成されたシリコン電極とを有するゲート電極を備えた電界効果型トランジスタを実現する際に、金属電極とシリコン電極との界面に生じる界面抵抗を低減することができ、良好な交流特性を要求される半導体集積回路装置等に有効である。
【符号の説明】
【０１３５】
１０      Ｐ型ＦＥＴ領域
２０      Ｎ型ＦＥＴ領域
１００    半導体基板
１０１ａ  Ｎウェル領域
１０１ｂ  Ｐウェル領域
１０２    素子分離領域
１０３ａ  第１の活性領域
１０３ｂ  第２の活性領域
１０４ａ  第１の下地絶縁膜
１０４ｂ  第２の下地絶縁膜
１０４    シリコン酸化膜
１０５ａ  第１の高誘電率絶縁膜
１０５ｂ  第２の高誘電率絶縁膜
１０５    ハフニウム酸化膜
１０６ａ  第１のゲート絶縁膜
１０６ｂ  第２のゲート絶縁膜
１０７ａ  第１の金属電極
１０７ｂ  第２の金属電極
１０７    タンタル窒化膜
１０８ａ  第１の下層膜
１０８Ａ  アルミニウム酸化膜
１０８ｂ  第２の下層膜
１０８Ｂ  ランタン酸化膜
１０９ａ  第１の上層膜
１０９Ａ  シリコン酸化膜
１０９ｂ  第２の上層膜
１０９Ｂ  シリコン酸化膜
１１０ａ  第１の界面層
１１０ｂ  第２の界面層
１１１ａ  第１のシリコン電極
１１１ｂ  第２のシリコン電極
１１１Ａ  Ｐ型ポリシリコン膜
１１１Ｂ  Ｎ型ポリシリコン膜
１１２ａ  第１のサイドウォールスペーサ
１１２ｂ  第２のサイドウォールスペーサ
１１３ａ  第１のエクステンション領域
１１３Ａ  第１のエクステンション注入領域
１１３ｂ  第２のエクステンション領域
１１３Ｂ  第２のエクステンション注入領域
１１４ａ  第１のソース／ドレイン領域
１１４ｂ  第２のソース／ドレイン領域
１１５ａ  第１のゲート電極
１１５ｂ  第２のゲート電極
１１８ａ  第１の下層膜
１１８Ａ  シリコン酸化膜
１１８ｂ  第２の下層膜
１１８Ｂ  シリコン酸化膜
１１９ａ  第１の上層膜
１１９Ａ  ランタン酸化膜
１１９ｂ  第２の上層膜
１１９Ｂ  アルミニウム酸化膜
１２０ａ  第１の界面層
１２０ｂ  第２の界面層
２０１    第１のレジストパターン
２０２    第２のレジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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