(57)【特許請求の範囲】
【請求項１】
第１軸に沿って積層された複数の第１電極膜と、前記第１軸に沿って隣り合う２つの前記第１電極膜の間に設けられた第１電極間絶縁膜と、を含み、前記第１軸に沿って延在する第１貫通ホールが設けられた第１積層体と、前記第１貫通ホールの内側に埋め込まれ、前記第１軸に沿って延在する第１半導体ピラーと、前記第１軸に対して直交する第２軸に沿って前記第１積層体と並置され、前記第１軸に沿って積層された複数の第２電極膜と、前記第１軸に沿って隣り合う２つの前記第２電極膜の間に設けられた第２電極間絶縁膜と、を含み、前記第１軸に沿って延在する第２貫通ホールが設けられた第２積層体と、前記第２貫通ホールの内側に埋め込まれ、前記第１軸に沿って延在する第２半導体ピラーと、前記第１半導体ピラーと前記第２半導体ピラーとを電気的に接続する接続部と、前記第１積層体と前記第２積層体との間に設けられ、前記複数の第１電極膜と前記複数の第２電極膜とを分断する分断絶縁層と、前記複数の第１電極膜と前記第１半導体ピラーとの間、及び、前記複数の第２電極膜と前記第２半導体ピラーとの間、に設けられたメモリ膜と、を含む不揮発性半導体記憶装置の製造方法であって、
前記第１積層体及び前記第２積層体となる積層母体に前記分断絶縁層を形成し、
前記分断絶縁層の一部の側壁に、前記第１軸を含む平面に対して平行な部分を有する側壁マスク層を形成し、
前記積層母体の上に前記第１貫通ホールの前記分断絶縁層とは反対側の側面の形状に対応した曲面形状、及び、前記第２貫通ホールの前記分断絶縁層とは反対側の側面の形状に対応した曲面形状、を有する開口部を有する曲面形状マスクを形成し、
前記側壁マスク層と、前記曲面形状マスクと、を用いて前記積層母体を加工して、前記積層母体に前記第１貫通ホール及び前記第２貫通ホールを形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記第１貫通ホール及び前記第２貫通ホールの両方は、前記第１前記側壁マスク層の前記平面に対して平行な部分の形状を反映した前記分断絶縁層側の前記平面に対して平行な部分と、前記分断絶縁層とは反対側の前記曲面形状を反映した曲面部分と、をそれぞれ有する請求項１記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記第１貫通ホール及び前記第２貫通ホールの少なくともいずれかは、前記第１前記側壁マスク層の前記平面に対して平行な部分の形状を反映した前記分断絶縁層側の前記平面に対して平行な部分と、前記分断絶縁層とは反対側の前記曲面形状を反映した曲面部分と、を有する請求項１記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置の記憶容量を増加させるために、３次元積層メモリが提案されている。３次元積層メモリにおいては、例えば、交互に積層された絶縁膜と電極膜とを有する積層体と、積層体を積層方向において貫通するシリコンピラーと、シリコンピラーと電極膜との間のメモリ膜と、が設けられる。これにより、シリコンピラーと各電極膜との交差部にメモリセルが設けられる。さらに、２本のシリコンピラーを基板の側で接続したＵ字形状のメモリストリングを用いる構成も考えられる。
【０００３】
このような３次元積層メモリにおいて、メモリセルのサイズをより小さくし、記憶密度をさらに増大させることが期待されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１９２５６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、記憶密度を高めた不揮発性半導体記憶装置の製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の実施形態によれば、第１軸に沿って積層された複数の第１電極膜と、前記第１軸に沿って隣り合う２つの前記第１電極膜の間に設けられた第１電極間絶縁膜と、を含み、前記第１軸に沿って延在する第１貫通ホールが設けられた第１積層体と、前記第１貫通ホールの内側に埋め込まれ、前記第１軸に沿って延在する第１半導体ピラーと、前記第１軸に対して直交する第２軸に沿って前記第１積層体と並置され、前記第１軸に沿って積層された複数の第２電極膜と、前記第１軸に沿って隣り合う２つの前記第２電極膜の間に設けられた第２電極間絶縁膜と、を含み、前記第１軸に沿って延在する第２貫通ホールが設けられた第２積層体と、前記第２貫通ホールの内側に埋め込まれ、前記第１軸に沿って延在する第２半導体ピラーと、前記第１半導体ピラーと前記第２半導体ピラーとを電気的に接続する接続部と、前記第１積層体と前記第２積層体との間に設けられ、前記複数の第１電極膜と前記複数の第２電極膜とを分断する分断絶縁層と、前記複数の第１電極膜と前記第１半導体ピラーとの間、及び、前記複数の第２電極膜と前記第２半導体ピラーとの間、に設けられたメモリ膜と、を含む不揮発性半導体記憶装置の製造方法であって、前記第１積層体及び前記第２積層体となる積層母体に前記分断絶縁層を形成し、前記分断絶縁層の一部の側壁に、前記第１軸を含む平面に対して平行な部分を有する側壁マスク層を形成し、前記積層母体の上に前記第１貫通ホールの前記分断絶縁層とは反対側の側面の形状に対応した曲面形状、及び、前記第２貫通ホールの前記分断絶縁層とは反対側の側面の形状に対応した曲面形状、を有する開口部を有する曲面形状マスクを形成し、前記側壁マスク層と、前記曲面形状マスクと、を用いて前記積層母体を加工して、前記積層母体に前記第１貫通ホール及び前記第２貫通ホールを形成することを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【図面の簡単な説明】
【０００７】
【図１】実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【図２】実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図３】実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的平面図である。
【図４】実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図５】実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図６】図６（ａ）〜図６（ｃ）は、実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式図である。
【図７】図７（ａ）〜図７（ｃ）は、実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式図である。
【図８】図８（ａ）〜図８（ｃ）は、実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式図である。
【図９】図９（ａ）〜図９（ｃ）は、実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式図である。
【図１０】図１０（ａ）〜図１０（ｃ）は、実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式図である。
【図１１】図１１（ａ）〜図１１（ｃ）は、実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式図である。
【図１２】図１２（ａ）〜図１２（ｃ）は、実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式図である。
【図１３】図１３（ａ）〜図１３（ｃ）は、実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式図である。
【図１４】図１４（ａ）〜図１４（ｃ）は、実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式図である。
【図１５】実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。
【図１６】参考例の不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図１７】図１７（ａ）及び図１７（ｂ）は、実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図１８】実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図１９】実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図２０】図２０（ａ）〜図２０（ｃ）は、実施形態に係る不揮発性半導体記憶装置の別の製造方法を例示する模式図である。
【発明を実施するための形態】
【０００８】
以下に、各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００９】
図１は、実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。  
図１においては、図を見易くするために、導電部分を図示し、絶縁部分は省略している。図１に表したように、実施形態に係る不揮発性半導体記憶装置１１０は、メモリセルアレイ部ＭＣＵを備える。メモリセルアレイ部ＭＣＵには、複数のメモリセルＭＣが設けられる。メモリセルＭＣの構成の例については、後述する。
【００１０】
メモリセルアレイ部ＭＣＵは、例えば基板１１の主面１１ａの上に設けられる。  
基板１１には、例えば半導体基板が用いられる。基板１１には、例えばシリコン基板が用いられる。
【００１１】
ここで、基板１１の主面１１ａに対して垂直な軸をＺ軸（第１軸）とする。Ｚ軸に対して垂直な１つの軸をＹ軸（第２軸）とする。Ｚ軸とＹ軸とに対して垂直な軸をＸ軸（第３軸）とする。
【００１２】
メモリセルアレイ部ＭＣＵは、積層体ＭＬと、半導体ピラーＳＰと、図示しないメモリ膜と、を含む。
【００１３】
積層体ＭＬは、Ｚ軸に沿って積層された複数の電極膜６１と、複数の電極膜６１どうしの間に設けられた電極間絶縁膜（図１では図示しない）と、を含む。
【００１４】
本願明細書において、「積層」は、互いに接して重ねられる場合の他に、間に他の要素が挿入されて重ねられる場合も含む。
【００１５】
半導体ピラーＳＰは、積層体ＭＬをＺ軸に沿って貫通する。すなわち、半導体ピラーＳＰは、電極膜６１をＺ軸に沿って貫通する。後述するように、メモリ膜は、複数の電極膜６１と半導体ピラーＳＰとの間に設けられる。
【００１６】
複数の電極膜６１と半導体ピラーＳＰとが交差する部分に、メモリセルＭＣ（メモリセルトランジスタ）が形成される。
【００１７】
具体的には、複数の積層体ＭＬは、例えば第１〜第４積層体ＭＬ１〜ＭＬ４などを含む。複数の積層体ＭＬは、例えば、Ｘ軸に沿って延在する部分を有する。複数の積層体ＭＬは、例えば、Ｙ軸に沿って並ぶ。複数の積層体ＭＬのそれぞれは、Ｚ軸に沿って積層された複数の電極膜６１と、Ｚ軸に沿って隣り合う２つの電極膜６１の間に設けられた電極間絶縁膜（この図では図示しない）と、を含む。
【００１８】
第１積層体ＭＬ１は、複数の第１電極膜６１ａを含む。第２積層体ＭＬ２は、複数の第２電極膜６１ｂを含む。この例では、第３積層体ＭＬ３に含まれる複数の電極膜６１は、複数の第２電極膜６１ｂのそれぞれと連続している。第２積層体ＭＬ２と第３積層体ＭＬ３は互いに連続しているが、便宜的に、それぞれを第２積層体ＭＬ２と第３積層体ＭＬ３と呼ぶ。さらに、後述するように、この例では、第４積層体ＭＬ４に含まれる複数の電極膜６１は、複数の第１電極膜６１ａと電気的に接続される。  
複数の電極膜６１は、Ｘ軸に沿って延在する部分を有する。
【００１９】
図１においては、図を見易くするために、電極膜６１の数が４である場合が描かれているが、実施形態において、電極膜６１の数は任意である。
【００２０】
例えば、複数の半導体ピラーＳＰを第１〜第４半導体ピラーＳＰ１〜ＳＰ４とする。第１〜第４半導体ピラーＳＰ１〜ＳＰ４のそれぞれは、第１〜第４積層体ＭＬ１〜ＭＬ４のそれぞれを貫通する。
【００２１】
第１〜第４半導体ピラーＳＰ１〜ＳＰ４は、例えば、Ｙ軸に沿って並ぶ。第１半導体ピラーＳＰ１と第４半導体ピラーＳＰ４との間に第２半導体ピラーＳＰが配置される。第２半導体ピラーＳＰ２と第４半導体ピラーＳＰ４との間に第３半導体ピラーＳＰ３が配置される。上記の「一端」は、基板１１の側の端である。
【００２２】
第１半導体ピラーＳＰ１の一端と、第２半導体ピラーＳＰ２の一端と、は、第１接続部ＣＰ１（接続部ＣＰ）により電気的に接続される。第３半導体ピラーＳＰ３の一端と、第４半導体ピラーＳＰ４の一端と、は、第２接続部ＣＰ２により電気的に接続されている。
【００２３】
第１半導体ピラーＳＰ１の他端は、コンタクトビア２２ａによりビット線ＢＬに接続される。第４半導体ピラーＳＰ４の他端は、コンタクトビア２２ｂによりビット線ＢＬに接続される。第２半導体ピラーＳＰ２の他端及び第３半導体ピラーＳＰの他端は、ソース線ＳＬに接続される。
【００２４】
第１積層体ＭＬ１とビット線ＢＬとの間、第２積層体ＭＬ２とソース線ＳＬとの間、第３積層体ＭＬ３とソース線ＳＬとの間、及び、第４積層体ＭＬ４とビット線ＢＬとの間に、それぞれ、第１〜第４選択ゲート電極ＳＧ１〜ＳＧ４が設けられる。第１〜第４選択ゲート電極ＳＧ１〜ＳＧ４は、複数の選択ゲート電極ＳＧのうちのいずれかである。第１〜第４選択ゲート電極ＳＧ１〜ＳＧ４は、Ｘ軸に沿って延在する。
【００２５】
例えば、複数の積層体ＭＬにＺ軸に延在する貫通ホールＴＨが設けられる。貫通ホールＴＨの内側に半導体材料を埋め込むことにより、半導体ピラーＳＰが形成される。
【００２６】
１つの電極膜６１に対して、Ｘ軸に沿って並ぶ複数の半導体ピラーＳＰを設けることができる。複数の半導体ピラーＳＰは、Ｘ軸とＹ軸とに沿ってマトリクス状に設けられる。Ｚ軸に沿って積層される複数の電極膜６１と複数の半導体ピラーＳＰとが交差する部分のそれぞれにメモリセルＭＣが形成される。メモリセルＭＣは、Ｚ軸とＸ軸とＹ軸とに沿って、３次元マトリクス状に設けられる。
【００２７】
接続部ＣＰには、例えば半導体ピラーＳＰに用いられる半導体材料が用いられる。  
メモリセルアレイ部ＭＣＵは、接続部ＣＰに対向する接続部導電層ＣＰＣをさらに含むことができる。例えば、接続部導電層ＣＰＣにトレンチが設けられ、トレンチの内側に半導体材料を埋め込むことで接続部ＣＰが形成される。接続部導電層ＣＰＣの電位を制御することで、接続部ＣＰのそれぞれに接続された２つの半導体ピラーＳＰが互いに電気的に接続される。
【００２８】
接続された第１半導体ピラーＳＰ１及び第２半導体ピラーＳＰ２がメモリストリングとなる。接続された第３半導体ピラーＳＰ３及び第４半導体ピラーＳＰ４が別のメモリストリングとなる。
【００２９】
図２は、実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。  
図２は、図１のＡ１−Ａ２線断面の一部を例示している。
【００３０】
図２に表したように、第１積層体ＭＬ１は、Ｚ軸に沿って積層された複数の第１電極膜６１ａと、Ｚ軸に沿って隣り合う２つの第１電極膜６１ａの間に設けられた第１電極間絶縁膜６２ａと、を含む。第１積層体ＭＬ１には、Ｚ軸に沿って延在する第１貫通ホールＴＨ１が設けられる。第１半導体ピラーＳＰ１は、第１貫通ホールＴＨ１の内側に埋め込まれ、Ｚ軸に沿って延在する。
【００３１】
第２積層体ＭＬ２は、例えば、Ｙ軸に沿って第１積層体ＭＬ１と並置される。第２積層体ＭＬ２は、Ｚ軸に沿って積層された複数の第２電極膜６１ｂと、Ｚ軸に沿って隣り合う２つの第２電極膜６１ｂの間に設けられた第２電極間絶縁膜６２ｂと、を含む。第２積層体ＭＬ１には、Ｚ軸に沿って延在する第２貫通ホールＴＨ２が設けられる。第２半導体ピラーＳＰ２は、第２貫通ホールＴＨ２の内側に埋め込まれ、Ｚ軸に沿って延在する。
【００３２】
メモリ膜ＳＩＦは、複数の第１電極膜６１ａと第１半導体ピラーＳＰ１との間、及び、複数の第２電極膜６１ｂと第２半導体ピラーＳＰ２との間に設けられる。メモリ膜ＳＩＦは、半導体ピラーＳＰのＺ軸に沿う側面の周りに設けられる。メモリ膜ＳＩＦは、接続部ＣＰ（例えば第１接続部ＣＰ１）と接続部導電層ＣＰＣとの間に延在している。
【００３３】
例えば、メモリ膜ＳＩＦは、電荷保持膜４８と、内側絶縁膜４２と、外側絶縁膜４３と、を含む。電荷保持膜４８は、電極膜６１と半導体ピラーＳＰとの間、及び、接続部導電層ＣＰＣと接続部ＣＰとの間に設けられる。内側絶縁膜４２は、半導体ピラーＳＰと電荷保持膜４８との間、及び、接続部ＣＰと電荷保持膜４８との間に設けられる。外側絶縁膜４３は、電荷保持膜４８と電極膜６１との間、及び、電荷保持膜４８と接続部導電層ＣＰＣとの間に設けられる。
【００３４】
図２に表したように、第１積層体ＭＬ１と第２積層体ＭＬ２とを分断する分断絶縁層ＩＬが設けられる。分断絶縁層ＩＬは、複数の第１電極膜６１ａと複数の第２電極膜６１ｂとを分断する。分断絶縁層ＩＬは、Ｘ軸に沿って延在する部分を含む。
【００３５】
図２に例示したように、この例では、基板１１と接続部導電層ＣＰＣとの間に絶縁膜１３が設けられている。複数の電極膜６１と接続部導電層ＣＰＣとの間に層間絶縁膜１４が設けられている。さらに、層間絶縁膜１５が設けられている。複数の電極膜６１は、層間絶縁膜１４と層間絶縁膜１５との間に配置されている。便宜上、層間絶縁膜１４及び１５も積層体ＭＬに含まれるものとする。
【００３６】
電極膜６１及び接続部導電層ＣＰＣには、例えばポリシリコンが用いられる。ただし、実施形態において、電極膜６１及び接続部導電層ＣＰＣに用いられる材料は任意である。
【００３７】
電極間絶縁膜６２、内側絶縁膜４２、外側絶縁膜４３、並びに、絶縁膜１３、層間絶縁膜１４及び層間絶縁膜１５には、例えば酸化シリコンが用いられる。ただし、実施形態において、電極間絶縁膜６２、内側絶縁膜４２、外側絶縁膜４３及び層間絶縁膜に用いられる材料は任意である。
【００３８】
電荷保持膜４８には、例えば、窒化シリコンが用いられる。ただし、実施形態において、電荷保持膜４８に用いられる材料は任意である。
【００３９】
電荷保持膜４８は、メモリセルＭＣにおいて、電荷を蓄積し、情報を格納する部分として機能することができる。内側絶縁膜４２は、例えばトンネル絶縁膜として機能することができる。外側絶縁膜４３は、ブロック絶縁膜として機能することができる。メモリセルＭＣは、例えばＭＯＮＯＳ構成を有するトランジスタである。複数の電極膜６１は、ワード電極として機能することができる。
【００４０】
図３は、実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的平面図である。  
図３においては、図を見易くするために、１つの電極膜６１に対して、Ｘ軸に沿って並ぶ３つの半導体ピラーＳＰが描かれているが、実施形態において、Ｘ軸に沿って並ぶ半導体ピラーＳＰの数は任意である。
【００４１】
図３に表したように、例えば、第１半導体ピラーＳＰ１に貫通される第１積層体ＭＬ１の第１電極膜６１ａと、第４半導体ピラーＳＰ４に貫通される第４積層体ＭＬ４の第４電極膜６１ｄと、が、Ｘ軸の一方の端（例えば第１コンタクト部ＣＵ１）において接続される。接続された第１電極膜６１ａ及び第４電極膜６１ｄが、第１連結電極膜６１Ａとなる。
【００４２】
既に説明したように、第２半導体ピラーＳＰ２に貫通される第２積層体ＭＬ２の第２電極膜６１ｂと、第３半導体ピラーＳＰ３に貫通される第３積層体ＭＬ３の第３電極膜６１ｃと、が接続されている。ただし、第２電極膜６１ｂと第３電極膜６１ｃとがＸ軸の他方の端（第２コンタクト部ＣＵ２）において接続されても良い。接続された第２電極膜６１ｂ及び第３電極膜６１ｃが、第２連結電極膜６１Ｂとなる。
【００４３】
図４は、実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。  
図４には、メモリセルアレイ部ＭＣＵに関して、図１のＡ１−Ａ２線に対応する断面と、図１のＢ１−Ｂ２線に対応する断面と、が例示されている。また、図４には、第１コンタクト部ＣＵ１が例示されている。
【００４４】
図４においては、図を見易くするために、電極膜６１の数が４である場合が描かれているが、実施形態において、電極膜６１の数は任意である。
【００４５】
図４に例示したように、基板１１において、例えば、メモリ領域ＭＲと、周辺領域ＰＲと、が設けられる。周辺領域ＰＲは、主面１１ａ上において、メモリ領域ＭＲと並置されている。周辺領域ＰＲには、例えば、メモリセルＭＣを動作させるための周辺回路ＰＲ１が設けられる。
【００４６】
メモリ領域ＭＲには、例えば、メモリ部ＭＵと、メモリ部周辺回路部ＭＰＵと、が設けられる。例えば、基板１１の主面１１ａ上にメモリ部周辺回路部ＭＰＵが設けられ、メモリ部周辺回路部ＭＰＵの上にメモリ部ＭＵが設けられる。
【００４７】
メモリ部ＭＵには、例えば、メモリセルアレイ部ＭＣＵと、コンタクト部ＣＵ（例えば第１コンタクト部ＣＵ１など）と、が設けられる。コンタクト部ＣＵは、Ｘ−Ｙ平面内において、メモリセルアレイ部ＭＣＵと並置される。
【００４８】
図４に表したように、メモリセルアレイ部ＭＣＵにおいて、主面１１ａ上の接続部導電層ＣＰＣの上に積層体ＭＬが設けられる。積層体ＭＬの上に複数の選択ゲート電極ＳＧが設けられる。複数の選択ゲート電極ＳＧどうしの間に層間絶縁膜１７が設けられる。本具体例では、選択ゲート電極ＳＧと層間絶縁膜１５との間に層間絶縁膜１６が設けられている。層間絶縁膜１５及び層間絶縁膜１６のいずれかは省略しても良い。
【００４９】
選択ゲート電極ＳＧと半導体ピラーＳＰとの間に選択ゲート絶縁膜ＳＧＩが設けられる。複数の選択ゲート電極ＳＧと複数の半導体ピラーＳＰとの交差部に選択ゲートトランジスタが形成される。
【００５０】
なお、半導体ピラーＳＰのうちで積層体ＭＬを貫通する部分と、選択ゲート電極ＳＧを貫通する部分と、は、一括して形成されても良く、異なる工程で形成されても良い。
【００５１】
ソース線ＳＬと選択ゲート電極ＳＧとの間には、層間絶縁膜１８が設けられている。ソース線ＳＬとビット線ＢＬとの間には、層間絶縁膜２３が設けられている。コンタクトビア２２ａ及び２２ｂは、層間絶縁膜２３をＺ軸に沿って貫通する。
【００５２】
選択ゲート電極ＳＧには、例えばポリシリコンが用いられる。選択ゲート絶縁膜ＳＧＩには、例えば、酸化シリコンが用いられる。また、選択ゲート絶縁膜ＳＧＩには、内側絶縁膜４２、電荷保持膜４８及び外側絶縁膜４３の少なくとも一部となる材料を用いても良い。
【００５３】
層間絶縁膜１６、層間絶縁膜１７、層間絶縁膜１８及び層間絶縁膜２３には、例えば酸化シリコンを用いることができる。
【００５４】
ソース線ＳＬ、ビット線ＢＬ、並びに、コンタクトビア２２ａ及び２２ｂには、例えば金属材料等が用いられる。ただし、ソース線ＳＬ、ビット線ＢＬ、並びに、コンタクトビア２２ａ及び２２ｂには、任意の導電材料を用いることができる。
【００５５】
第１コンタクト部ＣＵ１においては、積層された複数の第１電極膜６１ａ（第１連結電極膜６１Ａ）のＸ軸に沿った長さが、階段状に変化している。そして、複数の第１電極膜６１ａ（第１連結電極膜６１Ａ）のそれぞれに、コンタクト電極３１が接続される。コンタクト電極３１は、Ｚ軸に沿って延在する。コンタクト電極３１は、複数の第１電極膜６１ａ（第１連結電極膜６１Ａ）のそれぞれと、ワード配線３２と、を接続する。
【００５６】
なお、図示しないが、第２コンタクト部ＣＵ２においても、積層された複数の電極膜６１（第２連結電極膜６１Ｂ）のＸ軸に沿った長さが、例えば階段状に変化する。積層された複数の電極膜６１（第２連結電極膜６１Ｂ）のそれぞれに、コンタクト電極３１が接続される。
【００５７】
図４に例示したように、接続部導電層ＣＰＣは、コンタクト電極３３によりバックゲート配線３４と接続される。
【００５８】
図５は、実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。  
すなわち、図５は、不揮発性半導体記憶装置１１０のメモリセルアレイ部ＭＣＵの構成を例示している。図５は、図２のＣ１−Ｃ２線断面図である。
【００５９】
図５に表したように、第１積層体ＭＬ１（すなわち第１電極膜６１ａ）と第２積層体ＭＬ２（すなわち第２電極膜６１ｂ）との間に分断絶縁層ＩＬが設けられている。
【００６０】
第１積層体ＭＬ１には、Ｚ軸に沿って延在する第１貫通ホールＴＨ１が設けられている。第１貫通ホールＴＨ１の内側に第１半導体ピラーＳＰ１が設けられている。同様に、第２積層体ＭＬ２には、Ｚ軸に沿って延在する第２貫通ホールＴＨ２が設けられている。第２貫通ホールＴＨ２の内側に第２半導体ピラーＳＰ２が設けられている。第１半導体ピラーＳＰ１と第１電極膜６１ａとの間、及び、第２半導体ピラーＳＰ２と第２電極膜６１ｂとの間にメモリ膜ＳＩＦが設けられている。
【００６１】
図５に表したように、第１貫通ホールＴＨ１の分断絶縁層ＩＬの側の側面は、Ｘ軸を含みＺ軸を含む平面（Ｘ−Ｚ平面）に対して平行な部分を有している。第２貫通ホールＴＨ２の分断絶縁層ＩＬの側の側面は、Ｘ軸を含みＺ軸を含む平面（Ｘ−Ｚ平面）に対して平行な部分を有している。
なお、実施形態はこれに限らず、後述するように、第１貫通ホールＴＨ１の分断絶縁層ＩＬの側の側面、及び、第２貫通ホールＴＨ２の分断絶縁層ＩＬの側の側面の少なくともいずれかが、Ｘ−Ｚ平面に対して平行な部分を有することができる。
【００６２】
図５に例示したように、メモリ膜ＳＩＦの分断絶縁層ＩＬの側の側面は、Ｘ−Ｚ平面に対して平行な部分を有している。例えば、外側絶縁膜４３の分断絶縁層ＩＬの側の側面、電荷保持膜４８の分断絶縁層ＩＬの側の側面、内側絶縁膜４２の分断絶縁層ＩＬの側の側面の少なくともいずれかは、Ｘ−Ｚ平面に対して平行な部分を有することができる。
【００６３】
例えば、第１半導体ピラーＳＰ１の分断絶縁層ＩＬの側の側面、及び、第２半導体ピラーＳＰ２の分断絶縁層ＩＬの側の側面の少なくともいずれかは、Ｘ−Ｚ平面に対して平行な部分を有することができる。
【００６４】
一方、第１貫通ホールＴＨ１の分断絶縁層ＩＬとは反対側の側面、及び、第２貫通ホールＴＨ２の分断絶縁層ＩＬとは反対側の側面は、Ｚ軸に対して平行な曲面形状（例えばＺ軸に沿って延在する円筒状の一部）を有する。
【００６５】
具体的には、第１貫通ホールＴＨ１の分断絶縁層ＩＬとは反対側の側面は、分断絶縁層ＩＬから第１貫通ホールＴＨ１に向かう方向に突出する凸形状を有している。第２貫通ホールＴＨ２の分断絶縁層ＩＬとは反対側の側面は、分断絶縁層ＩＬから第２貫通ホールＴＨ２に向かう方向に突出する凸形状を有している。
【００６６】
例えば、メモリ膜ＳＩＦの分断絶縁層ＩＬとは反対側の側面は、Ｚ軸に対して平行な曲面に対して平行な曲面の形状を有している。
【００６７】
例えば、内側絶縁膜４２の分断絶縁層ＩＬとは反対側の部分における曲率は、外側絶縁膜４３の分断絶縁層ＩＬとは反対側の部分における曲率よりも高い。これにより、内側絶縁膜４２の分断絶縁層ＩＬとは反対側の部分における電界を、外側絶縁膜４３の分断絶縁層ＩＬとは反対側の部分における電界よりも高くすることができる。これにより、動作が安定化する。
【００６８】
図５に表したように、複数の第１電極膜６１ａの分断絶縁層ＩＬの側の端と、分断絶縁層ＩＬと、の間のＹ軸に沿った距離（第１距離ｄ１）は、複数の第２電極膜６１ｂの分断絶縁層ＩＬの側の端と、分断絶縁層ＩＬと、の間のＹ軸に沿った距離（第２距離ｄ２）と実質的に同じである。
【００６９】
例えば、第１半導体ピラーＳＰ１の分断絶縁層ＩＬの側の端と、分断絶縁層ＩＬと、の間のＹ軸に沿った距離（第３距離ｄ３）は、複数の第２半導体ピラーＳＰ２の分断絶縁層ＩＬの側の端と、分断絶縁層ＩＬと、の間のＹ軸に沿った距離（第４距離ｄ４）と実質的に同じである。
【００７０】
貫通ホールＴＨの内壁面にメモリ膜ＳＩＦを形成し、残余の空間に半導体材料を埋め込むことで半導体ピラーＳＰが形成される。このため、メモリ膜ＳＩＦをＸ−Ｙ平面で切断した形状は、貫通ホールＴＨをＸ−Ｙ平面で切断した形状を反映している。そして、メモリ膜ＳＩＦの厚さは、例えば均一である。このため、半導体ピラーＳＰをＸ−Ｙ平面で切断した形状は、貫通ホールＴＨをＸ−Ｙ平面で切断した形状を反映している。
【００７１】
後述するように、貫通ホールＴＨは、例えば、分断絶縁層ＩＬの一部の側壁に設けられた側壁マスク層をマスクとして用いた加工により形成される。側壁マスク層の厚さは一定であるため、貫通ホールＴＨの壁面と分断絶縁層ＩＬとの距離は一定である。
【００７２】
このため、実施形態においては、例えば、加工のためのフォトマスクの位置合わせのずれのための設計マージンを省略すことができる。これにより、貫通ホールＴＨと分断絶縁層ＩＬとの距離を小さくできる。すなわち、メモリセルＭＣどうしの間隔を小さくできる。これにより、１つのメモリセルＭＣ当たりのサイズをより小さくできる。実施形態によれば、記憶密度を高めた不揮発性半導体記憶装置が提供できる。
【００７３】
以下、不揮発性半導体記憶装置１１０の製造方法の例について説明する。  
図６（ａ）〜図６（ｃ）、図７（ａ）〜図７（ｃ）、図８（ａ）〜図８（ｃ）、図９（ａ）〜図９（ｃ）、図１０（ａ）〜図１０（ｃ）、図１１（ａ）〜図１１（ｃ）、図１２（ａ）〜図１２（ｃ）、図１３（ａ）〜図１３（ｃ）、及び、図１４（ａ）〜図１４（ｃ）は、実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式図である。
【００７４】
これらの図は、メモリセルアレイ部ＭＣＵに対応する。  
図６（ａ）、図７（ａ）、図８（ａ）、図９（ａ）、図１０（ａ）、図１１（ａ）、図１２（ａ）、図１３（ａ）及び図１４（ａ）は、模式的平面図である。  
図６（ｂ）、図７（ｂ）、図８（ｂ）、図９（ｂ）、図１０（ｂ）、図１１（ｂ）、図１２（ｂ）、図１３（ｂ）及び図１４（ｂ）は、それぞれ図６（ａ）、図７（ａ）、図８（ａ）、図９（ａ）、図１０（ａ）、図１１（ａ）、図１２（ａ）、図１３（ａ）及び図１４（ａ）のＢ１−Ｂ２線断面図である。  
図６（ｃ）、図７（ｃ）、図８（ｃ）、図９（ｃ）、図１０（ｃ）、図１１（ｃ）、図１２（ｃ）、図１３（ｃ）及び図１４（ｃ）は、それぞれ図６（ａ）、図７（ａ）、図８（ａ）、図９（ａ）、図１０（ａ）、図１１（ａ）、図１２（ａ）、図１３（ａ）及び図１４（ａ）のＡ１−Ａ２線断面図である。
【００７５】
図６（ａ）〜図６（ｃ）に表したように、基板１１（例えばシリコン基板）の主面１１ａ上に絶縁膜１３を形成する。なお、必要に応じて、基板１１の主面１１ａ上に周辺回路ＰＲ１及びメモリ部周辺回路部ＭＰＵを形成し、それらの上に絶縁膜１３を形成しても良い。
【００７６】
絶縁膜１３の上に、接続部導電層ＣＰＣとなる接続部導電膜ＣＰＣｆを形成する。すなわち、接続部導電膜ＣＰＣｆとなる、例えば、ポリシリコン膜を形成する。接続部導電膜ＣＰＣｆの上に、絶縁膜ｆ２を形成する。絶縁膜ｆ２は、ＣＰＭのストッパ膜として機能する。
【００７７】
図７（ａ）〜図７（ｃ）に表したように、フォトリソグラフィ法により、接続部ＣＰのパターンに対応する第１パターンを有する第１フォトレジストを形成し、第１フォトレジストをマスクとして、絶縁膜ｆ２及び接続部導電膜ＣＰＣｆを加工する。この加工には、例えばＲＩＥ法が用いられる。これにより、接続部ＣＰのパターンに対応するトレンチが形成される。
【００７８】
接続部導電膜ＣＰＣｆ（ポリシリコン膜）の表面に、絶縁膜ｆ３を形成する。絶縁膜ｆ３は、例えばシリコン酸化膜である。絶縁膜ｆ３の形成には、例えばＲＴＯ（Rapid Thermal Oxidation）法を用いることができる。
【００７９】
加工体の表面上に、アモルファスシリコン膜ｆ４を形成する。アモルファスシリコン膜ｆ４は、トレンチの内側の内壁の絶縁膜ｆ３上に形成される。アモルファスシリコン膜ｆ４の形成には、例えばＬＰＣＶＤ法が用いられる。
【００８０】
絶縁膜ｆ２をストッパとして用い、アモルファスシリコン膜ｆ４を例えばＲＩＥ法によりエッチングし、平坦化する。
【００８１】
図８（ａ）〜図８（ｃ）に表したように、層間絶縁膜１４を形成する。層間絶縁膜１４には、シリコン酸化膜が用いられている。層間絶縁膜１４の形成には、例えばＬＰＣＶＤ法が用いられる。
【００８２】
層間絶縁膜１４の上に、第１層６１ｆ及び第２層６２ｆを交互に積層する。第１層６１ｆのエッチング速度は、第２層６２ｆのエッチング速度とは異なる。
【００８３】
例えば、第１層６１ｆが電極膜６１となり、第２層６２ｆが電極間絶縁膜６２となる。または、例えば、第１層６１ｆが電極間絶縁膜６２となり、第２層６２ｆが電極膜６１となる。または、例えば、第１層６１ｆが電極膜６１となり、第２層６２ｆが除去され、除去された部分に形成された別の層（第３層）が電極間絶縁膜６２となる。または、例えば、第２層６２ｆが電極間絶縁膜６２となり、第１層６１ｆが除去され、除去された部分に形成された別の層（第３層）が電極膜６１となる。
【００８４】
本具体例では、第１層６１ｆには、例えば、不純物が添加されたアモルファスシリコン膜が用いられる。不純物としては、例えば、ボロンが用いられる。第２層６２ｆには、例えば、ノンドープのアモルファスシリコン膜が用いられる。
【００８５】
なお、図８（ｂ）及び図８（ｃ）には、図を見易くするために、第１層６１ｆが３つ描かれているが、実施形態において、第１層６１ｆの数は任意である。
【００８６】
第１層６１ｆ及び第２層６２ｆの積層膜の上に、層間絶縁膜１５を形成する。層間絶縁膜１５には、シリコン酸化膜が用いられる。これにより、積層体ＭＬとなる積層母体ＭＬｆが形成される。
【００８７】
図９（ａ）〜図９（ｃ）に表したように、層間絶縁膜１５の上に、ボロン添加シリコン酸化膜ｆ５を成膜する。ボロン添加シリコン酸化膜ｆ５は、後の工程においてマスクとして使用される。
【００８８】
ボロン添加シリコン酸化膜ｆ５の上に、フォトリソグラフィ法により所望の第２パターンを有する第２フォトレジストを形成する。第２パターンは、例えば、第１パターン（接続部ＣＰのパターン）の位置を基準として位置合わせされる。
【００８９】
第２フォトレジストをマスクとして、ボロン添加シリコン酸化膜ｆ５をＲＩＥ法によりエッチングする。その後、第２フォトレジストを除去する。
【００９０】
次に、ボロン添加シリコン酸化膜ｆ５をマスクとして、積層母体ＭＬｆをＲＩＥ法によりエッチングする。これにより、分断絶縁層ＩＬが形成されるトレンチＩＬｔが形成される。トレンチＩＬｔは、Ｘ軸に沿って延在する帯状の形状を有する。
【００９１】
その後、シリコン酸化膜を成膜する。シリコン酸化膜は、トレンチＩＬｔの中に埋め込まれる。そして、このシリコン酸化膜をＲＩＥ法によりエッチバックし、平坦化する。これにより、分断絶縁層ＩＬが形成される。
【００９２】
そして、例えばＶＰＣ（弗酸蒸気）法によりボロン添加シリコン酸化膜ｆ５を除去する。
【００９３】
図１０（ａ）〜図１０（ｃ）に表したように、加工体の表面に絶縁膜ｆ６を形成する。絶縁膜ｆ６には、例えばシリコン酸化膜が用いられる。絶縁膜ｆ６の形成には、例えばＰＬＣＶＤ法が用いられる。
【００９４】
さらに、カーボン膜ｆ７を形成する。カーボン膜ｆ７の上に絶縁膜ｆ８を形成する。絶縁膜ｆ８には、例えばシリコン酸化膜が用いられる。カーボン膜ｆ７及び絶縁膜ｆ８の形成には、例えば、塗布法またはＣＶＤ法が用いられる。
【００９５】
図１１（ａ）〜図１１（ｃ）に表したように、フォトリソグラフィ法により第３パターンを有する第３フォトレジストｆ９を形成する。第３パターンは、例えば、第１パターン（接続部ＣＰのパターン）の位置を基準として位置合わせされる。
【００９６】
第３フォトレジストｆ９をマスクとして、絶縁膜ｆ８を例えばＲＩＥ法によりエッチングする。  
その後、第３フォトレジストｆ９を除去する。
【００９７】
図１２（ａ）〜図１２（ｃ）に表したように、絶縁膜ｆ８をマスク材として、カーボン膜ｆ７を例えばＲＩＥ法によりエッチングする。
【００９８】
図１３（ａ）〜図１３（ｃ）に表したように、カーボン膜ｆ７をマスクとして用い、絶縁膜ｆ６を例えばＲＩＥ法によりエッチングする。  
このとき、図１３（ｃ）に例示したように、分断絶縁層ＩＬの側壁には、絶縁膜ｆ６が残る。このように、分断絶縁層ＩＬの一部の側壁に側壁マスク層ｆ６ｓを形成する。分断絶縁層ＩＬの側壁に残る絶縁膜ｆ６（側壁マスク層ｆ６ｓ）のＹ軸に沿った厚さ（厚さｔ１１及び厚さｔ１２は）、例えば、絶縁膜ｆ６の厚さを反映した厚さである。
【００９９】
図１４（ａ）〜図１４（ｃ）に表したように、カーボン膜ｆ７及び絶縁膜ｆ６をマスクとして用い、積層母体ＭＬｆを例えばＲＩＥ法によりエッチングする。これにより、積層母体ＭＬｆに、貫通ホールＴＨ（第１貫通ホールＴＨ１及び第２貫通ホールＴＨ２など）が形成される。
【０１００】
その後、例えば、貫通ホールＴＨ１を介して第２層６２ｆを除去する。このとき、アモルファスシリコン膜ｆ４も一緒に除去する。
【０１０１】
そして、第２層６２ｆが存在していた場所に、例えば、シリコン酸化膜を埋め込む。このシリコン酸化膜が、電極間絶縁膜６２となる。そして、第１層６１ｆが、電極膜６１となる。なお、このとき形成したシリコン酸化膜は、接続部ＣＰにおいてメモリ膜ＳＩＦの少なくとも一部と見なすことができる。
【０１０２】
この後、例えば、貫通ホールＴＨの内側に、外側絶縁膜４３、電荷保持膜４８及び内側絶縁膜４２を順次形成する。これにより、メモリ膜ＳＩＦが形成される。
【０１０３】
さらに、貫通ホールＴＨの残余の空間に半導体材料を埋め込む。これにより、半導体ピラーＳＰ及び接続部ＣＰが形成される。
【０１０４】
この後、選択ゲート電極ＳＧ、各種の配線、及び、各種の層間絶縁膜を形成して、不揮発性半導体記憶装置１１０が形成される。
【０１０５】
図１５は、実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。  
本製造方法は、第１軸に沿って積層された複数の第１電極膜６１ａと、第１軸に沿って隣り合う２つの第１電極膜６１ａの間に設けられた第１電極間絶縁膜６２ａと、を含み、Ｚ軸に沿って延在する第１貫通ホールＴＨ１が設けられた第１積層体ＭＬ１と、第１貫通ホールＴＨ１の内側に埋め込まれ、Ｚ軸に沿って延在する第１半導体ピラーＳＰ１と、Ｚ軸に対して直交するＹ軸に沿って第１積層体ＭＬ１と並置され、Ｚ軸に沿って積層された複数の第２電極膜６１ｂと、Ｚ軸に沿って隣り合う２つの第２電極膜６１ｂの間に設けられた第２電極間絶縁膜６２ｂと、を含み、Ｚ軸に沿って延在する第２貫通ホールＴＨ２が設けられた第２積層体ＭＬ２と、第２貫通ホールＴＨ２の内側に埋め込まれ、Ｚ軸に沿って延在する第２半導体ピラーＳＰ２と、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とを電気的に接続する接続部ＣＰと、複数の第１電極膜６１ａと第１半導体ピラーＳＰ１との間、及び、複数の第２電極膜６１ｂと第２半導体ピラーＳＰ２との間に設けられたメモリ膜と、第１積層体ＭＬ１と第２積層体ＭＬ２との間に設けられ、複数の第１電極膜６１ａと複数の第２電極膜６１ｂとを分断する分断絶縁層ＩＬと、を含む不揮発性半導体記憶装置（例えば不揮発性半導体記憶装置１１０）の製造方法である。
【０１０６】
図１５に表したように、第１積層体ＭＬ１及び第２積層体ＭＬ２となる積層母体ＭＬｆに分断絶縁層ＩＬを形成する（ステップＳ１１０）。すなわち、例えば、図９（ａ）〜図９（ｃ）に関して説明した処理を実施する。
【０１０７】
そして、分断絶縁層ＩＬの一部の側壁に側壁マスク層ｆ６ｓを形成する（ステップＳ１２０）。すなわち、例えば、図１３（ａ）〜図１３（ｃ）に関して説明した処理を実施する。
【０１０８】
そして、側壁マスク層ｆ６ｓをマスクの一部として用いて、積層母体ＭＬｆに第１貫通ホールＴＨ１及び第２貫通ホールＴＨ２を形成する（ステップＳ１３０）。すなわち、例えば、図１４（ａ）〜図１４（ｃ）に関して説明した処理を実施する。
【０１０９】
このように、本製造方法においては、貫通ホールＴＨは、分断絶縁層ＩＬの一部の側壁に設けられた側壁マスク層ｆ６ｓをマスクとして用いた加工により形成される。側壁マスク層ｆ６ｓの厚さは、例えば、絶縁膜ｆ６の厚さと実質的に同じである。
【０１１０】
図１４（ｃ）に例示した、第１貫通ホールＴＨ１の側の側壁マスク層ｆ６ｓのＹ軸に沿った厚さｔ１１は、図５に例示した第１距離ｄ１と実質的に同じである。そして、第２貫通ホールＴＨ２の側の側壁マスク層ｆ６ｓのＹ軸に沿った厚さｔ１２は、図５に例示した第２距離ｄ２と実質的に同じである。
【０１１１】
このようにして、本製造方法により製造された不揮発性半導体記憶装置１１０においては、第１距離ｄ１は第２距離ｄ２と実質的に等しくされる。
【０１１２】
すなわち、実施形態においては、貫通ホールＴＨが、分断絶縁層ＩＬに対して自己整合的に形成される。
【０１１３】
このため、実施形態に係る不揮発性半導体記憶装置及びその製造方法においては、加工のためのフォトマスクの位置合わせのずれを考慮した設計マージンを小さくできる。これにより、貫通ホールＴＨと分断絶縁層ＩＬとの距離を小さくでき、メモリセルＭＣどうしの間隔を小さくできる。これにより、１つのメモリセルＭＣ当たりのサイズをより小さくでき、記憶密度を高めることができる。
【０１１４】
図１６は、参考例の不揮発性半導体記憶装置の構成を例示する模式的断面図である。  
図１６に表したように、参考例の不揮発性半導体記憶装置１１９においては、第１電極膜６１ａの分断絶縁層ＩＬの側の端と、分断絶縁層ＩＬと、の間のＹ軸に沿った距離（第１距離ｄ１）は、第２電極膜６１ｂの分断絶縁層ＩＬの側の端と、分断絶縁層ＩＬと、の間のＹ軸に沿った距離（第２距離ｄ２）とは異なっている。
【０１１５】
このような不揮発性半導体記憶装置１１９は、積層母体ＭＬｆに第１貫通ホールＴＨ１及び第２貫通ホールＴＨ２を形成する工程において、側壁マスク層ｆ６ｓをマスクの一部として用いていない。例えば、貫通ホールＴＨに対応する開口部を有する第４パターンを有するマスク材のみを用いて、積層母体ＭＬｆに貫通ホールＴＨを形成する。この方法においては、第４パターンの位置は、分断絶縁層ＩＬの加工のパターン（例えば第２パターン）の位置に対してずれる。このため、貫通ホールＴＨの位置は、分断絶縁層ＩＬの位置に対して相対的にずれる。そして、このずれは、貫通ホールＴＨと分断絶縁層ＩＬとの間の距離を変化させる。
【０１１６】
このような不揮発性半導体記憶装置１１９においては、例えば、図１６に例示したように、貫通ホールＴＨのいずれかが分断絶縁層ＩＬに近づき過ぎることが発生する。この例では第１貫通ホールＴＨ１が分断絶縁層ＩＬに近づき過ぎ、第１貫通ホールＴＨ１と分断絶縁層ＩＬとの間の第１電極膜６１ａの幅が非常に狭くなっている。例えば、第１貫通ホールＴＨ１と分断絶縁層ＩＬとの間において、第１電極膜６１ａが分断される場合も発生し得る。このため、第１貫通ホールＴＨ１と分断絶縁層ＩＬとの間の部分において、第１電極膜６１ａの電気的抵抗が高い。これにより、所望の電気的特性を得ることが困難になる。
【０１１７】
このため、参考例においては、第１貫通ホールＴＨ１と第２貫通ホールＴＨ２との距離を大きく設定することが必要になる。参考例においては、１つのメモリセルＭＣ当たりのサイズを十分に縮小することが困難である。
【０１１８】
これに対し、実施形態に係る不揮発性半導体記憶装置１１０及びその製造方法においては、貫通ホールＴＨが、分断絶縁層ＩＬに対して自己整合的に形成される。これにより、１つのメモリセルＭＣ当たりのサイズをより小さくでき、記憶密度を高めることができる。
【０１１９】
図１７（ａ）及び図１７（ｂ）は、実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。  
図１７（ａ）に表したように、実施形態に係る別の不揮発性半導体記憶装置１１１においては、第１貫通ホールＴＨ１及び第２貫通ホールＴＨ２をＸ−Ｙ平面で切断した形状は、半円と長方形とを合体させた形状である。
【０１２０】
すなわち、第１貫通ホールＴＨ１の分断絶縁層ＩＬの側の側壁の平面部分のＸ軸に沿った長さは、第１貫通ホールＴＨ１のＸ軸及びＹ軸に沿った長さとほぼ等しい。第２貫通ホールＴＨ２の分断絶縁層ＩＬの側の側壁の平面部分のＸ軸に沿った長さは、第２貫通ホールＴＨ２のＸ軸及びＹ軸に沿った長さとほぼ等しい。
【０１２１】
この場合も、第１貫通ホールＴＨ１の分断絶縁層ＩＬの側の側面、及び、第２貫通ホールＴＨ２の分断絶縁層ＩＬの側の側面は、Ｘ−Ｚ平面に対して平行な部分を有する。そして、第１貫通ホールＴＨ１の分断絶縁層ＩＬとは反対側の側面、及び、第２貫通ホールＴＨ２の分断絶縁層ＩＬとは反対側の側面は、Ｚ軸に対して平行な曲面形状を有する。
【０１２２】
そして、第１電極膜６１ａの分断絶縁層ＩＬの側の端と分断絶縁層ＩＬとの間のＹ軸に沿った距離（第１距離ｄ１）は、第２電極膜６１ｂの分断絶縁層ＩＬの側の端と分断絶縁層ＩＬとの間のＹ軸に沿った距離（第２距離ｄ２）と実質的に同じである。
【０１２３】
図１７（ｂ）に表したように、実施形態に係る別の不揮発性半導体記憶装置１１２においては、第１貫通ホールＴＨ１の分断絶縁層ＩＬの側の側面は、Ｘ−Ｚ平面に対して平行な部分を有している。一方、第２貫通ホールＴＨ２の分断絶縁層ＩＬの側の側面は、Ｘ−Ｚ平面に対して平行な部分を有していない。すなわち、この例では、第２貫通ホールＴＨ２をＸ−Ｙ平面で切断した形状は、円形（扁平円を含む）である。
【０１２４】
この構成は、例えば、貫通ホールＴＨを形成するためのマスクの位置合わせのずれ量が大きいときに生成される。この例では、第１貫通ホールＴＨ１のＹ軸に沿った幅は、第２貫通ホールＴＨ２のＹ軸に沿った幅とは異なる。
【０１２５】
このように、マスクの位置合わせのずれ量が大きいときにおいても、第１貫通ホールＴＨ１と分断絶縁層ＩＬとの間の第１距離ｄ１、及び、第２貫通ホールＴＨ２と分断絶縁層ＩＬとの間の第２距離ｄ２は、一定に維持される。
【０１２６】
このように、不揮発性半導体記憶装置１１２においても、第１電極膜６１ａの分断絶縁層ＩＬの側の端と分断絶縁層ＩＬとの間のＹ軸に沿った第１距離ｄ１は、第２電極膜６１ｂの分断絶縁層ＩＬの側の端と分断絶縁層ＩＬとの間のＹ軸に沿った第２距離ｄ２と実質的に同じである。すなわち、第１貫通ホールＴＨ１と分断絶縁層ＩＬとの間、及び、第２貫通ホールＴＨ２と分断絶縁層ＩＬとの間が、所定の距離に設定される。このため、電極膜６１において所望の電気的特性が得られる。従って、所定の特性を維持したまま、１つのメモリセルＭＣ当たりのサイズをより小さくでき、記憶密度を高めることができる。
【０１２７】
図１８は、実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。  
すなわち、図１８は、実施形態に係る別の不揮発性半導体記憶装置１１３のメモリセルアレイ部ＭＣＵの構成を例示している。  
図１９は、実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。  
図１９は、図１８のＣ１−Ｃ２線断面図である。
【０１２８】
図１８及び図１９に表したように、不揮発性半導体記憶装置１１３においては、複数の第１電極膜６１ａは、メモリ膜ＳＩＦに接しシリサイドを含む部分（第１シリサイド化部分６１ｓａ）を含む。複数の第２電極膜６１ｂは、メモリ膜ＳＩＦに接しシリサイドを含む部分（第２シリサイド化部分６１ｓｂ）を含む。このように、電極膜６１は、メモリ膜ＳＩＦに接しシリサイドを含むシリサイド化部分６１ｓを含むことができる。  
これにより、電極膜６１の電気的特性が向上し、メモリセルＭＣの動作特性が向上する。
【０１２９】
不揮発性半導体記憶装置１１３の製造方法の例について説明する。  
図２０（ａ）〜図２０（ｃ）は、実施形態に係る不揮発性半導体記憶装置の別の製造方法のを例示する模式図である。  
すなわち、これらの図は、図１４（ａ）〜図１４（ｃ）に例示した工程の後の工程を例示している。図２０（ａ）は、模式的平面図である。図２０（ｂ）は、図２０（ａ）のＢ１−Ｂ２線断面図である。図２０（ｃ）は、図２０（ａ）のＡ１−Ａ２線断面図である。
【０１３０】
図１４（ａ）〜図１４（ｃ）に関して説明したように、電極間絶縁膜６２及び電極膜６１を含む積層体ＭＬを形成する。その後、図２０（ａ）〜図２０（ｂ）に表したように、貫通ホールＴＨ（第１貫通ホールＴＨ１及び第２貫通ホールＴＨ２など）を介して、電極膜６１の一部をシリサイド化する。これにより、貫通ホールＴＨの内側面の表面部分の電極膜６１にシリサイド化部分６１ｓが形成される。
【０１３１】
この後、既に説明した方法と同様に、貫通ホールＴＨの内側に、外側絶縁膜４３、電荷保持膜４８及び内側絶縁膜４２を順次形成し、メモリ膜ＳＩＦを形成する。さらに、貫通ホールＴＨの残余の空間に半導体材料を埋め込み、半導体ピラーＳＰ及び接続部ＣＰを形成する。この後、選択ゲート電極ＳＧ、各種の配線、及び、各種の層間絶縁膜を形成して、不揮発性半導体記憶装置１１３が形成される。
【０１３２】
不揮発性半導体記憶装置１１３においても１つのメモリセルＭＣ当たりのサイズをより小さくでき、記憶密度を高めることができる。さらに、メモリセルＭＣの動作特性を向上させることができる。
【０１３３】
上記の製造方法において、第１貫通ホールＴＨ１及び第２貫通ホールＴＨ２の形成（ステップＳ１３０）は、第１貫通ホールＴＨ１の分断絶縁層ＩＬとは反対側の側面の形状に対応した曲面形状（第１曲面形状）、及び、第２貫通ホールＴＨ２の分断絶縁層ＩＬとは反対側の側面の形状に対応した曲面形状（第２曲面形状）、を有する開口部を有するマスク（例えばカーボン膜ｆ７など）を用いて積層母体ＭＬｆを加工することを含む。
【０１３４】
例えば、第１曲面形状は、分断絶縁層ＩＬから第１貫通ホールＴＨ１に向かう方向に突出する凸形状を含み、第２曲面形状は、分断絶縁層ＩＬから第２貫通ホールＴＨ２に向かう方向に突出する凸形状を含む。
【０１３５】
これにより、第１貫通ホールＴＨ１の分断絶縁層ＩＬとは反対側の側面を、分断絶縁層ＩＬから第１貫通ホールＴＨ１に向かう方向に突出する凸形状にすることができる。そして、第２貫通ホールＴＨ２の分断絶縁層ＩＬとは反対側の側面を、分断絶縁層ＩＬから第２貫通ホールＴＨ２に向かう方向に突出する凸形状にすることができる。これにより、内側絶縁膜４２の分断絶縁層ＩＬとは反対側の部分における曲率は、外側絶縁膜４３の分断絶縁層ＩＬとは反対側の部分における曲率よりも高くなる。これにより、内側絶縁膜４２の電界と、外側絶縁膜４３の電界と、の関係を適正化でき、動作が安定化する。
【０１３６】
実施形態によれば、記憶密度を高めた不揮発性半導体記憶装置及びその製造方法が提供される。
【０１３７】
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
【０１３８】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置に含まれる積層体、電極膜、電極間絶縁膜、電荷保持膜、メモリ膜、接続部、分断絶縁層、基板及び配線などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１３９】
その他、本発明の実施の形態として上述した不揮発性半導体記憶装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１４０】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【０１４１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１４２】
１１…基板、  １１ａ…主面、  １３…絶縁膜、  １４、１５、１６、１７、１８…層間絶縁膜、  ２２ａ、２２ｂ…コンタクトビア、  ２３…層間絶縁膜、  ３１…コンタクト電極、  ３２…ワード線、  ３３…コンタクト電極、  ３４…バックゲート配線、  ４２…内側絶縁膜、  ４３…外側絶縁膜、  ４８…電荷保持膜、  ６１…電極膜、  ６１Ａ、６１Ｂ…第１、第２連結電極膜、  ６１ａ〜６１ｄ…第１〜第４電極膜、  ６１ｆ…第１層、  ６１ｓ…シリサイド化部分、  ６１ｓａ、６１ｓｂ…第１、第２シリサイド化部分、  ６２…電極間絶縁膜、  ６２ａ、６２ｂ…第１、第２電極間絶縁膜、  ６２ｆ…第２層、  １１０、１１１、１１２、１１３、１１９…不揮発性半導体記憶装置、  ＢＬ…ビット線、  ＣＰ…接続部、  ＣＰ１、ＣＰ２…第１、第２接続部、  ＣＰＣ…接続部導電層、  ＣＰＣｆ…接続部導電膜、  ＣＵ…コンタクト部、  ＣＵ１、ＣＵ２…第１、第２コンタクト部、  ＩＬ…分断絶縁層、  ＩＬｔ…トレンチ、  ＭＣ…メモリセル、  ＭＣＵ…メモリセルアレイ部、  ＭＬ…積層体、  ＭＬ１〜ＭＬ４…第１〜第４積層体、  ＭＬｆ…積層母体、  ＭＰＵ…メモリ部周辺回路部、  ＭＲ…メモリ領域、  ＭＵ…メモリ部、  ＰＲ…周辺領域、  ＰＲ１…周辺回路、  ＳＧ…選択ゲート電極、  ＳＧ１〜ＳＧ４…第１〜第４選択ゲート電極、  ＳＧＩ…選択ゲート絶縁膜、  ＳＩＦ…メモリ膜、  ＳＬ…ソース線、  ＳＰ…半導体ピラー、  ＳＰ１〜ＳＰ４…第１〜第４半導体ピラー、  ＴＨ…貫通ホール、  ＴＨ１、ＴＨ２…第１、第２貫通ホール、  ｄ１〜ｄ４…第１〜第４距離、  ｆ２、ｆ３…絶縁膜、  ｆ４…アモルファスシリコン膜、  ｆ５…ボロン添加シリコン酸化膜、  ｆ６…絶縁膜、  ｆ６ｓ…側壁マスク層、  ｆ７…カーボン膜、  ｆ８…絶縁膜、  ｆ９…フォトレジスト、  ｔ１１、ｔ１２…厚さ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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