(57)【特許請求の範囲】
【請求項１】
誘導結合によって信号を送信する送信器を有する基板ｎ（ｎは、１からＮ（Ｎは、Ｎ≧３の整数）の順に積層される基板の内１≦ｎ≦Ｎ−２の１つを表す）と、
前記送信器から送信される信号を受信して該受信信号を誘導結合によって中継する中継器を有する基板ｎ＋ｘ（ｘは、１≦ｘ≦Ｎ−ｎ−１の整数）と、
前記中継器から中継される信号を受信する受信器を有する基板ｎ＋ｙ（ｙは、ｘ＜ｙ≦Ｎ−ｎの整数）と
を積層して備え、前記送信器、受信器及び中継器は、いずれもアンテナとしてのコイルに接続され、該コイルを介して無線通信し、前記中継器に接続される送信用コイル及び受信用コイルは、該中継器を有する基板ｎ＋ｘの互いに誘導結合される位置に配置されており、前記送信器は、接続される送信用コイルに、送信データに応じた所定の電流であって送信データが変化するときに変化する電流を流し、前記中継器は、接続される受信用コイルで受信する信号を検出するしきい値が、信号を検出したときに逆極性に変化し、中継が完了するまでの所定期間はより大きく変化するヒステリシス特性を有することを特徴とする電子回路。
【請求項２】
誘導結合によって信号を送信する送信器を有する基板ｎ（ｎは、１からＮ（Ｎは、Ｎ≧３の整数）の順に積層される基板の内１≦ｎ≦Ｎ−２の１つを表す）と、
前記送信器から送信される信号を受信して該受信信号を誘導結合によって中継する中継器を有する基板ｎ＋ｘ（ｘは、１≦ｘ≦Ｎ−ｎ−１の整数）と、
前記中継器から中継される信号を受信する受信器を有する基板ｎ＋ｙ（ｙは、ｘ＜ｙ≦Ｎ−ｎの整数）と
を積層して備え、前記送信器、受信器及び中継器は、いずれもアンテナとしてのコイルに接続され、該コイルを介して無線通信し、前記中継器に接続される送信用コイル及び受信用コイルは、該中継器を有する基板ｎ＋ｘの互いに誘導結合される位置に配置されており、前記送信器は、接続される送信用コイルに、送信データに応じた所定の電流であって送信データが変化するときに変化する電流を流し、前記中継器は、接続される受信用コイルで受信する信号を検出するしきい値が、信号を検出したときに逆極性に変化するヒステリシス特性を有すると共に、中継が完了するまでの所定期間は受信感度をより低くすることを特徴とする電子回路。
【請求項３】
誘導結合によって信号を送信する送信器を有する基板ｎ（ｎは、１からＮ（Ｎは、Ｎ≧３の整数）の順に積層される基板の内１≦ｎ≦Ｎ−２の１つを表す）と、
前記送信器から送信される信号を受信して該受信信号を誘導結合によって中継する中継器を有する基板ｎ＋ｘ（ｘは、１≦ｘ≦Ｎ−ｎ−１の整数）と、
前記中継器から中継される信号を受信する受信器を有する基板ｎ＋ｙ（ｙは、ｘ＜ｙ≦Ｎ−ｎの整数）と
を積層して備え、前記送信器、受信器及び中継器は、いずれもアンテナとしてのコイルに接続され、該コイルを介して無線通信し、前記中継器に接続される送信用コイル及び受信用コイルは、該中継器を有する基板ｎ＋ｘの互いに誘導結合される位置に配置されており、前記送信器は、接続される送信用コイルに、送信データに応じた所定の電流であって送信データが変化するときに変化する電流を流し、前記中継器は、接続される受信用コイルで受信する信号を検出するしきい値が、信号を検出したときに逆極性に変化するヒステリシス特性を有すると共に、中継が完了するまでの所定期間は入力信号がより小さくなるようにすることを特徴とする電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体チップ（又は電子回路基板）を同一装置内に多層に積層した（又は横に配置して磁性体材料などを用いて磁束を導いた）際に、あるいは半導体チップ（又は電子回路基板）を備えた複数の装置を近接配置（装置をスロットに挿入したり所定の面に密着することで近接配置）した際に、無線で半導体チップ（又は電子回路基板）間でデータを伝送することができる電子回路に関するものである。例えば、ＮＡＮＤフラッシュメモリやＤＲＡＭなどの同一メモリーチップをパッケージ内に積層実装した際のチップ間のシリアルデータ通信に利用できる。あるいは、プロセッサとＤＲＡＭなど、異なるチップをパッケージ内に積層実装した際のチップ間のシリアルデータ通信にも同様に利用できる。更に、例えばメモリカードとパーソナルコンピュータの間のように、挿抜や着脱できるプリント回路基板が、互いに近接配置されてインタフェースを構成した際の基板間のシリアルデータ通信にも利用できる。
【背景技術】
【０００２】
本発明者らは、半導体集積回路チップや電子回路基板の配線により形成されるコイルの誘導結合を用いて、積層されるチップや基板間でデータ通信を行う電子回路を提案している（特許文献１〜１３、非特許文献１〜３参照）。
【０００３】
その中で、送信元が送信した信号を送信元と受信先との間にある中継器が中継することによって遠方の受信先までデータを転送できる電子回路を提案している（特許文献９）。この電子回路には、各基板にクロックを分配してそのクロックによって制御して信号を復元する同期式と、クロックを分配せず受信信号の変化を検出して信号を復元する非同期式がある。また、中継器の送信用コイルと受信用コイルとを兼用する場合、及び、両者を同軸に配置する場合にはコイルが占めるスペースを小さくすることができる反面、中継する際に、受信先に送信する信号が回り込んで自身の受信器に意図しない信号（以下、この信号を「復唱」と言う）が入力してしまう。非同期式の場合には、特にこの復唱が問題となる。
【０００４】
さらに、非同期式の場合のこの復唱は比較的大きな信号となるが、受信用コイルには容量成分が寄生するので、インダクタンスとキャパシタンスで受信信号が振動する場合があり、その場合には受信信号が逆極性にも振れて、非同期に逆極性の新しい信号を受信するときと同様の信号を受信器が受信するので、誤動作の原因となり得る（いわゆるオーバーシュート又はアンダーシュート）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−２２８９８１号公報
【特許文献２】特開２００５−３４８２６４号公報
【特許文献３】特開２００６−０６６４５４号公報
【特許文献４】特開２００６−１７３９８６号公報
【特許文献５】国際公開第２００９／０６９５３２号
【特許文献６】特開２００９−１８８４６８号公報
【特許文献７】特開２００９−２６６１０９号公報
【特許文献８】特開２００９−２７７８４２号公報
【特許文献９】特開２００９−２９５６９９号公報
【特許文献１０】特開２０１０−０１５６５４号公報
【特許文献１１】特開２０１０−０４５１６６号公報
【特許文献１２】特開２０１０−１９９２８０号公報
【特許文献１３】特開２０１０−２８７１１３号公報
【非特許文献】
【０００６】
【非特許文献１】K. Niitsu, Y. Shimazaki, Y.Sugimori, Y. Kohama, K. Kasuga, I. Nonomura, M. Saen, S. Komatsu, K. Osada, N.Irie, T. Hattori, A. Hasegawa, and T. Kuroda, "An Inductive-Coupling Linkfor 3D Integration of a 90nm CMOS Processor and a 65nm CMOS SRAM," IEEEInternational Solid-State Circuits Conference (ISSCC'09), Dig. Tech. Papers,pp.480-481, Feb. 2009.
【非特許文献２】Y. Sugimori, Y. Kohama, M.Saito, Y. Yoshida, N. Miura, H. Ishikuro, T. Sakurai and T. Kuroda, "A2Gb/s 15pJ/b/chip Inductive-Coupling Programmable Bus for NAND Flash MemoryStacking," IEEE International Solid-State Circuits Conference (ISSCC'09),Dig. Tech. Papers, pp.244-245, Feb. 2009.
【非特許文献３】S. Kawai, H. Ishikuro, and T.Kuroda, “A 2.5Gb/s/ch Inductive-Coupling Transceiverfor Non-Contact Memory Card,” IEEE International Solid-State Circuits Conference (ISSCC'10), Dig.Tech. Papers, pp.264-265, Feb. 2010.
【発明の概要】
【発明が解決しようとする課題】
【０００７】
これらの問題は、復唱時に受信器をdisable（休止）することによって解決できるとされるものの、その具体的な実現例は提案されていない。
【０００８】
本発明は、上記問題点に鑑み、中継によって基板間にデータを転送する際に発生する上記復唱の問題を解決する具体的な電子回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
請求項１記載の本発明の電子回路は、誘導結合によって信号を送信する送信器を有する基板ｎ（ｎは、１からＮ（Ｎは、Ｎ≧３の整数）の順に積層される基板の内１≦ｎ≦Ｎ−２の１つを表す）と、前記送信器から送信される信号を受信して該受信信号を誘導結合によって中継する中継器を有する基板ｎ＋ｘ（ｘは、１≦ｘ≦Ｎ−ｎ−１の整数）と、前記中継器から中継される信号を受信する受信器を有する基板ｎ＋ｙ（ｙは、ｘ＜ｙ≦Ｎ−ｎの整数）とを積層して備え、前記送信器、受信器及び中継器は、いずれもアンテナとしてのコイルに接続され、該コイルを介して無線通信し、前記中継器に接続される送信用コイル及び受信用コイルは、該中継器を有する基板ｎ＋ｘの互いに誘導結合される位置に配置されており、前記送信器は、接続される送信用コイルに、送信データに応じた所定の電流であって送信データが変化するときに変化する電流を流し、前記中継器は、接続される受信用コイルで受信する信号を検出するしきい値が、信号を検出したときに逆極性に変化し、中継が完了するまでの所定期間はより大きく変化するヒステリシス特性を有することを特徴とする。
【００１０】
請求項２記載の本発明の電子回路は、誘導結合によって信号を送信する送信器を有する基板ｎ（ｎは、１からＮ（Ｎは、Ｎ≧３の整数）の順に積層される基板の内１≦ｎ≦Ｎ−２の１つを表す）と、前記送信器から送信される信号を受信して該受信信号を誘導結合によって中継する中継器を有する基板ｎ＋ｘ（ｘは、１≦ｘ≦Ｎ−ｎ−１の整数）と、前記中継器から中継される信号を受信する受信器を有する基板ｎ＋ｙ（ｙは、ｘ＜ｙ≦Ｎ−ｎの整数）とを積層して備え、前記送信器、受信器及び中継器は、いずれもアンテナとしてのコイルに接続され、該コイルを介して無線通信し、前記中継器に接続される送信用コイル及び受信用コイルは、該中継器を有する基板ｎ＋ｘの互いに誘導結合される位置に配置されており、前記送信器は、接続される送信用コイルに、送信データに応じた所定の電流であって送信データが変化するときに変化する電流を流し、前記中継器は、接続される受信用コイルで受信する信号を検出するしきい値が、信号を検出したときに逆極性に変化するヒステリシス特性を有すると共に、中継が完了するまでの所定期間は受信感度をより低くすることを特徴とする。
【００１１】
請求項３記載の本発明の電子回路は、誘導結合によって信号を送信する送信器を有する基板ｎ（ｎは、１からＮ（Ｎは、Ｎ≧３の整数）の順に積層される基板の内１≦ｎ≦Ｎ−２の１つを表す）と、前記送信器から送信される信号を受信して該受信信号を誘導結合によって中継する中継器を有する基板ｎ＋ｘ（ｘは、１≦ｘ≦Ｎ−ｎ−１の整数）と、前記中継器から中継される信号を受信する受信器を有する基板ｎ＋ｙ（ｙは、ｘ＜ｙ≦Ｎ−ｎの整数）とを積層して備え、前記送信器、受信器及び中継器は、いずれもアンテナとしてのコイルに接続され、該コイルを介して無線通信し、前記中継器に接続される送信用コイル及び受信用コイルは、該中継器を有する基板ｎ＋ｘの互いに誘導結合される位置に配置されており、前記送信器は、接続される送信用コイルに、送信データに応じた所定の電流であって送信データが変化するときに変化する電流を流し、前記中継器は、接続される受信用コイルで受信する信号を検出するしきい値が、信号を検出したときに逆極性に変化するヒステリシス特性を有すると共に、中継が完了するまでの所定期間は入力信号がより小さくなるようにすることを特徴とする。
【発明の効果】
【００１７】
本発明によれば、中継によって基板間にデータを転送する際に発生する意図しない干渉の問題を解決することできる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施例１による電子回路の構成を示す図である。
【図２】本発明の実施例１の具体的な回路例を示す図である。
【図３】本発明の実施例１の受信器及び送信器の具体的な第１の回路例を示す図である。
【図４】本発明の実施例１の受信器及び送信器の具体的な第２の回路例を示す図である。
【図５】本発明の実施例１の受信器及び送信器の具体的な第３の回路例を示す図である。
【図６】本発明の実施例２による電子回路の構成を示す図である。
【図７】本発明の実施例２の具体的な回路例を示す図である。
【図８】本発明の実施例２による電子回路の効果を説明する図である。
【図９】本発明の実施例３による電子回路の構成を示す図である。
【発明を実施するための形態】
【００１９】
以下、添付図面を参照しながら本発明を実施するための形態について詳細に説明する。
【実施例１】
【００２０】
図１は、本発明の実施例１による電子回路の構成を示す図である。図１(a)は、電子回路の全体を示す概念図であり、図１(b)は、各部の波形を示す図である。各チップは基本的に同一の構成であって良いが、ここでは、動作の説明に必要な部分を図示して説明する。送信用のチップ１は、送信器１１及び送信用コイル１６を有する。中継用のチップ２は、送信器２１、受信器２２、受信器制御回路２３、送信用コイル２６、及び受信用コイル２７を有する。受信用のチップ３は、受信器３２及び受信用コイル３７を有する。各コイルは各基板に金属配線層によって形成され、各基板が積層された状態で重ね合わさり、送信用コイルは受信用コイルの内側に受信用コイルと同軸に配置される。チップ１において、送信信号Ｄ1が図１(b)に示すように変化すると、送信器１１によって、やや遅れて送信用コイル１６に電流ＩT1が流れる。電流ＩT1の変化によってチップ２の受信用コイル２７に電圧ＶR2が誘起され、受信器２２によって中継信号Ｄ2となり、送信器２１によって、やや遅れて送信用コイル２６に電流ＩT2が流れる。電流ＩT2の変化によってチップ３の受信用コイル３７に電圧ＶR3が誘起され、受信器３２によって受信信号Ｄ3が復元される。ここで、送信用コイル２６に流れる電流ＩT2の変化は、同じチップ２に同軸に配置される受信用コイル２７に、大きく、かつ、振動する誘起電圧ＶR2を発生させる（復唱Ｃ22）。そこで、受信器制御回路２３は、受信器２２が信号を検出すると、すなわち、中継信号Ｄ2の立ち上がりで、パルス幅Ｔcのパルス信号Ｙを生成し、その間は受信器２２のノイズ耐性を高める。パルス幅Ｔcの終了は、電流ＩT2の立ち上がりの終了から次の信号受信の開始までの任意の時期であれば良い。これによって、復唱の問題が解決される。
【００２１】
図２は、本発明の実施例１の具体的な回路例を示す図である。図２(a)は、受信器制御回路の回路例を示す図であり、図２(b)は、各部の波形を示す図である。受信器制御回路２３は、遅延回路４２及びＥＸＮＯＲ４３から成るパルス生成器４１、並びに遅延回路４４、４５から成る。パルス生成器４１は、受信器２２が受信した信号ＤであるＸ1と、その否定Ｄ・バー（Ｄの文字の上にバーがあることを表す。以下同じ。）を時間Ｔcの間だけ遅延したＸ2とのＥＸＮＯＲ（Exclusive NOR：排他的論理和の否定）である信号Ｙとしてパルス幅Ｔcのパルス信号を得て、受信器２２に帰還する。遅延回路４４、４５は、受信器２２が受信した信号Ｄ、Ｄ・バーを時間τの間だけ遅延して送信器２１に送る。遅延回路４４、４５によって、復唱が受信器２２のノイズ耐性が高まっている間に発生するようにタイミングを合わせる。遅延回路４２、４４、４５は、例えばインバータを複数接続することで実現できる。なお、パルス生成器４１の構成はこれに限られず、例えばラッチ回路を用いて構成することもできる。
【００２２】
図３は、本発明の実施例１の受信器及び送信器の具体的な第１の回路例を示す図である。受信器２２は、受信用コイル２７の両端がゲートに接続されるＮＭＯＳトランジスタ５１、５２、抵抗５３、５４、及びＮＭＯＳトランジスタ５５から成る差動増幅器と、これとゲートをたすきがけにしたＮＭＯＳトランジスタ５６、５７、及びＮＭＯＳトランジスタ５８から成るヒステリシス生成用の差動増幅器と、ＮＭＯＳトランジスタ５８と並列に信号Ｙをゲートに受けるＮＭＯＳトランジスタ５９と、論理否定回路６０、６１から成る。ＮＭＯＳトランジスタ５８と並列に設けられたＮＭＯＳトランジスタ５９は、パルス幅Ｔcの間だけドレイン電流を大きくして、受信器２２のヒステリシスの幅を大きくすることによって、ノイズ耐性を高める。すなわち、所定値以上の正の信号を受信するため正のしきい値とする場合には、そのしきい値を正側により大きくし、所定値以下の負の信号を受信するため負のしきい値とする場合には、そのしきい値を負側により大きくすることによって、ノイズ耐性を高める。送信器２１は、ＰＭＯＳトランジスタ６２、６３、及びＮＭＯＳトランジスタ６４、６５、６６から成る。
【００２３】
図４は、本発明の実施例１の受信器及び送信器の具体的な第２の回路例を示す図である。受信器２２は、受信用コイル２７の両端がゲートに接続されるＮＭＯＳトランジスタ５１、５２、抵抗５３、５４、及びＮＭＯＳトランジスタ５５から成る差動増幅器と、これとゲートをたすきがけにしたＮＭＯＳトランジスタ５６、５７、及びＮＭＯＳトランジスタ５８から成るヒステリシス生成用の差動増幅器と、ＮＭＯＳトランジスタ５５と並列に信号Ｙをゲートに受けるＮＭＯＳトランジスタ６８と、論理否定回路６０、６１から成る。ＮＭＯＳトランジスタ５５と並列に設けられたＮＭＯＳトランジスタ６８は、パルス幅Ｔcの間だけ受信器２２のテール電流を小さくして、受信器２２の受信感度を低くすることによって、ノイズ耐性を高める。
【００２４】
図５は、本発明の実施例１の受信器及び送信器の具体的な第３の回路例を示す図である。受信器２２は、受信用コイル２７の両端がゲートに接続されるＮＭＯＳトランジスタ５１、５２、抵抗５３、５４、及びＮＭＯＳトランジスタ５５から成る差動増幅器と、これとゲートをたすきがけにしたＮＭＯＳトランジスタ５６、５７、及びＮＭＯＳトランジスタ５８から成るヒステリシス生成用の差動増幅器と、受信用コイル２７の両端を接続し信号Ｙをゲートに受けるＮＭＯＳトランジスタ６９と、論理否定回路６０、６１から成る。ＮＭＯＳトランジスタ６９は、パルス幅Ｔcの間だけ受信器２２の差動入力の両端を短絡して、受信器２２の入力信号を十分に小さくすることによって、ノイズ耐性を高める。
【実施例２】
【００２５】
図６は、本発明の実施例２による電子回路の構成を示す図である。図６(a)は、電子回路の全体を示す概念図であり、図６(b)は、各部の波形を示す図である。本実施例２は、実施例１を説明した図１(b)の電圧ＶR2の復唱（Ｃ22）におけるアンダーシュート（又はオーバーシュート）に着目し、これが誤動作の原因となる問題を解決するものである。
【００２６】
図７は、本発明の実施例２の具体的な回路例を示す図である。図７(a)は、第１の回路例を示す図であり、図７(b)は、第２の回路例を示す図であり、図７(c)は、第３の回路例を示す図であり、図７(d)は、第４の回路例を示す図である。
【００２７】
図７(a)は、受信用コイル２７に並列にダンピング抵抗７１を挿入するものである。これによって、受信器２２が受信するパルスのオーバーシュート又はアンダーシュートを抑制する。
【００２８】
図７(b)は、受信器２２の入力用のＮＭＯＳトランジスタ５１、５２をベース接地として、ソースに入力するものである。すなわち、ＮＭＯＳトランジスタ７２、７３、及び電流源７４、７５によって入力用のＮＭＯＳトランジスタ５１、５２をベース接地とする。信号を入力インピーダンスが高いゲートに入力せずに、ソースに入力することによって、受信器２２の入力インピーダンスを低くして受信するパルスのオーバーシュート又はアンダーシュートを抑制する。入力インピーダンスは、トランジスタのトランスコンダクタンスｇmに反比例するので、トランジスタのチャネル幅を大きくしたり、ドレイン電流を大きくして、ｇmを大きくすることで、入力インピーダンスを下げることができる。
【００２９】
図７(c)は、送信器２１の出力インピーダンスを低くするものである。回路構成としては従来例と変わらないが、トランジスタのチャネル幅を小さくすることで出力インピーダンスを下げることができる。あるいは送信器の出力波形の傾きを制御して送信コイルに流れる電流の時間変化を受信信号がオーバーシュート又はアンダーシュートしないように制御しても良い。
【００３０】
図７(d)は、送信用コイル２６に直列にダンピング抵抗７６、７７を挿入するものである。これによって、受信器２２が受信するパルスのオーバーシュート又はアンダーシュートを抑制する。
【００３１】
図８は、本発明の実施例２による電子回路の効果を説明する図である。図８(a)は、本実施例２による受信電圧ＶR2の波形を示す図であり、図８(b)は、従来の受信電圧ＶR2の波形を示す図である。本実施例２によって、受信するパルスのオーバーシュート及びアンダーシュートが抑制されることが分かる。
【実施例３】
【００３２】
図９は、本発明の実施例３による電子回路の構成を示す図である。図９(a)は、電子回路の全体を示す概念図であり、図９(b)は、各部の波形を示す図である。本実施例３は、送信のタイミングを制御するものである。すなわち、チップ１に信号送出回路９１を備え、Ｔcycleの間隔で信号を送信器１１に送出する。すなわち、チップ１がデータＤ1を送信してから、それがチップ２で中継されて復唱がチップ２の受信用コイル２７に戻ってきた後に、チップ１が次のデータＤ1を送信する。送信間隔Ｔcycleは、チップ１での送信とチップ２での中継の際の信号遅延時間の和を、デバイスの製造ばらつきや温度及び電源電圧などの環境変化を考慮し設計マージンを加えた期間に設定する。これによって、復唱が信号に干渉することを抑制することができる。
【００３３】
なお、本発明は上記実施例に限定されるものではない。
各実施例は、送信用コイルと受信用コイルとを同軸に配置する例を説明したが、互いに誘導結合される位置に配置されていれば、本発明の課題が存在し、本発明は有益である。さらに、送信用コイルと受信用コイルとを兼用して送信と受信に使い分けることもできる。この場合も含めて、特許請求の範囲では「互いに誘導結合される位置に配置されており、」と表現した。
実施例１〜３は任意に重複して実施することができる。
【符号の説明】
【００３４】
１１、２１  送信器
１６、２６  送信用コイル
２２、３２  受信器
２３  受信器制御回路
２７、３７  受信用コイル
４１  パルス生成器
４２、４４、４５  遅延回路
４３  ＮＥＸＯＲ
７１、７６  ダンピング抵抗
９１  信号送出回路
【図１】
0005616813.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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