(57)【特許請求の範囲】
【請求項１】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）素子（４２０）であって、
要求信号（Ｔ）を生成するタイミング回路、データ受信回路（４３２）および外部メモリコントローラからメモリアクセスコマンドを受信する同期インタフェース（４０７）を有する第１のＩＣダイ（４２１）と、
第１のストレージアレイ（４２４）、および前記第１のＩＣダイ（４２１）から同期タイミング基準信号に伴わない制御信号を受信するアクセス制御インタフェース、を有する少なくとも１つの第２のＩＣダイ（４２３）と、
前記第１のＩＣダイ（４２１）から前記第２のＩＣダイ（４２３）へ、前記要求信号（Ｔ）を送る要求信号パス（４２８）と
を備え、
メモリ読み取りコマンドに応答して前記第１のストレージアレイ（４２４）から読み出された読み取りデータは、前記要求信号（Ｔ）に同期応答して、前記第２のＩＣダイ（４２３）から前記第１のＩＣダイ（４２１）に送信され、前記データ受信回路（４３２）は、前記要求信号（Ｔ）が遅延したものに応答して前記読み出しデータを受信する、ＤＲＡＭ素子（４２０）。
【請求項２】
前記第２のＩＣダイ（４２３）は、前記要求信号（Ｔ）を受信するように結合されたタイミング入力を有するデータ送信回路（４３０）を備える、請求項１に記載のＤＲＡＭ素子（４２０）。
【請求項３】
前記第２のＩＣダイ（４２３）は、前記第１のＩＣダイ（４２１）から受信する前記制御信号に応答して、前記第１のストレージアレイ（４２４）からデータを読み出す回路を備える、請求項１に記載のＤＲＡＭ素子（４２０）。
【請求項４】
前記第１のＩＣダイ（４２１）は、前記外部メモリコントローラからの前記メモリアクセスコマンドのうちの１つまたは複数に応答して、前記第１のストレージアレイ（４２４）内のデータ読み出し動作を指定する制御信号を生成する回路を備える、請求項３に記載のＤＲＡＭ素子（４２０）。
【請求項５】
前記制御信号は、前記第１のストレージアレイ（４２４）内の記憶場所を指定するアドレス値を含む、請求項４に記載のＤＲＡＭ素子（４２０）。
【請求項６】
前記第２のＩＣダイ（４２３）は、それぞれ前記要求信号（Ｔ）の各遷移に応答して、前記第１のＩＣダイ（４２１）に送信すべき読み取りデータ値を記憶するバッファ回路と、前記読み取りデータ値を送信シーケンスで前記第１のＩＣダイ（４２１）に送信する送信回路（４３０）とを備える、請求項１に記載のＤＲＡＭ素子（４２０）。
【請求項７】
前記読み取りデータ値を送信シーケンスで前記第１のＩＣダイ（４２１）に送信する前記送信回路（４３０）は、前記読み取りデータ値を構成する複数の構成要素値のそれぞれを逐次送信する回路を備える、請求項６に記載のＤＲＡＭ素子（４２０）。
【請求項８】
前記第２のＩＣダイ（６４１）は、前記メモリ読み取りコマンドに応答して、記憶素子の冗長グループにアクセスすべきであるか否かを示すレジスタ（６５３）を備え、前記第２のＩＣダイ（６４１）は、前記第１のＩＣダイ（６４０）から受信する冗長制御信号に応答して、冗長制御値を前記レジスタ内に記憶する回路（６５１）を備える、請求項１に記載のＤＲＡＭ素子（４２０）。
【請求項９】
前記第２のＩＣダイ（６４１）は、前記アクセス制御インタフェースとは別個の、前記第１のＩＣダイ（６４０）から前記冗長制御信号を受信するインタフェースを備える、請求項８に記載のＤＲＡＭ素子（４２０）。
【請求項１０】
前記第１のＩＣダイ（６４０）は、前記冗長制御値に対応する冗長情報を記憶する不揮発性記憶回路を備える、請求項８に記載のＤＲＡＭ素子（４２０）。
【請求項１１】
前記冗長制御値に対応する情報を記憶する第３の不揮発性ダイをさらに備え、前記第３のダイは前記第１のダイに結合され、前記第１のダイが前記冗長制御値を前記第３のダイから受信できるようにする、請求項８に記載のＤＲＡＭ素子（４２０）。
【請求項１２】
集積回路（ＩＣ）素子（４２５）であって、
外部メモリコントローラからメモリアクセスコマンド（ＣＭＤ／ＲＥＱ）を受信する同期インタフェース（４０７）および前記メモリアクセスコマンドに対応する行制御信号および列制御信号を出力する複数のクロックレスメモリ制御インタフェースを有する第１のＩＣダイ（４３０）と、
複数の独立アクセス可能なストレージアレイ（４５５）および前記クロックレスメモリ制御インタフェースから前記行制御信号および前記列制御信号を受信する、対応するアクセス制御インタフェースを有する第２のＩＣダイ（４２３）であって、前記アクセス制御インタフェースはそれぞれ、前記メモリアクセスコマンドのうちの所与の１つに対応する読み取りデータを時間多重化送信で出力するデータ出力回路（４５９）を含む、第２のＩＣダイ（４２３）と
を備え、
前記データ出力回路（４５９）は、直列化回路（５０９）を含み、前記第２のＩＣダイ（４２３）から逐次出力される読み取りデータワードの複数の構成値のそれぞれを選択し、
前記読み取りデータワードは、前記メモリアクセスコマンドに従って前記ストレージアレイの少なくとも１つから読み出され、
前記直列化回路は、前記第１のＩＣダイ（４３０）から要求信号（ＤＥＭ）を受信するための要求入力（４５０）を含み、
前記読み取りデータワードの構成値のそれぞれは、前記要求信号（ＤＥＭ）の各遷移に応答して、前記第２のＩＣダイ（４２３）から出力される、ＩＣ素子（４２５）。
【請求項１３】
前記データ出力回路（４５９）は、前記第２のＩＣダイ（４２３）から逐次出力すべき読み取りデータワードの複数の構成要素値のそれぞれを選択する直列化回路（５０９）を含み、前記読み取りデータワードは、前記メモリアクセスコマンドのうちの所与の１つに従って前記ストレージアレイ（４５５）のうちの少なくとも１つから読み出される、請求項１２に記載のＩＣ素子。
【請求項１４】
前記直列化回路は、要求信号を前記第１のストレージダイから受信する要求入力（４５０）を含み、前記読み取りデータワードの各構成要素値は、前記要求信号（ＤＥＭ）の各遷移に応答して前記第２のＩＣダイ（４３０）から出力される、請求項１３に記載のＩＣ素子。
【請求項１５】
前記第１のＩＣダイ（４３０）は、前記メモリアクセスコマンドのうちの前記所与の１つに対応する列制御信号を出力した後、所定の時間が経ってから、前記要求信号（ＤＥＭ）をトグルする回路（４３９）を含む、請求項１４に記載のＩＣ素子（４３７）。
【請求項１６】
前記第１および第２のＩＣダイ（７０１、７０２）のうちの少なくとも一方が搭載され、前記行制御信号および前記列制御信号を前記クロックレスメモリ制御インタフェースから前記アクセス制御インタフェースに伝達する導電性構造を有する基板（７２７）をさらに備える、請求項１２に記載のＩＣ素子（７２８）。
【請求項１７】
前記第１および第２のＩＣダイ（７０１、７０２）のうちの少なくとも一方上の接点は、前記導電性構造にワイヤボンディングされる、請求項１６に記載のＩＣ素子（７２８）。
【請求項１８】
前記基板（７２７）に固定され、前記第１および第２のＩＣダイ（７０１、７０２）の上に配置されるパッケージ筐体をさらに備える、請求項１６に記載のＩＣ素子（７２８）。
【請求項１９】
前記第１および第２のＩＣダイ（７５５、７０２）は前記基板（７５３）上の積層に配置される、請求項１６に記載のＩＣ素子（７５０）。
【請求項２０】
前記スタックの前記第１のＩＣダイ（７５５）と前記第２のＩＣダイ（７０２）との間に配置される絶縁層をさらに備える、請求項１９に記載のＩＣ素子（７５０）。
【請求項２１】
前記第２のＩＣダイ（７０２１）の上に積層され、前記複数のクロックレスメモリ制御インタフェースに結合される複数の独立アクセス可能なストレージアレイを有する第３のＩＣダイ（７０２２）をさらに備える、請求項１２に記載のＩＣ素子（７５０）。
【請求項２２】
前記第３のＩＣダイ（７０２２）の各前記ストレージアレイは、ポイントツーポイントシグナリングパスを介して、前記複数のクロックレスメモリ制御インタフェース内の各データインタフェースに結合される、請求項２１に記載のＩＣ素子（７５０）。
【請求項２３】
前記同期インタフェース（４０７）は、クロック信号（ＣＬＫ／ＣＳ）を受信するクロック入力と、前記クロック信号に同期して前記メモリアクセスコマンド（ＣＭＤ／ＲＥＱ）を受信するコマンドインタフェースとを含む、請求項１２に記載のＩＣ素子（４３７）。
【請求項２４】
前記第１のＩＣダイ（４０１）は、読み取りデータ信号および対応するストローブ信号を前記外部メモリコントローラに送信するとともに、書き込みデータ信号および対応するストローブ信号（ＤＡＴＡ／ＳＴＲＯＢＥ）を前記外部メモリコントローラから受信する同期データインタフェース（４０７）をさらに備える、請求項１２に記載のＩＣ素子（４３７）。
【請求項２５】
前記同期データインタフェース（４０７）は、前記対応するストローブ信号の送信に応答して、前記書き込みデータ信号をサンプリングするデータサンプリング回路を含む、請求項２４に記載のＩＣ素子（４３７）。
【請求項２６】
前記第１のＩＣダイ（４０１）は、前記同期データインタフェースを介して受信されたＮビット書き込みデータ値シーケンスを、前記第２のＩＣダイ（４０２）の前記ストレージアレイのうちの１つに並列に出力されるＭビット書き込みデータ値に変換する非直列化回路を備え、ＭはＮよりも大きい、請求項２４に記載のＩＣ素子（４３７）。
【請求項２７】
前記同期データインタフェース（４０７）を介して受信される各前記書き込みデータ値内のビット数Ｎを示す構成値が前記非直列化回路に供給される、請求項２６に記載のＩＣ素子（４３７）。
【請求項２８】
信号トレースを表面に有する基板（８０３）と、
前記基板（８０３）上に配置され、前記信号トレースに結合される複数のマルチダイメモリ素子（８０１）と
を備え、
前記マルチダイメモリ素子（８０１）のそれぞれは、
前記基板上の前記信号トレースを介してメモリアクセスコマンドを受信する同期インタフェース（４０７）を有する第１の集積回路ダイ（７０１）であって、行制御信号および列制御信号を出力する複数のクロックレスメモリ制御インタフェースを有する、第１の集積回路ダイと、
複数の独立アクセス可能なストレージアレイならびに前記行制御信号および前記列制御信号を前記クロックレスメモリ制御インタフェースから受信する対応するアクセス制御インタフェースを有する第２の集積回路ダイであって、各前記アクセス制御インタフェースは、前記メモリアクセスコマンドのうちの所与の１つに対応する読み取りデータを時間多重化送信で出力するデータ出力回路を含む、第２の集積回路ダイと
を備える、メモリモジュール（８００）。
【請求項２９】
前記データ出力回路（４３０）は、前記第２のＩＣダイ（７０２）から逐次出力すべき読み取りデータワードの複数の構成要素値のそれぞれを選択する直列化回路（５０９）を含み、前記読み取りデータワードは、前記メモリアクセスコマンドのうちの所与の１つに従って前記ストレージアレイのうちの少なくとも１つから読み出される、請求項２８に記載のメモリモジュール（８００）。
【請求項３０】
前記マルチダイメモリ素子（８０１）のそれぞれは、前記第２の集積回路ダイ（７０２１）の上に積層され、前記複数のクロックレスメモリ制御インタフェースに結合される複数の独立アクセス可能なストレージアレイを有する第３の集積回路ダイ（７０２２）をさらに含む、請求項２８に記載のメモリモジュール（８００）。
【請求項３１】
各前記第１の集積回路ダイ（７０１）内の前記同期インタフェース（４０７）は、クロック信号を受信するクロック入力と、前記クロック信号に同期して前記メモリアクセスコマンドを受信するコマンドインタフェースとを含む、請求項２８に記載のメモリモジュール（８００）。
【請求項３２】
集積回路（ＩＣ）パッケージ（４２０）内の動作方法であって、
前記ＩＣパッケージ内の第１のＩＣダイ（４２１）内のクロック信号に同期して、第１のメモリアクセスコマンドを受信することと、
前記第１のＩＣダイ（４２１）から前記ＩＣパッケージ（４２４）内の第２のＩＣダイ（４２３）に、同期タイミング基準信号に伴わない制御信号を出力することであって、当該制御信号は、前記第２のＩＣダイ（４２３）内のストレージアレイ（４２４）から読み出すべき読み取りデータワードを指定する、出力することと、
前記制御信号に応答して前記ストレージアレイ（４２４）から前記読み取りデータワードを読み出すことと、
前記第１のＩＣダイ（４２１）から受信する要求信号シーケンスに応答して、前記第２のＩＣダイ（４２３）から前記第１のＩＣダイ（４２１）に、前記読み取りデータワードを構成する複数の構成要素値のそれぞれを出力することと
を含む、方法。
【請求項３３】
前記同期制御信号を出力した後、所定の時間が経ってから、前記要求信号シーケンスを前記第１のＩＣダイ（４２１）から出力することをさらに含む、請求項３２に記載の方法。
【請求項３４】
前記読み取りデータワードを前記ストレージアレイ（４２４）から読み出すことは、前記第２のＩＣダイ（４２３）内のメモリアクセス動作を前記制御信号に応答して同期して実行することを含む、請求項３２に記載の方法。
【請求項３５】
前記第２のＩＣダイ（４２３）内のメモリアクセス動作を前記同期制御信号に応答して同期して実行することは、前記制御信号のうちの少なくとも１つのアサートに応答して、前記メモリアクセス動作を実行することを含む、請求項３４に記載の方法。
【請求項３６】
前記第２のＩＣダイ（４２３）内の前記ストレージアレイ（１６１）は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セル（１６４）のアレイおよび前記ＤＲＡＭセルのアレイに結合される感知増幅器（１６５）のバンクを備え、前記読み取りデータワードを前記ストレージアレイから読み出すことは、行アクティブ化動作を実行して、前記ＤＲＡＭセルのアドレス選択された行を前記感知増幅器のバンクに転送することを含む、請求項３２に記載の方法。
【請求項３７】
前記第２のＩＣダイ（４２３）内の前記ストレージアレイ（１６１）は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セル（１６４）のアレイおよび前記ＤＲＡＭセルのアレイに結合される感知増幅器（１６５）のバンクを備え、前記読み取りデータワードを前記ストレージアレイから読み出すことは、列アクセス動作を実行して、前記ＤＲＡＭセルから前記感知増幅器のバンクに転送されたデータを読み取るか、または上書きすることを含む、請求項３２に記載の方法。
【請求項３８】
前記第１のＩＣダイ（７０１）において前記クロック信号に同期して第２のメモリアクセスコマンドを受信することと、
前記第１のＩＣダイ（７０１）から前記ＩＣパッケージ（４２０）内の前記第３のＩＣダイ（７０２２）に、前記第２のメモリアクセスコマンドに応答する制御信号を出力することと、
前記第１のＩＣダイ（７０１）から前記第３のＩＣダイ（７０２２）に出力される前記制御信号に応答して、前記第３のＩＣダイ（７０２２）内でメモリアクセス動作を実行することと
をさらに含む、請求項３２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ記憶技術に関する。
【背景技術】
【０００２】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）素子の消費電力は、歴史的に、シグナリング帯域幅と記憶容量との積に比例して増減する。用途が増えることによってより高い性能およびより高い容量が要求されるにつれて、ＤＲＡＭの消費電力は劇的に増大することが予測され、システム設計において冷却に関する大きな課題が提示されるとともに、シグナリングレートおよび容量の増大がますます難しくなる。
【発明の概要】
【課題を解決するための手段】
【０００３】
本発明は、制限ではなく例として、同様の参照番号が同様の要素を指す添付図面の図に示される。
【図面の簡単な説明】
【０００４】
【図１】同期高速インタフェースおよびインタフェースダイとストレージダイとで分割されるコアストレージ機能を有する集積回路パッケージの一実施形態を示す。
【図２】図１のインタフェースダイを実施するために使用できるインタフェースダイの一実施形態を示す。
【図３】従来のＤＲＡＭプロセスにおいて実施されるインバータベースのクロック分散回路の一部分および高速ロジックプロセスにおいて実施される相手方のインバータベースのクロック分散回路を示す。
【図４】中央Ｉ／Ｏに接続されたストレージアレイの従来の構成と図１のストレージダイ内で使用できる構成との比較を示す。
【図５Ａ】ストレージダイ内のストレージアレイの例示的な構成を示す。
【図５Ｂ】図５Ａの構成内の代表的なストレージアレイのより詳細な実施形態を示す。
【図６Ａ】別個のストレージダイおよびインタフェースダイを有するマルチコンポーネントパッケージの実施形態を示す。
【図６Ｂ】別個のストレージダイおよびインタフェースダイを有するマルチコンポーネントパッケージの実施形態を示す。
【図７Ａ】実行時または製造時に選択されたインタフェースデータ幅およびデータレートを確立するように構成できるインタフェースダイを有するマルチダイメモリ素子の一実施形態を示す。
【図７Ｂ】マルチダイメモリ素子内のストレージダイから返される読み取りデータの構成可能な直列化をサポートする、インタフェースダイ内に設けることができる例示的な直列化回路を示す。
【図８】共有インタフェースダイに結合された複数のストレージダイを有するマルチダイメモリ素子の代替の実施形態を示す。
【図９】インタフェースダイが各ストレージダイにデータインタフェースの専用セットを含むマルチダイメモリ素子の代替の実施形態を示す。
【図１０】インタフェースダイが、読み取りデータを出力できるようにする要求信号を複数のストレージダイのうちの選択されたストレージダイに出力する，マルチダイメモリ素子の一実施形態を示す。
【図１１】図１０のストレージダイとインタフェースダイとの双方向データ伝送のタイミング構成の一実施形態を示す。
【図１２】要求信号が、インタフェースダイとストレージダイとの間で時間多重化された読み取りデータ転送を行うために使用されるマルチダイメモリ素子のより詳細な実施形態を示す。
【図１３】例示的なメモリ読み取りコマンドシーケンスおよび図１２のマルチダイメモリ素子内の対応する読み取りデータ転送シーケンスを示す。
【図１４】図１２のデータ転送の実施に使用できるデータ送信回路の一実施形態を示す。
【図１５】図１４の直列化器およびラッチを実施するために使用できる直列化器およびラッチの実施形態を示す。
【図１６Ａ】要求信号のアサートと対応する読み取りデータサンプリング信号のアサートとの間の適切な時間遅延を決定する、図１２のインタフェースダイによって実行できる例示的なタイミング較正動作を示す。
【図１６Ｂ】要求信号のアサートと対応する読み取りデータサンプリング信号のアサートとの間の適切な時間遅延を決定する、図１２のインタフェースダイによって実行できる例示的なタイミング較正動作を示す。
【図１７Ａ】１つまたは複数の供給電圧を相手方のストレージダイ内の出力ドライバに提供して、ストレージダイによって生成される出力信号の振幅を制御するインタフェースダイを有するマルチダイメモリ素子を示す。
【図１７Ｂ】相手方のインタフェースダイからの異なる供給電圧に応答して、図１７Ａのストレージダイによって生成される例示的な出力信号の振幅を示す。
【図１８】内蔵自己試験回路および冗長制御回路を有するインタフェースダイを有するマルチダイメモリ素子を示す。
【図１９】インタフェースダイがストレージダイ内の複数のストレージアレイのそれぞれに選択的に給電する電力調整器を含む、マルチダイメモリ素子の一実施形態を示す。
【図２０Ａ】マルチダイメモリ素子内の一対のストレージダイを封入するために使用できる例示的なパッケージング構成を示す。
【図２０Ｂ】マルチダイメモリ素子内に一般化された数のストレージダイを封入するために使用できる例示的なパッケージング構成を示す。
【図２０Ｃ】互いに結び合わせられてマルチパッケージモジュールを形成するインタフェースダイおよびストレージダイがパッケージ内に別個にパッケージされる別のパッケージ構成を示す。
【図２０Ｄ】インタフェースダイがモジュール基板にフリップチップの向きで搭載される別のパッケージ実施形態を示す。
【図２０Ｅ】インタフェースパッケージに積層されたストレージパッケージを有するパッケージオンパッケージ実施形態を示す。
【図２０Ｆ】インタフェースパッケージに積層された複数のストレージパッケージを有する別のパッケージオンパッケージ実施形態を示す。
【図２１】前面および背面に配置された複数のダイメモリ素子行を有するメモリモジュールの一実施形態を示す。
【図２２】メモリコントローラおよびパッケージオンパッケージ構成で配置された一対のマルチダイメモリ素子を含むメモリサブシステムを示す。
【図２３】マルチコンポーネントパッケージまたは他のマルチチップパッケージ内のストレージダイおよび／またはインタフェースダイ内で直列化動作および他の機能を実行するために使用できるパルスシグナリングマルチプレクサのハイレベルブロック図を示す。
【図２４】図２３のマルチプレクサと併せて使用できるタイミング回路を示す。
【図２５】図２３のマルチプレクサのタイミング図を示す。
【発明を実施するための形態】
【０００５】
マルチダイ集積回路パッケージ内の別個の集積回路ダイに分割されたストレージ機能および制御機能を有するメモリ素子が各種実施形態で開示される。特に、従来のＤＲＡＭ組み立てプロセスに固有の妥協が比較的非効率な高速ロジック回路をもたらすことを認識して、電力低減は、従来のメモリ素子の制御・シグナリングインタフェースを形成する高速回路を、電力効率的な高速回路をもたらすプロセスを使用して組み立てられる別個のインタフェースダイに格下げすることによって達成することができる。高速回路の大半またはすべてが除去されると、ストレージダイに残るコアストレージ回路を、セル保持時間と記憶密度とをより適切にバランスさせ、潜在的にはさらなる電力を節減するプロセスで組み立てることができる。インタフェースダイおよびストレージダイを共通の集積回路（ＩＣ）パッケージ（例えば、マルチダイパッケージ（ＭＤＰ）としても知られるスタックパッケージダイ（stacked packaged die）、マルチチップモジュール（ＭＣＭ）、システムインパッケージ（ＳＩＰ）等）マルチコンポーネントパッケージ（ＭＣＰ））内に互いに近接して配置することによっても、各ダイが別個のＩＣパッケージ内に封入される場合よりもかなり多数のダイ−ダイ相互接続を達成することができる。特に、一実施形態では、マルチダイパッケージ内で可能なより多数のダイ−ダイ相互接続が適用され、インタフェースダイとストレージダイ内の複数のストレージアレイのそれぞれとの間に制御信号パスおよびデータ信号パスの専用セットが確立される。一実施形態では、パッケージ内データ信号相互接続は、ストレージダイの各ストレージアレイ内の中央領域に配置されるため、ストレージアレイ全体を横切るビット線を有する構成よりも大幅に短いビット線を使用することが可能になり、それにより、データ読み出し速度が増大し、かつ／または公称速度でアクセス電力が大幅に低減される。
【０００６】
一実施形態では、インタフェースダイおよびストレージダイは、マルチダイパッケージ基板上の積層に（すなわち、互いの上に重ねて）配置される。積層内の一番上のダイは、インタフェースダイであってもよく、またはストレージダイであってもよく、パッケージ基板内の導電トレースまたは他の導電性構造にワイヤボンディングして、一番下のダイへの接続を確立することができる。一番下のダイは、パッケージ基板内の導電性構造にワイヤボンディングしてもよく、またはフリップチップ構成もしくは任意の他の相互接続構成を介して導電性構造に結合してもよい。別の実施形態では、インタフェースダイおよびストレージダイは、パッケージ基板上に並べて搭載してもよく、かつ互いに直接ワイヤボンディングしてもよく、かつ／またはフリップチップ相互接続されてもよく、もしくはパッケージ基板内の導電性構造を通してワイヤボンディング相互接続されてもよい。インタフェースダイが、スルーシリコンビア、フレックステープ、基板内ダイカプセル封入（die-in-substrate encapsulation）、直接ウェハボンディング、近接相互接続（proximity interconnect）等を含むがこれらに制限されない様々な「３Ｄパッケージング」技術を使用してストレージダイに相互接続される多くの他の実施形態がある。こういった変形の任意のものにおいて、ＭＣＰは、インタフェースダイおよびストレージダイ上に配置されて集積回路（ＩＣ）パッケージを形成するカプセル封入構造または他の筐体を含むことができる。さらに、別個のインタフェースダイおよびストレージダイが協働して、従来のメモリ素子の機能動作を模倣してよく、マルチダイメモリパッケージはフォームファクタであり、このようなメモリ素子と接点互換性を有することができる。したがって、マルチダイメモリ素子を、メモリモジュール、マザーボード上の従来のメモリ素子に代えて、または従来のメモリ素子を適用可能な任意の他の用途に配置することができる。さらに、追加のストレージダイをマルチダイメモリ素子内に含めてもよく、各ストレージダイはインタフェースダイに結合されるが、フルタイムクロック入／出力回路が省かれるため、静的消費電力を大幅に増大させずに記憶容量が増大する。これらおよび他の実施形態をさらに詳細に後述する。
【０００７】
図１は、インタフェースダイ１０１とストレージダイ１０３のそれぞれに分割される同期高速インタフェースおよびコアストレージ機能を有するＩＣパッケージ１００の一実施形態を示す。インタフェースダイ１０１は、Ｉ／Ｏ・制御ダイとも呼ばれ、高速インタフェース１０７と、複数の内部メモリアレイインタフェース１０５１〜１０５４を含む。図１の実施形態では、高速インタフェース１０７は、タイミング信号およびメモリアクセスコマンドを外部メモリコントローラ（図示せず）から受信するとともに、メモリ読み取りコマンドに応答して、メモリ書き込みコマンドと併せて書き込みデータを受信し、読み取りデータを出力する同期インタフェースである。特定の実施形態では、高速インタフェース１０７は、従来のメモリ素子のインタフェースを模倣するように設計することができ、そのため、クロック／チップ選択パス１０９（Ｃｌｋ／ＣＳ）を介して受信されるクロック信号と同期して、コマンドパス１０８（Ｃｍｄ／Ｒｅｑ）を介してコマンド（または要求）を受信することができ、データパス１１０内のストローブ線上でソース同期して伝達される対応するストローブ信号（すなわち、タイミング基準）の遷移に応答して、データパス１１０（データ／ストローブ）を介してデータを受信することができる。高速インタフェース１０７は、クロックパス１０９を介して受信される基準クロック信号に基づいて内部クロック信号を生成する位相ロックループ（ＰＬＬ）回路または遅延ロックループ（ＤＬＬ）回路等のタイミング回路をさらに含むことができる。一実施形態では、例えば、内部クロック信号は、コマンドパス１０８を介して伝達されるコマンド信号をサンプリングし、かつ読み取りデータと併せてデータパス１１０を介して出力されるストローブ信号を生成し、それにより、外部メモリコントローラ内の読み取りデータサンプリング時間を確立するためのソース同期タイミング基準を提供するために使用される。高速インタフェース１０７内のタイミング回路は、内部クロック信号と基準クロック信号との間、および／またはデータ信号サンプリング時間と対応する入力データストローブ信号の遷移との間に所望の位相オフセットを可能にする位相調整回路をさらに含むことができる。
【０００８】
図１の実施形態では、各メモリアレイインタフェース１０５１〜１０５４（ＤＲＣＱ１〜ＤＲＣＱ４）は、ストレージダイ１０３内の各ストレージアレイ１０４１〜１０４４に結合され、比較的遅く広いデータパス（すなわち、高速インタフェース１０７と相対して）を含み、一実施形態では、そのデータパスは、ストレージアレイの列アクセス幅ならびに行制御信号および列制御信号をストレージアレイに伝達する非同期コマンドパスに一致する。すなわち、インタフェースダイ１０１からストレージダイ１０３へのコマンド転送は、周期的なクロック信号が行制御信号および列制御信号と共に伝達されないという点でクロックレスである（またはクロッキングされない）が、ストレージダイ内でアドレスラッチおよび対応するメモリアクセス動作を開始するために、行アドレスストローブ（ＲＡＳ）信号および列アドレスストローブ信号（ＣＡＳ）等の１つまたは複数の非周期ストローブ信号を発行してもよい。ストレージダイ上の自走または連続クロック回路の使用を最小に抑え、それに代えて、インタフェースダイに必要なときのみ（例えば、ストレージダイとインタフェースダイとの間での信号伝送中）タイミング基準信号を提供させることにより、大幅な電力節減を実現することができる。クロックコマンドパス（およびストレージダイ内の対応するクロックインタフェース）は、代替の実施形態では、コマンドの転送に使用されてもよい。インタフェースダイ１０１とストレージダイ１０３との間のデータ信号転送は、クロックまたはストローブ信号によってタイミングを計ってもよく、または非同期伝送されてもよい。非同期データ伝送の場合、インタフェースダイ１０１および／またはストレージダイ１０３内のサンプリング時間は、行／列制御信号の送信または受信に関してかくて確定的に確立することができる。
【０００９】
図１の実施形態では、ストレージダイ１０３は、４つの独立アクセス可能なストレージアレイ１０４１〜１０４４（Ｑ１〜Ｑ４、本明細書ではクワドラント（quadrant：象限）と呼ばれるが、代替の実施形態では、より多数または少数のアレイを提供してよい）を含み、それぞれ、インタフェースダイ１０１内のメモリアレイインタフェース１０５１〜１０５４のそれぞれ１つに結合される。さらに詳細に後述するように、ストレージアレイ１０４とインタフェースダイ１０１との間の別個のシグナリングパスは、単一の多重化Ｉ／Ｏノードを有する従来のメモリ素子よりも大幅に短いデータビット線を有するストレージアレイ１０４の設計を可能にする。
【００１０】
図２は、図１のインタフェースダイ１０１を実施するために使用できるインタフェースダイ１２５の一実施形態を示す。示されるように、インタフェースダイ１２５は、上述した高速インタフェース１０７の少なくとも一部分を形成するＩ／Ｏ回路１２６を含むとともに、外部制御装置からコマンド（または要求）を受信するコマンドインタフェース１２７、基準クロック信号、クロックイネーブル信号、チップ選択信号、および他のタイミングおよび／または制御関連信号（例えば、通常素子動作前に高速外部インタフェースの動作を構成するために使用できる直列Ｉ／Ｏ信号）を受信するクロック／チップ選択インタフェース１２８、および書き込みデータ信号および対応するストローブ信号およびマスク信号を受信するとともに、読み取りデータおよび対応するストローブ信号を出力するデータＩ／Ｏインタフェース１２９を含む。入／出力回路１２６は、コマンドデコード回路１３１（本明細書ではコマンドデコーダと呼ばれる）、タイミング回路１３３、およびデータ直列化・非直列化回路１３５を含むコアロジックブロック１３０に結合される。一実施形態では、タイミング回路１３３は、入力基準クロック信号を受信し、クロックイネーブル信号がアサートされたときに内部クロック信号（例えば、基準クロックの周波数と同じまたは倍数の周波数の信号）を生成するＰＬＬ（代替として、遅延ロックループまたは開ループ遅延線を使用してもよい）を含み、内部クロック信号は、コマンドパスを介して到来したコマンド信号をサンプリングするため、かつデータ直列化動作および非直列化動作を含むインタフェースダイ１２５内の動作を同期させるために使用される。より具体的には、ＰＬＬによって生成される内部クロック信号は、クロック信号の複数の遅延一致インスタンスを、コマンドデコーダ１３１、データ直列化／非直列化回路１３５、およびＩ／Ｏ回路１２６を含むインタフェースダイ１２５内の他の様々な回路ブロックに分散させるクロックツリーに供給することができる。
【００１１】
コマンドデコーダ１３１は、入力メモリアクセスコマンドをバッファリングし、どのストレージアレイ１０４に所与のコマンドが向けられるかを決定し、コマンドを、命令された動作の実行に必要な行制御信号および／または列制御信号に変換する。一実施形態では、例えば、各入力メモリアクセスコマンドは、アクティブ化すべきバンクおよびストレージ行（またはプリチャージすべきバンク）を一意に特定するバンクおよび行のアドレスを含む行コマンド（例えば、アクティブ化コマンドまたはプリチャージコマンド）あるいは行がアクティブ化された行のバンク（すなわち、対応するバンクの感知増幅器のセットに転送される行の内容）およびアクティブ化された行内の列オフセットを一意に特定するバンクおよび列のアドレスを含む列コマンドのいずれかであり得る。行コマンドの場合、コマンドデコーダは、受信したバンクおよび行のアドレス値を行制御信号セットに変換し、行制御信号をキューに入れ、行コマンドがコマンドインタフェース１２７を介して受信された後、所定の時間（例えば、内部クロック信号の所定のサイクル回数分）経ってから、メモリアレイインタフェース１３７１〜１３７４のうちの適切な１つ（例えばバンクアドレスに基づいて決定される）を介して並列に出力する。なお、ストレージバンクがストレージダイの２つ以上のメモリアレイ（例えば、図１の素子１０４１〜１０４４）に分割される実施形態では、行制御信号をキューに入れ、ストレージアレイのうちの２つ以上に同時に出力する（すなわち、メモリアレイインタフェース１３７１〜１３７４のうちの２つ以上を介して出力する）ことができる。同様に、列コマンドの場合、コマンドデコーダ１３１は、受信したバンクおよび列のアドレス値を列制御信号セットに変換し、列制御信号をキューに入れ、列コマンドをコマンドインタフェース１２７を介して受信した後、所定の時間経ってから、メモリアレイインタフェース１３７１〜１３７４のうちの１つまたは複数を介して並列に出力する。
【００１２】
メモリ書き込み動作の場合、書き込みデータおよび対応するデータマスク情報が、データＩ／Ｏインタフェース１２９を介して受信され、非直列化されてより並列な（すなわち、より広い）書き込みデータワードを形成し、この書き込みデータワードは、ストレージアレイのうちのアドレス選択されたストレージアレイに結合されるデータパスを介して（すなわち、１つまたは複数のメモリアレイインタフェース１３７１〜１３７４のうちの１つのデータ部分を介して）ストレージダイに出力される。一例として、一実施形態では、書き込みデータはデータＩ／Ｏインタフェース１２９を介して３２ビットデータシーケンス転送で同期して受信され、次に、非直列化されて１２８ビット書き込みデータワードを形成する。マスキング情報（例えば、書き込みデータの１バイトにつき１つのマスクビット）を使用して、インタフェースダイ１２５からの１２８ビット書き込みデータワードのうちの選択されたバイトの出力を抑圧するために使用でき、それにより、ストレージダイ内の対応する列ロケーションが書き込みデータで上書きされることを防ぐ。あるいは、マスキング情報はストレージダイに供給することができ、ストレージダイ自体は、示された列ロケーションへのデータ書き込みを防ぐ回路を含むことができる。データの読み書きタイミングに関して、一実施形態では、データ直列化・非直列化回路１３５は、インタフェース１２７を介しての書き込みコマンドの受信と内部データパス（すなわち、メモリアレイインタフェース１３７のデータ部分を介して転送される書き込みデータ）またはデータＩ／Ｏパス１２９（読み取りデータ）を介してのデータ転送との間に所望の待ち時間を導入する読み書きデータキューを含むことができる。
【００１３】
上述したように、高速インタフェース回路およびコアストレージ回路を別個の集積回路ダイに分割することにより、プロセス技術の妥協がなくなり、より高速かつゲートキャパシタのより低いトランジスタをもたらすプロセスでの高速インタフェース回路の組み立てが可能になるとともに、コアストレージ回路を、セル密度および保持力とをバランスさせたプロセスで実施することを可能にする。特に、タイミング回路１３３および高速Ｉ／Ｏ回路１２６の効率は、より小さなジオメトリプロセスで実施される場合に大幅に高くなる傾向を有する。例えば、図３は、従来のＤＲＡＭプロセス（例えば、ＸＸｎｍ、デュアルゲート酸化ＤＲＡＭプロセスであり、「ＸＸ」は、例えば、メインストリームプロセスの場合には「９０」であり、立ち下がりエッジプロセスの場合には１１０であり、または立ち上がりエッジプロセスの場合には８０である）で実施されるインバータベースのクロック分散回路１４０Ａおよび高速ロジックプロセス（例えば、ＹＹｎｍ、１Ｐ６Ｍ  ＣＭＯＳプロセスであり、「ＸＸ」は、例えば、メインストリームプロセスの場合には「９０」であり、立ち下がりエッジプロセスの場合には「１３０」であり、立ち上がりエッジプロセスの場合には「６５」である）で実施される相手方のインバータベースのクロック分散回路１４０Ｂの一部分を示す。従来のＤＲＡＭプロセスでは、インバータのファンアウトは、一般に、より低速でより高いゲートキャパシタンスのトランジスタによってより制限され、ひいては、通常、所望のファンアウトを達成するために複数のインバータ段を必要とする。示される特定の例では、ファンアウトはインバータ１４１につき２つの負荷に制限されるため、合計ファンアウト８を達成するには、７つのインバータ１４１が使用される。これとは対照的に、より小さなジオメトリのプロセス内で達成されるより高速な切り替え速度およびより低速のゲートキャパシタにより、各インバータ１４３は最高で８個の負荷を駆動することができるため、単一のインバータ１４３を使用して、図３の７個のインバータ１４１と同じ信号駆動能力を提供することができる。クロックツリー内のすべてのインバータ（およびＰＬＬおよび他のインタフェース回路）を、通常動作中、全時間においてギガヘルツ周波数付近またはギガヘルツ周波数を超えてクロッキングできると考えると、クロックツリーおよびＰＬＬ構成要素のマルチフォールド（multi-fold）低減が、マルチダイメモリモジュール内の大幅な節電を表す。
【００１４】
高速インタフェース回路およびストレージコアを別個の集積回路ダイに分割することの別の恩益は、データＩ／Ｏ接続をストレージダイ上の各ストレージアレイに別個に提供でき、そのため、Ｉ／Ｏ回路がメモリＩＣ内の複数のストレージアレイ間の中央に配置される場合のように、各ストレージアレイのビット線を中央Ｉ／Ｏ回路に配線する必要がなくなることである。この手法は、メモリアレイ接点をメモリダイの周縁に位置決めする必要がない３Ｄ積層技術（例えば、フリップチップボンディング、スルーシリコンビア、基板内ダイカプセル封入等）および／または低電力短チャネルＩＯインタフェース技術（例えば、ＡＣ結合相互接続）と組み合わせられる場合に特に有利である。図４は、例えば、中央Ｉ／Ｏ回路に結合されるストレージアレイの従来の構成要素と、図１のストレージダイ１０３内で使用できる構成との比較を示す。示されるように、従来のストレージアレイ１５１内のビット線１５３は、ストレージアレイのほぼ全長にわたって延びて記憶セル１５４を中間ダイデータＩ／Ｏ回路１５８に結合する。これとは対照的に、図１の任意のストレージアレイ１０４１〜１０４４の実施に使用できるストレージアレイ１６１では、専用データＩ／Ｏ回路１６５を設けることができるため、ストレージアレイ１６１の中央に配置することができる。この構成により、ストレージアレイ１６１のビット線は、２つの半長ビット線セグメント１６３Ａおよび１６３Ｂに分割することができ、各セグメントは、ストレージアレイ１６１の最も外側の行から中央に配置される（例えば、最も外側の行の間の中間点に、またはその付近に配置される）データＩ／Ｏ回路まで延び、それにより、大まかにストレージアレイビット線のキャパシタンスを有し、そのため、最も外側の行内のストレージセル１６４からのデータの読み出し（最悪の場合であり、したがって、読み出し時間を制限する）に必要な時間を低減するとともに、ビット線をプリチャージするために必要な電力も低減する。なお、詳細に示していないが、Ｉ／Ｏ回路１６５は、感知増幅器回路およびバンク／列デコード回路を含んでよく、またはストレージアレイ１６１の個々のストレージバンク内の感知増幅回路に結合されてもよい。
【００１５】
図５Ａは、ストレージダイ１８５内のストレージアレイ１８７１〜１８７４の例示的な構成を示し、図５Ｂは、代表的なストレージアレイ１８７のより詳細な実施形態を示す。示される実施形態では、ストレージダイ１８５は、４つのストレージアレイ１８７１〜１８７４（ストレージクワドラントＱ１〜Ｑ４）と、８つのストレージバンクとを含み、斜め向かいの（すなわち、対角線上に対向する）各対のストレージアレイは、４つのストレージバンクのセットのＡセグメントおよびＢセグメントをそれぞれ含む。より具体的には、奇数番号のストレージクワドラントＱ１およびＱ３（１８７１および１８７３）は集合的に、偶数番号のストレージバンクＢ０、Ｂ２、Ｂ４、およびＢ６を含み、バンクセグメントＢ０−Ａ、Ｂ２−Ａ、Ｂ４−Ａ、およびＢ６−ＡはクワドラントＱ１（１８７１）内に配置され、バンクセグメントＢ０−Ｂ、Ｂ２−Ｂ、Ｂ４−Ｂ、およびＢ６−ＢはクワドラントＱ３（１８７３）内に配置される。奇数番号のストレージバンクも同様に、クワドラントＱ２およびＱ４（１８７２および１８７４）内のＡセグメントおよびＢセグメント内に配置される。本明細書において説明するすべての他のストレージダイ実施形態でも同様に、ストレージダイにつきより多数またはより少数のストレージアレイがあってよく、ストレージアレイにつきより多数またはより少数のストレージバンクがあってよい。各ストレージバンクは、図５Ａおよび図５Ｂに示すよりも多数または少数のストレージアレイに広がってもよい。
【００１６】
図５Ｂを参照すると、各ストレージアレイ１８７は、４つのストレージバンクセグメント２０４０、２０４２、２０４４、または２０４６（２ビット行バンク選択値ＲＢＳｅｌ［１：０］で特定される）のうちの１つを選択し、１２ビット行アドレス値ＲＡｄｒ［１１：０］によって特定される内部の４０９６行のうちの１行をアクティブ化することにより、バンク感知信号（ＢＳｅｎｓｅ）に応答する行デコード回路（特に図示せず）を含む。バンク感知値、行バンク選択値、および行バンクアドレス値は一緒になって、少なくとも部分的に、例示的な行制御信号２００（他の実施形態は、同じまたは同様の機能を達成する異なる信号を使用し得る）を構成する。代替の実施形態では、ストレージアレイ１８７につきより多数またはより少数のバンク２０４および／またはバンク２０４につきより多数またはより少数の行を設けてよく、この場合、ＲＢＳｅｌ値およびＲＡｄｒ値はより多数またはより少数の構成ビットを有してよい。行アクティブ化動作では、アクティブ化された行の内容がバンク感知増幅回路２０７に転送され、列制御信号２０１に応答して書き込みおよび読み取り動作を可能にする。より具体的には、列ラッチ信号（ＣｏｌＬａｔ）がアサートされると、列バンク選択値ＣＢＳｅｌ［１：０］によって特定されるバンク２０４の感知増幅回路２０７は、アレイビット線２０８を介してストレージアレイ１８７内の中央に配置される列デコーダ２１０（または列マルチプレクサ）回路に結合され、列アドレス値ＣＡｄｒ［１１：０］が適用されて、アレイビット線２０８の４０９６列のうちの選択された１列をデータＩ／Ｏ回路２１２に結合し、それにより、データＩ／Ｏ回路２１２を介して受信された書き込みデータをアレイビット線２０８の選択された列に入れて、バンク選択感知増幅回路２０７内の感知増幅器の対応する列内のデータを上書きするか、または読み取りデータを感知増幅器の列からデータＩ／Ｏ回路２１２に出力し、ひいてはインタフェースダイに出力できるようにする。列ラッチ信号、列バンク選択値、および列アドレス値は一緒になって、少なくとも部分的に、例示的な列制御信号２０１を構成する（他の実施形態は、同じまたは同様の機能を達成する異なる信号を使用してもよい）。
【００１７】
なお、個々のストレージアレイには、多くの方法で物理的なアドレス空間の異なる領域を関連付けることができる。例えば、１６個のストレージアレイが集合的にストレージダイ内にあり、全体的なマルチダイメモリ素子が論理的に４バンク素子として構成される場合、４つのストレージアレイを論理的に一緒にグループ化し、単一のバンクアドレスに関連付けることができる。この構成により、構成可能な数のストレージバンクを確立することができ（例えば、プログラマブルレジスタ内の設定または他の構成回路を通して）、合計数のストレージアレイが各ストレージバンクに動的に割り振られる。
【００１８】
図６Ａおよび図６Ｂは、上述した別個のストレージダイおよびインタフェースダイを有するマルチコンポーネントパッケージ２２０および２５０の実施形態を示す。図６Ａのマルチコンポーネントパッケージ２２０では、インタフェースダイ２２７およびストレージダイ２２９は、マルチコンポーネントパッケージ（ＭＣＰ）基板２２５上に積層として配置される。一実施形態では、基板２２５は、インタフェースダイ（この例では、積層の一番下のダイ）の接点をマルチコンポーネントパッケージ２２０のボールグリッドアレイ（ＢＧＡ）接点２３７に結合する導電ビアを内部に有する非導電性基板である（代替の実施形態では、ＢＧＡ以外のモジュール接点を使用してもよい）。ＢＧＡ接点２３７は、ドーターボードまたはマザーボード（例えば、ゲームコンソール、携帯電話、個人情報端末（ＰＤＡ）、カメラ、音声表現装置、映像表現装置等の各種消費者電子装置を含むデータ処理システムのメモリモジュール、ブレード、またはマザーボード）上の相手方のランディングにはんだ付けすることができ、それにより、マルチコンポーネントパッケージ２２０をより大きな電子システムに結合することができる。マルチコンポーネントパッケージ２２０内で、インタフェースダイ２２７は、基板２２５上または内に形成されるビア、トレース、または他の導電性構造にワイヤボンディングしてもよく、またはマイクロＢＧＡ２３１もしくは他のフリップチップダイ相互接続技術を介して導電性構造に結合してもよい。ストレージダイ２２９は、インタフェースダイ２２７の上に配置され、誘電スペーサ２３０によってインタフェースダイ２２７から絶縁することができる。示される特定の実施形態では、ストレージダイ２２９は、基板２２５の表面層および／または表面下層に配置される導電性トレース２３３にワイヤボンディングされ（２３５）、導電性トレース２３３はインタフェースダイ２２７の接点まで延び、インタフェースダイ２２７とストレージダイ２２９との間にパッケージ内相互接続を確立する。インタフェースダイ２２７を基板２２５に接続するために、制限なしで、ダイ薄化（die thinning）技法を伴う、または伴わないスルーシリコンビア、フレックステープ、基板内ダイカプセル封入、直接ウェハボンディング、近接相互接続等を含む他の３Ｄパッケージ手法を使用してもよい。プラスチック、セラミック、または他の非導電材料から形成される筐体またはカバー２３７を基板上に配置して、ダイ積層および相互接続構造を覆って保護することができる。
【００１９】
図６Ｂは、マルチコンポーネントパッケージ２５０の代替の実施形態を示し、インタフェースダイ２５３およびストレージダイ２５５は「システムインパッケージ（System-in-Package）」基板２５１上に並べて配置される。図６Ａに示す場合と同様に、基板２５１は、導電性ビアまたは他の導電性構造を含むことができ、外部ＢＧＡ２３７または他のパッケージ相互接続技術を介して信号を送出できるようにし、ダイ搭載表面（または表面下層）に導電性トレースを含むことができ、導電性トレースに、ストレージダイ２５５およびインタフェースダイ２５３上の接点をワイヤボンディングして（２５８、２５６）、ダイ−ダイ相互接続が確立される。あるいは、インタフェースダイ２５３、ストレージダイ２５５、または両方は、基板導体にワイヤボンディングすることに代えて、フリップチップ構成で搭載されてもよい。図６Ａの実施形態と同様に、非導電性筐体またはカバー２６０を基板２５１上に配置して、ダイおよび相互接続構造を保護してもよい。
【００２０】
図７Ａは、選択されたインタフェースデータ幅、データレート、および電気シグナリングレベルを確立するように実行時または製造時に構成可能なインタフェースダイ３０３を有するマルチダイメモリ素子の一実施形態を示す。示される特定の実施形態では、インタフェースダイは、実行時プログラマブルレジスタ、製造時プログラマブル構成回路（例えば、ヒューズプログラマブルまたはアンチヒューズプログラマブル回路）または入力信号構成回路（すなわち、ハイロー論理レベルに結び付けられ得る、または別の装置によって送出され得る外部入力によって決定される構成）を含むことができ、１．６ギガビット／秒（Ｇｂ／ｓ）で３２ビット幅データインタフェース、３．２Ｇｂ／ｓで１６ビット幅データインタフェース、または６．４Ｇｂ／ｓで８ビット幅データインタフェースを選択できるようにする。代替の実施形態では、他のデータインタフェース幅および／またはデータレートをサポートする回路を設けてもよい。しかし、構成されても、インタフェース選択信号ＩＳｅｌをインタフェースダイ３０３に提供してインタフェース特性を確立することができ、それにより、マルチダイメモリ素子を、例えば従来の様々な異なるメモリ素子に代えて各種用途に適用することが可能になる。選択されるインタフェース特性に関係なく、インタフェースダイは、ストレージダイ３０１内でデータ記憶動作および読み出し動作を実行するように、必要に応じてコマンド信号およびデータ信号を変換し、それにより、同じストレージダイ３０１の広範囲の用途への適用を可能にし、それにより、大量生産での節減の可能性を提供する。複数の独立アクセス可能なストレージアレイを有する単一ストレージダイ設計を多くの異なるインタフェースダイ設計と組み合わせてインタフェースすることが可能であることにも留意し、各インタフェースダイ設計は、同じ種類の「内部メモリインタフェース」を有するが、異なるバンク数および／またはバースト長を有する特定のＤＲＡＭメモリ種類にそれぞれ固有の異なる種類の「外部メモリインタフェース」（例えば、標準ＤＤＲ３メモリインタフェースにインタフェースするもの、標準ＧＤＤＲ４インタフェースにインタフェースするもの等）を有し、ここでも、大量生産での節減の可能性を提供する。ストレージダイ設計はマルチストレージダイとの同包に適するため、例えば、ストレージダイの組み立て技術では現在達成不可能な５ダイ積層（１つのインタフェースダイに４つのストレージダイを加えたもの）設計で形成される複合素子を達成することもできる（例えば、４Ｇｂ複合ＤＲＡＭ素子を、１Ｇｂ  ＤＲＡＭ組み立て技術で構築されるＤＲＡＭダイを使用して構築することができる）。ストレージダイは独立アクセス可能なため、マルチストレージダイを同時にアクティブ化させて、インタフェースダイの外部「Ｉ／Ｏ帯域幅」要件ニーズを満たすのに十分な「コア帯域幅」を提供することもできる（例えば、ダイ当たりの最大帯域幅１．６Ｇｂｐｓをそれぞれ有する２つのストレージダイをインタフェースダイと組み合わせて、外部に３．２Ｇｂｐｓを送出する複合メモリ素子を形成することができる）。同じストレージダイ設計を、このストレージダイ設計によっ���対処される特定のメモリ要件（例えば、非常に低い有効電力、異なるストレージアレイへの同時読み書きアクセス等）を有する高集積システムオンチップ特定用途向けＩＣ（セルラ電話プロセッサチップ等）と一緒にパッケージすることもできる。
【００２１】
図７Ｂは、インタフェースダイ内に設けて、マルチダイメモリ素子内のストレージダイから返される読み取りデータの構成可能な直列化をサポートする例示的な直列化回路３２０を示す。特に示されていないが、構成可能な非直列化回路をインタフェースダイ内に設けて、直列化回路３２０によって行われる動作と逆の動作を行うことができ、それにより、高速インタフェースデータレートおよびデータ幅の読み書き構成可能性が提供される。直列化回路３２０において、バイトａ０〜ａ３を含む読み取りデータ値（例えば、記憶装置から返される１２８ビット以上の列データ値）の３２ビット部分（３２２）が、クロック信号ＣｌｋＡに応答して第１段ストレージバッファ３２１内でラッチされる。バイト対ａ０／ａ１およびａ２／ａ３は、マルチプレクサ３２３の各入力ポートに供給され、マルチプレクサ３２３は、ＣｌｋＡのレベル（所与の半クロックサイクル内でハイまたはロー）に応答して、対ａ０／ａ１およびａ２／ａ３を第２段２バイトストレージバッファ３２５に交互に渡す。第２段バッファ３２５は、クロック信号ＣｌｋＢに応答してＣｌｋＡの所与の半サイクル内で転送されたバイト対を記憶する。ＣｌｋＢはＣｌｋＡの周波数の２倍の周波数で発振するため、４バイト入力３２２の両２バイト部分がＣｌｋＡサイクル毎に記憶される。第２段バッファ内に記憶される２バイトｂ０およびｂ１は、別のマルチプレクサ３２７の各入力ポートに出力され、マルチプレクサ３２７は次に、ＣｌｋＢのレベルに応答して、バイトｂ０およびｂ１を第３段単一バイトストレージバッファ３２９に交互に渡す。第３段バッファ３２９は、ＣｌｋＢの周波数の２倍の周波数を有するクロック信号ＣｌｋＣに応答して、ＣｌｋＢの所与の半サイクル中に転送されたバイトを記憶し、それにより、元々受信した４つすべてのバイトａ０、ａ１、ａ２、およびａ３が、ＣｌｋＡの１／４サイクルで第３段バッファ３２９に連続して記憶される。示されるように、第３段バッファ３２９の出力は、バイトｂ０およびａ０と共に出力マルチプレクサ３３１の各入力ポートに提供され、出力マルチプレクサ３３１は、２ビットインタフェース選択信号ＩＳｅｌ［１：０］を制御入力において受信する。バイトｂ１およびａ１も同様に出力マルチプレクサ３３３の各入力ポートに提供され、出力マルチプレクサ３３３もインタフェース選択信号を受信する。この構成により、インタフェース選択信号の設定（上述したように、実行時プログラム制御、製造時設定、および／または入力信号制御を通して構成可能）を使用して、バイト送信器３４１１を介して出力するｃ０、ｂ０、またはａ０を選択することができ、同様に、バイト送信器３４１２を介して出力するバイトｂ１またはａ１を選択することができる。送信器３４１３および３４１４が、所与のインタフェース構成で使用される場合、バイトａ２およびａ３を送出するために使用される。示されるように、送信器３４１１は送信クロックｔＣｌｋ１によってクロッキングされ、送信器３４１２は送信クロックｔＣｌｋ２によってクロッキングされ、送信器３４１３および３４１４は送信クロックｔＣｌｋ３によってクロッキングされる。この構成では、４つの各バイト送信器３４１１〜３４１４は、インタフェース選択信号が×３２、１．６Ｇｂ／ｓデータインタフェースを示す場合、３２ビット出力データ値の各バイトを出力することができる。これとは対照的に、インタフェース選択信号が×１６、３．２Ｇｂ／ｓデータインタフェースを示す場合、バイト送信器３４１１および３４１２のみがデータを出力することができ、３．２Ｇｂ／ｓデータインタフェース、インタフェース選択信号が×８、６．４Ｇｂ／ｓデータインタフェースを示す場合、バイト送信器３４１１のみがデータの出力に使用される。表３４０に、所与の値のインタフェース選択値の場合の例示的なクロックレート、インタフェース幅、およびデータレートを示す。例えば、インタフェース選択が「００」に設定される場合、×８データ幅および６．４Ｇｂ／ｓデータレートが選択され、この場合、ＣｌｋＣは６．４ＧＨｚ（６．４Ｇ）で発振し、ＣｌｋＢはそのレートの半分（３．２Ｇ）で発振し、ＣｌｋＡはクロックＢの半分のレート（１．６Ｇ）で発振する。したがって、３２ビットデータ値３２２が、６２５ナノ秒（ｎｓ）毎に第１段バッファ３２１にロードされ、バイト対ａ０／ａ１および次にａ２／ａ３が、６５２ｎｓ入力データ間隔の半分ずつで連続して第２段バッファ３２５にシフトされ、最後に、バイトａ０、ａ１、ａ２、そしてａ３は、６２５ｎｓの１／４間隔で連続して第３段バッファ３２９にシフトされる。したがって、送信クロックｔＣｌｋ１は６．４ＧＨｚで発振して、バイト送信器３４１１が、出力マルチプレクサのポート「００」を介して送出される４バイトシーケンスの各バイトを６．４ＧＨｚデータレートで送信できるようにする。バイト送信器３４１２〜３４１４は×８＠６．４５Ｇｂ／ｓモードでは使用されないため、送信クロックｔＣｌｋ２およびｔＣｌｋ３をディセーブルすることができ、このため、表３４０では「オフ」と示される。
【００２２】
３．２Ｇｂ／ｓ、１６ビットデータ幅が選択される場合（ＩＳｅｌ［１：０］＝０１）、第３段バッファ３２９は使用されず、ＣｌｋＣを示されるようにディセーブルすることができ、その一方で、ＣｌｋＡおよびＣｌｋＢは引き続き１．６ＧＨｚおよび３．２ＧＨｚでそれぞれ発振する。この構成では、３２ビットデータ値３２２が６２５ｎｓ入力データ間隔毎（すなわち、読み取りデータが出力中の値）に第１段バッファにロードされ、バイト対ａ０／ａ１および次にａ２／ａ３が、６５２ｎｓ入力データ間隔の半分ずつで連続して第２段バッファにシフトされ、出力マルチプレクサ３３１および３３３の「０１」ポートを介してバイト送信器３４１１および３４１２に送出される。示されるように、送信クロックｔＣｌｋ１およびｔＣｌｋ２は両方とも３．２ＧＨｚで動作して、各バイト対ｂ０／ｂ１を３１２．５ｎｓ毎に送信する。バイト送信器３４１３および３４１４は×１６＠３．２Ｇｂ／ｓモードでは使用されないため、送信クロックｔＣｌｋ３はディセーブルのままであることができる。
【００２３】
１．６Ｇｂ／ｓ、３２ビットデータ幅が選択される場合（ＩＳｅｌ［１：０］＝１０）、第２段バッファおよび第３段バッファは両方とも使用されず、ＣｌｋＢおよびＣｌｋＣは示されるようにディセーブルすることができる。ＣｌｋＡは１．６ＧＨｚで発振して、新しい３２ビットデータ値３２２を６２５ｎｓ毎に第１段バッファ３２１にロードする。バイトａ０およびａ１は、出力マルチプレクサ３３１および３３３のポート「１０」を介してバイト送信器３４１１および３４１２に送出され、バイトａ２およびａ３はバイト送信器３４１３および３４１４に供給される。送信クロックｔＣｌｋ１〜ｔＣｌｋ４は１．６ＧＨｚで動作して、１．６Ｇｂ／ｓデータ送信レートを確立する。
【００２４】
図８は、共有インタフェースダイ４０１に結合された複数のストレージダイ４０２１〜４０２Ｎを有するマルチダイメモリ素子４００の代替の実施形態を示す。示される実施形態では、各ストレージダイ４０２は、上述した非同期（すなわち、クロッキングされない、またはクロックレスの）制御インタフェースを有し、そのため、オンチップ高速同期インタフェース回路を含む従来の集積回路メモリダイよりも大幅に少ない静的電力を消費する。したがって、マルチダイモジュール４００内の記憶容量は、全体の素子消費電力の倍増に対応せずに倍増させることができる。一実施形態では、インタフェースダイ４０１内の各メモリ制御インタフェース４０３１〜４０３４は、マルチドロップ制御／データ信号パス４０５を介して各ストレージダイ４０２１〜４０２Ｎ内の各ストレージアレイに結合される。所与の間隔中に共有パス４０５上のメモリ制御信号に応答して、メモリダイ４０２１〜４０２Ｎのうちの１つを選択する追加の素子選択制御信号をインタフェースダイ４０１内で生成してもよい（例えば、高速インタフェース４０７を介して受信されるアドレス情報に基づいて）。メモリダイ４０２へのアクセスは、個々のダイ４０２の確定的なデータ出力時間に従ってパイプライン処理してもよく、それにより、同時にメモリダイ４０２のうちの１つまたは複数に対する行動作（例えば、アクティブ化動作およびプリチャージ動作）を、メモリダイ４０２のうちの１つまたは複数の他のメモリダイに対する列アクセス動作（読み取り動作または書き込み動作）と同時に実行してもよい。共有データ・制御信号パス４０５に代えて、各ダイ４０２内の各ストレージアレイは、専用データパスおよび／または制御パスによってインタフェースダイ４０１に結合してもよい。
【００２５】
図９は、マルチダイメモリ素子４１２の代替の実施形態を示し、インタフェースダイ４１５は、各ストレージダイ４１６１〜４１６Ｎにデータインタフェースの専用セットを含む。示される特定の実施形態では、例えば、各ストレージダイ４１６は４つのストレージアレイ（Ｑ１〜Ｑ４）を含み、同様に付番されたストレージアレイは、各ポイントツーポイント（すなわち、マルチドロップではなく２つの終点間の２つの専用伝送）データパス４１８を介して、インタフェースダイ４１５の制御ポート４１７１〜４１７４内の対応する専用データインタフェースに結合される。より具体的には、各メモリ素子４１６１〜４１６Ｎ内のＱ１ストレージアレイは、各ポイントツーポイントデータパス４１８を介してインタフェースダイの制御ポート４１７１内の各データインタフェースに結合され、Ｑ２〜Ｑ４ストレージアレイも同様に、各制御ポート４１７２〜４１７４内の各データインタフェースに結合される。図８および図９に特に示されていないが、専用ポイントツーポイント制御パス（すなわち、ストレージアレイ毎の制御パス）、すべてのストレージアレイに共有されるマルチドロップ制御パス、またはストレージアレイの各サブセットによって共有されるいくつかのマルチドロップ制御パスのうちの１つを介して、制御信号（行制御信号、列制御信号、行アドレス値、および列アドレス値を含む）をコマンドタイミング信号（クロック信号またはストローブ信号等）と非同期に、またはコマンドタイミング信号と併せて各ストレージアレイに通信することができる。
【００２６】
一実施形態では、図９に示すインタフェースダイとＤＲＡＭダイとの間にポイントツーポイントシグナリングパスを提供するために必要なシグナリング相互接続（配線または他の導電性構造）の総数は、シグナリングパスを介するデータ転送を時間多重化することによって低減する。これは、単方向コマンド・制御インタフェースの場合には（例えば、従来のＲＡＳ／ＣＡＳ  ＤＲＡＭ制御プロトコルを使用することにより）簡単に行うことができるが、多重化された双方向転送にはすぐに使用できるタイミング基準が提供されないため、これは、図９の非同期ストレージダイ４１６には特定の問題を呈する。すなわち、自走クロック信号を受信する（ひいてはクロック信号と同期してデータ、および場合によっては、対応するタイミングストローブ信号を出力し得る）従来の同期ストレージ素子とは対照的に、ストレージダイ４１６がデータを出力していない間の電力消費を回避するために、自走クロックは図９のストレージダイ４１６内で意図的に省かれている。一実施形態では、より詳細に後述するように、各ストレージダイ４１６は、インタフェースダイ４１５によって供給される、本明細書では要求信号と呼ばれる信号に応答して、時間多重化読み取りデータを出力する回路を含む。すなわち、所与のストレージアレイ（またはストレージアレイのセット）に向けられたデータ読み取りコマンドを発行した後、インタフェースダイ４１５は、要求された読み取りデータをアレイコアから読み出すために必要な所定の時間遅延させ、次に、１つまたは複数の信号パスを介して、要求信号シーケンスを発行して、ストレージアレイが、要求された読み取りデータワードを集合的に形成する対応データチャンク（またはセグメントまたは構成要素）シーケンスを応答して出力できるようにする。要求信号のアサートに応答してのみストレージダイデータドライバ回路をイネーブルすることにより、自走タイミングソースがストレージダイに設けられる（またはストレージダイ内に生成される）実施形態よりも大幅に電力を低減した状態で、時間多重化データ送信を達成することができる。実際に、大幅な送信関連電力消費は、自走クロック実施形態でのように連続してではなく、データがインタフェースダイ４１５によって要求されるときにのみ発生する。
【００２７】
図１０は、マルチダイメモリ素子４２０の一実施形態を示し、インタフェースダイ４２１はｋビット要求信号を複数のストレージダイ４２３１〜４２３Ｎ（または少なくとも１つのこのようなストレージダイ）のうちの選択されたストレージダイに出力して、読み取りデータの出力を可能にする。より具体的には、選択されたストレージダイ４２３は、入力メモリアクセス要求（コマンド／制御信号）に応答して、ストレージコア４２４内で要求されたメモリアクセスを実行し、次に、そのデータを転送するためにデータ入／出力（Ｉ／Ｏ）回路４２５にバッファリングする。次に、バッファリングされたデータは、本明細書ではデータユニットと呼ばれる構成要素値ストリームで出力することができ、各データユニットは、要求信号の各エッジに応答して送信される。この構成により、すべてのタイミング制御回路および関連する回路はインタフェースダイ４２１上に残ることができ、ストレージダイ４２３を簡易に、電力を消費するクロッキング回路なしで構築できるようにするが、それでもなおストレージダイ４２３は、近代の同期メモリ素子と互角のレートでデータを出力することができる。示されるように、インタフェースダイ４２１は、コマンド／制御パス４２６を介して、制御信号をストレージダイ４２３１〜４２３Ｎのうちの選択された１つに発行し、データパス４２７を介してデータを選択されたストレージダイに転送するとともに、選択されたストレージダイから受信し、要求パス４２８（単一のシグナリングリンクであり得る）を介して要求信号を選択されたストレージダイに発行する。一実施形態では、コマンド／制御パス４２６は、マルチドロップ様式で各ストレージダイ４２３１〜４２３Ｎに結合することができるのに対して、専用のポイントツーポイントデータパス４２７および対応する要求パス４２８が、インタフェースダイ４２１と各ストレージダイ４２３との間に設けられる。代替の実施形態では、ポイントツーポイントコマンド／制御パス４２６（またはそのいくつかの部分）をインタフェースダイ４２１と各ストレージダイ４２３との間に設けてよく、かつ／またはマルチドロップパスをデータおよび／または要求信号の転送に使用してもよい。個々のデータパス４２７、要求パス４２８、および／またはコマンド／制御パス４２６は素子のサブセットで供給してもよく、それにより、限られた数の通信終点が各シグナリングパスに確立される。
【００２８】
図１１は、データパス４２７を介してストレージダイ４２３とインタフェースダイ４２１との間の双方向データ伝送のタイミング構成の一実施形態を示す。まず、インタフェースダイ４２１からストレージダイ４２３へのデータ送信（例えば、書き込みデータ送信）を参照すると、インタフェースダイ４２１内で生成（または受信）されたタイミング信号（Ｔ）が送信回路４３３に供給され、送信回路４３３は、タイミング信号のエッジに応答して、データパス４２７を介して個々の書き込みデータユニットを送信する。タイミング信号は遅延素子Ｄ１に供給され（そして遅延素子を伝搬し）、要求線ドライバ４２９によって要求パス４２８上に運ばれ、次に、ストレージダイ４２３内で受信され、データ受信器４３１に供給されて、データパス４２７上で伝達される書き込みデータユニットのサンプリングのタイミングをとる。一実施形態では、データ受信器４３１は、タイミング信号のエッジに応答して、受信したｎビットデータユニットシーケンスを組み合わせてｍビット受信データ値Ｒ×Ｄ（ｍはｎよりも大きい）にすることにより、非直列化機能を実行する。遅延素子Ｄ１は、製造時、素子初期化時、および／または素子動作中に適応的に較正して、データ受信器４３１の入力において受信されるタイミング信号の遷移をパス４２７を介して伝達されるデータ波形の所望のサンプリングポイント（例えば、データアイ中間点）に位置合わせすることができる。
【００２９】
図１１を引き続き参照すると、ｍビット読み取りデータ値（Ｔ×Ｄ）はデータ送信器４３０に供給され、データ送信器４３０は次に、要求パス４２８で伝達されるｋビット要求信号の各エッジに応答して、ｎビットデータユニットシーケンス（それぞれがｍビット読み取りデータ値の構成要素）をデータパス４２７に送信する。すなわち、インタフェースダイ４２１は要求信号をストレージダイ４２３に出力し、ひいてはストレージダイ内でデータ送信を開始し、各データユニットの送信を効果的に要求するタイミング基準を提供する。示される実施形態では、タイミング信号Ｔは遅延素子Ｄ１を通って伝搬し（要求シグナリング動作の場合にはＤ１は迂回され得るが）、要求線ドライバ４２９によって要求線４２８上に運ばれ、それにより、要求信号の送信を行う。要求信号は、ストレージダイ４２３内のデータ送信器４３０に供給され、要求信号の各遷移（例えば、ハイ−ロー遷移および／またはロー−ハイ遷移のそれぞれ）が、読み取りデータ値Ｔ×Ｄを構成する読み取りデータユニットのセット内の各データユニットの送信をトリガするために使用される。一実施形態では、遅延素子Ｄ１から出力される遅延タイミング信号は、第２の遅延素子Ｄ２に供給されて、データ受信器４３２内のサンプリング動作をトリガして、ストレージダイデータ送信器４３０によって出力される読み取りデータユニットをサンプリングするサンプリング信号（Ｓ）をもたらす。Ｄ１と同様に、遅延素子Ｄ２も、製造時、素子初期化時、および／または装置動作中に適応的に較正して、データ受信器４３２の入力において受信されるサンプリング信号の遷移をパス４２７を介して伝達されるデータ波形の所望のサンプリングポイント（例えば、データアイ中間点）に位置合わせすることができる。
【００３０】
一実施形態では、ストレージダイ４２３は、インタフェースダイ４２１から受信されるコマンド／制御信号に従って異なる時間にデータ受信器４３１およびデータ送信器４３０の動作をイネーブルする、図示されていない制御回路を含む。例えば、制御回路は、データ書き込みコマンドを受信した後、要求線４２８を介して伝達されるタイミング信号に応答してデータ受信器４３１をイネーブルしてデータを受信し、同じ間隔中にデータ送信器４３０の動作をディセーブルすることができる。同様に、制御回路は、データ読み取りコマンドを受信した後、要求信号遷移に応答してデータ送信器４３０をイネーブルしてデータを送信し、同じ間隔中にデータ受信器４３１の動作をディセーブルすることができる。インタフェースダイ４２１では、同様の制御回路が、メモリコントローラからの読み取りコマンドおよび書き込みコマンドに応答して、データ送信器４３３およびデータ受信器４３２を交互にイネーブルして、要求されるデータ転送動作を実行することができる。代替の実施形態では、既存のデータおよび要求信号パスを再利用するのではなく、読み取りデータタイミングに関連する要求信号に使用されるものとは別個のタイミング信号パス（例えば、ソース同期データストローブ信号を伝達するデータストローブパス）を書き込みデータタイミングに設けることができる。特定の遅延素子構成およびタイミング信号タイミングが図１１に示されるものと異なってもよく、パス４２７を介するデータ送信間隔に対して出力タイミング信号（またはインタフェースダイのデータ受信または送信を開始するために使用されるタイミング信号）の位相を調整可能なインタフェースダイ４２１および／またはストレージダイ４２３内のほぼあらゆる回路によって確立されてもよい。要求信号は、所望の直列化データレートの発振周波数を有する単一の電気信号で構成され得るが、２つ以上の位相オフセット信号で実現されてもよく、位相オフセット信号は、直列化データレートを達成するためにストレージダイの出力マルチプレクサ回路内で結合される。さらに、図１０および図１１に示されるように、ｎ個のデータ値の送信を開始するために、最大でｋ個の要求信号をアサートすることができる。但し、ｋは１〜ｎである。一実施形態では、例えば、ｎ：ｋの比は８：１であり、１個の要求信号が、所与の送信間隔中に送信される各データバイト毎にアサートされる。代替の実施形態では、他の比のｎ：ｋを使用してもよい。
【００３１】
図１２は、要求信号が、インタフェースダイ４２１とストレージダイ４２３との間で時間多重化読み取りデータ転送を行うために使用される、マルチダイメモリ素子４２５のより詳細な実施形態を示す。タイミングをとり書き込みデータ送信を行う図１１を参照して説明した回路と同様の回路を、インタフェースダイ４２１およびストレージダイ４２３に含めることができるが、読み取りデータパスを不明瞭にしないように、図示されていない。インタフェースダイ４２１は、コマンドデコーダ４５２、スケジューラ４５４、コマンド／アドレスレジスタ４３７（ＣＡ  Ｒｅｇ）、タイマ４３９、要求シーケンサ４４１（Ｄｅｍ  Ｓｅｑ）、および遅延素子４４３（これらはすべて、例えば、図２に示すコマンドデコードロジック１３１内に含めることができる）ならびに遅延素子４４３によって供給されるサンプリング信号４４４（すなわち、要求信号４５３を遅延させたもの）に応答して、入力読み取りデータをサンプリングするデータ受信器４４５を含む。ストレージダイ４２３は、単独のストレージダイであってもよく、またはマルチダイメモリ素子内の複数のストレージダイのうちの１つであってもよく、コマンド／アドレスパス４４６を介してインタフェースダイからコマンドおよびアドレス情報を受信するコマンドデコードロジック４５７（Ｃｍｄ  Ｄｅｃｏｄｅ）と、ドライバ４４２により要求パス４５０（ＤＥＭ）上に要求信号が運ばれた場合、その要求信号４５３に応答して、データパス４４８を介して読み取りデータをインタフェースダイに出力するデータ送信器４５９（ＤＱ  Ｔｘ）とを含む。なお、インタフェースダイ４２１およびストレージダイ４２３は両方とも、データ書き込みトランザクション、構成動作、および上述した他の任意の動作をサポートする追加の回路（図示せず）を含み得る。
【００３２】
コマンドデコーダ４５２は、ホストコマンドパス４５１を介して受信されるメモリアクセスコマンド（または要求）に応答して、対応するメモリアクセスコマンドおよびアドレス値を生成し、これらは送信のためにコマンド／アドレスレジスタ４３７にキューイングされ、最終的にコマンド／アドレスドライバ４３８によってコマンド／アドレスパス４４６に運ばれる。コマンドデコーダ４５２は、コマンドの受信およびコマンドの性質（例えば、読み取り、書き込み、構成等）を示す信号もスケジューラ４５４に送信し、それにより、スケジューラ４５４が、ストレージダイ４３１へのコマンド／データ送信の順序およびタイミングならびにストレージダイからのデータ受信に関して判断できるようにする。特に、メモリ読み取りコマンドの受信がコマンドデコーダ４５２によって通知された場合、スケジューラ４５４は、適切な時間遅延（この時間遅延は、例えば、トランザクションが進行中の前に発行されたコマンドに依存し得る）後、起動信号４３６をアサートして、メモリ読み取りコマンドをコマンド／アドレスキュー（すなわち、コマンド／アドレスレジスタ４３７内の）の先頭に進めさせ、コマンドアドレスパス４４６を介してメモリ読み取りコマンドおよび対応するアドレスを出力できるようにする。上述したように、コマンドおよびアドレスは、コマンド／アドレスパス４４６の各部分を介して、またはコマンド／アドレスパスを介して２つ以上の時間多重化転送で同時に出力することができる。
【００３３】
示される実施形態では、起動信号４３６もタイマ４３９に供給され、タイマ４３９は、ストレージダイ４３１内でメモリ読み取りコマンドを受信してからストレージダイ４３１内のストレージアレイ４５５から対応する読み取りデータが出力されるまでに経過した時間に設定または較正される所定の時間、遅延させる。所定の時間が経過した後、タイマ４３９は、要求イネーブル信号４４０をアサートし、要求シーケンサ４４１が要求信号４５３のシーケンスを発行できるようにする。要求信号４５３は、ストレージダイのデータ送信回路４５９に供給され（すなわち、要求ストローブ線４５０を介して）、読み取りデータチャンクシーケンスの送信を可能にし、それにより、メモリ読み取りコマンドに応答して、ストレージアレイ４５５から読み出された読み取りデータワード４６０の時間多重化出力を行う。要求信号４５３は遅延素子４４３にも供給され、遅延素子４４３は、これに応答して、シーケンス内の最初の要求信号が出力されてから、その最初の読み取りデータチャンクがデータ受信器４４５に到着するまでに経過する時間に従って、要求信号４５３に対して遅延された時間であるサンプリング信号４４４のシーケンスを生成する。サンプリング信号４４４は、示されるように、データ受信器４４５に供給され、読み取りデータチャンクの入力シーケンスがサンプリングされ、それにより、メモリ読み取りコマンドに応答して、ストレージアレイ４５５から出力される読み取りデータワードを受信する。読み取りデータチャンクシーケンスが受信された後、要求信号４５３は、別の読み取りデータ転送を行うべきときまで、定常状態に保持する（例えば、ハイレベル、ローレベル、またはハイレベルとローレベルとの中間点に保持する）ことができ、それにより、ストレージダイ４３１内の（すなわち、自走クロック信号または他の連続トグルタイミングソースの場合に発生する）不必要な状態変化が回避され、節電される。
【００３４】
図１３は、図１２のマルチダイメモリ素子内の例示的なメモリ読み取りコマンドシーケンスおよび対応する読み取りデータ転送シーケンスを示す。示されるように、メモリ読み取りトランザクションは、読み取りコマンド４７５（ＣＯＭ）が、図１２のホストコマンドパス４５１を介して受信されたときに開始される。読み取りコマンドがストレージダイ内のすでにアクティブ化されているストレージ行に向けられていない限り、行アクティブ化コマンド４７７が、ホストからの読み取りコマンドに応答して、コマンド／アドレスパス４４６を介してストレージダイに発行される。読み取りコマンドがすでにアクティブ化されているストレージ行に向けられる場合、アクティブ化コマンドは省くことができる。一実施形態では、行アクティブ化コマンド４７７は、行アドレスストローブ（ＲＡＳ）信号（したがって、本明細書ではＲＡＳコマンドとも呼ばれる）を含み、さらに、行アドレス、デアサートされた書き込みイネーブル信号、および行アクティブ化を特定する任意の他の信号を含み得る。行アクティブ化コマンド４７７の発行後、所定の時間ｔＲＣ（すなわち、ストレージアレイに特定される行アクティブ化時間）が経ってから、列読み取りコマンド４７９が、コマンド／アドレスパス４４６を介してストレージダイに発行される。一実施形態では、列読み取りコマンド４７９は、列アドレスストローブ（ＣＡＳ）信号（したがって、本明細書ではＣＡＳコマンドとも呼ばれる）を含み、さらに、列アドレス、デアサートされた書き込みイネーブル信号、および列読み取りコマンドを特定する任意の他の信号を含み得る。列読み取りコマンドの発行後、第１の所定の時間ｔＣＣ（すなわち、ストレージダイに特定されるメモリコアタイミング制約）が経ってから、アクティブ化されたデータ行内の異なる列アドレスに向けられた第２の列読み取りコマンド４８１を、コマンド／アドレスパス４４６を介して発行して、第２の読み取り動作を開始することができる。図１２および図１３を参照して、列読み取りコマンド４７９の発行後、第２の所定の時間（ｔＣＣと同じであってもよく、長くてもよく、または短くてもよい）が経ってから、読み取りデータワード４６０は、ストレージアレイ４５５の出力において有効になり、したがって、データ送信器４５９内のラッチに利用できるようになり、ストレージダイから出力される。示されるように、インタフェースダイ４３０内のタイマ４３９は、ストレージアレイ４５５から有効データが出力された後、少ししてから（または同時に）、要求信号エッジの初期立ち上がりエッジ（すなわち、第１の要求信号アサート）がストレージダイ５３１のデータ送信器４５９に到着するような時間に、ストローブイネーブル信号４４０をイネーブルするように設定または較正される。一実施形態では、要求信号エッジのシーケンスまたはバースト内の初期要求信号エッジは、データ送信器４５９のワードラッチ回路内のストレージアレイ４５５の出力に存在する読み取りデータワード４６０をラッチするとともに、データワードの選択されたチャンクをデータパス４４８に運べるようにする。要求信号の立ち下がりエッジおよび立ち上がりエッジを含む続く要求信号アサートを使用して、４８０に示されるように、データパス４４８に連続して（すなわち、次々と）運ぶデータワードの残りのチャンクを選択し、それにより、読み取りデータワード４６０全体の時間多重化送信を行う。示される特定の例では、０〜７と付番された読み取りデータの８個のチャンクが、要求信号の８回の遷移に応答して連続して送信され（８チャンクデータバーストを行い）、読み取りデータワード４６０の時間多重化送信を行う。代替の実施形態では、要求シーケンサ４４１により、より多くまたはより少数の要求信号遷移を生成して、より小さなまたはより大きなバースト長（すなわち、読み取りデータワード送信当たりのチャンク数がより多いか、またはより少ない）または直列化比を達成してもよい。バースト長は、インタフェースダイ４３０内のワンタイムまたは再構成可能な設定（例えば、プログラマブルレジスタ設定）によって確立してもよい。さらに、要求信号の立ち上がりエッジおよび立ち下がりエッジは、ストレージダイへのデータチャンク出力をトリガするものとして示されるが、代替の実施形態では、立ち上がりエッジのみまたは立ち下がりエッジのみをデータチャンク出力のトリガに使用してもよい。要求信号は、図１２において、所望の直列化データレートを有する発振周波数を有する単一の電気信号として示されるが、２つ以上の位相オフセット信号で実現してもよく、これら位相オフセット信号は、ストレージダイの出力マルチプレクサ回路内で結合されて、直列化データレートを達成する。
【００３５】
引き続き図１２を参照すると、第２のＣＡＳコマンド４８１は、４８２に示されるように、追加の要求信号シーケンスおよび対応する８チャンク出力データバーストのアサートを生じさせる。追加のＣＡＳコマンドは、追加の連続出力データバーストを行うために発行することができる。４８３に示されるように（読み取りデータが送信されない間隔中に）、要求信号を論理ローレベルまたは論理ハイレベルに保ち、ストレージダイ内のラッチおよびデータ送信動作をディセーブルしてもよい。要求信号は、論理ローレベルと論理ハイレベルとの間の中間点または他のレベルに保ってもよく、所望または所要であれば、送信イネーブルエッジ（すなわち、ストレージダイ内のラッチおよび／または送信動作をイネーブルするために使用されるエッジ）を示すプリアンブルおよび／またはポストアンブルプロトコルを確立することができる。
【００３６】
上述したように、遅延素子４４３によって出力されるサンプリング信号４４４（Ｓａｍ）は、要求信号を時間シフトしたものであり、データが、ストレージダイ出力回路（すなわち、データ送信器４５９）を通り、データパス４４８を通ってデータ受信器４４５に伝搬するまでに必要な時間に従って遅延する。要求信号に対するサンプリング信号の遅延は、４８４に示されるように、入力データアイの中間点においてサンプリング信号遷移を確立する直交遅延成分を含んでもよく、それにより、入力データ信号で伝達される各データチャンクがデータ有効間隔中にサンプリングされることが保証される。遅延素子４４３を較正して、サンプリング信号４４４と入力データとの間に所望のタイミング関係を提供する技法について後述する。
【００３７】
図１４は、図１２のデータ送信器４５９ならびにストレージアレイ５０３および要求パス４５０への相互接続を実施するために使用できるデータ送信回路５０１（ＤＱ  Ｔｘ）の一実施形態を示す。一実施形態では、ストレージダイ内のコマンドデコーダは、前のＣＡＳコマンドからの進行中のいかなる出力データバースも完了させた後、各ＣＡＳコマンドに応答して制御信号５０４（Ｃｎｔｒｌ）を生成する。制御信号５０４は、フリップフロップ５０５または他の双安定素子の非同期リセット入力（Ｒ）に供給されて、ラッチイネーブル信号５０６（フリップフロップ出力）をローにし、ひいてはラッチ５０７をトランスペアレントモード（すなわち、データフロースルー）にする。この動作により、ＲＥＡＤデータワード５０２（図１４の実施形態では６４ビット値として示されるが、より大きなまたはより小さなデータワードをストレージアレイから出力してもよい）が、ストレージアレイ５０３の出力において有効になると、データワードはラッチを通って直列化器５０９の入力に流れる。示される特定の実施形態では、要求パス４５０はフリップフロップ５０５のクロック入力および直列化器５０９に結合される。フリップフリップ（flip-flip）５０５のデータ入力は、要求信号遷移シーケンスの初期立ち上がりエッジにおいて、フリップフロップがラッチイネーブル信号５０６をハイにして、トランスペアレントラッチ内で読み取りデータワード５０２をラッチし、それにより、時間多重化送信への読み取りデータワード５０２の可用性を保ち、それと同時に、続くメモリトランザクション（例えば、パイプライン化されたメモリの読み取り動作または書き込み動作）をストレージアレイ５０３内で実行できるようにするように、ハイに固定される。
【００３８】
引き続き図１４を参照すると、直列化器５０９は、並列ロード直列シフト機能を実行し、ラッチされたデータワード（すなわち、ラッチ５０７内の読み取りデータワード）の複数のチャンクのそれぞれを（例えば、出力ドライバ５１２によって）外部データパス４４８に連続して出力できるようにし、それにより、全ての読み取りデータワードの時間多重化転送を行う。示される実施態様では、直列化データレート（すなわち、図示されていないシステムクロックソースに対する）は、ストレージダイによって合成されたタイミング信号によってではなく要求信号レートによって制御される。示される特定の実施形態では、直列化器５０９は、要求パス４５０内の４つの各要求信号線上の要求信号の立ち上がりエッジおよび立ち下がりエッジに応答して、８つのバイトサイズ（すなわち、８ビット値）データチャンクのシーケンスを８つの出力ドライバ（集合的に５１２と示される）に供給する。例えば、各出力ドライバ５１２は、４つの各要求信号を受信し、要求信号の各遷移（すなわち、各立ち上がりエッジおよび各立ち下がりエッジ）時に、出力ドライバは、ビットをデータパス４４８の各線に送信する。この動作により、４つの各要求信号上の８回の遷移後、６４ビット入力ワード全体がストレージダイからインタフェースダイに送信され、この送信の実際のデータレートは、インタフェースダイ（すなわち、要求信号のトグルレートを確立すること）によって制御される。なお、用途の要件に従い、バースト長がより長いまたはより短い異なるサイズのチャンクを出力してもよい（例えば、チャンクサイズは、ストレージダイ内にプログラムしてもよく、かつ／またはバースト長をインタフェースダイ内にプログラムしてもよい）。特に図示されていないが、出力ドライバ５１２を、ラッチイネーブル信号（またはそれを遅延させたもの）のアサートによってイネーブルし、他のときにトライステートにされて、外部データパス４４８を介しての双方向データ転送を可能にすることもできる。代替の実施形態では、出力ドライバ５１２を直列化器５０９内に集積してもよく、この場合、複数の出力ドライバが連続してイネーブルされて、ラッチされたデータワードの各チャンクを外部データパスに運ぶ。上述したように、インタフェースダイによって各出力ドライバに提供される要求信号は、所望の直列化データレートの遷移周波数を有する単一の信号からなってもよく、または所望の直列化データレートに対応する位相オフセット遷移を集合的に提供する２つ以上の位相オフセット信号からなってもよい。
【００３９】
図１５は、図１４の直列化器５０９およびラッチ５０７の実施に使用できる直列化器５２３およびラッチ５２１の代替の実施形態を示す。ラッチ５２１は、６４ビットデータワード（代替の実施形態では、より大きなまたはより小さなデータワードをラッチしてもよい）をストレージアレイから受信する並列入力５２２を含み、上昇（high-going）ラッチイネーブル信号（図示せず）に応答してデータワードをラッチする。ラッチ５２１は、８つのデータバイト（８ビットチャンク）Ｂ０〜Ｂ７を直列化器５２３に並列に出力する（上述したように、より多くまたはより少ないチャンクであってもよく、チャンクはより多くまたはより少ないビットからなってもよい）。直列化器５２３は、マルチプレクサ５２５および制御回路５２７（ＭｕｘＣｎｔｒｌ）を含み、これらは協働して、各入力データバイトを各ドライバ回路に出力するか、または、マルチプレクサがドライバ回路を含む場合には、外部信号パスに出力する。一実施形態では、例えば、制御回路５２７は、要求信号の初期遷移に応答して、マルチプレクサ５２５内の第１の出力ドライバがバイトＢ０を外部信号パスに出力できるようにし、次に、要求信号の続く遷移に応答して、第１の出力ドライバをディセーブル（例えば、トライステート化）するとともに、マルチプレクサ５２５内の第２の出力ドライバがバイトＢ１を外部信号パスに出力できるようにする。その後、要求信号の続く遷移により、同様に、現在アクティブな出力ドライバがディセーブルされるとともに、データ送信シーケンス内の次のバイトの出力ドライバがイネーブルされる。個々の出力ドライバは、出力接点にワイヤードＯＲで結合することができる。代替の実施形態では、制御回路５２７は、マルチプレクサ制御信号シーケンスをマルチプレクサ５２５に発行して、各入力バイトを連続して共有出力ドライバ（図１５に示されず）に切り替え可能に渡して、連続した時間間隔内で送信することができる。一実施形態では、マルチプレクサ５２５は、さらに詳細に後述するようにパルスシグナリングマルチプレクサによって実施される。
【００４０】
図１２を参照して考察したように、タイミング較正を行い、インタフェースダイが要求信号のアサートから対応するサンプリング信号のアサートまでの適切な時間遅延を決定して、要求信号に応答して読み取りデータ値出力をサンプリングできるようにしてもよい。図１６Ａおよび図１６Ｂは、図１２のインタフェースダイ４２１が実行して、要求信号４３４のアサートから読み取りデータサンプリング信号４４４のアサートまでの適切な時間遅延を決定する例示的なタイミング較正動作を示す。一般に、図１６Ａおよび図１６Ｂの手法は、一連の遅延を通して遅延素子４４３の遅延設定（ひいては伝搬遅延）を集めて、データをストレージダイ４３１から確実に読み取ることができる遅延設定範囲を特定することと、次に、その範囲内の中間点に所望のタイミングオフセットを確立することとを含む。一実施形態では、既知のデータパターンがストレージダイ４３１（例えば、プレロードされたレジスタ、ハードワイヤードされたテスト値、またはストレージアレイ４５５内のプレロードされたロケーション）から読み取られ、期待値と比較されて、各遅延設定の合格結果または失敗結果を決定する。図１６Ａを参照すると、次に、５５１において、最小タイミングオフセット（すなわち、遅延設定）が遅延要素内で確立され、次に、５５３において、既知のデータパターンが読み取られる。読み取りデータは、判断ブロック５５５において期待値と比較され、一致が検出されない場合、タイミングオフセットは５５７において進められ、５５３および５５５でのデータ読み取り動作およびデータ比較動作が繰り返される。なお、５５３でのデータ読み取り動作は、一致が検出された場合、その一致が統計的異常値ではないこと、またはタイミングオフセットが所望の範囲のエッジに近すぎて、同じタイミングオフセットでの１つまたは複数の続くデータ読み取りが失敗結果をもたらすことになることを保証するために、何回かの読み取りを含み得る。
【００４１】
図１６Ａおよび図１６Ｂを参照すると、タイミングオフセットは、最小タイミングオフセット５７９から、判断ブロック５５５において最終的にデータ一致が検出されるときに、下限タイミングオフセット（lower timing offset）に達する（５７１）まで反復的に進められる。この時点で、下限タイミングオフセットは、５５９において、一時レジスタに記録され、５６１において、タイミングオフセットが進められ、データ読み取り動作およびデータ比較動作５６３および５６５が実行されて、上限タイミングオフセット（upper timing offset）に達したか否かが判断される。すなわち、データ不一致が５６５において検出されない場合、タイミングオフセットは合格範囲（図１６Ｂに示されるように、下限タイミングオフセット５７１と上限タイミングオフセット５７２との間）内にあるとみなされ、タイミングを進める動作、データ読み取り動作、およびデータ比較動作（５６１、５６３、５６５）が、データ不一致（すなわち、失敗結果）が検出されるまで反復的に繰り返される。データ不一致が検出された場合、不一致検出の直前に適用されたタイミングオフセット（すなわち、データ不一致が発生しない最も進められたタイミングオフセット）が、５６７において、上限タイミングオフセットとして記録され、次に、５６９において、最終的な所望のタイミングオフセットが、上限および下限のタイミングオフセットに基づいて決定される。示される特定の実施形態では、例えば、上限および下限のタイミングオフセットが平均されて、合格範囲（例えば、図１６Ｂに示されるような）の中間点での所望のタイミングオフセット５７５を決定するが、上限および下限のタイミングオフセットを様々な代替の方法で適用して、合格範囲の中間点よりも進んだまたは遅れた所望のタイミングオフセットを確立してもよい。いずれの場合でも、所望のタイミングオフセットが決定された後、所望のタイミングオフセットは遅延素子４４３内で適用されて、出力要求信号エッジと受信データサンプリング信号の対応するエッジとの間の遅延を制御する。
【００４２】
システムタイミングマージンに応じて、図１６Ａおよび図１６Ｂの較正動作をシステム製造中に実行して、ワンタイムプログラム遅延値を確立してもよく、または素子実行時の１つまたは複数の時間に実行して、動的に制御される遅延値を確立してもよい。例えば、一実施形態では、較正動作を素子スタートアップ時に実行して、所望のタイミングオフセットを確立し、その後、そのままにしてもよく、または定期的に、もしくは特定のイベントに応答して繰り返してもよい。特定の実施形態では、例えば、較正動作は、温度および電圧から誘発されるタイミングドリフトを補償するために必要な頻度で実行してもよく、かつ／またはストレージダイ内のリフレッシュ動作もしくは他のメンテナンス動作と同時に実行してもよい。線形探索について説明したが（すなわち、タイミングオフセットを値の範囲を通して増分的に進める）、バイナリ探索または他の非線形探索、粗い／細かい探索（すなわち、タイミングオフセットをステップを粗くして進めて、合格範囲のいずれかの端にある合格／失敗境界を特定した後、境界を跨いだ粗いステップ内でタイミングオフセットを細かいステップで進める）、およびビットエラーレートの最小化または他の統計結果の最適化を模索する技術など、所望のタイミングオフセットを決定する代替の各種手法を適用してもよい。遅延素子４４３によって課される遅延の較正について説明したが、同様の較正動作は、タイマ４３９（すなわち、ストローブイネーブル信号４４０をアサートするまでにどのくらい待つべきか）またはマルチダイメモリ素子内の他の任意のタイミング依存動作によって課される時間遅延を決定するために実行してもよい。例えば、ストレージダイ４２３は、ストレージダイの他の送信器回路の代表である「フィードバックパス」送信器回路を含み得、インタフェースダイ４２１は、フィードバックパス送信器回路を閉ループタイミングシステム内で利用して、遅延素子４４３に要求される遅延を較正することができる。他の実施形態では、タイミング較正回路の量を最小に抑えるために、１つのチップ−チップインタフェースの較正遅延値をいくつかの他の同様のチップ−チップインタフェースに同時に適用することができる。
【００４３】
これまでに説明したマルチダイメモリ素子実施形態では、インタフェースダイは、１つまたは複数のストレージダイ内のタイミングおよびデータアクセス動作を制御するために使用される。後述する実施形態および他では、インタフェースダイは、ストレージダイの他の各種動作側面を制御する回路をさらに含むことができる。図１７Ａを参照すると、例えば、インタフェースダイ６０１は、１つまたは複数の供給電圧をストレージダイ６０３内の出力ドライバに提供し、ひいてはストレージダイ６０３によって生成される出力信号の振幅を制御する可変出力電圧調整器６０５（シグナリング電圧調整器）を含むことができる。示される特定の実施形態では、インタフェースダイ６０１は供給電圧ＶＳＷＩＮＧを生成し、これは、接点６０８（または他の相互接続構造）を通してストレージダイに提供され、出力ドライバ６０９に給電するために使用され、それにより、出力ドライバ６０９が図１７Ｂに示すインタフェースダイによって決定される振幅を有する波形を生成できるようにする（すなわち、ＶＳＷＩＮＧを電圧Ｖ１〜Ｖｎのうちの任意の電圧に設定して、接点６１０を介して線６１２上に課される出力電圧スイングを確立することができる）。代替の実施形態では、インタフェースダイ６０１は、出力ドライバ６０９の給電に使用される上限電圧および下限電圧を生成することができる。供給電圧の提供に代えて、インタフェースダイは、ドライババイアス電流を供給または投入してもよい。同様に、インバータ型の出力ドライバ６０９が示されるが、例えば、差動またはシングルエンド、電流モードまたは電圧モード、ＡＣ結合またはＤＣ結合の出力ドライバを制限なしで含むほぼあらゆる種類の出力ドライバをインタフェースダイ６０１によって給電することができる。さらに他の実施形態では、インタフェースダイ６０１は、ストレージダイ６０３内の１つまたは複数のデジタル／アナログ変換器（ＤＡＣ）に供給される制御値を提供して、ストレージダイ出力ドライバの共通モードおよび／または信号スイングを制御する１つまたは複数の供給電圧または電流を生成することができる。制御値は、ＤＡＣに直接適用してもよく、またはプログラマブルレジスタもしくはストレージダイ６０３内の他の構成回路内に記憶してもよい。較正に関して、図１６Ａおよび図１６Ｂを参照して説明したものと同様の探索戦略（その変形を含む）を使用して、所望の電流および／または電圧供給レベルを決定することができる。例えば、供給電圧および／または電流をある範囲を通して段階的に進めて、データが確実に受信される閾値を特定し、次に、供給電圧および／または電流がその閾値（所望であれば、安全係数で乗算される）に設定される。１つのみの供給出力が示されるが、インタフェースダイ６０１は、各ストレージダイ６０３に、所与のストレージダイ内の各ストレージアレイに関連する出力ドライバに、または所与のストレージアレイに関連する出力ドライバの個々の出力ドライバまたは出力ドライバ群に複数の供給出力を生成してもよい。
【００４４】
一般にマルチダイパッケージに関連する「品質保証済みダイ」（ＫＧＤ：known good die）問題（複合歩留まり（compound yield）問題とも呼ばれる）を軽減するために、マルチダイメモリ素子内のインタフェースダイは、冗長的な行および／または列の、相手方のストレージダイ内の記憶セルの欠陥のある、またはその疑いがある行／列へのマッピングを制御するために使用することもできる。すなわち、比較的大きな（ひいては消費されるダイ面積の点で高価な）レーザヒューズまたは他のワンタイムプログラマブル構造が記憶素子内に設けられて、疑いのある行または列と相手方の冗長行または列との製造時選択をサポートする従来の技法とは対照的に、はるかに小さなプログラマブルレジスタまたは他の実行時構成可能構造をストレージダイ内に設け、１つまたは複数の冗長制御値を素子スタートアップ時にロード（すなわち、プログラム）することができる。冗長情報は、例えば、インタフェースダイ内の不揮発性記憶回路内またはインタフェースダイに結合されて冗長情報を提供する別のダイ（例えば、マルチダイパッケージ内の別個の不揮発性ストレージダイ）内に記憶することができる。ストレージダイは、制御インタフェース（例えば、行、列、および他のメモリに関連するコマンドまたは要求の発行に使用されるインタフェース）を介して、または別個のインタフェースを介して渡される制御信号の形態で冗長情報を受信してもよい。図１８に示すマルチダイメモリ素子の実施形態を参照すると、例えば、インタフェースダイ６４０は、インタフェースダイ６４０およびストレージダイ６４１上の回路を対象とした各種自己試験（例えば、パターン生成、パターン比較、メモリ書き込み／読み取り／変更試験、保持力試験、および従来のメモリ素子に対するウェーハソート、バーンイン、および最終試験で行われる試験と同様の他の各種試験）を実行する内蔵自己試験（ＢＩＳＴ）エンジン６４５を含むことができ、そのため、ストレージダイ６４１内の記憶セルの欠陥のある、または信頼性のない行および／または列を識別することができる。一実施形態では、ＢＩＳＴエンジン６４５は、プログラミング命令をストレージダイ（例えば、シリアルポートコントローラ６４７によってストレージダイ６４１上の相手方のシリアルポートコントローラ６５１に通信される）に発行して、プログラマブルレジスタ６５３内の設定を確立し、欠陥のある／信頼性のない行または列（Ｆ）および冗長行または列（Ｒ）からの選択（マルチプレクサ６５５によって概念的に示される）を制御する。ストレージダイ６４１内の欠陥のある／信頼性のない行／列は、代替（または追加）として、素子製造試験中に識別されて、このような行／列と、インタフェースダイ６４０のオプションのｅヒューズバンク（またはインタフェースダイおよびストレージダイと同包される不揮発性ストレージダイ上を含め、他の不揮発性記憶装置）内にプログラムされるそれぞれの冗長代替物とのマッピングがなされる。このような実施形態では、ｅヒューズ冗長マッピングを、素子スタートアップ時にストレージダイ６４１に出力して（例えば、シリアルポートコントローラ６４７および６５１を介して）、レジスタ６５３内に設定を確立して、冗��行／列選択を制御することができる。他の実施形態では、製造試験中に識別された欠陥行／列情報は、製造試験環境に関連する計算装置内に記憶することができる。次に、この冗長行／列情報を使用して、冗長マップを決定することができ、冗長マップは、最終組み立て中または最終組み立て後に最終複合素子の不揮発性記憶装置にロードされる。一実施形態では、各行修復領域（例えば、ＤＲＡＭストレージアレイのメガバイト毎に１つの冗長行があり得る）に関連するマルチプレクサは、シフトレジスタ内で直列接続され、それにより、「走査チェイン（scan chain）」を形成する。行冗長制御値を割り当てるために、インタフェースダイは所望の値を「スキャンイン（scan in）」（またはシフトイン）することができる。同様の手法を使用して、列冗長マルチプレクサを制御することができる。いずれの場合でも、歩留まりを向上させる冗長特徴を犠牲にせずに、レーザヒューズ等の比較的大きな製造時プログラマブル構造をストレージダイ６４１から省く（または少なくとも数を低減する）ことができる（さらに、不揮発性記憶装置が再プログラミング可能な場合、故障したＤＲＡＭ素子を現場で修復することが潜在的に可能である）。したがって、ダイ面積のより大きな割合分をストレージアレイ６５７（および／または記憶セルの追加の冗長行および／または列）の実装に利用することができるため、ストレージダイ６４１のビット当たりのコストが潜在的に低減する。
【００４５】
図１９は、マルチダイメモリ素子の一実施形態を示し、インタフェースダイ６７１は、ストレージダイ６７３（または複数のストレージダイ）内の複数のストレージアレイ６８１１〜６８１４のそれぞれに選択的に給電する電力調整器６７４を含み、それにより、使用されていないストレージアレイ６８１の電源をオフにして（すなわち、パワーダウンして）節電できるようにする。示される実施形態では、インタフェースダイ６７１は、所与の時間にどのストレージアレイ６８１が使用中である（すなわち、データの記憶に使用されている）かを示し、それに従って、イネーブル信号６７６のセットを電力調整器６７５に出力し、ストレージアレイ６８１への電力送出をイネーブルまたはディセーブルする割り振りマップ６７７を含む。一実施態様では、割り振りマップ６７７は、素子の電源投入時にクリアされ、次に、ホストメモリ書き込みコマンドに応答して更新される。メモリ書き込み動作が、ストレージダイ６７３内の追加の各ストレージアレイ６８１に広がる場合、割り振りマップは、ストレージアレイの対応するイネーブル信号６７６をアサートして、そこへの電力送出をイネーブルする。一実施形態では、インタフェースダイ６７１は、さらに、割り振り解除通知または情報をホストプロセッサ（またはメモリコントローラまたは他の制御エンティティ）から受信し、ストレージアレイ６８１をパワーダウンすることができ、ストレージアレイ６８１内では、それまで割り振られていたすべてのメモリ空間の割り振りが解除され、もはや使用中ではなくなる。
【００４６】
引き続き図１９を参照すると、割り振りマップ６７７は、ストレージダイ６７３の使用中領域を、その中の記憶行の選択的リフレッシュを可能にするのに十分な粒度で示すことができる。例えば、一実施形態では、割り振りマップ６７７は、ストレージダイ６７３（または複数のストレージダイ）内の各ストレージアレイ６８１に対応するいくつかのアレイマップ領域を含み、各アレイマップレジスタは、相手方のストレージアレイ内の記憶セルの各行に対応するいくつかのビットを有する。この構成により、所与のアレイマップレジスタの個々のビットをセットまたはリセットして、対応する記憶行が使用中であるか否かを示すことができ（すなわち、メモリ書き込み要求によりセットまたはリセットされるビット、および提供される場合にはホストからの割り振り解除通知）、使用中情報６７８をリフレッシュコントローラ６７９に出力して、使用されていない記憶行に対するリフレッシュ動作を回避することができる。したがって、リフレッシュ動作は使用中の記憶行のみを対象とし、それにより、リフレッシュ動作が無差別に連続したすべての記憶行を対象とする実施形態と比較してマルチダイメモリ素子内の電力が節減される。
【００４７】
図２０Ａは、マルチダイメモリ素子７２５内の１対のストレージダイ７０２１、７０２２をカプセル封入するために使用できる例示的なパッケージ構成を示す。示されるように、マルチダイメモリ素子７２５は、図６Ａおよび図６Ｂを参照して説明した導電性相互接続構造（例えば、トレース、ビア等）を一般に有するモジュール基板７２７を含む。インタフェースダイ７０１および第１のストレージダイ７０１１は、基板７２７上に配置され、上述したように（例えば、ワイヤボンディングまたはフリップ−チップ相互接続を介して）互いに結合され、第２のストレージダイ７０２２は第１のストレージダイ７０２１の上に配置されて、ダイ積層を形成する。カバーまたは筐体７２８をダイ７０１、７０２および相互接続構造の上に配置し、基板７２７に固定することができる。特に示されていないが、誘電スペーサを第１のストレージダイと第２のストレージダイとの間に配置して、ダイを互いに絶縁してもよい。第１のストレージダイ７０２１がモジュール基板７２７内または上のワイヤボンディングされた導電性相互接続構造である実施形態では、第１および第２のダイ７０２を示されるように互いにずらし（すなわち、積層を通り、基板に対して垂直に延びる中心線からずらし）、ワイヤボンディングアクセスのためにダイ７０２のエッジを露出させてもよい。図２０Ｂの実施形態７３０に示されるように、追加のストレージダイ７０２２〜７０２Ｎをダイ積層に追加してもよく（それにより、ダイ７０２１〜７０２Ｎの積層が達成される）、互いからずらして、それぞれへのワイヤボンディングアクセスを可能にすることができる。カバーまたは筐体７３２は、インタフェースダイ７３５およびストレージダイ７０２の上に配置し、モジュール基板７３６に固定することができる。
【００４８】
図２０Ｃは、インタフェースダイ７４５およびストレージダイ７０２１〜７０２Ｎが、互いに合うマルチパッケージモジュールを形成する別個の集積回路パッケージ７４１、７４３内に配置される、別のパッケージ実施形態７４０を示す。この手法では、外部電気インタフェースプロトコル（すなわち、ＤＲＡＭ「フレーバ（flavor）」）を、ＤＲＡＭベンダーによりメモリダイ組み立て中にではなく、メモリモジュール製造業者により最終組み立て時に選択することができる。パッケージオンパッケージ実装が示されるが、代替の実施形態では、パッケージインパッケージ構成を利用してもよい。示されるように複数のストレージダイ７０２ではなく、単一のストレージダイ７０２をストレージダイパッケージ７４１内に配置してもよい。さらに、ストレージダイ７０２を互い違いにして、ワイヤボンディングアクセスを可能にすることに代えて、他の相互接続方式および／またはダイ積層構成（スルーシリコンビア、フレックステープ、基板内ダイカプセル封入、直接ウェハボンディング、近接相互接続を含むがこれらに制限されない）を使用してもよい。パッケージ−パッケージ相互接続７４７は、直接電気接点（例えば、ボールグリッドアレイ、マイクロボールグリッドアレイ、バネ接点、パッド−パッド接点等）または容量性または誘電性の相互接続等の接触しない相互接続によって確立することができる。
【００４９】
図２０Ｄは、さらに別のパッケージ実施形態７５０を示し、インタフェースダイ７５５がフリップ−チップ構成で搭載され、接点パッドが、マイクロボールグリッドアレイまたは他の接点技術を介してモジュール基板７５３上の相手方のランディングに合わせられ、それにより、インタフェースダイ７５５の上に積層される１つまたは複数のストレージダイ７０２１〜７０２Ｎへのワイヤボンディング相互接続にインタフェースされる。積層ダイ構成全体は、筐体７５１、成形物、または他の保護構造内にカプセル封入することができる。
【００５０】
図２０Ｅは、インタフェースパッケージ７６１上に積層されたストレージパッケージ７６２を有するパッケージオンパッケージ（ＰｏＰ）実施形態７６０を示す。ストレージパッケージ７６２は、上に積層され、大まかに上述したように成形物または筐体７６５内にカプセル封入されるストレージダイ７０２１〜７０２Ｎを有する基板７６３を含む。インタフェースパッケージ７６１は、基板７６９にワイヤボンディングまたはフリップ−チップ搭載され（または他の様式で結合され）、成形物または筐体７６４内にカプセル封入されるインタフェースダイ７６７を含む。はんだボール７６８（または任意の他の相互接続構造）を使用して、インタフェースパッケージ７６１とストレージパッケージ７６２との間の電気接点を形成することができる。
【００５１】
図２０Ｆは、インタフェースパッケージ７７１上に積層された１つまたは複数のストレージパッケージ７７２１、７７２２を有するパッケージオンパッケージ実施形態７７０の代替の実施形態を示す。図２０Ｅの実施形態とは対照的に、インタフェースダイ７７７は基板７７９の下面に搭載され（かつオプションとして、筐体または成形物７７３内にカプセル封入され）、インタフェースパッケージ７７１を形成し、ストレージダイ７０２１も同様に、ストレージパッケージ７７２１内の基板７７６１の下面に搭載される。この構成により、低プロファイル相互接続７７８（例えば、マイクロボールまたは他の低プロファイル相互接続）を使用して、第１レベルストレージパッケージ７７２１を第２レベルストレージパッケージ７７２２に電気的に結合することができ、それにより、同じ向きのストレージパッケージ７７２の積層を有する素子と比してパッケージの高さを低減することができる。１つまたは複数のストレージ追加ストレージパッケージ７７２（図示せず）をストレージパッケージ７７２２の上に積層して、パッケージ全体の記憶容量を増大させることができる。ストレージパッケージ７７２は、概して図２０Ｅを参照して説明したように構築することができ、各ストレージパッケージは、基板７７６と、筐体または成形物７７４内にカプセル封入された少なくとも１つのストレージダイ７０２とを有する（ストレージパッケージ７７２のそれぞれまたは任意のものは、例えば、図２０Ｅの実施形態でのように複数のストレージダイを有し得る）。示される実施形態では、インタフェースパッケージ７７１と第１レベルストレージパッケージ７７２１との間の電気的な相互接続は、例えば、制限なしで、はんだボール７７５または他の接点によって形成することができる。
【００５２】
図２１は、基板８０３の正面および背面に配置されるマルチダイメモリ素子８０１の行を有するメモリモジュール８００の一実施形態を示す（基板の背面上の素子は破線の輪郭線で示される）。基板８０３上に配置されるトレース（基板の表面下の層上のトレースを含む）を使用して、信号をモジュールのエッジコネクタ８０４とマルチダイメモリ素子８０１との間で伝達する。各マルチダイメモリ素子８０１は、従来の各種メモリ素子の動作を模倣するように設計できるため、メモリモジュール８００自体は、従来の素子が詰まったメモリモジュールとピン互換性を有し得る。したがって、メモリモジュール８００を、従来のメモリモジュールに代えてコネクタソケットに設置して、例えば、消費電力を低減し、かつ／またはメモリシステム内の容量を増大させることができる。８個のマルチダイメモリ素子８０１がモジュール８００の各面に示されているが、インタフェース要件またはデータ幅要件に従い、より多くまたはより少ない素子を設けてもよい。例えば、９個目のメモリ素子８０１を各行内に設けて、誤り修正コード（ＥＣＣ）または行内の残りのメモリ素子８０１の内容についての他の誤り検出／修正データを記憶してもよい。特に示されていないが、シリアルプレゼンス検出（ＳＰＤ：serial-presence-detect）メモリ等の不揮発性記憶装置をメモリモジュールに配置して、プログラマブル機能（例えば、上述したインタフェースプログラマビリティ）、記憶容量、データレート能力等を含むマルチダイメモリ素子に関する特徴情報を記憶することができる。
【００５３】
図２２は、メモリコントローラ８７０およびパッケージオンパッケージ構成で配置される１対のマルチダイメモリ素子８０３１、８０３２を含むメモリサブシステム８５０を示す。示される特定の実施形態では、各メモリ素子８０３は、図２０Ｄにおいて概して示したように積層で配置されるインタフェースダイ８５５および１つのストレージダイ８５７を含むが、複数のストレージダイを有するもの含め、上述した任意のマルチダイメモリ素子実施形態を代替として使用してもよい。相互接続８６１を介するパッケージオンパッケージ結合に関して、マルチダイメモリ素子８０３２は反転させた構成でも配置されて、モジュール−モジュール相互接続はんだボール８６３によって形成されるキャビティを利用し、それにより、パッケージオンパッケージメモリサブシステム８５０の全体の高さが低減される。メモリコントローラ５７０は、専用メモリコントローラ、または、携帯電話ベースバンドプロセッサ、グラフィックスパイプラインサポート、バスブリッジ、プロセッサローカルバスインタフェース等を制限なしで含む、メモリ制御以外の（またはメモリ制御に加えて）機能を含む特定用途向け集積回路（ＡＳＩＣ）であり得る制御ロジックダイ８６４を含む。あるいは、メモリコントローラ５７０は、汎用または専用プロセッサまたはコントローラの一部であり得る。示されるように、メモリコントローラ５７０は、反転した構成で配置されて、モジュール−回路基板相互接続ボール８６５によって形成されるキャビティを利用してもよく、それにより、パッケージオンパッケージメモリサブシステムの全体の高さが低減される。示されていないが、筐体または他の構造は、図２２のパッケージオンパッケージ構造の上に部分的または完全に形成または成形して、熱放散（冷却）および／または構造的一体性を提供してもよい。
【００５４】
他の実施形態では、追加のマルチダイメモリ素子および／または他の集積回路パッケージをパッケージオンパッケージ積層内に搭載して、追加のメモリ容量または他の機能を提供してもよい。上述した各種実施形態におけるインタフェースダイを、１つまたは複数のストレージダイとメモリコントローラ、あるいはメモリ制御機能を有するプロセッサまたはＡＳＩＣ（特定用途向け集積回路）等の外部素子との間の仲介物としての機能に関して説明したが、インタフェースを構成する回路は、メモリコントローラ、プロセッサ（例えば、中央演算処理装置、グラフィックス処理ユニット、デジタル信号処理ユニット等）、ＡＳＩＣ等と同じダイまたは同じ集積回路パッケージに実装してもよい。考察したように、これは、システムインパッケージ集積に適した低電力ＤＲＡＭ設計ダイ設計も大容量業界標準ＤＤＲメモリ市場に出せるようにすることにより、ＡＳＩＣ製造業者への潜在的なコスト節減を可能にする。
【００５５】
図２３は、図１５のデータ直列化回路内のマルチプレクサ５２５を含め、出力マルチプレクサおよび／または直列化マルチプレクサを上述した各種集積回路およびシステムに実装するために使用できるパルスシグナリングマルチプレクサ８７０の一実施形態を示す。示されるように、マルチプレクサ８７０は、送信器回路８７２に結合された複数のタイミング回路８８０ａ〜ｎを有するタイミング回路８７８を含む。送信器回路は、パルス出力信号を生成するＡＣ結合送信器回路８７４ａ〜ｎのアレイを含む。共通出力ノード８７６は、より十分に後述する時間多重化様式で複数の送信器出力信号を受信する。信号をこのようにして送信することにより、集積回路の信号スループットおよび電力効率の大幅な向上を実現することができる。
【００５６】
引き続き図２３を参照すると、複数のＡＣ結合送信器８７４ａ〜ｎは、共通出力ノード８７６に一緒に結び付けられた各出力との並列構成で配置することができる。明確にするために、１つのみの送信器８７４ａについて詳細に説明する。すべての送信器の構造がほぼ同様であり得ることを理解されたい。各送信器は、例えば、ＣＭＯＳインバータ等の増幅器回路またはドライバ８８２を含む。ドライバの出力は、ＡＣ出力信号をノード８７６に向ける出力端子８８６を含む直列キャパシタ等のＡＣ結合素子に供給される。各直列キャパシタ８８４は、約５０〜１５０ｆＦ（フェムト−ファラド）程度のキャパシタンスを有することができ、標準ＣＭＯＳ組み立て技法を通して製造可能であり得る。さらに、用途に応じて、オンダイＡＣ結合素子は、例えば、受信器側において直列キャパシタの別の部分と協働し得る、直列キャパシタの一部分を構成し得、またはパッケージ組み立てプロセスの一環として（例えば、再分配金属層を使用して、キャパシタの上板を形成することにより）、キャパシタ全体の構造をもたらすことを理解されたい。これにより、チップ−チップ用途の柔軟性を可能にし、例えば、２つの隣接する集積回路間の接触なしの相互接続は、直列キャパシタ構造であり得る。チップ間に誘電結合を行う誘導体等の他の代替も同様に利用可能である。
【００５７】
タイミング回路８７８は、信号オフセットを複数の送信器回路８７４ａ〜ｎへの入力に提供する。図２４は、上述した送信器と併用される、全体的に９００で示されるタイミング回路の一実施形態を示す。複数のフリップフロップ９０２ａ〜ｎは各送信器入力（図示せず）に配置され、各データ入力線９０４ａ〜ｎおよび要求線９０６ａ〜ｎ（集合的にＮビット要求パス９０９を形成する）を有し、独立したデータ信号および要求信号を受信する。一実施形態では、インタフェースダイ９０７内の多位相クロック発生器またはソース９０８は、Ｎ個の要求信号をそれぞれ要求線９０６ａ〜９０６ｎ上に出力し、要求信号は、所望の位相増分だけ位相オフセットされる。次に、位相オフセットされた要求信号は、示されるように、フリップフロップ９０２ａ〜９０２ｎのクロック入力に供給される。適した多位相クロック発生器は、例えば、制限なしで、単純な遅延線、発振器供給遅延ロックループ（ＤＬＬ）回路、または位相ロックループ（ＰＬＬ）回路を使用して実現することができ、オフセットクロック信号は、遅延線（ＤＬＬの場合）内の各遅延素子またはリング発振器（ＰＬＬの場合）内の各素子の後、タップすることができる。
【００５８】
あるいは、タイミング回路９０８は、送信器回路８７２に入力されているデータ信号をオフセットさせる複数のプログラマブルまたは可変遅延素子（図示せず）を含むことができる。静的に重み付けられた遅延素子を使用して、異なる遅延を提供することもできる。さらに、上述したタイミング回路は、各ＡＣ結合送信器入力の上流に実装されるが、タイミング回路をドライバの出力と直列キャパシタとの間に利用することにより、同様の恩恵を実現することができる。
【００５９】
図２３を再び参照すると、送信チャネルの帯域幅を最大にするために、上述したマルチプレクサは、ノード８７６と終端電圧端子Ｖｔｅｒｍ（この実施形態では、ＤＣ接地として示される）との間に結合される終端抵抗Ｒｔｅｒｍの形態の送信回路８９０を利用することができる。上述した「システムインパッケージ」（ＳｉＰ：system-in-package）環境または他のマルチコンポーネントパッケージ等の比較的短い送信チャネル長を含む用途の場合、終端抵抗Ｒｔｅｒｍは、オンチップ抵抗実装によって実現することができる。終端抵抗は、単一または複数の抵抗実装、抵抗出力をもたらすトランジスタ回路等を含む多くの異なる代替の実施形態を通して実現することができる。
【００６０】
並列になった複数の容量性素子の装荷により、個々のＡＣ送信器のうちの任意の１つによって生成されたノード８７６上の信号振幅は、送信器が分離して実行される場合に生成される信号振幅と比較して低減する。しかし、ドライバ回路８８２の非ゼロ出力インピーダンスにより、減衰の影響を妥当なレベルに保つことができる。代替の実施形態では、ドライバ回路８８２の出力インピーダンスを増大させることができ、それにより、各送信器８７４内にトライステートドライバを利用することにより、信号減衰の影響が低減する。このようなドライバは、非駆動モードで動作している場合に高インピーダンス出力を示されるように構成される。
【００６１】
いくつかの用途では、静電気放電（ＥＳＤ）保護回路１３０を、終端抵抗Ｒｔｅｒｍと並列に配置することができる。ＥＳＤ回路は、ノード８７６と終端電圧Ｖｔｅｒｍとの間に結合される１対の逆バイアスダイオードＤ１およびＤ２を含むことができる。パルスシグナリングマルチプレクサ８７０のＡＣ結合性により、ＥＳＤ回路の複雑性を最小に抑えることができ、ＤＲＡＭダイ上の外部インタフェースシステムに関連するダイサイズオーバーヘッドを低減することにより、ＤＲＡＭダイコストを実質的に低減することができる。
【００６２】
一実施形態では、パルスシグナリングマルチプレクサ８７０およびそのサポート回路は、単一の集積回路上に利用される回路によって実現することができる。他の実施形態では、マルチプレクサによって利用される１つまたは複数のサポート回路は、第２の集積回路上に実装してもよい。
【００６３】
動作に際して、データ信号は、独立したデータパスに沿ってタイミング回路８７８に供給され、タイミング回路８７８において、リタイミング（またはオフセット）される。リタイミングにより、マルチプレクサ送信器８７４ａ〜ｎは、それぞれの入力において、互いに正確に位相オフセットされたデータ信号を受信することができる。図２５は、タイミング回路から供給される入力データとＡＣ結合送信器８７４ａ〜ｎとの間のタイミングの関係の一例および共通ノード８７６での結合された出力データパルスストリームを示す。
【００６４】
図２５に示されるように、各送信器信号出力は、増分位相だけオフセットさせることができる。直列キャパシタのハイパスフィルタリング性により、送信器の出力は、入力データエッジ遷移の立ち上がり時および立ち下がり時に対応する短いパルスを含む。信号遷移は各送信器の出力においてのみ現れるため、パルスは、「ワイヤードＯＲ」様式で各信号遷移の出力ノードに現れる。これは、実際に、出力ノード８７６でのシグナリングレートの劇的な増大を提供する。８個の送信器を単一の出力に並列に配列することができ、位相オフセットがシンボル周期の１／８（多位相クロック周期の半分）であり得る一実施形態では、非常に低い電力の並列−直列送信器回路を達成可能である。
【００６５】
本明細書において開示される各種集積回路、ダイ、およびパッケージが、コンピュータ支援設計ツールを使用して説明され、各種コンピュータ可読媒体に具現されるデータおよび／または命令として、挙動、レジスタ転送、論理構成要素、トランジスタ、レイアウトジオメトリ、および／または他の特性に関して表現される（または表される）ことに留意されたい。このような回路表現を実施することができるファイルおよび他のオブジェクトのフォーマットは、Ｃ、Ｖｅｒｉｌｏｇ、およびＶＨＤＬ等の挙動言語をサポートするフォーマット、ＲＴＬのようなレジスタレベル記述言語をサポートするフォーマット、ＧＤＳＩＩ、ＧＤＳＩＩＩ、ＧＤＳＩＶ、ＣＩＦ、ＭＥＢＥＳ等のジオメトリ記述言語をサポートするフォーマット、および任意の他の適したフォーマットおよび言語を含むが、これらに制限されない。このようなフォーマットされたデータおよび／または命令を具現することができるコンピュータ可読媒体としては、各種形態（例えば、光学記憶媒体、磁気記憶媒体、または半導体記憶媒体）の不揮発性記憶媒体およびワイヤレス、光学、有線のシグナリング媒体、またはこれらの任意の組み合わせを通してこのようなフォーマットされたデータおよび／または命令の転送に使用できる搬送波が挙げられるが、これらに制限されない。搬送波によるこのようなフォーマットされたデータおよび／または命令の転送の例としては、１つまたは複数のデータ転送プロトコル（例えば、ＨＴＴＰ、ＦＴＰ、ＳＭＴＰ等）を介してインターネットおよび／または他のコンピュータネットワークを介しての転送（アップロード、ダウンロード、電子メール送受信等）が挙げられるが、これに制限されない。
【００６６】
１つまたは複数のコンピュータ可読媒体を介してコンピュータシステム内で受信される場合、上述した回路のこのようなデータおよび／または命令ベースの表現は、ネットリスト生成プログラム、配置配線プログラム等を含むがこれらに制限されない１つまたは複数の他のコンピュータプログラムの実行と併せて、コンピュータシステム内の処理エンティティ（例えば、１つまたは複数のプロセッサ）によって処理して、このような回路の物理的な明示の表現またはイメージを生成することができる。その後、このような表現またはイメージは、例えば、素子組み立てプロセスにおいて回路の各種構成要素を形成するために使用される１つまたは複数のマスクの生成を可能にすることにより、素子組み立てに使用することができる。
【００６７】
上述した説明および添付図面において、特定の用語および図面の記号が、本発明の完全な理解を提供するために記されている。場合によっては、用語および記号は、本発明の実施に要求されない特定の詳細を暗示し得る。例えば、特定の数のビット、信号パス幅、シグナリング周波数または動作周波数、構成要素回路、または構成要素素子等のうちの任意のものは、代替の実施形態において、上述したものと異なってもよい。多芯信号リンクとして図示または説明される回路素子間または回路ブロック間の相互接続も、代替として、単芯信号リンクであってもよく、単芯信号リンクは、代替として、多芯信号リンクであってもよい。シングルエンドとして図示または説明された信号およびシグナリングパスも差動であってもよく、逆の場合も同様である。同様に、アクティブハイレベルまたはアクティブローレベルを有すると説明または図示された信号は、代替の実施形態では、逆の論理レベルを有してもよい。集積回路素子内の構成要素回路は、金属酸化物半導体（ＭＯＳ）技術、バイポーラ技術、または論理回路およびアナログ回路を実装できる任意の他の技術を使用して実装することができる。用語に関して、信号は、信号がローまたはハイの論理状態に駆動されて（または充電されてハイ論理状態になるか、または放電されてロー論理状態になり）、特定の状態を示したときに「アサート」されたと言える。逆に、信号は、信号が、アサート状態以外の状態（ハイまたはローの論理状態、または信号駆動回路が、オープンドレインまたはオープンコレクタ状態等の高インピーダンス状態に遷移した場合に発生し得る浮動状態を含む）になった（または充電または放電された）ことを示すために、「デアサート」されたと言える。信号駆動回路は、信号駆動回路が、信号駆動回路と信号受信回路との間に結合される信号線上の信号をアサート（またはコンテキストによってデアサートすると明示的に記述または示される場合、デアサート）するときに、信号を信号受信回路に「出力」したと言える。信号線は、信号が信号線上でアサートされた場合に「アクティブ化」されたと言え、信号がデアサートされた場合に「非アクティブ化」されたと言える。さらに、信号名に添付された前置記号「／」は、信号がアクティブロー信号（すなわち、アサート状態が論理ロー状態）であることを示す。信号名上の線
【数１】
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もアクティブロー信号を示すために使用される。用語「結合」は、本明細書では、直接接続ならびに１つまたは複数の介在する回路または構造を通しての接続を表すために使用される。集積回路素子「プログラミング」は、例えば、ホスト命令に応答して、制御値を素子内のレジスタまたは他の記憶回路にロードすること、ひいては素子の動作側面を制御すること、ワンタイムプログラミング動作（例えば、素子製造中に構成回路内のヒューズを飛ばすこと）を通して素子構成を確立する、もしくは素子の動作側面を制御すること、および／または素子の１つもしくは複数の選択されたピンもしくは他の接点構造を基準電圧線（ストラッピングとも呼ばれる）に接続して、特定の素子構成もしくは素子の動作側面を確立することを含むが、これらに制限されない。「ＡＣ結合された」または「ＡＣ結合」は、２つのノード間の容量性または誘電性の相互接続を指す。ＡＣ結合送信器とは、信号ドライバと、信号ドライバとＡＣ結合送信器の出力ノードとの間のＡＣ結合とを有する信号送信回路を指す。用語「例示的」は、好ましいことまたは要件ではなく例を表すために使用されている。
【００６８】
本発明について本発明の特定の実施形態を参照して説明したが、本発明のより広い趣旨および範囲から逸脱せずに、各種変更および変形を行い得ることが明らかであろう。例えば、任意の実施形態の特徴または態様を、任意の他の実施形態と組み合わせて、または相手方の特徴または態様に代えて、少なくとも実施可能な場合に適用することができる。したがって、本明細書および図面は、制限の意味ではなく例示の意味で考えられるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８】
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【図１９】
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【図２０Ａ】
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【図２０Ｂ】
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【図２０Ｃ】
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【図２０Ｄ】
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【図２０Ｅ】
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【図２０Ｆ】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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