(57)【特許請求の範囲】
【請求項１】
高電位側信号線及び低電位側信号線により差動信号を伝送する伝送線路に接続され、前記伝送線路を介して信号を送信するための送信ドライバ回路において、
高電位基準点と前記高電位側信号線との間に接続される高電位側駆動素子と、
前記低電位側信号線と低電位基準点との間に接続される低電位側駆動素子と、
信号出力部によって出力される２値データの変化に応じて、前記高電位側駆動素子及び前記低電位側駆動素子それぞれの制御端子に与える電圧信号を変化させることで、前記一対の信号線間の電圧を変化させる駆動制御部とを備え、
前記高電位側駆動素子は、導通状態になると、前記高電位側信号線の電位を、自身の制御端子の電位から所定電圧だけ減じた電位に設定する素子で構成され、
前記低電位側駆動素子は、導通状態になると、前記低電位側信号線の電位を、自身の制御端子の電位から所定電圧だけ加えた電位に設定する素子で構成され、
前記駆動制御部は、
前記信号出力部が前記２値データの一方（第１データ）を出力すると、前記高電位側駆動素子及び前記低電位側駆動素子それぞれの制御端子に、両者の電位差を所定電圧以上とする電圧信号を設定する第１データ電圧設定部と、
前記信号出力部が前記２値データの他方（第２データ）を出力すると、前記高電位側駆動素子の制御端子及び前記低電位側駆動素子それぞれの制御端子に、両者の電位差を所定電圧未満とする電圧信号を設定する第２データ電圧設定部とを有して構成されることを特徴とする送信ドライバ回路。
【請求項２】
前記高電位側駆動素子を、制御端子がゲートに対応し、ドレインが前記高電位基準点に接続され、ソースが前記高電位側信号線に接続されるＮチャネルＭＯＳＦＥＴで構成し、
前記低電位側駆動素子を、制御端子がゲートに対応し、ドレインが前記低電位基準点に接続され、ソースが前記低電位側信号線に接続されるＰチャネルＭＯＳＦＥＴで構成したことを特徴とする請求項１記載の送信ドライバ回路。
【請求項３】
前記高電位側駆動素子及び前記低電位側駆動素子が何れも遮断状態となった場合に、前記一対の信号線の電位を、前記高電位基準点と前記低電位基準点との中点電位に設定する中点電位設定部を備え、
前記第２データ電圧設定部は、前記信号出力部が前記第２データを出力すると、前記高電位側駆動素子の制御端子及び前記低電位側駆動素子の制御端子を、何れも前記中点電位に設定することを特徴とする請求項１又は２記載の送信ドライバ回路。
【請求項４】
前記第１データ電圧設定部は、前記高電位基準点と前記低電位基準点との中点電位を基準として、所定の電圧を加えた電圧信号を前記高電位側駆動素子の制御端子に出力し、所定の電圧を減じた電圧信号を前記低電位側駆動素子の制御端子に出力することを特徴とする請求項１ないし３の何れかに記載の送信ドライバ回路。
【請求項５】
前記第１データ電圧設定部は、
前記高電位基準点側，前記低電位基準点側にそれぞれ配置されるカレントミラー回路と、
これら２つのカレントミラー回路に流す電流値を設定する定電流源と、
前記２つのカレントミラー回路においてミラー電流が流れる経路で、且つ前記高電位側駆動素子の制御端子と前記高電位側駆動素子の制御端子との間に挿入される、２つの抵抗素子からなる直列回路と、
前記信号出力部が前記第１データを出力すると、前記２つの抵抗素子の共通接続点に、前記中点電位を付与する電位付与部とで構成されることを特徴とする請求項４記載の送信ドライバ回路。
【請求項６】
前記第２データ電圧設定部は、前記第１データ電圧設定部を構成するカレントミラー回路によって流れるミラー電流を遮断するように制御して、前記高電位側駆動素子の制御端子及び前記低電位側駆動素子それぞれの制御端子に電圧信号を設定するように構成されていることを特徴とする請求項５記載の送信ドライバ回路。
【請求項７】
前記第１データ電圧設定部を構成する定電流源は、設定電流値を制御可能に構成され、
前記第２データ電圧設定部は、前記定電流源の電流値を変化させることで、前記高電位側駆動素子の制御端子及び前記低電位側駆動素子それぞれの制御端子に電圧信号を設定するように構成されていることを特徴とする請求項５記載の送信ドライバ回路。
【請求項８】
前記第２データ電圧設定部は、ドレインが前記高電位側駆動素子の制御端子に接続される第１ＮチャネルＭＯＳＦＥＴと、ソースが前記低電位側駆動素子の制御端子に接続される第２ＮチャネルＭＯＳＦＥＴと、前記一対の信号線の中点電位を検出する中点電位検出部とを備え、
前記第１ＮチャネルＭＯＳＦＥＴのソースは前記第２ＮチャネルＭＯＳＦＥＴのドレインに接続されて、前記中点電位検出部により検出された中点電位が付与されており、
前記第１ＮチャネルＭＯＳＦＥＴ及び前記第２ＮチャネルＭＯＳＦＥＴのゲートには、前記信号出力部が前記第２データを出力した場合に、前記２つのＦＥＴが何れもオンする電圧信号が与えられることを特徴とする請求項１ないし５の何れかに記載の送信ドライバ回路。
【請求項９】
前記２値データの変化に応じて、前記第１データ電圧設定部と前記第２データ電圧設定部との動作が切り替わる際に、所定の遅延時間を付与する遅延時間付与部を備えることを特徴とする請求項１ないし８の何れかに記載の送信ドライバ回路。
【請求項１０】
前記遅延時間付与部は、前記高電位側駆動素子及び前記低電位側駆動素子それぞれの制御端子間に接続されるコンデンサで構成されることを特徴とする請求項９記載の送信ドライバ回路。
【請求項１１】
前記一対の信号線の中点電位を検出する中点電位検出部と、
前記信号出力部が前記第１データを出力した場合に、前記信号線の中点電位が前記高電位基準点と前記低電位基準点との中点電位よりも高ければ前記高電位側駆動素子の制御端子の電位を低下させ、前者の中点電位が後者の中点電位よりも低い場合は、低圧側駆動素子の制御端子の電位を上昇させることで、双方の中点電位が等しくなるように調整する対称性調整部とを備えたことを特徴とする請求項１ないし１０の何れかに記載の送信ドライバ回路。
【請求項１２】
前記対称性調整部は、
前記高電位側駆動素子の制御端子に接続される第１抵抗素子と、
この第１抵抗素子にドレインが接続されるＮチャネルＭＯＳＦＥＴと、
前記低電位側駆動素子の制御端子に接続される第２抵抗素子と、
この第２抵抗素子にドレインが接続されるＰチャネルＭＯＳＦＥＴとを備え、
前記ＮチャネルＭＯＳＦＥＴ及び前記ＰチャネルＭＯＳＦＥＴのゲートは共通に接続されると共に、前記ゲートには前記中点電位検出部により検出される中点電位が与えられ、
前記ＮチャネルＭＯＳＦＥＴ及び前記ＰチャネルＭＯＳＦＥＴのソースは共通に接続されると共に、前記ソースには、前記信号出力部が前記第１データを出力すると前記高電位基準点と前記低電位基準点との中点電位が与えられることを特徴とする請求項１１記載の送信ドライバ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一対の信号線により差動信号を伝送する伝送線路に接続され、前記伝送線路を介して信号を送信する送信ドライバ回路に関する。
【背景技術】
【０００２】
車両に搭載される通信ネットワークの一種であるＣＡＮ（Controller Aria Network）は、ＣＡＮ＿Ｈｉｇｈ，ＣＡＮ＿Ｌｏｗと称される一対のバスライン（信号線）を用い、これらのバスラインに電位差を与えることで（ドミナントレベル）差動信号を送信する。そして、バスラインがドミナントレベルとならない場合は、双方が同電位の中心電圧（低電位基準点電位に対して所定の電位を有する）に設定される（レセッシブレベル）。
このような通信ネットワークでは、バスラインがレセッシブレベルとドミナントレベルとの間に変化する際に、信号波形にリンギング（オーバーシュート，アンダーシュート）が生じることが問題となる。例えば、ドミナントレベルからレセッシブレベルに変化する場合には、バスラインが有するインダクタンス分によって蓄積されている電流エネルギーによりアンダーシュートが発生する。
【０００３】
特許文献１には、バスライン間にフリーホイールダイオードを接続することで、アンダーシュート（逆電圧）が発生しようとする際にダイオードをオンさせて、アンダーシュートを低減する技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１０１４３０号公報（例えば図１ないし図３参照）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に開示されている技術には、以下のような問題がある。フリーホイールダイオードとしてＰＮ接合ダイオードを用いると、オン電圧は約０．８Ｖとなるため、アンダーシュートがそれ以上の０．８Ｖを超える電圧にならない場合は作用しない。また、ショットキーダイオードを用いればオン電圧は約０．３Ｖに低下するが、漏れ電流が大きくなり、耐圧も低いという問題がある。
本発明は上記事情に鑑みてなされたものであり、その目的は、フリーホイールダイオードを用いることなく、より低い電圧のアンダーシュートでも低減できる送信ドライバ回路を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１記載の送信ドライバ回路によれば、高電位側駆動素子を、導通状態になると高電位側信号線の電位を自身の制御端子の電位から所定電圧（ＶH1とする）だけ減じた電位に設定する素子で構成し、低電位側駆動素子を、導通状態になると低電位側信号線の電位を自身の制御端子の電位から所定電圧（ＶL1とする）だけ加えた電位に設定する素子で構成する。そして、駆動制御部の第１データ電圧設定部は、信号出力部が第１データを出力すると、高電位側駆動素子及び低電位側駆動素子それぞれの制御端子に両者の電位差を所定電圧以上とする電圧信号を設定し、第２データ電圧設定部は、信号出力部が第２データを出力すると、上記それぞれの制御端子に両者の電位差を所定電圧未満とする電圧信号を設定する。これらの作用により、伝送線路を構成する一対の信号線間の電圧を変化させて差動信号を伝送する。
【０００７】
斯様に構成すれば、高電位側信号線と低電位側信号線との電位差は、第１データが出力された場合は、高電位側，低電位側駆動素子それぞれの制御端子間に与えられている所定電圧以上の電位差より電圧（ＶH1＋ＶL1）を減じた値となる。また、第２データが出力された場合は、各制御端子間に与えられている所定電圧未満の電位差より電圧（ＶH1＋ＶL1）を減じた値となる。すなわち、信号出力部が第１データを出力している状態から第２データを出力する状態に遷移すると、一対の信号線の電位差は、高電位側，低電位側駆動素子それぞれの制御端子に与えられる電圧に応じて変化するので、信号線に電流を流している経路がいきなり途絶することがなく、電流が徐々に減少するように各駆動素子が遮断状態に移行する。したがって、各駆動素子がオフ状態に移行する場合に発生しようとするアンダーシュートを抑制できる。
【０００８】
請求項２記載の送信ドライバ回路によれば、高電位側駆動素子を、制御端子がゲートに対応し、ドレインが高電位基準点に、ソースが高電位側信号線に接続されるＮチャネルＭＯＳＦＥＴで構成し、低電位側駆動素子を、制御端子がゲートに対応し、ドレインが低電位基準点に、ソースが低電位側信号線に接続されるＰチャネルＭＯＳＦＥＴで構成する。すなわち、ＭＯＳＦＥＴがオンしている状態では、ゲート−ソース間の電位差は閾値電圧に相当する。したがって、ＮチャネルＭＯＳＦＥＴ，ＰチャネルＭＯＳＦＥＴそれぞれのゲート電位をＶGN，ＶGP，それぞれの閾値電圧をＶTN（＝ＶH1），ＶTP（＝ＶL1）とすれば、高電位側信号線と低電位側信号線との電位差を、（ＶGN−ＶTN）と（ＶGP＋ＶTP）との差で設定することができる。
【０００９】
請求項３記載の送信ドライバ回路によれば、第２データ電圧設定部は、信号出力部が第２データを出力すると、高電位側，低電位側駆動素子の制御端子を、何れも高電位基準点と低電位基準点との中点電位に設定するので、双方の制御端子が同電位となる。そして、各駆動素子が遮断状態になると、中点電位設定部は、一対の信号線の電位を高電位基準点と低電位基準点との中点電位に設定する。したがって、第２データが出力された場合は、一対の信号線の電位差をゼロにすることができる。
【００１０】
請求項４記載の送信ドライバ回路によれば、第１データ電圧設定部は、前記中点電位を基準として、所定の電圧（Ｖαとする）を加えた電圧信号を高電位側駆動素子の制御端子に出力し、所定の電圧（Ｖβとする）を減じた電圧信号を低電位側駆動素子の制御端子に出力する。したがって、第１データが出力された場合は、一対の信号線の電位差を、
[Ｖα＋Ｖβ−（ＶH1＋ＶL1）]で設定することができる。
【００１１】
請求項５記載の送信ドライバ回路によれば、第１データ電圧設定部の電位付与部は、信号出力部が第１データを出力すると、カレントミラー回路のミラー電流経路で且つ高電位側，低電位側駆動素子の制御端子間に挿入される２つの抵抗素子（抵抗値Ｒ１，Ｒ２とする）の共通接続点に中点電位（ＶMとする）を付与する。したがって、定電流源が定める電流値をＩrefとすると、第１データが出力された場合の一対の制御端子間の電位差を、（ＶM＋Ｒ１・Ｉref）と（ＶM−Ｒ２・Ｉref）との差で設定することができる。
【００１２】
請求項６記載の送信ドライバ回路によれば、第２データ電圧設定部は、第１データ電圧設定部を構成するカレントミラー回路によって流れるミラー電流を遮断するように制御して、高電位側，低電位側駆動素子それぞれの制御端子に電圧信号を設定する。すなわち、第１データ電圧設定部が請求項５で述べたように一対の制御端子間の電位差を設定している状態から、第２データ電圧設定部がカレントミラー回路によって流れるミラー電流を遮断すると、２つの抵抗素子の直列回路に電流が流れなくなる。したがって、高電位側，低電位側駆動素子それぞれの制御端子の電位は、何れも中点電位に設定される。
【００１３】
請求項７記載の送信ドライバ回路によれば、第２データ電圧設定部は、第１データ電圧設定部を構成する定電流源の電流値を変化させることで、高電位側駆動素子の制御端子及び低電位側駆動素子それぞれの制御端子に電圧信号を設定する。すなわち、定電流源の電流値を変化させれば、カレントミラー回路に流すミラー電流の値を変化させることができるので、第２データ電圧設定部が定電流源を介して流れる電流を減少させれば、カレントミラー回路を介して２つの抵抗素子の直列回路に流れる電流も減少する。したがって、高電位側，低電位側駆動素子それぞれの制御端子の電位を、何れも中点電位に設定することができる。
【００１４】
請求項８記載の送信ドライバ回路によれば、第２データ電圧設定部を、ドレインが高電位側駆動素子の制御端子に接続される第１ＮチャネルＭＯＳＦＥＴと、ソースが低電位側駆動素子の制御端子に接続される第２ＮチャネルＭＯＳＦＥＴと、一対の信号線の中点電位を検出する中点電位検出部とを備えて構成する。そして、第１ＮチャネルＭＯＳＦＥＴのソースは第２ＮチャネルＭＯＳＦＥＴのドレインに接続されて、中点電位検出部により検出された中点電位が付与され、第１及び第２ＮチャネルＭＯＳＦＥＴのゲートには、信号出力部が第２データを出力した場合に、これらが何れもオンする電圧信号が与えられる。すなわち、第２データが出力されることで第１及び第２ＮチャネルＭＯＳＦＥＴが何れもオンすれば、高電位側，低電位側駆動素子それぞれの制御端子の電位は、何れも一対の信号線の中点電位に設定されるので、各駆動素子を遮断状態にできる。
【００１５】
請求項９記載の送信ドライバ回路によれば、２値データの変化に応じて、第１データ電圧設定部と第２データ電圧設定部との動作が切り替わる際に、所定の遅延時間を付与する遅延時間付与部を備える。したがって、第１，第２データ電圧設定部それぞれの動作が、アクティブ／インアクティブに遷移する時間を遅延させることで、高電位側，低電位側駆動素子のオンオフの切り替わりも遅延させることができ、アンダーシュートの発生を一層抑制できる。
【００１６】
請求項１０記載の送信ドライバ回路によれば、遅延時間付与部を、高電位側，低電位側駆動素子それぞれの制御端子間に接続されるコンデンサで構成するので、コンデンサの容量と配線の抵抗分との時定数によって、高電位側，低電位側駆動素子それぞれの制御端子の電位変化を遅延させることができる。
【００１７】
請求項１１記載の送信ドライバ回路によれば、対称性調整部は、信号出力部が第１データを出力した場合に、一対の信号線の中点電位が高電位基準点と低電位基準点との中点電位よりも高ければ高電位側駆動素子の制御端子の電位を低下させ、前者の中点電位が後者の中点電位よりも低い場合は、低圧側駆動素子の制御端子の電位を上昇させることで、双方の中点電位が等しくなるように調整する。したがって、第１データが出力された場合に、双方の中点電位の差に応じて発生するコモンモードノイズを低減できる。
【００１８】
請求項１２記載の送信ドライバ回路によれば、対称性調整部を、高電位側駆動素子の制御端子に接続される第１抵抗素子と、第１抵抗素子にドレインが接続されるＮチャネルＭＯＳＦＥＴと、低電位側駆動素子の制御端子に接続される第２抵抗素子と、第２抵抗素子にドレインが接続されるＰチャネルＭＯＳＦＥＴとを備えて構成する。そして、前記Ｎチャネル及び前記ＰチャネルＭＯＳＦＥＴのゲートを共通に接続し、それらのゲートには中点電位検出部により検出される中点電位を与え、双方のＦＥＴのソースを共通に接続し、それらのソースには、信号出力部が第１データを出力すると高電位基準点と低電位基準点との中点電位を与える。したがって、各ＦＥＴは、ソースに付与される中点電位と、ゲートに付与される中点電位との差に応じてオンするので、抵抗素子を介してインピーダンスを低下させることにより、両者の電位差を低減できる。
【図面の簡単な説明】
【００１９】
【図１】第１実施例であり、送信ドライバ回路の構成を示す図
【図２】特許文献１の構成に対応する図１相当図
【図３】信号波形を観測するために使用した擬似負荷回路を示す図
【図４】図１，図２の送信ドライバ回路に擬似負荷回路を接続した場合に、信号線間で観測される電圧波形を示す図
【図５】コモンモードノイズ波形を示す図４相当図
【図６】差動通信ネットワークの構成を示す図
【図７】第２実施例を示す図１相当図
【図８】第３実施例を示す図１相当図
【発明を実施するための形態】
【００２０】
（第１実施例）
以下、第１実施例について図１ないし図６を参照して説明する。図６は、差動通信ネットワークの構成を示す。差動通信ネットワーク１は、車両に搭載される複数のノード２間の制御通信のために、それらのノード２がツイストペア線で構成される伝送線路３を介して並列にバス接続されたネットワークである。各ノード２は、それぞれ車両の状態を検出するためのセンサ類やセンサからの情報に基づいてアクチュエータをコントロールする制御用のコントローラ（ＥＣＵ：Electronic Control Unit）である。各ノード２にはそれぞれ通信回路が設けられており、伝送線路３での通信プロトコルに従って送信データや受信データを通信信号に変換し、他のノード２との通信を行う。伝送線路２の途中には、適宜、伝送線路３を分岐するためのハブ４が設けられている。
【００２１】
図１は、ノード２における送信ドライバ回路の構成を中心に示す図である。送信ドライバ回路１１において、例えば５Ｖの電源Ｖｃｃ（高電位基準点）には、カレントミラー回路１２を構成する２つのＰチャネルＭＯＳＦＥＴ１２ａ及び１２ｂのソースが接続されている。ＰチャネルＭＯＳＦＥＴ１２ａ及び１２ｂのゲートは、ＰチャネルＭＯＳＦＥＴ１２ａのドレインに共通に接続されており、前記ドレインは、定電流源１３を介してＮチャネルＭＯＳＦＥＴ１４ａのドレインに接続されている。ＮチャネルＭＯＳＦＥＴ１４ａは、もう１つのＮチャネルＭＯＳＦＥＴ１４ｂと共にカレントミラー回路１４を構成しており、それらのソースはグランド（低電位基準点）に接続され、同ゲートは共通にＮチャネルＭＯＳＦＥＴ１４ａのドレインに接続されている。
【００２２】
ＰチャネルＭＯＳＦＥＴ１２ｂのドレインは、抵抗値が等しい２つの抵抗素子１５及び１６の直列回路を介してＮチャネルＭＯＳＦＥＴ１４ｂのドレインに接続されている。電源Ｖｃｃの中点電圧Ｖｃｃ／２が供給される電位点には、ＮチャネルＭＯＳＦＥＴ１７のドレインが接続されており、ＮチャネルＭＯＳＦＥＴ１７のソースは、ＮチャネルＭＯＳＦＥＴ１８のソース，ドレインを介して、抵抗素子１５及び１６の共通接続点に接続されている。
入力端子１９は、バッファ２０を介してＮチャネルＭＯＳＦＥＴ１７及び１８のゲートに接続されている。そして、入力端子１９には、図示しない信号出力回路によって、グランド基準の送信信号が与えられる。
【００２３】
また、ＰチャネルＭＯＳＦＥＴ１２ｂのドレインは、ＮチャネルＭＯＳＦＥＴ２１（高電位側駆動素子）のゲート２１Ｇに接続され、ＮチャネルＭＯＳＦＥＴ１４ｂのドレインは、ＰチャネルＭＯＳＦＥＴ２２（低電位側駆動素子）のゲート２２Ｇに接続されている。ＮチャネルＭＯＳＦＥＴ２１のドレインは電源Ｖｃｃに接続され、ＰチャネルＭＯＳＦＥＴ２２のドレインはグランドに接続されている。そして、ＮチャネルＭＯＳＦＥＴ２１のソースは伝送線路３の信号線３Ｈ（高電位側信号線）に接続され、ＰチャネルＭＯＳＦＥＴ２２のソースは信号線３Ｌ（低電位側信号線）に接続されている。
【００２４】
ゲート２１Ｇとゲート２２Ｇとの間には、コンデンサ（遅延時間付与部）２３が接続されている。また、ゲート２１Ｇは、ＮチャネルＭＯＳＦＥＴ２４（第１ＮチャネルＭＯＳＦＥＴ）のドレインに接続されており、ＮチャネルＭＯＳＦＥＴ２４のソースは、ＮチャネルＭＯＳＦＥＴ２５（第２ＮチャネルＭＯＳＦＥＴ）のドレイン，ソースを介してゲート２２Ｇに接続されている。入力端子１９は、ＮＯＴゲート２６を介して、ＮチャネルＭＯＳＦＥＴ２４及び２５のゲートに接続されている。
【００２５】
また、ゲート２１Ｇは、抵抗素子２７を介してＮチャネルＭＯＳＦＥＴ２８のドレインに接続されており、ＮチャネルＭＯＳＦＥＴ２８のソースは、ＰチャネルＭＯＳＦＥＴ２９のソース，ドレイン及び抵抗素子３０を介してゲート２２Ｇに接続されている。ＮチャネルＭＯＳＦＥＴ２４のソースは、ＮチャネルＭＯＳＦＥＴ２８及びＰチャネルＭＯＳＦＥＴ２９のゲートに接続されている。そして、ＮチャネルＭＯＳＦＥＴ２８及び２９のソースは、抵抗素子１５及び１６の共通接続点に接続されている。
【００２６】
信号線３Ｈ，３Ｌの間には、抵抗値が等しい２つの抵抗素子３１及び３２の直列回路が接続されており、これらの共通接続点は、ＮチャネルＭＯＳＦＥＴ２８及びＰチャネルＭＯＳＦＥＴ２９のゲートに接続されている。また、信号線３Ｈ，３Ｌの間には、抵抗値が等しい４つの抵抗素子３３〜３６の直列回路が接続されている。そして、抵抗素子３４及び３５の共通接続点には中点電位Ｖｃｃ／２が与えられており、抵抗素子３３及び３４の共通接続点と、抵抗素子３５及び３６の共通接続点とは、それぞれ受信回路３７の信号入力端子に接続されている。尚、受信回路３７が送信ドライバ回路２１の構成要素でないことは言うまでもない。
【００２７】
また、以上の構成において、カレントミラー回路１２及び１４，定電流源１３，抵抗素子１５及び１６，ＮチャネルＭＯＳＦＥＴ１７及び１８，バッファ２０は第１データ電圧設定部４１を構成し、ＮチャネルＭＯＳＦＥＴ２４及び２５，ＮＯＴゲート２６は第２データ電圧設定部４２を構成し、ＮチャネルＭＯＳＦＥＴ２８及びＰチャネルＭＯＳＦＥＴ２９，抵抗素子２８及び３０は対称性調整部４３を構成し、抵抗素子３１及び３２は中点電位検出部４４を構成し、抵抗素子３３〜３６は中点電位設定部４５を構成している。また、ＮチャネルＭＯＳＦＥＴ１７及び１８，バッファ２０は中点電位付与部４６を構成している。尚、中点電位検出部４４も第２データ電圧設定部４２の一部であるが、図示の都合上、図１では両者を分離させて示している。
【００２８】
次に、本実施例の作用について説明する。信号出力部によって入力端子１９にロウレベルの信号（第２データ）が与えられると、ＮチャネルＭＯＳＦＥＴ１７及び１８が何れもオフする。一方、ＮチャネルＭＯＳＦＥＴ２４及び２５は何れもオンするので、ＮチャネルＭＯＳＦＥＴ２１のゲート２１Ｇと、ＰチャネルＭＯＳＦＥＴ２２のゲート２２Ｇとが短絡されて、それらの電位は信号線３Ｈ，３Ｌ間の電位差の中点電位となる。このとき、他のノードが伝送線路３をドライブしていなければ、上記中点電位はＶｃｃ／２となる。したがって、ＮチャネルＭＯＳＦＥＴ２１のソース−ゲート間，ＰチャネルＭＯＳＦＥＴ２２のソース−ゲート間には電位差がなく、これらのＦＥＴ２１及び２２は何れもオフになる。
【００２９】
次に、信号出力部によって入力端子１９にハイレベルの信号（第１データ）が与えられた場合、ＮチャネルＭＯＳＦＥＴ１７及び１８が何れもオンするので、抵抗素子１５及び１６（それぞれの抵抗値をＲ１とする）の共通接続点の電位はＶｃｃ／２となる。また、ＮチャネルＭＯＳＦＥＴ２４及び２５は何れもオフになる。そして、カレントミラー回路１２及び１４におけるＰチャネルＭＯＳＦＥＴ１２ｂ及びＮチャネルＭＯＳＦＥＴ１４ｂのドレイン側には、定電流源１３による基準電流Ｉrefがミラーされるので、ＮチャネルＭＯＳＦＥＴ２１のゲート２１Ｇの電位ＶG１は、
ＶG1＝（Ｖｃｃ／２）＋Ｒ１・Ｉref   …（１）
となり、ＰチャネルＭＯＳＦＥＴ２２のゲート２２Ｇの電位ＶG2は、
ＶG2＝（Ｖｃｃ／２）−Ｒ１・Ｉref   …（２）
となる。したがって、ＮチャネルＭＯＳＦＥＴ２１，ＰチャネルＭＯＳＦＥＴ２２の閾値電圧をＶgsonとすると、（Ｖgson＜Ｒ１・Ｉref）に設定することで、ＮチャネルＭＯＳＦＥＴ２１，ＰチャネルＭＯＳＦＥＴ２２は何れもオンする。この時、ゲート２１Ｇ，２２Ｇの電位差は、
ＶG1−ＶG2＝２・Ｒ１・Ｉref   …（３）
である。
【００３０】
ＮチャネルＭＯＳＦＥＴ２１，ＰチャネルＭＯＳＦＥＴ２２が何れもオンすると、信号線３Ｈの電位ＶHは、
ＶH＝ＶG1−Ｖgson       …（４）
となり、信号線３Ｌの電位ＶLは、
ＶL＝ＶG2＋Ｖgson       …（５）
となる。したがって、信号線３Ｈ，３Ｌの電位は、ＮチャネルＭＯＳＦＥＴ２１のゲート２１Ｇ，ＰチャネルＭＯＳＦＥＴ２２のゲート２２Ｇを基準としてクランプされる。またこの時、信号線３Ｈ，３Ｌの電位差は、
ＶH−ＶL＝（ＶG1−ＶG2）−２Ｖgson
＝２（Ｒ１・Ｉref−Ｖgson） …（６）
となるので、電位差（ＶH−ＶL）が通信規格を満たすように（例えばＣＡＮであればビット“０”：ドミナントレベルに対応するように）抵抗値Ｒ１，電流値Ｉrefを調整すれば良い。
【００３１】
そして、入力端子１９のレベルがハイからロウに変化する場合には、ゲート２１Ｇの電位ＶG1は（１）式から中点電位Ｖｃｃ／２へ、ゲート２２Ｇの電位ＶG2は（２）式から中点電位Ｖｃｃ／２へと遷移するが、その過程において、信号線３Ｈの電位ＶH，信号線３Ｌの電位ＶLは、ＮチャネルＭＯＳＦＥＴ２１，２２それぞれのゲート−ソース間電位が（＞Ｖgson）を満たす間は、（４），（５）式に従いながら変化する。
すなわち、ＮチャネルＭＯＳＦＥＴ２１，ＰチャネルＭＯＳＦＥＴ２２がオンからオフに切り替わる際は直ちにオフには切り替わらず、信号線３Ｈ，３Ｌとの間で過渡的に電流を流す期間を確保しながら徐々にオフ側に移行するので、信号線３Ｈ，３Ｌが有するインピーダンスに蓄えられた電流エネルギーを消費しながらオフに移行する。この作用によりアンダーシュートが低減され、曳いてはオーバーシュートの低減にも繋がる。
【００３２】
またこの場合、ゲート２１Ｇ，２２Ｇ間にコンデンサ２３が接続されていることで、ゲート電位ＶG1，ＶG2が中点電位Ｖｃｃ／２と（１），（２）式との間で変化する場合に、その容量と回路配線の抵抗分との時定数に応じたコンデンサ２３の充放電が伴う。それにより、ＮチャネルＭＯＳＦＥＴ２１，ＰチャネルＭＯＳＦＥＴ２２のオンオフ切替えに遅延時間が付与されるため、アンダーシュートの発生が更に抑制される。
【００３３】
さらに、対称性調整部４３は、以下のように作用する。ＮチャネルＭＯＳＦＥＴ２８及びＰチャネルＭＯＳＦＥＴ２９のソース（電位ＶS3とする）には、入力端子１９の信号レベルがハイの場合に中点電位Ｖｃｃ／２が与えられ、同ゲート（電位ＶG3とする）には、中点電位検出部４４により信号線３Ｈ，３Ｌの電位差の中点電位が与えられている。したがって、ソース電位ＶS3とゲート電位ＶG3との差が閾値電圧Ｖgson以上になると、ＮチャネルＭＯＳＦＥＴ２８がオンして、ゲート２１Ｇから、抵抗素子２７を介して抵抗素子１５及び１６の共通接続点側に電流が流れる。
すると、ＰチャネルＭＯＳＦＥＴ１２ｂのドレイン電流が抵抗素子２７に分流するので、ゲート２１Ｇの電位ＶG1が低下して、ＮチャネルＭＯＳＦＥＴ２８をオフさせるように作用する。これにより、信号線３Ｈ，３Ｌの中点電位がＶｃｃ／２に等しくなるように調整される。
【００３４】
一方、ソース電位ＶS3とゲート電位ＶG3との差が負極性で閾値電圧Ｖgson以上になると、ＰチャネルＭＯＳＦＥＴ２９がオンして、抵抗素子１５及び１６の共通接続点から、抵抗素子３０を介してゲート２２Ｇ側に電流が流れる。すると、ＮチャネルＭＯＳＦＥＴ１４ｂのドレイン電流が抵抗素子３０に分流するので、ゲート２２Ｇの電位ＶG2が上昇して、ＰチャネルＭＯＳＦＥＴ２９をオフさせるように作用する。これにより、信号線３Ｈ，３Ｌの中点電位がＶｃｃ／２に等しくなるように調整されるので、コモンモードノイズを低減する効果がある。
【００３５】
次に、本実施例の構成と、特許文献１に開示されている構成との比較を図２ないし図５を参照して行う。図２は、特許文献１の構成に対応するもので、送信ドライバ回路に相当する部分；送信ドライバ回路５０については一般的であると思われる構成を採用した。信号線３Ｈに抵抗素子を介して接続されているのは、電源Ｖｃｃにソースが接続されたＰチャネルＭＯＳＦＥＴ５１のドレインであり、信号線３Ｌに抵抗素子を介して接続されているのは、ソースがグランドに接続されたＮチャネルＭＯＳＦＥＴ５２のドレインである。
【００３６】
また、電源Ｖｃｃとグランドとの間には、ＰチャネルＭＯＳＦＥＴ５１及びＮチャネルＭＯＳＦＥＴ５２とそれぞれ同方向となるように、ＰチャネルＭＯＳＦＥＴ５３及びＮチャネルＭＯＳＦＥＴ５４の直列回路が接続されており、両者のドレインは抵抗素子を介して、ＮチャネルＭＯＳＦＥＴ５２のゲートの共通に接続されている。
入力端子１９は、ＮＯＴゲート５５を介してＰチャネルＭＯＳＦＥＴ５３及びＮチャネルＭＯＳＦＥＴ５４のゲートに接続されていると共に、抵抗素子を介してＰチャネルＭＯＳＦＥＴ５１のゲートに接続されている。そして、信号線３Ｈ，３Ｌの間には、逆方向のダイオード５６が接続されている。
【００３７】
図３は、信号波形を観測するために使用した擬似負荷回路５７を示す。擬似負荷回路５７は、信号線３Ｈ，３Ｌにそれぞれ挿入される２つの１０００ｎＨのインダクタンスと、信号線３Ｈ，３Ｌに接続される２つの１００ｐＦのコンデンサと、６０Ωの抵抗素子と、直列接続された２つの１８ｋΩの抵抗素子とで構成され、１８ｋΩの抵抗素子の共通接続点には、中点電位Ｖｃｃ/２が与えられている。
【００３８】
図４は、送信ドライバ回路１１，５０に擬似負荷回路５７を接続した場合に、信号線３Ｈ，３Ｌ間で観測される電圧波形を示している。図４（ａ）に示す送信ドライバ回路１１の方が、図４（ｂ）に示す送信ドライバ回路５０に比較してアンダーシュート，オーバーシュートが何れも低減されていることが明らかである。
また、図５は、同じく送信ドライバ回路１１，５０に擬似負荷回路５７を接続した場合に観測されるコモンモードノイズ波形，すなわち信号線３Ｈ，３Ｌ間の中点電位の変動を示している。これについても、図５（ａ）に示す送信ドライバ回路１１の方が、図５（ｂ）に示す送信ドライバ回路５０に比較してコモンモードノイズが低減されていることが明らかである。
【００３９】
以上のように本実施例によれば、ＮチャネルＭＯＳＦＥＴ２１のドレインを電源Ｖｃｃに接続し、ＰチャネルＭＯＳＦＥＴ２２のドレインをグランドに接続して、ＮチャネルＭＯＳＦＥＴ２１，ＰチャネルＭＯＳＦＥＴ２２のソースをそれぞれ信号線３Ｈ，３Ｌに接続する。そして、第１データ電圧設定部４１は、信号出力部がハイレベル信号を出力すると、ゲート２１Ｇ，２２Ｇ間の電位差を（２・Ｒ１・Ｉref）にする電圧信号を設定し、第２データ電圧設定部４２は、信号出力部がロウレベル信号を出力すると、ゲート２１Ｇ，２２Ｇ間の電位差をゼロにする電圧信号を設定する（この場合の「所定電圧」は、（２・Ｒ１・Ｉref）とゼロとの間に設定される）。これらの作用により、伝送線路３を構成する信号線３Ｈ，３Ｌ間の電圧を変化させて差動信号を伝送するようにした。
【００４０】
すなわち、信号出力部がハイレベル信号を出力している状態からロウレベル信号を出力する状態に遷移すると、信号線３Ｈ，３Ｌの電位差は、ＮチャネルＭＯＳＦＥＴ２１，ＰチャネルＭＯＳＦＥＴ２２のゲート２１Ｇ，２２Ｇに与えられる電圧に応じて変化するので（つまり、これらがソースフォロアとして動作するので）、信号線３Ｈ，３Ｌに電流を流している経路がいきなり途絶することがなく、電流が徐々に減少するようにＮチャネルＭＯＳＦＥＴ２１，ＰチャネルＭＯＳＦＥＴ２２が遮断状態に移行する。したがって、ＮチャネルＭＯＳＦＥＴ２１，ＰチャネルＭＯＳＦＥＴ２２がオフ状態に移行する場合に発生しようとするアンダーシュートを抑制できる。
【００４１】
そして、ＮチャネルＭＯＳＦＥＴ２１，ＰチャネルＭＯＳＦＥＴ２２がオンしている状態では、ゲート−ソース間の電位差は閾値電圧に相当し、第１データ電圧設定部４１は、中点電位Ｖｃｃ／２を基準として、所定の電圧Ｒ１・Ｉrefを加えた電圧信号をゲート２１Ｇに出力し、所定の電圧Ｒ１・Ｉrefを減じた電圧信号をゲート２２Ｇに出力する。具体的には、中点電位付与部４６は、信号出力部がハイレベル信号を出力すると、カレントミラー回路１２及び１４のミラー電流経路で且つゲート２１Ｇ，２２Ｇ間に挿入される抵抗素子１５及び１６の共通接続点に中点電位Ｖｃｃ／２を付与する。したがって、定電流源１３が定める電流値をＩrefとすると、ハイレベル信号が出力された場合のゲート２１Ｇ，２２Ｇ間の電位差を（３）式で設定することができ、信号線３Ｈ，３Ｌの電位差を（６）式で設定することができる。
【００４２】
また、第２データ電圧設定部４２は、信号出力部がロウレベル信号を出力すると、ゲート２１Ｇ，２２Ｇを何れも中点電位Ｖｃｃ／２に設定するので、ゲート２１Ｇ，２２Ｇが同電位となる。そして、ＮチャネルＭＯＳＦＥＴ２１，ＰチャネルＭＯＳＦＥＴ２２がオフ状態になると、中点電位付与部４６は、一対の信号線の電位を高電位基準点と低電位基準点との中点電位に設定する。したがって、ロウレベル信号が出力された場合は、信号線３Ｈ，３Ｌの電位差をゼロにできる。
【００４３】
具体的には、第２データ電圧設定部４２を、ドレインがゲート２１Ｇに接続されるＮチャネルＭＯＳＦＥＴ２４と、ソースがゲート２２Ｇに接続されるＮチャネルＭＯＳＦＥＴ２５と、信号線３Ｈ，３Ｌの中点電位を検出する中点電位検出部４４とを備えて構成する。そして、ＮチャネルＭＯＳＦＥＴ２４のソースをＮチャネルＭＯＳＦＥＴ２５のドレインに接続し、それらに中点電位検出部４４により検出された中点電位を付与し、ＮチャネルＭＯＳＦＥＴ２４及び２５のゲートには、信号出力部がロウレベル信号を出力した場合に、これらが何れもオンする電圧信号が与えるようにした。すなわち、ＮチャネルＭＯＳＦＥＴ２４，２５が何れもオンすれば、ゲート２１Ｇ，２２Ｇの電位は、何れも信号線３Ｈ，３Ｌの中点電位に設定されるので、ＮチャネルＭＯＳＦＥＴ２１，ＰチャネルＭＯＳＦＥＴ２２を遮断状態にできる。
【００４４】
また、ゲート２１Ｇ，２２Ｇの間にコンデンサ２２を接続することで、信号出力部が出力する２値データの変化に応じて、第１データ電圧設定部４１と第２データ電圧設定部４２との動作が切り替わる際に、コンデンサ２２の容量と回路配線の抵抗分との時定数によって所定の遅延時間を付与するようにしたので、アンダーシュートの発生を一層抑制できる。
また、対称性調整部４３は、信号出力部がハイレベル信号を出力した場合に、信号線３Ｈ，３Ｌの中点電位が中点電位Ｖｃｃ／２よりも高ければゲート２１Ｇの電位を低下させ、前者の中点電位が後者の中点電位Ｖｃｃ／２よりも低い場合は、ゲート２２Ｇの電位を上昇させることで、双方の中点電位が等しくなるように調整するので、双方の中点電位の差に応じて発生するコモンモードノイズを低減できる。
【００４５】
具体的には、対称性調整部４３を、ゲート２１Ｇに接続される抵抗素子２７と、その抵抗素子２７にドレインが接続されるＮチャネルＭＯＳＦＥＴ２８と、ゲート２２Ｇに接続される抵抗素子３０と、その抵抗素子３０にドレインが接続されるＰチャネルＭＯＳＦＥＴ２９とを備えて構成する。そして、ＮチャネルＭＯＳＦＥＴ２８及びＰチャネルＭＯＳＦＥＴ２９のゲートを共通に接続し、それらのゲートに中点電位検出部４４により検出される中点電位を与え、ＮチャネルＭＯＳＦＥＴ２８及びＰチャネルＭＯＳＦＥＴ２９のソースを共通に接続し、それらのソースに、信号出力部がハイレベル信号を出力すると中点電位Ｖｃｃ／２を与えるようにした。すなわち、ＮチャネルＭＯＳＦＥＴ２８及びＰチャネルＭＯＳＦＥＴ２９は、ソースに付与される中点電位と、ゲートに付与される中点電位Ｖｃｃ／２との差に応じてオンするので、抵抗素子２８，３０を介してインピーダンスを低下させることにより、両者の電位差を低減できる。
【００４６】
（第２実施例）
図７は第２実施例であり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第２実施例の送信ドライバ回路６１は、第１データ電圧設定部６２，第２データ電圧設定部６３の構成が第１実施例と相違している。定電流源１３の下流側は、ＮチャネルＭＯＳＦＥＴ１４ａのドレインに替えてグランドに接続されている。そして、もう１つの定電流源６４（同じく定電流Ｉrefを流す）がＮチャネルＭＯＳＦＥＴ１４ａのドレインに接続されており、その上流側は電源Ｖｃｃに接続されている。
また、ＰチャネルＭＯＳＦＥＴ１２ａには、ＰチャネルＭＯＳＦＥＴ６５が並列に接続されており、ＮチャネルＭＯＳＦＥＴ１４ａには、ＮチャネルＭＯＳＦＥＴ６６が並列に接続されている。ＰチャネルＭＯＳＦＥＴ６５のゲートは入力端子１９に接続されており、ＮチャネルＭＯＳＦＥＴ６６のゲートはＮＯＴゲート６７を介して入力端子１９に接続されている。
【００４７】
そして、第２データ電圧設定部４２に替えて、抵抗素子１５及び１６の共通接続点と抵抗素子３１及び３２の共通接続点との間には、互いのドレイン及びゲートが共通に接続されたＮチャネルＭＯＳＦＥＴ６８及び６９の直列回路が接続されている。ＮチャネルＭＯＳＦＥＴ６８及び６９のゲートは、ＮＯＴゲート２６の出力端子に接続されている。以上の構成において、ＰチャネルＭＯＳＦＥＴ６５，ＮチャネルＭＯＳＦＥＴ６６，ＮＯＴゲート６７，ＮチャネルＭＯＳＦＥＴ６８及び６９，ＮＯＴゲート２６が第２データ電圧設定部６３を構成している。また、対称性調整部４３の図示は省略している。
【００４８】
次に、第２実施例の作用について説明する。信号出力部によりハイレベル信号が出力されている場合、中点電位付与部４６のＮチャネルＭＯＳＦＥＴ１７及び１８はオン，第２データ電圧設定部６３のＮチャネルＭＯＳＦＥＴ６８及び６９はオフとなる。また、ＰチャネルＭＯＳＦＥＴ６５，ＮチャネルＭＯＳＦＥＴ６６は何れもオフとなる。したがって、カレントミラー回路１２及び１４がオンして抵抗素子１５及び１６の直列回路にはミラー電流が流れるようになり、第１データ電圧設定部６２は、第１実施例の第１データ電圧設定部４１と同様に作用する。
【００４９】
この状態から、信号出力部がロウレベル信号を出力すると、上記各ＦＥＴのオンオフ状態が逆転し、カレントミラー回路１２及び１４がオフ状態になる。すると、抵抗素子１５及び１６の直列回路にはミラー電流が流れなくなり、それらの共通接続点には、ＮチャネルＭＯＳＦＥＴ６８及び６９を介して、中点電位検出部４４により検出された信号線３Ｈ，３Ｌの中点電位が付与される。したがって、ゲート２１Ｇ，２２Ｇの電位は、前記中点電位に等しく設定されるので、ＮチャネルＭＯＳＦＥＴ２１，ＰチャネルＭＯＳＦＥＴ２２は何れもオフとなる。
【００５０】
以上のように第２実施例によれば、第２データ電圧設定部６３は、第１データ電圧設定部６２を構成するカレントミラー回路１２及び１４のオンオフを制御することで、ＮチャネルＭＯＳＦＥＴ２１，ＰチャネルＭＯＳＦＥＴ２２それぞれのゲート２１Ｇ，２２Ｇに電圧信号を設定するようにした。すなわち、第１データ電圧設定部６２が第１実施例と同様にゲート２１Ｇ，２２Ｇ間の電位差を設定している状態から、第２データ電圧設定部６３がカレントミラー回路１２及び１４をオフさせると、抵抗素子１５及び１６の直列回路に電流がほとんど流れなくなるので、ゲート２１Ｇ，２２Ｇの電位を何れも信号線３Ｈ，３Ｌの中点電位に設定することができる。
【００５１】
（第３実施例）
図８は本発明の第３実施例であり、第２実施例と異なる部分について説明する。第３実施例の送信ドライバ回路７１は、第１データ電圧設定部７２，第２データ電圧設定部７３の構成が第２実施例と若干相違している。第１データ電圧設定部７２は、第２実施例における定電流源１３，６４を、定電流回路（定電流源）７４，７５に置き換えたものに類似するが、ＰチャネルＭＯＳＦＥＴ１２ａ,６５及び定電流回路７４の接続関係、並びにＮチャネルＭＯＳＦＥＴ１４ａ,６６及び定電流回路７５の接続関係は、第２実施例と若干相違している。
【００５２】
定電流回路７４は、ＰチャネルＭＯＳＦＥＴ６５のドレインとグランドとの間に接続される抵抗素子７６，ＮチャネルＭＯＳＦＥＴ７７の直列回路と、ＰチャネルＭＯＳＦＥＴ１２ａのドレインとグランドとの間に接続される，ＮチャネルＭＯＳＦＥＴ７８，抵抗素子７９の直列回路とで構成されている。ＮチャネルＭＯＳＦＥＴ７７のゲートはＮチャネルＭＯＳＦＥＴ７８のソースに接続され、ＮチャネルＭＯＳＦＥＴ７８のゲートはＮチャネルＭＯＳＦＥＴ７７のドレインに接続されている。
【００５３】
また、定電流回路７５は、電源とＮチャネルＭＯＳＦＥＴ６６のドレインとの間に接続されるＰチャネルＭＯＳＦＥＴ８０，抵抗素子８１の直列回路と、電源とＮチャネルＭＯＳＦＥＴ１４ａのドレインとの間に接続される抵抗素子８２，ＰチャネルＭＯＳＦＥＴ８３の直列回路とで構成されている。ＰチャネルＭＯＳＦＥＴ８０のゲートはＰチャネルＭＯＳＦＥＴ８３のソースに接続され、ＰチャネルＭＯＳＦＥＴ８３のゲートはＰチャネルＭＯＳＦＥＴ８０のドレインに接続されている。
【００５４】
尚、ＮＯＴゲート６７は、ＮチャネルＭＯＳＦＥＴ６６のゲートから、ＰチャネルＭＯＳＦＥＴ６５のゲートに移動されている。したがって、第２データ電圧設定部７３については、ＮＯＴゲート６７を移動させた以外は第２実施例の第２データ電圧設定部６３と同様の構成を備え、且つ第１データ電圧設定部７２も、第２データ電圧設定部７３の一部として機能する。また第２実施例と同様に、対称性調整部４３の図示は省略している。
【００５５】
次に、第３実施例の作用について説明する。信号出力部によりハイレベル信号が出力されている場合、中点電位付与部４６のＮチャネルＭＯＳＦＥＴ１７及び１８はオン，第２データ電圧設定部７３のＮチャネルＭＯＳＦＥＴ６８及び６９はオフとなる。また、ＰチャネルＭＯＳＦＥＴ６５，ＮチャネルＭＯＳＦＥＴ６６は、第２実施例とは逆に何れもオンとなる。
【００５６】
すると、定電流回路７４，７５を介して流れる電流が増大するので、カレントミラー回路１２，１４には定電流回路７４，７５により設定される定電流が流れ、ＰチャネルＭＯＳＦＥＴ１２ｂ，ＮチャネルＭＯＳＦＥＴ１４ｂ側にミラー電流が流れる。この時、例えば定電流回路７４においては、ＮチャネルＭＯＳＦＥＴ７７のゲート−ソース間電圧を、抵抗素子７９の抵抗値で除したものに相当する定電流が流れる。したがって、抵抗素子１５及び１６の直列回路にはミラー電流が流れるようになり、第１データ電圧設定部７２は、第１，第２実施例と同様に作用する。
【００５７】
この状態から、信号出力部がロウレベル信号を出力すると、上記各ＦＥＴのオンオフ状態が逆転し、カレントミラー回路１２及び１４がオフ状態になる。厳密には、定電流回路７４，７５を介して流れる電流設定値が最小となることで、カレントミラー回路１２及び１４を介して流れる電流は極めて微小となり、抵抗素子１５及び１６において生じる電位差が略ゼロとなる。そして、それらの共通接続点には、ＮチャネルＭＯＳＦＥＴ６８及び６９を介して、中点電位検出部４４により検出された信号線３Ｈ，３Ｌの中点電位が付与されるので、ゲート２１Ｇ，２２Ｇの電位は前記中点電位に等しく設定され、ＮチャネルＭＯＳＦＥＴ２１，ＰチャネルＭＯＳＦＥＴ２２は何れもオフとなる。
【００５８】
以上のように第３実施例によれば、第２データ電圧設定部７３は、第１データ電圧設定部７２を構成する定電流回路７４，７５の電流値を変化させて、ＮチャネルＭＯＳＦＥＴ２１，ＰチャネルＭＯＳＦＥＴ２２のゲート２１，２２Ｇに電圧信号を設定するので、第１，第２実施例と同様の効果が得られる。
【００５９】
本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
ＣＡＮ以外の通信プロトコルに適用しても良い。
信号出力部が出力する第１データ，第２データのレベルと、通信データの０，１との関係は、適用する通信プロトコルに応じて対応させれば良い。
第２データの出力対応する「所定電圧未満」の電位差はゼロでなくても良く、例えば予め定めた上限以内の電位差であっても良い。またこの場合、一対の信号線間の電位差についても同様である。
【００６０】
第１実施例において、コンデンサ２３や対称性調整部４３は、必要に応じて設ければ良い。また、遅延時間付与部は、２値データの変化に応じて、第１データ電圧設定部と第２データ電圧設定部との動作が切り替わる際に、所定の遅延時間を付与するものであれば、コンデンサ以外のもので構成しても良い。
高電位基準点，低電位基準点の各電位は、両者の高低関係を維持する範囲で適宜変更して良い。
ＭＯＳＦＥＴをバイポーラトランジスタに置き換えて構成しても良い。その場合、必要に応じて適宜バイアス抵抗を追加すれば良い。
【符号の説明】
【００６１】
図面中、３は伝送線路、３Ｈ，３Ｌは信号線（高電位側信号線，低電位側信号線）、１１は送信ドライバ回路、１２，１４はカレントミラー回路、１３は定電流源、１５，１６は抵抗素子、２１はＮチャネルＭＯＳＦＥＴ（高電位側駆動素子）、２２はＰチャネルＭＯＳＦＥＴ（低電位側駆動素子）、２３はコンデンサ（遅延時間付与部）、２４，２５はＮチャネルＭＯＳＦＥＴ（第１，第２ＮチャネルＭＯＳＦＥＴ）、４１は第１データ電圧設定部、４２は第２データ電圧設定部、４３は対称性調整部、４４は中点電位検出部、４５は中点電位設定部、４６は中点電位付与部、６１は送信ドライバ回路、６２は第１データ電圧設定部、６３は第２データ電圧設定部、６４は定電流源を示す。７１は送信ドライバ回路、７２は第１データ電圧設定部、７３は第２データ電圧設定部、７４，７５は定電流回路（定電流源）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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