(57)【特許請求の範囲】
【請求項１】
内蔵メモリ内の１以上の不良を修理するためのメモリ修理回路であって、
少なくとも１つのヒューズレジスタ、
（ｉ）該内蔵メモリ内の１以上の不良に関するステータス情報を受信し、（ii）該ステータス情報に基づいて該メモリが修理可能かを判断し、（iii）該メモリが修理可能であるとみなされるときは、該メモリの不良メモリセルに対応するアドレスを記憶し、（iv）該メモリ修理回路に供給される電圧源を用いて、該不良メモリセルに対応するアドレスを該ヒューズレジスタに焼き付け、及び（ｖ）該不良メモリセルに対応するアドレスが該ヒューズレジスタに焼き付けられたことを確認するように動作する第１の状態機械を実装する、該ヒューズレジスタに結合された第１の状態機械回路、及び
（ｉ）該少なくとも１つのヒューズレジスタに記憶された情報を該内蔵メモリに関連する少なくとも１つの修理レジスタにダウンロードし、及び（ii）アドレスが該内蔵メモリ内の不良メモリ部分に対応する回路で受信されると、該不良メモリ部分へのアクセスを該少なくとも１つの修理レジスタに再ルーティングするように動作する第２の状態機械を実装する、該ヒューズレジスタに結合された第２の状態機械回路を備える
メモリ修理回路。
【請求項２】
請求項１のメモリ修理回路において、該第１の状態機械が、該メモリ内で検出された不良数を評価し、該不良数を所定のしきい値数と比較することによって該メモリが修理可能か否かを判別するように動作するメモリ修理回路。
【請求項３】
請求項１のメモリ修理回路において、該第１の状態機械がさらに、（vi）該内蔵メモリで実行される少なくとも１つのメモリ内蔵自己テスト手順に関してステータス情報を自動テスト機器（ＡＴＥ）に送信し、及び（vii）該ステータス情報に応じて該ＡＴＥによって生成された少なくとも１つの制御信号を該ＡＴＥから受信するように動作し、該第１の状態機械が、該少なくとも１つの制御信号に関連して、該不良メモリセルに対応する該アドレスを該少なくとも１つのヒューズレジスタに焼き付けるためにヒューズ焼付け手順を開始するメモリ修理回路。
【請求項４】
請求項１のメモリ修理回路において、該第１の状態機械がさらに、（vi）該不良メモリセルに対応する該アドレスを該ヒューズレジスタに焼き付けるためのヒューズ焼付け手順が完了したことを示す確認応答信号を自働テスト機器（ＡＴＥ）に送信し、及び（vii）該確認応答信号に応じて該ＡＴＥによって生成された少なくとも１つの制御信号を該ＡＴＥから受信するように動作し、該第１の状態機械が、該少なくとも１つの制御信号に関連して、該不良メモリセルに対応する該アドレスが該ヒューズレジスタに焼き付けられたことの確認を開始するメモリ修理回路。
【請求項５】
請求項１のメモリ修理回路であって、さらに、該状態機械回路に動作可能に結合された入力／出力インターフェイスを備え、該インターフェイスが該状態機械回路と少なくとも１つの外部回路との間の通信を提供するよう動作するメモリ修理回路。
【請求項６】
請求項１のメモリ修理回路において、該少なくとも１つのヒューズレジスタを焼き付けるために、該第１の状態機械が第１のモードにおいて該メモリ回路によって受ける電圧源を該ヒューズレジスタに所定の期間印加するように動作し、第２のモードにおいて該ヒューズレジスタが該電圧源を受けるのを無効化するように動作するメモリ修理回路。
【請求項７】
請求項１のメモリ修理回路において、該第１の状態機械がアイドル状態において該メモリ修理回路のリセットに応じて動作し、該第１の状態機械が、該アイドル状態中に、該メモリ回路における自動メモリ修理手順を開始するための自動テスト機器（ＡＴＥ）からの制御信号を受信するまで該アイドル状態を維持するメモリ修理回路。
【請求項８】
内蔵メモリ内の１以上の不良を修理するための少なくとも１つのメモリ修理回路を含む集積回路であって、該メモリ修理回路が、
少なくとも１つのヒューズレジスタ、
（ｉ）該内蔵メモリ内の１以上の不良に関するステータス情報を受信し、（ii）該ステータス情報に基づいて該メモリが修理可能かを判断し、（iii）該メモリが修理可能であるときは、該メモリの不良メモリセルに対応するアドレスを記憶し、（iv）該メモリ修理回路に供給された電圧源を用いて、該不良メモリセルに対応するアドレスを該ヒューズレジスタに焼き付け、及び（ｖ）該不良メモリセルに対応するアドレスが該ヒューズレジスタに焼き付けられたことを確認するように動作する第１の状態機械を実装する、該ヒューズレジスタに結合された第１の状態機械回路、及び
（ｉ）該少なくとも１つのヒューズレジスタに記憶された情報を該内蔵メモリに関連する少なくとも１つの修理レジスタにダウンロードし、及び（ii）アドレスが該内蔵メモリ内の不良メモリ部分に対応する回路で受信されると、該不良メモリ部分へのアクセスを該少なくとも１つの修理レジスタに再ルーティングするように動作する第２の状態機械を実装する、該ヒューズレジスタに結合された第２の状態機械回路を備える
集積回路。
【請求項９】
内蔵メモリ内の１以上の不良を修理するためのメモリ修理回路に接続されて使用するための自動テスト機器（ＡＴＥ）装置であって、
プログラマブル電圧源、及び
該プログラマブル電圧源に結合された少なくとも１つのプロセッサであって、（ｉ）第１の制御信号を生成し、該第１の制御信号はメモリ修理回路において自動メモリ修理手順を開始するために該メモリ修理回路に供給されるものであり、（ii）該メモリ修理回路から、該内蔵メモリで実行されるメモリ内蔵自己テスト（ＭＢＩＳＴ）手順に関係するステータス情報を受信し、（iii）少なくともある程度該ステータス情報に基づいて該内蔵メモリが修理可能かを判断し、（iv）該内蔵メモリが修理可能であると判断されると、該プログラマブル電圧源を、該メモリ修理回路内の少なくとも１つのヒューズレジスタを焼き付けるのに適した最小電位に少なくとも等しい第１の電圧レベルに設定するとともに、第２の制御信号を生成し、該第２の制御信号は少なくとも１つのヒューズレジスタをプログラムするための自動ヒューズ焼付け手順を開始するために該メモリ修理回路に供給されるものであり、（ｖ）該ヒューズ焼付け手順が完了したかを示す第１の確認応答を受信し、（vi）該ヒューズ焼付け手順が完了したことの第１の確認応答に応じて、該プログラマブル電圧源を、該少なくとも１つのヒューズレジスタを焼き付けるのに適した最小電位より低い第２の電圧レベルに設定し、（vii）第３の制御信号を生成し、該第３の制御信号は該少なくとも１つのヒューズレジスタに焼き付けられたデータを有効化するための該メモリ修理回路における該自動有効化手順を開始するために該メモリ修理回路に供給されるものであり、及び（viii）該有効化手順の結果を示す第２の確認応答を受信するように動作するプロセッサ
からなる装置。
【請求項１０】
内蔵メモリ内の１以上の不良を修理するためのシステムであって、
自動テスト機器（ＡＴＥ）装置、及び
該ＡＴＥ装置を用いてテストされる少なくとも１つの回路であって、該回路が内蔵メモリ及び該内蔵メモリに結合されたメモリ修理回路からなり、該メモリ修理回路が、
少なくとも１つのヒューズレジスタ、
（ｉ）該内蔵メモリ内の該１以上の不良に関するステータス情報を受信し、（ii）該ステータス情報に基づいて該メモリが修理可能かを判断し、（iii）該メモリが修理可能であるとみなされるときは、該メモリの不良メモリセルに対応するアドレスを記憶し、（iv）該ＡＴＥ装置によって該メモリ修理回路に供給された電圧源を用いて、該不良メモリセルに対応するアドレスを該ヒューズレジスタに焼き付け、及び（ｖ）該不良メモリセルに対応するアドレスが該ヒューズレジスタに焼き付けられたことを確認するように動作する第１の状態機械を実装する、該ヒューズレジスタに結合された第１の状態機械回路、及び
（ｉ）該少なくとも１つのヒューズレジスタに記憶された情報を該内蔵メモリに関連する少なくとも１つの修理レジスタにダウンロードし、及び（ii）アドレスが該内蔵メモリ内の不良メモリ部分に対応する回路で受信されると、該不良メモリ部分へのアクセスを該少なくとも１つの修理レジスタに再ルーティングするように動作する第２の状態機械を実装する、該ヒューズレジスタに結合された第２の状態機械回路を備える
システム。
【発明の詳細な説明】
【技術分野】
【０００１】
第２及び第３の内蔵メモリグループ１０４及び１０６は、それぞれ、第１の内蔵メモリグループ１０２と同様の態様で構成され得る。より具体的には、第２の内蔵メモリグループ１０４は好ましくは、（例えば、６４ビットワードとして構成され得る）複数のメモリセル及びともにグループ化された４個の修理可能なメモリバンクを備えたパケット処理ブロック（ＰＰＢ）メモリサブシステム（ＰＰＢＭＥＭ）１１４を含むとともに、ＰＰＢＭＥＭメモリサブシステムに結合された関連のＡＭＲ回路１１６を有する。メモリサブシステム１１４はさらにＭＢＩＳＴコントローラ・ラッパー・ロジック１１８によってラップされる。ＡＭＲ回路１１６は好ましくはバンク当り１個のスペアの６４ビットワード、及びメモリサブシステム１１４内の１以上の不良メモリセルを修理するために利用され得る比較ロジックからなる。同様に、第３の内蔵メモリグループ１０６は好ましくは、（例えば、６４ビットワードとして構成され得る）複数のメモリセル及びともにグループ化された１個の修理可能なメモリバンクからなるパケット分類エンジン（ＰＣＥ）メモリサブシステム（ＰＣＥＭＥＭ）１２０を含むとともに、ＰＣＥＭＥＭメモリサブシステムに結合された関連のＡＭＲ回路１２２を有する。メモリサブシステム１２０はさらにＭＢＩＳＴコントローラ・ラッパー・ロジック１２４によってラップされる。ＡＭＲ１２２は好ましくはバンク当り１個のスペアの６４ビットワード、及びメモリサブシステム１２０内の１以上の不良メモリセルを修理するために利用され得る比較ロジックからなる。
【背景技術】
【０００２】
例えば、読出し専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）等の半導体メモリデバイスは通常、行列に配列されたメモリセルのアレイを含む。メモリセルの各々は情報（よくビットといわれる）を２つの論理状態のうちの１つ、即ち、ロジックハイ状態（論理「１」）及びロジックロー状態（論理「０」）で記憶する。与えられたメモリセルに記憶された情報にアクセスするために固有のアドレスが利用される。各メモリセルに対するメモリアドレスは通常、メモリアレイ内のメモリセルの特定の行列位置を含む。
【０００３】
ウェルを深いミクロン以下の幾何位置に押し込む処理技術によって、ＩＣ設計者は非常に高密度のメモリ及びロジックをともに同じチップ上に集積することができる。そのようにすることで、彼らはチップ上システム（ＳｏＣ）時代の先がけとなった。製造プロセスの一部として、メモリデバイスは、１以上のテストパターン（よくテストシリーズといわれる）をデバイスに適用して何らかの予想外の結果をエラーとすることによってテストされる。高い密度で圧縮したメモリセルによってそれらは製造不良を起こし易くなった。（ＳｏＣ技術の場合として）等しい面積の内蔵メモリ及びロジックを持つＩＣは、ロジックでの不良に起因して故障するのに比べて２倍の頻度でメモリでの製造不良に起因して故障し易い。結果として、内蔵メモリ及びロジック双方を有するＳｏＣのＩＣでは、ＩＣの歩留り全体を大きく決定付けるのはメモリとなる。
【０００４】
歩留りを向上するために、内蔵メモリを持つＩＣデバイスに所定量の冗長性を設計することが知られている。この冗長性は普通はメモリセルの空ブロックの形態で設けられる。従って、不良メモリセルに対応するアドレスが特定されると、それは通常、メモリアレイ内の冗長メモリセルに再ルーティングされる。この再ルーティングのために、不良メモリアドレスは通常、ヒューズ又はアンチヒューズレジスタにプログラムされ、後者は特にカプセル化後に不良ダイを修理することに適用できる。このような態様で、アドレスがメモリデバイスに与えられ、このアドレスがデバイスのレジスタに記憶されているプログラムされた不良アドレスに一致する場合、レジスタ（アレイ内の冗長メモリ位置に関連する）はアクセスを冗長位置に再ルーティングする。
【０００５】
理想的には、メモリアレイ内の各メモリセルに対して冗長メモリセルがあればよい。しかし、ＩＣ内に冗長メモリセルを含めることはＩＣのサイズを無用に増加させてしまう。さらに、冗長メモリアーキテクチャを実装するためにはオーバーヘッドロジックが一般に必要となる。従って、一方での歩留りの向上と他方でのチップサイズ及び複雑さの増加の問題の間にはトレードオフがある。
【０００６】
従って、従来メモリ修理技術に関連する上記の問題の１以上に苛まされない改善された内蔵メモリ修理技術へのニーズが存在する。
【発明の概要】
【課題を解決するための手段】
【０００７】
本発明は、実施例では、ＩＣ内の内蔵メモリを効率的に修理するための技術からなる。内蔵メモリに関連するメモリ内蔵自己テスト（ＭＢＩＳＴ）結果に基づくヒューズレジストを自動的にプログラムし、内蔵メモリ内の不良メモリ箇所に対応するメモリアドレスの再ルーティングを実行するためにヒューズレジスタにプログラムされた情報をダウンロードするために、一対の状態機械が用いられる。
【０００８】
発明の一側面によると、内蔵メモリ内の１以上の不良を修理するためのメモリ修理回路は少なくとも１つのヒューズレジスタ及びそのヒューズレジスタに結合された状態機械回路を含む。状態機械回路は第１の状態機械を実装しており、第１の状態機械は、（ｉ）内蔵メモリ内の１以上の不良に関するステータス情報を受信し、（ii）ステータス情報に基づいてメモリが修理可能かを判断し、（iii）メモリが修理可能であると判断されたときに、メモリの不良メモリセルに対応するアドレスを記憶し、（iv）メモリ修理回路に供給された電圧源を用いて不良メモリセルに対応するアドレスをヒューズレジスタに焼き付け、及び（ｖ）不良メモリセルに対応するアドレスがヒューズレジスタに焼き付けられたことを確認するように動作する。
【０００９】
状態機械回路はさらに第２の状態機械を実装しており、第２の状態機械は、（ｉ）少なくとも１つのヒューズレジスタに記憶された情報を内蔵メモリに関連する少なくとも１つの一対のレジスタにダウンロードし、（ii）内蔵メモリ内の不良メモリ箇所に対応する回路においてアドレスが受信されたとき、不良メモリ箇所へのアクセスを当該少なくとも１つの一対のレジスタに再ルーティングするように動作する。メモリ修理回路の少なくとも一部分はＩＣデバイスに実装されていてもよい。
【００１０】
本発明の他の側面によると、内蔵メモリ内の１以上の不良を修理するためのメモリ修理回路との関係の使用のための自動テスト機器（ＡＴＥ）装置は、プログラマブル電圧源及びそのプログラマブル電圧源に結合された少なくとも１つのプロセッサを含む。プロセッサは、（ｉ）第１の制御信号を生成し、第１の制御信号はメモリ修理回路において自動メモリ修理手順を開始するためにメモリ修理回路に供給されるものであり、（ii）メモリ修理回路から、内蔵メモリで実行されるメモリ内蔵自己テスト（ＭＢＩＳＴ）手順に関係するステータス情報を受信し、（iii）少なくともある程度ステータス情報に基づいて内蔵メモリが修理可能かを判断し、（iv）内蔵メモリが修理可能であると判断されると、プログラマブル電圧源を、メモリ修理回路内の少なくとも１つのヒューズレジスタを焼き付けるのに適した最小電位に少なくとも等しい第１の電圧レベルに設定するとともに、第２の制御信号を生成し、第２の制御信号は少なくとも１つのヒューズレジスタをプログラムするための自動ヒューズ焼付け手順を開始するためにメモリ修理回路に供給されるものであり、（ｖ）ヒューズ焼付け手順が完了したかどうかを示す第１の確認応答を受信し、（vi）ヒューズ焼付け手順が完了したことの第１の確認応答に応じて、プログラマブル電圧源を、当該少なくとも１つのヒューズレジスタを焼き付けるのに適した最小電位より低い第２の電圧レベルに設定し、（vii）第３の制御信号を生成し、第３の制御信号は当該少なくとも１つのヒューズレジスタに焼き付けられたデータを有効化するためのメモリ修理回路における自動有効化手順を開始するためにメモリ修理回路に供給されるものであり、及び（viii）有効化手順の結果を示す第２の確認応答を受信するように動作する。
【００１１】
本発明のさらに他の側面によると、内蔵メモリ内の１以上の不良を修理するためのシステムはＡＴＥ装置及びそのＡＴＥ装置を用いてテストされる少なくとも１つの回路を含む。その回路は内蔵メモリ及びその内蔵メモリに結合されたメモリ修理回路を含む。メモリ修理回路は少なくとも１つのヒューズレジスタ及びそのヒューズレジスタに結合された状態機械回路を含む。状態機械回路は第１の状態機械を実装し、第１の状態機械は、（ｉ）内蔵メモリ内の１以上の不良に関するステータス情報を受信し、（ii）ステータス情報に基づいてメモリが修理可能かを判断し、（iii）メモリが修理可能であると判断されたときに、メモリの不良メモリセルに対応するアドレスを記憶し、（iv）ＡＴＥ装置によって、メモリ修理回路に供給される電圧源を用いて不良メモリセルに対応するアドレスをヒューズレジスタに焼き付け、及び（ｖ）不良メモリセルに対応するアドレスがヒューズレジスタに焼き付けられたことを確認するように動作する。
【００１２】
状態機械回路はさらに第２の状態機械を実装し、第２の状態機械は、（ｉ）少なくとも１つのヒューズレジスタに記憶された情報を内蔵メモリに関連する少なくとも１つの一対のレジスタにダウンロードし、（ii）内蔵メモリ内の不良メモリ箇所に対応する回路においてアドレスが受信されたとき、不良メモリ箇所へのアクセスを当該少なくとも１つの一対のレジスタに再ルーティングするように動作する。
【００１３】
本発明のこれら及び他の構成、課題及び有利な効果は、付随する図面との関連で読むべき以降の実施例の詳細な説明から明らかになる。
【図面の簡単な説明】
【００１４】
【図１】図１は本発明の実施例によって形成された、内蔵メモリを含む例示のメモリ回路のブロック図である。
【図２Ａ】図２Ａは、本発明の実施例による、図１のメモリ回路に実装され得る例示のヒューズ焼付け状態機械シーケンサ制御／データフローを示す状態図である。
【図２Ｂ】図２Ｂは、本発明の実施例による、図１のメモリ回路に実装され得る例示のヒューズ焼付け状態機械シーケンサ制御／データフローを示す状態図である。
【図２Ｃ】図２Ｃは、本発明の実施例による、図１のメモリ回路に実装され得る例示のヒューズ焼付け状態機械シーケンサ制御／データフローを示す状態図である。
【図３Ａ】図３Ａは、本発明の実施例による、例示のＡＴＥヒューズ焼付け状態機械シーケンサ制御／データフローを示す状態図である。
【図３Ｂ】図３Ｂは、本発明の実施例による、例示のＡＴＥヒューズ焼付け状態機械シーケンサ制御／データフローを示す状態図である。
【図４Ａ】図４Ａは、本発明の実施例による、図１のメモリ回路に実装され得る例示のヒューズダウンロード状態機械シーケンサ制御／データフローを示す状態図である。
【図４Ｂ】図４Ｂは、本発明の実施例による、図１のメモリ回路に実装され得る例示のヒューズダウンロード状態機械シーケンサ制御／データフローを示す状態図である。
【図５】図５は本発明の実施例による、本発明の技術が実施され得る例示の処理システムを示す簡略化したブロック図である。
【発明を実施するための形態】
【００１５】
本発明は、機能デバイスの製造歩留りを上げるためにＩＣデバイス内の内蔵メモリを修理するための例示の方法及び装置に関してここに記載される。しかし、本発明の技術はここに図示及び記載される方法及び装置に限定されないことが理解されるべきである。
【００１６】
ここで使用される用語「デバイス」は、例示として及び限定することなく、特定用途向け集積回路（ＡＳＩＣ）、シングル・インライン・メモリ・モジュール（ＳＩＭＭ）、デュアル・インライン・メモリ・モジュール（ＤＩＭＭ）、コンテンツ・アドレサブル・メモリ（ＣＡＭ）、中央処理装置（ＣＰＵ）、デジタル信号プロセッサ（ＤＳＰ）又はあらゆる他のタイプのデータ処理又は記憶デバイスに通常関連する要素、その他内蔵メモリを有するそのような要素の部分及び／又は組合せからなる。ここで使用される用語「メモリ」とは、情報（例えば、データ）を、これに限定されないが通常は２進形式で少なくとも一時的に記憶するために採用されるあらゆる要素を広範に意味し、例えば、揮発メモリ（例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）等）及び不揮発メモリ（例えば、フラッシュメモリ、読出し専用メモリ（ＲＯＭ）、磁気ランダムアクセスメモリ（ＭＲＡＭ）等）を含み得る。
【００１７】
図１は本発明の技術が実装される例示のメモリ回路１００の少なくとも一部を示すブロック図である。メモリ回路１００は、複数の内蔵メモリグループ、即ち、第１の内蔵メモリグループ１０２、第２の内蔵メモリグループ１０４、及び第３の内蔵メモリグループ１０６に構成される内蔵メモリを含む。しかし、本発明は、当業者には分かるように、図示された特定数の内蔵メモリグループに限定されず、より少ない内蔵メモリグループ（例えば、２個）又はより多い内蔵メモリグループ（例えば、４個）で利用されることができる。
【００１８】
第１の内蔵メモリグループ１０２は好ましくは、（例えば、１２８ビットワードとして構成される）複数のメモリセル及びともにグループ化された１２個の修理可能なメモリバンクを備えたシステムメモリサブシステム（ＳＹＳＴＥＭ）１０８を含むとともに、システムメモリサブシステムに結合された関連の適応メモリ修理（ＡＭＲ）回路１１０を有する。メモリサブシステム１０８はさらにＭＢＩＳＴコントローラ・ラッパー・ロジック１１２に結合される。ＡＭＲ回路１１０は好ましくは、バンク当り２個のスペアの１２８ビットワード、及びメモリサブシステム１０８内の１以上の不良メモリセルを修理するために利用され得る比較ロジックからなる。ＭＢＩＳＴコントローラ・ラッパー・ロジック１１２は好ましくはメモリサブシステム１０８を機能的にテストするための手順（例えば、ソフトウェアルーチン等）を実行するように適合される。
【００１９】    【００１９】  第２及び第３の内蔵メモリグループ１０４及び１０６は、それぞれ、第１の内蔵メモリグループ１０２と同様の態様で構成され得る。より具体的には、第２の内蔵メモリグループ１０４は好ましくは、（例えば、６４ビットワードとして構成され得る）複数のメモリセル及びともにグループ化された４個の修理可能なメモリバンクを備えたパケット処理ブロック（ＰＰＢ）メモリサブシステム（ＰＰＢＭＥＭ）１１４を含むとともに、ＰＰＢＭＥＭメモリサブシステムに結合された関連のＡＭＲ回路１１６を有する。メモリサブシステム１１４はさらにＭＢＩＳＴコントローラ・ラッパー・ロジック１１８によってラップされる。ＡＭＲ回路１１６は好ましくはバンク当り１個のスペアの６４ビットワード、及びメモリサブシステム１１４内の１以上の不良メモリセルを修理するために利用され得る比較ロジックからなる。同様に、第３の内蔵メモリグループ１０６は好ましくは、（例えば、６４ビットワードとして構成され得る）複数のメモリセル及びともにグループ化された１個の修理可能なメモリバンクからなるパケット分類エンジン（ＰＣＥ）メモリサブシステム（ＰＣＥＭＥＭ）１２０を含むとともに、ＰＣＥＭＥＭメモリサブシステムに結合された関連のＡＭＲ回路１２２を有する。メモリサブシステム１２０はさらにＭＢＩＳＴコントローラ・ラッパー・ロジック１２４によってラップされる。ＡＭＲ１２２は好ましくはバンク当り１個のスペアの６４ビットワード、及びメモリサブシステム１２０内の１以上の不良メモリセルを修理するために利用され得る比較ロジックからなる。
【００２０】
本発明は内蔵メモリグループの数及び／又は配置（サイズ、アレイ構成等）に限定されず、それぞれのメモリサブシステムはメモリセル及び／又はスペアワードの何らかの特定の数又は構成に限定されないことも理解されるべきである。メモリサブシステム１０８、１１４、１２０の各々には任意数（１からｎ、ここでｎは１より大きい整数）のメモリ部分が存在し得る。さらに、メモリサブシステムの各々におけるメモリ部分の数は他のものと相対して同じである必要はない。あらゆる数のメモリサブシステムが本発明の技術を用いて、例えば、第１の状態機械を修正して回路に対応させる等して収容され得る。
【００２１】
一般に、メモリサブシステム１０８、１１４及び１２０は、テストパターンとよくいわれる一連のパターン入力を用いることによって機能的にテストされることができる。パターン入力は、メモリサブシステム１０８、１１４及び１２０にそれぞれ関連するＭＢＩＳＴラッパーロジック１１２、１１８及び１２４に含まれるロジックをテストすることによって生成されることができ、それは、従来から行われているように、メモリサブシステムに対して、許容動作限界に従って機能するときに、それぞれのパターン入力に応じて予想可能な出力を生成させるような態様で生成される。そして、テストロジックは、各パターン入力に応じてそれぞれのメモリサブシステムによって生成されたパターン出力を予想出力と比較し、出力のいずれかの部分が一致しない場合に、好ましくは検出エラーが発生したアドレス及び影響を受けたビットを出力及び／又は記憶する。
【００２２】
メモリ回路１００はクロック及びリセット（ＣＡＲ）レジスタブロック１２６をさらに含む。ＣＡＲブロック１２６は第１の状態機械１２８（ヒューズ焼付け（ｂｕｒｎ）状態機械となり得る）、第２の状態機械１３２（ヒューズダウンロード状態機械となり得る）、並びに第１及び第２の状態機械に動作可能に結合されたレジスタ（例えば、ＰＦＵＳＥ、ＰＦＵＳＥＣＴＬ）１３０のブロックを備える。レジスタ１３０のブロックは特定数のレジスタに限定されない。ＣＡＲブロック１２６は好ましくは内蔵メモリグループ１０２、１０４及び１０６にバス１３３又は代替的な接続手段を介して通信するように動作可能である。バス１３３は好ましくは、データをそれぞれの内蔵メモリグループ１０２、１０４、１０６、及びＣＡＲブロック１２６間で搬送できるように、双方向接続である。ＣＡＲブロック１２６は接続１３５を介して汎用入力／出力（ＧＰＩＯ）インターフェイス１３４に結合され得る。ＧＰＩＯインターフェイス１３４は外部の自動化テスト機器（ＡＴＥ）と内部の状態機械１２８及び１３２の間のステータス及び／又は制御情報を渡すように適合されていることが好ましい。
【００２３】
ＡＴＥとＧＰＩＯインターフェイス１３４の間のインターフェイスは、メモリ回路１００に関連する多重化した入力／出力（ＩＯ）ピンＧＰＩＯ［７：０］からなるバスによる手段、又は代替的な接続構成（例えば、有線又は無線）とすることができる。基本的にあらゆるデータ通信手段が本発明によって考慮されるが、任意の時間に必要とされるＩＯピンの数を最小限にするために、好ましくはヒューズ焼付け状態機械とＡＴＥの間でデータは直列的に転送される。ＩＣデバイスは通常、そこに含まれるＩＯピンの数が制限されるので、直列データ転送アプローチはこの例では特に有利である。ＧＰＩＯピンは好ましくはデフォルト状態では入力として構成される。ＧＰＩＯ［２：０］はいずれにしても通常は入力として使用され、従って変更される必要はないが、当業者には分かるように、他のＧＰＩＯピン、即ち、ＧＰＩＯ［７：３］はこの例示的実施例では出力として使用され、それゆえ適宜出力ピンとしての機能に変更され得る。本発明は何らかの特定数のピンを有するＩＯバスに限定されないことが分かる。
【００２４】
メモリ回路１００は複数のヒューズブロック（例えば、ＦＵＳＥＢ０からＦＵＳＥＢ４）からなる電子ヒューズ（ｅＦｕｓｅ）アレイ１３８を含むが、本発明は何らかの特定数のヒューズブロックに限定されない。電子ヒューズアレイ１３８は第１の状態機械１２８、第２の状態機械及びレジスタ１３０のブロックに結合される。第１の状態機械１２８は好ましくはクロック、プログラムデータ、保護ビット及びチップ選択を電子ヒューズアレイ１３８に与える。電子ヒューズアレイ１３８は、ヒューズアレイ全体を焼き付けるためにデータ及び制御情報のシリアルストリームを受け入れる。ヒューズアレイにプログラムされるべきデータは好ましくは内蔵メモリグループ１０２、１０４及び１０６の各々におけるＭＢＩＳＴラッパーロジック１１２、１１８及び１２４によって提供され、それはステータス及び可能性ある不良アドレスを含む。電子ヒューズアレイ１３８は不良メモリアドレス情報に不揮発的なアプローチを与える。電子ヒューズアレイ１３８はヒューズブロックの直接的なプログラミングのための外部アクセスを提供するためにＩＯ接続１４０を含むことができる。
【００２５】
メモリ回路１００はまた、レジスタ１３０のブロックに動作可能に結合された内部的な高度化縮小インストラクションセットコード（ＲＩＳＣ）機械（ＡＲＭ）コントローラ１３６、又は代替のコントローラを含むことができる。ＡＲＭコントローラ１３６はソフトウェアプログラミングによってレジスタ１３０のブロックから直接読み出し及びそこに書き込むことによって「ソフト」メモリ修理をプログラムするためのメカニズムを提供する。これは電子ヒューズアレイ１３８によって提供される不揮発ｅＦｕｓｅアプローチとは逆の揮発レジスタに基づくアプローチである。ＡＲＭコントローラ１３６は柔軟性を与えるソフトウェア（それゆえ用語「ソフト」メモリ修理）によって駆動されるが自動的には発動されない。さらに、ソフト修理アプローチは一般にハードウェアに基づく機械によるアプローチの速度及び効率を欠く。
【００２６】
第２の状態機械１３２は好ましくは制御信号を受信するための入力であるＰｉｎＲｅｓｅｔを含み、これはＡＴＥテスタ又は代替の制御回路によって供給される。ＰｉｎＲｅｓｅｔは好ましくは、第２の状態機械１３２において、メモリ修理を可能とするために電子ヒューズアレイ１３８のプログラムされたコンテンツを転送し、コンテンツを適当なＡＭＲ回路に分配するヒューズダウンロード処理を開始する。メモリ修理回路を除いて、内部チップ回路はダウンロードが完了するまではリセット状態に保持される。内部リセットが解除された後に、冗長性が有効化され、メモリ回路１００は機能上の使用ができる状態となる。
【００２７】
図１に示す例示のメモリ回路１００の部分は説明の明確化のためにかなり簡略化してある。しかし、図面に示されここに記載される要素の具体的構成は例示目的のみのためであることが理解されるべきである。より具体的には、多数の形式のいずれにおいても実施されることができ、いかなる特定のデバイステストアプリケーションにも限定されない。
【００２８】
本発明の一側面に従って、ヒューズ焼付け状態機械１２８に実行され得る例示のヒューズ焼付けシーケンスがここに記載される。メモリ回路１００内の内蔵メモリがオンチップＭＢＩＳＴロジック（例えば、ＬｏｇｉｃＶｉｓｉｏｎ、ＪＴＡＧ／ＩＥＥＥ１１４９.１等）を用いてまずテストされる。ヒューズ焼付け状態機械１２８は、個々の内蔵メモリグループのＭＢＩＳＴステータスを評価し、メモリ回路が修理可能かを判断する。これを達成するために、ヒューズ焼付け状態機械１２８は、検出された不良の数が所定のしきい値数以下であるかをチェックすることが好ましい。このしきい値数は、他の基準の中でもとりわけ、例えばメモリ回路内の修理可能なメモリバンクの数の関数とすることができる。
【００２９】
メモリ回路１００が修理可能であると判断される場合（例えば、検出された不良数が所定のしきい値数よりも低い場合）、ヒューズ焼付け状態機械１２８はＭＢＩＳＴステータス信号をＡＴＥテスタに送信する。このステータス信号は、メモリ回路が３タイプ、即ち、機能している部分、不良部分又は修理可能な部分のうちの１つとして特徴付けられることを示す２ビット信号とすることができる。本発明の実施例に従って実行されるヒューズ焼付け方法は修理可能な部分のみに関する。修理可能な部分を示すヒューズ焼付け状態機械からのＭＢＩＳＴステータス信号を受信すると、ＡＴＥテスタは好ましくはヒューズ焼付け（プログラミング）電圧源をアクティベートし、この電圧をメモリ回路１００内のヒューズ焼付け状態機械１２８に供給する。ヒューズ焼付け電圧源は好ましくはヒューズを焼き付けるのに適した電圧レベル（例えば、２．５Ｖ）に設定される。メモリ回路１００は、このヒューズ焼付け電圧がＡＴＥによってチップに供給されるときにヒューズ焼付け状態機械が準備状態になるまでヒューズバンクが不用意にプログラムできないことを確実にするために、書込み防止回路、又は代替の制御回路を含むことができる。
【００３０】
メモリ回路１００内の不良メモリ部分に対応するアドレスは好ましくは電子ヒューズアレイ１３８に直列的にプログラムされるが、当業者には分かるように、並列プログラミング方法も本発明によって同様に考慮される。直列的プログラミングアプローチの有利な効果は、並列プログラミングアプローチと比べて、ヒューズを焼き付けるのに必要なＩＯピンの数が実質的に最小化できることである。ヒューズが焼き付けられると、ヒューズ焼付け状態機械１２８は確認応答をＡＴＥに返して、ヒューズ焼付け電圧源を（例えば、ヒューズ焼付け電圧をゼロにする等して）無効化する（オフにする）。そして、ＡＴＥはヒューズ焼付け状態機械１２８に、ヒューズブロックが正しい態様で焼き付けられたかを確認するよう指示する。これは、例えば、それぞれのヒューズブロックを読み出し、その情報とそれに対応する予想される情報とを比較することによって実現できる。そして、確認処理のステータスがＡＴＥに返信され、これによって焼付け処理が完了する。従って、結果として得られるメモリ修理情報が電子ヒューズアレイ１３８の不揮発ヒューズブロックに記憶される。
【００３１】
本発明の他の側面に従って、ヒューズダウンロード状態機械１３２によって実行され得る例示のヒューズダウンロード方法が記載される。このように例えばＡＴＥからＰｉｎＲｅｓｅｔ入力を介してリセット信号を受信すると、ヒューズアレイ１３８にプログラムされた（例えば、焼き付けられた）データが、各メモリサブシステムに関連する適切なメモリ修理レジスタにダウンロードされる。メモリ回路１００内の不良メモリアドレス毎に、不良アドレスに対応するデータを含む個別のレジスタがある。メモリ回路が不良アドレスに一致するアドレスを受信すると、読出し及び／又は書込みアクセスは不良メモリ部分ではなく冗長メモリ位置に再ルーティングされ、これによりメモリ回路１００の修理を自動的に有効化する。
【００３２】
図２Ａから２Ｃは、例示として及び一般性を失うことなく、本発明の実施例に従って、少なくともある程度図１に示すメモリ回路１００内の第１の状態機械１２８によって実行され得る例示のヒューズ焼付け方法２００を示す。この例示の方法では、焼き付けることができる２個のヒューズブロック（各ヒューズブロックは２５６ビットを含む）があるものとする。さらに、各ヒューズブロックに対応するＩＯピンのセットがあれば好ましい。しかし、本発明はメモリ回路内のヒューズブロックの特定の数又は配置に限定されないことが理解されるべきである。
【００３３】
図２Ａを参照すると、ヒューズ焼付け状態機械はアイドル状態（ＢＦＩＤＬＥ）２０２から開始することが好ましく、これはリセット条件に入れられるデフォルト状態である。状態２０２では、状態機械シーケンサは、メモリ回路における自動ヒューズ焼付け手順を開始するために、ＭＢＩＳＴ手順の完了及びＡＴＥテスタ又は他の外部ソースからの開始信号ＳＴＡＲＴ＿ＰＲＯＧＲＥＡＭを待つ。これらの両方の条件が満たされると、状態機械シーケンサは開始状態（ＢＦＳＴＡＲＴ）２０４を開始する。状態２０４では、ＭＢＩＳＴラッパーからの、又は、例えば、ＬｏｇｉｃＶｉｓｉｏｎ（ＬＶ）レジスタ若しくは代替の記憶要素に記憶された、修理可能なメモリブロックの各々に関連するステータス情報（例えば、不良メモリアドレス等）がＣＡＲブロック１２６のブロック１３０（図１参照）の一時ヒューズ焼付けレジスタにダウンロードされる。このステータス情報はチップステータス全体を決定するために後に使用される。
【００３４】
ＭＢＩＳＴステータス情報のダウンロードが完了すると、ヒューズ焼付け状態機械シーケンサはステータス読込み状態（ＢＦＬＤＳＴＡＴ）２０８に移行する。ステップ２０８では、チップの修理ステータスを判断するために（例えば、メモリ修理方法が開始されるべきか否かを判別するために）ＭＢＩＳＴステータス情報が評価される。ステータス評価の結果ＭＢＩＳＴ＿ＳＴＡＴ［１：０］は３個の個別のクラスにグループ化され得る。それは、不良が検出されないためメモリ修理方法が開始される必要がないことを示す「最良」（例えば、ＭＢＩＳＴ＿ＳＴＡＴ［１：０］＝０１）、所定のしきい値を超える不良数が検出されたことを示す「不良」（例えば、例えば、ＭＢＩＳＴ＿ＳＴＡＴ［１：０］＝１１）、及び検出された不良数が所定のしきい値以下であるためメモリ修理方法が開始されるべきであることを示す「修理可能」（例えば、ＭＢＩＳＴ＿ＳＴＡＴ［１：０］＝００）である。なお、好ましくは、所定のしきい値はメモリ回路内の冗長メモリセルの数に等しい。この例示の方法では、３個の可能な結果があるので、ＭＢＩＳＴステータス出力として２ビットが必要である。この例では、ＭＢＩＳＴステータス評価ＭＢＩＳＴ＿ＳＴＡＴ［１：０］の結果をＡＴＥに出力するためにＧＰＩＯ［７：６］（ＧＰＩＯインターフェイスバスのピン７及び６）が用いられる。４より多いＭＢＩＳＴ結果分類が必要な場合は、ＭＢＩＳＴステータス信号は２より大きいビットを採用すればよいことが分かる。同様に、２つの結果分類（例えば、修理可能及び修理不能）だけが必要な場合は、１ビットのみのＭＢＩＳＴステータスビットが使用され得る。
【００３５】
ステップ２１０に示すように、ＡＴＥにおける処理フロー制御のために（例えば、ＡＴＥにおける残りのテストフローを決定するために）ＭＢＩＳＴステータスがＡＴＥによって使用される。より具体的には、メモリ回路内のヒューズ焼付け状態機械から取得されたＭＢＩＳＴステータスがＡＴＥによって使用されて、（ｉ）チップが不良であることをチップステータスが示す場合には不良ビン分類を特定し、（ii）テストシーケンスを継続して最終的にＩＤコード化ヒューズ焼付け方法を完了し、及び（iii）チップとの双方向フローに入る。チップが修理可能であることをＭＢＩＳＴステータスが示すときは、ＡＴＥはプログラム可能なヒューズ焼付け電圧源（ＶＤＤＱ等）を、例えばＶＤＤＱを０Ｖからメモリ回路内のヒューズを焼き付けるのに適した電圧レベル（例えば、約２．５Ｖ）に上昇させる等して、アクティベートする。ヒューズ焼付け電圧源ＶＤＤＱをアクティベートした後に、ＡＴＥは制御信号ＳＴＡＲＴ＿ＢＵＲＮを生成し、それはＧＰＩＯ［１］ＩＯピンを介してヒューズ焼付け状態機械に送信される。
【００３６】
ＭＢＩＳＴステータスがチップが「最良」又は「不良」であることを示しているとき（例えば、ＭＢＩＳＴ＿ＳＴＡＴ［１：０］＝０１又は１１のとき）は、状態機械シーケンサは焼付け処理を実行する必要はなく、シーケンサは終了状態（ＢＦＥＮＤ）２５０に移行し（図２Ｃ）、ここでヒューズ焼付け方法２００は終了する。ＭＢＩＳＴステータスが修理可能な条件（例えば、ＭＢＩＳＴ＿ＳＴＡＴ［１：０］＝００）を示している場合には、状態機械シーケンサは焼付けを開始することをチェック又は待機する状態（ＢＦＣＨＥＣＫ）２１２に移行し、ヒューズアレイ１３８（図１）で利用される、例えば、ヒューズブロック信号ｃｓｂ、ｐｒｍ、ｗｐｒｏｔ及びｓｃｌｋ等のヒューズブロック信号が、ヒューズ焼付け処理を開始するために初期化される（例えば、ｃｓｂ＝１、ｐｒｍ＝１、ｗｐｒｏｔ＝０、ｓｃｌｋ＝０）。これらの例示の信号は、本発明での使用に適している代表的なヒューズアレイマクロ、パート番号ＴＥＦ６５ＬＰ２５６Ｘ１Ｓ＿Ｉ（Taiwan Semiconductor Manufacturing Company, Ltd.(ＴＳＭＣ)から市販）によって指定される信号に対応する。しかし、本発明は何らかの特定のヒューズアレイでの使用に限定されない。この時点で状態機械シーケンサは、ＡＴＥがヒューズ焼付け電圧源ＶＤＤＱをアクティベートし（例えば、ＶＤＤＱが２．５Ｖにセットされ）かつシーケンサがヒューズ焼付け処理を開始できることを示すアクティブなＳＴＡＲＴ＿ＢＵＲＮ制御信号がＡＴＥから受信されるまで待機する。アクティブなＳＴＡＲＴ＿ＢＵＲＮ制御信号が受信されると、シーケンサはチップ選択信号ｃｓｂを介してヒューズアレイをオンする。アレイをプログラムモード動作におくために、ヒューズアレイは特定のシーケンスを通過する必要がある。これによって、ヒューズアレイが不用意にプログラムされないことを確実にする。状態２１２がこのシーケンスの開始となる。
【００３７】
次に、ヒューズ状態機械シーケンサはプログラム・ハイ状態（ＢＥＰＧＭＨ）２１４に移行する。状態２１４では、ヒューズアレイに対するプログラム信号ｐｒｍは、チップ選択信号ｃｓｂの宣言の後に少なくとも１クロックサイクルの間ロジックハイレベルにセットされる。また、第１のカウンタｆｕｓｅ＿ｃｕｔがクリアされることが好ましい。第１のカウンタはプログラムされた（例えば、焼き付けられた）所与のヒューズブロックにおけるビット数を追跡する。他のヒューズブロック制御信号はまた、ヒューズ焼付けのために使用される。例えば、書込み防止信号ｗｐｒｏｔが１（アクティブ）にセットされ、クロック信号ｓｃｌｋは０を維持する。そして、状態機械シーケンサはデータプログラム状態（ＢＦＰＧＭＤ）２１６に移行する。状態２１６では、スペアアドレス一時レジスタからの正しいデータビットが宣言される。また、第２のカウンタｂｕｒｎ＿ｗａｉｔｃｎｔがクリアされることが好ましい。この第２のカウンタは、ヒューズブロックが適切にプログラムされることを可能とするように所定量の時間（例えば、約５マイクロ秒）だけヒューズ焼付け信号がアクティブ（例えば、ロジックハイ）を維持することを確実にするように機能する。本発明は代替のタイミング制御回路（例えば、遅延回路等）が同様に採用されることを考慮する。プログラムデータは直列的に、好ましくは直列的なビット順序で読み込まれるが、本発明は何らかの特定の順序でデータを読み込むことに限定されず、前述したように本発明は直列データ転送にも限定されない（例えば、データは代替的に並列に読み込まれ得る）。
【００３８】
シーケンサは焼付け状態（ＢＦＢＵＲＮ）２１８に移行し、ここでは適切なヒューズ位置を焼き付けるために状態２１６で読み込まれたプログラムデータがクロック制御される（ｓｃｌｋ＝１）。図２Ｂに関連して、その後シーケンサはプログラム・ロー状態（ＢＦＰＧＭＬ）２２０に移行する。状態２２０では、焼付け処理の一環として、次のヒューズビットを焼き付けるためにシリアルクロックｓｃｌｋがハイからローに移行する前にｐｒｍをロジックローレベルにセットすることによってプログラム信号ｐｒｍが宣言解除される。そして状態機械シーケンサは焼付け待機状態（ＢＦＢＮＷＡＩＴ）２２２に移行する。
【００３９】
状態２２２では、第２のカウンタｂｕｒｎ＿ｗａｉｔｃｎｔの値がチェックされて所定のしきい値カウントに達したかを判別する。このしきい値カウントは、ヒューズブロックのヒューズビットを焼き付けるための、例えば、本実施例では６４サイクルのクロックサイクル等の所望の待機時間を示す。クロックサイクルのしきい値数に到達していない場合、ｂｕｒｎ＿ｗａｉｔｃｎｔが例えば１だけ増分され、再チェックされる。シーケンサは、しきい値数のサイクル（例えば、６４サイクル）に到達するまでは状態２２２に留まる。従って、シリアルクロックｓｃｌｋが６４クロックサイクル（その時点でシーケンサが直列シフト状態（ＢＦＳＨＩＦＴ）２２４に移行する）まではハイに保持される。
【００４０】
状態２２４では、第１のカウンタｆｕｓｅ＿ｃｎｔがチェックされて所与のヒューズブロックの全２５６ビットがヒューズアレイにプログラムされたかを判別する。所与のヒューズブロック内の全２５６ビットが焼き付けられた場合、シーケンサはヒューズアレイチップ選択をオフし（例えば、ｃｓｂがロジックハイレベルにセットされ）、焼付け完了状態（ＢＦＢＮＣＯＭＰ）２２６に進む。所与のヒューズブロックの全２５６ビットが焼付けされていない場合、ｆｕｓｅ＿ｃｎｔが増分され、シーケンサは状態２１６に移行し、ヒューズ焼付けループを継続する。第１及び第２のカウンタに関して、図示するように、カウンタを最初にクリアして所定のしきい値に到達するまでカウンタを増分する代わりに、当業者には分かるように、これらのカウンタの１以上がそれぞれの所望のしきい値で予め読み込まれるようにしてカウント値ゼロに到達するまで減分してもよい。
【００４１】
状態２２６では、ヒューズ焼付け状態機械シーケンサは全てのヒューズブロック、即ち、ヒューズブロック０及び１がプログラムされたかをチェックする。例えば、ｆｕｓｅ＿ｓｅｌｅｃｔカウンタ又は代替の追跡手段によって示されるように、全てのヒューズブロックが焼き付けられた場合、確認応答信号ＢＵＲＮ＿ＣＯＭＰＬＥＴＥがメモリ回路内のヒューズ焼付け状態機械によって生成され、多重化されたＩＯピンＧＰＩＯ［５］を介してＡＴＥに送信される。そして状態機械シーケンサは焼付け確認状態（ＢＦＶＥＲＩＦＹ）２３２にジャンプし、ここでシーケンサはＡＴＥからの制御信号ＳＴＡＲＴ＿ＶＥＲＩＦＹを（例えば、ＧＰＩＯ［０］を介して）待機する。代替的に、状態２２６では、シーケンサがヒューズアレイ内の全てのヒューズブロックが焼付けされていないと判断した場合、ｆｕｓｅ＿ｓｅｌｅｃｔカウンタは増分され、シーケンサは第２のヒューズブロックの焼付けを開始するために第２ヒューズデータ読込み状態（ＢＦＬＤ２ＮＤ）２３０に進む。状態２３０では、状態機械シーケンサは第２ヒューズブロックをプログラムするのに必要なスペアアドレス情報を一時的レジスタから読み込む。そしてシーケンサは第２のヒューズブロックを初期化及びオンし、第２のヒューズブロックの焼付けを開始するために状態２１４に戻る。２より多いヒューズブロックが使用される場合、このヒューズ焼付け処理は全てのヒューズブロックがプログラムされるまで反復されることになる。
【００４２】
前述したように、状態２２６では、シーケンサはヒューズ焼付け処理の完了に応じてＢＵＲＮ＿ＣＯＭＰＬＥＴＥ確認応答信号を生成する。ステップ２２８において、ＢＵＲＮ＿ＣＯＭＰＬＥＴＥ信号は、更なるヒューズ焼付けを無効化するようにＶＤＤＱが０ボルトに戻す等してヒューズ焼付け電圧源ＶＤＤＱがオフされるべきことを示すために利用される。ステップ２３４では、そしてＡＴＥは制御信号ＳＴＡＲＴ＿ＶＥＲＩＦＹを生成し、状態機械シーケンサが状態２３２において継続できるように、それがＧＰＩＯ［０］を介してヒューズ焼付け状態機械に送信される。
【００４３】
状態２３２では、ヒューズ焼付け状態機械シーケンサは、それがＳＴＡＲＴ＿ＶＥＲＩＦＹ制御信号を介してヒューズアレイにプログラムされたデータを確認することを開始するようにＡＴＥテスタが指示するまで待機する。ヒューズ焼付けループ処理と同様に、ヒューズデータを読み出すために続かなければならないシーケンスがある。ＳＴＡＲＴ＿ＶＥＲＩＦＹ信号がＧＰＩＯ［０］でロジックハイレベルになると、状態機械シーケンサはシリアルクロックハイ状態（ＢＦＳＣＬＫ）２３６に進み、ここでシリアルクロックｓｃｌｋがロジックハイレベルにセットされる。その後シーケンサはチップ選択ロー状態（ＢＦＣＳＢ）２３８に移行し、ここで全てのヒューズブロックはロジックローレベルにセットされているチップ選択信号ｓｃｂを介してオンされる。その後シーケンサは読出し待機状態（ＢＦＲＤＷＡＩＴ）２４０に移行し、ここでシーケンサはヒューズブロックがオンするために１クロックサイクル待機する。図２Ｃを参照すると、状態機械シーケンサは次にヒューズ読出し状態（ＢＦＲＥＡＤ）２４２に移行する。状態２４２では、ヒューズアレイからのデータが一時確認レジスタｌｏａｄ＿ｖｅｒｉｆｙ＿ｒｅｇに読み込まれ、それはメモリ回路１００内のブロック、即ち、レジスタ１３０に存在する（図１）。その後シーケンサはヒューズ比較状態（ＢＦＣＯＭＰＡＲＥ）２４４に移行し、ここでスペアアドレス一時レジスタからのデータが確認レジスタ内の対応するデータと比較される。レジスタの２つのセット内のデータが一致する場合、確認ステータスレジスタｖｅｒｉｆｙ＿ｓｔａｔ＿ｄ又は代替の確認応答表示はヒューズプログラム処理が成功したことを示す第１のレベル（例えば、ＰＡＳＳ）にセットされる。レジスタの２つのセット内のデータが一致しない場合、確認ステータスレジスタ（ｖｅｒｉｆｙ＿ｓｔａｔ＿ｄ）はヒューズプログラム処理が成功しなかったことを示す第２のレベル（例えば、ＦＡＩＬ）にセットされる。その後シーケンサはステータス確認状態（ＢＦＶＥＲＳＴＡＴ）２４６に進み、ここでシーケンサは確認処理が完了したことを示すＶＥＲＩＦＹ＿ＣＯＭＰＬＥＴＥ確認応答をＧＰＩＯ［４］を介して、ヒューズ確認処理のステータスを示すＶＥＲＩＦＹ＿ＳＴＡＴ確認応答をＧＰＩＯ［３］を介してＡＴＥに送信する。ヒューズアレイはまた、状態２４６で給電を停止される。
【００４４】
ステップ２４８に示すように、ＡＴＥテスタにおける状態機械シーケンサは、ｖｅｒｉｆｙ＿ｃｏｍｐｌｅｔｅの値でループする等してメモリ回路内のヒューズ焼付け状態機械からのｖｅｒｉｆｙ＿ｃｏｍｐｌｅｔｅ確認応答の宣言を待つ。ｖｅｒｉｆｙ＿ｃｏｍｐｌｅｔｅの宣言はＶＥＲＩＦＹ＿ＳＴＡＴの値が有効であることを示す。ＶＥＲＩＦＹ＿ＳＴＡＴＥ信号の結果はＡＴＥテスタ内のビニング及びテストフローを支配するために使用される。例えば、ＶＥＲＩＦＹ＿ＳＴＡＴＥがヒューズ焼付けが不成功であったことを示す場合、ＡＴＥはその部分を機能していないものとしてビンに入れる。ＶＥＲＩＦＹ＿ＳＴＡＴＥがヒューズ焼付けが成功したことを示す場合、ＡＴＥはチップリセット（及びそれに伴うヒューズダウンロード）を実行し、修理が成功したかを判別するためにＭＢＩＳＴを再実行する。その後テストフローは機能しているチップとして継続する。
【００４５】
状態２４６においてＶＥＲＩＦＹ＿ＣＯＭＰＬＥＴＥ及びＶＥＲＩＦＹ＿ＳＴＡＴ信号をＡＴＥに送信した後に、ヒューズ焼付け状態機械シーケンサはヒューズ焼付け終了状態（ＢＦＥＮＤ）２５０に進み、ここでヒューズアレイのステータス、焼付け及び確認が完了している。
【００４６】
例示目的のみのために、図３Ａ及び３Ｂは、本発明の実施例に従って、少なくともある程度ＡＴＥテスタによって実行される例示のヒューズ焼付け方法３００を示す。この例示の方法では、メモリ回路１００（図１参照）において焼付けされ得る４個のヒューズブロック（四角で囲った部分）があり、各ヒューズブロックは２５６ビットを含むものとする。しかし、発明は、メモリ回路内のヒューズブロックの特定の数又は構成に限定されないことが理解される。
【００４７】
まず図３Ａを参照すると、ＡＴＥテスタ内の状態機械シーケンサはアイドル状態（ＴＢＩＤＬＥ）３０２で開始する。この初期状態３０２では、テスタは同時に１つのヒューズブロックしか焼付けされないので、ＡＴＥテスタは４個のヒューズブロックのうちの焼き付けるための１つを選択する。状態３０２では、ＡＴＥテスタはヒューズ焼付け電圧源ＶＤＤＱを、ＶＤＤＱを２．５ボルトにセットすることによって、有効化する。ヒューズ焼付け電圧源のレベルは２．５ボルトに限定されず、ヒューズブロックを焼き付けるのに適切なものとして種々の他の電圧レベルが使用され得ることが分かる。全てのヒューズアレイ入力信号、即ち、チップ選択ｃｓｂ、プログラムｐｒｍ、書込み防止ｗｐｒｏｔ、及びシリアルクロックｓｃｌｋは好ましくはＡＴＥテスタによって制御される。ＡＴＥテスタはデータが焼付けシーケンスの開始前にプログラムされることを必要とする。
【００４８】
ＡＴＥテスタシーケンサは次に開始状態（ＴＢＳＴＡＲＴ）３０４に移行し、ここで、例えば、チップ選択信号ｃｓｂをロジックローレベル（例えば、ｃｓｂ＝０）にセットする等して、メモリ回路内のヒューズアレイが有効化される。プログラム信号ｐｒｍはまたロジックハイレベル（例えば、ｐｒｍ＝１）にセットされ、書込み防止信号ｗｐｒｏｔがロジックローレベル（例えば、ｗｐｒｏｔ＝０）にセットされる。ＡＴＥテスタシーケンサはその後プログラム・ハイ状態（ＴＢＰＧＨＭ）３０６に移行し、ここでヒューズブロック信号がチップ選択信号の宣言の後に少なくとも１クロックサイクル一定に保持される。ＡＴＥテスタはその後データプログラム状態（ＴＢＰＧＭＤ）３０８に進む。状態３０８では、ヒューズブロックに書き込まれるべき正しいデータビットがＡＴＥテスタから宣言される（例えば、ｐｒｍ＝データ）。次に、焼付け状態（ＴＢＢＵＲＮ）３１０において、ロジックローレベルからロジックハイレベル（ｓｃｌｋ＝１）へのシリアルクロックｓｃｌｋを宣言することによって、プログラム信号ｐｒｍからのデータがヒューズブロックにクロック制御される。ＡＴＥテスタシーケンサはその後プログラム・ロー状態（ＴＢＰＧＭＬ）３１２に進む。状態３１２では、ヒューズアレイに対する焼付けシーケンスの一部として、ＡＴＥテスタは、次のヒューズビットを焼き付けるためにシリアルクロックがハイからローに移行する前に、プログラム信号ｐｒｍをロジックローレベル（例えば、ｐｒｍ＝０）にセットする。
【００４９】
図３Ｂを参照して、ＡＴＥテスタシーケンサは次に焼付け待機状態（ＴＢＢＮＷＡＩＴ）３１４に進み、ここで、シリアルクロックｓｃｌｋは所定量の時間（例えば、約５ミリ秒、これはＡＴＥテスタが約１０ＭＨｚで稼動しているときの約２クロックサイクルである）にわたってハイを保持する。ＡＴＥテスタは焼付け待機カウンタが時間切れになるまでは次の状態に進む前にこの状態で待機する。カウンタが時間切れになると、シリアルクロックはロジックハイレベルからロジックローレベルに移行する。
【００５０】
次に、シリアルシフト状態（ＴＢＳＨＩＦＴ）３１６において、ＡＴＥテスタは全２５６ビットが選択されたヒューズブロックにプログラムされたかを判断する。されていない場合、ＡＴＥテスタシーケンサは焼付けループに留まり、状態３０８に戻る。全２５６ヒューズビットがプログラムされた場合、ＡＴＥテスタシーケンサはヒューズアレイチップ選択をオフし（例えば、ｃｓｂ＝１）、全ヒューズブロックがプログラムされたかをチェックする。全てのヒューズブロックがプログラムされていない場合、ＡＴＥテスタシーケンサは他のヒューズブロックを選択し、焼付け処理を反復するために状態３０２に戻る。全てのヒューズブロックがプログラムされた場合、ＡＴＥテスタはヒューズ焼付け電圧源ＶＤＤＱを、ＶＤＤＱを０ボルトに戻すようにセットする等してオフし、終了状態（ＴＢＥＮＤ）３１８にジャンプし、ここでヒューズ焼付け処理が完了する。本実施例では、ＡＴＥテスタがヒューズアレイ入力信号を制御するので、確認応答信号がＡＴＥとメモリ回路の間で送信される必要はない。
【００５１】
例示の目的のみにおいて、図４Ａ及び４Ｂは、本発明の実施例に従って、メモリ回路１００内の第２の（ヒューズダウンロード）状態機械１３２によって少なくとも部分的に実行される例示のヒューズダウンロード方法４００を示す。前述したように、ヒューズダウンロード状態機械は好ましくはピンリセット信号の受信に応じて開始され、この時点でヒューズダウンロードシーケンサはデフォルトのアイドル状態（ＨＷＩＤＬＥ）４０２に入る。状態４０２では、ヒューズダウンロード状態機械シーケンサはピンリセットがアクティブかをチェックする。ピンリセットがアクティブである場合には、シーケンサは状態４０２に留まり、そうでない場合には、シーケンサはシリアルクロックハイ状態（ＨＷＳＣＬＫ）４０４に移行し、ここで読出し動作を実行するためにシリアルクロックがロジックハイレベル（例えば、ｓｃｌｋ＝１）に初期化される。
【００５２】
ヒューズダウンロード状態機械シーケンサは次にヒューズアレイ有効化状態（ＨＷＣＳＢ）４０６に進む。状態４０６では、シーケンサはｃｓｂをロジックローレベル（例えば、ｃｓｂ＝０）にセットする等してチップ選択信号ｃｓｂを介してヒューズアレイを有効化する。次に、ヒューズダウンロード状態機械シーケンサは読出し待機状態（ＨＷＷＡＩＴ）４０８に進み、ここでシーケンサはヒューズアレイデータが読み込まれるのを待つ。チップ選択が宣言された後に、シーケンサはヒューズアレイがオンするための所定数のクロックサイクルを待つ。このタイムアウト期間が満了すると、シーケンサはヒューズアレイデータを読出しレジスタ（例えば、図１のメモリ回路１００内のレジスタ１３０のブロック）にダウンロードする。シーケンサはその後修理ステータス読出し状態（ＨＷＲＥＡＤ）４１０に進む。状態４１０では、シーケンサはチップが修理可能であるか否かを読み出されたデータから判別する。チップが修理可能な場合、シーケンサはメモリ修理状態（ＨＷＲＥＰＡＩＲ）４１２に進み、そうではなくチップが修理可能でない場合、チップは「最良」であるとしてシーケンサはヒューズアレイ給電停止開始状態（ＨＷＦＵＳＥ）４２４にジャンプする（図４Ｂ参照）。
【００５３】
状態４１２では、ヒューズダウンロード状態機械においてシーケンサは好ましくは、メモリ回路１００（図１参照）のメモリサブシステム１０８、１１４、１２０各々にそれぞれ関連するＡＭＲ回路１１０、１１６、１２２のメモリスペア位置がプログラムされるべきかを判断する。メモリスペア位置が修理される必要がない場合、シーケンサは次のスペア位置に増分し、どのスペア位置が処理されているかを追跡し続ける状態、即ち、スペア位置カウント状態（ＨＷＣＯＵＮＴ）４２２にジャンプする（図４Ｂ参照）。現在のスペア位置が修理される必要がある場合、シーケンサはスペアアドレス読込み状態（ＨＷＣＡＰＴＵＲＥ）４１４に移行し、ここで捕捉ルーチンがシーケンサによって開始される。状態４１４では、ヒューズダウンロード状態機械シーケンサは好ましくは、修理される位置に対応するスペアアドレス及び制御信号を読み込む。
【００５４】
図４Ｂを参照すると、状態４１４においてスペアアドレス及び制御信号を読み込んだ後に、シーケンサはＡＭＲにスペアアドレス書込み状態（ＨＷＷＲＩＴＥ）４１６に移行する。状態４１６では、シーケンサは適切な内蔵メモリグループ内のＡＭＲ回路にスペアアドレスを書き込む。シーケンサはその後ＡＭＲ有効化状態（ＨＷＥＮＡＢＬＥ）４１８に進み、シーケンサはＡＭＲ回路がスペアアドレス位置に対するレジスタを使用することを可能とする。次に、次スペア状態への増分状態（ＨＷＩＮＣ）４２０において、シーケンサは次のスペアアドレスに増分する。その後シーケンサは状態４２２に進む。
【００５５】
状態４２２では、ヒューズダウンロード状態機械シーケンサは好ましくは全てのスペア位置がチェックされたことを確認する。全てのスペア位置がチェックされた場合には、シーケンサは状態４２４においてヒューズアレイ給電停止シーケンスを開始し、そうではなく、全てのスペア位置がチェックされていない場合には、シーケンサは状態４１２に戻り（図４Ａ）、チェックされていない１以上のスペア位置に対して再びメモリ修理ループを開始する。状態４２４では、シーケンサはヒューズアレイにおける給電停止シーケンスを開始し、ヒューズ給電停止状態（ＨＷＰＦＯＦＦ）４２６に進み、ここでチップ選択ｃｓｂを非アクティブ（例えば、ｃｓｂ＝１）にセットすることによってヒューズアレイはオフされる。その後シーケンサは終了状態（ＨＷＥＮＤ）４２８に進み、ここでヒューズダウンロード処理が完了する。この状態はまた、システムリセット条件を解除する。
【００５６】
本発明の実施例のテスト方法は、電子デバイス又は代替のシステムにおける実装について特に適したものとなる。例えば、図５は本発明の一側面によって形成された例示の処理システム５００を示すブロック図である。システム５００は、例えば、ＡＴＥ（例えば、ＩＣテスタ、ＩＣウエハ検査器、チップハンドラ、ビニング機器等）を表す。システム５００はプロセッサ５０２、プロセッサとインターフェイスするように動作する入力／出力（Ｉ／Ｏ）回路５０８と同様に、プロセッサに（例えば、バス５０６又は代替の接続手段を介して）結合されたメモリ５０４を含むことができる。プロセッサ５０２は本発明の方法の少なくとも一部分を実行するよう構成されることができ、その例示の実施例は図２Ａ−Ｃ、３、４Ａ及び４Ｂに図示され、上述された。
【００５７】
なお、ここで使用する用語「プロセッサ」は、例えば、中央処理装置（ＣＰＵ）及び／又は他の処理回路（例えば、ネットワークプロセッサ、ＤＳＰ、マイクロプロセッサ等）を含むもの等あらゆる処理デバイスを含むことが意図される。さらに、用語「プロセッサ」とは、２以上の処理デバイスを意味すること、及び処理デバイスに関連する種々の要素が他の処理デバイスによって共有され得ることが理解されるべきである。ここで使用する用語「メモリ」は、例えば、ランダムアクセスメモリ（ＲＡＭ）、読出し専用メモリ（ＲＯＭ）、固定記憶媒体（例えば、ハードドライブ）、取外し可能記憶媒体（例えば、ディスケット）、フラッシュメモリ等、プロセッサ又はＣＰＵに関連するメモリ及びその他のコンピュータ可読媒体を含むことが意図される。さらに、ここで使用する用語「Ｉ／Ｏ回路」は、例えば、データをプロセッサに入力するための１以上の入力デバイス（例えば、キーボード、マウス等）、プロセッサに関連する結果を表すための１以上の出力デバイス（プリンタ、モニタ等）、及び／又は入力若しくは出力デバイスをプロセッサに動作可能に結合するためのインターフェイス回路を含むことが意図される。
【００５８】
従って、ここに記載する本発明の方法を実行するためのインストラクション又はコードを含むアプリケーションプログラム又はそのソフトウェア部材は１以上の関連の記憶媒体（例えば、ＲＯＭ、固定又は取外し可能記憶部）に記憶され、利用される用意ができると、全部又は一部に（例えば、ＲＡＭに）読み込まれ、プロセッサ５０２によって実行されることができる。いずれの場合でも、図１に示す部材の少なくとも一部分は、例えば、メモリに関連する１以上のＤＳＰ、特定用途向け集積回路、機能回路、メモリに関連する１以上の動作可能にプログラムされた汎用デジタルコンピュータ等の種々の形態のハードウェア、ソフトウェア又はその組合せにおいて実装され得る。ここに提供された発明の教示があれば、当業者は本発明の部材の他の実施を検討することができる。
【００５９】
本発明の方法の少なくとも一部は、デバイスの検証及び特性付けを実行するために従来の集積回路ＡＴＥにおいても実施され得る。従来ＡＴＥの製造業者は、これらに限定されないが、Teradyne Inc.、Testmetrix Inc.、 MOSAID Technologies Inc.、 ALLTEQ Industries Inc.、 Schlumberger Ltd.、 Advantest Corp.、 及びinTest Corp.を含む。
【００６０】
本発明の装置及び方法の少なくとも一部分は１以上の集積回路に実装され得る。集積回路を形成する際に、ダイは通常は半導体ウエハの表面上に反復パターンで作製される。ダイの各々がここに記載されたデバイスを含み、他の構造物又は回路を含むことができる。個々のダイはウエハから切断又はカットされ、集積回路としてパッケージングされる。当業者には、集積回路を作製するためにどのようにウエハ及びパッケージダイをカットするかは周知である。そのように製造された集積回路はこの発明の一部とみなされる。
【００６１】
本発明の例示の実施例が添付図面を参照してここに記載されてきたが、発明はこれらの厳密な実施例に限定されないこと、及びここで種々の他の変化及び修正が以降の特許請求の範囲の範囲から離れることなく当業者によってなされ得ることが理解されるべきである。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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