(57)【特許請求の範囲】
【請求項１】
可変レンジのロジック閾値を可能とされた入力受信機装置（variable range logic threshold enabled input receiver apparatus）であって、前記装置は、
ロジックデバイスと、
前記ロジックデバイスと並列に結合され、可変ロジック閾値を受信し、且つ前記ロジック閾値に合うように前記ロジックデバイスを設定するように構成された、ロジック閾値構造と、
前記可変ロジック閾値を受信するように構成され、前記ロジックデバイスに対して、前記ロジック閾値構造によって前記ロジックデバイスに供給されるバイアス電流パスとは異なるバイアス電流パスを供給するように構成されたヘルパーデバイスと
を備える装置。
【請求項２】
前記ロジック閾値を受信し、前記可変ロジック閾値に基づいて、付加的なバイアス電流パスを前記ロジックデバイスに供給するように構成された、ロジック閾値検出器を更に備える、請求項１の装置。
【請求項３】
前記ロジック閾値検出器は、
前記ロジック閾値を受信するように構成されたゲートを有するＮＭＯＳ ＦＥＴと、
ドレインと共通のゲートと、電圧源に結合されたソースを有し、前記ドレインが前記ＮＭＯＳ ＦＥＴのドレインに結合された、ＰＭＯＳプルアップＦＥＴと
を備える請求項２の装置。
【請求項４】
イネーブル制御信号を受信し、前記イネーブル制御信号の状態に基づいて、前記ロジックデバイスを介したバイアス電流の流れを選択的に抑制するように構成されたイネーブルデバイスを更に備える、請求項１の装置。
【請求項５】
前記ロジックデバイスは、ＣＭＯＳインバータを備える、請求項１の装置。
【請求項６】
前記ロジック閾値構造は、
前記ＣＭＯＳインバータのＰＭＯＳソースに共通のＶref ＰＭＯＳソースを有するＶref ＣＭＯＳペアと、
前記ＣＭＯＳインバータのＮＭＯＳソースに共通のＶref ＮＭＯＳソースと、
前記Ｖref ＣＭＯＳペアの共通ドレインに結合されたゲートを有し、前記共通ＰＭＯＳソース接続をプルアップするように結合されたＰＭＯＳプルアップＦＥＴと、
前記Ｖref ＣＭＯＳペアの共通ドレインに結合されたゲートを有し、前記共通ＮＭＯＳソース接続をプルダウンするように結合されたＣＭＯＳプルダウンＦＥＴと
を備える請求項５の装置。
【請求項７】
前記ヘルパーデバイスは、前記ロジック閾値に結合されたゲートを有し、前記ＣＭＯＳペアのＰＭＯＳ ＦＥＴのソース接続をプルアップするように構成された、ヘルパーＰＭＯＳ ＦＥＴを備える、請求項５の装置。
【請求項８】
前記ヘルパーデバイスは、前記ロジック閾値に結合されたゲートを有し、前記ＣＭＯＳペアのＮＭＯＳ ＦＥＴのソース接続をプルダウンするように構成された、ヘルパーＮＭＯＳ ＦＥＴを備える、請求項５の装置。
【請求項９】
前記ロジック閾値を受信し、前記ロジック閾値の値に基づいて、付加的なバイアス電流パスを前記ロジックデバイスに供給するように構成された、ロジック閾値検出器を更に備える、請求項５の装置。
【請求項１０】
前記ロジックデバイスはＮＭＯＳインバータを備える、請求項１の装置。
【請求項１１】
前記ロジック閾値構造は、
前記ロジック閾値を受信するように構成されたゲートと、前記ＮＭＯＳインバータのソースに共通なソースとを有するＶref ＮＭＯＳ ＦＥＴと、
Ｖddに結合されたソースと、前記ＮＭＯＳインバータのドレインに結合されたドレインとを有する、第１のＰＭＯＳプルアップＦＥＴと、
Ｖddに結合されたソースと、前記Ｖref ＮＭＯＳ ＦＥＴのドレインに結合されたドレイン接続とを有する、第２のＰＭＯＳプルアップＦＥＴと
を備える請求項１０の装置。
【請求項１２】
前記第１のＰＭＯＳプルアップＦＥＴは、前記Ｖref ＮＭＯＳ ＦＥＴのドレインに結合されたゲートを有する、請求項１１の装置。
【請求項１３】
前記第１のＰＭＯＳプルアップＦＥＴは、前記ＮＭＯＳインバータのドレインに結合されたゲートを有する、請求項１１の装置。
【請求項１４】
前記第２のＰＭＯＳプルアップＦＥＴは、前記Ｖref ＮＭＯＳ ＦＥＴのドレインに結合されたゲートを有する、請求項１１の装置。
【請求項１５】
前記第２のＰＭＯＳプルアップＦＥＴは、前記ＮＭＯＳインバータのドレインに結合されたゲートを有する、請求項１１の装置。
【請求項１６】
請求項１の、可変レンジのロジック閾値を可能とされた入力受信機装置（variable range logic threshold enabled input receiver apparatus）を有する集積回路。
【請求項１７】
可変レンジのロジック閾値を可能とされた入力受信機装置（variable range logic threshold enabled input receiver apparatus）であって、前記装置は、
ＣＭＯＳインバータと、
Ｖref ＰＭＯＳ ＦＥＴとＶref ＮＭＯＳ ＦＥＴを有するＶref ＣＭＯＳペアであって、前記Ｖref ＰＭＯＳ ＦＥＴが、前記ＣＭＯＳインバータのＰＭＯＳソースに共通のソースを有し、前記Ｖref ＮＭＯＳ ＦＥＴが、前記Ｖref ＰＭＯＳ ＦＥＴのドレインに共通のドレインと、前記ＣＭＯＳインバータのＮＭＯＳソースのソースに共通のソースとを有し、ロジック閾値を受信するように構成された、前記Ｖref ＣＭＯＳペアと、
前記Ｖref ＣＭＯＳペアの共通ドレインに結合されたゲートを有し、前記ＣＭＯＳペアをプルアップするように結合されたＰＭＯＳプルアップＦＥＴと、
前記Ｖref ＣＭＯＳペアの共通ドレインに結合されたゲートを有し、前記共通ＮＭＯＳソース接続をプルダウンするように結合されたＮＭＯＳプルダウンＦＥＴと、
前記ロジック閾値を受信するように構成されたゲートを有し、前記共通ソース接続をプルアップするように構成された、ヘルパーＰＭＯＳ ＦＥＴと
備える装置。
【請求項１８】
イネーブル制御信号を受信し、前記イネーブル制御信号の状態に基づいて、前記ＣＭＯＳインバータを介したバイアス電流の流れを選択的に抑制するように構成されたイネーブルデバイスを更に備える、請求項１７の装置。
【請求項１９】
前記ロジック閾値を受信し、前記ロジック閾値に基づいて、付加的なバイアス電流パスを前記ＣＭＯＳインバータに供給するように構成された、ロジック閾値検出器を更に備える、請求項１７の装置。
【請求項２０】
前記ロジック閾値検出器は、
前記ロジック閾値を受信するように構成されたゲートと、グランドに結合されたソースとを有するＮＭＯＳ ＦＥＴと、
ドレインに共通のゲートと、電圧源に結合されたソースとを有し、前記ドレインが前記ＮＭＯＳ ＦＥＴのドレインに結合された、ＰＭＯＳプルアップＦＥＴと、
前記電圧源に結合されたソースと、前記Ｖref ＣＭＯＳペアをプルアップするように結合されたドレインと、前記ＮＭＯＳ ＦＥＴの前記ドレインに結合されたゲートとを有するヘルパーＰＭＯＳ ＦＥＴと
を備える請求項１９の装置。
【請求項２１】
請求項２０の、可変レンジのロジック閾値を可能とされた入力受信機装置（variable range logic threshold enabled input receiver apparatus）を有する集積回路。
【請求項２２】
可変レンジのロジック閾値を可能とされた入力受信機装置（variable range logic threshold enabled input receiver apparatus）であって、前記装置は、
ＣＭＯＳインバータと、
前記ＣＭＯＳインバータと並列に結合され、可変ロジック閾値を受信し、且つ前記ロジック閾値に合うように前記ＣＭＯＳインバータを設定する手段と、
前記可変ロジック閾値を受信し、且つ前記ＣＭＯＳインバータに対して、可変ロジック閾値を受信する手段によって前記ＣＭＯＳインバータに供給されるバイアス電流パスとは異なるバイアス電流パスを供給する手段と
を備える装置。
【請求項２３】
前記ロジック閾値を受信し、且つ前記可変ロジック閾値に基づいて、付加的なバイアス電流パスを前記ＣＭＯＳインバータに供給する手段を更に備える、請求項２２の装置。
【発明の詳細な説明】
【優先権の主張】
【０００１】
この出願は、２００７年５月３１日に出願され、ADJUSTABLE INPUT RECEIVER FOR LOW POWER HIGH SPEED INTERFACEと表題された米国仮出願番号６０／９４１，２２８の利益を主張する。当該出願の全ては、参照によって本明細書に組み込まれる。
【技術分野】
【０００２】
この発明は、半導体集積回路の分野に関する。より具体的には、本発明は、相補型の金属・酸化物・半導体（ＣＭＯＳ）入力受信機または疑似差動入力受信機（pseudo-differential input receiver）のような、高速の入力ロジック受信機の分野に関する。
【背景技術】
【０００３】
一般的に、thickなデバイス（thick device）またはthinなデバイス（thin device）を用いた図１に示すような、付加的な参照電圧Ｖrefをサポートしないような従来のＣＭＯＳ入力受信機は、External Bus Interface規格ＥＢＩ１、ＥＢＩ２等で定義されたような低電力のメモリインターフェースについて、２００ＭＨｚ未満で使用するのに適している。２００ＭＨｚから５３３ＭＨｚのようなより高周波数動作のためには、図２に示すような、種々の種類のＶrefベースのシングルエンド疑似差動入力受信機（Vref-based single-ended pseudo-differential input receiver）が、並列終端（parallel termination）を有することなく電源電圧の１／２、またはＶddq終端と共に電源電圧の７０％のような、種々のＶrefの値と共に使用されている。
【０００４】
低電力ダブルデータレート（ＤＤＲ２）インターフェースをサポートする受信機の実装に求められるような、Ｖrefをサポートし、広い範囲の周波数をカバーするための、単純な解決策は、複数の並列入力受信機を構成し、Ｖrefの値に基づいて１つの受信機のみをオンさせることである。しかしながらこのアプローチは、面積及び電力の点で望ましくない。更に、複数の並列受信機の実装は、追加されたmuxにより増大した入力パスの遅延、及び増大した入力容量Ｃinに起因する性能低下という問題がある。
【図面の簡単な説明】
【０００５】
【図１】図１は、ＶrefをサポートしないＣＭＯＳ受信機の典型的な実施形態の単純化された概念図。
【図２】図２は、Ｖrefをサポートする疑似差動受信機の典型的な実施形態の単純化された概念図。
【図３】図３は、Ｖref調整可能な自己バイアス疑似差動受信機の典型的な実施形態の単純化された概念図。
【図４】図４は、Ｖref調整可能な自己バイアス疑似差動受信機の典型的な実施形態の単純化された概念図。
【図５Ａ】図５ａは、種々の典型的な受信機の実施形態を比較した性能カーブの単純化された図。
【図５Ｂ】図５ｂは、種々の典型的な受信機の実施形態を比較した性能カーブの単純化された図。
【図５Ｃ】図５ｃは、種々の典型的な受信機の実施形態を比較した性能カーブの単純化された図。
【図５Ｄ】図５ｄは、種々の典型的な受信機の実施形態を比較した性能カーブの単純化された図。
【図５Ｅ】図５ｅは、種々の典型的な受信機の実施形態を比較した性能カーブの単純化された図。
【図５Ｆ】図５ｆは、種々の典型的な受信機の実施形態を比較した性能カーブの単純化された図。
【図６】図６は、Ｖref調整可能な自己バイアス疑似差動受信機の典型的な実施形態の単純化された概念図。
【図７】図７は、Ｖref調整可能な自己バイアス疑似差動受信機の典型的な実施形態の単純化された概念図。
【図８Ａ】図８ａは、種々の典型的な受信機の実施形態を比較した性能カーブの単純化された図。
【図８Ｂ】図８ｂは、種々の典型的な受信機の実施形態を比較した性能カーブの単純化された図。
【図８Ｃ】図８ｃは、種々の典型的な受信機の実施形態を比較した性能カーブの単純化された図。
【図８Ｄ】図８ｄは、種々の典型的な受信機の実施形態を比較した性能カーブの単純化された図。
【図８Ｅ】図８ｅは、種々の典型的な受信機の実施形態を比較した性能カーブの単純化された図。
【図８Ｆ】図８ｆは、種々の典型的な受信機の実施形態を比較した性能カーブの単純化された図。
【図９】図９は、自己バイアス疑似差動受信機の典型的な実施形態の端儒家されたフローチャート。
【発明を実施するための形態】
【０００６】
用語「典型的」は、本明細書において「例（example）、事例（instance）、または例証（illustration）として与える」ことを意味するために用いられる。「典型的」として本明細書で述べられる実施形態は、他の実施形態より好適または有利なものとして必ずしも解釈されるものではない。
【０００７】
添付図面と共に以下で説明される詳細な記述は、この発明の典型的な実施形態の記述として意図され、この発明が実施される唯一の実施形態を示すことを意図されたものではない。本記述を通して使用される用語「典型的」は、「例、事例、または例証である」ことを意味し、他の典型的な実施形態よりも好ましくまたは有利であるとして解釈されるべきでは必ずしもない。詳細な記述は、この発明の典型的な実施形態の十分な理解を与える目的で、具体的な詳細を含む。この発明の典型的な実施形態が、これらの具体的な詳細無しで実施し得ることは、当業者には明白であろう。ある事例では、本明細書で提示される典型的な実施形態の新規性が不明瞭になることを避けるために、周知の構造及びデバイスはブロック図の形で示される。
【０００８】
広周波数レンジのＶref調整可能な入力受信機の唯１つの構成（configuration）を有することが望ましい。受信機の構成は、広周波数レンジ及びＶrefの値の広いレンジにわたって動作させられ得る。受信機の性能は、電力消費とダイ（die）面積に対する最小限の影響を有するだけの変化と共に、容易に調整され得る。
【０００９】
図１は、Ｖref無しの一般的なＣＭＯＳ受信機１００の典型的な実施形態の単純化された概念図である。図１の一般的なＣＭＯＳ受信機１００は、一般的な厚いデバイス（thick device）または薄いデバイス（thin device）を用いて実装され得る。
【００１０】
一般的なＣＭＯＳ受信機１００は、ＮＭＯＳ ＦＥＴ１１４上に積み重ねられた（stacked）ＰＭＯＳ ＦＥＴ１１２を含むＣＭＯＳインバータとして構成された相補型ＦＥＴペアを含む。ＰＭＯＳ ＦＥＴ１１２のソースはＶddに結合され、ドレインはＮＭＯＳ ＦＥＴ１１４のドレインに共通でありＣＭＯＳインバータの出力として動作する。ＰＭＯＳ ＦＥＴ１１２のゲートはＮＭＯＳ ＦＥＴ１１４のゲートと共通であり、ＣＭＯＳインバータ１００の入力として機能する。
【００１１】
ＮＭＯＳ ＦＥＴ１１４のソースはＶss、または任意でＮＭＯＳイネーブルＦＥＴ１２４のドレイン接続部に結合され得る。ＮＭＯＳイネーブルＦＥＴ１２４のソースはＶssに結合され、ゲートはイネーブル制御信号を受信する。同様に、ＰＭＯＳイネーブルＦＥＴ１２２は、インバータがイネーブルとされていない際にＣＭＯＳインバータの出力をプルアップするように構成され得る。ＰＭＯＳイネーブルＦＥＴ１２２のソースはＶddに結合され、ドレインはＣＭＯＳインバータの出力に結合されている。ＰＭＯＳイネーブルＦＥＴ１２２のゲートは、イネーブル制御信号を受信するように構成されている。
【００１２】
図１の一般的なＣＭＯＳ受信機１００は、Ｖrefの入力をサポートしていない。可変なＶrefの値のサポートが無いことは、一般的なＣＭＯＳ受信機１００にとって、Ｖrefレベルに調整された小振幅入力によるより高い周波数における動作につき、好ましくない。Ｖrefの値は、公称のロジック閾値とみなされ得る。そして受信機がＶrefをサポートする際、lowからhighまたはhighからlowのロジック遷移が、Ｖrefの値の観点からしばしば定められている。外部制御可能なＶrefの値のサポートは、ＣＭＯＳ受信機１００によって使用されるのと正確には同じ電源電圧で動作しないデバイスまたはバスを補償する、またはそうでなければインターフェース接続するため、またはそうでなければ電気的なバスまたはインターフェースの影響を補償するために、望ましいだろう。確かに、いくらかのメモリインターフェース規格は、Ｖrefの値の範囲について、明確に示している。
【００１３】
図２の典型的な疑似差動受信機２００の実施形態は、Ｖrefの値を受信するための構成を含む。図２の典型的な疑似差動受信機２００の実施形態は、図１の典型的な実施形態で述べられた同じＣＭＯＳインバータに基づき得る。ＰＭＯＳ ＦＥＴ１１２はＮＭＯＳ ＦＥＴ１１４に積み重ねられ、２つのＦＥＴはインバータの入力として共通のゲート接続を共有している。
【００１４】
ＶrefのＣＭＯＳペアは、ＣＭＯＳインバータと実質的に並列に位置される。並列の構成は、出力電流の接続のように、ＣＭＯＳペアとＣＭＯＳインバータについての入力電流接続が共通であるような、電気的に並列に接続されることを指す。
【００１５】
Ｖrefの値は、ＶrefのＣＭＯＳペアへの入力を駆動する。Ｖrefの値は、内部で集積回路に生成されることも出来るが、Ｖrefの値は一般的に、外部インターフェースから集積回路に受信される。一般的にＶrefの値は、ロジック閾値、セットポイント、またはトリップポイント（trip point）を示す。ロジック閾値の値は、入力受信機と同じ電源電圧上で動作しない種々のデバイスとのインターフェース接続を調整するために調整され得る。ＶrefのＣＭＯＳペアは、ＮＭＯＳのＶref ＦＥＴ２１４上に積み重ねられたＰＭＯＳのＶref ＦＥＴ２１２を含む。ＰＭＯＳのＶref ＦＥＴ２１２とＮＭＯＳのＶref ＦＥＴ２１４は、参照電圧Ｖrefを受信するように構成された共通のゲート接続を有する。
【００１６】
ＰＭＯＳのＶref ＦＥＴ２１２のソース接続部は、ＣＭＯＳインバータのＰＭＯＳ ＦＥＴ１１２のソースと共通である。この共通のソース接続部は、プルアップＰＭＯＳ ＦＥＴ２２２のドレインに結合されている。プルアップＰＭＯＳ ＦＥＴ２２２のソースはＶddに接続され、ゲートはＶref ＣＭＯＳペアのドレイン接続部に共通に結合されている。
【００１７】
ＮＭＯＳのＶref ＦＥＴ２１４のソース接続部は、ＣＭＯＳインバータのＮＭＯＳ ＦＥＴ１１４のソースと共通である。プルダウンＮＭＯＳ ＦＥＴ２２４は、共通のソース接続部に接続されたドレインを有し、Ｖss、または任意でＮＭＯＳイネーブルＦＥＴ１２４のドレインに接続されたソースを有する。プルダウンＮＭＯＳ ＦＥＴ２２４のゲートは、Ｖref ＣＭＯＳペアの共通のドレイン接続部に結合されている。
【００１８】
プルアップＰＭＯＳ ＦＥＴ２２２とプルダウンＮＭＯＳ ＦＥＴ２２４と共にＶref ＣＭＯＳペアは、ＣＭＯＳインバータのロジック閾値またはトリップポイントを制御するために動作し、Ｖrefの値に対する入力電圧の関係に基づいてＣＭＯＳインバータを流れるバイアス電流を制御する。しかしながら、一般的なＶrefベースの疑似差動受信機２００は、Ｖrefの広いレンジにわたって、特にＶrefがＶssまたはＶddに近い際に、高い性能の動作を満足させるようにいつも適切にバイアスされるわけではない。
【００１９】
Ｖrefの値の範囲を解決するための一般的なアプローチは、多くの入力受信機を並列に設けて、Ｖrefの動作値に基づいて入力受信機を選択することである。複数の入力受信機を並列に構成し、Ｖrefの値に基づいて入力受信機の１つを選択することは、広い入力周波数レンジ及びＶrefレンジのサポートを提供するためには非効率なやり方である。本明細書に開示されるＣＭＯＳ入力受信機と方法は、広いレンジの入力周波数と広いレンジのＶrefの値とをサポートするように設定可能な単一の入力受信機実装を用いた、より効率的な解決手段を提供する。
【００２０】
図３は、Ｖref調整可能な自己バイアス疑似差動入力受信機３００の単純化された概念図である。自己バイアス疑似差動入力受信機３００は、ＣＭＯＳ受信機３００のアクティブＣＭＯＳロジックペアと並列なＣＭＯＳペアへのＶrefの値を受信するための構成を含む。しかしながら、図２のＶrefベースの疑似差動受信機の典型的な実施形態と異なり、自己バイアス疑似差動入力受信機３００は更に、アクティブなＣＭＯＳペアにおけるＰＭＯＳ ＦＥＴ３０２のソースをプルアップするヘルパーＰＭＯＳ ＦＥＴ３１０（あるいはイネーブルとされ積み重ねられた（stacked）ＰＭＯＳヘルパー）を含む。ヘルパーＰＭＯＳ ＦＥＴ３１０は、Ｖddに結合されたソースと、アクティブなＣＭＯＳロジックペアにおけるＰＭＯＳ ＦＥＴ１１２のソースに結合されたドレインとを有し、ドレインはまたＶref ＰＭＯＳ ＦＥＴ２１２のソースと共通である。よって、自己バイアス疑似差動入力受信機３００は、別の方法では電流ヘルパーＦＥＴまたはＩbiasヘルパーＦＥＴとも呼ばれ得るヘルパーＰＭＯＳ ＦＥＴ３１０を加えた、図２のＣＭＯＳ受信機の典型的な実施形態と実質的に同じに構成され得る。
【００２１】
ヘルパーＰＭＯＳ ＦＥＴ３１０のソースはＶddに結合され、そのドレインは、ＣＭＯＳロジックペアにおけるＰＭＯＳ ＦＥＴ１１２のソースに結合される。ヘルパーＰＭＯＳ ＦＥＴ３１０のゲートは、Ｖrefの値を受信する。よって、ヘルパーＰＭＯＳ ＦＥＴ３１０は効率的にＶref線を監視し、ＣＭＯＳインバータについてのＩbias電流のパスを提供する。ヘルパーＰＭＯＳ ＦＥＴ３１０の追加によって、疑似差動受信機３００は、Ｖrefがゼロボルトまたはゼロボルト近辺である際に、実質的に一般的なＣＭＯＳ受信機として動作出来る。また、図３のＣＭＯＳ受信機３００の典型的な実施形態は、図３のＣＭＯＳ受信機３００がゼロでないＶrefの値と共に動作出来るので、図１の一般的なＣＭＯＳ受信機のそれよりも優れた性能を示す。
【００２２】
Ｖrefのイネーブルされた疑似差動受信機（Vref-enabled pseudo-differential receiver）へのＰＭＯＳ ＦＥＴ３１０の追加により、疑似差動受信機３００は、Ｖrefが約０．５Ｖddである条件下において、図２の受信機の典型的な実施形態のような、Ｖrefがイネーブルされた疑似差動受信機に匹敵するように機能出来る。よって、図３の疑似差動受信機３００の構成は、約ＶssからＶddの５０％までのＶrefのレンジにわたって動作し得る。
【００２３】
図４は、疑似差動受信機４００の別の典型的な実施形態を示す。別の図面に示された典型的な実施形態と同様に、図４の入力受信機の典型的な実施形態は、薄いデバイス（thin device）と同様に厚いデバイス（thick device）を用いて構成され得る。図４の疑似差動受信機４００の典型的な実施形態は、図３に示された疑似差動入力受信機の典型的な実施形態と同様に構成されている。疑似差動入力受信機４００は、図３の典型的な実施形態に示されたようなヘルパーＰＭＯＳ ＦＥＴ３１０を含み、またＮＭＯＳヘルパーの構成４２０を含む。
【００２４】
ＮＭＯＳヘルパーの構成４２０により、ＶrefベースのＣＭＯＳインバータは、Ｖref＝（０．５〜０．７）Ｖddのレンジにわたって、バイアス電流及びトリップポイントにつきプログラム可能に動作出来る。よって、ＮＭＯＳヘルパーの構成４２０がヘルパーＰＭＯＳ ＦＥＴ３１０と共に使用される際、ＣＭＯＳ受信機４００は、約ＶssからＶddの７０％にわたるＶrefの値のレンジにわたって動作し得る。
【００２５】
ＮＭＯＳヘルパーの構成４２０は、２つのＮＭＯＳ ＦＥＴ４２２、４２４の積み重ねられた（stacked）構成を含む。ヘルパーＮＭＯＳ ＦＥＴ４２２は、イネーブルＮＭＯＳ ＦＥＴ４２４と積み重ねられた構成により実装される。積み重ねられた構成において、ヘルパーＮＭＯＳ ＦＥＴ４２２のソースは、イネーブルＮＭＯＳ ＦＥＴ４２４がオフされた際に、ヘルパーＮＭＯＳ ＦＥＴ４２２の電流の流れを禁止するように、イネーブルＮＭＯＳ ＦＥＴ４２４のドレインに直列接続されている。
【００２６】
イネーブルＮＭＯＳ ＦＥＴ４２４のゲートは、インターフェースイネーブル制御信号のような、イネーブル制御信号を受信するように構成されている。ヘルパーＮＭＯＳ ＦＥＴ４２２のゲートはＶrefの値を受信するように構成され、よってＶref電圧の値に部分的に基づいてＣＭＯＳインバータに流れる電流を更にレギュレートするように動作する。
【００２７】
疑似差動入力受信機４００はまた、アクティブ入力終端（active input termination）４３０を含み得る。ＣＭＯＳ受信機４００の性能は、並列オン／オフ−ダイ終端インピーダンス（parallel on/off-die termination impedance）に対する出力ドライバのインピーダンスの比率に基づいて調整され得る。図４の受信機４００の典型的な実施形態の入力は、ＣＭＯＳ受信機４００の入力においてアクティブＶccq終端４３０を有するように示されているが、そのような終端は常に必要なわけではなく、終端は他の構造では省略し得る。
【００２８】
図５ａ〜５ｆは、種々の受信機の典型的な実施形態を比較する性能カーブの、単純化されたダイアグラムである。図５ａは、Ｖrefが０Ｖにセットされた際の、図１〜４に示された受信機の典型的な実施形態についての、Ｖinに対するバイアス電流を示す。Ｖrefの値は０ボルトにセットされているので、図２の典型的な実施形態におけるバイアス電流は、大幅に制限される。
【００２９】
図５ｂは、Ｖrefが０Ｖにセットされた際の、受信機の典型的な実施形態についての、Ｖinに対するＶoutの、対応する電圧転送機能を示す。図５ｂの電圧転送機能から分かるように、図２の一般的なＶrefのイネーブルされた疑似差動受信機２００の典型的な実施形態は、Ｖrefの値がゼロ近辺である際、不十分に動作する。
【００３０】
図５ｃは、Ｖrefの値をサポートするそれらの典型的な実施形態について、ＶrefがＶddの約１／２にセットされた際の、図１〜４に示された受信機の典型的な実施形態についての、Ｖinに対するバイアス電流を示す。図示するように、ヘルパーＦＥＴの追加は、入力受信機を介して流れる安定状態のバイアス電流である電流量を増加させる。
【００３１】
図５ｄは、Ｖref＝（０．５）Ｖddである受信機の典型的な実施形態についての、Ｖinに対するＶoutの、対応する電圧転送機能を示す。図５ａ〜５ｆの性能カーブを得る受信機は、１．２ＶのＶddを使用する。よって、図５ｂ、５ｃにおけるＶrefの値は、約０．６Ｖに相当する。このロジック閾値は、実質的に標準的な設定であるので、既知のように、典型的な実施形態の各々は、満足に動作する。
【００３２】
図５ｅは、Ｖrefの値をサポートするそれらの典型的な実施形態について、ＶrefがＶddの約１／２より大きくセットされた際の、図１〜４に示された受信機の典型的な実施形態についての、Ｖinに対するバイアス電流を示す。
【００３３】
図５ｆは、約０．５８Ｖddに対応する、Ｖref＝０．７Ｖである受信機の典型的な実施形態についての、Ｖinに対するＶoutの、対応する電圧転送機能を示す。Ｖrefのこのレベルは、例えＶref入力を受け付けるものであっても、一般的な入力受信機によってサポートされたものよりも大きいかもしれない。
【００３４】
図５ｅ、５ｆの性能カーブから分かるように、Ｖrefの値をサポートしない図１のＣＭＯＳ受信機の典型的な実施形態は、電圧転送機能のロジック閾値またはセットポイントの調整を可能に出来ない。図２〜４のＣＭＯＳ入力の典型的な受信機の実施形態は、Ｖrefの値の増加を、密接にトラック（track）する。しかしながら、図５ｆの電圧転送機能カーブから分かるように、図２、３の典型的な疑似差動入力受信機の実施形態は、増大されたＶrefの値をサポート出来るが、low論理状態を出力する際には、グランド近くにプルダウンしない。ヘルパーＮＭＯＳの構成を有する図４のＣＭＯＳ入力受信機は、入力がhighの際、出力電圧をゼロボルトにより近くまで引くことを可能とする。
【００３５】
Ｖrefの改善は、疑似差動入力受信機と共に使用することに限定されず、しかし別の構成に基づく他の入力受信機にも適用可能である。図６は、Ｖref調整可能なＮＭＯＳ受信機６００の典型的な実施形態の単純化された概念図である。
【００３６】
第１のＮＭＯＳ ＦＥＴ６１４はロジックゲートとして構成されている。第１のＮＭＯＳ ＦＥＴ６１４のゲートは、入力電圧を受信するように構成されている。第１のＮＭＯＳ ＦＥＴ６１４のソースは、イネーブルＮＭＯＳ ＦＥＴ６２４のドレインに結合されている。イネーブルＮＭＯＳ ＦＥＴ６２４のソースは、Ｖssまたはグランドに結合され、イネーブルＮＭＯＳ ＦＥＴ６２４のゲートは、アクティブなhighイネーブル信号を受信するように構成されている。
【００３７】
第１のＮＭＯＳ ＦＥＴ６１４のドレインは、入力受信機６００のロジック出力を示す。第１のＮＭＯＳ ＦＥＴ６１４のドレインは、入力受信機がイネーブルでない際に、出力電圧をプルアップするように動作するイネーブルＰＭＯＳ ＦＥＴ６２２のドレインに結合されている。イネーブルＰＭＯＳ ＦＥＴ６２２のソースはＶddに結合され、そのゲートはアクティブなhighイネーブル信号を受信する。
【００３８】
Ｖref入力をサポートするために実装されたデバイスの構成は、Ｖref ＮＭＯＳ ＦＥＴとして構成された第２のＮＭＯＳ ＦＥＴ６３０を含む。第２のＮＭＯＳ ＦＥＴ６３０のゲートはＶref信号を受信し、第２のＮＭＯＳ ＦＥＴ６３０のソースは第１のＮＭＯＳ ＦＥＴ６１４のソースと共通にされている。第２のＮＭＯＳ ＦＥＴ６３０のドレインは、２つの分離されたプルアップＦＥＴのゲート接続に結合されている。
【００３９】
第１のＰＭＯＳプルアップＦＥＴ６３２は、Ｖddに結合されたソース、第２のＮＭＯＳ ＦＥＴ６３０のドレインに結合されたゲート、及び第１のＮＭＯＳ ＦＥＴ６１４のドレインに結合されたドレインを有する。第２のＰＭＯＳプルアップＦＥＴ６３４は、Ｖddに結合されたソース、及び共に第２のＮＭＯＳ ＦＥＴ６３０のドレインに結合されたゲート及びドレインの接続を有する。
【００４０】
入力受信機６００は、２つのヘルパーＦＥＴ６４２、６４４を含むヘルパーＦＥＴの構成を含む。ヘルパーＦＥＴ６４２、６４４により、入力受信機は、０ボルトまたは０Ｖ近くのＶrefを含むＶrefの値の広いレンジにわたって動作可能とされる。
【００４１】
第１のヘルパーＰＭＯＳ ＦＥＴ６４２は、入力信号を受信するように構成されたそのゲートを有するロジックＮＭＯＳ ＦＥＴ６１４をプルアップする。第１のヘルパーＰＭＯＳ ＦＥＴ６４４のゲートはＶrefに接続されている。第１のヘルパーＰＭＯＳ ＦＥＴ６４２のソースはＶddに結合され、第１のヘルパーＰＭＯＳ ＦＥＴ６４２のドレインはロジックＮＭＯＳ ＦＥＴ６１４のドレインに結合されている。
【００４２】
第２のヘルパーＰＭＯＳ ＦＥＴは、Ｖref、またはＶrefの値によって制御されるゲートを有する第２のＮＭＯＳ ＦＥＴ６３０をプルアップする。第２のヘルパーＰＭＯＳ ＦＥＴ６４４のゲートはまたＶrefに接続される。第２のヘルパーＰＭＯＳ ＦＥＴ６４４のソースはＶddに結合され、第２のヘルパーＰＭＯＳ ＦＥＴ６４４のドレインは、Ｖref ＮＭＯＳ ＦＥＴ６３０のドレインに結合される。
【００４３】
ヘルパーＦＥＴは、ＣＭＯＳロジックゲートをサポートするように構成された際とほぼ同じ方法で動作する。ＰＭＯＳヘルパーＦＥＴの構成は、Ｖrefの値がlowまたは０Ｖ近くである条件下でさえも、ＮＭＯＳロジックゲートにバイアス電流を供給するように動作する。
【００４４】
図７は、Ｖref調整可能な自己バイアスＣＭＯＳ受信機７００の典型的な実施形態の単純化された概念図である。図７のＣＭＯＳ受信機７００の構成は、図４のＣＭＯＳ受信機の構成と同様である。しかし、図７の疑似差動受信機７００は、図４の典型的な疑似差動受信機の実施形態におけるようなヘルパーＮＭＯＳ ＦＥＴの構成だけというよりも、Ｖrefレベル検出器７４０を含む。
【００４５】
図７の疑似差動入力受信機７００は、図２のＣＭＯＳ受信機を基礎にしている。ＰＭＯＳ ＦＥＴ１１２は、ＮＭＯＳ ＦＥＴ１１４上に積み重ねられ（stacked）、この２つのＦＥＴは、インバータ入力としての共通のゲート接続を共有している。
【００４６】
Ｖref ＣＭＯＳペアは、ＣＭＯＳインバータと実質的に並列に設けられる。Ｖref ＣＭＯＳペアは、ＮＭＯＳ Ｖref ＦＥＴ２１４上に積み重ねられたＰＭＯＳ Ｖref ＦＥＴ２１２を含む。ＰＭＯＳ Ｖref ＦＥＴ２１２及びＮＭＯＳ Ｖref ＦＥＴ２１４は、参照電圧Ｖrefを受信するように構成された共通のゲート接続を有する。
【００４７】
ＰＭＯＳ Ｖref ＦＥＴ２１２のソース接続部は、ＣＭＯＳインバータのＰＭＯＳ ＦＥＴ１１２のソースと共通にされている。この共通のソース接続部は、プルアップＰＭＯＳ ＦＥＴ２２２のドレインに結合されている。プルアップＰＭＯＳ ＦＥＴ２２２のソースはＶddに結合され、ゲートはＶref ＣＭＯＳペアの共通ドレイン接続部に結合されている。
【００４８】
ＮＭＯＳ Ｖref ＦＥＴ２１４のソース接続部は、ＣＭＯＳインバータのＮＭＯＳ ＦＥＴ１１４のソースと共通にされている。プルダウンＮＭＯＳ ＦＥＴ２２４は、共通のソース接続部に接続されたドレインと、Ｖssまたは任意でＮＭＯＳイネーブルＦＥＴ１２４のドレインに接続されたソースを有する。プルダウンＮＭＯＳ ＦＥＴ２２４のゲートは、Ｖref ＣＭＯＳペアの共通ドレイン接続部に結合されている。
【００４９】
疑似差動受信機７００は、複数のヘルパーＰＭＯＳ ＦＥＴ７１２、７１４を含む。第１のヘルパーＰＭＯＳ ＦＥＴ７１２はＶrefに結合されたゲートを備え、第２のヘルパーＰＭＯＳ ＦＥＴ７１４は、Ｖrefレベル検出器７４０からの信号に結合されたゲートを有する。第１のヘルパーＰＭＯＳ ＦＥＴ７１２のソースはＶddに結合され、第１のヘルパーＰＭＯＳ ＦＥＴ７１２のドレインは、ＣＭＯＳロジックゲートとＶref ＣＭＯＳペアの共通ソース接続部に結合されている。
【００５０】
第２のヘルパーＰＭＯＳ ＦＥＴ７１４のソースは、Ｖddに接続されている。第２のヘルパーＰＭＯＳ ＦＥＴ７１４のドレインは、ＣＭＯＳロジックゲートとＶref ＣＭＯＳペアの共通ソース接続部に結合されている。
【００５１】
Ｖrefレベル検出器７４０は、ＮＭＯＳイネーブルＦＥＴ７４４とのスタック構造のＮＭＯＳ ＦＥＴ７４２を含む。ＮＭＯＳ ＦＥＴ７４２のゲートは、Ｖrefの値を受信するように構成されている。ＮＭＯＳ ＦＥＴ７４２のソースは、ＮＭＯＳイネーブルＦＥＴ７４４のドレインに結合されている。ＮＭＯＳイネーブルＦＥＴ７４４のゲートはイネーブル信号を受信するように構成され、ＮＭＯＳイネーブルＦＥＴ７４４のソースはＶssに結合されている。
【００５２】
ＮＭＯＳ ＦＥＴ７４２のドレインは、Ｖddに結合されたソースを有するＰＭＯＳプルアップＦＥＴ７４６に結合されている。ＰＭＯＳプルアップＦＥＴ７４６のゲートは、ＮＭＯＳ ＦＥＴ７４２のドレインに結合されている。ＮＭＯＳ ＦＥＴ７４２のドレインはまた、第２のヘルパーＰＭＯＳ ＦＥＴ７１４のゲートに結合されている。
【００５３】
図７の典型的な疑似差動受信機７００の実施形態のＶrefレベル検出器７４０は、ＣＭＯＳ受信機が、Ｖrefの値の広いレンジにわたって、図４の疑似差動受信機の構成よりもより効率的に動作することを可能にする。Ｖrefレベル検出器７４０は、図７の疑似差動受信機７００が、実質的にＶssからＶddの７２％までのＶrefのレンジ（これは１．２ＶのＶddの値の場合、約０〜０．８６４Ｖに相当する）にわたって動作可能とするように、全ＶrefレンジにわたってバイアスヘルパーＦＥＴの有効性を維持する。
【００５４】
図８ａ〜８ｆは、種々の典型的な受信機の実施形態を比較する性能カーブの、単純化されたダイアグラムである。図８ａ、８ｂはそれぞれ、Ｖrefが０Ｖにセットされた際の、図１、４、６、及び７の典型的な入力受信機の実施形態についての、Ｖinに対するバイアス電流、及びＶinに対するＶoutの電圧転送機能を示す。図８ａから分かるように、典型的なＮＭＯＳ受信機の実施形態は、ＮＭＯＳ ＦＥＴがオン状態にバイアスされると、伝導状態を継続する。
【００５５】
図８ｃ及び８ｄはそれぞれ、ＶrefがＶddの電圧の約１／２（１．２ＶのＶddにおいて約０．６Ｖ）にセットされた際の、図１、４、６、７の典型的な入力受信機の実施形態についての、Ｖinに対するバイアス電流と、Ｖinに対するＶoutの電圧転送機能を示す。図１の典型的なＣＭＯＳ受信機の実施形態はＶrefの値を受け付けず、よってその性能は図８ａ及び８ｂと同じに留まる。
【００５６】
図８ｅ及び８ｆはそれぞれ、ＶrefがＶddの電圧の１／２より大きい値にセットされた際の、図１、４、６、７の典型的な入力受信機の実施形態についての、Ｖinに対するバイアス電流と、Ｖinに対するＶoutの電圧転送機能を示す。図８ｅ及び８ｆの性能カーブにおいて、Ｖrefの値は約０．８Ｖにセットされている。
【００５７】
図８ｆの性能カーブから分かるように、図７のＶrefを検出するＣＭＯＳ受信機だけが、許容出来る電流レベルを維持しつつ、０．８Ｖの高いＶrefレベルを密接にトラック（track）することが出来る。
【００５８】
図３〜４及び図６〜７の典型的な入力受信機の実施形態の各々は、集積回路またはモジュールのインターフェースのための入力受信機として使用され得る。例えば、メモリモジュールまたはメモリ集積回路に入力された各アドレスまたはデータは、広いレンジのＶref及び周波数値にわたって動作可能とするために、本明細書で述べられたような入力受信機と共に構成され得る。
【００５９】
図９は、自己バイアスＣＭＯＳ受信機を構成する方法９００の、典型的な実施形態の単純化されたフローチャートである。方法９００は例えば、本明細書で述べられた入力受信機を有する集積回路を製造または設計する際、または本明細書で述べられた入力受信機を有するモジュールを構成する際に、実行され得る。
【００６０】
方法９１０で開始し、設計主体（designer）はロジックデバイスを構成する。最も一般的には、設計主体は、多くのロジックデバイスのベースラインとなるＣＭＯＳロジックインバータを構成するだろう。しかしながら、方法及び入力受信機の典型的な実施形態はＣＭＯＳの構成に限られるものではなく、設計主体は例えばＮＭＯＳインバータを構成しても良い。
【００６１】
設計主体はブロック９２０に進み、変化するＶrefレベルをサポート可能とするために、Ｖrefロジックデバイスを構成する。上記したように、Ｖrefレベルは集積回路の外部からセットし得る。
【００６２】
Ｖrefロジックデバイスまたは複数のＶrefロジックデバイスは、ロジックデバイスと実質的に並列に設けられたＶrefデバイスを含む。典型的な実施形態では、ＶrefのＣＭＯＳペアは、ＣＭＯＳロジックゲートであるＣＭＯＳインバータと実質的に並列に設けられる。
【００６３】
Ｖrefロジックデバイスはまた、Ｖref ＣＭＯＳペアの共通ドレイン接続部によって制御されるゲートを有するプルアップＰＭＯＳ ＦＥＴのようなプルアップＦＥＴを含む。Ｖrefロジックデバイスはまた、Ｖref ＣＭＯＳペアの共通ドレイン接続部によって制御されるゲートを有するプルダウンＮＭＯＳ ＦＥＴを含む。プルアップ及びプルダウンＦＥＴは、ＣＭＯＳロジックゲートを介して流れる電流の量を制御する。
【００６４】
設計主体はブロック９２４に進み、任意で１つまたはそれ以上のイネーブルデバイスを構成する。イネーブルデバイスにより入力受信機は、非活性（inactive）な高インピーダンスまたは終端（terminated）状態に置かれることが可能となる。イネーブルデバイスはまた、イネーブルで無い際に不確定の値に浮くことなく安定したロジック出力を与えるために、その出力において一定のロジック状態を供給するように構成され得る。本明細書で示された典型的な実施形態はアクティブなhighイネーブル信号を使用しているが、イネーブルデバイスはアクティブなhighまたはアクティブなlowイネーブル信号を用いて動作するように実装されても良い。
【００６５】
イネーブルデバイスの構成の後、もしあれば、設計主体はブロック９３０に進み、１つまたはそれ以上のヘルパーデバイスを構成する。図３〜４及び６〜７の典型的な実施形態に示されるように、ヘルパーデバイスは、１つまたはそれ以上のＮＭＯＳヘルパーと同様に、１つまたはそれ以上のＰＭＯＳヘルパーを含み得る。
【００６６】
各ＰＭＯＳヘルパーは、プルアップＰＭＯＳ ＦＥＴと実質的に並列に設けられ、Ｖrefの値によって制御されるゲートを有し、ロジック出力をプルアップするように動作し得る。各ＮＭＯＳヘルパーは、プルダウンＮＭＯＳ ＦＥＴと実質的に並列に設けられ、Ｖrefの値に結合されたゲートを有し得る。
【００６７】
設計主体はブロック９４０に進み、バイアス電流増幅器としても機能し得るＶref検出器を任意で構成する。図７の典型的な実施形態で示されたように、Ｖref検出器は、Ｖrefの値によって駆動されるＮＭＯＳゲートを含み得る。ＮＭＯＳゲートのドレインは、ＰＭＯＳプルアップＦＥＴに結合される。ＮＭＯＳゲートのドレインはまたヘルパーＰＭＯＳ ＦＥＴのゲートに結合され、このヘルパーＰＭＯＳ ＦＥＴは、Ｖrefの値によって駆動され得るその他のヘルパーＰＭＯＳ ＦＥＴとは区別される。
【００６８】
ヘルパーＦＥＴの使用により、入力受信機は、Ｖrefの値により広いレンジにわたって動作することが可能となる。プルアップヘルパーＰＭＯＳ ＦＥＴは、Ｖrefがlowの際、例えばそれが０Ｖまたは０Ｖ近辺の際に、ロジックデバイスに電流が流れることを可能にする。プルダウンヘルパーＦＥＴは、Ｖrefの値が、一般的に用いられている値よりも高い際に、low出力ロジックレベルをプルダウンすることをアシストする。
【００６９】
Ｖrefの値の大きなレンジにわたって、及び周波数の広いレンジにわたって動作可能な入力受信機を提供する装置及び方法が、本明細書において述べられている。広いレンジでＶrefがイネーブルされた入力受信機は、入力受信機の複数の並列構成を有し且つそれぞれが特定のＶrefのレンジ及び動作周波数に最適化されている一般的な教示とは対照的に、単一の入力受信機が使用されることを可能にする。
【００７０】
当業者は、情報及び信号が、種々の異なるあらゆる技術及び方法を用いて示され得ることを理解するだろう。例えば上記説明を通して参照され得るチップ、シンボル、ビット、信号、情報、コマンド、命令、及びデータは、電圧、電流、電磁波、磁場または磁性粒子、光学場または光粒子、またはこれらの組み合わせによって示され得る。
【００７１】
当業者は更に、本明細書に開示された実施形態に関連して述べられた種々の例示的な論理ブロック、モジュール、回路、及びアルゴリズムステップが、電子的なハードウェア、コンピュータソフトウェア、または両者の組み合わせとして実装され得ることを認識するだろう。ハードウェアとソフトウェアとのこの同義性を明りょうに示すために、種々の例示的な要素、ブロック、モジュール、回路、及びステップが、概してその機能性に関して述べられてきた。そのような機能性がハードウェアとして実装されるかソフトウェアとして実装されるかは、個々のアプリケーション、及びシステム全体に課された設計の制約に依存する。当業者は、各具体的なアプリケーションにつき種々の方法で、述べられた機能性を実装し得るが、そのような実装の決定は、この発明の典型的な実施形態の範囲から逸脱するものとして解釈されるべきではない。
【００７２】
本明細書に開示された実施形態に関連して述べられた種々の一例としての論理ブロック、モジュール、及び回路は、本明細書で述べられた機能を実行するように設計された汎用用途プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイシグナル（ＦＰＧＡ）、またはその他のプログラマブル論理デバイス、ディスクリートゲートまたはトランジスタロジック、ディスクリートハードウェア部品、またはこれらを組み合わせたものによって、実装または実行され得る。汎用用途プロセッサは、マイクロプロセッサであっても良いが、代わりにプロセッサは従来型のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであっても良い。プロセッサはまた、コンピューティングデバイスを組み合わせたものとして実装されても良い。例えば、ＤＳＰとマイクロプロセッサ、複数のマイクロプロセッサ、ＤＳＰコアと接続された一つ以上のマイクロプロセッサ、またはその他のそのような構成を組み合わせたものである。
【００７３】
本明細書に開示された実施形態に関連して述べられた方法またはアルゴリズムのステップは、ハードウェア、プロセッサによって実行されるソフトウェアモジュール、またはこれら２つを組み合わせたものによって、直接的に具体化され得る。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読み出し専用メモリ（ＲＯＭ）、電気的に書き換え可能なＲＯＭ（ＥＰＲＯＭ）、電気的に消去可能な書き換え可能ＲＯＭ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または本分野で既知のあらゆる形態の記録媒体のその他のあらゆる形態内に存在し得る。典型的な記録媒体は、プロセッサが情報を記録媒体から読み出すことが出来、また記録媒体に情報を書き込むことが出来るように、プロセッサに結合され得る。別の方法では、記録媒体はプロセッサに一体化されても良い。プロセッサと記録媒体は、ＡＳＩＣ内にあっても良い。ＡＳＩＣは、ユーザ端末（user terminal）内にあり得る。あるいは、プロセッサ及び記録媒体は、ディスクリート要素としてユーザ端末内にあっても良い。
【００７４】
１つまたはそれ以上の実施形態において、述べられた機能は、ハードウェア、ソフトウェア、ファームウェア、またはこれらを組み合わせたもので実装され得る。もしソフトウェアによって実装されるのであれば、機能は、コンピュータ読み取り可能な媒体上の一つ以上の命令またはコードとして保持され、または伝達され得る。コンピュータ読み取り可能な媒体は、コンピュータプログラムをある場所から別の場所への持ち運びを助ける媒体を含むコミュニケーションメディアやコンピュータ記録メディアの両方を含む。記録媒体は、コンピュータによってアクセスされることが可能な市販のいずれの媒体であって良い。一例であってこれに限定するものでは無いものとして、このようなコンピュータ読み取り可能な媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたはその他の光ディスク媒体、磁気ディスク媒体またはその他の磁気記録媒体、またはコンピュータによりアクセス可能とされ且つ命令またはデータ構造の形で所望のプログラムコードを持ち運びまたは保持するために使用可能な媒体を含むことが出来る。また、あらゆる接続が、適切にコンピュータ読み取り可能な媒体と呼ばれる。例えば、もしソフトウェアが同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または赤外、無線、またマイクロ波のような無線技術を用いて、ウェブサイト、サーバ、またはその他の遠隔ソースから送信される場合には、これらの同軸ケーブル、光ファイバケーブル、ツイストペア、ＤＳＬ、または赤外、無線、またマイクロ波のような無線技術が、媒体の定義に含まれる。本明細書で使用されるディスク（disk and disc）は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光学ディスク、デジタルバーサタイルディスク（ＤＶＤ）、フロッピー（登録商標）ディスク、ブルーレイディスク、を含み、ディスク（disk）は、一般的に、磁気的にデータを再生する一方で、ディスク（disc）はレーザによって光学的にデータを再生する。上記のものを組み合わせたものもまた、コンピュータ読み取り可能な媒体に含まれるべきである。
【００７５】
開示された典型的な実施形態の先の説明は、当業者に本発明の製造及び使用を容易にするために与えられる。これらの典型的な実施形態の種々の変形が、当業者には容易に明白であろう。そして本明細書で定義された包括的な原理は、この発明の範囲及び精神から逸脱することなく、その他の実施形態に適用され得る。よって、この発明は、本明細書に示された実施形態に限定することを意図したものではないが、本明細書で開示された新規な特徴と原理に一致する最も広い範囲に許容される。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
[1]可変レンジのロジック閾値を可能とされた入力受信機装置（variable range logic threshold enabled input receiver apparatus）であって、前記装置は、
ロジックゲートと、
前記ロジックゲートと並列に結合され、可変ロジック閾値を受信し、且つ前記ロジック閾値についてロジックデバイスを形成するように構成された、ロジック閾値構造と、
前記可変ロジック閾値を受信するように構成され、前記ロジックゲートに対して、前記ロジック閾値構造によって前記ロジックゲートに供給されるバイアス電流パスとは異なるバイアス電流パスを供給するように構成されたヘルパーデバイスと
を備える装置。
[2]前記ロジック閾値を受信し、前記可変ロジック閾値に基づいて、付加的なバイアス電流パスを前記ロジックゲートに供給するように構成された、ロジック閾値検出器を更に備える、[1]の装置。
[3]前記ロジック閾値検出器は、
前記ロジック閾値を受信するように構成されたゲートを有するＮＭＯＳ ＦＥＴと、
ドレインと共通のゲートと、電圧源に結合されたソースを有し、前記ドレインが前記ＮＭＯＳ ＦＥＴのドレインに結合された、ＰＭＯＦプルアップＦＥＴとを備える[2]の装置。
[4]イネーブル制御信号を受信し、前記イネーブル制御信号の状態に基づいて、前記ロジックデバイスを介したバイアス電流の流れを選択的に抑制するように構成されたイネーブルデバイスを更に備える、[1]の装置。
[5]前記ロジックデバイスは、ＣＭＯＳインバータを備える、[1]の装置。
[6]前記ロジック閾値構造は、前記ＣＭＯＳインバータのＰＭＯＳソースに共通のＶref ＰＭＯＳソースと、前記ＣＭＯＳインバータのＮＭＯＳソースに共通のＶref ＮＭＯＳソースとを有するＶref ＣＭＯＳペアと、
前記Ｖref ＣＭＯＳペアの共通ドレインに結合されたゲートを有し、前記共通ＰＭＯＳソース接続をプルアップするように結合されたＰＭＯＳプルアップＦＥＴと、
前記Ｖref ＣＭＯＳペアの共通ドレインに結合されたゲートを有し、前記共通ＮＭＯＳソース接続をプルダウンするように結合されたＣＭＯＳプルダウンＦＥＴとを備える[5]の装置。
[7]前記ヘルパーデバイスは、前記ロジック閾値に結合されたゲートを有し、前記ＣＭＯＳペアのＰＭＯＳ ＦＥＴのソース接続をプルアップするように構成された、ヘルパーＰＭＯＳ ＦＥＴを備える、[5]の装置。
[8]前記ヘルパーデバイスは、前記ロジック閾値に結合されたゲートを有し、前記ＣＭＯＳペアのＮＭＯＳ ＦＥＴのソース接続をプルダウンするように構成された、ヘルパーＮＭＯＳ ＦＥＴを備える、[5]の装置。
[9]前記ロジック閾値を受信し、前記ロジック閾値の値に基づいて、付加的なバイアス電流パスを前記ロジックデバイスに供給するように構成された、ロジック閾値検出器を更に備える、[5]の装置。
[10]前記ロジックデバイスはＮＭＯＳインバータを備える、[1]の装置。
[11]前記ロジック閾値構造は、前記ロジック閾値を受信するように構成されたゲートと、前記ＮＭＯＳインバータのソースに共通なソースとを有するＶref ＮＭＯＳ ＦＥＴと、
Ｖddに結合されたソースと、前記ＮＭＯＳインバータのドレインに結合されたドレインとを有する、第１のＰＭＯＳプルアップＦＥＴと、
Ｖddに結合されたソースと、前記Ｖref ＮＭＯＳ ＦＥＴのドレインに結合されたドレインとを有する、第２のＰＭＯＳプルアップＦＥＴとを備える[10]の装置。
[12]前記第１のＰＭＯＳプルアップＦＥＴは、前記Ｖref ＮＭＯＳ ＦＥＴのドレインに結合されたゲートを有する、[11]の装置。
[13]前記第１のＰＭＯＳプルアップＦＥＴは、前記ＮＭＯＳインバータのドレインに結合されたゲートを有する、[11]の装置。
[14]前記第２のＰＭＯＳプルアップＦＥＴは、前記Ｖref ＮＭＯＳ ＦＥＴのドレインに結合されたゲートを有する、[11]の装置。
[15]前記第２のＰＭＯＳプルアップＦＥＴは、前記ＮＭＯＳインバータのドレインに結合されたゲートを有する、[11]の装置。
[16][1]の、可変レンジのロジック閾値を可能とされた入力受信機装置（variable range logic threshold enabled input receiver apparatus）を有する集積回路。
[17]可変レンジのロジック閾値を可能とされた入力受信機装置（variable range logic threshold enabled input receiver apparatus）であって、前記装置は、
ＣＭＯＳインバータと、
前記ＣＭＯＳインバータのＰＭＯＳソースに共通のソースを有するＶref ＰＭＯＳ ＦＥＴと、
前記Ｖref ＰＭＯＳ ＦＥＴのドレインに共通のドレインと、前記Ｖref ＰＭＯＳ ＦＥＴのソースに共通のソースとを有し、ロジック閾値を受信するように構成され、前記ＣＭＯＳインバータのＮＭＯＳソースと共通のソースを有するＶref ＮＭＯＳ ＦＥＴと、
前記Ｖref ＣＭＯＳペアの共通ソースに結合されたゲートを有して共通ソース接続を形成し、前記共通ソース接続をプルアップするように結合されたＰＭＯＳプルアップＦＥＴと、
前記Ｖref ＣＭＯＳペアの共通ドレインに結合されたゲートを有し、前記共通ＮＭＯＳソース接続をプルダウンするように結合されたＣＭＯＳプルダウンＦＥＴと、
前記ロジック閾値を受信するように構成されたゲートを有し、前記共通ソース接続をプルアップするように構成された、ヘルパーＰＭＯＳ ＦＥＴと備える装置。
[18]イネーブル制御信号を受信し、前記イネーブル制御信号の状態に基づいて、前記ＣＭＯＳインバータを介したバイアス電流の流れを選択的に抑制するように構成されたイネーブルデバイスを更に備える、[17]の装置。
[19]前記ロジック閾値を受信し、前記ロジック閾値に基づいて、付加的なバイアス電流パスを前記ＣＭＯＳインバータに供給するように構成された、ロジック閾値検出器を更に備える、[17]の装置。
[20]前記ロジック閾値検出器は、前記ロジック閾値を受信するように構成されたゲートと、グランドに結合されたソースとを有するＮＭＯＳ ＦＥＴと、
ドレインに共通のゲートと、電圧源に結合されたソースとを有し、前記ドレインが前記ＮＭＯＳ ＦＥＴのドレインに結合された、ＰＭＯＳプルアップＦＥＴと、
前記電圧源に結合されたソースと、前記ＣＭＯＳインバータの出力に結合されたドレインと、前記ＮＭＯＳ ＦＥＴの前記ドレインに結合されたゲートとを有するヘルパーＰＭＯＳ ＦＥＴとを備える[19]の装置。
[21][20]の、可変レンジのロジック閾値を可能とされた入力受信機装置（variable range logic threshold enabled input receiver apparatus）を有する集積回路。
[22]自己バイアスロジック入力受信機を構成する方法であって、前記方法は、
ロジックデバイスを構成することと、
可変ロジック閾値を受信し、且つ前記ロジック閾値について前記ロジックデバイスを形成するためのロジック閾値デバイスを構成することと、
前記可変ロジック閾値を受信し、且つ前記ロジックデバイスに対して、前記ロジック閾値デバイスによって前記ロジックデバイスに供給されるバイアス電流パスとは異なるバイアス電流パスを供給するように構成されたヘルパーデバイスを構成することとを備える方法。
[23]前記ロジック閾値を受信し、且つ前記ロジック閾値の値に基づいて、付加的なバイアス電流パスを前記ロジックデバイスに供給するためのロジック閾値検出器を構成することを更に備える、[22]の方法。
[24]前記ロジックデバイスを構成することは、ＣＭＯＳインバータを構成することを備える、[22]の方法。
[25]ロジック閾値デバイスを構成することは、前記ＣＭＯＳインバータに実質的に並列なＶref ＣＭＯＳペアを構成することを備える、[24]の方法。
[26]前記ヘルパーデバイスを構成することは、前記ロジック閾値に結合されたゲートを有し、前記ＣＭＯＳインバータのＰＭＯＳ ＦＥＴのソース接続をプルアップするように構成されたヘルパーＰＭＯＳ ＦＥＴを構成することを備える、[24]の方法。
[27]可変レンジのロジック閾値を可能とされた入力受信機装置（variable range logic threshold enabled input receiver apparatus）であって、前記装置は、
ＣＭＯＳインバータと、
可変ロジック閾値を受信し、且つ前記ロジック閾値につき前記ＣＭＯＳインバータを構成する手段と、
前記可変ロジック閾値を受信し、且つ前記ＣＭＯＳインバータに対して、可変ロジック閾値を受信する手段によって前記ロジックゲートに供給されるバイアス電流パスとは異なるバイアス電流パスを供給する手段とを備える装置。
[28]前記ロジック閾値を受信し、且つ前記可変ロジック閾値に基づいて、付加的なバイアス電流パスを前記ＣＭＯＳインバータに供給する手段を更に備える、[27]の装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図８Ｆ】
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【図９】
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