(57)【特許請求の範囲】
【請求項１】
イレーズ状態又はプログラム状態に設定される不揮発性のメモリーセルの保持データを
読み出すためのリファレンス電流を発生するリファレンス電流発生回路であって、
前記イレーズ状態に設定される第１のリファレンスセルと、
前記プログラム状態に設定される第２のリファレンスセルと、
第１のカレントミラー回路と、
第２のカレントミラー回路と、を含み、
前記第１のカレントミラー回路は、
前記第１のリファレンスセルの選択状態で流れる第１の電流のα（０＜α＜１）倍の電流を第１のミラー電流として生成し
前記第２のカレントミラー回路は、
前記第２のリファレンスセルの選択状態で流れる第２の電流のβ（β≧１）倍の電流を第２のミラー電流として生成し、
前記第１のミラー電流と、前記第２のミラー電流とを加算した電流を、前記リファレンス電流として発生することを特徴とするリファレンス電流発生回路。
【請求項２】
請求項１において、
αは０．２５であり、βは２であることを特徴とするリファレンス電流発生回路。
【請求項３】
請求項１乃至２のいずれかにおいて、
前記第１のカレントミラー回路は、
ソースが第１の電源に接続され、ゲート及びドレインが互いに接続され、前記ドレイン
が前記第１のリファレンスセルに接続される第１導電型の第１のトランジスターと、
ソースが前記第１の電源に接続され、ゲートが前記第１のトランジスターのゲートに接
続される前記第１導電型の第２のトランジスターとを有し、
前記第２のカレントミラー回路は、
ソースが前記第１の電源に接続され、ゲート及びドレインが互いに接続され、前記ドレ
インが前記第２のリファレンスセルに接続される前記第１導電型の第３のトランジスター
と、
ソースが前記第１の電源に接続され、ゲートが前記第３のトランジスターのゲートに接
続される前記第１導電型の第４のトランジスターとを有し、
前記第２のトランジスターのドレインと前記第４のトランジスターのドレインとが接続
されることを特徴とするリファレンス電流発生回路。
【請求項４】
請求項３において、
ゲート及びドレインが前記第２のトランジスターのドレイン及び前記第４のトランジス
ターのドレインに接続され、ソースが第２の電源に接続される第５のトランジスターを含
み、
前記第５のトランジスターを含んで構成されるカレントミラー構造により前記リファレ
ンス電流を供給することを特徴とするリファレンス電流発生回路。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記第１のリファレンスセル及び前記第２のリファレンスセルの各々は、
前記メモリーセルと同一構造を有することを特徴とするリファレンス電流発生回路。
【請求項６】
請求項１乃至５のいずれか記載のリファレンス電流発生回路と、
前記イレーズ状態又は前記プログラム状態に設定される前記メモリーセルと、
前記リファレンス電流と、選択状態において前記イレーズ状態又は前記プログラム状態
に応じて前記メモリーセルに流れる電流とに基づき、前記メモリーセルの前記保持データ
を読み出す読み出し回路とを含むことを特徴とする不揮発性記憶装置。
【請求項７】
中央演算処理装置と、
前記保持データが前記中央演算処理装置によって読み出される請求項６記載の不揮発性
記憶装置とを含むことを特徴とする集積回路装置。
【請求項８】
請求項６記載の不揮発性記憶装置を含むことを特徴とする電子機器。
【請求項９】
請求項７記載の集積回路装置を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リファレンス電流発生回路、不揮発性記憶装置、集積回路装置、及び電子機
器等に関する。
【背景技術】
【０００２】
近年、電子機器は、その用途によって異なるが、一般的に小型化や低消費電力化等が求
められることが多い。このような電子機器では、電源が供給されなくてもデータを保持し
続けることができる不揮発性記憶装置が幅広く用いられている。
【０００３】
図９に、不揮発性記憶装置で一般的に用いられているフローティングゲート型メモリー
セルの断面構造を模式的に示す。図９は、フローティングゲート型メモリーセルを構成す
るセルトランジスターのチャネル長方向に沿った断面構造を表す。
【０００４】
フローティングゲート型メモリーセル１０は、例えばＰ型半導体基板１２の表面に形成
されたＮ型不純物領域１４、１６を有する。Ｎ型不純物領域１４、１６は、それぞれソー
ス領域（ドレイン領域）、ドレイン領域（ソース領域）となる。Ｐ型半導体基板１２では
、Ｎ型不純物領域１４、１６の間に形成されるチャネル領域上に、トンネル酸化膜１８が
形成される。トンネル酸化膜１８上にはフローティングゲート２０が形成され、フローテ
ィングゲート２０上には酸化膜２２が形成される。酸化膜２２上にはコントロールゲート
電極２４が形成される。
【０００５】
このような構成を有するフローティングゲート型メモリーセル１０では、フローティン
グゲート２０に電荷を蓄積することで、１ビットのデータを記憶することができる。
【０００６】
このフローティングゲート型メモリーセル１０に対して、１ビットのデータを書き込む
書き込み動作、蓄積された１ビットのデータを消去する消去動作、蓄積された１ビットの
データを読み出す読み出し動作のいずれかが行われる。
【０００７】
フローティングゲート型メモリーセル１０に対して書き込み動作を行う場合、例えばＰ
型半導体基板１２が接地電位に設定され、Ｎ型不純物領域１４、１６の間に所定の電圧が
印加される。この状態で、コントロールゲート電極２４に所定の電圧を印加すると、Ｎ型
不純物領域１４、１６の間にチャネル領域が形成される。このとき、チャネル領域を移動
する電子の一部がホットエレクトロンとなり、トンネル酸化膜１８の障壁を越えてフロー
ティングゲート２０に注入される。
【０００８】
フローティングゲート型メモリーセル１０に対して消去動作を行う場合、例えばＰ型半
導体基板１２が接地電位に設定され、Ｎ型不純物領域１４、１６の一方がオープン状態に
設定され、他方に所定の電圧が印加される。この状態で、コントロールゲート電極２４に
所定の電圧を印加すると、Ｎ型不純物領域１４、１６の一方とフローティングゲート２０
との間のトンネル酸化膜１８に強い電界が発生し、ＦＮ（Fauler-Nordheim）トンネル現
象によってＮ型不純物領域１４、１６の一方に電子を引き抜き消去が行われる。
【０００９】
フローティングゲート型メモリーセル１０に対して読み出し動作を行う場合、例えばＰ
型半導体基板１２が接地電位に設定され、Ｎ型不純物領域１４、１６の間に所定の電圧が
印加される。この状態で、コントロールゲート電極２４に所定の電圧を印加すると、Ｎ型
不純物領域１４、１６の間のチャネル領域に、フローティングゲート２０における電子の
蓄積状況に応じて異なる電流値の電流が流れる。そのため、フローティングゲート２０に
おける電子の蓄積状況に対応した電流値の差を判別することで、１ビットのデータを読み
出すことができる。このとき、リファレンス電流を基準に上記の電流値の差を判別する。
【００１０】
このリファレンス電流を発生するリファレンス電流発生回路について、例えば特許文献
１又は特許文献２に開示されている。
【００１１】
特許文献１には、メモリーセル用のセルトランジスターと、ダミー用のセルトランジス
ターとを用いて、保持データを読み出す不揮発性半導体メモリーの構成が開示されている
。
【００１２】
また特許文献２には、リファレンス電流を発生するためのリファレンスセルのばらつき
を解消する技術が開示されている。具体的には、リファレンスセルを構成するセルトラン
ジスターについて、閾値の高いセルトランジスターと閾値の低いセルトランジスターとを
用い、各セルトランジスターのソース・ドレイン間電流を平均化してリファレンス電流と
して出力している。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開平６−３０９８８３号公報
【特許文献２】特開２００７−３５１７９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
特許文献１に開示されているような構成のダミー用のセルトランジスターは、消去動作
が行われた状態（イレーズ状態）のメモリーセルを構成する。そのため、従来では、リフ
ァレンスセルとして、イレーズ状態に設定されたメモリーセル（イレーズセル）が採用さ
れていた。
【００１５】
図１０に、従来のリファレンス電流発生回路の構成例の回路図を示す。
【００１６】
このリファレンス電流発生回路３０は、リファレンスセル３２と、Ｐ型の金属酸化膜半
導体（Metal Oxide Semiconductor：以下、ＭＯＳと略す）トランジスター３４、３６と
、Ｎ型のＭＯＳトランジスター３８とを含む。リファレンスセル３２は、消去動作が行わ
れた状態（イレーズ状態）のメモリーセルであり、読み出し対象のメモリーセルと同一構
造のフローティングゲート型メモリーセルである。リファレンスセル３２は、セルトラン
ジスターにより構成され、ゲート、ソース及びドレインを有する。ＭＯＳトランジスター
３４、３６は、カレントミラー回路を構成する。
【００１７】
リファレンスセル３２は、ソースが接地電源に接続される。ＭＯＳトランジスター３４
は、ゲート及びドレインが互いに接続され、ソースは高電位側電源Ｖｄｄに接続される。
ＭＯＳトランジスター３４は、ドレインがリファレンスセル３２のドレインに接続される
。ＭＯＳトランジスター３６は、ソースが高電位側電源Ｖｄｄに接続され、ゲートがＭＯ
Ｓトランジスター３４のゲートに接続される。ＭＯＳトランジスター３６は、ドレインが
ＭＯＳトランジスター３８のドレインに接続される。ＭＯＳトランジスター３８は、ソー
スが接地電源に接続される。このＭＯＳトランジスター３８は、ゲート及びドレインが互
いに接続される。
【００１８】
このような構成において、リファレンスセル３２のゲートに所定の電圧を印加すると、
リファレンスセル３２のソース・ドレイン間に電流（イレーズ電流）が流れる。この電流
は、ＭＯＳトランジスター３４、３６によって構成されるカレントミラー回路によってミ
ラーされ、リファレンス電流Ｉｒｅｆ＿ｏｌｄとして出力される。このとき、ＭＯＳトラ
ンジスター３４、３６のそれぞれの電流駆動能力を調整し、ミラーされて出力されるリフ
ァレンス電流Ｉｒｅｆ＿ｏｌｄの電流値を、イレーズ電流の例えば１／４倍にしていた。
【００１９】
メモリーセルの読み出し回路は、上記のリファレンス電流Ｉｒｅｆ＿ｏｌｄを基準に、
読み出し対象のフローティングゲート型メモリーセルを選択して流れる電流に基づき、該
メモリーセルに保持されるデータを読み出す。
【００２０】
しかしながら、フローティングゲート型メモリーセルでは、選択されたときにリファレ
ンスセルに流れる電流の電流電圧特性は、書き込み動作が行われた状態（プログラム状態
）か、イレーズ状態かによって異なる。
【００２１】
図１１に、フローティングゲート型メモリーセルにおける電流電圧特性の概要を示す。
図１１は、横軸に高電位側電源Ｖｄｄの電圧、縦軸にソース・ドレイン間に流れる電流値
を表す。
【００２２】
図１１では、イレーズ状態において流れる電流をイレーズ電流Ｉｅｒｓ、プログラム状
態において流れる電流をプログラム電流Ｉｐｒｇと表している。イレーズ電流Ｉｅｒｓは
、プログラム電流Ｉｐｒｇに比べて低電圧側で立ち上がる。また、プログラム電流Ｉｐｒ
ｇは、高電圧側で急激に立ち上がる。リファレンスセルとして、イレーズ状態に設定され
たメモリーセルを採用し、図１０に示すリファレンス電流発生回路３０によって生成され
るリファレンス電流Ｉｒｅｆ＿ｏｌｄは、図１１に示す特性を有する。
【００２３】
そのため、高電圧側では、プログラム電流Ｉｐｒｇとのマージンが小さくなり、読み出
し動作において保持データの誤検出が発生するという問題があった。
【００２４】
なお、本発明に係る不揮発性記憶装置としてフローティングゲート型メモリーセルで構
成されるものに限らず、例えばＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor
）型メモリーセル等の他の不揮発性のメモリーセルで構成されるものについても同様の問
題が生ずる。
【００２５】
本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態
様によれば、不揮発性のメモリーセルの読み出し時の動作マージンを広げることができる
リファレンス電流発生回路、不揮発性記憶装置、集積回路装置、及び電子機器等を提供す
ることができる。
【課題を解決するための手段】
【００２６】
（１）本発明の第１の態様は、イレーズ状態又はプログラム状態に設定される不揮発性
のメモリーセルの保持データを読み出すためのリファレンス電流を発生するリファレンス
電流発生回路が、前記イレーズ状態に設定される第１のリファレンスセルと、前記プログ
ラム状態に設定される第２のリファレンスセルとを含み、前記第１のリファレンスセルの
選択状態で流れる第１の電流に対応した電流と、前記第２のリファレンスセルの選択状態
で流れる第２の電流に対応した電流とを加算した電流を、前記リファレンス電流として発
生する。
【００２７】
本態様においては、イレーズ状態に設定される第１のリファレンスセルと、プログラム
状態に設定される第２のリファレンスセルとを設け、各リファレンスセルの選択状態で流
れる電流を加算した電流をリファレンス電流として発生するようにしている。
【００２８】
こうすることで、イレーズ状態又はプログラム状態に設定される不揮発性のメモリーセ
ルの保持データを読み出す際に、高電圧側において急激に立ち上がる、プログラム状態で
流れる電流に追従してリファレンス電流も変化させることができる。これにより、リファ
レンス電流とプログラム状態で流れる電流との差を高電圧側でも広げることができ、不揮
発性のメモリーセルの読み出し時の動作マージンを広げることができるようになる。
【００２９】
（２）本発明の第２の態様に係るリファレンス電流発生回路は、第１の態様において、
前記第１の電流をミラーする第１のカレントミラー回路と、前記第２の電流をミラーする
第２のカレントミラー回路とを含み、前記第１のカレントミラー回路によってミラーされ
た第１のミラー電流と、前記第２のカレントミラー回路によってミラーされた第２のミラ
ー電流とを加算した電流を、前記リファレンス電流として発生する。
【００３０】
本態様によれば、第１のカレントミラー回路と第２のカレントミラー回路とを設けるよ
うにしたので、第１のリファレンスセルに流れる第１の電流の大きさと第２のリファレン
スセルに流れる第２の電流の大きさとを調整することができる。これにより、上記の効果
に加えて、非常に簡素な構成で、リファレンス電流の大きさを調整することができるリフ
ァレンス電流発生回路を提供することができるようになる。
【００３１】
（３）本発明の第３の態様に係るリファレンス電流発生回路では、第２の態様において
、前記第１のカレントミラー回路は、前記第１の電流のα（０＜α＜１）倍の電流を前記
第１のミラー電流として生成し、前記第２のカレントミラー回路は、前記第２の電流のβ
（β≧１）倍の電流を前記第２のミラー電流として生成する。
【００３２】
本態様によれば、第１のミラー電流を第１の電流のα（０＜α＜１）倍としたので、イ
レーズ状態に設定されたメモリーセルに流れる電流及びプログラム状態に設定されたメモ
リーセルに流れる電流に対するマージンを確実に取ることができるようになる。更に、第
２のミラー電流を第２の電流のβ（β≧１）倍としたので、プログラム状態に設定された
メモリーセルに流れる電流の電流値が小さくても、その増分を増幅することができる。こ
れにより、高電圧側において急激に立ち上がる、プログラム状態で流れる電流に追従して
リファレンス電流を変化させる場合に、メモリーセルの読み出し時の動作マージンをより
広げることができるようになる。
【００３３】
（４）本発明の第４の態様に係るリファレンス電流発生回路では、第３の態様において
、αは０．２５であり、βは２である。
【００３４】
本態様によれば、αを０．２５とすることで、イレーズ状態に設定されたメモリーセル
に流れる電流及びプログラム状態に設定されたメモリーセルに流れる電流に対するマージ
ンを最大とすることができる。また、本態様によれば、βを２とすることで、プログラム
状態に設定されたメモリーセルに流れる電流の電流値が小さくても、その増分を増幅し、
メモリーセルの読み出し時の動作マージンをより広げることができるようになる。
【００３５】
（５）本発明の第５の態様に係るリファレンス電流発生回路では、第２の態様乃至第４
の態様において、前記第１のカレントミラー回路は、ソースが第１の電源に接続され、ゲ
ート及びドレインが互いに接続され、前記ドレインが前記第１のリファレンスセルに接続
される第１導電型の第１のトランジスターと、ソースが前記第１の電源に接続され、ゲー
トが前記第１のトランジスターのゲートに接続される前記第１導電型の第２のトランジス
ターとを有し、前記第２のカレントミラー回路は、ソースが前記第１の電源に接続され、
ゲート及びドレインが互いに接続され、前記ドレインが前記第２のリファレンスセルに接
続される前記第１導電型の第３のトランジスターと、ソースが前記第１の電源に接続され
、ゲートが前記第３のトランジスターのゲートに接続される前記第１導電型の第４のトラ
ンジスターとを有し、前記第２のトランジスターのドレインと前記第４のトランジスター
のドレインとが接続される。
【００３６】
本態様によれば、上記の効果を有するリファレンス電流発生回路を非常に簡素な構成で
提供することができるようになる。
【００３７】
（６）本発明の第６の態様に係るリファレンス電流発生回路は、第５の態様において、
ゲート及びドレインが前記第２のトランジスターのドレイン及び前記第４のトランジスタ
ーのドレインに接続され、ソースが第２の電源に接続される第５のトランジスターを含み
、前記第５のトランジスターを含んで構成されるカレントミラー構造により前記リファレ
ンス電流を供給する。
【００３８】
本態様によれば、第５のトランジスターを設け、第５のトランジスターを含んで構成さ
れるカレントミラー構造によりリファレンス電流を供給するようにしたので、リファレン
ス電流を任意の電流値に調整することができるようになる。
【００３９】
（７）本発明の第７の態様に係るリファレンス電流発生回路では、第１の態様乃至第６
の態様のいずれかにおいて、前記第１のリファレンスセル及び前記第２のリファレンスセ
ルの各々は、前記メモリーセルと同一構造を有する。
【００４０】
本態様によれば、上記の効果に加えて、製造ばらつきの変動があっても、精度良く不揮
発性のメモリーセルの読み出し動作を行うことができるようになる。
【００４１】
（８）本発明の第８の態様は、不揮発性記憶装置が、第１の態様乃至第７の態様のいず
れか記載のリファレンス電流発生回路と、前記イレーズ状態又は前記プログラム状態に設
定される前記メモリーセルと、前記リファレンス電流と、選択状態において前記イレーズ
状態又は前記プログラム状態に応じて前記メモリーセルに流れる電流とに基づき、前記メ
モリーセルの前記保持データを読み出す読み出し回路とを含む。
【００４２】
本態様によれば、高電圧側では、プログラム状態に設定されたメモリーセルに流れる電
流とのマージンが小さくなることなく、読み出し動作において保持データの誤検出を防止
できるようになる。これにより、読み出し時の動作マージンを広げることができる不揮発
性記憶装置を提供することができるようになる。
【００４３】
（９）本発明の第９の態様は、集積回路装置が、中央演算処理装置と、前記保持データ
が前記中央演算処理装置によって読み出される第８の態様に記載の不揮発性記憶装置とを
含む。
【００４４】
本態様によれば、読み出し時の動作マージンを広げることができる不揮発性記憶装置が
適用され、信頼性の高い集積回路装置を提供することができるようになる。
【００４５】
（１０）本発明の第１０の態様は、電子機器が、第８の態様に記載の不揮発性記憶装置
を含む。
【００４６】
本態様によれば、読み出し時の動作マージンを広げることができる不揮発性記憶装置が
適用され、信頼性の高い電子機器を提供することができるようになる。
【００４７】
（１１）本発明の第１１の態様は、電子機器が、第９の態様に記載の集積回路装置を含
む。
【００４８】
本態様によれば、読み出し時の動作マージンを広げることができる不揮発性記憶装置が
適用された集積回路装置を内蔵し、信頼性の高い電子機器を提供することができるように
なる。
【図面の簡単な説明】
【００４９】
【図１】本発明の一実施形態に係る不揮発性記憶装置の構成例の回路図。
【図２】イレーズ状態に設定されたメモリーセルの説明図。
【図３】プログラム状態に設定されたメモリーセルの説明図。
【図４】本実施形態におけるリファレンス電流の電流電圧特性の概要を示す図。
【図５】本実施形態におけるリファレンス電流のシミュレーション結果の一例を示す図。
【図６】本発明に係るマイクロコンピューターの構成例のブロック図。
【図７】本発明に係る電子機器の構成例のブロック図。
【図８】図８（Ａ）、図８（Ｂ）は、図７の電子機器の構成例の斜視図。
【図９】フローティングゲート型メモリーセルの断面構造を模式的に示す図。
【図１０】従来のリファレンス電流発生回路の構成例の回路図。
【図１１】フローティングゲート型メモリーセルにおける電流電圧特性の概要を示す図。
【発明を実施するための形態】
【００５０】
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明す
る実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではな
い。また以下で説明される構成のすべてが本発明の課題を解決するために必須の構成要件
であるとは限らない。
【００５１】
図１に、本発明の一実施形態に係る不揮発性記憶装置の構成例の回路図を示す。
【００５２】
不揮発性記憶装置１００は、リファレンス電流発生回路２００と、読み出し回路３００
とを備える。ここで、読み出し回路３００は、読み出し対象の不揮発性のメモリーセルを
備えて構成されているものとするが、メモリーセルが読み出し回路３００の外部に設けら
れていてもよい。読み出し対象のメモリーセルは、フローティングゲート型メモリーセル
である。リファレンス電流発生回路２００は、イレーズ状態（第１の状態）又はプログラ
ム状態（第２の状態）に設定されるメモリーセルの保持データを読み出すためのリファレ
ンス電流Ｉｒｅｆを発生する。読み出し回路３００は、リファレンス電流発生回路２００
によって発生されたリファレンス電流Ｉｒｅｆを基準に、読み出し対象のメモリーセルに
流れる電流に基づいて、該メモリーセルの保持データを読み出す。
【００５３】
リファレンス電流発生回路２００は、イレーズ状態に設定される第１のリファレンスセ
ル２１０と、プログラム状態に設定される第２のリファレンスセル２２０とを備える。第
１のリファレンスセル２１０及び第２のリファレンスセル２２０のそれぞれは、読み出し
対象のメモリーセル（図１では、メモリーセルＭＣ）と同一構造のフローティングゲート
型メモリーセルであり、セルトランジスターにより構成される。従って、第１のリファレ
ンスセル２１０及び第２のリファレンスセル２２０のそれぞれは、ゲート（ゲート電極）
、ソース（ソース領域）及びドレイン（ドレイン領域）を有する。
【００５４】
また、リファレンス電流発生回路２００は、Ｐ型（第１導電型）のＭＯＳトランジスタ
ー２１２（第１のトランジスター）と、Ｐ型のＭＯＳトランジスター２１４（第２のトラ
ンジスター）とを備える。ＭＯＳトランジスター２１２、２１４は、第１のカレントミラ
ー回路を構成する。
【００５５】
更に、リファレンス電流発生回路２００は、Ｐ型のＭＯＳトランジスター２２２（第３
のトランジスター）と、Ｐ型のＭＯＳトランジスター２２４（第４のトランジスター）と
を備える。ＭＯＳトランジスター２２２、２２４は、第２のカレントミラー回路を構成す
る。
【００５６】
更にまた、リファレンス電流発生回路２００は、Ｎ型（第２導電型）のＭＯＳトランジ
スター２１６（第５のトランジスター）を備える。
【００５７】
第１のリファレンスセル２１０は、ソースが接地電源（第２の電源）に接続され、ゲー
トには選択時に所与の電圧が印加される。ＭＯＳトランジスター２１２は、ゲート及びド
レインが互いに接続され、ソースが高電位側電源Ｖｄｄ（第１の電源）に接続される。Ｍ
ＯＳトランジスター２１２は、ドレインが第１のリファレンスセル２１０のドレインに接
続される。ＭＯＳトランジスター２１４は、ソースが高電位側電源Ｖｄｄに接続され、ゲ
ートがＭＯＳトランジスター２１２のゲートに接続される。ＭＯＳトランジスター２１４
は、ドレインがＭＯＳトランジスター２１６のドレインに接続される。ＭＯＳトランジス
ター２１６は、ソースが接地電源に接続される。このＭＯＳトランジスター２１６は、ゲ
ート及びドレインが互いに接続される。
【００５８】
ここで、ＭＯＳトランジスター２１２の電流駆動能力をＤ１、ＭＯＳトランジスター２
１４の電流駆動能力をＤ２とすると、Ｄ２／Ｄ１＝α（０＜α＜１）となるように、各Ｍ
ＯＳトランジスターが形成されている。従って、第１のリファレンスセル２１０に流れる
イレーズ電流をＩｅｒｓとすると、ＭＯＳトランジスター２１４のソース・ドレイン間電
流は、α×Ｉｅｒｓとなる。即ち、ＭＯＳトランジスター２１２、２１４により構成され
る第１のカレントミラー回路は、第１のリファレンスセル２１０に流れるイレーズ電流Ｉ
ｅｒｓ（第１の電流）のα倍の電流を第１のミラー電流として生成することができる。こ
こで、イレーズ電流Ｉｅｒｓは、第１のリファレンスセル２１０の選択状態で流れる第１
の電流に相当し、第１のミラー電流は、該第１の電流に対応した電流に相当する。
【００５９】
第２のリファレンスセル２２０は、ソースが接地電源に接続され、ゲートには選択時に
所与の電圧が印加される。ＭＯＳトランジスター２２２は、ゲート及びドレインが互いに
接続され、ソースが高電位側電源Ｖｄｄに接続される。ＭＯＳトランジスター２２２は、
ドレインが第２のリファレンスセル２２０のドレインに接続される。ＭＯＳトランジスタ
ー２２４は、ソースが高電位側電源Ｖｄｄに接続され、ゲートがＭＯＳトランジスター２
２２のゲートに接続される。ＭＯＳトランジスター２２４は、ドレインがＭＯＳトランジ
スター２１４のドレインに接続される。
【００６０】
ここで、ＭＯＳトランジスター２２２の電流駆動能力をＤ３、ＭＯＳトランジスター２
２４の電流駆動能力をＤ４とすると、Ｄ４／Ｄ３＝β（β≧１）となるように、各ＭＯＳ
トランジスターが形成されている。従って、第２のリファレンスセル２２０に流れるプロ
グラム電流をＩｐｒｇとすると、ＭＯＳトランジスター２２４のソース・ドレイン間電流
は、β×Ｉｐｒｇとなる。即ち、ＭＯＳトランジスター２２２、２２４により構成される
第２のカレントミラー回路は、第２のリファレンスセル２２０に流れるプログラム電流Ｉ
ｐｒｇ（第２の電流）のβ倍の電流を第２のミラー電流として生成することができる。こ
こで、プログラム電流Ｉｐｒｇは、第２のリファレンスセル２２０の選択状態で流れる第
２の電流に相当し、第２のミラー電流は、該第２の電流に対応した電流に相当する。
【００６１】
ＭＯＳトランジスター２１６のドレインに流れる電流が、ＭＯＳトランジスター２１４
のソース・ドレイン間電流（第１のミラー電流）とＭＯＳトランジスター２２４のソース
・ドレイン間電流（第２のミラー電流）とを加算したリファレンス電流Ｉｒｅｆとなる。
従って、リファレンス電流Ｉｒｅｆは、式（１）のように表すことができる。
Ｉｒｅｆ＝α×Ｉｅｒｓ＋β×Ｉｐｒｇ      ・・・（１）
【００６２】
読み出し回路３００は、Ｎ型のＭＯＳトランジスター３０２と、Ｐ型のＭＯＳトランジ
スター３０４、３０６と、読み出し対象のメモリーセルＭＣとを含む。ＭＯＳトランジス
ター３０４、３０６によりカレントミラー回路が構成される。
【００６３】
更に、読み出し回路３００は、Ｎ型のＭＯＳトランジスター３１０、３１２と、Ｐ型の
ＭＯＳトランジスター３１４、３１６を含む。Ｎ型のＭＯＳトランジスター３１０、３１
２と、Ｐ型のＭＯＳトランジスター３１４、３１６とにより差動増幅回路が構成される。
【００６４】
ＭＯＳトランジスター３０２は、ソースが接地電源に接続され、ゲートがリファレンス
電流発生回路２００のＭＯＳトランジスター２１６のゲート及びドレインに接続される。
即ち、ＭＯＳトランジスター３０２は、リファレンス電流発生回路２００のＭＯＳトラン
ジスター２１６とカレントミラー構造を構成する。そのため、リファレンス電流Ｉｒｅｆ
は、ＭＯＳトランジスター２１６を含んで構成されるカレントミラー構造により、ＭＯＳ
トランジスター３０２のソース・ドレイン間電流として読み出し回路３００に供給される
ことになる。
【００６５】
ＭＯＳトランジスター３０４は、ソースが高電位側電源Ｖｄｄに接続され、ゲート及び
ドレインがＭＯＳトランジスター３０２のドレインに接続される。ＭＯＳトランジスター
３０６は、ソースが高電位側電源Ｖｄｄに接続され、ゲートがＭＯＳトランジスター３０
４のゲートに接続される。
【００６６】
メモリーセルＭＣは、フローティングゲート型メモリーセルであり、セルトランジスタ
ーにより構成される。従って、メモリーセルＭＣは、ゲート、ソース及びドレインを有す
る。メモリーセルＭＣは、ソースが接地電源に接続され、ドレインがＭＯＳトランジスタ
ー３０６のドレインに接続される。またメモリーセルＭＣのゲートには、読み出し時に所
与の電圧が印加される。
【００６７】
ＭＯＳトランジスター３１０は、ソースが接地電源に接続され、ゲート及びドレインが
互いに接続される。ＭＯＳトランジスター３１２は、ソースが接地電源に接続され、ゲー
トがＭＯＳトランジスター３１０のゲートに接続される。
【００６８】
ＭＯＳトランジスター３１４は、ソースが高電位側電源Ｖｄｄに接続され、ドレインが
ＭＯＳトランジスター３１０のドレインに接続され、ゲートがＭＯＳトランジスター３０
２のドレインに接続される。ＭＯＳトランジスター３１６は、ソースが高電位側電源Ｖｄ
ｄに接続され、ドレインがＭＯＳトランジスター３１２のドレインに接続され、ゲートが
メモリーセルＭＣのドレインに接続される。
【００６９】
このような構成において、上記のようにイレーズ電流Ｉｅｒｓのα倍の電流にプログラ
ム電流Ｉｐｒｇのβ倍の電流を加算したリファレンス電流Ｉｒｅｆに対応した電流が、Ｍ
ＯＳトランジスター３０２のソース・ドレイン間電流として流れる。このとき、メモリー
セルＭＣがイレーズ状態であるか、プログラム状態であるかによって、読み出し回路３０
０の動作が異なる。
【００７０】
図２に、イレーズ状態に設定されたメモリーセルＭＣの説明図を示す。図２は、メモリ
ーセルＭＣの断面構造を模式的に示す。図２は、メモリーセルＭＣを構成するセルトラン
ジスターのチャネル長方向に沿った断面構造を表し、図９と同様の部分には同一符号を付
し、適宜説明を省略する。
【００７１】
イレーズ状態に設定されたとき、メモリーセルＭＣは、フローティングゲート２０から
電子が引き抜かれた状態になっている。そのため、Ｎ型不純物領域１４、１６の間に所定
の電圧が印加された状態で、コントロールゲート電極２４に所定の電圧を印加すると、チ
ャネル領域が形成され電流が流れる。
【００７２】
そのため、図１においてメモリーセルＭＣがイレーズ状態に設定されているとき、メモ
リーセルＭＣが選択されるとメモリーセルＭＣがオンとなり、メモリーセルＭＣのドレイ
ンであるノードＮＤ１が接地電位になる。これにより、ＭＯＳトランジスター３０２のド
レインであるノードＮＤ２は、高電位側電位になる。従って、ＭＯＳトランジスター３１
６がオン、ＭＯＳトランジスター３１４がオフとなり、ＭＯＳトランジスター３１２のド
レインであるノードＮＤ３が高電位側電位となり、読み出し回路３００の出力ＯＵＴはＨ
レベルとなる。
【００７３】
図３に、プログラム状態に設定されたメモリーセルＭＣの説明図を示す。図３は、メモ
リーセルＭＣの断面構造を模式的に示す。図３は、メモリーセルＭＣを構成するセルトラ
ンジスターのチャネル長方向に沿った断面構造を表し、図９と同様の部分には同一符号を
付し、適宜説明を省略する。
【００７４】
プログラム状態に設定されたとき、メモリーセルＭＣは、フローティングゲート２０に
電子が注入されている。そのため、Ｎ型不純物領域１４、１６の間に所定の電圧が印加さ
れた状態で、コントロールゲート電極２４に所定の電圧を印加すると、チャネル領域が形
成されず、チャネル領域にはほとんど電流が流れなくなる。
【００７５】
そのため、図１においてメモリーセルＭＣがプログラム状態に設定されているとき、メ
モリーセルＭＣが選択されても、ソース・ドレイン間に電流が流れにくく、メモリーセル
ＭＣがオフとなる。これにより、メモリーセルＭＣのドレインであるノードＮＤ１が高電
位側電位になり、ＭＯＳトランジスター３０２のドレインであるノードＮＤ２は、接地電
位になる。従って、ＭＯＳトランジスター３１４がオン、ＭＯＳトランジスター３１６が
オフとなり、ＭＯＳトランジスター３１２のドレインであるノードＮＤ３が接地電位とな
り、読み出し回路３００の出力ＯＵＴはＬレベルとなる。
【００７６】
以上説明したように、本実施形態における不揮発性記憶装置１００は、リファレンス電
流発生回路２００と、イレーズ状態又はプログラム状態に設定されるメモリーセルＭＣと
、読み出し回路３００とを備える。読み出し回路３００は、リファレンス電流発生回路２
００によって発生されたリファレンス電流と、選択状態においてイレーズ状態又はプログ
ラム状態に応じてメモリーセルＭＣに流れる電流とに基づき、メモリーセルＭＣの保持デ
ータを読み出す。
【００７７】
このように本実施形態では、イレーズ電流にプログラム電流を加算することによりリフ
ァレンス電流Ｉｒｅｆを生成する。このとき、α、βを調整することで、リファレンス電
流の値を調整することができる。なお、αを例えば０．２５とすることで、イレーズ電流
Ｉｅｒｓ及びプログラム電流Ｉｐｒｇに対してマージンを最大とすることができる。また
、βを１以上とすることで、電流値が小さいプログラム電流の増分を増幅することができ
る。なお、βは、例えば２とすることができる。
【００７８】
図４に、本実施形態におけるリファレンス電流Ｉｒｅｆの電流電圧特性の概要を示す。
図４は、横軸に高電位側電源Ｖｄｄの電圧、縦軸にソース・ドレイン間に流れる電流値を
表す。
【００７９】
図４では、イレーズ電流Ｉｅｒｓ及びプログラム電流Ｉｐｒｇと共に、図１１で説明し
た従来のリファレンス電流Ｉｒｅｆ＿ｏｌｄもあわせて図示している。本実施形態のよう
にリファレンス電流Ｉｒｅｆを生成するようにしたので、高電圧側で急激に立ち上がるプ
ログラム電流Ｉｐｒｇに追従して、リファレンス電流Ｉｒｅｆも高電圧側で急激に立ち上
がるようになる。
【００８０】
図５に、本実施形態におけるリファレンス電流Ｉｒｅｆのシミュレーション結果の一例
を示す。図５は、横軸に高電位側電圧、縦軸にソース・ドレイン間に流れる電流値を表す
。
【００８１】
従来のリファレンス電流Ｉｒｅｆ＿ｏｌｄが式（２）のように生成される場合に、その
比較のために本実施形態におけるリファレンス電流Ｉｒｅｆは式（３）のように生成され
るものとする。
Ｉｒｅｆ＿ｏｌｄ  ＝  １／４×Ｉｅｒｓ              ・・・（２）
Ｉｒｅｆ      ＝  １／４×Ｉｅｒｓ＋２×Ｉｐｒｇ    ・・・（３）
【００８２】
図５に示すように、高電圧側では、リファレンス電流Ｉｒｅｆ＿ｏｌｄとプログラム電流Ｉｐｒｇとがほぼ同じ電流値となり、その後、プログラム電流Ｉｐｒｇがリファレンス電流Ｉｒｅｆ＿ｏｌｄを上回るようになる。このとき、リファレンス電流Ｉｒｅｆ＿ｏｌｄを基準に読み出し対象のメモリーセルの電流を判定しても、誤判定を招く。これに対して、本実施形態では、高電圧側において、リファレンス電流Ｉｒｅｆとプログラム電流Ｉｐｒｇとがほぼ同じ電流値となることがない。そのため、本実施形態のリファレンス電流Ｉｒｅｆを用いることで、高電圧側でも正しく判別できるようになる。従って、読み出し動作の動作マージンを広げることができ、誤判定を減らし、読み出し時の動作範囲を拡大することができるようになる。
【００８３】
〔集積回路装置への適用〕
本実施形態における不揮発性記憶装置は、構成が簡素化される上に、高電圧の信号を印
加することなく書き込み動作や消去動作等を行うことができるので、制御信号を小型化で
き、集積回路装置への内蔵に好適である。以下では、本実施形態における不揮発性記憶装
置が内蔵される集積回路装置としてマイクロコンピューターを例に説明するが、本発明に
係る集積回路装置は、マイクロコンピューターに限定されるものではない。
【００８４】
図６に、本発明に係るマイクロコンピューターの構成例のブロック図を示す。
【００８５】
マイクロコンピューター４００は、中央演算処理装置（Central Processing Unit：Ｃ
ＰＵ）４１０と、読み出し専用メモリー（Read Only Memory：ＲＯＭ）４１２と、ランダ
ムアクセスメモリー（Random Access Memory：ＲＡＭ）４１４とを含む。更に、マイクロ
コンピューター４００は、表示ドライバー４１６と、タイマー回路４１８と、Ｉ／Ｏ回路
４２０と、電源回路４２２とを含む。ＣＰＵ４１０、ＲＯＭ４１２、ＲＡＭ４１４、表示
ドライバー４１６、タイマー回路４１８、Ｉ／Ｏ回路４２０及び電源回路４２２は、バス
４２４を介して接続される。
【００８６】
ＣＰＵ４１０は、バス４２４を介して、ＲＯＭ４１２又はＲＡＭ４１４に記憶されたプ
ログラム又はデータを読み出し、読み出したプログラム又はデータに対応した処理を実行
する。これにより、ＣＰＵ４１０は、表示ドライバー４１６、タイマー回路４１８、Ｉ／
Ｏ回路４２０及び電源回路４２２を制御する。ＲＯＭ４１２は、本実施形態における不揮
発性記憶装置が適用され、予めプログラムが記憶される。ＲＡＭ４１４は、プログラムの
記憶領域又は作業領域として用いられる。表示ドライバー４１６は、ＣＰＵ４１０等によ
って生成されＲＡＭ４１４に格納される画像データに基づいて、マイクロコンピューター
４００の外部に接続される表示装置に対して画像表示制御を行う。タイマー回路４１８は
、時間を計時し、ＣＰＵ４１０へのタイマー割り込み等を行う。Ｉ／Ｏ回路４２０は、マ
イクロコンピューター４００の外部に接続される機器からのＩ／Ｏアクセスを実現する。
電源回路４２２は、マイクロコンピューター４００を構成する各部に供給する電源を生成
する。
【００８７】
本実施形態における不揮発性記憶装置が適用されたマイクロコンピューター４００では
、構成が簡素化され、高電圧の信号を印加することなく書き込み動作や消去動作等を行う
ことができるＲＯＭ４１２が搭載される。そのため、ＲＯＭ４１２にアクセスする制御回
路の小型化が可能となる。また、ＲＯＭ４１２について、読み出し動作の動作マージンを
大幅に広げることができるため、誤判定を減らし、読み出し時の動作範囲を拡大すること
ができるようになる。
【００８８】
〔電子機器〕
本実施形態における不揮発性記憶装置、又は図６のマイクロコンピューター４００は、
次のような電子機器に適用することができる。
【００８９】
図７に、本発明に係る電子機器の構成例のブロック図を示す。
【００９０】
電子機器５００は、処理部５１０と、記憶部５１２と、操作部５１４と、表示部５１６
とを含んで構成される。例えば、処理部５１０の機能は、公知のマイクロコンピューター
により実現され、記憶部５１２の機能は、ハードディスクドライブ装置や、本実施形態に
おける不揮発性記憶装置により実現される。或いは、例えば処理部５１０の機能は、図６
のマイクロコンピューター４００により実現され、記憶部５１２の機能は、ハードディス
クドライブ装置や公知の記憶装置により実現される。操作部５１４は、電子機器５００を
制御するための入力データを受け付ける。処理部５１０は、操作部５１４により受け付け
られた入力データに応じて、処理を変更することができる。表示部５１６の機能は、液晶
表示パネルや有機エレクトロルミネッセンス（Electro-Luminescence：ＥＬ）ディスプレ
イ装置等の公知の表示装置により実現される。このような表示部５１６は、処理部５１０
によって生成された画像を表示する。
【００９１】
図８（Ａ）、図８（Ｂ）に、図７の電子機器５００の構成例の斜視図を示す。図８（Ａ
）は、モバイル型のパーソナルコンピューターの構成例の斜視図を表す。図８（Ｂ）は、
携帯電話機の構成例の斜視図を表す。
【００９２】
図７の電子機器５００の構成例の１つである図８（Ａ）に示すパーソナルコンピュータ
ー８００は、本体部８１０と、表示部８２０と、操作部８３０とを含む。本体部８１０は
、図７の処理部５１０、記憶部５１２等を有する。表示部８２０は、図７の表示部５１６
に対応し、例えば液晶表示パネル等によりその機能が実現される。操作部８３０は、図７
の操作部５１４に対応し、キーボード等によりその機能が実現される。このような操作部
８３０を介した操作情報が本体部８１０の処理部５１０によって解析され、その操作情報
に応じて表示部８２０に画像が表示される。これにより、高電圧側でも動作マージンが広
い不揮発性記憶装置が適用され、信頼性の高いパーソナルコンピューター８００を提供す
ることができるようになる。
【００９３】
図７の電子機器５００の構成例の１つである図８（Ｂ）に示す携帯電話機９００は、本
体部９１０と、表示部９２０と、操作部９３０とを含む。本体部９１０は、図７の処理部
５１０、記憶部５１２等を有する。表示部９２０は、図７の表示部５１６に対応し、例え
ば液晶表示パネル等によりその機能が実現される。操作部９３０は、図７の操作部５１４
に対応し、ボタン等によりその機能が実現される。このような操作部９３０を介した操作
情報が本体部９１０の処理部５１０によって解析され、その操作情報に応じて表示部９２
０に画像が表示される。これにより、高電圧側でも動作マージンが広い不揮発性記憶装置
が適用され、信頼性の高い携帯電話機９００を提供することができるようになる。
【００９４】
なお、図７の電子機器５００として、図８（Ａ）、図８（Ｂ）に示すものに限定される
ものではない。例えば、情報携帯端末（ＰＤＡ：Personal Digital Assistants）、デジ
タルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、ページャー、電子
手帳、電子ペーパー、電卓、ワードプロセッサー、ワークステーション、テレビ電話、Ｐ
ＯＳ（Point of sale system）端末、プリンター、スキャナー、複写機、ビデオプレーヤ
ー、タッチパネルを備えた機器等が挙げられる。
【００９５】
以上、本発明に係るリファレンス電流発生回路、不揮発性記憶装置、集積回路装置、及
び電子機器等を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定さ
れるものではない。例えば、その要旨を逸脱しない範囲において種々の態様において実施
することが可能であり、次のような変形も可能である。
【００９６】
（１）上記の実施形態では、不揮発性記憶装置として、フローティングゲート型メモリ
ーセルで構成されるものを例に説明したが、本発明はこれに限定されるものではない。本
発明に係る不揮発性記憶装置は、ＭＯＮＯＳ型メモリーセル等の他の不揮発性メモリーセ
ルで構成されるものに適用することができる。
【００９７】
（２）上記の実施形態では、読み出し対象のメモリーセルが読み出し回路３００に内蔵
するものとして説明したが、本発明はこれに限定されるものではない。該メモリーセルが
読み出し回路３００の外部に設けられていてもよい。
【００９８】
（３）上記の実施形態では、読み出し回路の構成が図１に示す構成であるものとして説
明したが、本発明は、読み出し回路の構成に限定されるものではない。
【００９９】
（４）上記の実施形態において、「ゲート」という語句は、ゲート端子、ゲート領域、
又はゲート電極を意味する。同様に、「ドレイン」という語句は、ドレイン端子、ドレイ
ン領域、又はドレイン電極を意味する。また、「ソース」という語句は、ソース端子、ソ
ース領域、又はソース電極を意味する。
【０１００】
（５）上記の実施形態において、トランジスターとしてＭＯＳトランジスターを例に説
明したが、本発明はこれに限定されるものではない。
【０１０１】
（６）上記の実施形態において、本発明を、リファレンス電流発生回路、不揮発性記憶
装置、集積回路装置、及び電子機器等として説明したが、本発明はこれに限定されるもの
ではない。例えば、上記の実施形態におけるリファレンス電流の生成方法等であってもよ
い。
【符号の説明】
【０１０２】
１０…フローティングゲート型メモリーセル、  １２…Ｐ型半導体基板、
１４，１６…Ｎ型不純物領域、  １８…トンネル酸化膜、
２０…フローティングゲート、  ２２…酸化膜、  ２４…コントロールゲート電極、
３０，２００…リファレンス電流発生回路、  ３２…リファレンスセル、
３４，３６，２１２，２１４，２２２，２２４，３０４，３０６，３１４，３１６…Ｐ型
のＭＯＳトランジスター、
３８，２１６，３０２，３１０，３１２…Ｎ型のＭＯＳトランジスター、
１００…不揮発性記憶装置、  ２１０…第１のリファレンスセル、
２２０…第２のリファレンスセル、  ３００…読み出し回路、
４００…マイクロコンピューター、  ４１０…ＣＰＵ、  ４１２…ＲＯＭ、
４１４…ＲＡＭ、  ４１６…表示ドライバー、  ４１８…タイマー回路、
４２０…Ｉ／Ｏ回路、  ４２２…電源回路、  ４２４…バス、  ５００…電子機器、
５１０…処理部、  ５１２…記憶部、  ５１４…操作部、
５１６，８２０，９２０…表示部、  ８００…パーソナルコンピューター、
８１０，９１０…本体部、  ８３０，９３０…操作部、  ９００…携帯電話機、
ＭＣ…メモリーセル、  ＮＤ１，ＮＤ２，ＮＤ３…ノード、  Ｖｄｄ…高電位側電源
【図１】
0005598340.tif 000002
【図２】
0005598340.tif 000003
【図３】
0005598340.tif 000004
【図４】
0005598340.tif 000005
【図５】
0005598340.tif 000006
【図６】
0005598340.tif 000007
【図７】
0005598340.tif 000008
【図８】
0005598340.tif 000009
【図９】
0005598340.tif 000010
【図１０】
0005598340.tif 000011
【図１１】
0005598340.tif 000012