(57)【特許請求の範囲】
【請求項１】
それぞれ複数の絶縁膜及び電極膜が交互に積層された積層体と、
前記積層体を貫く半導体ピラーと、
前記電極膜と前記半導体ピラーとの間に設けられた電荷蓄積層と、
前記電荷蓄積層と前記半導体ピラーとの間に設けられたトンネル層と、
前記積層体の積層方向に対して直交する一の方向において、前記半導体ピラー同士の間に設けられた前記電極膜を分離する分離溝と、
前記分離溝の内部に設けられた加熱部と、
を備えたことを特徴とする半導体記憶装置。
【請求項２】
前記加熱部は、前記トンネル層を加熱することでトラップされていた電子をデトラップ可能であること、を特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記加熱部は、ジュール熱を発生することを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記半導体ピラーの前記積層方向に沿って形成されたメモリストリングを複数有したブロックを複数備え、
前記加熱部は、少なくとも１つのメモリストリングを含む領域毎に加熱を行うことを特徴とする請求項１〜３のいずれか１つに記載の半導体記憶装置。
【請求項５】
前記ブロック同士の間に熱の伝導を抑制する層が設けられたことを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
前記電子をデトラップさせる対象となる領域に書き込まれていたデータを、前記領域以外の領域に移し換え、
前記データの移し換えの後に、前記加熱部は、前記加熱を行うことを特徴とする請求項１〜５のいずれか１つに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
後述する実施形態は、概ね、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置の分野においては、リソグラフィ技術における解像度の限界に比較的制約されることなく高集積化を図ることが可能な３次元積層メモリが注目されている。この様な３次元積層メモリとしては、例えば、柱状の半導体ピラーと、半導体ピラーの側面を覆うように積層されたトンネル層、電荷蓄積層、ブロック層と、半導体ピラーと交差し積層方向に所定の間隔をおいて設けられた複数の電極膜と、を有するメモリストリングスが２次元的にマトリックス状に配置されたものがある。  
この様な３次元積層メモリにおいて書き込み/消去動作を繰返し行なうとトンネル層中に電子がトラップされる。そして、トラップされた電子がデトラップされるとデータ保持特性に対する信頼性が損なわれるおそれがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−５１１２６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、データ保持特性に対する信頼性を回復させることができる半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、それぞれ複数の絶縁膜及び電極膜が交互に積層された積層体と、前記積層体を貫く半導体ピラーと、前記電極膜と前記半導体ピラーとの間に設けられた電荷蓄積層と、前記電荷蓄積層と前記半導体ピラーとの間に設けられたトンネル層と、前記積層体の積層方向に対して直交する一の方向において、前記半導体ピラー同士の間に設けられた前記電極膜を分離する分離溝と、前記分離溝の内部に設けられた加熱部と、を備えている。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体記憶装置を例示する模式断面図である。
【図２】半導体記憶装置を例示する模式斜視図である。
【図３】加熱部の配線を例示するための模式図である。（ａ）は加熱部の配線をブロック毎に行う場合を例示する模式図、（ｂ）は模式部分拡大図である。
【図４】他の実施形態に係る加熱部の配線を例示するための模式図である。
【図５】他の実施形態に係る加熱部の配線を例示するための模式図である。
【図６】第２の実施形態に係る半導体記憶装置を例示する模式断面図である。
【図７】第３の実施形態に係る半導体記憶装置の製造方法を例示する模式工程断面図である。（ａ）は模式工程断面図、（ｂ）は（ａ）に続く模式工程断面図である。
【図８】図７に続く模式工程断面図である。（ａ）は図７（ｂ）に続く模式工程断面図、（ｂ）は（ａ）に続く模式工程断面図である。
【図９】図８に続く模式工程断面図である。（ａ）は図８（ｂ）に続く模式工程断面図、（ｂ）は（ａ）に続く模式工程断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ、実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。  
また、各図中におけるＸ方向、Ｙ方向、Ｚ方向は互いに直交する方向を表し、Ｘ方向及びＹ方向は基板１１の主面に平行な方向、Ｚ方向は基板１１の主面に直交する方向（積層方向）としている。
【０００８】
[第１の実施形態]  
半導体記憶装置１には、データを記憶するメモリセルが形成されたメモリ領域と、メモリ領域のメモリセルを駆動する周辺回路が形成された周辺回路領域とが設けられる。この場合、周辺回路領域については既知の技術を適用することができるので周辺回路領域についての例示は省略し、ここではメモリ領域についての例示をする。
【０００９】
図１は、第１の実施形態に係る半導体記憶装置を例示する模式断面図である。  
図２は、半導体記憶装置を例示する模式斜視図である。  
なお、図２においては、煩雑となるのを避けるために、導電部分のみを図示し、絶縁部分は図示を省略している。  
図１、図２に示すように、半導体記憶装置１のメモリ領域には基板１１が設けられている。基板１１は、例えば、単結晶のシリコンを用いて形成されたものとすることができる。  基板１１上には絶縁膜１０が形成されている。また、絶縁膜１０の上には導電膜、例えば、ポリシリコン膜１２が形成されており、これがバックゲート電極ＢＧとなっている。バックゲート電極ＢＧ上には、それぞれ複数の電極膜１４と絶縁膜１５とが交互に積層されている。そして、それぞれ複数の電極膜１４及び絶縁膜１５により、積層体ＭＬが構成されている。
【００１０】
電極膜１４は、例えば、ポリシリコンを用いて形成されたものとすることができる。電極膜１４は、Ｙ方向に沿って分離され、Ｘ方向に延びる複数本の制御ゲート電極ＣＧとなっている。Ｚ方向から見て、各層の電極膜１４は同じパターンでパターニングされている。そのため、制御ゲート電極ＣＧは、Ｘ方向から見てマトリクス状に配列されている。なお、図１においては、下からｎ番目（ｎは自然数）の制御ゲート電極ＣＧを、「制御ゲート電極ＣＧｎ」と表記している。一方、絶縁膜１５は、例えば、シリコン酸化物を用いて形成され、電極膜１４同士を絶縁する層間絶縁膜として機能する。
【００１１】
積層体ＭＬ上には、導電膜１７が設けられている。導電膜１７は、例えば、ポリシリコンを用いて形成されたものとすることができる。導電膜１７は、Ｙ方向に沿って分離され、Ｘ方向に延びる複数本の選択ゲート電極ＳＧとなっている。選択ゲート電極ＳＧは、各制御ゲート電極ＣＧ５の直上域に設けられている。  
また、導電膜１７の上方には絶縁膜１９が設けられている。絶縁膜１９は、例えば、シリコン酸化物を用いて形成されたものとすることができる。
【００１２】
そして、積層体ＭＬを貫くように、積層方向（Ｚ方向）に延びる複数本の貫通ホール２１が形成されている。貫通ホール２１は、各層の制御ゲート電極ＣＧを貫き、下端はバックゲート電極ＢＧに到達している。また、貫通ホール２１はＸ方向及びＹ方向に沿ってマトリクス状に配列されている。そして、制御ゲート電極ＣＧがＸ方向に延びているため、Ｘ方向に配列された貫通ホール２１は、同一の制御ゲート電極ＣＧを貫いている。
【００１３】
また、バックゲート電極ＢＧの上層には、連通孔２２が形成されている。Ｙ方向において隣り合う２本の貫通ホール２１と、それらを相互に連通させる連通孔２２とにより、１つの連続したＵ字孔２３が形成されている。積層体ＭＬ内には、複数本のＵ字孔２３が形成されている。
【００１４】
貫通ホール２１、連通孔２２の内面上には、ブロック層２５が設けられている。ブロック層２５は、半導体記憶装置１の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない層であり、例えば、シリコン酸化物を用いて形成されたものとすることができる。
ブロック層２５の内側には電荷蓄積層２６が設けられている。電荷蓄積層２６は、電荷を蓄積する能力がある層であり、例えば、電子のトラップサイトを含む層とすることができる。電荷蓄積層２６は、例えば、シリコン窒化物を用いて形成されたものとすることができる。  
電荷蓄積層２６の内側にはトンネル層２７が設けられている。トンネル層２７は、通常は絶縁性であるが、半導体記憶装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す。トンネル層２７は、例えば、シリコン酸化物を用いて形成されたものとすることができる。
【００１５】
また、トンネル層２７の内側には半導体ピラー３１、接続部材３２が設けられている。  すなわち、積層体ＭＬを貫く半導体ピラー３１が設けられている。  
半導体ピラー３１は、貫通ホール２１内をＺ方向に延びる中空の柱状（筒状）を呈しており、例えば、半導体ピラー３１の形状を円筒状とすることができる。  
接続部材３２は、連通孔２２内をＹ方向に延びる中空の柱状を呈しており、例えば、接続部材３２の形状を筒状とすることができる。  
そして、Ｙ方向において隣り合う２本の半導体ピラー３１は、接続部材３２によって相互に接続されている。２本の半導体ピラー３１と接続部材３２とは切れ目無く連続的に形成されている。  
半導体ピラー３１、接続部材３２は、例えば、ポリシリコンを用いて形成されたものとすることができる。
【００１６】
半導体ピラー３１の上端部には、砒素がイオン注入されたソース／ドレイン領域部３４が設けられている。  
接続部材３２によって相互に接続された２本の半導体ピラー３１のうちの一方はソース／ドレイン領域部３４を介してソース線に接続され、他方はソース／ドレイン領域部３４を介してビット線ＢＬに接続されている。このような構成により、制御ゲート電極ＣＧと半導体ピラー３１との間に電荷蓄積層２６が配置され、制御ゲート電極ＣＧと半導体ピラー３１との交差部分毎にメモリセル２４が構成される。
【００１７】
すなわち、半導体ピラー３１と接続部材３２とにより形成されたＵ字状のピラーに沿って、ビット線ＢＬとソース線ＳＬとの間に接続されたメモリストリング６１が構成される。
そして、半導体ピラー３１の積層方向に沿って形成されたメモリストリング６１を複数有したブロックが複数設けられている（図２などを参照）。そして、データの消去をブロック単位で行うことができるようにすることができる。
【００１８】
Ｙ方向（積層体ＭＬの積層方向に対して直交する一の方向の一例に相当する）において、半導体ピラー３１同士の間には、制御ゲート電極ＣＧを分離する分離溝３３が設けられている。分離溝３３の内部は、シリコン酸化物などの絶縁物が埋め込まれている。分離溝３３の上端の開口は、絶縁膜１９により塞がれている。  
なお、絶縁膜１９の上方にはソース線ＳＬ、ビット線ＢＬや、図示しないビア、コンタクト、引出配線、上層配線などが設けられるが、これらには既知の技術を適用することができるので詳細な説明は省略する。
【００１９】
ここで、半導体記憶装置１においては、データを書き込む際に半導体ピラー３１からトンネル層２７を介して電荷蓄積層２６に電子を注入するようにしている。そして、データを消去する際には、半導体ピラー３１と制御ゲート電極ＣＧとの間に電位差を生じさせホールを電荷蓄積層２６に注入することで、電荷蓄積層２６内の電子を対消滅させるようにしている。この様な書き込み/消去動作を繰返し行なうと、トンネル層２７中に電子がトラップされ、トラップされた電子がデトラップされることでデータ保持特性に対する信頼性が損なわれる場合がある。
【００２０】
本発明者らの得た知見によれば、電子がトラップされる部分を所定の温度にまで加熱するようにすれば、トンネル層２７中にトラップされていた電子をデトラップさせることができる。また、トンネル層２７中にトラップされていた電子を加熱によりデトラップさせることで、データ保持特性に対する信頼性を回復させることができることも確認できた。  そこで、半導体記憶装置１においては、電子がトラップされる部分を加熱する加熱部３５を備えるようにしている。
【００２１】
次に、加熱部３５についてさらに例示する。  
加熱部３５は、例えば、トンネル層２７を加熱することでトラップされていた電子をデトラップさせるものとすることができる。  
図１に示すように、加熱部３５は、分離溝３３の内部に設けられ、周囲が絶縁物により覆われている。加熱部３５は、例えば、板状を呈し、ジュール熱を発生可能なものとすることができる。ジュール熱を発生可能な加熱部３５とする場合には、導電体を用いて形成された加熱部３５とすることができる。例えば、加熱部３５は、ＴｉＮや金属などを用いて形成されたものとすることができる。加熱部３５をＴｉＮや金属などを用いて形成した場合には、熱伝導率が高いため熱散逸速度を速くすることができる。そのため、半導体記憶装置１内に熱がこもることを抑制することができる。  
また、加熱部３５を分離溝３３の内部に設けるようにすれば、半導体記憶装置１全体のみならず、対象となるメモリストリング毎、複数のメモリストリング毎、ブロック毎、複数のブロック毎に加熱を行うことができる。すなわち、加熱部３５は、少なくとも１つのメモリストリングを含む領域毎に加熱を行うことができる。そのため、少なくとも１つのメモリストリングを含む領域毎に電子をデトラップさせることができる。
【００２２】
この場合、ブロック同士の間に熱の伝導を抑制する層（例えば、熱伝導率の低い材料を用いて形成された層）を設けるようにすれば、隣接するブロック間における熱の伝導を抑制することができるので、所望のブロックに限定した電子のデトラップを行なうことができる。  
また、加熱部３５を分離溝３３の内部に設けるようにすれば、電子がトラップされる部分の近傍に加熱部３５が設けられることになるので、電子のデトラップを効率よく行うことができる。この場合、電子はメモリセル２４の近傍に多くトラップされている。そのため、制御ゲート電極ＣＧの熱伝導率が比較的高い場合には、制御ゲート電極ＣＧを介して電子が多くトラップされている部分を局所的に加熱することができるようになる。
【００２３】
ここで、電子をデトラップさせる手順を例示する。  
電子のデトラップは、書き込み/消去動作が所定の回数行われた場合に行うようにすることができる。  
加熱により電子をデトラップさせる場合には、デトラップの対象となる領域に書き込まれていたデータも消去されることになる。そのため、まず、電子のデトラップを行う前に書き込まれていたデータを移し換える。例えば、電子をデトラップさせる対象となる領域（例えば、メモリストリングやブロック）に書き込まれていたデータを、電子をデトラップさせる対象外の領域に移し換えるようにすることができる。なお、外部に設けられた記憶装置に書き込まれていたデータを移し換えるようにすることもできる。
【００２４】
次に、加熱部３５を作用させて対象となる領域を加熱する。例えば、加熱部３５に電流を流すことでジュール熱を発生させ、対象となる領域を加熱するようにすることができる。
加熱によるデトラップが終了した後に、移し換えたデータを元の領域に戻す。  
この様なデータの移し換えを行うことでデータの消失を防止することができる。  
半導体記憶装置１全体においてデトラップを行う場合には、外部に設けられた記憶装置に書き込まれていたデータを移し換え、デトラップ後に移し換えたデータを半導体記憶装置１に戻すようにすればよい。  
なお、電子をデトラップさせる手順は、例えば、周辺回路領域に設けられた図示しない制御部などにより実行されるようにすることができる。
【００２５】
図３は、加熱部の配線を例示するための模式図である。図３（ａ）は加熱部の配線をブロック毎に行う場合を例示する模式図、図３（ｂ）は模式部分拡大図である。なお、図３（ａ）においては、煩雑となるのを避けるため加熱部３５の配線の引き出し部のみを例示することにする。  
図３（ａ）に示すように、半導体記憶装置１には、複数のメモリストリングを備えたブロック１００が複数設けられている。図３（ｂ）に示すように、加熱部３５は、制御ゲート電極ＣＧ同士の間に設けられた分離溝３３の内部に設けられる。
【００２６】
ここで、分離溝３３の内部に設けられた加熱部３５を周辺回路領域などに設けられた電源や制御部などと接続するための配線の引き出し部が必要となる。  
本実施の形態においては、ブロック１００毎に配線の引き出し部１０３ａ、１０３ｂを設けるようにしている。例えば、図３（ａ）に示すように、配線の引き出し部１０３ａ、１０３ｂとしてブロック１００同士の間にコンタクト１０１ａ、１０１ｂを設け、コンタクト１０１ａ、１０１ｂを介してブロック１００内に設けられた加熱部３５と、外部配線１０２ａ、１０２ｂとを接続するようにすることができる。この場合、隣接するブロック１００間において引き出し部１０３ａ、１０３ｂの共用化を図ることもできる。
【００２７】
図４は、他の実施形態に係る加熱部の配線を例示するための模式図である。  
図４に示すように、複数のメモリストリングを備えたブロック１００がマトリクス状に設けられる場合がある。この様な場合、ブロック１００の内部に設けられた分離溝３３のみならずブロック１００の周辺にも分離溝３３ａが設けられ、ブロック１００の周辺に設けられた分離溝３３ａの内部にも加熱部が設けられる。  
この場合、ブロック１００の内部の配線長よりもブロック１００の外部の配線長の方が長さが短くなるので抵抗が低くなる。そのため、ブロック１００の内部と外部との間の温度差が大きくなるおそれがある。
【００２８】
この様な場合には、シミュレーションなどを行いブロック１００の内部と外部との間の温度差が小さくなる様な位置にコンタクト１０１ａ、１０１ｂを設けるようにすればよい。
【００２９】
図５も、他の実施形態に係る加熱部の配線を例示するための模式図である。  
後述するように加熱部は既知の成膜法を用いて形成することができるが、前述したようにブロック１００の周辺にも加熱部が形成されることにもなる。  
そのため、本実施の形態においては、ブロック１００の周辺に設けられた分離溝３３ａの内部に加熱部が設けられないようにしている。  
この場合、例えば、ブロック１００の周辺に設けられた分離溝３３ａの幅寸法を小さくすることで、分離溝３３ａの内部に加熱部が設けられないようにすることができる。分離溝３３ａの幅寸法を小さくすれば、分離溝３３ａの内部にはシリコン酸化物などの絶縁物のみが埋め込まれることになる。そのため、コンタクト１０１ａ、１０１ｂを介して加熱部に電流を流す際にブロック１００の周辺側に流れる回り込み電流をなくすことができる。
【００３０】
[第２の実施形態]  
図６は、第２の実施形態に係る半導体記憶装置を例示する模式断面図である。  
図６に示すように、半導体記憶装置１ａのメモリ領域には基板１１が設けられている。基板１１上には絶縁膜１０ａ、バックゲート電極ＢＧが積層されている。バックゲート電極ＢＧ上には、それぞれ複数の電極膜１４と絶縁膜１５とが交互に積層されている。電極膜１４は、Ｙ方向に沿って分離され、Ｘ方向に延びる複数本の制御ゲート電極ＣＧとなっている。最上層の絶縁膜１５上には、導電膜１７が設けられている。導電膜１７は、Ｙ方向に沿って分離され、Ｘ方向に延びる複数本の選択ゲート電極ＳＧとなっている。導電膜１７の上方には絶縁膜１９が設けられている。また、Ｙ方向において隣り合う２本の貫通ホール２１と、それらを相互に連通させる連通孔２２とにより、１つの連続したＵ字孔２３が形成されている。貫通ホール２１、Ｕ字孔２３の内面上には、ブロック層２５、電荷蓄積層２６、トンネル層２７が設けられている。トンネル層２７の内側には半導体ピラー３１、接続部材３２が設けられている。半導体ピラー３１の上端部には、ソース／ドレイン領域部３４が設けられている。２本の半導体ピラー３１のうちの一方はソース／ドレイン領域部３４を介して図示しないソース線に接続され、他方はソース／ドレイン領域部３４を介して図示しないビット線に接続されている。Ｙ方向において、半導体ピラー３１同士の間には、制御ゲート電極ＣＧを分離する分離溝３３が設けられている。分離溝３３の内部は、シリコン酸化物などの絶縁物が埋め込まれている。分離溝３３の上端の開口は、絶縁膜１９により塞がれている。  
なお、絶縁膜１９の上方には図示しないソース線、ビット線、ビア、コンタクト、引出配線、上層配線などが設けられるが、これらには既知の技術を適用することができるので詳細な説明は省略する。
【００３１】
本実施の形態においては、絶縁膜１０ａの内部に加熱部３５ａを設けるようにしている。
絶縁膜１０ａは、例えば、シリコン酸化物を用いて形成されるものとすることができる。加熱部３５ａは、例えば、板状を呈し、ジュール熱を発生可能なものとすることができる。ジュール熱を発生可能な加熱部３５ａとする場合には、導電体を用いて形成された加熱部３５ａとすることができる。例えば、加熱部３５ａは、ＴｉＮや金属などを用いて形成されたものとすることができる。加熱部３５ａをＴｉＮや金属などを用いて形成した場合には、熱伝導率が高いため熱散逸速度を速くすることができる。そのため、半導体記憶装置１ａ内に熱がこもることを抑制することができる。  
また、加熱部３５ａを絶縁膜１０ａの内部に設けるようにすれば、半導体記憶装置１ａ全体のみならず、対象となるブロック毎に電子をデトラップさせることができる。  
また、加熱部３５ａの形状や大きさを比較的自由に設定することができるので、加熱を行う領域の設定に関する自由度を増大させることができる。また、加熱部３５ａの配線も容易となる。
【００３２】
なお、第１の実施形態、第２の実施形態において例示をした加熱部３５、３５ａは電流を流すことでジュール熱を発生させるものであるが、これに限定されるわけではない。例えば、ジュール熱を発生させる発熱部を設け、発生させた熱を伝熱部を介してメモリセル２４の近傍に設けられた加熱部３５、３５ａに伝えるようにすることもできる。
【００３３】
[第３の実施形態]  
次に、第３の実施形態に係る半導体記憶装置の製造方法について例示する。  
以下に例示をする半導体記憶装置の製造方法は、前述した半導体記憶装置１を製造する場合を例示するものである。  
図７は、第３の実施形態に係る半導体記憶装置の製造方法を例示する模式工程断面図である。図７（ａ）は模式工程断面図、図７（ｂ）は図７（ａ）に続く模式工程断面図である。  
図８は、図７に続く模式工程断面図である。図８（ａ）は図７（ｂ）に続く模式工程断面図、図８（ｂ）は図８（ａ）に続く模式工程断面図である。  
図９は、図８に続く模式工程断面図である。図９（ａ）は図８（ｂ）に続く模式工程断面図、図９（ｂ）は図９（ａ）に続く模式工程断面図である。
【００３４】
まず、基板１１上の図示しない周辺回路領域に周辺回路を形成する。  
次に、図７（ａ）に示すように、基板１１上のメモリ領域に絶縁層１０、バックゲート電極ＢＧとなるポリシリコン膜１２を形成する。絶縁層１０は、例えば、シリコン酸化膜を用いて形成するものとすることができる。この場合、絶縁層１０、バックゲート電極ＢＧは既知の成膜法、リソグラフィ法、反応性イオンエッチング法を用いて形成するものとすることができる。
【００３５】
そして、既知のリソグラフィ法及び反応性イオンエッチング法を用いて、隣接する半導体ピラー３１を接続するための連通孔２２をバックゲート電極ＢＧ中に形成する。続いて、連通孔２２内に犠牲膜となるシリコン窒化膜５１を成膜し、表面を平坦化することで埋め込みを行う。  
その後、スパッタ法などを用いて、ポリシリコン膜１２上に絶縁膜１５となるシリコン酸化膜５５、電極膜１４となるポリシリコン膜５４を交互に形成する。
【００３６】
次に、図７（ｂ）に示すように、ＣＶＤ（Chemical Vapor Deposition）法を用いて全面に図示しないカーボン膜を形成し、既知のリソグラフィ法及び反応性イオンエッチング法を用いて積層体の積層方向に延びる分離溝３３を形成する。分離溝３３は、Ｙ方向において電極膜１４を分離する。電極膜１４は、Ｙ方向に沿って分離され、Ｘ方向に延びる複数本の制御ゲート電極ＣＧとなる。
【００３７】
次に、図８（ａ）に示すように、既知の成膜法を用いて分離溝３３の側壁にシリコン酸化膜などの絶縁膜５６を形成する。その後、加熱部３５となる窒化チタン膜５７を成膜する。そして、積層体の上面に形成された窒化チタン膜５７をドライエッチング法、ＣＭＰ（Chemical Mechanical Polishing）法などを用いて除去することで、分離溝３３の内部に加熱部３５が形成される。また、ドライエッチング法を用いたエッチバックにより窒化チタン膜５７が窪んだ領域には再度絶縁膜５６を成膜して平坦化させる。
【００３８】
次に、図８（ｂ）に示すように、導電膜１７となるポリシリコン膜５８を形成する。そして、既知のリソグラフィ法及び反応性イオンエッチング法を用いてポリシリコン膜５８を成形し、選択ゲート電極ＳＧである導電膜１７を形成する。その後、導電膜１７上にシリコン酸化物などを用いた絶縁膜１９を形成し、表面を平坦化する。
【００３９】
次に、図９（ａ）に示すように、ＣＶＤ法を用いて全面に図示しないカーボン膜を形成し、既知のリソグラフィ法及び反応性イオンエッチング法を用いて積層体の積層方向に延びる複数の貫通ホール２１を形成する。貫通ホール２１は、連通孔２２に連通するように形成される。その後、貫通ホール２１を介して、連通孔２２に埋め込まれたシリコン窒化膜５１を選択的に除去する。シリコン窒化膜５１の除去は、例えば、熱リン酸法などを用いて行うようにすることができる。そして、カーボン膜を除去してメモリセル２４の鋳型となるＵ字型貫通孔を形成する。
【００４０】
次に、図９（ｂ）に示すように、貫通ホール２１、連通孔２２の内面側から順にブロック層２５、電荷蓄積層２６、トンネル層２７を形成する。これらの膜は、例えば、ＡＬＤ(Atomic Layer Deposition)法及びＬＰＣＶＤ(low pressure chemica vapor deposition)法を用いて形成するようにすることができる。その後さらにアモルファスシリコンを埋め込み、半導体ピラー３１、接続部材３２を形成する。  
その後、ソース／ドレイン領域部３４を形成する。まず、反応性イオンエッチング法を用いて、貫通ホール２１の上端部に形成された膜を後退させる。その後、後退させた部分に多結晶シリコンを埋め込む。続いて、既知のリソグラフィ法及びイオン注入法を用いて埋め込まれた多結晶シリコンに砒素をイオン注入してソース／ドレイン領域部３４を形成する。  
次に、絶縁膜１９の上方に図示しないソース線、ビット線、ビア、コンタクト、引出配線、上層配線などを適宜形成する。  
また、前述した加熱部３５の配線の引き出し部１０３ａ、１０３ｂなどを形成するようにすることができる。  
【００４１】
以上のようにすれば、半導体記憶装置１を製造することができる。
【００４２】
なお、半導体記憶装置１ａの製造方法においては、基板１１上に設けられた絶縁膜１０ａの内部に加熱部３５ａを形成するようにすればよい。加熱部３５ａは、既知の成膜法、リソグラフィ法、反応性イオンエッチング法などを用いて形成することができるので、半導体記憶装置１ａの製造方法に関する詳細な説明は省略する。
【００４３】
以上に例示をした実施形態によれば、データ保持特性に対する信頼性を回復させることができる半導体記憶装置、半導体記憶装置の製造方法を実現することができる。  
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００４４】
１  半導体記憶装置、１ａ  半導体記憶装置、１１  基板、１０  絶縁膜、１４  電極膜、１５  絶縁膜、２１  貫通ホール、２２  連通孔、２４  メモリセル、２５  ブロック層、２６  電荷蓄積層、２７  トンネル層、３１  半導体ピラー、３２  接続部材、３３  分離溝、３３ａ  分離溝、３４  ソース／ドレイン領域部、３５  加熱部、３５ａ  加熱部、６１  メモリストリング、１００  ブロック、１０１ａ  コンタクト、１０１ｂ  コンタクト、１０３ａ  引き出し部、１０３ｂ  引き出し部、ＢＧ  バックゲート電極、ＣＧ  制御ゲート電極、ＳＧ  選択ゲート電極、ＭＬ  積層体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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