(57)【特許請求の範囲】
【請求項１】
積層された主パッケージと追加パッケージを備えた複合型積層チップパッケージを構成するための主パッケージと追加パッケージのコンビネーションであって、
前記主パッケージは、積層された複数の半導体チップと、互いに異なる半導体チップに対応付けられた複数の第１の端子とを備え、
前記追加パッケージは、前記主パッケージ内の前記複数の半導体チップのうちの１つの代替となる追加半導体チップと、前記追加半導体チップに電気的に接続された少なくとも１つの第２の端子とを備え、
前記主パッケージと追加パッケージは、複数の相対的位置関係で配置可能であり、
前記複数の第１の端子と前記少なくとも１つの第２の端子は、前記複数の相対的位置関係のいずれにおいても、互いに接する第１および第２の端子の少なくとも１つの対が形成されるような形状と配置になっており、
前記相対的位置関係毎に、前記少なくとも１つの対を構成する第１および第２の端子の組み合わせが異なり、
前記主パッケージと追加パッケージは、前記複数の相対的位置関係の中から、前記追加半導体チップが前記主パッケージ内のどの半導体チップの代替となるかに応じて選択された１つの相対的位置関係で配置されることを特徴とするコンビネーション。
【請求項２】
前記選択された１つの相対的位置関係において前記少なくとも１つの対を形成する第１および第２の端子が接合されていることを特徴とする請求項１記載のコンビネーション。
【請求項３】
前記主パッケージは、更に、前記複数の第１の端子に電気的に接続された配線を備え、
前記主パッケージ内の前記複数の半導体チップのうちの１つは、不良の半導体チップであり、
前記配線は、前記不良の半導体チップには電気的に接続されていないが、他の１つ以上の半導体チップには電気的に接続されており、
前記互いに接合された第１および第２の端子の少なくとも１つの対における第１の端子は、前記不良の半導体チップに対応付けられたものであり、
前記追加半導体チップは、前記不良の半導体チップの代替となることを特徴とする請求項２記載のコンビネーション。
【請求項４】
前記追加パッケージは、更に、複数の第３の端子を備え、
前記複数の第３の端子は、前記複数の相対的位置関係のいずれにおいても、同じ組み合わせの互いに接する第１および第３の端子の複数の対が形成されるような形状と配置になっていることを特徴とする請求項１記載のコンビネーション。
【請求項５】
前記追加パッケージは、更に、前記追加半導体チップを含むと共に上面および下面を有する追加パッケージ本体と、前記複数の第３の端子に電気的に接続された複数の第４の端子とを備え、
前記少なくとも１つの第２の端子と前記複数の第３の端子は、前記追加パッケージ本体の上面と下面の一方に配置され、
前記複数の第４の端子は、前記追加パッケージ本体の上面と下面の他方に配置されていることを特徴とする請求項４記載のコンビネーション。
【請求項６】
前記主パッケージは、更に、本体と、前記複数の第１の端子に電気的に接続された配線とを備え、
前記本体は、前記複数の半導体チップを含むと共に上面と下面とを有する主要部分と、前記複数の第１の端子とを有し、
前記複数の第１の端子は、前記主要部分の上面と下面の少なくとも一方に配置されていることを特徴とする請求項１記載のコンビネーション。
【請求項７】
前記本体は、上面、下面および４つの側面を有し、前記配線は、前記本体の少なくとも１つの側面に配置された複数の導電路を含むことを特徴とする請求項６記載のコンビネーション。
【請求項８】
請求項１記載のコンビネーションを用いて前記複合型積層チップパッケージを製造する方法であって、
前記複数の相対的位置関係の中から、前記追加半導体チップが前記主パッケージ内のどの半導体チップの代替となるかに応じて選択された１つの相対的位置関係で、前記主パッケージと追加パッケージを配置し、互いに接する第１および第２の端子を接合することを特徴とする複合型積層チップパッケージの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層された複数の半導体チップを含むパッケージに関する。
【背景技術】
【０００２】
近年、携帯電話やノート型パーソナルコンピュータに代表される携帯機器では、軽量化と高性能化が求められている。それに伴い、携帯機器に用いられる電子部品の高集積化が求められている。また、デジタルカメラや映像記録装置等の画像・映像関連機器の発達に伴い、半導体メモリの大容量化、高集積化が求められている。
【０００３】
近年、高集積化された電子部品として、システム・イン・パッケージ（System in Package；以下、ＳｉＰと記す。）、特に複数の半導体チップを積層する３次元実装技術を用いたＳｉＰが注目されている。本出願において、積層された複数の半導体チップ（以下、単にチップとも記す。）を含むパッケージを、積層チップパッケージと呼ぶ。この積層チップパッケージには、高集積化が可能になるという利点に加え、配線の長さの短縮が可能になることから、回路の動作の高速化や配線の浮遊容量の低減が可能になるという利点がある。
【０００４】
積層チップパッケージを製造するための３次元実装技術の主なものには、基板上に複数のチップを積層し、各チップに形成された複数の電極と、基板に形成された外部接続端子とを、ワイヤボンディングによって接続するワイヤボンディング方式と、積層される各チップにそれぞれ複数の貫通電極を形成し、この貫通電極によってチップ間の配線を行う貫通電極方式とがある。
【０００５】
ワイヤボンディング方式では、ワイヤ同士の接触を避けるために電極の間隔を小さくすることが難しいという問題点や、ワイヤの高い抵抗値が回路の高速動作の妨げになるという問題点がある。貫通電極方式では、上記のワイヤボンディング方式における問題点は解消される。
【０００６】
また、特許文献１には、以下のような積層チップパッケージの製造方法が記載されている。この製造方法では、処理されたウェハより切り出された複数のチップを埋め込み用樹脂中に埋め込んだ後、各チップに接続される複数のリードを形成して、Neo-Wafer（ネオ・ウエハ）と呼ばれる構造物を作製する。次に、このNeo-Waferを切断して、それぞれ、１つ以上のチップとこのチップの周囲を囲む樹脂と複数のリードとを含むNeo-chip（ネオ・チップ）と呼ばれる複数の構造物を作製する。チップに接続された複数のリードの端面は、Neo-chipの側面において露出する。次に、複数種類のNeo-chipを積層して積層体を作製する。この積層体において、各層毎のチップに接続された複数のリードの端面は、積層体の同じ側面において露出している。
【０００７】
非特許文献１には、特許文献１に記載された製造方法と同様の方法で積層体を製造すると共に、この積層体の２つの側面に配線を形成することが記載されている。
【０００８】
特許文献２には、それぞれフレキシブルなポリマー基板に１以上の電子的要素と複数の導電トレースとを形成してなる複数の能動層を積層して構成された多層モジュールが記載されている。また、特許文献２には、以下のような多層モジュールの製造方法が記載されている。この製造方法では、まず、複数の多層モジュールが直交する２方向に配列されてなるモジュールアレイを複数個積層して、モジュールアレイ積層体を作製する。次に、モジュールアレイ積層体を切断して、複数の多層モジュールが積層されてなるモジュール積層体を作製する。次に、モジュール積層体に含まれる複数の多層モジュールの各々の側面に、複数の導電線を形成する。次に、モジュール積層体を個々の多層モジュールに分離する。
【０００９】
特許文献３には、基板上に複数のチップを積層して形成された積層ユニットの上に、積層ユニット中の不良チップの機能を代替する代替チップを積層し、不良チップを不活性化し代替チップを活性化する処理を行って、修復した積層モジュールを構成する技術が開示されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特許第５，９５３，５８８号明細書
【特許文献２】米国特許第７，１２７，８０７  Ｂ２号明細書
【特許文献３】特開２００４−２８１６３３号公報
【非特許文献】
【００１１】
【非特許文献１】Keith D. Gann，“Neo-Stacking Technology”，HDI Magazine，１９９９年１２月
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ところで、後に切断されることによって複数のチップとなるウェハにおいて、チップの歩留まり、すなわちウェハ内の全チップに対する良品のチップの割合は、９０〜９９％である場合が多い。ここで、積層チップパッケージは、複数のチップを含むことから、積層チップパッケージに含まれる全てのチップが良品である割合は、チップの歩留まりよりも小さくなる。積層チップパッケージに含まれるチップの数が多くなるほど、積層チップパッケージに含まれる全てのチップが良品である割合は小さくなる。
【００１３】
以下、積層チップパッケージによってフラッシュメモリ等のメモリデバイスを構成する場合について考える。一般的に、フラッシュメモリ等のメモリデバイスでは、欠陥のあるメモリセル列を冗長メモリセル列に置換する冗長技術によって、ある程度の数のメモリセルに欠陥があっても、メモリデバイスを正常に動作させることができるようになっている。積層チップパッケージによってメモリデバイスを構成する場合にも、複数のメモリセルを含むチップ中において、ある程度の数のメモリセルに欠陥があっても、冗長技術によって、欠陥のあるメモリセルを含むチップも使用しながら、メモリデバイスを正常に動作させることが可能である。しかし、例えば、複数のメモリセルとコントロール回路とを含むチップにおいてコントロール回路に配線不良が生じて、冗長技術を用いても正常に動作しない不良チップが生じた場合には、その不良チップは使用することができない。この場合、不良チップを良品のチップと交換することが考えられるが、その場合には、積層チップパッケージの製造コストが高くなる。
【００１４】
そこで、特許文献３に開示された技術を用いて、不良チップを含む積層チップパッケージの上に代替チップを積層し、不良チップを不活性化し代替チップを活性化する処理を行って、修復した積層チップパッケージを構成することが考えられる。この場合、積層チップパッケージの上面に設けられた複数の端子と、代替チップの下面に設けられた複数の端子が互いに接続される。
【００１５】
ところで、積層チップパッケージには、それに含まれる複数のチップ毎に、チップと積層チップパッケージの複数の端子との接続関係が異なるものがある。このような積層チップパッケージに上記技術を適用する場合には、以下のような問題が生じる。まず、代替チップを１種類だけ用意した場合には、積層チップパッケージに含まれる複数のチップのうちのどれが不良チップであるかに応じて、積層チップパッケージの複数の端子と代替チップの複数の端子との接続関係を変える必要が生じる。これは、積層チップパッケージに含まれる複数のチップのうちのどれが不良チップであるかに応じて、異なるインターポーザを用いたり、異なる配線を形成したりすることで可能ではあるが、コストの増大をまねく。また、積層チップパッケージに含まれる複数のチップに対応した複数種類の代替チップを用意しておき、不良チップに対応する代替チップを用いることも考えられる。しかし、この場合もコストが増大する。
【００１６】
本発明はかかる問題点に鑑みてなされたもので、その第１の目的は、積層された複数の半導体チップを含むパッケージであって、不良の半導体チップを含んでいても、不良の半導体チップを含んでいない場合と同等の機能を有するパッケージを低コストで実現できる複合型積層チップパッケージ用コンビネーションを提供することにある。
【００１７】
本発明の第２の目的は、上記コンビネーションを用いた複合型積層チップパッケージの製造方法を提供することにある。
【課題を解決するための手段】
【００１８】
本発明の主パッケージと追加パッケージのコンビネーションは、積層された主パッケージと追加パッケージを備えた複合型積層チップパッケージを構成するためのものである。主パッケージは、積層された複数の半導体チップと、互いに異なる半導体チップに対応付けられた複数の第１の端子とを備えている。追加パッケージは、主パッケージ内の複数の半導体チップのうちの１つの代替となる追加半導体チップと、追加半導体チップに電気的に接続された少なくとも１つの第２の端子とを備えている。主パッケージと追加パッケージは、複数の相対的位置関係で配置可能である。複数の第１の端子と少なくとも１つの第２の端子は、複数の相対的位置関係のいずれにおいても、互いに接する第１および第２の端子の少なくとも１つの対が形成されるような形状と配置になっている。相対的位置関係毎に、少なくとも１つの対を構成する第１および第２の端子の組み合わせは異なる。主パッケージと追加パッケージは、複数の相対的位置関係の中から、追加半導体チップが主パッケージ内のどの半導体チップの代替となるかに応じて選択された１つの相対的位置関係で配置される。
【００１９】
本発明のコンビネーションでは、選択された１つの相対的位置関係において少なくとも１つの対を形成する第１および第２の端子が接合されていてもよい。この場合、主パッケージは、更に、複数の第１の端子に電気的に接続された配線を備えていてもよい。また、主パッケージ内の複数の半導体チップのうちの１つは、不良の半導体チップであり、配線は、不良の半導体チップには電気的に接続されていないが、他の１つ以上の半導体チップには電気的に接続されていてもよい。また、互いに接合された第１および第２の端子の少なくとも１つの対における第１の端子は、不良の半導体チップに対応付けられたものであり、追加半導体チップは、不良の半導体チップの代替となってもよい。
【００２０】
また、本発明のコンビネーションにおいて、追加パッケージは、更に、複数の第３の端子を備えていてもよい。複数の第３の端子は、複数の相対的位置関係のいずれにおいても、同じ組み合わせの互いに接する第１および第３の端子の複数の対が形成されるような形状と配置になっている。この場合、追加パッケージは、更に、追加半導体チップを含むと共に上面および下面を有する追加パッケージ本体と、複数の第３の端子に電気的に接続された複数の第４の端子とを備えていてもよい。少なくとも１つの第２の端子と複数の第３の端子は、追加パッケージ本体の上面と下面の一方に配置され、複数の第４の端子は、追加パッケージ本体の上面と下面の他方に配置されていてもよい。
【００２１】
また、本発明のコンビネーションにおいて、主パッケージは、更に、本体と、複数の第１の端子に電気的に接続された配線とを備えていてもよい。本体は、複数の半導体チップを含むと共に上面と下面とを有する主要部分と、複数の第１の端子とを有していてもよい。複数の第１の端子は、主要部分の上面と下面の少なくとも一方に配置されていてもよい。また、本体は、上面、下面および４つの側面を有し、配線は、本体の少なくとも１つの側面に配置された複数の導電路を含んでいてもよい。
【００２２】
本発明の複合型積層チップパッケージの製造方法は、本発明のコンビネーションを用いて複合型積層チップパッケージを製造する方法である。この製造方法では、複数の相対的位置関係の中から、追加半導体チップが主パッケージ内のどの半導体チップの代替となるかに応じて選択された１つの相対的位置関係で、主パッケージと追加パッケージを配置し、互いに接する第１および第２の端子を接合する。
【発明の効果】
【００２３】
本発明のコンビネーションおよび複合型積層チップパッケージの製造方法では、複数の相対的位置関係のいずれにおいても、互いに接する第１および第２の端子の少なくとも１つの対が形成され、且つ、相対的位置関係毎に、少なくとも１つの対を構成する第１および第２の端子の組み合わせが異なる。主パッケージと追加パッケージは、複数の相対的位置関係の中から、追加半導体チップが主パッケージ内のどの半導体チップの代替となるかに応じて選択された１つの相対的位置関係で配置される。これにより、本発明によれば、主パッケージ内のどの半導体チップが不良であっても、主パッケージと追加パッケージの相対的位置関係を選択することにより、１種類の追加パッケージの追加半導体チップを不良の半導体チップの代替とすることができる。従って、本発明によれば、積層された複数の半導体チップを含むパッケージであって、不良の半導体チップを含んでいても、不良の半導体チップを含んでいない場合と同等の機能を有するパッケージを低コストで実現することが可能になるという効果を奏する。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施の形態における２つの主パッケージを含むモジュールの斜視図である。
【図２】本発明の第１の実施の形態における主パッケージの斜視図である。
【図３】下側から見た図２の主パッケージを示す斜視図である。
【図４】図２の主パッケージに含まれる１つの階層部分を示す平面図である。
【図５】図４に示した階層部分を示す斜視図である。
【図６】図２の主パッケージにおける複数の下面端子と下面配線を上から見た状態で示す平面図である。
【図７】本発明の第１の実施の形態における追加パッケージの斜視図である。
【図８】下側から見た図７の追加パッケージを示す斜視図である。
【図９】図７の追加パッケージの平面図である。
【図１０】図７の追加パッケージにおける複数の下面端子と下面配線を上から見た状態で示す平面図である。
【図１１】本発明の第１の実施の形態に係る複合型積層チップパッケージを含むモジュールの第１の例を示す斜視図である。
【図１２】図１１における複数の端子の接続関係を示す説明図である。
【図１３】本発明の第１の実施の形態に係る複合型積層チップパッケージを含むモジュールの第２の例を示す斜視図である。
【図１４】図１３における複数の端子の接続関係を示す説明図である。
【図１５】本発明の第１の実施の形態に係る複合型積層チップパッケージを含むモジュールの第３の例を示す斜視図である。
【図１６】図１５における複数の端子の接続関係を示す説明図である。
【図１７】本発明の第１の実施の形態に係る複合型積層チップパッケージを含むモジュールの第４の例を示す斜視図である。
【図１８】図１７における複数の端子の接続関係を示す説明図である。
【図１９】本発明の第１の実施の形態に係る複合型積層チップパッケージを含むモジュールの第５の例を示す斜視図である。
【図２０】本発明の第１の実施の形態に係る複合型積層チップパッケージを含むモジュールの第６の例を示す斜視図である。
【図２１】本発明の第１の実施の形態に係る複合型積層チップパッケージを含むモジュールの第７の例を示す斜視図である。
【図２２】本発明の第１の実施の形態におけるモジュールを用いたメモリデバイスの構成を示すブロック図である。
【図２３】図２２に示したメモリデバイスにおいて不良の半導体チップが存在する場合の対処方法を示すブロック図である。
【図２４】半導体チップに含まれるメモリセルの一例を示す断面図である。
【図２５】本発明の第１の実施の形態における主パッケージの製造方法における一工程で作製される基礎構造物前ウェハを示す平面図である。
【図２６】図２５に示した基礎構造物前ウェハの一部を拡大して示す平面図である。
【図２７】図２６における２７−２７線断面図である。
【図２８】図２６に示した工程に続く工程を示す平面図である。
【図２９】図２８における２９−２９線断面図である。
【図３０】図２９に示した工程に続く工程を示す断面図である。
【図３１】図３０に示した工程に続く工程を示す断面図である。
【図３２】図３１に示した工程に続く工程を示す断面図である。
【図３３】図３２に示した工程に続く工程を示す断面図である。
【図３４】図３３に示した工程を示す平面図である。
【図３５】図３３に示した工程に続く工程を示す断面図である。
【図３６】図３５に示した工程に続く工程を示す断面図である。
【図３７】図３６に示した工程に続く工程を示す断面図である。
【図３８】図３５に示した工程に続く工程で作製される第１の積層基礎構造物の一部を示す断面図である。
【図３９】図３６に示した工程に続く工程で作製される第２の積層基礎構造物を示す斜視図である。
【図４０】図３９に示した第２の積層基礎構造物の側面図である。
【図４１】第２の積層基礎構造物を切断して得られたブロックの一例を示す斜視図である。
【図４２】図４１に示した工程に続く工程を示す説明図である。
【図４３】本発明の第２の実施の形態におけるモジュールの斜視図である。
【図４４】本発明の第２の実施の形態における主パッケージの斜視図である。
【図４５】下側から見た図４４の主パッケージを示す斜視図である。
【図４６】図４４の主パッケージに含まれる１つの階層部分を示す平面図である。
【図４７】図４６に示した階層部分を示す斜視図である。
【図４８】図４４の主パッケージにおける複数の下面端子と下面配線を上から見た状態で示す平面図である。
【図４９】本発明の第２の実施の形態における追加パッケージの斜視図である。
【図５０】下側から見た図４９の追加パッケージを示す斜視図である。
【図５１】図４９の追加パッケージの平面図である。
【図５２】図４９の追加パッケージにおける複数の下面端子と下面配線を上から見た状態で示す平面図である。
【図５３】本発明の第２の実施の形態に係る複合型積層チップパッケージを含むモジュールの第１の例を示す斜視図である。
【図５４】図５３における複数の端子の接続関係を示す説明図である。
【図５５】本発明の第２の実施の形態に係る複合型積層チップパッケージを含むモジュールの第２の例を示す斜視図である。
【図５６】図５５における複数の端子の接続関係を示す説明図である。
【図５７】本発明の第３の実施の形態における追加パッケージの斜視図である。
【図５８】下側から見た図５７の追加パッケージを示す斜視図である。
【図５９】図５７の追加パッケージの平面図である。
【図６０】図５７の追加パッケージにおける複数の下面端子と下面配線を上から見た状態で示す平面図である。
【図６１】本発明の第３の実施の形態に係る複合型積層チップパッケージを含むモジュールの第１の例を示す斜視図である。
【図６２】図６１における複数の端子の接続関係を示す説明図である。
【図６３】本発明の第３の実施の形態に係る複合型積層チップパッケージを含むモジュールの第２の例を示す斜視図である。
【図６４】図６３における複数の端子の接続関係を示す説明図である。
【発明を実施するための形態】
【００２５】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して詳細に説明する。本発明の第１の実施の形態に係る主パッケージと追加パッケージのコンビネーションは、積層された主パッケージと追加パッケージを備えた複合型積層チップパッケージを構成するためのものである。
【００２６】
始めに、図１ないし図６を参照して、本実施の形態における主パッケージの構成について説明する。図１は、本実施の形態における２つの主パッケージを含むモジュールの斜視図である。図２は、本実施の形態における主パッケージの斜視図である。図３は、下側から見た図２の主パッケージを示す斜視図である。図４は、図２の主パッケージに含まれる１つの階層部分を示す平面図である。図５は、図４に示した階層部分を示す斜視図である。図６は、図２の主パッケージにおける複数の下面端子と下面配線を上から見た状態で示す平面図である。
【００２７】
図１に示したモジュールＭＤは、積層され電気的に接続された２つの主パッケージ１Ａ，１Ｂを備えている。主パッケージ１Ａは、主パッケージ１Ｂの上に配置されている。以下、任意の主パッケージに関しては、符号１Ｍを付して表す。
【００２８】
図２および図３に示したように、主パッケージ１Ｍは、上面２ａ、下面２ｂ、および４つの側面２ｃ，２ｄ，２ｅ，２ｆを有する本体２を備えている。側面２ｃ，２ｄは互いに反対側を向き、側面２ｅ，２ｆは互いに反対側を向いている。主パッケージ１Ｍは、更に、本体２の少なくとも１つの側面に配置された複数の導電路Ｗを含む配線３を備えている。導電路Ｗは、導電層によって形成されている。図２および図３に示した例では、複数の導電路Ｗは、側面２ｃにのみ配置されている。本体２は、積層された複数の階層部分１０を含むと共に上面２Ｍａと下面２Ｍｂを有する主要部分２Ｍを有している。複数の導電路Ｗは、複数の階層部分１０の全てを経由する。
【００２９】
本体２は、更に、主要部分２Ｍの上面２Ｍａに配置されて複数の導電路Ｗに電気的に接続された複数の上面端子４と、主要部分２Ｍの下面２Ｍｂに配置されて複数の導電路Ｗに電気的に接続された複数の下面端子５とを含んでいる。本体２は、更に、上面配線４Ｗと、下面配線５Ｗと、絶縁層８とを含んでいる。上面配線４Ｗは、主要部分２Ｍの上面２Ｍａにおいて複数の上面端子４と複数の導電路Ｗとを電気的に接続する。下面配線５Ｗは、主要部分２Ｍの下面２Ｍｂにおいて複数の下面端子５と複数の導電路Ｗとを電気的に接続する。絶縁層８は、主要部分２Ｍの下面２Ｍｂにおいて複数の下面端子５の周囲に配置されて、下面配線５Ｗを覆っている。図２および図３では、絶縁層８を破線で示している。
【００３０】
ここで、図１ないし図４に示したように、Ｘ方向、Ｙ方向、Ｚ方向を以下のように定義する。Ｘ方向は、本体２の上面２ａおよび側面２ｃ，２ｄに平行な方向である。Ｙ方向は、本体２の上面２ａおよび側面２ｅ，２ｆに平行な方向である。Ｚ方向は、本体２の上面２ａに垂直な方向である。Ｘ方向、Ｙ方向、Ｚ方向は互いに直交している。
【００３１】
本体２の上面２ａに垂直な方向（Ｚ方向）から見たときに、複数の下面端子５は、複数の上面端子４とオーバーラップする位置に配置されている。従って、２つの主パッケージ１Ｍを上下に配置した場合、上側の主パッケージ１Ｍにおける複数の下面端子５は、下側の主パッケージ１Ｍにおける複数の上面端子４に対向する。本実施の形態では、２つの主パッケージ１Ｍを積層する場合、上下に隣接する２つの主パッケージ１Ｍにおいて、上側の主パッケージ１Ｍにおける複数の下面端子５は、下側の主パッケージ１Ｍにおける複数の上面端子４に接合されて電気的に接続される。
【００３２】
端子４，５の少なくとも一方は、半田材料よりなり端子４または端子５の表面に露出する半田層を含んでいてもよい。この場合には、半田層が加熱により溶融された後、固化することによって、上側の主パッケージ１Ｍにおける複数の下面端子５が下側の主パッケージ１Ｍにおける複数の上面端子４に接合されて電気的に接続される。
【００３３】
複数の階層部分１０は、主要部分２Ｍの上面２Ｍａと下面２Ｍｂの間において積層されている。上下に隣接する２つの階層部分１０は、例えば接着剤によって接合されている。図２および図３には、一例として、主要部分２Ｍが、４つの階層部分１０を含んでいる例を示している。しかし、主要部分２Ｍに含まれる階層部分１０の数は４つに限らず、複数であればよい。以下、図２および図３に示した主パッケージ１Ｍに含まれる４つの階層部分１０を、上から順に、第１の階層部分１０Ｓ１、第２の階層部分１０Ｓ２、第３の階層部分１０Ｓ３、第４の階層部分１０Ｓ４と呼ぶ。
【００３４】
次に、図４および図５を参照して、階層部分１０について説明する。階層部分１０は、半導体チップ３０を含んでいる。半導体チップ３０は、デバイスが形成された第１の面３０ａと、その反対側の第２の面３０ｂと、互いに反対側を向いた第１の側面３０ｃおよび第２の側面３０ｄ、ならびに互いに反対側を向いた第３の側面３０ｅおよび第４の側面３０ｆを有している。側面３０ｃ，３０ｄ，３０ｅ，３０ｆは、それぞれ、本体２の側面２ｃ，２ｄ，２ｅ，２ｆに向いている。
【００３５】
階層部分１０は、更に、半導体チップ３０の４つの側面のうちの少なくとも１つの側面を覆う絶縁部３１と、複数の導電路Ｗに電気的に接続された複数の電極３２とを含んでいる。絶縁部３１は、複数の導電路Ｗが配置された本体２の少なくとも１つの側面に配置された少なくとも１つの端面３１ａを有している。図４および図５に示した例では、絶縁部３１は、半導体チップ３０の４つの側面の全てを覆い、絶縁部３１は、本体２の４つの側面に配置された４つの端面３１ａを有している。電極３２は、複数の導電路Ｗが配置された本体２の少なくとも１つの側面に配置された端面３２ｃを有し、この端面３２ｃに導電路Ｗが電気的に接続されている。
【００３６】
１つの主パッケージ１Ｍにおける複数の階層部分１０のうちの少なくとも１つにおいて、半導体チップ３０は、複数の電極３２のうちの２つ以上の電極３２を介して、複数の導電路Ｗのうちの２つ以上の導電路Ｗに電気的に接続されている。
【００３７】
以下、本実施の形態における複数の端子４，５、複数の導電路Ｗおよび複数の電極３２について詳しく説明する。本実施の形態では、複数の下面端子５が、それぞれ対応する上面端子４に導電路Ｗを介して電気的に接続されることによって、互いに電気的に接続された上面端子４と下面端子５の複数の対が形成されている。複数の対は、複数の非オーバーラップ端子対を含み、非オーバーラップ端子対の各々は、互いに電気的に接続され且つ本体２の上面２ａに垂直な方向（Ｚ方向）から見たときに互いにオーバーラップしない位置にあるいずれか１つの上面端子４といずれか１つの下面端子５からなる。複数の対は、更に、複数のオーバーラップ端子対を含み、オーバーラップ端子対の各々は、互いに電気的に接続され且つ本体２の上面２ａに垂直な方向（Ｚ方向）から見たときに互いにオーバーラップする位置にあるいずれか１つの上面端子４といずれか１つの下面端子５からなる。
【００３８】
図２および図３に示した例では、複数の上面端子４は、第１の種類の端子４Ａ１，４Ａ２，４Ａ３，４Ａ４と、第２の種類の端子４Ｂ１，４Ｂ２，４Ｂ３，４Ｂ４，４Ｂ５，４Ｂ６と、第３の種類の端子４Ｃ１，４Ｃ２，４Ｃ３，４Ｃ４，４Ｃ５，４Ｃ６とを含んでいる。同様に複数の下面端子５は、第１の種類の端子５Ａ１，５Ａ２，５Ａ３，５Ａ４と、第２の種類の端子５Ｂ１，５Ｂ２，５Ｂ３，５Ｂ４，５Ｂ５，５Ｂ６と、第３の種類の端子５Ｃ１，５Ｃ２，５Ｃ３，５Ｃ４，５Ｃ５，５Ｃ６とを含んでいる。端子５Ａ１〜５Ａ４，５Ｂ１〜５Ｂ６，５Ｃ１〜５Ｃ６は、それぞれ、端子４Ａ１〜４Ａ４，４Ｂ１〜４Ｂ６，４Ｃ１〜４Ｃ６と対を形成している。
【００３９】
端子の対（４Ａ１，５Ａ１）、（４Ａ２，５Ａ２）、（４Ａ３，５Ａ３）、（４Ａ４，５Ａ４）の各々における上面端子４と下面端子５は、互いに電気的に接続され且つ本体２の上面２ａに垂直な方向（Ｚ方向）から見たときに互いにオーバーラップする位置にある。従って、これらの対は、オーバーラップ端子対である。
【００４０】
端子の対（４Ｂ１，５Ｂ１）、（４Ｂ２，５Ｂ２）、（４Ｂ３，５Ｂ３）、（４Ｂ４，５Ｂ４）、（４Ｂ５，５Ｂ５）、（４Ｂ６，５Ｂ６）、（４Ｃ１，５Ｃ１）、（４Ｃ２，５Ｃ２）、（４Ｃ３，５Ｃ３）、（４Ｃ４，５Ｃ４）、（４Ｃ５，５Ｃ５）、（４Ｃ６，５Ｃ６）の各々における上面端子４と下面端子５は、互いに電気的に接続され且つ本体２の上面２ａに垂直な方向（Ｚ方向）から見たときに互いにオーバーラップしない位置にある。従って、これらの対は、非オーバーラップ端子対である。
【００４１】
本体２の上面２ａに垂直な方向（Ｚ方向）から見たときに、端子５Ｂ１，５Ｂ２，５Ｂ３，５Ｂ４，５Ｂ５，５Ｂ６，５Ｃ１，５Ｃ２，５Ｃ３，５Ｃ４，５Ｃ５，５Ｃ６は、それぞれ、端子４Ｃ１，４Ｃ２，４Ｃ３，４Ｃ４，４Ｃ５，４Ｃ６，４Ｂ１，４Ｂ２，４Ｂ３，４Ｂ４，４Ｂ５，４Ｂ６とオーバーラップする位置にある。
【００４２】
複数の導電路Ｗは、第１の種類の導電路ＷＡ１，ＷＡ２，ＷＡ３，ＷＡ４と、第２の種類の導電路ＷＢ１，ＷＢ２，ＷＢ３，ＷＢ４，ＷＢ５，ＷＢ６と、第３の種類の導電路ＷＣ１，ＷＣ２，ＷＣ３，ＷＣ４，ＷＣ５，ＷＣ６とを含んでいる。第１の種類の導電路ＷＡ１，ＷＡ２，ＷＡ３，ＷＡ４は、それぞれ、オーバーラップ端子対（４Ａ１，５Ａ１）、（４Ａ２，５Ａ２）、（４Ａ３，５Ａ３）、（４Ａ４，５Ａ４）の各々における上面端子４と下面端子５を電気的に接続している。第１の種類の複数の導電路ＷＡ１〜ＷＡ４は、主要部分２Ｍ内の全ての階層部分１０に共通する用途を有するものである。
【００４３】
第２の種類の導電路ＷＢ１，ＷＢ２，ＷＢ３，ＷＢ４，ＷＢ５，ＷＢ６は、それぞれ、非オーバーラップ端子対（４Ｂ１，５Ｂ１）、（４Ｂ２，５Ｂ２）、（４Ｂ３，５Ｂ３）、（４Ｂ４，５Ｂ４）、（４Ｂ５，５Ｂ５）、（４Ｂ６，５Ｂ６）の各々における上面端子４と下面端子５を電気的に接続している。第２の種類の導電路ＷＢ１〜ＷＢ６は、主要部分２Ｍ内の複数の階層部分１０における複数の半導体チップ３０のいずれにも電気的に接続されていない。この第２の種類の導電路ＷＢ１〜ＷＢ６を、バイパス導電路とも呼ぶ。
【００４４】
第３の種類の導電路ＷＣ１，ＷＣ２，ＷＣ３，ＷＣ４，ＷＣ５，ＷＣ６は、それぞれ、非オーバーラップ端子対（４Ｃ１，５Ｃ１）、（４Ｃ２，５Ｃ２）、（４Ｃ３，５Ｃ３）、（４Ｃ４，５Ｃ４）、（４Ｃ５，５Ｃ５）、（４Ｃ６，５Ｃ６）の各々における上面端子４と下面端子５を電気的に接続している。第３の種類の導電路ＷＣ１〜ＷＣ６は、主要部分２Ｍ内の複数の階層部分１０のうちの少なくとも１つにおける半導体チップ３０との電気的接続に用いられる。
【００４５】
図２に示したように、主要部分２Ｍの上面２Ｍａにおいて、端子４Ａ１〜４Ａ４，４Ｂ１〜４Ｂ６，４Ｃ１〜４Ｃ６は、それぞれ、それらに最も近い位置にある導電路ＷＡ１〜ＷＡ４，ＷＢ１〜ＷＢ６，ＷＣ１〜ＷＣ６に電気的に接続されている。また、図３に示したように、主要部分２Ｍの下面２Ｍｂにおいて、端子５Ａ１〜５Ａ４は、それぞれ、それらに最も近い位置にある導電路ＷＡ１〜ＷＡ４に電気的に接続されている。しかし、端子５Ｂ１〜５Ｂ６，５Ｃ１〜５Ｃ６は、それぞれ、それらに最も近い位置にある導電路に隣接する導電路ＷＢ１〜ＷＢ６，ＷＣ１〜ＷＣ６に電気的に接続されている。
【００４６】
図４および図５に示したように、複数の電極３２は、以下の第１ないし第４の種類の電極を含んでいる。第１の種類の電極３２Ａ１，３２Ａ２，３２Ａ３，３２Ａ４は、それぞれ、本体２の上面２ａに垂直な方向（Ｚ方向）から見たときに端子４Ａ１，４Ａ２，４Ａ３，４Ａ４に対応する位置にある。また、第１の種類の電極３２Ａ１，３２Ａ２，３２Ａ３，３２Ａ４は、第１の種類の導電路ＷＡ１，ＷＡ２，ＷＡ３，ＷＡ４に電気的に接続されている。主要部分２Ｍ内の複数の階層部分１０のうちの少なくとも１つにおいて、第１の種類の電極３２Ａ１〜３２Ａ４は、半導体チップ３０に接触してこれに電気的に接続されている。図４において、電極３２Ａ１〜３２Ａ４中の破線の四角は、電極３２Ａ１〜３２Ａ４のうち半導体チップ３０に接触している部分を表している。
【００４７】
第２の種類の電極３２Ｂ１，３２Ｂ２，３２Ｂ３，３２Ｂ４，３２Ｂ５，３２Ｂ６は、それぞれ、本体２の上面２ａに垂直な方向（Ｚ方向）から見たときに端子４Ｂ１，４Ｂ２，４Ｂ３，４Ｂ４，４Ｂ５，４Ｂ６に対応する位置にある。また、第２の種類の電極３２Ｂ１，３２Ｂ２，３２Ｂ３，３２Ｂ４，３２Ｂ５，３２Ｂ６は、それぞれ、第２の種類の導電路ＷＢ１，ＷＢ２，ＷＢ３，ＷＢ４，ＷＢ５，ＷＢ６に電気的に接続されている。
【００４８】
第３の種類の電極３２Ｃ１，３２Ｃ２，３２Ｃ３，３２Ｃ４，３２Ｃ５，３２Ｃ６は、それぞれ、本体２の上面２ａに垂直な方向（Ｚ方向）から見たときに端子４Ｃ１，４Ｃ２，４Ｃ３，４Ｃ４，４Ｃ５，４Ｃ６に対応する位置にある。また、第３の種類の電極３２Ｃ１，３２Ｃ２，３２Ｃ３，３２Ｃ４，３２Ｃ５，３２Ｃ６は、それぞれ、第３の種類の導電路ＷＣ１，ＷＣ２，ＷＣ３，ＷＣ４，ＷＣ５，ＷＣ６に電気的に接続されている。第２の種類の電極３２Ｂ１〜３２Ｂ６と第３の種類の電極３２Ｃ１〜３２Ｃ６は、半導体チップ３０に接触しない。
【００４９】
第４の種類の電極３２Ｄ１，３２Ｄ２は、階層部分１０毎に異なる信号が対応付けられる電極である。第４の種類の電極３２Ｄ１は、分岐した２つの枝部を有している。２つの枝部は、本体２の側面２ｃに配置された２つの端面を有している。この２つの端面は、それぞれ、２つの電極３２Ｃ１，３２Ｃ２の端面の近傍に配置されている。第４の種類の電極３２Ｄ２は、分岐した４つの枝部を有している。４つの枝部は、本体２の側面２ｃに配置された４つの端面を有している。この４つの端面は、それぞれ、４つの電極３２Ｃ３，３２Ｃ４，３２Ｃ５，３２Ｃ６の端面の近傍に配置されている。また、主要部分２Ｍ内の複数の階層部分１０のうちの少なくとも１つにおいて、第４の種類の電極３２Ｄ１，３２Ｄ２は、半導体チップ３０に接触してこれに電気的に接続されている。図４において、電極３２Ｄ１，３２Ｄ２中の破線の四角は、電極３２Ｄ１，３２Ｄ２のうち半導体チップ３０に接触している部分を表している。
【００５０】
階層部分１０Ｓ１，１０Ｓ２では、導電路ＷＣ１が部分的に幅広に形成されることによって、導電路ＷＣ１は電極３２Ｄ１の１つの枝部の端面に接している。これにより、階層部分１０Ｓ１，１０Ｓ２の電極３２Ｄ１は、導電路ＷＣ１に電気的に接続されている。また、階層部分１０Ｓ１では、導電路ＷＣ３が部分的に幅広に形成されることによって、導電路ＷＣ３は電極３２Ｄ２の１つの枝部の端面に接している。これにより、階層部分１０Ｓ１の電極３２Ｄ２は、導電路ＷＣ３に電気的に接続されている。また、階層部分１０Ｓ２では、導電路ＷＣ４が部分的に幅広に形成されることによって、導電路ＷＣ４は電極３２Ｄ２の１つの枝部の端面に接している。これにより、階層部分１０Ｓ２の電極３２Ｄ２は、導電路ＷＣ４に電気的に接続されている。
【００５１】
階層部分１０Ｓ３，１０Ｓ４では、導電路ＷＣ２が部分的に幅広に形成されることによって、導電路ＷＣ２は電極３２Ｄ１の１つの枝部の端面に接している。これにより、階層部分１０Ｓ３，１０Ｓ４の電極３２Ｄ１は、導電路ＷＣ２に電気的に接続されている。また、階層部分１０Ｓ３では、導電路ＷＣ５が部分的に幅広に形成されることによって、導電路ＷＣ５は電極３２Ｄ２の１つの枝部の端面に接している。これにより、階層部分１０Ｓ３の電極３２Ｄ２は、導電路ＷＣ５に電気的に接続されている。また、階層部分１０Ｓ４では、導電路ＷＣ６が部分的に幅広に形成されることによって、導電路ＷＣ６は電極３２Ｄ２の１つの枝部の端面に接している。これにより、階層部分１０Ｓ４の電極３２Ｄ２は、導電路ＷＣ６に電気的に接続されている。
【００５２】
主要部分２Ｍにおいて最も上に位置する階層部分１０以外の階層部分１０では、絶縁部３１は、半導体チップ３０の第１の面３０ａおよび複数の電極３２も覆っている。主要部分２Ｍにおいて最も上に位置する階層部分１０では、絶縁部３１は、電極３２Ｄ１，３２Ｄ２以外の複数の電極３２の一部を覆わずに、半導体チップ３０の第１の面３０ａと電極３２の他の部分を覆っている。絶縁部３１によって覆われていない電極３２の一部は、導体パッドを形成している。この導体パッドの上には導体層が形成されている。これら導体パッドおよび導体層は、上面端子４を構成している。このように、本実施の形態では、複数の上面端子４は、主要部分２Ｍにおいて最も上に位置する階層部分１０における電極３２Ｄ１，３２Ｄ２以外の複数の電極３２を用いて構成されている。主要部分２Ｍにおいて最も上に位置する階層部分１０の複数の電極３２における絶縁部３１に覆われた部分は、上面配線４Ｗとなる。図１ないし図３では、最も上に位置する階層部分１０における絶縁部３１の一部を破線で表している。
【００５３】
主パッケージ１Ｍ内の複数の階層部分１０は、少なくとも１つの第１の種類の階層部分を含んでいる。主パッケージ１Ｍ内の複数の階層部分１０は、更に、少なくとも１つの第２の種類の階層部分を含んでいてもよい。第１の種類の階層部分における半導体チップ３０は正常に動作するものであり、第２の種類の階層部分における半導体チップ３０は正常に動作しないものである。以下、正常に動作する半導体チップ３０を良品の半導体チップ３０と言い、正常に動作しない半導体チップ３０を不良の半導体チップ３０と言う。以下、第１の種類の階層部分と第２の種類の階層部分とを区別する場合には、第１の種類の階層部分については符号１０Ａで表し、第２の種類の階層部分については符号１０Ｂで表す。
【００５４】
第１の種類の階層部分１０Ａでは、半導体チップ３０は、複数の導電路Ｗのうちの２つ以上の導電路Ｗに電気的に接続されている。具体的には、第１の種類の階層部分１０Ａでは、電極３２Ａ１〜３２Ａ４，３２Ｄ１，３２Ｄ２は、半導体チップ３０に接触してこれに電気的に接続されている。これにより、第１の種類の階層部分１０Ａでは、半導体チップ３０は、導電路ＷＡ１〜ＷＡ４と、導電路ＷＣ１，ＷＣ２の一方と、導電路ＷＣ３〜ＷＣ６のいずれかに電気的に接続されている。第２の種類の階層部分１０Ｂでは、電極３２Ａ１〜３２Ａ４，３２Ｄ１，３２Ｄ２は、半導体チップ３０に接触していない。従って、第２の種類の階層部分１０Ｂでは、半導体チップ３０は、いずれの導電路Ｗにも電気的に接続されていない。
【００５５】
主パッケージ１Ｍが少なくとも１つの第２の種類の階層部分１０Ｂを含んでいる場合には、主パッケージ１Ｍに後で説明する少なくとも１つの追加パッケージを加えて、複合型積層チップパッケージ１を構成する。
【００５６】
半導体チップ３０は、フラッシュメモリ、ＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ、ＰＲＯＭ、ＦｅＲＡＭ等のメモリを構成するメモリチップであってもよい。この場合、半導体チップ３０は、複数のメモリセルを含んでいる。この場合には、複数の半導体チップ３０を含むモジュールＭＤによって、大容量のメモリデバイスを実現することができる。また、モジュールＭＤに含まれる半導体チップ３０の数を変えることにより、６４ＧＢ（ギガバイト）、１２８ＧＢ、２５６ＧＢ等の種々の容量のメモリデバイスを容易に実現することができる。
【００５７】
半導体チップ３０が複数のメモリセルを含んでいる場合、半導体チップ３０が１つ以上の欠陥のあるメモリセルを含んでいても、冗長技術によって正常に動作させることができる場合には、その半導体チップ３０は、良品の半導体チップである。
【００５８】
半導体チップ３０は、メモリチップに限らず、ＣＰＵ、センサ、センサの駆動回路等の他のデバイスを実現するものであってもよい。
【００５９】
主パッケージ１Ｍは、それぞれ導電路Ｗによって互いに電気的に接続された上面端子４と下面端子５の複数の対を含んでいる。この複数の対は、複数の非オーバーラップ端子対を含んでいる。これにより、本実施の形態によれば、同じ構成の複数の主パッケージ１Ｍを積層し互いに電気的に接続した場合に、複数の主パッケージ１Ｍの同じ階層にある半導体チップ３０に対応付けられる複数の信号のうちのいくつかを、主パッケージ１Ｍ毎に容易に変えることができる。これにより、本実施の形態によれば、同じ構成の複数の主パッケージ１Ｍを積層しながら、主パッケージ１Ｍ毎にその機能を変えることができる。
【００６０】
以下、図１に示したモジュールＭＤを用いてメモリデバイスを実現する場合を例にとって、主パッケージ１ＭおよびモジュールＭＤについて更に詳しく説明する。図２２は、モジュールＭＤを用いたメモリデバイスの構成を示すブロック図である。このメモリデバイスは、８つのメモリチップＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４，ＭＣ５，ＭＣ６，ＭＣ７，ＭＣ８と、これらのメモリチップを制御するコントローラ９０とを備えている。
【００６１】
メモリチップＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４，ＭＣ５，ＭＣ６，ＭＣ７，ＭＣ８は、それぞれ、図１に示した主パッケージ１Ａにおける階層部分１０Ｓ１，１０Ｓ２，１０Ｓ３，１０Ｓ４ならびに主パッケージ１Ｂにおける階層部分１０Ｓ１，１０Ｓ２，１０Ｓ３，１０Ｓ４内の半導体チップ３０である。各メモリチップは、複数のメモリセルと、アドレスデコーダ等の周辺回路とを含んでいる。コントローラ９０は、モジュールＭＤとは別に設けられ、主パッケージ１Ａの複数の上面端子４または主パッケージ１Ｂの複数の下面端子５に電気的に接続される。
【００６２】
メモリデバイスは、更に、コントローラ９０と８つのメモリチップを電気的に接続するデータバス９１と、コントローラ９０と８つのメモリチップを電気的に接続する１つ以上の共通線９２とを備えている。８つのメモリチップは、それぞれ、データバス９１が電気的に接続される複数の電極パッドと、１つ以上の共通線９２が電気的に接続される１つ以上の電極パッドとを有している。データバス９１は、アドレス、コマンド、データ等を伝達する。１つ以上の共通線９２には、電源線や、データバス９１が伝達する信号以外の信号であって８つのメモリチップで共通に利用される信号を伝達する信号線がある。
【００６３】
８つのメモリチップは、それぞれ、更に、チップイネーブル信号が入力される電極パッドＣＥと、レディー／ビジー信号を出力する電極パッドＲ／Ｂを有している。チップイネーブル信号は、メモリチップの選択と非選択を制御する信号である。レディー／ビジー信号は、メモリチップの動作状態を示す信号である。
【００６４】
図２２に示したメモリデバイスは、更に、信号線９３Ｃ１，９３Ｃ２，９３Ｃ３，９３Ｃ４を備えている。信号線９３Ｃ１は、コントローラ９０とメモリチップＭＣ１，ＭＣ２の電極パッドＣＥとを電気的に接続し、チップイネーブル信号ＣＥ１を伝達する。信号線９３Ｃ２は、コントローラ９０とメモリチップＭＣ３，ＭＣ４の電極パッドＣＥとを電気的に接続し、チップイネーブル信号ＣＥ２を伝達する。信号線９３Ｃ３は、コントローラ９０とメモリチップＭＣ５，ＭＣ６の電極パッドＣＥとを電気的に接続し、チップイネーブル信号ＣＥ３を伝達する。信号線９３Ｃ４は、コントローラ９０とメモリチップＭＣ７，ＭＣ８の電極パッドＣＥとを電気的に接続し、チップイネーブル信号ＣＥ４を伝達する。このように、図２２に示した例では、信号線９３Ｃ１をメモリチップＭＣ１，ＭＣ２で共用し、信号線９３Ｃ２をメモリチップＭＣ３，ＭＣ４で共用し、信号線９３Ｃ３をメモリチップＭＣ５，ＭＣ６で共用し、信号線９３Ｃ４をメモリチップＭＣ７，ＭＣ８で共用している。しかし、信号線９３Ｃ１，９３Ｃ２，９３Ｃ３，９３Ｃ４の代わりに、メモリチップ毎に異なるチップイネーブル信号を伝達する８つの信号線を設けてもよい。
【００６５】
図２２に示したメモリデバイスは、更に、信号線９３Ｒ１，９３Ｒ２，９３Ｒ３，９３Ｒ４，９３Ｒ５，９３Ｒ６，９３Ｒ７，９３Ｒ８を備えている。信号線９３Ｒ１〜９３Ｒ８の各一端はコントローラ９０に電気的に接続されている。信号線９３Ｒ１〜９３Ｒ８の他端は、それぞれ、メモリチップＭＣ１〜ＭＣ８の電極パッドＲ／Ｂに電気的に接続されている。信号線９３Ｒ１〜９３Ｒ８は、それぞれ、レディー／ビジー信号Ｒ／Ｂ１〜Ｒ／Ｂ８を伝達する。
【００６６】
以下、図２に示した主パッケージ１Ｍを図１における上側の主パッケージ１Ａとみなし、図３に示した主パッケージ１Ｍを図１における下側の主パッケージ１Ｂとみなして、主パッケージ１Ａ，１Ｂにおける複数の導電路Ｗと、図２２に示した複数の信号線との関係について説明する。
【００６７】
主パッケージ１Ａの端子４Ａ１〜４Ａ４は、主パッケージ１Ａの導電路ＷＡ１〜ＷＡ４を介して、主パッケージ１Ａの端子５Ａ１〜５Ａ４に電気的に接続されている。主パッケージ１Ａの端子５Ａ１〜５Ａ４は、主パッケージ１Ｂの端子４Ａ１〜４Ａ４に電気的に接続されている。主パッケージ１Ｂの端子４Ａ１〜４Ａ４は、主パッケージ１Ｂの導電路ＷＡ１〜ＷＡ４を介して、主パッケージ１Ｂの端子５Ａ１〜５Ａ４に電気的に接続されている。このようして形成された主パッケージ１Ａの端子４Ａ１〜４Ａ４から主パッケージ１Ｂの端子５Ａ１〜５Ａ４に至る複数の電気的経路は、データバス９１と１つ以上の共通線９２の一部を構成する。
【００６８】
主パッケージ１Ａの端子４Ｃ１は、主パッケージ１Ａの導電路ＷＣ１を介して、主パッケージ１Ａの端子５Ｃ１に電気的に接続されている。主パッケージ１Ａの端子５Ｃ１は、主パッケージ１Ｂの端子４Ｂ１に電気的に接続されている。主パッケージ１Ｂの端子４Ｂ１は、主パッケージ１Ｂの導電路ＷＢ１を介して、主パッケージ１Ｂの端子５Ｂ１に電気的に接続されている。このようにして、主パッケージ１Ａの端子４Ｃ１、主パッケージ１Ａの導電路ＷＣ１、主パッケージ１Ａの端子５Ｃ１、主パッケージ１Ｂの端子４Ｂ１、主パッケージ１Ｂの導電路ＷＢ１および主パッケージ１Ｂの端子５Ｂ１を経由する電気的経路が形成される。この電気的経路は、図２２に示した信号線９３Ｃ１の一部を構成する。この電気的経路には、主パッケージ１Ａの端子４Ｃ１または主パッケージ１Ｂの端子５Ｂ１を介して、チップイネーブル信号ＣＥ１が与えられる。上記電気的経路は、主パッケージ１Ａ，１Ｂ内の全ての階層部分１０内の半導体チップ３０のうち、主パッケージ１Ａの階層部分１０Ｓ１，１０Ｓ２内の半導体チップ３０すなわちメモリチップＭＣ１，ＭＣ２にのみ電気的に接続されている。なぜならば、この電気的経路は、主パッケージ１Ａでは階層部分１０Ｓ１，１０Ｓ２内の半導体チップ３０に電気的に接続された導電路ＷＣ１を経由するが、主パッケージ１Ｂではバイパス導電路ＷＢ１を経由するからである。このようにして、メモリチップＭＣ１〜ＭＣ８のうちのメモリチップＭＣ１，ＭＣ２にのみチップイネーブル信号ＣＥ１を与えることのできる電気的経路が形成される。
【００６９】
同様にして、主パッケージ１Ａの端子４Ｃ２、主パッケージ１Ａの導電路ＷＣ２、主パッケージ１Ａの端子５Ｃ２、主パッケージ１Ｂの端子４Ｂ２、主パッケージ１Ｂの導電路ＷＢ２および主パッケージ１Ｂの端子５Ｂ２を経由する電気的経路が形成される。この電気的経路は、図２２に示した信号線９３Ｃ２の一部を構成する。この電気的経路には、主パッケージ１Ａの端子４Ｃ２または主パッケージ１Ｂの端子５Ｂ２を介して、チップイネーブル信号ＣＥ２が与えられる。上記電気的経路は、主パッケージ１Ａ，１Ｂ内の全ての階層部分１０内の半導体チップ３０のうち、主パッケージ１Ａの階層部分１０Ｓ３，１０Ｓ４内の半導体チップ３０すなわちメモリチップＭＣ３，ＭＣ４にのみ電気的に接続されている。このようにして、メモリチップＭＣ１〜ＭＣ８のうちのメモリチップＭＣ３，ＭＣ４にのみチップイネーブル信号ＣＥ２を与えることのできる電気的経路が形成される。
【００７０】
また、主パッケージ１Ａの端子４Ｂ１、主パッケージ１Ａの導電路ＷＢ１、主パッケージ１Ａの端子５Ｂ１、主パッケージ１Ｂの端子４Ｃ１、主パッケージ１Ｂの導電路ＷＣ１および主パッケージ１Ｂの端子５Ｃ１を経由する電気的経路が形成される。この電気的経路は、図２２に示した信号線９３Ｃ３の一部を構成する。この電気的経路には、主パッケージ１Ａの端子４Ｂ１または主パッケージ１Ｂの端子５Ｃ１を介して、チップイネーブル信号ＣＥ３が与えられる。上記電気的経路は、主パッケージ１Ａ，１Ｂ内の全ての階層部分１０内の半導体チップ３０のうち、主パッケージ１Ｂの階層部分１０Ｓ１，１０Ｓ２内の半導体チップ３０すなわちメモリチップＭＣ５，ＭＣ６にのみ電気的に接続されている。このようにして、メモリチップＭＣ１〜ＭＣ８のうちのメモリチップＭＣ５，ＭＣ６にのみチップイネーブル信号ＣＥ３を与えることのできる電気的経路が形成される。
【００７１】
同様にして、主パッケージ１Ａの端子４Ｂ２、主パッケージ１Ａの導電路ＷＢ２、主パッケージ１Ａの端子５Ｂ２、主パッケージ１Ｂの端子４Ｃ２、主パッケージ１Ｂの導電路ＷＣ２および主パッケージ１Ｂの端子５Ｃ２を経由する電気的経路が形成される。この電気的経路は、図２２に示した信号線９３Ｃ４の一部を構成する。この電気的経路には、主パッケージ１Ａの端子４Ｂ２または主パッケージ１Ｂの端子５Ｃ２を介して、チップイネーブル信号ＣＥ４が与えられる。上記電気的経路は、主パッケージ１Ａ，１Ｂ内の全ての階層部分１０内の半導体チップ３０のうち、主パッケージ１Ｂの階層部分１０Ｓ３，１０Ｓ４内の半導体チップ３０すなわちメモリチップＭＣ７，ＭＣ８にのみ電気的に接続されている。このようにして、メモリチップＭＣ１〜ＭＣ８のうちのメモリチップＭＣ７，ＭＣ８にのみチップイネーブル信号ＣＥ４を与えることのできる電気的経路が形成される。
【００７２】
また、主パッケージ１Ａの端子４Ｃ３、主パッケージ１Ａの導電路ＷＣ３、主パッケージ１Ａの端子５Ｃ３、主パッケージ１Ｂの端子４Ｂ３、主パッケージ１Ｂの導電路ＷＢ３および主パッケージ１Ｂの端子５Ｂ３を経由する電気的経路が形成される。この電気的経路は、図２２に示した信号線９３Ｒ１の一部を構成する。上記電気的経路は、主パッケージ１Ａ，１Ｂ内の全ての階層部分１０内の半導体チップ３０のうち、主パッケージ１Ａの階層部分１０Ｓ１内の半導体チップ３０すなわちメモリチップＭＣ１にのみ電気的に接続されている。このようにして、メモリチップＭＣ１〜ＭＣ８のうちのメモリチップＭＣ１のみのレディー／ビジー信号を伝達して、主パッケージ１Ａの端子４Ｃ３または主パッケージ１Ｂの端子５Ｂ３より出力することのできる電気的経路が形成される。
【００７３】
以下、同様にして、メモリチップＭＣ２〜ＭＣ４のうちの１つにのみ電気的に接続され、そのメモリチップのみのレディー／ビジー信号を伝達し、出力することのできる３つの電気的経路も形成される。
【００７４】
また、主パッケージ１Ａの端子４Ｂ３、主パッケージ１Ａの導電路ＷＢ３、主パッケージ１Ａの端子５Ｂ３、主パッケージ１Ｂの端子４Ｃ３、主パッケージ１Ｂの導電路ＷＣ３および主パッケージ１Ｂの端子５Ｃ３を経由する電気的経路が形成される。この電気的経路は、図２２に示した信号線９３Ｒ５の一部を構成する。上記電気的経路は、主パッケージ１Ａ，１Ｂ内の全ての階層部分１０内の半導体チップ３０のうち、主パッケージ１Ｂの階層部分１０Ｓ１内の半導体チップ３０すなわちメモリチップＭＣ５にのみ電気的に接続されている。このようにして、メモリチップＭＣ１〜ＭＣ８のうちのメモリチップＭＣ５のみのレディー／ビジー信号を伝達して、主パッケージ１Ａの端子４Ｂ３または主パッケージ１Ｂの端子５Ｃ３より出力することのできる電気的経路が形成される。
【００７５】
以下、同様にして、メモリチップＭＣ６〜ＭＣ８のうちの１つにのみ電気的に接続され、そのメモリチップのみのレディー／ビジー信号を伝達し、出力することのできる３つの電気的経路も形成される。
【００７６】
以上説明した例によれば、同じ構成の主パッケージ１Ａ，１Ｂの同じ階層にある半導体チップ３０（メモリチップ）に対応付けられるチップイネーブル信号またはレディー／ビジー信号を、主パッケージ１Ａ，１Ｂ毎に容易に変えることができる。
【００７７】
本実施の形態における主パッケージ１Ｍは、積層された複数の半導体チップ３０を備えている。主パッケージ１Ｍの複数の上面端子４のうち、第３の種類の端子４Ｃ１，４Ｃ２，４Ｃ３，４Ｃ４，４Ｃ５，４Ｃ６は、互いに異なる半導体チップ３０に対応付けられている。端子４Ｃ１は、階層部分１０Ｓ１，１０Ｓ２内の半導体チップ３０に対応付けられている。端子４Ｃ２は、階層部分１０Ｓ３，１０Ｓ４内の半導体チップ３０に対応付けられている。端子４Ｃ３は、階層部分１０Ｓ１内の半導体チップ３０に対応付けられている。端子４Ｃ４は、階層部分１０Ｓ２内の半導体チップ３０に対応付けられている。端子４Ｃ５は、階層部分１０Ｓ３内の半導体チップ３０に対応付けられている。端子４Ｃ６は、階層部分１０Ｓ４内の半導体チップ３０に対応付けられている。以下、端子４Ｃ１〜４Ｃ６を、第１の端子とも呼ぶ。
【００７８】
次に、主パッケージ１Ｍが少なくとも１つの第２の種類の階層部分１０Ｂを含んでいる場合の本実施の形態における対処方法について説明する。第２の種類の階層部分１０Ｂでは、複数の電極３２は不良の半導体チップ３０に電気的に接続されていない。そのため、この不良の半導体チップ３０は、複数の導電路Ｗに電気的に接続されず、その結果、使用不能にされる。この場合、本実施の形態では、主パッケージ１Ｍに追加パッケージを加えて、複合型積層チップパッケージ１を構成する。
【００７９】
以下、図７ないし図１０を参照して、追加パッケージについて説明する。図７は、追加パッケージの斜視図である。図８は、下側から見た図７の追加パッケージを示す斜視図である。図９は、図７の追加パッケージの平面図である。図１０は、図７の追加パッケージにおける複数の下面端子と下面配線を上から見た状態で示す平面図である。
【００８０】
図７に示したように、追加パッケージ５１は、上面５２ａ、下面５２ｂおよび４つの側面５２ｃ，５２ｄ，５２ｅ，５２ｆを有する追加パッケージ本体５２を備えている。追加パッケージ本体５２は、１つの追加半導体チップ８０と、複数の電極８２と、下面配線５５Ｗと、絶縁部５８とを含んでいる。追加半導体チップ８０の構成は、良品の半導体チップ３０と同じである。追加半導体チップ８０は、デバイスが形成された第１の面８０ａと、その反対側の第２の面８０ｂと、互いに反対側を向いた第１の側面８０ｃおよび第２の側面８０ｄ、ならびに互いに反対側を向いた第３の側面８０ｅおよび第４の側面８０ｆを有している。複数の電極８２は、追加半導体チップ８０の第１の面８０ａ側に配置されている。下面配線５５Ｗは、追加半導体チップ８０の第２の面８０ｂ側に配置されている。絶縁部５８は、追加半導体チップ８０の外面を覆っている。図７および図８では、絶縁部５８の一部を破線で表している。
【００８１】
追加パッケージ５１は、更に、追加パッケージ本体５２の少なくとも１つの側面に配置された複数の導電路ＡＷを備えている。図７および図８に示した例では、複数の導電路ＡＷは、側面５２ｃにのみ配置されている。複数の電極８２と下面配線５５Ｗは、複数の導電路ＡＷに電気的に接続されている。
【００８２】
追加パッケージ５１は、更に、追加パッケージ本体５２の上面５２ａに配置された複数の上面端子５４と、追加パッケージ本体５２の下面５２ｂに配置された複数の下面端子５５とを備えている。
【００８３】
複数の上面端子５４は、端子５４Ａ１〜５４Ａ４，５４Ｂ１〜５４Ｂ６，５４Ｃ１〜５４Ｃ６を含んでいる。端子５４Ａ１〜５４Ａ４，５４Ｂ１〜５４Ｂ６，５４Ｃ１〜５４Ｃ６の形状および配置は、図２に示した端子４Ａ１〜４Ａ４，４Ｂ１〜４Ｂ６，４Ｃ１〜４Ｃ６と同じである。
【００８４】
複数の導電路ＡＷは、それぞれ導電路ＷＡ１〜ＷＡ４，ＷＢ１〜ＷＢ６，ＷＣ１〜ＷＣ６に対応する導電路ＡＷＡ１〜ＡＷＡ４，ＡＷＢ１〜ＡＷＢ６，ＡＷＣ１〜ＡＷＣ６を含んでいる。複数の導電路ＡＷは、更に、導電路ＡＷＤ１，ＡＷＤ２，ＡＷＤ３，ＡＷＤ４，ＡＷＤ５，ＡＷＤ６，ＡＷＤ７，ＡＷＤ８を含んでいる。導電路ＡＷＤ１，ＡＷＤ２は、それぞれ導電路ＡＷＣ１の左隣と右隣に配置されている。導電路ＡＷＤ３，ＡＷＤ４は、それぞれ導電路ＡＷＣ２の左隣と右隣に配置されている。導電路ＡＷＤ５は、導電路ＡＷＣ３の左隣に配置されている。導電路ＡＷＤ６は、導電路ＡＷＣ４の右隣に配置されている。導電路ＡＷＤ７は、導電路ＡＷＣ５の左隣に配置されている。導電路ＡＷＤ８は、導電路ＡＷＣ６の右隣に配置されている。
【００８５】
複数の電極８２は、電極８２Ａ１〜８２Ａ４，８２Ｂ１〜８２Ｂ６，８２Ｃ１〜８２Ｃ６，８２Ｄ１，８２Ｄ２を含んでいる。電極８２Ａ１〜８２Ａ４，８２Ｂ１〜８２Ｂ６，８２Ｃ１〜８２Ｃ６の形状および配置は、電極３２Ａ１〜３２Ａ４，３２Ｂ１〜３２Ｂ６，３２Ｃ１〜３２Ｃ６と同じである。電極８２Ａ１〜８２Ａ４は、追加半導体チップ８０に接触してこれに電気的に接続されている。図９において、電極８２Ａ１〜８２Ａ４中の破線の四角は、電極８２Ａ１〜８２Ａ４のうち追加半導体チップ８０に接触している部分を表している。電極８２Ｂ１〜８２Ｂ６，８２Ｃ１〜８２Ｃ６は、追加半導体チップ８０に接触していない。
【００８６】
電極８２Ｄ１は、それぞれ導電路ＡＷＤ１，ＡＷＤ２，ＡＷＤ３，ＡＷＤ４に電気的に接続された、分岐した４つの枝部を有している。電極８２Ｄ２は、それぞれ導電路ＡＷＤ５，ＡＷＤ６，ＡＷＤ７，ＡＷＤ８に電気的に接続された、分岐した４つの枝部を有している。電極８２Ｄ１，８２Ｄ２は、追加半導体チップ８０に接触してこれに電気的に接続されている。図９において、電極８２Ｄ１，８２Ｄ２中の破線の四角は、電極８２Ｄ１，８２Ｄ２のうち追加半導体チップ８０に接触している部分を表している。
【００８７】
複数の上面端子５４は、電極８２Ｄ１，８２Ｄ２以外の複数の電極８２を用いて構成されている。すなわち、電極８２Ｄ１，８２Ｄ２以外の複数の電極８２の一部は、導体パッドを形成している。この導体パッドの上には導体層が形成されている。これら導体パッドおよび導体層は、上面端子５４を構成している。端子５４Ａ１〜５４Ａ４，５４Ｂ１〜５４Ｂ６，５４Ｃ１〜５４Ｃ６は、それぞれ、電極８２Ａ１〜８２Ａ４，８２Ｂ１〜８２Ｂ６，８２Ｃ１〜８２Ｃ６を介して、導電路ＡＷＡ１〜ＡＷＡ４，ＡＷＢ１〜ＡＷＢ６，ＡＷＣ１〜ＡＷＣ６に電気的に接続されている。
【００８８】
複数の下面端子５５は、端子５５Ａ１〜５５Ａ４，５５Ｂ１〜５５Ｂ６，５５Ｃ１〜５５Ｃ６，５５Ｄ１〜５５Ｄ８を含んでいる。下面端子５５Ａ１〜５５Ａ４，５５Ｂ１〜５５Ｂ６，５５Ｃ１〜５５Ｃ６は、いずれも、上面端子５４に比べて、Ｘ方向の幅が小さく、Ｙ方向に長い形状を有している。また、端子５５Ａ１〜５５Ａ４，５５Ｂ１〜５５Ｂ６，５５Ｃ１〜５５Ｃ６は、それぞれ、端子５４Ａ１〜５４Ａ４，５４Ｂ１〜５４Ｂ６，５４Ｃ１〜５４Ｃ６と対を形成している。対を形成する２つの端子は、追加パッケージ本体５２の上面５２ａに垂直な方向（Ｚ方向）から見たときに互いにオーバーラップする位置にある。
【００８９】
図１０に示したように、追加パッケージ本体５２の上面５２ａに垂直な方向（Ｚ方向）から見たときに、端子５５Ｄ１，５５Ｄ２は、それぞれ端子５５Ｃ１の左隣と右隣に配置されている。端子５５Ｄ３，５５Ｄ４は、それぞれ端子５５Ｃ２の左隣と右隣に配置されている。端子５５Ｄ５は、端子５５Ｃ３の左隣に配置されている。端子５５Ｄ６は、端子５５Ｃ４の右隣に配置されている。端子５５Ｄ７は、端子５５Ｃ５の左隣に配置されている。端子５５Ｄ８は、端子５５Ｃ６の右隣に配置されている。
【００９０】
また、端子５５Ｄ１，５５Ｄ２，５５Ｄ５，５５Ｄ６は、端子５５Ｄ３，５５Ｄ４，５５Ｄ７，５５Ｄ８よりも、追加パッケージ本体５２の側面５２ｃに近い位置に配置されている。
【００９１】
下面配線５５Ｗは、端子５５Ａ１〜５５Ａ４，５５Ｂ１〜５５Ｂ６，５５Ｃ１〜５５Ｃ６，５５Ｄ１〜５５Ｄ８を、それぞれ、導電路ＡＷＡ１〜ＡＷＡ４，ＡＷＢ１〜ＡＷＢ６，ＡＷＣ１〜ＡＷＣ６，ＡＷＤ１〜ＡＷＤ８に電気的に接続している。
【００９２】
導電路ＡＷＡ１〜ＡＷＡ４，ＡＷＢ１〜ＡＷＢ６，ＡＷＣ１〜ＡＷＣ６は、それぞれ、端子の対（５４Ａ１，５５Ａ１）、（５４Ａ２，５５Ａ２）、（５４Ａ３，５５Ａ３）、（５４Ａ４，５５Ａ４）、（５４Ｂ１，５５Ｂ１）、（５４Ｂ２，５５Ｂ２）、（５４Ｂ３，５５Ｂ３）、（５４Ｂ４，５５Ｂ４）、（５４Ｂ５，５５Ｂ５）、（５４Ｂ６，５５Ｂ６）、（５４Ｃ１，５５Ｃ１）、（５４Ｃ２，５５Ｃ２）、（５４Ｃ３，５５Ｃ３）、（５４Ｃ４，５５Ｃ４）、（５４Ｃ５，５５Ｃ５）、（５４Ｃ６，５５Ｃ６）を電気的に接続している。
【００９３】
導電路ＡＷＤ１〜ＡＷＤ４は、それぞれ、端子５５Ｄ１〜５５Ｄ４を、電極８２Ｄ１の４つの枝部に電気的に接続している。導電路ＡＷＤ５〜ＡＷＤ８は、それぞれ、端子５５Ｄ５〜５５Ｄ８を、電極８２Ｄ２の４つの枝部に電気的に接続している。
【００９４】
以下、端子５５Ｄ１〜５５Ｄ８を第２の端子とも呼び、端子５５Ｃ１〜５５Ｃ６を第３の端子とも呼び、端子５４Ｃ１〜５４Ｃ６を第４の端子とも呼ぶ。
【００９５】
次に、図１１ないし図１８を参照して、積層された主パッケージ１Ｍと追加パッケージ５１を備えた複合型積層チップパッケージ１について説明する。主パッケージ１Ｍと追加パッケージ５１は、複数の相対的位置関係で配置可能である。本実施の形態では、特に、主パッケージ１Ｍと追加パッケージ５１は、第１ないし第４の相対的位置関係で配置可能である。
【００９６】
主パッケージ１Ｍの第１の端子４Ｃ１〜４Ｃ６と、追加パッケージ５１の第２の端子５５Ｄ１〜５５Ｄ８は、第１ないし第４の相対的位置関係のいずれにおいても、互いに接する第１および第２の端子の少なくとも１つの対が形成されるような形状と配置になっている。第１ないし第４の相対的位置関係毎に、少なくとも１つの対を構成する第１および第２の端子の組み合わせは異なる。
【００９７】
また、追加パッケージ５１の複数の第３の端子５５Ｃ１〜５５Ｃ６は、第１ないし第４の相対的位置関係のいずれにおいても、同じ組み合わせの互いに接する第１および第３の端子の複数の対が形成されるような形状と配置になっている。
【００９８】
複合型積層チップパッケージ１における主パッケージ１Ｍ内の複数の半導体チップ３０のうちの１つは、不良の半導体チップ３０である。主パッケージ１Ｍの配線３は、第１の端子４Ｃ１〜４Ｃ６に電気的に接続されている。また、配線３は、不良の半導体チップ３０には電気的に接続されていないが、他の１つ以上の半導体チップ３０には電気的に接続されている。
【００９９】
主パッケージ１Ｍと追加パッケージ５１は、第１ないし第４の相対的位置関係の中から、追加半導体チップ８０が主パッケージ１Ｍ内のどの半導体チップ３０の代替となるかに応じて選択された１つの相対的位置関係で配置される。選択された１つの相対的位置関係において、少なくとも１つの対を形成する第１および第２の端子は接合される。互いに接合された第１および第２の端子の少なくとも１つの対における第１の端子は、不良の半導体チップ３０に対応付けられたものである。追加パッケージ５１の追加半導体チップ８０は、互いに接合された第１および第２の端子の少なくとも１つの対を介して、主パッケージ１Ｍの配線３に電気的に接続されて、不良の半導体チップ３０の代替となる。
【０１００】
以下、複合型積層チップパッケージ１を含むモジュールの複数の具体例を参照しながら、複合型積層チップパッケージ１について更に詳しく説明する。
【０１０１】
図１１は、本実施の形態に係る複合型積層チップパッケージ１を含むモジュールの第１の例を示す斜視図である。図１２は、図１１における複数の端子の接続関係を示す説明図である。この第１の例のモジュールＭＤ１は、複合型積層チップパッケージ１と主パッケージ１Ｂとを備えている。複合型積層チップパッケージ１は、第１の相対的位置関係で配置された主パッケージ１Ａと追加パッケージ５１を備えている。主パッケージ１Ａは主パッケージ１Ｂの上に配置され、追加パッケージ５１は主パッケージ１Ａの上に配置されている。主パッケージ１Ａと主パッケージ１Ｂの配置および電気的接続関係は、図１に示したモジュールＭＤと同じである。
【０１０２】
第１の相対的位置関係は、主パッケージ１Ａの階層部分１０Ｓ１が第２の階層部分１０Ｂであって、追加半導体チップ８０がその階層部分１０Ｓ１内の半導体チップ３０の代替となる場合に選択される。図１１に示したように、第１の相対的位置関係では、追加パッケージ５１が主パッケージ１Ａの真上にある位置を基準にして、追加パッケージ５１は、主パッケージ１Ａの本体２の側面２ｃから本体２の側面２ｄに向かう方向に大きくずれ、且つ主パッケージ１Ａの本体２の側面２ｅから本体２の側面２ｆに向かう方向にわずかにずれている。追加パッケージ５１が主パッケージ１Ａの真上にある位置というのは、追加パッケージ本体５２の下面５２ｂの４つの角が、主パッケージ１Ａの本体２の上面２ａの４つの角と一致する位置である。
【０１０３】
図１２では、追加パッケージ本体５２の下面５２ｂにおいて、端子４Ａ１〜４Ａ４，４Ｂ１〜４Ｂ６，４Ｃ１〜４Ｃ６に接する複数の領域を破線で示している。図１２に示したように、第１の相対的位置関係では、端子５５Ｄ１が端子４Ｃ１に接し、端子５５Ｄ５が端子４Ｃ３に接し、且つ端子５５Ａ１〜５５Ａ４，５５Ｂ１〜５５Ｂ６，５５Ｃ１〜５５Ｃ６が、それぞれ端子４Ａ１〜４Ａ４，４Ｂ１〜４Ｂ６，４Ｃ１〜４Ｃ６に接する。端子５５Ｄ２〜５５Ｄ４，５５Ｄ６〜５５Ｄ８は、複数の端子４のいずれにも接しない。互いに接する２つの端子は接合されている。端子５５Ｄ１，４Ｃ１の対と、端子５５Ｄ５，４Ｃ３の対は、それぞれ、互いに接する第１および第２の端子の対である。図１２では、端子５５Ｄ１，５５Ｄ５を強調するために、端子５５Ｄ１，５５Ｄ５を塗りつぶして示している。
【０１０４】
端子５５Ｄ１が接する端子４Ｃ１には、主パッケージ１Ａの階層部分１０Ｓ１内の半導体チップ３０に対応付けられた信号（図２２に示した例ではチップイネーブル信号ＣＥ１）が現れる。また、端子５５Ｄ５が接する端子４Ｃ３には、主パッケージ１Ａの階層部分１０Ｓ１内の半導体チップ３０に対応付けられた信号（図２２に示した例ではレディー／ビジー信号Ｒ／Ｂ１）が現れる。また、端子５５Ａ１〜５５Ａ４が接する端子４Ａ１〜４Ａ４には、主パッケージ１Ａの４つの階層部分１０Ｓ１〜１０Ｓ４で共通に利用される信号が現れる。このようにして、追加半導体チップ８０には、主パッケージ１Ａの階層部分１０Ｓ１内の半導体チップ３０に対応する複数の信号の全てが対応付けられる。その結果、追加半導体チップ８０は、主パッケージ１Ａの階層部分１０Ｓ１内の不良の半導体チップ３０の代替となる。
【０１０５】
図１３は、本実施の形態に係る複合型積層チップパッケージ１を含むモジュールの第２の例を示す斜視図である。図１４は、図１３における複数の端子の接続関係を示す説明図である。この第２の例のモジュールＭＤ２は、複合型積層チップパッケージ１と主パッケージ１Ｂとを備えている。複合型積層チップパッケージ１は、第２の相対的位置関係で配置された主パッケージ１Ａと追加パッケージ５１を備えている。主パッケージ１Ａは主パッケージ１Ｂの上に配置され、追加パッケージ５１は主パッケージ１Ａの上に配置されている。主パッケージ１Ａと主パッケージ１Ｂの配置および電気的接続関係は、図１に示したモジュールＭＤと同じである。
【０１０６】
第２の相対的位置関係は、主パッケージ１Ａの階層部分１０Ｓ２が第２の階層部分１０Ｂであって、追加半導体チップ８０がその階層部分１０Ｓ２内の半導体チップ３０の代替となる場合に選択される。図１３に示したように、第２の相対的位置関係では、追加パッケージ５１が主パッケージ１Ａの真上にある位置を基準にして、追加パッケージ５１は、主パッケージ１Ａの本体２の側面２ｃから本体２の側面２ｄに向かう方向に大きくずれ、且つ主パッケージ１Ａの本体２の側面２ｆから本体２の側面２ｅに向かう方向にわずかにずれている。
【０１０７】
図１４では、追加パッケージ本体５２の下面５２ｂにおいて、端子４Ａ１〜４Ａ４，４Ｂ１〜４Ｂ６，４Ｃ１〜４Ｃ６に接する複数の領域を破線で示している。図１４に示したように、第２の相対的位置関係では、端子５５Ｄ２が端子４Ｃ１に接し、端子５５Ｄ６が端子４Ｃ４に接し、且つ端子５５Ａ１〜５５Ａ４，５５Ｂ１〜５５Ｂ６，５５Ｃ１〜５５Ｃ６が、それぞれ端子４Ａ１〜４Ａ４，４Ｂ１〜４Ｂ６，４Ｃ１〜４Ｃ６に接する。端子５５Ｄ１，５５Ｄ３〜５５Ｄ５，５５Ｄ７，５５Ｄ８は、複数の端子４のいずれにも接しない。互いに接する２つの端子は接合されている。端子５５Ｄ２，４Ｃ１の対と、端子５５Ｄ６，４Ｃ４の対は、それぞれ、互いに接する第１および第２の端子の対である。図１４では、端子５５Ｄ２，５５Ｄ６を強調するために、端子５５Ｄ２，５５Ｄ６を塗りつぶして示している。
【０１０８】
端子５５Ｄ２が接する端子４Ｃ１には、主パッケージ１Ａの階層部分１０Ｓ２内の半導体チップ３０に対応付けられた信号（図２２に示した例ではチップイネーブル信号ＣＥ１）が現れる。また、端子５５Ｄ６が接する端子４Ｃ４には、主パッケージ１Ａの階層部分１０Ｓ２内の半導体チップ３０に対応付けられた信号（図２２に示した例ではレディー／ビジー信号Ｒ／Ｂ２）が現れる。また、端子５５Ａ１〜５５Ａ４が接する端子４Ａ１〜４Ａ４には、主パッケージ１Ａの４つの階層部分１０Ｓ１〜１０Ｓ４で共通に利用される信号が現れる。このようにして、追加半導体チップ８０には、主パッケージ１Ａの階層部分１０Ｓ２内の半導体チップ３０に対応する複数の信号の全てが対応付けられる。その結果、追加半導体チップ８０は、主パッケージ１Ａの階層部分１０Ｓ２内の不良の半導体チップ３０の代替となる。
【０１０９】
図１５は、本実施の形態に係る複合型積層チップパッケージ１を含むモジュールの第３の例を示す斜視図である。図１６は、図１５における複数の端子の接続関係を示す説明図である。この第３の例のモジュールＭＤ３は、複合型積層チップパッケージ１と主パッケージ１Ｂとを備えている。複合型積層チップパッケージ１は、第３の相対的位置関係で配置された主パッケージ１Ａと追加パッケージ５１を備えている。主パッケージ１Ａは主パッケージ１Ｂの上に配置され、追加パッケージ５１は主パッケージ１Ａの上に配置されている。主パッケージ１Ａと主パッケージ１Ｂの配置および電気的接続関係は、図１に示したモジュールＭＤと同じである。
【０１１０】
第３の相対的位置関係は、主パッケージ１Ａの階層部分１０Ｓ３が第２の階層部分１０Ｂであって、追加半導体チップ８０がその階層部分１０Ｓ３内の半導体チップ３０の代替となる場合に選択される。図１５に示したように、第３の相対的位置関係では、追加パッケージ５１が主パッケージ１Ａの真上にある位置を基準にして、追加パッケージ５１は、主パッケージ１Ａの本体２の側面２ｅから本体２の側面２ｆに向かう方向にわずかにずれている。
【０１１１】
図１６では、追加パッケージ本体５２の下面５２ｂにおいて、端子４Ａ１〜４Ａ４，４Ｂ１〜４Ｂ６，４Ｃ１〜４Ｃ６に接する複数の領域を破線で示している。図１６に示したように、第３の相対的位置関係では、端子５５Ｄ３が端子４Ｃ２に接し、端子５５Ｄ７が端子４Ｃ５に接し、且つ端子５５Ａ１〜５５Ａ４，５５Ｂ１〜５５Ｂ６，５５Ｃ１〜５５Ｃ６が、それぞれ端子４Ａ１〜４Ａ４，４Ｂ１〜４Ｂ６，４Ｃ１〜４Ｃ６に接する。端子５５Ｄ１，５５Ｄ２，５５Ｄ４〜５５Ｄ６，５５Ｄ８は、複数の端子４のいずれにも接しない。互いに接する２つの端子は接合されている。端子５５Ｄ３，４Ｃ２の対と、端子５５Ｄ７，４Ｃ５の対は、それぞれ、互いに接する第１および第２の端子の対である。図１６では、端子５５Ｄ３，５５Ｄ７を強調するために、端子５５Ｄ３，５５Ｄ７を塗りつぶして示している。
【０１１２】
端子５５Ｄ３が接する端子４Ｃ２には、主パッケージ１Ａの階層部分１０Ｓ３内の半導体チップ３０に対応付けられた信号（図２２に示した例ではチップイネーブル信号ＣＥ２）が現れる。また、端子５５Ｄ７が接する端子４Ｃ５には、主パッケージ１Ａの階層部分１０Ｓ３内の半導体チップ３０に対応付けられた信号（図２２に示した例ではレディー／ビジー信号Ｒ／Ｂ３）が現れる。また、端子５５Ａ１〜５５Ａ４が接する端子４Ａ１〜４Ａ４には、主パッケージ１Ａの４つの階層部分１０Ｓ１〜１０Ｓ４で共通に利用される信号が現れる。このようにして、追加半導体チップ８０には、主パッケージ１Ａの階層部分１０Ｓ３内の半導体チップ３０に対応する複数の信号の全てが対応付けられる。その結果、追加半導体チップ８０は、主パッケージ１Ａの階層部分１０Ｓ３内の不良の半導体チップ３０の代替となる。
【０１１３】
図１７は、本実施の形態に係る複合型積層チップパッケージ１を含むモジュールの第４の例を示す斜視図である。図１８は、図１７における複数の端子の接続関係を示す説明図である。この第４の例のモジュールＭＤ４は、複合型積層チップパッケージ１と主パッケージ１Ｂとを備えている。複合型積層チップパッケージ１は、第４の相対的位置関係で配置された主パッケージ１Ａと追加パッケージ５１を備えている。主パッケージ１Ａは主パッケージ１Ｂの上に配置され、追加パッケージ５１は主パッケージ１Ａの上に配置されている。主パッケージ１Ａと主パッケージ１Ｂの配置および電気的接続関係は、図１に示したモジュールＭＤと同じである。
【０１１４】
第４の相対的位置関係は、主パッケージ１Ａの階層部分１０Ｓ４が第２の階層部分１０Ｂであって、追加半導体チップ８０がその階層部分１０Ｓ４内の半導体チップ３０の代替となる場合に選択される。図１７に示したように、第４の相対的位置関係では、追加パッケージ５１が主パッケージ１Ａの真上にある位置を基準にして、追加パッケージ５１は、主パッケージ１Ａの本体２の側面２ｆから本体２の側面２ｅに向かう方向にわずかにずれている。
【０１１５】
図１８では、追加パッケージ本体５２の下面５２ｂにおいて、端子４Ａ１〜４Ａ４，４Ｂ１〜４Ｂ６，４Ｃ１〜４Ｃ６に接する複数の領域を破線で示している。図１８に示したように、第４の相対的位置関係では、端子５５Ｄ４が端子４Ｃ２に接し、端子５５Ｄ８が端子４Ｃ６に接し、且つ端子５５Ａ１〜５５Ａ４，５５Ｂ１〜５５Ｂ６，５５Ｃ１〜５５Ｃ６が、それぞれ端子４Ａ１〜４Ａ４，４Ｂ１〜４Ｂ６，４Ｃ１〜４Ｃ６に接する。端子５５Ｄ１〜５５Ｄ３，５５Ｄ５〜５５Ｄ７は、複数の端子４のいずれにも接しない。互いに接する２つの端子は接合されている。端子５５Ｄ４，４Ｃ２の対と、端子５５Ｄ８，４Ｃ６の対は、それぞれ、互いに接する第１および第２の端子の対である。図１８では、端子５５Ｄ４，５５Ｄ８を強調するために、端子５５Ｄ４，５５Ｄ８を塗りつぶして示している。
【０１１６】
端子５５Ｄ４が接する端子４Ｃ２には、主パッケージ１Ａの階層部分１０Ｓ４内の半導体チップ３０に対応付けられた信号（図２２に示した例ではチップイネーブル信号ＣＥ２）が現れる。また、端子５５Ｄ８が接する端子４Ｃ６には、主パッケージ１Ａの階層部分１０Ｓ４内の半導体チップ３０に対応付けられた信号（図２２に示した例ではレディー／ビジー信号Ｒ／Ｂ４）が現れる。また、端子５５Ａ１〜５５Ａ４が接する端子４Ａ１〜４Ａ４には、主パッケージ１Ａの４つの階層部分１０Ｓ１〜１０Ｓ４で共通に利用される信号が現れる。このようにして、追加半導体チップ８０には、主パッケージ１Ａの階層部分１０Ｓ４内の半導体チップ３０に対応する複数の信号の全てが対応付けられる。その結果、追加半導体チップ８０は、主パッケージ１Ａの階層部分１０Ｓ４内の不良の半導体チップ３０の代替となる。
【０１１７】
本実施の形態では、追加パッケージ本体５２の上面５２ａに配置された端子５４Ａ１〜５４Ａ４，５４Ｂ１〜５４Ｂ６，５４Ｃ１〜５４Ｃ６は、追加パッケージ本体５２の下面５２ｂに配置された端子５５Ａ１〜５５Ａ４，５５Ｂ１〜５５Ｂ６，５５Ｃ１〜５５Ｃ６に、導電路ＡＷＡ１〜ＡＷＡ４，ＡＷＢ１〜ＡＷＢ６，ＡＷＣ１〜ＡＷＣ６を介して電気的に接続されている。これにより、端子５５Ａ１〜５５Ａ４，５５Ｂ１〜５５Ｂ６，５５Ｃ１〜５５Ｃ６に現れる信号は、それぞれ端子５４Ａ１〜５４Ａ４，５４Ｂ１〜５４Ｂ６，５４Ｃ１〜５４Ｃ６に現れる。
【０１１８】
そのため、本実施の形態では、追加パッケージ５１の上に他の追加パッケージ５１を積層して、この２つの追加パッケージ５１を電気的に接続することが可能である。これにより、本実施の形態によれば、１つの主パッケージ１Ｍが複数の第２の階層部分１０Ｂを含む場合に、１つの主パッケージ１Ｍの上に複数の追加パッケージ５１を積層することが可能である。この場合、複数の追加パッケージ５１内の複数の追加半導体チップ８０は、複数の第２の階層部分１０Ｂ内の複数の不良の半導体チップ３０の代替となる。
【０１１９】
上下に隣接する２つの追加パッケージ５１において、上側の追加パッケージ５１における複数の下面端子５５は、下側の追加パッケージ５１における複数の上面端子５４に電気的に接続される。下側の追加パッケージ５１と上側の追加パッケージ５１の相対的位置関係は、上側の追加パッケージ５１内の追加半導体チップ８０が、主パッケージ１Ｍ内のどの半導体チップ３０の代替となるかに応じて選択される。具体的には、下側の追加パッケージ５１と上側の追加パッケージ５１の相対的位置関係は、主パッケージ１Ａを下側の追加パッケージ５１に置き換えれば、図１１ないし図１８を参照して説明した主パッケージ１Ａと追加パッケージ５１との相対的位置関係と同様である。
【０１２０】
図１９は、本実施の形態に係る複合型積層チップパッケージ１を含むモジュールの第５の例を示す斜視図である。この第５の例のモジュールＭＤ５は、複合型積層チップパッケージ１と主パッケージ１Ｂとを備えている。複合型積層チップパッケージ１は、主パッケージ１Ａと、この主パッケージ１Ａの上に積層された２つの追加パッケージ５１を備えている。主パッケージ１Ａは主パッケージ１Ｂの上に配置されている。主パッケージ１Ａと主パッケージ１Ｂの配置および電気的接続関係は、図１に示したモジュールＭＤと同じである。
【０１２１】
第５の例において、主パッケージ１Ａと下側の追加パッケージ５１の相対的位置関係は、図１５に示した主パッケージ１Ａと追加パッケージ５１の相対的位置関係（第３の相対的位置関係）と同じである。下側の追加パッケージ５１に対して上側の追加パッケージ５１は、図１１に示した主パッケージ１Ａに対する追加パッケージ５１の位置関係（第１の相対的位置関係）と同様の位置関係で配置されている。この第５の例では、主パッケージ１Ａの階層部分１０Ｓ１，１０Ｓ３内の２つの半導体チップ３０が不良である。下側の追加パッケージ５１内の追加半導体チップ８０は、階層部分１０Ｓ３内の不良の半導体チップ３０の代替となる。上側の追加パッケージ５１内の追加半導体チップは、階層部分１０Ｓ１内の不良の半導体チップ３０の代替となる。
【０１２２】
また、本実施の形態では、追加パッケージ５１の上に主パッケージ１Ｍを積層して、これらを電気的に接続することが可能である。
【０１２３】
図２０は、本実施の形態に係る複合型積層チップパッケージ１を含むモジュールの第６の例を示す斜視図である。この第６の例のモジュールＭＤ６は、主パッケージ１Ａと複合型積層チップパッケージ１とを備えている。複合型積層チップパッケージ１は、主パッケージ１Ｂと、この主パッケージ１Ｂの上に積層された追加パッケージ５１を備えている。主パッケージ１Ａは、追加パッケージ５１の真上に配置されている。主パッケージ１Ａの複数の下面端子５は、追加パッケージ５１の複数の上面端子５４に電気的に接続される。
【０１２４】
第６の例において、主パッケージ１Ｂと追加パッケージ５１の相対的位置関係は、図１１に示した主パッケージ１Ａと追加パッケージ５１の相対的位置関係（第１の相対的位置関係）と同じである。この第６の例では、主パッケージ１Ｂの階層部分１０Ｓ１内の半導体チップ３０が不良である。追加パッケージ５１内の追加半導体チップ８０は、主パッケージ１Ｂの階層部分１０Ｓ１内の不良の半導体チップ３０の代替となる。
【０１２５】
図２１は、本実施の形態に係る複合型積層チップパッケージ１を含むモジュールの第７の例を示す斜視図である。この第７の例のモジュールＭＤ７は、積層された２つの複合型積層チップパッケージ１を備えている。下側の複合型積層チップパッケージ１は、主パッケージ１Ｂと、この主パッケージ１Ｂの上に積層された追加パッケージ５１Ｂを備えている。追加パッケージ５１Ｂの構成は、追加パッケージ５１と同じである。主パッケージ１Ｂと追加パッケージ５１Ｂの相対的位置関係は、図２０に示した第６の例における主パッケージ１Ｂと追加パッケージ５１の相対的位置関係（第１の相対的位置関係）と同じである。
【０１２６】
上側の複合型積層チップパッケージ１は、主パッケージ１Ａと、この主パッケージ１Ａの上に積層された追加パッケージ５１Ａを備えている。追加パッケージ５１Ａの構成は、追加パッケージ５１と同じである。主パッケージ１Ａは、追加パッケージ５１Ｂの真上に配置されている。主パッケージ１Ａと追加パッケージ５１Ａの相対的位置関係は、図１５に示した主パッケージ１Ａと追加パッケージ５１の相対的位置関係（第３の相対的位置関係）と同じである。
【０１２７】
第７の例では、主パッケージ１Ｂの階層部分１０Ｓ１内の半導体チップ３０と、主パッケージ１Ａの階層部分１０Ｓ３内の半導体チップ３０が不良である。追加パッケージ５１Ｂ内の追加半導体チップ８０は、主パッケージ１Ｂの階層部分１０Ｓ１内の不良の半導体チップ３０の代替となる。追加パッケージ５１Ａ内の追加半導体チップ８０は、主パッケージ１Ａの階層部分１０Ｓ３内の不良の半導体チップ３０の代替となる。
【０１２８】
なお、複合型積層チップパッケージ１の構成は、以上説明した第１ないし第７の例に限られないことは言うまでもない。本実施の形態では、主パッケージ１Ｍが第２の種類の階層部分１０Ｂを含む場合には、追加半導体チップ８０が主パッケージ１Ｍ内のどの半導体チップ３０の代替となるかに応じて選択された１つの相対的位置関係で、主パッケージ１Ｍの上に追加パッケージ５１を配置すればよい。
【０１２９】
本実施の形態に係る複合型積層チップパッケージ１の製造方法は、本実施の形態に係るコンビネーションを用いて複合型積層チップパッケージ１を製造する方法である。この製造方法では、複数の相対的位置関係の中から、追加半導体チップ８０が主パッケージ１Ｍ内のどの半導体チップ３０の代替となるかに応じて選択された１つの相対的位置関係で、主パッケージ１Ｍと追加パッケージ５１を配置し、互いに接する第１および第２の端子を接合する。
【０１３０】
図２２は、モジュールＭＤが不良の半導体チップ３０（メモリチップ）を含まない場合を表している。図２３は、一例として、主パッケージ１Ａの階層部分１０Ｓ４の半導体チップ３０すなわちメモリチップＭＣ４が不良である場合における対処方法を示している。図２３は、複数のメモリチップと信号線９３Ｃ１〜９３Ｃ４，９３Ｒ１〜９３Ｒ８との関係を表している。
【０１３１】
メモリチップＭＣ４が不良である場合、主パッケージ１Ａの階層部分１０Ｓ４では、複数の電極３２はメモリチップＭＣ４に電気的に接続されていない。そのため、不良のメモリチップＭＣ４は、複数の導電路Ｗに電気的に接続されず、その結果、使用不能にされる。この場合、本実施の形態では、追加半導体チップ８０が主パッケージ１Ａの階層部分１０Ｓ４の半導体チップ３０の代替となるように選択された１つの相対的位置関係で、主パッケージ１Ｍの上に追加パッケージ５１を配置して、複合型積層チップパッケージ１を構成する。
【０１３２】
図２３では、追加パッケージ５１の追加半導体チップ８０であるメモリチップを記号ＡＭＣで表している。追加パッケージ５１における電極８２Ｄ１，８２Ｄ２は、主パッケージ１Ａにおける階層部分１０Ｓ４と同様に、それぞれ主パッケージ１Ａにおける導電路ＷＣ２，ＷＣ６に電気的に接続される。その結果、図２３に示したように、メモリチップＡＭＣの電極パッドＣＥ，Ｒ／Ｂは、それぞれ、信号線９３Ｃ２，９３Ｒ４に電気的に接続される。これにより、複合型積層チップパッケージ１は、不良の半導体チップ３０（メモリチップ）を含まないモジュールＭＤと同等の機能を有することになる。
【０１３３】
次に、図２４を参照して、半導体チップ３０（メモリチップ）に含まれるメモリセルの構成の一例について説明する。図２４に示したメモリセル４０は、Ｐ型シリコン基板６１の表面の近傍に形成されたソース６２およびドレイン６３を備えている。ソース６２およびドレイン６３は、共にＮ型の領域である。ソース６２とドレイン６３は、これらの間にＰ型シリコン基板６１の一部よりなるチャネルが形成されるように、所定の間隔を開けて配置されている。メモリセル４０は、更に、ソース６２とドレイン６３の間において基板６１の表面上に順に積層された絶縁膜６４、浮遊ゲート６５、絶縁膜６６および制御ゲート６７を備えている。メモリセル４０は、更に、ソース６２、ドレイン６３、絶縁膜６４、浮遊ゲート６５、絶縁膜６６および制御ゲート６７を覆う絶縁層６８を備えている。この絶縁層６８には、ソース６２、ドレイン６３、制御ゲート６７のそれぞれの上で開口するコンタクトホールが形成されている。メモリセル４０は、それぞれ、ソース６２、ドレイン６３、制御ゲート６７の上方の位置で絶縁層６８上に形成されたソース電極７２、ドレイン電極７３、制御ゲート電極７７を備えている。ソース電極７２、ドレイン電極７３、制御ゲート電極７７は、それぞれ、対応するコンタクトホールを通して、ソース６２、ドレイン６３、制御ゲート６７に接続されている。
【０１３４】
次に、本実施の形態における主パッケージ１Ｍおよび追加パッケージ５１の製造方法について説明する。主パッケージ１Ｍの製造方法は、各々が主要部分２Ｍに含まれる階層部分１０のいずれかとなる予定の、配列された複数の予備階層部分を含み、後に隣接する予備階層部分の境界位置で切断される複数の基礎構造物を積層して、積層基礎構造物を作製する工程と、積層基礎構造物を用いて、主パッケージ１Ｍを複数個作製する工程とを備えている。
【０１３５】
以下、図２５ないし図３８を参照して、積層基礎構造物を作製する工程について詳しく説明する。積層基礎構造物を作製する工程では、まず、それぞれ半導体チップ３０となる予定の、配列された複数の半導体チップ予定部３０Ｐを含む基礎構造物前ウェハ１０１を作製する。図２５は、基礎構造物前ウェハ１０１を示す平面図である。図２６は、図２５に示した基礎構造物前ウェハ１０１の一部を拡大して示す平面図である。図２７は、図２６における２７−２７線断面図である。
【０１３６】
基礎構造物前ウェハ１０１を作製する工程では、具体的には、互いに反対側を向いた２つの面を有する１つの半導体ウェハ１００における一方の面に処理、例えばウェハプロセスを施すことによって、それぞれデバイスを含む複数の半導体チップ予定部３０Ｐが配列された基礎構造物前ウェハ１０１を作製する。基礎構造物前ウェハ１０１において、複数の半導体チップ予定部３０Ｐは一列に配列されていてもよいし、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されていてもよい。以下の説明では、基礎構造物前ウェハ１０１において、複数の半導体チップ予定部３０Ｐは、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されているものとする。半導体ウェハ１００としては、例えばシリコンウェハが用いられる。ウェハプロセスとは、半導体ウェハを加工して、複数のチップに分割される前の複数のデバイスを作製するプロセスである。なお、図２５は、理解を容易にするために、半導体ウェハ１００に比べて半導体チップ予定部３０Ｐを大きく描いている。例えば、半導体ウェハ１００が１２インチウェハで、半導体チップ予定部３０Ｐの上面の一辺の長さが８〜１０ｍｍとすると、１枚の半導体ウェハ１００を用いて、７００〜９００個の半導体チップ予定部３０Ｐを形成することが可能である。
【０１３７】
図２７に示したように、半導体チップ予定部３０Ｐは、半導体ウェハ１００の一方の面の近傍に形成されたデバイス形成領域３３を含んでいる。デバイス形成領域３３は、半導体ウェハ１００における一方の面に処理を施すことによってデバイスが形成された領域である。半導体チップ予定部３０Ｐは、更に、デバイス形成領域３３の上に配置された複数の電極パッド３４と、デバイス形成領域３３の上に配置されたパッシベーション膜３５とを含んでいる。パッシベーション膜３５は、ＰＳＧ（Phospho-Silicate-Glass）、シリコン窒化物、ポリイミド樹脂等の絶縁材料によって形成されている。パッシベーション膜３５は、複数の電極パッド３４の上面を露出させる複数の開口部を有している。複数の電極パッド３４は、後に形成される電極３２に対応した位置に配置され、且つデバイス形成領域３３に形成されたデバイスに電気的に接続されている。以下、基礎構造物前ウェハ１０１において、複数の電極パッド３４およびパッシベーション膜３５により近い面を第１の面１０１ａと呼び、その反対側の面を第２の面１０１ｂと呼ぶ。
【０１３８】
積層基礎構造物を作製する工程では、次に、ウェハソートテストによって、基礎構造物前ウェハ１０１に含まれる複数の半導体チップ予定部３０Ｐについて、正常に動作する半導体チップ予定部と正常に動作しない半導体チップ予定部とを判別する工程が行われる。この工程では、各半導体チップ予定部３０Ｐの複数の電極パッド３４に試験装置のプローブを接触させて、試験装置によって、半導体チップ予定部３０Ｐが正常に動作するか否かをテストする。図２５において、記号“ＮＧ”を付した半導体チップ予定部３０Ｐは、正常に動作しない半導体チップ予定部３０Ｐであり、他の半導体チップ予定部３０Ｐは、正常に動作する半導体チップ予定部３０Ｐである。この工程によって、基礎構造物前ウェハ１０１毎に、正常に動作する半導体チップ予定部３０Ｐと正常に動作しない半導体チップ予定部３０Ｐの位置情報が得られる。この位置情報は、後の工程において利用される。なお、パッシベーション膜３５は、ウェハソートテストを行う時点では形成されておらず、ウェハソートテストの後に形成されてもよい。
【０１３９】
図２８は、図２６に示した工程に続く工程を示す平面図である。図２９は、図２９における２９−２９線断面図である。この工程では、まず、基礎構造物前ウェハ１０１の第１の面１０１ａを覆うように、保護層１０３を形成する。保護層１０３は、例えばフォトレジストによって形成される。次に、基礎構造物前ウェハ１０１に対して、複数の半導体チップ予定部３０Ｐの各々の領域を画定するように、基礎構造物前ウェハ１０１の第１の面１０１ａにおいて開口する複数の溝１０４を形成する。なお、図２８では、保護層１０３を省略している。
【０１４０】
隣接する２つの半導体チップ予定部３０Ｐの境界の位置では、隣接する２つの半導体チップ予定部３０Ｐの境界を通るように溝１０４が形成される。溝１０４は、その底部が基礎構造物前ウェハ１０１の第２の面１０１ｂに達しないように形成される。溝１０４の幅は、例えば５０〜１５０μｍの範囲内である。溝１０４の深さは、例えば２０〜８０μｍの範囲内である。
【０１４１】
溝１０４は、例えば、ダイシングソーによって形成してもよいし、エッチングによって形成してもよい。エッチングとしては、反応性イオンエッチングや、エッチング液として例えばＫＯＨを用いた異方性ウェットエッチングが用いられる。エッチングによって溝１０４を形成する場合には、フォトレジストよりなる保護層１０３をフォトリソグラフィによってパターニングして、エッチングマスクを形成してもよい。溝１０４の形成後、保護層１０３を除去する。このようにして、複数の溝１０４が形成された後の基礎構造物前ウェハ１０１よりなる研磨前基礎構造物本体１０５が作製される。
【０１４２】
図３０は、図２９に示した工程に続く工程を示している。この工程では、研磨前基礎構造物本体１０５の複数の溝１０４を埋め、且つ複数の電極パッド３４およびパッシベーション膜３５を覆うように、絶縁膜１０６Ｐを形成する。この絶縁膜１０６Ｐは、後に絶縁部３１の一部となるものである。絶縁膜１０６Ｐは、エポキシ樹脂、ポリイミド樹脂等の樹脂によって形成してもよい。また、絶縁膜１０６Ｐは、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成してもよい。また、絶縁膜１０６Ｐは、シリコン酸化物、シリコン窒化物等の無機材料によって形成してもよい。
【０１４３】
絶縁膜１０６Ｐは、熱膨張係数の小さな樹脂によって形成することが好ましい。熱膨張係数の小さな樹脂によって絶縁膜１０６Ｐを形成することにより、後にダイシングソーによって絶縁膜１０６Ｐを切断する場合に、絶縁膜１０６Ｐの切断が容易になる。
【０１４４】
また、絶縁膜１０６Ｐは、透明であることが好ましい。絶縁膜１０６Ｐが透明であることにより、絶縁膜１０６Ｐの上に、絶縁膜１０６Ｐを通して認識可能なアライメントマークを形成し、このアライメントマークを利用して、積層される複数の基礎構造物の位置合わせを行うことが可能になる。
【０１４５】
また、絶縁膜１０６Ｐは、複数の溝１０４を埋める第１層と、この第１層、複数の電極パッド３４およびパッシベーション膜３５を覆う第２層とを含んでいてもよい。この場合、第１層と第２層は、同じ材料によって形成してもよいし、異なる材料によって形成してもよい。第１層は、熱膨張係数の小さな樹脂によって形成することが好ましい。第２層は、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成してもよい。また、アッシング、化学機械研磨（ＣＭＰ）等によって第１層の上面を平坦化した後に、第１層の上に第２層を形成してもよい。
【０１４６】
ウェハソートテストを行う時点でパッシベーション膜３５が形成されていない場合には、絶縁膜１０６Ｐの第２層をパッシベーション膜としてもよい。この場合、第２層は、シリコン酸化物、シリコン窒化物等の無機材料によって形成してもよい。なお、絶縁膜１０６Ｐの第２層をパッシベーション膜とする場合には、第２層の形成当初、第２層には、複数の電極パッド３４の上面を露出させる複数の開口部は形成されていない。
【０１４７】
次に、図３１および図３２を参照して、正常に動作する半導体チップ予定部３０Ｐにおいて、絶縁膜１０６Ｐに、複数の電極パッド３４を露出させるための複数の開口部を形成する工程について説明する。図３１は、図３０に示した工程に続く工程を示している。図３２は、図３１に示した工程に続く工程を示している。
【０１４８】
ここでは、まず、絶縁膜１０６Ｐの全体あるいは第２層が、ネガ型の感光性を有する材料によって形成され、フォトリソグラフィによって絶縁膜１０６Ｐに開口部を形成する例について説明する。この例では、まず、全ての半導体チップ予定部３０Ｐにおいて一括して、図３１に示したマスク２０１Ａを用いて、絶縁膜１０６Ｐを露光する。マスク２０１Ａは、絶縁膜１０６Ｐのうち、開口部が形成される部分に対しては光が照射されず、他の部分に対しては光が照射されるようにするパターンを有している。絶縁膜１０６Ｐのうち、光が照射されなかった部分は現像液に対して可溶性であり、光が照射された部分は現像液に対して不溶性になる。
【０１４９】
次に、ステップ式投影露光装置、いわゆるステッパーを用いて、正常に動作しない半導体チップ予定部３０Ｐにおいてのみ、選択的に、図３１に示したマスク２０１Ｂを用いて、絶縁膜１０６Ｐを露光する。その際、ウェハソートテストによって得られた基礎構造物前ウェハ１０１毎の、正常に動作する半導体チップ予定部３０Ｐと正常に動作しない半導体チップ予定部３０Ｐの位置情報を用いる。図３１では、左側の半導体チップ予定部３０Ｐは正常に動作する半導体チップ予定部３０Ｐであり、右側の半導体チップ予定部３０Ｐは正常に動作しない半導体チップ予定部３０Ｐである。マスク２０１Ｂは、全面的に光を透過するマスクである。この工程により、正常に動作しない半導体チップ予定部３０Ｐでは、絶縁膜１０６Ｐの全体が現像液に対して不溶性になる。
【０１５０】
次に、絶縁膜１０６Ｐを、現像液によって現像する。これにより、図３２に示したように、正常に動作する半導体チップ予定部３０Ｐ（左側）では、絶縁膜１０６Ｐに、複数の電極パッド３４を露出させるための複数の開口部１０６ａが形成される。一方、正常に動作しない半導体チップ予定部３０Ｐ（右側）では、絶縁膜１０６Ｐに複数の開口部１０６ａは形成されない。現像後の絶縁膜１０６Ｐのうち、正常に動作する半導体チップ予定部３０Ｐに対応する部分は第１の種類の絶縁層１０６Ａとなり、正常に動作しない半導体チップ予定部３０Ｐに対応する部分は第２の種類の絶縁層１０６Ｂとなる。第１の種類の絶縁層１０６Ａは、複数の電極パッド３４を露出させる複数の開口部１０６ａを有し、複数の電極パッド３４の周囲に配置されている。第２の種類の絶縁層１０６Ｂは、複数の電極パッド３４を露出させることなく覆っている。
【０１５１】
ここで、絶縁膜１０６Ｐの全体あるいは第２層が感光性を有しない材料によって形成されている場合に、絶縁膜１０６Ｐに複数の開口部１０６ａを形成する方法の一例について説明する。この例では、まず、絶縁膜１０６Ｐの上に、ネガ型のフォトレジスト層を形成する。次に、前述の絶縁膜１０６Ｐに対する露光および現像と同じ方法で、フォトレジスト層に対する露光および現像を行う。これにより、正常に動作する半導体チップ予定部３０Ｐでは、フォトレジスト層において、複数の電極パッド３４に対応する位置に複数の開口部が形成される。一方、正常に動作しない半導体チップ予定部３０Ｐでは、フォトレジスト層に複数の開口部は形成されない。次に、このフォトレジスト層をエッチングマスクとして用いて、絶縁膜１０６Ｐを選択的にエッチングすることによって、絶縁膜１０６Ｐに複数の開口部１０６ａを形成する。その後、フォトレジスト層は、除去してもよいし、残して絶縁層１０６Ａ，１０６Ｂの一部としてもよい。
【０１５２】
図３３および図３４は、図３２に示した工程に続く工程を示している。図３３は、図３４における３３−３３線断面図である。この工程では、例えばめっき法によって、絶縁層１０６Ａ，１０６Ｂの上に、電極３２を形成する。正常に動作する半導体チップ予定部３０Ｐでは、電極３２のうちの第１の種類の電極３２Ａ１〜３２Ａ４と第４の種類の電極３２Ｄ１，３２Ｄ２は、絶縁層１０６Ａの複数の開口部１０６ａを通して、それぞれ対応する電極パッド３４に接触してこれに電気的に接続される。正常に動作する半導体チップ予定部３０Ｐにおいて、第２の種類の電極３２Ｂ１〜３２Ｂ６と第３の種類の電極３２Ｃ１〜３２Ｃ６は、半導体チップ予定部３０Ｐに接触しない。一方、正常に動作しない半導体チップ予定部３０Ｐでは、絶縁層１０６Ｂに複数の開口部１０６ａが形成されていないので、いずれの電極３２も半導体チップ予定部３０Ｐに接触しない。
【０１５３】
このようにして、図３３および図３４に示した研磨前基礎構造物１０９が作製される。研磨前基礎構造物１０９は、基礎構造物前ウェハ１０１の第１の面１０１ａに対応する第１の面１０９ａと、基礎構造物前ウェハ１０１の第２の面１０１ｂに対応する第２の面１０９ｂとを有している。
【０１５４】
電極３２は、Ｃｕ等の導電性材料によって形成される。また、電極３２をめっき法によって形成する場合には、まず、めっき用のシード層を形成する。次に、シード層の上に、フォトレジスト層を形成し、フォトリソグラフィによりフォトレジスト層をパターニングすることによって、後に電極３２が収容される複数の開口部を有するフレームを形成する。次に、めっき法によって、フレームの開口部内であってシード層の上に、電極３２の一部となるめっき層を形成する。めっき層の厚みは、例えば５〜１５μｍの範囲内である。次に、フレームを除去し、更に、シード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。これにより、めっき層およびその下に残ったシード層によって電極３２が形成される。
【０１５５】
図３５は、図３３に示した工程に続く工程を示している。この工程では、研磨前基礎構造物１０９の第１の面１０９ａが、図３５に示した板状の治具１１２の一方の面に対向するように、絶縁性の接着剤によって、研磨前基礎構造物１０９を治具１１２に張り付ける。以下、この治具１１２に貼り付けられた研磨前基礎構造物１０９を、第１の研磨前基礎構造物１０９と呼ぶ。図３５において、符号１１３は、接着剤によって形成された絶縁層を示している。
【０１５６】
図３６は、図３５に示した工程に続く工程を示している。この工程では、第１の研磨前基礎構造物１０９における第２の面１０９ｂを研磨する。この研磨は、複数の溝１０４が露出するまで行う。図３５において、破線は、研磨後の第２の面１０９ｂの位置を示している。第１の研磨前基礎構造物１０９における第２の面１０９ｂを研磨することにより、第１の研磨前基礎構造物１０９が薄くされて、治具１１２に張り付けられた状態の基礎構造物１１０が形成される。この基礎構造物１１０の厚みは、例えば２０〜８０μｍである。以下、治具１１２に張り付けられた基礎構造物１１０を、第１の基礎構造物１１０と呼ぶ。第１の基礎構造物１１０は、第１の研磨前基礎構造物１０９の第１の面１０９ａに対応する第１の面１１０ａと、その反対側の第２の面１１０ｂとを有している。第２の面１１０ｂは、研磨された面である。複数の溝１０４が露出するまで、第１の研磨前基礎構造物１０９における第２の面１０９ｂを研磨することにより、複数の半導体チップ予定部３０Ｐは、互いに分離されて、それぞれ半導体チップ３０となる。
【０１５７】
図３７は、図３６に示した工程に続く工程を示している。この工程では、まず、治具１１２に張り付けられた第１の基礎構造物１１０に、絶縁性の接着剤によって、研磨前基礎構造物１０９を張り付ける。この研磨前基礎構造物１０９は、第１の面１０９ａが、第１の基礎構造物１１０の研磨された面すなわち第２の面１１０ｂに対向するように、第１の基礎構造物１１０に張り付けられる。以下、第１の基礎構造物１１０に張り付けられる研磨前基礎構造物１０９を、第２の研磨前基礎構造物１０９と呼ぶ。第１の基礎構造物１１０と第２の研磨前基礎構造物１０９との間において接着剤によって形成される絶縁層１１３は、第２の研磨前基礎構造物１０９における電極３２を覆い、後に絶縁部３１の一部となる。
【０１５８】
次に、図示しないが、第２の研磨前基礎構造物１０９における第２の面１０９ｂを研磨する。この研磨は、複数の溝１０４が露出するまで行う。第２の研磨前基礎構造物１０９における第２の面１０９ｂを研磨することにより、第２の研磨前基礎構造物１０９が薄くされて、第１の基礎構造物１１０に張り付けられた状態の第２の基礎構造物１１０が形成される。第２の基礎構造物１１０の厚みは、第１の基礎構造物１１０と同様に、例えば２０〜８０μｍである。
【０１５９】
以下、図３７に示した工程と同様の工程を繰り返し行って、積層された３つ以上の基礎構造物１１０を形成してもよい。図３８は、図３７に示した工程に続く工程を示している。図３７に示した工程と同様の工程を繰り返し行って、積層された所定の数の基礎構造物１１０を形成した後は、所定の数の基礎構造物１１０の積層体を治具１１２から分離する。図３８には、４つの基礎構造物１１０の積層体を形成した例を示している。
【０１６０】
次に、積層体において最も上に位置する基礎構造物１１０において、例えばエッチングによって、絶縁層１１３の一部を除去して、電極３２Ｄ１，３２Ｄ２以外の複数の電極３２の一部を露出させ、複数の導体パッドを形成する。次に、複数の導体パッドの上に複数の導体層を形成して、複数の上面端子４を形成する。複数の電極３２における絶縁層１１３に覆われた部分は、上面配線４Ｗとなる。
【０１６１】
次に、積層体において最も下に位置する基礎構造物１１０の下面に、複数の下面端子５、下面配線５Ｗおよび絶縁層８を形成する。複数の端子５および下面配線５Ｗは、Ｃｕ、Ａｕ等の導電性材料によって形成される。複数の下面端子５、下面配線５Ｗおよび絶縁層８は、例えば、以下のようにして形成される。まず、積層体において最も下に位置する基礎構造物１１０の下面に、例えばめっき法によって、複数の下面端子５の各々の一部および下面配線５Ｗとなる第１の導体層を形成する。次に、第１の導体層を覆うように、絶縁層８を形成する。次に、例えばエッチングによって、絶縁層８の一部を除去して、第１の導体層の一部を露出させ、複数の導体パッドを形成する。次に、複数の導体パッドの上に複数の第２の導体層を形成して、それぞれ導体パッドと第２の導体層よりなる複数の下面端子５を形成する。第１の導体層のうち、絶縁層８に覆われた部分は、下面配線５Ｗとなる。
【０１６２】
端子４，５の少なくとも一方は、半田材料よりなり端子４または端子５の表面に露出する半田層を含んでいてもよい。半田材料としては、例えばＡｕＳｎが用いられる。半田層の厚みは、例えば１〜２μｍの範囲内である。端子４が半田層を含む場合には、半田層は、最も上に位置する基礎構造物１１０における電極３２の表面に、直接または下地層を介して、例えばめっき法によって形成される。端子５が半田層を含む場合には、積層体において最も下に位置する基礎構造物１１０の下面に、Ｃｕ、Ａｕ等の導電性材料によって、端子５の一部となる第１の導体層を形成した後、この第１の導体層の表面に、直接または下地層を介して、例えばめっき法によって、第２の導体層としての半田層を形成する。
【０１６３】
ＡｕＳｎは、Ａｕに対する接着性がよい。そのため、端子４，５の一方が、ＡｕＳｎよりなる半田層を含む場合には、端子４，５の他方は、端子４または端子５の表面に露出するＡｕ層を含むことが好ましい。このＡｕ層は、例えばめっき法またはスパッタ法によって形成される。ＡｕＳｎの融点は、ＡｕとＳｎの比率によって異なる。例えば、ＡｕとＳｎの重量比が１：９の場合、ＡｕＳｎの融点は２１７℃である。また、ＡｕとＳｎの重量比が８：２の場合、ＡｕＳｎの融点は２８２℃である。
【０１６４】
このようにして、積層された複数の基礎構造物１１０を含む第１の積層基礎構造物１１５が形成される。各基礎構造物１１０は、本体２の主要部分２Ｍに含まれる階層部分１０のいずれかとなる予定の、配列された複数の予備階層部分１０Ｐを含み、後に隣接する予備階層部分１０Ｐの境界位置で切断される。図３８において、符号１１０Ｃは、基礎構造物１１０の切断位置を示している。第１の積層基礎構造物１１５は、それぞれ後に互いに分離されることによって本体２となる、配列された複数の分離前本体２Ｐを含んでいる。図３８に示した例では、１つの分離前本体２Ｐは、４つの予備階層部分１０Ｐを含んでいる。
【０１６５】
以下、図３９ないし図４２を参照して、第１の積層基礎構造物１１５を用いて、主パッケージ１Ｍを複数個作製する工程について詳しく説明する。ここでは、図３８に示した積層された４つの基礎構造物１１０を含む第１の積層基礎構造物１１５を用いて、４つの階層部分１０を含む主パッケージ１Ｍを複数個作製する例について説明する。
【０１６６】
図３９および図４０は、図３８に示した工程に続く工程を示している。この工程では、複数の第１の積層基礎構造物１１５を積層し且つ上下に隣接する２つの第１の積層基礎構造物１１５を接着して、第２の積層基礎構造物１２０を作製する。図３９および図４０には、１０個の第１の積層基礎構造物１１５を積層して第２の積層基礎構造物１２０を作製した例を示している。上下に隣接する２つの第１の積層基礎構造物１１５は、接着剤によって、容易に分離可能に接着される。この例では、図４０に示したように、第２の積層基礎構造物１２０は、積層された１０個の第１の積層基礎構造物１１５を含み、１つの第１の積層基礎構造物１１５は、積層された４つの基礎構造物１１０を含んでいる。従って、第２の積層基礎構造物１２０は、積層された４０個の基礎構造物１１０を含んでいる。ここで、１つの基礎構造物１１０の厚みを５０μｍとし、上下に隣接する２つの基礎構造物１１０を接着する接着剤の厚みと上下に隣接する２つの第１の積層基礎構造物１１５を接着する接着剤の厚みを無視すると、第２の積層基礎構造物１２０の厚みは、５０μｍ×４０、すなわち２ｍｍとなる。
【０１６７】
図４１は、図３９および図４０に示した工程に続く工程を示している。この工程では、第２の積層基礎構造物１２０を切断することによって、分離前本体２Ｐが、第１の積層基礎構造物１１５が積層された方向とそれに直交する方向とにそれぞれ複数個ずつ並んだ少なくとも１つのブロック１２１を形成する。図４１は、ブロック１２１の一例を示している。図４１に示したブロック１２１では、分離前本体２Ｐは、第１の積層基礎構造物１１５が積層された方向に１０個並び、第１の積層基礎構造物１１５が積層された方向と直交する方向に４つ並んでいる。この例では、ブロック１２１は、４０個の分離前本体２Ｐを含んでいる。
【０１６８】
次に、ブロック１２１に含まれる全ての分離前本体２Ｐに対して一括して配線３を形成する。配線３をめっき法によって形成する場合には、まず、めっき用のシード層を形成する。次に、シード層の上に、フォトレジスト層を形成し、フォトリソグラフィによりフォトレジスト層をパターニングすることによって、後に複数の分離前本体２Ｐに対応した複数の配線３が収容される複数の開口部を有するフレームを形成する。次に、めっき法によって、フレームの開口部内であってシード層の上に、配線３の一部となるめっき層を形成する。次に、フレームを除去し、更に、シード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。これにより、めっき層およびその下に残ったシード層によって配線３が形成される。配線３は分離前本体２Ｐ毎に形成される。
【０１６９】
主パッケージ１Ｍを作製する工程では、次に、複数個の主パッケージ１Ｍが形成されるように、それぞれ配線３が形成された複数の分離前本体２Ｐを互いに分離する工程が行われる。この工程について、図４２を参照して説明する。この工程では、まず、ブロック１２１を、分離前本体２Ｐが積層された方向と直交する方向に隣接する２つの分離前本体２Ｐの境界の位置で切断する。これにより、図４２における（ａ）に示した積層体が複数個形成される。この積層体は、積層された複数の分離前本体２Ｐを含んでいる。この積層体において、隣接する２つの分離前本体２Ｐは、図３９および図４０に示した工程で第２の積層基礎構造物１２０を作製する際に上下に隣接する２つの第１の積層基礎構造物１１５を接着するのに用いた接着剤によって、容易に分離可能に接着されている。次に、（ａ）に示した積層体に含まれる複数の分離前本体２Ｐを互いに分離する。これにより、分離前本体２Ｐは本体２となり、この本体２と配線３とを備えた主パッケージ１Ｍが複数個形成される。図４２における（ｂ）は、１つの主パッケージ１Ｍを示している。
【０１７０】
以上、図２５ないし図４２を参照して説明した一連の工程により、主パッケージ１Ｍが複数個作製される。ここまでは、図３８に示したように４つの基礎構造物１１０を含む第１の積層基礎構造物１１５を用いて、４つの階層部分１０を含む主パッケージ１Ｍを複数個作製する例について説明してきた。しかし、本実施の形態では、第１の積層基礎構造物１１５に含まれる基礎構造物１１０の数を変えることによって、階層部分１０の数の異なる複数種類の主パッケージ１Ｍを作製することができる。また、本実施の形態では、第１の積層基礎構造物１１５の代わりに、１つの基礎構造物１１０の下面に複数の下面端子５５が形成された構造物を作製し、この構造物を第１の積層基礎構造物１１５の代わりに用いて、図３９ないし図４２を参照して説明した一連の工程により、階層部分１０を１つだけ含むパッケージを複数個作製することにより、例えば図７および図８に示したような追加パッケージ５１を複数個作製することができる。
【０１７１】
以下、本実施の形態に係るコンビネーションと、このコンビネーションを用いた本実施の形態に係る複合型積層チップパッケージ１の製造方法の効果について説明する。
【０１７２】
本実施の形態に係るコンビネーションおよび複合型積層チップパッケージ１の製造方法では、複数の相対的位置関係のいずれにおいても、互いに接する第１および第２の端子の少なくとも１つの対が形成され、且つ、相対的位置関係毎に、少なくとも１つの対を構成する第１および第２の端子の組み合わせが異なる。そして、主パッケージ１Ｍと追加パッケージ５１は、複数の相対的位置関係の中から、追加半導体チップ８０が主パッケージ１Ｍ内のどの半導体チップ３０の代替となるかに応じて選択された１つの相対的位置関係で配置される。これにより、本実施の形態では、主パッケージ１Ｍ内のどの半導体チップ３０が不良であっても、主パッケージ１Ｍと追加パッケージ５１の相対的位置関係を選択することにより、１種類の追加パッケージ５１の追加半導体チップ８０を不良の半導体チップ３０の代替とすることができる。従って、本実施の形態によれば、積層された複数の半導体チップ３０を含むパッケージであって、不良の半導体チップ３０を含んでいても、不良の半導体チップ３０を含んでいない場合と同等の機能を有するパッケージすなわち複合型積層チップパッケージ１を低コストで実現することが可能になる。
【０１７３】
なお、主パッケージ１Ｍ内のどの半導体チップ３０が不良であるかは、ウェハソートテストによって得られた、正常に動作する半導体チップ予定部３０Ｐと正常に動作しない半導体チップ予定部３０Ｐの位置情報から知ることができる。
【０１７４】
また、本実施の形態では、主パッケージ１Ｍにおいて、複数の上面端子４は、主要部分２Ｍにおいて最も上に位置する階層部分１０における複数の電極３２を用いて構成されている。このような構成により、本実施の形態によれば、主要部分２Ｍ内の全ての階層部分１０において、複数の電極３２のレイアウトを同じにすることができ、且つ最も上に位置する階層部分１０における複数の電極３２を用いて複数の上面端子４を構成することが可能になる。
【０１７５】
また、本実施の形態では、不良の半導体チップ３０は配線３に電気的に接続されていない。そのため、不良の半導体チップ３０は、単なる絶縁層とみなすことができる。従って、本実施の形態によれば、不良の半導体チップ３０が複合型積層チップパッケージ１の誤動作の原因になることを防止しながら、不良の半導体チップ３０を使用不能にすることができる。
【０１７６】
なお、本発明における主パッケージは、端子４と端子５の配置が、図２および図３に示した主パッケージ１Ｍとは上下が逆のものであってもよい。以下、このような主パッケージを変形例の主パッケージと呼ぶ。また、本発明における追加パッケージは、端子５４と端子５５の配置が、図７および図８に示した追加パッケージ５１とは上下が逆のものであってもよい。以下、このような追加パッケージを変形例の追加パッケージと呼ぶ。
【０１７７】
本発明のコンビネーションは、変形例の主パッケージと変形例の追加パッケージからなるものであってもよい。以下、このコンビネーションを、変形例のコンビネーションと呼ぶ。変形例のコンビネーションにおいて、複数の第１の端子は、変形例の主パッケージの主要部分２Ｍの下面２Ｍｂに配置されている。また、少なくとも１つの第２の端子と複数の第３の端子は、追加パッケージ本体５２の上面５２ａに配置され、複数の第４の端子は、追加パッケージ本体５２の下面５２ｂに配置されている。変形例のコンビネーションでは、変形例の主パッケージの下に変形例の追加パッケージを配置して、互いに接する端子同士を接合することにより、複合型積層チップパッケージを構成することができる。
【０１７８】
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。第１の実施の形態と同様に、本実施の形態に係る主パッケージと追加パッケージのコンビネーションは、積層された主パッケージと追加パッケージを備えた複合型積層チップパッケージを構成するためのものである。
【０１７９】
始めに、図４３ないし図４８を参照して、本実施の形態における主パッケージの構成について説明する。図４３は、本実施の形態における４つの主パッケージを含むモジュールの斜視図である。図４４は、本実施の形態における主パッケージの斜視図である。図４５は、下側から見た図４４の主パッケージを示す斜視図である。図４６は、図４４の主パッケージに含まれる１つの階層部分を示す平面図である。図４７は、図４６に示した階層部分を示す斜視図である。図４８は、図４４の主パッケージにおける複数の下面端子と下面配線を上から見た状態で示す平面図である。
【０１８０】
図４３に示したモジュールＭＤは、積層され電気的に接続された４つの主パッケージ１Ｃ，１Ｄ，１Ｅ，１Ｆを備えている。主パッケージ１Ｃ，１Ｄ，１Ｅ，１Ｆは、上からこの順に配置されている。以下、任意の主パッケージに関しては、符号１Ｍを付して表す。
【０１８１】
図４４および図４５に示したように、主パッケージ１Ｍは、第１の実施の形態と同様に、上面２ａ、下面２ｂ、および４つの側面２ｃ，２ｄ，２ｅ，２ｆを有する本体２を備えている。主パッケージ１Ｍは、更に、本体２の少なくとも１つの側面に配置された複数の導電路Ｗを含む配線３を備えている。図４４および図４５に示した例では、複数の導電路Ｗは、側面２ｃにのみ配置されている。本体２は、積層された複数の階層部分１０を含むと共に上面２Ｍａと下面２Ｍｂを有する主要部分２Ｍを有している。
【０１８２】
第１の実施の形態と同様に、本体２は、更に、複数の上面端子４と、複数の下面端子５と、上面配線４Ｗと、下面配線５Ｗと、絶縁層８とを含んでいる。図４４および図４５では、絶縁層８を破線で示している。
【０１８３】
本体２の上面２ａに垂直な方向（Ｚ方向）から見たときに、複数の下面端子５は、複数の上面端子４とオーバーラップする位置に配置されている。従って、４つの主パッケージ１Ｍを上下に配置した場合、上側の主パッケージ１Ｍにおける複数の下面端子５は、下側の主パッケージ１Ｍにおける複数の上面端子４に対向する。本実施の形態では、４つの主パッケージ１Ｍを積層する場合、上下に隣接する２つの主パッケージ１Ｍにおいて、上側の主パッケージ１Ｍにおける複数の下面端子５は、下側の主パッケージ１Ｍにおける複数の上面端子４に接合されて電気的に接続される。
【０１８４】
本実施の形態では、特に、主要部分２Ｍが含む階層部分１０の数は２つである。２つの階層部分１０は、主要部分２Ｍの上面２Ｍａと下面２Ｍｂの間において積層されている。２つの階層部分１０は、例えば接着剤によって接合されている。以下、図４４および図４５に示した主パッケージ１Ｍに含まれる２つの階層部分１０を互いに区別して表す場合には、上側の階層部分１０を符号１０Ｓ１で表し、下側の階層部分１０を符号１０Ｓ２で表す。
【０１８５】
図４６および図４７に示したように、本実施の形態における階層部分１０の構成は、複数の電極３２の構成を除いて、第１の実施の形態と同じである。
【０１８６】
１つの主パッケージ１Ｍにおける２つの階層部分１０の少なくとも一方において、半導体チップ３０は、複数の電極３２のうちの２つ以上の電極３２を介して、複数の導電路Ｗのうちの２つ以上の導電路Ｗに電気的に接続されている。
【０１８７】
以下、本実施の形態における複数の端子４，５、複数の導電路Ｗおよび複数の電極３２について詳しく説明する。本実施の形態では、複数の下面端子５が、それぞれ対応する上面端子４に導電路Ｗを介して電気的に接続されることによって、互いに電気的に接続された上面端子４と下面端子５の複数の対が形成されている。複数の対は、複数の非オーバーラップ端子対を含み、非オーバーラップ端子対の各々は、互いに電気的に接続され且つ本体２の上面２ａに垂直な方向（Ｚ方向）から見たときに互いにオーバーラップしない位置にあるいずれか１つの上面端子４といずれか１つの下面端子５からなる。複数の対は、更に、複数のオーバーラップ端子対を含み、オーバーラップ端子対の各々は、互いに電気的に接続され且つ本体２の上面２ａに垂直な方向（Ｚ方向）から見たときに互いにオーバーラップする位置にあるいずれか１つの上面端子４といずれか１つの下面端子５からなる。
【０１８８】
図４４および図４５に示した例では、複数の上面端子４は、第１の種類の端子４Ａ１，４Ａ２，４Ａ３，４Ａ４と、第２の種類の端子４Ｂ１１，４Ｂ１２，４Ｂ１３，４Ｂ２１，４Ｂ２２，４Ｂ２３，４Ｂ３１，４Ｂ３２，４Ｂ３３と、第３の種類の端子４Ｃ１１，４Ｃ２１，４Ｃ３１とを含んでいる。同様に複数の下面端子５は、第１の種類の端子５Ａ１，５Ａ２，５Ａ３，５Ａ４と、第２の種類の端子５Ｂ１１，５Ｂ１２，５Ｂ１３，５Ｂ２１，５Ｂ２２，５Ｂ２３，５Ｂ３１，５Ｂ３２，５Ｂ３３と、第３の種類の端子５Ｃ１１，５Ｃ２１，５Ｃ３１とを含んでいる。端子５Ａ１〜５Ａ４，５Ｂ１１〜５Ｂ１３，５Ｂ２１〜５Ｂ２３，５Ｂ３１〜５Ｂ３３，５Ｃ１１，５Ｃ２１，５Ｃ３１は、それぞれ、端子４Ａ１〜４Ａ４，４Ｂ１１〜４Ｂ１３，４Ｂ２１〜４Ｂ２３，４Ｂ３１〜４Ｂ３３，４Ｃ１１，４Ｃ２１，４Ｃ３１と対を形成している。
【０１８９】
端子の対（４Ａ１，５Ａ１）、（４Ａ２，５Ａ２）、（４Ａ３，５Ａ３）、（４Ａ４，５Ａ４）の各々における上面端子４と下面端子５は、互いに電気的に接続され且つ本体２の上面２ａに垂直な方向（Ｚ方向）から見たときに互いにオーバーラップする位置にある。従って、これらの対は、オーバーラップ端子対である。
【０１９０】
端子の対（４Ｂ１１，５Ｂ１１）、（４Ｂ１２，５Ｂ１２）、（４Ｂ１３，５Ｂ１３）、（４Ｂ２１，５Ｂ２１）、（４Ｂ２２，５Ｂ２２）、（４Ｂ２３，５Ｂ２３）、（４Ｂ３１，５Ｂ３１）、（４Ｂ３２，５Ｂ３２）、（４Ｂ３３，５Ｂ３３）、（４Ｃ１１，５Ｃ１１）、（４Ｃ２１，５Ｃ２１）、（４Ｃ３１，５Ｃ３１）の各々における上面端子４と下面端子５は、互いに電気的に接続され且つ本体２の上面２ａに垂直な方向（Ｚ方向）から見たときに互いにオーバーラップしない位置にある。従って、これらの対は、非オーバーラップ端子対である。
【０１９１】
本体２の上面２ａに垂直な方向（Ｚ方向）から見たときに、端子５Ｂ１１，５Ｂ１２，５Ｂ１３，５Ｃ１１，５Ｂ２１，５Ｂ２２，５Ｂ２３，５Ｃ２１，５Ｂ３１，５Ｂ３２，５Ｂ３３，５Ｃ３１は、それぞれ、端子４Ｃ１１，４Ｂ１１，４Ｂ１２，４Ｂ１３，４Ｃ２１，４Ｂ２１，４Ｂ２２，４Ｂ２３，４Ｃ３１，４Ｂ３１，４Ｂ３２，４Ｂ３３とオーバーラップする位置にある。
【０１９２】
複数の導電路Ｗは、第１の種類の導電路ＷＡ１，ＷＡ２，ＷＡ３，ＷＡ４と、第２の種類の導電路ＷＢ１１，ＷＢ１２，ＷＢ１３，ＷＢ２１，ＷＢ２２，ＷＢ２３，ＷＢ３１，ＷＢ３２，ＷＢ３３と、第３の種類の導電路ＷＣ１１，ＷＣ２１，ＷＣ３１とを含んでいる。第１の種類の導電路ＷＡ１，ＷＡ２，ＷＡ３，ＷＡ４は、それぞれ、オーバーラップ端子対（４Ａ１，５Ａ１）、（４Ａ２，５Ａ２）、（４Ａ３，５Ａ３）、（４Ａ４，５Ａ４）の各々における上面端子４と下面端子５を電気的に接続している。第１の種類の複数の導電路ＷＡ１〜ＷＡ４は、主要部分２Ｍ内の全ての階層部分１０に共通する用途を有するものである。
【０１９３】
第２の種類の導電路ＷＢ１１，ＷＢ１２，ＷＢ１３，ＷＢ２１，ＷＢ２２，ＷＢ２３，ＷＢ３１，ＷＢ３２，ＷＢ３３は、それぞれ、非オーバーラップ端子対（４Ｂ１１，５Ｂ１１）、（４Ｂ１２，５Ｂ１２）、（４Ｂ１３，５Ｂ１３）、（４Ｂ２１，５Ｂ２１）、（４Ｂ２２，５Ｂ２２）、（４Ｂ２３，５Ｂ２３）、（４Ｂ３１，５Ｂ３１）、（４Ｂ３２，５Ｂ３２）、（４Ｂ３３，５Ｂ３３）の各々における上面端子４と下面端子５を電気的に接続している。第２の種類の導電路は、主要部分２Ｍ内の２つの階層部分１０における２つの半導体チップ３０のいずれにも電気的に接続されていない。第２の種類の導電路を、バイパス導電路とも呼ぶ。
【０１９４】
第３の種類の導電路ＷＣ１１，ＷＣ２１，ＷＣ３１は、それぞれ、非オーバーラップ端子対（４Ｃ１１，５Ｃ１１）、（４Ｃ２１，５Ｃ２１）、（４Ｃ３１，５Ｃ３１）の各々における上面端子４と下面端子５を電気的に接続している。第３の種類の導電路は、主要部分２Ｍ内の２つの階層部分１０の少なくとも一方における半導体チップ３０との電気的接続に用いられる。
【０１９５】
図４４に示したように、主要部分２Ｍの上面２Ｍａにおいて、端子４Ａ１〜４Ａ４，４Ｂ１１〜４Ｂ１３，４Ｂ２１〜４Ｂ２３，４Ｂ３１〜４Ｂ３３，４Ｃ１１，４Ｃ２１，４Ｃ３１は、それぞれ、それらに最も近い位置にある導電路ＷＡ１〜ＷＡ４，ＷＢ１１〜ＷＢ１３，ＷＢ２１〜ＷＢ２３，ＷＢ３１〜ＷＢ３３，ＷＣ１１，ＷＣ２１，ＷＣ３１に電気的に接続されている。また、図４５に示したように、主要部分２Ｍの下面２Ｍｂにおいて、端子５Ａ１〜５Ａ４は、それぞれ、それらに最も近い位置にある導電路ＷＡ１〜ＷＡ４に電気的に接続されている。しかし、端子５Ｂ１１〜５Ｂ１３，５Ｂ２１〜５Ｂ２３，５Ｂ３１〜５Ｂ３３は、それぞれ、それらに最も近い位置にある導電路に隣接する導電路ＷＢ１１〜ＷＢ１３，ＷＢ２１〜ＷＢ２３，ＷＢ３１〜ＷＢ３３に電気的に接続されている。また、端子５Ｃ１１，５Ｃ２１，５Ｃ３１は、それぞれ、端子５Ｂ１１，５Ｂ２１，５Ｂ３１に最も近い位置にある導電路ＷＣ１１，ＷＣ２１，ＷＣ３１に電気的に接続されている。
【０１９６】
図４６および図４７に示したように、複数の電極３２は、以下の第１ないし第４の種類の電極を含んでいる。第１の種類の電極３２Ａ１，３２Ａ２，３２Ａ３，３２Ａ４は、それぞれ、本体２の上面２ａに垂直な方向（Ｚ方向）から見たときに端子４Ａ１，４Ａ２，４Ａ３，４Ａ４に対応する位置にある。また、第１の種類の電極３２Ａ１，３２Ａ２，３２Ａ３，３２Ａ４は、第１の種類の導電路ＷＡ１，ＷＡ２，ＷＡ３，ＷＡ４に電気的に接続されている。主要部分２Ｍ内の２つの階層部分１０の少なくとも一方において、第１の種類の電極３２Ａ１〜３２Ａ４は、半導体チップ３０に接触してこれに電気的に接続されている。図４６において、電極３２Ａ１〜３２Ａ４中の破線の四角は、電極３２Ａ１〜３２Ａ４のうち半導体チップ３０に接触している部分を表している。
【０１９７】
第２の種類の電極３２Ｂ１１，３２Ｂ１２，３２Ｂ１３，３２Ｂ２１，３２Ｂ２２，３２Ｂ２３，３２Ｂ３１，３２Ｂ３２，３２Ｂ３３は、それぞれ、本体２の上面２ａに垂直な方向（Ｚ方向）から見たときに端子４Ｂ１１，４Ｂ１２，４Ｂ１３，４Ｂ２１，４Ｂ２２，４Ｂ２３，４Ｂ３１，４Ｂ３２，４Ｂ３３に対応する位置にある。また、第２の種類の電極３２Ｂ１１，３２Ｂ１２，３２Ｂ１３，３２Ｂ２１，３２Ｂ２２，３２Ｂ２３，３２Ｂ３１，３２Ｂ３２，３２Ｂ３３は、それぞれ、第２の種類の導電路ＷＢ１１，ＷＢ１２，ＷＢ１３，ＷＢ２１，ＷＢ２２，ＷＢ２３，ＷＢ３１，ＷＢ３２，ＷＢ３３に電気的に接続されている。
【０１９８】
第３の種類の電極３２Ｃ１１，３２Ｃ２１，３２Ｃ３１は、それぞれ、本体２の上面２ａに垂直な方向（Ｚ方向）から見たときに端子４Ｃ１１，４Ｃ２１，４Ｃ３１に対応する位置にある。また、第３の種類の電極３２Ｃ１１，３２Ｃ２１，３２Ｃ３１は、それぞれ、第３の種類の導電路ＷＣ１１，ＷＣ２１，ＷＣ３１に電気的に接続されている。第２の種類の電極と第３の種類の電極は、半導体チップ３０に接触しない。
【０１９９】
第４の種類の電極３２Ｄ１は、電極３２Ｃ１１に電気的に接続されている。もう１つの第４の種類の電極３２Ｄ２は、階層部分１０毎に異なる信号が対応付けられる電極である。電極３２Ｄ２は、分岐した２つの枝部を有している。２つの枝部は、本体２の側面２ｃに配置された２つの端面を有している。この２つの端面は、それぞれ、２つの電極３２Ｃ２１，３２Ｃ３１の端面の近傍に配置されている。また、主要部分２Ｍ内の２つの階層部分１０の少なくとも一方において、第４の種類の電極３２Ｄ１，３２Ｄ２は、半導体チップ３０に接触してこれに電気的に接続されている。図４６において、電極３２Ｄ１，３２Ｄ２中の破線の四角は、電極３２Ｄ１，３２Ｄ２のうち半導体チップ３０に接触している部分を表している。
【０２００】
電極３２Ｄ１は、電極３２Ｃ１１を介して、導電路ＷＣ１１に電気的に接続されている。また、階層部分１０Ｓ１では、導電路ＷＣ２１が部分的に幅広に形成されることによって、導電路ＷＣ２１は電極３２Ｄ２の一方の枝部の端面に接している。これにより、階層部分１０Ｓ１の電極３２Ｄ２は、導電路ＷＣ２１に電気的に接続されている。また、階層部分１０Ｓ２では、導電路ＷＣ３１が部分的に幅広に形成されることによって、導電路ＷＣ３１は電極３２Ｄ２の他方の枝部の端面に接している。これにより、階層部分１０Ｓ２の電極３２Ｄ２は、導電路ＷＣ３１に電気的に接続されている。
【０２０１】
階層部分１０Ｓ２では、絶縁部３１は、半導体チップ３０の第１の面３０ａおよび複数の電極３２も覆っている。階層部分１０Ｓ１では、絶縁部３１は、電極３２Ｄ１，３２Ｄ２以外の複数の電極３２の一部を覆わずに、半導体チップ３０の第１の面３０ａと電極３２の他の部分を覆っている。絶縁部３１によって覆われていない電極３２の一部は、導体パッドを形成している。この導体パッドの上には導体層が形成されている。これら導体パッドおよび導体層は、上面端子４を構成している。このように、本実施の形態では、複数の上面端子４は、主要部分２Ｍにおいて最も上に位置する階層部分１０Ｓ１における電極３２Ｄ１，３２Ｄ２以外の複数の電極３２を用いて構成されている。階層部分１０Ｓ１の複数の電極３２における絶縁部３１に覆われた部分は、上面配線４Ｗとなる。図４３ないし図４５では、階層部分１０Ｓ１における絶縁部３１の一部を破線で表している。
【０２０２】
主パッケージ１Ｍ内の２つの階層部分１０の少なくとも一方は、第１の種類の階層部分１０Ａである。主パッケージ１Ｍ内の２つの階層部分１０は、１つの第２の種類の階層部分１０Ｂを含んでいてもよい。
【０２０３】
第１の種類の階層部分１０Ａでは、半導体チップ３０は、複数の導電路Ｗのうちの２つ以上の導電路Ｗに電気的に接続されている。具体的には、第１の種類の階層部分１０Ａでは、電極３２Ａ１〜３２Ａ４，３２Ｄ１，３２Ｄ２は、半導体チップ３０に接触してこれに電気的に接続されている。これにより、第１の種類の階層部分１０Ａでは、半導体チップ３０は、導電路ＷＡ１〜ＷＡ４と、導電路ＷＣ１１と、導電路ＷＣ２１，ＷＣ３１の一方に電気的に接続されている。第２の種類の階層部分１０Ｂでは、電極３２Ａ１〜３２Ａ４，３２Ｄ１，３２Ｄ２は、半導体チップ３０に接触していない。従って、第２の種類の階層部分１０Ｂでは、半導体チップ３０は、いずれの導電路Ｗにも電気的に接続されていない。
【０２０４】
主パッケージ１Ｍが１つの第２の種類の階層部分１０Ｂを含んでいる場合には、主パッケージ１Ｍに後で説明する追加パッケージを加えて、複合型積層チップパッケージ１を構成する。
【０２０５】
以下、第１の実施の形態と同様に、図４３に示したモジュールＭＤを用いて図２２に示したメモリデバイスを実現する場合を例にとって、主パッケージ１ＭおよびモジュールＭＤについて更に詳しく説明する。本実施の形態では、主パッケージ１Ｃにおける階層部分１０Ｓ１，１０Ｓ２、主パッケージ１Ｄにおける階層部分１０Ｓ１，１０Ｓ２、主パッケージ１Ｅにおける階層部分１０Ｓ１，１０Ｓ２、ならびに主パッケージ１Ｆにおける階層部分１０Ｓ１，１０Ｓ２内の半導体チップ３０が、それぞれ、図２２に示したメモリチップＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４，ＭＣ５，ＭＣ６，ＭＣ７，ＭＣ８である。
【０２０６】
主パッケージ１Ｃ〜１Ｆにおいて、端子４Ａ１，５Ａ１および導電路ＷＡ１は互いに電気的に接続され、端子４Ａ２，５Ａ２および導電路ＷＡ２は互いに電気的に接続され、端子４Ａ３，５Ａ３および導電路ＷＡ３は互いに電気的に接続され、端子４Ａ４，５Ａ４および導電路ＷＡ４は互いに電気的に接続されている。このようして形成された主パッケージ１Ｃの端子４Ａ１〜４Ａ４から主パッケージ１Ｆの端子５Ａ１〜５Ａ４に至る複数の電気的経路は、データバス９１と１つ以上の共通線９２の一部を構成する。
【０２０７】
図４３に示したモジュールＭＤでは、主パッケージ１Ｃの端子４Ｃ１１、主パッケージ１Ｃの導電路ＷＣ１１、主パッケージ１Ｃの端子５Ｃ１１、主パッケージ１Ｄの端子４Ｂ１３、主パッケージ１Ｄの導電路ＷＢ１３、主パッケージ１Ｄの端子５Ｂ１３、主パッケージ１Ｅの端子４Ｂ１２、主パッケージ１Ｅの導電路ＷＢ１２、主パッケージ１Ｅの端子５Ｂ１２、主パッケージ１Ｆの端子４Ｂ１１、主パッケージ１Ｆの導電路ＷＢ１１および主パッケージ１Ｆの端子５Ｂ１１を経由する電気的経路が形成される。この電気的経路は、図２２に示した信号線９３Ｃ１の一部を構成する。この電気的経路には、主パッケージ１Ｃの端子４Ｃ１１または主パッケージ１Ｆの端子５Ｂ１１を介して、チップイネーブル信号ＣＥ１が与えられる。上記電気的経路は、主パッケージ１Ｃ〜１Ｆ内の全ての階層部分１０内の半導体チップ３０のうち、主パッケージ１Ｃの階層部分１０Ｓ１，１０Ｓ２内の半導体チップ３０すなわちメモリチップＭＣ１，ＭＣ２にのみ電気的に接続されている。なぜならば、この電気的経路は、主パッケージ１Ｃでは階層部分１０Ｓ１，１０Ｓ２内の半導体チップ３０に電気的に接続された導電路ＷＣ１１を経由するが、主パッケージ１Ｄ〜１Ｆではバイパス導電路ＷＢ１３，ＷＢ１２，ＷＢ１１を経由するからである。このようにして、メモリチップＭＣ１〜ＭＣ８のうちのメモリチップＭＣ１，ＭＣ２にのみチップイネーブル信号ＣＥ１を与えることのできる電気的経路が形成される。
【０２０８】
同様にして、メモリチップＭＣ３，ＭＣ４にのみチップイネーブル信号ＣＥ２を与えることのできる電気的経路、メモリチップＭＣ５，ＭＣ６にのみチップイネーブル信号ＣＥ３を与えることのできる電気的経路、ならびにメモリチップＭＣ７，ＭＣ８にのみチップイネーブル信号ＣＥ４を与えることのできる３つの電気的経路も形成される。
【０２０９】
また、モジュールＭＤでは、主パッケージ１Ｃの端子４Ｃ２１、主パッケージ１Ｃの導電路ＷＣ２１、主パッケージ１Ｃの端子５Ｃ２１、主パッケージ１Ｄの端子４Ｂ２３、主パッケージ１Ｄの導電路ＷＢ２３、主パッケージ１Ｄの端子５Ｂ２３、主パッケージ１Ｅの端子４Ｂ２２、主パッケージ１Ｅの導電路ＷＢ２２、主パッケージ１Ｅの端子５Ｂ２２、主パッケージ１Ｆの端子４Ｂ２１、主パッケージ１Ｆの導電路ＷＢ２１および主パッケージ１Ｆの端子５Ｂ２１を経由する電気的経路が形成される。この電気的経路は、図２２に示した信号線９３Ｒ１の一部を構成する。上記電気的経路は、主パッケージ１Ｃ〜１Ｆ内の全ての階層部分１０内の半導体チップ３０のうち、主パッケージ１Ｃの階層部分１０Ｓ１内の半導体チップ３０すなわちメモリチップＭＣ１にのみ電気的に接続されている。このようにして、メモリチップＭＣ１〜ＭＣ８のうちのメモリチップＭＣ１のみのレディー／ビジー信号を伝達して、主パッケージ１Ｃの端子４Ｃ２１または主パッケージ１Ｆの端子５Ｂ２１より出力することのできる電気的経路が形成される。
【０２１０】
同様にして、メモリチップＭＣ２〜ＭＣ８のうちの１つにのみ電気的に接続され、そのメモリチップのみのレディー／ビジー信号を伝達し、出力することのできる７つの電気的経路も形成される。
【０２１１】
以上説明した例によれば、同じ構成の主パッケージ１Ｃ〜１Ｆの同じ階層にある半導体チップ３０（メモリチップ）に対応付けられるチップイネーブル信号またはレディー／ビジー信号を、主パッケージ１Ｃ〜１Ｆ毎に容易に変えることができる。
【０２１２】
本実施の形態における主パッケージ１Ｍは、積層された２つの半導体チップ３０を備えている。主パッケージ１Ｍの複数の上面端子４のうち端子４Ｃ２１，４Ｃ３１は、互いに異なる半導体チップ３０に対応付けられている。端子４Ｃ２１は、階層部分１０Ｓ１内の半導体チップ３０に対応付けられている。端子４Ｃ３１は、階層部分１０Ｓ２内の半導体チップ３０に対応付けられている。以下、端子４Ｃ２１，４Ｃ３１を、第１の端子とも呼ぶ。
【０２１３】
次に、主パッケージ１Ｍが１つの第２の種類の階層部分１０Ｂを含んでいる場合の本実施の形態における対処方法について説明する。第２の種類の階層部分１０Ｂでは、複数の電極３２は不良の半導体チップ３０に電気的に接続されていない。そのため、この不良の半導体チップ３０は、複数の導電路Ｗに電気的に接続されず、その結果、使用不能にされる。この場合、本実施の形態では、主パッケージ１Ｍに追加パッケージを加えて、複合型積層チップパッケージ１を構成する。
【０２１４】
以下、図４９ないし図５２を参照して、追加パッケージについて説明する。図４９は、追加パッケージの斜視図である。図５０は、下側から見た図４９の追加パッケージを示す斜視図である。図５１は、図４９の追加パッケージの平面図である。図５２は、図４９の追加パッケージにおける複数の下面端子と下面配線を上から見た状態で示す平面図である。
【０２１５】
本実施の形態における追加パッケージ５１の構成は、複数の上面端子５４、複数の下面端子５５、複数の導電路ＡＷおよび複数の電極８２の構成を除いて、第１の実施の形態における追加パッケージ５１と同じである。図４９および図５０では、符号５２ａ，５２ｂ，５２ｃ，５２ｄ，５２ｅ，５２ｆ，８０ａ，８０ｂ，８０ｃ，８０ｄ，８０ｅ，８０ｆの図示を省略している。
【０２１６】
複数の上面端子５４は、端子５４Ａ１〜５４Ａ４，５４Ｂ１１〜５４Ｂ１３，５４Ｂ２１〜５４Ｂ２３，５４Ｂ３１〜５４Ｂ３３，５４Ｃ１１，５４Ｃ２１，５４Ｃ３１を含んでいる。端子５４Ａ１〜５４Ａ４，５４Ｂ１１〜５４Ｂ１３，５４Ｂ２１〜５４Ｂ２３，５４Ｂ３１〜５４Ｂ３３，５４Ｃ１１，５４Ｃ２１，５４Ｃ３１の形状および配置は、図４４に示した端子４Ａ１〜４Ａ４，４Ｂ１１〜４Ｂ１３，４Ｂ２１〜４Ｂ２３，４Ｂ３１〜４Ｂ３３，４Ｃ１１，４Ｃ２１，４Ｃ３１と同じである。
【０２１７】
複数の導電路ＡＷは、それぞれ導電路ＷＡ１〜ＷＡ４，ＷＢ１１〜ＷＢ１３，ＷＢ２１〜ＷＢ２３，ＷＢ３１〜ＷＢ３３，ＷＣ１１，ＷＣ２１，ＷＣ３１に対応する導電路ＡＷＡ１〜ＡＷＡ４，ＡＷＢ１１〜ＡＷＢ１３，ＡＷＢ２１〜ＡＷＢ２３，ＡＷＢ３１〜ＡＷＢ３３，ＡＷＣ１１，ＡＷＣ２１，ＡＷＣ３１を含んでいる。複数の導電路ＡＷは、更に、導電路ＡＷＤ１１，ＡＷＤ１２を含んでいる。導電路ＡＷＤ１１は、導電路ＡＷＣ２１の左隣に配置されている。導電路ＡＷＤ１２は、導電路ＡＷＣ３１の右隣に配置されている。
【０２１８】
複数の電極８２は、電極８２Ａ１〜８２Ａ４，８２Ｂ１１〜８２Ｂ１３，８２Ｂ２１〜８２Ｂ２３，８２Ｂ３１〜８２Ｂ３３，８２Ｃ１１，８２Ｃ２１，８２Ｃ３１，８２Ｄ１，８２Ｄ２を含んでいる。電極８２Ａ１〜８２Ａ４，８２Ｂ１１〜８２Ｂ１３，８２Ｂ２１〜８２Ｂ２３，８２Ｂ３１〜８２Ｂ３３，８２Ｃ１１，８２Ｃ２１，８２Ｃ３１，８２Ｄ１の形状および配置は、電極３２Ａ１〜３２Ａ４，３２Ｂ１１〜３２Ｂ１３，３２Ｂ２１〜３２Ｂ２３，３２Ｂ３１〜３２Ｂ３３，３２Ｃ１１，３２Ｃ２１，３２Ｃ３１，３２Ｄ１と同じである。電極８２Ａ１〜８２Ａ４，８２Ｄ１，８２Ｄ２は、追加半導体チップ８０に接触してこれに電気的に接続されている。図５１において、電極８２Ａ１〜８２Ａ４，８２Ｄ１，８２Ｄ２中の破線の四角は、電極８２Ａ１〜８２Ａ４，８２Ｄ１，８２Ｄ２のうち追加半導体チップ８０に接触している部分を表している。電極８２Ｂ１１〜８２Ｂ１３，８２Ｂ２１〜８２Ｂ２３，８２Ｂ３１〜８２Ｂ３３，８２Ｃ１１，８２Ｃ２１，８２Ｃ３１は、追加半導体チップ８０に接触していない。電極８２Ｄ２は、それぞれ導電路ＡＷＤ１１，ＡＷＤ１２に電気的に接続された、分岐した２つの枝部を有している。
【０２１９】
複数の上面端子５４は、電極８２Ｄ１，８２Ｄ２以外の複数の電極８２を用いて構成されている。すなわち、電極８２Ｄ１，８２Ｄ２以外の複数の電極８２の一部は、導体パッドを形成している。この導体パッドの上には導体層が形成されている。これら導体パッドおよび導体層は、上面端子５４を構成している。端子５４Ａ１〜５４Ａ４，５４Ｂ１１〜５４Ｂ１３，５４Ｂ２１〜５４Ｂ２３，５４Ｂ３１〜５４Ｂ３３，５４Ｃ１１，５４Ｃ２１，５４Ｃ３１は、それぞれ、電極８２Ａ１〜８２Ａ４，８２Ｂ１１〜８２Ｂ１３，８２Ｂ２１〜８２Ｂ２３，８２Ｂ３１〜８２Ｂ３３，８２Ｃ１１，８２Ｃ２１，８２Ｃ３１を介して、導電路ＡＷＡ１〜ＡＷＡ４，ＡＷＢ１１〜ＡＷＢ１３，ＡＷＢ２１〜ＡＷＢ２３，ＡＷＢ３１〜ＡＷＢ３３，ＡＷＣ１１，ＡＷＣ２１，ＡＷＣ３１に電気的に接続されている。
【０２２０】
複数の下面端子５５は、端子５５Ａ１〜５５Ａ４，５５Ｂ１１〜５５Ｂ１３，５５Ｂ２１〜５５Ｂ２３，５５Ｂ３１〜５５Ｂ３３，５５Ｃ１１，５５Ｃ２１，５５Ｃ３１，５５Ｄ１１，５５Ｄ１２を含んでいる。下面端子５５Ａ１〜５５Ａ４，５５Ｂ１１〜５５Ｂ１３，５５Ｂ２１〜５５Ｂ２３，５５Ｂ３１〜５５Ｂ３３，５５Ｃ１１，５５Ｃ２１，５５Ｃ３１は、いずれも、上面端子５４に比べて、Ｘ方向の幅が小さい形状を有している。また、端子５５Ａ１〜５５Ａ４，５５Ｂ１１〜５５Ｂ１３，５５Ｂ２１〜５５Ｂ２３，５５Ｂ３１〜５５Ｂ３３，５５Ｃ１１，５５Ｃ２１，５５Ｃ３１は、それぞれ、端子５４Ａ１〜５４Ａ４，５４Ｂ１１〜５４Ｂ１３，５４Ｂ２１〜５４Ｂ２３，５４Ｂ３１〜５４Ｂ３３，５４Ｃ１１，５４Ｃ２１，５４Ｃ３１と対を形成している。対を形成する２つの端子は、追加パッケージ本体５２の上面５２ａに垂直な方向（Ｚ方向）から見たときに互いにオーバーラップする位置にある。
【０２２１】
図５２に示したように、追加パッケージ本体５２の上面５２ａに垂直な方向（Ｚ方向）から見たときに、端子５５Ｄ１１は端子５５Ｃ２１の左隣に配置され、端子５５Ｄ１２は端子５５Ｃ３１の右隣に配置されている。
【０２２２】
下面配線５５Ｗは、端子５５Ａ１〜５５Ａ４，５５Ｂ１１〜５５Ｂ１３，５５Ｂ２１〜５５Ｂ２３，５５Ｂ３１〜５５Ｂ３３，５５Ｃ１１，５５Ｃ２１，５５Ｃ３１，５５Ｄ１１，５５Ｄ１２を、それぞれ、導電路ＡＷＡ１〜ＡＷＡ４，ＡＷＢ１１〜ＡＷＢ１３，ＡＷＢ２１〜ＡＷＢ２３，ＡＷＢ３１〜ＡＷＢ３３，ＡＷＣ１１，ＡＷＣ２１，ＡＷＣ３１，ＡＷＤ１１，ＡＷＤ１２に電気的に接続している。
【０２２３】
導電路ＡＷＡ１〜ＡＷＡ４，ＡＷＢ１１〜ＡＷＢ１３，ＡＷＢ２１〜ＡＷＢ２３，ＡＷＢ３１〜ＡＷＢ３３，ＡＷＣ１１，ＡＷＣ２１，ＡＷＣ３１は、それぞれ、端子の対（５４Ａ１，５５Ａ１）、（５４Ａ２，５５Ａ２）、（５４Ａ３，５５Ａ３）、（５４Ａ４，５５Ａ４）、（５４Ｂ１１，５５Ｂ１１）、（５４Ｂ１２，５５Ｂ１２）、（５４Ｂ１３，５５Ｂ１３）、（５４Ｂ２１，５５Ｂ２１）、（５４Ｂ２２，５５Ｂ２２）、（５４Ｂ２３，５５Ｂ２３）、（５４Ｂ３１，５５Ｂ３１）、（５４Ｂ３２，５５Ｂ３２）、（５４Ｂ３３，５５Ｂ３３）、（５４Ｃ１１，５５Ｃ１１）、（５４Ｃ２１，５５Ｃ２１）、（５４Ｃ３１，５５Ｃ３１）を電気的に接続している。
【０２２４】
導電路ＡＷＤ１１，ＡＷＤ１２は、それぞれ、端子５５Ｄ１１，５５Ｄ１２を、電極８２Ｄ２の２つの枝部に電気的に接続している。
【０２２５】
以下、端子５５Ｄ１１，５５Ｄ１２を第２の端子とも呼び、端子５５Ｃ２１，５５Ｃ３１を第３の端子とも呼び、端子５４Ｃ２１，５４Ｃ３１を第４の端子とも呼ぶ。
【０２２６】
次に、図５３ないし図５６を参照して、積層された主パッケージ１Ｍと追加パッケージ５１を備えた複合型積層チップパッケージ１について説明する。本実施の形態では、主パッケージ１Ｍと追加パッケージ５１は、第１および第２の相対的位置関係で配置可能である。
【０２２７】
主パッケージ１Ｍの第１の端子４Ｃ２１，４Ｃ３１と、追加パッケージ５１の第２の端子５５Ｄ１１，５５Ｄ１２は、第１および第２の相対的位置関係のいずれにおいても、互いに接する第１および第２の端子の少なくとも１つの対が形成されるような形状と配置になっている。第１および第２の相対的位置関係毎に、少なくとも１つの対を構成する第１および第２の端子の組み合わせは異なる。
【０２２８】
また、追加パッケージ５１の複数の第３の端子５５Ｃ２１，５５Ｃ３１は、第１および第２の相対的位置関係のいずれにおいても、同じ組み合わせの互いに接する第１および第３の端子の複数の対が形成されるような形状と配置になっている。
【０２２９】
複合型積層チップパッケージ１における主パッケージ１Ｍ内の２つの半導体チップ３０のうちの１つは、不良の半導体チップ３０である。主パッケージ１Ｍの配線３は、第１の端子４Ｃ２１，４Ｃ３１に電気的に接続されている。また、配線３は、不良の半導体チップ３０には電気的に接続されていないが、他の１つの半導体チップ３０には電気的に接続されている。
【０２３０】
主パッケージ１Ｍと追加パッケージ５１は、第１および第２の相対的位置関係の中から、追加半導体チップ８０が主パッケージ１Ｍ内のどの半導体チップ３０の代替となるかに応じて選択された１つの相対的位置関係で配置される。選択された１つの相対的位置関係において、少なくとも１つの対を形成する第１および第２の端子は接合される。互いに接合された第１および第２の端子の少なくとも１つの対における第１の端子は、不良の半導体チップ３０に対応付けられたものである。追加パッケージ５１の追加半導体チップ８０は、互いに接合された第１および第２の端子の少なくとも１つの対を介して、主パッケージ１Ｍの配線３に電気的に接続されて、不良の半導体チップ３０の代替となる。
【０２３１】
以下、複合型積層チップパッケージ１を含むモジュールの２つの具体例を参照しながら、複合型積層チップパッケージ１について更に詳しく説明する。
【０２３２】
図５３は、本実施の形態に係る複合型積層チップパッケージ１を含むモジュールの第１の例を示す斜視図である。図５４は、図５３における複数の端子の接続関係を示す説明図である。この第１の例のモジュールＭＤ１１は、複合型積層チップパッケージ１と主パッケージ１Ｄ，１Ｅ，１Ｆとを備えている。複合型積層チップパッケージ１は、第１の相対的位置関係で配置された主パッケージ１Ｃと追加パッケージ５１を備えている。主パッケージ１Ｃは主パッケージ１Ｄの上に配置され、追加パッケージ５１は主パッケージ１Ｃの上に配置されている。主パッケージ１Ｃ，１Ｄ，１Ｅ，１Ｆの配置および電気的接続関係は、図４３に示したモジュールＭＤと同じである。
【０２３３】
第１の相対的位置関係は、主パッケージ１Ｃの階層部分１０Ｓ１が第２の階層部分１０Ｂであって、追加半導体チップ８０がその階層部分１０Ｓ１内の半導体チップ３０の代替となる場合に選択される。図５３に示したように、第１の相対的位置関係では、追加パッケージ５１が主パッケージ１Ｃの真上にある位置を基準にして、追加パッケージ５１は、主パッケージ１Ｃの本体２の側面２ｅから本体２の側面２ｆに向かう方向にわずかにずれている。
【０２３４】
図５４では、追加パッケージ本体５２の下面５２ｂにおいて、端子４Ａ１〜４Ａ４，４Ｂ１１〜４Ｂ１３，４Ｂ２１〜４Ｂ２３，４Ｂ３１〜４Ｂ３３，４Ｃ１１，４Ｃ２１，４Ｃ３１に接する複数の領域を破線で示している。図５４に示したように、第１の相対的位置関係では、端子５５Ｄ１１が端子４Ｃ２１に接し、且つ端子５５Ａ１〜５５Ａ４，５５Ｂ１１〜５５Ｂ１３，５５Ｂ２１〜５５Ｂ２３，５５Ｂ３１〜５５Ｂ３３，５５Ｃ１１，５５Ｃ２１，５５Ｃ３１が、それぞれ端子４Ａ１〜４Ａ４，４Ｂ１１〜４Ｂ１３，４Ｂ２１〜４Ｂ２３，４Ｂ３１〜４Ｂ３３，４Ｃ１１，４Ｃ２１，４Ｃ３１に接する。端子５５Ｄ１２は、複数の端子４のいずれにも接しない。互いに接する２つの端子は接合されている。端子５５Ｄ１１，４Ｃ２１の対は、互いに接する第１および第２の端子の対である。図５４では、端子５５Ｄ１１を強調するために、端子５５Ｄ１１を塗りつぶして示している。
【０２３５】
端子５５Ｄ１１が接する端子４Ｃ２１には、主パッケージ１Ｃの階層部分１０Ｓ１内の半導体チップ３０に対応付けられた信号（図２２に示した例ではレディー／ビジー信号Ｒ／Ｂ１）が現れる。また、端子５５Ｃ１１，５５Ａ１〜５５Ａ４が接する端子４Ｃ１１，４Ａ１〜４Ａ４には、主パッケージ１Ｃの階層部分１０Ｓ１，１０Ｓ２で共通に利用される信号が現れる。このようにして、追加半導体チップ８０には、主パッケージ１Ｃの階層部分１０Ｓ１内の半導体チップ３０に対応する複数の信号の全てが対応付けられる。その結果、追加半導体チップ８０は、主パッケージ１Ｃの階層部分１０Ｓ１内の不良の半導体チップ３０の代替となる。
【０２３６】
図５５は、本実施の形態に係る複合型積層チップパッケージ１を含むモジュールの第２の例を示す斜視図である。図５６は、図５５における複数の端子の接続関係を示す説明図である。この第２の例のモジュールＭＤ１２は、複合型積層チップパッケージ１と主パッケージ１Ｄ，１Ｅ，１Ｆとを備えている。複合型積層チップパッケージ１は、第２の相対的位置関係で配置された主パッケージ１Ｃと追加パッケージ５１を備えている。主パッケージ１Ｃは主パッケージ１Ｄの上に配置され、追加パッケージ５１は主パッケージ１Ｃの上に配置されている。主パッケージ１Ｃ，１Ｄ，１Ｅ，１Ｆの配置および電気的接続関係は、図４３に示したモジュールＭＤと同じである。
【０２３７】
第２の相対的位置関係は、主パッケージ１Ｃの階層部分１０Ｓ２が第２の階層部分１０Ｂであって、追加半導体チップ８０がその階層部分１０Ｓ２内の半導体チップ３０の代替となる場合に選択される。図５５に示したように、第２の相対的位置関係では、追加パッケージ５１が主パッケージ１Ｃの真上にある位置を基準にして、追加パッケージ５１は、主パッケージ１Ｃの本体２の側面２ｆから本体２の側面２ｅに向かう方向にわずかにずれている。
【０２３８】
図５６では、追加パッケージ本体５２の下面５２ｂにおいて、端子４Ａ１〜４Ａ４，４Ｂ１１〜４Ｂ１３，４Ｂ２１〜４Ｂ２３，４Ｂ３１〜４Ｂ３３，４Ｃ１１，４Ｃ２１，４Ｃ３１に接する複数の領域を破線で示している。図５６に示したように、第２の相対的位置関係では、端子５５Ｄ１２が端子４Ｃ３１に接し、且つ端子５５Ａ１〜５５Ａ４，５５Ｂ１１〜５５Ｂ１３，５５Ｂ２１〜５５Ｂ２３，５５Ｂ３１〜５５Ｂ３３，５５Ｃ１１，５５Ｃ２１，５５Ｃ３１が、それぞれ端子４Ａ１〜４Ａ４，４Ｂ１１〜４Ｂ１３，４Ｂ２１〜４Ｂ２３，４Ｂ３１〜４Ｂ３３，４Ｃ１１，４Ｃ２１，４Ｃ３１に接する。端子５５Ｄ１１は、複数の端子４のいずれにも接しない。互いに接する２つの端子は接合されている。端子５５Ｄ１２，４Ｃ３１の対は、互いに接する第１および第２の端子の対である。図５６では、端子５５Ｄ１２を強調するために、端子５５Ｄ１２を塗りつぶして示している。
【０２３９】
端子５５Ｄ１２が接する端子４Ｃ３１には、主パッケージ１Ｃの階層部分１０Ｓ２内の半導体チップ３０に対応付けられた信号（図２２に示した例ではレディー／ビジー信号Ｒ／Ｂ２）が現れる。また、端子５５Ｃ１１，５５Ａ１〜５５Ａ４が接する端子４Ｃ１１，４Ａ１〜４Ａ４には、主パッケージ１Ｃの階層部分１０Ｓ１，１０Ｓ２で共通に利用される信号が現れる。このようにして、追加半導体チップ８０には、主パッケージ１Ｃの階層部分１０Ｓ２内の半導体チップ３０に対応する複数の信号の全てが対応付けられる。その結果、追加半導体チップ８０は、主パッケージ１Ｃの階層部分１０Ｓ２内の不良の半導体チップ３０の代替となる。
【０２４０】
図示しないが、主パッケージ１Ｄにおける階層部分１０Ｓ１が第２の階層部分１０Ｂである場合には、主パッケージ１Ｄと追加パッケージ５１が第１の相対的位置関係となるように、主パッケージ１Ｄの上に追加パッケージ５１を配置し、追加パッケージ５１の真上に主パッケージ１Ｃを配置すればよい。同様に、主パッケージ１Ｄにおける階層部分１０Ｓ２が第２の階層部分１０Ｂである場合には、主パッケージ１Ｄと追加パッケージ５１が第２の相対的位置関係となるように、主パッケージ１Ｄの上に追加パッケージ５１を配置し、追加パッケージ５１の真上に主パッケージ１Ｃを配置すればよい。主パッケージ１Ｅ，１Ｆのいずれかにおける階層部分１０Ｓ１または階層部分１０Ｓ２が第２の階層部分１０Ｂである場合も同様である。
【０２４１】
また、第１の実施の形態における変形例と同様に、本実施の形態においても、主パッケージは、端子４と端子５の配置が図４４および図４５に示した主パッケージ１Ｍとは上下が逆の変形例の主パッケージであってもよく、追加パッケージは、端子５４と端子５５の配置が図４９および図５０に示した追加パッケージ５１とは上下が逆の変形例の追加パッケージであってもよい。この場合、変形例の主パッケージの下に変形例の追加パッケージを配置して、互いに接する端子同士を接合することにより、複合型積層チップパッケージを構成することができる。
【０２４２】
本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。
【０２４３】
［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。本実施の形態に係る主パッケージと追加パッケージのコンビネーションは、追加パッケージの構成と、主パッケージと追加パッケージの相対的位置関係が、第２の実施の形態と異なる。
【０２４４】
以下、図５７ないし図６０を参照して、追加パッケージについて説明する。図５７は、追加パッケージの斜視図である。図５８は、下側から見た図５７の追加パッケージを示す斜視図である。図５９は、図５７の追加パッケージの平面図である。図６０は、図５７の追加パッケージにおける複数の下面端子と下面配線を上から見た状態で示す平面図である。
【０２４５】
本実施の形態における追加パッケージ５１の構成は、複数の下面端子５５、複数の導電路ＡＷおよび複数の電極８２の構成を除いて、第２の実施の形態における追加パッケージ５１と同じである。図５７および図５８では、符号５２ａ，５２ｂ，５２ｃ，５２ｄ，５２ｅ，５２ｆ，８０ａ，８０ｂ，８０ｃ，８０ｄ，８０ｅ，８０ｆの図示を省略している。
【０２４６】
複数の導電路ＡＷは、それぞれ導電路ＷＡ１〜ＷＡ４，ＷＢ１１〜ＷＢ１３，ＷＢ２１〜ＷＢ２３，ＷＢ３１〜ＷＢ３３，ＷＣ１１，ＷＣ２１，ＷＣ３１に対応する導電路ＡＷＡ１〜ＡＷＡ４，ＡＷＢ１１〜ＡＷＢ１３，ＡＷＢ２１〜ＡＷＢ２３，ＡＷＢ３１〜ＡＷＢ３３，ＡＷＣ１１，ＡＷＣ２１，ＡＷＣ３１を含んでいる。複数の導電路ＡＷは、更に、導電路ＡＷＤ２１，ＡＷＤ２２を含んでいる。本実施の形態における導電路ＡＷＣ２１，ＡＷＣ３１の位置は、それぞれ、第２の実施の形態における導電路ＡＷＣ２１，ＡＷＣ３１の位置に比べて、わずかに右側に移動している。導電路ＡＷＤ２１は、導電路ＡＷＣ２１の左隣に配置されている。導電路ＡＷＤ２２は、導電路ＡＷＣ３１の左隣に配置されている。
【０２４７】
本実施の形態における電極８２Ｄ２は、それぞれ導電路ＡＷＤ２１，ＡＷＤ２２に電気的に接続された、分岐した２つの枝部を有している。本実施の形態における複数の電極８２のその他の構成は、第２の実施の形態と同様である。
【０２４８】
複数の下面端子５５は、端子５５Ａ１〜５５Ａ４，５５Ｂ１１〜５５Ｂ１３，５５Ｂ２１〜５５Ｂ２３，５５Ｂ３１〜５５Ｂ３３，５５Ｃ１１，５５Ｃ２１，５５Ｃ３１，５５Ｄ２１，５５Ｄ２２を含んでいる。下面端子５５Ａ１〜５５Ａ４，５５Ｂ１１〜５５Ｂ１３，５５Ｂ２１〜５５Ｂ２３，５５Ｂ３１〜５５Ｂ３３，５５Ｃ１１は、いずれも、上面端子５４に比べて、Ｙ方向に長い形状を有している。端子５５Ｃ２１，５５Ｃ３１は、上面端子５４に比べて、Ｘ方向の幅が小さく、Ｙ方向に長い形状を有している。
【０２４９】
図６０に示したように、追加パッケージ本体５２の上面５２ａに垂直な方向（Ｚ方向）から見たときに、端子５５Ｄ２１は端子５５Ｃ２１の左隣に配置され、端子５５Ｄ２２は端子５５Ｃ３１の左隣に配置されている。また、端子５５Ｄ２１は、端子５５Ｄ２２よりも、追加パッケージ本体５２の側面５２ｃに近い位置に配置されている。
【０２５０】
下面配線５５Ｗは、端子５５Ａ１〜５５Ａ４，５５Ｂ１１〜５５Ｂ１３，５５Ｂ２１〜５５Ｂ２３，５５Ｂ３１〜５５Ｂ３３，５５Ｃ１１，５５Ｃ２１，５５Ｃ３１，５５Ｄ２１，５５Ｄ２２を、それぞれ、導電路ＡＷＡ１〜ＡＷＡ４，ＡＷＢ１１〜ＡＷＢ１３，ＡＷＢ２１〜ＡＷＢ２３，ＡＷＢ３１〜ＡＷＢ３３，ＡＷＣ１１，ＡＷＣ２１，ＡＷＣ３１，ＡＷＤ２１，ＡＷＤ２２に電気的に接続している。
【０２５１】
導電路ＡＷＡ１〜ＡＷＡ４，ＡＷＢ１１〜ＡＷＢ１３，ＡＷＢ２１〜ＡＷＢ２３，ＡＷＢ３１〜ＡＷＢ３３，ＡＷＣ１１，ＡＷＣ２１，ＡＷＣ３１は、それぞれ、端子の対（５４Ａ１，５５Ａ１）、（５４Ａ２，５５Ａ２）、（５４Ａ３，５５Ａ３）、（５４Ａ４，５５Ａ４）、（５４Ｂ１１，５５Ｂ１１）、（５４Ｂ１２，５５Ｂ１２）、（５４Ｂ１３，５５Ｂ１３）、（５４Ｂ２１，５５Ｂ２１）、（５４Ｂ２２，５５Ｂ２２）、（５４Ｂ２３，５５Ｂ２３）、（５４Ｂ３１，５５Ｂ３１）、（５４Ｂ３２，５５Ｂ３２）、（５４Ｂ３３，５５Ｂ３３）、（５４Ｃ１１，５５Ｃ１１）、（５４Ｃ２１，５５Ｃ２１）、（５４Ｃ３１，５５Ｃ３１）を電気的に接続している。
【０２５２】
導電路ＡＷＤ２１，ＡＷＤ２２は、それぞれ、端子５５Ｄ２１，５５Ｄ２２を、電極８２Ｄ２の２つの枝部に電気的に接続している。
【０２５３】
以下、端子５５Ｄ２１，５５Ｄ２２を第２の端子とも呼び、端子５５Ｃ２１，５５Ｃ３１を第３の端子とも呼び、端子５４Ｃ２１，５４Ｃ３１を第４の端子とも呼ぶ。
【０２５４】
次に、図６１ないし図６４を参照して、積層された主パッケージ１Ｍと追加パッケージ５１を備えた複合型積層チップパッケージ１について説明する。本実施の形態では、主パッケージ１Ｍと追加パッケージ５１は、第１および第２の相対的位置関係で配置可能である。
【０２５５】
主パッケージ１Ｍの第１の端子４Ｃ２１，４Ｃ３１と、追加パッケージ５１の第２の端子５５Ｄ２１，５５Ｄ２２は、第１および第２の相対的位置関係のいずれにおいても、互いに接する第１および第２の端子の少なくとも１つの対が形成されるような形状と配置になっている。第１および第２の相対的位置関係毎に、少なくとも１つの対を構成する第１および第２の端子の組み合わせは異なる。
【０２５６】
また、追加パッケージ５１の複数の第３の端子５５Ｃ２１，５５Ｃ３１は、第１および第２の相対的位置関係のいずれにおいても、同じ組み合わせの互いに接する第１および第３の端子の複数の対が形成されるような形状と配置になっている。
【０２５７】
複合型積層チップパッケージ１における主パッケージ１Ｍ内の２つの半導体チップ３０のうちの１つは、不良の半導体チップ３０である。主パッケージ１Ｍの配線３は、第１の端子４Ｃ２１，４Ｃ３１に電気的に接続されている。また、配線３は、不良の半導体チップ３０には電気的に接続されていないが、他の１つの半導体チップ３０には電気的に接続されている。
【０２５８】
主パッケージ１Ｍと追加パッケージ５１は、第１および第２の相対的位置関係の中から、追加半導体チップ８０が主パッケージ１Ｍ内のどの半導体チップ３０の代替となるかに応じて選択された１つの相対的位置関係で配置される。選択された１つの相対的位置関係において、少なくとも１つの対を形成する第１および第２の端子は接合される。互いに接合された第１および第２の端子の少なくとも１つの対における第１の端子は、不良の半導体チップ３０に対応付けられたものである。追加パッケージ５１の追加半導体チップ８０は、互いに接合された第１および第２の端子の少なくとも１つの対を介して、主パッケージ１Ｍの配線３に電気的に接続されて、不良の半導体チップ３０の代替となる。
【０２５９】
以下、複合型積層チップパッケージ１を含むモジュールの２つの具体例を参照しながら、複合型積層チップパッケージ１について更に詳しく説明する。
【０２６０】
図６１は、本実施の形態に係る複合型積層チップパッケージ１を含むモジュールの第１の例を示す斜視図である。図６２は、図６１における複数の端子の接続関係を示す説明図である。この第１の例のモジュールＭＤ２１は、複合型積層チップパッケージ１と主パッケージ１Ｄ，１Ｅ，１Ｆとを備えている。複合型積層チップパッケージ１は、第１の相対的位置関係で配置された主パッケージ１Ｃと追加パッケージ５１を備えている。主パッケージ１Ｃは主パッケージ１Ｄの上に配置され、追加パッケージ５１は主パッケージ１Ｃの上に配置されている。主パッケージ１Ｃ，１Ｄ，１Ｅ，１Ｆの配置および電気的接続関係は、図４３に示したモジュールＭＤと同じである。
【０２６１】
第１の相対的位置関係は、主パッケージ１Ｃの階層部分１０Ｓ１が第２の階層部分１０Ｂであって、追加半導体チップ８０がその階層部分１０Ｓ１内の半導体チップ３０の代替となる場合に選択される。図６１に示したように、第１の相対的位置関係では、追加パッケージ５１が主パッケージ１Ｃの真上にある位置を基準にして、追加パッケージ５１は、主パッケージ１Ｃの本体２の側面２ｃから本体２の側面２ｄに向かう方向に大きくずれている。
【０２６２】
図６２では、追加パッケージ本体５２の下面５２ｂにおいて、端子４Ａ１〜４Ａ４，４Ｂ１１〜４Ｂ１３，４Ｂ２１〜４Ｂ２３，４Ｂ３１〜４Ｂ３３，４Ｃ１１，４Ｃ２１，４Ｃ３１に接する複数の領域を破線で示している。図６２に示したように、第１の相対的位置関係では、端子５５Ｄ２１が端子４Ｃ２１に接し、且つ端子５５Ａ１〜５５Ａ４，５５Ｂ１１〜５５Ｂ１３，５５Ｂ２１〜５５Ｂ２３，５５Ｂ３１〜５５Ｂ３３，５５Ｃ１１，５５Ｃ２１，５５Ｃ３１が、それぞれ端子４Ａ１〜４Ａ４，４Ｂ１１〜４Ｂ１３，４Ｂ２１〜４Ｂ２３，４Ｂ３１〜４Ｂ３３，４Ｃ１１，４Ｃ２１，４Ｃ３１に接する。端子５５Ｄ２２は、複数の端子４のいずれにも接しない。互いに接する２つの端子は接合されている。端子５５Ｄ２１，４Ｃ２１の対は、互いに接する第１および第２の端子の対である。図６２では、端子５５Ｄ２１を強調するために、端子５５Ｄ２１を塗りつぶして示している。
【０２６３】
端子５５Ｄ２１が接する端子４Ｃ２１には、主パッケージ１Ｃの階層部分１０Ｓ１内の半導体チップ３０に対応付けられた信号（図２２に示した例ではレディー／ビジー信号Ｒ／Ｂ１）が現れる。また、端子５５Ｃ１１，５５Ａ１〜５５Ａ４が接する端子４Ｃ１１，４Ａ１〜４Ａ４には、主パッケージ１Ｃの階層部分１０Ｓ１，１０Ｓ２で共通に利用される信号が現れる。このようにして、追加半導体チップ８０には、主パッケージ１Ｃの階層部分１０Ｓ１内の半導体チップ３０に対応する複数の信号の全てが対応付けられる。その結果、追加半導体チップ８０は、主パッケージ１Ｃの階層部分１０Ｓ１内の不良の半導体チップ３０の代替となる。
【０２６４】
図６３は、本実施の形態に係る複合型積層チップパッケージ１を含むモジュールの第２の例を示す斜視図である。図６４は、図６３における複数の端子の接続関係を示す説明図である。この第２の例のモジュールＭＤ２２は、複合型積層チップパッケージ１と主パッケージ１Ｄ，１Ｅ，１Ｆとを備えている。複合型積層チップパッケージ１は、第２の相対的位置関係で配置された主パッケージ１Ｃと追加パッケージ５１を備えている。主パッケージ１Ｃは主パッケージ１Ｄの上に配置され、追加パッケージ５１は主パッケージ１Ｃの上に配置されている。主パッケージ１Ｃ，１Ｄ，１Ｅ，１Ｆの配置および電気的接続関係は、図４３に示したモジュールＭＤと同じである。
【０２６５】
第２の相対的位置関係は、主パッケージ１Ｃの階層部分１０Ｓ２が第２の階層部分１０Ｂであって、追加半導体チップ８０がその階層部分１０Ｓ２内の半導体チップ３０の代替となる場合に選択される。図６３に示したように、第２の相対的位置関係では、追加パッケージ５１は、主パッケージ１Ｃの真上に配置されている。
【０２６６】
図６４では、追加パッケージ本体５２の下面５２ｂにおいて、端子４Ａ１〜４Ａ４，４Ｂ１１〜４Ｂ１３，４Ｂ２１〜４Ｂ２３，４Ｂ３１〜４Ｂ３３，４Ｃ１１，４Ｃ２１，４Ｃ３１に接する複数の領域を破線で示している。図６４に示したように、第２の相対的位置関係では、端子５５Ｄ２２が端子４Ｃ３１に接し、且つ端子５５Ａ１〜５５Ａ４，５５Ｂ１１〜５５Ｂ１３，５５Ｂ２１〜５５Ｂ２３，５５Ｂ３１〜５５Ｂ３３，５５Ｃ１１，５５Ｃ２１，５５Ｃ３１が、それぞれ端子４Ａ１〜４Ａ４，４Ｂ１１〜４Ｂ１３，４Ｂ２１〜４Ｂ２３，４Ｂ３１〜４Ｂ３３，４Ｃ１１，４Ｃ２１，４Ｃ３１に接する。端子５５Ｄ２１は、複数の端子４のいずれにも接しない。互いに接する２つの端子は接合されている。端子５５Ｄ２２，４Ｃ３１の対は、互いに接する第１および第２の端子の対である。図６４では、端子５５Ｄ２２を強調するために、端子５５Ｄ２２を塗りつぶして示している。
【０２６７】
端子５５Ｄ２２が接する端子４Ｃ３１には、主パッケージ１Ｃの階層部分１０Ｓ２内の半導体チップ３０に対応付けられた信号（図２２に示した例ではレディー／ビジー信号Ｒ／Ｂ２）が現れる。また、端子５５Ｃ１１，５５Ａ１〜５５Ａ４が接する端子４Ｃ１１，４Ａ１〜４Ａ４には、主パッケージ１Ｃの階層部分１０Ｓ１，１０Ｓ２で共通に利用される信号が現れる。このようにして、追加半導体チップ８０には、主パッケージ１Ｃの階層部分１０Ｓ２内の半導体チップ３０に対応する複数の信号の全てが対応付けられる。その結果、追加半導体チップ８０は、主パッケージ１Ｃの階層部分１０Ｓ２内の不良の半導体チップ３０の代替となる。
【０２６８】
図示しないが、主パッケージ１Ｄにおける階層部分１０Ｓ１が第２の階層部分１０Ｂである場合には、主パッケージ１Ｄと追加パッケージ５１が第１の相対的位置関係となるように、主パッケージ１Ｄの上に追加パッケージ５１を配置し、追加パッケージ５１の真上に主パッケージ１Ｃを配置すればよい。同様に、主パッケージ１Ｄにおける階層部分１０Ｓ２が第２の階層部分１０Ｂである場合には、主パッケージ１Ｄと追加パッケージ５１が第２の相対的位置関係となるように、主パッケージ１Ｄの上に追加パッケージ５１を配置し、追加パッケージ５１の真上に主パッケージ１Ｃを配置すればよい。主パッケージ１Ｅ，１Ｆのいずれかにおける階層部分１０Ｓ１または階層部分１０Ｓ２が第２の階層部分１０Ｂである場合も同様である。
【０２６９】
また、第２の実施の形態における変形例と同様に、本実施の形態においても、主パッケージは、端子４と端子５の配置が図４４および図４５に示した主パッケージ１Ｍとは上下が逆の変形例の主パッケージであってもよく、追加パッケージは、端子５４と端子５５の配置が図５７および図５８に示した追加パッケージ５１とは上下が逆の変形例の追加パッケージであってもよい。この場合、変形例の主パッケージの下に変形例の追加パッケージを配置して、互いに接する端子同士を接合することにより、複合型積層チップパッケージを構成することができる。
【０２７０】
本実施の形態におけるその他の構成、作用および効果は、第２の実施の形態と同様である。
【０２７１】
なお、本発明は、上記各実施の形態に限定されず、種々の変更が可能である。例えば、主要部分２Ｍに含まれる階層部分１０の数は、各実施の形態に示した数以外であってもよい。
【符号の説明】
【０２７２】
１…複合型積層チップパッケージ、１Ａ，１Ｂ，１Ｍ…主パッケージ、２…本体、３…配線、４…上面端子、５…下面端子、３０…半導体チップ、５１…追加パッケージ、５２…追加パッケージ本体、５４…上面端子、５５…下面端子、８０…追加半導体チップ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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