(57)【特許請求の範囲】
【請求項１】
ゲート電極と半導体層との間に絶縁層を備えるＭＩＳゲート構造型のＨＥＭＴ素子であって、
前記半導体層が、
Ｎ型の導電型を有しかつ比抵抗が１×１０７Ωｃｍ以上であるか、あるいはＰ型の導電型を有する、第１のIII族窒化物からなるベース層と、
前記ベース層と前記絶縁層とに隣接形成されてなり、前記第１のIII族窒化物よりもバンドギャップが大きい第２のIII族窒化物からなる障壁層と、
を備えることで、前記ベース層が前記障壁層との界面近傍に二次元電子ガス領域を有するとともに、
ソース電極とドレイン電極とが前記障壁層の上に形成されてなり、
前記半導体層においては、さらに、
Ｐ型の導電型を有するＰ型化領域が、前記絶縁層の直下であって、前記ゲート電極を表面側から平面視した場合に前記ゲート電極に実質的に隠れる範囲内に、前記障壁層および前記二次元電子ガス領域を貫通するように備わり、
前記Ｐ型化領域が、アクセプタとしてＭｇがドープされたＧａＮからなる主Ｐ型化領域と、前記主Ｐ型化領域に含まれるＭｇの拡散領域である副Ｐ型化領域とからなる、
ことを特徴とするＭＩＳゲート構造型のＨＥＭＴ素子。
【請求項２】
ゲート電極と半導体層との間に絶縁層を備えるＭＩＳゲート構造型のＨＥＭＴ素子であって、
前記半導体層が、
Ｎ型の導電型を有しかつ比抵抗が１×１０７Ωｃｍ以上であるか、あるいはＰ型の導電型を有する、第１のIII族窒化物からなるベース層と、
前記ベース層と前記絶縁層とに隣接形成されてなり、前記第１のIII族窒化物よりもバンドギャップが大きい第２のIII族窒化物からなる障壁層と、
を備えることで、前記ベース層が前記障壁層との界面近傍に二次元電子ガス領域を有するとともに、
ソース電極とドレイン電極とが前記障壁層の上に形成されてなり、
前記半導体層においては、さらに、
Ｐ型の導電型を有するＰ型化領域が、前記絶縁層の直下であって、前記ゲート電極を表面側から平面視した場合に前記ゲート電極に実質的に隠れる範囲内に、前記障壁層よりも大きな厚みで備わり、
前記Ｐ型化領域が、アクセプタとしてＭｇがドープされたＧａＮからなる主Ｐ型化領域と、前記主Ｐ型化領域に含まれるＭｇの拡散領域である副Ｐ型化領域とからなる、
ことを特徴とするＭＩＳゲート構造型のＨＥＭＴ素子。
【請求項３】
請求項１または請求項２に記載のＭＩＳゲート構造型のＨＥＭＴ素子であって、
前記絶縁層の膜厚をｔ（ｎｍ）とし、前記絶縁層を形成する物質の比誘電率をｋとするときに、
ｋ／ｔ≦０．８５（ｎｍ−１）
であることを特徴とするＭＩＳゲート構造型のＨＥＭＴ素子。
【請求項４】
請求項１ないし請求項３のいずれかに記載のＭＩＳゲート構造型のＨＥＭＴ素子であって、
前記第２のIII族窒化物がＡｌＧａＮであることを特徴とするＭＩＳゲート構造型のＨＥＭＴ素子。
【請求項５】
請求項１ないし請求項４のいずれかに記載のＭＩＳゲート構造型のＨＥＭＴ素子であって、
前記ベース層は、前記第１のIII族窒化物としてＧａＮを用い、残留ドナーによる電子濃度が１×１０１２／ｃｍ３以下のＮ型の導電型を有する層として形成されてなる、
ことを特徴とするＭＩＳゲート構造型のＨＥＭＴ素子。
【請求項６】
請求項１ないし請求項５のいずれかに記載のＭＩＳゲート構造型のＨＥＭＴ素子であって、
前記ベース層と前記障壁層との間に、０．７５ｎｍ以上１．５ｎｍ以下の厚みのＡｌＮからなる層が挿入されてなる、
ことを特徴とするＭＩＳゲート構造型のＨＥＭＴ素子。
【請求項７】
ゲート電極と半導体層との間に絶縁層を備えるＭＩＳゲート構造型のＨＥＭＴ素子の作製方法であって、
a-1)所定の基板の上に、Ｎ型の導電型を有しかつ比抵抗が１×１０７Ωｃｍ以上であるか、あるいはＰ型の導電型を有するベース層を、第１のIII族窒化物に所定のドーパントをドープさせることにより形成するベース層形成工程と、
a-2)前記ベース層の上に、前記第１のIII族窒化物よりもバンドギャップが大きい第２のIII族窒化物を用いて障壁層を形成する障壁層形成工程と、
を備えることにより、前記ベース層の前記障壁層との界面近傍に二次元電子ガス領域を形成する二次元電子ガス領域形成工程と、
b-1)前記障壁層および前記ベース層の一部を除去したうえで、除去された部分を埋設するように、かつ上面が前記障壁層の上面と略連続するように、ＭｇをドープさせつつＧａＮからなる主Ｐ型化領域を形成する主Ｐ型化領域形成工程と、
b-2)主Ｐ型化領域にドープされたＭｇを活性化させる活性化処理を行う活性化工程と、
を備え、前記主Ｐ型化領域と前記主Ｐ型化領域に含まれるＭｇの拡散領域である副Ｐ型化領域とからなるＰ型化領域を、前記ゲート電極を表面側から平面視した場合に前記ゲート電極に実質的に隠れることになる範囲内において形成するＰ型化領域形成工程と、
c)前記半導体層の上面に前記絶縁層を形成する絶縁層形成工程と、
d)前記障壁層の上面の所定位置にソース電極とドレイン電極とを形成するとともに、前記絶縁層の上面の所定位置にゲート電極を形成する電極形成工程と、
を備えることを特徴とするＭＩＳゲート構造型のＨＥＭＴ素子の作製方法。
【請求項８】
請求項７に記載のＭＩＳゲート構造型のＨＥＭＴ素子の作製方法であって、
前記絶縁層形成工程においては、前記絶縁層の膜厚をｔとし、前記絶縁層を形成する物質の比誘電率をｋとするときに、
ｋ／ｔ≦０．８５（ｎｍ−１）
であるように前記絶縁層を形成することを特徴とするＭＩＳゲート構造型のＨＥＭＴ素子の作製方法。
【請求項９】
請求項７または請求項８に記載のＭＩＳゲート構造型のＨＥＭＴ素子の作製方法であって、
前記第２のIII族窒化物がＡｌＧａＮであることを特徴とするＭＩＳゲート構造型のＨＥＭＴ素子の作製方法。
【請求項１０】
請求項７ないし請求項９のいずれかに記載のＭＩＳゲート構造型のＨＥＭＴ素子の作製方法であって、
前記ベース層形成工程においては、前記ベース層を、前記第１のIII族窒化物としてＧａＮを用い、残留ドナーによる電子濃度が１×１０１２／ｃｍ３以下のＮ型の導電型を有する層として形成する、
ことを特徴とするＭＩＳゲート構造型のＨＥＭＴ素子の作製方法。
【請求項１１】
請求項７ないし請求項１０のいずれかに記載のＭＩＳゲート構造型のＨＥＭＴ素子の作製方法であって、
前記ベース層形成工程と前記障壁層形成工程との間に、０．７５ｎｍ以上１．５ｎｍ以下の厚みのＡｌＮからなる層を形成するＡｌＮ層形成工程が挿入されてなる、
ことを特徴とするＭＩＳゲート構造型のＨＥＭＴ素子の作製方法。
【請求項１２】
請求項７ないし請求項１１のいずれかに記載のＭＩＳゲート構造型のＨＥＭＴ素子の作製方法によって作製されたＭＩＳゲート構造型のＨＥＭＴ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＩＳゲート構造型のＨＥＭＴ素子、特に、ノーマリオフ型のＨＥＭＴ素子に関する。
【背景技術】
【０００２】
窒化物半導体は高い絶縁破壊電界および高い飽和電子速度を有することから次世代の高周波／ハイパワーデバイス用半導体材料として注目されている。特に、ＡｌＧａＮ／ＧａＮやＡｌＩｎＮ／ＧａＮなどのIII族窒化物材料の積層構造は、窒化物材料特有の大きな分極効果（自発分極効果とピエゾ分極効果）により積層界面に高濃度の二次元電子ガスを蓄えることができる。これを利用した高電子移動度トランジスタ（ＨＥＭＴ）の開発が活発に行われている（非特許文献１および非特許文献２参照）。
【０００３】
パワー用途に用いるトランジスタ素子（パワートランジスタ）においては、高耐圧と低オン抵抗を両立する事が望まれている。これに加え、フェールセーフならびに電源回路の簡素化・小型化のために、ゲート電圧を印加しない限り主電流が流れない、つまりは閾値電圧が正である、ノーマリオフ動作型のデバイスであることも一般には望まれている。
【０００４】
この閾値電圧の正側へのシフトを、ＡｌＧａＮ障壁層を薄層化することによって実現する技術はすでに公知である（非特許文献３および非特許文献４参照）。
【０００５】
【非特許文献１】"Highly Reliable 250W GaN High Electron Mobility Transistor Power Amplifier" Japanese Journal of Applied Physics, Vol. 44, No. 7A, 2005, pp. 4896-4901
【非特許文献２】"Design and Demonstration of High Breakdown Voltage GaN High Electron Mobility Transistor (HEMT) Using Field Plate Structure for Power Electonics Applications" Japanese Journal of Applied Physics, Vol. 43, No. 4B, 2004, pp. 2239-2242
【非特許文献３】"Non-Recessed-Gate Enhancement-Mode AlGaN/GaN High Electron Mobility Transistors with High RF Performance" Japanese Journal of Applied Physics, Vol. 43, No. 4B, 2004, pp. 2255-2258
【非特許文献４】"Enhancement-Mode AlGaN/AlN/GaN High Electron Mobility Transistor with Low On-state Resistance and High Breakdown Voltage" Japanese Journal of Applied Physics  Vol. 45, No. 44, 2006, pp. L1168-L1170
【発明の開示】
【発明が解決しようとする課題】
【０００６】
例えばＧａＮ系ＨＥＭＴデバイスのようなｎチャネルトランジスタをノーマリーオフ動作型のものとする場合、外部ノイズによる誤動作防止の観点から、ゲート電圧を０Ｖ近傍でなく３Ｖ以上印加しない限り、主電流が流れないことがより望ましい。つまりは、閾値電圧が＋３Ｖ以上であることが望ましい。
【０００７】
非特許文献１および非特許文献２には、ノーマリオン動作型で低いオン抵抗を示すＧａＮ系ＨＥＭＴ素子が開示されているのみである。当然ながら、低オン抵抗で閾値電圧が＋３Ｖ以上であるノーマリーオフ動作型のＧａＮ系ＨＥＭＴ素子については、何らの開示も示唆もなされてはいない。
【０００８】
また、非特許文献３および非特許文献４に開示されている手法でＨＥＭＴ素子を形成する場合、ＡｌＧａＮ障壁層の薄層化のためにピエゾ効果が抑制されてしまい、十分に高い二次元電子ガス濃度が確保できず低オン抵抗にならないという問題がある。また、ゲート部にショットキー接合を用いるために、ショットキー障壁高さを超えるゲート電圧（高々＋１．２Ｖ程度）を印加することができず、ノーマリオフデバイスの安全動作域といわれる＋３Ｖ以上の閾値電圧を確保できないという問題もある。
【０００９】
本発明は上記課題に鑑みてなされたものであり、特性の優れたノーマリーオフ動作型のＨＥＭＴ素子を実現することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、請求項１の発明は、ゲート電極と半導体層との間に絶縁層を備えるＭＩＳゲート構造型のＨＥＭＴ素子であって、前記半導体層が、Ｎ型の導電型を有しかつ比抵抗が１×１０７Ωｃｍ以上であるか、あるいはＰ型の導電型を有する、第１のIII族窒化物からなるベース層と、前記ベース層と前記絶縁層とに隣接形成されてなり、前記第１のIII族窒化物よりもバンドギャップが大きい第２のIII族窒化物からなる障壁層と、を備えることで、前記ベース層が前記障壁層との界面近傍に二次元電子ガス領域を有するとともに、ソース電極とドレイン電極とが前記障壁層の上に形成されてなり、前記半導体層においては、さらに、Ｐ型の導電型を有するＰ型化領域が、前記絶縁層の直下であって、前記ゲート電極を表面側から平面視した場合に前記ゲート電極に実質的に隠れる範囲内に、前記障壁層および前記二次元電子ガス領域を貫通するように備わり、前記Ｐ型化領域が、アクセプタとしてＭｇがドープされたＧａＮからなる主Ｐ型化領域と、前記主Ｐ型化領域に含まれるＭｇの拡散領域である副Ｐ型化領域とからなる、ことを特徴とする。
【００１１】
請求項２の発明は、ゲート電極と半導体層との間に絶縁層を備えるＭＩＳゲート構造型のＨＥＭＴ素子であって、前記半導体層が、Ｎ型の導電型を有しかつ比抵抗が１×１０７Ωｃｍ以上であるか、あるいはＰ型の導電型を有する、第１のIII族窒化物からなるベース層と、前記ベース層と前記絶縁層とに隣接形成されてなり、前記第１のIII族窒化物よりもバンドギャップが大きい第２のIII族窒化物からなる障壁層と、を備えることで、前記ベース層が前記障壁層との界面近傍に二次元電子ガス領域を有するとともに、ソース電極とドレイン電極とが前記障壁層の上に形成されてなり、前記半導体層においては、さらに、Ｐ型の導電型を有するＰ型化領域が、前記絶縁層の直下であって、前記ゲート電極を表面側から平面視した場合に前記ゲート電極に実質的に隠れる範囲内に、前記障壁層よりも大きな厚みで備わり、前記Ｐ型化領域が、アクセプタとしてＭｇがドープされたＧａＮからなる主Ｐ型化領域と、前記主Ｐ型化領域に含まれるＭｇの拡散領域である副Ｐ型化領域とからなる、ことを特徴とする。
【００１３】
請求項３の発明は、請求項１または請求項２に記載のＭＩＳゲート構造型のＨＥＭＴ素子であって、前記絶縁層の膜厚をｔ（ｎｍ）とし、前記絶縁層を形成する物質の比誘電率をｋとするときに、ｋ／ｔ≦０．８５（ｎｍ−１）であることを特徴とする。
【００１４】
請求項４の発明は、請求項１ないし請求項３のいずれかに記載のＭＩＳゲート構造型のＨＥＭＴ素子であって、前記第２のIII族窒化物がＡｌＧａＮであることを特徴とする。
【００１５】
請求項５の発明は、請求項１ないし請求項４のいずれかに記載のＭＩＳゲート構造型のＨＥＭＴ素子であって、前記ベース層は、前記第１のIII族窒化物としてＧａＮを用い、残留ドナーによる電子濃度が１×１０１２／ｃｍ３以下のＮ型の導電型を有する層として形成されてなる、ことを特徴とする。
【００１６】
請求項６の発明は、請求項１ないし請求項５のいずれかに記載のＭＩＳゲート構造型のＨＥＭＴ素子であって、前記ベース層と前記障壁層との間に、０．７５ｎｍ以上１．５ｎｍ以下の厚みのＡｌＮからなる層が挿入されてなる、ことを特徴とする。
【００１７】
請求項７の発明は、ゲート電極と半導体層との間に絶縁層を備えるＭＩＳゲート構造型のＨＥＭＴ素子の作製方法であって、a-1)所定の基板の上に、Ｎ型の導電型を有しかつ比抵抗が１×１０７Ωｃｍ以上であるか、あるいはＰ型の導電型を有するベース層を、第１のIII族窒化物に所定のドーパントをドープさせることにより形成するベース層形成工程と、a-2)前記ベース層の上に、前記第１のIII族窒化物よりもバンドギャップが大きい第２のIII族窒化物を用いて障壁層を形成する障壁層形成工程と、を備えることにより、前記ベース層の前記障壁層との界面近傍に二次元電子ガス領域を形成する二次元電子ガス領域形成工程と、b-1)前記障壁層および前記ベース層の一部を除去したうえで、除去された部分を埋設するように、かつ上面が前記障壁層の上面と略連続するように、ＭｇをドープさせつつＧａＮからなる主Ｐ型化領域を形成する主Ｐ型化領域形成工程と、b-2)主Ｐ型化領域にドープされたＭｇを活性化させる活性化処理を行う活性化工程と、を備え、前記主Ｐ型化領域と前記主Ｐ型化領域に含まれるＭｇの拡散領域である副Ｐ型化領域とからなるＰ型化領域を、前記ゲート電極を表面側から平面視した場合に前記ゲート電極に実質的に隠れることになる範囲内において形成するＰ型化領域形成工程と、c)前記半導体層の上面に前記絶縁層を形成する絶縁層形成工程と、d)前記障壁層の上面の所定位置にソース電極とドレイン電極とを形成するとともに、前記絶縁層の上面の所定位置にゲート電極を形成する電極形成工程と、を備えることを特徴とする。
【００１８】
請求項８の発明は、請求項７に記載のＭＩＳゲート構造型のＨＥＭＴ素子の作製方法であって、前記絶縁層形成工程においては、前記絶縁層の膜厚をｔとし、前記絶縁層を形成する物質の比誘電率をｋとするときに、ε／ｔ≦０．８５（ｎｍ−１）であるように前記絶縁層を形成することを特徴とする。
【００１９】
請求項９の発明は、請求項７または請求項８に記載のＭＩＳゲート構造型のＨＥＭＴ素子の作製方法であって、前記第２のIII族窒化物がＡｌＧａＮであることを特徴とする。
【００２０】
請求項１０の発明は、請求項７ないし請求項９のいずれかに記載のＭＩＳゲート構造型のＨＥＭＴ素子の作製方法であって、前記ベース層形成工程においては、前記ベース層を、前記第１のIII族窒化物としてＧａＮを用い、残留ドナーによる電子濃度が１×１０１２／ｃｍ３以下のＮ型の導電型を有する層として形成する、ことを特徴とする。
【００２１】
請求項１１の発明は、請求項７ないし請求項１０のいずれかに記載のＭＩＳゲート構造型のＨＥＭＴ素子の作製方法であって、前記ベース層形成工程と前記障壁層形成工程との間に、０．７５ｎｍ以上１．５ｎｍ以下の厚みのＡｌＮからなる層を形成するＡｌＮ層形成工程が挿入されてなる、ことを特徴とする。
【００２２】
請求項１２の発明は、ＭＩＳゲート構造型のＨＥＭＴ素子であって、請求項７ないし請求項１１のいずれかの作製方法によって作製されたものである。
【発明の効果】
【００２３】
請求項１ないし請求項１２の発明によれば、ベース層と障壁層とのヘテロ接合界面近傍に二次元電子ガス領域を形成することで、アクセス部位、つまりはドレイン−ゲート間、ゲート−ソース間におけるアクセス抵抗が十分に小さいものとするとともに、ゲートの直下にＰ型化領域を形成して、いわゆる反転チャネル型のＭＩＳトランジスタ構造を有するようにすることで、低いオン抵抗を有するノーマリーオフ型のＨＥＭＴ素子を実現することができる。
【００２４】
特に、請求項３および請求項８の発明によれば、＋３Ｖ以上という高い閾値電圧のノーマリーオフ型のＨＥＭＴ素子を実現することができる。
【発明を実施するための最良の形態】
【００２５】
＜第１の実施の形態＞
＜ＨＥＭＴ素子の構成＞
図１は、第１の実施の形態に係るＨＥＭＴ素子１０の構成を概略的に示す図である。図１（ａ）は、ＨＥＭＴ素子１０の全体構成についての断面模式図である。図１（ａ）に示すように、本実施の形態に係るＨＥＭＴ素子１０は、概略的にみれば、基板１の上に、半導体層２と、絶縁層６と、ゲート電極７と、ソース電極８と、ドレイン電極９とを備える。すなわち、ＨＥＭＴ素子１０は、半導体層２とゲート電極７との間に絶縁層６が形成されてなる、ＭＩＳゲート構造を有する。また、半導体層２は、ベース層３と、障壁層４と、Ｐ型化領域５とを備える。
【００２６】
基板１としては、単結晶６Ｈ−ＳｉＣ基板を用いるのが好適な一例であるが、結晶性の良好なベース層３や障壁層４などのIII窒化物半導体層を形成できるものであれば、材質に特に制限はない。すなわち、サファイア、ＳｉＣ、Ｓｉ、ＧａＡｓ、スピネル、ＭｇＯ、ＺｎＯ、フェライト等のなかから適宜に選択して用いればよい。
【００２７】
ベース層３と障壁層４とは、基板１の上にこの順に積層形成されてなる。ベース層３は、III族窒化物によって構成され、Ｎ型の導電型を有し、かつ１×１０7Ωｃｍ以上という高い比抵抗を有する高抵抗層である。好ましくは、ベース層３は残留ドナーによる電子濃度が１×１０12／ｃｍ3以下であるように形成されてなる。また、ベース層３は、数μｍ程度の厚みに、例えば３μｍ程度の厚みに形成されるのが好適な一例である。一方、障壁層４は、ベース層３を形成するIII族窒化物よりもバンドギャップが大きいIII族窒化物によって構成される、Ｎ型の導電型を有する層である。障壁層４は、数十ｎｍ程度の厚みに、例えば１５〜２５ｎｍ程度の厚みに形成されるのが好適な一例である。例えば、ベース層３がＧａＮによって構成され、障壁層４がＡｌxＧａ1-xＮ（０＜ｘ＜１）によって構成されるのが好適な一例である。ただし、係る場合には、ｘ≦０．５であるのが好ましい。ｘ＞０．５の場合には、障壁層４の表面状態が劣化するおそれがある。また、ＩｎpＡｌqＧａrＮ（０≦ｐ≦１、０≦ｑ≦１、０≦ｒ＜１、ｐ＋ｑ＋ｒ＝１）にて障壁層４を形成する態様であってもよい。
【００２８】
このようなベース層３と障壁層４とが積層形成されてなることで得られるヘテロ接合界面においては、自発分極およびピエゾ分極が生じ、これによってベース層３における両層の積層界面から数ｎｍ程度の範囲に、いわゆる二次元電子ガスが高濃度に蓄えられる。すなわち、二次元電子ガス領域３ｇが形成される。これにより、ＨＥＭＴ素子１０においては、アクセス部位、つまりはドレイン−ゲート間、ゲート−ソース間におけるアクセス抵抗が十分に小さいものとなっている。
【００２９】
なお、半導体層２における良好な結晶性の確保を目的として、基板１と半導体層２（実際にはベース層３）との間に、数十ｎｍ程度の厚みのＡｌＮからなるいわゆるバッファ層（図示せず）を設ける態様であってもよい。
【００３０】
Ｐ型化領域５は、Ｐ型の導電型を有するように形成されてなる領域である。Ｐ型化領域５は、障壁層４および二次元電子ガス領域３ｇを貫通し、ベース層３にまで達するように、かつ、上面が障壁層４の上面と略連続するように、形成されてなる。別の見方をすれば、Ｐ型化領域５は、障壁層４よりも大きな厚みを有するように形成されてなるともいえる。
【００３１】
また、Ｐ型化領域５は、ゲート電極７の下方であって、ＨＥＭＴ素子１０を表面側（上面側）から平面視した場合に、Ｐ型化領域５の上面部分が実質的にゲート電極７に被覆されるように形成されてなる。
【００３２】
図１（ｂ）は、図１（ａ）において円Ｐで囲んだ部分の近傍におけるＨＥＭＴ素子１０の断面模式図である。ただし、絶縁層６とゲート電極７の図示は省略している。Ｐ型化領域５は、図１（ｂ）に示すように、主Ｐ型化領域５ａと副Ｐ型化領域５ｂとから構成される。主Ｐ型化領域５ａと副Ｐ型化領域５ｂとは、Ｐ型の導電型を有する点では共通するが、その成り立ちが異なっている。なお、図１（ｂ）に示す主Ｐ型化領域５ａと副Ｐ型化領域５ｂとのサイズの関係は、図示の都合上のものであって、実際の比率は異なる。
【００３３】
主Ｐ型化領域５ａは、基板１の上にベース層３と障壁層４とが積層された積層構造部分の一部に、アクセプタとして作用させるべくＭｇを含んだＧａＮからなる領域を、障壁層４の上面側から埋設させるような態様で形成されてなる。これは、例えば、後述するように、いったん積層形成した障壁層４とベース層３の一部とをエッチングにより除去して凹部を形成したうえで、当該凹部において、アクセプタとして作用するＭｇをドープさせつつＧａＮからなる結晶を成長させることによって実現される。
【００３４】
一方、副Ｐ型化領域５ｂは、主Ｐ型化領域５ａの形成後、主Ｐ型化領域５ａを構成するＧａＮに含有されたＭｇをアクセプタとして作用させるべく行われる活性化処理の過程で、主Ｐ型化領域５ａ内のＭｇが、周辺領域、つまりはベース層３および障壁層４としてN型の導電型を有するように形成されてなる領域に拡散することによって、該領域をＰ型化することで形成されてなる領域である。換言すれば、副Ｐ型化領域５ｂは、主Ｐ型化領域５ａと周辺領域とのいわば実体構造上の界面（図１（ａ）にて矢印ＡＲ１にて示す箇所）よりも外周に存在する領域である。このように形成された副Ｐ型化領域５ｂとその外周領域との界面（図１（ｂ）にて矢印ＡＲ２にて示す箇所）は、ＰＮ接合界面である。上述のように２つの界面が相異なる位置に存在することは、例えば図１に示すようなＨＥＭＴ素子１０の断面について、ＳＥＭやＥＤＸもしくはＴｏＦ−ＳＩＭＳによる解析を行うことなどによって、確認することが可能である。
【００３５】
Ｐ型化領域５は、Ｍｇ濃度が１×１０18／ｃｍ3〜１×１０20／ｃｍ3程度、例えば５×１０19／ｃｍ3であり、ホール濃度が５×１０17／ｃｍ3〜５×１０18／ｃｍ3程度、例えば１×１０18／ｃｍ3程度であるように形成されてなるのが好適である。
【００３６】
絶縁層６は、障壁層４およびＰ型化領域５の上面を被覆するように形成されてなる層である。絶縁層６は、例えばＳｉＯ2などの絶縁材料によって、数ｎｍ〜百ｎｍ程度の厚みに形成することができる。なお、後述するように、絶縁層６の膜厚と絶縁層６を形成する物質の比誘電率との関係によって、ＨＥＭＴ素子１０における閾値電圧が定まることから、絶縁層６の膜厚および構成材料は、所望する閾値電圧が実現されるように選択されるのが好ましい。
【００３７】
ゲート電極７は、絶縁層６の上面に形成されてなる。また、ソース電極８およびドレイン電極９は、絶縁層６の一部にコンタクトホールを設けたうえで、障壁層４に対してオーミック接触を有するように形成されてなる。ゲート電極７、ソース電極８、およびドレイン電極９は、Ｔｉ／Ａｌ／Ｎｉ／Ａｕからなる多層電極として設けるのが好適な一例である。
【００３８】
＜ＨＥＭＴ素子の動作および特性＞
次に、上述のような構成を有するＨＥＭＴ素子１０の動作について説明する。図２は、ＨＥＭＴ素子１０の動作状態を示す図である。
【００３９】
まず、図２（ａ）に示す、ゲート電圧ＶGおよびドレイン電圧ＶDが０のバイアスフリー状態（ソース電極８は接地（ソース電圧Ｖs＝０））では、上述したように、ベース層３の障壁層４との界面近傍に二次元電子ガス領域３ｇが形成される。
【００４０】
次に、ドレイン電極９にバイアス電圧を印加したとき（ＶD＝＋Ｖ）、図２（ｂ）に示すようにゲート電圧ＶGが閾値電圧Ｖpよりも小さい場合（ＶG＜Ｖp）は、Ｐ型化領域５から周辺へと空乏領域ＤＲが広がり、ドレイン−ソース間に主電流は流れない。しかし、図２（ｃ）に示すようにゲート電圧ＶGが閾値電圧Ｖp以上の場合（ＶG≧Ｖp）は、Ｐ型化領域５の表面近傍に厚みが１０ｎｍ程度の反転チャネル領域５ｃが形成され、矢印ＡＲ３に示すように電子が移動することで、主電流ＩDが流れるようになる。
【００４１】
すなわち、ＨＥＭＴ素子１０においては、いわゆる反転チャネル型のＭＩＳトランジスタ構造が実現されてなる。
【００４２】
図６および図７は、係るＨＥＭＴ素子１０について電気特性を評価した結果の一例を示す図である。図６に示す結果は、基板１として６Ｈ−ＳｉＣ単結晶基板を用い、ベース層３として厚さ３μｍ、残留電子濃度が約５×１０11／ｃｍ3で比抵抗が１×１０7Ωｃｍ以上のＧａＮ層を形成し、障壁層４として厚さ２５ｎｍのＡｌ0.2Ｇａ0.8Ｎ層を形成するとともに、絶縁層６としてのＳｉＯ2層の厚みを種々に違えて作製したＨＥＭＴ素子１０についてのもの（実施例１参照）である。また、図７に示す結果は、絶縁層６としてのＳｉＯ2層の厚みを５ｎｍに定める一方で、ゲート長を種々に違えて作製したＨＥＭＴ素子１０についてのものである。図６および図７に示す結果は、低いオン抵抗を有し、かつ、高い閾値電圧を有するノーマリーオフ動作型のＨＥＭＴ素子が実現されることを意味している。
【００４３】
特に、図６に示す結果からは、ＳｉＯ2層の厚み（図６においてはＳｉＯ2膜厚と記載）を少なくとも５ｎｍ以上とした場合には、閾値電圧が＋３Ｖ以上のＨＥＭＴ素子１０が実現されることがわかる。
【００４４】
なお、絶縁層６の膜厚をｔ（ｎｍ）とし、絶縁層６を形成する物質の比誘電率をｋとするときに、
ｋ／ｔ≦０．８５（ｎｍ-1）    （式１）
なる関係をみたすようにすれば、＋３Ｖ以上という高い閾値電圧Ｖpが実現されることが、本発明の発明者によって確認されている。例えば、絶縁層６に比誘電率が３．８〜４．０程度のＳｉＯ2を用いる場合であれば、約５ｎｍ以上の厚みに絶縁層６を形成することで、＋３Ｖ以上という閾値電圧Ｖpが実現可能である。
【００４５】
しかも、図６および図７に示す結果によれば、係るＨＥＭＴ素子１０においては、ＨＥＭＴ素子の電気特性を特徴付ける、最大電流、最大相互コンダクタンス、オン抵抗、耐電圧、逆方向阻止時のリーク電流などについても、良好な値が得られている。このうち、オン抵抗は、４．５Ωｍｍ〜５．３Ωｍｍであり、ノーマリーオン動作型のものと同程度に小さな値となっている。これは、十分な二次元電子ガス濃度の二次元電子ガス領域３ｇが形成されることで、アクセス部位におけるアクセス抵抗が充分に小さくなっていることによるものと解される。
【００４６】
＜ＨＥＭＴ素子の作製方法＞
次に、上述のような優れた特性を実現する、本実施の形態に係るＨＥＭＴ素子１０の作製方法について説明する。なお、以下に示す作製方法は、あくまで例示であって、上述のような特性を有するＨＥＭＴ素子１０の作製方法は、これに限られるものではない。
【００４７】
図３は、ＨＥＭＴ素子１０の作製の流れを示す図である。以下、基板１として（０００１）面方位の６ＨーＳｉＣ単結晶基板を用い、ベース層３としてＧａＮ層を形成し、障壁層４としてＡｌ0.2Ｇａ0.8Ｎ層を形成し、絶縁層６としてＳｉＯ2層を形成する場合を例として説明する。また、以下においては、基板１を用いて多数個のＨＥＭＴ素子１０を同時に作製する場合を前提に説明する。
【００４８】
図３に示す作製手順は、概略的に言えば、まず、ベース層３と障壁層４との積層によってヘテロ接合を形成した上で、該積層部分の一部を除去して代わりにＰ型化領域５を形成した上で、絶縁層および電極形成を行う、というものである。
【００４９】
まず、基板１の上に、公知の手法であるＭＯＣＶＤ（有機金属化学的気相成長）法によって、半導体層２を構成するベース層３と障壁層４とを順次にエピタキシャル形成する（ステップＳ１）。以下、これにより得られる積層構造体を、素子形成用基板と称する。
【００５０】
ベース層３は、例えば、ＭＯＣＶＤ炉内のサセプタ上に基板１を載置した後、基板１を１０００℃〜１２００℃の間の所定温度、例えば１１００℃にまで所定の雰囲気の下で昇温した状態で、ＴＭＧバブリングガスとＮＨ3ガスをＭＯＣＶＤ炉内に導入することによって形成することができる。この際、基板１にベース層３を堆積する前に、数十ｎｍ〜数百ｎｍ程度の厚みのＧａＮもしくはＡｌＮからなるいわゆるバッファ層（図示せず）を設けることもできる。なお、ここでは、基板１を載置するサセプタの温度（設定加熱温度）のことを、基板１の温度（基板温度）と称するものとする。
【００５１】
障壁層４は、上述のようにベース層３を形成した後、基板温度を保った状態で、ＴＭＡ、ＴＭＧ、ＮＨ3ガスをＭＯＣＶＤ炉内に導入することによって形成することができる。
【００５２】
素子形成用基板が得られると、まずは、個々のＨＥＭＴ素子のサイズに応じてその表面を区画するための、素子分離処理を行う。係る処理は、本実施の形態に係るＨＥＭＴ素子を実現するうえで原理的に必要とされる処理ではないので、その詳細な説明は省略するが、例えば、公知のフォトリソグラフィープロセスとＲＩＥ（反応性イオンエッチング）法とを用いて、各素子の境界位置に深さ４００ｎｍ程度の溝部を形成すればよい。
【００５３】
次に、素子形成用基板の表面にＰ型化領域形成用のマスクパターンを形成すべく、マスク層１１を成膜（ステップＳ２）する。マスク層１１としては、厚さ数百ｎｍ程度のＳｉＯ2膜を形成するのが好適な一例である。マスク層１１の成膜は、例えば、プラズマＣＶＤ法などの気相成長プロセスによって実現可能である。
【００５４】
そして、フォトリソグラフィープロセスを用いて、主Ｐ型化領域５ａの上面部分となる箇所（ゲート電極７が形成された後に、ゲート電極７を表面側から平面視した場合にゲート電極７に実質的に隠れることになる範囲内）のみ、マスク層１１を除去する（ステップＳ３）。これによって、Ｐ型化領域形成用のマスクパターンが得られたことになる。
【００５５】
次に、ＲＩＥ法によって、マスク層１１で被覆されていない箇所を対象とする除去加工（エッチング）を行うことで、凹部１２を形成する（ステップＳ４）。凹部１２は、少なくとも障壁層４および二次元電子ガス領域３ｇを貫通する程度の深さを有するものであることが必要である。上述したように、障壁層４は数十ｎｍ程度の厚みに形成されてなるものであり、二次元電子ガス領域３ｇはせいぜい数ｎｍ程度の厚みに形成されるものであるので、例えば、１００ｎｍ前後の深さ（加工深さ）の加工を行えば十分であるといえる。
【００５６】
このようにしてＲＩＥによる加工が施されると、引き続き、Ｐ型化領域５を形成するための処理を行う（ステップＳ５）。
【００５７】
具体的には、まず、素子形成用基板を再びＭＯＣＶＤ炉内のサセプタに載置した後、１０００℃〜１２００℃の間の所定温度、例えば１１００℃にまで所定の雰囲気の下で昇温した状態で、ＣＰ2Ｍｇ、ＴＭＧの各バブリングガスとＮＨ3ガスをＭＯＣＶＤ炉内に導入する。ここで、ＲＩＥ加工用のマスクとして用いたＳｉＯ2膜はそのまま選択エピタキシャル成長用のマスクとして作用する。すなわち、ＲＩＥ加工によって形成されていた凹部１２においてのみＭｇを含むＧａＮのエピタキシャル成長が起こる。これにより、主Ｐ型化領域５ａが形成される。
【００５８】
ただし、このままではＭｇがアクセプタとして十分に機能しないことから、Ｍｇを活性化させるために、凹部１２が埋められた後の素子形成用基板を５００℃〜９００℃の間の所定温度、例えば６００℃にて、１０分〜５０分間、例えば、３０分間加熱する熱処理（Ｍｇ活性化処理）を行う。係る主Ｐ型化領域５ａの形成過程ならびにＭｇ活性化処理の途中において、Ｍｇが主Ｐ型化領域５ａから周囲に拡散し、副Ｐ型化領域５ｂが形成されることになる。すなわち、主Ｐ型化領域５ａと副Ｐ型化領域５ｂとからなるＰ型化領域５が形成されることになる。なお、図３においては、図示の都合上、主Ｐ型化領域５ａと副Ｐ型化領域５ｂとは区別せず、単にＰ型化領域５のみを図示している。
【００５９】
Ｐ型化領域５を形成した後、ウェットエッチングによってマスク層１１を除去する（ステップＳ６）。エッチャントとしては、例えば、バッファードフッ酸を用いるのが好適である。係るウェットエッチングによって、Ｐ型化領域５の上面と障壁層４の上面とが略連続した状態が得られる。
【００６０】
次に、少なくともＰ型化領域５の上面を覆うように、Ｐ型化領域５と障壁層４との上に、絶縁層６としてのＳｉＯ2層を形成する（ステップＳ７）。ＳｉＯ2層の形成は、例えば、プラズマＣＶＤ法などの気相成長プロセスによって実現可能である。
【００６１】
ＳｉＯ2層を形成した後、フォトリソグラフィープロセスを用いて、ＳｉＯ2層においてソース電極８、およびドレイン電極９の形成位置に、コンタクトホール１３、１４を形成する（ステップＳ８）。
【００６２】
係るコンタクトホール１３、１４の形成後、ゲート電極７、ソース電極８、ドレイン電極９の形成を行う（ステップＳ９）。具体的には、まず、真空蒸着法とフォトリソグラフィープロセスとを用いて、各電極の形成位置にＴｉ／Ａｌ／Ｎｉ／Ａｕ（膜厚はそれぞれ２５／７５／１５／１００ｎｍ）からなる金属パターンを形成する。次いで、ソース電極８および、ドレイン電極９のオーミック性を良好なものにするために、窒素雰囲気中で、６００℃〜１０００℃の間の所定の温度、例えば８５０℃にて、２０秒〜１２０秒、例えば３０秒間の熱処理を施す。
【００６３】
以上のプロセスによって、本実施の形態に係るＨＥＭＴ素子１０が形成される。
【００６４】
なお、半導体層２の形成は、結晶性の良好な半導体層２を形成できる手法であれば、ＭＯＣＶＤ法以外の手法で行う用にしてもよい。例えばＭＢＥ、ＨＶＰＥ、ＬＰＥなどの気相成長法や液相成長法の中から適宜に選択した形成手法を用いてもよいし、異なった成長法を組み合わせて用いてもよい。
【００６５】
以上、説明したように、本実施の形態によれば、高抵抗のベース層と障壁層とのヘテロ接合界面近傍に二次元電子ガス領域を形成することでアクセス部位、つまりはドレイン−ゲート間、ゲート−ソース間におけるアクセス抵抗が十分に小さいものとするとともに、ゲート直下にＰ型化領域を形成して、いわゆる反転チャネル型のＭＩＳトランジスタ構造を有するようにすることで、低いオン抵抗を有するノーマリーオフ型のＨＥＭＴ素子を実現することができる。さらに、絶縁層の比誘電率と膜厚とが所定の関係をみたすようにすることで、＋３Ｖ以上という高い閾値電圧のノーマリーオフ型のＨＥＭＴ素子を実現することができる。
【００６６】
＜第２の実施の形態＞
上述した第１の実施の形態においては、ベース層３をＮ型の導電型を有し、かつ１×１０7Ωｃｍ以上という高い比抵抗を有する高抵抗層として形成する態様を示していたが、これに代わり、ベース層３をＰ型の導電型を有するIII族窒化物で構成するようにしてもよい。例えば、アクセプタとしてＭｇを含むＧａＮにてベース層３を構成するのがその一例である。この場合、室温での正孔濃度が１×１０16／ｃｍ3〜１×１０18／ｃｍ3程度で有るように、例えば２×１０16／ｃｍ3程度であるように形成するのが好適である。
【００６７】
係るＨＥＭＴ素子２０は、全体構造としては、図１（ａ）に示した第１の実施の形態に係るＨＥＭＴ素子１０とほぼ同様の構造を有するので、各部位の詳細な説明は省略する。ただし、Ｐ型化領域５の構成態様は若干異なるものとなっている。
【００６８】
図４は、ＨＥＭＴ素子２０におけるＰ型化領域の構成を模式的に示す図である。ＨＥＭＴ素子２０においては、主Ｐ型化領域５ａは第１の実施の形態に係るＨＥＭＴ素子１０と同様に形成されるものの、ベース層３がもともとＰ型の導電型を有するために、Ｍｇの拡散領域としての副Ｐ型化領域５ｂは、主Ｐ型化領域５ａと障壁層４との間にのみ形成されることになる。換言すれば、副Ｐ型化領域５ｂと障壁層４との間にのみ、ＰＮ接合界面が形成される（図４においては矢印ＡＲ４で示す）。
【００６９】
係るＨＥＭＴ素子２０の作製は、図３に示した第１の実施の形態に係るＨＥＭＴ素子１０の作製方法のステップＳ１におけるベース層３の形成に代えて、基板１を１０００℃〜１２００℃の間の所定温度、例えば１１００℃にまで所定の雰囲気の下で昇温した状態で、ＣＰ2Ｍｇ、ＴＭＧの各バブリングガスとＮＨ3ガスをＭＯＣＶＤ炉内に導入することによって形成することができる。
【００７０】
図１２および図１３は、ＨＥＭＴ素子２０について電気特性を評価した結果の一例を示す図である。図１２よび図１３に示す結果はそれぞれ、ベース層３以外は図６および図７のそれぞれに特性を例示したＨＥＭＴ素子１０と同様に作製したＨＥＭＴ素子についてのもの（実施例２参照）である。
【００７１】
図１２に示す結果は、ベース層３がＰ型である場合でも、ＳｉＯ2層の厚み（図１２においてはＳｉＯ2膜厚と記載）を少なくとも５ｎｍ以上とした場合には、閾値電圧が＋３Ｖ以上のＨＥＭＴ素子が実現されることを意味している。また、図１２および図１３に示す結果によれば、ＨＥＭＴ素子２０においても、ＨＥＭＴ素子の電気特性を特徴付ける、最大電流、最大相互コンダクタンス、オン抵抗、耐電圧、逆方向阻止時のリーク電流などの評価値についても、良好な値が得られている。これらの結果は、ベース層３がＰ型である場合でも、低いオン抵抗を有し、かつ、＋３Ｖ以上という高い閾値電圧を有するノーマリーオフ動作型のＨＥＭＴ素子が実現されることを示すものである。
【００７２】
従って、本実施の形態によれば、ベース層をＰ型の導電型を有するようにした場合であっても、ベース層と障壁層とのヘテロ接合界面近傍に二次元電子ガス領域を形成することでアクセス部位、つまりはドレイン−ゲート間、ゲート−ソース間におけるアクセス抵抗が十分に小さいものとするとともに、ゲート直下にＰ型化領域を形成して、いわゆる反転チャネル型のＭＩＳトランジスタ構造を有するようにすることで、低いオン抵抗を有するノーマリーオフ型のＨＥＭＴ素子を実現することができる。さらに、絶縁層の比誘電率と膜厚とが所定の関係をみたすようにすることで、＋３Ｖ以上という高い閾値電圧のノーマリーオフ型のＨＥＭＴ素子を実現することができる。
【００７３】
＜第３の実施の形態＞
図５は、第３の実施の形態に係るＨＥＭＴ素子３０の構成を概略的に示す図である。なお、本実施の形態においては、第１の実施の形態に係るＨＥＭＴ素子１０の構成要素と同一の作用効果を奏する構成要素については、同一の符号を付してその詳細な説明は省略する。ＨＥＭＴ素子３０は、半導体層２とゲート電極７との間に絶縁層６を有するＭＩＳゲート構造を有してなる点においては、第１の実施の形態に係るＨＥＭＴ素子１０と同じであるが、ベース層３と障壁層４の間にＡｌＮにて構成されるＡｌＮ層（ＡｌＮスペーサー層）３１が挿入されてなる点で、相違する。
【００７４】
ＡｌＮ層３１は、二次元電子ガス領域３ｇが障壁層４へ部分的に浸漬することで生じる電子移動度の低下を抑制することを目的として挿入される層である。これにより、二次元電子ガス領域３ｇにおいてさらに高い移動度が得られ、アクセス抵抗のさらなる低減が実現される。係る目的を果たす観点から、ＡｌＮ層３１は、０．７５ｎｍ以上１．５ｎｍ以下の厚みに形成されるのが好適である。
【００７５】
係るＡｌＮ層３１の形成は、図３に示した第１の実施の形態に係るＨＥＭＴ素子１０の作製方法のステップＳ１におけるベース層３の形成と障壁層４の形成の間に、ＴＭＡのバブリングガスとＮＨ3ガスをＭＯＣＶＤ炉内に導入することによって実現することができる。
【００７６】
図１４および図１５は、ＨＥＭＴ素子３０について電気特性を評価した結果の一例を示す図である。図１４よび図１５に示す結果はそれぞれ、ＡｌＮ層３１を挿入形成した他は、図６および図７のそれぞれに特性を例示したＨＥＭＴ素子１０と同様に作製したＨＥＭＴ素子についてのもの（実施例３参照）である。これらの結果は、ＡｌＮ層３１を形成することで、第１の実施の形態に係るＨＥＭＴ素子１０と同様に高い閾値電圧を有し、かつ、さらに特性の優れたＨＥＭＴ素子が得られることを示している。
【００７７】
すなわち、本実施の形態によれば、ベース層と障壁層の間にＡｌＮ層を設けることで、高い閾値電圧を有し、より特性の優れたＨＥＭＴ素子が得られることを示している。
【実施例】
【００７８】
（実施例１）
本実施例では、基板１として（０００１）面方位の２インチ径６Ｈ−ＳｉＣ基板を複数枚用意し、第１の実施の形態に係るＨＥＭＴ素子１０を、絶縁層６としてのＳｉＯ2膜の厚みとゲート長を種々に違えて作製した。ＳｉＯ2膜の厚みは、２．５ｎｍ、５ｎｍ、７．５ｎｍ、１０ｎｍの４水準に設定した。そして、ＳｉＯ2膜の厚みが５ｎｍのものについては、ゲート長を０．１μｍ、０．２μｍ、０．５μｍ、１μｍの４水準に設定した。他の厚みのものについては、ゲート長を０．２μｍとした。また、いずれのＨＥＭＴ素子１０においても、ゲート幅は１ｍｍ、ソース−ゲート間隔は０．５μｍ、ゲート−ドレイン間隔は７．５μｍとなるようにした。なお、半導体層２の形成は、あらかじめ行った予備実験にて定めた成長レート・組成等の条件に基づき行った。
【００７９】
まず、図３のステップＳ１に相当する処理として、ＭＯＣＶＤ法により、半導体層２を構成するベース層３と障壁層４との形成を行った。
【００８０】
具体的には、はじめに基板１をＭＯＣＶＤ炉内に設置し、真空ガス置換した後、水素／窒素混合フロー状態の雰囲気を形成しサセプタ加熱によって１１００℃まで昇温した。
【００８１】
基板温度が１１００℃に達すると、ＴＭＡバブリングガスとＮＨ3ガスをＭＯＣＶＤ炉内に導入し、バッファ層としてのＡｌＮ層を２００ｎｍの厚みに形成した。
【００８２】
続いて、基板温度を１１００℃に保ったまま、ＴＭＧバブリングガスとＮＨ3ガスをＭＯＣＶＤ内に導入し、ベース層３としてのＧａＮ層を３μｍの厚みに形成した。なお、同条件で成長した単膜のＧａＮ層を調べたところ、室温での残留電子濃度が約５×１０11／ｃｍ3、比抵抗が１×１０7Ωｃｍ以上のｎ型半導体層であることが確認された。
【００８３】
さらに、基板温度を１１００℃保ったまま、ＴＭＡ、ＴＭＧ、ＮＨ3ガスをＭＯＣＶＤ炉内に導入し、障壁層４としてのＡｌ0.2Ｇａ0.8Ｎ層を２５ｎｍの厚みに形成した。
【００８４】
室温付近まで降温させた後、得られた素子形成用基板をＮＯＣＶＤ炉から取り出した。
【００８５】
この時点で、該素子形成用基板の一部を切断加工しホール測定を行った。その結果、シート抵抗が４２０Ω／□であり、電子移動度が１４００ｃｍ2／Ｖｓ程度であった。
【００８６】
続いて、得られた素子形成用基板に対し、素子分離処理として、フォトリソグラフィープロセスとＲＩＥ法とによって各素子の境界位置に深さ４００ｎｍ程度の溝部を形成した。
【００８７】
素子分離処理の後、ステップＳ２に相当する処理として、プラズマＣＶＤ法により、素子形成用基板上にマスク層１１としてのＳｉＯ2膜を３００ｎｍの厚みに形成した。
【００８８】
ＳｉＯ2膜の形成後、フォトリソグラフィープロセスにより、ステップＳ３に相当する処理として、主Ｐ型化領域５ａの上面部分となる箇所（ゲート電極７が形成された後に、ゲート電極７を表面側から平面視した場合にゲート電極７に実質的に隠れることになる範囲内）のみＳｉＯ2膜を除去した。これによって、Ｐ型化領域形成用のマスクパターンを得た。
【００８９】
引き続き、ステップＳ４に相当する処理として、ＲＩＥ法にてＳｉＯ2膜で被覆されていない箇所に凹部１２の形成を行った。ここで、ＲＩＥ加工深さは約１００ｎｍとした。
【００９０】
凹部１２の形成後、ステップＳ５に相当する処理を行った。まず、素子形成用基板を再びＭＯＣＶＤ炉内のサセプタに載置し、真空ガス置換を行った後、水素／窒素フロー混合雰囲気を形成しつつサセプタ加熱によって基板を１１００℃にまで昇温した。
【００９１】
基板温度が１１００℃に達すると、Ｃｐ2Ｍｇ、ＴＭＧの各バブリングガスとＮＨ3ガスをリアクタ内に導入し、凹部１２の部分にＭｇドープＧａＮからなる主Ｐ型化領域５ａを形成した。室温付近まで降温させた後、素子形成用基板をＭＯＣＶＤ炉から取り出し、引き続いて、Ｍｇの活性化処理として、窒素中６００℃にて３０分間の熱処理を施した。
【００９２】
この時点において形成されてなるＰ型化領域５については、同条件で作製した素子形成用基板についてＳＩＭＳ及びホール効果測定を行った結果から、Ｍｇ濃度が約５×１０19／ｃｍ3、ホール濃度が１×１０18／ｃｍ3程度であることがあらかじめ確認されている。
【００９３】
活性化処理の後、ステップＳ６に相当する処理として、マスク層１１としてのＳｉＯ2膜をバッファードフッ酸を用いてエッチング除去した。
【００９４】
さらに、ステップＳ７に相当する処理として、プラズマＣＶＤ法により絶縁層６としてのＳｉＯ2膜（比誘電率ｋ＝４）を形成した。
【００９５】
ＳｉＯ2膜を形成した後、ステップＳ８に相当する処理として、フォトリソグラフィープロセスを用いて、ソース電極８、ドレイン電極９の形成位置のＳｉＯ2膜をエッチング除去し、コンタクトホール１３、１４を形成した。
【００９６】
コンタクトホール１３、１４の形成後、ステップＳ９に相当する電極形成処理を行った。まず、真空蒸着法とフォトリソグラフィープロセスを用いて、Ｔｉ／Ａｌ／Ｎｉ／Ａｕ（膜厚はそれぞれ２５／７５／１５／１００ｎｍ）からなる金属パターンをゲート電極７、ソース電極８、ドレイン電極９の各形成位置に形成し、その後、オーミック性を高めるために窒素中８５０℃にて３０秒間の熱処理を施すことによって、各電極を得た。
【００９７】
以上によって、第１の実施の形態に係るＨＥＭＴ素子１０が得られた。また、作製したＨＥＭＴ素子１０について、ソース−ドレイン主電流経路に平行となるようへき開を施し、その破断面をＳＥＭ及びＥＤＸにて観察したところ、主ｐ型化領域５ａの界面よりも外側に、ｐｎ接合界面が存在することが確認された。すなわち、Ｍｇの拡散領域としての副Ｐ型化領域５ｂが形成されてなることが確認された。
【００９８】
さらに、係るＨＥＭＴ素子１０について電気特性の評価を可能とすべく、ＣＶＤ法とフォトリソグラフィープロセスとを用いて、窒化シリコンのパッシベーション膜を形成後、各電極部にコンタクトホールを開け、ワイアボンディングを行った。
【００９９】
係る状態で、ＨＥＭＴ素子１０の電気特性の評価を行った。具体的には、閾値電圧、最大電流、最大相互コンダクタンス、オン抵抗、耐電圧、逆方向阻止時のリーク電流を測定した。図６および図７は、係る電気特性の評価結果を一覧にして示す図である。これらの結果は、ＨＥＭＴ素子１０が、低オン抵抗でかつ閾値電圧が正のノーマリーオフ動作型のＨＥＭＴ素子として得られていることを示すものである。特に、図６より、ＳｉＯ2膜を絶縁層として用いる場合、少なくとも絶縁層の厚みを５ｎｍ以上とすることで、＋３Ｖ以上という高い閾値電圧を有するノーマリーオフ動作型のＨＥＭＴ素子が実現されることがわかる。また、図７からは、ゲート長によらず、＋３Ｖ以上という高い閾値電圧を有するノーマリーオフ動作型のＨＥＭＴ素子が実現されることがわかる。
【０１００】
（比較例１）
本比較例においては、ノーマリーオン動作型のＨＥＭＴ素子を作製した。図８は、係るノーマリーオフ動作型のＨＥＭＴ素子１００の全体構成についての断面模式図である。ＨＥＭＴ素子１００は、概略的にみれば、基板１０１の上に半導体層１０２を備え、該半導体層１０２の上に、ゲート電極１０７と、ソース電極１０８と、ドレイン電極１０９とを有する。また、半導体層１０２は、ベース層１０３と、障壁層１０４とを積層形成することで形成されてなる。半導体層１０２の上面の電極形成箇所以外の部分（アクセス領域部）には、保護層１０６が形成されてなる。
【０１０１】
係るＨＥＭＴ素子１００の作製に際しては、ゲート長を０．１μｍ、０．２μｍ、０．５μｍ、１μｍの４水準に設定した。また、いずれのＨＥＭＴ素子においても、ゲート幅は１ｍｍ、ソース−ゲート間隔は０．５μｍ、ゲート−ドレイン間隔は７．５μｍとなるようにした。
【０１０２】
まず、素子形成用基板の作製およびその後の素子分離処理までは実施例１と同様に行った。すなわち、基板１０１として実施例１の基板１と同じ（０００１）面方位の６Ｈ−ＳｉＣ単結晶基板を用い、ベース層１０３および障壁層１０４をそれぞれ、実施例１のベース層３および障壁層４と同様に作製した。
【０１０３】
その後、素子形成用基板の上にマスクとしてのＳｉＯ2膜を１０ｎｍの厚みに形成し、フォトリソグラフィープロセスによってゲート電極１０７、ソース電極１０８、ドレイン電極１０９の形成位置のＳｉＯ2膜をエッチングで除去することによってマスクパターンを形成した。
【０１０４】
マスクパターンの形成後、ＣＶＤ法とフォトリソグラフィープロセスとを用いて、アクセス領域部にのみ、保護層１０６としてのＳｉＮ膜を３００ｎｍの厚みに形成した。
【０１０５】
ＳｉＮ膜の形成後、真空蒸着法とフォトリソグラフィープロセスとによって、Ｔｉ／Ａｌ／Ｎｉ／Ａｕ（膜厚はそれぞれ２５／７５／１５／１００ｎｍ）からなる金属パターンをソース電極１０８とドレイン電極１０９との形成位置に形成し、その後、ソース、ドレイン各電極のオーミック性を良好なものにするために窒素中８５０℃にて３０秒間の熱処理を施すことによって、ソース電極１０８とドレイン電極１０９とを得た。
【０１０６】
ソース電極１０８およびドレイン電極１０９の形成後、真空蒸着法とフォトリソグラフィープロセスとを用い、Ｐｄ／Ａｕ（膜厚はそれぞれ３０／１００ｎｍ）からなるショットキー性金属パターンをゲート電極１０７の形成位置に形成することで、ゲート電極１０７を得た。
【０１０７】
これにより、ＨＥＭＴ素子１００が得られた。このＨＥＭＴ素子１００について、実施例１と同様に電気特性を評価した。図９は、係る電気特性の評価結果を一覧にして示す図である。図９に示す結果は、ＨＥＭＴ素子１００がノーマリーオン動作型のＨＥＭＴ素子として得られていることを示している。
【０１０８】
（実施例１と比較例１との対比）
図７に示す実施例１に係るＨＥＭＴ素子１０と、図９に示す比較例１に係るＨＥＭＴ素子１００とを、ゲート長が同じもの同士について対比すると、実施例１に係るＨＥＭＴ素子１０は、ノーマリーオン動作型のＨＥＭＴ素子１００と同程度の特性を有するとともに、＋３．２Ｖという高い閾値電圧が実現されたものであるといえる。
【０１０９】
（比較例２）
本比較例においては、障壁層１０４の厚みを５、７．５、１０ｎｍの３水準に違えるとともに、障壁層１０４の厚みが５ｎｍのものについてゲート長を実施例１と同様に４水準作製するようにした他は、比較例１と同様の手順にて、ＨＥＭＴ素子を作製した。
【０１１０】
なお、それぞれの作製条件によって素子形成用基板を作製した時点で、その一部を切断加工しホール測定を行った。その結果、障壁層１０４の厚みが５、７．５、１０ｎｍの場合のそれぞれのシート抵抗は順に１５００、９００、７５０Ω／□であり、それぞれの電子移動度は順に９４０、９６０、９８０ｃｍ2／Ｖｓ程度であった。
【０１１１】
得られたＨＥＭＴ素子について、実施例１と同様に電気特性を評価した。図１０および図１１は、係る電気特性の評価結果を一覧にして示す図である。図１０および図１１に示す結果は、障壁層の厚み（図１０および図１１においてはＡｌＧａＮ膜厚として記載）が５ｎｍのＨＥＭＴ素子のみ、正の閾値電圧を有するノーマリーオフ動作型のＨＥＭＴ素子として得られていることを示している。
【０１１２】
（実施例１と比較例２との対比）
図６および図７に示す実施例１に係るＨＥＭＴ素子１０と、図１０および図１１に示す比較例２に係るＨＥＭＴ素子とを、ゲート長が同じもの同士について対比すると、実施例１に係るＨＥＭＴ素子は、比較例２に係るＨＥＭＴ素子よりも十分に高い閾値電圧を有するとともに、十分に低いオン抵抗を有してなることがわかる。また、最大電流や最大相互コンダクタンスについても実施例１に係るＨＥＭＴ素子の方が高い値が得られていることもわかる。すなわち、実施例１に係るＨＥＭＴ素子１０は、障壁層を薄層化して作製するＨＥＭＴ素子よりも良好な特性を有するノーマリーオフ動作型のＨＥＭＴ素子であるといえる。
【０１１３】
（実施例２）
本実施例においては、ベース層３をＰ型の導電型を有するＧａＮ層にて形成した他は、実施例１と同様の手順で、第２の実施の形態に係るＨＥＭＴ素子２０を作製した。
【０１１４】
本実施例におけるベース層３としてのＧａＮ層の形成は、実施例１と同様に基板１を１１００℃まで昇温させた後、Ｃｐ2Ｍｇ、ＴＭＧの各バブリングガスとＮＨ3ガスをリアクタ内に導入することによって行った。ＧａＮ層の厚みは、１．５μｍとした。なお、同条件で成長した単膜のＧａＮ層を調べたところ、室温での正孔濃度が２×１０16／ｃｍ3程度であることが確認された。
【０１１５】
なお、ベース層３および障壁層４を形成することによって得られた素子形成用基板について、後段の処理を実行する前にその一部を切断加工しホール測定を行った。シート抵抗が１５００Ω／□であり、電子移動度が８００ｃｍ2／Ｖｓ程度であった。
【０１１６】
最終的に得られたＨＥＭＴ素子２０について、ソース−ドレイン主電流経路に平行となるようへき開を施し、その破断面をＳＥＭ及びＥＤＸにて観察したところ、障壁層４の部分において、主ｐ型化領域５ａの界面よりも外側に、ｐｎ接合界面が存在することが確認された。すなわち、Ｍｇの拡散領域としての副Ｐ型化領域５ｂが形成されてなることが確認された。
【０１１７】
また、得られたＨＥＭＴ素子２０について、実施例１と同様に電気特性を評価した。図１２と図１３とは、係る電気特性の評価結果を一覧にして示す図である。これらの結果は、ＨＥＭＴ素子２０が、閾値電圧が正のノーマリーオフ動作型のＨＥＭＴ素子として得られていることを示すものである。特に、図１２より、ベース層３がＰ型の導電型を有してなる場合でも、実施例１の場合と同様に、ＳｉＯ2膜を絶縁層として用いるのであれば少なくとも絶縁層の厚みを５ｎｍ以上とすることで、＋３Ｖ以上という高い閾値電圧を有するノーマリーオフ動作型のＨＥＭＴ素子が実現されることがわかる。また、図１３からは、ゲート長によらず、＋３Ｖ以上という高い閾値電圧を有するノーマリーオフ動作型のＨＥＭＴ素子が実現されることがわかる。
【０１１８】
（実施例２と比較例２との対比）
図１２および図１３に示す実施例２に係るＨＥＭＴ素子２０と、図１０および図１１に示す比較例２に係るＨＥＭＴ素子とを、ゲート長が同じもの同士について対比すると、実施例２に係るＨＥＭＴ素子２０の方が、最大電流や最大相互コンダクタンスについては劣っている。これは、電子移動度が小さいことに起因するものと解される。しかしながら、実施例２に係るＨＥＭＴ素子は、比較例２に係るＨＥＭＴ素子よりも十分に高い閾値電圧を有する。従って、動作の安定性、信頼性という観点からは、実施例２に係るＨＥＭＴ素子２０の方が、優れているものといえる。
【０１１９】
（実施例３）
ベース層３の形成と障壁層４の形成との間に、ＡｌＮ層３１の形成を行った他は、実施例１と同様の手順で、第３の実施の形態に係るＨＥＭＴ素子３０を作製した。ＡｌＮ層３１の形成は、ベース層３としてのＧａＮ層の形成後、基板温度を１１００℃保ったままで、ＴＭＡバブリングガスとＮＨ3ガスをＭＯＣＶＤ炉内に導入することによって行った。ＡｌＮ層３１の厚みは１ｎｍとした。
【０１２０】
また、ベース層３、ＡｌＮ層３１、および障壁層４を形成することによって得られた素子形成用基板について、後段の処理を実行する前にその一部を切断加工しホール測定を行った。その結果、シート抵抗が２５０Ω／□であり、電子移動度が２２００ｃｍ2／Ｖｓ程度であった。
【０１２１】
得られたＨＥＭＴ素子３０について、ソース−ドレイン主電流経路に平行となるようへき開を施し、その破断面をＳＥＭ及びＥＤＸにて観察したところ、主ｐ型化領域５ａの界面よりも外側に、ｐｎ接合界面が存在することが確認された。すなわち、Ｍｇの拡散領域としての副Ｐ型化領域５ｂが形成されてなることが確認された。
【０１２２】
さらに、ＨＥＭＴ素子３０について、実施例１と同様に電気特性を評価した。図１４と図１５とは、係る電気特性の評価結果を一覧にして示す図である。
【０１２３】
係るＨＥＭＴ素子３０は、ＡｌＮ層３１を備えていない第１の実施の形態に係るＨＥＭＴ素子１０と同等の高い閾値電圧を有するとともに、オン抵抗がＨＥＭＴ素子１０よりも若干小さくなっている。また、最大電流や最大相互コンダクタンスは、ＨＥＭＴ素子１０よりも若干大きくなっている。すなわち、本実施例に係るＨＥＭＴ素子３０は、第１の実施の形態に係るＨＥＭＴ素子１０よりも特性が優れているといえる。
【０１２４】
（実施例４）
本実施例においては、障壁層４の組成およびその厚みを違えた他は、実施例１と同様の手順で、第１の実施の形態に係るＨＥＭＴ素子１０を作製した。ただし、絶縁層６としてのＳｉＯ2膜の厚みは５ｎｍとし、ゲート長は０．２μｍとした。その際には、ベース層３および障壁層４を形成することによって得られた素子形成用基板についてのシート抵抗の測定も併せて行っている。
【０１２５】
得られたＨＥＭＴ素子１０について、実施例１と同様に電気特性を評価した。図１６は、係る電気特性の評価結果を、それぞれのＨＥＭＴ素子１０の障壁層４の組成、膜厚、シート抵抗と共に一覧にして示す図である。なお、図１６には、実施例１で作製したＨＥＭＴ素子１０のうち、ＳｉＯ2膜の厚みとゲート長とが同じものについての評価結果も併せて示している。
【０１２６】
図１６からは、障壁層４をIII族窒化物にて形成するのであれば、その組成および膜厚を種々に違えても、実施例１と同様に、オン抵抗が小さく、かつ＋３Ｖ以上という高い閾値電圧を有するＨＥＭＴ素子１０が実現されることがわかる。また、シート抵抗が小さいほど、最大電流や最大相互コンダクタンスが大きいことから、ＨＥＭＴ素子の特性はシート抵抗に依存するものであることもわかる。
【０１２７】
（実施例５）
本実施例においては、絶縁層６を構成する物質の種類（以下、絶縁膜種とも称する）およびその厚みを違えた他は、実施例１と同様にＨＥＭＴ素子１０を作製した。絶縁膜種は、ＳｉＯ2膜と、ＳｉＮx膜と、Ａｌ2Ｏ3膜と、ＨｆＯ2膜の４種である。なお、いずれの場合もゲート長は０．２μｍとした。図１７は、その際の絶縁膜種とその成膜方法、比誘電率、および、式１をみたすための最小の膜厚（小数第２位以下四捨五入）とを一覧にして示す図である。
【０１２８】
得られたＨＥＭＴ素子１０について、閾値電圧を評価した。図１８は、それぞれの絶縁膜種にて絶縁層６を構成したＨＥＭＴ素子１０についての、絶縁層６の厚みと閾値電圧との関係を示す図である。
【０１２９】
図１８からは、絶縁膜種によらず、絶縁層６の厚みが大きくなるほど閾値電圧が大きくなることがわかる。そして、図１７に示した最小膜厚以上の厚みに絶縁層６を形成することで、絶縁膜種によらず、＋３Ｖ以上という高い閾値電圧を有するノーマリーオフ動作型のＨＥＭＴ素子が実現されることがわかる。
【図面の簡単な説明】
【０１３０】
【図１】第１の実施の形態に係るＨＥＭＴ素子１０の構成を概略的に示す図である。
【図２】ＨＥＭＴ素子１０の動作状態を示す図である。
【図３】ＨＥＭＴ素子１０の作製の流れを示す図である。
【図４】第２の実施の形態に係るＨＥＭＴ素子２０におけるＰ型化領域の構成を模式的に示す図である。
【図５】第３の実施の形態に係るＨＥＭＴ素子３０の構成を概略的に示す図である。
【図６】実施例１に係るＨＥＭＴ素子の電気特性の評価結果を示す図である。
【図７】実施例１に係るＨＥＭＴ素子の電気特性の評価結果を示す図である。
【図８】比較例１に係るノーマリーオフ動作型のＨＥＭＴ素子の全体構成についての断面模式図である。
【図９】比較例１に係るＨＥＭＴ素子の電気特性の評価結果を示す図である。
【図１０】比較例２に係るＨＥＭＴ素子の電気特性の評価結果を示す図である。
【図１１】比較例２に係るＨＥＭＴ素子の電気特性の評価結果を示す図である。
【図１２】実施例２に係るＨＥＭＴ素子の電気特性の評価結果を示す図である。
【図１３】実施例２に係るＨＥＭＴ素子の電気特性の評価結果を示す図である。
【図１４】実施例３に係るＨＥＭＴ素子の電気特性の評価結果を示す図である。
【図１５】実施例３に係るＨＥＭＴ素子の電気特性の評価結果を示す図である。
【図１６】実施例４に係るＨＥＭＴ素子の電気特性の評価結果を示す図である。
【図１７】実施例５に係るＨＥＭＴ素子における絶縁層の形成条件を示す図である。
【図１８】実施例５に係るＨＥＭＴ素子の絶縁層の厚みと閾値電圧との関係を示す図である。
【符号の説明】
【０１３１】
１、１０１  基板
２、１０２  半導体層
３、１０３  ベース層
３ｇ  二次元電子ガス領域
４、１０４  障壁層
５  Ｐ型化領域
５ａ  主Ｐ型化領域
５ｂ  副Ｐ型化領域
５ｃ  反転チャネル領域
６  絶縁層
７、１０７  ゲート電極
８、１０８  ソース電極
９、１０９  ドレイン電極
１０、２０、３０、１００  ＨＥＭＴ素子
１１  マスク層
１２  凹部
１３、１４  コンタクトホール
１０６  保護層
ＤＲ  空乏領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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