(57)【特許請求の範囲】
【請求項１】
複数個のスイッチがブリッジ接続され、パルス幅変調信号に基づいて前記複数個のスイッチがオン／オフ動作し、入力される第１の直流信号を第１の交流信号に変換するブリッジ回路と、
前記第１の交流信号をフィルタリングして第２の交流信号を出力するフィルタ回路と、
第１のインバータ指令信号に基づき、前記パルス幅変調信号を生成して前記ブリッジ回路に与える第１の制御部と、
を備え、
前記第１の制御部は、
前記第１のインバータ指令信号、及び前記第１の交流信号の第１の検出結果を入力し、
前記第１のインバータ指令信号の値が、閾値を超えたときは、前記第１のインバータ指令信号と前記第１の検出結果との差が減少するように閉ループ制御によって前記パルス幅変調信号を生成し、
前記第１のインバータ指令信号の値が、前記閾値以下であるときは、前記第１のインバータ指令信号を用いた開ループ制御によって前記パルス幅変調信号を生成することを特徴とするインバータ装置。
【請求項２】
前記第１の制御部は、
前記第１のインバータ指令信号の値が正であるときには、一方の前記スイッチをオフ状態とし、かつ他方の前記スイッチをオン／オフ制御するための前記パルス幅変調信号を生成し、
前記第１のインバータ指令信号の値が負であるときには、前記他方のスイッチをオフ状態とし、かつ前記一方のスイッチをオン／オフ制御するための前記パルス幅変調信号を生成することを特徴とする請求項１記載のインバータ装置。
【請求項３】
前記閾値は、前記第２の交流信号と前記第１の直流信号から生成されるスイッチングリップル電流の２分の１の値であることを特徴とする請求項１又は２記載のインバータ装置。
【請求項４】
前記第１のインバータ指令信号が、前記閾値を超えたときは、前記閉ループ制御によって前記パルス幅変調信号を生成し、
前記第１のインバータ指令信号が、前記閾値未満のときは、前記開ループ制御により、前記第１のインバータ指令信号の正負、及び前記第２の交流信号の正負で定まる複数の場合に応じて、前記パルス幅変調信号を生成することを特徴とする請求項１〜３のいずれか１項に記載のインバータ装置。
【請求項５】
請求項１〜４のいずれか１項に記載のインバータ装置は、更に、
直流電圧源から出力される第２の直流信号のレベルを変換して前記第１の直流信号を出力するコンバータを備え、
前記第１の制御部は、前記第２の交流信号のピーク値に安定余裕度を付加した第１の直流信号指令値を生成し、前記第１の直流信号と前記第１の直流信号指令値とが一致するように、前記第１のインバータ指令信号を調整した第２のインバータ指令信号を生成し、前記第１のインバータ指令信号に代えて、前記第２のインバータ指令信号に基づいて前記パルス幅変調信号を生成することを特徴とするインバータ装置。
【請求項６】
請求項１〜４のいずれか１項に記載のインバータ装置は、更に、
直流電圧源から出力される第２の直流信号のレベルを変換して前記第１の直流信号を出力するコンバータと、
前記第２の交流信号のピーク値に安定余裕度を付加した第２の直流信号指令値を生成し、前記コンバータの出力である前記第１の直流信号の入力レベルを制御する第２の制御部と、
を備えることを特徴とするインバータ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、太陽光発電用パワーコンディショナである系統連系インバータ装置等のインバータ装置に関するものである。
【背景技術】
【０００２】
従来、系統連系インバータ装置に関連する技術として、特許文献１〜３、及び非特許文献がある。
【０００３】
特許文献１には、系統電圧のピーク値を検出し、交流電圧のピーク値にスイッチングデバイスの電圧降下と、出力インダクタの電圧降下を加算した直流電圧値を目標の直流リンク電圧指令として制御するインバータ装置が記載されている。
【０００４】
特許文献２には、出力信号のひずみ特性を改善するために、絶縁ゲートバイポーラトランジスタ（IGBT）のタンーオフ遅延特性をメモリに記憶させ、温度の変化に応じてデッドタイムの最小化を図っているインバータ装置が記載されている。
【０００５】
特許文献３には、バイポーラ変調のパルス幅変調（以下、「ＰＷＭ」という。）インバータを対象に、３つのＰＷＭ変調パタンを設け、切り替え関数を用いてインバータの非線形動作を検出し、変調パタンの切り替えを行うことで、デッドタイムの悪影響を除去したインバータ装置が記載されている。
【０００６】
又、非特許文献１には、専用ゼロ電流検出回路及びプログラマブルジックデバイス（FPGA）の高速演算回路を設け、出力電流の極性を正確に検出し、デッドタイムを無くす制御を実現しているモータドライブ用インバータが記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−２１３３６５号公報
【特許文献２】特開２０１０−１４２０７４号公報
【特許文献３】特開２０１０−２６８５８４号公報
【非特許文献】
【０００８】
【非特許文献１】Yong-Kai  Lin;  Yen-Shin  Lai;  ,  "Dead-time  elimination  method  and  current  polarity  detection  circuit  for  three-phase  PWM-controlled  inverter,"  ECCE  2009.  IEEE  ,  vol.,  no.,  pp.83-90,  20-24  Sept.  2009。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来の特許文献１〜３及び非特許文献１に記載されたインバータ装置では、次の（ａ）〜（ｄ）のような課題があった。
【００１０】
（ａ）特許文献１に記載されたインバータ装置では、装置の小型化をはかるため、高いスイッチング周波数が採用されている場合に、デットタイムの影響により、直流リンク電圧の利用率が低下する。そのため、理想スイッチ条件に比べ、高い直流リンク電圧を採用する必要がある。
【００１１】
（ｂ）特許文献２に記載されたインバータ装置では、IGBTの特性ばらつきに対応するため、実際のタンーオフ時間を測定する回路を追加したり、温度センサの追加などが必要なため、コストが上昇する。
【００１２】
（ｃ）特許文献３に記載されたインバータ装置では、ユニポーラ変調を使用する場合、出力力率及び出力電力の変化によりインバータの動作特性が大きく変化するため、非線形動作検出の遅れの影響で、理想的な出力特性を得られない。
【００１３】
（ｄ）非特許文献１に記載されたモータドライブ用インバータは、負荷インピーダンスが高いモータドライブの場合は有効と考える。しかし、系統連系インバータの場合は、インバータと商用系統間のインピーダンスが非常に低いため、軽負荷時の高調波歪が逆に大きくなる。
【００１４】
本発明は、上記課題を解決し、低高調波歪、高効率かつ低コストなインバータ装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明のインバータ装置は、複数個のスイッチがブリッジ接続され、ＰＷＭ信号に基づいて前記複数個のスイッチがオン／オフ動作し、入力される第１の直流信号を第１の交流信号に変換するブリッジ回路と、前記第１の交流信号をフィルタリングして第２の交流信号を出力するフィルタ回路と、第１のインバータ指令信号に基づき、前記ＰＷＭ信号を生成して前記ブリッジ回路に与える第１の制御部と、を備えている。
【００１６】
前記第１の制御部は、前記第１のインバータ指令信号、及び前記第１の交流信号の第１の検出結果を入力し、前記第１のインバータ指令信号の値が、閾値を超えたときは、前記第１のインバータ指令信号と前記第１の検出結果との差が減少するように閉ループ制御によって前記ＰＷＭ信号を生成し、前記第１のインバータ指令信号の値が、前記閾値以下であるときは、前記第１のインバータ指令信号を用いた開ループ制御によって前記ＰＷＭ信号を生成することを特徴とする。
【発明の効果】
【００２０】
本発明のインバータ装置によれば、小電流出力領域を含め、高調波ひずみの大幅な改善ができる。また、ＰＷＭ信号にデットタイムを挿入する必要をなくすことができ、直流リンク電圧を低減することができる。以上により、低高調波ひずみ、高効率かつ低コストで、インバータ装置を実現できる。
【図面の簡単な説明】
【００２２】
【図１】図１は本発明の実施例１におけるインバータ装置の構成を示すブロック図である。
【図２】図２は比較例のＰＷＭ信号波形（１）と出力波形（２）を示す図である。
【図３】図３は図１のインバータ装置における主要部の機能ブロック図である。
【図４】図４は図３におけるＭＯＤ１の第１の制御部のＰＷＭ信号の波形を示す図である。
【図５】図５は図３におけるＭＯＤ２の第１の制御部のＰＷＭ信号の波形を示す図である。
【図６】図６は図１における第１のインバータ指令信号とＰＷＭ信号の関係を示す波形図である。
【図７】図７は図３における第１の制御部を数理モデル化したブロック図である。
【図８】図８は図３において、ＰＩ制御のみを比較例とした時の出力波形であって、定格出力の場合（１）と２０％定格出力の場合（２）を示す波形図である。
【図９】図９は定格出力時の出力電流及びＰＷＭ信号の波形を示す波形図であって、比較例の制御の場合（１）と図３の制御の場合（２）を示す波形図である。
【図１０】図１０は１０％定格出力時の出力電流及びＰＷＭ信号の波形であって、比較例の制御の場合（１）と図３の制御の場合（２）を示す波形図である。
【図１１】図１１は図３の制御と比較例の制御とによる全高調波ひずみの比較を示す特性比較図である。
【図１２】図１２は、定格出力時の出力波形（１）と２０％定格出力時の出力波形（２）を示す波形図である。
【図１３】図１３は図１及び図３の検証実験による全高調波ひずみの改善を示す特性比較図である。
【図１４】図１４は３ｋＷ出力時のインダクタ電流波形を示す波形図であって、比較例の制御の場合（１）と図１及び図３の制御で直流リンク電圧を低減した場合（２）を示す波形図である。
【図１５】図１５は図１及び図３の出力電流に対するリップル電流の特性の改善を示す特性比較図である。
【図１６】図１６は実施例１の定格負荷率（出力電流／定格電流）に対する効率改善を示す特性比較図である。
【図１７】図１７は図１及び図３の直流リンク電圧を変化させた場合の効率の特性を示す特性図である。
【図１８】図１８は本発明の実施例２におけるインバータ装置の構成を示すブロック図である。
【図１９】図１９は本発明の実施例３におけるインバータ装置の構成を示すブロック図である。
【発明を実施するための形態】
【００２３】
本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。
【実施例１】
【００２４】
（実施例１の構成）
図１は、本発明の実施例１におけるインバータ装置の構成を示すブロック図である。
【００２５】
このインバータ装置は、例えば、系統連系インバータ装置であり、直流電圧ＶＰＶを出力する直流電源（例えば、太陽光発電（ＰＶ））１を有している。直流電源１には、直流／直流コンバータ（以下、「ＤＣ／ＤＣコンバータ」という。）２が接続されている。ＤＣ／ＤＣコンバータ２は、直流電源１の出力信号（ＶＰＶ）のレベルを、後段に接続する回路に合わせてレベル変換する回路であり、この出力側に、電解コンデンサ３を介して、ブリッジ回路１０が接続されている。
【００２６】
ブリッジ回路１０は、第１の直流信号（例えば、直流電圧）Ｖｄｃを入力して、第１の交流信号（例えば、交流電力，（ｉｉｎｖ，Ｖｉｎｖ））を出力する回路である。ブリッジ回路１０は、ブリッジ接続された第１、第２、第３、及び第４のスイッチ（例えば、ＮＰＮトランジスタ）１１〜１４を有し、この出力側に、フィルタ回路２０が接続されている。第１〜第４のＮＰＮトランジスタ１１〜１４の各ベースには、ＰＷＭ信号Ｖｇｌ＋，Ｖｇｌ−Ｖｇ２＋，Ｖｇ２−，が、それぞれ入力されている。又、各ＮＰＮトランジスタ１１〜１４のコレクタ・エミッタ間には、回生用のダイオード１１ａ〜１４ａがそれぞれ逆方向に接続されている。
【００２７】
フィルタ回路２０（例えば、コイル２１とコンデンサ２２とで構成され、交流電力（ｉｉｎｖ，Ｖｉｎｖ）のリップル成分を低減して、第２の交流信号（例えば、交流電力（ｉｏ，Ｖａｃ））を出力する回路であり、この出力側に、交流系統５０が接続されている。交流系統５０は、交流電源５０を有し、配電線路等を通してインバータ装置と接続されている。ここで、５１，５３は配電線路のインダクタンス、５２，５４は配電線路の抵抗インピーダンスを示している。フィルタ回路２０のインダクタ２１とコンデンサ２２の間と電流検出器２３の入力とが接続されている。電流検出器２３は、第２の交流電流ｉｏと位相が異なる第１の交流電流ｉinvを検出し、この検出信号を第１の制御部３０に供給している。第２の交流電流ｉｏと第１の交流電流ｉinvとで位相が異なる理由は、コンデンサ２２に電流が流れるためである。フィルタ回路２０と交流系統５０接続点には、第２の交流電圧Ｖａｃを検出する電圧検出器２４が接続され、この検出信号を第１の制御部３０に供給している。
【００２８】
第１の制御部３０は、第１のインバータ指令信号ｉrefに基づき、ブリッジ回路１０内のＮＰＮトランジスタ１１〜１４の各ベースに、ＰＷＭ信号Ｖｇｌ＋，Ｖｇ２＋，Ｖｇ２−，Ｖｇｌ−をそれぞれ出力するものである。ここで、第１のインバータ指令信号ｉrefは、ブリッジ回路１０の出力する第１の交流信号ｉinvを決定する信号であって、例えば、外部から与えられる。第１の制御部３０は、第１、第２のインバータ指令信号生成部３１，３２と、リップル電流演算部３３と、インバータ指令信号選択部３４と、ゲート信号生成部３５とから構成されている。
【００２９】
第１のインバータ指令信号生成部３１は、第１のインバータ指令信号ｉｒｅｆと、第１の交流信号（例えば、交流電流）ｉｉｎｖと、第２の交流信号（例えば、交流電圧）Ｖａｃに基づき、２種類のモード（１，６）に対応した２種類のインバータ変調信号を生成し、インバータ指令信号選択部３４に供給する機能を有している。第２のインバータ信号生成部３２は、第１のインバータ指令信号ｉｒｅｆに基づき、４種類のモード（２，３，４，５）に対応した４種類のインバータ変調信号を生成し、インバータ指令信号選択部３４に供給する機能を有している。リップル電流演算部３３は、第２の交流信号（例えば、交流電圧）Ｖａｃと第１の直流電圧Ｖｄｃに基づき、リップル電流ｉｒを算出し、インバータ指令信号選択部３４に供給する機能を有している。
【００３０】
インバータ指令信号選択部３４は、第１のインバータ指令信号ｉｒｅｆ、リップル電流ｉｒ、及び第２の交流電圧Ｖａｃに基づき、第１のインバータ指令信号生成部３１及び第２のインバータ信号生成部３２から供給される６種類のモード１〜６に対応した６種類のインバータ変調信号の内から第２のインバータ変調信号Ｖrefを１つ選択し、この信号をゲート信号生成部３５に供給する機能を有している。又、ゲート信号生成部３５は、インバータ指令信号選択部３４によって選択されたインバータ変調信号Ｖrefに基づいて、ブリッジ回路１０内のＮＰＮトランジスタ１１〜１４の各ゲートに、ＰＷＭ信号Ｖｇ（＝Ｖｇｌ＋，Ｖｇ２＋，Ｖｇ２−，Ｖｇｌ−）をそれぞれ与える機能を有している。
【００３１】
（比較例の動作）
図２（１），（２）は、比較例の動作を説明するための図であり、同図（１）の（ａ）は直流リンク電圧Ｖｄｃで規格化したインバータ変調信号ｍｒｅｆ（＝Ｖｒｅｆ/Ｖｄｃ）の制御タイミング、（ｂ）〜（ｅ）は、ＰＷＭ信号Ｖｇ（＝Ｖｇｌ＋，Ｖｇ２＋，Ｖｇ２−，Ｖｇｌ−）の制御タイミング、（ｆ）は第１の交流電圧の波形、（ｇ）は第１の交流電流の波形を示すタイムチャート、及び同図（２）の（ａ）〜（ｄ）は、その制御時の出力波形を示す図である。
【００３２】
ブリッジ回路１０を構成するＮＰＮトランジスタ１１〜１４のうち、ＮＰＮトランジスタ１１，１２とＮＰＮトランジスタ１３，１４とは、ブリッジ回路１０の入力側からみたとき、それぞれ直列に接続されている。この直列に接続されたＮＰＮトランジスタ１１とＮＰＮトランジスタ１２、又はＮＰＮトランジスタ１３とＮＰＮトランジスタ１４が同時に導通すると、電源の負荷が短絡状態（以下「アーム短絡」という。）となり、例えば、ブリッジ回路１０を破壊するおそれがある。そこで、図２（１）では、例えば、直列接続されたＮＰＮトランジスタ１１とＮＰＮトランジスタ１２の各ベースに入力されるＰＷＭ信号Ｖｇｌ＋，Ｖｇ１−が共に導通状態にならないように、デットタイムＴｄが挿入されている。ＰＷＭ信号Ｖｇ２＋，Ｖｇ２−についても、同様に、アーム短絡を防止するために、デッドタイムＴｄが挿入されている。
【００３３】
図２（２）は、図２（１）の制御の場合の第２の交流電圧Ｖａｃ及び第２の交流電流ｉｏの波形を示している。デットタイムＴｄの影響で、第２の交流電流ｉｏに、高調波ひずみが観測される。
【００３４】
（実施例１の動作）
本実施例１のインバータ装置の動作について、図３〜図７を参照しつつ、以下説明する。
【００３５】
図３は、図１のインバータ装置における主要部をモデル化した機能ブロック図である。
【００３６】
第１のインバータ指令信号生成部３１は、減算器３１ａ、ＰＩ制御部３１ｂ、及び加算器３１ｃにより構成されている。減算器３１ａとＰＩ制御部３１ｂと加算器３１ｃとで協働して、第１のインバータ指令信号ｉｒｅｆと第１の交流電流iｉｎｖとの差が減少するように、ＰＩ制御部３１ｂの出力を制御することによって、インバータ変調信号Ｖｒｅｆを生成する。第２のインバータ指令信号生成部３２は、モード（以下「ＭＯＤ」という。）２機能ブロック３２ａ、ＭＯＤ３機能ブロック３２ｂ、ＭＯＤ４機能ブロック３２ｃ、ＭＯＤ５機能ブロック３２ｄにより構成されている。インバータ指令選択部３４は、スイッチ３４ａ〜３４ｆにより構成されている。ゲート信号生成部３５は、割算部３５ａ（１/Ｖｄｃ）３５ａと、ＰＷＭ制御部３５ｂと、駆動回路部３５ｃとから構成されている。ブリッジ回路１０は、フィルタ回路２０に接続されている。
【００３７】
本実施例１では、制御は６つのＭＯＤ１，ＭＯＤ２，ＭＯＤ３，ＭＯＤ４，ＭＯＤ５，ＭＯＤ６間を遷移し、各ＭＯＤ１〜ＭＯＤ６は、以下の条件により定義される。
ＭＯＤ１：ｉｒ/２＜ｉｒｅｆ
ＭＯＤ２：０≦ｉｒｅｆ≦ｉｒ/２、かつ０≦Ｖａｃ
ＭＯＤ３：０≦ｉｒｅｆ≦ｉｒ/２、かつＶａｃ＜０
ＭＯＤ４：−ｉｒ/２≦ｉｒｅｆ＜０、かつＶａｃ＜０
ＭＯＤ５：−ｉｒ/２≦ｉｒｅｆ＜０、かつ０≦Ｖａｃ
ＭＯＤ６：ｉｒｅｆ＜−ｉｒ/２
【００３８】
ここで、ｉｒｅｆは第１のインバータ指令信号、ｉｒはリップル電流の大きさ、Ｖａｃは第２の交流電圧の大きさである。
【００３９】
ＭＯＤ１，ＭＯＤ６の場合、第１のインバータ指令信号生成部３１の出力信号が、インバータ指令信号選択部３４により、インバータ変調信号Ｖｒｅｆとして選択される。ゲート信号生成部３５は、インバータ変調信号Ｖｒｅｆに基づき、割算部（１/Ｖｄｃ）３５ａと、ＰＷＭ制御部３５ｂ及び駆動回路部３５ｃにより、ＰＷＭ信号Ｖｇ（＝Ｖｇｌ＋，Ｖｇ２＋，Ｖｇ２−，Ｖｇｌ−）を出力する。
【００４０】
図４の（ａ）〜（ｇ）は、図３におけるＭＯＤ１の場合の第１の制御部３０の制御タイミングを示すタイムチャートである。
【００４１】
図４の（ａ）は直流リンク電圧Ｖｄｃで規格化したインバータ変調信号ｍｒｅｆ（＝Ｖｒｅｆ、／Ｖｄc）、（ｂ）はＰＷＭ信号Ｖｇｌ＋、（ｃ）はＰＷＭ信号Ｖｇ１−、（ｄ）はＰＷＭ信号Ｖｇ２＋、（ｅ）はＰＷＭ信号Ｖｇ２−、（ｆ）は第１の交流電圧Ｖinv、及び（ｇ）は第１の交流電流ｉinvの波形をそれぞれ示している。ＭＯＤ６の場合は、ＭＯＤ１の場合と同様の動作であるので、ＭＯＤ６についてのタイムチャートは省略する。
【００４２】
ＭＯＤ１，ＭＯＤ６の場合には、電流検出器２３によって検出された第１の交流電流ｉｉｎｖが第１のインバータ指令信号生成部３１に供給され、閉ループ制御が行われる。第１のインバータ指令信号生成部３１は、第１のインバータ指令信号ｉｒｅｆと第１の交流電流ｉｉｎｖとの差が減少するようにインバータ変調信号Ｖｒｅｆを出力する。
【００４３】
ＭＯＤ２，３，４，５の場合は、第２のインバータ指令信号生成部３２の出力信号が、インバータ指令信号選択部３４により、インバータ変調信号Ｖｒｅｆとして選択される。ゲート信号生成部３５は、インバータ変調信号Ｖｒｅｆに基づいて、ＰＷＭ信号Ｖｇ（＝Ｖｇｌ＋，Ｖｇ２＋，Ｖｇ２−，Ｖｇｌ−）を出力する。
【００４４】
図５の（ａ）〜（ｇ）は、ＭＯＤ２の場合の第１の制御部３０の制御タイミングを示すタイムチャートである。
【００４５】
図５の（ａ）は直流リンク電圧Ｖｄｃで規格化したインバータ変調信号ｍｒｅｆ（＝Ｖｒｅｆ/Ｖｄｃ）、（ｂ）はＰＷＭ信号Ｖｇｌ＋、（ｃ）はＰＷＭ信号Ｖｇ１−、（ｄ）はＰＷＭ信号Ｖｇ２＋、（ｅ）はＰＷＭ信号Ｖｇ２−、（ｆ）は第１の交流電圧Ｖinv、及び（ｇ）は第１の交流電流ｉinvの波形をそれぞれ示している。ＭＯＤ３〜５の場合は、ＭＯＤ２の場合と同様の動作であるので、ＭＯＤ３〜５についてのタイムチャートは省略する。
【００４６】
ＭＯＤ２〜５の場合、第２のインバータ指令信号生成部３２は、第１のインバータ指令信号ｉｒｅｆのみにより、インバータ変調信号Ｖｒｅｆを生成するため、開ループ制御となる。
【００４７】
図６は、図１における第１のインバータ指令信号ｉｒｅｆとＰＷＭ信号Ｖｇｌ＋，Ｖｇ２＋，Ｖｇ２−，及びＶｇｌ−の関係を示す波形図である。
【００４８】
第１のインバータ指令信号ｉｒｅｆが正の時には、ＮＰＮトランジスタ１２及び１３はオフ状態とされ、ＮＰＮトランジスタ１１及び１４がオン／オフ制御される。第１のインバータ指令信号ｉｒｅｆが負の時には、ＮＰＮトランジスタ１１及び１４はオフ状態とされ、ＮＰＮトランジスタ１２及び１３がオン／オフ制御される。ＮＰＮトランジスタ１１とＮＰＮトランジスタ１２、ＮＰＮトランジスタ１３とＮＰＮトランジスタ１４の同時オンの恐れがないため、デッドタイムを挿入しない。
【００４９】
図７は、図３〜図６の結果に基づいて、図３における第１の制御部３０を数理モデル化したブロック図である。
【００５０】
同図は、インバータ変調信号Ｖｒｅｆと、第１の交流電流ｉｉｎｖとの関係を表すための数理モデルである。インバータ指令信号ｉｒｅｆを、第１の交流電流ｉｉｎｖの平均値/ｉｉｎｖとした場合の数理モデルである。ＭＯＤ１ブロック３１−１、ＭＯＤ２ブロック３２ａ、ＭＯＤ３ブロック３２ｂ、ＭＯＤ４ブロック３２ｃ、ＭＯＤ５ブロック３２ｄ、ＭＯＤ６ブロック３１−２は、それぞれ、ＭＯＤ１〜６に対応して、以下の式の第１の交流電流ｉｉｎｖを出力する。
ＭＯＤ１：ｉｉｎｖ＝（１／（ｓ・Ｌｆ））・（Ｖref−Ｖac）＋ｉｒ／２
ＭＯＤ２：ｉｉｎｖ＝（Ｖref／Ｖac）２・（ｉｒ／２）
ＭＯＤ３：ｉｉｎｖ＝（（Ｖref＋Ｖｄｃ）／（Ｖac＋Ｖｄｃ））２・（ｉｒ／２）
ＭＯＤ４：ｉｉｎｖ＝−（Ｖref／Ｖac）２・（ｉｒ／２）
ＭＯＤ５：ｉｉｎｖ＝−（（Ｖref−Ｖｄｃ）／（Ｖac−Ｖｄｃ））２・（ｉｒ／２）
ＭＯＤ６：ｉｉｎｖ＝（１／（ｓ・Ｌｆ））・（Ｖref−Ｖac）−ｉｒ／２
【００５１】
ここで、ｓはラプラス演算子、ｉｉｎｖは第１の交流電流の大きさ、Ｌｆはフィルタ回路２０のインダクタンスの値、Ｖrefはインバータ変調信号の大きさ、Ｖacは第２の交流電流の大きさ、ｉｒはインダクタのリップル電流の大きさをそれぞれ表している。
【００５２】
また、インバータ指令信号選択部３３は、スイッチ３４ａ〜３４ｆにより表している。
【００５３】
（実施例１のシミュレーション結果）
本発明の実施例１のインバータ装置のシミュレーション結果について、図８〜図１１を参照しつつ、以下説明する。
【００５４】
図８は、従来の一般なＰＩ制御による実施例１の制御時の出力波形を示す波形図である。
【００５５】
図８（１）、（２）は、図３において、ＰＩ制御のみを比較例とした時の出力波形であって、定格出力の場合と２０％定格出力の場合を示す。
【００５６】
図８（１）の（ａ）〜（ｄ）は定格出力の場合、図８（２）の（ａ）〜（ｄ）は２０％定格出力の場合を示している。図８（１）、（２）において、（ａ）は第２の交流電圧Ｖac、（ｂ）は第２の交流電流ｉｏ、（ｃ）はＰＷＭ号Ｖｇｌ＋、及び（ｄ）はＰＷＭ信号Ｖｇ１−である。
【００５７】
第２の交流電流ｉｏに着目すると、２０％定格出力の出力波形は、定格出力時の第２の交流電流ｉｏに比べ、高調波ひずみが大きい。
【００５８】
図９（１）、（２）は、定格出力時の出力電流ｉｏ及びＰＷＭ信号Ｖｇの波形を示す波形図である。
【００５９】
図９（１）の（ａ）〜（ｅ）は比較例の制御の場合を示し、図９（２）の（ａ）〜（ｅ）は本実施例１の制御の場合を示している。図９（１）、（２）において、（ａ）は第２の交流電流ｉｏ、（ｂ）はＰＷＭ信号Ｖｇｌ＋、（ｃ）はＰＷＭ信号Ｖｇ１−、（ｄ）はＰＷＭ信号Ｖｇ２＋、及び（ｅ）はＰＷＭ信号Ｖｇ２−の波形をそれぞれ示している。
【００６０】
比較例の制御の場合の全高調波ひずみ（ＴＨＤ）は、３．０％であるのに対し、本実施例１の制御の場合の全高調波ひずみは、０．５％である。本実施例１の制御の場合の全高調波ひずみ（ＴＨＤ）は、比較例の制御の場合の全高調波ひずみ（ＴＨＤ）に比べ、大幅に改善されている。
【００６１】
図１０（１）、（２）は、１０％定格出力時の出力電流ｉｏ及びＰＷＭ信号Ｖｇの波形を示す波形図である。
【００６２】
図１０（１）の（ａ）〜（ｅ）は比較例の制御の場合を示し、図１０（２）の（ａ）〜（ｅ）は実施例１の制御の場合を示している。図１０（１）、（２）において、（ａ）は第２の交流電流ｉｏ、（ｂ）はＰＷＭ信号Ｖｇｌ＋、（ｃ）はＰＷＭ信号Ｖｇ１−、（ｄ）はＰＷＭ信号Ｖｇ２＋、及び（ｅ）はＰＷＭ信号Ｖｇ２−の波形をそれぞれ示している。
【００６３】
比較例の制御の場合の全高調波ひずみ（ＴＨＤ）は、１１．５％であるのに対し、実施例１の制御の場合の全高調波ひずみ（ＴＨＤ）は、３．９％である。本実施例１の制御の場合の全高調波ひずみ（ＴＨＤ）は、比較例の制御の場合の全高調波ひずみ（ＴＨＤ）に比べ、大幅に改善されている。
【００６４】
図１１は、図３の制御と比較例の制御とによる全高調波ひずみ比較を示す特性比較図である。
【００６５】
出力定格の５％〜１００％の範囲で、本実施例１の制御の場合の全高調波ひずみ（ＴＨＤ）は、比較例の制御の場合の全高調波ひずみに比べ、大幅に改善されている。
【００６６】
（実施例１の実証実験結果）
図１及び図３のインバータ装置について行った実証実験結果について、図１２〜図１７を参照しつつ、以下説明する。
【００６７】
図１２は、（１）、（２）は、実証実験の結果を示す第２の交流信号（Ｖａｃ，ｉｏ）及びＰＷＭ信号の波形を示す波形図である。
【００６８】
図１２（１）の（ａ）〜（ｄ）は定格出力時の波形を示し、図１２（２）の（ａ）〜（ｄ）は２０％定格出力時の波形を示している。図１２（１）、（２）において、（ａ）は第２の交流電圧Ｖａｃ、（ｂ）は第２の交流電流ｉｏ、（ｃ）はＰＷＭ信号Ｖｇｌ＋、（ｄ）はＰＷＭ信号Ｖｇ１−の波形をそれずれ示している。
【００６９】
図１３は、図１及び図３の実証実験による全高調波ひずみ（ＴＨＤ）の特性比較を示す特性比較図である。
【００７０】
実施例１の制御の場合の全高調波ひずみ（ＴＨＤ）は、比較例の制御の場合の全高調波ひずみ（ＴＨＤ）に比べ、大幅に改善されている。
【００７１】
図１４は、３ｋＷ出力時のインダクタ電流波形を示す波形図である。
図１４（１）は比較例の制御の場合、図１４（２）は実施例１の制御の場合の、（ａ）はインダクタ電流波形、（ｂ）は出力電流波形を、それぞれ示している。
【００７２】
実施例１の制御の場合の方が比較例の制御の場合に比べ、インダクタ電流のリップル成分が少ないことが観測できる。インダクタ電流（ａ）から出力電流（ｂ）を減算した電流が、インダクタのリップル電流ｉｒとなる。
【００７３】
図１５は、定格負荷率（出力電流／定格電流）に対するインダクタのリップル電流ｉｒの特性比較を示す特性比較図である。
【００７４】
図１５において、（ａ）は比較例の制御の場合、（ｂ）は本実施例１の制御の場合の定格負荷率（出力電流／定格電流）に対するインダクタのリップル電流ｉｒのそれぞれの特性を示している。
【００７５】
本実施例１の制御の場合のインダクタのリップル電流ｉｒは、比較例の制御の場合のインダクタのリップル電流ｉｒに比べ、約２０％改善されている。
【００７６】
図１６は、定格負荷率（出力電流／定格電流）に対する効率の特性比較を示す特性比較図である。
【００７７】
図１６において、（ａ）は本実施例１の制御の場合、（ｂ）は比較例の制御の場合の効率をそれぞれ示している。
【００７８】
本実施例１の制御の場合の効率は、比較例の制御の場合の効率に比べ、改善されている。特に、小電流出力領域で、大幅に改善されている。
【００７９】
図１７は、図１の入力電流である第１の直流電圧Ｖｄｃを変化させた場合の効率の特性を示す特性図である。
【００８０】
この特性図から、直流リンク電圧を低減した時に、変換効率を改善できることを確認できる。本実施例１の場合、同じ出力を行うため、直流リンク電圧を低減することができるため、装置の変換効率を改善できる。
【００８１】
（実施例１の効果）
本実施例１によれば、アーム短絡を防止するために、デットタイムを設ける必要がなくなるので、全高調波ひずみ、リップル電流ｉｒを、比較例の制御に比べ、大幅に改善することができる。特に、定格出力に対し、交流電流ｉｏが少ない場合に、全高調波ひずみ、及びリップル電流ｉｒの改善効果が顕著である。更に、直流リンク電圧を最小化することができるので、効率を改善できると共に、直流リンクコンデンサ３を小型化することができる。
【００８２】
（実施例１の変形例）
図１のブリッジ回路１０は、ＮＰＮトランジスタ１１〜１４に代えて、ＰＮＰトランジスタや、ＭＯＳトランジスタ等のユニポーラトランジスタで構成してもよい。更に、フルブリッジのインバータ装置のみならず、ハーフブリッジのインバータ（スイッチ２個）や三相のフルブリッジのインバータ装置（スイッチ６個）でも可能である。これにより、実施例１とほぼ同等の作用、効果を奏することができる。
【実施例２】
【００８３】
（実施例２の構成、動作）
図１８は、本発明の実施例２におけるインバータ装置の構成を示すブロック図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００８４】
本実施例２のインバータ装置では、実施例１の第１の制御部３０に代えて、これとは構成の異なる第１の制御部３０Ａが設けられている。本実施例２の第１の制御部３０Ａでは、実施例１の第１の制御部３０に対し、直流リンク電圧指令生成部３６と、直流リンク電圧制御部３７とが付加されている。直流リンク電圧指令生成部３６は、電圧検出器２４で検出された第２の交流電圧Ｖａｃの検出信号を入力し、第２の交流電圧Ｖａｃのピーク値に安全余裕度を付加した第１の直流信号指令値Ｖｄｃｒｅｆを生成し、直流リンク電圧制御部３７に出力する機能を有している。直流リンク電圧制御部３７は、第１の直流電圧Ｖｄｃである直流リンク電圧と前記第１の直流信号指令値Ｖｄｃｒｅｆとが一致するように、第１のインバータ指令信号ｉｒｅｆを調整した第２のインバータ指令信号ｉｒｅｆＡを出力する機能を有している。第２のインバータ指令信号ｉｒｅｆＡは、第１のインバータ指令信号生成部３１、及び第２のインバータ指令信号生成部３２に供給され、インバータ指令信号選択部３４により、インバータ変調信号Ｖｒｅｆが選択される。その他の構成は、実施例１の構成と同様である。
【００８５】
（実施例２の効果）
実施例２によれば、交流電圧Ｖａｃのピーク値に安定余裕度を付加した制御を行うことで、交流電圧Ｖａｃの変化によらず、常に直流リンク電圧の最小化ができるので、インバータの高効率化を図ることができる。
【実施例３】
【００８６】
（実施例３の構成）
図１９は、本発明の実施例３におけるインバータ装置の構成を示すブロック図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００８７】
この実施例のインバータ装置では、図１８中の直流リンク電圧指令生成部３６と、直流リンク電圧制御部３７とを除去し、ほぼ同等の機能を有する第２の制御部４０を、第１の制御部３０の外に設けている。
【００８８】
第２の制御部４０は、第２の交流電圧Ｖａｃのピーク値に安全余裕度を付加した第２の直流信号指令値ＶＤＣ／ＤＣを生成し、ＤＣ／ＤＣコンバータ２の出力電圧レベルの制御を行う機能を有している。
【００８９】
この実施例３によれば、実施例２と同様な作用、効果を奏することができる。
【符号の説明】
【００９０】
１        直流電源（例えば、太陽光発ＰＶ）
２        ＤＣ／ＤＣコンバータ
３        電解コンデンサ
１０      ブリッジ回路
１１〜１４  第１〜第４のスイッチ
２０      フィルタ回路
２１      電流検出器
２２      電圧検出器
３０，３０Ａ  第１の制御部
３１      第１のインバータ制御信号生成部
３２      第２のインバータ制御信号生成部
３３      リップル電流演算部
３４      インバータ指令信号選択部
３５      ゲート信号生成部
３６      直流リンク電圧指令生成部
３７      直流リンク電圧制御部
１５、３１ａ    減算器
４０      第２の制御部
５０      交流系統
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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