(57)【特許請求の範囲】
【請求項１】
不揮発性記憶素子の第１の集合を選択するステップと、
不揮発性記憶素子の前記第１の集合に対してプログラム処理を開始するステップと、
不揮発性記憶素子の前記第１の集合に対して前記プログラム処理を開始するステップの後において、不揮発性記憶素子の前記第１の集合に対する前記プログラム処理の完了を待つことなく、不揮発性記憶素子の前記第１の集合を非選択にするとともに不揮発性記憶素子の第２の集合を選択するステップと、
不揮発性記憶素子の前記第１の集合に対する前記プログラム処理の完了を待つことなく、不揮発性記憶素子の前記第２の集合に対して前記プログラム処理を開始するステップと、
を備える、不揮発性記憶装置のプログラミング方法。
【請求項２】
不揮発性記憶素子の前記第２の集合に対して前記プログラム処理を開始する前記ステップは、
不揮発性記憶素子の前記第１の集合に対する前記プログラム処理の完了前に実行される、請求項１に記載の方法。
【請求項３】
不揮発性記憶素子の前記第１の集合に対して前記プログラム処理を開始する前記ステップは、不揮発性記憶素子の前記第１の集合の各々に対する制御線に電荷を印加するステップを含んでおり、
不揮発性記憶素子の前記第１の集合を非選択にするとともに不揮発性記憶素子の前記第２の集合を選択する前記ステップ、および不揮発性記憶素子の前記第２の集合に対して前記プログラム処理を開始するステップは、不揮発性記憶素子の前記第１の集合の各々に対する前記制御線が前記電荷の少なくとも一部を依然保持している間に開始される、請求項１または２に記載の方法。
【請求項４】
不揮発性記憶素子の前記第１の集合に対して前記プログラム処理を開始する前記ステップは、
不揮発性記憶素子の前記第１の集合を第１の所定状態から第２の所定状態へ変化させるために十分でない期間、
不揮発性記憶素子の前記第１の集合に接続された制御線の第１の集合へ、第１の電荷を印加するステップを含んでおり、
不揮発性記憶素子の前記第２の集合に対して前記プログラム処理を開始する前記ステップは、
不揮発性記憶素子の前記第２の集合を前記第１の所定状態から前記第２の所定状態へ変化させるために十分でない期間、
不揮発性記憶素子の前記第２の集合に接続された制御線の第２の集合へ、第２の電荷を印加するステップを含んでおり、
前記方法は、
不揮発性記憶素子の前記第１の集合を前記第１の所定状態から前記第２の所定状態へ変化させるために、制御線の前記第１の集合が不揮発性記憶素子の前記第１の集合を介して放電することを許可するステップと、
不揮発性記憶素子の前記第２の集合を前記第１の所定状態から前記第２の所定状態へ変化させるために、制御線の前記第２の集合が不揮発性記憶素子の前記第２の集合を介して放電することを許可するステップと、をさらに備える、請求項１ないし３の何れか１項に記載の方法。
【請求項５】
不揮発性記憶素子の前記第１の集合に対して前記プログラム処理を開始する前記ステップは、第１のプログラミング信号をデータ線の集合を介して不揮発性記憶素子の前記第１の集合へ印加するステップを含んでおり、
不揮発性記憶素子の前記第２の集合に対して前記プログラム処理を開始する前記ステップは、第２のプログラミング信号を前記データ線の集合を介して不揮発性記憶素子の前記第２の集合へ印加するステップを含んでいる、請求項１ないし４の何れか１項に記載の方法。
【請求項６】
不揮発性記憶素子の前記第１の集合を選択する前記ステップは、
不揮発性記憶素子の前記第１の集合を信号ドライバの集合に接続するステップを含んでおり、
不揮発性記憶素子の前記第２の集合を選択する前記ステップは、
不揮発性記憶素子の前記第２の集合を前記信号ドライバの集合に接続するステップを含んでいる、請求項１ないし５の何れか１項に記載の方法。
【請求項７】
前記信号ドライバはセンスアンプを含んでおり、
不揮発性記憶素子の前記第１の集合を前記信号ドライバの集合に接続する前記ステップは、ビット線の第１の集合をローカルデータ線に接続するとともにローカルデータ線をグローバルデータ線に接続するために、選択回路を設定するステップを含んでおり、
ビット線の前記第１の集合は、不揮発性記憶素子の前記第１の集合に接続されており、
不揮発性記憶素子の前記第２の集合を前記信号ドライバの集合に接続する前記ステップは、ビット線の第２の集合をローカルデータ線に接続するとともにローカルデータ線をグローバルデータ線に接続するために、選択回路を設定するステップを含んでおり、
ビット線の前記第２の集合は、不揮発性記憶素子の前記第２の集合に接続されている、請求項６に記載の方法。
【請求項８】
不揮発性記憶素子の前記第１の集合に対して前記プログラム処理を開始する前記ステップは、不揮発性記憶素子の前記第１の集合に対して状態変化を起こさせるために、プログラミング信号を印加するステップを含んでおり、
不揮発性記憶素子の前記第１の集合を非選択にするとともに不揮発性記憶素子の前記第２の集合を選択する前記ステップ、および不揮発性記憶素子の前記第２の集合に対して前記プログラム処理を開始するステップは、不揮発性記憶素子の前記第１の集合に前記状態変化が起きたか否かを確認するステップを行うことなく実行される、請求項１ないし７の何れか１項に記載の方法。
【請求項９】
不揮発性記憶素子と、
前記不揮発性記憶素子の第１の集合を選択する手段と、
不揮発性記憶素子の前記第１の集合に対してプログラム処理を開始する手段と、
不揮発性記憶素子の前記第１の集合に対して前記プログラム処理を開始する前記手段の後において、不揮発性記憶素子の前記第１の集合に対する前記プログラム処理の完了を待つことなく、不揮発性記憶素子の前記第１の集合を非選択にするとともに不揮発性記憶素子の第２の集合を選択する手段と、
不揮発性記憶素子の前記第１の集合に対する前記プログラム処理の完了を待つことなく、不揮発性記憶素子の前記第２の集合に対して前記プログラム処理を開始する手段と、を備える、不揮発性記憶装置。
【請求項１０】
不揮発性記憶素子の前記第２の集合に対して前記プログラム処理を開始する前記手段は、不揮発性記憶素子の前記第１の集合に対する前記プログラム処理の完了前に実行される、請求項９に記載の不揮発性記憶装置。
【請求項１１】
不揮発性記憶素子の前記第１の集合に対して前記プログラム処理を開始する前記手段は、不揮発性記憶素子の前記第１の集合の各々に対する制御線に電荷を印加し、
不揮発性記憶素子の前記第１の集合を非選択にするとともに不揮発性記憶素子の前記第２の集合を選択する前記手段、および不揮発性記憶素子の前記第２の集合に対して前記プログラム処理を開始する前記手段は、不揮発性記憶素子の前記第１の集合の各々に対する前記制御線が前記電荷の少なくとも一部を依然保持している間に開始される、請求項９または１０に記載の不揮発性記憶装置。
【請求項１２】
不揮発性記憶素子の前記第１の集合に対して前記プログラム処理を開始する前記手段は、不揮発性記憶素子の前記第１の集合を第１の所定状態から第２の所定状態へ変化させるために十分でない期間、不揮発性記憶素子の前記第１の集合に接続された制御線の第１の集合へ、第１の電荷を印加し、
不揮発性記憶素子の前記第２の集合に対して前記プログラム処理を開始する前記手段は、不揮発性記憶素子の前記第２の集合を前記第１の所定状態から前記第２の所定状態へ変化させるために十分でない期間、不揮発性記憶素子の前記第２の集合に接続された制御線の第２の集合へ、第２の電荷を印加するステップを含んでおり、
前記装置は、
不揮発性記憶素子の前記第１の集合を前記第１の所定状態から前記第２の所定状態へ変化させるために、制御線の前記第１の集合が不揮発性記憶素子の前記第１の集合を介して放電することを許可する手段と、
不揮発性記憶素子の前記第２の集合を前記第１の所定状態から前記第２の所定状態へ変化させるために、制御線の前記第２の集合が不揮発性記憶素子の前記第２の集合を介して放電することを許可する手段と、をさらに備える、請求項９ないし１１の何れか１項に記載の不揮発性記憶装置。
【請求項１３】
不揮発性記憶素子の前記第１の集合に対して前記プログラム処理を開始する前記手段は、第１のプログラミング信号をデータ線の集合を介して不揮発性記憶素子の前記第１の集合へ印加するステップを含んでおり、
不揮発性記憶素子の前記第２の集合に対して前記プログラム処理を開始する前記手段は、第２のプログラミング信号を前記データ線の集合を介して不揮発性記憶素子の前記第２の集合へ印加するステップを含んでいる、請求項９ないし１２の何れか１項に記載の不揮発性記憶装置。
【請求項１４】
不揮発性記憶素子の前記第１の集合を選択する前記手段は、不揮発性記憶素子の前記第１の集合を信号ドライバの集合に接続するステップを含んでおり、
不揮発性記憶素子の前記第１の集合を非選択にするとともに不揮発性記憶素子の前記第２の集合を選択する前記手段は、不揮発性記憶素子の前記第２の集合を前記信号ドライバの集合に接続するステップを含んでおり、
前記信号ドライバはセンスアンプを含んでおり、
不揮発性記憶素子の前記第１の集合を前記信号ドライバの集合に接続する前記ステップは、ビット線の第１の集合をローカルデータ線に接続するとともにローカルデータ線をグローバルデータ線に接続するために、選択回路を設定するステップを含んでおり、
ビット線の前記第１の集合は、不揮発性記憶素子の前記第１の集合に接続されており、
不揮発性記憶素子の前記第２の集合を前記信号ドライバの集合に接続する前記ステップは、ビット線の第２の集合をローカルデータ線に接続するとともにローカルデータ線をグローバルデータ線に接続するために、選択回路を設定するステップを含んでおり、
ビット線の前記第２の集合は、不揮発性記憶素子の前記第２の集合に接続されている、請求項９ないし１３の何れか１項に記載の不揮発性記憶装置。
【請求項１５】
不揮発性記憶素子の前記第１の集合に対して前記プログラム処理を開始する前記手段は、不揮発性記憶素子の前記第１の集合に対して状態変化を起こさせるために、プログラミング信号を印加するステップを含んでおり、
不揮発性記憶素子の前記第１の集合を非選択にするとともに不揮発性記憶素子の前記第２の集合を選択する前記手段、および不揮発性記憶素子の前記第２の集合に対して前記プログラム処理を開始する前記手段は、不揮発性記憶素子の前記第１の集合に前記状態変化が起きたか否かを確認するステップを行うことなく実行される、請求項９ないし１４の何れか１項に記載の不揮発性記憶装置。
【請求項１６】
第１の不揮発性記憶素子と、
前記第１の不揮発性記憶素子に接続された第１の制御線と、
第２の不揮発性記憶素子と、
前記第２の不揮発性記憶素子に接続された第２の制御線と、
データ線と、
前記データ線と通信するとともに前記データ線を充電する信号駆動回路と、
前記第１の制御線、前記第２の制御線、および前記データ線と接続された選択回路と、を備え、
前記データ線は、前記選択回路が前記データ線を前記第１の制御線に接続している間に、電荷を前記第１の制御線へ移動させ、
前記選択回路は前記第１の制御線が前記データ線から充電されている間に前記データ線を前記第１の制御線から切断し、前記選択回路は前記データ線を前記第２の制御線に接続し、
前記データ線は、前記選択回路が前記データ線を前記第２の制御線に接続している間に、電荷を前記第２の制御線へ移動させる、不揮発性記憶装置。
【請求項１７】
前記第１の不揮発性記憶素子は、前記第１の制御線上の電荷に応じて、プログラム処理が行われ、
前記選択回路は、前記プログラム処理の完了を待つことなく、前記データ線を前記第１の制御線から切断するとともに前記データ線を前記第２の制御線に接続し、
前記プログラム処理の完了を待つことなく、電荷がデータ線から前記第２の制御線に移動される、請求項１６に記載の不揮発性記憶装置。
【請求項１８】
前記第１の不揮発性記憶素子は、前記第１の制御線上の電荷に応じて、プログラム処理が行われ、
前記選択回路は、前記プログラム処理の間ではなくに、前記データ線を前記第１の制御線から切断するとともに前記データ線を前記第２の制御線に接続し、
前記プログラム処理の間に、電荷がデータ線から前記第２の制御線に移動される、請求項１６に記載の不揮発性記憶装置。
【請求項１９】
前記選択回路は、第１のスイッチと第２のスイッチとを含んでおり、
前記第１のスイッチは、前記第１の制御線を前記データ線に選択的に接続し、
前記第２のスイッチは、前記第１の制御線を非選択制御線信号に接続し、前記第２のスイッチは前記第１のスイッチと独立して制御される、請求項１７に記載の不揮発性記憶装置。
【請求項２０】
制御回路をさらに備え、
前記第１の不揮発性記憶素子は、前記第１の制御線上の電荷に応じて、プログラム処理が行われ、
前記第２の不揮発性記憶素子は、前記第２の制御線上の電荷に応じて、プログラム処理が行われ、
前記第１のプログラム処理の一部として、前記制御回路は、前記第１の制御線に対する放電経路を前記第１の不揮発性記憶素子を介して形成するために、特定の信号を供給する、請求項１６に記載の不揮発性記憶装置。
【請求項２１】
前記制御回路は、前記第１の制御線に対する放電経路を前記第１の不揮発性記憶素子を介して形成することと同時に、前記第２の制御線に対する放電経路を前記第２の不揮発性記憶素子を介して形成するために、前記特定の信号を供給する、請求項２０に記載の不揮発性記憶装置。
【請求項２２】
前記信号駆動回路は、センスアンプを含んでいる、請求項１６ないし２１の何れか１項に記載の不揮発性記憶装置。
【請求項２３】
前記第１の不揮発性記憶素子および前記第２の不揮発性記憶素子は、３次元モノリシックアレイの一部である、請求項１６ないし２１の何れか１項に記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
（優先権）
本出願は、「Data Dependent Data-Line Switching Scheme,」と題した、Thomas Yan および Luca Fasoliによる、２００９年４月２０日に出願された米国仮特許出願番号６１／１７１，０２２、および、「Set Scheme For Memory System,」と題した、Thomas Yan 、 Luca Fasoli、Roy ScheuerleinおよびJeffrey Koonyee Leeによる、２００８年１０月６日に出願された仮特許出願番号６１/１０３、１８０に基づく優先権を主張するものである。両仮出願の内容は、その全体を参照することにより本明細書に組み込まれる。
【０００２】
本発明は、不揮発性データ記憶の技術に関する。
【背景技術】
【０００３】
半導体メモリは、様々な電子デバイス用としてますますポピュラーになっている。例えば、不揮発性半導体メモリは、携帯電話、デジタルカメラ、パーソナル・デジタル・アシスタント（ＰＤＡ）、モバイルコンピュータ装置、据え置き型コンピュータ装置、および他の装置などに使用されている。半導体メモリが消費者向けの電子デバイスに使用される場合には、通常、消費者はメモリが電子デバイスの処理を遅延させないように十分な速度で動作する半導体メモリを要求する。
【図面の簡単な説明】
【０００４】
【図１】メモリシステムの一実施形態のブロック図を示す。
【図２】メモリセルの一実施形態の概略斜視図を示す。
【図３】可逆的抵抗スイッチング素子のＩ−Ｖ特性を示すグラフを示す。
【図４Ａ】３次元メモリアレイの一部の概略斜視図を示す。
【図４Ｂ】３次元メモリアレイの一部の概略斜視図を示す。
【図５】メモリアレイの一実施形態の論理的ビューを示す。
【図６】メモリアレイ内のベイの一実施形態の論理的ビューを示す。
【図６Ａ】メモリアレイ内のベイの他の実施形態の論理的ビューを示す。
【図７】ビット線をデータ線を介して列制御回路に接続するための、データ線および選択回路の一実施形態の回路図を示す。
【図８】選択回路の一実施形態の回路図を示す。
【図８Ａ】選択回路の他の実施形態の回路図を示す。
【図８Ｂ】選択回路の他の実施形態の回路図を示す。
【図９】マルチプレクサ回路の一実施形態の回路図を示す。
【図１０】データ線および選択回路の動作処理の一実施形態を述べるフローチャートを示す。
【図１１】プログラミング処理の詳細を説明するタイミング図である。
【図１２】プログラミング処理の詳細を説明するタイミング図である。
【図１３】データ線および選択回路の動作処理の第２の実施形態を述べるフローチャートを示す。
【図１４】データ線および選択回路の動作処理の第３の実施形態を述べるフローチャートを示す。
【図１５】プログラミング処理の詳細を説明するタイミング図である。
【発明を実施するための形態】
【０００５】
連続的なプログラミングを実行することが可能な不揮発性記憶システムを開示する。不揮発性記憶システムは、複数の不揮発性記憶素子、信号駆動回路の集合、および選択回路を備える。選択回路は、不揮発性記憶素子の第１の集合を信号駆動回路の集合に選択的に接続するか、不揮発性記憶素子の第２の集合を信号駆動回路の集合に選択的に接続する。信号駆動回路の集合（一実施形態ではセンスアンプを備える）は、選択回路が不揮発性素子の第１の集合を信号駆動回路の集合に接続する間に、不揮発性記憶素子の第１の集合に対してプログラム処理を開始する。不揮発性記憶素子の第１の集合に対してプログラム処理を開始するステップの後において、不揮発性記憶素子の第１の集合に対するプログラム処理の完了を待つことなく、選択回路は、不揮発性記憶素子の第１の集合を信号駆動回路の集合から切り離し、不揮発性記憶素子の第２の集合を信号駆動回路の集合に接続する。選択回路が不揮発性記憶素子の第２の集合を信号駆動回路の集合に接続する間に、不揮発性記憶素子の第１の集合に対するプログラム処理の完了を待つことなく、信号駆動回路の集合は、不揮発性記憶素子の第２の集合に対してプログラム処理を開始する。
【０００６】
図１は、本明細書で開示される技術を実行可能なメモリシステム１００の一例を示すブロック図である。メモリシステム１００は、メモリセルが２次元又は３次元のアレイとなったメモリアレイ１０２を含む。１つの実施形態では、メモリアレイ１０２は、モノシリックの３次元メモリアレイである。メモリアレイ１０２のアレイ端子線は行として整理されたワード線の様々な層と、列として整理されたビット線の様々な層とを有する。しかしながら、他の方向性も可能である。
【０００７】
メモリシステム１００は、出力１０８がメモリアレイ１０２の各々のワード線に接続される行制御回路１２０を含む。本明細書において、接続は、直接的な接続、または（例えば１つまたは複数の他の部品を介した）間接的な接続であってもよい。行制御回路１２０は、Ｍ個の行アドレス信号の集合と１つ以上の様々な制御信号をシステム制御ロジック回路１３０から受信している。行制御回路１２０は、典型的には、読取り及びプログラミング動作の双方のために、行デコーダ１２２、アレイドライバ１２４及びブロック選択回路１２６などの回路を含んでもよい。
【０００８】
メモリシステム１００はまた、入力／出力１０６がメモリアレイ１０２の各々のビット線に接続される列制御回路１１０を含む。列制御回路１１０は、Ｎ個の列アドレス信号の集合と１つ以上の様々な制御信号をシステム制御論理１３０から受信している。列制御回路１１０は、典型的には、列デコーダ１１２、１１４、ブロック選択回路３１６、及び１１８を含んでもよい。一実施形態では、センスアンプ１１８は、信号をビット線に供給するとともに、ビット線上の信号を検出する。ここでは、当該技術分野で周知の、様々なセンスアンプを用いることができる。
【０００９】
システム制御論理回路１３０は、データ及び命令をコントローラ１３４から受信し、アウトプットデータをコントローラ１３４に供給する。１３４はホストと通信する。１３０は、ステートマシン、レジスタ、および、メモリシステム１００の操作を制御する他の制御ロジックを、１つまたは複数備えていてもよい。他の実施形態では、１３０がコントローラの機能を備えるため、１３０がデータおよびコマンドをホストから直接に受信するとともに、１３０がホストに出力データを供給する。
【００１０】
１つの実施形態では、システム制御ロジック１３０、列制御回路１１０、行制御回路１２０およびメモリアレイ１０２は、１つの集積回路に形成される。例えば、システム制御論理１３０、列制御回路１１０及び行制御回路１２０は基板の表面に形成され、メモリアレイ１０２はその基板の上方に形成されるモノシリックの３次元メモリアレイである（したがって、システム制御論理１３０、列制御回路１１０及び行制御回路１２０の上方である）。ある例では、制御回路の一部を、あるメモリアレイと同じ層に形成することができる。図１のような好適な実施形態についての更なる情報は、その全体を参照することにより本明細書に組み込まれる、下記の米国特許に見出すことができる。米国特許第６，８７９，５０５号、米国特許第７，２８６，４３９号、米国特許第６，８５６，５７２号、および米国特許第７，３５９，２７９号。コントローラ１３４は、図１に記載された他の構成要素と同一基板上または異なる基板上に存在することができる。コントローラ１３４、システム制御ロジック１３０、列制御回路１１０、列デコーダ１１２、ドライバ回路１１４、ブロック選択１１６、センスアンプ１１８、行制御回路１２０、行デコーダ１２２、アレイドライバ１２４、および／またはブロック選択１２６、これら単独または任意の組合せは、１つまたは複数の制御回路とみなすことができる。
【００１１】
メモリアレイ１０２は複数のメモリセルを備える。一実施形態では、各メモリセルは、ステアリング素子（例えばダイオード）および抵抗素子を備える。一実地態様例では、メモリセルは、１回書き込みおよび複数回読み出しが可能な態様とすることができる。メモリセルの一例は、上部および下部導体の交差点に形成された層状の支柱を備える。一実施形態では、支柱は、アンチヒューズ層のような状態変化素子と直列に接続された、ダイオードのようなステアリング素子を備える。アンチヒューズ層が損傷していない場合には、セルは電気的に開回路である。アンチヒューズ層が破壊されている場合には、セルは、破壊されたアンチヒューズ層の抵抗と直列に接続された電気的なダイオードである。メモリセルの例は、米国特許６，０３４，８８２号、米国特許６，５２５，９５３号、米国特許６，９５２，０４３号、米国特許６，４２０，２１５号、米国特許６，９５１，７８０号、および米国特許７，０８１，３７７号、に見出すことができる。
【００１２】
他の実施形態では、メモリセルは書換可能である。例えば、その全体を参照することにより本明細書に組み込まれる、米国特許出願公開第２００６／０２５０８３６号は、可逆的抵抗スイッチング素子と直列に接続されるダイオードを備える、書換可能な不揮発性記憶素子について記述する。可逆的抵抗スイッチング素子は、２つまたはそれ以上の状態の間で可逆的に切り替わる抵抗率を有する、可逆的抵抗スイッチング材料を含む。例えば、可逆的抵抗性スイッチング材料は、製造時には初期低抵抗率状態であってもよく、この状態は、第１の電圧および／または電流を印加すると高抵抗率状態にスイッチング可能である。第２の電圧および／または電流を印加すると、可逆的抵抗率スイッチング材料は低抵抗率状態に戻ってもよい。あるいは、可逆的抵抗スイッチング素子は、製造時には初期高抵抗率状態であってもよく、この状態は、（単数または複数の）適切な電圧および／または（単数または複数の）電流を印加すると低抵抗率状態に可逆的にスイッチング可能である。１つの抵抗状態は、２進の「０」を表し、別の抵抗状態は２進の「１」を表してもよい。メモリセルが２ビット以上のデータを記憶するために、２以上のデータ／抵抗状態が使用されても良い。一実施形態では、高抵抗状態から低抵抗状態へ抵抗を切り替える処理を、セット処理と呼ぶ。低抵抗状態から高抵抗状態へ抵抗を切り替える処理を、リセット処理と呼ぶ。高抵抗状態は２進データの「０」に関連し、低抵抗状態は２進データの「１」に関連する。他の実施形態では、セットおよびリセット、および／またはデータ符号化は、逆にすることができる。一部の実施形態では、抵抗性スイッチング素子がセットされる最初の１回は、通常の電圧よりも高い電圧を必要とし、フォーミング処理と呼ばれる。
【００１３】
図２に、メモリセル１５０に関する１つの実施形態の概略斜視図を示す。メモリセル１５０は、第１導電体１６６と第２導電体１６８の間に位置して、直列に接続された、可逆的抵抗スイッチング素子１６２、ステアリング素子１６４およびバリア１６５を備える。
【００１４】
可逆的抵抗スイッチング素子２６３は、２以上の状態を可逆的にスイッチングすることが可能な抵抗率を有する可逆的抵抗性スイッチング材料１７０を備える。一部の実施形態では、可逆的抵抗スイッチング材料１７０は、金属酸化物から形成されてもよい。様々な異なる金属酸化物を用いることができる。一例では、酸化ニッケルが用いられる。
【００１５】
少なくとも１つの実施形態では、選択的蒸着方法の利用において、酸化ニッケル層がエッチングされることなく、酸化ニッケル層が可逆的抵抗スイッチング材料に用いられる。例えば、可逆的抵抗スイッチング素子は、電気めっき、無電解析出等の蒸着プロセスを採用して形成されてもよい。これにより、基板上に形成される導電体表面に対して選択的にニッケル含有層を蒸着させる。この方法により、（ニッケル含有層の蒸着に先立って）基板上の導電体表面のみがパターニング及び／又はエッチングされればよく、ニッケル含有層はパターニング及び／又はエッチングされる必要がない。
【００１６】
少なくとも１つの実施形態では、可逆的抵抗スイッチング材料１７０は、ニッケルを選択的に付着させ、次いでニッケル層を酸化することによって形成される酸化ニッケル層の少なくとも一部を含む。例えば、Ｎｉ、ＮｉＸＰＹ又はニッケルの別の類似の形態が、無電解析出、電気メッキまたは類似の選択プロセスを使用して選択的に蒸着され、次いで（例えば、急速熱酸化または他の酸化プロセスを使用して）酸化されて酸化ニッケルを形成してもよい。他の実施形態では、酸化ニッケル自体が選択的に蒸着されてもよい。例えば、ＮｉＯ、ＮｉＯＸ又はＮｉＸＰＹ含有層が、選択付着プロセスを使用してステアリング素子の上に選択的に蒸着され、次いで（必要に応じて）アニールおよび／または酸化されてもよい。
【００１７】
メモリセルに使用するための可逆的抵抗性スイッチング材料を形成するために、必要に応じて、他の材料が選択的に蒸着され、次いでアニールおよび／または酸化されてもよい。例えば、Ｎｂ、Ｔａ、Ｖ、Ａｌ、Ｔｉ、Ｃｏ、コバルト−ニッケル合金などの材料が電気メッキ等によって選択的に蒸着され、次に酸化されて、可逆的抵抗スイッチング材料が形成されてもよい。
【００１８】
他の可変抵抗材料は、Ｖ、Ｃｏ、Ｎｉ、Ｐｄ、ＦｅまたはＭｎがドープされたアモルファスシリコンであり、例としてRoseらによる米国特許第５，５４１，８６９号にさらに十分に説明されている。他の類の材料が、Ignatievらによって米国特許第６，４７３，３３２号で示唆されている。これらは、Ｐｒ１-ＸＣａＸＭｎＯ３（ＰＣＭＯ）、Ｌａ１-ＸＣａＸＭｎＯ３（ＬＣＭＯ）、ＬａＳｒＭｎＯ３（ＬＳＭＯ）、またはＧｄＢａＣｏＸＯＹ（ＧＢＣＯ）などの、ペロブスカイト（perovskite）材料である。この可変抵抗材料に対する他の選択肢は、例えばJacobsonらによって米国特許第６，０７２，７１６号に示唆されているように、プラスチックポリマーに混入されるカーボンブラック粒子またはグラファイトを備えるカーボンポリマーフィルムである。他の例は、カーボンナノチューブを可逆的抵抗スイッチング材料として用いることである。
【００１９】
他の材料が、Campbellらによる米国特許出願第２００３／００４５０５４号、およびCampbellによる米国特許出願第２００３／００４７７６５号に示唆されている。この材料は、化学式ＡＸＢＹのカルコゲナイドガラス（chalcogenide glass）にドープされる。ここでＡは、周期表のIIIＡ族（Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｔｉ）、IVＡ族（Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ｐｂ)、VＡ族（Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｂｉ）またはVIIＡ族（Ｆ、Ｃｌ、Ｂｒ、Ｉ、Ａｔ）の少なくとも１つの元素を含む。またＢは、Ｓ、Ｓｅ、Ｔｅおよびこれらの混合物の中から選択される。ドーパントは、Ａｇ、Ａｕ、Ｐｔ、Ｃｕ、Ｃｄ、Ｉｒ、Ｒｕ、Ｃｏ、Ｃｒ、ＭｎまたはＮｉを含む、貴金属および遷移金属の中から選択される。このカルコゲナイドガラス（非晶質カルコゲナイド、結晶状態ではない）は、可動金属イオンの貯蔵部に隣接するメモリセル内に形成される。他の固体電解質材料を、カルコゲナイドガラスに代えて用いることができる。
【００２０】
他の可変抵抗材料は、アモルファスカーボン、グラファイトおよびカーボンナノチューブを含む。他の材料も、本明細書で述べる技術に用いることができる。
【００２１】
可逆的抵抗スイッチング材料を用いたメモリセルの形成についての更なる情報は、その全体を参照することにより本明細書に組み込まれる、「Memory Cell That Employs A Selectively Deposited Reversible Resistance Switching Element and Methods of Forming The Same,」と題した、米国特許出願公開第２００９／０００１３４３号に見出すことができる。更なる情報は、その全体を参照することにより本明細書に組み込まれる、２００８年１２月１９日出願の、「Reverse Set With Current Limit for Non-Volatile Storage,」と題した、米国特許出願第１２／３３９，３１３号に見出すことができる。
【００２２】
可逆的抵抗スイッチング素子１６２は、電極１７２、１７４を有する。電極１７２は、可逆的抵抗性スイッチング材料１７０と導体１６８の間に位置している。１つの実施形態では、電極１７２はプラチナを用いて形成されている。電極１７４は、可逆的抵抗性スイッチング材料１７０とステアリング素子１６４の間に位置している。１つの実施形態では、電極１７４は窒化チタンを用いて形成されており、バリア層として機能する。
【００２３】
ステアリング素子１６４は、ダイオードであってもよく、あるいは、可逆的抵抗スイッチング素子１６２に印加される電圧及び／又は電流を選択的に制限することによって非オーミック接触を示す適切な他のステアリング素子であってもよい。このような態様において、メモリセル１５０は、２次元又は３次元のメモリアレイの一部として利用してもよい。さらに、データは、アレイ内の他のメモリセルの状態に影響を及ぼすことなくメモリセル１５０に書き込んだりメモリセル１５０から読み出されたりしてもよい。１６４は、ダイオードのｐ領域の上にｎ領域を有して上を向くか、ダイオードのｎ領域の上にｐ領域を有して下を向くかによらず、縦型の多結晶ｐ−ｎまたはｐ−ｉ−ｎダイオードなどの何らかの適切なダイオードを含んでもよい。
【００２４】
ある実施形態では、ステアリング素子１６４は、ポリシリコン、多結晶シリコン−ゲルマニウム合金、ポリゲルマニウム、又は他の何らかの適切な材料などの多結晶半導体材料から形成されたダイオードであってもよい。例えば、ステアリング素子１６４は、高濃度にドープされたｎ＋ポリシリコン領域１８２と、ｎ＋ポリシリコン領域１８２の上の低濃度にドープされた又は真性（自然にドープされた）ポリシリコン領域１８０と、真性領域１８０の上の高濃度にドープされたｐ＋ポリシリコン領域１８６とを含んだダイオードであってもよい。ある実施形態では、例えば、あらゆる点でその全体が本願明細書において参照により援用されている、２００５年１２月９日に出願された「DEPOSITED SEMICONDUCTOR STRUCTURE TO MINIMIZE N-TYPE DOPANT DIFFUSION AND METHOD OF MAKING」と題する米国特許公開第２００６／００８７００５号で説明されるように、シリコン−ゲルマニウム合金層を使用する場合、約１０％以上のゲルマニウムを有する薄い（例えば、数百オングストローム以下の）ゲルマニウムおよび／またはシリコン−ゲルマニウム合金層（図示せず）をｎ＋ポリシリコン領域１８２上に形成し、ｎ＋ポリシリコン領域１８２から真性領域１８０内へのドーパントの移動を防止および／または低減することもできる。当然ながら、ｎ＋およびｐ＋領域の位置は逆であってもよい。ステアリング素子１６４が、（例えば、非晶質または多結晶の）堆積シリコンから形成される場合、一実施形態では、ダイオード上にシリサイド層を形成して、堆積シリコンを製造時の低抵抗率状態に置いてもよい。
【００２５】
その全体が本願明細書において参照により援用されている「Memory Cell Comprising a Semiconductor Junction Diode Crystallized Adjacent to a Silicide 」と題する米国特許第７，１７６，０６４号に記載されるように、チタン及び／又はコバルトなどのシリサイド形成材料は、アニール中に付着シリコンと反応してシリサイド層を形成する。チタンシリサイド及びコバルトシリサイドの格子間隔は、シリコンの格子間隔に近く、このようなシリサイド層は、付着シリコンが結晶化する場合、隣接する付着シリコンの「結晶化テンプレート」または「シード」として働くこともできる（例えば、シリサイド層は、アニール中にシリコンダイオードの結晶構造を強化する）。これによって、低抵抗率シリコンが提供される。シリコン−ゲルマニウム合金及び／又はゲルマニウムダイオードについても、同様な結果を得ることもできる。
【００２６】
導体１６６、１６８は、タングステン、何らかの適切な金属、高濃度にドープされた半導体材料、導電性シリサイド、導電性シリサイド−ゲルマニド、導電性ゲルマニドなどの何らかの適切な導電性材料を含んでもよい。図２の実施形態では、導体１６６、１６８はレール状であり、（例えば、実質的に互いに直交する等の）異なる方向に伸びる。他の導体形状及び／又は構造が使用されてもよい。ある実施形態では、導体１６６、１６８とともに、バリア層、接着層、反射防止コーティングおよび／またはその類似物（図示せず）が使用され、デバイス性能を改善し、及び／又はデバイスの製造に役立てることもできる。
【００２７】
図２では可逆的抵抗スイッチング素子１６２がステアリング素子１６４上に配置されているが、当然ながら、他の実施形態では可逆的抵抗スイッチング素子１６２がステアリング素子１６４の下に位置してもよい。
【００２８】
図２はメモリセルの一例を示しているが、ここで開示された技術に対して、メモリセルの１の特定の型または構造は要求されない。多くの異なるタイプのメモリセルを用いることができる。
【００２９】
図３は、酸化金属可逆的抵抗スイッチング素子の１つの実施形態における電圧・電流を示す図である。ライン２５０は、可逆的抵抗スイッチング素子が高抵抗率のときのＩ−Ｖ特性を示す。ライン２５２は、可逆的抵抗スイッチング素子が低抵抗率のときのＩ−Ｖ特性を示す。可逆的抵抗スイッチング素子がどちらの状態にあるかを決定するために、電圧が印加され、その結果の電流が測定される。高い測定電流（ライン２５２参照）は、可逆的抵抗スイッチング素子が低抵抗率状態であることを示す。低い測定電流（ライン２５０）は、可逆的抵抗スイッチング素子が高抵抗率状態であることを示す。なお、異なるＩ−Ｖ特性を有する可逆的抵抗スイッチング素子の他の態様も、本明細書で開示される技術に適用可能であることに留意されたい。
【００３０】
高抵抗状態（ライン２５０参照）の間は、電圧Ｖｓｅｔおよび十分な電流がメモリセルに印加されている場合には、可逆的抵抗スイッチング素子は低抵抗状態にセットされる。ライン２５４はＶＳＥＴが印加されたときの挙動を示している。電圧は若干一定に維持され、電流はＩｓｅｔ＿ｌｉｍｉｔの方へ増加する。ある時点で、可逆的抵抗スイッチング素子がセットされ、素子の挙動がライン２５２に基づくようになる。可逆的抵抗スイッチング素子がセットされた初回は、デバイスをセットするためにＶｆ（形成電圧）が必要とされることに留意されたい。その後、ＶＳＥＴが使用可能とされる。形成電圧Ｖｆは、ＶＳＥＴより大きくてもよい。
【００３１】
低抵抗状態（ライン２５２参照）の間は、電圧ＶＲＥＳＥＴおよび十分な電流（Ｉｒｅｓｅｔ）がメモリセルに印加される場合には、可逆的抵抗スイッチング素子は高抵抗状態へリセットされる。ライン２５６は、ＶＲＥＳＥＴが印加された場合の挙動を示している。ある時点で、可逆的抵抗スイッチング素子はリセットされ、装置の挙動はライン２５０に基づくようになる。
【００３２】
一実施形態では、Ｖｓｅｔは約５ボルトであり、Ｖｒｅｓｅｔは約３ボルトであり、Ｉｓｅｔ_ｌｉｍｉｔは約５マイクロアンペアであり、Ｉｒｅｓｅｔの電流は３０マイクロアンペアまで上昇しうる。一実施形態では、ＶｓｅｔはＶｒｅｓｅｔよりも低くすることができる。また、形成処理が必要とされず、および／または、セットまたはリセットに必要な時間を異ならせることができる。
【００３３】
可逆的抵抗スイッチング材料の抵抗をセットおよびリセットするためのプログラミング処理は、当技術分野で知られている。可逆的抵抗スイッチング材料の抵抗をセットおよびリセットするための回路の多様な実装形態が知られており、本明細書で述べられている技術に使用することが可能である。セットおよびリセットの例は、その全体を参照することにより本明細書に組み込まれる、２００８年１２月１９日出願の「Reverse Set With Current Limit for Non-Volatile Storage,」と題した米国特許出願第１２／３３９，３１３号、その全体を参照することにより本明細書に組み込まれる米国特許出願第２００７／００７２３６０号、および、その全体を参照することにより本明細書に組み込まれる米国特許出願第２００７／０００８７８５号、に見出すことができる。
【００３４】
幾つかの実施形態では、メモリセルに流れる電流を供給し、制御し、および／または制限する回路は、メモリセルから遠く離れているとすることができる。（上述したように、）制御回路が基板表面に存在し、メモリセルが３次元メモリアレイの上層に存在するモノリシック３次元メモリアレイにおいて、距離はますます問題となる。この距離のために、導電経路がかなり長くなり、その結果、配線の容量が比較的大きくなる。時には、メモリセルがセットされた後に、続いて配線の容量電荷がメモリセルを介して消失する。これは、可逆的抵抗スイッチング素子を流れる余分な電流を発生しうる。この余分な電流は、素子をリセットすることが困難または不可能な程に低い抵抗値まで、可逆的抵抗スイッチング素子をセットすることがある。セットが達成された後においてメモリセルを介して不要な電流が流れないように、セット処理の間には、ビット線およびデータバスを放電する、という解決策が提案されている。この実施形態では、セット処理の間にダイオードは順方向にバイアスされ、Ｖｓｅｔがパルスとしてメモリセルに印加される。ビット線およびデータバスからの電荷が、Ｖｓｅｔパルスによって供給されない追加の電荷を供給するために必要とされるように、Ｖｓｅｔパルスは、可逆的抵抗スイッチング素子をセットするために必要な時間よりも短くされる。
【００３５】
例えば、メモリセルに接続されたビット線を充電するために、電圧パルスが使用される。ビット線の寄生容量により、ビット線は電荷を蓄積する。充電された後に、ビット線をフローティングさせるために、ビット線が電圧源から切断される。ビット線の電荷は、その後メモリセルを介してワード線へ放電し、メモリセルがセットされる。この処理は、プログラミングの容量放電法と呼ばれる。
【００３６】
幾つかの実施形態では、セット処理に、セット処理が成功したか否かを確認するための検証処理が続くとすることができる。セット処理が成功していない場合には、セット処理を再試行することができる。一実施態様例では、検証処理は読取り処理である。従って、システム制御ロジック回路１３０は、最初に１つまたは複数のメモリセルにプログラム（セットまたはリセット）させ、その後、プログラムされた全てのメモリセルを読み取る。読み取られたデータがプログラムされたデータと一致する場合には、処理が完了する。（多くの場合、プログラミングが成功しないことにより、）読み取られたデータのいくつかがプログラムされたデータと一致しない場合には、プログラミングが繰り返される。
【００３７】
メモリアレイ１０２は、多くのメモリセルを備えている。図４Ａは、第２のメモリレベル２２０の下に配置される第１のメモリレベル２１８を含むモノリシックな３次元アレイ１０２の一部の略斜視図である。図４Ａの実施形態では、各メモリレベル２１８、２２０は、クロスポイントアレイ内に複数のメモリセル２００を含む。当然ながら、第１のメモリレベル２１８と第２のメモリレベル２２０との間に、追加の層（例えば、中間誘電体）が存在してもよいが、簡単にするために図４Ａでは示されない。他のメモリアレイ構造が、メモリの追加レベルとして使用されてもよい。図４Ａの実施形態では、すべてのダイオードは、ｐ型領域をダイオードの上部または下部のどちらに有するｐ−ｉ−ｎダイオードが使用されるかによって、上向きまたは下向きなどの同じ方向に「向く」ことで、ダイオードの製造を簡略化することもできる。メモリセル２００は、メモリセル１５０と同じであってもよいし、異なっていてもよい。
【００３８】
図４Ｂは、第２のメモリレベル２２１の下に配置される第１のメモリレベル２１９を含む、第２の実施形態のモノリシックな３次元アレイ１０２の一部の略斜視図である。図４Ｂのメモリアレイは、複数のメモリセル２００を備えている。第１のメモリレベル２１９に関して、メモリセル２００は、ビット線２０７の集合とワード線２０９の集合の間に存在し、ビット線２０７の集合およびワード線２０９の集合に接続される。第２のメモリレベル２２１に関して、メモリセル２００は、ビット線２１０の集合とワード線２０９の集合の間に存在し、ビット線２１０の集合およびワード線２０９の集合に接続される。図４Ｂに示すように、第１のメモリレベルの上部導体は、第１のメモリレベルの上方に位置する第２のメモリレベルの下部導体として、用いることができる。さらなる情報は、その全体が本願明細書において参照により援用されている、「High-Density Three-Dimensional Memory Cell,」と題する米国特許第６，９５２，０３０号に記載されている。
【００３９】
図４Ｂの実施形態では、あらゆる点でその全体が本願明細書において参照により援用されている、２００７年３月２７日に出願された「LARGE ARRAY OF UPWARD POINTING P-I-N DIODES HAVING LARGE AND UNIFORM CURRENT」と題する米国特許出願公開公報２００７０１９０７２２号で説明されるように、隣接するメモリレベル上のダイオード（または他のステアリング装置）は、反対方向に向くのが好ましい。例えば、第１のメモリレベル２１９のダイオードは、（例えば、ダイオードの下部にｐ領域を有して）矢印Ａ１で示されるように上向きダイオードであってもよく、第２のメモリレベル２２１のダイオードは、（例えば、ダイオードの下部にｎ領域を有して）矢印Ａ２で示されるように下向きダイオードであってもよく、あるいはその逆であってもよい。
【００４０】
モノリシックな３次元メモリアレイは、複数のメモリレベルが、中間基板を用いないでウェハなどの単一の基板上に形成されるアレイである。１つのメモリレベルを形成する層は、既存のレベル（単数または複数）の層の上に直接付着または成長される。これに対して、積層メモリは、Leedyによる「Three dimensional structure memory」と題する米国特許第５，９１５，１６７号の場合のように、別々の基板上にメモリレベルを形成し、そのメモリレベルを互いに重ねて接着することによって構築されている。基板は、ボンディングの前に薄くされても、あるいはメモリレベルから取り除かれてもよいが、メモリレベルが個別の基板上に最初に形成されるので、このようなメモリは、本当のモノリシックな３次元メモリアレイではない。
【００４１】
メモリアレイ１０２は、複数のベイに分割されている。各々のベイは、多数のブロックに（随意的に）分割されていてもよい。異なる実装態様では、ベイの数は異なっていてもよい。ある実施態様では、ただ１つのベイを使用してもよい。図６では、１つのベイ（例えば、ベイ０）が、複数のブロック（ブロック０−ブロック１５）に分割されている。一実施形態では、１つのベイ内に１６個のブロックが存在する。しかしながら、他の実施形態では、異なる数のブロックを用いることができる。
【００４２】
ブロックは、隣接するメモリセルのグループである。メモリセルは、デコーダ、ドライバ、センスアンプ、および入力／出力回路によって区分されず、通常連続している、隣接するワード線およびビット線を有する。これは、様々な理由の何れかによるものである。例えば、ワード線やビット線などの抵抗や容量から発生する、ワード線およびビット線を通る信号遅延（例：ＲＣ遅延）は、大きなアレイでは非常に大きくなることがある。各々のワード線および／またはビット線の長さを減少させるために、大きなアレイを小さなサブアレイのグループに分割することで、これらのＲＣ遅延は減少しうる。他の例として、メモリセルのグループへのアクセスに関連する電力が、所定のメモリサイクルの間に同時にアクセスされうるメモリセルの上限値を決定することがある。その結果、同時にアクセスされるメモリセルの数を減少させるために、大きなメモリアレイは、小さなサブアレイに分割されることがよくある。集積回路は１つまたは複数のメモリアレイを備えることができる。
【００４３】
図６は、ブロック０に関する、ビット線の部分集合を示している。モノリシック３次元メモリアレイを実装するいくつかの実施形態では、基板はメモリアレイよりも広い。従って、列制御回路１１０の一部は、Ｒ１、Ｒ２、トップメタル、およびビット線へのビアおよびジア（多層ビア）を用いる接続を行うために、メモリアレイの下方から突出させることができる。列制御回路１１０（デコーダおよびセンスアンプを含む）は、回路の２つの集合に分割される。列制御回路１１０の回路の１つの集合がメモリアレイの第１のサイド（サイドＡ）から突出し、列制御回路１１０の回路の第２の集合がメモリアレイの反対のサイド（サイドＢ）から突出するように、列制御回路１１０の各々の回路の組は、集積回路を挟んで互いに反対側（例えば、サイドＡおよびサイドＢ）に配置されている。ブロックに関する複数ビット線の半数（または他の一部）は、サイドＡの列制御回路１１０の回路の１つの集合に接続される。ブロックに関する複数ビット線のもう一方の半数（または他の一部）は、サイドＢの列制御回路１１０の回路の第２の集合に接続される。一実施形態では、一つおきのビット線がサイドＡで列制御回路１１０に接続され、その間にあるビット線がサイドＢで列制御回路１１０に接続されるように、ビット線の２つの集合は交互に配置される。一例では、偶数ビット線がサイドＡで列制御回路１１０に接続され、奇数ビット線がサイドＢで列制御回路１１０に接続される。しかしながら、他の配置もまた使用可能である。図６Ａは、ビット線の一つおきのグループがサイドＡで列制御回路１１０に接続され、その間にあるビット線のグループがサイドＢで列制御回路１１０に接続されるように、ビット線がグループ化されたブロックの、他の実施例を示している。例えば、図６Ａは、２４０、２４２、２４４、２４６および２４８のビット線のグループを示している。グループ２４０、２４４および２４８は、サイドＡで列制御回路１１０に接続されている。グループ２４２および２４６は、サイドＢで列制御回路１１０に接続されている。図に示すように、グループ２４２はグループ２４０と２４４の間に配置されており、グループ２４６はグループ２４４と２４８の間に配置されている。一実施形態では、ビット線の各々のグループは、２本のビット線を備えている。他の実施形態では、ビット線の各々のグループは、２本よりも多いビット線（例えば、４本またはそれよりも多いビット線）を備えている。ある実装態様では、ビット線の各々のグループは、同じ数のビット線を有している。一方、他の実装態様では、ビット線のグループは、様々な数のビット線を有していてもよい。
【００４４】
一実施形態では、２つのセンスアンプが、例えば基板の表面上の各々のブロックの下方に位置する。２つのセンスアンプの一つは、サイドＡで列制御回路１１０に接続されるビット線のためのものであり、他方のセンスアンプは、サイドＢで列制御回路１１０に接続されるビット線のためのものである。１つのベイに１６個のブロックを備える本実施形態では、１つのベイに対して、１６個の各サイド（サイドＡおよびサイドＢ）について、３２個のセンスアンプが存在する。一実施形態において、ベイの１つの特性は、ベイ内の全てのブロックが、同じ３２個のセンスアンプを共用することである。これは、プログラミングまたは読取りにおいて、１つのベイ内の３２個のメモリセルが同時に選択されうることを意味する。従って、メモリシステムは、３２個のメモリセル、および、３２個の選択されたメモリセルとセンスアンプの間で信号を送信する配線を選択する回路を備えている。
【００４５】
図７は、メモリアレイ１０２内の１つのベイに対するアーキテクチャの一例についての、経路信号および選択回路の一部を示す概略図である。本実施形態では、ベイ内に１６個のブロックが存在する。図は、３つのブロック（ブロック０、ブロック７、およびブロック１５）の一部を示している。ブロックの各々は、列に関する３２本のビット線を、アレイの一方のサイド（例えばサイドＡ）のセンスアンプに電気的に接続するための、選択回路３００の６４個の列を有する。またブロックの各々は、３２本のビット線を、アレイの他方のサイド（例えばサイドＢ）のセンスアンプに接続するための、選択回路３００の６４個の列を有する。図７は、サイドＢに接続するための、選択回路３００の６４個の列のみを示している。従って、各ブロックは、６４の列×３２本のビット線×２（トップおよびボトム）＝４０９６本のビット線を、ブロックごとに有する。一実施形態では、３次元メモリアレイは４つの層を備えており、層ごとに１０２４本のビット線が備えられる。デコード回路、ビット線および層の、他の配置もまた使用可能である。ビット線、列、および選択回路の他の数もまた使用可能である。
【００４６】
図７のベイは、ローカルデータ線ＳＥＬＢ＜３１：０＞を備える。特定の列に対する選択回路３００は、同じ列に関する３２本のビット線を、３２本のローカルデータ線ＳＥＬＢ＜３１：０＞の各々に選択的に接続するために用いられる。例えば、ブロック０の第１の列はビット線ＢＬ＜３１：０＞を含み、ブロック０の第２の列はビット線ＢＬ＜６３：３２＞を含み、ブロック０の第３の列はビット線ＢＬ＜９５：６４＞を含み、．．．、ブロック０の第６４の列はビット線ＢＬ＜２０４７：２０１６＞を含む。
【００４７】
選択回路３００の各々は、列デコーダ１１２からの選択信号ＸＣＳＥＬ＜６３：０＞の一つを受信するとともに、列に関連した３２本のビット線の１つからビット線の接続を受ける。列デコーダ１１２から受信したＸＣＳＥＬ＜６３：０＞の選択信号の各々に基づいて、選択回路３００は、ビット線の各々を、ローカルデータ線ＳＥＬＢ＜３１：０＞の各々に接続または非接続とする。例えば、ブロックの第１の列はＸＣＳＥＬ＜０＞を受信し、ブロックの第２の列はＸＣＳＥＬ＜１＞を受信し、．．．、ブロックの第６４の列はＸＣＳＥＬ＜６３＞を受信する。ＸＣＳＥＬ＜０＞が「０」の場合、第１の列が選択され、ビット線ＢＬ＜３１：０＞が、ローカルデータ線ＳＥＬＢ＜３１：０＞の各々に接続される。ＸＣＳＥＬ＜１＞が「０」の場合、第２の列が選択され、ビット線ＢＬ＜６３：３２＞が、ローカルデータ線ＳＥＬＢ＜３１：０＞の各々に接続される。ＸＣＳＥＬ＜６３＞が「０」の場合、第６４の列が選択され、ビット線ＢＬ＜２０４７：２０１６＞が、ローカルデータ線ＳＥＬＢ＜３１：０＞の各々に接続される。一実施形態では、常時、ＸＣＳＥＬ＜６３：０＞のわずか１ビットが「０」であることに留意されたい。一実施形態では、ブロックが個別に選択されるように、各ブロックは独自のＸＣＳＥＬ＜６３：０＞の集合を備えている。他の実施形態では、選択回路が、特定のブロックを選択するために、列デコーダ１１２（または他の制御回路）から１つまたは複数のブロック選択信号を受信することができる。
【００４８】
各ブロックは、ブロックに関連するとともにブロックの下方の基板に位置する、２つの２：１マルチプレクサを有する。マルチプレクサの一方はサイドＡに対して備えられており、他方はサイドＢに対して備えられている。図７は、サイドＢに対するマルチプレクサＭＵＸのみを示している。３２本のローカルデータ線ＳＥＬＢ＜３１：０＞の各々は、２：１マルチプレクサ（ＭＵＸ）のそれぞれに接続される。例えば、ブロック０のマルチプレクサはＳＥＬＢ０＜０＞およびＳＥＬＢ０＜１＞を受信し、ブロック７のマルチプレクサはＳＥＬＢ０＜１４＞およびＳＥＬＢ０＜１５＞を受信し、ブロック１５のマルチプレクサはＳＥＬＢ０＜３０＞およびＳＥＬＢ０＜３１＞を受信する。１つのベイ内の各マルチプレクサは、１６本または３２本のローカルデータ線が選択されるように、共通マルチプレクサ選択信号（例えば、信号Ｓ）を列デコーダ１１２から受信する。一実施形態では、マルチプレクサ選択信号Ｓは、１６本の偶数ローカルデータ線（例えば、ＳＥＬＢ０＜０＞、ＳＥＬＢ０＜２＞、ＳＥＬＢ０＜４＞など）が選択されるか、１６本の奇数ローカルデータ線（例えば、ＳＥＬＢ０＜１＞、ＳＥＬＢ０＜３＞、ＳＥＬＢ０＜５＞など）が選択されるかを決める。
【００４９】
マルチプレクサＭＵＸの出力は、グローバルデータ線の各々に接続される。例えば、ブロック０のマルチプレクサの出力はグローバルデータ線ＧＳＥＬＢ＜０＞に接続され、ブロック７のマルチプレクサの出力はグローバルデータ線ＧＳＥＬＢ＜７＞に接続され、ブロック１５のマルチプレクサの出力はグローバルデータ線ＧＳＥＬＢ＜１５＞に接続される。グローバルデータ線の各々は、グローバルデータ線からの信号を読み出すことやデータ線上の信号を駆動することができるセンスアンプのそれぞれに接続される。例えば、ＧＳＥＬＢ＜０＞はセンスアンプ０に接続され、ＧＳＥＬＢ＜７＞はセンスアンプ７に接続され、ＧＳＥＬＢ＜１５＞はセンスアンプ１５に接続される。マルチプレクサによって選択された１６本のローカルデータ線は、選択されたメモリセルでメモリ処理（例：リード、セット、リセット）が実行されるように、グローバルデータ線ＧＳＥＬＢ［１５：０］に接続される。特定のセンスアンプの出力は、グローバルデータ線に接続され、そしてマルチプレクサを経由してローカルデータ線へ接続され、そして選択回路３００を経由してビット線に接続される。ビット線は、メモリセルに接続される。
【００５０】
上述したように、図７は、ブロックの一方のサイド（例えばサイドＢ）のセンスアンプへの接続経路のみを示している。従って、図７に記載されているローカルデータ線の集合等に加えて、各ベイのサイドＡに対する他のローカルデータ線の集合、他のグローバルデータ線の集合、および他のセンスアンプの集合も存在している。よって、６４本のローカルデータ線に接続されている６４本の選択ビット線が存在しうる。そして、３２個のマルチプレクサが３２本のローカルデータ線を選択して、３２本のグローバルデータ線に接続する。３２本のグローバルデータ線は、その特定のベイに関連する３２個のセンスアンプに接続される。
【００５１】
１つのベイでの１６個のブロックの選択、１列内の６４本のビット線、６４本のローカルデータ線の使用、および３２本のグローバルデータ線は、実施形態での１つの集合である。他の実施形態では、各項目に異なる数を用いることができる。
【００５２】
図７では、ビット線は、ＢＬ＜３１：０＞、ＢＬ＜６３：３２＞、．．．ＢＬ＜２０４７：２０１６＞、．．．に番号づけられている。この番号付けは、図７に関して参考のために付けられており、ブロック内でのビット線の位置を示すためには必須ではない（しかし、ビット線の位置を示すことも可能である）。図６の例では、サイドＡとサイドＢの間でビット線が交互に並んでいる。従って、図７のＢＬ＜０＞およびＢＬ＜１＞は、サイドＢの列制御回路１１０に接続する最初の２本の偶数ビット線２３０および２３２である。そして、ＢＬ＜０＞およびＢＬ＜１＞の間には、サイドＡの列制御回路１１０に接続する、挟まれている偶数ビット線２３４が存在する。図６Ａの例では、図７のＢＬ＜０＞およびＢＬ＜１＞がグループ２４２からのビット線であり、図７のＢＬ＜２＞およびＢＬ＜３＞がグループ２４６からのビット線である。
【００５３】
図８は、選択回路３００の一実施形態の詳細を示す回路図である。選択回路３００は、ローカルデータ線のひとつ（図８においてＳＥＬＢ＜Ｘ＞の符号が付されている）と、ビット線のひとつ（図８においてＢＬ＜Ｙ＞の符号が付されている）に接続されている。ビット線は、メモリセルの一方の端子に接続されている。ワード線は、メモリセルの他方の端子に接続されている。選択回路３００は、ともにＳＥＬＢ＜Ｘ＞に接続されているトランジスタ３４０およびトランジスタ３４４を備える。トランジスタ３４０およびトランジスタ３４４の両者は、ノードＢでトランジスタ３４２にも接続されている。ビット線ＢＬ＜Ｘ＞もノードＢに接続されている。トランジスタ３４２はまた、非選択ビット線電圧であるＶＵＢ（例えば０．５ボルト）に接続されている。トランジスタ３４０のゲートは、選択信号ＸＣＳＥＬ＜Ｚ＞に接続されている。トランジスタ３４４のベースは、選択信号ＣＳＥＬ＜Ｚ＞に接続されている。ＸＣＳＥＬ＜Ｚ＞は、ＣＳＥＬ＜Ｚ＞の反転型であることに留意されたい。トランジスタ３４２のベースは、ＣＥＬＮ＜Ｚ＞に接続される。信号ＣＳＥＬ＜Ｚ＞、ＸＣＳＥＬ＜Ｚ＞、およびＣＥＬＮ＜Ｚ＞は、列デコーダ１１２によって供給される。他の実施形態では、これらの信号は、システム制御ロジック１３０、ドライバ回路１１４、センスアンプ１１８または列制御回路の他の部位などの、他の回路によって供給されるとしてもよい。信号ＣＥＬＮ＜Ｚ＞は、トランジスタ３４２がトランジスタ３４０および３４４から独立して制御されることが可能となるように、独立して制御される。その列の全ビット線が同じＣＥＬＮ＜Ｚ＞を有するように、列の各々は各自の独立したＣＥＬＮ＜Ｚ＞を有する。
【００５４】
それぞれの列が選択される場合には、ＸＣＳＥＬ＜Ｚ＞が０であり、ＣＳＥＬ＜Ｚ＞は１である。従って、トランジスタ３４０および３４４がオンである。この条件では、ビット線ＢＬ＜Ｙ＞がローカルデータ線ＳＥＬＢ＜Ｘ＞に接続される。
【００５５】
それぞれの列が選択されない場合には、ＸＣＳＥＬ＜Ｚ＞が１であり、ＣＳＥＬ＜Ｚ＞は０である。従って、トランジスタ３４０および３４４がオフである。この条件では、ビット線ＢＬ＜Ｙ＞がローカルデータ線ＳＥＬＢ＜Ｘ＞に接続されない。トランジスタ３４０および３４４がオフでありＣＥＬＮ＜Ｚ＞が１である場合には、トランジスタ３４２がオンであり、ビット線ＢＬ＜Ｙ＞は非選択ビット線電圧ＶＵＢを受信している。トランジスタ３４０および３４４がオフでありＣＥＬＮ＜Ｚ＞が０である場合には、トランジスタ３４２がオフであり、ビット線ＢＬ＜Ｙ＞はフローティング状態である。この条件は、本明細書で述べられているプログラミングの容量放電方法の幾つかの実施形態に対して有用である。
【００５６】
ブロックの２：１マルチプレクサ（ＭＵＸ）が従来のマルチプレクサであり、共通選択信号Ｓを共用する場合には、一実施形態では、実行されるメモリ処理は、１６本の選択線の第１の集合に対して第１に実行される。１６本の選択線の第１の集合に対してメモリ処理が完了した後に、（即座に、または他のプログラミング処理の後に、）共通選択信号Ｓを変更することができ、メモリ処理（同一または異なるメモリ処理）が１６本の選択線の第２の集合に対して実行される。例えば、メモリ処理（例えば、リード、セット、リセット）を実行する場合に、マルチプレクサが最初にＳＥＬＢ０［０］、ＳＥＬＢ０［２］、．．．ＳＥＬＢ０［３０］を選択するように、共通マルチプレクサ選択信号Ｓが設定される。従って、（選択回路５００を介して）ローカルデータ線ＳＥＬＢ０［０］、ＳＥＬＢ０［２］、．．．ＳＥＬＢ０［３０］に接続されたビット線に接続されたメモリセルに、（第１のパスの間、）メモリ処理が実行される。１６個のメモリセルの全てがメモリ処理を完了した後に、マルチプレクサが次にＳＥＬＢ０［１］、ＳＥＬＢ０［３］、．．．ＳＥＬＢ０［３１］を選択し、ローカルデータ線ＳＥＬＢ０［１］、ＳＥＬＢ０［３］、．．．ＳＥＬＢ０［３１］に接続されたビット線に接続されたメモリセルに（第２のパスの間）メモリ処理が実行されるように、共通選択信号Ｓがトグルにより切り替えられるとすることができる。第１のパスの１６個のメモリセルの一つがメモリ処理を完了するのが遅い場合には、１６個全てのメモリセルに対する第２のパスの開始が遅らされる。幾つかの実施形態では、１６（ｘ）個のメモリセルのうちの何れか１つがメモリ処理を完了させるのに遅い場合に、１６（ｘ）個全てのメモリセルに対する第２のパスの開始が遅らされるように、多数のベイ（例えば、ｘ個のベイ）が平行して動作されるとともに、多数のベイは共通選択信号を共用する。平行して動作されるメモリセルの数が増えるにつれて、遅延の可能性も増加する。本明細書で述べられているプログラミングの容量放電方法は、この遅延を緩和することができる。
【００５７】
図９は、図７に記載された２：１マルチプレクサ（ＭＵＸ）のための回路の回路図である。グローバルデータ線ＧＳＥＬＢ＜ｉ＞の各々は、トランジスタ３６０、３６２、３８０および３８２に接続される。トランジスタ３６０および３６２は、２本のローカルデータ線ＳＥＬＢ＜ｉ＞の１本目にも接続される。よって、トランジスタ３６０および３６２は、そのトランジスタがオンする場合には、グローバルデータ線ＧＳＥＬＢ＜ｉ＞とローカルデータ線ＳＥＬＢ＜ｉ＞の間のパスを供給する。ＧＳＥＬＢ＜ｉ＞に接続されることに加えて、トランジスタ３８０および３８２は第２のローカルデータ線ＳＥＬＢ＜ｉ+１＞にも接続される。よって、トランジスタ３８０および３８２は、そのトランジスタがオンする場合には、グローバルデータ線ＧＳＥＬＢ＜ｉ＞とローカルデータ線ＳＥＬＢ＜ｉ＋１＞の間のパスを供給する。
【００５８】
トランジスタ３６０の反転ゲートは、ＮＡＮＤゲート３６４の出力に接続される。トランジスタ３６２のゲートは、インバータ３６６の出力に接続される。インバータ３６６の入力は、ＮＡＮＤゲート３６４の出力に接続される。ＮＡＮＤゲート３６４の出力は、トランジスタ３６８のゲートにも接続される。トランジスタ３６８は、ＳＥＬＢ＜ｉ＞とトランジスタ３７０の間に接続される。トランジスタ３７０は、トランジスタ３６８と電圧ＶＵＢの間に接続される。トランジスタ３７０のゲートは、システム制御ロジック１３０から信号ＤＳＧ＿ＭＯＤＥを受信する。本明細書で述べられているプログラミングの容量放電モードを用いるプログラミング動作の可能な実施形態の一つが実行される場合に、信号ＤＳＧ＿ＭＯＤＥは０に設定される。信号ＤＳＧ＿ＭＯＤＥを０にセットすることにより、トランジスタ３７０は、非選択のローカルデータ線がＶＵＢに接続されてしまうことを防止することができる。またトランジスタ３７０は、代わりに、非選択のローカルデータ線をフロートさせる。
【００５９】
ＮＡＮＤゲート３８４の出力は、トランジスタ３８０のゲート、インバータ３８６の入力、およびトランジスタ３８８のゲートに接続される。インバータ３８６の出力は、トランジスタ３８２のゲートに接続される。トランジスタ３８８は、ローカルデータ線ＳＥＬＢ＜ｉ+１＞とトランジスタ３９０の間に接続される。トランジスタ３９０は、トランジスタ３８８と電圧ＶＵＢの間に接続される。トランジスタ３９０のゲートは、システム制御ロジック１３０から信号ＤＳＧ＿ＭＯＤＥを受信する。
【００６０】
ＮＡＮＤゲート３６４は、システム制御ロジックから２つの入力（マルチプレクサ選択ＳおよびＭＵＸ＿ＥＮ）を受信する。ＮＡＮＤゲート３８４は、システム制御ロジックから２つの入力（（インバータ３９２を介した）マルチプレクサ選択信号Ｓの反転型およびＭＵＸ＿ＥＮ）を受信する。信号ＭＵＸ＿ＥＮは、メモリ処理の間、通常１に設定される。しかし信号ＭＵＸ＿ＥＮは、マルチプレクサを無効とするために０に設定することもできる。
【００６１】
図７−９の回路は、プログラミングの容量放電方法を実行するために用いられることができる。図８の回路は、ビット線の列をローカルデータ線ＳＥＬＢ＜３１：０＞に接続するために用いることができる。そして図９の回路は、ローカルデータ線ＳＥＬＢ＜３１：０＞の半数をグローバルデータ線ＧＳＥＬＢ＜１５：０＞に接続するために用いられる。両方の接続が一旦形成されると、グローバルデータ線、ローカルデータ線およびビット線を介して、１６個のセンスアンプが１６個のメモリセルと通信する。セット処理の間、グローバルデータ線の寄生容量によってグローバルデータ線を充電するために、センスアンプはグローバルデータ線に電圧を印加することができる。（選択回路の一実施形態である）図９のマルチプレクサがローカルデータ線をグローバルデータ線に接続する時、ローカルデータ線もまた充電される。（選択回路の一実施形態である）図８のマルチプレクサがローカルデータ線をビット線の集合に接続する時、１６本のビット線もまた充電される。ビット線が一旦充電されると、信号ＸＣＳＥＬ＜Ｚ＞およびＣＳＥＬ＜Ｚ＞がトグルで切り替えられる。これにより上述したように、時間とともにビット線がメモリセルを介して放電することでメモリセルをセットにするように、ビット線が切断され、フローティング状態のままにされる。信号ＸＣＳＥＬ＜Ｚ＞およびＣＳＥＬ＜Ｚ＞が一旦トグルで切り替えられると、（グローバルデータ線およびセンスアンプと同様に）ローカルデータ線がビット線の新しい列に接続され、処理が繰り返されるように、（以下に記述する）列アドレスおよび／またはマルチプレクサ選択信号Ｓを変更することができる。このように、ビット線の前の列を充電した後に、前の列のセット処理の完了を待つことなく、次の列または次のビット線の集合に対するプログラミングが開始する。前の列のセット処理の完了を待たないことをしないことにより、プログラミング動作はより速く完了する。上述したように、プログラミング対象に選択されたビット線は、充電された後にフロートされる。一部の実施形態では、プログラミング対象に選択されたビット線の隣接ビット線は、フロートされない（例えば、ＶＵＢに駆動される）。図６の実施形態では、選択ビット線がサイドＢの列制御回路１１０に接続される場合には、両方の隣接ビット線はサイドＡの列制御回路１１０に接続される。隣接ビット線をフローティングさせないために、アクティブなＣＳＥＬ＜Ｚ＞を有さず、サイドＡの各列のＣＥＬＮ＜Ｚ＞が１に設定されている状態を維持することで、システムはサイドＡのためのデコーダを非活性化することができる。この実施形態は、図８の回路を選択回路３００として使用する。
【００６２】
図６Ａの実施形態（２本のビット線の交互のグループ）では、図８Ａおよび図８Ｂの選択回路が、図８の選択回路の代わりに使用される。ブロックに対する奇数ビット線は図８Ａの選択回路に接続され、ブロックに対する偶数ビット線は図８Ｂの選択回路に接続される。例えば、グループ２４２は、左ビット線と右ビット線を備える。左ビット線は図８Ｂの回路を選択回路３００として使用し、右ビット線は図８Ａの回路を選択回路３００として使用する。図８Ａと８Ｂの回路の違いは、トランジスタ３４２に異なる信号が接続されている点である。図８Ａの回路は、トランジスタ３４２に接続された信号ＣＥＬＮ＿ｏｄｄ＜Ｚ＞を有する。図８Ｂの回路は、トランジスタ３４２に接続された信号ＣＥＬＮ＿ｅｖｅｎ＜Ｚ＞を有する。このように、奇数ビット線がプログラムされる場合には、偶数ビット線がＶＵＢとなるように、ＣＥＬＮ＿ｅｖｅｎ＜Ｚ＞をハイにセットすることができる。また、偶数ビット線がプログラムされる場合には、奇数ビット線がＶＵＢとなるように、ＣＥＬＮ＿ｏｄｄ＜Ｚ＞をハイにセットすることができる。もう一つの方法として、または、さらなる方法として、ＳＥＬＢ［ｉ］がＤＳＧ＿ＭＯＤＥ＿ｉを取得するように、図９の信号ＤＳＧ＿ＭＯＤＥを分割することができる。また、データ線が独立して強制的にＶＵＢになることができるように、ＳＥＬＢ［ｉ＋１］がＤＳＧ＿ＭＯＤＥ＿ｉ＋１を取得する。ＣＥＬＮ＿ｏｄｄ＜Ｚ＞およびＣＥＬＮ＿ｅｖｅｎ＜Ｚ＞が、サイドＡおよびＢに対して分割されてもよいことに留意されたい。一部の実施形態では、ＣＥＬＮ＿ｏｄｄ＜Ｚ＞またはＣＥＬＮ＿ｅｖｅｎ＜Ｚ＞が、プログラムされるビット線に対して０に設定される。加えて、一部の実施形態では、ＣＥＬＮ＞Ｚ＞、ＣＥＬＮ＿ｏｄｄ＜Ｚ＞および／またはＣＥＬＮ＿ｅｖｅｎ＜Ｚ＞が、プログラムされないビット線に対して０に設定されるとすることもできる。
【００６３】
以下の開示では、列の間を待機するか否かや、列を変更する順番、および／またはマルチプレクサを選択する順番が異なる、４つの実施形態について述べる。本明細書で開示される技術は、スイッチングの順序、および、同時にプログラムされたメモリセルのプログラミングの完了を待つ時、または待つかどうかについて、多くの変形例をカバーすることができる。
【００６４】
第１の実施形態では、システムは、マルチプレクサ（ＭＵＸ）を切り替えることなく、全ての列に対してデータを準備することができる。すなわち、マルチプレクサ選択信号Ｓが、奇数または偶数ローカルデータ線ＳＥＬＢを選択するように固定される。信号ＤＳＧ＿ＭＯＤＥは１で固定され、信号ＣＥＬＮ＜Ｚ＞は動作されるビット線に対して０に設定される。最初の列に対してデータが読み出され、列選択が切り替えられ、次の列に対してデータが読み出され、列選択が切り替えられ、という動作が、全ての列が読み出されるまで続けられる。全ての列に対してデータが読み出されると、システムは全ての列に対するプログラミング動作の完了を待つ。選択された全ての列に対するプログラミングが完了した後、マルチプレクサ選択信号Ｓがトグルにより切り替え可能とされ、（プログラムされる追加のデータがある場合には）処理が繰り返される。この場合、システムによって同時にプログラムされるメモリセルの数は、（列の数）×（センスアンプの数）に等しくなる。同時にプログラムされるデータの集団を、８、１６または３２個の列などのより小さな要素に、さらに分割することが可能である。プレチャージされた（フローティングしている）ビット線のリーク電流と、多数のセルが平行してプログラムされることにより選択ワード線を流れる電流と、プログラミング速度とは、二律背反の関係である。
【００６５】
図１０は、第１の実施形態に係るプログラミングの容量放電法を用いたプログラミング動作における、メモリシステムの動作を示すフローチャートである。ステップ４０２では、プログラミング動作を実行する命令が、ホストから受信される。ステップ４０４では、プログラミング処理のためのデータが受信される。ステップ４０６では、１つのベイが選択される。一部の実施形態では、同時に動作する２つ以上のベイを選択することも可能である。ステップ４０８では、選択されたベイ内の１つのブロックが、メモリ処理のために選択される。あるいは、選択された各ベイから１つずつブロックが選択される。ステップ４１０では、適切なワード線が選択され、非選択ワード線が非選択ワード線電圧ＶＵＷに設定される。一部の実施形態では、非選択ワード線電圧ＶＵＷは、ＶＷＲ（例えば、ＶｓｅｔまたはＶｒｅｓｅｔ）−ＤＶである。（ここでＤＶは、０とダイオードセレクタ素子のターンオン電圧（典型的には０．６Ｖ）との間の電圧である。）ステップ４１２では、選択ワード線がＶＳＳ（例えば０ボルト）に設定される。ステップ４１４では、全てのビット線がＶＵＢに設定される。ステップ４１６では、マルチプレクサ選択信号Ｓの正しい信号を駆動することによって、マルチプレクサＭＵＸ（図７および９参照）は、適切なローカルデータ線を選択するように設定されている。
【００６６】
ステップ４１８では、グローバルデータ線に電圧を印加することによって、センスアンプがデータ線を充電する。グローバルデータ線はローカルデータ線に接続されている（ステップ４１６）ため、ローカルデータ線もまた充電される。データ線の充電は、データに依存する。すなわち、そのデータ線に接続されたメモリセルがプログラムされる場合に、システムはそのデータ線のみを充電する。メモリセルがプログラムされない場合には、関連するデータ線は放電された状態に維持される。ステップ４２０では、ブロックの複数の列の１つが選択される。従って、データ線の電荷がビット線と共有されるように、その列に対するビット線が、（図８、８Ａまたは８Ｂの回路を介して）ローカルデータ線に接続される。そして、ビット線が充電される。ステップ４２２では、ビット線がフローティングされるように、ビット線がデータ線から切断される。例えば、図８を見ると、適切なＸＣＳＥＬ＜Ｚ＞が１となり、ＣＳＥＬ＜Ｚ＞が０となり、ＣＥＬＮ＜Ｚ＞が０となる。ビット線をデータ線から切断する動作は、ビット線が帯電している間に、ビット線に接続されたメモリセルに対するプログラム処理の完了を待つことなく、実行される。一部の実施形態では、システムはプログラムが完了したか否かの判断さえ確認しない。それどころか、ビット線が切断され、システムは、メモリセルのプログラミング動作の完了を待つことなく追加のプログラミング動作を開始する。ステップ４２４では、プログラム対象のデータの列がさらに存在するか否かが判断される。プログラム対象のデータの列がさらに存在する場合には、データ線が再び充電され、ステップ４１８−４２４が繰り返されるように、プロセスがステップ４１８において続行される。一部の実装態様では、データ線は、最後の反復から、一部の電荷または全ての電荷を保持する。従って、ステップ４１８の反復は、一部の電荷を供給するだけでよい（または一部の例では、電荷の供給は不要である）。ステップ４１８の後、プロセスはステップ４２０で続行され、ステップ４２０で次の列が選択され、その後プロセスは上述のように進行する。このように、多数の列の中のメモリセルは、同時にプログラミング動作が行われる。
【００６７】
ステップ４２４において、プログラムするデータの列がそれ以上存在しない場合には、ステップ４２６において、全ての列の中のメモリセルのプログラミング動作が完了するために充分な時間、システムは待機する。他の実施形態では、システムは、検出回路の集合を用いて、全ての列がプログラミングを完了したか否かを自動的に確認することができる。ステップ４２８では、ＣＥＬＮ＜Ｚ＞（またはＣＥＬＮ＿ｏｄｄ＜Ｚ＞またはＣＥＬＬＮ＿ｅｖｅｎ＜Ｚ＞）を０から１にして、その後０に戻すようにパルスを発生させることによって、全ての非選択ビット線が放電される。プログラムするデータが存在しない場合（Ｓ４３０）には、プロセスが終了する。プログラムするデータが存在する場合には、マルチプレクサ選択信号Ｓがトグルにより切り替えられ、ローカルデータ線の他の集合に対してメモリ処理が実行されるように、ステップ４１８−４３０が反復される。
【００６８】
図１１は、図１０のプロセスの複数回の反復（例えば、ステップ４１８−４２４の反復）を示すタイミング図である。図１１は９つの信号を示している：ＳＡＥＮ、ＣＳＥＬ＜６３:０＞、ＣＯＬ＜５：０＞、ＧＳＥＬＢ＜０＞／ＳＥＬＢ＜０＞、ＢＬ＜０＞、ＢＬ＜３２＞、ＢＬ＜６４＞、ＢＬ＜９６＞、およびＷＬである。この例では、ＢＬ＜０＞、ＢＬ＜３２＞、ＢＬ＜６４＞、ＢＬ＜９６＞および選択されたＷＬに接続されているメモリセルにプログラムが行われる場合を仮定する。信号ＳＡＥＮは、センスアンプイネーブル信号である。ＳＡＥＮが１の場合、センスアンプは、センスアンプに接続されたグローバルデータ線の各々を１に駆動する。ＳＡＥＮが０の場合、センスアンプは、センスアンプに接続されたグローバルデータ線の各々を０に駆動する。信号ＣＳＥＬ＜６３：０＞は、列の各々に対して１ビットを有する。ＣＳＥＬ＜６３：０＞の１ビットが論理１の場合、プログラミング（セットまたはリセット）または読み出しのために、各列が選択される。信号ＣＯＬ＜５：０＞は列アドレスである。信号ＣＳＥＬ＜６３：０＞は、ＣＯＬ＜５：０＞が復号化されたものである。信号ＢＬ＜０＞、ＢＬ＜３２＞、ＢＬ＜６４＞およびＢＬ＜９６＞は、ブロック内の４本のビット線である。ＷＬは選択ワード線を示している。
【００６９】
図１１に記載された信号は、センスアンプ０に関連する。上述したように、センスアンプ０は、ＧＳＥＬＢ＜０＞および（ＭＵＸを介して）ＳＥＬＢ＜０＞に接続される。論理データ線ＳＥＬＢ＜０＞は、ＢＬ＜０＞、ＢＬ３２、ＢＬ６４、ＢＬ９６、などに接続することができる。
【００７０】
図１１のタイミング図では、選択ワード線はＶｓｓ（例えば０ボルト）とされる。列アドレスＣＯＬ＜５：０＞は、最初は列０を指し示すように設定される。図１１に示すＳＡＥＮの最初のパルスの間、グローバルデータ線ＧＳＥＬＢ＜０＞およびローカルデータ線ＳＥＬＢ＜０＞は、ＶＷＲ（例えばＶｓｅｔ）へ充電される。ＳＡＥＮのパルスの終了に応じて、ＣＳＥＬ＜６３：０＞が、全て０から、ＣＳＥＬ＜０＞に対する単一の論理１へ変化する。これにより、選択回路３００がＢＬ＜０＞をＳＥＬＢ＜０＞へ（およびＳＥＬＢ＜０＞とＭＵＸを介してＧＳＬＥＢ＜０＞へ）接続する。このように、ＧＳＥＬＢ＜０＞およびＳＥＬＢ＜０＞は、センスアンプと同様に、ＢＬ＜０＞に対する電荷源として働く。その結果、ＢＬ＜０＞はＶＷＲへ充電される。ビット線が充電された後、ＣＳＥＬ＜６３：０＞が全て０に戻る。ＣＳＥＬ＜６３：０＞の全てが０に戻ることが、列アドレスＣＯＬ＜５：０＞が１へ変化するトリガとなる。ＣＳＥＬ＜０＞の１から０への変化は、ＢＬ＜０＞がＧＳＥＬＢ＜０＞およびＳＥＬＢ＜０＞から受けた電荷（全ての電荷または電荷の一部を含む）を依然保持しながら、ＢＬ＜０＞をＧＳＥＬＢ＜０＞およびＳＥＬＢ＜０＞から切断することができる。このＢＬ＜０＞は、ＢＬ＜０＞に接続されたメモリセルに対するプログラム処理が開始された後に、そのプログラム処理の完了を待つことなく、非接続とされる。
【００７１】
列アドレスの変化は、新たなＳＡＥＮパルスを発生させる。ＳＡＥＮパルスは、任意の必要とされる電荷を、ローカルおよびグローバルデータ線ＧＳＥＬＢ＜０＞およびＳＥＬＢ＜０＞に供給する。ＳＡＥＮパルスの終点において、ＣＳＥＬ＜１＞が論理１になるように、ＣＳＥＬ＜６３：０＞は１ビット高くトグルされる。その結果、ＢＬ＜３２＞はＧＳＥＬＢ＜０＞およびＳＥＬＢ＜０＞と通信し、ＢＬ＜３２＞がＶＷＲへ充電されるように、ＧＳＥＬＢ＜０＞およびＳＥＬＢ＜０＞の電荷がＢＬ＜３２＞と共有される。ＢＬ＜３２＞のＶＷＲへの充電は、ＢＬ＜３２＞に接続されたメモリセルに対するプログラム処理を開始する。図１１に示されるように、ＢＬ＜３２＞に接続されたメモリセルに対するプログラム処理の開始は、ＢＬ＜０＞に接続されたメモリセルに対するプログラム処理の完了に先立って発生する。従って、ＢＬ＜０＞に接続されたメモリセルに対するプログラミングの完了を待つことなく、または、ＢＬ＜０＞に接続されたメモリセルに対するプログラミングの完了を点検することなく、ＢＬ＜３２＞に接続されたメモリセルに対するプログラミングが開始される。ＣＳＥＬ＜１＞が０に戻るようにトグルにより切り替えられると、列アドレスＣＯＬ＜５：０＞は列２に変化し、次のＳＡＥＮパルスが供給され、ローカルおよびグローバルデータ線ＧＳＥＬＢ＜０＞およびＳＥＬＢ＜０＞がＶＷＲに再充電される。ＣＳＥＬ＜２＞が論理１になると、ＢＬ＜６４＞はＧＳＥＬＢ＜０＞およびＳＥＬＢ＜０＞と通信し、ＢＬ＜６４＞はＶＷＲへ充電される。このプロセスは、ビット線ＢＬ＜９６＞、ＢＬ＜１２８＞、ＢＬ＜１６０＞などに対しても続く。
【００７２】
上述したように、ＣＳＥＬ＜６３：０＞の適切なビットに応じて、ビット線がローカルおよびグローバルデータ線と通信すると、そのビット線が充電される。ＣＳＥＬ＜６３：０＞のそのビットが０に戻るようにトグルにより切り替えられると、上述のように、ビット線はローカルおよびグローバルデータ線から切り離されてフロート状態にされる。ビット線がローカルおよびグローバルデータ線から切り離された後のある時点で、ビット線上の十分な量の電荷をメモリセルを介してワード線へ放電することで、メモリセルはセット処理を完了する。セット処理の間にメモリセルが高抵抗状態から低抵抗状態へ変化する時点は、図１１において「ＰＯＰ」と呼ばれている。図１１に示されるように、メモリセルが「ＰＯＰ」になるまでの時間がどれくらいであるかは、各メモリセルによって異なる。しかしながら、図１１のプロセスは、次のメモリセルのプログラムに取り掛かる前に、１つのメモリセルがそのセット処理を完了することを待機することを必要としない。以上のように、システムは１つのメモリセルに対する第１のビット線を充電する。その第１のビット線を切り離す。第１のビット線に接続されたメモリセルのセット処理が終了したか否かを検査することなく、次のビット線へ進む。次のビット線を充電する。次のビット線を切り離す。そして、その次のビット線に取り掛かる。システムは、前のビット線に接続されたメモリセルのセット処理の完了を待たない。一実施形態では、前の動作の状態を検査することなく、次のプログラミング動作が開始される。前のビット線は切り離され、前のビット線がまだ充電されている間にシステムは処理を進める。このように、異なる列内の異なるビット線に接続されたメモリセルは、異なる時間でプログラミングを完了するにも関わらず、同時にプログラムを行う。加えて、上述の手法は、同時にプログラムされるメモリセルの数を、プログラミングプロセスにおいて使用されるセンスアンプの数よりも多くすることができる。
【００７３】
一部の実施形態では、ビット線がＶＷＲに充電されることを確実にするために、ＧＳＥＬＢ＜０＞およびＳＥＬＢ＜０＞はＶＷＲよりも高い電圧に充電される。図１１は、１本のローカルデータ線ＳＥＬＢ＜０＞に対する挙動のみを示している。
【００７４】
しかしながら、図１１に記載された動作は、１５本（または他の数）までの他のローカルデータ線に、同時に行われる。図１１の実施形態では、ビット線の各々は順番に充電される。
【００７５】
順番に充電されたビット線に接続された対応するメモリセルは、（図１１に示すように、）セット処理を異なる時間に完了する可能性がある。図１２の実施形態は、セット処理を同時に完了させようとするものである。異なるメモリセルは、セット処理を完了させるために異なる時間がかかるため、図１２のプロセスは、全てのメモリセルがセット処理を同時に完了することを保障することができない。しかしながら、ビット線にメモリセルを介した放電を許可する期間は、以下に述べるように、同一時刻に開始するように揃えられる。
【００７６】
図１２のタイミング図は、図１１のタイミング図と同一の信号を示している。加えて、図１２は、一実施形態におけるブロックの最終ビット線である、ビット線ＢＬ＜２０１６＞を示している。時刻ｔ１において、全てのビット線はＶＵＢであり、選択ワード線はＶＷＢ（例えば、ＶｓｅｔまたはＶｒｅｓｅｔ）−ＤＶであり、列アドレスは列０になり、ＣＳＥＬ＜６３：０＞は全て０である。（ここでＤＶは、０とダイオードセレクタ素子のターンオン電圧（典型的には０．６Ｖ）との間の電圧である。）列アドレスの変化はＳＡＥＮをハイに変化させ、その結果、適切なビットＣＳＥＬ＜０＞が１になる。ＳＡＥＮの出力がハイになることで、センスアンプは、グローバルおよびローカルデータ線ＧＳＥＬＢ＜０＞およびＳＥＬＢ＜０＞をＶＷＲに充電する。関連するＣＳＥＬ＜１＞は、ローカルおよびグローバルデータ線ＧＳＥＬＢ＜０＞およびＳＥＬＢ＜０＞がその電荷をＢＬ＜０＞と共有するように、ビット線ＢＬ＜０＞がＳＥＬＢ＜０＞に接続されるようにする。ＣＳＥＬ＜０＞は０にトグルにより戻され、それにより、ローカルおよびグローバルデータ線ＧＳＥＬＢ＜０＞およびＳＥＬＢ＜０＞からビット線ＢＬ＜０＞が切り離される。しかしながら、選択ワード線がＶＷＲ−ＤＶであるため、ビット線の電荷はメモリセルを介して消失することはない。
【００７７】
時刻ｔ２において、列アドレスが列１に変化し、その後すぐにＣＳＥＬ＜１＞が論理１にトグルにより切り替えられる。この例では、ＳＡＥＮはハイに維持されるため、ローカルおよびグローバルデータ線はＶＷＲのままである。ＣＳＥＬ＜１＞が１にトグルにより切り替えられると、ＧＳＥＬＢ＜０＞およびＳＥＬＢ＜０＞の電荷がＢＬ＜３２＞と共有されてＢＬ＜３２＞がＶＷＲに充電されるように、
ＢＬ＜３２＞はローカルおよびグローバルデータ線ＧＳＥＬＢ＜０＞およびＳＥＬＢ＜０＞と導通する。
【００７８】
図１１の例では、ＢＬ＜０＞、ＢＬ＜３２＞、ＢＬ＜６４＞およびＢＬ＜９６＞に接続されたメモリセルは、全て低抵抗状態にセットされると仮定した。図１２の例では、ＢＬ＜０＞およびＢＬ＜３２＞に接続されたメモリセルは低抵抗状態にセットされるが、ＢＬ＜６４＞に接続されたメモリセルは低抵抗状態にセットされない。例えば、記憶される特定のファイルに対応するために、データを記憶するときに、一部のビットはデータ０のままとされる一方、他のビットがデータ１にプログラムされることがある。
【００７９】
列２に関連するメモリセルが低抵抗状態にセットされないため、時刻ｔ３ではＳＡＥＮは０に低下され、プログラムされるべきデータが存在しないことが報知される。列２に対する他の１５個のメモリセルのうちの１つまたは複数がセットされる必要がある可能性があるため、列アドレスＣＯＬ＜５：０＞は、列２を選択している状態が維持される。適切なＣＳＥＬ＜２＞が、論理１にトグルにより切り替えられる。しかしながら、ＳＡＥＮが論理０であるため、ＳＥＬＢ＜０＞およびＧＳＥＬＢ＜０＞が全てまたは部分的に放電されてもよい。このようにして、ＢＬ＜６４＞はＶＵＢに維持される。
【００８０】
時刻ｔ４において、列アドレスが列３に変化し、次のビットがプログラムされるべきであることを報知するために、ＳＡＥＮがその直後に上昇する。ＳＡＥＮが論理１に上昇することに応じて、ＣＳＥＬ＜３＞が論理１にトグルにより切り替えられ、それによりＢＬ＜９６＞がＧＳＥＬＢ＜０＞およびＳＥＬＢ＜０＞と通信する。結果として、ＢＬ＜９６＞がＶＷＲに充電される。列アドレスが変化すると、ＢＬ＜９６＞は、ローカルおよびグローバルデータ線ＧＳＥＬＢ＜０＞およびＳＥＬＢ＜０＞から最終的に切り離される。このプロセスは、最終の列がその適切なビット線を充電するまで続行される。例えば、時刻ｔ６は全ての列が動作した時を示している。セットされるメモリセルを有するビット線は、ＶＷＲに充電される。セットされないメモリセルに接続されたビット線は、ＶＵＢになる。時刻ｔ６において、選択ワード線がＶＷＲ−ＤＶであるため、充電されたビット線の何れも、メモリセルを介して放電することができない。時刻ｔ７において、選択ワードワインがＶｓｓに低下されることで、メモリセルを介してワード線へ放電可能となる状況が、ビット線にもたらされる。図１２に示されるように、時刻ｔ７の直後に、ビット線は放電される。図１２では同時にビット線が放電されるが、プロセスの変動（および他の変化）により、メモリセルはセット処理を異なる時点で完了するとしてもよい。しかしながら、時刻ｔ７は、各メモリセルに同時に放電経路が供給された時刻である。
【００８１】
図１２の上記の記述ではセット処理が行われる場合を述べたが、図１２のプロセスはリセット処理を行うために用いることも可能である。リセット処理を行う場合には、ＶＷＲはＶｒｅｓｅｔになる。
【００８２】
図１３は、第２の実施形態を示すフローチャートである。第２の実施形態は、プログラミングの容量放電法を使用する。また第２の実施形態は、１つのブロック内の全て又はそれ以下の列にわたってデータを読み出すステップ、その後にマルチプレクサに対して選択信号Ｓを切り替えるステップ、および、同じブロック内の全て又はそれ以下の列にわたってデータを再度読み出すステップ（この回は、他のローカルデータ線ＳＥＬＢを示す）。この場合、ＤＳＧ＿ＭＯＤＥは０に設定され、ＣＥＬＮ＜Ｚ＞は選択された列に対して０に設定される。第２の実施形態では、同時にプログラムされるメモリセルの数は、（列の数）×（センスアンプの数）×（ローカル−グローバルデータ線マルチプレクサの入力の数）である。
【００８３】
図１３のステップ４０２−４２４は、図１０のステップと同一である。ステップ４２４で列の全てが読み出されたと判断されると、その後、プログラムするさらなるデータが存在するか否かが判断される（ステップ４５０）。データが存在しない場合、プロセスは完了する。プログラムするさらなるデータが存在する場合には、ステップ４５２において、ローカルデータ線ＳＥＬＢの他の集合が選択されるように、マルチプレクサ選択信号Ｓがトグルにより切り替えられる。例えば、偶数ＳＥＬＢ線が丁度読み出された場合、Ｓは奇数ＳＥＬＢ線を選択するようにトグルにより切り替えられる。ローカルデータ線の他の配置もまた使用可能である。信号Ｓがトグルにより切り替えられた後、データ線が再度充電されてステップ４１８−４５０が繰り返されるように、プロセスはステップ４５４まで続く。図１０と異なり、マルチプレクサ選択回路が切り替えられる前にビット線が放電されないため、図１０で述べた実施形態に比して、より多くのビットを並列にプログラムすることができることに留意されたい。ステップ４１８−４５４は、図１１または１２のタイミング図に基づいて実施可能であることに留意されたい。図１２の場合、全てのデータがビット線上でプレチャージされるまで（例えば、ステップ４５４の後）、ステップ４１４は延期される。
【００８４】
以上のように、第２の実施形態では、ローカルデータ線の第１の集合（例：偶数番号が振られたＳＥＬＢ）に接続可能なメモリセルに対するプログラミングの完了を待つことなく、ローカルデータ線の第２の集合（例：奇数番号が振られたＳＥＬＢ）に接続可能なメモリセルに対するプログラミングプロセスが開始される。
【００８５】
第３の実施形態は、列を切り替えることなく、マルチプレクサに接続された両ローカルデータ線のデータを用意するステップを備える。列アドレスは特定のアドレスに固定され、ＤＳＧ＿ＭＯＤＥは０にセットされる。非選択ビット線に対して、ＣＥＬＮ＜Ｚ＞（またはＣＥＬＮ＿ｏｄｄ＜Ｚ＞またはＣＥＬＮ＿ｅｖｅｎ＜Ｚ＞）は１にセットされる。選択ビット線に対して、ＣＥＬＮ＜Ｚ＞（またはＣＥＬＮ＿ｏｄｄ＜Ｚ＞またはＣＥＬＮ＿ｅｖｅｎ＜Ｚ＞）は０にセットされる。一方のローカルデータ線に対するデータが読み出され、マルチプレクサ選択信号Ｓがトグルにより切り替えられ、他方のローカルデータ線に対するデータが読み出される。両ローカルデータ線に対してデータが読み出された後、システムは、ローカルデータ線の両方に対するプログラミングの完了を待機する。ローカルデータ線の両方に対するプログラミングが完了した後、列アドレスが変更される。この実施形態では、同時にプログラムされるメモリセルの数は、（センスアンプの数）×（ローカル−グローバルデータ線マルチプレクサの入力の数）が含まれる。
【００８６】
図１４は、第３の実施形態を示すフローチャートである。ステップ４０２−４１４は、図１０のステップと同一である。ステップ５０２では、列アドレス（ＣＯＬ＜５：０＞）が設定される。同じステップの間、ブロックの対象とされた列は、ＣＳＥＬ＜６３：０＞の適切なビットをアサートする（アクティブな状態にする）ことで、使用可能とされる。従って、その列に対するビット線は、（図８、８Ａまたは８Ｂの回路を介して）ローカルデータ線に接続される。ステップ５０４では、マルチプレクサ選択信号Ｓを適切な値に設定することによって、マルチプレクサＭＵＸ（図７および９参照）は、適切なローカルデータ線ＳＥＬＢを選択するように設定されている。ステップ５０６では、グローバルデータ線に電圧を印加することで、センスアンプはグローバルデータ線を充電する。この場合、信号ＭＵＸ＿ＥＮは０に維持され、グローバルデータ線はローカルデータ線に接続されないため、グローバルデータ線の充電はデータに依存する。すなわち、そのデータ線に接続されるメモリセルがプログラムされる場合にのみ、システムはデータ線を充電する。メモリセルがプログラムされない場合、ステップ５０６において、関連するデータ線は充電されない。ステップ５０８では、信号ＭＵＸ＿ＥＮをアサートすることでマルチプレクサが使用可能とされる。その結果、グローバルデータ線ＧＳＥＬＢが、ローカルデータ線ＳＥＬＢおよびビット線に接続される。従って、グローバルデータ線の電荷がビット線と共有され、ビット線が充電されるように、その列に対するビット線が、（図８、８Ａ、または８Ｂおよび９の回路を介して）ローカルおよびグローバルデータ線に接続される。ステップ５１０では、電荷共有が完了した後に、ビット線およびローカルデータ線がフローティングするように、信号ＭＵＸ＿ＥＮをネゲートすることで、ビット線およびローカルデータ線がグローバルデータ線から切り離される。ビット線およびローカルデータ線をグローバルデータ線から切り離す行為は、ビット線が充電されている間に、ビット線に接続されたメモリセルに対するプログラミング動作の完了を待つことなく、行われる。一部の実施形態では、プログラミング動作が完了したか否かの判断を確認しない。それどころか、ビット線が切断され、システムは、メモリセルのプログラミング動作の完了を待つことなく追加のプログラミング動作を開始する。
【００８７】
図１４のステップ５１２では、グローバルデータ線に接続されるローカルデータ線の選択は、マルチプレクサ選択信号Ｓを切り替えることによって変更される。ステップ５１４では、グローバルデータ線に電圧を印加することで、センスアンプはグローバルデータ線を充電する。ステップ５１６では、ＭＵＸ＿ＥＮ信号をアサートすることで、電荷共有が可能とされる。従って、データ線の電荷がビット線と共有され、ビット線が充電されるように、その列に対するビット線およびローカルデータ線が、（図８、８Ａ、または８Ｂおよび９の回路を介して）グローバルデータ線に接続される。ステップ５１８では、ビット線がフローティングするように、充電されたビット線およびローカルデータ線はグローバルデータ線から切り離される。このように、同一のマルチプレクサのための多数のローカルデータ線に接続されたメモリセルは、メモリセルの各々のプログラミング処理が重複するためにプログラミングが同時に開始および終了する場合であっても、同時にプログラミングすることができる。ステップ５２０では、システムはプログラミング動作の完了を待機する。すなわち、奇数ローカルデータ線（ＳＥＬＢ）に接続された１６個までのメモリセルと、偶数ローカルデータ線（ＳＥＬＢ）に接続された１６個までのメモリセルが、同時にプログラムされる。システムは、プログラミングが完了したかどうかをテストすることができる。または、システムは、プログラミングを完了するために十分な時間よりも長いことがシステム自身にとって自明な所定の期間、待機することができる。一部の実施形態では、全てのローカルデータ線を放電するために（ステップ５２１）、ＤＳＧ＿ＭＯＤＥにパルスをかけて１とすることができる。
【００８８】
プログラムする列がそれ以上存在しない場合には（ステップ５２２）、図１４のプロセスが完了する。プログラムする列がさらに存在する場合には（ステップ５２２）、ステップ５０２においてプロセスは続行し、新しい列アドレスが設定され、新しい列アドレスに対してステップ５０６−５２１が反復される。ステップ５０６−５２１は、プログラムされる列の各々に対して繰り返される。この実施形態では、マルチプレクサに接続された両方のローカルデータ線に対するメモリセルが、同時にプログラムされうる。しかしながら、異なる列の中のメモリセルが同時にプログラムされないように、システムは、列毎の処理の間に待機する。
【００８９】
図１５は、図１４のプロセスの一部を説明するタイミング図である。図１５は、ＤＳＧ＿ＭＯＤＥ、ＳＡＥＮ、ＭＵＸ＿ＥＮ、Ｓ、ＣＳＥＬ＜６３：０＞、ＣＯＬ＜５：０＞、ＧＳＥＬＢ＜０＞、ＳＥＬＢ＜０＞、ＳＥＬＢ＜１＞、ＢＬ＜０＞、ＢＬ＜１＞、および（選択された）ＷＬを示している。ＢＬ＜０＞およびＢＬ＜１＞は同一の列内に存在する。ＢＬ＜０＞はＳＥＬＢ＜０＞に接続可能である。ＢＬ＜１＞はＳＥＬＢ＜１＞に接続可能である。ＧＳＥＬＢ＜０＞、ＳＥＬＢ＜０＞、ＳＥＬＢ＜１＞、ＢＬ＜０＞、およびＢＬ＜１＞は、ＶＵＢから開始する。ＳＡＥＮ、ＤＳＧ＿ＭＯＤＥ、ＭＵＸ＿ＥＮ、Ｓ、ＣＳＥＬ＜６３：０＞、およびＷＬは、ＶＳＳから開始する。時刻Ｔ１において、ＳＡＥＮはパルスによってハイとなり、センスアンプはＧＳＥＬＢ＜０＞を充電する。加えて、列０に対するコラムアドレスがＣＯＬ＜５：０＞上で駆動される。時刻Ｔ１は、図１４のステップ５０２、５０４および５０６に対応する。時刻Ｔ２において、図１４のステップ５０８に対応して、ＭＵＸ＿ＥＮが０から１に変更される。その結果、線ＢＬ＜０＞およびＳＥＬＢ＜０＞は、ＧＳＥＬＢ＜０＞から電荷を受け取る。このようにして、センスアンプ、ＧＳＥＬＢ＜０＞の全ては、ＳＥＬＢ＜０＞およびＢＬ＜０＞のための電荷の供給源として機能する。時刻Ｔ３において、ＭＵＸ＿ＥＮがネゲートされることで、ビット線ＢＬ＜０＞およびＳＥＬＢ＜０＞がＧＳＥＢＬ＜０＞から切り離される（図１４のステップ５１０を参照）。時刻Ｔ４において、図１４のステップ５１２に対応して、ＧＳＥＬＢ＜０＞への接続のためにＳＥＬＢ＜１＞を選択するために、（ＳＡＥＮの第２のパルスの立ち上がりエッジに応じて、）マルチプレクサ選択信号Ｓがローにセットされる。加えて、ステップ５１４に対応して、センスアンプがＧＳＥＬＢ＜０＞を充電する。時刻Ｔ５において、図１４のステップ５１６に対応して、ＭＵＸ＿ＥＮがアサートされる。その結果、線ＢＬ＜１＞およびＳＥＬＢ＜１＞は、ＧＳＥＬＢ＜０＞から電荷を受け取る。時刻Ｔ６において、ＭＵＸ＿ＥＮがネゲートされることで、ビット線ＢＬ＜１＞およびＳＥＬＢ＜１＞がＧＳＥＬＢ＜０＞から切り離される（図１４のステップ５１８参照）。Ｔ６とＴ７の間で、図１４のステップ５２０に対応して、システムは、ＢＬ＜０＞およびＢＬ＜１＞に接続されたメモリセルのプログラミングの完了（ｐｏｐ）を待機する。時刻Ｔ７において、図１４のステップ５２１に対応して、新たな選択列に接続される前に、ＳＥＬＢ＜０＞およびＳＥＬＢ＜１＞から残存する電荷を取り除くために、ＤＳＧ＿ＭＯＤＥがパルスによりハイにされる。これにより、時刻Ｔ８で開始する次の列に対して、プロセスが繰り返される。図１５は、セット処理が完了（ＰＯＰ）したＢＬ＜０＞およびＢＬ＜１＞に接続されたメモリセルを表していることに留意されたい。しかしながら、セット処理の完了の正確なタイミングは変化しうる。
【００９０】
１つのメモリセルのプログラミングを完了させるためにかかる期間は、異なりうることに留意されたい。図１５は、ＢＬ＜０＞上のメモリセルよりも少ない時間でプログラミングされる、ＢＬ＜１＞上のメモリセルを示している。しかしながら、ＢＬ＜１＞上のメモリセルよりも少ない時間で、ＢＬ＜０＞上のメモリセルをプログラムすることも可能である。
【００９１】
（プログラミングがある時点で同時に行われるが、）メモリセルの各々がそのプログラミングを各自の期間で完了することができるように、図１５のタイミング図は、ＶＳＳの選択ワード線を示している。例えば、ＢＬ＜０＞およびＢＬ＜１＞に接続されたメモリセルは、Ｔ５とＴ６の間では同時にプログラミングされるが、ＢＬ＜０＞上のメモリセルは、ＢＬ＜１＞に接続されたメモリセルよりも前にプログラミングを開始し、かつ、ＢＬ＜１＞に接続されたメモリセルよりも後にプログラミングを完了している。別の方法では、メモリセルのグループを同時にプログラムする時間まで選択ワード線を高電圧に保持するために、図１２の技術を用いて、プログラミングの完了を同期する。
【００９２】
図１４に戻り、システムは、各列に対するプログラム処理の間、待機する。第４の実施形態では、システムは、各列に対するプログラム処理の間、待機しないとすることができる。それどころか、１つの列に対するプログラミング動作が開始した後、システムは列アドレスを変更し、待機することなく次の列に対するプログラミング動作を開始することができる。従って、図１４のステップ５２０を飛ばすことができ、列の動作の間に非選択ビット線が放電されないとすることができる。これにより、図１３で述べた多数の列が同時にプログラムされるという手法と類似する手法を、取り入れることができる。
【００９３】
様々な実施形態に共通する１つの特徴は、同時にプログラムされるメモリセルの数が、センスアンプの数よりも多いことである。このような手法は、性能を向上させる。
【００９４】
上述の連続的なプログラミング技術は、多くの異なるアーキテクチャで用いることができ、本明細書で開示したアーキテクチャに限定されない。例えば、上述した連続的なプログラミング技術は、２００９年３月２５日出願、Tianhong Yan、Luca Fasoliによる、「Memory System With Sectional Data Lines,」と題した米国特許出願第１２／４１０，６４８号で述べられたアーキテクチャ、および、本願と同日に出願された、代理人整理番号ＳＡＮＤ−０１４０７ＵＳ１、Tianhong YanおよびLuca Fasoliによる、「Memory System With Data Line Switching Scheme,」と題した米国特許出願で述べられたアーキテクチャに用いることができる。これらの特許出願の両方は、その全体を参照することにより本明細書に組み込まれる。
【００９５】
上述の技術を含む一実施形態は、不揮発性記憶素子の第１の集合を選択するステップと、不揮発性記憶素子の前記第１の集合に対してプログラム処理を開始するステップと、不揮発性記憶素子の前記第１の集合に対して前記プログラム処理を開始するステップの後において、不揮発性記憶素子の前記第１の集合に対する前記プログラム処理の完了を待つことなく、不揮発性記憶素子の前記第１の集合を非選択にするとともに不揮発性記憶素子の第２の集合を選択するステップと、不揮発性記憶素子の前記第１の集合に対する前記プログラム処理の完了を待つことなく、不揮発性記憶素子の前記第２の集合に対して前記プログラム処理を開始するステップと、を備える。一例としては、不揮発性記憶素子の前記第１の集合を非選択にする前記ステップ、不揮発性記憶素子の前記第２の集合を選択する前記ステップ、および不揮発性記憶素子の前記第２の集合に対して前記プログラム処理を開始するステップは、不揮発性記憶素子の前記第１の集合に前記状態変化が起きたか否かを確認するステップを行うことなく実行される。
【００９６】
一実施形態は、不揮発性記憶素子の第１の集合および不揮発性記憶素子の第２の集合、信号駆動回路、および選択回路を含んでいる、複数の不揮発性記憶素子を備えている。選択回路は、不揮発性記憶素子の第１の集合を信号駆動回路の集合へ、または、不揮発性記憶素子の第２の集合を信号駆動回路の集合へ、選択的に接続する。選択回路が不揮発性記憶素子の第１の集合を信号駆動回路の集合へ接続している間に、信号駆動回路は、不揮発性記憶素子の第１の集合に対するプログラム処理を開始する。不揮発性記憶素子の第１の集合に対してプログラム処理を開始するステップの後において、不揮発性記憶素子の第１の集合に対するプログラム処理の完了を待つことなく、選択回路は、不揮発性記憶素子の第１の集合を信号駆動回路の集合から切断し、不揮発性記憶素子の第２の集合を信号駆動回路の集合へ接続する。選択回路が不揮発性記憶素子の第２の集合を信号駆動回路の集合に接続している間に、不揮発性記憶素子の第１の集合に対するプログラム処理の完了を待つことなく、信号駆動回路の集合は、不揮発性記憶素子の第２の集合に対するプログラム処理を開始する。
【００９７】
一実施形態は、第１の不揮発性記憶素子と、前記第１の不揮発性記憶素子に接続された第１の制御線と、第２の不揮発性記憶素子と、前記第２の不揮発性記憶素子に接続された第２の制御線と、データ線と、前記データ線と通信するとともに前記データ線を充電する信号駆動回路と、前記第１の制御線、前記第２の制御線、および前記データ線と接続された選択回路と、を備える。前記データ線は、前記選択回路が前記データ線を前記第１の制御線に接続している間に、電荷を前記第１の制御線へ移動させる。前記選択回路は、前記第１の制御線が前記データ線から充電されている間に前記データ線を前記第１の制御線から切断し、前記選択回路は、前記データ線を前記第２の制御線に接続する。前記データ線は、前記選択回路が前記データ線を前記第２の制御線に接続している間に、電荷を前記第２の制御線へ移動させる。
【００９８】
一実施形態は、電荷源を第１の不揮発性記憶素子に接続された第１の制御線に接続するステップと、電荷源が第１の制御線に接続されている間に、電荷源に基づいて第１の制御線を充電するステップと、第１の制御線が電荷源から依然充電されている間に、電荷源を第１の制御線から切断するステップと、電荷源を第２の不揮発性記憶素子に接続された第２の制御線に接続するステップと、電荷源が第２の制御線に接続されている間に、電荷源に基づいて第２の制御線を充電するステップと、電荷源を第２の制御線から切断するステップと、を備える。
【００９９】
一実施形態は、不揮発性記憶素子の前記第１の集合を第１の所定状態から第２の所定状態へ変化させるために十分でない第１の期間、信号ドライバの第１の集合から、不揮発性記憶素子の前記第１の集合に接続された制御線の第１の集合へ、第１の電荷を印加するステップを備える。また、（前記第１の期間の後、）不揮発性記憶素子の前記第１の集合を前記第１の所定状態から前記第２の所定状態へ変化させるために、制御線の前記第１の集合が不揮発性記憶素子の前記第１の集合を介して前記第１の電荷を放電することを許可するステップを備える。また、不揮発性記憶素子の前記第２の集合を前記第１の所定状態から前記第２の所定状態へ変化させるために十分でない第２の期間、信号ドライバの前記第１の集合から、不揮発性記憶素子の前記第２の集合に接続された制御線の第２の集合へ、第２の電荷を印加するステップを備える。また、（前記第２の期間の後、）不揮発性記憶素子の前記第２の集合を前記第１の所定状態から前記第２の所定状態へ変化させるために、制御線の前記第２の集合が不揮発性記憶素子の前記第２の集合を介して前記第２の電荷を放電することを許可するステップを備える。前記第２の電荷を制御線の前記第２の集合に印加するステップは、制御線の前記第１の集合の少なくとも一部が、前記第１の電荷を有している間に開始される。
【０１００】
一実施形態は、複数の不揮発性記憶素子と、不揮発性記憶素子と通信する制御線と、ローカルデータ線と、グローバルデータ線と、複数の第１の選択回路と、複数の第２の選択回路と、グローバルデータ線と通信する制御回路と、を備える。第１の選択回路は、制御線の部分集合をローカルデータ線に選択的に接続する。第１の選択回路の各々は、第１のスイッチと第２のスイッチを備える。第１のスイッチは、制御線の各々をローカルデータ線の各々へ選択的に接続する。第２のスイッチは、制御線の各々を非選択制御線信号の各々へ選択的に接続する。第２のスイッチは、第１のスイッチから独立して制御される。第２の選択回路は、ローカルデータ線の部分集合をグローバルデータ線に選択的に電気的に接続する。
【０１０１】
一実施形態は、複数の不揮発性記憶素子と、不揮発性記憶素子に接続された信号線の集合と、センスアンプの集合と、制御線の部分集合をセンスアンプと選択的に通信させる複数の選択回路と、選択回路およびセンスアンプと通信する制御回路と、を備える。制御回路は、センスアンプの集合に応じて、不揮発性記憶素子の部分集合に同時にプログラミングが行われるように、選択回路およびセンスアンプと通信する。センスアンプの集合に応じて同時にプログラミングが行われる不揮発性記憶素子の部分集合内の不揮発性記憶素子の数は、センスアンプの集合内のセンスアンプの数よりも多い。
【０１０２】
一実施形態は、前記不揮発性記憶素子の第１の集合を選択する手段と、不揮発性記憶素子の前記第１の集合に対してプログラム処理を開始する手段と、不揮発性記憶素子の前記第１の集合に対して前記プログラム処理を開始するステップの後において、不揮発性記憶素子の前記第１の集合に対する前記プログラム処理の完了を待つことなく、不揮発性記憶素子の前記第１の集合を非選択にするとともに不揮発性記憶素子の第２の集合を選択する手段と、不揮発性記憶素子の前記第１の集合に対する前記プログラム処理の完了を待つことなく、不揮発性記憶素子の前記第２の集合に対して前記プログラム処理を開始する手段と、を備える。
【０１０３】
本発明の前記の詳細な説明は図解及び説明のために提示されたものである。本発明は、網羅的となる、あるいは本発明を開示されている正確な形式に制限することを意図していない。前記教示を鑑みて多くの変型及び変更が可能である。説明された実施形態は、本発明及びその実際的な応用を最もよく説明し、それにより当業者が多様な実施形態において、及び意図されている特定の使用に適するように多様な変型を用いて本発明を最もよく活用できるようにするために選択された。本発明の範囲がここに添付される請求項により定められることが意図される。
【図１】
0005384653.tif 000002
【図２】
0005384653.tif 000003
【図３】
0005384653.tif 000004
【図４Ａ】
0005384653.tif 000005
【図４Ｂ】
0005384653.tif 000006
【図５】
0005384653.tif 000007
【図６】
0005384653.tif 000008
【図６Ａ】
0005384653.tif 000009
【図７】
0005384653.tif 000010
【図８】
0005384653.tif 000011
【図８Ａ】
0005384653.tif 000012
【図８Ｂ】
0005384653.tif 000013
【図９】
0005384653.tif 000014
【図１０】
0005384653.tif 000015
【図１１】
0005384653.tif 000016
【図１２】
0005384653.tif 000017
【図１３】
0005384653.tif 000018
【図１４】
0005384653.tif 000019
【図１５】
0005384653.tif 000020