(57)【特許請求の範囲】
【請求項１】
マトリクス状に配置された画素毎に電流駆動型の発光素子を備え、この発光素子の電流を、データ電圧をゲートに受けて動作する駆動ＴＦＴで制御して表示を行うアクティブマトリクス型の表示装置において、
各画素に供給する電源電圧のうち、第１の電源電圧を前記駆動ＴＦＴがデータ電圧に応じて電流を流す電圧、第２の電源電圧をデータ電圧の変化範囲を超えた電圧であって前記駆動ＴＦＴに逆バイアスを掛ける電圧に設定し、各画素に２種類の電源電圧を切り替えて供給し、
各画素は、
前記駆動ＴＦＴのゲート−ソースに接続された保持容量と、
前記保持容量にデータ電圧を供給する選択ＴＦＴと、
を含むとともに、
水平方向に配置され、水平方向の各画素の前記選択ＴＦＴをオンオフするゲートラインと、
を有し、前記第２の電源電圧を選択しながら前記選択ＴＦＴをオンする期間を設け、
前記駆動ＴＦＴの動作が非飽和領域での動作となるような第３の電源電圧をさらに備え、この第３の電源電圧を選択しながら前記選択ＴＦＴをオンし画像データ電圧の書き込みを行い、かつ前記第３の電源電圧を前記第１の電源電圧より十分低くする
ことを特徴とする表示装置。
【請求項２】
請求項１に記載の表示装置において、
前記第２の電源電圧を選択しながら選択ＴＦＴをオンするタイミングは、各画素へ画像データ電圧を書き込むタイミングの一定期間手前であることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
マトリクス状に配置された画素毎に電流駆動型の発光素子を備え、この発光素子の電流を、データ電圧をゲートに受けて動作する駆動ＴＦＴで制御して表示を行うアクティブマトリクス型の表示装置に関する。
【背景技術】
【０００２】
図１に基本的なアクティブ型の有機ＥＬ表示装置における１画素分の回路（画素回路）の構成を示す。水平方向に伸びるゲートライン（Ｇａｔｅ）をハイレベルにして、選択ＴＦＴ１をオンし、その状態で垂直方向に伸びるデータライン（Ｄａｔａ）に表示輝度に応じた電圧を有する画像データ信号（データ電圧ともいう）を供給することで、画像データ信号が駆動ＴＦＴ２のゲート−ソース間に配置された保持容量Ｃに蓄積される。これによって、ソースが電源ＰＶｄｄに接続された駆動ＴＦＴ（この例ではＰ型ＴＦＴ）２がデータ信号に応じた駆動電流をそのドレインに接続された有機ＥＬ素子３に供給する。従って、有機ＥＬ素子３がデータ信号に応じて発光する。
【０００３】
図２に表示パネルの構成の一例と入力信号を示す。図２において、画像データ信号、水平同期信号（ＨＤ）、画素クロック、その他の駆動信号がソースドライバに供給される。画像データ信号は画素クロックに同期してソースドライバ４に送られ、１水平ライン分の画素についての画像データ信号が取り込まれたところで内部のラッチ回路に保持され、一斉にＤ／Ａ変換して対応する列のデータライン（Ｄａｔａ）に供給される。また、水平同期信号（ＨＤ）、その他の駆動信号および垂直同期信号（ＶＤ）が、ゲートドライバ５に供給される。ゲートドライバ５は、各行に沿って水平方向に配置されたゲートライン（Ｇａｔｅ）を順次オンして、画像データ信号が対応する行の画素に供給されるように制御する。なお、マトリクス状に配置された各画素６には、図１の画素回路が設けられている。
【０００４】
このような構成によって、画像データ信号（データ電圧）が水平ライン単位で各画素に順次書き込まれ、書き込まれた画像データ信号に従った表示が各画素にて行われ、パネルとしての画面表示が行われる。
【０００５】
ここで、有機ＥＬ素子３の発光量と電流は、ほぼ比例関係にある。通常、駆動ＴＦＴ２のゲート−ＰＶｄｄ間には、画像の黒レベル付近でドレイン電流が流れ始めるような電圧（Ｖｔｈ）を与える。また、画像信号の振幅としては、白レベル付近で所定の輝度となるような振幅を与える。
【０００６】
図３は、駆動ＴＦＴの入力信号電圧（データラインＤａｔａの電圧）に対する有機ＥＬ素子に流れる電流ＣＶ電流（輝度に対応する）の関係を示している。そして、黒レベル電圧として、Ｖｂを与え、白レベル電圧として、Ｖｗを与えるように、データ信号を決定することで、有機ＥＬ素子における適切な階調制御を行うことができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−２５１４５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
アクティブマトリクス型有機ＥＬ表示装置では、駆動用ＴＦＴのヒステリシス特性により、表示パネルの一部に残像が生じるという問題がある。特に、グレーの背景に白のウインドウ等を表示しておき、全面グレーの画像に変化させた時などに顕著に確認できる。この場合、直前に白ウインドウを表示していた部分が他の部分よりも若干暗くなり、他の部分と同輝度になるまでに数秒から数十秒かかることがある。これは、ある画素の駆動ＴＦＴを同じデータ電圧で駆動しても、その前の数秒間に流した電流によって駆動電流値が変化してしまうという現象であり、駆動ＴＦＴに流れるキャリア（正孔）がゲート絶縁膜中にトラップされ、駆動用ＴＦＴのＶｔｈを変化させるためと考えられている。
【０００９】
そこで、画素回路にトランジスタを追加することなく、駆動ＴＦＴのヒステリシス特性による残像現象を緩和したいという要求がある。
【００１０】
また、駆動ＴＦＴのゲート−ソース間に逆バイアス電圧、すなわちソースに接続されたＰＶｄｄよりも高い電圧をゲートにかけることにより、このゲート絶縁膜中のキャリア（正孔）を取り除けることが知られている。また、逆バイアス電圧は高いほど、また長時間かけるほどその効果が大きい。
【課題を解決するための手段】
【００１１】
本発明は、マトリクス状に配置された画素毎に電流駆動型の発光素子を備え、この発光素子の電流を、データ電圧をゲートに受けて動作する駆動ＴＦＴで制御して表示を行うアクティブマトリクス型の表示装置において、各画素に供給する電源電圧のうち、第１の電源電圧を前記駆動ＴＦＴがデータ電圧に応じて電流を流す電圧、第２の電源電圧をデータ電圧の変化範囲を超えた電圧であって前記駆動ＴＦＴに逆バイアスを掛ける電圧に設定し、各画素に２種類の電源電圧を切り替えて供給し、各画素は、前記駆動ＴＦＴのゲート−ソースに接続された保持容量と、前記保持容量にデータ電圧を供給する選択ＴＦＴとを含むとともに、水平方向に配置され、水平方向の各画素の前記選択ＴＦＴをオンオフするゲートラインとを有し、前記第２の電源電圧を選択しながら前記選択ＴＦＴをオンする期間を設け、前記駆動ＴＦＴの動作が非飽和領域での動作となるような第３の電源電圧をさらに備え、この第３の電源電圧を選択しながら前記選択ＴＦＴをオンし画像データ電圧の書き込みを行い、かつ前記第３の電源電圧を前記第１の電源電圧より十分低くすることを特徴とする。
【発明の効果】
【００１７】
このように、本発明によれば、駆動ＴＦＴに対し逆バイアスをかける期間が設けられる。そこで、駆動ＴＦＴのヒステリシス特性による残像現象を緩和することが可能となる。
【図面の簡単な説明】
【００１８】
【図１】画素回路の構成を示す図である。
【図２】表示パネルの構成の一例と入力信号を示す図である。
【図３】駆動ＴＦＴの入力信号電圧に対する有機ＥＬ素子に流れる電流ＣＶ電流（の関係を示す図である。
【図４】水平ＰＶＤＤライン１本ごとに片側にスイッチを備えた場合の電源ライン（水平、垂直ＰＶＤＤライン）のレイアウトの例を示す図である。
【図５】両側にスイッチを備えた場合の電源ラインのレイアウトの例を示す図である。
【図６】水平ＰＶＤＤライン１本ごとに片側にスイッチＳＷを設けた場合のパネルの構成例を示す図である。
【図７】水平ＰＶＤＤラインの電圧の変化とゲートラインのタイミングを示す図である。
【図８】ｔ３〜ｔ４の期間における画面の点灯状態を示す図である。
【図９Ａ】ゲートライン及び水平ＰＶＤＤラインの電圧の変化タイミングを示す図である。
【図９Ｂ】ゲートライン及び水平ＰＶＤＤラインの電圧の変化タイミングを示す図である。
【図１０】パネルを全面点灯した場合の、電圧降下の様子を示す図である。
【図１１】図１０のように電源ラインを配置したパネルにおいて、グレーの背景に白のウインドウパターンを表示した様子を示す図である。
【図１２】水平ＰＶＤＤラインの１本ごとに両側にスイッチＳＷを設けた場合の、４行３列の画素について示した図である。
【図１３】図１２の場合の水平ＰＶＤＤラインの電圧の変化と各ゲートラインの電圧変化のタイミングを示す図である。
【図１４】ゲートラインＧａｔｅの電圧を所望期間のみローレベルとして選択ＴＦＴ１をオンする例を示す図である。
【図１５Ａ】（ＰＶｄｄ−ＣＶ）を１２Ｖとした場合の画素回路の動作点を示す図である。
【図１５Ｂ】図１５Ａの場合の電源及びデータ電圧の与え方の一例を示す図である。
【図１６】ＣＶに負電源（−７Ｖ）を使用した場合の電源及びデータ電圧の与え方の一例を示す図である。
【図１７Ａ】（ＰＶｄｄ−ＣＶ）を５Ｖとした時の動作点を表す図である。
【図１７Ｂ】図１７Ａの場合の電源及びデータ電圧の与え方の一例を示す図である。
【図１８】スイッチＳＷを４水平ラインごとに設けた場合の構成例を示す図である。
【図１９】図１８の場合の水平ＰＶＤＤラインの電圧の変化と各ゲートラインの電圧変化のタイミングを示す図である。
【図２０】図１９のｔ１〜ｔ２期間において、ＰＶＤＤｍ−４からＰＶＤＤｍ＋７に接続されるスイッチの状態を示す図である。
【図２１】ラインｍ−４からラインｍ＋７の水平ＰＶＤＤラインの電圧の変化とゲートラインのタイミングを示す図である。
【図２２】図１９のｔ３〜ｔ６の期間における画面の点灯状態を示す図である。
【図２３】水平ＰＶＤＤラインをグループ化する構成例を示す図である。
【図２４】図２３の構成例の駆動タイミングを示す図である。
【図２５】駆動ＴＦＴとしてＮチャンネル型を使用する画素回路の構成例を示す図である。
【図２６】図２５の画素回路を採用した場合の表示パネルの構成の一例と入力信号を示す図である。
【図２７】図２６のパネルのラインｍからラインｍ＋３のＶｓｓ電圧の変化とゲートラインのタイミングを示す図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施形態について、図面に基づいて説明する。
【００２０】
図４に水平ＰＶＤＤライン１本ごとに片側にスイッチを備えた場合の電源ライン（水平、垂直ＰＶＤＤライン）のレイアウトの例を示す。有機ＥＬパネル１０には、図２に示したように画素がマトリクス状に配置されている。そして、水平ＰＶＤＤライン１２が画素の１行に対し１本配置されている。そして、有機ＥＬパネル１０の片側には、電源ＰＶＤＤａに接続される垂直ＰＶＤＤライン１４ａと、電源ＰＶＤＤｂに接続される垂直ＰＶＤＤライン１４ｂの２本が配置され、各水平ＰＶＤＤライン１２は、スイッチＳＷを介し、２本の垂直ＰＶＤＤライン１４ａ，１４ｂのいずれかに切り替え接続されるようになっている。
【００２１】
また、図５には両側にスイッチを備えた場合の電源ラインのレイアウトの例を示す。垂直ＰＶＤＤライン１４ａ，１４ｂは、有機ＥＬパネル１０の両側にそれぞれ設けられており、各水平ＰＶＤＤライン１２は、その両端において、スイッチＳＷを介し垂直ＰＶＤＤライン１４ａ，１４ｂのいずれかに切り替え接続される。なお、１つの水平ＰＶＤＤライン１２の両側に設けられたスイッチＳＷは、同じ垂直ＰＶＤＤライン１４ａ，１４ｂに接続されるよう制御される。
【００２２】
ここで、ＰＶＤＤａは画素発光時に接続する電源であり、ＰＶＤＤｂは逆バイアス電圧をかける時に接続する電源である。垂直ＰＶＤＤライン１４ａには比較的大きな電流が流れるので、線幅を太くするなどして抵抗分による電圧降下をおさえる。一方、垂直ＰＶＤＤライン１４ｂにはほとんど電流が流れないので線幅は細くてよい。図５のように両側にスイッチを設けることにより、垂直ＰＶＤＤライン１４ａと電源との接続を行う、ＰＶＤＤａ端子から画素までの配線抵抗による電圧降下を減らすことができる。
【００２３】
図６は、図４に対応する、水平ＰＶＤＤライン１２の１本ごとに片側にスイッチＳＷを設けた場合のパネルの構成例で、４行３列（ｍ−１〜ｍ＋２行、ｎ〜ｎ＋２列）の画素６について示してある。このように、ＰＶＤＤライン選択回路１８が設けられ、このＰＶＤＤライン選択回路１８によってスイッチＳＷの切替が制御される。なお、水平ＰＶＤＤライン選択回路１８からスイッチＳＷを制御するラインをラインＣｔｌｍ−１〜Ｃｔｌｍ＋２としている。
【００２４】
また、図７に水平ＰＶＤＤライン１２の電圧の変化とゲートラインＧａｔｅのタイミングを示す。発光時及びデータ書き込み時は、そのラインの水平ＰＶＤＤライン１２に垂直ＰＶＤＤライン１４ａ（ＰＶＤＤａ）から電源が供給されるよう、スイッチＳＷがａ側に倒れている。一方、ライン（Ｌｉｎｅ）ｍに注目すれば、ｔ１〜ｔ３の期間は垂直ＰＶＤＤライン１４ｂ（ＰＶＤＤｂ）から電源が供給される様にＳＷが制御される。この間、選択ＴＦＴはオンするようにゲートラインＧａｔｅはハイレベルとする。これにより、駆動ＴＦＴには別の水平ラインの画素を書き込むためのデータ電圧がかかることになるが、ＰＶＤＤｂを書き込み電圧の最小電圧、すなわちソースドライバ４の最低出力電圧よりも低く設定しておくことにより、駆動ＴＦＴには必ず逆バイアス電圧がかかり、画素は消灯する。データ電圧の書き込みは、ｔ３〜ｔ４の、Ｇａｔｅｍがハイレベルで、かつＰＶＤＤｍの電圧がＰＶＤＤａのときに行われ、ｔ４以降次のフレームで再びＧａｔｅｍがハイレベルとなるまで発光が持続する。
【００２５】
図８にｔ３〜ｔ４の期間における画面の点灯状態を示す。ｔ１〜ｔ３の期間は長いほど、ＴＦＴの特性を元に戻す効果が大きいが、画素の消灯期間が長くなるため平均輝度が下がり、また、画面のちらつきが目立ちやすくなる。したがって、逆バイアスをかける時間はＴＦＴの特性、表示装置の用途や仕様などによって最適化する必要がある。
【００２６】
ゲートラインＧａｔｅ及び水平ＰＶＤＤライン１２の電圧の変化のタイミングは図９Ａまたは図９Ｂのようにしてもよい。ここで、ラインｍに注目すれば、ｔ１〜ｔ２のタイミングで保持容量のゲート側端子にソース側端子よりも高い電圧が書き込まれるので、ゲートラインが再びハイレベルとなるまで、すなわちｔ１〜ｔ３の期間はラインｍの画素には逆バイアス電圧がかかり消灯する。図９Ａでは、ｔ１〜ｔ３の期間は水平ＰＶＤＤライン１２の電圧がＰＶＤＤｂに維持されるが、図９Ｂでは、ｔ１〜ｔ２の期間のみ水平ＰＶＤＤライン１２の電圧がＰＶＤＤｂに維持され、ｔ２から水平ＰＶＤＤライン１２の電圧がＰＶＤＤａに戻る。
【００２７】
「その他の例」
１）図１の画素回路には配線に伴う抵抗分が描かれていないが、水平ＰＶＤＤライン１２には複数の画素が接続されているので、抵抗分があると他の画素の電流の大小により有機ＥＬ素子を駆動する駆動ＴＦＴのソースの電圧が変化してしまう。すなわち、水平ＰＶＤＤライン１２、垂直ＰＶＤＤライン１４に接続された画素の電流が多いほど、電圧降下が大きくなる。図１０は、画素に並行して水平方向に水平ＰＶＤＤラインを設けたパネルを全面点灯した場合の、電圧降下の様子を示した図である。このように、有機ＥＬパネル１０の両側に設けた２本の垂直ＰＶＤＤライン１４ａの上下両端から電源電圧ＰＶＤＤａを供給し、２本の垂直ＰＶＤＤライン１４ａの間に各行毎の水平ＰＶＤＤライン１２が接続されると、垂直方向においても、水平方向においても中央部分の電圧が下がることになる。なお、この電圧降下についての説明においては、垂直ＰＶＤＤラインが２種類あることとは無関係であるため、図１０は垂直ＰＶＤＤラインを１本のみ記載し、これに水平ＰＶＤＤライン１２が接続されるように記載している。実際に画素に発光のための電流を供給するのは垂直ＰＶＤＤライン１４ａであり、スイッチにより垂直ＰＶＤＤライン１４ａが選択されている状態を示していると考えてもよい。
【００２８】
そして、選択ＴＦＴ１がオンとなり、保持容量ＣにＤａｔａ電圧を書き込んでいる最中にソース電圧の低下が起こると、Ｖｇｓの絶対値が下がるので、画素電流が減少し発光輝度が下がる。例えば、図１０のように電源ラインを配置したパネルにおいて、グレーの背景に白のウインドウパターンを表示した場合は、図１１に示すようにウインドウの左右（ｂ，ｃ部）がウインドウに近いほど他の背景部分（ｄ，ｅ部）よりも暗くなり、他の部分との境目が目につきやすい。
【００２９】
従って、画素の開口率を損なわない範囲で電源（ＰＶｄｄ）電圧を供給するライン（垂直、水平ＰＶＤＤライン）の幅を広くしたり、縦横のメッシュ状にレイアウトするなどしてＰＶＤＤラインの抵抗を減らす設計がなされる。しかしながら、本実施形態においては、画素が配置される領域では、水平ＰＶＤＤラインを水平走査方向にのみレイアウトする必要があり、また、挿入されたスイッチＳＷのオン抵抗などによる電圧降下も生じる。大型でＰＶＤＤラインが長く画素電流も多いパネルでは、それらの抵抗による電圧降下が原因の輝度の不均一性が無視できなくなる。この問題を解決するため、次の実施例のように構成することも好適である。これにより、本実施形態の効果に加えて、ＰＶＤＤラインの抵抗分によって発生する輝度の不均一性も改善できる。
【００３０】
図１２は、水平ＰＶＤＤライン１２の１本ごとに両側にスイッチＳＷを設けた場合の、４行３列の画素について示した図である。左側のスイッチＳＷＬはこれまで述べてきた駆動ＴＦＴに逆バイアスをかけて残像を緩和するためのものである。右側のスイッチＳＷＲはＰＶＤＤラインの抵抗による輝度の不均一性を低減するためのものである。図１３にライン（Ｌｉｎｅ）ｍ−１〜ライン（Ｌｉｎｅ）ｍ＋２のＰＶｄｄ電圧の変化とゲートラインの電圧についてのタイミングを示す。
【００３１】
ラインｍに注目すると、図１３において、ｔ１以前及びｔ４以降の画素の発光時は、水平ＰＶＤＤライン１２にＰＶＤＤａから電源が供給されるよう、スイッチＳＷＬｍ、ＳＷＲｍともにａ側に倒れている。ｔ１の時点で、このラインの画素の駆動ＴＦＴに逆バイアスをかけるため、ＳＷＬｍはｂ側に倒れ、ＳＷＲｍはオープンとなる。このとき、ラインｍのゲートラインはハイレベルとなり、選択ＴＦＴ１はオンとなる。ｔ３〜ｔ４期間では、ラインｍの画素の保持容量にデータが書き込まれるが、ラインｍの水平ＰＶＤＤライン１２ｍの電圧がＰＶＤＤｂのままではデータが書き込めないので、ＳＷＬｍがオープンになると同時にＳＷＲｍがｃ側に倒れ、ＰＶＤＤｃが水平ＰＶＤＤライン１２ｍに供給される。ここで、ＰＶＤＤｃはソースドライバ４から供給されるデータ電圧に対し、適切な画素電流が流れるように設定された電圧となっている。すなわち、この例においては、データ電圧に対し、十分高い電圧で、その電圧差をデータ電圧として保持容量Ｃに書き込める電圧となっている。図１２の各スイッチは、ｔ３〜ｔ４期間での状態を示している。
【００３２】
画像データは上から順に１ラインごとに書き込んでいくので、あるラインのゲートラインＧａｔｅがオンして書き込みが終わるまでの間、そのラインのＳＷＬはオープン、ＳＷＲはｃ側に倒れている。従って、垂直ＰＶＤＤライン１４ｃから流れる水平ＰＶＤＤライン１２ｍに流れ込む電流は最大でも１ライン分の画素の電流の合計なので、１画面分の画素電流の（１／水平ライン数）倍と非常に小さく、電源端子（ＰＶＤＤｃ端子）からスイッチまでの電圧降下が無視できる程度の抵抗分となるように垂直ＰＶＤＤラインを設計するのは容易である。すなわち、幅の細い垂直ＰＶＤＤライン１４ｃを用いても水平ＰＶＤＤライン１２ｍの電圧降下は無視できる。さらに、水平ＰＶＤＤライン１２ｍの抵抗による電圧降下も無視できれば画素には正確なデータ電圧を書き込むことができる。
【００３３】
このｍ番目の水平ラインの書き込みが終了するとスイッチＳＷＬ，ＳＷＲは切り替わり、ＳＷＬ、ＳＷＲともにＰＶＤＤａに接続される。これ以降は、選択ＴＦＴがオフしているため、画素の電源電圧（ＰＶｄｄ電圧）が変化しても保持容量の端子電圧すなわちＶｇｓは変化しないので、保持容量Ｃに正確なＤａｔａ電圧が書き込まれさえしていれば、多少ＰＶｄｄ電圧の変動があっても同じ画素電流が流れ、同じ輝度で発光させることができる。
【００３４】
なお、図１４のタイミングチャートは、ゲートラインＧａｔｅの電圧を所望期間のみローレベルとして選択ＴＦＴ１をオンする例を示している。すなわち、ライン（Ｌｉｎｅ）ｍにおいて、ｔ１〜ｔ２の期間のみ、選択ＴＦＴ１をオンし、ｔ２〜ｔ３の期間は選択ＴＦＴ１をオフしている。
【００３５】
ところで、一般に水平ＰＶＤＤライン１２は比較的高い抵抗をもつので、１水平ライン分の画素電流によりＰＶｄｄ電圧が低下する。画素データの書き込み時にＰＶｄｄの電圧降下があると、駆動ＴＦＴ２のゲート−ソース間の保持容量Ｃの両端には所望の電圧よりも低い電圧が書き込まれ、有機ＥＬ素子３に流れる電流が低下する。従って、データ電圧書き込み時にはその水平ラインの画素電流をできるだけ減らしておくことが好適である。
【００３６】
通常、ＰＶＤＤ（ＰＶＤＤａ）とＣＶ間の電圧（ＰＶｄｄ−ＣＶ）は駆動ＴＦＴ２と有機ＥＬ素子３の特性、及び入力データ電圧の最大振幅値（Ｖｐ−ｐ）などによって決定される。図１５Ａは、（ＰＶｄｄ−ＣＶ）を１２Ｖとした場合の画素回路の動作点を表している。駆動ＴＦＴにあるＶｇｓを与えた時のドレイン−ソース間電圧対ドレイン−ソース間電流特性（Ｖｄｓ−Ｉｄｓ特性）と有機ＥＬ素子のＶ−Ｉ特性の交点の電流が駆動ＴＦＴと有機ＥＬ素子に流れる。この例では、Ｖｇｓ＝４Ｖの時に白レベルに相当する最大電流が流れるものとしている。図１５Ｂはこの場合の電源及びＤａｔａ電圧の与え方の一例であるが、ソースドライバの出力電圧に高電圧が必要となる。これを回避するために、通常は図１６に示すようにＣＶに負電源（−７Ｖ）を使用する。この場合は、Ｄａｔａ電圧として１〜５Ｖを与えればよいので、ソースドライバＩＣを低電圧で駆動できる。
【００３７】
ＰＶＤＤとＣＶ間の電圧を低くすると、画素駆動用ＴＦＴが飽和領域から外れ、画素電流が減少する。図１７Ａは（ＰＶｄｄ−ＣＶ）を５Ｖとした時の動作点を表す。このように、書き込み時のＰＶＤＤ（例えばＰＶＤＤｃ）電圧、すなわちＰＶＤＤｃの電圧を通常時の電圧ＰＶＤＤａより十分低くしておくことにより、画素電流を低下させ、書き込み時のＰＶｄｄ電圧の降下を抑えることができる。また、こうすることにより図１７Ｂに示す様に、ＣＶに負電源を用いることなく、ソースドライバＩＣを低電圧化することができる。なお、データ書き込み時はそのラインの画素の輝度は低下しているが、書き込みが終了してＰＶｄｄ電圧がＰＶＤＤａになった時は所定の輝度となる。なお、この例では、ＰＶＤＤｂをデータ電圧の最小値である１Ｖ以下にすれば残像を緩和することができるが、より大きな効果を得るため、例えば−５Ｖなど、低めに設定するのがよい。
【００３８】
なお、ゲートラインのタイミングは最初の実施例と同様、図１４のようにすることも可能である。
【００３９】
２）図１８は、上述の１）で述べた実施例の変形であり、スイッチＳＷを４水平ＰＶＤＤライン１２ごとに設けた場合の構成例である。このように複数本の水平ＰＶＤＤライン１２をグループにしてそこに供給する電源ＰＶＤＤａ，ＰＶＤＤｂを切り替えることによりスイッチＳＷの数を減らし、不良率の低減が期待できる。この例では、ラインｍ〜ｍ＋３の４本の水平ＰＶＤＤライン１２ｍ〜１２ｍ＋３をグループとして、２つのスイッチＳＷＬ，ＳＷＲによりＰＶＤＤライン選択回路１８Ｌ，１８Ｒに接続している。
【００４０】
図１９に、各水平ＰＶＤＤライン１２ｍの電圧の変化と各ゲートラインＧａｔｅｍの電圧変化のタイミングを示す。この場合は、書き込もうとする水平ラインの属するグループ内の他の水平ラインの選択ＴＦＴ１はオフする必要があるので、１水平ＰＶＤＤライン１２ごとにスイッチＳＷを設けた場合のようにゲートラインＧａｔｅを書き込み期間まで連続的にハイレベルにすることはできない。そこで、グループ化されているラインｍ〜ｍ＋３のゲートラインは互いに異なるタイミングでハイレベルとされる。
【００４１】
図２０は、ｔ１〜ｔ２期間において、ＰＶＤＤｍ−４からＰＶＤＤｍ＋７に接続されるスイッチの状態を示している。また、図２１にはラインｍ−４からラインｍ＋７の水平ＰＶＤＤライン１２の電圧の変化とゲートラインのタイミングを、図２２にはｔ３〜ｔ６の期間における画面の点灯状態を示す。
【００４２】
このように、水平ＰＶＤＤライン１２の電圧はグループ（４ライン）毎に順次変更されるが、ゲートラインはそれぞれが同時にハイレベルになることなく順次ハイレベルとなる。
【００４３】
この場合も、ＰＶＤＤｃ電源から流れ込む電流は最大でも４ライン分の画素の電流の合計なので、１画面分の画素電流の（４／水平ライン数）倍と非常に小さい。なお、前述のように、ＰＶＤＤｃの電圧が画素電流を流すことができないほど十分低ければ、図１９のｔ３〜ｔ６の期間は消灯期間となる。すなわち、全てのラインは、ｔ１〜ｔ６と同じ時間だけ消灯する。
【００４４】
３）図６の例において水平ＰＶＤＤラインをグループ化することも可能であり、その構成例、駆動タイミングをそれぞれ図２３、図２４に示す。
【００４５】
ここで、ライン（Ｌｉｎｅ）ｍからライン（Ｌｉｎｅ）ｍ＋３のグループの各ラインの消灯時間について考える。図２４において、ライン（Ｌｉｎｅ）ｍはｔ１〜ｔ２の期間、ライン（Ｌｉｎｅ）ｍ＋１はｔ１〜ｔ３の期間、ライン（Ｌｉｎｅ）ｍ＋２はｔ１〜ｔ４の期間、ライン（Ｌｉｎｅ）ｍ＋３はｔ１〜ｔ５の期間消灯するので、グループ内で１ライン期間ずつ消灯期間にずれが生じる。ディスプレイの平均輝度は、全面点灯時の輝度に対し、（点灯期間／１フレーム期間）倍となるので各ラインの平均輝度に差が生じることになる。最も平均輝度の高いラインと最も平均輝度の低いラインとの輝度差は、パネルの全水平ライン数に対するグループのライン数の比が小さいほど大きくなる。従って、この比率を、ラインごとの輝度差が検知できるような値とした場合は、パネルに入力するデータに演算を行い、パネルで生じるグループ内のラインごとの輝度差をキャンセルするなどの手段が必要になる。
【００４６】
４）以上の例では、駆動ＴＦＴにＰチャンネル型を用いた場合について述べた。しかし、図２５のような、駆動ＴＦＴ２としてＮチャンネル型を使用する画素回路の場合も、同様な構成で同様な効果を得ることができる。電源Ｖｄｄには、有機ＥＬ素子３のアノードが接続され、有機ＥＬ素子３のカソードがＮチャネルの駆動ＴＦＴ２のドレインに接続される。駆動ＴＦＴ２のソースは電源Ｖｓｓに接続されている。また、保持容量Ｃが駆動ＴＦＴ２のゲート−ソース間に接続され、データラインＤａｔａが選択ＴＦＴ１を介し駆動ＴＦＴ２のゲートに接続されている。
【００４７】
ここで、図２５において、Ｖｄｄが前記ＣＶに、Ｖｓｓが前記ＰＶｄｄに相当する。従って、駆動ＴＦＴ２のヒステリシス特性による残像現象を緩和するには、ソース電圧、すなわち水平ＶＳＳライン２０の電圧を、駆動ＴＦＴ２のゲート電圧よりも高くして、ゲート−ソース間に逆バイアスをかければよい。
【００４８】
電源Ｖｓｓの１ラインごとにスイッチを設けた場合の構成と、駆動タイミングの例をそれぞれ、図２６及び図２７に示す。図２６に示すように、水平ＶＳＳライン２０が各ラインに配置され、これがスイッチＳＷを介し垂直ＶＳＳライン２２ａ，２２ｂを介し、電源ＶＳＳａ，ＶＳＳｂに接続されている。ＶＳＳａが通常の電源電圧であり、ＶＳＳｂが逆バイアスをかけるための電圧である。
【００４９】
なお、図２５〜図２７の例についても、上述のＰチャネルの駆動ＴＦＴを用いた場合と同様の変形例が可能である。
【符号の説明】
【００５０】
１  選択ＴＦＴ、２  駆動ＴＦＴ、３  有機ＥＬ素子、４  ソースドライバ、５  ゲートドライバ、６  画素、１０  有機ＥＬパネル、１２  水平ＰＶＤＤライン、１４  垂直ＰＶＤＤライン、１８  ＰＶＤＤライン選択回路、２０  水平ＶＳＳライン、２２  垂直ＶＳＳライン、Ｃ  保持容量、Ｄａｔａ  データライン、Ｇａｔｅ  ゲートライン、ＳＷ  スイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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