(57)【特許請求の範囲】
【請求項１】
印加される電圧に応じて抵抗状態が変化する複数の記憶素子と、
前記記憶素子に接続されたビット線と、
前記記憶素子の抵抗状態を変化させることによって情報の書き込みまたは消去を行う抵抗変化動作と、前記記憶素子から情報を読み出す読み出し動作とを行う駆動部と
を備え、
前記駆動部は、
前記読み出し動作の際の読み出し信号を出力する増幅器と、
定電流負荷と、
前記ビット線を駆動するための書き込みドライバと、
前記記憶素子に対して、前記抵抗変化動作と、情報の書き込みまたは消去が正常に行われたか否かを確認するための前記読み出し動作を前記抵抗変化動作に続けて行うダイレクトベリファイ動作と、を実行する制御部と
を有し、
前記制御部は、
前記ダイレクトベリファイ動作を行う期間では、前記定電流負荷が前記増幅器の負荷として機能すると共に、前記記憶素子に流れる電流と前記定電流負荷の電流とに基づいて前記読み出し信号が出力されるように制御し、
前記抵抗変化動作を行う期間および前記ダイレクトベリファイ動作を行う期間においてそれぞれ、前記定電流負荷が前記ビット線に接続されるように制御する
記憶装置。
【請求項２】
前記定電流負荷に接続されたリファレンス素子を備え、
前記増幅器は、前記記憶素子に流れる電流と前記リファレンス素子に流れる電流とに基づいて差動増幅を行うことにより、前記読み出し信号を出力する
請求項１に記載の記憶装置。
【請求項３】
前記リファレンス素子は、前記記憶素子と略同等の抵抗特性を示す素子である
請求項２に記載の記憶装置。
【請求項４】
前記略同等の抵抗特性は、非線形の抵抗特性である
請求項３に記載の記憶装置。
【請求項５】
複数のメモリセルを備え、
１つの記憶素子と１つのリファレンス素子とが、１つのメモリセル内に配設されている
請求項２ないし請求項４のいずれか１項に記載の記憶装置。
【請求項６】
前記駆動部は、前記定電流負荷を利用して所定の定電圧を生成する定電圧生成部を有し、
前記増幅器は、前記記憶素子に流れる電流に対応する電圧と前記定電圧とに基づいて差動増幅を行うことにより、前記読み出し信号を出力する
請求項１に記載の記憶装置。
【請求項７】
複数の増幅器に対して１つの定電圧生成部が共通接続されている
請求項６に記載の記憶装置。
【請求項８】
前記制御部は、前記抵抗変化動作を行う期間では、前記書き込みドライバが前記定電流負荷よりも低インピーダンス状態となるように制御する
請求項１ないし請求項７のいずれか１項に記載の記憶装置。
【請求項９】
前記駆動部は、ソースが前記ビット線に接続された電圧制御トランジスタを有し、
前記電圧制御トランジスタのゲートに印加される電圧によって、前記抵抗変化動作の際に前記記憶素子に印加される電圧が制御される
請求項１ないし請求項８のいずれか１項に記載の記憶装置。
【請求項１０】
前記定電流負荷が、カレントミラー回路を用いて構成されている
請求項１ないし請求項９のいずれか１項に記載の記憶装置。
【請求項１１】
前記記憶素子は、第１電極、記憶層および第２電極をこの順に有し、
前記記憶層では、前記第１電極と前記第２電極との間に印加される電圧の極性に応じて、可逆的に抵抗状態が変化する
請求項１ないし請求項１０のいずれか１項に記載の記憶装置。
【請求項１２】
前記記憶層は、
前記第１電極側に設けられた抵抗変化層と、
前記第２電極側に設けられたイオン源層と
を有する請求項１１に記載の記憶装置。
【請求項１３】
前記記憶素子では、
前記第１電極側に負電位が印加されると共に前記第２電極側に正電位が印加されると、前記イオン源層中のイオンが前記第１電極側に移動して前記抵抗変化層が低抵抗化することにより、その抵抗状態を高抵抗状態から低抵抗状態へと変化させる、前記抵抗変化動作としてのセット動作が行われ、
前記第１電極側に正電位が印加されると共に前記第２電極側に負電位が印加されると、前記イオン源層中のイオンが前記第２電極側に移動して前記抵抗変化層が高抵抗化することにより、前記低抵抗状態から前記高抵抗状態へと変化させる、前記抵抗変化動作としてのリセット動作が行われる
請求項１２に記載の記憶装置。
【請求項１４】
前記制御部は、前記記憶素子の抵抗状態を低抵抗状態から高抵抗状態へと変化させる、前記抵抗変化動作としてのリセット動作に続けて、前記ダイレクトベリファイ動作を実行する
請求項１ないし請求項１３のいずれか１項に記載の記憶装置。
【請求項１５】
印加される電圧に応じて抵抗状態が変化する複数の記憶素子と、前記記憶素子に接続されたビット線と、前記記憶素子から情報を読み出す読み出し動作の際の読み出し信号を出力する増幅器と、定電流負荷と、前記ビット線を駆動するための書き込みドライバとを備えた記憶装置を動作させる際に、
前記記憶素子に対して、その抵抗状態を変化させることによって情報の書き込みまたは消去を行う抵抗変化動作と、情報の書き込みまたは消去が正常に行われたか否かを確認するための前記読み出し動作を前記抵抗変化動作に続けて行うダイレクトベリファイ動作と、を実行すると共に、
前記ダイレクトベリファイ動作行う期間では、前記定電流負荷が前記増幅器の負荷として機能すると共に、前記記憶素子に流れる電流と前記定電流負荷の電流とに基づいて前記読み出し信号が出力されるように制御し、
前記抵抗変化動作を行う期間および前記ダイレクトベリファイ動作を行う期間においてそれぞれ、前記定電流負荷が前記ビット線に接続されるように制御する
記憶装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶層の電気的特性の変化により情報を記憶する記憶素子を備えた記憶装置、およびそのような記憶装置の動作方法に関する。
【背景技術】
【０００２】
コンピュータ等の情報機器においては、ランダム・アクセス・メモリとして、動作が高速で、高密度のＤＲＡＭ（Dynamic Random Access Memory）が広く使用されている。しかしながら、ＤＲＡＭは、電子機器に用いられる一般的な論理回路ＬＳＩ（Large Scale Integrated Circuit）や信号処理と比較して、製造プロセスが複雑であるため、製造コストが高くなっている。また、ＤＲＡＭは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作、即ち書き込んだ情報（データ）を読み出し、増幅し直して、再度書き込み直す動作を行う必要がある。
【０００３】
一方で、近年では、記憶層の電気的特性の変化により情報を記憶する、抵抗変化型の記憶素子（不揮発性メモリ）が開発されている。また、例えば非特許文献１には、特にメモリ素子の微細加工の限界に対して有利な、新しいタイプの抵抗変化型の記憶素子が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−１８７５９０号公報
【特許文献２】特開２００４−２３４７０７号公報
【特許文献３】特開２００７−１３３９３０号公報
【特許文献４】特開２０１０−１９８７０２号公報
【非特許文献】
【０００５】
【非特許文献１】K.Aratani，他１２名、“A Novel Resistance Memory with High Scalability and Nanosecond Switching”、Technical Digest IEDM2007、ｐ．７８３−７８６
【発明の概要】
【発明が解決しようとする課題】
【０００６】
この非特許文献１の記憶素子は、２つの電極の間に、ある金属を含むイオン導電体（記憶層）を挟む構造としたものである。この記憶素子では、２つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませている。これにより、２つの電極間に電圧を印加した場合に、電極中に含まれる金属がイオン導電体中にイオンとして拡散し、イオン導電体の抵抗値あるいはキャパシタンス等の電気特性が変化するようになっている。なお、一般的には、記憶素子の抵抗状態を高抵抗状態から低抵抗状態に変化させる動作は「セット動作」と呼ばれ、逆に低抵抗状態から高抵抗状態へと変化する動作は「リセット動作」と呼ばれている。
【０００７】
ところで、このような抵抗変化型の記憶素子では、長期的な信頼性を向上させる（記憶素子の抵抗分布の狭帯化を図る）ため、データの保持特性や、上記したセット動作およびリセット動作の繰り返し可能回数を高めることが重要である。このデータの保持特性としては、例えば、上記したセット動作時およびリセット動作時の保持特性が挙げられる。そこで、このような記憶素子では一般に、上記したような記憶素子の抵抗状態を変化させる動作（抵抗変化動作：情報の書き込みまたは消去動作）を行った後に、ベリファイ動作がなされるようになっている。このベリファイ動作とは、抵抗変化動作の際に情報の書き込みまたは消去が正常に行われたか否かを確認するための読み出し動作のことである。ところが、従来の手法では、抵抗変化動作とこのベリファイ動作とが非連続に行われていた（例えば、２つの動作の間に所定のプリチャージ期間が設定されていた）ため、ベリファイ動作の際に要する処理時間が長くなってしまっていた。すなわち、ベリファイ動作の高速化が困難であった。
【０００８】
そこで、例えば特許文献１〜４では、抵抗変化動作とベリファイ動作とをこの順序で連続的に（続けて）行う手法（ダイレクトベリファイ動作）が提案されている。このダイレクトベリファイ動作を実行する際には、２つの動作（抵抗変化動作およびダイレクトベリファイ動作）が連続的に行われるため、例えば上記したようなプリチャージ期間を設ける必要がなくなり、ベリファイ動作の高速化を実現することができる。
【０００９】
ところが、上記特許文献１〜４の手法では、抵抗変化動作の際の電流Ｉと負荷抵抗ＲとのＩＲ積をセンスすることによりベリファイ動作を行っているため、以下の問題が生じていた。すなわち、ＩＲ積をセンスすることに起因して読み出し信号の振幅が小さくなってしまい、ベリファイ動作の精度が低下してしまうという問題があった。
【００１０】
本発明はかかる問題点に鑑みてなされたもので、その目的は、ベリファイ動作の高速化を図りつつベリファイ精度を向上させることが可能な記憶装置およびその動作方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の記憶装置は、印加される電圧に応じて抵抗状態が変化する複数の記憶素子と、記憶素子に接続されたビット線と、記憶素子の抵抗状態を変化させることによって情報の書き込みまたは消去を行う抵抗変化動作と、記憶素子から情報を読み出す読み出し動作とを行う駆動部とを備えたものである。この駆動部は、読み出し動作の際の読み出し信号を出力する増幅器と、定電流負荷と、ビット線を駆動するための書き込みドライバと、記憶素子に対して、抵抗変化動作と、情報の書き込みまたは消去が正常に行われたか否かを確認するための読み出し動作を抵抗変化動作に続けて行うダイレクトベリファイ動作と、を実行する制御部とを有している。この制御部は、ダイレクトベリファイ動作を行う期間では、定電流負荷が増幅器の負荷として機能すると共に、記憶素子に流れる電流と定電流負荷の電流とに基づいて読み出し信号が出力されるように制御し、抵抗変化動作を行う期間およびダイレクトベリファイ動作を行う期間においてそれぞれ、定電流負荷がビット線に接続されるように制御する。
【００１２】
本発明の記憶装置の動作方法は、印加される電圧に応じて抵抗状態が変化する複数の記憶素子と、記憶素子に接続されたビット線と、記憶素子から情報を読み出す読み出し動作の際の読み出し信号を出力する増幅器と、定電流負荷と、ビット線を駆動するための書き込みドライバとを備えた記憶装置を動作させる際に、記憶素子に対して、その抵抗状態を変化させることによって情報の書き込みまたは消去を行う抵抗変化動作と、情報の書き込みまたは消去が正常に行われたか否かを確認するための読み出し動作を抵抗変化動作に続けて行うダイレクトベリファイ動作と、を実行すると共に、このダイレクトベリファイ動作行う期間では、定電流負荷が増幅器の負荷として機能すると共に、記憶素子に流れる電流と定電流負荷の電流とに基づいて読み出し信号が出力されるように制御し、抵抗変化動作を行う期間およびダイレクトベリファイ動作を行う期間においてそれぞれ、定電流負荷がビット線に接続されるように制御するものである。
【００１３】
本発明の記憶装置および記憶装置の動作方法では、情報の書き込みまたは消去が正常に行われたか否かを確認するための読み出し動作（ベリファイ動作）を上記抵抗変化動作に続けて行うダイレクトベリファイ動作が実行される。これにより、これらの抵抗変化動作とベリファイ動作とが非連続に行われる場合（例えば、２つの動作の間に所定のプリチャージ期間が設定される場合）と比べ、ベリファイ動作の際に要する処理時間が短くなる。また、このダイレクトベリファイ動作を行う期間では、定電流負荷が増幅器の負荷として機能すると共に、記憶素子に流れる電流と定電流負荷の電流とに基づいて、増幅器から読み出し信号が出力される。これにより、定電流負荷における高い出力抵抗に起因して増幅器における増幅率が大きくなり、読み出し信号の振幅が大きくなる。
【００１４】
なお、記憶素子に対する書き込み動作および消去動作を、低抵抗化（高抵抗状態から低抵抗状態への変化）および高抵抗化（低抵抗状態から高抵抗状態への変化）のいずれに対応させるかは定義の問題であるが、本明細書では、低抵抗状態を書き込み状態、高抵抗状態を消去状態と定義する。
【発明の効果】
【００１５】
本発明の記憶装置および記憶装置の動作方法によれば、上記ダイレクトベリファイ動作を実行するようにしたので、ベリファイ動作の際に要する処理時間を短くすることができる。また、このダイレクトベリファイ動作を行う期間では、定電流負荷が増幅器の負荷として機能すると共に、記憶素子に流れる電流と定電流負荷の電流とに基づいて増幅器から読み出し信号が出力されるようにしたので、増幅器における増幅率を大きくして読み出し信号の振幅も大きくすることができる。よって、ベリファイ動作の高速化を図りつつ、ベリファイ精度を向上させることが可能となる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施の形態に係る記憶装置の構成例を表すブロック図である。
【図２】図１に示したメモリセルおよびセンスアンプの構成例を表す回路図である。
【図３】図２に示した記憶素子の構成例を表す断面図である。
【図４】図２に示した書き込みドライバの構成例を表す回路図である。
【図５】図３に示した記憶素子におけるセット動作およびリセット動作の概要を説明するための断面図である。
【図６】図３に示した記憶素子の非線形特性の一例を表す特性図である。
【図７】第１の実施の形態の実施例１−１に係るリセット＆ダイレクトベリファイ動作の一例を表すタイミング波形図である。
【図８】第１の実施の形態の実施例１−２に係るリード動作の一例を表すタイミング波形図である。
【図９】変形例１に係るセンスアンプ、ＶＲＥＦ生成部およびメモリセルの構成例を表す回路図である。
【図１０】変形例１の実施例２−１に係るリセット＆ダイレクトベリファイ動作の一例を表すタイミング波形図である。
【図１１】変形例１の実施例２−２に係るリード動作の一例を表すタイミング波形図である。
【図１２】変形例２に係るセンスアンプおよびメモリセルの構成例を表す回路図である。
【図１３】変形例２の実施例３−１に係るリセット＆ダイレクトベリファイ動作の一例を表すタイミング波形図である。
【図１４】変形例２の実施例３−２に係るリード動作の一例を表すタイミング波形図である。
【図１５】変形例３に係るセンスアンプおよびメモリセルの構成例を表す回路図である。
【図１６】変形例３の実施例４−１に係るリセット＆ダイレクトベリファイ動作の一例を表すタイミング波形図である。
【図１７】変形例３の実施例４−２に係るリード動作の一例を表すタイミング波形図である。
【図１８】第２の実施の形態に係るセンスアンプおよびメモリセルの構成例を表す回路図である。
【図１９】第２の実施の形態の実施例５に係るセット＆ダイレクトベリファイ動作の一例を表すタイミング波形図である。
【図２０】変形例４に係る記憶素子の構成例を表す断面図である。
【図２１】変形例５に係る記憶素子の構成例を表す断面図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（リセット＆ダイレクトベリファイ動作の例）
２．第１の実施の形態の変形例
変形例１（相補読み出し方式の代わりにシングルエンド読み出し方式を用いた例）
変形例２（電圧制御トランジスタをＰ型のトランジスタとした例）
変形例３（選択トランジスタをＰ型のトランジスタとした例）
３．第２の実施の形態（セット＆ダイレクトベリファイ動作の例）
４．第１，第２の実施の形態に共通の変形例
変形例４，５（記憶素子の他の構成例）
５．その他の変形例
【００１８】
＜第１の実施の形態＞
［記憶装置１の構成］
図１は、本発明の第１の実施の形態に係る記憶装置（記憶装置１）のブロック構成を表すものである。この記憶装置１は、複数のメモリセル２０を有するメモリアレイ２と、制御部３０と、ワード線駆動部３１と、ビット線駆動部・センスアンプ３２とを備えている。これらのうち、制御部３０、ワード線駆動部３１およびビット線駆動部・センスアンプ３２が、本発明における「駆動部」の一具体例に対応する。
【００１９】
ワード線駆動部３１は、行方向に平行して配置された複数個のワード線ＷＬ，ＲＥＦＷＬに対してそれぞれ、所定の電位（ワード線電位）を印加するものである。なお、これらのワード線ＷＬ，ＲＥＦＷＬの詳細については後述する。
【００２０】
ビット線駆動・センスアンプ部３２は、列方向に平行して配置された複数個のビット線ＢＬ，／ＢＬに対してそれぞれ、所定の電位（後述するセット電圧またはリセット電圧）を印加するものである。このビット線駆動・センスアンプ部３２はまた、上記したビット線ＢＬ，／ＢＬを用いて、各メモリセル２０から情報の読み出し動作（リード動作）を行うと共に、内部に列方向に並んで配置された複数個のセンスアンプ３２０において所定の信号増幅処理を行う機能も有している。更に、ビット線駆動・センスアンプ部３２（センスアンプ３２０）では、制御部３０による制御に従って、所定のベリファイ動作（後述するダイレクトベリファイ動作）もなされるようになっている。このベリファイ動作とは、情報の書き込みまたは消去が正常に行われたか否かを確認するための読み出し動作のことである。なお、センスアンプ３２０の詳細構成については後述するが、１つの列上で行方向に並んで配置された複数個のメモリセル２０に対して、１つのセンスアンプ３２０が対応付けて設けられているものとする。
【００２１】
制御部３０は、後述する各種の信号（制御信号）を用いて、駆動対象のメモリセル２０に対してダイレクトベリファイ動作を実行するように制御する機能を有している。このダイレクトベリファイ動作とは、情報の書き込み動作または消去動作（抵抗変化動作：後述するセット動作またはリセット動作に対応）についてのベリファイ動作を、この抵抗変化動作に続けて（連続的に）行うベリファイ動作のことである。ここで、本実施の形態では特に、後述するリセット動作に続けてダイレクトベリファイ動作を連続的に実行する（以下、「リセット＆ダイレクトベリファイ動作」と称する）ようになっている。
【００２２】
このようにして、制御部３０、ワード線駆動部３１およびビット線駆動部・センスアンプ３２は、メモリアレイ２内の複数のメモリセル２０の中から駆動対象となるメモリセル２０を選択し、情報の書き込み動作、消去動作、読み出し動作またはベリファイ動作（ダイレクトベリファイ動作）を選択的に行うようになっている。
【００２３】
メモリアレイ２では、図１に示したように、複数のメモリセル２０が行列状（マトリクス状）に配置されている。図２は、このメモリセル２０の回路構成例を、上記したセンスアンプ３２０の回路構成例とともに表したものである。なお、図２では、１つのセンスアンプ３２０に接続された１つのメモリセル２０を代表して示しているが、実際には前述したように、１つのセンスアンプ３２０に対して複数個のメモリセル２０が共通して接続されているものとする。
【００２４】
［メモリセル２０の構成］
図２に示したように、各メモリセル２０は、１つの記憶素子２１と１つの選択トランジスタ２２１とからなる、いわゆる「１Ｔ１Ｒ」型の回路構成を有している。各メモリセル２０はまた、１つのリファレンス素子２３と１つの選択トランジスタ２２２とからなる、リファレンス用の「１Ｔ１Ｒ」型の回路構成も有している。すなわち、ここでは１つのメモリセル２０内に、１つの記憶素子２１と１つのリファレンス素子２３とが配設されている。更に、各メモリセル２０には、一対のワード線ＷＬ，ＲＥＦＷＬと、一対のビット線ＢＬ，／ＢＬとが接続されている。ここで、ワード線ＷＬは、駆動対象の記憶素子２１を選択するためのものであり、ワード線ＲＥＦＷＬは、駆動対象のリファレンス素子２３を選択するためのものである。また、ビット線ＢＬは、駆動対象の記憶素子２１に対して書き込むための信号（データ）、または駆動対象の記憶素子２１から読み出した信号を伝達させるためのものである。一方、ビット線／ＢＬは、駆動対象のリファレンス素子２３に対して書き込むための信号、または駆動対象のリファレンス素子２３から読み出した信号を伝達させるためのものである。なお、これらのビット線ＢＬ，／ＢＬは、記憶素子２１またはリファレンス素子２３に対して直接または間接的に接続されるようになっている（ここでは、選択トランジスタ２２１，２２２を介して間接的に接続されている）。
【００２５】
このメモリセル２０では、ワード線ＷＬが選択トランジスタ２２１のゲートに接続され、ビット線ＢＬが、選択トランジスタ２２１におけるソースおよびドレインのうちの一方側に接続されている。選択トランジスタ２２１におけるソースおよびドレインのうちの他方側は、記憶素子２１を介して所定の電位ＶＣＯＭＭＯＮ（Ｖss）に接続されている。また、リファレンス素子２３側では、ワード線ＲＥＦＷＬが選択トランジスタ２２２のゲートに接続され、ビット線／ＢＬが、選択トランジスタ２２２におけるソースおよびドレインのうちの一方側に接続されている。選択トランジスタ２２２におけるソースおよびドレインのうちの他方側は、リファレンス素子２３を介して所定の電位ＶＣＯＭＭＯＮ（Ｖss）に接続されている。
【００２６】
選択トランジスタ２２１，２２２は、駆動対象の記憶素子２１またはリファレンス素子２３を選択するためのトランジスタであり、ここではそれぞれ、Ｎ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタからなる。ただし、これには限られず、他の構造のトランジスタを用いてもよい。
【００２７】
（記憶素子２１）
記憶素子２１は、印加される電圧の極性に応じて可逆的に抵抗状態が変化する（低抵抗状態と高抵抗状態との間で変化する）ことを利用して、情報の記憶（書き込みおよび消去）を行う素子（いわゆるバイポーラ型の抵抗変化型記憶素子）である。この記憶素子２１は、図３に断面図で示したように、下部電極２１１（第１電極）、記憶層２１２および上部電極２１３（第２電極）をこの順に有している。
【００２８】
下部電極２１１は、選択トランジスタ２２１側に設けられた電極である。この下部電極２１１は、半導体プロセスに用いられる配線材料、例えば、Ｗ（タングステン），ＷＮ（窒化タングステン），窒化チタン（ＴｉＮ），窒化タンタル（ＴａＮ）等の金属または金属窒化物により構成されている。ただし、下部電極２１１の構成材料としては、これらには限られない。
【００２９】
記憶層２１２は、上部電極２１３側に設けられたイオン源層２１２Ｂと、下部電極２１１側に設けられた抵抗変化層２１２Ａとを有する積層構造となっている。この記憶層２１２では、詳細は後述するが、下部電極２１１と上部電極２１３との間に印加される電圧の極性に応じて、抵抗状態が低抵抗状態と高抵抗状態との間で可逆的に変化するようになっている。
【００３０】
イオン源層２１２Ｂは、陰イオン化するイオン伝導材料として、テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうち少なくとも１種のカルコゲン元素を含んでいる。また、イオン源層２１２Ｂは、陽イオン化可能な金属元素としてジルコニウム（Ｚｒ）やハフニウム（Ｈｆ）および／または銅（Ｃｕ）、更に消去時に酸化物を形成する元素としてアルミニウム（Ａｌ）および／またはゲルマニウム（Ｇｅ）を含んでいる。具体的には、イオン源層２１２Ｂは、例えば、ＺｒＴｅＡｌ、ＺｒＴｅＡｌＧｅ、ＣｕＺｒＴｅＡｌ、ＣｕＴｅＧｅ、ＣｕＳｉＧｅなどの組成のイオン源層材料により構成されている。なお、イオン源層２１２Ｂは、上記以外にも他の元素、例えばケイ素（Ｓｉ）やホウ素（Ｂ）を含んでいてもよい
【００３１】
抵抗変化層２１２Ａは、電気伝導上のバリアとして情報保持特性を安定化させる機能を有するものであり、イオン源層２１２Ｂよりも抵抗値の高い材料により構成されている。抵抗変化層２１２Ａの構成材料としては、例えば、好ましくはＧｄ（ガドリニウム）などの希土類元素、Ａｌ，Ｍｇ（マグネシウム），Ｔａ，Ｓｉ（シリコン）およびＣｕのうちの少なくとも１種を含む酸化物もしくは窒化物などが挙げられる。
【００３２】
上部電極２１３は、前述したＶＣＯＭＭＯＮ側に設けられた電極である。この上部電極２１３は、下部電極２１１と同様に公知の半導体配線材料により構成されており、中でも、ポストアニールを経てもイオン源層２１２Ｂと反応しない安定な材料が好ましい。
【００３３】
（リファレンス素子２３）
リファレンス素子２３は、例えばダイオードや、酸化膜等によって構成されるトンネル抵抗を用いた素子等からなり、記憶素子２１と略同等の抵抗特性（電流Ｉ−電圧Ｖの特性）を示す素子、すなわち、非線形の抵抗特性を示す素子であることが望ましい。ただしこれには限られず、リファレンス素子２３として、線形の抵抗特性を示す素子を用いるようにしてもよい。
【００３４】
［センスアンプ３２０の構成］
センスアンプ３２０は、一対のトランジスタＴｒ１１，Ｔｒ１２（電圧制御トランジスタ）、一対のトランジスタＴｒ２１，Ｔｒ２２、一対のトランジスタＴｒ３１，Ｔｒ３２、一対のトランジスタＴｒ４１，Ｔｒ４２、一対のトランジスタＴｒ５１，Ｔｒ５２、一対のトランジスタＴｒ６１，Ｔｒ６２、一対のトランジスタＴｒ７１，Ｔｒ７２および一対のトランジスタＴｒ８１，Ｔｒ８２を有している。これらのうち、トランジスタＴｒ１１，Ｔｒ２１，Ｔｒ３１，Ｔｒ４１，Ｔｒ５１，Ｔｒ６１，Ｔｒ７１，Ｔｒ８１は、記憶素子２１に対応して設けられたトランジスタである。一方、トランジスタＴｒ１２，Ｔｒ２２，Ｔｒ３２，Ｔｒ４２，Ｔｒ５２，Ｔｒ６２，Ｔｒ７２，Ｔｒ８２は、リファレンス素子２３に対応して設けられたトランジスタである。また、トランジスタＴｒ１１，Ｔｒ１２，Ｔｒ２１，Ｔｒ２２，Ｔｒ５１，Ｔｒ５２，Ｔｒ６１，Ｔｒ６２はそれぞれ、ここではＮ型のＭＯＳトランジスタからなる。一方、トランジスタＴｒ３１，Ｔｒ３２，Ｔｒ４１，Ｔｒ４２，Ｔｒ７１，Ｔｒ７２，Ｔｒ８１，Ｔｒ８２はそれぞれ、ここではＰ型のＭＯＳトランジスタからなる。ただし、これには限られず、他の構造のトランジスタを用いてもよい。
【００３５】
センスアンプ３２０はまた、一対の書き込みドライバＷＲＴＤｒ１，ＷＲＴＤｒ２、１つの差動アンプＡｍｐおよび１つのラッチ回路Ｌａｔｃｈを有している。
【００３６】
書き込みドライバＷＲＴＤｒ１は、記憶素子２１側に対応して設けられており、ビット線ＢＬを所定の電位（後述するセット電圧またはリセット電圧）に駆動するためのドライバである。一方、書き込みドライバＷＲＴＤｒ２は、リファレンス素子２３側に対応して設けられており、ビット線／ＢＬを所定の電位（後述するセット電圧またはリセット電圧）に駆動するためのドライバである。なお、これらの書き込みドライバＷＲＴＤｒ１，ＷＲＴＤｒ２の詳細構成については、後述する。
【００３７】
差動アンプＡｍｐは、読み出し動作（リード動作およびベリファイ動作）の際の読み出し信号ＳＯを、ラッチ回路Ｌａｔｃｈに対して出力する増幅器（差動増幅器）である。なお、この差動アンプＡｍｐの動作の詳細については、後述する。
【００３８】
ラッチ回路Ｌａｔｃｈは、差動アンプＡｍｐから出力される読み出し信号ＳＯ、または以下説明する一対の信号入出力線ＬＩＯ，／ＬＩＯから入力される信号を一時的に保持する回路である。
【００３９】
このセンスアンプ３２０には、上記した一対の信号入出力線ＬＩＯ，／ＬＩＯと、制御部３０から供給される各種の信号線ＶＧＲＳＴ，ＢＬＥＱ，／ＢＬＥＱ，ＷＲＴＥＮ，／ＷＲＴＥＮ，／ＤＶＲＦＥＮ，ＲＥＡＤＥＮ，ＶＢＩＡＳとが接続されている。これらのうち、信号入出力線ＬＩＯ，／ＬＩＯは、複数のセンスアンプ３２０において共有化されているデータバスであり、信号の書き込み動作、消去動作および読み出し動作の際のデータバスとして機能するようになっている。
【００４０】
信号線ＶＧＲＳＴは、詳細は後述するが、前述したダイレクトベリファイ動作の際に、一対のトランジスタＴｒ１１，Ｔｒ１２（電圧制御トランジスタ）を介してビット線ＢＬ，／ＢＬへ後述するリセット電圧を供給するための信号線である。
【００４１】
信号線ＢＬＥＱは、後述する一対の信号線Ｖｏｄ，／Ｖｏｄおよびビット線ＢＬ，／ＢＬの電位をそれぞれ電源ＶＣＯＭＭＯＮ（Ｖｓｓ）に初期化（イコライズ）するための信号を伝達する信号線である。具体的には、詳細は後述するが、この信号線ＢＬＥＱの電位が「Ｈ（ハイ）」レベルのときに、信号線Ｖｏｄ，／Ｖｏｄおよびビット線ＢＬ，／ＢＬの電位がそれぞれ電源Ｖｓｓに初期化されるようになっている。一方、信号線／ＢＬＥＱは、後述する一対の信号線Ｖｏ／Ｖｏの電位をそれぞれ電源Ｖｄｄに初期化するための信号を伝達する信号線である。具体的には、詳細は後述するが、この信号線／ＢＬＥＱの電位が「Ｈ」レベルのときに、信号線Ｖｏ，／Ｖｏがそれぞれ電源Ｖｄｄに初期化されるようになっている。
【００４２】
信号線ＷＲＴＥＮ，／ＷＲＴＥＮはそれぞれ、書き込みドライバＷＲＴＤｒ１，ＷＲＴＤｒ２の動作を制御（動作の有効化および無効化を設定する制御）するための信号を伝達する信号線である。なお、これらの書き込みドライバＷＲＴＤｒ１，ＷＲＴＤｒ２に対する動作制御の詳細については、後述する。
【００４３】
信号線／ＤＲＶＦＥＮは、前述したベリファイ動作（ダイレクトベリファイ動作）を有効化するための信号を伝達する信号線である。具体的には、詳細は後述するが、この信号線／ＤＲＶＦＥＮの電位が「Ｌ（ロー）」となっている期間において、ダイレクトベリファイ動作が実行されるようになっている。
【００４４】
信号線ＲＥＡＤＥＮは、通常の読み出し動作を有効化するための信号を伝達する信号線である。具体的には、詳細は後述するが、この信号線ＲＥＡＤＥＮの電位が「Ｈ」となっている期間において、読み出し動作が実行されるようになっている。
【００４５】
信号線ＶＢＩＡＳは、詳細は後述するが、通常の読み出し動作の際に、一対のトランジスタＴｒ１１，Ｔｒ１２を介してビット線ＢＬ，／ＢＬを所定の電位（ＶＢＩＡＳ−Ｖgs（トランジスタＴｒ１１，Ｔｒ１２のゲート・ソース間電圧：約０．１Ｖ））にクランプするための信号線である。
【００４６】
このセンスアンプ３２０では、トランジスタＴｒ１１，Ｔｒ１２のゲートにそれぞれ、信号線ＶＧＲＳＴが接続されている。トランジスタＴｒ１１のソースにはビット線ＢＬが接続され、トランジスタＴｒ１２のソースにはビット線／ＢＬが接続されている。トランジスタＴｒ１１のドレインには信号線Ｖｏｄが接続され、トランジスタＴｒ１２のドレインには信号線／Ｖｏｄが接続されている。これにより詳細は後述するが、ダイレクトベリファイ動作の際に、トランジスタＴｒ１１，Ｔｒ１２のゲート・ソース間電圧Ｖgsによって、前述した抵抗変化動作の際に記憶素子２１に印加される電圧（ここではリセット電圧）が設定されるようになっている。
【００４７】
トランジスタＴｒ２１，Ｔｒ２２のゲートにはそれぞれ信号線ＢＬＥＱが接続され、ソースにはそれぞれ、所定の電位ＶＣＯＭＭＯＮ（Ｖｓｓ）が接続されている。トランジスタＴｒ２１のドレインには信号線Ｖｏｄが接続され、トランジスタＴｒ２２のドレインには信号線／Ｖｏｄが接続されている。
【００４８】
書き込みドライバＷＲＴＤｒ１では、入力信号としてのラッチデータＬＡＴＣＨＤＴが入力され、出力信号が信号線Ｖｏｄに出力され、制御信号としての信号線ＷＲＴＥＮ，／ＷＲＴＥＮがそれぞれ入力されるようになっている。同様に、書き込みドライバＷＲＴＤｒ２では、入力信号としてのラッチデータＬＡＴＣＨＤＴが入力され、出力信号が信号線／Ｖｏｄに出力され、制御信号としての信号線ＷＲＴＥＮ，／ＷＲＴＥＮがそれぞれ入力されるようになっている。
【００４９】
ここで、図４に、書き込みドライバＷＲＴＤｒ１，ＷＲＴＤｒ２の回路構成例を示す。書き込みドライバＷＲＴＤｒ１，ＷＲＴＤｒ２はそれぞれ、４つのトランジスタＴｒ９１，Ｔｒ９２，Ｔｒ９３，Ｔｒ９４を有している。これらのトランジスタのうち、トランジスタＴｒ９１，Ｔｒ９２はそれぞれＰ型のＭＯＳトランジスタからなり、トランジスタＴｒ９３，Ｔｒ９４はそれぞれＮ型のＭＯＳトランジスタからなる。ただし、これには限られず、他の構造のトランジスタを用いてもよい。ここで、トランジスタＴｒ９１のゲートには信号線／ＷＲＴＥＮが接続され、ソースには電源Ｖｄｄが接続され、ドレインにはトランジスタＴｒ９２のソースが接続されている。トランジスタＴｒ９２，Ｔｒ９３のゲートにはそれぞれ、ラッチデータＬＡＴＣＨＤＴの信号線が接続され、トランジスタＴｒ９２，Ｔｒ９３のドレインにはそれぞれ、信号線Ｖｏｄ（または信号線／Ｖｏｄ）が接続されている。トランジスタＴｒ９３のソースにはトランジスタＴｒ９４のドレインが接続され、トランジスタＴｒ９４のゲートには信号線ＷＲＴＥＮが接続され、トランジスタＴｒ９４のソースは接地されている（グランドに接続されている）。このような構成により書き込みドライバＷＲＴＤｒ１，ＷＲＴＤｒ２では、信号線ＷＲＴＥＮの電位が「Ｈ」（信号線／ＷＲＴＥＮの電位が「Ｌ」）のときに、ラッチデータＬＡＴＣＨＤＴの論理レベル（「０」または「１」）を反転して信号線Ｖｏ（または信号線／Ｖｏ）へ出力するようになっている。すなわち、ラッチデータＬＡＴＣＨＤＴの論理レベルが「０」のときには、「１」の論理ベルの信号が出力され、逆にラッチデータＬＡＴＣＨＤＴの論理レベルが「１」のときには、「０」の論理ベルの信号が出力される。一方、信号線ＷＲＴＥＮの電位が「Ｌ」（信号線／ＷＲＴＥＮの電位が「Ｈ」）のときには、書き込みドライバＷＲＴＤｒ１，ＷＲＴＤｒ２はそれぞれ、ハイインピーダンス（ＨｉＺ）状態となる。
【００５０】
センスアンプ３２０において、トランジスタＴｒ３１，Ｔｒ３２のゲートにはそれぞれ、信号線／ＤＲＶＦＥＮが接続されている。トランジスタＴｒ３１のドレインには信号線Ｖｏｄが接続され、トランジスタＴｒ３２のドレインには信号線／Ｖｏｄが接続されている。トランジスタＴｒ３１のソースにはトランジスタＴｒ４１のドレインが接続され、トランジスタＴｒ３２のソースにはトランジスタＴｒ４２のドレインが接続されている。
【００５１】
トランジスタＴｒ４１，Ｔｒ４２のゲートにはそれぞれ、ラッチデータＬＡＴＣＨＤＴの信号線が接続されている。トランジスタＴｒ４１のソースには信号線Ｖｏが接続され、トランジスタＴｒ４２のソースには信号線／Ｖｏが接続されている。これにより、後述するダイレクトベリファイ動作がパスした場合（情報の書き込みまたは消去が正常に行われたと判断された場合）に、次のダイレクトベリファイ動作のシーケンスにおいてダイレクトベリファイ動作が実行されないようになっている。
【００５２】
トランジスタＴｒ５１，Ｔｒ５２のゲートにはそれぞれ、信号線ＲＥＡＤＥＮが接続されている。トランジスタＴｒ５１のソースには信号線Ｖｏｄが接続され、トランジスタＴｒ５２のソースには信号線／Ｖｏｄが接続されている。トランジスタＴｒ５１のドレインにはトランジスタＴｒ６１のソースが接続され、トランジスタＴｒ５２のドレインにはトランジスタＴｒ６２のソースが接続されている。
【００５３】
トランジスタＴｒ６１，Ｔｒ６２のゲートにはそれぞれ、信号線ＶＢＩＡＳが接続されている。トランジスタＴｒ６１のドレインには、トランジスタＴｒ７１のドレイン、トランジスタＴｒ８１のドレインおよび信号線Ｖｏが接続されている。トランジスタＴｒ６２のドレインには、トランジスタＴｒ７２のドレイン、トランジスタＴｒ８１のゲート、トランジスタＴｒ８２のゲートおよびドレイン、ならびに信号線／Ｖｏが接続されている。
【００５４】
トランジスタＴｒ７１，Ｔｒ７２のゲートにはそれぞれ、信号線／ＢＬＥＱが接続されている。トランジスタＴｒ７１，Ｔｒ７２のソースにはそれぞれ、電源Ｖｄｄが接続されている。
【００５５】
トランジスタＴｒ８１，Ｔｒ８２のソースにはそれぞれ、電源Ｖｄｄが接続されている。また、上記したように、トランジスタＴｒ８１，Ｔｒ８２のゲートは互いに接続されると共に、トランジスタＴｒ８２のドレインにも接続されている。すなわち、これらのトランジスタＴｒ８１，Ｔｒ８２により、定電流負荷（定電流源）として機能するカレントミラー回路が形成されるようになっている。なお、この定電流負荷（カレントミラー回路）は、記憶素子２１およびリファレンス素子２３に対して直接または間接的に接続されるようになっている（ここでは、間接的に接続されている）。
【００５６】
差動アンプＡｍｐの負極入力端には信号線Ｖｏが接続され、正極入力端には信号線／Ｖｏが接続され、出力端には信号線ＳＯが接続されている。このような構成により差動アンプＡｍｐでは、駆動対象のメモリセル２０内の記憶素子２１に流れる電流とリファレンス素子２３に流れる電流とに基づいて差動増幅を行うことにより、読み出し信号ＳＯを出力するようになっている（相補読み出し方式）。具体的には、差動アンプＡｍｐは、記憶素子２１に流れる電流とリファレンス素子２３に流れる電流との差分（電流差）を差動増幅して読み出し信号ＳＯを出力する。
【００５７】
ラッチ回路Ｌａｔｃｈには、信号入出力線ＬＩＯ，／ＬＩＯ、信号線ＳＯ、ラッチデータＬＡＴＣＨＤＴの信号線および信号線ＬＡＴＣＨＥＮが接続されている。このような構成によりラッチ回路Ｌａｔｃｈでは、読み出し信号ＳＯを一時的に保持して信号入出力線ＬＩＯ，／ＬＩＯへ出力したり、信号入力線ＬＩＯ，／ＬＩＯから入力された信号を一時的に保持してラッチデータＬＡＴＣＨＤＴの信号線へ出力するようになっている。また、このラッチ回路Ｌａｔｃｈによるラッチ動作は、信号線ＬＡＴＣＨＥＮによって制御されるようになっている。具体的には、例えばこの信号ＬＡＴＣＨＥＮの立ち上がりエッジのタイミングにおいて、信号がラッチされる（一時的に保持される）。
【００５８】
［記憶装置１の作用・効果］
（１．基本動作）
この記憶装置１では、図１に示したように、ワード線駆動部３１が、複数個のワード線ＷＬ，ＲＥＦＷＬに対してそれぞれ、所定の電位（ワード線電位）を印加する。また、それと共に、ビット線駆動・センスアンプ部３２が、複数個のビット線ＢＬ，／ＢＬに対してそれぞれ、所定の電位（後述するセット電圧またはリセット電圧）を印加する。これにより、メモリアレイ２内の複数のメモリセル２０の中から駆動対象となるメモリセル２０が選択され、情報の書き込み動作、消去動作、読み出し動作またはベリファイ動作が選択的に行われる。なお、ワード線ＷＬを用いた駆動対象の記憶素子２１の選択と、ワード線ＲＥＦＷＬを用いた駆動対象のリファレンス素子２３の選択とは、相補的に行われるようになっている。
【００５９】
具体的には、各メモリセル２０内の記憶素子２１では、下部電極２１１と上部電極２１３との間に印加される電圧の極性に応じて、可逆的に記憶層２１２の抵抗状態が変化する（低抵抗状態と高抵抗状態との間で変化する）。これを利用して記憶素子２１では、情報の書き込み動作または消去動作がなされる。
【００６０】
一方、ビット線駆動・センスアンプ部３２は、複数個のビット線ＢＬ，／ＢＬを用いて、駆動対象のメモリセル２０内の記憶素子２１から、情報の読み出し動作を行うと共に、内部の複数個のセンスアンプ３２０において所定の信号増幅処理を行う。このようにして、記憶素子２１から情報の読み出し動作がなされると共に、後述するベリファイ動作（ダイレクトベリファイ動作）がなされる。
【００６１】
なお、駆動対象の記憶素子２１を選択する際には、その記憶素子２１が属するメモリセル２０に接続されたワード線ＷＬに対して所定の電位（ワード線電位）が印加されると共に、接続されたビット線ＢＬに所定の電圧（後述するセット電圧またはリセット電圧）が印加される。一方、駆動対象外の記憶素子２１が属するメモリセル２０では、接続されたワード線ＷＬに対してグランド電位（例えば０Ｖ）が印加されると共に、接続されたビット線ＢＬが、フローティング状態あるはグランド電位（０Ｖ）に設定される。同様に、駆動対象（動作対象）のリファレンス素子２３を選択する際には、そのリファレンス素子２３が属するメモリセル２０に接続されたワード線ＲＥＦＷＬに対して所定の電位（ワード線電位）が印加されると共に、接続されたビット線／ＢＬに所定の電圧（後述するセット電圧またはリセット電圧）が印加される。一方、駆動対象外のリファレンス素子２３が属するメモリセル２０では、接続されたワード線ＲＥＦＷＬに対してグランド電位（例えば０Ｖ）が印加されると共に、接続されたビット線／ＢＬが、フローティング状態あるはグランド電位（０Ｖ）に設定される。
【００６２】
ここで、図５および図６を参照して、情報の書き込み動作または消去動作に対応する、セット動作およびリセット動作について詳細に説明する。セット動作とは、記憶素子２１（具体的には記憶層２１２）の抵抗状態を、高抵抗状態（初期状態）から低抵抗状態に変化させる（低抵抗化する）動作のことである。また、リセット動作とは、逆に、記憶素子２１（記憶層２１２）の抵抗状態を、低抵抗状態から高抵抗状態に変化させる（高抵抗化する）動作のことである。以下、このような抵抗変化動作（セット動作およびリセット動作）について詳細に説明する。
【００６３】
具体的には、図５（Ａ）に示したセット動作時には、駆動対象のメモリセル２０において、ワード線ＷＬ（選択トランジスタ２２１のゲート）に所定のワード線電位が印加される。また、それと共に、ビット線ＢＬに所定のセット電圧が印加される。すると、図５（Ａ）中に示したように、駆動対象の記憶素子２１では、下部電極２１１側に負電位が、上部電極２１３側に正電位がそれぞれ印加される（すなわち、記憶素子２１に対して正電圧が印加される）。これにより、記憶層２１２において、イオン源層２１２Ｂから例えばＣｕおよび／またはＺｒ，Ａｌなどの陽イオンがイオン伝導し、下部電極２１１側で電子と結合して析出する（図５（Ａ）中の符号Ｐ１１参照）。その結果、下部電極２１１と抵抗変化層２１２Ａとの界面に、金属状態に還元された低抵抗のＺｒおよび／またはＣｕ，Ａｌなどの導電パス（フィラメント）が形成される。もしくは、抵抗変化層２１２Ａの中に導電パスが形成される。よって、抵抗変化層２１２Ａの抵抗値が低くなり（低抵抗化し）、初期状態の高抵抗状態から低抵抗状態へ変化する。このようにして、駆動対象の記憶素子２１においてセット動作が行われる。なお、その後、正電圧を除去して記憶素子２１に印加される電圧をなくしても、低抵抗状態が保持される。これにより、記憶素子２１に情報が書き込まれたことになる。
【００６４】
一方、図５（Ｂ）に示したリセット動作時には、駆動対象のメモリセル２０において、ワード線ＷＬ（選択トランジスタ２２１のゲート）に所定のワード線電位が印加される。また、それと共に、ビット線ＢＬに所定のリセット電圧が印加される。すると、図５（Ｂ）中に示したように、駆動対象の記憶素子２１では、下部電極２１１側に正電位が、上部電極２１３側に負電位がそれぞれ印加される（すなわち、記憶素子２１に対して負電圧が印加される）。これにより、上記したセット動作によって抵抗変化層２１２内に形成されていた導電パスのＺｒおよび／またはＣｕ，Ａｌが酸化してイオン化し、イオン源層２１２Ｂに溶解もしくはＴｅ等と結合して、Ｃｕ2Ｔｅ、ＣｕＴｅ等の化合物を形成する（図５（Ｂ）中の符号Ｐ１２参照）。すると、Ｚｒおよび／またはＣｕによる導電パスが消滅、または減少して、抵抗値が高くなる（高抵抗化する）。あるいは、更にイオン源層２１２Ｂ中に存在するＡｌやＧｅなどの添加元素がアノード極上に酸化膜を形成して、高抵抗な状態へ変化する。このようにして、低抵抗状態から初期状態の高抵抗状態へと変化し、駆動対象の記憶素子２１においてリセット動作が行われる。なお、その後、負電圧を除去して記憶素子２１に印加される電圧をなくしても、高抵抗状態が保持される。これにより、記憶素子２１に書き込まれた情報を消去することが可能になる。
【００６５】
このようにして、このような過程（セット動作およびリセット動作）を繰り返すことにより、記憶素子２１において、情報の書き込み、および書き込まれた情報の消去を繰り返し行うことができる。すなわち、最初に、記憶素子２１が高抵抗状態であった場合（初期状態）には、記憶素子２１に電圧を印加しても、電流はほとんど流れない。次いで、記憶素子２１に対して所定の閾値Ｖth+を超えた正電圧が印加されると、記憶素子２１は急激に電流が流れる状態（低抵抗状態）に遷移する。続いて、印加電圧Ｖを０Ｖに戻しても、この低抵抗状態は保持される。そののち、記憶素子２１に対して所定の閾値電圧Ｖth-を超えた負電圧が印加されると、記憶素子２１は急激に電流が流れない状態（高抵抗状態）に遷移する。そして、その後は印加電圧Ｖを０Ｖに戻しても、この高抵抗状態が保持される。このように、記憶素子２１に対して極性の異なる電圧を印加することにより、可逆的に抵抗値（抵抗状態）が変化する。
【００６６】
また、このようなセット動作およびリセット動作の際に、記憶素子２１は、例えば図６（Ａ），（Ｂ）に示したような非線形性の抵抗特性を示す。すなわち、記憶素子２１の上部電極２１３と下部電極２１１との間への印加電圧（Ｂｉａｓ）と、そのときに記憶素子２１に流れる電流Ｉcellおよび記憶素子２１の抵抗値Ｒcellとは、非線形性の対応関係を示す。具体的には、図６（Ａ）に示したように、印加電圧が増加するのに応じて、電流Ｉcellが相乗的に増加すると共に、図６（Ｂ）に示したように、印加電圧が増加するのに応じて、抵抗値Ｒcellが相乗的に減少する。
【００６７】
更に、例えば、抵抗値の高い状態（高抵抗状態）を「０」の情報に、抵抗値の低い状態（低抵抗状態）を「１」の情報に、それぞれ対応させると、以下のことも言える。すなわち、正電圧の印加による情報の記録過程で、「０」の情報から「１」の情報に変化させ、負電圧の印加による情報の消去過程で、「１」の情報から「０」の情報に変化させることができる。
【００６８】
なお、記憶素子２１に対する書き込み動作および消去動作を、低抵抗化（高抵抗状態から低抵抗状態への変化）および高抵抗化（低抵抗状態から高抵抗状態への変化）のいずれに対応させるかは定義の問題であるが、本明細書では、低抵抗状態を書き込み状態、高抵抗状態を消去状態と定義する。
【００６９】
（２．リセット＆ダイレクトベリファイ動作）
次に、図２および図７を参照して、本発明の特徴的部分の１つである、記憶装置１におけるリセット＆ダイレクトベリファイ動作について、比較例と比較しつつ詳細に説明する。
【００７０】
（２−１．比較例）
まず、抵抗変化型の記憶素子では一般に、長期的な信頼性を向上させる（記憶素子の抵抗分布の狭帯化を図る）ため、データの保持特性や、上記したセット動作およびリセット動作の繰り返し可能回数を高めることが重要である。このデータの保持特性としては、例えば、セット動作時およびリセット動作時の保持特性が挙げられる。そこで、このような記憶素子では一般に、そのようなセット動作やリセット動作（抵抗変化動作）の後にベリファイ動作が実行されるようになっている。
【００７１】
例えば、リセット動作後のベリファイ動作では、データ保持マージンや回路ばらつきマージン等を考慮して、通常の読み出し動作時の判定抵抗よりもベリファイ動作時の判定抵抗のほうを高く設定するのが一般的である。具体的には、例えば通常の読み出し時の判定抵抗を１００ｋΩとした場合、ベリファイ動作時の判定抵抗は１ＭΩ以上に設定される。また、通常の読み出し時およびベリファイ動作時のビット線の電圧は、いわゆるＲｅａｄ Ｄｉｓｔｕｒｂを考慮して、低い電圧（例えば０．１Ｖ）に設定されるのが一般的である。
【００７２】
ところが、従来の手法では、抵抗変化動作とベリファイ動作とが非連続に行われていた（例えば、２つの動作の間に所定のプリチャージ期間が設定されていた）ため、ベリファイ動作の際に要する処理時間が長くなってしまっていた。すなわち、ベリファイ動作の高速化が困難であった。
【００７３】
そこで最近では、抵抗変化動作とベリファイ動作とをこの順序で続けて（連続的に）行う手法（ダイレクトベリファイ動作）が提案されている。このダイレクトベリファイ動作を実行する際には、２つの動作（抵抗変化動作およびダイレクトベリファイ動作）が連続的に行われるため、例えば上記したようなプリチャージ期間を設ける必要がなくなり、ベリファイ動作の高速化を実現することができる。
【００７４】
ところがこの手法では、抵抗変化動作の際の電流Ｉと負荷抵抗ＲとのＩＲ積をセンスすることによりベリファイ動作を行っているため、以下の問題が生じていた。すなわち、ＩＲ積をセンスすることに起因して読み出し信号の振幅が小さくなってしまい、ベリファイ動作の精度（ベリファイ精度）が低下してしまうという問題があった。また、上記したリセット動作後のベリファイ動作の例で説明すると、ビット線の電圧が０．１Ｖであり判定抵抗が１ＭΩであると、１００ｎＡ程度の微小な電流信号しか読み出せない。したがって、読み出し信号の振幅が小さくなるため、ベリファイ動作は低速に行わざるを得ないことになる。
【００７５】
（２−２．実施例１−１）
これに対して本実施の形態の記憶装置１では、例えば図７に示した実施例（実施例１−１）のようにして、上記比較例における問題（特にベリファイ精度低下の問題）を解決している。
【００７６】
ここで図７は、実施例１−１に係るリセット＆ダイレクトベリファイ動作の一例を、タイミング波形図で表わしたものである。この図７において、（Ａ）はワード線ＷＬの電位、（Ｂ）は信号線ＲＥＦＷＬの電位、（Ｃ）は信号線ＲＥＡＤＥＮの電位、（Ｄ）は／ＤＶＲＦＥＮの電位、（Ｅ）は信号線ＢＬＥＱの電位、（Ｆ）は信号線ＷＲＴＥＮの電位、（Ｇ）はＶＣＯＭＭＯＮの電位、（Ｈ）は信号線Ｖｏ，／Ｖｏの電位、（Ｉ）は信号線ＶＧＲＳＴの電位、（Ｊ）はビット線ＢＬ，／ＢＬの電位、をそれぞれ示す。
【００７７】
（期間Ｔ１１：タイミングｔ１１以前）
この実施例１−１のリセット＆ダイレクトベリファイ動作では、最初にタイミングｔ１１以前の期間Ｔ１１において、初期化状態への設定がなされる。すなわち、まず、ワード線ＷＬ，ＲＥＦＷＬの電位がいずれも「Ｌ」状態となっているため、駆動対象のメモリセル２０における記憶素子２１およびリファレンス素子２３が、いずれも非選択状態となる（図７（Ａ），（Ｂ））。また、信号線ＢＬＥＱの電位が「Ｈ」状態（信号線／ＢＬＥＱの電位が「Ｌ」状態）であるため、信号線Ｖｏｄ，／Ｖｏｄおよびビット線ＢＬ，／ＢＬの電位がそれぞれ電源Ｖｓｓに初期化されると共に、信号線Ｖｏ，／Ｖｏの電位がそれぞれ電源Ｖｄｄに初期化される（図７（Ｅ），（Ｈ），（Ｊ））。また、信号線ＲＥＡＤＥＮの電位が「Ｌ」状態であると共に信号線／ＤＶＲＦＥＮの電位が「Ｈ」状態であることから、トランジスタＴｒ３１，Ｔｒ３２，Ｔｒ５１，Ｔｒ５２がいずれもオフ状態となる（図７（Ｃ），（Ｄ））。これにより、前述した定電流負荷（カレントミラー回路）と信号線Ｖｏ，／Ｖｏとが互いに分離される。なお、この期間Ｔ１１から以下の期間Ｔ１２までの期間では、信号線ＷＲＴＥＮの電位が「Ｌ」状態であることから、書き込みドライバＷＲＴＤｒ１，ＷＲＴＤｒ２はハイインピーダンス（ＨｉＺ）状態となっている（図７（Ｆ））。
【００７８】
（期間Ｔ１２：タイミングｔ１１〜ｔ１２）
次に、タイミングｔ１１〜ｔ１２の期間Ｔ１２では、駆動対象のメモリセル２０の選択が開始される。すなわち、ワード線ＷＬ，ＲＥＦＷＬの電位がいずれも「Ｈ」状態となるため、駆動対象のメモリセル２０における記憶素子２１およびリファレンス素子２３が、いずれも選択状態となる（図７（Ａ），（Ｂ））。ただし、この時点ではまだ、ビット線ＢＬ，／ＢＬの電位がいずれも電源Ｖｓｓに初期化されていることから、記憶素子２１およびリファレンス素子２３に印加される電圧は、いずれも０Ｖとなる。
【００７９】
（期間Ｔ１３：タイミングｔ１２〜ｔ１３）
次いで、タイミングｔ１２〜ｔ１３の期間Ｔ１３では、リセット動作が行われる。具体的には、この期間Ｔ１３は、期間Ｔ１３と以下の期間Ｔ１４とから構成されるリセット＆ダイレクトベリファイ動作期間のうちの、リセット動作期間となる。この期間Ｔ１３では、まず、信号線ＢＬＥＱの電位が「Ｌ」状態（信号線／ＢＬＥＱの電位が「Ｈ」状態）となるため、信号線Ｖｏｄ，／Ｖｏｄ、ビット線ＢＬ，／ＢＬの電位および信号線Ｖｏ，／Ｖｏに対する初期化が、いずれも解除される（図７（Ｅ），（Ｈ），（Ｊ））。
【００８０】
また、信号線ＷＲＴＥＮの電位が「Ｈ」状態となるため、書き込みドライバＷＲＴＤｒ１，ＷＲＴＤｒ２がそれぞれ、駆動動作を開始する（図７（Ｆ））。具体的には、ここではリセット動作を行うことから、書き込みドライバＷＲＴＤｒ１，ＷＲＴＤｒ２はそれぞれ、信号線Ｖｏｄ，／Ｖｏｄの電位をそれぞれ、電源Ｖｄｄに駆動する。これにより、ビット線ＢＬ，／ＢＬはそれぞれ、信号線ＶＧＲＳＴの電位からトランジスタＴｒ１１，Ｔｒ１２のゲート・ソース間電圧Ｖgsを差し引いた電位（ＶＧＲＳＴ−Ｖgs）となる（図７（Ｊ））。このようにして、信号線Ｖｏｄ，／Ｖｏｄおよびビット線ＢＬ，／ＢＬの電位がそれぞれ、低インピーダンスである書き込みドライバＷＲＴＤｒ１，ＷＲＴＤｒ２により、高速に駆動される（高速に電位が立ち上げられる）。ここで、この期間Ｔ１３では、信号線／ＤＶＲＦＥＮの電位が「Ｌ」状態となることからトランジスタＴｒ３１，Ｔｒ３２がそれぞれオン状態となり、定電流負荷（カレントミラー回路）もまた、信号線Ｖｏｄ，／Ｖｏｄにそれぞれ接続されることになる（図７（Ｄ））。換言すると、期間Ｔ１３（および後述する期間Ｔ１４）では、定電流負荷および書き込みドライバＷＲＴＤｒ１，ＷＲＴＤｒ２がそれぞれ、ビット線ＢＬ，／ＢＬに対して電気的に接続される。ただし、リセット動作を行う期間（この期間Ｔ１３）では、定電流負荷と比べて書き込みドライバＷＲＴＤｒ１，ＷＲＴＤｒ２のほうが低インピーダンス状態であることから、実質的には定電流負荷は機能しない（ベリファイ動作はまだ開始されていない）。換言すると、期間Ｔ１３では、定電流負荷ではなく書き込みドライバＷＲＴＤｒ１，ＷＲＴＤｒ２によって、信号線Ｖｏｄ，／Ｖｏｄおよびビット線ＢＬ，／ＢＬがそれぞれ駆動される。つまり、制御部３０は、定電流負荷と書き込みドライバＷＲＴＤｒ１，ＷＲＴＤｒ２とのインピーダンスの違いを利用して、抵抗変化動作（ここではリセット動作）およびベリファイ動作を行う。
【００８１】
また、上記したように、ビット線ＢＬ，／ＢＬの電位はそれぞれ、（ＶＧＲＳＴ−Ｖgs）に設定されることから、トランジスタＴｒ１１，Ｔｒ１２のゲートに印加される電圧（信号線ＶＧＲＳＴの電位）により、リセット動作の際に記憶素子２１に印加される電圧が制御される。
【００８２】
（期間Ｔ１４：タイミングｔ１３〜ｔ１４）
次に、タイミングｔ１３〜ｔ１４の期間Ｔ１４では、ベリファイ動作（ダイレクトベリファイ動作）が行われる。具体的には、この期間Ｔ１４は、上記したリセット＆ダイレクトベリファイ動作期間のうちの、ダイレクトベリファイ動作期間となる。この期間Ｔ１４では、信号線ＷＲＴＥＮの電位が再び「Ｌ」状態となるため、書き込みドライバＷＲＴＤｒ１，ＷＲＴＤｒ２がそれぞれ再び動作を停止し、ハイインピーダンス（ＨｉＺ）状態となる（図７（Ｆ））。これにより、信号線Ｖｏｄ，／Ｖｏｄおよび信号線Ｖｏ，／Ｖｏにはそれぞれ、実質的には定電流負荷のみが（電気的に）接続されることになる。
【００８３】
すると、信号線Ｖｏ，／Ｖｏは、定電流負荷の電流と、駆動対象の記憶素子２１またはリファレンス素子２３に流れる電流とにより定まる所定の電位に設定される（図７（Ｈ））。なお、図７（Ｈ）中に示した「ＨＲＳ」は高抵抗状態（High Resistance State）を、「ＬＲＳ」は低抵抗状態（Low Resistance State）をそれぞれ意味しており、以降の他の図においても同様である。具体的には、信号線Ｖｏは、定電流負荷の電流と、駆動対象の記憶素子２１に流れる電流とにより定まる所定の電位となる。一方、信号線／Ｖｏは、定電流負荷の電流と、駆動対象のリファレンス素子２３に流れる電流とにより定まる所定の電位となる。
【００８４】
そして、差動アンプＡｍｐでは、このような記憶素子２１に流れる電流とリファレンス素子２３に流れる電流とに基づいて差動増幅が行われ、読み出し信号ＳＯが出力される（相補読み出し方式）。具体的には、差動アンプＡｍｐでは、記憶素子２１に流れる電流とリファレンス素子２３に流れる電流との差分（電流差）、換言すると、上記した信号線Ｖｏ，／Ｖｏ間の電位差が、差動増幅されることにより読み出し信号ＳＯが出力される。ここで、この期間Ｔ１４（ダイレクトベリファイ動作を行う期間）では、上記したように信号線Ｖｏ，／Ｖｏには定電流負荷のみが接続されているため、この定電流負荷が、差動アンプＡｍｐの負荷（能動負荷）として機能するようになる。これにより、定電流負荷における高い出力抵抗（出力インピーダンス）に起因して、差動アンプＡｍｐにおける増幅率が大きくなり、このダイレクトベリファイ動作の際の読み出し信号ＳＯの振幅が大きくなる。すなわち、記憶素子２１に流れる電流とリファレンス素子２３に流れる電流との微小な電流差（信号線Ｖｏ，／Ｖｏ間の微小な電位差）が、差動アンプＡｍｐにおいて大幅に増幅され、読み出し信号ＳＯとして出力される。
【００８５】
（期間Ｔ１５：タイミングｔ１４〜ｔ１５）
次いで、タイミングｔ１４〜ｔ１５の期間Ｔ１５は、上記したダイレクトベリファイ動作の終了後の期間となる。すなわち、この期間Ｔ１５では、まず、信号線／ＤＶＲＦＥＮの電位が再び「Ｈ」状態となることから、トランジスタＴｒ５１，Ｔｒ５２がいずれもオフ状態となる（図７（Ｄ））。これにより、定電流負荷と信号線Ｖｏ，／Ｖｏとが、再び互いに分離される。また、信号線ＢＬＥＱの電位が再び「Ｈ」状態（信号線／ＢＬＥＱの電位が再び「Ｌ」状態）となる。これにより、信号線Ｖｏｄ，／Ｖｏｄおよびビット線ＢＬ，／ＢＬの電位がそれぞれ、再び電源Ｖｓｓに初期化されると共に、信号線Ｖｏ，／Ｖｏの電位がそれぞれ、再び電源Ｖｄｄに初期化される（図７（Ｅ），（Ｈ），（Ｊ））。
【００８６】
（期間Ｔ１６：タイミングｔ１５以降）
なお、その後の期間Ｔ１６（タイミングｔ１５以降）では、ワード線ＷＬ，ＲＥＦＷＬの電位がそれぞれ、再び「Ｌ」状態となる。このため、駆動対象のメモリセル２０における記憶素子２１およびリファレンス素子２３がそれぞれ、再び非選択状態となる（図７（Ａ），（Ｂ））。これにより、前述した期間Ｔ１１と等価な状態となる。
【００８７】
このようにして、実施例１−１のリセット＆ダイレクトベリファイ動作では、その名称の通り、リセット動作とベリファイ動作（ダイレクトベリファイ動作）とが、この順序で続けて（連続的に）行われる。これにより、前述した従来の手法のように、リセット動作とベリファイ動作とが非連続に行われる場合（例えば、２つの動作の間に所定のプリチャージ期間が設定される場合）と比べ、ベリファイ動作の際に要する処理時間が短くなる。
【００８８】
また、この実施例１−１の手法では、記憶素子２１に対して高いリセット電圧（ＶＧＲＳＴ−Ｖgs）を印加することができると共に、例えば前述の図６（Ａ），（Ｂ）に示したような記憶素子２１における非線形な抵抗特性を利用することができる。したがって、センス動作時における一対の信号線Ｖｏ，／Ｖｏの振幅速度は、読み出し電流が大きいほど高速になる。よって、信号線Ｖｏ，／Ｖｏが入力側に接続される差動アンプＡｍｐの判定に必要なΔＶｏ以上のＶｏ電圧振幅が高速に発生するため、高速なセンス動作が実現される。この観点からも、ベリファイ動作の更なる高速化が図られる。
【００８９】
更に、この実施例１−１のダイレクトベリファイ動作を行う期間（期間Ｔ１４）では、定電流負荷が差動アンプＡｍｐの負荷として機能すると共に、駆動対象の記憶素子２１に流れる電流と定電流負荷の電流とに基づいて、この差動アンプＡｍｐから読み出し信号ＳＯが出力される。これにより、定電流負荷における高い出力抵抗に起因して差動アンプＡｍｐにおける増幅率が大きくなり、読み出し信号ＳＯの振幅が大きくなる。
【００９０】
（２−３．実施例１−２）
なお、本実施の形態に係るリード動作は、例えば図８に示した実施例１−２のようにしてなされる。この図８は、実施例１−２に係るリード動作の一例をタイミング波形図で表わしたものである。図８において、（Ａ）〜（Ｈ），（Ｊ）に示した各信号線の種類は、上記した図７（Ａ）〜（Ｈ），（Ｊ）の各信号線の種類と同一であり、図８（Ｉ）は、信号線ＶＢＩＡＳの電位を示す。
【００９１】
この実施例１−２のリード動作（タイミングｔ２１〜ｔ２５）は、基本的には、上記した実施例１−１のリセット＆ダイレクトベリファイ動作と同様である。異なる点は、以下の通りである。すなわち、まず、信号線ＷＲＴＥＮの電位が「Ｌ」状態に固定されている（ＦｉｘＬ）ため、書き込みドライバＷＲＴＤｒ１，ＷＲＴＤｒ２はいずれも動作しない（図８（Ｄ））。また、いわゆるＲｅａｄ Ｄｉｓｔｕｒｂが発生するのを回避するため、ビット線ＢＬ，／ＢＬを（ＶＢＩＡＳ−Ｖgs：０．１Ｖ程度の低電位）にクランプする必要があることから、信号線／ＤＶＲＦＥＮの電位が「Ｈ」状態に固定されている（ＦｉｘＨ）。これにより、一対の信号線Ｖｏ，／Ｖｏ対と一対の信号線Ｖｏｄ，／Ｖｏｄとは、トランジスタＴｒ６１，Ｔｒ６２，Ｔｒ５１，Ｔｒ５２を介してのみ接続される。また、トランジスタＴｒ６１，Ｔｒ６２のゲートには信号線ＶＢＩＡＳの電位が印加されており、ＶＢＩＡＳ−Ｖgs＝０．１Ｖとなるように制御されている。したがって、一対の信号線Ｖｏｄ，／Ｖｏｄは、０．１Ｖにクランプされる。
【００９２】
以上のように本実施の形態では、上記したダイレクトベリファイ動作を実行するようにしたので、ベリファイ動作の際に要する処理時間を短くすることができる。また、このダイレクトベリファイ動作を行う期間（期間Ｔ１４）では、定電流負荷が差動アンプＡｍｐの負荷として機能すると共に、駆動対象の記憶素子２１に流れる電流と定電流負荷の電流とに基づいて差動アンプＡｍｐから読み出し信号ＳＯが出力されるようにしたので、この差動アンプＡｍｐにおける増幅率を大きくして読み出し信号ＳＯの振幅も大きくすることができる。よって、ベリファイ動作の高速化を図りつつ、ベリファイ精度を向上させることが可能となる。
【００９３】
また、差動アンプＡｍｐにおいて、駆動対象の記憶素子２１に流れる電流と駆動対象のリファレンス素子２３に流れる電流とに基づいて差動増幅を行うことによって読み出し信号ＳＯを出力する（相補読み出し方式を用いる）ようにしたので、以下の効果も得ることができる。すなわち、補読み出し動作であることから、過渡的にビット線ＢＬや信号線Ｖｏが遷移する状態であっても読み出すことが可能となり、更なるベリファイ動作の高速化を図ることが可能となる。
【００９４】
更に、リファレンス素子２３が、記憶素子２１と略同等の抵抗特性（非線形の抵抗特性）を示す素子であるようにしたので、リセット電圧（ＶＧＲＳＴ−Ｖgs）の変化に対しても精度良く追従することが可能となり、この点からもベリファイ精度を向上させることが可能となる。
【００９５】
加えて、トランジスタＴｒ１１，Ｔｒ１２（電圧制御トランジスタ）のゲートに印加される電圧によってリセット電圧が制御されるようにしたので、信号線Ｖｏ側からはビット線ＢＬの負荷が見えないようにすることができ、読み出し側での負荷を軽減して更なるベリファイ動作の高速化を図ることが可能となる。
【００９６】
また、リセット動作についてダイレクトベリファイ動作を実行するようにしたので、以下のような効果を得ることが可能である。すなわち、まず、セット抵抗は例えば数１０ｋΩ程度のベリファイ抵抗であることから、記憶素子２１における抵抗値非線形性を利用できたとしても、記憶素子２１以外の回路素子の寄生抵抗が数ｋΩ程度存在するため、ベリファイ動作時における読み出し電流の増加は限定的である。これに対して、リセットベリファイ動作時における記憶素子２１の抵抗は、例えば１ＭΩ程度から１００ｋΩ程度まで低下するため、上記した回路素子の寄生抵抗が無視できる範囲内において読み出し電流を増加させることが可能である。よって、リセット動作についてダイレクトベリファイ動作を行ったほうが、セット動作についてダイレクトベリファイ動作を行う場合と比べ、ベリファイ動作時の電流増加の効果が大きいと言える。
【００９７】
＜第１の実施の形態の変形例＞
続いて、上記第１の実施の形態の変形例（変形例１〜３）について説明する。なお、第１の実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。
【００９８】
［変形例１］
図９は、変形例１に係るセンスアンプ（センスアンプ３２０Ａ１）、ＶＲＥＦ生成部（ＶＲＥＦ生成部３２０Ａ２）およびメモリセル（メモリセル２０Ａ）の回路構成例を表したものである。本変形例では、上記第１の実施の形態のセンスアンプ３２０において用いられた相補読み出し方式の代わりに、以下詳述するシングルエンド読み出し方式が用いられている。
【００９９】
（メモリセル２０Ａの構成）
各メモリセル２０Ａは、１つの記憶素子２１と１つの選択トランジスタ２２１とからなる、「１Ｔ１Ｒ」型の回路構成のみを有している。すなわち、メモリセル２０Ａは、第１の実施の形態のメモリセル２０において、リファレンス用の素子（リファレンス素子２３および選択トランジスタ２２２）を省いた構成となっている。したがって、メモリセル２０Ａにはメモリセル２０とは異なり、ワード線ＲＥＦＷＬおよびビット線／ＢＬが接続されていない。
【０１００】
（センスアンプ３２０Ａ１の構成）
センスアンプ３２０Ａ１は、基本的には、第１の実施の形態のセンスアンプ３２０において、ビット線／ＢＬ側に対応する各素子（トランジスタＴｒ１２，Ｔｒ２２，Ｔｒ３２，Ｔｒ４２，Ｔｒ５２，Ｔｒ６２，Ｔｒ７２，Ｔｒ８２および書き込みドライバＷＲＴＤｒ２）を省いた構成となっている。すなわち、このセンスアンプ３２０Ａは、上記したシングルエンド読み出し方式を用いた回路構成となっている。ただし、センスアンプ３２０Ａ１ではセンスアンプ３２０とは異なり、トランジスタＴｒ８１のゲートおよび差動アンプＡｍｐの正極入力端子にはそれぞれ、以下説明するＶＲＥＦ生成部３２０Ａ２から出力される信号線ＶＲＥＦと接続されている。
【０１０１】
（ＶＲＥＦ生成部３２０Ａ２の回路構成）
ＶＲＥＦ生成部３２０Ａ２は、定電流負荷（後述するカレントミラー回路）を利用して、所定の固定電圧である電圧ＶＲＥＦを生成するものであり、センスアンプ３２０Ａ１とともにビット線駆動部・センスアンプ３２内に設けられている。具体的には、ビット線駆動部・センスアンプ３２内において、複数のセンスアンプ３２０Ａ１に対して１つのＶＲＥＦ生成部３２０Ａ２が対応付けて設けられている。換言すると、複数のセンスアンプ３２０Ａ１に対して、１つのＶＲＥＦ生成部３２０Ａ２が共通接続されている。
【０１０２】
このＶＲＥＦ生成部３２０Ａ２は、２つのリファレンス素子２３と、２つの選択トランジスタ２２２と、７つのトランジスタＴｒ１３，Ｔｒ１４，Ｔｒ３４，Ｔｒ５３，Ｔｒ６３，Ｔｒ８３，Ｔｒ８４と、２つのスイッチＳＷ１，ＳＷ２とを有している。ここでは、２つの選択トランジスタ２２２はいずれも、Ｎ型のＭＯＳトランジスタからなる。また、上記した７つのトランジスタのうち、トランジスタＴｒ１３，Ｔｒ１４，Ｔｒ５３，Ｔｒ６３はそれぞれＮ型のＭＯＳトランジスタからなり、トランジスタＴｒ３４，Ｔｒ８３，Ｔｒ８４はそれぞれＰ型のＭＯＳトランジスタからなる。ただし、これには限られず、他の構造のトランジスタを用いてもよい。
【０１０３】
スイッチＳＷ１は、ベリファイ動作時にオン状態となると共にその他の動作状態のときにはオフ状態となるスイッチである。一方、スイッチＳＷ２は、通常の読み出し動作時にオン状態となると共にその他の動作状態のときにはオフ状態となるスイッチである。なお、これらのスイッチＳＷ１，ＳＷ２のオン・オフ状態は、制御部３０から供給される図示しない制御信号によって制御されるようになっている。
【０１０４】
このＶＲＥＦ生成部３２０Ａ２では、２つのリファレンス素子２３の一端はそれぞれ所定の電位ＶＣＯＭＭＯＮに接続され、他端はそれぞれ、選択トランジスタ２２２におけるソースおよびドレインのうちの一方側に接続されている。２つの選択トランジスタ２２２のうちの一方は、そのソースおよびドレインのうちの他方側がトランジスタＴｒ１３のソースに接続されている。２つの選択トランジスタ２２２のうちの他方は、そのソースおよびドレインのうちの他方側がトランジスタＴｒ１４のソースに接続されている。また、２つの選択トランジスタ２２２のゲートはそれぞれ、電源Ｖｄｄに接続されている。したがって、これら２つの選択トランジスタ２２２はいずれも、常にオン状態に設定されている。換言すると、２つのリファレンス素子２３はいずれも、読み出し対象として選択されるようになっている。
【０１０５】
トランジスタＴｒ１３，Ｔｒ１４のゲートにはそれぞれ、信号線ＶＧＲＳＴが接続されている。トランジスタＴｒ１３のドレインにはトランジスタＴｒ５３のソースが接続され、トランジスタＴｒ１４のドレインにはトランジスタＴｒ３４のドレインが接続されている。また、トランジスタＴｒ３４のゲートは接地（グランド）に接続され、トランジスタＴｒ５３のゲートは電源Ｖｄｄに接続されている。したがって、これらのトランジスタＴｒ３４，Ｔｒ５３はいずれも、常にオン状態に設定されている。
【０１０６】
トランジスタＴｒ６３のゲートには信号線ＶＢＩＡＳが接続され、ソースにはトランジスタＴｒ５３のドレインが接続されている。
【０１０７】
トランジスタＴｒ８３のソースには電源Ｖｄｄが接続され、ゲートおよびドレインにはそれぞれ、トランジスタＴｒ６３のドレインが接続されると共に、スイッチＳＷ２を介して信号線ＶＲＥＦに接続されている。このような構成により、スイッチＳＷ２がオン状態のとき（通常の読み出し動作時）には、トランジスタＴｒ８１，Ｔｒ８３によって定電流負荷（カレントミラー回路）が形成されるようになっている。
【０１０８】
トランジスタＴｒ８４のソースには電源Ｖｄｄが接続され、ゲートおよびドレインにはそれぞれ、トランジスタＴｒ３４のソースが接続されると共に、スイッチＳＷ１を介して信号線ＶＲＥＦに接続されている。このような構成により、スイッチＳＷ１がオン状態のとき（ベリファイ動作時）には、トランジスタＴｒ８１，Ｔｒ８４によって定電流負荷（カレントミラー回路）が形成されるようになっている。
【０１０９】
（リセット＆ダイレクトベリファイ動作：実施例２−１）
本変形例では、例えば図１０に示した実施例２−１のようにして、リセット＆ダイレクトベリファイ動作がなされる。この図１０は、実施例２−１に係るリセット＆ダイレクトベリファイ動作の一例を、タイミング波形図で表わしたものである。図１０において、（Ａ）はワード線ＷＬの電位、（Ｂ）は信号線ＲＥＡＤＥＮの電位、（Ｃ）は／ＤＶＲＦＥＮの電位、（Ｄ）は信号線ＢＬＥＱの電位、（Ｅ）は信号線ＷＲＴＥＮの電位、（Ｆ）はＶＣＯＭＭＯＮの電位、（Ｇ）は信号線Ｖｏの電位、（Ｈ）は信号線ＶＲＥＦの電位、（Ｉ）はビット線ＢＬの電位、をそれぞれ示す。
【０１１０】
この実施例２−１のリセット＆ダイレクトベリファイ動作（タイミングｔ３１〜ｔ３５）は、基本的には、上記した実施例１−１のリセット＆ダイレクトベリファイ動作と同様である。異なる点は、以下の通りである。すなわち、差動アンプＡｍｐが、駆動対象の記憶素子２１に流れる電流に対応する電圧（信号線Ｖｏの電位）と、ＶＲＥＦ生成部３２０Ａ２により生成される固定電圧ＶＲＥＦとに基づいて差動増幅を行うことにより、読み出し信号ＳＯを出力する（シングルエンド読み出し方式を用いている）ことである。
【０１１１】
（リード動作：実施例２−２）
なお、本変形例に係る読み出し動作（リード動作）は、例えば図１１に示した実施例２−２のようにしてなされる。この図１１は、実施例２−２に係るリード動作の一例をタイミング波形図で表わしたものである。図１１において、（Ａ）〜（Ｈ），（Ｊ）に示した各信号線の種類は、上記した図１０（Ａ）〜（Ｈ），（Ｊ）の各信号線の種類と同一であり、図１１（Ｉ）は、信号線ＶＢＩＡＳの電位を示す。
【０１１２】
この実施例２−２のリード動作（タイミングｔ４１〜ｔ４５）も、シングルエンド読み出し方式を用いている点を除けば、基本的には上記した実施例１−２のリード動作と同様である。
【０１１３】
以上のように本変形例では、相補読み出し方式の代わりにシングルエンド読み出し方式を用いてベリファイ動作（ダイレクトベリファイ動作）およびリード動作を行うようにしたので、上記第１の実施の形態における効果に加え、以下の効果を得ることが可能である。すなわち、センスアンプの構成を簡素化することができ、記憶装置における高密度化を図ることが可能となる。また、複数のセンスアンプ３２０Ａ１に対して１つのＶＲＥＦ生成部３２０Ａ２が共通接続されているようにしたので、この点からも構成を簡素化することができ、記憶装置における高密度化を図ることが可能となる。
【０１１４】
［変形例２］
図１２は、変形例２に係るセンスアンプ（センスアンプ３２０Ｂ）の回路構成例を、メモリセル２０の回路構成とともに表したものである。
【０１１５】
（センスアンプ３２０Ｂの構成）
本変形例のセンスアンプ３２０Ｂは、第１の実施の形態のセンスアンプ３２０において、トランジスタＴｒ１１，Ｔｒ１２（電圧制御トランジスタ）がそれぞれ、Ｎ型ではなくＰ型のＭＯＳトランジスタにより構成されている。また、それと共に、トランジスタＴｒ２１，Ｔｒ２２，Ｔｒ５１，Ｔｒ５２，Ｔｒ６１，Ｔｒ６２がそれぞれ、Ｎ型ではなくＰ型のＭＯＳトランジスタにより構成され、逆にトランジスタＴｒ３１，Ｔｒ３２，Ｔｒ４１，Ｔｒ４２，Ｔｒ７１，Ｔｒ７２，Ｔｒ８１，Ｔｒ８２がそれぞれ、Ｐ型ではなくＮ型のＭＯＳトランジスタにより構成されている。そして、センスアンプ３２０Ｂ内の電源Ｖｄｄ，ＶＣＯＭＭＯＮの配置関係が、センスアンプ３２０内における配置関係と互いに逆となっている。なお、センスアンプ３２０Ｂにおける他の構成は、センスアンプ３２０と同様である。
【０１１６】
（リセット＆ダイレクトベリファイ動作：実施例３−１）
本変形例では、例えば図１３に示した実施例３−１のようにして、リセット＆ダイレクトベリファイ動作がなされる。この図１３は、実施例３−１に係るリセット＆ダイレクトベリファイ動作の一例を、タイミング波形図で表わしたものである。図１３において、（Ａ）はワード線ＷＬの電位、（Ｂ）はワード線ＲＥＦＷＬの電位、（Ｃ）は信号線ＲＥＡＤＥＮの電位、（Ｄ）は／ＤＶＲＦＥＮの電位、（Ｅ）は信号線ＢＬＥＱの電位、（Ｆ）は信号線ＷＲＴＥＮの電位、（Ｇ）はＶＣＯＭＭＯＮの電位、（Ｈ）はビット線ＢＬ，／ＢＬの電位、（Ｉ）は信号線ＶＧＲＳＴの電位、（Ｊ）は信号線Ｖｏ，／Ｖｏの電位、をそれぞれ示す。
【０１１７】
この実施例３−１のリセット＆ダイレクトベリファイ動作（タイミングｔ５１〜ｔ５５）も、基本的には、実施例１−１のリセット＆ダイレクトベリファイ動作と同様である。異なる点は、以下の通りである。すなわち、トランジスタＴｒ１１，Ｔｒ１２がＰ型のＭＯＳトランジスタからなることに起因して、全体の電圧極性が逆転（反転）していることである。
【０１１８】
（リード動作：実施例３−２）
なお、本変形例に係る読み出し動作（リード動作）は、例えば図１４に示した実施例３−２のようにしてなされる。この図１４は、実施例３−２に係るリード動作の一例をタイミング波形図で表わしたものである。図１４において、（Ａ）〜（Ｈ），（Ｊ）に示した各信号線の種類は、上記した図１３（Ａ）〜（Ｈ），（Ｊ）の各信号線の種類と同一であり、図１４（Ｉ）は、信号線ＶＢＩＡＳの電位を示す。
【０１１９】
この実施例３−２のリード動作（タイミングｔ６１〜ｔ６５）も、上記したように全体の電圧極性が逆転している点を除けば、基本的には実施例１−２のリード動作と同様である。
【０１２０】
このようにして本変形例においても、上記第１の実施の形態と同様の作用により同様の効果を得ることが可能である。
【０１２１】
［変形例３］
図１５は、変形例３に係るメモリセル（メモリセル２０Ｃ）の回路構成例を、センスアンプ３２０の回路構成とともに表したものである。
【０１２２】
（メモリセル２０Ｃの構成）
本変形例のメモリセル２０Ｃは、第１の実施の形態のメモリセル２０において、選択トランジスタ２２１，２２２をそれぞれ、Ｎ型ではなくＰ型のＭＯＳトランジスタにより構成したものであり、他の構成は同様となっている。
【０１２３】
（リセット＆ダイレクトベリファイ動作：実施例４−１）
本変形例では、例えば図１６に示した実施例４−１のようにして、リセット＆ダイレクトベリファイ動作がなされる。この図１６は、実施例４−１に係るリセット＆ダイレクトベリファイ動作の一例を、タイミング波形図で表わしたものである。図１６において、（Ａ）はワード線ＷＬの電位、（Ｂ）はワード線ＲＥＦＷＬの電位、（Ｃ）は信号線ＲＥＡＤＥＮの電位、（Ｄ）は／ＤＶＲＦＥＮの電位、（Ｅ）は信号線ＢＬＥＱの電位、（Ｆ）は信号線ＷＲＴＥＮの電位、（Ｇ）はＶＣＯＭＭＯＮの電位、（Ｈ）は信号線Ｖｏ，／Ｖｏの電位、（Ｉ）は信号線ＶＧＲＳＴの電位、（Ｊ）はビット線ＢＬ，／ＢＬの電位、をそれぞれ示す。
【０１２４】
この実施例４−１のリセット＆ダイレクトベリファイ動作（タイミングｔ７１〜ｔ７５）も、基本的には、実施例１−１のリセット＆ダイレクトベリファイ動作と同様である。異なる点は、以下の通りである。すなわち、選択トランジスタ２２１，２２２がＰ型のＭＯＳトランジスタからなることに起因して、これらの選択トランジスタ２２１，２２２の論理レベルが反転していることである。
【０１２５】
（リード動作：実施例４−２）
なお、本変形例に係る読み出し動作（リード動作）は、例えば図１７に示した実施例４−２のようにしてなされる。この図１７は、実施例４−２に係るリード動作の一例をタイミング波形図で表わしたものである。図１７において、（Ａ）〜（Ｈ），（Ｊ）に示した各信号線の種類は、上記した図１６（Ａ）〜（Ｈ），（Ｊ）の各信号線の種類と同一であり、図１７（Ｉ）は、信号線ＶＢＩＡＳの電位を示す。
【０１２６】
この実施例４−２のリード動作（タイミングｔ８１〜ｔ８５）も、上記したように選択トランジスタ２２１，２２２の論理レベルが反転している点を除けば、基本的には実施例１−２のリード動作と同様である。
【０１２７】
このようにして本変形例においても、上記第１の実施の形態と同様の作用により同様の効果を得ることが可能である。
【０１２８】
＜第２の実施の形態＞
続いて、本発明の第２の実施の形態について説明する。なお、上記第１の実施の形態（および各変形例１〜３）における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。本実施の形態では、これまで説明したリセット＆ダイレクトベリファイ動作の代わりに、以下説明するセット＆ダイレクトベリファイ動作を行うようにしたものとなっている。すなわち、本実施の形態では特に、制御部３０による制御によって、セット動作に続けてダイレクトベリファイ動作を連続的に実行する（「セット＆ダイレクトベリファイ動作」）ようになっている。
【０１２９】
図１８は、第２の実施の形態に係るメモリセル（メモリセル２０Ｄ）の回路構成例を、センスアンプ３２０の回路構成とともに表したものである。
【０１３０】
（メモリセル２０Ｄの構成）
本実施の形態のメモリセル２０Ｄは、第１の実施の形態のメモリセル２０において、選択トランジスタ２２１と記憶素子２１との配置関係、および選択トランジスタ２２２とリファレンス素子２３との配置関係を、それぞれ逆にしたものとなっており、他の構成は同様となっている。すなわち、本実施の形態では、ビット線ＢＬ，／ＢＬは、記憶素子２１またはリファレンス素子２３に対して直接接続されるようになっている。ただし、本実施の形態では、第１の実施の形態で説明した信号線ＶＧＲＳＴの代わりに、信号線ＶＧＳＥＴが用いられている。この信号線ＶＧＳＥＴは、ダイレクトベリファイ動作の際に、一対のトランジスタＴｒ１１，Ｔｒ１２（電圧制御トランジスタ）を介してビット線ＢＬ，／ＢＬへセット電圧を供給するための信号線である。すなわち、信号線ＶＧＳＥＴは、これまで説明した信号線ＶＧＲＳＴと同様の役割を果たす信号線である。
【０１３１】
具体的には、メモリセル２０Ｄでは、ワード線ＷＬが選択トランジスタ２２１のゲートに接続され、ビット線ＢＬが、記憶素子２１を介して選択トランジスタ２２１におけるソースおよびドレインのうちの一方側に接続されている。選択トランジスタ２２１におけるソースおよびドレインのうちの他方側は、所定の電位ＶＣＯＭＭＯＮに接続されている。また、ワード線ＲＥＦＷＬが選択トランジスタ２２２のゲートに接続され、ビット線／ＢＬが、リファレンス素子２３を介して選択トランジスタ２２２におけるソースおよびドレインのうちの一方側に接続されている。選択トランジスタ２２２におけるソースおよびドレインのうちの他方側は、所定の電位ＶＣＯＭＭＯＮに接続されている。
【０１３２】
（セット＆ダイレクトベリファイ動作：実施例５）
本変形例では、例えば図１９に示した実施例５のようにして、セット＆ダイレクトベリファイ動作がなされる。この図１９は、実施例５に係るセット＆ダイレクトベリファイ動作の一例を、タイミング波形図で表わしたものである。図１９において、（Ａ）はワード線ＷＬの電位、（Ｂ）はワード線ＲＥＦＷＬの電位、（Ｃ）は信号線ＲＥＡＤＥＮの電位、（Ｄ）は／ＤＶＲＦＥＮの電位、（Ｅ）は信号線ＢＬＥＱの電位、（Ｆ）は信号線ＷＲＴＥＮの電位、（Ｇ）はＶＣＯＭＭＯＮの電位、（Ｈ）は信号線Ｖｏ，／Ｖｏの電位、（Ｉ）は信号線ＶＧＳＥＴの電位、（Ｊ）はビット線ＢＬ，／ＢＬの電位、をそれぞれ示す。
【０１３３】
この実施例５のセット＆ダイレクトベリファイ動作（タイミングｔ９１〜ｔ９５）も、基本的には、実施例１−１のリセット＆ダイレクトベリファイ動作と同様である。異なる点は、前述したように、信号線ＶＧＲＳＴの代わりに信号線ＶＧＳＥＴを用いていることである。
【０１３４】
以上のように本実施の形態においても、基本的には第１の実施の形態と同様の作用により同様の効果を得ることが可能である。
【０１３５】
＜第１，第２の実施の形態に共通の変形例＞
続いて、上記第１および第２の実施の形態（ならびに各変形例１〜３）に共通の変形例（変形例４，５）について説明する。なお、これらの実施の形態等における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。
【０１３６】
［変形例４］
図２０は、変形例４に係る記憶素子（記憶素子２１Ａ）の断面構成を表したものである。本変形例の記憶素子２１Ａは、ＰＣＭ（Phase Change Memory：相変化型メモリ）により構成されている。
【０１３７】
この記憶素子２１Ａは、下部電極２１１と上部電極２１３との間に、例えばＧｅ2Ｓｂ2Ｔｅ5などのＧｅＳｂＴｅ合金よりなる記憶層２１４を有している。この記憶層２１４では、電流の印加により結晶状態と非晶質状態（アモルファス状態）との相変化を生じ、この相変化に伴って抵抗値（抵抗状態）が可逆的に変化するようになっている。
【０１３８】
本変形例の記憶素子２１Ａでは、下部電極２１１と上部電極２１３との間に正電圧または負電圧が印加されると、記憶層２１４が、高抵抗の非晶質状態から低抵抗の結晶状態へと（または、低抵抗の結晶状態から高抵抗の非晶質状態へ）変化する。このような過程を繰り返すことにより、記憶素子２１Ａに対して、情報の書き込み、および書き込まれた情報の消去を繰り返し行うことができる。
【０１３９】
［変形例５］
図２１は、変形例５に係る記憶素子（記憶素子２１Ｂ）の断面構成を表したものである。本変形例の記憶素子２１Ｂは、ＲｅＲＡＭ（Resistive Random Access Memory：抵抗変化型メモリ）により構成されている。
【０１４０】
記憶素子２１Ｂは、下部電極２１１と上部電極２１３との間に、ＮｉＯ，ＴｉＯ2，ＰｒＣａＭｎＯ3などの酸化物よりなる記憶層２１５を有しており、この酸化物への電圧の印加により抵抗値（抵抗状態）が可逆的に変化するようになっている。
【０１４１】
本変形例の記憶素子２１Ｂでは、下部電極２１１と上部電極２１３との間に正電圧または負電圧が印加されると、記憶層２１５が高抵抗状態から低抵抗状態へと（または、低抵抗状態から高抵抗状態へ）変化する。このような過程を繰り返すことにより、記憶素子２１Ｂに対して、情報の書き込み、および書き込まれた情報の消去を繰り返し行うことができる。
【０１４２】
＜その他の変形例＞
以上、実施の形態および変形例を挙げて本発明を説明したが、本発明はこれらの実施の形態等に限定されず、種々の変形が可能である。
【０１４３】
例えば、上記実施の形態等において説明した各層の材料などは限定されるものではなく、他の材料としてもよい。また、上記実施の形態等では、記憶素子２１，２１Ａ，２１Ｂおよび記録装置１等の構成を具体的に挙げて説明したが、全ての層を備える必要はなく、また、他の層を更に備えていてもよい。
【０１４４】
また、上記実施の形態等では、主に、１つのメモリセル２０内に１つの記憶素子２１と１つのリファレンス素子２３とが配設されている例を挙げて説明したが、この場合には限られない。すなわち、複数のメモリセル２０（複数の記憶素子２１）に対して１つのリファレンス素子２３が設けられているようにしてもよい。
【０１４５】
更に、カレントミラー回路（定電流負荷）を構成する各トランジスタは、上記実施の形態等で説明したＰ型のトランジスタ（例えばＭＯＳトランジスタ）ではなく、Ｎ型のトランジスタ（例えばＭＯＳトランジスタ）であってもよい。
【０１４６】
加えて、本発明に適用される記憶素子としては、上記実施の形態等で説明した記憶素子２１，２１Ａ，２１Ｂには限られず、他の構成の記憶素子を用いるようにしてもよい。具体的には、印加される電圧の極性に応じて可逆的に抵抗状態が変化する記憶素子（バイポーラ型の記憶素子）としては、例えば、ＭＲＡＭ（Magnetoresistive Random Access Memory：磁気抵抗メモリ）等で用いられているＭＴＪ（Magnetic Tunnel Junction：磁気トンネル接合）や、遷移金属酸化物等の抵抗変化素子等の記憶素子を用いるようにしてもよい。更に、このようなバイポーラ型の記憶素子には限られず、印加される電圧に応じて抵抗状態が変化する抵抗変化型の記憶素子であれば、例えばユニポーラ型の記憶素子であってもよい。
【符号の説明】
【０１４７】
１…記憶装置、２…メモリアレイ、２０，２０Ａ，２０Ｃ，２０Ｄ…メモリセル、２１，２１Ａ，２１Ｂ…記憶素子、２１１…下部電極、２１２，２１４，２１５…記憶層、２１２Ａ…抵抗変化層、２１２Ｂ…イオン源層、２１３…上部電極、２２１，２２２…選択トランジスタ、２３…リファレンス素子、３０…制御部、３１…ワード線駆動部、３２…ビット線駆動部・センスアンプ、３２０，３２０Ａ１，３２０Ｂ…センスアンプ、３２０Ａ２…ＶＲＥＦ生成部、Ｔｒ１１〜Ｔｒ１４，Ｔｒ２１，Ｔｒ２２，Ｔｒ３１，Ｔｒ３２，Ｔｒ３４，Ｔｒ４１，Ｔｒ４２，Ｔｒ５１〜Ｔｒ５３，Ｔｒ６１〜Ｔｒ６３，Ｔｒ７１，Ｔｒ７２，Ｔｒ８１〜Ｔｒ８４，Ｔｒ９１〜Ｔｒ９４…トランジスタ、ＷＲＴＤｒ１，ＷＲＴＤｒ２…書き込みドライバ、Ａｍｐ…差動アンプ、Ｌａｔｃｈ…ラッチ回路、ＳＷ１，ＳＷ２…スイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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