(57)【特許請求の範囲】
【請求項１】
２本のデータ線を一組とする複数組のデータ線と複数本のゲート線とがそれぞれ交差する交差部に設けられた複数の画素と、
前記複数組のデータ線に対してそれぞれ設けられており、一組の前記２本のデータ線の一方に正極性映像信号を供給し、かつ、他方のデータ線に負極性映像信号を供給することを、前記複数組のデータ線に対して組単位で順次行う複数のスイッチと、
前記複数のスイッチを水平走査期間内で前記組単位で駆動する水平方向駆動と、複数本の前記ゲート線を水平走査期間毎に選択する垂直方向駆動とを行う水平方向及び垂直方向駆動手段と、
を有し、前記複数の画素のそれぞれは、
対向する画素駆動電極と共通電極との間に液晶層が挟持された液晶素子と、
前記正極性映像信号をサンプリングして一定期間保持する第１のサンプリング及び保持手段と、
前記第１のサンプリング及び保持手段により保持された前記正極性映像信号電圧をインピーダンス変換する第１のバッファアンプと、
前記負極性映像信号をサンプリングして前記一定期間保持する第２のサンプリング及び保持手段と、
前記第２のサンプリング及び保持手段により保持された前記負極性映像信号電圧をインピーダンス変換する第２のバッファアンプと、
前記第１及び第２のバッファアンプでそれぞれインピーダンス変換された前記正極性映像信号電圧及び前記負極性映像信号電圧を、垂直走査期間よりも短い所定の周期で切り替えて前記画素駆動電極に交互に印加するスイッチング手段と、
前記垂直走査期間中の全ての画素に対して、前記スイッチング手段の切り替えタイミングと実質的に同じタイミングで、前記第１及び第２のバッファアンプをアクティブに制御する制御手段と、
を備え、
前記第１及び第２のバッファアンプは、インピーダンス変換用トランジスタと、ゲートに印加されるバイアス電圧によりチヤンネル電流特性を制御可能な定電流負荷トランジスタとをそれぞれ有し、
前記第１及び第２のバッファアンプの各定電流負荷トランジスタは、前記垂直走査期間中の全ての画素に対して、前記スイッチング手段の前記所定の周期の切り替えタイミングに同期して、かつ、前記スイッチング手段の導通期間に対応すると共に前記画素駆動電極の電位が完全に充電された状態になるまでの限られた期間でのみアクティブに制御され、
前記垂直走査期間中の全ての画素の前記液晶素子は、前記スイッチング手段の切り替えタイミングと前記第１及び第２のバッファアンプをアクティブにするタイミングとを実質的に同じタイミングとなるように制御することで、垂直走査周波数よりも高い周波数で駆動されることを特徴とする液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置に係り、特にアクティブマトリクス型の液晶表示装置の駆動方法に関する。
【背景技術】
【０００２】
近年、プロジェクタ装置やプロジェクションテレビには画像を投影するための中心部品
としてＬＣＯＳ（Liquid Crystal on Silicon）型の液晶表示装置が多く用いられている
。このＬＣＯＳ型の液晶表示装置は、透明電極、液晶層、マトリクス状に配置された反射
電極、及びシリコン基板上に液晶駆動回路が形成された液晶駆動素子などが重なった構造
を有している。
【０００３】
図２２は、従来の液晶表示装置に用いられる液晶駆動素子の一例の基本構成図を示す。
この液晶駆動素子は、水平方向駆動回路１０、垂直方向駆動回路２０、入力映像信号７１
を各ビデオスイッチ１−１、１−２、１−３、・・・に供給する水平信号線５、画素部３
０、データ線６−１、６−２、６−３、・・・、及びゲート線８−１、８−２、８−３、
・・・などから構成されている。なお、図中で、各符号のハイフン後のサフィックス番号
は、同一種類の構成要素で異なった位置にあることを示している。また、この図２２は構
成要素全体の一部を示したものである。
【０００４】
画素部３０は、各データ線（６−１、６−２、・・・）と各ゲート線（８−１、８−２
、・・・）の交差部にマトリクス状に配置された画素１１〜１３、２１〜２３、３１〜３
３等からなる。各画素は、画素３３の拡大図及び図２３に示すように、それぞれ画素選択
トランジスタ２（図２３ではＱ）、信号保持容量３（図２３ではＣs）、及び反射電極４
（図２３ではＰＥ）を備えている。画素選択トランジスタ２（Ｑ）は、ゲートが行走査線
であるゲート線６（図２３ではＧ）に接続され、ドレインがデータ線６（図２３ではＤ）
に接続されている。また、図２３に示すように、液晶素子は、対向する反射電極（画素駆
動電極）ＰＥと対向電極（共通電極）ＣＥとの間に液晶表示体（液晶層）ＬＣＭが挟持さ
れた構成とされている。
【０００５】
図２２において、コントローラ６０は、入力映像信号７１に同期するように生成した各
種クロック信号を水平方向駆動回路１０と垂直方向駆動回路２０に供給し（経路は図示せ
ず）、入力映像信号７１と同期した形でデータ線（６−１、６−２、・・・）、ゲート線
（８−１、８−２、・・・）をそれぞれ駆動することで、水平と垂直の各走査を伴った画
素選択を行う。
【０００６】
こうしてデータ線（６−１、６−２、・・・）とゲート線（８−１、８−２、・・・）
の交差部の画素が選択されると、外部から入力された映像信号７１は、ビデオスイッチと
データ線および各画素内にある垂直方向の画素選択トランジスタ２を経由して信号保持容
量３に書き込まれる。そして、信号保持容量３に接続されている反射電極（画素駆動電極
）４を介して液晶が駆動される。
【０００７】
図２３に示す液晶素子は、共通電極ＣＥに固定電圧Ｖcomが印加され、反射電極（画素
駆動電極）ＰＥに映像信号に応じた様々な電圧が供給されることで、液晶表示体ＬＣＭの
光変調率を制御し、映像として表示する。普通、液晶素子は交流駆動した方が信頼性の長
期安定化が図れることから、共通電極ＣＥの固定電圧Ｖcomに対して、反射電極（画素駆
動電極）ＰＥには映像信号に応じて光の変調率が同じになるような正側と負側の電圧を交
互に与えて交流駆動を行っている。
【０００８】
場合によっては、映像信号のダイナミックレンジ縮小などの目的で、正側と負側の電圧
で駆動するタイミングに合わせて、対向電極の電圧を切り替えたりする応用例もあるが、
基本的な考え方は同じである。
【０００９】
図２２の例のような液晶駆動素子においては、通常、各画素への映像信号の書き込みは
１フレームに１回行われ、１フレーム毎に交互に、共通電極に対して正側と負側の映像信
号を信号保持容量３（Ｃs）に書き込んで、液晶を交流駆動することになる。なお、この
場合の書き込み周波数の２倍の周波数で液晶を交流駆動する倍速駆動の例もあるが、周波
数としては、６０Ｈｚが１２０Ｈｚになる程度であり、いずれにしても高い周波数ではな
い。
【００１０】
これは、信号保持容量３（Ｃs）に対する映像信号の書き込みが、ビデオスイッチ（１
−１、１−２、・・・）のオン抵抗とデータ線（６−１、６−２、・・・）の寄生容量、
あるいは画素選択トランジスタ２（Ｑ）のオン抵抗と信号保持容量３（Ｃs）の関係での
充放電によって行われるために、書き込み周波数をこれ以上高くすることは素子コストな
どの観点から簡単ではないという事情もある。
【００１１】
一方、液晶素子に対しては、より高い周波数で交流駆動することで、反射電極（画素駆
動電極）４（ＰＥ）と共通電極ＣＥとの間の直流分をゼロにできれば、焼き付き防止など
信頼性の向上につながり、画像の表示品質も高まる。
【００１２】
これまで、画素選択トランジスタの寄生容量に起因するフィードスルーへの対策（例え
ば、特許文献１参照）や保持容量のリーク対策（例えば、特許文献２参照）など、書き込
まれた信号分の劣化を防止する方法が開示されている。しかしながら、液晶をより高い周
波数で交流駆動する取り組みはあまり検討されてこなかったようである。
【００１３】
なお、同一の走査線に接続された複数個の画素毎に、各画素の保持容量をその走査線に
対応する保持容量線と隣接する走査線に対応する別の保持容量線とに交互に接続し、画素
駆動電極と対向電極の間の直流分を補償するための補償電圧を、保持容量線毎に反転させ
て与えることにより、共通電極線や共通電極の電位変動等に起因する画質劣化の発生を防
止するようにした液晶表示装置は従来知られている（例えば、特許文献３参照）。
【００１４】
【特許文献１】特開２００６−１０８９７号公報
【特許文献２】特開２００２−２５０９３８号公報
【特許文献３】特開２００４−３５４７４２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
前述したように、液晶素子の焼き付き防止などの信頼性を高める手段として、高い周波
数で液晶素子を交流駆動することが望ましいが、画素への書き込み時間などの制約から対
向電極電圧に対して正側と負側の映像信号を交互に高速に書き込むことは難しく、従来は
交流駆動の周波数はフレームレートあるいはその２倍ぐらいの周波数でしか行われていな
い。
【００１６】
また、特許文献３記載の液晶表示装置では、補償電圧はフレーム毎にしか極性反転がで
きず、また、画像信号電圧は共通電極の電圧Ｖcomに対して正側と負側の２種類の電圧が
必要である。
【００１７】
本発明は以上の点に鑑みなされたもので、アナログ駆動型の液晶表示装置において、正
と負の極性に相当する２種類の電圧を各画素内に持つことで、フレーム周波数の数十倍の
レートで極性反転させることで、液晶を従来よりも高速に交流駆動することができ、更に
は液晶のばらつきの許容度を高めると共に生産性を向上し得る液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記目的を達成するため、本発明は、２本のデータ線を一組とする複数組のデータ線と複数本のゲート線とがそれぞれ交差する交差部に設けられた複数の画素と、前記複数組のデータ線に対してそれぞれ設けられており、一組の前記２本のデータ線の一方に正極性映像信号を供給し、かつ、他方のデータ線に負極性映像信号を供給することを、前記複数組のデータ線に対して組単位で順次行う複数のスイッチと、前記複数のスイッチを水平走査期間内で前記組単位で駆動する水平方向駆動と、複数本の前記ゲート線を水平走査期間毎に選択する垂直方向駆動とを行う水平方向及び垂直方向駆動手段と、を有し、前記複数の画素のそれぞれは、対向する画素駆動電極と共通電極との間に液晶層が挟持された液晶素子と、前記正極性映像信号をサンプリングして一定期間保持する第１のサンプリング及び保持手段と、前記第１のサンプリング及び保持手段により保持された前記正極性映像信号電圧をインピーダンス変換する第１のバッファアンプと、前記負極性映像信号をサンプリングして前記一定期間保持する第２のサンプリング及び保持手段と、前記第２のサンプリング及び保持手段により保持された前記負極性映像信号電圧をインピーダンス変換する第２のバッファアンプと、前記第１及び第２のバッファアンプでそれぞれインピーダンス変換された前記正極性映像信号電圧及び前記負極性映像信号電圧を、垂直走査期間よりも短い所定の周期で切り替えて前記画素駆動電極に交互に印加するスイッチング手段と、前記垂直走査期間中の全ての画素に対して、前記スイッチング手段の切り替えタイミングと実質的に同じタイミングで、前記第１及び第２のバッファアンプをアクティブに制御する制御手段と、を備え、前記第１及び第２のバッファアンプは、インピーダンス変換用トランジスタと、ゲートに印加されるバイアス電圧によりチヤンネル電流特性を制御可能な定電流負荷トランジスタとをそれぞれ有し、前記第１及び第２のバッファアンプの各定電流負荷トランジスタは、前記垂直走査期間中の全ての画素に対して、前記スイッチング手段の前記所定の周期の切り替えタイミングに同期して、かつ、前記スイッチング手段の導通期間に対応すると共に前記画素駆動電極の電位が完全に充電された状態になるまでの限られた期間でのみアクティブに制御され、前記垂直走査期間中の全ての画素の前記液晶素子は、前記スイッチング手段の切り替えタイミングと前記第１及び第２のバッファアンプをアクティブにするタイミングとを実質的に同じタイミングとなるように制御することで、垂直走査周波数よりも高い周波数で駆動されることを特徴とする液晶表示装置を提供する。
【００１９】
これにより、各画素に映像信号に対応した正極性電圧と負極性電圧を第１及び第２のサンプリング及び保持手段に同時並列的に保持する構成のため、次のフレームの映像信号が書き込まれるまでの１フレーム期間の途中の任意の周期でスイッチング手段により正負極性の駆動電圧を切り替えることにより、液晶素子を１フレーム走査周期より高い周波数で交流駆動できる。すなわち、この発明では、液晶素子の交流駆動周波数を、垂直走査周波数によらず、正負極性の駆動電圧の切り替え周期で自由に設定することができ、従来の液晶表示装置と比較して液晶駆動周波数を飛躍的に高めることができる。
【００２０】
また、上記の液晶表示装置は、第１のサンプリング及び保持手段により保持された正極性映像信号電圧をインピーダンス変換する第１のバッファアンプと、第２のサンプリング及び保持手段により保持された負極性映像信号電圧をインピーダンス変換する第２のバッファアンプと、を更に有し、スイッチング手段は、第１及び第２のバッファアンプから出力される正極性映像信号電圧及び負極性映像信号電圧を所定の周期で交互に切り替える構成としてもよい。
【００２１】
これにより、上記スイッチング手段により正負極性の駆動電圧を切り替えて液晶素子を交流駆動する際に、第１及び第２のサンプリング及び保持手段で保持された信号電圧を直接画素駆動電極に伝達するのではなく、第１及び第２のバッファアンプを介して画素駆動電極を駆動するため、スイッチング素子の交互切り替えを複数回高速で行っても信号電圧のレベルが低下することがなく、より理想的な交流駆動が実現できるという利点が得られる。
【００２２】
また、上記の液晶表示装置は、スイッチング手段の出力端子と接地電位間に第１及び第２のバッファアンプの共通の負荷素子を接続した構成としてもよい。
【００２３】
これにより、バッファアンプの負荷素子を、正極性、負極性双方の第１及び第２のバッファアンプで共用するため、１画素当たりのトランジスタ数を減らすことができ、より高い画素密度を実現できる。またトランジスタ数の削減により、画素回路の高歩留まり化、低コスト化などの特長が得られる。
【００２４】
また、上記の液晶表示装置は、第１及び第２のバッファアンプは、それぞれインピーダンス変換用トランジスタと、ゲートに印加されるバイアス電圧によりチャンネル電流特性を制御可能な定電流負荷トランジスタとを有し、スイッチング手段の所定の周期の切り替えタイミングに同期して、バイアス電圧を制御して定電流負荷トランジスタを間欠的にアクティブに制御する制御手段を備えた構成としてもよい。
【００２５】
これにより、第１及び第２のバッファアンプの負荷電流の制御を画素駆動電圧の極性切り替えスイッチング手段の制御タイミングと同期させるとともに、上記極性切り替え周期の一部の短い期間のみに限定し、極性切り替え時以外には常時電流が流れないように制御を行うことにより消費電流の増大を抑えられる。
【００２６】
また、上記の液晶表示装置は、表示画面を構成する複数の画素からなる画素部全体を、連続する複数行の各画素を１グループとする複数のグループに分割したとき、複数の分割グループ内の複数の定電流負荷トランジスタを、各分割グループ単位で時分割的にアクティブに制御する時分割制御手段を備えた構成としてもよい。
【００２７】
これにより、複数の画素行を単位として表示画素部を複数グループに分割し、上記極性反転制御とバッファアンプの負荷電流の制御を上記グループ毎に所定の時間差を持たせて制御することにより、全画素のバッファアンプが同時にアクティブにならないようにする。これにより、バッファアンプによる消費電流が全画素で一括、集中して流れることを防止し、電源系配線パターンなどの信頼性確保や動作安定化を実現することが可能となる。
【００２８】
また、上記の液晶表示装置は、画素駆動電極に印加される正極性映像信号電圧と負極性映像信号電圧との切り替え周期に同期して、液晶層にかかる電位差の絶対値が常に略同一となるよう共通電極に印加する共通電極電圧を２つの異なるレベル間で変化させる共通電極電圧制御手段を備えた構成としてもよい。
【００２９】
これにより、液晶素子に印加する駆動電圧の基準である共通電極電圧を画素駆動電極電圧の極性と逆極性となるようにレベルを切り替えて駆動することで、共通電極を固定基準電圧で駆動する場合に比較して、画素側の駆動電圧の振幅を１/２程度以下に低減できる。これにより、画素回路や周辺走査回路を構成するトランジスタの必要耐圧が大幅に低減され、特殊な高耐圧構造、プロセスの適用が不要となり、装置コストが低減できる。また、低耐圧、小型トランジスタで画素回路などの駆動部が構成できるため、より高画素密度の液晶表示装置が実現でき、トランジスタ耐圧の低減により単位チャンネル幅あたりの駆動能力の高いトランジスタの採用が可能となるため、高速駆動動作への対応が容易となる。
【００３０】
また、上記の液晶表示装置は、共通電極電圧制御手段は、画素駆動電極に印加される正極性映像信号電圧と負極性映像信号電圧との切り替えタイミングに先行して、共通電極に印加する共通電極電圧を２つの異なるレベル間で変化させる構成としてもよい。
【００３１】
これにより、画素駆動電極と共通電極との間の液晶層で形成される画素駆動電極と共通電極間に形成される容量結合でフローティング状態にある画素駆動電極電位に変動が生じても、液晶駆動電圧の振幅が減少することがなく、駆動電圧を効率良く液晶層に印加できる。
【００３２】
また、上記の液晶表示装置は、画素駆動電極と同じ組の２本のデータ線のうちの一方のデータ線との間に接続された画素検査用スイッチング手段と、画素駆動電極に正極性映像信号電圧と負極性映像信号電圧とを交互に切り替えて供給する画像表示時は検査用スイッチング手段をオフし、画素の検査時は検査用スイッチング手段をオンとして画素駆動電極から画素駆動電極電圧を検査用スイッチング手段を介して一方のデータ線に読み出す画素検査制御手段とを有する構成としてもよい。
【００３３】
これにより、画素駆動電極の駆動電圧検査モード時に上記検査用スイッチング手段を行単位でオン状態とし、信号線側に画素駆動電極の駆動電圧を読み出せる構成とすることで、画素欠陥情報の取得や、画素毎のバッファアンプ特性のばらつき情報が取得できるため、製造コスト低減や、画素特性ばらつきを入力映像データの補正処理でキャンセルする処理が容易に導入でき、高画質化が図れる。
【００３４】
ここで、上記の画素検査制御手段は、画像表示時は表示画面を構成する複数の画素内の検査用スイッチング手段をすべてオフに制御し、画素の検査時は複数の画素のうち同じ画素行にある各画素内の検査用スイッチング手段をオンとするように、画素行単位で制御する。
【００３５】
また、上記の液晶表示装置は、スイッチング手段による画素駆動電極に印加される正極性映像信号電圧と負極性映像信号電圧との切り替え周期と、共通電極電圧制御手段による共通電極電圧のレベル変化周期とが、複数本のゲート線の選択周期である水平走査周期のＮ倍（Ｎは任意の自然数）で、かつ、垂直走査開始基準タイミングに対して各フレームで一定の位相関係で動作するように制御するタイミング制御手段を備えた構成としてもよい。
【００３６】
これにより、極性反転制御に関わる信号（切り替えスイッチの制御信号、共通電極電圧）と画素書き込み動作の干渉によって発生する映像ノイズが画面上を流れ、映像品位の低下を抑制することができる。
【００３７】
また、上記のタイミング制御手段を、極性反転制御の同一極性期間に連続して複数行の各画素に映像信号の書き込みを行っている期間において、共通電極電圧のレベル変化周期の極性と、画素駆動電極電圧の切り替え周期の極性とが、走査フレーム毎に逆転するようにスイッチング手段と共通電極電圧制御手段による切り替えの相互タイミングを制御する構成としてもよい。
【００３８】
これにより、上記した極性反転制御に関わる信号（切り替えスイッチの制御信号、共通電極電圧）と画素書き込み動作の干渉によって発生する映像ノイズ、輝度変動について、正極性と負極性で差があっても、フレーム毎に垂直走査と極性反転の位相関係を入れ替えるため、これらの影響がフレーム間で時間的に平均化され、画像品位の向上が実現できるという特長がある。
【００３９】
上記の液晶表示装置のデータ線駆動回路は、複数ビットの画素データが時系列的に合成されたデジタル映像信号を１ライン分ずつ順次格納するシフトレジスタ回路と、シフトレジスタ回路に順次格納される１ライン分のデジタル映像信号を１水平走査期間保持するラッチ回路と、複数の階調値が水平走査期間内で順次に変化する基準階調データを出力する階調カウンタと、ラッチ回路より出力される１ライン分の画素データの値と階調カウンタより出力される基準階調データの階調値とを比較し、両者が一致した時点で一致パルスを発生するコンパレータと、水平走査期間周期で映像の黒レベルから白レベルまでレベルが上昇する方向、あるいは白レベルから黒レベルまでレベルが下降する方向に変化する周期的な掃引信号である第１の基準電圧と、第１の基準電圧に対して所定の電位について反転関係にある周期的な掃引信号である第２の基準電圧とを発生する基準電圧発生回路と、複数の画素が、複数本のゲート線とそれぞれ交差する交差部に接続された２本のデータ線を一組とする複数組のデータ線のうち、同じ列方向に配置された画素の一組のデータ線毎に対応して設けられ、一致パルスにより第１及び第２の基準電圧をそれぞれサンプリングして、一致パルスの発生タイミングに対応したレベルの駆動信号を発生して出力する複数のアナログスイッチと、を備え、複数のアナログスイッチは、それぞれの第１の入力端子に第１の基準電圧が共通に入力され、かつ、第２の入力端子に第２の基準電圧が共通に入力され、それぞれ対応して設けられた各組２本のデータ線のうち、一方のデータ線に対して第１の基準電圧を一致パルスによりサンプリングして得た第１の駆動信号を出力し、これと同時に他方のデータ線に対して第２の基準電圧を一致パルスによりサンプリングして得た第２の駆動信号を出力する。
【００４０】
ここで、上記の基準電圧発生回路は、第１の基準電圧を伝送する第１の配線と第２の基
準電圧を伝送する第２の配線とを一組とする複数組の配線グループに、第１及び第２の基
準電圧を分割して出力し、複数の画素は複数のグループの画素列に分割され、各グループ
の画素列のアナログスイッチの第１及び第２の入力端子は、複数組の配線グループのうち
、それぞれ対応して割り当てた各組の配線グループの第１及び第２の配線に接続されてい
てもよい。
【００４１】
また、上記の液晶表示装置のデータ線駆動回路は、基準電圧発生回路から複数のアナログスイッチの第１及び第２の入力端子に第１及び第２の基準電圧をそれぞれ伝送する第１及び第２の配線に、それらの配線の長手方向について位置の異なる複数の給電点を設けた構成としてもよい。
【００４２】
また、上記の液晶表示装置の駆動方法は、２本のデータ線を一組とする複数組のデータ線と複数本のゲート線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれにおいて各組２本のデータ線の一方で伝送される正極性映像信号に対応した駆動電圧を画素駆動電極に垂直走査期間より短い所定周期でサンプリングして第１の一定期間保持する第１のサンプリングステップと、第１のステップによるサンプリング時点より所定周期の半分の周期の時間差のタイミングで、各組２本のデータ線の他方で伝送される負極性映像信号に対応した駆動電圧を画素駆動電極に所定周期でサンプリングして第１の一定期間保持する第２のサンプリングステップと、第１のサンプリングステップによるサンプリングに同期して、保持された正極性映像信号電圧をインピーダンス変換する第１のバッファアンプを第２の一定期間アクティブとする第１のインピーダンス変換ステップと、第２のサンプリングステップによるサンプリングに同期して、保持された負極性映像信号電圧をインピーダンス変換する第２のバッファアンプを第２の一定期間アクティブとする第２のインピーダンス変換ステップと、第１及び第２のインピーダンス変換ステップによりインピーダンス変換された第正極性映像信号電圧と負極性映像信号電圧とを、複数の画素のそれぞれに設けられた、液晶素子の画素駆動電極に交互に印加する画素駆動電極電圧印加ステップとを含む手順としてもよい。
【００４３】
また、上記の液晶表示装置の駆動方法は、表示画面を構成する複数の画素からなる画素部全体を、連続する複数行の各画素を１グループとする複数のグループに分割したとき、複数の分割グループ内の第１及び第２のバッファアンプの負荷素子を、各分割グループ単位で時分割的にアクティブに制御する時分割制御ステップを含む手順としてもよい。
【００４４】
また、上記の液晶表示装置の駆動方法は、画素駆動電極に印加される正極性映像信号電圧と負極性映像信号電圧との切り替え周期に同期して、液晶素子の液晶層にかかる電位差の絶対値が常に略同一となるよう液晶素子の画素駆動電極に対向する共通電極に印加する共通電極電圧を２つの異なるレベル間で変化させる共通電極電圧制御ステップを更に含み、共通電極電圧制御ステップにより共通電極電圧のレベルを変化させた後に、第１のサンプリングステップによるサンプリングと第２のサンプリングステップによるサンプリングとを順次に行う手順としてもよい。
【００４５】
また、上記の液晶表示装置の駆動方法は、画素駆動電極電圧印加ステップによる正極性映像信号電圧と負極性映像信号電圧との切り替え周期と、共通電極電圧制御ステップによる共通電極電圧のレベル変化周期とが、複数本のゲート線の選択周期である水平走査周期のＮ倍（Ｎは任意の自然数）で、かつ、垂直走査開始基準タイミングに対して各フレームで一定の位相関係で動作するように制御するタイミング制御ステップを更に含む手順としてもよい。
【００４６】
また、上記の液晶表示装置の駆動方法は、タイミング制御ステップは、極性反転制御の同一極性期間に連続して複数行の各画素に映像信号の書き込みを行っている期間において、共通電極電圧のレベル変化周期の極性と、画素駆動電極電圧の切り替え周期の極性とが、走査フレーム毎に逆転するように画素駆動電極電圧印加ステップと共通電極電圧制御ステップによる切り替えの相互タイミングを制御する手順としてもよい。
【発明の効果】
【００４７】
本発明によれば、画素への書き込み周波数を増加させることなく、高速に液晶を交流駆
動できるため、画素駆動電極と共通電極の間の直流分を低減させることができ、液晶の焼
き付き防止など画質や信頼性を向上できると共に、共通電極の電圧調整の余裕度が増えて
生産性も向上できる。このことは、液晶の交流駆動が低周波数の場合の信頼性・安定性や
表示品位低下などを大幅に改善することが可能となる他、製造歩留まりの向上や駆動回路
の小規模化などの効果により、低コストの液晶表示装置が実現できる。液晶の特性ばらつ
きに対しての許容度が大きくなることをも意味し、コストダウンにもつながる。
【発明を実施するための最良の形態】
【００４８】
以下、図面を用いて本発明の実施形態について説明する。
【００４９】
図１は、本発明になる液晶表示装置における画素回路の第１の実施の形態の回路図、図
２は、本発明になる液晶表示装置に用いられる液晶駆動素子の一実施の形態の基本構成図
を示す。両図中、同一構成部分には同一符号を付してある。
【００５０】
本実施の形態の液晶表示装置における各画素は、図１に示す画素回路の構成とされてい
る。図１に示すように、本実施の形態の画素回路はゲート線８−１にゲートがそれぞれ接
続された画素選択トランジスタＱ１及びＱ２と、画素選択トランジスタＱ１、Ｑ２の各ソ
ースに一端がそれぞれ接続され、他端が共通電極線７に共通に接続された保持容量（キャ
パシタ）Ｃ１及びＣ２と、画素選択トランジスタＱ１と保持容量Ｃ１との接続点、及び画
素選択トランジスタＱ２と保持容量Ｃ２との接続点に入力端がそれぞれ接続されたバッフ
ァアンプＡ１及びＡ２と、バッファアンプＡ１及びＡ２の各出力端に一端が接続された切
り替えスイッチＳ１及びＳ２と、切り替えスイッチＳ１及びＳ２の各他端の共通接続点と
共通電極線７との間に接続された液晶駆動用の保持容量Ｃ３と、反射電極（以下、画素駆
動電極ともいう）４とで構成されている。画素選択トランジスタＱ１及びＱ２の各ドレイ
ンは、データ線６−１ａ及び６−１ｂに別々に接続されている。本実施の形態の液晶素子
は、図２３に示した周知の構造の液晶素子で、上記の反射電極４に相当する画素駆動電極
ＰＥと、上記の画素駆動電極ＰＥに対向する対向電極に相当する共通電極ＣＥとの間に液
晶表示体（液晶層）ＬＣＭが挟持された構造である。
【００５１】
本発明になる液晶表示装置に用いられる液晶駆動素子の一実施の形態の基本構成は、図
２に示され、これは図２２の基本構成と同様である。ただし、本実施の形態では、図２に
示すように、水平信号線と、データ線、スイッチはそれぞれ２系統設けられている。すな
わち、本実施の形態の液晶駆動素子は、水平方向駆動回路１０、垂直方向駆動回路２０、
共通電極電圧に対して正側の映像信号７１ａと、負側の映像信号７１ｂとを２系統のビデ
オスイッチ１−１ａと１−１ｂ、１−２ａと１−２ｂ、・・・に別々に供給する２系統の
水平信号線５ａ、５ｂと、画素部３０と、２系統のデータ線６−１ａと６−１ｂ、６−２
ａと６−２ｂ、・・・、及びゲート線８−１、８−２、・・・などから構成されている。
なお、図中で、各符号のハイフン後のサフィックス番号は、同一種類の構成要素で異なっ
た位置にあることを示している。また、サフィックス番号に続くアルファベットの小文字
ａは２系統のうちの１系統目、ｂは２系統目であることを示す。なお、この図２は構成要
素全体の一部を示したものである。
【００５２】
画素部３０は、２系統のデータ線（６−１ａと６−１ｂ、・・・）とゲート線（８−１
、８−２、・・・）の交差部にマトリクス状に配置された、それぞれ図１の回路構成の画
素４１、４２、５１、５２等からなる。水平方向駆動回路１０は２系統のスイッチ１−１
ａ、１−１ｂと２系統のデータ線６−１ａ、６−１ｂを介して第１列目の画素４１、５１
、・・・の画素選択トランジスタＱ１、Ｑ２のドレインにそれぞれ接続されている。
【００５３】
同様に、水平方向駆動回路１０は、２系統のスイッチ１−２ａ、１−２ｂと２系統のデ
ータ線６−２ａ、６−２ｂを介して第２列目の画素４２、５２、・・・の画素選択トラン
ジスタＱ１、Ｑ２のドレインにそれぞれ接続され、第３列目以降の画素の２つの画素選択
トランジスタのドレインにも同様に２系統のスイッチと２系統のデータ線を介してそれぞ
れ接続されている。
【００５４】
垂直方向駆動回路２０は、ゲート線８−１を介して画素部３０内の第１行目の画素４１
、４２、・・・のそれぞれ２つの画素選択トランジスタＱ１及びＱ２のゲートに共通接続
されている。同様に、垂直方向駆動回路２０は、各ゲート線を介して画素部３０内の同じ
行の画素のそれぞれ２つの画素選択トランジスタのゲートに共通接続されている。
【００５５】
また、コントローラ６０は、入力映像信号７１ａ、７１ｂに同期するように生成した各
種クロック信号を水平方向駆動回路１０と垂直方向駆動回路２０に供給し（経路は図示せ
ず）、入力映像信号７１ａ、７１ｂと同期した形でデータ線（６−１ａ、６−１ｂ、・・
・）、ゲート線（８−１、８−２、・・・）をそれぞれ駆動することで、水平と垂直の各
走査を伴った画素選択を行う。これにより、本実施の形態では、液晶の交流駆動を高速に
行うことが可能になる。
【００５６】
次に、図１に示す第１の実施の形態の画素回路の動作について説明する。データ線６−
１ａは、液晶の共通電極電圧に対して正側の映像信号７１ａを供給する。また、これと同
時に、データ線６−１ｂは、共通電極電圧に対して負側の映像信号７１ｂを供給する。画
素選択トランジスタＱ１及びＱ２は、ゲート線８−１を介してゲートに印加される電圧に
より同時にオンになる。これにより、データ線６−１ａから供給される正側の映像信号７
１ａが、画素選択トランジスタＱ１のドレイン、ソースを介して保持容量Ｃ１に書き込ま
れる。一方、これと同時に、データ線６−１ｂから供給される負側の映像信号７１ｂが、
画素選択トランジスタＱ２のドレイン、ソースを介して保持容量Ｃ２に書き込まれる。
【００５７】
続いて、画素選択トランジスタＱ１及びＱ２は、ゲート線８−１を介してゲートに印加
される電圧により同時にオフになる。これにより、画素選択トランジスタＱ１及びＱ２が
次にオンとなる次の映像信号７１ａ、７１ｂの書き込みまで、保持容量Ｃ１、Ｃ２に正側
と負側の映像信号７１ａ、７１ｂがそれぞれ保持される。
【００５８】
保持容量Ｃ１、Ｃ２にそれぞれ保持された正側と負側の映像信号７１ａ、７１ｂは、そ
れぞれ高入力抵抗のインピーダンス変換回路であるバッファアンプＡ１、Ａ２を介して読
み出され、切り替えスイッチＳ１、Ｓ２で交互に選択されて、反射電極４（画素駆動電極
ＰＥ）の電圧を変化させることで液晶を交流駆動する。
【００５９】
この画素構成によれば、１フレームに１度、正側と負側の映像信号７１ａ、７１ｂを保
持容量Ｃ１、Ｃ２に書き込んでしまえば、次のフレームの映像信号が書き込まれるまでの
１フレーム期間、何回でも切り替えスイッチＳ１及びＳ２を交互に切り替えて液晶を交流
駆動できる。
【００６０】
つまり、図１の本実施の形態の画素回路によれば、映像信号の書き込み周期とは独立に
液晶を、例えばフレーム周波数の数十倍の高周波数で交流駆動することが可能になる。こ
れにより、本実施の形態は、焼き付き防止、信頼性向上、シミ・ムラなどが見えない表示
品位の向上、などの効果が得られる。また、本実施の形態では、極性反転に合わせて、液
晶の対向電極の電圧を振る（変える）ことが可能になり、信号電圧を従来の半分以下にす
ることも可能になる。
【００６１】
また、本実施の形態の液晶表示装置を標準のＣＭＯＳプロセスを用いて作製することが
できるので、１画素に２つの選択画素トランジスタＱ１及びＱ２、２つのバッファアンプ
Ａ１及びＡ２、２つの切り替えスイッチＳ１及びＳ２、２つの保持容量Ｃ１及びＣ２が存
在し、素子数が比較的多くても、この素子数の増加が必ずしもコストアップにはならない
。
【００６２】
ここで、各画素にはバッファアンプＡ１及びＡ２があり、小電流といえどもここに直流
電流を流し続けると、液晶駆動素子全体としては１００万画素以上あるのが普通なので、
消費電力増加や発熱などの悪影響も考えられる。
【００６３】
この防止策として、バッファアンプＡ１及びＡ２や切り替えスイッチＳ１及びＳ２は、
信号読み出しに必要な期間だけイネーブルするパルス駆動を行うのが有効である。保持容
量Ｃ３はこの動作を行わせるためのもので、イネーブル期間にはオンとされた切り替えス
イッチＳ１又はＳ２を通した信号を保持容量Ｃ３に書き込み、どちらもオフの時には書き
込まれた信号を保持容量Ｃ３に保持しつつ液晶を駆動する。これにより、消費電力の大幅
な増加を抑えつつ、従来よりも高い周波数で液晶を交流駆動することができ、前述したよ
うな多くの効果が得られる。
【００６４】
図３は、図１に示した本発明になる液晶表示装置の第１の実施の形態の画素回路をより
詳細に表した詳細回路図を示す。図３に示すように、本実施形態の液晶表示装置の一つの
画素回路は、正極性、負極性の画素信号を書き込むための画素選択トランジスタＱ１及び
Ｑ２と、各々の極性の画像信号電圧を並列的に保持する独立した２つの保持容量Ｃs1及び
Ｃs2（図１のＣ１、Ｃ２に相当）と、トランジスタＱ３〜Ｑ８と、反射電極ＣＥ等からな
る図２３に示したと同じ構成の液晶素子とからなる。
【００６５】
トランジスタＱ３及びＱ７からなるインピーダンス変換用ソースフォロワ回路は、図１
のバッファアンプＡ１を構成している。トランジスタＱ４及びＱ８からなるインピーダン
ス変換用ソースフォロワ回路は、図１のバッファアンプＡ２を構成している。また、トラ
ンジスタＱ３のソースにドレインが接続されたトランジスタＱ５と、トランジスタＱ４の
ソースにドレインが接続されたトランジスタＱ６とは、それぞれ図１の切り替えスイッチ
Ｓ１、Ｓ２に相当するスイッチングトランジスタである。トランジスタＱ５及びＱ６の各
ソースは液晶素子の反射電極ＣＥに接続されている。なお、図１の保持容量Ｃ３は図３に
は図示されていない。保持容量Ｃ３は、トランジスタＱ５及びＱ６の寄生容量や液晶の寄
生容量で代用することが可能であり、また反射電極ＰＥのノードのリーク電流が充分に小
さい場合は作成しなくてもよいためである。
【００６６】
画素部データ線は、各画素回路について正極性用データ線Ｄ+、負極性用データ線Ｄ-の
２本一組で構成され、図示しないデータ線駆動回路でサンプリングされた互いに極性の異
なる映像信号が供給される。画素選択トランジスタＱ１、Ｑ２の各ドレイン端子は各々正
極性用データ線Ｄｉ+（図１の６−１ａに相当）、負極性用データ線Ｄｉ-（図１の６−１
ｂに相当）に接続され、各ゲート端子は同一行について行走査線Ｇj（図１のゲート線８
−１に相当）に接続されている。
【００６７】
図示しない垂直走査回路より走査パルスが供給されると画素選択トランジスタＱ１、Ｑ
２は同時にオン状態となり、保持容量Ｃs1、Ｃs2に各々正極性、負極性の信号電圧が蓄積
される。トランジスタＱ３及びＱ７からなる回路部と、トランジスタＱ４及びＱ８からな
る回路部は、それぞれ所謂ソースフォロワ・バッファであり、トランジスタＱ３、Ｑ４が
信号入力トランジスタ、トランジスタＱ７、Ｑ８が定電流源負荷として機能する。定電流
源負荷用トランジスタＱ７、Ｑ８は、ゲートが同一行画素について行方向配線Ｂに共通配
線され、定電流負荷のバイアス制御が可能な構成となっている。ＭＯＳ型トランジスタＱ
３、Ｑ７、Ｑ４、Ｑ８によるソースフォロワ・バッファの入力抵抗はほぼ無限大である。
このため、従来のアクティブマトリクス型液晶表示装置と同様に、保持容量端子の蓄積電
荷はリークすることなく、１垂直走査期間後に信号が新たに書き込まれるまで保持される
。
【００６８】
スイッチングトランジスタＱ５、Ｑ６は、ソースフォロワ・バッファの出力信号を反射
電極（画素駆動電極）ＰＥ、液晶表示体ＬＣＭ及び共通電極ＣＥからなる画素表示部にス
イッチして送出する。正極性信号のスイッチングを行うトランジスタＱ５と、負極性信号
のスイッチングを行うトランジスタＱ６の各々のゲート端子は独立しており、各々が同一
行画素について行方向の配線Ｓ+、Ｓ-に接続されている。
【００６９】
この配線Ｓ+、Ｓ-に交互に供給されるゲート制御信号は、スイッチングトランジスタＱ
５、Ｑ６を交互にオン状態として画素駆動部に正極性、負極性に反転する液晶駆動信号を
与えることができる。従来のアクティブマトリクス型液晶表示装置では、垂直走査周期で
しか極性反転を実現できなかったのに対し、本実施の形態では画素回路そのものに極性反
転機能を備えており、これを高速で制御することにより、垂直走査周波数の制約のない、
高い周波数での交流駆動が可能である。
【００７０】
次に、本発明の第２の実施の形態の画素回路について説明する。図４は、本発明になる
アクティブマトリクス型の液晶表示装置の第２の実施の形態の画素回路の詳細回路図を示
す。同図中、図３と同一構成部分には同一符号を付し、その説明を省略する。図４に示す
本実施の形態の画素回路の基本的な構成と機能は図１及び図３に示した第１の実施の形態
の画素回路と類似しており、重複内容については説明を省略する。図４に示す本実施の形
態の画素回路の特徴は、ソースフォロワ・バッファを形成する定電流負荷用トランジスタ
Ｑ９が、極性切り替えスイッチングトランジスタＱ５、Ｑ６の後段、すなわち画素駆動電
極ＰＥのノードに配置され、正極性・負極性のソースフォロワ回路双方の負荷として共通
に機能する構成となっている点にある。
【００７１】
従って、本実施の形態によれば、画素回路あたりのトランジスタ素子数は図１及び図３
に示した第１の実施の形態の画素回路と比較して１つ少なくて済み、また、同一画素内で
の正極性のバッファアンプと負極性のバッファアンプそれぞれの負荷ばらつきを要因とし
た正負極の特性差を抑えることができる、という利点がある。
【００７２】
次に、本発明になる液晶表示装置の第３の実施の形態の画素回路について説明する。図
５は、本発明になる液晶表示装置の第３の実施の形態の画素回路の回路図、図６は、画素
回路として図５の回路を用いた本発明になる液晶表示装置の一実施の形態の要部の構成図
を示す。両図中、図１と同一構成部分には同一符号を付してある。図５に示した本実施形
態の画素回路では、前述した図４の画素回路と比較して、更に、画素駆動電極と映像信号
書き込み用データ線６-１ａの間に検査用スイッチング手段として、トランジスタＱ１０
を追加した点に特徴がある。
【００７３】
同じ行にある画素回路内のトランジスタＱ１０の読み出し制御端子であるゲートは、読
み出し用スイッチの選択線ＲＤに共通配線されている。この選択線ＲＤを介してトランジ
スタＱ１０のゲートに印加される選択制御信号は、通常の画像表示モード時には全画素行
のトランジスタＱ１０をオフ状態に制御し、画素検査モード時には検査対象の画素行のト
ランジスタＱ１０を順次オンとする。ここで、画素検査モードは、複数の画素がマトリク
ス状に配置された画素部から１画素ずつ画素値をデータ線に読み出して、１画素ずつ欠陥
の有無を検査するモードである。従って、画素検査モードでは、データ線には書き込み用
映像信号は入力されず、画素部が読み出しモードとされる。
【００７４】
このような画素検査モードでの行選択手段は、映像信号の書き込みと同様に、シフトレ
ジスタで構成される垂直方向駆動回路と同様な構成で実現される。また、信号書き込み用
の垂直方向駆動回路のシフトレジスタを上記画素検査モードの行選択手段と共用すること
も可能である。
【００７５】
図６は、上記画素検査モードに対応した液晶表示装置の一実施の形態の全体構成図を示
す。同図中、図２と同一構成部分には同一符号を付してある。図６において、画素回路８
１は、垂直方向にｎ行設けられ、水平方向には図示を省略したがｍ列設けられている。一
行目のｍ個の画素回路８１にはゲート線８−１と、読み出し用スイッチの選択線ＲＤ１と
が共通に接続されている。ｎ行目のｍ個の画素回路８１にはゲート線８−ｎと、読み出し
用スイッチの選択線ＲＤｎとが共通に接続されている。他の各行ｉのｍ個の画素回路８１
も同様に、各画素行毎に、ゲート線８−ｉと読み出し用スイッチの選択線ＲＤｉとが共通
に接続されている。
【００７６】
ＡＮＤ回路１−１は、制御端子ＷＴ/ＲＤからの選択制御信号と垂直方向駆動回路２０
の１行目の出力端子からの垂直方向駆動信号とを論理積演算してゲート線８−１へ出力す
る。ＡＮＤ回路１−２は、制御端子ＷＴ/ＲＤからの選択制御信号をインバータＩＮＶで
論理反転した信号と、垂直方向駆動回路２０の１行目の出力端子からの垂直方向駆動信号
とを論理積演算して読み出し用スイッチの選択線ＲＤ１へ出力する。
【００７７】
ＡＮＤ回路ｎ−１は、制御端子ＷＴ/ＲＤからの選択制御信号と垂直方向駆動回路２０
のｎ行目の出力端子からの垂直方向駆動信号とを論理積演算してゲート線８−ｎへ出力す
る。ＡＮＤ回路ｎ−２は、制御端子ＷＴ/ＲＤからの選択制御信号をインバータＩＮＶで
論理反転した信号と、垂直方向駆動回路２０のｎ行目の出力端子からの垂直方向駆動信号
とを論理積演算して読み出し用スイッチの選択線ＲＤｎへ出力する。
【００７８】
他の画素行ｉの各画素回路も同様に、上記選択制御信号と垂直方向駆動回路２０のｉ行
目の出力端子からの垂直方向駆動信号とを論理積演算してゲート線８−ｉへ出力するＡＮ
Ｄ回路と、上記選択制御信号をインバータＩＮＶで論理反転した信号と、垂直方向駆動回
路２０のｉ行目の出力端子からの垂直方向駆動信号とを論理積演算して読み出し用スイッ
チの選択線ＲＤｉへ出力するＡＮＤ回路に接続されている。これらの選択線ＲＤ１〜ＲＤ
ｉは、同じ画素行の画素回路８１内の図５に示したトランジスタＱ１０のゲートに接続さ
れている。
【００７９】
また、制御端子ＷＴ/ＲＤは、通常の画像表示モード時（画素書き込みモード）時には
ハイレベルの選択制御信号が供給され、画素検査モード（画素読み出しモード）時には、
ローレベルの選択制御信号が供給される。垂直方向駆動回路２０の各出力段に構成したＡ
ＮＤゲート（ＡＮＤ１−１、ＡＮＤ１−２、・・・、ＡＮＤｎ−１、ＡＮＤｎ−２）のゲ
ート機能により、通常の画像表示モード（画素書き込みモード）時には画素回路８１のゲ
ート線８−１、・・・、８−ｎ等に順次選択パルスが出力される。
【００８０】
一方、画素検査モード（画素読み出しモード）時は、ＡＮＤゲート（ＡＮＤ１−１、Ａ
ＮＤ１−２、・・・、ＡＮＤｎ−１、ＡＮＤｎ−２）のゲート機能により、読み出し用ス
イッチの選択線ＲＤ１、・・・、ＲＤｎに順次選択パルスが出力される。これにより、制
御端子ＷＴ/ＲＤを介して入力される選択制御信号によって、垂直方向駆動回路２０を共
用してモード切り替えを行うことができる。
【００８１】
上記の画素検査モードでは、選択された画素行における画素回路内の図５に示したトラ
ンジスタＱ１０が、読み出し用スイッチの選択線ＲＤを介してゲートに印加される選択パ
ルスによりオンされる。これにより、画素駆動電極（反射電極）４とデータ線間が導通状
態となり、画素駆動電極電圧がデータ線に出力される。このとき、画素検査モードでの選
択行の画素回路のバッファアンプ（の負荷素子）をアクティブとし、極性切り替え制御ス
イッチＱ５、Ｑ６のどちらか一方をオンとすると、その期間画素駆動電極はバッファ出力
で駆動された状態となり、画素駆動電極に印加されている駆動電圧を電圧出力として信号
線側に読み出すことが可能である。
【００８２】
データ線側に読み出された画素駆動電極電圧は、図６の水平方向駆動回路１０を駆動す
ることによって、サンプリングスイッチを介して映像データ共通入力端子（図６の例では
Video（＋））に時系列信号として出力される。この時系列信号を検出することで画素回
路の検査（画素欠陥の検出）を行うことができる。
【００８３】
更に、検査対象の画素行の全画素に同じ信号電圧を書き込んだ後に読み出しを行い、映
像データ共通入力端子側で読み出し信号のばらつきを検出することによって、画素毎のバ
ッファアンプの特性ばらつきの検出を行うことができる。この読み出し電圧のばらつき情
報をもとに画素特性ばらつきの補正データを作成して入力映像信号に対する補正を行うこ
とで画素特性のばらつきを補正し、均一な表示特性を得ることができる。また、正極性側
と負極性側でのバッファアンプの特性を個別に検出、測定するには、上記極性切り替えス
イッチＱ５、Ｑ６を切り替えながら検査、測定を行えばよい。
【００８４】
従来のアクティブマトリクス型液晶表示装置では保持容量に保持した電荷の形で保持し
た電圧で画素を駆動する方式であるため、画素読み出し検査は電荷移動時の微小な電流変
化を検出する高精度な検出アンプなどが要求されるのに対し、本実施形態による画素回路
とその検査・読み出し手段の組み合わせでは、画素駆動電極の電圧、すなわちバッファア
ンプ出力により低出力インピーダンスで駆動される画素駆動電極の電圧そのものを読み出
せる構成であるため、画素の欠陥検出や画素特性の検出をより容易に行うことができる。
【００８５】
また、図１、図３又は図４において説明したように、本発明の液晶表示装置のように画
素回路にバッファアンプを備えた構成を採用した場合、バッファアンプの画素毎の特性ば
らつきが大きいと、その輝度差が固定パターンノイズとして現れるという問題がある。こ
れに対し、図５及び図６の実施の形態では画素特性のばらつきを精度良く検出する手段を
備えることができるため、画素特性のばらつきの検出結果をもとに入力映像データに補正
処理を適用することで画素ばらつきの影響の小さい高品質な画像表示が実現可能となる。
【００８６】
以上、本発明になる液晶表示装置の画素回路の各実施の形態について説明した。
【００８７】
次に、本発明になる液晶表示装置の交流駆動制御の概要について説明する。図７は、本
発明になる液晶表示装置の交流駆動制御の概要を説明するためのタイミングチャートを示
す。図７（Ａ）は、垂直同期信号ＶＤを示し、図７（Ｂ）は、図３、図４の画素回路にお
けるトランジスタＱ７、Ｑ８のゲートに印加される配線Ｂの負荷特性制御信号を示す。ま
た、図７（Ｃ）は、上記画素回路における正極性側駆動電圧を転送するスイッチングトラ
ンジスタＱ５のゲートに印加される配線Ｓ+のゲート制御信号、同図（Ｄ）は、上記画素
回路における負極性側駆動電圧を転送するスイッチングトランジスタＱ６のゲートに印加
される配線Ｓ-のゲート制御信号の各信号波形を示す。トランジスタＱ７、Ｑ８は、前述
したように画素回路におけるソースフォロワ・バッファ回路の定電流負荷である。
【００８８】
なお、図８は、画素に書込まれる正極性映像信号Iと、負極性映像信号IIの黒レベルか
ら白レベルまでの関係を示す。正極性映像信号Iは、レベルが最小のとき黒レベル、最大
のとき白レベルであるのに対し、負極性映像信号IIは、レベルが最小のとき白レベル、最
大のとき黒レベルである。正極性映像信号Iと負極性映像信号IIの反転中心は、IIIで示さ
れる。
【００８９】
図８では、正極性映像信号Iは、レベルが最小のとき黒レベル、最大のとき白レベルで
、負極性映像信号IIは、レベルが最小のとき白レベル、最大のとき黒レベルの場合を示し
ているが、本発明の液晶表示装置の画素回路では、正極性映像信号Iは、レベルが最小の
とき白レベル、最大のとき黒レベルで、負極性映像信号IIは、レベルが最小のとき黒レベ
ル、最大のとき白レベルであってもよい。
【００９０】
前記図３や図４で示した画素回路において、図７（Ｃ）に示す配線Ｓ+のゲート制御信
号がハイレベルの期間、正極性側スイッチングトランジスタＱ５がオンとなり、この期間
に配線Ｂに供給される負荷特性制御信号を図７（Ｂ）に示すようにハイレベルとすると、
ソースフォロワ・バッファ回路がアクティブとなり、画素駆動電極ＰＥノードが正極性の
映像信号レベルに充電される。画素駆動電極ＰＥの電位が完全に充電された状態となった
時点で、配線Ｂの負荷特性制御信号をローレベルとし、かつ、そのとき配線Ｓ+のゲート
制御信号もローレベルに切り替えると、画素駆動電極ＰＥはフローティングとなり、液晶
容量に正極性駆動電圧が保持される。
【００９１】
一方、図７（Ｄ）に示す配線Ｓ-のゲート制御信号がハイレベルの期間、負極性側スイ
ッチングトランジスタＱ６がオンとなり、この期間に配線Ｂに供給される負荷特性制御信
号を同図（Ｂ）に示すようにハイレベルとすると、ソースフォロワ・バッファ回路がアク
ティブとなり、画素駆動電極ＰＥノードが負極性の映像信号レベルに充電される。画素駆
動電極ＰＥの電位が完全に充電された状態となった時点で、配線Ｂの負荷特性制御信号を
ローレベルとし、かつ、そのとき配線Ｓ-のゲート制御信号もローレベルに切り替えると
、画素駆動電極ＰＥはフローティングとなり、液晶容量に負極性駆動電圧が保持される。
【００９２】
以下、上記のスイッチングトランジスタＱ５及びＱ６を交互にオンとするスイッチング
に同期して、定電流負荷トランジスタＱ７及びＱ８、又はＱ９を間欠的にアクティブとす
る動作を繰り返すことで液晶素子の画素駆動電極ＰＥには正極性と負極性の各映像信号で
交流化された駆動電圧ＶＰＥが図７（Ｅ）に示すように印加される。
【００９３】
本実施の形態では、保持電荷を直接画素駆動部に転送するのではなく、ソースフォロワ
・バッファ回路を介して電圧を供給する構成のため、正負極性での繰り返し充放電を行っ
ても電荷の中和の問題はなく、極性切り替えを多数回行っても電圧レベルの減衰がない駆
動が実現できる。
【００９４】
また、図７（Ｆ）に示すＶcomは、液晶表示装置の対向基板に形成した共通電極ＣＥに
印加する電圧を表している。液晶表示体ＬＣＭの実質的な交流駆動電圧は、この共通電極
ＣＥの印加電圧Ｖcomと画素駆動電極ＰＥの印加電圧との差電圧である。本実施の形態で
は、図７（Ｆ）に示すように、共通電極ＣＥの印加電圧Ｖcomは、画素駆動電極電位の反
転基準レベルＶcとほぼ等しい基準レベルに対して、画素極性切り替えと同期して反転さ
れている。これにより、共通電極ＣＥの印加電圧Ｖcomと画素駆動電極ＰＥの印加電圧と
の電位差の絶対値が常に同一となり、液晶表示体ＬＣＭには図７（Ｇ）に示すような直流
成分のない交流電圧ＶＬＣが印加される。この共通電極ＣＥの印加電圧Ｖcomは、図２に
示したコントローラ６０より出力される。
【００９５】
このように、本実施の形態は、共通電極ＣＥの印加電圧を画素駆動電極ＰＥと逆相で切
り替えることによって、画素（ＰＥ）側の駆動電圧の振幅を１/２程度以下に低減できる
。これより、画素回路や周辺走査回路を構成するトランジスタの必要耐圧が大幅に低減さ
れ、特殊な高耐圧構造、プロセスの適用が不要となり、装置コストが低減できる。また、
本実施の形態では、上記のように低耐圧、小型トランジスタで画素回路などの駆動部が構
成できるため、より高画素密度の液晶表示装置が実現でき、トランジスタ耐圧の低減によ
り単位チャンネル幅あたりの駆動能力の高いトランジスタの採用が可能となるため、高速
駆動動作への対応が容易となる、という効果が得られる。
【００９６】
また、本実施の形態では、図７（Ａ）に示すように、配線Ｂの負荷特性制御信号をパル
ス列として、ソースフォロワ・バッファ回路の定電流負荷トランジスタ（図３のQ7、Q8）
を常時アクティブにせず、極性切り替え用スイッチングトランジスタ（図３のQ5、Q6）の
導通期間の内の限られた期間でのみアクティブになるように制御を行っている。液晶表示
装置での消費電流低減を考慮したためである。例えば、１画素回路あたりの定常的なソー
スフォロワ・バッファ回路の電流が1μＡの微少電流であったとしても、液晶表示装置の
全画素が定常的に電流を消費する条件では多大な消費電流となってしまう、という問題が
ある。例えば、フルハイビジョン（200万画素）の液晶表示装置では、消費電流が２Ａに
も達してしまう。
【００９７】
そのため、本実施の形態では、図７（Ａ）〜（Ｃ）に示したように、配線Ｓ＋、Ｓ−を
介して供給されるゲート制御信号がハイレベルである極性切り替え用スイッチングトラン
ジスタ（Q5、Q6）の導通期間内のみ、配線Ｂを介して供給される負荷特性制御信号をハイ
レベルとしてソースフォロワ・バッファ回路の定電流負荷トランジスタ（図３のQ7、Q8）
の駆動期間を制限している。これにより、液晶素子の電極電圧ＶＰＥが図７（Ｄ）に示す
ように目標レベルまで充放電された直後には、即座に負荷特性制御信号をローレベルとし
て定電流負荷トランジスタ（Q7、Q8）がオフし、ソースフォロワ・バッファ回路の電流が
停止する。従って、本実施の形態によれば、全画素にバッファアンプを備えた構成であり
ながら、実質的な消費電流を小さく抑えることが可能である。
【００９８】
次に、ソースフォロワ・バッファ回路の制御手段の他の実施形態について、図９及び図
１０を用いて説明する。図７のタイミングチャートと共に説明した実施の形態では、ソー
スフォロワ・バッファ回路に定常的に電流が流れないように、間欠的なアクティブ制御を
行う例について述べた。これに対し、本実施の形態では、さらに、全画素が同時にオン状
態とならないような制御手段を設けたことを特徴とする。
【００９９】
図９は、本発明になる液晶表示装置の要部の一実施の形態の構成図を示す。この実施の
形態は、極性反転制御及びソースフォロワ・バッファ回路のアクティブ制御を画面の垂直
方向について時間差を持たせて実現する実施の形態である。図９に示すように、本実施の
形態は、図２の画素部３０が垂直方向にｈ分割（ｈは２以上の自然数）された分割画素部
９０−１、９０−２、・・・、９０−ｈと、配線Ｓ＋の極性切替用ゲート制御信号、配線
Ｓ−の極性切替用ゲート制御信号、配線Ｂの負荷特性制御信号をそれぞれ同じシフトクロ
ックＳＣＫに同期してシフトするｈ段のシフトレジスタ９１ａ、９１ｂ及び９１ｃとを有
する構成である。シフトレジスタ９１ａ、９１ｂ及び９１ｃは、それぞれ図２に示した垂
直方向駆動回路２０に相当する。なお、図９には、ソースフォロワ・バッファ回路のアク
ティブ制御に必要な回路部のみを図示してあり、水平方向駆動回路１０等の図示は省略し
てある。
【０１００】
分割画素部９０−１、９０−２、・・・及び９０−ｈのそれぞれは、画素部の複数行を
１グループとするグループ＃１、＃２、・・・及び＃ｈの分割画素部である。シフトレジ
スタ９１ａは、分割画素部９０−１、９０−２、・・・及び９０−ｈの各入力端子S+(1)
、S+(2)、・・・及びS+(h)に、配線Ｓ＋の極性切替用ゲート制御信号を１段目、２段目、
・・・ｈ段目の出力端子から供給する。また、シフトレジスタ９１ｂは、分割画素部９０
−１、９０−２、・・・及び９０−ｈの各入力端子S-(1)、S-(2)、・・・及びS-(h)に、
配線Ｓ−の極性切替用ゲート制御信号を１段目、２段目、・・・ｈ段目の出力端子から供
給する。更に、シフトレジスタ９１ｃは、分割画素部９０−１、９０−２、・・・及び９
０−ｈの各入力端子B-(1)、B-(2)、・・・及びB-(h)に、配線Ｂの負荷特性制御信号を１
段目、２段目、・・・ｈ段目の出力端子から供給する。
【０１０１】
図１０は、図９の各部の信号のタイミングチャートを示す。図１０（Ａ）はシフトレジ
スタ９１ａ、９１ｂ及び９１ｃに供給されるシフトクロックＳＣＫを示す。このシフトク
ロックＳＣＫに同期してシフトレジスタ９１ａは、図１０（Ｂ）に示す配線Ｓ＋の極性切
替用ゲート制御信号をシフトして１段目、２段目、ｈ段目の出力端子から図１０（Ｃ）、
（Ｄ）、（Ｅ）に示すゲート制御信号を出力し、分割画素部９０−１、９０−２、９０−
ｈの各入力端子S+(1)、S+(2)、S+(h)に供給する。
【０１０２】
同様に、シフトレジスタ９１ｂは、図１０（Ｆ）に示す配線Ｓ−の極性切替用ゲート制
御信号をシフトして１段目、２段目、ｈ段目の出力端子から図１０（Ｇ）、（Ｈ）、（Ｉ
）に示すゲート制御信号を出力し、分割画素部９０−１、９０−２、９０−ｈの各入力端
子S-(1)、S-(2)、S-(h)に供給する。更に、シフトレジスタ９１ｃは、図１０（Ｊ）に示
す配線Ｂの負荷特性制御信号をシフトして１段目、２段目、ｈ段目の出力端子から図１０
（Ｋ）、（Ｌ）、（Ｍ）に示す負荷特性制御信号を出力し、分割画素部９０−１、９０−
２、９０−ｈの各入力端子B-(1)、B-(2)、B-(h)に供給する。
【０１０３】
この実施の形態によれば、画面の垂直方向の分割グループについて、時間差を持たせた
極性反転とバッファアクティブ制御とが可能となり、電流値が時間的に分散、平均化する
ため、瞬時過大電流による誤動作や故障などを回避できる。制御の時間差の影響が表示特
性に影響しないようにするには、シフトクロックＳＣＫの周波数を極性反転周波数に対し
て十分高い周波数に選定すればよい。
【０１０４】
次に、画素駆動電極（反射電極）と共通電極の極性切り替えの相互タイミング制御の適
正化の一例について、図１１及び図１２を用いて説明する。図１１（Ａ１）〜（Ｅ１）は
、画素駆動電極の極性切り替えが共通電極の極性切り替えタイミングに対して先行する場
合のタイミングチャートを示す。また、図１１(Ａ２)〜（Ｅ２）は、共通電極の極性切り
替えが画素駆動電極の極性切り替えタイミングに対して先行する場合のタイミングチャー
トを示す。
【０１０５】
図１１（Ａ１）、（Ａ２）は、液晶素子の共通電極ＣＥに印加される電圧Ｖcomを示す
。また、図１１（Ｂ１）、（Ｂ２）は、図３の画素回路における正極性側駆動電圧を転送
するスイッチングトランジスタＱ５のゲートに印加される配線Ｓ＋のゲート制御信号、図
１１（Ｃ１）、（Ｃ２）は、上記画素回路における負極性側駆動電圧を転送するスイッチ
ングトランジスタＱ６のゲートに印加される配線Ｓ−のゲート制御信号を示す。また、図
１１（Ｄ１）、（Ｄ２）は、上記画素回路におけるトランジスタＱ７、Ｑ８のゲートに印
加される配線Ｂの負荷特性制御信号を示す。トランジスタＱ７、Ｑ８は、前述したように
画素回路におけるソースフォロワ・バッファ回路の定電流負荷である。更に、図１１（Ｅ
１）、（Ｅ２）は、液晶素子の画素駆動電極ＰＥに印加される駆動電圧ＶＰＥを示す。
【０１０６】
まず、図１１（Ａ１）に示す共通電極電圧ＶＣＯＭの極性が時刻ｔ３で切り替わるタイ
ミングより先行して、時刻ｔ１〜ｔ２で配線Ｓ＋のゲート制御信号が図１１（Ｂ１）に示
すようにハイレベルとなり、正極性側スイッチングトランジスタがオンとされた場合につ
いて説明する。この場合、正極性側スイッチングトランジスタのオン期間（ｔ１〜ｔ２）
に、図１１（Ｄ１）に示すように、上記画素回路におけるソースフォロワ・バッファ回路
の定電流負荷トランジスタのゲートに印加される配線Ｂの負荷特性制御信号をハイレベル
とすると、正極性側のソースフォロワ・バッファ回路及びスイッチングトランジスタ（図
３ではＱ５）がアクティブとなり、液晶素子の画素駆動電極（図３のＰＥ）には映像信号
に対応した正極性駆動電圧が印加される。
【０１０７】
正極性駆動電圧が画素駆動電極ＰＥに伝達され、画素駆動電極電圧ＶＰＥが図１１（Ｅ
１）に示すように正極性電圧に到達した時点で、同図（Ｄ１）に示すように配線Ｂの負荷
特性制御信号をローレベルとして正極性側のソースフォロワ・バッファ回路を非アクティ
ブとする。続いて、時刻ｔ２で配線Ｓ＋のゲート制御信号をローレベルとすると、正極性
側のスイッチングトランジスタもオフとなり、液晶素子の画素駆動電極ノードはフローテ
ィング状態に移行する。しかし、画素駆動電極電圧ＶＰＥは、図１１（Ｅ１）に示すよう
に、時刻ｔ２以降も画素駆動電極ノードの寄生容量などにより、引き続き保持される。
【０１０８】
次に、時刻ｔ３で図１１（Ａ１）に示すように、共通電極電圧Ｖcomの極性が画素駆動
電極保持電圧と逆極性に切り替わる。このとき、共通電極と画素駆動電極との間に形成さ
れる液晶表示体（図３のＬＣＭ）による容量結合の存在により、フローティング状態で保
持されている画素駆動電極電圧ＶＰＥが、時刻ｔ３での共通電極電圧Ｖcomの変化の影響
を受けて、図１１（Ｅ１）に示すようにΔＶpだけ変動する。
【０１０９】
同様に、画素駆動電極電圧Ｖcomを正極性から負極性に切り替えるシーケンス（時刻ｔ
４〜ｔ６）においても、共通電極と画素駆動電極との間に形成される液晶表示体による容
量結合で、画素駆動電極電圧ＶＰＥが、時刻ｔ６での共通電極電圧Ｖcomの変化の影響を
受けて、図１１（Ｅ１）に示すようにΔＶmだけ変動する。
【０１１０】
このように、図１１（Ａ１）〜（Ｅ１）に示した制御タイミングにおいては、液晶表示
体の容量結合の影響により共通電極電圧Ｖcomの極性切り替え時に発生する画素駆動電極
の電圧変動ΔＶp、ΔＶmが画素駆動電極の極性切り替えより後のタイミングで発生するた
め、画素駆動電極電圧ＶＰＥは極性切り替え直後の本来の映像信号に対応した値からずれ
てしまい、その差分は画素駆動電極電圧ＶＰＥの交流振幅を小さくする方向に作用するた
め、液晶にかかる実効電圧もその分低下してしまう、という問題がある。
【０１１１】
そこで、本実施の形態では、図１１(Ａ２)〜（Ｅ２）に示すように、共通電極の極性切
り替えが画素駆動電極の極性切り替えタイミングに対して先行するように制御することで
、上記課題を解決することを特徴とする。
【０１１２】
この実施の形態では、図１１（Ａ２）に示すように、まず、時刻ｔ７で共通電極電圧Ｖ
comの極性が切り替わる。続いて、共通電極電圧Ｖcomの正極性から負極性への極性切り替
えが完了した後の時刻ｔ８〜ｔ９で配線Ｓ＋のゲート制御信号が図１１（Ｂ２）に示すよ
うにハイレベルとなり、正極性側スイッチングトランジスタがオンとされる。また、この
オン期間（ｔ８〜ｔ９）に、図１１（Ｄ２）に示すように、配線Ｂの負荷特性制御信号が
ハイレベルとされ、正極性側のソースフォロワ・バッファ回路及びスイッチングトランジ
スタ（図３ではＱ５）がアクティブとなり、液晶素子の画素駆動電極（図３のＰＥ）には
映像信号に対応した正極性駆動電圧が印加される。正極性駆動電圧が画素駆動電極ＰＥに
伝達される。
【０１１３】
ここで、画素駆動電極電圧ＶＰＥは、前述した共通電極と画素駆動電極間に形成される
液晶表示体による容量結合の存在により、共通電極電圧Ｖcomの極性が切り替わる時刻ｔ
７において、図１１（Ｅ２）に示すように電位変動ΔＶmが発生する。しかし、その直後
の正極性側スイッチングトランジスタのオン期間（ｔ８〜ｔ９）において、画素駆動電極
側の極性切り替えが行われ、このオン期間で画素駆動電極電圧ＶＰＥは図１１（Ｅ２）に
示すように、上記電位変動の影響を受けない本来の映像信号に対応した正極性電圧にスイ
ッチされる。
【０１１４】
負極性切り替え制御動作についても同様に、まず、時刻ｔ１０で図１１（Ａ２）に示す
ように、共通電極電圧Ｖcomの極性が負極性から正極性に切り替わる。続いて、この共通
電極電圧Ｖcomの極性切り替え完了後の時刻ｔ１１〜ｔ１２の期間内で、図１１（Ｃ２）
、（Ｄ２）で示すように、配線Ｓ−のゲート制御信号がハイレベルとされ、配線Ｂの負荷
特性制御信号がハイレベルとされるため、負極性側のソースフォロワ・バッファ回路及び
スイッチングトランジスタ（図３ではＱ５）がアクティブとなる。
【０１１５】
この結果、画素駆動電極電圧ＶＰＥには上記と同様に、図１１（Ｅ２）に示すように時
刻ｔ１０においてΔＶpの電位変動が発生するが、直後の時刻ｔ１１〜ｔ１２の期間に画
素駆動電極側の極性切り替えが行われ、上記電位変動の影響を受けない本来の映像信号に
対応した負極性電圧にスイッチされる。
【０１１６】
以上の図１１の説明から明らかなように、本実施の形態は、図１１（Ａ２）〜（Ｅ２）
に示したように、共通電極電圧Ｖcomの極性反転切り替えのタイミングが画素駆動電極電
圧ＶＰＥの極性反転切り替えタイミングに対して先行するように、共通電極電圧Ｖcomと
画素駆動電極電圧ＶＰＥの切り替えタイミングを制御することにより、画素駆動電極と共
通電極との間の液晶表示体で形成される画素駆動電極と共通電極間に形成される容量結合
でフローティング状態にある画素駆動電極電位に変動が生じても、その変動の影響は共通
電極電圧Ｖcomの極性切り替え時点から画素駆動電極電圧ＶＰＥの極性反転時点までの僅
かな時間差に相当する短期間に限定され、その他の殆どの期間については画素駆動電極電
圧を映像信号に対応した本来の駆動電圧に保つことができる。従って、本実施形態によれ
ば、上述した図１１（Ａ１）〜（Ｅ１）に示したタイミング制御での液晶にかかる実効電
圧の低下の問題を解決し、駆動電圧を効率良く液晶に印加することができる。
【０１１７】
図１２は、上記の図１１（Ａ２）〜（Ｅ２）と共に説明した本実施の形態によるタイミ
ング制御を実現するタイミング発生回路の回路図を示す。図１２に示すタイミング発生回
路１００は、カスケード接続された５つのＤ型フリップフロップ（以下、Ｄ−ＦＦと記す
）１０１〜１０５と、２段目のＤ−ＦＦ１０２のＱ出力信号を反転するインバータ１０６
と、５段目のＤ−ＦＦ１０５のＱ出力信号を反転するインバータ１０７と、２つの２入力
ＡＮＤ回路１０８及び１０９と、３段目と４段目のＤ−ＦＦ１０３及び１０４の各Ｑ出力
信号の排他的論理和演算を行う排他的論理和回路（以下、ＥＸ−ＯＲ回路と記す）１１０
とから構成される。
【０１１８】
Ｄ−ＦＦ１０１〜Ｄ−ＦＦ１０５の各々は１ビットラッチ回路であり、クロック端子に
は本実施の形態のタイミング制御の時間単位に相当する周期を有する基本クロックＣＬＫ
が共通に入力される。カスケード接続された５つのＤ−ＦＦ１０１〜１０５は、シフトレ
ジスタを構成し、初段のＤ−ＦＦ１０１のデータ入力端子Ｄには、共通電極電圧Ｖcomの
極性切り替え周期と一致した制御タイミングパルスが入力され、これが各ＤーＦＦ１０１
〜１０５の各Ｑ出力端子ａ、ｂ、ｃ、ｄ、ｅ、ｆに１クロック時間単位ずつ遅延して出力
される。
【０１１９】
本実施の形態では、共通電極電圧Ｖcomの極性切り替えを画素駆動電極電圧ＶＰＥの極
性切り替えに先行するように制御するので、初段のＤ−ＦＦ１０１のＱ出力信号を共通電
極電圧Ｖcomとする。また、ＤーＦＦ１０２のＱ出力信号をインバータ１０６で論理反転
した信号と、Ｄ−ＦＦ１０５のＱ出力信号とをＡＮＤ回路１０８で論理積演算した信号は
、配線Ｓ＋で伝送されるゲート制御信号（以下、正極性スイッチ制御信号ともいう）とさ
れる。また、ＤーＦＦ１０２のＱ出力信号と、Ｄ−ＦＦ１０５のＱ出力信号をインバータ
１０７で論理反転した信号とをＡＮＤ回路１０９で論理積演算した信号は、配線Ｓ−で伝
送されるゲート制御信号（以下、負極性スイッチ制御信号ともいう）とされる。また、Ｅ
ＸーＯＲ回路１１０は、Ｄ−ＦＦ１０３のＱ出力信号とＤ−ＦＦ１０４のＱ出力信号との
排他的論理和演算を行って、画素回路のソースフォロワ・バッファ回路の定電流負荷トラ
ンジスタをアクティブとする配線Ｂの負荷制御信号を生成する。
【０１２０】
なお、画素回路のソースフォロワ・バッファ回路の定電流負荷トランジスタをオンから
オフに移行する制御は、画素極性切り替えスイッチがオン状態を保っている期間に完了さ
せる必要があることから、定電流負荷トランジスタのオフタイミングをＤーＦＦ１０４の
Ｑ出力信号から生成し、また、画素極性切り替えスイッチのオフタイミングはそれより遅
延したＤーＦＦ１０５のＱ出力信号から生成している。
【０１２１】
以上のように、図１２に示すタイミング発生回路１００では、基準クロックＣＬＫの周
期で共通電極、画素スイッチ、画素バッファ負荷の制御を所定のタイミング関係で確実に
実現することができる。
【０１２２】
なお、本実施の形態の図１２に示すタイミング発生回路１００では基準クロックＣＬＫ
の周期で各制御タイミングを１クロックずつずらしてタイミング生成しているが、複数ク
ロック周期の時間差を持たせた制御を行うことも勿論可能である。また、図１２に示すタ
イミング発生回路１００は、原入力信号が共通電極制御信号で、これを遅延させて所望の
タイミング制御信号を生成する構成となっている。しかし、タイミング発生回路は、図１
２に示す回路構成に限定されるものではなく、図１１（Ａ２）〜（Ｅ２）と共に説明した
タイミング制御の基本を実現するものであればよい。
【０１２３】
次に、本発明の液晶表示装置における映像信号の書き込み動作と、上述の画素極性切り
替えの同期動作のタイミング制御についての実施例を図１３及び図１４を用いて説明する
。
【０１２４】
図１３は、上記のタイミング制御の実施例を説明するタイミングチャートを示す。図１
３（Ａ）は、液晶表示装置に供給する映像信号の垂直走査周期に対応した垂直同期信号Ｖ
Ｄ、同図（Ｂ）は、水平走査周期に対応した水平同期信号ＨＤを示す。本実施例では液晶
駆動電圧の極性切り替えタイミング、すなわち共通電極電圧の極性切り替え、及び画素駆
動電極電圧の極性切り替え制御タイミングを、映像信号の垂直同期信号ＶＤの周期（垂直
走査周期）及び水平同期信号ＨＤの周期（水平走査周期）と一定の位相関係を保つように
同期制御することを特徴とする。
【０１２５】
本実施例では、極性反転周期は映像信号の水平走査周期の２ｎ倍、すなわち、ｎライン
走査期間周期毎に極性が反転するように制御を行うと共に、さらに垂直走査の開始タイミ
ングに対して一定の位相で同期するように設定されている。本実施例による液晶駆動の極
性反転制御は、原理的には映像信号の走査周期と独立して任意のタイミングに設定可能で
ある。
【０１２６】
しかし、実際には液晶駆動の極性反転制御は、極性反転制御で制御される共通電極電圧
切り替え周期、画素駆動電極電圧極性切り替え制御のタイミング信号である正極性スイッ
チ制御信号、負極性スイッチ制御信号および負荷特性制御信号などの信号の状態が各種寄
生容量を介して書き込み側の電圧に干渉し、極性切り替えの切り替わりタイミングを反映
した画像ノイズとして現れる、という問題がある。特に、映像信号の走査タイミングと極
性切り替え制御タイミングが非同期の場合、これらの干渉によるノイズがランダムに発生
し、画面上下方向にビート状に流れるノイズとして現われ、表示品位を著しく低下させる
という問題がある。
【０１２７】
これに対し、本実施例では、図１３のタイミングチャートに示すように、映像信号の垂
直同期信号に対して同図（Ｄ）に示す負荷特性制御信号、同図（Ｅ）に示す正極性スイッ
チ制御信号、同図（Ｆ）に示す負極性スイッチ制御信号による極性切り替え動作が同期し
ている。これにより、本実施例では水平走査の第１ライン〜第ｎライン期間は図１３（Ｈ
）に示す液晶表示体の印加交流電圧ＶＬＣが正極性（図１３（Ｇ）に示す画素駆動電極電
圧ＶＰＥが正極性、同図（Ｃ）に示す共通電極電圧が負極性）で一定状態を保ち、第（ｎ
＋１）ライン〜第２ｎライン期間では上記交流電圧ＶＬＣが負極性（図１３（Ｇ）に示す
画素駆動電極電圧ＶＰＥが負極性、同図（Ｃ）に示す共通電極電圧が正極性）で一定状態
を保つ。また、本実施例では、全走査ラインについて、そのラインが走査選択されるタイ
ミングにおける極性切り替えの状態を一定条件に確定させる。
【０１２８】
このように、本実施例では映像信号の走査周期と極性切り替え動作タイミング周期を同
期させることで、極性切り替え動作と映像走査動作の相互干渉による画像ノイズ発生によ
る表示品位低下を軽減できる。
【０１２９】
なお、図１３では映像信号の走査周期と極性切り替え動作タイミング周期の同期関係が
分り易いように垂直同期信号ＶＤ、水平同期信号ＨＤ及び極性切り替え基準である共通電
極電圧の切り替え位相を同一時刻で一致させるように図示しているが、本発明における相
互タイミング同期化の趣旨はこれに限定されるものではない。
【０１３０】
例えば、映像の水平走査周期のうちの映像信号有効期間中、あるいは映像信号の水平ブ
ランキング期間中など、共通電極電圧の切り替え及び画素駆動電極電圧の極性切り替え位
相は水平走査周期内の任意の期間に設定されてもよい。すなわち、本発明における相互タ
イミング同期化では、映像信号の走査周期と極性切り替え動作タイミング周期とを同期化
する条件のもとで、その相互位相関係については、上記映像信号走査動作と極性切り替え
制御動作の干渉によるノイズの影響が最も軽減できる任意の条件を選択してよい。
【０１３１】
図１４は、図１３と共に説明した映像信号の書き込みタイミング、すなわち垂直方向走
査及び水平方向走査タイミングと画素極性切り替えタイミングとを同期制御する制御手段
としてのタイミング制御回路の回路図を示す。同図中、図１２と同一構成部分には同一符
号を付し、その説明を省略する。
【０１３２】
図１４に示すタイミング制御回路１２０は、２ｎ分周回路１２１と、カスケード接続さ
れた５つのＤ−ＦＦ１０１〜１０５と、２段目のＤ−ＦＦ１０２のＱ出力信号を反転する
インバータ１０６と、５段目のＤ−ＦＦ１０５のＱ出力信号を反転するインバータ１０７
と、２つの２入力ＡＮＤ回路１０８及び１０９と、３段目と４段目のＤ−ＦＦ１０３及び
１０４の各Ｑ出力信号の排他的論理和演算を行うＥＸ−ＯＲ回路１１０とから構成される
。すなわち、図１４に示すタイミング制御回路１２０は、図１２に示したタイミング発生
回路のＤ−ＦＦ１０１のデータ入力端子に２ｎ分周回路１２１で分周された信号を供給す
る構成である。
【０１３３】
２ｎ分周回路１２１は、クロック入力を水平同期信号ＨＤ、リセット入力を垂直同期信
号ＶＤとするカウンタ回路であり、水平同期信号ＨＤをｎ個カウントする毎にハイレベル
又はローレベルに極性が反転する対称矩形波を発生する。この２ｎ分周回路１２１は、垂
直同期信号ＶＤの入力毎にリセットされることから垂直走査と同期したカウンタ出力を得
ることができる。
【０１３４】
２ｎ分周回路１２１の分周比は、その分周出力の切り替わり周期が所望の極性反転周期
となるように選択されている。これにより、２ｎ分周回路１２１の分周出力信号を液晶駆
動電圧の極性切り替えの基本タイミング信号として利用することができる。２ｎ分周回路
１２１から出力される対称矩形波は、水平、垂直走査タイミングと同期した共通電極電圧
切り替え制御信号の原信号として、Ｄ−ＦＦ１０１のデータ入力端子に印加される。Ｄー
ＦＦ４０１以降の回路は図１２に示したタイミング発生回路と同じ構成であるので、ここ
での詳細説明は省略する。
【０１３５】
なお、図示はしていないが、２ｎ分周回路１２１の出力端子とＤ−ＦＦ１０１のデータ
入力端子Ｄとの間に、一定期間信号を遅延する遅延回路を介在させることにより、水平同
期信号ＨＤと極性切り替えタイミングの基準電圧の位相をこの遅延回路による遅延量分だ
けずらして設定することも可能である。この場合、上記の遅延量を加減することにより、
水平走査の動作タイミングと極性切り替え動作との同期を保ったまま相互位相を調整する
ことが可能となり、映像信号走査と極性切り替え動作の相互干渉により発生するノイズが
最も軽減される条件を選ぶことが可能になる。
【０１３６】
なお、本実施例では２ｎ分周回路１２１により水平同期信号ＨＤを分周し、これを基に
各種タイミング信号を同期生成する構成となっているが、回路構成は図１４の回路に限定
されるものではなく、図１３のタイミング制御の基本である映像信号走査と極性切り替え
制御の同期動作を実現するものであればよい。
【０１３７】
次に、映像信号の書き込みタイミングと、上述の画素極性切り替えの同期動作において
、さらに、垂直走査周期毎に各走査ラインについて走査時点の極性切り替えの極性を反転
させる駆動制御についての実施例を図１５及び図１６と共に説明する。
【０１３８】
図１５は、上記の駆動制御の実施例を説明するタイミングチャートを示す。図１５（Ａ
）は、液晶表示装置に供給する映像信号の垂直走査周期に対応した垂直同期信号ＶＤ、同
図（Ｂ）は、水平走査周期に対応した水平同期信号ＨＤを示す。本実施例では液晶駆動電
圧の極性切り替えタイミング、すなわち共通電極電圧の極性切り替え、及び画素駆動電極
電圧の極性切り替え制御タイミングを、映像信号の垂直同期信号ＶＤの周期（垂直走査周
期）及び水平同期信号ＨＤの周期（水平走査周期）と一定の位相関係を保つように同期さ
せると共に、更に入力映像信号の連続する第ｋフレームと第（ｋ＋１）フレームで各走査
選択ラインにおいて走査選択時の画素極性切り替えの極性が逆転するように制御すること
を特徴とする。
【０１３９】
図１５において、図１３のタイミング制御と同様に、映像信号の垂直同期信号ＶＤに対
して同図（Ｄ）に示す負荷特性制御信号、同図（Ｅ）に示す正極性スイッチ制御信号、同
図（Ｆ）に示す負極性スイッチ制御信号による極性切り替え動作が同期している。また、
本実施例では、第ｋフレーム期間においては、水平走査の第１ライン〜第ｎライン期間は
図１５（Ｈ）に示す液晶表示体の印加交流電圧ＶＬＣが正極性（図１５（Ｇ）に示す画素
駆動電極電圧ＶＰＥが正極性、同図（Ｃ）に示す共通電極電圧が負極性）で一定状態を保
ち、第（ｎ＋１）ライン〜第２ｎライン期間では上記交流電圧ＶＬＣが負極性（図１５（
Ｇ）に示す画素駆動電極電圧ＶＰＥが負極性、同図（Ｃ）に示す共通電極電圧が正極性）
とし、以下、全走査ラインについて、ｎライン走査期間毎に画素駆動の極性切り替え制御
を行う。
【０１４０】
次に、第（ｋ＋１）フレーム期間においては、水平走査の第１ライン〜第ｎライン期間
は図１５（Ｈ）に示す液晶表示体の印加交流電圧ＶＬＣを負極性（図１５（Ｇ）に示す画
素駆動電極電圧ＶＰＥが負極性、同図（Ｃ）に示す共通電極電圧が正極性）で一定状態を
保ち、第（ｎ＋１）ライン〜第２ｎライン期間では上記交流電圧ＶＬＣを正極性（図１５
（Ｇ）に示す画素駆動電極電圧ＶＰＥが正極性、同図（Ｃ）に示す共通電極電圧が負極性
）とし、以下、全走査ラインについて、ｎライン走査期間毎に画素駆動の極性切り替え制
御を行う。
【０１４１】
これより、本実施例によれば、第１ライン〜第ｎラインの走査期間に着目すれば、画素
回路の極性切り替えは第ｋフレームでは正極性、第（ｋ＋１）フレームでは負極性という
ように、フレーム毎に走査期間中の画素駆動電極電圧の極性が反転される。同様に、第（
ｎ＋１）ライン〜第２ｎラインの走査期間に着目すれば、画素回路の極性切り替えは第ｋ
フレームでは負極性、第（ｋ＋１）フレームでは正極性というように、やはりフレーム毎
に走査期間中の画素駆動電極電圧の極性が反転される。
【０１４２】
以上説明したように、図１５のタイミングチャートに示した動作タイミング制御を行う
本実施例によれば、すべてのラインについて、その行走査選択時の画素駆動電極電圧の極
性がフレーム毎に反転するため、映像信号走査動作と極性切り替え動作との干渉によって
、画素駆動電極電圧が正極性にある状態で走査される場合と負極性にある状態で走査され
る場合とで表示特性差が生じても、各ラインについて行走査選択タイミングでの画素駆動
電極電圧の極性がフレーム毎に反転し平均化される。この結果、本実施例によれば、上記
映像信号走査動作と極性切り替え動作間の各種寄生容量による干渉ノイズ（横方向に明暗
の帯など）の影響が小さい高品位な映像表示が実現できる、という特長が得られる。
【０１４３】
図１６は、図１５のタイミングチャートに示した動作タイミング制御を行う実施例のタ
イミング制御回路の回路図を示す。図１６に示すタイミング制御回路１３０は、水平同期
信号ＨＤを分周する２ｎ分周回路１３１と、２ｎ分周回路１３１の出力信号に基づいて各
種の制御信号を生成する極性制御回路１３２と、垂直同期信号ＶＤがクロック端子に入力
されるＤ型フリップフロップ（Ｄ−ＦＦ）１３３と、セレクタ回路１３４、１３５、及び
１３６と、インバータ１３７とから構成される。
【０１４４】
２ｎ分周回路１３１は、クロック入力を水平同期信号ＨＤ、リセット入力を垂直同期信
号ＶＤとするカウンタ回路であり、水平同期信号ＨＤをｎ個カウントする毎にハイレベル
又はローレベルに極性が反転する対称矩形波を生成し、その矩形波を基準電圧として極性
制御回路１３２に供給する。この２ｎ分周回路１３１は、垂直同期信号ＶＤの入力毎にリ
セットされることから垂直走査と同期したカウンタ出力を得ることができる。
【０１４５】
極性制御回路１３２は、図１２に示したタイミング発生回路１００と同様の回路構成を
有し、２ｎ分周回路１３１から供給される基準電圧をもとに、画素駆動電極電圧の極性切
り替え制御に必要な各種制御信号（Ｓ’（＋）、Ｓ’（-）、Ｂ、Ｖｃｏｍ’）を生成す
る。ここで制御信号Ｓ’（＋）は正極性スイッチ制御信号、制御信号Ｓ’（−）は負極性
スイッチ制御信号、制御信号Ｂは画素回路のソースフォロワ・バッファ回路の定電流負荷
トランジスタをアクティブとする負荷特性制御信号である。また、制御信号Ｖcom’は、
液晶素子の共通電極電圧Ｖcomに相当する信号である。
【０１４６】
ＤーＦＦ１３３は２分周回路であり、垂直同期信号ＶＤが入力される毎にハイレベル又
はローレベルに極性が反転する対称矩形波を生成し、その対称矩形波をセレクト信号ＦＲ
Ｍとしてセレクタ回路１３４〜１３６の各セレクト端子に供給して制御する。従って、セ
レクト信号ＦＲＭは、垂直同期信号周期毎に、すなわちフレーム周期毎に論理レベルが反
転する信号である。
【０１４７】
セレクタ回路１３４とセレクタ回路１３５とは、正極性スイッチ制御信号Ｓ'(+)と負極
性スイッチ制御信号Ｓ'(-)とを入力として受け、セレクト信号ＦＲＭがハイレベルのとき
には、一方のセレクタ回路が正極性スイッチ制御信号Ｓ'(+)を選択し、かつ、他方のセレ
クト回路が負極性スイッチ制御信号Ｓ'(-)を選択する。また、セレクタ回路１３４とセレ
クト回路１３５は、セレクト信号ＦＲＭがハイレベルのときには、一方のセレクタ回路が
負極性スイッチ制御信号Ｓ'(-)を選択し、かつ、他方のセレクタ回路が正極性スイッチ制
御信号Ｓ'(+)を選択する。これにより、セレクタ回路１３４は、フレーム毎に極性反転す
る正極性スイッチ制御信号を出力する。また、セレクタ回路１３５は、フレーム毎に極性
半転移する負極性スイッチ制御信号を出力する。
【０１４８】
また、セレクタ回路１３６は、制御信号Ｖcom’と、制御信号Ｖcom’をインバータ１３
７で極性反転した制御信号とを、セレクト信号ＦＲＭに基づき、フレーム毎に交互に選択
して共通電極電圧Ｖcomとして出力する。
【０１４９】
従って、図１６に示した本実施例のタイミング制御回路１３０は、図１５（Ｃ）〜（Ｆ
）に示した各信号を出力する。このタイミング制御回路１３０から出力される制御信号を
用いることにより、図１５と共に説明したように、映像信号の書き込み、すなわち垂直方
向走査および水平方向走査タイミングと画素極性切り替えタイミングを同期させるととも
に、行走査選択タイミングでの画素駆動電極電圧の極性がフレーム毎に反転し平均化され
る。これにより、本実施例によれば、上記映像信号走査動作と極性切り替え動作間の各種
寄生容量による干渉ノイズの影響が小さい高品位な映像表示が可能な液晶表示装置を実現
できる。なお、タイミング制御回路の構成は図１６に示した構成に限定されるものではな
く、図１５のタイミングチャートで示されるタイミング制御を実現するものであれば他の
構成であってもよい。
【０１５０】
以上説明した実施形態及び実施例の液晶表示装置によれば、液晶の交流駆動周波数は、
垂直走査周波数によらず、画素回路での反転制御周期で自由に設定することができる。例
えば垂直走査周波数が一般的なテレビ映像信号で用いられる６０Ｈｚで、垂直周期走査線
数が１１２５ラインで構成されているとし、画素回路の極性切り替えを１５ライン期間程
度の周期で行うとすれば、以上説明した本発明の液晶表示装置の液晶の交流駆動周波数は
、２.２５ｋＨｚ（＝60（Hz）×1125÷（15×2））となる。
【０１５１】
一方、フレームメモリで映像信号の垂直走査周波数６０Ｈｚを２倍の１２０Ｈｚに変換
し、垂直走査周期毎に映像信号の極性反転を行う従来のアクティブマトリクス型液晶表示
装置の液晶の交流駆動周波数は、変換後の周波数の１／２倍の６０Ｈｚである。このよう
な液晶の交流駆動周波数が数十Ｈｚ〜１００Ｈｚ台程度の駆動条件では、液晶に残留電荷
の影響が発生し易く信頼性や安定性に問題があり、また液晶材料特性にイオン成分や異物
混入などによるシミ状の表示欠陥に起因する表示品位低下の影響が顕著に現れる傾向にあ
る。
【０１５２】
これに対し、上記のように本発明のアクティブマトリクス型の液晶表示装置の液晶の交
流駆動周波数は、従来のアクティブマトリクス型の液晶表示装置の液晶の交流駆動周波数
である６０Ｈｚと比較して飛躍的に高い周波数であるため、本発明の液晶表示装置によれ
ば、従来の液晶表示装置に比べて信頼性・安定性やシミなどの表示品位低下などを大幅に
改善することが可能となる。
【０１５３】
次に、本発明になる液晶表示装置のより具体的な全体構成及び映像信号のサンプリング
回路（水平方向駆動回路）の実施例について説明する。
【０１５４】
図１７は、本発明になる液晶表示装置の一実施例の全体構成図、図１８は、図１７中の
水平ドライバ回路の回路図を示す。図１７に示すように、液晶表示装置２００は、シフト
レジスタ回路２０１ａ及び２０１ｂと、１ラインラッチ回路２０２と、コンパレータ２０
３と、階調カウンタ２０４と、アナログスイッチ２０５と、水平方向にｍ個、垂直方向に
ｎ個それぞれマトリクス状に配置された画素回路２０６と、タイミング発生器２０７と、
極性切り替え制御回路２０８と、垂直シフトレジスタ及びレベルシフタ２０９とから構成
される。
【０１５５】
シフトレジスタ回路２０１ａ及び２０１ｂ、１ラインラッチ回路２０２、コンパレータ
２０３、及び階調カウンタ２０４は、水平ドライバ回路を構成している。この水平ドライ
バ回路は、図２に示した水平方向駆動回路１０に相当し、アナログスイッチ２０５と共に
データ線駆動回路を構成している。データ線駆動回路は、図１８にも示してある。なお、
コンパレータ２０３は、図１７では図示の簡単のために一つのブロックで示しているが、
実際には図１８に示すように各画素列毎に設けられている。
【０１５６】
図１７及び図１８に示すアナログスイッチ２０５は、各画素列毎に正極性用及び負極性
用の２つ１組のサンプリング用アナログスイッチが配置された構成である。正極性用のサ
ンプリング用アナログスイッチは、図２に示したスイッチ１−１ａ、１−２ａ等に相当し
、負極性用のサンプリング用アナログスイッチは、図２に示したスイッチ１−１ｂ、１−
２ｂ等に相当する。図１７に示す画素回路２０６は、２系統のデータ線（Ｄ1+とＤ1-、・
・・、Ｄm+とＤm-）とゲート線（Ｇ１、・・・、Ｇｎ）との交差部に配置されている。こ
れらｎ・ｍ個の画素回路２０６は、それぞれ図３（図１）又は図４の回路構成とされてい
る。
【０１５７】
図１７に示す極性切り替え制御回路２０８は、タイミング発生器２０７からのタイミン
グ信号に基づいて、前述した配線Ｓ+に正極性スイッチ制御信号、配線Ｓ-に負極性スイッ
チ制御信号、配線Ｂに負荷特性制御信号をそれぞれ出力する。極性切り替え制御回路２０
８は、図１２、図１４又は図１６に示す回路構成である。図１７に示す垂直シフトレジス
タ及びレベルシフタ２０９は、図２に示した垂直方向駆動回路２０に相当し、ゲート線Ｇ
１〜Ｇｎに対してゲート信号を１水平走査周期で順次出力して、ゲート線Ｇ１〜Ｇｎを１
水平走査周期で順次選択する。
【０１５８】
次に、図１７及び図１８の動作について、図１９のタイミングチャートを併せ参照して
説明する。図１７及び図１８において、図１９（Ａ）に示す水平同期信号ＨＤに同期した
、同図（Ｂ）に示す複数ビットの画素データ（DATA）が時系列的に合成されたデジタル映
像信号は、シフトレジスタ回路２０１ａ、２０１ｂで１ライン分のデータとして順次展開
され、１ライン分の展開が終了した時点で、１ラインラッチ回路２０２でラッチされる。
【０１５９】
なお、図１９（Ｂ）に示す画素データ(DATA)のうち、白地の一つ置きに示す水平方向の
偶数列画素データDATA（even）がシフトレジスタ回路２０１ａに供給され、斜線を付した
残りの一つ置きに示す水平方向の奇数列画素データDATA（odd）がシフトレジスタ回路２
０１ｂに供給される。これは、高解像度パネルでの高速動作への対応を容易とするためで
ある。
【０１６０】
１ラインラッチ回路２０２は、シフトレジスタ回路２０１ａから出力される奇数列画素
データDATA（odd）と、シフトレジスタ回路２０１ｂから出力される偶数列画素データDAT
A（even）とからなる同じラインの１ライン期間の画素データDATAを図１９（Ｄ）に模式
的に示すように保持した後、各画素列のコンパレータ２０３の第１のデータ入力部に供給
する。
【０１６１】
階調カウンタ２０４は、図１９（Ｅ）に示すクロックCount-CKをカウントして、同図（
Ｆ）に示すように複数の階調値が水平走査期間内で最小値から最大値まで順次に変化する
基準階調データＣ-outを水平走査期間毎に出力し、各画素列のコンパレータ２０３の第２
のデータ入力部に供給する。コンパレータ２０３は、第１のデータ入力部の入力画素デー
タDATAの値と第２のデータ入力部の入力基準階調データＣ-outの値（階調値）とを比較し
、両者の値が一致したタイミングで一致パルスを生成して出力する。
【０１６２】
アナログスイッチ２０５を構成する正極性用及び負極性用の２つ１組のサンプリング用
アナログスイッチのうち、正極性用のサンプリング用アナログスイッチは、入力側共通配
線に基準ランプ電圧Ref_Ramp(+)が印加される。一方、負極性用のサンプリング用アナロ
グスイッチは、入力側共通配線に基準ランプ電圧Ref_Ramp(-)が印加される。図２に示し
たコントローラ６０内に存在する基準電圧発生回路が発生する上記の基準ランプ電圧Ref_
Ramp(+)及びRef_Ramp(-)のうち、Ref_Ramp(+)は、図１９（Ｉ）に示すように水平走査期
間周期で映像の黒レベルから白レベルにレベルが上昇する方向に変化する周期的な掃引信
号である。一方、上記の基準ランプ電圧Ref_Ramp(-)は、図１９（Ｊ）に示すように水平
走査期間周期で映像の黒レベルから白レベルにレベルが減少する方向に変化する周期的な
掃引信号である。従って、基準ランプ電圧Ref_Ramp(+)とRef_Ramp(‐)は、所定の基準電
位について反転関係となっている。
【０１６３】
アナログスイッチ２０５は、図１９（Ｇ）に示すSW-Start信号を受け、水平走査期間の
開始時点で一斉にオンとなった後、コンパレータ２０３から一致パルスを受けた時点でオ
フに移行するように開閉制御される。図１９のタイミングチャートでは、一例として階調
レベルkの画素データDATAに対応した画素列のアナログスイッチ２０５の開閉タイミング
を、同図（Ｈ）に示す波形SPkとして図示している。その結果、上記画素列のアナログス
イッチ２０５を構成する正極性用及び負極性用の２つ１組のサンプリング用アナログスイ
ッチが、上記一致パルスを受けて同時にオフした時点の基準ランプ電圧Ref_Ramp(+)とRef
_Ramp(‐)の対応レベル（図１９（Ｉ）、（Ｊ）の点Ｐ、点Ｑ）が、同時にサンプリング
されて、その画素列の画素データ線D(＋）、D(‐）に出力される。
【０１６４】
以上、構成と動作について説明した本実施例の水平ドライバ回路によれば、簡易な構成
で各画素に正負両極性の画素データを供給することができる。また、本実施例の水平ドラ
イバ回路によれば、図１７に示すように液晶表示装置への映像入力をデジタル信号でイン
ターフェイスすることが可能で、外部駆動回路で高帯域の映像信号を高精度で処理するた
めのアナログ回路ブロックが不要となるため、回路コストを低減することができる。
【０１６５】
次に、本発明になる液晶表示装置における水平ドライバ回路の他の実施例について説明
する。図２０は、本発明になる液晶表示装置における水平ドライバ回路の他の実施例の回
路図を示す。同図中、図１８と同一構成部分には同一符号を付し、その説明を省略する。
図２０に示す水平ドライバ回路は、基準ランプ電圧Ref_Ramp(+)、Ref_Ramp(-)の給電線が
各々複数（ここでは２つ）に分割されている点が、図１８に示した水平ドライバ回路と異
なる。
【０１６６】
図２０において、正極性基準ランプ電圧Ref_Ramp1(+)の給電線は水平方向の偶数列画素
に対応するアナログスイッチ２０５ａの入力端子に接続され、もう一方の正極性基準ラン
プ電圧Ref_Ramp2(+)の給電線は水平方向の奇数列画素に対応するアナログスイッチ２０５
ｂの入力端子に接続されている。同様に、負極性基準ランプ電圧Ref_Ramp1(-)の給電線は
水平方向の偶数列画素に対応するアナログスイッチ２０５ａの入力端子に接続され、もう
一方の負極性基準ランプ電圧Ref_Ramp2(-)の給電線は水平方向の奇数列画素に対応するア
ナログスイッチ２０５ｂの入力端子に接続されている。
【０１６７】
図１８に示した水平ドライバ回路によれば、一様な中間調画面（グレー）を表示しよう
とすると、該当する階調レベルに対応する画素列のアナログスイッチ２０５がオフに移行
するまでの期間、全アナログスイッチ２０５がオン状態である期間が継続する。この継続
するオン期間は、アナログスイッチ２０５の出力側の画素データ線が基準ランプ電圧給電
線に対して負荷として働く。このため、上記ドライバ回路によれば、一様な中間調画面（
グレー）を表示する場合、基準ランプ電圧波形が負荷によって遅延し、本来のグレーより
輝度が低下する可能性がある。
【０１６８】
一方、水平方向に上記グレーと黒が混在する絵柄を表示する場合には、黒に相当する画
素列のアナログスイッチ２０５が先行してオフとなり、基準ランプ電圧給電線の負荷が切
り離されて低減するので、グレー部分の輝度は増加する。これによって、上記ドライバ回
路によれば、黒の両側に表示されるグレーは、水平方向全体にわたって一様に表示される
グレーより明るめとなり、所謂「横引き」状の画像ノイズが発生する可能性がある。
【０１６９】
これに対し、図２０に示す本実施例の水平ドライバ回路では、基準ランプ電圧給電線を
２つのグループに分割する構成のため、各画素列のアナログスイッチ２０５ａ、２０５ｂ
がオンの期間に基準ランプ電圧給電線に接続される負荷が低減し、基準ランプ電圧波形の
遅延が小さくなる。これにより、本実施例の水平ドライバ回路によれば、上記の「横引き
」状ノイズを軽減した高画質な表示特性が実現できる。
【０１７０】
なお、本実施例では各極性に対する基準ランプ電圧給電線を各々２つに分割した例を示
したが、分割数を更に増やすことで更に良好な表示特性を得ることも可能である。
【０１７１】
次に、本発明になる液晶表示装置における水平ドライバ回路への基準電圧給電に関する
実施例について説明する。
【０１７２】
図２１は、本発明になる液晶表示装置における水平ドライバ回路への基準電圧給電に関
する一実施例の構成図を示す。同図中、図１７及び図１８と同一構成部分には同一符号を
付し、その説明を省略する。本実施例は、図１８に示した水平ドライバ回路を構成するア
ナログスイッチ２０５への基準ランプ電圧給電線に、その基準ランプ電圧給電線の長手方
向（画素列の配列方向）について位置の異なる複数の給電点（Ｘ１及びＸ２、Ｙ１及びＹ
２）を設けた点に特徴がある。
【０１７３】
図１８に示した水平ドライバ回路においては、各画素列のアナログスイッチ２０５のオ
ン期間には、前記のとおり、基準ランプ電圧給電線に大きな負荷が接続された状態となり
、給電線の配線方向の抵抗成分で基準ランプ電圧の伝達特性が一様とならず、給電点から
遠い画素列ほど基準ランプ電圧波形に対する追従性が悪くなる、という問題がある。すな
わち、基準ランプ電圧の給電特性は、基準ランプ電圧給電線の配線長方向に沿って変化す
る。一方、基準ランプ電圧給電線の水平方向の配線長は表示部の水平サイズと同等となる
ため、基準ランプ電圧給電線の配線長は長くなる。従って、上記「横引き」状のノイズは
、基準ランプ電圧給電線の給電点から遠い画素部では容易には回避できない。例えば、シ
ート抵抗１００ｍΩのアルミニウム配線で、配線幅１０ミクロン、配線長２０ｍｍの配線
の場合、配線長方向の総抵抗は２００Ωとなり、基準ランプ電圧の伝達特性が無視できな
いレベルとなる。
【０１７４】
そこで、図２１に示す実施例では、入力端子部２２１の正極性基準ランプ電圧Ref_Ramp
(+)入力端子に接続された正極性基準ランプ電圧給電線の両端に給電点Ｘ１及びＸ２を設
けると共に、入力端子部２２１の負極性基準ランプ電圧Ref_Ramp(-)入力端子に接続され
た負極性基準ランプ電圧給電線の両端に給電点Ｙ１及びＹ２を設ける構成としている。こ
の構成により、本実施例によれば、基準ランプ電圧給電線の配線長方向の抵抗成分の影響
が緩和されるため、上記「横引き」状のノイズが大幅に低減され、より高画質の表示が可
能となる。
【０１７５】
なお、図２１に示す実施例は給電点を給電線の両端２箇所としているが、必要に応じて
それより多い給電点を設けてもよい。また、本実施例は図２０に示したような上記給電線
を複数にグループ分割する構成と併用してもよい。更に、本実施例では外部回路と接続す
る入力端子部２２１を各基準ランプ電圧給電線に対して１つとしているが、入力端子部を
複数割り当てて、複数の入力端子部を用いて給電してもよい。
【図面の簡単な説明】
【０１７６】
【図１】本発明の液晶表示装置における画素回路の第１の実施の形態の回路図である。
【図２】本発明の液晶表示装置に用いられる液晶駆動素子の一実施の形態の基本構成図である。
【図３】図１に示した第１の実施の形態の画素回路をより詳細に表した詳細回路図である。
【図４】本発明の液晶表示装置における画素回路の第２の実施の形態の詳細回路図である。
【図５】本発明の液晶表示装置における画素回路の第３の実施の形態の回路図である。
【図６】画素回路として図５の回路を用いた本発明の液晶表示装置の一実施の形態の要部の構成図である。
【図７】本発明の液晶表示装置の交流駆動制御の概要を説明するためのタイミングチャートである。
【図８】液晶表示装置の画素に書込まれる正極性映像信号と、負極性映像信号の黒レベルから白レベルまでの関係を示す図である。
【図９】本発明の液晶表示装置の要部の一実施の形態の構成図である。
【図１０】図９の各部の信号のタイミングチャートである。
【図１１】本発明の液晶表示装置の画素駆動電極と共通電極の極性切り替えの相互タイミング制御の適正化の一例について説明するタイミングチャートである。
【図１２】図１１で説明した本発明の一実施の形態によるタイミング制御を実現するタイミング発生回路の回路図である。
【図１３】本発明の液晶表示装置における映像信号の書き込み動作と画素極性切り替えの同期動作のタイミング制御の実施例を説明するタイミングチャートである。
【図１４】図１３で説明した映像信号の書き込みタイミングと画素極性切り替えタイミングとを同期制御するためのタイミング制御回路の回路図である。
【図１５】垂直走査周期毎に各走査ラインについて走査時点の極性切り替えの極性を反転させる駆動制御の実施例を説明するタイミングチャートである。
【図１６】図１５で説明した動作タイミング制御を行う実施例のタイミング制御回路の回路図である。
【図１７】本発明の液晶表示装置の一実施例の全体構成図である。
【図１８】図１７中の水平ドライバ回路の回路図である。
【図１９】図１７及び図１８の動作説明用タイミングチャートである。
【図２０】本発明の液晶表示装置における水平ドライバ回路の他の実施例の回路図である。
【図２１】本発明の液晶表示装置における水平ドライバ回路への基準電圧給電に関する一実施例の構成図である。
【図２２】従来の液晶表示装置に用いられる液晶駆動素子の一例の基本構成図である。
【図２３】液晶表示装置の画素を構成する液晶素子の一例の構成図である。
【符号の説明】
【０１７７】
１−１ａ，１−１ｂ，１−２ａ,１−２ｂ  ビデオスイッチ
４、ＰＥ  反射電極（画素駆動電極）
５ａ．５ｂ  水平信号線
６−１ａ，６−１ｂ，６−２ａ,６−２ｂ、Ｄ1(+)〜Ｄm(+)、Ｄ1(-)〜Ｄm(-)、Ｄi+、
Ｄi-  データ線
７  共通電極線
８−１，８−２、Ｇj、Ｇ1〜Ｇn  ゲート線
１０  水平方向駆動回路
２０  垂直方向駆動回路
３０  画素部
４１、４２、５１、５２  画素
６０  コントローラ回路
７１ａ  正側の映像信号（正極性映像信号）
７１ｂ  負側の映像信号（負極性映像信号）
８１、２０６  画素回路
９０−１〜９０−ｈ  分割画素部
９１ａ、９１ｂ、９１ｃ  シフトレジスタ
１００  タイミング発生回路
１０１〜１０５、１３３  Ｄ型フリップフロップ（Ｄ−ＦＦ）
１０６、１０７、１３７  インバータ
１０８、１０９  ＡＮＤ回路
１１０  排他的論理和回路
１２０、１３０  タイミング制御回路
１２１、１３１  ２ｎ分周回路
１３２  極性制御回路
１３４〜１３６  セレクタ回路
２００  液晶表示装置
２０１ａ、２０１ｂ  シフトレジスタ回路
２０２  １ラインラッチ回路
２０３  コンパレータ
２０４  階調カウンタ
２０５  アナログスイッチ
２０７  タイミング発生器
２０８  極性切り替え制御回路
２０９  垂直シフトレジスタ／レベルシフタ
２２１  入力端子部
Ｓ１，Ｓ２  切り替えスイッチ
Ｃ１，Ｃ２，Ｃ３，Ｃs1，Ｃs2  信号保持容量
Ａ１，Ａ２  バッファアンプ
Ｑ１，Ｑ２  画素選択トランジスタ
Ｑ３，Ｑ４  バッファアンプ用トランジスタ
Ｑ５，Ｑ６  スイッチング用トランジスタ
Ｑ７，Ｑ８  定電流源負荷用トランジスタ
Ｑ９  定電流源トランジスタ
Ｑ１０  検査用スイッチングトランジスタ
ＣＥ  共通電極（対向電極）
ＬＣＭ  液晶表示体（液晶層）
【図１】
0005382179.tif 000002
【図２】
0005382179.tif 000003
【図３】
0005382179.tif 000004
【図４】
0005382179.tif 000005
【図５】
0005382179.tif 000006
【図６】
0005382179.tif 000007
【図７】
0005382179.tif 000008
【図８】
0005382179.tif 000009
【図９】
0005382179.tif 000010
【図１０】
0005382179.tif 000011
【図１１】
0005382179.tif 000012
【図１２】
0005382179.tif 000013
【図１３】
0005382179.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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