(57)【特許請求の範囲】
【請求項１】
対象物から画像を取得するラインセンサと、
前記ラインセンサから繰り返し出力されるライン出力データの各々を複数のチャンネルデータに変換し出力するカメラ基板と、
前記複数のチャンネルデータを入力とする画像処理基板と、
前記カメラ基板と前記画像処理基板とを制御する全体制御装置と、を含んで構成される検査装置であって、
前記カメラ基板は、前記ライン出力データの同期に用いるライン同期信号と、前記チャンネルデータの同期に用いるチャンネルデータ同期信号と、を出力するカメラ基板制御部と、
各々の前記ライン出力データを複数のチャンネルデータに変換して出力する送信部と、を備え、
前記画像処理基板は、
カメラ基板制御部から受信するライン同期信号とチャンネルデータ同期信号とに基づき、前記カメラ基板の前記送信部から受信する複数の前記チャンネルデータを同期させる受信部と、
前記受信部が同期させた複数の前記チャンネルデータを入力として処理する検査処理部と、を備え、
前記受信部は、
前記チャンネルデータ同期信号と、各々の前記チャンネルデータとの同期を行うチャンネルデータ同期部と、
各々を前記チャンネルデータ同期信号に同期させた複数のチャンネルデータと、前記ライン同期信号と、のライン同期を行うラインデータ同期部と、を備え、
前記チャンネルデータ同期部は、
データ同期チェック部とチャンネルデータ遅延部を含んで構成され、
前記データ同期チェック部は、各チャンネルデータ毎に、前記チャンネルデータ同期信号との同期を行うための第一の遅延量を算出し、前記チャンネルデータ遅延部に、前記第一の遅延量を設定してチャンネルデータ同期信号とチャンネルデータとの同期を行い、
前記ラインデータ同期部は、
第二遅延量判定部とチャンネルデータ遅延部とライン同期信号遅延部とラインデータ遅延部とを含んで構成され、
前記第二遅延量判定部は前記第一の遅延量を用いて第二の遅延量を算出し、前記第二の遅延量を、前記ライン同期信号遅延部と、前記ラインデータ遅延部とに設定して、前記ライン同期信号と、前記チャンネルデータ同期信号に同期させた複数の前記チャンネルデータとの同期を行う
ことを特徴とする検査装置。
【請求項２】
請求項１に記載の検査装置であって、
前記チャンネルデータの１データを受信する時間を１データ遅延量とするとき、
前記チャンネルデータ同期部は、
各々のチャンネルデータを、当該チャンネルデータより遅れて到着する前記チャンネルデータ同期信号に同期させるよう、各々の前記チャンネルデータ毎に、前記第１の遅延量を算出し、
前記ラインデータ同期部は、
各々の前記チャンネルデータ毎の、前記第１の遅延量の内、最大第一遅延量を決定し、
各々の前記チャンネルデータについて、前記最大第一遅延量と前記第一遅延量との差が、前記１データ遅延量の半分以上である場合、第二遅延量に前記１データ遅延量を設定し、前記最大第一遅延量と前記第一遅延量との差が、前記１データ遅延量の半分未満である場合、第二遅延量に０を設定する
ことを特徴とする検査装置。
【請求項３】
請求項２に記載の検査装置であって、
複数の前記受信部の間を配線で接続し、
前記配線により前記受信部の前記最大第一遅延量を共有する
ことを特徴とする検査装置。
【請求項４】
請求項１から３のいずれか一に記載の検査装置であって、
前記ライン出力データから生成された複数の前記チャンネルデータの各々はパラレルデータであり、
前記カメラ基板の前記送信部は、パラレルデータである前記チャンネルデータの各々をシリアルデータに変換するＰ／Ｓ変換部を備え、
前記画像処理基板の前記受信部は、前記チャンネルデータ同期信号と同期させた、シリアルデータである前記チャンネルデータをパラレルデータに変換するＳ／Ｐ変換部を備える
ことを特徴とする検査装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で開示される主題は、多チャンネル化された伝送線路によりデータ伝送する場合のデータずれ（スキュー）を補正する技術に関する。
【背景技術】
【０００２】
一般的に半導体ウェーハの外観検査装置は、製造プロセスの微細化に対応するため、検査感度の向上および高スループット化が要求されている。それにともない検査対象ウェーハを撮像する撮像性能も年々向上しており、撮像後に検査処理部本体へ高速かつ大容量な画像データを伝送する技術が必要とされている。
【０００３】
一般的に高速かつ大容量なデータを伝送するために、高速シリアルデータ伝送技術を用いて伝送線路あたりのデータレートを向上させ、かつ高速シリアルデータ伝送線路を並列化（多チャンネル化）して伝送容量を向上させる方式が用いられる。
【０００４】
このような多チャンネル化された伝送線路によりデータ伝送する場合、各伝送線路における配線長の違いや配線の持つキャパシタンスやインダクタンス等の原因により受信端での信号の到着時刻に差(スキュー)が生じ、データが正しく受信できないという一般的な課題がある。
【０００５】
非特許文献１のSFI-5（Serdes Framer Interface Level ５）は、OIF（Optical Internetworking Forum）で策定された高速光通信分野における光モジュールと信号処理チップ間、あるいは信号処理チップ間のインターフェース規格であり、４０Gb/sアプリケーションをターゲットとしている。SFI-5インターフェースは、2.5Gb/sのチャネルを16本とデスキュー（スキュー補正）用のチャンネルを用意し、受信側ではデスキューチャンネルの同期情報を用いて各データチャネル間で発生したスキューを補正する。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】SFI-5（Serdes  Framer  Interface  Level  ５）、OIF（Optical Internetworking Forum）、［2011年7月16日検索］、インターネット＜URL： http://www.oiforum.com/public/documents/OIF-SFI5-01.0.pdf＞
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、非特許文献１の技術では、デスキュー用の専用レーンを要するため、光ケーブルや複雑な光送受信回路等の追加が必要であり、コストの増大を招く。
【課題を解決するための手段】
【０００８】
本明細書で開示されるのは、半導体外観検査装置など、多チャンネル化された伝送線路を含んで構成されるシステムにおいて、チャンネルデータに遅延を挿入することによりチャンネルデータ同期信号に同期させ、さらに、同期させたチャンネルデータとライン同期信号とに遅延を挿入することにより同期させる、二段階での遅延挿入により、スキュー補正を行うデータずれ補正装置およびデータずれ補正方法である。
【０００９】
より具体的な態様の一例は、
対象物から画像を取得するラインセンサと、
ラインセンサから繰り返し出力されるライン出力データの各々を複数のチャンネルデータに変換し出力するカメラ基板と、
複数のチャンネルデータを入力とする画像処理基板と、
カメラ基板と画像処理基板とを制御する全体制御装置と、を含んで構成される検査装置であって、
当該検査装置は、
カメラ基板は、ライン出力データの同期に用いるライン同期信号と、チャンネルデータの同期に用いるチャンネルデータ同期信号と、を出力するカメラ基板制御部と、
各々のライン出力データを複数のチャンネルデータに変換して出力する送信部と、を備え、
画像処理基板は、
カメラ基板制御部から受信するライン同期信号とチャンネルデータ同期信号とに基づき、カメラ基板の送信部から受信する複数のチャンネルデータを同期させる受信部と、
受信部が同期させた複数のチャンネルデータを入力として処理する検査処理部と、を備え、
受信部は、
チャンネルデータ同期信号と、各々のチャンネルデータとの同期を行うチャンネルデータ同期部と、
各々をチャンネルデータ同期信号に同期させた複数のチャンネルデータと、ライン同期信号と、のライン同期を行うラインデータ同期部と、を備えることを特徴とする。
【００１０】
そして、チャンネルデータ同期部は、
データ同期チェック部とチャンネルデータ遅延部を含んで構成され、
データ同期チェック部は、各チャンネルデータ毎に、チャンネルデータ同期信号との同期を行うための第一の遅延量を算出し、チャンネルデータ遅延部に、第一の遅延量を設定してチャンネルデータ同期信号とチャンネルデータとの同期を行い、
ラインデータ同期部は、
第二遅延量判定部とチャンネルデータ遅延部とライン同期信号遅延部とラインデータ遅延部とを含んで構成され、
第二遅延量判定部は第一の遅延量を用いて第二の遅延量を算出し、第二の遅延量を、ライン同期信号遅延部と、ラインデータ遅延部とに設定して、ライン同期信号と、チャンネルデータ同期信号に同期させた複数のチャンネルデータとの同期を行うように構成しても良い。
【００１１】
さらに、チャンネルデータの１データを受信する時間を１データ遅延量とするとき、
チャンネルデータ同期部が、各々のチャンネルデータを、当該チャンネルデータより遅れて到着するチャンネルデータ同期信号に同期させるよう、各々のチャンネルデータ毎に、第１の遅延量を算出し、
ラインデータ同期部が、
各々のチャンネルデータ毎の、第１の遅延量の内、最大第一遅延量を決定し、
各々のチャンネルデータについて、最大第一遅延量と第一遅延量との差が、１データ遅延量の半分以上である場合、第二遅延量に１データ遅延量を設定し、最大第一遅延量と第一遅延量との差が、１データ遅延量の半分未満である場合、第二遅延量に０を設定するように、検査装置を構成しても良い。
【００１２】
さらに、複数の受信部の間を配線で接続し、
配線により受信部の最大第一遅延量を共有するように、検査装置を構成しても良い。
【００１３】
また、ライン出力データから生成された複数のチャンネルデータの各々がパラレルデータであるとき、
カメラ基板の送信部が、パラレルデータであるチャンネルデータの各々をシリアルデータに変換するＰ／Ｓ変換部を備え、
画像処理基板の受信部が、チャンネルデータ同期信号と同期させた、シリアルデータであるチャンネルデータをパラレルデータに変換するＳ／Ｐ変換部を備えるように、検査装置を構成しても良い。
【００１４】
上記態様によれば、デスキュー用の構成を必要とせず、余分なコストを必要としない、という効果が得られる。
【発明の効果】
【００１５】
開示によれば、特に複数のデータ伝送用チップから構成されるシステムにおいて、複雑な機構を用意することなく、スキュー補正することが可能となる。
【図面の簡単な説明】
【００１６】
【図１】第一の実施例の形態における半導体外観検査装置の構成を例示する図である。
【図２】第一の実施例における、スキュー補正部の内部構成を例示する図である。
【図３】第一の実施例におけるスキュー補正部の動作を例示する図である。
【図４】シリアルデータとデータ同期信号とライン同期信号のタイミング関係を例示する図である。
【図５】第二の実施例の形態における半導体外観検査装置の構成を例示する図である。
【図６】第二の実施例における各受信部間で最大第一遅延量の決定フローを例示する図である。
【図７】第三の実施例の形態における受信部の内部構成を例示する図である。
【発明を実施するための形態】
【実施例１】
【００１７】
図１は、検査装置の一例である半導体外観検査装置の概略構成を例示する図である。
【００１８】
検査対象である半導体ウェーハ１００は、ウェーハ位置決め用のXYステージ１３２上に配置され、X方向に移動しつつ検査される。ラインセンサ１０１は、CMOSセンサやCCD等の撮像素子をライン状に配置したイメージセンサシステムであり、例えばTDI(Time Delay Integration)センサ等で構成してもよく、またセンサ数に比例したマルチタップ構成をとる。
【００１９】
カメラ基板１０２は、ラインセンサ１０１と接続され、A/D変換部１０３と送信部（１０４ａ、１０４ｂ、１０４ｃ）とカメラ基板制御部１１２を含んで構成される。
【００２０】
A/D変換部１０３は、ラインセンサ１０１から入力されるアナログ信号（ラインデータ）をデジタル変換するモジュールであり、例えば、１画素値を８ビットや１６ビットのデジタル信号に変換する。
【００２１】
送信部（１０４ａ、１０４ｂ、１０４ｃ）は、A/D変換部１０３がパラレルの画素値信号にデジタル変換したラインデータを複数のチャンネルデータに変換し、画像処理基板１２０へ送出する。図示するように、一つの送信部が一つのチャンネルデータを送出するように構成しても良い。
【００２２】
送信部（１０４ａ、１０４ｂ、１０４ｃ）は、送信制御部１０７とP/S変換部１０９とを含んで構成される。図示していないが、送信制御部１０７は、P/S変換部１０９とは制御用信号線で接続されているものとする。
【００２３】
また送信部１０４ａと１０４ｂと１０４ｃは、例えばFPGA（Field Programmable Gate Array）やASIC（Application Specific Integrated Circuit）等で構成される。これらは、別々のチップで構成されていてもよい。
【００２４】
P/S変換部１０９は、パラレル信号をシリアル信号に変換するためのモジュールであり、後述する受信部１２１ｂのS/P変換部と対でSERDES（SERializer/DESerializer）として機能する。SERDESを利用する高速シリアル通信規格の一例として、イーサネット（登録商標）、ＰＣＩ Express、Ｓｅｒｉａｌ  ＲａｐｉｄＩＯ（ＳＲＩＯ）等があげられる。
【００２５】
カメラ基板制御部１１２は、A/D変換部１０３や送信部（１０４ａ、１０４ｂ、１０４ｃ）に同期クロックや制御情報を与える制御モジュールである。
【００２６】
画像処理基板１２０は、カメラ基板１０２の送信部（１０４ａ、１０４ｂ、１０４ｃ）の各々とケーブル(１１１ａ、１１１ｂ、１１１ｃ)で接続される受信部（１２１ａ、１２１ｂ、１２１ｃ）と、検査処理部１２９と、を含んで構成される。
【００２７】
チャンネルデータの送受信に用いるケーブル(１１１ａ、１１１ｂ、１１１ｃ)は、電気信号を伝送する銅ケーブルや光信号を伝送する光ケーブル等であり、光信号で伝送する場合には光メディアコンバーター等が基板上に実装されているものとする。また、ケーブル(１１１ａ、１１１ｂ、１１１ｃ)の各々は図中では１本で描いているが、複数本あってもよい。
【００２８】
受信部（１２１ａ、１２１ｂ、１２１ｃ）は、カメラ基板１０２からラインデータから変換された複数のチャンネルデータを受信し、受信したチャンネルデータのスキューを補正したラインデータを生成し、出力する。当該ラインデータは、半導体外観検査装置に用いる、検査チップ画像データとして、検査処理部１２９へ入力される。
【００２９】
受信部（１２１ａ、１２１ｂ、１２１ｃ）は、スキュー補正部３０６と受信制御部１２６を含んで構成される。図示していないが、受信制御部１２６とスキュー補正部３０６とは制御用信号線で接続されているものとする。
【００３０】
受信部１２１ａと１２１ｂと１２１ｃは、例えばFPGAやASIC等で構成される。これらは、別々のチップで構成されていてもよい。
【００３１】
スキュー補正部３０６は、同期信号と受信した多チャンネルデータ間のスキューを補正するためのモジュールであり、前述のＳ／Ｐ変換部を備える。
【００３２】
検査処理部１２９は、受信部（１２１ａ、１２１ｂ、１２１ｃ）が出力するラインデータを検査チップ画像データとして受信し、所定の処理を行う。
【００３３】
すなわち、検査チップ画像データから、隣接する２つのチップ画像の差分を算出し、その差の大きい部分を異物等の欠陥として検出する。受信部（１２１ａ、１２１ｂ、１２１ｃ）と検査処理部１２９とは、イーサネットやＳＲＩＯ等のネットワークを介して接続される。
【００３４】
また、検査処理部１２９は、例えばFPGAやASIC、DSP(Digital Signal Processor)等を多数搭載した並列処理モジュールとして構成される。
【００３５】
画像処理基板制御部１３０は、受信部（１２１ａ、１２１ｂ、１２１ｃ）の制御モジュールである。画像処理基板制御部１３０は、後述するライン同期信号遅延部３０３を備える。
【００３６】
装置全体制御部１３１は、XYステージ１３２やカメラ基板１０２や画像処理基板１２０とイーサネット等のネットワークや配線で接続されており、検査装置全体を制御する。
【００３７】
次に、スキュー補正の詳細を、図２と図３を用いて説明する。
【００３８】
スキュー補正は、図２に示すように、各受信部が備えるスキュー補正部３０６と、画像処理基板制御部１３０が備える、ライン同期信号遅延部３０３とによって、行われる。
【００３９】
図２に示す、ＣＨ０（４０２ａ）、ＣＨ１（４０２ｂ）、ＣＨ２（４０２ｃ）は各チャンネルのシリアルデータであり、ＳＴＲＯＢＥ（４０１）はチャンネルデータに同期したチャンネルデータ同期信号であり、ＬＩＮＥ＿ＶＡＬＩＤ（４００）はラインデータに同期したライン同期信号である。
【００４０】
スキュー補正部３０６は、チャンネルデータ遅延部（３００ａ、３００ｂ）、Ｓ／Ｐ変換部（３０１ａ、３０１ｂ）、データ同期チェック部（３０２ａ、３０２ｂ）、ラインデータ遅延部（３０４ａ、３０４ｂ）、第二遅延量判定部３０５を備える。
【００４１】
ＳＴＲＯＢＥ（４０１）とＬＩＮＥ＿ＶＡＬＩＤ（４００）は、カメラ基板制御部１１２にて生成され、全体制御部１３１を経由して画像処理基板制御部１３０へ伝達される。ＳＴＲＯＢＥ（４０１）はさらに受信部（１２１ａ、１２１ｂ、１２１ｃ）に伝達される。
【００４２】
チャンネルデータ遅延部（３００ａ、３００ｂ）、データ同期チェック部（３０２ａ、３０２ｂ）により、チャンネルデータ同期信号（４０１）と、各々のチャンネルデータ（４０２）との同期が行われ、前述のライン同期信号遅延部３０３と、データ同期チェック部（３０２ａ、３０２ｂ）、ラインデータ遅延部（３０４ａ、３０４ｂ）、第二遅延量判定部３０５により、各々をチャンネルデータ同期信号（４０１）に同期させた複数のチャンネルデータ（４０２）と、ライン同期信号（４００）と、のライン同期が行われる。
【００４３】
一例として、図３中の「１．初期状態」のように各信号が受信された場合を考える。すなわちＣＨ０（４０２ａ）が最初に到着し、次に遅れてＣＨ１(４０２ｂ)が到着し、最後に遅れてＣＨ２（４０２ｃ）の信号が到着する。
【００４４】
次に、図３中の「２．第一遅延挿入」に示すようにデータ同期信号ＳＴＲＯＢＥの立ち上がりエッジと各チャンネルのデータを同期させるため、第一遅延を挿入する。ＣＨ０（４０２ａ）には遅延量４１０ａ分、ＣＨ１(４０２ｂ)には遅延量ゼロ、ＣＨ２（４０２ｃ）には遅延量４１０ｂである。
【００４５】
すなわち、第一遅延量は、各々のチャンネルデータを、当該チャンネルデータより遅れて到着するチャンネルデータ同期信号に同期させるよう、チャンネルデータ毎に算出される。
【００４６】
第一遅延量の算出は、データ同期チェック部（３０２ａ、３０２ｂ）で行い、第一遅延量をチャンネルデータ遅延部（３００ａ、３００ｂ）に与えてデータを遅延させる。Ｓ／Ｐ変換部（３０１ａ、３０１ｂ）は、入力シリアルデータをパラレルデータに変換するモジュールであり、例えばここでは１２ビットパラレルデータに変換するものとする。
【００４７】
次に、第一遅延を加えたことによって生じたライン同期信号および各チャンネルデータ間のずれを修正するため、図３中の「３．第二遅延挿入」に示すようにライン同期信号ＬＩＮＥ＿ＶＡＬＩＤ（４００）とＣＨ０（４０２ａ）とＣＨ１（４０２ｂ）に、必要に応じて、チャンネルデータの１データ（例えば、１画素データ分）を受信する時間（以後、１データ遅延量と記す）を第二遅延量として、ライン同期信号遅延部３０３とラインデータ遅延部（３０４ａ、３０４ｂ）に設定する。
【００４８】
第二遅延量は、第二遅延量判定部３０５が算出を行う。
【００４９】
第二遅延量判定部３０５は、データ同期チェック部（３０２ａ、３０２ｂ）から出力される各チャンネルの第一遅延量の中から最大第一遅延量を決定する。
【００５０】
次に当該最大第一遅延量と各チャンネルの第一遅延量の差が１データ遅延量の半分以上である場合、１データ遅延量を第二遅延量として算出し、また当該最大第一遅延量と各チャンネルの第一遅延量の差が１データ遅延量の半分未満である場合、第二遅延量を０（ゼロ）として算出する。
【００５１】
また、図４にチャンネルのチャンネルデータ（４０２）とデータ同期信号ＳＴＲＯＢＥ（４０１）とライン同期信号ＬＩＮＥ＿ＶＡＬＩＤ（４００）の関係をタイミングチャートの形式で示す。
【００５２】
チャンネルデータ（４０２）の１データは、例えば、１画素値データ（４０５）１０ビットと制御ビットのＳＴＡＲＴ  ＢＩＴ（４０３）１ビットとＳＴＯＰ  ＢＩＴ（４０４）１ビットの計１２ビット単位に構成される。
【００５３】
データ同期チェック部（３０２ａ、３０２ｂ）によるデータ同期とは、ＳＴＡＲＴ  ＢＩＴ（４０３）の位置とＳＴＲＯＢＥ（４０１）の立ち上がりエッジの位置を合わせる処理であり、位置合わせするためのチャンネルデータに加える遅延量を求めることに相当する。
【００５４】
データ同期方法の一例としては、Ｓ／Ｐ変換部（３０１ａ、３０１ｂ）により12ビットデータに変換されたパラレルデータの所定位置の2ビットがＳＴＯＰ  ＢＩＴとＳＴＡＲＴ  ＢＩＴの制御ビット“０１”に一致するかを判定する。
【００５５】
一致していれば当該2ビットが制御ビットである可能性があるとして、例えば所定数以上のパラレルデータに対して同じく制御ビット“０１”に一致していれば、制御ビットとして確定する。
【００５６】
一致しなければ、チャンネルデータに1ビット分の遅延を挿入し、同様に制御ビットに一致するかどうかの判定を行う。パラレルデータの所定位置が制御ビットであると確定されたときにそれまで挿入した遅延量が最終的なデータ同期のための遅延量となる。
【００５７】
データ同期方法のもう一例としては、パラレルデータを2ビットづつに区切り、その時に1ビット分オーバラップさせて計12カ所を制御ビットに一致するかを同時判定し、唯一一カ所だけ制御ビットに一致していれば、当該箇所を制御ビット位置として確定し、所定位置に制御ビットが配置されるように挿入する遅延量を最終的なデータ同期のための遅延量とする方法が考えられる。
【００５８】
また、スキュー補正部３０６は第二遅延を挿入せずに、検査処理部１２９に第一遅延量とチャンネルデータを送信し、検査処理部１２９にて上記に示した手順により第二遅延を挿入し、データずれを補正したラインデータを取得してもよい。
【００５９】
また、装置全体制御部１３１は、レジスタ読み出しやレジスタ書き込みにより各受信部の状態情報を読み出したり、書き換える。受信部が持つレジスタとしては、第一遅延量を保持する第一遅延量レジスタ、第二遅延量を保持する第二遅延量レジスタ、各チャネルの有効・無効を示すチャネル有効レジスタ、Ｓ／Ｐ変換部（３０１ａ、３０１ｂ）において入力されるチャンネルデータがMSB（Most Significant Bit）から入力されるのか、あるいは、LSB（Least Significant Bit）から入力されるのかを決定するビット反転有効レジスタ、ライン同期信号ＬＩＮＥ＿ＶＡＬＩＤの遅延量を決定するＬＩＮＥ＿ＶＡＬＩＤ遅延量レジスタ、が挙げられる。
【００６０】
上記のように、第一の実施形態によれば、複雑な機構を用意することなく、データ同期信号、ライン同期信号、各チャンネルの間でのスキューを補正することができる。
【実施例２】
【００６１】
第二の実施形態では、第一の実施形態の検査装置において、受信部がそれぞれ異なるチップで構成されて、多チャンネルを受信する場合において、チップ間に遅延量伝達のための配線を設けることにより、スキューを補正する。
【００６２】
図５は、本発明に係る半導体外観検査装置の第二の実施形態の構成を示す図である。なお、同一の構成要素には同一の符号を付し、説明を省略する。
【００６３】
受信部（１２１ａ、１２１ｂ、１２１ｃ）は、配線（１２４ａ、１２４ｂ、１２４ｃ、１２４ｄ）で隣り合う受信部同士で接続される構成をとり、各受信部（１２１ａ、１２１ｂ、１２１ｃ）の第一遅延量を配線（１２４ａ、１２４ｂ、１２４ｃ、１２４ｄ）を介して伝達し合い、各受信部（１２１ａ、１２１ｂ、１２１ｃ）で最大第一遅延量を決定する。
【００６４】
ここで各受信部（１２１ａ、１２１ｂ、１２１ｃ）間での最大第一遅延量の決定フローを図６を用いて説明する。受信部１２１ａは、入力される各チャンネルにおける第一遅延量を算出し、その第一遅延量のうち最大値＃０を決定する（ｓ４００）。次に最大値＃０を配線１２４ｂを介して隣接する受信部１２１ｂに伝達する（ｓ４０１）。
【００６５】
受信部１２１ｂは、入力される各チャンネルにおける第一遅延量を算出し、当該第一遅延量と隣接する受信部１２１ａから伝達された最大値＃０と比較し、最も大きい値を新たな最大値＃１として決定する（ｓ４０２）。
【００６６】
次に最大値＃１を配線１２４ｃを介して隣接する受信部１２１ｃに伝達する（ｓ４０４）。受信部１２１ｃは、入力される各チャンネルにおける第一遅延量を算出し、当該第一遅延量と隣接する受信部１２１ｂから伝達された最大値＃１と比較し、最も大きい値を新たな最大値＃２として決定し、保存する（ｓ４０５）。
【００６７】
次に受信部１２１ｃは、最大値＃２を配線１２４ｄを介して受信部１２１ｂに伝達する（ｓ４０７）。受信部１２１ｂは、最大値＃２を保存し（ｓ４０８）、配線１２４ａを介して受信部１２１ａに伝達する（ｓ４０９）。受信部１２１ａは、最大値＃２を保存する（ｓ４１０）。
【００６８】
次に各受信部（１２１ａ、１２１ｂ、１２１ｃ）は、最大値＃２から第二遅延量を算出する（ｓ４１１、ｓ４１２、ｓ４１３）。以後、LINE_VALIDと各チャンネルデータ間のスキュー補正方法は、第一の実施例で示したものと同様に実現できる。
【００６９】
また、各受信部（１２１ａ、１２１ｂ、１２１ｃ）は、何番目のチャネルの受信部であるかを示す受信部番号レジスタと、最後のチャネルかを示す最終チャネル識別レジスタを持つ。図６に示す例では、受信番号レジスタが＃０に設定された受信部１２１ａは、最初に第一遅延量の最大値＃０を決定する。また、最終チャネル識別レジスタが有効に設定された受信部１２１ｃは、最も大きい第一遅延量を最大値＃２として決定する。
【実施例３】
【００７０】
第三の実施形態では、第一の実施形態における図１の検査装置構成を利用し、同期信号およびチャンネル間のスキューを補正する受信部１２１の内部構成を図７のように構成する。データ同期チェック部３０２によって第一遅延量を算出し、ＣＨ０（４０２ａ）とＣＨ１（４０２ｂ）に対して第一の遅延を挿入するまでは第一の実施形態と同様である。
【００７１】
次に、ラインデータ遅延部７０１は、１データ遅延量だけＬＩＮＥ＿ＶＡＬＩＤ（４００）を遅延させる。また、第二遅延量判定部（７００ａ、７００ｂ）は、各チャンネルの第一遅延量をもとにして、第一遅延量が１データ遅延量の半分未満であれば、１データ遅延量を第二遅延量として算出し、また第一遅延量が１データ遅延量の半分以上であれば、第二遅延量として０（ゼロ）を算出する。
【００７２】
上記のように、第三の実施形態によれば、第一の実施形態と同様に、複雑な機構を用意することなく、データ同期信号、ライン同期信号、各チャンネルの間でのずれを防ぐことができる。
【符号の説明】
【００７３】
１００…半導体ウェーハ、１０１…ラインセンサ、１０２…カメラ基板、１０３…A/D変換部、１０４ａ…送信部、１０４ｂ…送信部、１０４ｃ…送信部、１０７…送信制御部、１０９…P/S変換部、１１１ａ…ケーブル、１１１ｂ…ケーブル、１１１ｃ…ケーブル、１１２…カメラ基板制御部、１２０…画像処理基板、１２１ａ…受信部、１２１ｂ…受信部、１２１ｃ…受信部、１２６…受信制御部、１２９…検査処理部、１３０…画像処理基板制御部、１３１…装置全体制御部、１３２…XYステージ、３００ａ…チャンネルデータ遅延部、３００ｂ…チャンネルデータ遅延部、３０１ａ…S/P変換部、３０１ｂ…S/P変換部、３０２ａ…データ同期チェック部、３０２ｂ…データ同期チェック部、３０３…ライン同期信号遅延部、３０４ａ…ラインデータ遅延部、３０４ｂ…ラインデータ遅延部、３０５…第二遅延量判定部、３０６…スキュー補正部、４００…ライン同期信号（LINE_VALID）、４０１…チャンネルデータ同期信号（STROBE）、４０２…チャンネルデータ信号、４０２ａ…チャンネル０（CH０）のチャンネルデータ信号、４０２ｂ…チャンネル１（CH１）のチャンネルデータ信号、４０２ｃ…チャンネル２（CH２）のチャンネルデータ信号、４０３…ＳＴＡＲＴ  ＢＩＴ、４０４…ＳＴＯＰ  ＢＩＴ、４０５…１画素値データ、４１０ａ…遅延量、４１０ｂ…遅延量、１２４ａ…配線、１２４ｂ…配線、１２４ｃ…配線、１２４ｄ…配線、７００ａ…第二遅延量判定部、７００ｂ…第二遅延量判定部、７０１…遅延部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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