(57)【特許請求の範囲】
【請求項１】
メモリ回路の安定度を増加させる方法であって、前記方法は、
前記メモリ回路の少なくとも１つのビット線を第１電圧にプリチャージすることと、
前記第１電圧から第２電圧に降下する少なくとも１つの他のビット線にダイオードドロップを使用して前記メモリ回路の前記少なくとも１つの他のビット線を前記第２電圧にプリチャージすることと、
前記ビット線（the bit lines）が第３電圧にプリチャージされるよう、前記ビット線（the bit lines）間でイコライズすることと、を備えた方法。
【請求項２】
前記第１電圧は、電源電圧である請求項１の方法。
【請求項３】
前記第２電圧は前記電源電圧よりも小さい請求項２の方法。
【請求項４】
前記第３電圧は、前記第１及び前記第２電圧の平均値を備える請求項１の方法。
【請求項５】
前記少なくとも１つのビット線及び前記少なくとも１つの他のビット線は別の電源電圧を備える請求項１の方法。
【請求項６】
前記メモリ回路は単一のビット線対を含み、前記第１電圧は前記ビット線対のうち一方のビット線に印加され、第２電圧は、前記ビット線対のうち、他方のビット線に加えられる請求項１の方法。
【請求項７】
前記メモリ回路は、４つのビット線を含み、前記第１電圧は前記４つのビット線のうちの３つのビット線に印加され、前記第２電圧は、前記ビット線のうち第４番目のビット線に印加される請求項１の方法。
【請求項８】
電荷をイコライズした後、前記メモリ回路から少なくとも１ビットを読み出すことを更に備えた請求項１の方法。
【請求項９】
メモリシステムの安定度を増加させる方法であって、前記方法は、
第１ビット線において、第２電圧を第１電圧に低下させるためにダイオードドロップを使用してビット線対のうち第２ビット線に与える（imposed）前記第２電圧よりも小さな前記第１電圧を前記ビット線対のうち前記第１ビット線に与える（imposing）ことと、
前記メモリシステムにアクセスする前に、前記第１及び前記第２ビット線間の電圧をイコライズすることを備える方法。
【請求項１０】
前記第１及び前記第２電圧は異なる電源電圧によって供給される請求項９の方法。
【請求項１１】
前記第１及び前記第２ビット線は共通の電源電圧を共有する請求項９の方法。
【請求項１２】
ビット線対を有するメモリセルと、
前記ビット線対のうち第２ビット線上の第２電圧よりも大きな第１電圧を前記ビット線対の第１ビット線に印加（impressing）する第１プリチャージ回路と、
前記ビット線対のうち第２ビット線に前記第２電圧を印加する第２プリチャージ回路と、
前記メモリシステムへのアクセスを有効化する前に、前記ビット線対間で電圧をシェアするよう動作するイコライズ回路と、を備え、
前記第２プリチャージ回路は、第１電源電圧からの電圧を低減させるダイオードを備えるメモリシステム。
【請求項１３】
前記第１プリチャージ回路は、第１電源電圧を備える請求項１２のメモリシステム。
【請求項１４】
前記第２プリチャージ回路は、第２電源電圧を備える請求項１３のメモリシステム。
【請求項１５】
前記イコライズ回路は、前記ビット線を互いに短絡するよう構成されたトランジスタを少なくとも１つ備える請求項１２のメモリシステム。
【請求項１６】
前記メモリ回路と通信（in communication with）し、前記イコライズ回路を活性化させるパルスを供給するメモリコントローラを更に備える請求項１２のメモリシステム。
【請求項１７】
更なるビット線対を備え、
前記更なるビット線対のうち１本のビット線は、第２電圧を受け、前記ビット線対と前記更なるビット線対間で、前記電圧がシェアされるようイコライズ回路に結合される請求項１２のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般的にメモリ回路に関する。より具体的には本開示は、ＳＲＡＭ回路における読み出し動作のため電力を供給すること、更により具体的には、読み出し動作のためにビット線にプリチャージ電圧を供給することに関する。
【背景技術】
【０００２】
半導体メモリには様々なタイプが存在する。不揮発性半導体メモリの１つのタイプとして、スタティックランダムアクセスメモリ（ＳＲＡＭ）がある。ＳＲＡＭモジュール、またそれらメモリセルは、とても小さくなっている。そのセルの小さなサイズは、安定性問題を引き起こす。
【０００３】
１つのそのような安定性問題とは、高い供給電圧（Ｖｄｄ）によって生じる誤読み出しである。図１は、ビット線ＢＬ、相補的なビット線ＢＬ_、ワード線ＷＬ、及びトランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６を有した従来のメモリセルを含むシステム１００を例示する。この例において、システム１００は、ノードＮＬで“０”データを保持し、ノードＮＲで“１”データを保持する。
【０００４】
読み出し動作に先立ち、ビット線ＢＬ、ＢＬ_は供給電圧Ｖｄｄにまでプリチャージされる。読み出し動作の期間、ワード線（ＷＬ）がオン状態とされ、ノードＮＬの電位が上昇する。その増加は、トランジスタＴ５、Ｔ２との間の比率、及び（トランジスタＴ５、Ｔ２のチャネル抵抗に起因する）電源電圧Ｖｄｄに基づいた量である。仮に、電源電圧Ｖｄｄが非常に高い場合、ノードＮＬにおける電位は、インバータＴ３、Ｔ４のトリップポイントを超え、そのラッチはその状態を失い、その結果誤読み出しが生じる。
【０００５】
読み出しの安定度は、ビットセルにアクセスすること（例えば、ワード線ＷＬをイネーブル状態にする）に先立ち、ビット線へのプリチャージ電圧を減少させることで向上しうることが知られている。しかしながら、課題は、プリチャージ電圧を如何にして減少させるかである。
【０００６】
図２は、図１のシステム１００のような従来のメモリセルにおける失敗率対プリチャージ電圧ドロップ（ΔＶ）の例図を示したグラフである。図２は、プリチャージ電圧が（例えば、ΔＶがより大きくなるとともに）降下すると、失敗率が減少し、再度増加することを示している。この例において、ポイント２０１は、最も高い安定度（また最も高いスタティックノイズマージン（ＳＮＭ））を備えたプリチャージ電圧ドロップを示す。
【０００７】
１つの特有な従来技術の解決策は、Ｖｄｄからプリチャージ電圧をより低減させるよう電圧レギュレータ回路を用いることを提案している。しかしながら、電圧レギュレータ回路は、複雑で高価である。他の解決策は、Ｖｄｄからプリチャージ電圧を減少させるためダイオードドロップを提案している。しかしながら、ダイオードドロップは、過度に電圧を減少させ、失敗率を増加させうる。
【０００８】
他の提案された解決策は、ビットセル用に１つ、そして周辺回路用に１つ、というようにメモリのために２つの電源電力を使用することを含む。しかしながら、複雑さが加わる。なぜなら、２つの電源電圧間の電位差は、この電位差が非常に大きくなると、起こりうるＳＮＭ劣化に起因して厳しい制限を必要とするからである。また、電圧レベル差に対する制限は、周辺回路へ与える電源電圧の電圧を減少させることによって達成しうる省電力に対する制限を生じさせる。
【０００９】
従来技術は、誤読み出しを低減させようとビット線へのプリチャージ電圧を減少させるため、低コスト及び簡便ではない解決策を提供する。
【発明の概要】
【００１０】
本開示の様々な実施例は、メモリ回路のビット線に第１、第２プリチャージ電圧を印加えることで安定したメモリ回路を提供するシステム及び方法を含む。ここで、第２電圧は第１電圧よりも小さい。読み出し操作を実行する前に、ビット線の電圧は、互いに短絡される。従って、その結果、第１電圧よりも低いプリチャージ電圧とされる。その後、そのシステムは、読み出し動作を実行する。以下、実施例では、メモリビットセルにおけるインバータ（例えば、図１のＮＬの電位）によって見える電圧を低下させることで、そのより低いプリチャージ電圧レベルは安定度を増加させる。イコライズは、従来技術の解決策よりもコストの掛からない回路によって実行し得る。
【００１１】
本開示の実施例は、任意のさまざまな方法で第１及び第２電圧を供給し得る。一例として、電圧降下回路は、初期のプリチャージ電圧において降下を引き起こすためビット線のうちの１本に設けられる。他の実施例として、一方の電源電圧が他方よりも低い別の電源電圧が、ビット線に印加される。更に、実施例は、任意（例えば、４、８、またはそれ以上）の数のビット線を備えたメモリ回路に適合し得る。
【００１２】
前述した記載は、以下の詳細な説明がより理解されうるよう、特徴や技術的な利点をやや広く概説した。本開示のクレームのテーマを形作る更なる特徴及び利点は、以下記述されるだろう。本開示と同じ目的を達成するため他の構造を変形またはデザインするためのベースとして、コンセプト及び記載された具体的な実施形態は容易に活用され得ると、当業者によって理解されるべきである。また、添付したクレームにおいて述べたように、添付したクレームにおいて前述したように本開示の教示からはそのような同等の構成が逸れることはないこともまた当業者は気付くべきである。機構及び動作方法に関して、本開示における特徴であるべきだと確信している新規な特徴は、更なる目的及び利点と共に、添付した図に関連して考慮すると以下記述からより理解されるであろう。しかし、各々の図は単に例示や説明を目的として提供され、本開示の範囲を限定するものとして定義されることを意図してはいないことを明白に理解されるべきである。
【図面の簡単な説明】
【００１３】
本開示を完全に理解するため、添付図面と併せて用いられた次の記述によって、今述べる。
【図１】図１は、従来のメモリセルを含むシステムを示した回路図である。
【図２】図２は、図１に示すような従来のメモリセルにおいて、失敗率対プリチャージ電圧ドロップ（ΔＶ）の１つの例示を示したグラフである。
【図３】図３は、本開示の一実施例に従って適合させた典型的なシステムを示した回路図である。
【図４】図４は、本開示の他の実施例に従って適合させた典型的なシステムを示した回路図である。
【図５】図５は、本開示の更に他の実施例に従って適合させた典型的なシステムを示した回路図である。
【図６】図６は、本開示の一実施例に従って適合させた典型的な方法を示したフローチャートである。
【発明を実施するための形態】
【００１４】
図３は、本開示の一実施例に従って適合させた典型的なシステム３００を示す。システム３００は、読み出し動作が実行される前にプリチャージがなされる相補的なビット線３０１とビット線３０２を備えたメモリ回路を含む。
【００１５】
本例図において、プリチャージ期間、Ｖｄｄがビット線３０２に印加される。相補的なビット線３０１は、Ｖｄｄを受け、既知量だけ電圧を降下させるダイオードドロップ回路３０３を備えるプリチャージ回路からその電圧を受ける。一例として、Ｖｄｄは１．２Ｖとされ、ダイオードドロップ回路３０３は、０．５Ｖの降下を実現するよう設計されている。従って、プリチャージはビット線３０２に１．２Ｖを印加し、相補的にビット線３０１に０．７Ｖを印加することによって開始される。特定の電圧が、相補的なビット線３０１及びビット線３０２に加えられるよう記述されたが、この特定の電源電圧は逆にすることも可能である。例えば、ダイオードドロップ回路３０３は、相補的なビット線３０１の代わりにビット線３０２と通信（communicate with）可能とされる。
【００１６】
２つの電源がビット線３０１と３０２とに印加された後、イコライズ回路３０４がオン状態とされ、その結果、ビット線３０１と３０２が互いに短絡する。チャージシェアが生じる。イコライズの後、ビット線３０１及び３０２の電位は、２で割られた第１と第２電圧との合計値と等しく、Ｖｄｄよりも小さい。上記一例において、イコライズの後の電圧は、０．９５Ｖとされ、Ｖｄｄよりも０．２５Ｖ小さい。
【００１７】
イコライズ回路は、プリチャージが完了した後に生じるイコライズ信号に応じてビット線３０１と３０２を互いに短絡する。一実施例において、ｅｑｕａｌｉｚｅ_ｎ信号は、ｐｒｅｃｈａｒｇｅ_ｎ信号がデアサートの際に生じる短絡（ｓｈｏｒｔ）パルスである。ｅｑｕａｌｉｚｅ_ｎパルスが完了した（チャージシェアが完了した）後、ワード線ＷＬはアサートされ、読み出し動作が始まる。一実施例において、次のプリチャージサイクルが開始される前に、ビット線３０１が元のＶｄｄ−ダイオードドロップにプリチャージされ得ることを保証するため、ビット線３０１は、ディスチャージ回路３０６を用いて接地電位にディスチャージされる。すなわち、ビット線３０１は、前回のサイクルの間に短絡された後、上述したＶｄｄ−ダイオードドロップにチャージされ、したがって、元のＶｄｄ−ダイオードドロップまでチャージされ得る前にそのチャージを低減させる必要がある。ｄｉｓｃｈａｒｇｅ信号は、トランジスタ３０６をオン状態とし、ディスチャージを可能とする。
【００１８】
様々な実施例は、イコライズ後の電位差が誤読み出しを最小と（または少なくとも低減）するようなダイオードドロップ回路３０３を設計することを含んでいる。図３の実施例は、単一の電力電圧を使用して達成しうる。しかしながら、他の実施例は、単一の電源電圧以上を用いて達成しうる。
【００１９】
図４は、本開示の他の実施例に従って適合させた典型的なシステム４００を示す。システム４００は、１つはＶｄｄＰで、他方はＶｄｄＭとされる２つの異なる電源電圧を用いて達成しうる。システム４００において、ＶｄｄＰは電源電圧で、ＶｄｄＭはビットセル４０３に使用されるＶｄｄＰよりも高い電圧である。
【００２０】
プリチャージの際、相補的なビット線４０１は、電圧ＶｄｄＭに駆動され、ビット線４０２は電圧ＶｄｄＰに駆動される（逆もまた同様）。イコライズ回路４０４がオン状態とされると、ビット線４０１とビット線４０２とが互いに短絡され、その結果、ビット線４０１とビット線４０２とがチャージシェアを通じて等電位とされる。図３の例での様に、その等電位は、ビット線電圧ＶｄｄＰとＶｄｄＭを２で割った合計値に等しい。ＶｄｄＭがＶｄｄＰよりも低い場合、その等電位はまたＶｄｄＰよりも小さな値である。様々な実施例は、誤読み出しを低減または最小化するＶｄｄＰ及びＶｄｄＭの値を含む。
【００２１】
様々な実施例は、２本よりも多いビット線を備えるメモリ回路に適用され得る。図５は、本開示の更に他の実施例に従って適合させた典型的なシステム５００を示す。プリチャージの際、ビット線５０２−５０４（ｂｉｔ０、ｂｉｔｂ１、ｂｉｔ１）はＶｄｄに駆動される。ビット線５０１（ｂｉｔｂ０）は、Ｖｄｄ−ＮＭＯＳ５０５の閾値電圧ＶｔｈＮにプリチャージされる。イコライズ回路５１０がオン状態とされると、ビット線５０１−５０４が互いに短絡し、その結果、ビット線の電位は、（４Ｖｄｄ−ＶｔｈＮ）／４に等しくなる。様々な実施例は、誤読み出しを低減または最小化するＶｄｄまたはＶｓｓの値を含む。
【００２２】
一実施例では、プリチャージサイクルが始まる前に、ｂｉｔｂ０５０１が、元のＶｄｄ−ＶｔｈＮにプリチャージされ得ることを保証するため、ｂｉｔｂ０はディスチャージ回路５０６を用いて接地電位にディスチャージされる。つまり、ｂｉｔｂ０は前回のサイクルの期間において短絡した後、（４Ｖｄｄ−ＶｔｈＮ）／４までチャージされ、従って、元のＶｄｄ−ＶｔｈＮにチャージアップされ得る前にそのチャージを低減させる必要がある。ｄｉｓｃｈａｒｇｅ信号はトランジスタ５０６をオン状態とし、ディスチャージを可能とさせる。
【００２３】
更に、図３−図５で示すコンセプトは、４本よりも多いビット線を備えたメモリ回路において使用することにも適用しうる。例えば、システム５００は、イコライズ回路５１０にビット線を結合させることにより、４ビットセル（８本のビット線）、８ビットセル（１６本のビット線）、またはそれ以上にスケーリングすることが出来る。
【００２４】
図６は、本開示の一実施例に従って適用された典型的な方法６００を示す。方法６００は、例えば、ＳＲＡＭを搭載したメモリシステムによって実行される。一例として、メモリアレイと関連付けられた（図示せぬ）メモリコントローラは、ビット線、ワード線、イコライズ線、並びに読み出し及び書き込み動作を備えるようなものに印加する電圧を制御する。方法６００は、任意の２ｎ本（ここでｎはビット線の数を指す）のビット線を含むメモリ回路上で実行し得る。
【００２５】
ブロック６０１は、メモリ回路の第１ビット線を第１電圧にプリチャージすることを含む。ブロック６０２は、メモリ回路の第２ビット線を第２電圧にプリチャージすることを含む。この例において、第２電圧は、第１電圧よりも小さい。いくつかの実施例では、第１電圧は、Ｖｄｄのような回路の電源電圧であり、第２電圧は、別の電源電圧、又はＶｄｄから生じた電圧である。どちらにせよ、第１及び第２ビット線は、２つの異なる電圧にチャージされる。
【００２６】
ブロック６０３は、最終的にはビット線を第３電圧でプリチャージするよう、全体のビット線間で電荷をイコライズすることを含む。例えば、第１、第２ビット線は図３−図５に示すようにイコライズ回路で互いに短絡され得る。上述の様に、いくつかのシステムは、ビット線がそれらの（ｔｈｅｉｒ）第１プリチャージレベルに達した後、すぐに回路に供給されるｅｑｕａｌｉｚｅ_ｎパルスを含む。イコライズパルスは、イコライズ回路をオン状態とし、その結果、ビット線を短絡する。多くの実施例において、イコライズ動作は、ビット線上の電圧を平均化する。
【００２７】
ブロック６０４は、電荷をイコライズした後、メモリ回路から少なくとも１ビット読み出しを含む。実際、任意のｎビットがメモリ回路から読み出されうる。
【００２８】
方法６００は、一連の個々のブロックとして示されるが、実施例の意図は、それに限られない。他の実施例では、上述した動作を付加、省略、再配置、または／及び変形され得る。例えば、多くの実施例では、同時にブロック６０１と６０２とが実行され、更にメモリコントローラは、そのビットがアクセスされる度に、プリチャージ、イコライズ、及び読み出し動作を同じまたは異なるメモリ回路に対して繰り返し得る。
【００２９】
本開示では、コンセプトは、あらゆる電圧レベルのメモリ回路に適用し得るため、図２、３を参照して上述した電圧レベルに制限されない。ある回路設計は、プリチャージ電圧にとって理想的な値であり、そのような値は、電圧降下又は／及びプリチャージレベルが設計される際に考慮され得る。更に、図３は、６トランジスタ（例えば、“６Ｔ”）メモリセルを示しているが、他のタイプのメモリセルも同様に、いくつか実施例における使用に適用し得る。また、実施例は、また１つ以上のビット線より高電圧を加え、次いでビット線をイコライズすることでプリチャージ電圧レベルを増加させるよう使用し得る。
【００３０】
本明細書の実施例は、従来技術より優れた１つ以上の利点を提供し得る。例えば、図３−５に示すイコライズ回路は、一般的に領域及び電力という観点からより安価で、且つ電圧調整回路よりもより導入しやすい。
【００３１】
本開示及びその利点が詳細に述べられたが、添付されたクレームによって定義された本開示の教示から逸脱することなく、ここでは、多種多様に変化、置換、及び変更することがなされ得ることを理解すべきである。例えば、ＳＲＡＭについて記載したが、発明は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のような他のタイプのメモリにも適用される。また、本アプリケーションの範囲は、明細書に記載したプロセス、機構、製造、組成物、手段、方法、及びステップの特定の実施形態に限定するべきことは意図していない。当事者であれば、本願発明の開示から、プロセス、機構、製造、組成物、手段、方法、及びステップを容易に理解すると共に、現在存在するものまたは後に開発されるものが、本願発明に従って使用され得る、ここで記述された実施形態と一致する実質同じ機能を果たし、又は実質同じ結果を達成するということを容易に理解するだろう。その結果、添付したクレームは、プロセス、機構、製造、組成物、手段、方法、及びステップのようなそれら範囲内で含むことを意図している。
以下に、本願出願時の特許請求の範囲に記載された発明を付記する。
（付記１）
メモリ回路の安定度を増加させる方法であって、前記方法は、
前記メモリ回路の少なくとも１つのビット線を第１電圧にプリチャージすることと、
前記メモリ回路の少なくとも１つの他のビット線を第２電圧にプリチャージすることと、
前記ビット線（the bit lines）が第３電圧にプリチャージされるよう、前記ビット線（the bit lines）間でイコライズすることと、を備えた方法。
（付記２）
前記第１電圧は、電源電圧である付記１の方法。
（付記３）
前記第２電圧は前記電源電圧よりも小さい付記２の方法。
（付記４）
前記第３電圧は、前記第１及び前記第２電圧の平均値を備える付記１の方法。
（付記５）
前記メモリ回路の少なくとも１つの他のビット線を前記第２電圧にプリチャージすることは、
前記第１電圧から前記第２電圧に降下する少なくとも１つの他のビット線にダイオードドロップを使用することを備える付記１の方法。
（付記６）
前記少なくとも１つのビット線及び前記少なくとも１つの他のビット線は別の電源電圧を備える付記１の方法。
（付記７）
前記メモリ回路は単一のビット線対を含み、前記第１電圧は前記ビット線対のうち一方のビット線に印加され、第２電圧は、前記ビット線対のうち、他方のビット線に加えられる付記１の方法。
（付記８）
前記メモリ回路は、４つのビット線を含み、前記第１電圧は前記４つのビット線のうちの３つのビット線に印加され、前記第２電圧は、前記ビット線のうち第４番目のビット線に印加される付記１の方法。
（付記９）
電荷をイコライズした後、前記メモリ回路から少なくとも１ビットを読み出すことを更に備えた付記１の方法。
（付記１０）
メモリシステムの安定度を増加させる方法であって、前記方法は、
ビット線対のうち第２ビット線に与える（imposed）第２電圧よりも小さな第１電圧を前記ビット線対のうち第１ビット線に与える（imposing）ことと、
前記メモリシステムにアクセスする前に、前記第１及び前記第２ビット線間の電圧をイコライズすることを備える方法。
（付記１１）
前記第１及び前記第２電圧は異なる電源電圧によって供給される付記１０の方法。
（付記１２）
前記第１及び前記第２ビット線は共通の電源電圧を共有する付記１０の方法。
（付記１３）
前記第１及び前記第２電圧を与えることは、
前記第１ビット線において、前記第１電圧を前記第２電圧に低下させるためにダイオードドロップを使用することを備える付記１３の方法。
（付記１４）
ビット線対を有するメモリセルと、
前記ビット線対のうち第２ビット線上の第２電圧よりも大きな第１電圧を前記ビット線対の第１ビット線に印加（impressing）する第１プリチャージ回路と、
前記ビット線対のうち第２ビット線に前記第２電圧を印加する第２プリチャージ回路と、
前記メモリシステムへのアクセスを有効化する前に、前記ビット線対間で電圧をシェアするよう動作するイコライズ回路と、を備えるメモリシステム。
（付記１５）
前記第１プリチャージ回路は、第１電源電圧を備える付記１４のメモリシステム。
（付記１６）
前記第２プリチャージ回路は、第２電源電圧を備える付記１５のメモリシステム。
（付記１７）
前記第２プリチャージ回路は、前記第１電源電圧からの前記電圧を低減させるダイオードを備える付記１５のメモリシステム。
（付記１７）
前記第２プリチャージ回路は、前記第１電源電圧からの前記電圧を低減させるダイオードを備える付記１５のメモリシステム。
（付記１８）
前記イコライズ回路は、前記ビット線を互いに短絡するよう構成されたトランジスタを少なくとも１つ備える付記１４のメモリシステム。
（付記１９）
前記メモリ回路と通信（in communication with）し、前記イコライズ回路を活性化させるパルスを供給するメモリコントローラを更に備える付記１４のメモリシステム。
（付記２０）
更なるビット線対を備え、
前記更なるビット線対のうち１本のビット線は、第２電圧を受け、前記ビット線対と前記更なるビット線対間で、前記電圧がシェアされるようイコライズ回路に結合される付記１４のメモリシステム。
【図１】
0005384654.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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