(57)【特許請求の範囲】
【請求項１】
少なくとも１つのメモリセルに各々書込まれたデータの複数個のビットを検証するデータ検証方法において、
前記それぞれのメモリセルに対して、前記書込まれたデータのビットのうち、一部ビットを外部データと比較する段階と、
前記一部ビットと前記外部データとが互いに一致するメモリセルに対して、前記一部ビットを除いた残りのビットを検証し、前記一部ビットと前記外部データとが互いに一致しないメモリセルに対して、前記残りのビットを検証しない段階と、を含むことを特徴とするデータ検証方法。
【請求項２】
前記一部ビットを外部データと比較する段階以前に、前記メモリセルから前記一部ビットを読出す段階をさらに含み、
前記一部ビットを外部データと比較する段階は、前記読出された一部ビットを前記外部データと比較することを特徴とする請求項１に記載のデータ検証方法。
【請求項３】
前記一部ビットを外部データと比較する段階以前に、前記メモリセルに前記データのビットを書込む段階をさらに含むことを特徴とする請求項１に記載のデータ検証方法。
【請求項４】
前記データのビットを書込む段階で書込まれたデータのビットのうち、一部ビットを、
前記メモリセルから読み出し、ラッチする段階をさらに含み、
前記一部ビットを外部データと比較する段階は、前記ラッチされた一部ビットを前記外部データと比較することを特徴とする請求項３に記載のデータ検証方法。
【請求項５】
前記データのビットを書込む段階は、前記データのビットを順次に書込み、
前記一部ビットをラッチする段階は、前記一部ビットを順次にラッチすることを特徴とする請求項４に記載のデータ検証方法。
【請求項６】
前記残りのビットは、最上位ビットまたは最下位ビットであることを特徴とする請求項１に記載のデータ検証方法。
【請求項７】
前記外部データは、前記一部ビットのビット数と同じビット数を有することを特徴とする請求項１に記載のデータ検証方法。
【請求項８】
前記メモリセルは、ｎビットのデータが保存される不揮発性メモリセルであることを特徴とする請求項１に記載のデータ検証方法。
【請求項９】
前記メモリセルは、ｎビットのデータが保存されるマルチレベルフラッシュメモリセルであることを特徴とする請求項８に記載のデータ検証方法。
【請求項１０】
前記メモリセルは、閾値電圧を基準に区分される２ｎ個の閾値電圧分布を含むことを特徴とする請求項１に記載のデータ検証方法。
【請求項１１】
前記残りのビットを検証する段階は、前記メモリセルのスレショルド電圧分布が、要求されるスレショルド電圧分布を有しているか否かを確認することを特徴とする請求項１に記載のデータ検証方法。
【請求項１２】
少なくとも１つのメモリセルと前記メモリセルに対応するページバッファとを含み、前記メモリセルに各々書込まれたデータの複数個のビットを検証するデータ検証方法において、
前記それぞれのメモリセルに対して、書込み可能なデータの組み合わせで構成された外部データと前記書込まれたデータのビットのうちの一部ビットとを比較する段階と、
前記一部ビットと前記外部データとが互いに一致するメモリセルに対して、前記一部ビットを除いた残りのビットを検証し、前記一部ビットと前記外部データとが互いに一致しないメモリセルに対して、前記残りのビットを検証しない段階と、を含むことを特徴とするデータ検証方法。
【請求項１３】
少なくとも１つのマルチレベルメモリセルと、
前記メモリセルに対応し、該対応するメモリセルに書込まれたデータのビットのうち、
一部ビットと外部データとが互いに一致する場合、前記一部ビットを除いた残りのビットを検証する少なくとも１つのページバッファと、を備え、
前記少なくとも１つのページバッファは、対応するメモリセルに書込まれた前記一部ビットと前記外部データとが互いに一致しない場合、前記残りのビットを検証しないことを特徴とする半導体メモリ装置。
【請求項１４】
前記それぞれのページバッファは、
対応するメモリセルに書込まれた前記一部ビットを、前記メモリセルから読み出し、ラッチするラッチ部と、
前記ラッチされた一部ビットと前記外部データとを比較する比較部と、を備えることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１５】
前記ラッチ部は、前記一部ビットをビット別に保存する少なくとも１つのラッチを備え、
前記比較部は、前記一部ビットと前記外部データとをビット別に比較する少なくとも１つの比較器を備えることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１６】
前記少なくとも１つのページバッファは、前記メモリセルから前記一部ビットを読出し、
前記比較部は、前記読出された一部ビットを前記外部データと比較することを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１７】
前記少なくとも１つのページバッファは、前記メモリセルに前記データのビットを書込み、
前記ラッチ部は、前記書込みデータのビットのうち、一部ビットをラッチし、
前記比較部は、前記ラッチされた一部ビットを前記外部データと比較することを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１８】
少なくとも１つのマルチレベルメモリセルと、
前記メモリセルに対応し、前記対応するメモリセルに書込まれるデータを検証する少なくとも１つのページバッファと、を備え、
前記少なくとも１つのページバッファのうち、書込まれるデータの一部ビットと外部データとが一致するメモリセルに対応するページバッファは活性化されて前記データの残りのビットを検証し、書込まれるデータの一部ビットと外部データとが一致しないメモリセルに対応するページバッファは非活性化され、前記残りのビットが検証されないことを特徴とする半導体メモリ装置。
【請求項１９】
少なくとも１つのマルチレベルメモリセルと、
前記それぞれのメモリセルに書込まれたデータをラッチするラッチ部と、
前記それぞれのメモリセルに対して、前記ラッチされたデータと前記外部データとを比較する比較部と、
前記ラッチされたデータの一部ビットと前記外部データとが互いに一致するメモリセルに書込まれたデータを検証し、前記ラッチされたデータの一部ビットと前記外部データとが互いに一致しないメモリセルに書込まれたデータの残りのビットを検証しないページバッファと、を備えることを特徴とする半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置のデータ検証方法に係り、特に、書込まれたデータ値に基づいてデータを選択的に検証するデータ検証方法及び半導体メモリ装置に関する。
【背景技術】
【０００２】
電気的に消去及びプログラム可能な不揮発性メモリ装置は、電源の供給されない状態でも、データを保存できる特徴を有しており、代表的なものとしてフラッシュメモリがある。
フラッシュメモリを構成するメモリセルは、制御ゲート、フローティングゲート、ソース、及びドレインを備えるセルトランジスタで構成される。フラッシュメモリのセルトランジスタは、Ｆ−Ｎトンネリングメカニズムによってプログラムされるか、消去される。
【０００３】
セルトランジスタの消去動作は、セルトランジスタの制御ゲートに接地電圧を印加し、半導体基板（またはバルク）に電源電圧より高電圧を印加することによって行われる。このような消去バイアス条件によれば、フローティングゲートとバルクとの間の大きな電圧差によりこれらの間に強い電界が形成され、その結果、フローティングゲートに存在する電子は、Ｆ−Ｎトンネリング効果によってバルクに放出される。この際、消去されたセルトランジスタの臨界電圧は低くなる。
セルトランジスタのプログラム動作は、制御ゲートに電源電圧より高電圧を印加し、ドレイン及びバルクに接地電圧を印加することによってなされる。このようなバイアス条件下で、電子がＦ−Ｎトンネリング効果によってセルトランジスタのフローティングゲートに注入される。この際、プログラムされたセルトランジスタの臨界電圧は高まる。
【０００４】
図１は、不揮発性メモリ装置に含まれるメモリセルの構造と動作とを説明する図面である。
図１には、不揮発性メモリ装置に含まれるメモリセルのフローティングゲートＦＧに電子が注入された状態が図示されている。フローティングゲートＦＧに電子が注入された状態をプログラム状態と称し、フローティングゲートＦＧに電子がなくなった状態を消去状態と称する。プログラム状態の臨界電圧は、０より大きく、消去状態の臨界電圧は、０より小さい。
【０００５】
近年、フラッシュメモリの集積度をさらに向上させるために１つのメモリセルに複数のデータを保存するマルチレベルフラッシュメモリに対する研究が活発に進行している。マルチレベルフラッシュメモリのメモリセルには、２ビット以上のマルチビットが保存されることができる。このようにマルチ−ビットを保存するメモリセルをマルチレベルセル（ｍｕｌｔｉ−ｌｅｖｅｌ  ｃｅｌｌ）と称し、これに対して単一ビットを保存するメモリセルを単一レベルセル（ｓｉｎｇｌｅ−ｌｅｖｅｌ  ｃｅｌｌ）と称する。マルチレベルセルは、マルチビットを保存するので、２つ以上の臨界電圧分布を有し、これに対応する２つ以上のデータ保存状態を有する。以下では、マルチレベルフラッシュメモリのメモリセルに２ビットのデータが保存される例が説明される。しかし、マルチレベルフラッシュメモリのメモリセルには、３ビット以上のデータがマルチレベルセルに保存されることもある。
【０００６】
２ビットを保存するマルチレベルセルは、４つのデータ保存状態、すなわち１１、０１、１０、００を有することができる。例えば、１１は消去された状態であり、０１、１０、及び００はプログラムされた状態を示しうる。
４つのデータ保存状態の分布は、マルチレベルセルの臨界電圧分布に対応する。例えば、マルチレベルセルの臨界電圧分布を各々ＶＴＨ１〜ＶＴＨ２、ＶＴＨ３〜ＶＴＨ４、ＶＴＨ５〜ＶＴＨ６、ＶＴＨ７〜ＶＴＨ８と仮定すれば、データ保存状態１１、０１、１０、００は、各々ＶＴＨ１〜ＶＴＨ２、ＶＴＨ３〜ＶＴＨ４、ＶＴＨ５〜ＶＴＨ６、ＶＴＨ７〜ＶＴＨ８に対応する。すなわち、マルチレベルセルの臨界電圧が４種の臨界電圧分布のうちのいずれか１つに対応すれば、１１、０１、１０、００のうち、該当する２ビットのデータがマルチレベルセルに保存される。
【０００７】
図２は、不揮発性メモリ装置に含まれるマルチレベルセルの動作を説明する図面である。
図２には、マルチレベルセルのフローティングゲートＦＧに電子のない消去状態、フローティングゲートＦＧに電子が一部注入された第１プログラム状態、フローティングゲートＦＧに電子がさらに多く注入された第２プログラム状態、及びフローティングゲートＦＧに電子が最も多く注入された第３プログラム状態が図示されている。消去状態から順に、第１プログラム状態、第２プログラム状態、第３プログラム状態へと行くほど、臨界電圧分布の臨界電圧は、段々大きくなる。
【０００８】
一方、マルチレベルセルに複数ビットのデータを書込んだ後には、マルチレベルセルにデータが正確に書込まれたかを確認する検証過程が必要である。すなわち、データ書込み後にマルチレベルセルが有する臨界電圧が、書込しようとするデータに対応する臨界電圧レベルを有しているかを検証する検証過程が必要である。具体的に、前記検証過程は、マルチレベルセルが有することができる臨界電圧分布の間に位置する基準臨界電圧レベル（図３のａ１〜ａ１５、ｂ１〜ｂ１５）を利用して、マルチレベルセルが有する臨界電圧がどの基準臨界電圧レベルの間に位置しているかを確認する。例えば、図３を参照すれば、書込しようとするデータが０００１である場合、データ書込み後にマルチレベルセルが有する臨界電圧がａ７とｂ７との間に位置しているかを確認する。
【０００９】
一方、一般的なデータ検証方法では、マルチレベルセルが有する臨界電圧のレベルとあらゆる基準臨界電圧レベルとを比較する。例えば、図３を参照すれば、マルチレベルセルが有する臨界電圧のレベルをａ１ないしｂ１５と順次に比較する。したがって、１つのマルチレベルセルに書込まれるデータのビット数が増加し、比較しなければならない基準臨界電圧レベルの個数が多くなれば、検証時間が延びる問題が生じる。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明が解決しようとする技術的課題は、書込まれたデータ値に基づいてデータを選択的に検証するデータ検証方法を提供するところにある。
本発明が解決しようとする他の技術的課題は、書込まれたデータ値に基づいてページバッファを選択的にアクティブにすることによって、データを選択的に検証する半導体メモリ装置を提供するところにある。
【課題を解決するための手段】
【００１１】
前記技術的課題を達成するための本発明によるデータ検証方法は、少なくとも１つのメモリセルに各々書込まれたデータの複数個のビットを検証（ｖｅｒｉｆｙ）するデータ検証方法である。本発明によるデータ検証方法は、それぞれのメモリセルに対して書込まれたデータのビットのうち、一部ビットを外部データと比較する段階、及び一部ビットと外部データとが互いに一致するメモリセルに対して一部ビットを除いた残りのビットを検証する段階を含む。本発明によるデータ検証方法は、一部ビットと外部データとが互いに一致しないメモリセルに対して、残りのビットを検証する段階を行わない。
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の好ましい実施態様を例示する添付図面及び図面に記載された内容を参照せねばならない。
【発明の効果】
【００１２】
本発明によるデータ検証方法及び半導体メモリ装置は、書込まれたデータ値に基づいてメモリセルに書込まれたデータを選択的に検証することによって、データ検証時間を減らせる。
【発明を実施するための最良の形態】
【００１３】
以下、添付した図面を参照して本発明の好ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。
図４は、本発明による書込まれたデータ値に基づいてデータを選択的に検証する半導体メモリ装置を示すブロック図である。
図４を参照すれば、本発明による半導体メモリ装置は、少なくとも１つのメモリセル（図示せず）及びメモリセル（図示せず）に各々対応する少なくとも１つのページバッファＰＢ１〜ＰＢｎを備える。少なくとも１つのページバッファＰＢ１〜ＰＢｎは、対応するメモリセルに書込まれたデータのビットのうち、一部ビットと外部データＥＤ１〜ＥＤｎとが互いに一致する場合、一部ビットを除いた残りのビットを検証する。外部データＥＤ１〜ＥＤｎは、前記一部ビットと同じビット数を有することが望ましい。
【００１４】
少なくとも１つのページバッファＰＢ１〜ＰＢｎは、対応するメモリセルに書込まれた一部ビットと外部データＥＤ１〜ＥＤｎとが互いに一致していない場合、残りのビットを検証しないことがある。例えば、データの４ビットのうち、下位３ビットと外部データＥＤ１〜ＥＤｎとを比較して互いに一致する場合には、データの最上位１ビットがメモリセルに正確に書込まれたかを検証する。一方、互いに一致しない場合には、データの最上位１ビットを検証しない。
【００１５】
図５は、図４の半導体メモリ装置のページバッファを示す回路図である。
図５を参照すれば、それぞれのページバッファ（例えば、ＰＢ１）は、ラッチ部ＬＵ１及び比較部ＣＯＭＰＵ１を備える。ラッチ部ＬＵ１は、対応するメモリセルに書込まれた一部ビットをラッチする。比較部ＣＯＭＰＵ１は、ラッチ部ＬＵ１にラッチされた一部ビットと外部データＥＤ１〜ＥＤｎとを比較する。
【００１６】
さらに説明すれば、ラッチ部ＬＵ１は、少なくとも１つのラッチＬＡＴＣＨ１〜ＬＡＴＣＨ３を備えうる。少なくとも１つのラッチＬＡＴＣＨ１〜ＬＡＴＣＨ３は、メモリセルに書込まれた一部ビットをビット別に保存する。比較部ＣＯＭＰＵ１は、少なくとも１つの比較器ＣＯＭＰ１〜ＣＯＭＰ３を備える。少なくとも１つの比較器ＣＯＭＰ１〜ＣＯＭＰ３は、メモリセルに書込まれた一部ビットと外部データＥＤ１〜ＥＤｎとをビット別に比較する。
【００１７】
それぞれのページバッファ（例えば、ＰＢ１）は、メモリセルに既に書込まれた一部ビットを読出すことができる。比較部ＣＯＭＰＵ１は、読出された一部ビットを外部データＥＤ１〜ＥＤｎと比較しうる。
それぞれのページバッファ（例えば、ＰＢ１）は、メモリセルにデータのビットを書込み可能である。ラッチ部ＬＵ１は、書込むデータのビットのうち、一部ビットをラッチでき、比較部ＣＯＭＰＵ１は、ラッチされた一部ビットを外部データＥＤ１〜ＥＤｎと比較しうる。
【００１８】
本発明による半導体メモリ装置に含まれるページバッファらＰＢ１〜ＰＢｎのうち、書込まれるデータの一部ビットと外部データＥＤ１〜ＥＤｎとが一致するメモリセルに対応するページバッファは、活性化されてデータを検証しうる。一方、書込まれるデータの一部ビットと外部データとが一致しないメモリセルに対応するページバッファは非活性化されうる。
本発明による半導体メモリ装置に含まれるメモリセルは、ｎビットのデータが保存される不揮発性メモリセルでありうる。また、メモリセルは、ｎビットのデータが保存されるマルチレベルフラッシュメモリセルでありうる。また、メモリセルは、臨界電圧を基準に区分される２ｎ個の臨界電圧分布を備えうる。
【００１９】
図６は、本発明による書込データ値に基づいてデータを選択的に検証するデータ検証方法を示すフローチャートである。
本発明によるデータ検証方法は、少なくとも１つのメモリセルに各々書込まれたデータの複数個のビットを検証するデータ検証方法である。本発明によるデータ検証方法は、それぞれのメモリセルに対して書込まれたデータのビットのうち、一部ビットを外部データと比較する段階（Ｓ６４０）、及び一部ビットと外部データとが互いに一致するメモリセルに対して一部ビットを除いた残りのビットを検証する段階（Ｓ６５０）を備える。
本発明によるデータ検証方法は、一部ビットと前記外部データとが互いに一致しないメモリセルに対して、残りのビットを検証する段階（Ｓ６５０）を行わない。
【００２０】
本発明によるデータ検証方法は、一部ビットを外部データと比較する段階（Ｓ６４０）以前に、メモリセルから一部ビットを読出す段階（Ｓ６２０）をさらに備えうる。この場合、一部ビットを外部データと比較する段階（Ｓ６４０）は、読出された一部ビットを外部データと比較しうる。また、本発明によるデータ検証方法は、メモリセルから読出された一部ビットをラッチする段階（Ｓ６３０）をさらに備えうる。この場合、一部ビットを外部データと比較する段階（Ｓ６４０）は、読出されてラッチされた一部ビットを外部データと比較しうる。
【００２１】
本発明によるデータ検証方法は、一部ビットを外部データと比較する段階（Ｓ６４０）以前に、メモリセルにデータのビットを書込む段階（Ｓ６１０）をさらに含みうる。この場合、本発明によるデータ検証方法は、データのビットを書込む段階（Ｓ６１０）で書込まれたデータのビットのうち、一部ビットをラッチする段階（Ｓ６３０）をさらに備えうる。一部ビットを外部データと比較する段階（Ｓ６４０）は、ラッチされた一部ビットを外部データと比較しうる。
【００２２】
データのビットを書込む段階（Ｓ６１０）は、データのビットを順次に書込み可能である。一部ビットをラッチする段階（Ｓ６３０）は、一部ビットを順次にラッチしうる。
残りのビットは、最上位ビットまたは最下位ビットでありうる。残りのビットが最上位ビットである場合、一部ビットはデータの最上位ビットを除いた残りのビットでありうる。残りのビットが最下位ビットである場合、一部ビットはデータの最下位ビットを除いた残りのビットでありうる。
【００２３】
図７は、本発明によるデータ検証方法を説明する図面である。
以下で、図３、図６、及び図７を参照して、本発明によるデータ検証方法が説明される。
特定メモリセルに書込まれるデータの下位３ビットが１１１であると仮定すれば、外部データが１１１である場合にのみ前記特定メモリセルに対して最上位ビットの検証動作が行われる。図３を参照すれば、前記最上位ビットの検証動作は、前記特定メモリセルのスレショルド電圧分布をａ１と比較する。また、特定メモリセルに書込まれるデータの下位３ビットが０１１であると仮定すれば、外部データが０１１である場合にのみ、前記特定メモリセルのスレショルド電圧分布をａ１と比較する最上位ビットの検証動作が行われる。
【００２４】
さらに説明すれば、本発明によるデータ検証方法は、０００から１１１までの外部データをメモリセルに順次に印加し、外部データがメモリセルに書込まれたデータの下位３ビットと一致するメモリセルに対してのみ、最上位ビットの検証動作を行う。一方、外部データがメモリセルに書込まれたデータの下位３ビットと一致しないメモリセルに対しては、最上位ビットの検証動作を行わない。
ここで、メモリセルに書込まれたデータの下位３ビットは、メモリセルに既に書込まれたデータのビットを読み出して得られる。また、書込み動作中にデータのビットをラッチして得ることもできる。
それにより、本発明によるデータ検証方法は、書込まれたデータ値に基づいてメモリセルに書込まれたデータを選択的に検証することによって、データ検証時間を減らせる。
【００２５】
図８は、本発明の比較例によるデータ検証方法を説明する図面である。
図８を参照すれば、本発明の比較例によるデータ検証方法は、あらゆるメモリセルに対してａ１からｂ１５までのあらゆるスレショルド電圧に対して検証動作を行う。
【００２６】
以上、図面と明細書とで最適な実施形態が開示された。ここで、特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであって、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならば、これより多様な変形及び均等な他実施形態が可能であるという点を理解できる。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により決まるべきである。
【産業上の利用可能性】
【００２７】
本発明は、半導体メモリ装置のデータ検証方法に関連した技術分野に好適に適用されうる。
【図面の簡単な説明】
【００２８】
【図１】不揮発性メモリセルの構造と動作を説明する図である。
【図２】不揮発性マルチレベルセルの動作を説明する図である。
【図３】不揮発性マルチレベルセルが有する臨界電圧分布を示す図である。
【図４】本発明による書込まれたデータ値に基づいてデータを選択的に検証する半導体メモリ装置を示すブロック図である。
【図５】図４の半導体メモリ装置のページバッファを示す回路図である。
【図６】本発明による書込まれたデータ値に基づいてデータを選択的に検証するデータ検証方法を示すフローチャートである。
【図７】本発明によるデータ検証方法を説明する図である。
【図８】本発明の比較例によるデータ検証方法を説明する図である。
【符号の説明】
【００２９】
ＰＢ１、ＰＢ２、ＰＢｎ  ページバッファ
ＬＵ１、ＬＵ２、ＬＵｎ  ラッチ部
ＢＬ１、ＢＬ２、ＢＬｎ  ビットライン
ＥＤ１、ＥＤｎ  外部データ
【図１】
0005618462.tif 000002
【図２】
0005618462.tif 000003
【図３】
0005618462.tif 000004
【図４】
0005618462.tif 000005
【図５】
0005618462.tif 000006
【図６】
0005618462.tif 000007
【図７】
0005618462.tif 000008
【図８】
0005618462.tif 000009