(57)【特許請求の範囲】
【請求項１】
互いに対向する第１基板と第２基板、
前記第１基板と第２基板との間に介され、液晶分子を含む液晶層、
前記第１基板上に形成されてゲート信号を伝達する第１ゲート線Ｇｎ及び第２ゲート線Ｇｍ、
前記第１基板上に形成される第１データ線Ｄｊ、
前記第１基板上に形成される第１電源線Ｃｈｉｇｈ及び第２電源線Ｃｌｏｗ、
前記第１ゲート線Ｇｎ及び前記第１データ線Ｄｊと接続される第１スイッチング素子Ｑａ（ｉ、ｊ）、
前記第１ゲート線Ｇｎ及び前記第１電源線Ｃｈｉｇｈと接続される第２スイッチング素子Ｑｂ（ｉ、ｊ）、
前記第２ゲート線Ｇｍ及び前記第１データ線Ｄｊと接続される第３スイッチング素子Ｑｃ（ｉ、ｊ）、
前記第２ゲート線Ｇｍ及び前記第２電源線Ｃｌｏｗと接続される第４スイッチング素子Ｑｄ（ｉ、ｊ）、
前記第１スイッチング素子Ｑａ（ｉ、ｊ）及び前記第３スイッチング素子Ｑｃ（ｉ、ｊ）と接続される第１画素電極ＰＥａ（ｉ、ｊ）、並びに
前記第２スイッチング素子Ｑｂ（ｉ、ｊ）及び前記第４スイッチング素子Ｑｄ（ｉ、ｊ）と接続され、前記第１画素電極ＰＥａ（ｉ、ｊ）とは分離される第２画素電極ＰＥｂ（ｉ、ｊ）を含み、
前記第１電源線Ｃｈｉｇｈと前記第２電源線Ｃｌｏｗには一定の大きさを有し、互いに異なる大きさの電圧である第１電圧と第２電圧が印加される液晶表示装置。
【請求項２】
前記第１電圧と前記第２電圧の極性は互いに異なる、請求項１に記載の液晶表示装置。
【請求項３】
前記第１ゲート線Ｇｎと前記第２ゲート線Ｇｍは、互いに異なるフレームでゲートオン電圧が印加される、請求項１に記載の液晶表示装置。
【請求項４】
前記第１画素電極ＰＥａ（ｉ、ｊ）及び前記第２画素電極ＰＥｂ（ｉ、ｊ）は複数の枝電極を含み、前記第１画素電極ＰＥａ（ｉ、ｊ）の枝電極と前記第２画素電極ＰＥｂ（ｉ、ｊ）の枝電極は交互に配置される、請求項３に記載の液晶表示装置。
【請求項５】
前記第１ゲート線Ｇｎにゲートオン信号が印加される場合、
前記第１画素電極ＰＥａ（ｉ、ｊ）には前記第１データ線Ｄｊを通じて第１データ電圧が印加され、前記第２画素電極ＰＥｂ（ｉ、ｊ）には前記第１電源線Ｃｈｉｇｈを通じて第１電圧が印加され、
前記第１データ電圧と前記第１電圧の極性は互いに異なる、請求項４に記載の液晶表示装置。
【請求項６】
前記第２ゲート線Ｇｍにゲートオン信号が印加される場合、
前記第１画素電極ＰＥａ（ｉ、ｊ）には前記第１データ線Ｄｊを通じて第２データ電圧が印加され、前記第２画素電極ＰＥｂ（ｉ、ｊ）には前記第２電源線Ｃｌｏｗを通じて第２電圧が印加され、
前記第２データ電圧と前記第２電圧の極性は互いに異なる、請求項５に記載の液晶表示装置。
【請求項７】
前記第１ゲート線Ｇｎのうち最初の第１ゲート線Ｇ１から順次にゲートオン信号が印加された時の前記第１データ電圧の極性と、前記第２ゲート線Ｇｍのうち最初の第２ゲート線Ｇ１から順次にゲートオン信号が印加された時の前記第２データ電圧の極性はゲートオン信号が印加される順に互いに異な
る、請求項６に記載の液晶表示装置。
【請求項８】
前記第１電源線Ｃｈｉｇｈ及び前記第２電源線Ｃｌｏｗは、前記第１ゲート線Ｇｎと前記第２ゲート線Ｇｍとの間に配置される、請求項１に記載の液晶表示装置。
【請求項９】
前記第１基板上に形成されてゲート信号を伝達し、前記第１ゲート線Ｇｎと隣接する第５ゲート線Ｇｍ−１、及び前記第２ゲート線Ｇｍと隣接する第３ゲート線Ｇｎ＋１をさらに含み、
前記第１電源線Ｃｈｉｇｈ及び前記第２電源線Ｃｌｏｗは、前記第１ゲート線Ｇｎと前記第２ゲート線Ｇｍとの間、及び前記第５ゲート線Ｇｍ−１と前記第３ゲート線Ｇｎ＋１との間に配置される、請求項１に記載の液晶表示装置。
【請求項１０】
前記第１基板上に形成されてゲート信号を伝達する第３ゲート線Ｇｎ＋１及び第４ゲート線Ｇｍ＋１、
前記第１基板上に形成されてデータ信号を伝達する第２データ線Ｄｊ＋１、
前記第３ゲート線Ｇｎ＋１及び前記第１電源線Ｃｈｉｇｈと接続される第５スイッチング素子Ｑａ（ｉ＋１、ｊ）、
前記第３ゲート線Ｇｎ＋１及び前記第２データ線Ｄｊ＋１と接続される第６スイッチング素子Ｑｂ（ｉ＋１、ｊ）、
前記第４ゲート線Ｇｍ＋１及び前記第２電源線Ｃｌｏｗと接続される第７スイッチング素子Ｑｃ（ｉ＋１、ｊ）、
前記第４ゲート線Ｇｍ＋１及び前記第２データ線Ｄｊ＋１と接続される第８スイッチング素子Ｑｄ（ｉ＋１、ｊ）、
前記第５スイッチング素子Ｑａ（ｉ＋１、ｊ）及び前記第７スイッチング素子Ｑｃ（ｉ＋１、ｊ）と接続される第３画素電極ＰＥａ（ｉ＋１、ｊ）、
並びに
前記第６スイッチング素子Ｑｂ（ｉ＋１、ｊ）及び前記第８スイッチング素子Ｑｄ（ｉ＋１、ｊ）と接続され、前記第３画素電極ＰＥａ（ｉ＋１、ｊ）とは分離される第４画素電極ＰＥｂ（ｉ＋１、ｊ）をさらに含み、
前記第１画素電極ＰＥａ（ｉ、ｊ）と第２画素電極ＰＥｂ（ｉ、ｊ）の対と、前記第３画素電極ＰＥａ（ｉ＋１、ｊ）と第４画素電極ＰＥｂ（ｉ＋１、ｊ）の対は、前記第１データ線Ｄｊと前記第２データ線Ｄｊ＋１との間に位置する、請求項１に記載の液晶表示装置。
【請求項１１】
前記第１ゲート線Ｇｎ及び前記第２データ線Ｄｊ＋１と接続される第９スイッチング素子Ｑａ（ｉ、ｊ＋１）、
前記第１ゲート線Ｇｎ及び前記第２電源線Ｃｌｏｗと接続される第１０スイッチング素子Ｑｂ（ｉ、ｊ＋１）、
前記第２ゲート線Ｇｍ及び前記第２データ線Ｄｊ＋１と接続される第１１スイッチング素子Ｑｃ（ｉ、ｊ＋１）、
前記第２ゲート線Ｇｍ及び前記第１電源線Ｃｈｉｇｈと接続される第１２スイッチング素子Ｑｄ（ｉ、ｊ＋１）、
前記第９スイッチング素子Ｑａ（ｉ、ｊ＋１）及び前記第１１スイッチング素子Ｑｃ（ｉ、ｊ＋１）と接続される第５画素電極ＰＥａ（ｉ、ｊ＋１）、並びに
前記第１０スイッチング素子Ｑｂ（ｉ、ｊ＋１）及び前記第１２スイッチング素子Ｑｄ（ｉ、ｊ＋１）と接続され、前記第５画素電極ＰＥａ（ｉ、ｊ＋１）とは分離される第６画素電極ＰＥｂ（ｉ、ｊ＋１）をさらに含む、請求項１０に記載の液晶表示装置。
【請求項１２】
前記第１ゲート線Ｇｎと前記第３ゲート線Ｇｎ＋１には第１フレームで順次にゲートオン信号が印加され、
前記第２ゲート線Ｇｍと前記第４ゲート線Ｇｍ＋１には第２フレームで順次にゲートオン信号が印加される、請求項１１に記載の液晶表示装置。
【請求項１３】
前記第１画素電極ＰＥａ（ｉ、ｊ）及び前記第２画素電極ＰＥｂ（ｉ、ｊ）は複数の枝電極を含み、前記第１画素電極ＰＥａ（ｉ、ｊ）の枝電極と前記第２画素電極ＰＥｂ（ｉ、ｊ）の枝電極は交互に配置され、
前記第３画素電極ＰＥａ（ｉ＋１、ｊ）及び前記第４画素電極ＰＥｂ（ｉ＋１、ｊ）は複数の枝電極を含み、前記第３画素電極ＰＥａ（ｉ＋１、ｊ）の枝電極と前記第４画素電極ＰＥｂ（ｉ＋１、ｊ）の枝電極は交互に配置される、請求項１２に記載の液晶表示装置。
【請求項１４】
前記第１ゲート線Ｇｎと前記第３ゲート線Ｇｎ＋１とは互いに接続され、前記第２ゲート線Ｇｍと前記第４ゲート線Ｇｍ＋１とは互いに接続される、請求項１０に記載の液晶表示装置。
【請求項１５】
互いに対向する第１基板と第２基板、
前記第１基板と第２基板との間に介され、液晶分子を含む液晶層、
前記第１基板上に形成されてゲート信号を伝達する第１ゲート線Ｇｎ及び第２ゲート線Ｇｍ、
前記第１基板上に形成される第１データ線Ｄｊ及び第２データ線Ｄｊ＋１、
前記第１基板上に形成される第１電源線Ｃｈｉｇｈ及び第２電源線Ｃｌｏｗ、
前記第１ゲート線Ｇｎ及び前記第１データ線Ｄｊと接続される第１スイッチング素子Ｑａ（ｉ、ｊ）、
前記第１ゲート線Ｇｎ及び前記第１電源線Ｃｈｉｇｈと接続される第２スイッチング素子Ｑｂ（ｉ、ｊ）、
前記第２ゲート線Ｇｍ及び前記第１電源線Ｃｈｉｇｈと接続される第３スイッチング素子Ｑｃ（ｉ、ｊ）、
前記第２ゲート線Ｇｍ及び前記第２データ線Ｄｊ＋１と接続される第４スイッチング素子Ｑｄ（ｉ、ｊ）、
前記第１スイッチング素子Ｑａ（ｉ、ｊ）及び前記第３スイッチング素子Ｑｃ（ｉ、ｊ）と接続される第１画素電極ＰＥａ（ｉ、ｊ）、
並びに
前記第２スイッチング素子Ｑｂ（ｉ、ｊ）及び前記第４スイッチング素子Ｑｄ（ｉ、ｊ）と接続され、前記第１画素電極ＰＥａ（ｉ、ｊ）とは分離される第２画素電極ＰＥｂ（ｉ、ｊ）を含み、
前記第１電源線Ｃｈｉｇｈと前記第２電源線Ｃｌｏｗには一定の大きさを有し、互いに異なる大きさの電圧である第１電圧と第２電圧が印加される液晶表示装置。
【請求項１６】
前記第１基板上に形成される第３データ線Ｄｊ＋２、
前記第１ゲート線Ｇｎ及び前記第２データ線Ｄｊ＋１と接続される第５スイッチング素子Ｑａ（ｉ、ｊ＋１）、
前記第１ゲート線Ｇｎ及び前記第２電源線Ｃｌｏｗと接続される第６スイッチング素子Ｑｂ（ｉ、ｊ＋１）、
前記第２ゲート線Ｇｍ及び前記第２電源線Ｃｌｏｗと接続される第７スイッチング素子Ｑｃ（ｉ、ｊ＋１）、
前記第２ゲート線Ｇｍ及び前記第３データ線Ｄｊ＋２と接続される第８スイッチング素子Ｑｄ（ｉ、ｊ＋１）、
前記第５スイッチング素子Ｑａ（ｉ、ｊ＋１）及び前記第７スイッチング素子Ｑｃ（ｉ、ｊ＋１）と接続される第３画素電極ＰＥａ（ｉ、ｊ＋１）、
並びに
前記第６スイッチング素子Ｑｂ（ｉ、ｊ＋１）及び前記第８スイッチング素子Ｑｄ（ｉ、ｊ＋１）と接続され、前記第３画素電極ＰＥａ（ｉ、ｊ＋１）とは分離される第４画素電極ＰＥｂ（ｉ、ｊ＋１）をさらに含む、請求項１５に記載の液晶表示装置。
【請求項１７】
前記第１基板上に形成されてゲート信号を伝達する第３ゲート線Ｇｎ＋１及び第４ゲート線Ｇｍ＋１、
前記第３ゲート線Ｇｎ＋１及び第１電源線Ｃｈｉｇｈと接続される第５スイッチング素子Ｑａ（ｉ＋１、ｊ）、
前記第３ゲート線Ｇｎ＋１及び前記第２データ線Ｄｊ＋１と接続される第６スイッチング素子Ｑｂ（ｉ＋１、ｊ）、
前記第４ゲート線Ｇｍ＋１及び前記第１データ線Ｄｊと接続される第７スイッチング素子Ｑｃ（ｉ＋１、ｊ）、
前記第４ゲート線Ｇｍ＋１及び前記第１電源線Ｃｈｉｇｈと接続される第８スイッチング素子Ｑｄ（ｉ＋１、ｊ）、
前記第５スイッチング素子Ｑａ（ｉ＋１、ｊ）及び前記第７スイッチング素子Ｑｃ（ｉ＋１、ｊ）と接続される第３画素電極ＰＥａ（ｉ＋１、ｊ）、
並びに
前記第６スイッチング素子Ｑｂ（ｉ＋１、ｊ）及び前記第８スイッチング素子Ｑｄ（ｉ＋１、ｊ）と接続され、前記第３画素電極ＰＥａ（ｉ＋１、ｊ）とは分離される第４画素電極ＰＥｂ（ｉ＋１、ｊ）をさらに含む、請求項１６に記載の液晶表示装置。
【請求項１８】
前記第１ゲート線Ｇｎと前記第３ゲート線Ｇｎ＋１には第１フレームで順次にゲートオン信号が印加され、
前記第２ゲート線Ｇｍと前記第４ゲート線Ｇｍ＋１には第２フレームで順次にゲートオン信号が印加される、請求項１７に記載の液晶表示装置。
【請求項１９】
前記第１画素電極ＰＥａ（ｉ、ｊ）及び前記第２画素電極ＰＥｂ（ｉ、ｊ）は複数の枝電極を含み、前記第１画素電極ＰＥａ（ｉ、ｊ）の枝電極と前記第２画素電極ＰＥｂ（ｉ、ｊ）の枝電極は交互に配置され、
前記第３画素電極ＰＥａ（ｉ＋１、ｊ）及び前記第４画素電極ＰＥｂ（ｉ＋１、ｊ）は複数の枝電極を含み、前記第３画素電極ＰＥａ（ｉ＋１、ｊ）の枝電極と前記第４画素電極ＰＥｂ（ｉ＋１、ｊ）の枝電極は交互に配置される、請求項１８に記載の液晶表示装置。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置に関するものである。
【背景技術】
【０００２】
液晶表示装置は、現在、最も幅広く使用されている平板表示装置の一つであって、画素電極と共通電極など電界生成電極が形成されている二枚の表示板と、その間に挿入されている液晶層とからなり、電界生成電極に電圧を印加して液晶層に電界を生成し、これによって液晶層の液晶分子の配向を決定し、入射光の偏光を制御することにより、映像を表示する。
【０００３】
液晶表示装置は、また、各画素電極に接続されるスイッチング素子、及びスイッチング素子を制御して画素電極に電圧を印加するためのゲート線とデータ線など多数の信号線を含む。
【０００４】
このような液晶表示装置は、外部のグラフィック制御器から入力映像信号を受信し、入力映像信号は各画素の輝度情報を含んでおり、各輝度は所定の階調を有している。各画素は、所望の輝度情報に対応するデータ電圧の印加を受ける。画素に印加されたデータ電圧は共通電圧との差によって画素電圧として現れ、画素電圧によって各画素は映像信号の階調が示す輝度を表示する。この時、液晶表示装置が利用できる画素電圧の範囲は駆動部によって決められている。
【０００５】
一方、液晶表示装置の駆動部は、多数の集積回路チップの形態で表示板に直接装着するか、またはフレキシブル回路膜などに装着して表示板に付着するが、このような集積回路チップは液晶表示装置の製造費用に高い比率を占める。特に、データ電圧を印加するデータ線の数が多くなるほど、液晶表示装置の駆動部の費用が高くなる。
【０００６】
また、液晶表示装置の表示品質を高めるために、高いコントラスト比（ｃｏｎｔｒａｓｔ  ｒａｔｉｏ）と優れた広視野角、速い応答速度を有することができる液晶表示装置の実現が必要である。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、液晶表示装置の高いコントラスト比と広視野角を同時に確保でき、液晶分子の応答速度を早くするだけでなく、データ線の数を減らすことで液晶表示装置の駆動部の費用を節減することのできる液晶表示装置及びその駆動方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一実施形態による液晶表示装置は、互いに対向する第１基板と第２基板、前記第１基板と第２基板との間に介され、液晶分子を含む液晶層、前記第１基板上に形成されてゲート信号を伝達する第１ゲート線及び第２ゲート線、前記第１基板上に形成される第１データ線、前記第１基板上に形成される第１電源線及び第２電源線、前記第１ゲート線及び前記第１データ線と接続される第１スイッチング素子、前記第１ゲート線及び前記第１電源線と接続される第２スイッチング素子、前記第２ゲート線及び前記第１データ線と接続される第３スイッチング素子、前記第２ゲート線及び前記第２電源線と接続される第４スイッチング素子、前記第１スイッチング素子及び前記第３スイッチング素子に接続される第１画素電極、並びに前記第２スイッチング素子及び前記第４スイッチング素子に接続され、前記第１画素電極とは分離される第２画素電極を含み、前記第１電源線と前記第２電源線には一定の大きさを有する第１電圧と第２電圧が印加される。
【０００９】
前記第１電圧と前記第２電圧の極性は互いに異なってもよい。
【００１０】
前記第１ゲート線と前記第２ゲート線とは互いに異なるフレームでゲートオン電圧が印加できる。
【００１１】
前記第１画素電極及び前記第２画素電極は複数の枝電極を含み、前記第１画素電極の枝電極と前記第２画素電極の枝電極は交互に配置することができる。
【００１２】
前記第１ゲート線にゲートオン信号が印加される場合、前記第１画素電極には前記第１データ線を通じて第１データ電圧が印加され、前記第２画素電極には前記第１電源線を通じて第１電圧が印加され、前記第１データ電圧と前記第１電圧の極性は互いに異なってもよい。
【００１３】
前記第２ゲート線にゲートオン信号が印加される場合、前記第１画素電極には前記第１データ線を通じて第３データ電圧が印加され、前記第２画素電極には前記第２電源線を通じて第２電圧が印加され、前記第３データ電圧と前記第２電圧の極性は互いに異なってもよい。
【００１４】
前記第１データ電圧と前記第２データ電圧の極性は互いに異なり、前記第３データ電圧と前記第４データ電圧の極性は互いに異なってもよい。
前記第１電源線及び前記第２電源線は、前記第１ゲート線と前記第２ゲート線との間に配置することができる。
【００１５】
前記液晶表示装置は、前記第１基板上に形成されてゲート信号を伝達し、前記第１ゲート線と隣接する第５ゲート線、及び前記第２ゲート線と隣接する第６ゲート線をさらに含み、前記第１電源線及び前記第２電源線は、前記第１ゲート線と前記第５ゲート線との間、及び前記第２ゲート線と前記第６ゲート線との間に配置することができる。
【００１６】
前記液晶表示装置は、前記第１基板上に形成されてゲート信号を伝達する第３ゲート線及び第４ゲート線、前記第１基板上に形成されてデータ信号を伝達する第２データ線、前記第３ゲート線及び前記第２電源線と接続される第５スイッチング素子、前記第３ゲート線及び前記第２データ線と接続される第６スイッチング素子、前記第４ゲート線及び前記第１電源線と接続される第７スイッチング素子、前記第４ゲート線及び前記第２データ線と接続される第８スイッチング素子、前記第５スイッチング素子及び前記第７スイッチング素子と接続される第３画素電極、並びに前記第６スイッチング素子及び前記第８スイッチング素子と接続され、前記第３画素電極とは分離される第４画素電極をさらに含み、前記第１画素電極と第２画素電極の対及び前記第３画素電極と第４画素電極の対は、前記第１データ線と前記第２データ線との間に位置することができる。
【００１７】
前記液晶表示装置は、前記第１ゲート線及び前記第２データ線と接続される第９スイッチング素子、前記第１ゲート線及び前記第２電源線と接続される第１０スイッチング素子、前記第２ゲート線及び前記第２データ線と接続される第１１スイッチング素子、前記第２ゲート線及び前記第１電源線と接続される第１２スイッチング素子、前記第９スイッチング素子及び前記第１１スイッチング素子と接続される第５画素電極、並びに前記第１０スイッチング素子及び前記第１２スイッチング素子と接続され、前記第５画素電極とは分離される第６画素電極をさらに含むことができる。
【００１８】
前記第１ゲート線と前記第３ゲート線には第１フレームで順次にゲートオン信号が印加され、前記第２ゲート線と前記第４ゲート線には第２フレームで順次にゲートオン信号が印加できる。
【００１９】
前記第１画素電極及び前記第２画素電極は複数の枝電極を含み、前記第１画素電極の枝電極と前記第２画素電極の枝電極は交互に配置し、前記第３画素電極及び前記第４画素電極は複数の枝電極を含み、前記第３画素電極の枝電極と前記第４画素電極の枝電極は交互に配置することができる。
【００２０】
前記第１ゲート線と前記第３ゲート線とは互いに接続され、前記第２ゲート線と前記第４ゲート線とは互いに接続できる。
【００２１】
本発明の他の一実施形態による液晶表示装置は、互いに対向する第１基板と第２基板、前記第１基板と第２基板との間に介され、液晶分子を含む液晶層、前記第１基板上に形成されてゲート信号を伝達する第１ゲート線及び第２ゲート線、前記第１基板上に形成される第１データ線及び第２データ線、前記第１基板上に形成される第１電源線及び第２電源線、前記第１ゲート線及び前記第１データ線と接続される第１スイッチング素子、前記第１ゲート線及び前記第１電源線と接続される第２スイッチング素子、前記第２ゲート線及び前記第２電源線と接続される第３スイッチング素子、前記第２ゲート線及び前記第２データ線と接続される第４スイッチング素子、前記第１スイッチング素子及び前記第３スイッチング素子と接続される第１画素電極、並びに前記第２スイッチング素子及び前記第４スイッチング素子と接続され、前記第１画素電極とは分離される第２画素電極を含み、前記第１電源線と前記第２電源線には一定の大きさを有する第１電圧と第２電圧が印加される。
【００２２】
前記液晶表示装置は、前記第１基板上に形成される第３データ線、前記第１ゲート線及び前記第２データ線と接続される第５スイッチング素子、前記第１ゲート線及び前記第２電源線と接続される第６スイッチング素子、前記第２ゲート線及び前記第１電源線と接続される第７スイッチング素子、前記第２ゲート線及び前記第３データ線と接続される第８スイッチング素子、前記第５スイッチング素子及び前記第７スイッチング素子と接続される第３画素電極、並びに前記第６スイッチング素子及び前記第８スイッチング素子と接続され、前記第３画素電極とは分離される第４画素電極をさらに含むことができる。
【００２３】
前記液晶表示装置は、前記第１基板上に形成されてゲート信号を伝達する第３ゲート線及び第４ゲート線、前記第３ゲート線及び第２電源線と接続される第５スイッチング素子、前記第３ゲート線及び前記第２データ線と接続される第６スイッチング素子、前記第４ゲート線及び前記第１データ線と接続される第７スイッチング素子、前記第４ゲート線及び前記第１電源線と接続される第８スイッチング素子、前記第５スイッチング素子及び前記第７スイッチング素子と接続される第３画素電極、並びに前記第６スイッチング素子及び前記第８スイッチング素子と接続され、前記第３画素電極とは分離されている第４画素電極をさらに含むことができる。
【００２４】
前記第１ゲート線と前記第３ゲート線には第１フレームで順次にゲートオン信号が印加され、前記第２ゲート線と前記第４ゲート線には第２フレームで順次にゲートオン信号が印加できる。
【００２５】
前記第１画素電極及び前記第２画素電極は複数の枝電極を含み、前記第１画素電極の枝電極と前記第２画素電極の枝電極は交互に配置され、前記第３画素電極及び前記第４画素電極は複数の枝電極を含み、前記第３画素電極の枝電極と前記第４画素電極の枝電極は交互に配置できる。
【発明の効果】
【００２６】
本発明の一実施形態によれば、液晶表示装置の高いコントラスト比と広視野角を同時に確保することができ、液晶分子の応答速度を早くするだけでなく、データ線の数を減らすことで液晶表示装置の駆動部の費用を節減することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施形態による液晶表示装置のブロック図である。
【図２】本発明の一実施形態による液晶表示装置の構造と共に一つの画素を示す等価回路図である。
【図３】本発明の一実施形態による液晶表示装置の簡略な断面図である。
【図４】本発明の一実施形態による液晶表示装置の画素の形態を示す配置図である。
【図５】本発明の一実施形態による液晶表示装置の二つの画素に対する等価回路図である。
【図６】図５に示した液晶表示装置の一つの画素に印加される信号の波形図である。
【図７】本発明の一実施形態による液晶表示装置の二つの画素に対する等価回路図である。
【図８】本発明の一実施形態による液晶表示装置の二つの画素に対する等価回路図である。
【図９】本発明の一実施形態による液晶表示装置の二つの画素に対する等価回路図である。
【図１０】本発明の一実施形態による液晶表示装置の互いに隣接する四つの画素に対する等価回路図である。
【図１１】本発明の一実施形態による液晶表示装置の互いに隣接する四つの画素に対する等価回路図である。
【図１２】本発明の一実施形態による液晶表示装置の二つの画素に対する等価回路図である。
【発明を実施するための形態】
【００２８】
添付した図面を参照して、本発明の実施形態について本発明が属する技術分野における通常の知識を有する者が容易に実施できるように詳細に説明する。しかし、本発明は種々の相異な形態に実現でき、ここで説明する実施形態に限られない。
【００２９】
図面において、種々の層及び領域を明確に表現するために厚さを拡大して表わした。明細書の全体にわたって類似する部分に対しては同一の図面符号を付けた。層、膜、領域、板などの部分が他の部分の“上”にあるという時、これは他の部分の“すぐ上”にある場合だけでなく、その中間に他の部分がある場合も含む。一方、ある部分が他の部分の“すぐ上”にあるという時には、中間に他の部分がないことを意味する。
【００３０】
以下、本発明の一実施形態による液晶表示装置について、図面を参照して詳細に説明する。
【００３１】
図１は、本発明の一実施形態による液晶表示装置のブロック図であり、図２は、本発明の一実施形態による液晶表示装置の構造と共に一つの画素を示す等価回路図である。
【００３２】
図１を参照すれば、本発明の一実施形態による液晶表示装置は、液晶表示板組立体（ｌｉｑｕｉｄ  ｃｒｙｓｔａｌ  ｐａｎｅｌ  ａｓｓｅｍｂｌｙ）３００、ゲート駆動部（ｇａｔｅ  ｄｒｉｖｅｒ）４００、データ駆動部（ｄａｔａ  ｄｒｉｖｅｒ）５００、階調電圧生成部（ｇｒａｙ  ｖｏｌｔａｇｅ  ｇｅｎｅｒａｔｏｒ）８００、及び信号制御部（ｓｉｇｎａｌ  ｃｏｎｔｒｏｌｌｅｒ）６００を含む。
【００３３】
図２を参照すれば、液晶表示板組立体３００は、互いに対向する下部表示板１００と上部表示板２００、及びその間に入っている液晶層３を含む。
【００３４】
液晶キャパシタＣｌｃは、下部表示板１００の第１画素電極ＰＥａと第２画素電極ＰＥｂを二つの端子とし、第１画素電極ＰＥａと第２画素電極ＰＥｂとの間の液晶層３は誘電体として機能する。第１画素電極ＰＥａは第１スイッチング素子（図示せず）と接続され、第２画素電極ＰＥｂは第２スイッチング素子（図示せず）と接続される。第１スイッチング素子と第２スイッチング素子はそれぞれ対応するゲート線（図示せず）及びデータ線（図示せず）に接続される。
【００３５】
液晶層３は誘電率異方性を有し、液晶層３の液晶分子は、電界のない状態でその長軸が二つの表示板の表面に対して垂直となるように配向されることができる。
【００３６】
第１画素電極ＰＥａ及び第２画素電極ＰＥｂは互いに異なる層に形成するか、または同じ層に形成することができる。液晶キャパシタＣｌｃの補助的な役割を果たす第１及び第２ストレージキャパシタ（図示せず）は、下部表示板１００に具備された別途の電極（図示せず）が第１画素電極ＰＥａ及び第２画素電極ＰＥｂのそれぞれと絶縁体を介在して重畳して形成することができる。
【００３７】
一方、色表示を実現するためには、各画素ＰＸが基本色（ｐｒｉｍａｒｙ  ｃｏｌｏｒ）のうちの一つを固有に表わすか（空間分割）、または各画素ＰＸが時間によって交互に基本色を表わす（時間分割）ようにして、これら基本色の空間的、時間的な作用によって所望の色が認識されるようにする。基本色の例としては赤色、緑色、青色など三原色が挙げられる。図２は、空間分割の一例であって、各画素ＰＸが第１画素電極ＰＥａ及び第２画素電極ＰＥｂに対応する上部表示板２００の領域に、基本色のうちの一つを示すカラーフィルタＣＦを備えることを示している。図２とは異なって、カラーフィルタＣＦは下部表示板１００の第１画素電極ＰＥａ及び第２画素電極ＰＥｂの上または下に形成することも可能である。
【００３８】
液晶表示板組立体３００には、少なくとも一つの偏光子（図示せず）が備えられている。
【００３９】
それでは、図３と共に図１及び図２を参照して、本発明の一実施形態による液晶表示装置の動作について説明する。
【００４０】
図３は、本発明の一実施形態による液晶表示装置の簡略な断面図である。
【００４１】
図２及び図３を参照すれば、各画素に接続されるデータ線または電源線（ｐｏｗｅｒ  ｌｉｎｅ）に電圧（ＶＣＨ、ＶＣＬ）が印加されると、ゲート信号によって導通した第１及び第２スイッチング素子を通じて当該画素ＰＸに印加される。つまり、第１画素電極ＰＥａには第１スイッチング素子を通じて、データ線からの第１データ電圧または電源線からの第１電圧が印加され、第２画素電極ＰＥｂには第２スイッチング素子を通じて、データ線からの第２データ電圧または電源線からの第２電圧が印加される。この時、第１画素電極ＰＥａ及び第２画素電極ＰＥｂに印加されるデータ電圧や第１電圧及び第２電圧は、画素ＰＸが表示しようとする輝度に対応する電圧であり、基準電圧Ｖｒｅｆに対してそれぞれ極性が互いに反対であり得る。
【００４２】
このように、第１画素電極ＰＥａ及び第２画素電極ＰＥｂに印加された極性が互いに異なる二つのデータ電圧間の差や第１電圧と第２電圧との差は、液晶キャパシタＣｌｃの充電電圧、つまり、画素電圧として現れる。液晶キャパシタＣｌｃの両端に電位差が生じれば、図３に示したように、表示板１００、２００の表面に平行な電界が第１画素電極ＰＥａと第２画素電極ＰＥｂとの間の液晶層３に生成される。液晶分子３１が正の誘電率異方性を有する場合、液晶分子３１はその長軸が電界の方向に対して平行になるように傾き、その傾きの程度は画素電圧の大きさによって異なる。このような液晶層３を、ＥＯＣ（ｅｌｅｃｔｒｉｃａｌｌｙ−ｉｎｄｕｃｅｄ  ｏｐｔｉｃａｌ  ｃｏｍｐｅｎｓａｔｉｏｎ）モードという。また、液晶分子３１の傾きの程度によって液晶層３を通過する光の偏光の変化の程度が変わる。このような偏光の変化は、偏光子によって光の透過率の変化として現れ、これによって画素ＰＸは所望の所定の輝度を表示する。
【００４３】
このように、一つの画素ＰＸに基準電圧Ｖｒｅｆに対する極性が互いに異なる二つのデータ電圧や第１電圧及び第２電圧を印加することにより、駆動電圧を高めることができ、液晶分子の応答速度を早くすることができ、液晶表示装置の透過率を高めることができる。また、一つの画素ＰＸに印加される二つのデータ電圧の極性または第１電圧と第２電圧との極性が互いに反対であるので、データ駆動部５００における反転形態が列反転または行反転の場合にも、点反転駆動と同様にフリッカー（ｆｌｉｃｋｅｒ）による画質の劣化を防ぐことができる。
【００４４】
また、一つの画素ＰＸで第１及び第２スイッチング素子が遮断される時、第１画素電極ＰＥａ及び第２画素電極ＰＥｂに印加される電圧のいずれもそれぞれのキックバック電圧（ｋｉｃｋｂａｃｋ  ｖｏｌｔａｇｅ）ほど下降するので、画素ＰＸの充電電圧にはほとんど変化がない。したがって、液晶表示装置の表示特性を向上させることができる。
【００４５】
次に、図４を参照して、本発明の一実施形態による液晶表示板組立体の一つの画素ＰＸの第１画素電極ＰＥａ及び第２画素電極ＰＥｂの形態について説明する。図４は、本発明の一実施形態による液晶表示装置の画素の形態を示す配置図である。
【００４６】
図４を参照すれば、一つの画素電極ＰＥの全体的な外郭形状は四角形であり、第１画素電極ＰＥａと第２画素電極ＰＥｂとは間隙９１を間に置いて噛合っている。第１画素電極ＰＥａ及び第２画素電極ＰＥｂは全体的に仮想的な横中央線ＣＬを境界に上下対称を成し、上下の二つの副領域に分かれる。
【００４７】
第１画素電極ＰＥａは、左側の縦幹部の最下端及び最上端の突出部、左側の縦幹部、縦幹部の中央部分から横中央線ＣＬに沿って右側に延びた横幹部、及び複数の枝部含む。横中央線ＣＬを基準に上部に位置する枝部は、縦幹部または横幹部から右側上方に斜めに延びている。一方、下部に位置する枝部は、縦幹部または横幹部から右側下方に斜めに延びる。枝部が横中央線ＣＬと成す角は約４５度であり得る。
【００４８】
第２画素電極ＰＥｂは、下端の突出部、右側の縦幹部、上端及び下端の横幹部、及び複数の枝部を含む。上端及び下端の横幹部はそれぞれ縦幹部の上端及び下端から左に横方向に延びている。横中央線ＣＬを基準に上部に位置する枝部は、縦幹部または上端の横幹部から左側下方に斜めに延びている。一方、下部に位置する枝部は、縦幹部または下端の横幹部から左側上方に斜めに延びる。第２画素電極ＰＥｂの枝部も横中央線ＣＬと成す角は約４５度であり得る。横中央線ＣＬを中心に上部の枝部と下部の枝部とは互いに直角を成してもよい。
【００４９】
第１画素電極ＰＥａ及び第２画素電極ＰＥｂの枝部は、一定の間隔を置いて互いに噛み合って交互に配置され、櫛状を成す。
【００５０】
しかし、本発明の実施形態による液晶表示板組立体の一つの画素ＰＸの第１画素電極ＰＥａ及び第２画素電極ＰＥｂの形態はこれに限定されず、画素電極ＰＥは第１画素電極ＰＥａ及び第２画素電極ＰＥｂの少なくとも一部分が同じ層に形成されて交互に配置される全ての形態を含むことができる。
【００５１】
以下、図２と共に図５及び図６を参照して、本発明の一実施形態による液晶表示装置の信号線及び画素の配置と、その駆動方法について説明する。図５は、本発明の一実施形態による液晶表示装置の二つの画素に対する等価回路図であり、図６は、図５に示した液晶表示装置の一つの画素に印加される信号の波形図である。
【００５２】
図２及び図５を参照すれば、本実施形態による液晶表示装置は、画素の列方向に隣接する複数の第１画素ＰＸ（ｉ）と複数の第２画素ＰＸ（ｉ＋１）、及びこれに接続される複数の信号線（Ｇｍ−１、Ｇｍ、Ｇｍ＋１、Ｇｎ、Ｇｎ＋１、Ｇｎ＋２、Ｄｊ、Ｄｊ＋１、Ｃｈｉｇｈ、Ｃｌｏｗ）を含む。信号線（Ｇｍ−１、Ｇｍ、Ｇｍ＋１、Ｇｎ、Ｇｎ＋１、Ｇｎ＋２、Ｄｊ、Ｄｊ＋１、Ｃｈｉｇｈ、Ｃｌｏｗ）は、ゲート信号（“走査信号”ともいう）を伝達する複数対のゲート線（Ｇｍ−１及びＧｎ、Ｇｍ及びＧｎ＋１、Ｇｍ＋１及びＧｎ＋２）、データ電圧を伝達する複数のデータ線（Ｄｊ、Ｄｊ＋１）、及び所定の電圧を伝達する複数対の電源線（Ｃｈｉｇｈ、Ｃｌｏｗ）を含む。
【００５３】
第１画素ＰＸ（ｉ）（ｉ＝１，２，．．．，ｎ）は、第１対のゲート線（Ｇｎ、Ｇｍ）（ｍ及びｎは任意の整数）、データ線Ｄｊ、及び電源線Ｃｈｉｇｈ、Ｃｌｏｗに接続される第１スイッチング素子Ｑａｉ、第２スイッチング素子Ｑｂｉ、第３スイッチング素子Ｑｃｉ、及び第４スイッチング素子Ｑｄｉと、これに接続された液晶キャパシタＣｌｃを含む。第１乃至第４スイッチング素子Ｑａｉ、Ｑｂｉ、Ｑｃｉ、Ｑｄｉは薄膜トランジスタなどの三端子素子であって、第１スイッチング素子Ｑａｉの制御端子は第１対のゲート線（Ｇｎ、Ｇｍ）のうちの第１ゲート線Ｇｎに接続され、入力端子はデータ線Ｄｊに入力され、出力端子は液晶キャパシタＣｌｃの一端及び第１画素電極ＰＥａに接続される。第２スイッチング素子Ｑｂｉの制御端子は第１ゲート線Ｇｎに接続され、入力端子は複数対の電源線（Ｃｈｉｇｈ、Ｃｌｏｗ）のうちの第１電源線Ｃｈｉｇｈに接続され、出力端子は液晶キャパシタＣｌｃの他端及び第２画素電極ＰＥｂに接続される。第３スイッチング素子Ｑｃｉの制御端子は第１対のゲート線（Ｇｎ、Ｇｍ）のうちの第２ゲート線Ｇｍに接続され、入力端子はデータ線Ｄｊに入力され、出力端子は液晶キャパシタＣｌｃの一端及び第１画素電極ＰＥａに接続される。第４スイッチング素子Ｑｄｉの制御端子は第２ゲート線Ｇｍに接続され、入力端子は複数対の電源線（Ｃｈｉｇｈ、Ｃｌｏｗ）のうちの第２電源線Ｃｌｏｗに接続され、出力端子は液晶キャパシタＣｌｃの他端及び第２画素電極ＰＥｂに接続される。また、第１スイッチング素子Ｑａｉの出力端子の地点Ａｉ及び第３スイッチング素子Ｑｃｉの出力端子の地点Ｃｉは互いに接続されている。また、第２スイッチング素子Ｑｂｉの出力端子の地点Ｂｉ及び第４スイッチング素子Ｑｄｉの出力端子の地点Ｄｉは互いに接続されている。
【００５４】
第１画素ＰＸ（ｉ）と画素の列方向に隣接する第２画素ＰＸ（ｉ＋１）（ｉ＝１，２，．．．，ｎ）は、第２対のゲート線（Ｇｎ＋１、Ｇｍ＋１）（ｍ及びｎは任意の整数）、データ線Ｄｊ、並びに電源線Ｃｈｉｇｈ、Ｃｌｏｗに接続される第１スイッチング素子Ｑａｉ＋１、第２スイッチング素子Ｑｂｉ＋１、第３スイッチング素子Ｑｃｉ＋１、及び第４スイッチング素子Ｑｄｉ＋１と、これに接続された液晶キャパシタＣｌｃを含む。第１スイッチング素子Ｑａｉ＋１の制御端子は、第２対のゲート線（Ｇｎ＋１、Ｇｍ＋１）のうちの第１ゲート線Ｇｎ＋１に接続され、入力端子はデータ線Ｄｊに入力され、出力端子は液晶キャパシタＣｌｃの一端及び第１画素電極ＰＥａに接続される。第２スイッチング素子Ｑｂｉ＋１の制御端子は第１ゲート線Ｇｎ＋１に接続され、入力端子は複数対の電源線（Ｃｈｉｇｈ、Ｃｌｏｗ）のうちの第２電源線Ｃｌｏｗに接続され、出力端子は液晶キャパシタＣｌｃの一端及び第２画素電極ＰＥｂに接続される。第３スイッチング素子Ｑｃｉ＋１の制御端子は第２対のゲート線（Ｇｎ＋１、Ｇｍ＋１）のうちの第２ゲート線Ｇｍ＋１に接続され、入力端子はデータ線Ｄｊに入力され、出力端子は液晶キャパシタＣｌｃの一端及び第１画素電極ＰＥａに接続される。第４スイッチング素子Ｑｄｉ＋１の制御端子は第２ゲート線Ｇｍ＋１に接続され、入力端子は複数対の電源線（Ｃｈｉｇｈ、Ｃｌｏｗ）のうちの第１電源線Ｃｈｉｇｈに接続され、出力端子は液晶キャパシタＣｌｃの一端及び第２画素電極ＰＥｂに接続される。また、第１スイッチング素子Ｑａｉ＋１の出力端子の地点Ａｉ＋１及び第３スイッチング素子Ｑｃｉ＋１の出力端子の地点Ｃｉ＋１は互いに接続されている。また、第２スイッチング素子Ｑｂｉ＋１の出力端子の地点Ｂｉ＋１及び第４スイッチング素子Ｑｄｉ＋１の出力端子の地点Ｄｉ＋１は互いに接続されている。
【００５５】
図示していないが、複数対の電源線（Ｃｈｉｇｈ、Ｃｌｏｗ）のうちの第１電源線Ｃｈｉｇｈは互いに接続されており同一の第１電圧が印加され、複数対の電源線（Ｃｈｉｇｈ、Ｃｌｏｗ）のうちの第２電源線Ｃｌｏｗは互いに接続されており同一の第２電圧が印加される。第１電源線Ｃｈｉｇｈと第２電源線Ｃｌｏｗに印加される第１電圧と第２電圧の極性は、基準電圧Ｖｒｅｆに対して互いに異なる。例えば、基準電圧Ｖｒｅｆに印加される電圧が７．５Ｖの場合、第１電圧は約１５Ｖ以上、第２電圧は約０Ｖ以下であり得る。また、その反対で、第２電圧は約１５Ｖ以上、第１電圧は約０Ｖ以下でもあり得る。
【００５６】
また、互いに対を成してそれぞれ一つの画素に接続されるゲート線（Ｇｍ及びＧｎ、Ｇｍ＋１及びＧｎ＋１）のうちの第１ゲート線Ｇｎ、Ｇｎ＋１と第２ゲート線Ｇｍ、Ｇｍ＋１には互いに異なるフレームでゲートオン電圧が印加される。例えば、第１フレームの間に第１ゲート線Ｇｎ、Ｇｎ＋１に順次にゲートオン電圧が印加され、第１フレームの次の第２フレームの間に第２ゲート線Ｇｍ、Ｇｍ＋１に順次にゲートオン電圧が印加できる。または、第１フレームの間に第２ゲート線Ｇｍ、Ｇｍ＋１に順次にゲートオン電圧が印加され、第２フレームの間に第１ゲート線Ｇｎ、Ｇｎ＋１に順次にゲートオン電圧が印加されることも可能である。
【００５７】
以下、本実施形態による液晶表示装置の駆動方法の一例について具体的に説明する。
【００５８】
まず、第１フレーム内の駆動方法について説明する。図２及び図５と共に図６を参照すれば、第１対のゲート線（Ｇｎ、Ｇｍ）のうちの第１ゲート線Ｇｎにゲートオン電圧が印加されると、導通した第１スイッチング素子Ｑａｉを通じてデータ電圧が第１画素ＰＸ（ｉ）に印加され、導通した第２スイッチング素子Ｑｂｉを通じて第１電圧が第１画素ＰＸ（ｉ）に印加される。つまり、第１画素ＰＸ（ｉ）の第１画素電極ＰＥａには第１スイッチング素子Ｑａｉを通じてデータ線Ｄｊに流れるデータ電圧が印加され、第２画素電極ＰＥｂには第２スイッチング素子Ｑｂｉを通じて第１電源線Ｃｈｉｇｈに流れる第１電圧が印加される。図６の第１フレームのデータ線Ｄｊのタイミングチャートに基づけば、第１ゲート線Ｇｎ、例えば第１ゲート線Ｇ１が立ち上がった際には、第１画素ＰＸ（ｉ）の第１画素電極ＰＥａにはデータ線Ｄｊに流れる（−）極性のデータ電圧が印加され、第２画素電極ＰＥｂには（＋）極性の第１電源線Ｃｈｉｇｈに流れる第１電圧が印加される。この時、地点Ａｉと地点Ｂｉにそれぞれデータ電圧と第１電圧が印加され、この二地点（Ａｉ、Ｂｉ）の間の電圧差が第１画素ＰＸ（ｉ）の液晶キャパシタＣｌｃの充電電圧になる。
【００５９】
第１画素ＰＸ（ｉ）の第１画素電極ＰＥａと第２画素電極ＰＥｂに印加されるデータ電圧と第１電圧は、第１画素ＰＸ（ｉ）が表示しようとする輝度に対応する電圧であり、基準電圧Ｖｒｅｆに対してそれぞれ極性が互いに反対である。
【００６０】
その後、第２対のゲート線（Ｇｎ＋１、Ｇｍ＋１）のうちの第１ゲート線Ｇｎ＋１にゲートオン電圧が印加され、導通した第２画素ＰＸ（ｉ＋１）の第１スイッチング素子Ｑａｉ＋１を通じてデータ線Ｄｊに流れるデータ電圧が第２画素ＰＸ（ｉ＋１）に印加され、導通した第２スイッチング素子Ｑｂｉ＋１を通じて第２電源線Ｃｌｏｗに流れる第２電圧が印加される。ここで、図６に示すように、第１ゲート線Ｇｎ＋１、例えば第１ゲート線Ｇ２が立ち上がった際には、データ線Ｄｊに流れるデータ電圧の極性は（＋）に変化している。よって、第２画素ＰＸ（ｉ＋１）の第１画素電極ＰＥａにはデータ線Ｄｊに流れる（＋）極性のデータ電圧が印加され、第２画素電極ＰＥｂには（−）極性の第２電源線Ｃｌｏｗに流れる第２電圧が印加される。この時、地点Ａｉ＋１と地点Ｂｉ＋１にそれぞれデータ電圧と第２電圧が印加され、この二地点（Ａｉ＋１、Ｂｉ＋１）の間の電圧差が第２画素ＰＸ（ｉ＋１）の液晶キャパシタＣｌｃの充電電圧になる。第２画素ＰＸ（ｉ＋１）の第１画素電極ＰＥａと第２画素電極ＰＥｂに印加されるデータ電圧と第２電圧は、第２画素ＰＸ（ｉ＋１）が表示しようとする輝度に対応する電圧であり、基準電圧Ｖｒｅｆに対してそれぞれ極性が互いに反対である。なお、隣接するフレームにおいて、データ線Ｄｊのデータ電圧の各フレームでの最初の極性は反対となるように設定されている。つまり、第１フレームにおいてデータ線Ｄｊは（−）の極性から開始して（＋）、（−）・・・と変化し、一方、第２フレームにおいてデータ線Ｄｊは（＋）の極性から開始して（−）、（＋）・・・と変化する。
【００６１】
例えば、図６に示した実施形態の場合、第１フレームの間に関して、第１ゲート線Ｇｎ（例えば第１ゲート線Ｇ１）が立ち上がった際、第１画素ＰＸ（ｉ）の第１画素電極ＰＥａに印加されるデータ電圧の極性は（−）であり、第２画素電極ＰＥｂに印加されるＣｈｉｇｈからの第１電圧の極性が（＋）である。また、第１ゲート線Ｇｎ＋１（例えば第１ゲート線Ｇ２）が立ち上がると、第２画素Ｐｘ（ｉ＋１）の第１画素電極ＰＥａに印加されるデータ電圧の極性は（＋となり、第２画素電極ＰＥｂに印加されるＣｌｏｗからの第２電圧の極性が（−）である。これによって、第１フレームの間に画素列に沿って配置されている第１画素ＰＸ（ｉ）と第２画素ＰＸ（ｉ＋１）に充電される画素電圧の極性は互いに変化するようになって、ドット反転を成す。
【００６２】
しかし、本発明の他の実施形態による場合、第１電源線Ｃｈｉｇｈに印加される第１電圧の極性が（−）であり、第２電源線Ｃｌｏｗに印加される第２電圧の極性が（＋）であり得る。この場合、データ線Ｄｊを通じて印加されるデータ電圧の極性も図６に示した実施形態とは反対であり得る。
【００６３】
このような段階がｎ番目第１ゲート線に接続されるｎ番目画素ＰＸ（ｎ）まで繰り返して、第１フレームが完了する。第１フレームが完了すると、第２フレームが開始し、対を成しているゲート線のうちの第２ゲート線に順次にゲートオン電圧が印加される。
【００６４】
第１対のゲート線（Ｇｎ、Ｇｍ）のうちの第２ゲート線Ｇｍにゲートオン電圧が印加されると、導通した第３スイッチング素子Ｑｃｉを通じてデータ電圧が第１画素ＰＸ（ｉ）に印加され、導通した第４スイッチング素子Ｑｄｉを通じて第２電圧が第１画素ＰＸ（ｉ）に印加される。つまり、第１画素電極ＰＥａには第３スイッチング素子Ｑｃｉを通じてデータ線Ｄｊに流れるデータ電圧が印加され、第４画素電極ＰＥｂには第４スイッチング素子Ｑｄｉを通じて第２電源線Ｃｌｏｗに流れる第２電圧が印加される。この時、地点Ｃｉと地点Ｄｉにそれぞれデータ電圧と第２電圧が印加され、この二地点（Ｃｉ、Ｄｉ）の間の電圧差が第１画素ＰＸ（ｉ）の液晶キャパシタＣｌｃの充電電圧になる。
【００６５】
その後、第２対のゲート線（Ｇｎ＋１、Ｇｍ＋１）のうちの第２ゲート線Ｇｍ＋１にゲートオン電圧が印加され、導通した第２画素ＰＸ（ｉ＋１）の第３スイッチング素子Ｑｃｉ＋１を通じてデータ線Ｄｊに流れるデータ電圧が第２画素ＰＸ（ｉ＋１）に印加され、導通した第４スイッチング素子Ｑｄｉ＋１を通じて第１電源線Ｃｈｉｇｈに流れる第１電圧が印加される。この時、地点Ｃｉ＋１と地点Ｄｉ＋１にそれぞれデータ電圧と第１電圧が印加され、この二地点（Ｃｉ＋１、Ｄｉ＋１）の間の電圧差が第２画素ＰＸ（ｉ＋１）の液晶キャパシタＣｌｃの充電電圧になる。
【００６６】
第２フレームの間に、第１画素ＰＸ（ｉ）の第１画素電極ＰＥａと第２画素電極ＰＥｂにそれぞれ印加されるデータ電圧の極性は（＋）であり、Ｃｌｏｗからの第２電圧の極性が（−）である。また、第２画素Ｐｘ（ｉ＋１）の第１画素電極ＰＥａと第２画素電極ＰＥｂにそれぞれ印加されるデータ電圧の極性は（−）であり、Ｃｈｉｇｈからの第１電圧の極性が（＋）である。これによって、第２フレームの間に画素列に沿って配置されている第１画素ＰＸ（ｉ）と第２画素ＰＸ（ｉ＋１）に充電される画素電圧の極性は互いに変化するようになって、ドット反転を成す。
【００６７】
より具体的に説明すると、第２フレームの間に関して、第２ゲート線Ｇｍが立ち上がった際の最初のデータ線Ｄｊのデータ電圧の極性は（＋）である。よって、第２ゲート線Ｇｍ（例えば第２ゲート線Ｇ１）が立ち上がった際、第１画素ＰＸ（ｉ）の第１画素電極ＰＥａに印加されるデータ電圧の極性は（＋）であり、第２画素電極ＰＥｂに印加されるＣｌｏｗからの第２電圧の極性が（−）である。次に、第２ゲート線Ｇｍ＋１（例えば第２ゲート線Ｇ２）が立ち上がった際、第２画素Ｐｘ（ｉ＋１）の第１画素電極ＰＥａに印加されるデータ電圧の極性は（−）であり、第２画素電極ＰＥｂに印加されるＣｈｉｇｈからの第１電圧の極性が（＋）である。これによって、第２フレームの間に画素列に沿って配置されている第１画素ＰＸ（ｉ）と第２画素ＰＸ（ｉ＋１）に充電される画素電圧の極性も互いに変化するようになって、ドット反転を成す。
【００６８】
図６に示した実施形態では、第１電圧の極性が（＋）であり、第２電圧の極性が（−）である場合を例に挙げて説明したが、第１電圧と第２電圧の極性が互いに反対である場合も適用可能である。
【００６９】
上説した第１フレームと第２フレームとを繰り返すことで、所望のフレームの間に各画素ごとに所望の画素電圧を印加するようになる。
【００７０】
一般に、本発明の実施形態のように、一つの画素を二つの画素電極（ＰＥａ、ＰＥｂ）に分け、互いに異なるスイッチング素子を利用して互いに異なる極性を有する電圧を印加して、液晶キャパシタＣｌｃに所望の大きさの電圧を充電するために、一つの画素は一つのゲート線と互いに異なる二つのデータ線に接続される。つまり、各画素の第１及び第２画素電極に接続される第１及び第２スイッチング素子は同じゲート線に接続されているが、それぞれ互いに異なるデータ線に接続して、互いに異なるデータ線を通じてデータ電圧の印加を受ける。
【００７１】
しかし、本実施形態による液晶表示装置の一つの画素は、互いに対になる二つのゲート線と、一つのデータ線、及び二つの電源線に接続される。したがって、データ線の数が減って、液晶表示装置の駆動部の費用を節減することができる。本実施形態による液晶表示装置の信号線及び画素配置によれば、一般的な信号線及び画素の配置に比べ、ゲート線が対を成して配置されてゲート線の数が増えるが、ゲート信号はゲートオン／オフ信号に過ぎなくて、データ駆動部に比べてゲート駆動部の動作が比較的に簡単であるので、製造費用が一般的に低いと知られている。また、二つの電源線が追加されるが、電源線それぞれには常に同一の大きさの一定の電圧が印加されるので、一定の電圧を印加するための簡単な駆動部だけを追加すれば良く、これによって駆動方法が簡単で、かつ製造費用が低い。
【００７２】
次に、図７を参照して、本発明の他の一実施形態による液晶表示装置の信号線及び画素の配置と、その駆動方法について説明する。図７は、本発明の一実施形態による液晶表示装置の互いに隣接する二つの画素に対する等価回路図である。
図７に示した液晶表示装置の信号線及び画素の配置は、図５に示した信号線及び画素の配置と類似している。図７を参照すれば、本実施形態による液晶表示装置は、画素の列方向に隣接する複数の第１画素ＰＸ（ｉ）と複数の第２画素ＰＸ（ｉ＋１）、及びこれに接続される複数の信号線（Ｇｍ−１、Ｇｍ、Ｇｍ＋１、Ｇｎ、Ｇｎ＋１、Ｇｎ＋２、Ｄｊ、Ｄｊ＋１、Ｃｈｉｇｈ、Ｃｌｏｗ）を含む。第１画素ＰＸ（ｉ）は、第１対のゲート線Ｇｎ、Ｇｍ、データ線Ｄｊ、並びに電源線Ｃｈｉｇｈ、Ｃｌｏｗに接続される第１スイッチング素子Ｑａｉ、第２スイッチング素子Ｑｂｉ、第３スイッチング素子Ｑｃｉ、及び第４スイッチング素子Ｑｄｉと、これに接続された液晶キャパシタＣｌｃを含む。しかし、図５に示した液晶表示装置とは異なって、第１画素電極ＰＥａ、第１電源線Ｃｈｉｇｈ及び第２電源線Ｃｌｏｗに接続される二端子を有する第１ストレージキャパシタＣｓｔａ１、Ｃｓｔａ２を含む。Ｃｓｔａ１は、第１画素電極ＰＥａと第２電源線Ｃｌｏｗとの間の絶縁膜を介したキャパシタであり、Ｃｓｔａ２は、第１画素電極ＰＥａと第１電源線Ｃｈｉｇｈとの間の絶縁膜を介したキャパシタである。また、第２画素電極ＰＥｂ、第１電源線Ｃｈｉｇｈ及び第２電源線Ｃｌｏｗに接続される二端子を有する第２ストレージキャパシタＣｓｔｂ１、Ｃｓｔｂ２を含む。Ｃｓｔｂ１は、第２画素電極ＰＥｂと第１電源線Ｃｈｉｇｈとの間の絶縁膜を介したキャパシタであり、Ｃｓｔｂ２は、第２画素電極ＰＥｂと第２電源線Ｃｌｏｗとの間の絶縁膜を介したキャパシタである。図５と比較して、ストレージキャパシタＣｓｔａ１、Ｃｓｔａ２、Ｃｓｔｂ１、Ｃｓｔｂ２があれば、液晶キャパシタの容量能力をさらに強化することができる。
【００７３】
図５に示した実施形態と同様に、本実施形態による液晶表示装置の場合、互いに対を成してそれぞれ一つの画素に接続されるゲート線（Ｇｍ及びＧｎ、Ｇｍ＋１及びＧｎ＋１）のうちの第１ゲート線Ｇｎ、Ｇｎ＋１と第２ゲート線Ｇｍ、Ｇｍ＋１には、互いに異なるフレームにゲートオン電圧が印加される。例えば、第１フレームの間に第１ゲート線Ｇｎ、Ｇｎ＋１に順次にゲートオン電圧が印加され、第１フレームの次の第２フレームの間に第２ゲート線Ｇｍ、Ｇｍ＋１に順次にゲートオン電圧が印加できる。
【００７４】
第１フレームについて説明する。第１対のゲート線（Ｇｎ、Ｇｍ）のうちの第１ゲート線Ｇｎにゲートオン電圧が印加されると、第１画素ＰＸ（ｉ）の第１画素電極ＰＥａには第１スイッチング素子Ｑａｉを通じてデータ線Ｄｊに流れるデータ電圧が印加され、第２画素電極ＰＥｂには第２スイッチング素子Ｑｂｉを通じて第１電源線Ｃｈｉｇｈに流れる第１電圧が印加される。その後、第２対のゲート線（Ｇｎ＋１、Ｇｍ＋１）のうちの第１ゲート線Ｇｎ＋１にゲートオン電圧が印加され、導通した第２画素ＰＸ（ｉ＋１）の第１スイッチング素子Ｑａｉ＋１を通じてデータ線Ｄｊに流れるデータ電圧が第２画素ＰＸ（ｉ＋１）に印加され、導通した第２スイッチング素子Ｑｂｉ＋１を通じて第２電源線Ｃｌｏｗに流れる第２電圧が印加される。
【００７５】
図６に示した実施形態と同様に、本実施形態による液晶表示装置の場合、第１画素ＰＸ（ｉ）の第１画素電極ＰＥａと第２画素電極ＰＥｂにそれぞれ印加されるデータ電圧の極性は（−）であり、第１電圧の極性が（＋）である。また、第２画素ＰＸ（ｉ＋１）の第１画素電極ＰＥａと第２画素電極ＰＥｂにそれぞれ印加されるデータ電圧の極性は（＋）であり、第２電圧の極性が（−）である。これによって、第１フレーム内の画素列に沿って配置されている第１画素ＰＸ（ｉ）と第２画素ＰＸ（ｉ＋１）に充電される画素電圧の極性は互いに変化するようになって、ドット反転を成す。
【００７６】
第１フレーム直後の第２フレームについて説明する。第１対のゲート線（Ｇｎ、Ｇｍ）のうちの第２ゲート線Ｇｍにゲートオン電圧が印加されると、第１画素ＰＸ（ｉ）の第１画素電極ＰＥａには第３スイッチング素子Ｑｃｉを通じてデータ線Ｄｊに流れるデータ電圧が印加され、第４画素電極ＰＥｂには第４スイッチング素子Ｑｄｉを通じて第２電源線Ｃｌｏｗに流れる第２電圧が印加される。その後、第２対のゲート線（Ｇｎ＋１、Ｇｍ＋１）のうちの第２ゲート線Ｇｍ＋１にゲートオン電圧が印加され、導通した第２画素ＰＸ（ｉ＋１）の第３スイッチング素子Ｑｃｉ＋１を通じてデータ線Ｄｊに流れるデータ電圧が第２画素ＰＸ（ｉ＋１）に印加され、導通した第４スイッチング素子Ｑｄｉ＋１を通じて第１電源線Ｃｈｉｇｈに流れる第１電圧が印加される。
【００７７】
第２フレームの間に、第１画素ＰＸ（ｉ）の第１画素電極ＰＥａと第２画素電極ＰＥｂにそれぞれ印加されるデータ電圧の極性は（＋）であり、第２電圧の極性が（−）である。また、第２画素ＰＸ（ｉ＋１）の第１画素電極ＰＥａと第２画素電極ＰＥｂにそれぞれ印加されるデータ電圧の極性は（−）であり、第１電圧の極性が（＋）である。これによって、第２フレーム内の画素列に沿って配置されている第１画素ＰＸ（ｉ）と第２画素ＰＸ（ｉ＋１）に充電される画素電圧の極性は互いに変化するようになって、ドット反転を成す。
【００７８】
このように、本実施形態による液晶表示装置の一つの画素は、互いに対になる二つのゲート線と、一つのデータ線、及び二つの電源線に接続される。したがって、データ線の数が減って、液晶表示装置の駆動部の費用を節減することができる。
【００７９】
以下、図８を参照して、本発明の他の一実施形態による液晶表示装置の信号線及び画素の配置について説明する。図８は、本発明の一実施形態による液晶表示装置の互いに隣接する二つの画素に対する等価回路図である。
【００８０】
図８に示した液晶表示装置の信号線及び画素の配置は、図５に示した信号線及び画素の配置と類似している。図８を参照すれば、本実施形態による液晶表示装置は、画素の列方向に隣接する複数の第１画素ＰＸ（ｉ）と複数の第２画素ＰＸ（ｉ＋１）、及びこれに接続される複数の信号線（Ｇｍ−１、Ｇｍ、Ｇｍ＋１、Ｇｎ、Ｇｎ＋１、Ｇｎ＋２、Ｄｊ、Ｄｊ＋１、Ｃｈｉｇｈ、Ｃｌｏｗ）を含む。第１画素ＰＸ（ｉ）は、第１対のゲート線Ｇｎ、Ｇｍ、データ線Ｄｊ、並びに電源線Ｃｈｉｇｈ、Ｃｌｏｗに接続される第１スイッチング素子Ｑａｉ、第２スイッチング素子Ｑｂｉ、第３スイッチング素子Ｑｃｉ、及び第４スイッチング素子Ｑｄｉと、これに接続された液晶キャパシタＣｌｃを含む。しかし、図５に示した液晶表示装置とは異なって、第１画素ＰＸ（ｉ）は、第１画素電極ＰＥａ、前段ゲート線Ｇｍ−１及び後段ゲート線Ｇｎ＋１に接続される二端子を有する第１ストレージキャパシタＣｓｔａ１、Ｃｓｔａ２を含む。当該第１画素ＰＸ（ｉ）のＣｓｔａ１は、第１画素電極ＰＥａと前段第２ゲート線Ｇｍ−１との間の絶縁膜を介したキャパシタであり、Ｃｓｔａ２は、第１画素電極ＰＥａと後段第１ゲート線Ｇｎ＋１との間の絶縁膜を介したキャパシタである。また、当該第１画素ＰＸ（ｉ）は、第２画素電極ＰＥｂ、前段ゲート線Ｇｍ−１及び後段ゲート線Ｇｎ＋１に接続される二端子を有する第２ストレージキャパシタＣｓｔｂ１、Ｃｓｔｂ２を含む。当該第１画素ＰＸ（ｉ）のＣｓｔｂ１は、第２画素電極ＰＥｂと前段第２ゲート線Ｇｍ−１との間の絶縁膜を介したキャパシタであり、Ｃｓｔｂ２は、第２画素電極ＰＥｂと後段第１ゲート線Ｇｎ＋１との間の絶縁膜を介したキャパシタである。また、第２画素ＰＸ（ｉ＋１）は、第１画素電極ＰＥａ、前段ゲート線Ｇｍ及び後段ゲート線Ｇｎ＋２に接続される二端子を有する第１ストレージキャパシタＣｓｔａ１、Ｃｓｔａ２を含む。当該第２画素ＰＸ（ｉ＋１）のＣｓｔａ１は、第１画素電極ＰＥａと前段第２ゲート線Ｇｍとの間の絶縁膜を介したキャパシタであり、Ｃｓｔａ２は、第１画素電極ＰＥａと後段第１ゲート線Ｇｎ＋２との間の絶縁膜を介したキャパシタである。また、当該第２画素ＰＸ（ｉ＋１）は、第２画素電極ＰＥｂ、前段ゲート線Ｇｍ及び後端ゲート線Ｇｎ＋２に接続される二端子を有する第２ストレージキャパシタＣｓｔｂ１、Ｃｓｔｂ２を含む。当該第２画素ＰＸ（ｉ＋１）のＣｓｔｂ１は、第２画素電極ＰＥｂと前段第２ゲート線Ｇｍとの間の絶縁膜を介したキャパシタであり、Ｃｓｔｂ２は、第２画素電極ＰＥｂと後段第１ゲート線Ｇｎ＋２との間の絶縁膜を介したキャパシタである。
【００８１】
図８に示した液晶表示装置の駆動方法は、図５及び図６に示した実施形態による液晶表示装置の駆動方法と類似している。
【００８２】
また、図５と比較して、ストレージキャパシタＣｓｔａ１、Ｃｓｔａ２、Ｃｓｔｂ１、Ｃｓｔｂ２があれば、液晶キャパシタの容量能力をさらに強化することができる。
【００８３】
次に、図９を参照して、本発明の他の一実施形態による液晶表示装置の信号線及び画素の配置について説明する。図９は、本発明の一実施形態による液晶表示装置の互いに隣接する二つの画素に対する等価回路図である。
【００８４】
図９を参照すれば、本実施形態による液晶表示装置は、画素の列方向に隣接する複数の第１画素ＰＸ（ｉ）と複数の第２画素ＰＸ（ｉ＋１）、及びこれに接続される複数の信号線（Ｇｍ−１、Ｇｍ、Ｇｍ＋１、Ｇｎ、Ｇｎ＋１、Ｇｎ＋２、Ｄｊ、Ｄｊ＋１、Ｃｈｉｇｈ、Ｃｌｏｗ）を含む。第１画素ＰＸ（ｉ）は、第１対のゲート線Ｇｎ、Ｇｍ、データ線（Ｄｊ）、並びに電源線Ｃｈｉｇｈ、Ｃｌｏｗに接続される第１スイッチング素子Ｑａｉ、第２スイッチング素子Ｑｂｉ、第３スイッチング素子Ｑｃｉ及び第４スイッチング素子Ｑｄｉと、これに接続された液晶キャパシタＣｌｃを含む。第２画素ＰＸ（ｉ＋１）は、第２対のゲート線Ｇｎ＋１、Ｇｍ＋１、データ線Ｄｊ、並びに電源線Ｃｈｉｇｈ、Ｃｌｏｗに接続される第１スイッチング素子Ｑａｉ＋１、第２スイッチング素子Ｑｂｉ＋１、第３スイッチング素子Ｑｃｉ＋１、及び第４スイッチング素子Ｑｄｉ＋１と、これに接続された液晶キャパシタＣｌｃを含む。
【００８５】
そして、第１画素電極ＰＥａ、第１電源線Ｃｈｉｇｈ及び第２電源線Ｃｌｏｗに接続される二端子を有する第１ストレージキャパシタＣｓｔａ１、Ｃｓｔａ２を含む。Ｃｓｔａ１は、第１画素電極ＰＥａと第２電源線Ｃｌｏｗとの間の絶縁膜を介したキャパシタであり、Ｃｓｔａ２は、第１画素電極ＰＥａと第１電源線Ｃｈｉｇｈとの間の絶縁膜を介したキャパシタである。また、第２画素電極ＰＥｂ、第１電源線Ｃｈｉｇｈ及び第２電源線Ｃｌｏｗに接続される二端子を有する第２ストレージキャパシタＣｓｔｂ１、Ｃｓｔｂ２を含む。Ｃｓｔｂ１は、第２画素電極ＰＥｂと第２電源線Ｃｌｏｗとの間の絶縁膜を介したキャパシタであり、Ｃｓｔｂ２は、第２画素電極ＰＥｂと第１電源線Ｃｈｉｇｈとの間の絶縁膜を介したキャパシタである。
【００８６】
上述した実施形態において、互いに対を成す二つのゲート線（Ｇｎ及びＧｍ、Ｇｎ＋１及びＧｍ＋１）の間に第１電源線Ｃｈｉｇｈ及び第２電源線Ｃｌｏｗが配置されているが、本実施形態による液晶表示装置の場合、互いに対を成すゲート線（Ｇｎ及びＧｍ）のうちの第１ゲート線Ｇｎと前段の第２ゲート線Ｇｍ−１との間、そして、第２ゲート線Ｇｍと後段の第１ゲート線Ｇｎ＋１との間に、第１電源線Ｃｈｉｇｈ及び第２電源線Ｃｌｏｗが配置される。このように、各画素（ＰＸ（ｉ）、ＰＸ（ｉ＋１））の二つのゲート線（Ｇｎ及びＧｍ、Ｇｎ＋１及びＧｍ＋１）の間に第１電源線Ｃｈｉｇｈ及び第２電源線Ｃｌｏｗを配置することよりも、二つのゲート線（Ｇｎ及びＧｍ、Ｇｎ＋１及びＧｍ＋１）と、前段ゲート線及び後段ゲート線との間に第１電源線Ｃｈｉｇｈ及び第２電源線Ｃｌｏｗを配置する場合の方が、各画素（ＰＸ（ｉ）、ＰＸ（ｉ＋１））開口率を高くすることができる。
【００８７】
本実施形態による液晶表示装置の駆動方法は、図５及び図６に示した実施形態による液晶表示装置の駆動方法と類似している。
【００８８】
図５に示した実施形態と同様に、本実施形態による液晶表示装置の場合、互いに対を成してそれぞれ一つの画素に接続されるゲート線（Ｇｍ及びＧｎ、Ｇｍ＋１及びＧｎ＋１）のうちの第１ゲート線Ｇｎ、Ｇｎ＋１と第２ゲート線Ｇｍ、Ｇｍ＋１には、互いに異なるフレームでゲートオン電圧が印加される。例えば、第１フレームの間に第１ゲート線Ｇｎ、Ｇｎ＋１に順次にゲートオン電圧が印加され、第１フレームの次の第２フレームの間に第２ゲート線Ｇｍ、Ｇｍ＋１に順次にゲートオン電圧が印加できる。
【００８９】
第１フレームについて説明する。第１対のゲート線（Ｇｎ、Ｇｍ）のうちの第１ゲート線Ｇｎにゲートオン電圧が印加されると、第１画素ＰＸ（ｉ）の第１画素電極ＰＥａには第１スイッチング素子Ｑａｉを通じてデータ線Ｄｊに流れるデータ電圧が印加され、第２画素電極ＰＥｂには第２スイッチング素子Ｑｂｉを通じて第１電源線Ｃｈｉｇｈに流れる第１電圧が印加される。その後、第２対のゲート線（Ｇｎ＋１、Ｇｍ＋１）のうちの第１ゲート線Ｇｎ＋１にゲートオン電圧が印加され、導通した第２画素ＰＸ（ｉ＋１）の第１スイッチング素子Ｑａｉ＋１を通じてデータ線Ｄｊに流れるデータ電圧が第２画素ＰＸ（ｉ＋１）に印加され、導通した第２スイッチング素子Ｑｂｉ＋１を通じて第２電源線Ｃｌｏｗに流れる第２電圧が印加される。
【００９０】
図６に示した実施形態と同様に、本実施形態による液晶表示装置の場合、第１画素ＰＸ（ｉ）の第１画素電極ＰＥａと第２画素電極ＰＥｂにそれぞれ印加されるデータ電圧の極性は（−）であり、第１電圧の極性が（＋）である。また、第２画素ＰＸ（ｉ＋１）の第１画素電極ＰＥａと第２画素電極ＰＥｂにそれぞれ印加されるデータ電圧の極性は（＋）であり、第２電圧の極性が（−）である。これによって、第１フレーム内の画素列に沿って配置される第１画素ＰＸ（ｉ）と第２画素ＰＸ（ｉ＋１）に充電される画素電圧の極性は互いに変化するようになって、ドット反転を成す。
【００９１】
第１フレーム直後の第２フレームについて説明する。第１対のゲート線（Ｇｎ、Ｇｍ）のうちの第２ゲート線Ｇｍにゲートオン電圧が印加されると、第１画素ＰＸ（ｉ）の第１画素電極ＰＥａには第３スイッチング素子Ｑｃｉを通じてデータ線Ｄｊに流れるデータ電圧が印加され、第２画素電極ＰＥｂには第４スイッチング素子Ｑｄｉを通じて第２電源線Ｃｌｏｗに流れる第２電圧が印加される。その後、第２対のゲート線（Ｇｎ＋１、Ｇｍ＋１）のうちの第２ゲート線Ｇｍ＋１にゲートオン電圧が印加され、導通した第２画素ＰＸ（ｉ＋１）の第３スイッチング素子Ｑｃｉ＋１を通じてデータ線Ｄｊに流れるデータ電圧が第２画素ＰＸ（ｉ＋１）の第１画素電極ＰＥａに印加され、導通した第４スイッチング素子Ｑｄｉ＋１を通じて第１電源線Ｃｈｉｇｈに流れる第１電圧が第２画素電極ＰＥｂに印加される。
【００９２】
第２フレームの間に、第１画素ＰＸ（ｉ）の第１画素電極ＰＥａと第２画素電極ＰＥｂにそれぞれ印加されるデータ電圧の極性は（＋）であり、第２電圧の極性が（−）である。また、第２画素ＰＸ（ｉ＋１）の第１画素電極ＰＥａと第２画素電極ＰＥｂにそれぞれ印加されるデータ電圧の極性は（−）であり、第１電圧の極性が（＋）である。これによって、第２フレーム内の画素列に沿って配置される第１画素ＰＸ（ｉ）と第２画素ＰＸ（ｉ＋１）に充電される画素電圧の極性は互いに変化するようになって、ドット反転を成す。
【００９３】
このように、本実施形態による液晶表示装置の一つの画素は、互いに対になる二つのゲート線、一つのデータ線、及び二つの電源線に接続される。したがって、データ線の数が減って、液晶表示装置の駆動部の費用を節減することができる。
【００９４】
また、図５と比較して、ストレージキャパシタＣｓｔａ１、Ｃｓｔａ２、Ｃｓｔｂ１、Ｃｓｔｂ２があれば、液晶キャパシタの容量能力をさらに強化することができる。
次に、図２と共に図１０を参照して、本発明の他の一実施形態による液晶表示装置の信号線及び画素の配置と、その駆動方法について説明する。図１０は、本発明の一実施形態による液晶表示装置の互いに隣接する四つの画素に対する等価回路図である。
【００９５】
図２及び図１０を参照すれば、本実施形態による液晶表示装置は、画素の行方向に隣接する複数の第１画素ＰＸ（ｉ、ｊ）と複数の第２画素ＰＸ（ｉ、ｊ＋１）、第１画素ＰＸ（ｉ、ｊ）及び第２画素ＰＸ（ｉ、ｊ＋１）と画素の列方向にそれぞれ隣接する複数の第３画素ＰＸ（ｉ＋１、ｊ）と複数の第４画素ＰＸ（ｉ＋１、ｊ＋１）、これに接続される複数対のゲート線（Ｇｎ及びＧｍ、Ｇｎ＋１及びＧｍ＋１）、複数のデータ線（Ｄｊ、Ｄｊ＋１、Ｄｊ＋２）並びに複数の第１電源線Ｃｈｉｇｈ及び第２電源線Ｃｌｏｗを含む。
【００９６】
第１画素ＰＸ（ｉ、ｊ）の第１画素電極ＰＥａ及び第２画素電極ＰＥｂにそれぞれ接続される第１スイッチング素子Ｑａ及び第２スイッチング素子Ｑｂの制御端子は、第１対のゲート線（Ｇｎ、Ｇｍ）のうちの第１ゲート線Ｇｎに接続され、入力端子はそれぞれ第１データ線Ｄｊと第１電源線Ｃｈｉｇｈに接続され、出力端子は液晶キャパシタＣｌｃに接続される。第１画素ＰＸ（ｉ、ｊ）の第１画素電極ＰＥａ及び第２画素電極ＰＥｂにそれぞれ接続される第３スイッチング素子Ｑｃ及び第４スイッチング素子Ｑｄの制御端子は、第１対のゲート線（Ｇｎ、Ｇｍ）のうちの第２ゲート線Ｇｍに接続され、入力端子はそれぞれ第１データ線Ｄｊと第２電源線Ｃｌｏｗに接続され、出力端子は液晶キャパシタＣｌｃに接続される。
【００９７】
第１画素ＰＸ（ｉ、ｊ）と画素の行方向に隣接する第２画素ＰＸ（ｉ、ｊ＋１）の第１画素電極ＰＥａ及び第２画素電極ＰＥｂにそれぞれ接続される第１スイッチング素子Ｑａ及び第２スイッチング素子Ｑｂの制御端子は、第１対のゲート線（Ｇｎ、Ｇｍ）のうちの第１ゲート線Ｇｎに接続され、入力端子はそれぞれ第２データ線Ｄｊ＋１と第２電源線Ｃｌｏｗに接続され、出力端子は液晶キャパシタＣｌｃに接続される。第２画素ＰＸ（ｉ、ｊ＋１）の第１画素電極ＰＥａ及び第２画素電極ＰＥｂにそれぞれ接続される第３スイッチング素子Ｑｃ及び第４スイッチング素子Ｑｄの制御端子は、第１対のゲート線Ｇｎ、Ｇｍのうちの第２ゲート線Ｇｍに接続され、入力端子はそれぞれ第２データ線Ｄｊ＋１と第１電源線Ｃｈｉｇｈに接続され、出力端子は液晶キャパシタＣｌｃに接続される。
【００９８】
第１画素ＰＸ（ｉ、ｊ）と画素の列方向に隣接する第３画素ＰＸ（ｉ＋１、ｊ）の第１画素電極ＰＥａ及び第２画素電極ＰＥｂにそれぞれ接続される第１スイッチング素子Ｑａ及び第２スイッチング素子Ｑｂの制御端子は、第２対のゲート線（Ｇｎ＋１、Ｇｍ＋１）のうちの第１ゲート線Ｇｎ＋１に接続され、入力端子はそれぞれ第１電源線Ｃｈｉｇｈと第２データ線Ｄｊ＋１に接続され、出力端子は液晶キャパシタＣｌｃに接続される。第３画素ＰＸ（ｉ＋１、ｊ）の第１画素電極ＰＥａ及び第２画素電極ＰＥｂにそれぞれ接続される第３スイッチング素子Ｑｃ及び第４スイッチング素子Ｑｄの制御端子は、第２対のゲート線（Ｇｎ＋１、Ｇｍ＋１）のうちの第２ゲート線Ｇｍ＋１に接続され、入力端子はそれぞれ第２電源線Ｃｌｏｗと第２データ線Ｄｊ＋１に接続され、出力端子は液晶キャパシタＣｌｃに接続される。
【００９９】
第３画素ＰＸ（ｉ＋１、ｊ）と画素の行方向に隣接する第４画素ＰＸ（ｉ＋１、ｊ＋１）の第１画素電極ＰＥａ及び第２画素電極ＰＥｂにそれぞれ接続される第１スイッチング素子Ｑａ及び第２スイッチング素子Ｑｂの制御端子は、第２対のゲート線（Ｇｎ＋１、Ｇｍ＋１）のうちの第１ゲート線Ｇｎ＋１に接続され、入力端子はそれぞれ第２電源線ｌｏｗと第３データ線Ｄｊ＋２に接続され、出力端子は液晶キャパシタＣｌｃに接続される。第４画素ＰＸ（ｉ、ｊ）の第１画素電極ＰＥａ及び第２画素電極ＰＥｂにそれぞれ接続される第３スイッチング素子Ｑｃ及び第４スイッチング素子Ｑｄの制御端子は、第２対のゲート線（Ｇｎ＋１、Ｇｍ＋１）のうちの第２ゲート線Ｇｍ＋１に接続され、入力端子はそれぞれ第１電源線Ｃｈｉｇｈと第３データ線Ｄｊ＋２に接続され、出力端子は液晶キャパシタＣｌｃに接続される。
【０１００】
各画素において、第１スイッチング素子Ｑａの出力端子及び第３スイッチング素子Ｑｃの出力端子は互いに接続されて第１画素電極ＰＥａに接続されており、第２スイッチング素子Ｑｂの出力端子及び第４スイッチング素子Ｑｄの出力端子は互いに接続されて第２画素電極ＰＥｂに接続されている。また、第１スイッチング素子Ｑａの出力端子及び第３スイッチング素子Ｑｃの出力端子と、第２スイッチング素子Ｑｂの出力端子及び第４スイッチング素子Ｑｄの出力端子と、の間に液晶キャパシタＣｌｃが設けられている。
【０１０１】
図示していないが、複数対の電源線（Ｃｈｉｇｈ、Ｃｌｏｗ）のうちの第１電源線Ｃｈｉｇｈは互いに接続されて、同一の第１電圧が印加され、複数対の電源線（Ｃｈｉｇｈ、Ｃｌｏｗ）のうちの第２電源線Ｃｌｏｗは互いに接続されて、同一の第２電圧が印加される。基準電圧Ｖｒｅｆに対して第１電源線Ｃｈｉｇｈと第２電源線Ｃｌｏｗに印加される第１電圧と第２電圧の極性は互いに異なる。例えば、基準電圧Ｖｒｅｆが７．５Ｖの場合、第１電圧は約１５Ｖ以上、第２電圧は約０Ｖ以下であり得、その反対であり得る。
【０１０２】
また、互いに対を成してそれぞれ一つの画素に接続されるゲート線（Ｇｍ及びＧｎ、Ｇｍ＋１及びＧｎ＋１）のうちの第１ゲート線Ｇｎ、Ｇｎ＋１と第２ゲート線Ｇｍ、Ｇｍ＋１には、互いに異なるフレームでゲートオン電圧が印加される。例えば、第１フレームの間に第１ゲート線Ｇｎ、Ｇｎ＋１に順次にゲートオン電圧が印加され、第１フレームの次の第２フレームの間に第２ゲート線Ｇｍ、Ｇｍ＋１に順次にゲートオン電圧が印加できる。または、第１フレームの間に第２ゲート線Ｇｍ、Ｇｍ＋１に順次にゲートオン電圧が印加され、第２フレームの間に第１ゲート線Ｇｎ、Ｇｎ＋１に順次にゲートオン電圧が印加できる。
【０１０３】
以下、本実施形態による液晶表示装置の駆動方法の一例について具体的に説明する。
【０１０４】
まず、第１フレーム内の駆動方法について説明する。図２及び図６と共に、図１０を参照すれば、第１対のゲート線（Ｇｎ、Ｇｍ）のうちの第１ゲート線Ｇｎにゲートオン電圧が印加されると、第１画素ＰＸ（ｉ、ｊ）及び第２画素ＰＸ（ｉ、ｊ＋１）の第１スイッチング素子Ｑａ及び第２スイッチング素子Ｑｂが導通する。導通した第１スイッチング素子Ｑａ及び第２スイッチング素子Ｑｂを通じて第１画素ＰＸ（ｉ、ｊ）の第１画素電極ＰＥａには第１データ線Ｄｊに流れるデータ電圧が印加され、第２画素電極ＰＥｂには第１電源線Ｃｈｉｇｈに流れる第１電圧が印加される。また、第２画素ＰＸ（ｉ、ｊ＋１）の第１画素電極ＰＥａには第２データ線Ｄｊ＋１に流れるデータ電圧が印加され、第２画素電極ＰＥｂには第２電源線Ｃｌｏｗに流れる第２電圧が印加される。
【０１０５】
その後、第２対のゲート線（Ｇｎ＋１、Ｇｍ＋１）のうちの第１ゲート線Ｇｎ＋１にゲートオン電圧が印加されると、第３画素ＰＸ（ｉ＋１、ｊ）及び第４画素ＰＸ（ｉ＋１、ｊ＋１）の第１スイッチング素子Ｑａ及び第２スイッチング素子Ｑｂが導通する。導通した第１スイッチング素子Ｑａ及び第２スイッチング素子Ｑｂを通じて、第３画素ＰＸ（ｉ＋１、ｊ）の第１画素電極ＰＥａには第１電源線Ｃｈｉｇｈに流れる第１電圧が印加され、第２画素電極ＰＥｂには第２データ線Ｄｊ＋１に流れるデータ電圧が印加される。また、第４画素ＰＸ（ｉ＋１、ｊ＋１）の第１画素電極ＰＥａには第２電源線Ｃｌｏｗに流れる第２電圧が印加され、第２画素電極ＰＥｂには第３データ線Ｄｊ＋２に流れるデータ電圧が印加される。なお、本実施形態による液晶表示装置において、第１フレーム内で第１データ線Ｄｊに流れるデータ電圧の極性は（＋）から周期的に変化することができ、第２データ線Ｄｊ＋１に流れるデータ電圧の極性は（−）から周期的に変化することができ、第３データ線Ｄｊ＋２に流れるデータ電圧の極性は（＋）から周期的に変化することができる。そのため、第１データ線Ｄｊ、第２データ線Ｄｊ＋１、第３データ線Ｄｊ＋２・・・は交互に極性が異なる。第１データ線Ｄｊに流れるデータ電圧の極性が（＋）から開始して（−）、（＋）・・・と極性が変化する場合、第２データ線Ｄｊ＋１に流れるデータ電圧の極性は（−）から開始して（＋）、（−）、・・・と極性が変化し、第３データ線Ｄｊ＋２に流れるデータ電圧の極性は（＋）から開始して（−）、（＋）・・・と極性が変化する。ここで、第１データ線Ｄｊ、第２データ線Ｄｊ＋１、第３データ線Ｄｊ＋２・・・の極性が変化する間隔は、同一又は同程度の間隔である。
【０１０６】
また、第１電源線Ｃｈｉｇｈに流れる第１電圧の極性は（＋）であり、第２電源線Ｃｌｏｗに流れる第２電圧の極性は（−）である。しかし、データ線と電源線に流れる電圧の極性はこれとは反対であり得る。
【０１０７】
各画素の第１画素電極ＰＥａに印加される電圧の極性が（−）であり、第２画素電極ＰＥｂに印加される電圧の極性が（＋）である一つの画素を（＋）画素と仮定する時、本実施形態による液晶表示装置の場合、第１画素ＰＸ（ｉ、ｊ）の極性は（＋）であり、第２画素ＰＸ（ｉ、ｊ＋１）の極性は（−）であり、第３画素ＰＸ（ｉ＋１、ｊ）の極性は（−）であり、第４画素ＰＸ（ｉ＋１、ｊ＋１）の極性は（＋）である。つまり、本実施形態による液晶表示装置の場合、ドット反転の形態である。
【０１０８】
さらに第1フレームに関して具体的に説明すると、以下の通りである。
【０１０９】
第１フレームの間に関して、第１対のゲート線（Ｇｎ、Ｇｍ）のうちの第１ゲート線Ｇｎにゲートオン電圧が印加され、第１画素ＰＸ（ｉ、ｊ）及び第２画素ＰＸ（ｉ、ｊ＋１）の第１スイッチング素子Ｑａ及び第２スイッチング素子Ｑｂが導通する。第１ゲート線Ｇｎ（例えば第１ゲート線Ｇ１）が立ち上がった際、図６を参照すると最初のデータ線Ｄｊのデータ電圧の極性は（−）である。よって、第１画素ＰＸ（ｉ、ｊ）の第１画素電極ＰＥａに印加されるデータ電圧の極性は（−）であり、第１画素ＰＸ（ｉ、ｊ）の第２画素電極ＰＥｂに印加されるＣｈｉｇｈからの第１電圧の極性が（＋）である。また、第１ゲート線Ｇｎ（例えば第１ゲート線Ｇ１）が立ち上がった際、図６を参照するとデータ線Ｄｊ＋１のデータ電圧の極性は（＋）である。よって、第２画素ＰＸ（ｉ、ｊ＋１）の第１画素電極ＰＥａに印加されるデータ電圧の極性は（＋）であり、第２画素ＰＸ（ｉ、ｊ＋１）の第２画素電極ＰＥｂに印加されるＣｌｏｗからの第２電圧の極性が（−）である。
【０１１０】
また、第１フレームの間に関して、次に第１ゲート線Ｇｎ＋１（例えば第１ゲート線Ｇ２）が立ち上がった際、第３画素ＰＸ（ｉ＋１、ｊ）及び第４画素ＰＸ（ｉ＋１、ｊ＋１）の第１スイッチング素子Ｑａ及び第２スイッチング素子Ｑｂが導通する。第１ゲート線Ｇｎ＋１（例えば第１ゲート線Ｇ２）が立ち上がった際、図６を参照するとデータ線Ｄｊ＋１のデータ電圧の極性は（−）であり、データ線Ｄｊ＋２のデータ電圧の極性は（＋）である。よって、第３画素ＰＸ（ｉ＋１、ｊ）の第１画素電極ＰＥａに印加されるＣｈｉｇｈからの第１電圧の極性が（＋）であり、第３画素ＰＸ（ｉ＋１、ｊ）の第２画素電極ＰＥｂに印加されるデータ線Ｄｊ＋１のデータ電圧の極性は（−）である。また、第４画素ＰＸ（ｉ＋１、ｊ＋１）の第１画素電極ＰＥａに印加されるＣｌｏｗからの第２電圧の極性が（−）であり、第４画素ＰＸ（ｉ＋１、ｊ＋１）の第２画素電極ＰＥｂに印加されるデータ線Ｄｊ＋２のデータ電圧の極性は（＋）である。
【０１１１】
第１フレームが完了すると、第２フレームが開始して、対を成すゲート線のうちの第２ゲート線に順次にゲートオン電圧が印加される。
【０１１２】
第１対のゲート線（Ｇｎ、Ｇｍ）のうちの第２ゲート線Ｇｍにゲートオン電圧が印加されると、第１画素ＰＸ（ｉ、ｊ）及び第２画素ＰＸ（ｉ、ｊ＋１）の第３スイッチング素子Ｑｃ及び第４スイッチング素子Ｑｄが導通する。導通した第３スイッチング素子Ｑｃ及び第４スイッチング素子Ｑｄを通じて、第１画素ＰＸ（ｉ、ｊ）の第１画素電極ＰＥａには第１データ線Ｄｊに流れるデータ電圧が印加され、第２画素電極ＰＥｂには第２電源線Ｃｌｏｗに流れる第２電圧が印加される。また、第２画素ＰＸ（ｉ、ｊ＋１）の第１画素電極ＰＥａには第２データ線Ｄｊ＋１に流れるデータ電圧が印加され、第２画素電極ＰＥｂには第１電源線Ｃｈｉｇｈに流れる第１電圧が印加される。
【０１１３】
その後、第２対のゲート線（Ｇｎ＋１、Ｇｍ＋１）のうちの第２ゲート線Ｇｍ＋１にゲートオン電圧が印加されると、第３画素ＰＸ（ｉ＋１、ｊ）及び第４画素ＰＸ（ｉ＋１、ｊ＋１）の第３スイッチング素子Ｑｃ及び第４スイッチング素子Ｑｄが導通する。導通した第３スイッチング素子Ｑｃ及び第４スイッチング素子Ｑｄを通じて、第３画素ＰＸ（ｉ＋１、ｊ）の第１画素電極ＰＥａには第２電源線Ｃｌｏｗに流れる第２電圧が印加され、第２画素電極ＰＥｂには第２データ線Ｄｊ＋１に流れるデータ電圧が印加される。また、第４画素ＰＸ（ｉ＋１、ｊ＋１）の第１画素電極ＰＥａには第１電源線Ｃｈｉｇｈに流れる第１電圧が印加され、第２画素電極ＰＥｂには第３データ線Ｄｊ＋２に流れるデータ電圧が印加される。
【０１１４】
さらに第２フレームに関して具体的に説明すると、以下の通りである。
【０１１５】
第２フレームの間に関して、第１対のゲート線（Ｇｎ、Ｇｍ）のうちの第２ゲート線Ｇｍにゲートオン電圧が印加され、第１画素ＰＸ（ｉ、ｊ）及び第２画素ＰＸ（ｉ、ｊ＋１）の第３スイッチング素子Ｑｃ及び第４スイッチング素子Ｑｄが導通する。第２ゲート線Ｇｍ（例えば第２ゲート線Ｇ１）が立ち上がった際、図６を参照すると最初のデータ線Ｄｊのデータ電圧の極性は（＋）である。よって、第１画素ＰＸ（ｉ、ｊ）の第１画素電極ＰＥａに印加されるデータ電圧の極性は（＋）であり、第１画素ＰＸ（ｉ、ｊ）の第２画素電極ＰＥｂに印加されるＣｌｏｗからの第２電圧の極性が（−）である。また、第２ゲート線Ｇｍ（例えば第２ゲート線Ｇ１）が立ち上がった際、図６を参照するとデータ線Ｄｊ＋１のデータ電圧の極性は（−）である。よって、第２画素ＰＸ（ｉ、ｊ＋１）の第１画素電極ＰＥａに印加されるデータ電圧の極性は（−）であり、第２画素ＰＸ（ｉ、ｊ＋１）の第２画素電極ＰＥｂに印加されるＣｈｉｇｈからの第１電圧の極性が（＋）である。
【０１１６】
また、第２フレームの間に関して、次に第２ゲート線Ｇｍ＋１（例えば第２ゲート線Ｇ２）が立ち上がった際、第３画素ＰＸ（ｉ＋１、ｊ）及び第４画素ＰＸ（ｉ＋１、ｊ＋１）の第３スイッチング素子Ｑｃ及び第４スイッチング素子Ｑｄが導通する。第２ゲート線Ｇｍ＋１（例えば第２ゲート線Ｇ２）が立ち上がった際、図６を参照するとデータ線Ｄｊ＋１のデータ電圧の極性は（＋）であり、データ線Ｄｊ＋２のデータ電圧の極性は（−）である。よって、第３画素ＰＸ（ｉ＋１、ｊ）の第１画素電極ＰＥａに印加されるＣｌｏｗからの第２電圧の極性が（−）であり、第３画素ＰＸ（ｉ＋１、ｊ）の第２画素電極ＰＥｂに印加されるデータ線Ｄｊ＋１のデータ電圧の極性は（＋）である。また、第４画素ＰＸ（ｉ＋１、ｊ＋１）の第１画素電極ＰＥａに印加されるＣｈｉｇｈからの第１電圧の極性が（＋）であり、第４画素ＰＸ（ｉ＋１、ｊ＋１）の第２画素電極ＰＥｂに印加されるデータ線Ｄｊ＋２のデータ電圧の極性は（−）である。
【０１１７】
上述した第１フレームと第２フレームとを繰り返すことで、所望のフレーム内の各画素ごとに所望の画素電圧を印加する。
【０１１８】
上述の実施形態と同様に、本実施形態による液晶表示装置の一つの画素は、互いに対になる二つのゲート線、一つのデータ線、及び二つの電源線に接続される。また、互いに対角配置される第２画素ＰＸ（ｉ、ｊ＋１）と第３画素ＰＸ（ｉ＋１、ｊ）は第２データ線Ｄｊ＋１を共有して、データ線の数が減るので、液晶表示装置の駆動部の費用を節減することができる。
【０１１９】
次に、図２と共に図１１を参照して、本発明の他の一実施形態による液晶表示装置の信号線及び画素の配置と、その駆動方法について説明する。図１１は、本発明の一実施形態による液晶表示装置の互いに隣接する四つの画素に対する等価回路図である。
【０１２０】
図２及び図１１を参照すれば、本実施形態による液晶表示装置は、画素の行方向に隣接する複数の第１画素ＰＸ（ｉ、ｊ）と複数の第２画素ＰＸ（ｉ、ｊ＋１）、第１画素ＰＸ（ｉ、ｊ）及び第２画素ＰＸ（ｉ、ｊ＋１）と画素の列方向にそれぞれ隣接する複数の第３画素ＰＸ（ｉ＋１、ｊ）及び複数の第４画素ＰＸ（ｉ＋１、ｊ＋１）、これに接続される複数対のゲート線（Ｇｎ及びＧｍ、Ｇｎ＋１及びＧｍ＋１）、複数のデータ線（Ｄｊ、Ｄｊ＋１、Ｄｊ＋２）、並びに複数の第１電源線Ｃｈｉｇｈ及び第２電源線Ｃｌｏｗを含む。
【０１２１】
第１画素ＰＸ（ｉ、ｊ）の第１画素電極ＰＥａ及び第２画素電極ＰＥｂにそれぞれ接続される第１スイッチング素子Ｑａ及び第２スイッチング素子Ｑｂの制御端子は、第１対のゲート線（Ｇｎ、Ｇｍ）のうちの第１ゲート線Ｇｎに接続され、入力端子はそれぞれ第１データ線Ｄｊと第１電源線Ｃｈｉｇｈに接続され、出力端子は液晶キャパシタＣｌｃに接続される。第１画素ＰＸ（ｉ、ｊ）の第１画素電極ＰＥａ及び第２画素電極ＰＥｂにそれぞれ接続される第３スイッチング素子Ｑｃ及び第４スイッチング素子Ｑｄの制御端子は、第１対のゲート線（Ｇｎ、Ｇｍ）のうちの第２ゲート線Ｇｍに接続され、入力端子はそれぞれ第１電源線Ｃｈｉｇｈと第２データ線Ｄｊ＋１に接続され、出力端子は液晶キャパシタＣｌｃに接続される。
【０１２２】
第１画素ＰＸ（ｉ、ｊ）と画素の行方向に隣接する第２画素ＰＸ（ｉ、ｊ＋１）の第１画素電極ＰＥａ及び第２画素電極ＰＥｂにそれぞれ接続される第１スイッチング素子Ｑａ及び第２スイッチング素子Ｑｂの制御端子は、第１対のゲート線（Ｇｎ、Ｇｍ）のうちの第１ゲート線Ｇｎに接続され、入力端子はそれぞれ第２データ線Ｄｊ＋１と第２電源線Ｃｌｏｗに接続され、出力端子は液晶キャパシタＣｌｃに接続される。第２画素ＰＸ（ｉ、ｊ＋１）の第１画素電極ＰＥａ及び第２画素電極ＰＥｂにそれぞれ接続される第３スイッチング素子Ｑｃ及び第４スイッチング素子Ｑｄの制御端子は、第１対のゲート線（Ｇｎ、Ｇｍ）のうちの第２ゲート線Ｇｍに接続され、入力端子はそれぞれ第２電源線Ｃｌｏｗと第２データ線Ｄｊ＋１に接続され、出力端子は液晶キャパシタＣｌｃに接続される。
【０１２３】
第１画素ＰＸ（ｉ、ｊ）と画素の列方向に隣接する第３画素ＰＸ（ｉ＋１、ｊ）の第１画素電極ＰＥａ及び第２画素電極ＰＥｂにそれぞれ接続される第１スイッチング素子Ｑａ及び第２スイッチング素子Ｑｂの制御端子は、第２対のゲート線（Ｇｎ＋１、Ｇｍ＋１）のうちの第１ゲート線Ｇｎ＋１に接続され、入力端子はそれぞれ第１電源線Ｃｈｉｇｈと第２データ線Ｄｊ＋１に接続され、出力端子は液晶キャパシタＣｌｃに接続される。第３画素ＰＸ（ｉ＋１、ｊ）の第１画素電極ＰＥａ及び第２画素電極ＰＥｂにそれぞれ接続される第３スイッチング素子Ｑｃ及び第４スイッチング素子Ｑｄの制御端子は、第２対のゲート線（Ｇｎ＋１、Ｇｍ＋１）のうちの第２ゲート線Ｇｍ＋１に接続され、入力端子はそれぞれ第１データ線Ｄｊと第１電源線Ｃｈｉｇｈに接続され、出力端子は液晶キャパシタＣｌｃに接続される。
【０１２４】
第３画素ＰＸ（ｉ＋１、ｊ）と画素の行方向に隣接する第４画素ＰＸ（ｉ＋１、ｊ＋１）の第１画素電極ＰＥａ及び第２画素電極ＰＥｂにそれぞれ接続される第１スイッチング素子Ｑａ及び第２スイッチング素子Ｑｂの制御端子は、第２対のゲート線（Ｇｎ＋１、Ｇｍ＋１）のうちの第１ゲート線Ｇｎ＋１に接続され、入力端子はそれぞれ第２電源線Ｃｌｏｗと第３データ線Ｄｊ＋２に接続され、出力端子は液晶キャパシタＣｌｃに接続される。第４画素ＰＸ（ｉ、ｊ）の第１画素電極ＰＥａ及び第２画素電極ＰＥｂにそれぞれ接続される第３スイッチング素子Ｑｃ及び第４スイッチング素子Ｑｄの制御端子は、第２対のゲート線（Ｇｎ＋１、Ｇｍ＋１）のうちの第２ゲート線Ｇｍ＋１に接続され、入力端子はそれぞれ第２データ線Ｄｊ＋１と第２電源線Ｃｌｏｗに接続され、出力端子は液晶キャパシタＣｌｃに接続される。
【０１２５】
図示していないが、複数対の電源線（Ｃｈｉｇｈ、Ｃｌｏｗ）のうちの第１電源線Ｃｈｉｇｈは互いに接続して、同一の第１電圧が印加され、複数対の電源線（Ｃｈｉｇｈ、Ｃｌｏｗ）のうちの第２電源線Ｃｌｏｗは互いに接続して、同一の第２電圧が印加される。基準電圧Ｖｒｅｆに対して第１電源線Ｃｈｉｇｈと第２電源線Ｃｌｏｗに印加される第１電圧と第２電圧の極性は互いに異なる。例えば、基準電圧Ｖｒｅｆが７Ｖの場合、第１電圧は約１５Ｖ以上であり得、第２電圧は約０Ｖ以下であり得る。
【０１２６】
また、互いに対を成してそれぞれ一つの画素に接続されるゲート線（Ｇｍ及びＧｎ、Ｇｍ＋１及びＧｎ＋１）のうちの第１ゲート線Ｇｎ、Ｇｎ＋１と第２ゲート線Ｇｍ、Ｇｍ＋１には、互いに異なるフレームでゲートオン電圧が印加される。例えば、第１フレームの間に第１ゲート線Ｇｎ、Ｇｎ＋１に順次にゲートオン電圧が印加され、第１フレームの次の第２フレームの間に第２ゲート線Ｇｍ、Ｇｍ＋１に順次にゲートオン電圧が印加できる。または、第１フレームの間に第２ゲート線Ｇｍ、Ｇｍ＋１に順次にゲートオン電圧が印加され、第２フレームの間に第１ゲート線Ｇｎ、Ｇｎ＋１に順次にゲートオン電圧が印加できる。
【０１２７】
次に、本実施形態による液晶表示装置の駆動方法の一例について具体的に説明する。
【０１２８】
まず、第１フレーム内の駆動方法について説明する。図２及び図１１を参照すれば、第１対のゲート線（Ｇｎ、Ｇｍ）のうちの第１ゲート線Ｇｎにゲートオン電圧が印加されると、第１画素ＰＸ（ｉ、ｊ）及び第２画素ＰＸ（ｉ、ｊ＋１）の第１スイッチング素子Ｑａ及び第２スイッチング素子Ｑｂが導通する。導通した第１スイッチング素子Ｑａ及び第２スイッチング素子Ｑｂを通じて、第１画素ＰＸ（ｉ、ｊ）の第１画素電極ＰＥａには第１データ線Ｄｊに流れるデータ電圧が印加され、第２画素電極ＰＥｂには第１電源線Ｃｈｉｇｈに流れる第１電圧が印加される。また、第２画素ＰＸ（ｉ、ｊ＋１）の第１画素電極ＰＥａには第２データ線Ｄｊ＋１に流れるデータ電圧が印加され、第２画素電極ＰＥｂには第２電源線Ｃｌｏｗに流れる第２電圧が印加される。
【０１２９】
その後、第２対のゲート線（Ｇｎ＋１、Ｇｍ＋１）のうちの第１ゲート線Ｇｎ＋１にゲートオン電圧が印加されると、第３画素ＰＸ（ｉ＋１、ｊ）及び第４画素ＰＸ（ｉ＋１、ｊ＋１）の第１スイッチング素子Ｑａ及び第２スイッチング素子Ｑｂが導通する。導通した第１スイッチング素子Ｑａ及び第２スイッチング素子Ｑｂを通じて、第３画素ＰＸ（ｉ＋１、ｊ）の第１画素電極ＰＥａには第１電源線Ｃｈｉｇｈに流れる第１電圧が印加され、第２画素電極ＰＥｂには第２データ線Ｄｊ＋１に流れるデータ電圧が印加される。また、第４画素ＰＸ（ｉ＋１、ｊ＋１）の第１画素電極ＰＥａには第２電源線Ｃｌｏｗに流れる第２電圧が印加され、第２画素電極ＰＥｂには第３データ線Ｄｊ＋２に流れるデータ電圧が印加される。
【０１３０】
なお、本実施形態による液晶表示装置において、第１フレームの間に第１データ線Ｄｊに流れるデータ電圧の極性は（＋）であり、第２データ線Ｄｊ＋１に流れるデータ電圧の極性は（−）であり、第３データ線Ｄｊ＋２に流れるデータ電圧の極性は（＋）であり得る。また、第１電源線Ｃｈｉｇｈに流れる第１電圧の極性は（＋）であり、第２電源線Ｃｌｏｗに流れる第２電圧の極性は（−）である。しかし、データ線と電源線に流れる電圧の極性はこれとは反対であってもよい。
【０１３１】
各画素の第１画素電極ＰＥａに印加される電圧の極性が（−）であり、第２画素電極ＰＥｂに印加される電圧の極性が（＋）である一つの画素を（＋）画素と仮定する時、本実施形態による液晶表示装置の場合、第１画素ＰＸ（ｉ、ｊ）の極性は（＋）であり、第２画素ＰＸ（ｉ、ｊ＋１）の極性は（−）であり、第３画素ＰＸ（ｉ＋１、ｊ）の極性は（−）であり、第４画素ＰＸ（ｉ＋１、ｊ＋１）の極性は（＋）である。つまり、本実施形態による液晶表示装置の場合、データ電圧はコラム反転であるが、外形は点反転の形態であり得る。
さらに第１フレームに関して具体的に説明すると、以下の通りである。
【０１３２】
第１フレームの間に関して、第１対のゲート線（Ｇｎ、Ｇｍ）のうちの第１ゲート線Ｇｎにゲートオン電圧が印加され、第１画素ＰＸ（ｉ、ｊ）及び第２画素ＰＸ（ｉ、ｊ＋１）の第１スイッチング素子Ｑａ及び第２スイッチング素子Ｑｂが導通する。第１ゲート線Ｇｎ（例えば第１ゲート線Ｇ１）が立ち上がった際、図６を参照するとデータ線Ｄｊのデータ電圧の極性は（−）である。よって、第１画素ＰＸ（ｉ、ｊ）の第１画素電極ＰＥａに印加されるデータ電圧の極性は（−）であり、第１画素ＰＸ（ｉ、ｊ）の第２画素電極ＰＥｂに印加されるＣｈｉｇｈからの第１電圧の極性が（＋）である。また、第１ゲート線Ｇｎ（例えば第１ゲート線Ｇ１）が立ち上がった際、図６を参照するとデータ線Ｄｊ＋１のデータ電圧の極性は（＋）である。よって、第２画素ＰＸ（ｉ、ｊ＋１）の第１画素電極ＰＥａに印加されるデータ電圧の極性は（＋）であり、第２画素ＰＸ（ｉ、ｊ＋１）の第２画素電極ＰＥｂに印加されるＣｌｏｗからの第２電圧の極性が（−）である。
【０１３３】
また、第１フレームの間に関して、次に第１ゲート線Ｇｎ＋１（例えば第１ゲート線Ｇ２）が立ち上がった際、第３画素ＰＸ（ｉ＋１、ｊ）及び第４画素ＰＸ（ｉ＋１、ｊ＋１）の第１スイッチング素子Ｑａ及び第２スイッチング素子Ｑｂが導通する。第１ゲート線Ｇｎ＋１（例えば第１ゲート線Ｇ２）が立ち上がった際、図６を参照するとデータ線Ｄｊ＋１のデータ電圧の極性は（−）であり、データ線Ｄｊ＋２のデータ電圧の極性は（＋）である。よって、第３画素ＰＸ（ｉ＋１、ｊ）の第１画素電極ＰＥａに印加されるＣｈｉｇｈからの第１電圧の極性は（＋）であり、第３画素ＰＸ（ｉ＋１、ｊ）の第２画素電極ＰＥｂに印加されるデータ線Ｄｊ＋１のデータ電圧の極性が（−）である。また、第４画素ＰＸ（ｉ＋１、ｊ＋１）の第１画素電極ＰＥａに印加されるＣｌｏｗからの第２電圧の極性は（−）であり、第４画素ＰＸ（ｉ＋１、ｊ＋１）の第２画素電極ＰＥｂに印加されるデータ線Ｄｊ＋２のデータ電圧の極性が（＋）である。
【０１３４】
第１フレームが完了すると、第２フレームが開始し、対を成すゲート線のうちの第２ゲート線に順次にゲートオン電圧が印加される。
【０１３５】
第１対のゲート線（Ｇｎ、Ｇｍ）のうちの第２ゲート線Ｇｍにゲートオン電圧が印加されると、第１画素ＰＸ（ｉ、ｊ）及び第２画素ＰＸ（ｉ、ｊ＋１）の第３スイッチング素子Ｑｃ及び第４スイッチング素子Ｑｄが導通する。導通した第３スイッチング素子Ｑｃ及び第４スイッチング素子Ｑｄを通じて、第１画素ＰＸ（ｉ、ｊ）の第１画素電極ＰＥａには第１電源線Ｃｈｉｇｈに流れる第１電圧が印加され、第２画素電極ＰＥｂには第２データ線Ｄｊ＋１に流れるデータ電圧が印加される。また、第２画素ＰＸ（ｉ、ｊ＋１）の第１画素電極ＰＥａには第２電源線Ｃｌｏｗに流れる第２電圧が印加され、第２画素電極ＰＥｂには第３データ線Ｄｊ＋２に流れるデータ電圧が印加される。
【０１３６】
その後、第２対のゲート線（Ｇｎ＋１、Ｇｍ＋１）のうちの第２ゲート線Ｇｍ＋１にゲートオン電圧が印加されると、第３画素ＰＸ（ｉ＋１、ｊ）及び第４画素ＰＸ（ｉ＋１、ｊ＋１）の第３スイッチング素子Ｑｃ及び第４スイッチング素子Ｑｄが導通する。導通した第３スイッチング素子Ｑｃ及び第４スイッチング素子Ｑｄを通じて、第３画素ＰＸ（ｉ＋１、ｊ）の第１画素電極ＰＥａには第１データ線Ｄｊに流れるデータ電圧が印加され、第２画素電極ＰＥｂには第１電源線Ｃｈｉｇｈに流れる第１電圧が印加される。また、第４画素ＰＸ（ｉ＋１、ｊ＋１）の第１画素電極ＰＥａには第２データ線Ｄｊ＋１に流れるデータ電圧が印加され、第２画素電極ＰＥｂには第２電源線Ｃｌｏｗに流れる第２電圧が印加される。
【０１３７】
さらに第２フレームに関して具体的に説明すると、以下の通りである。
【０１３８】
第２フレームの間に関して、第１対のゲート線（Ｇｎ、Ｇｍ）のうちの第２ゲート線Ｇｍにゲートオン電圧が印加され、第１画素ＰＸ（ｉ、ｊ）及び第２画素ＰＸ（ｉ、ｊ＋１）の第３スイッチング素子Ｑｃ及び第４スイッチング素子Ｑｄが導通する。第２ゲート線Ｇｍ（例えば第２ゲート線Ｇ１）が立ち上がった際、図６を参照するとデータ線Ｄｊ＋１のデータ電圧の極性は（−）であり、データ線Ｄｊ＋２のデータ電圧の極性は（＋）ある。よって、第１画素ＰＸ（ｉ、ｊ）の第１画素電極ＰＥａに印加されるＣｈｉｇｈからの第１電圧の極性が（＋）であり、第１画素ＰＸ（ｉ、ｊ）の第２画素電極ＰＥｂに印加されるデータ電圧の極性は（−）である。また、第２画素ＰＸ（ｉ、ｊ＋１）の第１画素電極ＰＥａに印加されるＣｌｏｗからの第２電圧の極性が（−）であり、第２画素ＰＸ（ｉ、ｊ＋１）の第２画素電極ＰＥｂに印加されるデータ電圧の極性は（＋）である。
【０１３９】
また、第２フレームの間に関して、次に第２ゲート線Ｇｍ＋１（例えば第２ゲート線Ｇ２）が立ち上がった際、第３画素ＰＸ（ｉ＋１、ｊ）及び第４画素ＰＸ（ｉ＋１、ｊ＋１）の第３スイッチング素子Ｑｃ及び第４スイッチング素子Ｑｄが導通する。第２ゲート線Ｇｍ＋１（例えば第２ゲート線Ｇ２）が立ち上がった際、図６を参照するとデータ線Ｄｊのデータ電圧の極性は（−）であり、データ線Ｄｊ＋１のデータ電圧の極性は（＋）である。よって、第３画素ＰＸ（ｉ＋１、ｊ）の第１画素電極ＰＥａに印加されるデータ線Ｄｊのデータ電圧の極性が（−）であり、第３画素ＰＸ（ｉ＋１、ｊ）の第１画素電極ＰＥｂに印加されるＣｈｉｇｈからの第１電圧の極性は（＋）である。また、第４画素ＰＸ（ｉ＋１、ｊ＋１）の第１画素電極ＰＥａに印加されるデータ線Ｄｊ＋１のデータ電圧の極性が（＋）であり、第４画素ＰＸ（ｉ＋１、ｊ＋１）の第２画素電極ＰＥｂに印加されるＣｌｏｗからの第２電圧の極性は（−）である。
【０１４０】
上述した第１フレームと第２フレームとを繰り返すことで、所望のフレーム内の各画素ごとに所望の画素電圧を印加する。
【０１４１】
本実施形態による液晶表示装置の一つの画素は、互いに対になる二つのゲート線、二つのデータ線、及び二つの電源線に接続するが、互いに画素の行方向に隣接して配置される第１画素ＰＸ（ｉ、ｊ）と第２画素ＰＸ（ｉ、ｊ＋１）の第４スイッチング素子Ｑｄと第１スイッチング素子Ｑａは第２データ線Ｄｊ＋１を共有し、第３画素ＰＸ（ｉ＋１、ｊ）と第４画素ＰＸ（ｉ＋１、ｊ＋１）の第２スイッチング素子Ｑｂと第３スイッチング素子Ｑｃは第２データ線Ｄｊ＋１を共有するので、データ線の数が減って、液晶表示装置の駆動部の費用を節減することができる。
【０１４２】
次に、図２と共に図１２を参照して、本発明の他の一実施形態による液晶表示装置の信号線及び画素の配置と、駆動方法について説明する。図１２は、本発明の一実施形態による液晶表示装置の互いに隣接する二つの画素に対する等価回路図である。
【０１４３】
図１２を参照すれば、本実施形態による液晶表示装置は、画素の列方向に隣接する複数の第１画素ＰＸ（ｉ）と複数の第２画素ＰＸ（ｉ＋１）、及びこれに接続される複数の信号線（Ｇｍ、Ｇｎ、Ｄｊ、Ｄｊ＋１、Ｃｈｉｇｈ、Ｃｌｏｗ）を含む。第１ゲート線Ｇｎは、それぞれ画素の列方向に上下に配置される第１支線Ｇｎｉ及び第２支線Ｇｎｉ＋１に分かれ、第２ゲート線Ｇｍは、それぞれ画素の列方向に上下に配置される第１支線Ｇｍｉ及び第２支線Ｇｍｉ＋１に分かれる。第１ゲート線Ｇｎの第１支線Ｇｎｉと第２ゲート線Ｇｍの第１支線Ｇｍｉは、第１画素ＰＸ（ｉ）に接続し、第１ゲート線Ｇｎの第２支線Ｇｎｉ＋１と第２ゲート線Ｇｍの第２支線Ｇｍｉ＋１は、第２画素ＰＸ（ｉ＋１）に接続される。
【０１４４】
第１電源線Ｃｈｉｇｈ及び第２電源線Ｃｌｏｗは、一つの画素に接続される二つのゲート線（Ｇｎ及びＧｍ）のうちの第１ゲート線Ｇｎと、前段の第２ゲート線Ｇｍｉ−１との間、そして第２ゲート線Ｇｍと後段の第１ゲート線Ｇｎｉ＋２との間に配置される。
【０１４５】
第１画素ＰＸ（ｉ）の第１画素電極ＰＥａ及び第２画素電極ＰＥｂにそれぞれ接続される第１スイッチング素子Ｑａ及び第２スイッチング素子Ｑｂの制御端子は、第１ゲート線Ｇｎの第１支線Ｇｎｉに接続され、入力端子はそれぞれ第１データ線Ｄｊと第１電源線Ｃｈｉｇｈに接続され、出力端子は液晶キャパシタＣｌｃに接続される。第１画素ＰＸ（ｉ）の第１画素電極ＰＥａ及び第２画素電極ＰＥｂにそれぞれ接続される第３スイッチング素子Ｑｃ及び第４スイッチング素子Ｑｄの制御端子は、第２ゲート線Ｇｍの第１支線Ｇｍｉに接続され、入力端子はそれぞれ第１データ線Ｄｊと第２電源線Ｃｌｏｗに接続され、出力端子は液晶キャパシタＣｌｃに接続される。
【０１４６】
第１画素ＰＸ（ｉ）と画素の列方向に隣接する第２画素ＰＸ（ｉ＋１）の第１画素電極ＰＥａ及び第２画素電極ＰＥｂにそれぞれ接続される第１スイッチング素子Ｑａ及び第２スイッチング素子Ｑｂの制御端子は、第１ゲート線Ｇｎの第２支線Ｇｎｉ＋１に接続され、入力端子はそれぞれ第２電源線Ｃｌｏｗと第２データ線Ｄｊ＋１に接続され、出力端子は液晶キャパシタＣｌｃに接続される。第２画素ＰＸ（ｉ＋１）の第１画素電極ＰＥａ及び第２画素電極ＰＥｂにそれぞれ接続される第３スイッチング素子Ｑｃ及び第４スイッチング素子Ｑｄの制御端子は、第２ゲート線Ｇｍの第２支線Ｇｍｉ＋１に接続され、入力端子はそれぞれ第１電源線Ｃｈｉｇｈと第２データ線Ｄｊ＋１に接続され、出力端子は液晶キャパシタＣｌｃに接続される。
【０１４７】
本実施形態による液晶表示装置の駆動方法は、図５及び図６に示した実施形態による液晶表示装置の駆動方法と類似している。
【０１４８】
図５に示した実施形態と同様に、本実施形態による液晶表示装置の場合、互いに対を成してそれぞれ一つの画素に接続されるゲート線（Ｇｎｉ及びＧｍｉ、Ｇｎｉ＋１及びＧｍｉ＋１）のうちの第１ゲート線Ｇｎｉ、Ｇｎｉ＋１と第２ゲート線Ｇｍｉ、Ｇｍｉ＋１には互いに異なるフレームでゲートオン電圧が印加される。例えば、第１フレームの間に第１ゲート線Ｇｎ、Ｇｎ＋１に順次にゲートオン電圧が印加され、第１フレームの次の第２フレームの間に第２ゲート線Ｇｍ、Ｇｍ＋１に順次にゲートオン電圧が印加できる。
【０１４９】
第１フレームについて説明すれば、第１ゲート線Ｇｎにゲートオン電圧が印加されると、第１画素ＰＸ（ｉ）及び第２画素ＰＸ（ｉ＋１）の第１スイッチング素子Ｑａ及び第２スイッチング素子Ｑｂが導通する。したがって、第１画素ＰＸ（ｉ）の第１画素電極ＰＥａには第１スイッチング素子Ｑａを通じてデータ線Ｄｊに流れるデータ電圧が印加され、第２画素電極ＰＥｂには、第２スイッチング素子Ｑｂを通じて第１電源線Ｃｈｉｇｈに流れる第１電圧が印加され、第２画素ＰＸ（ｉ＋１）の第１スイッチング素子Ｑａを通じて第２電源線Ｃｌｏｗに流れる第２電圧が印加され、第２スイッチング素子Ｑｂを通じて第２データ線Ｄｊ＋１に流れるデータ電圧が印加される。例えば、図６に示すように第１ゲート線Ｇｎ（例えば第１ゲート線Ｇ１）にゲートオン電圧が印加されたとき、データ線Ｄｊのデータ電圧の極性が（−）極性であり、データ線Ｄｊ＋１のデータ電圧の極性が（＋）極性である。第１画素ＰＸ（ｉ）の第１画素電極ＰＥａにはデータ線Ｄｊに流れる（−）極性のデータ電圧が印加され、第２画素電極ＰＥｂには（＋）極性の第１電源線Ｃｈｉｇｈに流れる第１電圧が印加される。また、第２画素ＰＸ（ｉ＋１）の第１画素電極ＰＥａには（−）極性の第２電源線Ｃｌｏｗに流れる第２電圧が印加され、第２画素電極ＰＥｂにはデータ線Ｄｊ＋１に流れる（＋）極性のデータ電圧が印加される。
【０１５０】
このような段階が全ての第１ゲート線Ｇｎに沿って順次に行われると、第１フレームが完了する。
【０１５１】
次に、第２フレームについて説明する。第２ゲート線Ｇｍにゲートオン電圧が印加されると、第１画素ＰＸ（ｉ）及び第２画素ＰＸ（ｉ＋１）の第３スイッチング素子Ｑｃ及び第４スイッチング素子Ｑｄが導通する。したがって、第１画素ＰＸ（ｉ）の第１画素電極ＰＥａには第３スイッチング素子Ｑｃを通じてデータ線Ｄｊに流れるデータ電圧が印加され、第２画素電極ＰＥｂには第４スイッチング素子Ｑｄを通じて第２電源線Ｃｌｏｗに流れる第２電圧が印加され、第２画素ＰＸ（ｉ＋１）の第３スイッチング素子Ｑｃを通じて第１電源線Ｃｈｉｇｈに流れる第１電圧が印加され、第４スイッチング素子Ｑｄを通じて第２データ線Ｄｊ＋１に流れるデータ電圧が印加される。例えば、図６に示すように第２ゲート線Ｇｍ（例えば第２ゲート線Ｇ１）にゲートオン電圧が印加されたとき、データ線Ｄｊのデータ電圧の極性が（＋）極性であり、データ線Ｄｊ＋１のデータ電圧の極性が（−）極性である。第１画素ＰＸ（ｉ）の第１画素電極ＰＥａにはデータ線Ｄｊに流れる（＋）極性のデータ電圧が印加され、第２画素電極ＰＥｂには（−）極性の第２電源線Ｃｌｏｗに流れる第２電圧が印加される。また、第２画素ＰＸ（ｉ＋１）の第１画素電極ＰＥａには（＋）極性の第１電源線Ｃｈｉｇｈに流れる第１電圧が印加され、第２画素電極ＰＥｂにはデータ線Ｄｊ＋１に流れる（−）極性のデータ電圧が印加される。
【０１５２】
このような段階が全ての第２ゲート線Ｇｍに沿って順次に行われると、第２フレームが完了する。
【０１５３】
このように、本実施形態による液晶表示装置の画素の列方向に互いに隣接する第１画素ＰＸ（ｉ）及び第２画素ＰＸ（ｉ＋１）は、同一のゲート線（Ｇｎ、Ｇｍ）の支線（Ｇｎｉ、Ｇｎｉ＋１、Ｇｍｉ、Ｇｍｉ＋１）にそれぞれ接続され、各フレームごとにゲートオン／オフ電圧が一つのゲート線（Ｇｎ、Ｇｍ）を通じて印加される。したがって、駆動速度を速くすることができる。
【０１５４】
また、各画素（ＰＸ（ｉ）、ＰＸ（ｉ＋１））に接続される二つのゲート線の間に第１電源線Ｃｈｉｇｈ及び第２電源線Ｃｌｏｗを配置するよりも、二つのゲート線と、前段ゲート線及び後段ゲート線との間に第１電源線Ｃｈｉｇｈ及び第２電源線Ｃｌｏｗを配置する場合、各画素（ＰＸ（ｉ）、ＰＸ（ｉ＋１））の開口率を高くすることができる。
【０１５５】
また、本実施形態による液晶表示装置の一つの画素は、互いに対になる二つのゲート線、一つのデータ線、及び二つの電源線に接続される。したがって、データ線の数が減るので、液晶表示装置の駆動部の費用を節減することができる。
【０１５６】
上述した実施形態による液晶表示装置の信号線及び画素の配置と駆動方法は、少なくとも一部分が同じ層に形成されて互いに交互に配置される第１画素電極と第２画素電極を含む全ての形態の画素構造に適用可能である。
【０１５７】
以上、本発明の好ましい実施形態について詳細に説明したが、本発明の権利範囲はこれらに限定されず、次の請求範囲で定義している本発明の基本概念を利用した当業者の種々の変形及び改良形態も本発明の権利範囲に属するものである。
【符号の説明】
【０１５８】
３  液晶層
３１  液晶分子
３００  液晶表示板組立体
４００  ゲート駆動部
５００  データ駆動部
６００  信号制御部
８００  階調電圧生成部
Ｇｍ−１、Ｇｎ、Ｇｍ、Ｇｎ＋１、Ｇｍ＋１、Ｇｎ＋２    ゲート線 
Ｄｊ、Ｄｊ＋１    データ線
Ｃｈｉｇｈ、Ｃｌｏｗ    電源線
Ｑａｉ、Ｑｂｉ、Ｑｃｉ、Ｑｄｉ  第１〜第４スイッチング素子
Ｃｌｃ  液晶キャパシタ
Ｖｒｅｆ  基準電圧
ＰＥａ、ＰＥｂ  画素電極
ＰＸ（ｉ）、ＰＸ（ｉ＋１）  画素
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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