(57)【特許請求の範囲】
【請求項１】
メモリと、トランジスタと、キャパシタとを同一の基板に備える半導体装置の製造方法であって、
前記基板に熱酸化を施して、前記メモリのトンネル酸化膜と前記トランジスタのゲート酸化膜とを同時に形成する工程と、
前記基板上に第１半導体膜を形成して、前記トンネル酸化膜と前記ゲート酸化膜とを覆う工程と、
前記第１半導体膜にパターニングを施して、前記トランジスタが形成される領域と前記キャパシタが形成される領域とに前記第１半導体膜を残して、前記メモリの浮遊ゲート電極を形成する工程と、
前記第１半導体膜に熱処理を施して、前記メモリのゲート間絶縁膜と前記キャパシタの容量絶縁膜とを同時に形成する工程と、
前記第１半導体膜上に第２半導体膜を形成して、前記ゲート間絶縁膜と前記容量絶縁膜とを覆う工程と、
前記第２半導体膜にパターニングを施して、前記メモリの制御ゲート電極と、前記キャパシタの上部電極とを同時に形成する工程と、
前記第１半導体膜にパターニングを施して、前記トランジスタのゲート電極と、前記キャパシタの下部電極とを同時に形成する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記ゲート間絶縁膜と前記容量絶縁膜はそれぞれ、第１絶縁膜上に第２絶縁膜が形成された積層構造の絶縁膜であり、
前記ゲート間絶縁膜と前記容量絶縁膜とを同時に形成する工程は、
前記第１半導体膜に熱酸化を施して前記第１絶縁膜を形成する工程と、
化学気相成長法により前記第１絶縁膜上に前記第２絶縁膜を形成する工程と、を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記トンネル酸化膜と前記ゲート酸化膜とを同時に形成する工程では、
前記基板にウェット酸化を施すことを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、メモリとトランジスタとキャパシタとを同一の基板に混載した半導体装置の製造方法に関する。
【背景技術】
【０００２】
特許文献１には、メモリとトランジスタとを同一の基板に備える半導体装置の製造方法が開示されている。具体的には、メモリの浮遊ゲート電極を第１のポリシリコン膜（即ち、Ｐｏｌｙ１）で形成し、次に、メモリのＩＰＯ（Ｉｎｔｅｒ  Ｐｏｌｙ  Ｏｘｉｄｅ）膜とトランジスタのゲート酸化膜とを熱酸化で同時に形成し、その後、メモリの制御ゲート電極及びトランジスタのゲート電極を第２のポリシリコン膜（即ち、Ｐｏｌｙ２）で形成する、ことが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】ＵＳ６４５１６５２  Ｂ１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、特許文献１に開示された製造方法を応用して、メモリとトランジスタとキャパシタとを同一の基板に形成する場合は、キャパシタの下部電極をＰｏｌｙ１で形成し、キャパシタの容量絶縁膜と、メモリのゲート間絶縁膜（ＩＰＯ膜に相当）と、トランジスタのゲート酸化膜とを熱酸化で同時に形成する方法が考えられる。これにより、工程数の増加を抑えつつ、同一の基板にキャパシタを混載することができる。
【０００５】
しかしながら、この方法では、Ｐｏｌｙ１を熱酸化することによってキャパシタの容量絶縁膜を形成することになる。ここで、Ｐｏｌｙ１は浮遊ゲートとして使用するため、リン等の不純物を高濃度に含ませる必要がある。また、トランジスタのゲート酸化膜は、ゲート酸化膜の信頼性向上の観点から熱酸化の中でも、特にウェット酸化により形成することが一般的である。不純物を高濃度に含むポリシリコン膜をウェット酸化すると増速酸化が進む。従って、このような方法では容量絶縁膜は厚膜に形成され易く、キャパシタの大容量化を実現することは難しいという課題があった。
本発明は、このような事情に鑑みてなされたものであって、メモリとトランジスタとに加えて、大容量のキャパシタを同一の基板に混載できるようにした半導体装置の製造方法の提供を目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の一態様に係る半導体装置の製造方法は、メモリと、トランジスタと、キャパシタとを同一の基板に備える半導体装置の製造方法であって、前記基板に熱酸化を施して、前記メモリのトンネル酸化膜と前記トランジスタのゲート酸化膜とを同時に形成する工程と、前記基板上に第１半導体膜を形成して、前記トンネル酸化膜と前記ゲート酸化膜とを覆う工程と、前記第１半導体膜にパターニングを施して、前記トランジスタが形成される領域と前記キャパシタが形成される領域とに前記第１半導体膜を残して、前記メモリの浮遊ゲート電極を形成する工程と、前記第１半導体膜に熱処理を施して、前記メモリのゲート間絶縁膜と前記キャパシタの容量絶縁膜とを同時に形成する工程と、前記第１半導体膜上に第２半導体膜を形成して、前記ゲート間絶縁膜と前記容量絶縁膜とを覆う工程と、前記第２半導体膜にパターニングを施して、前記メモリの制御ゲート電極と、前記キャパシタの上部電極とを同時に形成する工程と、前記第１半導体膜にパターニングを施して、前記トランジスタのゲート電極と、前記キャパシタの下部電極とを同時に形成する工程と、を備えることを特徴とする。
【０００７】
ここで、「メモリ」は、例えば、ＥＰＲＯＭ（Erasable Programmable Read Only Memory）、又は、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）などの不揮発性メモリである。この種のメモリでは、ドレイン近傍で高エネルギー状態となった電子（即ち、ホットエレクトロン）を浮遊ゲートに注入したり、基板と制御電極の間の電圧差を利用したＦＮトンネリング現象を利用し、電子を浮遊ゲートに注入し、データの書き込みが行われる。また、「トランジスタ」は、例えばＭＯＳ（Metal Oxide Semiconductor）構造のトランジスタである。さらに、「基板」は、例えば単結晶のシリコン（Ｓｉ）基板、又は、シリコン基板上に絶縁膜と単結晶のシリコン層とが積層されたＳＯＩ（Silicon On Insulator）基板である。また、「第１半導体膜」「第２半導体膜」は例えばポリシリコン膜（Ｐｏｌｙ−Ｓｉ）である。さらに、「パターニング」とは、被パターニング膜を部分的に除去することにより、被パターニング膜を任意の形に成形する処理のことである。被パターニング膜を部分的に除去する方法としては、例えば、フォトリソグラフィー技術とエッチング技術とを組み合わせた方法がある。
【０００８】
このような方法であれば、トランジスタのゲート酸化膜を形成した後でキャパシタの容量絶縁膜を形成するため、容量絶縁膜の形成条件をゲート酸化膜の形成条件と異なるものとすることができる。また、ゲート酸化膜形成時に第１半導体膜は未形成のため、ゲート酸化膜の形成過程で第１半導体膜が酸化（例えば、ウェット酸化）されることを防ぐことができる。これにより、第１半導体膜の増速酸化を抑え、容量絶縁膜の意図しない厚膜化を回避することができる。よって、メモリとトランジスタと大容量のキャパシタとを同一の基板に混載した半導体装置を提供することができる。
【０００９】
また、上記の方法では、キャパシタの下部電極はトランジスタのゲート電極と同時に形成し、キャパシタの容量絶縁膜はメモリのゲート間絶縁膜と同時に形成し、キャパシタの上部電極はメモリの制御ゲート電極と同時に形成する。このように、キャパシタの形成工程を、メモリ又はトランジスタの形成工程と兼用化しているので、工程数の増加を抑えつつ、大容量のキャパシタを形成することが可能である。
【００１０】
さらに、上記の方法では、第２半導体膜にパターニングを施す前に、第１半導体膜にパターニングを施して浮遊ゲート電極を形成している。このため、浮遊ゲート電極の上面と側面とにゲート間絶縁膜を介して第２半導体膜を形成することができ、浮遊ゲート電極の上面及び側面を覆うように制御ゲート電極を形成することができる。浮遊ゲート電極の上面だけでなく側面にもゲート間絶縁膜を形成することができるため、上面側にのみゲート間絶縁膜と制御ゲート電極とを形成する場合と比べて、メモリの容量を増加させることができる。
【００１１】
また、上記の半導体装置の製造方法において、前記ゲート間絶縁膜と前記容量絶縁膜はそれぞれ、第１絶縁膜上に第２絶縁膜が形成された積層構造の絶縁膜であり、前記ゲート間絶縁膜と前記容量絶縁膜とを同時に形成する工程は、前記第１半導体膜に熱酸化を施して前記第１絶縁膜を形成する工程と、化学気相成長法により前記第１絶縁膜上に前記第２絶縁膜を形成する工程と、を含むことを特徴としてもよい。ここで、化学気相成長法（即ち、ＣＶＤ（Chemical Vapor Deposition）法）により形成される「第２絶縁膜」は、例えばＨＬＤ（High temperature Low pressure Dielectric）膜である。このような方法であれば、第１半導体膜の酸化量（即ち、酸化に供される厚さ）を小さくすることができる。
【００１２】
また、上記の半導体装置の製造方法において、前記トンネル酸化膜と前記ゲート酸化膜とを同時に形成する工程では、前記基板にウェット酸化を施すことを特徴としてもよい。ここで、「ウェット酸化」とは、水（Ｈ2Ｏ）を用いて半導体を熱酸化する方法のことである。具体的には、酸素（Ｏ2）等のガスを純水バブラー等に通して湿らせ、この湿らせたガスを炉内に導入して半導体を熱酸化する方法や、炉外で水素（Ｈ2）を燃焼させることにより純水を作成し、この作成した純水を酸素等のガスと共に炉内に導入して半導体を熱酸化する方法（即ち、パイロジェニック酸化）などが挙げられる。このような方法であれば、ドライ酸化（即ち、水を用いないで、酸素等の乾燥したガスのみを用いて半導体を熱酸化する方法）と比べて、酸化速度が高いため、熱酸化の処理時間を短くすることができる。
【発明の効果】
【００１３】
簡便なプロセスにより、メモリとトランジスタと大容量のキャパシタとを同一の基板に混載した半導体装置を製造することができる。また、浮遊ゲート電極の上面だけでなく側面にもゲート間絶縁膜を形成することができるため、メモリの容量を増加させることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態に係る半導体装置１００の製造方法を示す図（その１）。
【図２】半導体装置１００の製造方法を示す図（その２）。
【図３】半導体装置１００の製造方法を示す図（その３）。
【図４】半導体装置１００の製造方法を示す図（その４）。
【図５】半導体装置１００の製造方法を示す図（その５）。
【図６】半導体装置１００の製造方法を示す図（その６）。
【図７】半導体装置１００の製造方法を示す図（その７）。
【図８】半導体装置１００の製造方法を示す図（その８）。
【図９】半導体装置１００の製造方法を示す図（その９）。
【図１０】半導体装置１００の製造方法を示す図（その１０）。
【図１１】半導体装置１００の製造方法を示す図（その１１）。
【図１２】半導体装置１００の製造方法を示す図（その１２）。
【図１３】半導体装置１００の製造方法を示す図（その１３）。
【図１４】ゲート間絶縁膜２７及び容量絶縁膜２９の積層構造を示す図。
【図１５】本発明の比較例に係る半導体装置２００の製造方法を示す図（その１）。
【図１６】半導体装置２００の製造方法を示す図（その２）。
【図１７】半導体装置２００の製造方法を示す図（その３）。
【図１８】半導体装置２００の製造方法を示す図（その４）。
【図１９】半導体装置２００の製造方法を示す図（その５）。
【図２０】半導体装置２００の製造方法を示す図（その６）。
【図２１】半導体装置２００の製造方法を示す図（その７）。
【図２２】半導体装置２００の製造方法を示す図（その８）。
【図２３】半導体装置２００の製造方法を示す図（その９）。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態について図面を参照しながら説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その重複する説明は省略する。
（１）実施形態
図１〜図１３は、本発明の実施形態に係る半導体装置の製造方法を示す工程図である。
図１において、まず始めに、単結晶のシリコン（Ｓｉ）基板１であってメモリが形成される領域（即ち、メモリ領域）に例えば、高耐圧のＮ型ウェル拡散層（即ち、ＨＶ−ＮＷＥＬＬ）３を形成する。このＮ型ウェル拡散層３の形成は、例えば、フォトリソグラフィー技術とイオン注入技術を用いて、メモリ領域にのみ選択的にＮ型不純物（例えば、リン等）を注入し、その後、このＮ型不純物が注入されたＳｉ基板１に熱処理を施してＮ型不純物をＳｉ基板１中に拡散させることにより形成する。なお、このＮ型不純物の拡散は、後の工程でＳｉ基板１に加えられる熱を用いてもよく、例えば、次に説明する素子分離膜５を形成する際の熱酸化の熱を利用してもよい。
【００１６】
次に、メモリ領域と、ＭＯＳトランジスタが形成される領域（即ち、トランジスタ領域）との間を電気的に分離すると共に、キャパシタが形成される領域（即ち、キャパシタ領域）を覆う素子分離膜５をＳｉ基板１に形成する。この素子分離膜５は例えばＬＯＣＯＳ法により形成する。具体的には、Ｓｉ基板１上に例えば１８０Åの熱酸化膜（ＳｉＯ2膜）７を形成し、その上に例えば２０００Åのシリコン窒化膜（Ｓｉ3Ｎ4膜）９を堆積させる。次に、フォトリソグラフィー技術を用いて、素子分離膜５が形成される領域を開口し、他の領域を覆うレジストパターン（図示せず）をシリコン窒化膜９上に形成する。そして、このレジストパターンをマスクにシリコン窒化膜９をエッチングする。これにより、シリコン窒化膜９はその上にあるレジストパターンとほぼ同じ形状にパターニングされる。シリコン窒化膜９がパターニングされた後でレジストパターンを除去する。そして、シリコン窒化膜９をマスクにＳｉ基板１に例えば１０００℃の熱酸化を施す。これにより、素子分離膜５として、例えば３３００Åの熱酸化膜（ＳｉＯ2膜）を形成する。
【００１７】
次に、図２に示すように、例えばフォトリソグラフィー技術とイオン注入技術を用いて、トランジスタ領域にＮ型ウェル拡散層（即ち、ＮＷＥＬＬ）１１を形成すると共に、キャパシタ領域にＰ型ウェル拡散層（即ち、ＰＷＥＬＬ）１３を形成する。
具体的には、Ｓｉ基板１に熱酸化を施して、素子分離膜５が形成されていない領域上に例えば３００Åの犠牲酸化膜（ＳｉＯ2膜）１５を形成する。次に、トランジスタ領域を開口し、他の領域を覆うレジストパターン（図示せず）をＳｉ基板１上に形成し、このレジストパターンをマスクにＮ型不純物（例えば、リン等）をイオン注入する。イオン注入後に、レジストパターンを除去する。また、このようなＮ型不純物の導入と前後して、キャパシタ領域を開口し、他の領域を覆うレジストパターン（図示せず）をＳｉ基板１上に形成し、このレジストパターンをマスクにＰ型不純物（例えば、ボロン等）をイオン注入する。イオン注入後に、レジストパターンを除去する。そして、このＮ型不純物及びＰ型不純物が注入されたＳｉ基板１に熱処理を施して、Ｎ型不純物及びＰ型不純をそれぞれＳｉ基板１中に拡散させる。これにより、Ｎ型ウェル拡散層１１とＰ型ウェル拡散層１３とを形成する。
【００１８】
次に、Ｓｉ基板１上から犠牲酸化膜１５を除去する。犠牲酸化膜１５の除去は、例えばフッ酸（ＨＦ）を含むエッチング液を用いて犠牲酸化膜１５をウェットエッチングすることにより行う。
次に、図３に示すように、Ｓｉ基板１に熱酸化を施して、メモリ領域にトンネル酸化膜（ＳｉＯ2膜）１７を形成すると同時に、トランジスタ領域にゲート酸化膜（ＳｉＯ2膜）１９を形成する。これらトンネル酸化膜１７とゲート酸化膜１９のそれぞれの厚さは例えば６５Åであり、その形成は例えばウェット酸化で行う。このように、トンネル酸化膜１７とゲート酸化膜１９の形成をウェット酸化で行うことにより、その形成をドライ酸化で行う場合と比べて、Ｓｉ基板１の増速酸化を促す（即ち、酸化速度を高める）ことができ、熱酸化の処理時間を短くすることができる。
【００１９】
次に、図４に示すように、トンネル酸化膜１７及びゲート酸化膜１９が形成されたＳｉ基板１上に、第１のポリシリコン膜（即ち、Ｐｏｌｙ１）２１を形成する。この第１のポリシリコン膜２１の厚さは例えば３５００Åであり、その形成は例えばＣＶＤ法で行う。
なお、この例では、第１のポリシリコン膜２１へのＮ型不純物又はＰ型不純物の導入は、その成膜後に例えばイオン注入技術を用いて行う。例えば、成膜後の第１のポリシリコン膜２１に高濃度のＮ型不純物（例えば、リン等）をイオン注入する。イオン注入によるＮ型不純物の導入量（即ち、ドーズ量）は、例えば５Ｅ１５／ｃｍ2である。これにより、第１のポリシリコン膜２１に所望の導電性を持たせる。第１のポリシリコン膜２１に対する不純物の導入を、その成膜過程（即ち、ｉｎ−ｓｉｔｕ）で行うのではなく、成膜後に行うことにより、第１のポリシリコン膜２１の不純物濃度を制御し、後の第１のポリシリコン膜の増速酸化を抑制する、という効果を奏することができる。
【００２０】
次に、図５に示すように、フォトリソグラフィー技術を用いて、メモリ領域のうちの浮遊ゲート電極が形成される領域と、トランジスタ領域と、キャパシタ領域とを覆い、その他の領域を開口するレジストパターン２３を第１のポリシリコン膜２１上に形成する。そして、このレジストパターン２３をマスクに第１のポリシリコン膜２１をドライエッチングする。これにより、第１のポリシリコン膜２１はレジストパターン２３とほぼ同じ形状にパターニングされ、図６に示すように、メモリ領域のＳｉ基板１上にトンネル酸化膜１７を介して浮遊ゲート電極２５が形成される。また、トランジスタ領域とキャパシタ領域とに第１のポリシリコン膜２１が残される。このように第１のポリシリコン膜２１をパターニングした後は、浮遊ゲート電極２５上及び第１のポリシリコン膜２１上からレジストパターンを除去する。
【００２１】
次に、図７に示すように、浮遊ゲート電極２５の上面及び側面にゲート間絶縁膜２７を形成すると同時に、第１のポリシリコン膜２１上に容量絶縁膜２９を形成する。即ち、ＩＰＯ膜を形成する。
この様に、第１のポリシリコン膜２１からメモリの浮遊ゲート電極２５をフォトリソグラフィ技術で形成した後、その上と両サイドに新たな絶縁膜を形成することでメモリの容量を増加させる効果がある。
【００２２】
ここでは、Ｎ型不純物が高濃度に導入された第１のポリシリコン膜２１に熱酸化を施して、例えば１００Åの酸化膜（ＳｉＯ2膜）を形成する。次に、ＣＶＤ法により、Ｓｉ基板１の上方全面に例えば１００ÅのＨＬＤ膜（ＳｉＯ2膜）を堆積する。
これにより、例えば図１４（ａ）及び（ｂ）に示すように、ゲート間絶縁膜２７と容量絶縁膜２９とをそれぞれ積層構造に形成される。図１４（ａ）に示すように、ゲート間絶縁膜２７の下層部は酸化膜２７ａであり、その上層部はＨＬＤ膜２７ｂである。また、図１４（ｂ）に示すように、容量絶縁膜２９の下層部は酸化膜２９ａであり、その上層部はＨＬＤ膜２９ｂである。酸化膜２７ａ、２９ａは熱酸化により同時に形成された膜であり、ＨＬＤ膜２７ｂ及び２９ｂはＣＶＤ法により同時に形成された膜である。
【００２３】
なお、酸化膜２７ａ、２９ａを形成するための熱酸化はウェット酸化又はドライ酸化のどちらで行ってもよい（但し、増速酸化の抑制という観点からいえば、上記の熱酸化はウェット酸化よりもドライ酸化のほうがより好ましい。）。どちらを採用した場合でも、熱酸化とＣＶＤ法とを組み合わせた方法でゲート間絶縁膜２７及び容量絶縁膜２９を形成することにより、第１のポリシリコン膜２１の酸化量（即ち、酸化に供される厚さ）を小さくすることができる。
【００２４】
次に、図８に示すように、ゲート間絶縁膜２７及び容量絶縁膜２９が形成されたＳｉ基板１上に第２のポリシリコン膜（即ち、Ｐｏｌｙ２）３１を形成する。この第２のポリシリコン膜３１の厚さは例えば３５００Åであり、その形成は例えばＣＶＤ法で行う。また、この例では、第２のポリシリコン膜３１に対してｉｎ−ｓｉｔｕでの不純物の導入は行わない。この後、イオン注入で、Ｎ型の不純物を導入し、第２のポリシリコン膜に導電性を持たせる。
【００２５】
次に、図９に示すように、フォトリソグラフィー技術を用いて、メモリ領域のうちの制御ゲート電極が形成される領域と、キャパシタ領域のうちの上部電極が形成される領域を覆い、その他の領域を開口するレジストパターン３３を第２のポリシリコン膜３１上に形成する。そして、このレジストパターン３３をマスクに第２のポリシリコン膜３１をドライエッチングする。これにより、第２のポリシリコン膜３１はレジストパターン３３とほぼ同じ形状にパターニングされ、図１０に示すように、メモリ領域の浮遊ゲート電極２５上にゲート間絶縁膜２７を介して制御ゲート電極３５が形成されると同時に、キャパシタ領域の第１のポリシリコン膜２１上に容量絶縁膜２９を介して上部電極３７が形成される。制御ゲート電極３５と上部電極３７とが形成された後で、レジストパターンを除去する。
【００２６】
次に、図１１に示すように、フォトリソグラフィー技術を用いて、メモリ領域と、キャパシタ領域に形成された上部電極３７の上面及び側面と、トランジスタ領域のうちのゲート電極が形成される領域とを覆い、その他の領域を開口するレジストパターン３９をＳｉ基板１上に形成する。そして、このレジストパターン３９をマスクに容量絶縁膜２９と第１のポリシリコン膜２１とを順次ドライエッチングする。これにより、第１のポリシリコン膜２１はレジストパターン３９とほぼ同じ形状にパターニングされ、図１２に示すように、トランジスタ領域のＳｉ基板１上にゲート酸化膜１９を介してゲート電極４１が形成されると同時に、キャパシタ領域の素子分離膜５上に下部電極４３が形成される。ゲート電極４１と下部電極４３とが形成された後で、レジストパターンを除去する。
【００２７】
次に、制御ゲート電極３５とゲート電極４１をマスクにＰ型不純物（例えば、ボロン等）をイオン注入する。これにより、図１３に示すように、制御ゲート電極３５の両側下のＳｉ基板１にＰ型のソース４５、ドレイン４７が形成されると同時に、ゲート電極４１の両側下のＳｉ基板１にＰ型のソース４９、ドレイン５１が形成される。また、このイオン注入によって、制御ゲート電極３５とゲート電極４１及び上部電極３７にもＰ型不純物が導入されるので、制御ゲート電極３５とゲート電極４１及び上部電極３７にそれぞれ導電性を持たせることができる。なお、上記のメモリ領域のソース４５、ドレイン４７と、トランジスタ領域のソース４９、ドレイン５１は、ＬＤＤ（Lightly Doped Drain）構造やＤＤＤ（Double Diffused Drain）構造とすることも可能である。
【００２８】
次に、Ｓｉ基板１の上方全面に層間絶縁膜（図示せず）を堆積する。層間絶縁膜は例えばシリコン酸化膜（ＳｉＯ2膜）であり、その形成はＣＶＤ法により行う。次に、フォトリソグラフィー技術及びエッチング技術を用いて、メモリ領域のソース４５、ドレイン４７上と制御ゲート電極３５上、トランジスタのソース４９、ドレイン５１上とゲート電極４１上、キャパシタ領域の上部電極３７上、にそれぞれコンタクトホール（図示せず）を形成する。そして、このコンタクトホールを埋め込むように層間絶縁膜上にメタル膜（図示せず）を形成する。メタル膜は、例えばアルミニウム（Ａｌ）若しくはＡｌを含む合金膜、又は、タングステン（Ｗ）若しくはチタン（Ｔｉ）等の高融点金属膜であり、その形成は例えばスパッタリング法又はＣＶＤ法を用いて行う。
【００２９】
次に、フォトリソグラフィー技術及びエッチング技術を用いて、このメタル膜にパターンニングを施して、メモリ、トランジスタ、キャパシタ等に接続する配線（図示せず）を形成する。その後、シンター等の水素処理を施したり、層間絶縁膜上にパッシベーション膜を形成したりして、メモリ１０と、トランジスタ２０と、キャパシタ３０とを同一のＳｉ基板１に混載した半導体装置１００が完成する。
【００３０】
このように、本発明の実施形態によれば、ゲート酸化膜１９を形成した後で容量絶縁膜２９を形成するため、容量絶縁膜２９の形成条件をゲート酸化膜１９の形成条件と異なるものとすることができる。また、ゲート酸化膜１９形成時に第１のポリシリコン膜２１は未形成のため、ゲート酸化膜１９の形成過程で第１のポリシリコン膜２１がウェット酸化されることを防ぐことができる。これにより、特許文献１に開示された方法を応用する場合や、後述の比較例等と比べて、第１のポリシリコン膜２１の増速酸化を抑え、容量絶縁膜２９の意図しない厚膜化を回避することができる。よって、メモリ１０とトランジスタ２０と大容量のキャパシタ３０とを同一のＳｉ基板１に混載した半導体装置１００を提供することができる。
【００３１】
また、上記の方法では、キャパシタ３０の下部電極はゲート電極４１と同時に形成し、キャパシタ３０の容量絶縁膜２９はメモリ１０のゲート間絶縁膜２７と同時に形成し、キャパシタ３０の上部電極３７はメモリ１０の制御ゲート電極３５とそれぞれ同時に形成する。このように、キャパシタ３０の形成工程を、メモリ１０又はトランジスタ２０の形成工程と兼用化しているので、工程数の増加を抑えつつ、大容量のキャパシタ３０を形成することが可能である。
【００３２】
さらに、上記の方法では、第２のポリシリコン膜３１を形成する前に、第１のポリシリコン膜２１にパターニングを施して浮遊ゲート電極２５を形成している。このため、浮遊ゲート電極２５の上面と側面とにゲート間絶縁膜２７を介して第２のポリシリコン膜３１を形成することができ、制御ゲート電極３５を浮遊ゲート電極２５の上面及び側面を覆うように形成することができる。
【００３３】
この実施形態では、Ｓｉ基板１が本発明の「基板」に対応し、第１のポリシリコン膜２１が本発明の「第１半導体膜」に対応し、第２のポリシリコン膜３１が本発明の「第２半導体膜」に対応している。また、酸化膜２７ａ、２９ａが本発明の「第１絶縁膜」に対応し、ＨＬＤ膜２７ｂ、２９ｂが本発明の「第２絶縁膜」に対応している。
なお、上記の実施形態では、ゲート間絶縁膜２７及び容量絶縁膜２９をそれぞれ熱酸化とＣＶＤ法とを組み合わせて積層構造に形成する場合について説明した。しかしながら、本発明はこれに限られることはない。例えば、ゲート間絶縁膜２７及び容量絶縁膜２９をドライ酸化のみで単層構造に形成してもよい。このような方法であっても、ゲート間絶縁膜２７及び容量絶縁膜２９をウェット酸化のみで形成する場合と比べて、ポリシリコン膜の増速酸化を抑えることができ、容量絶縁膜２９の厚膜化を回避することができる。
【００３４】
また、上記の実施形態では、メモリ領域にＮ型ウェル拡散層３を形成し、トランジスタ領域にＮ型ウェル拡散層１１を形成し、メモリ領域にＰ型ウェル拡散層１３を形成する場合について説明した。さらに、Ｎ型ウェル拡散層３にＰ型のソース４５、ドレイン４７を形成し、Ｎ型ウェル拡散層１１にＰ型のソース４９、ドレイン５１を形成する場合について説明した。しかしながら、本発明において、上記の実施形態で示したＮ型、Ｐ型はそれぞれ逆の導電型であってもよい。即ち、メモリ領域のウェル拡散層３と、トランジスタ領域のウェル拡散層１１はそれぞれＰ型であってもよく、キャパシタ領域のウェル拡散層１３はＮ型であってもよい。また、メモリ領域のソース４５、ドレイン４７と、トランジスタ領域のソース４９、ドレイン５１はそれぞれＮ型であってもよい。このような場合であっても、上記の実施形態と同様の効果を奏することができる。
【００３５】
さらに、上記の実施形態では、本発明の「基板」としてＳｉ基板１を用いる場合について説明したが、本発明はこれに限られることはない。本発明の「基板」には例えばＳＯＩ基板を用いてもよい。このような場合であっても、ＳＯＩ基板のシリコン層に対してＳｉ基板１の場合と同様の処理を施すことにより、上記の実施形態と同様の効果を奏することができる。
【００３６】
（２）比較例
図１５〜図２３は、本発明の比較例に係る半導体装置の製造方法を示す工程図である。
図１５において、まず始めに、単結晶のシリコン（Ｓｉ）基板１０１であってメモリが形成される領域（即ち、メモリ領域）に例えば、Ｎ型ウェル拡散層１０３を形成する。次に、メモリ領域と、ＭＯＳトランジスタが形成される領域（即ち、トランジスタ領域）との間を電気的に分離すると共に、キャパシタが形成される領域（即ち、キャパシタ領域）を覆う素子分離膜１０５をＳｉ基板１０１に形成する。この素子分離膜１０５は例えばＬＯＣＯＳ法により形成する。
【００３７】
次に、図１６に示すように、素子分離膜１０５が形成されていない領域上に犠牲酸化膜１１５を形成する。そして、例えばフォトリソグラフィー技術とイオン注入技術を用いて、トランジスタ領域にＮ型ウェル拡散層１１１を形成すると共に、キャパシタ領域にＰ型ウェル拡散層１１３を形成する。Ｎ型ウェル拡散層１１１とＰ型ウェル拡散層１１３とを形成した後で、Ｓｉ基板１０１上から犠牲酸化膜１１５を除去する。
【００３８】
次に、図１７に示すように、Ｓｉ基板１０１に熱酸化を施して、トンネル酸化膜（ＳｉＯ2膜）１１７を形成する。トンネル酸化膜１１７の厚さは例えば６５Åである。そして、トンネル酸化膜１１７が形成されたＳｉ基板１０１上に、第１のポリシリコン膜（即ち、Ｐｏｌｙ１）１２１を形成する。続いて、成膜後の第１のポリシリコン膜１２１にＮ型不純物を高濃度にイオン注入して導電性を持たせる。
【００３９】
次に、図１８に示すように、第１のポリシリコン膜１２１にパターニングを施して、メモリの浮遊ゲート電極１２５とキャパシタの下部電極１４３とを同時に形成する。そして、図１９に示すように、Ｓｉ基板１０１に熱酸化を施して、浮遊ゲート電極１２５の表面にゲート間絶縁膜１２７を形成すると同時に、下部電極１４３の表面に容量絶縁膜１２９を形成する。ここでは、Ｎ型不純物が高濃度に導入された第１のポリシリコン膜１２１に熱酸化を施して、例えば１００Åの酸化膜（ＳｉＯ2膜）を形成する。次に、ＣＶＤ法により、Ｓｉ基板１０１の上方全面に例えば１００ÅのＨＬＤ膜（ＳｉＯ2膜）を堆積する。
【００４０】
次に、図２０に示すように、フォトリソグラフィー技術及びウェットエッチング技術を用いて、トランジスタ領域のＳｉ基板１０１上からＳｉＯ2膜を除去する。
次に、図２１に示すように、Ｓｉ基板１にウェット酸化を施して、ゲート酸化膜（ＳｉＯ2膜）１１９を形成する。トランジスタ領域において、ゲート酸化膜１１９の厚さは例えば６５Åである。なお、このゲート酸化膜１１９の形成工程では、トランジスタ領域だけでなく、メモリ領域及びキャパシタ領域もウェット酸化の雰囲気に同時に晒される。ここで、ゲート間絶縁膜１２７及び容量絶縁膜１２９は、それぞれが例えば２００Å（酸化膜１００Å＋ＨＬＤ膜１００Å）と薄膜であり、また、ウェット酸化であるため、酸化種はこの薄膜中を拡散して浮遊ゲート電極と下部電極の各表面に到達し易い。このため、ゲート酸化膜１１９の形成過程で、浮遊ゲート電極１２５と下部電極１４３の各表面でもウェット酸化が進行し、ゲート間絶縁膜１２７及び容量絶縁膜１２９は若干ながら、厚膜化される。
【００４１】
なお、図２１〜図２３では、この厚膜化を把握し易くするために、ゲート間絶縁膜１２７上及び容量絶縁膜１２９上にもあえてゲート酸化膜１１９を記載した。しかしながら、実際は、これらの上にゲート酸化膜１１９が堆積されるわけではなく、ゲート酸化膜１１９の厚さを凡その最大値として、ゲート間絶縁膜１２７上及び容量絶縁膜１２９がそれぞれ厚膜化される。
【００４２】
次に、図２２に示すように、ゲート酸化膜１１９が形成されたＳｉ基板１０１上に第２のポリシリコン膜（即ち、Ｐｏｌｙ２）１３１を形成する。この第２のポリシリコン膜１３１の厚さは例えば３５００Åであり、その形成は例えばＣＶＤ法で行う。また、この例では、第２のポリシリコン膜１３１に対してｉｎ−ｓｉｔｕでの不純物の導入は行わない。この後、イオン注入で、Ｎ型の不純物を導入し、第２のポリシリコン膜に導電性を持たせる。
【００４３】
次に、フォトリソグラフィー技術とエッチング技術を用いて、第２のポリシリコン膜１３１をパターニングする。これにより、図２３に示すように、メモリ領域に制御ゲート電極１３５が形成され、トランジスタ領域にゲート電極１４１が形成され、キャパシタ領域に上部電極１３７が形成される。これ以降の工程は、上記の実施形態と同様である。即ち、ソース、ドレインと、層間絶縁膜と、配線等を順次形成して、半導体装置２００が完成する。
【符号の説明】
【００４４】
１  Ｓｉ基板
３、１１、１３  ウェル拡散層
５  素子分離膜
７  熱酸化膜
９  シリコン窒化膜
１０  メモリ
１５  犠牲酸化膜
１７  トンネル酸化膜
１９  ゲート酸化膜
２０  トランジスタ
２１  第１のポリシリコン膜
２３、３３、３９  レジストパターン
２５  浮遊ゲート電極
２７  ゲート間絶縁膜
２７ａ、２９ａ  酸化膜
２７ｂ、２９ｂ         ＨＬＤ膜
２９  容量絶縁膜
３０  キャパシタ
３１  第２のポリシリコン膜
３５  制御ゲート電極
３７  上部電極
４１  ゲート電極
４３  下部電極
４５、４９  ソース
４７、５１  ドレイン
１００  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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