(57)【特許請求の範囲】
【請求項１】
ビットラインとストリング選択ラインとの交差領域に各々形成され、各々が基板上に垂直に多層構造で形成されたメモリセルを有するストリングを含む不揮発性メモリ装置のプログラム方法において、
シャドープログラム方式によってＹＺ平面の各層に属したメモリセルをマルチビットデータにプログラムし、前記ＹＺ平面のＮ番目の層（ここで、Ｎは１、またはそれより大きい定数）のメモリセルがプログラムされる場合、前記ＹＺ平面の他層のメモリセルがプログラムされる前に前記Ｎ番目の層に対応するＸＺ平面の残りのメモリセルがプログラムされ、
第１ストリング選択ラインおよび第１乃至第ｎ番目のビットライン（但し、ｎは１以上の整数）によって画定されたＹＺ平面の第１層の第１のメモリセルで第１のプログラミング・オペレーションと、前記ＹＺ平面の前記第１層に対応するＸＺ平面に位置した残りのメモリセルの中から第２ストリング選択ラインおよび第１乃至第ｎ番目のビットラインによって画定された第２のメモリセルに対する第２のプログラミング・オペレーションと、前記ＹＺ平面の前記第１層に対応するＸＺ平面に位置した残りのメモリセルの中から第３ストリング選択ラインおよび第１乃至第ｎ番目のビットラインによって画定された第３のメモリセルに対する第３のプログラミング・オペレーションと、前記ＹＺ平面の前記第１層に対応するＸＺ平面に位置した残りのメモリセルの中から第４ストリング選択ラインおよび第１乃至第ｎ番目のビットラインによって画定された第４のメモリセルに対する第４のプログラミング・オペレーションとを連続して遂行し、
第１乃至第ｍ（但し、ｍは４以上の整数）のプログラミング・オペレーションが遂行された後に、前記ＹＺ平面の第２層のメモリセルに対するプログラミング・オペレーションを遂行する
ことを特徴とするプログラム方法。
【請求項２】
前記ビットラインは、前記ＹＺ平面に垂直に配列され、
前記ＹＺ平面のＮ番目の層（ここで、Ｎは１、またはそれより大きい定数）のメモリセルがプログラムされる時、前記ビットラインは、同時に活性化される
ことを特徴とする請求項１に記載のプログラム方法。
【請求項３】
前記ビットラインは、前記ＹＺ平面に垂直に配列され、第１グループと第２グループに分けられ、
前記ＹＺ平面のＮ番目の層のメモリセルがプログラムされる時、前記ビットラインは、グループ単位で活性化される
ことを特徴とする請求項１に記載のプログラム方法。
【請求項４】
前記ＹＺ平面のＮ番目の層のメモリセルがプログラムされる場合、前記Ｎ番目の層に対応するＸＺ平面の残りのメモリセルは、ストリング選択ライン単位でプログラムされる
ことを特徴とする請求項１に記載のプログラム方法。
【請求項５】
前記ストリング選択ラインは、各々が２、またはそれより多いストリング選択ラインで構成された複数のグループに分けられ、
前記ＹＺ平面のＮ番目の層（ここで、Ｎは１、またはそれより大きい定数）のメモリセルがプログラムされる場合、前記Ｎ番目の層に対応するＸＺ平面の残りのメモリセルは、前記各グループのストリング選択ラインが同一手順に交互に選択された状態でプログラムされる
ことを特徴とする請求項１に記載のプログラム方法。
【請求項６】
前記ＹＺ平面の層は、第１及び第２グループに分けられ、
前記第１グループに属したメモリセルがプログラムされ、次に、前記第２グループに属したメモリセルがプログラムされる
ことを特徴とする請求項１に記載のプログラム方法。
【請求項７】
前記ストリングは、ストリング選択ラインとＹＺ平面の層とを基準として４つのグループに分けられ、前記グループは互いに独立的にプログラムされる
ことを特徴とする請求項１に記載のプログラム方法。
【請求項８】
前記ストリングは、ストリング選択ラインを基準として２つのグループに分けられ、前記グループは互いに独立的にプログラムされる
ことを特徴とする請求項１に記載のプログラム方法。
【請求項９】
前記シャドープログラム方式の場合、前記ＹＺ平面のＮ番目の層のメモリセルに上位ビットデータがプログラムされる前に前記ＹＺ平面の（Ｎ−１）番目の層のメモリセルが下位及び上位ビットデータに、そして前記ＹＺ平面の（Ｎ＋１）番目の層のメモリセルが下位ビットデータにプログラムされる
ことを特徴とする請求項１に記載のプログラム方法。
【請求項１０】
ビットラインとストリング選択ラインとの交差領域に各々形成され、各々が基板上に垂直に多層構造で形成されたメモリセルを有するストリングを含む３次元垂直チャンネルアレイと、
前記３次元垂直チャンネルアレイに対するプログラム動作を制御するように構成された手段を含み、
前記３次元垂直チャンネルアレイは、前記手段の第御下にシャドープログラム方式によってＹＺ平面の各層に属したメモリセルをマルチビットデータにプログラムし、
前記ＹＺ平面のＮ番目の層（ここで、Ｎは１、またはそれより大きい定数）のメモリセルがプログラムされる場合、前記ＹＺ平面の他の層のメモリセルがプログラムされる前に前記Ｎ番目の層に対応するＸＺ平面の残りのメモリセルがプログラムされ、
第１ストリング選択ラインおよび第１乃至第ｎ番目のビットライン（但し、ｎは１以上の整数）によって画定されたＹＺ平面の第１層の第１のメモリセルで第１のプログラミング・オペレーションと、前記ＹＺ平面の前記第１層に対応するＸＺ平面に位置した残りのメモリセルの中から第２ストリング選択ラインおよび第１乃至第ｎ番目のビットラインによって画定された第２のメモリセルに対する第２のプログラミング・オペレーションと、前記ＹＺ平面の前記第１層に対応するＸＺ平面に位置した残りのメモリセルの中から第３ストリング選択ラインおよび第１乃至第ｎ番目のビットラインによって画定された第３のメモリセルに対する第３のプログラミング・オペレーションと、前記ＹＺ平面の前記第１層に対応するＸＺ平面に位置した残りのメモリセルの中から第４ストリング選択ラインおよび第１乃至第ｎ番目のビットラインによって画定された第４のメモリセルに対する第４のプログラミング・オペレーションとを連続して遂行し、
第１乃至第ｍ（但し、ｍは４以上の整数）のプログラミング・オペレーションが遂行された後に、前記ＹＺ平面の第２層のメモリセルに対するプログラミング・オペレーションを遂行する
ことを特徴とする不揮発性メモリ装置。
【請求項１１】
前記ＹＺ平面のＮ番目の層のメモリセルがプログラムされる場合、前記Ｎ番目の層に対応するＸＺ平面の残りのメモリセルは、ストリング選択ライン単位でプログラムされる
ことを特徴とする請求項１０に記載の不揮発性メモリ装置。
【請求項１２】
前記ストリング選択ラインは各々が２、またはそれより多いストリング選択ラインで構成された複数のグループに分けられ、
前記ＹＺ平面のＮ番目の層（ここで、Ｎは１、またはそれより大きい定数）のメモリセルがプログラムされる場合、前記Ｎ番目の層に対応するＸＺ平面の残りのメモリセルは、前記各グループのストリング選択ラインが同一手順に交互に選択された状態でプログラムされる
ことを特徴とする請求項１０に記載の不揮発性メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に係り、さらに具体的には、３次元垂直チャンネル構造を有する不揮発性メモリ装置及びそれのプログラム方法に関する。
【背景技術】
【０００２】
半導体製造技術の発展と共に、高密度メモリに対する要求が続いている。このような要求を満たすために、多様な方法が提案されている。そのような方法のうちの１つは、メモリセルに貯蔵されるデータビットの数を増加させることである。これと共に、３次元アレイ構造（ｔｈｒｅｅ−ｄｉｍｅｎｔｉｏｎａｌ  ａｒｒａｙ  ｓｔｒｕｃｔｕｒｅ）を有するメモリ装置（‘３Ｄメモリ装置’と呼ばれる）が提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】韓国公開特許２００８−０５１０１４
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、プログラム動作時に惹起される干渉を減らすことができる３次元垂直チャンネル構造を有する不揮発性メモリ装置及びそれのプログラム方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一つの特徴は、ビットラインとストリング選択ラインとの交差領域に各々形成され、各々が基板上に垂直に多層構造で形成されたメモリセルを有するストリングを含む不揮発性メモリ装置のプログラム方法を提供することである。プログラム方法によると、シャドープログラム方式によってＹＺ平面の各層に属したメモリセルがマルチビットデータにプログラムされ、前記ＹＺ平面のＮ番目の層（ここで、Ｎは１、またはそれより大きい定数）のメモリセルがプログラムされる場合、前記ＹＺ平面の他層のメモリセルがプログラムされる前に前記Ｎ番目の層に対応するＸＺ平面の残りのメモリセルがプログラムされる。
【０００６】
例示的な実施形態において、前記ビットラインは、前記ＹＺ平面に垂直に配列され、前記ＹＺ平面のＮ番目の層（ここで、Ｎは１、またはそれより大きい定数）のメモリセルがプログラムされる時、前記ビットラインは同時に活性化される。
【０００７】
例示的な実施形態において、前記ビットラインは、前記ＹＺ平面に垂直に配列され、第１グループと第２グループに分けられ、前記ＹＺ平面のＮ番目の層のメモリセルがプログラムされる時、前記ビットラインはグループ単位で活性化される。
【０００８】
例示的な実施形態において、前記ＹＺ平面のＮ番目の層のメモリセルがプログラムされる場合、前記Ｎ番目の層に対応するＸＺ平面の残りのメモリセルは、ストリング選択ライン単位でプログラムされる。
【０００９】
例示的な実施形態において、前記ストリング選択ラインは、各々が２、またはそれより多いストリング選択ラインで構成された複数のグループに分けられ、前記ＹＺ平面のＮ番目の層（ここで、Ｎは１、またはそれより大きい定数）のメモリセルがプログラムされる場合、前記Ｎ番目の層に対応するＸＺ平面の残りのメモリセルは、前記各グループのストリング選択ラインが同一手順に交互に選択された状態でプログラムされる。
【００１０】
例示的な実施形態において、前記ＹＺ平面の層は、第１及び第２グループに分けられ、前記第１グループに属したメモリセルが全部プログラムされ、次に、前記第２グループに属したメモリセルがプログラムされる。
【００１１】
例示的な実施形態において、前記ストリングは、ストリング選択ラインとＹＺ平面の層を基準として４個のグループ、またはストリング選択ラインを基準として２つのグループに分けられ、前記グループは互いに独立的にプログラムされる。
【００１２】
例示的な実施形態において、前記シャドープログラム方式の場合、前記ＹＺ平面のＮ番目の層のメモリセルに上位ビットデータがプログラムされる前に前記ＹＺ平面の（Ｎ−１）番目の層のメモリセルが下位及び上位ビットデータに、そして前記ＹＺ平面の（Ｎ＋１）番目の層のメモリセルが下位ビットデータにプログラムされる。
【００１３】
本発明の他の特徴は、ビットラインとストリング選択ラインとの交差領域に形成され、各々が基板上に垂直に多層構造で形成されたメモリセルを有するストリングを含む不揮発性メモリ装置のプログラム方法を提供し、このプログラム方法は、シャドープログラム方式によって前記多層構造の各層のＸＺ平面に属したメモリセルがマルチビットデータにプログラムされる。
【００１４】
例示的な実施形態において、前記ビットラインは、ＹＺ平面に垂直に配列され、前記ＸＺ平面のＮ番目の層（ここで、Ｎは１、またはそれより大きい定数）のメモリセルがプログラムされる時、前記ビットラインは、同時に、またはグループ単位で活性化される。
【００１５】
本発明の他の特徴は、ビットラインとストリング選択ラインとの交差領域に各々形成され、各々が基板上に垂直に多層構造で形成されたメモリセルを有するストリングを含む３次元垂直チャンネルアレイと、前記３次元垂直チャンネルアレイに対するプログラム動作を制御するように構成された手段を含み、前記３次元垂直チャンネルアレイは、前記手段の制御下にシャドープログラム方式によってＹＺ平面の各層に属したメモリセルをマルチビットデータにプログラムし、前記ＹＺ平面のＮ番目の層（ここで、Ｎは１、またはそれより大きい定数）のメモリセルがプログラムされる場合、前記ＹＺ平面の他層のメモリセルがプログラムされる前に前記Ｎ番目の層に対応するＸＺ平面の残りのメモリセルがプログラムされる不揮発性メモリ装置を提供する。
【００１６】
例示的な実施形態において、前記ＹＺ平面のＮ番目の層のメモリセルがプログラムされる場合、前記Ｎ番目の層に対応するＸＺ平面の残りのメモリセルは、ストリング選択ライン単位でプログラムされる。
【００１７】
例示的な実施形態において、前記ストリング選択ラインは、各々が２、またはそれより多いストリング選択ラインで構成された複数のグループに分けられ、前記ＹＺ平面のＮ番目の層（ここで、Ｎは１、またはそれより大きい定数）のメモリセルがプログラムされる場合、前記Ｎ番目の層に対応するＸＺ平面の残りのメモリセルは、前記各グループのストリング選択ラインが同一手順に交互に選択された状態でプログラムされる。
【００１８】
本発明の他の特徴は、少なくとも１つの不揮発性メモリ装置と、前記少なくとも１つの不揮発性メモリ装置を制御するように構成されたメモリ制御器を含むメモリシステムを提供する。前記少なくとも１つの不揮発性メモリ装置は、ビットラインとストリング選択ラインとの交差領域に各々形成され、各々が基板上に垂直に多層構造で形成されたメモリセルを有するストリングを含む３次元垂直チャンネルアレイと、前記３次元垂直チャンネルアレイに対するプログラム動作を制御するように構成された手段を含み、前記３次元垂直チャンネルアレイは、前記手段の制御下にシャドープログラム方式によってＹＺ平面の各層に属したメモリセルをマルチビットデータにプログラムし、前記ＹＺ平面のＮ番目の層（ここで、Ｎは１、またはそれより大きい定数）のメモリセルがプログラムされる場合、前記ＹＺ平面の他層のメモリセルがプログラムされる前に前記Ｎ番目の層に対応するＸＺ平面の残りのメモリセルがプログラムされる。
【発明の効果】
【００１９】
本発明の例示的な実施形態によると、プログラム動作時に惹起される水平及び垂直干渉を減らすことができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の例示的な実施形態に係る不揮発性半導体メモリ装置を概略的に示すブロック図である。
【図２】図１に示したメモリセルアレイを概略的に示す図である。
【図３】図２に示したメモリブロックのうちのいずれか１つを示す断面図である。
【図４】ＹＺ平面で見られた図３のメモリブロックの一部を概略的に示す図である。
【図５】ＸＹ平面で見られた図３のメモリブロックの一部を概略的に示す図である。
【図６】本発明の例示的な実施形態に係る不揮発性メモリ装置のプログラム方法を説明するための図である。
【図７】本発明の例示的な実施形態に係る不揮発性メモリ装置のプログラム方法を説明するための図である。
【図８】本発明の例示的な実施形態に係る不揮発性メモリ装置のプログラム方法を説明するための図である。
【図９】本発明の例示的な実施形態に係る不揮発性メモリ装置のプログラム方法を説明するための図である。
【図１０】本発明の例示的な実施形態に係る不揮発性メモリ装置のプログラム方法を説明するための図である。
【図１１】本発明の例示的な実施形態に係る不揮発性メモリ装置のプログラム方法を説明するための図である。
【図１２】本発明の例示的な実施形態に係る不揮発性メモリ装置のプログラム方法を説明するための図である。
【図１３】本発明の例示的な実施形態に係る不揮発性メモリ装置のプログラム方法を説明するための図である。
【図１４】本発明の例示的な実施形態に係る不揮発性メモリ装置のプログラム方法を説明するための図である。
【図１５】本発明の例示的な実施形態に係る不揮発性メモリ装置のプログラム方法を説明するための図である。
【図１６】本発明の例示的な実施形態に係る不揮発性メモリ装置のプログラム方法を説明するための図である。
【図１７】本発明の例示的な実施形態に係る不揮発性メモリ装置のプログラム方法を説明するための図である。
【図１８】本発明に係る不揮発性メモリ装置のストリングのうちのいずれか１つを概略的に示す回路図である。
【図１９】本発明に係る不揮発性メモリ装置を含むコンピューティングシステムを概略的に示すブロック図である。
【図２０】本発明の他の例示的な実施形態に係るメモリシステムを示すブロック図である。
【図２１】本発明の他の例示的な実施形態に係るメモリシステムを示すブロック図である。
【発明を実施するための形態】
【００２１】
上述の一般的な説明及び次の詳細な説明は全部例示的であり、請求された発明の付加的な説明が提供されるものである。
【００２２】
参照符号が本発明の望ましい実施形態に詳細に表示されており、その例が参照図面に表示されている。同一の参照番号が同一、または類似の部分を参照するために説明及び図面に使用される。
【００２３】
以下で、不揮発性半導体メモリ装置が本発明の特徴及び機能を説明するための例として使われている。しかし、この技術分野に精通した者は、ここに記載した内容によって本発明の他の利点及び性能を容易に理解することができる。また、本発明は、他の実施形態を通じて実現、または適用されることができる。さらに、詳細な説明は、本発明の範囲、技術的思想、及び他の目的から逸脱せず、観点及び応用によって修正、または変更されることができる。
【００２４】
図１は、本発明の例示的な実施形態に係る不揮発性メモリ装置を概略的に示すブロック図である。
【００２５】
本発明に係る不揮発性メモリ装置１０００は、例えば、ＮＡＮＤフラッシュメモリ装置であり得る。しかし、本発明がフラッシュメモリ装置に限らないことは、この分野において通常の知識を習得した者等に自明である。例えば、本発明は、ＣＴＦフラッシュメモリ装置、ＮＯＲフラッシュメモリ装置、ＰＲＡＭ、ＦＲＡＭ、ＭＲＡＭなどのような不揮発性半導体メモリ装置にも適用されることができる。
【００２６】
図１に示すように、本発明に係る不揮発性半導体メモリ装置１０００は、メモリセルアレイ１００と、行デコーダ回路２００と、列デコーダ回路３００と、読み出し及び書き込みブロック４００と、制御ロジック５００と、電圧発生回路６００とを含むことができる。
【００２７】
メモリセルアレイ１００は、単一ビットデータ、そして／またはＭビットデータ（Ｍは、２、３、４、またはそれより大きい定数）を貯蔵するためのメモリセルを含むことができる。メモリセルは、行（または、ワードライン）と列（または、ビットライン）との交差領域に各々配列されることができる。各メモリセルは、可変可能な抵抗値を有することができる。例えば、各メモリセルは、電荷貯蔵、または可変抵抗を通じて変化されるスレッショルド電圧を有することができる。しかし、メモリセルの種類は、ここに記載したことに限らない。以後、説明するように、メモリセルアレイ１００は、３次元垂直チャンネル構造（ｔｈｒｅｅ−ｄｉｍｅｎｔｉｏｎａｌ  ｖｅｒｔｉｃａｌ  ｃｈａｎｎｅｌ  ｓｔｒｕｃｔｕｒｅ）を有するように構成されることができる。３次元垂直チャンネル構造によると、１つのストリングに属したメモリセルのチャンネルが基板について垂直に多層構造で形成されることができる。
【００２８】
続いて、図１を参照すると、行デコーダ回路２００は、制御ロジック５００の制御に応答して動作し、メモリセルアレイ１００の行の選択及び駆動を行うことができる。列デコーダ回路３００は、制御ロジック５００の制御に応答して動作し、メモリセルアレイ１００の列の選択を行うことができる。読み出し及び書き込みブロック４００は、制御ロジック５００の制御に応答して動作し、メモリセルアレイ１００からデータを読み出すように、そしてメモリセルアレイ１００にデータを書き込むように構成されることができる。電圧発生回路６００は、制御ロジック５００の制御に応答して動作し、各動作（例えば、読み出し、プログラム及び消去動作）に必要な電圧を発生するように構成されることができる。
【００２９】
例示的な実施形態において、不揮発性メモリ装置の構成要素２００〜６００は３次元垂直チャンネルアレイ１００に対するプログラム動作を制御するように構成された手段を構成し、そのような手段の制御によって実行されるプログラム動作は以後詳細に説明する。
【００３０】
図２は、図１に示したメモリセルアレイを概略的に示す図であり、図３は、図２に示したメモリブロックのうちのいずれか１つを概略的に示す断面図である。
【００３１】
図２を参照すると、本発明のメモリセルアレイ１００は、複数のメモリブロックで構成されることができる。各メモリブロックは、３次元垂直チャンネル構造を有するように構成されることができる。ＸＹ平面に配列されるメモリブロックの数とＸＺ平面に配列されるメモリブロックの数は、ここに記載したことに限定されない。メモリセルアレイ１００のビットライン及びストリング選択ラインは、ＸＺ平面で交差するように配列されることができる。図３に示すように、ソースライン１２０は、半導体基板１４０に形成され、ストリングを構成するアクティブ領域１４０を通じて対応するビットライン１１０に各々電気的に連結されている。ワードラインは、アクティブ領域１４０に垂直に配列されている。各アクティブ領域には、トンネル酸化膜及び電荷貯蔵層が順に形成され、ワードラインは、制御ゲートとして作用することできる。ソースライン１２０は、半導体基板１４０にＮ型の物質、またはメタルで形成されることができる。説明の便宜上、図３には、ストリング選択ラインと接地選択ラインが示していない。本発明に係る不揮発性メモリ装置の３次元垂直チャンネル構造は、図３に示したことに限らない。ワードラインの形態、ビットラインの形態、ソースラインの形態、アクティブ領域の形態が多様に実現されることができる。
【００３２】
図４は、ＹＺ平面で見られた図３のメモリブロックの一部を概略的に示す図であり、図５は、ＸＹ平面で見られた図３のメモリブロックの一部を概略的に示す図である。
【００３３】
まず、図４を参照すると、ＹＺ平面には、複数のストリングが配列されることができる。図４には、ただ１つのＹＺ平面を示している。しかし、図４に示したものと同一の平面がＸ軸方向に配列されることができる。ＹＺ平面に配列されたストリングは、対応するビットラインＢＬ０〜ＢＬｉ−１に各々連結されることができる。各ストリングは、ストリング選択トランジスタＳＳＴ０、接地選択トランジスタＧＳＴ０、及び選択トランジスタＳＳＴ０、ＧＳＴ０の間に連結されたメモリセルＭＣで構成されることができる。図４には、選択トランジスタＳＳＴ０、ＧＳＴ０の間に３つのメモリセルＭＣが直列連結された場合を示している。しかし、選択トランジスタＳＳＴ０、ＧＳＴ０の間に直列に配列されたメモリセルＭＣの数は、ここに開示されたものに限らない。例えば、選択トランジスタＳＳＴ０、ＧＳＴ０の間に４またはそれより多いメモリセルＭＣが配列されることができる。
【００３４】
各ストリングに属したメモリセルＭＣは、互いに異なる層に各々位置することができる。例えば、接地選択トランジスタＧＳＴ０にすぐ隣接したメモリセルＭＣは、第１層（例えば、ＸＺ平面に対応する）に形成され、ストリング選択トランジスタＳＳＴ０にすぐ隣接したメモリセルＭＣは、第３層（例えば、ＸＺ平面に対応する）に形成され、残りのメモリセルＭＣは、第２層（例えば、ＸＺ平面に対応する）に形成されることができる。ストリング選択トランジスタＳＳＴ０は、対応するビットラインＢＬ０〜ＢＬｉ−１に各々連結されている。同一のＹＺ平面に位置したストリング選択トランジスタＳＳＴ０は、同時にターンオンされるように構成されることができる。例えば、同一のＹＺ平面に位置したストリング選択トランジスタＳＳＴ０は、１つのストリング選択ライン（図示しない）によって同時にターンオンされるように構成されることができる。同様に、同一のＹＺ平面に位置した接地選択トランジスタＧＳＴ０は、同時にターンオンされるように構成されることができる。例えば、同一のＹＺ平面に位置した接地選択トランジスタＧＳＴ０は、１つの接地選択ライン（図示しない）によって同時にターンオンされるように構成されることができる。図示しないが、接地選択トランジスタＧＳＴ０は、１つのソースライン（または、対応するソースライン）を通じて基板に連結されることができる。
【００３５】
ＸＹ平面に配列されたメモリセルの配置を示す図５を参照すると、ストリングに各々属したストリング選択トランジスタＳＳＴ０〜ＳＳＴｍ−１は、独立的にターンオンされることができる。例えば、ストリングに各々属したストリング選択トランジスタＳＳＴ０〜ＳＳＴｍ−１は、対応するストリング選択ライン（図示しない）によって独立的にターンオンされることができる。同様に、ストリングに各々属した接地選択トランジスタＧＳＴ０〜ＧＳＴｍ−１は、独立的にターンオンされることができる。例えば、ストリングに各々属した接地選択トランジスタＧＳＴ０〜ＧＳＴｍ−１は、対応する接地選択ライン（図示しない）によって独立的にターンオンされることができる。ストリング選択トランジスタＳＳＴ０〜ＳＳＴｍ-１は、１つのビットラインＢＬｘに共通に連結される。これは読み出し／プログラム動作時に、ビットラインＢＬｘがストリング選択トランジスタＳＳＴ０〜ＳＳＴｍ−１のうちのいずれか１つを通じてストリングに連結されることを意味する。
【００３６】
例示的な実施形態において、ＸＹ平面には、複数のストリングが配列されることができる。図５にはただ１つのＸＹ平面を示している。しかし、図５に示したものと同一の平面がＺ軸方向に配列されることができる。
【００３７】
例示的な実施形態において、層数（または、各ストリングに属したメモリセルの数）、１つのビットラインに共通に連結されたストリング選択トランジスタの数（または、ＸＹ平面に配列されたストリングの数）、及びビットラインの数を多様に変更することができる。各層に属したメモリセルは、同一のワードラインに連結されることができる。または、各層に属したメモリセルは２つまたはそれより多いワードラインに連結されるように構成されることができる。たとえ各層に属したメモリセルは２つまたはそれより多いワードラインに連結されるように構成されても、各層のワードラインは同時に、または個別的に選択されることができる。図４及び図５にはアクティブ領域が円筒状を有するように構成されると示している。しかし、アクティブ領域は円筒状に限らない。
【００３８】
例示的な実施形態において、３次元垂直チャンネル構造を有する不揮発性メモリ装置は、ワードライン及びビットラインの選択と共にストリング選択ラインの選択を通じてメモリセルをアクセスするように構成されることができる。すなわち、既存の平面構造を有する不揮発性メモリ装置と比較する時、３次元垂直チャンネル構造を有する不揮発性メモリ装置はメモリセルをアクセスするためにワードライン、ビットライン及びストリング選択ラインの選択及び駆動を必要とする。または、接地選択ラインがストリング選択ラインのように区別される場合、３次元垂直チャンネル構造を有する不揮発性メモリ装置は、メモリセルをアクセスするためにワードライン、ビットライン、ストリング選択ライン、及び接地選択ラインの選択及び駆動を必要とする。または、ソースラインがストリング選択ラインのように区別される場合、３次元垂直チャンネル構造を有する不揮発性メモリ装置は、メモリセルをアクセスするためにワードライン、ビットライン、ストリング選択ライン、及びソースラインの選択及び駆動を必要とする。または、３次元垂直チャンネル構造を有する不揮発性メモリ装置に先行して言及した場合の組み合わせが適用される場合、不揮発性メモリ装置はメモリセルをアクセスするためにワードライン、ビットライン、ストリング選択ライン、接地選択ライン、及びソースラインの選択及び駆動を必要とする。
【００３９】
上述の３次元垂直チャンネル構造を有する不揮発性メモリ装置がマルチビットデータを貯蔵すると仮定すれば、２次元アレイ構造と異なり、３次元垂直チャンネル構造を有する不揮発性メモリ装置において、プログラム動作が実行される時、水平方向（例えば、Ｘ軸方向とＺ軸方向）の干渉と共に垂直方向（例えば、Ｙ軸方向）の干渉も追加で考慮されなければならない。垂直方向の干渉は、層間の間隔が狭いほど増加する。また、プログラム動作時、同一層に配列されたメモリセルの間で発生する干渉も考慮されなければならない。本発明に係る不揮発性メモリ装置のプログラムスキームは、以下参照図面に基づいて詳細に説明する。
【００４０】
図６は、本発明の一実施形態に係る不揮発性メモリ装置のプログラム方法を説明するための図である。本発明の一実施形態に係る不揮発性メモリ装置のプログラム方法は、以下参照図面に基づいて詳細に説明する。説明の便宜上、各メモリセルが２ビットデータすなわち、ＬＳＢデータとＭＳＢデータとを貯蔵すると仮定する。しかし、本発明のプログラム方法は、３、またはそれより多いデータビットを貯蔵するメモリセルにも適用されることができる。
【００４１】
本発明の一実施形態によると、ＹＺ平面単位でメモリセルＭＣがプログラムされることができる。すなわち、１つのストリング選択ラインＳＳＬ（図示しない）によって共通に制御されるストリング選択トランジスタ（例えば、ＳＳＴ０）を含むストリングのメモリセルがプログラムされることができる。本発明の場合、メモリセルは、シャドープログラム方式を通じてマルチビットデータすなわち、２ビットデータ（ＬＳＢ及びＭＳＢデータビット）を貯蔵するようにプログラムされることができる。さらに具体的に説明すれば、次の通りである。
【００４２】
図６において、各メモリセルに表記された番号は、プログラム手順を示す。同一の番号を有するメモリセルは、同時にプログラムされることができる。すなわち、図６の場合、Ｚ軸方向に配列された各層のメモリセルは、同時にプログラムされることができる。
【００４３】
先ず、ＹＺ平面の第１層のメモリセルは、ＬＳＢデータを貯蔵するようにプログラムされる。次に、ＹＺ平面の第２層のメモリセルは、ＬＳＢデータを貯蔵するようにプログラムされる。第２層のメモリセルがＬＳＢデータにプログラムされた後、ＹＺ平面の第１層のメモリセルは、ＭＳＢデータを貯蔵するようにプログラムされる。ＹＺ平面の第３層のメモリセルは、ＬＳＢデータを貯蔵するようにプログラムされる。第３層のメモリセルがＬＳＢデータにプログラムされた後、ＹＺ平面の第２層のメモリセルは、ＭＳＢデータを貯蔵するようにプログラムされる。最後に、ＹＺ平面の第３層のメモリセルは、ＭＳＢデータを貯蔵するようにプログラムされることができる。このようなプログラム手順によってメモリセルをプログラムする方式を“シャドープログラム方式”という。
【００４４】
ＹＺ平面のメモリセルが上述のようにプログラムされる間、他のＹＺ平面のメモリセルは、プログラム禁止されることができる。すなわち、図６に示すように、他のＹＺ平面のメモリセルは、プログラムされない。図６で説明したプログラム方法は、垂直方向の干渉が大きく、水平方向の干渉が小さい場合に適する。しかし、図６で説明したプログラム方法はそのような条件に限らない。
【００４５】
上述のプログラム動作は、ビットラインＢＬ０〜ＢＬｉ−１が全部選択されるという仮定下で説明された。しかし、ビットラインＢＬ０〜ＢＬｉ−１のうちの一部（例えば、奇数番目／偶数番目のビットライン）が選択された状態でプログラム動作を実行し、ビットラインＢＬ０〜ＢＬｉ−１のうちの残り（例えば、偶数番目／奇数番目ビットライン）が選択された状態でプログラム動作を実行することができる。すなわち、図７に示すように、奇数番目のビットラインＢＬ０、ＢＬ２、・・・、ＢＬｉ−２に対応するメモリセル（番号に“'”が表記されないメモリセル）に対するプログラム動作が実行され、次に、偶数番目のビットラインＢＬ１、ＢＬ３、・・・、ＢＬｉ−１に対応するメモリセル（番号に“'”が表記されたメモリセル）に対するプログラム動作が実行されることができる。すなわち、ＹＺ平面において、各層のメモリセルは、少なくとも２つのグループに分けられることができる。この時、一グループのメモリセルが先ずプログラムされ、次に、他のグループのメモリセルがプログラムされることができる。いずれか１つのグループのメモリセルがプログラムされる間、他のグループのメモリセルは、プログラム禁止されることができる。このようなプログラム方法は、ＹＺ平面の隣接したストリングの間で発生する干渉が大きい場合に適用されることができる。
【００４６】
図８は、本発明の他の実施形態に係る不揮発性メモリ装置のプログラム方法を説明するための図である。本発明に係る不揮発性メモリ装置のプログラム方法は、以下参照図面に基づいて詳細に説明する。
【００４７】
先ず、ストリング選択トランジスタＳＳＴ０に各々対応するＹＺ平面の第１層のメモリセルがＬＳＢデータを貯蔵するようにプログラムされることができる。次に、ストリング選択トランジスタＳＳＴ０に各々対応するＹＺ平面の第２層のメモリセルがプログラムされるのではなく、ストリング選択トランジスタＳＳＴ１に各々対応するＹＺ平面の第１層のメモリセルがＬＳＢデータを貯蔵するようにプログラムされることができる。すなわち、Ｘ軸方向に配列された各ＹＺ平面の第１層の残りのメモリセルが順にプログラムされることができる。すなわち、ストリング選択トランジスタ（例えば、ＳＳＴ１）に共通に連結されたストリング選択ラインに対応するＹＺ平面の任意の層のメモリセルがプログラムされる場合、ＹＺ平面の他層のメモリセルがプログラムされる前にＹＺ平面の残りのメモリセルがプログラムされることができる。
【００４８】
ストリング選択トランジスタＳＳＴ０〜ＳＳＴ３に各々対応するＸＺ平面の第１層のメモリセルが全部プログラムされた後、ストリング選択トランジスタＳＳＴ０に各々対応するＹＺ平面の第２層のメモリセルは、ＬＳＢデータを貯蔵するようにプログラムされる。次に、ストリング選択トランジスタＳＳＴ１に各々対応するＹＺ平面の第２層のメモリセルがＬＳＢデータにプログラムされることができる。Ｘ軸方向に配列された各ＹＺ平面の第２層の残りのメモリセルも順にプログラムされることができる。ＹＺ平面の第２層のメモリセルが全部プログラムされた後、ＹＺ平面の第１層のメモリセルは、ＭＳＢデータを貯蔵するようにプログラムされる。上述のように、Ｘ軸方向に配列された第１層の残りのメモリセルも順にプログラムされることができる。
【００４９】
次に、ストリング選択トランジスタＳＳＴ０に各々対応するＹＺ平面の第３層のメモリセルは、ＬＳＢデータを貯蔵するようにプログラムされる。上述のように、Ｘ軸方向に配列された第３層の残りのメモリセルも順にプログラムされることができる。第３層のメモリセルがプログラムされた後、ストリング選択トランジスタＳＳＴ０に各々対応するＹＺ平面の第２層のメモリセルは、ＭＳＢデータを貯蔵するようにプログラムされる。Ｘ軸方向に配列された第２層の残りのメモリセルも上述のような方式によって順にプログラムされることができる。最後に、ストリング選択トランジスタＳＳＴ０に各々対応するＹＺ平面の第３層のメモリセルは、ＭＳＢデータを貯蔵するようにプログラムされる。Ｘ軸方向に配列された第３層の残りのメモリセルも順にプログラムされることができる。
【００５０】
図８で説明したプログラム方法によると、Ｎ番目の層にあるメモリセルがプログラムされる前に、（Ｎ−１）番目の層にあるメモリセルが全部プログラムされるので、垂直方向の干渉と水平方向の干渉とを全部減らすのに效果的である。
【００５１】
図８を参照して説明したプログラム動作は、ビットラインＢＬ０〜ＢＬｉ−１が全部選択されるという仮定下で説明した。しかし、図示しないが、ビットラインＢＬ０〜ＢＬｉ−１のうちの一部（例えば、奇数番目／偶数番目ビットライン）が選択された状態でプログラム動作を実行し、ビットラインＢＬ０〜ＢＬｉ−１のうちの残り（例えば、偶数番目／奇数番目ビットライン）が選択された状態でプログラム動作を実行することができる。このようなプログラム方法は、ＹＺ平面の隣接したストリングの間で発生する干渉が大きい場合に有用である。しかし、そのようなプログラム方法は、そのような条件に限らない。
【００５２】
図９及び図１０は、本発明のまた他の実施形態に係る不揮発性メモリ装置のプログラム方法を説明するための図である。本発明に係る不揮発性メモリ装置のプログラム方法を以下参照図面に基づいて詳細に説明する。
【００５３】
本発明の不揮発性メモリ装置によると、ＸＹ平面のストリング選択トランジスタは、複数のグループに分けられることができる。例えば、図９を参照すると、隣接したストリング選択トランジスタＳＳＴ０、ＳＳＴ１（またはそれに各々対応するストリング）は、第１グループを構成し、隣接したストリング選択トランジスタＳＳＴ２、ＳＳＴ３（またはそれに各々対応するストリング）は、第２グループを構成することができる。各グループは、他のストリング選択ラインによって各々制御される２つのストリング選択トランジスタを含むことができる。たとえ４つのストリング選択トランジスタが図９に示しているが、Ｘ軸方向にＸＹ平面にさらに多いストリング選択トランジスタが配列されることができる。図９に示した不揮発性メモリ装置のプログラム方法によると、第１グループに属したメモリセルが全部プログラムされた後、第２グループに属したメモリセルがプログラムされることができる。各グループに属したメモリセルのプログラミングは、図８で説明したことと同一の方式で行われるので、それに対する説明は、省略する。
【００５４】
他の実施形態によると、図１０に示すように、各グループは、連続して配列された３つのストリング選択トランジスタを含むことができる。例えば、ストリング選択トランジスタＳＳＴ０、ＳＳＴ１、ＳＳＴ２（またはそれに各々対応するストリング）は、第１グループを構成し、ストリング選択トランジスタＳＳＴ３、ＳＳＴ４、ＳＳＴ５（またはそれに各々対応するストリング）は、第２グループを構成することができる。各グループは、他のストリング選択ラインによって各々制御される３つのストリング選択トランジスタを含むことができる。たとえ６個のストリング選択トランジスタが図１０に示しているが、Ｘ軸方向にＸＹ平面にさらに多いストリング選択トランジスタが配列されることができる。図１０に示した不揮発性メモリ装置のプログラム方法によると、第１グループに属したメモリセルが全部プログラムされた後、第２グループに属したメモリセルがプログラムされることができる。各グループに属したメモリセルのプログラミングは、図８で説明したことと同一の方式で行われるので、それに対する説明は、省略する。
【００５５】
図９及び図１０を参照して説明したプログラム動作は、ビットラインＢＬ０〜ＢＬｉ−１が全部選択されるという仮定下で説明した。しかし、図示しないが、ビットラインＢＬ０〜ＢＬｉ−１のうちの一部（例えば、奇数番目／偶数番目ビットライン）が選択された状態でプログラム動作を実行し、ビットラインＢＬ０〜ＢＬｉ−１のうちの残り（例えば、偶数番目／奇数番目ビットライン）が選択された状態でプログラム動作を実行することができる。
【００５６】
図１１及び図１２は、本発明のまた他の実施形態に係る不揮発性メモリ装置のプログラム方法を説明するための図である。本発明に係る不揮発性メモリ装置のプログラム方法は、以下参照図面に基づいて詳細に説明する。
【００５７】
本発明の不揮発性メモリ装置によると、ＸＹ平面のストリング選択トランジスタは、複数のグループに分けられることができる。例えば、図１１を参照すると、隣接したストリング選択トランジスタＳＳＴ０、ＳＳＴ１（またはそれに各々対応する第１及び第２ストリング（または、第１及び第２ストリング列））は、第１グループを構成し、隣接したストリング選択トランジスタＳＳＴ２、ＳＳＴ３（またはそれに各々対応する第１及び第２ストリング（または、第１及び第２ストリング列））は、第２グループを構成することができる。各グループは、他のストリング選択ラインによって各々制御される２つのストリング選択トランジスタを含むことができる。たとえ４個のストリング選択トランジスタが図１１に示しているが、Ｘ軸方向にＸＹ平面にさらに多いストリング選択トランジスタが配列されることができる。
【００５８】
図１１に示した不揮発性メモリ装置のプログラム方法によると、各グループの第１及び第２ストリング列のうち第１ストリング列が順にプログラムされ、第２ストリング列が順にプログラムされることができる。グループに属した第１及び第２ストリング列のプログラミングは、グループに属した第１及び第２ストリング列のプログラム手順が変化された点を除けば、図８に示したことと実質的に同一に行われるので、それに対する説明は、省略する。
【００５９】
他の実施形態によると、図１２に示すように、各グループは、連続して配列された３つのストリング選択トランジスタを含むことができる。例えば、ストリング選択トランジスタＳＳＴ０、ＳＳＴ１、ＳＳＴ２（またはそれに各々対応する第１乃至第３ストリング（または、第１乃至第３ストリング列））は、第１グループを構成し、ストリング選択トランジスタＳＳＴ３、ＳＳＴ４、ＳＳＴ５（またはそれに各々対応する第１乃至第３ストリング（または、第１乃至第３ストリング列））は、第２グループを構成することができる。各グループは、他のストリング選択ラインによって各々制御される３つのストリング選択トランジスタを含むことができる。たとえ６個のストリング選択トランジスタが図１２に示しているが、Ｘ軸方向にＸＹ平面にさらに多いストリング選択トランジスタが配列されることができる。
【００６０】
各グループの第１乃至第３ストリング列のうち第１ストリング列が順にプログラムされ、第２ストリング列が順にプログラムされ、第３ストリング列が順にプログラムされることができる。グループに属した第１乃至第３ストリング列のプログラミングは、グループに属した第１乃至第３ストリング列のプログラム手順が変化された点を除けば、図８に示したことと実質的に同一に行われるので、それに対する説明は、省略する。
【００６１】
図１１及び図１２を参照して説明したプログラム動作は、ビットラインＢＬ０〜ＢＬｉ−１が全部選択されるという仮定下で説明した。しかし、図示しないが、ビットラインＢＬ０〜ＢＬｉ−１のうちの一部（例えば、奇数番目／偶数番目ビットライン）が選択された状態でプログラム動作を実行し、ビットラインＢＬ０〜ＢＬｉ−１のうちの残り（例えば、偶数番目／奇数番目ビットライン）が選択された状態でプログラム動作を実行することができる。
【００６２】
図１３及び図１４は、本発明のまた他の実施形態に係る不揮発性メモリ装置のプログラム方法を示す図である。本発明に係る不揮発性メモリ装置のプログラム方法は、以下参照図面に基づいて詳細に説明する。
【００６３】
本発明の他の実施形態によると、ＸＺ平面単位でメモリセルＭＣがプログラムされることができる。本発明の場合、各ＸＺ平面のメモリセルは、シャドープログラム方式を通じてマルチビットデータすなわち、２ビットデータ（ＬＳＢ及びＭＳＢデータ）を貯蔵するようにプログラムされることができる。さらに具体的に説明すれば、次の通りである。
【００６４】
先ず、ＸＺ平面の第１層のメモリセルに対するプログラム手順が説明される。ストリング選択トランジスタＳＳＴ０に対応するメモリセルにＬＳＢデータがプログラムされ、ストリング選択トランジスタＳＳＴ１に対応するメモリセルにＬＳＢデータがプログラムされる。ストリング選択トランジスタＳＳＴ０に対応するメモリセルにＭＳＢデータがプログラムされ、ストリング選択トランジスタＳＳＴ２に対応するメモリセルにＬＳＢデータがプログラムされる。ストリング選択トランジスタＳＳＴ１に対応するメモリセルにＭＳＢデータがプログラムされ、ストリング選択トランジスタＳＳＴ３に対応するメモリセルにＬＳＢデータがプログラムされる。ストリング選択トランジスタＳＳＴ２に対応するメモリセルにＭＳＢデータがプログラムされ、ストリング選択トランジスタＳＳＴ３に対応するメモリセルにＭＳＢデータがプログラムされることができる。
【００６５】
先ず、ＸＺ平面の第１層のメモリセルが上述の方式によってプログラムされれば、ＸＺ平面の第２層のメモリセルが上述のような方式によってプログラムされることができる。同様に、ＸＺ平面の第２層のメモリセルがプログラムされれば、ＸＺ平面の第３層のメモリセルが上述のような方式によってプログラムされることができる。
【００６６】
図示しないが、ストリング選択ライン（例えば、ＳＳＬ０）に対応するＸＺ平面のメモリセルがプログラムされる場合、ストリング選択ライン（例えば、ＳＳＬ０）に対応するＹＺ平面の残りのメモリセルもプログラムされることができる。
【００６７】
上述のプログラム動作は、ビットラインＢＬ０〜ＢＬｉ−１が全部選択されるという仮定下で説明した。しかし、ビットラインＢＬ０〜ＢＬｉ−１のうちの一部（例えば、奇数番目／偶数番目ビットライン）が選択された状態でプログラム動作を実行し、ビットラインＢＬ０〜ＢＬｉ−１のうちの残り（例えば、偶数番目／奇数番目ビットライン）が選択された状態でプログラム動作を実行することができる。すなわち、図１４に示すように、奇数番目のビットラインＢＬ０、ＢＬ２、・・・、ＢＬｉ−２に対応するメモリセル（番号に“'”が表記されないメモリセル）に対するプログラム動作が実行され、次に、偶数番目のビットラインＢＬ１、ＢＬ３、・・・、ＢＬｉ−１に対応するメモリセル（番号に“'”が表記されたメモリセル）に対するプログラム動作が実行されることができる。すなわち、各層のメモリセルは、２つのグループに分けられることができる。この時、一グループのメモリセルが先ずプログラムされ、次に、他のグループのメモリセルがプログラムされることができる。いずれか１つのグループのメモリセルがプログラムされる間、他のグループのメモリセルは、プログラム禁止されることができる。図１４に示したプログラム方法は、このような点を除けば、図１３に示したことと実質的に同一であるので、それに対する説明は、省略する。
【００６８】
たとえ図示しないが、図６及び図１３で説明したプログラムスキームが不揮発性メモリ装置に同時に適用されることができる。
【００６９】
図１５は、本発明のまた他の実施形態に係る不揮発性メモリ装置のアレイ構造を示す図である。
【００７０】
３次元垂直チャンネル構造を有するメモリブロック（または、メモリセルアレイ）は、複数個のサブブロックに分けられることができる。例えば、図１５に示すように、メモリブロックＭＢは、ワードライン（または、層）を基準として第１及び第２サブブロック１００Ｂ、１００Ｔに分けられることができる。第１サブブロック１００Ｂに属するワードラインの数（または、層数）は、第２サブブロック１００Ｔに属するワードラインの数（または、層数）と同一であるか、または違うことができる。第１サブブロック１００Ｂのメモリセルは、図６乃至図１４で説明したプログラム方法のうちのいずれか１つを利用してプログラムされることができる。同様に、第２サブブロック１００Ｔのメモリセルは、図６乃至図１４で説明したプログラム方法のうちのいずれか１つを利用してプログラムされることができる。
【００７１】
例示的な実施形態において、第１サブブロック１００Ｂは、第２サブブロック１００Ｔと同一のプログラム方法、またはそれと違う方法によってプログラムされることができる。
【００７２】
図１６は、本発明のまた他の実施形態に係る不揮発性メモリ装置のプログラム方法を示す図である。
【００７３】
３次元垂直チャンネル構造を有するメモリブロック（または、メモリセルアレイ）は、複数個のサブブロックに分けられることができる。例えば、図１６に示すように、メモリブロックＭＢは、ストリング選択ラインを基準として第１及び第２サブブロック１００Ｌ、１００Ｒに分けられることができる。第１サブブロック１００Ｌに属するストリング選択ラインの数は、第２サブブロック１００Ｒに属するストリング選択ラインの数と同一であるか、または違うことができる。第１サブブロック１００Ｌのメモリセルは、図６乃至図１４で説明したプログラム方法のうちのいずれか１つを利用してプログラムされることができる。同様に、第２サブブロック１００Ｒのメモリセルは、図６乃至図１４で説明したプログラム方法のうちのいずれか１つを利用してプログラムされることができる。１つのビットラインに共通に連結されるストリングの数が増加する場合、図１６で説明したプログラム方法は、プログラム速度の低下を防止するのに效果的である。すなわち、ＬＳＢデータをプログラムするのにかかる時間は、ＭＳＢデータをプログラムするのにかかる時間より短い。したがって、１つのビットラインに共通に連結されるストリングの数が増加するほど、プログラム時間が不均一になることができる。しかし、図１６に示したアレイ構造を利用することによって、ＭＳＢデータが連続してプログラムされる回数を減らすことができ、その結果、不揮発性メモリ装置のプログラム時間を均一に維持することができる。
【００７４】
例示的な実施形態において、第１サブブロック１００Ｌは、第２サブブロック１００Ｒと同一のプログラム方法、またはそれと違う方法によってプログラムされることができる。
【００７５】
図１７は、本発明のまた他の実施形態に係る不揮発性メモリ装置のプログラム方法を示す図である。
【００７６】
３次元垂直チャンネル構造を有するメモリブロック（または、メモリセルアレイ）は、複数個のサブブロックに分けられることができる。例えば、図１７に示すように、メモリブロックＭＢは、ＸＹ平面を基準として第１乃至第４サブブロック１００Ｑ１、１００Ｑ２、１００Ｑ３、１００Ｑ４に分けられることができる。すなわち、メモリブロックＭＢは、第１乃至第４四分面に各々対応する第１乃至第４サブブロック１００Ｑ１、１００Ｑ２、１００Ｑ３、１００Ｑ４に分けられることができる。第１乃至第４サブブロック１００Ｑ１、１００Ｑ２、１００Ｑ３、１００Ｑ４の各々のメモリセルは、図６乃至図１４で説明したプログラム方法のうちのいずれか１つを利用してプログラムされることができる。
【００７７】
例示的な実施形態において、第１乃至第４サブブロック１００Ｑ１、１００Ｑ２、１００Ｑ３、１００Ｑ４は、互いに同一のプログラム方法、または互いに違う方法によってプログラムされることができる。
【００７８】
図１８は、本発明に係る不揮発性メモリ装置のストリングのうちのいずれか１つを概略的に示す回路図である。
【００７９】
図１８を参照すると、ストリングは、ビットラインＢＬとソースラインＳＬとの間に連結され、ストリング選択トランジスタＳＳＴ、接地選択トランジスタＧＳＴ、及び選択トランジスタＳＳＴ、ＧＳＴの間に直列連結されたメモリセルＭＣを含むことができる。上述のように、ストリングは、一般的な水平構造（または、２次元構造）ではなく、垂直チャンネル構造（または、３次元垂直チャンネル構造）を有するように形成されることができる。ストリング選択トランジスタＳＳＴは、ストリング選択ラインＳＳＬに連結され、接地選択トランジスタＧＳＴは、接地選択ラインＧＳＬに連結され、メモリセルＭＣは、対応するワードラインＷＬ０〜ＷＬｊ−１に各々連結される。
【００８０】
周知のように、プログラム動作は、複数のプログラムループを含み、各プログラムループは、ビットラインプリチャージ区間、プログラム区間、及び検証区間で構成されることができる。プログラムループは、選択されたメモリセルが全部プログラムパスされるまで決められた回数内で繰り返されることができる。プログラム電圧は、プログラムループの繰り返し時、決められた増加分だけ増加することができる。ワードラインＷＬ１に連結されたメモリセルが選択されると仮定すれば、選択されたメモリセルはプログラムされるメモリセル（例えば、ＷＬ１に連結されたメモリセル）とプログラム禁止されたメモリセル（例えば、残りのワードラインＷＬ０、ＷＬ２〜ＷＬｊ−１に各々連結されたメモリセル）とを含むことができる。
【００８１】
先ず、メモリセルアレイ１００に貯蔵されるデータは、外部から読み出し及び書き込みブロック４００にロードされることができる。次に、ビットラインプリチャージ区間の間、選択ラインＳＳＬ、ＧＳＬが電源電圧ＶＣＣに駆動された状態で、ビットラインＢＬは、ロードされたデータによって電源電圧、または接地電圧に駆動されることができる。例えば、ビットラインＢＬは、選択されたメモリセルがプログラム禁止されたメモリセルの場合、電源電圧ＶＣＣに、そして選択されたメモリセルがプログラムされるメモリセルの場合、接地電圧０Ｖに各々駆動されることができる。
【００８２】
先ず、ストリングのチャンネルがプリチャージされれば、プログラム禁止されたメモリセルを含むストリングのチャンネルは、フローティングされることができる。すなわち、電源電圧に駆動されるストリングのチャンネルは、プリチャージ電圧（例えば、ＶＣＣ−Ｖｔｈ）にプリチャージされ、次に、選択ラインＳＳＬ、ＧＳＬが各々電源電圧ＶＣＣに駆動されるので、ストリングのチャンネルは、フローティングされることができる。プログラム区間の間、非選択されたメモリセルに連結されたワードラインＷＬ０、ＷＬ２〜ＷＬｊ−１には、パス電圧Ｖｐａｓｓが各々供給され、選択されたメモリセルに連結されたワードラインＷＬ１には、プログラム電圧Ｖｐｇｍが供給されることができる。このようなバイアス条件によると、選択されたワードラインＷＬ２に連結されたメモリセルは、チャンネル電位（セルフブースティングを通じて決められる）によってプログラムされるか、またはプログラム禁止されることができる。以後、選択されたメモリセルが要求されるスレッショルド電圧を有するようにプログラムされたか否かを判別するための検証動作が実行されることができる。
【００８３】
図１９は、本発明に係る不揮発性メモリ装置を含むコンピューティングシステムを概略的に示すブロック図である。
【００８４】
フラッシュメモリ装置は、電力が遮断されても貯蔵されたデータを維持することができる不揮発性メモリ装置である。セルラーフォン、ＰＤＡデジタルカメラ、ポータブルゲームコンソール、及びＭＰ３Ｐのようなモバイル装置の使用増加によって、フラッシュメモリ装置は、データストレージだけではなく、コードストレージとしてより広く使われる。フラッシュメモリ装置は、また、ＨＤＴＶ、ＤＶＤ、ラウタ、及びＧＰＳのようなホームアプリケーションに使われることができる。
【００８５】
本発明に係るコンピューティングシステム２０００は、バス２００１に電気的に連結されたマイクロプロセッサ２１００と、ユーザインターフェース２２００と、ベースバンドチップセット（ｂａｓｅｂａｎｄ  ｃｈｉｐｓｅｔ）のようなモデム２３００と、メモリ制御器２４００と、不揮発性メモリ装置２５００とを含む。不揮発性メモリ装置２５００は、図１に示したものと実質的に同一に構成され、図６乃至図１７で説明したプログラム方法のうちのいずれか１つを利用してプログラム動作を実行することができる。不揮発性メモリ装置２５００には、マイクロプロセッサ２１００によって処理された／処理されるＮビットデータ（Ｎは１、またはそれより大きい定数）がメモリ制御器２４００を通じて貯蔵されることができる。
【００８６】
本発明に係るコンピューティングシステムがモバイル装置の場合、コンピューティングシステムの動作電圧を供給するためのバッテリ２６００が追加的に提供されることができる。たとえ図示しないが、本発明に係るコンピューティングシステムには、応用チップセット（ａｐｐｌｉｃａｔｉｏｎ  ｃｈｉｐｓｅｔ）、カメライメージプロセッサ（Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｏｒ:ＣＩＳ）、モバイルＤＲＡＭなどがさらに提供されることができることは、この分野の通常的な知識を習得した者等に自明である。メモリ制御器２４００と不揮発性メモリ装置２５００は、例えば、データを貯蔵するのに不揮発性メモリを使うＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ／Ｄｉｓｋ）を構成することができる。または、メモリ制御器２４００と不揮発性メモリ装置２５００は、データを貯蔵するのに不揮発性メモリを使用するメモリカードを構成することができる。
【００８７】
図２０は、本発明の他の例示的な実施形態に係るメモリシステムを示すブロック図である。
【００８８】
図２０に示したメモリシステムは、メモリ３５１０とメモリ制御器３５２０がカード３５３０を構成するように実現される。例えば、カード３５３０は、フラッシュメモリカードのようなメモリカードであり得る。すなわち、カード３５３０は、デジタル・カメラ、個人用コンピュータなどのような電子装置を使うための産業標準を満足するカードであり得る。メモリ制御器３５２０は、カード３５３０によってまた違う（例えば、外部）装置から受信された制御信号に基づいてメモリ３５１０を制御することができる。メモリ３５１０は、図１に示した不揮発性メモリ装置によって実現されることができる。
【００８９】
図２１は、本発明の他の例示的な実施形態に係るメモリシステムを示すブロック図である。
【００９０】
図２１に示したシステムは、携帯用装置４０００を示す。携帯用装置４０００は、ＭＰ３プレーヤ、ビデオプレーヤ、コンビネーションビデオ及びオーディオプレーヤなどであり得る。図示したように、携帯用装置４０００は、メモリ３５１０及びメモリ制御器３５２０を含む。また携帯用装置４０００は、エンコーダ及びデコーダ４６１０と、プレゼンテーション構成要素４６２０と、インターフェース４６３０とを含むことができる。
【００９１】
エンコーダ及びデコーダＥＤＣ４６１０によって処理されたデータ（ビデオ、オーディオなど）は、メモリ制御器３５２０を通じてメモリ３５１０に入力され、メモリ３５１０から出力されることができる。図２１の点線によって示したように、データは、ＥＤＣ４６１０からメモリ３５１０に直接入力され、そして／またはメモリ３５１０からＥＤＣ４６１０に直接出力されることができる。
【００９２】
ＥＤＣ４６１０は、メモリ３５１０に貯蔵するためにデータをエンコーディングすることができる。例えば、ＥＤＣ４６１０は、メモリ３５１０に貯蔵するためにオーディオデータについてＭＰ３エンコーディングを実行することができる。他の方法で、ＥＤＣ４６１０は、メモリ３５１０に貯蔵するためにビデオデータについてＭＰＥＧエンコーディング（例えば、ＭＰＥＧ２、ＭＰＥＧ４など）を実行することができる。また、ＥＤＣ４６１０は、他のデータフォーマットによって他のタイプのデータをエンコーディングするための複数のエンコーダを含むことができる。例えば、ＥＤＣ４６１０は、オーディオデータのためのＭＰ３エンコーダ及びビデオデータのためのＭＰＥＧエンコーダを含むことができる。
【００９３】
ＥＤＣ４６１０は、メモリ３５１０からの出力をデコーディングすることができる。例えば、ＥＤＣ４６１０は、メモリ３５１０から出力されたオーディオデータについてＭＰ３デコーディングを実行することができる。他の方法で、ＥＤＣ４６１０は、メモリ３５１０から出力されたビデオデータについてＭＰＥＧデコーディング（例えば、ＭＰＥＧ２、ＭＰＥＧ４など）を実行することができる。また、ＥＤＣ４６１０は、他のデータフォーマットによって他のタイプのデータをデコーディングするための複数のデコーダを含むことができる。例えば、ＥＤＣ４６１０は、オーディオデータのためのＭＰ３デコーダ及びビデオデータのためのＭＰＥＧデコーダを含むことができる。
【００９４】
ＥＤＣ４６１０は、デコーダのみを含むことができる。例えば、予めエンコーディングされたデータは、ＥＤＣ４６１０によって受信されることができ、メモリ制御器３５２０及び／またはメモリ３５１０にパスされることができる。
【００９５】
ＥＤＣ４６１０は、インターフェース４６３０を通じてエンコーディングのためのデータを受信するか、予めエンコーディングされたデータを受信することができる。インターフェース４６３０は、周知の標準（例えば、ファームウエア、ＵＳＢなど）によることができる。インターフェース４６３０は、また１つ以上のインターフェースを含むことができる。例えば、インターフェース４６３０は、ファームウエアインターフェース、ＵＳＢインターフェースなどを含むことができる。メモリ３５１０からのデータは、インターフェース４６３０を通じて出力されることもできる。
【００９６】
プレゼンテーション構成要素４６２０は、メモリから出力され、そして／またはＥＤＣ４６１０によってデコーディングされたデータをユーザに表示することができる。例えば、プレゼンテーション構成要素４６２０は、オーディオデータを出力するためのスピーカジャック、ビデオデータを出力するためのディスプレイスクリーンなどを含むことができる。
【００９７】
本発明の範囲、または技術的思想を逸脱せずに本発明の構造が多様に修正または、変更されることができることは、この分野に熟練された者等に自明である。上述の内容を考慮する時、本発明の修正及び変更が下の請求項及び同等物の範疇内に属したら、本発明は、この発明の変更及び修正を含むと見なすことができる。
【符号の説明】
【００９８】
１００     メモリセルアレイ
２００     行デコーダ回路
３００     列デコーダ回路
４００     読み出し及び書き込みブロック
５００     制御ロジック
６００     電圧発生回路
【図１】
0005497550.tif 000002
【図２】
0005497550.tif 000003
【図３】
0005497550.tif 000004
【図４】
0005497550.tif 000005
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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