(57)【特許請求の範囲】
【請求項１】
走査線が第１の方向に延在して第２の方向に第１のピッチで配列し、映像信号線が第２の方向に延在して第１の方向に第２のピッチで延在し、画素がマトリクス状に配列した表示領域と、前記表示領域の外側に長方形のＩＣドライバが配置した液晶表示装置であって、
前記ＩＣドライバは第３のピッチで端子が配列し、前記第３のピッチは前記第１のピッチあるいは前記第２のピッチよりも小さく、
前記映像信号線と前記ＩＣドライバとは引き出し線によって接続し、
前記引き出し線は前記映像信号線と接続する連結部と、前記第２の方向に対して斜め方向に延在する斜め配線部と、前記第２の方向に延在し、前記ＩＣドライバと接続する前記第３のピッチを有する直線配線部を有し、
前記直線配線部において、前記引き出し線は橋絡ＩＴＯによって橋絡され、
前記長方形のＩＣドライバの長軸方向の中心の端子と接続する前記引き出し線における橋絡ＩＴＯの長さは、前記長方形のＩＣドライバの長軸方向の外側の端子と接続する前記引き出し線における前記橋絡ＩＴＯの長さよりも長く、
前記長方形のＩＣドライバの長軸方向の最外側の端子と接続する前記引き出し線においては、前記橋絡ＩＴＯは存在せず、
前記橋絡ＩＴＯは、前記引き出し線とのコンタクト部を除いては前記ＩＴＯは前記引き出し線とは重複していないことを特徴とする液晶表示装置。
【請求項２】
前記画素はＴＦＴと、画素電極の上に層間絶縁膜を介してスリットを有するコモン電極が形成された透過部を有し、前記ＴＦＴのソース電極と前記映像信号線は同時に形成され、前記ソース電極と前記画素電極はゲート絶縁膜の上に形成され、前記橋絡ＩＴＯは前記画素電極と同時に形成されることを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記画素電極は前記ソース電極よりも先に形成されることを特徴とする請求項２に記載の液晶表示装置。
【請求項４】
前記画素はＴＦＴと、画素電極の上にゲート絶縁膜と層間絶縁膜を介してスリットを有するコモン電極が形成された透過部を有し、前記ＴＦＴのソース電極と前記映像信号線は同時に形成され、前記ソース電極はゲート絶縁膜の上に形成され、前記画素電極は前記ゲート絶縁膜の下に形成され、前記橋絡ＩＴＯは前記画素電極と同時に形成されることを特徴とする請求項１に記載の液晶表示装置。
【請求項５】
前記画素はＴＦＴと、コモン電極の上に層間絶縁膜を介してスリットを有する画素電極が形成された透過部を有し、前記ＴＦＴのソース電極と前記映像信号線は同時に形成され、前記ソース電極はゲート絶縁膜の上に形成され、前記橋絡ＩＴＯは前記コモン電極と同時に形成されることを特徴とする請求項１に記載の液晶表示装置。
【請求項６】
走査線が第１の方向に延在して第２の方向に第１のピッチで配列し、映像信号線が第２の方向に延在して第１の方向に第２のピッチで延在し、画素がマトリクス状に配列した表示領域と、前記表示領域の外側に長方形のＩＣドライバが配置した液晶表示装置であって、
前記ＩＣドライバは第３のピッチで端子が配列し、前記第３のピッチは前記第１のピッチあるいは前記第２のピッチよりも小さく、
前記走査線と前記ＩＣドライバとは引き出し線によって接続し、
前記引き出し線は前記走査線と接続する連結部と、前記第１の方向に対して斜め方向に延在する斜め配線部と、前記第１の方向に延在し、前記ＩＣドライバと接続する前記第３のピッチを有する直線配線部を有し、
前記直線配線部において、前記引き出し線は橋絡ＩＴＯによって橋絡され、
前記長方形のＩＣドライバの長軸方向の中心の端子と接続する前記引き出し線における橋絡ＩＴＯの長さは、前記長方形のＩＣドライバの長軸方向の外側の端子と接続する前記引き出し線における前記橋絡ＩＴＯの長さよりも長く、
前記長方形のＩＣドライバの長軸方向の最外側の端子と接続する前記引き出し線においては、前記橋絡ＩＴＯは存在せず、
前記橋絡ＩＴＯは、前記引き出し線とのコンタクト部を除いては前記ＩＴＯは前記引き出し線とは重複していないことを特徴とする液晶表示装置。
【請求項７】
前記画素はＴＦＴと、画素電極の上に層間絶縁膜を介してスリットを有するコモン電極が形成された透過部を有し、前記ＴＦＴのゲート電極と前記走査線は同時に形成され、前記ＴＦＴのソース電極と前記画素電極はゲート絶縁膜の上に形成され、前記橋絡ＩＴＯは前記画素電極と同時に形成されることを特徴とする請求項６に記載の液晶表示装置。
【請求項８】
前記画素はＴＦＴと、画素電極の上にゲート絶縁膜と層間絶縁膜を介してスリットを有するコモン電極が形成された透過部を有し、前記ＴＦＴのゲート電極と前記走査線は同時に形成され、前記ＴＦＴのソース電極はゲート絶縁膜の上に形成され、前記画素電極は前記ゲート絶縁膜の下に形成され、前記橋絡ＩＴＯは前記画素電極と同時に形成されることを特徴とする請求項６に記載の液晶表示装置。
【請求項９】
前記画素電極は前記ソース電極よりも先に形成されることを特徴とする請求項８に記載の液晶表示装置。
【請求項１０】
前記画素はＴＦＴと、コモン電極の上に層間絶縁膜を介してスリットを有する画素電極が形成された透過部を有し、前記ＴＦＴのソース電極と前記映像信号線は同時に形成され、前記ソース電極はゲート絶縁膜の上に形成され、前記橋絡ＩＴＯは前記コモン電極と同時に形成されることを特徴とする請求項６に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置に係り、特に配線抵抗に起因する輝度むらを対策した液晶表示装置に関する。
【背景技術】
【０００２】
液晶表示装置に使用される液晶表示パネルは、画素電極および薄膜トランジスタ（ＴＦＴ）等を有する画素がマトリクス状に形成されたＴＦＴ基板と、ＴＦＴ基板に対向して、ＴＦＴ基板の画素電極と対応する場所にカラーフィルタ等が形成された対向基板が配置され、ＴＦＴ基板と対向基板の間に液晶が挟持されている。そして液晶分子による光の透過率を画素毎に制御することによって画像を形成している。
【０００３】
液晶表示装置の表示領域では、例えば、走査線が水平方向に延在して垂直方向に所定のピッチで配列しており、映像信号線が垂直方向に延在して所定のピッチで水平方向に配列している。映像信号線あるいは走査線には、ＩＣドライバから映像信号線あるいは走査信号が送られる。ＩＣドライバの端子ピッチは、映像信号線のピッチあるいは走査線のピッチよりも小さいために、映像信号線あるいは走査線からＩＣドライバの端子までの引き出し線の長さは液晶表示パネルの場所によって異なる。
【０００４】
引き出し線の長さが異なると、場所によって、ＩＣドライバの端子から映像信号線あるは走査線までの電気抵抗が異なることになり、その結果、場所によって輝度の差が生ずる。「特許文献１」では、これを対策するために、引き出し線毎に幅が広い領域を設け、幅の広い部分の範囲を調整することによって引き出し線の抵抗を均一にする構成が記載されている。
【０００５】
「特許文献２」では、引き出し線にＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）のような抵抗の高い材料を使用した場合は、特に引出し線抵抗の影響が顕著になるので、ＩＴＯのような抵抗が比較的高い材料に加えて、Ａｌのような抵抗の低い金属を積層して用いる構成が記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平６−６７１９２号公報
【特許文献２】特開平８−１６０４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
液晶表示装置の画面の高精細化が進み、また、ＩＣドライバのコスト低減のためにＩＣドライバの端子ピッチが小さくなっている。したがって引き出し線のピッチも小さくなってくる。そうすると、「特許文献１」に記載されているような、引出し線の１部の幅を大きくするためのスペースを確保することが困難になる。
【０００８】
また、「特許文献２」に記載のように、引き出し線に抵抗の低い金属を積層する構造では、もともと、引き出し線に抵抗の低い金属を使用しているが、さらに、引き出し線の抵抗を均一したい場合には、効果は期待できない。
【０００９】
引出し線３０の抵抗を均一にする他の方法として、抵抗を大きくしたい引き出し線３５に対して、図２８に示すように、引き出し線３５を蛇状に曲げることによって、引き出し線３５の長さを長くして抵抗を調整する構成がとられている。しかし、この方法も、引出し線のピッチが小さくなると、引き出し線を蛇状に曲げるスペースを確保しにくい。
【００１０】
本発明の課題は、引き出し線のピッチが小さくなっても引き出し線の抵抗値を均一に出来る構成を、追加の工程を加えることなく、実現することである。そして、均一な画面輝度を有する液晶表示装置を実現することである。
【課題を解決するための手段】
【００１１】
本発明は上記課題を解決するものであり、主な具体的な手段は次のとおりである。すなわち、走査線が第１の方向に延在して第２の方向に第１のピッチで配列し、映像信号線が第２の方向に延在して第１の方向に第２のピッチで延在し、画素がマトリクス状に配列した表示領域と、前記表示領域の外側に長方形のＩＣドライバが配置した液晶表示装置であって、前記ＩＣドライバは第３のピッチで端子が配列し、前記第３のピッチは前記第１のピッチあるいは前記第２のピッチよりも小さく、前記映像信号線と前記ＩＣドライバとは引き出し線によって接続し、前記引き出し線は前記映像信号線と接続する連結部と、前記第２の方向に対して斜め方向に延在する斜め配線部と、前記第２の方向に延在し、前記ＩＣドライバと接続する前記第３のピッチを有する直線配線部を有し、前記直線配線部において、前記引き出し線は橋絡ＩＴＯによって橋絡され、前記長方形のＩＣドライバの長軸方向の中心の端子と接続する前記引き出し線における橋絡ＩＴＯの長さは、前記長方形のＩＣドライバの長軸方向の外側の端子と接続する前記引き出し線における前記橋絡ＩＴＯの長さよりも長くすることによって、引き出し線の抵抗を均一にする。同様な構成を走査線とＩＣドライバを接続する引き出し線において行うことが出来る。
【００１２】
また、ＩＣドライバに対応する配線端子と引き出し線とを連続させず、引き出し線の端部と配線端子を覆うＩＴＯによって配線端子と前記引き出し線の端部を接続し、ＩＣドライバの中央に対応する配線端子を覆うＩＴＯの長さをＩＣドライバの端部に対応する配線端子を覆うＩＴＯの長さよりも大きくすることによって、引き出し線の抵抗を均一にする。
【００１３】
また、引き出し線のピッチが小さく、引き出し線を２層配線によって形成する場合、映像信号線の層と走査線線の層との接続を橋絡ＩＴＯによって行い、ＩＣドライバの中央部の端子に対応する引き出し線における橋絡ＩＴＯの長さをＩＣドライバの端部の端子に対応する引き出し線における橋絡ＩＴＯの長さよりも長くすることによって引き出し線の抵抗を均一にする。
【発明の効果】
【００１４】
本発明によれば、表示領域とＩＣドライバを結ぶ引き出し線の抵抗を均一にすることが出来るので、表示領域における配線抵抗に起因する輝度むらを低減することが出来る。また、本発明の構成は、従来と同じ製造プロセスによって形成することが出来るので、液晶表示装置の製造コストの上昇は無い。
【図面の簡単な説明】
【００１５】
【図１】液晶表示装置の平面図である。
【図２】液晶表示装置における引き出し線の部分の詳細平面図である。
【図３】ＩＰＳＬＩＴＥ１の画素部の断面図である。
【図４】ＩＰＳＬＩＴＥ２の画素部の断面図である。
【図５】ＩＰＳＬＩＴＥ３の画素部の断面図である。
【図６】ＩＰＳＰＲＯの画素部の断面図である。
【図７】ＩＰＳＬＩＴＥ１、ＩＰＳＬＩＴＥ２、ＩＰＳＬＩＴＥ３において、ゲート層引き出し線を端子部まで延在させた場合の端子部断面図である。
【図８】ＩＰＳＬＩＴＥ１、ＩＰＳＬＩＴＥ２、ＩＰＳＬＩＴＥ３において、ドレイン層引出し線を端子部まで延在させた場合の端子部断面図である。
【図９】ＩＰＳＰＲＯにおいて、ゲート層引き出し線を端子部まで延在させた場合の端子部断面図である。
【図１０】ＩＰＳＰＲＯにおいて、ドレイン層引出し線を端子部まで延在させた場合の端子部断面図である。
【図１１】ＩＰＳＬＩＴＥ１において、ドレイン層引出し線の直線配線部において、引き出し線を橋絡ＩＴＯによって橋絡した断面図である。
【図１２】ＩＰＳＬＩＴＥ２において、ドレイン層引出し線の直線配線部において、引き出し線を橋絡ＩＴＯによって橋絡した断面図である。
【図１３】ＩＰＳＬＩＴＥ３において、ドレイン層引出し線の直線配線において、引き出し線を橋絡ＩＴＯによって橋絡した断面図である。
【図１４】ＩＰＳＰＲＯにおいて、ドレイン層引出し線の直線配線において、引き出し線を橋絡ＩＴＯによって橋絡した断面図である。
【図１５】ＩＰＳＬＩＴＥ１において、走査線引出し線の直線配線部において、引き出し線を橋絡ＩＴＯによって橋絡した断面図である。
【図１６】ＩＰＳＬＩＴＥ２において、走査線引出し線の直線配線部において、引き出し線を橋絡ＩＴＯによって橋絡した断面図である。
【図１７】ＩＰＳＬＩＴＥ３において、走査線引出し線の直線配線部において、引き出し線を橋絡ＩＴＯによって橋絡した断面図である。
【図１８】ＩＰＳＰＲＯにおいて、走査線引出し線の直線配線部において、引き出し線を橋絡ＩＴＯによって橋絡した断面図である。
【図１９】ＩＰＳＬＩＴＥ１、ＩＰＳＬＩＴＥ２、ＩＰＳＬＩＴＥ３において、ドレイン層引出し線の抵抗を端子部ＩＴＯによって調整する例を示す断面図である。
【図２０】ＩＰＳＬＩＴＥ１、ＩＰＳＬＩＴＥ２、ＩＰＳＬＩＴＥ３において、ゲート層引き出し線の抵抗を端子部ＩＴＯによって調整する例を示す断面図である。
【図２１】ＩＰＳＰＲＯにおいて、ドレイン層引出し線の抵抗を端子部ＩＴＯによって調整する例を示す断面図である。
【図２２】ＩＰＳＰＲＯにおいて、ゲート層引き出し線の抵抗を端子部ＩＴＯによって調整する例を示す断面図である。
【図２３】引き出し線を多層配線とした例を示す断面図である。
【図２４】ＩＰＳＬＩＴＥ３において、連結部で橋絡ＩＴＯによって引き出し線の抵抗を調整する例を示す断面図である。
【図２５】ＩＰＳＬＩＴＥ３において、連結部で橋絡ＩＴＯによって引き出し線の抵抗を調整する他の例を示す断面図である。
【図２６】ＩＰＳＬＩＴＥ２において、連結部で橋絡ＩＴＯによって引き出し線の抵抗を調整する例を示す断面図である。
【図２７】ＩＰＳＬＩＴＥ１において、連結部で橋絡ＩＴＯによって引き出し線の抵抗を調整する例を示す断面図である。
【図２８】従来例における引き出し線の抵抗調整方法の例である。
【発明を実施するための形態】
【００１６】
図１は、本発明が適用される液晶表示装置の平面図である。図１において、ＴＦＴや画素が形成されたＴＦＴ基板１００に対向基板２００が重ね合わされている。ＴＦＴ基板１００と対向基板２００の間には図示しない液晶層が挟持されている。ＴＦＴ基板１００と対向基板２００が重ね合わされている部分に表示領域１０が存在している。表示領域１０には図示しない走査線が横方向に延在し、縦方向に所定のピッチで配列し、図示しない映像信号線が縦方向に延在し、横方向に所定のピッチで配列している。走査線あるいは映像信号線は引出し線を介してＩＣドライバ４０と接続している。
【００１７】
ＩＣドライバ４０のピッチは映像信号線あるいは走査線のピッチよりも小さいので、走査線あるいは映像信号線の端部とＩＣドライバ４０の端子との間は図１に示すような斜め配線によって接続される。この場合、ＩＣドライバ４０の端部を接続する引出し線が最も長く、引出し線がＩＣドライバ４０の中心付近になるにしたがって短くなる。そうすると、走査線あるいは映像信号線の位置によってＩＣドライバ４０からの抵抗が異なってくるので、信号の振幅も異なり、画面の輝度が場所によって異なることになる。
【００１８】
図２は、引出し線の形状をより詳しく描いた平面図であり、例えば、図１のＡ部に該当する。図２において、映像信号線が表示領域１０から延在し、連結部３１において、引き出し線３０と接続している。引き出し線３０は斜め配線部３２、直線配線部３３を経て端子部３４に至る。配線端子の幅は引き出し線３０よりも大きくする必要があるので、配線端子は千鳥配置となっている。配線端子はＩＣドライバ４０の端子と接続する。
【００１９】
図２に示すように、周辺に行くほど引き出し線３０の長さが長くなっている。また、斜め配線部３２の線幅は、連結部３１あるいは直線配線部３３の線幅よりも小さい。引き出し線３０は走査線あるいは映像信号線と同じ材料で形成される。走査線は例えば、ＡｌＮｂ合金で形成され、映像信号線はＭｏＷで形成される。本発明の目的は、引き出し線３０の抵抗を均一にすることである。本発明では、引き出し線３０の１部において、走査線あるいは映像信号線の材料とは異なる、ＩＴＯを用いて橋絡することによって、引き出し線３０の抵抗を調節し、全ての引き出し線３０の抵抗をほぼ均一とするものである。このＩＴＯを以後橋絡ＩＴＯと呼ぶこともある。
【００２０】
すなわち、ＩＴＯの抵抗は、ＡｌＮｄあるいはＭｏＷ等の抵抗に比べて５０倍から６０倍あるので、ＩＴＯの長さを大きくするほど引き出し線３０の抵抗を大きくすることが出来る。すなわち、引き出し線３０がＩＣドライバ４０の中心付近になるほど、橋絡ＩＴＯの長さを大きくすればよい。また、最外の引き出し線３０では、ＩＴＯによる橋絡をする必要はない。
【００２１】
橋絡ＩＴＯによる橋絡は、比較的線幅を大きくとることが出来る直線配線部３３、端子部３４あるいは連結部３１において行うことが望ましい。図２に示すように、斜め配線部３２では、配線幅が小さくなり勝ちなので、橋絡ＩＴＯを形成することは加工精度の点で難しい。以下に示す実施例では、直線配線部３３、端子部３４、連結部３１における引き出し線３０の抵抗を調整する構成について説明する。
【００２２】
また、ＩＴＯによる橋絡の方法は液晶表示装置の層構造によって影響を受ける。すなわち、端子部３４あるいは引き出し線３０は表示領域１０と同時に形成されるので、表示領域１０の構造毎に最適な構成が異なるからである。本実施形態では、ＩＰＳ（Ｉｎ  Ｐｌａｎｅ  Ｓｗｉｃｈｉｎｇ）方式の液晶表示装置について本発明を適用した構成について説明する。
【００２３】
液晶表示装置では視野角特性が問題である。視野角特性は、画面を正面から見た場合と、斜め方向から見た場合に、輝度が変化したり、色度が変化したりする現象である。視野角特性は、液晶分子を水平方向の電界によって動作させるＩＰＳ方式が優れた特性を有している。
【００２４】
ＩＰＳ方式も種々存在するが、例えば、画素電極１０６を矩形で形成し、その上に絶縁膜を挟んでスリット１０８１を有するコモン電極１０８を配置し、コモン電極１０８と画素電極１０６の間に発生する電界によって液晶分子を回転させる方式が層数を減らすことが出来るので、主流になりつつある。このような方式にも後で説明するように３種類存在するが、この明細書では、ＩＰＳＬＩＴＥ１、ＩＰＳＬＩＴＥ２、ＩＰＳＬＩＴＥ３と呼ぶ。一方、コモン電極１０８を平面ベタで形成し、その上に、絶縁膜を挟んでスリットを有する画素電極１０６を配置し、画素電極１０６とコモン電極１０８の間に発生する電界によって液晶分子４００を回転させる方式も存在する。この方式をＩＰＳＰＲＯと呼ぶ。
【００２５】
図３はＩＰＳＬＩＴＥ１の画素部の断面図である。図３において、ＴＦＴ基板１００の上にゲート電極１０１が形成され、ゲート電極１０１を覆ってゲート絶縁膜１０２が形成されている。例えば、ゲート電極１０１はＡｌＮｄで形成され、ゲート絶縁膜１０２はＳｉＮで形成される。ゲート絶縁膜１０２を挟んでゲート電極１０１の上には半導体層１０３が、例えばａ−Ｓｉによって形成されている。半導体層１０３の上には、ドレイン電極１０４とソース電極１０５が対向して形成されている。ドレイン電極１０４は映像信号線と接続する。ドレイン電極１０４およびソース電極１０５は例えば、ＭｏＷによって形成される。
【００２６】
ゲート絶縁膜１０２の上には、ソース電極１０５と接続した画素電極１０６がＩＴＯによって形成されている。図３に示すＩＰＳＬＩＴＥ１では、ソース電極１０５を画素電極１０６よりも先に形成するので、画素電極１０６がソース電極１０５に乗り上げて接続を取っている。ＴＦＴおよび画素電極１０６を覆って無機パッシベーション膜１０７がＳｉＮによって形成されている。無機パッシベーション膜１０７の上には、スリット１０８１を有するコモン電極１０８が平面ベタで形成されている。画素電極１０６に映像信号が印加されると、コモン電極１０８との間にスリット１０８１を通して電気力線が発生する。電気力線によって液晶分子４００が回転し、バックライトからの光の透過量を画素毎に制御することによって画像を形成する。なお、図３に示すように、画素は、ＴＦＴと画素電極とコモン電極が存在し、バックライトからの光を制御する透過部とから構成されている。後で説明する、図４（ＩＰＳＬＩＴＥ２）、図５（ＩＰＳＬＩＴＥ３）、図６（ＩＰＳＰＲＯ）についても同様である。
【００２７】
図４はＩＰＳＬＩＴＥ２の画素部の断面図である。図４が図３と異なる点は、ゲート絶縁膜１０２の上において、ＩＴＯによる画素電極１０６がＴＦＴのソース電極１０５よりも先に形成されている点である。したがって、図４においては、ソース電極１０５が画素電極１０６に乗り上げて接続している。この構成は、画素電極１０６であるＩＴＯを現像するときに、映像信号線、ドレイン電極１０４、ソース電極１０５等がＩＴＯの現像液によって腐食されるという問題を除去することが出来るという特徴がある。その他の構成は図３と同様なので、説明を省略する。
【００２８】
図５はＩＰＳＬＩＴＥ３の画素部の断面図である。図５において、ＴＦＴ基板１００の上にゲート電極１０１が形成されている。また、ゲート電極１０１と分離して、ＩＴＯによる画素電極１０６がＴＦＴ基板１００上に形成されている。ゲート電極１０１および画素電極１０６を覆ってゲート絶縁膜１０２が形成されている。ゲート絶縁膜１０２を介してゲート電極１０１の上には半導体層１０３が形成されている。半導体層１０３の上にはドレイン電極１０４とソース電極１０５が対向して形成されている。
【００２９】
ゲート絶縁膜１０２にスルーホールを形成して画素電極１０６とソース電極１０５を接続している。ＴＦＴを覆って無機パッシベーション膜１０７が形成されている。無機パッシベーション膜１０７の上にはスリット１０８１を有するコモン電極１０８が形成されている。画素電極１０６に映像信号が供給されることによって、スリット１０８１を介して電気力線が発生し、これによって液晶分子４００を制御することはＩＰＳＬＩＴＥ１、ＩＰＳＬＩＴＥ２と同様である。
【００３０】
図６はＩＰＳＰＲＯの画素部における断面図である。ＩＰＳＰＲＯは、最上層にスリット１０８１を有する画素電極１０６が配置され、層間絶縁膜１１０を挟んで下方に平面ベタで形成されたコモン電極１０８との間で発生する電気力線によって液晶分子４００を回転させ、液晶層を透過する光を制御する。
【００３１】
図６において、ＴＦＴ基板１００の上にゲート電極１０１が形成され、ゲート電極１０１を覆ってゲート絶縁膜１０２が形成されている。ゲート電極１０１の上にゲート絶縁膜１０２介して半導体層１０３が形成され、半導体層１０３の上にドレイン電極１０４とソース電極１０５が形成されることはＩＰＳＬＩＴＥ１等と同様である。ＴＦＴを覆って無機パッシベーション膜１０７が形成され、無機パッシベーション膜１０７の上に平坦化膜を兼ねた有機パッシベーション膜１０９が形成されている。有機パッシベーション膜１０９の上に平面ベタでコモン電極１０８が形成されている。コモン電極１０８を覆って層間絶縁膜１１０が形成され、層間絶縁膜１１０の上にスリット１０８１を有する画素電極１０６が形成されている。有機パッシベーション膜１０９、無機パッシベーション膜１０７、層間絶縁膜１１０にスルーホールを形成して、ＴＦＴのソース電極１０５と画素電極１０６の導通を取る。ＩＰＳＰＲＯは画素電極１０６がコモン電極１０８の上側にあることがＩＰＳＬＩＴＥ１等と異なる点である。
【００３２】
図２における端子部３４には、引き出し線３０が端子の下まで延在している。端子まで延在する引き出し線３０は、ドレイン電極１０４と同じ材料である場合もあるし、ゲート電極１０１と同じ材料である場合もある。以後、ドレイン電極１０４と同じ材料の場合は、ドレイン層引出し線３０２といい、ゲート電極１０１と同じ材料の場合は、ゲート層引き出し線３０１という。なお、ドレイン電極１０４はソース電極１０５あるいは映像信号線と同じ材料で同時に形成される。また、ゲート電極１０１は走査線と同じ材料で同時に形成される。
【００３３】
図７はＩＰＳＬＩＴＥ１、ＩＰＳＬＩＴＥ２、ＩＰＳＬＩＴＥ３等において、端子にゲート層引き出し線３０１が延在している例である。ゲート層引き出し線３０１はゲート電極１０１等と同時に形成される。ゲート層引き出し線３０１はＡｌＮｄが使用されているが、これは大気に触れると腐食するので、ゲート絶縁膜１０２および無機パッシベーション膜１０７によって覆い、ＩＣドライバ４０の端子と接続する部分のみにスルーホールを形成している。スルーホールにおいて、ＡｌＮｄが腐食されることを防止するため、スルーホール部はＩＴＯによって覆われている。このＩＴＯは、ＩＰＳＬＩＴＥ１等のコモン電極１０８、すなわち、図３、４、５等における上側のＩＴＯを形成するときに同時に形成される。以後、端子部３４に使用されるＩＴＯは上側ＩＴＯと称する。
【００３４】
図８はＩＰＳＬＩＴＥ１、ＩＰＳＬＩＴＥ２、ＩＰＳＬＩＴＥ３等において、端子にドレイン層引出し線３０２が延在している例である。ドレイン層引出し線３０２はゲート絶縁膜１０２の上に形成され、ドレイン電極１０４等と同時に形成される。ドレイン層引出し線３０２はＭｏＷが使用されているが、これは大気に触れると腐食するので、無機パッシベーション膜１０７によって覆い、ＩＣドライバ４０の端子と接続する部分のみにスルーホールを形成している。スルーホールにおいて、ＭｏＷが腐食されることを防止するため、スルーホール部は上層ＩＴＯ６０によって覆われている。
【００３５】
図９はＩＰＳＰＲＯにおいて、端子にゲート層引き出し線３０１が延在している例である。ゲート層引き出し線３０１はゲート電極１０１等と同時に形成される。図９が図７と異なる点は、無機パッシベーション膜１０７の上に層間絶縁膜１１０が形成されており、端子部３４のスルーホールは層間絶縁膜１１０、無機パッシベーション膜１０７、ゲート絶縁膜１０２を通して形成されている点である。図９においても、端子部３４の最上層は上層ＩＴＯ６０によって覆われている。その他の点は図７で説明したのと同様である。
【００３６】
図１０はＩＰＳＰＲＯにおいて、端子にドレイン層引出し線３０２が延在している例である。ドレイン層引出し線３０２はゲート絶縁膜１０２の上に形成され、ドレイン電極１０４等と同時に形成される。図１０が図８と異なる点は、無機パッシベーション膜１０７の上に層間絶縁膜１１０が形成されており、端子部３４のスルーホールは層間絶縁膜１１０、無機パッシベーション膜１０７、ゲート絶縁膜１０２と通して形成されている点である。図１０においても、端子部３４の最上層は上層ＩＴＯ６０によって覆われている。その他の点は図８で説明したのと同様である。
【００３７】
以上で説明した、ＩＰＳＬＩＴＥ１、ＩＰＳＬＩＴＥ２、ＩＰＳＬＩＴＥ３およびＩＰＳＰＲＯのような画素部および端子部３４の構成に対応して、本発明における引き出し線３０抵抗の調整について以下に実施例を用いて説明する。
【実施例１】
【００３８】
図１１は、ＩＰＳＬＩＴＥ１において、直線配線部３３における抵抗調整の構成を示す断面図である。図１１において、引き出し線３０には、ドレイン層引出し線３０２が用いられている。図１１において、ドレイン層引出し線３０２は直線配線部３３の途中で切れており、切れている部分を橋絡ＩＴＯで接続している。橋絡ＩＴＯは、図３における画素電極１０６すなわち、下層ＩＴＯ５０と同時に形成される。ＩＰＳＬＩＴＥ１はソース電極１０５が画素電極１０６よりも先に形成されるので、図１１における下層ＩＴＯ５０はドレイン層引出し線３０２に乗り上げて接続している。
【００３９】
このように、本実施例では、スルーホール等を用いずに、下層ＩＴＯ５０によって、引き出し線３０の抵抗を調整することが出来る。引き出し線３０の抵抗は、下層ＩＴＯ５０の長さによって調整することが出来る。抵抗調整をする構成が無い場合と比較して。プロセスの数が増えることは無い。このように、本実施例によれば、ＩＰＳＬＩＴＥ１において、プロセスコスト等の上昇を伴うことなく引き出し線３０の抵抗調整を行うことが出来る。
【実施例２】
【００４０】
図１２は、ＩＰＳＬＩＴＥ２において、直線配線部３３における抵抗調整の構成を示す断面図である。図１２において、引き出し線３０には、ドレイン層引出し線３０２が用いられている。図１２が図１１と異なる点は、ＩＰＳＬＩＴＥ２では画素電極１０６すなわち下層ＩＴＯ５０がソース電極１０５よりも先に形成されるので、図１２におけるドレイン層引出し線３０２は下層ＩＴＯ５０に乗り上げて導通を取っている。その他の構成および効果は実施例１と同様である。
【実施例３】
【００４１】
図１３は、ＩＰＳＬＩＴＥ３において、直線配線部３３における抵抗調整の構成を示す断面図である。図１３において、引き出し線３０には、ドレイン層引出し線３０２が用いられている。図１３において、抵抗調整のための橋絡ＩＴＯは画素電極１０６すなわち下層ＩＴＯ５０が用いられている。下層ＩＴＯ５０の長さによって引き出し線３０の抵抗を調整することが出来る。
【００４２】
図１１および図１２と異なり、下層ＩＴＯ５０はＴＦＴ基板１００上に直接形成されている。したがって、ドレイン層引出し線３０２と接続するためには、ゲート絶縁膜１０２にスルーホールを形成し、スルーホールにおいてドレイン層引出し線３０２と抵抗調整用の下層ＩＴＯ５０との接続を取る。もちろん、ゲート絶縁膜１０２の下の下層ＩＴＯ５０は、ゲート絶縁膜１０２を被着する前にパターニングして形成しておく必要がある。但し、このパターニングは、画素電極１０６のパターニングと同時に行われるので、プロセス数が増加することは無い。この構成の効果は実施例１および実施例２と同様である。
【実施例４】
【００４３】
図１４は、ＩＰＳＰＲＯにおいて、直線配線部３３における抵抗調整の構成を示す断面図である。図１４において、引き出し線３０には、ドレイン層引出し線３０２が用いられている。図１１において、ドレイン層引出し線３０２は直線配線部３３の途中で切れており、切れている部分を橋絡ＩＴＯで接続している。接続している橋絡ＩＴＯは、図１１〜図１３と異なり、図６に示すコモン電極１０８である。コモン電極１０８ではあるが、下層に形成されているので、下層ＩＴＯ５０と称する。
【００４４】
図１４が図１１〜図１３と異なる点は、ドレイン層引出し線３０２が無機パッシベーション膜１０７と層間絶縁膜１１０によって覆われていることである。また、図６におけるコモン電極１０８すなわち、図１４における下層ＩＴＯ５０は無機パッシベーション膜１０７が形成された後、形成されるので、下層ＩＴＯ５０は無機パッシベーション膜１０７の端部に乗り上げている。図１４において、下層ＩＴＯ５０の長さによって引き出し線３０の抵抗を調整することが出来る。図１４の効果は、実施例１等で説明したのと同様である。
【実施例５】
【００４５】
図１５は、ＩＰＳＬＩＴＥ１またはＩＰＳＬＩＴＥ２において、ゲート層引き出し線３０１を用いた場合において、直線配線部３３における抵抗調整の構成を示す断面図である。すなわち、ゲート層引き出し線３０１を用いる場合は、ＩＰＳＬＩＴＥ１とＩＰＳＬＩＴＥ２は同じ構成になる。図１５において、ゲート層引き出し線３０１は直線配線部３３の途中で切れており、切れている部分を橋絡ＩＴＯで接続している。橋絡ＩＴＯは、図３又は図４における画素電極１０６と同時に形成される下層ＩＴＯ５０である。図１５において、下層ＩＴＯ５０でゲート層引き出し線３０１を橋絡するために、ゲート絶縁膜１０２にはスルーホールが形成されている。下層ＩＴＯ５０は画素電極１０６と同時に形成されるので、ゲート絶縁膜１０２の端部に下層ＩＴＯ５０が乗り上げている。下層ＩＴＯ５０は無機パッシベーション膜１０７によって覆われている。下層ＩＴＯ５０の長さによって引き出し線３０の抵抗を調整することは同様である。
【００４６】
本実施例における引き出し線３０の抵抗調整は、画素部の形成、あるいは、端子部３４の形成と同時に形成することが出来るので、プロセスが増加することは無い。したがって、本実施例によれば、プロセスコストの上昇を伴うことなく、引き出し線３０の抵抗調整を行うことが出来る。
【実施例６】
【００４７】
図１６は、ＩＰＳＬＩＴＥ３において、ゲート層引き出し線３０１を用いた場合における、直線配線部３３における抵抗調整の構成を示す断面図である。ＩＰＳＬＩＴＥ３では、画素電極１０６すなわち下層ＩＴＯ５０と、ゲート電極１０１すなわちゲート層引き出し線３０１が同層で形成されているので、スルーホールを用いずに、橋絡ＩＴＯによる抵抗調整を行うことが出来る。下層ＩＴＯ５０の長さによって引き出し線３０の抵抗調整をする。図１６では、まず、下層ＩＴＯ５０が形成され、続いてゲート層引き出し線３０１が形成されている。したがって、下層ＩＴＯ５０にゲート層引き出し線３０１が乗り上げて導通を取っている。
【００４８】
本実施例では、引き出し線３０の抵抗調整のために、スルーホールを形成する必要が無いという点で、実施例５よりも構成を単純化できるという利点を有する。本実施例によって、プロセスコストの上昇を伴うことなく、引き出し線３０の抵抗を調整することが出来る。
【実施例７】
【００４９】
図１７は、ＩＰＳＬＩＴＥ３において、ゲート層引き出し線３０１を用いた場合における、直線配線部３３における抵抗調整を行う他の構成を示す断面図である。図１７が図１６と異なる点は、ソース電極１０５あるいはゲート層引き出し線３０１を画素電極１０６あるいは下層ＩＴＯ５０よりも先に形成することである。したがって、下層ＩＴＯ５０がゲート層引き出し線３０１に乗り上げて接続を取っている。本実施例の効果は実施例６と同様である。
【実施例８】
【００５０】
図１８は、ＩＰＳＰＲＯにおいて、ゲート層引き出し線３０１を用いた場合における、直線配線部３３における抵抗調整を行う他の構成を示す断面図である。図１８が実施例５である図１５と異なる点は、ゲート絶縁膜１０２の上に無機パッシベーション膜１０７と層間絶縁膜１１０が存在していることである。そして、ゲート層引き出し線３０１は橋絡ＩＴＯで橋絡されているが、この橋絡ＩＴＯは図６におけるコモン電極１０８と同時に形成される下層ＩＴＯ５０である。先に説明した図１５では、抵抗調整のための橋絡ＩＴＯは画素電極１０６と同時に形成されるが、下層ＩＴＯ５０であることには変りが無い。下層ＩＴＯ５０の長さによって引き出し線３０抵抗の調整を行う。
【００５１】
図６では、コモン電極１０８は有機パッシベーション膜１０９の上に形成されているが、引き出し線３０の部分では、有機パッシベーション膜１０９は除去されているので、図１８では、下層ＩＴＯ５０は、スルーホールが形成された無機パッシベーション膜１０７の上に形成されている。本実施例においても、抵抗調整のための構成は、画素部の形成あるいは端子部３４の形成と同時に行うことが出来るので、プロセスコストの上昇を伴うことなく、引き出し線３０の抵抗調整を行うことが出来る。
【実施例９】
【００５２】
図１９は図２における端子部３４において、ＩＰＳＬＩＴＥ１、ＩＰＳＬＩＴＥ２、ＩＰＳＬＩＴＥ３の液晶表示装置に対し、引き出し線３０の抵抗を調整する構成を示す断面図である。図１９は、ドレイン層引出し線３０２を用いた例である。図１９において、ＴＦＴ基板１００の上にゲート絶縁膜１０２が形成され、その上にドレイン層引出し線３０２が左側の表示領域１０から延在している。ドレイン層引出し線３０２は端子までは延在せず、途中で止まっている。ドレイン層引出し線３０２から端子部３４まではコモン電極１０８と同時に形成される上層ＩＴＯ６０によって橋絡している。
【００５３】
図１９の端子において、ゲート絶縁膜１０２の上にソース電極１０５あるいはドレイン層引出し線３０２と同時に形成された端子金属３４１が存在している。上層ＩＴＯ６０は、端子金属３４１を覆って端子を形成している。上層ＩＴＯ６０の長さによって引き出し線３０の抵抗を調整することが出来る。本実施例の構成も、従来のプロセスの数を増加することなく、引き出し線３０の抵抗調整が可能である。
【実施例１０】
【００５４】
図２０は図２における端子部３４において、ＩＰＳＬＩＴＥ１、ＩＰＳＬＩＴＥ２、ＩＰＳＬＩＴＥ３の液晶表示装置に対し、引き出し線３０の抵抗を調整する構成を示す断面図であるが、引き出し線３０としてゲート層引き出し線３０１を用いた例である。図２０において、ＴＦＴ基板１００の上にゲート電極１０１と同時に形成されたゲート層引き出し線３０１と端子金属３４１が形成されている。ゲート層引き出し線３０１は端子まで延在せずに、ゲート層引き出し線３０１と端子との間はコモン電極１０８と同時に形成された上層ＩＴＯ６０によって橋絡されている。引き出し線３０の抵抗は上層ＩＴＯ６０の長さによって調整することが出来る。本実施例においても、従来と同じプロセスで引き出し線３０の調整を行うことが出来る。
【実施例１１】
【００５５】
図２１は図２における端子部３４において、ＩＰＳＰＲＯの液晶表示装置に対し、引き出し線３０の抵抗を調整する構成を示す断面図である。図２１は、ドレイン層引出し線３０２を用いた例である。図２１が図１９と異なる点は、無機パッシベーション膜１０７の上に層間絶縁膜１１０が存在し、図６における画素電極１０６と同時に形成された上層ＩＴＯ６０が層間絶縁膜１１０にまで乗り上げていることである。本実施例においても、引き出し線３０の抵抗は上層ＩＴＯ６０の長さによって調整することが出来る。その他の効果も図１９と同様である。
【実施例１２】
【００５６】
図２２は図２における端子部３４において、ＩＰＳＰＲＯの液晶表示装置に対し、引き出し線３０の抵抗を調整する構成を示す断面図であるが、引き出し線３０としてゲート層引き出し線３０１を用いた例である。図２２において、ＴＦＴ基板１００の上にゲート電極１０１と同時に形成されたゲート層引き出し線３０１と端子金属３４１が形成されている。図２２が図２０と異なる点は、ゲート層引き出し線３０１と端子を接続するためのスルーホールはゲート絶縁膜１０２、無機パッシベーション膜１０７、層間絶縁膜１１０の３層に対して形成する点である。また、ゲート層引き出し線３０１と端子を橋絡する上層ＩＴＯ６０は図６における画素電極１０６と同時に形成されるので、上層ＩＴＯ６０は層間絶縁膜１１０の上に乗り上げている。引き出し線３０の抵抗は、上層ＩＴＯ６０の長さによって調整することが出来る。その他の効果は実施例１１と同様である。
【実施例１３】
【００５７】
画面が高精細になると表示領域１０における映像信号線や走査線のピッチも小さくなる。ピッチが小さくなると引き出し線３０側において、線間の間隔を確保することが難しくなる。この対策として、図２３に示すように、引き出し線３０を多層配線にすることが行われている。すなわち、例えば、図２の映像信号線と引き出し線３０の連結部３１において、１本おきに引き出し線３０をゲート層引き出し線３０１の層に乗り換える。そうすると、引き出し線３０は１本おきにゲート層引き出し線３０１とドレイン層引出し線３０２とが存在することになる。
【００５８】
図２３はこの状態を示したものである。図２３は引き出し線３０の配列方向の断面図である。図２３において、ＴＦＴ基板１００の上にゲート層引き出し線３０１が形成されている。ゲート層引き出し線３０１を覆うゲート絶縁膜１０２の上にゲート層引き出し線３０１と互い違いの位置にドレイン層引出し線３０２が形成され、ドレイン層引出し線３０２を覆って無機パッシベーション膜１０７が形成されている。図２３において、ゲート層引き出し線３０１およびドレイン層引出し線３０２のいずれにも映像信号が印加され、連結部３１において、映像信号線と接続している。なお、連結部３１において、引き出し線３０が走査線と接続している場合も基本的は構成は同じである。
【００５９】
映像信号線からゲート層引き出し線３０１への乗り換えあるいは走査線からドレイン層引出し線３０２への乗り換えは橋絡ＩＴＯを介して行われるので、この連結部３１において橋絡ＩＴＯの長さを調節することによって引き出し線３０の抵抗を調整することが出来る。従来は、このようなドレイン層引出し線３０２からゲート層引き出し線３０１への乗り換え、あるいは、ゲート層引き出し線３０１からドレイン層引出し線３０２への乗り換えは上層ＩＴＯ６０を介して行われてきた。上層ＩＴＯ６０を介した乗り換えの場合であっても、上層ＩＴＯ６０の長さを調整することによって引き出し線３０の抵抗を調整することが出来る。
【００６０】
一方、ＩＰＳＬＩＴＥ３の場合、ゲート層と同じ層にＩＴＯによる画素電極１０６とゲート電極１０１あるいは走査線引出し線が形成されるので、画素電極１０６と同時に形成する下層ＩＴＯ５０とゲート層引き出し線３０１との接続にスルーホールを形成する必要が無い。スルーホールを形成する必要が無ければ、その部分において、平面的に見て場所の節約になる。この点、ＩＰＳＬＩＴＥ３は有利である。
【００６１】
図２４は、ＩＰＳＬＩＴＥ３の構成において、ドレイン層引出し線３０２からゲート層引き出し線３０１に乗り換える際、画素電極１０６と同時に形成される下層ＩＴＯ５０を介し、下層ＩＴＯ５０によって引き出し線３０の抵抗を調整する例である。図２４は画素電極１０６をゲート電極１０１よりも先に形成する例である。したがって、図２４では、ゲート層引き出し線３０１の上に下層ＩＴＯ５０が乗り上げて接続をとっている。図２５は、ＩＰＳＬＩＴＥ３において、ゲート電極１０１を下層ＩＴＯ５０よりも先に形成する場合の例である。したがって、図２５では、下層ＩＴＯ５０がゲート層引き出し線３０１に乗り上げて接続をとっている。その他の構成及び作用は図２４と同様である。
【００６２】
図２６はＩＰＳＬＩＴＥ１において、ゲート層引き出し線３０１からドレイン層引出し線３０２に乗り換える際に、下層ＩＴＯ５０を介して引き出し線３０の抵抗を調整する例である。図２６において、下層ＩＴＯ５０とドレイン層引出し線３０２との接続にはスルーホールを用いず、下層ＩＴＯ５０の上にドレイン層引出し線３０２が乗り上げて接続をしている。ＩＰＳＬＩＴＥ１では、画素電極１０６がソース電極１０５あるいはドレイン層引出し線３０２よりも先に形成されるからである。
【００６３】
図２７はＩＰＳＬＩＴＥ２において、ゲート層引き出し線３０１からドレイン層引出し線３０２への乗り換えに下層ＩＴＯ５０を介して行い、引き出し線３０の抵抗を調整する例である。作用は図２６において説明したのと同様である。ＩＰＳＬＩＴＥ２は、ソース電極１０５あるいはドレイン層引出し線３０２を画素電極１０６あるいはドレイン層引出し線３０２よりも先に形成するので、下層ＩＴＯ５０がドレイン層引出し線３０２に乗り上げて接続を取っている。図２６および図２７において、橋絡ＩＴＯが再びドレイン層引出し線３０２に接続するときに、スルーホールは必要をしない。したがって、本実施例では、このスルーホールを必要としない分、平面で見た場合の場所を節約することが出来る。
【符号の説明】
【００６４】
１０…表示領域、  ３０…引き出し線、  ３１…連結部、  ３２…斜め配線部、  ３３…直線配線部、  ３４…端子部、  ４０…ＩＣドライバ、  ５０…下層ＩＴＯ、  ６０…上層ＩＴＯ、  １００…ＴＦＴ基板、  １０１…ゲート電極、  １０２…ゲート絶縁膜、  １０３…半導体層、  １０４…ドレイン電極、  １０５…ソース電極、  １０６…画素電極、  １０７…無機パッシベーション膜、  １０８…コモン電極、  １０９…有機パッシベーション膜、  １１０…層間絶縁膜、  ２００…対向基板、  ３０１…ゲート層引き出し線、  ３０２…ドレイン層引出し線、  ４００…液晶分子、  １０８１…スリット、  ４００…液晶分子。
【図１】
0005384464.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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