(57)【特許請求の範囲】
【請求項１】
画素をマトリクス状に配置した表示装置であって、
各画素は、
ゲートラインからの選択信号によってオンオフされ、データラインに一端が接続されてデータラインからのデータ信号の受け入れを制御する選択トランジスタと、
一端が電源ラインに接続され、前記選択トランジスタを介し受け入れられたデータ信号に応じた電圧がゲートに印加されることによって、前記データ信号に応じて前記電源ラインからの電流を流す駆動トランジスタと、
この駆動トランジスタの他端側に接続され、この駆動トランジスタに流れる電流に応じて発光する発光素子と、
前記データ信号に応じた電圧が前記駆動トランジスタのゲートに印加される経路上に一端が接続され、一行の画素に対して共通して設けられる容量セットラインからの信号によってオンオフされる電位制御トランジスタと、
前記ゲートラインからの信号によってオンオフされ、前記駆動トランジスタのゲートと前記駆動トランジスタの他端との間を短絡する短絡トランジスタと、
前記駆動トランジスタの他端と前記発光素子の間に配置され、一行の画素に対して共通して設けられる発光セットラインからの信号によってオンオフされる駆動制御トランジスタと、
を含み、
前記短絡トランジスタと前記駆動制御トランジスタは、該トランジスタを形成する半導体層によって互いに接続され、
前記選択トランジスタと前記短絡トランジスタは、同一の前記ゲートラインに接続され、前記ゲートラインは、前記容量セットラインと前記発光セットラインの間に配置されることを特徴とする表示装置。
【請求項２】
請求項１に記載の表示装置において、
前記半導体層は、前記電源ラインと前記データラインの間の空間における厚み方向下側に形成されることを特徴とする表示装置。
【請求項３】
請求項１または２に記載の表示装置において、
前記駆動トランジスタのゲートは容量に接続されることを特徴とする表示装置。
【請求項４】
請求項３に記載の表示装置において、
前記容量は前記選択トランジスタを形成する半導体層と前記選択トランジスタのゲート電極と同一の層とが対向することによって形成されることを特徴とする表示装置。
【請求項５】
請求項４に記載の表示装置において、
前記容量は電源ラインと重畳して形成されることを特徴とする表示装置。
【請求項６】
請求項１乃至５に記載の表示装置において、
前記選択トランジスタおよび前記短絡トランジスタを構成する半導体層は共に前記ゲートラインに平行に延びることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機ＥＬ素子などの発光素子を含む画素回路、特にそのレイアウトに関する。
【背景技術】
【０００２】
従来より、有機ＥＬ素子を用いた有機ＥＬパネルが知られており、その開発が進んでいる。この有機ＥＬパネルにおいては、有機ＥＬ素子をマトリクス状に配置し、この有機ＥＬ素子の発光を個別に制御することで、表示を行う。特に、アクティブマトリクスタイプの有機ＥＬパネルでは、画素毎に表示制御用のＴＦＴを有し、このＴＦＴの動作制御により画素毎の発光を制御できるため、非常に高精度の表示を行うことができる。
【０００３】
図１２に、アクティブマトリクスタイプの有機ＥＬパネルにおける画素回路の一例を示す。画素の輝度を示すデータ電圧が供給されるデータラインＤＬは、ゲートがゲートラインＧＬに接続されたｎチャネルの選択ＴＦＴ１０を介し、駆動ＴＦＴ１２のゲートに接続されている。また、駆動ＴＦＴ１２のゲートには、他端が容量ラインＳＣに接続された保持容量１４の一端が接続され、駆動ＴＦＴ１２のゲート電圧を保持する。
【０００４】
駆動ＴＦＴ１２のソースは、ＥＬ電源ラインに接続され、ドレインは有機ＥＬ素子１６のアノードに接続され、有機ＥＬ素子１６のカソードがカソード電源に接続されている。
【０００５】
このような画素回路がマトリクス状に配置されており、所定のタイミングで、水平ライン毎に設けられたゲートラインがＨとなり、その行の選択ＴＦＴ１０がオン状態になる。この状態で、データラインには、順次データ電圧が供給されるため、そのデータ電圧は保持容量１４に供給保持され、ゲートラインがＬとなってもその時の電圧を保持する。
【０００６】
そして、この保持容量１４に保持された電圧に応じて、駆動ＴＦＴ１２が動作して対応する駆動電流がＥＬ電源からの有機ＥＬ素子１６を介し、カソード電源に流れ、有機ＥＬ素子１６がデータ電圧に応じて発光する。
【０００７】
そして、ゲートラインを順次Ｈとして、入力されてくるビデオ信号を対応する画素にデータ電圧として順次供給することで、マトリクス状に配置された、有機ＥＬ素子１６がデータ電圧に応じて発光し、ビデオ信号についての表示が行われる。
【０００８】
ここで、このような画素回路において、マトリクス状に配置された画素回路の駆動ＴＦＴのしきい値電圧がばらつくと、輝度がばらつくことになり、表示品質が低下するという問題がある。そして、表示パネル全体の画素回路を構成するＴＦＴについて、その特性を同一にすることは難しく、そのオンオフのしきい値がばらつくことを防止することは難しい。
【０００９】
そこで、ＴＦＴのしきい値の変動への影響を防止するための回路について、例えば、下記特許文献１、２などの提案がある。
【特許文献１】特表２００２−５１４３２０号公報
【特許文献２】特開２００５−１２８５２１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、これら提案では、各画素回路の制御のための制御線が２以上必要になる。すなわち、上述の図５の回路では、垂直方向に伸びるデータライン、電源ラインの他の制御ラインとしてゲートラインのみでよいが、特許文献１，２では、ゲートラインの他に、少なくとも２本の制御ラインを必要とする。
【００１１】
従って、この制御ラインのみならず、この制御ラインとトランジスタとの接続ラインなどが増え、開口率が減少してしまうという問題がある。
【００１２】
そこで、配線等を効率的に配置して開口率を比較的高く維持することが望まれる。
【課題を解決するための手段】
【００１３】
本発明は、画素をマトリクス状に配置した表示装置であって、各画素は、ゲートラインからの選択信号によってオンオフされ、データラインに一端が接続されてデータラインからのデータ信号の受け入れを制御する選択トランジスタと、  一端が電源ラインに接続され、選択トランジスタを介し受け入れられたデータ信号に応じた電圧がゲートに印加されることによって、データ信号に応じて前記電源ラインからの電流を流す駆動トランジスタと、この駆動トランジスタの他端側に接続され、この駆動トランジスタに流れる電流に応じて発光する発光素子と、データ信号に応じた電圧が駆動トランジスタのゲートに印加される経路上に一端が接続され、一行の画素に対して共通して設けられる容量セットラインからの信号によってオンオフされる電位制御トランジスタと、ゲートラインからの信号によってオンオフされ、駆動トランジスタのゲートと駆動トランジスタの他端との間を短絡する短絡トランジスタと、駆動トランジスタの他端と発光素子の間に配置され、一行の画素に対して共通して設けられる発光セットラインからの信号によってオンオフされる駆動制御トランジスタと、を含み、短絡トランジスタと駆動制御トランジスタは、該トランジスタを形成する半導体層によって互いに接続され、選択トランジスタと短絡トランジスタは、同一のゲートラインに接続され、ゲートラインは、容量セットラインと前記発光セットラインの間に配置されることを特徴とする。
【００１４】
特に、半導体層は、電源ラインとデータラインの間の空間における厚み方向下側に形成されることが好適である。
【００１５】
また、駆動トランジスタのゲートは容量に接続され、この容量を、前記選択トランジスタを形成する半導体層と前記選択トランジスタのゲート電極と同一の層とが対向することによって形成することも好適であり、さらにこの容量を電源ラインと重畳して形成されることでも効果が発揮される。
【００１６】
さらに、選択トランジスタおよび短絡トランジスタを構成する半導体層を共にゲートラインに平行に延びるように形成することも好ましい。
【発明の効果】
【００１７】
このように、本発明によれば、ゲートラインに平行に配置されるゲートライン以外の２本の制御ラインをゲートラインを挟んで配置した。これによって、配線を効率的に配置することができ、開口率を比較的大きくできる。特に、電源ラインとのコンタクトを画素電極の存在しないゲートラインと制御ラインの間の空間に少なくとも１つ配置することで、開口率の減少を抑制することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態について、図面に基づいて説明する。
【００１９】
図１は、実施形態に係る画素回路の構成を示している。データラインＤＬは、垂直方向に伸び、画素の表示輝度についてのデータ信号（データ電圧Ｖｓｉｇ）を画素回路に供給する。データラインＤＬは、１列の画素に対し１本設けられており、垂直方向の画素に対し、その画素のデータ電圧Ｖｓｉｇを順次供給する。
【００２０】
このデータラインＤＬには、ｎチャネルの選択トランジスタＴ１のドレインが接続されており、この選択トランジスタＴ１のソースは、容量Ｃｓの一端に接続されている。選択トランジスタＴ１のゲートは、水平方向に伸びるゲートラインＧＬに接続されている。
【００２１】
また、１行の画素に対し容量セットラインＣＳが設けられ、この容量セットラインＣＳには、ｐチャンネルの電位制御トランジスタＴ２のゲートが接続されている。この容量セットラインＣＳは、ゲートラインＧＬがＨレベルになる少し前にＬレベルとなり、ゲートラインＧＬがＬレベルに戻った後にＬレベルに戻る。従って、選択トランジスタＴ１がオンの時に電位制御トランジスタＴ２がオフ、選択トランジスタＴ１がオフの時に電位制御トランジスタＴ２がオンとなる。電位制御トランジスタＴ２のソースは電源ラインＰＶｄｄに接続され、ドレインは容量Ｃｓと選択トランジスタＴ１のソースに接続されている。なお、電源ラインＰＶｄｄも垂直方向に伸びており、垂直方向の各画素に電源電圧ＰＶｄｄを供給する。
【００２２】
容量Ｃｓの他端は、ｐチャンネルの駆動トランジスタＴ４のゲートに接続されている。駆動トランジスタＴ４のソースは電源ラインＰＶｄｄに接続され、ドレインはｎチャネルの駆動制御トランジスタＴ５のドレインに接続されている。駆動制御トランジスタＴ５のソースは、有機ＥＬ素子ＥＬのアノードに接続されており、ゲートは、水平方向に伸びる発光セットラインＥＳに接続されている。また、有機ＥＬ素子ＥＬのカソードは、低電圧のカソード電源ＣＶに接続されている。
【００２３】
さらに、駆動トランジスタＴ４のゲートには、ｎチャネルの短絡トランジスタＴ３のドレインが接続されており、この短絡トランジスタＴ３のソースは、駆動トランジスタＴ４のドレインに、またゲートはゲートラインＧＬに接続されている。
【００２４】
このように、本実施形態では、垂直方向にデータラインＤＬと、電源ラインＰＶｄｄの２本のラインが配置され、水平方向にはゲートラインＧＬの他に、容量セットラインＣＳと発光セットラインＥＳの２本の制御ラインが配置されている。
【００２５】
次に、この画素回路の動作について、説明する。
【００２６】
図２に示すように、この画素回路は、ゲートラインＧＬ、容量セットラインＣＳ、発光セットラインＥＳの状態（Ｈレベル，Ｌレベル）に応じて、（ｉ）ディスチャージ（ＧＬ＝Ｈレベル，ＣＳ＝Ｌレベル，ＥＳ＝Ｈレベル）、（ｉｉ）リセット（ＧＬ＝Ｈレベル，ＣＳ＝Ｌレベル，ＥＳ＝Ｌレベル）、（ｉｉｉ）電位固定（ＧＬ＝Ｌレベル，ＣＳ＝Ｈレベル，ＥＳ＝Ｌレベル）、（ｉｖ）発光（ＧＬ＝Ｌレベル，ＣＳ＝Ｈレベル，ＥＳ＝Ｈレベル）の４つの状態があり、これを繰り返す。すなわち、データラインＤＬのデータを有効にした状態で、（ｉ）ディスチャージを行い、その後（ｉｉ）リセットによって、容量Ｃｓの充電電圧を決定し、（ｉｉｉ）においてゲート電圧Ｖｇを固定し、（ｖ）固定されたゲート電圧に応じた駆動電流で有機ＥＬ素子ＥＬが発光する。なお、容量セットラインＣＳは、上述のようにゲートラインＧＬがＨレベルの時にＬレベル、ゲートラインＧＬがＬレベルの時にＨレベルであるが、ゲートラインＧＬがＨレベルになる前にＬレベルになり、ゲートラインＧＬのＬレベルに戻ってからＨレベルになることによって、選択トランジスタＴ１と、電位制御トランジスタＴ２が同時にオンすることを防止している。
【００２７】
また、データラインＤＬにおけるデータは、図に示すように、（ｉ）ディスチャージ工程の前に有効になり、（ｉｉｉ）固定工程の後に無効になる。従って、（ｉ）ディスチャージ工程から（ｉｉｉ）固定工程まではデータラインに有効なデータがセットされている。
【００２８】
以下、それぞれの状態について、説明する。なお、図３〜６においてオフのトランジスタについてには、破線で示してある。
（ｉ）ディスチャージ（ＧＬ＝Ｈレベル，ＣＳ＝Ｌレベル，ＥＳ＝Ｈレベル）
まず、データラインＤＬにデータ電圧Ｖｓｉｇが供給されている状態で、ゲートラインＧＬ、発光セットラインＥＳの両方をＨレベル（高レベル）、容量セットラインＣＳをＬレベルにする。これによって、選択トランジスタＴ１、駆動制御トランジスタＴ５、短絡トランジスタＴ３がオン、電位制御トランジスタＴ２がオフとなる。従って、図３に示すように、容量Ｃｓの選択トランジスタＴ１側の電圧Ｖｎ＝Ｖｓｉｇという状態で、電源ラインＰＶｄｄからの電流が駆動トランジスタＴ４、駆動制御トランジスタＴ５、有機ＥＬ素子ＥＬを介しカソード電源ＣＶに流れ、これによって駆動トランジスタＴ４のゲートに保持されていた電荷が引き抜かれる。これによって、駆動トランジスタＴ４のゲート電圧Ｖｇは、所定の低電圧になる。
（ｉｉ）リセット（ＧＬ＝Ｈレベル，ＣＳ＝Ｌレベル，ＥＳ＝Ｌレベル）
上述のディスチャージの状態から発光セットラインＥＳをＬレベル（ローレベル）に変更する。これによって、図４に示すように、駆動制御トランジスタＴ５がオフとなり、駆動トランジスタＴ４のゲート電圧Ｖｇ＝Ｖｇ０＝ＰＶｄｄ−｜Ｖｔｐ｜にリセットされる。ここで、このＶｔｐは、駆動トランジスタＴ４のしきい値電圧である。すなわち、駆動トランジスタＴ４はソースが電源ＰＶｄｄに接続されている状態で、短絡トランジスタＴ３によって、ゲートドレイン間が短絡されているため、そのゲート電圧が、電源ＰＶｄｄより駆動トランジスタＴ４のしきい値電圧｜Ｖｔｐ｜だけ低い電圧にセットされてオフされる。このとき容量Ｃｓの選択トランジスタＴ１側の電位Ｖｎ＝Ｖｓｉｇであり、容量Ｃｓには｜Ｖｓｉｇ−（ＰＶｄｄ−｜Ｖｔｐ｜）｜の電圧が充電される。
（ｉｉｉ）電位固定（ＧＬ＝Ｌレベル，ＣＳ＝Ｈレベル，ＥＳ＝Ｌレベル）
次に、ゲートラインＧＬをＬレベルとして、選択トランジスタＴ１、短絡トランジスタＴ３をオフし、その後容量セットラインＣＳをＨレベルとして電位制御トランジスタＴ２をオンする。これによって、図５に示すように、駆動トランジスタＴ４のゲートは、ドレインから切り離される。そして、電位制御トランジスタＴ２がオンすることで、Ｖｎ＝ＰＶｄｄとなる。従って、駆動トランジスタＴ４のゲート電位Ｖｇは、Ｖｎの変化に応じてシフトする。なお、駆動トランジスタＴ４のゲートとソースの間には、寄生容量Ｃｐが存在するため、ゲート電位ＶｇはこのＣｐの影響を受ける。
（ｉｖ）発光（ＧＬ＝Ｌレベル，ＣＳ＝Ｈレベル，ＥＳ＝Ｈレベル）
次に、発光セットラインＥＳをＨレベルにすることによって、図６に示すように、駆動制御トランジスタＴ５がオンし、これによって駆動トランジスタＴ４からの駆動電流が有機ＥＬ素子ＥＬに流れる。このときの駆動電流は、駆動トランジスタＴ４のゲート電圧によって決定される、駆動トランジスタＴ４のドレイン電流となるが、このドレイン電流は駆動トランジスタＴ４のしきい値電圧Ｖｔｐとは、関係ないものとなり、しきい値電圧の変動に伴う発光量の変動を抑えることができる。
【００２９】
これについて図７に基づいて説明する。
【００３０】
上述のように、（ｉｉ）リセット後は、図において、○で示したように、Ｖｎ（＝Ｖｓｉｇ）は、Ｖｓｉｇ（ｍａｘ）〜Ｖｓｉｇ（ｍｉｎ）の間の値であり、ＶｇはＰＶｄｄから駆動トランジスタＴ４のしきい値電圧Ｖｔｐだけ減じた電圧Ｖｇ０となる。すなわち、Ｖｇ＝Ｖｇ０＝ＰＶｄｄ＋Ｖｔｐ  （Ｖｔｐ＜０）、Ｖｎ＝Ｖｓｉｇである。
【００３１】
そして、（ｉｉｉ）の電位固定に入ると、Ｖｎは、ＶｓｉｇからＰＶｄｄまで変化するので、その変化量ΔＶｇは、Ｃｓ、Ｃｐの容量を考慮して、ΔＶｇ＝Ｃｓ（ＰＶｄｄ−Ｖｓｉｇ）／（Ｃｓ＋Ｃｐ）と表せる。
【００３２】
よって、Ｖｎ，Ｖｇは、図において●で示したように、Ｖｎ＝ＰＶｄｄ，Ｖｇ＝Ｖｔｐ＋ΔＶｇ＝ＰＶｄｄ＋Ｖｔｐ＋Ｃｓ（ＰＶｄｄ−Ｖｓｉｇ）／（Ｃｓ＋Ｃｐ）となる。
【００３３】
ここで、Ｖｇｓ＝Ｖｇ−ＰＶｄｄであるので、Ｖｇｓ＝Ｖｔｐ＋Ｃｓ（ＰＶｄｄ−Ｖｓｉｇ）／（Ｃｓ＋Ｃｐ）となる。
【００３４】
一方、ドレイン電流Ｉは、Ｉ＝（１／２）β（Ｖｇｓ−Ｖｔｐ）2と表され、上式を代入することによって、ドレイン電流Ｉは次のように表される。
Ｉ＝（１／２）β｛Ｖｔｐ＋Ｃｓ（ＰＶｄｄ−Ｖｓｉｇ）／（Ｃｓ＋Ｃｐ）−Ｖｔｐ｝2
＝（１／２）β｛Ｃｓ（ＰＶｄｄ−Ｖｓｉｇ）／（Ｃｓ＋Ｃｐ）｝2
＝（１／２）βα（Ｖｓｉｇ−ＰＶｄｄ）2
ここで、α＝｛Ｃｓ／（Ｃｓ＋Ｃｐ）｝2，βは駆動トランジスタＴ４増幅率であり、β＝μεＧｗ／Ｇｌであり、μはキャリアの移動度、εは誘電率、Ｇｗはゲート幅、Ｇｌはゲート長である。
【００３５】
このように、ドレイン電流Ｉの式には、Ｖｔｐは含まれず、Ｖｓｉｇ−ＰＶｄｄの２乗に比例することになる。従って、駆動トランジスタＴ４のしきい値電圧のバラツキの影響を排除してデータ電圧Ｖｓｉｇに応じた発光を達成することができる。
【００３６】
上述の説明では、１画素についての動作についてのみ説明した。実際には、表示パネルは、マトリクス状に画素が配置されており、これらのそれぞれについて対応する輝度信号に応じたデータ電圧Ｖｓｉｇを供給して各有機ＥＬ素子を発光させる。すなわち、図８に示すように、表示パネルには、水平スイッチ回路ＨＳＲと、垂直スイッチＶＳＲが設けられており、これらの出力によってデータラインＤＬ、ゲートラインＧＬ、その他発光セットラインＥＳなどの状態が制御される。特に、水平方向の各画素には、１つのゲートラインＧＬが対応づけられており、このゲートラインＧＬは垂直スイッチＶＳＲによって、１つずつ順に活性化される。次に、１つのゲートラインＧＬが活性化される１水平期間に、水平スイッチＨＳＲによってすべてのデータラインＤＬにデータ電圧が点順次で供給され、これが１水平ライン分の画素回路にデータが書き込まれる。そして、各画素回路において、１垂直期間後まで書き込まれたデータ電圧に応じた発光がされる。
【００３７】
次に、１水平ライン内の各画素に対するデータの書き込み手順について、図９に基づいて説明する。
【００３８】
まず、１水平期間の開始を示すイネーブル信号ＥＮＢのＬレベルの後に、すべてのデータラインＤＬに点順次でデータ電圧Ｖｓｉｇを書き込む。すなわち、データラインＤＬには、容量などが接続されており、電圧信号をセットすることで、データラインＤＬにそのデータ電圧Ｖｓｉｇが保持される。そこで、各列の画素についてのデータ電圧Ｖｓｉｇを順次対応するデータラインＤＬにセットすることで、すべてのデータラインＤＬにデータ電圧Ｖｓｉｇをセットする。
【００３９】
そして、このデータのセットが終了した段階で、ＨｏｕｔをＨレベルとして、ゲートラインＧＬをＨレベルとして活性化し、上述した１つの水平方向の各画素について動作を行い、各画素におけるデータ書き込み、発光が行われる。
【００４０】
このようにして、通常のビデオ信号（データ電圧Ｖｓｉｇ）を順次データラインＤＬに書き込み、これを画素回路にセットして、発光させることができる。
【００４１】
次に、他の方式について、図１０に基づいて説明する。この例では、イネーブルラインＥＮＢがＬレベルの期間に、発光セットラインＥＳをＬレベルにし、イネーブルラインＥＮＢがＨレベルに立ち上がるときにゲートラインＧＬをＨレベル（活性化）とする。この状態で、データ電圧Ｖｓｉｇを順次データラインＤＬにセットする。そして、すべてのデータラインＤＬにデータ電圧Ｖｓｉｇをセットした場合には、発光セットラインＥＳをＨレベルとして、上述のディスチャージを行い、その後発光セットラインＥＳをＬレベルに戻す。ゲートラインＧＬは、イネーブルラインＥＮＢの立ち下がりに同期してＬレベルに戻り、イネーブルラインＥＮＢがＬレベルの時にイネーブルラインＥＮＢをＨレベルに戻す。これによって、上述の例と同様の動作が行われる。なお、容量セットラインＣＳは、ゲートラインＧＬがＨレベルの期間にＬレベルであり、ゲートラインＧＬの立ち上がりより若干早くＬレベルになり、立ち下がりより若干遅くＨレベルに戻る。
【００４２】
図１１には、図１に記載された画素回路を利用した表示パネルについてのレイアウトを示してある。
【００４３】
まず、容量セットラインＣＳが各行の画素の上端部に沿って伸びている。図における画素において、各画素の右端部分には、データラインＤＬが列方向に伸びている。そして、各データラインＤＬのすぐ左側には電源ラインＰＶｄｄがほぼ平行に列方向に伸びている。なお、図示した画素の下の段の画素においては、各画素の左端部分にデータラインＤＬおよび電源ラインＰＶｄｄが配置されている。
【００４４】
また、画素の中央やや上部には、画素を横切ってゲートラインＧＬが伸びている。また、各画素の下端部に沿って発光セットラインＥＳが配置されている。
【００４５】
ゲートラインＧＬの画素の右端に近い部分には、上方に向けて突出部分が設けられ、ここがｎチャンネル選択トランジスタＴ１のゲート電極Ｔ１ｇになっている。すなわち、このゲート電極Ｔ１ｇの厚み方向の下方には、ゲート絶縁膜を介し半導体層１１２が設けられており、この半導体層１１２がゲートラインＧＬに沿って伸びその右端がコンタクトによってデータラインＤＬが接続されている。
【００４６】
また、半導体層１１２は、ゲート電極Ｔ１ｇの下方を左方向に伸び、ここで、容量セットラインＣＳ方向にほぼ方形に広がっている。そして、この方形に広がった部分には、ゲート絶縁膜を介してゲート電極と同一層の容量電極ＳＣが形成され、この容量電極ＳＣがゲート絶縁膜を介し半導体層１１２と対応する部分が容量Ｃｓとなっている。
【００４７】
また、容量Ｃｓを構成する半導体層１１２の一部は容量セットラインＣＳに沿って右側に伸び、コンタクトによって電源ラインＰＶｄｄに接続されている。また、半導体層１１２の容量Ｃｓ側と、電源ラインＰＶｄｄ側の中間部分の厚み方向上方には、容量セットラインＣＳからの突出部分が位置しており、この突出部分は、ゲート絶縁膜を介し半導体層１１２の厚み方向上方に位置して、ここがｎチャネルの電位制御トランジスタＴ２となっている。
【００４８】
容量Ｃｓの画素中央部のゲートラインＧＬの直上には、コンタクトが設けられ、このコンタクトによってメタル配線１１８が接続され、このメタル配線１１８がゲートラインＧＬをまたいでゲートラインＧＬの下方に至り、そこで、コンタクトによって半導体層１２０に接続されている。
【００４９】
この半導体層１２０は、一旦右方向に伸びその後データラインＤＬおよび電源ラインＰＶｄｄとの間をこれらに沿って下方に伸び、中間部分で左側に伸びる枝部が設けられるとともに、発光セットラインＥＳの手前で左方向に曲がっている。この半導体層１２０のゲートラインＧＬに沿って右方向に伸びる部分の厚み方向上方にゲートラインＧＬから伸びる突出部分がゲート絶縁膜を介して設けられ、これがｎチャネルの短絡トランジスタＴ３のゲート電極Ｔ３ｇになっている。すなわち、この部分が駆動トランジスタＴ４のゲートとソース間を接続する短絡トランジスタＴ３を構成する。
【００５０】
メタル配線１１８は、短絡トランジスタＴ３と接続されるコンタクトの下方において、コンタクトによってゲートラインＧＬと同層のゲート配線に接続され、このゲート配線が電源ラインＰＶｄｄと平行に伸びここがｐチャネルの駆動トランジスタＴ４のゲート電極Ｔ４ｇになっている。すなわち、このゲート電極Ｔ４ｇの厚み方向下方にはゲート絶縁膜を介し上下方向の伸びる半導体層１３２が設けられており、この半導体層１３２の一端（ドレイン：図における上側）はコンタクトによって電源ラインＰＶｄｄに接続されている。半導体層１３２の図における下側は、一旦左側に曲がった後、コンタクトでメタル配線に接続され、このメタル配線にコンタクトによって前記半導体層１２０の中間部から左側に伸びる枝部に接続されている。
【００５１】
また、半導体層１２０の下端部は、発光セットラインＥＳに沿って左側に伸び、この部分の厚み方向上方には、ゲート絶縁膜を介し、発光セットラインＥＳの一部が突出して、ｎチャネルの駆動制御トランジスタＴ５のゲート電極Ｔ５ｇが形成され、ここに駆動制御トランジスタＴ５が形成されている。半導体層１２０の下端左側の端部にはコンタクトによって画素電極が接続されている。そして、この画素電極の厚み方向上方に有機発光層を介し全画素共通の陰極が形成されて有機ＥＬ素子が形成される。
【００５２】
なお、厚み方向としては、ガラスなどの透明基板上にＴＦＴが形成され、その上に画素毎の透明電極（陽極）が形成され、その上に有機発光層を介し全画素共通のアルミニウムなどの陰極が形成される。ＴＦＴは、ガラス基板上にまずバッファ層が形成され、その上に半導体層１１２，１２０，１３２が所定の位置に形成される。半導体層を覆ってゲート絶縁膜が形成され、その上にゲートラインＧＬ、容量電極などがモリブデンやクロムなどで形成される。このゲートラインＧＬなどの層を覆って層間絶縁膜が形成され、その上層の電源ラインＰＶｄｄ、データラインＤＬなどのメタル（例えばアルミニウム）配線などが形成される。そして、これらのメタル配線を覆ってアクリル樹脂などの平坦化層が形成され、その上にＩＴＯ、ＩＺＯなどの透明電極（画素電極）が構成される。
【００５３】
このように、本実施形態によれば、画素の図における上側に容量セットラインＣＳが配置され、画素の図における下側に発光セットラインＥＳが配置され、ゲートラインＧＬは、容量セットラインＣＳから若干下側に配置されている。
【００５４】
このような配置によって、ゲートラインＧＬの上側に電位制御トランジスタＴ２と、選択トランジスタＴ１を配置できる。特に選択トランジスタＴ１をゲートラインＧＬに沿って配置することで、ゲートラインＧＬの突出部を選択トランジスタＴ１のゲート電極Ｔ１ｇにできる。一方、電位制御トランジスタＴ２は容量セットラインＣＳに沿って形成されるため、そのゲート電極Ｔ２ｇも容易に形成できる。また、電位制御トランジスタＴ２の電源ラインＰＶｄｄとのコンタクトも画素の隅に位置し、効率的な配置になる。そして、電位制御トランジスタＴ２と選択トランジスタＴ１との間の空間に容量Ｃｓを形成できゲートラインＧＬの上側の空間を効果的に利用できる。
【００５５】
また、短絡トランジスタＴ３をゲートラインＧＬの下側に沿って配置し、駆動制御トランジスタＴ５を発光セットラインＥＳに沿って形成したため、短絡トランジスタＴ３および駆動制御トランジスタＴ５のゲート電極Ｔ３ｇ、Ｔ５ｇも容易に形成できる。さらに、短絡トランジスタＴ３と駆動制御トランジスタＴ５の接続を半導体層１２０とし、これを電源ラインＰＶｄｄと、データラインＤＬの間の空間の厚み方向下側に配置したため、この配線が開口率に及ぼす影響を少なくできる。また、駆動トランジスタＴ４を電源ラインＰＶｄｄに沿って配置したため、開口率の減少を抑えて、効率的な配置となっている。
【００５６】
また、上述の図１１に示したようなレイアウトは、水平方向の制御ラインがゲートライン以外に２本存在する回路であれば同様に適用できる。例えば、特許文献１に記載されたような回路にも適用可能である。
【図面の簡単な説明】
【００５７】
【図１】実施形態に係る画素回路の構成を示す図である。
【図２】動作を説明するチャート図である。
【図３】ディスチャージ工程を説明する図である。
【図４】リセット工程を説明する図である。
【図５】電位固定工程を説明する図である。
【図６】発光工程を説明する図である。
【図７】リセットから電位固定工程における電位変化の状態を説明する図である。
【図８】パネルの全体構成を示す図である。
【図９】データセットのタイミング例を示す図である。
【図１０】データセットの他のタイミング例を示す図である。
【図１１】実施形態の画素回路のレイアウトを示す図である。
【図１２】従来の画素回路の一例を示す図である。
【符号の説明】
【００５８】
Ｔ１  選択トランジスタ、Ｔ２  電位制御トランジスタ、Ｔ３  短絡トランジスタ、Ｔ４  駆動トランジスタ、Ｔ５  駆動制御トランジスタ、１１２，１２０，１３２  半導体層、１１８  メタル配線、ＣＳ  容量セットライン、Ｃｓ  容量、ＤＬ  データライン、ＥＬ  有機ＥＬ素子、ＥＳ  発光セットライン、ＧＬ  ゲートライン、ＰＶｄｄ  電源ライン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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