(57)【特許請求の範囲】
【請求項１】
トライレベルのスクランブルを用いるデジタルアナログ変換器システムであって：
負のデータ依存式スクランブラ回路と正のデータ依存式スクランブラ回路を含むトライレベルのスクランブラシステムであって、
正と負の周期の間のクロスオーバー間の電流の反転による低レベルの歪みを減らすために、入力コードが正の周期の部分にある場合に、前記負のデータ依存式スクランブラ回路を無効化し、入力コードが負の周期の部分にある場合に、前記正のデータ依存式スクランブラ回路を無効化し、入力コードがゼロの状態で、両方のスクランブラ回路を無効化するため、トライレベルのバイナリコード入力に応答するよう構成される、スクランブラシステム
を有することを特徴とする、デジタルアナログ変換器システム。
【請求項２】
前記デジタルアナログ変換器システムは、デジタルアナログ変換器をさらに含むことを特徴とする、請求項１に記載のデジタルアナログ変換器システム。
【請求項３】
前記スクランブラシステムは、
負のコードの周期の部分の間に、負の前記スクランブラ回路の出力を前記デジタルアナログ変換器へ渡し、かつ正の前記スクランブラ回路の出力をブロックし、
正のコードの周期の部分の間に、正の前記スクランブラ回路の出力を前記デジタルアナログ変換器へ渡し、かつ負の前記スクランブラ回路の出力をブロックし、
ゼロのコードにおいて、両方のスクランブラ回路の出力をブロックするための、前記入力コードに応答するスクランブラスイッチ回路
を含むことを特徴とする、請求項２に記載のデジタルアナログ変換器システム。
【請求項４】
前記デジタルアナログ変換器システムは、
前記デジタルアナログ変換器の出力に接続されるインバータ回路と、
負の周期の部分又は正の周期の部分にある前記入力コードに応じて、それぞれ、前記インバータ回路の出力と前記デジタルアナログ変換器の出力とを選択的に送信するために、前記入力コードに応答する出力スイッチ回路と
をさらに含むことを特徴とする、請求項２に記載のデジタルアナログ変換器システム。
【請求項５】
前記デジタルアナログ変換器は、等しく重み付けされた要素を用いるシグマデルタ変調器を含むことを特徴とする、請求項２に記載のデジタルアナログ変換器システム。
【請求項６】
前記スクランブラシステムは、無効化されたスクランブラ回路の状態を記憶し、該スクランブラ回路が再び有効化された場合に、該状態において再開するようさらに構成される
ことを特徴とする、請求項１に記載のデジタルアナログ変換器システム。
【請求項７】
前記スクランブラシステムは、図１０の表ＩＩにおいて説明されるゼロコードのクロスオーバーロジックに従って動作する状態装置
を含むことを特徴とする、請求項１に記載のデジタルアナログ変換器システム。
【請求項８】
デジタルアナログ変換器システムにおけるトライレベルのスクランブルの方法であって、
正と負の周期の間のクロスオーバー間の電流の反転による低レベルの歪みを減らすために、トライレベルのバイナリコード入力に応じて：
入力コードが正の周期の部分にある場合に、負のデータ依存式スクランブラ回路を無効化する段階と；
入力コードが負の周期の部分にある場合に、正のデータ依存式スクランブラ回路を無効化する段階と；
ゼロの入力コードに関して両方のスクランブラ回路を無効化する段階と；
を含むことを特徴とする、方法。
【請求項９】
前記トライレベルのスクランブルの方法は、無効化されたスクランブラ回路の状態を記憶する段階と、該スクランブラ回路が再び有効化された場合に、該状態におけるスクランブルを保証する段階と
をさらに含むことを特徴とする、請求項８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、請求項１及び８の前提条項（pre-characterizing  clauses）による、マルチレベルのスクランブルを用いたデジタルアナログ変換器システム及び方法に関する。
【背景技術】
【０００２】
電流ステアリング型デジタルアナログ変換器（DAC）に対するマルチレベルの要素（element）の使用は、低い信号レベルにおいて、DAC出力へ転換されるノイズ電流の量を最小化する、最近の手法である。例えば、トライレベルのようなマルチレベルの要素（element）は、その出力が三つの可能なレベルをもたらす、可逆である点を除いて、バイレベルの要素と同様である。標準的なサーモメータエンコード（thermometer  encoding）とデータ依存式スクランブル（data  directed  scrambling）技術は、トライレベルの要素を用いて構成されるDACへ適用できない。Nguyenらにより発明された新しい方式（米国特許第7,079,063B1号）は、データ依存式スクランブル方式（data  directed  scrambling）を用いて、この問題に取り組んでいる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第７０７９０６３号明細書
【特許文献２】米国特許第６６１４３７７号明細書
【特許文献３】米国特許第７９９４９５７号明細書
【特許文献４】米国特許第７８１２７５３号明細書
【特許文献５】米国特許第４７７５９８５号明細書
【特許文献６】米国特許出願公開第２００３／０１９７６３３号明細書
【特許文献７】米国特許出願公開第２０１０／０３２８１２４号明細書
【特許文献８】米国特許出願公開第２０１０／０２４５１４２号明細書
【非特許文献】
【０００４】
【非特許文献１】Khiem  Nguyen  et  al.,  A  108  dB  SNR,  1.1  mW  Oversampling  Audio  DAC  With  A  Three-level  DEM  Technique,  IEEE  Journal  of  Solid-State  Circuits,  Vol.  43,  No.12,  December  2008,  P2592-P2600
【非特許文献２】K.  Ola  Andersson  et  al.,  Dynamic  Element  Matching  in  Decomposed  Digital-to-Analog  Converters,  Norchip  Conference  2004,  8-9  Nov.  2004,  P187-P190
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、この解は、正と負の領域（domains）の間のクロスオーバー（crossover）間の電流ソースの要素の反転を説明しない。その結果は、低レベルの歪み成分（distortion  products）である。その問題は、それらが、正の向きにおける出力か、あるいは負の向きにおける出力かを意識することなく、スクランブル又はシャッフルされた要素に起因する。
【０００６】
このことを考慮して、本発明は、負（negative）の周期（cycle）又は領域（domain）の間のクロスオーバー間の電流の反転によって低レベルの歪みを減らす、マルチレベルのスクランブルを用いた、改善されたデジタルアナログ変換器システム及び方法を提供することを目指す。  
これは、請求項１及び８による、デジタルアナログ変換器システム及びその関連する方法によって達成される。従属項は、対応する、さらなる進歩と改善に関連する。
【課題を解決するための手段】
【０００７】
ゼロクロスオーバー間の電流の反転によって、低レベルの歪みを減らす、マルチレベルのスクランブルを用いる、改善されたデジタルアナログ変換器システム及び方法を実現する本発明は、入力コードが正の周期の部分にある場合に、負のデータ依存式スクランブラ回路を無効化し、入力コードが負の周期の部分にある場合に、正のデータ依存式スクランブラ回路を無効化し、ゼロの入力コードに関して両方のスクランブラ回路を無効化することによって達成することができる。本発明は、しかしながら、他の実施形態において、全てのこれらの目的を達成する必要はなく、そのクレームは、これらの目的を達成可能な構成又は方法に限定されるべきではない。
【０００８】
本発明は、負のデータ依存式スクランブラ回路と正のデータ依存式スクランブラ回路を有するトライレベルのスクランブラシステムであって、正と負の周期の間のクロスオーバー間の電流の反転による低レベルの歪みを減らすために、入力コードが正の周期の部分にある場合に、負のデータ依存式スクランブラ回路を無効化し、入力コードが負の周期の部分にある場合に、正のデータ依存式スクランブラ回路を無効化し、ゼロの入力コードに関して両方のスクランブラ回路を無効化するため、トライレベルのバイナリコード入力に応答するよう構成される、スクランブルシステムを含む、トライレベルのスクランブル方法を用いたデジタルアナログ変換器システムを特徴付ける。
【０００９】
好ましい実施形態において、デジタルアナログ変換器がさらに含まれ得る。スクランブラシステムは、負のコードの周期の部分の間に、負のスクランブラ回路の出力をデジタルアナログ変換器へ渡し、かつ正のスクランブラ回路の出力をブロックし、正のコードの周期の部分の間に、正のスクランブラ回路の出力をデジタルアナログ変換器へ渡し、かつ、負のスクランブラ回路の出力をブロックし、ゼロのコードにおいて、両方のスクランブラ回路の出力をブロックするための入力コードに応答するスクランブラスイッチ回路を含み得る。デジタルアナログ変換器の出力に接続されるインバータ回路と、負又は正の周期の部分のそれぞれにおける入力コードに応じて、インバータ回路の出力とデジタルアナログ変換器の出力とを選択的に送信するために、入力コードに応答する出力スイッチ回路が、さらに存在する。デジタルアナログ変換器は、等しく重み付けされた要素を用いるシグマデルタ変調器を含み得る。スクランブラシステムは、無効化されたスクランブラ回路の状態を記憶し、該スクランブラ回路が再び有効化された場合に、該状態において再び開始するようさらに構成され得る。スクランブラシステムは、図１０の表ＩＩにおいて説明されるゼロコードのクロスオーバーロジックに従って動作する状態装置を含み得る。
【００１０】
本発明は、正と負の周期の間のクロスオーバー間の電流の反転による低レベルの歪みを減らすために、トライレベルのバイナリコード入力に応じて、入力コードが正の周期の部分にある場合に、負のデータ依存式スクランブラ回路を無効化する段階と、入力コードが負の周期の部分にある場合に、正のデータ依存式スクランブラ回路を無効化する段階と、ゼロの入力コードに関して両方のスクランブラ回路を無効化する段階と、を含む、デジタルアナログ変換器システムにおけるトライレベルのスクランブリングの方法をさらに特徴付ける。
【００１１】
好ましい実施形態において、当該方法は、無効化されたスクランブラ回路の状態を記憶する段階と、該スクランブラ回路が再び有効化された場合に、該状態におけるスクランブルを保証する段階と、をさらに含む。
【００１２】
以下において、本発明は、添付される図面への参照を用い、例としてさらに説明される。
【図面の簡単な説明】
【００１３】
【図１】デジタルアナログ変換器への入力の前に、入力コードのスクランブル又はシャッフルを用いる、先行技術のシグマデルタ型デジタルアナログ変換器システムについての略ブロック図。
【図２】先行技術のスクランブラ回路及びデジタルアナログ変換器についての略ブロック図。
【図３】スクランブルの有無、及びＮｇｕｙｅｎらの米国特許第７，０７９，０６３Ｂ１号のデータ依存の符号を意識しない（sign-incognizant）アプローチによる、インバンドノイズ及びアウトオブバンドノイズを表す図。
【図４】バイレベルの要素を用いたスクランブルの結果を説明する図。
【図５】マルチレベルの要素を用いたスクランブルの結果を説明する図。
【図６】トライレベルのデータ依存式スクランブラ回路において用いられるスクランブラセルの略図。
【図７】先行技術のデータ依存式スクランブラ回路のための真理値表。
【図８Ａ】ゼロクロスオーバーにおいて導入される誤りを説明する、先行技術のスクランブリングセルの略図。
【図８Ｂ】ゼロクロスオーバーにおいて導入される誤りを説明する、先行技術のスクランブリングセルの略図。
【図９】本発明による、マルチレベルのスクランブルを用いた、デジタルアナログ変換器システムの一実施形態の略ブロック図。
【図１０】本発明の一実施形態におけるスクランブラシステム及び方法の真理値表。
【図１１】本発明により影響される、比較によるインバンドノイズの現象を説明する図。
【図１２】本発明の方法の一実施形態を説明するフローチャート。
【発明を実施するための形態】
【００１４】
この出願は、合衆国法典第３５巻第１１９条、第１２０条、第３６３条、第３６５条、及び、米国特許法施行規則§１．５５、§１．７８の下で、仮出願番号６１／２４４，４９７（２００９年９月２２日出願）の利益と優先権を主張するものであり、この参照によって、ここに組み込まれる。
【００１５】
以下に開示される好ましい実施形態だけでなく、本発明は、他の実施形態が可能であり、又は、様々な方法において実践され、若しくは実行され得る。従って、本発明は、本出願において、以下の説明において説明され、あるいは図面において示される、構成の詳細と要素の配列に、制限されないことが理解されるべきである。ここで単一の実施形態のみが説明される場合であっても、そのクレームは、その実施形態に制限されない。さらに、そのクレームは、特定の除外、制限又は放棄を明示する、明らかで説得力のある証拠がない限り、限定的に解釈されるべきではない。
【００１６】
図１において、マルチビットの連続的な時間出力（time  output）の段階を用いた、基本的なΣΔ型デジタルアナログ変換器（DAC）１０が示される。例えば、２０ビットの４８kHzのデジタル入力信号は、サンプリングレートを増加させ、演算を例えば６．５MHzへ増加させる、サンプルレート変換器及びデジタル補間器１２へ伝えられる。６．５MHzのクロックは、変換・補間器１２からの２０ビットの出力と、信号を成形するノイズを受信する、マルチビットのΣΔ型デジタル変調器１４をさらに操作し、６ビットの出力がサーモメータエンコーダ１６へ提供される。サーモメータエンコーダ１６は、順に、６４ビットの出力を、例えば、デジタルアナログ変換器（DAC）回路１８へ提供する。DAC回路１８は、量子化ノイズ２２を含むサイン波２０を生成する。量子化ノイズは、クリーンなサイン波２６を生ずるために、アナログ増幅器／フィルタ２４によって除去される。アナログの不一致は、いくつかのレベルを不正に重み付けさせるため、スクランブラ回路３０が用いられる。
【００１７】
Nguyen型のスクランブラでは、周期の正の部分においてはスクランブラ回路３０の出力を、周期の負の部分の間にはインバータ３１によって反転されたスクランブラ回路３０の反転出力を、DAC１８に提供するため、（トライレベルの要素を用いるDACに特有である）スイッチ回路であるmuxが提供される。スクランブル又はシャッフルを有しないシステムでは、出力波形の特定の部分における、いかなる不一致も保存したまま、何度も繰り返し、入力の同一の部分を表すために、同一の要素（例えば、電流ソース）が用いられる。スクランブルを用いることで、異なる要素又は電量ソースが、入力の同一の部分に適用される。あるいは、示される別の方法において、入力の同一の部分は、毎回、異なる要素又は電流ソースによって供給され得る。このことは、図２において示される。図２において、スクランブラ回路３０’への、サーモメータエンコードされたデジタル入力は、サイン波の外観を有する。しかし、スクランブル後では、スクランブラ回路３０’の出力は、いかなる単一の要素又は電流ソースも、入力の同一の部分へ常に寄与しないように、入力全体に分布する電流ソースを示す。
【００１８】
再マップ、スクランブル又はシャッフルを行わない場合には、信号は、図３において、歪み成分４２を伴う。この歪みは、一つ以上の要素又は電流ソースが不一致であるかどうかによってもたらされ、出力における誤り（error）は、周期ごとに、サイン波の中の同一の場所において生ずる。ランダムの再マップ又はスクランブルを用いると、不一致による誤りは、信号４０との関係でさらに有意な、ホワイトノイズ４４をもたらす。ホワイトノイズは、ノイズが、４４’においてアウトオブバンドであり、インバンド領域４６において十分削減されるように、形成され得る。本参照によってその全体がここに組み込まれる、Nguyenらによる米国特許第７，０７９，０６３Ｂ１号は、トライレベルの要素への、ノイズ成形された（noise  shaped）スクランブル方法についての応用を開示する。Nguyenらによって教示される、かかるトライレベルのデータ依存式スクランブルは、ここで開示される本発明の実施形態の根本となる基礎的要素である。しかし、ゼロクロスオーバーにおいて、例えば電流ソースである要素が反転されるため、不一致の方向（direction）がさらに反転され、ゼロクロスオーバーの場所において、一次のノイズ形成が破壊されるという欠点を有する。
【００１９】
この問題は、図４及び図５を参照することで、よりよく理解することができる。図４は、サイン波５８を構成するための、四つのレベルを表す、バイレベル（bi-level）の要素５０、５２、５４及び５６を用いる。例示のために、バイレベルの要素５０は不一致であり、他の三つの５２、５４、５６は完全であるとする。要素５０は、提供すべき電流より多くの電流を提供すると仮定する。要素５０は、点Ｃにおいてのみ存在するため、要素５０による歪みは、正の半周期６０の残りを通してわずかな増加５８’が描かれる、点Ｃにおいてのみ、発生する。負の半周期６２において、要素５０の影響はない。誤りは常に正であるため、誤りは平均化され、アウトオブバンドにシフトされるか、あるいはノイズ成形され得る。従って、古典的な、ノイズ成形されたスクランブル方法は、バイレベルの要素に対して適切に機能する。しかしながら、Nguyenらによって教示されるトライレベルの要素に対して、これは正しく動作しない。Nguyenらの方法において、サイン波７４を提供するために、例えば、二つのトライレベルの要素７０、７２を用いて、５レベルのデータ依存式スクランブルを表すことができる。例示のために、要素又は電流ソース７０は、提供すべき電流より少ない電流を提供するものとする。サイン波７４の正の部分７６における点Ａ’、Ｂ’、Ｄ’、Ｅ’において、影響はない。しかし、点Ｃ’において影響がある。架空の線８０によって示されるように、より高いピークとなるべきであるが、要素７０からの低い電流によって、領域７８においてサイン波７４が平らになるためである。ゼロクロスオーバー点Ｅ’の後、要素７０は、負の部分８２において、再び、結果に影響する。８６においては、より高いピークとなるべきであるが、小さな電流の寄与によって、サイン波７４が歪み、平らなグラフ８４がもたらされる。しかしながら、図４におけるサイン波５８を有する場合と異なり、図５におけるサイン波７４は、正の部分７６に対し、負の部分８２において、反転された不一致の誤りを有する。従って、一次成形（first  order  shaping）は、ゼロクロスオーバー（zero  crossover）において崩壊する。要素７０、７２の出力の応用についての本発明は、例えば、DAC回路の出力においてインバータ３１を使用することによって、Nguyenらの方法において成し遂げられる。これにより、mux２９は、DAC出力及び反転されたDAC出力とともに提供され、周期の正の部分において伝えるためのDAC出力と、周期の負の部分の間に伝えるためのインバータ出力とを選択できる。
【００２０】
図６の、データ依存式スクランブラにおいて用いられ、Nguyenらによるスクランブラ（米国特許第７，０７９，０６３Ｂ１号）において用いられ得る、典型的なスクランブリングセル９０は、二つのマルチレベル（本ケースではトライレベル）の入力９２、９４を、Ain、Binにおいて含む。これらの入力は、示されるように、＋１、０又は−１であり得る。セル９０は、AoutとBoutにおいて、＋１、０又は−１であり得る、二つのマルチレベルの出力９６、９８を同様に有する。
【００２１】
先行技術のスクランブラの動作は、図７の、多数の列を含む表１に示されている。
【００２２】
状態の列１００、入力の列Ain１０２、Bin１０４、出力の列Aout１０６、Bout１０８及び状態の列１１０
最初の三つの行のグループ１１２において、データは交換不可能であり、状態の変化は存在しない。状態の列１００におけるXは、状態が無関係であることを示し、列１１０における「状態」の語は、この状態が何であろうと保たれることを示す。データが交換不可能であることは、入力が同一である場合、すなわち、AinとBinが0と0；+1と+1；又は-1と-1である場合に、出力AoutとBoutは、それぞれ、同じ、0と0；+1と+1；又は-1と-1であるという事実から理解することができる。交換が存在せず、単なる、率直なパススルーである。行のグループ１１４によって示されるように、状態0において、交換（swap）は存在しないが、状態が前に進む。したがって、行１１４のAinとBinの入力が何であれ、AoutとBoutの出力は同一であり得る。入力が+1と0である場合に、ある新しい状態が存在し、その新しい状態は、状態1となり得る。入力が0と+1である場合に、新しい状態は、状態2となり得る。同様に、入力が-1と0である場合に、新しい状態は、1となり得る。入力が0と-1である場合に、新しい状態は、2となり得る。状態1である行のグループ１１６において、出力は、入力が何であるかに関わらず、常に、第一の所定の順序となり、システムは、それぞれの場合において、状態0へ戻される。したがって、AinとBinが+1と0であるか、0と+1であると、出力は、常に0と+1となり得る。入力がAin=+1；Bin=0である場合には、交換が存在する。なぜなら、出力は、Aout=0、Bout=+1であるためである。一方、二番目の行で示されるように、入力がAin=0、Bin=+1である場合には、出力はAout=0；Bout=+1となるように、交換は存在しない。入力が、Ain=-1、Bin=0又はAin=0、Bin=-1の、グループ１１６における残りの二つの行についても、同様である。グループ１１８の状態2において、出力は、常に第二の所定の順序となり、システムは、状態0へと戻る。従って、グループ１１８の状態2における出力は、最初の二つの行において示されるように、正の部分に対しては、常に+1と0となり、最後の二つの行において示されるように、負の部分に対しては、常に0と-1となる。従って、入力がAin=+1、Bin=0である場合に、出力はAout=+1、Bout=0となり、交換は存在しない。一方で、入力がAin=0、Bin=+1である場合に、出力がAout=+1、Bout=0となるため、交換が存在する。所定の出力の順序が常に0と-1である、最後の二つの行で示されるように、周期の負の部分に対しても、同様である。
【００２３】
動作において、グループ１１４の一番目の行の、状態0における入力が、入力Ain=+1、Bin=0であるとすると、出力は、Aout=+1、Bout=0となり、システムは、状態１となる。ここでグループ１１６を参照し，入力が、Ain=+1、Bin=0であるとすると、出力は、Aout=0、Bout+1となり、交換が生じ、システムは状態0へ戻る。グループ１１４を含む状態0に戻り、Ain=0、Bin=-1の入力があると，例えば、出力は、Aout=0、Bout=-1となり、交換は生じないが、システムは状態2へ進む。グループ１１８の状態2において、Ain=0、Bin=+1の入力があると、出力は、Aout=+1、Bout=0となり、交換が生じ、システムは状態0へ戻る。従って、先行技術の構成を用いると、正のデータと負のデータが、独立にスクランブルされる。スクランブルの基準（integrity）、すなわち、一次成形は、ゼロコードクロスオーバー間で保存されず、残留歪みのトーン（residual  distortion  tones）をもたらす。
【００２４】
先行技術における誤りの生成は、図６のスクランブリングセル９０のような（より詳細には、図８Ａと図８Ｂのスクランブリングセル９０’によって示される）、一つのセルを検討することによって、理解することができる。図８Ａのサンプリングセル９０’は、例えば電流ソース１２０と１２２である、二つの要素を含む。電流ソース１２０は、+1/2μaの電流を供給し、電流ソース１２２は、-1/2μaの電流を供給する。電流ソース１２０と１２２が完全に一致し、スイッチが示されるように設定される（スイッチ１２４と１３０が閉じられ、スイッチ１２６と１２８が開かれる）と、+1/2μaと-1/2μaとの間の出力１３２、１３４の差は、１μaとなる。ここで、電流ソース１２０が不一致であり、+1/2μaをやや上回るとすると、差分の出力は、1μaではなくなり、δの誤りを反映した、+(1+δ)となる。これは、周期の正の部分における動作を表す。図８Ｂにおいて説明される、周期の負の部分において、電流ソース１２２は、依然として-1/2μaを供給し、電流ソース１２０は、依然として+1/2μaをやや上回る電流を供給する。しかしながら、ここでスイッチが反対に設定される。すなわち、スイッチ１２４と１３０が開かれ、スイッチ１２６と１２８が閉じられる。ここで、-1/2μaが、出力１３２上に表れるが、出力１３４上では、+1/2μaをやや上回る。従って、差分の出力は、-(1+δ)μaとなる。すなわち、誤りは、周期の負の部分において、周期の正の部分と同じになる。その誤りは、ゼロにおいて、除去されない。なぜなら、要素が反転され、不一致の誤りの方向も反転されるためである。従って、無計画な要素のスクランブルは、ゼロクロスオーバーにおいて、一次形成が崩壊することを意味する。
【００２５】
一つの実施形態において、本発明は、図９の、デジタルアナログ変換器システム１５０を提示する。かかる実施形態は、二つのデータ依存式スクランブラ回路１５２、１５４と、それらのスクランブラ回路１５２、１５４のうちの一の出力を、DAC回路１５８へ伝える、mux又はスイッチ回路１５６を用いる。DAC１５８の出力は，先行技術と同様に、インバータ１６０を通じてパススルーされる。また、第二のmux又はスイッチ回路１６２は、トライレベルの入力１６６、１６８を伴う、符号ビット１６４によって示される符号に依存して、DAC回路１５８からの出力か、インバータ１６０からの反転出力を、選択するために用いられる。スクランブリング回路１５２と１５４のそれぞれは、データ依存式スクランブラ回路であり、特に、Nguyenらによる米国特許第７，０７９，０６３Ｂ１号において開示される、Nguyenらのスクランブラ回路を用いて、実装することができる。データ依存式スクランブラ回路１５２は、入力コードの周期の正の部分の間、及びゼロコードにおいて、停止する（freeze）ように設定される。データ依存式スクランブラ回路１５４は、同様に、入力コードの周期の負の部分の間、及びゼロコードにおいて、同様に、停止される。従って、入力コードの負の部分の間に、スクランブラ回路１５２は、入力コードをスクランブルし、mux１５６へ伝える。mux１５６は、順番に、入力コードをDAC回路１５８へ伝える。このとき、スクランブラ回路１５４は停止され、その出力は、mux又はスイッチ回路１５６によって伝えられない。入力コードの正の部分の間に、スクランブラ回路１５４は、入力コードをスクランブルし、スイッチ回路１５６へ伝える。スイッチ回路は、入力コードを、ＤＡＣ回路１５８へ伝える。この間に、スクランブル回路１５２は停止され、その出力は、スイッチ回路１５６によって伝えられない。ゼロコードの点において、スクランブラ回路１５２と１５４の両方が停止され、いかなる信号も、スイッチ回路１５６によって、ＤＡＣ回路１５８へ伝えられず、ゼロクロスオーバーの誤りは、除去される。スイッチ回路１５６を有するスクランブラ回路１５２と１５４は、共に、内部論理回路１５２ａ、１５４ａ及び１５６ａを用いる、一種の状態装置を構成する。
【００２６】
その結果は、図１０の表ＩＩにより示される、革新的なゼロコードクロスオーバー論理構成である。この状態装置機能は、表ＩＩの論理に従って動作する。表ＩＩは、図７の表Ｉと同様に、入力Ain１０２ａ、Bin１０４ａに対して、Aout１０６ａとBout１０８ａの列を有する。さらに、コード周期の正の部分と関連付けられる状態P１７０と、コード周期の負の部分と関連付けられる状態N１７２の、二つの追加の列を有する。さらに、新しい状態P及び新しい状態Nの列１７４、１７６において示されるように、新しい状態が開発される。以前のように、一番目の三つの行１７８は、0,0；+1,+1；-1,-1の入力を含む。すなわち、入力のように、それらは交換不可能であり、状態の変化は存在しない。表ＩＩのXは、論理演算が関連する限りにおいて、どのような状態が表されているか問わないことを示す。次の四つの行の状態0１８０は、交換は存在せず、状態を前に進ませることを指示する。次の、状態1の四つの行１８２は、第一の所定の順序における出力と、状態0への復帰とを指示する。その第一の所定の順序とは、周期の正の部分においては、常に0、+1であり、周期の負の部分においては、常に-1、0である。最後の、状態2の四つの行１８４は、出力が第二の所定の順序であることを指示する。第二の所定の順序は、正のコード部分において、+1、0であり、負のコード部分において0、-1である。そして、状態0に戻る。
【００２７】
動作の例において、状態Pを0とし、状態NをX（この時点では、状態Nが何であるか、関係がないことを示す）とする。次に、Ainが+1であり、Binが0であると、Aoutは+1となり、Boutは0となり、交換は存在しない。新しい状態Pは１となり、新しい状態NはNとなる。従って、最初の状態が何であれ、状態Nは保持される。凍結され（frozen）る間、Nの状態は、記憶される。引き続き、新しい状態Pは1であり（列１７４）、システムは、状態1（１８２）へ移る。そこで、最初の二つの行において、状態Pは1であり、Nの状態は、依然として任意のXである。入力は、再び、+1と0である。ここで、出力は、0、+1（すなわち、交換）であり、新しい状態Pは0であり、新しい状態Nは、依然として状態Nであり、凍結され、状態を記憶する。システムは0に戻り、入力が、Ain  +1、Bin  0か、Ain  0、Bin  +0かによって、出力は、それぞれ、Aout  +1、Bout  0か、Aout  0、Bout  +1となる。そして、新しい状態Pは2となり、新しい状態Nは依然としてNである。状態2の最初の行（１８４）を参照すると、入力Ain、Binがそれぞれ+1、0である場合には、出力Aout、Boutは、+1、0となる（交換なし）。二番目の行を参照すると、入力が0、+1である場合には、出力は、+1、0となり、交換を構成する。新しい状態Pは0となり、状態Nは依然として状態Nである。符号が変わるとき、本システムはそれを認識し、例えば、凍結されたか、又は記憶された状態Nが、状態0であると仮定し、システムは、状態0の三番目の行か四番目の行（１８０）へ進む。入力が、Ain=-1、Bin=0である場合には、三番目の行である。入力が、Ain=0、Bin=-1である場合には、四番目の行である。出力Aout、Boutは、-1と0、あるいは0と-1となり、従って、交換を提示しない。状態Pは、いかなる状態であってもよく、凍結され、あるいはその状態を記憶し、新しい状態Nは、それぞれ、2か1かとなる。従って、スクランブラ回路１５２、１５４のうちの一方の動作の間に、他方は停止され、その状態が記憶される。そうして、符号ビットが、正から負へ、又は負から正への、入力コードにおける変化を示すとき、現在動作しているスクランブラ回路は停止され、停止されたスクランブラ回路は動作を再開し、直前に記憶されていた状態において動作する。従って、本発明により、正のデータと負のデータは、独立してスクランブルされる。従って、スクランブルの基準、すなわち、一次成形は、ゼロコードクロスオーバー間で保存され、残留歪みのトーンが減少され、除去される。
【００２８】
本発明の効果は、図１１の一部において説明される。先行技術のスクランブラにおける信号１９０は、高調波歪み１９２と関連する。一方、本発明によって生成される信号１９０ａに関して，歪み１９２ａは、減少させられ，除去される。
【００２９】
本発明は、トライレベルのバイナリコード入力２００に応答する、デジタルアナログ変換器システムのための、トライレベルのスクランブルの方法をさらに含む（図１２）。符号が+又は-であると認識した場合には、コード周期の正の部分の間に、負のスクランブラ回路が無効化されるか（２０２）、コード周期の負の部分の間に、正のスクランブラ回路が無効化される（２０４）。ゼロコードにおいて、両方のスクランブラ回路は無効化される（２０６）。無効化されたスクランブラの状態は凍結され、記憶される（２０８）。そして、そのスクランブラが再び有効化された場合に、その記憶された状態においてスクランブルを再開する（２１０）。この方法により、ゼロクロスオーバーと、それに由来する誤りを回避する。
【００３０】
本発明の固有の特徴が、いくつかの図面において説明され、その他については説明されない。このことは、それぞれの特徴が、本発明に従う、他のいかなる特徴又は全ての特徴と組み合わせられるように、便宜上、なされたものである。ここで用いられる「含む」、「有する」、「持つ」及び「備える」の語は、広く、包括的に解釈されるべきであり、いかなる物理的な相互接続にも限定されない。さらに、本出願で開示される、いかなる実施形態も、唯一の可能性のある実施形態として受けとめらるべきではない。
【００３１】
さらに、本発明に対する特許出願の審査過程中に提示されるあらゆる補正は、出願された開示書において表れる、あらゆるクレームの要素を放棄しない。当業者は、全ての可能性のある均等物を文字通り包含し得るクレームをドラフトすることを合理的に期待されていない。多数の等価物は、補正の時点で予見不可能であり、（どちらかといえば）何が放棄されるべきかについての公平な解釈を超えるものである。補正の基礎となる論理的根拠は、単に、多くの等価物との接線方向の関係（tangential  relation）を補助することができるに過ぎない。かつ／又は、補正されるあらゆるクレーム要素に対する、特定の実体のない代替物を説明するために、出願人が予測できない、多くのほかの理由が存在する。
【００３２】
他の実施形態は、当業者の心に浮かび、以下のクレームの範囲内にある。  
上述した機能の、全てのコンビネーション及びサブコンビネーションもまた、本発明に属する。
【符号の説明】
【００３３】
１５０  デジタルアナログ変換器システム
１５２、１５４  データ依存式スクランブラ回路
１５６、１６２  ｍｕｘ又はスイッチ回路
１５８  デジタルアナログ変換器
１６０  インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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