(57)【特許請求の範囲】
【請求項１】
マスタ機器とスレーブ機器との間で一方向または双方向の認証を行う認証システムであって、
前記マスタ機器と前記スレーブ機器は、それぞれ、認証処理用のキーコードを不揮発的に記憶するマスタ側記憶デバイスとスレーブ側記憶デバイスを有しており、
少なくとも前記スレーブ側記憶デバイスは、強誘電体素子のヒステリシス特性を利用した不揮発性ロジック、または、強誘電体メモリであり、
前記マスタ機器は、動作終了時に前記マスタ側記憶デバイスと前記スレーブ側記憶デバイスに第１キーコードを書き込み、動作開始時に前記マスタ側記憶デバイスと前記スレーブ側記憶デバイスの記憶内容を読み出して照合し、かつ、
前記マスタ機器は、前記第１キーコードの照合後、前記スレーブ側記憶デバイスに前記第１キーコードとは異なる第２キーコードを書き込み、直後に前記スレーブ側記憶デバイスの記憶内容を読み出して照合することを特徴とする認証システム。
【請求項２】
マスタ機器とスレーブ機器との間で一方向または双方向の認証を行う認証システムであって、
前記マスタ機器と前記スレーブ機器は、それぞれ、認証処理用のキーコードを不揮発的に記憶するマスタ側記憶デバイスとスレーブ側記憶デバイスを有しており、
少なくとも前記スレーブ側記憶デバイスは、強誘電体素子のヒステリシス特性を利用した不揮発性ロジック、または、強誘電体メモリであり、
前記マスタ機器は、動作終了時に前記マスタ側記憶デバイスと前記スレーブ側記憶デバイスに第１キーコードを書き込み、動作開始時に前記マスタ側記憶デバイスと前記スレーブ側記憶デバイスの記憶内容を読み出して照合し、かつ、
前記マスタ機器は、前記第１キーコードの照合後、前記マスタ側記憶デバイスと前記スレーブ側記憶デバイスに前記第１キーコードとは異なる第２キーコードを書き込み、前記スレーブ機器の電源遮断／再投入を行った上で、前記スレーブ側記憶デバイスの記憶内容を読み出して照合することを特徴とする認証システム。
【請求項３】
前記マスタ機器は、前記第１キーコードの関数として生成された第２キーコードを前記スレーブ側記憶デバイスに書き込み、前記スレーブ機器は、前記スレーブ側記憶デバイスに書き込まれた第２キーコードが前記第１キーコードの関数であるか否かを照合することを特徴とする請求項１または請求項２に記載の認証システム。
【請求項４】
前記不揮発性ロジックは、
ループ状に接続された複数の論理ゲートを用いてデータを保持するループ構造部と、
強誘電体素子のヒステリシス特性を用いて前記ループ構造部に保持されたデータを不揮発的に記憶する不揮発性記憶部と、
前記ループ構造部と前記不揮発性記憶部とを電気的に分離する回路分離部と、
を含むことを特徴とする請求項１〜請求項３のいずれか１項に記載の認証システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マスタ機器（ホスト機器）とスレーブ機器（クライアント機器）との間で、一方向または双方向の認証を行う認証システムに関するものである。
【背景技術】
【０００２】
従来より、マスタ機器とスレーブ機器との間、例えば、プリンタとインクカートリッジとの間、携帯型ゲーム機とゲームカートリッジとの間、ないしは、バッテリを電源とする電子機器（携帯電話機、デジタルスチルカメラ、デジタルビデオカメラ、ネットブックＰＣなど）とバッテリとの間で、一方向または双方向の認証を行い、非正規品の不正使用を防止する認証システムが種々実用化されている。
【０００３】
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２７２２９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の認証システムでは、認証処理用のキーコードを不揮発的に記憶する不揮発性記憶デバイスとして、その製造に特殊な設備や技術を必要としないフラッシュメモリやＥＥＰＲＯＭ［Electrically Erasable and Programmable Read Only Memory］が用いられていたので、比較的安価かつ容易に複製が可能であり、コピーチップを搭載した非正規品が出回りやすい、という問題があった。また、従来の認証システムでは、不揮発性記憶デバイスの特性や能力（データの書き込み速度など）に依存しない認証アルゴリズムが採用されていたので、比較的安価かつ容易に別デバイスを用いた疑似動作が可能であり、互換チップを搭載した非正規品が出回りやすい、という問題もあった。
【０００６】
本発明は、本発明者が見出した上記の問題点に鑑み、コピーチップや互換チップを搭載した非正規品の流通を防止することが可能な認証システムを提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明に係る認証システムは、マスタ機器とスレーブ機器との間で一方向または双方向の認証を行う認証システムであって、前記マスタ機器と前記スレーブ機器は、それぞれ、認証処理用のキーコードを不揮発的に記憶するマスタ側記憶デバイスとスレーブ側記憶デバイスを有しており、少なくとも前記スレーブ側記憶デバイスは、強誘電体素子のヒステリシス特性を利用した不揮発性ロジック、または、強誘電体メモリである構成（第１の構成）とされている。
【０００８】
なお、上記第１の構成から成る認証システムにおいて、前記マスタ機器は、動作終了時に前記マスタ側記憶デバイスと前記スレーブ側記憶デバイスに第１キーコードを書込み、動作開始時に前記マスタ側記憶デバイスと前記スレーブ側記憶デバイスの記憶内容を読み出して照合する構成（第２の構成）にするとよい。
【０００９】
また、上記第２の構成から成る認証システムにおいて、前記マスタ機器は、前記第１キーコードの照合後、前記スレーブ側記憶デバイスに前記第１キーコードとは異なる第２キーコードを書き込み、直後に前記スレーブ側記憶デバイスの記憶内容を読み出して照合する構成（第３の構成）にするとよい。
【００１０】
また、上記第２の構成から成る認証システムにおいて、前記マスタ機器は、前記第１キーコードの照合後、前記スレーブ側記憶デバイスに前記第１キーコードとは異なる第２キーコードを書き込み、前記スレーブ機器の電源遮断／再投入を行った上で、前記スレーブ側記憶デバイスの記憶内容を読み出して照合する構成（第４の構成）にするとよい。
【００１１】
また、上記第３または第４の構成から成る認証システムにおいて、前記マスタ機器は、前記第１キーコードの関数として生成された第２キーコードを前記スレーブ側記憶デバイスに書き込み、前記スレーブ機器は、前記スレーブ側記憶デバイスに書き込まれた第２キーコードが前記第１キーコードの関数であるか否かを照合する構成（第５の構成）にするとよい。
【００１２】
また、上記第１〜第５いずれかの構成から成る認証システムにおいて、前記不揮発性ロジックは、ループ状に接続された複数の論理ゲートを用いてデータを保持するループ構造部と、強誘電体素子のヒステリシス特性を用いて前記ループ構造部に保持されたデータを不揮発的に記憶する不揮発性記憶部と、前記ループ構造部と前記不揮発性記憶部とを電気的に分離する回路分離部と、を含む構成（第６の構成）にするとよい。
【発明の効果】
【００１３】
本発明に係る認証システムによれば、コピーチップや互換チップを搭載した非正規品の流通を防止することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】本発明に係る認証システムの一構成例を示すブロック図
【図２】不揮発性ロジック２１の一構成例を示す回路図
【図３】不揮発性ロジック２１の一動作例を説明するためのタイミングチャート
【図４】通常動作時の信号経路を示す回路図
【図５】データ書き込み動作時の信号経路を示す回路図
【図６】データ読み出し動作時の信号経路を示す回路図
【図７】第１の認証アルゴリズムを示すシーケンス図
【図８】第２の認証アルゴリズムを示すシーケンス図
【図９】第３の認証アルゴリズムを示すシーケンス図
【図１０】本発明に係る認証システムの一変形例を示すブロック図
【発明を実施するための形態】
【００１５】
＜ブロック図＞
図１は、本発明に係る認証システムの一構成例を示すブロック図である。本構成例の認証システムは、マスタ機器１とスレーブ機器２との間で、一方向または双方向の認証を行う認証システムである。なお、マスタ機器１とスレーブ機器２の一例としては、プリンタとインクカートリッジ、携帯型ゲーム機とゲームカートリッジ、ないしは、バッテリを電源とする電子機器（携帯電話機、デジタルスチルカメラ、デジタルビデオカメラ、ネットブックＰＣなど）とバッテリなどを挙げることができる。
【００１６】
マスタ機器１は、認証システムに関連する回路ブロックとして、少なくともマスタ制御部１０と不揮発性メモリ１１を有する。マスタ制御部１０は、マスタ機器１全体の動作を統括的に制御するほか、スレーブ機器２との間で所定の認証処理を行う。不揮発性メモリ１１は、認証処理用のキーコードを不揮発的に記憶するマスタ側記憶デバイスであり、フラッシュメモリやＥＥＰＲＯＭなどを好適に用いることができる。なお、認証処理のアルゴリズムについては、後ほど詳細に説明する。
【００１７】
スレーブ機器２は、認証システムに関連する回路ブロックとして、少なくともスレーブ制御部２０を有する。スレーブ制御部２０は、スレーブ機器２全体の動作を統括的に制御するほか、マスタ機器１との間で所定の認証処理を行う。なお、スレーブ制御部２０は、これに含まれるラッチ回路やレジスタとして、強誘電体素子のヒステリシス特性を利用した不揮発性ロジック２１を有しており、この不揮発性ロジック２１が認証処理用のキーコードを不揮発的に記憶するスレーブ側記憶デバイスとして機能する。
【００１８】
＜不揮発性ロジック＞
図２は、不揮発性ロジック２１の一構成例を示す回路図である。本構成例の不揮発性ロジック２１は、インバータＩＮＶ１〜ＩＮＶ７と、パススイッチＳＷ１〜ＳＷ４と、マルチプレクサＭＵＸ１、ＭＵＸ２と、Ｎチャネル型ＭＯＳ［Metal Oxide Semiconductor］電界効果トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂと、強誘電体素子（強誘電体キャパシタ）ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂと、を有する。
【００１９】
インバータＩＮＶ１の入力端は、データ信号（Ｄ）の印加端に接続されている。インバータＩＮＶ１の出力端は、インバータＩＮＶ２の入力端に接続されている。インバータＩＮＶ２の出力端は、パススイッチＳＷ１を介して、マルチプレクサＭＵＸ１の第１入力端（１）に接続されている。マルチプレクサＭＵＸ１の出力端は、インバータＩＮＶ３の入力端に接続されている。インバータＩＮＶ３の出力端は、インバータＩＮＶ５の入力端に接続されている。インバータＩＮＶ５の出力端は、出力信号（Ｑ）の引出端に接続されている。マルチプレクサＭＵＸ２の第１入力端（１）は、インバータＩＮＶ３の出力端に接続されている。マルチプレクサＭＵＸ２の出力端は、インバータＩＮＶ４の入力端に接続されている。インバータＩＮＶ４の出力端は、パススイッチＳＷ２を介して、マルチプレクサＭＵＸ１の第１入力端（１）に接続されている。
【００２０】
このように、本構成例の不揮発性ロジック２１は、ループ状に接続された２つの論理ゲート（図２ではインバータＩＮＶ３、ＩＮＶ４）を用いて、入力されたデータ信号Ｄを保持するループ構造部ＬＯＯＰを有する。
【００２１】
なお、ループ構造部ＬＯＯＰは、第１電源電圧ＶＤＤ１（例えば０．６［Ｖ］）の供給を受けて駆動されるものである。
【００２２】
インバータＩＮＶ６の入力端は、マルチプレクサＭＵＸ１の第１入力端（１）に接続されている。インバータＩＮＶ６の出力端は、パススイッチＳＷ３を介して、マルチプレクサＭＵＸ２の第２入力端（０）に接続されている。インバータＩＮＶ７の入力端は、マルチプレクサＭＵＸ２の第１入力端（１）に接続されている。インバータＩＮＶ７の出力端は、パススイッチＳＷ４を介して、マルチプレクサＭＵＸ１の第２入力端（０）に接続されている。
【００２３】
強誘電体素子ＣＬ１ａの正極端は、第１プレートラインＰＬ１に接続されている。強誘電体素子ＣＬ１ａの負極端は、マルチプレクサＭＵＸ２の第２入力端（０）に接続されている。強誘電体素子ＣＬ１ａの両端間には、トランジスタＱ１ａが接続されている。トランジスタＱ１ａのゲートは、Ｆリセット信号ＦＲＳＴの印加端に接続されている。
【００２４】
強誘電体素子ＣＬ１ｂの正極端は、マルチプレクサＭＵＸ２の第２入力端（０）に接続されている。強誘電体素子ＣＬ１ｂの負極端は、第２プレートラインＰＬ２に接続されている。強誘電体素子ＣＬ１ｂの両端間には、トランジスタＱ１ｂが接続されている。トランジスタＱ１ｂのゲートは、Ｆリセット信号ＦＲＳＴの印加端に接続されている。
【００２５】
強誘電体素子ＣＬ２ａの正極端は、第１プレートラインＰＬ１に接続されている。強誘電体素子ＣＬ２ａの負極端は、マルチプレクサＭＵＸ１の第２入力端（０）に接続されている。強誘電体素子ＣＬ２ａの両端間には、トランジスタＱ２ａが接続されている。トランジスタＱ２ａのゲートは、Ｆリセット信号ＦＲＳＴの印加端に接続されている。
【００２６】
強誘電体素子ＣＬ２ｂの正極端は、マルチプレクサＭＵＸ１の第２入力端（０）に接続されている。強誘電体素子ＣＬ２ｂの負極端は、第２プレートラインＰＬ２に接続されている。強誘電体素子ＣＬ２ｂの両端間には、トランジスタＱ２ｂが接続されている。トランジスタＱ２ｂのゲートは、Ｆリセット信号ＦＲＳＴの印加端に接続されている。
【００２７】
上記したように、本構成例の不揮発性ロジック２１は、強誘電体素子（ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂ）のヒステリシス特性を用いてループ構造部ＬＯＯＰに保持されたデータＤを不揮発的に記憶する不揮発性記憶部ＮＶＭを有する。
【００２８】
なお、不揮発性記憶部ＮＶＭは、第１電源電圧ＶＤＤ１よりも高い第２電源電圧ＶＤＤ２（例えば１．２［Ｖ］）の供給を受けて駆動されるものである。
【００２９】
また、上記した構成要素のうち、パススイッチＳＷ１は、クロック信号ＣＬＫに応じてオン／オフされ、パススイッチＳＷ２は、反転クロック信号ＣＬＫＢ（クロック信号ＣＬＫの論理反転信号）に応じてオン／オフされる。すなわち、パススイッチＳＷ１とパススイッチＳＷ２は、互いに排他的（相補的）にオン／オフされる。
【００３０】
一方、パススイッチＳＷ３、ＳＷ４は、いずれも制御信号Ｅ１に応じてオン／オフされる。また、マルチプレクサＭＵＸ１、ＭＵＸ２は、いずれも制御信号Ｅ２に応じてその信号経路が切り換えられる。つまり、本構成例の不揮発性ロジック２１において、マルチプレクサＭＵＸ１、ＭＵＸ２と、インバータＩＮＶ６、ＩＮＶ７と、パススイッチＳＷ３、ＳＷ４は、ループ構造部ＬＯＯＰと不揮発性記憶部ＮＶＭとを電気的に分離する回路分離部ＳＥＰとして機能する。
【００３１】
なお、回路分離部ＳＥＰを形成する回路要素のうち、ループ構造部ＬＯＯＰに含まれるマルチプレクサＭＵＸ１、ＭＵＸ２は、第１電源電圧ＶＤＤ１の供給を受けて駆動されるものであり、不揮発性記憶部ＮＶＭに含まれるパススイッチＳＷ３、ＳＷ４は、第２電源電圧ＶＤＤ２の供給を受けて駆動されるものである。
【００３２】
また、インバータＩＮＶ６、ＩＮＶ７は、第１電源電圧ＶＤＤ１と第２電源電圧ＶＤＤ２の双方の供給を受けて駆動されるものであり、ループ構造部ＬＯＯＰと不揮発性記憶部ＮＶＭの間でやり取りされるデータＤの電圧レベルを変換するレベルシフタとしての機能を備えている。
【００３３】
次に、上記構成から成る不揮発性ロジック２１の動作について詳細に説明する。なお、以下の説明では、強誘電体素子ＣＬ１ａ、ＣＬ１ｂの接続ノードに現れる電圧をＶ１、強誘電体素子ＣＬ２ａ、ＣＬ２ｂの接続ノードに現れる電圧をＶ２、インバータＩＮＶ４の入力端に現れる電圧をＶ３、インバータＩＮＶ４の出力端に現れる電圧をＶ４、インバータＩＮＶ３の入力端に現れる電圧をＶ５、インバータＩＮＶ３の出力端に現れる電圧をＶ６というように、各部のノード電圧に符号を付すことにする。
【００３４】
図３は、不揮発性ロジック２１の一動作例を説明するためのタイミングチャートであって、上から順番に、電源電圧（ＶＤＤ１、ＶＤＤ２）、クロック信号ＣＬＫ、データ信号Ｄ、制御信号Ｅ１、制御信号Ｅ２、Ｆリセット信号ＦＲＳＴ、第１プレートラインＰＬ１の印加電圧、第２プレートラインＰＬ２の印加電圧、ノード電圧Ｖ１、ノード電圧Ｖ２、及び出力信号Ｑの電圧波形を示している。
【００３５】
まず、不揮発性ロジック２１の通常動作について説明する。
【００３６】
時点Ｗ１までは、Ｆリセット信号ＦＲＳＴが「１（ハイレベル：ＶＤＤ２）」とされており、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれも短絡されているので、これらの強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂには一切電圧が印加されない状態となっている。なお、第１プレートラインＰＬ１と第２プレートラインＰＬ２は、いずれも「０（ローレベル：ＧＮＤ）」とされている。
【００３７】
また、時点Ｗ１までは、制御信号Ｅ１が「０（ＧＮＤ）」とされており、パススイッチＳＷ３とパススイッチＳＷ４がオフされているので、データ書き込み用ドライバ（図２の例ではインバータＩＮＶ６、ＩＮＶ７）はいずれも無効とされている。
【００３８】
また、時点Ｗ１までは、制御信号Ｅ２が「１（ＶＤＤ１）」とされており、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第１入力端（１）が選択されているので、ループ構造部ＬＯＯＰにて通常ループが形成されている。
【００３９】
従って、クロック信号ＣＬＫのハイレベル期間には、パススイッチＳＷ１がオンされ、パススイッチＳＷ２がオフされるので、データ信号Ｄが出力信号Ｑとしてそのまま通過される形となる。一方、クロック信号ＣＬＫのローレベル期間には、パススイッチＳＷ１がオフされ、パススイッチＳＷ２がオンされるので、クロック信号ＣＬＫの立下がりエッジで、データ信号Ｄがラッチされる形となる。
【００４０】
なお、図４は、上記した通常動作時の信号経路（図中では太線として描写）を示す回路図である。
【００４１】
次に、強誘電体素子へのデータ書き込み動作について説明する。
【００４２】
時点Ｗ１〜Ｗ３では、クロック信号ＣＬＫが「０（ＧＮＤ）」とされて、反転クロック信号ＣＬＫＢが「１（ＶＤＤ１）」とされる。従って、第１パススイッチＳＷ１がオフされ、第２パススイッチＳＷ２がオンされる。このように、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢの論理を予め固定しておくことにより、強誘電体素子に対するデータ書き込み動作の安定性を高めることが可能となる。
【００４３】
また、時点Ｗ１〜Ｗ３では、Ｆリセット信号ＦＲＳＴが「０（ＧＮＤ）」とされ、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオフされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂに対する電圧印加が可能な状態とされる。
【００４４】
また、時点Ｗ１〜Ｗ３では、制御信号Ｅ１が「１（ＶＤＤ２）」とされ、パススイッチＳＷ３とパススイッチＳＷ４がオンされる。従って、データ書き込み用ドライバ（図２の例ではインバータＩＮＶ６、ＩＮＶ７）がいずれも有効とされる。
【００４５】
なお、時点Ｗ１〜Ｗ３では、それまでと同様、制御信号Ｅ２が「１（ＶＤＤ１）」とされており、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第１入力端（１）が選択されているので、ループ構造部ＬＯＯＰにて通常ループが形成されている。
【００４６】
また、時点Ｗ１〜Ｗ２では、第１プレートラインＰＬ１と第２プレートラインＰＬ２が「０（ＧＮＤ）」とされ、時点Ｗ２〜Ｗ３では、第１プレートラインＰＬ１と第２プレートラインＰＬ２が「１（ＶＤＤ２）」とされる。すなわち、第１プレートラインＰＬ１と第２プレートラインＰＬ２に対して、同一のパルス電圧が印加される。このようなパルス電圧の印加により、強誘電体素子内部の残留分極状態が反転状態／非反転状態のいずれかに設定される。
【００４７】
図３の例に即して具体的に述べると、時点Ｗ１では、出力信号Ｑが「１（ＶＤＤ１）」であるため、ノード電圧Ｖ１が「０（ＧＮＤ）」となり、ノード電圧Ｖ２が「１（ＶＤＤ２）」となる。従って、時点Ｗ１〜Ｗ２において、第１プレートラインＰＬ１と第２プレートラインＰＬ２が「０（ＧＮＤ）」とされている間、強誘電体素子ＣＬ１ａ、ＣＬ１ｂの両端間には電圧が印加されない状態となり、強誘電体素子ＣＬ２ａの両端間には負極性の電圧が印加される状態となり、強誘電体素子ＣＬ２ｂの両端間には正極性の電圧が印加される状態となる。一方、時点Ｗ２〜Ｗ３において、第１プレートラインＰＬ１と第２プレートラインＰＬ２が「１（ＶＤＤ２）」とされている間、強誘電体素子ＣＬ２ａ、ＣＬ２ｂの両端間には電圧が印加されない状態となり、強誘電体素子ＣＬ１ａの両端間には正極性の電圧が印加される状態となり、強誘電体素子ＣＬ１ｂの両端間には負極性の電圧が印加される状態となる。
【００４８】
このように、第１プレートラインＰＬ１と第２プレートラインＰＬ２に対して、パルス電圧を印加することにより、強誘電体素子内部の残留分極状態が反転状態／非反転状態のいずれかに設定される。なお、強誘電体素子ＣＬ１ａとＣＬ１ｂとの間、及び、強誘電体素子ＣＬ２ａとＣＬ２ｂとの間では、互いの残留分極状態が逆になる。また、強誘電体素子ＣＬ１ａとＣＬ２ａとの間、及び、強誘電体素子ＣＬ１ｂとＣＬ２ｂとの間でも、互いの残留分極状態が逆になる。
【００４９】
時点Ｗ３では、Ｆリセット信号ＦＲＳＴが再び「１（ＶＤＤ２）」とされることによって、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされ、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれも短絡されるので、これらの強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂには一切電圧が印加されない状態となる。このとき、第１プレートラインＰＬ１と第２プレートラインＰＬ２は、いずれも「０（ＧＮＤ）」とされる。
【００５０】
また、時点Ｗ３では、制御信号Ｅ１が再び「０（ＧＮＤ）」とされ、パススイッチＳＷ３とパススイッチＳＷ４がオフされるので、データ書き込み用ドライバ（図２の例ではインバータＩＮＶ６、ＩＮＶ７）がいずれも無効とされる。なお、制御信号Ｅ２については不問であるが、図３の例では「０（ＧＮＤ）」とされている。
【００５１】
そして、時点Ｗ４では、ループ構造部ＬＯＯＰに対する第１電源電圧ＶＤＤ１の供給と不揮発性記憶部ＮＶＭに対する第２電源電圧ＶＤＤ２の供給がいずれも遮断される。このとき、Ｆリセット信号ＦＲＳＴは、時点Ｗ３から「１（ＶＤＤ２）」に維持されており、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされ、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれも短絡されている。従って、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂに一切電圧が印加されない状態となっているので、電源遮断時に電圧変動が生じた場合であっても、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。
【００５２】
なお、図５は、上記したデータ書き込み動作時（特に時点Ｗ１〜Ｗ３）の信号経路（図中では太線として描写）を示す回路図である。
【００５３】
次に、強誘電体素子からのデータ読み出し動作について説明する。
【００５４】
時点Ｒ１〜Ｒ５では、クロック信号ＣＬＫが「０（ＧＮＤ）」とされており、反転クロック信号ＣＬＫＢが「１（ＶＤＤ１）」とされている。従って、第１パススイッチＳＷ１がオフされており、第２パススイッチＳＷ２がオンされている。このように、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢの論理を予め固定しておくことにより、強誘電体素子からのデータ読み出し動作の安定性を高めることが可能となる。
【００５５】
時点Ｒ１では、最先にＦリセット信号ＦＲＳＴが「１（ＶＤＤ１）」とされており、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれも短絡されている。従って、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂには一切電圧が印加されない状態となっているので、電源投入時に電圧変動が生じた場合でも、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。
【００５６】
なお、時点Ｒ１において、第１プレートラインＰＬ１と第２プレートラインＰＬ２は、いずれも「０（ローレベル：ＧＮＤ）」とされている。
【００５７】
時点Ｒ２では、制御信号Ｅ１、Ｅ２がいずれも「０（ＧＮＤ）」とされた状態（すなわち、データ書き込み用ドライバが無効とされており、かつ、ループ構造部ＬＯＯＰで通常ループが無効とされている状態）で、ループ構造部ＬＯＯＰに対する第１電源電圧ＶＤＤ１と不揮発性記憶部ＮＶＭに対する第２電源電圧ＶＤＤ２が投入される。このとき、図６中の太線で描写された信号ラインは、フローティングとなっている。
【００５８】
続く時点Ｒ３では、Ｆリセット信号ＦＲＳＴが「０（ＧＮＤ）」とされ、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオフされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂに対する電圧印加が可能な状態とされる一方、第２プレートラインＰＬ２が「０（ＧＮＤ）」に維持されたまま、第１プレートラインＰＬ１が「１（ＶＤＤ２）」とされる。このようなパルス電圧の印加により、ノード電圧Ｖ１及びノード電圧Ｖ２として、強誘電体素子内の残留分極状態に対応した電圧信号が現れる。
【００５９】
図３の例に即して具体的に説明すると、ノード電圧Ｖ１としては、比較的低い電圧信号（以下、その論理をＷＬ［Weak Low］と呼ぶ）が現れ、ノード電圧Ｖ２としては、比較的高い電圧信号（以下、その論理をＷＨ［Weak Hi］と呼ぶ）が現れる。すなわち、ノード電圧Ｖ１とノード電圧Ｖ２との間には、強誘電体素子内の残留分極状態の差に応じた電圧差が生じる形となる。
【００６０】
このとき、時点Ｒ３〜Ｒ４では、制御信号Ｅ２が「０（ＶＤＤ１）」とされ、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第２入力端（０）が選択されるので、ノード電圧Ｖ３の論理はＷＬとなり、ノード電圧Ｖ４の論理はＷＨとなる。また、ノード電圧Ｖ５の論理はＷＨとなり、ノード電圧Ｖ６の論理はＷＬとなる。このように、時点Ｒ３〜Ｒ４では、装置各部のノード電圧Ｖ１〜Ｖ６が未だに不安定な状態（インバータＩＮＶ３及びインバータＩＮＶ４での論理反転が完全に行われず、その出力論理が確実に「０（ＧＮＤ）」／「１（ＶＤＤ１）」となっていない状態）である。
【００６１】
続く時点Ｒ４では、制御信号Ｅ２が「１（ＶＤＤ１）」とされ、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第１入力端（１）が選択されるので、ループ構造部ＬＯＯＰにて通常ループが形成されている。このような信号経路の切り換えに伴い、インバータＩＮＶ４の出力端（論理：ＷＨ）とインバータＩＮＶ３の入力端（論理：ＷＨ）が接続され、インバータＩＮＶ３の出力端（論理：ＷＬ）とインバータＩＮＶ４の入力端（論理：ＷＬ）が接続される。従って、各ノードの信号論理（ＷＨ／ＷＬ）に不整合は生じず、以降、ループ構造部ＬＯＯＰにて通常ループが形成されている間、インバータＩＮＶ３は、論理ＷＬの入力を受けて、その出力論理を「１（ＶＤＤ１）」に引き上げようとし、インバータＩＮＶ４は、論理ＷＨの入力を受けて、その出力論理を「０（ＧＮＤ）」に引き下げようとする。その結果、インバータＩＮＶ３の出力論理は、不安定な論理ＷＬから「０（ＧＮＤ）」に確定され、インバータＩＮＶ４の出力論理は、不安定な論理ＷＨから「１（ＶＤＤ１）」に確定される。
【００６２】
このように、時点Ｒ４において、ループ構造部ＬＯＯＰが通常ループとされたことに伴い、強誘電体素子から読み出された信号（ノード電圧Ｖ１とノード電圧Ｖ２との電位差）がループ構造部ＬＯＯＰで増幅される形となり、出力信号Ｑとして電源遮断前の保持データ（図３の例では「１（ＶＤＤ１）」）が復帰される。
【００６３】
その後、時点Ｒ５では、Ｆリセット信号ＦＲＳＴが再び「１（ＶＤＤ２）」とされ、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれも短絡されるので、これらの強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂには一切電圧が印加されない状態となる。このとき、第１プレートラインＰＬ１と第２プレートラインＰＬ２は、いずれも、「０（ＧＮＤ）」とされる。従って、不揮発性ロジック２１は、時点Ｗ１以前と同様の状態、すなわち、通常の動作状態に復帰される。
【００６４】
なお、図６は、上記したデータ読み出し動作時（特に時点Ｒ３〜Ｒ４）の信号経路（図中では太線として描写）を示す回路図である。
【００６５】
上記で説明したように、本構成例の不揮発性ロジック２１は、ループ状に接続された論理ゲート（図２ではインバータＩＮＶ３、ＩＮＶ４）を用いてデータを保持するループ構造部ＬＯＯＰと、強誘電体素子のヒステリシス特性を用いてループ構造部ＬＯＯＰに保持されたデータを不揮発的に記憶する不揮発性記憶部ＮＶＭ（ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂ、Ｑ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂ）と、ループ構造部ＬＯＯＰと不揮発性記憶部ＮＶＭとを電気的に分離する回路分離部ＳＥＰ（ＭＵＸ１、ＭＵＸ２、ＩＮＶ６、ＩＮＶ７、ＳＷ３、ＳＷ４）と、を有して成り、回路分離部ＳＥＰは、不揮発性ロジック２１の通常動作中には、強誘電体素子に対する印加電圧を一定に保ちつつ、ループ構造部ＬＯＯＰを電気的に動作させる構成とされている。
【００６６】
このように、ループ構造部ＬＯＯＰの信号線から強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂを直接駆動するのではなく、ループ構造部ＬＯＯＰの信号線と強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂとの間に、バッファとしても機能するデータ書き込み用ドライバ（図２ではインバータＩＮＶ６、ＩＮＶ７）を設けることにより、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂがループ構造部ＬＯＯＰ内の負荷容量とならないようにすることが可能となる。
【００６７】
また、データ書き込み用ドライバ（インバータＩＮＶ６、ＩＮＶ７）の出力端にパススイッチＳＷ３、ＳＷ４を接続し、制御信号Ｅ１に応じて、データの書き込み時にのみ、パススイッチＳＷ３、ＳＷ４をオンさせる構成であれば、通常動作時には、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂが駆動されないようにすることが可能となる。
【００６８】
また、データ読み出しの際には、制御信号Ｅ２に応じて、マルチプレクサＭＵＸ１、ＭＵＸ２の入出力経路を切り換えることにより、ループ構造部ＬＯＯＰ内の論理ゲート（図２ではインバータＩＮＶ３、ＩＮＶ４）と強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂとの導通／遮断を制御することができる。従って、特定ノードをフローティングとするために、負荷の大きいクロック線を増設する必要がないため、消費電力の増大を回避することが可能となる。
【００６９】
このように、本構成例の不揮発性ロジック２１であれば、通常動作中には強誘電体素子が無駄に駆動されないので、ＳＲＡＭ［Static Random Access Memory］などの揮発性メモリと同レベルの高速化（データ書込速度：μｓオーダ）を実現することが可能となる。
【００７０】
なお、図２では、ループ構造部ＬＯＯＰを形成する論理ゲートとして、インバータを用いた構成を例示して説明を行ったが、本発明の構成はこれに限定されるものではなく、その他の論理ゲート（ＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲなど）を用いることも可能である。
【００７１】
このように、スレーブ機器２で認証処理用のキーコードを不揮発的に記憶するスレーブ側記憶デバイスとして、強誘電体素子のヒステリシス特性を利用した不揮発性ロジック２１を用いる構成であれば、フラッシュメモリやＥＥＰＲＯＭを用いた従来構成と異なり、スレーブ側記憶デバイスの複製が困難となるので、コピーチップを搭載した非正規品の製造や流通を効果的に防止することが可能となる。
【００７２】
＜認証アルゴリズム＞
また、本構成例の認証システムでは、マスタ機器１とスレーブ機器２との間で実施される認証処理として、不揮発性ロジック２１の特性や能力に依存した認証アルゴリズム、言い換えれば、一般的な記憶デバイス（ＳＲＡＭ、フラッシュメモリ、ＥＥＰＲＯＭなど）では実施不可能な認証アルゴリズムが採用されている。このような認証アルゴリズムを採用すれば、別デバイスを用いた疑似動作が困難となるので、互換チップを搭載した非正規品の製造や流通を効果的に防止することが可能となる。以下では、本構成例の認証システムで採用されている認証アルゴリズムについて、具体例を挙げながら詳細に説明する。
【００７３】
図７は、第１の認証アルゴリズムを示すシーケンス図である。第１の認証アルゴリズムを採用した認証システムにおいて、マスタ機器１は、スレーブ機器２への電源投入制御を行ってスレーブ機器２との通信を開始すると共に、前回通信時の最後に取り決められた第１キーコードＫＥＹ１がスレーブ機器２（不揮発性ロジック２１）で不揮発的に記憶されているか否かの確認を行う。その後、マスタ機器１は、第１キーコードＫＥＹ１とは異なる第２キーコードＫＥＹ２をスレーブ機器２に書き込み、これを直後に読み戻して照合することにより、スレーブ機器２の記憶内容が高速に書き換えられた否かの確認を行う。そして、マスタ機器１は、上記の確認処理によってスレーブ機器２が正規品であることを認証できた場合にのみ通常動作を開始し、認証できなかった場合には何らかの対抗措置（エラーの報知や通常動作の禁止など）を発動する。
【００７４】
このように、第１の認証アルゴリズムを採用した認証システムにおいて、マスタ機器１は、動作終了時に不揮発性メモリ１１と不揮発性ロジック２１の双方に同一の第１キーコードＫＥＹ１を書込み、次の動作開始時に不揮発性メモリ１１と不揮発性ロジック２１の記憶内容を読み出して照合する。このような認証処理を行えば、スレーブ側記憶デバイスが不揮発性であるか否かをチェックすることができるので、スレーブ側記憶デバイスとしてＳＲＡＭなどの揮発性記憶デバイスを備えた非正規品を検出することが可能となる。
【００７５】
また、第１の認証アルゴリズムを採用した認証システムにおいて、マスタ機器１は、第１キーコードＫＥＹ１の照合後、不揮発性ロジック２１に第１キーコードＫＥＹ１とは異なる第２キーコードＫＥＹ２を書き込み、その直後に不揮発性ロジック２１の記憶内容を読み出して照合する。このような認証処理を行うことにより、スレーブ側記憶デバイスが高速な書き換えに耐え得るか否かをチェックすることができるので、スレーブ側記憶デバイスとしてフラッシュメモリやＥＥＰＲＯＭなどの低速な不揮発性記憶デバイス（データ書込速度：ｍｓオーダ）を備えた非正規品を検出することが可能となる。
【００７６】
図８は、第２の認証アルゴリズムを示すシーケンス図である。第２の認証アルゴリズムを採用した認証システムにおいて、マスタ機器１は、スレーブ機器２への電源投入制御を行ってスレーブ機器２との通信を開始すると共に、前回通信時の最後に取り決められた第１キーコードＫＥＹ１がスレーブ機器２（不揮発性ロジック２１）で不揮発的に記憶されているか否かの確認を行う。その後、マスタ機器１は、第１キーコードＫＥＹ１とは異なる第２キーコードＫＥＹ２をスレーブ機器２に書き込み、スレーブ機器２への電源遮断制御と電源投入制御を行った上で、スレーブ機器２の記憶内容を読み戻して照合することにより、スレーブ機器２の記憶内容が不揮発的にかつ高速に書き換えられた否かの確認を行う。そして、マスタ機器１は、上記の確認処理によってスレーブ機器２が正規品であることを認証できた場合にのみ通常動作を開始し、認証できなかった場合には何らかの対抗措置（エラーの報知や通常動作の禁止など）を発動する。
【００７７】
このように、第２の認証アルゴリズムを採用した認証システムにおいて、マスタ機器１は、第１キーコードＫＥＹ１の照合後、不揮発性ロジック２１に第１キーコードＫＥＹ１とは異なる第２キーコードＫＥＹ２を書き込み、スレーブ機器２の電源遮断／再投入を行った上で、不揮発性ロジック２１の記憶内容を読み出して照合する。このような認証処理を行うことにより、スレーブ側記憶デバイスが不揮発的な高速書き換えに耐え得るか否かをチェックすることができるので、第１の認証アルゴリズムを採用した認証システムよりもさらに厳しくスレーブ機器２の認証を行うことが可能となる。
【００７８】
例えば、電源投入後の不揮発性チェック（第１キーコードＫＥＹ１の照合）を低速な不揮発性記憶デバイス（フラッシュメモリやＥＥＰＲＯＭなど）で行い、高速書換チェック（第２キーコードＫＥＹ２の照合）を高速な揮発性記憶デバイス（ＳＲＡＭなど）で行うように非正規品のスレーブ側記憶デバイスが構成されていた場合、第１の認証アルゴリズムを採用した認証システムでは、正規品の不揮発性ロジック２１と非正規品のスレーブ側記憶デバイスの見分けが付かなくなる。これに対して、第２の認証アルゴリズムを採用した認証システムであれば、第２キーコードＫＥＹ２の照合前に、スレーブ機器２への電力供給を一旦遮断することにより、揮発性記憶デバイスの記憶内容（第２キーコードＫＥＹ２）を消失させることができるので、スレーブ側記憶デバイスとして正規品の不揮発性ロジック２１が用いられているか否かを確実にチェックすることが可能となる。
【００７９】
図９は、第３の認証アルゴリズムを示すシーケンス図である。第２の認証アルゴリズムを採用した認証システムにおいて、マスタ機器１は、スレーブ機器２への電源投入制御を行ってスレーブ機器２との通信を開始すると共に、前回通信時の最後に取り決められた第１キーコードＫＥＹ１がスレーブ機器２（不揮発性ロジック２１）で不揮発的に記憶されているか否かの確認を行う。その後、マスタ機器１は、第１キーコードＫＥＹ１とは異なる第２キーコードＫＥＹ２（ただし、第２キーコードＫＥＹ２は第１キーコードＫＥＹ１の関数ｆ（ＫＥＹ１）として生成されるものとする）をスレーブ機器２に書き込み、スレーブ機器２への電源遮断制御と電源投入制御を行った上で、スレーブ機器２の記憶内容を読み戻して照合することにより、スレーブ機器２の記憶内容が不揮発的にかつ高速に書き換えられた否かの確認を行う。そして、マスタ機器１は、上記の確認処理によってスレーブ機器２が正規品であることを認証できた場合にのみ通常動作を開始し、認証できなかった場合には何らかの対抗措置（エラーの報知や通常動作の禁止など）を発動する。一方、スレーブ機器２は、不揮発性ロジック２１に書き込まれた第２キーコードＫＥＹ２が第１キーコードＫＥＹ１の関数であるか否か（ＫＥＹ２＝ｆ（ＫＥＹ１）が成立するか否か）を照合する。そして、スレーブ機器２は、上記の照合処理によってマスタ機器１が正規品であることを認証できた場合にのみ通常動作を開始し、認証できなかった場合には何らかの対抗措置（エラーの報知や通常動作の禁止など）を発動する。
【００８０】
このように、第３の認証アルゴリズムを採用した認証システムにおいて、マスタ機器１は、第１キーコードＫＥＹ１の関数として生成された第２キーコードＫＥＹ２（ただし、ＫＥＹ２＝ｆ（ＫＥＹ１））を不揮発性ロジック２１に書き込み、スレーブ機器２は、不揮発性ロジック２１に書き込まれた第２キーコードＫＥＹ２が第１キーコードＫＥＹ１の関数であるか否かを照合する。このような認証処理を行うことにより、マスタ機器１からスレーブ機器２の認証を行うだけでなく、スレーブ機器２からマスタ機器１の認証を行うこと（双方向認証）が可能となる。
【００８１】
＜その他の変形例＞
なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【００８２】
例えば、上記実施形態では、スレーブ機器２で認証処理用のキーコードを不揮発的に記憶するスレーブ側記憶デバイスとして、スレーブ制御部２０に含まれる不揮発性ロジック２１を用いた構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、例えば、フラッシュメモリやＥＥＰＲＯＭに比べて製造が困難であり、かつ、先述の不揮発性ロジック２１と同等のデータ書込速度を実現することのできる強誘電体メモリ（ＦｅＲＡＭ）を用いることも可能である（図１０を参照）。
【００８３】
また、上記実施形態では、スレーブ側記憶デバイスのみを高速な不揮発性記憶デバイスとした構成を例示して説明を行ったが、本発明の構成はこれに限定されるものではなく、マスタ側記憶デバイスについても、必要に応じて適宜、高速な不揮発性記憶デバイスを用いることが可能である。
【００８４】
また、上記実施形態では、マスタ機器とスレーブ機器が一対一で接続される構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、一つのマスタ機器に複数のスレーブ機器が接続される構成としても構わない。
【産業上の利用可能性】
【００８５】
本発明は、例えば、プリンタとインクカートリッジとの間、携帯型ゲーム機とゲームカートリッジとの間、ないしは、バッテリを電源とする電子機器（携帯電話機、デジタルスチルカメラ、デジタルビデオカメラ、ネットブックＰＣなど）とバッテリとの間で、一方向または双方向の認証を行い、非正規品の不正使用を防止するための技術として、有効に利用することが可能である。
【符号の説明】
【００８６】
１    マスタ機器
２    スレーブ機器
１０    マスタ制御部
１１    不揮発性メモリ（マスタ側記憶デバイス）
２０    スレーブ制御部
２１    不揮発性ロジック（スレーブ側記憶デバイス）
２２    強誘電体メモリ（スレーブ側記憶デバイス）
ＩＮＶ１〜ＩＮＶ５    インバータ
ＩＮＶ６、ＩＮＶ７    インバータ（レベルシフト機能あり）
ＳＷ１〜ＳＷ４    パススイッチ
ＭＵＸ１、ＭＵＸ２    マルチプレクサ
Ｑ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂ    Ｎチャネル型ＭＯＳ電界効果トランジスタ
ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂ    強誘電体素子
ＬＯＯＰ    ループ構造部
ＮＶＭ    不揮発性記憶部
ＳＥＰ    回路分離部
【図１】
0005624846.tif 000002
【図２】
0005624846.tif 000003
【図３】
0005624846.tif 000004
【図４】
0005624846.tif 000005
【図５】
0005624846.tif 000006
【図６】
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【図７】
0005624846.tif 000008
【図８】
0005624846.tif 000009
【図９】
0005624846.tif 000010
【図１０】
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