(57)【特許請求の範囲】
【請求項１】
光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する光電変換素子を含む複数の画素が行列状に配列された画素部と、
上記画素部の電子シャッタ動作、および読み出しを行うように上記画素の動作を制御する行選択回路を含む画素駆動部と、を有し、
上記行選択回路は、
アドレス信号および制御信号に従い、信号の読み出しを行う読み出し行と、上記光電変換素子に蓄積された電荷をはき捨ててリセットするシャッタ行を選択する機能を含み、
上記アドレス信号および制御信号に従い、選択された行の画素を、少なくとも読み出し状態、上記光電変換素子に蓄積された電荷を上記リセットより少なくはき捨てる電荷はき捨て状態、電子シャッタ状態、および上記光電変換素子に電荷を蓄積する蓄積状態を設定可能であり、
上記行選択回路は、
上記アドレス信号と第１のセット制御信号に応答してデータを保持し、上記アドレス信号と第１のリセット制御信号に応答して保持したデータを消去する少なくとも一つの第１のラッチと、
上記アドレス信号と第２のセット制御信号に応答してデータを保持し、上記アドレス信号と第２のリセット制御信号のうち少なくとも第２のリセット制御信号に応答してデータを消去する第２のラッチと、を少なくとも有し、
上記第１のラッチおよび上記第２のラッチの保持、消去の状態の組み合わせにより、少なくとも上記読み出し状態、上記電荷はき捨て状態、上記電子シャッタ状態、上記蓄積状態を設定可能であり、
上記第１のラッチおよび上記第２のラッチの出力側に、上記第１のラッチおよび上記第２のラッチの出力状態のうちのうち少なくとも３状態に対応した論理演算回路を有する
固体撮像素子。
【請求項２】
上記行選択回路は、
読み出し行は上記読み出し状態から上記電荷はき捨て状態に遷移させ、電子シャッタ行は上記電子シャッタ状態から上記蓄積状態に遷移させる
請求項１記載の固体撮像素子。
【請求項３】
上記行選択回路は、
画素アクセスの動作順序が、上記読み出し状態、上記電荷はき捨て状態、上記電子シャッタ状態、上記蓄積状態に遷移し、さらに上記読み出し状態に戻るように制御する
請求項１または２記載の固体撮像素子。
【請求項４】
上記行選択回路は、
プリシャッタ状態を設定可能である
請求項１から３のいずれか一に記載の固体撮像素子。
【請求項５】
上記画素は、
出力ノードと、
光信号を電気信号に変換し信号電荷を蓄積する光電変換素子と、
ゲートに印加される転送制御信号レベルに応じて導通状態、非導通状態、上記導通状態と非導通状態の中間の状態である中間導通状態に設定され、導通状態および中間導通状態で上記光電変換素子の電荷を上記出力ノードの転送する転送トランジスタと、を含み、
上記行選択回路は、
上記読み出し状態、上記電子シャッタ状態のときは、上記転送制御信号を上記転送トランジスタが導通状態となる第１レベル電圧または上記転送トランジスタが非導通状態となる第２レベル電圧に設定し、
上記はき捨て状態ときは上記転送制御信号を上記転送トランジスタが中間導通状態となるように、上記第１レベル電圧と上記第２レベル電圧との間の中間電圧に設定する
請求項１から４のいずれか一に記載の固体撮像素子。
【請求項６】
上記行選択回路は、
上記蓄積状態を蓄積電荷が少ない状態から段階的に多い状態となるように制御する
請求項１から５のいずれか一に記載の固体撮像素子。
【請求項７】
上記画素は、
出力ノードと、
光信号を電気信号に変換し信号電荷を蓄積する光電変換素子と、
ゲートに印加される転送制御信号レベルに応じて導通状態、非導通状態、上記導通状態と非導通状態の中間の状態である中間導通状態に設定され、導通状態および中間導通状態で上記光電変換素子の電荷を上記出力ノードの転送する転送トランジスタと、を含み、
上記行選択回路は、
上記蓄積電荷が少ない第１蓄積状態および第１蓄積状態より蓄積電荷が多い第２蓄積状態を段階的に設定可能で、
上記第１蓄積状態のときは上記転送制御信号を上記転送トランジスタが導通状態となる第１レベル電圧と上記転送トランジスタが非導通状態となる第２レベル電圧との間の中間電圧に設定し、
上記第２蓄積状態のときは上記転送制御信号を上記転送トランジスタが非導通状態となる第２レベル電圧に設定する
請求項６記載の固体撮像素子。
【請求項８】
上記３状態には、上記読み出し状態、上記電荷はき捨て状態、上記電子シャッタ状態を含む
請求項１から７のいずれか一に記載の固体撮像素子。
【請求項９】
上記行選択回路は、
少なくとも、上記読み出し状態、上記電荷はき捨て状態、上記電子シャッタ状態、上記蓄積状態の画素制御動作が独立な４種類以上の状態を単位アレイ毎に設定可能で、
前の水平走査期間に上記読み出し状態に設定された単位アレイを上記はき捨て状態に設定するメモリ制御期間と、
前の水平走査期間に上記電子シャッタ状態に設定された単位アレイを上記蓄積状態に設定するメモリ制御期間と、
上記読み出し状態および上記電子シャッタ状態にそれぞれ設定するメモリ制御期間と、を含む
請求項１から８のいずれか一に記載の固体撮像素子。
【請求項１０】
上記行選択回路は、
少なくとも、上記読み出し状態、上記電荷はき捨て状態、上記電子シャッタ状態、上記蓄積状態の画素制御動作が独立な４種類以上の状態を単位アレイ毎に設定可能で、
前の水平走査期間に読み出し状態に設定された単位アレイを掃き捨て状態に設定するラッチ制御と，前の水平走査期間に電子シャッタ状態に設定された単位アレイを蓄積状態に設定するラッチ制御の２つの状態遷移を同時並列的に設定するメモリ制御期間と、
上記読み出し状態および上記電子シャッタ状態にそれぞれ設定するメモリ制御期間と、を含み
請求項１から８のいずれか一に記載の固体撮像素子。
【請求項１１】
固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、
上記固体撮像素子の出力画像信号を処理する信号処理回路と、を有し、
上記固体撮像素子は、
光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する光電変換素子を含む複数の画素が行列状に配列された画素部と、
上記画素部の電子シャッタ動作、および読み出しを行うように上記画素の動作を制御する行選択回路を含む画素駆動部と、を有し、
上記行選択回路は、
アドレス信号および制御信号に従い、信号の読み出しを行う読み出し行と、上記光電変換素子に蓄積された電荷をはき捨ててリセットするシャッタ行を選択する機能を含み、
上記アドレス信号および制御信号に従い、選択された行の画素を、少なくとも読み出し状態、上記光電変換素子に蓄積された電荷を上記リセットより少なくはき捨てる電荷はき捨て状態、電子シャッタ状態、および上記光電変換素子に電荷を蓄積する蓄積状態を設定可能であり、
上記行選択回路は、
上記アドレス信号と第１のセット制御信号に応答してデータを保持し、上記アドレス信号と第１のリセット制御信号に応答して保持したデータを消去する少なくとも一つの第１のラッチと、
上記アドレス信号と第２のセット制御信号に応答してデータを保持し、上記アドレス信号と第２のリセット制御信号のうち少なくとも第２のリセット制御信号に応答してデータを消去する第２のラッチと、を少なくとも有し、
上記第１のラッチおよび上記第２のラッチの保持、消去の状態の組み合わせにより、少なくとも上記読み出し状態、上記電荷はき捨て状態、上記電子シャッタ状態、上記蓄積状態を設定可能であり、
上記第１のラッチおよび上記第２のラッチの出力側に、上記第１のラッチおよび上記第２のラッチの出力状態のうちのうち少なくとも３状態に対応した論理演算回路を有する
カメラシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子およびカメラシステムに関するものである。
【背景技術】
【０００２】
ＣＭＯＳ（Complimentary Metal Oxide Semiconductor）イメージセンサ（ＣＩＳ）は、ＣＣＤ（Charge Coupled Devise）イメージセンサに対して、比較的自由に読み出しアドレスを設定できるという特徴を持つ。
【０００３】
たとえば、センサの全ての画素を読み出す以外に、複数の画素の信号を同時に読み出す「加算」、行や列を飛ばしながら間欠的に読み出す「間引き」、一部の画素からのみ読み出す「切り出し」などの機能を備えたセンサが広く使用されている。
「加算」、「間引き」、「切り出し」は同時に行われる場合もある。
「間引き」や「加算」、「切り出し」の機能を備えたセンサでは、読み出しやシャッタの動作が複雑になるため、行選択のためにシフトレジスタではなく、デコーダが使用される場合が多い。
【０００４】
イメージセンサでは、飽和したフォトダイオード（以下、ＰＤ）から隣接するＰＤに信号電荷があふれ出して信号量が変わってしまう、ブルーミングと呼ばれる現象が知られている。
換言すれば、ブルーミングとは、フォトダイオードに電荷が飽和状態になるまで蓄積し、さらに光が入射され続けた場合にフォトダイオードから電荷が隣接画素へあふれ出す現象を言う。
ブルーミングによる画質劣化のモードには大きく２種類があり、その１つはＣＭＯＳセンサの間引き動作において、センサの出力信号に寄与しない画素の余剰電荷が溜まり、これがセンサ出力信号に寄与する画素へ溢れ出すような場合には画質劣化が著しい。
【０００５】
この間引きモードのブルーミングの対策として、たとえば、デコーダと２ビットのメモリを垂直選択回路の各行に配置する回路構成によって、電子シャッタを発生させて余剰電荷を掃き捨てる方法が提案されている（特許文献１参照）。
またその具体的なデコーダのアドレス制御方法が提案されている（特許文献２参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２８８９０３号公報
【特許文献２】特開２００８−２８８９０４号公報
【特許文献３】特開２００９−６５５８５号公報
【特許文献４】特許第３９１５１６１号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところが、これらの方法では、高い間引き率を実現するには多数の電子シャッタによる電荷掃き捨て動作が必要になる。結果として、デコーディングのアクセス数が増加することによる消費電力のほか、デコーディング時間が必要になり、読み出し動作の高速化の課題になっていた。
【０００８】
これを解決する方法として特許文献３に開示された技術が知られている。
この技術は、上記した特許文献１に開示されたＶ選択回路内に配置された２ビットのメモリに加えて、この２ビットのメモリ出力信号を用いて第３のメモリのセット信号およびリセット信号とする方法を採用している。
この方法により、３ビットのメモリ（ラッチ）で４つの状態を生成している。
【０００９】
ところが、一般的に２ビットのメモリを用いると最大４状態、３ビットのメモリを用いると最大８状態を制御可能になるのに対して、メモリの利用効率が低いことが課題であった。
【００１０】
一方、ＣＭＯＳセンサの間引き動作だけでなく全画素動作含めて発生するブルーミングのモードがある。
センサ出力信号に寄与する画素同士が隣接して読み出される駆動モードにおいて、一方の読み出し画素の電荷が飽和後にさらに光が入射することによって電荷が周辺画素へ溢れ出す現象がある。
【００１１】
この対策方法として，電荷蓄積期間において少なくとも２種類の画素転送ゲート電圧の期間を生成する画素電圧設定方法が提案されている。この方法では、オーバーフロー・レベルを第一期間よりも第二期間を高くすることにより、電荷蓄積画素のブルーミング抑制を行う（特許文献４参照）。
【００１２】
ところが、この方法では、画素アクセス制御は複雑になるために、従来の回路構成では実現することが難しく、画素駆動する垂直選択回路の具体的な回路および垂直選択回路の制御方法の提案がなかった。
【００１３】
本発明は、回路の大規模化を抑止しつつ、電荷のブルーミングを的確に抑制することが可能で、高速化読み出しを行うことが可能な固体撮像素子およびカメラシステムを提供することにある。
【課題を解決するための手段】
【００１４】
本発明の第１の観点の固体撮像素子は、光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する光電変換素子を含む複数の画素が行列状に配列された画素部と、上記画素部の電子シャッタ動作、および読み出しを行うように上記画素の動作を制御する行選択回路を含む画素駆動部と、を有し、上記行選択回路は、アドレス信号および制御信号に従い、信号の読み出しを行う読み出し行と、上記光電変換素子に蓄積された電荷をはき捨ててリセットするシャッタ行を選択する機能を含み、上記アドレス信号および制御信号に従い、選択された行の画素を、少なくとも読み出し状態、上記光電変換素子に蓄積された電荷を上記リセットより少なくはき捨てる電荷はき捨て状態、電子シャッタ状態、および上記光電変換素子に電荷を蓄積する蓄積状態を設定可能であり、かつ、上記行選択回路は、上記アドレス信号と第１のセット制御信号に応答してデータを保持し、上記アドレス信号と第１のリセット制御信号に応答して保持したデータを消去する少なくとも一つの第１のラッチと、上記アドレス信号と第２のセット制御信号に応答してデータを保持し、上記アドレス信号と第２のリセット制御信号のうち少なくとも第２のリセット制御信号に応答してデータを消去する第２のラッチと、を少なくとも有し、上記第１のラッチおよび上記第２のラッチの保持、消去の状態の組み合わせにより、少なくとも上記読み出し状態、上記電荷はき捨て状態、上記電子シャッタ状態、上記蓄積状態を設定可能であり、上記第１のラッチおよび上記第２のラッチの出力側に、上記第１のラッチおよび上記第２のラッチの出力状態のうちのうち少なくとも３状態に対応した論理演算回路を有する。
【００１５】
本発明の第２の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、上記固体撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記固体撮像素子は、光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する光電変換素子を含む複数の画素が行列状に配列された画素部と、上記画素部の電子シャッタ動作、および読み出しを行うように上記画素の動作を制御する行選択回路を含む画素駆動部と、を有し、上記行選択回路は、アドレス信号および制御信号に従い、信号の読み出しを行う読み出し行と、上記光電変換素子に蓄積された電荷をはき捨ててリセットするシャッタ行を選択する機能を含み、上記アドレス信号および制御信号に従い、選択された行の画素を、少なくとも読み出し状態、上記光電変換素子に蓄積された電荷を上記リセットより少なくはき捨てる電荷はき捨て状態、電子シャッタ状態、および上記光電変換素子に電荷を蓄積する蓄積状態を設定可能であり、かつ、上記行選択回路は、上記アドレス信号と第１のセット制御信号に応答してデータを保持し、上記アドレス信号と第１のリセット制御信号に応答して保持したデータを消去する少なくとも一つの第１のラッチと、上記アドレス信号と第２のセット制御信号に応答してデータを保持し、上記アドレス信号と第２のリセット制御信号のうち少なくとも第２のリセット制御信号に応答してデータを消去する第２のラッチと、を少なくとも有し、上記第１のラッチおよび上記第２のラッチの保持、消去の状態の組み合わせにより、少なくとも上記読み出し状態、上記電荷はき捨て状態、上記電子シャッタ状態、上記蓄積状態を設定可能であり、上記第１のラッチおよび上記第２のラッチの出力側に、上記第１のラッチおよび上記第２のラッチの出力状態のうちのうち少なくとも３状態に対応した論理演算回路を有する。
【発明の効果】
【００１６】
本発明によれば、回路の大規模化を抑止しつつ、電荷のブルーミングを的確に抑制することが可能で、高速化読み出しを行うことができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。
【図２】本実施形態に係る画素回路の一例を示す図である。
【図３】本第１の実施形態に係る画素がとり得る４状態およびその遷移関係例を示す図である。
【図４】本第１の実施形態における画素回路に供給される転送ゲート制御信号およびリセットゲート制御信号の４状態に対応した供給レベルを模式的に示す図である。
【図５】一般的なＣＭＯＳイメージセンサの画素の状態およびその遷移関係を示す図である。
【図６】第１の実施形態に係る垂直（行）選択回路のメモリ制御回路および画素駆動タイミング制御回路の一例を示す図である。
【図７】本第１の実施形態に係る画素駆動タイミング制御回路の画素ドライバの構成例を示す回路図である。
【図８】本第１の実施形態に係る画素駆動タイミング制御回路の画素ドライバの他の構成例を示す回路図である。
【図９】本第１の実施形態に係る垂直(行)選択回路の動作を中心としたタイミングチャートを示す図である。
【図１０】前フレームよりも露光時間が長くなった場合に電子シャッタが同一タイミングに２行分のアドレス生成が発生する場合を説明するための図である。
【図１１】本第２の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）における垂直（行）選択回路のメモリ制御回路および画素駆動タイミング制御回路の一例を示す図である。
【図１２】本第２の実施形態に係る垂直(行)選択回路の動作を中心としたタイミングチャートを示す図である。
【図１３】本第３の実施形態に係る画素がとり得る６状態およびその遷移関係例を示す図である。
【図１４】本第３の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）における垂直（行）選択回路のメモリ制御回路および画素駆動タイミング制御回路の一例を示す図である。
【図１５】本第３の実施形態に係る３つのメモリ（ラッチ）の状態割り当てを示す図である。
【図１６】画素の転送トランジスタのゲートの保持電圧とフォトダイオードの飽和信号の関係を示す図である。
【図１７】２段階で画素の転送トランジスタのゲート電圧を変化させた場合のブルーミング発生時間の効果を説明するための図である。
【図１８】本第３の実施形態に係る垂直(行)選択回路の動作を中心としたタイミングチャートを示す図である。
【図１９】本発明の第４の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（ＣＭＯＳイメージセンサ(固体撮像素子)の第１の構成例）
２．第２の実施形態（ＣＭＯＳイメージセンサ(固体撮像素子)の第２の構成例）
３．第３の実施形態（ＣＭＯＳイメージセンサ(固体撮像素子)の第３の構成例）
４．第４の実施形態（カメラシステムの構成例）
【００１９】
＜１．第１の実施形態＞
図１は、本発明の第１の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。
【００２０】
本ＣＭＯＳイメージセンサ１００は、画素部１１０、アドレスデコーダ１２０、ラッチ（メモリ）制御回路１３０、画素駆動タイミング制御回路１４０、センサコントローラ１５０、および読み出し回路（ＡＦＥ）１６０を有する。
アドレスデコーダ１２０、メモリ制御回路１３０、画素駆動タイミング制御回路１４０、およびセンサコントローラ１５０により画素駆動部が構成される。
本実施形態において、アドレスデコーダ１２０、メモリ制御回路１３０、および画素駆動タイミング制御回路１４０により行（垂直）選択回路１７０が構成される。
この垂直選択回路１７０は、画素駆動部に含まれる。
【００２１】
画素部１１０は、複数の画素回路がＭ行×Ｎ列の２次元状（マトリクス状）に配列されている。
【００２２】
図２は、本実施形態に係る画素回路の一例を示す回路図である。
【００２３】
この画素回路１１０Ａは、たとえばフォトダイオード（ＰＤ）からなる光電変換素子（以下、単にＰＤというときもある）を有する。
そして、この１個の光電変換素子ＰＤに対して、転送トランジスタＴＲ−Ｔｒ、リセットトランジスタＲＳＴ−Ｔｒ、増幅トランジスタＡＭＰ−Ｔｒ、および選択トランジスタＳＥＬ−Ｔｒをそれぞれ一つずつ有する。
【００２４】
光電変換素子ＰＤは、入射光量に応じた量の信号電荷（ここでは電子）を発生し、蓄積する。
以下、信号電荷は電子であり、各トランジスタがＮ型トランジスタである場合について説明するが、信号電荷がホールであったり、各トランジスタがＰ型トランジスタであっても構わない。
転送トランジスタＴＲ−Ｔｒのゲートには、画素駆動タイミング制御回路１４０により電圧値が制御される転送ゲート制御信号ＴＲが供給される。
リセットトランジスタＲＳＴ−Ｔｒのゲートには、画素駆動タイミング制御回路１４０により電圧値が制御されるリセットゲート制御信号ＲＳＴが供給される。
選択トランジスタＳＥＬ−Ｔｒのゲートには、画素駆動タイミング制御回路１４０により電圧値が制御されるセレクト制御信号ＳＥＬが供給される。
【００２５】
これらの各トランジスタは、Ｎ型トランジスタで形成される場合、たとえば転送トランジスタＴＲ−Ｔｒは、ゲートに供給される制御信号の電圧レベルが第１レベル電圧ＶＨｉ、たとえば２．７Ｖの場合に完全導通（オン）状態となる。
転送トランジスタＴＲ−Ｔｒは、ゲートに供給される制御信号の電圧レベルが第２レベル電圧ＶＬｏ、たとえば−１．２Ｖの場合に完全非導通（オフ）状態となる。
転送トランジスタＴＲ−Ｔｒは、ゲートに供給される制御信号の電圧レベルが第１レベル電圧ＶＨｉと第２レベル電圧ＶＬｏの中間電圧Ｖｍｉｄ、たとえば０Ｖの場合に中間導通（オン）状態となる。
ここで、中間導通状態とは、完全導通状態より弱い電荷転送能力を持つ状態をいい、たとえば転送トランジスタＴＲ−Ｔｒのゲートに中間電圧Ｖｍｉｄが印加されると上述する電荷掃き捨て状態となる。
【００２６】
なお、本実施形態は、複数の光電変換素子間で、各トランジスタを共有している場合や、選択トランジスタを有していない３トランジスタ（３Ｔｒ）画素を採用している場合にも有効である。
【００２７】
転送トランジスタＴＲ−Ｔｒは、光電変換素子ＰＤとＦＤ（Ｆｌｏａｔｉｎｇ  Ｄｉｆｆｕｓｉｏｎ）の間に接続され、制御線ＬＴＲを通じて制御される。
転送トランジスタＴＲ−Ｔｒは、制御線ＬＴＲに伝搬される転送ゲート制御信号ＴＲがハイレベルである第１レベル電圧ＶＨｉの期間に選択されて完全導通状態となり、光電変換素子ＰＤで光電変換された電子をＦＤに転送する。
転送トランジスタＴＲ−Ｔｒは、制御線ＬＴＲに伝搬される転送ゲート制御信号ＴＲが中間電圧Ｖｍｉｄの期間に選択されて中間導通状態となり、光電変換素子ＰＤで光電変換された電子をＦＤにはき捨てる。
【００２８】
リセットトランジスタＲＳＴ−Ｔｒは、電源線ＬＶＲｓｔとＦＤの間に接続され、制御線ＬＲＳＴを通して制御される。
リセットトランジスタＲＳＴ−Ｔｒは、制御線ＬＲＳＴに伝搬されるリセット制御信号ＲＳＴがたとえばＶＨｉの期間に選択されて導通状態となり、ＦＤを電源線ＬＶＲｓｔの電位ＶＲｓｔにリセットする。
【００２９】
増幅トランジスタＡＭＰ−Ｔｒと選択トランジスタＳＥＬ−Ｔｒは、電源線ＬＶＤＤと出力信号線ＬＳＧＮの間に直列に接続されている。
増幅トランジスタＡＭＰ−ＴｒのゲートにはＦＤが接続され、選択トランジスタＳＥＬ−Ｔｒは制御線ＬＳＥＬを通じて制御される。
選択トランジスタＳＥＬ−Ｔｒは、制御線ＬＳＥＬに伝搬されるセレクト制御信号ＳＥＬがたとえばＶＨｉの期間に選択されて導通状態となる。これにより、増幅トランジスタＡＭＰ−ＴｒはＦＤの電位に応じた信号ＶＳＬを出力信号線ＬＳＧＮに出力する。
【００３０】
画素部１１０には、画素回路１１０ＡがＭ行×Ｎ列配置されているので、各制御線ＬＳＥＬ、ＬＲＳＴ、ＬＴＲはそれぞれＭ本、信号ＶＳＬの出力信号線ＬＳＧＮはＮ本ある。
【００３１】
垂直選択回路１７０は、垂直（行）方向のアドレスを選択するアドレスデコーダ１２０を有する。
垂直選択回路１７０は、アドレスデコーダの出力信号と制御信号の組合せ論理によってメモリ（ラッチ）状態を制御し、その出力値の論理演算により各行の状態を決定するメモリ制御回路１３０を有する。
垂直選択回路１７０は、メモリ制御回路１３０の状態信号を使って画素の転送トランジスタ（スイッチ）ＴＲ−Ｔｒやリセットトランジスタ（スイッチ）ＲＳＴ−Ｔｒを制御するための画素ドライバである画素駆動タイミング制御回路１４０を有する。
【００３２】
図３は、本第１の実施形態に係る画素がとり得る４状態およびその遷移関係例を示す図である。
本実施形態においては、画素駆動部の一部である垂直選択回路１７０は、アドレスデコーダ１２０によりデコードされる行（垂直）アドレスで指定される行画素状態を、図３に示すように、４状態に制御可能に構成される。
４状態とは、図３に示すように、読み出し状態ＲＤＳＴ、電荷のはき捨て状態ＤＣＳＴ、電子シャッタ状態ＳＨＳＴ、および蓄積状態ＣＧＳＴを含む。
そして、この４状態が順番に遷移していくような制御が行われる。
本第１の実施形態においては、メモリ制御回路１３０に２つのラッチであるメモリ（Ａ，Ｂ）を有し、４状態はこの２つのメモリのセット状態（１）とリセット状態（０）の組み合わせで設定され、制御される。
読み出し状態ＲＤＳＴはメモリ（Ａ，Ｂ）が（０，１）に設定され、はき捨て状態はメモリ（Ａ，Ｂ）が（０，０）に設定される。
電子シャッタ状態ＳＨＳＴはメモリ（Ａ，Ｂ）が（１，１）に設定され、蓄積状態ＣＧＳＴはメモリ（Ａ，Ｂ）が（１，０）に設定される。
ここでは、それぞれ第１メモリ（Ａメモリ）１３１、第２メモリ（Ｂメモリ）１３２の順に２進数表記で記載になるように状態割り当てを行った場合を記載している。
【００３３】
本第１の実施形態においては、水平走査期間単位で読み出し行、シャッタ行のアドレスの切り替えを実施する。
通常、読み出し行は読み出し状態ＲＳＤＴから電荷はき捨て状態ＤＳＣＳＴへ、電子シャッタ行は電子シャッタ状態ＳＨＳＴから蓄積状態ＣＧＳＴに設定し、順次読み出し状態の設定と規定の露光時間に設定されるように電子シャッタ状態が設定される。
【００３４】
図４は、本第１の実施形態における画素回路１１０Ａに供給される転送ゲート制御信号ＴＲおよびリセットゲート制御信号ＲＳＴの４状態に対応した供給レベルを模式的に示す図である。
【００３５】
この例において、読み出し状態ＲＤＳではリセットゲート制御信号ＲＳＴが一定期間ハイレベルに設定される。この間転送ゲート制御信号ＴＲは第２レベル電圧ＶＬｏに設定されて、完全非導通状態に制御されている。
次に、リセットゲート制御信号ＲＳＴがローレベルに設定された後、転送ゲート制御信号ＴＲが一定期間、第１レベル電圧ＶＨｉに設定されて読み出しが行われる。
次に、はき捨て状態ＤＣＳＴに遷移する場合に、転送ゲート制御信号ＴＲが一定期間、中間電圧Ｖｍｉｄに設定され、また、リセットゲート制御信号ＲＳＴはハイレベルに設定されて導通状態に保持される。これにより、電荷のはき捨てが行われる。
リセットゲート制御信号ＲＳＴははき捨て状態ＤＣＳＴ、電子シャッタ状態ＳＨＳＴ、蓄積状態ＣＧＳＴを通してハイレベルに保持される。
はき捨て状態ＤＣＳＴから電子シャッタ状態ＳＨＳＴに遷移する場合、転送ゲート制御信号ＴＲが中間電圧Ｖｍｉｄから第２レベル電圧ＶＬｏに切り替えられる。そして、電子シャッタを実行する際に、転送ゲート制御信号ＴＲが中間電圧Ｖｍｉｄから第１レベル電圧ＶＨｉに一定期間切り替えられ、転送トランジスタＴＲ−Ｔｒが完全導通状態に制御される。
そして、転送ゲート制御信号ＴＲが第１レベル電圧ＶＨｉから第２レベル電圧ＶＬｏに切り替えられて、蓄積状態ＣＧＳＴに遷移する。
【００３６】
以上のように、本第１の実施形態においては、画素の状態を、読み出し状態ＲＤＳＴ、電荷のはき捨て状態ＤＣＳＴ、電子シャッタ状態ＳＨＳＴ、および蓄積状態ＣＧＳＴを順に遷移するように制御する。その結果、回路の大規模化を抑止しつつ、電荷のブルーミングを的確に抑制することが可能となっている。
【００３７】
図５は、一般的なＣＭＯＳイメージセンサの画素の状態およびその遷移関係を示す図である。
このように、一般的なＣＭＯＳイメージセンサは、蓄積状態ＣＧＳＴと読み出し状態ＲＤＳＴ間の遷移、および蓄積状態ＣＧＳＴと電子シャッタ状態ＳＨＳＴ間の遷移の３状態の遷移制御を行っている。
したがって、電荷のブルーミングを的確にかつ十分に抑制することが困難である。
【００３８】
以下、本第１の実施形態に係る垂直（行）選択回路１７０の上記４状態を含めて制御する具体的な構成例について説明する。
なお、特徴的な構成を有するメモリ（ラッチ）制御回路１３０および画素駆動タイミング制御回路１４０の具体例について示す。
【００３９】
アドレスデコーダ１２０は、センサコントローラ１５０からの行アドレス信号ＲＡＤＤＲをデコードし、特定の行を選択する。
【００４０】
図６は、第１の実施形態に係る垂直（行）選択回路のメモリ制御回路および画素駆動タイミング制御回路の一例を示す図である。
【００４１】
図６のメモリ制御回路１３０は、２入力ＡＮＤゲートＡＧ１３１〜ＡＧ１３８、第１メモリ（Ａメモリ）１３１、および第２メモリ（Ｂメモリ）１３２を有する。
メモリ制御回路１３０は、センサコントローラ１５０からＡメモリ（ラッチ）用セット制御信号ＡＬａｔｃｈＳＥＴ、Ａメモリ（ラッチ）用リセット制御信号ＡＬａｔｃｈＲＳＴが供給される。
メモリ制御回路１３０は、センサコントローラ１５０からＢメモリ（ラッチ）用セット制御信号ＢＬａｔｃｈＳＥＴ、Ｂメモリ（ラッチ）用リセット制御信号ＢＬａｔｃｈＲＳＴが供給される。
【００４２】
ＡＮＤゲートＡＧ１３１〜１３４の一方の入力端子にアドレスデコーダ１２０の出力信号ＡＤＤＲｉが供給される。
ＡＮＤゲートＡＧ１３１の他方の入力端子にＡメモリ（ラッチ）用セット制御信号ＡＬａｔｃｈＳＥＴが供給され、ＡＮＤゲートＡＧ１３２の他方の入力端子にＡメモリ（ラッチ）用リセット制御信号ＡＬａｔｃｈＲＳＴが供給される。
ＡＮＤゲートＡＧ１３３の他方の入力端子にＢメモリ（ラッチ）用セット制御信号ＢＬａｔｃｈＳＥＴが供給され、ＡＮＤゲートＡＧ１３４の他方の入力端子にＢメモリ（ラッチ）用リセット制御信号ＢＬａｔｃｈＲＳＴが供給される。
第１メモリ（Ａメモリ）１３１のセット端子ＳがＡＮＤゲートＡＧ１３１の出力が接続され、リセット端子ＲがＡＮＤゲートＡＧ１３２の出力に接続されている。
第１メモリ（Ａメモリ）１３１の出力端子ＱがＡＮＤゲートＡＧ１３５，ＡＧ１３６の一方の入力端子に接続され、反転出力端子／ＱがＡＮＤゲートＡＧ１３７，ＡＧ１３８の一方の入力端子に接続されている。
第２メモリ（Ｂメモリ）１３２のセット端子ＳがＡＮＤゲートＡＧ１３３の出力が接続され、リセット端子ＲがＡＮＤゲートＡＧ１３４の出力に接続されている。
第２メモリ（Ｂメモリ）１３２の出力端子ＱがＡＮＤゲートＡＧ１３５，ＡＧ１３７の他方の入力端子に接続され、反転出力端子／ＱがＡＮＤゲートＡＧ１３６，ＡＧ１３８の他方の入力端子に接続されている。
ＡＮＤゲートＡＧ１３５の出力が電子シャッタ状態ＳＨＳＴの制御信号となり、ＡＮＤゲートＡＧ１３６の出力が蓄積状態ＣＧＳＴの制御信号となる。
ＡＮＤゲートＡＧ１３７の出力が読み出し状態ＲＤＳＴの制御信号となり、ＡＮＤゲートＡＧ１３８の出力がはき捨て状態ＤＣＳＴの制御信号となる。
【００４３】
上述したように、本第１の実施形態においては、メモリ制御回路１３０に２つのラッチであるメモリ（Ａ，Ｂ）を有し、４状態はこの２つのメモリのセット状態（１）とリセット状態（０）の組み合わせで設定され、制御される。
読み出し状態ＲＤＳＴはメモリ（Ａ，Ｂ）が（０，１）に設定され、はき捨て状態はメモリ（Ａ，Ｂ）が（０，０）に設定される。
電子シャッタ状態ＳＨＳＴはメモリ（Ａ，Ｂ）が（１，１）に設定され、蓄積状態ＣＧＳＴはメモリ（Ａ，Ｂ）が（１，０）に設定される。
なお、本発明は、本実施形態に記載のメモリ状態の割り当てだけを限定するものではない。
【００４４】
メモリ制御回路１３０において、第１ラッチ（Ａメモリ）１３１は、アドレスデコーダ１２０の出力とセンサコントローラ１５０によりＡメモリ（ラッチ）用セット制御信号ＡＬａｔｃｈＳＥＴの論理積でセットされる。
第１メモリ(Ａメモリ)１３１は、アドレスデコーダ１２０の出力とセンサコントローラ１５０によるＡメモリ（ラッチ）用リセット制御信号ＡＬａｔｃｈＲＳＴとの論理積でリセットされる。
メモリ制御回路１３０において、第２ラッチ（Ｂメモリ）１３２は、アドレスデコーダ１２０の出力とセンサコントローラ１５０によりＢメモリ（ラッチ）用セット制御信号ＢＬａｔｃｈＳＥＴの論理積でセットされる。
第２メモリ(Ｂメモリ)１３２は、アドレスデコーダ１２０の出力とセンサコントローラ１５０によるＢメモリ（ラッチ）用リセット制御信号ＢＬａｔｃｈＲＳＴとの論理積でリセットされる。
【００４５】
さらに、画素駆動タイミング制御回路１４０においては、画素転送パルス生成回路１４１、画素リセットパルス生成回路１４２、および画素セレクトパルス生成回路１４３において、以下の処理が行われる。
第１メモリ（Ａメモリ）１３１の出力信号と第２メモリ（Ｂメモリ）１３２の出力信号の組合せ論理（Ａ・Ｂ）、（ｎｏｔＡ・Ｂ）、（Ａ・ｎｏｔＢ）、（ｎｏｔＡ・ｎｏｔＢ）のいずれか３つ以上の論理生成演算が行われる。
そして、画素転送ドライバ１４４、画素リセットドライバ１４５、および画素セレクトドライバ１４６により、各論理の割り当てに対応した画素制御信号をパルス信号として発生させる。
【００４６】
なお、本第１の実施形態において、垂直（行）選択回路１７０内に第１メモリ（Ａメモリ）１３１、第２メモリ（Ｂメモリ）１３２の２つの出力から４つの状態を直接的に論理積によって生成する方法であっても良い。
たとえば、（Ａ・Ｂ）、（ｎｏｔＡ・Ｂ），（ｎｏｔＡ・ｎｏｔＢ）の３状態を作る論理回路と、これら３つの状態信号のＮＯＲであっても同じ４つの状態を制御する画素制御信号は等価となる。
【００４７】
図７は、本第１の実施形態に係る画素駆動タイミング制御回路の画素ドライバの構成例を示す回路図である。
図７は、通常のシャッタ状態信号ＳＳＨＳＴと読み出し状態信号ＳＲＤＳＴの２つの信号の他、電荷はき捨て状態信号ＳＤＣＳＴを加えて４状態を制御した画素制御信号の回路図を示している。
【００４８】
図７において、画素転送ドライバ１４４は、２入力ＡＮＤゲートＡＧ１４１、ＡＧ１４２、および３入力ＯＲゲートＯＧ１４１により形成されている。
画素転送ドライバ１４５は、２入力ＡＮＤゲートＡＧ１４３、ＡＧ１４４、および３入力ＯＲゲートＯＧ１４２により形成されている。
画素転送ドライバ１４６は、２入力ＡＮＤゲートＡＧ１４５により形成されている。
【００４９】
画素転送ドライバ１４４は、画素の転送ゲート制御信号ＴＲを出力する。
画素転送ドライバ１４４は、ＡＮＤゲートＡＧ１４２において、読み出し状態信号ＳＲＤＳＴとセンサコントローラ１５０による読み出し用の画素転送制御信号ＲＴＲとのＡＮＤ(論理積)をとる。
画素転送ドライバ１４４は、ＡＮＤゲートＡＧ１４１において、シャッタ状態信号ＳＳＨＳＴとセンサコントローラ１５０によるシャッタ用の画素転送制御信号ＳＴＲとのＡＮＤをとる。
そして、画素転送ドライバ１４４は、ＯＲゲートＯＧ１４１において、ＡＮＤゲートＡＧ１４１、ＡＤ１４２のＡＮＤ結果、および電荷すき捨て状態信号ＳＤＣＳＴの３つの信号のＯＲ(論理和)で制御する。
【００５０】
画素リセットドライバ１４５は、画素のリセットゲート制御信号ＲＳＴを出力する。
画素リセットドライバ１４５は、ＡＮＤゲートＡＧ１４４において、読み出し状態信号ＳＲＤＳＴとセンサコントローラ１５０による読み出し用画素リセット制御信号ＲＲＳＴとのＡＮＤをとる。
画素リセットドライバ１４５は、ＡＮＤゲートＡＧ１４３において、シャッタ状態信号ＳＳＨＳＴとセンサコントローラ１５０によるシャッタ用画素リセット制御信号ＳＲＳＴとのＡＮＤをとる。
画素リセットドライバ１４５は、ＯＧゲート１４２において、ＡＮＤゲートＡＧ１４３、ＡＤ１４４のＡＮＤ結果、および電荷はき捨て状態信号ＳＤＣＳＴの３つの信号のＯＲで制御する。
画素セレクトドライバ１４６は、画素のセレクト制御信号ＳＥＬを出力する。
画素セレクトドライバ１４６は、ＡＮＤゲートＡＧ１４５において、読み出し状態信号ＳＲＤＳＴとセンサコントローラ１５０による読み出し用画素セレクト制御信号ＲＳＥＬとのＡＮＤで制御する。
【００５１】
図８は、本第１の実施形態に係る画素駆動タイミング制御回路の画素ドライバの他の構成例を示す回路図である。
【００５２】
図８の画素ドライバが図７の画素ドライバと異なる点は、次の通りである。
前述したように、本第１の実施形態に係る画素の転送トランジスタＴＲ−Ｔｒは完全導通状態、完全非導通状態、およびはき捨て状態時の中間導通状態の３つの状態をとる。
これらの各トランジスタは、Ｎ型トランジスタで形成される場合、たとえば転送トランジスタＴＲ−Ｔｒは、ゲートに供給される制御信号の電圧レベルが第１レベル電圧ＶＨｉ、たとえば２．７Ｖの場合に完全導通（オン）状態となる。
転送トランジスタＴＲ−Ｔｒは、ゲートに供給される制御信号の電圧レベルが第２レベル電圧ＶＬｏ、たとえば−１．２Ｖの場合に完全非導通（オフ）状態となる。
転送トランジスタＴＲ−Ｔｒは、ゲートに供給される制御信号の電圧レベルが第１レベル電圧ＶＨｉと第２レベル電圧ＶＬｏの中間電圧Ｖｍｉｄ、たとえば０Ｖの場合に中間導通（オン）状態となる。
図８の画素ドライバは、画素転送ドライバ１４４Ｂが３値出力ドライバとして形成されている。
【００５３】
図８の画素転送ドライバ１４４Ｂは、ＡＮＤゲートＡＧ１４１、ＡＧ１４２、２入力ＯＲゲートＯＧ１４１Ｂ、２入力ＮＯＲゲートＮＧ１４１、およびインバータＩＶ１４１、ＩＶ１４２を有する。
さらに、画素転送ドライバ１４４Ｂは、ＰＭＯＳトランジスタＰＴ１４１、ＰＴ１４２、ＮＭＯＳトランジスタＮＴ１４１、および出力ノードＮＤＴＲを有する。
ＯＲゲートＯＧ１４１Ｂの一方の入力がＡＮＤゲートＡＧ１４１の出力に接続され、ＯＲゲートＯＧ１４１Ｂから画素完全転送制御信号ＴＲＨが出力される。
ＮＯＲゲートＮＧ１４１の一方の入力がＯＲゲートＯＧ１４１Ｂの出力に接続され、ＮＯＲゲートＮＧ１４１の出力がＮＭＯＳトランジスタＮＴ１４１のゲートに接続されている。
インバータＩＶ１４１の入力はＯＲゲートＯＧ１４１に出力に接続され、インバータＩＶ１４１の出力がＰＭＯＳトランジスタＰＴ１４１のゲートに接続されている。
インバータＩＶ１４２の入力がはき捨て状態信号ＳＤＣＶＳＴ（ＴＲＭ）の供給ラインに接続され、出力がＰＭＯＳトランジスタＰＴ１４２のゲートに接続されている。
ＰＭＯＳトランジスタＰＴ１４１のソースが第１レベル電圧ＶＨｉの供給ラインに接続され、ドレインが出力ノードＮＤＴＲに接続されている。
ＰＭＯＳトランジスタＰＴ１４２のゲートが中間電圧Ｖｍｉｄの供給ラインに接続され、ドレインが出力ノードＮＤＴＲに接続されている。
ＮＭＯＳトランジスタＮＴ１４１のソースが第２レベル電圧ＶＬｏの供給ラインに接続され、ドレインが出力ノードＮＤＴＲに接続されている。
【００５４】
上述したように、電荷はき捨て状態ＤＣＳＴの画素の転送トランジスタ(スイッチ)ＴＲ−Ｔｒは中間導通状態（半開きの状態）であってもよい。
この場合には画素の転送ゲート制御信号ＴＲは３値制御が必要になる。
図８の例において、ＰＭＯＳを２つとＮＭＯＳを１つ用いた画素転送ドライバを例に示している。そのほかにもＰＭＯＳを１つ、ＮＭＯＳを２つから構成する場合であっても良い。
【００５５】
図８の画素転送ドライバ１４４Ｂにおいて、画素完全転送制御信号ＴＲＨは、読み出し状態信号ＳＲＤＳＴと読み出し用の画素転送制御信号ＲＴＲとのＡＮＤ、シャッタ状態信号ＳＳＨＳＴとシャッタ用の画素転送制御信号ＳＴＲとのＡＮＤで制御される。
画素中間転送制御信号ＴＲＭは電荷吐き捨て状態信号ＳＤＣＳＴで制御される。
この画素完全転送制御信号ＴＲＨと画素中間転送制御信号ＴＲＭの２つの信号から画素３値制御ドライバ回路で出力が制御される。
たとえば、はき捨て状態ＤＣではき捨て信号ＳＤＣＳＴがハイレベルの場合、ＰＭＯＳトランジスタＰＴ１４２が導通状態となり、ＰＭＯＳトランジスタＰＴ１４１およびＮＭＯＳトランジスタＮＴ１４１が非導通状態となる。その結果、転送ゲート制御信号ＴＲは中間電圧Ｖｍｉｄレベルで出力される。
読み出し状態ＲＤＳＴまたは電子シャッタ状態ＳＨＳＴにおいては、ＰＭＯＳトランジスタＰＴ１４２は非導通状態に保持され、ＰＭＯＳトランジスタＰＴ１４１およびＮＭＯＳトランジスタＮＴ１４１の一方が導通状態、他方が非導通状態に保持される。
【００５６】
図８の画素リセットドライバ１４５および画素セレクトドライバ１４６は図７の回路と同様の機能を有する。
【００５７】
図９は、本第１の実施形態に係る垂直(行)選択回路の動作を中心としたタイミングチャートを示す図である。
図１０は、前フレームよりも露光時間が長くなった場合に電子シャッタが同一タイミングに２行分のアドレス生成が発生する場合を説明するための図である。
【００５８】
図９のタイミングチャートは、図１０に示すように、前フレームよりも露光時間が長くなった場合に電子シャッタが同一タイミングに２行分のアドレス生成が発生する。ここでは、この場合について示す。
【００５９】
水平走査期間単位で読み出し行、シャッタ行のアドレスの切り替えを実施する。
通常、読み出し行は読み出し状態ＲＤＳＴから電荷吐き捨て状態ＤＣＳＴへ、電子シャッタ行は電子シャッタ状態ＳＨＳＴから蓄積状態ＣＧＳＲに設定される。そして、順次読み出し状態ＲＤＳＴの設定と規定の露光時間に設定されるように電子シャッタ状態ＳＨＳＴが設定される。
【００６０】
図９に示すタイミングチャートはその一例であり、メモリ（ラッチ）への書き込み順序は本質ではない。
ただし、読み出し状態ＲＤＳＴを示す行の変更の順序は、高速読み出し化の視点で水平走査期間を短縮するために連続して設定することが望ましい。
本第１の実施形態では、読み出し動作完了後に読み出し状態にセットされている行を電荷はき捨て状態（Ａメモリ（ラッチ）＝０，Ｂメモリ（ラッチ）＝０）に再設定する。
新たな読み出し行にアドレスデコーダを設定後に読み出し状態（Ａメモリ＝０，Ｂメモリ＝１）に設定する。
この動作が完了後は有効期間になるため、電子シャッタ行の再設定が完了前であっても読み出し動作を開始させてよい。
次の電子シャッタ行の再設定を行う。図では先の水平走査期間にシャッタ行に設定されていた“S1−”と“S2−”を蓄積状態に切り替え、新たに“S1”と“S2”に電子シャッタ状態ＳＨＳＴに再設定する。
このタイミングチャートの一例として，デコーダアドレスを“S1−”に設定後に、蓄積状態（Ａメモリ＝１，Ｂメモリ＝０）ＣＧＳＴに設定する。
同様にして、デコーダアドレスを“S2−”に設定して蓄積状態ＣＧＳＴに設定する。
次に、電子シャッタ動作を施すアドレス“S1”をデコーダ選択し電子シャッタ状態（Ａメモリ＝１，Ｂメモリ＝１）ＳＨＳＴにＡメモリ、Ｂメモリを設定する。
その後、“S2”においても同じ設定を行う。
【００６１】
＜２．第２の実施形態＞
図１１は、本第２の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）における垂直（行）選択回路のメモリ制御回路および画素駆動タイミング制御回路の一例を示す図である。
【００６２】
本第２の実施形態において、回路構成的には第１の実施形態と略同様である。
したがって、画素ドライバ等も図７や図８の構成が採用される。
本第２の実施形態が上述した第１の実施形態と異なる点は、図１１に示すように、第２メモリ（Ｂメモリ）１３２をＢメモリ（ラッチ）用リセット制御信号ＢＬａｔｃｈＲＳＴによって各行の第２メモリ（Ｂメモリ）１３２が一括でリセットされる。
図１１のメモリ制御回路１３０Ｃは、第２メモリ(Ｂメモリ)１３２のリセット端子Ｒの入力段にＡＮＤゲートＡＧ１３４が配置されておらず、Ｂメモリ（ラッチ）用リセット制御信号ＢＬａｔｃｈＲＳＴが直接供給される。
これにより、高速化が図られている。
【００６３】
第２の本実施形態においても、第１の実施形態と同様に、画素駆動部の一部である垂直選択回路１７０は、アドレスデコーダ１２０によりデコードされる行（垂直）アドレスで指定される行画素状態を、図３に示すように、４状態に制御可能に構成される。
４状態とは、図３に示すように、読み出し状態ＲＤＳＴ、電荷のはき捨て状態ＤＣＳＴ、電子シャッタ状態ＳＨＳＴ、および蓄積状態ＣＧＳＴを含む。
そして、この４状態が順番に遷移していくような制御が行われる。
本第１の実施形態においては、メモリ制御回路１３０に２つのラッチであるメモリ（Ａ，Ｂ）を有し、４状態はこの２つのメモリのセット状態（１）とリセット状態（０）の組み合わせで設定され、制御される。
読み出し状態ＲＤＳＴはメモリ（Ａ，Ｂ）が（０，１）に設定され、はき捨て状態はメモリ（Ａ，Ｂ）が（０，０）に設定される。
電子シャッタ状態ＳＨＳＴはメモリ（Ａ，Ｂ）が（１，１）に設定され、蓄積状態ＣＧＳＴはメモリ（Ａ，Ｂ）が（１，０）に設定される。
【００６４】
図１２は、本第２の実施形態に係る垂直(行)選択回路の動作を中心としたタイミングチャートを示す図である。
この場合も、図１０に示すように、前フレームよりも露光時間が長くなった場合に電子シャッタが同一タイミングに２行分のアドレス生成が発生する。ここでは、この場合について示す。
【００６５】
水平走査期間単位で読み出し行、シャッタ行のアドレスの切り替えを実施する。
通常、読み出し行は次の水平走査期間には電荷はき捨て状態ＤＣＳＴに、また、電子シャッタ行は次の水平走査期間には蓄積状態ＣＧＳＴに移行する特徴がある。
本第２の実施形態では、この特徴を利用した回路構成および画素アクセスのタイミングを実現することによって、デコーダのアクセス回数を削減するように構成されている。
【００６６】
図１１のタイミングチャートに示すように、読み出し動作完了後に本第２の実施形態では第２メモリ（Ｂメモリ）１３２をリセットするために、制御信号ＢＬＲＳＴをハイレベルに設定する。
このとき、第１メモリ（Ａメモリ）１３１、第２メモリ（Ｂメモリ）１３２、すなわちメモリ（Ａ，Ｂ）が（１，１）の状態は（１，０）状態，つまり電子シャッタ状態ＳＨＳＴの行は蓄積状態ＣＧＳＴに移行（遷移）する。
また、メモリ（Ａ，Ｂ）が（０，１）の状態は（０，０）状態、つまり読み出し状態ＲＤＳＴの行は電荷はき捨て状態に移行(遷移)する。
その後、デコーダを読み出し行のアドレスに設定し第１メモリ（Ａメモリ）１３１をリセット、第２メモリ（Ｂメモリ）１３２をセットすることで電荷読み出し状態ＲＤＳＴの（０，１）状態にセットする。
その後、デコーダを電子シャッタ行のアドレスに設定し、第１メモリ（Ａメモリ）１３１および第２メモリ（Ｂメモリ）１３２の両方をハイレベルにセットする。
その後、“S2”においても同じ電子シャッタ状態設定を行う。
【００６７】
このように本発明の実施形態による回路構成を用いることによって，メモリのセット回数を先の第１の実施形態の６回のアクセスに対して、本発明の第２の実施形態の回路構成によって３回のアクセスに減らすことができる。
その結果，デコーダのアクセス回数を減らすことにより、水平ブランキング期間を短くすることができることによって高速化、並びにデコーダアクセスによる充放電電流の抑制によって低消費電力化が可能になる。
【００６８】
このように、本発明の第２の実施形態では、イメージセンサ特有の読み出し状態ＲＤＳＴとはき捨て状態ＤＣＳＴと電子シャッタ状態ＳＨＳＴと蓄積状態ＣＧＳＴの４状態の規則的な遷移順序を利用する。
また、第２の実施形態では、読み出し状態および電子シャッタ状態が２回の水平走査期間に連続して繰り返されることが発生しないことを利用して、水平走査期間に毎回デコーダの選択とは無関係にメモリ（ラッチ）の状態をクリアするような動作を行う。
【００６９】
本発明の第２の実施形態の本質はメモリ（ラッチ）の状態の割り当てを限定するものではなく、イメージセンサの動作順序の特徴を利用したメモリ（ラッチ）割り当てと共通にメモリをリセット（またはセット）することによるデコーディング回数の低減にある。
たとえば、電子シャッタ状態ＳＨＳＴを（１０）、蓄積状態ＣＧＳＴを（００）、読み出し状態ＲＤＳＴを（１１）、電荷はき捨て状態を（０１）と設定して水平走査期間毎に第１メモリ（Ａメモリ）をリセットする方法でも良い。
【００７０】
＜３．第３の実施形態＞
図１３は、本第３の実施形態に係る画素がとり得る６状態およびその遷移関係例を示す図である。
図１４は、本第３の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）における垂直（行）選択回路のメモリ制御回路および画素駆動タイミング制御回路の一例を示す図である。
【００７１】
本第３の実施形態では、図３の蓄積状態ＣＧＳＴを２つの状態ＣＧＳＴ１，ＣＧＳＴ２に分けて画素の転送トランジスタＴＲ−Ｔｒのゲート電圧を２段階に分け、また、プリシャッタ状態ＰＳＨＳＴを含んでいる。
蓄積状態ＣＧＳＴは、電子シャッタ直後で転送トランジスタＴＲ−Ｔｒを完全に非導通(オフ)としないため、転送ゲート制御信号ＴＲを中間電圧Ｖｍｉｄ２、たとえば−０．６Ｖに設定する第１蓄積状態ＣＧＳＴ１を１段階目に設けている。
そして、転送トランジスタＴＲ−Ｔｒを完全に非導通(オフ)とするため、転送ゲート制御信号ＴＲを第２中間電圧Ｖｍｉｄ２から第２レベル電圧、たとえば−１．２Ｖに設定する第２蓄積状態ＣＧＳＴ２を２段階目に設けている。
【００７２】
このように、本第３の実施形態においては、画素駆動部に一部である垂直選択回路１７０は、アドレスデコーダ１２０によりデコードされる行（垂直）アドレスで指定される行画素状態を、図１３に示すように、６状態に制御可能に構成される。
６状態とは、図１３に示すように、読み出し状態ＲＤＳＴ、電荷のはき捨て状態ＤＣＳＴ、電子シャッタ状態ＳＨＳＴ、第１蓄積状態ＣＧＳＴ１、第２蓄積状態ＣＧＳＴ２、およびプリシャッタ状態ＰＳＨＳＴを含む。
そして、この６状態が順番に遷移していくような制御が行われる。
本第３の実施形態においては、メモリ制御回路１３０Ｃに３つのラッチであるメモリ（Ａ，Ｂ，Ｃ）を有し、６状態はこの３つのメモリのセット状態（１）とリセット状態（０）の組み合わせで設定され、制御される。
読み出し状態ＲＤＳＴはメモリ（Ａ，Ｂ、Ｃ）が（０，０，１）に設定され、はき捨て状態はメモリ（Ａ，Ｂ，Ｃ）が（０，＊，０）に設定される。
電子シャッタ状態ＳＨＳＴはメモリ（Ａ，Ｂ，Ｃ）が（１，１，１）に設定され、第１蓄積状態ＣＧＳＴ１はメモリ（Ａ，Ｂ，Ｃ）が（１，１，０）に設定され、第２蓄積状態ＣＧＳＴ２はメモリ（Ａ，Ｂ，Ｃ）が（１，０，１）に設定される。
また、プリシャッタ状態ＰＳＨＳＴはメモリ（Ａ，Ｂ，Ｃ）が（０，１，１）に設定される。
ここでは、それぞれ第１メモリ（Ａメモリ）１３１、第２メモリ（Ｂメモリ）１３２、第３メモリ(Ｃメモリ)１３３の順に２進数表記で記載になるように状態割り当てを行った場合を記載している。
【００７３】
本発明の第３の実施形態の本質は、蓄積期間を転送ゲート電圧の異なる２つの状態を制御することにあり、そのメモリの割り当てを限定するものではない。
また、本発明の第３の実施形態ではプリシャッタ状態ＰＳＨＳＴを含んでいる。
このプリシャッタ状態ＰＳＨＳＴは電子シャッタと同じ画素アクセスの動きを行う。これは露光を規定する電子シャッタの電荷の読み出し残しを防ぐために、２回以上連続、または、ほぼ連続に電子シャッタ動作を行うための動作になる。
また、本発明は本実施形態に記載のメモリ状態の割り当てだけを限定するものではない。
【００７４】
以下、本第３の実施形態に係る垂直（行）選択回路１７０Ｃの上記６状態を含めて制御する具体的な構成例について、図１４に関連付けて説明する。
なお、特徴的な構成を有するメモリ（ラッチ）制御回路１３０Ｃおよび画素駆動タイミング制御回路１４０Ｃの具体例について示す。
【００７５】
図１４のメモリ制御回路１３０Ｃは、２入力または３入力ＡＮＤゲートＡＧ１３１Ｃ〜ＡＧ１４０Ｃ、第１メモリ（Ａメモリ）１３１Ｃ、第２メモリ（Ｂメモリ）１３２Ｃ、および第３メモリ（Ｃメモリ）１３３Ｃを有する。
メモリ制御回路１３０Ｃは、センサコントローラ１５０からＡメモリ（ラッチ）用セット制御信号ＡＬａｔｃｈＳＥＴ、Ａメモリ（ラッチ）用リセット制御信号ＡＬａｔｃｈＲＳＴが供給される。
メモリ制御回路１３０Ｃは、センサコントローラ１５０からＢメモリ（ラッチ）用セット制御信号ＢＬａｔｃｈＳＥＴ、Ｂメモリ（ラッチ）用リセット制御信号ＢＬａｔｃｈＲＳＴが供給される。
メモリ制御回路１３０Ｃは、センサコントローラ１５０からＣメモリ（ラッチ）用セット制御信号ＣＬａｔｃｈＳＥＴ、Ｃメモリ（ラッチ）用リセット制御信号ＣＬａｔｃｈＲＳＴが供給される。
【００７６】
ＡＮＤゲートＡＧ１３１Ｃ〜１３５Ｃの一方の入力端子にアドレスデコーダ１２０の出力信号ＡＤＤＲｉが供給される。
ＡＮＤゲートＡＧ１３１Ｃの他方の入力端子にＡメモリ（ラッチ）用セット制御信号ＡＬａｔｃｈＳＥＴが供給され、ＡＮＤゲートＡＧ１３２Ｃの他方の入力端子にＡメモリ（ラッチ）用リセット制御信号ＡＬａｔｃｈＲＳＴが供給される。
ＡＮＤゲートＡＧ１３３Ｃの他方の入力端子にＢメモリ（ラッチ）用セット制御信号ＢＬａｔｃｈＳＥＴが供給され、ＡＮＤゲートＡＧ１３４Ｃの他方の入力端子にＢメモリ（ラッチ）用リセット制御信号ＢＬａｔｃｈＲＳＴが供給される。
ＡＮＤゲートＡＧ１３５Ｃの他方の入力端子にＣメモリ（ラッチ）用セット制御信号ＣＬａｔｃｈＳＥＴが供給される。
【００７７】
第１メモリ（Ａメモリ）１３１Ｃのセット端子ＳがＡＮＤゲートＡＧ１３１Ｃの出力に接続され、リセット端子ＲがＡＮＤゲートＡＧ１３２Ｃの出力に接続されている。
第１メモリ（Ａメモリ）１３１Ｃの出力端子ＱがＡＮＤゲートＡＧ１３８Ｃ，ＡＧ１３９Ｃの第１の入力端子に接続されている。第１メモリ（Ａメモリ）１３１Ｃの反転出力端子／ＱがＡＮＤゲートＡＦＧ１３６Ｃの第１の入力端子およびＡＮＤゲートＡＧ１４０Ｃの第１の入力端子に接続されている。
第２メモリ（Ｂメモリ）１３２Ｃのセット端子ＳがＡＮＤゲートＡＧ１３３Ｃの出力に接続され、リセット端子ＲがＡＮＤゲートＡＧ１３４Ｃの出力に接続されている。
第２メモリ（Ｂメモリ）１３２Ｃの出力端子ＱがＡＮＤゲートＡＧ１３７Ｃの第１の入力端子およびＡＧ１３８Ｃの他方の第１入力端子に接続されている。第２メモリ（Ｂメモリ）１３２Ｃの反転出力端子／ＱがＡＮＤゲートＡＧ１３６Ｃの第２の入力端子およびＡＮＤゲートＡＧ１３８の第２の入力端子に接続されている。
第３メモリ（Ｃメモリ）１３３Ｃのセット端子ＳがＡＮＤゲートＡＧ１３５Ｃの出力に接続され、リセット端子ＲがＣメモリ（ラッチ）用セット制御信号ＣＬａｔｃｈＳＥＴの供給ラインに接続されている。
第３メモリ（Ｃメモリ）１３３Ｃの出力端子ＱがＡＮＤゲートＡＧ１３６Ｃの第３の入力端子およびＡＧ１３７Ｃの他方の第２入力端子に接続されている。第３メモリ（Ｂメモリ）１３３Ｃの反転出力端子／ＱがＡＮＤゲートＡＧ１３８Ｃの第３の入力端子およびＡＮＤゲートＡＧ１４０Ｃの第２の入力端子に接続されている。
ＡＮＤゲートＡＧ１３６Ｃの出力が読み出し状態ＲＤＳＴの制御信号となり、ＡＮＤゲート１３７Ｃの出力が電子シャッタ状態ＳＨＳＴの制御信号となり、ＡＮＤゲートＡＧ１３８Ｃの出力が第１蓄積状態ＣＧＳＴ１の制御信号となる。
ＡＮＤゲートＡＧ１３９Ｃの出力が第２蓄積状態ＣＧＤＴ２の制御信号となり、ＡＮＤゲートＡＧ１４０Ｃの出力がはき捨て状態ＤＣＳＴの制御信号となる。
【００７８】
上述したように、本第３の実施形態においては、メモリ制御回路１３０Ｃに３つのラッチであるメモリ（Ａ，Ｂ，Ｃ）を有し、６状態はこの３つのメモリのセット状態（１）とリセット状態（０）の組み合わせで設定され、制御される。
読み出し状態ＲＤＳＴはメモリ（Ａ，Ｂ、Ｃ）が（０，０，１）に設定され、はき捨て状態はメモリ（Ａ，Ｂ，Ｃ）が（０，＊，０）に設定される。
電子シャッタ状態ＳＨＳＴはメモリ（Ａ，Ｂ，Ｃ）が（１，１，１）に設定され、第１蓄積状態ＣＧＳＴ１はメモリ（Ａ，Ｂ，Ｃ）が（１，１，０）に設定され、第２蓄積状態ＣＧＳＴ２はメモリ（Ａ，Ｂ，Ｃ）が（１，０，１）に設定される。
また、プリシャッタ状態ＰＳＨＳＴはメモリ（Ａ，Ｂ，Ｃ）が（０，１，１）に設定される。
なお、本発明は、本実施形態に記載のメモリ状態の割り当てだけを限定するものではない。
【００７９】
メモリ制御回路１３０において、第１ラッチ（Ａメモリ）１３１は、アドレスデコーダ１２０の出力とセンサコントローラ１５０によりＡメモリ（ラッチ）用セット制御信号ＡＬａｔｃｈＳＥＴの論理積でセットされる。
第１メモリ(Ａメモリ)１３１は、アドレスデコーダ１２０の出力とセンサコントローラ１５０によるＡメモリ（ラッチ）用リセット制御信号ＡＬａｔｃｈＲＳＴとの論理積でリセットされる。
メモリ制御回路１３０において、第２ラッチ（Ｂメモリ）１３２は、アドレスデコーダ１２０の出力とセンサコントローラ１５０によりＢメモリ（ラッチ）用セット制御信号ＢＬａｔｃｈＳＥＴの論理積でセットされる。
第２メモリ（Ｂメモリ）１３２は、アドレスデコーダ１２０の出力とセンサコントローラ１５０によるＢメモリ（ラッチ）用リセット制御信号ＢＬａｔｃｈＲＳＴとの論理積でリセットされる。
【００８０】
メモリ制御回路１３０Ｃにおいて、第１ラッチ（Ａメモリ）１３１Ｃは、アドレスデコーダ１２０の出力とセンサコントローラ１５０によりＡメモリ（ラッチ）用セット制御信号ＡＬａｔｃｈＳＥＴの論理積でセットされる。
第１メモリ(Ａメモリ)１３１Ｃは、アドレスデコーダ１２０の出力とセンサコントローラ１５０によるＡメモリ（ラッチ）用リセット制御信号ＡＬａｔｃｈＲＳＴとの論理積でリセットされる。
メモリ制御回路１３０Ｃにおいて、第２ラッチ（Ｂメモリ）１３２Ｃは、アドレスデコーダ１２０の出力とセンサコントローラ１５０によりＢメモリ（ラッチ）用セット制御信号ＢＬａｔｃｈＳＥＴの論理積でセットされる。
第２メモリ(Ｂメモリ)１３２Ｃは、アドレスデコーダ１２０の出力とセンサコントローラ１５０によるＢメモリ（ラッチ）用リセット制御信号ＢＬａｔｃｈＲＳＴとの論理積でリセットされる。
メモリ制御回路１３０Ｃにおいて、第３ラッチ（Ｃメモリ）１３３Ｃは、アドレスデコーダ１２０の出力とセンサコントローラ１５０によりＣメモリ（ラッチ）用セット制御信号ＣＬａｔｃｈＳＥＴの論理積でセットされる。
第３メモリ(Ｃメモリ)１３３Ｃは、Ｃメモリ（ラッチ）用リセット制御信号ＣＬａｔｃにより直接的にリセットされる。
【００８１】
図１５は、本第３の実施形態に係る３つのメモリ（ラッチ）の状態割り当てを示す図である。
【００８２】
第３の実施形態においては、図１５に示す論理生成演算を行い、各論理の割り当てに対応した画素制御信号を垂直選択回路１７０Ｃからパルスを発生させる。その状態遷移は図１２に示すようになる。
【００８３】
画素の転送ゲート制御信号ＴＲは、少なくとも３つの電圧状態で画素の転送トランジスタＴＲ−Ｔｒの開閉状態を制御する。
その１つは完全導通状態であり電荷を読み出す際や電子シャッタでの電荷を捨てる際に設定される。
もうひとつは完全非導通状態でありフォトダイオード（光電変換素子）ＰＤに電荷が多く蓄積できるように画素転送トランジスタＴＲ−Ｔｒを完全にオフさせる状態である。
さらにもうひとつが中間電位（中間電圧）状態であり、本実施形態で用いる電荷は転送トランジスタのゲート下がピニングする状態が得られる電圧が望ましく、この結果暗電流の発生が抑制されている。
また同時に、フォトダイオードＰＤに電荷は完全非導通状態よりも低い状態であり、この原因は転送トランジスタＴＲ−Ｔｒが閉じていないことによる電荷の溢れが発生する電圧設定がのぞましい。
【００８４】
図１６は、画素の転送トランジスタのゲートの保持電圧とフォトダイオードの飽和信号の関係を示す図である。
図１６では画素の転送トランジスタのゲート電圧を−１．２Ｖで規格化して記載している。
図１７（Ａ）および（Ｂ）は、２段階で画素の転送トランジスタのゲート電圧を変化させた場合のブルーミング発生時間の効果を説明するための図である。図１７（Ａ）は従来の駆動方法で読み出し場合を、図１７（Ｂ）は本発明で実現する駆動方法による読み出しの場合を示している。
ここで、たとえば、完全非導通状態とする電圧を−１．２Ｖとし、飽和信号が７５％になる−０．６Ｖを中間電圧Ｖｍｉｄ２として用いる場合を考察する。
【００８５】
図１６は、電子シャッタから読み出しするまでの露光時間で横軸を規格化し、フォトダイオードの飽和信号で縦軸を規格化して記載した。
図１７では、露光時間でフォトダイオードが飽和する光に対して、２倍の強度を持つ光が入射した場合を線Ｘで記載した。
【００８６】
従来の回路の場合２倍の強度の光をもつ光に対して、露光時間の０．５倍の期間でフォトダイオードが飽和し、電荷が画素の周辺に漏れ出し、画質劣化が起こる。
一方で、本発明の実施形態に係る回路を用い、この中間電圧を飽和信号の７５％になる中間電圧を転送トランジスタＴＲ−Ｔｒのゲートに設定すると、先の例と同じ２倍の強度を持つ光が入射した場合に飽和信号の７５％の出力で一度電荷が飽和する。
このときあふれ出した電荷はポテンシャルとして低い転送ゲートを介してＦＤにはき出され、隣接画素へは漏れ出さない。
【００８７】
さらに、所望の蓄積時間経過後に転送トランジスタのゲートが完全非導通状態となる電圧に設定されると電荷の出力が向上し、飽和信号出力でフォトダイオードから周辺画素にあふれ出す。
ただし、従来回路でのブルーミングの発生時間に対して発生時間が短いことからブルーミングによる画質劣化を抑制できることが期待できる。
また、この第１の蓄積電圧から第２の蓄積電圧への変化させるタイミングは、第１の蓄積電圧と第２の蓄積電圧の飽和信号の比程度、またはこれより短いことが望ましい。
今回の例ではこの比率は７５％のため、第１の蓄積時間と第２の蓄積時間の比は７５：２５とした。
たとえば７５％の時間よりも長い設定を同一電圧条件で行った場合には、１倍の強度を持つ光を入射しても飽和信号レベルに到達しないためである。
【００８８】
図１８は、本第３の実施形態に係る垂直(行)選択回路の動作を中心としたタイミングチャートを示す図である。
図１８においては、１水平走査期間の単位を記載している。
【００８９】
最初に第３メモリ（Ｃメモリ）１３３Ｃをリセットする。この設定によりプリシャッタ（ｐＳＨ）状態ＰＳＨＳＴが吐き捨て状態に、電子シャッタ状態ＳＨＳＴが第２電荷蓄積ＣＧＳＴ２に、読み出し状態ＲＤＳＴがはき捨て状態ＤＣＳＴに一度に遷移する。
このようになるメモリ状態割り当てとデコーダ信号に依存しないメモリクリア信号によって、デコーティング期間を短縮できる。
次に読み出し行、電子シャッタ行、プリシャッタ行、第２電荷蓄積状態ＣＧＳＴ２をそれぞれ設定する。
本第３の実施形態では蓄積時間が前のフレームよりも長くなった場合に、２つの電子シャッタドレス生成が発生する場合で記載した。
【００９０】
以上説明したように、本実施形態によれば、以下の効果を得ることができる。
本実施形態のＣＭＯＳセンサは、電荷を読み出さない画素（行）からの電荷のブルーミング抑制、または、電荷を読み出す画素（行）の飽和信号を大きく保ちながら読み出し画素間のブルーミング抑制のどちらか一方または両方を実現可能な垂直選択回路を有する。  本実施形態によれば、この垂直選択回路を小さな回路規模で実現することが可能である。
さらに、本質的による回路方式は、垂直選択回路内に複数の状態を小さな回路規模で実現するとともに、そのメモリ状態の制御に必要なデコーダのアクセス回数を減らすことが可能であり、高速化読み出しを可能にする。
また，画素の非選択期間において，画素の転送トランジスタを開いた状態の制御を行う。これにより、従来の１／２，１／３，１／４間引きなどのデコーダのアドレスが単調に増加する間引きモードだけでなく、アドレスが増加と減少を繰り返しながら読み出し動作が行われる複雑な間引きモードにも対応が可能になる。
【００９１】
なお、各実施形態に係るＣＭＯＳイメージセンサは、特に限定されないが、たとえば列並列型のアナログ−デジタル変換装置（以下、ＡＤＣ（Analog Digital Converter)と略す）を搭載したＣＭＯＳイメージセンサとして構成することも可能である。
【００９２】
上述したような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
【００９３】
＜４．第４の実施形態＞
図１９は、本発明の第４の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【００９４】
本カメラシステム２００は、図１９に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）１００が適用可能な撮像デバイス２１０を有する。
さらに、カメラシステム２００は、この撮像デバイス２１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ２２０を有する。
カメラシステム２００は、撮像デバイス２１０を駆動する駆動回路(ＤＲＶ)２３０と、撮像デバイス２１０の出力信号を処理する信号処理回路(ＰＲＣ)２４０と、を有する。
【００９５】
駆動回路２３０は、撮像デバイス２１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス２１０を駆動する。
【００９６】
また、信号処理回路２４０は、撮像デバイス２１０の出力信号に対して所定の信号処理を施す。
信号処理回路２４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路２４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
【００９７】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス２１０として、先述したＣＭＯＳイメージセンサ（固体撮像素子）１００を搭載することで、低消費電力で、高精度なカメラが実現できる。
【符号の説明】
【００９８】
１００，１００Ａ，１００Ｂ・・・固体撮像素子、１１０・・・画素部、１１０Ａ・・・画素回路、１２０・・・アドレスデコーダ、１３０，１３０Ａ，１３０Ｂ、１３０Ｃ・・・メモリ（ラッチ）制御回路、１４０・・・画素駆動タイミング制御回路、１５０・・・センサコントローラ、１６０・・・読み出し回路、１７０・・・垂直（行選択回路）、ＰＤ・・・光電変換素子、ＴＲ−Ｔｒ・・・転送トランジスタ、ＲＳＴ−Ｔｒ・・・リセットトランジスタ、ＡＭＰ−Ｔｒ・・・増幅トランジスタ、ＳＥＬ−Ｔｒ・・・選択トランジスタ、２００・・・カメラシステム、２１０・・・撮像デバイス、２２０・・・駆動回路、２３０・・・レンズ、２４０・・・信号処理回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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