(57)【特許請求の範囲】
【請求項１】
半導体デバイス機構の製造中に使用される方法であって、
少なくとも一つのエッチング予定材料を形成することと、
第一の位置に複数の第一マスク機構を形成し、かつ前記エッチング予定材料の上方に複
数の第二マスク機構を形成することと、
第二の位置で前記エッチング予定材料を第一のエッチングで部分的にエッチングし、
かつ、前記第一の位置では前記エッチング予定材料をエッチングしないまま残すことと、
前記複数の第一マスク機構を除去することと、そして、
前記複数の第二マスク機構を露出しながら、前記第一の位置と前記第二の位置の両方
で前記エッチング予定材料を第二のエッチングでエッチングすること、
そして、第二の位置で前記エッチング予定材料を前記第一のエッチングでエッチングする処理動作が、前記複数の第一マスク機構と前記複数の第二マスク機構の両方を露出しながら実行される方法において、
エッチング予定材料の上方に複数の第一マスク機構を形成し、かつ、前記複数の第一マスク機構が均一な寸法と規則的なピッチを有することと、
前記エッチング予定材料の上方と、前記複数の第一マスク機構上に、前記第二マスク機構となるコンフォーマルなスペーサー材料を形成することと、
複数のスペーサー（第二マスク機構）を形成するために前記コンフォーマルなスペーサー材料を第一のエッチングでエッチングし、かつ、対をなす上記スペーサー（第二マスク機構）が前記各第一マスク機構の少なくとも一部に接触することと、
前記複数の第一マスク機構と前記複数のスペーサー（第二マスク機構）を露出しながら、前記エッチング予定材料を第一のエッチングで部分的にエッチングし、その中に複数の部分的にエッチングされた第一の開口部（４２）を形成することと、
前記対をなすスペーサー（第二マスク機構）の各々の間に開口部を形成するために、前記複数の第一マスク機構を除去することと、そして、
前記複数のスペーサー（第二マスク機構）を露出しながら、前記エッチング予定材料内に第二の開口部（４０）を形成するために、前記対をなすスペーサー（第二マスク機構）の各々の間の前記開口部を通して前記エッチング予定材料を第二のエッチングでエッチングすることと、かつ、完成した第一の開口部を形成するために前記部分的にエッチングされた第一の開口部（４２）をさらに第二のエッチングでエッチングすることとを含み、かつ、前記第二の開口部が前記完成した第一の開口部とは異なる断面形状を含むと共に、
該断面形状が、矩形形状を有するように前記第二の開口部を形成することと、
“V”字型形状を有するように前記完成した第一の開口部を形成することとを含む、方
法。
【請求項２】
請求項１に記載の方法であって、
前記第二の開口部内と、前記完成した第一の開口部内に導電体を形成することと、
前記エッチング予定材料の上方から前記導電体を除去するために前記導電体を平坦化することとをさらに含み、
かつ、前記完成した第一の開口部内の導電体の第一の体積が前記第二の開口部内の導電体の第二の体積よりも小さい方法。
【請求項３】
半導体デバイス機構の製造中に使用される方法であって、
少なくとも一つのエッチング予定材料を形成することと、
第一の位置に複数の第一マスク機構を形成し、かつ前記エッチング予定材料の上方に複数の第二マスク機構を形成することと、
第二の位置で前記エッチング予定材料を第一のエッチングで部分的にエッチングし、かつ、前記第一の位置では前記エッチング予定材料をエッチングしないまま残すことと、
前記複数の第一マスク機構を除去することと、そして、
前記複数の第二マスク機構を露出しながら、前記第一の位置と前記第二の位置の両方で前記エッチング予定材料を第二のエッチングでエッチングすること、
そして、第二の位置で前記エッチング予定材料を前記第一のエッチングでエッチングする処理動作が、前記複数の第一マスク機構と前記複数の第二マスク機構の両方を露出しながら実行される方法において、
半導体ウェハの少なくとも一部を含む半導体ウェハ基板アセンブリの上方にポリシリコンを形成することと、
前記ポリシリコン上にケイ化物を形成することと、
前記ケイ化物上に酸化物を形成することと、
前記酸化物上に透明炭素（TC）を形成することと、
前記TC上に反射防止絶縁膜（DARC）を形成することと、
第一の位置に複数の第一マスク機構を形成し、かつ前記DARCの上方に複数の第二マスク機構を形成することと、
前記複数の第一マスク機構と前記複数の第二マスク機構の両方を露出しながら、等方性エッチングを用いて前記DARCを第一のエッチングでエッチングし、かつ前記TCが露出したら前記エッチングを停止することと、
前記複数の第一マスク機構を除去することと、そして、
前記複数の第二マスク機構を露出しながら、前記第二の位置で前記TCをエッチングし、かつ、前記酸化物の上もしくは中で停止して第一の開口部（４２）を形成すると同時に、第一の位置で前記DARC、前記TC、前記酸化物、前記ケイ化物をエッチングし、かつ、前記ポリシリコンの上もしくは中で停止して第二の開口部（４０）を形成することとを含み、
前記エッチング予定材料の上方と、前記複数の第一マスク機構上に、前記第二マスク機構となるコンフォーマルなスペーサー材料を形成すること、前記複数の第一マスク機構と前記複数のスペーサー（第二マスク機構）を露出しながら、前記エッチング予定材料を第一のエッチングで部分的にエッチングし、その中に複数の部分的にエッチングされた第一の開口部（４２）を形成すること、及び前記複数のスペーサー（第二マスク機構）を露出しながら、前記エッチング予定材料内に第二の開口部（４０）を形成するために、前記対をなすスペーサーの各々の間の前記開口部を通して前記エッチング予定材料を第二のエッチングでエッチングすることと、かつ、完成した第一の開口部を形成するために前記部分的にエッチングされた第一の開口部（４２）をさらに第二のエッチングでエッチングすることとを含み、かつ、前記第二の開口部が前記完成した第一の開口部とは異なる断面形状を含むと共に、
該断面形状が、矩形形状を有するように前記第二の開口部を形成することと、
“V”字型形状を有するように前記完成した第一の開口部を形成することとを含む、方法。
【請求項４】
請求項３に記載の方法であって、前記第一の開口部を形成するために前記DARCと前記TCから第一の体積の材料をエッチングすることと、
前記第二の開口部を形成するために前記DARC、前記TC、前記酸化物、前記ケイ化物から
第二の体積の材料をエッチングすることとをさらに含み、かつ、前記第二の体積が前記第
一の体積よりも大きい方法。
【請求項５】
請求項３に記載の方法であって、前記第一の開口部と前記第二の開口部を充填するため
に導電体を形成することをさらに含み、かつ、前記第一の開口部内の前記導電体の第一の
断面積が前記第二の開口部内の前記導電体の第二の断面積よりも小さい方法。
【請求項６】
請求項３に記載の方法において、前記半導体デバイスがNANDフラッシュデバイスであり、前記方法が、
前記ポリシリコンを約750Åの厚さに形成することと、
前記ケイ化物を約900Åの厚さに形成することと、
前記酸化物を約1,400Åの厚さに形成することと、
前記TCを約2,000Åの厚さに形成することと、
前記DARCを約200Åから約360Åの厚さに形成することとをさらに含む方法。
【請求項７】
半導体デバイス機構の製造中に使用される方法であって、
少なくとも一つのエッチング予定材料を形成することと、
第一の位置に複数の第一マスク機構を形成し、かつ前記エッチング予定材料の上方に複数の第二マスク機構を形成することと、
第二の位置で前記エッチング予定材料を第一のエッチングで部分的にエッチングし、
かつ、前記第一の位置では前記エッチング予定材料をエッチングしないまま残すことと、
前記複数の第一マスク機構を除去することと、そして、
前記複数の第二マスク機構を露出しながら、前記第一の位置と前記第二の位置の両方で前記エッチング予定材料を第二のエッチングでエッチングすること、
そして、第二の位置で前記エッチング予定材料を前記第一のエッチングでエッチングする処理動作が、前記複数の第一マスク機構と前記複数の第二マスク機構の両方を露出しながら実行される方法において、
非対称な半導体デバイス機構を形成するための方法であって、
エッチング予定材料を形成することと、
前記エッチング予定材料の上方に複数の対称な機構を持つパターン化第一マスクを形成することと、
前記複数の対称な機構の上方に第二マスクとなるスペーサー材料を形成することと、
複数のスペーサー（第二マスク）を形成するために前記スペーサー材料をエッチングし、かつ、二つの上記スペーサー（第二マスク）が前記複数の対称な第一マスク機構の少なくとも一部に接触することと、
前記複数のスペーサー（第二マスク）と前記パターン化第一マスクを露出しながら、複数の第一の位置はエッチングしないまま残しつつ、複数の第二の位置で前記エッチング予定材料を第一のエッチングでエッチングすることと、
前記パターン化第一マスクを除去することと、そして、
前記複数のスペーサー（第二マスク）を露出しながら、前記複数の第一の位置と前記複数の第二の位置で前記エッチング予定材料を第二のエッチングでエッチングし、前記第一の位置にある第一の断面形状を持つ第二のエッチングでエッチングされた機構と、前記第一の断面とは異なる第二の断面を持つ、前記第二の位置にある第二のエッチングされた機構とを含む前記エッチング予定材料をもたらすこととを含み、
前記エッチング予定材料の上方と、前記複数の第一マスク機構上に、第二マスク機構となるコンフォーマルなスペーサー材料を形成すること、前記複数の第一マスク機構と前記複数のスペーサー（第二マスク機構）を露出しながら、前記エッチング予定材料を第一のエッチングで部分的にエッチングし、その中に複数の部分的にエッチングされた第一の開口部（４２）を形成すること、及び前記複数のスペーサー（第二マスク機構）を露出しながら、前記エッチング予定材料内に第二の開口部（４０）を形成するために、対をなす上記スペーサー（第二マスク機構）の各々の間の前記開口部を通して前記エッチング予定材料を第二のエッチングでエッチングすることと、かつ、完成した第一の開口部を形成するために前記部分的にエッチングされた第一の開口部（４２）をさらに第二のエッチングでエッチングすることとを含み、かつ、前記第二の開口部が前記完成した第一の開口部とは異なる断面形状を含むと共に、
該断面形状が、矩形形状を有するように前記第二の開口部を形成することと、
“V”字型形状を有するように前記完成した第一の開口部を形成することとを含む、方
法。
【請求項８】
請求項７に記載の方法であって、
ケイ化タングステン材料を形成することと、
前記ケイ化タングステン材料上にオルトケイ酸テトラエチルガラス材料を形成することと、
前記オルトケイ酸テトラエチルガラス材料上に透明炭素材料を形成することと、
前記透明炭素材料上に反射防止絶縁膜を形成することとを含む方法を用いて前記エッチング予定材料を形成することをさらに含む方法。
【請求項９】
請求項８に記載の方法であって、前記ケイ化タングステン材料をポリシリコン材料上に形成することをさらに含む方法。
【請求項１０】
請求項７に記載の方法であって、
前記第一のエッチングされた機構内、前記第二のエッチングされた機構内、前記エッチング予定材料の上方に、コンフォーマルな導電体を形成することと、
前記エッチング予定材料の上方から前記コンフォーマルな導電体を除去することとを含み、かつ、前記エッチング予定材料の上方から前記コンフォーマルな導電体を除去した後、前記第一のエッチングされた機構と前記第二のエッチングされた機構が導電体で充填されたままである方法。
【発明の詳細な説明】
【技術分野】
【０００１】
［関連出願への相互参照］
本出願は、2007年6月22日出願の米国特許出願No. 11/766931に関し、その全容を引用により組み込む。
【０００２】
［技術分野］
本発明の種々の実施形態は半導体製造分野に関する。より具体的には、本発明の実施形態は対称なフォトマスクを用いて対称もしくは非対称な機構を形成するための方法を開示する。
【背景技術】
【０００３】
半導体デバイスの形成過程では、導電線、コンタクト、誘電体分離、およびその他の機構といった多くの機構が、半導体ウェハの上方および内部に一般的に形成される。半導体デバイスエンジニアの目標は、歩留まりを上げ、製造コストを下げ、デバイスを小型化するために、こうした機構をできるだけ多く一定領域内に形成することである。こうした構造を形成するには、典型的にはリソグラフィーを使用する必要がある。最新のウェハ処理で最もよく使われているリソグラフィー法である光リソグラフィーは、照明光源（発光体）から一定波長（典型的には248ナノメートル（nm）もしくは193 nm）のコヒーレント光を、形成される機構をあらわすクロムパターンを有する石英フォトマスクもしくはレチクルを通して投射し、そのパターンを、フォトレジストで覆われたウェハ上に描画することを含む。光はフォトレジストを化学的に変化させ、露光されたフォトレジスト（ポジレジストが使用される場合）もしくは露光されていないフォトレジスト（ネガレジストが使用される場合）を、現像液を用いて洗い流すことができる。
【０００４】
半導体デバイス処理は、均一なサイズを持つ対称な機構と、異なるサイズを持つ非対称な機構の形成を必要とすることが多い。対称な機構を形成するためには、規則的なクロムパターンを持つレチクルがフォトレジストを露光するために使用される。非対称な機構、二つ（もしくはそれ以上）の異なる形状および／または電気特性を持つ機構の形成は、典型的には二つ（もしくはそれ以上）のレチクルの使用を必要とし、一つのレチクルが各機構のパターンを画定する。
【０００５】
半導体デバイス製造で使用される典型的なレチクルは複雑であるため、レチクルの製造には時間と費用がかかる。単一のレチクルを用いて対称な機構もしくは非対称な機構を選択的に形成するフォトリソグラフィー法が望まれる。
【図面の簡単な説明】
【０００６】
【図１】本発明の種々の実施形態の開始構造を図示する断面図である。
【図２】本発明の種々の実施形態の開始構造を図示する断面図である。
【図３】本発明の第一の実施形態を図示する断面図である。
【図４】本発明の第一の実施形態を図示する断面図である。
【図５】本発明の第一の実施形態を図示する断面図である。
【図６】本発明の第一の実施形態を図示する断面図である。
【図７】本発明の第一の実施形態を図示する断面図である。
【図８】本発明の第一の実施形態を図示する断面図である。
【図９】本発明の第二の実施形態を図示する断面図である。
【図１０】本発明の第二の実施形態を図示する断面図である。
【図１１】本発明の第二の実施形態を図示する断面図である。
【図１２】本発明の第二の実施形態を図示する断面図である。
【図１３】本発明の第二の実施形態を図示する断面図である。
【図１４】本発明の一実施形態で形成されるデバイスを用いて製造され得る種々の構成要素の斜視図である。
【図１５】ストレージトランジスタアレイを持つメモリデバイスの一部を形成する本発明の一実施形態のブロック図である。
【０００７】
本明細書の図面は正確な縮尺通りではないかもしれないし、略図であることが強調されるべきである。図面は、本発明の特定のパラメータ、材料、特定の用途、もしくは構造細部を表現することを意図するものではなく、これらのことは本明細書の情報を考察することで当業者によって決定され得る。
【発明を実施するための形態】
【０００８】
“ウェハ”という用語は、シリコン、シリコンオンインシュレータ（SOI）もしくはシリコンオンサファイア（SOS）技術、ドープ半導体および非ドープ半導体、ベース半導体基盤によって支持されたシリコンのエピタキシャル層、ならびにその他の半導体構造を含む、半導体ベースの材料として理解される。さらに、以降の説明において“ウェハ”について言及する際には、ベース半導体構造もしくは基盤の中もしくは上方に領域もしくは接合部を形成するために、前処理ステップが利用されていてもよい。加えて、以降の説明において“基板アセンブリ”について言及する際には、基板アセンブリは、特定の処理段階に応じて、誘電体や導電体を含む材料を備えるウェハと、その上に形成されるトランジスタなどの機構を含んでもよい。加えて、半導体はシリコンベースである必要はなく、とりわけシリコン‐ゲルマニウム、シリコンオンインシュレータ、シリコンオンサファイア、ゲルマニウム、もしくはヒ化ガリウムをベースにしてもよい。さらに、本明細書の考察と請求の範囲において、二つの材料に関して“one on the other（一方が他方の上）”と使用される“on（〜の上）”という用語は、その材料同士の間に少なくともいくらかの接触があることを意味し、一方“over（〜の上方）”は、その材料同士がごく接近していることを意味するが、一つ以上の追加介在材料があるかもしれず、接触が可能であるが必要ではないようになっている。本明細書で使用される通り、“on”と“over”のいずれも、いかなる方向性も示唆しない。“コンフォーマル”という用語は、下層の材料の角度がコンフォーマルな材料によって保存されるようなコーティング材料をあらわす。“about”という用語は、本発明の図示された実施形態に対して、問題になっているプロセスもしくは構造の不適合をもたらさない限り、列挙された値を変更してもよいことを示す。“スペーサー”とは、典型的には誘電体で、平坦でない下地形状の上方にコンフォーマルな材料として形成され、その後異方性エッチングで材料の水平部分を除去し、材料の垂直部分を残すような材料を示す。
【０００９】
本発明の一実施形態は、規則的な機構パターンを持つ単一のレチクルを用いて、対称な機構もしくは非対称な機構のいずれかを選択的に形成する。非対称な機構のパターンの形成をもたらすプロセスは図１から図８で図示され、対称な機構のパターンの形成をもたらすプロセスは図１、図２、図９から図１３で図示される。
【００１０】
図１は、約750オングストローム（Å）の厚さのポリシリコン10と、約900Åの厚さのケイ化タングステン（WSix）12と、約1,400Åの厚さのオルトケイ酸テトラエチル（TEOS）14と、約2,000Åの厚さの透明炭素（TC）16と、約200Åから約360Åの厚さの反射防止絶縁膜（DARC）18と、水平方向の幅が約40Åから約70Åで垂直方向の高さが約1,200Åから約2,000Åの均一な寸法を持つフォトレジスト（レジスト）20であって、各レジスト機構が約170Åから約200Åの規則的なピッチ（すなわち隣接するレジスト機構の類似点の間の均一な距離）を持つレジスト20と、例えば窒化シリコン（Si3N4）を含む約300Åから約500Åの厚さのコンフォーマルなスペーサー材料22とから構成される、半導体ウェハ基板アセンブリの一部を図示する。個々には、これらの材料の各々とその形成は当該技術分野で知られている。レジストは、スペーサーを画定するために使用される第一のマスク材料を提供し、スペーサー材料は、下層材料を画定するために使用される第二のマスクを提供する。
【００１１】
下記の説明からわかるように、本発明の用途に応じて、各材料に対して、特定されたもの以外の材料が使用されてもよい。この実施形態では、図１に図示されたいくつかの材料がNANDフラッシュメモリデバイスを形成するために使用され得る。別の実施形態では、材料10〜18の各々は、別の種類のデバイスを形成するため、あるいはNANDフラッシュデバイス上に他の機構を形成するために、ホウリンケイ酸塩ガラス（BPSG）などの単一の誘電体によって置き換えられてもよい。さらに、図示された材料が使用される場合、その厚さは前のパラグラフで列挙した値を超えて広範囲にわたって変化してもよいが、これらの材料と厚さは、現在の技術でNANDフラッシュデバイスを形成する過程で使用するために十分であると考えられる。しかしながらDARC材料の厚さの変動はフォトリソグラフィーの制約によって制限され、レジストとスペーサーの幅のいかなる変動も、機構のピッチによって制限され得る。
【００１２】
図１のコンフォーマルなスペーサー材料22は、図２に図示されるように複数のスペーサー22を形成するために垂直異方性エッチングを用いてエッチングされる。このエッチングは、パターン化材料20とDARC材料18に対して選択的にスペーサー材料を除去する（つまり、パターン化材料20とDARC 18のエッチングを最小限にしつつスペーサー材料22を除去する）。図２は各マスク機構20に接触する、対をなす断面スペーサーを図示する。
【００１３】
図２に図示されたスペーサー22のエッチング後、DARC 18は、いくらか等方性の性質を持つ異方性エッチングを用いてパターン化材料20とスペーサー22に対して選択的にエッチングされ、図３の構造をもたらす。このエッチングはTC 16の上もしくは中で停止することが好ましく、約60 sccmから約160 sccmの流速のテトラフルオロメタン（CF4）と、約5 sccmから約60 sccmの流速のジフルオロメタン（CH2F2）、約100 sccmの流速のトリフルオロメタン（CHF3）を含み得る。エッチング中、チャンバ圧力は約5ミリトールから約20ミリトールに維持され、電力は約600ワットから約1,200ワットの範囲である。スペーサーの下の誘電体がいくらかアンダーカットされるかもしれないが、アンダーカットは最小限に抑えられることが好ましい。このエッチングは、スペーサー22の傾斜、隣接スペーサーのピッチ、エッチングの品質によってもたらされる、一つ以上の傾斜した凹部をDARC 18内に形成する。一実施形態では、傾斜した凹部は約200Åから約360Åの深さを持つ。
【００１４】
図３に図示された傾斜した凹部のエッチング後、パターン化材料20は、任意の適切なエッチングを用いて、スペーサー22、DARC 18、露出したTC 16に対して選択的に除去され、図４の構造をもたらす。好ましいエッチングの一例は、約120 sccmの流速の二酸化硫黄（SO2）と約80 sccmの流速の酸素（O2）の混合物を含む。このエッチングは、約800ワットの電力と、8 mTの圧力と、400 Vのバイアス電圧の使用を含み得る。別の充分なエッチングは、エッチング用に最適化された臭化水素（HBr）、O2、窒素（N2）の使用を含む。位置40は、パターン化材料20が除去されてDARC 18を露出しているスペーサー22間の開口部を図示する。こうした露出したDARC 18の領域は水平な形状を持つ。位置42はスペーサー22間にあるDARC 18内の傾斜した凹部を図示する。露出したDARC 18の領域42は、パターン化材料20が除去されている露出した水平部分40よりも垂直方向に向いた形状を持つ。
【００１５】
続いてDARC 18、TC 16、TEOS 14、WSix 12は、スペーサー22に対して選択的で、かつポリシリコン10の上もしくは中で停止する垂直異方性エッチングを用いてエッチングされ、図５の構造をもたらす。これらの材料の各々を除去して初期パターンを下層に転写するために、様々な既知のエッチングが使用され得る。図５に図示されるように、開口部40を形成するよりも、開口部42を形成する方が、材料12〜18から除去される材料の体積が小さい。図示された材料の位置40は位置42よりも速くエッチングされる。これは、位置42ではスペーサー22の傾斜した側壁によってエッチャントが屈折され得るが、位置40ではエッチャントが種々の材料の水平な底に接触するため、エッチャントの衝撃エネルギーがより高いことに起因し得る。従って図５は、矩形形状をとる領域40を図示し、これは“V”字型形状をとる領域42よりもエッチングが深い。
【００１６】
図５の構造の形成後、スペーサー22は露出した材料に対して選択的に除去され、図６の構造をもたらし得る。図６は、位置42の開口部に対して非対称な、位置40の開口部を図示する。これらの開口部40、42は、図１に図示されたような対称なパターン化材料20を用いて形成されており、各スペーサーの二つの垂直方向を向いた側面間の傾斜の差から生じ得る。図４に図示されるように、例えば、パターン化材料20に物理的に接触する各スペーサーの側面は直線形でほぼ垂直である（すなわち垂直もしくはほぼ垂直な形状を持つ）が、パターン化材料20に接触しない各スペーサーの側面はより傾斜し、より曲線的な形状を持つ。
【００１７】
種々の連続プロセスは図６の構造で終了し得るが、用法の一つを図７と図８に図示する。図７に図示するように位置40と42における開口部を充填するために、ブランケット誘電体70とブランケット導電体72が図６の構造の表面の上方に形成され得る。次に、例えば化学機械平坦化（CMP）といった機械平坦化などの平坦化プロセスが材料70に対して実行され、図８の構造をもたらす。図８は第一の断面を持つ導電性機構80と、第一の断面と異なる第二の断面を持つ機構82を図示する。特に機構がその長さに沿ってほぼ均一である場合、機構80は機構82と異なる電気特性を持ち得る。例えば、機構82のより大きい断面積のため、機構80の抵抗は機構82よりも低いかもしれない。さらに、二つの機構80、82は二つの異なる絶縁線を形成してもよく、特にドープされた基板や酸化物、もしくは別の誘電体がトレンチを充填してもよい。
【００１８】
本発明の別の実施形態では、図１のパターン化材料20を形成するために使用したものと同じレチクルを用いる対称な機構が、図１、図２、図９から図１３に図示される。この実施形態では、図１と図２の構造は上記の実施形態に従って形成される。
【００１９】
図２の構造を形成後、パターン化材料20はDARC 18とスペーサー22に対して選択的に除去され、図９の構造をもたらす。次に、DARC 18、TC 16、TEOS 14、WSix12が等方性エッチングを用いてスペーサー22に対して選択的にエッチングされ、図１０の構造をもたらす。DARCは、CF4:CH2F2比が少なくとも4であるCF4/CH2F2などの等方性エッチングを用いてエッチングされてもよい。TCは前の実施形態で述べたようにSO2/O2でエッチングされてもよい。TEOSは、約75 sccmの流速のCF4と約45 sccmの流速のO2を用いて、5 mTのチャンバ圧力、1,500ワットの電力、300 Vのバイアス電圧でエッチングされてもよい。ケイ化タングステンは、それぞれ約40 sccmの流速の三フッ化窒素（NF3）と塩素（Cl2）を用いて、約15 mTのチャンバ圧力、約400ワットの電力、約150 Vのバイアス電圧でエッチングされてもよいが、他のエッチングプロセスが使用されてもよい。
【００２０】
続いて、露出した材料に対して選択的にスペーサー22が除去され、図１１の構造をもたらす。図１１の構造は、DARC 18、TC 16、TEOS 14、WSix 12の中にエッチングされた対称な開口部110を図示する。これらの対称な開口部は、前の実施形態の非対称な開口部を形成するために使用された図２のパターン化材料20を用いて形成される。故に、対称な機構もしくは非対称な機構のいずれも、同じ対称パターンを用いて形成され得る。
【００２１】
前の実施形態と同様に、図１１の構造は様々な機能を有し得る。そうした機能の一つは図１２と図１３に図示される。図１２では、ブランケット誘電体120とブランケット導電体122が、図１１の構造の上方、および開口部110の内部に形成されている。誘電体120と導電体122はその後CMPなどの機械平坦化を用いて平坦化され、図１３の構造をもたらす。これらの機構は導電線として使用されてもよいし、あるいは他の用途があってもよい。図１３に図示されるように、導電性の機構122の各々は同様の断面と電気特性を持ち、これらは処理変動により異なってもよい。
【００２２】
図８と図１３によってあらわされる実際の構造は、本発明の実施形態の使用目的によって他の機構を有してもよく、そうした他の機構は、本発明のプロセスや構造に直ちに密接に関係するわけではなく、説明を簡略化するために記載も図示もされていない。本発明のプロセスと構造の様々な用途としては、例えば垂直トランジスタもしくはキャパシタ、ハードマスク、シャロウトレンチアイソレーションなどのための用途、ならびに、アレイや周辺における他のデバイス機構用の用途が考えられる。
【００２３】
図１４に図示されるように、開示された本発明の一実施形態に従って形成される半導体デバイス140は、マイクロプロセッサ142などの他のデバイスとともにプリント基板144に取り付けられてもよく、例えばコンピューターのマザーボードに取り付けられてもよいし、あるいはパーソナルコンピューターやミニコンピューター、もしくはメインフレーム146で使用されるメモリモジュールの一部として取り付けられてもよい。図１４はまた、ハウジング146を含む他の電子デバイスにおけるデバイス140の用途もあらわし、例えば、通信、自動車産業、半導体試験・製造装置、家庭用電化製品、あるいは、ほとんどいかなる家庭用電化製品もしくは産業用電子機器にも関連する、マイクロプロセッサ142を含むデバイスでの用途もあらわしている。
【００２４】
本明細書に記載のプロセスと構造は、従来の材料に比べて抵抗が低く汚染の少ない高密度化金属材料をもたらすために、本発明のプロセスに従って形成される金属材料を含む多数の異なる構造を製造するために使用できる。図１５は例えばダイナミックランダムアクセスメモリなどのデバイスの略ブロック図であり、これは本発明の一実施形態を用いて形成され得る導電性相互接続やその他の機構を含んでもよい。そうしたデバイスの大まかな動作は当業者に知られている。図１５はメモリデバイス140に結合したプロセッサ142を図示し、さらに次のようなメモリ集積回路の基本的部分を図示する。すなわち、制御回路150、行アドレスバッファ152と列アドレスバッファ154、行デコーダ156と列デコーダ158、センス増幅器160、メモリアレイ162、データ入力／出力164をさらに図示する。
【００２５】
本発明は実施形態例を参照して説明されているが、本明細書は限定的な意味で解釈されることを意味するものではない。実施形態例の様々な変形、および本発明の追加の実施形態は、本明細書を参照することで当業者に明らかとなるだろう。従って添付の請求の範囲は、そうしたいかなる変形もしくは実施形態も、本発明の真の範囲内に含まれるように包含すると考えられる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１２】
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【図１３】
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【図１４】
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【図１１】
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【図１５】
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