(57)【特許請求の範囲】
【請求項１】
下地のＳｉ含有基板と、
２つの埋め込み酸化物の間に位置する本体接触部領域を介して前記下地のＳｉ含有基板と接触する複数のシリコン・オン・インシュレータ（ＳＯＩ）デバイスが配置された上部Ｓｉ含有層と、を備えるＳＯＩ基板材料と、
前記ＳＯＩデバイスの一つに隣接し、下に酸化物を備えずに前記上部Ｓｉ含有層中に配置され、前記Ｓｉ含有基板と接触するＤＣノード拡散領域と、を含み、
前記２つの埋め込み酸化物の各々は、前記下地のＳｉ含有基板の初期状態において設けられたドープ領域の位置において、前記下地のＳｉ含有基板に至る垂直エッチングにより形成された前記ドープ領域の部分を貫通する開口の周りの前記ドープ領域の残りの部分を水平エッチングにより除去することにより形成された空洞を酸化物で埋めることにより形成された、ＳＯＩ構造。
【請求項２】
前記複数のＳＯＩデバイスは、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含む、請求項１に記載のＳＯＩ構造。
【請求項３】
前記ＤＣノード拡散領域は、ソース電圧を受けることができる第一の領域、基準電圧を受けることができる第二の領域、第三の接地領域または前記第一、第二および第三の領域の少なくとも二つを含む任意の組み合わせを備える、請求項２に記載のＳＯＩ構造。
【請求項４】
前記ＭＯＳＦＥＴのソース領域とドレイン領域は、それぞれ前記埋め込み酸化物上に配置された、請求項２または３に記載のＳＯＩ構造。
【請求項５】
少なくとも一つの選択的シリコン・オン・インシュレータ（ＳＯＩ）構造を含む集積回路であって、
前記少なくとも一つのＳＯＩ構造は、
下地のＳｉ含有基板と、２つの埋め込み酸化物の間に位置する本体接触部領域を介して前記下地のＳｉ含有基板と接触する複数のＳＯＩデバイスが上に配置された上部Ｓｉ含有層とを備えるＳＯＩ基板材料と、
前記ＳＯＩデバイスの一つに隣接し、下に酸化物を備えずに前記上部Ｓｉ含有層中に配置され、前記Ｓｉ含有基板と接触するＤＣノード拡散領域と、を備え、
前記２つの埋め込み酸化物の各々は、前記下地のＳｉ含有基板の初期状態において設けられたドープ領域の位置において、前記下地のＳｉ含有基板に至る垂直エッチングにより形成された前記ドープ領域の部分を貫通する開口の周りの前記ドープ領域の残りの部分を水平エッチングにより除去することにより形成された空洞を酸化物で埋めることにより形成された、集積回路。
【請求項６】
前記複数のＳＯＩデバイスは、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含む、請求項５に記載の集積回路。
【請求項７】
前記ＤＣノード拡散領域は、ソース電圧を受けることができる第一の領域、基準電圧を受けることができる第二の領域、第三の接地領域または前記第一、第二および第三の領域の少なくとも二つを含む任意の組み合わせを備える、請求項６に記載の集積回路。
【請求項８】
前記ＭＯＳＦＥＴのソース領域とドレイン領域は、それぞれ前記埋め込み酸化物上に配置された、請求項６または７に記載の集積回路。
【請求項９】
前記垂直エッチングにより形成された開口を酸化物で埋めることにより形成された、前記埋め込み酸化物と接触する少なくとも一つのトレンチ分離領域をさらに含む、請求項１に記載のＳＯＩ構造。
【請求項１０】
前記垂直エッチングにより形成された開口を酸化物で埋めることにより形成された、前記埋め込み酸化物と接触する少なくとも一つのトレンチ分離領域をさらに含む、請求項５に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコン・オン・インシュレータ（ＳＯＩ）半導体集積回路（ＩＣ）に関する。より詳しくは、本発明は、内部に存在するすべてのＳＯＩデバイスのための本体接触部と、直流（ＤＣ）ノード拡散領域とを備える選択的ＳＯＩ半導体構造に関する。ＤＣノード拡散領域では、ＤＣノードの直下に埋め込み酸化物は配置されていない。
【背景技術】
【０００２】
半導体プロセス加工において、シリコン・オン・インシュレータ（ＳＯＩ）技術は、高速集積回路の形成を可能にするので、ますます重要になりつつある。ＳＯＩ技術では、絶縁材料、例えば埋め込み酸化物が、上部Ｓｉ含有層を底部Ｓｉ含有基板から電気的に絶縁する。当分野でしばしばＳＯＩ層と呼ばれる上部Ｓｉ含有層は、一般に、トランジスタなどの活性デバイスが形成される層である。ＳＯＩ技術を用いて形成されるデバイスは、対応するバルクのデバイスと比べると、例えばより高い性能、ラッチアップの欠如、より高い実装密度およびより低い電圧印加を含む多くの利点を提供する。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ＳＯＩデバイスが小さくなるにつれて、これらのデバイスは、デバイスの本体中の電荷蓄積の問題に直面するようになる。この電荷は、例えば、非接地体効果を含む多数の望ましいとは言えない効果を引き起こす可能性がある。ＳＯＩデバイス中の非接地体効果は、本体電荷状態の制御不能の結果として直接生じる広い範囲の電気的挙動を含む。非接地体効果のいくつかの例は、（１）デバイスの電気的履歴に依存するしきい値電圧Ｖｔ（デバイスの履歴によって本体電荷および有効逆バイアスが決まるので）、（２）ゲート電圧制御の悪化、（３）スナップバック電圧の低下、（４）静止動作のＶｔ下勾配の低下、（５）動的動作のＶｔ下勾配の増大、および（６）チャンネル電流オーバシュートである。特定のデバイスがこれらの効果に直面しないことを確実にするために、一般に、本体の電荷をすべて抜き出す方法として本体接触部を加える。
【０００４】
本体接触部を提供する一つの既知の手法は、デバイスのチャンネル領域の下でブランケット埋め込み酸化物からホールを切り離して、酸化物開口部を通ってデバイスチャンネル中の本体に接触し、バイアスをかけることである。この手法によって、例えば図１に示すような減法ＳＯＩ基板が提供される。詳しくは、図１は、パターン化されたゲート誘電体１８の上に配置されたパターン化されたゲート導電体２０を有する減法ＳＯＩ基板１０を備える金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造を示す。これらのパターン化された材料層は、ＳＯＩチャンネル領域１６、ソース／ドレイン領域１５および埋め込み酸化物領域１４を備える減法ＳＯＩ基板１０上に配置され、境界を点線で定められる埋め込み酸化物領域１４の間の番号のない領域は、切り離された埋め込み酸化物を表す。切り離された酸化物の区域は、図に示した構造では本体接触部として使用される。図１には、トレンチ分離領域１２も示される。
【０００５】
別の手法は、バルク技術で開始し、Ｓｉソース／ドレインの下に埋め込み酸化物を構築することである。埋め込み酸化物となる領域は、まずエッチングされた後、酸化される。この手法は、例えば図２に示すような加法ＳＯＩ基板を提供する。詳しくは、図２は、パターン化されたゲート誘電体１８の上に配置されるパターン化されたゲート導電体２０を有する加法ＳＯＩ基板１１を備えるＭＯＳＦＥＴ構造を示す。これらのパターン化された材料層は、ＳＯＩチャンネル領域１６、ソース／ドレイン領域１５および埋め込み酸化物領域１４を備える加法ＳＯＩ基板１１の上に配置される。図２には、トレンチ分離領域１２も示した。図２に示した構造では、埋め込み酸化物の間の領域は、電界トランジスタデバイスの本体接触部として使用されることに注意する。従来技術の加法ＳＯＩ基板のプロセス加工によると、埋め込み酸化物の形成時にＳｉプレートが崩壊する傾向がある。
【０００６】
図１および図２に示したＳＯＩデバイスの両方で、活性Ｓｉソース／ドレイン領域１５は、下の埋め込み酸化物１４の層によってＳｉ基板（特に示していない）から遮蔽される。チャンネル領域１６および下地のＳｉ含有基板の下に本体接触部が配置される。
【０００７】
実際のＩＣ設計では、多くのソース／ドレイン領域は、まったく切り替わらない直流（ＤＣ）ノードである。特に、印加電圧ＶＤＤおよび接地ＧＮＤ領域にとって、埋め込み酸化物は実際には望ましくない。さらに、電力バス系統全体が、デバイス由来の拡散キャパシタンスによって安定化効果を失う。個々の回路では、電圧ノードが上下に変動しやすくなり、切り替え動作が遅延する。本体接触部は埋め込み酸化物から一定距離離れなければならないので、従来技術のレイアウトは、必要であるよりはるかに大きくなる傾向がある。
【課題を解決するための手段】
【０００８】
従来技術ＳＯＩ技術の前記およびその他の問題を考慮すると、印加電圧Ｖｄｄ、接地ＧＮＤ、基準電圧Ｖｒｅｆおよびその他類似のＤＣノードなど、ＤＣノードの拡散部の直下に存在する埋め込み酸化物を設けずに、すべてのデバイスに本体接触部を有する選択的ＳＯＩ構造を提供することが求められている。ＳＯＩデバイス活性切り替え動作ソース／ドレイン領域の下には酸化物が存在するが、ＤＣノードの下には酸化物ホールが存在するので、本発明の選択ＳＯＩ構造は、差別化ＳＯＩ構造と呼ばれることがある。
【０００９】
本発明の選択的ＳＯＩ構造をＩＣに用いて回路の性能を改善することができる。本発明の選択的ＳＯＩ構造を利用すると、最大３０％の回路性能改善が可能である。その上、本発明の選択的ＳＯＩ構造は、Ｓｉ板の崩壊が回避される加法プロセスを用いる。
【００１０】
広義には、本発明の選択的ＳＯＩ構造は、
本体接触部領域を介して下地のＳｉ含有基板と接触する複数のＳＯＩデバイスが上に配置された上部Ｓｉ含有層を備えるシリコン・オン・インシュレータ（ＳＯＩ）基板材料と、
前記ＳＯＩデバイスの一つに隣接するＤＣノード拡散領域と
を含み、前記ＤＣノード拡散領域は、前記Ｓｉ含有基板と接触する。すなわち、ＤＣノード拡散領域は、下地の埋め込み酸化物領域を備えない。
【００１１】
本発明によると、ＳＯＩデバイスの活性ソース／ドレイン領域は、下に埋め込み酸化物材料を備えるが、ＤＣノード拡散領域は、酸化物ホールを供える。上記で説明した選択的ＳＯＩ構造をさまざまな回路設計レイアウトに使用して改善された回路性能を有するＩＣを提供することができる。
【００１２】
上記で説明した選択的ＳＯＩ構造では、少なくともＳＯＩ基板、前記ＳＯＩ基板中のＤＣノード拡散領域、および前記ＳＯＩ基板中の埋め込み絶縁体材料を備えるＩＣ中に用いられる半導体基板が提供され、前記ＤＣノード拡散領域は、前記ＳＯＩ基板の下地のＳｉ含有基板と接触する。すなわち、ＤＣノード拡散領域は、下地の埋め込み酸化物を備えない。その代わり、ＤＣノード拡散領域の下には酸化物ホールが配置される。
【発明を実施するための最良の形態】
【００１３】
次に、本出願に付属する図面を参照して、選択的ＳＯＩ構造と、さまざまなＩＣ中における選択的ＳＯＩ構造の使用とを提供する本発明をより詳細に説明する。本出願に付属する図面は、一定の比率で描かれているのではなく、従って、本発明は、図面から確認することができるいかなる寸法にも限定されないことに注意する。
【００１４】
まず、本発明の選択的ＳＯＩ構造５０の簡単な断面図を提供する図３を参照する。本発明の選択的ＳＯＩ構造５０は、ＳＯＩ基板５２の表面に配置された、ＭＯＳＦＥＴなどの複数の半導体デバイス５４を有するシリコン・オン・インシュレータ（ＳＯＩ）基板５２を備える。図３には、例を示すために二つの半導体デバイス５４を示した。
【００１５】
各半導体デバイス５４は、パターン化されたゲート誘電体５８の上に配置されたパターン化されたゲート導電体５６を備える。ＳＯＩ基板５２の上部Ｓｉ含有層６８には、ソース／ドレイン拡散領域６０が配置される。半導体デバイス５４のそれぞれの下には、チャンネル領域６２が配置される。チャンネル領域６２は、それぞれの側でソース／ドレイン拡散領域６０と境界を接する。
【００１６】
本発明によると、選択的ＳＯＩ構造５０は、ＳＯＩ基板５２の上部Ｓｉ含有層６８と下地のＳｉ含有基板７２との接触を可能にする本体接触部領域６４を備える。各半導体デバイスのチャンネル領域６２の直下に埋め込み絶縁体酸化物７０は配置されない。本体接触部領域６４が存在すれば、本発明の背景技術の節で言及した非接地体効果は取り除かれる。
【００１７】
上記の構造要素に加えて、本発明の構造は、ＳＯＩ基板５２の中に配置された少なくとも一つのＤＣノード拡散領域７４を備える。図に示したように、ＤＣノード拡散領域７４は、図３に示したＭＯＳＦＥＴデバイス５４の周縁に配置される。
【００１８】
本発明によると、ＤＣノード拡散領域７４の下に埋め込み酸化物７０は配置されない。その代わり、ＤＣノード拡散領域７４は、ＳＯＩ基板５２の底部Ｓｉ含有基板７２と接触する。すなわち、ＤＣノード拡散領域７４の下には酸化物ホールが存在する。
【００１９】
上記で示したように、ＳＯＩ基板５２は、上部Ｓｉ含有層６８、埋め込み酸化物７０領域、および底部Ｓｉ含有基板７２を備える。本出願を通じて用いられる用語「Ｓｉ含有」は、少なくともシリコンを含む半導体を示す。そのようなＳｉ含有材料を説明する例は、Ｓｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、Ｓｉ／Ｓｉ、Ｓｉ／ＳｉＣおよびＳｉ／ＳｉＧｅＣを含むが、それらに限定されない。層６８および７２のＳｉ含有材料は、ドーピングされてもよく、あるいはドーピングされなくてもよい。
【００２０】
ＳＯＩ基板５２の上部Ｓｉ含有層６８は、一般的に約５０から約２００ｎｍの厚さを有し、約７５から約１００ｎｍの厚さがより一般的である。底部Ｓｉ含有基板７２の厚さは、一般的に約７００から約７５０ｎｍである。
【００２１】
本発明で使用される埋め込み酸化物７０は、結晶性または非結晶性酸化物であってよい。一般に、各半導体デバイス５４の活性ソース／ドレイン拡散領域６０の下に配置される埋め込み酸化物７０は、約３０から約１００ｎｍの厚さを有する。
【００２２】
図３に例を示したＳＯＩ基板５２は、例えば２００３年６月２６日出願の本出願人らの米国第１０／６０４，１０２号に記載されている加法ＳＯＩプロセスを利用して形成される加法ＳＯＩ基板である。前記米国出願の内容全体は、参照によって本明細書に組み込まれる。下記でより詳細に考察する図４〜９は、加法ＳＯＩ基板５２を形成するために本発明中で使用することができるプロセスフローの簡単な説明を提供する。
【００２３】
半導体デバイス５４は、当業者に公知の通常の相補型金属酸化物半導体（ＣＭＯＳ）プロセス加工工程を利用して形成される。例えば、半導体デバイス５４は、まずＳＯＩ基板５２の上部Ｓｉ含有層６８の上部表面上にゲート誘電体５８の層を作製することによって形成させることができる。本発明では、用語「ゲート誘電体」は、ＭＯＳＦＥＴのゲート誘電体として一般的に使用される酸化物、窒化物または酸窒化物などの任意の絶縁材料を示すために用いられる。ゲート誘電体５８は、例えば化学的気相堆積（ＣＶＤ）、プラズマ支援ＣＶＤ、原子層堆積、物理的気相堆積などの通常の堆積プロセスまたは別の類似の堆積プロセスによって形成される。あるいは、ゲート誘電体５８は、熱酸化、窒化または酸窒化プロセスによって形成してもよい。一般に、ゲート誘電体５８の厚さは、約１から約１０ｎｍである。
【００２４】
ゲート誘電体の形成後、ゲート誘電体の上に、ゲート導電体５６を形成させる。ゲート導電体５６は、例えばドープ化ポリシリコン、導電性元素状金属、導電性元素状金属の合金、導電性元素状金属のケイ化物、導電性元素状金属の窒化物またはそれらの任意の組み合わせを含む任意の導電性材料を含んでよい。ゲート導電体５６の内部または上に拡散障壁または誘電体被覆層あるいはその両方を形成させてもよい。ゲート導電体５６は、例えばＣＶＤ、プラズマ支援ＣＶＤ、蒸発、スパッタリング、メッキなどの通常の堆積プロセスまたは別の類似堆積プロセスによって形成させてよい。ポリシリコンを使用するとき、ポリシリコンゲート導電体はドープ化材料であり、この材料は、適所に形成させてもよく、あるいは堆積およびそれに続くイオン注入によって形成させてもよい。一般に、ゲート導電体５６の厚さは、約１００から約３００ｎｍである。
【００２５】
ゲート導電体の形成に続いて、リソグラフィーおよびエッチングによって、ゲート導電体５６、および一般にゲート誘電体５８をパターン化する。次に、一般に、少なくともパターン化したゲート導電体５６の露出した側壁に、絶縁スペーサ（図示していない）を形成させる（堆積およびエッチングによって）。スペーサ形成に続いて、イオン注入およびアニーリングによって、ＳＯＩ基板５２の上部Ｓｉ含有層６８にソース／ドレイン拡散領域６０を形成させる。下地の埋め込み絶縁体材料７０を有する上部Ｓｉ含有層６８に、ソース／ドレイン領域６０を形成させる。
【００２６】
アニーリングすると、注入したドーパントの拡散が起こる。ＳＯＩ基板５２の上部Ｓｉ含有層６８中のチャンネル領域６２の長さは、拡散の程度によって決まる。チャンネル領域６２のそれぞれの下に本体接触部領域６４が存在するようにチャンネル領域６２を配置する。こうすれば、半導体デバイス５４は、非接地体効果を示さない。
【００２７】
一般に、半導体デバイス５４の形成に先立って、ＳＯＩ基板５２にトレンチ分離領域６６が形成されることに注意するべきである。トレンチ分離領域は、下記でより詳細に説明される加法ＳＯＩプロセスを利用して形成される。
【００２８】
ソース／ドレイン拡散領域６０を形成すると同時に、あるいはソース／ドレイン領域６６形成より前または後に、ＳＯＩ基板５２中の、半導体デバイス５４の周縁であって、埋め込み絶縁体材料７０が存在しない場所にＤＣノード拡散領域７４が形成される。ＤＣノード拡散領域７４は、イオン注入およびアニーリングによって形成される。本発明によると、ＤＣノード拡散領域７４は下地の埋め込み酸化物７０を含まず、従って、ＳＯＩ基板５２の底部Ｓｉ含有基板７２と接触する。ＤＣノード拡散領域７４は、ソース電圧を印加してもよい領域、基準電圧を印加してもよい領域、接地領域、あるいは、例えばソース電圧を印加してもよい領域と接地の領域となど、それらの任意の組み合わせであってよい。本発明は、ＳＯＩ基板５２の中に配置された単独のＤＣノード拡散領域７４または複数のそのような領域を備えてよいことに注意する。
【００２９】
図３に示した選択的ＳＯＩ構造５０は、埋め込み酸化物７０の領域の上に配置されたソース／ドレイン６０を有するＳＯＩ半導体デバイス５４を備えることをもう一度強調する。非接地体効果によって引き起こされる問題を回避するために、図３に示した選択的ＳＯＩ構造５０は、ＭＯＳＦＥＴデバイスチャンネル６２の下に本体接触部領域６４を有する。さらに、本発明の選択的ＳＯＩ構造５０では、ＤＣノード拡散領域７４は、下地の埋め込み酸化物７０を備えず、従って、ＳＯＩ基板５２のＳｉ含有基板７２と直接接触する。
【００３０】
本発明で使用される加法ＳＯＩ基板５２は、参照によって本明細書に組み込まれる既に言及した出願中に記載されているような加法ＳＯＩプロセスを利用して製造される。次に説明する図４〜９に加法ＳＯＩプロセスの例を簡単に示す。図４は、本発明の加法ＳＯＩ基板５２を製造する際に使用される初期構造１００の例を示す。図に示されるように、初期構造１００は、その中に形成されたｎ−ドープ化領域１０４を有するバルクＳｉ含有基板１０２を備える。ｎ−ドープ化領域１０４は、次にＳＯＩ基板５２の埋め込み絶縁体材料７０が形成される区域である。
【００３１】
ｎ−ドープ化領域１０４は、マスクを用いるイオン注入プロセスを利用して形成される。ｎ−型ドーパントの活性化および拡散を引き起こすために、注入に続いてアニーリングしてもよい。バルクのＳｉ含有基板１０２は、図３に示される加法ＳＯＩ基板５２の底部Ｓｉ含有基板７２になる。
【００３２】
図５は、初期構造１００の上にＳｉ含有層１０６が形成された後の構造を示す。図３に示される加法ＳＯＩ基板５２の上部Ｓｉ含有層６８として使用されるＳｉ含有層１０６は、エピタキシャル成長プロセスによって形成される。
【００３３】
図６は、Ｓｉ含有層１０６の上にフォトレジスト１１６およびパッドスタック１０８を形成させた後の構造を示す。パッドスタック１０８は、窒化物層１１２および酸化物層１１４を備える。パッドスタック１０８は、堆積、熱プロセスまたはそれらの組み合わせによって形成される。
【００３４】
次に、図７に示されるように、リソグラフィーによってまずフォトレジスト１１６をパターン化し、次に第一のエッチング工程によってパターンをフォトレジストからパッドスタック１０８に転写することによって、図６」に示される構造にトレンチ開口部１１８が形成される。第一のエッチング工程に続いて、パターン化されたフォトレジストを除去し、第二のエッチング工程を使用してパターンをＳｉ含有層１０６に、次いでｎ−ドープ化領域１０４に転写する。第二のエッチング工程は、ｎ−ドープ化領域１０４の下に配置されるバルクＳｉ含有基板１０２の表面で停止する。
【００３５】
次に、水平エッチングを用いて残りのｎ−ドープ化領域１０４を除去し、例えば図８に示される構造を提供する。参照数字１２０は、水平エッチングによって作り出された空洞を示す。
【００３６】
図９は、空洞を酸化物で満たし、層１０６の上のさまざまな層を除去した後、結果として得られる加法基板５２を示す。水平エッチングされ、酸化物で満たされた区域は、図３に示される構造の埋め込み絶縁体７０になることに注意する。垂直エッチングされたトレンチの中の酸化物は、構造のトレンチ分離領域６６になる。
【００３７】
ＤＣノード拡散領域７４の下に差別化酸化物ホールを備える図３に示される選択的ＳＯＩ構造をさまざまなＩＣレイアウト中に用いて改善されたＩＣ性能を提供することができる。図１０は、標準の選択的ＳＯＩ基板の標準ＮＡＮＤゲート用の従来技術ＩＣレイアウトを示し、一方、図１１は、本発明の選択的ＳＯＩ構造を同じＩＣレイアウトで示す。それぞれの図で、ＰＣはＦＥＴデバイスのゲートを形成するポリシリコン導電体を示し、ＶＤＤは印加電位を示し、ＲＸは活性シリコンの領域を示し、ＢＸは埋め込み酸化物を示し、ＢＸＨＯＬＥは切り離された埋め込み酸化物を示す。
【００３８】
従来技術ＩＣレイアウトでは、ＢＸＨＯＬＥは、チャンネル領域で切り離されるだけである。本請求の発明では、ＢＸＨＯＬＥは、図に示されるように電源拡散領域に拡張されて５から１０％の追加性能を設計に加える。ＲＸ境界の周りの埋め込み酸化物の環は、主に深型ウェル分離を増進させるためにある。いくつかの実施態様では、Ｎ＋またはＰ＋間隙を、ＢＸで被覆されていれば、ゼロに縮小することができる。
【００３９】
加法ＳＯＩプロセスにとって、埋め込み酸化物を電源拡散領域の下に配置しないことが極めて重要である。図１２に、そのようなＩＣレイアウトの一例を示す。図１２の左下隅で、一片の活性Ｓｉが３つのＮＦＥＴへのＧＮＤ電源に接続している。
【００４０】
図１２では、ＧＮＤ  ＢＸＨＯＬＥおよびＶＤＤ  ＢＸＨＯＬＥは、ＦＥＴデバイスのソース／ドレイン領域のＤＣ非切り替えノードであり、これらの下に酸化物は形成されない。酸化物のない領域は、水平エッチングの後、吊り下げＳｉプレートに支えを提供する（図８参照数字１２０を参照のこと）。ＶＤＤおよびＧＮＤと記される他のＤＣノードは、実際の埋め込み酸化物が形成される前に同じ支え機能を提供する。
【００４１】
本発明を、その好ましい実施態様に関して詳しく示し、説明したが、当業者には、本発明の範囲および技術思想から逸脱することなく、上記およびその他の形および詳細の変化を実施することができると理解されるものとする。従って、本発明は、説明し、例を示した形および詳細だけに限定されるものではなく、請求項の範囲に属するものとする。
【図面の簡単な説明】
【００４２】
【図１】減法ＳＯＩ基板を備える従来技術構造の例を示す（断面図によって）図面である。
【図２】加法ＳＯＩ基板を備える従来技術構造の例を示す（断面図によって）図面である。
【図３】本発明の選択的ＳＯＩ半導体ＩＣの例を示す（断面図によって）図面である。
【図４】本出願の選択的ＳＯＩ基板を製造する際に使用される基本的プロセス加工工程の例を示す（断面図によって）図面である。
【図５】本出願の選択的ＳＯＩ基板を製造する際に使用される基本的プロセス加工工程の例を示す（断面図によって）図面である。
【図６】本出願の選択的ＳＯＩ基板を製造する際に使用される基本的プロセス加工工程の例を示す（断面図によって）図面である。
【図７】本出願の選択的ＳＯＩ基板を製造する際に使用される基本的プロセス加工工程の例を示す（断面図によって）図面である。
【図８】本出願の選択的ＳＯＩ基板を製造する際に使用される基本的プロセス加工工程の例を示す（断面図によって）図面である。
【図９】本出願の選択的ＳＯＩ基板を製造する際に使用される基本的プロセス加工工程の例を示す（断面図によって）図面である。
【図１０】従来技術の相補型金属酸化物半導体（ＣＭＯＳ）ＩＣ設計レイアウトを示す概略図である。
【図１１】本発明の相補型金属酸化物半導体（ＣＭＯＳ）ＩＣ設計レイアウトを示す概略図である。
【図１２】本発明の相補型金属酸化物半導体（ＣＭＯＳ）ＩＣ設計レイアウトを示す概略図である。
【図１】
0005527922.tif 000002
【図２】
0005527922.tif 000003
【図３】
0005527922.tif 000004
【図４】
0005527922.tif 000005
【図５】
0005527922.tif 000006
【図６】
0005527922.tif 000007
【図７】
0005527922.tif 000008
【図８】
0005527922.tif 000009
【図９】
0005527922.tif 000010
【図１０】
0005527922.tif 000011
【図１１】
0005527922.tif 000012
【図１２】
0005527922.tif 000013