(57)【特許請求の範囲】
【請求項１】
メモリアレイであって、
１つまたはそれ以上の導電柱の相対する側面に形成された第１の対の活性化線であって、前記第１の対の活性化線のうちの第１および第２の活性化線は、前記第１の対の活性化線のうちの前記第１および第２の活性化線の間に挟まれた分離領域によって互いに電気的に分離されている、第１の対の活性化線と、
前記１つまたはそれ以上の導電柱の相対する側面に形成された第２の対の活性化線であって、前記第２の対の活性化線のうちの第１および第２の活性化線は、前記第２の対の活性化線のうちの前記第１および第２の活性化線の間に挟まれた分離領域によって互いに電気的に分離されている、第２の対の活性化線と、
複数の電荷蓄積ノードであって、前記複数の電荷蓄積ノードのうちの１つの電荷蓄積ノードが、前記１つまたはそれ以上の導電柱のうちの所与の１つと、前記第１および第２の対の活性化線のうちの前記第１および第２の活性化線のそれぞれとの間に挟まれている、複数の電荷蓄積ノードと、
を備え、
前記第１の対の活性化線のうちの前記第１の活性化線と前記１つまたはそれ以上の導電柱のうちの前記所与の１つとの交点に形成されたメモリセル、および、前記第２の対の活性化線のうちの前記第１の活性化線と前記１つまたはそれ以上の導電柱のうちの前記所与の１つとの交点に形成されたメモリセルは、直列に連結されたメモリセルの第１のストリングのうちの少なくとも一部を形成し、
前記第１の対の活性化線のうちの前記第２の活性化線と前記１つまたはそれ以上の導電柱のうちの前記所与の１つとの交点に形成されたメモリセル、および、前記第２の対の活性化線のうちの前記第２の活性化線と前記１つまたはそれ以上の導電柱のうちの前記所与の１つとの交点に形成されたメモリセルは、直列に連結されたメモリセルの第２のストリングのうちの少なくとも一部を形成し、
直列に連結されたメモリセルの前記第１のストリングの一端とソースラインとの間、および、直列に連結されたメモリセルの前記第２のストリングの一端と前記ソースラインとの間、に形成された１つの選択トランジスタが、直列に連結されたメモリセルの前記第１のストリングと、直列に連結されたメモリセルの前記第２のストリングとを、前記ソースラインに選択的に結合し、前記１つまたはそれ以上の導電柱、および、直列に連結されたメモリセルの前記第１および第２のストリングは、前記ソースラインの上にあり、
前記第１の対の活性化線のうちの前記第１および第２の活性化線の間に挟まれた前記分離領域と、前記第２の対の活性化線のうちの前記第１および第２の活性化線の間に挟まれた前記分離領域とは、前記１つまたはそれ以上の導電柱の第１の端の高さレベルから前記１つまたはそれ以上の導電柱の第２の端の高さレベルまでの範囲内で、前記ソースラインの方へ延びている、メモリアレイ。
【請求項２】
前記第１の対の活性化線のうちの前記第１の活性化線、および、前記第２の対の活性化線のうちの前記第１の活性化線は、前記１つまたはそれ以上の導電柱のうちの前記所与の１つの同一の側面に形成されている請求項１記載のメモリアレイ。
【請求項３】
前記選択トランジスタは、前記１つまたはそれ以上の導電柱のうちの前記所与の１つを前記ソースラインに選択的に結合する請求項１又は２記載のメモリアレイ。
【請求項４】
前記１つまたはそれ以上の導電柱は１つまたはそれ以上の第１の導電柱であり、前記選択トランジスタは、前記１つまたはそれ以上の第１の導電柱のうちの前記所与の１つの前記第１の端と前記ソースラインとの間に連結された第２の導電柱に形成されている請求項３記載のメモリアレイ。
【請求項５】
前記選択トランジスタは第１の選択トランジスタであり、直列に連結されたメモリセルの前記第１のストリングの他端とデータラインとの間、および、直列に連結されたメモリセルの前記第２のストリングの他端と前記データラインとの間、に形成された１つの第２の選択トランジスタが、直列に連結されたメモリセルの前記第１のストリングと、直列に連結されたメモリセルの前記第２のストリングとを、前記データラインに選択的に結合し、
前記データラインは、前記１つまたはそれ以上の導電柱および直列に連結されたメモリセルの前記第１および第２のストリングの上にあり、前記分離領域は、前記範囲内で、前記データラインの方へ延びている請求項１記載のメモリアレイ。
【請求項６】
前記１つまたはそれ以上の導電柱は１つまたはそれ以上の第１の導電柱であり、前記第２の選択トランジスタは、前記１つまたはそれ以上の第１の導電柱のうちの前記所与の１つの前記第２の端と前記データラインとの間に連結された第２の導電柱に形成されている請求項５記載のメモリアレイ。
【請求項７】
前記第２の選択トランジスタは、前記１つまたはそれ以上の導電柱のうちの前記所与の１つを前記データラインに選択的に連結する請求項５記載のメモリアレイ。
【請求項８】
前記第１の対の活性化線のうちの前記第１および第２の活性化線の間に挟まれた前記分離領域は、前記第１の対の活性化線のうちの前記第１の活性化線と前記１つまたはそれ以上の導電柱のうちの前記所与の１つとの間に挟まれた前記電荷蓄積ノードと、前記第１の対の活性化線のうちの前記第２の活性化線と前記１つまたはそれ以上の導電柱のうちの前記所与の１つとの間に挟まれた前記電荷蓄積ノードと、の間を延びている請求項１記載のメモリアレイ。
【請求項９】
前記第２の対の活性化線のうちの前記第１および第２の活性化線の間に挟まれた前記分離領域は、前記第２の対の活性化線のうちの前記第１の活性化線と前記１つまたはそれ以上の導電柱のうちの前記所与の１つとの間に挟まれた前記電荷蓄積ノードと、前記第２の対の活性化線のうちの前記第２の活性化線と前記１つまたはそれ以上の導電柱のうちの前記所与の１つとの間に挟まれた前記電荷蓄積ノードと、の間を延びている請求項８記載のメモリアレイ。
【請求項１０】
メモリアレイを形成する方法であって、
ソースラインを形成するステップと、
前記ソースラインの上に、前記ソースラインに連結された少なくとも１つの選択トランジスタを形成するステップと、
少なくとも１つの導電柱の第１の側面であって且つ前記少なくとも１つの選択トランジスタ上に、直列に連結されたメモリセルの第１のストリングを形成するステップであって、前記少なくとも１つの選択トランジスタが、直列に連結されたメモリセルの前記第１のストリングの一端と前記ソースラインとの間にあるように、直列に連結されたメモリセルの前記第１のストリングを形成するステップと、
前記少なくとも１つの導電柱の第２の側面であって且つ前記少なくとも１つの選択トランジスタ上に、直列に連結されたメモリセルの第２のストリングを形成するステップであって、前記少なくとも１つの選択トランジスタが、直列に連結されたメモリセルの前記第２のストリングの一端と前記ソースラインとの間にあるように、直列に連結されたメモリセルの前記第２のストリングを形成するステップと、
直列に連結されたメモリセルの前記第１のストリング上および直列に連結されたメモリセルの前記第２のストリング上にデータラインを形成するステップと、
を含み、
前記少なくとも１つの選択トランジスタを形成するステップは、１つの選択トランジスタが、前記少なくとも１つの導電柱の前記第１の側面にある、直列に連結されたメモリセルの前記第１のストリングを、前記ソースラインに選択的に結合するように、かつ、前記１つの選択トランジスタがまた、前記少なくとも１つの導電柱の前記第２の側面にある、直列に連結されたメモリセルの前記第２のストリングを、前記ソースラインに選択的に結合するように、前記１つの選択トランジスタを形成するステップを含み、
メモリセルの前記第１のストリングを形成するステップは、前記少なくとも１つの導電柱の前記第１の側面に少なくとも第１の制御ゲートを形成するステップと、前記少なくとも１つの導電柱の前記第１の側面と前記第１の制御ゲートとの間に少なくとも第１の電荷トラップを挟むステップと、を含み、
メモリセルの前記第２のストリングを形成するステップは、前記少なくとも１つの導電柱の前記第２の側面に少なくとも第２の制御ゲートを形成するステップと、前記少なくとも１つの導電柱の前記第２の側面と前記第２の制御ゲートとの間に少なくとも第２の電荷トラップを挟むステップと、を含み、
前記方法は、前記第１および第２の電荷トラップの間、および、前記第１および第２の制御ゲートの間、に延びる分離領域を形成して、前記第１および第２の電荷トラップを互いに電気的に分離し、かつ、前記第１および第２の制御ゲートを互いに電気的に分離するステップをさらに含み、
前記分離領域は、前記少なくとも１つの導電柱の第１の端の高さレベルから前記少なくとも１つの導電柱の第２の端の高さレベルまでの範囲内で、前記ソースラインの方へ延びている、方法。
【請求項１１】
前記分離領域を形成するステップは、少なくとも１つの導電層および電荷トラップ層の少なくとも一部を通ってスロットを形成するステップと、前記スロットを誘電材料で満たすステップと、を含み、前記制御ゲートは前記少なくとも１つの導電層から形成され、前記電荷トラップは前記電荷トラップ層から形成される請求項１０記載の方法。
【請求項１２】
前記電荷トラップ層の前記少なくとも一部を通って前記スロットを形成するステップは、酸化物層および窒化物層を通って前記スロットを形成するステップを含む請求項１１記載の方法。
【請求項１３】
前記電荷トラップ層の前記少なくとも一部を通って前記スロットを形成するステップは、他の酸化物層を通って前記スロットを形成するステップをさらに含む請求項１２記載の方法。
【請求項１４】
前記少なくとも１つの導電柱は少なくとも１つの第１の導電柱であり、
前記１つの選択トランジスタを形成するステップは、前記少なくとも１つの第１の導電柱の前記第１の端と前記ソースラインとの間に連結された少なくとも１つの第２の導電柱に前記１つの選択トランジスタを形成するステップを含む請求項１０乃至１３のいずれか１項に記載の方法。
【請求項１５】
前記１つの選択トランジスタは１つの第１の選択トランジスタであり、
前記方法は、１つの第２の選択トランジスタを形成するステップであって、前記１つの第２の選択トランジスタが、直列に連結されたメモリセルの前記第１のストリングの他端と前記データラインとの間、および、直列に連結されたメモリセルの前記第２のストリングの他端と前記データラインとの間、にあり、かつ、前記１つの第２の選択トランジスタが、直列に連結されたメモリセルの前記第１のストリングを、前記データラインに選択的に結合するように、かつ、前記１つの第２の選択トランジスタがまた、直列に連結されたメモリセルの前記第２のストリングを、前記データラインに選択的に結合するように、前記１つの第２の選択トランジスタを形成するステップをさらに含み、
前記分離領域は、前記範囲内で、前記データラインの方へ延びている請求項１０記載の方法。
【請求項１６】
前記１つの選択トランジスタは１つの第１の選択トランジスタであり、
前記方法は、前記第１の導電柱の前記第２の端と前記データラインとの間に連結された少なくとも１つの第３の導電柱に１つの第２の選択トランジスタを形成するステップであって、前記１つの第２の選択トランジスタが、前記データラインと、直列に連結された第１のメモリセルの前記第１のストリングの他端との間に挟まれ、かつ、前記データラインと、直列に連結された第２のメモリセルの前記第２のストリングの他端との間に挟まれるように、前記１つの第２の選択トランジスタを形成するステップをさらに含み、
前記１つの第２の選択トランジスタは、直列に連結されたメモリセルの前記第１のストリングを、前記データラインに選択的に結合し、かつ、前記１つの第２の選択トランジスタはまた、直列に連結されたメモリセルの前記第２のストリングを、前記データラインに選択的に結合し、
前記分離領域は、前記範囲内で、前記データラインの方へ延びている請求項１４記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、主にメモリアレイに関し、特に、本開示の少なくとも１つの実施形態は、単一の導電柱への一対のメモリセルストリングを備えたメモリアレイに関する。
【０００２】
発明の分野
【背景技術】
【０００３】
メモリデバイスは、典型的に、コンピュータまたは他の電子装置の内部半導体集積回路として提供される。ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、および、フラッシュメモリを初めとする多くの異なるタイプのメモリがある。
【０００４】
フラッシュメモリデバイスは、広範囲の電子用途向けに、不揮発メモリのよく知られた供給源として展開されている。不揮発メモリは、電力を印加せずに長期間、そのデータ値を保持することができるメモリである。フラッシュメモリデバイスは、典型的に、高メモリ密度、高信頼度および低電力消費を可能にする１トランジスタメモリセルを使用する。フローティングゲートまたはトラッピング層または他の物理的現象等の電荷蓄積ノードのプログラミングを通して、セルの閾値電圧の変化は、各セルのデータ値を決定する。個別データ値に対応するために閾値電圧の２つまたはそれ以上の範囲を規定することによって、１またはそれ以上のビットの情報が、各セルに格納されてもよい。フラッシュメモリおよび他の不揮発メモリの共用は、パソコン、携帯情報端末（ＰＤＡ）、デジタルカメラ、デジタルメディアプレーヤ、デジタルレコーダ、ゲーム、電化製品、乗物、ワイヤレス装置、携帯電話、および、着脱式メモリモジュールを含み、不揮発メモリの使用は、拡大し続ける。
【０００５】
フラッシュメモリは、典型的に、ＮＯＲフラッシュおよびＮＡＮＤフラッシュとして知られる２つの基本アーキテクチャの一方を使用する。名称は、デバイスを読み取るのに使用されるロジックから由来する。ＮＯＲフラッシュアーキテクチャでは、メモリセルのカラムが、ビットラインに連結された各メモリセルと平行に連結される。ＮＡＮＤフラッシュアーキテクチャでは、メモリセルのカラムは、ビットラインに連結されたカラムの第１のメモリセルのみに直列に連結される。
【０００６】
フラッシュメモリの１つの一般的な形態は、窒化物リードオンリーメモリ（ＮＲＯＭ）であり、半導体−酸化物−窒化物−酸化物−半導体（ＳＯＮＯＳ）メモリと称されることもある。そのようなデバイスは一般に、電荷トラップノードとして窒化ケイ素（Ｓｉ３Ｎ４）を含むが、他の誘電材料が使用されてもよい。メモリセル内の電荷トラップノードに電荷を蓄積するか、または、放電することによって、そのメモリセルの閾値電圧が変更されてもよい。
【０００７】
メモリ製造業者にとって競争力があり続けるために、メモリ設計者は、常に、メモリデバイスの密度を上げるように試みている。フラッシュメモリデバイスの密度を上げることは、一般に、メモリセルの間の間隔あけを減少させること、および／または、メモリセルをより小さくすることを必要とする。多くのデバイス要素のより小さな寸法は、セルの動作問題を引き起こすこともある。例えば、ソース／ドレイン領域の間のチャネルが、より短くなり、厳しい短チャネル効果を引き起こすこともある。
【発明の概要】
【０００８】
メモリデバイスの密度を上げる１つの方法は、例えば、三次元メモリアレイと称されることが多いマルチレイヤメモリアレイを形成することである。例えば、三次元メモリアレイの１つのタイプは、他方の頂部に垂直に積み重ねられた、ＮＡＮＤまたはＮＯＲメモリアレイ等の従来の二次元アレイの複数の水平層を含み、各メモリアレイのメモリセルは、シリコンオンサファイアトランジスタ、シリコンオンインシュレータトランジスタ、薄膜トランジスタ、熱電ポリマートランジスタ、半導体−酸化物−窒化物−酸化物−半導体トランジスタ等を含む。別のタイプの三次元メモリアレイは、電極材の多重積層を通って垂直に進む垂直ＮＡＮＤストリング等の積み重ねられたメモリ要素の柱を含み、各メモリ要素は、例えば、半導体−酸化物−窒化物−酸化物−半導体トランジスタである。
【０００９】
上記に述べた理由のため、且つ、本明細書を読み理解すれば当業者には明らかになる下記に述べられる他の理由のため、業界では、代わりの三次元メモリアレイが必要である。
【図面の簡単な説明】
【００１０】
【図１】図１は、本開示の実施形態に従った、ＮＡＮＤフラッシュメモリデバイスの実施形態の簡略化ブロック図である。
【図２】図２Ａ〜２Ｃは、本開示の別の実施形態に従った、様々な製造段階におけるメモリアレイの一部の断面図である。
【図３】図３は、本開示の別の実施形態に従った、図２Ｂの領域３００の拡大図である。
【図４】図４は、本開示の別の実施形態に従った、図２Ｂの構造物の上面図である。
【発明を実施するための形態】
【００１１】
詳細な説明
下記の詳細な説明において、その一部を形成し、例示によって特定の実施形態が示される添付の図面が参照される。図面において、類似参照符号は、数枚の図にわたって実質的に類似の構成要素を表す。他の実施形態が使用されてもよく、本開示の範囲から逸脱することなく、構造的、理論的且つ電気的な変更が行われてもよい。該当する場合、下記を使用のこと。下記の説明に使用されるウェーハまたは基板という用語は、いずれの基本半導体構造物をも含む。両方とも、シリコンオンサファイア（ＳＯＳ）技術、シリコンオンインシュレータ（ＳＯＩ）技術、薄膜トランジスタ（ＴＦＴ）技術、ドープ半導体および非ドープ半導体、基部半導体構造物によって支持されるシリコンのエピタキシャル層、さらに、当業者に公知の他の半導体構造物を含むと理解されるべきである。さらに、下記の説明でウェーハまたは基板が参照されるときには、先のプロセスステップを使用して、基部半導体構造物に領域／接合点を形成してもよく、ウェーハまたは基板という用語は、そのような領域／接合点を含む基礎の層を含む。下記の詳細な説明は、従って、限定的な意味に取られるべきではなく、本開示の範囲は、添付の特許請求の範囲およびその均等物によってのみ規定される。
【００１２】
図１は、実施形態に従った、電子システムの一部としての、プロセッサ１３０と通信するＮＡＮＤフラッシュメモリデバイス１００の簡略ブロック図である。プロセッサ１３０は、メモリコントローラまたは他の外部ホスト装置であってもよい。メモリデバイス１００は、本開示の実施形態に従って形成されたメモリセルのアレイ１０４を含む。ロウデコーダ１０８およびカラムデコーダ１１０が、アドレス信号をデコードするために設けられる。アドレス信号が受信され、メモリアレイ１０４にアクセスするためにデコードされる。
【００１３】
メモリデバイス１００はまた、コマンド、アドレスおよびデータをメモリデバイス１００へ入力することと、データおよび状態情報をメモリデバイス１００から出力することと、を管理するために、入力／出力（Ｉ／Ｏ）制御回路１１２も含む。アドレスレジスタ１１４は、デコード前にアドレス信号をラッチするために、Ｉ／Ｏ制御回路１１２、および、ロウデコーダ１０８およびカラムデコーダ１１０と通信する。コマンドレジスタ１２４は、入ってくるコマンドをラッチするために、Ｉ／Ｏ制御回路１１２および制御ロジック１１６と通信する。制御ロジック１１６は、コマンドに応答してメモリアレイ１０４へのアクセスを制御し、外部プロセッサ１３０用に状態情報を生成する。制御ロジック１１６は、アドレスに応答してロウデコーダ１０８およびカラムデコーダ１１０を制御するために、ロウデコーダ１０８およびカラムデコーダ１１０と通信する。
【００１４】
制御ロジック１１６はまた、キャッシュレジスタ１１８とも通信する。キャッシュレジスタ１１８は、制御ロジック１１６によって命令されるように、メモリアレイ１０４がそれぞれ他のデータを書き込むか読み取るのにビジーであるときに一時的にデータを格納するために、入ってくるデータまたは出て行くデータのいずれかをラッチする。１つの実施形態では、制御ロジック１１６は、１つまたはそれ以上の入力事象に応答して、特定の予測可能な結果または結果のセットを生成するように適合された１つまたはそれ以上の回路を含んでもよい。書き込み操作中に、データは、メモリアレイ１０４へ転送するために、キャッシュレジスタ１１８からデータレジスタ１２０へ送られる。次いで、新しいデータが、Ｉ／Ｏ制御回路１１２からキャッシュレジスタ１１８にラッチされる。読み取り操作中に、データは、外部プロセッサ１３０へ出力するために、キャッシュレジスタ１１８からＩ／Ｏ制御回路１１２へ送られる。次いで、新しいデータが、データレジスタ１２０からキャッシュレジスタ１１８へ送られる。状態レジスタ１２２は、プロセッサ１３０への出力用として状態情報をラッチするために、Ｉ／Ｏ制御回路１１２および制御ロジック１１６と通信する。
【００１５】
メモリデバイス１００は、制御リンク１３２上でプロセッサ１３０から制御ロジック１１６で制御信号を受信する。制御信号は、少なくとも、チップイネーブルＣＥ＃、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブルＡＬＥ、および、ライトイネーブルＷＥ＃を含んでもよい。メモリデバイス１００は、多重化入力／出力（Ｉ／Ｏ）バス１３４上で、プロセッサ１３０からコマンド信号（コマンドを表す）、アドレス信号（アドレスを表す）、および、データ信号（データを表す）を受信し、Ｉ／Ｏバス１３４上でプロセッサ１３０へ、データを出力する。
【００１６】
例えば、コマンドは、Ｉ／Ｏ制御回路１１２で、Ｉ／Ｏバス１３４の入力／出力（Ｉ／Ｏ）ピン［７：０］上で受信され、コマンドレジスタ１２４に書き込まれる。アドレスは、Ｉ／Ｏ制御回路１１２で、バス１３４の入力／出力（Ｉ／Ｏ）ピン［７：０］上で受信され、アドレスレジスタ１１４に書き込まれる。データは、Ｉ／Ｏ制御回路１１２で、８ビットデバイス用に入力／出力（Ｉ／Ｏ）ピン［７：０］上で、または、１６ビットデバイス用に入力／出力（Ｉ／Ｏ）ピン［１５：０］上で、受信され、キャッシュレジスタ１１８に書き込まれる。データは、その後、メモリアレイ１０４をプログラムするために、データレジスタ１２０に書き込まれる。別の実施形態では、キャッシュレジスタ１１８は省略されてもよく、データは直接データレジスタ１２０に書き込まれる。データはまた、８ビットデバイス用に入力／出力（Ｉ／Ｏ）ピン［７：０］上で、または、１６ビットデバイス用に入力／出力（Ｉ／Ｏ）ピン［１５：０］上で、出力される。
【００１７】
追加回路および信号を設けることができ、且つ、図１のメモリデバイスが簡略化されることが、当業者によって認識される。図１を参照して述べられた様々なブロック構成要素の機能がＩＣデバイスの明白な構成要素または構成要素部分に分離されなくてもよいことが、認識されなければならない。例えば、ＩＣデバイスの単一の構成要素または構成要素部分は、図１の２つ以上のブロック構成要素の機能を果たすために適合され得る。あるいは、ＩＣデバイスの１つまたはそれ以上の構成要素または構成要素部分は、図１の単一のブロック構成要素の機能を果たすために組み合わせることができる。
【００１８】
さらに、特定のＩ／Ｏピンが、様々な信号の受信および出力のために、よく知られた慣習に従って述べられているが、様々な実施形態ではＩ／Ｏピンの他の組み合わせまたは他の数が使用されてもよいことに注意されたい。
【００１９】
図２Ａ〜２Ｃは、実施形態に従った、製造の様々な段階中の、図１のメモリアレイ１０４等のメモリアレイの一部の断面図である。図２Ａは、数処理ステップを実行した後のメモリアレイのソース選択ゲート部分２０１の断面図である。一般に、図２Ａの構造物の形成は、図２Ａに示されるように、例えばＰ型単結晶シリコン基板のような、シリコン含有基板等の半導体基板２００の上にある誘電体層２０２を形成することを含んでもよい。１つの実施形態では、半導体基板２００は、メモリアレイのソースライン２００を形成する。誘電体層２０２は、酸化物−窒化物−酸化物（ＯＮＯ）層であってもよく、第１の酸化物層はソースライン２００に接触し、窒化物層は第１の酸化物層の上にあって、これに接触し、第２の酸化物層は窒化物層の上にあって、これに接触する。
【００２０】
導電層２０４が誘電体層２０２の上に形成される。導電層２０４は、図２Ａに示されるように、導電的にドープされたＰ型ポリシリコン等のポリシリコンであってもよい。あるいは、導電層２０４は、高融点金属シリサイド層等の金属含有層であってもよい。クロム（Ｃｒ）、コバルト（Ｃｏ）、ハフニウム（Ｈｆ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、バナジウム（Ｖ）、および、ジルコニウム（Ｚｒ）が一般に、高融点金属と認識される。
【００２１】
例えば熱酸化物層または蒸着二酸化ケイ素（ＳｉＯ２）層のような、パッド酸化物層等の誘電体層２０６が、導電層２０４の上に形成される。例えば窒化ケイ素のような、窒化物キャップ等のキャップ２０８が、誘電体層２０６の上に形成される。
【００２２】
キャップ２０８の形成後に、キャップ２０８、誘電体層２０６、導電層２０４および誘電体層２０２を通り、実質的にソースライン２００で停止して、穴２１０が形成される。穴２１０は、キャップ層２０８をパターニングし、パターニングされたキャップ層２０８によって露出された穴２１０に対応するキャップ層２０８、誘電体層２０６、導電層２０４および誘電体層２０２の一部分を、例えばエッチングによって除去することによって、形成されてもよい。穴２１０の各々は、キャップ層２０８、誘電体層２０６、導電層２０４および誘電体層２０２の縁、および、ソースライン２００の一部を露出する。次いで、穴２１０の各々は、例えば、低圧化学気相蒸着（ＬＰＣＶＤ）を使用して、酸化層等の誘電体層２１２でライニングされる。例えば、誘電体層２１２は、キャップ層２０８、誘電体層２０６、導電層２０４および誘電体層２０２の露出された縁に形成される。次いで、穴２１０の各々の残っている部分は、誘電体層２１２上を覆う、例えばポリシリコン製の、プラグ等の、例えば導電柱２１４のような、導電層で、満たされる。
【００２３】
１つの実施形態では、導電柱２１４は、ｎ−導電型に導電的にドープされる。次いで、例えば、図２Ａに示されるように、第１のパワー設定でイオン注入を使用して、導電柱２１４の一部を誘電体層２０２の高さレベルで、ｎ＋導電型に転換してもよい。例えば図２Ａに示されるように、第２のパワー設定でイオン注入を使用して、導電柱２１４の一部をキャップ層２０８の高さレベルで、ｎ＋導電型に転換してもよい。
【００２４】
電界効果トランジスタ（ＦＥＴ）等のソース選択トランジスタ２１６は、導電柱２１４と導電層２０４との各交点で形成され、導電層２０４、誘電体層２１２および導電柱２１４が、それぞれ、各選択トランジスタ２１６の制御ゲート（選択ゲートとも称することができる）、ゲート誘電体およびチャネルを形成する。言い換えると、各ソース選択トランジスタ２１６は、導電柱２１４上にゲート誘電体２１２を有し、ゲート誘電体２１２上に選択ゲート２０４を有する。各選択ゲート２０４は、図２Ａの平面に対して実質的に垂直に延出するソース選択ラインの一部を形成する（図示せず）。
【００２５】
図２Ｂにおいて、メモリアレイのメモリセル部分２２０は、図２Ａのソース選択ゲート部分２０１の上に形成される。メモリセル部分２２０は、例えば、キャップ層２０８の上にある、熱酸化物層または蒸着二酸化ケイ素（ＳｉＯ２）層のような、パッド酸化物層等の、例えば誘電体層２２２１のような、誘電体層２２２を形成することによって、形成されてもよい。例えば導電層２２４１のような導電層２２４が、誘電体層２２２１の上に形成される。導電層２２４は、導電的にドープされたＰ型ポリシリコン等のポリシリコンであってもよい。あるいは、導電層２２４は、高融点金属シリサイド層等の金属含有層であってもよい。図２Ｂに示されるように、例えば誘電体層２２２２のような別の誘電体層２２２が、導電層２２４１の上に形成され、例えば導電層２２４２のような別の導電層２２４が誘電体層２２２２の上に形成される。１つの実施形態では、誘電体層２２２および導電層２２４は、図２Ｂに示されるように、メモリセル部分２２０が、例えばＮのような一定の数を含むまで、交互になってもよく、ここで、Ｎは一般に、ソース選択ゲート部分２０１の上にある交互の誘電体層２２２および導電層２２４の、例えば、８、１６、３２、６４等の、２の累乗である。
【００２６】
穴２２６は、図２Ｂに示されるように、穴２２６が導電柱２１４に実質的に位置整合されるように、誘電体層２２２および導電層２２４を通って進み、ソース選択ゲート部分２０１の上部表面で実質的に停止して、形成される。例えば、穴２２６は、導電柱２１４の上部表面で停止してもよい。穴２２６は、例えば図２Ｂの導電層２２４２のような、一番上の導電層２２４をパターニングし、このパターニングされた導電層２２４によって露出された穴２２６に対応する誘電体層２２２および導電層２２４の一部を、例えばエッチングによって除去することによって、形成されてもよい。穴２２６の各々は、各誘電体層２２２および各導電層２２４の縁、および、導電柱２１４の上部表面を露出させることに注意されたい。
【００２７】
穴２２６の各々は、例えば、低圧化学気相蒸着（ＬＰＣＶＤ）を使用して、電荷トラップ層２２８でライニングされてもよい。例えば、電荷トラップ層２２８は、各導電層２２４および各誘電体層２２２の露出された縁上に形成される。穴２２６の各々の残っている部分は、次いで、各導電柱２３０が、図２Ｂに示されるように、導電柱２１４のそれぞれの１つに接触するように、電荷トラップ層２２８上を覆う、例えばポリシリコン製のプラグ等の、例えば導電柱２３０のような導電層で満たされる。
【００２８】
図３は、図２Ｂの領域３００の拡大図であり、別の実施形態に従った、電荷トラップ層２２８の構造を例示する。１つの実施形態では、導電柱２３０、電荷トラップ層２２８および導電層２２４が、半導体−酸化物−窒化物−酸化物−半導体（ＳＯＮＯＳ）構造物を形成する。例えば、図３に示されるように、電荷トラップ層２２８は、導電層２２４上に形成された酸化物層２３２、酸化物層２３２上に形成された窒化物層２３４、および、窒化物層２３４上に形成された酸化物層２３６を含んでもよい。従って、各穴２２６をライニングすることは、例えばＬＰＣＶＤを使用して、各穴２２６の側壁に酸化物層２３２を形成することと、例えばＬＰＣＶＤを使用して、酸化物層２３２に窒化物層２３４を形成することと、例えばＬＰＣＶＤを使用して、窒化物層２３４に酸化物層２３６を形成することと、を含む。導電柱２３０は、次いで、各穴２２６の残りを満たすように、酸化物層２３６上に形成される。
【００２９】
図４は、図２Ｂの構造物の上面図である。言い換えると、図２Ｂは、図４の線２Ｂ−２Ｂに沿って見た断面図である。１つの実施形態では、スロット４１０が、穴２２６に実質的に平行な方向で誘電体層２２２および導電層２２４を通って進み、かつ、スロット４１０が、メモリセル部分２２０の上部表面の下で、穴２２６が延びている高さレベルと実質的に同一の高さレベルまで延びるように、そして、ソース選択ゲート部分２０１の実質的に上部表面で停止するように、形成される。例えば、スロット４１０は、導電柱２１４の上部表面およびキャップ層２０８の上部表面で停止する。各スロット４１０は、次いで、分離領域４２０を形成するために、高密度プラズマ（ＨＤＰ）酸化物、スピンオン誘電材料、例えば、水素シルセスキオキサン（ＨＳＱ）、ヘキサメチルジシロキサン、オクタメチルトリシロキサン等の誘電材料４１５で満たされる。
【００３０】
分離領域４２０は、図２Ｂおよび図４に示されるように、各導電層２２４を、図２Ｂの平面に対して実質的に垂直に延出するワード線等の電気的に分離された活性化線４２４へと切断する。例えば、分離領域４２０は、導電層２２４２を、分離された複数のワード線４２４２，１、４２４２，２、４２４２，３および４２４２，４へと分割する。各分離領域４２０は、その分離領域４２０の深さを横切った方向に、例えば矢印４３０によって示されたワード線方向に実質的に平行な方向に、導電柱２３０の間に延出する。
【００３１】
各絶縁領域４２０は、図４に示されるように、各電荷トラップ層２２８が、満たされた穴２２６のそれぞれの１つの周囲のまわりの方向に接触しないように分離領域４２０が間に延出する導電柱２３０上を覆う電荷トラップ層２２８の少なくとも一部を通って切断する。各分離領域４２０は、電荷トラップ層２２８の各々から一対の電荷トラップ２２９を形成し、電荷トラップ２２９は、図２Ｂおよび４に示されるように、導電柱２３０の側部とワード線４２４との間に挟まれる。例えば、分離領域４２０は、図４に示されるように、酸化物層２３２、窒化物層２３４および酸化物層２３６を通って切断してもよい。あるいは、分離領域４２０は、電荷トラップ２２８の酸化物層２３２および窒化物層２３４を通って切断してもよい。穴２２６は図４では円形断面を有するように示されているが、穴２２６は、長円形断面であっても、実質的に正方形断面であっても、または、矩形断面等を有してもよい。
【００３２】
電荷トラップ層２２８を分離領域４２０で切断することは、図２Ｂおよび４に示されるように、一対の分離されたメモリセル４５０１，２、４５０２，２を形成し、メモリセル４５０１，２は、柱２３０の第１の側部（側面）とワード線４２４２，２との間の交点に発生し、メモリセル４５０２，２は、柱２３０の第１の側部（側面）とは反対側の第２の側部（側面）とワード線４２４２，３との間の交点に発生する。導電柱の側部とワード線４２４との間の各交点で、ワード線は、その交点におけるメモリセル４５０の制御ゲートを形成する。図２Ｂに示されるように、それぞれ、柱２３０の第１の側部とワード線４２４１，２および４２４２，２との交点に形成されたメモリセル４５０１，１および４５０１，２は、その柱２３０の第１の側部におけるメモリセルの、例えば第１のＮＡＮＤストリングのような、直列に連結された第１のストリングを形成し、それぞれ、その柱２３０の第２の側部とワード線４２４１，３および４２４２，３との交点に形成されたメモリセル４５０２，１および４５０２，２は、その柱２３０の第２の側部におけるメモリセルの、例えば第２のＮＡＮＤストリングのような、直列に連結された第２のストリングを形成する。あるいは、直列に連結されたストリングのメモリセルは、柱２３０の両側で交互になってもよい。例えば、それぞれ、柱２３０の第１の側部とワード線４２４１，２との交点、および、その柱２３０の第２の側部とワード線４２４２，３との交点で形成されたメモリセル４５０１，１および４５０２，２は、その柱２３０の交互の側部におけるメモリセルの、例えば第１のＮＡＮＤストリングのような、直列に連結された第１のストリングを形成してもよく、且つ、それぞれ、その柱２３０の第２の側部とワード線４２４１，３との交点、および、その柱２３０の第１の側部とワード線４２４２，３との交点で形成されたメモリセル４５０２，１および４５０１，２は、その柱２３０の交互の側部におけるメモリセルの、例えば第２のＮＡＮＤストリングのような、直列に連結された第２のストリングを形成してもよい。１つの実施形態では、各メモリセル４５０は、メモリセル４５０の制御ゲートを形成するワード線４２４の一部と、ワード線４２４上に形成された酸化物層２３２、酸化物層２３２上に形成された窒化物層２３４、窒化物層２３４上に形成された酸化物層２３６、および、酸化物層２３６上に形成された導電柱２３０の一部を含む電荷トラップ２２８と、を含む不揮発性ＳＯＮＯＳフラッシュメモリセルであってもよい。
【００３３】
図２Ｃにおいて、メモリアレイのドレイン選択ゲート部分２５０が、１つの実施形態に従って、図２Ｂのメモリセル部分２２０の上に形成される。ドレイン選択ゲート部分２５０は、図２Ｃに示されるように、例えばワード線４２４２，１、４２４２，２、４２４２，３および４２４２，４のような一番上のワード線４２４、一番上のワード線４２４の間の分離領域４２０、および、導電柱２３０、の上にある、例えば熱酸化物層または蒸着二酸化ケイ素（ＳｉＯ２）層のような、パッド酸化物層等の、誘電体層２５２を形成することによって、形成されてもよい。
【００３４】
例えば窒化ケイ素の層のような、窒化物層等の誘電体層２５４は、誘電体層２５２の上に形成される。例えば誘電体層２５２に類似したような誘電体層２５６が、誘電体層２５４の上に形成される。例えば、図２Ａに関連して上述された導電層２０４に類似したような導電層２５８が、誘電体層２５６の上に形成される。例えば誘電体層２５２に類似したような誘電体層２６０が、導電層２５８の上に形成される。例えば誘電体層２５４に類似したような誘電体層２６２が、誘電体層２６０の上に形成される。例えば誘電体層２５２に類似したような誘電体層２６４が、誘電体層２６２の上に形成される。
【００３５】
誘電体層２６４を形成した後に、穴２６６が、誘電体層２６４、誘電体層２６２、誘電体層２６０、導電層２５８、誘電体層２５４および誘電体層２５２を通って進み、例えば導電柱２３０で実質的に停止して、形成される。例えば、穴２６６は、図２Ｃに示されるように、導電柱２３０に位置整合してもよい。穴２６６は、誘電体層２６４をパターニングし、このパターニングされた誘電体層２６４によって露出された穴２６６に対応する誘電体層２６４、誘電体層２６２、誘電体層２６０、導電層２５８、誘電体層２５６、誘電体層２５４および誘電体層２５２の一部を、例えばエッチングによって、除去することによって、形成されてもよい。穴２６６の各々は、誘電体層２６４、誘電体層２６２、誘電体層２６０、導電層２５８、誘電体層２５４および誘電体層２５２の縁、および、導電柱２３０の上部表面を露出することに注意されたい。穴２６６の各々は、次いで、例えば低圧化学気相蒸着（ＬＰＣＶＤ）を使用して、酸化物層等の誘電体層２６８でライニングされる。例えば、誘電体層２６８は、誘電体層２６４、誘電体層２６２、誘電体層２６０、導電層２５８、誘電体層２５４および誘電体層２５２の露出された縁に形成される。穴２６６の各々の残りの部分は、次いで、誘電体層２６８の上にある、例えばポリシリコン製の、プラグ等の、例えば導電柱２７０のような、導電層で満たされる。
【００３６】
１つの実施形態では、導電柱２７０は、ｎ−導電型に導電的にドープされる。次いで、例えば、第１のパワー設定でイオン注入を使用して、図２Ｃに示されるように、導電柱２７０の一部を誘電体層２５２、２５４および２５６の高さレベルで、ｎ＋導電型に転換してもよい。第２のパワー設定でイオン注入を使用して、例えば、図２Ｃに示されるように、導電柱２７０の一部を誘電体層２６０、２６２および２６４の高さレベルで、ｎ＋導電型に転換してもよい。
【００３７】
１つの実施形態では、誘電体層２６４、誘電体層２６２、誘電体層２６０、導電層２５８、誘電体層２５６、誘電体層２５４および誘電体層２５２を通って進み、例えば、図２Ｃのワード線４２４２，１、４２４２，２、４２４２，３および４２４２，４のような一番上のワード線４２４で実質的に停止して、溝２７４が形成される。溝２７４は、誘電体層２６４をパターニングし、このパターニングされた導電層２６４によって露出された溝２７４に対応する誘電体層２６４、誘電体層２６２、誘電体層２６０、導電層２５８、誘電体層２５６、誘電体層２５４および誘電体層２５２の一部を、例えばエッチングによって、除去することによって、形成されてもよい。各溝２７４は、次いで、分離領域２７８を形成するために、高密度プラズマ（ＨＤＰ）酸化物、スピンオン誘電材料、例えば、水素シルセスキオキサン（ＨＳＱ）、ヘキサメチルジシロキサン、オクタメチルトリシロキサン等の誘電材料２７６で満たされる。分離領域２７８は、図２Ｃに示されるように、導電層２５８の残りの部分と導電柱２７０との各交点で、選択ゲート２７９等の制御ゲートを画成する。
【００３８】
電界効果トランジスタ（ＦＥＴ）等のドレイン選択トランジスタ２８０が、導電柱２７０と導電層２５８との各交点で形成され、導電層２５８、誘電体層２６８および導電柱２７０が、それぞれ、各ドレイン選択トランジスタ２８０の選択ゲート、ゲート誘電体およびチャネルを形成する。言い換えると、各ドレイン選択トランジスタ２８０は、導電柱２７０上にゲート誘電体２６８と、ゲート誘電体２６８上に選択ゲート２７９と、を有する。各選択ゲート２７９は、図４の点線に示された、ドレイン選択ライン２８２の一部を形成する。各ドレイン選択ライン２８２は、図４に示されるように、誘電体充填スロット４１０上を覆い、それに実質的に平行である。
【００３９】
アルミニウム等の例えば金属層のような導電層２８６が、図２Ｃに示されるように、各分離領域２７８の上部表面、誘電体層２６４の上部表面および各導電柱２７０の上部表面の上に形成される。導電層２８６は、図４の点線に示されるように、ビットライン２９０等の個々のデータラインを生成するために、例えば標準的な処理を使用して、それから、パターニングされ、エッチングされ、処理される。ビットライン２９０は、図４に示されるように、選択ライン２８２および誘電体充填スロット４１０へ実質的に直交する。
【００４０】
導電柱２３０および誘電体充填スロット４１０（図４）の各側部におけるメモリセル４５０が、ソース選択トランジスタ２１６とドレイン選択トランジスタ２８０との間に挟まれた、直列に連結されたメモリセル４５０のストリングを形成する。例えば、図２Ｃは、導電柱２３０の一方の側部に位置し且つソース選択トランジスタ２１６とドレイン選択トランジスタ２８０との間に挟まれた、直列に連結されたメモリセル４５０１，１および４５０１，２のストリングと、その導電柱２３０の反対側の側部（側面）に位置し且つソース選択トランジスタ２１６とドレイン選択トランジスタ２８０との間に挟まれた、直列に連結されたメモリセル４５０２，１および４５０２，２のストリングと、を示す。共通の柱２３０が、メモリセル４５０１，１および４５０１，２を直列に連結し、かつ、メモリセル４５０２，１および４５０２，２を直列に連結する。いくつかの実施形態では、直列に連結されたメモリセルのストリングのメモリセルの数は、例えば、８、１６、３２、６４等の、２の累乗であってもよい。
【００４１】
図２Ｃに示されるように、ソース選択トランジスタ２１６は、導電柱２１４を介して、それぞれの直列に連結されたメモリセルのストリングに連結され、ドレイン選択トランジスタ２８０は、導電柱２７０を介して、それぞれの直列に連結されたメモリセルのストリングに連結される。各ソース選択トランジスタ２１６は、図２Ｃに示されるように、各導電柱２３０の下部端を、すなわち、その導電柱２３０のいずれかの側部にある、直列に連結されたメモリセルのストリングを、ソースライン２００へ選択的に連結する。各ドレイン選択トランジスタ２８０は、各導電柱２３０の上部端を、すなわち、その導電柱２３０のいずれかの側部にある、直列に連結されたメモリセルのストリングを、ビットライン２９０へ選択的に連結する。
【００４２】
特定の実施形態がここに例示され述べられているが、同一の目的を達成すると予想されるいずれのアレンジが、図示された特定の実施形態に置き換えられてもよいことが、当業者によって認識される。実施形態の多くの適応が、当業者には明らかになる。従って、本願は、実施形態のいずれの適応または変形をカバーすることが意図される。実施形態は、下記の特許請求の範囲およびその均等物によってのみ限定されることが明白に意図される。
【図２Ａ】
0005517073.tif 000002
【図２Ｂ】
0005517073.tif 000003
【図２Ｃ】
0005517073.tif 000004
【図３】
0005517073.tif 000005
【図４】
0005517073.tif 000006
【図１】
0005517073.tif 000007