(57)【特許請求の範囲】
【請求項１】
データを記憶するストレージアレイと、
データを前記ストレージアレイへ入出力するデータ経路を形成し、第１のクロック信号の第１の位相に応答してラッチするように構成されたラッチと、第２のクロック信号の第２の位相に応答してラッチするように構成され、前記ストレージアレイから前記データを出力する出力ラッチを備えるさらなるラッチとを備え、前記第１のクロック信号および前記第２のクロック信号が互いに同期している、前記データを前記ストレージアレイとの間で送信するアクセス回路と、
マルチプレクサと、スキャン入力と、スキャンイネーブル入力と、ポートとを備え、
前記マルチプレクサが、前記スキャンイネーブル入力でアサートされたスキャンイネーブル信号に応答して、マスタ・スレーブ・フリップフロップを形成するため一体的に接続された前記ラッチおよび前記さらなるラッチを備えるスキャン経路を形成し、前記スキャンイネーブル信号がアサートされている間に、前記スキャン入力で入力されたスキャンデータが前記ストレージアレイではなく前記マスタ・スレーブ・フリップフロップを通過し、前記出力ラッチによって出力され、
前記ストレージアレイからデータを読み出す読み出し要求を受信する前記ポートが、前記第１のクロック信号の前記第１の位相によってトリガされた検知信号に応答して前記ストレージアレイのストレージセルに記憶された値を検知しラッチするセンスアンプ回路と、前記検知された値を出力する前記出力ラッチとを備え、
前記センスアンプが前記ラッチを備え、
前記マルチプレクサがアサートされていない前記スキャンイネーブル信号に応答して前記スキャン入力を前記センスアンプから隔離し、アサートされている前記スキャンイネーブル信号に応答して前記スキャン入力を前記センスアンプに接続するように構成されている、メモリ。
【請求項２】
前記第１のクロック信号および第２のクロック信号は同じクロック信号を具備する、請求項１に記載のメモリ。
【請求項３】
前記マルチプレクサが前記アサートされた検知信号の受信に応答して前記スキャン入力を前記センスアンプ回路から隔離するように配置された少なくとも１個のスイッチを備える、請求項１に記載のメモリ。
【請求項４】
前記少なくとも１個のスイッチが、前記検知信号を受信するように構成され、前記スキャン入力と前記センスアンプ回路との間に配置されたＰＭＯＳトランジスタを備える、請求項３に記載のメモリ。
【請求項５】
前記ストレージセルがビット線および相補ビット線を有するビットセルを備え、前記センスアンプが前記ビット線および前記相補ビット線を検知することにより前記ビットセルに記憶されたデータを検知するように構成され、前記マルチプレクサが前記スキャンイネーブル信号に応答して前記スキャン入力および前記スキャン入力の相補値を前記ビット線および前記相補ビット線にそれぞれ送信するように構成されている、請求項１に記載のメモリ。
【請求項６】
前記ポートが読み出しポートを備え、
データを前記メモリへ書き込む書き込み要求を受信する書き込みポートをさらに備える、請求項１に記載のメモリ。
【請求項７】
前記書き込みポートが、前記出力ラッチにクロック供給する前記第２のクロック信号と同期しないクロック信号によってクロック供給され、かつ前記書き込みポートで受信された入力データをラッチする、入力ラッチを備える、請求項６に記載のメモリ。
【請求項８】
前記ポートが書き込み要求および読み出し要求の両方を受信するように構成されたポートであり、前記ポートが、前記入力ラッチが前記出力ラッチにクロック供給する前記クロックと同期したクロック信号によってクロック供給され、前記ポートと関連付けられ、書き込み要求に応答して入力データをラッチする入力ラッチを備える、請求項１に記載のメモリ。
【請求項９】
前記メモリが少なくとも１個のさらなるポートを備え、前記ポートおよび前記少なくとも１個のさらなるポートの両方が書き込み要求および読み出し要求の両方を受信するように構成されたポートを備え、前記ポートのそれぞれが、前記ポートと関連付けられ書き込み要求に応答して入力データをラッチする入力ラッチと、出力ラッチとを備え、前記入力ラッチが前記出力ラッチにクロック供給する前記クロックと同期したクロックによってクロック供給される、請求項１に記載のメモリ。
【請求項１０】
前記第１のクロック信号の前記第１の位相に応答して前記ストレージアレイへ送信するため受信されたデータ値をラッチする入力ラッチを備え、書き込み要求を受信するポートを備え、
前記入力ラッチが、前記ラッチと、アサートされている前記スキャンイネーブル信号に応答して前記入力ラッチからの信号を前記出力ラッチへルーティングし、アサートされていない前記スキャンイネーブル信号に応答して前記入力ラッチからの信号を前記ストレージアレイへルーティングする前記マルチプレクサとを備える、請求項１に記載のメモリ。
【請求項１１】
前記入力ラッチおよび前記マルチプレクサが単一のマルチプレクサ・ラッチ回路を備える、請求項１０に記載のメモリ。
【請求項１２】
スキャン入力およびデータ入力を受信し、アサートされている第２のスキャンイネーブル信号に応答して前記スキャン入力を前記入力ラッチへ出力し、アサートされていない前記第２のイネーブル信号に応答して前記データ入力を前記入力ラッチへ出力するように構成されているさらなるマルチプレクサを備え、
前記アクセス回路が前記入力ラッチから前記出力ラッチへのデータ・ライトスルー経路を形成し、前記データがアサートされている前記スキャンイネーブル信号およびアサートされていない前記第２のスキャンイネーブル信号に応答して前記ストレージアレイを通過しない、請求項１０に記載のメモリ。
【請求項１３】
前記ポートがデータの読み出しおよび書き込みの両方を行うように構成されたポートを備え、前記ストレージアレイが前記ストレージアレイと関連付けられ前記ストレージアレイのセルに記憶された値を検知する少なくとも１個のセンスアンプを備え、
読み出し要求に応答して前記少なくとも１個のセンスアンプをアクティブ化するため検知信号を生成するように構成され、アサートされている前記スキャンイネーブル信号に応答して前記検知信号を生成しない、請求項１０に記載のメモリ。
【請求項１４】
少なくとも１個のさらなるポートを備え、
前記ポートおよび前記少なくとも１個のさらなるポートが書き込み要求および読み出し要求の両方を受信するように構成されたポートを備え、前記ポートのそれぞれが、前記ポートと関連付けられ書き込み要求に応答して入力データをラッチする入力ラッチと出力ラッチとを備え、前記入力ラッチが前記出力ラッチにクロック供給する前記クロックと同期したクロックによってクロック供給され、
アサートされている前記スキャンイネーブル信号に応答して前記少なくとも１個のさらなるポートの前記入力ラッチから前記出力ラッチへ信号をルーティングし、アサートされていない前記スキャンイネーブル信号に応答して前記少なくとも１個のさらなるポートの前記入力ラッチから前記ストレージアレイへ信号をルーティングするように構成されている、請求項１０に記載のメモリ。
【請求項１５】
アサートされている前記スキャンイネーブル信号に応答して前記ストレージアレイをディスエーブル状態にするように構成されている、請求項１に記載のメモリ。
【請求項１６】
スキャン機能をメモリに設ける方法であって、前記メモリが、
データを記憶するストレージアレイと、
データを前記ストレージアレイへ入出力するデータ経路を形成し、第１のクロック信号の第１の位相に応答してラッチするように構成されたラッチと、第２のクロック信号の第２の位相に応答してラッチするように構成され、前記ストレージアレイから前記データを出力する出力ラッチを備えるさらなるラッチとを備え、前記第１のクロック信号および前記第２のクロック信号が互いに同期している、前記データを前記ストレージアレイとの間で送信するアクセス回路と、
前記ストレージアレイからデータを読み出す読み出し要求を受信するポートであって、前記第１のクロック信号の前記第１の位相によってトリガされた検知信号に応答して前記ストレージアレイのストレージセルに記憶された値を検知しラッチするセンスアンプ回路と、前記検知された値を出力する前記出力ラッチとを備えるポートと、を備え、前記センスアンプが前記ラッチを備え、当該方法が、
スキャン入力およびデータ入力を有し、スキャンイネーブル信号に応答して前記スキャン入力と前記データ入力との間で選択するマルチプレクサを設けるステップと、
前記スキャンイネーブル信号を前記マルチプレクサへ入力するステップと、
前記スキャンイネーブル信号に応答して、マスタ・スレーブ・フリップフロップを形成するため一体的に接続された前記ラッチとしての前記センスアンプおよび前記さらなるラッチを備えるスキャン経路を形成するステップと、
前記スキャン入力でスキャンデータを入力し、前記入力されたスキャンデータを前記ストレージアレイではなく前記マスタ・スレーブ・フリップフロップを介して送信するステップと、を備える方法。
【請求項１７】
データを記憶するストレージアレイ手段と、
データを前記ストレージアレイ手段へ入出力するデータ経路を形成し、第１のクロック信号の第１の位相に応答してラッチするラッチ手段と、前記ストレージアレイ手段から前記データを出力する出力ラッチ手段を備え、第２のクロック信号の第２の位相に応答してラッチするさらなるラッチ手段とを備え、前記第１のクロック信号および前記第２のクロック信号が互いに同期している、前記データを前記ストレージアレイ手段との間で送信するアクセス手段と、
多重化手段と、スキャン入力手段と、スキャンイネーブル入力手段と、ポート手段とを備え、前記多重化手段が、前記スキャンイネーブル入力でアサートされたスキャンイネーブル信号に応答して、マスタ・スレーブ・フリップフロップ手段を形成するため一体的に接続された前記ラッチ手段および前記さらなるラッチ手段を備えるスキャン経路を形成し、前記スキャンイネーブル信号がアサートされている間に、前記スキャン入力で入力されたスキャンデータが前記ストレージアレイではなく前記マスタ・スレーブ・フリップフロップを通過し、前記出力ラッチ手段によって出力され、
前記ストレージアレイ手段からデータを読み出す読み出し要求を受信する前記ポート手段が、前記第１のクロック信号の前記第１の位相によってトリガされた検知信号に応答して前記ストレージアレイ手段のストレージセルに記憶された値を検知しラッチするセンスアンプ手段と、前記検知された値を出力する前記出力ラッチ手段とを備え、
前記センスアンプ手段が前記ラッチ手段を備え、
前記多重化手段がアサートされていない前記スキャンイネーブル信号に応答して前記スキャン入力手段を前記センスアンプ手段から隔離し、アサートされている前記スキャンイネーブル信号に応答して前記スキャン入力を前記センスアンプに接続するように構成されている、データ記憶手段。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の分野はメモリに関し、特に、スキャン機能を支援できるメモリに関する。
【背景技術】
【０００２】
データ処理およびデータ記憶システムは、テストデータがシステムのある一定のノードに入力され、システムから出てスキャンされることを可能にするスキャン機能を支援可能であり、それによって、システムの効率的なテストを可能にすることが望ましい。メモリマクロ内部でスキャン機能を支援できるようにするため、すべての入力ラッチおよび出力ラッチがスキャンシーケンスの間にスキャン値を保持できなければならない。このことを実施する簡単な方式は、各入力ラッチまたは各出力ラッチをフリップフロップに変換することであろう。しかし、フリップフロップはメモリの面積を著しく増加させる欠点がある。
【０００３】
メモリマクロをテストすることに関するさらなる課題は、メモリマクロの出力に取り付けられた標準的なセルロジックをテストすることに関連付けられる。このロジックを効率的にテストすることは、メモリを介する書き込みが多数のテストサイクルを要するので難しい。テスト時間は高い費用を要するので、テスト時間を短縮することが重要である。メモリを迂回するためマルチプレクサを追加することは、アット・スピード・テスト問題をもたらし、通常動作における全体的なシステム性能に影響を与えることになる潜在的に重大なタイミング領域に、余分なロジックをさらに追加する。
【０００４】
図１ａは、従来技術によるストレージアレイ１０と、出力ラッチ２０と、入力ラッチ３０とを有するメモリマクロ５を示している。このメモリマクロ５は、入力ラッチ３０への書き込み要求に応答してデータを入力するデータ入力Ｄを有する。データは、次に、アレイロジック１０への記憶のため送信され、そして、読み出し要求に応答して、検知回路４０を使用して出力ラッチ２０へ読み出される。入力ラッチ３０はＣＬＫＢによりクロック供給され、一方、出力ラッチ２０はクロックＣＬＫＡによりクロック供給される。これらのクロックは相互に同期させられる。これらの入力ラッチおよび出力ラッチに加えて、テストシーケンスの間にアレイに記憶させることできるテストデータを入力するため使用される付加的な入力ラッチ３１および３２が存在する。
【０００５】
図１ｂは、メモリの出力に付加的なラッチ２２、マルチプレクサ２６、および、スキャン入力ゲート２４を追加することによってスキャン機能を支援するため変換された従来技術によるメモリマクロを示している。この付加的なラッチは、出力ラッチと同じクロックＣＬＫＡによってクロック供給され、この出力ラッチと共にフリップフロップとしての機能を果たす。この付加的なラッチ２２にはスキャン入力があり、入力ゲート２４がスキャンイネーブル信号ＳＥによってイネーブルにされるとき、スキャン入力はラッチ２２へ送られ、フリップフロップを形成するためマルチプレクサ２６によって一体的に接続された２個のラッチ２０、２２を介してクロック供給され、スキャンデータとして出力される。通常機能動作では、この入力ゲート２４はスイッチを切られ、アレイロジックに入るデータは従来型の形式で出力される。
【０００６】
このようにしてスキャン機能を設けることは、付加的なラッチ２２と、ゲート回路２４およびマルチプレクサ２６とを必要とすることがわかる。
【０００７】
効率的なスキャン機能を支援することができる改良されたメモリを製造することが望ましいであろう。
【発明の概要】
【課題を解決するための手段】
【０００８】
本発明の第１の態様は、データを記憶するストレージアレイと、データを上記ストレージアレイへ入出力するデータ経路を形成し、第１のクロック信号の第１の位相に応答してラッチするように構成されたラッチと、第２のクロック信号の第２の位相に応答してラッチするように構成され、上記ストレージアレイから上記データを出力する出力ラッチを備えるさらなるラッチとを備え、上記第１のクロック信号および上記第２のクロック信号が互いに同期している、上記データを上記ストレージアレイとの間で送信するアクセス回路と、マルチプレクサと、スキャン入力と、スキャンイネーブル入力とを備え、上記マルチプレクサが、上記スキャンイネーブル入力でアサートされたスキャンイネーブル信号に応答して、マスタ・スレーブ・フリップフロップを形成するため一体的に接続された上記ラッチおよび上記さらなるラッチを備えるスキャン経路を形成し、上記スキャンイネーブル信号がアサートされている間に、上記スキャン入力で入力されたスキャンデータが上記ストレージアレイではなく上記マスタ・スレーブ・フリップフロップを通過し、上記出力ラッチによって出力される、メモリを提供する。
【０００９】
本発明は、メモリが、データを入力しデータをストレージアレイへ出力する経路を設けるアクセス回路を有すること、および、このアクセス回路が多くの場合にクロック信号の逆位相に応答するラッチを備え、ラッチにクロック供給するクロック信号が互いに同期していることを認識する。本発明は、スキャン機能を提供するために、スキャンされた値がスキャンシーケンスの間に保持される必要があり、この保持はフリップフロップを使用して実行できることをさらに認識する。本発明は、スキャンイネーブル信号によって制御されるマルチプレクサを導入することにより、アクセス回路に既に存在する２個のラッチがスキャン中に必要とされる値を保持することになるフリップフロップを形成するため結合可能であることを認識する。
【００１０】
このようにして、メモリの内部にすでに存在する回路がスキャン値を保持するためにスキャン中に再使用可能であり、よって、スキャン機能を効率的に支援する能力があるメモリが非常に少数の付加的なコンポーネントだけを追加することにより製造可能である。
【００１１】
いくつかの実施形態では、上記メモリが、上記第１のクロック信号の上記第１の位相によってトリガされた検知信号に応答して上記ストレージアレイのストレージセルに記憶された値を検知しラッチするセンスアンプ回路を備え、上記ストレージアレイからデータを読み出す読み出し要求を受信するポートと、上記検知された値を出力する上記出力ポートとを備え、上記センスアンプが上記ラッチを備え、上記マルチプレクサがアサートされていない上記スキャンイネーブル信号に応答して上記スキャン入力を上記センスアンプから隔離し、アサートされている上記スキャンイネーブル信号に応答して上記スキャン入力を上記センスアンプに接続するように構成されている。
【００１２】
本発明は、メモリの中で読み出し要求を受信するように構成されたポートが、ストレージセルに記憶された値を検知しラッチするセンスアンプ回路を備えることを認識する。よって、いくつかの付加的なコンポーネントと共に、このセンスアンプ回路はフリップフロップの第１のラッチとして使用可能であり、その上、メモリの出力ラッチがフリップフロップの第２のラッチとして使用される。マルチプレクサは、スキャンイネーブル信号がアサートされたとき、スキャン入力をセンスアンプに接続し、スキャンイネーブル信号がアサートされていないとき、スキャン入力をセンスアンプから隔離するため使用される。このようにして、センスアンプは、スキャン機能が使えないとき、通常の方式で記憶された値の検知およびラッチの両方を行うため動作可能であるが、スキャン機能が使えるとき、フリップフロップの中の第１のラッチとしての機能を果たすことができる。
【００１３】
いくつかの実施形態では、上記第１のクロック信号および第２のクロック信号は同じクロック信号を具備する。
【００１４】
多くのメモリシステムにおいて、センスアンプおよび出力ラッチは同じクロック信号によってクロック供給されることになるので、一体的に接続されている場合、フリップフロップとして十分に機能することになる。他の実施形態では、第２のクロック信号は第１のクロック信号に対して遅延されることがある。しかし、このようなラッチもまた、２個のクロック信号が同期しているという条件で、フリップフロップを形成するためにうまく結合できる。ラッチが同期していない場合、クロック供給されたラッチ間の時間差は変化することになり、従って、このようなラッチはフリップフロップとして確実に動作できない。
【００１５】
いくつかの実施形態では、上記マルチプレクサは、上記アサートされた検知信号の受信に応答して上記スキャン入力を上記センスアンプ回路から隔離するように配置された少なくとも１個のスイッチを備える。
【００１６】
出力ラッチを通るスキャン入力のデータのフラッシュを避けるため、アサートされた検知信号の受信に応答してスキャン入力をセンスアンプから隔離するスイッチが存在する。回路は、このスイッチへの経路に存在する僅かな遅延を有し、その結果、検知信号はスイッチに到達する前にセンスアンプに到達し、このことは、スキャン入力がセンスアンプ回路から隔離される前に、センスアンプ回路が起動されることを可能にすることに注意すべきである。よって、スキャン入力はセンスアンプによって検知されるが、出力ラッチを通るスキャン入力のフラッシュは存在できない。
【００１７】
スイッチは多数の方式で形成され得るが、いくつかの実施形態では、スイッチは、検知信号に応答して切り換わるＰＭＯＳトランジスタを備える。
【００１８】
いくつかの実施形態では、上記ストレージセルは、ビット線および相補ビット線をもつビットセルを備え、上記センスアンプが上記ビット線および上記相補ビット線を検知することにより上記ビットセルに記憶されたデータを検知するように構成され、上記マルチプレクサが上記スキャンイネーブル信号に応答して上記スキャン入力および上記スキャン入力の相補値を上記ビット線および上記相補ビット線にそれぞれ送信するように構成されている。
【００１９】
ビットセルから形成されたストレージアレイは、多くの場合に、センスアンプを用いて形成され、これらのセンスアンプがラッチを備えるので、これらの回路は、都合のよい形式で本発明の実施形態によってスキャン機能を支援するように修正できる。
【００２０】
いくつかの実施形態では、上記ポートが読み出しポートを備え、上記メモリがデータを上記メモリへ書き込む書き込み要求を受信する書き込みポートをさらに備える。
【００２１】
いくつかの実施形態では、上記書き込みポートが上記書き込みポートで受信された入力データをラッチする入力ラッチを備え、上記入力ラッチが上記出力ラッチにクロック供給する上記第２のクロック信号と同期しないクロック信号によってクロック供給される。
【００２２】
多くの２ポート・メモリは同期していない入力クロックおよび出力クロックを有し、よって、フリップフロップを形成するため入力ラッチおよび出力ラッチを結合できない。しかし、この課題は、センスアンプ回路がラッチをさらに備え、そして、このラッチが出力クロックと同期したクロックによってクロック供給されることを認識することにより本発明の実施形態によって取り扱われた。よって、センスアンプ回路は出力ラッチと共にフリップフロップを形成するためにこのラッチを利用し、それにより、スキャン機能をサポート可能である。
【００２３】
いくつかの実施形態では、上記ポートが書き込み要求および読み出し要求の両方を受信するように構成され、上記ポートが、上記ポートと関連付けられ、書き込み要求に応答して入力データをラッチする入力ラッチを備え、上記入力ラッチが上記出力ラッチにクロック供給する上記クロックと同期したクロック信号によってクロック供給される。
【００２４】
いくつかのポートは単純に読み出しポートまたは書き込みポートであるが、いくつかのメモリでは、ポートは、書き込み要求および読み出し要求の両方を受信するように構成される。これらのシステムでは、一般に、入力ラッチは出力ラッチにクロック供給する信号と同期した信号によってクロック供給され、よって、これらの２個のラッチがスキャン中にフリップフロップを形成するよう結合可能である。
【００２５】
いくつかの実施形態では、上記メモリが少なくとも１個のさらなるポートを備え、上記ポートおよび上記少なくとも１個のさらなるポートの両方が、書き込み要求および読み出し要求の両方を受信するように構成されたポートを備え、上記ポートのそれぞれが、上記ポートと関連付けられ、書き込み要求に応答して入力データをラッチする入力ラッチと、出力ラッチとを備え、上記入力ラッチが上記出力ラッチにクロック供給する上記クロックと同期したクロックによってクロック供給される。
【００２６】
読み出し要求および書き込み要求の両方を支援する多くのポートをもつメモリが存在する可能性がある。これらのメモリはマルチプレクサを用いてスキャン機能を支援するため改造されるのにさらに適している。
【００２７】
いくつかの実施形態では、上記メモリが書き込み要求を受信するポートを備え、上記ポートが上記クロックサイクルの上記第１の位相に応答して上記ストレージアレイへ送信するため受信されたデータ値をラッチする入力ラッチを備え、上記入力ラッチが、上記ラッチと、アサートされている上記スキャンイネーブル信号に応答して上記入力ラッチからの信号を上記出力ラッチへルーティングし、アサートされていない上記スキャンイネーブル信号に応答して上記入力ラッチからの信号を上記ストレージアレイへルーティングする上記マルチプレクサとを備える。
【００２８】
いくつかのメモリは、出力ラッチと同期したクロックによってクロック供給される入力ラッチと共に書き込み要求を受信するポートを有する。よって、本発明の実施形態では、これらの２個のラッチは、フリップフロップを形成するためマルチプレクサを使用して結合され、そして、このようにして、スキャン機能を支援するため簡単かつ効果的な方式で改造される。
【００２９】
いくつかの実施形態では、上記入力ラッチおよび上記マルチプレクサは単一のマルチプレクサ・ラッチ回路を構成する。
【００３０】
いくつかの実施形態では、マルチプレクサはマルチプレクサ・ラッチを形成するためラッチに統合される。これは、ラッチに先行する簡単なマルチプレクサより実際に多くのデバイスを必要とする別個のコンポーネントとして構成されたマルチプレクサおよびラッチと比較したとき、付加的なマルチプレクサの性能影響をほぼ零に低下させる。
【００３１】
いくつかの実施形態では、上記メモリがスキャン入力およびデータ入力を受信するさらなるマルチプレクサを備え、上記さらなるマルチプレクサがアサートされている第２のスキャンイネーブル信号に応答して上記スキャン入力を上記入力ラッチへ出力し、アサートされていない上記第２のイネーブル信号に応答して上記データ入力を上記入力ラッチへ出力するように構成され、上記アクセス回路が上記入力ラッチから上記出力ラッチへのデータ・ライトスルー経路を形成し、上記データがアサートされている上記スキャンイネーブル信号およびアサートされていない上記第２のスキャンイネーブル信号に応答して上記ストレージアレイを通過しない。
【００３２】
システムは、有利には、データをメモリのストレージセルの内部に記憶することなくデータをライトスルーできるライトスルー経路を有するようにセットアップできる。このシステムは、スキャン経路の導入がストレージアレイを回避し、簡単にデータをラッチ入力しラッチ出力する経路を生成したことを利用する。よって、この経路は、付加的なマルチプレクサがテストサイクル中に使用可能である他のデータをラッチ通過させるため追加された場合に再使用可能である。
【００３３】
いくつかの実施形態では、上記ポートがデータの読み出しおよび書き込みの両方を行うように構成されたポートを備え、上記ストレージアレイが上記ストレージアレイと関連付けられ上記ストレージアレイのセルに記憶された値を検知する少なくとも１個のセンスアンプを備え、上記メモリが読み出し要求に応答して上記少なくとも１個のセンスアンプをアクティブ化するため検知信号を生成するように構成され、上記メモリがアサートされている上記スキャンイネーブル信号に応答して上記検知信号を生成しない。
【００３４】
データをスキャンするとき、電力を節約し、そして、回路が本発明の本実施形態において必要とされていないので、検知回路がアクティブ化されない場合に有利であることが判明した。このようにして、スキャンイネーブル信号は検知信号を生成する回路を切るため使用できる。これは、ポートが読み出しおよび書き込みの両方のポートとして構成されている実施形態では、出力ラッチと同期した入力ラッチが存在し、従って、フリップフロップの中の第１のラッチとして使用できるので実現可能である。フリップフロップの一方のラッチとしてセンスアンプ・ラッチの使用を必要とする実施形態では、スキャン中にセンスアンプを明らかにパワーダウンすることは機能しないであろう。
【００３５】
いくつかの実施形態では、上記メモリが少なくとも１個のさらなるポートを備え、上記ポートおよび上記少なくとも１個のさらなるポートが書き込み要求および読み出し要求の両方を受信するように構成されたポートを備え、上記ポートのそれぞれが、上記ポートと関連付けられ書き込み要求に応答して入力データをラッチする入力ラッチと出力ラッチとを備え、上記入力ラッチが上記出力ラッチにクロック供給する上記クロックと同期したクロックによってクロック供給され、上記メモリがアサートされている上記スキャンイネーブル信号に応答して上記少なくとも１個のさらなるポートの上記入力ラッチから上記出力ラッチへ信号をルーティングし、アサートされていない上記スキャンイネーブル信号に応答して上記少なくとも１個のさらなるポートの上記入力ラッチから上記ストレージアレイへ信号をルーティングするように構成されている。
【００３６】
同期した数個の読み出し／書き込みポートを備えるメモリは、マルチプレクサ回路を使用してフリップフロップを形成するため入力ラッチおよび出力ラッチを利用することによりスキャン機能を支援するように改造可能である。
【００３７】
いくつかの実施形態では、上記メモリがアサートされている前記スキャンイネーブル信号に応答して上記ストレージアレイをディスエーブル状態にするように構成されている。
【００３８】
電力を節約し、かつ、不可欠ではないので、ストレージアレイがスキャン中にディスエーブル状態にされるならば、有利であり、電力を節約する。
【００３９】
本発明の第２の態様は、スキャン機能をメモリに設ける方法であって、上記メモリが、データを記憶するストレージアレイと、データを上記ストレージアレイへ入出力するデータ経路を形成し、第１のクロック信号の第１の位相に応答してラッチするように構成されたラッチと、第２のクロック信号の第２の位相に応答してラッチするように構成され、上記ストレージアレイから上記データを出力する出力ラッチを備えるさらなるラッチとを備え、上記第１のクロック信号および上記第２のクロック信号が互いに同期している、上記データを上記ストレージアレイとの間で送信するアクセス回路とを備え、スキャン入力およびデータ入力を有し、スキャンイネーブル信号に応答して上記スキャン入力と上記データ入力との間で選択するマルチプレクサを設けるステップと、上記スキャンイネーブル信号を上記マルチプレクサへ入力するステップと、上記スキャンイネーブル信号に応答して、マスタ・スレーブ・フリップフロップを形成するため一体的に接続された上記ラッチおよび上記さらなるラッチを備えるスキャン経路を形成するステップと、上記スキャン入力でスキャンデータを入力し上記入力されたスキャンデータを上記ストレージアレイではなく上記マスタ・スレーブ・フリップフロップを介して送信するステップと、を備える方法を提供する。
【００４０】
本発明の第３の態様は、データを記憶するストレージアレイ手段と、データを上記ストレージアレイ手段へ入出力するデータ経路を形成し、第１のクロック信号の第１の位相に応答してラッチするラッチ手段と、上記ストレージアレイ手段から上記データを出力する出力ラッチ手段を備え、第２のクロック信号の第２の位相に応答してラッチするさらなるラッチ手段とを備え、上記第１のクロック信号および上記第２のクロック信号が互いに同期している、上記データを上記ストレージアレイ手段との間で送信するアクセス手段と、多重化手段と、スキャン入力手段と、スキャンイネーブル入力手段とを備え、上記多重化手段が、上記スキャンイネーブル入力でアサートされたスキャンイネーブル信号に応答して、マスタ・スレーブ・フリップフロップ手段を形成するため一体的に接続された上記ラッチ手段および上記さらなるラッチ手段を備えるスキャン経路を形成し、上記スキャンイネーブル信号がアサートされている間に、上記スキャン入力で入力されたスキャンデータが上記ストレージアレイではなく上記マスタ・スレーブ・フリップフロップを通過し、上記出力ラッチ手段によって出力される、データ記憶手段を提供する。
【００４１】
発明の上記および他の目的と特徴と利点とは、添付図面と併せて読まれるべき例示的な実施形態についての以下の詳細な説明から明らかである。
【図面の簡単な説明】
【００４２】
【図１ａ】従来技術によるメモリマクロを示す図である。
【図１ｂ】従来技術によるスキャンを支援するように修正されたメモリマクロを示す図である。
【図２】本発明の実施形態によるスキャンを支援するように修正されたメモリマクロを示す図である。
【図３ａ】本発明の実施形態によるスキャンを支援するように修正されたメモリマクロの一部を示す図である。
【図３ｂ】図３ａに類似したスキャンを支援するように修正されたメモリマクロをブロック形式で示す図である。
【図４ａ】従来技術によるメモリ・ビットセル・スライスを示す図である。
【図４ｂ】本発明の実施形態によるメモリ・ビットセル・スライスを示す図である。
【図５】図４ｂに類似したメモリ・ビットセル・スライスをより詳細に示す図である。
【図６】本発明の実施形態による方法を説明するフローチャートを示す図である。
【発明を実施するための形態】
【００４３】
図２は本発明の実施形態による２ポート・メモリを示している。このメモリ５には、データを記憶するアレイロジック１０と、このアレイロジック１０にアクセスするアクセス回路１５とがある。図１の従来技術の回路と同様に、入力ラッチ３０および出力ラッチ２０がある。関心をもつ必要がない付加的なテスト入力ラッチ３２および３１がさらに存在する。
【００４４】
本実施形態では、スキャン入力ｓｉを介して入力ラッチ３０へ入力されたスキャンデータが出力ラッチ２０へ直接移動し、アレイロジック１０を回避することを可能にするスキャン経路を一体となって提供する経路５０およびマルチプレクサ５２がある。
【００４５】
ロジック６０およびマルチプレクサ５２へ送信されたスキャンイネーブル信号ＳＥに応答して、マルチプレクサ７０のスキャン入力ｓｉが選択され、この入力でのデータが入力ラッチ３０およびスキャン経路５０、５２を介してラッチ２０へ送信される。このようにして、入力ラッチ３０および出力ラッチ２０は、スキャン経路５０、５２と共にフリップフロップを形成し、このようにして、スキャンデータは機能的記憶モードでも使用されるラッチを使用してメモリへ入出力可能である。
【００４６】
本実施形態では、通常の機能的モードにおけるデータＤ入力、スキャンモードにおけるスキャン入力ｓｉ、または、テストモードにおけるテストデータ入力ＴＤのいずれかを選択するようにマルチプレクサ７０を制御する付加的なロジック６０が設けられる。テストモードは、機能的データではなくテストデータがアレイロジック１０に記憶されることを可能にする。
【００４７】
本実施形態では、スキャンデータ経路は、スキャン入力を選択するためロジック７０によって使用されたスキャンイネーブル信号ＳＥと同じスキャンイネーブル信号ＳＥに応答してマルチプレクサ５２によって選択されているように示されているが、この信号は他の実施形態では異なる信号でもよいことに注意を要する。よって、信号は、データＤ入力がマルチプレクサ７０によって選択されるとき、マルチプレクサ５２でスキャンデータ経路５０を選択できる。これはデータが入力Ｄから出力ＱＡへ書き込まれることが可能なライトスルー特徴を提供する。これは、データが入力から出力されるので、データがストレージアレイに書き込まれること、および、センスアンプを起動することを要することなく出力されることをどちらも可能にすることができる。スキャンキャプチャ・モードのような他の実施形態では、データ入力は、単にラッチの中をシフトされ、ストレージアレイに記憶されることなく出力されてもよい。
【００４８】
図３ａは、本発明の別の実施形態によるスキャンを支援するメモリの一部を示している。この回路は、ストレージアレイに記憶された信号を検知し、信号を出力ラッチ２０へ出力する、トランジスタ型の従来的なセンスアンプ１００を示している。スキャンを支援し、マルチプレクサとしての機能を果たすため導入された付加的な回路１１０が存在する。この回路は、スキャン入力ｓｉと、機能的モード中にスキャン入力ｓｉをセンスアンプから隔離するために機能する選択入力ＤＦＴを有する。通常の機能的動作中に、ＤＦＴピンはディスエーブル状態であり、このＤＦＴピンはトランジスタＰ３およびＰ４をオフすることによってスキャン入力ｓｉを阻止する。このようにして、ストレージセルおよびセンスアンプ１００と出力ラッチ２０とは従来的な形式で動作する。
【００４９】
スキャンモードでは、ＤＦＴピンはアサートされ、トランジスタＰ３およびＰ４をオンする。クロックが低いとき、検知信号ＳＡＥも同様に低い。この低位相の間に、スキャン入力ｓｉは、トランジスタＰ１、Ｐ２、Ｐ３およびＰ４によってセンスアンプの検知ノードへ伝えられる。クロックが高くなるとき、検知信号ＳＡＥは高へトリガされる。高位相（ＰＨＩ１クロック位相）の間に、センスアンプはイネーブル状態にされる。この時点で、スキャン入力が送信され、次に、出力ラッチ２０の中でラッチされる。短時間後、ＰＭＯＳトランジスタＰ１およびＰ２がオフされ、それによって、スキャン入力をセンスアンプから隔離する。これは、出力ラッチを通る入力フラッシュを効果的に取り除く。実際に、センスアンプ１００、出力ラッチ２０および回路１１０は、スキャンモード中にエッジトリガ型フリップフロップとしての機能を果たす。
【００５０】
ラッチが互いに同期したクロックを有する図２に示されているような２ポートシステムにおいて、装置は、図２に示されているようにフリップフロップを形成するため入力ラッチと出力ラッチとの間にマルチプレクサを設けることにより、または、図３ａに示されているようにフリップフロップとしてセンスアンプおよび出力ラッチを使用することによりスキャンを支援してもよいことに注意すべきである。スキャンを支援するため既存の回路を修正する両方の方式が使用されてもよいが、図３ａの設計がより多くの回路を必要とするので、一般に図２の設計が選択されることに注意すべきである。しかし、入力クロックおよび出力クロックが非同期である場合、図２において行われているように、入力ラッチと出力ラッチとを結合することは不可能である。このような状況では、センスアンプ１００が出力ラッチ２０と同期しているので、図３ａの設計が使用可能であり、よって、非同期の入力クロックおよび出力クロックをもつ２ポート・メモリ・アレイは、図３ａによる設計を使用してスキャン機能を支援可能である。
【００５１】
図３ｂは、本発明の実施形態によるメモリマクロを示している。このメモリマクロは、図１ｂに示された従来技術のメモリマクロと類似しているが、スキャン中にラッチ２０と共にフリップフロップを形成するため付加的なラッチ２２を有するのではなく、センスアンプＳＡが図３ａに示された回路の場合のように使用される。
【００５２】
マルチプレクサ５２、センスアンプＳＡおよび出力ラッチ２０は、図３ａに関して記載された対応するコンポーネントに類似した方式で動作する。よって、スキャン中に、スキャンイネーブル入力ＳＥＡはイネーブル状態にされ、スキャン入力ＳＩＡはマルチプレクサ５２を介してセンスアンプＳＡへ進む。センスアンプはイネーブル状態にされ、スキャン入力が送信され、その後、出力ラッチ２０の中でラッチされる。
【００５３】
図４ａは、従来的なメモリを用いるビットスライスを示し、図４ｂは本発明の実施形態によるメモリのビットセル・スライスを示している。
【００５４】
機能的動作において、これらの図示されたメモリの両方は同様に機能する。書き込みサイクル中に、書き込みデータＤは、入力ラッチＤＬＡＴを介して入力され、書き込みデータＤは、その後にデータをビットセル・アレイの中へ駆動する書き込みドライバの中で書き込みマスクと融合される。読み出しサイクル中に、書き込みドライバはディスエーブル状態にされ、ビットセル・アレイはクロック値ＳＡ＿ＣＬＫが起動されたときに読み出し値を検知するセンスアンプの入力を駆動する。値はその後に、センスアンプの出力に配置されたセット・ドミネイト出力ラッチ１００に記憶され、値はその後に一時的にバッファに入れられ、出力ピンＱへ送り出される。
【００５５】
スキャンを支援できるようにするため、図４Ａのデバイスは図４ｂに示されているように修正される。最初に、２対１のマルチプレクサが結合マルチプレクサ・ラッチ２００を形成するために入力ラッチＤＬＡＴに追加される。よって、図２のメモリと類似した方式で、図４Ｂのメモリは、入力ラッチと出力ラッチとを結合するスキャン経路を設けるためにマルチプレクサを使用してスキャンを支援するように修正される。
【００５６】
付加的な制御ピンは、スキャンを可能にさせ、スキャン入力がラッチ２００で選択されるようにさせ、出力がスキャン経路５０を介してＳＤＬ出力ラッチへ送信されるようにさせるＳＥが加えられた。ＳＤＬラッチに加えられ、ＳＤＬラッチがその入力としてビットセル・アレイによって出力されたデータを備えるセンスアンプからの入力ではなくスキャン経路５０からの入力を選択するようにさせる、付加的な制御信号ＳＥ２が存在する。このようにして、スキャン中に、スキャンイネーブル信号ＳＥがアサートされ、その結果、スキャン入力がラッチＳＤＬまでスキャン経路５０を追う。さらなるイネーブル信号ＳＥ２もアサートされ、その結果、スキャン経路５０からの入力がこのＳＤＬラッチで選択される。
【００５７】
スキャンキャプチャ・モードでは、スキャンイネーブル信号はセットされないので、データがラッチＤＬＡＴを介して入力されるが、データはスキャンチェーンを通じてラッチされ、出力されることだけが必要とされるので、スキャン経路５０をたどるデータが入力１０４を介して入力され、ラッチＳＤＬを介して出力され、そして、ビットセル・アレイの中を通らないように、さらなるイネーブルＳＥ２信号がセットされ、データ入力１０４を選択する。ビットセル・アレイおよびセンスアンプは、必要とされないので、パワーダウンするためＳＥ２信号に応答し、そして、電力消費を節約する。
【００５８】
スキャンシフト・サイクルでは、スキャンイネーブル信号ＳＥがセットされ、従って、スキャン入力Ｑ＿Ｓｉがマルチプレクサ・ラッチＤＬＡＴ  ２００に入力される。この場合、スキャンキャプチャ・モードと同様に、スキャンデータがスキャン経路５０をたどり、ラッチＳＤＬを介して出力されることを意味するさらなるイネーブルＳＥ２信号がセットされる。この場合、スキャンデータもビットセル・アレイの中を通らない。回路は、ビットセル・アレイおよびセンスアンプがスキャンキャプチャ・モードおよびスキャンシフト・サイクル・モードにおいてパワーダウンするため、さらなるイネーブル信号ＳＥ２に応答するように配置されている。このようにして、これらのモードでは、回路のこれらの部品はパワーダウンされ、動作しない。これは電力消費を節約する。
【００５９】
ライトスルー・モードでは、書き込みデータはビットセル・アレイへ送信され、ロケーションが書き込まれるが、同じデータがメモリの出力Ｑまでさらに通過させられる。従来、このことは、書き込み動作中にセンスアンプを起動することにより行われるが、発明の実施形態の新しいラッチ構造によると、ラッチ１００の付加的な入力は、ビットセル・アレイへのデータの書き込みと並列に経路５０を介して書き込みデータを出力まで通過させるため使用できる。よって、センスアンプは起動される必要がない。出力Ｑから見えるような機能は同じであるが、しかし、センスアンプの起動は新しいラッチ入力を使用するより多くの電力を使用するので、全体的にパワーダウンする。
【００６０】
さらに、本実施形態では、ライトスルー経路はＳＤＬラッチに統合され、これは、図５から分かるように、通常の読み出し経路の零タイミングペナルティを生じる。書き込み中に、センスアンプを通る順方向経路は使用されず、ＳＡ＿ＣＬＫは起動せず、これが電力消費を削減する。
【００６１】
通常動作では、スキャンイネーブルＳＥ信号およびさらなるイネーブルＳＥ２信号はアサートされないので、データはラッチ２００に入り、データがビットセル・アレイに書き込まれる書き込みドライバまで送信される。読み出しモードでは、センスアンプはデータを検知し、データが出力されるＳＤＬラッチへデータを送信する。
【００６２】
このようにして、キャプチャサイクル中またはスキャンサイクル中に、ビットセル・アレイの中のすべてのアクティビティがディスエーブル状態にされる。書き込みバッファはデータを書き込まず、センスアンプは起動しない。キャプチャ中（またはライトスルー中）に、２：１のマルチプレクサ・ラッチ２００はＤ入力を選択する。システムクロックの立ち上がりエッジで、Ｌａｔ＿ＣＬＫが起動し、ＤＬＡＴを閉じる。別のクロックは、書き込みデータがＳＤＬを通過し、出力Ｑまで伝わることを可能にする。このクロックは図示されていない。出力すべきタイミングは書き込みサイクルと同じであり、ＤＬＡＴおよびＳＤＬはフリップフロップにおいてマスタ・スレーブ方式で動く。
【００６３】
スキャンサイクル中に、２：１のマルチプレクサ・ラッチ２００はスキャン入力Ｑ＿ＳＩを選択する。この場合、出力Ｑ＿ＳＯ［Ｉ］はＱ＿ＳＩ［Ｉ＋１］に接続される。換言すると、スキャンチェーンはこれらのセルの中と２個のラッチＤＬＡＴおよびＳＤＬのマスタ・スレーブ結合の中とに値を通す。Ｑのタイミングは、ライトスルー状態の書き込みサイクル期間と同じである。この場合もアレイおよびセンスアンプは電力を削減させるためパワーダウンされる。
【００６４】
システムは、スキャンシフト、スキャンキャプチャおよびライトスルー経路を選択するＳＥ２信号がこれらのアンプのパワーダウンを制御し、スキャンシフトおよびスキャンキャプチャ中にストレージアレイがスキャンイネーブル信号に応答し、そして、ユーザによって生成された「ライトスルー」要求に応答して生成されるように、セットアップされることがあることに注意すべきである。
【００６５】
いくつかの実施形態では、メモリの左側および右側は、各スキャンチェーンの長さを短縮するためそれらの固有のスキャンチェーンを有する。各スキャンチェーンは、スキャンチェーンの中のＭＳＢのＱ＿ＳＩ入力に接続されたそれぞれの固有のスキャン入力ＳＩと、スキャンチェーンの中のＬＳＢのＱのコピーであるスキャン出力ピンとを有する。スキャン入力／出力ピンは、スキャンチェーンが、必要に応じて他のメモリまたは標準的なセルロジックの中に存在することがある他のスキャンチェーンと一緒にステッチされることを可能にする。
【００６６】
図５は、ラッチ２０２の内部へのマルチプレクサ２０１の統合がわかるようにＳＤＬラッチ３００が回路形式で示された、図４ａのメモリに類似したメモリを示している。このメモリデバイスへの２個の入力、すなわち、データ入力Ｄおよびスキャン入力Ｓｉが存在する。これらの２個の入力は、スキャンイネーブル信号ＳＥに応答してスキャン入力Ｓｉ、または、データ入力Ｄのいずれかを選択するマルチプレクサ２０１で受信される。入力ラッチ２０２はマルチプレクサ１０からデータを受信し、スキャンイネーブルがアサートされていない状態でメモリが機能的書き込みモードで動作しているとき、データ入力はラッチから、ラッチ１４５を介して受信された書き込みイネーブル信号に応答して値をビットセル・アレイ１４０に書き込む書き込みドライバ１３５へ伝わる。このようにして、入力ラッチ２０２およびマルチプレクサ２０１は図４ｂのＤＬＡＴ  ２００に対応する。機能的読み出しモードでは、ストレージアレイ１４０に記憶されたデータはセンスアンプ１５０によって検知され、出力ラッチ１００へ出力される。機能的モードにおいて、出力ラッチ３００は、センスアンプおよびビットセル・アレイにもクロック供給するＳＡ＿ｃｌｋによってクロック供給される。この機能的モードにおいて、ラッチ３００の中にあるマルチプレクサ１３２は、クロック供給されていなくて、絶えず入力１３４を選択するためマルチプレクサを制御している選択信号を有している。このようにして、出力ラッチ１３０は標準的なラッチとしての機能を果たし、受信された値をラッチし、出力Ｑｎを介して値を出力する。同図は、メモリ５のｎ番目のビットスライスを示し、このようにして、出力値は出力値Ｑのｎ番目のビットＱｎである。
【００６７】
スキャンモードでは、スキャンイネーブル信号ＳＥがアサートされ、入力Ｓｉがマルチプレクサ２０１によって選択される。このスキャンデータはマルチプレクサ２０１によってラッチ２０２へ出力され、ラッチ２０２からスキャンデータが出力ラッチ３００の第２の入力１３２へ出力される。スキャンモードでは、ストレージアレイ１４０へのクロックＳＡ＿ｃｌｋは、ストレージアレイが機能しないように切られる。さらに、書き込みイネーブル信号が存在しないので、スキャンモードにおけるラッチ２０２の出力はビットセル・アレイ１４０で受信されない。
【００６８】
スキャンモード中に、ビットセル・アレイ１４０およびセンスアンプ１５０にクロック供給し、ラッチ３００への第１の入力の伝送ゲートおよびトライステートインバータ２４にさらにクロック供給するＳＡ＿ｃｌｋはクロック供給されないので、ビットセル・アレイおよびセンスアンプは動作せず、トライステートインバータ２４は永続的に導通する。スキャンモード中に、マルチプレクサ１３０は、その選択信号としてｌａｔ＿ｃｌｋを有するので、このクロックに応答して入力１３２と入力１３４の間で選択し、よってこのクロックはフィードバックループにクロック供給し、したがって、ラッチにクロック供給する。入力ラッチ２０１はｌａｔ＿ｃｌｋによってさらにクロック供給されるので、ラッチ３００および２０１は、スキャンモードにおいて同期しフリップフロップを形成し、スキャンデータはこのフリップフロップを通過し、出力Ｑｎで出力される。
【００６９】
マルチプレクサ１３０はラッチ３００のフィードバックループ上にあり、順方向読み出し経路上にないので、マルチプレクサ１３０は機能的モードにおいて、ラッチの性能に影響を与えないが、スキャンモードにおいて用いられる付加的な入力を供給する。
【００７０】
メモリ５は機能的モードおよびスキャンモードに関して説明されているが、メモリ５は、データ入力Ｄが選択されるようにマルチプレクサ２０１上のスキャンイネーブル信号ＳＥがアサートされないライトスルー・モードにおいても動作可能である。しかし、書き込みドライバおよびセンスアンプはパワーダウンされ、ＳＡ＿ｃｌｋはクロック供給しないので、データはラッチ３００の第２の入力１３２へ送られる。マルチプレクサ１３０はｌａｔ＿ｃｌｋによってクロック供給され、トライステートインバータは永続的にオン状態であり、その結果、ラッチ３００は入力ラッチ２０２と同期し、データは入力ラッチ２０２および出力ラッチ３００に同時に書き込まれる。
【００７１】
図６は、本発明の実施形態による方法を説明するフローチャートを示している。
【００７２】
この方法では、スキャンイネーブル信号が受信されるかどうかが判定される。受信されない場合、データ入力が選択される。受信された場合、スキャン入力が選択される。データ入力が選択された場合、図４ｂのＳＥ２信号に対応するライトスルー・イネーブル信号が受信されたかどうかが判定され、受信された場合、フリップフロップを形成するため２個のラッチを接続する経路が形成される。これは、ストレージアレイを回避するデータのための経路を提供する。ライトスルー・イネーブル信号が受信されなかった場合、データ記憶は機能的記憶モードであり、入力データはストレージアレイへ送信される。
【００７３】
スキャンイネーブル信号が受信された場合、スキャン入力が選択され、２個のラッチを接続する経路が形成されるので、その結果、スキャンデータは、ライトスルーの場合のようにストレージアレイを経由することなく、これらの２個のラッチを経由して送信される。
【００７４】
発明の例示的な実施形態が本明細書では添付図面を参照して詳細に説明されているが、発明はこれらの実施形態そのものに限定されるものではなく、そして、様々な変更および変形が特許請求の範囲に記載されているような発明の範囲および精神から逸脱することなく当業者によって実施形態に行えることが理解されるべきである。例えば、従属請求項の特徴事項の様々な組み合わせが本発明の範囲から逸脱することなく独立請求項の特徴事項を用いて行える。
【符号の説明】
【００７５】
５：メモリ
１０：アレイロジック
１５：アクセス回路
２０：第１の位相ラッチ（出力ラッチ）
３０：第２の位相ラッチ（入力ラッチ）
３１，３２：第２の位相ラッチ（テスト入力ラッチ）
５０：スキャン経路
５２：マルチプレクサ
６０：ロジック
７０：マルチプレクサ
【図１ａ】
0005441857.tif 000002
【図１ｂ】
0005441857.tif 000003
【図２】
0005441857.tif 000004
【図３ａ】
0005441857.tif 000005
【図３ｂ】
0005441857.tif 000006
【図４ａ】
0005441857.tif 000007
【図４ｂ】
0005441857.tif 000008
【図５】
0005441857.tif 000009
【図６】
0005441857.tif 000010