(57)【特許請求の範囲】
【請求項１】
センス増幅器であって、
第１の検出要素と、
前記第１の検出要素に実質的に整合しかつそれに対して冗長な第２の検出要素と、
前記センス増幅器のオフセットが所定の量よりも大きいときに、前記第１の検出要素と前記第２の検出要素を切り替えるように構成されたスイッチ回路と、
を含み、
前記第１の検出要素及び前記第２の検出要素の双方は、前記センス増幅器において実質的に同じ機能を実行するように構成され、
前記スイッチ回路は、前記第１の検出要素と前記第２の検出要素の間を切り替える際に、一方の前記検出要素を他方の前記検出要素に置き換える、センス増幅器。
【請求項２】
前記第１の検出要素が、前記センス増幅器の差動入出力ノードに選択的に接続可能でありかつ前記差動入出力ノードに提示された差分信号を受け取るように構成されている第１の差動入力段を含み、
前記第２の検出要素が、前記センス増幅器の前記差動入出力ノードに選択的に接続可能でありかつ前記差動入出力ノードに提示された前記差分信号を受け取るように構成されている第２の差動入力段を含み、前記第２の差動入力段が、前記第１の差動入力段に実質的に整合しかつそれに対して冗長であり、
前記スイッチ回路が、前記第１および第２の差動入力段に接続された制御回路を含み、前記制御回路が、前記第１および第２の差動入力段の一方を、前記制御回路に供給された少なくとも１つの制御信号の関数として選択的にイネーブルするよう機能し、前記少なくとも１つの制御信号が、前記センス増幅器の前記オフセットが前記所定の量よりも大きいかどうかの関数である、
請求項１に記載のセンス増幅器。
【請求項３】
センス増幅器であって、
前記センス増幅器の差動入出力ノードに選択的に接続可能でありかつ前記差動入出力ノードに提示された差分信号を受け取るように構成されている第１の差動入力段と、
前記センス増幅器の前記差動入出力ノードに選択的に接続可能でありかつ前記差動入出力ノードに提示された前記差分信号を受け取るように構成されている第２の差動入力段であって、前記第１の差動入力段に実質的に整合しかつそれに対して冗長である第２の差動入力段と、
前記センス増幅器の電源と前記第１および第２の差動入力段の少なくとも一方との間に動作可能に接続された負荷段であって、前記第１および第２の差動入力段の少なくとも一方に所定の動作点でバイアスをかけるよう機能する負荷段と、
前記第１および第２の差動入力段に接続された制御回路であって、前記第１および第２の差動入力段の一方を、前記制御回路に供給された少なくとも１つの制御信号の関数として選択的にイネーブルするよう機能する制御回路と
を含む、センス増幅器。
【請求項４】
前記制御回路は、前記センス増幅器に関する所定の条件が検出されたときに、前記第１および第２の差動入力段の一方を前記差動入出力ノードに接続するよう機能する、請求項３に記載のセンス増幅器。
【請求項５】
前記差動入出力ノードに接続された入力部を有しかつ出力部に前記差動入出力ノードでのそれぞれの信号を表す差分信号を生成するバッファ回路をさらに含む、請求項３に記載のセンス増幅器。
【請求項６】
前記制御回路が、前記第１および第２の差動入力段と前記差動入出力ノードとの間に接続されたスイッチ回路を含み、前記制御回路が、前記第１および第２の差動入力段の一方を、前記少なくとも１つの制御信号の関数として前記差動入出力ノードに選択的に接続するよう機能する、請求項３に記載のセンス増幅器。
【請求項７】
前記制御回路が、前記少なくとも１つの制御信号の関数として第１および第２のモードの少なくとも一方で動作可能であり、前記第１のモードでは、前記制御回路が、前記第１の差動入力段を前記差動入出力ノードに接続しかつ前記第２の差動入力段を前記差動入出力ノードから切り離すように構成され、前記第２のモードでは、前記制御回路が、前記第２の差動入力段を前記差動入出力ノードに接続しかつ前記第１の差動入力段を前記差動入出力ノードから切り離すように構成される、請求項６に記載のセンス増幅器。
【請求項８】
前記制御回路が、
前記第１の差動入力段を第１の制御信号の関数として選択的にイネーブルするよう機能する第１のスイッチと、
前記第２の差動入力段を第２の制御信号の関数として選択的にイネーブルするよう機能する第２のスイッチと
を含む、請求項３に記載のセンス増幅器。
【請求項９】
複数のメモリ・セルを含むメモリ・アレイと、
前記メモリ・アレイ内の前記メモリ・セルのうちの少なくとも１つの論理状態を選択的に読み出すための、前記メモリ・アレイに接続された少なくとも１つのセンス増幅器と、を含み、前記該少なくとも１つのセンス増幅器が、
第１の検出要素と、
前記第１の検出要素に実質的に整合しかつそれに対して冗長な第２の検出要素と、
前記センス増幅器のオフセットが所定の量よりも大きいときに、前記第１の検出要素と前記第２の検出要素を切り替えるように構成されたスイッチ回路と、
を含み、
前記第１の検出要素及び前記第２の検出要素の双方は、前記センス増幅器において実質的に同じ機能を実行するように構成され、
前記スイッチ回路は、前記第１の検出要素と前記第２の検出要素の間を切り替える際に、一方の前記検出要素を他方の前記検出要素に置き換える、電子システム。
【請求項１０】
センス増幅器内のオフセットを低減する方法であって、
前記センス増幅器内に第１の検出要素を設けるステップと、
前記センス増幅器内に、前記第１の検出要素に実質的に整合しかつそれに対して冗長である第２の検出要素を設けるステップと、
前記センス増幅器のオフセットを決定するステップと、
前記センス増幅器のオフセットが所定の量よりも大きいときに、前記第１の検出要素と前記第２の検出要素を切り替えるステップと、
を含み、
前記第１の検出要素及び前記第２の検出要素の双方は、前記センス増幅器において実質的に同じ機能を実行するように構成され、
前記スイッチ回路は、前記第１の検出要素と前記第２の検出要素の間を切り替える際に、一方の前記検出要素を他方の前記検出要素に置き換える、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般には電子回路に関し、より詳細にはセンス増幅器回路に関する。
【背景技術】
【０００２】
例えばランダム・アクセス・メモリ（ＲＡＭ）などのメモリ・アレイは、一般に複数のメモリ・セルを含み、各メモリ・セルは、セルの論理状態（例えば「０」または「１」）を表す電圧を保存する。選択されたメモリ・セルの出力電圧を検知し、それによってセルのそれぞれの論理状態を読み出すために、センス増幅器がメモリ・アレイ内に使用される。
【０００３】
技術の進歩とともに、メモリ・セルのサイズは絶えず小さくなっている。不都合なことに、メモリ・セルのサイズの縮小には、メモリ・セルからの検出電圧の低下が伴う。さらに、技術が微細化し続けるにつれて、センス増幅器内のトランジスタ・デバイス（ｔｒａｎｓｉｓｔｏｒ  ｄｅｖｉｃｅ）間の局所的な不整合が一層顕著になってきており、それによってセンス増幅器内のオフセット電圧が高くなる。センス増幅器内のデバイス相互間の局所的な閾値電圧および電流の不整合によるオフセット電圧は、メモリ・セル内の保存された論理状態間の電圧差の減少と相まって、読出し動作時の分解能を低下させ、センス増幅器内の直流オフセットを低減することの重要性を強調する。
【０００４】
ＭｃＣｌｕｒｅの米国特許第５，４５５，７９８号は、メモリ・アレイを、冗長列（ｒｅｄｕｎｄａｎｔ  ｃｏｌｕｍｎ）を有するブロック内に配置し、各冗長列がブロックのうちのいずれか１つの列に取って代わることができることを開示している。複数の冗長センス増幅器が含まれており、それぞれが選択された冗長列と関連している。冗長センス増幅器は、冗長列デコーダによって制御される。各冗長センス増幅器の結合は、それぞれの入出力端子と関連する冗長マルチプレクサによって制御される。しかし、この手法により、欠陥が発見された場合にセンス増幅器を交換することができるが、必要とされる冗長性レベルはメモリ・アレイのサイズを著しく増大させ、したがって望ましくない。
【先行技術文献】
【特許文献】
【０００５】
米国特許第５，４５５，７９８号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
したがって、従来型センス増幅器によって示された上記問題のうちの１つまたは複数のない改良型センス増幅器の必要性が存在する。
【課題を解決するための手段】
【０００７】
本発明は、その例示的な実施形態に、冗長要素を含むセンス増幅器を設けることによって、上記必要性を満たすものである。センス増幅器のオフセットが、信頼できる動作を提供する所定の量よりも大きいと決定されたときに、冗長要素は動作状態に切り替えられる。センス増幅器のほんの一部を冗長要素に置き換えることにより、本発明の実施形態による技法は、センス増幅器に新規列または新規センス増幅器全体を付加することなく冗長性を有利に与え、したがって必要とされる半導体領域の量を低減する。
【０００８】
本発明の一実施形態によれば、センス増幅器が、第１の検出要素（ｓｅｎｓｉｎｇ  ｅｌｅｍｅｎｔ）と、第１の検出要素に対して冗長な第２の検出要素とを含む。センス増幅器は、センス増幅器のオフセットが所定の量よりも大きいときに、第１の検出要素と第２の検出要素を切り替えるように構成されたスイッチ回路をさらに含む。
【０００９】
本発明の別の態様によれば、センス増幅器は、差動入出力ノードに選択的に接続可能でありかつ差動入出力ノードに提示された差分信号を受け取るようにそれぞれ構成されている第１および第２の差動入力段を含む。第２の差動入力段は、第１の差動入力段に実質的に整合しかつそれに対して冗長である。センス増幅器は、センス増幅器の電源と第１および第２の入力段の少なくとも一方との間に動作可能に接続された負荷段をさらに含むことができる。負荷段は、第１および第２の差動入力段の少なくとも一方に所定の動作点でバイアスをかけるよう機能する。制御回路が第１および第２の差動入力段に接続され、制御回路は、第１および第２の差動入力段の一方を、制御回路に供給された少なくとも１つの制御信号の関数として選択的にイネーブルするよう機能する。
【００１０】
本発明のさらに他の実施形態によれば、電子システムが、複数のメモリ・セルを含むメモリ・アレイと、メモリ・アレイ内のメモリ・セルのうちの少なくとも１つの論理状態を選択的に読み出すための、メモリ・アレイに接続された少なくとも１つのセンス増幅器とを含む。センス増幅器は、第１および第２の検出要素を含み、第２の検出要素は、第１の検出要素に対して冗長である。センス増幅器は、センス増幅器のオフセットが所定の量よりも大きいときに、第１の検出要素と第２の検出要素を切り替えるためのスイッチ回路をさらに含む。
【００１１】
本発明の別の態様によれば、センス増幅器内のオフセットを低減する方法が、センス増幅器内に第１の検出要素を設けるステップと、センス増幅器内に、第１の検出要素に対して冗長である第２の検出要素を設けるステップと、センス増幅器のオフセットを決定するステップと、センス増幅器のオフセットが所定の量よりも大きいときに、第１の検出要素と第２の検出要素を切り替えるステップとを含む。
【００１２】
本発明のこれらおよびその他の目的、特徴および利点は、添付図面に関連して読まれることになる、本発明の例示的な実施形態の下記の詳細な説明から明らかになるであろう。
【図面の簡単な説明】
【００１３】
【図１】本発明の技法を実施するために変更されうる例示的なメモリ回路の少なくとも一部を示す概略図である。
【図２Ａ】本発明の一実施形態に従って形成された、例示的なメモリ回路の少なくとも一部を示す概略図である。
【図２Ｂ】本発明の一実施形態による、図２Ａのメモリ回路と共に利用されうる例示的な制御信号発生器を示す概略図である。
【図３】本発明の別の実施形態に従って形成された、例示的なメモリ回路の少なくとも一部を示す概略図である。
【発明を実施するための形態】
【００１４】
本発明について、本明細書では、例えば複数のメモリ・セルと、そのメモリ・セルに選択的にアクセスするためのメモリ・セルに結合された複数のビット線とを含むメモリ・アレイ内で使用される例示的なセンス増幅器回路の状況で説明する。しかし、本発明は、これらまたは他の特定の回路構成に限定されないことが理解されるべきである。むしろ、本発明は、センス増幅器の性能にあまり影響を与えずかつ／またはセンス増幅器のサイズをあまり増大させずに、センス増幅器内のオフセットを有利に低減する技法に、より一般的に適用可能である。
【００１５】
本明細書に記載されている本発明の実施は、相補型金属酸化膜半導体（ＣＭＯＳ）製造プロセスを用いて形成されうるように、ｐチャネル金属酸化膜半導体（ＰＭＯＳ）トランジスタ・デバイスおよびｎチャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタ・デバイスを使用して実施されうるが、当業者なら理解するように、本発明がかかるトランジスタ・デバイスおよび／またはかかる製造プロセスに限定されないこと、ならびに、例えばバイポーラ接合トランジスタ（ＢＪＴ）などの他の適切なデバイスおよび／または製造プロセス（例えばバイポーラ、ＢｉＣＭＯＳなど）が同様に使用されうることを理解されたい。さらに、本発明の好ましい実施形態は、典型的にはシリコン・ウェハで製造されるが、本発明の実施形態は、別法として、限定されるものではないがヒ化ガリウム（ＧａＡｓ）、リン化インジウム（ＩｎＰ）などの他の材料を含むウェハで製造することもできる。
【００１６】
図１は、例示的なメモリ回路１００の少なくとも一部を示す概略図である。メモリ回路１００は、センス増幅器１０２と、そのセンス増幅器に接続された列マルチプレクサ１０４とを含む。列マルチプレクサ１０４は、複数の相補ビット線対（ｐａｉｒ  ｏｆ  ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｂｉｔ  ｌｉｎｅｓ）、ＢＬＴ［０］とＢＬＣ［０］、ＢＬＴ［１］とＢＬＣ［１］、ならびにＢＬＴ［ｎ−１］とＢＬＣ［ｎ−１］に接続される。ただし、ｎは１より大きい整数である。所与の相補ビット線対では、「ＢＬＴ」は真のビット線（ｔｒｕｅ  ｂｉｔ  ｌｉｎｅ）を表し、「ＢＬＣ」は補のビット線（ｃｏｍｐｌｅｍｅｎｔ  ｂｉｔ  ｌｉｎｅ）を表す。その名前が示唆するように、補のビット線ＢＬＣによって伝達される信号は、対応する真のビット線ＢＬＴによって伝達される信号の論理補数である。ビット線対は、メモリ回路１００内のメモリ・セル（図示せず）に接続されており、読取り動作中にデータをメモリ・セルから伝達したり、書込み動作中にデータをメモリ・セルに伝達したりする働きをする。列マルチプレクサ１０４は、選択された相補ビット線対を、マルチプレクサに供給された１つまたは複数の制御信号ＣＯＮＴＲＯＬＳの関数として、真のデータ線（ｔｒｕｅ  ｄａｔａ  ｌｉｎｅ）ＤＬＴおよび補のデータ線（ｃｏｍｐｌｅｍｅｎｔ  ｄａｔａ  ｌｉｎｅ）ＤＬＣを介してセンス増幅器１０２に少なくとも部分的に接続するように機能する。記述を節約するために、メモリ回路１００の単一列の一部しか示されていないが、典型的なメモリ・アレイは、複数のかかる列を含むことができる。
【００１７】
センス増幅器１０２は、負荷段１０８を介して例えばＶＤＤなどのセンス増幅器の電源に接続されている差動入力段１０６を含む。入力段１０６は、メモリ回路１００の真のデータ線ＤＬＴおよび補のデータ線ＤＬＣに接続される。入力段１０６は、交差結合構成で互いに接続された１対のＮＭＯＳトランジスタ・デバイスＮ０およびＮ１を含むことが好ましい。より詳細には、デバイスＮ０のドレイン（Ｄ）とデバイスＮ１のゲート（Ｇ）が補のデータ線ＤＬＣに接続され、Ｎ０のソース（Ｓ）がノードＣＮ１でＮ１のソースに接続され、Ｎ０のゲートとＮ１のドレインが真のデータ線ＤＬＴに接続される。デバイスＮ０およびＮ１の交差結合構成により、入力段１０６は、メモリ回路１００内の選択されたメモリ・セルから読み出されかつ線ＤＬＴおよびＤＬＣ上で伝達されたデータをラッチすることが可能となる。ビット線の場合と同様に、補のデータ線ＤＬＣによって伝達されるデータは、真のデータ線ＤＬＴによって伝達されるデータの論理補数である。
【００１８】
金属酸化膜半導体（ＭＯＳ）デバイスは、実際には対称であり、したがって双方向性であるので、ＭＯＳデバイスにおけるソース指定とドレイン指定の割当ては、本質的に任意である。したがって、ソースおよびドレインは、本明細書では概してそれぞれ第１および第２のソース／ドレインと呼ぶことがある。ただし、この状況での「ソース／ドレイン」は、ソースまたはドレインを意味する。
【００１９】
入力段１０６の仮想接地を形成するノードＣＮ１は、接地とすることができるセンス増幅器１０２の電圧帰線（ｖｏｌｔａｇｅ  ｒｅｔｕｒｎ）に直接接続されるかまたはスイッチ回路１１０または別の制御回路を介して接続されうる。図のように、スイッチ回路１１０は、接地に接続しているソースと、ノードＣＮ１で入力段１０６に接続されたドレインと、センス増幅器を選択的に作動させるための、データ・ストローブ信号とすることができる制御信号ＳＴＲＯＢＥを受け取るようになされたゲートとを有するＮＭＯＳデバイスＮ２を使用して実施されうる。例えば、制御信号ＳＴＲＯＢＥが論理ハイレベル（例えば「１」、ＶＤＤ）であるとき、デバイスＮ２はターンオンされ、それによって入力段１０６を接地に接続する。ＳＴＲＯＢＥが論理ローレベル（例えば「０」、ゼロ電圧）であるとき、装置Ｎ２はターンオフされて入力段１０６を接地から切り離し、それによってセンス増幅器１０２をディスエーブルにする。
【００２０】
負荷段１０８は、入力段１０６と電源ＶＤＤの間に交差結合構成で接続された１対のＰＭＯＳトランジスタ・デバイスＰ０およびＰ１を含むことが好ましい。より詳細には、デバイスＰ０およびＰ１のソースがＶＤＤに接続し、Ｐ０のドレインがＮ１のドレインに接続され、Ｐ１のドレインがＮ０のドレインに接続され、Ｐ０のゲートがＮ１のゲートに接続され、Ｐ１のゲートがＮ０のゲートに接続される。入力段１０６と負荷段１０８の組合せは、本質的に１対の交差結合インバータを形成し、第１のインバータがデバイスＰ１およびＮ０を含み、第２のインバータがデバイスＰ０およびＮ１を含む。この一般的なラッチ構成は、スタティックＲＡＭ（ＳＲＡＭ）の記憶素子としてしばしば利用される。
【００２１】
選択されたメモリ・セルから読み取られ、真のデータ線ＤＬＴおよび補のデータ線ＤＬＣ上でラッチされた差分信号をバッファに格納するために、１対のバッファＩ０およびＩ１が使用されうる。具体的には、バッファＩ０の入力部が補のデータ線ＤＬＣに接続され、Ｉ０の出力部がセンス増幅器１０２の補のデータ出力ＤＣを形成する。同様に、バッファＩ１の入力部が真のデータ線ＤＬＴに接続され、Ｉ１の出力部がセンス増幅器１０２の真のデータ出力ＤＴを形成する。反転バッファがセンス増幅器１０２内に示されているが、非反転バッファが代わりに使用されうることを理解されたい。
【００２２】
半導体製造技術が進歩するにつれて、メモリ・セルの寸法が一般に小さくなり、メモリ・セル内の電圧は、普通ならセルを損傷させうるセル内のピーク電界を低減するために、比例的に低くされる。それに応じて、セル内に格納された２進データを表す２つの状態間のメモリ・セルの出力電圧差が低減される。例えば、特定の集積回路（ＩＣ）プロセス技術を用いると、メモリ・セルにおける論理「１」状態を表す出力電圧と論理「０」状態を表す出力電圧との差は約７０ミリボルト未満となりうる。不都合なことに、より小さい差分信号を検出しなければならないのに加えて、ＩＣ寸法の縮小により、センス増幅器内の局所的な不整合が増大し、それによってセンス増幅器内の直流（ＤＣ）オフセットが増大する。増大したＤＣオフセットは、センス増幅器が受ける可能性のあるプロセス、電圧および／または温度（ＰＶＴ）条件の変化によっては約３０ミリボルトに達することがあり、センス増幅器における分解能および雑音余裕をさらに低減させる。
【００２３】
センス増幅器内の主なオフセット源は、センス増幅器の入力段を形成しているデバイス間の不整合に起因しうる。入力段１０６における不整合を低減するための１つの方法が、整合デバイスＮ０およびＮ１のサイズを実質的に大きくして、局所的なＩＣプロセス異常に起因する各デバイスの寸法の不整合があっても影響が小さくなるようにすることである。しかし、この手法は、センス増幅器のサイズを著しく増大させ、したがって望ましくない。
【００２４】
図２Ａは、本発明の一実施形態に従って形成された、例示的なメモリ回路２００の少なくとも一部を示す概略図である。図１に示したメモリ回路１００と同様に、メモリ回路２００は、センス増幅器２０２と、センス増幅器に接続された列マルチプレクサ２０４または別のスイッチング回路とを含むことが好ましい。列マルチプレクサ２０４は、複数の相補ビット線対、ＢＬＴ［０］とＢＬＣ［０］、ＢＬＴ［１］とＢＬＣ［１］、ならびにＢＬＴ［ｎ−１］とＢＬＣ［ｎ−１］に接続される。ただし、ｎは１より大きい整数である。ビット線は、メモリ回路２００内のメモリ・セル（図示せず）に接続され、読取り動作中にデータをメモリ・セルから伝達したり、書込み動作中にデータをメモリ・セルに伝達したりする働きをする。列マルチプレクサ２０４は、選択された相補ビット線対を、マルチプレクサに供給された１つまたは複数の制御信号ＣＯＮＴＲＯＬＳの関数として、真のデータ線ＤＬＴおよび補のデータ線ＤＬＣを介してセンス増幅器２０２に少なくとも部分的に接続するように機能する。データ線ＤＬＴおよびＤＬＣは、本明細書では差動入出力線と称されることがあり、これらの線に接続しているセンス増幅器のノードは、差動入出力ノードと称されることがある。記述を節約するために、メモリ回路２００の単一列の一部しか示されていないが、典型的なメモリ・アレイは複数のかかる列を含みうることを理解されたい。
【００２５】
センス増幅器２０２は、負荷段２０８を介して例えばＶＤＤなどのセンス増幅器の電源に接続されている第１の差動入力段２０６を含む。第１の差動入力段２０６は、真のデータ線ＤＬＴおよび補のデータ入力線ＤＬＣに接続される。第１の差動入力段２０６は、互いに交差結合構成で接続された１対の整合ＮＭＯＳトランジスタ・デバイスＮ０およびＮ１を含み、デバイスＮ０のドレインとデバイスＮ１のゲートが補のデータ線ＤＬＣに接続され、Ｎ０のソースがノードＣＮ１でＮ１のソースに接続され、Ｎ０のゲートとＮ１のドレインが真のデータ線ＤＬＴに接続される。先に述べたように、デバイスＮ０およびＮ１の交差結合構成により、第１の差動入力段２０６は、メモリ回路２００内の選択されたメモリ・セルから読み出されかつ線ＤＬＴおよびＤＬＣ上で伝達されたデータをラッチすることが可能となる。
【００２６】
ノードＣＮ１は、接地とすることができるセンス増幅器２０２の電圧帰線に直接接続されるかまたは第１のスイッチ回路２１０または別の制御回路を介して接続され、それによって第１の差動入力段２０６をイネーブルにすることができる。図のように、第１のスイッチ回路２１０は、接地に接続しているソースと、ノードＣＮ１で第１の差動入力段２０６に接続されたドレインと、センス増幅器を選択的に作動させるための、データ・ストローブ信号とすることができる第１の制御信号ＳＴＲＯＢＥ［０］を受け取るようになされたゲートとを有するＮＭＯＳデバイスＮ２を使用して実施されうる。例えば、信号ＳＴＲＯＢＥ［０］が論理ハイレベルであるとき、デバイスＮ２はターンオンされ、それによって第１の差動入力段２０６を接地に接続する。ＳＴＲＯＢＥ［０］が論理ローレベルであるとき、デバイスＮ２はターンオフされて第１の差動入力段２０６を接地から切り離し、それによって少なくとも第１の差動入力段をディスエーブルにする。
【００２７】
負荷段２０８は、第１の差動入力段２０６とＶＤＤとの間に交差結合構成で接続された１対のＰＭＯＳトランジスタ・デバイスＰ０およびＰ１を含むことが好ましい。より詳細には、デバイスＰ０およびＰ１のソースがＶＤＤに接続し、Ｐ０のドレインがデバイスＮ１のドレインに接続され、Ｐ１のドレインがデバイスＮ０のドレインに接続され、Ｐ０のゲートがＮ１のゲートに接続され、Ｐ１のゲートがＮ０のゲートに接続される。もちろん、負荷段２０８は単なる例示的なものであり、本発明は、図示されている特定の回路構成に限定されるものではない。
【００２８】
図１に示されているメモリ回路１００と合致するように、選択されたメモリ・セルから読み取られ、真のデータ線ＤＬＴおよび補のデータ線ＤＬＣ上でラッチされた差分信号をバッファに格納するために、１対のバッファＩ０およびＩ１がセンス増幅器２０２に含まれる。具体的には、バッファＩ０の入力部が補のデータ線ＤＬＣに接続され、Ｉ０の出力部がセンス増幅器２０２の補のデータ出力ＤＣを形成する。同様に、バッファＩ１の入力部が真のデータ線ＤＬＴに接続され、Ｉ１の出力部がセンス増幅器２０２の真のデータ出力ＤＴを形成する。反転バッファがセンス増幅器２０２内に示されているが、非反転バッファも同様に使用されうることを理解されたい。
【００２９】
センス増幅器２０２は、第１の差動入力段２０６と並列に接続された第２の差動入力段２１２をさらに含む。具体的には、第２の差動入力段２１２は、互いに交差結合構成で接続された１対のＮＭＯＳデバイスＮ４およびＮ５を含み、デバイスＮ４のドレインとデバイスＮ５のゲートが真のデータ線ＤＬＴに接続され、Ｎ４のソースがノードＣＮ２でＮ５のソースに接続され、Ｎ４のゲートとＮ５のドレインが補のデータ線ＤＬＣに接続される。第１の差動入力段２０６におけるデバイスＮ０およびＮ１のように、デバイスＮ４およびＮ５は、オフセットを最小にするように互いに整合する。この点で、第１の差動入力段２０６および第２の差動入力段２１２は、互いに実質的に同じであることが好ましい。
【００３０】
ノードＣＮ２を接地に接続するよう機能する第２のスイッチ回路２１４は、第２の差動入力段２１２を選択的にイネーブルするために、センス増幅器２０２内に設けることができる。第２のスイッチ回路２１４は、接地に接続しているソースと、ノードＣＮ２で第２の差動入力段２１２に接続されたドレインと、データ・ストローブ信号とすることができる第２の制御信号ＳＴＲＯＢＥ［１］を受け取るようになされたゲートとを有するＮＭＯＳデバイスＮ３を使用して実施されうる。例えば、信号ＳＴＲＯＢＥ［１］が論理ハイレベルであるとき、デバイスＮ３はターンオンされ、それによって第１の差動入力段２１２を接地に接続する。ＳＴＲＯＢＥ［１］が論理ローレベルであるとき、デバイスＮ３はターンオフされて第２の差動入力段２１２を接地から切り離し、それによってセンス増幅器２０２をディスエーブルにする。
【００３１】
第２の差動入力段２１２は、それが、理想的には第１の差動入力段２０６内の不整合に起因するセンス増幅器２０２内のオフセットが所定の量よりも大きいときだけ使用されるという点で、冗長段である。第１の差動入力段２０６および第２の差動入力段２１２は、好ましくはセンス増幅器２０２内で同時にはイネーブルされず、したがって制御信号ＳＴＲＯＢＥ［０］とＳＴＲＯＢＥ［１］の一方だけが所与の時間にアクティブであることを理解されたい。例えば、ＳＴＲＯＢＥ［０］が論理ハイレベルであるとき、ＳＴＲＯＢＥ［１］は論理ローレベルであり、またその逆も同様である。第１の差動入力段２０６は既定入力段として使用することができ、第２の差動入力段２１２は冗長入力段として使用することができるが、これらの指定は本質的に任意である。
【００３２】
第１の差動入力段２０６および第２の差動入力段２１２をそれぞれ選択的にアクティブにするための制御信号ＳＴＲＯＢＥ［０］およびＳＴＲＯＢＥ［１］は、外部で生成され、センス増幅器２０２に供給されうる。あるいは、これらの信号は、センス増幅器２０２内で生成されてもよい。例えば、図２Ｂは、本発明の例示的な実施形態による、制御信号ＳＴＲＯＢＥ［０］およびＳＴＲＯＢＥ［１］を生成するための、センス増幅器２０２内で使用されうる例示的な信号発生器回路２５０を示す。図２Ｂを参照すると、信号発生器回路２５０は、第１の端子および第２の端子を有する抵抗器Ｒ１または別の抵抗素子（例えばＭＯＳトランジスタ）を含み、第１の端子は接地に接続され、第２の端子は、ノードＣＴＬで抵抗器Ｒ１に接続された第１のヒューズＦ１を介してＶＤＤに接続される。抵抗器Ｒ１は、信号発生器２５０内で消費される電流を最小限に抑えるために、比較的高い抵抗（例えば約１００キロオームよりも大きい）であることが好ましいが、本発明は、Ｒ１の特定の抵抗値に限定されるものではない。
【００３３】
信号発生器回路２５０は、論理ＡＮＤ関数を示す第１のＡＮＤゲートＮＤ０および第２のＡＮＤゲートＮＤ１をさらに含む。ＡＮＤゲートＮＤＯおよびＮＤ１のそれぞれの第１の入力部（Ａ）は、信号発生器回路２５０に供給されたストローブ信号ＳＴＲＯＢＥを受け取るよう機能することが好ましい。ＡＮＤゲートＮＤ０の第２の入力部（Ｂ）は、ノードＣＴＬで信号を受け取るようになされ、ＡＮＤゲートＮＤ１の第２の入力部（Ｂ）は、ノードＣＴＬで信号の論理補数を受け取るようになされる。ＡＮＤゲートＮＤ０の出力部は、制御信号ＳＴＲＯＢＥ［０］を生成するよう機能し、ＡＮＤゲートＮＤ１の出力部は、制御信号ＳＴＲＯＢＥ［１］を生成するよう機能する。
【００３４】
既定条件下では、ヒューズＦ１が溶断することはなく、したがってノードＣＴＬでの信号はＶＤＤ（例えば論理ハイレベル）と実質的に同じである。したがって、ＡＮＤゲートＮＤ０の第２の入力部は論理ハイレベルにあり、ＡＮＤゲートＮＤ１の第２の入力部は論理ローレベル（ノードＣＴＬで信号の論理補数である）にある。ストローブ信号ＳＴＲＯＢＥは、通常は論理ローレベルであるパルスであることが好ましく、したがって、制御信号ＳＴＲＯＢＥ［０］およびＳＴＲＯＢＥ［１］は、通常は論理ローレベルにある。信号ＳＴＲＯＢＥ［０］およびＳＴＲＯＢＥ［１］が論理ローレベルにある場合、第１のスイッチ回路２１０および第２のスイッチ回路２１４は共にターンオフされ、それによって第１の差動入力段２０６および第２の差動入力段２１２をディスエーブルにする。センス増幅器２０２の起動が、例えば読出し動作時などに必要とされるとき、ストローブ信号ＳＴＲＯＢＥは、論理ハイレベルに脈動する。ＳＴＲＯＢＥが論理ハイレベルであるとき、制御信号ＳＴＲＯＢＥ［０］は論理ハイレベルにあり、制御信号ＳＴＲＯＢＥ［１］は依然として論理ローレベルにある。
【００３５】
第１の差動入力段２０６内のオフセットが所定の閾値を上回ったことが決定されたとき、ヒューズＦ１は、（例えば、ヒューズに大電流を流してヒューズを形成する金属を融解させること、レーザ溶断すること（ｌａｓｅｒ  ｂｌｏｗｉｎｇ）、などによって）開回路にされうる。抵抗器Ｒ１は、ヒューズＦ１が溶断したときに、ノードＣＴＬでの信号が論理ローレベルに引っ張られるように、プルダウン・デバイスとして働く。したがって、ＮＤ０の第２の入力部は論理ローレベルにあり、ＮＤ１の第２の入力部は論理ハイレベルにある。ストローブ信号ＳＴＲＯＢＥが論理ハイレベルであるとき、制御信号ＳＴＲＯＢＥ［０］は依然として論理ローレベルにあり、制御信号ＳＴＲＯＢＥ［１］は依然として論理ハイレベルにあり、それによって第２の差動入力段２１２をイネーブルにする。
【００３６】
本明細書に記述されている教示から当業者には明らかになるように、制御信号ＳＴＲＯＢＥ［０］およびＳＴＲＯＢＥ［１］を生成するための別の信号発生回路も同様に検討される。例えば、信号発生器回路２５０内のヒューズＦ１および抵抗器Ｒ１は、ノードＣＴＬでの電圧を制御するためのレジスタ実装によって代用されうる。このように、制御信号ＳＴＲＯＢＥ［０］およびＳＴＲＯＢＥ［１］は、例えば初期化ルーチンか「オンザフライ」のどちらかによって、レジスタに格納された値の関数として選択的にプログラムされうる。この手法を用いると、第１および第２の差動入力段の両方に起因するオフセットは個々に試験されて、どちらの入力段が、センス増幅器が受ける様々な条件に応じてセンス増幅器内で常に最低オフセットを示すのかを決定することができる。
【００３７】
図３は、本発明の別の実施形態に従って形成された、例示的なメモリ回路３００の少なくとも一部を示す概略図である。メモリ回路３００は、真のデータ線ＤＬＴおよび補のデータ線ＤＬＣを介して列マルチプレクサ２０４に結合されたセンス増幅器３００を含む。図から明らかなように、センス増幅器３０２は、それが第１および第２の差動入力段に接続された制御回路３０４または別の制御回路をさらに含むことを除けば、少なくとも、センス増幅器３０２が、第１の差動入力段２０６および第２の差動入力段２１２と、負荷段２０８と、第１の差動入力段を選択的にイネーブルするための、第１の差動入力段に接続されたスイッチ回路２１０とを含むという点で、図２Ａに示されているセンス増幅器２０２と類似している。また、図２Ａに示されている第２のスイッチ回路２１４は、センス増幅器３０２では取り除かれ、第１および第２の差動入力段２０６、２１２は、第２の差動入力段２１２内のデバイスＮ４およびＮ５のソースを第１の差動入力段２０６内のノードＣＮ１に接続することによってスイッチ回路２１０を共用するように接続される。第１のスイッチ回路２１０および制御回路３０４は、同じ制御回路の少なくとも一部を形成するように一体化されてもよい。
【００３８】
制御回路３０４は、第１の差動入力段２０６と第２の差動入力段２１２のどちらか一方を真のデータ線ＤＬＴおよび補のデータ線ＤＬＣに選択的に接続するようになされた１対の単極双投（ＳＰＤＴ）スイッチＳＷ１およびＳＷ２として概念的に示されている。実際には、スイッチＳＷ１およびＳＷ２は、本明細書に記述されている技法により当業者には明らかになるように、例えばトランジスタ・デバイス、マルチプレクサ、伝送ゲートなどを使用して実施されうる。さらに、制御回路３０４は、他の回路（明示されていない）、例えば入力段のどちらかがデータ線から切り離されたときに第１および第２の差動入力段における浮遊ノードの発生を阻止するための回路を含むことができる。
【００３９】
スイッチ位置１として表されうる第１の動作モードでは、制御回路３０４は、制御回路に供給された少なくとも１つの制御信号ＣＴＬの関数として、第１の差動入力段２０６をデータ線ＤＬＴおよびＤＬＣに接続しかつ第２の差動入力段２１２をデータ線から切り離すように構成されていることが好ましい。スイッチ位置２として表されうる第２の動作モードでは、制御回路３０４は、制御信号ＣＴＬの関数として、第２の差動入力段２１２をデータ線ＤＬＴおよびＤＬＣに接続しかつ第１の差動入力段２０６をデータ線から切り離すように構成されていることが好ましい。制御回路３０４がそれぞれの入力段２０６、２１２をデータ線に選択的に接続する手段を提供することにより、入力段は接地に直接接続され、それによって第１のスイッチ回路２１０の必要性をなくすことができる。
【００４０】
本発明の別の態様による例示的な試験方法では、本明細書に記載されている本発明の技法を組み入れたメモリ・アレイが、センス増幅器内の第１および第２の差動入力段を両方用いて単独で試験されて、それぞれ第１および第２のデータ・セットを得ることができる。最低ＶＤＤ動作電圧を有するデータ・セットは、それに対応する最低ＤＣオフセット電圧を示すものとして選択されることが好ましい。もう１つの例示的な試験方法によれば、メモリ・アレイは、第１の差動入力段を用いて試験することができ、メモリ・アレイが、例えば低いＶＤＤ動作点未満の所定の制約条件を満たすことができない場合、メモリ・セルは、第２の差動入力段を用いて試験することができる。第２の差動入力段を用いて満足のいく試験結果が得られた場合、ヒューズが溶断されうるか、あるいは、レジスタが第２の差動入力段を用いてセンス増幅器を構成するように設定されうる。
【００４１】
本発明の技法の少なくとも一部は、集積回路内で実施されうる。集積回路を形成する際は、同一ダイが、典型的には半導体ウェハの表面上に繰返しパターンで製作される。各ダイは、本明細書に記述されているデバイスを含み、他の構造および／または回路を含むこともできる。個々のダイは、ウェハから切り出されるかまたはさいの目に切られ、次いで集積回路としてパッケージ化される。当業者なら、ウェハをさいの目に切りダイを実装して集積回路を生産する方法を知っているはずである。そのように製造された集積回路は、本発明の一部と見なされる。
【００４２】
本発明による集積回路は、内蔵メモリまたは自立型メモリを使用する任意用途および／または電子システムに使用されうる。本発明の技法を実施するための適切なシステムとしては、パーソナル・コンピュータ、通信ネットワーク、電子機器（例えば自動化試験装置（ＡＴＥ））、インタフェース・ネットワークなどがありうるが、それらに限定されるものではない。そのような集積回路を組み込んだシステムは、本発明の一部と見なされる。本明細書に提供された本発明の教示が与えられれば、当業者は、本発明の技法の他の実施および応用例を検討できるであろう。
【００４３】
本発明の例示的な実施形態について、添付図面を参照しながら本明細書で説明してきたが、本発明がそうした厳密な実施形態に限定されないこと、および、添付の特許請求の範囲から逸脱することなく、当業者によってその実施形態に様々な変更および修正が加えられうることを理解されたい。
【図１】
0005547636.tif 000002
【図２Ａ】
0005547636.tif 000003
【図２Ｂ】
0005547636.tif 000004
【図３】
0005547636.tif 000005