(57)【特許請求の範囲】
【請求項１】
フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）を製造する方法であって、
半導体基板上にフィン構造体を形成するステップであって、前記フィン構造体の側壁部分は第１の結晶方向に対して垂直であり、前記フィン構造体は、前記フィン構造体の少なくとも一端にテーパ状領域を含み、前記テーパ状領域の側壁部分は第２の結晶方向に対して垂直である、ステップと、
前記ＦｉｎＦＥＴに結晶依存エッチングを行うステップであって、前記結晶依存エッチングは、前記第１の結晶方向に対して垂直な表面よりも相対的に速く、前記第２の結晶方向に対して垂直な表面をエッチングし、前記結晶依存エッチングは、前記フィン構造体の長さに沿って実質的に均一な幅を有するように、前記フィン構造体を成形する、ステップとを含む方法。
【請求項２】
前記フィン構造体の第１端部に隣接したソース領域と、前記フィン構造体の第２端部に隣接したドレイン領域とを形成するステップをさらに含み、前記ソース領域及び前記ドレイン領域は、少なくとも１つのコーナー領域を含み、前記コーナー領域の側壁部分は、前記第２の結晶方向に対して垂直であり、前記結晶依存エッチングは、前記丸いコーナー部をクロッピングする（刈込む）ように構成される、請求項１に記載の方法。
【請求項３】
前記結晶依存エッチングを行う前に、前記ＦｉｎＦＥＴを洗浄するステップをさらに含み、前記洗浄するステップは、前記ＦｉｎＦＥＴの前記表面から望ましくない粒子を除去するように構成される、請求項１に記載の方法。
【請求項４】
前記結晶依存エッチングを行う前に、前記ＦｉｎＦＥＴをグレイズ（こびりつき）除去するステップをさらに含み、前記グレイズ除去するステップは、前記ＦｉｎＦＥＴ上に形成された酸化物層を除去するように構成される、請求項１に記載の方法。
【請求項５】
前記ＦｉｎＦＥＴは、希フッ化水素酸を用いてグレイズ除去される、請求項４に記載の方法。
【請求項６】
前記結晶依存エッチングは、アンモニアを含む水性エッチャントを用いて行われる、請求項１に記載の方法。
【請求項７】
前記結晶依存エッチングは、水酸化アンモニウム、水酸化カリウム、水酸化テトラメチルアンモニウム、ヒドラジン、及びエチレン・ジアミン・ピロカテコール
のうちのいずれか１つを用いて行われる、請求項１に記載の方法。
【請求項８】
前記結晶依存エッチングを行った後に、前記ＦｉｎＦＥＴを洗浄し、エッチング中に形成された粒子を除去するステップをさらに含む、請求項１に記載の方法。
【請求項９】
前記ＦｉｎＦＥＴは、Ｈ２Ｏ−ＮＨ４ＯＨ−Ｈ２Ｏ２溶液、Ｈ２Ｏ−ＨＣｌ−Ｈ２Ｏ２溶液、Ｈ２ＳＯ４−Ｈ２Ｏ２−Ｈ２Ｏ溶液、及び脱イオン水のうちの少なくとも１つを用いて洗浄される、請求項８に記載の方法。
【請求項１０】
半導体構造体を成形する方法であって、
前記半導体構造体に結晶依存エッチング手順を行うステップであって、前記結晶依存エッチング手順は、第１の結晶方向に対して垂直な前記半導体構造体の第１の表面よりも相対的に速く、第２の結晶方向に対して垂直な前記半導体構造体の第２の表面をエッチングする、ステップを含む前記方法において、
前記半導体構造体は、少なくとも１つの不規則に形成された領域を含む矩形の構造体であり、前記不規則に形成された領域の前記表面は前記第２の表面であり、
前記結晶依存エッチング手順は、前記不規則に形成された領域を除去するように構成され、
前記矩形の構造体は、ＦｉｎＦＥＴのフィン構造体であり、前記不規則に形成された領域は、前記フィン構造体の端部のテーパ状領域である、前記方法。
【請求項１１】
前記テーパ状領域を除去するステップは、前記フィン構造体の長さに沿って実質的に均一な幅を有するフィン構造体を形成する、請求項１０に記載の方法。
【請求項１２】
前記結晶依存エッチングは、アンモニアを含む水性エッチャントを用いて行われる、請求項１０に記載の方法。
【請求項１３】
前記結晶依存エッチングは、水酸化アンモニウム、水酸化カリウム、水酸化テトラメチルアンモニウム、ヒドラジン、及びエチレン・ジアミン・ピロカテコールのうちのいずれか１つを用いて行われる、請求項１０に記載の方法。
【請求項１４】
前記結晶依存エッチングを行った後に、前記ＦｉｎＦＥＴを洗浄し、エッチング中に形成された粒子を除去するステップを含む、請求項１０に記載の方法。
【請求項１５】
前記ＦｉｎＦＥＴは、超臨界水及び水の一方を用いて洗浄される、請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、電界効果トランジスタに関し、より具体的には、フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）に関する。
【背景技術】
【０００２】
過去数十年にわたって、集積回路のトランジスタの速度及び密度は、指数関数的成長を予測するムーアの法則に従って増加し続けてきた。その結果、マイクロプロセッサのような集積回路は、より低いコストで、より高い機能及び性能をもたらした。例えばトランジスタなどの集積回路上のデバイスが、より小さく、より速く、より安価になったので、集積回路の使用がさらに普及した。さらに、集積回路の改善された性能に対する需要は、増え続けている。その結果、より速く、より小さいトランジスタを構築するための革新的な技術が、引き続き開発され、採用されている。
【０００３】
フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）技術は、集積回路上に高性能のトランジスタを構築する、こうした革新的な手法の１つである。ＦｉｎＦＥＴは、現在の製造技術を用いて容易に製造されるダブルゲート構造体である。ＦｉｎＦＥＴにおいては、トランジスタの本体を形成するために、垂直方向のフィンが定められる。垂直方向フィンの片側又は両側に、ゲートを形成することができる。垂直方向フィンの両側にゲートが形成されるとき、トランジスタは、一般に、ダブルゲート型ＦｉｎＦＥＴと呼ばれる。ダブルゲート型ＦｉｎＦＥＴは、短チャネル効果（short channel effect、ＳＣＥ）の抑制、漏れの低減、及びスイッチング動作の向上に役立つ。また、ダブルゲート型ＦｉｎＦＥＴは、トランジスタの電気的な幅を増大させることができ、ゲート導体の長さを増大させることなく、オン電流を増大させることができる。
【０００４】
回路密度が増大し続けるに従って、ＦｉｎＦＥＴデバイスをスケーリングするために、フィンの長さが減少し続けてきた。ＦｉｎＦＥＴデバイスのスケーリングに関連する１つの問題は、フィン幅がフィンの全長に沿って均一でないことである。例えば、フィン幅が、特に、フィンの両端において理想的な状態から逸脱していることがある。例えば、チップのリソグラフィ又はエッチングのばらつきに起因して、理想的なフィン寸法からの逸脱が、フィンの両端に沿って生じ得る。
【０００５】
さらに、フィン・サイズが縮小し続けるに従って、フィンの不規則な領域の上にゲート構造体が重なる危険が、非常に大きくなる。位置ずれ、光学的ひずみ、拡大誤差等に起因するマスク・レベル間の単純な並進ずれなどの多数の要因により、ゲート構造体が形成されるフィン構造体の特定の領域におけるばらつきが生じることがある。フィン幅が、広すぎる及び／又はフィンの長さに沿って変わる場合、フィン長の縮小により、ゲート構造体が、フィン構造体の端部又はその付近に形成される可能性も増大される。
【０００６】
場合によっては、フィンの不規則性により、フィン幅がゲート構造体の両側で異なることがある。その結果、シリコン・フィンのゲート制御が、ゲート構造体のソース・エッジとドレイン・エッジの間で異なり、低下した、予測できない電気的動作をもたらすことがある。フィン幅のばらつきにより、閾値電圧のばらつき及びＶｔ下スイング（sub-Vt swing）がもたらされこともある。
【０００７】
前述の問題に対する１つの解決法は、フィン長を増大させ、これにより、フィン幅が不規則になる可能性が最も高いフィンの端部又はその付近において、ゲート構造体が重なる可能性を減少させることである。しかしながら、フィン長の増大は、集積回路上のデバイス密度の減少に加えて、ＦｉｎＦＥＴのチャネルに沿った直列抵抗の増大ももたらす。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
したがって、均一な幅の短いフィンを有するＦｉｎＦＥＴを形成する改善された方法に対する必要性がある。
【課題を解決するための手段】
【０００９】
本発明は、一般に、電界効果トランジスタに関し、より具体的には、フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）に関する。
【００１０】
本発明の１つの実施形態は、フィン型電界効果トランジスタを製造する方法を提供する。この方法は、一般に、半導体基板上にフィン構造体を形成するステップを含み、フィン構造体の側壁部分は第１の結晶方向に対して垂直であり、フィン構造体は、該フィン構造体の少なくとも一端にテーパ状領域をさらに含み、テーパ状領域の側壁部分は第２の結晶方向に対して垂直である。この方法は、ＦｉｎＦＥＴに結晶依存エッチングを行うステップをさらに含み、結晶依存エッチングは、第１の結晶方向に対して垂直な表面よりも相対的に速く第２の結晶方向に対して垂直な表面をエッチングし、結晶依存エッチングは、フィン構造体の長に沿って実質的に均一な幅を有するようにフィン構造体を成形する。
【００１１】
本発明の別の実施形態は、半導体構造体を成形する方法を提供する。この方法は、一般に、半導体構造体に結晶依存エッチング手順を行うステップを含み、結晶依存エッチング手順は、第２の結晶方向に対して垂直な半導体構造体の第２の表面よりも比較的速く第１の結晶方向に対して垂直な半導体構造体の第１の表面をエッチングする。
【００１２】
本発明の更に別のに実施形態は、一般に、フィン構造体及び該フィン構造体に隣接して形成されたゲート構造体を含む本体と、該本体の第１の側に配置され、かつ、フィン構造体の第１端部に隣接したソース領域と、該本体の第２の側に配置され、かつ、フィン構造体の第２端部に隣接したドレイン領域とを含む、ＦｉｎＦＥＴデバイスを提供する。ソース領域のフィン構造体と該フィン構造体の第１端部との界面、及び、ドレイン領域のフィン構造体とフィン構造体の第２端部との界面が、実質的に直交するコーナー部を形成することができる。
【発明を実施するための最良の形態】
【００１３】
したがって、本発明の上述の特徴、利点及び目的を詳細に獲得し、理解できるように、添付の図面に示される本発明の実施形態を参照することによって、上記に簡潔に要約された本発明を詳細に理解することができる。
【００１４】
しかしながら、添付の図面は、本発明の典型的な実施形態を示すものにすぎず、よって、これらは本発明の範囲の制限と考えるべきではなく、本発明は、等しく有効な他の実施形態を認め得ることに留意すべきである。
【００１５】
本発明は、一般に、電界効果トランジスタに関し、より具体的には、フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）に関する。フィン構造体は、該フィン構造体の側壁部分の表面が、第１の結晶方向に対して垂直になるように形成することができる。フィン構造体の端部のテーパ状領域は、第２の結晶方向に対して垂直であり得る。フィン構造体に結晶依存エッチングを行うことができる。結晶依存エッチングは、第２の結晶方向に対して垂直なフィンの部分から材料を比較的速く除去することができ、これにより、比較的均一な幅のフィン構造体がもたらされる。
【００１６】
以下において、本発明の実施形態について説明する。しかしながら、本発明は、説明される特定の実施形態に制限されるものではないことを理解すべきである。代わりに、異なる実施形態に関連しようとしまいと、以下の特徴及び要素のいずれの組み合わせも、本発明を実装し、実行するものと考えられる。さらに、種々の実施形態において、本発明は、従来技術に優る多数の利点を提供する。しかしながら、本発明の実施形態は、他の可能な解決法及び／又は従来技術に優る利点を達成することができるものの、所定の実施形態によって特定の利点が達成されるかどうかは、本発明の制限ではない。したがって、以下の側面、特徴、実施形態及び利点は、単なる例証にすぎず、特許請求の範囲において明白に列挙される場合を除いて、添付の特許請求の範囲の要素又は制限と考えられるものではない。同様に、「本発明」への言及は、ここに開示された本発明の何らかの主題の一般化として解釈されるものではなく、特許請求の範囲において明白に列挙される場合を除いて、添付の特許請求の範囲の要素又は制限と考えられるものではない。
【００１７】
例示的なＦｉｎＦＥＴ構造体
図１は、本発明の実施形態による、例示的なＦｉｎＦＥＴトランジスタ１００の３次元図を示す。図１に示されるように、ＦｉｎＦＥＴ１００は、基板１４０上に形成することができる。基板１４０は、例えば、シリコン、ゲルマニウム、シリコン・ゲルマニウム、ヒ化ガリウム、リン化インジウム等などの、いずれかの適切な半導体材料から作製することができる。基板１４０は、バルク・シリコン基板、シリコン・オン・インシュレータ（ＳＯＩ）基板、又は絶縁基板とすることができる。
【００１８】
ＦｉｎＦＥＴ１００は、フィン構造体１１０及びゲート構造体１２０を含むことができる。フィン構造体１１０もまた、例えば、シリコン、ゲルマニウム、シリコン・ゲルマニウム、ヒ化ガリウム、リン化インジウム等などの、いずれかの適切な半導体材料から作製することができる。フィン構造体１１０は、基板１４０と同じ半導体材料から作製されても又は作製されなくてもよい。
【００１９】
図１に示されるように、フィン構造体１１０は、Ｆｉｎ  ＦＥＴトランジスタ１００が形成される基板１４０上の狭い隆起チャネルとすることができる。一方の端部１１１において、フィン構造体１１０は、ＦｉｎＦＥＴ１００のソース領域（図１には示されていない）と結合させることができる。反対側の端部１１２において、フィン構造体１１０は、ＦｉｎＦＥＴ１００のドレイン領域（図１には示されていない）と結合させることができる。したがって、フィン構造体１１０は、ＦｉｎＦＥＴ１００のソース領域とドレイン領域を接続するチャネルとして機能することができる。
【００２０】
図１に示されるように、デバイスの形成を助けるために、フィン構造体１１０上に随意的な窒化物層１５０を配置することができる。窒化物層１５０を用いることによって、チャネル電流に対するフィンの上面及び上部コーナー部の寄与を最小にすることができる。窒化物層は、主としてフィンの側部により導かれるチャネル電流をもたらすことができ、これにより、トランジスタの電気的特性の再現性が改善される。
【００２１】
図１に示されるように、フィン構造体１１０は、長さ１１５、高さ１１６及び幅１１７を有することができる。長さ１１５、高さ１１６及び幅１１７の値は、ＦｉｎＦＥＴ１００の特定の機能に基づいて選択することができる。本発明の１つの実施形態においては、フィン構造体１１０は、２０ｎｍ未満の幅にすることができる。一般に、集積回路の密度を増大させるためのデバイス・スケーリングには、フィン構造体１１０の寸法のいずれか１つの縮小が必要とされ得る。例えば、ＦｉｎＦＥＴ１００のサイズの縮小には、フィンの長さ１１５の縮小が必要とされ得る。
【００２２】
フィン構造体１１０の形成は、基板１４０の上に、例えば酸化物層及び窒化物層などの複数のマスク層を形成することと、複数の酸化物層及び窒化物層内にアパーチャを形成し、該アパーチャによって基板１４０が露出されるようにすることと、を含むことができる。１つの実施形態においては、アパーチャは、所望のフィン構造体の寸法を有することができる。アパーチャ内で半導体材料をエピタキシャル成長させることができ、複数の酸化物層及び窒化物層を除去し、図１に示されるようなフィン構造体１１０を形成することができる。
【００２３】
フィン構造体１１０の少なくとも１つの面に沿って、ゲート構造体１２０を配置することができる。例えば、図１においては、ゲート構造体１２０は、３つの面、すなわち、フィン構造体１１０の上面及び両側面に沿って配置される。図１の例示的な構造体の場合、窒化物層１５０の存在が、チャネル電流全体に対する上面の寄与を低減させることがある。考えられる他の実施形態においては、窒化物層１５０は、上面になくてもよい。ゲート構造体１２０は、フィン構造体１１０の如何なる数の面上に配置してもよいことに注目すべきである。例えば、ゲート構造体１２０は、フィン構造体１１０の全ての面を囲むことができ、或いは、フィン構造体１１０の２つの側面上にゲート構造体１２０を配置することもできる。
【００２４】
本発明の１つの実施形態においては、ゲート構造体１２０は、ポリシリコン又はアモルファス・シリコンのうちの一方から作製することができる。ゲート構造体１２０は、例えば、低圧化学気相堆積（ＬＰＣＶＤ）のような、当技術分野において知られている適切なプロセスによって形成することができる。
【００２５】
フィン構造体１１０の狭さ、及びフィン構造体１１０の少なくとも２つの面上にあるゲート構造体１２０によるフィン構造体１１０のゲート動作により、短チャネル・センシティビティが大きく低減され、チャネル長のスケーラビリティが改善され得る。さらに、ゲート構造体１２０は、半導体電位の強い制御を維持し、トランジスタ・ソースが、トランジスタ・ドレイン電場に侵入しないように保護する。こうした強力なゲート制御は、ほぼ理想的な閾値（Ｖｔ）下スイング、並びに、ドレイン電圧とチャネル長のばらつきに対する閾値（Ｖｔ）の感度の減少を可能にすることができる。
【００２６】
本発明の１つの実施形態においては、ＦｉｎＦＥＴ１００は、完全なデプレッション・モードで動作することができ、従来のプレーナ型シングルゲートＭＯＳＦＥＴと比べて、ボリュームの反転及び増大された電流駆動をもたらす。
【００２７】
図２は、本発明の実施形態による、理想的なＦｉｎＦＥＴデバイス２００の平面図を示す。理想的なＦｉｎＦＥＴデバイス２００は、幅の狭いフィン構造体１１０、ゲート構造体１２０、ソース・コンタクト領域２１１及びドレイン・コンタクト領域２１２を含むことができる。ソース・コンタクト領域２１１は、フィン構造体１１０の端部１１１で、フィン構造体１１０と結合させることができる。図２に示されるように、ドレイン・コンタクト領域２１２は、フィン構造体１１０の端部１１２で、フィン構造体１１０と結合させることができる。図２に示されるように、ソース・コンタクト領域２１１及びドレイン・コンタクト領域２１２は、相対的に、フィン幅１１７よりずっと幅広にすることができる。
【００２８】
図２に示されるように、理想的なＦｉｎＦＥＴデバイス２００においては、フィン構造体１１０に対して直角に、かつ、該フィン構造体１１０の中心に沿って、ゲート構造体１２０を配置することができる。さらに、幅１１７（図１）は、フィン構造体１１０の長さに沿って均一である。したがって、フィン構造体１１０がソース・コンタクト領域２１１及びドレイン・コンタクト領域２１２と接続する接合部２２０は、完全に直角の内側コーナー部を形成する。
【００２９】
しかしながら、実際のＦｉｎＦＥＴデバイスは、多くの点で、理想的なＦｉｎＦＥＴデバイス２００とは異なる。図３は、例示的な実際のＦｉｎＦＥＴデバイス３００を示す。例えば、図３に示されるように、ゲート構造体１２０を、距離ｄだけ、フィン構造体１１０の中心３５１からずらすことができる。したがって、ゲート構造体１２０の軸線３５２は、ソース・コンタクト領域２１１又はドレイン・コンタクト領域２１２の一方により近くに配置することができる。
【００３０】
例えば、位置ずれ、光学的ひずみ、拡大誤差等に起因するマスク・レベル間の単純な並進ずれなどの様々な理由により、ゲート構造体１２０を、フィン構造体１１０の中心３５１から離れるように配置することができる。ゲートの位置合わせ公差値により、ＦｉｎＦＥＴ３００の構成部品を形成するのに用いられる特定の手順に基づいて、フィン構造体１１０上にゲート構造体１２０を形成することができる、フィンの中心３５１に対するずれの距離の範囲が定められることが可能である。
【００３１】
理想的なＦｉｎＦＥＴデバイス２００と実際のＦｉｎＦＥＴ構造体３００の間の別の相違は、フィン幅１１７が、フィン構造体１１０の長さに沿って均一であり得ないことである。例えば、フィン１１０がソース・コンタクト領域２１１と結合される端部１１１及びフィン１１０がドレイン・コンタクト領域２１２と結合される端部１１２においては、フィン１１０のエッジは広がり、テーパ状の丸い内部エッジ３２０を形成することができる。図３に示されるように、テーパ状内部エッジ３２０は、幅の狭いフィン１１０からソース・コンタクト領域２１１及びドレイン・コンタクト領域２１２への漸進的な移行をもたらす。例えば、ＦｉｎＦＥＴ３００の構成部品を形成する際のリソグラフィック及びエッチングのばらつきの結果として、テーパ状エッジ３２０が形成され得る。
【００３２】
理想的なＦｉｎＦＥＴ２００においては、幅１１７がフィン１１０の長さに沿って均一であるため、フィン構造体１１０の長さに沿ったゲート構造体１２０のずれが、ＦｉｎＦＥＴ２００の性能に何らかの重要な影響を及ぼすことはない。しかしながら、ＦｉｎＦＥＴ３００におけるフィン１１０の長さに沿ったゲート構造体１２０のずれにより、ゲート構造体１２０が、テーパ状領域３２０の上に形成されることがある。その結果、ゲート構造体１２０の一方の側におけるフィン構造体１１０の幅が、該ゲート構造体１２０の他方の側にあるフィン構造体１１０の幅と異なり得る。例えば、図３においては、ゲート構造体１２０の側面３３２におけるフィン構造体１１０の幅は、該ゲート構造体１２０の反対の側面３３１におけるフィン構造体１１０の幅よりも広い。
【００３３】
ゲート構造体１２０の両側のフィン幅間のこうした差異は、フィン構造体１１０のゲート制御が、ゲート構造体１２０のソース・エッジとドレイン・エッジの間で異なり、これにより、低下した予測できない性能がもたらされることを意味し得る。例えば、閾値電圧及びＶｔ下スイングなどのＦｉｎＦＥＴデバイスの電気的特徴は、フィン構造体１１０の幅のばらつきに非常に敏感であるため、こうしたばらつきは望ましいものではない。
【００３４】
回路密度の増大とともに、フィンの長さは縮小し続け、これにより、テーパ状領域３２０がゲート位置合わせ公差範囲内に入り、該ゲート構造体１２０がテーパ状コーナー部３２０の上に配置される可能性が高くなる。したがって、本発明の実施形態は、丸いコーナー部３２０を成形して、比較的均一な幅のフィン構造体を形成する方法を提供するものである。
【００３５】
均一な幅のフィンを形成する
本発明の１つの実施形態においては、本発明のＦｉｎＦＥＴデバイスを形成するプロセスは、周知のプロセス段階を行って、バルク・シリコン又はＳＯＩ基板上にソース、ドレイン及びフィン領域を形成することで開始することができる。例えば、１つの実施形態においては、例えば、反応性イオン・エッチング（ＲＩＥ）のような減法的指向性エッチング・プロセスによって、図２に示されるフィン構造体１１０、ソース領域２１１及びドレイン領域２１２を定めることができる。代替的に、ハードマスク層内に形成されたアパーチャを通って半導体材料を選択的にエピタキシャル成長させ、続いて過度の成長分を研磨することによって、フィン構造体１１０、ソース領域２１１及びドレイン領域２１２を形成することができる。ハードマスク層は、複数の酸化物層及び窒化物層を含むことができる。標準的なリソグラフィ又はイメージ転写技術を用いて、フィン、ソース及びドレイン領域のパターンを定めることができる。
【００３６】
本発明の１つの実施形態においては、フィン構造体１１０は、該フィン構造体１１０が、結晶軸に対して特定の結晶方向で配向されるように形成することができる。例えば、図３を参照すると、フィン構造体１１０の側面３７１は、該側面３７１に対して垂直な表面が所定の結晶方向であるように形成することができる。
【００３７】
周期的に配置された原子を含む結晶材料について、結晶方向及び結晶面を定めることができる。結晶材料は、典型的には、３次元の全てに繰り返すことができる基本的な単位胞を含む。半導体材料の表面における結晶方向及び結晶面の特定の配向は、不完全に結合された原子が存在し得る表面における、半導体材料の電気的特性、物理的特性及び化学的特性に影響を及ぼす可能性がある。
【００３８】
図４は、単純な例示的な立方結晶単位胞構造４００を示す。格子定数として知られる寸法４１０は、単位胞構造が繰り返し現れることができる基本的な距離を定めることができる。例えば、直交（ｘ、ｙ、ｚ）座標系のような３次元座標系は、結晶の方向を定めることができる。例えば、結晶の方向は、所定の方向のベクトルを表す３つの整数に関して定めることができる。
【００３９】
ベクトルは、単位胞構造内の１つの原子から、その単位胞構造内の別の原子に移動するための方向を定めることができる。例えば、単位胞構造において第１の原子から第２の原子に移動するために、ｘ方向、ｙ方向及びｚ方向の各々への１単位の移動が必要とされる場合には、結晶方向は、［１１１］とすることができる。単位胞構造におけるある原子から別の原子への移動が、ｘ方向及びｙ方向への１単位の移動を必要とするが、ｚ方向への移動を必要としない場合には、結晶方向は、［１１０］とすることができる。
【００４０】
対称性のため、結晶における多くの方向は、等価であることができ、特定の基準選択によって決まることができる。例えば、［１００］、［０１０］及び［００１］方向は、等価であり得る。等価の方向は、一群の方向として識別することができる。例えば、［１００］、［０１０］及び［００１］方向は、慣例により、＜１００＞方向と呼ぶことができる。結晶方向に言及するときに、大括弧の代わりに角括弧を使用することにより、一群の方向を、一群の方向における特定の方向と区別することができる。
【００４１】
図５〜図７は、図４に示される単純立方構造について定められた、３つの例示的な結晶面を示す。結晶面は、それらのミラー指数によって説明することができる。例えば、図５は（１００）面を示し、図６は（１１０）面を示し、図７は（１１１）面を示す。結晶面のミラー指数は、ｘ軸、ｙ軸及びｚ軸を有する面の切片に基づいて決定することができる。例えば、図６の（１００）面は、それぞれ１、１及び∞で、ｘ軸、ｙ軸及びｚ軸と交差する。面のミラー指数は、切片の逆数によって決定することができる。したがって、図６に示される面のミラー指数は、（１１０）である。
【００４２】
結晶方向と同様に、結晶面は、基準点に基づいて等価であり得る。したがって、例えば、（１１０）面、（１０１）面及び（０１１）面は、等価であり得る。等価な面は、一群の面と呼ぶことができる。例えば、（１１０）面、（１０１）面及び（０１１）面は、慣例により、｛１１０｝面と呼ぶことができる。結晶面に言及するときに、小括弧の代わりに中括弧を使用することにより、一群の面を、一群の面における特定の面と区別することができる。
【００４３】
立方格子においては、整数［ｘ１  ｙ１  ｚ１］によって表される方向の結晶方向は、同じ整数（ｘ１  ｙ１  ｚ１）で識別される面に対して垂直である。例えば、方向［１１０］は、面（１１０）に対して垂直であり得る。当業者であれば、図４及び図５〜図７に示される例示的な立方結晶構造は、結晶方向及び結晶面の例証にすぎないことを理解するであろう。例えばシリコンのようなより複雑な結晶構造について、同様に、結晶方向及び結晶面を定めることもできる。
【００４４】
図８は、本発明の実施形態による、フィン構造体１１０、ソース領域２１１及びドレイン領域２１２を含むＦｉｎＦＥＴ６００の面に沿った結晶方向を示す。図８に示されるように、本発明の１つの実施形態においては、フィン構造体１１０は、該フィン構造体１１０の側面３７１が、＜１１０＞結晶方向に対して垂直であるように形成することができる。換言すれば、図５に示されるように、側面３７１は、｛１１０｝面に沿っている。図８に示されるように、ソース領域２１１及びドレイン領域２１２の側面６２０もまた、＜１１０＞方向に対して垂直であり得る。図８に示されるように、フィン構造体１１０のテーパ状領域３２０と、ソース領域２１１及びドレイン領域２１２の丸いコーナー部６１０は、通常、＜１００＞方向に対して垂直に配置することができる。
【００４５】
本発明の１つの実施形態においては、図８に示されるＦｉｎＦＥＴ６００に結晶エッチングを行って、テーパ状領域３２０を成形することができ、これにより、比較的均一な幅のフィン構造体１１０が形成される。１つの実施形態においては、結晶エッチングを行う前に、ＦｉｎＦＥＴ６００を洗浄し、ＦｉｎＦＥＴ６００の側壁部分３７１及び６２０、テーパ状領域３２０及び丸いコーナー部６１０に沿って、例えば有機粒子のようなあらゆる不純物を除去することができる。
【００４６】
本発明の１つの実施形態においては、ＦｉｎＦＥＴ６００を洗浄することができる。例えば、Ｈ２Ｏ−ＮＨ４ＯＨ−Ｈ２Ｏ２を含有する第１の溶液（ＳＣ−１洗浄）を用いて、有機汚染物質及び有機粒子を除去することができる。Ｈ２Ｏ−ＨＣｌ−Ｈ２Ｏ２を含有する第２の溶液（ＳＣ−２洗浄）を用いて、金属汚染物質を除去することができる。エッチング洗浄の前又は後に、脱イオン水リンス又は希フッ化水素酸リンスを行うことができる。さらに、ＳＣ−１洗浄の前に、硫酸−過酸化水素（Ｈ２ＳＯ４−Ｈ２Ｏ２−Ｈ２Ｏ）を含有する溶液を用いて、有機汚染物質を除去することができる。
【００４７】
本発明の１つの実施形態においては、洗浄後、ＦｉｎＦＥＴ構造体６００をグレイズ（こびりつき）除去し、ＦｉｎＦＥＴ構造体６００の側壁部分３７１及び６２０の表面、テーパ状領域３２０及び丸いコーナー部６１０上に形成されたあらゆる酸化物層を除去することができる。本発明の１つの実施形態においては、希フッ化水素酸（ＤＨＦ）を用いて、ＦｉｎＦＥＴ構造体をグレイズ除去することができる。例えば、特定の実施形態においては、グレイズ除去プロセスにおいて、１８０秒間、３００：１のＤＨＦを用いることができる。
【００４８】
適切なエッチング剤を用いて、ＦｉｎＦＥＴ６００に結晶依存エッチングを行うことができる。例えば、１つの実施形態においては、エッチャントとして、アンモニアを含有する水性エッチャントを用いることができる。エッチャントが、｛１１０｝面よりずっと速く｛１００｝面をエッチングするように、エッチャントの選択を行うことができる。例えば、１つの実施形態においては、エッチャントとして、希水酸化アンモニウムを用いることができる。特定の実施形態においては、エッチャントとして、６０秒間、５０：１の水酸化アンモニウム（ＮＨ４ＯＨ）溶液を用いることができる。代替的に、エッチャントとして、水酸化カリウム（ＫＯＨ）、水酸化テトラメチルアンモニウム（ＴＭＡＨ）、ヒドラジン、又はエチレン・ジアミン・ピロカテコール（ＥＤＰ）を用いることもできる。
【００４９】
エッチャントは、｛１１０｝面より速く｛１００｝面をエッチングするように選択されるので、結晶依存エッチングは、側壁領域３７１より速くテーパ状領域３２０をエッチングにより除去し、これにより、フィン構造体１１０の長さに沿って比較的均一な幅を有するように、フィン構造体１１０が成形される。例えば、１つの実施形態においては、エッチャントは、｛１１０｝面よりも５０倍速く｛１００｝面をエッチングすることができる。その結果、フィン構造体１１０の側壁領域３７１からよりも、テーパ状領域３２０から、より多くの半導体材料を除去することができる。幾つかの実施形態においては、｛１００｝面の表面から、約２５ｎｍの半導体材料を除去することができるが、｛１１０｝面の表面からは、０．２５ｎｍの半導体材料しか除去されない。
【００５０】
図９は、本発明の実施形態による、例示的なＦｉｎＦＥＴ７００を示す。ＦｉｎＦＥＴ７００は、ＦｉｎＦＥＴ６００に結晶エッチング・プロセスが行われた後の、図８のＦｉｎＦＥＴ６００の構造体を示す。図９に示されるように、テーパ状領域３２０が、結晶エッチングによって成形され、フィン構造体１１０及びソース領域２１１又はドレイン領域２１２の界面に、ほぼ矩形のコーナー部を形成する。
【００５１】
さらに、｛１００｝面の表面へのより速いエッチング速度により、既に丸みのつけられたコーナー部５２０が、クロッピング（刈込み）されることがある。丸いコーナー部５２０のクロッピングにより、接合容量が減少され、ＦｉｎＦＥＴ７００の性能が改善され得る。
【００５２】
図１０は、ＦｉｎＦＥＴ６００の形状の上に重ねられた、ＦｉｎＦＥＴ７００の形状を示す。図１０に示されるように、結晶エッチング・プロセスは、テーパ状領域３２０から、側壁領域３７１からよりも多くの量のシリコンを除去し、これにより、比較的均一な幅のフィン構造体１１０が形成される。フィン構造体１１０のフィン幅は、フィン構造体６００と比較すると、フィン構造体７００において僅かに狭いので、結晶エッチングの間のフィン幅の損失を許容するように、フィン構造体６００の最初のフィン幅を選択することができる。
【００５３】
結晶エッチングを行った後、ＦｉｎＦＥＴ構造体７００を再び洗浄し、エッチング・プロセスからのあらゆる残留粒子を除去することができる。例えば、１つの実施形態においては、ＳＣ−１、ＳＣ−２、及び／又は脱イオン水リンスを用いて、ＦｉｎＦＥＴ７００を洗浄することができる。
【００５４】
図１１は、比較的均一な幅のフィンを形成するように、フィン構造体１１０を成形するのに行われる例示的な動作のフロー図である。この動作は、ステップ９０２において、半導体基板を準備することで開始することができる。半導体基板は、バルク・シコン基板又はＳＯＩ基板とすることができる。ステップ９０４において、通常の製造方法を用いて、基板上に、フィン構造体１１０、ソース領域２１１及びドレイン領域２１２を含むＦｉｎＦＥＴデバイスを形成することができる。上述のように、フィン構造体は、該フィン構造体の１つ又は複数の側壁の表面が、所定の結晶方向に対して垂直になるように形成することができる。例えば、フィン構造体１１０の側壁３７１は、＜１１０＞結晶方向に対して垂直であり得る。フィン構造体１１０のテーパ状領域３２０は、通常、＜１００＞結晶方向に対して垂直であり得る。
【００５５】
ステップ９０６において、ＦｉｎＦＥＴを結晶エッチングに備えるために、ＦｉｎＦＥＴデバイスに随意的な第１の洗浄動作を行うことができる。例えば、ＳＣ−１を用いて、ＦｉｎＦＥＴを洗浄することができる。ステップ９０８において、ＦｉｎＦＥＴデバイスをグレイズ除去し、フィン構造体の表面上に形成されたあらゆる酸化物層を除去することができる。１つの実施形態においては、希フッ化水素酸を用いて、ＦｉｎＦＥＴデバイスをグレイズ除去することができる。
【００５６】
ステップ９１０においては、結晶依存エッチング・プロセスにおいて、フィン構造体を成形することができる。結晶エッチング・プロセスは、フィン構造体の表面を、アンモニアを含む水性エッチャントに曝すことを含むことができる。第２の結晶方向に対して垂直な表面より速く、第１の結晶方向に対して垂直な表面をエッチングするように、エッチングを構成することができる。例えば、エッチャントは、ＦｉｎＦＥＴデバイスの側壁３７１の表面よりも速く、テーパ状領域３２０の表面をエッチングすることができ、これにより、フィン構造体が成形され、比較的均一な幅のフィンを形成する。
【００５７】
ステップ９１２において、ＦｉｎＦＥＴに第２の洗浄動作を行い、結晶依存エッチング・プロセスからのあらゆる残留粒子を除去することができる。１つの実施形態においては、エッチング洗浄後、ＳＣ−１及び水の使用を必要とすることがある。
【００５８】
結論
フィン構造体を成形し、ＦｉｎＦＥＴ内に比較的均一な幅のフィン構造体を形成する方法を提供することによって、本発明の幾つかの実施形態は、ゲート・フィン間の重なりセンシティビティへの望ましくない影響を排除することができ、これにより、直列抵抗を減少させ、性能を改善し、より高いレイアウト密度を可能にする、比較的短いフィンの製造が可能になる。さらに、フィンの成形により、ソース・コンタクト領域及びドレイン・コンタクト領域の部分をクロッピングすることが可能になり、これにより、接合容量が減少され、性能がさらに改善される。
【００５９】
上記は、本発明の実施形態に向けられるが、本発明の基本的な範囲から逸脱することなく、本発明の他の及び更に別の実施形態を考えることができ、本発明の範囲は、上記の特許請求の範囲によって決定される。
【図面の簡単な説明】
【００６０】
【図１】本発明の実施形態による、ＦｉｎＦＥＴデバイスの例示的な３次元図を示す。
【図２】本発明の実施形態による、例示的な理想的なＦｉｎＦＥＴデバイスの平面図を示す。
【図３】本発明の実施形態による、実際のＦｉｎＦＥＴデバイスの平面図を示す。
【図４】本発明の実施形態による、例示的な立方結晶構造を示す。
【図５】本発明の実施形態による、例示的な結晶面を示す。
【図６】本発明の実施形態による、例示的な結晶面を示す。
【図７】本発明の実施形態による、例示的な結晶面を示す。
【図８】本発明の実施形態による、例示的なＦｉｎＦＥＴデバイスの別の平面図を示す。
【図９】本発明の実施形態による、結晶エッチング後の、例示的なＦｉｎＦＥＴデバイスの平面図を示す。
【図１０】本発明の実施形態による、結晶エッチング前後の、ＦｉｎＦＥＴデバイスの例示的な形状を示す。
【図１１】本発明の実施形態による、フィン構造体を成形するために行われる例示的な動作のフロー図である。
【符号の説明】
【００６１】
１００、２００、３００、６００、７００：ＦｉｎＦＥＴ
１１０：フィン構造体
１１１、１１２：端部
１２０：ゲート構造体
１４０：基板
２１１：ソース・コンタクト領域
２１２：ドレイン・コンタクト領域
３２０：テーパ状領域
３２０、５２０、６１０：丸いコーナー部
３７１、６２０：側壁
４００：立方結晶単位胞構造
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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