(57)【特許請求の範囲】
【請求項１】
複数のワード線と、
前記複数のワード線と直交する方向に配線される複数のビット線と、
前記複数のワード線と前記複数のビット線の所定の交点に配置される複数のメモリセルと、
前記複数のメモリセルのうち選択されたメモリセルから情報を読み出す読み出し回路と、
前記読み出し回路が読み出した情報に基づいて、前記選択されたメモリセルに書き換えを行う書き換え回路とを有し、
前記複数のメモリセルの夫々は、トンネル膜と固定層と自由層とが積層されたトンネル磁気抵抗素子と、そのゲートが前記複数のワード線のうち対応する一つに接続され、そのドレインが前記トンネル磁気抵抗素子の前記固定層側に接続されるＭＯＳＦＥＴと、を有し、
前記トンネル磁気抵抗素子の前記自由層側は、前記複数のビット線のうち対応する一つに接続され、
前記固定層は、前記トンネル膜に隣接して配置され電子スピンの向きが所定の方向に固定され、
前記自由層は、前記トンネル膜の固定層に隣接する面に対向する面に隣接して、電子スピンの向きが前記固定層に対して平行、反平行のいずれかをとり、
前記読み出し回路が前記選択されたメモリセルから情報を読み出す期間は、前記書き換え回路が前記読み出し回路が読み出した情報を前記選択されたメモリセルに再度書き込む期間より短いことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記読み出し回路は、前記選択されたメモリセルから情報を読み出す際に、前記トンネル磁気抵抗素子に流れる電流を第１方向とし、
前記トンネル磁気抵抗素子は、第１情報が書き込まれる場合に、前記第１方向に電流が流れ、前記第１情報とは異なる第２情報が書き込まれる場合に、前記第１方向と逆の第２方向に電流が流れ、
前記書き換え回路は、前記読み出し回路から受けた情報が前記第１情報であった場合は、書き換え動作を行わず、前記読み出し回路から受けた情報が前記第２情報であった場合は、書き換え動作を行うことを特徴とする半導体装置。
【請求項３】
請求項１において、
前記読み出し回路は、前記選択されたメモリセルから情報を読み出す際に、前記トンネル磁気抵抗素子に流れる電流を第１方向とし、
前記トンネル磁気抵抗素子は、第１情報が書き込まれる場合に、前記第１方向に電流が流れ、前記第１情報とは異なる第２情報が書き込まれる場合に、前記第１方向と逆の第２方向に電流が流れ、
前記書き換え回路は、前記第１情報を書き込む場合に、前記第２方向に電流を流した後、前記第１方向に電流を流し、前記第２情報を書き込む場合に、前記第１方向に電流を流した後、前記第２方向に電流を流すことを特徴とする半導体装置。
【請求項４】
請求項１において、
前記読み出し回路は、前記選択されたメモリセルから情報を読み出す際に、前記トンネル磁気抵抗素子に流れる電流を第１方向とし、
前記トンネル磁気抵抗素子は、第１情報が書き込まれる場合に、前記第１方向に電流が流れ、前記第１情報とは異なる第２情報が書き込まれる場合に、前記第１方向と逆の第２方向に電流が流れ、
前記ＭＯＳＦＥＴのソースは、固定電位に接続され、
前記書き換え回路は、前記第１情報を書き込む場合に、前記複数のビット線のうち選択されたビット線の電位を前記固定電位より小さい第１電位とし、前記第２情報を書き込む場合に、前記選択されたビット線の電位を前記固定電位より高い第２電位とすることを特徴とする半導体装置。
【請求項５】
請求項１において、
前記読み出し回路により読み出された情報は、クロック信号に同期して出力されることを特徴とする半導体装置。
【請求項６】
請求項１において、
前記自由層及び固定層は、その磁化の向きが前記トンネル膜と前記自由層又は前記固定層の界面の方向に対して垂直であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係わり、特に、磁気抵抗変化を利用したメモリセルアレーにおいて、高速読み出し方式、または、読み出しディスターブフリーとする方式に関するものである。
【背景技術】
【０００２】
不揮発性メモリのなかで、磁気抵抗変化を利用したメモリであるＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）やＳＰＲＡＭ（Ｓｐｉｎ  Ｔｒａｎｓｆｅｒ  Ｔｏｒｑｕｅ  ＲＡＭ、スピン注入ＲＡＭ）は、高速動作が可能であり、かつ、実用上無限回の書き換え可能な不揮発ＲＡＭとしての可能性がある。
【０００３】
非特許文献１や非特許文献２に示されるＳＰＲＡＭのセルは、図６０（ａ）の回路図に示すように、１つのトンネル磁気抵抗素子ＴＭＲと選択トランジスタＭＣＴ、ワード線ＷＬとビット線ＢＬ、ソース線ＳＬからなる。図６０（ｂ）にその断面構造例を示す。トンネル磁気抵抗素子ＴＭＲには、図６１に示すように、少なくとも２つの磁性層があり、１つは、スピンの向きが固定されている固定層ＰＬ、他方は、スピンの向きが固定層に対して、平行状態、反平行状態の２状態をとる自由層ＦＬからなる。これらの膜の間にはトンネル障壁膜ＴＢがある。情報の記憶は、この自由層のスピンの向きで記憶し、図６１（ａ）の固定層に対して反平行状態（ＡＰ）ではトンネル磁気抵抗素子の電気抵抗が高抵抗状態となり、図６１（ｂ）の平行状態（Ｐ）で低抵抗状態となる。これを情報の”０”と”１”に割り当てる。読み出し動作では、トンネル磁気抵抗素子ＴＭＲの抵抗の大小を読み取り、記憶された情報を得る。書き換え動作では、固定層ＰＬ、トンネル障壁膜ＴＢ、自由層ＦＬが積層された方向に垂直な方向の電流によって、自由層のスピンの向きを制御できる。
【０００４】
すなわち、固定層ＰＬから自由層ＦＬの向きに電流を流すと、自由層ＦＬへは、この層の磁化の向きを固定層ＰＬと逆の向きにする方向のスピンを持った電子が主に流れる。このため、この電流値が一定のしきい値を越すと、固定層ＰＬと自由層ＦＬの磁化の向きは反平行となる。逆に、自由層ＦＬから固定層ＰＬへの向きに電流を流すと、自由層ＦＬへは、この層の磁化の向きを固定層ＰＬと同じ向きのスピンを持った電子が主に流れる。この電流値が一定のしきい値を越すと、固定層ＰＬと自由層ＦＬの磁化の向きは平行となる。すなわち、このメモリでは、情報”０”と”１”とを電流の向きで書き分けられる。この方式を用いると、書き換えに必要な電流（しきい値）がトンネル磁気抵抗素子ＴＭＲの大きさに比例するため、微細化と共に書換え電流が低減でき、スケーラビリティの点で優れる。トンネル障壁膜ＴＢとしては、ＭｇＯなどが用いられる。
【０００５】
また、特許文献１の図１３には、書き換え時間とその時に必要な書き換え電流の関係を示した実験結果が記載されている（本願の図６２に特許文献１の図１３を示す(一部符号の変更を加えている。））。特許文献１の図１３（本願の図６２）によると、トンネル磁気抵抗素子ＴＭＲは、書き換え時間を短くすると書き換えるために必要となる電流値が増加する。この性質を利用して、読み出し時にトンネル磁気抵抗素子ＴＭＲに流す電流の時間をｔ１とし、書き換え動作時にトンネル磁気抵抗素子ＴＭＲに流す電流の時間ｔ２よりも短くし、その電流値はｉ１と同程度にすることで、読み出し／書き換えを区別する発明が特許文献１には記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−３１０９４９号公報
【非特許文献】
【０００７】
【非特許文献１】2009 Symposium on VLSI Circuits, Digest of Technical Papers, pp.84-85, June 2009.
【非特許文献２】IEEE Journal of Solid-State Circuits, Vol. 43, pp. 109-120, January 2008
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、スケーリング（微細化）が進むにつれて、このメモリの特徴であるが、書き換え電流が減少する。この時、読み出し電流について課題が生じる。つまり、書き換え時と同様に読み出し時にもトンネル磁気抵抗素子に電流を流すため、この電流によってメモリセルの状態が影響を受ける。これを読み出しディスターブと呼ぶ。読み出しディスターブとは、読み出し動作において、弱い書き換え動作が起こってしまい、書き込まれているデータが変わってしまう、又は、変わってしまわなくとも変わり易い不安定な状態に変化する現象を指す。これを避けるために、一般には読み出し電流は、書き換え電流よりも十分に低く設定する。
【０００９】
しかしながら、スケーリングが進むにつれて書き込み電流を小さくできることは、読み出し電流もまた小さくなることを意味する。即ち、スケーリングが進むと図６２に示すように書き換えに必要な電流が全体的に下の方向にシフトする((ａ）から（ｂ）の曲線にシフトする）。この時に特許文献１のように書き換え時間により読み出し／書き換えを区別するようにすると、時間ｔ１を十分に短くしｔ１’とするか、読み出し電流ｉ１を十分に小さくしｉ１’とする必要がある。しかしながら、時間を短くすることは、駆動回路のトランジスタの特性により実現できない可能性がある。一方、読み出し電流を小さくすることは、高速な読み出しが難しくなるという問題がある。スケーラビリティが優れているというこのメモリ素子の特徴を活かすにはこの課題を解決する必要がある。
【課題を解決するための手段】
【００１０】
本発明で示す代表的な手段は下記である。即ち、複数のワード線と、前記複数のワード線と直交する方向配線される複数のビット線と、前記複数のワード線と前記複数のビット線の所定の交点に配置される複数のメモリセルと、前記複数のメモリセルのうち選択されたメモリセルから情報を読み出す読み出し回路と、前記読み出し回路が読み出した情報に基づいて、前記選択されたメモリセルに書き換えを行う書き換え回路とを有し、前記複数のメモリセルの夫々は、トンネル膜と固定層と自由層とが積層されたトンネル磁気抵抗素子と、そのゲートが前記複数のワード線のうち対応する一つに接続され、そのドレインが前記トンネル磁気抵抗素子の前記固定層側に接続されるＭＯＳＦＥＴと、を有し、前記トンネル磁気抵抗素子の前記自由層側は、前記複数のビット線のうち対応する一つに接続され、前記固定層は、前記トンネル膜に隣接して配置され電子スピンの向きが所定の方向に固定され、前記自由層は、前記トンネル膜の固定層に隣接する面に対向する面で隣接して、電子スピンの向きが前記固定層に対して平行、反平行のいずれかをとり、前記読み出し回路が前記選択されたメモリセルから情報を読み出す期間は、前記書き換え回路が前記読み出し回路が読み出した情報に基づいて前記選択されたメモリセルに情報を書き込む期間より短いことを特徴とする。
【発明の効果】
【００１１】
読み出しディスターブの影響は著しく軽減される。また、書き換えに必要な電流は、パルス幅に依存にする。よって、短いパルス幅、すなわち短いパルス印加時間であればＴＭＲの状態を変えることなく読み出し動作が可能となる。このため、スケーリングで書き換え電流が減少しても高速な読み出しが可能となる。この結果、スケーリングで書き換え電流が減少しても高速な読み出しが可能となる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施例を示す概略的な回路ブロック図である。
【図２Ａ】図１の回路ブロック図の第１の動作例である。
【図２Ｂ】図１の回路ブロック図の第１の動作例である。
【図３Ａ】図１の回路ブロック図の第２の動作例である。
【図３Ｂ】図１の回路ブロック図の第２の動作例である。
【図４Ａ】図１の回路ブロック図の第３の動作例である。
【図４Ｂ】図１の回路ブロック図の第３の動作例である。
【図５】図１の回路ブロック図の詳細な回路図である。
【図６】図５の回路図の動作例である。
【図７】本発明の実施例を用いた時のメモリセルの抵抗の時間変化の実験結果の模式図である。
【図８】実験結果の模式図に図２の動作に対応した電流と時間を書き加えた図である。
【図９】本発明の実施例を用いた他の実験結果の模式図である。
【図１０】温度を考慮した実験結果の模式図に図２の動作に対応した電流と時間を書き加えた図である。
【図１１】トランジスタ又は微細化加工ルールの世代毎の本発明の実施例を説明する図である。
【図１２】トランジスタ又は微細化加工ルールの世代毎の本発明の他の実施例を説明する図である。
【図１３】本発明の第２の実施例を示す概略的な回路ブロック図である。
【図１４】本発明の第３の実施例を示す概略的な回路ブロック図である。
【図１５Ａ】図１４の回路ブロック図の動作例である。
【図１５Ｂ】図１４の回路ブロック図の動作例である。
【図１６】本発明の第４の実施例を示す概略的な回路ブロック図である。
【図１７】図１６の回路ブロック図の動作例である。
【図１８】本発明の第５の実施例を示す概略的な回路ブロック図である。
【図１９】図１８の回路ブロック図の動作例である。
【図２０】本発明の第１の実施例から第５の実施例で適用されるメモリセルアレーを示す図である。
【図２１】図２０のメモリセルアレーを制御するチップ制御回路を示した図である。
【図２２】図２１の動作例である。
【図２３】本発明の第１の実施例から第５の実施例に適用されるメモリセルアレーの断面構造例と回路図を示す図である。
【図２４】本発明の第１の実施例から第５の実施例に適用されるメモリセルアレーの他の断面構造例と回路図を示す図である。
【図２５】ＴＭＲ素子部分の構造例を示す図である。
【図２６】ＴＭＲ素子部分の他の構造例を示す図である。
【図２７】メモリセルアレーのレイアウト例を示す図である。
【図２８】図２７のＡ−Ａ’間の断面図と周辺回路の断面図を示す図である。
【図２９】図２７のＢ−Ｂ’間の断面図、Ｃ−Ｃ’間の断面図を示す図である。
【図３０】メモリセルアレーの他の断面構造例を示す図である。
【図３１】図３０のメモリセルアレーの平面図例を示す図である。
【図３２】ＴＭＲ素子抵抗−電流特性の温度特性例を示す図である。
【図３３】ＴＭＲ素子抵抗の温度特性例を示す図である。
【図３４】読み出し動作に用いるＶｒｅｆを実現する参照セルの実現方法を示す図である。
【図３５】図３４の動作例を示す図である。
【図３６】メモリセルと周辺回路の断面構造例を示す図である。
【図３７】メモリセルと周辺回路の他の断面構造例を示す図である。
【図３８】本発明を用いたプロセッサシステム例を示す図である。
【図３９】ＴＭＲ素子を有したフリップフロップであるＳＰ−ＦＦの構成例を示す図である。
【図４０】図３９の動作例を示す図である。
【図４１】断面構造例やプロセッサシステム例で用いる内部電源発生回路例を示す図である。
【図４２】本発明を用いたプロセッサシステムの他の例を示す図である。
【図４３】図４２の動作例を示す図である。
【図４４】可変論理ユニットを構成する時のスイッチ素子回路例を示す図である。
【図４５】図４４の動作例を示す図である。
【図４６】スイッチ素子回路記号例を示す図である。
【図４７】ＴＭＲスイッチアレー例を示す図である。
【図４８】ＴＭＲスイッチを用いたＡＮＤ−ＯＲ面例を示す図である。
【図４９】可変論理ユニットの第１の構成例を示す図である。
【図５０】可変論理ユニットの第２の構成例を示す図である。
【図５１】可変論理ユニットの第３の構成例を示す図である。
【図５２】可変論理ユニットの第４の構成例を示す図である。
【図５３】可変論理ユニット動作例を示す図である。
【図５４】ＬＳＩシステム例を示す図である。
【図５５】携帯機器システム例を示す図である。
【図５６】ボードシステム例を示す図である。
【図５７】マルチチップパッケージ例を示す図である。
【図５８】ネットワークプロセッサ例を示す図である。
【図５９】コンピューティング構造比較例を示す図である。
【図６０】従来構造例
【図６１】従来構造のＴＭＲ素子構成例
【図６２】特許文献１の図１３、及び、その課題を示した図である。
【発明を実施するための形態】
【実施例１】
【００１３】
本発明の第１の実施例を図１及び図２Ａ，Ｂを用いて説明する。まず、図１を用いて本実施例の構成を説明する。メモリセルアレーの主要な部分のメモリセルＭＣは、選択トランジスタ（ＭＯＳＦＥＴ）ＭＣＴと、記憶されている情報に応じて異なる抵抗を取る可変抵抗素子ＴＭＲとからなる。これらは、ビット線ＢＬ，ソース線ＳＬとの間に直列に接続された配置されており、ＭＣＴはワード線ＷＬによって制御される。ＳＡはセンスアンプであり、ビット線ＢＬと接続されており、ＳＡの活性化信号がＳＡＥである。センスアンプＳＡは、参照電圧Ｖｒｅｆとビット線ＢＬの電圧を比較し、その電圧差を増幅する。ＩＯは、後述するビット線ＢＬに読み出された信号をＳＡで増幅した結果を、カラム選択信号ＹＳで制御されるスイッチＳ１を介して、チップ又はメモリブロックの外へ出力する回路へ伝える信号であると共に、ＹＳで制御されるＳ１を介してメモリセルに書き込む信号をＳＡに伝える信号である。
【００１４】
ＬＡは、ＳＡで増幅された又はＩＯから取り込まれた信号の結果が出力されるＳＡＯの信号をラッチするラッチ回路である。ＬＡの出力がＬＡ１及びＬＡ２であり、一般には相補信号である。これは、書き込みドライバであるＷＤ１とＷＤ２へ入力している。ＷＤ１とＷＤ２は、書き込み活性化信号ＷＥによって活性化される。ＷＤ１はビット線ＢＬを駆動し、ＷＤ２はソース線ＳＬを駆動し、書き換え時にはこれによってメモリセルＭＣに流す電流の向きと大きさを制御する。なお、後述のように、読み出し時の電流の向きが、その時の書き込み信号にディスターブを与えない向きの場合は、再書き込みを行なわない動作もある。
【００１５】
図２ＡとＢに本発明の動作例を示す。読み出し動作と共に再書き込み動作を行う例である。ワード線ＷＬの信号で低レベルは０であり、高レベルがＶ１である。再書き込み動作の時は、ビット線ＢＬとソース線ＳＬも共に、低レベルは０であり、高レベルがＶ１である。このＶ１はここでは、３つの信号線で同一としたが異なっていても良い。例えば、ワード線ＷＬの高レベルは、他のビット線ＢＬ，ソース線よりも高くても良い。また、読み出し動作の時のビット線のプリチャージ電圧はＶ２であり、ここでは、Ｖ１よりも低い電位とする。従来例で述べたように、情報”０”と“１”の書き分けは電流の向きによって行なう。まず図２Ａは、読み出すメモリセルのＴＭＲの状態が反平行状態であり、高い抵抗を持った場合の例である。ビット線はＶ２にプリチャージされ、ソース線ＳＬは０のままである。このセルが選択されるとワード線ＷＬが０からＶ１のレベルとなる。この結果、ビット線にメモリセルの情報が読み出される。一定の時間ｔ１の後、ＳＡＥが０よりＶ１に切り替わり、センスアンプＳＡが活性化され読み出された信号は増幅される。この時、メモリセルの抵抗は高抵抗であるので、ビット線の電位は、参照信号電圧Ｖｒｅｆよりも高い。このため、この例ではＳＡＯでは高レベルＶ１となり、これがラッチ回路ＬＡにてラッチされる。読み出しを行なっている時間である、ｔ１とＳＡによる増幅、及びＬＡにてラッチされるまでの時間の総和は、書き換え時間より短く、例えば１０ｎｓである。
【００１６】
読み出し信号はラッチ回路ＬＡにてラッチされると、ＹＳが選択されて、これが制御するスイッチＳ１がオンし、ＩＯに読み出された信号を伝える。並行して、ＬＡの相補的な出力であるＬＡ１とＬＡ２は図に示すようにＬＡ１は高レベルＶ１となり、ＬＡ２は０のままである。ここで、書き込みドライバＷＤ１とＷＤ２の活性化信号であるＷＥが高レベルＶ１となり、ビット線ＢＬとソース線ＳＬに、読み出し信号と同じ信号を書き込む信号が印加される。つまり、ビット線ＢＬは０となり、ソース線ＳＬは高レベルＶ１となる。これによって、ソース線ＳＬよりビット線ＢＬに電流が流れ、ＴＭＲの状態は読み出し前の状態に再書き込みされることになる。これによって、読み出しの時に与えられたディスターブはリセットされることになる。
【００１７】
このように、本発明では、その後この読み出された信号と同じ情報を書き込むため、読み出し時のディスターブはリセットされメモリセルは安定な状態となるという特徴がある。また、センスアンプに取り込まれた後では、読み出し電流でメモリセルの情報が破壊されても本発明では再書き込みを行なうため、本来の情報が失われることはない。よって、書き換えを生じさせないための読み出し電流のマージンを取る必要がなくなり、比較的大きな電流で読み出しを行なうことができ、高速で読み出すことができるという特徴がある。
【００１８】
図２Ｂは、読み出された信号が図２Ａと逆であった場合である。同様に、ビット線ＢＬがＶ２にプリチャージされてワード線ＷＬが選択されて読み出しが始まるが、ここではメモリセル中のＴＭＲ状態は平行状態であり、その抵抗値は小さい。よって、一定の時間ｔ１後では、ビット線ＢＬの電位は参照信号電圧Ｖｒｅｆよりも低い。これがセンスアンプＳＡで増幅され、その結果がラッチＬＡへ伝わり、この情報に基づいて書き換えドライバＷＤ１とＷＤ２が動作する。すなわちＷＥが切り替わると、ビット線ＢＬを高レベルＶ１に、ソース線ＳＬを０に駆動する。これによって、ビット線ＢＬよりソース線ＳＬに電流が流れ、ＴＭＲの状態は読み出し時の状態に再書き込みされることになる。読み出し後には、図２Ａで説明したのと同様に、ＹＳが選択されて、これが制御するスイッチＳ１がオンし、ＩＯに読み出された信号を伝える。特徴は、図２Ａと同様である。読み出しの時に与えられたディスターブはリセットされることになる。
【００１９】
このように、本発明では、比較的大きな電流で読み出しを行なうことができる。なお、ＴＭＲ構造に従って、再書き込み時の電流の向き、すなわちビット線ＢＬとソース線ＳＬの電位関係は、本実施例の逆向きとしてもよい。
【００２０】
図３Ａ及び図３Ｂは、書き込みの動作例である。この例では、ＩＯの信号をＹＳで制御されるスイッチＳ１を介して、センスアンプＳＡに取り込み、これをラッチ回路ＬＡでラッチして、ラッチ回路ＬＡの出力に従い書き込みドライバＷＤ１とＷＤ２とを駆動することによりメモリセルへ信号を書き込む。図３ＡとＢは、メモリセルに書き込む情報“１”と“０”に応じて、ＩＯの信号が異なることに対応した例である。図３Ａは、例えば、“０”の書き込みに当たり、この時，スイッチＳ１で信号を取り込む時のＩＯの信号は、Ｖ１である。この信号がセンスアンプＳＡに入力し、ＳＡＥの信号でＳＡが活性化すると、対応した信号がＳＡＯに現れる。この信号がラッチ回路ＬＡでラッチされ、対応した出力がＬＡ１とＬＡ２に現れる。すなわち、ＬＡ１がＶ１であり、ＬＡ２が０である。これと共にＷＥが切り変わり、書き込みドライバＷＤ１とＷＤ２が動作して、ビット線ＢＬとソース線ＳＬとを駆動し、メモリセルに情報を書き込む。ソース線ＳＬがＶ１となっており、ビット線ＢＬは０である。図３Ｂは、“１”の書き込みに当たり、この時，スイッチＳ１で信号を取り込む時のＩＯの信号は、０である。この信号がセンスアンプＳＡで増幅され、ラッチ回路ＬＡに取り込まれ、図３Ａとは逆の極性をＬＡ１とＬＡ２に与える。すなわち、今度はＬＡ１が０であり、ＬＡ２がＶ１である。対応して、ソース線ＳＬが０、ビット線ＢＬがＶ１となり、これによってメモリセルに情報が書き込まれる。
【００２１】
図４Ａ及び図４Ｂは、図１のメモリセルアレーの主要な部分の他の動作例である。この例では、図２の例とは異なり、ビット線ＢＬのプリチャージ電圧が、再書き込み時の電圧と同じくＶ１である。これによって電源の種類を減らすことができる。また、回路構成によってはビット線ＢＬを制御する回路を簡単にすることができる。本実施例でも、読み出し時に、メモリセルに電流を流す時間を短くすることにより、メモリセルの情報を壊さずにその書き込み情報を読み出すことができ、これをセンスアンプＳＡで増幅し、その結果をラッチＬＡに取り込み、書き込みドライバＷＤ１とＷＤ２とで、ビット線ＢＬとソース線ＳＬに再書き込みに必要な電圧を与えることができる。なお、ＩＯ線への信号の読み出し波形は省略しているが、センスアンプに読み出された後の、Ｓ１を制御しての読み出しは、図２と同じである。
【００２２】
図４Ａと図４Ｂとは、メモリセルに書き込まれている情報が異なっているが、一定の時間ｔ１後に、ビット線の電位が、参照信号電圧Ｖｒｅｆよりも高いか低いかによって、その差をセンスアンプＳＡで増幅し、これをラッチ回路ＬＡに取り込み、書き込みドライバＷＤ１とＷＤ２と駆動する点は共通している。本実施例によれば、少ない電源数でありながら、短いパルス幅、又は印加時間で読み出しを行なうと共に再書込みを行うため、比較的大きな電流で読み出しを行なうことができるという特徴がある。更に、その後この読み出された信号と同じ情報を書き込むため、読み出し時のディスターブはリセットされメモリセルは安定な状態となるという特徴がある。なお、図２の例と同様に、センスアンプに取り込まれた後では、読み出し電流でメモリセルの情報が破壊されても再書き込みを行なうため、本来の情報が失われることはない。
【００２３】
図１〜図４を合わせて再度述べると、短いパルス幅、又は印加時間で読み出しを行なうと共に再書込みを行うことで、比較的大きな電流で読み出しを行なうことができ、更に、読み出し時のディスターブはリセットされメモリセルは安定な状態となるという特徴がある。よって、スケーリングが進んで、書き換えに電流に必要な電流が減少しても、比較的大きな電流で高速な読み出しが可能となり、また、同じ電流値で時間のみを変えて読み出しと書き換えを制御できるので制御も簡便となる。
【００２４】
図５は、図１に示すブロック図の回路構成例を示した図である。ここでは、メモリセル周りのみを示している。ビット線ＢＬＬ，ＢＬＲ、ソース線ＳＬＬ，ＳＬＲの間に、ワードドライバによってワード線ＷＬ１、ＷＲ１で駆動されるメモリセルＳＬＣ１、ＳＣＲ１が配置される。実際はメモリセルは一組のビット線、ソース線に対し、例えば５１２個など多数配置され、この多数のメモリセルを備えたビット線、ソース線対がチップ上には多数個配置されている。ＤＣＬ，ＤＣＲはダミーメモリセルであり、ワードドライバによってダミーワード線ＤＷＬ、ＤＷＲで駆動され、その流す電流は、メモリセルの取りうる情報“０”と“１”に対応した２つの状態の時に流れる電流値の中間となるように、この図の例ではＤＣＧを制御する。このＤＣＧの電圧には、温度特性を持たせＴＭＲ素子の温度特性に追随した温度特性をダミーメモリセルＤＣＬ，ＤＣＲが取るようにしておくこともできる。ダミーメモリセルは後述のように“１”の情報を記憶したメモリセルと“０”の情報を記憶したセルを用いて構成することもできる。
【００２５】
ＰＣはプリチャージ信号であり、この信号によって、ビット線ＢＬＬ，ＢＬＲはＶｄｄに、センスアンプＳＡの入力部はＶｄｄ’に、夫々、プリチャージ用ＭＯＳＦＥＴを介して、プリチャージされる。ＲＥは読み出し時にビット線ＢＬＬ、ＢＬＲとセンスアンプＳＡを接続する信号であり、読み出し用ＭＯＳＦＥＴを制御する。センスアンプＳＡは信号ＳＡＥによって活性化される。その出力がＳＡＯであり、本実施例ではこれはセンスアンプＳＡの負荷抵抗も兼ねたラッチ回路ＬＡに接続されている。また、ラッチ回路ＬＡは、センスアンプＳＡで検出された信号差を更に増幅する機能も有している。なお、センスアンプの出力結果は、チップ内部のＩＯ線ＩＯＲ、ＩＯＬに選択信号ＹＳで選択されるＭＯＳを介して接続されており、読み出し結果をＩＯ線に伝える。
【００２６】
これらのプリチャージ用ＭＯＳＦＥＴ、読み出し用ＭＯＳＦＥＴ、センスアンプＳＡ、及び、ラッチ回路ＬＡで読み出し回路を構成する。なお、読み出し回路の具体的な実現方法は、様々考えられるが、要は、読み出し回路は、選択されたメモリセルに電流を流すことにより情報を読み出すようになっていればよい。
【００２７】
次に、ＷＥは、このラッチ回路ＬＡの出力が接続されている書き換えドライバＷＤ１Ｒ、ＷＤ２Ｒ、ＷＤ１Ｌ、ＷＤ２Ｌの起動信号である。この書き換えドライバの出力はＷＥＬ、ＷＥＲで制御されるＭＯＳＦＥＴによって(書き換えドライバの一部と見なしても良い)、再書き込みのために、ビット線ＢＬＬ，ＢＬＲ、ソース線ＳＬＬ，ＳＬＲに電気的に接続される。これは通常の書き込みにも使用される。これらの書き換えドライバＷＤ１Ｒ，ＷＤ２Ｒ，ＷＤ１Ｌ、ＷＤ２Ｌ、及び、ＷＥＲ，ＷＥＬで制御されるＭＯＳＦＥＴで書き換え回路を構成する。なお、書き換え回路は、様々な具体的な実現方法が考えられるが、要は、”０”を書き込む場合と、”１”を書き込む場合で、メモリセル（トンネル磁気抵抗素子）に流れる電流の向きを変更することができるようになっていればよい。またこの図では、ＤＣＳで制御されるソース線を低電位とするＭＯＳトランジスタが、ＤＣＢで制御されるビット線を低電位とするＭＯＳトランジスタが配置される。
【００２８】
なお、図１においては、書き換え時のデータがＩＯ線からセンスアンプＳＡに入力された後、ラッチ回路ＬＡに入力していたが、図５においては、ラッチ回路ＬＡが、センスアンプＳＡで検出した信号差を更に増幅する機能も兼ねているため、書き換え時のデータをＩＯ線から直接ラッチ回路ＬＡに入力している。
【００２９】
図６は、図５の回路の動作例を示す図である。まず、読み出しを行う。ＰＣが高レベルから低レベルとなり、ＤＣＢが高レベルから低レベルとなり、ＲＥが立ち上がると、ワード線ＷＲ１が選択される。同時にこれと対となるダミーワード線ＤＷＬが選択される。これにより、ビット線ＢＬＲにメモリセルの情報に対応した変化が、ＢＬＬにダミーメモリのセルに対応した変化（点線）が現れる。ここでＳＡＥを変化させセンスアンプＳＡを起動させその結果をラッチ回路ＬＡに伝えることで、ＬＡ１とＬＡ２に大振幅信号が発生する。センスアンプにメモリセルの信号が読み出されたのでＲＥは元のレベル戻し、ビット線をセンスアンプから切り離して良い。ＳＡＥはラッチ回路ＬＡの状態保持のためにも必要なので、高レベルのままで保持する。この後、ＹＳを選択し、この読み出し信号はＩＯ線ＩＯＲとＩＯＬに伝えられる。既にこの状態では読み出しは終了しているので、ワード線ＷＲ１及びダミーワード線ＤＷＬを閉じ、また、ＤＣＢを元のレベルに戻す。これまでの実施例ではワード線は開いたままで再書き込みに移ったが、不要な電流を流さないために、このように一旦ワード線を閉じても良い。ワード線を開いたままの動作も、ＤＣＳとＤＣＢなどを左右で独立に制御する場合もあるが、可能である。次に、再書き込みに移る。なお、ＹＳを選択し、読み出し信号をＩＯ線に伝える動作は、再書き込み動作と並行で行うことで、再書き込み時間を隠蔽することができる。
【００３０】
再書き込みでは、まず、ＤＣＳとＤＣＢを低レベルとする。ここでＷＥ及びＷＥＲを変化させる。これによって、ラッチＬＡの情報がビット線ＢＬＲとソース線ＳＬＲに繋がり、再書き込み情報に応じてビット線ＢＬＲとソース線ＳＬＲの電位関係が確定する。同時にワード線ＷＲ１が選択され書き込みが始まる。書き込みが終了したら、ワード線ＷＲ１を閉じ、ＷＥ、ＷＥＲを元に戻し、またＰＣ、ＤＣＳ、ＤＣＢを元に戻す。適当な時期に、ＳＡＥ、ＹＳも戻す。このような動作例によって、本発明である読出しとその再書き込みの動作が完了するのである。
【００３１】
図７に、本発明の実施例を用いた時のメモリセルの抵抗の時間変化の実験結果の模式図の例を示したものである。ＴＭＲが平行状態であり低い抵抗を取る時、その抵抗値をＲ１、ＴＭＲが反平行状態であり高い抵抗を取るとき、その抵抗値をＲ２とする。書き込まれた状態とは逆の状態に書き込む電流を与えて、その抵抗の時間変化をプロットしたものである。この電流は充分な時間の間印加すると、つなり、長いパルスを与えると、このＴＭＲの状態を反転させる、つまり書き込むことができる値とする。図７の上図では、ＴＭＲが平行状態であった場合であり、電流をｔ０で印加すると抵抗Ｒ１を示す。時間ｔ１までかけてもこの抵抗値は変化しない。
【００３２】
つまり、ｔ１−ｔ０の時間間隔では、書き換えに必要な電流値は大きく、書き込みが起こりにくい。本発明では、この期間を利用して読み出しを行なう。次に、時間ｔ２まで電流をかけ続ける。すると、ｔ１とｔ２の間のいずれかの時点で書き換えが起こり、抵抗値はＲ２に変化する。ｔ１とｔ２の間のどの時間ポイントで変化するかは、ＴＭＲが持つ特徴である熱安定性や周囲温度などによって変わるが、ｔ１−ｔ０の時間幅（パルス幅）では変化しない、つまり書き換わらないが、ｔ２まで印加し続けｔ２−ｔ０の時間幅（パルス幅）では書き換わるという性質を持つ。
【００３３】
本発明は、この現象を利用したものである。図７の下図では、ＴＭＲが反平行状態であった場合であり、電流をｔ０で印加すると抵抗Ｒ２を示す。同様にｔ１−ｔ０の時間幅、パルス幅では変化しないが、ｔ２−ｔ０の時間幅、パルス幅では書き換わる。図に示すとおり、最初の状態が平行状態か、反平行状態かで、変化しない時間は異なるが、両者を共に満たす、ｔ１−ｔ０の時間幅では変化しないが、ｔ２−ｔ０の時間幅では書き換わるという条件は容易に見出すことができる。特に、再書込みを行うため、ｔ１は、書き換えフェーズとの間のマージンを取る必要がなくなるため、条件が見出しやすい。
【００３４】
図８は、実験結果の模式図に本発明の図２の動作に対応した電流と時間を書き加えた例である。読み出しはｐの点に相当し、電流がｉ１、時間がｔ１で行う。再書き込みはｑの点に相当し、電流がｉ２、時間がｔ２で行う。読み出し点ｐは、書き換えが起こる特性である（ａ）に対して、時間は短く、電流も充分に小さい。しかしながら、再書き込み点ｑに対しては、電流を大きく下げてはいない。６０％から４０％程度である。このように取ることによって、読み出し電流を大きく下げることなく、高速な読み出しを行なうことができ、その後の再書き込みに必要な読み出し情報を得ることができるのである。
【００３５】
図９は、本発明の実施例を用いた他の実験結果の模式図の例を示す。温度を変えたときのものである。横軸に電流を流す時間、すなわちパルス幅、縦軸にメモリセルに流れる電流を示している。ここで、実線で示した２つの曲線（ａ）と（ｂ）は、本発明で用いるメモリセルのそれぞれ低温及び高温での書き換えに必要なパルス幅と必要な電流値を示すものである（作図の都合上、折れ線になっているがこれは一般に同様な傾向を示す滑らかな曲線である）。
【００３６】
これらは、従来例で示したＴＭＲ素子構造、及びその様々な変形例に共通の特性である。（ａ）は低温時であり、（ｂ）の高温時であり、同じパルス幅では低温時は高温時よりも電流値が大きい。この低温とは、例えば製品仕様において保証する最低温度と同じ又はより低い温度であり、高温とは同様に製品仕様において保証する最高温度と同じ又はより高い温度である。また、両曲線ともにパルス幅が短くなると必要な電流値が増加する。この増加はパルス幅が例えば１０ｎｓ以下で顕著となる。
【００３７】
このような特性を示すメモリセルに対し、本発明では以下の考え方に基づく動作を特徴とする。まず、読み出しと再書き込みとでメモリセルに同じ電流値ｉ１を流して行う方式、即ち、図４の実施例の方式について説明する。この電流値は、書き込み時間ｔ２において、低温における必要書き換え電流よりも大きな電流値である。低温の方が高温より大きな書き換え電流が必要である。よって、この電流値ｉ１にて再書き込み時の印加時間ｔ２であれば、如何なる温度でも確実に再書き込みを行うことができる。これが第１の特徴である。第２の特徴としては、電流値ｉ１において、読み出しのパルス幅ｔ１を、高温での曲線（ｂ）で示される書き換え特性において、書き換えが起こらない短いパルス幅に設定する。低温の方が高温よりも書き換えは起こりにくい。これによって、如何なる温度でも安定な読み出しを行なうことができる。このような設定することで、製品仕様の全温度領域で安定な読み出し＋再書き込み動作を行うことができるという特徴があり、動作が安定した高信頼な半導体記憶装置を実現できるのである。
【００３８】
図１０は、温度を考慮した実験結果の模式図に本発明の図２の動作に対応した電流と時間を書き加えた例である。読み出しはｐの点に相当し、電流がｉ１、時間がｔ１で行う。これにより、書き込みが起こり易い、すなわち読み出しでより不安定となる高温での特性（ｂ）に対して充分に安定な読み出しを行なうことができ、その後の再書き込みに必要な読み出し情報を得ることができる。再書き込みはｑの点に相当し、電流がｉ２、時間がｔ２で行う。これにより、書き込み難い低温の特性（ａ）に対して充分な書き換え電流を供給できる。以上から、この例のように電流値（ワード線電圧とビット線電圧とで制御できる。図２はワード線電圧は変えずに、ビット線電圧を変えた例である）と印加時間を選択すれば、広い温度範囲において、再書き込み動作を伴う読み出しを安定に行なうことができるのである。以上のように動作温度を考慮した場合、電流値を書き込みと読み出しの方を小さくした方がより安定した動作を実現することができる。この際に再書込みを行うことで、読み出し電流のマージンを小さくできるので、高温での読み出し電流を大きくすることが可能となる。
【００３９】
図１１はトランジスタ又は微細化加工ルールの世代毎の本発明の実施例を説明する図である。この図で横軸は、メモリ素子を作成する加工ルール、又は最小寸法を示している。横軸で右に行くほど加工ルールが小さくなる、すなわち微細化、スケーリングが進んだ状態を示す。縦軸は書き込み及び読み出しの電流を示す。例えば９０ｎｍのルールでは、ＴＭＲ素子の平面寸法を９０ｎｍ×９０ｎｍとしたりする。ＭＯＳトランジスタの最小寸法とＴＭＲ素子の最小寸法は異なっていても良い。例えば、４５ｎｍのルールのＭＯＳトランジスタを用いたメモリセルであっても、ＴＭＲ素子の平面寸法は９０ｎｍ×９０ｎｍであって良い。或いは逆に、ＴＭＲ素子の加工ルールがＭＯＳトランジスタの加工ルールよりも進んだものであっても良い。
【００４０】
この図に示すように、スピン注入型ＲＡＭにおいては、スケーリングが進み微細な素子となると、書き込みに必要な電流は減少する。一方、読み出し電流は、読み出しディスターブを避けるためには、一般的にはこれよりも小さくとる必要がある。この図では、およそ一桁小さな値を選択した例を示している。しかしながら、そうすると微細化が進み書き込み電流が小さくなった領域では、読み出し電流の値が小さくなり過ぎるという課題が生じる。これは、読み出し電流を例えば書き込み電流の１／３に選んだとしてもいずれは同じ課題が生じる。そこで、本発明では、読み出し電流がある一定値以下の条件では、これ以上下げることを回避することができる。これは、図７〜図１０に示したように書き換えに必要な電流がその印加時間に依存することに気づき、また、再書込みを行うことで読み出し電流を大きく取れることを活かした本発明の創作によるものである。
【００４１】
図１２に示したように、読み出しと再書き込みの電流値をある加工ルールの世代からまったく同じとする思想も本発明であれば具現化できる。動作例は図４で説明した通りである。
【実施例２】
【００４２】
図１３は、本発明の第２の実施例を示す図である。本発明の思想は、読み出しディスターブを受けたメモリセルに対して再書き込みを行い、この読み出しディスターブの影響を無くすことである。一方、読み出し時の電流を流す向きが、その時に記憶されている状態にとって、ディスターブに当たらない場合がある。一般に読み出しは一方向で行われる。例えば、ビット線側に自由層が接続された構成において、ビット線からソース線へ、つまり自由層から固定層への電流の向きで読み出しを行なうことを考える。この時、電子は固定層から自由層へ流れるが、スピン注入方式の原理に従い、自由層を固定層と平行にする働きを持つスピン状態である電子のみが自由層に流れる。よって、元々記憶されている状態が、平行状態であれば、この読み出しではディスターブは生じない。よって、再書き込みを行なう必要は無い。
【００４３】
本実施例では、このような場合には再書き込みを行なわないというものである。そうすることで、再書き込みに必要な書き換えドライバによるビット線又はソース線の駆動が不要となり低電力とすることが可能となる。このために、本実施例では、書き換えドライバの制御信号が２系統用意されている。すなわち、通常の書き換え動作時には、書き換え信号ＷＥを用い、読み出しに続く再書き込み時には再書込み信号ＷＥＲＥを用いる。再書込み信号ＷＥＲＥが入力されると、読み出しの電流方向に一致する方向では書き込みが起こらない。これは、例えば、上記の例では、読み出しがビット線からソース線へ向かう向きであれば、再書き込み時には、ビット線を高レベルにはしない動作とすれば良い。読み出された結果が、再書き込みを行なう場合はビット線を高いレベルに、ソース線を０Ｖに、すなわち、読み出しと同様にビット線からソース線へ向かう向きである場合は、ビット線は高いレベルにはならず、書き換えは起こらない。一方、読み出された結果が、再書き込みとしてビット線を０Ｖに、ソース線を高レベルにする場合は、そのままこの電圧が印加されることになる。
【００４４】
具体的な回路構成は様々考えられるが、上記の考え方に従い、ＷＥとＷＥＲＥとで論理を取ったり、或いは、予め定めた読み出し電流方向、即ち、ディスターブが起こらない条件では、書き込みドライバの片側のみを不活性にする簡単な回路構成などがある。例えば、読み出しがビット線からソース線への電流方向であった場合、再書き込みの時にこの方向の電流での動作は不要となる。この時は、図５のＷＤ１ＲやＷＤ１Ｌで再書き込みモードでは、ＷＥやＷＥＲ、ＷＥＬで書き込み動作が始まってもＷＤ１ＲやＷＤ１Ｌの出力は常に低レベルとなるようにすれば良い。これは、ＷＥＲＥによってこの信号が低レベルであれば、常にＷＤ１ＲやＷＤ１Ｌの出力は低レベルとなる論理を追加すれば良い。具体的な例としては、様々あるが、ＷＤ１ＲやＷＤ１Ｌを３入力ＮＡＮＤ＋インバータとして、３入力のひとつをＷＥＲＥとし、ＷＤ２ＲやＷＤ２Ｌのインバータ一段を二段にする例がある。
【００４５】
再書込みをするか否かの判断は、読み出しを行なうメモリセルのビット毎に行なうことができる。よって、本実施例では再書き込み時の電力を小さくすることができる。一般に、データのパタンは、時間平均、又は複数の読み出しビットで平均すると、“１”と“０”とはランダムにほぼ半数づつとみなすことができる。よって、この場合は、再書き込みが半数のセルでしか行なわれないので、この部分の電力は半減するのである。
【実施例３】
【００４６】
図１４は本発明の第３の実施例を示す図である。このように、ＷＥＲＥが選択されても、その読み出し電流方向ではディスターブが起こらない場合は，ラッチ回路がその方向への書き込み動作の信号を書き込みドライバに出力しない方式も取れる。図１５Ａ及びＢが図１４の動作例である。この例では、読み出し時の電流の方向は、ＴＭＲ素子中の自由層を固定層と平行な向きにしようとする向きのスピンを有する電子が自由層に流れる方向とする。すなわち、読み出された結果が、平行状態であった時、この読み出しは読み出されたメモリセルのＴＭＲ素子にまったくディスターブを与えていない。よって、再書き込みを行なう必要はない。
【００４７】
図１５Ａは、メモリセルの抵抗は高抵抗状態である場合とする。ワード線ＷＬの信号で低レベルは０であり、高レベルがＶ１である。再書き込み動作の時は、ビット線ＢＬとソース線ＳＬも共に、低レベルは０であり、高レベルがＶ１である。ビット線はＶ１にプリチャージされ、ソース線ＳＬは０のままである。このセルが選択されるとワード線ＷＬが０からＶ１のレベルとなる。この結果、ビット線にメモリセルの情報が読み出される。一定の時間ｔ１の後、ＳＡＥが０よりＶ１に切り替わり、センスアンプＳＡが活性化され読み出された信号は増幅される。この時、メモリセルの抵抗は高抵抗であるので、ビット線の電位は、参照信号電圧Ｖｒｅｆよりも高い。メモリセルは、読み出されている間、この読み出し電流でディスターブを受けている。読み出し電流の方向は、自由層を固定層と平行にする方向の電流であるが、メモリセル内の自由層は固定層と反平行のため（よって抵抗は高く、ビット線に読み出された信号は参照信号電圧Ｖｒｅｆよりも高い）である。このため、この例ではＳＡＯでは高レベルＶ１となり、これがラッチ回路ＬＡにてラッチされる。ここで、再書き込み時の再書込み信号ＷＥＲＥが立ち上がる。ここでは、ディスターブを受けた方向であるので、ラッチ回路はＬＡ１がＶ１、ＬＡ２が０となって、反平行方向への再書き込みを行う。
【００４８】
一方、図１５Ｂは、メモリセルの抵抗が低抵抗状態、すなわち、ＴＭＲ素子の自由層と固定層の状態が平行である場合である。ここでは、一定の時間ｔ１の後では、ビット線の電位は、参照信号電圧Ｖｒｅｆよりも低い。この時は、メモリセルは、読み出されている間、この読み出し電流ではディスターブを受けてはいない。よって、再書き込みは不要である。ＳＡＥが０よりＶ１に切り替わり、センスアンプＳＡが活性化され読み出された信号は増幅され、ＳＡＯでは０となり、これがラッチ回路ＬＡにてラッチされる。この時は、再書き込み時の再書込み信号ＷＥＲＥが立ち上がっても、ＬＡ１もＬＡ２も０のままである。よって、再書き込みは行なわれず、このための電力も消費されないという特徴がある。
【００４９】
具体的な回路構成例としては、ラッチ回路ＬＡの出力に、ＷＥＲＥにより制御されるスイッチを設けると共に、ＷＤ１，ＷＤ２の入力を０とするプリチャージ回路を設ける。また、ＢＬＲ側が選択された場合は、ＬＡ１に設けられたスイッチを導通状態とし、ＢＬＬ側が選択された場合は、ＬＡ２に設けられたスイッチを導通状態とするように制御することで実現できる。
【実施例４】
【００５０】
図１６は本発明の第４の実施例を示すメモリセルとその関連回路の回路図である。ここでは、ビット線ＢＬとコモンソース線ＣＳＬとの間に選択トランジスタとＴＭＲ素子とが配置されている。コモンソース線ＣＳＬの一定の電圧をＶＣＳＬとする。この実施例においては、コモンソース線ＣＳＬの電圧は、読み出し及び書き換え動作時は一定の電圧ＶＣＳＬであるという特徴がある。これによって、駆動回路やアレー構造を簡単にすることができる。図１７に図１６の回路の動作例を示す。ワード線ＷＬの信号で低レベルは０であり、高レベルがＶ１である。ビット線ＢＬは、ソース線ＳＬも共に、低レベルは０であり、高レベルが読み出し時のプリチャージ電圧はＶＢ１であり、書き込み時はＶ２である。ＶＣＳＬは、低レベル０と、高レベルＶ１間に来るように設定する。通常は、Ｖ１の半分の電圧である。
【００５１】
図１７（ａ）の読み出し動作では、ビット線は、ＶＣＳＬよりＶ２にプリチャージされ、ワード線ＷＬが選択されたことにより読み出しが行なわれる。ここでは、メモリセル中のＴＭＲ素子は反平行状態であり、その抵抗は高い。よって、ビット線はＶｒｅｆより高い電圧となり、ここには波形は示していないが、これまでの実施例の説明と同様にセンスアンプＳＡで増幅され、ＩＯに読み出されると共に、ＬＡにラッチされ、再書き込みが可能となる。この（ａ）の例では、書き込みドライバＷＤ１によって、ビット線はＶ１となり、また、コモンソース線ＣＳＬはＶＣＳＬであるため、再書き込みのための書き換え電流が流れることとなる。
【００５２】
一方、図１７（ｂ）は、メモリセルに（ａ）とは逆の情報が書き込まれていた場合である。ここでは読み出しにより、ビット線はＶｒｅｆより低い電圧となり、ここには波形は示していないが、センスアンプＳＡで増幅され、ＩＯに読み出されると共に、ＬＡにラッチされ、再書き込みが可能となる。ここでは、書き込みドライバＷＤ１によって、ビット線は０となる。これは、コモンソース線ＣＳＬよりも低い電圧であり、（ａ）の場合とは逆の向きの電流がＴＭＲ素子に流れることになる。このようにして、本動作例では、読み出し情報に応じて再書き込みを行なうことができる。読み出しの時間や、ビット線のプリチャージ電圧などは以前の実施例に述べたとおりである。読み出し時間は短く取り、よって、読み出し電流は大きく取る事ができ、安定な読み出しが可能となる。なお、読み出し＋再書き込みの時、他の実施例で述べたように、読み出し電流の方向がディスターブを与えない方向であることが読み出しでわかった時、再書き込みは行なわずに終了することもできる。
【実施例５】
【００５３】
図１８は、本発明の第５の実施例を示すメモリセルとその関連回路の概念の回路図である。ラッチ回路と書き換えドライバＷＤ１，ＷＤ２との間に書き換え制御回路ＷＣＴが挿入されている。書き換え制御回路ＷＣＴは、ラッチ回路ＬＡの出力を受けて、本来の書き込み動作の前に書き込むべき信号の逆の情報をまず書き込み、連続してその逆となる本来書き込むべき信号を書き込むように書き換えドライバＷＤ１，ＷＤ２を制御する。すなわち、メモリセルに流れる電流が、一回の書き込み毎に双方向に流れることになる。これは通常の書き込みの時も同様な動作とすることができる。これによって、メモリセルの信頼性が向上できるという特徴がある。これによって書き換えを繰り返しても、トンネル酸化膜に発生するトラップは数も少なく、分布を偏ることはない。また、自由層のある部分が確率的に逆方向に回転する現象も抑えられる。
【００５４】
図１９は、図１８の実施例の動作例である。読み出しは、通常と同じである。（ａ）では、Ｖｒｅｆよりも高いビット線電圧が読み出し結果である。再書き込み動作においては、本来の書き込み動作は、ビット線をＶ１に、ソース線を０として、ビット線からメモリセルを介してソース線に流れる電流の向きである。本発明では、その前に（ａ）の期間（Ｒ）に示すように、ビット線をＶ１に、ソース線を０として、この本来の書き込みで流す電流とは逆の向きの電流を流す。その後、期間（Ｎ）で本来の書き込みを行なうのである。（ｂ）は読み出し結果が、（ａ）とは逆の結果の場合であるが、再書き込みの動作は同様に、本来の書き込みで流す電流とは逆の向きに書き込みを行なう期間（Ｒ）と、本来の書き込みを行なう期間（Ｎ）とが存在する。なお、ソース線をコモンソース線として一定の電圧とする場合も、ビット線の電位をこのコモンソース線の電圧の上下に駆動することにより、同様な書き込みを行なうことができる。
【００５５】
以下、上述の実施例１〜５に共通な部分について言及する。
＜メモリセルアレー＞
図２０は図１のメモリセル廻りの回路でメモリセルアレーを組んだＡＲＹ１１、ＡＲＹ１２と、チップ外への入出力端子ＤＱまでの構成例を示した例である。なお、本図では、図１の実施例にあわせた記載となっているが、その他の実施例にも適用可能なのは言うまでもない。対応するビット線Ｂ１〜Ｂ４、ソース線Ｓ１〜Ｓ４に接続されたＭＣ１１，ＭＣ１２〜ＭＣ４２はメモリセルであり、ＭＣ１１に示したように各々はＴＭＲ素子ＴＭＲと選択トランジスタＭＣＴとで構成されている。ワード線ＷＬ１、ＷＬ２によって、各メモリセルの選択トランジスタが駆動される。ＳＡ１〜ＳＡ４はセンスアンプであり、ＬＡ１〜ＬＡ４はセンスアンプのセンス結果の格納するラッチ回路であり、ＷＤ１１・ＷＤ１２〜ＷＤ４１・ＷＤ４２は、書き換えドライバである。
【００５６】
ＡＲＹ１１のセンスアンプはＹＳ信号ＹＳ１で選択され、ＡＲＹ１２のセンスアンプはＹＳ信号ＹＳ２で選択される。この例では、各メモリセルアレーＡＲＹ１１、ＡＲＹ１２からは、４本の内部入出力ラインＩＯ１〜ＩＯ４へセンスアンプの結果が伝えられる構成となっている。このＩＯ１〜ＩＯ４と各メモリセルアレーＡＲＹ１１、ＡＲＹ１２との接続が、ＹＳ１、ＹＳ２によって行なわれる。なお、メモリセルアレーは実際はもっと多く配置され、これに対応したワード線、ＹＳ信号が用意される。内部入出力ラインＩＯ１〜ＩＯ４は、マルチプレクサＭＵＸ１にてひとつが選択され、チップ外への入出力端子ＤＱへその信号が出力される。外部からのデータの入力も同様であり、ＤＱからの信号は、ＭＵＸ１で各ＩＯ１〜ＩＯ４に振り分けられ、ＹＳ信号によって書き込むべきアレーへ信号が伝えられる。このようなアレー構成例によって、本発明をメモリアレーとして実現することができる。
【００５７】
＜チップ制御回路＞
図２１は、図２０のメモリセルアレーを制御するチップ上の制御回路例を示したものである。ＣＨＩＰはこのメモリチップ又はこのメモリ部分を含んだ装置のチップであり、Ｖｄｄは外部電源であり、Ａｉはアドレス信号、Ｃｌｏｃｋはクロック信号、Ｃｏｍｍａｎｄはコマンド信号、ＤＱは入出力信号である。Ｃｏｍｍａｎｄは専用の信号の場合もあれば、これらから合成された信号の場合もあり、これらを纏めて示している。他に、グラウンドへも接続されており、また、無線などのインタフェースを備える場合もある。ＯＶＧは内部電圧発生回路であり、Ｖｄｄとグラウンドから、内蔵する基準電圧発生回路を基に、内部のＶｄｄ、Ｖｄｄ’、Ｖｄｌ１、Ｖ１、Ｖ２といった、Ｖｄｄよりも低い電圧、高い電圧、又はほぼ同じながら安定化された電圧をチップ上の回路に給電する。
【００５８】
ＣＭＤは、外部入力のバッファ回路や、コマンド信号より内部信号を発生する回路であり、センスアンプ起動信号ＳＡＥや、書き込みイネーブル信号ＷＥなどを発生する。ＤＥＣは、アドレス信号から選択すべきワード線を選択するデコード回路であり、ＷＬＤはワードドライバであり、ワード線ＷＬ１などを駆動する。ＹＳＤは、アドレス信号から選択すべきＹＳ信号ＹＳｉを選択するデコード回路及びドライバ回路である。ＩＯｋは内部ＩＯ信号であり、ＭＵＸとＤＯＢは、ＩＯｋより、ＤＱへの出力を選択、駆動したり、ＤＱからの入力を分配したりする回路である。アレー内でＭＣで現したものがメモリセルであり、実際の構成は図２０のＭＣ１１のようなものである。本実施例により、本発明を実現し、クロック信号で同期してデータの授受を行なうメモリを実現できる。
【００５９】
図２２は、図２１の回路の動作例である。クロック信号Ｃｌｏｃｋに同期して、コマンド信号Ｃｏｍｍａｎｄとして、ＡＣＴが入力するとワード線が立ち上がり、ＳＡＥでセンスアンプが活性化されて読み出し信号が得られる。ＳＡｉは、複数のＳＡの出力を纏めて示している。センスアンプに読み出し信号が得られると、以下の動作と並行してここでは示していないが、これまでの実施例にしめしたように再書き込み動作が進行する。Ｒｅａｄが入力するとＹＳが立ち上がり、ＩＯに読み出し信号が現れ、これがＤＱに順次出力される。Ｗｒｉｔｅが入力すると、ＤＱよりの入力を、ＩＯに分配し、センスアンプを介してＰＲＥの信号によってメモリセルに書き込んで行く。これによって、クロック信号に同期した本発明の動作ができる。
【００６０】
＜メモリセルアレーの具体的構成例＞
図２３は、本発明に用いるメモリセルの断面構造例（ａ）を、その回路図（ｂ）と共に示したものである。Ｓｉ基板上にＭＯＳトランジスタ（ＭＯＳＦＥＴ）を形成し、これは選択トランジスタとなる。ＤはこのＭＯＳトランジスタのドレイン領域、ＳはこのＭＯＳトランジスタのソース領域であり、電気的な動作は必要に応じて相互にソースにもドレインにもなりえる。ＷＬはワード線に接続しているゲートである。この選択トランジスタとなるＭＯＳトランジスタに、ソース線ＳＬとビット線ＢＬが金属配線で構成されている。またこの例では、ＴＭＲ素子ＴＭＲは、ＭＯＳトランジスタのドレイン領域Ｄと接続した金属配線ＢＥとビット線ＢＬとの間に配置されており、その配置されている場所は、ドレイン領域Ｄと金属配線ＢＥとを接続しているこの図で縦の金属配線と接した領域とは異なる場所にある場合もある。プロセスによっては、これによって金属配線ＢＥのより平坦な表面の上にＴＭＲ素子を作成できるので、良好な特性を持つＴＭＲ素子となる。なお、この図で注意しておくが、金属配線ＢＥとドレイン領域Ｄとを接続するこの図で縦の金属配線は、ソース線ＳＬとは接続されておらず、ソース線ＳＬの背後を通過している。このような断面構造例のメモリセルを用いて本発明の動作を行うことができる。
【００６１】
図２４は、本発明に用いる他のメモリセルの断面構造例（ａ）を、その回路図（ｂ）と共に示したものである。一つのセルあたり、基本的に同時に選択される２本のワード線ＷＬを有している。この構成では、断面構造例（ａ）に示すように隣り合うセルとは、そのセルのワード線の電圧０Ｖ、すなわちゲート電圧が０Ｖでありこれによって電気的に絶縁する。これによって、トランジスタをメモリセルあたり２個用いながら、小さなレイアウト面積とすることができる。このような断面構造例のメモリセルを用いて本発明の動作を行うことができる。
【００６２】
図２５はＴＭＲ素子部分の実施例を示したものである。従来例でも説明したようにトンネル磁気抵抗素子ＴＭＲには、少なくとも２つの磁性層があり、１つは、スピンの向きが固定されている固定層ＰＬ、他方はスピンの向きが固定層に対して、（ａ）の平行状態、（ｂ）の反平行状態の２状態をとる自由層ＦＬからなる。これらの膜の間にはトンネル障壁膜ＴＢがある。この構造をより詳しくした例を（ｃ）に示す。金属配線ＭＬとビット線ＢＬは図３に対応したものである。この図でも固定層ＰＬ、自由層ＦＬ、及び、トンネル障壁膜ＴＢがある。
【００６３】
まず、金属配線ＭＬの上には、金属層１０８が置かれる。この上に固定層ＰＬが配置されるが、この図では１０３と１０２の２層構造となっている。１０３は反強磁性体膜であり、１０２は強磁性体膜である。このように反強磁性体膜１０３を強磁性体膜１０２に合わせることによって、最初に定めた磁化の向きが強固に固定されることになる。これによって、書き換えの電流などでは磁化が変化しない固定層ＰＬとなる。その上にトンネル障壁膜ＴＢが置かれ、その上に自由層ＦＬが置かれる。トンネル障壁膜ＴＢはＭｇＯなどの絶縁膜である。自由層ＦＬは、この例では、１０４、１０５、１０６の多層構造となっている。１０４と１０６は強磁性体膜であり、１０５はＲｕ（ルテニウム）などの金属である。また、１０４と１０６の磁化は互いに反平行となるようにしてあり、ここでは、２つの強磁性体膜で金属層を挟んだ構造としたが、これを増やして４つの強磁性体膜を用いてそれらの互いの間に金属層（この場合は合計で３層が必要となる）を挿入した構造としても良く、更に多層でも良い。このようにすることで、熱の擾乱による自由層ＦＬの磁化の向きの揺らぎに対する耐性を高めることができる。一般に温度が上がると熱によって自由層ＦＬの磁化の向きが揺らぎやすくなり、書き込んだ向きと逆の向きに回転してしまう確率が高くなる。しかしながら、このような多層構造をすることによってこの逆に方向に回転してしまう確率を実用上問題無い低いレベルに抑えることができる。また、書き換えを行なう電流のしきい値を低く抑えることができる。この自由層ＦＬの上部は金属層１０７を介してビット線ＢＬと接続されることになる。この例のようなＴＭＲ素子を本発明の動作を行なうことができる。
【００６４】
図２６は、本発明を実現する他のメモリセルアレーのＴＭＲ素子の部分を模式的に示したものである。この実施例では、自由層と固定層の磁化の向きがトンネル障壁層に対して水平ではなく垂直となっている。このような材料を選択することで熱による擾乱に対してＴＭＲ素子の２つの状態（平行と反平行）が安定なメモリ素子とすることができる。これに本発明の温度制御や、再書き込みを行う方式を適用した実施例では、スケーリングが進んでも、広い温度範囲で安定に動作するメモリ動作を実現できるという特徴がある。このような構造のＴＭＲ素子を適用した様々なメモリセルを用いて、本発明の特徴である本来の書き換え信号の前にこれとは逆特性の書き換え信号を与える動作を実現できる。
【００６５】
図２７は、本発明の実施例を実現するメモリセルアレーの他のレイアウト例である。グローバルビット線の下にローカルビット線とソース線を配置する場合の実施例である。上位のグローバルビット線は示していない。メモリセルの面積は、ワード線あるいはビット線の配線ピッチを２Ｆとした場合８Ｆ２である。また、図２８は図２７のＡ−Ａ‘間の断面図と周辺回路の断面図を示している。図２９はＢ−Ｂ’間の断面図、Ｃ−Ｃ‘間の断面図を示している。
【００６６】
メモリセルは、１つのｎＭＯＳトランジスタとトンネル磁気抵抗ＴＭＲからなる。ワード線ＷＬはトランジスタのゲートＧＰに接続される。ゲート材料は、Ｐ型ポリシリコンやＰ型ポリシリコンの上部にシリサイドあるいは、タングステン（Ｗ）が積層され、低抵抗化されている。メモリセルトランジスタは、ｐ型の半導体領域ｐＷＥＬ中に形成される。ｐ型半導体領域ｐＷＥＬは、ｎ型半導体領域ＤＷＥＬの中に形成され、このＤＷＥＬはＰ―Ｓｕｂ上に形成される。ｎＭＯＳトランジスタの拡散層ＬＮの一方には、ソース線コンタクトＳＬＣが配置される。ソース線コンタクトは、隣接するメモリセルと共有化して小面積化している。ソース線コンタクト上には、ワード線と直行する方向にソース線が配線される。ソースコンタクトが配置されない拡散層ＬＰには、トンネル磁気抵抗ＴＭＲに接続される下部電極コンタクトＢＥＣが配置される。下部電極コンタクトＢＥＣはトンネル磁気抵抗が配置される下部電極ＢＥに接続される。下部電極ＢＥ上には、複数の磁性体膜とトンネル膜からなるトンネル磁気抵抗ＴＭＲが配置される。トンネル磁気抵抗ＴＭＲには、少なくとも１層のトンネル膜ＴＢとその両側に配置される固定層ＰＬと自由層ＦＬが含まれる。磁性体の固定層ＰＬでは、内部の電子のスピンの向きが一定方向に固定されている。一方、磁性体の自由層ＦＬでは、内部の電子のスピンの向きが固定層に対して平行・反平行状態の２状態のいずれかの状態にある。
【００６７】
本構成では、トンネル膜ＴＢと下部電極の間に固定層ＰＬが配置され、トンネル磁気抵抗ＴＭＲの上層に配線されるビット線ＢＬとトンネル膜ＴＢの間に自由層ＦＬが配置される。ビット線は、ワード線と直交し、ソース線と平行に配線される。トンネル磁気抵抗ＴＭＲはビット線配線方向がワード線配線方向に比べて長い長方形あるいは、楕円形状になっている。これにより、自由層ＦＬのスピン方向の保持特性がよくなる利点がある。このような断面構造のメモリセルを用いて、本発明の動作を行なうことができる。
【００６８】
図３０は、本発明を実現する他のメモリセルアレーの断面構造例を示した図である。メモリセルトランジスタを縦型ＭＯＳで構成したものであり、メモリセル面積を、Ｆを加工の最小寸法として、４Ｆ２まで低減できる。ＰＬは固定層、ＦＬは自由層、ＴＢはトンネルバリアでありＴＭＲ素子を形成している。この図ではＰＬが上部にあるが、ＰＬがＦＬよりも下部にあっても良い。また、縦型ＭＯＳとの高さ方向の配置の順番もこの図とは異なる順番でも良い。ＧＡがゲートであり、上下のｎ＋領域がソース及びドレインであり、ｐ領域にゲートＧＡに印加される電圧によって通常のＭＯＳと同じ動作をする。ゲートＧＡはｐ領域を環状に包む場合もあれば、２方向から或いは３方向から縦型構造の面を制御する場合もある。また、縦型ＭＯＳとしてはこの図はｎＭＯＳであるが、ｐＭＯＳでも構成できる。
【００６９】
図３１は、この構造の平面図である。図３０に対応しているが、構造を説明するために、４つのセルで表示する層を変えて示している。右下のセルは、ソース線ＳＬとトランジスタ領域とゲート配線を示している。右上は、これにＴＭＲ素子を形成する台座のメタル層であるＢＥが載った状態を示している。左上はこれにＴＭＲ素子ＴＭＲが載った状態であり、左下がビット線ＢＬを被せた状態である。このような構造のメモリセルを用いて、本発明の動作を行なうことができる。
【００７０】
＜参照電圧の発生方法＞
図３２に本発明に用いるＴＭＲ素子の温度特性例を示す。本発明の読み出し及び再書き込みはこの特性例を考慮して、その流す電流を決定している。この図は、横軸がＴＭＲ素子に流す電流であり、縦軸がその時の抵抗を示す。実線が低温時であり、破線は高温時である。最初の状態を平行状態であるとすると、この時は低抵抗であり、その値はＲｐである。電流をこの図で右の方向へ増加させていくと、この向きの電流量がある電流値よりも大きくなるとＴＭＲ素子の状態が変わり、反平行状態となる。この状態では、抵抗は大きく、Ｒａｐの値である。この状態になった後、今度は流す電流を逆向きに増加させて行く。そうするとここの向きの電流量がある電流値よりも大きくなるとＴＭＲ素子の状態が変わり、元の平行状態に戻る。温度によってこの特性は異なる。第１に高抵抗状態である反平行状態の抵抗値Ｒａｐは低温では大きいが、高温では小さい。また、状態が切り替わる電流の大きさも、それぞれの向きでの絶対値において、低温では大きいが高温では小さい。一方、平行状態の抵抗値Ｒｐは温度に殆どよらない。読み出し時の抵抗を、横軸を温度に取って示すと図３３のようになる。この特性を考慮して、本発明を実現するメモリセルアレーを組む。
【００７１】
図３４は、このような特性を踏まえて、本発明で用いるアレーにおいて、読み出し動作に用いるＶｒｅｆを実現する参照セルの実現方法の他の例を示したものである。２つのメモリセルアレーＡｒｒａｙ１とＡｒｒａｙ２とがあり、センスアンプＡＭＰ（その出力がＳＡｔ）に対し、それぞれ読み出しセルと参照セルとを有している。この例では、例えば、Ａｒｒａｙ１において、左側のＲＣ１が読み出しセルであり、右側は下記述べるようにＡｒｒａｙ２と共に参照セルを構成している。同時に、この図面には簡略化のために示していないが、左側にも参照セルがあり、これは右側のメモリセルを読み出す場合に使用する。Ｒｓａはセンスアンプの入力の負荷抵抗であり、Ｃｓａはこの部分の寄生容量、Ｃｂはビット線の寄生容量である。また、センスアンプＡＭＰの入力端子において、Ａｒｒａｙ１とＡｒｒａｙ２との間にスイッチがあり、参照セル側はこのスイッチを閉じ（Ｏｎ）、読み出しセル側はこのスイッチを開いている（Ｏｆｆ）。
【００７２】
このようにして、参照セルとしてＲａｐである“１”の状態のセルと，Ｒｐである“０”の状態のセルの２つを参照セル（ダミーセル）として用いる。この時、Ａｒｒａｙ１とＡｒｒａｙ２とのセンスアンプの入力をショートすることにより、負荷抵抗は等価的にＲｓａの半分となっている。これにより、参照セル側のセンスアンプの入力には、“１”読み出し時と“０”読み出し時の中間の電位Ｖｒｅｆを発生することができる。左側では、Ａｒｒａｙ１でもＡｒｒａｙ２でも読み出しを行なう。
【００７３】
これらからは、その記憶している情報に対応した抵抗に対応した電流が流れ、センスアンプにおいて、参照セルが入力した端子と対を成す他方の入力端子にて、負荷抵抗Ｒｓａによって対応した電圧信号が現れる。この信号とＶｒｅｆとの差を、これまでに実施例で述べたようにセンスアンプで読み出すことにより高速に読み出すことができる。この実施例では、Ａｒｒａｙ１とＡｒｒａｙ２を用いることによって、センスアンプ内の寄生容量が等しくなり、また抵抗の同じものを用いているため、読み出し時の過渡状態でも、参照セルが発生するＶｒｅｆが，“１”読み出しと、“０”読み出しの中間となるのでセンスアンプの起動タイミングを早めることができ，高速アクセスを実現できる。
【００７４】
図３５に、アレー全体を記述したシミュレーションによる波形を示す。参照セルの電位が、読み出し時の過渡状態でも、“１”読み出しと、“０”読み出しの中間となっている。これによりセンスアンプ起動信号ＳＡＥを早めに動作させることができる。この後、読み出しセルも、参照セルも再書き込みを行なう。参照セルの再書き込みには常に同じデータが書き込まれるようにして行なう。このような構造のメモリセルアレーを用いて、本発明の特徴である読み出し時は再書き込みを行なうことにより、比較的大きな電流で安定に読み出しを高速に行なうことができるのである。
【００７５】
＜ＭＯＳトランジスタの構造＞
本発明は、ＴＭＲ素子の微細化が進んだ場合に、特に効果を発揮する。しかし、ＴＭＲ素子の微細化と共にＭＯＳトランジスタの微細化が進むと様々な課題が生じる。よって、本発明が実施される際に好適なＭＯＳトランジスタの構造について、以下、説明する。
【００７６】
図３６は、本発明の他の実施例を示す図である。３種類の素子の断面構造が示されている。共に、埋め込み酸化膜（ＢＯＸ）層であるＵＴＢを持ち、その厚さは３０ｎｍ以下と薄いという特徴がある。ｎＭＯＳとｐＭＯＳの部分は完全空乏（ＦＤ）型であり、ＵＴＢの上のＳｉ層の厚さが薄く、Ｍｅｍｏｒｙの部分はＴＭＲ素子を有しているという特徴がある。また、Ｍｅｍｏｒｙの部分はｐＭＯＳを用いて形成する場合もある。このような断面構造を取ることで、共にＵＴＢをゲート絶縁膜と見なし、その下部にそれぞれ形成したバックゲートによる制御動作を行うことができる。完全空乏（ＦＤ）型の部分では、しきい値電圧のばらつきの補正や動作モードに応じたダイナミックなしきい値電圧の制御を行うことができ、高速かつ低電力・低リーク電流を実現できる。メモリセルとなっている部分では、書き換えに必要な駆動能力を得つつ、待機時はリーク電流を小さく抑えることができる。これらの実現には、ＵＴＢの厚さが３０ｎｍ以下と薄い必要がある。この薄いＵＴＢによって、ＵＴＢ下の電圧を制御してしきい電流の動的な制御又はばらつきの補正を行なうことができ、ＴＭＲ素子の反転に必要な充分な大きさの書き換え電流を得ることができることになる。特に、選択されたメモリセルのみ低いしきい値として充分な書き換え電流を得ることができる点が優れている。また、書き換え動作時、電流の向きからＴＭＲ素子に供給される電流がＭＯＳのソースフォロワモードで供給される時にも充分に電流を得ることができる方法となる。
【００７７】
以下、本実施例におけるこの図の各部の構造を説明する。ｎＭＯＳとｐＭＯＳとは、ｐ−ｓｕｂ上下記で説明する構造をつけた形で形成され、両者は溝堀型絶縁領域であるＳＴＩで分離される。ｐＭＯＳについてまず述べると、埋め込み酸化膜ＵＴＢ下にはｎ領域が置かれ、これがバックゲートとなっている。このバックゲートはｎ＋を介して半導体表面に取り出す。ｎＭＯＳ部分では、埋め込み酸化膜ＵＴＢ下にはｐ領域が置かれ、これがバックゲートとなっている。このバックゲートはｐ＋を介して半導体表面に取り出す。更に、ＵＴＢ下ｐ領域と、同じｐ型半導体であるｐ−ｓｕｂとの分離に、ｎ型半導体であるｄｎ領域を設ける。このｄｎ領域は、ＳＴＩ領域の下に配置したｎ領域と、ｎ＋領域とで半導体表面に取り出す。ＳＴＩは、このように構成されるｎＭＯＳとｐＭＯＳとを分離している。ｄｎ領域と、ｐＭＯＳのバックゲート領域であるｎ領域も分離している。これによって、回路の動作状態に応じてしきい値電圧を変えることができ、高速かつ低電力・低リーク電流である半導体装置を実現できる。Ｍｅｍｏｒｙの部分は、ＭＯＳ構造はｎＭＯＳと同じである。
【００７８】
ゲートはワード線（ＷＬ）と接続され、ドレインはビット線（ＢＬ）と接続され、ソースはソース線（ＳＬ）と接続されている。ＳＬは拡散層でメモリセル間を接続し、いくつかのメモリセルの塊毎に、より低抵抗な金属配線などと接続される。ここでも埋め込み酸化膜ＵＴＢ下にはｐ領域が置かれ、これがバックゲートとなっており、このバックゲートはｐ＋を介して半導体表面に取り出す。更に、ＵＴＢ下ｐ領域と、同じｐ型半導体であるｐ−ｓｕｂとの分離に、ｎ型半導体であるｄｎ領域を設ける。このｄｎ領域は、ＳＴＩ領域の下に配置したｎ領域と、ｎ＋領域とで半導体表面に取り出す。これによって、書き換えに必要な駆動能力を得つつ、待機時はリーク電流を小さく抑えられるメモリセルが実現できる。待機時はＭＯＳのしきい電圧を高く、選択された動作の時はＭＯＳのしきい値を低くすることができる。もちろん、本発明の特徴である読み出し時は、再書き込みを行なうことにより、比較的大きな電流で安定に読み出しを行なうことができるのである。
【００７９】
図３７は本発明の他の実施例を示す図である。図３６の実施例との差は、ＵＴＢを取り去ったＭＯＳの部分を持つことある。バルクと記載した部分のｐＭＯＳ、ｎＭＯＳの部分がそれにあたる。ＵＴＢは３０ｎｍ以下と薄いため、このような部分を容易に作成することができる。この部分の構造は、従来のバルクＣＭＯＳと同じ構造である。この構造を備えることによって、入出力回路における保護素子を実現することができる。また、一部アナログ回路の過去のバルクの資産を活かすことも可能となる。
【００８０】
＜本発明の応用例＞
以上の通り、本発明を適用するとＴＭＲ素子の微細化が実現でき、それに伴い、ＭＯＳトランジスタの微細化も可能となる。その結果、多くのＭＯＳトランジスタを集積でき様々な応用が考えられる。以下では、ＴＭＲ素子及びＭＯＳトランジスタの微細化が進んだ場合に好適な応用例について説明する。
【００８１】
図３８は本発明応用例を示す図であり、後述の論理回路中にＴＭＲ素子を持ったフリップフロップ回路を用いた回路ブロックを持ち、図３６又は図３７の構造のＭＯＳトランジスタで構成された論理ブロックを持ち、かつ読み出し時は再書き込みを行なうメモリセルアレーＳＰＲＡＭを有したプロセッサの例を示したものである。この図の主要な内容は、複数のアクセラレータ（演算器）からなるプロセッサにおいて、各アクセラレータはパイプライン動作を行うが、そのパイプライン各段の回路を構成するＭＯＳトランジスタのしきい値電圧を、各段ごとに独立に制御するしかけを持っていることである。
【００８２】
具体的には、図３８の複数のアクセラレータ１〜アクセラレータｎにおいて、ひとつのアクセラレータ１を例に取ると、それは図３８の下部のようになる。すなわち、アクセラレータ１においては、状態を保持するＴＭＲ素子を有したフリップフロップであるＳＰ−ＦＦと２つのＳＰ−ＦＦの間に設けられた論理ブロックとが配置され、これが段の単位であり、この図では、論理ブロック１、論理ブロック２から論理ブロックｍが示されている。この各段の論理ブロックに対応して、この論理ブロックを構成するＭＯＳトランジスタのしきい値電圧を制御する回路はＣＢＧ１、ＣＢＧ２からＣＢＧｍまでが配置されている。これらの回路によって、各論理ブロックを構成するＭＯＳトランジスタのしきい値電圧を、この各論理ブロックへ供給する電圧ＢＧ１Ｎ／ＢＧ１Ｐ、ＢＧ２Ｎ／ＢＧ２Ｐ、からＢＧｍＮ／ＢＧｍＰを変化させることで制御する。これらは、ＭＯＳトランジスタのバックゲート電圧として使用される。
【００８３】
ＭＯＳトランジスタの構成例は、図３６又は図３７である。これによって、各段である各論理ブロックの速度を製造後に変えることができるという特徴がある。これによって、各段において、同じ一定の時間内で処理を終了させることが可能となる。このような構成を持ったアクセラレータはひとつの場合もあるが、本発明では更にこれらが複数個集積化されたプロセッサシステムを構成する。この複数個のアクセラレータの各々が、パイプライン動作を行う演算器であり、その各々のアクセラレータ内において、このパイプラインの各段の速度を製造後に変えることができる。
【００８４】
なお、後述するが、このプロセッサは、複数が組み合わさって並列処理を行う構成とする。更にネットワークを通じて数万個以上のプロセッサが接続されて計算器システムを形作る。このひとつのプロセッサは、前述のように製造後に各段の速度を調整できるパイプラインを備えた複数のアクセラレータ１〜アクセラレータｎと、このプロセッサの全体を統括する場合もある。その他に、演算回路ＯＮとこれまでに実施例で述べた読み出し時は再書き込みを行なうメモリブロックＳＰＲＡＭと、外付けのメモリを制御するメモリコントローラと、プロセッサ全体への基板電圧及びバックゲート電圧の発生、制御を行うバックバイアス制御と、バックバイアス電圧発生回路と、からなり、また複数のクロックを発生しこれを適宜使用するための、ＰＬＬとクロック発生及び制御からなる。アクセラレータ１で例として説明した回路ブロックＣＢＧ１などでは、その回路のすべてが各アクセラレータに置かれる場合もあれば、できるだけ共通な部分は図３８上のバックバイアス制御とバックバイアス電圧発生回路の部分に置かれる場合もある。ＭＯＳトランジスタのしきい値電圧の制御を行うには、バルクＭＯＳでは基板電圧を制御し、図３７の例のようなＦＤ−ＳＯＩではバックゲートを制御する。これによって、状態を保持するＴＭＲ素子を有したフリップフロップであるＳＰ−ＦＦに状態が保存されている限りは、論理ブロック１〜ｍのＭＯＳは何時でも電源を遮断することも、そのＭＯＳのしきい値電圧を高く設定してリークを極めて小さく抑えることもできる。また、ＳＰＲＡＭ部分は、比較的大きな電流で安定した読み出しを行なうことができる。
【００８５】
図３９は、状態を保持するＴＭＲ素子を有したフリップフロップであるＳＰ−ＦＦを構成する記憶素子の例を示したものである。ＳＲＡＭの回路を構成するＭＯＳトランジスタＭ２１、Ｍ２２、Ｍ３１、Ｍ３２、Ｍ４１、Ｍ４２に加えて、ＴＭＲ素子ＴＭＲ１，ＴＭＲ２が、ＭＯＳトランジスタＭ１２，Ｍ１２を介してＳＲＡＭの記憶ノードに接続されている例である。ＴＭＲ素子の他端はＳ１に接続されている。ＲＷはワード線であり、Ｄ１、／Ｄ１はビット線、ＳＷはＴＭＲ素子に書き込み及びデータの転送を行なう時にＭ１２とＭ１２を駆動する制御線であり、ＶＤとＶＳは電源である。本記憶素子では、電源を遮断してもＴＭＲ素子ＴＭＲ１とＴＭＲ２が情報を保持しているため、次に電源がオンしたときに極めて高速に記憶しているデータをＳＲＡＭの回路部分にロードすることができる。これによって、電源を遮断しても状態を保持するフリップフロップが可能となる。
【００８６】
図４０に図３９の回路の動作例を示す。（ａ）は、ＴＭＲ素子ＴＭＲ１とＴＭＲ２にデータを書き込む動作であり、（ｂ）はこのＴＭＲ素子の情報をロードし、その後はＳＲＡＭ回路の部分のデータを読み出して動作を行う例である。まず、（ａ）においては、ＲＷを高レベルＶＡとし、ＭＯＳトランジスタＭ２１とＭ２２を充分にオンさせる。ついで、Ｄ１と／Ｄ１に書き込むべき信号を与え、ここではＤ１に高レベルＶＡを、／Ｄ１に０Ｖを与え、ＳＷを高レベルＶＡに、Ｓ１をＶＡの半分の電位であるＶＢとする。これによって、ＴＭＲ１では、一方の端子であるノードＮ１にＶＡよりＭ１１のしきい値落ちの電圧が、他方の端子Ｓ１にはＶＢの電圧が印加され、電流はＮ１からＳ１へ流れる。ＴＭＲ２では、一方の端子／Ｎ１には０Ｖ、他方の端Ｓ１にはＶＢの電圧が印加されているので、Ｓ１から／Ｎ１に、ＴＭＲ１とは逆の向きに電流が流れることになる。これによって、ＴＭＲ１とＴＭＲ２は逆の状態に書き込まれることになる。例えば、ＴＭＲ１は高抵抗状態に、ＴＭＲ２は低抵抗状態に書き込まれる。（ｂ）では、データロードの時は、Ｍ１２とＭ１２を駆動する制御線であるＳＷを高レベルＶＢとする。ＲＷは０Ｖのままである。これによって、ＴＭＲ１とＴＭＲ２の抵抗差がＳＲＡＭ部分に転送されることになる。この時、ＶＤを０Ｖから所望の電圧まで昇圧させる動作を伴う場合もある。その後は、通常の読み出しによって、ＲＷを選択してこの情報を何時でも読み出すことができる。
【００８７】
次に図３８で述べた基板電圧（バックゲート電圧）を変える回路ブロック図を図４１に示す。回路ＣＫＥは、図３８の論理ブロック１などの回路であり、その電源電圧はＶｄとＶｓであり、基板電圧（バックゲート電圧）の端子及びその電圧はＶＰ及びＶＮである。ここでは、プロセス変動などに応じた電圧を発生するＶｔｈｐ及びＶｔｈｎを備えている。それぞれ電源ＶｄｄとＶｓｓで動作し（これはＶｄとＶｓと同一の場合もあれば、異なる場合もある）、ＶｔｈｐではｐＭＯＳと抵抗とで電圧が発生させられ、ＶｔｈｎではｎＭＯＳと抵抗とで電圧を発生する。これらの電圧は、使用したｐＭＯＳ及びｎＭＯＳがプロセス条件を反映することによって、プロセス条件に応じた電圧を発生する。これらの電圧は、一旦ＯＰアンプで安定化される。このときにはプロセスによらない基準電圧Ｖｒｅｆが必要となる。これは良く知られたバンドギャップジェネレータなどで発生できる。
【００８８】
この出力電圧が、それぞれＶＰＬ及びＶＮＬであり、本発明では回路ＣＫＥの高速動作に適したしきい値となる基板電圧（バックゲート電圧）であり、前述のようにプロセス変動や設計ばらつきを補償することもできる。これらの電圧より一定電圧シフトした電圧をＶｏｌｔａｇｅ  Ｓｈｉｆｔｅｒで作成する。これらは、電源電圧又は内部で発生した電圧とＶＰＬ及びＶＮＬとでダイオードを用いたり、抵抗を用いたり、或いはチャージポンプを用いて発生することができる。この出力がＶＰＨ及びＶＮＨであり、回路を動作させないような状態がある場合、回路ＣＫＥのしきい値電圧を高くしてリーク電流を削減することも調整できることができる。これらの発生電圧をＭＵＸで切り替えて、ＶＰ又はＶＮの電圧として使用すれば良い。この切り替えは、コントローラＭＣよりの信号ＭＳＢによって、Ｂ−Ｒｅｇｉｓｔｏｒと示したレジスタの内容を書き換えることで行う。このレジスタが切り替わると、それに応じてＭＵＸが切り替えられて、ＶＰ及びＶＮへの出力を、ＶＰＨ／ＶＰＬ及びＶＮＨ／ＶＮＬから選択することができる。なお、ＭＵＸでは切り替えと共に、ＯＰアンプを用いて出力電圧の安定性を高めることも行われる場合がある。以上、仕組みを用いることによって、本発明に必要な基板電圧（バックゲート電圧）を変える機能を実現することができる。
【００８９】
図４２は本発明の他の実施例である。この実施例の主要な内容は、半導体チップＣＨＩＰ上のメモリコントローラがメモリ（主記憶）の制御を行うが、このメモリコントローラの動作状態に応じた、又は動作状態を示す信号によって、これがメモリ（主記憶）の先頭アドレスを探す状態となっている期間、演算を行う回路ブロックＰＵの電力状態を変化させるものである。全体の構成例は、半導体チップＣＨＩＰ上に少なくともひとつの演算を行う回路ブロックＰＵがあり、これは電力状態を変化できる機能を備えており、内部バスＢＵＳ１にＳＰＲＡＭを用いたキャッシュメモリＣＭと共に接続されており、このＢＵＳ１にＣＨＩＰ上の色々な回路ブロックを統括管理するＣＰＵと、メモリと、外部との信号のやり取りを行なう回路ブロックでありがＩＯ接続されている。ＩＯはチップの外へのバスＢＵＳ３は接続され、このＢＵＳ３には例えばファイルメモリが接続されている。ファイルメモリは例えばフラッシュメモリやＨＤＤなどで構成される。
【００９０】
ＢＵＳ１にはメモリコントローラが接続され、このメモリコントローラには、チップの外へのバスＢＵＳ２が接続され、ＢＵＳ２にはメモリ（主記憶）が接続される。このメモリ（主記憶）は、ＳＰＲＡＭ又はＳＰＲＡＭとＤＲＡＭの混合などである。このような構成において、ＰＵの回路ＣＫＥはＣＭＯＳ素子で構成されており、電源は高電位は、Ｖｄ、低電位はＶｓであるが、その基板又はバックゲートの電圧を制御できるようになっている。この基板又はバックゲートに与える電圧及びその端子がＶＰ及びＶＮであり、ｐＭＯＳ用がＶＰであり、ｎＭＯＳがＶＮである。これらの値は制御する回路ブロックがＢＢコントローラであり、回路ＣＫＥに与えるクロックＣＬＫの周波数を制御する回路ブロックがＣＬＫＧである。これらは、ＰＵひとつ毎に準備される場合もあれば、動作内容に応じて複数のＰＵで纏められることもある。また、共通部分を取り出して、これ以外を各ＰＵに備える場合もある。これらＢＢコントローラとＣＬＫＧによって、ＰＵの電力状態を変えることができる。
【００９１】
この電力状態を変える信号が、ＭＳＫとＭＳＢであり、共にメモリコントローラの状態による信号である。つまり、メモリコントローラがメモリ（主記憶）の先頭アドレスを探す状態になっていることを示す信号であり、この信号によって、ＰＵの回路ＣＫＥの周波数及び基板電圧（バックゲート電圧）が変えられ、低電力な状態とすることができるのである。なお、このメモリコントローラの状態は、ＢＵＳ１に接続されたＣＰＵが行っているので、このＭＳＫとＭＳＢはＣＰＵが発生した信号であると言うこともできる。このような構成により、本発明では演算を行う回路ブロックＰＵがキャッシュメモリＣＭの情報のみでは動作が行えず（キャッシュミス）、ＣＨＩＰ外部のメモリ（主記憶）の先頭アドレスを探しに行っている期間において、ＭＳＫとＭＳＢによって回路ＣＫＥの周波数と基板又はバックゲートに与える電圧を変えて、回路ブロックＰＵを低電力な状態を取ることができるという特徴がある。
【００９２】
なお、回路ブロックＰＵは複数個存在する場合は、そのそれぞれにおいてこのような低電力な状態を取ることができるという特徴がある。また、オンチップメモリの待機電力は非常に小さく、ＰＵでは、ＳＰ−ＦＦを備えることで非動作時をみつけて電源を落とすことができる。以上の中でＳＰＲＡＭの一部又はすべては、読み出し時は再書き込みを行なうメモリセルアレーである。
【００９３】
図４３は、本発明の動作の主要な部分例を示したものである。ＭＳＢとＭＳＫは、図４２の回路ＣＫＥに与えるクロック周波数と基板電圧（バックゲート電圧）を変化させる信号である。ＶＰとＶＮはその基板電圧（バックゲート電圧）信号であり、ＣＬＫはそのクロック周波数である。図４２で、キャッシュメモリへのミスが生じ、メモリ（主記憶）の先頭アドレスを探す状態に時刻ｔ１においてなったとする。すると、ＭＳＢとＭＳＫが切り替わり、より電力の小さな状態へ回路ＣＫＥは移行する。すなわち、ＶＰはそれまので電位ＶＰＬからＶＰＨへ、ＶＮはそれまのでＶＮＬからＶＮＨへ変化する。ここで回路ＣＫＥにおいては、ＶＰＬとＶＮＬの電位では、ｐＭＯＳもｎＭＯＳもそのしきい値電圧は低く高速動作が可能である。一方、ＶＰＨとＶＮＨの電位では、ｐＭＯＳとｎＭＯＳのしきい値電圧は高くリーク電流を低く抑えることができる。
【００９４】
このｔ１では、ＣＬＫも変化させる。時刻ｔ１以前では、高い周波数ｆ１であったが、ここで低い周波数ｆ２に切り替わる。これによって、メモリ（主記憶）の先頭アドレスを探す状態では、周波数は低く、しきい電圧は高いので、充放電電力もリーク電力も低く抑えることができる。或いはＳＰ−ＦＦを備えた回路であれば、完全に電源を遮断してしまっても良い。この後、メモリ（主記憶）の先頭アドレスを探す動作が終了すると、この時刻ｔ２で再びＭＳＢとＭＳＫが切り替わり、ＶＰとＶＮはそれぞれＶＰＬとＶＮＬに戻り、ＣＬＫはｆ１に戻る。これにより高速動作が可能な状態となる。このように本実施例では、メモリ（主記憶）の先頭アドレスを探す状態において、電力を低く抑えることが可能となるのである。なお、後述するが、ｔ２において、メモリ（主記憶）からのデータを用いて直接ＰＵが動作を行う場合があり、これは一般的にキャッシュメモリＣＭの内容で動作を行う時よりも低速である。このため、これに適したクロック周波数ＣＬＫと基板電圧（バックゲート電圧）ＶＰとＶＮを与えることもできる。
【００９５】
ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）若しくはＦＰＬＤ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）のように称される可変論理ユニットを用いて演算回路を構成する技術が進んでいる。可変論理ユニットでは書き換え可能な不揮発のスイッチ素子が必要となるが、これはＴＭＲ素子を用いて作成することができる。よって、このスイッチ素子ができれば、これまで述べた比較的大きな読み出し電流が可能な安定なＳＰＲＡＭや不揮発フリップフロップＳＰ−ＦＦを用いて、可変論理ユニットの電力を大きく下げることが可能となる。
【００９６】
図４４は、このスイッチ素子Ｓ１１の構成の例である。ＭＯＳトランジスタＭ１側のノードＮ２とＭＯＳトランジスタＭ３側のノードＮ３との間に、フリップフロップ回路が挿入されている。この回路によって、ノードＮ２に現われた信号を保持することができ、このＮ２の反転信号がＮ３に現われ、これによってＭＯＳトランジスタＭ３を制御することができる。Ｎ２の信号は、端子ｂとノードＮ１の間にあるＴＭＲ素子ＴＭＲ１と、ＳＷで制御されるＭＯＳトランジスタＭ２によって決まる。ＴＭＲ素子ＴＭＲ１は高抵抗状態と、低抵抗状態の場合があるが、ＳＷが切り替わると、この状態に対応した信号がＮ２に現れこれがフリップフロップ回路で保持されることになる。フリップフロップによって、Ｎ３のノードの電圧が高レベルであれば、ＭＯＳトランジスタＭ３はオンとなるので、Ｄ１とＤ２は導通する。一方、フリップフロップによって、Ｎ３のノードの電圧が低レベルであれば、Ｍ３はオフとなるので、Ｄ１とＤ２は非導通となる。これを利用して後述のように可変論理ユニットを組み替えることができる。
【００９７】
図４５に図４４の回路への書き込み時の動作例を示す。ＲＷは０Ｖのままであり、ＳＷを立ち上げるが、書き込み１と示した部分では、ｂは高レベルＶ１、Ｓ１は低レベル０Ｖである。よって、ＴＭＲ素子にはｂからＳ１の方向に電流が流れ、これに対応した情報が書き込まれる。書き込み２と示した部分では、反対にｂは０Ｖ、Ｓ１はＶ１である。よって、ＴＭＲ素子にはＳ１からｂの方向に電流が流れ、これに対応した情報が書き込まれることとなる。なお、書き込み１と書き込み２は、書き込むべき情報に応じた２つの場合を示したのであって、これが時間的に連続して動作することを示したものではない。
【００９８】
図４６（ａ）は、直交する信号線ＣＮと信号線ＲＮとを接続するスイッチを示している。このような接続の形態が、可変論理ユニットには多く使用される。このスイッチは、図４４の実施例で示した回路で実現することができる。すなわち図４６（ｂ）に示したように、図４４のＲＣ１のＤ１とＤ２をこの信号線ＣＮと信号線ＲＮとに接続すれば良い。今後、スイッチＳは、このＲＣ１を例とするような回路であり、“ＴＭＲスイッチ”と呼ぶことにする。このスイッチが閉じている状態とは、Ｄ１とＤ２とが電気的に導通している状態であり、開いている状態とは電気的に非道通の状態であり、この２つの状態はＴＭＲの状態によって実現できることは、図４４と図４５で述べたとおりである。
【００９９】
図４７（ａ）には図４６のＴＭＲスイッチをアレー上に並べたＴＭＲスイッチアレーである。ここで、Ｓ１１は、縦方向信号配線ＣＮ１と横方向信号配線ＲＮ１とを選択的に接続分離可能なスイッチである。これを図４７（ｂ）のように示す場合もあるに。この図のように、ＣＮ１〜ＣＮｎのｎ列、ＲＮ１〜ＲＮｍのｍ行にＴＭＲスイッチを配置した構成によって、任意のＣＮ１〜ＣＮｎと任意のＲＮ１〜ＲＮｍとを接続することができる。
【０１００】
図４８には、機能が可変な回路ブロック、又は可変論理ユニットＲＣＰ１の例としてＡＮＤ／ＯＲ回路が例示される。回路ブロックＲＣＰ１はＡＮＤ（アンド）面とＯＲ（オアー）面を有する。およそ一般的な論理演算は、複数の入力に対して、積演算を行うＡＮＤ回路と和演算を行うＯＲ回路とが用意され、どの信号に対してＡＮＤ演算を行い、これらの結果信号に対してどれに対してＯＲ演算を行うかに分解される。図４８の例に示すような回路を用意すれば、この組み合わせを実現することができる。すなわち、この図の例では、入力Ａ，Ｂ，Ｃ、Ｄに対して、ＡＮＤ面内部の前述のＴＭＲスイッチアレーによって、どの信号に対してＡＮＤ演算を行うかが選択される。この結果の信号が、ＯＲ面に入力するが、ここでもこれらの信号のどの信号に対してＯＲ演算を行うかが後述のＴＭＲスイッチアレーによって選択される。この結果であるＦ１〜Ｆ４は、入力Ａ，Ｂ，Ｃ、Ｄに対して、所望の積和演算を行った結果となる。このようにして、ＴＭＲ素子を用いたＴＭＲスイッチを操作することによって、所望の論理演算を行う装置に組み替えることができる、機能可変な論理演算回路を実現できるのである。これを本発明の部品として用いれば、低電力で機能可変なＬＳＩを作成することができる。
【０１０１】
図４９より、ＴＭＲスイッチ素子をＦＰＧＡユニットに適用した例であるＲＣＰユニットを示す。このユニットは複数の論理セルＬ１１〜Ｌ３３、接続セルＣ１１〜５２、及びスイッチセルＳ１１〜Ｓ２２がマトリクス状に配置されて構成される。論理セルＬ１１〜Ｌ３３、接続セルＣ１１〜５２、及びスイッチセルＳ１１〜Ｓ２２の夫々には前記ＴＭＲスイッチ素子が設けられ、これらの状態に応じて所望の機能を設定可能にされる。例えば、論理セルＬ１１〜Ｌ３３はノア、ナンドなどの論理機能をＴＭＲスイッチ素子よって変更可能にされる。接続セルＣ１１〜５２は対応する論理セルＬ１１〜Ｌ３３と配線との接続をＴＭＲスイッチ素子よって変更可能にされる。スイッチセルＳ１１〜Ｓ２２は配線間の接続をＴＭＲスイッチ素子よって変更可能にされる。従来は、不揮発性メモリとＭＯＳ回路で構成したスイッチでこれらが変更可能にされるが、低電圧動作ができないという欠点があった。
【０１０２】
図５０には別の例が示される。このユニットは論理ブロックＬ１１〜Ｌ２２と相互結線ブロックＣＢとを有する。論理ブロックＬ１１〜Ｌ２２及び相互結線ブロックＣＢの夫々には前記ＴＭＲスイッチ素子が設けられ、これらの状態に応じて所望の機能を設定可能にされる。例えば、論理ブロックＬ１１〜Ｌ２２はレジスタや演算器などの論理機能が設定可能にされる。相互結線ブロックＣＢでは論理ブロックＬ１１〜Ｌ２２に設定される機能回路の相互接続を切り換えることが可能とされる。この構成は、一般に、ＣＰＬＤ（Ｃｏｍｐｌｉｃａｔｅｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）と呼ばれる構成に対応される。切り換え可能な相互結線ブロック周辺に配線が集中しているので、配線遅延が小さくほぼ一定になるというメリットがある。
【０１０３】
図５１は、他の機能可変な論理ブロックＲＣＰ３の例を示している。この図において、Ａ１はＴＭＲスイッチによって機能を変えることができる回路ブロックであり、図４８そのものや図４９を構成する単位ユニット、ブロック、又はこれを複数組み合わせたものである。これらの中のＴＭＲスイッチを制御する回路がＣＴＲであり、Ａ１の演算結果への入出力回路がＩＮＦであり、ＳＰＲＡＭは読み出し時には再書き込みを行なうスピン注入ＲＡＭであり、ＰＲＣはそれ自ら演算を行いながらも、全体を統合するプロセッサであり、外部との入出力バスがＩＯである。なお、ＳＰＲＡＭはこのようにＩＮＦへ接続し、各々のＡ１で共用して使用する方法でも良いが、他に各Ａ１内部に分散して配置する方法でも良い。本実施例によれば、ＩＯからのデータと命令とに従い、Ａ１の接続方法、各々の機能を変えること可能となる。
【０１０４】
図５２は、他の機能可変な論理ブロックＲＣＰ４の例を示している。図５１との差は、このマトリクスを構成する各々の回路ブロックがそれぞれ回路構成が異なっていても良い点と、ＳＨＦＬと示した回路機能の切り換えを内部で行う回路を追加した点である。まず、各々の回路ブロックではそれぞれ回路構成が異なっているため、この図で示したＡ１１〜Ａｉｊはそれぞれ回路構成が異なる回路ブロックであり、これらの各々の機能、これらの間の接続の方法はＣＴＲで制御される。これらを切り換える手段はＴＭＲスイッチを用いて行う。これによって、各々の機能を切り換えると共に、これらの接続方法を切り換えることができるため、より高度の機能を切り換えることができるのである。次に、ＳＨＦＬの機能を図５３を用いて説明する。この図では、Ａ２２とＡａｂとＡｘｙの回路での、データ処理量の時間変化を模式的に示している。この例では、Ａ２２のみが、時間のｔ１〜ｔ２の間でのデータ処理量が大きいが、他のＡａｂとＡｘｙではこれと比較して処理量が小さい。Ａ２２に処理が集中しているのである。この時、Ａ２２では消費電力が大きく、発熱も大きく、また、処理可能量を超えてしまう場合がある。これの状態が続くと全体の処理が低下してしまう。一方、このような状態に一度入り込むと、この状態が続く場合が多い。これを避けるためにＳＨＦＬを設けている。このＳＨＦＬは各回路ブロックの電流量や、データの量からこの回路ブロックの活性度をモニタしており、Ａ２２に過度な処理量が加わる場合、再度機能を再編成しなおす。これは、他の回路ブロックに単純に処理の半分を回し、これらを統合する機能を他の回路ブロック、又は問題としている回路ブロック内部に付加することで実現しても良い。これを行うことにより、図５３の例では、ｔ２以降は処理量が分散される。
【０１０５】
図５４にはＴＭＲスイッチ素子を用いたＲＣＰ（ＴＭＲスイッチを用いたＦＰＧＡ、又は他の可変論理を用いた回路ブロック）を用いた本発明の半導体集積回路の例が示される。同図に示される半導体集積回路は、特に制限されないが、単結晶シリコンのような１個の半導体基板（半導体チップ）に、ＣＭＯＳ集積回路製造技術により形成される。この半導体集積回路は、例えばマイコン部、ＴＭＲスイッチにより機能を切り換えられる論理ユニットとしてのＲＣＰユニット、入出力回路ＩＯ、及び周辺回路部、周辺バスであるＰバスを有する。このマイコン部は、ＣＰＵ（Ｃｅｎｔｒａｌ  ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＳＰＲＡＭを有し、更に他の種類のメモリＯＲＡＭが混載される場合もある。これらは、内部バス（Ｉバス）に共通接続される。周辺回路部ＰｅｒｉはＰバスに接続され、ＩＯはＰバス及びＩバスに接続される。ＩＯは図示を省略する外部バスや外部周辺回路とインタフェースされる。前記ＲＣＰユニットはＩバスとＩＯに接続される。前記その他周辺回路部は特に制限されないがタイマやカウンタ等を備える。
【０１０６】
ＣＰＵやＰｅｒｉは、図３８で説明したようはＳＰ−ＦＦによって、自在に内部動作をその情報を失わずに止めることができ、ＳＰＲＡＭは読み出し時は再書き込みするので安定した動作ができる。これによれば、ＳＰＲＡＭとＣＰＵによる通常のプログラマブルマイコンとＴＭＲスイッチ素子を用いた高速なＦＰＧＡを同一チップに形成でき、その処理速度と自由度を大きく向上できる。更に、不揮発性を活かしたＳＰ−ＦＦ、ＳＰＲＡＭによって大きく電力を削減できるのである。
【０１０７】
図５５には本発明に係る半導体装置を適用したデータ処理システムの一例が示される。同図に示されるシステムは携帯電話機などの携帯機器システムであり、アンテナ、パワーアンプ８１、高周波部（ＲＦ−ＩＣ）、プロセッサ、Ａ／Ｄ・Ｄ／Ａ、マイク・スピーカ、液晶ディスプレイ（ＬＣＤ）、ＬＣＤドライバ、ＯＲＡＭ（種々のＲＡＭ）／ＯＲＯＭ（種々のＲＯＭ）、ＳＰＲＡＭ、ＩＣカードインタフェース及びフラッシュメモリカードインタフェースを備えて成る。前記プロセッサは、ＳＰＲＡＭ及びＴＭＲスイッチを用いたＲＣＰ＋ＣＰＵ部によって構成される。更にＳＰ−ＦＦが使用され、情報を失わずに自在に動作を止めることが可能である。したがって、ＣＰＵによるソフト処理とＲＣＰによるハード処理の両方がプログラマブルに機能設定可能であるから、市場の変化、規格の変化、サービスの変化に迅速に対応可能になる。かつ低電力となる。
【０１０８】
図５６には本発明に係る半導体装置をＭＣＭ（マルチチップモジュール）化した例が示される。図５６（ａ）は平面図、図５６（ｂ）は正面図である。ＴＭＲスイッチとＳＰＲＡＭを備えて機能を切り替えることが出来るＣＰＵチップ、ＴＭＲスイッチを備えた機能可変なＲＣＰチップ、読み出し時には再書き込みを行なう場合もあるＳＰＲＡＭ、ＮＡＮＤフラッシュなどの固体素子で構成したストレージ素子ＳＳＤを高密度実装基板に搭載して成る。ＲＦチップなどが搭載される場合もある。これによれば、ユーザの実現したい機能を高性能で且つシングルチップ化する場合よりも短い期間で実現可能になる。
【０１０９】
図５７には本発明に係る半導体装置をＭＣＰ（マルチチップパッケージ）化した例が示される。図５７（ａ）は平面図、図５７（ｂ）は正面図である。ＭＣＰ化された半導体装置は、ＴＭＲスイッチとＳＰＲＡＭを備えて機能を切り替えることが出来るＣＰＵチップ、ＴＭＲスイッチを備えた機能可変なＲＣＰチップ、ＳＰＲＡＭなどである。これにより、試作期間が短く、かつ低電力なシステムを構成できる。
【０１１０】
図５８において、各プロセッサは、例えば図３８に示すプロセッサである。この図５８の例では、４つのプロセッサ、プロセッサ０〜プロセッサ３がひとつのノードを形成し、このノードＭ個（ノード１〜ノードＭ−１）がネットワークで形成されている。このプロセッサ０〜プロセッサ３は、同種のプロセッサが４つでも、或いは異なるプロセッサの組み合わせでも良い。このような構成の大型計算機は並列計算に向いており、各ノードに分配された必要な計算が、４つのプロセッサで同時に処理される。この時、例えば、プロセッサ０が、全体の計算のスケジューリングや他のノードとの通信処理を受け持つ。
【０１１１】
図５９は、計算機システムにおけるメモリを主体とした階層構造を示した図である。ＣＰＵ、ＲＡＭ、ストレージの３階層とした。この内、ＣＰＵには、ロジック、レジスタやＦＦ、キャッシュなどを含んでいる。ストレージはＨＤＤやＮＡＮＤフラッシュなどで構成される。（ａ）は従来であり、大まかには、ＣＰＵとＲＡＭは、揮発性を前提、すなわち電源が遮断されるとすべての情報が消えてしまうことを前提としており、ストレージのみが不揮発性となっている。一部ＲＯＭの部分が不揮発性の素子として、ＣＰＵ（混載の場合）及びＲＡＭ領域には存在するが、メモリの多くの領域は揮発性であるＤＲＡＭやＳＲＡＭである。また、ストレージでも、ＤＲＡＭで構成したｅ−ファイルメモリと呼ばれる構成もある。ここでは、不意の電源遮断を避けるために、通常多重化してデータを保持している。また、電池を用意して、データ保持時の揮発性の部分のデータが消えるのを避ける対策が取られる。このような構成を取るために、つまり、不揮発の部分と揮発の部分が混在し、データの信頼性としては不揮発の部分に置かざるを得ないため、電源投入時のシステムのブート、様々なデータのロードに長い時間が必要であり、また、電源遮断の際も、今度は揮発性の内容で必要なものをすべて不揮発の部分に格納する必要があり、これもまた時間を要した。また、不揮発の部分のコピーが揮発の部分にあるので、一定の時間ごとの両者を一致させる動作が必要であったり、さもなくばｅ−ファイルメモリのように多重化しておくことが必要であったり、電池を用意したりで、電力及び装置の占有面積が大きくなるなどの課題があった。
【０１１２】
本実施例で述べた方式を使えば、これを（ｂ）の如く、すべて不揮発の部分に変えることができ、ＮＶ−ＣＰＵ、ＮＶ−ＲＡＭ、ストレージのすべて不揮発の３階層となる。また、主にＮＶ−ＲＡＭの部分では、読み出し動作の後に再書き込み動作を行い信頼性を高めることもできる。これにより、上記の課題は解決され、瞬時に起動でき、何時で遮断でき、かつ微小な電流でデータを保持する必要もない。本発明の実施例によれば、このような特徴を持つ装置が実現できる。
【産業上の利用可能性】
【０１１３】
本発明は、半導体記憶装置に係わり、不揮発かつ書き換え回数が多く、小面積なメモリアレーにおいて、読み出し動作の後に再書き込み動作を行い、読み出しディスターブの影響を無くし、高速性と信頼性を高めた混載メモリ又は単品メモリの分野に関する。
【符号の説明】
【０１１４】
ＭＣＴ：選択トランジスタ、ＴＭＲ：記憶されている情報に応じて異なる抵抗を取る磁性体素子、Ｖｒｅｆ：読み出し参照電圧、ＢＬ：ビット線、ＳＬ：ソース線、ＷＤ１，ＷＤ２：書き換えドライバ、ＷＥ：書き込み制御信号、ＳＡ：センスアンプ、ＬＡ：書き換えラッチ，ＳＡＥ：センスアンプ制御信号、ＹＳ：Ｙ選択信号，ＩＯ：ＩＯ線、ＭＣ，ＭＣ１１，ＭＣ１２，ＳＣＲ１：メモリセル、Ｔ１：ＴＭＲ素子、ＷＬ１，ＷＲ１：ワード線、ＭＣ１１，ＭＣ１２：メモリセル、ＲＥ：読み出し制御信号、ＩＯ：入出力線、Ｙ１：列選択信号、ＳＬ，ＳＬ１：ソース線、ＳＬＣ：ソース線コンタクト、ＢＥＣ：下部電極コンタクト、ＢＬ，ＢＬ１：ビット線、ＢＥ：下部電極、ＴＭＲ：トンネル磁気抵抗素子、ＧＰ：Ｐ型ポリシリコンゲート、ＬＰ：Ｐ型拡散層、ＦＬ：自由層、ＴＢ：トンネル膜、ＰＬ：固定層、ＧＮ：ｎ型ポリシリコンゲート、ＬＮ：ｎ型拡散層、ＰＷＥＬ：Ｐ型半導体領域、ＮＷＥＬ：Ｎ型半導体領域、Ｐ−Ｓｕｂ：ｐ型基板、ＳＴＩ：素子分離領域。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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