(57)【特許請求の範囲】
【請求項１】
第１の信号電位（０Ｖ）と第２の信号電位（ＨＶ）とによって２つの論理値が表される第１の論理信号を、前記第１の信号電位以上の第３の信号電位（ＶＧ）と前記第３の信号電位に正の電圧を加算したものに相当しかつ前記第２の信号電位以下である第４の信号電位（ＶＧ＋ＬＬ）とによって当該２つの論理値が表される第２の論理信号に変換して出力するレベル変換回路において、
Ｎチャンネル半導体素子によって構成され、第１の信号入力端子（ＩＮ）、第１の電圧端子（ＶＧ）、第１の接続端子（ＯＵＴＡ）、第２の接続端子（ＯＵＴＢ）を有し、前記Ｎチャンネル半導体素子の基板電位が前記第１の信号電位に保持され、前記第１の信号入力端子に前記第１の信号電位の電圧が印加されたとき前記第１の電圧端子と前記第１の接続端子とを接続すると共に前記第２の接続端子を開放し、前記第１の信号入力端子に前記第２の信号電位の電圧が印加されたとき前記第１の電圧端子と前記第２の接続端子とを接続すると共に前記第１の接続端子を開放するＮチャンネルスイッチ回路（ＮｃｈＳＷ）と、
Ｐチャンネル半導体素子によって構成され、第２の信号入力端子（ＩＮ）、第２の電圧端子（ＶＨ）、第３の接続端子（ＯＵＴＡ）、第４の接続端子（ＯＵＴＢ）を有し、前記Ｐチャンネル半導体素子の基板電位が前記第４の信号電位以上の電位（ＨＶ）に保持され、前記第２の信号入力端子に前記第１の信号電位の電圧が印加されたとき前記第２の電圧端子と前記第３の接続端子とを接続すると共に前記第４の接続端子を開放し、前記第２の信号入力端子に前記第２の信号電位の電圧が印加されたとき前記第２の電圧端子と前記第４の接続端子とを接続すると共に前記第３の接続端子を開放するＰチャンネルスイッチ回路（ＰｃｈＳＷ）と、
Ｎチャンネル半導体素子によって構成され、第３の電圧端子（ＶＧ）、第５の接続端子（ＩＮＡ）、第６の接続端子（ＩＮＢ）を有し、前記Ｎチャンネル半導体素子が前記第２の信号電位（ＨＶ）以下の前記第４の信号電位（ＶＧ＋ＬＬ）と前記第３の信号電位（ＶＧ）との電位差（ＬＬ）に対応する耐圧の低電圧ＮＭＯＳトランジスタで構成され、前記Ｎチャンネル半導体素子の基板電位が前記第３の信号電位（ＶＧ）に保持され、前記第５及び第６の接続端子のうち一方が開放状態となり、尚且つ他方に前記第３の電圧端子の電位よりもある一定値以上高い値の電圧が印加された状態となった時に、開放状態となった方の接続端子の電位を前記第３の電圧端子の電位と等しい状態にするＮチャンネル負荷回路（ＮｃｈＬＯＡＤ）と、
Ｐチャンネル半導体素子によって構成され、第４の電圧端子（ＶＨ）、第７の接続端子（ＩＮＡ）、第８の接続端子（ＩＮＢ）を有し、前記Ｐチャンネル半導体素子が前記電位差（ＬＬ）に対応する耐圧の低電圧ＰＭＯＳトランジスタで構成され、前記Ｐチャンネル半導体素子の基板電位が前記第４の信号電位（ＶＧ＋ＬＬ）に保持され、前記第７及び第８の接続端子のうち一方が開放状態となり、尚且つ他方に前記第４の電圧端子の電位よりもある一定値以上低い値の電圧が印加された状態となった時に、開放状態となった方の接続端子の電位を前記第４の電圧端子の電位と等しい状態にするＰチャンネル負荷回路（ＰｃｈＬＯＡＤ）と、を備え、
前記第１の電圧端子と前記第３の電圧端子とが前記第３の信号電位に保たれ、
前記第２の電圧端子と前記第４の電圧端子とが前記第４の信号電位に保たれ、
前記第７の接続端子（ＰｃｈＬＯＡＤ；ＩＮＡ）と前記第１の接続端子（ＮｃｈＳＷ；ＯＵＴＡ）とが第１のノード（Ｎ４１）で接続され、
前記第８の接続端子（ＰｃｈＬＯＡＤ；ＩＮＢ）と前記第２の接続端子（ＮｃｈＳＷ；ＯＵＴＢ）とが第２のノード（Ｎ４２）で接続され、
前記第５の接続端子（ＮｃｈＬＯＡＤ；ＩＮＡ）と前記第３の接続端子（ＰｃｈＳＷ；ＯＵＴＡ）とが第３のノード（Ｎ４３）で接続され、
前記第６の接続端子（ＮｃｈＬＯＡＤ；ＩＮＢ）と前記第８の接続端子（ＰｃｈＳＷ；ＯＵＴＢ）とが第４のノード（Ｎ４４）で接続され、
前記第１のノードと前記第４のノードが接続され、
前記第２のノードと前記第３のノードが接続され、
前記第１及び第２の各信号入力端子に前記第１の論理信号が入力されて、
前記第１のノード又は前記第２のノードから、前記第２の論理信号を出力する、
ことを特徴とするレベル変換回路。
【請求項２】
第１の信号電位（０Ｖ）以上の第３の信号電位（ＶＧ）と当該第３の信号電位より高い第４の信号電位（ＶＧ＋ＬＬ）とによって２つの論理値が表される第２の論理信号を、前記第１の信号電位と前記第１の信号電位より高い第５の信号電位（ＬＶ）とによって当該２つの論理値が表される第３の論理信号に変換して出力するレベル変換回路において、
Ｎチャンネル半導体素子によって構成され、第１の信号入力端子（ＩＮ）、第１の電圧端子（ＶＧ）、第１の接続端子（ＯＵＴＡ）、第２の接続端子（ＯＵＴＢ）を有し、前記Ｎチャンネル半導体素子の基板電位が前記第１の信号電位に保持され、前記第１の信号入力端子に第１の信号電位の電圧が印加されたとき前記第１の電圧端子と前記第１の接続端子とを接続すると共に前記第２の接続端子を開放し、前記第１の信号入力端子に第４の信号電位の電圧が印加されたとき前記第１の電圧端子と前記第２の接続端子とを接続すると共に前記第１の接続端子を開放するＮチャンネルスイッチ回路（ＮｃｈＳＷ）と、
Ｐチャンネル半導体素子によって構成され、第２の信号入力端子（ＩＮ）、第２の電圧端子（ＶＨ）、第３の接続端子（ＯＵＴＡ）、第４の接続端子（ＯＵＴＢ）を有し、前記Ｐチャンネル半導体素子のうち、前記第３の接続端子（ＯＵＴＡ）又は前記第４の接続端子（ＯＵＴＢ）に対応する端子を有する素子の基板電位が前記第４の信号電位以上の電位（ＨＶ）に保持され、前記第３の接続端子（ＯＵＴＡ）又は前記第４の接続端子（ＯＵＴＢ）に対応する端子を有しない素子が当該電位（ＨＶ）以下の前記第４の信号電位（ＶＧ＋ＬＬ）と前記第３の信号電位（ＶＧ）との電位差（ＬＬ）に対応する耐圧の低電圧ＰＭＯＳトランジスタで構成され且つ当該素子の基板電位が前記第４の信号電位（ＶＧ＋ＬＬ）に保持され、前記第２の信号入力端子に第３の信号電位の電圧が印加されたとき前記第２の電圧端子と前記第３の接続端子とを接続すると共に前記第４の接続端子を開放し、前記第２の信号入力端子に第４の信号電位の電圧が印加されたとき前記第２の電圧端子と前記第４の接続端子とを接続すると共に前記第３の接続端子を開放するＰチャンネルスイッチ回路（ＰｃｈＳＷ）と、
第３の電圧端子（ＶＧ）、第５の接続端子（ＩＮＡ）、第６の接続端子（ＩＮＢ）を有し、前記第５及び第６の接続端子のうち一方が開放状態となり、尚且つ他方に前記第３の電圧端子の電位よりもある一定値以上高い値の電圧が印加された状態となった時に、開放状態となった方の接続端子の電位を前記第３の電圧端子の電位と等しい状態にするＮチャンネル負荷回路（ＮｃｈＬＯＡＤ）と、
第４の電圧端子（ＶＨ）、第７の接続端子（ＩＮＡ）、第８の接続端子（ＩＮＢ）を有し、前記第７及び第８の接続端子のうち一方が開放状態となり、尚且つ他方に前記第４の電圧端子の電位よりもある一定値以上低い値の電圧が印加された状態となった時に、開放状態となった方の接続端子の電位を前記第４の電圧端子の電位と等しい状態にするＰチャンネル負荷回路（ＰｃｈＬＯＡＤ）と、を備え、
前記第１の電圧端子と第３の電圧端子とが前記第１の信号電位に保たれ、
前記第２の電圧端子が前記第４の信号電位に保たれ、
前記第４の電圧端子が前記第５の信号電位に保たれ、
前記第５の接続端子（ＮｃｈＬＯＡＤ；ＩＮＡ）と前記第３の接続端子（ＰｃｈＳＷ；ＯＵＴＡ）とが第１のノード（Ｎ４５）で接続され、
前記第６の接続端子（ＮｃｈＬＯＡＤ；ＩＮＢ）と前記第４の接続端子（ＰｃｈＳＷ；ＯＵＴＢ）とが第２のノード（Ｎ４６）で接続され、
前記第７の接続端子（ＰｃｈＬＯＡＤ；ＩＮＡ）と前記第１の接続端子（ＮｃｈＳＷ；ＯＵＴＡ）とが第３のノード（Ｎ４７）で接続され、
前記第８の接続端子（ＰｃｈＬＯＡＤ；ＩＮＢ）と前記第２の接続端子（ＮｃｈＳＷ；ＯＵＴＢ）とが第４のノード（Ｎ４８）で接続され、
前記第１の信号入力端子と前記第１のノードが接続され、
前記第２の信号入力端子に前記第２の論理信号が入力されて、
前記第３のノード又は前記第４のノードから、前記第３の論理信号を出力する、
ことを特徴とするレベル変換回路。
【請求項３】
第１の信号電位（０Ｖ）以上の第３の信号電位（ＶＧ）と当該第３の信号電位より高い第４の信号電位（ＶＧ＋ＬＬ）とによって２つの論理値が表される第２の論理信号を、前記第１の信号電位と前記第１の信号電位より高い第５の信号電位（ＬＶ）とによって当該２つの論理値が表される第３の論理信号に変換して出力するレベル変換回路において、
Ｐチャンネル半導体素子によって構成され、信号入力端子（ＩＮ）、第１の電圧端子（ＶＨ）、第１の接続端子（ＯＵＴＡ）、第２の接続端子（ＯＵＴＢ）を有し、前記Ｐチャンネル半導体素子の基板電位が前記第４の信号電位よりも高い電位（ＨＶ）に保持され、前記信号入力端子に前記第３の信号電位の電圧が印加されたとき前記第１の電圧端子と前記第１の接続端子（ＯＵＴＡ）とを接続すると共に前記第２の接続端子を開放し、前記信号入力端子に前記第４の信号電位の電圧が印加されたとき前記第１の電圧端子と前記第２の接続端子（ＯＵＴＢ）とを接続すると共に前記第１の接続端子を開放するＰチャンネルスイッチ回路（ＰｃｈＳＷ）と、
第２の電圧端子（ＶＧ）、第３の接続端子（ＩＮＡ）、第４の接続端子（ＩＮＢ）を有し、前記第３及び第４の接続端子のうち一方が開放状態となり、尚且つ他方に前記第２の電圧端子の電位よりもある一定値以上高い値の電圧が印加された状態となった時に、開放状態となった方の接続端子の電位を前記第２の電圧端子の電位と等しい状態にするＮチャンネル負荷回路（ＮｃｈＬＯＡＤ）と、
Ｎチャンネル半導体素子によって構成され、第３の電圧端子（ＶＢ）、第５の接続端子（ＩＮＡ）、第６の接続端子（ＩＮＢ）、第７の接続端子（ＯＵＴＡ）、第８の接続端子（ＯＵＴＢ）を有し、前記第３の電圧端子の電位から前記第７の接続端子の電位を減じた電位差が所定の閾値電圧よりも大きな時には、前記第５の接続端子と前記第７の接続端子の間を導通状態とし、それ以外の場合には開放状態とし、前記第３の電圧端子の電位から前記第８の接続端子の電位を減じた電位差が前記閾値電圧よりも大きな時には、前記第６の接続端子と前記第８の接続端子の間を導通状態とし、それ以外の場合には開放状態とするＮチャンネル電圧制限回路（ＮｃｈＬＩＭＩＴＥＲ）と、を備え、
前記第１の電圧端子が前記第４の信号電位に保たれ、前記第２の電圧端子が前記第１の信号電位に保たれ、前記第３の電圧端子に、予め設定された前記第５の信号電位以上の値の参照電圧が印加され、
前記第１の接続端子と前記第５の接続端子とが接続され、
前記第２の接続端子と前記第６の接続端子とが接続され、
前記第３の接続端子と前記前記第７の接続端子とが第１のノードで接続され、
前記第４の接続端子と前記前記第８の接続端子とが第２のノードで接続され、
前記信号入力端子に前記第２の論理信号が入力されて、
前記第１のノード又は前記第２のノードから、前記第３の論理信号を出力する、
ことを特徴とするレベル変換回路。
【請求項４】
第１の基準電位（０Ｖ）と第１の電位（ＨＶ）とで２つの論理値が表される第１の論理信号を、前記第１の基準電位（０Ｖ）以上の第２の基準電位（ＶＧ）と、前記第１の電位（ＨＶ）以下の電位であって前記第２の基準電位（ＶＧ）に正の電圧（ＬＬ）を加算したものに相当する第２の電位（ＶＧ＋ＬＬ）とで当該２つの論理値が表される第２の論理信号に変換する第１の回路ブロック（２１）と第２の回路ブロック（２２）とを備え、
前記第１の回路ブロックは、
電流路と制御端とを有するトランジスタとして、第１のトランジスタ（Ｘ１２１）と、第２のトランジスタ（Ｘ１２２）と、第３のトランジスタ（Ｘ１２３）と、第４のトランジスタ（Ｘ１２４）と、を備え、
前記第１のトランジスタ（Ｘ１２１）及び前記第３のトランジスタ（Ｘ１２３）が、前記第１の電位（ＨＶ）以下の前記第２の電位（ＶＧ＋ＬＬ）と前記第２の基準電位（ＶＧ）との電位差（ＬＬ）に対応する耐圧の低電圧ＰＭＯＳトランジスタで構成され、
前記第１のトランジスタの電流路の一端及び素子基板と、前記第３のトランジスタの電流路の一端及び素子基板とに前記第２の電位（ＶＧ＋ＬＬ）が印加され、
前記第１のトランジスタの電流路の他端に前記第２のトランジスタの電流路の一端が接続され、
前記第３のトランジスタの電流路の他端に前記第４のトランジスタの電流路の一端が接続され、
前記第２のトランジスタの電流路の他端と前記第４のトランジスタの電流路の他端とに前記第２の基準電位（ＶＧ）が印加され、
前記第２のトランジスタの素子基板と前記第４のトランジスタの素子基板とに前記第１の基準電位（０Ｖ）が印加され、
前記第１のトランジスタの電流路の他端と前記第２のトランジスタの電流路の一端との接続点を第１のノード（Ｎ２１）、前記第３のトランジスタの電流路の他端と前記第４のトランジスタの電流路の一端との接続点を第２のノード（Ｎ２２）として、前記第２のノードに前記第１のトランジスタの制御端が接続され、前記第１のノードに前記第３のトランジスタの制御端が接続された構成を有し、
前記第２の回路ブロックは、
電流路と制御端とを有するトランジスタとして、第５のトランジスタ（Ｘ１２５）と、第６のトランジスタ（Ｘ１２６）と、第７のトランジスタ（Ｘ１２７）と、第８のトランジスタ（Ｘ１２８）と、を備え、
前記第６のトランジスタ（Ｘ１２６）及び前記第８のトランジスタ（Ｘ１２８）が、前記電位差（ＬＬ）に対応する耐圧の低電圧ＮＭＯＳトランジスタで構成され、
前記第５のトランジスタの電流路の一端と前記第７のトランジスタの電流路の一端とに前記第２の電位（ＶＧ＋ＬＬ）が印加され、
前記第５のトランジスタの素子基板と前記第７のトランジスタの素子基板とに前記第１の電位（ＨＶ）が印加され、
前記第５のトランジスタの電流路の他端に前記第６のトランジスタの電流路の一端が接続され、
前記第７のトランジスタの電流路の他端に前記第８のトランジスタの電流路の一端が接続され、
前記第６のトランジスタの電流路の他端及び素子基板と前記第８のトランジスタの電流路の他端及び素子基板とに前記第２の基準電位（ＶＧ）が印加され、
前記第５のトランジスタの電流路の他端と前記第６のトランジスタの電流路の一端との接続点を第３のノード（Ｎ２３）、前記第７のトランジスタの電流路の他端と前記第８のトランジスタの電流路の一端との接続点を第４のノード（Ｎ２４）として、前記第４のノードに前記第６のトランジスタの制御端が接続され、前記３のノードに前記第８のトランジスタの制御端が接続された構成を有し、
前記第１の回路ブロックの前記第１のノードと前記第２の回路ブロックの前記第３のノードとが接続され、前記第１の回路ブロックの前記第２のノードと前記第２の回路ブロックの前記第４のノードとが接続され、
前記第２のトランジスタの制御端と前記第５のトランジスタの制御端とが接続され、前記第４のトランジスタの制御端と前記第７のトランジスタの制御端とが接続され、
前記第２のトランジスタの制御端と前記第５のトランジスタの制御端との接続点、前記第４のトランジスタの制御端と前記第７のトランジスタの制御端との接続点に、前記第１の基準電位（０Ｖ）又は前記第１の電位（ＨＶ）が印加されて、前記第１のノードと前記第３のノード又は前記第２のノードと前記第４のノードから、前記第２の基準電位（ＶＧ）又は前記第２の電位（ＶＧ＋ＬＬ）の前記第２の論理信号を出力するように構成された、
ことを特徴とするレベル変換回路。
【請求項５】
前記第１のトランジスタ、前記第３のトランジスタ、前記第５のトランジスタ及び前記第７のトランジスタは、ＰＭＯＳトランジスタであり、前記第２のトランジスタ、前記第４のトランジスタ、前記第６のトランジスタ及び前記第８のトランジスタは、ＮＭＯＳトランジスタによって構成されたものである、
ことを特徴とする請求項４に記載のレベル変換回路。
【請求項６】
前記第１のトランジスタと前記第３のトランジスタとは、ほぼ同じ特性を有する素子であり、前記第５のトランジスタと前記第７のトランジスタとは、ほぼ同じ特性を有する素子によって構成されたものである、
ことを特徴とする請求項４又は５に記載のレベル変換回路。
【請求項７】
前記第１の基準電位（０Ｖ）と、前記第１の基準電位（０Ｖ）よりも高く、かつ前記第１の電位（ＨＶ）よりも低い第３の電位（ＬＶ）とで前記２つの論理値が表される第３の論理信号を前記第１の論理信号に変換し、当該第１の論理信号を前記第１の回路ブロックと前記第２の回路ブロックとに供給する第３の回路ブロック（１０）を備えた、
ことを特徴とする請求項４、５又は６に記載のレベル変換回路。
【請求項８】
第１の基準電位（０Ｖ）以上の第２の基準電位（ＶＧ）と、前記第１の電位（ＨＶ）以下の電位であって前記第２の基準電位（ＶＧ）に正の電圧（ＬＬ）を加算したものに相当する第２の電位（ＶＧ＋ＬＬ）とで２つの論理値が表される第２の論理信号を、前記第１の基準電位（０Ｖ）と前記第２の電位（ＶＧ＋ＬＬ）とで前記２つの論理値が表される第４の論理信号に変換する第４の回路ブロック（３０）を備え、
前記第４の回路ブロックは、
電流路と制御端とを有するトランジスタとして、第９のトランジスタ（Ｘ２０１）と、第１０のトランジスタ（Ｘ２０２）と、第１１のトランジスタ（Ｘ２０５）と、第１２のトランジスタ（Ｘ２０３）と、第１３のトランジスタ（Ｘ２０４）と、第１４のトランジスタ（Ｘ２０６）と、を備え、
前記第９のトランジスタ（Ｘ２０１）が、前記第１の電位（ＨＶ）以下の前記第２の電位（ＶＧ＋ＬＬ）と前記第２の基準電位（ＶＧ）との電位差（ＬＬ）に対応する耐圧の低電圧ＰＭＯＳトランジスタで構成され、
前記第９のトランジスタの電流路の一端と素子基板とに前記第２の電位（ＶＧ＋ＬＬ）が印加され、
前記第１０のトランジスタの電流路の一端が前記第９のトランジスタの電流路の他端に接続され、前記第１０のトランジスタの電流路の他端と素子基板とに前記第２の基準電位（ＶＧ）が印加され、
前記第９のトランジスタの制御端と前記第１０のトランジスタの制御端と前記第１１のトランジスタの制御端とが接続され、
前記第１１のトランジスタの電流路の一端と前記第１２のトランジスタの電流路の一端とに前記第２の電位（ＶＧ＋ＬＬ）が印加され、
前記第１１のトランジスタの素子基板と前記第１２のトランジスタの素子基板とに前記第１の電位（ＨＶ）が印加され、
前記第１１のトランジスタの電流路の他端に前記第１４のトランジスタの電流路の一端が接続され、
前記第１２のトランジスタの電流路の他端に前記第１３のトランジスタの電流路の一端が接続され、
前記第１３のトランジスタの電流路の他端及び素子基板と前記第１４のトランジスタの電流路の他端及び素子基板とに前記第１の基準電位（０Ｖ）が印加され、
前記第９のトランジスタの電流路の他端と前記第１０のトランジスタの電流路の一端との接続点（Ｎ３１）に前記第１２のトランジスタの制御端が接続され、
前記第１２のトランジスタの電流路の他端と前記第１３のトランジスタの電流路の一端との接続点を第５のノード（Ｎ３２）、前記第１１のトランジスタの電流路の他端と前記第１４のトランジスタの電流路の一端との接続点を第６のノード（Ｎ３３）として、
前記第１３のトランジスタの制御端が前記第６のノードに接続され、前記第１４のトランジスタの制御端が前記前記第５のノードに接続され、
前記第９のトランジスタの制御端と前記第１０のトランジスタの制御端と前記第１１のトランジスタの制御端との接続点に前記第２の論理信号が供給され、
前記第５のノード又は前記第６のノードから、前記第１の基準電位（０Ｖ）又は前記第２の電位（ＶＧ＋ＬＬ）の前記第４の論理信号を出力する、
ことを特徴とするレベル変換回路。
【請求項９】
前記第９のトランジスタ、前記第１１のトランジスタ及び前記第１２のトランジスタは、ＰＭＯＳトランジスタによって構成され、前記第１０のトランジスタ、前記第１３のトランジスタ及び前記第１４のトランジスタは、ＮＭＯＳトランジスタによって構成されたものである、
ことを特徴とする請求項８に記載のレベル変換回路。
【請求項１０】
前記第４の回路ブロックは、さらに、
電流路と制御端とを有するトランジスタとして、第１５のトランジスタ（Ｘ２０７）と、第１６のトランジスタ（Ｘ２０８）と、を備え、
前記第１５のトランジスタの電流路の一端及び素子基板と前記第１６のトランジスタの電流路の一端及び素子基板とに前記第２の電位（ＶＧ＋ＬＬ）が印加され、
前記第１５のトランジスタの電流路の他端が前記第１２のトランジスタの電流路の一端に接続され、前記第１６のトランジスタの電流路の他端が前記第１１のトランジスタの電流路の一端に接続され、
前記第１１のトランジスタの制御端と前記第１２のトランジスタの制御端とに前記第２の基準電位（ＶＧ）が印加され、
前記第１５のトランジスタの制御端が前記第９のトランジスタの制御端と前記第１０のトランジスタの制御端との接続点に接続され、前記第１６のトランジスタの制御端が前記第９のトランジスタの電流路の他端と前記第１０のトランジスタの電流路の一端との接続点（Ｎ３１）に接続された構成を有する、
ことを特徴とする請求項８又は９に記載のレベル変換回路。
【請求項１１】
前記第４の論理信号を、前記第１の基準電位（０Ｖ）と、前記第１の基準電位（０Ｖ）よりも高く、かつ前記第１の電位（ＨＶ）よりも低い第３の電位（ＬＶ）とで前記２つの論理値が表される第５の論理信号に変換する第５の回路ブロック（４０）を備え、
前記第５の回路ブロックは、
電流路と制御端とを有するトランジスタとして、第１７のトランジスタ（Ｘ２１１）と、第１８のトランジスタ（Ｘ２１２）と、第１９のトランジスタ（Ｘ２１３）と、第２０のトランジスタ（Ｘ２１４）と、備え、
前記第１７のトランジスタの電流路の一端及び素子基板と前記第１９のトランジスタの電流路の一端及び素子基板とに前記第３の電位（ＬＶ）が印加され、
前記第１７のトランジスタの電流路の他端に前記第１８のトランジスタの電流路の一端が接続され、
前記第１９のトランジスタの電流路の他端に前記第２０のトランジスタの電流路の一端が接続され、
前記第１８のトランジスタの電流路の他端と素子基板及び前記第２０のトランジスタの電流路の他端と素子基板に前記第１の基準電位（０Ｖ）が印加され、
前記第１７のトランジスタの電流路の他端と前記第１８のトランジスタの電流路の一端との接続点を第７のノード（Ｎ３４）、前記第１９のトランジスタの電流路の他端と前記第２０のトランジスタの電流路の一端との接続点を第８のノード（Ｎ３５）として、
前記第８のノードに前記第１７のトランジスタの制御端が接続され、前記第７のノードに前記第１９のトランジスタの制御端が接続され、
前記第２０のトランジスタの制御端に前記第４の論理信号が供給され、前記第１８のトランジスタの制御端に当該第４の論理信号を反転したものに相当する信号が供給されて、
前記第７のノード又は前記第８のノードから、前記基準電位（０Ｖ）又は前記第３の電位（ＬＶ）の前記第５の論理信号を出力するように構成された、
ことを特徴とする請求項８乃至１０のいずれか１項に記載のレベル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レベル変換回路に関するものである。
【背景技術】
【０００２】
論理回路には、共通の基準接地電位を有していても、同一の論理値を互いに異なった固定電位で表すものがある。このような２つの論理回路を互いに接続する場合、論理信号の伝送による論理値の受け渡しが正しく行われるようにするためには、論理信号の電位をレベル変換するレベル変換器が必要になってくる。
【０００３】
例えば、論理値０／１を０Ｖ／１．８Ｖで表す論理回路の出力を、論理値０／１を０Ｖ／５Ｖで表す論理回路に入力する場合、この２つの論理回路の間に、論理値１を表す電位を１．８Ｖから５Ｖに変換するレベル変換器を接続する必要がある。
【０００４】
このようなレベル変換器を設けることにより、それぞれの論理を整合させることができる。従来、レベル変換器は、このような用途向けに設計されている（例えば、特許文献１参照）。
【０００５】
例えば、低電圧の論理信号を高電圧の論理信号に変換するためのレベル変換器は、図８に示すように構成される。
【０００６】
尚、電源ＳＲＣ１は、電位ＬＶを設定するための電源であり、電源ＳＲＣ２は、電位ＨＶを設定するための電源であり、各電位は、０＜ＬＶ＜ＨＶとなっている。
【０００７】
このレベル変換器は、電位ＬＶと基準接地電位０Ｖとにより論理値１，０を表している低電圧の論理信号を、電位ＬＶより高い電位ＨＶと基準接地電位０Ｖとにより論理値１，０を表現している高電圧の論理信号に変換するためのレベル変換器の一例である。
【０００８】
このレベル変換器は、回路ブロック２０１〜２０３からなり、トランジスタＸ１〜Ｘ１０によって構成される。トランジスタＸ１，Ｘ３，Ｘ５，Ｘ７，Ｘ９は、ＰＭＯＳ（Positive-channel Metal-Oxide Semiconductor）トランジスタであり、トランジスタＸ２，Ｘ４，Ｘ６，Ｘ８，Ｘ１０は、ＮＭＯＳ（Negative-channel Metal-Oxide Semiconductor）トランジスタである。
【０００９】
トランジスタＸ１〜Ｘ４はそれぞれ、そのドレイン−ソース間耐圧が値ＬＶ以上である低電圧トランジスタであり、トランジスタＸ５〜Ｘ１０はそれぞれ、そのドレイン−ソース間耐圧が値ＨＶ以上である高電圧トランジスタである。
【００１０】
トランジスタＸ６とトランジスタＸ８とは、互いに同一の動作特性、すなわち互いに同一のパラメータを有するトランジスタであり、トランジスタＸ５とトランジスタＸ７とは、互いに同一のパラメータを有するトランジスタである。
【００１１】
回路ブロック２０１は、入力端子Ｐinに供給された論理信号を反転した論理信号Ａと、論理信号Ａを反転した論理信号ｒＡとを生成する回路ブロックであり、生成した論理信号Ａと論理信号ｒＡとを回路ブロック２０２に供給する。なお、回路ブロック２０１は、回路ブロック２０２へと論理信号を供給する供給源のファンアウトを強化するという目的も果たすものである。
【００１２】
回路ブロック２０２は、論理信号Ａと論理信号ｒＡとの最大電圧を、低い電位ＬＶから高い電位ＨＶにレベル変換する回路ブロックである。トランジスタＸ６のゲートには最大で電圧ＬＶを有する論理信号Ａが印加され、トランジスタＸ８のゲートには論理信号ｒＡが印加される。
【００１３】
電位ＬＶが高電圧ＮＭＯＳトランジスタＸ６，Ｘ８のスレッショルド電圧(値)ＶＴＮよりも十分大きい場合には、論理信号Ａの値に応じて、トランジスタＸ６，Ｘ８が、それぞれ（オン、オフ）又は（オフ、オン）の状態となる。
【００１４】
トランジスタＸ５はトランジスタＸ８に同期して、また、トランジスタＸ７はトランジスタＸ６に同期してオン又はオフの状態となる。その結果、トランジスタＸ６のドレイン電圧とトランジスタＸ８のドレイン電圧とが０Ｖ／ＨＶの間で切り替わり、電位０Ｖと高い電位ＨＶとにより０，１が表された高電圧の論理信号が出力信号として得られる。
【００１５】
回路ブロック２０３は、トランジスタＸ９，Ｘ１０で構成されるインバータにより、回路ブロック２０２からの出力信号の波形整形とファンアウトの強化を行う回路であり、レベル変換器は、波形整形された出力信号を出力端子Ｐoutから出力する。
【００１６】
次に、高電圧の論理信号を低電圧の論理信号に変換するレベル変換器は、例えば、図９に示すように構成される。
【００１７】
このレベル変換器は、トランジスタＸ２１〜Ｘ２４によって構成される。トランジスタＸ２１，Ｘ２３は高電圧ＰＭＯＳトランジスタであり、トランジスタＸ２２，Ｘ２４は、高電圧ＮＭＯＳトランジスタである。
【００１８】
トランジスタＸ２１とトランジスタＸ２２、トランジスタＸ２３とトランジスタＸ２４とによって、それぞれ、インバータが構成される。
【００１９】
トランジスタＸ２１とトランジスタＸ２２によって構成されたインバータは、出力電圧ＨＶの電源ＳＲＣ２によって駆動され、入力高電圧信号のファンアウトを強化するためのバッファとして働くものである。
【００２０】
トランジスタＸ２３とトランジスタＸ２４によって構成されたインバータは、出力電圧ＬＶの電源ＳＲＣ１によって駆動されるため、出力端子Ｐoutから出力される信号の出力電圧は０Ｖ／ＬＶの間で切り替わる。
【００２１】
通常、高電圧ＰＭＯＳトランジスタであるトランジスタＸ２３の基板電位は、このレベル変換器の回路中で最も高い電位ＨＶに固定される必要がある。このため、トランジスタＸ２３は、この図９に示すように接続される。
【００２２】
このトランジスタＸ２３とトランジスタＸ２４とによって構成されるインバータに入力される信号レベルが、トランジスタＸ２４とトランジスタＸ２３とのスレッショルド電圧ＶＴＮを超えるものであれば、該インバータへ入力される高電圧論理信号を反転した信号が、低電圧論理信号として出力端子Ｐoutから出力される。
【００２３】
電位ＨＶと電位ＬＶとの差がそれほど大きくない場合、この図９に示すレベル変換器の回路により、電位０Ｖと電位ＨＶとにより１，０が表される高電圧の論理信号を、電位０Ｖと電位ＬＶとにより１，０が表される低電圧の論理信号に変換することが出来る。
【００２４】
ところで、半導体プロセスには、高電圧の信号を処理するための高電圧集積回路を形成する高電圧半導体プロセスがある。この高電圧集積回路は、高電圧トランジスタを用いて高電圧信号処理回路が構成された集積回路である。
【００２５】
しかし、この高電圧半導体プロセスでは、高電圧集積回路の内部に低電圧信号処理回路を設け、高電圧回路の接地電位と低電圧信号処理回路の接地電位とを異ならせ、かつ、低電圧信号処理回路の接地電位と高電圧回路の接地電位との間の電位差を動的に変化させられるようにすることも可能である。
【００２６】
すなわち、例えば高電圧信号処理回路の接地電位を０Ｖとし、高電圧トランジスタの定格電圧をＨＶとしたとき、低電圧信号処理回路は、その接地電位をＶＧとし、低電圧トランジスタの定格電圧をＬＬとすると、ＶＧ以上且つＶＧ＋ＬＬ以下の範囲の電圧信号を扱うことができる。ただしここでＶＧ＋ＬＬはＨＶ以下でなければならず、ＶＧは０Ｖ以上でなければならない。
【００２７】
そして、該低電圧信号処理回路の前記接地電位ＶＧを動的に変化させることにより、０Ｖ以上ＨＶ以下の高電圧信号を、低電圧信号処理回路により扱うことができるようになる。
【００２８】
一般に、高電圧信号処理回路は、その動作が低速であって、かつ、集積回路上で（具体的には、そのパターン上で）大きな面積を占め、低電圧信号処理回路は、その動作が高速であって、かつ、占有面積も小さくなる。このため、ある種のものについては、高電圧信号処理回路を、前述した可変接地電位を持つ低電圧信号処理回路に置き換えることによって、高性能化、小面積化を図ることができる。
【００２９】
このような高電圧集積回路として、例えば、本出願人が出願した特願２００９−０９３０９３号に開示されるような高電圧ＰＬＬ回路がある。この高電圧集積回路では、内部に高電圧信号処理回路と低電圧信号処理回路とが設けられる。
【００３０】
この低電圧信号処理回路は、可変接地電位である電位ＶＧと、電位ＶＧに正の定電圧ＬＬを加算した電位（ＶＧ＋ＬＬ）とにより論理値０，１が表される低電圧の論理信号を扱い、制御・インタフェースの機能を担う論理回路と、ＶＧ以上かつＶＧ＋ＬＬ以下の範囲のアナログ電圧信号を扱うアナログ信号処理回路から構成される。尚、各電位の関係は、０≦ＶＧ≦ＶＧ＋ＬＬ≦ＨＶとする。
【００３１】
そして、このような高電圧集積回路を制御するには、高電圧集積回路の外部に、例えば、マイクロコントローラのような制御論理回路を備え、この制御論理回路と高電圧集積回路内部に実装された可変接地電位を持つ低電圧信号処理回路内の前記内部論理回路との間で２値論理信号による命令及びデータの送受信を行う。
【００３２】
この場合、外部の制御論理回路は、通常、基準接地電位０Ｖと低い固定電位の電位ＬＶとで０，１が表される２値論理信号を扱う。ただし０＜ＬＶ＜ＨＶであるとする。このため、外部制御論理回路と前記内部論理回路との間で命令及びデータの送受信を行うためには、以下の機能を満たすレベル変換器が必要となる。
【００３３】
（１）集積回路の内部論理回路によるデータ受信に必要とされるレベル変換機能、即ち、基準接地電位０Ｖと電位ＬＶとにより０，１が表される低電圧の論理信号を、可変接地電位ＶＧと電位（ＶＧ＋ＬＬ）とにより０，１が表される低電圧の論理信号に変換する機能。
（２）集積回路の内部論理回路によるデータ送信に必要とされるレベル変換機能、即ち、可変接地電位ＶＧと電位（ＶＧ＋ＬＬ）とにより０，１が表される低電圧の論理信号を、基準接地電位０Ｖと電位ＬＶとにより０，１が表される低電圧の論理信号に変換する機能。
【００３４】
そして、このレベル変換器には、以下の仕様が要求される。
（３）上記（１）及び（２）の機能が、可変接地電位ＶＧを、基準接地電位０Ｖから電位（ＨＶ−ＬＬ）の間で変化させた場合でも正常な動作が実現されること。
（４）省電力化のために電位ＨＶを高電圧トランジスタの定格電圧よりも低く設定した場合でも上記（１）、（２）の機能が正常に実現され、（３）の仕様が満足されること。
【先行技術文献】
【特許文献】
【００３５】
【特許文献１】特開２００９−２２０５４号公報
【発明の概要】
【発明が解決しようとする課題】
【００３６】
しかし、図８及び図９に示すような従来のレベル変換器を利用して、上記（１）〜（４）を満足するようなレベル変換器を実現しようとしても、各電位の設定次第では、トランジスタのスレッショルド電圧がソース−基板間電圧の影響を受ける。
【００３７】
このスレッショルド電圧とソース−基板間電圧との関係は、所謂ボディ効果として表され、このボディ効果が顕著に現れるとスイッチング動作が困難になって、レベル変換を安定して行えなくなる。
【００３８】
本発明は、このような従来の問題点に鑑みてなされたもので、安定したレベル変換を行うことが可能なレベル変換回路を提供することを目的とする。
【課題を解決するための手段】
【００３９】
この目的を達成するため、本発明の第１の観点に係るレベル変換回路は、
第１の信号電位（０Ｖ）と第２の信号電位（ＨＶ）とによって２つの論理値が表される第１の論理信号を、前記第１の信号電位以上の第３の信号電位（ＶＧ）と前記第３の信号電位に正の電圧を加算したものに相当しかつ前記第２の信号電位以下である第４の信号電位（ＶＧ＋ＬＬ）とによって当該２つの論理値が表される第２の論理信号に変換して出力するレベル変換回路において、
Ｎチャンネル半導体素子によって構成され、第１の信号入力端子（ＩＮ）、第１の電圧端子（ＶＧ）、第１の接続端子（ＯＵＴＡ）、第２の接続端子（ＯＵＴＢ）を有し、前記Ｎチャンネル半導体素子の基板電位が前記第１の信号電位に保持され、前記第１の信号入力端子に前記第１の信号電位の電圧が印加されたとき前記第１の電圧端子と前記第１の接続端子とを接続すると共に前記第２の接続端子を開放し、前記第１の信号入力端子に前記第２の信号電位の電圧が印加されたとき前記第１の電圧端子と前記第２の接続端子とを接続すると共に前記第１の接続端子を開放するＮチャンネルスイッチ回路（ＮｃｈＳＷ）と、
Ｐチャンネル半導体素子によって構成され、第２の信号入力端子（ＩＮ）、第２の電圧端子（ＶＨ）、第３の接続端子（ＯＵＴＡ）、第４の接続端子（ＯＵＴＢ）を有し、前記Ｐチャンネル半導体素子の基板電位が前記第４の信号電位以上の電位（ＨＶ）に保持され、前記第２の信号入力端子に前記第１の信号電位の電圧が印加されたとき前記第２の電圧端子と前記第３の接続端子とを接続すると共に前記第４の接続端子を開放し、前記第２の信号入力端子に前記第２の信号電位の電圧が印加されたとき前記第２の電圧端子と前記第４の接続端子とを接続すると共に前記第３の接続端子を開放するＰチャンネルスイッチ回路（ＰｃｈＳＷ）と、
Ｎチャンネル半導体素子によって構成され、第３の電圧端子（ＶＧ）、第５の接続端子（ＩＮＡ）、第６の接続端子（ＩＮＢ）を有し、前記Ｎチャンネル半導体素子が前記第２の信号電位（ＨＶ）以下の前記第４の信号電位（ＶＧ＋ＬＬ）と前記第３の信号電位（ＶＧ）との電位差（ＬＬ）に対応する耐圧の低電圧ＮＭＯＳトランジスタで構成され、前記Ｎチャンネル半導体素子の基板電位が前記第３の信号電位（ＶＧ）に保持され、前記第５及び第６の接続端子のうち一方が開放状態となり、尚且つ他方に前記第３の電圧端子の電位よりもある一定値以上高い値の電圧が印加された状態となった時に、開放状態となった方の接続端子の電位を前記第３の電圧端子の電位と等しい状態にするＮチャンネル負荷回路（ＮｃｈＬＯＡＤ）と、
Ｐチャンネル半導体素子によって構成され、第４の電圧端子（ＶＨ）、第７の接続端子（ＩＮＡ）、第８の接続端子（ＩＮＢ）を有し、前記Ｐチャンネル半導体素子が前記電位差（ＬＬ）に対応する耐圧の低電圧ＰＭＯＳトランジスタで構成され、前記Ｐチャンネル半導体素子の基板電位が前記第４の信号電位（ＶＧ＋ＬＬ）に保持され、前記第７及び第８の接続端子のうち一方が開放状態となり、尚且つ他方に前記第４の電圧端子の電位よりもある一定値以上低い値の電圧が印加された状態となった時に、開放状態となった方の接続端子の電位を前記第４の電圧端子の電位と等しい状態にするＰチャンネル負荷回路（ＰｃｈＬＯＡＤ）と、を備え、
前記第１の電圧端子と前記第３の電圧端子とが前記第３の信号電位に保たれ、
前記第２の電圧端子と前記第４の電圧端子とが前記第４の信号電位に保たれ、
前記第７の接続端子（ＰｃｈＬＯＡＤ；ＩＮＡ）と前記第１の接続端子（ＮｃｈＳＷ；ＯＵＴＡ）とが第１のノード（Ｎ４１）で接続され、
前記第８の接続端子（ＰｃｈＬＯＡＤ；ＩＮＢ）と前記第２の接続端子（ＮｃｈＳＷ；ＯＵＴＢ）とが第２のノード（Ｎ４２）で接続され、
前記第５の接続端子（ＮｃｈＬＯＡＤ；ＩＮＡ）と前記第３の接続端子（ＰｃｈＳＷ；ＯＵＴＡ）とが第３のノード（Ｎ４３）で接続され、
前記第６の接続端子（ＮｃｈＬＯＡＤ；ＩＮＢ）と前記第８の接続端子（ＰｃｈＳＷ；ＯＵＴＢ）とが第４のノード（Ｎ４４）で接続され、
前記第１のノードと前記第４のノードが接続され、
前記第２のノードと前記第３のノードが接続され、
前記第１及び第２の各信号入力端子に前記第１の論理信号が入力されて、
前記第１のノード又は前記第２のノードから、前記第２の論理信号を出力する、
ことを特徴とする。
【００４０】
本発明の第２の観点に係るレベル変換回路は、
第１の信号電位（０Ｖ）以上の第３の信号電位（ＶＧ）と当該第３の信号電位より高い第４の信号電位（ＶＧ＋ＬＬ）とによって２つの論理値が表される第２の論理信号を、前記第１の信号電位と前記第１の信号電位より高い第５の信号電位（ＬＶ）とによって当該２つの論理値が表される第３の論理信号に変換して出力するレベル変換回路において、
Ｎチャンネル半導体素子によって構成され、第１の信号入力端子（ＩＮ）、第１の電圧端子（ＶＧ）、第１の接続端子（ＯＵＴＡ）、第２の接続端子（ＯＵＴＢ）を有し、前記Ｎチャンネル半導体素子の基板電位が前記第１の信号電位に保持され、前記第１の信号入力端子に第１の信号電位の電圧が印加されたとき前記第１の電圧端子と前記第１の接続端子とを接続すると共に前記第２の接続端子を開放し、前記第１の信号入力端子に第４の信号電位の電圧が印加されたとき前記第１の電圧端子と前記第２の接続端子とを接続すると共に前記第１の接続端子を開放するＮチャンネルスイッチ回路（ＮｃｈＳＷ）と、
Ｐチャンネル半導体素子によって構成され、第２の信号入力端子（ＩＮ）、第２の電圧端子（ＶＨ）、第３の接続端子（ＯＵＴＡ）、第４の接続端子（ＯＵＴＢ）を有し、前記Ｐチャンネル半導体素子のうち、前記第３の接続端子（ＯＵＴＡ）又は前記第４の接続端子（ＯＵＴＢ）に対応する端子を有する素子の基板電位が前記第４の信号電位以上の電位（ＨＶ）に保持され、前記第３の接続端子（ＯＵＴＡ）又は前記第４の接続端子（ＯＵＴＢ）に対応する端子を有しない素子が当該電位（ＨＶ）以下の前記第４の信号電位（ＶＧ＋ＬＬ）と前記第３の信号電位（ＶＧ）との電位差（ＬＬ）に対応する耐圧の低電圧ＰＭＯＳトランジスタで構成され且つ当該素子の基板電位が前記第４の信号電位（ＶＧ＋ＬＬ）に保持され、前記第２の信号入力端子に第３の信号電位の電圧が印加されたとき前記第２の電圧端子と前記第３の接続端子とを接続すると共に前記第４の接続端子を開放し、前記第２の信号入力端子に第４の信号電位の電圧が印加されたとき前記第２の電圧端子と前記第４の接続端子とを接続すると共に前記第３の接続端子を開放するＰチャンネルスイッチ回路（ＰｃｈＳＷ）と、
第３の電圧端子（ＶＧ）、第５の接続端子（ＩＮＡ）、第６の接続端子（ＩＮＢ）を有し、前記第５及び第６の接続端子のうち一方が開放状態となり、尚且つ他方に前記第３の電圧端子の電位よりもある一定値以上高い値の電圧が印加された状態となった時に、開放状態となった方の接続端子の電位を前記第３の電圧端子の電位と等しい状態にするＮチャンネル負荷回路（ＮｃｈＬＯＡＤ）と、
第４の電圧端子（ＶＨ）、第７の接続端子（ＩＮＡ）、第８の接続端子（ＩＮＢ）を有し、前記第７及び第８の接続端子のうち一方が開放状態となり、尚且つ他方に前記第４の電圧端子の電位よりもある一定値以上低い値の電圧が印加された状態となった時に、開放状態となった方の接続端子の電位を前記第４の電圧端子の電位と等しい状態にするＰチャンネル負荷回路（ＰｃｈＬＯＡＤ）と、を備え、
前記第１の電圧端子と第３の電圧端子とが前記第１の信号電位に保たれ、
前記第２の電圧端子が前記第４の信号電位に保たれ、
前記第４の電圧端子が前記第５の信号電位に保たれ、
前記第５の接続端子（ＮｃｈＬＯＡＤ；ＩＮＡ）と前記第３の接続端子（ＰｃｈＳＷ；ＯＵＴＡ）とが第１のノード（Ｎ４５）で接続され、
前記第６の接続端子（ＮｃｈＬＯＡＤ；ＩＮＢ）と前記第４の接続端子（ＰｃｈＳＷ；ＯＵＴＢ）とが第２のノード（Ｎ４６）で接続され、
前記第７の接続端子（ＰｃｈＬＯＡＤ；ＩＮＡ）と前記第１の接続端子（ＮｃｈＳＷ；ＯＵＴＡ）とが第３のノード（Ｎ４７）で接続され、
前記第８の接続端子（ＰｃｈＬＯＡＤ；ＩＮＢ）と前記第２の接続端子（ＮｃｈＳＷ；ＯＵＴＢ）とが第４のノード（Ｎ４８）で接続され、
前記第１の信号入力端子と前記第１のノードが接続され、
前記第２の信号入力端子に前記第２の論理信号が入力されて、
前記第３のノード又は前記第４のノードから、前記第３の論理信号を出力する、
ことを特徴とする。
【００４１】
本発明の第３の観点に係るレベル変換回路は、
第１の信号電位（０Ｖ）以上の第３の信号電位（ＶＧ）と当該第３の信号電位より高い第４の信号電位（ＶＧ＋ＬＬ）とによって２つの論理値が表される第２の論理信号を、前記第１の信号電位と前記第１の信号電位より高い第５の信号電位（ＬＶ）とによって当該２つの論理値が表される第３の論理信号に変換して出力するレベル変換回路において、
Ｐチャンネル半導体素子によって構成され、信号入力端子（ＩＮ）、第１の電圧端子（ＶＨ）、第１の接続端子（ＯＵＴＡ）、第２の接続端子（ＯＵＴＢ）を有し、前記Ｐチャンネル半導体素子の基板電位が前記第４の信号電位よりも高い電位（ＨＶ）に保持され、前記信号入力端子に前記第３の信号電位の電圧が印加されたとき前記第１の電圧端子と前記第１の接続端子（ＯＵＴＡ）とを接続すると共に前記第２の接続端子を開放し、前記信号入力端子に前記第４の信号電位の電圧が印加されたとき前記第１の電圧端子と前記第２の接続端子（ＯＵＴＢ）とを接続すると共に前記第１の接続端子を開放するＰチャンネルスイッチ回路（ＰｃｈＳＷ）と、
第２の電圧端子（ＶＧ）、第３の接続端子（ＩＮＡ）、第４の接続端子（ＩＮＢ）を有し、前記第３及び第４の接続端子のうち一方が開放状態となり、尚且つ他方に前記第２の電圧端子の電位よりもある一定値以上高い値の電圧が印加された状態となった時に、開放状態となった方の接続端子の電位を前記第２の電圧端子の電位と等しい状態にするＮチャンネル負荷回路（ＮｃｈＬＯＡＤ）と、
Ｎチャンネル半導体素子によって構成され、第３の電圧端子（ＶＢ）、第５の接続端子（ＩＮＡ）、第６の接続端子（ＩＮＢ）、第７の接続端子（ＯＵＴＡ）、第８の接続端子（ＯＵＴＢ）を有し、前記第３の電圧端子の電位から前記第７の接続端子の電位を減じた電位差が所定の閾値電圧よりも大きな時には、前記第５の接続端子と前記第７の接続端子の間を導通状態とし、それ以外の場合には開放状態とし、前記第３の電圧端子の電位から前記第８の接続端子の電位を減じた電位差が前記閾値電圧よりも大きな時には、前記第６の接続端子と前記第８の接続端子の間を導通状態とし、それ以外の場合には開放状態とするＮチャンネル電圧制限回路（ＮｃｈＬＩＭＩＴＥＲ）と、を備え、
前記第１の電圧端子が前記第４の信号電位に保たれ、前記第２の電圧端子が前記第１の信号電位に保たれ、前記第３の電圧端子に、予め設定された前記第５の信号電位以上の値の参照電圧が印加され、
前記第１の接続端子と前記第５の接続端子とが接続され、
前記第２の接続端子と前記第６の接続端子とが接続され、
前記第３の接続端子と前記前記第７の接続端子とが第１のノードで接続され、
前記第４の接続端子と前記前記第８の接続端子とが第２のノードで接続され、
前記信号入力端子に前記第２の論理信号が入力されて、
前記第１のノード又は前記第２のノードから、前記第３の論理信号を出力する、
ことを特徴とする。
【００４２】
本発明の第４の観点に係るレベル変換回路は、
第１の基準電位（０Ｖ）と第１の電位（ＨＶ）とで２つの論理値が表される第１の論理信号を、前記第１の基準電位（０Ｖ）以上の第２の基準電位（ＶＧ）と、前記第１の電位（ＨＶ）以下の電位であって前記第２の基準電位（ＶＧ）に正の電圧（ＬＬ）を加算したものに相当する第２の電位（ＶＧ＋ＬＬ）とで当該２つの論理値が表される第２の論理信号に変換する第１の回路ブロック（２１）と第２の回路ブロック（２２）とを備え、
前記第１の回路ブロックは、
電流路と制御端とを有するトランジスタとして、第１のトランジスタ（Ｘ１２１）と、第２のトランジスタ（Ｘ１２２）と、第３のトランジスタ（Ｘ１２３）と、第４のトランジスタ（Ｘ１２４）と、を備え、
前記第１のトランジスタ（Ｘ１２１）及び前記第３のトランジスタ（Ｘ１２３）が、前記第１の電位（ＨＶ）以下の前記第２の電位（ＶＧ＋ＬＬ）と前記第２の基準電位（ＶＧ）との電位差（ＬＬ）に対応する耐圧の低電圧ＰＭＯＳトランジスタで構成され、
前記第１のトランジスタの電流路の一端及び素子基板と、前記第３のトランジスタの電流路の一端及び素子基板とに前記第２の電位（ＶＧ＋ＬＬ）が印加され、
前記第１のトランジスタの電流路の他端に前記第２のトランジスタの電流路の一端が接続され、
前記第３のトランジスタの電流路の他端に前記第４のトランジスタの電流路の一端が接続され、
前記第２のトランジスタの電流路の他端と前記第４のトランジスタの電流路の他端とに前記第２の基準電位（ＶＧ）が印加され、
前記第２のトランジスタの素子基板と前記第４のトランジスタの素子基板とに前記第１の基準電位（０Ｖ）が印加され、
前記第１のトランジスタの電流路の他端と前記第２のトランジスタの電流路の一端との接続点を第１のノード（Ｎ２１）、前記第３のトランジスタの電流路の他端と前記第４のトランジスタの電流路の一端との接続点を第２のノード（Ｎ２２）として、前記第２のノードに前記第１のトランジスタの制御端が接続され、前記第１のノードに前記第３のトランジスタの制御端が接続された構成を有し、
前記第２の回路ブロックは、
電流路と制御端とを有するトランジスタとして、第５のトランジスタ（Ｘ１２５）と、第６のトランジスタ（Ｘ１２６）と、第７のトランジスタ（Ｘ１２７）と、第８のトランジスタ（Ｘ１２８）と、を備え、
前記第６のトランジスタ（Ｘ１２６）及び前記第８のトランジスタ（Ｘ１２８）が、前記電位差（ＬＬ）に対応する耐圧の低電圧ＮＭＯＳトランジスタで構成され、
前記第５のトランジスタの電流路の一端と前記第７のトランジスタの電流路の一端とに前記第２の電位（ＶＧ＋ＬＬ）が印加され、
前記第５のトランジスタの素子基板と前記第７のトランジスタの素子基板とに前記第１の電位（ＨＶ）が印加され、
前記第５のトランジスタの電流路の他端に前記第６のトランジスタの電流路の一端が接続され、
前記第７のトランジスタの電流路の他端に前記第８のトランジスタの電流路の一端が接続され、
前記第６のトランジスタの電流路の他端及び素子基板と前記第８のトランジスタの電流路の他端及び素子基板とに前記第２の基準電位（ＶＧ）が印加され、
前記第５のトランジスタの電流路の他端と前記第６のトランジスタの電流路の一端との接続点を第３のノード（Ｎ２３）、前記第７のトランジスタの電流路の他端と前記第８のトランジスタの電流路の一端との接続点を第４のノード（Ｎ２４）として、前記第４のノードに前記第６のトランジスタの制御端が接続され、前記３のノードに前記第８のトランジスタの制御端が接続された構成を有し、
前記第１の回路ブロックの前記第１のノードと前記第２の回路ブロックの前記第３のノードとが接続され、前記第１の回路ブロックの前記第２のノードと前記第２の回路ブロックの前記第４のノードとが接続され、
前記第２のトランジスタの制御端と前記第５のトランジスタの制御端とが接続され、前記第４のトランジスタの制御端と前記第７のトランジスタの制御端とが接続され、
前記第２のトランジスタの制御端と前記第５のトランジスタの制御端との接続点、前記第４のトランジスタの制御端と前記第７のトランジスタの制御端との接続点に、前記第１の基準電位（０Ｖ）又は前記第１の電位（ＨＶ）が印加されて、前記第１のノードと前記第３のノード又は前記第２のノードと前記第４のノードから、前記第２の基準電位（ＶＧ）又は前記第２の電位（ＶＧ＋ＬＬ）の前記第２の論理信号を出力するように構成された、
ことを特徴とする。
【００４３】
前記第１のトランジスタ、前記第３のトランジスタ、前記第５のトランジスタ及び前記第７のトランジスタは、ＰＭＯＳトランジスタであり、前記第２のトランジスタ、前記第４のトランジスタ、前記第６のトランジスタ及び前記第８のトランジスタは、ＮＭＯＳトランジスタによって構成されたものであってもよい。
【００４４】
前記第１のトランジスタと前記第３のトランジスタとは、ほぼ同じ特性を有する素子であり、前記第５のトランジスタと前記第７のトランジスタとは、ほぼ同じ特性を有する素子によって構成されたものであってもよい。
【００４５】
前記第１の基準電位（０Ｖ）と、前記第１の基準電位（０Ｖ）よりも高く、かつ前記第１の電位（ＨＶ）よりも低い第３の電位（ＬＶ）とで前記２つの論理値が表される第３の論理信号を前記第１の論理信号に変換し、当該第１の論理信号を前記第１の回路ブロックと前記第２の回路ブロックとに供給する第３の回路ブロック（１０）を備えてもよい。
【００４６】
本発明の第５の観点に係るレベル変換回路は、
第１の基準電位（０Ｖ）以上の第２の基準電位（ＶＧ）と、前記第１の電位（ＨＶ）以下の電位であって前記第２の基準電位（ＶＧ）に正の電圧（ＬＬ）を加算したものに相当する第２の電位（ＶＧ＋ＬＬ）とで２つの論理値が表される第２の論理信号を、前記第１の基準電位（０Ｖ）と前記第２の電位（ＶＧ＋ＬＬ）とで前記２つの論理値が表される第４の論理信号に変換する第４の回路ブロック（３０）を備え、
前記第４の回路ブロックは、
電流路と制御端とを有するトランジスタとして、第９のトランジスタ（Ｘ２０１）と、第１０のトランジスタ（Ｘ２０２）と、第１１のトランジスタ（Ｘ２０５）と、第１２のトランジスタ（Ｘ２０３）と、第１３のトランジスタ（Ｘ２０４）と、第１４のトランジスタ（Ｘ２０６）と、を備え、
前記第９のトランジスタ（Ｘ２０１）が、前記第１の電位（ＨＶ）以下の前記第２の電位（ＶＧ＋ＬＬ）と前記第２の基準電位（ＶＧ）との電位差（ＬＬ）に対応する耐圧の低電圧ＰＭＯＳトランジスタで構成され、
前記第９のトランジスタの電流路の一端と素子基板とに前記第２の電位（ＶＧ＋ＬＬ）が印加され、
前記第１０のトランジスタの電流路の一端が前記第９のトランジスタの電流路の他端に接続され、前記第１０のトランジスタの電流路の他端と素子基板とに前記第２の基準電位（ＶＧ）が印加され、
前記第９のトランジスタの制御端と前記第１０のトランジスタの制御端と前記第１１のトランジスタの制御端とが接続され、
前記第１１のトランジスタの電流路の一端と前記第１２のトランジスタの電流路の一端とに前記第２の電位（ＶＧ＋ＬＬ）が印加され、
前記第１１のトランジスタの素子基板と前記第１２のトランジスタの素子基板とに前記第１の電位（ＨＶ）が印加され、
前記第１１のトランジスタの電流路の他端に前記第１４のトランジスタの電流路の一端が接続され、
前記第１２のトランジスタの電流路の他端に前記第１３のトランジスタの電流路の一端が接続され、
前記第１３のトランジスタの電流路の他端及び素子基板と前記第１４のトランジスタの電流路の他端及び素子基板とに前記第１の基準電位（０Ｖ）が印加され、
前記第９のトランジスタの電流路の他端と前記第１０のトランジスタの電流路の一端との接続点（Ｎ３１）に前記第１２のトランジスタの制御端が接続され、
前記第１２のトランジスタの電流路の他端と前記第１３のトランジスタの電流路の一端との接続点を第５のノード（Ｎ３２）、前記第１１のトランジスタの電流路の他端と前記第１４のトランジスタの電流路の一端との接続点を第６のノード（Ｎ３３）として、
前記第１３のトランジスタの制御端が前記第６のノードに接続され、前記第１４のトランジスタの制御端が前記前記第５のノードに接続され、
前記第９のトランジスタの制御端と前記第１０のトランジスタの制御端と前記第１１のトランジスタの制御端との接続点に前記第２の論理信号が供給され、
前記第５のノード又は前記第６のノードから、前記第１の基準電位（０Ｖ）又は前記第２の電位（ＶＧ＋ＬＬ）の前記第４の論理信号を出力する、
ことを特徴とする。
【００４７】
前記第９のトランジスタ、前記第１１のトランジスタ及び前記第１２のトランジスタは、ＰＭＯＳトランジスタによって構成され、前記第１０のトランジスタ、前記第１３のトランジスタ及び前記第１４のトランジスタは、ＮＭＯＳトランジスタによって構成されたものであってもよい。
【００４８】
前記第４の回路ブロックは、さらに、
電流路と制御端とを有するトランジスタとして、第１５のトランジスタ（Ｘ２０７）と、第１６のトランジスタ（Ｘ２０８）と、を備え、
前記第１５のトランジスタの電流路の一端及び素子基板と前記第１６のトランジスタの電流路の一端及び素子基板とに前記第２の電位（ＶＧ＋ＬＬ）が印加され、
前記第１５のトランジスタの電流路の他端が前記第１２のトランジスタの電流路の一端に接続され、前記第１６のトランジスタの電流路の他端が前記第１１のトランジスタの電流路の一端に接続され、
前記第１１のトランジスタの制御端と前記第１２のトランジスタの制御端とに前記第２の基準電位（ＶＧ）が印加され、
前記第１５のトランジスタの制御端が前記第９のトランジスタの制御端と前記第１０のトランジスタの制御端との接続点に接続され、前記第１６のトランジスタの制御端が前記第９のトランジスタの電流路の他端と前記第１０のトランジスタの電流路の一端との接続点（Ｎ３１）に接続された構成を有するものであってもよい。
【００４９】
前記第４の論理信号を、前記第１の基準電位（０Ｖ）と、前記第１の基準電位（０Ｖ）よりも高く、かつ前記第１の電位（ＨＶ）よりも低い第３の電位（ＬＶ）とで前記２つの論理値が表される第５の論理信号に変換する第５の回路ブロック（４０）を備えてもよく、
前記第５の回路ブロックは、
電流路と制御端とを有するトランジスタとして、第１７のトランジスタ（Ｘ２１１）と、第１８のトランジスタ（Ｘ２１２）と、第１９のトランジスタ（Ｘ２１３）と、第２０のトランジスタ（Ｘ２１４）と、備え、
前記第１７のトランジスタの電流路の一端及び素子基板と前記第１９のトランジスタの電流路の一端及び素子基板とに前記第３の電位（ＬＶ）が印加され、
前記第１７のトランジスタの電流路の他端に前記第１８のトランジスタの電流路の一端が接続され、
前記第１９のトランジスタの電流路の他端に前記第２０のトランジスタの電流路の一端が接続され、
前記第１８のトランジスタの電流路の他端と素子基板及び前記第２０のトランジスタの電流路の他端と素子基板に前記第１の基準電位（０Ｖ）が印加され、
前記第１７のトランジスタの電流路の他端と前記第１８のトランジスタの電流路の一端との接続点を第７のノード（Ｎ３４）、前記第１９のトランジスタの電流路の他端と前記第２０のトランジスタの電流路の一端との接続点を第８のノード（Ｎ３５）として、
前記第８のノードに前記第１７のトランジスタの制御端が接続され、前記第７のノードに前記第１９のトランジスタの制御端が接続され、
前記第２０のトランジスタの制御端に前記第４の論理信号が供給され、前記第１８のトランジスタの制御端に当該第４の論理信号を反転したものに相当する信号が供給されて、  前記第７のノード又は前記第８のノードから、前記基準電位（０Ｖ）又は前記第３の電位（ＬＶ）の前記第５の論理信号を出力するように構成されたものであってもよい。
【発明の効果】
【００５０】
本発明によれば、安定したレベル変換を行うことができる。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施形態１に係るレベル変換器であって低電圧の論理信号を高電圧の論理信号に変換するレベル変換器の構成を示す回路図である。
【図２】本発明の実施形態２に係るレベル変換器であって高電圧の論理信号を低電圧の論理信号に変換するレベル変換器の具体的な構成（１）を示す回路図である。
【図３】実施形態２に係るレベル変換器の具体的な構成（２）を示す回路図である。
【図４】実施形態１に係るレベル変換器の１ブロックを複数の基本的機能ブロックを接続したシステムとして表したブロック図である。
【図５】実施形態２に係るレベル変換器を複数の基本的機能ブロックを接続したシステムとして表したブロック図（１）である。
【図６】実施形態２に係るレベル変換器を複数の基本的機能ブロックを接続したシステムとして表したブロック図（２）である。
【図７】図６に示すレベル変換器の具体的な構成を示す図である。
【図８】従来の低電圧の論理信号を高電圧の論理信号に変換するレベル変換器の構成を示す回路図である。
【図９】従来の高電圧の論理信号を低電圧の論理信号に変換するレベル変換器の構成を示す回路図である。
【発明を実施するための形態】
【００５２】
以下、本発明の実施形態に係る装置を図面を参照して説明する。
（実施形態１）
実施形態１に係るレベル変換器の構成を図１に示す。
実施形態１に係るレベル変換器は、基準接地電位０Ｖと電位ＬＶとにより２つの論理値０，１が表される低電圧の論理信号を、可変接地電位である電位ＶＧと、電位ＶＧに正の定電圧ＬＬを加算して得られる電位（ＶＧ＋ＬＬ）と、により２つの論理値０，１が表される低電圧の論理信号に変換するものである。
【００５３】
このレベル変換器は、例えば、高電圧集積回路の外部に備えられたマイクロコントローラのような制御論理回路と、高電圧集積回路の内部に設けられた内部論理回路（低電圧信号処理回路）と、の間に接続される（いずれも図示せず）。
【００５４】
制御論理回路は、基準接地電位０Ｖと、電位ＨＶより低い固定の電位ＬＶとにより２つの論理値０，１が表される２値論理信号を扱う。内部論理回路は、可変接地電位である電位ＶＧと、電位（ＶＧ＋ＬＬ）とにより２つの論理値０，１が表される低電圧の論理信号を扱う。ただし、ＶＧは０以上の値であり、また、（ＶＧ＋ＬＬ）のとり得る最大値はＨＶ以下である。
【００５５】
入力端子Ｐinは、制御論理回路に接続され、この制御論理回路から、基準接地電位０Ｖ又は電位ＬＶの論理信号が供給される。出力端子Ｐoutは、内部論理回路に接続され、レベル変換器は、この内部論理回路に可変接地電位ＶＧと、電位ＶＧと同期して変化する電位（ＶＧ＋ＬＬ）とにより２つの論理値０，１が表される低電圧の論理信号を供給する。
【００５６】
実施形態１に係るレベル変換器は、回路ブロック１０，２０によって構成される。回路ブロック１０は、図８に示す従来のレベル変換器と同様の構成を有し、電位０Ｖと電位ＬＶとにより２つの論理値０，１が表される低電圧の論理信号を、電位０Ｖと電位ＨＶとにより２つの論理値０，１が表される高電圧の論理信号に変換する回路ブロックである。
【００５７】
回路ブロック２０は、電位０Ｖと電位ＨＶとにより２つの論理値０，１が表される高電圧の論理信号を、電位ＶＧと電位（ＶＧ＋ＬＬ）とにより２つの論理値０，１が表される低電圧の論理信号に変換する回路ブロックである。この回路ブロック２０は、さらに回路ブロック２１，２２，２３によって構成される。
【００５８】
回路ブロック２１は、電位０Ｖと電位ＨＶとにより２つの論理値０，１が表される高電圧の論理信号を、電位ＶＧと電位（ＶＧ＋ＬＬ）とにより２つの論理値０，１が表される低電圧の論理信号に変換する回路ブロックである。この回路ブロック２１は、図８に示す回路ブロック２０２と類似した回路トポロジーを持っているが、後述する幾つかの点で異なる回路となっている。
【００５９】
回路ブロック２２は、回路ブロック２１と同様に、電位０Ｖと電位ＨＶとにより２つの論理値０，１が表される高電圧の論理信号を、電位ＶＧと電位（ＶＧ＋ＬＬ）とにより２つの論理値０，１が表される低電圧の論理信号に変換する回路ブロックである。
【００６０】
この回路ブロック２２は、回路ブロック２１における各トランジスタ素子を、それぞれ逆極性の素子で置き換えた構成を有している。この回路ブロック２２を備えることにより回路ブロック２１、２２のうちのいずれか一方の動作が困難になった場合でも、もう一方の動作が安定するようになっている。回路ブロック２３は、出力信号のファンアウトの強化と波形整形を行う回路ブロックである。
【００６１】
尚、電源ＳＲＣ１１は、電位ＬＶを設定する電源であり、電源ＳＲＣ１２は、電位ＨＶ（ＨＶ＞ＬＶ）を設定する電源である。電源ＳＲＣ１３は、電位ＶＧを設定する電源であり、電源ＳＲＣ１４は、電位（ＶＧ＋ＬＬ）を設定する電源である。
【００６２】
前述のように、各電位の関係は、０≦ＶＧ≦ＶＧ＋ＬＬ、かつ、０＜ＬＶ＜ＨＶとする。この電位ＶＧは、０≦ＶＧ≦（ＨＶ−ＬＬ）の範囲で変化させることができる電位である。また電位ＨＶは使用する高電圧トランジスタの定格電圧以下の一定値であり、電位ＬＶ及び電位ＬＬは使用する低電圧トランジスタの定格電圧以下の一定値であるものとする。
【００６３】
以下、各回路ブロック１０，２０の構成を詳しく説明する。
回路ブロック１０は、回路ブロック１１〜１３によって構成される。回路ブロック１１は、トランジスタＸ１０１〜Ｘ１０４によって構成される。
【００６４】
トランジスタＸ１０１，Ｘ１０３は、低電圧ＰＭＯＳトランジスタであり、トランジスタＸ１０２，Ｘ１０４は、低電圧ＮＭＯＳトランジスタである。
【００６５】
トランジスタＸ１０１のソース、基板は、電源ＳＲＣ１１の正極に接続され、トランジスタＸ１０１のドレインとトランジスタＸ１０２のドレインとは、互いに接続される。この接続点をノードＮ１１とする。トランジスタＸ１０２のソース、基板は、接地される。
【００６６】
トランジスタＸ１０３のソース、基板は、電源ＳＲＣ１１の正極に接続され、トランジスタＸ１０３のドレインとトランジスタ１０４のドレインとは、互いに接続される。この接続点をノードＮ１２とする。トランジスタＸ１０４のソース、基板は、接地される。
【００６７】
トランジスタＸ１０１のゲートとトランジスタＸ１０２のゲートとは、入力端子Ｐinに接続される。
【００６８】
トランジスタＸ１０３のゲートとトランジスタＸ１０４のゲートとは、ノードＮ１１に接続される。
【００６９】
回路ブロック１２は、トランジスタＸ１０５〜Ｘ１０８によって構成される。
【００７０】
トランジスタＸ１０６，Ｘ１０８は互いに同一のパラメータを有する高電圧ＮＭＯＳトランジスタであり、トランジスタＸ１０５，Ｘ１０７は、同様に、互いに同一のパラメータを有する高電圧ＰＭＯＳトランジスタである。
【００７１】
トランジスタＸ１０５のソース、基板は、電源ＳＲＣ１２の正極に接続され、トランジスタＸ１０５のドレインとトランジスタＸ１０６のドレインとは、互いに接続される。この接続点をノードＮ１３とする。トランジスタＸ１０６のソース、基板は、接地される。
【００７２】
トランジスタＸ１０７のソース、基板は、電源ＳＲＣ１２の正極に接続され、トランジスタＸ１０７のドレインとトランジスタＸ１０８のドレインとは、互いに接続される。この接続点をノードＮ１４とする。トランジスタＸ１０８のソース、基板は、接地される。
【００７３】
トランジスタＸ１０６のゲートは、ノードＮ１１に接続され、トランジスタＸ１０８のゲートは、ノードＮ１２に接続される。トランジスタＸ１０５のゲートは、ノードＮ１４に接続され、トランジスタＸ１０７のゲートは、ノードＮ１３に接続される。
【００７４】
回路ブロック１３は、トランジスタＸ１０９，Ｘ１１０によって構成される。トランジスタＸ１０９は高電圧ＰＭＯＳトランジスタであり、トランジスタＸ１１０は高電圧ＮＭＯＳトランジスタである。
【００７５】
トランジスタＸ１０９のソース、基板は、電源ＳＲＣ１２の正極に接続され、トランジスタＸ１０９のドレインとトランジスタＸ１１０のドレインとは、互いに接続される。この接続点をノードＮ１５とする。トランジスタＸ１１０のソース、基板は、接地される。トランジスタＸ１０９のゲートとトランジスタＸ１１０のゲートとは、ノードＮ１４に接続される。
【００７６】
回路ブロック２０内の回路ブロック２１は、トランジスタＸ１２１〜Ｘ１２４によって構成される。
【００７７】
トランジスタＸ１２２，Ｘ１２４は、互いに同一のパラメータを有する高電圧ＮＭＯＳトランジスタであり、トランジスタＸ１２１，Ｘ１２３は、同様に、互いに同一のパラメータを有する低電圧ＰＭＯＳトランジスタである。
【００７８】
トランジスタＸ１２１のソース、基板は、電源ＳＲＣ１４の正極に接続され、トランジスタＸ１２１のドレインとトランジスタＸ１２２のドレインとは、互いに接続される。この接続点をノードＮ２１とする。トランジスタＸ１２２のソースは、電源ＳＲＣ１３の正極に接続され、基板は０Ｖに接地される。
【００７９】
トランジスタＸ１２３のソース、基板は、電源ＳＲＣ１４の正極に接続される。トランジスタＸ１２３のドレインとトランジスタＸ１２４のドレインとは、互いに接続される。この接続点をノードＮ２２とする。トランジスタＸ１２４のソースは、電源ＳＲＣ１３の正極に接続され、基板は０Ｖに接地される。
【００８０】
トランジスタＸ１２２のゲートは、ノードＮ１４に接続され、トランジスタＸ１２４のゲートは、ノードＮ１５に接続される。トランジスタＸ１２１のゲートは、ノードＮ２２に接続され、トランジスタＸ１２３のゲートは、ノードＮ２１に接続される。
【００８１】
回路ブロック２２は、トランジスタＸ１２５〜Ｘ１２８によって構成される。トランジスタＸ１２５，Ｘ１２７は、高電圧ＰＭＯＳトランジスタであり、トランジスタＸ１２６，Ｘ１２８は、低電圧ＮＭＯＳトランジスタである。
【００８２】
トランジスタＸ１２６，Ｘ１２８は、互いに同一のパラメータを有する素子であり、トランジスタＸ１２５，Ｘ１２７は、同様に、互いに同一のパラメータを有する素子である。
【００８３】
トランジスタＸ１２５のソースは、電源ＳＲＣ１４の正極に接続され、基板は、電源ＳＲＣ１２の正極に接続される。
【００８４】
トランジスタＸ１２５のドレインとトランジスタＸ１２６のドレインとは、互いに接続される。この接続点をノードＮ２３とする。トランジスタＸ１２６のソース、基板は、電源ＳＲＣ１３の正極に接続される。
【００８５】
トランジスタＸ１２７のソースは、電源ＳＲＣ１４の正極に接続され、基板は、電源ＳＲＣ１２の正極に接続される。
【００８６】
トランジスタＸ１２７のドレインとトランジスタＸ１２８のドレインとは、互いに接続され、この接続点をノードＮ２４とする。トランジスタＸ１２８のソース、基板は、電源ＳＲＣ１３の正極に接続される。
【００８７】
尚、回路ブロック２１のノードＮ２１と、回路ブロック２２のノードＮ２３とは接続されている。つまりノードＮ２１とノードＮ２３は同じノードを意味しているが、便宜上、別々のノードとして説明する。同様に回路ブロック２１のノードＮ２２と回路ブロック２２のノードＮ２４が接続されている。
【００８８】
トランジスタＸ１２５のゲートは、ノードＮ１４に接続され、トランジスタＸ１２７のゲートは、ノードＮ１５に接続される。トランジスタＸ１２６のゲートは、ノードＮ２４に接続され、トランジスタＸ１２８のゲートは、ノードＮ２３に接続される。
【００８９】
回路ブロック２３は、回路ブロック２２および回路ブロック２１から出力された信号のファンアウトの強化と波形整形を行う回路ブロックであり、トランジスタＸ１２９，Ｘ１３０によって構成される。
【００９０】
トランジスタＸ１２９は低電圧ＰＭＯＳトランジスタであり、トランジスタＸ１３０は低電圧ＮＭＯＳトランジスタであって、トランジスタＸ１２９，Ｘ１３０は、低電圧インバータ回路を構成する。
【００９１】
トランジスタＸ１２９のソース、基板は、電源ＳＲＣ１４の正極に接続され、トランジスタＸ１２９のドレインとトランジスタＸ１３０のドレインとは接続される。この接続点をノードＮ２５とする。ノードＮ２５は出力端子Ｐoutに接続される。トランジスタＸ１３０のソース、基板は、電源ＳＲＣ１３の正極に接続される。トランジスタＸ１２９のゲートとトランジスタＸ１３０のゲートとは、ノードＮ２２に接続される。
【００９２】
回路ブロック２０のトランジスタＸ１２６，Ｘ１２８，回路ブロック２１のトランジスタＸ１２２，Ｘ１２４，回路ブロック２３のトランジスタＸ１３０の各ソースが接続されているグラウンドラインは、電源ＳＲＣ１３により電位ＶＧに保持されている。
【００９３】
また、回路ブロック２２のトランジスタＸ１２５，Ｘ１２７，回路ブロック２１のトランジスタＸ１２１，Ｘ１２３，回路ブロック２３のトランジスタＸ１２９の各ソースが接続されている正電源ラインは、電源ＳＲＣ１４によって電位（ＶＧ＋ＬＬ）に保持されている。
【００９４】
電源ＳＲＣ１３の出力電圧ＶＧと電源ＳＲＣ１４の出力電圧（ＶＧ＋ＬＬ）とは同期して変化するため、回路ブロック２１、２２、２３のグラウンドラインと正電源ラインとの電位差は、ＶＧに依らず常に、一定の値ＬＬに保持される。
【００９５】
次に実施形態１に係るレベル変換器の動作を説明する。
入力端子Ｐinに、基準接地電位０Ｖの入力信号（論理信号）が供給されると、回路ブロック１０は、電位Ｖ［Ｎ１４］＝ＨＶの論理信号、電位Ｖ［Ｎ１５］＝０Ｖの論理信号を回路ブロック２０に供給する。（なお、Ｖ［α］はノードαの電位を表すものとする。）
【００９６】
また、入力端子Ｐinに、電位ＬＶの入力信号（論理信号）が供給されると、回路ブロック１０は、電位Ｖ［Ｎ１４］＝０Ｖの論理信号、電位Ｖ［Ｎ１５］＝ＨＶの論理信号を回路ブロック２０に供給する。
【００９７】
電位Ｖ［Ｎ１４］＝０Ｖの論理信号、電位Ｖ［Ｎ１５］＝ＨＶの論理信号が回路ブロック２０に供給されたとき、回路ブロック２１のトランジスタＸ１２４のゲートには、電圧Ｖ［Ｎ１５］＝ＨＶが印加され、トランジスタＸ１２２のゲートには、電圧Ｖ［Ｎ１４］＝０Ｖが印加される。
【００９８】
トランジスタＸ１２２のソースは、電位ＶＧに保持されているため、トランジスタＸ１２２のゲート電圧Ｖgs［Ｘ１２２］は、電位Ｖ［Ｎ１４］＝ＨＶ（論理値１）のとき、（ＨＶ−ＶＧ）、電位Ｖ［Ｎ１４］＝０Ｖ（論理値０）のとき、−ＶＧとなる。
【００９９】
また、トランジスタＸ１２４のソースも、電位ＶＧに保持されているため、トランジスタＸ１２４のゲート電圧Ｖgs［Ｘ１２４］は、電位Ｖ［Ｎ１５］＝ＨＶ（論理値１）のとき、（ＨＶ−ＶＧ）、電位Ｖ［Ｎ１５］＝０Ｖ（論理値０）のとき、−ＶＧとなる。（なお、Ｖgs［β］はトランジスタβのゲート電圧（ゲート−ソース間電圧）を表すものとする。）
【０１００】
ゲート電圧Ｖgs［Ｘ１２２］，Ｖgs［Ｘ１２４］が、それぞれのトランジスタのスレッショルド電圧ＶＴＮよりも十分大きな値である場合、トランジスタＸ１２２とトランジスタＸ１２４とは、電位Ｖ［Ｎ１４］，Ｖ［Ｎ１５］の電位に従って、それぞれ、オン、オフ、あるいは、オフ、オンの状態となる。
【０１０１】
また、トランジスタＸ１２２，Ｘ１２１のドレイン即ちノードＮ２１には、トランジスタＸ１２３のゲートが接続されており、トランジスタＸ１２４，Ｘ１２３のドレイン即ちノードＮ２２には、トランジスタＸ１２１のゲートが接続されている。トランジスタＸ１２１，Ｘ１２３のソースは、電位（ＶＧ＋ＬＬ）に保持されている。このため、トランジスタＸ１２２、Ｘ１２４のどちらか一方がオン状態にあり、他方がオフ状態にある場合には、トランジスタＸ１２１とトランジスタＸ１２４、トランジスタＸ１２３とトランジスタＸ１２２とは、同期してオン又はオフの状態となる。
【０１０２】
その結果、トランジスタＸ１２３とトランジスタＸ１２１のドレイン電圧がＶＧと（ＶＧ＋ＬＬ）との間で切り替わり、電位ＶＧと電位（ＶＧ＋ＬＬ）とにより論理値１，０が表現された低電圧の出力信号（論理信号）ＳoutがノードＮ２２から出力される。
【０１０３】
回路ブロック２３において、トランジスタＸ１２９とトランジスタＸ１３０とで構成される低電圧インバータは、ノードＮ２２（Ｎ２４）の出力信号Ｓoutの波形整形を行いつつこれを反転し、出力端子Ｐoutに出力する。従って、出力端子Ｐoutに現れる論理信号は、電位ＶＧと電位（ＶＧ＋ＬＬ）とにより論理値０，１が表現された信号である。なお、この低電圧インバータは出力信号Ｓoutのファンアウトを強化する機能も有する。
【０１０４】
図８に示す従来のレベル変換器では高電圧トランジスタＸ６，Ｘ８のドレインに接続されるトランジスタＸ５，Ｘ７には高電圧ＰＭＯＳトランジスタが用いられている。これに対して、本実施形態１では出力信号Ｓoutの振幅がＬＬ以下の低電圧となるために、トランジスタＸ１２１，Ｘ１２３には、低電圧ＰＭＯＳトランジスタを用いることができる。
【０１０５】
なお、本実施形態１において、トランジスタＸ１２１，Ｘ１２３に高電圧ＰＭＯＳトランジスタを用いることも場合によっては不可能ではない。しかし、この場合、最大値がＬＬの低いゲート−ソース間電圧で、低電圧トランジスタよりも高いスレッショルド電圧を持つ高電圧トランジスタをスイッチング動作させることになるために、トランジスタＸ１２１，Ｘ１２３として、低電圧トランジスタを用いた場合と比較して集積回路上で非常に大きな面積を占める高電圧ＰＭＯＳトランジスタが必要となり、その結果製造コストが上昇し、動作速度が低下する。
【０１０６】
また、通常、高電圧ＰＭＯＳトランジスタの基板電位は回路中で最も高い電位、即ち、電位ＨＶに固定されるため、トランジスタＸ１２１，Ｘ１２３のソース電位と電位ＨＶとの差が大きな場合には所謂ボディ効果によりスイッチングが起こりにくくなる。
【０１０７】
このため、通常、トランジスタＸ１２１，Ｘ１２３には、低電圧ＰＭＯＳトランジスタを用いることが好ましい。
【０１０８】
なお、ここでボディ効果とは、トランジスタのスレッショルド電圧ＶＴＮが、そのソース−基板間電圧ＶＳＢに依存する現象をいう。ＶＴＮとＶＳＢとの関係は、以下の式（１）によって近似される。
【数１】
0005397267.tif 000002
【０１０９】
ところで、前述のように基本的には、回路ブロック２１だけで、電位０Ｖと電位ＨＶとにより２つの論理値０，１が表される高電圧の論理信号を、可変接地電位である電位ＶＧと電位（ＶＧ＋ＬＬ）とにより２つの論理値０，１が表される低電圧の論理信号に変換することができる。
【０１１０】
しかし、電位ＶＧの値によっては、トランジスタＸ１２２，Ｘ１２４のソース電位と基準接地電位０Ｖとの電位差が大きくなり、その結果顕著なボディ効果が生じトランジスタのスレッショルド電圧が増大するために、トランジスタが正常にスイッチング動作しなくなり、回路ブロック２１だけでは動作が困難となる場合がある。
【０１１１】
一般的な高電圧半導体プロセスを用いた場合、Ｎチャンネルの高電圧トランジスタであるトランジスタＸ１２２，Ｘ１２４の基板電位は、回路中で最も低い電位、即ち、０Ｖに保持されなければならない。
【０１１２】
従って、電位ＶＧの値を、０Ｖ〜（ＨＶ−ＬＬ）の範囲で変化させたときに、高電圧ＮＭＯＳトランジスタであるトランジスタＸ１２２，Ｘ１２４のソース−基板間電圧ＶＳＢは、０Ｖ〜（ＨＶ−ＬＬ）の範囲で変化することになる。
【０１１３】
トランジスタＸ１２２，Ｘ１２４のソース−基板間電圧ＶＳＢは、そのソースに印加される電位ＶＧが最大値（ＨＶ−ＬＬ）に設定された時に最大値（ＨＶ−ＬＬ）となる。
【０１１４】
このとき、トランジスタＸ１２２，Ｘ１２４のスレッショルド電圧ＶＴＮも最大となり、その最大値ＶＴＮ＿ｍａｘは、式（１）のＶＳＢに、値（ＨＶ−ＬＬ）を代入することによって見積もられる。一方、トランジスタＸ１２２，Ｘ１２４のゲート−ソース間電圧Ｖgs［Ｘ１２２］，Ｖgs［Ｘ１２４］のそれぞれの最大値は、前述のように（ＨＶ−ＶＧ）となるため、ゲート−ソース間電圧Ｖgs［Ｘ１２２］，Ｖgs［Ｘ１２４］は、電位ＶＧが最大値のとき、最小値ＬＬとなる。
【０１１５】
従って、ゲート−ソース間電圧Ｖgsの最小値ＬＬがスレッショルド電圧ＶＴＮ＿ｍａｘよりも十分に大きな値でない場合、トランジスタＸ１２２，Ｘ１２４のスイッチング動作が困難となり、回路ブロック２１の動作が停止してしまう。
【０１１６】
そこで、この問題を解決するために設けられるものが回路ブロック２２である。前述のように、回路ブロック２２のそれぞれの素子は、回路ブロック２１の対応する素子とは逆の極性の素子で構成されており、回路ブロック２２は、回路ブロック２１と同様に、電位０Ｖと電位ＨＶとにより２つの論理値０，１が表される高電圧の論理信号を、電位ＶＧと電位（ＶＧ＋ＬＬ）とにより２つの論理値０，１が表される低電圧の論理信号に変換する機能を有する。
【０１１７】
高電圧ＰＭＯＳトランジスタであるトランジスタＸ１２５，Ｘ１２７のソース−基板間電圧ＶＳＢの絶対値は、そのソースに印加される電位（ＶＧ＋ＬＬ）が最小値ＬＬに設定された時、即ち、電位ＶＧが最小値０Ｖに設定された時に最大値（ＨＶ−ＬＬ）となる。
【０１１８】
式（１）から、この時、トランジスタＸ１２５，Ｘ１２７のスレッショルド電圧ＶＴＮの絶対値も同時に最大となる。従って、回路ブロック２１は、電位ＶＧが最大の時に最も動作が困難となっていたのに対して、回路ブロック２２は、電位ＶＧが最小値の時に、スイッチング動作が最も困難な状態となる。
【０１１９】
このような関係にある回路ブロック２１と回路ブロック２２との各々のレベル変換出力は、同一の論理値を出力するもの同士が互いに接続されている。すなわち、トランジスタＸ１２２のドレイン（ノードＮ２１）とトランジスタＸ１２５のドレイン（ノードＮ２３）とが接続され、トランジスタＸ１２４のドレイン（ノードＮ２２）とトランジスタＸ１２７のドレイン（ノードＮ２４）とが接続されている。
【０１２０】
このため、回路ブロック２１と回路ブロック２２のうち、少なくともいずれか一方が正常に動作していれば、ノードＮ２２，Ｎ２４の電圧値は、スイッチング動作が正しく行われている時と同様に、ＶＧ或いはＶＧ＋ＬＬとなるまで変化し、論理信号Ｓoutとして適切な値が出力される。同様に、ノードＮ２１，Ｎ２３にも、論理信号Ｓoutの論理値を反転した論理値に対応する電圧が現れる。
【０１２１】
従って、電位ＶＧの値の大小によって、回路ブロック２１，２２のうちのいずれか一方の動作が困難になった場合でも、ノードＮ２２，Ｎ２４、又は、ノードＮ２１，Ｎ２３には、正常動作時と同じ論理値が現れ、正しくレベル変換が行われる。そして出力論理値が確定した後の定常状態においては、回路ブロック２１、２２がＣＭＯＳのリーク電流以外の電力を消費することはない。
【０１２２】
前述の通り、このレベル変換器では、電位ＨＶが低いほど、トランジスタＸ１２２，Ｘ１２４，Ｘ１２５，Ｘ１２７のソース−基板間電圧ＶＳＢの絶対値の最大値（ＨＶ−ＬＬ）が低下するため、ボディ効果の影響を受けにくくなる。
【０１２３】
このため、電位ＨＶが許容可能な最大電圧、即ち高電圧トランジスタの定格電圧に等しい時に、回路ブロック２１，２２が正常に動作するように、レベル変換器を調整しておけば、電位ＨＶをそれよりも低下させた場合でも、レベル変換器は、多くの場合に安定に動作する。
【０１２４】
以上説明したように、本実施形態１によれば、図１に示すような従来の低電圧から高電圧へレベル変換する回路（回路ブロック１１、１２）と組み合わせることにより、基準接地電位０Ｖと電位ＬＶとにより２つの論理値０，１が表される低電圧の論理信号を、電位ＶＧと電位（ＶＧ＋ＬＬ）とにより２つの論理値０，１が表される低電圧の論理信号に変換する機能を有するレベル変換器を実現することができる。
【０１２５】
そして、本実施形態１では、回路ブロック２１と、回路ブロック２１の各素子の逆極性素子で構成された回路ブロック２２を備えるようにした。この結果、電位ＶＧを、基準接地電位０Ｖから電位ＨＶ−ＬＬの間で変化させた場合でも正常な動作を実現することができ、省電力化のために、或いは仕様に合わせて、電位ＨＶを高電圧トランジスタの定格電圧よりも低く設定した場合でも、同様に正常な動作を実現でき、安定したレベル変換を行うことができる。また、入力信号が一定の論理値を保持し続ける定常状態においては消費電力が０となる。
【０１２６】
このため、高電圧集積回路の内部論理回路によるデータ受信に必要とされるレベル変換を行うことができ、外部のコントローラにより高電圧の集積回路を制御することができる。
【０１２７】
尚、回路ブロック２０を複数の基本的機能ブロックを接続したシステムとして表したものが、図４に示す回路ブロック６０である。
【０１２８】
回路ブロック６０は、ＮｃｈＳＷ１０１と、ＰｃｈＬＯＡＤ１０２と、ＰｃｈＳＷ１０３と、ＮｃｈＬＯＡＤ１０４と、バッファ１０５と、によって構成される。
【０１２９】
ＮｃｈＳＷ１０１は、高電圧ＮＭＯＳトランジスタによって構成されたスイッチング回路であり、端子ＩＮ，ＶＧ，ＯＵＴＡ，ＯＵＴＢを有する。尚、ＮｃｈＳＷ１０１内部の高電圧ＮＭＯＳトランジスタの基板電位は０Ｖに保持される。
【０１３０】
ＮｃｈＳＷ１０１は、端子ＩＮに供給された論理信号の論理値０／１に従って、端子ＶＧと端子ＯＵＴＡとの間を接続／開放、端子ＶＧと端子ＯＵＴＢとの間を開放／接続する機能を持つ。
【０１３１】
端子ＶＧは、電圧ＶＧの電源ＳＲＣ１３に接続される。端子ＩＮは、入力端子Ｐort［ＨＶＩＮ］に接続され、電位０Ｖ／ＨＶで表される高電圧論理信号が印加される。
【０１３２】
ＮｃｈＳＷ１０１は、図１の構成においてはトランジスタＸ１０９，Ｘ１１０，Ｘ１２２，Ｘ１２４を用いて実現されている。
【０１３３】
ＮｃｈＳＷ１０１の端子ＩＮは、インバータ１３の入力端子ノードＮ１４に、端子ＶＧは、トランジスタＸ１２２、１２４のソース端子に対応する。
【０１３４】
端子ＯＵＴＡは、トランジスタＸ１２４のドレイン端子に、端子ＯＵＴＢは、トランジスタＸ１２２のドレイン端子に、それぞれ対応する。
【０１３５】
ＰｃｈＬＯＡＤ１０２は、端子ＶＨ，ＩＮＡ，ＩＮＢを有する。ＰｃｈＬＯＡＤ１０２は、端子ＩＮＡ及びＩＮＢのうち一方がハイインピーダンス状態（開放状態）となり、他方に端子ＶＨの電位よりもある一定値以上低い値の電圧が印加された状態となったときに、ハイインピーダンス状態となった方の端子の電位を端子ＶＨの電位と等しい状態にする。
【０１３６】
端子ＶＨは、電位（ＶＧ＋ＬＬ）の電源ＳＲＣ１４の正極に接続される。ＰｃｈＬＯＡＤ１０２の端子ＩＮＡは、ＮｃｈＳＷ１０１の端子ＯＵＴＡに接続される。この接続点をノードＮ４１とする。ＰｃｈＬＯＡＤ１０２の端子ＩＮＢは、ＮｃｈＳＷ１０１の端子ＯＵＴＢに接続される。この接続点をノードＮ４２とする。
【０１３７】
ＰｃｈＬＯＡＤ１０２は、図１の構成においてはトランジスタＸ１２１，Ｘ１２３を用いて実現されている。
【０１３８】
ＰｃｈＬＯＡＤ１０２の端子ＶＨは、トランジスタＸ１２１、１２３のソース端子に対応する。端子ＩＮＡは、トランジスタＸ１２３のドレイン端子とトランジスタＸ１２１のゲート端子とが接続されたノードに、端子ＩＮＢは、トランジスタＸ１２１のドレイン端子とトランジスタＸ１２３のゲート端子とが接続されたノードに、それぞれ対応する。  
【０１３９】
ノードＮ４１，Ｎ４２は、それぞれ、図１に示すノードＮ２２，Ｎ２１に対応する。
【０１４０】
ＰｃｈＳＷ１０３は、高電圧ＰＭＯＳトランジスタによって構成されたスイッチング回路であり、端子ＩＮ，ＶＨ，ＯＵＴＡ，ＯＵＴＢを有する。尚、ＰｃｈＳＷ１０３の高電圧ＰＭＯＳトランジスタの基板電位はＨＶに保持される。
【０１４１】
ＰｃｈＳＷ１０３は、端子ＩＮに供給された論理信号の論理値０／１に従って、端子ＶＨと端子ＯＵＴＡとの間を接続／開放、端子ＶＨと端子ＯＵＴＢとの間を開放／接続する機能を持つ。
【０１４２】
端子ＶＨは、電位（ＶＧ＋ＬＬ）の電源ＳＲＣ１４の正極に接続される。端子ＩＮは、入力端子Ｐort［ＨＶＩＮ］に接続され、電位０Ｖ／ＨＶで表される高電圧論理信号が印加される。
【０１４３】
ＰｃｈＳＷ１０３は、図１の構成においてはトランジスタＸ１０９，Ｘ１１０，Ｘ１２５，Ｘ１２７を用いて実現されている。
【０１４４】
ＰｃｈＳＷ１０３の端子ＩＮは、インバータ１３の入力端子ノードＮ１４に、端子ＶＨは、トランジスタＸ１２５、１２７のソース端子に対応する。
【０１４５】
端子ＯＵＴＡは、トランジスタＸ１２５のドレイン端子に、端子ＯＵＴＢは、トランジスタＸ１２７のドレイン端子に、それぞれ対応する。
【０１４６】
ＮｃｈＬＯＡＤ１０４は、端子ＶＧ，ＩＮＡ，ＩＮＢを有する。ＮｃｈＬＯＡＤ１０４は、端子ＩＮＡ及びＩＮＢのうち一方がハイインピーダンス状態（開放状態）となり、他方に端子ＶＧの電位よりもある一定値以上高い値の電圧が印加された状態となったときに、ハイインピーダンス状態となった方の端子の電位を端子ＶＧの電位と等しい状態にする。
【０１４７】
端子ＶＧは、電圧ＶＧの電源ＳＲＣ１３に接続される。ＮｃｈＬＯＡＤ１０４の端子ＩＮＡは、ＰｃｈＳＷ１０３の端子ＯＵＴＡに接続される。この接続点をノードＮ４３とする。ＮｃｈＬＯＡＤ１０４の端子ＩＮＢは、ＰｃｈＳＷ１０３の端子ＯＵＴＢに接続される。この接続点をノードＮ４４とする。
【０１４８】
ＮｃｈＬＯＡＤ１０４は、図１の構成においてはトランジスタＸ１２６，Ｘ１２８を用いて実現されている。
【０１４９】
ＮｃｈＬＯＡＤ１０４の端子ＶＧは、トランジスタＸ１２６、１２８のソース端子に対応する。
【０１５０】
端子ＩＮＡは、トランジスタＸ１２６のドレイン端子とトランジスタＸ１２８のゲート端子とが接続されたノードに、端子ＩＮＢは、トランジスタＸ１２８のドレイン端子とトランジスタＸ１２６のゲート端子とが接続されたノードに、それぞれ対応する。
【０１５１】
ノードＮ４３，Ｎ４４は、それぞれ、図１に示すノードＮ２３，Ｎ２４に対応し、ノードＮ４１とノードＮ４４とが接続され、ノードＮ４２とノードＮ４３とが接続される。
【０１５２】
バッファ１０５は、波形整形とファンアウトの強化を行うものである。バッファ１０５の入力端は、ノードＮ４４に接続され、出力端は出力端子Ｐoutに接続される。
【０１５３】
バッファ１０５は、図１の構成においてはトランジスタＸ１２９，Ｘ１３０を用いたインバータ２３により実現されている。
【０１５４】
このように構成された回路ブロック６０において、入力端子Ｐort［ＨＶＩＮ］に電位０Ｖで表される高電圧論理信号が印加されると、ＮｃｈＳＷ１０１の端子ＩＮの電位が０Ｖに等しくなり、ＮｃｈＳＷ１０１は、端子ＯＵＴＡと端子ＶＧとを接続し、端子ＯＵＴＢを開放状態とする。
【０１５５】
ＰｃｈＬＯＡＤ１０２の端子ＩＮＡと電源ＳＲＣ１３の正極（電位ＶＧ）との間のインピーダンスが十分に低く、ノードＮ４２がハイインピーダンス状態となれば、端子ＩＮＡ（ノードＮ４１）の電位はＶＧとなり、端子ＩＮＢ（ノードＮ４２）の電位は（ＶＧ＋ＬＬ）となる。
【０１５６】
また、ＰｃｈＳＷ１０３は、端子ＯＵＴＡと端子ＶＨとを接続し、端子ＯＵＴＢを開放状態とする。
【０１５７】
ＮｃｈＬＯＡＤ１０４の端子ＩＮＡと電源ＳＲＣ１４の正極（電位ＶＧ＋ＬＬ）との間のインピーダンスが十分に低く、ノードＮ４４がハイインピーダンス状態となれば、端子ＩＮＡ（ノードＮ４３）の電位はＶＧ＋ＬＬとなり、端子ＩＮＢ（ノードＮ４４）の電位はＶＧとなる。
【０１５８】
ノードＮ４１とノードＮ４４とは接続されており、その電位はともにＶＧであるから、インバータの機能を有するバッファ１０５が波形整形とファンアウトの強化を行った後の出力端子Ｐoutの電位はＶＧ＋ＬＬとなる。
【０１５９】
入力端子Ｐort［ＨＶＩＮ］に電位ＨＶで表される高電圧論理信号が印加されると、ＮｃｈＳＷ１０１の端子ＩＮ，ＰｃｈＳＷ１０３の電位がともにＨＶに等しくなる。この場合は、逆に出力端子Ｐoutの電位はＶＧとなる。
【０１６０】
ＮｃｈＳＷ１０１の高電圧ＮＭＯＳトランジスタは、電位ＶＧが高くなるほど、ボディ効果の影響を受けて、そのスイッチングが困難となる。しかし、ノードＮ４２とノードＮ４３とが接続され、ノードＮ４１とノードＮ４４とが接続されており、電位ＶＧが高くなるほど、ＰｃｈＳＷ１０３の高電圧ＰＭＯＳトランジスタへのボディ効果の影響は小さくなって、ＰｃｈＳＷ１０３の高電圧ＰＭＯＳトランジスタは安定して動作する。
【０１６１】
一方、ＰｃｈＳＷ１０３の高電圧ＰＭＯＳトランジスタは、電位ＶＧが低くなるほどボディ効果の影響を受けて、そのスイッチングが困難となる。しかし、ＮｃｈＳＷ１０１の高電圧ＮＭＯＳトランジスタへのボディ効果の影響は電位ＶＧが低くなるほど小さくなって、ＮｃｈＳＷ１０１の高電圧ＮＭＯＳトランジスタは安定して動作する。
【０１６２】
このように、図４に示す回路ブロック６０において、電位ＶＧが変化しても、ＮｃｈＳＷ１０１、ＰｃｈＳＷ１０３のうちのいずれか一方が安定してスイッチングを行うことになる。
【０１６３】
従って、レベル変換器は、電位ＶＧの高低に依らず、正常にレベル変換された電位ＶＧ／（ＶＧ＋ＬＬ）により２つの論理値を表す論理信号を出力端子ＯＵＴから出力するようになる。
【０１６４】
尚、回路ブロック６０のＮｃｈＳＷ１０１、ＰｃｈＬＯＡＤ１０２、ＰｃｈＳＷ１０３、ＮｃｈＬＯＡＤ１０４、バッファ１０５は、それぞれ、回路ブロック２０に対応したものに限定されるものではない。
【０１６５】
例えば、ＮｃｈＬＯＡＤ１０４は、端子ＩＮＡと端子ＶＧとの間、端子ＩＮＢと端子ＶＧとの間に抵抗を接続することにより、あるいはカレントミラーにより構成されることも可能である。ただしこれらの構成では、図１の回路と異なり、定常状態においてもその動作電流が０とはならず、消費電力が増加することになる。
【０１６６】
このように、図１に示すレベル変換器の回路ブロック２０は、図４に示す回路ブロック６０として表すことができる。
【０１６７】
（実施形態２）
実施形態２に係るレベル変換器は、可変接地電位である電位ＶＧと、ＶＧに正の定数ＬＬを加算して得られる値の電位ＶＧと同期して変化する電位（ＶＧ＋ＬＬ）とにより２つの論理値０，１が表される低電圧の論理信号を、基準接地電位０Ｖと低い固定の電位ＬＶとにより２つの論理値０，１が表される低電圧の論理信号に変換するようにしたものである。
【０１６８】
実施形態２に係るレベル変換器は、図２に示すように、回路ブロック３０と回路ブロック４０とによって構成される。
【０１６９】
このレベル変換器は、実施形態１と同様、例えば、高電圧集積回路の外部に備えられたマイクロコントローラのような制御論理回路と、高電圧集積回路の内部に設けられた内部論理回路と、の間に接続される。
【０１７０】
入力端子Ｐinは、内部論理回路に接続され、電位ＶＧと電位（ＶＧ＋ＬＬ）とで論理値が設定される低電圧の入力信号（論理信号）が供給される。また、出力端子Ｐoutは、制御論理回路に接続され、レベル変換器は、この制御論理回路に、基準接地電位０Ｖ又は電位ＬＶの出力信号Ｓoutを供給する。
【０１７１】
回路ブロック３０は、電位ＶＧと電位（ＶＧ＋ＬＬ）とにより２つの論理値０，１が表される低電圧の論理信号を、０Ｖと電位（ＶＧ＋ＬＬ）とにより２つの論理値０，１が表される高電圧の論理信号に変換する回路ブロックである。
【０１７２】
回路ブロック４０は、接地電位０Ｖと電位（ＶＧ＋ＬＬ）とにより２つの論理値０，１が表される高電圧の論理信号を、０Ｖと電位ＬＶとにより２つの論理値０，１が表される低電圧の論理信号に変換する回路である。
【０１７３】
回路ブロック３０は、トランジスタＸ２０１〜Ｘ２０６を備える。トランジスタＸ２０１は低電圧ＰＭＯＳトランジスタであり、トランジスタＸ２０２は低電圧ＮＭＯＳトランジスタである。
【０１７４】
トランジスタＸ２０３とトランジスタＸ２０５は、互いに同一のパラメータを有する高電圧ＰＭＯＳトランジスタであり、トランジスタＸ２０４とトランジスタＸ２０６とは、互いに同一のパラメータを有する高電圧ＮＭＯＳトランジスタである。
【０１７５】
トランジスタＸ２０３，Ｘ２０５は、低いゲート−ソース間電圧で駆動された場合でも、ドレイン−ソース間の抵抗が十分に低くなるように、そのＷ値が大きなものが用いられる。また、トランジスタＸ２０４，Ｘ２０６には、ドレイン−ソース間抵抗を増加させ、スイッチング動作中にそのドレイン−ソース間に現れる電圧降下を大きくするために、そのＬ値が大きなものが用いられる。
【０１７６】
トランジスタＸ２０１のソース、基板は、電位が（ＶＧ＋ＬＬ）である電源ＳＲＣ１４の正極に接続され、トランジスタＸ２０１のドレインとトランジスタ２０２のドレインとは、互いに接続される。この接続点をノードＮ３１とする。トランジスタＸ２０２のソース、基板は、電位がＶＧである電源ＳＲＣ１３の正極に接続される。電源ＳＲＣ１３及びＳＲＣ１４の各負極は、いずれも０Ｖに接地される。
【０１７７】
トランジスタＸ２０１のゲート、トランジスタＸ２０２のゲートは、ともに入力端子Ｐinに接続される。
【０１７８】
トランジスタＸ２０３のソースは、電源ＳＲＣ１４の正極に接続され、基板は、電位がＨＶである電源ＳＲＣ１２の正極に接続される。トランジスタＸ２０３のドレインとトランジスタＸ２０４のドレインとは、互いに接続される。この接続点をノードＮ３２とする。トランジスタＸ２０４のソース、基板及び電源ＳＲＣ１２の負極は、０Ｖに接地される。
【０１７９】
トランジスタＸ２０５のソースは、電源ＳＲＣ１４の正極に接続され、基板は、電源ＳＲＣ１２の正極に接続される。トランジスタＸ２０５のドレインとトランジスタ２０６のドレインとは、互いに接続される。この接続点をノードＮ３３とする。トランジスタＸ２０６のソース、基板は、０Ｖに接地される。
【０１８０】
トランジスタＸ２０３のゲートはノードＮ３１に接続され、トランジスタＸ２０４のゲートはノードＮ３３に接続される。トランジスタＸ２０５のゲートは、入力端子Ｐinに接続され、トランジスタＸ２０６のゲートは、ノードＮ３２に接続される。
【０１８１】
回路ブロック４０は、回路ブロック４１，４２からなる。回路ブロック４１は、トランジスタＸ２１１〜Ｘ２１４によって構成される。
【０１８２】
トランジスタＸ２１１とトランジスタＸ２１３とは、互いに同一のパラメータを有する低電圧ＰＭＯＳトランジスタであり、トランジスタＸ２１２とトランジスタＸ２１４とは、互いに同一のパラメータを有する高電圧ＮＭＯＳトランジスタである。
【０１８３】
トランジスタＸ２１１のソース、基板は、電位がＬＶである電源ＳＲＣ１１の正極に接続され、トランジスタＸ２１１のドレインとトランジスタＸ２１２のドレインとは、互いに接続される。この接続点をノードＮ３４とする。トランジスタＸ２１２のソース、基板及び電源ＳＲＣ１１の負極は、０Ｖに接地される。
【０１８４】
トランジスタＸ２１３のソース、基板は、電源ＳＲＣ１１の正極に接続され、トランジスタＸ２１３のドレインとトランジスタＸ２１４のドレインとは、互いに接続される。この接続点をノードＮ３５とする。トランジスタＸ２１４のソース、基板は、０Ｖに接地される。
【０１８５】
トランジスタＸ２１１のゲートはノードＮ３５に接続され、トランジスタＸ２１２のゲートはノードＮ３２に接続される。トランジスタＸ２１３のゲートはノードＮ３４に接続され、トランジスタＸ２１４のゲートはノードＮ３３に接続される。
【０１８６】
回路ブロック４２はインバータを構成するものであり、トランジスタＸ２１６，Ｘ２１７によって構成される。トランジスタＸ２１６は低電圧ＰＭＯＳトランジスタであり、トランジスタ２１７は低電圧ＮＭＯＳトランジスタである。
【０１８７】
トランジスタＸ２１６のソース、基板は、電源ＳＲＣ１１の正極に接続され、トランジスタ２１６のドレインとトランジスタＸ２１７のドレインとは、互いに接続される。この接続点をノードＮ３６とする。トランジスタ２１７のソース、基板は、０Ｖに接地される。
【０１８８】
トランジスタＸ２１６のゲートとトランジスタＸ２１７のゲートとは、ともにノードＮ３５に接続される。
【０１８９】
次に実施形態２に係るレベル変換器の動作を説明する。
入力端子Ｐinに供給された論理信号の電位が（ＶＧ＋ＬＬ）に等しい場合、トランジスタＸ２０５は、ゲート−ソース間電圧Ｖgs［Ｘ２０５］が０Ｖとなるためオフする。
【０１９０】
またこの時、トランジスタＸ２０１及びＸ２０２からなるインバータの出力電位Ｖ［Ｎ３１］がＶＧとなり、トランジスタＸ２０３は、ゲート−ソース間電圧Ｖgs［Ｘ２０３］が−ＬＬとなるためオンし、トランジスタＸ２０４がオフ状態である場合には、ノードＮ３２の電位Ｖ［Ｎ３２］は（ＶＧ＋ＬＬ）になる。
【０１９１】
電位Ｖ［Ｎ３２］が（ＶＧ＋ＬＬ）になると、トランジスタＸ２０６は、ゲート−ソース間電圧Ｖgs［Ｘ２０６］が（ＶＧ＋ＬＬ）となるためオンする。
【０１９２】
トランジスタＸ２０５がオフしている状態で、トランジスタＸ２０６がオンすると、ノードＮ３３の電位Ｖ［Ｎ３３］は０Ｖになり、トランジスタＸ２０４は、ゲート−ソース間電圧Ｖgs［Ｘ２０４］が０Ｖとなるためオフする。
【０１９３】
回路ブロック４１のトランジスタＸ２１２は、電位Ｖ［Ｎ３２］が（ＶＧ＋ＬＬ）である時、ゲート−ソース間電圧Ｖgs［Ｘ２１２］が（ＶＧ＋ＬＬ）となるためオンする。
【０１９４】
トランジスタＸ２１２がオンすると、この時電圧降下によりノードＮ３４の電位Ｖ［Ｎ３４］が理想的には０Ｖまで下降し、トランジスタＸ２１３は、ゲート−ソース間電圧Ｖgs［Ｘ２１３］が−ＬＶとなるためオンする。
【０１９５】
トランジスタＸ２１４は、電位Ｖ［Ｎ３３］が０Ｖである時、ゲート−ソース間電圧Ｖgs［Ｘ２１４］が０Ｖとなるためオフする。トランジスタＸ２１４がオフ状態にあり、トランジスタＸ２１３がオン状態にある時、ノードＮ３５の電位Ｖ［Ｎ３５］はＬＶになる。
【０１９６】
電位Ｖ［Ｎ３５］がＬＶになると、トランジスタＸ２１１は、ゲート−ソース間電圧Ｖgs［Ｘ２１１］が０Ｖとなるためオフする。
【０１９７】
また、電位Ｖ［Ｎ３５］がＬＶになると、回路ブロック４２のインバーターによりノードＮ３６の電位Ｖ［Ｎ３６］は０Ｖとなり、回路ブロック４０は、このノードＮ３６の電位Ｖ［Ｎ３６］＝０Ｖを論理値０を表す論理信号として出力する。
【０１９８】
一方、入力端子Ｐinに供給された論理信号の電位がＶＧに等しい場合には、Ｖ［Ｎ３６］＝ＬＶとなることが分かる。
【０１９９】
この回路ブロック３０は、図８に示す従来のレベル変換器における、各トランジスタの極性を反転し、その接地ラインに電源ＳＲＣ１４が接続され、低電圧電源ラインに電源ＳＲＣ１（電位ＬＶ）の代わりに、電源ＳＲＣ１３が接続され、高電圧電源ラインに電源ＳＲＣ２（電位ＨＶ）の代わりに、０Ｖ、即ち、接地ラインが接続された回路と殆ど同じ構造を有している。
【０２００】
ただし、高電圧トランジスタＸ２０３と高電圧トランジスタＸ２０５との基板電位は可変電圧源ＳＲＣ１４の最大出力電圧、即ち電位ＨＶに固定しておく必要があり、この基板電位は、トランジスタＸ２０３，Ｘ２０５のソースに印加される電位（ＶＧ＋ＬＬ）とは異なっている。
【０２０１】
これに対して、図８に示すレベル変換器では、高電圧ＮＭＯＳトランジスタＸ６，Ｘ８のソース電位と基板電位とは同じ０Ｖに保たれている。
【０２０２】
また、図８のレベル変換器では、接地ラインが０Ｖに固定されているのに対して、回路ブロック３０の正電源ラインは、出力電圧（ＶＧ＋ＬＬ）の電源ＳＲＣ１４の正極に接続されており、電位ＶＧは設定により変化させられる。
【０２０３】
従って、図８に示すレベル変換器と異なり、回路ブロック３０では、高電圧ＰＭＯＳトランジスタであるトランジスタＸ２０３，Ｘ２０５のソース−基板間電圧ＶＳＢが０Ｖ〜−（ＨＶ−ＬＬ）の範囲で変動し、前述のボディ効果の影響が顕著に現れる。
【０２０４】
特に、電位ＶＧを０Ｖに設定した時に、トランジスタＸ２０３，Ｘ２０５のスレッショルド電圧ＶＴＮの絶対値が最も高くなり、従来のレベル変換器を用いると、スイッチング動作が困難となることがある。
【０２０５】
このため、回路ブロック３０では、このボディ効果への対処として、特に、高電圧ＰＭＯＳトランジスタであるトランジスタＸ２０３，Ｘ２０５には、従来のレベル変換器で用いられているトランジスタと比較してＷ値の大きなものが用いられ、スレッショルド電圧ＶＴＮがボディ効果により増大した場合でも、ドレイン−ソース間ＯＮ抵抗が十分低くなるように構成されている。
【０２０６】
また、高電圧ＮＭＯＳトランジスタであるトランジスタＸ２０４，Ｘ２０６には、ドレイン−ソース間抵抗が増加し、スイッチング動作の際にドレイン−ソース間に現れる電圧降下量がより大きくなるように、従来のレベル変換器と比較してＬ値の大きなものが用いられる。
【０２０７】
尚、上記実施形態２において、レベル変換器は、回路ブロック３０の代わりに、図３に示すような構成の回路ブロック５０を備えてもよい。
【０２０８】
図２に示すレベル変換器では、特に電位（ＨＶ−ＬＬ）の値が大きくボディ効果の影響が顕著である場合には、高電圧ＰＭＯＳトランジスタであるトランジスタＸ２０３，Ｘ２０５のＷ値と、高電圧ＮＭＯＳトランジスタであるトランジスタＸ２０４，Ｘ２０６のＬ値を大きなものとする必要がある。
【０２０９】
このＷ値、Ｌ値が大きくなると、トランジスタＸ２０３，Ｘ２０５の集積回路上での面積が増加し、トランジスタＸ２０３，Ｘ２０５を駆動するための前段の低電圧トランジスタであるトランジスタＸ２０１，Ｘ２０２の面積も大きくする必要が生じ、回路ブロック３０の占有面積が大きくなってしまう。
【０２１０】
図３に示す構成のレベル変換器は、この問題に対処し、小型化を図るために構成されたものであり、回路ブロック５０は、図２の回路ブロック３０が、さらに低電圧ＰＭＯＳトランジスタＸ２０７，Ｘ２０８を備えたものである。
【０２１１】
トランジスタＸ２０７のソース、基板、トランジスタＸ２０８のソース、基板は、ともに電源ＳＲＣ１４の正極に接続される。
【０２１２】
高電圧ＰＭＯＳトランジスタＸ２０３のソースはトランジスタＸ２０７のドレインに接続され、高電圧ＰＭＯＳトランジスタＸ２０５のソースはトランジスタＸ２０８のドレインに接続される。
【０２１３】
トランジスタＸ２０７のゲートは入力端子Ｐinに接続される。トランジスタＸ２０８のゲートはノードＮ３１に接続される。トランジスタＸ２０３及びＸ２０５の各ゲートは、電源ＳＲＣ１３の正極に接続される。
【０２１４】
このような回路構成とすることにより、低電圧トランジスタＸ２０７，Ｘ２０８のドレイン−ソース電圧の値を常に耐圧以下の０Ｖ〜−ＬＬの範囲内に止め、且つ、高電圧ＮＭＯＳトランジスタであるトランジスタＸ２０４，Ｘ２０６のドレイン電圧を、図２に示す回路ブロック３０と同様に、０Ｖ／（ＶＧ＋ＬＬ）の間で切り替えることが可能となる。
【０２１５】
図３の構成では、低電圧トランジスタＸ２０７，Ｘ２０８の基板電位とソース電位とは、ともに電位（ＶＧ＋ＬＬ）に保持されているため、ボディ効果の影響を受けない。一方、高電圧ＰＭＯＳトランジスタＸ２０３，Ｘ２０５は、その基板電位がＨＶに固定されているためボディ効果の影響を受ける。しかし、スイッチング動作時の、高電圧ＮＭＯＳトランジスタＸ２０４，Ｘ２０６に対するドライブ電流を与える低電圧トランジスタＸ２０７，Ｘ２０８のスレッショルド電圧は、高電圧トランジスタのそれよりも低い。このため、図２の高電圧ＰＭＯＳトランジスタＸ２０３，Ｘ２０５と比較して、図３のトランジスタＸ２０３，Ｘ２０５をより小さなＷ値の素子とした場合でも、通常あまりスイッチング特性を劣化させずに動作させることができる。
【０２１６】
また同時に、低電圧トランジスタＸ２０７，Ｘ２０８を用いているために、図２の回路に比べて、回路面積を殆ど増加させずに、スイッチング動作時のドレイン電流を容易に増加させることができる。
【０２１７】
このため、トランジスタＸ２０４，Ｘ２０６に、図２のそれよりもＬ値の小さな素子を用いて小面積化した場合でも、スイッチング動作時にそれぞれのドレイン−ソース間に現れる電圧降下量を十分大きなものとし、回路ブロック５０を正常に動作させることが出来る。
【０２１８】
また、低電圧トランジスタＸ２０７，Ｘ２０８を用いているために前段のトランジスタＸ２０１，Ｘ２０２によって構成されるインバータをより小面積のものにすることが出来る。
【０２１９】
このように、回路ブロック５０の構成は、回路ブロック３０と比較して、高電圧トランジスタＸ２０７，Ｘ２０５が追加された構成となっており素子数は増加しているものの、前述のように性能を劣化させることなく、複数の素子を図２のそれらと比べてより小さなサイズとすることができるため、通常、回路ブロック５０全体の面積は回路ブロック３０のそれよりも小さなものとなる。
【０２２０】
また、電位ＨＶが低いほど、図２に示すレベル変換器、図３に示すレベル変換器のトランジスタＸ２０３，Ｘ２０５のソース−基板間電圧ＶＳＢの最大値（ＨＶ−ＬＬ）が低下するため、スイッチング動作は容易となる。このため電位ＨＶが、その最大値即ち高電圧トランジスタの定格電圧に等しい時に正常に動作するように、図２に示すレベル変換器又は図３に示すレベル変換器の回路を調整しておけば、電位ＨＶが低い場合でも同じ回路を、通常問題なく動作させることができる。
【０２２１】
従って、電位ＶＧと電位（ＶＧ＋ＬＬ）とにより２つの論理値０，１が表される低電圧の論理信号を、基準接地電位０Ｖと電位ＬＶとにより２つの論理値０，１が表される低電圧の論理信号に変換することができ、高電圧集積回路の内部論理回路によるデータ送信に必要とされるレベル変換を行うことができる。
【０２２２】
そして、電位ＶＧを、基準接地電位０Ｖから電位ＨＶ−ＬＬの間で変化させた場合でも正常な動作を実現することができ、省電力化のために電位ＨＶを高電圧トランジスタの定格電圧よりも低く設定した場合でも、同様に正常な動作を実現でき、安定したレベル変換を行うことができる。また、入力信号が一定の論理値を保持し続ける定常状態においては、消費電力が０となる。
【０２２３】
次に、実施形態２に係るレベル変換器（図２，３）は、図５、図６に示すような複数の基本的機能ブロックを接続したシステムとして表すことができる。
【０２２４】
まず、図５に示すレベル変換器について説明する。
図５に示すレベル変換器は、回路ブロック７０によって構成される。この回路ブロック７０は、高電圧集積回路の内部低電圧論理回路から入力端子Ｐort［ＬＬＩＮ］に電位ＶＧ／（ＶＧ＋ＬＬ）で表される低電圧論理信号が印加されて基準接地電位０Ｖと低電位ＬＶとにより２つの論理値０，１が表される低電圧の論理信号に変換する回路である。
【０２２５】
回路ブロック７０は、回路ブロック６０と同様に、ＮｃｈＳＷ１０１と、ＰｃｈＬＯＡＤ１０２と、ＰｃｈＳＷ１０３と、ＮｃｈＬＯＡＤ１０４と、バッファ１０５と、によって構成される。
【０２２６】
ＮｃｈＳＷ１０１と、ＰｃｈＬＯＡＤ１０２と、ＰｃｈＳＷ１０３と、ＮｃｈＬＯＡＤ１０４と、バッファ１０５は、それぞれ、図４に示すものと同様の機能を有している。尚、ＮｃｈＳＷ１０１内部の高電圧ＮＭＯＳトランジスタの基板電位は０Ｖに保持され、ＰｃｈＳＷ１０３内部の高電圧ＰＭＯＳトランジスタの基板電位はＨＶに保持される。
【０２２７】
ＰｃｈＳＷ１０３の端子ＩＮは、入力端子Ｐort［ＬＬＩＮ］に接続され、電位ＶＧ／（ＶＧ＋ＬＬ）で表される低電圧論理信号が印加される。
【０２２８】
ＰｃｈＳＷ１０３の端子ＶＨは、電圧（ＶＧ＋ＬＬ）の電源ＳＲＣ１４の正極に接続される。ＮｃｈＬＯＡＤ１０４の端子ＶＧは０Ｖの接地ラインに接続される。
【０２２９】
ＮｃｈＬＯＡＤ１０４の端子ＩＮＡとＰｃｈＳＷ１０３の端子ＯＵＴＡとは接続され、その接続点をノードＮ４５とする。ＮｃｈＬＯＡＤ１０４の端子ＩＮＢとＰｃｈＳＷ１０３の端子ＯＵＴＢとは接続され、その接続点をノードＮ４６とする。
【０２３０】
ＮｃｈＳＷ１０１の端子ＩＮは、ノードＮ４５に接続され、端子ＶＧは、０Ｖの接地ラインに接続される。ＰｃｈＬＯＡＤ１０２の端子ＶＨは、電圧ＬＶの電源ＳＲＣ１１の正極に接続される。
【０２３１】
ＰｃｈＬＯＡＤ１０２の端子ＩＮＡとＮｃｈＳＷ１０１の端子ＯＵＴＡとは接続され、その接続点をノードＮ４７とする。ＰｃｈＬＯＡＤ１０２の端子ＩＮＢとＮｃｈＳＷ１０１の端子ＯＵＴＢとは接続され、その接続点をノードＮ４８とする。
【０２３２】
バッファ１０５の入力端は、ノードＮ４８に接続され、出力端は、出力端子Ｐoutに接続される。
【０２３３】
ＰｃｈＳＷ１０３は、図２の構成においてはトランジスタＸ２０１，Ｘ２０２，Ｘ２０３，Ｘ２０５を用いて実現されている。
【０２３４】
ＰｃｈＳＷ１０３の端子ＩＮは、図２のＰin端子に、端子ＶＨは、トランジスタＸ２０３，２０５のソース端子に、それぞれ対応する。
【０２３５】
端子ＯＵＴＡは、トランジスタＸ２０５のドレイン端子に、端子ＯＵＴＢは、トランジスタＸ２０３のドレイン端子にそれぞれ対応する。
【０２３６】
ＮｃｈＬＯＡＤ１０４は、図２の構成においてはトランジスタＸ２０４，Ｘ２０６を用いて実現されている。端子ＶＧは、トランジスタＸ２０４，２０６のソース端子に対応する。
【０２３７】
端子ＩＮＡはトランジスタＸ２０６のドレイン端子とトランジスタＸ２０４のゲート端子とが接続されたノードに、端子ＩＮＢは、トランジスタＸ２０４のドレイン端子とトランジスタＸ２０６のゲート端子とが接続されたノードに、それぞれ対応する。
【０２３８】
尚、ノードＮ４５はノードＮ３３に対応し、ノードＮ４６は、ノードＮ３２に対応する。
【０２３９】
ＮｃｈＳＷ１０１は、図２の構成においてはトランジスタＸ２１２，Ｘ２１４を用いて実現されている。端子ＩＮは、トランジスタＸ２１４のゲート端子に対応する。端子ＶＧは、トランジスタＸ２１２，２１４のソース端子に対応する。
【０２４０】
端子ＯＵＴＡは、トランジスタＸ２１２のドレイン端子に、端子ＯＵＴＢは、トランジスタＸ２１４のドレイン端子に、それぞれ対応する。なお前述のとおり図２においてトランジスタＸ２１２のゲート端子には、トランジスタＸ２１４のゲート端子への入力論理信号を反転した値に相当する電圧が印加される。
【０２４１】
ＰｃｈＬＯＡＤ１０２は、図２の構成においてはトランジスタＸ２１１，Ｘ２１３を用いて実現されている。端子ＶＨは、トランジスタＸ２１１，２１３のソース端子に対応する。
【０２４２】
端子ＩＮＡは、トランジスタＸ２１１のドレイン端子とトランジスタＸ２１３のゲート端子とが接続されたノードに、端子ＩＮＢは、トランジスタＸ２１３のドレイン端子とトランジスタＸ２１１のゲート端子とが接続されたノードに、それぞれ対応する。
【０２４３】
尚、ノードＮ４７はノードＮ３４に対応し、ノードＮ４８は、ノードＮ３５に対応する。
【０２４４】
バッファ１０５は、図２の構成においてはトランジスタＸ２１６及びＸ２１７からなるインバータを用いて実現されている。バッファ１０５の入力端は、ノードＮ４８に接続され、出力端は、出力端子Ｐoutに接続される。
【０２４５】
このように構成された回路ブロック７０において、入力端子Ｐort［ＬＬＩＮ］に電位ＶＧで表される高電圧論理信号が印加されると、ＰｃｈＳＷ１０３の端子ＩＮの電位がＶＧに等しくなり、ＰｃｈＳＷ１０３は、端子ＯＵＴＡと端子ＶＨとを接続し、端子ＯＵＴＢを開放状態とする。
【０２４６】
ＮｃｈＬＯＡＤ１０４の端子ＩＮＡと電源ＳＲＣ１４の正極との間のインピーダンスが十分に低くなり、ノードＮ４６がハイインピーダンス状態となれば、端子ＩＮＡの電位は（ＶＧ＋ＬＬ）となり、端子ＩＮＢの電位は０Ｖとなる。
【０２４７】
このとき、ノードＮ４５に接続されているＮｃｈＳＷ１０１の端子ＩＮの電位もＶＧ＋ＬＬに等しくなるため、端子ＯＵＴＢと端子ＶＧとが接続され、端子ＯＵＴＡが開放状態となる。
【０２４８】
ＰｃｈＬＯＡＤ１０２の端子ＩＮＢと０Ｖ接地ラインとの間のインピーダンスが十分低くなり、ノードＮ４７がハイインピーダンス状態となると、端子ＩＮＡ（ノードＮ４７）の電位はＬＶとなり、端子ＩＮＢ（ノードＮ４８）の電位は０Ｖとなる。
【０２４９】
従って、インバータとして動作するバッファ１０５がノードＮ４８の電圧を入力として波形整形とファンアウトの強化を行った後の出力信号Ｓoutの電位は、ＬＶとなる。
【０２５０】
一方、入力端子Ｐort［ＬＬＩＮ］に電位ＶＧ＋ＬＬで表される高電圧論理信号が印加されると、この場合は、逆に出力信号Ｓoutの電位は０Ｖとなる。
【０２５１】
なお、ＰｃｈＳＷ１０３の高電圧ＰＭＯＳトランジスタの基板電位は上述の通りＨＶに保持されている一方、当該トランジスタのソースには端子ＶＨを介して電圧（ＶＧ＋ＬＬ）の電源ＳＲＣ１４の正極に接続されているため、当該トランジスタのソース電位は（ＶＧ＋ＬＬ）以下となる。このため、電位ＶＧが小さくなるほど、ＰｃｈＳＷ１０３内部の高電圧ＰＭＯＳトランジスタは、ボディ効果の影響を受けて、そのスイッチングが困難となる。
【０２５２】
次に、図６に示すレベル変換器について説明する。
図６に示すレベル変換器は、回路ブロック８０によって構成される。この回路ブロック８０は、ＰｃｈＳＷ１０３と、ＮｃｈＬＯＡＤ１０４と、ＮｃｈＬＩＭＩＴＥＲ１０６と、バッファ１０５と、によって構成される。ＰｃｈＳＷ１０３と、ＮｃｈＬＯＡＤ１０４と、バッファ１０５は、それぞれ、図４に示すものと同様の機能を有している。
【０２５３】
ＰｃｈＳＷ１０３の端子ＶＨは、電圧（ＶＧ＋ＬＬ）の電源ＳＲＣ１４の正極に接続され、端子ＩＮには、入力端子Ｐort［ＬＬＩＮ］から電位ＶＧ／（ＶＧ＋ＬＬ）で表される低電圧論理信号が印加される。また、ＮｃｈＬＯＡＤ１０４の端子ＶＧは、０Ｖに接地される。
【０２５４】
尚、ＰｃｈＳＷ１０３内部に備えられた高電圧ＰＭＯＳトランジスタの基板電位はＨＶに保持される。
【０２５５】
ＮｃｈＬＩＭＩＴＥＲ１０６は、端子ＶＢ，ＩＮＡ，ＩＮＢ，ＯＵＴＡ，ＯＵＴＢを有し、端子ＶＢの電位が端子ＯＵＴＡの電位よりも、ある一定値ＶＴ以上高い値となっている場合には、端子ＩＮＡと端子ＯＵＴＡの間を導通状態とし、それ以外の場合には開放状態とする機能を持つ回路である。また、ＮｃｈＬＩＭＩＴＥＲ１０６は、端子ＩＮＢ及びＯＵＴＢについても同様に、端子ＶＢの電位が端子ＯＵＴＢの電位よりも一定値ＶＴ以上高い値となっている場合には端子ＩＮＢと端子ＯＵＴＢの間を導通状態とし、それ以外の場合には開放状態とする。
【０２５６】
端子ＶＢには、参照電圧ＶＢの電源ＳＲＣ１５の正極が接続される。
ＮｃｈＬＩＭＩＴＥＲ１０６の端子ＩＮＡとＰｃｈＳＷ１０３の端子ＯＵＴＡとが接続され、ＮｃｈＬＩＭＩＴＥＲ１０６の端子ＩＮＢとＰｃｈＳＷ１０３の端子ＯＵＴＢとが接続される。
【０２５７】
ＮｃｈＬＩＭＩＴＥＲ１０６の端子ＯＵＴＡとＮｃｈＬＯＡＤ１０４の端子ＩＮＡとが接続される。この接続点をノードＮ５１とする。ＮｃｈＬＩＭＩＴＥＲ１０６の端子ＯＵＴＢとＮｃｈＬＯＡＤ１０４の端子ＩＮＢとが接続される。この接続点をノードＮ５２とする。
【０２５８】
バッファ１０５の入力端は、ノードＮ５１に接続され、出力端は、出力端子Poutに接続される。
【０２５９】
回路ブロック８０は、ＮｃｈＬＩＭＩＴＥＲ１０６を除くと、図５に示したＰｃｈＳＷ１０３とＮｃｈＬＯＡＤ１０４で構成される回路ブロック７０の左側部分と同じトポロジーを持つことが分かる。従って回路ブロック７０の説明から、ＮｃｈＬＩＭＩＴＥＲ１０６の左右の電流路（すなわち、ＮｃｈＬＩＭＩＴＥＲ１０６の端子ＩＮＢから端子ＯＵＴＢに至る電流路と、端子ＩＮＡから端子ＯＵＴＡに至る電流路）が両方とも導通状態にあると仮定した場合には、ノードＮ５１或いはＮ５２の電位が、入力信号に従って０ＶからＶＧ＋ＬＬへ上昇することが理解される。
【０２６０】
ただし回路ブロック８０においては、ノードＮ５１、５２の電位が電位（ＶＢ−ＶＴ）まで上昇した時点で、前述したＮｃｈＬＩＭＩＴＥＲ１０６の機能により、該当の電流路が非導通状態となる。電流の供給が遮断されることにより、電圧降下・充電による該ノードの電位上昇が停止させられる。
【０２６１】
このためノードＮ５１及びノードＮ５２の電位は入力論理信号の値に従って０Ｖ或いは（ＶＢ−ＶＴ）の値に設定されることが分かる。（ＶＢ−ＶＴ）がほぼＬＶと等しくなるようにＶＢの値を設定し、バッファ１０５を電源電圧ＬＶで駆動させることで、端子Ｐoutに０Ｖ／ＬＶで２値を表す低電圧論理信号を出力させることができる。
【０２６２】
なお、ＰｃｈＳＷ１０３の高電圧ＰＭＯＳトランジスタの基板電位は電位ＨＶに保たれる一方で、ソース電位は端子ＶＨの電位（ＶＧ＋ＬＬ）以下となる。このため、電位ＶＧが小さくなるほど、ＰｃｈＳＷ１０３内部の高電圧ＰＭＯＳトランジスタは、ボディ効果の影響を受けて、そのスイッチングが困難となる。
【０２６３】
図７は図６の各回路ブロックをトランジスタレベルで実装した回路例である。
図７に示すレベル変換器は、回路ブロック９０と回路ブロック４２とによって構成される。
【０２６４】
ＰｃｈＳＷ１０３は、図７の構成においても図２におけるものと全く同じ構成と回路トポロジーでトランジスタＸ２０１，Ｘ２０２，Ｘ２０３，Ｘ２０５を用いて実現されている。
【０２６５】
ＮｃｈＬＯＡＤ１０４は、図７においても図２と全く同じ回路トポロジーでトランジスタＸ２０４，Ｘ２０６を用いて実現されている。ただし前述のように図６のシステムでは端子ＩＮＡ、ＩＮＢの電位がＬＶ以上に上昇しないように抑制されるため、トランジスタＸ２０４，Ｘ２０６として低電圧ＮＭＯＳトランジスタを用い、図２と比較して小面積化することができる。
バッファ１０５は図７においてインバータ４２を用いて実現されている。
【０２６６】
従って図２の場合と同様に、図７の回路により上述の機能を持つＰｃｈＳＷ１０３、ＮｃｈＬＯＡＤ１０４、バッファ１０５が正しく実現されることが分かる。
【０２６７】
ＮｃｈＬＩＭＩＴＥＲ１０６は、図７においてトランジスタＸ２２１，Ｘ２２２を用いて、実現されている。トランジスタＸ２２１，Ｘ２２２は、同種同サイズの高電圧ＮＭＯＳトランジスタである。
【０２６８】
ＮｃｈＬＩＭＩＴＥＲ１０６の端子ＩＮＡはトランジスタＸ２２２のドレイン端子に、端子ＩＮＢはトランジスタＸ２２１のドレイン端子に、それぞれ対応する。
【０２６９】
端子ＯＵＴＡはトランジスタＸ２２２のソース端子に、端子ＯＵＴＢはトランジスタＸ２２１のソース端子に、それぞれ対応する。
【０２７０】
端子ＶＢは、トランジスタＸ２２１，Ｘ２２２の各ゲート端子が互いに接続されたノードに対応する。
【０２７１】
端子ＶＢの電位ＶＢからトランジスタＸ２２２のスレッショルド電圧ＶＴを減じた値ＶＢ−ＶＴよりも、端子ＯＵＴＡの電位が低い場合にはトランジスタＸ２２２のドレイン−ソース間が導通状態となり、それ以外の場合には非導通状態となる。同様に端子ＯＵＴＢの電位によりトランジスタＸ２２１の状態が変化させられる。従って図７の回路により上述の機能を持つＮｃｈＬＩＭＩＴＥＲ１０６が正しく実現されることが分かる。
【０２７２】
以上に説明した、トランジスタレベルで実現されたＰｃｈＳＷ１０３，ＮｃｈＬＩＭＩＴＥＲ１０６，ＮｃｈＬＯＡＤ１０４，バッファ１０５を図６に示されるトポロジーに従って接続すると、図７の回路が得られる。
【０２７３】
図２に示すレベル変換器に比べて、図７に示すレベル変換器では、回路ブロック３０に相当するブロック１段で出力論理レベル０Ｖ／ＬＶへの変換が行われているために回路ブロック４１が不要となり削除されている。
【０２７４】
このため、一般的に図７に示すレベル変換器の回路は、図２に示すレベル変換器の回路と比べて、占有面積は小さくなり、消費電力も低くなる。
【０２７５】
上記実施形態１、２では、記述簡略化のため、正論理回路に適用した場合について説明した。しかし、上記実施形態を負論理回路に適用することも可能である。
【０２７６】
上記実施形態では、高電圧半導体プロセスの基板がＰチャンネル半導体で構成され、該基板が回路中で最も低い電位０Ｖに接地されている場合を想定しているが、該基板がＮチャンネル半導体で構成されている高電圧半導体プロセスを用いた場合にも、該基板が回路中で最も高い電位に接続されるようにして逆の極性のレベル変換器を構成することができる。
【０２７７】
実施形態１のレベル変換器は、図１，４に示す構成の回路に限定されるものではなく、実施形態２のレベル変換器は図２、３、５、６、７の構成の回路に限定されるものではない。
【符号の説明】
【０２７８】
１０（１１〜１３），２０（２１〜２３），３０，４０（４１，４２），５０，６０，７０，８０，９０  回路ブロック
Ｘ１０１，Ｘ１０３，Ｘ１０５，Ｘ１０７，Ｘ１０９，Ｘ１２１，Ｘ１２３，Ｘ１２５，Ｘ１２７，Ｘ１２９，Ｘ２０１，Ｘ２０３，Ｘ２０５，Ｘ２０７，Ｘ２０８，Ｘ２１１，Ｘ２１３，Ｘ２１６  トランジスタ（ＰＭＯＳトランジスタ）
Ｘ１０２，Ｘ１０４，Ｘ１０６，Ｘ１０８，Ｘ１１０，Ｘ１２２，Ｘ１２４，Ｘ１２６，Ｘ１２８，Ｘ１３０，Ｘ２０２，Ｘ２０４，Ｘ２０６，Ｘ２１２，Ｘ２１４，Ｘ２１７  トランジスタ（ＮＭＯＳトランジスタ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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