(57)【特許請求の範囲】
【請求項１】
半導体基板上に縦型ＭＯＳトランジスタを形成する工程において、
前記半導体基板上にシリコン窒化膜（ＳｉＮ膜）からなるマスク窒化膜のパターンを形成したのちに、前記マスク窒化膜をマスクに前記半導体基板をエッチングして、溝および半導体ピラーを前記半導体基板に形成する第一工程と、
前記マスク窒化膜を残存させたまま、前記溝を覆うゲート絶縁膜を形成したのちに前記ゲート絶縁膜側面に、前記ゲート絶縁膜を介して前記半導体ピラーと対向し、かつ、前記半導体ピラーよりも低い高さのゲート電極を形成する第二工程と、
前記溝を覆うように、シリコン酸窒化膜（ＳｉＯＮ膜）からなるライナー膜を形成したのちに、前記ライナー膜上を覆い、かつ、前記溝内を充填するように層間膜（ＳＯＤ膜）を形成する第三工程と、
前記層間膜（ＳＯＤ膜）を酸化性雰囲気中で熱処理することにより緻密化したのちに、前記マスク窒化膜をエッチングにより選択的に除去する第四工程と、
前記第二工程と前記第三工程の間に、前記溝の底部の下に位置する前記半導体基板に第一不純物拡散層を形成する工程と、
前記第四工程の後に、前記半導体ピラー上部に第二不純物拡散層を形成する工程と、を具備してなることを特徴とする半導体装置の製造方法。
【請求項２】
前記第一工程において、所定の間隔で並ぶ第一半導体ピラーおよび前記第一半導体ピラーの周囲を囲む第一溝を形成する工程と、
前記第二工程において、前記第一半導体ピラーの外周を囲むサラウンドゲート構造の第一のゲート電極を形成する工程と、を具備してなることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第一工程において、第一の方向に延在する第二溝および凸部を設けた後、前記第二溝内にビット線を形成して、前記ビット線と前記半導体基板とを直接に接触させる工程と、
前記ビット線に含まれる不純物を前記半導体基板に拡散させて第三不純物拡散層を形成する工程と、
前記第一の方向に交差する第二の方向に沿って延在し、前記第三不純物拡散層よりもよりも高い位置を底面とする第三溝を前記半導体基板に設けることにより、前記凸部を複数に分割し、前記半導体基板において基体部上に設けられるとともに、側面に前記第三不純物拡散層が形成されてなる基台部および前記基台部上に立設するピラー部からなる第二半導体ピラーを形成する工程と、
前記第二工程において、前記ピラー部の側壁に前記ゲート絶縁膜を介して前記ピラー部と対向するとともに、前記第二の方向に沿って延在する構成の第二のゲート電極を形成する工程と、
前記第三工程において、前記第三溝を覆うように前記ライナー膜を形成したのちに、前記第三溝を充填するように前記層間膜（ＳＯＤ膜）を形成する工程と、を具備してなることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記ビット線を形成する工程において、前記第二溝内に第一絶縁膜を形成し、その一面側の下層部に第二の方向に沿って延在する開口部分を形成して、前記凸部の一面側の下層部を露出させる工程と、
少なくとも前記開口部分の一部を覆う高さにまで、前記ビット線を埋め込む工程と、を具備してなることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第四工程において、前記マスク窒化膜を熱リン酸を用いた湿式エッチングによって除去することを特徴とする請求項１〜請求項４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記層間膜（ＳＯＤ膜）として、ポリシラザンを用いることを特徴とする請求項１〜請求項５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記第四工程において、前記ゲート電極の上面に前記ライナー膜を残留させることを特徴とする請求項１〜請求項６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記ライナー膜中において、窒素原子の含有量が１１ａｔｍ％以上、酸素原子数が窒素原子数の２倍以上含まれていることを特徴とする請求項１〜請求項７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記ライナー膜中において、窒素原子の含有量が１３〜１８ａｔｍ％の範囲、酸素原子数が窒素原子数の３倍〜５倍の範囲で含まれていることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
半導体基板に立設され、その上層部および下層部にそれぞれ不純物拡散層を包含する半導体ピラーと、
前記半導体ピラーの周囲を囲む溝と、
前記半導体ピラー側面にゲート絶縁膜を介して前記半導体ピラーよりも低い高さで形成され、かつ、前記半導体ピラーと対向する構成のゲート電極と、
前記ゲート電極の側面と上面を覆うように形成されたシリコン酸窒化膜（ＳｉＯＮ膜）からなるライナー膜と、
隣接する前記ライナー膜同士の間を充填するとともに、半導体ピラーから突出する構成の層間膜（ＳＯＤ膜）と、
前記半導体ピラーの上面を覆うとともに前記層間膜の半導体ピラーから突出している部分のすき間を充填する構成のコンタクトプラグと、
前記溝の底部の下の前記半導体基板に形成された第一不純物拡散層と、
前記半導体ピラー上部に形成された第二不純物拡散層と、
を具備してなることを特徴とする半導体装置。
【請求項１１】
前記ライナー膜上部が前記層間膜と前記ゲート絶縁膜の間を充填するように構成され、かつ、その前記ゲート絶縁膜側が、前記層間膜側よりも大きくリセスした形状であることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記半導体基板に立設され、所定の間隔で並ぶ第一半導体ピラーと、
前記第一半導体ピラーの外周を囲むサラウンドゲート構造の第一のゲート電極と、を具備してなることを特徴とする請求項１０または請求項１１に記載の半導体装置。
【請求項１３】
前記半導体基板に立設され第一の方向に延在する基台部、および、前記基台部上に立設され、第一の方向および第一の方向と交差する第二の方向にマトリクス上に配列するピラー部からなる第二半導体ピラーと、
前記基台部同士の間に形成された第二溝と、
前記第二溝内に形成されたビット線、および、前記基台部の前記ビット線に接する位置に形成された第三不純物拡散層と、
前記ピラー部の側壁にゲート絶縁膜を介して前記ピラー部と対向する構成で、前記第二の方向に沿って延在する第二のゲート電極と、
前記第二半導体ピラー上部に形成された第四不純物拡散層と、を具備してなることを特徴とする請求項１０に記載の半導体装置。
【請求項１４】
前記ビット線と前記基台部とを分離する第一絶縁膜が、前記第二溝内を覆うように形成されるとともに、その一面側の下層部に第二の方向に沿って延在する開口部分が設けられ、前記開口部分を介して前記ビット線と前記基台部の前記第三不純物拡散層とが接していることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記層間膜がポリシラザンからなることを特徴とする請求項１０〜請求項１４のいずれか１項に記載の半導体装置。
【請求項１６】
前記ライナー膜中の窒素原子の含有量が１１ａｔｍ％以上で、かつ、窒素原子数の２倍以上の数の酸素原子が含まれていることを特徴とする請求項１０〜請求項１５のいずれか１項に記載の半導体装置。
【請求項１７】
前記ライナー膜中の窒素原子の含有量が１３〜１８ａｔｍ％の範囲で、かつ、窒素原子数の３倍〜５倍の範囲の数で酸素原子が含まれていることを特徴とする請求項１６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
半導体装置の集積度向上は、主にトランジスタの微細化によって達成されてきた。トランジスタの微細化はもはや限界に近づいており、これ以上トランジスタサイズを縮小すると短チャネル効果などによって正しく動作しないおそれが生じている。
【０００３】
そこで、縦型ＭＯＳトランジスタを用いて所定の回路を形成する技術が開発されている（特許文献１、２）。これにより、基板上の占有面積を縮小できるとともに、短チャネル効果の抑制が可能となる。
【０００４】
また、縦型ＭＯＳトランジスタによりＤＲＡＭ素子等のメモリセルアレイを構成することで高集積度の半導体装置を製造する方法も知られている。
このような縦型ＭＯＳトランジスタは、所定のマスクを用いて半導体基板をピラー形状（柱状）にパターニングすることによりチャネル領域（ボディ領域）を形成し、次いでそのチャネル領域の側面にゲート電極を配置することにより形成される。
このとき、縦型ＭＯＳトランジスタのピラーをメモリセルアレイ等のように高密度に配置した場合の層間絶縁膜の形成方法としては、シリコン酸化膜（ＳｉＯ２）等を通常のＣＶＤ法により堆積させる方法が知られている。しかし、この方法ではピラー間の埋め込みが不十分となり、空洞（ボイド）の発生を引き起こしてしまう。
【０００５】
このため、縦型ＭＯＳトランジスタのピラー間を埋め込むための層間絶縁膜としては、ポリシラザン等の塗布系絶縁膜（以下、ＳＯＤ膜；Spin On Dielectrics と記載）を用いることが好ましい。ポリシラザン等のＳＯＤ膜は、塗布した後に高温の酸化性雰囲気中で熱処理を行うことにより、緻密な膜質の固体に転化（改質）することができる。そのため、空洞（ボイド）の発生を防ぐことができる。
【０００６】
このようにＳＯＤ膜を層間絶縁膜として用いる従来技術としては、半導体基板に溝を設け、その溝内に耐酸化性を備えた絶縁膜をライナー膜として設ける方法が知られている。このライナー膜の上にＳＯＤ膜の塗布を行うことにより、ライナー膜を介してＳＯＤ膜で充填された構成の素子分離（ＳＴＩ）が形成される。
このようにしてライナー膜を形成することにより、下地への酸化の影響を防止するとともに、ＳＯＤ膜を酸化性雰囲気中で熱処理することが可能となる。そのため、ＳＯＤ膜を緻密化することができるとともに、メモリセル部の動作寿命を延長させることができる（特許文献３）。
【０００７】
また、このようなピラーの下部は半導体基板であることから、ここにビット線を形成するためには、基板の内部にビット線を埋め込む必要が生じる。（特許文献４）
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開2009-164597号公報
【特許文献２】特開2007-048941号公報
【特許文献３】特開2001-028404号公報
【特許文献４】特開2009-010366号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかし、このように縦型ＭＯＳトランジスタのピラー間にライナー膜を形成し、そのライナー膜上をＳＯＤ膜からなる層間絶縁膜で埋め込む工程において、以下のような問題が発生することが明らかになった。その工程について以下説明する。
【００１０】
まず、ハードマスクを用いて半導体基板を所定の形状にパターニングする。これにより縦型ＭＯＳトランジスタ用のピラーが形成される。このとき、ハードマスクは後述する層間絶縁膜の形成工程において酸化性雰囲気にさらされるため、耐酸化性を備えたシリコン窒化膜で形成することが望ましい。
次いで、ハードマスクを残存させたまま、ピラーの側面部分にゲート電極を形成する。その後、ライナー膜とＳＯＤ膜を順次積層することにより層間絶縁膜を形成する。このとき、ライナー膜は、耐酸化性を備えた絶縁膜の必要があるため、従来から使用されているシリコン窒化膜（Ｓｉ３Ｎ４）を材料として用いた。
【００１１】
次いで、ＳＯＤ膜を酸化性雰囲気中で熱処理することによりＳＯＤ膜を緻密化する。その後、ピラー上面のハードマスクを除去する。
このとき、ハードマスクの除去はピラーにダメージを与えずに行う必要があるため、ここでは湿式エッチングを用いて選択的に除去する。なお、この湿式エッチングではＳＯＤ膜は除去されない。
【００１２】
このとき、ライナー膜もハードマスク同様にシリコン窒化膜からなるため、ライナー膜の露出する部分に薬液が浸透する。そのため、ピラー側面のライナー膜もハードマスクと同時に除去され、ピラー側面とＳＯＤ膜との間に隙間が生じてしまう。そのため、ハードマスクを完全に除去しようとすると、その間ライナー膜の除去も進行し、ゲート電極表面の一部が露出してしまう。
【００１３】
また、ハードマスクを除去するためには、製造上のハードマスクの膜厚ばらつきを考慮して、ハードマスクの厚さ分のエッチングに加えてオーバーエッチングを行う必要がある。そのため、ライナー膜の残存部分が無くなってしまい、ゲート電極上面の一部に到達する隙間が形成されることもある。
その後、ピラー上面に接続するように電極を形成すると、その際にピラー側面とＳＯＤ膜との間の隙間に電極材料が入り込んでしまう。そのため、その電極材料を介してゲート電極とピラー上面に接続する電極やコンタクトプラグとの短絡が生じてしまう。
【００１４】
このように縦型ＭＯＳトランジスタを備えた半導体装置を製造する際、従来の製造方法のように、シリコン窒化膜からなるライナー膜を用いて層間絶縁膜を形成しようとすると、トランジスタの正常な動作が阻害される。そのため、半導体装置の製造歩留まりが低下するという問題が生じてしまう。
【課題を解決するための手段】
【００１５】
本発明の半導体装置の製造方法は、半導体基板上に縦型ＭＯＳトランジスタを形成する工程において、前記半導体基板上にシリコン窒化膜（ＳｉＮ膜）からなるマスク窒化膜のパターンを形成したのちに、前記マスク窒化膜をマスクに前記半導体基板をエッチングして、溝および半導体ピラーを前記半導体基板に形成する第一工程と、前記マスク窒化膜を残存させたまま、前記溝を覆うゲート絶縁膜を形成したのちに前記ゲート絶縁膜側面に、前記ゲート絶縁膜を介して前記半導体ピラーと対向し、かつ、前記半導体ピラーよりも低い高さのゲート電極を形成する第二工程と、前記溝を覆うように、シリコン酸窒化膜（ＳｉＯＮ膜）からなるライナー膜を形成したのちに、前記ライナー膜上を覆い、かつ、前記溝内を充填するように層間膜（ＳＯＤ膜）を形成する第三工程と、前記層間膜（ＳＯＤ膜）を酸化性雰囲気中で熱処理することにより緻密化したのちに、前記マスク窒化膜をエッチングにより選択的に除去する第四工程と、第二工程と第三工程の間に、溝の底部の下に位置する半導体基板に第一不純物拡散層を形成する工程と、第四工程の後に、半導体ピラー上部に第二不純物拡散層を形成する工程とを具備してなることを特徴とする。
【発明の効果】
【００１６】
本発明により、縦型ＭＯＳトランジスタを備えた半導体装置を形成する際、トランジスタのピラー側面に設けたゲート電極と、ピラー上面に接続するコンタクトプラグとの短絡（ショート）を防止することができる。このため、製造歩留まりを低下させることなく、半導体装置に縦型ＭＯＳトランジスタを高密度に配置することが可能となる。
【図面の簡単な説明】
【００１７】
【図１】図１は、第１の実施形態の半導体装置の製造方法を説明する図であって、半導体装置を第一の方向から見た断面模式図である。
【図２】図２は、第１の実施形態の半導体装置の製造方法を説明する図であって、（Ａ）は半導体装置を第一の方向から見た断面模式図であり、（Ｃ）はその平面模式図である。
【図３】図３は、第１の実施形態の半導体装置の製造方法を説明する図であって、半導体装置を第一の方向から見た断面模式図である。
【図４】図４は、第１の実施形態の半導体装置の製造方法を説明する図であって、（Ａ）は半導体装置を第一の方向から見た断面模式図であり、（Ｃ）はその平面模式図である。
【図５】図５は、第１の実施形態の半導体装置の製造方法を説明する図であって、半導体装置を第一の方向から見た断面模式図である。
【図６】図６は、第１の実施形態の半導体装置の製造方法を説明する図であって、半導体装置を第一の方向から見た断面模式図である。
【図７】図７は、第１の実施形態の半導体装置の製造方法を説明する図であって、半導体装置を第一の方向から見た断面模式図である。
【図８】図８は、第１の実施形態の半導体装置の製造方法を説明する図であって、（Ａ）は半導体装置を第一の方向から見た断面模式図であり、（Ａ−１）は（Ａ）の一部の拡大図である。
【図９】図９は、第１の実施形態の半導体装置の製造方法を説明する図であって、半導体装置を第一の方向から見た断面模式図である。
【図１０】図１０は、第１の実施形態の半導体装置の製造方法を説明する図であって、半導体装置を第一の方向から見た断面模式図である。
【図１１】図１１は、第１の実施形態の半導体装置を説明する図であって、半導体装置を第一の方向から見た断面模式図である。
【図１２】図１２は、第２の実施形態の半導体装置の製造方法を説明する図であって、（Ｂ）は半導体装置を第二の方向から見た断面模式図であり、（Ｃ）は半導体装置の平面模式図である。
【図１３】図１３は、第２の実施形態の半導体装置の製造方法を説明する図であって、（Ｂ）は半導体装置を第二の方向から見た断面模式図である。
【図１４】図１４は、第２の実施形態の半導体装置の製造方法を説明する図であって、（Ｂ）は半導体装置を第二の方向から見た断面模式図である。
【図１５】図１５は、第２の実施形態の半導体装置の製造方法を説明する図であって、（Ａ１）は半導体装置を第一の方向から見た断面模式図であり、（Ｃ）は半導体装置の平面模式図である。
【図１６】図１６は、第２の実施形態の半導体装置の製造方法を説明する図であって、（Ａ１）および（Ａ２）は半導体装置を第一の方向から見た断面模式図であり、（Ｃ）は半導体装置の平面模式図である。
【図１７】図１７は、第２の実施形態の半導体装置の製造方法を説明する図であって、（Ａ１）および（Ａ２）は半導体装置を第一の方向から見た断面模式図であり、（Ｃ）は半導体装置の平面模式図である。
【図１８】図１８は、第２の実施形態の半導体装置の製造方法を説明する図であって、（Ａ１）および（Ａ２）は半導体装置を第一の方向から見た断面模式図である。
【図１９】図１９は、第２の実施形態の半導体装置の製造方法を説明する図であって、（Ａ１）および（Ａ２）は半導体装置を第一の方向から見た断面模式図である。
【図２０】図２０は、第２の実施形態の半導体装置の製造方法を説明する図であって、（Ａ１）および（Ａ２）は半導体装置を第一の方向から見た断面模式図である。
【図２１】図２１は、第２の実施形態の半導体装置の製造方法を説明する図であって、（Ａ１）は半導体装置を第一の方向から見た断面模式図である。
【図２２】図２２は、第２の実施形態の半導体装置の製造方法を説明する図であって、（Ａ１）および（Ａ２）は半導体装置を第一の方向から見た断面模式図、（Ｂ）は半導体装置を第二の方向から見た断面模式図、（Ｃ）は半導体装置の平面模式図である。
【図２３】は、第２の実施形態の半導体装置を説明する図であって、（Ａ１）は半導体装置を第一の方向から見た断面模式図、（Ｂ）は半導体装置を第二の方向から見た断面模式図である。
【発明を実施するための形態】
【００１８】
まず、本実施形態の半導体装置５０について、図１１（Ａ）を参照にして説明する。なお、図１１（Ａ）は本実施形態の半導体装置５０を第一の方向（Ｘ方向）に沿って垂直に切った断面図である。
本実施形態の半導体装置５０は、半導体基板１に立設された第一半導体ピラー１０と、第一半導体ピラー１０下層に形成された第一不純物拡散層７と、第一半導体ピラー１０上層に形成された第二不純物拡散層１７と、第一半導体ピラー１０側面に配置された第一のゲート電極６と、第一のライナー膜８と、第一層間膜９（ＳＯＤ膜）と、第二不純物拡散層１７上を覆う第一コンタクトプラグ１１と、から概略構成されている。以下、それぞれの構成について詳細に説明する。
【００１９】
（第一半導体ピラー１０）
図１１（Ａ）に示すように、半導体基板１はＰ型の導電型のシリコン（Ｓｉ）からなり、柱状の第一半導体ピラー１０が複数立設されている。この第一半導体ピラー１０はたとえば２００ｎｍ程度の高さで、第一の方向（Ｘ方向）、第二の方向（Ｙ方向）共に１００ｎｍ程度の幅の平面視形状矩形で、かつ、第一の方向（Ｘ方向）に沿って約１００ｎｍの等間隔で並ぶ構成となっている。また、第一溝４が第一半導体ピラー１０の周囲を囲む構成で形成されている。
【００２０】
（第一不純物拡散層７）
第一不純物拡散層７は、第一半導体ピラー１０下層部の第一のゲート絶縁膜５下に形成されており、たとえばＮ型の不純物として砒素が導入された構成となっている。この第一不純物拡散層７は、縦型ＭＯＳトランジスタのソース・ドレイン電極の一方として機能する。
【００２１】
（第二不純物拡散層１７）
第二不純物拡散層１７は、第一半導体ピラー１０上層部に形成されており、たとえばＮ型の不純物として砒素が導入された構成となっている。この第二不純物拡散層１７は、縦型ＭＯＳトランジスタのソース・ドレイン電極の他方として機能する。
【００２２】
（第一のゲート電極６）
第一のゲート電極６はたとえば厚さ３０ｎｍのリンドープトシリコン膜からなり、第一のゲート絶縁膜５を介して第一半導体ピラー１０側壁の外周を完全に囲むサラウンドゲート構造となっている。これにより第一のゲート電極６は第一のゲート絶縁膜５を介してピラー部２０ｄと対向する構成となっている。
第一のゲート電極６の材料はリンドープトシリコン膜に限定されず、砒素などの不純物を導入したポリシリコン膜や、チタン膜（Ｔｉ）、窒化チタン膜（ＴｉＮ）、タンタル膜（Ｔａ）、窒化タンタル膜（ＴａＮ）、タングステン膜（Ｗ）などの高融点金属膜を用いても良い。また、ポリシリコン膜と高融点金属膜の積層体を用いても良い。
【００２３】
また、第一のゲート電極６の上部は、第一半導体ピラー１０の上部よりも低い高さで形成されている。また、第一半導体ピラー１０の側面上部から第一のゲート電極６上面にかけては、後述する第一のライナー膜８が、第一層間膜９と第一のゲート絶縁膜５の間を充填するように形成されている。これにより第一のゲート電極６は、その周囲が第一のゲート絶縁膜５および第一のライナー膜８により覆われた構成となっている。
【００２４】
（第一のライナー膜８）
第一のライナー膜８はたとえば厚さ１０ｎｍのシリコン酸窒化膜（ＳｉＯＮ）からなり、第一溝４内壁（第一のゲート電極６の側面および上面と、第一半導体ピラー１０の側面上部）を覆うように形成されている。
【００２５】
第一のライナー膜８中の酸素原子（Ｏ）と窒素原子（Ｎ）の組成比は成膜条件の変更で調節することが可能であり、その構成および製造工程により適宜調節することが好ましい。
具体的な例としてはたとえば、後述する第三層間膜２９（ＳＯＤ膜）がポリシラザンからなる場合には、第二のライナー膜１８（シリコン酸窒化膜）中における窒素原子の含有量は１１ａｔｍ％以上で、かつ、酸素原子数は窒素原子数の２倍以上含まれていることが好ましい。また、第二のライナー膜１８（シリコン酸窒化膜）中における窒素原子の含有量が１３〜１８ａｔｍ％の範囲で、かつ、酸素原子数が窒素原子数の３倍〜５倍の範囲で含有されていればさらに好ましい。
【００２６】
第一のライナー膜８の形状は図８（Ａ−１）に示すように、第一のゲート絶縁膜５側の第一のライナー膜上部８ａが、後述する第一層間膜９（ＳＯＤ膜）側の第一のライナー膜上部８ａよりも大きくリセスした形状となっている。すなわち、第一のゲート絶縁膜５側の第一のライナー膜上部８ａの高さｈ４は、第一層間膜９側の第一のライナー膜上部８ａの高さｈ６よりも小さい値となる。また、この高さの差は第一のライナー膜８が薄くなるほど小さい値となる。
ここでは、第一のライナー膜上部８ａは第一半導体ピラー１０上面からたとえばｈ５（１０ｎｍ）程度リセスされた構成となっており、また、第一のゲート電極６上面からたとえば４０ｎｍ程度の高さで形成されている。
【００２７】
（第一層間膜９（ＳＯＤ膜））
第一層間膜９はたとえばポリシラザンからなり、第一のライナー膜８上を覆い、かつ第一溝４内を充填するように形成されている。また、その上部は第一半導体ピラー１０上面から突出する構成となっている。
第一層間膜９（ＳＯＤ膜）の材料はポリシラザンに限定されない。すなわち、少なくともシリコン原子と窒素原子を含有した塗布絶縁膜で、高温の水蒸気（スチーム）にさらされることにより、塗布膜中のＳｉ−Ｎ結合がＳｉ−Ｏ結合に転化する作用を有する膜であれば、他のものを用いてもよい。また、高温の酸素（Ｏ２）雰囲気中で熱処理することにより緻密化する材料を用いてもよい。
【００２８】
（第一コンタクトプラグ１１）
第一コンタクトプラグ１１はたとえばリンドープトシリコン膜からなり、第二不純物拡散層１７上を覆い、かつ、第一層間膜９間を充填するように形成されている。第一コンタクトプラグ１１の材料は、リンドープトシリコン膜に限定されず、砒素ドープトシリコン膜や、チタン膜、窒化チタン膜、タングステン膜の積層体から構成されていてもよい。
【００２９】
（第二コンタクトプラグ２１）
シリコン酸化膜等からなる第二層間膜１９は、第一層間膜９上および第一コンタクトプラグ１１上を覆うように形成されており、内部には第二コンタクトプラグ２１が形成されている。第二コンタクトプラグ２１は、第一コンタクトプラグ１１上面と接続し、かつ、第二層間膜１９を貫通する構成となっている。また、第一のゲート電極６、第一不純物拡散層７に接続する図示しないコンタクトプラグも形成されている。
【００３０】
また、第二コンタクトプラグ２１上にはアルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）等からなる金属配線２２が形成されている。以上により縦型ＭＯＳトランジスタを備えた半導体装置５０が構成されているが、必要に応じてさらに上層に図示しない配線層や、保護膜等が形成されていてもよい。
【００３１】
次いで、第一の実施形態である半導体装置５０の製造方法について図面を参照して説明する。
本実施形態の半導体装置５０の製造方法は、第一のマスク窒化膜２（ハードマスク）形成工程と、第一半導体ピラー１０形成工程（第一工程）と、第一のゲート電極膜６ａ形成工程と、第一のゲート電極６形成工程（第二工程）と、第一不純物拡散層７形成工程と、第一のライナー膜８形成工程と、第一層間膜９形成工程（第三工程）と、第一層間膜９（ＳＯＤ膜）熱処理工程と、第一のマスク窒化膜２除去工程（第四工程）と、第二不純物拡散層１７形成工程と、第一コンタクトプラグ１１形成工程と、第二コンタクトプラグ２１形成工程と、から概略構成されている。以下、それぞれについて詳細を説明する。
【００３２】
なお、以下の説明において参照する図面は、本実施形態の半導体装置５０の製造方法を説明する図面であって、図示される各部の大きさや厚さや寸法等は、実際の半導体装置５０の寸法関係とは異なっている。
また、各図の（Ｃ）は平面図であり、（Ａ）は（Ｃ）を第一の方向（Ｘ−Ｘ’線）に沿って垂直に切った断面図である。
【００３３】
＜第一工程＞
（第一のマスク窒化膜２形成工程）
まず、図１（Ａ）に示すように第一のマスク窒化膜２（ハードマスク）を形成する。はじめに、Ｐ型の導電型のシリコン（Ｓｉ）からなる半導体基板１を準備する。次いで、ＬＰ−ＣＶＤ（Low Pressure CVD）法により、シリコン窒化膜（Ｓｉ３Ｎ４）からなる、たとえば厚さ５０ｎｍの第一のマスク窒化膜２を、半導体基板１を覆うように形成する。このときのＬＰ−ＣＶＤ法の条件は、ジクロロシラン（ＳｉＨ２Ｃｌ２）、とアンモニア（ＮＨ３）を原料ガスとして用い、６００℃程度の高温・減圧下で反応させることが望ましい。
【００３４】
このように、ＬＰ−ＣＶＤ法を用いることにより、窒素原子が５５〜６０ａｔｍ％程度含有された第一のマスク窒化膜２を形成することができる。このような第一のマスク窒化膜２は耐酸化性を備えており、また、１５０〜１６０℃程度に加熱したリン酸溶液（Ｈ３ＰＯ４；以下、熱リン酸と記載）を用いた湿式エッチングによって除去することができる。そのため、後述する工程において第一のマスク窒化膜２のみ選択的に除去することができる。
【００３５】
（第一半導体ピラー１０形成工程）
次いで、図２（Ａ）および図２（Ｃ）に示すように第一半導体ピラー１０を形成する。
まず、第一のマスク窒化膜２上に、第一フォトレジストマスク３を形成する。この第一フォトレジストマスク３は、図２（Ｃ）に示すようにたとえば、Ｘ方向、Ｙ方向共に１００ｎｍ程度の幅の平面視形状矩形で、かつ、第一の方向Ｘに沿って約１００ｎｍの等間隔で並ぶパターンで形成する。第一フォトレジストマスク３をこの程度の間隔で形成することにより、縦型ＭＯＳトランジスタを高密度に形成することが可能となる。また、後述する工程において、第一フォトレジストマスク３のパターンに対応するそれぞれの領域に縦型ＭＯＳトランジスタを形成することができる。
【００３６】
次いで、第一フォトレジストマスク３をマスクにして、第一のマスク窒化膜２と半導体基板１を順次エッチングする。このとき、第一のマスク窒化膜２は第一半導体ピラー１０の上面を保護するとともに、第一半導体ピラー１０のパターニングの際にハードマスクとしても機能する。また、ここでは半導体基板１をたとえばｈ１＝２００ｎｍ程度の深さまでエッチングする。これにより、Ｘ方向、Ｙ方向共に１００ｎｍ程度の幅の平面視形状矩形で、かつ、第一の方向Ｘに沿って約１００ｎｍの等間隔で並ぶ柱状の第一半導体ピラー１０が複数形成される。また、それと同時に、第一半導体ピラー１０の周囲を囲む構成の第一溝４が形成される。
【００３７】
＜第二工程＞
（第一のゲート電極膜６ａ形成工程）
次いで、図３（Ａ）に示すように第一のゲート電極膜６ａを形成する。
まず、第一半導体ピラー１０上の第一フォトレジストマスク３を除去する。次いで、第一溝４の内壁側面および底面を覆うように、たとえば熱酸化法により、たとえば厚さ５ｎｍのシリコン酸化膜（ＳｉＯ２）からなる第一のゲート絶縁膜５を形成する。この第一のゲート絶縁膜５の材料、形成方法はこれに限定されず、シリコン酸窒化膜（ＳｉＯＮ）や、高誘電率の金属酸化膜（Ｈｉｇｈ−Ｋ膜）や、それらの積層体などを用いることもできる。また、ＣＶＤ法を用いて高誘電率の金属酸化膜（Ｈｉｇｈ−Ｋ膜）を形成してもよい。
【００３８】
次いで、第一溝４内壁面および第一のマスク窒化膜２上を覆うように、たとえば不純物としてリンを含有したポリシリコン膜（リンドープトシリコン膜）からなる第一のゲート電極膜６ａを厚さ３０ｎｍで形成する。このとき、第一のゲート電極膜６ａの材料はリンドープトシリコン膜に限定されず、砒素などの不純物を導入したポリシリコン膜や、チタン膜（Ｔｉ）、窒化チタン膜（ＴｉＮ）、タンタル膜（Ｔａ）、窒化タンタル膜（ＴａＮ）、タングステン膜（Ｗ）などの高融点金属膜を用いても良い。また、ポリシリコン膜と高融点金属膜の積層体を用いても良い。
【００３９】
（第一のゲート電極６形成工程）
次いで、図４（Ａ）、（Ｃ）に示すように第一のゲート電極６を形成する。
まず、異方性ドライエッチングを行い、第一溝４底部と第一のマスク窒化膜２上の第一のゲート電極膜６ａをエッチバックする。これにより、第一溝４底部と第一のマスク窒化膜２上の第一のゲート電極膜６ａが除去され、第一のゲート絶縁膜５を介して第一半導体ピラー１０と対向するとともに、第一半導体ピラー１０側壁を覆う構成の第一のゲート電極６が形成される。本実施形態では、これら第一のゲート電極６は、個々の縦型ＭＯＳトランジスタのチャネル領域（第一半導体ピラー１０）の外周を完全に囲むサラウンドゲート構造となる。
このとき、第一のゲート電極６の高さｈ２はたとえば１５０ｎｍ程度、また、第一半導体ピラー１０上部側面の、第一のゲート絶縁膜５が露出する部分の高さｈ３は５０ｎｍ程度とする。
【００４０】
＜第三工程＞
（第一不純物拡散層７形成工程）
次いで、図５（Ａ）に示すように、第一溝４底部の下に位置する半導体基板１に、第一のゲート絶縁膜５を介して不純物導入を行う。これにより、第一半導体ピラー１０下層部の第一のゲート絶縁膜５下に第一不純物拡散層７が形成される。このときの不純物導入としては、イオン注入法を用い、砒素をたとえばエネルギー２０ＫｅＶ、ドーズ１×１０１５ａｔｏｍｓ／ｃｍ２で注入する。この第一不純物拡散層７は、縦型ＭＯＳトランジスタのソース・ドレイン電極の一方として機能する。
【００４１】
（第一のライナー膜８形成工程）
次いで、図６（Ａ）に示すように、第一溝４内壁と第一のマスク窒化膜２上を覆うように、シリコン酸窒化膜（ＳｉＯＮ）からなる第一のライナー膜８をたとえば厚さ１０ｎｍで形成する。このときの第一のライナー膜８形成はＬＰ−ＣＶＤ法を用い、たとえば６００℃程度の高温・減圧下で、原料ガスとしてジクロロシラン（ＳｉＨ２Ｃｌ２）と亜酸化窒素（Ｎ２Ｏ）およびアンモニア（ＮＨ３）を反応させることにより形成する。
このとき、原料ガスのそれぞれの流量比率を変更することにより、第一のライナー膜８中の酸素原子（Ｏ）と窒素原子（Ｎ）の組成比を調節することができる。それにより、第一のライナー膜８の耐酸化性と、後述する工程における湿式エッチングへの耐性を変化させることが可能となる。
【００４２】
第一のライナー膜８（シリコン酸窒化膜）は、窒素原子の組成比を増加させるに従い耐酸化性が向上し、酸素の透過防止機能が向上する。しかしその一方、熱リン酸による湿式エッチングに対しての耐性は低下してしまう。したがって、後述する第一層間膜９（ＳＯＤ膜）の熱処理工程の条件、および熱リン酸による湿式エッチングの条件の双方を考慮し、最適となる組成比で第一のライナー膜８（シリコン酸窒化膜）を形成すればよい。
【００４３】
具体的な例としては、後述する工程において第一層間膜９（ＳＯＤ膜）をポリシラザンにより形成する場合には、窒素原子の含有量が１１ａｔｍ％以上、酸素原子数が窒素原子数の２倍以上含まれているシリコン酸窒化膜を第一のライナー膜８として用いることが好ましい。また、窒素原子の含有量が１３〜１８ａｔｍ％の範囲で、酸素原子数が窒素原子数の３倍〜５倍の範囲で含有されるシリコン酸窒化膜を第一のライナー膜８として用いれば、耐酸化性と湿式エッチング耐性のバランスの観点からさらに好ましい。
【００４４】
この第一のライナー膜８は、後述する第一層間膜９形成工程と第一層間膜９のアニール工程およびその後の工程中の熱処理工程において、半導体基板１と第一のゲート電極６への酸素の侵入を防止するために形成する必要がある。
第一のライナー膜８を形成しないと、それらの工程において、酸素が半導体基板１や第一のゲート電極６に侵入し、第一のゲート電極６と半導体基板１を酸化してしまう。そのため、第一のゲート電極６や後述する第一不純物拡散層７の抵抗が高くなる。また、第一のライナー膜８がないと第一のゲート電極６または半導体基板１の堆積が膨張することにより半導体基板１の結晶に欠陥が生じるため、第一のゲート絶縁膜５耐圧が低下する等の問題が生じる。このため、耐酸化性を備えるとともに酸素の透過を抑制することができる膜として、シリコン酸窒化膜からなる第一のライナー膜８を形成する必要がある。
【００４５】
（第一層間膜９形成工程）
次いで、図７（Ａ）に示すように第一層間膜９を形成する。まず、第一のライナー膜８上を覆い、かつ第一溝４内を充填するように、ポリシラザンからなる第一層間膜９（ＳＯＤ膜）を塗布形成する。
【００４６】
ポリシラザンはシラザン型重合体とも呼ばれ、[−（ＳｉＨ２−ＮＨ）−]を基本構造とする高分子材料であり、溶媒（キシレン、ジ−ｎ−ブチルエーテル等）に溶かして利用される。また、シラザン型重合体には、水素がメトキシ基など他の官能基によって置換された物質も含まれる。また、官能基・修飾基の付加されていないシラザン型重合体は、ペルヒドロポリシラザンと呼ばれている。
第一層間膜９（ＳＯＤ膜）として、このようなポリシラザンを用いることにより、第一溝４のように高アスペクト比の空間であっても、空洞（ボイド）を生じさせることなく充填することが可能となる。
【００４７】
また、第一層間膜９（ＳＯＤ膜）の材料はポリシラザンに限定されない。すなわち、少なくともシリコン原子と窒素原子を含有した塗布絶縁膜で、高温の水蒸気（スチーム）にさらされることにより、塗布膜中のＳｉ−Ｎ結合がＳｉ−Ｏ結合に転化する作用を有する膜であれば、他のものを用いてもよい。また、高温の酸素（Ｏ２）雰囲気中で熱処理することにより緻密化する材料を用いてもよい。
【００４８】
＜第四工程＞
（第一層間膜９（ＳＯＤ膜）熱処理工程）
次いで、たとえば水蒸気（Ｈ２Ｏ）を含む７００℃の高温の酸化性雰囲気中で６０分間のアニール処理を行い、第一層間膜９（ＳＯＤ膜）を緻密化させる。ポリシラザン等の窒素を含有した塗布膜は、高温の水蒸気雰囲気中（スチーム雰囲気中）で加熱処理することにより、塗布膜中の窒素が水蒸気中の水素と反応してアンモニアガス（ＮＨ３）となり離脱する。これにより、塗布膜中のＳｉ−Ｎ結合がＳｉ−Ｏ結合に置換されて、酸化シリコン（ＳｉＯ２）を主成分とする緻密な膜に改質される。
このとき、第一層間膜９（ＳＯＤ膜）が、高温の酸素（Ｏ２）雰囲気中で熱処理することにより緻密化するような材料からなる場合は、高温の酸素（Ｏ２）雰囲気中で熱処理を行う。
【００４９】
また、このときのアニール処理における温度と時間は、第一層間膜９（ＳＯＤ膜）の種類に応じて変更が可能である。また、このアニール処理は、第一層間膜９（ＳＯＤ膜）中の炭素などの不純物を除外させる働きがあるため、半導体基板１中に侵入した不純物によるデバイス特性の劣化を防止することができる。
【００５０】
このアニール処理時、半導体基板１は水蒸気雰囲気または酸素雰囲気中にさらされる。しかし、第一層間膜９（ＳＯＤ膜）の下層には第一のライナー膜８が形成されているため、半導体基板１や第一のゲート電極６の酸化を防ぐことができる。
第一のゲート電極６の材料としてタングステン等の高融点金属材料を使用する場合、ポリシリコンよりも第一のゲート電極６の抵抗値は低くなるが、ポリシリコンよりも酸化の影響を受けやすい。しかし、本実施形態のように、シリコン酸窒化膜を第一のライナー膜８として形成することにより、高融点金属材料を第一のゲート電極６に用いた場合でも、その酸化を防止することができる。
【００５１】
その後、ＣＭＰ法を用いて第一層間膜９（ＳＯＤ膜）の表面と、第一のマスク窒化膜２上の第一のライナー膜８を研磨除去し、第一のマスク窒化膜２の上面を露出させる。このとき、第一のマスク窒化膜２の上面を露出させる方法としてはＣＭＰ法に限られず、ドライエッチング技術を用いてエッチバックを行ってもよい。
【００５２】
（第一のマスク窒化膜２除去工程）
次いで、図８（Ａ）に示すように、熱リン酸液（Ｈ３ＰＯ４）を用いた湿式エッチングにより第一のマスク窒化膜２を選択的に除去する。ここで、第一半導体ピラー１０は第一のマスク窒化膜２のパターンによりパターニングされているものであるため、第一のマスク窒化膜２を除去することにより第一半導体ピラー１０上面全体が露出する。また、第一半導体ピラー１０上面が露出することにより、自己整合的に第一半導体ピラー開口部１０ａが形成される。
これにより、後述する工程において第一半導体ピラー開口部１０ａに第二不純物拡散層１７を均一に形成することができる。そのため、第一半導体ピラー１０上部をソース・ドレイン電極として用いることが可能となる。
【００５３】
この湿式エッチングのとき、熱リン酸液（Ｈ３ＰＯ４）のエッチング速度は、シリコン窒化膜に対して約５ｎｍ／分であった。この第一のマスク窒化膜２の湿式エッチング時には、製造上の膜厚ばらつきを考慮して、第一のマスク窒化膜２の厚さ分のエッチングに加えてオーバーエッチングを行う必要がある。たとえば、第一のマスク窒化膜２の厚さに対して１００％のオーバーエッチングを加える場合、エッチング時間は約２０分間行い、窒化膜を１００ｎｍ除去できるだけのエッチングを行う。すなわち、５０ｎｍの厚さを持つ第一のマスク窒化膜２が除去された後、さらに５０ｎｍの窒化膜をエッチングする分だけのオーバーエッチングを加える必要がある。
【００５４】
このようにオーバーエッチングを行う際、第一のライナー膜８（ＳｉＯＮ膜）も熱リン酸液にさらされるため、その上部がエッチングされる。このとき、熱リン酸液によるＳｉＯＮ膜のエッチング速度を評価した結果、本実施形態で形成するＳｉＯＮ膜の場合、エッチング速度は約１ｎｍ／分と、シリコン窒化膜と比較して約１／５とすることが発明者の実験により見出された。よって、第一のマスク窒化膜２に対して上記条件で１００％のオーバーエッチングを行う場合、第一のライナー膜８（ＳｉＯＮ膜）の上面（第一のライナー膜上部８ａ）は、第一半導体ピラー１０のシリコン上面から約１０ｎｍのみリセスされる。
【００５５】
図８（Ａ‐１）は、第一半導体ピラー開口部１０ａから第一のゲート電極６にかけての部分を拡大して示した図である。本実施形態により、たとえば５０ｎｍ厚の第一のマスク窒化膜２に対して窒化膜を１００ｎｍ除去できるだけのエッチングおよびオーバーエッチングを行ったとしても、第一のライナー膜上部８ａは第一半導体ピラー１０上面から距離ｈ５＝１０ｎｍ程度しかリセスされない。そのため、第一のライナー膜８を第一のゲート電極６の上面からｈ４＝４０ｎｍ程度残存させることができる。
【００５６】
湿式エッチングを行った後の第一のライナー膜８（ＳｉＯＮ膜）の形状は、第一半導体ピラー１０側の第一のライナー膜上部８ａが、第一層間膜９側の第一のライナー膜上部８ａよりも大きくリセスした形状となる。すなわち、第一半導体ピラー１０側の第一のライナー膜上部８ａの、第一のゲート電極６上面からの高さをｈ４とし、第一層間膜９側の第一のゲート電極６上面からの高さをｈ６とすると、ｈ６はｈ４よりも大きい値となる。これは、第一のマスク窒化膜２がエッチングされた後、第一のライナー膜８は第一のマスク窒化膜２に近い部分から先にエッチングされるためである。そのため、第一のライナー膜８が薄くなるに従い、湿式エッチング後のｈ４とｈ６の差は小さくなり、第一のライナー膜上部８ａは平坦に近づく。
【００５７】
（第二不純物拡散層１７形成工程）
次いで、図９（Ａ）に示すように、イオン注入により、たとえば砒素をエネルギー１０ＫｅＶ、ドーズ１×１０１５ａｔｏｍｓ／ｃｍ２の条件で第一半導体ピラー１０上面に導入する。これにより、第一半導体ピラー１０上層部に第二不純物拡散層１７が形成される。この第二不純物拡散層１７は、縦型ＭＯＳトランジスタのソース・ドレイン電極の他方として機能する。
【００５８】
（第一コンタクトプラグ１１形成工程）
次いで、図１０（Ａ）に示すように第一コンタクトプラグ１１を形成する。まず、第一半導体ピラー１０上を覆い、かつ、第一半導体ピラー開口部１０ａを充填するようにリンドープトシリコン膜（第一コンタクトプラグ１１）を成膜する。このときの第一コンタクトプラグ１１の材料としては、リンドープトシリコン膜に限定されず、砒素ドープトシリコン膜や、チタン膜、窒化チタン膜、タングステン膜の積層体などを用いることができる。
【００５９】
次いで、リンドープトシリコン膜（第一コンタクトプラグ１１）上面をＣＭＰ法により研磨除去し、第一層間膜９上面を露出させる。このときの第一層間膜９上面を露出する方法としてはＣＭＰ法に限定されず、ドライエッチング技術によりエッチバックしても良い。これにより、第一コンタクトプラグ１１が形成される。
【００６０】
（第二コンタクトプラグ２１形成工程）
次いで、図１１（Ａ）に示すように第二コンタクトプラグ２１を形成する。まず、第一層間膜９上および第一コンタクトプラグ１１上を覆うように、シリコン酸化膜等からなる第二層間膜１９を形成する。
次いで、ランプ加熱によるアニールを行い、第一不純物拡散層７および第二不純物拡散層１７を活性化させる。このときのアニールの条件はたとえば、窒素（Ｎ２）雰囲気中、９００℃３０秒とする。これにより、第一不純物拡散層７は第一のゲート電極６下の半導体基板１部分まで拡散され、また、第二不純物拡散層１７は第一のゲート電極６横の位置まで拡散する。これにより、第一半導体ピラー１０の上層部には第二不純物拡散層１７が、下層部には第一不純物拡散層７が、それぞれ包含された構成となる。
【００６１】
次いで、周知の方法を用いて、第一コンタクトプラグ１１上面と接続し、かつ、第二層間膜１９を貫通する第二コンタクトプラグ２１を形成する。次いで、第一のゲート電極６、第一不純物拡散層７に接続する図示しないコンタクトプラグを形成する。このとき、図示しないコンタクトプラグの製造工程の途中において、第一のゲート電極６に接続する引き出し用配線を事前に形成しておき、コンタクトプラグをその引き出し用配線に接続させる方法を用いても良い。
【００６２】
次いで、第二コンタクトプラグ２１上に金属配線２２を形成する。金属配線２２の材料としては、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）等が利用できる。
この後、必要に応じてさらに上層の図示しない配線層や、表面の保護膜等を形成することにより、縦型ＭＯＳトランジスタを備えた半導体装置５０が完成する。
【００６３】
本実施形態では、第一のライナー膜８をシリコン酸窒化膜（ＳｉＯＮ膜）により形成することにより、第一のマスク窒化膜２をエッチングおよびオーバーエッチングする際、第一のライナー膜８が除去されるのを抑制することができる。これにより、第一のゲート電極６上面の露出を防止することができる。そのため、第一のゲート電極６と第一半導体ピラー１０上面に接続する電極やコンタクトプラグとの短絡を防ぐことが可能となる。
また、第一のゲート電極６の上面から、第一のライナー膜８上面までの距離を、従来の方法と比べて十分に残存することができるため、第一のゲート電極６に対する絶縁性を十分確保することができる。
【００６４】
また、第一のライナー膜８の除去が抑制されるため、第一のマスク窒化膜２のエッチング時に、第一のゲート電極６上面が露出されるまでのエッチング時間を従来よりも長くすることが可能となる。それにより、第一半導体ピラー１０上面の第一のマスク窒化膜２を完全に除去し、第一のマスク窒化膜２のエッチング残りを防止することができる。
【００６５】
また、本実施形態では、第一半導体ピラー１０間をリンドープトシリコン膜（第一コンタクトプラグ１１）で充填させることにより、第一コンタクトプラグ１１を形成する。そのため、第一半導体ピラー１０と第一コンタクトプラグ１１の接触面積の製造ばらつきを低減することができる。これにより、接触抵抗のばらつきが抑制可能となる。
【００６６】
次いで、本実施形態の半導体装置５０について、図２２（Ａ１）、（Ａ２）、（Ｂ）、（Ｃ）、図２３（Ａ１）、（Ｂ）を参照にして説明する。なお、図２２（Ａ１）は図２２（Ｃ）を第一の方向（２２Ｘ１−２２Ｘ１’線）に沿って垂直に切った断面図、図２２（Ａ２）は図２２（Ｃ）を第一の方向（２２Ｘ２−２２Ｘ２’線）に沿って垂直に切った断面図、図２２（Ｂ）は図２２（Ｃ）を第二の方向（２２Ｙ−２２Ｙ’線）に沿って垂直に切った断面図である。また、図２３（Ａ１）は半導体装置５０を第一の方向（Ｘ１−Ｘ１’線）に沿って垂直に切った断面図、図２３（Ｂ）は半導体装置５０を第二の方向（Ｙ−Ｙ’線）に沿って垂直に切った断面図である。
【００６７】
本実施形態の半導体装置５０は、半導体基板１に立設された、基台部２０ｃおよび基台部２０ｃ上に立設されたピラー部２０ｄからなる第二半導体ピラー２０と、ピラー部２０ｄ側面に配置された第二のゲート絶縁膜１５と、基台部２０ｃ同士の間に形成された第二溝１４と、第二溝１４内の一面側の下層部（底部の近傍）に形成されたビット線３３と、基台部２０ｃのビット線３３に接する位置に形成された第三不純物拡散層２７と、ピラー部２０ｄおよび埋め込み絶縁膜２８側壁を覆う構成の第二のゲート電極１６と、第二のライナー膜１８と、第三層間膜２９（ＳＯＤ膜）と、第二半導体ピラー２０（ピラー部２０ｄ）上面に形成された第四不純物拡散層３７と、第四不純物拡散層３７上を覆う第三コンタクトプラグ３１と、キャパシタ素子４４と、から概略構成されている。以下、それぞれの構成について詳細に説明する。
なお、以下の説明において参照する図面は、本実施形態の半導体装置５０の製造方法を説明する図面であって、図示される各部の大きさや厚さや寸法等は、実際の半導体装置５０の寸法関係とは異なっている。
【００６８】
（第二半導体ピラー２０）
図２２（Ａ１）〜図２２（Ｃ）に示すように、半導体基板１はＰ型の導電型のシリコン（Ｓｉ）からなり、平坦面からなる基体部２０ｂと、この基体部２０ｂ上に設けられた基台部２０ｃと、この基台部２０ｃ上に複数立設された柱状のピラー部２０ｄと、から構成されている。このうち、基台部２０ｃおよびピラー部２０ｄにより第二半導体ピラー２０が構成されている。
【００６９】
基台部２０ｃはフィン状の形状であり、基体部２０ｂ上で第一の方向（Ｘ１）に沿って延在する構成となっている。また、基台部２０ｃは柱状のピラー部２０ｄの基台として形成されている。
また、ピラー部２０ｄは柱状で、縦横５０ｎｍの平面視形状矩形の構成となっており、基台部２０ｃ上に等間隔で立設した構成となっている。これにより、ピラー部２０ｄは第一の方向（Ｘ１）および第二の方向（Ｙ）に沿ってマトリックス状に配置された構成となっている。
【００７０】
（第二のゲート絶縁膜１５）
図２２（Ａ１）〜図２２（Ｃ）に示すように、たとえば厚さ５ｎｍのシリコン酸化膜（ＳｉＯ２）からなる第二のゲート絶縁膜１５は、基台部２０ｃ上面およびピラー部２０ｄ側面を覆うように形成されている。ここで、第二のゲート絶縁膜１５の材料はシリコン酸化膜に限定されず、シリコン酸窒化膜（ＳｉＯＮ）や、高誘電率の金属酸化膜（Ｈｉｇｈ−Ｋ膜）や、それらの積層体や、高誘電率の金属酸化膜（Ｈｉｇｈ−Ｋ膜）などから構成されていてもよい。
【００７１】
（第二溝１４）
図２２（Ｂ）に示すように、第二溝１４は基台部２０ｃ同士の間に形成され、基体部２０ｂ上で第一の方向（Ｘ２）に沿って延在する構成となっている。また、その内側を覆うように、第二溝１４の側面に形成された第一絶縁膜２５ａおよび第二溝１４の底面に形成された第一絶縁膜２５ｂからなる第一絶縁膜２５が形成されている。このうち、第一絶縁膜２５ａの一面側の下層部（底部の近傍）には、たとえば第二溝１４底部から約７０ｎｍの高さの部分には、第二の方向（Ｙ方向）に沿って延在するように開口部分（開口部分をビット線コンタクト３２と記載）が形成されている。
【００７２】
（ビット線３３）
図２２（Ｂ）に示すように、導電体からなるビット線３３は第二溝１４内の下層部を埋め込むような構成で形成されている。ここで、ビット線３３は少なくとも開口部分（ビット線コンタクト３２）の一部を覆う高さにまで埋め込まれている。これにより、ビット線３３は、ビット線コンタクト３２を介して第二半導体ピラー２０と接続する構成となる。また、ビット線３３上を覆い、かつ、第二溝１４内を充填するようにシリコン酸化膜からなる埋め込み絶縁膜２８が形成されている。
【００７３】
（第三不純物拡散層２７）
図２２（Ｂ）に示すように、第三不純物拡散層２７は第二半導体ピラー２０の一面側の下層部（基台部２０ｃ）に包含された構成となっている。これは、ビット線３３に含まれる砒素が第一絶縁膜２５ａの開口部分（ビット線コンタクト３２）から拡散されることにより、第三不純物拡散層２７を形成しているためである。ここで、第三不純物拡散層２７の形成にはＮ型不純物としてリンを用いても良い。また、第三不純物拡散層２７はメモリセルを構成する縦型ＭＯＳトランジスタのソース・ドレイン電極の一方として機能する。
【００７４】
（第二のゲート電極１６）
図２２（Ａ１）〜図２２（Ｃ）に示すように、たとえば厚さ３０ｎｍのリンドープトシリコン膜からなる第二のゲート電極１６は、第二のゲート絶縁膜１５を介して第二半導体ピラー２０（ピラー部２０ｄ）の側壁および埋め込み絶縁膜２８の側壁を覆い、第二の方向（Ｙ方向）に沿って延在する構成となっている。これにより第二のゲート電極１６は第二のゲート絶縁膜１５を介してピラー部２０ｄと対向する構成となっている。
また、第二のゲート電極１６の材料はドープトシリコン膜に限定されず、高融点金属膜や、ドープトシリコン膜と高融点金属膜の積層膜などから構成されていてもよい。第二のゲート電極１６はメモリセルのワード線として用いられるため、抵抗の低い材料を用いることが好ましいためである。
【００７５】
第二のゲート電極１６の上部は、第二半導体ピラー２０の上部よりも低い高さで形成されている。また、第二半導体ピラー２０（ピラー部２０ｄ）の側面上部から第二のゲート電極１６上面にかけては、後述する第二のライナー膜１８が、第三層間膜２９と第二のゲート絶縁膜１５の間を充填するように形成されている。これにより第二のゲート電極１６は、その周囲が第二のゲート絶縁膜１５および後述する第二のライナー膜１８により覆われた構成となっている。
【００７６】
（第二のライナー膜１８）
図２２（Ａ１）〜図２２（Ｃ）に示すように、たとえば厚さ８ｎｍのシリコン酸窒化膜（ＳｉＯＮ膜）からなる第二のライナー膜１８が、第三溝２４内壁面（第二のゲート電極１６の側面および上面と、ピラー部２０ｄの側面上部）を覆うように形成されている。
【００７７】
第二のライナー膜１８中の酸素原子（Ｏ）と窒素原子（Ｎ）の組成比は調節することが可能であり、その構成および製造工程により適宜調節することが好ましい。たとえば、後述する第三層間膜２９（ＳＯＤ膜）がポリシラザンからなる場合には、第二のライナー膜１８（シリコン酸窒化膜）中における窒素原子の含有量は１１ａｔｍ％以上で、かつ、酸素原子数は窒素原子数の２倍以上含まれていることが好ましい。また、第二のライナー膜１８（シリコン酸窒化膜）中における窒素原子の含有量が１３〜１８ａｔｍ％の範囲で、かつ、酸素原子数が窒素原子数の３倍〜５倍の範囲で含有されていればさらに好ましい。
【００７８】
第二のライナー膜１８の形状は図２２（Ａ１）に示すように、第二のゲート絶縁膜１５側の第二のライナー膜上部１８ａが、後述する第三層間膜２９側の第二のライナー膜上部１８ａよりも大きくリセスした形状となっている。すなわち、第二のゲート絶縁膜１５側の第二のライナー膜上部１８ａの高さは、第三層間膜２９側の第二のライナー膜上部１８ａの高さよりも大きい値となる。また、この高さの差は第二のライナー膜１８が薄くなるほど小さい値となる。
ここでは、第二のライナー膜上部１８ａは第二半導体ピラー２０上面（ピラー部２０ｄ上面）からたとえば１０ｎｍ程度リセスされており、また、第二のゲート電極１６の上面からたとえば４０ｎｍ程度の高さで形成されている。
【００７９】
（第三層間膜２９）
図２２（Ａ１）〜図２２（Ｃ）に示すように、たとえばポリシラザンからなる第三層間膜２９（ＳＯＤ膜）が、第二のライナー膜１８上を覆い、かつ第三溝２４内を充填するように形成されている。これにより、第三層間膜２９は第二の方向（Ｙ方向）に沿って延在する構成となる。
【００８０】
（第四不純物拡散層３７）
図２２（Ａ１）〜図２２（Ｃ）に示すように、第二半導体ピラー２０上部（ピラー部２０ｄ上部）に第四不純物拡散層３７が形成されている。第四不純物拡散層３７には、不純物としてたとえば砒素が導入されている。また、この第四不純物拡散層３７は、メモリセルを構成する縦型ＭＯＳトランジスタのソース・ドレイン電極の他方として機能する。
【００８１】
（第三コンタクトプラグ３１）
図２２（Ａ１）〜図２２（Ｃ）に示すように、たとえばリンドープトシリコン膜からなる第三コンタクトプラグ３１が、第四不純物拡散層３７上を覆うように形成されている。この第三コンタクトプラグ３１の材料としては、リンドープトシリコン膜に限定されず、砒素ドープトシリコン膜や、チタン膜、窒化チタン膜、タングステン膜の積層体から構成されていてもよい。
【００８２】
（キャパシタ素子４４）
図２３（Ａ１）、（Ｂ）に示すように、キャパシタ素子４４は、第一キャパシタ電極４０（下部電極）と、容量絶縁膜４１と、第二キャパシタ電極４２（上部電極）と、から構成されている。
第一キャパシタ電極４０（下部電極）は第三コンタクトプラグ３１上に形成されており、底部を有し、上部が開口した中空筒状の構成となっている。容量絶縁膜４１はたとえば酸化ジルコニウム（ＺｒＯ２）、酸化ハフニウム（ＨｆＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）等の高誘電率膜、またはそれらの積層膜からなり、第一キャパシタ電極４０の外内壁および底面を覆うように形成されている。また、たとえば窒化チタン等の金属膜からなる第二キャパシタ電極４２が、第一キャパシタ電極４０および容量絶縁膜４１を覆うように形成されている。
【００８３】
第二キャパシタ電極４２上には、その上を覆うように第四層間膜３９が形成されている。また、各層間膜を貫通し、かつ、第二のゲート電極１６およびビット線３３に接続するように図示しないにコンタクトプラグが形成されている。また、第四層間膜３９上にはコンタクトプラグに接続する金属配線２２が形成され、さらにその上を覆うように保護膜４３が形成されている。以上により、ＤＲＡＭ素子のメモリセルが形成されている。
【００８４】
また、本実施形態で説明したビット線３３やキャパシタ素子４４の構成は一例であり、本発明の主旨を逸脱しない範囲で変更が可能である。
また、キャパシタ素子４４の代わりに、電気信号の入力により抵抗値を可変可能な記憶素子および縦型ＭＯＳトランジスタから構成されるメモリセルを用いてもよい。このようなメモリセルとしては、具体的には、相変化メモリ素子（ＰＲＡＭ）や、抵抗変化メモリ素子（ＲｅＲＡＭ）を挙げることができる。
【００８５】
本実施形態では、図２２（Ａ１）に示すように、第二のゲート電極１６（ワード線）は、個々のトランジスタのチャネル領域（ピラー部２０ｄ）を挟むように配置されている。これにより、キャパシタ素子４４に保持された電荷の有無を、縦型ＭＯＳトランジスタに接続されたビット線３３を介して判定することができる。そのため、本実施形態のＤＲＡＭ素子は情報の記憶動作を可能とすることができる。
【００８６】
以下、第二の実施形態である半導体装置５０の製造方法について図面を参照して説明する。第二の実施形態においては、縦型ＭＯＳトランジスタを用いてＤＲＡＭのメモリセルを形成する方法を示す。
本実施形態の半導体装置５０の製造方法は、凸部２０ａ形成工程と、ビット線３３および第三不純物拡散層２７形成工程と、埋め込み絶縁膜２８形成工程と、第三フォトレジストマスク２３形成工程と、第二半導体ピラー２０形成工程（第一工程）と、第二のゲート電極１６形成工程（第二工程）と、第二のライナー膜１８形成工程と、第三層間膜２９形成工程（第三工程）と、第二のマスク窒化膜１２除去工程（第四工程）と、第四不純物拡散層３７形成工程と、第三コンタクトプラグ３１形成工程と、キャパシタ素子４４形成工程と、から概略構成されている。以下、それぞれについて詳細を説明するが、第一の実施形態と同様の部分はその説明を省略する。
【００８７】
なお、各図の（Ｃ）は平面図であり、（Ａ１）は（Ｃ）を第一の方向（Ｘ１−Ｘ１’線）に沿って垂直に切った断面図、（Ａ２）は（Ｃ）を第一の方向（Ｘ２−Ｘ２’線）に沿って垂直に切った断面図、（Ｂ）は（Ｃ）を第二の方向（Ｙ−Ｙ’線）に沿って垂直に切った断面図である。また、第一の方向（Ｘ１−Ｘ１’線）と第二の方向（Ｙ−Ｙ’線）、第一の方向（Ｘ２−Ｘ２’線）と第二の方向（Ｙ−Ｙ’線）は交差する構成となっている。
【００８８】
＜第一工程＞
（凸部２０ａ形成工程）
まず、図１２（Ｂ）、（Ｃ）に示すようにフィン状の凸部２０ａを形成する。はじめに、Ｐ型の導電型のシリコン（Ｓｉ）からなる半導体基板１を準備する。次いで、半導体基板１を覆うように、シリコン窒化膜（Ｓｉ３Ｎ４）からなる第二のマスク窒化膜１２をたとえば厚さ５０ｎｍで形成する。
【００８９】
次いで、第二のマスク窒化膜１２上に、第二フォトレジストマスク１３を形成する。この第二フォトレジストマスク１３は、図１２（Ｃ）に示すように、たとえばＸ方向に沿って延在するとともに、概略でＹ方向に幅５０ｎｍ、間隔５０ｎｍの帯状の繰り返しパターンとなるように形成する。
次いで、第二フォトレジストマスク１３をマスクにして、第二のマスク窒化膜１２と半導体基板１を順次エッチングする。このとき、第二のマスク窒化膜１２は凸部２０ａの上面を保護するとともに、凸部２０ａのパターニングの際にハードマスクとしても機能する。また、ここでは、半導体基板１をたとえば２００ｎｍ程度の深さまでエッチングする。これにより、Ｘ方向に延在する複数の凸部２０ａと、２５０ｎｍ程度の深さの第二溝１４が形成される。
【００９０】
（ビット線３３および第三不純物拡散層２７形成工程）
次いで、図１３（Ｂ）に示すように、ビット線３３および第三不純物拡散層２７を形成する。
まず、凸部２０ａ上の第二フォトレジストマスク１３を除去する。次いで、第二溝１４内壁面および底面を覆うように第一絶縁膜２５を形成する。このうち、第二溝１４の側面に形成された部分を第一絶縁膜２５ａ、第二溝１４の底面に形成された部分を第一絶縁膜２５ｂとする。
次いで、第一絶縁膜２５ａのうち、一面側の下層部（底部の近傍）、たとえば第二溝１４底部から約７０ｎｍの高さの部分をＹ方向に延在するように除去し、第二半導体ピラー２０を一部露出させる。これにより、これにより、第一絶縁膜２５の一面側の下層部（底部の近傍）に開口部分（開口部分をビット線コンタクト３２と記載）が形成される。
【００９１】
次いで、第二溝１４内に、導電体からなるビット線３３を、少なくとも開口部分（ビット線コンタクト３２）の一部を覆う高さにまで埋め込む。これにより、ビット線３３はビット線コンタクト３２を介して第二半導体ピラー２０と直接に接触する構成となる。また、凸部２０ａのビット線３３と接触する部分には砒素が拡散される。これにより、凸部２０ａの下層部に包含する構成で、Ｎ型の第三不純物拡散層２７が形成される。このとき、第三不純物拡散層２７の形成にはＮ型不純物としてリンを用いても良い。これにより、第三不純物拡散層２７はメモリセルを構成する縦型ＭＯＳトランジスタのソース・ドレイン電極の一方として機能する。
【００９２】
また、ここでのビット線３３、ビット線コンタクト３２、第三不純物拡散層２７の形成方法は、上記記載方法に限られず、例えば特許文献４（特開平2009-10366）に開示されている方法などを用いて形成してもよい。
【００９３】
（埋め込み絶縁膜２８形成工程）
次いで、図１４（Ｂ）に示すように、埋め込み絶縁膜２８を形成する。まず、第二のマスク窒化膜１２上を覆い、かつ、第二溝１４内を埋め込むようにシリコン酸化膜からなる埋め込み絶縁膜２８を形成する。
このとき、埋め込み絶縁膜２８の材料はシリコン酸化膜等に限られず、ＳＯＤ膜を用いてもよい。その場合は、まず第二溝１４内壁部を覆うように、シリコン酸窒化膜からなる図示しないライナー膜を形成する。次いで、ライナー膜を覆い、かつ第二溝１４内を充填するようにＳＯＤ膜を塗布する。その後、高温の水蒸気雰囲気中で熱処理することによりＳＯＤ膜は緻密化し、ライナー膜およびＳＯＤ膜からなる埋め込み絶縁膜２８が形成される。
【００９４】
本実施形態は第一の実施形態の第一溝４と異なり、第二溝１４内にはゲート電極を形成しない。そのため、第二溝１４内の幅は第一の実施形態の第一溝４よりも幅の大きいものとなる。よって、適用する設計ルールによっては、通常のＣＶＤ法を用いても、空洞を生じることなく絶縁膜を堆積形成することも可能である。したがって、適用する設計ルールを考慮し、埋め込み絶縁膜２８の形成手段を選択すればよい。
この後、シリコン酸化膜（埋め込み絶縁膜２８）の上面を、第二のマスク窒化膜１２の上面が露出するまでＣＭＰ法を用いて研磨除去する。これにより埋め込み絶縁膜２８が形成される。
【００９５】
（第三フォトレジストマスク２３形成工程）
次いで、図１５（Ａ１）、（Ｃ）に示すように、第三フォトレジストマスク２３を形成する。第三フォトレジストマスク２３は、図１５（Ｃ）に示すように、たとえばＹ方向に沿って延在し、概略でＸ方向に幅５０ｎｍ、間隔５０ｎｍの帯状の繰り返しパターンとする。
【００９６】
（第二半導体ピラー２０形成工程）
次いで、図１６（Ａ１）に示すように第二半導体ピラー２０を形成する。
まず、第三フォトレジストマスク２３をマスクにして、第二のマスク窒化膜１２と半導体基板１（基台部２０ｃ）、および、埋め込み絶縁膜２８をエッチングする。ここでは、図１６（Ａ２）に示すように、ビット線３３上面は露出しないように、半導体基板１および埋め込み絶縁膜２８をたとえば１５０ｎｍ程度の深さまでエッチングする。また、このとき、第二のマスク窒化膜１２はピラー部２０ｄの上面を保護するとともに、ピラー部２０ｄのパターニングの際にハードマスクとしても機能する。これにより、ビット線３３上には埋め込み絶縁膜２８がたとえば厚さ３０ｎｍで残る構成となる。
【００９７】
これにより、図１６（Ｃ）に示すように、Ｙ方向に沿って延在し、概略でＸ方向に幅５０ｎｍ、間隔５０ｎｍの帯状の繰り返しパターンとなる、深さ１５０ｎｍ程度の第三溝２４が形成される。これにより、凸部２０ａの下層部からなる基台部２０ｃが形成される。また、凸部２０ａと第三フォトレジストマスク２３の交差する領域には、複数のピラー部２０ｄが形成される。また、これらピラー部２０ｄは平面視形状矩形で、Ｘ方向、Ｙ方向それぞれに概略５０ｎｍの幅の構成となる。これにより、基台部２０ｃおよびピラー部２０ｄからなる第二半導体ピラー２０が形成される。
【００９８】
＜第二工程＞
（第二のゲート電極１６形成工程）
次いで、図１７（Ａ１）、（Ａ２）、（Ｃ）に示すように第二のゲート電極１６を形成する。
まず、第三溝２４の内壁側面および底面を覆うように、第二のゲート絶縁膜１５を形成する。次いで、第三溝２４の内壁側面と底面および第二のマスク窒化膜１２上を覆うように、たとえばドープトシリコン膜からなる図示しない第二のゲート電極１６材料を、第三溝２４内を充填しない膜厚で成膜する。
このとき、第二のゲート電極１６材料はリンドープトシリコン膜に限定されず、高融点金属膜や、ドープトシリコン膜と高融点金属膜の積層膜などを用いてもよい。第二のゲート電極１６はメモリセルのワード線として用いられるため、抵抗の低い材料を用いることが好ましいためである。
【００９９】
次いで、第三溝２４底部と第二のマスク窒化膜１２上の第二のゲート電極１６材料をエッチバックし、第三溝２４底部と第二のマスク窒化膜１２上の第二のゲート電極１６材料を除去する。これにより、第二のゲート絶縁膜１５を介してピラー部２０ｄと対向するとともに第二の方向（Ｙ方向）に沿って延在する構成の第二のゲート電極１６が形成される。
このとき、図１７（Ａ１）に示すように、第二のゲート電極１６の上部は、第二半導体ピラー２０の上部よりも低い高さとなるように形成し、第二のゲート絶縁膜１５の一部を露出させる構成とする。ここでは、たとえば第三溝２４底部から約１１０ｎｍの高さで第二のゲート電極１６を形成する。
【０１００】
これにより第二のゲート電極１６は、第二半導体ピラー２０および埋め込み絶縁膜２８の側壁（第三溝２４内壁側面）を覆い、第二の方向（Ｙ方向）に延在する構成となる。また、この第二のゲート電極１６は配線層として形成されるため、メモリセルのワード線として機能する。
【０１０１】
＜第三工程＞
（第二のライナー膜１８形成工程）
次いで、図１８（Ａ１）、（Ａ２）に示すように、第二のライナー膜１８を形成する。
まず、第三溝２４内壁面と第二のマスク窒化膜１２上を覆うように、シリコン酸窒化膜（ＳｉＯＮ）からなる第二のライナー膜１８をたとえば厚さ８ｎｍで形成する。以下の工程は、第一の実施形態の第一のライナー膜８形成工程と同様であるため、その説明を省略する。これにより、第二のゲート電極１６および第二のマスク窒化膜１２は第二のライナー膜１８により覆われた構成となる。
【０１０２】
（第三層間膜２９形成工程）
次いで、図１９（Ａ１）、（Ａ２）に示すように第三層間膜２９を形成する。
まず、第二のライナー膜１８上を覆い、かつ第三溝２４内を充填するように、ポリシラザンからなる第三層間膜２９（ＳＯＤ膜）を塗布形成する。この後、第三層間膜２９に熱処理を行い、第三層間膜２９を緻密化させる。この工程は、第一の実施形態の第一層間膜９形成工程と同様であるため、その説明を省略する。
【０１０３】
＜第四工程＞
（第二のマスク窒化膜１２除去工程）
次いで、図２０（Ａ１）、（Ａ２）に示すように、熱リン酸液（Ｈ３ＰＯ４）を用いた湿式エッチングにより第二のマスク窒化膜１２を選択的に除去する。これにより、図２０（Ａ１）に示すように、第二のマスク窒化膜１２が除去された部分に第二半導体ピラー開口部２０ｅが形成される。
この湿式エッチングの際、図２０（Ａ２）に示すように、第二のゲート絶縁膜１５と第三層間膜２９の間の第二のライナー膜上部１８ａ、および、埋め込み絶縁膜２８と第三層間膜２９の間の第二のライナー膜上部１８ａもエッチングされる。しかし、そのリセス量は第一の実施形態の第一のマスク窒化膜２除去工程と同様に、窒化膜を１００ｎｍ除去できるだけのエッチングを行っても、約１０ｎｍ程度に抑えることができる。
【０１０４】
また、これにより、第二のゲート絶縁膜１５側の第二のライナー膜上部１８ａは、第三層間膜２９側の第二のライナー膜上部１８ａよりも大きくリセスされる。また、このリセス量の差は第二のライナー膜１８が薄いほど小さい値となる。
【０１０５】
このとき、埋め込み絶縁膜２８が図示しないライナー膜とＳＯＤ膜からなる場合には、埋め込み絶縁膜２８下のライナー膜もリセスされるが、そのリセス量も同様に抑えることができる。これらにより、第二のゲート電極１６の上面には第二のライナー膜１８が残留する構成となる。そのため、第二のゲート電極１６が露出するのを防止することができる。
【０１０６】
（第四不純物拡散層３７形成工程）
次いで、図２１（Ａ１）に示すように第四不純物拡散層３７を形成する。この工程は、第一の実施形態の第二不純物拡散層１７形成工程と同様の方法を用いるため、その説明は省略する。この第四不純物拡散層３７は、縦型ＭＯＳトランジスタのソース・ドレイン電極の他方として機能する。
【０１０７】
（第三コンタクトプラグ３１形成工程）
次いで、図２２（Ａ１）、（Ａ２）、（Ｂ）、（Ｃ）に示すように第三コンタクトプラグ３１を形成する。この工程は、第一の実施形態の第一コンタクトプラグ１１形成工程と同様の方法を用いるため、その説明は省略する。
【０１０８】
（キャパシタ素子４４形成工程）
次いで、図２３（Ａ１）、（Ｂ）に示すようにキャパシタ素子４４を形成する。
まず、たとえば窒化チタン等の金属膜からなり、上部が開口した中空筒状の構成の第一キャパシタ電極４０（下部電極）を第三コンタクトプラグ３１上に接続するように形成する。次いで、第一キャパシタ電極４０の外内壁および底面を覆うように容量絶縁膜４１を形成する。このとき、容量絶縁膜４１の材料としては、たとえば、酸化ジルコニウム（ＺｒＯ２）、酸化ハフニウム（ＨｆＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）等の高誘電率膜、またはそれらの積層膜を用いることができる。
【０１０９】
次いで、第一キャパシタ電極４０および容量絶縁膜４１を覆うように、たとえば窒化チタン等の金属膜からなる第二キャパシタ電極４２（上部電極）を形成する。これにより、容量絶縁膜４１を介して第一キャパシタ電極４０と第二キャパシタ電極４２とが対向する構成のキャパシタ素子４４が形成される。
【０１１０】
次いで、第二キャパシタ電極４２上を覆うように第四層間膜３９を形成する。次いで、各層間膜を貫通し、かつ、第二のゲート電極１６およびビット線３３に接続するように図示しないにコンタクトプラグを形成する。次いで、第四層間膜３９上に、コンタクトプラグに接続するように金属配線２２を形成する。その後、金属配線２２を覆うように保護膜４３を形成することにより、ＤＲＡＭ素子のメモリセルが完成する。
【０１１１】
本実施形態で説明したビット線３３やキャパシタ素子４４の形成方法は一例であり、本発明の主旨を逸脱しない範囲で変更が可能である。
また、キャパシタ素子４４の代わりに、電気信号の入力により抵抗値を可変可能な記憶素子および縦型ＭＯＳトランジスタから構成されるメモリセルを用いる場合にも、本発明を適用することができる。このようなメモリセルとしては、具体的には、相変化メモリ素子（ＰＲＡＭ）や、抵抗変化メモリ素子（ＲｅＲＡＭ）を挙げることができる。
また、メモリセルを形成する場合に限られず、半導体装置５０に縦型ＭＯＳトランジスタを高密度に形成する場合にも本発明は適用可能である。
【０１１２】
本実施形態では、第二のライナー膜１８をシリコン酸窒化膜（ＳｉＯＮ膜）により形成することにより、第二のマスク窒化膜１２をエッチングおよびオーバーエッチングする際、第二のライナー膜１８が除去されるのを抑制することができる。これにより、第二のゲート電極１６の上面には第二のライナー膜１８が残留する構成となり、第二のゲート電極１６上面の露出を防ぐことができる。そのため、第二のゲート電極１６とピラー部２０ｄに接続する第三コンタクトプラグ３１との短絡を防止するとともに、縦型ＭＯＳトランジスタをメモリセル領域に高密度に配置することが可能となる。
また、第二のゲート電極１６の上面から、第二のライナー膜１８上面までの距離を、従来の方法と比べて十分に残存することができるため、第二のゲート電極１６に対する絶縁性を十分確保することができる。
【０１１３】
また第二のライナー膜１８の除去が抑制されるため、第二のマスク窒化膜１２のエッチング時に、第二のゲート電極１６上面が露出されるまでのエッチング時間を従来よりも長くすることが可能となる。それにより、ピラー部２０ｄ上面の第二のマスク窒化膜１２を完全に除去し、第二のマスク窒化膜１２のエッチング残りを防止することができる。
【０１１４】
また、本実施形態では、第二半導体ピラー２０（ピラー部２０ｄ）上面間をリンドープトシリコン膜（第三コンタクトプラグ３１）で充填させることにより、第三コンタクトプラグ３１を形成する。そのため、第二半導体ピラー２０（ピラー部２０ｄ）と第三コンタクトプラグ３１の接触面積の製造ばらつきを低減することができる。これにより、接触抵抗のばらつきが抑制可能となる。
【０１１５】
また、第一絶縁膜２５に開口部分（ビット線コンタクト３２）が設けられ、このビット線コンタクト３２を介し第二半導体ピラー２０（基台部２０ｃ）とビット線３３とが直接に接触する。そのため、ビット線３３を半導体基板１から絶縁分離させるとともに、第三不純物拡散層２７に接触させることができる。これにより、半導体装置５０の集積度を高めることが可能となる。
【実施例】
【０１１６】
以下、本発明を実施例に基づいて具体的に説明する。しかし、本発明はこれらの実施例にのみ限定されるものではない。
（実施例１）
【０１１７】
実施例１として、第一の実施形態の半導体装置５０の製造方法を説明する。
まず、Ｐ型の導電型のシリコン（Ｓｉ）からなる半導体基板１を準備し、ＬＰ−ＣＶＤ法によりその上を覆うようにシリコン窒化膜（Ｓｉ３Ｎ４）からなる厚さ５０ｎｍの第一のマスク窒化膜２を形成した。このとき原料ガスとしてはジクロロシラン（ＳｉＨ２Ｃｌ２）、とアンモニア（ＮＨ３）を用い、６００℃程度の高温・減圧下で反応させた。この状態を図１（Ａ）に示す。
【０１１８】
次いで、第一のマスク窒化膜２上に、第一フォトレジストマスク３を形成した。この第一フォトレジストマスク３は、図２（Ｃ）に示すように、Ｘ方向、Ｙ方向共に１００ｎｍの幅の平面視形状矩形で、かつ、第一の方向Ｘに沿って約１００ｎｍの等間隔で並ぶパターンとなるよう形成した。
次いで、図２（Ａ）に示すように、第一フォトレジストマスク３をマスクにして、第一のマスク窒化膜２と半導体基板１を順次エッチングした。ここではｈ１＝２００ｎｍの深さまで半導体基板１をエッチングした。これにより、Ｘ方向、Ｙ方向共に１００ｎｍの幅の平面視形状矩形で、かつ、第一の方向Ｘに沿って約１００ｎｍの等間隔で並ぶ柱状の第一半導体ピラー１０がと、第一半導体ピラー１０の周囲を囲む構成の第一溝４が形成された。
【０１１９】
次いで第一フォトレジストマスク３を除去し、熱酸化法により、第一溝４の内壁側面および底面を覆うように厚さ５ｎｍのシリコン酸化膜（ＳｉＯ２）からなる第一のゲート絶縁膜５を形成した。
次いで、第一溝４内壁面および第一のマスク窒化膜２上を覆うように、不純物としてリンを含有したポリシリコン膜（リンドープトシリコン膜）からなる第一のゲート電極膜６ａを厚さ３０ｎｍで形成した。これにより、図３（Ａ）に示すように第一のゲート電極膜６ａが形成された。
【０１２０】
次いで、異方性ドライエッチングを行い、第一溝４底部と第一のマスク窒化膜２上の第一のゲート電極膜６ａをエッチバックした。これにより、第一半導体ピラー１０の外周を完全に囲むサラウンドゲート構造の第一のゲート電極６が形成された。
このとき、第一のゲート電極６の高さｈ２は１５０ｎｍと、第一半導体ピラー１０よりも低く形成された。また、第一半導体ピラー１０上部側面の、第一のゲート絶縁膜５が露出する部分の高さｈ３は５０ｎｍで形成された。この状態を図４（Ａ）、（Ｃ）に示す。
【０１２１】
次いで、図５（Ａ）に示すように、第一溝４底部の下に位置する半導体基板１に、第一のゲート絶縁膜５を介して不純物導入を行った。このときの不純物導入はイオン注入法を用い、砒素をエネルギー２０ＫｅＶ、ドーズ１×１０１５ａｔｏｍｓ／ｃｍ２で注入した。これにより、第一半導体ピラー１０下層部の第一のゲート絶縁膜５下に第一不純物拡散層７が形成された。
【０１２２】
次いで、図６（Ａ）に示すように、第一溝４内壁と第一のマスク窒化膜２上を覆うように、シリコン酸窒化膜（ＳｉＯＮ）からなる第一のライナー膜８を厚さ１０ｎｍで形成した。このときの第一のライナー膜８形成はＬＰ−ＣＶＤ法を用い、６００℃の高温・減圧下で、原料ガスとしてジクロロシラン（ＳｉＨ２Ｃｌ２）と亜酸化窒素（Ｎ２Ｏ）およびアンモニア（ＮＨ３）を反応させることにより行った。
【０１２３】
次いで、図７（Ａ）に示すように、第一のライナー膜８上を覆い、かつ第一溝４内を充填するように、ポリシラザンからなる第一層間膜９（ＳＯＤ膜）を塗布形成した。
次いで、水蒸気（Ｈ２Ｏ）を含む７００℃の高温の酸化性雰囲気中で６０分間のアニール処理を行い、第一層間膜９（ＳＯＤ膜）を緻密化させた。その後、ＣＭＰ法を用いて第一層間膜９（ＳＯＤ膜）の表面と、第一のマスク窒化膜２上の第一のライナー膜８を研磨除去し、第一のマスク窒化膜２の上面を露出させた。
【０１２４】
次いで、図８（Ａ）に示すように、熱リン酸液（Ｈ３ＰＯ４）を用いた湿式エッチングにより第一のマスク窒化膜２を選択的に除去し、第一半導体ピラー１０上面全体を露出させた。
この湿式エッチングのとき、熱リン酸液（Ｈ３ＰＯ４）のエッチング速度は、シリコン窒化膜に対して約５ｎｍ／分であった。ここでのエッチング時間は約２０分間行い、窒化膜を１００ｎｍ除去できるだけのエッチングを行った。すなわち、５０ｎｍの厚さを持つ第一のマスク窒化膜２が除去された後、さらに５０ｎｍの窒化膜をエッチングする分だけのオーバーエッチングを加えた。
【０１２５】
本実施例において、熱リン酸液によるＳｉＯＮ膜のエッチング速度を評価した結果、本本実施例で形成したＳｉＯＮ膜のエッチング速度は約１ｎｍ／分と、シリコン窒化膜と比較して約１／５であった。上記条件で１００％のオーバーエッチングを行うことにより、第一のライナー膜８（ＳｉＯＮ膜）の上面（第一のライナー膜上部８ａ）は、第一半導体ピラー１０のシリコン上面から約１０ｎｍリセスされた。
【０１２６】
図８（Ａ‐１）は、第一半導体ピラー開口部１０ａから第一のゲート電極６にかけての部分を拡大して示した図である。本実施形態により、５０ｎｍ厚の第一のマスク窒化膜２に対して窒化膜を１００ｎｍ除去できるだけのエッチングおよびオーバーエッチングを行ったと結果、第一のライナー膜上部８ａは第一半導体ピラー１０上面から距離ｈ５＝１０ｎｍ程度リセスされた。これにより、第一のライナー膜８は第一のゲート電極６の上面からｈ４＝４０ｎｍ程度残存した。
また、湿式エッチングを行った後の第一のライナー膜８（ＳｉＯＮ膜）の形状は、第一半導体ピラー１０側の第一のライナー膜上部８ａが、第一層間膜９側の第一のライナー膜上部８ａよりも大きくリセスした形状となった。
【０１２７】
次いで、イオン注入により、砒素をエネルギー１０ＫｅＶ、ドーズ１×１０１５ａｔｏｍｓ／ｃｍ２の条件で第一半導体ピラー１０上面に導入した。これにより、図９（Ａ）に示すように第一半導体ピラー１０上層部に第二不純物拡散層１７が形成された。
【０１２８】
次いで、第一半導体ピラー１０上を覆い、かつ、第一半導体ピラー開口部１０ａを充填するようにリンドープトシリコン膜（第一コンタクトプラグ１１）を成膜した。
次いで、リンドープトシリコン膜（第一コンタクトプラグ１１）上面をＣＭＰ法により研磨除去し、第一層間膜９上面を露出させた。これにより、図１０（Ａ）に示すように第一コンタクトプラグ１１が形成された。
【０１２９】
次いで、第一層間膜９上および第一コンタクトプラグ１１上を覆うように、シリコン酸化膜等からなる第二層間膜１９を形成した。次いで、ランプ加熱によるアニールを行い、第一不純物拡散層７および第二不純物拡散層１７を活性化させた。このときのアニールの条件は、窒素（Ｎ２）雰囲気中、９００℃３０秒とした。これにより、第一不純物拡散層７は第一のゲート電極６下の半導体基板１部分まで拡散され、また、第二不純物拡散層１７は第一のゲート電極６横の位置まで拡散された。
【０１３０】
次いで、周知の方法を用いて、第一コンタクトプラグ１１上面と接続し、かつ、第二層間膜１９を貫通する第二コンタクトプラグ２１を形成した。次いで、第一のゲート電極６、第一不純物拡散層７に接続する図示しないコンタクトプラグを形成した。
次いで、第二コンタクトプラグ２１上に金属配線２２を形成した。その後、さらに上層の図示しない配線層や、表面の保護膜等を形成し、図１１（Ａ）に示すような縦型ＭＯＳトランジスタを備えた半導体装置５０が完成した。
（実施例２）
【０１３１】
実施例２として、第二の実施形態の半導体装置５０の製造方法を説明する。
まず、Ｐ型の導電型のシリコン（Ｓｉ）からなる半導体基板１上を覆うように、シリコン窒化膜（Ｓｉ３Ｎ４）からなる第二のマスク窒化膜１２を厚さ５０ｎｍで形成した。
次いで、第二のマスク窒化膜１２上に、図１２（Ｃ）に示すように、第一の方向（Ｘ方向）に沿って延在するとともに、第二の方向（Ｙ方向）に幅５０ｎｍ、間隔５０ｎｍの帯状の繰り返しパターンとなるように第二フォトレジストマスク１３を形成した。
【０１３２】
次いで、第二フォトレジストマスク１３をマスクにして、第二のマスク窒化膜１２と半導体基板１を順次エッチングした。このとき、半導体基板１は２００ｎｍの深さまでエッチングを行った。これにより、図１２（Ｂ）、（Ｃ）に示すように、第一の方向（Ｘ方向）に延在する複数の凸部２０ａと、２５０ｎｍの深さの第二溝１４が形成された。
【０１３３】
次いで、凸部２０ａ上の第二フォトレジストマスク１３を除去したのち、第二溝１４内壁面および底面を覆うように第一絶縁膜２５を形成した。
次いで、第一絶縁膜２５ａのうち、第二溝１４内壁の一面側のうち、第二溝１４底部から約７０ｎｍの高さの部分をＹ方向に延在するように除去し、第二半導体ピラー２０を一部露出させた。これにより、第一絶縁膜２５の一面側の下層部に開口部分（開口部分をビット線コンタクト３２と記載）が形成された。
【０１３４】
次いで、第二溝１４内に、導電体からなるビット線３３を、開口部分（ビット線コンタクト３２）を覆う高さにまで埋め込んだ。これにより、凸部２０ａの下層部に包含する構成で、Ｎ型の第三不純物拡散層２７が形成された。この状態を図１３（Ｂ）に示す
【０１３５】
次いで、第二のマスク窒化膜１２上を覆い、かつ、第二溝１４内を埋め込むようにシリコン酸化膜からなる埋め込み絶縁膜２８を形成した。
この後、シリコン酸化膜（埋め込み絶縁膜２８）の上面を、第二のマスク窒化膜１２の上面が露出するまでＣＭＰ法を用いて研磨除去した。これにより図１４（Ｂ）に示すように、埋め込み絶縁膜２８が形成された。
【０１３６】
次いで、図１５（Ａ１）、（Ｃ）に示すように、第三フォトレジストマスク２３をＹ方向に沿って延在し、Ｘ方向に幅５０ｎｍ、間隔５０ｎｍの帯状の繰り返しパターンとなるように形成した。
次いで、第三フォトレジストマスク２３をマスクにして、第二のマスク窒化膜１２と半導体基板１（基台部２０ｃ）、および、埋め込み絶縁膜２８を１５０ｎｍ程度の深さまでエッチングエッチングした。これにより、ビット線３３上には埋め込み絶縁膜２８が厚さ３０ｎｍで残留した。
【０１３７】
これにより、図１６（Ｃ）に示すように、Ｙ方向に沿って延在し、Ｘ方向に幅５０ｎｍ、間隔５０ｎｍの帯状の繰り返しパターンとなる、深さ１５０ｎｍ程度の第三溝２４が形成された。これにより、凸部２０ａの下層部からなる基台部２０ｃが形成された。また、凸部２０ａと第三フォトレジストマスク２３の交差する領域には、平面視形状矩形で、Ｘ方向、Ｙ方向それぞれに５０ｎｍ幅の複数のピラー部２０ｄが形成された。これにより、基台部２０ｃおよびピラー部２０ｄからなる第二半導体ピラー２０が形成された。
【０１３８】
次いで、第三溝２４の内壁側面および底面を覆うように、第二のゲート絶縁膜１５を形成した。次いで、第三溝２４の内壁側面と底面および第二のマスク窒化膜１２上を覆うように、ドープトシリコン膜からなる図示しない第二のゲート電極１６材料を成膜した。
次いでエッチバックを行い、第三溝２４底部と第二のマスク窒化膜１２上の第二のゲート電極１６材料を除去した。これにより、第二のゲート絶縁膜１５を介してピラー部２０ｄと対向するとともに第二の方向（Ｙ方向）に沿って延在する構成の第二のゲート電極１６が形成された。
【０１３９】
このとき、図１７（Ａ１）に示すように、第二のゲート電極１６の上部は、第三溝２４底部から約１１０ｎｍの高さとなり、第二半導体ピラー２０の上部よりも低く形成された。これにより、第二のゲート絶縁膜１５の一部は露出する構成となった。
これにより第二のゲート電極１６は、第二半導体ピラー２０および埋め込み絶縁膜２８の側壁（第三溝２４内壁側面）を覆い、第二の方向（Ｙ方向）に延在する構成となった。この状態を図１７（Ａ１）、（Ａ２）、（Ｃ）に示す
【０１４０】
次いで、第三溝２４内壁面と第二のマスク窒化膜１２上を覆うように、シリコン酸窒化膜（ＳｉＯＮ）からなる第二のライナー膜１８を厚さ８ｎｍで形成した。これにより、図１８（Ａ１）、（Ａ２）に示すように、第二のゲート電極１６および第二のマスク窒化膜１２は第二のライナー膜１８により覆われた構成となった。
【０１４１】
次いで、第二のライナー膜１８上を覆い、かつ第三溝２４内を充填するように、ポリシラザンからなる第三層間膜２９（ＳＯＤ膜）を塗布形成した。この後、第三層間膜２９に熱処理を行い、第三層間膜２９を緻密化させた。この状態を図１９（Ａ１）、（Ａ２）に示す。
【０１４２】
次いで、熱リン酸液（Ｈ３ＰＯ４）を用い、窒化膜を１００ｎｍ除去できるだけの湿式エッチングを行った。これにより、第二のマスク窒化膜１２は選択的に除去され、第二半導体ピラー開口部２０ｅが形成された。
また、この湿式エッチングにより、第二のゲート絶縁膜１５と第三層間膜２９の間の第二のライナー膜上部１８ａ、および、埋め込み絶縁膜２８と第三層間膜２９の間の第二のライナー膜上部１８ａは約１０ｎｍ程度リセスされた。
【０１４３】
また、これにより、第二のゲート絶縁膜１５側の第二のライナー膜上部１８ａは、第三層間膜２９側の第二のライナー膜上部１８ａよりも大きくリセスされた。また、第二のゲート電極１６の上面には第二のライナー膜１８が残留する構成となった。この状態を、図２０（Ａ１）、（Ａ２）に示す。
【０１４４】
次いで、図２１（Ａ１）に示すように第四不純物拡散層３７を形成し、次いで、図２２（Ａ１）、（Ａ２）、（Ｂ）、（Ｃ）に示すように第三コンタクトプラグ３１を形成した。
次いで、第一キャパシタ電極４０（下部電極）、容量絶縁膜４１、第二キャパシタ電極４２（上部電極）を順次形成した。これにより、図２３（Ａ１）、（Ｂ）に示すように、容量絶縁膜４１を介して第一キャパシタ電極４０と第二キャパシタ電極４２とが対向する構成のキャパシタ素子４４が形成された。
次いで、第四層間膜３９、図示しないにコンタクトプラグ、金属配線２２、保護膜４３を順次形成し、ＤＲＡＭ素子のメモリセルを形成した。
【符号の説明】
【０１４５】
１…半導体基板、２…第一のマスク窒化膜、３…第一フォトレジストマスク、４…第一溝、５…第一のゲート絶縁膜、６…第一のゲート電極、６ａ…第一のゲート電極膜、７…第一不純物拡散層、８…第一のライナー膜、８ａ…第一のライナー膜上部、９…第一層間膜、１０…第一半導体ピラー、１１…第一コンタクトプラグ、１２…第二のマスク窒化膜、１３…第二フォトレジストマスク１４…第二溝、１５…第二のゲート絶縁膜、１６…第二のゲート電極、１７…第二不純物拡散層、１８…第二のライナー膜、１８ａ…第二のライナー膜上部、１９…第二層間膜、２０…第二半導体ピラー、２０ａ…凸部、２０ｃ…基台部、２０ｄ…ピラー部、２３…第三フォトレジストマスク、２４…第三溝、２７…第三不純物拡散層、３１…第三コンタクトプラグ、３７…第四不純物拡散層、３９…第四層間膜、４０…第一キャパシタ電極、４１…容量絶縁膜、４２…第二キャパシタ電極、４３…保護膜、４４…キャパシタ素子、５０…半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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