(57)【特許請求の範囲】
【請求項１】
複数の誘電体層と、前記誘電体層間に配置された複数の内部電極層とを有し、前記内部電極層と接続される複数のビア導体が形成されたキャパシタの製造方法であって、
前記誘電体層となる誘電体シートと前記内部電極層となる導体材料層とを交互に積層した中間積層体を形成する中間積層工程と、
前記中間積層体の上層側の導体材料層に形成された複数のアライメントパターンを位置基準として、前記中間積層体を積層方向に貫く複数のアライメント用貫通孔を形成する貫通孔形成工程と、
前記中間積層体の上層に誘電体シートと導体材料層とを交互に積層した最終積層体を形成する最終積層工程と、
前記複数のアライメント用貫通孔を位置基準として、前記最終積層体を積層方向に貫く複数のビアホールを形成し、当該複数のビアホール内に前記複数のビア導体となるビア材料を充填するビア形成工程と、
前記ビア形成工程後に、焼成することにより焼成積層体を形成する積層体焼成工程と、
前記焼成積層体を、複数の前記キャパシタの形成位置に対応する製品領域の区分に沿って、それぞれの前記キャパシタに分離する工程と、
を含むことを特徴とするキャパシタの製造方法。
【請求項２】
前記中間積層体の厚さは、前記最終積層体の厚さの略半分であることを特徴とする請求項１に記載のキャパシタの製造方法。
【請求項３】
前記中間積層体は、誘電体シートを、拘束シートの表面に隣接した状態で積層形成され、
前記複数のアライメント用貫通孔は、前記中間積層体と前記拘束シートとを積層方向に貫いて形成され、
前記複数のビアホールは、前記拘束シートと前記最終積層体とを積層方向に貫いて形成され、
前記最終積層体を前記拘束シートから取り外した状態で、複数の前記キャパシタが分離される、
ことを特徴とする請求項１又は２に記載のキャパシタの製造方法。
【請求項４】
前記ビアホールは、前記拘束シートの複数の前記アライメント用貫通孔を位置基準として形成されることを特徴とする請求項３に記載のキャパシタの製造方法。
【請求項５】
前記最終積層体の平面方向における前記複数のアライメントパターンの形成位置と前記複数のアライメント用貫通孔の形成位置は、前記製品領域の外部に設定されていることを特徴とする請求項１から４のいずれかに記載のキャパシタの製造方法。
【請求項６】
前記複数のアライメント用貫通孔は、最表面に位置する前記誘電体シートの上部を樹脂フィルムで覆った状態で、当該樹脂フィルムの上方からレーザを照射することにより形成されることを特徴とする請求項１から５のいずれかに記載のキャパシタの製造方法。
【請求項７】
前記中間積層工程において、前記中間積層体の上層側に、前記誘電体シートより厚い誘電体からなる中間層を積層する工程をさらに含み、当該中間層の上層側の導体層に形成された前記複数のアライメントパターンを位置基準として前記複数のアライメント用貫通孔を形成することを特徴とする請求項１から６のいずれかに記載のキャパシタの製造方法。
【請求項８】
前記キャパシタは、正極と負極の間に容量を形成するキャパシタであり、
前記複数のビア導体は、前記正極と電気的に接続される正極用のビア導体と、前記負極と電気的に接続される負極用のビア導体とを含み、
前記複数の内部電極層には、前記正極用のビア導体と電気的に接続される正極用の導体パターンと、前記負極用のビア導体と電気的に接続される負極用の導体パターンが形成されていることを特徴とする請求項１から７のいずれかに記載のキャパシタの製造方法。
【請求項９】
前記正極用の導体パターンは、前記負極用のビア導体の周囲にクリアランスを設けることにより前記負極用のビア導体と絶縁され、前記負極用の導体パターンは、前記正極用のビア導体の周囲にクリアランスを設けることにより前記正極用のビア導体と絶縁されることを特徴とする請求項８に記載のキャパシタの製造方法。
【請求項１０】
前記キャパシタは、複数の前記誘電体シートとしての複数のセラミックグリーンシートを同時焼成して形成される積層セラミックキャパシタであることを特徴とする請求項９に記載のキャパシタの製造方法。
【請求項１１】
凹部又は貫通孔として収容部が設けられた板状のコア基板と、
請求項１から１０のいずれかに記載の製造方法で作られ、前記収容部内に収容される前記キャパシタと、
コア基板の少なくとも上面に導電層と絶縁層とを交互に積層することにより形成されるビルドアップ層と、
を備えることを特徴とするキャパシタ内蔵配線基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタとキャパシタ内蔵配線基板に関するものである。
【背景技術】
【０００２】
従来から、半導体チップを載置するパッケージとして、コア基板の上下にビルドアップ層を形成した配線基板が広く用いられている。配線基板において、外部基板から半導体チップに供給される電源を安定化させ、ノイズを除去するために、配線基板に内蔵したキャパシタを電源配線に接続する構造が提案されている。特に、積層セラミックを用いたキャパシタは、配線基板の中央に設けた収容部に収容して電源配線に接続するために適した構造を有している。一般に、キャパシタの製造工程においては、誘電体層となる誘電体シートと内部電極層となる導体材料層を交互に積層して多数個取り用の積層体を形成する。そして、積層体を貫く多数のビアホール内にビア材料を充填し、焼成後に個々のキャパシタに分離する。キャパシタは、正極と負極となる２種類の内部電極パターンを有し、一方の内部電極パターンに接続されるビア材料が、他方の内部電極パターンと接続されると、焼成後のキャパシタにおいて、内部電極層とビア導体が短絡することとなる。そのため、内部電極パターンにクリアランスホールを形成し、離間すべきビア材料が充填されるビアホールを正確な位置に形成する必要がある。このような目的で、多数個取り用の積層体の最上部又は最下部にアライメントマークを形成し、このアライメントマークを位置基準として複数のビアホールを開口する工程が必要となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−２９９８３５号公報
【特許文献２】特開２００７−２３４８０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記キャパシタの製造工程においては、積層体の積層数が多くなると、多数のセラミックグリーンシートを積層するときの伸縮や押圧力による積層体の変形に起因して平面方向で位置ずれが生じる。この場合、セラミックグリーンシートを下層から上層に順次積層していくと変形量は積層順に大きくなっていくため、各導体材料層における上記クリアランスホールの位置が、積層体の積層方向に対して斜めにずれることになる（後述の図１３及び図１４参照）。従って、ビアホールの形成位置は、アライメントマークを設けた導体材料層ではクリアランスホールの中央位置に合致するのに対し、アライメントマークの積層方向の反対側の導体材料層ではクリアランスホールの中央位置からずれることが問題となる。例えば、積層体の最上部にアライメントマークを設けた場合は、最下層の導体材料層で位置ずれが最も大きくなる。そして、上記位置ずれがある程度大きくなる場合、本来、焼成後に絶縁すべきビア導体と内部電極層がクリアランスホールの一端で短絡する恐れがあり、キャパシタの歩留まりを低下させる要因となる。
【０００５】
本発明はこれらの問題を解決するためになされたものであり、積層体を積層するときの伸縮や変形に起因する位置ずれが生じる場合であっても、適切な位置基準によりビアホールを開口して位置ずれの影響を半減し、ビア導体の短絡による不具合を防止可能なキャパシタの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明のキャパシタの製造方法は、複数の誘電体層と、前記誘電体層間に配置された複数の内部電極層とを有し、前記内部電極層と接続される複数のビア導体が形成されたキャパシタの製造方法であって、前記誘電体層となる誘電体シートと前記内部電極層となる導体材料層とを交互に積層した中間積層体を形成する中間積層工程と、前記中間積層体の上層側の導体材料層に形成された複数のアライメントパターンを位置基準として、前記中間積層体を積層方向に貫く複数のアライメント用貫通孔を形成する貫通孔形成工程と、前記中間積層体の上層に誘電体シートと導体材料層とを交互に積層した最終積層体を形成する最終積層工程と、前記複数のアライメント用貫通孔を位置基準として、前記最終積層体を積層方向に貫く複数のビアホールを形成し、当該複数のビアホール内に前記複数のビア導体となるビア材料を充填するビア形成工程と、前記ビア形成工程後に、焼成することにより焼成積層体を形成する積層体焼成工程と、前記焼成積層体を、複数の前記キャパシタの形成位置に対応する製品領域の区分に沿って、それぞれの前記キャパシタに分離する工程とを含んでいる。
【０００７】
本発明のキャパシタの製造方法によれば、全体の積層工程の途中段階における中間積層体の表面側の導体材料層に複数のアライメントパターンが形成され、これを位置基準として複数のアライメント用貫通孔が形成され、最終積層体を形成した時点でアライメント用貫通孔を位置基準として複数のビアホールが形成され、その内部に複数のビア導体となるビア材料が充填される。従って、積層工程において積層体の変形に起因する平面方向の位置ずれが生じたとしても、最上層又は最下層を位置基準として複数のビア導体を形成する場合と比べ、積層方向の途中の層を位置基準として複数のビア導体を形成するため、その分だけ位置ずれの影響度合を低減することができる。よって、絶縁すべきビア導体と内層電極層の短絡を有効に防止して接続信頼性が高いキャパシタを提供することができる。
【０００８】
本発明において、前記中間積層体の厚さは、前記最終積層体の厚さの略半分に設定することが望ましい。これにより、最上層又は最下層を位置基準として複数のビア材料を形成する場合と比べると、位置ずれの大きさを半減することが可能となる。また、前記中間積層体を積層形成する際、誘電体シートの変形を規制する拘束シートを用いてもよい。また、前記中間積層工程において、前記中間積層体の上層側に前記誘電体シートより厚い誘電体からなる中間層となる中間誘電体シートを積層してもよい。この場合、中間誘電体シートの上層側の導体材料層に形成された前記複数のアライメントパターンを位置基準として前記複数のアライメント用貫通孔を形成すればよい。なお、厚さの略半分とは中間積層体の厚みが最終積層体の厚みの２５％〜７５％の範囲内のことを言う。さらに、前記ビアホールは、前記拘束シートの複数の前記アライメント用貫通孔を位置基準として形成してもよい。
【０００９】
本発明において、前記キャパシタは、正極と負極の間に容量を形成し、前記複数のビア導体に、前記正極と電気的に接続される正極用のビア導体と、前記負極と電気的に接続される負極用のビア導体とを含め、前記複数の内部電極層には、前記正極用のビア導体と電気的に接続される正極用の内部電極層と、前記負極用のビア導体と電気的に接続される負極用の内部電極層を形成してもよい。この場合、正極と負極を互いに絶縁するため、ビア導体の周囲にクリアランスを適宜設けることが望ましい。また、前記キャパシタとして、複数の前記誘電体層となる複数のセラミックグリーンシートを同時焼成して形成される積層セラミックキャパシタを採用してもよい。
【００１０】
一方、上記課題を解決するために、本発明のキャパシタ内蔵配線基板は、凹部又は貫通孔として収容部が設けられた板状のコア基板と、上述した製造方法で作られ、前記収容部内に収容される前記キャパシタと、コア基板の少なくとも上面に導電層と絶縁層とを交互に積層することにより形成されるビルドアップ層とを備えて構成される。
【発明の効果】
【００１１】
本発明によれば、中間積層体を貫く複数のアライメント用貫通孔を形成し、これを位置基準として最終積層体に複数のビアホールを形成し、ビアホール内にビア導体となるビア材料を充填し、焼成後に個々のキャパシタに分離するようにしたので、積層時の変形に起因する平面方向の位置ずれが生じる場合であっても、積層方向の全体で想定される位置ずれの影響を低減することができる。よって、クリアランスホールを介して絶縁すべきビア導体と内部電極層とが、位置ずれによって短絡することを防止し、キャパシタの接続信頼性を高めるとともに、多数のキャパシタを製造する場合の歩留まりの向上を図ることができる。
【図面の簡単な説明】
【００１２】
【図１】本実施形態のキャパシタの製造方法を説明する第１の断面構造図である。
【図２】本実施形態のキャパシタの製造方法を説明する第２の断面構造図である。
【図３】本実施形態のキャパシタの製造方法を説明する第３の断面構造図である。
【図４】本実施形態のキャパシタの製造方法を説明する第４の断面構造図である。
【図５】図４のセラミックグリーンシート１５上のアライメントパターンＰａの配置例を表す平面図である。
【図６】本実施形態のキャパシタの製造方法を説明する第５の断面構造図である。
【図７】本実施形態のキャパシタの製造方法を説明する第６の断面構造図である。
【図８】本実施形態のキャパシタの製造方法を説明する第７の断面構造図である。
【図９】本実施形態のキャパシタの製造方法を説明する第８の断面構造図である。
【図１０】本実施形態のキャパシタの製造方法を説明する第９の断面構造図である。
【図１１】本実施形態のキャパシタの製造工程においてアライメント用貫通孔を用いる効果について説明する第１の図である。
【図１２】本実施形態のキャパシタの製造工程においてアライメント用貫通孔を用いる効果について説明する第２の図である。
【図１３】図１１及び図１２に対する第１の比較例を示す図である。
【図１４】図１１及び図１２に対する第２の比較例を示す図である。
【図１５】本実施形態のキャパシタの変形例を説明する図である。
【図１６】本実施形態のキャパシタを収納した配線基板の概略の断面構造を示す図である。
【発明を実施するための形態】
【００１３】
以下、本発明の好適な実施形態について、図面を参照しながら説明する。ただし、以下に述べる実施形態は本発明の技術思想を適用した形態の一例であって、本発明が本実施形態の内容により限定されることはない。
【００１４】
本実施形態では、格子状に配置された複数のビア導体を有するキャパシタに対して本発明を適用する場合を説明する。まず、図１〜図１０を参照して、本実施形態のキャパシタ１０（図１１〜図１６）の製造方法について説明する。図１に示すように、例えばＰＥＴ（ポリエチレンテレフタレート）フィルム等からなる拘束シート１１を配置する。そして、拘束シート１１の表面に、誘電体シートとしてのセラミックグリーンシート１２の底面（第一主面）が接する状態で積層する。拘束シート１１の役割は、誘電体シートを多層に積層する際の変形を規制することにある。下方のセラミックグリーンシート１２の表面には、予め、上方のセラミックグリーンシート１２の表面に導体材料層１３となるニッケルペーストをスクリーン印刷により形成した後、導体材料層１３を下側に位置させて積層する。そのため、後述の製造工程において、常にセラミックグリーンシート１２が最表面に位置する形態となる。また、後述するセラミックグリーンシート１６、２０についても同様である（不図示）。
【００１５】
図１に示す導体材料層１３には、キャパシタ１０の正極に対応する内部電極パターンＰ２となるニッケルペーストと、その周囲の複数のアライメントパターンＰａとなるニッケルペーストが形成される。後述の工程において、キャパシタ１０の内部電極層に対応する２種類の内部電極パターンＰ１（正極）、Ｐ２（負極）は、順次積層される導体材料層１３に交互に形成されるとともに、導体材料層１３を貫く別々のビア導体と接続されるが、詳細は後述する。なお、導体材料層１３と内部電極パターンＰ１、Ｐ２は、内部電極層の焼成前のものであり、誘電体シートとしてのセラミックグリーンシート１２は誘電体層の焼成前のものである。一方、複数のアライメントパターンＰａを設ける目的は、導体材料層１３への印刷時の位置ずれを防止することにある。さらに、本実施形態では、レーザ照射によって後述の貫通孔を形成する際の位置基準としてアライメントパターンＰａを用いる点が特徴であるが、詳細は後述する。
【００１６】
次に図２に示すように、１層目のセラミックグリーンシート１２の上部には、導体材料層１３及びセラミックグリーンシート１２が交互に積層されていく。積層の際には、各セラミックシート１２に対して積層方向に押圧力が付与される。それぞれの導体材料層１３には、上述したように２種類の内部電極パターンＰ１、Ｐ２が交互に形成されるとともに、その周囲に複数のアライメントパターンＰａが形成されている。このような内部電極パターンＰ１、Ｐ２及び各アライメントパターンＰａの配置は、複数のビア材料の配置に対応するものであるが、詳細は後述する。なお、ビア材料はビア導体の焼成前のものである。
【００１７】
次に図３に示すように、積層体の上部を覆う中間誘電体シート１４（本発明の中間層）を積層する。この中間誘電体シート１４は、下方の各セラミックグリーンシート１２と同じ材料で形成されるが、下方のセラミックグリーンシート１２より厚い誘電体シートより形成されるものとする。中間誘電体シート１４は、後述の積層体１０ａの一部分として形成され、完成後には、キャパシタ１０の厚さ方向のほぼ中間に位置する。なお、中間誘電体シート１４についても、その表面に予め導体材料層１３を形成した後、導体材料層１３を下側に位置させて積層されるが、その役割については後述する。
【００１８】
次に図４に示すように、中間誘電体シート１４の上部に、積層体１０ａにおける各導体材料層１３と同様の工程により、導体材料層１５を積層する。この導体材料層１５には、複数のアライメントパターンＰａとなるニッケルペーストと、内部電極パターンＰ１となるニッケルペーストがそれぞれスクリーン印刷により形成される。導体材料層１５のアライメントパターンＰａは、レーザ照射によって後述の貫通孔を形成する際の位置基準としての役割を有する。次いで、中間誘電体シート１４の上部に、導体材料層１５を挟んで、セラミックグリーンシート１６を積層する。このセラミックグリーンシート１６は、下層のセラミックグリーンシート１２と同様の材料及び厚さで形成される。
【００１９】
ここで図５は、アライメントパターンＰａの配置例を表す平面図である。図５の配置において、導体材料層１５の側から見た中間誘電体シート１４の平面内の中央が製品領域Ｒ１として設定され、最終的に多数個のキャパシタ１０が製品領域Ｒ１に形成される。そして、製品領域Ｒ１の外部において４つの角部の近傍に４つのアライメントパターンＰａが配置されている。さらに、４つのアライメントパターンＰａの近傍の外周寄りに４つの形成位置ＰＬが設定され、上述の貫通孔を形成する際のレーザ照射の目標位置となる。なお、図５の配置は一例であり、アライメントパターンＰａの個数と貫通孔の形成位置ＰＬの個数は４個に限られず、より多数であってもよい。
【００２０】
アライメントパターンＰａは光学的に検知され、それぞれの位置の座標が得られる。形成位置ＰＬは、アライメントパターンＰａの座標に基づいて決定することができる。アライメントパターンＰａのサイズや形状については、本実施例では直径１ｍｍの円形状としているが、必要な検知精度を確保し得る範囲内で自在に設定することができる。
【００２１】
続いて図４に戻って、アライメントパターンＰａを位置基準として、図５の形成位置ＰＬの上方から下方にレーザを照射する。その結果、図６に示すように、下側の拘束シート１１及び積層体１０ａを積層方向に貫く複数のアライメント用貫通孔１７が形成される。これらのアライメント用貫通孔１７は、後述するようにキャパシタ１０にビアホールを開口する際の位置基準としての役割を有する。また、拘束シート１１の開口部は、最終積層工程後にも変形する心配がないので、位置基準として高精度に認識することが可能となる。
【００２２】
ここで、形成位置ＰＬへのレーザ照射時に、最表面のセラミックグリーンシート１６を、例えばＰＥＴフィルムなどの樹脂フィルム（不図示）でカバーしておくことが望ましい。アライメントパターンＰａは樹脂フィルムを介しても検知できるので、この状態でアライメント用貫通孔１７を形成すれば、導体材料層１５でレーザ照射時に発生するごみ等の飛散を防止することができる。このときの樹脂フィルムは、アライメント用貫通孔１７を形成した後に除去される。
【００２３】
上述したように、製造工程において必要に応じて位置決めを行うため、それぞれの導体材料層１３には、導体材料層１５のアライメントパターンＰａと同様の位置及び形状のアライメントパターンＰａが形成されている。この場合、中間誘電体シート１４の役割は、導体材料層１５のアライメントパターンＰａを検知する際、下方の導体材料層１３で複数のアライメントパターンＰａが重なって検知されることによる検知精度の劣化を防止することにある。なお、本実施形態では、例えば、セラミックグリーンシート１２、１６の厚みは７μｍ、中間誘電体シート１４の厚みは３０μｍに設定されるが、この中間誘電体シート１４の厚みは１５μｍから１００μｍの範囲で適宜変更することができる。ただし、このような検知精度の劣化が問題にならない場合は、中間誘電体シート１４を積層しなくてもよい。
【００２４】
次に図７に示すように、積層体１０ａの上側の積層体１０ｂを形成すべく、セラミックグリーンシート１６の上部に、各導体材料層１３、１５と同様の工程により、導体材料層２１を積層する。この導体材料層２１には、複数のアライメントパターンＰａとなるニッケルペーストと、内部電極パターンＰ２となるニッケルペーストがそれぞれスクリーン印刷により形成される。次いで、その上部にはセラミックグリーンシート２０が積層され、上記と同様の工程により、導体材料層２１が積層される。
【００２５】
次に図８に示すように、図７の最表面のセラミックグリーンシート２０及びその上部の導体材料層２１の上部に、上記と同様の工程により、セラミックグリーンシート２０及び導体材料層２１が交互に積層されていく。積層の際には、各セラミックグリーンシート２０に対して積層方向に押圧力が付与される。所定数のセラミックグリーンシート２０を積層して一体化することにより積層体１０ｂが形成される。それぞれの導体材料層２１には、積層体１０ａの導体材料層１３、１５の場合と同様、上述したような２種類の内部電極パターンＰ１、Ｐ２が交互に形成される。
【００２６】
このように、中間誘電体シート１４を含む下側の積層体１０ａと上側の積層体１０ｂが一体化された最終積層体１０ｃが形成される。ここで、下側の積層体１０ａの厚さと上側の積層体１０ｂの厚さを概ね等しくすることが望ましい。この場合、アライメント用貫通孔１７は下側の積層体１０ａに形成される一方、上側の積層体１０ｂには形成されないので、アライメント用貫通孔１７は下方から上方に向かって積層体１０ｂの底面で遮られることになり、その長さは最終積層体１０ｃの厚さの略半分となる。
【００２７】
次に図９に示すように、複数のアライメント用貫通孔１７を位置基準として、拘束シート１１の底面側から、予め設定された所定の位置にレーザを照射し、下側（第一主面）から上側（第二主面）に向かって最終積層体１０ｃを積層方向に貫く複数のビアホール３０を形成する。なお、アライメント用貫通孔１７は、上述のアライメントパターンＰａと同様の手段で光学的に検知できる。すなわち、２値化した画像データには、アライメント用貫通孔１７の開口部分が暗くなるので、それぞれの座標を特定することができる。
【００２８】
なお、ビアホール３０の形成時には、拘束シート１１の裏面におけるアライメント用貫通孔１７が位置基準となっているので、ビアホール３０を形成する際の位置精度の向上に効果がある。具体的には、最終積層体１０ｃを形成するまでの各工程で加わる押圧力に起因して中間積層体１０ａにおけるアライメント用貫通孔１７の形状が変形したとしても、剛性が高い拘束シート１１におけるアライメント用貫通孔１７の形状は変形の恐れがないため、ビアホール３０の位置精度の向上を図ることができる。
【００２９】
次に図１０に示すように、複数のビアホール３０内に複数のビア材料Ｖ１、Ｖ２となる導電性ペーストを充填する。この導電性ペーストとしては、例えば、主にニッケルや銅などの導電性金属が用いられる。２種類のビア材料Ｖ１、Ｖ２は交互に配置され、ビア材料Ｖ１はキャパシタ１０の正極に対応し、ビア材料Ｖ２はキャパシタ１０の負極に対応する。従って、ビア材料Ｖ１は各導体層の内部電極パターンＰ１と電気的に接続され、ビア材料Ｖ２は各導体層の内部電極パターンＰ２と電気的に接続される。
【００３０】
また、積層体１０ａの下側の拘束シート１１が除去され、それぞれのビア材料Ｖ１、Ｖ２の下端の外部電極Ｌ１、Ｌ２となるニッケルペーストがスクリーン印刷により形成される。さらに、それぞれのビア材料Ｖ１、Ｖ２の上端の外部電極Ｕ１、Ｕ２となるニッケルペーストがスクリーン印刷により形成される。これにより、一方のビア材料Ｖ１は上下の外部電極Ｕ１、Ｌ１と積層方向に連結され、他方のビア材料Ｖ１は上下の外部電極Ｕ２、Ｌ２と積層方向に連結される。
【００３１】
その後、図１０の最終積層体１０ｃを乾燥させ、所定の条件で同時焼成することにより焼成積層体（以下、積層体１０ｃと呼ぶ）を形成する。これにより、各々のセラミックグリーンシート１２、１６、２０中のチタン酸バリウム等が焼結し、それぞれの内層電極パターンＰ１、Ｐ２、ビア材料Ｖ１、Ｖ２、外部電極Ｌ１、Ｌ２、Ｕ１、Ｕ２のペースト中のニッケル等の成分が焼結してセラミック焼結体となる。そして、このセラミック焼結体を、平面内の製品領域Ｒ１（図５）に設定された区分に沿って分離することにより、複数のキャパシタ１０が形成される。
【００３２】
なお、図１〜図１０は説明の便宜上、模式的な断面構造を示したものであるが、積層体１０ｃはキャパシタ１０の多数個取り用の積層体であるため、実際には、ビア材料Ｖ１、Ｖ２その他の構成要素はより多くの個数が設けられる。また、セラミックグリーンシート１２、１６、２０についても、図１〜図１０の構造に限られず、積層数をより増加させることができる。
【００３３】
以下、図１１〜図１４を参照して、本実施形態のキャパシタ１０の製造工程においてアライメント用貫通孔１７を用いる効果について説明する。図１１及び図１２は、本実施形態におけるキャパシタ１０の２通りの断面構造を模式的に示すとともに、これらの各断面構造に対応するビア材料Ｖ１及びその近傍の平面構造の部分拡大図を示している。一方、図１３及び図１４は、図１１及び図１２に対する比較例を示している。理解の容易のため、図１１〜図１４において、各断面構造については、両端の２本のビア材料Ｖ１と５層分の内部電極パターンＰ２の位置関係のみを示す。なお、ビア材料Ｖ２と内部電極パターンＰ１については省略するが、両者の関係はビア材料Ｖ１と内部電極パターンＰ２の場合と同様に考えることができる。
【００３４】
まず、図１１（Ａ）の構造は、キャパシタ１０の各層の積層時に横方向の位置ずれを生じない場合に対応する。各々のビア材料Ｖ１は、図示されない内部電極パターンＰ１と電気的に接続される一方、内部電極パターンＰ２とはクリアランスホール４０を介して電気的に非接続であり、その位置関係は全ての導体層で共通になる。そのため、図１１（Ａ）の各導体層におけるビア材料Ｖ１と内部電極パターンＰ２を含む部分は、図１１（Ｂ）に示す平面配置となる。すなわち、直径Ｄａのビア材料Ｖ１を内包する同心円状に直径Ｄｂのクリアランスホール４０が形成されている。内部電極パターンＰ２は、クリアランスホール４０の外側に形成されるので、ビア材料Ｖ１とは電気的に絶縁されている。クリアランスホール４０の直径Ｄｂは、ビア材料Ｖ１の直径Ｄａよりも十分大きく設定される。例えば、Ｄａ＝１００μｍ、Ｄｂ＝３５０μｍに設定することができる。
【００３５】
次に、図１２（Ａ）の構造は、キャパシタ１０の各層の積層時に横方向の位置ずれが生じた場合に対応する。図１２（Ａ）からわかるように、キャパシタ１０の上層にいくほど、導体層が外側に向かって変形している。まず、積層方向の中央の内部電極パターンＰ２ａはほぼ位置基準であるため、上述の図１１（Ｂ）と同様の平面配置となる。これは、本実施形態のビア材料Ｖ１が積層方向の略中央を位置基準（アライメント用貫通孔１７）として形成されるためである。一方、最上層の内部電極パターンＰ２ｂについては、図１２（Ｂ）に示す平面配置となる。すなわち、ビア材料Ｖ１に対してクリアランスホール４０が同心円状ではなく、図１２（Ｂ）の左側に距離Ｓだけシフトした位置関係になる。なお、図１２（Ｂ）では、左側のビア材料Ｖ１の近傍のみを示し、右側のビア材料Ｖ１の近傍については図１２（Ｂ）と左右対称の平面配置となる。さらに、積層方向の最下層の内部電極パターンＰ２ｃについては、最上層の内部電極パターンＰ２ｂと左右対称な平面配置となる。この例では、全ての導体層で、Ｓ＜（Ｄｂ−Ｄａ）／２の関係が満たされており、ビア材料Ｖ１は内部電極パターンＰ２とは絶縁した状態に保たれる。
【００３６】
これに対し、図１３（Ａ）の構造は、キャパシタ１０に図１２（Ａ）と同様の位置ずれが生じた場合において、積層方向の最上部に位置する所定のアライメントマークを用いてビア材料Ｖ１を形成したことを仮定した比較例である。この場合、位置基準の最上層は上述の図１１（Ｂ）と同様の平面配置が想定されるが、最下層の内部電極パターンＰ２ｄについては、図１３（Ｂ）に示す平面配置となる。すなわち、ビア材料Ｖ１に対してクリアランスホール４０が図１３（Ｂ）の右側に距離Ｓ´だけシフトした位置関係になり、ビア材料Ｖ１が内部電極パターンＰ２と接続した状態になる。このとき、距離Ｓ´は図１２（Ｂ）の距離Ｓの略２倍となり、Ｓ´＞（Ｄｂ−Ｄａ）／２の関係になる。
【００３７】
さらに、図１４（Ａ）の構造は、キャパシタ１０に図１２（Ａ）及び図１３（Ａ）と同様の位置ずれが生じた場合において、積層方向の最下部に位置する所定のアライメントマークを用いてビア材料Ｖ１を形成したことを仮定した比較例である。この場合、位置基準の最下層は上述の図１１（Ｂ）と同様の平面配置が想定されるが、最上層の内部電極パターンＰ２ｅについては、図１４（Ｂ）に示す平面配置となる。すなわち、ビア材料Ｖ１に対してクリアランスホール４０が図１４（Ｂ）の左側に上述の距離Ｓ´だけシフトした位置関係になり、ビア材料Ｖ１が内部電極パターンＰ２と接続した状態になる。このとき、距離Ｓ´は、図１３（Ｂ）の場合と同様、Ｓ´＞（Ｄｂ−Ｄａ）／２の関係になる。
【００３８】
以上のように、キャパシタ１０の横方向の位置ずれの条件が同じであったとしても、図１２に示す本実施形態の構造によればビア材料Ｖ１と内部電極パターンＰ２の接続を防止できるのに対し、図１３及び図１４に示す比較例の構造によればビア材料Ｖ１と内部電極パターンＰ２とが接続されることがわかる。一般に、積層体１０ａの横方向の位置ずれは、セラミックグリーンシート１２、１６、２０を下層から順次積層する際の押圧力の印加や伸縮による積層体１０ｃの変形に起因して生じるものであり、積層体１０ｃの積層方向に沿って位置ずれが連続的に大きくなる。そのため、積層体１０の積層方向の略中央を位置基準としてビア材料Ｖ１、Ｖ２を形成すれば、最上層又は最下層を位置基準とする場合に比べて、位置ずれの大きさを略半分にすることができる。従って、ビア材料Ｖ１と内部電極パターンＰ２の接続、あるいはビア材料Ｖ２と内部電極パターンＰ１の接続の可能性を低減する。そして、結果として、焼成した後の内部電極層とビア導体の短絡を防止することができるため、キャパシタ１０の接続信頼性が向上し、製造工程における歩留まりも向上させる効果がある。
【００３９】
ここで、本実施形態のキャパシタ１０の製造方法には多様な変形例がある。図１５は、本実施形態のキャパシタ１０において、図６におけるレーザ照射後の構造が異なる変形例を示している。図１５の変形例においては、複数のアライメント用貫通孔１７を形成した後、積層体１０ａの上部に厚い誘電体シート２０ａを積層する。このとき、誘電体シート２０ａと直下のセラミックグリーンシート１６の間の導体材料層１５は形成しない。誘電体シート２０ａは、他のセラミックグリーンシート１２、１６、２０より十分厚く、例えば、５０μｍ程度である。かかる変形例は、レーザ照射時にセラミックグリーンシート１６の表面に付着したごみが誘電体シート２０ａを上方に貫通すること防止することを目的としている。この場合、誘電体シート２０ａの厚みがごみのサイズに比べて十分に大きいため、確実にごみによる不具合を防止可能となる。なお、図１５の誘電体シート２０ａの上部には、図７と同様の導体材料層２１が積層される。それ以降は、セラミックグリーンシート２０と導体材料層２１を交互に積層し、図８〜図１０と同様の工程となる。
【００４０】
次に、本実施形態のキャパシタ１０の適用例について説明する。図１６は、本実施形態のキャパシタ１０を収納した配線基板５０（キャパシタ内蔵配線基板）の概略の断面構造を示す図である。この配線基板５０は、半導体チップ１００を搭載するパッケージとして機能する。キャパシタ１０は、半導体チップ１００に供給される電源電圧を安定化させて良好な特性を確保する目的で配線基板５０に内蔵され、正極には電源電圧が接続され、負極にはグランドが接続される。図１６に示す配線基板５０は、コア基板５１と、コア基板５１の上面側の第１ビルドアップ層５２と、コア基板５１の下面側の第２ビルドアップ層５３とを含んで構成されるとともに、内部に収納されたキャパシタ１０と、上部に搭載される半導体チップ１００がそれぞれ示されている。
【００４１】
コア基板５１は、例えばガラスエポキシからなり、上面に導体層７０が形成され、下面には導体層８０が形成されている。コア基板５１には、中央を矩形状に貫通する収容穴部５１ａが形成され、この収容穴部５１ａにキャパシタ１０が埋め込まれた状態で収容されている。収容穴部５１ａとキャパシタ１０の側面との間隙部には、例えば熱硬化性樹脂からなる樹脂充填材６０が充填されている。この樹脂充填材６０はキャパシタ１０を固定する役割を有している。コア基板５１には、積層方向に貫通する複数のスルーホール導体６１が形成され、それぞれのスルーホール導体６１の内部は、例えばガラスエポキシ等からなる閉塞体６２で埋められている。スルーホール導体６１は、各導体層７０、８０の配線パターンを積層方向に接続導通する役割を有する。
【００４２】
第１ビルドアップ層５２は、コア基板５１の上面側に積層形成された樹脂絶縁層５４、５５と、樹脂絶縁層５４の上面に形成された導体層７２と、樹脂絶縁層５５の上面に形成された複数の端子パッド７４と、樹脂絶縁層５５の上面を覆うソルダーレジスト層５６とから構成される。樹脂絶縁層５４の所定位置には、各導体層７０、７２を積層方向に接続導通する複数のビア導体７１が設けられ、樹脂絶縁層５５の所定位置には、導体層７２と端子パッド７４を積層方向に接続導通する複数のビア導体７３が設けられている。ソルダーレジスト層５６は、複数箇所が開口されて複数の端子パッド７４が露出し、そこに複数の半田バンプ７５が形成されている。各々の半田バンプ７５は、配線基板５０に載置される半導体チップ１００の各パッド１０１に接続される。
【００４３】
第２ビルドアップ層５３は、コア基板５１の下面側に積層形成された樹脂絶縁層５７、５８と、樹脂絶縁層５７の下面に形成された導体層８２と、樹脂絶縁層５８の下面に形成された複数のＢＧＡ用パッド８４と、樹脂絶縁層５８の下面を覆うソルダーレジスト層５９とからなる構造を有する。樹脂絶縁層５７の所定位置には、各導体層８０、８２を積層方向に接続導通する複数のビア導体８１が設けられ、樹脂絶縁層５８の所定位置には、導体層８２とＢＧＡ用パッド８４を積層方向に接続導通する複数のビア導体８３が設けられている。ソルダーレジスト層５９は、複数箇所が開口されて複数のＢＧＡ用パッド８４が露出し、そこに複数の半田ボール８５が接続される。配線基板５０をＢＧＡパッケージとして用いる場合は、複数の半田ボール８５を介して、外部基材（不図示）と配線基板５０の各部との電気的接続が可能となる。
【００４４】
図１６において、キャパシタ１０は、ビア材料Ｖ１、Ｖ２の上端の外部電極Ｕ１、Ｕ２（図１０）が第１ビルドアップ層５２のビア導体７１に接続され、ビア材料Ｖ１、Ｖ２の下端の外部電極Ｌ１、Ｌ２（図１０）が第２ビルドアップ層５３のビア導体８１に接続される。このように接続することで、半導体チップ１００に供給される電源電圧及びグランドのうち、一方をキャパシタ１０の正極に接続し、他方をキャパシタ１０の負極に接続することができ、半導体チップ１００の電源電圧の安定化及びノイズ除去の効果を得ることができる。
【００４５】
なお、図１６に示す配線基板５０は、収容穴部５１ａがコア基板５１を貫く貫通孔になっているが、コア基板５１の上部に形成した凹部からなる収容部を形成してもよい。また、配線基板５０に、第１ビルドアップ層５２のみを形成し、第２ビルドアップ層５３を形成せずに、キャパシタ１０の下側の外部電極Ｌ１、Ｌ２をＢＧＡ用パッド８４に接続する構造としてもよい。
【００４６】
以上、本実施形態に基づき本発明の内容を具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で多様な変更を施すことができる。すなわち、キャパシタ１０の構造や材料あるいは具体的な製造工程については、本実施形態の内容に限定されることなく多様な変形例がある。
【符号の説明】
【００４７】
１０…キャパシタ
１０ａ、１０ｂ…積層体
１０ｃ…最終積層体（積層体）
１１…拘束シート
１２、１６、２０…セラミックグリーンシート
２０ａ…誘電体シート
１３、１５、２１…導体材料層
１４…中間誘電体シート
１７…アライメント用貫通孔
３０…ビアホール
４０…クリアランスホール
５０…配線基板
５１…コア基板
５１ａ…収容穴部
５２…第１ビルドアップ層
５３…第２ビルドアップ層
５４、５５、５７、５８…樹脂絶縁層
５６、５９…ソルダーレジスト層
６０…樹脂充填材
６１…スルーホール導体
６２…閉塞体
７０、７２、８０、８２…導体層
７１、７３、８１、８３…ビア導体
７４…端子パッド
７５…半田バンプ
８４…ＢＧＡ用パッド
８５…半田ボール
１００…半導体チップ
１０１…パッド
Ｐ１、Ｐ２…内部電極パターン
Ｐａ…アライメントパターン
Ｖ１、Ｖ２…ビア材料
Ｌ１、Ｌ２、Ｕ１、Ｕ２…外部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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