(57)【特許請求の範囲】
【請求項１】
基板上に形成されたゲート電極と、
窒化膜を含み、前記ゲート電極を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲート電極の対面に配置され、少なくとも前記窒化膜と接する界面部に微結晶半導体層が形成された半導体層と、を備え、
前記微結晶半導体層は、少なくとも前記窒化膜との界面付近において、前記窒化膜からの拡散により含有された窒素よりも高濃度の酸素を含み、
前記酸素は、前記窒化膜との界面から離れるに従って濃度が減少するよう前記微結晶半導体層に含有されている薄膜トランジスタ。
【請求項２】
前記微結晶半導体層に含有される前記酸素の最大濃度が１×１０２１ｃｍ−３以下である請求項１に記載の薄膜トランジスタ。
【請求項３】
前記窒化膜は、フッ素を含有する請求項１又は２に記載の薄膜トランジスタ。
【請求項４】
前記窒化膜は、Ｎ／Ｓｉ組成比が１．０以下のＳｉＮ膜である請求項１乃至３のいずれか１項に記載の薄膜トランジスタ。
【請求項５】
基板上に形成されたゲート電極と、
Ｎ／Ｓｉ組成比が１．０以下のＳｉＮ膜を含み、前記ゲート電極を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲート電極の対面に配置され、少なくとも前記ＳｉＮ膜と接する界面部に微結晶半導体層が形成された半導体層と、を備える薄膜トランジスタ。
【請求項６】
請求項１乃至５のいずれか１項に記載の薄膜トランジスタを用いた表示装置。
【請求項７】
基板上に形成されたゲート電極を覆うゲート絶縁膜上に、少なくとも前記ゲート絶縁膜と接する界面部に微結晶半導体層を有する半導体層が設けられた薄膜トランジスタの製造方法であって、
前記ゲート絶縁膜に含まれる窒化膜を成膜する工程と、
前記窒化膜上に、前記窒化膜と接する前記微結晶半導体層を成膜する工程と、を備え、
前記微結晶半導体層の成膜工程では、微結晶半導体層が、少なくとも前記窒化膜との界面付近において、前記窒化膜からの拡散により含有される窒素よりも高濃度の酸素を含むように成膜し、且つ、ＳｉＨ４、Ｈ２を含む主成分ガスと、ＣＯ２、Ｎ２Ｏ、Ｏ２のうちから選択された１つ以上を希ガスで希釈した酸素供給ガスとを少なくとも用い、当該酸素供給ガスの流量を段階的に減少させて前記微結晶半導体層を成膜する薄膜トランジスタの製造方法。
【請求項８】
前記窒化膜の成膜工程では、ＳｉＨ４、ＮＨ３、Ｎ２を含む主成分ガスと、ＳｉＦ４、Ｃ２Ｆ６、Ｃ３Ｆ８、ＳＦ６、ＣＦ４のうちから選択された１つ以上のフッ素系ガスとを少なくとも用いて、フッ素を含有する前記窒化膜を成膜する請求項７に記載の薄膜トランジスタの製造方法。
【請求項９】
前記窒化膜の成膜工程では、ＮＨ３／ＳｉＨ４ガス流量比２以下のガスを用いて、Ｎ／Ｓｉ組成比１．０以下のＳｉＮ膜を前記窒化膜として成膜する請求項７又は８に記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ、その製造方法、及び表示装置に関し、特に詳しくは微結晶半導体膜を備えた逆スタガ型の薄膜トランジスタ、その製造方法、及び表示装置に関する。
【背景技術】
【０００２】
薄型パネルのひとつである液晶表示装置（ＬＣＤ：Liquid Crystal Display）は、低消費電力や小型軽量といったメリットを有している。そのため、ＬＣＤは、パーソナルコンピュータ、携帯情報端末機器、カーナビゲーションシステムなどのモニタとして広く用いられている。近年では、ＬＣＤはテレビモニターとしても広く用いられ、従来のブラウン管に取って代わろうとしている。また、視野角、コントラスト、応答性において優れた特徴を有する有機ＥＬ（Electro-Luminescence）表示装置も、次世代の薄型パネルとして鋭意開発されている。
【０００３】
このような表示装置の各表示画素のスイッチング素子には、非晶質シリコンからなる半導体をチャネル層に用いた薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）が用いられてきた。ＴＦＴは、コプラナ構造、スタガ構造などのＭＯＳ（Metal Oxide Semiconductor）構造が広く用いられている。コプラナ構造は、ゲート電極とソース／ドレイン電極とが、非晶質シリコン層に対して同じ側に配置されたものである。スタガ構造は、ゲート電極とソース／ドレイン電極とが、非晶質シリコン層に対して異なる側に配置されたものである。従って、スタガ構造では、非晶質シリコン層を挟んで対峙するよう、その両側にゲート電極とソース／ドレイン電極とが配置される。スタガ構造は、非晶質シリコン層に対するゲート電極の配置によって、トップゲート（順スタガ）型と、ボトムゲート（逆スタガ）型とに分類される。
【０００４】
近年、液晶表示装置や有機ＥＬ表示装置の狭額縁化や低コスト化を実現するために、ソースドライバ、ゲートドライバ等のＴＦＴを用いた駆動回路を、画素部と同一基板上に形成した駆動回路一体型表示装置が開発されてきている。駆動回路を画素部と同一基板上に形成する事で、外付けＩＣのコスト削減が図れる。また、チップの実装面積がいらない事から狭額縁化が可能となる。
【０００５】
駆動回路内の駆動用ＴＦＴには、画素スイッチング用の画素ＴＦＴに比べて大きな駆動電圧が、より長時間印加され続ける為、電気特性の劣化が大きくなる。そこで、チャネル層のシリコン薄膜として、結晶性の微結晶シリコンを用いたＴＦＴが提案されている。チャネル部に微結晶シリコンを形成したＴＦＴ（微結晶シリコンＴＦＴ）は、非晶質シリコンを形成したＴＦＴ（非晶質シリコンＴＦＴ）と比較して、ＴＦＴの閾値電圧（Ｖｔｈ）の経時変化が小さく、電気特性劣化が抑制されると言った特徴がある。
【０００６】
微結晶シリコンの形成方法としては、プラズマＣＶＤ法で成膜した非晶質シリコンをレーザーアニールで結晶化させる方法や、プラズマＣＶＤ法で直接成膜する方法等がある。しかし、エキシマレーザーなどを用いたレーザーアニールによる結晶化は、製造工程が複雑になり、大型化やコストダウンが困難となる。その為、プラズマＣＶＤ法で微結晶シリコンを直接成膜する研究がなされている。
【０００７】
ここで、プラズマＣＶＤ法を用いて微結晶シリコン（微結晶Ｓｉ）を成膜する場合、成膜初期のインキュベーション層と言われる非晶質層を無くし、結晶化率を改善する事が重要となる。特に、工程数が少なく、量産性に優れた逆スタガ型のＴＦＴにおいては、ゲート絶縁膜上に微結晶Ｓｉ層が形成されるので、インキュベーション層を無くす事が必要である。これは、チャネルが形成される部分が、結晶化していないインキュベーション層となるため、特性が劣化してしまうからである。
【０００８】
インキュベーションを低減させて結晶化率を改善する方法が、例えば特許文献１、２に開示されている。特許文献１には、ＳｉＦ４やＳｉＦ４−Ｈ２ガスを用いてゲート絶縁膜上をプラズマ処理する事で、微結晶Ｓｉの結晶サイズ均一性が改善される事が開示されている。また、特許文献２には、ＳｉＦ４とＳｉＨ４ガスで絶縁膜上に結晶核を形成し、その後成膜用ガスに切り替えて微結晶Ｓｉ層を形成する事で、微結晶Ｓｉの結晶性が改善される方法が開示されている。
【０００９】
ところが、インキュベーションを低減させ、且つ結晶化率を改善するに従って、新たな問題が発生する。特に、ゲート絶縁膜にシリコン窒化膜を用いた逆スタガ型ＴＦＴにおいて、インキュベーションを低減させ、且つ結晶化率を改善するに従い、ＴＦＴの閾値が負値になってしまう。そして、このように閾値電圧（Ｖｔｈ）が負となるＴＦＴは、ゲート電圧（Ｖｇ）とソース・ドレイン間電流（Ｉｄ）の特性を示す曲線（Ｉｄ−Ｖｇ特性曲線）において、大きくマイナス側にオフセットした特性を示すようになる。
【００１０】
図１４は、閾値が負となる従来の微結晶シリコンＴＦＴの線形領域におけるＩｄ−Ｖｇ特性曲線を示すグラフである。図１４において、閾値が負となる従来の微結晶シリコンＴＦＴのＩｄ−Ｖｇ曲線は点線で示し、非晶質シリコン（ａ−Ｓｉ）ＴＦＴのＩｄ−Ｖｇ曲線は実線で示す。なお、図１４に示すＩｄ−Ｖｇ曲線は、ａ−ＳｉＴＦＴの電圧−電流特性で規格化したものである。図１４において、閾値が負となる微結晶シリコンＴＦＴは、ａ−ＳｉＴＦＴよりも大きくマイナス側にオフセットした特性を示すことが分かる。そして、ゲート電極に電圧が印加されていない（Ｖｇ＝０Ｖ）場合でも、オン電流の１／１０レベルの電流が流れていることが、図１４から明らかである。
【００１１】
このような閾値が負となる微結晶シリコンＴＦＴを駆動用ＴＦＴに用いると、回路構成上、常に電流が流れる状態となり、回路動作不良が発生する。これに対して、ａ−ＳｉＴＦＴでは、Ｖｇ＝０Ｖの場合に殆ど電流が流れないので、回路動作上問題ない。しかし、ａ−ＳｉＴＦＴは、移動度が低いため駆動用ＴＦＴとして使用できない。一方、このような閾値が負となる微結晶シリコンＴＦＴを画素スイッチング用の画素ＴＦＴとして用いる場合は、オフセットの程度にも依るが、負オフセットはそれほど問題とならない。これは、画素ＴＦＴのオン・オフは、それぞれ設定されたオン時のゲート電圧（Ｖｇｈ）とオフ時のゲート電圧（Ｖｇｌ）を用いて行われるからである。従って、オフセットした分、ＶｇｈとＶｇｌをシフトさせれば、閾値が負となる微結晶シリコンＴＦＴも画素ＴＦＴとして使用可能となる。
【００１２】
なお、ゲート絶縁膜にシリコン窒化膜（ＳｉＮ膜）を用いた逆スタガ型ＴＦＴにおいて、ＴＦＴの閾値が大きく負にオフセットするのは、以下のように考えられる。微結晶Ｓｉ成膜時のプラズマによって、ＳｉＮ膜表面のＳｉ−Ｎ結合が切れる。そして、結合から離れたＮが、微結晶Ｓｉ形成過程でＳｉの結晶サイトに入り、ｎ型不純物（５価）として作用することで、自由電子を発生させる為と考えられる。
【００１３】
ここで、閾値が負となる従来の微結晶シリコンＴＦＴのＳＩＭＳによる酸素と窒素の濃度分布プロファイルを図１５に示す。なお、図１５において、窒化膜はゲート絶縁膜として形成されたＳｉＮ膜、ｕｃ−Ｓｉはゲート絶縁膜上に形成された微結晶シリコン層、ａ−Ｓｉは微結晶シリコン層上に形成された非晶質シリコン層、そしてｎ型ａ−Ｓｉは非晶質シリコン層上に形成されたオーミックコンタクト層をそれぞれ指す。図１５に示す濃度分布プロファイルから明らかなように、微結晶Ｓｉ中に窒素（Ｎ）が拡散しており、窒化膜から離れるに従いＮ濃度が低くなっている。なお、ここで定義するＮの拡散とは、図１５にあるように、明らかに途中からプロファイルが曲がっている（傾きが変わっている）ものを指す。
【００１４】
一般的に、微結晶Ｓｉ中の窒素不純物濃度は１〜３×１０１８ｃｍ−３以下が良いとされているが、本問題発生時においては、ＳｉＮ膜に近接した微結晶Ｓｉ中の窒素濃度が、その数十倍レベルとなっている。微結晶Ｓｉは、不純物をドーピングせずに成膜しても、シリコン構造欠陥等により完全な真性とならず、僅かながらｎ−型となる事が一般的に知られている。上述のＮ拡散が起こった場合、微結晶ＳｉのＳｉＮ膜との界面付近は比較的強いｎ型となるためチャネル形成がされ易くなる。こうして、Ｉｄ−Ｖｇ特性（閾値）が負にオフセットする事となる。
【００１５】
このＩｄ−Ｖｇ特性における負への大幅なオフセットは、逆スタガ型ＴＦＴにおいて、微結晶Ｓｉの上層にオフ電流減少を目的としたａ−Ｓｉ層を積層した場合に発生しなくなる事がある。しかしながら、それは微結晶Ｓｉ層とａ−Ｓｉ層のバンドギャップ差に起因して起こるエネルギー障壁、又は界面部分の欠陥による高抵抗層が原因で、電流Ｉｄｓ自体が流れにくくなり、より高いゲート電圧Ｖｇが必要となる事によるものである。従って、本問題は、界面抵抗が減少され、電流Ｉｄｓが正常に流れるＴＦＴである程、顕著に現れてくる。
【００１６】
このような閾値電圧のマイナスオフセットの問題に対しては、微結晶Ｓｉ中へのＮ不純物拡散を抑制することが考えられる。微結晶Ｓｉ中へのＮ不純物拡散を抑制する方法としては、ゲート絶縁膜に酸化膜を適用する事が考えられる。しかし、酸化膜は比誘電率が低いので、絶縁膜の容量を適正化するために薄膜化する必要が生じる。絶縁膜の薄膜化は、絶縁耐圧の低下、そして成膜時におけるパーティクル被覆性の悪化を招き、それらに起因した不良が発生する事から歩留まり低下を発生させる原因となる。また、酸化膜上に形成した微結晶Ｓｉのフェルミレベルは価電子帯側にシフトする傾向があり、その結果、閾値電圧が高くなってしまう。そのため、ゲート絶縁膜に酸化膜を用いると、窒化膜を用いた場合よりＴＦＴ特性が悪くなる。
【００１７】
また、ゲート絶縁膜に酸化膜を適用した場合、光リーク電流が多くなるといった問題も生じる。光リーク電流とは、微結晶Ｓｉ及びその上積層されたａ−Ｓｉに光が入射した時に発生する電子・正孔対がシリコン層を流れることにより発生する電流である。結晶化によってホール移動度が高まった微結晶Ｓｉでは、この光リーク電流が流れやすく、その程度はゲート絶縁膜が酸化膜である場合にさらに大きくなる。これは、フェルミレベルが価電子帯側にシフトする事から、酸化膜上の微結晶Ｓｉ中には価電子帯側にアクセプタ準位のように振舞う準位が発生していると考えられる。そのため、ゲート絶縁膜に酸化膜を適用することで微結晶Ｓｉ中へのＮ不純物拡散を抑制したＴＦＴは、バックライトでＴＦＴを照射する液晶表示装置には不向きであり、画素スイッチング用のトランジスタとしての使用ができなくなる。
【００１８】
また、閾値電圧のマイナスオフセットの問題に対しては、微結晶Ｓｉ中へｐ型の不純物を微量に添加することも考えられる。例えば、特許文献３には、Ｂ２Ｈ６ガスを微量添加して微結晶Ｓｉを真性化することが開示されている。また、特許文献２においても、Ｂ２Ｈ６やＢＦ３を添加してシリコン層を形成し、シリコン中のボロン濃度を１×１０１４ｃｍ−３〜６×１０１６ｃｍ−３とする事が開示されている。特許文献４においても、ｐ型またはｎ型不純物をシリコン中に添加することが開示されている。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開２００７−２２１１３７号公報
【特許文献２】特開２００９−１１７４０５号公報
【特許文献３】特開平１０−１８９９７７号公報
【特許文献４】特開２００９−０５５０１１号公報
【発明の概要】
【発明が解決しようとする課題】
【００２０】
しかしながら、ｐ型の不純物をシリコンに添加した場合、ゲート電極に負バイアスを印加するとｐ型チャネル層が形成される。そのため、ホール電流が多くなる事によるオフ電流の増大、更に光照射した時の光リーク電流増大が問題となる。よって、ｐ型ドーパントの添加を行う方法は、バックライトでＴＦＴを照射する液晶表示装置において、クロストーク問題が発生するので不適である。
【００２１】
本発明は、上記のような問題点を解決するためになされたものであり、信頼性の高い電気的特性を実現できる薄膜トランジスタ、その製造方法、及び表示装置を提供することを目的とする。
【課題を解決するための手段】
【００２２】
本発明の第１の態様にかかる薄膜トランジスタは、基板上に形成されたゲート電極と、窒化膜を含み、前記ゲート電極を覆うゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲート電極の対面に配置され、少なくとも前記窒化膜と接する界面部に微結晶半導体層が形成された半導体層と、を備え、前記微結晶半導体層は、少なくとも前記窒化膜との界面付近において、前記窒化膜からの拡散により含有された窒素よりも高濃度の酸素を含むものである。
【００２３】
本発明の第２の態様にかかる薄膜トランジスタは、基板上に形成されたゲート電極と、Ｎ／Ｓｉ組成比が１．０以下のＳｉＮ膜を含み、前記ゲート電極を覆うゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲート電極の対面に配置され、少なくとも前記ＳｉＮ膜と接する界面部に微結晶半導体層が形成された半導体層と、を備えるものである。
【００２４】
本発明の第３の態様にかかる薄膜トランジスタの製造方法は、基板上に形成されたゲート電極を覆うゲート絶縁膜上に、少なくとも前記ゲート絶縁膜と接する界面部に微結晶半導体層を有する半導体層が設けられた薄膜トランジスタの製造方法であって、前記ゲート絶縁膜に含まれる窒化膜を成膜する工程と、前記窒化膜上に、前記窒化膜と接する前記微結晶半導体層を成膜する工程と、を備え、前記微結晶半導体層を成膜する工程では、微結晶半導体層が、少なくとも前記窒化膜との界面付近において、前記窒化膜からの拡散により含有される窒素よりも高濃度の酸素を含むように成膜するものである。
【００２５】
また、本発明の第４の態様にかかる薄膜トランジスタの製造方法は、基板上に形成されたゲート電極を覆うゲート絶縁膜上に、少なくとも前記ゲート絶縁膜と接する界面部に微結晶半導体層を有する半導体層が設けられた薄膜トランジスタの製造方法であって、前記ゲート絶縁膜に含まれる、Ｎ／Ｓｉ組成比１．０以下のＳｉＮ膜を成膜する工程と、前記ＳｉＮ膜上に、前記ＳｉＮ膜と接する前記微結晶半導体層を成膜する工程と、を備え、前記ＳｉＮ膜を成膜する工程では、ＮＨ３／ＳｉＨ４ガス流量比２以下のガスを用いて、前記ＳｉＮ膜を成膜するものである。
【発明の効果】
【００２６】
本発明によれば、信頼性の高い電気的特性を実現できる薄膜トランジスタ、その製造方法、及び表示装置を提供することができる。
【図面の簡単な説明】
【００２７】
【図１】実施の形態１に係る液晶表示装置に用いられるＴＦＴアレイ基板の構成を示す正面図である。
【図２】実施の形態１に係るＴＦＴの構成を示した断面図である。
【図３】実施の形態１に係るＴＦＴのＩｄ−Ｖｇ特性曲線を示すグラフである。
【図４】実施の形態１に係るＴＦＴの製造工程を示す断面図である。
【図５】実施の形態１に係るＴＦＴのＳＩＭＳによる酸素と窒素の濃度分布プロファイルである。
【図６】ＳｉＨ４ガス流量に対するＣＦ４ガス添加量を変化させたときの、成膜されるＳｉＮ膜の誘電率の変化を示す。
【図７】実施の形態２に係るＴＦＴのＳＩＭＳによる酸素と窒素の濃度分布プロファイルである。
【図８】実施の形態２に係るフォトセンサ内蔵のＴＦＴアレイ基板の構成を示す断面図である。
【図９】実施の形態３に係るＴＦＴの構成を示した断面図である。
【図１０】ゲート絶縁膜のＮ／Ｓｉ組成比とＴＦＴの閾値電圧の関係を示すグラフである。
【図１１】ゲート絶縁膜のＮ／Ｓｉ組成比と、ゲート絶縁膜上に形成される微結晶半導体層の結晶化率の関係を示すグラフである。
【図１２】ゲート絶縁膜のＮ／Ｓｉ組成比と、ＴＦＴの移動度の関係を示すグラフである。
【図１３】ＮＨ３／ＳｉＨ４ガス流量比と成膜されるＳｉＮ膜のＮ／Ｓｉ比の関係を示すグラフである。
【図１４】閾値が負となる従来の微結晶シリコンＴＦＴの線形領域におけるＩｄ−Ｖｇ特性曲線を示すグラフである
【図１５】閾値が負となる従来の微結晶シリコンＴＦＴのＳＩＭＳによる酸素と窒素の濃度分布プロファイルである。
【発明を実施するための形態】
【００２８】
以下、図面を参照して本発明の実施の形態について説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。また、説明の明確化のため、必要に応じて重複説明は省略されている。尚、各図において同一の符号を付されたものは同様の要素を示しており、適宜、説明が省略されている。
【００２９】
実施の形態１．
始めに、図１を用いて、本実施の形態１に係る表示装置について説明する。図１は、実施の形態１に係る液晶表示装置に用いられるＴＦＴアレイ基板の構成を示す正面図である。本実施の形態１に係る表示装置は、液晶表示装置を例として説明するが、あくまでも例示的なものであり、有機ＥＬ表示装置等の平面型表示装置（フラットパネルディスプレイ）を用いることも可能である。本実施の形態１においては、一般的な液晶表示装置に本発明を適用した場合を例にとって説明するものとする。なお、図は模式的なものであり、示された構成要素の正確な大きさなどを反映するものではない。
【００３０】
本実施の形態１に係る液晶表示装置は、液晶表示パネルを備えている。液晶表示パネルは、一対の基板が互いに対向して配置され、これら両基板を貼り合わせるシール材との間の空間に液晶を封入した構成を有する。一方の基板には、図１に示す様に、画像を表示する単位となる画素８５に対応して、液晶に印加する表示電圧の供給のオンとオフを制御するスイッチング素子である画素ＴＦＴ８６が配置されている。
【００３１】
画素８５毎に設けられた画素ＴＦＴ８６が基板上にアレイ状に配列していることから、この画素ＴＦＴ８６が配置される基板をＴＦＴアレイ基板８０と呼んでいる。また、ＴＦＴアレイ基板８０には、画像を表示する表示部８１と表示部８１を囲むように設けられた額縁領域８２とが設けられている。この表示部８１には、複数のゲート配線（走査信号線）８９、複数の蓄積容量配線９１、及び複数のソース配線（表示信号線）９０が形成されている。
【００３２】
複数のゲート配線８９及び複数の蓄積容量配線９１は対向して配置されており、其々が平行に設けられている。また、複数のソース配線は平行に設けられている。ソース配線９０は、ゲート配線８９及び蓄積容量配線９１と直交するように配置されている。そして、隣接するゲート配線８９及び蓄積容量配線９１と、隣接する２つのソース配線９０とで囲まれた領域が画素８５となる。従って、ＴＦＴアレイ基板８０では画素８５がマトリクス状に配列される。
【００３３】
画素８５内には、少なくとも１つの画素ＴＦＴ８６と、少なくとも１つの蓄積容量８８とが形成されている。蓄積容量８８は画素ＴＦＴ８６と直列に接続されている。画素ＴＦＴ８６は、画素電極に表示電圧を供給するためのスイッチング素子となる。画素ＴＦＴ８６のゲート電極はゲート配線８９に接続され、ゲート配線８９から供給されるゲート信号によって画素ＴＦＴ８６のオンとオフを制御している。画素ＴＦＴ８６のソース電極はソース配線９０に接続されている。画素ＴＦＴ８６がオンされると画素ＴＦＴ８６のソース電極側からドレイン電極側に電流が流れる。これによって、ドレイン電極に接続された画素電極に表示電圧が印加される。そして、画素電極と対向電極との間に、表示電圧に応じた電界が生じる。更に、蓄積容量８８は画素電極と並列に接続されている。よって、画素電極に電圧が印加されると同時に蓄積容量８８にも電圧印加が生じ、この蓄積容量８８にて一定時間電荷を保持することができる。
【００３４】
ＴＦＴアレイ基板８０の額縁領域８２には、走査信号駆動回路（ゲートドライバ）８３と表示信号駆動回路（ソースドライバ）８４とが設けられている。走査信号駆動回路８３及び表示信号駆動回路８４は、表示部８１内の画素ＴＦＴ８６と同一基板上に形成された駆動用ＴＦＴ８７によって回路が構成されている。このように、本実施の形態１に係る液晶表示装置は駆動回路一体型の液晶表示装置である。ゲート配線８９は表示部８１から額縁領域８２まで延設されている。そして、ゲート配線８９は、額縁領域８２で走査信号駆動回路８３に接続される。同様に、ソース配線９０は表示部８１から額縁領域８２まで延設され、表示信号駆動回路８４に接続される。
【００３５】
走査信号駆動回路８３や表示信号駆動回路８４から、ＴＦＴアレイ基板８０端部の外部端子までを、それぞれ外部配線９２が接続している。外部端子には、ＩＣチップ９３やプリント基板９５が実装され、電気的に接続されている。この様に、プリント基板９５から外部端子を介して、走査信号駆動回路８３及び表示信号駆動回路８４に外部からの各種信号が供給される。それら信号に基づいて、ゲート信号（走査信号）がゲート配線８９に供給され、順次、画素ＴＦＴ８６が選択される。同様に、表示信号がソース配線９０に供給され、表示データに応じた表示電圧が各画素８５に供給される。なお、ＴＦＴアレイ基板８０の最表面には配向膜が形成されている。ＴＦＴアレイ基板８０は以上の様に構成される。
【００３６】
このように構成されたＴＦＴアレイ基板８０には、図示しない対向基板が対向して配置されている。対向基板は、例えばカラーフィルター基板であり、視認側に配置される。以下、図示説明は省略するが、対向基板には、カラーレジスト（色材）、ブラックマトリクス（Black Matrix：ＢＭ）、対向電極、及び配向膜等が形成されている。なお、例えばＩＰＳ（In-Plane Switching）方式（横電界方式）の液晶表示装置の様に対向電極がＴＦＴアレイ基板８０側に配置される場合もある。
【００３７】
そして、ＴＦＴアレイ基板８０と対向基板との間に液晶が注入されている。ＴＦＴアレイ基板８０と対向基板との外側には、偏光板が貼り付けられている。以上の様に液晶表示パネルは構成されている。
【００３８】
更に、以上の様に構成された液晶表示パネルの反視認側には、位相差板などの光学フィルムを介して、バックライトユニットが配設される。また、液晶表示パネルとこれら周辺部材は、樹脂や金属などからなるフレーム内に適宜収納される。本実施の形態１の液晶表示装置は以上の様に構成されている。
【００３９】
続いて、本実施の形態１の液晶表示装置の表示動作について簡単に説明する。画素電極と対向電極との電界によって、液晶が駆動される。即ち、基板間の液晶の配向方向が変化し、液晶を通過する光量が変化する。具体的には、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、印加される表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができる。即ち、画像として視認される光量を制御することができる。なお、この一連の動作で、蓄積容量８８については表示電圧の保持に寄与する。
【００４０】
次に、本実施の形態１の液晶表示装置に用いられるＴＦＴの構成について、図２を用いて説明する。図２は、実施の形態１に係るＴＦＴの構成を示した断面図である。本実施の形態１に係るＴＦＴは、逆スタガ型の微結晶半導体ＴＦＴである。このＴＦＴは、画素ＴＦＴ８６と駆動用ＴＦＴ８７とに用いられているが、以下では、画素ＴＦＴ８６を例にとって説明を行う。
【００４１】
図２において、ガラスや石英等の透明な絶縁性の基板１上には、所望の形状のゲート電極２が形成されている。ゲート電極２は、例えばＣｒ等の金属によって、約４００ｎｍの膜厚で形成されている。
【００４２】
ゲート電極２を覆うように、窒化膜を含むゲート絶縁膜３が形成されている。ゲート絶縁膜３の膜厚は、例えば３５０〜４５０ｎｍである。ここでは、ゲート絶縁膜３は、例えばシリコン窒化膜（ＳｉＮ膜）などの窒化膜によって形成されている。
【００４３】
そして、ゲート絶縁膜３の上には、半導体層４が形成されている。半導体層４は、ゲート絶縁膜３を介してゲート電極２と対向するよう島状に設けられている。半導体層４は、ゲート絶縁膜３上において、ゲート電極２からはみ出すように形成されていてもよい。
【００４４】
また、半導体層４は、微結晶半導体層４１と、微結晶半導体層４１の上に積層された非晶質半導体層４２とを含む。すなわち、半導体層４は、微結晶半導体層４１の上に非晶質半導体層４２が積層された積層構造を有している。半導体層４は、少なくともゲート絶縁膜３が含む窒化膜と接する界面部に、微結晶半導体層４１が形成されている。微結晶半導体層４１は、半導体層４のゲート絶縁膜３側に配設されている。なお、微結晶半導体層４１の上に積層された非晶質半導体層４２により、ＴＦＴのオフ電流の抑制が可能である。ここでは、微結晶半導体層４１として、例えば、ｉ型の微結晶シリコン（ｉ型ｕｃ−Ｓｉ）が約３０ｎｍの膜厚で形成されている。また、非晶質半導体層４２として、例えば、ｉ型の非晶質シリコン（ｉ型ａ−Ｓｉ）が１３０〜１５０ｎｍの膜厚で形成されている。
【００４５】
ここで、微結晶半導体層４１には、前述した従来のＴＦＴと同様、窒素が含まれている。この窒素は、前述したようにゲート絶縁膜３からの拡散によるもので、ゲート絶縁膜３との界面から離れるに従って濃度が減少するよう微結晶半導体層４１に含有されている。
【００４６】
さらに、本実施の形態１においては、微結晶半導体層４１に、通常自然に取り込まれるレベルよりも極めて高いレベルで酸素が含まれている。この酸素は、特に、電流パスとなるチャネルが形成される、微結晶半導体層４１のゲート絶縁膜３との界面付近（約１０〜１５ｎｍ）において、窒素よりも高い濃度で含有されている。詳細については後述するが、このように微結晶半導体層４１が少なくともゲート絶縁膜３との界面付近において、ゲート絶縁膜３からの拡散により含有された窒素よりも高濃度の酸素を含むことによって、閾値電圧のマイナスオフセットを抑制することができる。
【００４７】
ただし、ゲート絶縁膜３との界面に含有される酸素濃度が２×１０２１ｃｍ−３を超えると、ＴＦＴの移動度が減少するとともに、応答特性に関連するスイングファクター（Ｓ値）が大きくなる。これは、Ｓｉに対する酸素濃度が、酸化シリコンの組成比（Ｏ／Ｓｉ＝２）より十分に低いものの、界面近傍において部分的に発生する酸素クラスタや、酸素起因によって発生する欠陥が電子の移動を妨げるため、と考えられる。このようにゲート絶縁膜３との界面に含有される酸素濃度が高濃度過ぎるとかえって特性が悪くなるため、酸素濃度はプロセスマージン等を考慮して１×１０２１ｃｍ−３以下とすることが好ましい。従って、微結晶半導体層４１に含有される酸素の濃度は、不純物として混入されるレベルである１〜５×１０１８ｃｍ−３よりも１桁〜２桁多い程度である。
【００４８】
また、微結晶半導体層４１には酸素が膜厚方向において所定の分布で含有されている。具体的には、ゲート絶縁膜３との界面から離れるに従って、酸素濃度が減少するように含有されている。ここでは、例えば、酸素濃度が、非晶質半導体層４２との界面で５×１０１９ｃｍ−３以下となるよう、ゲート絶縁膜３との界面から離れるに従って減少している。既述したが、微結晶半導体層４１と非晶質半導体層４２の界面には、バンドギャップ差に起因したエネルギー障壁や界面欠陥による高抵抗層が形成されやすい。本実施の形態１においては、ゲート絶縁膜３との界面から離れるに従って酸素濃度を減少させることで、微結晶半導体層４１と非晶質半導体層４２の界面抵抗上昇を防ぐ事ができる。従って、良好なオン電流を確保することができる。
【００４９】
このように構成された半導体層４の上に、オーミックコンタクト層６が形成されている。オーミックコンタクト層６は、ＴＦＴのチャネル領域５を除く半導体層４上の略全面に配設されている。オーミックコンタクト層６は、導電性不純物が導入された非晶質半導体層によって形成されている。ここでは、オーミックコンタクト層６は、例えばリン（Ｐ）等のｎ型不純物が高濃度にドーピングされた非晶質シリコン（ｎ＋型ａ−Ｓｉ）などによって、２０〜５０ｎｍの膜厚で形成されている。
【００５０】
半導体層４のうち、オーミックコンタクト層６に対応する半導体層４の領域は、ソース・ドレイン領域となる。具体的には、図２中の左側のオーミックコンタクト層６に対応する半導体層４の領域がソース領域となる。そして、図２中の右側のオーミックコンタクト層６に対応する半導体層４の領域がドレイン領域となる。このように、ＴＦＴを構成する半導体層４の両側にはソース・ドレイン領域が形成されている。そして、半導体層４のソース・ドレイン領域に挟まれた領域がチャネル領域５となる。半導体層４のチャネル領域５上には、オーミックコンタクト層６は形成されていない。
【００５１】
オーミックコンタクト層６の上に、ソース電極７ａとドレイン電極７ｂとが形成されている。具体的には、半導体層４のソース領域側のオーミックコンタクト層６上に、ソース電極７ａが形成されている。そして、ドレイン領域側のオーミックコンタクト層６の上に、ドレイン電極７ｂが形成されている。このように、逆スタガ型の微結晶半導体ＴＦＴが構成されている。そして、ソース電極７ａ及びドレイン電極７ｂは、半導体層４のチャネル領域５の外側へ延在するように形成されている。すなわち、ソース電極７ａ及びドレイン電極７ｂは、オーミックコンタクト層６と同様、半導体層４のチャネル領域５上には形成されない。ソース電極７ａ及びドレイン電極７ｂは、例えば、膜厚約５０ｎｍのＣｒ膜の上に、膜厚約３００ｎｍのＡｌ−Ｓｉ−Ｃｕ膜が積層された積層膜によって形成されている。
【００５２】
ソース電極７ａ、ドレイン電極７ｂ、及び半導体層４を覆うように、保護絶縁膜８が設けられている。この保護絶縁膜８には、ドレイン電極７ｂに到達するコンタクトホールＣＨ１が開口されている。ここでは、保護絶縁膜８は、例えば、膜厚約３００ｎｍシリコン窒化膜によって形成されている。
【００５３】
そして、保護絶縁膜８の上に、コンタクトホールＣＨ１を介してドレイン電極７ｂと接続する画素電極２６が設けられている。画素電極２６は、ＩＴＯなどの透明導電膜によって形成されている。
【００５４】
上記のように構成された本実施の形態１のＴＦＴのＩｄ−Ｖｇ曲線を図３に示す。図３は、実施の形態１に係るＴＦＴのＩｄ−Ｖｇ特性曲線を示すグラフである。なお、図３に示すＩｄ−Ｖｇ曲線は、図１４に示すＩｄ−Ｖｇ曲線と同様、ａ−ＳｉＴＦＴの電圧−電流特性で規格化したものである。図３に示すように、本実施の形態１のＴＦＴでは、負のオフセットが解消されていることがわかる。このため、良好なＴＦＴを得ることができる。
【００５５】
次に、本実施の形態１に係るＴＦＴの製造方法について、図４を用いて説明する。図４は、実施の形態１に係るＴＦＴの製造工程を示す断面図である。なお、図４の各図は、図２に対応する箇所における製造工程毎の断面図である。
【００５６】
まず、ガラスや石英などの透明な絶縁性の基板１上に、ゲート電極２となる導電膜を成膜する。ゲート電極２となる導電膜には、例えばＣｒ等の金属を用いることができる。例えば、ＤＣマグネトロンスパッタ法などにより、ゲート電極２となる導電膜としてＣｒを約４００ｎｍの厚さで基板１全面に成膜する。この膜厚は、デバイス特性を満たす導電性が得られれば良いので、用いる金属種により膜厚を変化させても構わない。しかし、閾値電圧やＯＮ特性、移動度は、ゲート絶縁膜３の表面モフォロジィが悪くなると低下する。ゲート絶縁膜３の表面モフォロジィは下層の表面状態に依存する為、プロセスを含めてゲート電極２となる導電膜の成膜条件を最適化しておく必要がある。ここでは、Ｃｒターゲットを用い、Ａｒ（アルゴン）ガスによりスパッタリングする。スパッタ条件は、Ａｒ（アルゴン）ガス１００ｓｃｃｍ、圧力０．１４Ｐａ、電力１．０ｋｗ、温度２００℃とする。
【００５７】
続いて、写真製版工程により、成膜した導電膜の上にレジストパターンを形成する。そして、このレジストパターンをマスクとしたエッチング工程を行い、ゲート電極２となる導電膜を所望の形状にパターニングする。その後、レジストパターンを除去する。これにより、図４（ａ）に示すようにゲート電極２が形成される。
【００５８】
次に、ゲート電極２を覆うように、ゲート絶縁膜３、微結晶半導体層４１、非晶質半導体層４２、及びオーミックコンタクト層６を、この順に成膜する。プラズマＣＶＤ法などにより、これらを基板１全面に成膜する。ゲート絶縁膜３にはシリコン窒化膜などの窒化膜を用いることができる。また、例えば、微結晶半導体層４１にはｉ型ｕｃ−Ｓｉ、非晶質半導体層４２にはｉ型ａ−Ｓｉ、オーミックコンタクト層６にはｎ＋型ａ−Ｓｉをそれぞれ用いることができる。
【００５９】
ここでは、まず、ゲート絶縁膜３としてシリコン窒化膜を成膜する。具体的には、Ｎ２、ＳｉＨ４、ＮＨ３ガスの混合ガスを導入して、成膜温度２００℃、ＮＨ３／ＳｉＨ４ガス流量比が５、高周波電力密度０．１〜０．３Ｗ／ｃｍ２、圧力８０〜１３０Ｐａで、膜厚が３５０〜４５０ｎｍとなるように成膜する。次に、一旦ガスを排気した後、Ｈ２ガスを導入して排気するステップを数回繰り返す。これは、シリコン窒化膜の成膜時に用いたガスを残留させないためである。
【００６０】
十分にガスの排気が完了した後、微結晶半導体層４１を成膜する。本実施の形態１では、酸素を含む微結晶半導体層４１を成膜する。微結晶半導体層４１成膜のベースとなる条件は、成膜温度２００℃、高周波電力密度０．１〜０．３Ｗ／ｃｍ２、圧力１００〜２００Ｐａ、Ｈ２ガスとＳｉＨ４ガスの流量比（Ｈ２／ＳｉＨ４比）２５０〜３５０とする。更に、酸素供給ガスとして、Ｈｅ等の希ガスで希釈されたＣＯ２ガスを、ＳｉＨ４に対して０．２〜１．０％となるように導入し、プラズマ放電を開始する。一定時間経過後にＣＯ２ガスを切り、放電を継続して膜厚が３０ｎｍとなるように成膜する。
【００６１】
この時、段階的にＣＯ２ガスの流量を減少させてもよい。そうする事で、ゲート絶縁膜３界面から微結晶半導体層４１の膜厚方向に向って酸素濃度が減少する微結晶半導体層４１を成膜することができる。またこのとき、ＣＯ２ガスの導入時間とＳｉＨ４に対する濃度とにより、膜中酸素濃度を決定する。これにより、電流パスとなるチャネルが形成される、微結晶半導体層４１のゲート絶縁膜３との界面付近（約１０〜１５ｎｍ）に、窒素より高い密度で酸素が分布するように調整することができる。また、この際、微結晶半導体層４１に含有される酸素の最大濃度が１×１０２１ｃｍ−３以下となるよう調整を行う。なお、微結晶半導体層４１に取り込まれる窒素濃度は、微結晶半導体層４１成膜の際のパワー密度や圧力条件によって変わるため、その状況に応じてＣＯ２ガス量を調整すれば良い。
【００６２】
なお、ここでは酸素供給ガスとしてＣＯ２を選択したが、Ｎ２ＯやＯ２などのガスでもかまわない。ただし、Ｏ２はＳｉＨ４との反応性が高く、チャンバに導入する前のガス配管内で反応すると反応により形成された酸化物により異物発生の原因となる。そのため、酸素供給ガスとしてＯ２を選択する場合は、チャンバまでＳｉＨ４と混合しないようにすることが重要である。また希釈ガスにＨｅを用いたが、その他の希ガスでもかまわない。本実施の形態１において成膜時に入る希ガスは微量なため、シリコン結晶化率などの微結晶半導体層４１への影響はない。また、ゲート絶縁膜３界面へのスパッタダメージの懸念もない。
【００６３】
このように、本実施の形態１では、ＳｉＨ４、Ｈ２を含む主成分ガスと、ＣＯ２、Ｎ２Ｏ、Ｏ２のうちから選択された１つ以上を希ガスで希釈した酸素供給ガスとを少なくとも用いることで、微結晶半導体層４１に酸素を含有させる。含有された酸素は、シリコンサイトに入ったＮの未結合手（ダングリングボンド）と結合して、電子発生を抑制する。すなわち、プラズマＣＶＤ法でゲート絶縁膜３上に微結晶半導体層４１を成膜する際、下層のゲート絶縁膜３から拡散してくるＮがシリコン結晶サイトに入ることで自由電子を発生させる現象を、６価の元素である酸素を用いて防止することができる。これにより、閾値電圧のマイナスオフセットを抑制することが可能となる。
【００６４】
微結晶半導体層４１を成膜後、非晶質半導体層４２を成膜する。ここでは、成膜温度２００℃、圧力１５０〜３００Ｐａ、高周波電力０．０２〜０．０６Ｗ／ｃｍ２、Ｈ２／ＳｉＨ４の流量比を３〜５として、膜厚が１３０〜１５０ｎｍとなるように成膜する。この非晶質半導体層４２によって、ＴＦＴのオフ電流の抑制が可能である。また、非晶質半導体層４２により、後工程や外気からの不純物が微結晶半導体層４１に侵入することを防止でき、微結晶半導体層４１の劣化を抑制することができる。
【００６５】
非晶質半導体層４２の成膜後、連続してオーミックコンタクト層６を成膜する。ここでは、オーミックコンタクト層６として、リンドープしたｎ＋型ａ−Ｓｉ膜を形成する。具体的には、成膜温度２００℃、圧力１５０〜３００Ｐａ、高周波電力０．０２〜０．０６Ｗ／ｃｍ２、ガス流量比ＰＨ３／ＳｉＨ４／Ｈ２＝１：１００：１６００として、膜厚が２０〜５０ｎｍとなるように成膜する。
【００６６】
その後、写真製版工程により、オーミックコンタクト層６の上に所望の形状のレジストパターンを形成する。そして、このレジストパターンをマスクとしたエッチング工程により、オーミックコンタクト層６、非晶質半導体層４２、及び微結晶半導体層４１をパターニングする。その後、レジストパターンを除去する。これにより、図４（ｂ）に示すように、オーミックコンタクト層６、非晶質半導体層４２、及び微結晶半導体層４１からなる積層膜がアイランド状にパターニングされる。
【００６７】
ここで、上記のようにして形成された微結晶半導体層４１内の酸素と窒素の濃度分布を図５に示す。図５は、実施の形態１に係るＴＦＴのＳＩＭＳによる酸素と窒素の濃度分布プロファイルである。ＳＩＭＳ（２次イオン質量分析）はＣＡＭＥＣＡ社製のＩＭＳ−６Ｆを用い、一次イオンとしてセシウムを使用している。図５に示すプロファイルは、微結晶半導体層４１成膜時に、酸素供給ガスとしてＣＯ２ガスを、Ｈｅで１０００ｐｐｍに希釈し、２０ｓｃｃｍ添加したものである。
【００６８】
なお、図５において、窒化膜はゲート絶縁膜３、ｕｃ−Ｓｉは微結晶半導体層４１、ａ−Ｓｉは非晶質半導体層４２、そしてｎ型ａ−Ｓｉはオーミックコンタクト層６をそれぞれ指す。図５に示すように、ゲート絶縁膜３との界面付近の微結晶半導体層４１には、濃度約２×１０２０ｃｍ−３の酸素がドープされている。一方、ゲート絶縁膜３との界面付近の微結晶半導体層４１に取り込まれている窒素の濃度は、約６×１０１９ｃｍ−３である。すなわち、酸素は、微結晶半導体層４１に、ゲート絶縁膜３との界面から２０ｎｍの膜厚範囲において窒素より高密度で含まれていることが図５から明らかである。酸素は、Ｓｉ密度と比較すると極めて少量であるから、酸化シリコンを形成して不動化する事もない。
【００６９】
次に、オーミックコンタクト層６、非晶質半導体層４２、及び微結晶半導体層４１からなる積層膜のパターンを覆うように、ソース電極７ａ及びドレイン電極７ｂとなる導電膜を成膜する。ソース電極７ａ及びドレイン電極７ｂとなる導電膜には、Ｃｒ膜の上にＡｌ−Ｓｉ−Ｃｕ膜が積層された積層膜を用いることができる。ここでは、ＤＣマグネトロンスパッタ法などにより、Ｃｒ膜とＡｌ−Ｓｉ−Ｃｕ膜とを順次基板１全面に成膜する。それぞれの膜のスパッタ条件は以下のとおりである。Ｃｒ膜は、Ａｒガス１００ｓｃｃｍ、圧力０．１４Ｐａ、ＤＣ電力１．０ｋｗ、温度２００℃で、膜厚が約５０ｎｍとなるように成膜する。また、Ａｌ−Ｓｉ−Ｃｕ膜は、Ａｒガス１００ｓｃｃｍ、圧力０．１４Ｐａ、ＤＣ電力１．０ｋｗ、温度８０℃の条件で、膜厚が約３００ｎｍとなるように成膜する。
【００７０】
続いて、写真製版工程により、成膜した導電膜の上にレジストパターンを形成する。そして、このレジストパターンをマスクとしたエッチング工程を行い、この導電膜を所望の形状にパターニングする。その後、レジストパターンを除去する。これにより、図４（ｃ）に示すように、ソース電極７ａ及びドレイン電極７ｂが形成される。
【００７１】
次に、形成したソース電極７ａ及びドレイン電極７ｂをマスクとしてエッチングを行う。具体的には、ソース電極７ａ又はドレイン電極７ｂに覆われずに露出した部分のオーミックコンタクト層６を深さ方向に全部除去し、その下の非晶質半導体層４２を深さ方向に一部除去する。すなわち、アイランド状にパターニングされたオーミックコンタクト層６、非晶質半導体層４２、及び微結晶半導体層４１からなる積層膜に対して、ソース電極７ａ及びドレイン電極７ｂをマスクとして用いて、所定のエッチング量だけエッチングを行う。これにより、図４（ｃ）に示すように、ソース電極７ａとドレイン電極７ｂの間の非晶質半導体層４２が露出し、ソース電極７ａとドレイン電極７ｂとの間にチャネル領域５が設けられた半導体層４が形成される。また、オーミックコンタクト層６が、半導体層４のチャネル領域５を挟んでソース領域とドレイン領域とに分離される。
【００７２】
なお、上記説明では、オーミックコンタクト層６、非晶質半導体層４２、及び微結晶半導体層４１からなる積層膜に対する所定エッチング量のエッチングは、ソース電極７ａ及びドレイン電極７ｂをマスクとして行ったが、ソース電極７ａ及びドレイン電極７ｂをパターニングする際に用いたレジストパターンをマスクとして行ってもよい。すなわち、ソース電極７ａ及びドレイン電極７ｂをパターニングする際に用いたレジストパターンを残した状態で、オーミックコンタクト層６、非晶質半導体層４２、及び微結晶半導体層４１からなる積層膜に対して所定エッチング量のエッチングを行ってから、このレジストパターンを除去してもよい。以上の工程を経て本実施の形態１に係るＴＦＴが完成する。
【００７３】
その後、画素スイッチング用の画素ＴＦＴ８６を形成する場合には、これらの上に、ＴＦＴ素子全体を保護するための保護絶縁膜８を成膜する。例えば、プラズマＣＶＤ法などにより、保護絶縁膜８としてシリコン窒化膜を基板１全面に成膜する。ここでは、成膜温度２８０℃、高周波電力密度０．１〜０．３Ｗ／ｃｍ２、圧力８０〜１３０Ｐａ、成膜ガスＮ２、ＳｉＨ４、ＮＨ３、の混合ガスを用いて、膜厚が約３００ｎｍとなるように成膜する。続いて、写真製版工程により、保護絶縁膜８の上にレジストパターンを形成する。そして、このレジストパターンをマスクとして保護絶縁膜８のエッチング工程を行い、ドレイン電極７ｂに到達するコンタクトホールＣＨ１を形成する。コンタクトホールＣＨ１に対応する領域は保護絶縁膜８が除去されており、ドレイン電極７ｂが露出している。
【００７４】
次に、保護絶縁膜８の上に、画素電極２６を形成するための透明導電膜を成膜する。例えば、スパッタリング法により、ＩＴＯなどの透明導電膜を基板１全面に成膜する。そして、成膜した透明導電膜上に、写真製版工程によりレジストパターンを形成する。そして、このレジストパターンをマスクとしたエッチング工程により、この透明導電膜を所望の形状にパターニングする。その後、レジストパターンを除去する。これにより、図４（ｄ）に示すように、コンタクトホールＣＨ１を介してドレイン電極７ｂに接続する画素電極２６が形成される。最後に、製造過程における各プラズマダメージを緩和するため、２５０℃〜３００℃の温度で３０ｍｉｎ〜６０ｍｉｎの間熱処理を行う。
【００７５】
なお、上記説明した写真製版工程及びエッチング工程により、画素ＴＦＴ８６以外の構成要素、例えば、駆動用ＴＦＴ８７、ゲート配線８９、蓄積容量配線９１、ソース配線９０、蓄積容量８８、及び外部端子などが同時に形成される。以上の工程を経て、図１に示したＴＦＴアレイ基板８０が完成する。
【００７６】
このように製造されたＴＦＴアレイ基板８０は、カラーフィルターや対向電極を有する対向基板（不図示）と、スペーサーを介して、一対の基板として貼り合わせる。そして、その間隙に液晶を注入し、液晶層が挟持された液晶表示パネルをバックライトユニットに取り付ける。以上の工程を経て、本実施の形態１の液晶表示装置が完成する。
【００７７】
以上のように、本実施の形態１では、微結晶半導体層４１を成膜する際に、主成分ガスであるＳｉＨ４，Ｈ２に、Ｎ２Ｏ，ＣＯ２，Ｏ２等の酸素供給ガスを微量添加することで、微結晶半導体層４１に酸素を含有させる。そして、電流パスとなるチャネルが形成される、微結晶半導体層４１のゲート絶縁膜３との界面付近（約１０〜１５ｎｍ）において、酸素を窒素より高濃度で含有させる。これにより、含有された酸素が、下層のゲート絶縁膜３から拡散してくるＮの未結合手と結合し、自由電子が発生する現象を防止することができる。よって、閾値電圧のマイナスオフセットを抑制することができる。また、本実施の形態１では、従来の対策方法で問題となっていた光リーク電流増大やオフ電流増大を発生させることなく、閾値電圧のマイナスオフセットを抑制することができる。従って、画素ＴＦＴ８６と駆動用ＴＦＴ８７のどちらにも好適に適用できる。このように、信頼性の高い電気的特性を実現できる薄膜トランジスタ、その製造方法、及び表示装置を提供することが可能である。
【００７８】
さらに、微結晶半導体層４１を成膜する際に、酸素供給ガスの流量を段階的に減少させることで、ゲート絶縁膜３との界面から離れるに従って酸素濃度を減少させることができる。これにより、微結晶半導体層４１と非晶質半導体層４２の界面抵抗上昇を抑制でき、良好なオン電流を確保することができる。
【００７９】
実施の形態２．
本実施の形態２に係るＴＦＴの構成について説明をする。本実施の形態２に係るＴＦＴの基本的な構成は、図２に示した実施の形態１と略同じである。ただし、本実施の形態２では、実施の形態１と異なるゲート絶縁膜３が形成されている。具体的には、本実施の形態２のゲート絶縁膜３は、フッ素（Ｆ）を含有する窒化膜によって形成されている。ここでは、Ｆを含むシリコン窒化膜によって、ゲート絶縁膜３が形成されている。
【００８０】
Ｆを含有する窒化膜は、実施の形態１のゲート絶縁膜３のようにＦを含まない窒化膜と比較すると、膜密度が疎になっているため、ゲート絶縁膜３中のＮ量が減少する。また、この窒化膜がシリコン窒化膜である場合は、含有されたＦによりＳｉ−Ｆ結合が形成されることから、Ｓｉ−Ｎ結合が減少する。そのため、ゲート絶縁膜３中のＮ量がさらに減少する。このように、Ｆを含有させることによってゲート絶縁膜３中のＮ量を減少させることができるため、ゲート絶縁膜３からの拡散によって微結晶半導体層４１に含まれる窒素の量を減少させることができる。
【００８１】
すなわち、本実施の形態２では、微結晶半導体層４１に、実施の形態１よりも低濃度の窒素が含まれていることになる。従って、微結晶半導体層４１には、実施の形態１と同様、少なくとも前記窒化膜との界面付近において、酸素が窒素よりも高い濃度で含有されているが、この酸素は実施の形態１よりも低濃度でよい。換言すると、実施の形態１において含有される酸素の濃度に上限・下限があることを説明したが、本実施の形態２では微結晶半導体層４１へ拡散するＮを減少させることで、この酸素濃度の下限を引き下げ、デバイス製造上のマージンを更に確保することができるものである。
【００８２】
さらに、酸素は、実施の形態１と同様、ゲート絶縁膜３との界面から離れるに従って酸素濃度が減少するよう微結晶半導体層４１に含有されている。そのため、本実施の形態２では、実施の形態１よりも微結晶半導体層４１と非晶質半導体層４２の界面抵抗上昇を抑制することが可能である。本実施の形態２のＴＦＴのその他の構成は、図２に示した実施の形態１のＴＦＴと同様であるため説明を省略する。
【００８３】
続いて、本実施の形態２に係るＴＦＴの製造方法について説明する。まず、実施の形態１と同様、基板１の上に、所望の形状のゲート電極２を形成する。次に、ゲート電極２を覆うように、ゲート絶縁膜３、微結晶半導体層４１、非晶質半導体層４２、及びオーミックコンタクト層６を、この順に成膜する。プラズマＣＶＤ法などにより、これらを基板１全面に成膜する。ゲート絶縁膜３にはシリコン窒化膜（ＳｉＮ膜）などの窒化膜を用いることができる。また、例えば、微結晶半導体層４１にはｉ型ｕｃ−Ｓｉ、非晶質半導体層４２にはｉ型ａ−Ｓｉ、オーミックコンタクト層６にはｎ＋型ａ−Ｓｉをそれぞれ用いることができる。
【００８４】
まず、ゲート絶縁膜３としてシリコン窒化膜を成膜する。本実施の形態２においては、プラズマＣＶＤ法などによりゲート絶縁膜３を成膜する際、主成分ガスであるＳｉＨ４、ＮＨ３、Ｎ２の混合ガスに、ＳｉＦ４、Ｃ２Ｆ６、Ｃ３Ｆ８、ＳＦ６、ＣＦ４などからなるフッ素系ガス（フッ素化合物ガス）を添加することに特徴がある。これらフッ素系ガスをＳｉＨ４に対して微量に添加した場合、形成されるシリコン窒化膜の誘電率が減少する。絶縁膜においては、誘電率と膜密度が互いに関係を有しており、誘電率の減少と共に密度が下がっていくことが知られている。
【００８５】
ここで、プラズマ法を用いてシリコン窒化膜を成膜するとき、導入されたＳｉＨ４とＮＨ３がプラズマ中で分解され、成膜前駆体であるＳｉＨ２（ＮＨ２）とＳｉＨ３が生成される。そして、それらが基板に拡散して反応し、ＳｉＮ膜が形成されると考えられている。一方、フッ素系ガスを添加した場合、フッ素（Ｆ）ラジカルが上記前駆体と反応することで、ＳｉＨ２（ＮＨ２）とＳｉＨ３の反応が妨げられる。そのため、単位体積中のＮとＳｉが減少し、疎なＳｉＮ膜になると推定している。またこの時、Ｓｉ−Ｆの結合も一部形成される。このように、膜密度が疎になるとともに、Ｓｉ−Ｆ結合が形成されることから、窒化膜中のＮ量が減少する。
【００８６】
図６に、ＳｉＨ４ガス流量に対するＣＦ４ガス添加量を変化させたときの、成膜されるＳｉＮ膜の誘電率の変化を示す。ＳｉＨ４ガス流量に対するＣＦ４添加量が増えると、成膜されるＳｉＮ膜の誘電率が下がっていくことが、図６から確認できる。これは、ＳｉＨ４ガス流量に対するＣＦ４添加量が増加すると、膜密度が低くなるのでＳｉＮ中のＮ濃度が下がるためである。すなわち、フッ素系ガスの流量を増加させると、それに伴って成膜される膜がポーラスとなる。このことを考慮し、Ｎが微結晶半導体層４１に拡散しやすい状態であれば、その状態に合わせて適宜フッ素系ガスの流量を調節することで、対応可能である。すなわち、ゲート絶縁膜３成膜時に添加するフッ素系ガスの流量は、微結晶半導体層４１へ拡散する窒素の濃度に応じて、適宜調整してよい。ただし、フッ素系ガスの添加量を増加させすぎるとエッチング作用が強く働く事になり、膜中に欠陥が生じ始める。また、膜厚の均一性も悪くなるので注意が必要である。
【００８７】
例えば、Ｆ含有シリコン窒化膜の成膜条件は、ＳｉＨ４ガスに対してＣＦ４ガスを１０％添加し、ＮＨ３／ＳｉＨ４比を５、圧力８０〜１３０Ｐａ、ＲＦパワーの密度を０．３〜０．８Ｗ／ｃｍ２とし、膜厚が約３５０〜４００ｎｍとなるように成膜する。応力などの膜質制御のため、ゲート絶縁膜３の成膜に用いる主成分ガスであるＳｉＨ４、ＮＨ３、Ｎ２の混合ガスに、Ｈ２やＨｅを加えてもよい。なお、パワー密度が実施の形態１よりも高くなっているのは、フッ素系ガスは分解しにくいためである。この時成膜されるＦ含有ＳｉＮ膜の誘電率は約５．８であり、実施の形態１のＳｉＮ膜の誘電率６．８よりも低い値となる。次に、一旦ガスを排気した後、Ｈ２ガスで導入して排気するステップを数回繰り返す。
【００８８】
十分にガスの排気が完了した後、実施の形態１と同様、微結晶半導体層４１と非晶質半導体層４２とオーミックコンタクト層６とを連続成膜する。そして、写真製版工程及びエッチング工程を経て、オーミックコンタクト層６、非晶質半導体層４２、及び微結晶半導体層４１からなる積層膜をアイランド状にパターニングする。以降の工程については実施の形態１と同様であるため、説明を省略する。
【００８９】
ここで、上記のようにして形成された微結晶半導体層４１内の酸素と窒素の濃度分布を図７に示す。図７は、実施の形態２に係るＴＦＴのＳＩＭＳによる酸素と窒素の濃度分布プロファイルである。なお、図７には、酸素及び窒素の濃度分布プロファイルとともに、フッ素の２次イオンプロファイルも併せて示されている。
【００９０】
図７に示すように、微結晶半導体層４１のゲート絶縁膜３との界面付近におけるＮ濃度は、約１．６×１０１９ｃｍ−３である。図５に示した実施の形態１の濃度分布プロファイルと比較すると、本実施の形態２では微結晶半導体層４１へのＮの拡散が抑制されていることが分かる。また、Ｆも微結晶半導体層４１内に拡散している。
【００９１】
なお、本実施の形態２のＴＦＴにおいては信頼性も問題ない事から、Ｆ添加に起因したゲート絶縁膜３中の欠陥は発生していないと考えられる。ここで、特許文献１では、窒化膜上にＳｉＦ４ガスでプラズマ処理を行っており、結果として本実施の形態２と同様にＦを含んだ窒化膜（特許文献１中では中間層と記載）が形成される事が予想される。ところが、特許文献１では窒化膜表面を後処理によって変化させるため、中間層の最表面にプラズマダメージが残り、ゲート界面に欠陥を生じさせやすい。一方、本実施の形態２では成膜時にＦを添加する事で、欠陥発生を抑制しながらポーラスな状態のＳｉＮ膜を形成することができる。このポーラス化と、Ｓｉ−Ｆ結合形成によるＳｉ−Ｎ結合の減少とによって、ゲート絶縁膜３の膜中窒素が減少する。その結果、微結晶半導体層４１に拡散するＮ量を減少させる事ができる。
【００９２】
以上のように、本実施の形態２では、ＳｉＨ４、ＮＨ３、Ｎ２を含む主成分ガスと、ＳｉＦ４、Ｃ２Ｆ６、Ｃ３Ｆ８、ＳＦ６、ＣＦ４のうちから選択された１つ以上のフッ素系ガスとを少なくとも用いることで、フッ素を含有するゲート絶縁膜３を成膜する。これにより、ゲート絶縁膜３中のＮ量が減少し、微結晶半導体層４１へのＮ拡散を抑制することができる。従って、実施の形態１と同様、光リーク電流増大やオフ電流増大を発生させることなく、閾値電圧のマイナスオフセットを抑制することができる。従って、画素ＴＦＴ８６と駆動用ＴＦＴ８７のどちらにも好適に適用できる。このように、信頼性の高い電気的特性を実現できる薄膜トランジスタ、その製造方法、及び表示装置を提供することが可能である。
【００９３】
また、本実施の形態２では、微結晶半導体層４１に含有させる酸素の濃度を下げることが可能となるので、微結晶半導体層４１と非晶質半導体層４２の界面抵抗上昇が抑制でき、製品を製造するうえで、マージンを持ったプロセスとすることが可能である。さらに、信頼性も問題ない事から、Ｆ添加に起因したゲート絶縁膜３中の欠陥は発生していないと考えられる。
【００９４】
なお、上述した本実施の形態２の微結晶半導体ＴＦＴは、例えばフォトセンサ内蔵のＴＦＴアレイ基板に用いる事で、Ｓ／Ｎ比（シグナル／ノイズ比）を高くすることができ、ダイナミックレンジの確保が可能となる。フォトセンサ内蔵のＴＦＴアレイ基板は、例えば、フォトセンサを内蔵した液晶表示装置などの光電変換装置に用いられる。この光電変換装置においては、表示信号の駆動用以外にも、フォトセンサ内の素子などを駆動する駆動用ＴＦＴが用いられており、このような駆動用ＴＦＴに対して本実施の形態２の微結晶半導体ＴＦＴを適用することもできる。ここで、フォトセンサ内蔵のＴＦＴアレイ基板の構成について、図８を用いて説明する。図８は、実施の形態２に係るフォトセンサ内蔵のＴＦＴアレイ基板の構成を示す断面図である。
【００９５】
図８において、ガラス基板などの透明な絶縁性の基板１上に、上述した本実施の形態２のＴＦＴ５０が形成されている。具体的には、基板１上にゲート電極２が形成され、このゲート電極２を覆うように、Ｆを含有した窒化膜を含むゲート絶縁膜３が形成されている。そして、ゲート絶縁膜３の上には、酸素を含有した微結晶半導体層４１と、この微結晶半導体層４１上に積層された非晶質半導体層４２とを含む半導体層４が形成されている。さらに、半導体層４上には、オーミックコンタクト層６を介してソース電極７ａとドレイン電極７ｂとが形成されている。
【００９６】
このように構成された逆スタガ型の微結晶半導体ＴＦＴ５０を覆うように、保護絶縁膜８が第１のパッシベーション膜として形成されている。この第１のパッシベーション膜である保護絶縁膜８は、酸化膜によって形成されていても良いが、ここではゲート絶縁膜３と同様、Ｆを含有したシリコン窒化膜によって形成されていることが好ましい。そして、第１のパッシベーション膜である保護絶縁膜８の上に、フォトダイオード５１が設けられている。フォトダイオード５１は、下部電極１０、光電変換層１１、及び上部電極１２を備えている。
【００９７】
下部電極１０は、保護絶縁膜８に設けられたコンタクトホールＣＨ１を介してドレイン電極７ｂと接続するよう、保護絶縁膜８上に形成されている。この下部電極１０上に、光電変換層１１が形成されている。光電変換層１１は、基板１側から順に、例えばリン（Ｐ）等がドープされたｎ型ａ−Ｓｉ膜１１１、ｉ型ａ−Ｓｉ膜１１２、及び、例えばボロン（Ｂ）等がドープされたｐ型ａ−Ｓｉ膜１１３が順次積層された３層積層構造を有している。そして、光電変換層１１の上に、酸化インジウムを含む透明電極である上部電極１２が形成されている。このように構成されたフォトダイオード５１は、受光した光を電荷に変換する。
【００９８】
これら上部電極１２、光電変換層１１、及び下部電極１０を覆うように、第２のパッシベーション膜１３が形成されている。第２のパッシベーション膜１３は、フォトダイオード５１及びＴＦＴ５０を被覆するように、基板１上の略全面に設けられている。そして、第２のパッシベーション膜１３の表面から、ソース電極７ａに到達するコンタクトホールＣＨ２と、上部電極１２に到達するコンタクトホールＣＨ３とが設けられている。
【００９９】
第２のパッシベーション膜１３上には、コンタクトホールＣＨ２を介してソース電極７ａと接続するデータ線１４が設けられている。また、第２のパッシベーション膜１３上には、コンタクトホールＣＨ３を介して上部電極１２と接続するバイアス線１５が設けられている。データ線１４及びバイアス線１５は金属材料によって形成されている。データ線１４は、フォトダイオード５１において変換された電荷を読み出すための配線である。バイアス線１５は、光が当たらないときにＯＦＦ状態を作るため、フォトダイオード５１に逆バイアスを供給する。さらに、第２のパッシベーション膜１３上には、ＴＦＴ５０を遮光するための遮光層１６が形成されている。遮光層１６は、データ線１４及びバイアス線１５と同じ層によって形成されている。
【０１００】
そして、データ線１４、バイアス線１５、及び遮光層１６を覆うように、第３のパッシベーション膜１７が形成されている。この第３のパッシベーション膜１８上に、第４のパッシベーション膜１８がさらに形成されている。第４のパッシベーション膜１８は、表面が平坦な膜であり、例えば有機樹脂などからなる。
【０１０１】
このように、本実施の形態２のＴＦＴ５０を用いたフォトセンサ内蔵のＴＦＴアレイ基板では、下部電極１０の下層に位置する下層絶縁膜（第１のパッシベーション膜及び第２のパッシベーション膜１３）のうち、少なくとも第１のパッシベーション膜である保護絶縁膜８は低誘電率を有するＦ含有のＳｉＮ膜である。そのため、下層絶縁膜とのカップリング容量が下がり、センサのＳ／Ｎ比が高くなる。よって、ノイズを減少できる。従って、微結晶半導体ＴＦＴ５０のオフセット改善とともに、フォトセンサのノイズ改善を実現することが可能となる。
【０１０２】
実施の形態３．
本実施の形態３に係るＴＦＴの構成について、図９を用いて説明する。図９は、実施の形態３に係るＴＦＴの構成を示した断面図である。実施の形態２では、ゲート絶縁膜３はフッ素を含有する窒化膜の単層であったが、本実施の形態３は、ゲート絶縁膜３がフッ素を含有する窒化膜を含む積層膜としたものである。本実施の形態３では、実施の形態２と異なる構成のゲート絶縁膜３が形成されているのみであり、それ以外の構成については実施の形態２と同様であるため説明を省略する。
【０１０３】
図９に示すように、ゲート絶縁膜３は、フッ素を含まない第１窒化膜３１と、第１窒化膜３１の上に形成されたフッ素を含む第２窒化膜３２とを含む。すなわち、ゲート絶縁膜３は、フッ素を含まない第１窒化膜３１の上にフッ素を含む第２窒化膜３２が積層された積層構造を有している。第１窒化膜３１は、ゲート電極２を覆うように、基板１上の略全面に形成されている。一方、第２窒化膜３２は、微結晶半導体層４１と略同じ形状を有しており、第１窒化膜３１上の一部のみに形成されている。そして、第２窒化膜３２の上に、半導体層４が形成されている。すなわち、第２窒化膜３２は、第１窒化膜３１と微結晶半導体層４１との間に設けられている。ここでは、例えば、膜厚約３００〜３５０ｎｍのＦを含むシリコン窒化膜によって、第１窒化膜３１が形成されている。また、例えば、膜厚約５０〜１００ｎｍのＦを含まないシリコン窒化膜によって、第２窒化膜３１が形成されている。
【０１０４】
このように、ゲート絶縁膜３は、微結晶半導体層４１と接する部分に形成された、フッ素を含有する第２窒化膜３２を含むゲート絶縁膜３が形成されている。そのため、微結晶半導体層４１との界面付近におけるゲート絶縁膜３中のＮ量を減少させることができる。従って、実施の形態２と同様、ゲート絶縁膜３からの拡散によって微結晶半導体層４１に含まれる窒素の量を減少させることができる。
【０１０５】
また、フッ素を含んだポーラスな第１窒化膜３１の下にフッ素を含まない第２窒化膜３２を積層させたことで、フッ素を含む窒化膜を用いることが原因となり発生するゲート絶縁膜３の誘電率の低下を抑制できる。従って、実施の形態２よりもゲート耐圧を向上できる。第１窒化膜３１と第２窒化膜３２の膜厚を適宜調整することで、ゲート絶縁膜３のゲート耐圧を所望の値とすることが可能である。
【０１０６】
さらに、本実施の形態３では、このような構成とすることで、ソース電極７ａ及びドレイン電極７ｂの材料として、実施の形態２では選択が困難であったＡｌやＡｌ合金などの耐腐食性の低い金属を用いることが可能である。その理由については後述する。従って、配線抵抗の低い、高速応答が可能なＴＦＴとすることができる。
【０１０７】
続いて、本実施の形態３に係るＴＦＴの製造方法について説明する。まず、実施の形態２と同様、基板１の上に、所望の形状のゲート電極２を形成する。次に、本実施の形態では、ゲート電極２を覆うように、ゲート絶縁膜３として、第１窒化膜３１と第２窒化膜３２とをこの順に成膜する。プラズマＣＶＤ法などにより、これらを基板１全面に成膜する。第１窒化膜３１には、フッ素を含まない、シリコン窒化膜などの窒化膜を用いることができる。また、第２窒化膜３２には、フッ素を含む、シリコン窒化膜などの窒化膜を用いることができる。ここでは、第１窒化膜３１は、実施の形態１のゲート絶縁膜３と同様の条件で成膜する。また、第２窒化膜３１は、実施の形態２のゲート絶縁膜３と同様の条件で成膜する。
【０１０８】
第２窒化膜３２成膜後、実施の形態２と同様、微結晶半導体層４１、非晶質半導体層４２、及びオーミックコンタクト層６をこの順に成膜する。その後、写真製版工程により、オーミックコンタクト層６の上に所望の形状のレジストパターンを形成する。そして、このレジストパターンをマスクとしたエッチング工程により、本実施の形態３では、オーミックコンタクト層６、非晶質半導体層４２、微結晶半導体層４１、及び第２窒化膜３２をパターニングする。すなわち、本実施の形態３では、オーミックコンタクト層６、非晶質半導体層４２、及び微結晶半導体層４１とともに、その下の第２窒化膜３２に対しても完全に除去されるようにエッチングを行う。その後、レジストパターンを除去する。これにより、オーミックコンタクト層６、非晶質半導体層４２、微結晶半導体層４１、及び第２窒化膜３２からなる積層膜がアイランド状にパターニングされる。
【０１０９】
このように、表面に露出する部分の第２窒化膜３２を除去しておくと、後続の工程におけるＡｌ系配線のＦによる腐食を防止することができる。これは次のような理由による。Ｆはプロセス工程中のウエット処理や水洗などで、フッ化水素酸を生じさせ、Ａｌなど耐腐食性の低い金属配線を腐食させてしまう。そのため、Ｆを含む第２窒化膜３２は、膜中に、Ａｌなど耐腐食性の低い金属配線を腐食する要因を含むことになる。しかし、本実施の形態３では、表面に露出する部分の第２窒化膜３２が除去されているので、後続の工程におけるＡｌ系配線のＦによる腐食を防止することができる。
【０１１０】
次に、オーミックコンタクト層６、非晶質半導体層４２、微結晶半導体層４１、及び第２窒化膜３２からなる積層膜のパターンを覆うように、ソース電極７ａ及びドレイン電極７ｂとなる導電膜を成膜する。本実施の形態３では、ソース電極７ａ及びドレイン電極７ｂとなる導電膜には、上述した理由から、ＡｌやＡｌ合金など、抵抗の低い金属を耐腐食性が低くても用いることができる。もちろんそれ以外の金属を用いてもよい。そして、写真製版工程及びエッチング工程を経て、成膜した導電膜を所望の形状にパターニングし、ソース電極７ａ及びドレイン電極７ｂを形成する。以降の工程については実施の形態１、２と同様であるため、説明を省略する。
【０１１１】
以上のように、本実施の形態３では、フッ素を含まない第１窒化膜３１と、この第１窒化膜３１上のうち微結晶半導体層４１と接する部分に形成されたフッ素を含む第２窒化膜３２とを含むゲート絶縁膜３が形成されている。これにより、ゲート絶縁膜３の微結晶半導体層４１との界面付近のＮ量を減少させることができ、微結晶半導体層４１へのＮ拡散を抑制することができる。従って、実施の形態１、２と同様、光リーク電流増大やオフ電流増大を発生させることなく、閾値電圧のマイナスオフセットを抑制することができる。このように、信頼性の高い電気的特性を実現できる薄膜トランジスタ、その製造方法、及び表示装置を提供することが可能である。
【０１１２】
また、実施の形態２と同様、微結晶半導体層４１に含有させる酸素の濃度を下げることが可能となるので、微結晶半導体層４１と非晶質半導体層４２の界面抵抗上昇が抑制でき、製品を製造するうえで、マージンを持ったプロセスとすることが可能である。さらに、本実施の形態３では、ゲート絶縁膜３の一部にフッ素を含む窒化膜を用いるため、ゲート絶縁膜３の誘電率低下を抑制でき、実施の形態２よりもゲート耐圧を向上できる。また、ソース電極７ａ及びドレイン電極７ｂを形成する際、表面に第２窒化膜３２が露出しない構成となっているため、ＡｌやＡｌ合金などの耐腐食性の低い金属を用いることができる。従って、配線抵抗が低く、高速応答が可能なＴＦＴを実現することができる。
【０１１３】
なお、本実施の形態３では、フッ素を含有する窒化膜を含む積層膜からなるゲート絶縁膜３の一構成例について説明をしたが、ゲート絶縁膜３は、少なくとも微結晶半導体層４１と接する部分に、フッ素を含む窒化膜３２が形成された構成であれば、いずれの構成でもよい。例えば、ソース電極７ａ及びドレイン電極７ｂなどとして耐腐食性の低い金属配線を用いない場合などでは、第２窒化膜３２は第１窒化膜３１上の略全面に積層される構成のゲート絶縁膜３としてもよい。
【０１１４】
実施の形態４．
本実施の形態４に係るＴＦＴの構成について説明をする。本実施の形態４に係るＴＦＴの基本的な構成は、図２に示した実施の形態１と略同じである。ただし、本実施の形態４では、実施の形態１と異なるゲート絶縁膜３と、実施の形態１と異なる微結晶半導体層４１とが形成されている。
【０１１５】
具体的には、本実施の形態４では、Ｎ／Ｓｉ組成比が１．０以下のＳｉＮ膜によってゲート絶縁膜３が形成されている。なお、本実施の形態４のゲート絶縁膜３には、実施の形態２、３と異なり、フッ素は含まれていない。一般的な窒化膜のＮ／Ｓｉ組成比は１．３３であり、実施の形態１においてゲート絶縁膜３として用いたＳｉＮ膜のＮ／Ｓｉ比は約１．３である。本実施の形態４では、ゲート絶縁膜３としてＮ／Ｓｉ組成比が１．０以下と実施の形態１よりも小さいＳｉＮ膜を用いることによって、ゲート絶縁膜３中のＮ量を減少させることができる。従って、微結晶半導体層４１へのＮ拡散を効果的に抑制することが可能となる。
【０１１６】
すなわち、本実施の形態４では、微結晶半導体層４１に、実施の形態１よりも低濃度の窒素が含まれていることになる。また、本実施の形態４の微結晶半導体層４１は、通常自然に取り込まれる程度の酸素が含まれたもので、実施の形態１のように極めて高いレベルで含まれたものでなくてよい。
【０１１７】
ここで、ゲート絶縁膜３のＮ／Ｓｉ組成比を小さくしたときのＴＦＴの閾値電圧の変化について、図１０を用いて説明する。図１０は、ゲート絶縁膜３のＮ／Ｓｉ組成比とＴＦＴの閾値電圧の関係を示すグラフである。図１０に示すように、Ｎ／Ｓｉ組成比が１．０以下のゲート絶縁膜３を用いると、ＴＦＴの閾値電圧は約２〜３Ｖとなることが分かる。閾値電圧が２Ｖ以上のとき、Ｖｇ＝０Ｖ時のソース・ドレイン電流はＶｇ＝２０Ｖ時のソース・ドレイン電流値の約１０−５倍と低くなるので、駆動回路に用いられる駆動用ＴＦＴ８７として使用することが可能となる。
【０１１８】
また、我々は、ゲート絶縁膜３のＮ／Ｓｉ組成比を下げると、その上層に形成する微結晶半導体層４１の結晶化率が改善される事を見出した。これについて、図１１を用いて説明をする。図１１は、ゲート絶縁膜３のＮ／Ｓｉ組成比と、ゲート絶縁膜３上に形成される微結晶半導体層４１の結晶化率の関係を示すグラフである。なお、図１１に示す結晶化率は、レーザーラマンによる測定から算出したものである。結晶化率の具体的な算出の方法は以下のとおりである。例えば、微結晶半導体層４１が微結晶シリコンの場合、レーザーラマンによる測定において、５２０ｃｍ−１付近に結晶Ｓｉピーク（Ｉｃ）、５０５ｃｍ−１付近にＳｉ結晶粒界ピーク（Ｉｂ）、４８０ｃｍ−１付近にａ−Ｓｉのピーク（Ｉａ）が現れる。それら各ピークの高さを、次の（１）式に入れて結晶化率を求める。
結晶化率＝（Ｉｃ＋Ｉｂ）／（Ｉｃ＋Ｉｂ＋Ｉａ）×１００（％）    ・・・（１）
【０１１９】
図１１に示すように、ＳｉＮ膜のＮ／Ｓｉ組成比が減少するにしたがって、微結晶半導体層４１の結晶化率が上昇していく様子が分かる。そして、微結晶半導体層４１の結晶化率は、ＳｉＮ膜のＮ／Ｓｉ組成比が１．０付近まで小さくなると、飽和する傾向が見られる。なお、Ｎ／Ｓｉ組成比が小さくなると結晶化率が上昇する理由は、次のように考えられる。Ｎ／Ｓｉ組成比が小さくなると、Ｓｉに対してＮが減少することから、シリコンのダングリングボンドが増加する。そして、そのダングリングボンドが、微結晶半導体層４１形成の際に結晶核として働く為と考えられる。
【０１２０】
このように、本実施の形態４では、ゲート絶縁膜３としてＮ／Ｓｉ組成比１．０以下のＳｉＮ膜を用いることで、微結晶半導体層４１に拡散するＮを抑制するとともに、微結晶半導体層４１の結晶化率を改善することができる。
【０１２１】
ここで、ゲート絶縁膜３のＮ／Ｓｉ組成比を変更して作成したＴＦＴの移動度の増減について、図１２を用いて説明する。図１２は、ゲート絶縁膜のＮ／Ｓｉ組成比と、ＴＦＴの移動度の関係を示すグラフである。図１２では、Ｎ／Ｓｉ組成比１．３のときの移動度を基準値とし、異なるＮ／Ｓｉ組成比のときの移動度をその基準値との比で表したものである。なお、ＴＦＴの微結晶半導体層４１には、上述したように、通常自然に取り込まれる程度の酸素が含まれたものを用いている。
【０１２２】
ＴＦＴの移動度は、Ｎ／Ｓｉ組成比が１．１より低くなると、Ｎ／Ｓｉ比が１．３のときよりも高くなっていることが図１２から分かる。すなわち、本実施の形態４のように、Ｎ／Ｓｉ組成比を一般的な値から１．０以下まで下げたものをゲート絶縁膜３として用いると、ＴＦＴの移動度を高めることができる。このように、本実施の形態４では、ゲート絶縁膜３としてＮ／Ｓｉ組成比１．０以下のＳｉＮ膜を用いることで、微結晶半導体層４１の結晶化率を改善することができ、結果として、ＴＦＴの移動度を高めることが可能となる。
【０１２３】
なお、このようにＮ／Ｓｉ組成比が１．０以下のＳｉＮ膜をゲート絶縁膜３として形成するには、実施の形態１と異なる成膜条件でゲート絶縁膜３を形成すればよい。具体的には、ＮＨ３／ＳｉＨ４ガス流量比を実施の形態１と異なるものにすればよい。ＳｉＮ膜を成膜する際の主成分ガスであるＮ２、ＳｉＨ４、ＮＨ３の混合ガスのうち、ＳｉＨ４、ＮＨ３の流量比を変化させると、成膜されるＳｉＮ膜のＮ／Ｓｉ組成比を変化させる事ができる。図１３は、ＮＨ３／ＳｉＨ４ガス流量比と成膜されるＳｉＮ膜のＮ／Ｓｉ比の関係を示すグラフである。なお、図１３に示すグラフは、その他の成膜パラメータとして、圧力１３０Ｐａ、ＲＦパワー密度０．２Ｗ／ｃｍ２、温度２００℃としたものである。
【０１２４】
図１３に示すように、ＮＨ３／ＳｉＨ４ガス流量比が小さくなるに従って、Ｎ／Ｓｉ組成比が小さくなり、ＳｉＮ膜中のＮ濃度が減少していくのが分かる。そして、ＮＨ３／ＳｉＨ４流量比が２より小さくなると、Ｎ／Ｓｉ組成比が０．９４〜１．０程で飽和する傾向がある。従って、ゲート絶縁膜３として、Ｎ／Ｓｉ組成比が１．０以下のＳｉＮ膜を成膜するには、ＮＨ３／ＳｉＨ４ガス流量比を２以下とすればよい。このように、本実施の形態４では、実施の形態２、３と異なり、フッ素を添加せずにＳｉＮ膜のＮを減少させることが可能である。
【０１２５】
なお、成膜方法や選択するガスを変更することで、この値よりもさらにＮ／Ｓｉ組成比を下げることが可能である。例えば、ＮＨ３を使わずにＳｉＨ４とＮ２のみでＳｉＮ膜を成膜した場合には、Ｎ／Ｓｉ組成比を０．５以下にまで低下させることも可能とされる。ただし、ＳｉＮ膜の抵抗率は、そのＮ／Ｓｉ組成比に関係している。すなわち、ＳｉＮ膜は、Ｎ／Ｓｉ組成比が下がると抵抗率が低くなり、絶縁性が低下することが知られている。ＳｉＮ膜は、Ｎ／Ｓｉ組成比が０．９〜１であれば、抵抗率は５×１０１１Ωｃｍ以上の十分な絶縁性を示す。従って、上述したように、ＮＨ３／ＳｉＨ４ガス流量比を２以下として成膜されたＳｉＮ膜であれば、Ｎ／Ｓｉ組成比が０．９４〜１．０となるので、十分な絶縁性を有する。
【０１２６】
また、本実施の形態４では、実施の形態１と異なる成膜条件で、微結晶半導体層４１を成膜すればよい。具体的には、実施の形態１では、成膜の際に酸素供給ガスを導入したが、本実施の形態４ではこの酸素供給ガスを導入しないで成膜を行う。このように、本実施の形態４のＴＦＴの製造方法は、ゲート絶縁膜３と微結晶半導体層４１の成膜工程が実施の形態１と異なるのみで、それ以外の製造工程は実施の形態１と同様であるため説明を省略する。
【０１２７】
以上のように、本実施の形態４では、ゲート絶縁膜３を成膜する際に、主成分ガスであるＳｉＨ４、ＮＨ３、Ｎ２の混合ガスのうち、ＮＨ３／ＳｉＨ４ガス流量比を２以下とすることで、Ｎ／Ｓｉ組成比１．０以下のゲート絶縁膜３を形成している。これにより、ゲート絶縁膜３中のＮ量が減少し、微結晶半導体層４１へのＮ拡散を効果的に抑制することができる。従って、実施の形態１と同様、光リーク電流増大やオフ電流増大を発生させることなく、閾値電圧のマイナスオフセットを抑制することができる。従って、画素ＴＦＴ８６と駆動用ＴＦＴ８７のどちらにも好適に適用できる。このように、信頼性の高い電気的特性を実現できる薄膜トランジスタ、その製造方法、及び表示装置を提供することが可能である。
【０１２８】
また、ゲート絶縁膜３のＮ／Ｓｉ組成比を１．０以下とすることで、閾値のオフセット抑制に加え、より結晶性の高い良質な微結晶半導体層４１をも得ることができる。従って、ＴＦＴの信頼性が向上する。
【０１２９】
ここで、本実施の形態４では、微結晶半導体層４１は、通常自然に取り込まれる程度の酸素が含まれたものを用いる場合について例示的に説明を行ったが、実施の形態１と同様の極めて高いレベルで酸素が含まれたものであってもよい。すなわち、実施の形態４は、実施の形態１と組み合わせることもできるし、実施の形態１と組み合わせなくてもよい。ただし、本実施の形態４を実施の形態１と組み合わせることで、閾値のオフセット抑制マージンをさらに増やすことができ、製造をより安定化させる事ができる。
【０１３０】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態では、本発明にかかる微結晶半導体ＴＦＴを主に液晶表示装置に適用した例について説明したが、本発明はこれに限られるものではない。例えば、有機ＥＬや電子ペーパーなどの、液晶以外の表示材料を用いた表示装置であってもよい。さらに、本発明にかかる微結晶半導体ＴＦＴは、表示装置に限らず、光電変換装置や半導体装置など他のデバイスにおいても好適に適用することができる。
【符号の説明】
【０１３１】
１  基板、２  ゲート電極、３  ゲート絶縁膜、４  半導体層、
５  チャネル領域、６  オーミックコンタクト層、
７ａ  ソース電極、７ｂ  ドレイン電極、８  保護絶縁膜、
１０  下部電極、１１  光電変換層、１２  上部電極、
１３  第２のパッシベーション膜、１４  データ線、
１５  バイアス線、１６  遮光層、
１７  第３のパッシベーション膜、
１８  第４のパッシベーション膜、２６  画素電極、
３１  第１窒化膜、３２  第２窒化膜、
４１  微結晶半導体層、４２  非晶質半導体層、
５０  ＴＦＴ、５１  フォトダイオード、
８０  ＴＦＴアレイ基板、８１  表示部、８２  額縁領域、
８３  走査信号駆動回路、８４  表示信号駆動回路、
８５  画素、８６  画素ＴＦＴ、８７  駆動用ＴＦＴ、
８８  蓄積容量、８９  ゲート配線、９０  ソース配線、
９１  蓄積容量配線、９２  外部配線、９３  ＩＣチップ、
９５  プリント基板、１１１  ｎ型ａ−Ｓｉ膜、
１１２  ｉ型ａ−Ｓｉ膜、１１３  ｐ型ａ−Ｓｉ膜、
ＣＨ１〜ＣＨ３  コンタクトホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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