(57)【特許請求の範囲】
【請求項１】
基準電源電圧が供給される第１の電源線と、
内部回路に接続される第２の電源線と、
前記第１の電源線と前記第２の電源線との接続を制御する制御回路と、
前記制御回路に接続され、前記接続を制御する制御信号を供給する制御信号線と、
前記制御回路内に設けられ、前記制御信号線がその制御端子に接続されるトランジスタと、
前記トランジスタが形成される半導体基板と、
前記半導体基板の上方の配線層に形成され、前記トランジスタの第１の端子と前記第１の電源線とを接続する第１の配線と、
前記半導体基板の上方の配線層に形成され、前記トランジスタの第２の端子と前記第２の電源線とを接続する第２の配線と、
前記半導体基板の上方の配線層で、かつ、前記トランジスタの制御端子の上方に配置されて、前記制御信号線と一体に形成される第３の配線と、
前記第２の配線の上方に形成され、前記制御信号線に接続される第４の配線と、を備えることを特徴とする電源制御装置。
【請求項２】
基準電源電圧が供給される第１の電源線と、
内部回路に接続される第２の電源線と、
前記第１の電源線と前記第２の電源線との接続を制御する制御回路と、
前記制御回路に接続され、前記接続を制御する制御信号を供給する制御信号線と、
前記制御回路内に設けられ、前記制御信号線がその制御端子に接続されるトランジスタと、
前記トランジスタが形成される半導体基板と、
前記半導体基板の上方の配線層に形成され、前記トランジスタの第１の端子と前記第１の電源線とを接続する第１の配線と、
前記半導体基板の上方の配線層に形成され、前記トランジスタの第２の端子と前記第２の電源線とを接続する第２の配線と、
前記半導体基板の上方の配線層で、かつ、前記トランジスタの制御端子の上方に配置されて、前記制御信号線と一体に形成される第３の配線と、
前記第３の配線の上方で、前記第２の電源線と一体に形成される第５の配線と、を備えることを特徴とする電源制御装置。
【請求項３】
前記第２の配線と前記第３の配線は、同一配線層上に形成されることを特徴とする請求項１または２に記載の電源制御装置。
【請求項４】
前記第２の配線と前記第３の配線との距離は、前記第１の配線と前記第３の配線との距離より小さいことを特徴とする請求項１乃至３のいずれかに記載の電源制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電源制御装置に関する。
【背景技術】
【０００２】
近年、半導体技術の発展に伴い、半導体集積回路の大規模化・高機能化が進んでいる。一方で、ポータブル機器やセンサーネットワーク等では、待機時の電力削減が強く求められる。半導体集積回路に複数の内部回路が搭載されている場合でも、全ての内部回路が常時動作しているわけではない。そのため、動作していない内部回路への電源供給を止めることで、低消費電力化を実現できる。
【０００３】
しかしながら、回路への電源を非供給状態から供給状態に切り替えるときに、大きなラッシュカレントが流れるという問題がある。ラッシュカレントにより、電源電圧が変動して動作中の他の内部回路に悪影響を与えたり、ゲート破壊を引き起こしたりすることがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２４５４０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ラッシュカレントを抑えて、電源電圧の供給・非供給を切り替えることができる電源制御装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態によれば、電源制御装置は、第１の電源線と、第２の電源線と、制御回路と、制御信号線と、半導体基板と、第１の配線と、第２の配線と、第３の配線と、第４の配線と、を備える。第１の電源線は、基準電源電圧が供給される。第２の電源線は、内部回路に接続される。制御回路は、前記第１の電源線と前記第２の電源線との接続を制御する。制御信号線は、前記制御回路に接続され、前記接続を制御する制御信号を供給する。半導体基板は、前記トランジスタが形成される。第１の配線は、前記半導体基板の上方の配線層に形成され、前記トランジスタの第１の端子と前記第１の電源線とを接続する。第２の配線は、前記半導体基板の上方の配線層に形成され、前記トランジスタの第２の端子と前記第２の電源線とを接続する。第３の配線は、前記半導体基板の上方の配線層で、かつ、前記トランジスタの制御端子の上方に配置されて、前記制御信号線と一体に形成される。第４の配線は、前記第２の配線の上方に形成され、前記制御信号線に接続される。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体集積回路１００の概略ブロック図。
【図２】電源制御装置２００のレイアウトの一例を示す図。
【図３】図２のＡＡ’断面図。
【図４】電源制御装置２００の動作を示す波形図。
【図５】電源制御装置２０１のレイアウトの一例を示す図。
【図６】図５のＢＢ’断面図。
【発明を実施するための形態】
【０００８】
以下、実施形態について、図面を参照しながら具体的に説明する。
【０００９】
（第１の実施形態）
図１は、第１の実施形態に係る電源制御装置２００を含む半導体集積回路１００の概略ブロック図である。半導体集積回路１００は、内部回路１５０と、電源制御装置２００とを備えている。電源制御装置２００は制御信号ＰＥ（Power Enable）に応じて内部回路１５０に電源を供給するか否かを切り替えるものである。
【００１０】
電源制御装置２００は、入力電源線（第１の電源線）１と、１または複数のＰＭＯＳ（P-type Metal-Oxide-Semiconductor）トランジスタ２と、出力電源線（第２の電源線）３と、制御信号線４と、バッファ５と、容量Ｃ０と、各素子および電源線を接続する配線とを有する。
【００１１】
入力電源線１には、半導体集積回路１００の外部に設けられる電源装置（不図示）から電源電圧ＶＤＤが供給される。各トランジスタ２のソース（第１の端子）は入力電源線１に、ゲート（制御端子）は制御信号線４に、ドレイン（第２の端子）は出力電源線３にそれぞれ接続される。出力電源線３は内部回路１５０の電源端子に接続されている。
【００１２】
トランジスタ２、バッファ５および容量Ｃ０は制御回路１０を構成し、入力電源線１と出力電源線２との接続を制御する。トランジスタ２のゲートには、制御信号線４から供給される制御信号ＰＥが入力される。制御信号ＰＥがロウであれば、トランジスタ２はオンし、そのソース・ドレイン間が導通する。これにより、入力電源線１から出力電源線３へ電源電圧ＶＤＤが供給され、さらに、出力電源線３から内部回路１５０へ電源電圧ＶＤＤが供給され、内部回路１５０が動作する。一方、制御信号ＰＥがハイであれば、トランジスタ２はオフし、そのソース・ドレイン間は遮断する。これにより、入力電源線１から出力電源線３への電源電圧ＶＤＤの供給が遮断され、内部回路１５０は動作しなくなり、半導体集積回路１００の消費電力を低減できる。
【００１３】
バッファ５は、入力制御信号ＰＥ０を駆動して、制御信号ＰＥを生成する。バッファ５の駆動力は、トランジスタ２の数や後述する合成容量Ｃｔを考慮し、トランジスタ２にゲートリーク電流が流れる場合であっても、確実にトランジスタ２がオンするよう設計される。また、容量Ｃ０は制御信号線４と出力電源線３との間に接続され、制御信号ＰＥが急激に変化して大きなラッシュカレントが流れるのを抑制する。
【００１４】
図２は、電源制御装置２００のレイアウトの一例を示す図であり、図３は図２のＡＡ’断面図である。なお、図２ではバッファ５を省略している。
【００１５】
ゲートＧ、ドレイン領域Ｄおよびソース領域Ｓを含むトランジスタ２はシリコン等の半導体基板上１０に形成される。制御信号線４は第１配線層（ＭＥＴＡＬ１）に形成される。入力電源線１および出力電源線３は、第１配線層のさらに上方の配線層に設けられた第２配線層（ＭＥＴＡＬ２）に形成される。そして、電源制御装置２００は第１〜第３の配線Ｗ３を有する。第１配線は第１配線層に形成され、トランジスタ２のソース領域Ｓと入力電源線１とを、コンタクトＣ１およびビアＶ１を介して接続する。第２の配線Ｗ２は第１配線層に形成され、トランジスタ２のドレイン領域Ｄと出力電源線３とを、ビアＶ２およびコンタクトＣ２を介して接続する。また、トランジスタ２のゲートＧと制御信号線４はコンタクトＣ３を介して接続されている。
【００１６】
さらに、本実施形態の特徴の１つとして、第３の配線Ｗ３は、トランジスタ２のゲートＧの上方で、制御信号線４と一体に第１配線層に形成される。
【００１７】
半導体基板１０と第１配線層との間や、第１配線層と第２配線層との間には、ＳｉＯ２等の層間絶縁膜（不図示）が形成される。そのため、第３の配線Ｗ３と第２の配線Ｗ２との間に容量Ｃｄが、第３の配線Ｗ３と第１の配線Ｗ１との間に容量Ｃｓがそれぞれ形成される。したがって、第３の配線Ｗ３と接続される制御信号線４と、第２の配線Ｗ２と接続される出力電源線３との間には、合成容量Ｃｔ＝容量Ｃ０＋容量Ｃｄが形成される。すなわち、容量Ｃ０より大きな合成容量Ｃｔが形成される。
【００１８】
次に、電源制御装置２００の動作を説明する。図４（ａ）は、電源制御装置２００の各部の電圧波形図であり、同（ｂ）は、入力電源線１からトランジスタ２を介して出力電源線３に流れる電流を示す図である。
【００１９】
時刻ｔ０以前では、制御信号ＰＥがハイであり、出力電源線３には電源電圧ＶＤＤが供給されていない。そして、時刻ｔ０で、内部回路１５０に対する電源電圧ＶＤＤの供給を開始すべく、制御信号ＰＥの電圧がハイから低下し始めたとする。時刻ｔ１で、制御信号ＰＥの電圧がトランジスタ２の閾値電圧より低くなると、トランジスタ２は徐々にオンし、入力電源線１から出力電源線３へ電流が流れる。その結果、出力電源線３の電圧が上昇する。
【００２０】
出力電源線３は合成容量Ｃｔの一端に接続されている。そのため、出力電源線３の電圧上昇に伴い、合成容量Ｃｔの他端に接続される制御信号ＰＥの電圧の低下は緩やかになる。したがって、トランジスタ２はすぐには完全なオン状態とはならず、徐々にオンする。よって、図４（ｂ）に示すように、時刻ｔ１付近で大きなラッシュカレントが流れることはない。
【００２１】
出力電源線３の電圧は徐々に上昇し、時刻ｔ２付近でほぼ電源電圧ＶＤＤに達すると、制御信号ＰＥの電圧も低下し、やがて時刻ｔ３でロウに達する。これにより、トランジスタ２が完全にオンし、入力電源線１から出力電源線３に電源電圧ＶＤＤが安定的に供給され、内部回路１５０が動作する。
【００２２】
時刻ｔ０〜ｔ１，ｔ１〜ｔ２，ｔ２〜ｔ３の各期間における制御信号ＰＥの変化は、合成容量Ｃｔの大きさに依存する。すなわち、合成容量Ｃｔが大きいほど制御信号ＰＥの変化は緩やかになり、結果として、内部回路１５０に対する電源電圧ＶＤＤの供給を開始する際のラッシュカレントを抑制できる。
【００２３】
本実施形態では、容量Ｃｄが、第３の配線Ｗ３と第２の配線Ｗ２間に、これらと同じ第１配線層に形成されるため、容量Ｃ０が小さくても合成容量Ｃｔを大きくすることができる。また、容量Ｃｄのみで十分にラッシュカレントを抑制できる場合は、容量Ｃ０を設けなくてもよい。これにより回路面積を節約できる。
【００２４】
なお、図２および図３では、第２の配線Ｗ２と第３の配線Ｗ３との距離と、第１の配線Ｗ１と第３の配線Ｗ３との距離が等しい例を示しているが、デザインルール上許容されるのであれば、第３の配線Ｗ３を第２の配線Ｗ２に近づけてもよい。これにより容量Ｃｄをさらに大きくできる。
【００２５】
このように、第１の実施形態では、第３の配線Ｗ３が、トランジスタ２のゲートの上方で、制御信号線４と一体に形成されるので、制御信号線４と出力電源線３との間に容量Ｃｄが形成される。したがって、制御信号ＰＥの変化が緩やかになり、ラッシュカレントを抑制できる。しかも、第３配線はトランジスタ２の上方に形成されるため、回路面積を節約できる。
【００２６】
（第２の実施形態）
上述した第１の実施形態は、第１および第２の配線Ｗ１，Ｗ２と同一配線層上に第３の配線Ｗ３を設けて、制御信号線４と出力電源線３との間に容量Ｃｄを形成するものであった。これに対し、第２の実施形態は、これらの配線層より上の配線層にも配線を設け、さらに合成容量Ｃｔを大きくするものである。
【００２７】
図５は、電源制御装置２０１のレイアウトの一例を示す図であり、図６は図５のＢＢ’断面図である。図５および図６では、図２および図３とそれぞれ共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
【００２８】
本実施形態の電源制御装置２０１は、第１〜第３の配線Ｗ１〜Ｗ３に加え、第４〜第６の配線Ｗ４〜Ｗ６を有する。第４の配線Ｗ４は、第２の配線Ｗ２の上方の第２配線層に形成され、ビアＶ４を介して制御信号線４に接続される。第５の配線Ｗ５は、第３の配線Ｗ３の上方で、出力電源線３と一体に形成される。第６の配線Ｗ６は、第１の配線Ｗ１の上方の第２配線層に形成され、ビアＶ６を介して制御信号線４に接続される。
【００２９】
上述のように、第２の配線Ｗ２および第５の配線Ｗ５は出力電源線３に接続され、第３の配線Ｗ３、第４の配線Ｗ４および第６の配線Ｗ６は制御信号線４に接続される。その結果、図６に示すように、容量Ｃｄに加え、第４の配線Ｗ４と第２の配線Ｗ２との間に容量Ｃｄ１が、第４の配線Ｗ４と第５の配線Ｗ５との間に容量Ｃｄ２が、第５の配線Ｗ５と第６の配線Ｗ６との間に容量Ｃｄ３が、第３の配線Ｗ３と第５の配線Ｗ５との間に容量Ｃｄ４それぞれ形成される。その結果、合成容量Ｃｔ＝Ｃ０＋Ｃｄ＋Ｃｄ１＋Ｃｄ２＋Ｃｄ３＋Ｃｄ４となり、合成容量がさらに大きくなる。
【００３０】
このように、第２の実施形態では、第４〜第６の配線Ｗ４〜Ｗ６を、第１〜第３の配線Ｗ１〜Ｗ３の上方に形成するため、合成容量Ｃｔをより大きくでき、結果として、ラッシュカレントをさらに抑制できる。また、容量Ｃ０をさらに小さく形成することもできる。
【００３１】
なお、図５および図６では、第４の配線Ｗ４のみを形成してもよいし、第５の配線Ｗ５のみを形成してもよいし、第５および第６の配線Ｗ５，Ｗ６のみを形成してもよい。これらの場合でも、第１の実施形態より合成容量Ｃｔを大きくすることができる。また、第４〜第６配線より上の配線層上に配線を設けて、合成容量Ｃｔをさらに大きくしてもよい。
【００３２】
また、各実施形態では、電源電圧（基準電源電圧）と内部回路１５０との間に電源制御装置２００，２０１を設ける例を示したが、接地電圧（基準電源電圧）と内部回路１５０との間に電源制御装置２００，２０１を設けてもよい。この場合、ＰＭＯＳトランジスタ２ではなくＮＭＯＳトランジスタを用いるが、基本的な動作原理は同様である。
【００３３】
さらに、図２や図５等に示す配線の配置でなくても、制御信号線４と出力電源線３との間に容量が形成されるように、１または複数の配線（容量配線）を形成してもよい。
【００３４】
なお、請求項５に記載の電源制御装置において、前記第１の配線の上方に形成され、前記制御信号線に接続される第６の配線を備えてもよい。また、請求項１に記載の電源制御装置において、入力制御信号を駆動して前記制御信号を生成するバッファを備えていてもよい。また、電源制御装置は、基準電源電圧が供給される第１の電源線と、内部回路に接続される第２の電源線と、前記第１の電源線から前記第２の電源線へ前記基準電源電圧を供給するか否かを示す制御信号を供給する制御信号線と、前記制御信号線が制御端子と接続され、前記第１の電源線が入力端子に接続され、前記第２の電源線が出力端子に接続されるトランジスタと、前記制御信号線と、前記第２の電源線と、の間に容量が形成されるように形成される１または複数の容量配線と、を備えていてもよい。さらに、半導体集積回路は、内部回路と、前記内部回路に基準電源電圧を供給するか否かを制御する電源制御装置と、を備え、前記電源制御装置は、準電源電圧が供給される第１の電源線と、内部回路に接続される第２の電源線と、前記第１の電源線から前記第２の電源線へ前記基準電源電圧を供給するか否かを示す制御信号を供給する制御信号線と、前記制御信号線が制御端子と接続されるトランジスタと、前記トランジスタの入力端子と前記第１の電源線とを接続する第１の配線と、前記トランジスタの出力端子と前記第２の電源線とを接続する第２の配線と、前記トランジスタの制御端子の上方で、前記制御信号線と一体に形成される第３の配線と、を有してもよい。
【００３５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００３６】
１  入力電源線
２  ＰＭＯＳトランジスタ
３  出力電源線
４  制御信号線
５  バッファ
１０  制御回路
１００  半導体集積回路
１５０  内部回路
２００，２０１  電源制御装置
Ｗ１〜Ｗ６  配線
【図１】
0005404678.tif 000002
【図２】
0005404678.tif 000003
【図３】
0005404678.tif 000004
【図４】
0005404678.tif 000005
【図５】
0005404678.tif 000006
【図６】
0005404678.tif 000007