(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に位置し、半導体フィンと、前記半導体フィンの頂面および側壁上のゲート誘電体と、前記ゲート誘電体上のゲート電極と、前記ゲート電極の両側に位置する前記半導体フィンの一部と、エピタキシャル層とを含むソース/ドレイン領域と、を備えるFinFETと、
前記半導体フィンを上面から見た際に前記ソース/ドレイン領域の一部分と重畳し且つ前記ソース/ドレイン領域の一部分の真下に位置する部分を含み、半導体ストリップにより分離され、且つ、前記半導体ストリップに隣接し、第一頂面を有する一対の第一シャロートレンチアイソレーション(STI)領域と、
前記ゲート電極の真下に位置する部分を含み、前記半導体ストリップにより互いに分離され、且つ、前記半導体ストリップに隣接し、前記第一頂面よりも高い第二頂面を有する一対の第二STI領域と、を備え、
前記半導体ストリップは、前記半導体フィンの真下に位置し、前記半導体フィンと連続領域を形成し、且つ前記半導体フィンは前記第一頂面と前記第二頂面の上に位置し、前記半導体ストリップは前記前記第一頂面と前記第二頂面の下に位置する、
集積回路構造。
【請求項２】
更に、前記ゲート電極の側壁上に、ゲートスペーサを有し、前記ゲートスペーサは、前記第二STI領域の真上に位置することを特徴とする請求項１に記載の集積回路構造。
【請求項３】
前記半導体ストリップは、前記ゲート電極の真下にある第一ストリップ部分と、前記半導体フィンの前記ソース/ドレイン領域の真下に位置する第二ストリップ部分と、を備えることを特徴とする請求項１に記載の集積回路構造。
【請求項４】
前記ソース/ドレイン領域は、前記半導体フィンと同じ半導体材料から形成される中央部分を備え、前記エピタキシャル層は前記中央部分の頂面および側壁上に位置することを特徴とする請求項１に記載の集積回路構造。
【請求項５】
半導体基板と、
FinFETと、を備える集積回路構造であって、
前記FinFETは、
第一底部を有する第一フィン部分と、前記第一フィン部分に隣接し、前記第一底部より低い第二底部を有する第二フィン部分と、を有する半導体フィンと、
前記第一フィン部分の頂面および側壁上に位置し、前記第二フィン部分の上には形成されていないゲート誘電体と、
前記ゲート誘電体上にあるゲート電極と、
を備えることを特徴とする集積回路構造。
【請求項６】
更に、前記ゲート電極の側壁上に、ゲートスペーサを有し、前記ゲートスペーサは、前記第一フィン部分の真上に位置することを特徴とする請求項５に記載の集積回路構造。
【請求項７】
更に、
前記半導体フィンの真下に位置し、前記半導体フィンと連続領域を形成し、前記第一フィン部分の真下に位置する第一ストリップ部分と、前記第二フィン部分の真下に位置する第二ストリップ部分と、を備える半導体ストリップと、
前記第一ストリップ部分に隣接し、前記第一フィン部分の前記第一底部と同じ高さの第一頂面を有する第一シャロートレンチアイソレーション（STI）部分と、
前記第二ストリップ部分に隣接し、前記第二フィン部分の前記第二底部と同じ高さの、前記第一頂面より低い第二頂面を有する第二シャロートレンチアイソレーション（STI）部分と、
前記第二フィン部分の頂面および側壁上に位置し、前記第二STI部分の真上に位置する部分を有するエピタキシャル半導体層と、
を備えることを特徴とする請求項５に記載の集積回路構造。
【請求項８】
半導体基板と、
前記半導体基板上に位置し、半導体フィンと、前記半導体フィンの頂面および側壁上のゲート誘電体と、前記ゲート誘電体上のゲート電極と、前記ゲート電極の側壁上のゲートスペーサと、前記ゲート電極の両側に位置する前記半導体フィンの一部と、エピタキシャル層とを含むソース/ドレイン領域と、を備えるFinFETと、
前記半導体フィンの真下に位置し、前記半導体フィンと連続半導体領域を形成する半導体ストリップと、
前記半導体ストリップに隣接し、頂面が、前記ゲートスペーサの外壁に垂直に配列される段差を含むシャロートレンチアイソレーション（STI）領域と、
を備える集積回路構造。
【請求項９】
前記STI領域は、前記ゲート電極の真下に位置し、第一頂面を有する第一部分と、前記ソース/ドレイン領域の真下に位置し、前記第一頂面より低い第二頂面を有する第二部分と、を備えることを特徴とする請求項８に記載の集積回路構造。
【請求項１０】
前記ソース/ドレイン領域は、前記半導体フィンと同じ半導体材料からなる中央部分を備え、前記エピタキシャル層は前記中央部分の頂面および側壁上に位置することを特徴とする請求項８に記載の集積回路構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に関するものであって、特に、半導体フィン（semiconductor fin）とフィン型電界効果トランジスタ（Fin field-effect transistor、FinFET）、及び、その形成方法に関するものである。
【背景技術】
【０００２】
集積回路のスケールダウンと集積回路の高速化の厳しい要求の増加に伴い、トランジスタは、サイズが小さくなると共に、高い駆動電流を有することが必要である。よって、フィン型電界効果トランジスタ(FinFET)が発展している。FinFETのチャネルは、フィンの上表面に加えて、側壁部分を有するので、チャネル幅が増加する。トランジスタの駆動電流はチャネル幅に比例するので、FinFETの駆動電流は平面型トランジスタの駆動電流よりも増加する。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明は、半導体フィンとフィン型電界効果トランジスタ、及び、その形成方法を提供することを目的とする。
【課題を解決するための手段】
【０００４】
本発明の一態様によると、集積回路構造は、半導体基板と、半導体基板上のFinFETと、を含む。FinFETは、半導体フィンと、半導体フィンの頂面および側壁上のゲート誘電体と、ゲート誘電体上のゲート電極と、半導体フィンの一端に位置するソース/ドレイン領域と、を備える。一対の第一シャロートレンチアイソレーション(STI)領域は、ソース/ドレイン領域の一部分の真下に位置する部分を含み、一対の第一STI領域は、半導体ストリップにより分離され、且つ、半導体ストリップに隣接する。一対の第一STI領域は、更に、第一頂面を有する。一対の第二STI領域は、ゲート電極の真下に位置する部分を含み、一対の第二STI領域は、半導体ストリップにより互いに分離され、且つ、半導体ストリップに隣接する。一対の第二STI領域は、第一頂面より高い第二頂面を有する。
別の具体例も開示される。
【発明の効果】
【０００５】
ソースおよびドレイン領域の電流集中を減少させ、応力が印加されたソースおよびドレイン領域の体積の増加により、得られたFinFETのチャネル領域に印加された引っ張り応力、或いは、圧縮応力も増加する。更に、エピタキシャル半導体層の側壁面積が増加することにより、シリサイド領域中の電力集中効果も減少する。
【図面の簡単な説明】
【０００６】
【図１】実施の形態にかかる異なるフィン高さを有する半導体フィンの製造過程を示す断面図である。
【図２】実施の形態にかかる異なるフィン高さを有する半導体フィンの製造過程を示す断面図である。
【図３】実施の形態にかかる異なるフィン高さを有する半導体フィンの製造過程を示す断面図である。
【図４】実施の形態にかかる異なるフィン高さを有する半導体フィンの製造過程を示す断面図である。
【図５】実施の形態にかかる異なるフィン高さを有する半導体フィンの製造過程を示す断面図である。
【図６】実施の形態にかかる異なるフィン高さを有する半導体フィンの製造過程を示す断面図である。
【図７】実施の形態にかかる異なるフィン高さを有する半導体フィンの製造過程を示す断面図である。
【図８】実施の形態にかかる異なるフィン高さを有する半導体フィンの製造過程を示す断面図である。
【図９】実施の形態にかかる異なるフィン高さを有する半導体フィンの製造過程を示す断面図である。
【図１０】実施の形態にかかる異なるフィン高さを有する半導体フィンの製造過程を示す断面図である。
【図１１Ａ】他の実施の形態にかかるFinFETの製造過程を示す断面図である。
【図１１Ｂ】他の実施の形態にかかるFinFETの製造過程を示す断面図である。
【図１２】他の実施の形態にかかるFinFETの製造過程を示す透視図である。
【図１３】他の実施の形態にかかるFinFETの製造過程を示す断面図である。
【図１４Ａ】他の実施の形態にかかるFinFETの製造過程を示す断面図である。
【図１４Ｂ】他の実施の形態にかかるFinFETの製造過程を示す透視図である。
【図１５Ａ】他の実施の形態にかかるFinFETの製造過程を示す断面図である。
【図１５Ｂ】他の実施の形態にかかるFinFETの製造過程を示す断面図である。
【図１５Ｃ】他の実施の形態にかかるFinFETの製造過程を示す断面図である。
【図１６Ａ】他の実施の形態にかかるFinFETの製造過程を示す断面図である。
【図１６Ｂ】他の実施の形態にかかるFinFETの製造過程を示す断面図である。
【図１７】半導体チップの装置領域を示す図である。
【図１８】異なるフィン高さを有する二個のFinFETを含むスタティックランダムアクセスメモリを示す図である。
【発明を実施するための形態】
【０００７】
本実施の形態では、異なるフィン高さを有する半導体フィンとフィン型電界効果トランジスタ(FinFET)の新規の形成方法が提供される。また、本実施の形態にかかる製造過程が説明される。様々な具体例が討論される。様々な図面と具体例において、同様の符号は同様の素子を示す。
【０００８】
図1を参照すると、半導体基板20が提供される。本実施の形態において、半導体基板20はシリコンを含む。別の一般的に用いられている材料、例えば、カーボン（carbon）、ゲルマニウム（germanium）、ガリウム（gallium）、砒素（arsenic）、窒素（nitrogen）、インジウム（indium）及び/又は、リン（phosphorus）等も半導体基板20に含むことができる。
【０００９】
半導体基板20は、装置領域100の部分と装置領域200の部分を含む。本実施の形態において、装置領域100と200は、ロジックコア領域、メモリ領域(例えば、埋め込み式スタティックランダムアクセスメモリ（SRAM）領域等)、アナログ領域、入力/出力(IO、周辺とも称される)領域、ダミー領域(ダミーパターン形成のための)などからなる群から選択される異なる領域である。上述の装置領域は、図17で示される。本実施の形態において、装置領域100はロジックコア領域で、装置領域200はIO領域である。別の実施の形態では、装置領域100はp型FinFET領域で、装置領域200はn型FinFET領域である。
【００１０】
パッド層22とマスク層24は、半導体基板20上に形成することができる。パッド層22は、例えば、熱酸化プロセスを用いて形成される、酸化ケイ素を含む薄膜であってもよい。パッド層22は、半導体基板20とマスク層24との間の接着層として働くことができる。パッド層22はまた、マスク層24をエッチングする際のエッチング停止層としても働くことができる。本実施の形態において、マスク層24は、窒化ケイ素からなり、例えば、低圧化学気相成長法（low-pressure chemical vapor deposition 、LPCVD)を用いて形成される。他の実施の形態では、マスク層24は、シリコンの熱窒化、プラズマ化学気相成長法｛かがく きそう せいちょう ほう｝(PECVD)、或いは、プラズマ陽極窒化（plasma anodic nitridation）により形成される。後続のフォトリソグラフィプロセス中、マスク層24は、ハードマスクとして用いられる。
【００１１】
STI領域30(30_1と30_2で示される)が、基板20中に形成される。STI領域30の深さは、約100nm〜250nmであるが、異なる深さを使用してもよい。しかし、本明細書に記載されているサイズは単なる例示に過ぎず、使用する形成技術に応じて変化させてもよい。STI領域30は、既知の方法を用いて形成することができる。よって、プロセスの詳細はここで詳述しない。
【００１２】
図2を参照すると、装置領域100はフォトレジスト134によりマスクされ、装置領域200は露出されている。露出したSTI領域30_2は、その後、エッチングステップにより凹部が形成され、基板20中の凹部236となる。得られた構造は図3で示される。各凹部236の間にある半導体基板20の部分はフィン238になり、Hfin2で示されるフィン高さを有する。本実施の形態において、フィン高さHfin2は約15nm〜30nmであるが、それより大きくても、小さくてもよい。その後、フォトレジスト134が除去される。
【００１３】
図4を参照すると、装置領域200が、フォトレジスト234によりマスクされ、装置領域100は露出されている。露出したSTI領域30_1は、その後、エッチングステップにより凹部が形成され、図5で示される凹部136になる。各凹部136の間にある半導体基板20の部分はフィン138になり、Hfin1で示されるフィン高さを有する。本実施の形態において、フィン高さHfin1は約25nm〜40nmであるが、それより大きくても、小さくてもよい。フィン高さHfin1とHfin2は互いに異なる。フィン高さの差(Hfin1-Hfin2)は約5nmよりも大きくてもよく、或いは、更に、約10nmよりも大きくてもよい。また、Hfin1/Hfin2の比率は、約1.25以上か、更に、約1.33よりも大きくてもよい。
【００１４】
次に、図6で示されるように、マスク層24とパッド層22が除去される。マスク層24が窒化ケイ素により形成されている場合、熱H3PO4を用いてウェットプロセスにより除去され、パッド層22が酸化ケイ素により形成されている場合、希フッ酸（HF）を用いて除去される。注意すべきことは、図6の構造中、STI領域30の底部下の基板20の部分は半導体基板と見なされ、フィン138と238は半導体基板上にあると見なされることである。
【００１５】
図7は、装置領域100と200にFinFET160と260をそれぞれ形成する場合を示す図である。まず、ウェルドーパント（well dopant）が、例えば、インプランテーション（注入）により、露出したフィン138と238に導入される。装置領域100がp-型FinFET領域で、装置領域200がn-型FinFET領域である本実施の形態において、例えばリンなどのn-型不純物をフィン138にドープするためのn-型不純物注入が実施され、また、例えばボロンなどのp-型不純物をフィン238にドープするためのp-型不純物注入が実施される。簡潔にするため、ウェルのドープに用いられるマスクは図示されない。その後、フィン138と238の上表面と側壁を被覆するために、ゲート誘電体150と250がそれぞれ形成される。ゲート誘電体150と250は、熱酸化により形成されるので、熱酸化シリコンを含む。その後、ゲート電極152と252が、ゲート誘電体150と250の上にそれぞれ形成される。本実施の形態において、各ゲート電極152と252は一つ以上のフィン138と238を被覆し、得られた各FinFET160と260は、それぞれ、一つ以上のフィン138と238を含む。他の実施の形態では、各フィン138、及び/又は、238が用いられて、一つのFinFETを形成することができる。その後、ソースおよびドレイン領域、及び、ソースとドレインシリサイド(図示しない)を含むFinFET160と260の残りの素子が形成される。これらの素子の形成プロセスは公知技術であり、ここでは説明を省略する。
【００１６】
図8〜図10は他の実施の形態を示す図である。本実施の形態に用いられる初期構造は図1と同じである。次に、図8を参照すると、領域200にフォトレジスト234を形成後、第一不純物をSTI領域30_1に注入するために、第一の量の第一のインプランテーション（注入）が実施される。得られたSTI領域30_1は、第一不純物濃度を有する。次に、図9で示されるように、フォトレジスト234が除去され、フォトレジスト134が形成される。第二不純物をSTI領域30_2に注入するために、第二の量の第二のインプランテーション（注入）が実施される。得られたSTI領域は、第二不純物濃度を有する。本実施の形態において、第一不純物はリンを含み、第二不純物はボロンを含む。
【００１７】
次に、図10で示されるように、フォトレジスト134が除去され、例えば、ウェットエッチングか他の方法を用いて、STI領域30に凹部が形成される。STI領域30_1と30_2の不純物濃度が異なるので、STI領域30_1と30_2のエッチングレートは異なる。よって、得られたフィン高さHfin1とHfin2は異なる。パターン負荷効果（pattern-loading effect）を導入するために、STI領域30_1のパターン密度をSTI領域30_2のパターン密度と異なるようにすることにより、フィン高さHfin1とHfin2の差が増加し、その結果、STI領域30_1と30_2のエッチングレートの差が更に増加する。他の実施の形態では、図8および図9で示されるSTIドーピングは実施されない。しかし、STI領域30_1のパターン密度は、STI領域30_2のパターン密度と異なり、パターン負荷効果が用いられて、フィン高さに差異が生じる。 
【００１８】
後続ステップで、ハードマスク24とパッド層22が除去され、図6で示される構造が形成される。図7で示されるように、その後、プロセスが継続されて、FinFET160と260が形成される。
【００１９】
異なる装置領域のフィン高さを異なるようにすることにより、接合ウィンドウ（junction window）が増加する。これは、異なる装置領域中のFinFETのフィン高さはもはや互いに結びついていないことを意味する。異なる装置領域中において異なるフィン高さを有するFinFETを用いることで、異なる装置領域中における装置のパフォーマンスを容易に調整することができる。更に、装置領域100におけるFinFET160（図7）がp-型FinFETで、装置領域200におけるFinFET260がn-型FinFETである本実施の形態では、p-型FinFET160の得られたフィン高さは、n-型FinFET260のフィン高さよりも高い。従って、p-型FinFET160とn-型FinFET260は、同じSRAMセルに用いることができる(図18)。例えば、p-型FinFET160をプルアップ（pull-up）トランジスタとし、n-型FinFET260をプルダウン（pull-down）トランジスタとしてもよい。p-型FinFET160の高いフィン高さHfin1は、ホール移動度（hole mobility）を補償することができる。ここで、ホール移動度（hole mobility）は、n-型FinFET260の高い電子移動度と比較すると低い。よって、p-型FinFET160とn-型FinFET260のパフォーマンスが均等になる。
【００２０】
図11A〜図16Bは、更に別の実施の形態にかかるFinFETの製造過程を示す図であり、STI領域30の凹部深さの差が、単一のFinFETに適用される。まず、図11Aと図11Bを参照すると、半導体フィン310が形成される。半導体フィン310には、下方基板20と同じ材料で形成されるシリコンフィンを用いることができる。半導体フィン310の形成は、図2〜図6のフィン138、或いは、238の形成と本質的に同じであり得る。図11Aは、縦方向の断面図で、点線は、フィン310と基板20が半導体ストリップにより接続されていることを示す。図11Bは横方向の断面図である。半導体フィン310のフィン高さはHfinで、フィン310のフィン幅はWfinである。
【００２１】
次に、透視図である図12に示すように、ゲート誘電体314とゲート電極316が形成される。ゲート誘電体314は、フィン310の上表面と側壁に形成される。ゲート電極316はゲート誘電体314上に形成される。その後、半導体フィン310に注入することにより、低濃度ドープの（Lightly doped）ソースおよびドレイン(LDD)領域(図示しない)が形成される。本実施の形態では、図13に示されるような細いスペーサ318が、ゲート誘電体314とゲート電極316の側壁上に形成され得、細いスペーサ318の形成前か後に、LDD領域を形成することができる。選択的に、窒素で形成されてもよいマスク層317が形成される。図13はマスク層317も示す。
【００２２】
次に、図14Aで示されるように、ゲートスペーサ320が形成される。ゲートスペーサ320は、前もって形成された細いスペーサ318を含んでもよい。ゲートスペーサ320は、多くの異なるバリエーションを有し得ることがわかる。例えば、図14Aで示されるように、各ゲートスペーサ320は窒化物―酸化物―窒化物―酸化物構造（nitride-oxide-nitride-oxide、NONO構造)を有することができる。他の実施の形態では、各ゲートスペーサ320は、酸化層上の窒化層(NO構造と称される)だけを有することができる。ゲート電極316に被覆されない半導体フィン310の反対の側壁上のSTIの露出部分には凹部が形成される。図14Aの構造の透視図は図14Bである。フィン310の高さをはっきりと示すため、ゲートスペーサ320は図示されていない。得られた構造において、フィン310は二つの高さを有する。ゲートスペーサ320とゲート電極316により被覆されるフィン310(得られたFinFETのチャネル領域を含む)の部分はフィン高さHfinを有し、フィン高さは図11Bに示したフィン高さと同じである。STI領域30が陥凹することにより、半導体フィン310の被覆されない部分は、増加したフィン高さHfin'を有する。本実施の形態では、Hfin'は、フィン高さHfinよりも約2nm高いか、或いは、更に、約10nm高い。或いは、Hfin'/Hfinの比率は、約1.05より大きく、更に、約1.08より大きいか、或いは、約1.05〜約1.5である。
【００２３】
次に、図15Aで示されるように、エピタキシャル半導体層324が、半導体フィン310の露出部分にエピタキシャル成長される。エピタキシャル半導体層324は、シリコン、ゲルマニウム、カーボン、及び/又は、他の既知の半導体材料を含むことができる。得られたFinFETがp-型である本実施の形態では、エピタキシャル半導体層324は、シリコンを含み得、更に、シリコンに加えてゲルマニウムを含んでもよい。得られたFinFETがn-型である他の実施の形態では、エピタキシャル半導体層324はシリコンを含み得、更に、シリコンに加えてカーボンを含んでもよい。エピタキシャル半導体層324の厚さTは、約10nmより大きい。 
【００２４】
図15Bは、図15Aの構造の別の断面図であり、この断面図は、図15Aの垂直面を交錯する線15B-15Bにおける断面図である。フィン高さHfinは、図15Bで示される。図15Cは、図15Aの構造の別の断面図であり、この断面図は、図15Aの垂直面を交錯する線15C-15Cにおける断面図である。フィン高さHfinは、図15Cで示される。図15Bと図15Cを比較すると、フィン高さHfin'の増加により、エピタキシャル半導層324の体積が増加することが観察される。半導体フィン310のフィン高さが、値Hfinから値Hfin'に増加しない場合、エピタキシャル半導体層324は、点線328上の領域に制限される。図15Bと図15Cで、はっきりと視認できる底部はないが、半導体フィン310は、対応するフィン部分310の反対側上のSTI領域30の上表面と同じ高さの底部を有すると見なされる。従って、図15Bに示すように、電極316の直下にある半導体フィン310の底部は、線327で示される。図15C中、ゲート電極316とゲートスペーサ320により被覆されていない半導体フィン310の底部は、線329で示される。底部（線）329は、底部（線）327よりも低い。
【００２５】
図16Aを参照すると、半導体フィン310とエピタキシャル半導体層324中に、ソースおよびドレイン領域（図示しない）を形成するために、インプランテーション（注入）が実施される。マスク層317も除去され、ソース/ドレインシリサイド領域330とゲートシリサイド領域332が、エピタキシャル半導体層324上に形成される。ソースおよびドレイン領域とシリサイド領域330の形成は、既知の方法を採用する。シリサイド領域330と332の形成後、エピタキシャル半導体層324は、全部、或いは、部分的に除去される可能性がある。得られた構造中、シリサイド領域330は、エピタキシャル半導体層324の残り部分により、半導体フィン310から分離されるか、或いはフィン310と直接接触することができる。
【００２６】
図16Bは、図16Aの構造の別の断面図であり、この断面図は、図16Aの垂直面を交錯する線16B-16Bにおける断面図である。エピタキシャル半導体層324のエピタキシャル形成の前に、STI領域30に凹部を形成することにより、ソースドレイン領域の体積が増加することが観察される。これは、ソースおよびドレイン領域の電流集中を減少させるというプラスの効果がある。応力が印加されたソースおよびドレイン領域の体積の増加により、得られたFinFETのチャネル領域に印加された望ましい引っ張り応力、或いは、圧縮応力も増加する。更に、エピタキシャル半導体層324の側壁面積が増加することにより、シリサイド領域330のサイズも増加するので、シリサイド領域330中の電力集中効果も減少する。
【００２７】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
【符号の説明】
【００２８】
20…基板
100、200…装置領域
22…パッド層
24、317…マスク層
30、30_1、30_2…STI領域
134、234…フォトレジスト
136、236…凹部
138、238、310…フィン
150、250、314…ゲート誘電体
152、252、316…ゲート電極
160、260…フィン型電界効果とランジスタ
318…細いスペーサ
320…ゲートスペーサ
324…エピタキシャル半導体層
Hfin1、Hfin2、Hfin'…フィン高度
T…厚さ
328…点線
327、329…線
330、332…シリサイド領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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【図１８】
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