(57)【特許請求の範囲】
【請求項１】
データ処理ユニットを有する半導体装置であって、
前記半導体装置の外部のデータプロセッサから前記データ処理ユニットのアドレス空間へのアクセスを制御する第１外部インタフェース回路と、
前記半導体装置の特定リソースとされ前記アドレス空間に保有される、記憶装置が接続される第２外部インタフェース回路とを有し、
前記第１外部インタフェース回路は、前記アドレス空間をアクセスするために用いられるアドレス信号の一部を前記データプロセッサから入力するための外部端子と、前記外部端子から入力されたアドレス情報の上位側を補完するための補完情報が前記データプロセッサから書込まれる補完レジスタと、前記データプロセッサからモード情報が書込まれるモードレジスタと、前記アドレス空間をアクセスするためのアドレス信号を前記外部端子からの入力情報、必要な補完情報及び前記モードレジスタのモード情報に基づく形態で生成するアドレス制御回路と、を有する半導体装置。
【請求項２】
前記アドレス制御回路による前記アドレス信号の生成形態は、前記外部端子から入力されるアドレス情報を前記補完レジスタの補完情報で補完する第１生成形態を含む、請求項１記載の半導体装置。
【請求項３】
前記外部端子はアドレス入力又はデータ入出力に切換えて用いられる外部マルチプレクス端子とアドレス入力端子であり、
前記第１生成形態において前記アドレス入力端子及びマルチプレクス端子の双方を用いてアドレス情報を入力する、請求項２記載の半導体装置。
【請求項４】
前記アドレス制御回路による前記アドレス信号の生成形態は、前記外部端子から入力されるアドレス情報の特定ビットが第１の値であるとき、当該特定ビットを除く前記外部端子からのアドレス情報を下位側とし、上位側を特定リソースのアドレスに割当てられた既定値とする第２生成形態と、
前記外部端子から入力されるアドレス情報の特定ビットが第２の値であるとき、前記外部端子からのアドレス情報の所定のビット列を下位側とし、上位側を前記外部端子から入力される情報の別の特定ビット配列の値に対応するリソースのアドレスに割り当てられている既定値とする第３生成形態と、を含む請求項１乃至３の何れか１項記載の半導体装置。
【請求項５】
前記特定リソースはシンクロナスＤＲＡＭであり、
前記特定ビット配列の値に対応するリソースはレジスタ群である、請求項４記載の半導体装置。
【請求項６】
前記外部端子はアドレス入力又はデータ入出力に切換えて用いられる外部マルチプレクス端子とアドレス入力端子であり、
前記第２生成形態及び第３生成形態において前記アドレス入力端子及びマルチプレクス端子の双方の全ビットが情報の入力に用いられ、
前記特定ビットは前記アドレス入力端子の１ビットの入力であり、
前記所定のビット列及び別の特定ビット配列は外部マルチプレクス端子からの入力である、請求項４記載の半導体装置。
【請求項７】
前記アドレス制御回路による前記アドレス信号の生成形態は、前記外部端子から入力されるアドレス情報の特定ビットが第１の値であるとき、当該特定ビットを除く前記外部端子からのアドレス情報を下位側とし、その上位側を前記補完レジスタが持つ補完情報とし、更にその上位側を特定リソースのアドレスに割当てられた既定値とする第４生成形態と、
前記外部端子から入力されるアドレス情報の特定ビットが第２の値であるとき、前記外部端子からの情報の所定のビット列を下位側とし、上位側を前記外部端子から入力される情報の別の特定ビット配列の値に対応するリソースのアドレスに割り当てられている既定値とする第５生成形態と、を含む請求項１乃至４の何れか１項記載の半導体装置。
【請求項８】
前記特定リソースはシンクロナスＤＲＡＭであり、
前記特定ビット配列の値に対応するリソースはレジスタ群である、請求項７記載の半導体装置。
【請求項９】
前記外部端子はアドレス入力又はデータ入出力に切換えて用いられる外部マルチプレクス端子とアドレス入力端子であり、
前記第４生成形態及び第５生成形態において前記アドレス入力端子の１ビット及びマルチプレクス端子の全ビットが情報の入力に用いられ、
前記特定ビットは前記１ビットのアドレス入力端子からの入力であり、
前記所定のビット列及び別の特定ビット配列は外部マルチプレクス端子からの入力である、請求項７記載の半導体装置。
【請求項１０】
前記補完レジスタの補完情報をインクリメントするインクリメンタと、前記第４生成形態において補完レジスタによる補完対象にされる前記マルチプレクス端子からのアドレス情報のビット数で表現される値が一巡される一つ前の値に達する毎に前記インクリメンタにインクリメント動作の指示を与えるアドレスインクリメント制御回路と、を更に有する、請求項９記載の半導体装置。
【請求項１１】
前記アドレスインクリメント制御回路は、前記外部端子からのアドレス情報が複数バイトアドレス単位で変化される複数バイトアドレスインクリメントモードによる外部端子からのアドレス情報の値が、前記アドレス情報のビット数で表現される最終値の一つ前の値にされることに応答して前記インクリメント動作の指示を発行する、請求項１０記載の半導体装置。
【請求項１２】
前記アドレスインクリメントモードの種別を指定するアドレスインクリメントモードレジスタを更に有し、
前記アドレスインクリメント制御回路は、アドレスインクリメントモードレジスタで指定された種別に応じて、アドレスインクリメント動作を指示するときの前記最終値を切換える、請求項１１記載の半導体装置。
【請求項１３】
前記アドレス制御回路による前記アドレス信号の生成形態は、前記第1生成形態で用いられる場合よりも少ないビット数で前記外部端子の一部から入力されるアドレス情報を、前記第1生成形態で用いられる場合よりも多いビット数の前記補完レジスタの補完情報で補完する第６生成形態を含む、請求項２記載の半導体装置。
【請求項１４】
前記第６生成形態において前記アドレス情報が入力される前記外部端子はアドレス入力又はデータ入出力に切換えて用いられる外部マルチプレクス端子である、請求項１３記載の半導体装置。
【請求項１５】
前記補完レジスタの補完情報をインクリメントするインクリメンタと、前記第６生成形態において補完レジスタによる補完対象にされる前記マルチプレクス端子からのアドレス情報のビット数で表現される値が一巡される一つ前の値に達する毎に前記インクリメンタにインクリメント動作の指示を与えるアドレスインクリメント制御回路と、を更に有する請求項１４記載の半導体装置。
【請求項１６】
前記アドレスインクリメント制御回路は、前記外部端子からのアドレス情報が複数バイトアドレス単位で変化される複数バイトアドレスインクリメントモードによる外部端子からのアドレス情報の値が、前記アドレス情報のビット数で表現される最終値の一つ前の値にされることに応答して前記インクリメント動作の指示を発行する、請求項１５記載の半導体装置。
【請求項１７】
前記アドレスインクリメントモードの種別を指定するアドレスインクリメントモードレジスタを更に有し、
前記アドレスインクリメント制御回路は、アドレスインクリメントモードレジスタで指定された種別に応じて、アドレスインクリメント動作を指示するときの前記最終値を切換える、請求項１６記載の半導体装置。
【請求項１８】
第１のデータプロセッサと、
前記第１のデータプロセッサのアドレス空間の一部に配置され前記第１のデータプロセッサの外部に接続された記憶装置と、
前記第１のデータプロセッサの外部に接続された第２のデータプロセッサと、を有するデータ処理システムであって、
前記第１のデータプロセッサは、前記第２のデータプロセッサから前記第１のデータプロセッサのアドレス空間へのアクセスを制御する第１の外部インタフェース回路と、前記記憶装置へのアクセスを制御する第２の外部インタフェース回路とを有し、
前記第１の外部インタフェース回路は、前記アドレス空間をアクセスするために用いられるアドレス信号の一部を前記第２データプロセッサから入力するための外部端子と、前記外部端子から入力されたアドレス情報の上位側を補完するための補完情報が前記第２のデータプロセッサによって書込まれる補完レジスタと、前記第２のデータプロセッサによってモード情報が書込まれるモードレジスタと、前記第１のデータプロセッサのアドレス空間をアクセスするためのアドレス信号を前記外部端子からの入力情報、必要な補完情報及び前記モードレジスタのモード情報に基づく形態で生成するアドレス制御回路と、を有するデータ処理システム。
【請求項１９】
前記第２のデータプロセッサは、前記モードレジスタ及び補完レジスタを設定した後に、前記外部端子にアドレス情報を出力してリードアクセス又はライトアクセスを発行する、請求項１８記載のデータ処理システム。
【請求項２０】
前記アドレス制御回路による前記アドレス信号の生成形態は、前記外部端子から入力されるアドレス情報を前記補完レジスタの補完情報で補完する第１生成形態を含む、請求項１８記載のデータ処理システム。
【請求項２１】
前記外部端子はアドレス入力又はデータ入出力に切換えて用いられる外部マルチプレクス端子とアドレス入力端子であり、
前記第１生成形態において前記アドレス入力端子及びマルチプレクス端子の双方を用いてアドレス情報を入力する、請求項２０記載のデータ処理システム。
【請求項２２】
前記アドレス制御回路による前記アドレス信号の生成形態は、前記外部端子から入力されるアドレス情報の特定ビットが第１の値であるとき、当該特定ビットを除く前記外部端子からのアドレス情報を下位側とし、上位側を特定リソースのアドレスに割当てられた既定値とする第２生成形態と、
前記外部端子から入力されるアドレス情報の特定ビットが第２の値であるとき、前記外部端子からのアドレス情報の所定のビット列を下位側とし、上位側を前記外部端子から入力される情報の別の特定ビット配列の値に対応するリソースのアドレスに割り当てられている既定値とする第３生成形態と、を含む請求項１８記載のデータ処理システム。
【請求項２３】
前記特定リソースは前記記憶装置であり、
前記特定ビット配列の値に対応するリソースは前記第1のデータプロセッサに内蔵されたレジスタ群である、請求項２２記載のデータ処理システム。
【請求項２４】
前記外部端子はアドレス入力又はデータ入出力に切換えて用いられる外部マルチプレクス端子とアドレス入力端子であり、
前記第２生成形態及び第３生成形態において前記アドレス入力端子及びマルチプレクス端子の双方の全ビットが情報の入力に用いられ、
前記特定ビットは前記アドレス入力端子の１ビットの入力であり、
前記所定のビット列及び別の特定ビット配列は外部マルチプレクス端子からの入力である、請求項２２記載のデータ処理システム。
【請求項２５】
前記アドレス制御回路による前記アドレス信号の生成形態は、前記外部端子から入力されるアドレス情報の特定ビットが第１の値であるとき、当該特定ビットを除く前記外部端子からのアドレス情報を下位側とし、その上位側を前記補完レジスタが持つ補完情報とし、更にその上位側を特定リソースのアドレスに割当てられた既定値とする第４生成形態と、
前記外部端子から入力されるアドレス情報の特定ビットが第２の値であるとき、前記外部端子からの情報の所定のビット列を下位側とし、上位側を前記外部端子から入力される情報の別の特定ビット配列の値に対応するリソースのアドレスに割り当てられている既定値とする第５生成形態と、を含む請求項１８記載のデータ処理システム。
【請求項２６】
前記特定リソースは前記記憶装置であり、
前記特定ビット配列の値に対応するリソースは前記第１のデータプロセッサに内蔵されるレジスタ群である、請求項２５記載のデータ処理システム。
【請求項２７】
前記外部端子はアドレス入力又はデータ入出力に切換えて用いられる外部マルチプレクス端子とアドレス入力端子であり、
前記第４生成形態及び第５生成形態において前記アドレス入力端子の１ビット及びマルチプレクス端子の全ビットが情報の入力に用いられ、
前記特定ビットは前記１ビットのアドレス入力端子からの入力であり、
前記所定のビット列及び別の特定ビット配列は外部マルチプレクス端子からの入力である、請求項２５記載のデータ処理システム。
【請求項２８】
前記補完レジスタの補完情報をインクリメントするインクリメンタと、前記第４生成形態において補完レジスタによる補完対象にされる前記マルチプレクス端子からのアドレス情報のビット数で表現される値が一巡される一つ前の値に達する毎に前記インクリメンタにインクリメント動作の指示を与えるアドレスインクリメント制御回路と、を更に有する請求項２７記載のデータ処理システム。
【請求項２９】
前記アドレスインクリメント制御回路は、前記外部端子からのアドレス情報が複数バイトアドレス単位で変化される複数バイトアドレスインクリメントモードによる外部端子からのアドレス情報の値が、前記アドレス情報のビット数で表現される最終値の一つ前の値にされることに応答して前記インクリメント動作の指示を発行する、請求項２８記載のデータ処理システム。
【請求項３０】
前記アドレスインクリメントモードの種別を指定するアドレスインクリメントモードレジスタを更に有し、
前記アドレスインクリメント制御回路は、アドレスインクリメントモードレジスタで指定された種別に応じて、アドレスインクリメント動作を指示するときの前記最終値を切換える、請求項２９記載のデータ処理システム。
【請求項３１】
前記アドレス制御回路による前記アドレス信号の生成形態は、前記第1生成形態で用いられる場合よりも少ないビット数で前記外部端子の一部から入力されるアドレス情報を、前記第1生成形態で用いられる場合よりも多いビット数の前記補完レジスタの補完情報で補完する第６生成形態を含む、請求項２０記載のデータ処理システム。
【請求項３２】
前記第６生成形態において前記アドレス情報が入力される前記外部端子はアドレス入力又はデータ入出力に切換えて用いられる外部マルチプレクス端子である、請求項３１記載のデータ処理システム。
【請求項３３】
前記補完レジスタの値をインクリメントするインクリメンタと、前記第６生成形態において補完レジスタによる補完対象にされる前記マルチプレクス端子からのアドレス情報のビット数で表現される値が一巡される一つ前の値に達する毎に前記インクリメンタにインクリメント動作の指示を与えるアドレスインクリメント制御回路と、を更に有する請求項３２記載のデータ処理システム。
【請求項３４】
前記アドレスインクリメント制御回路は、前記外部端子からのアドレス情報が複数バイトアドレス単位で変化される複数バイトアドレスインクリメントモードによる外部端子からのアドレス情報の値が、前記アドレス情報のビット数で表現される最終値の一つ前の値にされることに応答して前記インクリメント動作の指示を発行する、請求項３３記載のデータ処理システム。
【請求項３５】
前記アドレスインクリメントモードの種別を指定するアドレスインクリメントモードレジスタを更に有し、
前記アドレスインクリメント制御回路は、アドレスインクリメントモードレジスタで指定された種別に応じて、アドレスインクリメント動作を指示するときの前記最終値を切換える、請求項３４記載のデータ処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデータ処理ユニットのアドレス空間に対して外部からアクセス要求を受け付ける半導体装置、更には当該半導体装置を適用したデータ処理システムに関し、例えばマルチプロセッサシステムに適用して有効な技術に関する。
【背景技術】
【０００２】
複数のプロセッサが密結合されたマルチプロセッサシステムにおいて一のプロセッサのアドレス空間に配置されたリソースを他のプロセッサが当該一のプロセッサを経由してアクセス可能にすることにより、一のプロセッサのリソースの利用効率を向上させてシステム効率の向上とシステムの低コスト化に資することができる。特許文献１には、一のデータプロセッサに他のデータプロセッサとの接続を可能にするためのインタフェース手段を設け、このインタフェース手段に、一のデータプロセッサ内の内部バスに他のデータプロセッサをバスマスタとして接続可能にする機能を設け、内部バスにメモリマップされた周辺機能を前記インタフェース手段を介して外部より当該他のデータプロセッサが直接操作できるようにした技術が示される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−９６１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明者はプロセッサが保有するリソースを他の外部デバイスが直接アクセスするための当該外部デバイスとプロセッサとを接続する端子数の削減について検討した。例えばプロセッサのアドレス空間を任意にアクセスするのに３２ビットのアドレス信号を必要とする場合に、外部デバイスがプロセッサのリソースをアクセス可能にするための接続に同じビット数のアドレス端子を割当てることは、外部端子数の制約から実現できない場合が多い。特許文献1ではそのような外部接続のための端子数の削減については検討されていない。
【０００５】
本発明の目的は、外部からアクセスを受けるためのアドレス入力に割当てられる外部端子の数が少ない半導体装置を提供することにある。
【０００６】
本発明の別の目的は、外部からのアクセスに対する高速な応答性を実現しながら外部からアクセスを受けるためのアドレス入力に割当てられる外部端子の数が少ない半導体装置を提供することにある。
【０００７】
本発明の更に別の目的は、リソースの利用効率という点でシステム効率を向上でき、外部からアクセスを受けるためのアドレス入力用の外部端子の数が削減されるという点でシステムの低コストを実現できるデータ処理システムを提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、自らのアドレス空間に保有するリソースを他の外部デバイスが直接アクセスできるようにするために、外部からのアクセスに必要なアドレス信号の一部を入力する外部端子と、前記外部端子から入力されたアドレス情報の上位側を補完するための補完レジスタと、外部からアクセス可能なモードレジスタと、外部からのアクセスに応答するアドレス信号を前記外部端子からの入力情報、必要な補完情報及び前記モードレジスタのモード情報に基づく形態で生成するアドレス制御回路とを外部インタフェース回路に採用する。
【００１１】
補完レジスタに設定された補完情報は外部端子から入力されたアドレス情報の上位側を補完するから、外部端子のビット数で決まるアドレス範囲よりも広い空間を、少ないビット数の外部端子でアクセスすることができる。アドレス情報の補完は補完レジスタに予め設定された補完情報を用いることができるから、その場合には外部端子の一部をデコードして補完すべき情報を生成するような処理を必要としないから、アドレス生成動作の遅延は小さい。モードレジスタの設定内容に従って外部端子からのアドレス情報と必要な補完情報を用いたアドレス情報の生成形態を決定することができるので、少ない外部端子数でもアドレス生成形態に多くのバリエーションを得ることが容易である。
【発明の効果】
【００１２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１３】
すなわち、外部からのアクセスに対する高速な応答性を実現しながら外部からアクセスを受けるためのアドレス入力に割当てられる外部端子の数を少なくすることができる。さらに、リソースの利用効率という点でシステム効率を向上でき、外部からアクセスを受けるためのアドレス入力用の外部端子の数が削減されるという点でシステムの低コストを実現できる。
【図面の簡単な説明】
【００１４】
【図１】図１はアドレス制御回路及びレジスタ制御回路によるアドレス変換機構の詳細を例示するブロック図である。
【図２】図２は本発明に係るデータ処理システムの一例として携帯電話器を示すブロック図である。
【図３】図３はアプリケーションプロセッサの具体的な構成を例示するブロック図である。
【図４】図４はマスタインタフェース回路の具体例を示すブロック図である。
【図５】図５は第１のアドレス生成形態の詳細を例示する説明図である。
【図６】図６は第２モード（第２のアドレス生成形態及び第３のアドレス生成形態）におけるアドレス入力状態を例示する説明図である。
【図７】図７は第２のアドレス生成形態の詳細を例示する説明図である。
【図８】図８は第２のアドレス生成形態の詳細を例示する説明図である。
【図９】図９は第３モード（第４のアドレス生成形態及び第５のアドレス生成形態）におけるアドレス入力状態を例示する説明図である。
【図１０】図１０は第４のアドレス生成形態の詳細を例示する説明図である。
【図１１】図１１は第４モードにおける第６のアドレス生成形態の詳細を例示する説明図である。
【図１２】図１２はアドレス変換機能にアドレスインクリメントの機能を追加した構成を例示するブロック図である。
【図１３】図１３はアプリケーションプロセッサへの第１モードを使用したアクセス例を示すフローチャートである。
【図１４】図１４はアプリケーションプロセッサへの第２モードを使用したアクセス例を示すフローチャートである。
【図１５】図１５はアプリケーションプロセッサへの第３モードを使用したアクセス例を示すフローチャートである。
【図１６】図１６はアプリケーションプロセッサへの第４モードを使用したアクセス例を示すフローチャートである。
【図１７】図１７は外部同期インタフェース制御回路に対する書き込み動作のタイミングチャートである。
【図１８】図１８は外部同期インタフェース制御回路に対する読み出し動作のタイミングチャートである。
【図１９】図１９は外部非同期インタフェース制御回路に対する書き込み動作のタイミングチャートである。
【図２０】図２０は外部非同期インタフェース制御回路に対する読み出し動作のタイミングチャートである。
【発明を実施するための形態】
【００１５】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１６】
〔１〕＜半導体装置＞
本発明の代表的な実施の形態に係る半導体装置（２）はデータ処理ユニット（１００）と、前記半導体装置の外部から前記データ処理ユニットのアドレス空間へのアクセスを制御する外部インタフェース回路（１０）を有する。前記外部インタフェース回路は、前記アドレス空間をアクセスするために用いられるアドレス信号の一部を前記半導体装置の外部から入力するための複数の外部端子（３０３，３０４）と、前記外部端子から入力されたアドレス情報の上位側を補完するための補完情報が前記半導体装置の外部から書込まれる補完レジスタ（４０１）と、前記半導体装置の外部からモード情報が書込まれるモードレジスタ（４００）と、前記アドレス空間をアクセスするためのアドレス信号を前記外部端子からの入力情報、必要な補完情報及び前記モードレジスタのモード情報に基づく形態で生成するアドレス制御回路（２０２）と、を有する。
【００１７】
これにより、補完レジスタに設定された補完情報は外部端子から入力されたアドレス情報の上位側を補完するから、外部端子のビット数で決まるアドレス範囲よりも広い空間を、少ないビット数の外部端子でアクセスすることができる。アドレス情報の補完は補完レジスタに予め設定された補完情報を用いることができるから、その場合には外部端子の一部をデコードして補完すべき情報を生成するような処理を必要としないから、アドレス生成動作の遅延は小さい。モードレジスタの設定内容に従って外部端子からのアドレス情報と必要な補完情報を用いたアドレス情報の生成形態を決定することができるので、少ない外部端子数でもアドレス生成形態に多くのバリエーションを得ることが容易である。
【００１８】
〔２〕＜モード１：Reg5bit，ADR10bit，MPX16bit＞
項１の半導体装置において、前記アドレス制御回路による前記アドレス信号の生成形態は、前記外部端子から入力されるアドレス情報を前記補完レジスタの補完情報で補完する第１生成形態を含む（図５）。
【００１９】
これにより、補完レジスタを設定した後に、前記外部端子にアドレス情報を出力してリードアクセス又はライトアクセスを連続的に行うことができる。
【００２０】
〔３〕項２の半導体装置において、前記外部端子はアドレス入力又はデータ入出力に切換えて用いられる外部マルチプレクス端子（３０３）とアドレス入力端子（３０４）であり、前記第１生成形態において前記アドレス入力端子及びマルチプレクス端子の双方を用いてアドレス情報を入力する。
【００２１】
マルチプレクス端子の採用によって更に外部端子の数を削減することができる。
【００２２】
〔４〕＜モード２：ADR10bit，MPX15bit＞
項１乃至３の何れかの半導体装置において、前記アドレス制御回路による前記アドレス信号の生成形態は、前記外部端子から入力されるアドレス情報の特定ビット（Ａ２５）が第１の値であるとき、当該特定ビットを除く前記外部端子からのアドレス情報を下位側とし、上位側を特定リソースのアドレスに割当てられた既定値とする第２生成形態（図６、図７）と、前記外部端子から入力されるアドレス情報の特定ビットが第２の値であるとき、前記外部端子からのアドレス情報の所定のビット列を下位側とし、上位側を前記外部端子から入力される情報の別の特定ビット配列（ＡＤ１３〜ＡＤ１１）の値に対応するリソースのアドレスに割り当てられている既定値とする第３生成形態（図６、図８）と、を含む。
【００２３】
第２生成形態により特定のリソースに対し外部端子を利用してフルアクセスを行うことが可能になる。第３の生成形態により、外部端子の一部の特定ビット配列の値で所定範囲のリソースを指定し、指定したリソースを外部端子の残りのビット配列を用いてフルアクセスすることができる。これらにより、限られたビット数の外部端子を用いて所定のリソースのローカルなアドレス範囲をフルアクセスすることが可能になる。
【００２４】
〔５〕項４の半導体装置において、前記特定リソースはシンクロナスＤＲＡＭ（９）であり、前記特定ビット配列の値に対応するリソースはレジスタ群（１３，１４の制御レジスタ）である。
【００２５】
〔６〕項４又は５の半導体装置において、前記外部端子はアドレス入力又はデータ入出力に切換えて用いられる外部マルチプレクス端子とアドレス入力端子であり、前記第２生成形態及び第３生成形態において前記アドレス入力端子及びマルチプレクス端子の双方の全ビットが情報の入力に用いられ、前記特定ビットは前記アドレス入力端子の１ビットの入力であり、前記所定のビット列及び別の特定ビット配列は外部マルチプレクス端子からの入力である。
【００２６】
〔７〕＜第３モード：Reg10bit，ADR1bit、MPX＞
項１乃至６の何れかの半導体装置において、前記アドレス制御回路による前記アドレス信号の生成形態は、前記外部端子から入力されるアドレス情報の特定ビット（Ａ１６）が第１の値であるとき、当該特定ビットを除く前記外部端子からのアドレス情報を下位側とし、その上位側を前記補完レジスタが持つ補完情報とし、更にその上位側を特定リソースのアドレスに割当てられた既定値とする第４生成形態（図９、図１０）と、前記外部端子から入力されるアドレス情報の特定ビットが第２の値であるとき、前記外部端子からの情報の所定のビット列を下位側とし、上位側を前記外部端子から入力される情報の別の特定ビット配列（ＡＤ１３〜ＡＤ１１）の値に対応するリソースのアドレスに割り当てられている既定値とする第５生成形態（図９、図８）と、を含む。
【００２７】
第４生成形態により特定のリソースに対し外部端子と補完レジスタを利用してフルアクセスを行うことが可能になる。第５の生成形態により、外部端子の一部の特定ビット配列の値で所定範囲のリソースを指定し、指定したリソースを外部端子の残りのビット配列を用いてフルアクセスすることができる。これらにより、限られたビット数の外部端子を用いて所定のリソースのローカルなアドレス範囲をフルアクセスすることが可能になる。第２モードに比べ、使用すべき外部端子の数を減らすことができる。
【００２８】
〔８〕項７の半導体装置において、前記特定リソースはシンクロナスＤＲＡＭであり、前記特定ビット配列の値に対応するリソースはレジスタ群である。
【００２９】
〔９〕項７又は８の半導体装置において、前記外部端子はアドレス入力又はデータ入出力に切換えて用いられる外部マルチプレクス端子とアドレス入力端子であり、前記第４生成形態及び第５生成形態において前記アドレス入力端子の１ビット及びマルチプレクス端子の全ビットが情報の入力に用いられ、前記特定ビットは前記１ビットのアドレス入力端子からの入力であり、前記所定のビット列及び別の特定ビット配列は外部マルチプレクス端子からの入力である。
【００３０】
〔１０〕＜インクリメンタ＞
項９の半導体装置において、前記補完レジスタの補完情報をインクリメントするインクリメンタ（４０３）と、前記第４生成形態において補完レジスタによる補完対象にされる前記マルチプレクス端子からのアドレス情報のビット数で表現される値が一巡される一つ前の値に達する毎に前記インクリメンタにインクリメント動作の指示を与えるアドレスインクリメント制御回路（５１０）と、を更に有する。
【００３１】
これにより、外部端子の一部から入力されるアドレス情報が一巡されるたびに外部から補完レジスタの値を書き換えることをしなくても、最大で、使用可能な外部端子のビット数と補完レジスタのビット数の合計ビット数の範囲で指定可能な領域を連続的にアクセスすることができるようになる。したがって、使用する外部端子数を更に減らして第２生成形態と同様のアドレス範囲に連続アクセスを行うことが可能になる。
【００３２】
〔１１〕＜インクリメントモード＞
項１０の半導体装置において、前記アドレスインクリメント制御回路は、前記外部端子からのアドレス情報が複数バイトアドレス単位で変化される複数バイトアドレスインクリメントモードによる外部端子からのアドレス情報の値が、前記アドレス情報のビット数で表現される最終値の一つ前の値にされることに応答して前記インクリメント動作の指示を発行する。
【００３３】
これにより、外部のアクセス主体が１６バイトアドレス単位にアクセス要求を発行し、これを受ける半導体装置がそのアクセス要求アドレスを基点に１６バイトアドレスを内部で生成する１６バイトアドレスインクリメントモードのバースト動作のバス制御機能を備える場合、或いは同様に３２バイトアドレスインクリメントモードのバースト動作のバス制御機能を備える場合などに対応することができる。
【００３４】
〔１２〕＜インクリメントモードレジスタ＞
項１１の半導体装置において、前記アドレスインクリメントモードの種別を指定するアドレスインクリメントモードレジスタ（４０２）を更に有する。前記アドレスインクリメント制御回路は、アドレスインクリメントモードレジスタで指定された種別に応じて、アドレスインクリメント動作を指示するときの前記最終値を切換える。
【００３５】
これにより、１６バイトアドレスインクリメントモードや３２バイトアドレスインクリメントモードなどへの対応が容易になる。
【００３６】
〔１３〕＜モード４：Reg15bit、MPX＞
項２乃至１２の何れかの半導体装置において、前記アドレス制御回路による前記アドレス信号の生成形態は、前記第1生成形態で用いられる場合よりも少ないビット数で前記外部端子の一部から入力されるアドレス情報を、前記第1生成形態で用いられる場合よりも多いビット数の前記補完レジスタの補完情報で補完する第６生成形態（図１１）を含む。
【００３７】
これにより、補完レジスタを設定した後に、前記外部端子にアドレス情報を出力してリードアクセス又はライトアクセスを連続的に行うことができる。第１生成形態と同様の効果を外部端子のより少ない数の利用で達成することができる。
【００３８】
〔１４〕
項１３の半導体装置において、前記第６生成形態において前記アドレス情報が入力される前記外部端子はアドレス入力又はデータ入出力に切換えて用いられる外部マルチプレクス端子である。
【００３９】
〔１５〕＜インクリメンタ＞
項１４の半導体装置において、前記補完レジスタの補完情報をインクリメントするインクリメンタと、前記第６生成形態において補完レジスタによる補完対象にされる前記マルチプレクス端子からのアドレス情報のビット数で表現される値が一巡される一つ前の値に達する毎に前記インクリメンタにインクリメント動作の指示を与えるアドレスインクリメント制御回路と、を更に有する。
【００４０】
これにより、外部端子の一部から入力されるアドレス情報が一巡されるたびに外部から補完レジスタの値を書き換えることをしなくても、最大で、使用可能な外部端子のビット数と補完レジスタのビット数の合計ビット数の範囲で指定可能な領域を連続的にアクセスすることができるようになる。したがって、使用する外部端子数が更に減っても第２生成形態と同様のアドレス範囲に連続アクセスを行うことが可能になる。
【００４１】
〔１６〕＜インクリメントモード＞
項１５の半導体装置において前記アドレスインクリメント制御回路は、前記外部端子からのアドレス情報が複数バイトアドレス単位で変化される複数バイトアドレスインクリメントモードによる外部端子からのアドレス情報の値が、前記アドレス情報のビット数で表現される最終値の一つ前の値にされることに応答して前記インクリメント動作の指示を発行する。
【００４２】
これにより、外部のアクセス主体が１６バイトアドレス単位にアクセス要求を発行し、これを受ける半導体装置がそのアクセス要求アドレスを基点に１６バイトアドレスを内部で生成する１６バイトアドレスインクリメントモードのバースト動作のバス制御機能を備える場合、或いは同様に３２バイトアドレスインクリメントモードのバースト動作のバス制御機能を備える場合などに対応することができる。
【００４３】
〔１７〕＜インクリメントモードレジスタ＞
項１６の半導体装置において、前記アドレスインクリメントモードの種別を指定するアドレスインクリメントモードレジスタを更に有する。前記アドレスインクリメント制御回路は、アドレスインクリメントモードレジスタで指定された種別に応じて、アドレスインクリメント動作を指示するときの前記最終値を切換える。
【００４４】
これにより、１６バイトアドレスインクリメントモードや３２バイトアドレスインクリメントモードなどへの対応が容易になる。
【００４５】
〔１８〕＜データ処理システム＞
本発明の別の実施の形態に係るデータ処理システム（１）は、第１のデータプロセッサ（２）と、前記第１のデータプロセッサのアドレス空間の一部に配置され前記第１のデータプロセッサの外部に接続された記憶装置（９）と、前記第１のデータプロセッサの外部に接続された第２のデータプロセッサ（３）と、を有する。前記第１のデータプロセッサは、前記第２のデータプロセッサから前記第１のデータプロセッサのアドレス空間へのアクセスを制御する第１の外部インタフェース回路（１０）と、前記記憶装置へのアクセスを制御する第２の外部インタフェース回路（１１）とを有する。前記第１の外部インタフェース回路は、前記アドレス空間をアクセスするために用いられるアドレス信号の一部を前記第２データプロセッサから入力するための外部端子（３０３，３０４）と、前記外部端子から入力されたアドレス情報の上位側を補完するための補完情報が前記第２のデータプロセッサによって書込まれる補完レジスタ（４０１）と、前記第２のデータプロセッサによってモード情報が書込まれるモードレジスタ（４００）と、前記第１のデータプロセッサのアドレス空間をアクセスするためのアドレス信号を前記外部端子からの入力情報、必要な補完情報及び前記モードレジスタのモード情報に基づく形態で生成するアドレス制御回路（２０２）と、を有する。
【００４６】
第１の外部インタフェース回路により、補完レジスタに設定された補完情報は外部端子から入力されたアドレス情報の上位側を補完するから、第２のデータプロセッサは第１のデータプロセッサの前記外部端子のビット数で決まるアドレス範囲よりも広い空間を、少ないビット数の外部端子でアクセスすることができる。アドレス情報の補完は補完レジスタに予め設定された補完情報を用いることができるから、その場合には第１の外部インタフェース回路は外部端子の一部をデコードして補完すべき情報を生成するような処理を必要としないから、アドレス生成動作の遅延は小さい。第２のデータプロセッサは第１のデータプロセッサ内のモードレジスタの設定内容に従って外部端子からのアドレス情報と必要な補完情報を用いたアドレス情報の生成形態を決定することができるので、第１の外部インタフェース回路は少ない外部端子数でもアドレス生成形態に多くのバリエーションを得ることが容易である。
【００４７】
〔１９〕
項１８のデータプロセッサにおいて前記第２のデータプロセッサは、前記モードレジスタ及び補完レジスタを設定した後に、前記外部端子にアドレス情報を出力してリードアクセス又はライトアクセスを発行する。
【００４８】
〔２０〕＜モード１：Reg5bit，ADR10bit，MPX16bit＞
項１８又は１９のデータプロセッサにおいて、前記アドレス制御回路による前記アドレス信号の生成形態は、前記外部端子から入力されるアドレス情報を前記補完レジスタの補完情報で補完する第１生成形態を含む。
【００４９】
これにより、第２のデータプロセッサは補完レジスタを設定した後に、前記外部端子にアドレス情報を出力して第１のデータプロセッサのアドレス空間に対するリードアクセス又はライトアクセスを連続的に行うことができる。
【００５０】
〔２１〕項２０のデータプロセッサにおいて、前記外部端子はアドレス入力又はデータ入出力に切換えて用いられる外部マルチプレクス端子とアドレス入力端子である。前記第１生成形態において前記アドレス入力端子及びマルチプレクス端子の双方を用いてアドレス情報を入力する。
【００５１】
〔２２〕＜モード２：ADR10bit，MPX15bit＞
項１８乃至２１の何れかのデータ処理システムにおいて、前記アドレス制御回路による前記アドレス信号の生成形態は、前記外部端子から入力されるアドレス情報の特定ビットが第１の値であるとき、当該特定ビットを除く前記外部端子からのアドレス情報を下位側とし、上位側を特定リソースのアドレスに割当てられた既定値とする第２生成形態と、前記外部端子から入力されるアドレス情報の特定ビットが第２の値であるとき、前記外部端子からのアドレス情報の所定のビット列を下位側とし、上位側を前記外部端子から入力される情報の別の特定ビット配列の値に対応するリソースのアドレスに割り当てられている既定値とする第３生成形態と、を含む。
【００５２】
第２生成形態により第２のデータプロセッサは第２のデータプロセッサのアドレス空間に配置された特定のリソースに対し外部端子を利用してフルアクセスを行うことが可能になる。第３の生成形態により、第２のデータプロセッサは第２のデータプロセッサのアドレス空間に配置された所定範囲のリソースを外部端子の一部の特定ビット配列の値で指定し、指定したリソースを外部端子の残りのビット配列を用いてフルアクセスすることができる。これらにより、第２のデータプロセッサは第１のデータプロセッサのアドレス空間に配置された所定のリソースのローカルなアドレス範囲を限られたビット数の外部端子を用いてフルアクセスすることが可能になる。
【００５３】
〔２３〕
項２２のデータ処理システムにおいて、前記特定リソースは前記記憶装置であり、前記特定ビット配列の値に対応するリソースは前記第1のデータプロセッサに内蔵されたレジスタ群である。
【００５４】
〔２４〕
項２２又は２３のデータ処理システムにおいて、前記外部端子はアドレス入力又はデータ入出力に切換えて用いられる外部マルチプレクス端子とアドレス入力端子であり、前記第２生成形態及び第３生成形態において前記アドレス入力端子及びマルチプレクス端子の双方の全ビットが情報の入力に用いられ、前記特定ビットは前記アドレス入力端子の１ビットの入力であり、前記所定のビット列及び別の特定ビット配列は外部マルチプレクス端子からの入力である。
【００５５】
〔２５〕＜第３モード：Reg10bit，ADR1bit、MPX＞
項１８乃至２４の何れかのデータ処理システムにおいて、前記アドレス制御回路による前記アドレス信号の生成形態は、前記外部端子から入力されるアドレス情報の特定ビットが第１の値であるとき、当該特定ビットを除く前記外部端子からのアドレス情報を下位側とし、その上位側を前記補完レジスタが持つ補完情報とし、更にその上位側を特定リソースのアドレスに割当てられた既定値とする第４生成形態と、前記外部端子から入力されるアドレス情報の特定ビットが第２の値であるとき、前記外部端子からの情報の所定のビット列を下位側とし、上位側を前記外部端子から入力される情報の別の特定ビット配列の値に対応するリソースのアドレスに割り当てられている既定値とする第５生成形態と、を含む。
【００５６】
第４生成形態により第２のデータプロセッサは第１のデータプロセッサのアドレス空間に配置された特定のリソースに対し外部端子と補完レジスタを利用してフルアクセスを行うことが可能になる。第５の生成形態により、第２のデータプロセッサは第１のデータプロセッサのアドレス空間に配置された所定範囲のリソースを外部端子の一部の特定ビット配列の値で指定し、指定したリソースを外部端子の残りのビット配列を用いてフルアクセスすることができる。これらにより、第２のデータプロセッサは第１のデータプロセッサのアドレス空間に配置された所定のリソースのローカルなアドレス範囲を限られたビット数の外部端子を用いてフルアクセスすることが可能になる。第２モードに比べ、使用すべき外部端子の数を減らすことができる。
【００５７】
〔２６〕
項２５のデータ処理システムにおいて、前記特定リソースは前記記憶装置であり、前記特定ビット配列の値に対応するリソースは前記第１のデータプロセッサに内蔵されるレジスタ群である。
【００５８】
〔２７〕
項２５又は２６５のデータ処理システムにおいて、前記外部端子はアドレス入力又はデータ入出力に切換えて用いられる外部マルチプレクス端子とアドレス入力端子であり、前記第４生成形態及び第５生成形態において前記アドレス入力端子の１ビット及びマルチプレクス端子の全ビットが情報の入力に用いられ、前記特定ビットは前記１ビットのアドレス入力端子からの入力であり、前記所定のビット列及び別の特定ビット配列は外部マルチプレクス端子からの入力である。
【００５９】
〔２８〕＜インクリメンタ＞
項２７のデータ処理システムにおいて、前記補完レジスタの補完情報をインクリメントするインクリメンタと、前記第４生成形態において補完レジスタによる補完対象にされる前記マルチプレクス端子からのアドレス情報のビット数で表現される値が一巡される一つ前の値に達する毎に前記インクリメンタにインクリメント動作の指示を与えるアドレスインクリメント制御回路と、を更に有する。
【００６０】
これにより、外部端子の一部から入力されるアドレス情報が一巡されるたびに第２のデータプロセッサは第１のデータプロセッサの補完レジスタの値を書き換えることをしなくても、最大で、使用可能な外部端子のビット数と補完レジスタのビット数の合計ビット数の範囲で指定可能な領域を連続的にアクセスすることができるようになる。したがって、第１のデータプロセッサと第２のデータプロセッサとの間でアドレス情報の伝達に使用する外部端子数を更に減らして第２生成形態と同様のアドレス範囲に連続アクセスを行うことが可能になる。
【００６１】
〔２９〕＜インクリメントモード＞
項２８のデータ処理システムにおいて、前記アドレスインクリメント制御回路は、前記外部端子からのアドレス情報が複数バイトアドレス単位で変化される複数バイトアドレスインクリメントモードによる外部端子からのアドレス情報の値が、前記アドレス情報のビット数で表現される最終値の一つ前の値にされることに応答して前記インクリメント動作の指示を発行する。
【００６２】
これにより、第２のデータプロセッサが１６バイトアドレス単位にアクセス要求を発行し、これを受ける第１のデータプロセッサがそのアクセス要求アドレスを基点に１６バイトアドレスを内部で生成する１６バイトアドレスインクリメントモードのバースト動作のバス制御機能を備える場合、或いは同様に３２バイトアドレスインクリメントモードのバースト動作のバス制御機能を備える場合などに対応することができる。
【００６３】
〔３０〕＜インクリメントモードレジスタ＞
項２９のデータ処理システムにおいて、前記アドレスインクリメントモードの種別を指定するアドレスインクリメントモードレジスタを更に有し、前記アドレスインクリメント制御回路は、アドレスインクリメントモードレジスタで指定された種別に応じて、アドレスインクリメント動作を指示するときの前記最終値を切換える。
【００６４】
これにより、１６バイトアドレスインクリメントモードや３２バイトアドレスインクリメントモードなどへの対応が容易になる。
【００６５】
〔３１〕＜モード４：Reg15bit、MPX＞
項２０乃至３０の何れかのデータ処理システムにおいて、前記アドレス制御回路による前記アドレス信号の生成形態は、前記第1生成形態で用いられる場合よりも少ないビット数で前記外部端子の一部から入力されるアドレス情報を、前記第1生成形態で用いられる場合よりも多いビット数の前記補完レジスタの補完情報で補完する第６生成形態を含む。
【００６６】
これにより、第２のデータプロセッサは第１のデータプロセッサの補完レジスタを設定した後に、前記外部端子にアドレス情報を出力してリードアクセス又はライトアクセスを連続的に行うことができる。第１生成形態と同様の効果を外部端子のより少ない数の利用で達成することができる。
【００６７】
〔３２〕
項３１のデータ処理システムにおいて、前記第６生成形態において前記アドレス情報が入力される前記外部端子はアドレス入力又はデータ入出力に切換えて用いられる外部マルチプレクス端子である。
【００６８】
〔３３〕＜インクリメンタ＞
項３２のデータ処理システムにおいて、前記補完レジスタの値をインクリメントするインクリメンタと、前記第６生成形態において補完レジスタによる補完対象にされる前記マルチプレクス端子からのアドレス情報のビット数で表現される値が一巡される一つ前の値に達する毎に前記インクリメンタにインクリメント動作の指示を与えるアドレスインクリメント制御回路と、を更に有する。
【００６９】
これにより、外部端子の一部から入力されるアドレス情報が一巡されるたびに第２のデータプロセッサは第１のデータプロセッサの補完レジスタの値を書き換えることをしなくても、最大で、使用可能な外部端子のビット数と補完レジスタのビット数の合計ビット数の範囲で指定可能な領域を連続的にアクセスすることができるようになる。したがって、第１のデータプロセッサと第２のデータプロセッサとの間でアドレス情報の伝達に使用する外部端子数が更に減っても第２生成形態と同様のアドレス範囲に連続アクセスを行うことが可能になる。
【００７０】
〔３４〕＜インクリメントモード＞
項３３のデータ処理システムにおいて、前記アドレスインクリメント制御回路は、前記外部端子からのアドレス情報が複数バイトアドレス単位で変化される複数バイトアドレスインクリメントモードによる外部端子からのアドレス情報の値が、前記アドレス情報のビット数で表現される最終値の一つ前の値にされることに応答して前記インクリメント動作の指示を発行する。
【００７１】
これにより、第２のデータプロセッサが１６バイトアドレス単位にアクセス要求を発行し、これを受ける第１のデータプロセッサがそのアクセス要求アドレスを基点に１６バイトアドレスを内部で生成する１６バイトアドレスインクリメントモードのバースト動作のバス制御機能を備える場合、或いは同様に３２バイトアドレスインクリメントモードのバースト動作のバス制御機能を備える場合などに対応することができる。
【００７２】
〔３５〕＜インクリメントモードレジスタ＞
項３４のデータ処理システムにおいて、前記アドレスインクリメントモードの種別を指定するアドレスインクリメントモードレジスタを更に有し、前記アドレスインクリメント制御回路は、アドレスインクリメントモードレジスタで指定された種別に応じて、アドレスインクリメント動作を指示するときの前記最終値を切換える。
【００７３】
これにより、１６バイトアドレスインクリメントモードや３２バイトアドレスインクリメントモードなどへの対応が容易になる。
【００７４】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００７５】
《データ処理システム》
図２には本発明に係るデータ処理システムの一例として携帯電話器が示される。携帯電話器は高周波トランシーバ（ＲＦＩＣ）４を有し、ベースバンドプロセッサ（ＢＢＰ）３のプロトコル制御によって符号化された送信データを高周波トランシーバ４がアンテナを駆動して送信し、また、アンテナを介して高周波トランシーバ４が受信した信号をベースバンドプロセッサ３が所定のプロトコル制御によって受信データに復号する。ベースバンドプロセッサ３は命令を実行して送受信のプロトコル制御及び電話通信の認証などを行う中央処理装置やメモリなどを備えたひとつのデータプロセッサ若しくはマイクロコンピュータを構成する。
【００７６】
ベースバンドプロセッサ３はもう一つのデータプロセッサとしてのアプリケーションプロセッサ（ＡＰＰ）２と一緒にマルチプロセッサシステムを構成する。ＡＰＰ２、ＢＢＰ３、ＲＦＩＣ４は夫々別々の半導体装置として構成され、例えば夫々別々に単結晶シリコンのような1個の半導体基板に相補型ＭＯＳ集積回路製造技術などによって構成される。電源回路（ＰＭＩＣ）５はＢＢＰ３、ＡＰＰ２、及びＲＦＩＣ４等に動作電源を供給する電源用の半導体装置である。
【００７７】
アプリケーションプロセッサ２は命令を実行する中央処理装置を備え、送受信データに供されるデータに対する画像処理や暗号化のデータ処理や、液晶ディスプレイ（ＬＣＤ）７に対する表示及び描画制御を行い、カメラ（ＣＡＭ）６とのインタフェース制御などを行う。ベースバンドプロセッサ２の外部バスインタフェース制御は、特に制限されないが、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）及び電気的に書換え可能な不揮発性メモリ（ＦＬＡＳＨ）に代表されるメモリ装置などとのインタフェース制御を行う外部インタフェース回路（ＩＦ２ｎｄ）１１、１２と、ベースバンドプロセッサ３に接続される外部インタフェース回路（ＩＦ１ｓｔ）１０によって行われる。
【００７８】
外部インタフェース回路１１は所謂ＳＤＲＡＭコントローラのようにＳＤＲＡＭのメモリインタフェース仕様に準拠した制御機能を備え、外部バス２２を介してＳＤＲＡＭ９に接続する。外部インタフェース回路１２はフラッシュメモリやＳＲＡＭ等に接続可能なインタフェース仕様に準拠した制御機能を備え、外部バス２１を介して例えばフラッシュメモリ８に接続する。
【００７９】
外部インタフェース回路１０は、ベースバンドプロセッサ３がアプリケーションプロセッサ２のアドレス空間に配置されたリソースをアプリケーションプロセッサ２を介して直接アクセス可能にするためのインタフェース回路である。例えば、ベースバンドプロセッサ３は外部インタフェース回路１１、１２を介してＳＤＲＡＭ９及びＦＬＡＳＨ８のような記憶装置をアクセスし、また、アプリケーションプロセッサ２のクロックパルスジェネレータ（ＣＰＧ）の制御レジスタ及びシステムコントローラ（ＳＹＳＣ）の制御レジスタなどのレジスタ群をアクセス可能にする。２０はベースバンドプロセッサ３を外部インタフェース回路１２に接続する外部バスである。外部インタフェース回路１０のインタフェース機能に着目すればベースバンドプロセッサ３はマスタプロセッサ、アプリケーションプロセッサ２はスレーブプロセッサとして位置付けられる。この意味で、外部インタフェース回路１０をスレーブプロセッサにとってのマスタインタフェース回路１０とも記す。外部インタフェース回路１１，１２は単に外部バスインタフェース回路とも記す。
【００８０】
《アプリケーションプロセッサ》
図３にはアプリケーションプロセッサ２の具体的な構成が例示される。
【００８１】
アプリケーションプロセッサ２は全体の制御を司る中央処理装置（ＣＰＵ）１００を備えると共に、ＣＰＵ１００に対するアクセラレータとして、音声処理用のアクセラレータ（ＳＧＸ）１２１、画像処理用のアクセラレータ（ＧＲＦ）１２０、シリアル通信用のアクセラレータ（ＵＳＢＰ）１２５、及び暗号化復号処理用のアクセラレータ（ＣＲＹＰＴ）１２７を有する。
【００８２】
ＣＰＵ１０が接続する内部バス１０２にはダイレクトメモリアクセスコントローラ（ＤＭＡＣ）１０１が接続されると共に周辺バス１０３とインタフェースされ、周辺バス１０３にはＣＰＵ１００の周辺モジュールとしてシリアル系モジュール１０４、割込みコントローラなどに割込み系モジュール１０５及びモバイル機器の高速シリアルインタフェース（ＭＩＰＩ）系モジュール１０６が接続される。
【００８３】
前記アクセラレータ１２１は内部バス１０２にインタフェースされる内部バス１２４に接続され、この内部バス１２４にバスブリッジを介して前記アクセラレータ１２０が接続されると共にＤＭＡＣ１２３が接続される。内部バス１２４には画像処理系バス１１２がインタフェースされ、この画像処理系バス１１２には輝度操作などの画像系モジュール１０５と画像メモリ（ＭＥＲＡＭ）１１１が接続される。更に内部バス１２４には外部インタフェース回路１１として例えばＳＤＲＡＭコントローラ（ＳＢＳＣ）が接続される。
【００８４】
前記アクセラレータ１２５，１２７は夫々に固有のＤＭＡＣ１２６，１２８を介して内部バス１５０にインタフェースされ、内部バス１５０は前記内部バス１２４にインタフェースされると共に下位側の周辺バス１５１にインタフェースされる。周辺バス１５１には赤外線通信モジュール（ＩｒＤＡ）及びシリアルインタフェースモジュール（ＩＩＣ）などの周辺モジュール１５２と、ＣＰＧ１３及びＳＹＳＣ１４などのパワーマネージメントモジュール１５３が接続される。
【００８５】
更に前記内部バス１５０には、前記外部バスインタフェース回路１２として例えばバスステートコントローラ（ＢＳＣ）が接続され、また、前記ベースバンドプロセッサ３に接続されるマスタインタフェース回路（ＩＦ１ｓｔ）１０が接続される。マスタインタフェース回路１０はアドレス変換回路（ＭＦＩ）１４０と共有メモリ（ＭＦＲＡＭ）１４１から成る。
【００８６】
《マスタインタフェース回路》
図４にはマスタインタフェース回路１０の具体例が示される。マスタインタフェース回路１０のアドレス変換回路１４０は内部バス１５０とのインタフェースを行うバス制御回路２０５と内部バス１５１とのインタフェースを行うバス制御回路２０６とを備え、チップの外部には外部同期インタフェース制御回路２００と外部非同期インタフェース制御回路２０１を介して接続される。
【００８７】
マスタインタフェース回路１０に接続されるチップの外部端子として、同期インタフェース用チップ選択信号（ＣＳｓｙ）を入力する端子３００、アドレス系信号（ＡＤＲｍｕｘ）とデータ（ＤＡＴ）の複数のマルチプレクス端子３０３、マルチプレクス端子３０３からの入力がアドレス入力であることを意味するアドレスバリッド信号（ＶＬＤａｄｒ）などのバスコントロール信号（ＣＬＴ）の入力端子３０１、ウェート信号（ＷＡＩＴ）の出力端子３０２、アドレス信号（ＡＤＲ）の複数の入力端子３０４、及び非同期インタフェース用チップ選択信号（ＣＳａｓｙ）を入力する端子３００を有する。マルチプレクス端子３０３は１６ビット、アドレス入力端子３０４は１０ビットである。
【００８８】
外部同期インタフェース制御回路２００には外部端子３００〜３０４が接続され、同期インタフェース用チップ選択信号（ＣＳｓｙｎ）の活性化によって外部同期インタフェース制御回路２００の動作が選択され、バスコントロール信号（ＣＬＴ）にしたがって、端子３０３，３０４からアドレス系信号（ＡＤＲｍｕｘ）、アドレス信号（ＡＤＲ）を取り込み、データ（ＤＡＴ）の入力又は出力を行う。外部端子３０３，３０４からのアドレス系信号（ＡＤＲｍｕｘ）及びアドレス信号（ＡＤＲ）はアドレス制御回路２０２に与えられ、外部端子３０３に対する出力又は入力のデータ(ＤＡＴ)は内部バッファ制御回路２０７との間でやり取りされる。アドレス制御回路２０２は、内部レジスタ回路２０３に設定された制御データを参照して、入力されたアドレス系信号（ＡＤＲｍｕｘ）及びアドレス信号（ＡＤＲ）からアプリケーションプロセッサ２のアドレス空間の内部アドレス信号を生成し、生成した内部アドレス信号を内部バッファ制御回路２０７に転送し、内部バッファ制御回路２０７はバス制御回路２０５にアクセス要求を発行する。アクセス要求が発行されたバス制御回路２０５は、必要なバスリクエストコマンドをバス１５０に発行してバスアクセスを制御する。バスアクセスがリードアクセスであればそのバスコマンドに含まれる内部アドレス信号によって指定されたターゲットから読み出されたデータをバス制御回路２０５が受け取り、受け取ったリードデータを内部バッファ制御回路２０７の制御で外部同期インタフェース制御回路２００を介して端子３０３からデータ（ＤＡＴ）として出力する。バスアクセスがライトアクセスであればそのバスコマンドに含まれる内部アドレス信号によって指定されたターゲットにライトデータが書き込まれる。
【００８９】
外部非同期インタフェース制御回路２０１には外部端子３０１，３０３，３０５が接続され、非同期インタフェース用チップ選択信号（ＣＳａｓｙｎ）の活性化によって外部非同期インタフェース制御回路２０１の動作が選択され、バスコントロール信号（ＣＬＴ）にしたがって、端子３０３からアドレス系信号（ＡＤＲｍｕｘ）を取り込み、データ（ＤＡＴ）の入力又は出力を行う。外部端子３０３からのアドレス系信号（ＡＤＲｍｕｘ）が共有メモリ１４１のアドレスを指定するときはそれに基づいてＲＡＭ制御回路２０４が共有メモリ１４１のアクセス制御を行う。そのアドレスが内部レジスタ２０３のアドレスを指定するときはそのアドレスデ指定されるレジスタに対するアクセスが行われ、アドレス変換のための制御データの設定などが行われる。内部レジスタ回路２０３及び共有ＲＡＭ１４１に対してはバス制御回路２０６を介して倍部バス１５０側からも同様に行うことができる。したがって、アドレス変換の制御データはベースバンドプロセッサ３が初期設定などを行うことも可能である。
【００９０】
《アドレス変換》
図１にはアドレス制御回路２０２及びレジスタ制御回路２０３によるアドレス変換機構の詳細が示される。レジスタ回路２０３は例えば補完レジスタ４０１及びモードレジスタ４００を有する。補完レジスタ４０１は、前記アドレス端子３０４及びマルチプレクス端子３０３から入力されるアドレス情報の上位側を補完するための補完情報（例えば最大１５ビット）ＣＭＰＬがインタフェース回路２０１などを介してアプリケーションプロセッサ２の外部から書込まれるレジスタである。モードレジスタ４００はインタフェース回路２０１などを介してアプリケーションプロセッサ２の外部などから例えば２ビットのモードデータＭＯＤＥが書込まれるレジスタである。
【００９１】
アドレス制御回路２０２は、アプリケーションプロセッサ２のアドレス空間をアクセスするための内部アドレス信号を、前記外部端子３０３からのアドレス系情報ＡＤＲｍｕｘ、前記外部端子３０４からのアドレス情報ＡＤＲ、補完レジスタ４０１が保持する必要な補完情報ＣＭＰＬ及び前記モードレジスタ４００のモード情報ＭＯＤＥに基づくアドレス生成形態で生成するためのアドレス生成ロジック回路５００を有し、このアドレス生成ロジック回路５００で生成された内部アドレス信号がアドレスラッチ５０１にラッチされて内部バッファ制御回路に２０７供給される。特に制限されないが、アドレス生成ロジック回路５００は、便宜上、ロジック回路５０２とセレクタ５０３で構成されるものとして図示されている。
【００９２】
アドレス生成形態は、２ビットのモードデータで指定される第１モード乃至第４モードに大別され、第２モード及び第３モードはアドレス系情報ＡＤＲｍｕｘの特定ビットの値に応じて夫々２態様に細分化される。
【００９３】
第１モードは、内部アドレス信号ＡＣＣＡＤＲの上位アドレスの５ビットを補完レジスタレジスタ４０１で補完し、その下位アドレスを外部端子３０３，３０４からのアドレスをそのまま使用して内部アドレス信号ＡＣＣＡＤＲを生成する動作モードである。これによるアドレス生成形態を第１のアドレス生成形態とも記す。
【００９４】
第２モードは、補完レジスタ４０１による補完を用いず、外部端子３０３，３０４からのアドレスの一部にハードウェアデコードを実施し、そのデコード結果に応じて内部アドレス信号を生成する動作モードである。ハードウェアデコードの行い方によって第２モードによるアドレス生成形態は第２のアドレス生成形態と第３のアドレス生成形態に大別される。
【００９５】
第３モードは、内部アドレス信号ＡＣＣＡＤＲの上位１０ビットを補完レジスタ４０１で補完すると共に、外部端子３０４の１ビットと外部端子３０４からのアドレスの一部にハードウェアデコードを実施し、そのデコード結果に応じて内部アドレス信号を生成する動作モードである。ハードウェアデコードの行い方によって第３モードによるアドレス生成形態は第４のアドレス生成形態と第５のアドレス生成形態に大別される。
【００９６】
第４モードは、内部アドレス信号ＡＣＣＡＤＲの上位１５ビットを補完レジスタ４０１の補完情報で補完し、その下位アドレスには外部端子３０３，３０４からのアドレスをそのまま使用して、内部アドレス信号ＡＣＣＡＤＲを生成する動作モードである。これによるアドレス生成形態を第６のアドレス生成形態とも記す。
【００９７】
図５には第１のアドレス生成形態の詳細が例示される。
【００９８】
アプリケーションプロセッサ２の内部アドレス情報ＡＣＣＡＤＲはアドレスビット０乃至アドレスビット３１の合計３２ビットとし、内部バスは１６ビットのワードデータを最小とするので便宜上アドレスビット０は無視する。ＡＤ０乃至ＡＤ１５はマルチプレクス端子３０３の１６ビットのアドレス系情報のビットを意味し、Ａ１６乃至Ａ２５はアドレス端子３０４の１０ビットのアドレスビットを意味する。
【００９９】
第１のアドレス生成形態を利用するには、当然であるが、外部からのアドレス端子３０４が１０ビット、マルチプレクス端子３０３が１５ビット、ベースバンドプロセッサ３の対応端子に接続されていなければならない。アドレスの上位５ビットは補完情報ＣＭＰＬの５ビットで補完される。
【０１００】
これによって生成される外部アドレス信号ＡＣＣＡＤＲによる連続アドレス空間、すなわち、補完レジスタ４０１を一度設定することで、外部アドレス情報だけで連続的に表現出来るアドレス空間は、１２８メガバイト（ＭＢｙｔｅ）である。したがって、ベースバンドプロセッサ３はアプリケーションプロセッサ２のアドレス空間に配置されたＳＤＲＡＭ９を１２８ＭＢｙｔｅ連続的にアクセスすることができる。
【０１０１】
図６には第２モード（第２のアドレス生成形態及び第３のアドレス生成形態）におけるアドレス入力状態が例示される。補完レジスタ４０１を用いずに外部からのアドレス端子３０３，３０４を２６ビットを用いてアドレス系情報及びアドレスの入力を行い、外部からの特定ビットの入力Ａ２５，ＡＤ１１〜ＡＤ１３に対してハード的なアドレスデコードを実施し、そのデコード結果を参照して内部アドレス信号ＡＣＣＡＤＲを生成する。
【０１０２】
図７には第２のアドレス生成形態の詳細が例示される。
【０１０３】
ベースバンドプロセッサ３がアクセスしたい(アプリケーションプロセッサ２がアクセスを許可できる)リソースは基本的に限られている。よって、外部からの少ないアドレス情報から特定の内部アドレス信号ＡＣＣＡＤＲを自動的に生成するために、特定ビットのハードウェアデコードを行う。第２モードでは外部端子３０４のビットＡ２５の論理値に応じて第２のアドレス生成形態又は第３のアドレス生成形態を選択する。アドレスビットＡ２５が“１”の場合は上位側ビットにＳＤＲＡＭのアドレス空間を指定するビットを挿入した内部アドレス信号ＡＣＣＡＤＲを生成し（第２のアドレス生成形態）、アドレスビットＡ２５が“０”の場合はアドレスビットＡＤ１３〜ＡＤ１１の値にしたがって上位側に内部レジスタ空間を指定するビットを挿入した内部アドレス信号ＡＣＣＡＤＲを生成する（第３のアドレス生成形態）。
【０１０４】
第２モードにおいてアドレスビットＡ２５(外部端子)が“１”の場合（第２のアドレス生成形態）を示す図７では、内部アドレス信号ＡＣＣＡＤＲのうちビット２５までは外部アドレス端子３０３，３０４によって指定可能であり、上位のビット３１〜ビット２６はＳＤＲＡＭのマッピングアドレスを指している。この場合、外部アドレス端子３０３，３０４の２５ビットＡ２４〜Ａ１６，ＡＤ１５〜ＡＤ０でアクセスできるＳＤＲＡＭの連続空間は６４ＭＢｙｔｅとなる。
【０１０５】
図８には第２のアドレス生成形態の詳細が例示される。第２モードにおいてアドレスビットＡ２５(外部端子)が“０”の場合（第３のアドレス生成形態）、内部アドレス信号ＡＣＣＡＤＲの上位側は外部アドレス端子のＡＤ１３〜ＡＤ１１に値によって固定的に決まる。例えばＡＤ１３〜ＡＤ１１＝“０００”の場合にはＣＰＧ１３の制御レジスタ領域(0xE6350***)とされ、ＡＤ１３〜ＡＤ１１＝“００１”の場合にはＳＹＳＣ１４の制御レジスタ領域(0xE6380***)とされる。それによって上位側が決まったレジスタ領域の下位側アドレスは外部端子ＡＤ１０〜ＡＤ０の値によって任意に指定することができる。すなわち、下位アドレスは外部端子から参照し、0x*****000〜0x*****FFFまでを直接指定出来、４キロバイト（ＫＢｙｔｅ）の領域を自由にアクセスすることができる。
【０１０６】
図９には第３モード（第４のアドレス生成形態及び第５のアドレス生成形態）におけるアドレス入力状態が例示される。補完レジスタ４０１の１０ビットを用いると共に、アドレス端子３０４の１ビットと、１６ビットのマルチプレクス端子３０４を用いてアドレス系情報及びアドレスの入力を行い、外部からの特定ビットの入力Ａ１６，ＡＤ１１〜ＡＤ１３に対してハード的なアドレスデコードを実施し、そのデコード結果を参照して内部アドレス信号ＡＣＣＡＤＲを生成する。
【０１０７】
図１０には第４のアドレス生成形態の詳細が例示される。
【０１０８】
第２モードと同様に理由から特定ビットのハードウェアデコードを行う。第４モードでは外部端子３０４のビットＡ１６の論理値に応じて第４のアドレス生成形態又は第５のアドレス生成形態を選択する。アドレスビットＡ１６が“１”の場合は上位側ビットにＳＤＲＡＭのアドレス空間を指定するビットを挿入した内部アドレス信号ＡＣＣＡＤＲを生成し（第４のアドレス生成形態）、アドレスビットＡ１６が“０”の場合はアドレスビットＡＤ１３〜ＡＤ１１の値にしたがって上位側に内部レジスタ空間を指定するビットを挿入した内部アドレス信号ＡＣＣＡＤＲを生成する（第５のアドレス生成形態）。第２モード（第２のアドレス生成形態、第３のアドレス生成形態）との相違は、外部端子３０４の参照ビット数と、補完レジスタ４０１による補完も可能であることである。アドレス補完が有効になるのは、アドレスビットＡ１６が”１”の場合、すなわち内部アドレス信号ＡＣＣＡＤＲをＳＤＲＡＭのアドレス空間に固定する場合に有効となる。
【０１０９】
第３モードにおいてアドレスビットＡ１６(外部端子)が“１”の場合（第４のアドレス生成形態）を示す図１０では、内部アドレス信号ＡＣＣＡＤＲのうちビット１６までは外部アドレス端子３０３によって指定可能であり、その上位のビット２６〜１７は補完レジスタ４０１の補完情報ＣＭＰＬの１０ビットで指定可能にされ、最上位側のビット３１〜ビット２７はＳＤＲＡＭのマッピングアドレスを指している。この場合、外部アドレス端子３０４の１６ビットＡ１５〜Ａ０と補完レジスタ４０１の１０ビットでアクセスできるＳＤＲＡＭの連続空間は１２８ＭＢｙｔｅとなる。
【０１１０】
第３モードにおいてアドレスビットＡ１６(外部端子)が“０”の場合（第５のアドレス生成形態）はアドレス補完レジスタによる補完が行われない為、前記第３のアドレス生成形態と基本的に同じとされ、図示を省略する。
【０１１１】
図１１には第４モードにおける第６のアドレス生成形態の詳細が例示される。第４モードでアドレス信号を生成する場合、アドレス端子３０４を使用せず、下位側１６ビットをマルチプレクス端子３０３からの入力ＡＤ１５〜ＡＤ０とし、上位側１５ビットを補完レジスタ４０１の１５ビットの補完情報ＣＭＰＬとする。このとき、マルチプレクス端子３０３による連続アドレス空間は１２８Ｋｂｙｔｅとされる。
【０１１２】
上述のアドレス制御回路によるアドレス変換によれば以下の作用効果を得る。
【０１１３】
（１）補完レジスタに設定された補完情報は外部端子から入力されたアドレス情報の上位側を補完するから、外部端子のビット数で決まるアドレス範囲よりも広い空間を、少ないビット数の外部端子でアクセスすることができる。
【０１１４】
（２）アドレス情報の補完は補完レジスタに予め設定された補完情報を用いることができるから、その場合には外部端子の一部をデコードして補完すべき情報を生成するような処理を必要としないから、アドレス生成動作の遅延は小さい。
【０１１５】
（３）モードレジスタの設定内容に従って外部端子からのアドレス情報と必要な補完情報を用いたアドレス情報の生成形態を決定することができるので、少ない外部端子数でもアドレス生成形態に多くのバリエーションを得ることが容易である。
【０１１６】
（４）第１モードの第１のアドレス生成形態では、内部アドレス信号ＡＣＣＡＤＲの上位５ビットを補完レジスタ４０１を用いて補完し、その他アドレスビットは外部端子３０３，３０４からの入力に従って生成する。したがって、アドレス単独端子３０４は１０ビットの接続が必要になる。アドレス補完レジスタを用いることで、ベースバンドプロセッサ３はアプリケーションプロセッサ２の内部アドレス空間の全ての領域に対してアクセス可能になる。外部端子３０３，３０４だけで連続的にアクセスすることができるアドレス空間は１２８ＭＢｙｔｅに及ぶ。
【０１１７】
（５）第２モードの第２のアドレス生成形態及び第３のアドレス生成形態では補完レジスタ４０１による補完を用いず、外部端子３０３，３０４からの入力の一部をハードデコードした結果を用いて内部アドレス信号ＡＣＣＡＤＲを生成する。アドレス単独端子３０４は１０ビットの接続が必要になる。外部端子３０３，３０４からの入力の一部をハードデコードした結果を用いるから、レジスタ補完を用いなくても外部端子からのアドレス情報だけで特定のリソースに対しアクセスすることができる。外部端子３０３，３０４だけで連続的にアクセスで４きるＳＤＲＡＭアドレス空間は６４ＭＢｙｔｅになる。
【０１１８】
（６）第３モードの第４のアドレス生成形態及び第５のアドレス生成形態では、ＳＤＲＡＭ空間へのアクセスに際してはアドレス中位の１０ビットをレジスタ補完で生成し、その他アドレスビットは外部端子３０４とハードデコードを共に用いることで生成する。したがって、アドレス単独端子３０４は１ビットの接続が必要になるだけである。固定的なハードデコードにより、ベースバンドプロセッサ３はマルチプレクス端子３０３を用いてアプリケーションプロセッサ２の制御レジスタのような特定のリソースをアクセスすることができる。ＳＤＲＡＭに対しては補完レジスタ４０１を用いれば１２８ＭＢｙｔｅの領域をアクセスすることができ、マルチプレクス端子３０３からのアドレス情報の入力によるＳＤＲＡＭに対する連続アクセス空間は１２８ＫＢｙｔｅとされる。
【０１１９】
（７）第４モードの第６のアドレス生成形態では、アドレス上位１５ビットを補完レジスタ４０１の補完情報ＣＭＰＬで補完し、その他アドレスはマルチプレクス端子３０３を用いて生成するから、アドレス単独のアドレス端子３０４を接続する必要は無い。アドレス補完レジスタを用いることで、ベースバンドプロセッサ３はアプリケーションプロセッサ２の内部アドレス空間の全ての領域に対してアクセス可能である。マルチプレクス端子３０３だけによるアクセスの連続空間は１２８ＫＢｙｔｅである。
【０１２０】
《補完レジスタに対するアドレスインクリメント》
上記第２のアドレス生成形態に対して第４のアドレス生成形態は外部端子を用いた連続アクセス空間が１２８ＫＢｙｔｅと小さく、同様に第１のアドレス生成形態に対して第６のアドレス生成形態は外部端子を用いた連続アクセス空間が１２８ＫＢｙｔｅと小さい。これよりも大きなアドレスアドレス範囲で連続アクセスを行う場合には、外部端子からのアドレス入力が一巡する度に補完レジスタ４０１に対するレジスタアクセスを介在されてその値を書き換える操作を行わなければならない。この書き換え操作を不要にするために補完レジスタ４０１に対するアドレスインクリメント機能を採用することができる。
【０１２１】
図１２にはアドレス変換機能にアドレスインクリメントの機能を追加した構成が例示される。図１の構成に対して補完レジスタ４０１の補完情報ＣＭＰＬをインクリメントするインクリメンタ４０３とアドレスインクリメントモードレジスタ４０２が設けられ、前記内部バッファ制御回路２０７はアドレスインクリメント制御ロジック５１０を備える。内部バッファ制御回路２０７はアドレス制御回路２０２から供給される内部アドレス信号ＡＣＣＡＤＲをバッファ制御ロジック５１２及びアドレスバッファ５１１にラッチし、所要の出力タイミングに同期して内部アドレス信号ＡＣＣＡＤＲをバス制御回路２０５に出力する。アドレスインクリメント制御回路５１０はアドレスインクリメントモードレジスタ４０２で指定されるアドレスインクリメントモードにしたがって、補完レジスタ４０１による補完対象とされる前記マルチプレクス端子３０３からのアドレス情報のビット数で表現される値が一巡される一つ前の値に達する毎に前記インクリメンタ４０３にインクリメントイネーブル信号ＥＮｉｎｃでインクリメント動作を指示する。
【０１２２】
アドレスインクリメントモードは、特に制限されないが、アドレスインクリメントの不使用、１６バイトアドレスインクリメント対応モード、３２バイトアドレスインクリメント対応モードとされる。アドレスインクリメント機能の存在意義より、前記第４のアドレス生成形態及び第６のアドレス生成形態以外はアドレスインクリメントの不使用が設定される。１６バイトアドレスインクリメント対応モードが設定されると、アドレスインクリメント制御回路５１０は、前記外部入力端子３０３からのアドレス情報ＡＤ１５〜ＡＤ０が１６バイトアドレス単位で変化される１６バイトアドレスインクリメントモードによる外部入力端子３０３からのアドレス情報ＡＤ１５〜ＡＤ０の値が、前記アドレス情報のビット数（１６ビット）で表現される最終値の一つ前の値（１６進表記で“ＦＦＦ０”）にされることに応答してインクリメンタ４０３にインクリメント動作を指示する。３２バイトアドレスインクリメント対応モードが設定されたときは、アドレスインクリメント制御回路５１０は、前記外部入力端子３０３からのアドレス情報ＡＤ１５〜ＡＤ０が３２バイトアドレス単位で変化される３２バイトアドレスインクリメントモードによる外部入力端子３０３からのアドレス情報ＡＤ１５〜ＡＤ０の値が、前記アドレス情報のビット数（１６ビット）で表現される最終値の一つ前の値（１６進標記で“ＦＦＥ０”）にされることに応答してインクリメンタ４０３にインクリメント動作を指示する。
【０１２３】
これにより、マルチプレクス端子３０３から入力されるアドレス情報ＡＤ１５〜ＡＤ０が一巡されるたびにベースバンドプロセッサ３はアプリケーションプロセッサ２の補完レジスタ４０１の値を書き換えることをしなくても、最大で、使用可能なマルチプレクス端子３０３の１６ビットと補完レジスタのビット数（第４のアドレス生成形態の場合は１０ビット、第６のアドレス生成形態の場合は１５ビット）の合計ビット数の範囲で指定可能な領域を連続的にアクセスすることができるようになる。したがって、ベースバンドプロセッサ３とアプリケーションプロセッサ２との間でアドレス情報の伝達に使用する外部端子をマルチプレクス端子３０３に制限しても第２のアドレス生成形態と同様のアドレス範囲に連続アクセスを行うことが可能になる。すなわち、第３モードにおける第４のアドレス生成形態において外部端子で連続的に表現できるＳＤＲＡＭのアドレス空間は、アドレスインクリメントモード未使用時は１２８Ｋｂｙｔｅであるが、アドレスインクリメントモード使用時には１２８ＭＢｙｔｅに増加し、同様に、第４モードにおける第６のアドレス生成形態において外部端子で連続的に表現できるＳＤＲＡＭのアドレス空間は、アドレスインクリメントモード未使用時は１２８Ｋｂｙｔｅであるが、アドレスインクリメントモード使用時には１２８ＭＢｙｔｅ以上まで増やすことができる。第４のアドレス生成形態においてアドレス補完レジスタ４０１は内部アドレス信号の１７ビット目から２６ビット目まで使用している関係上、連続的にアクセス可能なＳＤＲＡＭアドレス空間は１２８ＭＢｙｔｅまで拡張されるが、第６のアドレス生成形態では内部アドレス信号の１７ビット目から３１ビット目までの残りの上位全てのビットにアドレス補完レジスタを適用しているため、連続的にアクセス可能なＳＤＲＡＭアドレス空間は１２８ＭＢｙｔｅ以上に拡張される。アドレスインクリメントモードでは、インクリメントする対象はアドレス補完レジスタなので、アドレス補完レジスタを適用するアドレス変換モードであれば使用可能である。
【０１２４】
上述の補完レジスタ４０１に対するアドレスインクリメント機能を採用することにより、ベースバンドプロセッサ３が１６バイトアドレス単位にアクセス要求を発行し、これを受けるアプリケーションプロセッサ２の１１，１２などのバスコントローラがそのアクセス要求アドレスを基点に１６バイトアドレスを内部で生成する１６バイトアドレスインクリメントモードのバースト動作のバス制御機能を備える場合、或いは同様に３２バイトアドレスインクリメントモードのバースト動作のバス制御機能を備える場合などに簡単に対応することができる。
【０１２５】
アドレスインクリメントモードレジスタ４０２によってインクリメンタのインクリメントモードを設定できるので、１６バイトアドレスインクリメントモードや３２バイトアドレスインクリメントモードなどへの対応がきわめて容易になる。
【０１２６】
《アドレス変換モードを用いたアクセス例》
図１３にはアプリケーションプロセッサ２への第１モードを使用したアクセス例が示される。例えばアプリケーションプロセッサ２のアドレス空間におけるアドレス0x＿41231234（※1）にアクセスする場合を一例とする。0x＿4*******はＳＤＲＡＭのアドレス空間とする。
【０１２７】
まず、ベースバンドプロセッサ３がＭＦＩ１４０の補完レジスタ４０１のビット３１〜ビット１６に対し、”0x＿4000”をライトする。
【０１２８】
ベースバンドプロセッサ３よりアドレスを”0x＿0091891a”で出力するようアクセスを発行する（”0x＿0091891a”は、”0x＿01231234”を２バイトバウンダリアドレスということでこれを右に１ビットシフトしたものである）。すなわち、ベースバンドプロセッサ３はそのアドレスフェーズにおいて、マルチプレクス端子３０３にAD[15:0]＝“1000100100011010”を出力し、アドレス端子３０４にA[25:16]＝“0010010001”を出力してアクセスを発行する。AD[15:0]は内部アドレス信号ＡＣＣＡＤＲの内部アドレス[16:1]であり、A[25:16]は内部アドレス信号ＡＣＣＡＤＲの内部アドレス[26:17]である。
【０１２９】
図１４にはアプリケーションプロセッサ２への第２モードを使用したアクセス例が示される。例えばアプリケーションプロセッサ２のアドレス空間におけるアドレスの0x＿41231234にアクセスする場合を一例とする。0x＿4*******はＳＤＲＡＭのアドレス空間とする。
【０１３０】
まず、ベースバンドプロセッサ３がアドレス”0x＿0091891a”を出力するアクセスを発行する（” 0x＿0091891a”は、”0x＿01231234”を２バイトバウンダリアドレスということでこれを右に１ビットシフトしたものものである）。すなわち、ベースバンドプロセッサ３はそのアドレスフェーズにおいて、マルチプレクス端子３０３にAD[15:0]＝“1000100100011010”を出力し、アドレス端子３０４にA[25]＝“1”、A[24:16]＝“010010001”とするアクセスを発行する。AD[15:0]は内部アドレス信号ＡＣＣＡＤＲの内部アドレス[16:1]であり、A[24:16]は内部アドレス信号ＡＣＣＡＤＲの内部アドレス[25:17]である。ここではアクセス先がＳＤＲＡＭ空間である為に、A[25]端子を”1”とする必要がある。
【０１３１】
図１５にはアプリケーションプロセッサ２への第３モードを使用したアクセス例が示される。例えばアプリケーションプロセッサ２のアドレス空間におけるアドレスの0x＿41231234にアクセスする場合を一例とする。0x＿4*******はＳＤＲＡＭのアドレス空間とする。
【０１３２】
まず、ベースバンドプロセッサ３がＭＦＩ１４０の補完レジスタ４０１のビット３１〜ビット１６に対し、”0x＿0122”をライトする。補完対象ビットは内部アドレス信号ＡＣＣＡＤＲの[26:17]となることから、アクセス先上位アドレスの”0x＿4123”より”0x＿0122”をライトする。
【０１３３】
ベースバンドプロセッサ３よりアドレスを”0x＿891a”で出力するようアクセスを発行する（上記” 0x891a”は、”0x31234”を２バイトバウンダリアドレスということでこれを右に１ビットシフトし、ビット[19:16]を削ったものである）。すなわち、ベースバンドプロセッサ３はそのアドレスフェーズにおいて、マルチプレクス端子３０３にAD[15:0]＝“1000100100011010”を出力し、アドレス端子３０４にA[16]＝“1”を出力してアクセスを発行する。AD[15:0]は内部アドレス信号ＡＣＣＡＤＲの[16:1]である。内部アドレス信号ＡＣＣＡＤＲの[26:17]は補完レジスタのビット[26:17]に対応する。ここではアクセス先がＳＤＲＡＭ空間である為に、A[16]端子を”1”とする必要がある。
【０１３４】
図１６にはアプリケーションプロセッサ２への第４モードを使用したアクセス例が示される。例えばアプリケーションプロセッサ２のアドレス空間におけるアドレスの0x＿41231234にアクセスする場合を一例とする。0x＿4*******はＳＤＲＡＭのアドレス空間とする。
【０１３５】
まず、ベースバンドプロセッサ３がＭＦＩ１４０の補完レジスタ４０１のビット31-16に対し、”0x4122”をライトする（補完対象ビットは内部アドレス信号ＡＣＣＡＤＲの[31:17]となることから、アクセス先上位アドレスの”0x＿4123”より”0x＿4122”をライト）。
【０１３６】
ベースバンドプロセッサ３よりアドレスを”0x891a”で出力するようアクセスを発行する（上記”0x＿891a”は、”0x＿31234”を２バイトバウンダリアドレスということでこれを右に１ビットシフトし、ビット[19:16]を削ったものである）。すなわち、ベースバンドプロセッサ３はそのアドレスフェーズにおいて、マルチプレクス端子３０３にAD[15:0]＝“1000100100011010”としてアクセスを発行するAD[15:0]は内部アドレス信号ＡＣＣＡＤＲ[16:1]である。内部アドレス[31:17]は補完レジスタ４０１のビット[31:17]に対応する。
【０１３７】
《アドレス変換回路の外部入力動作タイミング》
図１７には外部同期インタフェース制御回路２００に対する書き込み動作のタイミングチャートが示される。クロック信号ＣＫ、ライトイネーブル信号ＷＥ及びリードイネーブル信号ＲＥはアドレスバリッド信号ＶＬＤａｄｒと共にバスコントロール信号ＣＴＬに含まれる信号である。図１７は８バイトのライト動作を例示する。アドレス入力はアドレス端子３０４からのアドレス信号ＡＤＲとマルチプレクス端子３０３からのアドレス信号ＡＤＲｍｕｘとが並列入力される場合を例示する。ここではバーストライトのために連続的にライトデータが入力される場合を示す。例えばＳＤＲＡＭ９に対するバーストライトの場合にはそのためのバスコントローラ１１がターゲットアドレス（Target Address）に続いてバーストライトアドレスを順次生成する。
【０１３８】
図１８には外部同期インタフェース制御回路２００に対する読み出し動作のタイミングチャートが示される。入力信号の種類は図１７と同じであり、バーストリード動作によって連続的にリードデータが得られる例を示している。例えばＳＤＲＡＭ９に対するバーストリードの場合にはそのためのバスコントローラ１１がターゲットアドレス（Target Address）に続いてバーストリードアドレスを順次生成する。
【０１３９】
図１９には外部非同期インタフェース制御回路２０１に対する書き込み動作のタイミングチャートが示される。クロック信号ＣＫは用いられず、アドレス入力はマルチプレクス端子３０３からのアドレス信号ＡＤＲｍｕｘとされる。ここではターゲットアドレス（Target Address）に対するシングルライトの例が示される。
【０１４０】
図２０には外部非同期インタフェース制御回路２０１に対する読み出し動作のタイミングチャートが示される。クロック信号ＣＫは用いられず、アドレス入力はマルチプレクス端子３０３からのアドレス信号ＡＤＲｍｕｘとされる。ここではターゲットアドレス（Target Address）に対するシングルリードの例が示される。
【０１４１】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１４２】
例えば、チップの外部端子数はパッケージの外部端子数と一致しなくてもよく、特定の動作モードだけを利用する半導体装置ではパッケージの外部端子はチップの外部端子の一部であってもよい。
【０１４３】
本発明はアプリケーションプロセッサ以外のデータ処理用の半導体装置に広く適用することができる。
【０１４４】
本発明は携帯電話以外のデータ処理システムに広く適用することができる。上記実施の形態ではマスタプロセッサとしてのベースバンドプロセッサがスレーブプロセッサとしてのアプリケーションプロセッサのアドレス空間を直接アクセスする外部インタフェース回路について説明したが、スレーブ側がマスタ側のアドレス空間を直接アクセスする外部インタフェース回路にも本発明は当然適用可能である。
【０１４５】
内部アドレス信号のビット数、補完レジスタなどの各種レジスタのビット数、マルチプロセッサの数、アクセラレータの数や種類などについても適宜変更可能である。
【符号の説明】
【０１４６】
４  高周波トランシーバ（ＲＦＩＣ）
３  ベースバンドプロセッサ（ＢＢＰ）
２  アプリケーションプロセッサ（ＡＰＰ）
１１  外部インタフェース回路（ＩＦ２ｎｄ）、ＳＤＲＡＭコントローラ（ＳＢＳＣ）
１２  外部インタフェース回路（ＩＦ２ｎｄ）、バスステートコントローラ（ＢＳＣ）
１０  外部インタフェース回路（ＩＦ１ｓｔ）
９  ＳＤＲＡＭ
８  フラッシュメモリ
１００  中央処理装置（ＣＰＵ）
１３  ＣＰＧ
１４  ＳＹＳＣ
１０  マスタインタフェース回路
１４０  アドレス変換回路（ＭＦＩ）
１４１  共有メモリ（ＭＦＲＡＭ）
２０５  バス制御回路
２０６  バス制御回路
２００  外部同期インタフェース制御回路
２０１  外部非同期インタフェース制御回路
２０２  アドレス制御回路
２０７  内部バッファ制御回路
２０３  内部レジスタ回路
２０５  バス制御回路
２０６  バス制御回路
３００  同期インタフェース用チップ選択信号（ＣＳｓｙ）の入力端子
３０３  アドレス系信号（ＡＤＲｍｕｘ）とデータ（ＤＡＴ）のマルチプレクス端子
３０１  アドレスバリッド信号（ＶＬ  Ｄａｄｒ）などのバスコントロール信号（ＣＬＴ）の入力端子
３０２  ウェート信号（ＷＡＩＴ）の出力端子
３０４  アドレス信号（ＡＤＲ）の入力端子
３００  非同期インタフェース用チップ選択信号（ＣＳａｓｙ）の入力端子
４０１  補完レジスタ
４００  モードレジスタ
ＣＭＰＬ  補完情報
ＭＯＤＥ  モードデータ
５００  アドレス生成ロジック回路
５０１  アドレスラッチ
５０２  ロジック回路
５０３  セレクタ
ＡＣＣＡＤＲ  内部アドレス信号
４０３  インクリメンタ
４０２  アドレスインクリメントモードレジスタ
５１０  アドレスインクリメント制御ロジック
５１２  バッファ制御ロジック
５１１  アドレスバッファ
【図１】
0005441216.tif 000002
【図２】
0005441216.tif 000003
【図３】
0005441216.tif 000004
【図４】
0005441216.tif 000005
【図５】
0005441216.tif 000006
【図６】
0005441216.tif 000007
【図７】
0005441216.tif 000008
【図８】
0005441216.tif 000009
【図９】
0005441216.tif 000010
【図１０】
0005441216.tif 000011
【図１１】
0005441216.tif 000012
【図１２】
0005441216.tif 000013
【図１３】
0005441216.tif 000014
【図１４】
0005441216.tif 000015
【図１５】
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【図１６】
0005441216.tif 000017
【図１７】
0005441216.tif 000018
【図１８】
0005441216.tif 000019
【図１９】
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【図２０】
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