(57)【特許請求の範囲】
【請求項１】
入力電圧をパルス幅変調信号により所望する出力電圧に変換するデジタル制御スイッチング電源装置であって、
バイアス電流により遅延時間が制御される遅延素子を直列接続した第１の遅延素子アレイを有し、該第１の遅延素子アレイを開始信号が伝播する遅延時間により前記第１の遅延素子アレイの遅延素子に流れるバイアス電流の電流値をデジタル値に変換するディレイライン回路と、
スイッチング電源装置の基本クロックとなるスイッチング・クロックに対するアナログ／デジタル変換周期を示す信号であるディレイライン・クロックとの位相差を検出する位相差検出回路と、
前記スイッチング・クロックと前記ディレイライン・クロックとの位相が一致するように前記位相差検出回路の出力に応じて前記バイアス電流を生成するためのバイアス制御電圧を生成するチャージポンプ回路と、
該チャージポンプ回路の出力、および前記出力電圧の検出値と基準電圧との比較結果に応じて前記バイアス電流を決めるバイアス電流指示回路と、
を有するアナログ／デジタル変換回路を備え、
出力電圧の検出値と基準電圧との誤差電圧を前記アナログ／デジタル変換回路でデジタルエラー信号に変換し、該デジタルエラー信号にＰＩＤ処理を施すことによりＰＷＭ信号を生成することを特徴とするデジタル制御スイッチング電源装置。
【請求項２】
前記ディレイライン回路は、
バイアス電流として遅延出力電流が流れ、該遅延出力電流により遅延時間が制御される遅延素子を直列接続した前記第１の遅延素子アレイと、タイミング信号により前記第１の遅延素子アレイを構成する遅延素子の出力を格納する記憶回路と、を有する第１のディレイセルアレイと、
バイアス電流として遅延基準電流が流れ、該遅延基準電流により遅延時間が制御される遅延素子を直列接続した第２の遅延素子アレイを有し、前記タイミング信号および前記変換周期を示す信号を生成する第２のディレイセルアレイと、
前記記憶回路の出力をエンコードするエンコーダ回路と、
を備えたことを特徴とする請求項１記載のデジタル制御スイッチング装置。
【請求項３】
前記位相差検出回路は、
前記スイッチング周期を基準にして前記変換周期との位相差を検出して、前記スイッチング周期の位相が早い場合に該位相差の期間だけＵｐ信号を出力する回路と、
前記スイッチング周期を基準にして前記アナログ／デジタル変換周期との位相差を検出して、前記スイッチング周期の位相が遅い場合に該位相差の期間だけＤｗｎ信号を出力する回路と、
を備えたことを特徴とする請求項１または２に記載のデジタル制御スイッチング電源装置。
【請求項４】
前記チャージポンプ回路は、
基準電流をコピーして充電電流を生成し、前記Ｕｐ信号が出力されている期間に前記充電電流でチャージポンプ容量を充電する充電回路と、
前記基準電流をコピーして放電電流を生成し、前記Ｄｗｎ信号が出力されている期間に前記放電電流で前記チャージポンプ容量を放電する放電回路と、
前記チャージポンプ容量の充放電電圧に応じて前記バイアス制御電圧を出力する出力回路と、
を備えたことを特徴とする請求項３に記載のデジタル制御スイッチング電源装置。
【請求項５】
前記バイアス電流指示回路は、
前記バイアス制御電圧に応じて定電流を生成する定電流回路と、
前記定電流をコピーした電流を動作電流とし、前記出力電圧の検出値と前記基準電圧とを入力として、前記遅延出力電流を決める信号を出力する第１の差動回路と、
前記定電流をコピーした電流を動作電流とし、同一電位の信号を２つの入力として、前記遅延基準電流を決める信号を出力する第２の差動回路と、
を備えたことを特徴とする請求項１または２に記載のデジタル制御スイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス幅変調信号（以下、ＰＷＭ（Pulse Width Modulation）信号という。）に従いスイッチングをおこない電圧変換をするスイッチング電源装置に関し、特に、デジタル信号による制御に好適となるアナログ／デジタル変換回路（以下、Ａ／Ｄ変換回路という。）を有したデジタル制御スイッチング電源装置に関する。
【背景技術】
【０００２】
図１２に、従来の一般的なデジタル制御スイッチング電源装置の第１の構成例を示す。図１２は、スイッチング素子をＰＷＭ信号で制御して入力電圧Ｖｉｎを出力電圧Ｖｏｕｔに変換する電圧モードのデジタル制御スイッチング電源装置の構成例であり、減算回路Ｓｕｂと、Ａ／Ｄ変換回路１２と、デジタル補償回路２２と、デジタルＰＷＭ回路３２と、駆動回路ＤＲＶおよび該駆動回路ＤＲＶで制御される一対のスイッチング素子であるＰチャンネルＭＯＳＦＥＴ（以下、ＰＭＯＳという。）Ｑ１およびＮチャンネルＭＯＳＦＥＴ（以下、ＮＭＯＳという。）Ｑ２からなるスイッチング回路４１と、インダクタＬとコンデンサＣからなるＬＣ平滑フィルタ５１と、から構成されている。また、Ｖｉｎは入力電圧Ｖｉｎをデジタル制御スイッチング電源装置に入力する電源（電源とその電圧に同じ符号を付した。）、ＲＬは負荷回路である。
【０００３】
図１２の構成において、出力電圧Ｖｏｕｔの検出値（出力電圧そのもの、出力電圧を分圧したもの、出力電圧をレベルシフトしたものなど。）がフィードバックされ、減算回路Ｓｕｂにより目標値となる基準電圧Ｖｒｅｆとの誤差電圧Ｖｅ（（Ｖｒｅｆ−Ｖｏｕｔ），（Ｖｒｅｆ−Ｋ１・Ｖｏｕｔ），（Ｖｒｅｆ−（Ｖｏｕｔ−Ｋ２））など。ここで、Ｋ１，Ｋ２は正定数。）が生成される。誤差電圧Ｖｅは、Ａ／Ｄ変換回路１２でスイッチング周期Ｔｓ毎にサンプリングされ、デジタルエラー信号ｅ［ｎ］に変換される（ここで、［ｎ］はｎ番目のスイッチング周期における信号であることを示す。）。デジタル補償回路２２は、入力されるデジタルエラー信号ｅ［ｎ］にＰＩＤ（Proportional Integral and Differential）処理を施し、ＰＷＭ信号のデューティを制御するデューティコマンド信号ｄｃ［ｎ］を算出する。デジタルＰＷＭ回路３２は、算出されたデューティコマンド信号ｄｃ［ｎ］に基づきＰＷＭ信号を生成する。スイッチング回路４１は、スイッチング素子Ｑ１、Ｑ２をＰＷＭ信号に従いオン・オフ制御し、ＬＣ平滑フィルタ５１はスイッチング回路４１の出力を平滑して出力電圧Ｖｏｕｔを生成し、これを負荷回路ＲＬに供給する。
【０００４】
ここで、一般的なスイッチング電源装置の仕様の場合、Ａ／Ｄ変換回路の変換範囲や変換結果を表すために必要なビット数は小さくてよいため、デジタル制御スイッチング電源装置には、動作電圧や動作電流に依存して変化する素子の遅延時間を利用したディレイラインＡＤＣ（A/D Converter）が用いられている。（例えば、特許文献１参照。）
図１３に、従来のディレイラインＡＤＣの構成例を示す。ディレイラインＡＤＣは、遅延時間調整用の遅延素子ｄｍｙ、ｎ段の遅延素子Ｄｃｅｌｌが直列接続して構成される遅延素子アレイｄ１〜ｄ（ｎ）、各遅延素子Ｄｃｅｌｌの出力をデータ格納信号Ｓａｍｐｌｅの立ち上がりエッジで格納するｎ個のフリップフロップＤＦＦ、および該ｎ個のフリップフロップＤＦＦの出力からデジタルエラー信号ｅ［ｎ］を生成するエンコーダ回路５から構成される。
【０００５】
図１３において、遅延素子ｄｍｙは、遅延素子アレイｄ１〜ｄ（ｎ）の遅延時間を最適化するために、全体の遅延時間を調整する目的で介挿されている。また、制御信号Ｄｃｏｎｔは、遅延素子ｄｍｙおよび遅延素子Ｄｃｅｌｌの遅延時間を制御するための信号である。
【０００６】
図１４に、図１３に示したディレイラインＡＤＣのタイミングチャートを示す。ディレイラインＡＤＣは、スイッチング電源装置のスイッチング周期Ｔｓ（基本クロックであるスイッチング・クロックＣＬＫ−ＳＷの周期。）毎にＡ／Ｄ変換動作をおこなう。このＡ／Ｄ変換動作は、スイッチング・クロックＣＬＫ−ＳＷに同期したＡ／Ｄ変換開始信号Ｓｔａｒｔの立ち上がりで開始し、立ち下がりでリセットされ終了する。
【０００７】
図１４（Ａ）は、通常の周波数の場合のタイミングチャートを示す。Ａ／Ｄ変換開始信号Ｓｔａｒｔが遅延素子ｄｍｙに入力すると、すなわち遅延素子ｄｍｙの入力がＨ（ハイ）レベルになると、そのＨレベルが遅延素子ｄｍｙによる遅延時間ｔｄｄだけ遅延して遅延素子アレイの初段の遅延素子ｄ１に伝播され、それぞれの遅延素子で一定の遅延時間ｔｄずつ遅延しながら遅延素子アレイｄ１〜ｄ（ｎ）を順次伝播していく。この各遅延素子Ｄｃｅｌｌの出力ｄ１〜ｄ（ｎ）（素子とその出力に同じ符号を付した。）を、予めタイミングを設定されたデータ格納信号Ｓａｍｐｌｅの立ち上がりでｎ個のフリップフロップＤＦＦに格納する。そして、格納されたｄ１〜ｄ（ｎ）を表すｎ個のフリップフロップＤＦＦの出力データｏｕｔ１〜ｏｕｔ（ｎ）をエンコーダ回路５によりエンコードすることにより、デジタルエラー信号ｅ［ｎ］が得られる。ここで、データｏｕｔ１〜ｏｕｔ（ｎ）は、最初のｋ個のデータｄ１〜ｄ（ｋ）がＨレベルで、残りのデータｄ（ｋ＋１）〜ｄ（ｎ）がＬ（ロー）レベルの信号となる。そして、制御信号Ｄｃｏｎｔの値が遅延素子ｄｍｙおよび遅延素子Ｄｃｅｌｌの遅延時間を長くさせるものであればＨレベルが伝播される遅延素子の数が少なくなるのでｋの値が小さくなり、遅延時間を短くさせるものであればＨレベルが伝播される遅延素子の数が多くなるのでｋの値が大きくなる。このように、ディレイラインＡＤＣは、遅延時間ｔｄｄ，ｔｄおよびデータ格納信号Ｓａｍｐｌによる格納タイミングを制御することで、制御信号Ｄｃｏｎｔに対するＡ／Ｄ変換を実現している。
【０００８】
このＡ／Ｄ変換時間とデジタル補償回路２２でのデューティコマンド信号ｄｃ［ｎ］の計算時間の合計時間は、スイッチング周期Ｔｓ以下となるように設定されなければならない。（減算回路ＳｕｂとデジタルＰＷＭ回路３１の動作時間は無視できるものとする。）
このため、プロセス変動や素子のサイズバラツキの影響でスイッチング周期Ｔｓや遅延時間にバラツキが発生しても、確実にスイッチング周期Ｔｓ内でＡ／Ｄ変換とデューティコマンド信号ｄｃ［ｎ］の計算を完了させるために、時間的なマージンを確保しておく必要がある。
【０００９】
さらに、スイッチング周波数を可変にしてユーザー側でその周波数を設定できるようにする場合には、仕様で規定している最小のスイッチング周期でＡ／Ｄ変換とデューティコマンド信号ｄｃ［ｎ］の計算を完了するように設定されなければならない。図１４（Ｂ）は、２倍のスイッチング周波数まで対応可能なＡ／Ｄ変換とデューティコマンド信号計算のタイミングチャートを示しているが、必要なマージンが非常に大きくなってしまう。
【００１０】
デジタル制御スイッチング電源装置は、ＰＩＤ計算等のデジタル信号処理が必要となるため、アナログ制御方式に比べフィードバック制御に時間が掛かり過渡応答特性に課題があることが知られている。このディレイラインＡＤＣをスイッチング電源装置に適用した場合、上述したように時間的なマージン確保が必要となり、遅れ時間が更に増大してしまう。この時間的なマージンは、Ａ／Ｄ変換結果がＰＷＭ信号に反映されるまでの遅れ時間となるため、図１４（Ｂ）に示したような過大なマージン時間はＡ／Ｄ変換結果の出力へのフィードバックを遅らせることになり、スイッチング電源装置の過渡応答特性を大きく悪化させてしまう。
【００１１】
この過渡応答特性を改善するデジタル制御スイッチング電源装置として、通常のデジタル信号処理回路とは別に負荷急変時の過渡変動検出回路を新たに設け、負荷急変時はデジタル信号処理を介さず出力電圧を制御する回路構成が特許文献２で紹介されている。
【００１２】
図１５に、従来のデジタル制御スイッチング電源装置の第２の構成例として、この特許文献２に記載されているデジタル制御スイッチング電源装置の回路構成を示す。なお、図１２に示す従来のデジタル制御スイッチング電源装置の第１の構成例と同じ部位には同じ符号を付して、詳細な説明は省略する。
【００１３】
図１５に示すデジタル制御スイッチング電源装置は、デジタル信号処理回路部６１と、スイッチング回路４１と、ＬＣ平滑フィルタ５１と、２つのコンパレータＣＰ１およびＣＰ２からなる過渡変動検出回路７１と、抵抗Ｒ２とコンデンサＣ２からなるＣＲフィルタ８１と、から構成されている。
【００１４】
デジタル信号処理回路部６１は、Ａ／Ｄ変換回路１３と、デジタル電圧制御回路２３と、デジタルＰＷＭ回路３３と、基準電圧Ｖｒｅｆ＋△およびＶｒｅｆ−△の電圧を出力するＶｒｅｆ±△回路６２と、通常時あるいは負荷急変時のＰＷＭ信号を選択・出力するＳＥＬ回路６３から構成されている。
【００１５】
通常の動作時（Ｖｒｅｆ＋△＞Ｖｏｕｔ＞Ｖｒｅｆ−△）は、Ａ／Ｄ変換回路１３とデジタル電圧制御回路２３とデジタルＰＷＭ回路３３とでデジタル信号処理をおこないＳＥＬ回路６３を介してデジタルＰＷＭ回路３３の出力であるＰＷＭ信号を選択してスイッチング回路４１に出力する。すなわち、図１２に示した従来の第１の構成例と同様のスイッチング制御動作をおこなう。
【００１６】
一方、負荷急変時の動作は、ＣＲフィルタ８１で検出される負荷急変電圧ＶｏＣＲと基準となる電圧Ｖｒｅｆ±△とを過渡変動検出回路７１のコンパレータＣＰ１およびＣＰ２で比較し、スイッチング回路４１の駆動制御方式を選択する。
【００１７】
まず、負荷急減時（Ｖｏｕｔ＞Ｖｒｅｆ＋△）の場合は、コンパレータＣＰ１の検出信号α０でＳＥＬ回路６３を制御し、０％デューティのＰＷＭ信号を選択・出力してスイッチング回路４１を駆動する。次に、負荷急増時（Ｖｏｕｔ＜Ｖｒｅｆ−△）の場合は、コンパレータＣＰ２の検出信号α１００でＳＥＬ回路６３を制御し、１００％デューティのＰＷＭ信号を選択・出力してスイッチング回路４１を駆動する。以上説明した動作により、負荷急変時の出力電圧Ｖｏｕｔの過渡応答特性を改善するとしている。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特表２００５−５１２４９３号公報
【特許文献２】特開２００８−１１３５４２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
上述した従来のデジタル制御スイッチング電源装置には、以下のような問題点あった。
まず、図１２に示した従来の第１の構成例では、Ａ／Ｄ変換周期に時間的なマージンが必要となり、出力電圧Ｖｏｕｔと基準電圧Ｖｒｅｆとの誤差電圧をディレイラインＡＤＣでＡ／Ｄ変換したデジタルエラー信号ｅ［ｎ］に基づきＰＷＭ信号を生成して出力電圧Ｖｏｕｔを制御するまでに遅れ時間が発生し、出力の過渡応答特性が悪化してしまうという問題点があった。この過渡応答特性を改善するために、スイッチング周期Ｔｓの高速化も考えられるが、使用する素子も必然的に高速化が要求されて高価な素子が必要となり、高速化に伴い消費電流が増大するという問題点も発生する。
【００２０】
また、図１５に示した従来の第２の構成例では、通常のデジタル信号処理回路とは別に過渡変動検出回路７１やＣＲフィルタ８１などを設け、出力電圧Ｖｏｕｔの負荷急変時は０％あるいは１００％デューティのＰＷＭ信号で制御することで過渡応答特性の高速化を実現している。しかし、負荷急変時の専用検出回路や回路部品が新たに必要となり、回路規模が膨大になるという問題点がある。また、通常時の動作と負荷急変時の動作との信号制御が複雑となり、さらに、負荷急変検出電圧と基準となる電圧範囲Ｖｒｅｆ±△をスイッチング電源装置の仕様に合せて個別に設定が必要になるという問題点があった。
【００２１】
本発明は、上述した問題に鑑みてなされたものであり、その解決しようとする課題は、スイッチング周期に応じてＡ／Ｄ変換動作を最適化し定常状態では動作を維持するＡ／Ｄ変換回路を実現し、当該Ａ／Ｄ変換回路を適用することにより過渡応答特性が良好なデジタル制御スイッチング電源装置を提供することである。
【課題を解決するための手段】
【００２２】
上述した課題を解決するために、請求項１に係る発明は、入力電圧をパルス幅変調信号により所望する出力電圧に変換するデジタル制御スイッチング電源装置であって、バイアス電流により遅延時間が制御される遅延素子を直列接続した第１の遅延素子アレイを有し、該第１の遅延素子アレイを開始信号が伝播する遅延時間により前記第１の遅延素子アレイの遅延素子に流れるバイアス電流の電流値をデジタル値に変換するディレイライン回路と、スイッチング電源装置の基本クロックとなるスイッチング・クロックに対するアナログ／デジタル変換周期を示す信号であるディレイライン・クロックとの位相差を検出する位相差検出回路と、前記スイッチング・クロックと前記ディレイライン・クロックとの位相が一致するように前記位相差検出回路の出力に応じて前記バイアス電流を生成するためのバイアス制御電圧を生成するチャージポンプ回路と、該チャージポンプ回路の出力、および前記出力電圧の検出値と基準電圧との比較結果に応じて前記バイアス電流を決定するバイアス電流指示回路と、を有するアナログ／デジタル変換回路を備え、出力電圧の検出値と基準電圧との誤差電圧を前記アナログ／デジタル変換回路でデジタルエラー信号に変換し、該デジタルエラー信号にＰＩＤ処理を施すことによりＰＷＭ信号を生成することを特徴とする。
【００２３】
また、請求項２に係る発明は、前記ディレイライン回路は、バイアス電流として遅延出力電流が流れ、該遅延出力電流により遅延時間が制御される遅延素子を直列接続した前記第１の遅延素子アレイと、タイミング信号により前記第１の遅延素子アレイを構成する遅延素子の出力を格納する記憶回路と、を有する第１のディレイセルアレイと、バイアス電流として遅延基準電流が流れ、該遅延基準電流により遅延時間が制御される遅延素子を直列接続した第２の遅延素子アレイを有し、前記タイミング信号および前記変換周期を示す信号を生成する第２のディレイセルアレイと、前記記憶回路の出力をエンコードするエンコーダ回路と、を備えたことを特徴とする。
【００２４】
また、請求項３に係る発明は、前記位相差検出回路は、前記スイッチング周期を基準にして前記変換周期との位相差を検出して、前記スイッチング周期の位相が早い場合に該位相差の期間だけＵｐ信号を出力する回路と、前記スイッチング周期を基準にして前記アナログ／デジタル変換周期との位相差を検出して、前記スイッチング周期の位相が遅い場合に該位相差の期間だけＤｗｎ信号を出力する回路と、を備えたことを特徴とする。
【００２５】
また、請求項４に係る発明は、前記チャージポンプ回路は、基準電流をコピーして充電電流を生成し、前記Ｕｐ信号が出力されている期間に前記充電電流でチャージポンプ容量を充電する充電回路と、前記基準電流をコピーして放電電流を生成し、前記Ｄｗｎ信号が出力されている期間に前記放電電流で前記チャージポンプ容量を放電する放電回路と、前記チャージポンプ容量の充放電電圧に応じて前記バイアス制御電圧を出力する出力回路と、を備えたことを特徴とする。
また、請求項５に係る発明は、前記バイアス電流指示回路は、前記バイアス制御電圧に応じて定電流を生成する定電流回路と、前記定電流をコピーした電流を動作電流とし、前記出力電圧の検出値と前記基準電圧とを入力として、前記遅延出力電流を決める信号を出力する第１の差動回路と、前記定電流をコピーした電流を動作電流とし、同一電位の信号を２つの入力として、前記遅延基準電流を決める信号を出力する第２の差動回路と、を備えたことを特徴とする。
【発明の効果】
【００２６】
本発明に係るデジタル制御スイッチング電源装置は、Ａ／Ｄ変換回路が連続するアナログ信号で制御されスイッチング周期に同期した変換動作をおこなうため、簡単な回路構成と制御方法で過渡応答特性を改善するという効果を奏する。
【図面の簡単な説明】
【００２７】
【図１】本発明に係るデジタル制御スイッチング電源装置の構成例を示す図である。
【図２】本発明の実施例に係るディレイライン回路の回路構成例を示す図である。
【図３】本発明の実施例に係る遅延素子の回路構成例を示す図である。
【図４】本発明の実施例に係る遅延素子の入出力のタイミングチャートを示す図である。
【図５】本発明の実施例に係る位相差検出回路の回路構成例を示す図である。
【図６】本発明の実施例に係る位相差検出回路のタイミングチャートを示す図である。
【図７】本発明の実施例に係るチャージポンプ回路の回路構成例を示す図である。
【図８】本発明の実施例に係るバイアス電流指示回路の回路構成例を示す図である。
【図９】本発明の実施例に係るバイアス電流指示回路の入出力特性例を示す図である。
【図１０】本発明の実施例に係るＡ／Ｄ変換回路の同期をとる動作について説明するための動作波形を示す図である。
【図１１】本発明の実施例に係るＡ／Ｄ変換回路のタイミングチャートを示す図である。
【図１２】従来のデジタル制御スイッチング電源装置の第１の構成例を示す図である。
【図１３】従来のデジタル制御スイッチング電源装置の第１の構成例におけるディレイラインＡＤＣの回路構成例を示す図である。
【図１４】従来のデジタル制御スイッチング電源装置の第１の構成例におけるディレイラインＡＤＣのタイミングチャートを示す図である。
【図１５】従来のデジタル制御スイッチング電源の第２の構成例を示す図である。
【発明を実施するための形態】
【００２８】
(実施例１)
以下、本発明の実施形態に係るデジタル制御スイッチング電源装置について、図面を参照しながら説明する。
【００２９】
図１は、本発明に係るデジタル制御スイッチング電源装置の実施例の構成を示すブロック図である。図１２および図１５に示す従来のデジタル制御スイッチング電源装置の構成例と同じ部位には同じ符号を付して、詳細な説明は省略する。
【００３０】
図１は、スイッチング素子をＰＷＭ信号で制御して入力電圧Ｖｉｎを出力電圧Ｖｏｕｔに変換する電圧モードのデジタル制御スイッチング電源装置の構成例であり、Ａ／Ｄ変換回路１１と、デジタル補償回路２１と、デジタルＰＷＭ回路３１と、スイッチング回路４１と、ＬＣ平滑フィルタ５１と、から構成されている。なお、図１に示すデジタル制御スイッチング電源装置の動作については、図１２に示した従来のデジタル制御スイッチング電源装置と同じであり、詳細は省略する。
【００３１】
図１に示す本実施例のデジタル制御スイッチング電源装置において、Ａ／Ｄ変換回路１１は、ディレイライン回路１と、位相差検出回路２と、チャージポンプ回路３と、バイアス電流指示回路４と、を備えている。
【００３２】
ディレイライン回路１は、遅延出力電流信号ＶＩｂ（ｏｕｔ）および遅延基準電流信号ＶＩｂ（ｒｅｆ）からなる遅延制御電流信号により遅延時間を制御される遅延素子アレイを有し、Ａ／Ｄ変換開始信号Ｓｔａｒｔが遅延素子アレイを伝播する遅延時間を利用して出力電圧Ｖｏｕｔの検出値と目標値となる基準電圧Ｖｒｅｆとの差電圧のＡ／Ｄ変換を行い、誤差電圧に対応するデジタルエラー信号ｅ［ｎ］と、Ａ／Ｄ変換周期を示すディレイライン・クロックＣＬＫ−ＤＬを出力する。
【００３３】
図２は、本実施例のディレイライン回路１の回路構成例である。図２に示すディレイライン回路１は、２つのディレイセルアレイｄｃＡ１およびｄｃＡ２と、エンコーダ回路５と、を備えている。
【００３４】
ディレイセルアレイｄｃＡ１は、Ａ／Ｄ変換開始信号Ｓｔａｒｔが入力する遅延時間調整用の遅延素子ｄｍｙｏ、ｎ段の遅延素子Ｄｃｅｌｌが直列接続して構成される遅延素子アレイｄｏ１〜ｄｏ（ｎ）、および該遅延素子アレイの各出力ｄｏ１〜ｄｏ（ｎ）（素子とその出力に同じ符号を付した。）のデータをタイミング信号ＣＬＫ−ＳＰの立ち上がりエッジで格納するｎ個のフリップフロップＤＦＦ、を備えている。遅延出力電流信号ＶＩｂ（ｏｕｔ）は、Ａ／Ｄ変換開始信号Ｓｔａｒｔが遅延素子ｄｍｙｏおよび遅延素子アレイｄｏ１〜ｄｏ（ｎ）を伝播する遅延時間ｔｄｄｏおよびｔｄｏを制御する。すなわち、遅延出力電流信号ＶＩｂ（ｏｕｔ）が後述のように遅延出力電流Ｉｂ（ｏｕｔ）に変換され、当該遅延出力電流Ｉｂ（ｏｕｔ）が遅延時間ｔｄｄｏおよびｔｄｏに変換される。所定時間後に発生するタイミング信号ＣＬＫ−ＳＰの立ち上がりで遅延素子アレイの各出力ｄｏ１〜ｄｏ（ｎ）をｎ個のフリップフロップＤＦＦに格納することにより、遅延出力電流信号ＶＩｂ（ｏｕｔ）をデジタル信号に変換したデータ出力ｏｕｔ１〜ｏｕｔ（ｎ）を得ることができる。すなわち、データ出力ｏｕｔ１〜ｏｕｔ（ｎ）は最初のｋ個のデータ出力ｏｕｔ１〜ｏｕｔ（ｋ）が１となり、残りのデータ出力ｏｕｔ（ｋ＋１）〜ｏｕｔ（ｎ）が０となるが、後述のように、遅延出力電流信号ＶＩｂ（ｏｕｔ）が大きいほどｋが小さくなる。
【００３５】
エンコーダ回路５は、データ出力ｏｕｔ１〜ｏｕｔ（ｎ）をエンコードし、デジタルエラー信号ｅ［ｎ］を生成し出力する。
一方、ディレイセルアレイｄｃＡ２は、ディレイセルアレイｄｃＡ１のデータ格納タイミング信号ＣＬＫ−ＳＰを生成する回路部と、Ａ／Ｄ変換周期を示すディレイライン・クロックＣＬＫ−ＤＬを生成する回路部と、を備えている。
【００３６】
データ格納タイミング信号ＣＬＫ−ＳＰを生成する回路部は、Ａ／Ｄ変換開始信号Ｓｔａｒｔが入力する遅延時間調整用の遅延素子ｄｍｙｒ、ｍ段の遅延素子Ｄｃｅｌｌが直列接続して構成される遅延素子アレイｄｒ１〜ｄｒ（ｍ）、および該遅延素子アレイの各出力ｄｒ１〜ｄｒ（ｍ）（素子とその出力に同じ符号を付した。）が入力するｍ個のフリップフロップＤＦＦ、を備えている。遅延基準電流信号ＶＩｂ（ｒｅｆ）は、Ａ／Ｄ変換開始信号Ｓｔａｒｔが遅延素子ｄｍｙｒおよび遅延素子アレイｄｒ１〜ｄｒ（ｍ）を伝播する遅延時間ｔｄｄｒおよびｔｄｒを制御する。すなわち、遅延基準電流信号ＶＩｂ（ｒｅｆ）が後述のように遅延基準電流Ｉｂ（ｒｅｆ）に変換され、当該遅延基準電流Ｉｂ（ｒｅｆ）が遅延時間ｔｄｄｒおよびｔｄｒに変換され、出力ｄｒ（ｍ）がタイミング信号ＣＬＫ−ＳＰとなる。
【００３７】
ディレイライン・クロックＣＬＫ−ＤＬを生成する回路部は、タイミング信号ＣＬＫ−ＳＰが入力する遅延素子ｄｃｌおよび該遅延素子ｄｃｌの出力が入力するフリップフロップＤＦＦを備えている。遅延素子ｄｃｌの遅延時間ｔｄｃｌは、デジタル補償回路２１がデジタルエラー信号ｅ［ｎ］に基づきＰＷＭ信号のデューティを制御するデューティコマンド信号ｄｃ［ｎ］を算出するための計算時間となる時間であり、遅延素子ｄｃｌのバイアス電流を指示する遅延算出電流信号ＶＩｂ（ｃａｌ）で制御される。なお、遅延算出電流信号ＶＩｂ（ｃａｌ）は、スイッチング周期に依存せずに設定が可能なため、バイアス電流指示回路４とは別の回路で生成する。
【００３８】
Ａ／Ｄ変換開始信号Ｓｔａｒｔが入力されてからディレイライン・クロックＣＬＫ−ＤＬが出力されるまでの時間は、ディレイライン回路１でのＡ／Ｄ変換時間とデジタル補償回路２１でのデューティコマンド信号ｄｃ［ｎ］の計算時間を合計した時間となり、Ａ／Ｄ変換周期を示す信号となる。
【００３９】
なお、図２に示すディレイライン回路１おいて、ディレイセルアレイｄｃＡ１およびｄｃＡ２の各遅延素子アレイの遅延時間のバラツキを合せるために、ディレイセルアレイｄｃＡ２にも動作しないフリップフロップＤＦＦを接続し、２つのディレイセルアレイの配線抵抗や寄生容量を整合させている。
【００４０】
図３は、本実施例のディレイセルアレイｄｃＡ１およびｄｃＡ２に用いる遅延素子Ｄｃｅｌｌの基本構成の一例を示す図である。遅延素子Ｄｃｅｌｌは、電源電位ＶＤＤと基準電位ＧＮＤ間で一対のＰＭＯＳおよびＮＭＯＳからなるインバータを２段直列に接続したバッファ回路で構成され、初段インバータのＮＭＯＳ（Ｍ２）と基準電位ＧＮＤ間には遅延制御電流信号ＶＩｂ（ｘ）で制御されるＮＭＯＳ（Ｍ５）が挿入されている。この遅延制御電流信号ＶＩｂ（ｘ）でＮＭＯＳ（Ｍ２）に流れる電流を制御して定電流Ｉ（ｘ）とすることにより、入力信号ｉｎに対する出力信号ｏｕｔの遅延時間を規定する。ディレイセルアレイｄｃＡ１，ｄｃＡ２の遅延素子Ｄｃｅｌｌには、それぞれ遅延制御電流信号ＶＩｂ（ｘ）として遅延出力電流信号ＶＩｂ（ｏｕｔ）、遅延基準電流信号ＶＩｂ（ｒｅｆ）が与えられ、これによりディレイセルアレイｄｃＡ１，ｄｃＡ２の遅延素子Ｄｃｅｌｌに流れる遅延出力電流Ｉｂ（ｏｕｔ）および遅延基準電流Ｉｂ（ｒｅｆ）の値が指示される。
【００４１】
図４に、図３に示す遅延素子Ｄｃｅｌｌのタイミングチャートを示す。初段インバータの出力信号ｏ１は、入力信号ｉｎを反転した信号となり、出力信号ｏ１の立ち下がりはＮＭＯＳ（Ｍ２）が遅延制御電流信号ＶＩｂ（ｘ）で制御される遅延時間ｔｄだけ遅延し、立ち上がりの遅延はＰＭＯＳ（Ｍ１）のスイッチング遅延時間ｔｐとなる。遅延時間ｔｄは、定電流Ｉ（ｘ）によるＰＭＯＳ（Ｍ３）およびＮＭＯＳ（Ｍ４）のゲート容量の電荷の放電を開始してから、この放電によりＰＭＯＳ（Ｍ３）およびＮＭＯＳ（Ｍ４）のゲート電位が低下してＰＭＯＳ（Ｍ３）およびＮＭＯＳ（Ｍ４）からなるインバータのしきい値電圧に達するまでの時間である。出力信号ｏｕｔは、初段インバータの出力信号ｏ１を反転した信号となり、出力信号ｏｕｔの立ち上がりおよび立ち下がりの遅延はＰＭＯＳ（Ｍ３）およびＮＭＯＳ（Ｍ４）のスイッチング遅延時間ｔｐおよびｔｎとなる。すなわち、出力信号ｏｕｔは、入力信号ｉｎの立ち上がりが遅延時間ｔｄｘ（ｔｄ＋ｔｐ）だけ遅延し、立ち下がりはスイッチング遅延時間ｔｓ（ｔｐ＋ｔｎ）の遅延となる。ここで、スイッチング遅延時間ｔｓ（ｔｐおよびｔｎ）は、トランジスタのオン抵抗やゲート容量および寄生容量等で決まるため、電源電位ＶＤＤを固定すると、遅延制御電流信号ＶＩｂ（ｘ）により所定の遅延時間ｔｄｘを設定することが可能となる。
【００４２】
図１に示す位相差検出回路２は、スイッチング電源装置の基本クロックとなるスイッチング・クロックＣＬＫ−ＳＷに対するＡ／Ｄ変換周期を示すディレイライン・クロックＣＬＫ−ＤＬとの位相差、より正確には両者の立ち上がりエッジの位相差を検出し、スイッチング・クロックＣＬＫ−ＳＷの位相が早い場合には位相差の期間だけＵｐ信号を出力し、スイッチング・クロックＣＬＫ−ＳＷの位相が遅い場合には位相差の期間だけＤｗｎ信号を出力する。
【００４３】
図５は、本実施例の位相差検出回路２の回路構成例である。図５に示す位相差検出回路２は、インバータＩＶ１〜ＩＶ４と、バッファＢＦ１と、ＮＡＮＤ回路ＮＤ１，ＮＤ２と、ＮＯＲ回路ＮＲ１，ＮＲ２と、マルチプレクサ回路ＭＸ１，ＭＸ２と、を備えており、ＣＬＫ−ＳＷ信号とＣＬＫ−ＤＬの反転信号との論理積の反転信号でＵｐ信号（Ｕｐ時はＬレベル、定常時はＨレベル）が出力され、ＣＬＫ−ＳＷの反転信号とＣＬＫ−ＤＬ信号との論理積信号でＤｗｎ信号（Ｄｗｎ時はＨレベル、定常時はＬレベル）が出力される。
【００４４】
なお、Ｒｓｔ信号は、外部リセット信号である。また、Ｍｕｐ信号およびＭｄｗｎ信号は、外部からマニュアルでＵｐ信号およびＤｗｎ信号を設定する場合に用い、マルチプレクサ回路ＭＸ１〜ＭＸ２をＭｏｄｅ信号で切り換えて使用する。いずれもテスト用の信号であり通常の動作時では使用しない。
【００４５】
図６に、図５に示した位相差検出回路２のタイミングチャートを示す。まず、図６（Ａ）に示すように、ＣＬＫ−ＳＷ信号の立ち上がりエッジがＣＬＫ−ＤＬ信号の立ち上がりエッジより位相が遅れている場合は、その遅れている位相の期間だけＤｗｎ信号がＨレベルを出力する。また、図６（Ｂ）に示すように、ＣＬＫ−ＳＷ信号とＣＬＫ−ＤＬ信号の位相が同じ場合は、Ｕｐ信号およびＤｗｎ信号は変化しない。さらに、図６（Ｃ）に示すように、ＣＬＫ−ＳＷ信号の立ち上がりエッジがＣＬＫ−ＤＬ信号の立ち上がりエッジより位相が早い場合は、その早い位相の期間だけＵｐ信号がＬレベルを出力する。
【００４６】
図１に示すチャージポンプ回路３は、入力信号Ｂｉａｓおよび位相差検出回路２から出力されるＵｐ信号およびＤｗｎ信号により、バイアス電流指示回路４に流れるバイアス電流Ｉｂｉａｓを決めるアナログ電圧Ｂｃｎｔ信号を生成し出力する。なお、入力信号Ｂｉａｓは図示しない定電流回路により生成される電圧信号である。
【００４７】
図７は、本実施例のチャージポンプ回路３の回路構成例である。図７に示すチャージポンプ回路３は、入力信号Ｂｉａｓより基準電流を生成するＰＭＯＳ（Ｍ１０，Ｍ１１）とＮＭＯＳ（Ｍ１４，Ｍ１５）が直列接続された定電流回路と、該基準電流をコピーして充電電流Ｉｃｈａｒｇｅを生成するとともにＵｐ信号で動作のオン・オフが制御される充電回路を構成するＰＭＯＳ（Ｍ１２，Ｍ１３）と、入力信号Ｂｉａｓより基準電流を生成する定電流回路を構成するＮＭＯＳ（Ｍ１６）と、該基準電流をコピーして放電電流Ｉｄｉｓｃｈａｒｇｅを生成するとともにＤｗｎ信号で動作のオン・オフが制御される放電回路を構成するＮＭＯＳ（Ｍ１７，Ｍ１８）と、チャージポンプ容量Ｃｃｐと、ゲートがＰＭＯＳ（Ｍ１３）のゲートに接続されたＰＭＯＳ（Ｍ１９）とチャージポンプ容量Ｃｃｐの電位Ｎｃｐで制御されるＰＭＯＳ（Ｍ２０）が直列接続された出力回路と、を備えている。ＰＭＯＳ（Ｍ２０）のゲートがチャージポンプ容量Ｃｃｐに接続されていて、当該出力回路はチャージポンプ容量Ｃｃｐの電位（容量Ｃｃｐの積分電圧）Ｎｃｐに対するソースフォロワ回路を構成している。なお、容量ＣｈｓおよびＣｌｓは、充電回路および放電回路のゲート電位を安定させるための容量である。
【００４８】
次に、図７に示すチャージポンプ回路３の動作について説明する。まず、位相差検出回路２よりＵｐ信号（Ｌレベル）が出力されると、充電回路のスイッチＰＭＯＳ（Ｍ１２）がオンとなり、チャージポンプ容量ＣｃｐをこのＬレベルの期間、充電電流Ｉｃｈａｒｇｅで充電する。これにより、チャージポンプ容量Ｃｃｐの電位Ｎｃｐが上昇し、該電位Ｎｃｐに対するソースフォロワ回路である出力回路から出力される電圧Ｂｃｎｔも上昇する。一方、位相差検出回路２よりＤｗｎ信号（Ｈレベル）が出力されると、放電回路のスイッチＮＭＯＳ（Ｍ１８）がオンとなり、チャージポンプ容量ＣｃｐをこのＨレベルの期間、放電電流Ｉｄｉｓｃｈａｒｇｅで放電する。これにより、チャージポンプ容量Ｃｃｐに対するソースフォロワ回路である出力回路から出力される電圧Ｂｃｎｔも下降する。このように、チャージポンプ回路３の出力電圧Ｂｃｎｔは、位相差検出回路２のＵｐ信号あるいはＤｗｎ信号に応じて位相差の期間だけ上昇あるいは下降することで出力電圧Ｂｃｎｔを生成して出力する。
【００４９】
図１に示すバイアス電流指示回路４は、チャージポンプ回路３の出力電圧Ｂｃｎｔに応じてバイアス電流Ｉｂｉａｓを生成し、該バイアス電流Ｉｂｉａｓおよび出力電圧Ｖｏｕｔの検出値と基準電圧Ｖｒｅｆとの比較結果により、遅延出力電流信号ＶＩｂ（ｏｕｔ）および遅延基準電流信号ＶＩｂ（ｒｅｆ）を生成し出力する。
【００５０】
図８は、バイアス電流指示回路４の回路構成例である。図８に示すバイアス電流指示回路４は、バイアス電流Ｉｂｉａｓを生成する定電流回路と、遅延出力電流信号ＶＩｂ（ｏｕｔ）を生成する差動回路ＤＩＦ１と、遅延基準電流ＶＩｂ（ｒｅｆ）を生成する差動回路ＤＩＦ２と、を備えている。
【００５１】
定電流回路は、チャージポンプ回路３の出力電圧Ｂｃｎｔでゲートが制御されるＮＭＯＳ（Ｍ３０）およびゲートとドレインが共通接続されるＰＭＯＳ（Ｍ３１）を備え、出力電圧Ｂｃｎｔをバイアス電流Ｉｂｉａｓに変換する。
【００５２】
２つの差動回路ＤＩＦ１およびＤＩＦ２の動作電流は、バイアス電流ＩｂｉａｓをＰＭＯＳ（Ｍ３１）とＰＭＯＳ（Ｍ３２，Ｍ３７）からなるカレントミラー回路でコピーして生成され、差動部は１対の直列接続されるＰＭＯＳおよびＮＭＯＳが２対並列に接続され、差動入力が接続されるＰＭＯＳ（Ｍ３３およびＭ３４，Ｍ３８およびＭ３９）とゲートとドレインを共通接続されるＮＭＯＳ（Ｍ３５およびＭ３６，Ｍ４０およびＭ４１）を備えている。
【００５３】
図８において、差動回路ＤＩＦ２は、基準電圧Ｖｒｅｆが２つの差動入力に共通に接続されているため、すなわち２つの差動入力が等しくなっているため、その出力である遅延基準電流信号ＶＩｂ（ｒｅｆ）が指示する電流値は、Ｉｂｉａｓ／２となる。すなわち、遅延基準電流信号ＶＩｂ（ｒｅｆ）をＮＭＯＳ（Ｍ４１）と同じサイズのＮＭＯＳのゲートに入力して当該ＮＭＯＳとＮＭＯＳ（Ｍ４１）とでカレントミラー回路を構成したときに、当該ＮＭＯＳに流れる電流がＩｂｉａｓ／２となる。遅延基準電流信号ＶＩｂ（ｒｅｆ）はディレイセルアレイｄｃＡ２に入力されて、ディレイセルアレイｄｃＡ２の遅延素子ｄｍｙｒおよびｄｒ１〜ｄｒ（ｍ）に流れる遅延基準電流Ｉｂ（ｒｅｆ）の値を指示することにより、これらの遅延素子の遅延時間を制御する。
【００５４】
一方、差動回路ＤＩＦ１は、出力電圧Ｖｏｕｔと基準電圧Ｖｒｅｆが２つの差動入力に接続されているため、その出力である遅延出力電流信号ＶＩｂ（ｏｕｔ）が指示する電流Ｉｂ（ｏｕｔ）の電流値は、図９に示すような入出力特性となる。すなわち、遅延出力電流Ｉｂ（ｏｕｔ）は、以下に示すように、出力電圧Ｖｏｕｔと基準電圧Ｖｒｅｆとの電位関係に応じて、Ｉｂｉａｓ／２を中心に増減する。ここで電流Ｉｂ（ｏｕｔ）は、遅延出力電流信号ＶＩｂ（ｏｕｔ）をＮＭＯＳ（Ｍ３５）と同じサイズのＮＭＯＳのゲートに入力して当該ＮＭＯＳとＮＭＯＳ（Ｍ３５）とでカレントミラー回路を構成したときに、当該ＮＭＯＳに流れる電流である。遅延出力電流信号ＶＩｂ（ｏｕｔ）はディレイセルアレイｄｃＡ１に入力されて、ディレイセルアレイｄｃＡ１の遅延素子ｄｍｙｏおよびｄｏ１〜ｄｏ（ｎ）に流れる遅延出力電流Ｉｂ（ｏｕｔ）の値を指示することにより、これらの遅延素子の遅延時間を制御する。
【００５５】
(1)Vref<Voutの場合      Ib(out)<Ibias/2
(2)Vref=Voutの場合      Ib(out)=Ibias/2
(3)Vref>Voutの場合      Ib(out)>Ibias/2
このように、出力電圧Ｖｏｕｔと基準電圧Ｖｒｅｆより遅延制御電流および遅延基準電流を生成することで、ディレイセルアレイｄｃＡ１およびｄｃＡ２の遅延時間を制御することが可能となる。
【００５６】
ここで、本実施例に係るＡ／Ｄ変換回路の動作について説明する。
まず、図１０に、スイッチング・クロックＣＬＫ−ＳＷ，ディレイライン・クロックＣＬＫ−ＤＬ，並びに両者の立ち上がりの位相差に応じた、位相差検出回路２，チャージポンプ回路３，および，バイアス電流指示回路４の動作波形を示す。
【００５７】
図１０（Ａ）に示すように、スイッチング・クロックＣＬＫ−ＳＷの立ち上がりがディレイライン・クロックＣＬＫ−ＤＬの立ち上がりより位相が遅れている場合、その遅れている位相の期間中、位相差検出回路２はＨレベルのＤｗｎ信号を出力する。チャージポンプ回路３は、Ｄｗｎ信号の期間、チャージポンプ容量の放電を続け、出力電圧Ｂｃｎｔは低下する。バイアス電流指示回路４では、電圧Ｂｃｎｔが低下するためバイアス電流Ｉｂｉａｓが減少し、遅延出力電流信号ＶＩｂ（ｏｕｔ）および遅延基準電流信号ＶＩｂ（ｒｅｆ）の電位も低下する。これにより、ディレイセルアレイｄｃＡ１およびｄｃＡ２を構成する遅延素子Ｄｃｅｌｌの遅延時間が大きくなり、Ａ／Ｄ変換周期が遅くなるように動作する。
【００５８】
また、図１０（Ｂ）に示すように、スイッチング・クロックＣＬＫ−ＳＷとディレイライン・クロックＣＬＫ−ＤＬの位相が一致している場合は、位相差検出回路２のＵｐ信号およびＤｗｎ信号は変化せず、チャージポンプ回路３の出力電圧Ｂｃｎｔおよびバイアス電流指示回路４のバイアス電流Ｉｂｉａｓも状態を維持する。そして、ディレイセルアレイｄｃＡ１およびｄｃＡ２を構成する遅延素子Ｄｃｅｌｌの遅延時間も変化しないため、Ａ／Ｄ変換周期も維持される。
【００５９】
さらに、図１０（Ｃ）に示すように、スイッチング・クロックＣＬＫ−ＳＷの立ち上がりがディレイライン・クロックＣＬＫ−ＤＬの立ち上がりより位相が早い場合は、その早い位相期間中、位相差検出回路２はＬレベルのＵｐ信号を出力する。チャージポンプ回路３は、Ｕｐ信号の期間、チャージポンプ容量の充電を続け、出力電圧Ｂｃｎｔは上昇する。バイアス電流指示回路４では、電圧Ｂｃｎｔが上昇するためバイアス電流Ｉｂｉａｓが増加し、遅延出力電流信号ＶＩｂ（ｏｕｔ）および遅延基準電流信号ＶＩｂ（ｒｅｆ）の電位も上昇する。これにより、ディレイセルアレイｄｃＡ１およびｄｃＡ２を構成する遅延素子Ｄｃｅｌｌの遅延時間が小さくなるため、Ａ／Ｄ変換周期が早くなるように動作する。
【００６０】
このように、位相差検出回路２、チャージポンプ回路３、バイアス電流指示回路４は、スイッチング・クロックＣＬＫ−ＳＷの立ち上がりとディレイライン・クロックＣＬＫ−ＤＬの立ち上がりの位相が一致するまでディレイライン回路１を連続的なアナログ信号で制御し続け、位相が一致するとその状態を維持するように動作を行う。
【００６１】
次に、図１１に、本発明に係るＡ／Ｄ変換回路１１のタイミングチャートを示す。スイッチング・クロックＣＬＫ−ＳＷとＡ／Ｄ変換開始信号Ｓｔａｒｔは、図示しない制御回路から同期した信号として出力される。Ａ／Ｄ変換動作はＡ／Ｄ変換開始信号Ｓｔａｒｔの立ち上がりで開始し、立ち下がりで終了する。Ａ／Ｄ変換開始信号Ｓｔａｒｔは、ディレイセルアレイｄｃＡ１およびｄｃＡ２に共通に入力され、遅延素子アレイ内を伝播していく。
【００６２】
まず、ディレイセルアレイｄｃＡ１は、遅延出力電流信号ＶＩｂ（ｏｕｔ）により遅延素子の遅延時間が制御されており、Ａ／Ｄ変換開始信号Ｓｔａｒｔの立ち上がりが遅延素子ｄｍｙｏに入力すると、遅延素子ｄｍｙｏで遅延時間ｔｄｄｏだけ遅延して遅延素子アレイの初段の遅延素子ｄｏ１へ伝播され、それぞれの遅延素子で遅延時間ｔｄｏずつ遅延しながら遅延素子アレイ内ｄｏ１〜ｄｏ（ｎ）を順次伝播していく。
【００６３】
また、ディレイセルアレイｄｃＡ２は、遅延基準電流信号ＶＩｂ（ｒｅｆ）により遅延素子の遅延時間が制御されており、Ａ／Ｄ変換開始信号Ｓｔａｒｔの立ち上がりが遅延素子ｄｍｙｒに入力すると、遅延素子ｄｍｙｒで遅延時間ｔｄｄｒずつ遅延して遅延素子アレイの初段の遅延素子ｄｒ１へ伝播され、それぞれの遅延素子で遅延時間ｔｄｒだけ遅延しながら遅延素子アレイ内ｄｒ１〜ｄｒ（ｍ）を順次伝播していく。そして、Ａ／Ｄ変換開始信号Ｓｔａｒｔの立ち上がりが遅延素子ｄｒ（ｍ）に伝播して遅延素子ｄｒ（ｍ）の出力が立ち上がるタイミング、すなわち、データを格納するタイミング信号ＣＬＫ−ＳＰの立ち上がりのタイミングで、ディレイセルアレイｄｃＡ１の遅延素子アレイｄｏ１〜ｄｏ（ｎ）の出力データはそれぞれ対応するフリップフロップＤＦＦに格納される。さらに、遅延素子ｄｒ（ｍ）の出力であるタイミング信号ＣＬＫ−ＳＰは、遅延素子ｄｃｌへ伝播され、遅延素子ｄｃｌで遅延時間ｔｄｃｌだけ遅延されてディレイライン・クロックＣＬＫ−ＤＬが出力される。
【００６４】
次に、Ａ／Ｄ変換開始信号Ｓｔａｒｔが立ち下がると、その情報でディレイセルアレイｄｃＡ１およびｄｃＡ２の遅延素子アレイは、それぞれの遅延素子で遅延時間ｔｓだけ遅延しながら順次伝播してそれぞれの遅延素子の出力が立ち下がり、Ａ／Ｄ変換動作の１周期を完了する。
【００６５】
ここで、Ａ／Ｄ変換開始信号Ｓｔａｒｔの立ち上がりからタイミング信号ＣＬＫ−ＳＰの立ち上がりまでをＡ／Ｄ変換時間とし、タイミング信号ＣＬＫ−ＳＰの立ち上がりからディレイライン・クロックＣＬＫ−ＤＬの立ち上がりまでをデューティコマンド信号ｄｃ［ｎ］の計算時間とする。本実施例では、このＡ／Ｄ変換時間とデューティコマンド信号ｄｃ［ｎ］の計算時間の合計時間であるＡ／Ｄ変換周期の終了を示すディレイライン・クロックＣＬＫ−ＤＬの立ち上がりと、スイッチング周期Ｔｓの基本クロックであるスイッチング・クロックＣＬＫ−ＤＬの立ち上がりを同期させることで、変換時間に対する時間的なマージンの確保を不要とし、最適なＡ／Ｄ変換動作を実現する。すなわち、図１１は同期が取れている状態を示すが、スイッチング電源装置の立ち上がり時や何らかの授乱の影響を受けた時などの同期がはずれた状態であっても、本実施例のデジタル制御スイッチング電源装置は図１０で示したように両者が一致するように動作して図１１の状態に戻すので、上記マージンを必要としない。
【００６６】
以上説明したように、本発明のデジタル制御スイッチング電源装置によれば、Ａ／Ｄ変換回路がＡ／Ｄ変換周期をスイッチング周期Ｔｓに同期するように動作するため、プロセス変動に伴う周波数バラツキや周波数を可変設定する場合などでも時間的なマージン確保が不要となり、過渡応答特性を改善する。さらに、Ａ／Ｄ変換周期とスイッチング周期が一致した定常状態では、チャージポンプ回路は動作せず状態を維持するため、消費電流の増加も抑制できるという効果も奏する。
【００６７】
以上、本発明の実施形態を説明したが、本発明は、上述した実施形態に限定されることなく、本発明の要旨を逸脱しない範囲内で種々の改良や変更が可能である。
【符号の説明】
【００６８】
１    ディレイライン回路
２    位相差検出回路
３    チャージポンプ回路
４    バイアス電流指示回路
５    エンコーダ回路
１１〜１３    Ａ／Ｄ変換回路
２１，２２    デジタル補償回路
２３    デジタル電圧制御回路
３１〜３３    デジタルＰＷＭ回路
４１    スイッチング回路
５１    ＬＣ平滑フィルタ
６１    デジタル信号処理回路部
６２    Ｖｒｅｆ±△回路
６３    ＳＥＬ回路（選択回路）
７１    過渡変動検出回路
８１    ＣＲフィルタ
Ｂｃｏｎｔ［ｎ］    バイアス電流指示値
Ｂｃｎｔ    チャージポンプ回路出力電圧
ＢＦ１    バッファ
Ｂｉａｓ    チャージポンプ回路入力信号
Ｃ，Ｃ２，Ｃｃｐ，Ｃｈｓ，Ｃｌｓ    コンデンサ（容量）
ＣＬＫ−ＤＬ    ディレイライン・クロック
ＣＬＫ−ＳＰ    データ格納タイミング信号
ＣＬＫ−ＳＷ    スイッチング・クロック
ＣＰ１，ＣＰ２    コンパレータ
ｄｃＡ１，ｄｃＡ２    ディレイセルアレイ
ＤＩＦ１，ＤＩＦ２    差動回路
Ｄｃｅｌｌ，ｄｃｌ，ｄｏ１〜ｄｏ（ｎ），ｄｒ１〜ｄｒ（ｍ），ｄｍｙ，ｄｍｙｏ，ｄｍｙｒ，ｄ１〜ｄ（ｎ）    遅延素子もしくはその出力信号
ｄｃ［ｎ］    デューティコマンド信号
ＤＦＦ    フリップフロップ
ＤＲＶ    駆動回路
Ｄｗｎ    位相差検出回路出力（ダウン信号）
ｅ［ｎ］    デジタルエラー信号
ＧＮＤ    基準端子もしくはその電位
Ｉ，Ｉ（ｘ）    定電流
Ｉｂｉａｓ    バイアス電流
Ｉｂ（ｏｕｔ）    遅延出力電流
Ｉｂ（ｒｅｆ）    遅延基準電流
Ｉｂ（ｘ）    遅延制御電流
Ｉｃｈａｒｇｅ    充電電流
Ｉｄｉｓｃｈａｒｇｅ    放電電流
ＩＮ１〜ＩＮ４    インバータ
Ｌ    インダクタ
Ｍ１，Ｍ３，Ｍ１０〜Ｍ１３，Ｍ１９，Ｍ２０，Ｍ３１〜Ｍ３４，Ｍ３７〜Ｍ３９，Ｑ１    ＰチャンネルＭＯＳＦＥＴ
Ｍ２，Ｍ４，Ｍ５，Ｍ１４〜Ｍ１８，Ｍ３０，Ｍ３５，Ｍ３６，Ｍ４０，Ｍ４１，Ｑ２    ＮチャンネルＭＯＳＦＥＴ
Ｍｄｗｎ    外部入力ダウン信号
Ｍｏｄｅ    外部入力マルチプレクサ切り換え信号
Ｍｕｐ    外部入力アップ信号
ＭＸ１，ＭＸ２    マルチプレクサ回路
Ｎｃｐ    チャージポンプ容量の電位
ＮＤ１，ＮＤ２    ＮＡＮＤ回路
ＮＲ１，ＮＲ２    ＮＯＲ回路
ｏｕｔ１〜ｏｕｔ（ｎ）    ＤＦＦ出力データ
Ｒ２    抵抗
ＲＬ    負荷回路
Ｒｓｔ    外部入力リセット信号
Ｓａｍｐｌｅ    データ格納信号
Ｓｔａｒｔ    Ａ／Ｄ変換開始信号
Ｓｕｂ    減算回路
ｔｄ，ｔｄｄ，ｔｄｄｏ，ｔｄｄｒ，ｔｄｏ，ｔｄｒ，ｔｄｃｌ，ｔｐ，ｔｎ，ｔｓ    遅延時間
Ｔｓ    スイッチング周期
Ｕｐ    位相差検出回路出力（アップ信号）
ＶＤＤ    電源端子もしくはその電位
Ｖｅ    誤差電圧
ＶＩｂ（ｃａｌ）    遅延算出電流信号（遅延制御電流信号）
ＶＩｂ（ｏｕｔ）    遅延出力電流信号（遅延制御電流信号）
ＶＩｂ（ｒｅｆ）    遅延基準電流（遅延制御電流信号）
ＶＩｂ（ｘ）    遅延制御電流信号
Ｖｉｎ    入力電源もしくはその電圧
ＶｏＣＲ    負荷急変電圧
Ｖｏｕｔ    出力電圧
Ｖｒｅｆ    基準電圧
【図１】
0005445088.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0005445088.tif 000014
【図１４】
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【図１５】
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