(57)【特許請求の範囲】
【請求項１】
絶縁層と、前記絶縁層上に形成されたソース、ドレイン及びチャンネルを含む半導体層と、で形成された基板と、
前記基板の前記チャンネル上に形成されたゲートと、
他の半導体層と、前記他の半導体層内に存在するホール保存体と、を備え、前記ソース及び前記ドレインとは離隔して前記チャンネル下に備えられたホール保存ユニットと、を備え、
前記ホール保存ユニットは、前記半導体層の幅より狭幅を有する他の半導体層と、前記他の半導体層内で前記他の半導体層より薄厚に形成されたホール保存体を含むことを特徴とするキャパシタレスＤＲＡＭ。
【請求項２】
前記他の半導体層は、ｐ型半導体層であることを特徴とする請求項１に記載のキャパシタレスＤＲＡＭ。
【請求項３】
前記ホール保存体の価電子帯は、前記半導体層の価電子帯より高いことを特徴とする請求項１に記載のキャパシタレスＤＲＡＭ。
【請求項４】
前記ホール保存体の価電子帯は、前記他の半導体層の価電子帯より高いことを特徴とする請求項１に記載のキャパシタレスＤＲＡＭ。
【請求項５】
前記ホール保存体は、半導体物質及び金属物質のうち少なくとも何れか一つを含むことを特徴とする請求項３に記載のキャパシタレスＤＲＡＭ。
【請求項６】
前記半導体層は、Ｓｉ層であり、前記半導体物質は、Ｇｅ、Ｓｉ−Ｇｅ、Ａｌ−Ｓｂ及びＧａ−Ｓｂのうち何れか一つであることを特徴とする請求項５に記載のキャパシタレスＤＲＡＭ。
【請求項７】
前記基板は、ＳＯＩ基板であることを特徴とする請求項１に記載のキャパシタレスＤＲＡＭ。
【請求項８】
前記半導体層の前記ソースと前記ドレインとの間の領域は、完全空乏された領域または部分空乏された領域であることを特徴とする請求項１に記載のキャパシタレスＤＲＡＭ。
【請求項９】
前記ホール保存体は、層構造であることを特徴とする請求項１に記載のキャパシタレスＤＲＡＭ。
【請求項１０】
前記ホール保存体は、量子点を含むことを特徴とする請求項１に記載のキャパシタレスＤＲＡＭ。
【請求項１１】
第１半導体層、ホール保存層及び第２半導体層が順次に積層された構造物を設ける工程と、
前記構造物上にゲート用マスク層を形成する工程と、
前記マスク層の両側の前記第２半導体層及び前記ホール保存層をエッチングし、前記第２半導体層及び前記ホール保存層それぞれの幅が前記第１半導体層の幅より狭くなるようにし、前記第１半導体層の一部を所定厚さにエッチングする工程と、
前記第１半導体層の一部及び前記幅が狭くなった第２半導体層の一部に不純物を注入して前記ホール保存層の上下部で前記ホール保存層を覆う他の半導体層を形成する工程と、
前記マスク層を除去する工程と、
前記エッチングされた第１半導体層上に、前記ホール保存層、前記他の半導体層、及び前記第２半導体層を覆う絶縁層を形成する工程と、
前記絶縁層が形成された結果物を裏返す工程と、
前記ホール保存層に対応する前記第１半導体層の領域上にゲートを形成する工程と、
前記ゲートの両側の前記第１半導体層にソース及びドレインを形成する工程と、を含むことを特徴とするキャパシタレスＤＲＡＭの製造方法。
【請求項１２】
前記ホール保存層の価電子帯は、前記第１及び第２半導体層の価電子帯より高いことを特徴とする請求項１１に記載のキャパシタレスＤＲＡＭの製造方法。
【請求項１３】
前記第１及び第２半導体層は、Ｓｉ層であることを特徴とする請求項１１に記載のキャパシタレスＤＲＡＭの製造方法。
【請求項１４】
前記ホール保存層は、半導体物質層または金属物質層であることを特徴とする請求項１２に記載のキャパシタレスＤＲＡＭの製造方法。
【請求項１５】
前記ホール保存層は、Ｇｅ層、Ｓｉ−Ｇｅ層、Ａｌ−Ｓｂ層及びＧａ−Ｓｂ層のうち何れか一つであることを特徴とする請求項１４に記載のキャパシタレスＤＲＡＭの製造方法。
【請求項１６】
前記積層構造物を裏返す工程と前記ゲートを形成する工程との間に、前記第１半導体層の上面を所定の厚さまでエッチングする工程をさらに含むことを特徴とする請求項１１に記載のキャパシタレスＤＲＡＭの製造方法。
【請求項１７】
絶縁層及び半導体層が順次に積層された構造を含む基板を設ける工程と、
前記半導体層の一部上にホール保存体を形成する工程と、
前記半導体層上に前記ホール保存体を覆う他の半導体層を形成する工程と、
前記半導体層のうち前記ホール保存体の両側に存する一部領域に第１酸化物領域を形成し、前記他の半導体層のうち前記第１酸化物領域に接する一部領域に第２酸化物領域を形成して、前記他の半導体層の幅よりさらに狭幅及び前記ホール保存体の厚さよりさらに大きい厚さを有して前記ホール保存体を取囲む取囲み領域を限定する工程と、
前記第１酸化物領域及び前記第２酸化物領域により限定される前記取囲み領域に不純物を注入して前記ホール保存体を取囲む不純物領域を形成する工程と、
前記ホール保存体の上部の前記他の半導体層上にゲートを形成する工程と、
前記ゲートの両側の前記他の半導体層内にソース及びドレインを形成する工程と、を含むことを特徴とするキャパシタレスＤＲＡＭの製造方法。
【請求項１８】
前記基板は、ＳＯＩ基板であることを特徴とする請求項１７に記載のキャパシタレスＤＲＡＭの製造方法。
【請求項１９】
前記基板を設ける工程と前記ホール保存体を形成する工程との間に、一部厚さの前記半導体層をエッチングする工程をさらに含むことを特徴とする請求項１７に記載のキャパシタレスＤＲＡＭの製造方法。
【請求項２０】
前記半導体層と前記他の半導体層とは、同じ物質であることを特徴とする請求項１７に記載のキャパシタレスＤＲＡＭの製造方法。
【請求項２１】
前記ホール保存体の価電子帯は、前記半導体層及び前記他の半導体層の価電子帯より高いことを特徴とする請求項１７に記載のキャパシタレスＤＲＡＭの製造方法。
【請求項２２】
前記ホール保存体は、半導体物質及び金属物質のうち、少なくとも何れか一つを含むことを特徴とする請求項２１に記載のキャパシタレスＤＲＡＭの製造方法。
【請求項２３】
前記半導体層は、Ｓｉ層であり、前記半導体物質は、Ｇｅ、Ｓｉ−Ｇｅ、Ａｌ−Ｓｂ及びＧａ−Ｓｂのうち何れか一つであることを特徴とする請求項２２に記載のキャパシタレスＤＲＡＭの製造方法。
【請求項２４】
前記ホール保存体は、複数の量子点を含むことを特徴とする請求項１７に記載のキャパシタレスＤＲＡＭの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に係り、さらに詳細には、キャパシタレスＤＲＡＭ及びその製造方法に関する。
【背景技術】
【０００２】
一般的なＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）（以下、既存のＤＲＡＭ）のメモリセルは、一つのトランジスタ及び一つのキャパシタを備える１Ｔ／１Ｃ構造である。このように、既存のＤＲＡＭは、トランジスタ及びキャパシタを何れも含むため、セル面積を４Ｆ２（Ｆ：Ｆｅａｔｕｒｅ ｓｉｚｅ）以下に縮めるのは非常に難しい。
【０００３】
このようなスケールダウン問題を考慮して、キャパシタなしにトランジスタのみでデータを保存しうるＤＲＡＭ、いわば、キャパシタレス１Ｔ ＤＲＡＭが提案された。提案されたキャパシタレス１Ｔ ＤＲＡＭ（以下、従来のキャパシタレスＤＲＡＭ）は、電気的にフローティングされたチャンネルボディを有する。
【０００４】
図１Ａ及び図１Ｂは、従来のキャパシタレスＤＲＡＭ及びその動作方法を示す。
【０００５】
図１Ａ及び図１Ｂを参照すれば、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板１００上にゲート１１０が形成されている。基板１００は、第１シリコン層１０、酸化物層２０及び第２シリコン層３０が順次に積層された構造であり、ゲート１１０は、ゲート絶縁層４０とゲート導電層５０とが順次に積層された構造である。ゲート１１０の両側の第２シリコン層３０にソース３０ａ及びドレイン３０ｂが形成されている。ソース３０ａとドレイン３０ｂとの間に第１シリコン層１０と電気的に隔離されたフローティングチャンネルボディ３０ｃが存在する。フローティングチャンネルボディ３０ｃは、１５０ｎｍほどの厚さを有する部分空乏された領域である。
【０００６】
図１Ａに示したように、ゲート導電層５０、ソース３０ａ及びドレイン３０ｂのそれぞれに０．６Ｖ、０Ｖ及び２．３Ｖの電圧を印加すれば、ソース３０ａからフローティングチャンネルボディ３０ｃを通じてドレイン３０ｂに電子が移動する。この過程で、フローティングチャンネルボディ３０ｃ内で電子衝突による電子−正孔対が発生する。このとき、発生した正孔は、フローティングチャンネルボディ３０ｃの外部に抜け出せず、その内部に蓄積される。このような正孔を超過正孔５という。このようにフローティングチャンネルボディ３０ｃに超過正孔５が蓄積された状態は、第１状態とする。
【０００７】
図１Ｂに示したように、ゲート導電層５０、ソース３０ａ及びドレイン３０ｂのそれぞれに０．６Ｖ、０Ｖ及び−２．３Ｖの電圧を印加すれば、フローティングチャンネルボディ３０ｃとドレイン３０ｂとの間に順バイアスが印加される。この結果、図１Ａの超過正孔５がフローティングチャンネルボディ３０ｃから除去され、フローティングチャンネルボディ３０ｃ内に電子７が過多になる。このように、フローティングチャンネルボディ３０ｃに電子７が過多に存在する状態を第２状態とする。フローティングチャンネルボディ３０ｃは、前記第１及び第２状態で異なる電気抵抗を表すため、前記第１及び第２状態は、それぞれデータ‘１’及び‘０’に対応しうる。
【０００８】
しかし、従来のキャパシタレスＤＲＡＭでは、フローティングチャンネルボディ３０ｃのデータ保有特性がよくない。
【０００９】
具体的に説明すれば、従来のキャパシタレスＤＲＡＭでフローティングチャンネルボディ３０ｃの広い領域がソース３０ａ及びドレイン３０ｂと接している。そのため、それらの接合領域で多量の電荷が漏れる恐れがある。したがって、フローティングチャンネルボディ３０ｃでのデータ保存時間が短縮される。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明が解決しようとする技術的課題は、前記従来の技術の問題点を改善するためのものであって、データ保有特性を改善しうるキャパシタレスＤＲＡＭを提供することである。
【００１１】
本発明が解決しようとする他の技術的課題は、前記キャパシタレスＤＲＡＭの製造方法を提供することである。
【課題を解決するための手段】
【００１２】
前記課題を達成するために、本発明は、ソース、ドレイン及びチャンネルを含む基板と、前記基板の前記チャンネル上に形成されたゲートと、前記チャンネル下に備えられたホール保存ユニットと、を備えることを特徴とするキャパシタレスＤＲＡＭを提供する。
【００１３】
前記基板は、絶縁層と、前記絶縁層上に形成された前記ソース、前記ドレイン及び前記チャンネルを含む半導体層と、で形成される。
【００１４】
前記ホール保存ユニットは、他の半導体層と、前記他の半導体層内に存在するホール保存体と、を備えうる。
【００１５】
前記他の半導体層は、ｐ型半導体層でありうる。
【００１６】
前記ホール保存体の価電子帯は、前記半導体層の価電子帯より高い。
【００１７】
前記ホール保存体の価電子帯は、前記他の半導体層の価電子帯より高い。
【００１８】
前記ホール保存ユニットは、前記ソースと前記ドレインとの間の前記半導体層の下層部に形成され、前記ソース及びドレインと離隔されたホール保存体でありうる。
【００１９】
前記ホール保存体の価電子帯は、前記半導体層の価電子帯より高い。
【００２０】
前記ホール保存体は、前記ソース及び前記ドレインと離隔される。
【００２１】
前記ホール保存体は、半導体物質及び金属物質のうち少なくとも何れか一つを含みうる。
【００２２】
前記半導体層は、Ｓｉ層であり、前記半導体物質は、Ｇｅ、Ｓｉ−Ｇｅ、Ａｌ−Ｓｂ及びＧａ−Ｓｂのうち何れか一つでありうる。
【００２３】
前記基板は、ＳＯＩ基板でありうる。
【００２４】
前記半導体層の前記ソースと前記ドレインとの間の領域は、完全空乏された領域または部分空乏された領域でありうる。
【００２５】
前記ホール保存ユニットは、半導体層及び前記半導体層内に形成されたホール保存体を含みうる。
【００２６】
前記ホール保存体は、層構造でありうる。
【００２７】
前記ホール保存体は、量子点を含みうる。
【００２８】
前記他の課題を達成するために、本発明は、絶縁層及び半導体層が順次に積層された構造の基板を設ける工程と、前記半導体層の下層部に前記絶縁層と接触され、離隔された二酸化領域を形成する工程と、前記酸化領域の間の前記半導体層に不純物をイオン注入してホール保存体を形成する工程と、前記ホール保存体に対応する前記半導体層の領域上にゲートを形成する工程と、前記ゲートの両側の前記酸化領域に対応する前記半導体層の領域にソース及びドレインを形成する工程と、を含むことを特徴とするキャパシタレスＤＲＡＭの製造方法を提供する。
【００２９】
前記基板は、ＳＯＩ基板でありうる。
【００３０】
前記ホール保存体は、前記酸化された二つの領域間の前記半導体層内に埋め込まれている。
【００３１】
前記ホール保存体の価電子帯は、前記半導体層の価電子帯より高い。
【００３２】
前記ホール保存体を形成するために、前記半導体層内にイオン注入する前記不純物は、Ｇｅでありうる。
【００３３】
前記酸化領域を形成する工程と前記ホール保存体を形成する工程との間に、前記酸化領域間の前記半導体層内にｐ型不純物をイオン注入する工程をさらに含みうる。
【００３４】
前記基板を設ける工程と前記酸化領域を形成する工程との間に、前記酸化領域間の前記半導体層内にｐ型不純物をイオン注入する工程をさらに含みうる。
【００３５】
前記ホール保存体は、前記ｐ型不純物がイオン注入された前記半導体層内に埋め込まれている。
【００３６】
また、前記他の課題を達成するために、本発明は、第１半導体層、ホール保存層及び第２半導体層が順次に積層された構造物を設ける工程と、前記構造物上にゲート用マスク層を形成する工程と、前記マスク層の両側の前記第２半導体層及び前記ホール保存層をエッチングし、前記第１半導体層の一部を所定厚さにエッチングする工程と、前記マスク層を除去する工程と、前記エッチングされた第１半導体層上に前記ホール保存層及び前記第２半導体層を覆う絶縁層を形成する工程と、前記絶縁層が形成された結果物を裏返す工程と、前記ホール保存層に対応する前記第１半導体層の領域上にゲートを形成する工程と、前記ゲートの両側の前記第１半導体層にソース及びドレインを形成する工程と、を含むことを特徴とするキャパシタレスＤＲＡＭの製造方法を提供する。
【００３７】
前記ホール保存層の価電子帯は、前記第１及び第２半導体層の価電子帯より高い。
【００３８】
前記第１及び第２半導体層は、Ｓｉ層でありうる。
【００３９】
前記ホール保存層は、半導体物質層または金属物質層でありうる。
【００４０】
前記ホール保存層は、Ｇｅ層、Ｓｉ−Ｇｅ層、Ａｌ−Ｓｂ層及びＧａ−Ｓｂ層のうち何れか一つでありうる。
【００４１】
前記積層構造物を裏返す工程と前記ゲートを形成する工程との間に、前記第１半導体層の上面を所定の厚さまでエッチングする工程をさらに含みうる。
【００４２】
また、前記他の課題を達成するために、本発明は、絶縁層及び半導体層が順次に積層された構造を含む基板を設ける工程と、前記半導体層の一部上にホール保存体を形成する工程と、前記半導体層上に前記ホール保存体を覆う他の半導体層を形成する工程と、前記ホール保存体の上部の前記他の半導体層上にゲートを形成する工程と、前記ゲートの両側の前記他の半導体層内にソース及びドレインを形成する工程と、を含むことを特徴とするキャパシタレスＤＲＡＭの製造方法を提供する。
【００４３】
前記基板は、ＳＯＩ基板でありうる。
【００４４】
前記基板を設ける工程と前記ホール保存体を形成する工程との間に、一部厚さの前記半導体層をエッチングする工程をさらに含みうる。
【００４５】
前記半導体層と前記他の半導体層とは、同じ物質でありうる。
【００４６】
前記ホール保存体の価電子帯は、前記半導体層及び前記他の半導体層の価電子帯より高い。
【００４７】
前記ホール保存体は、半導体物質及び金属物質のうち少なくとも何れか一つを含みうる。
【００４８】
前記半導体層は、Ｓｉ層であり、前記半導体物質は、Ｇｅ、Ｓｉ−Ｇｅ、Ａｌ−Ｓｂ及びＧａ−Ｓｂのうち何れか一つでありうる。
【００４９】
前記他の半導体層を形成する工程と前記ゲートを形成する工程との間に、前記ホール保存体の両側の前記半導体層の一部を酸化させる工程をさらに含みうる。
【００５０】
前記半導体層の酸化された部分に接触される前記他の半導体層の下層部を酸化させうる。
【００５１】
前記ホール保存体は、複数の量子点を含みうる。
【００５２】
前記酸化させる工程と前記ゲート形成工程との間に、前記ホール保存体が存在する前記半導体層及び前記他の半導体層領域にｐ型不純物を注入しうる。
【発明の効果】
【００５３】
本発明のキャパシタレスＤＲＡＭは、チャンネル領域下にソース及びドレインと離隔され、ホールを容易に保存しうるホール保存体を備えるため、優秀なデータ保有特性を有する。
【００５４】
特に、本発明を利用すれば、チャンネルの長さを狭めても接合漏れ電流の増加を抑制しうるため、素子の集積度を向上させうる。
【００５５】
また、本発明のキャパシタレスＤＲＡＭは、一つのトランジスタに一つのゲートが含まれた単一ゲート構造を有するため、デュアルゲート構造を有する従来のキャパシタレスＤＲＡＭより消費電力を減らせる。
【発明を実施するための最良の形態】
【００５６】
以下、本発明の実施形態によるキャパシタレスＤＲＡＭ及びその製造方法の望ましい実施形態を添付された図面を参照して詳細に説明する。この過程で、図面に示された層や領域の厚さは、明細書の明確性のために誇張して示された。詳細な説明の全体にわたって、同じ参照番号は、同じ構成要素を表す。
【００５７】
図２は、本発明の一実施形態によるキャパシタレスＤＲＡＭの断面図である。
【００５８】
図２を参照すれば、第１シリコン層１５、酸化物層２５及び第２シリコン層３５が順次に積層された構造を有する基板２００上に、ゲート２１０が形成されている。ゲート２１０は、ゲート絶縁層４５とゲート導電層５５が順次に積層された構造でありうる。ゲート２１０の両側の第２シリコン層３５に、ソース３５ａ及びドレイン３５ｂが形成されている。ソース３５ａとドレイン３５ｂとの間に、第１シリコン層１５と電気的に隔離されたチャンネルボディ３５ｃが存在する。チャンネルボディ３５ｃは、２０ｎｍほどの厚さを有する完全空乏された領域でありうる。チャンネルボディ３５ｃの上部は、ゲート２１０によって電気的極性が反転されるチャンネル領域Ｃ１である。
【００５９】
チャンネル領域Ｃ１下にホール保存ユニット４０が形成されている。ホール保存ユニット４０は、酸化物層２５に埋め込まれた形態である。ホール保存ユニット４０は、チャンネルボディ３５ｃ下の酸化物層２５内に形成された他のシリコン層（以下、第３シリコン層）６５と、第３シリコン層６５を上下両分するホール保存体７５とを備えうる。ホール保存体７５は、層構造を有し、第３シリコン層６５内に埋め込まれており、ソース３５ａ及びドレイン３５ｂと離隔されている。第３シリコン層６５は、ｐ型シリコン層であるが、望ましくは、ｐ＋シリコン層でありうる。ホール保存体７５は、シリコン（Ｓｉ）の価電子帯より高い価電子帯を有する半導体物質または金属物質でありうる。例えば、ホール保存体７５を構成する物質は、Ｇｅ、Ｓｉ−Ｇｅ、Ａｌ−Ｓｂ及びＧａ−Ｓｂのうち何れか一つでありうる。このように、ホール保存体７５の価電子帯がシリコンの価電子帯より高いため、ホール保存体７５内にホールが容易に蓄積される。また、ホール保存体７５は、ソース３５ａ及びドレイン３５ｂと離隔されているため、接合漏れ電流に起因したデータ保有特性の劣化が防止される。したがって、本発明を利用すれば、キャパシタレスＤＲＡＭのデータ保有特性を改善しうる。
【００６０】
図３は、図２のａ−ａ’線上に存在する領域のうち一部領域、すなわち、チャンネルボディ３５ｃ、第３シリコン層６５、ホール保存体７５及び酸化物層２５のエネルギーバンドを示すグラフである。図３で、ＣＢ及びＶＢは、それぞれ伝導帯及び価電子帯を表す。
【００６１】
図３を参照すれば、ホール保存体７５の価電子帯ＶＢは、チャンネルボディ３５ｃ及び第３シリコン層６５の価電子帯ＶＢより高い。これは、ホールがチャンネルボディ３５ｃ及び第３シリコン層６５よりホール保存体７５に容易に蓄積されることを意味する。
【００６２】
図４及び図５は、それぞれ図１Ａを参照して説明した従来のキャパシタレスＤＲＡＭ及び図２を参照して説明した本発明のキャパシタレスＤＲＡＭの経時的なドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）特性の変化を示す。
【００６３】
具体的に説明すれば、図４は、図１Ａのフローティングチャンネルボディ３０ｃにホールを蓄積した後、経時的なドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）特性の変化を示し、図５は、図２のホール保存体７５にホールを蓄積した後、経時的なドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）特性の変化を示す。
【００６４】
図４及び図５で、Ｇ１、Ｇ２及びＧ３は、それぞれホール蓄積後に、１ｍｓｅｃ、１００ｍｓｅｃ及び１０００ｍｓｅｃが経過した時点で測定したドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）グラフである。Ｇ０は、ホール蓄積前に測定したドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）グラフである。
【００６５】
図４を参照すれば、Ｇ３がＧ０とほぼ同じであるということが分かる。これは、図１Ａの従来のキャパシタレスＤＲＡＭでは、フローティングチャンネルボディ３０ｃにホールを蓄積した後に約１秒が経過すれば、フローティングチャンネルボディ３０ｃに蓄積されたホールがほとんど流失されるということを意味する。また、図４から関心ゲート電圧である０．５Ｖで、Ｇ１とＧＯとの差は、２×１０−５（Ａ／μｍ）ほどであり、Ｇ３とＧ０との差（ΔＩ１）は、０．２×１０−５（Ａ／μｍ）ほどであるということが分かる。
【００６６】
図５を参照すれば、関心ゲート電圧である０．５Ｖで、Ｇ３とＧ０との差（ΔＩ２）は、Ｇ１とＧ０との差と同じである。これは、ホール保存体７５に最初保存されたホールが流失されず、比較的長い時間保有されるということを意味する。また、図５から関心ゲート電圧である０．５Ｖで、Ｇ３とＧ０との差（ΔＩ２）は、２×１０−４（Ａ／μｍ
）ほどと、図４のΔＩ１よりはるかに大きいということが分かる。これは、本発明の
キャパシタレスＤＲＡＭのセンシングマージンが従来のキャパシタレスＤＲＡＭのそれよりはるかに大きいことを意味する。
【００６７】
図４及び図５の結果から、図２の本発明のキャパシタレスＤＲＡＭのデータ保有特性が、図１Ａの従来のキャパシタレスＤＲＡＭのそれより優秀であるということが分かる。
【００６８】
図２の本発明のキャパシタレスＤＲＡＭは、図６及び図７に示したように多様に変形される。
【００６９】
図６を参照すれば、ホール保存体７５’は、量子点Ｑ１を含む。図６で、ホール保存体７５’を除外した残りの構成要素は、図２のそれと同じである。
【００７０】
図７を参照すれば、量子点Ｑ２を含むホール保存体７５”がチャンネルボディ３５ｃ’の下部に形成されており、図２の第３シリコン層６５は、存在しない。図７のチャンネルボディ３５ｃ’、ソース３５ａ’及びドレイン３５ｂ’は、図２のチャンネルボディ３５ｃ、ソース３５ａ及びドレイン３５ｂより厚い。言い換えれば、図７のチャンネルボディ３５ｃ’は、１５０ｎｍほどの厚さを有する部分空乏された領域でありうる。
【００７１】
一方、図２、図６及び図７には、第１シリコン層１５が示されているが、本発明の実施形態によるキャパシタレスＤＲＡＭは、第１シリコン層１５を備えないこともある。
【００７２】
以下では、本発明のキャパシタレスＤＲＡＭの製造方法を説明する。
【００７３】
図８Ａないし図８Ｇは、本発明の一実施形態によるキャパシタレスＤＲＡＭの製造方法を示す。
【００７４】
図８Ａを参照すれば、第１シリコン層１５、酸化物層２５及び第２シリコン層３５が順次に積層されたＳＯＩ基板２００を設ける。
【００７５】
図８Ｂを参照すれば、第２シリコン層３５の下層部に離隔され、酸素ドーピングされた第１部分５を形成する。第１部分５は、酸化物層２５に接触されるように形成される。第１部分５を形成した後、第１部分５を所定の温度で熱処理して酸化させる。第１部分５を酸化させた以後の状態が図８Ｃに示されている。図８Ｃで、２５’は、酸化された第１部分を表す。酸化された第１部分２５’は、酸化物層２５と同一でありうる。
【００７６】
図８Ｄを参照すれば、酸化された第１部分２５’間の第２シリコン層３５に不純物領域６５を形成する。不純物領域６５は、ｐ型不純物をイオン注入して形成したｐ＋不純物領域でありうる。このようなｐ型不純物イオン注入工程は、選択的な工程でありうる。また、前記ｐ型不純物をイオン注入する時点は変わりうるが、例えば、図８Ａ工程で第２シリコン層３５の一部または全領域にｐ型不純物をイオン注入しうる。
【００７７】
次いで、不純物領域６５内に所定の不純物、例えば、ゲルマニウム（Ｇｅ）をイオン注入する。この結果、図８Ｅに示したように、不純物領域６５内にＧｅドーピングされた第２部分７が形成される。第２部分７は、不純物領域６５を上下両分するように不純物領域６５内に埋め込まれて形成される。第２部分７の深さは、イオン注入条件によって調節される。第２部分７の上側に存在する不純物領域６５が第２部分７の下側に存在する不純物領域６５より薄い。
【００７８】
次いで、第２部分７をアニーリングしてドーピングされたＧｅを偏析させる。その結果、図８Ｆに示したように、Ｓｉ−Ｇｅからなるホール保存体７５が形成される。ホール保存体７５は、第２シリコン層３５内に、特に不純物領域６５内に埋め込まれており、ホール保存体７５の価電子帯は、不純物領域６５、第１及び第２シリコン層１５，３５の価電子帯より高い。
【００７９】
図８Ｇを参照すれば、ホール保存体７５に対応する第２シリコン層３５の領域上にゲート２１０を形成する。ゲート２１０は、順次に積層されたゲート絶縁層４５及びゲート導電層５５を備えうる。次いで、ゲート２１０の両側の第２シリコン層３５にソース３５ａ及びドレイン３５ｂを形成する。
【００８０】
図９Ａないし図９Ｇは、本発明の他の実施形態によるキャパシタレスＤＲＡＭの製造方法を示す。図８Ａないし図８Ｇで説明した部材と同じ部材については、該当参照番号をそのまま使用する。
【００８１】
図９Ａを参照すれば、シリコン基板３５”上にホール保存層７５及びシリコン層６５’を順次に積層する。ホール保存層７５の価電子帯は、シリコン基板３５”及びシリコン層６５’の価電子帯より高い。シリコン基板３５”、ホール保存層７５及びシリコン層６５’のそれぞれは、第１半導体層、ホール保存層及び第２半導体層に対応する。
【００８２】
図９Ａの結果物は、他の方法で形成される。例えば、シリコン基板３５”にホール保存層７５及びシリコン層６５’を積層する代わりに、シリコン基板３５”の内部にＧｅのような不純物をイオン注入してアニーリングして、埋め込まれたホール保存層７５を形成することもできる。この時には、ホール保存層７５によって、シリコン基板３５”は、上下に両分されるので、ホール保存層７５によって両分されたシリコン基板３５”の上部がシリコン層６５’の役割を行う。
【００８３】
図９Ｂを参照すれば、シリコン層６５’上にゲート用マスク層（図示せず）を形成した後、前記マスク層の周りのシリコン層６５’及びホール保存層７５をエッチングし、シリコン基板３５”の所定厚さをエッチングする。以後、前記マスク層を除去する。
【００８４】
次いで、シリコン層６５’及びホール保存層７５下の前記エッチングによって、結果的に上方に突出したシリコン基板３５”の所定領域にｐ型不純物をイオン注入する。この結果、図９Ｃに示したように、ホール保存層７５の上下部に不純物領域６５が形成される。このとき、ホール保存層７５にも、前記ｐ型不純物がイオン注入される。前記ｐ型不純物イオン注入工程は、選択的でありうる。
【００８５】
図９Ｄを参照すれば、エッチングされたシリコン基板３５”上に、ホール保存層７５及び不純物領域６５を覆う酸化物層２５”を形成する。以後、酸化物層２５”、不純物領域６５、ホール保存層７５及びシリコン基板３５”を備える積層構造物を裏返す。図９Ｅは、裏返した結果を示す。
【００８６】
図９Ｆを参照すれば、シリコン基板３５”の上面を研磨する。前記研磨は、シリコン基板３５”が所望の厚さとなるまで実施する。前記研磨は、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を利用して実施しうる。
【００８７】
図９Ｇを参照すれば、ホール保存体７５に対応するシリコン基板３５”の領域上にゲート２１０を形成する。ゲート２１０は、順次に積層されたゲート絶縁層４５及びゲート導電層５５を備えうる。ゲート２１０の両側のシリコン基板３５”内にソース３５ａ及びドレイン３５ｂを形成する。
【００８８】
図１０Ａないし図１０Ｇは、本発明のさらに他の実施形態によるキャパシタレスＤＲＡＭの製造方法を示す。
【００８９】
図１０Ａを参照すれば、第１シリコン層１５、酸化物層２５及び第２シリコン層３５が順次に積層されたＳＯＩ基板２００を設ける。
【００９０】
図１０Ｂを参照すれば、第２シリコン層３５を研磨して厚さを薄くする。前記研磨は、例えば、ＣＭＰを利用しうる。
【００９１】
図１０Ｃを参照すれば、第２シリコン層３５の研磨された表面の一部領域上に、量子点Ｑ１からなるホール保存体７５’を形成する。このようなホール保存体７５’は、多様な方法で形成しうる。例えば、量子点Ｑ１を含むホール保存体７５’と所定の溶媒を混ぜた混合物を第２シリコン層３５の上面全体上に塗布した後、前記溶媒を揮発させ、ホール保存体７５’の一部を除去する。このような塗布法以外に、凝集法または選択的エッチング法などのナノ工程でホール保存体７５’を形成しうる。このようなホール保存体７５’は、Ｇｅ、Ｓｉ−Ｇｅ、Ａｌ−ＳｂまたはＧａ−Ｓｂのような半導体物質で形成し、金属物質で形成することもできる。前記半導体物質及び前記金属物質は、第１及び第２シリコン層１５，３５より高い価電子帯を有するものならば、如何なるものでも使用しうる。
【００９２】
図１０Ｄを参照すれば、第２シリコン層３５上にホール保存体７５’を覆う半導体層３５’’’を形成する。半導体層３５’’’は、シリコン層でありうる。
【００９３】
図１０Ｅを参照すれば、第２シリコン層３５のホール保存体７５’の両側領域に第１酸化物領域３５ａを形成する。第１酸化物領域３５ａに接する半導体層３５’’’の下層部の所定領域に第２酸化物領域３５ａ’’’を形成する。第１及び第２酸化物領域３５ａ，３５ａ’’’は、同じ酸化物領域でありうる。第１及び第２酸化物領域３５ａ，３５ａ’’’を備える酸化物領域３７は、図８Ｃで酸化された第１部分２５’に対応しうるところ、第１部分２５’を形成する方法と同一に形成しうる。酸化物領域３７を形成する工程は、選択的でありうる。酸化物領域３７を形成しないならば、結果的に、図７のような素子が得られる。酸化物領域３７が形成される領域は、変わることもある。例えば、第２シリコン層３５の下層部の一部または全部を酸化させ、半導体層３５’’’は、酸化させないこともある。
【００９４】
次いで、酸化物領域３７の間の第２シリコン層３５及び半導体層３５’’’内にｐ型不純物をイオン注入する。この結果、図１０Ｆに示したように、酸化物領域３７の間の第２シリコン層３５及び半導体層３５’’’は、ホール保存体７５’を含む不純物領域６５となる。前記ｐ型不純物イオン注入工程は、選択的でありうる。また、イオン注入時点は、変わりうるが、例えば、図１０Ｄの工程で半導体層３５’’’を形成した後、第２シリコン層３５及び半導体層３５’’’の一部または全領域にｐ型不純物をイオン注入しうる。
【００９５】
図１０Ｇを参照すれば、ホール保存体７５’に対応する半導体層３５’’’の領域上にゲート２１０を形成する。次いで、ゲート２１０の両側の半導体層３５’’’にソース３５ａ及びドレイン３５ｂを形成する。
【００９６】
前記説明で多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するものではなく、望ましい実施形態の例示として解釈されねばならない。例えば、当業者ならば、基板及びホール保存体の種類、材質及び構造を変更でき、本発明のキャパシタレスＤＲＡＭの構造も多様に変形しうるであろう。したがって、本発明の範囲は、説明された実施形態によって決定されず、特許請求の範囲に記載された技術的思想によって決定されねばならない。
【産業上の利用可能性】
【００９７】
本発明は、メモリ素子関連の技術分野に適用可能である。
【図面の簡単な説明】
【００９８】
【図１Ａ】従来のキャパシタレスＤＲＡＭの構造及び動作方法を示す断面図である。
【図１Ｂ】従来のキャパシタレスＤＲＡＭの構造及び動作方法を示す断面図である。
【図２】本発明の一実施形態によるキャパシタレスＤＲＡＭの断面図である。
【図３】図２のａ−ａ’線に存在する領域のうち一部領域のエネルギーバンドを示すグラフである。
【図４】従来のキャパシタレスＤＲＡＭの経時的なドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）特性の変化を示すグラフである。
【図５】本発明のキャパシタレスＤＲＡＭの経時的なドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）特性の変化を示すグラフである。
【図６】本発明の他の実施形態によるキャパシタレスＤＲＡＭの断面図である。
【図７】本発明の他の実施形態によるキャパシタレスＤＲＡＭの断面図である。
【図８Ａ】本発明の一実施形態によるキャパシタレスＤＲＡＭの製造方法を示す断面図である。
【図８Ｂ】本発明の一実施形態によるキャパシタレスＤＲＡＭの製造方法を示す断面図である。
【図８Ｃ】本発明の一実施形態によるキャパシタレスＤＲＡＭの製造方法を示す断面図である。
【図８Ｄ】本発明の一実施形態によるキャパシタレスＤＲＡＭの製造方法を示す断面図である。
【図８Ｅ】本発明の一実施形態によるキャパシタレスＤＲＡＭの製造方法を示す断面図である。
【図８Ｆ】本発明の一実施形態によるキャパシタレスＤＲＡＭの製造方法を示す断面図である。
【図８Ｇ】本発明の一実施形態によるキャパシタレスＤＲＡＭの製造方法を示す断面図である。
【図９Ａ】本発明の他の実施形態によるキャパシタレスＤＲＡＭの製造方法を示す断面図である。
【図９Ｂ】本発明の他の実施形態によるキャパシタレスＤＲＡＭの製造方法を示す断面図である。
【図９Ｃ】本発明の他の実施形態によるキャパシタレスＤＲＡＭの製造方法を示す断面図である。
【図９Ｄ】本発明の他の実施形態によるキャパシタレスＤＲＡＭの製造方法を示す断面図である。
【図９Ｅ】本発明の他の実施形態によるキャパシタレスＤＲＡＭの製造方法を示す断面図である。
【図９Ｆ】本発明の他の実施形態によるキャパシタレスＤＲＡＭの製造方法を示す断面図である。
【図９Ｇ】本発明の他の実施形態によるキャパシタレスＤＲＡＭの製造方法を示す断面図である。
【図１０Ａ】本発明のさらに他の実施形態によるキャパシタレスＤＲＡＭの製造方法を示す断面図である。
【図１０Ｂ】本発明のさらに他の実施形態によるキャパシタレスＤＲＡＭの製造方法を示す断面図である。
【図１０Ｃ】本発明のさらに他の実施形態によるキャパシタレスＤＲＡＭの製造方法を示す断面図である。
【図１０Ｄ】本発明のさらに他の実施形態によるキャパシタレスＤＲＡＭの製造方法を示す断面図である。
【図１０Ｅ】本発明のさらに他の実施形態によるキャパシタレスＤＲＡＭの製造方法を示す断面図である。
【図１０Ｆ】本発明のさらに他の実施形態によるキャパシタレスＤＲＡＭの製造方法を示す断面図である。
【図１０Ｇ】本発明のさらに他の実施形態によるキャパシタレスＤＲＡＭの製造方法を示す断面図である。
【符号の説明】
【００９９】
１５  第１シリコン層
２５  酸化物層
３５  第２シリコン層
３５ａ  ソース
３５ｂ  ドレイン
３５ｃ  チャンネルボディ
４０  ホール保存ユニット
４５  ゲート絶縁層
５５  ゲート導電層
６５  第３シリコン層
７５  ホール保存体
２００  基板
２１０  ゲート
Ｃ１  チャンネル領域
【図１Ａ】
0005441359.tif 000002
【図１Ｂ】
0005441359.tif 000003
【図２】
0005441359.tif 000004
【図３】
0005441359.tif 000005
【図４】
0005441359.tif 000006
【図５】
0005441359.tif 000007
【図６】
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【図７】
0005441359.tif 000009
【図８Ａ】
0005441359.tif 000010
【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
0005441359.tif 000013
【図８Ｅ】
0005441359.tif 000014
【図８Ｆ】
0005441359.tif 000015
【図８Ｇ】
0005441359.tif 000016
【図９Ａ】
0005441359.tif 000017
【図９Ｂ】
0005441359.tif 000018
【図９Ｃ】
0005441359.tif 000019
【図９Ｄ】
0005441359.tif 000020
【図９Ｅ】
0005441359.tif 000021
【図９Ｆ】
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【図９Ｇ】
0005441359.tif 000023
【図１０Ａ】
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【図１０Ｂ】
0005441359.tif 000025
【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【図１０Ｆ】
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【図１０Ｇ】
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