(57)【特許請求の範囲】
【請求項１】
光電変換部を含む複数の画素が配された半導体基板と、
前記半導体基板の第１主面側に配された複数の配線層と、
前記複数の配線層の間に配された層間絶縁膜と、を有し、
前記半導体基板の第１主面とは反対側の第２主面から、前記光電変換部へ光が入射する裏面入射型の固体撮像装置において、
前記光電変換部が、第１のＮ型半導体領域と第１のＰ型半導体領域とを含み、
前記第１のＮ型半導体領域は、主たる不純物としてヒ素を含み、
前記第１のＮ型半導体領域は、前記第１のＰ型半導体領域よりも前記半導体基板の第２主面に近い位置に配され、
光電変換によって発生したホールが、信号電荷として前記第１のＰ型半導体領域に収集され、
前記第１のＰ型半導体領域と前記第１のＮ型半導体領域との間に、第２のＮ型半導体領域が配され、
前記第２のＮ型半導体領域が、前記半導体基板の第１主面からの深さが異なる２つのＮ型半導体領域を含み、
該２つのＮ型半導体領域のうち、第１主面に近い領域の不純物濃度が、他方の領域の不純物濃度よりも低い、
ことを特徴とする固体撮像装置。
【請求項２】
前記半導体基板の第２主面上に絶縁膜が配され、
前記第１のＮ型半導体領域が、前記絶縁膜と接するように配されたことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
フローティングディフュージョンと、
前記第１のＰ型半導体領域に収集されたホールを前記フローティングディフュージョンに転送する転送部と、
前記フローティングディフュージョンに転送されたホールの量に応じた信号を読み出す回路と、
を備えたことを特徴とする請求項１または請求項２に記載の固体撮像装置。
【請求項４】
前記第１のＰ型半導体領域と前記第１のＮ型半導体領域との間に、第２のＰ型半導体領域が配され、
前記第２のＰ型半導体領域が完全空乏化することを特徴とする請求項１乃至請求項３のいずれか一項に記載の固体撮像装置。
【請求項５】
前記半導体基板は、前記複数の画素が配された画素領域と、前記画素からの信号を処理する信号処理回路が配された周辺回路領域とを含み、
前記第２のＰ型半導体領域が、前記半導体基板の前記第１主面に平行な方向に沿って、前記周辺回路領域にまで延在して配されたことを特徴とする請求項４に記載の固体撮像装置。
【請求項６】
前記第２のＰ型半導体領域が、前記半導体基板の第１主面に平行な平面方向に沿って、
前記半導体基板の端部にまで延在して配されたことを特徴とする請求項４または請求項５に記載の固体撮像装置。
【請求項７】
前記第２のＮ型半導体領域が、前記半導体基板の第１主面からの深さが異なる複数のＮ型半導体領域を含み、
該複数のＮ型半導体領域の中では、最も第１主面に近い領域の不純物濃度が最も高く、
前記第１のＮ型半導体領域の不純物濃度は前記最も第１主面に近い領域の不純物濃度よりも高いことを特徴とする請求項１乃至請求項６のいずれか一項に記載の固体撮像装置。
【請求項８】
前記半導体基板は、前記複数の画素が配された画素領域と、前記画素からの信号を処理する信号処理回路が配された周辺回路領域とを含み、
前記第２のＮ型半導体領域が、前記半導体基板の前記第１主面に平行な方向に沿って、前記周辺回路領域にまで延在して配されたことを特徴とする請求項１乃至請求項７のいずれか一項に記載の固体撮像装置。
【請求項９】
前記第２のＮ型半導体領域が、前記半導体基板の第１主面に平行な平面方向に沿って、
前記半導体基板の端部にまで延在して配されたことを特徴とする請求項１乃至請求項８のいずれか一項に記載の固体撮像装置。
【請求項１０】
前記半導体基板は、前記複数の画素が配された画素領域と、前記画素からの信号を処理する信号処理回路が配された周辺回路領域とを含み、
前記第１のＮ型半導体領域が、前記半導体基板の前記第１主面に平行な方向に沿って、前記周辺回路領域にまで延在して配されたことを特徴とする請求項１乃至請求項９のいずれか一項に記載の固体撮像装置。
【請求項１１】
前記第１のＮ型半導体領域が、前記半導体基板の第１主面に平行な平面方向に沿って、前記半導体基板の端部にまで延在して配されたことを特徴とする請求項１乃至請求項１０のいずれか一項に記載の固体撮像装置。
【請求項１２】
前記半導体基板の前記第１主面の上に第２の絶縁膜が配され、
前記第２の絶縁膜と接するように配された第３のＮ型半導体領域を有することを特徴とする請求項１乃至請求項１１のいずれか一項に記載の固体撮像装置。
【請求項１３】
前記複数の画素のうち、隣接する画素の前記第１のＰ型半導体領域の間に、画素分離部を有することを特徴とする請求項１乃至請求項１２のいずれか一項に記載の固体撮像装置。
【請求項１４】
請求項１乃至請求項１３のいずれか一項に記載の固体撮像装置と、
前記固体撮像装置から出力された撮像信号を処理する信号処理部とを有した撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像装置、とりわけ裏面入射型の固体撮像装置、その製造方法、及びカメラシステムに関するものである。
【背景技術】
【０００２】
近年、より高感度の固体撮像装置を実現するために、半導体基板の第１主面側（表面側）にトランジスタや金属配線が配され、表面側とは反対の第２主面側（裏面側）から光が入射する、裏面入射型固体撮像装置が提案されている。
【０００３】
特許文献１には、裏面側から入射した光が光電変換されて発生する電子ホール対のうち、信号電荷としてホールを蓄積し、検出トランジスタのチャネル電流を変調するＣＭＤ型の固体撮像装置が開示されている。具体的に、特許文献１の図２には、ＣＭＤ型の固体撮像装置において、裏面側から入射した光を光電変換する受光部を有する構成が示されている。特許文献１の図２に示された受光部は、光電変換が行われる低濃度Ｐ型半導体領域、及びホールが蓄積されるＰ型半導体領域を含み、光入射面である裏面側の界面に高濃度Ｎ型半導体領域が形成されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２９４１７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１には高濃度のＮ型半導体領域の具体的なイオン種の開示がない。したがって、用いられるイオン種によっては光入射面の界面に配された高濃度Ｎ型半導体領域が不純物拡散によって拡がってしまう場合がある。そうすると、第１に、界面付近でのポテンシャル分布が平坦になり、界面の近くで発生したホールが蓄積領域に集まりにくくなる。そのため、高感度化を達成するのが困難となる。あるいは蓄積領域へ集まらないホールが隣接画素へ混入してノイズ、カラー撮像装置であれば混色の原因となる。
【０００６】
上記課題に鑑み、本発明は、高感度で混色の少ない裏面入射型固体撮像素子の提供を目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る固体撮像装置は、光電変換部を含む複数の画素が配された半導体基板と、前記半導体基板の第１主面側に配された複数の配線層と、前記複数の配線層の間に配された層間絶縁膜と、を有し、前記半導体基板の第１主面とは反対側の第２主面から、前記光電変換部へ光が入射する裏面入射型の固体撮像装置において、前記光電変換部が、第１のＮ型半導体領域と第１のＰ型半導体領域とを含み、前記第１のＮ型半導体領域は、主たる不純物としてヒ素を含み、前記第１のＮ型半導体領域は、前記第１のＰ型半導体領域よりも前記半導体基板の第２主面に近い位置に配され、光電変換によって発生したホールが、信号電荷として前記第１のＰ型半導体領域に収集され、前記第１のＰ型半導体領域と前記第１のＮ型半導体領域との間に、第２のＮ型半導体領域が配され、前記第２のＮ型半導体領域が、前記半導体基板の第１主面からの深さが異なる２つのＮ型半導体領域を含み、該２つのＮ型半導体領域のうち、第１主面に近い領域の不純物濃度が、他方の領域の不純物濃度よりも低い、ことを特徴とする。
【０００８】
また本発明に係る固体撮像装置の製造方法は、半導体基板の第２主面にヒ素をイオン注入する工程と、前記半導体基板を前記第２主面とは反対側の第１主面側から薄くする工程と、前記半導体基板の前記第２主面側にプロセス基板を貼り合わせる工程と、前記半導体基板の第１主面側に配線層を形成する工程と、前記プロセス基板を除去する工程とを含むことを特徴とする。
【０００９】
本発明の別の側面に係る固体撮像装置の製造方法は、前記半導体基板の第１主面に配線層を形成する工程と、前記半導体基板を第１主面とは反対側の第２主面側から薄くする工程と、前記半導体基板の第２主面にヒ素をイオン注入する工程と、を含むことを特徴とする。
【００１０】
本発明の別の側面に係る固体撮像装置の製造方法は、ＳＯＩ層、ＢＯＸ層、バルク基板からなるＳＯＩ基板の、ＳＯＩ層にヒ素をイオン注入する工程と、前記ＳＯＩ層上にエピタキシャル成長によってシリコン膜を形成する工程と、前記ＳＯＩ層のＢＯＸ層とは反対側に配線層を形成する工程と、前記バルク基板を除去する工程と、を含むことを特徴とする。
【発明の効果】
【００１１】
本発明に係る固体撮像装置によれば、感度が向上した裏面入射型の固体撮像装置を提供することが可能である。
【図面の簡単な説明】
【００１２】
【図１】（ａ）実施例１の断面。（ｂ）深さ方向の不純物プロファイル。
【図２】実施例１の製造プロセス。
【図３】実施例２の断面。
【図４】（ａ）実施例３の断面。（ｂ）深さ方向の不純物プロファイル。
【図５】（ａ）実施例４の断面。（ｂ）深さ方向の不純物プロファイル。
【図６】実施例４の製造プロセス。
【図７】（ａ）実施例５の断面。（ｂ）深さ方向の不純物プロファイル。
【図８】（ａ）実施例６の断面。（ｂ）深さ方向の不純物プロファイル。
【図９】実施例６の製造プロセス。
【図１０】実施例７の製造プロセス。
【図１１】実施例８の製造プロセス。
【図１２】カメラシステムの実施例。
【発明を実施するための形態】
【００１３】
本発明の実施例を図面を参照して詳細に説明する。本発明においては、信号電荷としてホールが用いられる。
【００１４】
本明細書において、半導体基板とは、ウェハあるいはチップのうち半導体領域の部分を意味する。すなわち、半導体基板の主面と言う場合には、ウェハあるいはチップの半導体領域と、その他の物質との界面を意味する。たとえば、一般のシリコンウェハは空気と触れる面が自然酸化膜で覆われている。この場合、半導体基板の主面とは、シリコン領域と酸化膜との界面を意味している。熱酸化などによって、界面の位置が変わるときには、新たな界面が主面である。
【実施例１】
【００１５】
図１（ａ）は本発明に係る固体撮像装置の一実施形態における、断面概略図である。１０１は、光電変換部や各トランジスタの半導体領域などが形成される半導体基板（以下、便宜上ＰＤ形成基板と称する）である。詳しくは後述するが、ＰＤ形成基板１０１には、Ｐ型半導体基板、Ｎ型半導体基板、ＳＯＩ基板などの半導体領域を使用することができる。ＰＤ形成基板の第１主面側（表面側）には、配線部１０４が配される。図面上での配線部１０４の上部、すなわち配線部１０４のＰＤ形成基板１０１とは反対側に、主として基板強度を保つことを目的として、支持基板１０３を設けてもよい。ＰＤ形成基板１０１の第２主面上には絶縁膜１０５が配される。ＰＤ形成基板１０１の第２主面側（裏面側）、すなわち配線部１０４とは反対側には、絶縁膜１０５を介して、保護膜１０６、光学機能部１０７が必要に応じて配される。このように本実施例は配線及びトランジスタが配される面とは反対側、すなわち裏面側から光が入射する裏面入射型の固体撮像装置の構成になっている。
【００１６】
図１（ａ）の断面概略図には、画素領域１０８と周辺回路領域１０９とが模式的に示されている。画素領域１０８には複数の画素が配され、各画素には入射した光を光電変換する光電変換部が含まれる。図１の画素領域１０８には２画素のみが示されているが、更に多数の画素が行列状あるいは線状に配されていてもよい。周辺回路領域１０９には、画素からの信号を読み出すために必要な回路が形成される。周辺回路には、例えばシフトレジスタ、デコーダ等で構成される走査回路が含まれる。さらに光電変換部から出力された信号に対して増幅等の信号処理を行う読み出し回路部が含まれていても良い。
【００１７】
次に画素領域１０８に配される光電変換部の構造について説明する。ＰＤ形成基板１０１の表面近傍にホールを収集可能なＰ型半導体領域１１０が配される。Ｐ型半導体領域１１０の表面側に、高濃度Ｎ型半導体領域１１１が配される。ＰＤ形成基板１０１の表面側にも絶縁膜が配されており、高濃度Ｎ型半導体領域１１１によって、表面側の絶縁膜界面で発生する電荷がＰ型半導体領域１１０に混入することを抑制することが可能となる。Ｐ型半導体領域１１０が特許請求の範囲に記載の第１のＰ型半導体領域に相当する。
【００１８】
画素領域１０８の全体に画素ウェル１１２が配される。画素ウェル１１２はリンを主たる不純物として含むＮ型半導体領域である。Ｐ型半導体領域１１０と画素ウェル１１２とがＰＮ接合を形成している。ＰＤ形成基板１０１の裏面には、Ｎ型半導体領域１１９が配される。本実施例において、Ｎ型半導体領域１１９が特許請求の範囲に記載の第１のＮ型半導体領域に相当し、画素ウェル１１２が第２のＮ型半導体領域に相当する。
【００１９】
光電変換部は、Ｐ型半導体領域１１０、高濃度Ｎ型半導体領域１１１、画素ウェル１１２、及びＮ型半導体領域１１９を含んで構成される。より具体的に言えば本実施例の光電変換部は埋め込み型フォトダイオードである。
【００２０】
ＰＤ形成基板１０１の表面には、Ｐ型半導体領域で構成されるフローティングディフュージョン（以下、ＦＤ）１１３が配される。ＦＤ１１３にはコンタクトプラグが設けられ、図示されていない増幅部の入力へ電気的に接続される。また、Ｐ型半導体領域１１０とＦＤ１１３の間のＰＤ形成基板上には、絶縁膜を介して転送ゲート電極１１４が配される。
【００２１】
転送ゲート電極１１４に供給されるバイアスにより、Ｐ型半導体領域１１０からＦＤ１１３への転送路が形成される。転送路が形成されると、Ｐ型半導体領域１１０のホールはＦＤ１１３に完全空乏転送され得る。そして、ＦＤ１１３に転送されたホールの量に応じた信号が増幅部から出力される。転送ゲート電極１１４と転送路は、Ｐ型半導体領域１１０に収集されたホールをＦＤに転送する転送部を構成している。
【００２２】
Ｎ型半導体領域１１５はウェルコンタクト領域であり、画素ウェル１１２及びＮ型半導体領域１１９の電位を設定するための電極と電気的に接続される。ウェルコンタクト領域１１５は画素領域１０８内に周期的に配置されてもよいし、画素領域１０８と周辺回路領域１０９との境界に配置されていてもよい。
【００２３】
ＰＤ形成基板１０１の周辺回路領域１０９には、周辺回路ウェル１１６が配される。周辺回路ウェル１１６には例えばＭＯＳトランジスタが配される。周辺回路ウェル１１６は、ＮＭＯＳトランジスタが形成される領域はＰ型半導体領域であり、ＰＭＯＳトランジスタが形成される領域はＮ型半導体領域である。図１には、１つの周辺回路ウェルしか図示されていないが、異なる導電型の周辺回路ウェルが混在していてもよい。どちらの導電型の場合においても、周辺回路ウェル１１６の不純物濃度は、ＰＤ形成基板の不純物濃度より高いことが好ましい。周辺回路のトランジスタを微細に形成することが可能となるためである。
【００２４】
配線部１０４は、配線層１１８が層間絶縁膜１１７を介して繰り返し積層した多層配線構造となっている。配線部１０４は配線層が１層だけの単層配線構造としてもよい。配線部１０４の上部に配される支持基板１０３には、例えばシリコンが用いられる。保護膜１０６には、例えば窒化シリコンが用いられる。光学機能部１０７には、マイクロレンズ、カラーフィルタ、導波路などが含まれる。
【００２５】
Ｎ型半導体領域１１９は、主たる不純物としてヒ素を最も多く含む。シリコン結晶中にヒ素が不純物として添加された場合、シリコンとの格子定数の違いによる歪みが小さい。Ｎ型半導体領域１１０が、ＰＤ形成基板１０１の裏面側の絶縁膜１０５と接するように配された場合、界面準位が減り、例えば主たる不純物としてリンが添加された場合に比べて、暗電流の発生を抑制することができる。
【００２６】
図１（ｂ）は、図１（ａ）のＡＢに沿った不純物の濃度プロファイルを示している。図１（ｂ）の縦軸は不純物濃度で、横軸は表面からの深さである。ここで、本明細書において、深さ方向は基板表面若しくは裏面に垂直な方向と定義する。すなわち、図１（ａ）のＡＢは深さ方向を示している。
【００２７】
図１（ｂ）に示されるとおり、ＰＤ形成基板１０１表面の最も近くに高濃度Ｎ型半導体領域１１１の不純物濃度ピークが位置する。高濃度Ｎ型半導体領域１１１より深い位置に、Ｐ型半導体領域１１０の不純物濃度ピークが位置する。Ｐ型半導体領域１１０の下部に画素ウェル１１２の半導体領域があり、ＰＤ形成基板１０１裏面の最も近くにＮ型半導体領域１１９の不純物濃度ピークが位置する。
【００２８】
Ｎ型半導体領域１１９は主たる不純物としてヒ素を含む。ヒ素はリンやボロンに比べて質量が大きいため、拡散係数が小さく、熱処理が行われても拡散しにくい。イオン注入によって形成した不純物分布が、熱処理によって大幅に変化することがない。よって、急峻な不純物濃度ピークを有するＮ型半導体領域１１９を形成することができる。
【００２９】
このような構造によって、裏面から表面に向かう急峻なポテンシャル勾配を実現できるため、界面に近いところで光電変換されたホールが、速やかにＰ型半導体領域１１０の方へ移動する。したがって、光電荷が最も多く発生する光入射面付近のホールを、効率的にＰ型半導体領域１１０に取り込むことができる。
【００３０】
本実施例は、Ｐ型半導体領域１１０からＦＤ１１３にホールを完全空乏転送する構成となっている。このような転送を高い精度で実現するために、光電変換部の設計自由度が高い方が好ましい。上述の通りヒ素は拡散しにくいので、光電変換部の厚さを高い自由度で設計することができる。
【００３１】
画素ウェル１１２は主たる不純物としてリンを含む。リンは拡散係数が大きく、画素ウェル１１２の不純物濃度ピークはなだらかになる。これによって、画素ウェル１１２のポテンシャルはなだらかになり、画素ウェル１１２はホールがＰ型半導体領域１１０へ移動するのに大きな妨げとはならない。また、リンは進入深さが大きいので、画素ウェル１１２を深くすることができる。
【００３２】
好適には、画素ウェル１１２はリンのイオン注入によって形成される。イオン注入は注入エネルギーとドーズ量を制御することで、所望の不純物分布を安定的に形成することができる。従って、プロセスの安定性が良くなり歩留まりが向上する。
【００３３】
画素ウェル１１２は本発明に必須の構成ではなく、Ｐ型半導体領域１１０とＮ型半導体領域１１９とがＰＮ接合を形成している構成としてもよい。
【００３４】
以下に、本実施例の固体撮像装置の製造プロセスを図面を用いて説明する。本実施例においては、ＰＤ形成基板１０１としてＰ型のシリコン基板を用いる。図２（ａ）では、図の上側が裏面側（入射面）に相当し、下側が表面側（配線部が形成される側）に相当する。図２（ａ）に示すように、ＰＤ形成基板１０１に、Ｎ型半導体領域１１９を形成するためのヒ素イオン注入と、画素ウェル１１２形成するためのリンイオン注入とを行う。好ましくは図面上方からイオン注入を行う。画素ウェル１１２を形成するためのリンイオン注入は、異なる注入エネルギーで複数回行っているが、１回で形成してもよい。本実施例においては、レジストマスクを用いて画素領域１０８にのみイオン注入を行い、周辺回路領域１０９にはイオン注入を行なわない。
【００３５】
次に、酸素雰囲気中で熱処理を行い、絶縁膜１０５としての酸化膜の形成と不純物の活性化を行う。不純物活性化のためのアニールと、酸化膜の堆積とをそれぞれ別工程としてもよい。
【００３６】
図２（ｂ）に示されるように、画素ウェル１１２よりも表面に近い位置に、剥離層１２０を形成する。後の工程でＰＤ形成基板１０１の一部を除去して薄膜化する際、剥離層１２０でＰＤ形成基板１０１の一部を剥離する。水素イオン注入により剥離層１２０を形成することができる。
【００３７】
また、剥離層１２０はエッチストップ層として形成してもよい。ＰＤ形成基板１０１の一部をエッチングによって除去する際に、エッチングレートが低い層を形成しておくことで、エッチストップ層として機能させることができる。例えば、酸素イオン注入により酸化膜を形成してもよいし、ボロンやリンを注入して不純物濃度を基板と異ならせてもよい。
【００３８】
続いて図２（ｃ）に示すように、ＰＤ形成基板１０１の絶縁膜１０５が配された側にプロセス基板１０２を貼り合わせる。プロセス基板１０２は、後の工程でＰＤ形成基板１０１の表面側に素子や配線を形成する際に、プロセス装置が担持する面を提供するための基板である。ＰＤ形成基板１０１にシリコン基板を使用する場合、プロセス基板１０２にもシリコン基板を使用することが望ましい。両者の熱膨張係数の差を小さくすることで、基板の反りや剥離を抑制することができるためである。
【００３９】
その後、剥離層１２０でＰＤ形成基板１０１の一部を剥離する。エッチストップ層を形成した場合は、エッチングによりＰＤ形成基板１０１の一部を除去して、ＰＤ形成基板１０１を薄くする。ＰＤ形成基板１０１の各半導体領域が形成された部分は除去しない。
【００４０】
図２（ｄ）に示すように、基板の上下を反転した後、表面（図２（ｄ）の上側）に画素領域１０８、周辺回路領域１０９を構成する各半導体領域、ゲート電極を形成し、その後、配線部１０４を形成する。ここでは周知の手法を用いることができる。
【００４１】
次に、図２（ｅ）に示すように、配線部１０４のＰＤ形成基板１０１とは反対側に支持基板１０３を貼り合わせる。支持基板１０３は機械的強度を高めるために設けられ、シリコン基板などが用いられる。
【００４２】
続いて、プロセス基板１０２を除去する。プロセス基板１０２の除去は、研磨と、絶縁膜１０５をエッチストップ層としたエッチングによって行う。
【００４３】
プロセス基板１０２の除去後、裏面側には必要に応じて保護膜１０６、光学機能部１０７を形成する。本実施例においては、保護膜１０６として窒化膜が配され、カラーフィルタとマイクロレンズを備えた構成を例示している。
【００４４】
以上述べたように、本実施例においては、Ｎ型半導体領域１１９が主たる不純物としてヒ素を最も多く含んでいるため、Ｎ型半導体領域１１９の不純物濃度ピークは急峻になる。このような構成によれば、裏面側の界面付近で発生した電荷を効率的に蓄積領域に取り込めるので、感度が向上し、隣接画素への混色が低減される。
【００４５】
また、Ｎ型半導体領域１１９を裏面側の絶縁膜界面を覆うように配した場合には、シリコン基板中にヒ素が添加されているので、結晶格子の歪みが小さい。このような構成によれば、界面準位が減少するので、暗電流が低減される。
【実施例２】
【００４６】
図３は本発明に係る固体撮像装置の別の実施形態における、断面概略図である。実施例１と同様の機能を有する部分には同じ符号を付し、詳細な説明は省略する。
【００４７】
本実施例では、Ｎ型半導体領域１１９と画素ウェル１１２とが周辺回路領域１０９にも延在している点が実施例１と異なる。周辺回路領域１０９への延在量は周辺回路領域１０９全体を覆っていてもよいし、周辺回路領域１０９の一部を覆っていてもよい。更に、Ｎ型半導体領域１１９と画素ウェル１１２とはチップ全面に配されることが望ましい。換言すると、図３に示されるように、Ｎ型半導体領域１１９、画素ウェル１１２が、ＰＤ形成基板１０１の表面に平行な平面方向に沿って、チップの端部まで延在していることが望ましい。
【００４８】
本実施例では、周辺回路ウェル１１６の不純物濃度は、画素ウェル１１２の不純物濃度よりも高い。好ましくは、周辺回路ウェル１１６の不純物濃度は、画素ウェル１１２の不純物濃度の３倍以上である。
【００４９】
以下に、本実施例の固体撮像装置の製造プロセスを説明する。実施例１の製造プロセスと比較して、本実施例の製造プロセスはＮ型半導体領域１１９と画素ウェル１１２とを形成するためのイオン注入工程が異なる。実施例１の製造プロセスにおいては、図２（ａ）で示されるように、画素領域１０８のみに不純物が導入されるように、レジストマスクを用いたイオン注入が行われる。これに対して、本実施例では、周辺回路領域１０９まで開口部が拡がったレジストマスクを用いてイオン注入を行えばよい。レジストマスクの開口部は周辺回路領域１０９全体を開口してもよいし、周辺回路領域の一部のみを開口していてもよい。
【００５０】
ＰＤ形成基板１０１の全面にＮ型半導体領域１１９と画素ウェル１１２とを形成する場合は、レジストマスクを用いずにＰＤ形成基板全面にイオン注入を行う。
【００５１】
本実施例では、周辺回路を形成する工程において、周辺回路ウェル１１６を画素ウェル１１２よりも不純物濃度が高くなるように形成する。
【００５２】
以上に述べた点を除いて、実施例１の製造プロセスと同様のプロセスで、本実施例の固体撮像装置を製造することができる。
【００５３】
本実施例に係る固体撮像装置は、実施例１の効果に加えて以下の効果を有する。
【００５４】
裏面入射型の固体撮像素子を製造するには、表面側の構造と、裏面側の構造との位置を合わせる必要がある。実施例１の製造プロセスのように、基板の両面から加工するプロセスが含まれる場合、アライメントが困難である。本実施例は、画素ウェル１１２とＮ型半導体領域１１９とが周辺回路領域１０９にまで延在している。このような構成によれば、アライメントが容易になるため、製造プロセスがより簡単になる。
【００５５】
更に、画素ウェル１１２とＮ型半導体領域１１９とがチップ全面に配された構成とすれば、アライメントがさらに容易になる。加えて、レジストマスクが不要になるため、工程数を削減することができ、製造コストを抑えることが可能となる。
【実施例３】
【００５６】
図４（ａ）は本発明に係る固体撮像装置の別の実施形態における、断面概略図である。実施例１〜２と同様の機能を有する部分には、同一の符号を付し、詳細な説明は省略する。
【００５７】
本実施例は、Ｎ型半導体領域１１９とＰ型半導体領域１１０との間の領域が、不純物濃度がほぼ均一なＮ型半導体領域４０１となっている点で、実施例１及び２と相違する。Ｎ型半導体領域４０１としては、ＰＤ形成基板１０１をそのまま使用することができる。半導体基板の不純物は均一に分布しているとみなせるからである。また、エピタキシャル成長によって不純物濃度が均一な半導体層を形成してもよい。本実施例において、Ｎ型半導体領域４０１が特許請求の範囲に記載の第２のＮ型半導体領域に相当する。
【００５８】
図４（ｂ）は、図４（ａ）のＡＢに沿った不純物のプロファイルを示している。図４（ｂ）の縦軸は不純物濃度で、横軸は表面からの深さである。
【００５９】
図４（ｂ）が示すように、Ｎ型半導体領域１１９が急峻な不純物濃度ピークを持つため、裏面付近で光電変換によって発生したホールは、速やかにＮ型半導体領域４０１の方へ移動する。Ｎ型半導体領域４０１の不純物は均一に分布していて、なおかつ不純物濃度が低いため、ホールはＮ型半導体領域４０１内であまり散乱することなく、効率良くＰ型半導体領域１１０に移動する。
【００６０】
また、Ｎ型半導体領域４０１が比較的低濃度なので、ホールの移動度が高い。Ｎ型半導体領域４０１を空乏化してＰ型半導体領域１１０にホールを転送する構成とした場合、より効率的な転送が可能となる。
【００６１】
以下に、本実施例の固体撮像装置の好適な製造プロセスを説明する。実施例１の製造プロセスに対して、最初に使用するＰＤ形成基板１０１が異なる。本実施例では、Ｎ型の半導体基板若しくはＮ型エピタキシャル層を形成した半導体基板をＰＤ形成基板１０１として用いることができる。
【００６２】
実施例１の製造プロセスにおいては、図２（ａ）で示されるように、Ｎ型半導体領域１１９を形成するためのイオン注入工程と画素ウェル１１２とを形成するためのイオン注入工程との両方を含んでいる。これに対して、本実施例では、画素ウェル１１２を形成するためのイオン注入工程を行わない。
【００６３】
以上に述べた点を除いて、実施例１の製造プロセスと同様のプロセスで、本実施例の固体撮像装置を製造することができる。
【００６４】
本実施例に係る固体撮像装置は、実施例１の効果に加えて以下の効果を有する。
【００６５】
Ｎ型半導体領域１１９とＰ型半導体領域１１０との間に、不純物分布がほぼ平坦なＮ型半導体領域４０１を有する。このような構成によれば、ホールの散乱が少なくなり、効率良くホールをＰ型半導体領域１１０に集めることができるので、感度をさらに向上させることができる。
【００６６】
また、本実施例の好適な製造プロセスによれば、Ｎ型半導体領域４０１にＰＤ形成基板１０１をそのまま使用することができるので、イオン注入の必要がない。したがって、光電変換部の深さ方向の設計自由度が高くなる。
【実施例４】
【００６７】
図５（ａ）は本発明に係る固体撮像装置の別の実施形態における、断面概略図である。実施例１〜３と同様の機能を有する部分には、同一の符号を付し、詳細な説明は省略する。
【００６８】
本実施例は、Ｎ型半導体領域１１９とＰ型半導体領域１１０との間に、Ｐ型半導体領域１１０に向かって不純物濃度が小さくなる画素ウェル５０１を有する点で、実施例１〜３と相違する。
【００６９】
画素ウェル５０１は主たる不純物としてリン若しくはヒ素を含むＮ型半導体領域である。Ｎ型半導体領域１１９からＰ型半導体領域１１０に向かって、滑らかな濃度勾配を有する構造とすることができる。画素ウェル５０１を表面に近い領域と、表面から遠い領域に分けて考えたとき、表面に近い領域は他方の領域より不純物濃度が低い。
【００７０】
または、実施例１の画素ウェル１１２のように、深さの異なる複数の半導体領域から構成し、実施例１と異なる点として、各半導体領域の不純物濃度ピークが、Ｐ型半導体領域１１０に向かって減少していくような構造としてもよい。本実施例において、画素ウェル５０１が特許請求の範囲に記載の第２のＮ型半導体領域に相当する。
【００７１】
図５（ｂ）は、図５（ａ）のＡＢに沿った不純物のプロファイルを示している。図５（ｂ）の縦軸は不純物濃度で、横軸は表面からの深さである。
【００７２】
図４（ｂ）が示すように、Ｎ型半導体領域１１９が急峻な不純物濃度ピークを持つため、裏面付近で光電変換によって発生したホールは、速やかに画素ウェル５０１に移動する。
【００７３】
画素ウェル５０１の不純物濃度は、Ｎ型半導体領域１１９からＰ型半導体領域１１０に向かって小さくなっている。このような不純物分布によって、裏面から表面へ向けての深さ方向の電界が生じ、ホールのＰ型半導体領域１１０へ向かう移動を促進する。
【００７４】
本実施例の好適な製造プロセスを図を用いて説明する。図６（ａ）に示すように、Ｐ型シリコン基板をＰＤ形成基板１０１として用い、ＰＤ形成基板１０１の裏面（図の上側）にリンのイオン注入を行う。このとき、できるだけ浅い領域にイオン注入する。
【００７５】
次に、図６（ｂ）に示すように、熱拡散によって注入したリンを拡散させて、画素ウェル５０１を形成する。
【００７６】
続いて、図６（ｃ）に示すようにＮ型半導体領域１１９を形成するために、ヒ素のイオン注入を行う。この後は、実施例１の図２（ｂ）以降と同様のプロセスを行えばよい。
【００７７】
実施例１の製造方法において、画素ウェル１１２のイオン注入を行う際に、注入エネルギーの異なる複数回のイオン注入を行っても良い。この場合に、注入エネルギーが高くなるにつれて、ドーズ量が小さくなる条件でイオン注入を行うことでも、本実施例の構造を作製することができる。
【００７８】
本実施例に係る固体撮像装置は、実施例１の効果に加えて以下の効果を有する。
【００７９】
本実施例に係る固体撮像装置は、Ｐ型半導体領域１１０に向かって不純物濃度が小さくなる画素ウェル５０１を有している。このような構成によれば、ホールが効率良くＰ型半導体領域１１０に収集される。したがって、より感度が向上し、混色が低減される。
【００８０】
また、本実施例の好適な製造プロセスによれば、画素ウェル５０１を熱拡散法で形成するため、製造コストを低減できる。これによって低コストで感度の改善が可能となる。
【実施例５】
【００８１】
次に、本発明に係る固体撮像装置の別の実施形態について説明する。本実施例に係る固体撮像装置は、図７（ａ）に示されるように、画素ウェル１１２が、裏面からの深さが異なる複数のＮ型半導体領域１１２ａ、ｂを含む構成となっている。
【００８２】
図７は、本実施例の画素部の深さ方向に沿った不純物分布を示している。図７に示されるように、画素ウェル１１２に含まれる複数のＮ型半導体領域の中では、最も表面（配線部が配される面）に近い位置に配されたＮ型半導体領域１１２ａの不純物濃度が最も高い。Ｎ型半導体領域１１９の不純物濃度は、Ｎ型半導体領域１１２ａよりも高い。
【００８３】
画素ウェル１１２に含まれる複数のＮ型半導体領域うち、最も表面（配線部が配される面）に近い位置に配されたＮ型半導体領域１１２ａは、Ｐ型半導体領域１１０の直下に配される。すなわち、Ｐ型半導体領域１１０と画素ウェル１１２とがＰＮ接合を構成している。
【００８４】
本実施例に係る固体撮像装置は、Ｎ型半導体領域１１９が主たる不純物としてヒ素を最も多く含むので、感度が向上し、混色が低減される。また暗電流が低減され、ノイズの少ない画像を撮像できる。
【００８５】
本実施例に係る固体撮像装置は、Ｐ型半導体領域１１０が比較的不純物濃度が高いＮ型半導体領域１１２ａとＰＮ接合を構成している。このような構成によれば、Ｐ型半導体領域１１０の空乏層の広がりを抑制することができる。特に、飽和電荷量を向上させるためにＰ型半導体領域１１０の不純物濃度を高くしたときでも、Ｐ型半導体領域１１０直下のＮ型半導体領域１１２ａの不純物濃度を高くすることで、空乏層の広がりを抑制することができる。これによって、信号読出し時の駆動電圧を小さくすることができるため、消費電力を低減することができる。
【実施例６】
【００８６】
図８（ａ）は本発明に係る固体撮像装置のさらに別の実施形態における、断面概略図である。実施例１〜５と同様の機能を有する部分には、同一の符号を付し、詳細な説明は省略する。
【００８７】
本実施例は、Ｎ型半導体領域１１９とＰ型半導体領域１１０の間の領域に、Ｐ型半導体領域１１０に比べて低濃度のＰ型半導体領域８０１を有することを特徴としている。Ｐ型半導体領域８０１はイントリンジックに近い半導体領域であってもよい。Ｐ型半導体領域８０１として、Ｐ型のＰＤ形成基板１０１をそのまま使うことができる。本実施例において、Ｐ型半導体領域８０１が特許請求の範囲に記載の第２のＰ型半導体領域に相当する。
【００８８】
ＰＤ形成基板１０１の画素間には、Ｎ型半導体領域８０２が配される。Ｎ型半導体領域８０２の裏面側の端部は、Ｎ型半導体領域１１９と接していることが望ましい。
【００８９】
Ｎ型半導体領域８０２はホールに対するポテンシャル障壁となるため、隣接する２つの画素の光電変換部の間に配置されることで、画素分離部として機能する。したがって、Ｐ型半導体領域８０１中のホールが隣接する画素へ混入することを抑制する。
【００９０】
一部のＮ型半導体領域がウェルコンタクト領域１１５と接続されていても良い。この場合、Ｎ型半導体領域８０２を介してＮ型半導体領域１１９の電位を設定することができる。
【００９１】
固体撮像装置の動作として、ホール蓄積を開始する前にＰ型半導体領域１１０はバイアスが印加され、リセットされる。本実施例は、このときＰ型半導体領域８０１の大部分が空乏化、好ましくは完全空乏化するように構成されている。
【００９２】
Ｐ型半導体領域８０１に比べて、Ｎ型半導体領域１１９及びＮ型半導体領域８０２が十分に高濃度な場合、Ｐ型半導体領域に拡がる空乏層幅Ｗは次の式で表現される。
【００９３】
【数１】
0005546222.tif 000002
【００９４】
ここで、εＳｉはシリコンの誘電率、ｑは素電荷、ＮＡはＰ型半導体領域８０１の不純物濃度、φはＰ型半導体領域８０１と周囲のＮ型半導体領域との間のビルトインポテンシャル、Ｖはリセット電圧である。
【００９５】
空乏層幅Ｗが、Ｐ型半導体領域８０１の深さｄ１または幅ｄ２のいずれか小さい方ｄについて、次の条件を満たせば、Ｐ型半導体領域８０１は完全空乏化する。
【００９６】
【数２】
0005546222.tif 000003
【００９７】
具体的に、Ｐ型半導体領域８０１の深さ、及び幅が２μｍで、リセット電圧Ｖが−５Ｖの場合、Ｐ型半導体領域８０１の不純物濃度ＮＡが６．５Ｅ１５ｃｍ−３以下であれば、Ｐ型半導体領域８０１が完全空乏化する条件を満たす。
【００９８】
より簡単には、Ｐ型半導体領域８０１の深さまたは幅のいずれか小さい方がｎμｍの場合に、不純物濃度ＮＡが次の式を満たせば良い。
【００９９】
【数３】
0005546222.tif 000004
【０１００】
図８（ｂ）は、図５（ａ）のＡＢに沿った不純物のプロファイルを示している。図５（ｂ）の縦軸は不純物濃度で、横軸は表面からの深さである。
【０１０１】
本実施例においては、Ｎ型半導体領域１１９とＰ型半導体領域１１０の間に、Ｐ型半導体領域８０１が配されている。Ｐ型半導体領域８０１の不純物濃度は、他の半導体領域に比べて低く、基板の不純物濃度と同程度になっている。このため、Ｐ型半導体領域８０１は空乏化され、空乏層電界によってホールが速やかにＰ型半導体領域１１０へ移動する。
【０１０２】
Ｎ型半導体領域１１９は主たる不純物としてヒ素を含むため、裏面の近傍に急峻な不純物濃度ピークを持つ構成とすることができる。すなわち、裏面から浅い領域に、不純物濃度が高い半導体領域が配されている。このため、Ｐ型半導体領域８０１の空乏層が裏面近くまで広がり、多くの電荷をＰ型半導体領域１１０に集められる。一方で、空乏層が裏面側界面とつながることはないため、暗電流が低減される。
【０１０３】
本実施例の好適な製造プロセスについて、図面を用いて説明する。図９（ａ）に示すように、ＰＤ形成基板１０１として、シリコン基板にＰ型半導体領域をエピタキシャル成長させた基板を用いる。あるいはＰ型のシリコン基板を用いてもよい。
【０１０４】
次に図９（ｂ）に示すように、裏面側の浅い領域にＮ型半導体領域１１９を形成するためのイオン注入を行う。その後は、実施例１の図２（ｂ）〜（ｃ）のプロセスを行う。
【０１０５】
続いて、実施例１の図（ｄ）の工程を行う。この際に、図９（ｃ）に示されるように、Ｎ型半導体領域８０２を形成する。以後は、実施例１と同様の工程を行う。
【０１０６】
本実施例に係る固体撮像装置は、実施例１の効果に加えて以下の効果を有している。
【０１０７】
Ｐ型半導体領域８０１の空乏層が裏面側の界面付近まで広がる。このため、裏面側の界面付近で発生したホールも、空乏層電界によって効率的にＰ型半導体領域１１０に収集される。このような構成によれば、感度をより向上させることができる。
【０１０８】
本実施例に係る固体撮像装置は、Ｎ型半導体領域８０２が配された構成となっている。このような構成によれば、Ｐ型半導体領域８０１中にあるホールが隣接する画素に混入することが抑制される。したがって、混色がさらに低減される。
【０１０９】
画素分離部を有する構成は、本実施例に限らず実施例１〜５の固体撮像装置に適用することができる。
【実施例７】
【０１１０】
本発明に係る固体撮像装置を製造するための別の製造プロセスについて、図面を用いて説明する。本製造プロセスでは、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板に素子構造を形成する。ＳＯＩ層がＰＤ形成基板１０１として機能し、バルク基板がプロセス基板１０２として機能する。ＳＯＩ層とＢＯＸ（Ｂｕｒｉｅｄ  ＯＸｉｄｅ）層との界面が裏面であり、光入射面となる。
【０１１１】
まず、図１０（ａ）に示すように、ＳＯＩ層とＢＯＸ層との界面付近に、Ｎ型半導体領域１１９を形成するためのヒ素イオン注入を行う。このときの注入エネルギー条件は、不純物濃度のピーク深さＲｐが、ＳＯＩ層表面、及びＳＯＩ層とＢＯＸ層との界面から、それぞれ３ΔＲｐ以上離れた位置になる条件が望ましい。ΔＲｐは不純物濃度の深さ方向の標準偏差であり、不純物濃度のピーク深さＲｐからの分散を示す。例えばＢＯＸ層との界面から３ΔＲｐより近い位置に不純物濃度のピークがあると、ＢＯＸ層に多数の不純物が取り込まれ、不純物濃度にばらつきが生じる。前述の条件によって、プロセスばらつきが小さくなり、不純物濃度を安定化することができる。
【０１１２】
続いて図１０（ｂ）に示すように、ＳＯＩ層上にエピタキシャル成長によりシリコン膜を形成しＳＯＩ層を厚くする。これにより、低エネルギーのイオン注入でも表面から深い場所にＮ型半導体領域１１９を形成することが可能になる。一般にイオン注入エネルギーが小さいほうがΔＲｐが小さくなるため、急峻な濃度勾配を有する不純物分布を得やすい。また、より深い画素構造とすることで、特に長波長光の感度が向上する。
【０１１３】
図面では全面にヒ素のイオン注入をしているが、実施例１の図２（ａ）のように、マスクを用いて画素領域１０８のみにイオン注入してもよい。
【０１１４】
本製造プロセスにおいて、ＳＯＩ層はＮ型の半導体領域である。前述の各実施例のように、画素ウェル１１２を形成するため、リンのイオン注入を行ってもよいし、ＳＯＩ層がＰ型の半導体領域であってもよい。
【０１１５】
次に図１０（ｃ）に示すように、ＳＯＩ層に画素領域１０８及び周辺回路領域１０９に配される各半導体領域、配線部１０４を形成する。ここでは周知の手法を用いることができる。その後、配線部１０４のＰＤ形成基板１０１とは反対の側に支持基板１０３を貼り合わせる。
【０１１６】
最後にプロセス基板１０２として機能しているバルク基板をＢＯＸ層のところから除去し、裏面側に必要に応じて保護膜１０６と光学機能部１０７とを形成する。
【実施例８】
【０１１７】
本発明に係る固体撮像装置を製造するための、また別の製造プロセスについて、図面を用いて説明する。
【０１１８】
本製造プロセスでは、ＰＤ形成基板１０１としてＰ型のシリコン基板を用いる。図１１（ａ）に示すように、剥離層１２０、画素領域１０８及び周辺回路領域１０９に配される各半導体領域、配線部１０４を形成する。ここでは周知の手法を用いることができる。図２に示される製造プロセスとは、Ｎ型半導体領域１１９を形成するためのヒ素イオン注入を、この段階では行わない点で相違する。
【０１１９】
次に、図１１（ｂ）に示すように、支持基板１０３を貼り合わせ、ＰＤ形成基板１０１の裏面側を剥離層１２０のところから剥離する。
【０１２０】
続いて、図１１（ｃ）に示されるように、ＰＤ形成基板１０１の裏面近傍にＮ型半導体領域１１９を形成する。例えば、裏面側からヒ素のイオン注入を行い、レーザースパイクアニールによって活性化を行うことで、Ｎ型半導体領域１１９を形成することができる。配線部や接着剤が付着している場合、イオン注入が困難な場合がある。このような場合には、例えばプラズマドーピング法で不純物注入を行えばよい。
【０１２１】
最後に、裏面側に必要に応じて保護膜１０６と光学機能部１０７とを形成する。
【実施例９】
【０１２２】
本発明の固体撮像装置をカメラシステムに適用した場合の一実施例について詳述する。撮像システムとして、デジタルスチルカメラやデジタルカムコーダーなどがあげられる。図１２に、撮像システムの例としてデジタルスチルカメラに光電変換装置を適用した場合のブロック図を示す。
【０１２３】
図１２において、１はレンズの保護のためのバリア、２は被写体の光学像を固体撮像装置４に結像させるレンズ、３はレンズ２を通った光量を可変するための絞りである。４は上述の各実施例で説明した固体撮像装置であって、レンズ２により結像された光学像を画像データとして変換する。ここで、固体撮像装置４の基板にはＡＤ変換器が形成されているものとする。７は固体撮像装置４より出力された撮像データに各種の補正やデータを圧縮する信号処理部である。そして、図１２において、８は固体撮像装置４および信号処理部７に、各種タイミング信号を出力するタイミング発生部、９は各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部である。１０は画像データを一時的に記憶する為のメモリ部、１１は記録媒体に記録または読み出しを行うためのインターフェース部、１２は撮像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体である。そして、１３は外部コンピュータ等と通信する為のインターフェース部である。ここで、タイミング信号などは撮像システムの外部から入力されてもよく、撮像システムは少なくとも固体撮像装置４と、固体撮像装置から出力された撮像信号を処理する信号処理部７とを有すればよい。
【０１２４】
本実施例では、固体撮像装置４とＡＤ変換器とが同一基板に形成されている構成を説明したが、固体撮像装置４とＡＤ変換器とが別の基板に設けられている場合であってもよい。また、固体撮像装置４と信号処理部７とが同一の基板上に形成されていてもよい。
【０１２５】
以上のように、本発明に係る固体撮像装置をカメラシステムに適用することが可能である。本発明に係る固体撮像装置をカメラシステムに適用することにより、高感度で画像を撮影することが可能となる。
【符号の説明】
【０１２６】
１０１  ＰＤ形成基板
１０２  プロセス基板
１０３  支持基板
１０４  配線部
１０５  絶縁膜
１０６  保護膜
１０７  光学機能部
１０８  画素領域
１０９  周辺回路領域
１１０  蓄積領域
１１１  高濃度Ｎ型半導体領域
１１２  画素ウェル
１１３  フローティングディフュージョン
１１４  転送ゲート電極
１１５  ウェルコンタクト領域
１１６  周辺回路ウェル
１１７  層間絶縁膜
１１８  配線
１１９  Ｎ型半導体領域
１２０  剥離層
【図１】
0005546222.tif 000005
【図２】
0005546222.tif 000006
【図３】
0005546222.tif 000007
【図４】
0005546222.tif 000008
【図５】
0005546222.tif 000009
【図６】
0005546222.tif 000010
【図７】
0005546222.tif 000011
【図８】
0005546222.tif 000012
【図９】
0005546222.tif 000013
【図１０】
0005546222.tif 000014
【図１１】
0005546222.tif 000015
【図１２】
0005546222.tif 000016