(57)【特許請求の範囲】
【請求項１】
ノイズ耐性評価装置において実施される、半導体集積回路のノイズに対する耐性を評価する半導体集積回路のノイズ耐性評価方法であって、
回路ネットリスト作成部が、前記半導体集積回路の回路図から、回路ネットリストを作成する第１のステップと、
置換回路ネットリスト作成部が、前記回路ネットリストにある能動素子を高周波的に等価な受動素子回路に置き換えて、置換回路ネットリストを作成する第２のステップと、
制御ノード抽出部が、前記置換回路ネットリストから、前記置き換え前のトランジスタの制御端子に該当する制御ノードを抽出する第３のステップと、
ノイズ注入ノード設定部が、前記置換回路ネットリストから所定のノードを選択して、ノイズ注入ノードを設定する第４のステップと、
ノイズ周波数設定部が、所定周波数のノイズを設定し、経路インピーダンス計算部が、前記置換回路ネットリストにおいて、互いに異なる前記制御ノードと前記ノイズ注入ノード間の経路のインピーダンスを計算する第５のステップと、
インピーダンスリスト作成部が、前記制御ノード、前記ノイズ注入ノードおよび前記経路の各組み合わせにおける前記インピーダンスのリストを作成する第６のステップと、
ノイズ耐性判定部が、前記リストにおける前記インピーダンスの最小値から、前記半導体集積回路のノイズ耐性を判定する第７のステップとを有してなることを特徴とする半導体集積回路のノイズ耐性評価方法。
【請求項２】
寄生素子抽出部が、前記半導体集積回路のレイアウト図から得られるレイアウト情報を基にして、寄生素子を抽出する第８のステップをさらに有し、
前記第１のステップにおいて、前記回路ネットリスト作成部は、前記寄生素子を含めた回路ネットリストを作成することを特徴とする請求項１に記載の半導体集積回路のノイズ耐性評価方法。
【請求項３】
前記第３のステップにおいて、前記制御ノード抽出部は、前記置換回路ネットリストから、全ての制御ノードを抽出することを特徴とする請求項１または２に記載の半導体集積回路のノイズ耐性評価方法。
【請求項４】
前記第３のステップにおいて、前記制御ノード抽出部は、前記置換回路ネットリストから、所定の制御ノードを選択して抽出することを特徴とする請求項１または２に記載の半導体集積回路のノイズ耐性評価方法。
【請求項５】
前記第４のステップにおいて、前記ノイズ注入ノード設定部は、前記置換回路ネットリストから全てのノードを選択して、ノイズ注入ノードを設定することを特徴とする請求項１乃至４のいずれか一項に記載の半導体集積回路のノイズ耐性評価方法。
【請求項６】
前記第４のステップにおいて、前記ノイズ注入ノード設定部は、前記置換回路ネットリストから外部端子のノードを選択して、ノイズ注入ノードを設定することを特徴とする請求項１乃至４のいずれか一項に記載の半導体集積回路のノイズ耐性評価方法。
【請求項７】
前記第５のステップにおいて、前記経路インピーダンス計算部は、前記制御ノードとノイズ注入ノード間のネット経路の合成インピーダンスを計算し、
前記第６のステップにおいて、前記インピーダンスリスト作成部は、前記制御ノードおよび前記ノイズ注入ノードの各組み合わせにおける前記合成インピーダンスのリストを作成することを特徴とする請求項１乃至６のいずれか一項に記載の半導体集積回路のノイズ耐性評価方法。
【請求項８】
前記経路インピーダンス計算部は、回路シミュレータを有し、
当該回路シミュレータが、前記制御ノードとノイズ注入ノードに所定の交流電位差もしくは交流電流を与え、該制御ノードとノイズ注入ノード間に流れる全電流もしくは該ノード間の電位差から前記合成インピーダンスを計算することを特徴とする請求項７に記載の半導体集積回路のノイズ耐性評価方法。
【請求項９】
前記経路インピーダンス計算部は、ハードウェア記述言語を用いて、前記制御ノードとノイズ注入ノードに所定の交流電位差もしくは交流電流を与え、該制御ノードとノイズ注入ノード間に流れる全電流もしくは該ノード間の電位差から前記合成インピーダンスを計算することを特徴とする請求項７に記載の半導体集積回路のノイズ耐性評価方法。
【請求項１０】
前記第５のステップにおいて、前記経路インピーダンス計算部は、前記制御ノードとノイズ注入ノード間のライン経路のインピーダンスを計算し、
前記第６のステップにおいて、前記インピーダンスリスト作成部は、前記制御ノード、前記ノイズ注入ノードおよび前記ライン経路の各組み合わせにおける前記インピーダンスのリストを作成することを特徴とする請求項１乃至６のいずれか一項に記載の半導体集積回路のノイズ耐性評価方法。
【請求項１１】
前記置換回路ネットリスト作成部は、前記置換回路ネットリストの接地（ＧＮＤ）ノードおよび電源ノードを、交流的に０電位に設定されたＡＣ接地ノードとすることを特徴とする請求項１乃至１０のいずれか一項に記載の半導体集積回路のノイズ耐性評価方法。
【請求項１２】
前記半導体集積回路が、一つの半導体チップに形成されている全体回路であることを特徴とする請求項１乃至１１のいずれか一項に記載の半導体集積回路のノイズ耐性評価方法。
【請求項１３】
前記半導体集積回路が、一つの半導体チップに形成されている全体回路の構成要素である、回路ブロックであることを特徴とする請求項１乃至１１のいずれか一項に記載の半導体集積回路のノイズ耐性評価方法。
【請求項１４】
インピーダンスの周波数依存性の評価のため、前記第５のステップにおいて、前記ノイズ周波数設定部は、設定するノイズの周波数を所定の周波数範囲で変化させ、前記経路インピーダンス計算部は、前記制御ノードとノイズ注入ノード間の経路のインピーダンスを計算することを特徴とする請求項１乃至１３のいずれか一項に記載の半導体集積回路のノイズ耐性評価方法。
【請求項１５】
前記第７のステップにおいてノイズ耐性無しと判定された前記制御ノードと前記ノイズ注入ノードの組み合わせについて、
ノイズ対策回路作成部が、前記制御ノードと交流的に０電位に設定されたＡＣ接地ノード間に、所定のインピーダンスのノイズ対策素子を挿入することを特徴とする請求項１４に記載の半導体集積回路のノイズ耐性評価方法。
【請求項１６】
前記第７のステップにおいてノイズ耐性無しと判定された前記制御ノードと前記ノイズ注入ノードの組み合わせについて、前記経路のインピーダンスが周波数に反比例する容量性である場合、
前記ノイズ対策回路作成部は、前記置き換え前のトランジスタについて、前記制御ノードと前記ＡＣ接地ノード間の対地インピーダンスを計算し、
前記ノイズ対策素子として、前記対地インピーダンスの最小値より小さなインピーダンスの容量を、前記制御ノードと前記ＡＣ接地ノードの間に挿入することを特徴とする請求項１５に記載の半導体集積回路のノイズ耐性評価方法。
【請求項１７】
前記置き換え前のトランジスタについて計算する対地インピーダンスが、前記置き換え後における前記制御ノードとＡＣ接地ノード間のネット経路の合成インピーダンスであることを特徴とする請求項１６に記載の半導体集積回路のノイズ耐性評価方法。
【請求項１８】
前記第７のステップにおいてノイズ耐性無しと判定された前記制御ノードと前記ノイズ注入ノードの組み合わせについて、前記経路のインピーダンスが周波数に依存しない抵抗性、または周波数に比例して増大する誘導性である場合、
前記ノイズ対策回路作成部は、前記ノイズ対策素子として、抵抗およびインダクタンスの少なくとも一方を前記制御ノードの前段に直列に挿入すると共に、容量を前記制御ノードと前記ＡＣ接地ノード間に挿入し、前記抵抗およびインダクタンスの少なくとも一方と前記容量とで、ローパスフィルタを構成することを特徴とする請求項１５に記載の半導体集積回路のノイズ耐性評価方法。
【請求項１９】
半導体集積回路のノイズ耐性評価装置であって、
前記半導体集積回路の回路図から得られる回路情報を基にして、回路ネットリストを作成する回路ネットリスト作成部と、
能動素子から受動素子回路への置換情報を基にして、前記回路ネットリストにある能動素子を高周波的に等価な受動素子回路に置き換えて、置換回路ネットリストを作成する置換回路ネットリスト作成部と、
前記置換回路ネットリストから、前記置き換え前のトランジスタの制御端子に該当する制御ノードを抽出する制御ノード抽出部と、
前記置換回路ネットリストから所定のノードを選択して、ノイズ注入ノードを設定するノイズ注入ノード設定部と、
所定周波数のノイズを設定するノイズ周波数設定部と、
前記置換回路ネットリストにおいて、互いに異なる前記制御ノードと前記ノイズ注入ノード間の経路のインピーダンスを計算する経路インピーダンス計算部と、
前記制御ノード、前記ノイズ注入ノードおよび前記経路の各組み合わせにおける前記インピーダンスのリストを作成するインピーダンスリスト作成部と、
前記リストにおける前記インピーダンスの最小値から、前記半導体集積回路のノイズ耐性を判定するノイズ耐性判定部とを有してなることを特徴とする半導体集積回路のノイズ耐性評価装置。
【請求項２０】
前記半導体集積回路のレイアウト図から得られるレイアウト情報を基にして、該レイアウト情報から寄生素子を抽出する寄生素子抽出部を有してなり、
前記回路ネットリスト作成部において、前記寄生素子を含めた前記回路ネットリストを作成することを特徴とする請求項１９に記載の半導体集積回路のノイズ耐性評価装置。
【請求項２１】
前記ノイズ耐性判定部においてノイズ耐性無しと判定された前記制御ノードと前記ノイズ注入ノードの組み合わせについて、
ノイズ対策回路制約情報を基にして、前記制御ノードと交流的に０電位に設定されたＡＣ接地ノード間に、所定のインピーダンスのノイズ対策素子を挿入するノイズ対策回路作成部を有してなることを特徴とする請求項１９または２０に記載の半導体集積回路のノイズ耐性評価装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のノイズ耐性評価方法およびそれを実施するノイズ耐性評価装置に関する。
【背景技術】
【０００２】
半導体集積回路のノイズ耐性評価方法が、例えば、特開２００２−２７０６９５号公報（特許文献１）と特開２００７−７３８３８号公報（特許文献２）に開示されている。
【０００３】
図２９は、従来のノイズ耐性評価方法９０の概略を示したフロー図である。
【０００４】
図２９に示すノイズ耐性評価方法９０では、ステップＳ１で設計した半導体集積回路の回路図から、ステップＳ１１において、該半導体集積回路を構成している各素子の接続情報を記載した回路ネットリストを作成する。次に、ステップＳ１１で作成した回路ネットリストを元にして、ステップＳ２において、回路シミュレータ（ＳＰＩＣＥ）によるノイズ耐性についての回路シミュレーションを実施する。次に、ステップＳ３において、ステップＳ２で得られた回路シミュレーション結果から、ステップＳ１で設計した半導体集積回路のノイズ耐性を判定する。ノイズ耐性が不十分の場合（ＮＯ）には、ステップＳ１に戻って回路図を修正し、ステップＳ１１，Ｓ２，Ｓ３の各ステップを繰り返す。そして、ステップＳ３においてノイズ耐性が十分となった段階（ＹＥＳ）で初めてステップＳ４に進み、半導体集積回路のノイズ耐性評価を終了する。
【０００５】
図３０は、図２９のノイズ耐性評価方法９０をより精密にしたもので、従来のノイズ耐性評価方法９１の概略を示したフロー図である。尚、図３０に示すノイズ耐性評価方法９１のフロー図において、図２９に示したノイズ耐性評価方法９０のフロー図と同様のステップについては、同じ符号を付した。
【０００６】
図３０のノイズ耐性評価方法９１は、図２９のノイズ耐性評価方法９０に半導体集積回路を構成する各素子のレイアウト情報を組み込んで、半導体集積回路のより精密なノイズ耐性評価方法としたものである。すなわち、図３０のノイズ耐性評価方法９１では、図２９のフロー図に対して、ステップＳ１ａで示した半導体集積回路を構成する各素子のレイアウト図の作成と寄生素子を抽出するステップが、ステップＳ１の後に付加されている。従って、図３０のフロー図のステップＳ１１で作成する回路ネットリストには、半導体集積回路を構成している各素子の接続情報が記載されるだけでなく、各素子のレイアウトに起因して発生する各寄生素子の接続情報も付加して記載される。次に、上記ステップＳ１１で作成した回路ネットリストを元にして、ステップＳ２の回路シミュレータ（ＳＰＩＣＥ）によるノイズ耐性についての回路シミュレーションを実施する。図３０のステップＳ３におけるノイズ耐性判定では、ノイズ耐性が不十分の場合（ＮＯ）、ステップＳ１ａに戻ってレイアウト図を修正し、あるいはステップＳ１まで戻ってから回路図およびレイアウト図を修正して、ステップＳ１１，Ｓ２，Ｓ３の各ステップを繰り返すこととなる。そして、ステップＳ３においてノイズ耐性が十分となった段階（ＹＥＳ）で初めてステップＳ４に進み、レイアウト情報を組み込んだ半導体集積回路のより精密なノイズ耐性評価を終了する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−２７０６９５号公報
【特許文献２】特開２００７−７３８３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
設計した半導体集積回路について外来ノイズに対する耐性（誤動作発生の可能性）を評価するためには、従来から、図２９および図３０のステップＳ２，Ｓ３に示したように、回路シミュレータ（ＳＰＩＣＥ）によるノイズ耐性についての回路シミュレーションが実施されてきている。
【０００９】
しかしながら、半導体集積回路が大規模なＬＳＩとなるに従い、一つのチップに多数の回路ブロックが構成され、チップに搭載される各素子の数が著しく増大している。このため、図２９のステップＳ１１における回路ネットリストには、トランジスタ、抵抗、容量などの各素子モデルが多量に含まれて、大規模なネットリストになる。それに加えて、図３０のステップＳ１１における回路ネットリストでは、レイアウト情報から抽出した高周波信号の伝播経路となる寄生抵抗、寄生容量、寄生インダクタンス等の寄生素子が付加されることになり、さらに大規模なネットリスト情報となってしまう。加えて、図２９および図３０に示したステップＳ２のノイズ耐性についての回路シミュレーションには、機能動作させる入力信号とは別に、外来ノイズに相当する数ｋＨｚ〜数ＧＨｚの広い周波数レンジの信号を入力させる必要がある。例えば、近年の事例では、数十ＭＨｚからＧＨｚ程度での回路誤動作が報告されている。各回路ブロックのノイズ耐性の評価には、外来ノイズの周期や各回路ブロックの応答性の時定数に対して十分長い時間の解析が必要であり、外来ノイズが高周波になるほど単位時間当たりの回路シミュレーションの解析ポイント数が増えることで、長い解析時間が必要になる。また、ステップＳ２の回路シミュレーションで用いる外来ノイズのパラメータとしては、周波数だけでなく、ノイズの振幅、ノイズの入力ノード（端子）なども考慮する必要がある。
【００１０】
以上のような状況から、図２９および図３０のステップＳ２，Ｓ３に示した従来の回路シミュレータ（ＳＰＩＣＥ）によるノイズ耐性評価方法９０，９１は、大規模な半導体集積回路のノイズ耐性の解析に適用しても収束しない場合が多く、また収束したとしても解析時間が膨大になり、現実的でなくなっていきている。
【００１１】
本発明は、上記実情に鑑みてなされたもので、従来の回路シミュレーションに代わる新規なノイズ耐性評価方法およびそれを実施するノイズ耐性評価装置であって、大規模な半導体集積回路であっても実質的なノイズ耐性評価が短時間で可能な半導体集積回路のノイズ耐性評価方法およびノイズ耐性評価装置を提供することを目的としている。
【課題を解決するための手段】
【００１２】
請求項１に記載の発明は、ノイズ耐性評価装置において実施される、半導体集積回路のノイズに対する耐性を評価する半導体集積回路のノイズ耐性評価方法であって、
回路ネットリスト作成部が、前記半導体集積回路の回路図から、回路ネットリストを作成する第１のステップと、
置換回路ネットリスト作成部が、前記回路ネットリストにある能動素子を高周波的に等価な受動素子回路に置き換えて、置換回路ネットリストを作成する第２のステップと、
制御ノード抽出部が、前記置換回路ネットリストから、前記置き換え前のトランジスタの制御端子に該当する制御ノードを抽出する第３のステップと、
ノイズ注入ノード設定部が、前記置換回路ネットリストから所定のノードを選択して、ノイズ注入ノードを設定する第４のステップと、
ノイズ周波数設定部が、所定周波数のノイズを設定し、経路インピーダンス計算部が、前記置換回路ネットリストにおいて、互いに異なる前記制御ノードと前記ノイズ注入ノード間の経路のインピーダンスを計算する第５のステップと、
インピーダンスリスト作成部が、前記制御ノード、前記ノイズ注入ノードおよび前記経路の各組み合わせにおける前記インピーダンスのリストを作成する第６のステップと、
ノイズ耐性判定部が、前記リストにおける前記インピーダンスの最小値から、前記半導体集積回路のノイズ耐性を判定する第７のステップとを有してなることを特徴としている。
【００１３】
上記半導体集積回路のノイズ耐性評価方法は、従来の回路シミュレーションに代わる新規なノイズ耐性評価方法である。上記ノイズ耐性評価方法では、ノイズの伝播経路と該経路のインピーダンスを解析することにより、回路シミュレータ（ＳＰＩＣＥ）を基本的に用いることなく、半導体集積回路を構成している各トランジスタのノイズによる誤動作発生の可能性を短時間で簡便に評価することができる。上記ノイズ耐性評価方法において、第１のステップ〜第７のステップで行う各処理を、以下詳細に説明する。
【００１４】
上記ノイズ耐性評価方法における第１のステップは、半導体集積回路の回路図から、回路ネットリストを作成するステップである。回路ネットリストは、評価対象とする半導体集積回路の回路トポロジー情報、すなわち該半導体集積回路を構成している各デバイス間の接続情報を記述したものである。上記第１のステップにおける回路ネットリストの作成は、シミュレーションを行う場合の基本的なステップであり、例えば従来の回路シミュレータ（ＳＰＩＣＥ）を用いたノイズ耐性評価方法でも最初に行うステップである。
【００１５】
次に、上記ノイズ耐性評価方法における第２のステップでは、第１のステップで作成した回路ネットリストにある能動素子を高周波的に等価な受動素子回路に置き換えて、置換回路ネットリストを作成する。従って、当該置換回路ネットリストでは、評価対象とする半導体集積回路が、全て受動素子からなる受動素子集積回路として記述され、それら全ての受動素子の接続情報が記述される。
【００１６】
次に、上記ノイズ耐性評価方法における第３のステップでは、第２のステップで作成した置換回路ネットリストから、前記置き換え前のトランジスタの制御端子に該当する制御ノードを抽出する。尚、上記したトランジスタの制御端子は、バイポーラトランジスタであればベース端子であり、ＭＯＳトランジスタであればゲート端子である。第３のステップにおける制御ノードの抽出は、置換回路ネットリストにある全ての制御ノードを抽出してもよいし、例えば高増幅率や微少電流、微少電圧を扱うような誤動作が発生し易いと思われる一部の制御ノードを抽出するようにしてもよい。
【００１７】
また、上記ノイズ耐性評価方法における第４のステップでは、第２のステップで作成した置換回路ネットリストから所定のノードを選択して、ノイズ注入ノードを設定する。第４のステップにおいて、例えば外部端子に該当するノードだけにノイズ注入ノードを設定すれば、外来ノイズに対する当該半導体集積回路のノイズ耐性を評価することになる。一方、例えば発振回路、クロック発生回路などのノイズが発生し易いと思われる置き換え前のトランジスタに該当する一部のノードだけにノイズ注入ノードを設定すれば、内部ノイズに対する当該半導体集積回路のノイズ耐性を評価することになる。尚、言うまでもなく、置換回路ネットリストにある全てのノードに対してノイズ注入ノードを設定するようにしてもよい。
【００１８】
次に、上記ノイズ耐性評価方法における第５のステップで、所定周波数のノイズを設定し、第２のステップで作成した置換回路ネットリストにおいて、互いに異なる前記制御ノードと前記ノイズ注入ノード間の経路のインピーダンスを計算する。そして、第６のステップで、制御ノード、ノイズ注入ノードおよび経路の各組み合わせにおける上記インピーダンスの計算結果を集積して、インピーダンスのリストを作成する。
【００１９】
上記第５のステップにおけるインピーダンスの計算は、互いに異なる制御ノードとノイズ注入ノードに対して、後述するように、ライン経路毎にインピーダンスを計算してもよいし、ネット経路の合成インピーダンスとして計算するようにしてもよい。
【００２０】
最後に、上記ノイズ耐性評価方法における第７のステップで、上記リストにおけるインピーダンスの最小値から、当該半導体集積回路のノイズ耐性を判定する。すなわち、上記リストにおけるインピーダンスの最小値が所定の基準値より小さい場合には、ノイズ耐性無しと判定して、上記第１のステップまで戻り、当該半導体集積回路の回路図を修正する。そして、修正した回路図について、上記した第１のステップ〜第７のステップを繰り返し、ノイズ耐性評価を継続する。そして、最終的に、第６のステップで作成したリストにおけるインピーダンスの最小値が第７のステップで所定の基準値より大きくなった場合に、ノイズ耐性有りと判定して、当該半導体集積回路のノイズ耐性評価を終了する。
【００２１】
以上のように、上記した半導体集積回路のノイズ耐性評価方法は、ノイズの伝播経路と該経路のインピーダンスを解析することにより半導体集積回路のノイズ耐性を評価するもので、従来のノイズ耐性評価方法のように、回路シミュレータ（ＳＰＩＣＥ）による回路シミュレーションを実施するものではない。このため、従来の回路シミュレーションによるノイズ耐性評価方法のように大規模な解析を実施する必要がなく、限られた設計期間のなかで、効率的にノイズ耐性を評価することが可能である。
【００２２】
以上のようにして、上記半導体集積回路のノイズ耐性評価方法は、従来の回路シミュレーションに代わる新規なノイズ耐性評価方法であって、大規模な半導体集積回路であっても実質的なノイズ耐性評価が短時間で可能な半導体集積回路のノイズ耐性評価方法とすることができる。
【００２３】
上記半導体集積回路のノイズ耐性評価方法は、短時間でノイズ耐性についての評価が可能であることから、請求項２に記載のように、寄生素子抽出部が、前記半導体集積回路のレイアウト図から得られるレイアウト情報を基にして、寄生素子を抽出する第８のステップをさらに有し、前記第１のステップにおいて、前記回路ネットリスト作成部は、前記寄生素子を含めた回路ネットリストを作成することが好ましい。
【００２４】
これによって、寄生素子を含めた高周波信号（ノイズ）の伝播経路についてのノイズ耐性評価を実施することとなり、該半導体集積回路のノイズ耐性をより正確に評価することができる。
【００２５】
上記半導体集積回路のノイズ耐性評価方法においては、例えば請求項３に記載のように、前記第３のステップにおいて、前記制御ノード抽出部は、前記置換回路ネットリストから、全ての制御ノードを抽出して、該半導体集積回路に存在する全てのトランジスタについてのノイズ耐性を評価することができる。
【００２６】
また、請求項４に記載のように、前記第３のステップにおいて、前記制御ノード抽出部は、前記置換回路ネットリストから、所定の制御ノードを選択して抽出しても良い。例えば、半導体集積回路に存在するトランジスタの中で、増幅率が高くて誤動作が発生し易いと考えられるトランジスタを選択してノイズ耐性を評価するようにしてもよい。
【００２７】
上記半導体集積回路のノイズ耐性評価方法においては、請求項５に記載のように、前記第４のステップにおいて、前記ノイズ注入ノード設定部は、前記置換回路ネットリストから全てのノードを選択して、ノイズ注入ノードを設定することができる。これによれば、該半導体集積回路の外部端子から伝播する外来ノイズおよび該半導体集積回路にある特定のトランジスタが発生する内部ノイズの両者について、ノイズ耐性を評価することが可能である。
【００２８】
また、内部ノイズによる誤動作発生の可能性はないと考えられる場合には、請求項６に記載のように、前記第４のステップにおいて、前記ノイズ注入ノード設定部は、前記置換回路ネットリストから外部端子のノードを選択して、ノイズ注入ノードを設定するようにしてもよい。これによれば、該半導体集積回路の外部端子から伝播する外来ノイズだけについて、ノイズ耐性を評価することができる。
【００２９】
上記半導体集積回路のノイズ耐性評価方法においては、請求項７に記載のように、前記第５のステップにおいて、前記経路インピーダンス計算部は、前記制御ノードとノイズ注入ノード間のネット経路の合成インピーダンスを計算し、前記第６のステップにおいて、前記インピーダンスリスト作成部は、前記制御ノードおよび前記ノイズ注入ノードの各組み合わせにおける前記合成インピーダンスのリストを作成することが好ましい。
【００３０】
これによれば、後述する請求項１０に記載の制御ノードとノイズ注入ノード間のライン経路のインピーダンスを計算する方法に較べて、実際には制御ノードとノイズ注入ノード間のネット経路において各ライン経路に分散して伝播するノイズを、より忠実に反映する。このため、より正確なノイズ耐性評価が可能である。
【００３１】
この場合、請求項８に記載のように、前記経路インピーダンス計算部は、回路シミュレータを有し、当該回路シミュレータが、前記制御ノードとノイズ注入ノードに所定の交流電位差もしくは交流電流を与え、該制御ノードとノイズ注入ノード間に流れる全電流もしくは該ノード間の電位差から前記合成インピーダンスを計算するようにしても良い。これにより、前記合成インピーダンスのリストの作成が容易である。
【００３２】
また、請求項９に記載のように、前記経路インピーダンス計算部は、ハードウェア記述言語を用いて、前記制御ノードとノイズ注入ノードに所定の交流電位差もしくは交流電流を与え、該制御ノードとノイズ注入ノード間に流れる全電流もしくは該ノード間の電位差から前記合成インピーダンスを計算することも可能である。
【００３３】
請求項８に記載の回路シミュレータを用いる方法では、一つのノイズの伝播経路に対して、ノイズの伝播方向を識別して取り扱うことができない。このため、回路シミュレータを用いる方法では、第２のステップにおいて例えばダイオードを受動素子に置き換える場合に、順方向のノイズ伝播と逆方向のノイズ伝播のいずれかを選択して置き換える必要がある。これに対して、請求項９に記載のハードウェア記述言語を用いる方法では、一つのノイズの伝播経路に対して、ノイズの伝播方向を識別して取り扱うことが可能である。このため、請求項９に記載のハードウェア記述言語を用いる方法は、請求項８に記載の回路シミュレータを用いる方法に較べて、より正確なノイズ耐性評価が可能である。
【００３４】
一方、制御ノードとノイズ注入ノード間のネット経路において、ノイズが伝播し易いライン経路やノイズが伝播し難いライン経路をある程度特定できる場合には、請求項１０に記載のように、前記第５のステップにおいて、前記経路インピーダンス計算部は、前記制御ノードとノイズ注入ノード間のライン経路のインピーダンスを計算し、前記第６のステップにおいて、前記インピーダンスリスト作成部は、前記制御ノード、前記ノイズ注入ノードおよび前記ライン経路の各組み合わせにおける前記インピーダンスのリストを作成するようにしてもよい。
【００３５】
また、上記半導体集積回路のノイズ耐性評価方法においては、請求項１１に記載のように、前記置換回路ネットリスト作成部は、前記置換回路ネットリストの接地（ＧＮＤ）ノードおよび電源ノードを、交流的に０電位に設定されたＡＣ接地ノードとしてもよい。
【００３６】
上記したＧＮＤノードおよび電源ノードは、例えばＩＣ端子のＧＮＤ端子や電源端子で、これらのＩＣ端子がＩＣの外部で低インピーダンスとなっている場合に、交流的に０電位に設定可能なＡＣ接地ノードとすることができる。上記ＡＣ接地ノードは、ＧＮＤノードと電源ノードに限らず、次のようなノードであってもよい。例えば、ＩＣ内の各回路ブロックにおけるＧＮＤ端子と電源端子で、これらが
そのままＩＣ端子を介してＩＣの外に接続され、これらのＩＣ端子がＩＣの外部で低インピーダンスとなっている場合である。また、外部に大容量コンデンサ（数μＦ以上）が付加されるその他のＩＣ端子や各回路ブロックの端子を、あるいはシリコン（Ｓｉ）基板が確実に接地（ＧＮＤ）されている場合にはＳｉ基板ノードを、ＡＣ接地ノードとしてもよい。尚、上記した各ノードは、個別にＡＣ接地ノードとすることもできるし、全てのノードをＡＣ接地ノードとすることもできる。
【００３７】
上記のようにＡＣ接地ノードを設定することで、評価するノイズの伝播経路の数を削減できるため、第５のステップにおけるインピーダンスの計算が容易になる。
【００３８】
また、上記半導体集積回路のノイズ耐性評価方法においては、請求項１２に記載のように、前記半導体集積回路が、一つの半導体チップに形成されている全体回路であってもよいし、請求項１３に記載のように、前記半導体集積回路が、一つの半導体チップに形成されている全体回路の構成要素である、回路ブロックであってもよい。
【００３９】
上記半導体集積回路のノイズ耐性評価方法においては、請求項１４に記載のように、  インピーダンスの周波数依存性の評価のため、前記第５のステップにおいて、前記ノイズ周波数設定部は、設定するノイズの周波数を所定の周波数範囲で変化させ、前記経路インピーダンス計算部は、前記制御ノードとノイズ注入ノード間の経路のインピーダンスを計算することが好ましい。
【００４０】
これによれば、一点のノイズ周波数だけでノイズ耐性を評価する場合に較べて、より確実なノイズ耐性の評価が可能となる。
【００４１】
また、上記のように制御ノードとノイズ注入ノード間の各インピーダンスの周波数依存性を評価することで、ノイズの各伝播経路が、容量性、抵抗性、あるいは誘導性のいずれであるかを判別することができる。すなわち、伝播経路のインピーダンスがノイズ周波数に反比例する場合、容量性であり、伝播経路のインピーダンスがノイズ周波数に依存しない場合、抵抗性であり、伝播経路のインピーダンスがノイズ周波数に比例する場合、誘導性である。ノイズの伝播経路が容量性、抵抗性、あるいは誘導性のいずれであるかを判別することで、次に示す伝播経路の特性に合致した適切かつ確実なノイズ対策を実施することが可能となる。
【００４２】
例えば、上記半導体集積回路のノイズ耐性評価方法においては、請求項１５に記載のように、前記第７のステップにおいてノイズ耐性無しと判定された前記制御ノードと前記ノイズ注入ノードの組み合わせについて、ノイズ対策回路作成部が、前記制御ノードと交流的に０電位に設定されたＡＣ接地ノード間に、所定のインピーダンスのノイズ対策素子を挿入するようにしてもよい。
【００４３】
この場合、請求項１６に記載のように、前記第７のステップにおいてノイズ耐性無しと判定された前記制御ノードと前記ノイズ注入ノードの組み合わせについて、前記経路のインピーダンスが周波数に反比例する容量性である場合には、前記ノイズ対策回路作成部は、前記置き換え前のトランジスタについて、前記制御ノードと前記ＡＣ接地ノード間の対地インピーダンスを計算し、前記ノイズ対策素子として、前記対地インピーダンスの最小値より小さなインピーダンスの容量を、前記制御ノードと前記ＡＣ接地ノードの間に挿入することが好ましい。
【００４４】
制御ノードは、前述したようにバイポーラトランジスタのベースやＭＯＳトランジスタのゲートであり、上記した対地インピーダンスは、一般的に大きな値となる。従って、ノイズの伝播する経路が容量性である場合には、トランジスタの対地インピーダンスより小さなインピーダンスの容量を制御ノードとＡＣ接地ノードの間に挿入する。これにより、制御ノードに到達したノイズをＡＣ接地ノードへ逃がす新たな経路が配置されることとなり、ノイズによる該トランジスタの誤動作等を抑制することができる。制御ノードとＡＣ接地ノードの間に挿入する容量のインピーダンスが十分に小さい場合には、該制御ノードは、ノイズに対して擬似的にＡＣ接地された状態となる。
【００４５】
ノイズ対策を実施する場合、上記と異なり、ノイズ注入ノードにノイズ対策容量を付加してＡＣ接地ノードと接続し、ノイズ注入ノードに注入されたノイズをなるべく早くＡＣ接地ノードへ逃がす方法も考えられる。しかしながら、ノイズ対策容量をノイズ注入ノードに付加する方法は、ノイズ注入ノードに注入されるノイズが減衰していないため、大きな値の容量が必要である。これに対して、上記のノイズ耐性無しと判定されたノイズの影響を受け易いトランジスタの制御ノードにノイズ対策容量を付加する方法は、ノイズ注入ノードから制御ノードまでの伝播経路のインピーダンスでノイズが減衰されるため、より小さな値の容量であってよい。
【００４６】
尚、前記置き換え前のトランジスタについて計算する対地インピーダンスは、例えば、回路シミュレータ（ＳＰＩＣＥ）を用いて計算することができる。また、例えば請求項１７に記載のように、前記置き換え後における前記制御ノードとＡＣ接地ノード間のネット経路の合成インピーダンスとしてもよい。
【００４７】
また、請求項１８に記載のように、前記第７のステップにおいてノイズ耐性無しと判定された前記制御ノードと前記ノイズ注入ノードの組み合わせについて、前記経路のインピーダンスが周波数に依存しない抵抗性、または周波数に比例して増大する誘導性である場合には、前記ノイズ対策回路作成部は、前記ノイズ対策素子として、抵抗およびインダクタンスの少なくとも一方を前記制御ノードの前段に直列に挿入すると共に、容量を前記制御ノードと前記ＡＣ接地ノード間に挿入し、前記抵抗およびインダクタンスの少なくとも一方と前記容量とで、ローパスフィルタを構成することが好ましい。
【００４８】
上記のようにノイズの伝播する経路が抵抗性あるいは誘導性である場合には、抵抗およびインダクタンスの少なくとも一方を制御ノードの前段に直列に挿入し、制御ノードまでの経路インピーダンスが十分に高くなるようにして、ノイズの減衰を大きくする。また、前記抵抗およびインダクタンスの少なくとも一方と前記制御ノードとＡＣ接地ノード間に挿入した容量とで、ローパスフィルタを構成する。これによれば、前記抵抗およびインダクタンスの少なくとも一方と前記容量の値を適宜設定することにより、問題となる高周波のノイズ成分をカットして、該ノイズ成分のトランジスタへの伝達を抑制することができる。尚、ノイズの伝播する経路が抵抗性である場合、前記抵抗を制御ノードの前段に直列に挿入することなく、制御ノードとＡＣ接地ノード間に挿入した容量と抵抗性の前記経路のインピーダンスとで、ローパスフィルタを構成することも可能である。
【００４９】
請求項１９〜２１に記載の発明は、上記したノイズ耐性評価方法を実施する、半導体集積回路のノイズ耐性評価装置に関する。
【００５０】
請求項１９に記載のノイズ耐性評価装置は、半導体集積回路のノイズ耐性評価装置であって、
前記半導体集積回路の回路図から得られる回路情報を基にして、回路ネットリストを作成する回路ネットリスト作成部と、
能動素子から受動素子回路への置換情報を基にして、前記回路ネットリストにある能動素子を高周波的に等価な受動素子回路に置き換えて、置換回路ネットリストを作成する置換回路ネットリスト作成部と、
前記置換回路ネットリストから、前記置き換え前のトランジスタの制御端子に該当する制御ノードを抽出する制御ノード抽出部と、
前記置換回路ネットリストから所定のノードを選択して、ノイズ注入ノードを設定するノイズ注入ノード設定部と、
所定周波数のノイズを設定するノイズ周波数設定部と、
前記置換回路ネットリストにおいて、互いに異なる前記制御ノードと前記ノイズ注入ノード間の経路のインピーダンスを計算する経路インピーダンス計算部と、
前記制御ノード、前記ノイズ注入ノードおよび前記経路の各組み合わせにおける前記インピーダンスのリストを作成するインピーダンスリスト作成部と、
前記リストにおける前記インピーダンスの最小値から、前記半導体集積回路のノイズ耐性を判定するノイズ耐性判定部とを有してなることを特徴としている。
【００５１】
これにより、請求項１に記載の半導体集積回路のノイズ耐性評価方法を実施することができる。
【００５２】
請求項２０に記載のノイズ耐性評価装置は、さらに、前記半導体集積回路のレイアウト図から得られるレイアウト情報を基にして、該レイアウト情報から寄生素子を抽出する寄生素子抽出部を有してなり、前記回路ネットリスト作成部において、前記寄生素子を含めた前記回路ネットリストを作成することを特徴としている。
【００５３】
これにより、請求項２に記載の半導体集積回路のノイズ耐性評価方法を実施することができる。
【００５４】
また、請求項２１に記載のノイズ耐性評価装置は、前記ノイズ耐性判定部においてノイズ耐性無しと判定された前記制御ノードと前記ノイズ注入ノードの組み合わせについて、ノイズ対策回路制約情報を基にして、前記制御ノードと交流的に０電位に設定されたＡＣ接地ノード間に、所定のインピーダンスのノイズ対策素子を挿入するノイズ対策回路作成部を有してなることを特徴としている。
【００５５】
これにより、請求項１５に記載の半導体集積回路のノイズ耐性評価方法を実施することができる。
【００５６】
尚、請求項１９〜２１に記載のノイズ耐性評価装置を用いて実施する半導体集積回路のノイズ耐性評価方法によって得られる効果については、前述したとおりであり、その説明は省略する。
【図面の簡単な説明】
【００５７】
【図１】本発明に係る半導体集積回路のノイズ耐性評価方法の基本的な構成を示した図で、ノイズ耐性評価方法１００の概略を示したフロー図である。
【図２】図１に示した半導体集積回路のノイズ耐性評価方法１００を実施するためのノイズ耐性評価装置の一例で、ノイズ耐性評価装置２００の構成を示した図である。
【図３】回路図の一例で、簡単なアナログ回路のコンパレータ回路１０の回路図を例示している。
【図４】回路ネットリストの一部を例示した図である。
【図５】図４の一点鎖線で囲った部分を例にして、各デバイスの接続情報を説明した図である。
【図６】能動素子から高周波的に等価な受動素子回路への置き換えの一例を示した図で、（ａ）は、抵抗、インピーダンスおよび容量の受動素子であり、置き換えは行わない。（ｂ）〜（ｃ）は、それぞれ、能動素子のダイオード、ＭＯＳトランジスタおよびバイポーラトランジスタである。
【図７】デバイス特性を考慮したＭＯＳトランジスタの受動素子への置き換えを具体的に説明する図で、（ａ）は、ＭＯＳトランジスタのゲート電圧Ｖｇとドレイン電流Ｉｄの関係を示した図であり、（ｂ）は、ＭＯＳトランジスタのドレイン電位Ｖｄとドレイン電流Ｉｄの関係を示した図である。
【図８】図６に示した能動素子の置き換え例をもとにして、図３に示したコンパレータ回路１０の能動素子を高周波的に等価な受動素子回路へ置き換えた、置換回路図１３ａである。
【図９】ライン経路毎にインピーダンスを計算する場合について、図１に示した第３のステップＳ１３〜第６のステップＳ１６で行う処理をより詳細に示した、詳細フロー２０である。
【図１０】図８の置換回路図１３ａにおいて、制御ノードＴ７とノイズ注入ノードＰ１に対して、破線で示した２本のライン経路Ｌ１，Ｌ２を例示した図である。
【図１１】ネット経路の合成インピーダンスを計算する場合について、図１に示した第３のステップＳ１３〜第６のステップＳ１６で行う処理をより詳細に示した、詳細フロー３０である。
【図１２】ネット経路によるノイズの伝播の様子を説明する図である。
【図１３】回路シミュレータやハードウェア記述言語による合成インピーダンスの算出の様子を説明する図である。
【図１４】電源ノードおよび接地（ＧＮＤ）ノードに０電位を設定する場合を説明する図である。
【図１５】図１に示したノイズ耐性評価方法１００の変形例で、ノイズ耐性評価方法１０１の概略を示したフロー図である。
【図１６】図１５に示した半導体集積回路のノイズ耐性評価方法１０１を実施するためのノイズ耐性評価装置の一例で、ノイズ耐性評価装置２０１の構成を示した図である。
【図１７】レイアウト図の一例で、分かり易くするため、簡単なＣＭＯＳ回路４０のレイアウト図を例示している。
【図１８】半導体集積回路５０の模式的な断面図で、半導体集積回路５０を構成している各素子のレイアウトや構造に起因する種々の寄生素子とノイズの伝播経路を例示した図である。
【図１９】論理回路６０の一部を例示した回路図である。
【図２０】図１に示したノイズ耐性評価方法１００の変形例で、ノイズ耐性評価方法１０２の概略を示したフロー図である。
【図２１】ノイズ伝播経路のインピーダンスの周波数依存性と、該ノイズ伝播経路が容量性、抵抗性、あるいは誘導性のいずれであるかをまとめて示した図である。
【図２２】図２０に示したノイズ耐性評価方法１０２の変形例で、ノイズ耐性評価方法１０２ａの概略を示したフロー図である。
【図２３】図２０に示したノイズ耐性評価方法１０２の変形例で、ノイズ耐性評価方法１０２ｂの概略を示したフロー図である。
【図２４】図２２と図２３に示した半導体集積回路のノイズ耐性評価方法１０２ａ，１０２ｂを実施するためのノイズ耐性評価装置の一例で、ノイズ耐性評価装置２０２の構成を示した図である。
【図２５】ノイズ耐性評価方法１００〜１０２，１０２ａ，１０２ｂでノイズ耐性無しと判定された制御ノードに対するノイズ対策の概略を示す図で、（ａ）はノイズ対策前の構成であり、（ｂ）はノイズ対策後の構成である。
【図２６】ノイズ伝播経路の特性を考慮したより詳細なノイズ対策の例を示す図で、（ａ）は容量性の伝播経路の場合についての構成であり、（ｂ）は抵抗性または誘導性の伝播経路の場合についての構成である。
【図２７】（ａ）は、バンドギャップ低電圧回路（ＢＧ回路）の回路構成、および寄生容量Ｃａ介した外部ノイズの注入がある場合を示した図であり、（ｂ）は、制御ノードＴａとＡＣ接地ノードＧａ間にノイズ対策容量Ｃ３を挿入した場合の回路構成を示した図である。
【図２８】図３に示したコンパレータ回路１０と同様の回路をバイポーラトランジスタで構成した、コンパレータ回路１０ａの回路図である。
【図２９】従来のノイズ耐性評価方法９０の概略を示したフロー図である。
【図３０】図２９のノイズ耐性評価方法９０をより精密にしたもので、従来のノイズ耐性評価方法９１の概略を示したフロー図である。
【発明を実施するための形態】
【００５８】
以下、本発明を実施するための形態を、図に基づいて説明する。
【００５９】
図１は、本発明に係る半導体集積回路のノイズ耐性評価方法の基本的な構成を示した図で、ノイズ耐性評価方法１００の概略を示したフロー図である。尚、図１のノイズ耐性評価方法１００にある各処理ステップにおいて、図２９に示した従来のノイズ耐性評価方法９０にある処理ステップと同じ処理を行うものについては、同じ符号を付した。
【００６０】
また、図２は、図１に示した半導体集積回路のノイズ耐性評価方法１００を実施するためのノイズ耐性評価装置の一例で、ノイズ耐性評価装置２００の構成を示した図である。
【００６１】
図１に示す半導体集積回路のノイズ耐性評価方法１００は、ステップＳ１で設計した半導体集積回路の回路図から、回路ネットリストを作成する第１のステップＳ１１と、前記回路ネットリストにある能動素子を高周波的に等価な受動素子回路に置き換えて、置換回路ネットリストを作成する第２のステップＳ１２と、前記置換回路ネットリストから、前記置き換え前のトランジスタの制御端子に該当する制御ノードを抽出する第３のステップＳ１３と、前記置換回路ネットリストから所定のノードを選択して、ノイズ注入ノードを設定する第４のステップＳ１４と、所定周波数のノイズを設定し、前記置換回路ネットリストにおいて、互いに異なる前記制御ノードと前記ノイズ注入ノード間の経路のインピーダンスを計算する第５のステップＳ１５と、前記制御ノード、前記ノイズ注入ノードおよび前記経路の各組み合わせにおける前記インピーダンスのリストを作成する第６のステップＳ１６と、前記リストにおける前記インピーダンスの最小値から、前記半導体集積回路のノイズ耐性を判定する第７のステップＳ１７とを有している。
【００６２】
そして、第７のステップＳ１７においてノイズ耐性無しと判定された場合には、ステップＳ１に戻って回路図を修正し、第１のステップＳ１１以降の各処理を繰り返す。また、第７のステップＳ１７においてノイズ耐性有りと判定された場合には、ステップＳ４に進み、半導体集積回路のノイズ耐性評価を終了する。
【００６３】
また、図２に示す半導体集積回路のノイズ耐性評価装置２００は、図１に示したノイズ耐性評価方法１００を実施する半導体集積回路のノイズ耐性評価装置であって、半導体集積回路の回路図から得られる回路情報Ｍ１を基にして、前記回路ネットリストを作成する回路ネットリスト作成部Ｍ１１と、能動素子から受動素子回路への置換情報Ｍ２を基にして、前記回路ネットリストにある能動素子を高周波的に等価な受動素子回路に置き換えて、前記置換回路ネットリストを作成する置換回路ネットリスト作成部Ｍ１２と、前記置換回路ネットリストから、前記置き換え前のトランジスタの制御端子に該当する前記制御ノードを抽出する制御ノード抽出部Ｍ１３と、前記置換回路ネットリストから所定のノードを選択して、前記ノイズ注入ノードを設定するノイズ注入ノード設定部Ｍ１４と、前記所定周波数のノイズを設定するノイズ周波数設定部Ｍ１５ａと、前記置換回路ネットリストにおいて、互いに異なる前記制御ノードと前記ノイズ注入ノード間の前記経路のインピーダンスを計算する経路インピーダンス計算部Ｍ１５ｂと、前記制御ノード、前記ノイズ注入ノードおよび前記経路の各組み合わせにおける前記インピーダンスのリストを作成するインピーダンスリスト作成部Ｍ１６と、前記リストにおける前記インピーダンスの最小値から、前記半導体集積回路のノイズ耐性を判定するノイズ耐性判定部Ｍ１７とを有している。
【００６４】
これにより、図１に示した半導体集積回路のノイズ耐性評価方法１００を実施することができる。
【００６５】
図１に示す半導体集積回路のノイズ耐性評価方法１００は、図２９に示した従来のノイズ耐性評価方法９０に代わる新規なノイズ耐性評価方法である。図１のノイズ耐性評価方法１００では、ノイズの伝播経路と該経路のインピーダンスを解析することにより、回路シミュレータ（ＳＰＩＣＥ）を基本的に用いることなく、半導体集積回路を構成している各トランジスタのノイズによる誤動作発生の可能性を短時間で簡便に評価することができる。図１に示すノイズ耐性評価方法１００は、ノイズの伝播経路のインピーダンスを解析して、ノイズが伝播しやすい制御ノードを抽出することが目的である。該制御ノードは、例えばバイポーラトランジスタやＭＯＳトランジスタのデバイスであれば、ベースやゲートであり、アンプやコンパレータの回路ブロックレベルであれば、感度が高い入力端子である。これら制御ノードを複数ピックアップした上で、その複数のピックアップした制御ノードに対してノイズ伝播の容易性の順位付けを行うのが、図１に示す半導体集積回路のノイズ耐性評価方法１００である。
【００６６】
次に、図１のノイズ耐性評価方法１００において、第１のステップＳ１１〜第７のステップＳ１７で行う各処理を、具体例を参照しながら、以下詳細に説明する。
【００６７】
図１のノイズ耐性評価方法１００における第１のステップＳ１１は、半導体集積回路の回路図から、回路ネットリストを作成するステップである。
【００６８】
図３は、回路図の一例で、以後の説明を分かり易くするため、簡単なアナログ回路のコンパレータ回路１０の回路図を例示している。図３で例示したように、「回路図」においては、能動素子であるトランジスタおよび受動素子である抵抗や容量などのデバイスの接続が示される。尚、図１に示す半導体集積回路のノイズ耐性評価方法１００は、アナログ回路に限らず、論理回路等のデジタル回路にも適用できる。また、図１のノイズ耐性評価方法１００で実際に評価対象とする半導体集積回路は、大規模なＬＳＩである。このため、図１のノイズ耐性評価方法１００で取り扱う回路図も、図３のような簡単な回路図ではなく、アナログ回路やデジタル回路が複合した大規模な回路図である。
【００６９】
図４は、回路ネットリストの一部を例示した図である。また、図５は、図４の一点鎖線で囲った部分を例にして、各デバイスの接続情報を説明した図である。
【００７０】
図１の第１のステップＳ１１で作成する回路ネットリストは、回路図から生成されるテキストデータ（以後、「回路図データ」とも呼ぶ）で、評価対象とする半導体集積回路の回路トポロジー情報、すなわち該半導体集積回路を構成している各デバイスの接続情報を記述したものである。図１の第１のステップＳ１１における回路ネットリストの作成は、シミュレーションを行う場合の基本的なステップであり、例えば図２９に示した従来のノイズ耐性評価方法９０のように、回路シミュレータ（ＳＰＩＣＥ）を用いたノイズ耐性評価方法でも最初に行うステップである。
【００７１】
次に、図１のノイズ耐性評価方法１００における第２のステップＳ１２では、第１のステップＳ１１で作成した回路ネットリストにある能動素子を高周波的に等価な受動素子回路に置き換えて、置換回路ネットリストを作成する。
【００７２】
図６は、上記能動素子から高周波的に等価な受動素子回路への置き換えの一例を示した図である。
【００７３】
図６（ａ）は、抵抗、インダクタンスおよび容量の各受動素子であり、上記置き換えは行わない。抵抗のインピーダンスは、高周波（ノイズ）の周波数ωに依存しないが、インダクタンスと容量のインピーダンスは、記号の括弧内に示したように、周波数ωに依存する。尚、次に示す図６（ｂ）〜（ｄ）のダイオード、ＭＯＳトランジスタおよびバイポーラトランジスタの置き換えに用いている容量のインピーダンスも、高周波（ノイズ）の周波数ωに依存する。回路ネットリスト（置換回路ネットリスト）において、周波数領域を｜Ｚ｜＝｜Ｒ＋ｊωＬ＋１／（ｊωＣ）｜で定義した後、抵抗は、スルーと指定し、＋Ｒ値を加算する。インダクタンスは、スルーと指定し、＋Ｌ値を加算する。容量は、スルーと指定し、＋Ｃ値を加算する。
【００７４】
図６（ｂ）は、能動素子のダイオードである。ダイオードは、ノイズの伝播方向で置き換え方が異なり、順方向はゼロ抵抗に、逆方向は容量に置き換える。ダイオードから高周波的に等価な受動素子回路への該置き換えを、表右の白抜き矢印で示したように、四角で囲った記号と伝播方向を示す矢印で図示している。置換回路ネットリストにおいて、例えば、ダイオードの順方向は、スルーと指定し、値は加算しない。ダイオードの逆方向は、スルーと指定し、容量（＋Ｃｊ）値を加算する。尚、一般的に容量（＋Ｃｊ）の値は小さいため、逆方向は伝播せずに指定してもよい。
【００７５】
図６（ｃ）は、能動素子のＭＯＳトランジスタである。ＭＯＳトランジスタは、ソース−ドレイン間を抵抗で置き換え、ゲート−ドレイン間およびゲート−ソース間を容量で置き換える。ＭＯＳトランジスタでは、ノイズの伝播方向に対する依存性はなくてよい。置換回路ネットリストにおいて、例えば、ＭＯＳトランジスタのドレイン（Ｄ）−ソース（Ｓ）間は、スルーと指定し、オン抵抗（＋Ｒ＿ＯＮ）値を加算する。ＭＯＳトランジスタのゲート（Ｇ）−ドレイン（Ｄ）間およびゲート（Ｇ）−ソース（Ｓ）間は、それぞれ、スルーと指定し、容量（＋Ｃｇｄ）値および容量（＋Ｃｇｓ）値を加算する。また、図６（ｃ）の置き換えに限らず、例えば、Ｄ→Ｓ方向は、スルーと指定し値は加算せず、Ｓ→Ｄ方向は、スルーと指定しオン抵抗（＋Ｒ＿ＯＮ）値を加算し、Ｇ→ＤとＧ→Ｓは伝播せずに指定してもよい。
【００７６】
図６（ｄ）は、能動素子のバイポーラトランジスタである。バイポーラは、エミッタ−コレクタ間を抵抗で置き換え、ベース−コレクタ間を容量で置き換える。バイポーラトランジスタのベース−エミッタ間は、ノイズの伝播方向で置き換え方が異なり、ベースからエミッタ方向はゼロ抵抗に、エミッタからベース方向は容量に置き換える。置換回路ネットリストにおいて、例えば、バイポーラトランジスタのベース（Ｂ）→エミッタ（Ｅ）方向は、スルーと指定し値は加算しない。逆のエミッタ（Ｅ）→ベース（Ｂ）方向は、スルーと指定し、容量（＋Ｃｂｅ）値を加算する。バイポーラトランジスタのコレクタ（Ｃ）−エミッタ（Ｅ）間は、スルーと指定し、オン抵抗（＋Ｒ＿ＯＮ）値を加算する。ベース（Ｂ）−コレクタ（Ｃ）間は、スルーと指定し、容量（＋Ｃｂｃ）値を加算する。また、図６（ｄ）の置き換えに限らず、例えば、Ｂ→Ｅ方向は、スルーと指定して値は加算せず、Ｅ−Ｃ間は、スルーと指定してオン抵抗（＋Ｒ＿ＯＮ）値を加算し、Ｂ→Ｃ方向は、伝播せずと指定し、Ｃ→Ｂ方向は、スルーと指定してオン抵抗（＋Ｒ＿ＯＮ）値を加算するようにしてもよい。
【００７７】
ＭＯＳトランジスタやバイポーラトランジスタでは、オン状態とオフ状態の違いやオン抵抗および接合容量等が動作点により異なってくるため、適宜選択して、上記受動素子回路への置き換えを行う。尚、能動素子から受動素子への置き換えのルールは、上記の手法に限ったものでない。例えば、ノイズ無しの通常状態で事前にＳＰＩＣＥシミュレーションを実施して各ノードの動作点をモニタし、このモニタした動作点の情報を事前に準備した動作点−抵抗、動作点−容量の関係を記載したテーブルに照らし合わせる方法で、各動作点に対応する抵抗値、容量値を一意的に選択するようにしてもよい。
【００７８】
図７は、デバイス特性を考慮したＭＯＳトランジスタの受動素子への置き換えを具体的に説明する図である。図７（ａ）は、基板電位Ｖｂをパラメータとして、ＭＯＳトランジスタのゲート電圧Ｖｇとドレイン電流Ｉｄの関係を示した図であり、図７（ｂ）は、ゲート電圧Ｖｇをパラメータとして、ＭＯＳトランジスタのドレイン電位Ｖｄとドレイン電流Ｉｄの関係を示した図である。
【００７９】
例えば、図７（ｂ）に示す動作点ＭのＭＯＳトランジスタでは、ドレイン（Ｄ）−ソース（Ｓ）間を、ＯＮ抵抗Ｒｄｓ＝３．５［Ｖ］／６．３［Ａ］＝０．５６［Ω］で置き換える。
【００８０】
ＭＯＳトランジスタであれば、回路シミュレーションを用いて、ソース（Ｓ）、ドレイン（Ｄ）、ゲート（Ｇ）の各動作点から、より精密に電流値をインピーダンスに置き換えることが可能である。前述した回路図ネットリストを用いて回路シミュレーションを実施すれば、安定点における各ノードの動作点を、「動作点データ」としてリスト化することができる。この動作点データを入力することで、デバイス特性データから読み取られる各動作点に対応したインピーダンスを定義することが可能である。また、ゲート（Ｇ）−ドレイン（Ｄ）間およびゲート（Ｇ）−ソース（Ｓ）間の寄生容量は、回路シミュレーションのトランジスタパラメータにより与えられ、これも同様にインピーダンスに置き換えることができる。
【００８１】
上記の「回路図データ（回路ネットリスト）」、「動作点データ（ある時間における各ノード、各トランジスタのバイアス点の規定）」、「デバイス特性データ（ノイズ周波数を設定して得られる、動作点データに対応したトランジスタのインピーダンス値）」を組み合わせることで、能動素子を含まない受動素子だけからなる等価回路において、後述する「インピーダンスチェック」を実施することができる。
【００８２】
図８は、図６に示した能動素子の置き換え例をもとにして、図３に示したコンパレータ回路１０の能動素子を高周波的に等価な受動素子回路へ置き換えた、置換回路図１３ａである。
【００８３】
従って、図１のノイズ耐性評価方法１００において第２のステップＳ１２で作成する置換回路ネットリストは、図３のコンパレータ回路１０の例を参照して説明すると、図８の置換回路図１３ａの回路ネットリストである。具体的には、図４で示したような図３のコンパレータ回路１０の回路ネットリストに対して、該回路ネットリストにある能動素子を図６に示した能動素子の置き換え表をもとにして、高周波的に等価な受動素子回路に置き換えた、「置換回路ネットリスト」を作成する。従って、当該置換回路ネットリストでは、評価対象とする半導体集積回路が、全て受動素子からなる受動素子集積回路として記述され、それら全ての受動素子の接続情報が記述される。
【００８４】
次に、図１のノイズ耐性評価方法１００における第３のステップＳ１３では、第２のステップＳ１２で作成した置換回路ネットリストから、置き換え前のトランジスタの制御端子に該当する制御ノードを抽出する。尚、該制御ノードの抽出は、図１のステップＳ１における半導体集積回路の回路図の段階で、あるいは第１のステップＳ１１における回路ネットリストの作成段階で、予め抽出するようにしてもよい。上記したトランジスタの制御端子は、バイポーラトランジスタであればベース端子であり、ＭＯＳトランジスタであればゲート端子である。図３のコンパレータ回路１０と図８の置換回路図１３ａの例では、制御ノードＴ１〜Ｔ８が示されている。上記第３のステップＳ１３における制御ノードの抽出は、置換回路ネットリストにある全ての制御ノードを抽出してもよいし、例えば高増幅率や微少電流、微少電圧を扱うような誤動作が発生し易いと思われる一部の制御ノードを抽出するようにしてもよい。
【００８５】
また、図１のノイズ耐性評価方法１００における第４のステップＳ１４では、第２のステップで作成した置換回路ネットリストから所定のノードを選択して、ノイズ注入ノードを設定する。尚、該ノイズ注入ノードの設定は、図１のステップＳ１における半導体集積回路の回路図の段階で、あるいは第１のステップＳ１１における回路ネットリストの作成段階で、予め設定するようにしてもよい。図３のコンパレータ回路１０と図８の置換回路図１３ａの例では、ノイズ注入ノードＰ１〜Ｐ４が示されている。上記第４のステップＳ１４において、例えば外部端子に該当するノードだけにノイズ注入ノードを設定すれば、外来ノイズに対する当該半導体集積回路のノイズ耐性を評価することになる。一方、例えば発振回路、クロック発生回路などのノイズが発生し易いと思われる置き換え前のトランジスタに該当する一部のノードだけにノイズ注入ノードを設定すれば、内部ノイズに対する当該半導体集積回路のノイズ耐性を評価することになる。尚、言うまでもなく、置換回路ネットリストにある全てのノードに対してノイズ注入ノードを設定するようにしてもよい。
【００８６】
次に、図１のノイズ耐性評価方法１００における第５のステップＳ１５で、所定周波数のノイズを設定し、第２のステップＳ１２で作成した置換回路ネットリストにおいて、互いに異なる前記制御ノードと前記ノイズ注入ノード間の経路のインピーダンスを計算する。尚、ノイズ周波数の設定は、図１における第５のステップＳ１５より前の段階であれば、どのステップで設定してもよい。
【００８７】
そして、次の第６のステップＳ１６で、制御ノード、ノイズ注入ノードおよび経路の各組み合わせにおける上記インピーダンスの計算結果を集積して、インピーダンスのリストを作成する。
【００８８】
最後に、図１のノイズ耐性評価方法１００における第７のステップＳ１７で、上記リストにおけるインピーダンスの最小値から、当該半導体集積回路のノイズ耐性を判定する。すなわち、上記リストにおけるインピーダンスの最小値が所定の基準値より小さい場合には、ノイズ耐性無しと判定して、ステップＳ１に戻り、当該半導体集積回路の回路図を修正する。そして、修正した回路図について、上記した第１のステップＳ１１〜第７のステップＳ１７を繰り返し、ノイズ耐性評価を継続する。そして、最終的に、第６のステップＳ１６で作成したリストにおけるインピーダンスの最小値が第７のステップＳ１７で所定の基準値より大きくなった場合に、ノイズ耐性有りと判定して、ステップＳ４に進み、当該半導体集積回路のノイズ耐性評価を終了する。
【００８９】
以上のように、図１に示した半導体集積回路のノイズ耐性評価方法１００は、ノイズの伝播経路と該経路のインピーダンスを解析することにより半導体集積回路のノイズ耐性を評価するもので、図２９に示した従来のノイズ耐性評価方法９０のように、回路シミュレータ（ＳＰＩＣＥ）による回路シミュレーションを実施するものではない。このため、従来の回路シミュレーションによるノイズ耐性評価方法のように大規模な解析を実施する必要がなく、限られた設計期間のなかで、効率的にノイズ耐性を評価することが可能である。
【００９０】
次に、上記したノイズ耐性評価方法１００における第５のステップＳ１５のインピーダンス計算について、より詳細に説明する。
【００９１】
上記第５のステップＳ１５におけるインピーダンスの計算は、互いに異なる制御ノードとノイズ注入ノードに対して、以下に示すように、ライン経路毎にインピーダンスを計算してもよいし、ネット経路の合成インピーダンスとして計算するようにしてもよい。
【００９２】
図９は、上記ライン経路毎にインピーダンスを計算する場合について、図１に示した第３のステップＳ１３〜第６のステップＳ１６で行う処理をより詳細に示した、詳細フロー２０である。
【００９３】
図９に示す詳細フロー２０では、図１の第３のステップＳ１３に該当するステップＳ１３ａにおいて、Ａ個の制御ノード（Ｔａ）を抽出する。次に、図１の第４のステップＳ１４に該当するステップＳ１４ａにおいて、Ｂ個のノイズ注入ノード（Ｐｂ）を設定する。次に、ステップＳ１５ａにおいて、特定の制御ノード（Ｔａ）とノイズ注入ノード（Ｐｂ）に対して、Ｃ個のライン経路（Ｌｃ）を抽出する。
【００９４】
尚、ライン経路（Ｌｃ）を抽出する場合には、ノイズの伝播経路がループしないようにする。また、同じノードや同じ素子について、２度以上通過しないという条件を与えるようにしてもよい。
【００９５】
図１０は、図８の置換回路図１３ａにおいて、制御ノードＴ７とノイズ注入ノードＰ１に対して、破線で示した２本のライン経路Ｌ１，Ｌ２を例示した図である。
【００９６】
図９の詳細フロー２０におけるステップＳ１５ｂでは、周波数（ω）のノイズ（高周波）を設定し、ライン経路（Ｌｃ）のインピーダンスを計算する。図１０では、ライン経路Ｌ１，Ｌ２のインピーダンスＺ１，Ｚ２を例示しており、それぞれ、Ｚ１＝（Ｒ１１）＋１／ｊω（Ｃ１１），Ｚ２＝（Ｒ２１）＋（Ｒ２２）＋（Ｒ２３）である。尚、並列接続されている素子のインピーダンスは、縮退させてもよい。
【００９７】
一つのライン経路についてステップＳ１５ｂのインピーダンス計算が終了すると、次にステップＳ１５ｃ，Ｓ１５ｄに進んで、ライン経路を変えながらステップＳ１５ｂのインピーダンス計算を繰り返し、特定の制御ノード（Ｔａ）とノイズ注入ノード（Ｐｂ）に対して抽出したライン経路の全て（Ｃ本）のインピーダンス値を算出する。
【００９８】
特定の制御ノード（Ｔａ）とノイズ注入ノード（Ｐｂ）について、ステップＳ１５ａ〜ステップＳ１５ｄの一連の処理が終了すると、次にステップＳ１５ｅ，Ｓ１５ｆに進んで、ノイズ注入ノード（Ｐｂ）を変えながら、ステップＳ１５ａ〜ステップＳ１５ｄの一連の処理を繰り返す。そして、特定の制御ノード（Ｔａ）と設定した全て（Ｂ個）のノイズ注入ノード（Ｐｂ）について、抽出した各ライン経路のインピーダンス値を算出する。
【００９９】
同様に、特定の制御ノード（Ｔａ）について、ステップＳ１４ａ〜ステップＳ１５ｆの一連の処理が終了すると、次にステップＳ１５ｇ，Ｓ１５ｈに進んで、制御ノード（Ｔａ）を変えながら、ステップＳ１４ａ〜ステップＳ１５ｆの一連の処理を繰り返す。そして、抽出した全て（Ａ個）の制御ノード（Ｔａ）と設定した全て（Ｂ個）のノイズ注入ノード（Ｐｂ）について、抽出した各ライン経路のインピーダンス値を算出する。
【０１００】
以上の一連の処理が終了すると、次にステップＳ１６ａに進んで、計算した全てのライン経路についてのインピーダンス値のリストを作成する。
【０１０１】
以上説明したように、図９に示す詳細フロー２０では、図１のノイズ耐性評価方法１００における第５のステップＳ１５において、制御ノードとノイズ注入ノード間のライン経路のインピーダンスを計算し、第６のステップＳ１６において、制御ノード、ノイズ注入ノードおよびライン経路の各組み合わせにおけるインピーダンスのリストを作成するようにしたものである。
【０１０２】
図９に示す詳細フロー２０のように、ライン経路毎にインピーダンスを計算する場合には、置換回路ネットリスト（半導体集積回路）に存在する全てのライン経路についてのインピーダンス値のリストを作成してもよい。しかしながら、上記したライン経路毎にインピーダンスを計算する方法は、特定の制御ノードとノイズ注入ノード間においてノイズが伝播し易いライン経路やノイズが伝播し難いライン経路をある程度特定できる場合、図９のステップＳ１５ａで抽出するライン経路（Ｌｃ）が絞り込めるため、特に好適である。
【０１０３】
次に、図１のノイズ耐性評価方法１００における第５のステップＳ１５のインピーダンス計算について、互いに異なる制御ノードとノイズ注入ノードに対して、ネット経路の合成インピーダンスとして計算する場合を説明する。
【０１０４】
図１１は、上記ネット経路の合成インピーダンスを計算する場合について、図１に示した第３のステップＳ１３〜第６のステップＳ１６で行う処理をより詳細に示した、詳細フロー３０である。尚、図１１に示す詳細フロー３０において、図９に示した詳細フロー２０と同様の処理ステップについては、同じ符号を付した。
【０１０５】
図１１に示す詳細フロー３０では、図１の第３のステップＳ１３に該当するステップＳ１３ａにおいて、Ａ個の制御ノード（Ｔａ）を抽出する。次に、図１の第４のステップＳ１４に該当するステップＳ１４ａにおいて、Ｂ個のノイズ注入ノード（Ｐｂ）を設定する。
【０１０６】
上記ステップＳ１３ａとステップＳ１４ａまでは、図９に示した詳細フロー２０と同様である。
【０１０７】
一方、図９に示した詳細フロー２０では、ステップＳ１５ａで特定の制御ノード（Ｔａ）とノイズ注入ノード（Ｐｂ）に対してＣ個のライン経路（Ｌｃ）を抽出し、ステップＳ１５ｂで個々のライン経路（Ｌｃ）のインピーダンスを計算していた。これに対して、図１１に示す詳細フロー３０では、ステップＳ１５ｉにおいて、周波数（ω）のノイズ（高周波）を設定し、特定の制御ノード（Ｔａ）とノイズ注入ノード（Ｐｂ）に対して、ネット経路の合成インピーダンスを計算する。すなわち、図１１に示す詳細フロー３０では、図９に示した詳細フロー２０のように特定の制御ノード（Ｔａ）とノイズ注入ノード（Ｐｂ）に対して個々のライン経路（Ｌｃ）のインピーダンスを計算するのではなく、ノイズの伝播経路を制御ノード（Ｔａ）からノイズ注入ノード（Ｐｂ）に繋がるネット経路として全体的に捉え、その合成インピーダンスを計算する。
【０１０８】
図１２は、上記ネット経路によるノイズの伝播の様子を説明する図である。
【０１０９】
図１２は、図８の置換回路図１３ａにおいて、ノイズ注入ノードＰ１に注入されたノイズが破線矢印で示したようにネット経路の各方向に分かれて流れ出し、各方向から制御ノードＴ７に達する様子を模式的に示している。
【０１１０】
図１１の詳細フロー３０におけるステップＳ１５ｅ以降の処理ステップは、図９の詳細フロー２０と同様である。すなわち、図１１の詳細フロー３０において、特定の制御ノード（Ｔａ）とノイズ注入ノード（Ｐｂ）についてのステップＳ１５ｉの処理が終了すると、次にステップＳ１５ｅ，Ｓ１５ｆに進んで、ノイズ注入ノード（Ｐｂ）を変えながらステップＳ１５ｉの処理を繰り返す。そして、特定の制御ノード（Ｔａ）と設定した全て（Ｂ個）のノイズ注入ノード（Ｐｂ）について、合成インピーダンス値を算出する。
【０１１１】
同様に、図１１の詳細フロー３０において、特定の制御ノード（Ｔａ）についてのステップＳ１４ａ〜ステップＳ１５ｆにおける一連の処理が終了すると、次にステップＳ１５ｇ，Ｓ１５ｈに進んで、制御ノード（Ｔａ）を変えながらステップＳ１４ａ〜ステップＳ１５ｆにおける一連の処理を繰り返す。そして、抽出した全て（Ａ個）の制御ノード（Ｔａ）と設定した全て（Ｂ個）のノイズ注入ノード（Ｐｂ）について、各ネット経路の合成インピーダンス値を算出する。
【０１１２】
以上の一連の処理が終了すると、次にステップＳ１６ｂに進んで、計算した全てのネット経路についての合成インピーダンス値のリストを作成する。
【０１１３】
以上説明したように、図１１に示す詳細フロー３０では、図１のノイズ耐性評価方法１００における第５のステップＳ１５において、制御ノードとノイズ注入ノード間のネット経路の合成インピーダンスを計算し、第６のステップＳ１６において、制御ノードおよびノイズ注入ノードの各組み合わせにおける合成インピーダンスのリストを作成する。
【０１１４】
図１１に示す詳細フロー３０のように制御ノードとノイズ注入ノード間のネット経路の合成インピーダンスを計算する方法によれば、前述した図９の詳細フロー２０のように制御ノードとノイズ注入ノード間のライン経路のインピーダンスを計算する方法に較べて、実際には制御ノードとノイズ注入ノード間のネット経路において各ライン経路に分散して伝播するノイズを、より忠実に反映する。このため、より正確なノイズ耐性評価が可能である。
【０１１５】
図１１の詳細フロー３０のステップＳ１５ｉにおける合成インピーダンスは、図１の第２のステップＳ１２で作成した置換回路ネットリストから、ネット経路にある各受動素子のインピーダンスを合成して、直接計算することができる。一方、回路シミュレータやＶｅｒｉｌｏｇ−ＡＭＳ（Analog & Mixed Signal）、ＶＨＤＬ−ＡＭＳ等のハードウェア記述言語を用いて、制御ノードとノイズ注入ノードに所定の交流電位差もしくは交流電流を与え、該制御ノードとノイズ注入ノード間に流れる全電流もしくは該ノード間の電位差から簡単に計算することが可能であり、このほうが合成インピーダンスのリストの作成が容易である。
【０１１６】
図１３は、上記回路シミュレータやハードウェア記述言語による合成インピーダンスの算出の様子を説明する図である。
【０１１７】
図１３は、図８の置換回路図１３ａにおいて、ノイズ注入ノードＰ１と制御ノードＴ７にそれぞれ電位Ｖｐ，Ｖｔを与え、ノイズ注入ノードＰ１から各方向に分かれて流れ出し、各方向から制御ノードＴ７に流れ込む全電流Ｉを実線で示している。該全電流Ｉを、回路シミュレータ（ＳＰＩＣＥ）やハードウェア記述言語により求めることで、ノイズ注入ノードＰ１と制御ノードＴ７間の合成インピーダンスＺ（＝Ｒ）を、算出式Ｒ＝（Ｖｐ−Ｖｔ）／Ｉから簡単に求めることができる。尚、図１３では、制御ノードとノイズ注入ノードに所定の交流電位差を与え、該制御ノードとノイズ注入ノード間に流れる全電流から合成インピーダンスを計算する方法を示した。しかしながらこれに限らず、制御ノードとノイズ注入ノードに所定の交流電流を与え、該ノード間の電位差から合成インピーダンスを計算するようにしてもよい。
【０１１８】
上記回路シミュレータを用いる方法とハードウェア記述言語を用いる方法では、次のような違いがある。回路シミュレータを用いる方法では、一つのノイズの伝播経路に対して、ノイズの伝播方向を識別して取り扱うことができない。このため、回路シミュレータを用いる方法では、図１の第２のステップＳ１２において例えばダイオードを受動素子に置き換える場合に、図６（ｂ）に示した順方向のノイズ伝播と逆方向のノイズ伝播のいずれかを選択して置き換える必要がある。図６（ｄ）に示したバイポーラトランジスタのベース−エミッタ間も、同様に、選択しての置き換えが必要である。これに対して、Ｖｅｒｉｌｏｇ−ＡＭＳ等のハードウェア記述言語を用いる方法では、一つのノイズの伝播経路に対して、ノイズの伝播方向を識別して取り扱うことが可能である。このため、ハードウェア記述言語を用いる方法は、回路シミュレータを用いる方法に較べて、より正確なノイズ耐性評価が可能である。
【０１１９】
以上ようにして、図１のノイズ耐性評価方法１００における第５のステップＳ１５で図９に示したライン経路または図１１に示したネット経路のインピーダンス計算を実施し、図１の第６のステップＳ１６でライン経路のインピーダンスリストまたはネット経路の合成インピーダンスリストを作成すれば、次の第７のステップＳ１７におけるノイズ耐性の判定に供することができる。
【０１２０】
前述したように、図１に示す半導体集積回路のノイズ耐性評価方法１００おいては、第３のステップＳ１３において、第２のステップＳ１２で作成した置換回路ネットリストから、全ての制御ノードを抽出して、該半導体集積回路に存在する全てのトランジスタについてのノイズ耐性を評価することができる。また、第３のステップＳ１３において、第２のステップＳ１２で作成した置換回路ネットリストから、所定の制御ノードを選択して抽出し、該半導体集積回路に存在するトランジスタの中で、例えば増幅率が高くて誤動作が発生し易いと考えられるトランジスタを選択してノイズ耐性を評価するようにしてもよい。
【０１２１】
図１に示す半導体集積回路のノイズ耐性評価方法１００おいては、第４のステップＳ１４において、第２のステップＳ１２で作成した置換回路ネットリストから全てのノードを選択して、ノイズ注入ノードを設定することができる。これによれば、該半導体集積回路の外部端子から伝播する外来ノイズおよび該半導体集積回路にある特定のトランジスタが発生する内部ノイズの両者について、ノイズ耐性を評価することが可能である。また、内部ノイズによる誤動作発生の可能性はないと考えられる場合には、第４のステップＳ１４において、第２のステップＳ１２で作成した置換回路ネットリストから外部端子のノードを選択して、ノイズ注入ノードを設定するようにしてもよい。これによれば、該半導体集積回路の外部端子から伝播する外来ノイズだけについて、ノイズ耐性を評価することができる。
【０１２２】
また、図１に示す半導体集積回路のノイズ耐性評価方法１００おいては、第２のステップＳ１２で作成した置換回路ネットリストの接地（ＧＮＤ）ノードおよび電源ノードを、交流的に０電位に設定されたＡＣ接地ノードとしてもよい。
【０１２３】
上記したＧＮＤノードおよび電源ノードは、例えばＩＣ端子のＧＮＤ端子や電源端子で、これらのＩＣ端子がＩＣの外部で低インピーダンスとなっている場合に、交流的に０電位に設定可能なＡＣ接地ノードとすることができる。上記ＡＣ接地ノードは、ＧＮＤノードと電源ノードに限らず、次のようなノードであってもよい。例えば、ＩＣ内の各回路ブロックにおけるＧＮＤ端子と電源端子で、これらがそのままＩＣ端子を介してＩＣの外に接続され、これらのＩＣ端子がＩＣの外部で低インピーダンスとなっている場合である。また、外部に大容量コンデンサ（数μＦ以上）が付加されるその他のＩＣ端子や各回路ブロックの端子を、あるいはシリコン（Ｓｉ）基板が確実に接地（ＧＮＤ）されている場合にはＳｉ基板ノードを、ＡＣ接地ノードとしてもよい。尚、上記した各ノードは、個別にＡＣ接地ノードとすることもできるし、全てのノードをＡＣ接地ノードとすることもできる。
【０１２４】
上記のように、ＧＮＤノードや電源ノードなど回路的にインピーダンスの低いノードに０Ｖ電位を与えてＡＣ接地ノードとした上で、第５のステップＳ１５を実施する。
【０１２５】
図１４は、上記電源ノードおよびＧＮＤノードに０電位を設定する場合を説明する図である。図１４は、図８の置換回路図１３ａにおいて、電源ラインと接地（ＧＮＤ）ラインをＡＣ接地して、電源ノードとＧＮＤノードが共に０電位に設定されたＡＣ接地ノードとなるようにしている。
【０１２６】
これによれば、図１のノイズ耐性評価方法１００における第５のステップＳ１５、すなわち図９の詳細フロー２０におけるステップＳ１５ａ〜Ｓ１５ｄや図１１の詳細フロー３０におけるステップＳ１５ｉで評価するノイズの伝播経路の数を削減できるため、図１の第５のステップＳ１５におけるインピーダンスの計算が容易になる。
【０１２７】
図１５は、図１に示したノイズ耐性評価方法１００の変形例で、ノイズ耐性評価方法１０１の概略を示したフロー図である。尚、図１５のノイズ耐性評価方法１０１にある各処理ステップにおいて、図１に示したノイズ耐性評価方法１００にある処理ステップと同じ処理を行うものについては、同じ符号を付した。
【０１２８】
また、図１６は、図１５に示した半導体集積回路のノイズ耐性評価方法１０１を実施するためのノイズ耐性評価装置の一例で、ノイズ耐性評価装置２０１の構成を示した図である。尚、図１６に示すノイズ耐性評価装置２０１において、図２に示したノイズ耐性評価装置２００と同様の部分については、同じ符号を付した。
【０１２９】
図１５に示す半導体集積回路のノイズ耐性評価方法１０１は、図１に示したノイズ耐性評価方法１００と比較して、ステップＳ１ａで示したレイアウト図の作成と寄生素子の抽出処理が、ステップＳ１の後に付加されている。すなわち、図１５に示すノイズ耐性評価方法１０１は、図１に示したノイズ耐性評価方法１００に対して、半導体集積回路を構成する各素子のレイアウト情報を組み込んで、該半導体集積回路のより精密なノイズ耐性評価方法としたものである。従って、図１５の第１のステップＳ１１で作成する回路ネットリストには、半導体集積回路を構成している各素子の接続情報が記載されるだけでなく、各素子のレイアウトに起因して発生する各寄生素子の接続情報も付加して記載される。
【０１３０】
先に説明したように、図１に示した半導体集積回路のノイズ耐性評価方法１００は、短時間でノイズ耐性についての評価が可能である。このことから、図１５に示す半導体集積回路のノイズ耐性評価方法１０１のように、ステップＳ１ａにおいて半導体集積回路のレイアウト図を作成して、該レイアウト図から寄生素子を抽出し、第１のステップＳ１１において、前記寄生素子を含めた回路ネットリストを作成することが好ましい。これによって、寄生素子を含めた高周波信号（ノイズ）の伝播経路についてのノイズ耐性評価を実施することとなり、該半導体集積回路のノイズ耐性をより正確に評価することができる。
【０１３１】
図１６に示す半導体集積回路のノイズ耐性評価装置２０１は、図１５に示したノイズ耐性評価方法１０１を実施する半導体集積回路のノイズ耐性評価装置であって、図２に示したノイズ耐性評価装置２００の構成に追加して、前記半導体集積回路のレイアウト図から得られるレイアウト情報Ｍ１ａａを基にして、該レイアウト情報Ｍ１ａａから寄生素子を抽出する寄生素子抽出部Ｍ１ａｂを有しており、回路ネットリスト作成部Ｍ１１において、前記寄生素子を含めた前記回路ネットリストを作成する。
【０１３２】
これにより、図１５に示した半導体集積回路のノイズ耐性評価方法１０１を実施することができる。
【０１３３】
図１７は、レイアウト図の一例で、分かり易くするため、簡単なＣＭＯＳ回路４０のレイアウト図を例示している。また、図１８は、半導体集積回路５０の模式的な断面図で、半導体集積回路５０を構成している各素子のレイアウトや構造に起因する種々の寄生素子とノイズの伝播経路を例示した図である。
【０１３４】
図１７に示すＣＭＯＳ回路４０のレイアウト図では、Ｐ基板４１，Ｎウェル４２，Ｐ＋領域４３，Ｎ＋領域４４，ポリシリコン層４５，第１アルミニウム層４６および第２アルミニウム層４７について、それぞれ塗りパターンを変えて重ねて図示している。また、二重の四角で囲った×印は、各拡散領域へのコンタクトや、各層間を接続するビアホールの位置を示す。
【０１３５】
図１７に示す小さなＣＭＯＳ回路４０であっても、多数の寄生素子が存在し、これらが高周波信号（ノイズ）の伝播経路となる。例えば、配線−配線間の寄生容量、配線−シリコン基板間の寄生容量、配線の寄生抵抗、シリコン基板におけるデバイス間の寄生容量や寄生抵抗である。また、埋め込み酸化膜を有するＳＯＩ構造の基板を用いる場合には、埋め込み酸化膜の容量、トレンチ分離構造におけるトレンチの容量なども寄生素子となる。
【０１３６】
例えば、図１８に示す半導体集積回路５０では、支持基板５１、埋め込み酸化膜５２、ＳＯＩ層５３からなるＳＯＩ構造の基板が用いられている。そして、トレンチ絶縁分離（ＴＤ、Trench Dielectric isolation）技術により、パワートランジスタＴｒ１、ＣＭＯＳトランジスタＴｒ２、およびバイポーラトランジスタＴｒ３の各素子が、それぞれ絶縁分離トレンチ５４で取り囲まれ、ＳＯＩ層５３に形成されている。また、ＳＯＩ層５３上には、層間絶縁膜５６を介して、アナログ回路を高精度化するためのオンチップ調整が可能な薄膜抵抗Ｒｆが形成されている。図１８に示す各種の素子が集積された半導体集積回路５０の構造は、多電源対応、高温での安定動作、高耐圧と高集積の両立などが必要とされる自動車用ＩＣの構造として好適で、自動車特有の負入力サージに対しても強く、ラッチアップフリーの実現も可能である。
【０１３７】
一方、図１８に示す各種の素子が集積された半導体集積回路５０の構造においては、多くの寄生素子が発生するため、それら寄生素子の影響を評価する必要がある。図１８では、寄生容量として、埋め込み酸化膜５２の酸化膜容量や絶縁分離トレンチ５４のトレンチ容量、および配線５５の間の配線容量等が例示されている。寄生抵抗としては、シリコン（Ｓｉ）からなる支持基板５１やＳＯＩ層５３の基板抵抗、およびアルミニウム（Ａｌ）等からなる配線５５の配線抵抗が例示されている。また、寄生インダクタンスとしては、配線５５の配線インダクタンスが例示されている。
【０１３８】
また、ノイズの伝播経路として、図１８では、ＩＣリードおよび配線５５を介して注入される外部ノイズＮ１とパワートランジスタＴｒ１が発生する内部ノイズＮ２が例示されている。
【０１３９】
図１５に示したノイズ耐性評価方法１０１で、実際に評価対象とする半導体集積回路は、大規模なＬＳＩである。このため、該半導体集積回路のレイアウト図も、実際には図１７のようなレイアウト図を多数並べた、大規模なレイアウト図となる。従って、図１５に示したノイズ耐性評価方法１０１のステップＳ１ａにおいは、半導体集積回路のレイアウト図を作成して、該レイアウト図から大きな容量値や抵抗値を持つ寄生素子を適宜選択して抽出し、第１のステップＳ１１で作成する回路ネットリストに組み込む。従って、図１５の第１のステップＳ１１で作成する回路ネットリストは、回路図から生成されるテキストデータ（回路図データ）とレイアウト図から生成される寄生素子のテキストデータ（レイアウトデータ）を合わせたもので、評価対象とする半導体集積回路の寄生素子を含めた回路トポロジー情報、すなわち該半導体集積回路を構成している各デバイスと寄生素子の接続情報を記述したものである。尚、図１５の第１のステップＳ１１で作成する回路ネットリストにおいては、回路図から得られる回路素子のデータとレイアウト図から得られる回路素子および寄生素子のデータについて、ＬＶＳ検証等を実施して、一致がとられていることを確認する。これにより、回路素子のノードと抽出した寄生素子のノードの接続が可能となり、寄生素子を回路ネットリストに付加することができる。図１５の第１のステップＳ１１で作成する回路ネットリストは、図１の第１のステップＳ１１で作成する回路ネットリストとデータ形式的は同等であり、図４で例示したような記述形式をとる。
【０１４０】
尚、図１５のノイズ耐性評価方法１０１においては、第７のステップＳ１７でノイズ耐性無しと判定された場合、ステップＳ１ではなく、ステップＳ１ａに戻って回路素子のレイアウトだけを修正するようにしてもよい。特に、先に図１に示したノイズ耐性評価方法１００を実施し、該半導体集積回路のノイズ耐性が確認されている場合に有効である。
【０１４１】
図１および図１５に示した半導体集積回路のノイズ耐性評価方法１００，１０１においては、前記半導体集積回路が、一つの半導体チップに形成されている全体回路であってもよいし、一つの半導体チップに形成されている全体回路の構成要素である、回路ブロックであってもよい。
【０１４２】
図１９は、論理回路６０の一部を例示した回路図である。
【０１４３】
図１９に示す論理回路６０は、一点鎖線で囲った回路ブロックＣＢ１〜ＣＢ６で構成されている。各回路ブロックＣＢ１〜ＣＢ６は、上述したノイズ耐性評価方法１００，１０１により、それぞれノイズ耐性を評価済みである。このため、一点鎖線で囲った各回路ブロックＣＢ１〜ＣＢ６においては、一点鎖線で囲った入出力する端子（ノード）の中で、どの端子（ノード）がノイズに対して最も敏感であり、耐性がどの程度であるか判明している。従って、図１９に示す論理回路６０のノイズ耐性評価をするにあたっては、各回路ブロックＣＢ１〜ＣＢ６においてノイズに対して最も敏感なノードを前述したノイズ耐性評価方法１００，１０１におけるトランジスタの制御ノードとし、一点鎖線で囲った各回路ブロックＣＢ１〜ＣＢ６の内部はブラックボックスとして取り扱うことができる。
【０１４４】
以上のようにして、上記した半導体集積回路のノイズ耐性評価方法は、従来の回路シミュレーションに代わる新規なノイズ耐性評価方法であって、大規模な半導体集積回路であっても実質的なノイズ耐性評価が短時間で可能な半導体集積回路のノイズ耐性評価方法とすることができる。
【０１４５】
尚、上記したノイズ耐性評価方法で、ノイズの伝播経路や誤動作が発生し易いトランジスタを絞り込み、絞り込んだイズの伝播経路やトランジスタについて、従来の回路シミュレータ（ＳＰＩＣＥ）による回路シミュレーションを実施するようにしてもよい。
【０１４６】
図２０は、図１に示したノイズ耐性評価方法１００の変形例で、ノイズ耐性評価方法１０２の概略を示したフロー図である。尚、図２０のノイズ耐性評価方法１０２にある各処理ステップにおいて、図１に示したノイズ耐性評価方法１００にある処理ステップと同じ処理を行うものについては、同じ符号を付した。
【０１４７】
図２０に示す半導体集積回路のノイズ耐性評価方法１０２においては、図１に示したノイズ耐性評価方法１００に対して、ノイズ注入ノードを設定する第４のステップＳ１４と経路のインピーダンスを計算する第５のステップＳ１５の間に、評価するノイズの周波数範囲（ωａ＜ωｉ＜ωｂ）
を設定するステップＳ１８が追加されている。図２０のノイズ耐性評価方法１０２においては、第５のステップＳ１５において設定するノイズの周波数（ωｉ）を、ステップＳ１８に示した所定の周波数範囲（ωａ＜ωｉ＜ωｂ）
で変化させ、第５のステップＳ１５と第６のステップＳ１６で各周波数（ωｉ）における制御ノードとノイズ注入ノード間の経路のインピーダンスを計算して、該インピーダンスの周波数依存性を評価するようにしている。
【０１４８】
これによれば、図１に示したノイズ耐性評価方法１００のように一点のノイズ周波数だけでノイズ耐性を評価する場合に較べて、より確実なノイズ耐性の評価が可能となる。
【０１４９】
また、上記のように制御ノードとノイズ注入ノード間の各インピーダンスの周波数依存性を評価することで、ノイズの各伝播経路が、容量性、抵抗性、あるいは誘導性のいずれであるかを判別することができる。
【０１５０】
図２１は、ノイズ伝播経路のインピーダンスの周波数依存性と、該ノイズ伝播経路が容量性、抵抗性、あるいは誘導性のいずれであるかをまとめて示した図である。
【０１５１】
図２１に示すように、伝播経路のインピーダンスがノイズ周波数に反比例する場合、容量性であり、伝播経路のインピーダンスがノイズ周波数に依存しない場合、抵抗性であり、伝播経路のインピーダンスがノイズ周波数に比例する場合、誘導性である。ノイズの伝播経路が容量性、抵抗性、あるいは誘導性のいずれであるかを判別することで、次に示す伝播経路の特性に合致した適切かつ確実なノイズ対策を実施することが可能となる。
【０１５２】
次に、図１、図１５および図２０に示したノイズ耐性評価方法１００〜１０２の第７のステップＳ１７において、ノイズ耐性無しと判定された制御ノードに対するノイズ対策の方法について説明する。
【０１５３】
図２２と図２３は、図２０に示したノイズ耐性評価方法１０２の変形例で、それぞれ、ノイズ耐性評価方法１０２ａ，１０２ｂの概略を示したフロー図である。
【０１５４】
図２２と図２３に示す半導体集積回路のノイズ耐性評価方法１０２ａ，１０２ｂにおいては、図２０に示したノイズ耐性評価方法１０２に対して、第７のステップＳ１７においてノイズ耐性無しと判定された制御ノードに対して、後述するノイズ対策回路の設定を行うステップＳ１９が追加されている。尚、図２２のノイズ耐性評価方法１０２ａでは、第７のステップＳ１７においてノイズ耐性無しと判定された制御ノードに対して、ステップＳ１９のノイズ対策回路設定を実施した後、再びステップＳ１に戻り、第１のステップＳ１１以降のステップを繰り返して、ノイズ耐性が確保されたことを再び確認する構成となっている。これに対して、図２３のノイズ耐性評価方法１０２ｂは、第７のステップＳ１７においてノイズ耐性無しと判定された制御ノードに対して、ステップＳ１９のノイズ対策回路設定を実施した後、ステップＳ４に進み、そのままインピーダンスチェックによるノイズ耐性評価を終了するようにしている。図２３のノイズ耐性評価方法１０２ｂは、ステップＳ１９のノイズ対策回路の設定による回路全体への影響と効果が予め分かっている場合に採用することができる。
【０１５５】
図２４は、図２２と図２３に示した半導体集積回路のノイズ耐性評価方法１０２ａ，１０２ｂを実施するためのノイズ耐性評価装置の一例で、ノイズ耐性評価装置２０２の構成を示した図である。尚、図２４に示すノイズ耐性評価装置２０２において、図１６に示したノイズ耐性評価装置２０１と同様の部分については、同じ符号を付した。
【０１５６】
図２４に示す半導体集積回路のノイズ耐性評価装置２０２は、図１６に示したノイズ耐性評価装置２０１の構成に追加して、ノイズ耐性判定部Ｍ１７においてノイズ耐性無しと判定された前記制御ノードと前記ノイズ注入ノードの組み合わせについて、ノイズ対策回路制約情報Ｍ１９ａを基にして、前記制御ノードと交流的に０電位に設定されたＡＣ接地ノード間に、後述する所定のインピーダンスのノイズ対策素子を挿入するノイズ対策回路作成部Ｍ１９ｂを有している。
【０１５７】
これにより、図２２と図２３に示した半導体集積回路のノイズ耐性評価方法１０２ａ，１０２ｂを実施することができる。
【０１５８】
図２５は、前述したノイズ耐性評価方法１００〜１０２，１０２ａ，１０２ｂでノイズ耐性無しと判定された制御ノードに対するノイズ対策の概略を示す図で、図２５（ａ）はノイズ対策前の構成であり、図２５（ｂ）はノイズ対策後の構成である。また、図２６は、ノイズ伝播経路の特性を考慮したより詳細なノイズ対策の例を示す図で、図２６（ａ）は容量性の伝播経路の場合についての構成であり、図２６（ｂ）は抵抗性または誘導性の伝播経路の場合についての構成である。
【０１５９】
図２５（ａ）において、ノイズ注入ノードＰａ、制御ノードＴａ、およびノイズ伝播経路のインピーダンスＺ１は、前述したノイズ耐性評価方法１００〜１０２，１０２ａ，１０２ｂにおける第７のステップＳ１７でノイズ耐性無しと判定された組み合わせである。また、制御ノードＴａとＡＣ接地ノードＧａの間のインピーダンスＺ２は、制御ノードＴａが属するトランジスタや回路ブロックのＡＣ接地ノードＧａに対する対地インピーダンスである。
【０１６０】
ノイズ耐性無しと判定された制御ノードＴａのノイズ対策として、基本的には図２５（ｂ）に示すように、制御ノードＴａの対地インピーダンスＺ２より小さなインピーダンスＺ３のノイズ対策素子を制御ノードＴａとＡＣ接地ノードＧａの間に挿入して、ノイズ成分がＡＣ接地ノードＧａに逃げ易くする。
【０１６１】
より詳細には、図２０，図２２および図２３に示した半導体集積回路のノイズ耐性評価方法１０２，１０２ａ，１０２ｂにおいて、第７のステップＳ１７においてノイズ耐性無しと判定された制御ノードとノイズ注入ノードの組み合わせについて、経路のインピーダンスが周波数に反比例する容量性である場合、置き換え前のトランジスタについて、制御ノードと交流的に０電位に設定されたＡＣ接地ノード間の対地インピーダンスを計算し、対地インピーダンスの最小値より小さなインピーダンスの容量を、制御ノードとＡＣ接地ノードの間に挿入することが好ましい。
【０１６２】
すなわち、図２５（ａ）に示したノイズ注入ノードＰａと制御ノードＴａ間のノイズ伝播経路のインピーダンスＺ１が、図２６（ａ）に示すように、周波数に反比例する容量性（Ｃ）である場合、置き換え前のトランジスタについて、制御ノードＴａと交流的に０電位に設定されたＡＣ接地ノードＧａ間の対地インピーダンスＺ２を計算し、対地インピーダンスＺ２の最小値より小さなインピーダンス［（１／ｊωＣ３）＜Ｚ２］の容量Ｃ３を、制御ノードＴａとＡＣ接地ノードＧａの間に挿入する。
【０１６３】
図２６（ａ）に示す制御ノードＴａは、前述したようにバイポーラトランジスタのベースやＭＯＳトランジスタのゲートであり、上記した対地インピーダンスＺ２は、一般的に大きな値となる。従って、ノイズの伝播する経路が容量性（Ｃ）である場合には、トランジスタの対地インピーダンスＺ２より小さなインピーダンス［（１／ｊωＣ３）＜Ｚ２］の容量Ｃ３を制御ノードＴａとＡＣ接地ノードＧａの間に挿入する。これにより、制御ノードＴａに到達したノイズをＡＣ接地ノードＧａへ逃がす新たな経路が配置されることとなり、ノイズによる該トランジスタの誤動作等を抑制することができる。制御ノードＴａとＡＣ接地ノードＧａの間に挿入する容量Ｃ３のインピーダンスが十分に小さい場合には、該制御ノードＴａは、ノイズに対して擬似的にＡＣ接地された状態となる。
【０１６４】
ノイズ対策を実施する場合、上記と異なり、図２６（ａ）に示すノイズ注入ノードＰａにノイズ対策容量を付加してＡＣ接地ノードと接続し、ノイズ注入ノードＰａに注入されたノイズをなるべく早くＡＣ接地ノードへ逃がす方法も考えられる。しかしながら、ノイズ対策容量をノイズ注入ノードＰａに付加する方法は、ノイズ注入ノードＰａに注入されるノイズが減衰していないため、大きな値の容量が必要である。これに対して、上記のノイズ耐性無しと判定されたノイズの影響を受け易いトランジスタの制御ノードＴａにノイズ対策容量Ｃ３を付加する方法は、ノイズ注入ノードＰａから制御ノードＴａまでの伝播経路のインピーダンスでノイズが減衰されるため、より小さな値の容量であってよい。
【０１６５】
尚、置き換え前のトランジスタについて計算する図２６（ａ）の対地インピーダンスＺ２は、例えば、回路シミュレータ（ＳＰＩＣＥ）を用いて計算することができる。また、例えば、前述した受動素子回路への置き換え後における制御ノードＴａとＡＣ接地ノードＧａ間のネット経路の合成インピーダンスとしてもよい。
【０１６６】
図２０，図２２および図２３に示した半導体集積回路のノイズ耐性評価方法１０２，１０２ａ，１０２ｂにおいて、第７のステップＳ１７においてノイズ耐性無しと判定された制御ノードとノイズ注入ノードの組み合わせについて、経路のインピーダンスが周波数に依存しない抵抗性、または周波数に比例して増大する誘導性である場合、抵抗およびインダクタンスの少なくとも一方を該制御ノードの前段に直列に挿入すると共に、容量を該制御ノードと交流的に０電位に設定されたＡＣ接地ノード間に挿入し、前記抵抗およびインダクタンスの少なくとも一方と前記容量とで、ローパスフィルタを構成することが好ましい。
【０１６７】
すなわち、図２５（ａ）に示したノイズ注入ノードＰａと制御ノードＴａ間のノイズ伝播経路のインピーダンスＺ１が、図２６（ｂ）に示すように、周波数に依存しない抵抗性（Ｒ）、または周波数に比例して増大する誘導性（Ｌ）である場合、抵抗Ｒ４を制御ノードＴａの前段に直列に挿入すると共に、容量Ｃ４を制御ノードＴａとＡＣ接地ノードＧａ間に挿入し、抵抗Ｒ４と容量Ｃ４とで、ローパスフィルタを構成する。尚、図示していないが、抵抗Ｒ４の代わりにインダクタンスＬ４を制御ノードＴａの前段に直列に挿入してもよいし、抵抗Ｒ４とインダクタンスＬ４の両方を制御ノードＴａの前段に直列に挿入してもよい。
【０１６８】
ノイズの伝播する経路が抵抗性（Ｒ）あるいは誘導性（Ｌ）である場合には、例えば図２６（ｂ）に示すように、抵抗Ｒ４を制御ノードＴａの前段に直列に挿入し、制御ノードＴａまでの経路インピーダンス（Ｒ＋Ｒ４，ｊωＬ＋Ｒ４）が十分に高くなるようにして、ノイズの減衰を大きくする。また、抵抗Ｒ４と制御ノードＴａとＡＣ接地ノードＧａ間に挿入した容量Ｃ４とで、高域遮断周波数ωｈ＝１／Ｃ４・（Ｒ＋Ｒ４，Ｒ４）のローパスフィルタを構成する。これによれば、抵抗Ｒ４と容量Ｃ４の値を適宜設定することにより、問題となる高周波のノイズ成分をカットして、該ノイズ成分のトランジスタへの伝達を抑制することができる。尚、ノイズの伝播する経路が抵抗性（Ｒ）である場合、抵抗Ｒ４を制御ノードＴａの前段に直列に挿入することなく、制御ノードＴａとＡＣ接地ノードＧａ間に挿入した容量Ｃ４と抵抗性（Ｒ）の経路のインピーダンスとで、ローパスフィルタを構成することも可能である。
【０１６９】
尚、図１、図１５および図２０に示したノイズ耐性評価方法１００〜１０２では、図２２に示したノイズ耐性評価方法１０２ａと同様に、第７のステップＳ１７においてノイズ耐性無しと判定された制御ノードに対して、ステップＳ１に戻り上記したノイズ対策を実施して、第１のステップＳ１１以降のステップを繰り返して、ノイズ耐性が確保されたことを再び確認する構成となっている。しかしながら、図２６に示したノイズ対策用の容量Ｃ３，Ｃ４や抵抗Ｒ４を挿入するノイズ対策のように、インピーダンスに対するノイズ対策の影響と効果が予め分かっている場合には、図２３に示したノイズ耐性評価方法１０２ｂと同様に、該ノイズ対策を実施してステップＳ４に進み、そのままノイズ耐性評価を終了するようにしてもよい。
【０１７０】
一方、図２６に示したノイズ対策用の容量Ｃ３，Ｃ４や抵抗Ｒ４を挿入するノイズ対策を実施した場合には、制御ノードＴａの属するトランジスタや回路ブロックの回路動作への影響を、回路シミュレーションにて確認する必要がある。容量Ｃ３，Ｃ４の挿入は、回路動作の動作点が変り難いというメリットがあるが、遅延時間に影響がある。また、抵抗Ｒ４３の挿入は、回路動作の電流能力やＩＲドロップ（電圧降下）および遅延時間に影響がある。
【０１７１】
次に、上記したノイズ対策を、具体的な回路を例にして説明する。
【０１７２】
図２７（ａ）は、バンドギャップ低電圧回路（ＢＧ回路）の回路構成、および寄生容量Ｃａ介した外部ノイズの注入がある場合を示した図であり、図２７（ｂ）は、制御ノードＴａとＡＣ接地ノードＧａ間にノイズ対策容量Ｃ３を挿入した場合の回路構成を示した図である。
【０１７３】
図２７（ａ）に示すように、外部配線等のノイズ注入ノードＰａから、寄生容量Ｃａ（数１０ｆＦ）を介して、バイポーラトランジスタＴｒａのベース（制御ノードＴａ）にノイズが伝播する場合を例にする。この場合、以下のようにして、誤動作が発生する。ＰＮ接合（バイポーラトランジスタＴｒａのベース−エミッタ間）にノイズ（ＡＣ成分の電圧）が加わると、ＰＮ接合の非線形性により、動作電流が増加しようとする。しかしながら、バイポーラトランジスタＴｒａの動作電流は、定電流で供給されているため、増加しようとする電流が供給されず、その分、動作点が低くなって、ベース−エミッタ間電圧ＶＢＥ（アンプの＋入力）が低下する。このため、ＢＧ回路の出力電圧ＶＢＧが低下し、ＢＧ回路が誤動作する。
【０１７４】
図２７（ａ）に示すように、バイポーラトランジスタＴｒａのベース−エミッタ間容量やノイズ経路となっている寄生容量Ｃａに対して十分大きい１０ｐＦの容量Ｃ３を制御ノードＴａとＡＣ接地ノードＧａ間に挿入することで、低インピーダンスで注入されたノイズをＧＮＤへ逃がすことができる。
【０１７５】
図２７に示すＢＧ回路の誤動作解析（５Ｖ出力過渡解析）シミュレーション結果によれば、例えば設計出力電圧ＶＢＧが１．１９ＶのＢＧ回路に対してノイズ相当の電圧振幅をノイズ注入ノードＰａに注入した場合、ノイズ対策容量Ｃ３を挿入していない図２７（ａ）の場合には、出力電圧ＶＢＧが０．６８Ｖに低下する（約４３％の低下）。これに対して、ノイズ対策容量Ｃ３を挿入した図２７（ｂ）の場合には、ノイズが注入されても出力電圧ＶＢＧが１．１３Ｖを確保することができる（約５％の低下）。
【０１７６】
図２８は、図３に示したコンパレータ回路１０と同様の回路をバイポーラトランジスタで構成した、コンパレータ回路１０ａの回路図である。
【０１７７】
図２８に示すコンパレータ回路１０ａにおいても、図２７に示したＢＧ回路と同様に、外部配線等の寄生容量Ｃａを介してノイズ注入（ノイズ注入ノードＰａ）がある場合を想定しており、図２０のノイズ耐性評価方法１０２における第７のステップＳ１７でノイズ耐性無しと判定された制御ノードＴａとＡＣ接地ノードＧａ間に、ノイズ対策容量Ｃ３を挿入している。尚、ノイズ対策容量Ｃ３の値は、図２６（ａ）に示した対地インピーダンスＺ２としてノイズ対策容量Ｃ３の挿入前の制御ノードＴａとＡＣ接地ノードＧａ間のネット経路の合成インピーダンスを計算して、それより小さな値となるように設定する。
【０１７８】
以上に説明したようにして、上記した半導体集積回路のノイズ耐性評価方法およびそれを実施するノイズ耐性評価装置は、いずれも、従来の回路シミュレーションに代わる新規なノイズ耐性評価方法およびノイズ耐性評価装置であって、大規模な半導体集積回路であっても実質的なノイズ耐性評価が短時間で可能な半導体集積回路のノイズ耐性評価方法およびノイズ耐性評価装置となっている。
【符号の説明】
【０１７９】
９０，９１，１００〜１０２，１０２ａ，１０２ｂ  ノイズ耐性評価方法
２０，３０  詳細フロー
Ｔ１〜Ｔ８，Ｔａ  制御ノード
Ｐ１〜Ｐ４，Ｐａ  ノイズ注入ノード
Ｇａ  ＡＣ接地ノード
２００〜２０２  ノイズ耐性評価装置
【図１】
0005573786.tif 000002
【図２】
0005573786.tif 000003
【図３】
0005573786.tif 000004
【図４】
0005573786.tif 000005
【図５】
0005573786.tif 000006
【図６】
0005573786.tif 000007
【図７】
0005573786.tif 000008
【図８】
0005573786.tif 000009
【図９】
0005573786.tif 000010
【図１０】
0005573786.tif 000011
【図１１】
0005573786.tif 000012
【図１２】
0005573786.tif 000013
【図１３】
0005573786.tif 000014
【図１４】
0005573786.tif 000015
【図１５】
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【図１６】
0005573786.tif 000017
【図１７】
0005573786.tif 000018
【図１８】
0005573786.tif 000019
【図１９】
0005573786.tif 000020
【図２０】
0005573786.tif 000021
【図２１】
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【図２２】
0005573786.tif 000023
【図２３】
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【図２４】
0005573786.tif 000025
【図２５】
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【図２６】
0005573786.tif 000027
【図２７】
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【図２８】
0005573786.tif 000029
【図２９】
0005573786.tif 000030
【図３０】
0005573786.tif 000031