(57)【特許請求の範囲】
【請求項１】
直列接続された複数のメモリセルがストリングを形成し、このストリングが複数個配置されたメモリセルアレイと、
前記メモリセルアレイから選択されたサンプルストリングを構成する各メモリセルをワード線により選択してデータを書き込む書き込み回路と、
前記サンプルストリングの各メモリセルに対する書き込み回数を前記ワード線毎に保持する記憶部と、
前記サンプルストリング以外のストリングの各メモリセルをワード線より選択してデータを書き込むとき、前記記憶部より前記選択されたワード線に対応する書き込み回数に基づき、初期の書き込み電圧を生成する電圧生成部と
を具備したことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記書き込み回路は、メモリセルの閾値電圧がベリファイ電圧に達していない場合、書き込み電圧をステップアップするとともに、書き込み回数を更新して書き込み動作を実行することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記書き込み回路は、ベリファイ電圧を越えたメモリセルの数が規定値より少ない場合、書き込み電圧をステップアップするとともに、書き込み回数を更新して書き込み動作を実行することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記ストリングは、半導体基板上に活性層を共有して複数のメモリセルが積層されて形成されていることを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記ストリングは、半導体基板上に第１の活性層を共有して複数のメモリセルが積層された第１の部分と、前記半導体基板上に第２の活性層を共有して複数のメモリセルが積層された第２の部分と、前記半導体基板内に設けられ、前記第１、第２の活性層を電気的に接続する第３の部分とを具備することを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項６】
前記記憶部は、ＬＩＦＯ（Last In First Out）の記憶部により構成されることを特徴とする請求項５記載の不揮発性半導体記憶装置。
【請求項７】
前記記憶部は、FＩＦＯ（First In First Out）の記憶部により構成されることを特徴とする請求項４記載の不揮発性半導体記憶装置。
【請求項８】
前記複数のメモリセルのそれぞれは、２ビット以上のデータを記憶し、前記記憶部は、前記メモリセル毎に、第１のビットの書き込み回数を記憶することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項９】
前記電圧生成部は、第２のビットのデータを書き込むとき、前記記憶部に記憶された前記第１のビットの書き込み回数に基づき、第２のビットのデータを書き込むためのイニシャル書き込み電圧を生成することを特徴とする請求項８記載の不揮発性半導体記憶装置。
【請求項１０】
前記複数のメモリセルのそれぞれは、２ビット以上のデータを記憶し、前記記憶部は、サンプルストリングに接続されたメモリセルに設定される複数の閾値電圧毎の書き込み回数を記憶することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項１１】
前記電圧生成部は、前記サンプルストリング以外のストリングに接続されたメモリセルにデータを書き込むとき、前記記憶部に記憶された前記閾値電圧毎の書き込み回数に基づき、設定すべき閾値電圧のイニシャル書き込み電圧を生成することを特徴とする請求項１０記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、積層型のメモリセル構造を有する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、ＮＡＮＤフラッシュメモリのビット密度を向上するためのアプローチとして、メモリセルを積層した積層型ＮＡＮＤフラッシュメモリ、いわゆるＢｉＣＳ（Bit-Cost Scalable）メモリが提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１０２７５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、積層型メモリの書き込み動作を高速化することが可能な不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態によれば、積層型のメモリセル構造を有する不揮発性半導体記憶装置であって、半導体基板上に、複数のメモリセルを積層してなるストリングを複数個配置したメモリセルアレイと、前記メモリセルアレイの任意のストリングをサンプルストリングとして選択し、該選択したサンプルストリングに対してデータの書き込みを行う手段と、前記サンプルストリングの各メモリセルに対する書き込みパルス数をレイヤー毎に保持する書き込みパルス数記憶部と、前記記憶部に記憶されたレイヤー毎の書き込みパルス数を同一レイヤーの他のストリングのメモリセルの書き込み電圧の初期値に反映させる手段と、を具備している。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係わる不揮発性半導体記憶装置を示す回路構成図。
【図２】図１に示す不揮発性半導体記憶装置の素子構造の一例を示す斜視図。
【図３】図１に示す不揮発性半導体記憶装置の２つのＮＡＮＤストリングの構造を模式的に示す断面図。
【図４】図４（ａ）は、図１に示す不揮発性半導体記憶装置の１つのＮＡＮＤストリングの構造を示す断面図、図４（ｂ）は、図４（ａ）の一部を拡大して示す図。
【図５】第１の実施形態に係わる不揮発性半導体記憶装置の動作を示すフローチャート図。
【図６】第１の実施形態に係わる書き込み電圧ＶPGM の変化を示す図。
【図７】１つのチップ内に配置された複数のメモリブロックの例を示す図。
【図８】第１の実施形態の変形例を示すフローチャート。
【図９】第２の実施形態に係わる不揮発性半導体記憶装置の１つのＮＡＮＤセルストリングの構造を模式的に示す断面図。
【図１０】第２の実施形態に係る書き込み動作を説明するために示す模式図。
【図１１】第２の実施形態に係る書き込み動作の別の例を説明するために示す模式図。
【図１２】第３の実施形態に係わり、多値メモリの書き込みにおける閾値電圧の変化を示す模式図。
【図１３】第４の実施形態に係わり、多値メモリの書き込みにおける閾値電圧の変化を示す模式図。
【発明を実施するための形態】
【０００７】
以下、実施の形態について、図面を参照して説明する。全図面において、同一部分には同一符号を付している。
【０００８】
（第１の実施形態）
［本実施形態の経緯］
ＢｉＣＳメモリは、１回のリソグラフィ工程で多層を一括形成することによって、従来の３次元メモリよりも圧倒的に加工コストを低く抑えることができる。一方で、活性層ＡＡであるシリコン柱が深さ方向に沿って径が細くなっているため、最上層のセルと最下層のセルとで書き込み特性が異なる。そのため、レイヤー毎に書き込みパルスの印加回数が異なることが考えられ、レイヤー毎に書き込みパフォーマンスが大きく異なる可能性がある。さらに、容量を大きくするためにチップ面積を大きくすると、面内方向のばらつきが生じる可能性もある。
【０００９】
また、書き込みパルスが多く印加される層には、ストレスが集中する。このため、書き込み、消去を繰り返すうちに、そのページから書き込み不良などが起こる可能性がある。１ページでも不良が発生すると、そのページを含むブロックはバッドブロックとなるため、ブロックの寿命を縮めることとなる。
【００１０】
このため、本実施形態は、メモリセルに対する書き込み動作を工夫し、バッドブロックの発生頻度を低減しつつ、書き込み動作を高速化する半導体記憶装置を提供する。
【００１１】
ＢｉＣＳメモリにおいて、深さ方向に異なるレイヤーに配置されたメモリセル同士では、それぞれのメモリセルの特性は異なるが、同一レイヤーに配置されたメモリセル同士では、それぞれのメモリセルの特性が揃っていると考えられる。さらに、大容量のメモリであっても、同一ブロック内の複数のメモリセルは、面方向のばらつきが少ないと考えられる。
【００１２】
そこで、本実施形態は、あるサンプルストリングのレイヤー毎の書き込み特性を反映する指標（例えば、書き込みパルスの印加回数）を保持する。サンプルストリングのあるレイヤーの上記指標を、その他のストリングの同一レイヤーのページを書き込む際の書き込み動作に反映させる。尚、サンプルストリングは、必ずしも専用のストリングを意味するものではなく、例えば電源が投入された後、最初に指定された書き込むべきストリングとしてもよい。
【００１３】
［不揮発性半導体記憶装置の構成］
図１は、第１の実施形態に係わる３次元積層型不揮発性半導体記憶装置の一例を示している。
【００１４】
本実施形態の３次元積層型不揮発性半導体記憶装置は、ＢｉＣＳフラッシュメモリ１０と、メモリコントローラ（外部コントローラともいう）２０とを有する。
【００１５】
＜ＢｉＣＳフラッシュメモリ＞
ＢｉＣＳフラッシュメモリ１０は、メモリセルアレイ１１、センスアンプ１２、カラムデコーダ１３、ロウデコーダ１４、電圧生成回路１６、パワーオンリセット検出回路１７、ロウアドレスバッファ１８、入出力バッファ１９、制御回路（内部コントローラともいう）３０、を備える。
【００１６】
＜＜メモリセルアレイ＞＞
図２乃至図４は、本実施形態のメモリセルアレイ１１の構成（斜視図、断面図）を示している。
【００１７】
メモリセルアレイ１１は、複数のブロックを有している。図２は、説明の便宜上、２つのブロックＢＫ<i>，ＢＫ<i+1> のみを示している。データの消去動作は、例えばブロック毎に行われる。なお、ブロックを一般的に示す場合には、ブロックＢＫと記す。
【００１８】
図２に示すように、各ブロックは、ソース拡散層４２、ソース拡散層４２の上方に形成された導電層としてのソース側セレクトゲート線ＳＧＳ、ＷＬ<0> 〜ＷＬ<3> 、ドレイン側セレクトゲート線ＳＧＤ、及び活性層ＡＡなどを有し、複数のＮＡＮＤストリングを構成する。
【００１９】
図示せぬ半導体基板内に形成されるソース拡散層４２は、例えば同一プレーン内の全ブロックＢＫに共通に設けられる。ソース拡散層４２は、コンタクトプラグＰＳＬを介して、ソース線ＳＬ・Ｍ１に接続される。
【００２０】
また、ソース拡散層４２上には、例えば、導電性ポリシリコンを材料とする３つ以上の導電層が図示せぬ層間絶縁膜を介して積層される。図２において、この導電層は、層間絶縁膜を介して６層積層される。各導電膜は、最下層に位置するソース側セレクトゲート線（第２セレクトゲート線）ＳＧＳと、最上層に位置するドレイン側セレクトゲート線（第１セレクトゲート線）ＳＧＤ<0> 〜ＳＧＤ<5>、及びソース側セレクトゲート線ＳＧＳとドレイン側セレクトゲート線ＳＧＤの間に配置されたワード線ＷＬ<0> 〜ＷＬ<3> を構成する。
【００２１】
最上層のドレイン側セレクトゲート線ＳＧＤ<0> 〜ＳＧＤ<5> を除く残りの５つの導電層は、１つのブロックＢＫ内でそれぞれプレート状に形成される。また、６つの導電層の図示ｘ方向（半導体基板の表面と平行方向）の端部は、各々の導電層にコンタクトを接触可能とするため、階段状に形成される。例えばワード線ＷＬ<0> は、ソース側セレクトゲート線ＳＧＳの上方に形成されるが、ソース側セレクトゲート線ＳＧＳにコンタクトを接触可能とするため、ソース側セレクトゲート線ＳＧＳの端部の上方には形成されていない。即ち、ワード線ＷＬ<0> は、ソース側セレクトゲート線ＳＧＳよりもｘ方向の幅が短く形成される。同様に、ワード線ＷＬ<1> は、ワード線ＷＬ<2> よりもｘ方向の幅が短く形成され、ワード線ＷＬ<2> は、ワード線ＷＬ<3> よりもｘ方向の幅が短く形成され、ワード線ＷＬ<3> は、ドレイン側セレクトゲート線ＳＧＤよりもｘ方向の幅が短く形成される。
【００２２】
最上層のドレイン側セレクトゲート線ＳＧＤＳＧＤ<0> 〜ＳＧＤ<5>は、それぞれ棒状に形成される。図２に示すように、ドレイン側セレクトゲート線ＳＧＤＳＧＤ<0> 〜ＳＧＤ<5>は、ｙ方向に間隔をおいてｘ方向に延びる。
【００２３】
＜＜活性層＞＞
図２に示すように、複数の活性層（アクティブエリア）ＡＡは、柱状に形成されており、図示ｚ方向（半導体基板の表面に対して垂直方向）にソース拡散層４２からソース側セレクトゲート線ＳＧＳ、ワード線ＷＬ<0> 〜ＷＬ<3>、及びドレイン側セレクトゲート線ＳＧＤ<0> 〜ＳＧＤ<5>をそれぞれ貫通するように形成される。複数の活性層ＡＡの上端は、ｙ方向に延びる複数のビット線ＢＬ<0> 〜ＢＬ<m> にそれぞれ接続されている。
【００２４】
また、ソース側セレクトゲート線ＳＧＳは、コンタクトプラグＰSGS を介して、ｘ方向に延びる引き出し線ＳＧＳ−Ｍ１に接続され、ワード線ＷＬ<0> 〜ＷＬ<3> は、それぞれ、コンタクトプラグＰWL<0>〜ＰWL<3> を介して、ｘ方向に延びる引き出し線ＷＬ<0>・Ｍ１〜ＷＬ<3>・Ｍ１に接続される。
【００２５】
さらに、ドレイン側セレクトゲート線ＳＧＤ<0> 〜ＳＧＤ<5> は、それぞれ、コンタクトプラグＰSGD<0>〜ＰSGD<5> を介して、ｘ方向に延びる引き出し線ＳＧＤ<0>・Ｍ１〜ＳＧＤ<5>・Ｍ１に接続される。
【００２６】
複数のビット線ＢＬ<0> 〜ＢＬ<m> 及び引き出し線ＳＧＳ・Ｍ１，ＷＬ<0>・Ｍ１，ＷＬ<1>・Ｍ１〜ＷＬ<3>・Ｍ１，ＳＧＤ<0>・Ｍ１〜ＳＧＤ<5>・Ｍ１は、例えば金属配線により構成される。
【００２７】
図３は、図２のうちＮＡＮＤストリングの断面図を示す。ＮＡＮＤストリングは、ワード線ＷＬ０〜ＷＬ３に接続された複数のメモリセルと、ソース側セレクトゲート線ＳＧＳに接続されるソース側選択ゲートトランジスタと、ドレイン側セレクトゲート線ＳＧＤに接続されるドレイン側選択トランジスタとを有する。図３では例示として２つのＮＡＮＤストリングのみを示しているが、図２に示すようなブロックＢＫには、ＮＡＮＤストリングが例えば１２個設けられている。
【００２８】
図４（ａ）は、１つのＮＡＮＤストリングの構造を詳細に示す断面図であり、図４（ｂ）は、図４（ａ）の一部を拡大して示している。
【００２９】
図４（ａ）に示すように、半導体基板４１の表面に対して垂直方向に柱状に形成された活性層ＡＡとワード線ＷＬ<0> 〜ＷＬ<3> との交差部分にメモリセルＭＣがそれぞれ形成される。また、活性層ＡＡとソース側セレクトゲート線ＳＧＳとの交差部分にソース側選択ゲートトランジスタＳＴが形成され、活性層ＡＡとドレイン側セレクトゲート線ＳＧＤとの交差部分にドレイン側選択ゲートトランジスタＳＴが形成される。
【００３０】
メモリセルＭＣは、例えばＭＯＮＯＳ構造を有する。ここでＭＯＮＯＳ構造とは、電荷蓄積層がＳｉＮ等の窒化物などの絶縁体により構成されるメモリセル構造である。メモリセルＭＣの構造は、ＭＯＮＯＳ構造に限定されることなく、他の構造であってもよい。
【００３１】
すなわち、図４（ｂ）に示すように、メモリセルＭＣは、電荷蓄積層４４が、例えば２つの絶縁膜４３、４５に挟まれたＯＮＯ（Oxide-Nitride-Oxide）構造とされる。電荷蓄積層４４と活性層ＡＡとの間に絶縁膜４３が介在される。絶縁膜４３は、データの書き込み時、トンネル絶縁膜として機能し、データの保持時、電荷が活性層ＡＡにリークすることを防止する。電荷蓄積層４４と制御ゲート４６との間には、ブロック絶縁膜４５が介在される。ブロック絶縁膜４５は、電荷蓄積層４４に捕獲された電荷が制御ゲート４６にリークすることを防止する。制御ゲート４６、４６は、ワード線ＷＬ<3>、ＷＬ<2>にそれぞれ接続される。制御ゲート４６、４６の相互間には、層間絶縁膜４７が形成されている。
【００３２】
なお、メモリセルＭＣは、ブロック絶縁膜４５を持たないＭＮＯＳ構造とすることも可能である。
【００３３】
選択トランジスタＳＴは、例えばメモリセルＭＣと同一構造を有する。但し、活性層ＡＡとソース線側セレクトゲート線ＳＧＳとの間に介在する選択トランジスタＳＴのゲート絶縁膜は、メモリセルＭＣと異なる構造、即ち、電荷蓄積層４４を持たない構造、例えば、シリコン酸化膜の単一膜としてもよい。
【００３４】
１つのワード線ＷＬを共有する各ＮＡＮＤストリング内のメモリセルＭＣの集合は、データの読み出し及び書き込み単位としてのページを構成する。また、複数のワード線ＷＬを共有する複数のＮＡＮＤストリングの集合は、データ消去の単位としてのブロックを構成する。
【００３５】
＜＜センスアンプ及びカラムアドレスバッファ／カラムデコーダ＞＞
図１に示すように、センスアンプ１２は、ビット線ＢＬを介してメモリセルアレイ１１内のメモリセルに接続されるとともに、カラムアドレスバッファを兼用するカラムデコーダ１３に接続されている。センスアンプ１２は、データ読み出し時に、メモリセルアレイ１１のデータをページ単位で読み出し、データ書き込み時に、メモリセルアレイ１１にデータをページ単位で書き込む。
【００３６】
さらに、センスアンプ１２は、各ビット線に対応して図示せぬ複数個のデータラッチ回路を有している。これらデータラッチ回路は、例えば１つのメモリセルに２ビットのデータを記憶するＭＬＣ（Multi Level Cell）の場合、３つのデータラッチ回路を有する。
【００３７】
カラムデコーダ１３は、後述するようにロウアドレスバッファ１８を介して入力されるカラムアドレス信号をデコードし、ビット線ＢＬのいずれかを選択する選択信号をセンスアンプ１２に出力する。また、センスアンプ１２により読み出されたデータを入出力バッファ１９に供給する。
【００３８】
＜＜ロウデコーダ＞＞
ロウデコーダ１４は、ロウアドレスバッファ１８を介して入力されるロウアドレス信号をデコードし、メモリセルアレイ１１のワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳを選択して駆動する。
【００３９】
なお、本実施形態のＢｉＣＳフラッシュメモリ１０には、外部入出力端子Ｉ／Ｏ（図示略）が設けられており、この外部入出力端子Ｉ／Ｏを介して入出力バッファ１９とメモリコントローラ２０との間でデータが授受される。外部入出力端子Ｉ／Ｏを介して入力されたアドレス信号は、ロウアドレスバッファ１８を介してロウデコーダ１４及びカラムデコーダ１３に出力される。
【００４０】
＜＜パワーオンリセット回路＞＞
パワーオンリセット回路１７は、制御回路１５に接続される。パワーオンリセット回路１７は、電源の投入を検出し、制御回路３０に検知信号を出力する。
【００４１】
＜＜制御回路＞＞
制御回路３０は、パワーオンリセット回路１７から入力されるパワーオン検知信号を受けて、自動的に初期化動作を行う。制御回路３０は、メモリコントローラ２０から供給される各種外部制御信号（書き込みイネーブル信号ＷＥn、読み出しイネーブル信号ＲＥn、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ等）と、コマンドＣＭＤに基づき、メモリセルアレイ１１に対する書き込み動作、消去動作、及び読み出し動作を制御する。
【００４２】
さらに、制御回路３０は、レジスタ３１、メモリ３２、及び演算回路３３を有している。レジスタ３１は、サンプルストリングのレイヤー毎の書き込み特性を反映する指標を保持する。例えば、指標として各ワード線ＷＬに対する書き込みパルスの印加回数を保持する。メモリ３２は、初期の書き込み電圧であるイニシャルＶPGM を記憶する。演算回路３３は、レジスタ３１に保持された指標及びメモリ３２に記憶されたイニシャルＶPGMに基づき、最適な書き込み電圧ＶPGM を演算する。
【００４３】
＜＜電圧生成回路＞＞
電圧発生回路１６は、制御回路３０により制御された書き込み、消去及び読み出しの動作に必要な各種電圧を発生するものであり、電源電圧より高い電圧を発生するため、昇圧回路を備えている。この電圧発生回路１６は、制御回路３０の演算回路３３と接続されており、演算回路３３の演算結果に基づいて電圧を生成する。
【００４４】
尚、主としてセンスアンプ１２、カラムデコーダ１３、ロウデコーダ１４、電圧生成回路１６は、書き込み手段、及び読み出し手段を構成している。
【００４５】
＜メモリコンロトーラ＞
メモリコンロトーラ２０は、ＢｉＣＳフラッシュメモリ１０との間でコマンド、データ、アドレスなどの授受を行う。
【００４６】
［不揮発性半導体記憶装置の動作］
上記３次元構造のＮＡＮＤストリングの特徴の一つは、ドレイン側セレクトゲート線ＳＧＤ<5>が、柱状の活性層ＡＡの側面を取り囲む構造を有している点にある。このため、例えば複数の活性層ＡＡを細くし、半導体基板４１上により多くの活性層ＡＡを形成して大容量化を図った場合においても、ＮＡＮＤストリングを構成する選択トランジスタの駆動力を十分に確保することができる。
【００４７】
活性層ＡＡとしてのシリコン柱の径は、半導体基板４１に近づくに従って細くなっている。このため、例えば活性層ＡＡの上方に位置するメモリセルと活性層ＡＡの下方に位置するメモリセルに同じ閾値電圧を設定する場合において、上方のメモリセルと下方のメモリセルとで書き込み回数が異なることがある。このため、本実施形態は、書き込み電圧を次のように制御している。
【００４８】
図５は、本実施形態の不揮発性半導体記憶装置の書き込み動作を示している。尚、説明を簡単化するため、図３、図４（ａ）に示すように、ワード線がＷＬ０からＷＬ３までの４本により構成され、４つのメモリセルが積層されている場合について説明する。また、サンプルストリングのレイヤー毎の書き込み特性を反映する指標として、書き込みパルスの印加回数を例に説明する。
【００４９】
本実施形態において、メモリセルにデータを書き込む場合、複数のＮＡＮＤストリングの中からサンプルストリングとして１つのＮＡＮＤストリングが選択され、このＮＡＮＤストリングの各メモリセルに所定の閾値電圧を設定する場合に必要な書き込み回数（書き込みパルスの印加回数）が計数され、この計数値がレジスタ３１に保持される。したがって、レジスタ３１には、ＮＡＮＤストリングのワード線毎にメモリセルの書き込み回数が保持される。この後、サンプルストリング以外のＮＡＮＤストリングのメモリセルにデータを書き込む場合、書き込み対象のメモリセルと同一のワード線により選択されるサンプルストリングのメモリセルに対応する計数値がレジスタ３１から読み出され、この計数値に基づき書き込み電圧が補正される。具体的には、次のように実行される。
【００５０】
メモリコントローラ２０から、例えばサンプルストリングの書き込みコマンドが発行された場合、このコマンドに基づき、ロウデコーダ５２及びカラムデコーダ５３により、複数のストリングの中からサンプルストリングとして１つのＮＡＮＤストリングが選択される（ステップＳ１）。
【００５１】
この後、制御回路３０において、ワード線ＷＬｎを選択するためのパラメータ“ｎ”が、ｎ＝０に初期設定され（ステップＳ２）、書き込み回数を計数するためのパラメータ“WLn loop#”が、WLn loop#＝０に初期設定される（ステップＳ３）。
【００５２】
この状態において、電圧生成回路１６により書き込み電圧ＶPGM が初期値に設定される（ステップＳ４）。
【００５３】
次いで、制御回路３０は、選択されたサンプルストリングのワード線ＷＬ＜０＞に、電圧生成回路１６により生成された書き込み電圧ＶPGM を印加する（ステップＳ５）。このとき、センスアンプ１２を介してサンプルストリングに接続されたビット線ＢＬに例えば０Ｖが印加され、サンプルストリングの活性層ＡＡが０Ｖに設定される。このため、ワード線ＷＬ＜０＞により選択されたメモリセルの電荷蓄積層に電荷が注入される。
【００５４】
書き込み電圧ＶPGM の印加後、ワード線ＷＬ＜０＞に接続されたメモリセルの閾値電圧が所定の閾値電圧に達したかどうかベリファイされる（ステップＳ６、Ｓ７）。尚、計数取得のためのベリファイレベルは、通常の書き込み動作の場合とベリファイレベルと同じ値である必要はない。すなわち、電圧生成回路１６によりベリファイ電圧が生成され、このベリファイ電圧がワード線ＷＬ＜０＞に印加され、メモリセルの閾値電圧がベリファイ電圧に達したかどうかセンスアンプ１２を用いてベリファイされる。この結果、メモリセルの閾値電圧がベリファイ電圧に達していない、すなわち、ベリファイがＮＧである場合、書き込み電圧がステップアップされ、ステップＳ４からステップＳ６までの動作が繰り返される。
【００５５】
具体的には、ワード線ＷＬ＜０＞に接続されたメモリセルのベリファイがＮＧと判定された場合、書き込みパルスの印加回数（WLn loop#）がカウントアップされる（WLn loop#＝WLn loop#＋１）（ステップＳ８）。
【００５６】
この後、電圧生成回路１６により、書き込み電圧ＶPGMがΔＶPGM だけステップアップされ、このステップアップされた電圧が、新たな書き込み電圧として設定される（ステップＳ９）。
【００５７】
この新たな書き込み電圧がワード線ＷＬ＜０＞に接続されたメモリセルに印加され、（ステップＳ４）、この後、ベリファイ動作が行われる（ステップＳ６、Ｓ７）。このベリファイ動作により、ベリファイがＮＧと判別されるたびに、上記書き込み電圧ＶPGMがΔＶPGMずつステップアップされ、メモリセルの書き込みベリファイ動作が繰り返される（ステップＳ７、Ｓ８、Ｓ９、Ｓ５、Ｓ６）。
【００５８】
一方、ステップＳ７において、ベリファイがＯＫと判定された場合、ワード線ＷＬ＜０＞に接続されたメモリセルの書き込み回数（WLn loop#）が制御回路３０のレジスタ３１に保持される（ステップＳ１０）。
【００５９】
次に、サンプルストリングの全てのワード線に対する書き込みが終了したかが判別され（ステップＳ１１）、終了していない場合、ｎ＝ｎ＋１として（ステップＳ１２）、次のワード線ＷＬ＜１＞に接続されたメモリセルに対して上記と同様の動作が実行される。
【００６０】
このようにして、サンプルストリングのワード線ＷＬ＜０＞〜ＷＬ＜３＞の各々に接続されたメモリセルに書き込んだ際の書き込み回数（WLn loop#）が、制御回路３０のレジスタ３１に保持される。つまり、レジスタ３１は、ワード線ＷＬ＜０＞〜ＷＬ＜３＞毎（レイヤー毎）の書き込みが完了するまでの書き込み電圧の印加回数（WLn loop#）を記憶している。
【００６１】
上記ステップ１１において、ｎ≧３の条件を満足したと判断された場合、サンプルストリング以外のＮＡＮＤストリングのメモリセルに書き込みが行われる場合、レジスタ３１及びメモリ３２に格納された情報が利用される（ステップＳ１３）。
【００６２】
すなわち、メモリコントローラ２０から出力されたコマンドにより、サンプルストリング以外のＮＡＮＤストリングのメモリセルに対する書き込みが指示された場合、制御回路３０は、指示されたメモリセルが接続されるワード線ＷＬに対応する書き込み回数（WLn loop#）をレジスタ３１から読み出し、演算回路３３に供給する。さらに、制御回路３０は、メモリ３２に記憶された書き込み電圧ＶPGM の初期値を演算回路３３に供給する。演算回路３３は、供給された書き込み回数（WLn loop#）及び書き込み電圧ＶPGM の初期値基づいて、指定されたメモリセルに最適な書き込み電圧ＶPGM を演算する。この演算された書き込み電圧ＶPGMは、電圧生成回路１６に供給される。このため、電圧生成回路１６は、指定されたメモリセルに最適な書き込み電圧ＶPGM を生成することができる。この電圧生成回路１６により生成された書き込み電圧ＶPGMにより、サンプルストリング以外の指定されたＮＡＮＤストリングのメモリセルにデータが書き込まれる。
【００６３】
サンプルストリング以外のストリングのワード線ＷＬｎ（ｎ＝１〜３）に接続されたメモリセルに対する最適なイニシャル書き込み電圧（WLn Initial VPGM）は、次式で表される。
【００６４】
WLn Initial ＶPGM =(Initial ＶPGM )+{(WLn loop#) - Wm + 1} ×ΔＶPGM 
ここで、Initial ＶPGM は、各ワード線に共通のイニシャル書き込み電圧、WLn loop#は、サンプルストリングのワード線ＷＬnに接続されたメモリセルの書き込み回数、Wm は、サンプルストリング以外のストリングに配置されたメモリセルに期待する書き込み回数（必要な書き込み回数）、ΔＶPGM は、書き込み電圧の増加分（ステップアップ電圧）である。この式が演算回路３３により演算され、最適なイニシャル書き込み電圧が求められる。
【００６５】
図６は、書き込み時におけるＶPGM の変化を示す図である。例えば、サンプルストリングのＷＬ０に接続されたメモリセルの書き込みにおいて、書き込み電圧 ＶPGM の初期値が１０Ｖ、ΔＶPGM が１Ｖである場合、書き込み回数WLn loop#が１０回で、書き込み電圧ＶPGM が２０Ｖに達するとする。
【００６６】
この場合において、サンプルストリング以外のストリングの例えばワード線ＷＬ０に接続されたメモリセルの最適なイニシャル書き込み電圧WL0 Initial ＶPGM は、上式を用いて次のように演算される。ここで、期待する書き込み回数Wm を、例えば５回とする。
【００６７】
WL0 Initial ＶPGM ＝１０Ｖ＋（１０−５＋１）×１Ｖ＝１６Ｖ
上式において、５回の書き込みで書き込みを完了するためには、（１０−５）回となるが、この場合、WL0 Initial ＶPGM ＝１５Ｖから書き込みを始めることとなり、６回目の書き込みによりＶPGM が２０Ｖに達することとなる。このため、５回の書き込みで書き込みを完了させるため、“＋１”し、WL0 Initial ＶPGM ＝１６Ｖから書き込みを開始している。
【００６８】
尚、メモリセル特性のばらつきがあっても、上記の式で求めた値に基づき補正したWLn Initial ＶPGMを求めて適用することで、レイヤー毎のメモリセルの書き込み特性を揃えることが可能である。
【００６９】
ワード線ＷＬ０以降のセルについても同様に、必要な書き込み回数、実際の書き込み回数、サンプルストリングの書き込み電圧ＶPGM 、及びΔＶPGM に基づいて、最適なイニシャル書き込み電圧 WLn Initial ＶPGM を演算することができる。
【００７０】
このようにサンプルストリングのワード線（レイヤー）毎に書き込み回数を求めることにより、サンプルストリング以外のストリングの書き込みを行う際、レイヤー毎に最適なイニシャル書き込み電圧 WLn Initial ＶPGM を設定することができる。
【００７１】
ここで、図７に示すように、ＮＡＮＤフラッシュメモリは、１つのチップ７０内に複数のブロック７１を有しており、同一ブロック内の同じレイヤーであれば、特性があまり変わらないと考えられる。従って、サンプルストリングの書き込みで得られた情報を同じブロックの同じレイヤーのセルの書き込みに用いることは極めて有効である。また、異なるブロックのメモリセルは、同じレイヤーであっても特性が異なると考えられる。従って、ブロック毎にサンプルストリングを選択し、レイヤー毎の書き込み回数を求めるようにすればよい。
【００７２】
また、サンプルストリング内のメモリセルの書き込み回数をレジスタ３１に保持させる動作は、書き込み動作の開始前に限定されるものではなく、不揮発性半導体記憶装置の電源投入時、又は所定の周期毎に行ってもよい。
【００７３】
さらに、書き込み回数を、例えばメモリセルアレイ１１のＮＡＮＤストリングに記憶させることも可能である。この場合、不揮発性半導体記憶装置の製造後のテスト時に、上記動作を行って書き込み回数を記憶させたり、定期的にサンプルストリングの書き込みコマンドを発行して、書き込み回数を更新したりするように構成することも可能である。
【００７４】
［第１の実施形態の効果］
第１の実施形態によれば、ＢｉＣＳメモリを用いた不揮発性半導体記憶装置において、サンプルストリングのレイヤー毎の書き込み回数（パルス数）をレジスタ３１に保持し、この保持された書き込み回数をその他のＮＡＮＤストリングの同一レイヤーのメモリセルの書き込みの際に、書き込み電圧の初期値に反映させている。このため、各レイヤーのメモリセルに対して最適なイニシャル書き込み電圧を設定することが可能になる。従って、レイヤー毎のメモリセルの書き込み特性を揃えることが可能であるとともに、書き込みパルスの数、及びベリファイ回数を削減でき、書き込み速度を高速化することが可能である。
【００７５】
また、ＢｉＣＳなどの３次元構造のＮＡＮＤフラッシュメモリは、平面構造のＮＡＮＤフラッシュメモリよりもプログラムディスターブに弱いことが考えられる。しかし、本実施形態によれば、書き込みパルスを削減することが可能であるため、プログラムディスターブを改善でき、チップの信頼性を向上することが可能である。
【００７６】
［変形例］
図８は、第１の実施形態の変形例を示すものであり、図８において、図５と同一部分には、同一符号を付し、異なる部分についてのみ説明する。
【００７７】
第１の実施形態は、サンプルストリングのｎ番目のワード線ＷＬに接続されたメモリセルをプログラムした後ベリファイし、ベリファイが完了したかどうかを判別し、ベリファイが完了していない場合、書き込み電圧ＶPGMをステップアップして再書き込みを行い、ベリファイが完了するまでこの動作を繰り返し、書き込み回数をカウントした。
【００７８】
これに対して、変形例は、ベリファイＯＫとなったメモリセルの数を計数し、このセル数が規定値以上となるまで、書き込み電圧ＶPGMをステップアップして書き込みが繰り返され、この書き込み回数WLn loop#が計数される。
【００７９】
すなわち、図８に示すように、選択されたブロックＢＫ内の選択されたサンプルストリングのｎ番目のワード線ＷＬに書き込み電圧ＶPGM が印加された後（ステップＳ５）、制御回路３０は、ｎ番目のワード線ＷＬに接続されたメモリセルの閾値電圧が基準値以上かどうかを判別する（ステップＳ６）。この後、基準値を超えたセルの数が規定値以上かどうか判別される（ステップＳ７）。この判別の結果、セルの数が規定値に達していない場合、セルの数が規定値以上となるまで、ステップＳ４からステップＳ６までの動作が繰り返される。
【００８０】
すなわち、ステップＳ７において、ｎ番目のワード線ＷＬに接続されたメモリセルの閾値電圧が基準値を超えないと判定された場合、書き込み回数がカウントアップされる（WLn loop#＝WLn loop#＋１）（ステップＳ８）。この後、書き込み電圧ＶPGMがΔＶPGM だけステップアップされる（ステップＳ９）。このステップアップされた書き込み電圧がｎ番目のワード線ＷＬに接続されたメモリセルに印加される（ステップＳ５）。この動作が、ステップＳ７で、ｎ番目のワード線ＷＬに接続されたメモリセルの閾値電圧が基準値を超えないと判別されるたびに繰り返される。
【００８１】
一方、ステップＳ７において、閾値電圧が基準値以上となったセルの数が規定値以上となったと判定された場合、ｎ番目のワード線ＷＬに接続されたメモリセルの書き込み回数（WLn loop#）が制御回路３０のレジスタ３１に保持される（ステップＳ１０）。
【００８２】
以後、第１の実施形態と同様の動作により、書き込み制御回路３０のレジスタ３１に、サンプルストリングのワード線ＷＬ０〜ＷＬ３の各々に接続されたセルに書き込んだ際の書き込み回数（WLn loop#）が保持される。また、サンプルストリング以外のストリングのセルに書き込みが行われる場合、レジスタ３１及びメモリ３２に格納された情報を用いて、レイヤー毎に最適な書き込み電圧ＶPGM が演算され、この演算された最適な書き込み電圧ＶPGMを用いて、サンプルストリング以外のストリングのセルが書き込まれる。
【００８３】
上記変形例によっても第１の実施形態と同様の効果を得ることができる。しかも、本変形例によれば、閾値電圧が基準値以上となったセルの数が規定値以上となった場合書き込み動作を終了しているため、全てのメモリセルのベリファイ完了を判別する場合に比べて書き込み及びベリファイ動作を高速化することが可能であり、記憶容量の大きなＢｉＣＳメモリにおいて有効である。
【００８４】
［第２の実施形態］
上記第１の実施形態は、ＢｉＣＳタイプのメモリセルについて説明した。これに対して、第２の実施形態は、例えば図９に示すような４層のワード線ＷＬ０〜ＷＬ３、ＷＬ４〜ＷＬ７を持つ、ｐ−ＢｉＣＳに適用した場合について示している。ここで、ｐ−ＢｉＣＳは、隣接する２つのＮＡＮＤストリングの活性層の最下部を導電層により構成されたパイプＰ１で接続することにより、ワード線ＷＬ０からＷＬ７までのセルを１つのＮＡＮＤストリングとして用いるものである。このｐ−ＢｉＣＳにおいて、セレクトゲート線ＳＧＤ、ＳＧＳは、２つの活性層の上部に設けられている。すなわち、セレクトゲート線ＳＧＤは、ワード線ＷＬ０の上方に形成され、セレクトゲート線ＳＧＳは、ワード線ＷＬ７の上方に形成されている。セレクトゲート線ＳＧＤが設けられた活性層の最上部は、ビット線に接続され、セレクトゲート線ＳＧＳが設けられた活性層の最上部はセルソースに接続されている。
【００８５】
一方の活性層は、ワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３を順に貫通し、他方の活性層は、ワード線ＷＬ７，ＷＬ６，ＷＬ５，ＷＬ４を順に貫通している。このため、ワード線ＷＬ０とＷＬ７、ワード線ＷＬ１とＷＬ６、ワード線ＷＬ２とＷＬ５、ワード線ＷＬ３とＷＬ４の書き込み特性は近いと考えられる。
【００８６】
そこで、第２の実施形態は、ワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３を用いて、各メモリセルに所定の閾値電圧を設定する書き込み時の書き込み回数（パルス数）をそれぞれレジスタ３１に登録し、このレジスタ３１に登録した書き込み回数を用いて、ワード線ＷＬ７，ＷＬ６，ＷＬ５，ＷＬ４を用いた書き込み時のイニシャル書き込み電圧を生成している。
【００８７】
図１０は、ワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３により選択されるメモリセルの書き込み動作に対応してレジスタ３１に記録される書き込み回数WL0 loop#、WL1 loop#、WL2 loop#、WL3 loop#と、このレジスタ３１に記録された書き込み回数WL3 loop#、WL2 loop#、WL1 loop#、WL0 loop#を用いたワード線ＷＬ４，ＷＬ５，ＷＬ６，ＷＬ７により選択されるメモリセルの書き込み動作を概略的に示している。
【００８８】
このように、第２の実施形態は、ワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３により選択されるメモリセルの書き込み動作に対応してレジスタ３１に記録された書き込み回数WL0 loop#、WL1 loop#、WL2 loop#、WL3 loop#を、ワード線ＷＬ４，ＷＬ５，ＷＬ６，ＷＬ７の書き込みを行う際のイニシャル書き込み電圧に反映させている。つまり、ワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３により選択される各ページをサンプルページとし、各サンプルページに対応してレジスタ３１に記録された書き込み回数を、ワード線ＷＬ７，ＷＬ６，ＷＬ５，ＷＬ４により選択されるページのメモリセルを書き込む時のイニシャル書き込み電圧に反映させている。これにより、ワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３により選択されるメモリセルと、ワード線ＷＬ７，ＷＬ６，ＷＬ５，ＷＬ４により選択されるメモリセルの書き込み特性を一致させることが可能である。
【００８９】
次に、ワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３により選択されるサンプルページの書き込み回数を、ワード線ＷＬ７，ＷＬ６，ＷＬ５，ＷＬ４により選択されるページのイニシャル書き込み電圧に反映させるための動作について説明する。
【００９０】
例えば、ワード線ＷＬ０の書き込み回数が１０回であったとすると、ワード線ＷＬ７の書き込みも１０回程度の書き込みで完了すると考えられる。
【００９１】
そこで、例えば、ワード線ＷＬ７の期待する書き込み回数が５回であるとすると、ワード線ＷＬ７のイニシャル書き込み電圧は、ワード線ＷＬ０のイニシャル書き込み電圧から、ΔＶPGM を５回だけステップアップした電圧となる。
【００９２】
つまり、一般に、サンプルページのあるレイヤーの書き込み回数がｎ回である場合において、同一レイヤーの別ページをｍ回の書き込みで、書き込みを完了させようとする場合、同一レイヤーの別ページに印加されるイニシャル書き込み電圧は、サンプルページのイニシャル書き込み電圧からΔＶPGMを（ｎ−ｍ）回分ステップアップした電圧となる。
【００９３】
上記動作を行うため、レジスタ３１として、例えばＬＩＦＯ（Last In First Out）レジスタが用いられる。
【００９４】
図１０は、ＬＩＦＯ（Last In First Out）レジスタを用いた書き込み動作の例を示している。ＬＩＦＯレジスタには、ワード線ＷＬ０の書き込み動作後、その書き込み回数WL0 loop#が登録され、ワード線ＷＬ１，ＷＬ２，ＷＬ３の書き込み動作後、その書き込み回数WL1 loop#、WL2 loop#、WL3 loop#が順次登録される。このレジスタに登録された書き込み回数WL3 loop#、WL2 loop#、WL2 loop#、WL0 loop#は、ワード線ＷＬ４，ＷＬ５，ＷＬ６，ＷＬ７の書き込み電圧の初期値に反映させる。ＬＩＦＯを使用することにより、ワード線ＷＬ３の結果がワード線ＷＬ４に反映され、ワード線ＷＬ２の結果がワード線ＷＬ５に反映され、ワード線ＷＬ１の結果がワード線ＷＬ６に反映され、ワード線ＷＬ０の結果がワード線ＷＬ７に反映させることが可能になる。
【００９５】
また、第２の実施形態において、個々のストリング毎に上記の操作を行っても良いが、第１の実施形態のように、１個のＰ−ＢｉＣＳのワード線ＷＬ０〜ＷＬ３を含むストリングをサンプルストリングとし、その書き込み回数を他のストリングに反映させるようにしても良い。この場合、サンプルストリングのワード線ＷＬ０〜ＷＬ３の書き込み回数に基づき、同一ストリングのワード線ＷＬ４〜ＷＬ７及び他のストリングのワード線ＷＬ０〜ＷＬ７の書き込み電圧ＶPGM を最適に設定することができるため、第１の実施形態よりも更に書き込みパルスの削減と書き込み動作の高速化を図ることができる。
【００９６】
［第２の実施形態の変形例］
第２の実施形態は、ｐ−ＢｉＣＳではなく、ＢｉＣＳ構造に適用することも可能である。すなわち、図３に示す通常のＢｉＣＳ構造において、隣接する２つのＮＡＮＤストリングについて、第２の実施形態を適用することができる。この場合、１つのＮＡＮＤストリングのワード線ＷＬ０〜ＷＬ３が順次選択され、書き込み動作が行われる。この書き込み動作に伴い、ワード線毎の書き込み回数がレジスタに順次登録される。１つのＮＡＮＤストリングの書き込みが終わった場合、隣のＮＡＮＤストリングのワード線ＷＬ０〜ＷＬ３が順次選択され、書き込み動作が行われる。この場合、レジスタに登録された書き込み回数が順次読み出され、イニシャル書き込み電圧が生成される。
【００９７】
図１１は、第２の実施形態の変形例を示している。図１１に示すように、第２の実施形態の変形例の場合、レジスタとして、ＬＩＦＯの代わりにＦＩＦＯ（First In First Out）が用いられる。すなわち、１つのＮＡＮＤストリングのワード線ＷＬ０〜ＷＬ３が順次選択され、書き込み動作が行われるに従い、ワード線ＷＬ０〜ＷＬ３に対応して、書き込み回数WL0 loop#、WL1 loop#、WL2 loop#、WL3 loop#が、順次ＦＩＦＯに登録される。この後、隣のＮＡＮＤストリングのワード線ＷＬ０〜ＷＬ３が順次選択されるとき、ＦＩＦＯに登録された書き込み回数WL0 loop#、WL1 loop#、WL2 loop#、WL3 loop#が順次読み出され、これら書き込み回数WL0 loop#、WL1 loop#、WL2 loop#、WL3 loop#に基づき、イニシャル書き込み電圧が生成される。
【００９８】
この変形例によっても、第２の実施形態と同様の効果を得ることができる。
【００９９】
（第３の実施形態）
上記第１、第２の実施形態は、メモリセルに２値（１ビット）データを書き込む場合について説明した。これに対して、第３の実施形態は、メモリセルに３値以上（２ビット）以上のデータを書き込む多値（Multi Level）のＢｉＣＳメモリについて説明する。
【０１００】
図１２は、例えば２ビットのデータをメモリセルに書き込む例を示している。図１２に示すように、２ビットの場合、先ず下位ビットのデータが書き込まれる（lower page program）。この後、上位ビットのデータが書き込まれる（upper page program）。
【０１０１】
下位ビットの書き込みにおいて、下位ビットデータが“０”である場合、消去状態“Ｅ”から状態“ＬＭ”へ書き込まれる。この状態“ＬＭ”への書き込みにおいて、ベリファイ電圧ＶＬが用いられる。
【０１０２】
また、上位ビットの書き込みにおいて、下位ビットデータが“１”で、上位ビットデータが“０”ある場合、消去状態“Ｅ”から状態“Ａ”へ書き込まれ、下位ビットデータが“０”で、上位ビットデータが“０”ある場合、状態“ＬＭ”から状態“Ｃ”へ書き込まれる。このとき、Ｌ状態“ＬＭ”も状態“Ｂ”に変化する。上位ビットの書き込みにおいて、ベリファイ電圧“ＡＶ”“ＢＶ”“ＣＶ”がそれぞれ用いられる。
【０１０３】
この書き込み方式は、状態“ＬＭ”のベリファイ電圧“ＶＬ”と、状態“Ａ”のベリファイ電圧“ＡＶ”が近いことを利用している。
【０１０４】
多値のＢｉＣＳメモリの場合、下位ビットの書き込み回数がレジスタに登録される。上位ビットの書き込み時、下位ビットの書き込み回数が読み出され、この書き込み回数に基づきイニシャル書き込み電圧が設定される。
【０１０５】
例えばサンプルストリングのワード線ＷＬ０の下位ビットの書き込みにおいて、消去状態“Ｅ”から状態“ＬＭ”へ書き込むとき、イニシャルＶPGM ＝１０Ｖ、ΔＶPGM ＝１Ｖで、例えば書き込み回数が１０回であったとする。
【０１０６】
この場合において、上位ビットの書き込みにおいて、消去状態“Ｅ”から状態“Ａ”へ書き込むときに、例えば５回の書き込み回数に抑えたい場合、上記のサンプルストリングのワード線ＷＬ０の下位ビットの書き込みにおいて、消去状態“Ｅ”から状態“ＬＭ”へ書き込むときの指標を用いて最適なイニシャル書き込み電圧InitialＶPGMを演算する。
【０１０７】
具体的には、最適なイニシャル書き込み電圧InitialＶPGM は、
InitialＶPGM ＝ＶPGM ＋ΔＶPGM ×（１０−５＋１）＝１６Ｖ
として求めることができる。
【０１０８】
このようにして、下位ビットの書き込み結果に基づき、上位ビットの最適なイニシャル書き込み電圧InitialＶPGM を設定することができる。ワード線ＷＬ１以降もワード線ＷＬ０と同様に行うことができる。特に、この書き込み方式では、状態“ＬＭ”のベリファイ電圧“ＶＬ”と、状態“Ａ”のベリファイ電圧“ＡＶ”が近いため、下位ビットの書き込み結果に基づき、上位ビットの最適なイニシャル書き込み電圧InitialＶPGM を設定することができる。その結果、書き込みパルスの数、及びベリファイ回数を削減でき、書き込み速度を高速化することが可能である。
【０１０９】
また、各々のレイヤーで求められた書き込み回数を記憶しておき、サンプルストリング以外の他ストリングの書き込みに適用することにより、第１の実施形態と同様に、書き込みパルスの削減と書き込み動作の高速化をはかることができる。
【０１１０】
（第４の実施形態）
図１３は、第４の実施形態を示すものであり、多値のＢｉＣＳメモリの他の例を示している。
【０１１１】
第３の実施形態は、下位ビットと上位ビットに分けて書き込みを行った。これに対して、第４の実施形態は、各ビットを一度に書き込む方式である。
【０１１２】
すなわち、図１３に示すように、消去状態にあるメモリセルに一度書き込みを行うことにより、書き込にデータに基づき、メモリセルを状態“Ａ”，“Ｂ”，“Ｃ”（Ａ＜Ｂ＜Ｃ）のいずれかに設定する。
【０１１３】
ここで、サンプルストリングのワード線ＷＬ０に接続されたメモリセルの書き込みにおいて、イニシャル書き込み電圧InitialＶPGM ＝１０Ｖ、ΔＶPGM ＝１Ｖで、例えば状態“Ａ”は、書き込み回数が１５回必要であり、状態“Ｂ”は、書き込み回数が２５回必要であり、状態“Ｃ”は、書き込み回数が３０回必要であったとする。これら書き込み回数は、レジスタ３１に登録される。ワード線ＷＬ１以降のメモリセルについても、同様に、書き込み回数が、レジスタ３１に登録される。
【０１１４】
この後、サンプルストリング以外のＮＡＮＤストリングのワード線ＷＬ０に接続されたメモリセルの書き込みを行う場合において、例えば状態“Ａ”の書き込みを５回の書き込み回数に抑えたい場合、最適なイニシャル書き込み電圧InitialＶPGM は、
InitialＶPGM ＝ＶPGM ＋ΔＶPGM ×（１５−５＋１）＝２１Ｖ
として求めることができる。ワード線ＷＬ１以降のワード線に接続されたメモリセルについても同様にして、イニシャル書き込み電圧InitialＶPGMを求めることができる。
【０１１５】
上記第４の実施形態によれば、サンプルストリングのワード線ＷＬ０〜ＷＬ３のそれぞれに対して、状態毎に求められた書き込み回数に基づき、サンプルストリング以外の他のＮＡＮＤストリングの同じワード線に接続されたメモリセルにその状態を書き込む際、最適なイニシャル書き込み電圧InitialＶPGMを設定することができる。このため、多値データを一度の書き込みにより設定する場合においても、第１の実施形態と同様に、書き込みパルスの削減と書き込み動作の高速化を図ることができる。
【０１１６】
尚、各実施形態は、メモリセルアレイの構成は必ずしもＢｉＣＳやｐ−ＢｉＣＳに限るものではなく、半導体基板上にメモリセルを積層した積層型の記憶装置に適用することができる。
【０１１７】
また、ＢｉＣＳの構造も図１に限定されるものではなく、適宜変更可能である。
【０１１８】
さらに、第３及び第４の実施形態では、消去状態“Ｅ”の閾値電圧が負である場合を例として説明したが、消去状態の閾値電圧を正とした場合であっても、本実施形態は適用でき、同様の効果を奏する。
【０１１９】
その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【０１２０】
１０…ＢｉＣＳメモリ、１１…メモリセルアレイ、１２…センスアンプ、１３…カラムデコーダ、１４…ロウデコーダ、１６…電圧生成回路、３０…制御回路、３１…レジスタ、３２…メモリ、３３…演算回路、４１…半導体基板、４２…ソース拡散層、４３…トンネル絶縁膜、４４…電荷蓄積層、４５…ブロック絶縁膜、４６…制御ゲート、４７…層間絶縁膜。
【図１】
0005542737.tif 000002
【図２】
0005542737.tif 000003
【図３】
0005542737.tif 000004
【図４】
0005542737.tif 000005
【図５】
0005542737.tif 000006
【図６】
0005542737.tif 000007
【図７】
0005542737.tif 000008
【図８】
0005542737.tif 000009
【図９】
0005542737.tif 000010
【図１０】
0005542737.tif 000011
【図１１】
0005542737.tif 000012
【図１２】
0005542737.tif 000013
【図１３】
0005542737.tif 000014