(57)【特許請求の範囲】
【請求項１】
基板上に設けられた第１層間絶縁膜と、
前記第１層間絶縁膜の上に設けられ、第１の方向において相互に所定の間隙を有するように配置され、前記第１の方向に対して直交する第２の方向に延びる複数の第１ダミー層と、
前記第１ダミー層を覆い、表面が平坦化された第２層間絶縁膜と、
前記第２層間絶縁膜の上に設けられ、前記第１の方向に延びる金属抵抗素子層と、
複数の前記金属抵抗素子層を覆う第３層間絶縁膜と、
前記第３層間絶縁膜の上に、前記第１の方向において相互に所定の間隙を有するように配置され、前記第２の方向に延びる複数の第２ダミー層と、を備え、
複数の前記第１ダミー層は、前記第１層間絶縁膜の上に形成される第１配線層と同一の製造工程により形成された層であり、
複数の前記第２ダミー層は、前記第３層間絶縁膜の上に形成される第２配線層と同一の製造工程により形成された層である、半導体装置。
【請求項２】
前記第３層間絶縁膜を覆うパッシベーション膜と、を備え、
複数の前記第１ダミー層は、当該半導体装置の最上層配線層と同一の製造工程により形成された層である、請求項１に記載の半導体装置。
【請求項３】
前記金属抵抗素子層は、金属配線層と酸化防止膜層との２層構造である、請求項２に記載の半導体装置。
【請求項４】
前記パッシベーション膜は、その表面が平坦である、請求項２または３に記載の半導体装置。
【請求項５】
前記第１層間絶縁膜の上に設けられ、複数の前記第１ダミー層を前記第１の方向において両側から挟む位置に配置され、前記第２の方向において所定の間隙を隔てて配置される複数のタップ層を含み、
前記金属抵抗素子層は、前記第１の方向に延び、それぞれ前記第２の方向において相互に所定の間隙を有するように複数配置され、
複数の前記金属抵抗素子層は、直列接続となるように前記第２層間絶縁膜を貫通するコンタクトプラグにより前記タップ層と電気的に接続される、請求項２から４のいずれか１項に記載の半導体装置。
【請求項６】
当該半導体装置は、前記最上層配線層の表面が露出する複数のパッド開口部を含み、
複数の前記パッド開口部の縁部と、前記金属抵抗素子層との距離が、１００μｍ以上離れている、請求項２から５のいずれか１項に記載に半導体装置。
【請求項７】
前記金属抵抗素子層は、金属配線層と酸化防止膜層との２層構造である、請求項１に記載の半導体装置。
【請求項８】
前記第１層間絶縁膜の上に設けられ、複数の前記第１ダミー層を前記第１の方向において両側から挟む位置に配置され、前記第２の方向において所定の間隙を隔てて配置される複数のタップ層を含み、
前記金属抵抗素子層は、前記第１の方向に延び、それぞれ前記第２の方向において相互に所定の間隙を有するように複数配置され、
複数の前記金属抵抗素子層は、直列接続となるように前記第２層間絶縁膜を貫通するコンタクトプラグにより前記タップ層と電気的に接続される、請求項１または７に記載の半導体装置。
【請求項９】
複数の前記第１ダミー層と複数の前記第２ダミー層とは、平面視において交互に配置されている、請求項８に記載の半導体装置。
【請求項１０】
前記第３層間絶縁膜の上に設けられ、複数の前記第２ダミー層を前記第１の方向において両側から挟む位置に配置され、前記第２の方向において所定の間隙を隔てて配置される複数のタップ層を含み、
前記金属抵抗素子層は、前記第１の方向に延び、それぞれ前記第２の方向において相互に所定の間隙を有するように複数配置され、
複数の前記金属抵抗素子層は、直列接続となるように前記第３層間絶縁膜を貫通するコンタクトプラグにより前記タップ層と電気的に接続される、請求項１または７に記載の半導体装置。
【請求項１１】
複数の前記第１ダミー層と複数の前記第２ダミー層とは、平面視において交互に配置されている、請求項１０に記載の半導体装置。
【請求項１２】
基板上に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜の上に配線層を形成する工程と、
前記配線層のパターニングを行ない、第１の方向において相互に所定の間隙を有するように配置され、前記第１の方向に対して直交する第２の方向に延びる複数の第１ダミー層と、複数の前記１ダミー層を前記第１の方向において両側から挟む位置に配置され、前記
第２の方向において所定の間隙を隔てて配置される複数のタップ層と、複数のパッド領域層とを形成する工程と、
複数の前記第１ダミー層、複数の前記タップ層、および複数の前記パッド領域層を覆う第２層間絶縁膜を形成する工程と、
複数の前記タップ層のそれぞれに連通するコンタクトホールを、前記第２層間絶縁膜に形成する工程と、
前記コンタクトホール内に、コンタクトプラグを形成する工程と、
前記第２層間絶縁膜の上に金属抵抗素子層を形成する工程と、
前記金属抵抗素子層を、前記第１の方向に延び、それぞれ前記第２の方向において相互に所定の間隙を有し、前記コンタクトプラグを介在させて前記タップ層と電気的に接続されることにより直列接続となるように複数のストライプ状にパターニングを行なう工程と、
複数の前記金属抵抗素子層を覆うように、前記第２層間絶縁膜の上に第３層間絶縁膜を形成する工程と、
前記第３層間絶縁膜の上にパッシベーション膜を形成する工程と、
前記第２層間絶縁膜、前記第３層間絶縁膜、および前記パッシベーション膜を選択的に除去し、前記パッド領域層の一部が露出するパッド開口部を形成する工程と、
を備える、半導体装置の製造方法。
【請求項１３】
基板上に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜の上に第１配線層を形成する工程と、
前記第１配線層のパターニングを行ない、第１の方向において相互に所定の間隙を有するように配置され、前記第１の方向に対して直交する第２の方向に延びる複数の第１ダミー層と、複数の前記第１ダミー層を前記第１の方向において両側から挟む位置に配置され、前記第２の方向において所定の間隙を隔てて配置される複数のタップ層と、を形成する工程と、
複数の前記第１ダミー層および複数の前記タップ層を覆う第２層間絶縁膜を形成する工程と、
複数の前記タップ層のそれぞれに連通するコンタクトホールを、前記第２層間絶縁膜に形成する工程と、
前記コンタクトホール内に、コンタクトプラグを形成する工程と、
前記第２層間絶縁膜の上に金属抵抗素子層を形成する工程と、
前記金属抵抗素子層を、前記第１の方向に延び、それぞれ前記第２の方向において相互に所定の間隙を有し、前記コンタクトプラグを介在させて前記タップ層と電気的に接続されることにより直列接続となるように複数のストライプ状にパターニングを行なう工程と、
複数の前記金属抵抗素子層を覆うように、前記第２層間絶縁膜の上に第３層間絶縁膜を形成する工程と、
第３層間絶縁膜の上に、第２配線層を形成する工程と、
前記第２配線層のパターニングを行ない、平面視において前記第１ダミー層と交互に配置される、前記第２の方向に延びる複数の第２ダミー層を形成する工程と、
を備える、半導体装置の製造方法。
【請求項１４】
基板上に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜の上に第１配線層を形成する工程と、
前記第１配線層のパターニングを行ない、第１の方向において相互に所定の間隙を有するように配置され、前記第１の方向に対して直交する第２の方向に延びる複数の第１ダミー層を形成する工程と、
複数の前記第１ダミー層を覆う第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜の上に金属抵抗素子層を形成する工程と、
前記金属抵抗素子層を、前記第１の方向に延び、それぞれ前記第２の方向において相互に所定の間隙を有する複数のストライプ状にパターニングを行なう工程と、
複数の前記金属抵抗素子層を覆うように、前記第２層間絶縁膜の上に第３層間絶縁膜を形成する工程と、
複数の前記金属抵抗素子層のそれぞれに連通するコンタクトホールを、前記第３層間絶縁膜に形成する工程と、
前記コンタクトホール内に、コンタクトプラグを形成する工程と、
第３層間絶縁膜の上に、第２配線層を形成する工程と、
第２配線層のパターニングを行ない、平面視において、下層に位置する前記第１ダミー層と交互に配置される、前記第２の方向に延びる複数の第２ダミー層と、複数の前記第１ダミー層を前記第１の方向において両側から挟む位置に配置され、前記第２の方向において所定の間隙を隔てて配置される複数のタップ層とを形成する工程と、を備え、
複数の前記金属抵抗素子層は、前記コンタクトプラグを介在させて前記タップ層と電気的に接続されることにより直列接続となる、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、金属抵抗素子層を有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来、マイコン製品と発振子とは別構造であったが、近年、マイコンチップ内に発振子を内蔵することで、レイアウト面積の縮小、コスト低減等が図られるようになってきている。マイコンチップ内に発振子を内蔵するには、あらゆる環境下（電圧・温度）で安定した発振周波数を出力する必要があり、マイコン製品の高速ＯＣＯ（On Chip Oscillator）回路では、目標精度として、たとえば４０ＭＨｚ±１％を達成することが求められている。
【０００３】
ここで、アナログ回路である高速ＯＣＯ（On Chip Oscillator）回路内の定電流発生回路の抵抗体には、ポリシリコン抵抗が用いられている。しかし、ポリシリコン抵抗はいわゆるピエゾ抵抗効果に起因して、応力により抵抗値が変動する。特に、パッケージング工程以降のモールド応力による抵抗値の変動が顕著である。そのため、高速ＯＣＯ回路の周波数変動が大きくなり、高速ＯＣＯ回路の目標精度を達成することが困難となる場合が考えられる。
【０００４】
なお、低抵抗素子による定電流回路の実現によって、レイアウト面積の縮小、電源電圧依存性の低減、さらに起動時の立ち上がり時間の短縮が可能な発振回路を開示する先行技術文献として、下記特許文献１が挙げられる。
【０００５】
また、チップ上に不均一に分布するモールド応力のストレスによるピエゾ抵抗効果に起因する抵抗値変化が生じても、検出電圧設定値変動を引き起こさない構造を有する半導体集積回路を開示する先行技術文献として、下記特許文献２が挙げられる。
【０００６】
また、金属抵抗素子の形成位置を画定するための写真製版技術における露光時に、レジスト膜中に定在波が発生するのを防止して金属抵抗素子の寸法バラツキを低減する構成を備える半導体装置を開示する先行技術文献として、下記特許文献３が挙げられる。
【０００７】
また、寄生容量が低く、かつ、熱処理による抵抗値の変動が小さい抵抗素子を有する半導体装置を開示する先行技術文献として、下記特許文献４が挙げられる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平０９−６４６９９号公報
【特許文献２】特開平１１−１７１１３号公報
【特許文献３】特開２００８−２５１６１６号公報
【特許文献４】特開２００９−０２１５０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明が解決しようとする課題は、半導体装置内の回路にポリシリコン抵抗を用いた場合に、ポリシリコン抵抗はいわゆるピエゾ抵抗効果に起因して、応力により抵抗値が変動する点にある。したがって、この発明の目的は、応力が加わった場合であっても、抵抗値が変動しない構造を備える半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の一実施例による半導体装置は以下の構成を備えている。第１層間絶縁膜と、第１層間絶縁膜の上に設けられ、第１の方向において相互に所定の間隙を有するように配置され、第１の方向に対して直交する第２の方向に延びる複数の第１ダミー層とを備える。第１ダミー層を覆い、表面が平坦化された第２層間絶縁膜を備える。第２層間絶縁膜の上に設けられ、第１の方向に延びる金属抵抗素子層を備える。
【発明の効果】
【００１１】
本実施例によれば、応力が加わった場合であっても、抵抗値が変動しない構造を備える半導体装置およびその製造方法を提供することを可能とする。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態１における半導体装置を搭載したマイコンチップの全体構造を示す平面図である。
【図２】図１中のＩＩで囲まれた領域の拡大平面図である。
【図３】図２中のＩＩＩ−ＩＩＩ線矢視断面図である。
【図４】本発明の実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図である。
【図５】本発明の実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図である。
【図６】本発明の実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図である。
【図７】本発明の実施の形態１における半導体装置の製造方法の第４工程を示す概略断面図である。
【図８】本発明の実施の形態１における半導体装置の製造方法の第５工程を示す概略断面図である。
【図９】本発明の実施の形態１における半導体装置の製造方法の第６工程を示す概略断面図である。
【図１０】本発明の実施の形態１における半導体装置の製造方法の第７工程を示す概略断面図である。
【図１１】本発明の実施の形態１における半導体装置の製造方法の第８工程を示す概略断面図である。
【図１２】本発明の実施の形態１における半導体装置の製造方法の第９工程を示す概略断面図である。
【図１３】本発明の実施の形態１における半導体装置の製造方法の第１０工程を示す概略断面図である。
【図１４】背景技術における半導体装置の構造を示す概略断面図である。
【図１５】発振回路の一例を示す回路図である。
【図１６】本発明の実施の形態２における半導体装置の平面構造を示す図である。
【図１７】図１６中のＸＶＩＩ−ＸＶＩＩ線矢視断面図である。
【図１８】本発明の実施の形態２における半導体装置の製造方法の第１工程を示す概略断面図である。
【図１９】本発明の実施の形態２における半導体装置の製造方法の第２工程を示す概略断面図である。
【図２０】本発明の実施の形態２における半導体装置の製造方法の第３工程を示す概略断面図である。
【図２１】本発明の実施の形態２における半導体装置の製造方法の第４工程を示す概略断面図である。
【図２２】本発明の実施の形態２における半導体装置の製造方法の第５工程を示す概略断面図である。
【図２３】本発明の実施の形態２における半導体装置の製造方法の第６工程を示す概略断面図である。
【図２４】本発明の実施の形態２における半導体装置の製造方法の第７工程を示す概略断面図である。
【図２５】本発明の実施の形態２における半導体装置の製造方法の第８工程を示す概略断面図である。
【図２６】本発明の実施の形態２における半導体装置の製造方法の第９工程を示す概略断面図である。
【図２７】本発明の実施の形態２における半導体装置の製造方法の第１０工程を示す概略断面図である。
【図２８】本発明の実施の形態２における半導体装置の製造方法の第１１工程を示す概略断面図である。
【図２９】本発明の実施の形態２における半導体装置の製造方法の第１２工程を示す概略断面図である。
【図３０】本発明の実施の形態３における半導体装置の平面構造を示す図である。
【図３１】図３０中のＸＸＸＩ−ＸＸＸＩ線矢視断面図である。
【図３２】本発明の実施の形態３における半導体装置の製造方法の第１工程を示す概略断面図である。
【図３３】本発明の実施の形態３における半導体装置の製造方法の第２工程を示す概略断面図である。
【図３４】本発明の実施の形態３における半導体装置の製造方法の第３工程を示す概略断面図である。
【図３５】本発明の実施の形態３における半導体装置の製造方法の第４工程を示す概略断面図である。
【図３６】本発明の実施の形態３における半導体装置の製造方法の第５工程を示す概略断面図である。
【図３７】本発明の実施の形態３における半導体装置の製造方法の第６工程を示す概略断面図である。
【図３８】本発明の実施の形態３における半導体装置の製造方法の第７工程を示す概略断面図である。
【図３９】本発明の実施の形態３における半導体装置の製造方法の第８工程を示す概略断面図である。
【図４０】本発明の実施の形態３における半導体装置の製造方法の第９工程を示す概略断面図である。
【図４１】本発明の実施の形態３における半導体装置の製造方法の第１０工程を示す概略断面図である。
【図４２】本発明の各実施の形態における半導体装置の金属抵抗素子層の配線パターンを示す模式図であり、（Ａ）は金属抵抗素子層の配線パターンの平面図、（Ｂ）は電流流れを示す図である。
【図４３】本発明の各実施の形態の他の形態における半導体装置の金属抵抗素子層の配線パターンを示す模式図であり、（Ａ）は金属抵抗素子層の配線パターンの平面図、（Ｂ）は電流流れを示す図である。
【発明を実施するための形態】
【００１３】
以下、本発明に基づいた各実施の形態における半導体装置について、図に基づいて説明する。まず、図１を参照して、以下に説明する各実施の形態における半導体装置が搭載されるマイコンチップの全体構造の概略について説明する。なお、各図において省略箇所は破線で示している。
【００１４】
マイコンチップＭＣ１は、ＲＡＭ形成領域ＭＣ１１、ＣＰＵ形成領域ＭＣ１２、周辺回路形成領域ＭＣ１３，ＭＣ１５、ＲＯＭ形成領域ＭＣ１４、および電源回路領域ＭＣ１６などを含む。電源回路領域ＭＣ１６は、高速ＯＣＯ回路を含んでいる。なお、本レイアウト構成はあくまでマイコンチップの一例であり、これに限定したものではない。
【００１５】
（実施の形態１）
次に、図２および図３を参照して、半導体装置の一例として、高速ＯＣＯ回路の一部構造について説明する。なお、図３は、図２中のＩＩＩ−ＩＩＩ線矢視断面を示している。
【００１６】
図３を参照して、この半導体装置は、基板ＳＵＢの上方に設けられた第１層間絶縁膜ＳＯ１１と、この第１層間絶縁膜ＳＯ１１の上に設けられ、第１の方向（図２中のＸ方向）において相互に所定の間隙を有するように配置され、第１の方向（Ｘ方向）に対して直交する第２の方向（図２中のＹ方向）に延びる複数のダミー層Ｍｄを有する。
【００１７】
第１層間絶縁膜ＳＯ１１の上には、複数のダミー層Ｍｄを第１の方向（Ｘ方向）において両側から挟む位置に、第２の方向（Ｙ方向）において所定の間隙を隔てて配置されるタップ層Ｍａ，Ｍｂが設けられている。図２に示す平面視においては、タップ層Ｍｉ，Ｍａ〜Ｍｃ，Ｍｏが設けられている。
【００１８】
図３を参照して、第１層間絶縁膜ＳＯ１１の上には、ダミー層Ｍｄおよびタップ層Ｍａ，Ｍｂと同一工程で製造されたパッド層ＭＰが設けられている。
【００１９】
複数の第１ダミー層Ｍｄおよびタップ層Ｍａ，Ｍｂは、表面が平坦化された第２層間絶縁膜ＳＯ１２に覆われ、この第２層間絶縁膜ＳＯ１２の上には、第１の方向（Ｘ方向）に延びる金属抵抗素子層Ｒｍ２が設けられている。金属抵抗素子層Ｒｍ２は、金属配線層Ｒｍと酸化防止膜層ＳＮ１との２層構造を有している。なお、金属とは、遷移金属および遷移金属以外の金属を含み、かつ、半金属、半導体、および、非金属を含まない。
【００２０】
図２に示す平面視においては、金属抵抗素子層Ｒｍ１〜Ｒｍ４は、それぞれ第１の方向（Ｘ方向）に延び、第２の方向（Ｙ方向）において相互に所定の間隙を有するように配置されている。金属抵抗素子層Ｒｍ１〜Ｒｍ４は、それぞれの両端部において、第２層間絶縁膜ＳＯ１２を貫通しタップ層Ｍｉ，Ｍａ〜Ｍｂ，Ｍｏに連結するコンタクトプラグＣＰ１が設けられている。
【００２１】
なお、写真製版技術における製造精度を向上させる観点から、金属抵抗素子層Ｒｍ１およびＲｍ４のそれぞれの外側には、ダミー金属抵抗素子層Ｒｍｄ、およびダミータップ層Ｍｄｅが設けられている。
【００２２】
これにより、金属抵抗素子層Ｒｍ１〜Ｒｍ４は、タップ層Ｍｉ→コンタクトプラグＣＰ１→金属抵抗素子層Ｒｍ１→コンタクトプラグＣＰ１→タップ層Ｍａ→コンタクトプラグＣＰ１→金属抵抗素子層Ｒｍ２→コンタクトプラグＣＰ１→タップ層Ｍｂ→コンタクトプラグＣＰ１→金属抵抗素子層Ｒｍ３→コンタクトプラグＣＰ１→タップ層Ｍｃ→コンタクトプラグＣＰ１→金属抵抗素子層Ｒｍ４→コンタクトプラグＣＰ１→タップ層Ｍｏと電気的に接続された直列接続となる。
【００２３】
図３を参照して、金属抵抗素子層Ｒｍ２は、表面が平坦な第３層間絶縁膜ＳＯ１３に覆われ、この第３層間絶縁膜ＳＯ１３は、表面が平坦なパッシベーション膜ＳＮ１２により覆われ、このパッシベーション膜ＳＮ１２は、表面が平坦な保護膜ＰＦにより覆われている。
【００２４】
複数のパッド層ＭＰの上方に位置する第２層間絶縁膜ＳＯ１２、第３層間絶縁膜ＳＯ１３、パッシベーション膜ＳＮ１２、および保護膜ＰＦには、開口部が設けられ、パッド層ＭＰの表面が露出するパッド開口部ＳＰが規定される。第２層間絶縁膜ＳＯ１２および第３層間絶縁膜ＳＯ１３の開口端面ＳＰｅ、パッシベーション膜ＳＮ１２の開口エッジＳＮｅ、および保護膜ＰＦの開口端面ＰＦｅは、それぞれ内部側に位置するように設けられている。
【００２５】
第２層間絶縁膜ＳＯ１２および第３層間絶縁膜ＳＯ１３の開口端面ＳＰｅと、金属抵抗素子層Ｒｍ１〜Ｒｍ４との距離（Ｓ１）は、開口端面ＳＰｅからの水分の浸入による金属抵抗素子層Ｒｍ１〜Ｒｍ４の耐湿劣化を阻止する観点から、１００μｍ以上離れるように設けられている。
【００２６】
なお、第１層間絶縁膜ＳＯ１１の下層には、公知の構造の多層配線構造が採用されている。
【００２７】
（製造方法）
次に、図４〜図１３を参照して、図２および図３に示す半導体装置の製造方法について説明する。以下に示す製造方法は、図２中のＩＩＩ−ＩＩＩ線矢視断面に対応する製造工程を示している。
【００２８】
図４を参照して、基板ＳＵＢの上に、公知の多層配線構造が形成された後、表面が平坦化された第１層間絶縁膜ＳＯ１１を形成する。第１層間絶縁膜ＳＯ１１には、シリコン酸化膜を用いる。シリコン酸化膜には段差被覆性の良いHigh Density Plasma CVD法により成膜したＵＳＧ（Undope Silicate Glass）膜（ＨＤＰ−ＵＳＧ）およびプラズマＣＶＤ法により成膜したＴＥＯＳ膜（Ｐ−ＴＥＯＳ）を用いる。なお、基板ＳＵＢは、半導体素子が作り込まれた半導体基板でもよく、また、半導体以外の材質よりなる基板であってもかまわない。
【００２９】
次に、第１層間絶縁膜ＳＯ１１の上に配線層Ｍを形成する。配線層Ｍは、最上層アルミ配線であり、スパッタリング法で成膜する。配線層Ｍは、下層Ｍ１としてＴｉＮ／Ｔｉ膜、配線本体Ｍ２として銅添加アルミ（Ａｌ−Ｃｕ）膜、上層Ｍ３としてＴｉＮ／Ｔｉ膜からなる積層構造である。配線層Ｍの膜厚は、数百ｎｍから１μｍ程度である。
【００３０】
次に、配線層Ｍの上に、反射防止膜ＳＯＮ１１を形成する。反射防止膜ＳＯＮ１１として、プラズマ酸窒化膜（Ｐ-ＳｉＯＮ）をＣＶＤ法により形成する。
【００３１】
次に、図５を参照して、配線層Ｍおよび反射防止膜ＳＯＮ１１のパターニングを行なう。パターニングには、写真製版技術およびドライエッチング処理を用いる。これにより、第１の方向（Ｘ方向）において相互に所定の間隙を有するように配置され、第１の方向（Ｘ方向）に対して直交する第２の方向（Ｙ方向）に延びる複数のダミー層Ｍｄと、複数のダミー層Ｍｄを第１の方向（Ｘ方向）において両側から挟む位置に配置されるタップ層Ｍａ，Ｍｂと、パッド領域層Ｍｐとが形成される。
【００３２】
次に、図６を参照して、ダミー層Ｍｄ、タップ層Ｍａ，Ｍｂ、およびパッド領域層Ｍｐを覆う第２層間絶縁膜ＳＯ１２を形成する。第２層間絶縁膜ＳＯ１２には、ＨＤＰ−ＵＳＧおよびＰ−ＴＥＯＳからなるシリコン酸化膜を用いる。シリコン酸化膜の表面は、ＣＭＰ（Chemical Mechanical Polishing）法により平坦化処理を行なう。
【００３３】
ここで、ＨＤＰ−ＵＳＧ膜としてはアルミ配線段差を被覆するために１μｍ以上の膜厚が必要であり、また平坦化研磨量としては段差の約１．５倍が必要となる。このとき上記ダミー層Ｍｄは、後に成膜される金属抵抗素子層Ｒｍの平坦性を良好にするために同一間隔、たとえば約３μｍのライン幅、約３μｍのスペースとしている。
【００３４】
次に、図７を参照して、写真製版技術およびドライエッチング処理を用いて、タップ層Ｍａ，Ｍｂのそれぞれに連通するコンタクトホールＶａ１を、第２層間絶縁膜ＳＯ１２に形成する。コンタクトホールＶａ１は、コンタクト抵抗の安定性を確保するため、片側に２箇所以上設けることが好ましい。
【００３５】
次に、図８を参照して、コンタクトホールＶａ１内に、コンタクトプラグＣＰ１を形成する。コンタクトホールＶａ１内には、バリアメタルとしてＴｉＮ／Ｔｉ積層膜ＣＰ１１をスパッタリング法により成膜し、その後、タングステン（Ｗ）膜ＣＰ１２をＣＶＤ法により成膜する。その後、ＣＭＰ法により、ＴｉＮ／Ｔｉ積層膜ＣＰ１１およびタングステン（Ｗ）膜ＣＰ１２の上面を平坦にする。
【００３６】
次に、図９を参照して、第２層間絶縁膜ＳＯ１２の上に金属抵抗素子層Ｒｍ２を形成する。金属抵抗素子層Ｒｍ２は、金属配線層Ｒｍと酸化防止膜層ＳＮ１との２層構造を有している。金属配線層Ｒｍには、高融点金属の一例として、ＴｉＮ膜をスパッタリング法により形成する。抵抗素子として約４０Ω／□の抵抗値を得るために、たとえば約３０ｎｍの膜厚に成膜する。
【００３７】
酸化防止膜層ＳＮ１には、プラズマ窒化(Ｐ−ＳｉＮ）膜を用い、ＣＶＤ法により成膜する。膜厚は、たとえば約４５ｍｍである。
【００３８】
次に、図１０を参照して、写真製版技術およびドライエッチング処理を用いて、金属抵抗素子層Ｒｍ２のパターニングを行なう。
【００３９】
この工程により、図２の平面図に示すように、金属抵抗素子層Ｒｍ１〜Ｒｍ４（ダミー金属抵抗素子層Ｒｍｄを含む）は、ストライプ状にパターニングが行なわれるとともに、金属抵抗素子層Ｒｍ１〜Ｒｍ４は、コンタクトプラグＣＰ１を介在させてタップ層Ｍｉ，Ｍａ，Ｍｂ，Ｍｃ，Ｍｏと電気的に接続されることにより直列接続となる。
【００４０】
金属抵抗素子層Ｒｍの幅としては、加工寸法安定性向上の要求、およびレイアウト面積縮小の要求から、本実施の形態では約０．８μｍとしている。また、抜き幅（抵抗間隔)は、約０．６μｍである。
【００４１】
直列に繋ぐ単位抵抗の本数、および単位抵抗の長さは必要抵抗値から決まるが、単位抵抗長に関しては極端に短いと、総抵抗にしめるタップ層の影響が大きくなりすぎ抵抗精度が悪くなる。よって、金属抵抗素子層（単位抵抗）の長さは、約４０μｍ以上にすることが望ましい。
【００４２】
なお、酸化防止膜層ＳＮ１は酸素プラズマ雰囲気でレジスト除去を行なう際に、金属抵抗素子層Ｒｍ２の表面が酸化雰囲気にさらされるのを防止している。
【００４３】
次に、図１１を参照して、金属抵抗素子層Ｒｍ２を覆うように、第２層間絶縁膜ＳＯ１２の上に第３層間絶縁膜ＳＯ１３を形成する。第３層間絶縁膜ＳＯ１３には、Ｐ−ＴＥＯＳ膜からなるシリコン酸化膜を用い、ＣＶＤ法により形成する。
【００４４】
次に、第３層間絶縁膜ＳＯ１３の上にパッシベーション膜ＳＮ１２を形成する。パッシベーション膜ＳＮ１２には、Ｐ−ＳｉＮ膜を用い、ＣＶＤ法により成膜する。パッシベーション膜ＳＮ１２は、配線工程が完了した後に、半導体装置の表面を外的な損傷から保護するための被膜である。
【００４５】
次に、図１２を参照して、写真製版技術およびドライエッチング処理により、第２層間絶縁膜ＳＯ１２、第３層間絶縁膜ＳＯ１３、およびパッシベーション膜ＳＮ１２を選択的に除去し、パッド領域層ＭＰの一部が露出するパッド開口部ＳＰを形成する。パッシベーション膜ＳＮ１２のドライエッチング処理においては、等方性エッチングを用いていることから、パッシベーション膜ＳＮ１２の開口エッジＳＮｅの方が、第２層間絶縁膜ＳＯ１２および第３層間絶縁膜ＳＯ１３の開口端面ＳＰｅよりも後退している。
【００４６】
次に、図１３を参照して、パッシベーション膜ＳＮ１２の上に、保護膜ＰＦとして感光性ポリイミド膜を塗布し、写真製版処理を経てポリイミドパターンが形成される。保護膜ＰＦの開口端面ＰＦｅは、パッシベーション膜ＳＮ１２の開口エッジＳＮｅよりも後退している。
【００４７】
以上の工程により、図２および図３に示す半導体装置が完成する。ここで、図１４を参照して、最上層アルミ配線である配線層Ｍの上に金属抵抗素子層Ｒｍを設けない、既存構造の最上層アルミ配線周りの構造を説明する。
【００４８】
０．１５μｍクラス以降の半導体装置では最上層アルミ配線Ｍの膜厚や配線ピッチの関係から、パッシベーションＳＮとしてＰ−ＳｉＮ膜を形成する前に、最上層アルミ配線Ｍの段差を埋める目的で、ＨＤＰ−ＵＳＧ膜ＳＯを形成するのが一般的である。しかしながら、最上層アルミ配線Ｍの段差が大きいため、パッシベーション膜ＳＮおよび保護膜ＰＦにも段差が残存する。
【００４９】
図１３と図１４を比較すると分かるが、本実施の形態の構造では、パッシベーション膜ＳＮ１２と最上層アルミ配線Ｍとの間の領域に、金属抵抗素子層Ｒｍを形成している。また、金属抵抗素子層Ｒｍを形成する前に第２層間絶縁膜ＳＯ１２の表面を、ＣＭＰ法により平坦化処理を行なっている。これにより、パッシベーション膜ＳＮ１２の平坦性も向上している。
【００５０】
なお、図１４に示す既存構造に比較して、図１３に示す本実施の形態における構造では、パッド開口部ＳＰの側壁からチップ内部に向けて酸化膜（第２層間絶縁膜ＳＯ１２、第３層間絶縁膜ＳＯ１３）が一繋がりとなることから、パッド開口部ＳＰからの水分進入による金属抵抗素子層Ｒｍの耐湿劣化が生じ易い構造となっている。
【００５１】
したがって、金属抵抗素子層Ｒｍの耐湿劣化を防止する目的で、第２層間絶縁膜ＳＯ１２および第３層間絶縁膜ＳＯ１３の開口端面ＳＰｅと、金属抵抗素子層Ｒｍ１〜Ｒｍ４との距離（Ｓ１）は、開口端面ＳＰｅからの水分の浸入による金属抵抗素子層Ｒｍ１〜Ｒｍ４の耐湿劣化を阻止する観点から、１００μｍ以上離れるように設けることが好ましい。
【００５２】
この耐湿劣化を阻止する構造は、本発明の構造に限らず、半導体装置の構造において、パッド開口部からの水分進入による金属抵抗素子層等の耐湿劣化が課題となる場合には、この課題を有効に解決することができる。
【００５３】
なお、本実施の形態では図３に示すように、最上層アルミ配線から説明したが、その下層は公知の構造および形成方法によりタングステンプラグ等で接続され多層配線構造を有している。また、アルミ配線構造にて説明したが、昨今先端デバイスで使用されている銅配線構造においても同様な金属抵抗素子層を実現することができる。
【００５４】
また、先にも説明したが、金属抵抗素子層Ｒｍの平坦性を向上し抵抗精度を向上する目的で、金属抵抗素子層Ｒｍのアレイ配置の下に直交する構造で、約３μｍのライン幅、約３μｍのスペースのダミー層Ｍｄを配置している。このダミー層Ｍｄは接地し、ＧＮＤ線として使用している。
【００５５】
ここで、上記においては、金属配線層Ｒｍの一例として、高融点金属材料であるＴｉＮを用いた場合について説明しているが、この材料に限定されるものではない。一般に金属配線層に用いられる抵抗材料はポリシリコンなどの半導体材料と比較して比抵抗が低い。よって、ある程度高抵抗を必要とする回路（たとえばＯＣＯ回路等）では、従来ポリシリコンで形成していた。
【００５６】
しかし、回路（たとえばＯＣＯ回路等）に金属の抵抗材料を使用すると、ポリシリコンと同等の抵抗値を得るために、シート数を非常に大きくする必要があり、レイアウト面積が非常に大きくなるデメリットがある。そこで、金属の抵抗材料としては、中でも比較的比抵抗の高い材料が望ましい。一方、高精度素子として使用する場合、半導体装置製品の温度保証範囲内で抵抗値の変動が小さい方が、回路の温度間精度を向上することができる。
【００５７】
よって、金属の抵抗材料としては、抵抗温度係数（ＴＣＲ：Temperature Coefficient of Resistance）がなるべく小さい材料が望ましい。
【００５８】
これらの要求を満たす高融点金属材料として、本実施の形態では、窒化チタン（ＴｉＮ）を用いている。抵抗値の調整のために、Ｔｉとの積層膜にしたり、窒素濃度を変更させるのもよい。また、上記要求を満たすものとして、窒化チタン（ＴｉＮ）に代わり窒化タンタル（ＴａＮ）などの他材料でも適用は可能である。
【００５９】
以上、本実施の形態における半導体装置およびその製造方法によれば、半導体装置内のパッシベーション膜ＳＮ１２と最上層アルミ配線Ｍとの間の領域に、金属抵抗素子層Ｒｍを形成している。これにより、パッケージング工程以降のモールド応力による抵抗値の変動が少ない高精度抵抗素子が実現でき、高精度なアナログ回路を形成することができる。
【００６０】
また、最上層アルミ配線Ｍの上部を平坦化するため、パッシベーション膜ＳＮ１２の平坦性が向上し、パッシベーションクラックなどの機械的不良に対する耐性が向上し、半導体装置製品として信頼性が向上する。
【００６１】
また、通常比較的シート抵抗値の低い金属の抵抗材料を用いてレイアウトすると面積が増大し、かつその金属材料の抵抗素子を回避して他の素子をレイアウトするため、チップ面積が大きくなる。しかし、本実施の形態では、最上層アルミ配線Ｍの上に金属抵抗素子層Ｒｍを配置しているため、パッド開口部の配置以外は、殆ど自由に使用できる領域であり、チップ面積を増大することなく、金属抵抗素子層Ｒｍを形成することを可能としている。
【００６２】
（具体的な回路構成）
図１５を参照して、上述した金属抵抗素子層Ｒｍを採用した具体的な発振回路構成について説明する。この発振回路は、たとえば容量素子の充電と放電との繰り返しによる発振動作により所定の発振周期の出力信号を発生する発振回路である。
【００６３】
デプレッション型の第１ＭＯＳＦＥＴＱ１、抵抗値の小さい抵抗Ｒ１（上述の金属抵抗素子層Ｒｍに構成する）、エンハンスメント型の第２ＭＯＳＦＥＴＱ２、第３ＭＯＳＦＥＴＱ３、および第４ＭＯＳＦＥＴＱ４からなる定電流回路ＣＶＣと、エンハンスメント型のＭＯＳＦＥＴＱ５〜ＭＯＳＦＥＴＱ７と、コンデンサＣ１（容量素子）と、差動増幅回路ＤＡＣと、遅延回路ＤＣと、昇圧回路ＰＲＣとから構成されている。
【００６４】
定電流回路ＣＶＣにおいては、ＭＯＳＦＥＴＱ１のソースと抵抗Ｒ１の一端、ＭＯＳＦＥＴＱ１のドレインとＭＯＳＦＥＴＱ２のドレイン、ＭＯＳＦＥＴＱ２のゲートおよびドレインとＭＯＳＦＥＴＱ３のゲート、ＭＯＳＦＥＴＱ３のドレインとＭＯＳＦＥＴＱ４のドレイン、ＭＯＳＦＥＴＱ４のゲートおよびドレインとＭＯＳＦＥＴＱ１のゲート、ＭＯＳＦＥＴＱ２，Ｑ３のソースと電源電圧Ｖｃｃ、抵抗Ｒ１の他端およびＭＯＳＦＥＴＱ４のソースと接地電圧とがそれぞれ接続されている。
【００６５】
この回路構成により、定電圧レベルの信号が出力されるようになっている。なお、ＭＯＳＦＥＴＱ１、およびＭＯＳＦＥＴＱ４は、ＮチャネルＭＯＳ構造であり、またＭＯＳＦＥＴＱ２、およびＭＯＳＦＥＴＱ３はＰチャネルＭＯＳ構造である。
【００６６】
この定電流回路ＣＶＣのＭＯＳＦＥＴＱ２のゲートとＭＯＳＦＥＴＱ３のゲートとの接続ノードには、ソースが電源電圧Ｖｃｃに接続されたＭＯＳＦＥＴＱ５のゲートが接続され、さらにこのＭＯＳＦＥＴＱ５のドレインはＭＯＳＦＥＴＱ６のソース、ＭＯＳＦＥＴＱ６のドレインはＭＯＳＦＥＴＱ７のドレイン、ＭＯＳＦＥＴＱ７のソースは接地電圧にそれぞれ接続されている。
【００６７】
さらに、ＭＯＳＦＥＴＱ６のゲートとＭＯＳＦＥＴＱ７のゲートとは、共通接続されて遅延回路ＤＣの出力端に接続されている。またＭＯＳＦＥＴＱ６のドレインとＭＯＳＦＥＴＱ７のドレインとの接続ノードからコンデンサＣ１の一端、差動増幅回路ＤＡＣの正入力端子にそれぞれ接続されている。
【００６８】
差動増幅回路ＤＡＣでは、定電流回路ＣＶＣで発生する定電圧レベルとコンデンサＣ１の電圧レベルとが比較され、この比較結果に応じてコンデンサＣ１が充電または放電されるようになっている。
【００６９】
昇圧回路ＰＲＣは、インバータＩＶ１、エンハンスメント型ｎチャネルのＭＯＳＦＥＴＱ１２，Ｑ１３、およびコンデンサＣ２，Ｃ３を有し、起動信号ＣＬＫが入力され、昇圧された出力電圧が定電流回路ＣＶＣのＭＯＳＦＥＴＱ４のゲートとＭＯＳＦＥＴＱ１のゲートとの接続ノードに印加されている。
【００７０】
この昇圧回路ＰＲＣにおいては、起動信号ＣＬＫがインバータＩＶ１およびＭＯＳＦＥＴＱ１２のゲートに入力され、このインバータＩＶ１の出力端子とコンデンサＣ２の一端、コンデンサＣ２の他端とＭＯＳＦＥＴＱ１２のドレイン、ＭＯＳＦＥＴＱ１３のゲートおよびドレイン、ＭＯＳＦＥＴＱ１３のソースとコンデンサＣ３の一端とがそれぞれ接続され、さらにＭＯＳＦＥＴＱ１２のソースおよびコンデンサＣ３の他端は接地電圧に接続されている。
【００７１】
（実施の形態２）
次に、図１６および図１７を参照して、半導体装置の一例として、高速ＯＣＯ回路の一部構造について説明する。マイコンチップの全体構造は、図１と同じである。なお、図１７は、図１６中のＸＶＩＩ−ＸＶＩＩ線矢視断面を示している。
【００７２】
図１７を参照して、この半導体装置は、基板ＳＵＢの上方に設けられた第１層間絶縁膜ＳＯ２１と、この第１層間絶縁膜ＳＯ２１の上に設けられ、第１の方向（図１７中のＸ方向）において相互に所定の間隙を有するように配置され、第１の方向（Ｘ方向）に対して直交する第２の方向（図１６中のＹ方向）に延びる複数の第１ダミー層ＭＬｄを有する。
【００７３】
第１層間絶縁膜ＳＯ２１の上には、複数の第１ダミー層ＭＬｄを第１の方向（Ｘ方向）において両側から挟む位置に、第２の方向（Ｙ方向）において所定の間隙を隔てて配置されるタップ層ＭＬａ，ＭＬｂが設けられている。図１６に示す平面視においては、タップ層ＭＬｉ，ＭＬａ〜ＭＬｃ，ＭＬｏが設けられている。
【００７４】
図１７を参照して、第１層間絶縁膜ＳＯ２１の上には、第１ダミー層ＭＬｄおよびタップ層ＭＬａ，ＭＬｂと同一工程で製造された下層配線層ＭＬが設けられている。
【００７５】
複数の第１ダミー層ＭＬｄ、タップ層ＭＬａ，ＭＬｂ、および下層配線層ＭＬは、表面が平坦化された第２層間絶縁膜ＳＯ２２に覆われ、この第２層間絶縁膜ＳＯ２２の上には、第１の方向（Ｘ方向）に延びる金属抵抗素子層ＲＬｍ２が設けられている。金属抵抗素子層ＲＬｍ２は、金属配線層ＲＬｍと酸化防止膜層ＳＮ２１との２層構造を有している。
【００７６】
図１６に示す平面視においては、金属抵抗素子層ＲＬｍ１〜ＲＬｍ４は、それぞれ第１の方向（Ｘ方向）に延び、第２の方向（Ｙ方向）おいて相互に所定の間隙を有するように配置されている。金属抵抗素子層ＲＬｍ１〜ＲＬｍ４は、それぞれの両端部において、第２層間絶縁膜ＳＯ２２を貫通しタップ層ＭＬｉ，ＭＬａ〜ＭＬｃ，ＭＬｏに連結するコンタクトプラグＣＰ２１が設けられている。
【００７７】
なお、写真製版技術における製造精度を向上させる観点から、金属抵抗素子層ＲＬｍ１およびＲＬｍ４のそれぞれの外側には、ダミー金属抵抗素子層ＲＬｍｄ、およびダミータップ層ＭＬｄｅが設けられている。
【００７８】
これにより、金属抵抗素子層ＲＬｍ１〜ＲＬｍ４は、タップ層ＭＬｉ→コンタクトプラグＣＰ２１→金属抵抗素子層ＲＬｍ１→コンタクトプラグＣＰ２１→タップ層ＭＬａ→コンタクトプラグＣＰ２１→金属抵抗素子層ＲＬｍ２→コンタクトプラグＣＰ２１→タップ層ＭＬｂ→コンタクトプラグＣＰ２１→金属抵抗素子層ＲＬｍ３→コンタクトプラグＣＰ２１→タップ層ＭＬｃ→コンタクトプラグＣＰ２１→金属抵抗素子層ＲＬｍ４→コンタクトプラグＣＰ２１→タップ層ＭＬｏと電気的に接続された直列接続となる。
【００７９】
図１７を参照して、金属抵抗素子層ＲＬｍ２は、表面が平坦な第３層間絶縁膜ＳＯ２３に覆われている。第３層間絶縁膜ＳＯ２３の上には、第１の方向（図１６中のＸ方向）において相互に所定の間隙を有するように配置され、第１の方向（Ｘ方向）に対して直交する第２の方向（図１６中のＹ方向）に延びる複数の第２ダミー層Ｍｈｄが設けられている。
【００８０】
複数の第１ダミー層ＭＬｄと複数の第２ダミー層Ｍｈｄとは、平面視において、隣接する第１ダミー層ＭＬｄの間に第２ダミー層Ｍｈｄが位置するように配置されている。第１ダミー層ＭＬｄと複数の第２ダミー層Ｍｈｄとは接地し、ＧＮＤ線として使用している。
【００８１】
また、第３層間絶縁膜ＳＯ２３の上には、第２ダミー層Ｍｈｄと同一工程で製造された上層配線層Ｍｈが設けられている。下層配線層ＭＬと上層配線層Ｍｈとは、第２層間絶縁膜ＳＯ２２および第３層間絶縁膜ＳＯ２３を貫通するコンタクトプラグＣＰ２２により、電気的に接続されている。
【００８２】
なお、本実施の形態における構成は、金属抵抗素子層ＲＬｍを多層アルミ配線構造の中間層の層間膜中に形成する構造であるから、第１層間絶縁膜ＳＯ２１の下層、および第３層間絶縁膜ＳＯ２３の上層には、公知の構造の多層配線構造が採用されている。
【００８３】
（製造方法）
次に、図１８〜図２９を参照して、図１６および図１７に示す半導体装置の製造方法について説明する。以下に示す製造方法は、図１６中のＸＶＩＩ−ＸＶＩＩ線矢視断面に対応する製造工程を示している。
【００８４】
図１８を参照して、基板ＳＵＢの上に公知の多層配線構造が形成された後、表面が平坦化された第１層間絶縁膜ＳＯ２１を形成する。第１層間絶縁膜ＳＯ２１には、ＨＤＰ−ＵＳＧおよびＰ−ＴＥＯＳからなるシリコン酸化膜を用いる。なお、基板ＳＵＢは、半導体素子が作り込まれた半導体基板でもよく、また、半導体以外の材質よりなる基板であってもかまわない。
【００８５】
次に、第１層間絶縁膜ＳＯ２１の上に中間配線層ＭＬを形成する。配線層ＭＬは、中間アルミ配線であり、スパッタリング法で成膜する。配線層ＭＬは、下層ＭＬ１としてＴｉＮ／Ｔｉ膜、配線本体ＭＬ２として銅添加アルミ（Ａｌ−Ｃｕ）膜、上層ＭＬ３としてＴｉＮ／Ｔｉ膜からなる積層構造である。配線層ＭＬの膜厚は、約３００ｎｍから約４００ｎｍ程度である。
【００８６】
次に、中間配線層ＭＬの上に、反射防止膜ＳＯＮ２１を形成する。反射防止膜ＳＯＮ２１として、プラズマ酸窒化膜（Ｐ-ＳｉＯＮ）をＣＶＤ法により形成する。
【００８７】
次に、図１９を参照して、中間配線層ＭＬおよび反射防止膜ＳＯＮ２１のパターニングを行なう。パターニングには、写真製版技術およびドライエッチング処理を用いる。これにより、第１の方向（Ｘ方向）において相互に所定の間隙を有するように配置され、第１の方向（Ｘ方向）に対して直交する第２の方向（Ｙ方向）に延びる複数の第１ダミー層ＭＬｄと、複数の第１ダミー層ＭＬｄを第１の方向（Ｘ方向）において両側から挟む位置に配置されるタップ層ＭＬａ，ＭＬｂと、所定形状の中間配線層ＭＬとが形成される。
【００８８】
次に、図２０を参照して、第１ダミー層ＭＬｄ、タップ層ＭＬａ，ＭＬｂ、および中間配線層ＭＬを覆う第２層間絶縁膜ＳＯ２２を形成する。第２層間絶縁膜ＳＯ２２には、ＨＤＰ−ＵＳＧおよびＰ−ＴＥＯＳからなるシリコン酸化膜を用いる。シリコン酸化膜の表面は、ＣＭＰ法により平坦化処理を行なう。
【００８９】
ここで、ＨＤＰ−ＵＳＧ膜としてはアルミ配線段差を被覆するために約５００ｎｍ以上の膜厚が必要であり、また平坦化研磨量としては段差の約１．５倍が必要となる。このとき第１ダミー層ＭＬｄは、後に成膜される金属抵抗素子層ＲＬｍの平坦性を良好にするために同一間隔、たとえば約３μｍのライン幅、約３μｍのスペースとしている。
【００９０】
次に、図２１を参照して、写真製版技術およびドライエッチング処理を用いて、タップ層ＭＬａ，ＭＬｂのそれぞれに連通するコンタクトホールＶＬａ１を、第２層間絶縁膜ＳＯ２２に形成する。コンタクトホールＶＬａ１は、コンタクト抵抗の安定性を確保するため、片側に２箇所以上設けることが好ましい。
【００９１】
次に、図２２を参照して、コンタクトホールＶＬａ１内に、コンタクトプラグＣＰ２１を形成する。コンタクトホールＶＬａ１内には、バリアメタルとしてＴｉＮ／Ｔｉ積層膜ＣＰ２１１をスパッタリング法により成膜し、その後、タングステン（Ｗ）膜ＣＰ２１２をＣＶＤ法により成膜する。その後、ＣＭＰ法により、ＴｉＮ／Ｔｉ積層膜ＣＰ２１１およびタングステン（Ｗ）膜ＣＰ２１２の上面を平坦にする。
【００９２】
次に、図２３を参照して、第２層間絶縁膜ＳＯ２２の上に金属抵抗素子層ＲＬｍ２を形成する。金属抵抗素子層ＲＬｍ２は、金属配線層ＲＬｍと酸化防止膜層ＳＮ２１との２層構造を有している。金属配線層ＲＬｍには、高融点金属の一例として、ＴｉＮ膜をスパッタリング法により形成する。抵抗素子として約４０Ω／□の抵抗値を得るために、たとえば約３０ｎｍの膜厚に成膜する。
【００９３】
酸化防止膜層ＳＮ２１には、プラズマ窒化(Ｐ−ＳｉＮ）膜を用い、ＣＶＤ法により成膜する。膜厚は、たとえば約４５ｍｍである。
【００９４】
次に、図２４を参照して、写真製版技術およびドライエッチング処理を用いて、金属抵抗素子層ＲＬｍ２のパターニングを行なう。
【００９５】
この工程により、図１６の平面図に示すように、金属抵抗素子層ＲＬｍ１〜ＲＬｍ４（ダミー金属抵抗素子層ＲＬｍｄを含む）は、ストライプ状にパターニングが行なわれるとともに、金属抵抗素子層ＲＬｍ１〜ＲＬｍ４は、コンタクトプラグＣＰ２１を介在させてタップ層ＭＬｉ，ＭＬａ，ＭＬｂ，ＭＬｃ，ＭＬｏと電気的に接続されることにより直列接続となる。
【００９６】
金属抵抗素子層ＲＬｍの幅としては、加工寸法安定性向上の要求、およびレイアウト面積縮小の要求から、本実施の形態では約０．８μｍとしている。また、抜き幅（抵抗間隔)は、約０．６μｍである。
【００９７】
直列に繋ぐ単位抵抗の本数、および単位抵抗の長さは必要抵抗値から決まるが、単位抵抗長に関しては極端に短いと、総抵抗にしめるタップ層の影響が大きくなりすぎ抵抗精度が悪くなる。よって、金属抵抗素子層（単位抵抗）の長さは、約４０μｍ以上にすることが望ましい。
【００９８】
なお、酸化防止膜層ＳＮ２１は酸素プラズマ雰囲気でレジスト除去を行なう際に、金属抵抗素子層ＲＬｍ２の表面が酸化雰囲気にさらされるのを防止している。
【００９９】
次に、図２５を参照して、金属抵抗素子層ＲＬｍ２を覆うように、第２層間絶縁膜ＳＯ２２の上に第３層間絶縁膜ＳＯ２３を形成する。第３層間絶縁膜ＳＯ２３には、Ｐ−ＴＥＯＳ膜からなるシリコン酸化膜を用い、ＣＶＤ法により形成する。
【０１００】
次に、図２６を参照して、写真製版技術およびドライエッチング処理を用いて、第２層間絶縁膜ＳＯ２２および第３層間絶縁膜ＳＯ２３に、中間配線層ＭＬに連通するコンタクトホールＶｈ１を形成する。コンタクトホールＶｈ１は、コンタクト抵抗の安定性を確保するため、２箇所以上設けることが好ましい。
【０１０１】
次に、図２７を参照して、コンタクトホールＶｈ１内に、コンタクトプラグＣＰ２２を形成する。コンタクトホールＶｈ１内には、バリアメタルとしてＴｉＮ／Ｔｉ積層膜ＣＰ２２１をスパッタリング法により成膜し、その後、タングステン（Ｗ）膜ＣＰ２２２をＣＶＤ法により成膜する。その後、ＣＭＰ法により、ＴｉＮ／Ｔｉ積層膜ＣＰ２２１およびタングステン（Ｗ）膜ＣＰ２２２の上面を平坦にする。
【０１０２】
次に、図２８を参照して、第３層間絶縁膜ＳＯ２３の上に上層配線層Ｍｈを形成する。上層配線層Ｍｈは、上層アルミ配線であり、スパッタリング法で成膜する。上層配線層Ｍｈは、下層Ｍｈ１としてＴｉＮ／Ｔｉ膜、配線本体Ｍｈ２として銅添加アルミ（Ａｌ−Ｃｕ）膜、上層Ｍｈ３としてＴｉＮ／Ｔｉ膜からなる積層構造である。上層配線層Ｍｈの膜厚は、Ｍｈが最上層配線層でなければ、３００ｎｍから４００ｎｍ程度であり、Ｍｈが最上層配線層の場合は、数百ｎｍから１μｍ程度である。
【０１０３】
次に、上層配線層Ｍｈの上に、反射防止膜ＳＯＮ２２を形成する。反射防止膜ＳＯＮ２２として、プラズマ酸窒化膜（Ｐ-ＳｉＯＮ）をＣＶＤ法により形成する。
【０１０４】
次に、図２９を参照して、上層配線層Ｍｈおよび反射防止膜ＳＯＮ２２のパターニングを行なう。パターニングには、写真製版技術およびドライエッチング処理を用いる。これにより、第１の方向（Ｘ方向）において相互に所定の間隙を有するように配置され、第１の方向（Ｘ方向）に対して直交する第２の方向（Ｙ方向）に延びる複数の第２ダミー層Ｍｈｄ、所定形状の上層配線層Ｍｈとが形成される。
【０１０５】
複数の第１ダミー層ＭＬｄと複数の第２ダミー層Ｍｈｄとは、平面視において、隣接する第１ダミー層ＭＬｄの間に第２ダミー層Ｍｈｄが位置するようにパターニングされている。ここで、たとえば、配線層間膜中の水素が下方に位置する基板側のＭＯＳトランジスタ等へ拡散してくると素子特性を劣化させる課題がある。しかし、平面視において、第１ダミー層ＭＬｄと第２ダミー層Ｍｈｄとが交互に配置されていることで、上方からの水素進入を抑制することが期待できる。
【０１０６】
以上の工程により、図１６および図１７に示す半導体装置が完成する。本実施の形態における半導体装置においても、金属配線層ＲＬｍの一例として、高融点金属材料であるＴｉＮを用いた場合について説明しているが、この材料に限定されるものではなく、金属の抵抗材料としては、抵抗温度係数（ＴＣＲ）がなるべく小さい材料が望ましく、窒化チタン（ＴｉＮ）に代わり窒化タンタル（ＴａＮ）などの他材料でも適用は可能である。
【０１０７】
以上、本実施の形態における半導体装置およびその製造方法によれば、半導体装置内の中間配線層ＭＬと上部配線層Ｍｈとの間の領域に、金属抵抗素子層ＲＬｍを形成している。これにより、パッケージング工程以降のモールド応力による抵抗値の変動が少ない高精度抵抗素子が実現でき、高精度なアナログ回路を形成することができる。なお、上述した金属抵抗素子層ＲＬｍを採用した具体的な発振回路構成については、図１５に示した発振回路と同じである。
【０１０８】
（実施の形態３）
次に、図３０および図３１を参照して、半導体装置の一例として、高速ＯＣＯ回路の一部構造について説明する。マイコンチップの全体構造は、図１と同じである。なお、図３１は、図３０中のＸＸＸＩ−ＸＸＸＩ線矢視断面を示している。
【０１０９】
図３１を参照して、この半導体装置は、基板ＳＵＢの上方に設けられた第１層間絶縁膜ＳＯ２１と、この第１層間絶縁膜ＳＯ２１の上に設けられ、第１の方向（図３０中のＸ方向）において相互に所定の間隙を有するように配置され、第１の方向（Ｘ方向）に対して直交する第２の方向（図３０中のＹ方向）に延びる複数の第１ダミー層ＭＬｄを有する。
【０１１０】
また、第１層間絶縁膜ＳＯ２１の上には、第１ダミー層ＭＬｄと同一工程で製造された下層配線層ＭＬが設けられている。
【０１１１】
複数の第１ダミー層ＭＬｄおよび下層配線層ＭＬは、表面が平坦化された第２層間絶縁膜ＳＯ２２に覆われ、この第２層間絶縁膜ＳＯ２２の上には、第１の方向（Ｘ方向）に延びる金属抵抗素子層ＲＬｍ２が設けられている。金属抵抗素子層ＲＬｍ２は、金属配線層ＲＬｍと酸化防止膜層ＳＮ２１との２層構造を有している。
【０１１２】
図３０に示す平面視においては、金属抵抗素子層ＲＬｍ１〜ＲＬｍ４は、それぞれ第１の方向（Ｘ方向）に延び、第２の方向（Ｙ方向）おいて相互に所定の間隙を有するように配置されている。
【０１１３】
なお、写真製版技術における製造精度を向上させる観点から、金属抵抗素子層ＲＬｍ１およびＲＬｍ４のそれぞれの外側には、ダミー金属抵抗素子層ＲＬｍｄが設けられている。
【０１１４】
図３１を参照して、金属抵抗素子層ＲＬｍ２は、表面が平坦な第３層間絶縁膜ＳＯ２３に覆われている。第３層間絶縁膜ＳＯ２３の上には、第１の方向（図３０中のＸ方向）において相互に所定の間隙を有するように配置され、第１の方向（Ｘ方向）に対して直交する第２の方向（図３０中のＹ方向）に延びる複数の第２ダミー層Ｍｈｄが設けられている。
【０１１５】
複数の第１ダミー層ＭＬｄと複数の第２ダミー層Ｍｈｄとは、平面視において、隣接する第１ダミー層ＭＬｄの間に第２ダミー層Ｍｈｄが位置するように配置されている。第１ダミー層ＭＬｄと複数の第２ダミー層Ｍｈｄとは接地し、ＧＮＤ線として使用している。
【０１１６】
また、第３層間絶縁膜ＳＯ２３の上には、複数の第２ダミー層Ｍｈｄを第１の方向（Ｘ方向）において両側から挟む位置に、第２の方向（Ｙ方向）において所定の間隙を隔てて配置されるタップ層Ｍｈａ，Ｍｈｂが設けられている。図３０に示す平面視においては、タップ層Ｍｈｉ，Ｍｈａ〜Ｍｈｃ，Ｍｈｏが設けられている。また、写真製版技術における製造精度を向上させる観点から、ダミータップ層Ｍｈｄｅが設けられている。
【０１１７】
金属抵抗素子層ＲＬｍ１〜ＲＬｍ４は、それぞれの両端部において、第３層間絶縁膜ＳＯ２３を貫通しタップ層Ｍｈｉ，Ｍｈａ〜Ｍｈｃ，Ｍｈｏに連結するコンタクトプラグＣＰ３１が設けられている。
【０１１８】
これにより、金属抵抗素子層ＲＬｍ１〜ＲＬｍ４は、タップ層Ｍｈｉ→コンタクトプラグＣＰ３１→金属抵抗素子層ＲＬｍ１→コンタクトプラグＣＰ３１→タップ層Ｍｈａ→コンタクトプラグＣＰ３１→金属抵抗素子層ＲＬｍ２→コンタクトプラグＣＰ３１→タップ層Ｍｈｂ→コンタクトプラグＣＰ３１→金属抵抗素子層ＲＬｍ３→コンタクトプラグＣＰ３１→タップ層Ｍｈｃ→コンタクトプラグＣＰ３１→金属抵抗素子層ＲＬｍ４→コンタクトプラグＣＰ３１→タップ層Ｍｈｏと電気的に接続された直列接続となる。
【０１１９】
また、第３層間絶縁膜ＳＯ２３の上には、第２ダミー層Ｍｈｄと同一工程で製造された上層配線層Ｍｈが設けられている。下層配線層ＭＬと上層配線層Ｍｈとは、第２層間絶縁膜ＳＯ２２および第３層間絶縁膜ＳＯ２３を貫通するコンタクトプラグＣＰ３２により、電気的に接続されている。
【０１２０】
なお、本実施の形態における構成は、金属抵抗素子層ＲＬｍを多層アルミ配線構造の中間層の層間膜中に形成する構造であるから、第１層間絶縁膜ＳＯ２１の下層、および第３層間絶縁膜ＳＯ２３の上層には、公知の構造の多層配線構造が採用されている。
【０１２１】
（製造方法）
次に、図３２〜図４１を参照して、図３０および図３１に示す半導体装置の製造方法について説明する。以下に示す製造方法は、図３０中のＸＸＸＩ−ＸＸＸＩ線矢視断面に対応する製造工程を示している。
【０１２２】
図３２を参照して、基板ＳＵＢの上に公知の多層配線構造が形成された後、表面が平坦化された第１層間絶縁膜ＳＯ２１を形成する。第１層間絶縁膜ＳＯ２１には、ＨＤＰ−ＵＳＧおよびＰ−ＴＥＯＳからなるシリコン酸化膜を用いる。なお、基板ＳＵＢは、半導体素子が作り込まれた半導体基板でもよく、また、半導体以外の材質よりなる基板であってもかまわない。
【０１２３】
次に、第１層間絶縁膜ＳＯ２１の上に中間配線層ＭＬを形成する。配線層ＭＬは、中間アルミ配線であり、スパッタリング法で成膜する。配線層ＭＬは、下層ＭＬ１としてＴｉＮ／Ｔｉ膜、配線本体ＭＬ２として銅添加アルミ（Ａｌ−Ｃｕ）膜、上層ＭＬ３としてＴｉＮ／Ｔｉ膜からなる積層構造である。配線層Ｍの膜厚は、約３００ｎｍから約４００ｎｍ程度である。
【０１２４】
次に、中間配線層ＭＬの上に、反射防止膜ＳＯＮ２１を形成する。反射防止膜ＳＯＮ２１として、プラズマ酸窒化膜（Ｐ-ＳｉＯＮ）をＣＶＤ法により形成する。
【０１２５】
次に、図３３を参照して、中間配線層ＭＬおよび反射防止膜ＳＯＮ２１のパターニングを行なう。パターニングには、写真製版技術およびドライエッチング処理を用いる。これにより、第１の方向（Ｘ方向）において相互に所定の間隙を有するように配置され、第１の方向（Ｘ方向）に対して直交する第２の方向（Ｙ方向）に延びる複数のダミー層ＭＬｄと、所定形状の中間配線層ＭＬとが形成される。
【０１２６】
次に、図３４を参照して、ダミー層ＭＬｄおよび中間配線層ＭＬを覆う第２層間絶縁膜ＳＯ２２を形成する。第２層間絶縁膜ＳＯ２２には、ＨＤＰ−ＵＳＧおよびＰ−ＴＥＯＳからなるシリコン酸化膜を用いる。シリコン酸化膜の表面は、ＣＭＰ法により平坦化処理を行なう。
【０１２７】
ここで、ＨＤＰ−ＵＳＧ膜としてはアルミ配線段差を被覆するために５００ｎｍ以上の膜厚が必要であり、また平坦化研磨量としては段差の約１．５倍が必要となる。このとき上記ダミー層ＭＬｄは、後に成膜される金属抵抗素子層ＲＬｍの平坦性を良好にするために同一間隔、たとえば約３μｍのライン幅、約３μｍのスペースとしている。
【０１２８】
次に、図３５を参照して、第２層間絶縁膜ＳＯ２２の上に金属抵抗素子層ＲＬｍ２を形成する。金属抵抗素子層ＲＬｍ２は、金属配線層ＲＬｍと酸化防止膜層ＳＮ２１との２層構造を有している。金属配線層ＲＬｍには、高融点金属の一例として、ＴｉＮ膜をスパッタリング法により形成する。抵抗素子として約４０Ω／□の抵抗値を得るために、たとえば約３０ｎｍの膜厚に成膜する。
【０１２９】
酸化防止膜層ＳＮ２１には、プラズマ窒化(Ｐ−ＳｉＮ）膜を用い、ＣＶＤ法により成膜する。膜厚は、たとえば約４５ｍｍである。
【０１３０】
次に、図３６を参照して、写真版技術およびドライエッチング処理を用いて、金属抵抗素子層ＲＬｍ２のパターニングを行なう。
【０１３１】
この工程により、図３０の平面図に示すように、金属抵抗素子層ＲＬｍ１〜ＲＬｍ４（ダミー金属抵抗素子層ＲＬｍｄを含む）は、ストライプ状にパターニングが行なわれる。
【０１３２】
金属抵抗素子層ＲＬｍの幅としては、加工寸法安定性向上の要求、およびレイアウト面積縮小の要求から、本実施の形態では約０．８μｍとしている。また、抜き幅（抵抗間隔)は、約０．６μｍである。
【０１３３】
なお、酸化防止膜層ＳＮ２１は酸素プラズマ雰囲気でレジスト除去を行なう際に、金属抵抗素子層ＲＬｍ２の表面が酸化雰囲気にさらされるのを防止している。
【０１３４】
次に、図３７を参照して、金属抵抗素子層ＲＬｍ２を覆うように、第２層間絶縁膜ＳＯ２２の上に第３層間絶縁膜ＳＯ２３を形成する。第３層間絶縁膜ＳＯ２３には、Ｐ−ＴＥＯＳ膜からなるシリコン酸化膜を用い、ＣＶＤ法により形成する。
【０１３５】
次に、図３８を参照して、写真製版技術およびドライエッチング処理を用いて、第２層間絶縁膜ＳＯ２２に金属配線層ＲＬｍに通じるコンタクトホールＶｈａ１と、第２層間絶縁膜ＳＯ２２および第３層間絶縁膜ＳＯ２３に、中間配線層ＭＬに連通するコンタクトホールＶｈ１を同時に形成する。コンタクトホールＶｈａ１およびコンタクトホールＶｈ１は、コンタクト抵抗の安定性を確保するため、２箇所以上設けることが好ましい。
【０１３６】
なお、コンタクトホールＶｈａ１とコンタクトホールＶｈ１とは、エッチング深さが異なるが、プラズマ窒化(Ｐ−ＳｉＮ）膜を用いた酸化防止膜層ＳＮ２１およびプラズマ酸窒化膜（Ｐ-ＳｉＯＮ）ＳＯＮ２２が、エッチングストッパーとして作用するために、コンタクトホールＶｈａ１およびコンタクトホールＶｈ１を同時に開口することが可能となる。
【０１３７】
次に、図３９を参照して、コンタクトホールＶｈａ１内に、コンタクトプラグＣＰ３１を形成し、コンタクトホールＶｈ１内に、コンタクトプラグＣＰ３２を、同時に形成する。コンタクトホールＶｈａ１、Ｖｈ１内に、バリアメタルとしてそれぞれＴｉＮ／Ｔｉ積層膜ＣＰ３１１、ＣＰ３２１をスパッタリング法により同時に成膜する。
【０１３８】
次に、コンタクトホールＶｈａ１，Ｖｈ１内に、それぞれタングステン（Ｗ）膜ＣＰ３１２、ＣＰ３２２をＣＶＤ法により同時に成膜する。その後、ＣＭＰ法により、ＴｉＮ／Ｔｉ積層膜ＣＰ３１１，ＣＰ３２１およびタングステン（Ｗ）膜ＣＰ３１２，ＣＰ３２２の上面を平坦にする。
【０１３９】
次に、図４０を参照して、第３層間絶縁膜ＳＯ２３の上に上層配線層Ｍｈを形成する。上層配線層Ｍｈは、上層アルミ配線であり、スパッタリング法で成膜する。上層配線層Ｍｈは、下層Ｍｈ１としてＴｉＮ／Ｔｉ膜、配線本体Ｍｈ２として銅添加アルミ（Ａｌ−Ｃｕ）膜、上層Ｍｈ３としてＴｉＮ／Ｔｉ膜からなる積層構造である。上層配線層Ｍｈの膜厚は、Ｍｈが最上層配線層でなければ、３００ｎｍから４００ｎｍ程度であり、Ｍｈが最上層配線層の場合は、数百ｎｍから１μｍ程度である。
【０１４０】
次に、上層配線層Ｍｈの上に、反射防止膜ＳＯＮ２２を形成する。反射防止膜ＳＯＮ２２として、プラズマ酸窒化膜（Ｐ-ＳｉＯＮ）をＣＶＤ法により形成する。
【０１４１】
次に、図４１を参照して、上層配線層Ｍｈおよび反射防止膜ＳＯＮ２２のパターニングを行なう。パターニングには、写真製版技術およびドライエッチング処理を用いる。これにより、第１の方向（Ｘ方向）において相互に所定の間隙を有するように配置され、第１の方向（Ｘ方向）に対して直交する第２の方向（Ｙ方向）に延びる複数の第２ダミー層Ｍｈｄと、複数のダミー層Ｍｈｄを第１の方向（Ｘ方向）において両側から挟む位置に配置されるタップ層Ｍｈａ，Ｍｈｂと、所定形状の上層配線層Ｍｈとが形成される。
【０１４２】
これにより、金属抵抗素子層ＲＬｍ１〜ＲＬｍ４は、コンタクトプラグＣＰ３１を介在させてタップ層Ｍｈｉ，Ｍｈａ，Ｍｈｂ，Ｍｈｃ，Ｍｈｏと電気的に接続されることにより直列接続となる。
【０１４３】
直列に繋ぐ単位抵抗の本数、および単位抵抗の長さは必要抵抗値から決まるが、単位抵抗長に関しては極端に短いと、総抵抗にしめるタップ層の影響が大きくなりすぎ抵抗精度が悪くなる。よって、金属抵抗素子層（単位抵抗）の長さは、約４０μｍ以上にすることが望ましい。
【０１４４】
複数の第１ダミー層ＭＬｄと複数の第２ダミー層Ｍｈｄとは、平面視において、隣接する第１ダミー層ＭＬｄの間に第２ダミー層Ｍｈｄが位置するようにパターニングされている。ここで、たとえば、配線層間膜中の水素が下方に位置する基板側のＭＯＳトランジスタ等へ拡散してくると素子特性を劣化させる課題がある。しかし、平面視において、第１ダミー層ＭＬｄと第２ダミー層Ｍｈｄとが交互に配置されていることで、上方からの水素進入を抑制することが期待できる。
【０１４５】
以上の工程により、図３０および図３１に示す半導体装置が完成する。本実施の形態における半導体装置においても、金属配線層ＲＬｍの一例として、高融点金属材料であるＴｉＮを用いた場合について説明しているが、この材料に限定されるものではなく、金属の抵抗材料としては、抵抗温度係数（ＴＣＲ：Temperature Coefficient of Resistance）がなるべく小さい材料が望ましく、窒化チタン（ＴｉＮ）に代わり窒化タンタル（ＴａＮ）などの他材料でも適用は可能である。
【０１４６】
以上、本実施の形態における半導体装置およびその製造方法によれば、半導体装置内の中間配線層ＭＬと上部配線層Ｍｈとの間の領域に、金属抵抗素子層ＲＬｍを形成している。これにより、パッケージング工程以降のモールド応力による抵抗値の変動が少ない高精度抵抗素子が実現でき、高精度なアナログ回路を形成することができる。
【０１４７】
また、タップ層Ｍｈｉ，Ｍｈａ，Ｍｈｂ，Ｍｈｃ，Ｍｈｏを、第３層間絶縁膜ＳＯ２３の上に設ける構成を採用することで、コンタクトプラグＣＰ３１とコンタクトプラグＣＰ３２とを同時に形成することができるため、プロセスフローを簡略することができ、製品としての歩留向上も期待できる。なお、上述した金属抵抗素子層ＲＬｍを採用した具体的な発振回路構成については、図１５に示した発振回路と同じである。
【０１４８】
（金属抵抗素子層の他の配置形態）
上記各実施の形態においては、図４２に示すように、金属抵抗素子層は、相互に並行に配置された端部を交互に電気的に接続することにより、直列接続を実現させている。図４２（Ａ）は、実施の形態１における金属抵抗素子層の配置を模式的に示している。その結果、図４２（Ｂ）に示すように、電流の流れは平面視においてはジグザグとなる。しかし、金属抵抗素子層の配置および接続形態はこれに限定されるものではない。
【０１４９】
たとえば、図４３（Ａ）に示すように、相互に並行に配置された金属抵抗素子層Ｒｍ１〜Ｒｍ４において、金属抵抗素子層Ｒｍ１と金属抵抗素子層Ｒｍ３とを、タップ層Ｍａ１を用いて接続し、金属抵抗素子層Ｒｍ２と金属抵抗素子層Ｒｍ４とを、タップ層Ｍｃ１を用いて接続し、金属抵抗素子層Ｒｍ３と金属抵抗素子層Ｒｍ４とを、タップ層Ｍｂ１を用いて接続する直列接続構造を採用することも可能である。
【０１５０】
具体的には、タップ層Ｍｉ→コンタクトプラグＣＰ１→金属抵抗素子層Ｒｍ１→コンタクトプラグＣＰ１→タップ層Ｍａ１→コンタクトプラグＣＰ１→金属抵抗素子層Ｒｍ３→コンタクトプラグＣＰ１→タップ層Ｍｂ１→コンタクトプラグＣＰ１→金属抵抗素子層Ｒｍ４→コンタクトプラグＣＰ１→タップ層Ｍｃ１→コンタクトプラグＣＰ１→金属抵抗素子層Ｒｍ２→コンタクトプラグＣＰ１→タップ層Ｍｏと電気的に接続された直列接続となる。この場合の電流の流れは、平面視においては図４３（Ｂ）に示すものとなる。
【０１５１】
以上、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１５２】
本発明は、金属抵抗素子層を有する半導体装置およびその製造方法に特に有利に適用され得る。
【符号の説明】
【０１５３】
Ｃ１，Ｃ２，Ｃ３  コンデンサ、ＣＬＫ  起動信号、ＣＰ１，ＣＰ２１，ＣＰ２２，ＣＰ３１，ＣＰ３２  コンタクトプラグ、ＣＰ１１，ＣＰ２１１，ＣＰ２２１，ＣＰ３１１，ＣＰ３２１  ＴｉＮ／Ｔｉ積層膜、ＣＰ１２，ＣＰ２１２，ＣＰ２２２，ＣＰ３１２，ＣＰ３２２  タングステン（Ｗ）膜、ＭＣ１２  ＣＰＵ形成領域、ＣＶＣ  定電流回路、ＤＡＣ  差動増幅回路、ＤＣ  遅延回路、ＩＶ１  インバータ、Ｍ  配線層、Ｍ１，Ｍｈ１，ＭＬ１  下層、Ｍ２，Ｍｈ２，ＭＬ２  配線本体、Ｍ３，Ｍｈ３，ＭＬ３  上層、ＭＣ１  マイコンチップ、ＭＣ１１  ＲＡＭ形成領域、ＭＣ１３，ＭＣ１５  周辺回路形成領域、ＭＣ１４  ＲＯＭ形成領域、ＭＣ１６  電源回路領域、ＭＬ  下層配線層、ＭＬｄ  第１ダミー層、ＭＰ  パッド層、Ｍｄ  ダミー層、Ｍｄｅ，ＭＬｄｅ，Ｍｈｄｅ  ダミータップ層、Ｍｈ  上層配線層、Ｍｈｄ  第２ダミー層、Ｍｉ，Ｍａ〜Ｍｃ，Ｍｏ，ＭＬｉ，ＭＬａ〜ＭＬｃ，ＭＬｏ，Ｍｈｉ，Ｍｈａ〜Ｍｈｃ，Ｍｈｏ  タップ層、ＰＦ  保護膜、ＰＦｅ，ＳＰｅ  開口端面、ＰＲＣ  昇圧回路、Ｑ１  第１ＭＯＳＦＥＴ、Ｑ２  第２ＭＯＳＦＥＴ、Ｑ３  第３ＭＯＳＦＥＴ、Ｑ４  第４ＭＯＳＦＥＴ、Ｑ５，Ｑ６，Ｑ７，Ｑ１２，Ｑ１３  ＭＯＳＦＥＴ、Ｒ１  抵抗、Ｒｍ１〜Ｒｍ４，ＲＬｍ１〜ＲＬｍ４  金属抵抗素子層、Ｒｍ，ＲＬｍ  金属配線層、Ｒｍｄ，ＲＬｍｄ  ダミー金属抵抗素子層、ＳＮ１，ＳＮ２１  酸化防止膜層、ＳＮ１２  パッシベーション膜、ＳＮｅ  開口エッジ、ＳＯ１１，ＳＯ２１  第１層間絶縁膜、ＳＯ１２，ＳＯ２２  第２層間絶縁膜、ＳＯ１３，ＳＯ２３  第３層間絶縁膜、ＳＯＮ１１，ＳＯＮ２１，ＳＯＮ２２  反射防止膜、ＳＰ  パッド開口部、ＳＵＢ  基板、Ｖａ１，Ｖｈ１，Ｖｈａ１，ＶＬａ１  コンタクトホール。
【図１】
0005601566.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0005601566.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
0005601566.tif 000021
【図２１】
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【図２２】
0005601566.tif 000023
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
0005601566.tif 000032
【図３２】
0005601566.tif 000033
【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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