(57)【特許請求の範囲】
【請求項１】
プログラム電流によって磁気メモリ素子に情報を書き込む方法であって、
ｍ行ｎ列のマトリクスアレイをなすように配置されると共に、それぞれが、第１および第２の端子を有する磁気メモリ素子と、前記第２の端子に接続されたドレインとゲートとソースとを有するセルトランジスタとを含み、前記セルトランジスタから前記磁気メモリ素子に第１の電流を流すことにより情報"１"が書き込まれ、前記磁気メモリ素子から前記セルトランジスタに第２の電流を流すことにより情報"０"が書き込まれるように構成された複数のメモリセルを準備する工程と、
前記マトリクスアレイの各列にＢＬＣ線とＢＬＴ線とを設ける工程と、
前記マトリクスアレイの各行にワード線を設ける工程と、
各列に属する各メモリセルにおける磁気メモリ素子の第１の端子を、対応する列のＢＬＣ線に接続する工程と、
各列に属する各メモリセルにおけるセルトランジスタのソースを、対応する列のＢＬＴ線に接続する工程と、
各行に属する各メモリセルにおけるセルトランジスタのゲートを、対応する行のワード線に接続する工程と、
前記複数のメモリセルのうちの選択された１つのメモリセルに接続された前記ワード線に第１の電圧を印加し、前記選択されたメモリセルに接続されたＢＬＣ線に第２の電圧を印加し、前記選択されたメモリセルに接続されたＢＬＴ線に第３の電圧を印加し、残りのすべてのＢＬＣ線およびＢＬＴ線に第４の電圧を印加し、残りのすべてのワード線に第５の電圧を印加することにより、前記選択されたメモリセルに情報"１"を書き込む第１の書込工程と、
前記複数のメモリセルのうちの選択された１つのメモリセルに接続された前記ワード線に第６の電圧を印加し、前記選択されたメモリセルに接続されたＢＬＣ線に第７の電圧を印加し、前記選択されたメモリセルに接続されたＢＬＴ線に第８の電圧を印加し、残りのすべてのＢＬＣ線およびＢＬＴ線に前記第４の電圧を印加し、残りのすべてのワード線に前記第５の電圧を印加することにより、前記選択されたメモリセルに情報"０"を書き込む第２の書込工程と、
を含み、
前記ＢＬＴ線ごとに設けられたプリチャージトランジスタおよび放電トランジスタと、前記ＢＬＣ線ごとに設けられたプリチャージトランジスタおよび放電トランジスタとを有するプリチャージ回路を用いて、前記第４の電圧を供給するようにし、
前記プリチャージトランジスタおよび前記放電トランジスタとして、ソース、ドレインおよびゲートを有する電界効果トランジスタを用い、
前記プリチャージトランジスタのドレインを、対応する放電トランジスタのソースに接続すると共に、対応するＢＬＴ線またはＢＬＣ線に接続し、
前記プリチャージトランジスタのソースを前記第４の電圧の供給源に接続し、
前記プリチャージトランジスタのゲートをプリチャージ信号源に接続し、
前記放電トランジスタのドレインを接地に接続し、
前記放電トランジスタのゲートを放電信号源に接続する
磁気メモリ素子の書込方法。
【請求項２】
前記複数のメモリセルに対し、前記第１の書込工程を用いて、一回につき１つのメモリセルずつ情報"１"を書き込むと共に、
前記複数のメモリセルに対し、前記第２の書込工程を用いて、一回につき１つのメモリセルずつ情報"０"を書き込む
請求項１に記載の磁気メモリ素子の書込方法。
【請求項３】
前記第１の書込工程において、前記第１の電圧ないし前記第５の電圧として、接地電圧を基準とした電圧を用いる
請求項１に記載の磁気メモリ素子の書込方法。
【請求項４】
前記第２の書込工程において、前記第４の電圧ないし前記第８の電圧として、接地電圧を基準とした電圧を用いる
請求項１に記載の磁気メモリ素子の書込方法。
【請求項５】
前記第１の電圧を２．２ボルトとし、前記第２の電圧を０ボルトとし、前記第３の電圧を０．８ボルトとし、前記第４の電圧を１．０ボルトとし、前記第５の電圧を０ボルトとし、前記第６の電圧を１．８ボルトとし、前記第７の電圧を０．４ボルトとし、前記第８の電圧を０ボルトとする
請求項１に記載の磁気メモリ素子の書込方法。
【請求項６】
前記セルトランジスタとして電界効果トランジスタを用いる
請求項１に記載の磁気メモリ素子の書込方法。
【請求項７】
前記プリチャージ回路に、前記ＢＬＴ線および前記ＢＬＣ線を前記第４の電圧の供給源、接地または開回路のいずれかに選択的に接続する接続手段を設ける
請求項１に記載の磁気メモリ素子の書込方法。
【請求項８】
前記マトリクスアレイの列ごとに、電界効果トランジスタからなる第１および第２の列選択トランジスタをさらに設け、
前記第１の列選択トランジスタについては、ドレインを対応する列のＢＬＣ線に接続し、ソースを前記第２の電圧の供給源に接続し、
前記第２の列選択トランジスタについては、ドレインを対応する列のＢＬＴ線に接続し、ソースを前記第３の電圧の供給源に接続し、ゲートを同一列における第１の列選択トランジスタのゲートに接続するとともに列選択信号源に接続する
請求項１に記載の磁気メモリ素子の書込方法。
【請求項９】
前記選択されたメモリセルに情報"１"を書き込む場合には、その選択されたメモリセルにおけるセルトランジスタのゲート・ソース間（またはゲート・ドレイン間）の最大電圧を１．８ボルトとすると共に、非選択のメモリセルにおけるセルトランジスタのゲート・ソース間（またはゲート・ドレイン間）の最大電圧を１．２ボルトとし、
前記選択されたメモリセルに情報"０"を書き込む場合には、その選択されたメモリセルにおけるセルトランジスタのゲート・ソース間（またはゲート・ドレイン間）の最大電圧を１．８ボルトとするとともに、非選択のメモリセルにおけるセルトランジスタのゲート・ソース間（またはゲート・ドレイン間）の最大電圧を０．８ボルトとする
請求項５に記載の磁気メモリ素子の書込方法。
【請求項１０】
前記第１の電圧と前記第６の電圧とは互いに異なり、
前記第３の電圧と前記第７の電圧とは互いに異なる
請求項１に記載の磁気メモリ素子の書込方法。
【請求項１１】
プログラム電流によって磁気メモリ素子に対する情報の書き込みが行われる回路であって、
ｍ行ｎ列のマトリクスアレイをなすように配置されると共に、それぞれが、第１および第２の端子を有する磁気メモリ素子と、前記第２の端子に接続されたドレインとゲートとソースとを有するセルトランジスタとを含み、前記セルトランジスタから前記磁気メモリ素子に第１の電流を流すことにより情報"１"が書き込まれ、前記磁気メモリ素子から前記セルトランジスタに第２の電流を流すことにより情報"０"が書き込まれるように構成された複数のメモリセルと、
前記マトリクスアレイの各列にそれぞれ設けられたＢＬＣ線およびＢＬＴ線と、
前記マトリクスアレイの各行に設けられたワード線と、
前記ＢＬＴ線ごとに設けられたプリチャージトランジスタおよび放電トランジスタと、前記ＢＬＣ線ごとに設けられたプリチャージトランジスタおよび放電トランジスタとを有するプリチャージ回路と、
を備え、
各列に属する各メモリセルにおける磁気メモリ素子の第１の端子が、対応する列のＢＬＣ線に接続され、
各列に属する各メモリセルにおけるセルトランジスタのソースが、対応する列のＢＬＴ線に接続され、
各行に属する各メモリセルにおけるセルトランジスタのゲートが、対応する行のワード線に接続され、
前記プリチャージトランジスタおよび前記放電トランジスタが、ソース、ドレインおよびゲートを有する電界効果トランジスタであり、
前記プリチャージトランジスタのドレインが、対応する放電トランジスタのソースに接続されると共に、対応するＢＬＴ線またはＢＬＣ線に接続され、
前記プリチャージトランジスタのソースが第４の電圧の供給源に接続され、
前記プリチャージトランジスタのゲートがプリチャージ信号源に接続され、
前記放電トランジスタのドレインが接地され、
前記放電トランジスタのゲートが放電信号源に接続されている
磁気メモリ回路。
【請求項１２】
書込対象のメモリセルへの情報"１"の書き込みは、前記複数のメモリセルのうちの選択された１つのメモリセルに接続されたワード線に第１の電圧を印加し、前記選択されたメモリセルに接続されたＢＬＣ線に第２の電圧を印加し、前記選択されたメモリセルに接続されたＢＬＴ線に第３の電圧を印加し、残りのすべてのＢＬＣ線およびＢＬＴ線に前記第４の電圧を印加し、残りのすべてのワード線に第５の電圧を印加することにより行われ、
前記第１の電圧ないし前記第５の電圧が、接地電圧を基準としたものである
請求項１１に記載の磁気メモリ回路。
【請求項１３】
書込対象のメモリセルへの情報"０"の書き込みは、選択された前記メモリセルに接続されたワード線に第６の電圧を印加し、前記選択されたメモリセルに接続されたＢＬＣ線に第７の電圧を印加し、前記選択されたメモリセルに接続されたＢＬＴ線に第８の電圧を印加し、残りのすべてのＢＬＣ線およびＢＬＴ線に前記第４の電圧を印加し、残りのすべてのワード線に第５の電圧を印加することにより行われ、
前記第４の電圧ないし前記第８の電圧が、接地電圧を基準とするものである
請求項１１に記載の磁気メモリ回路。
【請求項１４】
前記セルトランジスタが電界効果トランジスタである
請求項１１に記載の磁気メモリ回路。
【請求項１５】
前記第１の電圧が２．２ボルト、前記第２の電圧が０ボルト、前記第３の電圧が０．８ボルト、前記第４の電圧が１．０ボルト、前記第５の電圧が０ボルトである
請求項１２に記載の磁気メモリ回路。
【請求項１６】
前記第４の電圧が１．０ボルト、前記第５の電圧が０ボルト、前記第６の電圧が１．８ボルト、前記第７の電圧が０．４ボルト、前記第８の電圧が０ボルトである
請求項１３に記載の磁気メモリ回路。
【請求項１７】
さらに、前記マトリクスアレイの列ごとに、電界効果トランジスタからなる第１および第２の列選択トランジスタが設けられ、
前記第１の列選択トランジスタについては、ドレインが、対応するＢＬＣ線に接続され、ソースが、前記第２の電圧の供給源に接続され、
前記第２の列選択トランジスタについては、ドレインが、対応するＢＬＴ線に接続され、ソースが、前記第３の電圧の供給源に接続され、ゲートが、同一列における第１の列選択トランジスタのゲートに接続されるとともに列選択信号源に接続されている
請求項１１に記載の磁気メモリ回路。
【請求項１８】
前記選択されたメモリセルに情報"１"を書き込む場合には、その選択されたメモリセルにおけるセルトランジスタのゲート・ソース間（またはゲート・ドレイン間）の最大電圧が１．８ボルトとされると共に、非選択のメモリセルにおけるセルトランジスタのゲート・ソース間（またはゲート・ドレイン間）の最大電圧が１．２ボルトとされる
請求項１２に記載の磁気メモリ回路。
【請求項１９】
前記選択されたメモリセルに情報"０"を書き込む場合には、その選択されたメモリセルにおけるセルトランジスタのゲート・ソース間（またはゲート・ドレイン間）の最大電圧を１．８ボルトとされると共に、非選択のメモリセルにおけるセルトランジスタのゲート・ソース間（またはゲート・ドレイン間）の最大電圧が０．８ボルトとされる
請求項１３に記載の磁気メモリ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相変化ＲＡＭセルやスピンモーメントトランスファー（あるいはスピントルクトランスファー：ＳＴＴ）ＭＲＡＭセル等の磁気メモリ素子に情報を書き込む方法、およびそのような方法が適用される磁気メモリ回路に係わり、特に、最小セルトランジスタの供給可能電流よりも大きいプログラム電流を必要とする磁気メモリ素子においてもセルトランジスタの寿命を損なうことなくゲード駆動電圧を印加することを可能とする磁気メモリ素子の書込方法および磁気メモリ回路に関する。
【背景技術】
【０００２】
Witcraftらによる特許文献１，２は、巨大磁気抵抗効果（Giant Magneto-Resistive：GMR）セル等の磁気メモリセルにデータを保存する方法および装置を開示している。これらの文献に記載の発明は、磁気メモリセルの周囲にワード線を旨く巻回することにより、このワード線によって誘起される磁場を増加させるようにしたものである。
【０００３】
Fulkersonらによる特許文献３は、ＧＭＲ素子やトンネル磁気抵抗効果（Tunneling Magneto-Resistive：TMR）素子等のＭＲＡＭ（磁気ランダムアクセスメモリ）素子における記憶状態を読み出す技術を開示している。この技術では、1本のビット線を第１の部分および第２の部分に分割し、インターフェース回路によって、第１のビット線における第１の部分および第２の部分の抵抗値と、第２のビット線における第１の部分および第２の部分の抵抗値とを比較することにより、第１のビット線におけるセルの論理状態を判断している。
【０００４】
Onoらによる特許文献４は、強磁性膜と、非磁性膜と、反強磁性膜とを有する積層膜を含むＧＭＲ素子を開示している。
【０００５】
特許文献５は、高い出力および高い抵抗値を発生可能であるとともに、高記録密度に対応可能なＧＭＲ素子、ならびにこのＧＭＲ素子を有するＧＭＲ型ヘッド、薄膜磁気メモリおよび薄膜磁気センサを開示している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第７，０４６，５４７号明細書
【特許文献２】米国特許第６，９６１，２６５号明細書
【特許文献３】米国特許第６，９８５，３８２号明細書
【特許文献４】米国特許第６，７５４，０５５号明細書
【特許文献５】米国特許第６，７１４，３９０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記した相変化ＲＡＭやＳＴＴ−ＭＲＡＭ等のような、磁気抵抗効果を利用した磁気メモリ素子では、大きなプログラム電流が必要とされる。プログラム電流は、電界効果トランジスタ等のセルトランジスタによって制御される。したがって、メモリセルのプログラミングを行うための十分なメモリセル電流を発生させるためには、ゲート・ドレイン間（またはゲート・ソース間）に高い電圧を印加することが必要となる。しかしながら、このような高いゲート・ドレイン間（またはゲート・ソース間）電圧や大きなメモリセル電流は、セルトランジスタの寿命を著しく短縮させてしまう恐れがある。
【０００８】
本発明の目的は、情報の書込対象でないメモリセルのセルトランジスタにおいてゲート電圧ストレスを最小限に抑えつつ、情報“１”または“０”を個々のメモリセルに書き込み可能な磁気メモリ回路を提供することにある。
【０００９】
本発明の他の目的は、情報の書込対象でないメモリセルのセルトランジスタにおいてゲート電圧ストレスを最小限に抑えつつ、情報“１”または “０”を個々のメモリセルに書き込むための磁気メモリ素子の書込方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記の目的は、情報“１”または“０”の書込対象としてのメモリセルに対してのみ、高いゲート・ドレイン間（またはゲート・ソース間）電圧を印加してセルトランジスタをプログラミングする、という手法により達成される。これにより、書込対象のメモリセルのみが、一回につき１つのメモリセルずつ、高いゲート電圧ストレスを受けるだけで済むことになる。また、プリチャージ・放電回路を用いることにより、情報の書込対象ではないメモリセルに加わる電圧ストレスが低減される。
【００１１】
メモリセルに対して読出動作および書込動作を行う際には、複数の異なる電圧が必要となる。そのうち、書込動作は最も高い電流を必要とする。そこで、セルトランジスタに加わる応力を低減するため、読出動作および書込動作を行う際に複数の異なるゲート電圧を印加する。この場合、書込動作のゲート電圧が最も高くなる。
【００１２】
複数のメモリセルのうちの１つのメモリセルに情報を書き込む際、この１つのメモリセルのセルトランジスタのゲートに接続されたワード線の電圧のみを増加させる。これにより、このワード線に接続されたすべてのセルトランジスタ、すなわち特定の行方向におけるすべてのセルトランジスタのゲート電圧が増加する。また、一対のビット線（ＢＬＣ線とＢＬＴ線）を有する回路を設け、特定の列に沿ったすべてのメモリセルをＢＬＣ線およびＢＬＴ線に接続する。書込対象のメモリセルに接続されたワード線の電圧を増加させた際に、その書込対象のメモリセルが属する列に沿ったＢＬＣ線およびＢＬＴ線の電圧も同時に増加させる。これにより、書込対象のメモリセルと同じ列方向におけるすべてのメモリセルの電圧が増加する。ただし、この場合、ゲート電圧が増加するのは、特定の行に属する書込対象のメモリセルのゲート電圧のみとなる。また、複数のビット線トランジスタと、プリチャージ回路とを用いて、書込対象ではないメモリセルのセルトランジスタに加わる電圧ストレスをさらに制限している。
【００１３】
メモリセルに情報“１”を書き込む場合には、情報“０”を書き込む場合よりも大きいセル電流が必要となる。したがって、セルトランジスタに対し、より高いゲート電圧が加わることになる。一方、メモリセルの読出動作に際して必要とされるセル電流は最も少なく、よってゲート電圧も最も低い。複数のメモリセルについて、一回につき１つずつ書き込みを行うようにする。そして、情報“１”および情報“０”を書き込む際に複数の異なるゲート電圧を用いる。また、メモリセルから情報を読み出す際には、書き込み時とは異なる電圧を用いる。このような動作は、例えばプリチャージ回路を用いることにより実現可能である。これにより、メモリセルアレイのセルトランジスタに加わる全体的な電圧ストレスを抑制することができる。
【００１４】
より具体的には、本発明の目的は以下に述べる各手段によって達成される。
【００１５】
本発明における磁気メモリ素子の書込方法は、プログラム電流によって磁気メモリ素子に情報を書き込む方法であって、複数のメモリセルを準備する工程と、マトリクスアレイの各列にＢＬＣ線とＢＬＴ線とを設ける工程と、マトリクスアレイの各行にワード線を設ける工程と、各列に属する各メモリセルにおける磁気メモリ素子の第１の端子を、対応する列のＢＬＣ線に接続する工程と、各列に属する各メモリセルにおけるセルトランジスタのソースを、対応する列のＢＬＴ線に接続する工程と、各行に属する各メモリセルにおけるセルトランジスタのゲートを、対応する行のワード線に接続する工程とを含むものである。
上記の複数のメモリセルは、ｍ行ｎ列のマトリクスアレイをなすように配置される。各メモリセルは、第１および第２の端子を有する磁気メモリ素子と、第２の端子に接続されたドレインとゲートとソースとを有するセルトランジスタとを含み、セルトランジスタから磁気メモリ素子に第１の電流を流すことにより情報“１”が書き込まれ、磁気メモリ素子からセルトランジスタに第２の電流を流すことにより情報“０”が書き込まれるように構成される。
選択されたメモリセルに情報“１”を書き込む第１の書込工程は、複数のメモリセルのうちの選択された１つのメモリセルに接続されたワード線に第１の電圧を印加し、選択されたメモリセルに接続されたＢＬＣ線に第２の電圧を印加し、選択されたメモリセルに接続されたＢＬＴ線に第３の電圧を印加し、残りのすべてのＢＬＣ線およびＢＬＴ線に第４の電圧を印加し、残りのすべてのワード線に第５の電圧を印加することにより行われる。
選択されたメモリセルに情報“０”を書き込む第２の書込工程は、複数のメモリセルのうちの選択された１つのメモリセルに接続されたワード線に第６の電圧を印加し、選択されたメモリセルに接続されたＢＬＣ線に第７の電圧を印加し、選択されたメモリセルに接続されたＢＬＴ線に第８の電圧を印加し、残りのすべてのＢＬＣ線およびＢＬＴ線に第４の電圧を印加し、残りのすべてのワード線に第５の電圧を印加することにより行われる。
【００１６】
本発明における磁気メモリ回路は、プログラム電流によって磁気メモリ素子に対する情報の書き込みが行われる回路であって、複数のメモリセルと、マトリクスアレイの各列にそれぞれ設けられたＢＬＣ線およびＢＬＴ線と、マトリクスアレイの各行に設けられたワード線とを備えるものである。
上記の複数のメモリセルは、ｍ行ｎ列のマトリクスアレイをなすように配置される。各メモリセルは、第１および第２の端子を有する磁気メモリ素子と、第２の端子に接続されたドレインとゲートとソースとを有するセルトランジスタとを含み、セルトランジスタから磁気メモリ素子に第１の電流を流すことにより情報“１”が書き込まれ、磁気メモリ素子からセルトランジスタに第２の電流を流すことにより情報“０”が書き込まれるように構成される。
各列に属する各メモリセルにおける磁気メモリ素子の第１の端子は、対応する列のＢＬＣ線に接続され、各列に属する各メモリセルにおけるセルトランジスタのソースは、対応する列のＢＬＴ線に接続され、各行に属する各メモリセルにおけるセルトランジスタのゲートは、対応する行のワード線に接続される。
【００１７】
本発明における磁気メモリ素子の書込方法または磁気メモリ回路では、複数のメモリセルに対し、第１の書込工程を用いて一回につき１つのメモリセルずつ情報“１”を書き込むと共に、第２の書込工程を用いて一回につき１つのメモリセルずつ情報“０”を書き込むようにすることができる。
【００１８】
上記のセルトランジスタとしては、電界効果トランジスタが利用可能である。
【００１９】
第１の電圧ないし第８の電圧としては、接地電圧を基準とした電圧を用いることができる。この場合、例えば、第１の電圧を２．２ボルトとし、第２の電圧を０ボルトとし、第３の電圧を０．８ボルトとし、第４の電圧を１．０ボルトとし、第５の電圧を０ボルトとし、第６の電圧を１．８ボルトとし、第７の電圧を０．４ボルトとし、第８の電圧を０ボルトとすることが可能である。
【００２０】
書込対象以外のメモリセルが属する列のＢＬＣ線およびＢＬＴ線には第４の電圧が印加される。この第４の電圧はプリチャージ回路を用いて供給可能である。このプリチャージ回路は、例えば、ＢＬＴ線およびＢＬＣ線を第４の電圧の供給源、接地または開回路のいずれかに選択的に接続する接続手段を有するように構成される。より具体的には、プリチャージ回路が、ＢＬＴ線ごとに設けられたプリチャージトランジスタおよび放電トランジスタと、ＢＬＣ線ごとに設けられたプリチャージトランジスタおよび放電トランジスタとを備えるように構成する。プリチャージトランジスタおよび放電トランジスタとしては、電界効果トランジスタを用いることができる。そして、プリチャージトランジスタのドレインを、対応する放電トランジスタのソースに接続すると共に対応するＢＬＴ線またはＢＬＣ線に接続し、プリチャージトランジスタのソースを第４の電圧の供給源に接続し、プリチャージトランジスタのゲートをプリチャージ信号源に接続し、放電トランジスタのドレインを接地に接続し、放電トランジスタのゲートを放電信号源に接続する。
【００２１】
さらに、マトリクスアレイの列ごとに、電界効果トランジスタからなる第１および第２の列選択トランジスタを設けるように構成可能である。この場合、第１の列選択トランジスタについては、ドレインを対応する列のＢＬＣ線に接続し、ソースを第２の電圧の供給源に接続し、第２の列選択トランジスタについては、ドレインを対応する列のＢＬＴ線に接続し、ソースを第３の電圧の供給源に接続し、ゲートを同一列における第１の列選択トランジスタのゲートに接続するとともに列選択信号源に接続する。
【００２２】
選択されたメモリセルに情報“１”を書き込む場合には、その選択されたメモリセルにおけるセルトランジスタのゲート・ソース間（またはゲート・ドレイン間）の最大電圧を１．８ボルトとすると共に、非選択のメモリセルにおけるセルトランジスタのゲート・ソース間（またはゲート・ドレイン間）の最大電圧を１．２ボルトとすればよい。一方、選択されたメモリセルに情報“０”を書き込む場合には、その選択されたメモリセルにおけるセルトランジスタのゲート・ソース間（またはゲート・ドレイン間）の最大電圧を１．８ボルトとするとともに、非選択のメモリセルにおけるセルトランジスタのゲート・ソース間（またはゲート・ドレイン間）の最大電圧を０．８ボルトとすればよい。
【発明の効果】
【００２３】
本発明における磁気メモリ素子の書込方法または磁気メモリ回路によれば、情報“１”または“０”の書込対象としてのメモリセルに対してのみ、高いゲート・ドレイン間（またはゲート・ソース間）電圧を印加してセルトランジスタをプログラミングできるようにしたので、書込対象のメモリセルのみが一回につき１つのメモリセルずつ高いゲート電圧ストレスを受けるだけで済み、その結果、メモリセル全体として、セルトランジスタの寿命を延ばすことができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施の形態に係る磁気メモリ回路を示す等価回路図である。
【図２Ａ】図1に示した磁気メモリ回路におけるメモリセルに情報“１”を書き込む場合のメモリセルの状態を模式的に示す図である。
【図２Ｂ】図1に示した磁気メモリ回路におけるメモリセルに情報“０”を書き込む場合のメモリセルの状態を模式的に示す図である。
【図３】図1に示した磁気メモリ回路の動作を示すタイミングチャートである。
【図４】図1に示した磁気メモリ回路の選択されたメモリセルに情報“１”を書き込む場合の動作を示す図である。
【図５】図1に示した磁気メモリ回路の選択されたメモリセルに情報“０”を書き込む場合の動作を示す図である。
【発明を実施するための形態】
【００２５】
以下、本発明を実施するための形態について、図面を参照して詳細に説明する。なお、以下に説明する実施の形態において、トランジスタとは、いずれも電界効果トランジスタを意味している（以下、単にトランジスタと称する）。
【００２６】
図１は、本実施の形態における磁気メモリ回路を模式的に表すものである。この磁気メモリ回路は、行方向および列方向に配置された複数のメモリセル１００，１０１，…１０ｎ、１１０，１１１，…１１ｎ、１ｍ０，１ｍ１，…１ｍｎからなるメモリセルアレイを有する。各メモリセル１００（１０１〜１ｍｎ）は、互いに直列接続された、磁気メモリ素子７００（７０１，…７０ｎ、７１０，７１１，…７１ｎ、７ｍ０，７ｍ１，…７ｍｎ）と、セルトランジスタ８００（８０１，…８０ｎ、８１０，８１１，…８１ｎ、８ｍ０，８ｍ１，…８ｍｎ）とを有している。磁気メモリ素子７００〜７ｍｎは、それぞれ、２つの端子をもつ素子であり、図１に示したように抵抗として表される。
【００２７】
メモリセルアレイの各列には、ＢＬＣ線４０（４１〜４ｎ）と、ＢＬＴ線５０（５１，…５ｎ）とが設けられている。ＢＬＣ線４０（４１〜４ｎ）は、対応する列（そのＢＬＣ線が設けられた列）に配置されている各磁気メモリ素子７ｘ０（７ｘ１〜７ｘｍ（ｘは０からｎの値））の一端に接続されている。ＢＬＴ線５０（５１〜５ｎ）は、対応する列（そのＢＬＴ線が設けられた列）に配置されている各セルトランジスタ８ｘ０（８ｘ１〜８ｘｍ（ｘは０からｎの値））のドレインと接続されている。図１に示すように、各メモリセル１００（１０１〜１ｍｎ）におけるセルトランジスタ８００（８０１〜８ｍｎ）のドレインは、そのメモリセル１００（１０１〜１ｍｎ）における磁気メモリ素子７００（７０１〜７ｍｎ）の他端に接続されている。
【００２８】
各ＢＬＴ線５０（５１〜５ｎ）は、ＢＬＴトランジスタ６０(６１〜６ｎ)を介して、第１の電圧源ＶD1と接続されている。各ＢＬＣ線４０（４１〜４ｎ）は、図１に示すように、ＢＬＣトランジスタ７０（７１〜７ｎ）を介して、第２の電圧源ＶD2と接続されている。
【００２９】
各列のＢＬＴトランジスタ６０（６１〜６ｎ）のゲートと、ＢＬＣトランジスタ７０（７１〜７ｎ）のゲートとは、互いに接続されるとともに、ゲート信号源ｙ0（ｙ1〜ｙn）に接続されている。すなわち、図１に示すように、ＢＬＴトランジスタ６０のゲートとＢＬＣトランジスタ７０のゲートとはゲート信号線ｙ0に接続され、ＢＬＴトランジスタ６１のゲートとＢＬＣトランジスタ７１のゲートとはゲート信号線ｙ1に接続され、ＢＬＴトランジスタ６ｎのゲートとＢＬＣトランジスタ７ｎのゲートとはゲート信号線ｙnに接続されている。これにより、第１の電圧源ＶD1からの電圧（後述する第3の電圧V３または第８の電圧V８）をメモリセルアレイの各列のＢＬＴ線５０〜５ｎに対して印加するとともに、第２の電圧源ＶD2からの電圧（後述する第２の電圧V２または第７の電圧V７）をメモリセルアレイの各列のＢＬＣ線４０〜４ｎに印加することが可能となっている。
メモリセルアレイの各行のセルトランジスタ８００〜８０ｎ（８１０〜８１ｎ，…８ｍ０〜８ｍｎ）のゲートは、対応する行（そのゲートが設けられた行）に配置されたワード線２００（２０１，…２０ｍ）に接続されている。図１に示すように、ワード線２００〜２０ｍは、行デコード回路５００に接続されている。
【００３０】
本実施の形態における磁気メモリ回路はまた、非選択状態のセルトランジスタ８００〜８ｍｎに加わる応力をさらに減少させるために用いられるプリチャージ回路５０４を備えている。このプリチャージ回路５０４は、ＢＬＴ線５０〜５ｎおよびＢＬＣ線４０〜４ｎのそれぞれについて設けられた、プリチャージトランジスタとしての第１のトランジスタ５１０と、放電トランジスタとしての第２のトランジスタ５１１とを有する。
【００３１】
第１のトランジスタ５１０のソースは、プリチャージ電圧源５０５（ＶP）に接続され、第２のトランジスタ５１１のドレインは基準電圧源５０６（ＶREF）に接続されている。第１のトランジスタ５１０のドレインは、対応するＢＬＴ線（またはＢＬＣ線）について設けられた第２のトランジスタ５１１のソースに接続されるとともに、対応する列におけるＢＬＴ線５０〜５ｎ（またはＢＬＣ線４０〜４ｎ）のいずれか１つに接続されている。複数の第１のトランジスタ５１０の各ゲートは互いに接続されるとともに、プリチャージ信号線としての充電ゲート信号線５０７（ＶCH）に接続されている。第２のトランジスタ５１１の各ゲートは互いに接続されるとともに、放電信号線としての放電ゲート信号線５０８（ＶDC）に接続されている。
【００３２】
本実施の形態では、非選択状態のメモリセル１００〜１ｍｎのゲート・ソース間（またはゲート・ドレイン間）の電圧を１．２ボルト程度以下にするととともに、選択状態のメモリセル１００〜１ｍｎのゲート・ソース間（またはゲート・ドレイン間）の電圧を１．８ボルト程度にすることが望ましい。
【００３３】
次に、以上のような構成の磁気メモリ回路の動作を説明する。
【００３４】
図２Ａおよび図２Ｂは、メモリセル１００〜１ｍｎに情報“１”または情報“０”を書き込む場合を示す説明図である。ここでは、これらのメモリセルを代表してメモリセル１００を例に説明する。図２Ａおよび図２Ｂに示すように、磁気メモリ素子４（７００）の第１の端子９はＢＬＣ線６（４０）に接続され、第２の端子５はセルトランジスタ３（８００）のドレインに接続され、セルトランジスタ３のソースはＢＬＴ線７（５０）に接続され、セルトランジスタ３のゲート８はワード線８００（図１）に接続されている。
【００３５】
図２Ａに示すように、セルトランジスタ３から磁気メモリ素子４に対して電流を流すことにより、情報“１”が磁気メモリ素子４に書き込まれる。この電流は、ＢＬＣ線６、ＢＬＴ線７、およびセルトランジスタ３のゲート８に対して、それぞれ、第２の電圧Ｖ２、第３の電圧Ｖ３、第１の電圧Ｖ１を印加することにより流れる。
【００３６】
また、図２Ｂに示すように、磁気メモリ素子４からセルトランジスタ３に対して電流を流すことにより、磁気メモリ素子４に情報“０”が書き込まれる。この電流は、ＢＬＣ線６、ＢＬＴ線７、およびセルトランジスタ３のゲート８に対して、それぞれ、第７の電圧Ｖ７、第８の電圧Ｖ８、第６の電圧Ｖ６を印加することにより流れる。
【００３７】
セルトランジスタ３に加わるストレス条件は、磁気メモリ素子４が読み出される場合と書き込まれる場合とで異なる。セルトランジスタ３のストレス条件はまた、情報“１”が磁気メモリ素子４に書き込まれる場合と、情報“０”が磁気メモリ素子４に書き込まれる場合とでも異なる。
【００３８】
図２Ａおよび図２Ｂにおいて、セルトランジスタ３と磁気メモリ素子４との相互接続点５（第２の端子５）の電圧（Ｖ２３，Ｖ７８）およびセルトランジスタ３のゲート８の電圧（Ｖ１，Ｖ６）は、いずれも、磁気メモリ素子４に情報"１"が書き込まれるときの方が、磁気メモリ素子４に情報"０"が書き込まれるときよりも高くなっている。すなわち、Ｖ２３＞Ｖ７８，Ｖ１＞Ｖ６である。
【００３９】
図１および図３に示すように、本実施の形態では、磁気メモリ素子７００〜７ｍｎから情報を読み出し、あるいは、情報“１”または情報“０”を磁気メモリ素子７００〜７ｍｎに書き込む際に、セルトランジスタ８００〜８ｍｎに加わるストレスを許容水準に制限する手段を提供する。これは、一回につき１つの磁気メモリ素子７００〜７ｍｎずつ情報“１”または“０”を書き込むようにし、かつ、プリチャージ回路５０４を用いることにより行われる。
【００４０】
以下、図３に示すタイミングチャートを参照して、図１に示したメモリセル１１１に情報“１”を書き込んだのちメモリセル１００に情報“０”を書き込む場合の動作例を説明する。
【００４１】
なお、情報"１"をメモリセル１１１に書き込み、情報"０"をメモリセル１００に書き込む際、それらのメモリセル１００，１１１が属するＢＬＴ線５１以外のすべてのＢＬＴ線５２〜５ｎのＢＬＴトランジスタ６２〜６ｎと、それらのメモリセル１００，１１１が属するＢＬＣ線４１以外のすべてのＢＬＣ線４２〜４ｎのＢＬＣトランジスタ７２〜７ｎに供給されるゲート信号ｙ2〜ｙnは、すべて低レベル状態を保ち続ける（図３では図示せず）。そのため、これらのＢＬＴトランジスタ６２〜６ｎおよびＢＬＴトランジスタ７２〜７ｎはいずれもオフ状態を保ち続けることになり、第１の電圧源ＶD1および第２の電圧源ＶD2はいずれも、これらのＢＬＴ線５２〜５ｎおよびＢＬＣ線４２〜４ｎには接続されない。
【００４２】
本実施の形態の磁気メモリ回路の動作において、基準電圧（または低レベル電圧）は、接地電圧（すなわち、ゼロボルト）にしている。但し、印加電圧と基準電圧との差こそが重要であり、印加電圧と基準電圧との電圧差が同じである限り、基準電圧はゼロボルトとは異なる電圧であってもよい。
【００４３】
図３に示すように、Ｔ0からＴ1までの第１の期間において、ＢＬＴトランジスタ６０，６１およびＢＬＣトランジスタ７０，７１に供給されるゲート信号ｙ0，ｙ1は、低レベルとなっている。したがって、ＢＬＴトランジスタ６０，６１およびＢＬＣトランジスタ７０，７１は、オフ状態を保っている。この期間中、第２の電圧源ＶD2の電圧は低レベルの第２の電圧Ｖ２（この例ではゼロボルト）となっており、第１の電圧源ＶD1の電圧は、第２の電圧Ｖ２（ゼロボルト）から第３の電圧Ｖ３（約０．８ボルト）に増加する。ただし、第１の電圧源ＶD1および第２の電圧源ＶD2は、いずれもメモリセル１００のＢＬＣ線４０とＢＬＴ線５０には接続されておらず、また、メモリセル１１１のＢＬＣ線４１とＢＬＴ線５１にも接続されていない。
【００４４】
また、第１の期間中、充電ゲート信号線５０７の信号ＶCHは高レベルとなる一方、放電ゲート信号線５０８の信号ＶDCは低レベルとなっていることから、第１のトランジスタ５１０はオン状態となり、第２のトランジスタ５１１はオフ状態となる。その結果、プリチャージ電圧源５０５は、すべてのＢＬＴ線５０〜５ｎおよびＢＬＣ線４０〜４ｎに接続される。この例では、プリチャージ電圧源５０５の電圧ＶPは、第４の電圧Ｖ４（約１．０ボルト）となっている。そのため、ＢＬＴ線５０〜５ｎおよびＢＬＣ線４０〜４ｎは、いずれも第１の期間中、第４の電圧Ｖ４（１．０ボルト）にプリチャージされる。なお、図３では、ＢＬＴ線５０〜５ｎの電圧レベルをＢＬＴ0〜ＢＬＴnと表記し、ＢＬＣ線４０〜４ｎの電圧レベルをＢＬＣ0〜ＢＬＣnと表記している
【００４５】
また、第１の期間中、ワード線２００に印加される信号電圧ＷＬ0は第５の電圧Ｖ５（ここではゼロ）に維持される一方、書込対象のメモリセル１１１が属する行のワード線２０１に印加される信号電圧ＷＬ1は第１の電圧Ｖ１（２．２ボルト）に上昇する。これらのワード線２００，２０１以外の残りのワード線２０２〜２０ｍに印加される信号電圧もまた、この例ではすべてＶ５（ゼロ）に維持される。
【００４６】
以上のような条件により、第１の期間においては、メモリセル１１１のセルトランジスタ８１１のソース・ゲート間（またはドレイン・ゲート間）の電圧は、最大で２．２−１．０＝１．２ボルトとなり、セルトランジスタ８１１以外のセルトランジスタ８１０，８１ｎのゲート・ソース間（またはゲート・ドレイン間）の電圧は、最大で１．０−０．０＝１．０ボルトとなる。
【００４７】
図３に示すように、Ｔ1からＴ2までの第２の期間において、列方向のメモリセル１１１のＢＬＣ線４１およびＢＬＴ線５１に供給されるゲート信号ｙ1は、低レベルから高レベルへと上昇する一方、充電ゲート信号線５０７の信号電圧ＶCHはゼロに下降するとともに、放電ゲート信号線５０８の信号電圧ＶDCは依然としてゼロに維持される。これにより、第１のトランジスタ５１０および第２のトランジスタ５１１はともにオフ状態となる。
【００４８】
また、第２の期間中、第１の電圧源ＶD1の電圧は第３の電圧Ｖ３（０．８ボルト）に維持され、第２の電圧源ＶD2の電圧は第２の電圧Ｖ２（ゼロボルト）に維持される。メモリセル１１１のＢＬＴ線５１の電圧は、第１の電圧源ＶD1の電圧０．８ボルトと同じであり、メモリセル１１１のＢＬＣ線４１の電圧は、第２の電圧源ＶD2の電圧０ボルトと同じとなっている。このメモリセル１１１のＢＬＴ線５１およびＢＬＣ線４１以外の残りのＢＬＴ線５０，５ｎおよびＢＬＣ線４０，４ｎの電圧は、これらの線の静電容量に起因して第４の電圧Ｖ４（１．０ボルト）に維持される。また、ワード線２０１の電圧ＷＬ1は第１の電圧Ｖ１（２．２ボルト）に維持される一方、それ以外のワード線２００，２０ｍの電圧ＷＬ0等は第５の電圧Ｖ５（０．０ボルト）に維持される。
【００４９】
以上のような条件により、メモリセル１１１に接続されたＢＬＴ線５１−ＢＬＣ線４１間には０．８ボルトが印加され、セルトランジスタ８０１のゲートに２．２ボルトが供給され、これによりメモリセル１１１に情報“１”が書き込まれる。この情報“１”が書き込まれた際の、メモリセル１１１の磁気メモリ素子７１１における電圧降下は、約０．４ボルトである。したがって、セルトランジスタ８１１において、ゲートからドレインを見たときの最大電圧は２．２−０．４＝１．８ボルトであり、ゲートからソースを見たときの最大電圧は２．２−０．８＝１．４ボルトである。
【００５０】
一方、非選択状態のセルトランジスタ８００〜８１０，８１ｎ〜８ｍｎのゲート・ソース間（またはゲート・ドレイン間）の最大電圧は、ＢＬＴ線５１およびＢＬＣ線４１以外の残りのＢＬＴ線５０，５ｎおよびＢＬＣ線４０，４ｎに１．０ボルトのプリチャージ電圧が残存していることから、２．２−１．０＝１．２ボルトとなる。
【００５１】
Ｔ2からＴ3までの第３の期間において、ＢＬＴトランジスタ６０〜６ｎおよびＢＬＣトランジスタ７０〜７ｎに対するゲート信号の電圧はゼロボルトに戻り、第１の電圧源ＶD1の電圧もゼロボルトに戻る。また、充電ゲート信号線５０７の信号電圧ＶCHはゼロに維持され、放電ゲート信号線５０８の信号電圧ＶDCは上昇する。これにより、第１のトランジスタ５１０はオフ状態となり、第２のトランジスタ５１１はオン状態となる。その結果、ＢＬＴ線５０〜５ｎおよびＢＬＣ線４０〜４ｎは、いずれも基準電圧源５０６に接続されて電圧ＶREFとなり、または接地される。以上により、メモリセル１１１への情報“１”の書き込みが完了する。
【００５２】
Ｔ3からＴ4までの第４の期間において、メモリセル１００への情報“０”の書き込みが開始される。第４の期間中、充電ゲート信号線５０７の信号電圧ＶCHは上昇する一方、放電ゲート信号線５０８の信号電圧ＶDCは低レベルに維持される。これにより、第１のトランジスタ５１０はオン状態となり、第２のトランジスタ５１１はオフ状態となる。その結果、ＢＬＴ線５０〜５ｎおよびＢＬＣ線４０〜４ｎは、いずれも第４の電圧Ｖ４（１．０ボルト）を出力するプリチャージ電圧源５０５（ＶP）に接続される。
【００５３】
また、第４の期間中、第２の電圧源ＶD2の電圧は第７の電圧Ｖ７（０．４ボルト）に上昇する一方、第１の電圧源ＶD1の電圧は、メモリセル１００に情報“０”を書き込む動作中は一貫して第８の電圧Ｖ８（ゼロボルト）を保ち続ける。さらに、Ｔ3からＴ4までの第４の期間では、ワード線２００に印加される信号電圧ＷＬ0は第６の電圧Ｖ６（１．８ボルト）に上昇する一方、それ以外のワード線２０１，２０ｍに印加される信号電圧ＷＬ1等は第５の電圧Ｖ５（０．０ボルト）に維持される。
【００５４】
Ｔ4からＴ5までの第５の期間において、列方向のメモリセル１００のＢＬＣ線４０およびＢＬＴ線５０に供給されるゲート信号ｙ0は、低レベルから高レベルへと上昇する一方、充電ゲート信号線５０７の信号電圧ＶCHはゼロに降下するとともに、放電ゲート信号線５０８の信号電圧ＶDCは依然としてゼロに維持される。これにより、第１のトランジスタ５１０および第２のトランジスタ５１１はともにオフ状態となる。
【００５５】
第５の期間中、第１の電圧源ＶD1の電圧は第８の電圧Ｖ８（０．０ボルト）に維持され、第２の電圧源ＶD2の電圧は第７の電圧Ｖ７（０．４ボルト）に維持される。このため、メモリセル１００のＢＬＴ線５０の電圧は、第１の電圧源ＶD1の第８の電圧Ｖ８（０．０ボルト）と同じであり、メモリセル１００のＢＬＣ線４０の電圧は、第２の電圧源ＶD2の第７の電圧Ｖ７（０．４ボルト）と同じとなっている。このメモリセル１００のＢＬＴ線５０およびＢＬＣ線４０以外のＢＬＴ線５１〜５ｎおよびＢＬＣ線４１〜４ｎの電圧は、これらの線の静電容量に起因して第４の電圧Ｖ４（１．０ボルト）に維持される。また、ワード線２００の電圧ＷＬ0は第６の電圧Ｖ６（１．８ボルト）に維持される一方、それ以外のワード線２０１，２０ｍの電圧ＷＬ1等は第５の電圧Ｖ５（０．０ボルト）に維持される。
【００５６】
以上のような条件により、メモリセル１００に接続されたＢＬＴ線５０−ＢＬＣ線４０間に０．４ボルトが印加され、セルトランジスタ８００のゲートに１．８ボルトが供給され、これによりメモリセル１００に情報“０”が書き込まれる。このセルトランジスタ８００のゲートからドレイン（またはソース）を見たときの最大電圧は１．８−０．０＝１．８ボルトである。
【００５７】
一方、非選択状態のセルトランジスタ８０１〜８ｍｎのゲート・ソース間（またはゲート・ドレイン間）の最大電圧は、ＢＬＴ線５０およびＢＬＣ線４０以外のＢＬＴ線５１〜５ｎおよびＢＬＣ線４１〜４ｎに残存している１．０ボルトのプリチャージ電圧に起因して、１．８−１．０＝０．８ボルトとなる。
【００５８】
第５の期間（Ｔ5）が経過したのち、ゲート信号ｙ0，ｙ1の電圧はゼロボルトに戻る。また、放電ゲート信号線５０８の信号電圧ＶDCが上昇して第２のトランジスタ５１１がオン状態となるとともに、充電ゲート信号線５０７の信号電圧ＶCHは低レベルを維持して第１のトランジスタ５１０がオフ状態となる。その結果、ＢＬＴ線５０〜５ｎとＢＬＣ線４０〜４ｎとは、いずれも基準電圧源５０６の基準電位ＶREFまたは接地電位に戻る。この時点において、別の書込動作または読出動作を開始することができる。
【００５９】
読出動作に際しては、セルトランジスタ８００〜８ｍｎのゲート・ソース間（またはゲート・ドレイン間）の電圧は、書込動作と比較して低い電圧で足りる。したがって、セルトランジスタ８００〜８ｍｎのゲート・ソース間（またはゲート・ドレイン間）の最大電圧は、情報“１”の書込の場合、選択状態のセルトランジスタ８００〜８ｍｎについては１．８ボルト、非選択状態のセルトランジスタ８００〜８ｍｎについては１．２ボルトである。また、情報“０”の書込動作の場合では、選択状態のセルトランジスタ８００〜８ｍｎについては１．８ボルト、非選択状態のセルトランジスタ８００〜８ｍｎについては０．８ボルトである。
【００６０】
本発明をその好適な実施の形態を参照して詳細に説明したが、当業者であれば、本発明の精神および範囲から逸脱することなく、形式的および細部にわたる様々な変更が可能であることを理解し得るであろう。
【符号の説明】
【００６１】
３…セルトランジスタ、４…磁気メモリ素子、６…ＢＬＣ線、７…ＢＬＴ線、８…ゲート、４０〜４ｎ…ＢＬＣ線、５０〜５ｎ…ＢＬＴ線、６０〜６ｎ…ＢＬＴトランジスタ、７０〜７ｎ…ＢＬＣトランジスタ、１００〜１ｍｎ…メモリセル、２００〜２０ｍ…ワード線、５００…行デコード回路、５０４…プリチャージ回路、５０５…プリチャージ電圧源（第４の電圧の供給源）、５０６…基準電圧源、５０７…充電ゲート信号線（プリチャージ信号線）、５０８…放電ゲート信号線（放電信号線）、５１０…第１のトランジスタ（プリチャージトランジスタ）、５１１…第２のトランジスタ（放電トランジスタ）、７００〜７ｍｎ…磁気メモリ素子、８００〜８ｍｎ…セルトランジスタ、ＶD1…第１の電圧源、ＶD2…第２の電圧源、ｙ0〜ｙn…ゲート信号線（列選択信号線）。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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