(57)【特許請求の範囲】
【請求項１】
第１の積層体の一部が第２の積層体から解放されるように意図されたデバイスの解放前の構造を有するデバイスであって：
少なくとも１つの第１の材料を基礎とする少なくとも１つの第１層を有する少なくとも１つの第１の積層体であり、少なくとも１つの第２の材料を基礎とする少なくとも１つの第２層を有する第２の積層体に対向配置された、少なくとも１つの第１の積層体、
前記第１及び／又は第２の積層体内に形成された少なくとも１つの閉じた空洞であり、前記第１の積層体の前記解放前の構造を形成する部分と前記第２の積層体との間に配置された、少なくとも１つの閉じた空洞、
前記空洞内に配置され、且つ前記第１の積層体の前記部分を前記第２の積層体に連結する、少なくとも１つのスペーサ、
を有するデバイス。
【請求項２】
前記第１及び／又は第２の積層体は更に、前記第１層と前記第２層との間に配置された少なくとも１つの中間層を有し、前記空洞は、前記中間層、前記第１層、及び／又は前記第２層に形成されている、請求項１に記載のデバイス。
【請求項３】
前記中間層は誘電体材料を基礎とする、請求項２に記載のデバイス。
【請求項４】
複数のグループのスペーサを有し、各グループの前記スペーサは、前記第１層、前記第２層又は中間層の主面に平行な面内で、その他のグループの前記スペーサとは異なる断面を有する、請求項１乃至３の何れか一項に記載のデバイス。
【請求項５】
隣接し合う２つのスペーサ間の距離が前記第１の積層体の前記部分の厚さの５０倍より小さくなるように前記空洞内に散在する複数のスペーサを有する、請求項１乃至４の何れか一項に記載のデバイス。
【請求項６】
前記第１の材料は半導体材料である、請求項１乃至５の何れか一項に記載のデバイス。
【請求項７】
前記第２の材料は半導体材料又は誘電体材料である、請求項１乃至６の何れか一項に記載のデバイス。
【請求項８】
前記第１及び／又は第２の積層体内に、前記第１及び／又は第２の積層体の薄層化を後に実行することを可能にする少なくとも１つの弱められた領域を有する、請求項１乃至７の何れか一項に記載のデバイス。
【請求項９】
第１の積層体の一部が第２の積層体から解放されるように意図されたデバイスの解放前の構造を有するデバイスを製造する方法であって：
少なくとも１つの第１の材料を基礎とする少なくとも１つの第１層を有する第１の積層体内に、且つ／或いは少なくとも１つの第２の材料を基礎とする少なくとも１つの第２層を有する第２の積層体内に、少なくとも１つの凹部を、該凹部内に少なくとも１つの突起を残存させながら形成する形成工程、
前記第１の積層体を前記第２の積層体に対向させて接合する接合工程であり、前記凹部が、前記第１の積層体の、前記解放前の構造を形成する部分と前記第２の積層体との間に配置された閉じた空洞を形成し、前記突起が、前記第１の積層体の前記部分を前記第２の積層体に連結するスペーサを形成する、接合工程、
を有する方法。
【請求項１０】
前記第１及び／又は第２の積層体は更に、少なくとも１つの中間層を有し、前記凹部は、前記中間層、前記第１層、及び／又は前記第２層に形成され、且つ前記中間層は、前記接合工程の後、前記第１層と前記第２層との間に配置される、請求項９に記載の方法。
【請求項１１】
前記凹部を形成する前記形成工程は、複数のグループの突起を残存させ、各グループの前記突起は、前記第１層、前記第２層又は前記中間層の主面に平行な面内で、その他のグループの前記突起とは異なる断面を有し、前記突起は、前記接合工程の後、前記第１の積層体の前記部分と前記第２の積層体との間に延在するスペーサを形成する、請求項９又は１０に記載の方法。
【請求項１２】
前記第１及び／又は第２の積層体を薄くする薄層化工程を更に有する請求項９乃至１１の何れか一項に記載の方法。
【請求項１３】
前記第１及び／又は第２の積層体内に少なくとも１つの弱められた領域を形成する工程を更に有し、前記薄層化工程は、前記弱められた領域の位置で少なくとも１つの破砕工程を行うことによって実行される、請求項１２に記載の方法。
【請求項１４】
前記凹部及び前記突起は、前記第１及び／又は第２の積層体に少なくとも１つのリソグラフィ工程及び少なくとも１つのエッチング工程を行うことによって形成される、請求項９乃至１３の何れか一項に記載の方法。
【請求項１５】
前記接合工程は、前記第１の積層体と前記第２の積層体との間で行われる分子結合又は陽極封止である、請求項９乃至１４の何れか一項に記載の方法。
【請求項１６】
デバイス内に構造を形成する方法であって：
請求項９乃至１５の何れか一項に記載の、第１の積層体の一部が第２の積層体から解放されるように意図されたデバイスの解放前の構造を有するデバイスを製造する方法を実行する工程、
前記空洞への少なくとも１つの経路を形成する工程、
前記スペーサを前記第１若しくは第２の積層体に機械的に連結している、前記第１若しくは第２の積層体の少なくとも１つの部分、及び／又は前記スペーサの全て若しくは一部をエッチングする工程であり、前記第１の積層体の前記解放前の構造を形成する部分を前記第２の積層体から解放する工程、
を有する方法。
【請求項１７】
請求項１乃至８の何れか一項に記載のデバイスの構造を解放する方法であって：
前記空洞への少なくとも１つの経路を形成する工程、
前記スペーサを前記第１若しくは第２の積層体に機械的に連結している、前記第１若しくは第２の積層体の少なくとも１つの部分、及び／又は前記スペーサの全て若しくは一部をエッチングする工程であり、前記第１の積層体の前記解放前の構造を形成する部分を前記第２の積層体から解放する工程；
を有する方法。
【請求項１８】
前記空洞への前記経路を形成する工程は、少なくとも１つのリソグラフィ工程及び少なくとも１つのエッチング工程によって行われる、請求項１６又は１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、実用（ユースフル）層内に形成された解放前の構造（プレリリース構造）を有するデバイス及びその製造方法に関する。このデバイスは、特に、例えばセンサといった微小電気機械システム（ＭＥＭＳ）及び／又はナノ電気機械システム（ＮＥＭＳ）としてもよく、プレリリース構造は、例えば、ＭＥＭＳ又はＮＥＭＳの１つ又は複数の可動素子を有する。このデバイスはまた、構造解放後に機能するように意図されたＣＭＯＳ型の素子を有する。
【背景技術】
【０００２】
基板とシリコンに基づくユースフル層との間に酸化物層を配置することによって形成されたＳＯＩ（シリコン・オン・インシュレータ）基板からＭＥＭＳを製造することが知られている。先ず、リソグラフィ工程及びエッチング工程によってユースフル層内にＭＥＭＳ構造が形成される。そして、酸化物層に達することを可能にするよう、ユースフル層を貫通する解放用開口が形成される。その後、ＭＥＭＳを基板に連結している酸化物層の部分が除去され、ＭＥＭＳ、又は可動素子となるよう意図されたＭＥＭＳの特定素子が基板から解放される。この酸化物層部分の除去は、例えば、先に形成された解放用開口内に導入されたエッチング剤によるウェットエッチングによって行われる。
【０００３】
この方法においては、特に、エッチング剤がＭＥＭＳ、又はＭＥＭＳの可動素子を基板に連結している酸化物層部分を完全に除去し得るよう、ユースフル層内に相当数の解放用開口が形成されなければならず、ＭＥＭＳを弱いものとしてしまう。また、このエッチングを行うのに必要な時間は長いものである。
【０００４】
特許文献１には、ＳＯＩ基板のユースフル層に形成された微小機械構造を解放する方法が記載されている。この方法においては、先ず、酸化物層の複数部分を残存させながら、酸化物層の第１の部分的且つ選択的なエッチングが行われ、それにより、基板と構造を形成しているユースフル層部分との間にスペーサが形成される。そして、このスペーサをエッチングマスクとして用いてユースフル層及び基板のエッチングが行われ、それにより、スペーサの位置のレベルで、ユースフル層内及び基板内に付着防止（アンチボンディング）ストッパとして用いられるストッパが形成される。最後に、スペーサが除去されることにより、微小機械構造が基板から完全に解放される。
【０００５】
これら付着防止ストッパは、可動素子が構造のその他の素子と接触することができ、それによりこれら素子間の“付着”をもたらし得るときに有用である。付着した場合、構造が機能しているときに可動素子の動きはもはや保証されず、それにより機能不良が引き起こされる。これらストッパは、衝突の場合に接触面を制限することにより、構造の可動素子が付着する虞を軽減し得る。
【０００６】
それでもなお、第１の部分的エッチングを行うためには、ユースフル層内に相当数の解放用開口が形成されなければならない。また、このエッチングの所要時間は非常に長いものである。
【特許文献１】欧州特許出願公開第０７５４９５３号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、構造内に多数の解放用開口が形成されることによって構造が弱められることのない、後続段階での構造解放を可能にするプレリリース構造デバイスを提供することを１つの目的とする。後続の構造解放は、特許文献１に記載された構造解放より速いものとなり得る。
【課題を解決するための手段】
【０００８】
上記課題に鑑み、本発明が提案する解放前の構造（プレリリース構造）を有するデバイスは：
−  少なくとも１つの第１の材料を基礎とする少なくとも１つの第１層を有する少なくとも１つの第１の積層体であり、少なくとも１つの第２の材料を基礎とする少なくとも１つの第２層を有する第２の積層体の上に、あるいはそれに対向して配置された、少なくとも１つの第１の積層体、
−  第１及び／又は第２の積層体内に形成された少なくとも１つの、例えば閉じた、空洞であり、第１の積層体の、解放前の構造を形成する部分と第２の積層体との間に配置された、少なくとも１つの閉じた空洞、
−  空洞内に配置され、且つ第１の積層体の前記部分と第２の積層体との間に延在する、すなわち、第１の積層体の前記部分を第２の積層体に連結あるいは接続する、少なくとも１つのスペーサ、
を有する。
【０００９】
用語“積層体”は、ここでは、そして本明細書全体を通して、“少なくとも１つの層”であるとして理解される。
【００１０】
このデバイスによると、構造の解放が非常に素早く行われ得る。何故なら、該構造と第２の積層体との間に配置されたスペーサのみが第１又は第２の積層体から解放されるよう意図され、このことは、基板に接触する該構造の表面に等価な表面がエッチングされなければならない従来技術に係るデバイスと比較して、小さい表面がエッチングされることを意味するからである。また、１つ又は２つの積層体内に、第１の積層体の一部により形成されたプレリリース構造の下方全体に延在する閉じた空洞が形成されるとすると、該構造内の追加的な解放用開口はもはや不要となり、構造を完全に解放することには空洞への単一の経路（アクセス）で十分となる。このデバイスは、故に、構造設計に関して一層大きい思考の自由度を提供する。
【００１１】
さらに、本発明に従ったプレリリース構造は、ＭＥＭＳ、ＮＥＭＳ、及び／又はＭＯＳ若しくはＣＭＯＳデバイスを形成あるいは製造する工程群を、プレリリース構造の内部若しくは表面での、あるいはそれに対しての、それらの解放の前に行うことを可能にする。それにより、高温を生じさせる工程においてさえも、構造の変形を回避することが可能になる。また、本発明により、構造内の空洞への開口又はアクセスが存在しないことにより、設計上の制約なく、１つ又は複数のＭＥＭＳ、ＮＥＭＳ、ＭＯＳ及び／又はＣＭＯＳ型のデバイスやその他の種類のデバイスがプレリリース構造の内部若しくは表面に、あるいはそれに対して形成され得る。
【００１２】
スペーサの錨泊（アンカリング）は、構造の解放中に除去されるので、本発明に従ったデバイスは、特に、機械的応力を生じさせる方法工程に構造が耐えるときの、プレリリース構造の機械的支持すなわちアンカリングを最適化するため、空洞内に高密度のスペーサを有することができる。スペーサの密度は、故に、プレリリース構造の十分な機械的支持が得られるような密度にされる。
【００１３】
本発明はまた、少なくとも１つの第２の材料を基礎とする少なくとも１つの第２層の上に、あるいはそれに対向して配置された、少なくとも１つの第１の材料を基礎とする少なくとも１つの第１層、少なくとも第１層及び／又は第２層の内部に形成され、且つ構造を形成するための第１層の部分と第２層との間に配置された少なくとも１つの（例えば、閉じた）空洞、及び、空洞内に配置され且つ第１層の前記部分と第２層との間に延在する、すなわち、第１層の前記部分を第２層に連結あるいは接続する少なくとも１つのスペーサすなわちマイクロピラー、を有するプレリリース構造デバイスを提案する。
【００１４】
実用（ユースフル）層を有し得る第１の積層体内に形成された構造は、例えば、加速度計の振動おもりや圧力センサの膜などのセンサの感応素子や、又は櫛部などのＭＥＭＳの可動素子を有し得る。
【００１５】
第１及び／又は第２の積層体は更に、第１層と第２層との間に配置された少なくとも１つの中間層を有していてもよく、空洞は、中間層、第１層、及び／又は第２層に形成されてもよい。
【００１６】
この場合、中間層は、例えば前記第１及び／又は第２の材料の酸化物などの誘電体材料、及び／又は半導体酸化物を基礎としてもよい。このデバイスは、故に、ＳＯＩ基板内のプレリリース構造を形成し得る。
【００１７】
デバイスは複数のグループのスペーサを有していてもよく、各グループのスペーサは、第１層、第２層又は中間層（当該デバイスが中間層を有するとき）の主面に平行な面内で、その他のグループのスペーサとは異なる断面を有していてもよい。
【００１８】
デバイスは、隣接し合う２つのスペーサ間の距離が第１の積層体の前記部分の厚さの約５０倍より小さくなるように空洞内に散在する複数のスペーサを有していてもよい。
【００１９】
第１層又は第２層の主面に平行な面内におけるスペーサの断面は、構造が解放前に被る機械的応力の関数として選定されてもよい。この断面は、特に、約７μｍ２から１６μｍ２の間とし得る。
【００２０】
第１の材料は半導体材料としてもよい。第２の材料は半導体材料、又は例えばガラス及び／又はシリカ等の誘電体材料としてもよい。故に、構造はシリコン・オン・ガラス、又はシリコン・オン・ホウケイ酸塩の型の基板のユースフル層に形成されてもよい。
【００２１】
本発明はまた、解放前の構造を有するデバイスを製造する方法に関する。当該方法は少なくとも：
−  少なくとも１つの第１の材料を基礎とする少なくとも１つの第１層を有する第１の積層体内に、且つ／或いは少なくとも１つの第２の材料を基礎とする少なくとも１つの第２層を有する第２の積層体内に、少なくとも１つの凹部を、該凹部内に少なくとも１つの突起を残存させながら形成する形成工程、
−  第１の積層体を第２の積層体の上に、あるいはそれに対向させて接合する接合工程であり、凹部が、第１の積層体の、解放前の構造を形成する部分と第２の積層体との間に配置された、例えば閉じた、空洞を形成し、突起が、第１の積層体の前記部分と第２の積層体との間に延在する、すなわち、第１の積層体の前記部分を第２の積層体に連結するスペーサを形成する、接合工程、
を有する。
【００２２】
第１及び／又は第２の積層体は更に、少なくとも１つの中間層を有していてもよく、凹部は、中間層、第１層、及び／又は第２層に形成されてもよく、且つ中間層は、接合工程の後、第１層と第２層との間に配置されてもよい。
【００２３】
凹部を形成する工程は、複数のグループの突起を残存させてもよく、各グループの突起は、第１層、第２層又は中間層（デバイスが中間層を有するとき）の主面に平行な面内で、その他のグループの突起とは異なる断面を有していてもよく、突起は、接合工程の後、第１の積層体の前記部分と第２の積層体との間に延在するスペーサを形成してもよい。
【００２４】
当該方法は更に、第１及び／又は第２の積層体を薄くする薄層化工程を有してもよい。
【００２５】
当該方法は更に、第１及び／又は第２の積層体内に少なくとも１つの弱められた領域を形成する工程を有してもよく、薄層化工程は、弱められた領域のレベルで少なくとも１つの破砕工程を行うことによって実行されてもよい。
【００２６】
凹部及び突起は、第１及び／又は第２の積層体に少なくとも１つのリソグラフィ工程及び少なくとも１つのエッチング工程を行うことによって形成されてもよい。
【００２７】
接合工程は、第１の積層体と第２の積層体との間で行われる分子結合又は陽極封止であってもよい。
【００２８】
本発明はまた、デバイス内に構造を形成する方法に関する。当該方法は少なくとも：
−  上述の、解放前の構造を有するデバイスを製造する方法を実行する工程、
−  空洞への少なくとも１つのアクセスを形成する工程、
−  スペーサを第１若しくは第２の積層体に機械的に連結している、第１若しくは第２の積層体の少なくとも１つの部分、及び／又はスペーサの全て若しくは一部をエッチングする工程であり、第１の積層体の前記部分を第２の積層体から解放する工程、
を有する。
【００２９】
本発明はまた、上述のデバイスの構造を解放する方法に関する。当該方法は少なくとも：
−  空洞への少なくとも１つのアクセスを形成する工程、
−  スペーサを第１若しくは第２の積層体に機械的に連結している、第１若しくは第２の積層体の少なくとも１つの部分、及び／又はスペーサの全て若しくは一部をエッチングする工程であり、第１の積層体の前記部分を第２の積層体から解放する工程；
を有する。
【００３０】
故に、スペーサすなわちマイクロピラーは、構造の解放前に、機械的支持の機能、及び解放前に該構造に対して行われる工程中の熱の逃げ道（サーマルブリッジ）の機能の双方を果たし、構造の解放後に、付着防止機能、すなわち、解放された構造が移動し第２層と接触したときに該構造が第２層に付着する虞を突起が軽減すること、を確保することを可能にするピンすなわちストッパを形成し得る。
【００３１】
空洞へのアクセスの形成は、少なくとも１つのリソグラフィ工程及び少なくとも１つのエッチング工程によって行われてもよい。
【００３２】
このエッチング工程はまた、スペーサの全て又は一部のエッチングを行ってもよい。
【発明を実施するための最良の形態】
【００３３】
本発明は、以下の実施形態の説明を読むことによって、より十分に理解される。以下の実施形態は、添付の図面を参照して純粋に例として与えられるものであり、本発明を限定するものではない
図面において、次の図へ進むことを容易にするよう、相異なる図の類似部分又は等価部分には同一の参照符号を付する。また、図をみやすいものとするため、図示される様々な部分は必ずしも同一の尺度で示していない。
【００３４】
異なる可能な形態（実施形態及び代替形態）は、互いを排しないものとして理解されるべきであり、相互に組み合わせられ得るものである。
【００３５】
先ず図１−３を参照するに、基板１０４に連結される実用（ユースフル）層１０２に解放前（プレリリース）構造デバイス１００を形成する第１実施形態に従った方法の工程群が示されている。
【００３６】
図１に示すように、先ず、第１の基板１０４上に誘電体層１０６が形成される。この実施形態において、第１の基板１０４は、例えばシリコンといった、少なくとも１つの半導体を基礎とし、誘電体層１０６は、例えば基板１０４のシリコンの酸化によって得られたシリコン酸化物といった、酸化物を基礎とする。第２の基板１０８とその上に形成された層１１０とによる第１の積層体も形成される。第２の基板１０８も例えばシリコン等の少なくとも１つの半導体を基礎とし、層１１０は第２の基板１０８の材料とは異なる少なくとも１つの材料を基礎とする。この実施形態において、層１１０は犠牲層であり、例えば、後に第２の基板１０８と犠牲層１１０とユースフル層１０２により形成された第１の積層体を薄くすることを可能にするような、半導体酸化物又はシリコン−ゲルマニウム等の半導体を基礎とする。そして、犠牲層１１０上に、ここでは例えばシリコン等の少なくとも１つの半導体を基礎とするユースフル層１０２が形成される。概して、ユースフル層１０２は、例えば約５μｍから４ｍｍの間の厚さを有し、好ましくは約５μｍから２００μｍの間の厚さを有する。また、層１０２及び１０６の材料は、層１０６の材料がユースフル層１０２の材料に対して選択的にエッチングされ得るように選定される。第１の基板１０４及び誘電体層１０６は第２の積層体を形成している。
【００３７】
そして、ユースフル層１０２におけるリソグラフィ及びエッチングの工程が行われ、凹部１１２が形成される。この凹部１１２は、ユースフル層１０２の、プレリリース構造を形成することになる部分１１４の上方に形成される。この凹部１１２の寸法は、所望の構造の大きさ及び形状の関数として適応される。凹部１１２は、例えば、数百μｍの寸法を有する。言い換えると、凹部１１２はおよそ１ｍｍより小さい寸法を有する。ユースフル層１０２にリソグラフィ及びエッチングにより形成されたパターンは、ユースフル層１０２の部分１１４の上方で、凹部１１２内に突起１１６を形成する。図１においては３つの突起１１６が示されている。この実施形態において、凹部１１２は第１の積層体に形成されている。
【００３８】
突起１１６は、凹部１１２内で、１つの歩幅を有するよう比較的均一に散在させられる。言い換えると、隣接し合う２つの数μｍの突起１１６の間隔は、例えば、約５μｍから１５μｍの間である。突起１１６は、例えば、平面（ｘ，ｙ）に平行な面内で、約７μｍ２から１６μｍ２の間の面積の断面を有する。平面（ｘ，ｙ）は、例えば、ユースフル層１０２の主面である。この断面は、例えば、辺の長さが約３μｍから４μｍの間である長方形、又は半径が約３μｍから４μｍの間である円盤形状を有する。この断面は、規則的であるかに拘わらず、如何なるその他の形状を有していてもよい。凹部１１２の深さは、ユースフル層１０２の厚さの関数として適応される。
【００３９】
凹部１１２の深さは、特に、層１０２を機械的に弱めないように選定される。また、凹部１１２のこの深さは、後の構造の解放中に使用されるエッチング剤で、２つのアクセス開口（孔又はトレンチ）間に位置する領域のレベルで解放エッチングの均一性が得られるよう、また、このエッチング剤が凹部内の何れの場所にも運ばれ、エッチングされるべき要素を除去し得るよう選定される。表面層に凹部が形成されたＳＯＩ基板を積層形成する場合、この深さは、例えば、酸化物層の厚さに等しくされる。
【００４０】
そして、図２に示すように、誘電体層１０６とユースフル層１０２との間の接合、例えば分子結合、が行われる。故に、凹部１１２は、誘電体層１０６とユースフル層１０２の部分１１４との間に配置された閉じた空洞を形成する。また、突起１１６は、空洞１１２内でユースフル層１０２の部分１１４と誘電体層１０６との間に延在するスペーサすなわち微小ピラーを形成する。言い換えると、突起１１６はユースフル層１０２の部分１１４を誘電体層１０６に連結あるいは接続する。
【００４１】
そして、図３に示すように、例えば酸化物の犠牲エッチング又はＨＦにより、第２の基板１０８及びＳｉＧｅ層１１０が除去される。そして、誘電体層１０６の一部の媒介物及びスペーサ１１６を介して基板１０４に連結されたユースフル層１０２の半導体部分１１４により形成された、解放前の構造（プレリリース構造）を有するデバイス１００が得られる。スペーサ１１６は、故に、部分１１４に対する機械的支持として且つ熱の逃げ道（サーマルブリッジ）として作用する。
【００４２】
次に図４及び５を参照するに、図３に示した上述のプレリリース構造デバイス１００から、デバイス１００内に構造を形成する工程群が示されている。
【００４３】
図４において、ユースフル層１０２の部分１１４、すなわち、デバイス１００のプレリリース構造が、リソグラフィ及びエッチングの工程により成形される。この実施形態において、デバイス１００は例えば加速度計といったＭＥＭＳであり、ユースフル層１０２の部分１１４により形成された構造は浮遊膜にされるものである。図４において、ユースフル層１０２を貫通するように形成された絶縁溝（トレンチ）１１８が、ユースフル層１０２の残りの構造を成形し、その境界を定めている。これらのトレンチ１１８はまた、空洞１１２及び誘電体層１０６への通路（アクセス）、特に、誘電体層１０６のスペーサ１１６に連結された部分へのアクセスを形成する。
【００４４】
図５に示すように、部分１１４により形成された構造が、エッチングによって基板１０４から解放される。スペーサ１１６を基板１０４に連結している誘電体層１０６の部分を、例えば、フッ酸を用いてウェットエッチングすることにより、先に形成した空洞１１２が拡大される。斯くして、ユースフル層１０２の部分１１４により形成された構造は、基板１０４及び誘電体層１０６から解放される。
【００４５】
ここで説明した方法に従った構造の解放は、従来技術に係る方法と比較して、誘電体層１０６をエッチングするエッチング剤を導入することを可能にするための追加的な解放用開口をユースフル層１０２の部分１１４に形成することを必要としない。実際、スペーサ１１６に連結された誘電体層１０６の部分群の全てにアクセスすることを空洞１１２が可能にするのであれば、エッチング剤は、構造の境界を定めるトレンチ１１８から独自に、ユースフル層１０２の部分１１４を基板１０４に連結する誘電体層１０６の部分群の全体に到達し得る。また、ユースフル層１０２が基板１０４及び誘電体層１０６に取り付けられる前にスペーサ１１６がユースフル層１０２内に形成されるのであれば、スペーサ１１６は、部分１１４を弱めることになる多数の開口をユースフル層１０２の部分１１４に形成することなく形成され得る。なお、犠牲エッチング中のエッチング剤の流体分布を向上させることが望まれる場合には、幾つかの追加的な解放用開口が形成されてもよい。
【００４６】
この方法はまた、構造を解放する時間を短縮することを可能にする。例えば、上述の従来技術に係る方法においては、構造を形成するための半導体部分に、解放用の開口群を約３０μｍの間隔で形成する必要がある。その場合、構造を解放するための時間は、２つの開口間の距離の半分、例えば約１５μｍ、より僅かに小さい直径の円筒を形成する酸化物（ＳＯＩ基板の場合）部分をエッチング剤によってエッチングするのに要する時間である。この時間は解放用開口群を相互に近付けることによって短縮され得るが、そうすることは、解放されるべき構造内に更に多くの解放用開口を形成することを意味し、構造を更に弱いものとすることになる。ここで説明したデバイスにおいては、構造を解放するための時間は、スペーサ１１６の下方に位置する誘電体層１０６の部分群、言い換えると、ユースフル層１０２の主面に平行な面内の寸法が約３μｍから４μｍの間である部分群、をエッチングするのに要する時間に一致する。すなわち、エッチング時間は、従来技術に係る方法で必要な時間の約１／５である。
【００４７】
また、構造の解放後、スペーサ１１６は、接触した場合の接触面を縮小することにより該構造と基板１０４との間での付着の虞を軽減し得るストッパを形成する。
【００４８】
上述の実施形態の一代替形態において、基板１０４及び誘電体層１０６を、基板を形成する単一の層で置き換えることが可能である。その場合、この基板は、例えばホウケイ酸塩型の、ガラスを基礎としてもよい。そして、ユースフル層１０２とこの基板との接合が、分子結合又は陽極封止（アノディックシーリング）によって形成され得る。この代替形態において、構造の解放は、錨泊（アンカリング）、すなわち、スペーサに直接的に連結された基板部分をエッチングすることによって得られる。このエッチングは、フッ酸を用いた等方性エッチングとし得る。
【００４９】
デバイス１００に関して説明した利点の全てが、この代替形態にも当てはまる。すなわち、ユースフル層に多数の解放用開口を形成することなく構造が解放され、構造の解放時間が短縮され、スペーサの存在によって付着防止ストッパが形成される。また、ユースフル層内に、構造を形成するためのユースフル層部分の一部の下方のみに空洞を形成することも可能である。例えば、インターデジタルコーム（櫛）状のＭＥＭＳの場合、可動櫛を形成するためのユースフル層部分の下方に空洞を形成し、固定櫛を形成するためのユースフル層部分の下方には空洞を形成しないことが可能である。
【００５０】
次に図６−１０を参照するに、第２実施形態に従った、プレリリース構造デバイス２００を形成する工程群及びこの構造の解放工程が示されている。
【００５１】
図６に示すように、第１実施形態と異なり、凹部１１２及び突起１１６が、例えばリソグラフィ及び反応性イオンエッチング（ＲＩＥ）の工程により、固体基板２０２に形成される。ここでは、基板２０２はシリコンを基礎とする。凹部１１２の深さは、ここでは、数百ｎｍであり、およそ１μｍより小さい。基板２０２を第１の積層体とする。
【００５２】
そして、基板２０２は、シリコンを基礎とする基板１０４とシリコン酸化物を基礎とする誘電体層１０６とにより形成された第２の積層体に、シーリングにより接合される（図７）。
【００５３】
図８において、基板２０２が所望の厚さまで薄層化されることにより、シリコンの層２０４が形成される。故に、基板１０４、誘電体層１０６及び層２０４はＳＯＩ構造を形成し、層２０４はこの構造のユースフルシリコン層を形成する。空洞１１２の上方に位置する層２０４の部分２１４は、デバイス２００のプレリリース構造を形成する。
【００５４】
ユースフル層２０４の部分２１４は、リソグラフィ工程及び例えばＲＩＥであるエッチング工程によって成形される（図９）。上述の第１実施形態においてのように、ユースフル層２０４を貫通するように形成された絶縁溝（トレンチ）１１８が、ユースフル層２０４の残りの構造を成形し、その境界を定めている。これらのトレンチ１１８はまた、空洞１１２及び誘電体層１０６への通路（アクセス）、特に、誘電体層１０６のスペーサ１１６に連結された部分へのアクセスを形成する。
【００５５】
最後に、図１０に示すように、部分２１４により形成された構造が、スペーサ１１６に連結された誘電体層の部分をエッチングすることによって、基板１０４から解放される。
【００５６】
この実施形態の一代替形態において、プレリリース構造デバイスの空洞内に、該空洞内における分布密度が実質的に均一であり且つ該デバイスの主面に平行な面内で異なる断面寸法を有するスペーサを形成することが可能である。図１１は、この代替形態に従ったデバイス２００の（層２０４の主面における）断面図を示している。図１１に示すように、第１グループのスペーサ１１６ａの断面は、第２グループのスペーサ１１６ｂの断面の寸法より小さい寸法を有する。
【００５７】
この代替形態において、構造を形成する部分１１４の解放は二段階で行われる。先ず、第グループのスペーサ１１６ａを基板１０４に連結する誘電体層１０６の部分群がエッチングされ、その後、第２のエッチングにより、第２グループのスペーサ１１６ｂを基板１０４に連結する誘電体層１０６の部分群が解放される。これら２つのエッチング工程の間に、例えば特許文献１に記載された方法を用いることにより、スペーサ１１６ｂが依然として空洞１１２内に存在するレベルで、層２０４内に付着防止ストッパを形成することが可能である。
【００５８】
面（ｘ，ｙ）における空洞１１２の辺の長さは、例えば数百μｍとしてもよく、すなわち、およそ１ｍｍより小さくし得る。空洞１１２の上方に位置する層２０４の部分がＭＥＭＳを形成するよう意図されるとき、スペーサ１１６ａは、例えば、面（ｘ，ｙ）において辺の長さが約３μｍから５μｍの間である断面を有し、隣接し合う２つのスペーサ１１６ａは、例えば、約８μｍから１５μｍの間の長さだけ離れている。空洞１１２の上方に位置する層２０４の部分がＮＥＭＳを形成するよう意図されるとき、スペーサ１１６ａは、面（ｘ，ｙ）において辺の長さが約０．２μｍから０．５μｍの間である断面を有してもよく、約１μｍから２μｍの間の歩幅（隣接し合う２つのスペーサ間の距離）だけ隔てられ得る。面（ｘ，ｙ）におけるスペーサ１１６ｂの断面は、スペーサ１１６ａの断面の寸法より約３μｍから５μｍだけ大きい寸法を有し得る。スペーサの寸法は、進化したリソグラフィ手段が用いられる場合、更に小さくされ得る。例えば、スペーサ１１６ａの面（ｘ，ｙ）内での断面の寸法が約１μｍである場合、間隔の歩幅は約０．２μｍから０．５μｍの間となり得る。
【００５９】
上述の実施形態において、空洞１１２は第１の積層体、すなわち、第２の積層体に移設される層（デバイス１００では層１０２、デバイス２００では層２０２、２０４）に形成される。これらに対する代替形態においては、空洞１１２及びスペーサ１１６を第２の積層体、すなわち、基板１０４に形成することが可能である。その場合、空洞１１２は基板１０４の一部と誘電体層１０６との間に形成される。そして、解放が上述の実施形態と同様にして実行される。すなわち、エッチング剤を空洞１１２内に運び、それにより解放構造を形成するための層１０２又は層２０４の部分１１４を解放するように第１の積層体（層１０２又は層２０４）及び誘電体層１０６をエッチングすることによって、解放が実行される。図１２は、この代替形態におけるデバイス１００を示している。
【００６０】
他の一代替形態において、空洞１１２及びスペーサ１１６は誘電体層１０６に形成されてもよい。図１３Ａは、この代替形態におけるデバイス１００を示している。層１０２の部分１１４により形成される構造が解放されると（図１３Ｂ参照）、空洞１１２のレベルに位置する誘電体層１０６の部分全体がエッチングされる。上述の実施形態と異なり、プレリリース構造の解放後、スペーサ１１６はもはや空洞内１１２に存在しない。
【００６１】
次に、図１４Ａ−１４Ｆを参照して、プレリリース構造ＳＯＩ基板から圧力センサ１０００を形成する一実施例を説明する。
【００６２】
図１４Ａに示すように、先ず、シリコン基板１００２の熱酸化が行われ、約０．２μｍから０．４μｍの間の厚さを有するシリコン酸化物層１００４が形成される。そして、酸化物層１００４に、例えば上述の空洞１１２と同様にして、突起１００８を有するキャビティ１００６が形成される。突起１００８は、ここでは、面（ｘ，ｙ）に平行な面内で辺の長さが約０．５μｍから１μｍの間である断面を有する。突起１００８間の間隔の歩幅は、例えば、約０．１μｍから０．２μｍの間である。キャビティ１００６は、酸化物層１００４内で約０．１μｍから０．２μｍの間の深さを超えて形成される。
【００６３】
センサ１０００の上面図を示す図１４Ｂを参照するに、キャビティ１００６のパターンは、後のセンサ１０００の膜（membrane）の境界を定めるための円盤を有する。このパターンはまた、解放用開口の形成を排除するための１つ又は複数のチャネルを有する。故に、センサ１０００の膜は損なわれないよう維持される。
【００６４】
そして、例えば単結晶であるシリコン基板１０１０の分子結合が実行される（図１４Ｃ）。シリコン基板１０１０は、分子結合に先立って作り出された弱められた領域１０１２を有する。弱められた領域１０１２は基板１０１０を２つの層１０１４及び１０１６に分離する。斯くして、キャビティ１００６は閉じた空洞となり、突起１００８は、酸化物層１００４及び基板１００２により形成された積層体と基板１０１０との間に延在するスペーサを形成する。スペーサ１００８の密度は、特に、分子結合波が十分に伝播し、スペーサ１００８のレベルで結合が起こるように選定される。この実施例においては、斯くして、空洞１００６が酸化物層１００４内に形成される。
【００６５】
図１４Ｄにおいて、弱められた領域１０１２のレベルで基板１０１０が破砕され、それによりデバイス１０００の層１０１６が除去される。この破砕工程は、基板１０１０に由来する層１０１４の表面の化学的機械的研磨工程に続かれてもよい。スペーサ１００８の密度はまた、破砕工程中の層１０１４の良好な機械的耐性を確保するように選定される。
【００６６】
そして、空洞１００６への経路（アクセス）を形成するのに先立ち、層１０１４を貫通する少なくとも１つの開口１０１８が形成される（図１４Ｅ）。この開口は、空洞１００６のパターンがアクセス用のチャネルを有するとき、このアクセス用チャネルのレベルで層１０１４を貫通するように形成される。故に、センサ１０００の膜を形成するための層１０１４の部分１０２０は損なわれないままである。
【００６７】
そして、図１４Ｆに示すように、空洞１００６のレベルに位置する酸化物層１００４の材料のエッチングが行われ、シリコン層１０１４の部分１０２０により形成された膜が解放される。解放用の開口１０１８は例えば真空蒸着によって充填されてもよく、それにより堆積された材料は、開口１０１８のレベルに堆積された材料のみを保存するよう、リソグラフィ及びエッチングの工程によって選択的にエッチングされる。
【図面の簡単な説明】
【００６８】
【図１】第１実施形態に従ったプレリリース構造を製造する方法の工程を示す図である。
【図２】第１実施形態に従ったプレリリース構造を製造する方法の工程を示す図である。
【図３】第１実施形態に従ったプレリリース構造を製造する方法の工程を示す図である。
【図４】第１実施形態に従った、デバイス内に構造を製造する方法の工程を示す図である。
【図５】第１実施形態に従った、プレリリース構造からデバイスの構造を解放する方法の工程を示す図である。
【図６】第２実施形態に従ったプレリリース構造を製造する方法の工程を示す図である。
【図７】第２実施形態に従ったプレリリース構造を製造する方法の工程を示す図である。
【図８】第２実施形態に従ったプレリリース構造を製造する方法の工程を示す図である。
【図９】第２実施形態に従ったプレリリース構造を製造する方法の工程を示す図である。
【図１０】第２実施形態に従った、プレリリース構造からデバイスの構造を解放する方法の工程を示す図である。
【図１１】第２実施形態の一例におけるプレリリース構造デバイスを示す上面図である。
【図１２】プレリリース構造デバイスを示す図である。
【図１３Ａ】第１実施形態の一例における構造の解放前のプレリリース構造デバイスを示す図である。
【図１３Ｂ】第１実施形態の一例における構造の解放後のプレリリース構造デバイスを示す図である。
【図１４Ａ】プレリリース構造ＳＯＩ基板から圧力センサを製造する方法の工程を示す図である。
【図１４Ｂ】プレリリース構造ＳＯＩ基板から圧力センサを製造する方法の工程を示す図である。
【図１４Ｃ】プレリリース構造ＳＯＩ基板から圧力センサを製造する方法の工程を示す図である。
【図１４Ｄ】プレリリース構造ＳＯＩ基板から圧力センサを製造する方法の工程を示す図である。
【図１４Ｅ】プレリリース構造ＳＯＩ基板から圧力センサを製造する方法の工程を示す図である。
【図１４Ｆ】プレリリース構造ＳＯＩ基板から圧力センサを製造する方法の工程を示す図である。
【符号の説明】
【００６９】
１００、２００、１０００    プレリリース構造デバイス
１０２、２０４、１０１４    第１層（ユースフル層）
１０４、１００２    第２層（基板）
１０６、１００４    誘電体層
１０８    基板
１１２、１００６    空洞（凹部）
１１４、２１４、１０２０    第１層の部分
１１６、１１６ａ、１１６ｂ、１００８    スペーサ（突起）
１１８、１０１８    アクセス（トレンチ）
１０１２    弱められた領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１４Ｄ】
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【図１４Ｅ】
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【図１４Ｆ】
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