(57)【特許請求の範囲】
【請求項１】
半導体基板と、ベース基板とを用意し、
前記半導体基板に酸化膜を形成し、
前記半導体基板に前記酸化膜を介して、加速されたイオンを照射することにより、前記半導体基板の表面から所定の深さに剥離層を形成し、
前記イオンを照射した後に、前記酸化膜上に窒素含有層を形成し、
前記半導体基板と前記ベース基板とを対向させ、加熱処理と共に加圧処理を行って、前記窒素含有層の表面と前記ベース基板の表面とを接合させ、
加熱処理を行って、前記剥離層を境として前記半導体基板を分離することにより、前記ベース基板上に前記酸化膜及び前記窒素含有層を介して単結晶半導体層を形成するＳＯＩ基板の作製方法であって、
前記加圧処理は、少なくとも、前記窒素含有層の表面と前記ベース基板の表面とが接合している面と垂直な方向と沿う方向に、圧力を加えて行われ、
前記窒素含有層は、水素ガスを含む雰囲気で、プラズマＣＶＤ法を用い、基板温度を室温以上３５０℃以下で成膜することを特徴とするＳＯＩ基板の作製方法。
【請求項２】
請求項１において、
前記雰囲気は、前記水素ガスに加えてシランガス及びアンモニアガスを含むことを特徴とするＳＯＩ基板の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板の作製方法に関する。また、当該ＳＯＩ基板を用いて製造される半導体装置に関する。
【背景技術】
【０００２】
近年、バルク状のシリコンウエハに代わり、絶縁表面に薄い単結晶半導体層が存在するＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を使った集積回路が開発されている。ＳＯＩ基板を使うことで、トランジスタのドレインと基板間における寄生容量が低減されるため、ＳＯＩ基板は半導体集積回路の性能を向上させるものとして注目されている。
【０００３】
ＳＯＩ基板を製造する方法の１つに、スマートカット（登録商標）法が知られている（例えば、特許文献１参照）。スマートカット法によるＳＯＩ基板の作製方法の概要を以下に説明する。まず、シリコンウエハにイオン注入法を用いて水素イオンを注入することによって表面から所定の深さにイオン注入層を形成する。次に、酸化シリコン膜を介して、水素イオンを注入したシリコンウエハを別のシリコンウエハに接合させる。その後加熱処理を行うことで、該イオン注入層が劈開面となり、水素イオンを注入したシリコンウエハが薄膜状に剥離し、接合させたシリコンウエハ上に単結晶シリコン層を形成することができる。また、スマートカット法を水素イオン注入剥離法と呼ぶこともある。
【０００４】
また、このようなスマートカット法を用いて単結晶シリコン層をガラスからなる支持基板上に形成する方法が提案されている（例えば、許文献２参照）。特許文献２では、支持基板からの不純物が単結晶シリコン層側に拡散することを防止するために単結晶シリコン基板又は支持基板の一方の表面に窒化シリコン膜を設け、当該窒化シリコン膜上に形成された酸化シリコン膜を貼り合わせ面として、貼り合わせを行う方法が示されている。
【特許文献１】特開２０００−１２４０９２号公報
【特許文献２】特開２００２−１７０９４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ガラス基板はシリコンウエハよりも大面積化が可能であり且つ安価な基板であるため、主に、液晶表示装置の製造に用いられている。ガラス基板をベース基板に用いることにより、大面積で安価なＳＯＩ基板を作製することが可能となる。また、ベース基板としてガラス基板等の不純物を含む基板を用いる場合には、ベース基板に含まれる不純物の拡散を防止するため窒化シリコン膜又は窒化酸化シリコン膜（以下、「窒化シリコン膜等」とも記す）を用いることは有効となる。
【０００６】
しかしながら、窒化シリコン膜等をＣＶＤ法等により形成する場合、成膜される膜の表面に凹凸等が生じるため、当該窒化シリコン膜等を接合層として用いた場合にはベース基板と単結晶シリコン基板との貼り合わせにおいて接合不良が生じるおそれがある。また、表面が凹凸である窒化シリコン膜等を介して単結晶シリコン基板へのイオンの添加を行う場合、窒化シリコン膜等の表面は凹凸と共に表面荒れが生じるため、ベース基板と単結晶シリコン基板との貼り合わせにおいて接合不良が高い確率で生じるおそれがある。その結果、ベース基板上に得られた単結晶シリコン層に欠陥ができ、当該単結晶シリコン層を用いてトランジスタ等の素子を作製しても十分な特性が得られない可能性がある。
【０００７】
従って、一般的には、ベース基板と単結晶シリコン基板の貼り合わせ面として平坦性を有する酸化シリコン膜が用いられるが、この場合、窒化シリコン膜等を形成した後に必然的に酸化シリコン膜を成膜する必要が生じる。また、単結晶シリコン基板側に窒化シリコン膜等を形成する場合、シリコンと窒化シリコン膜等とを接して形成すると、界面準位の影響によりトランジスタの特性に影響が生じるおそれがあるため、シリコン基板と窒化シリコン膜等との間にも絶縁膜（例えば、酸化シリコン膜等）を設ける必要が生じる。その結果、プロセスが増加することや制限されるといった問題が生じる。ＳＯＩ基板の製造においては、用いる単結晶シリコン基板自体が高価であるため、プロセスの簡略化等によるコスト低減は重要となる。また、積層させる絶縁膜が多くなるにつれ、工程の増加に伴い発生するゴミや不純物により接合不良が生じる等の信頼性が低下するおそれがある。
【０００８】
上述した問題に鑑み、本発明は、窒化シリコン膜等を接合層として用いる場合であっても、ベース基板と半導体基板との接合不良の発生を低減することを目的の一とする。又は、プロセスの増加を抑制することができるＳＯＩ基板の製造方法を提供することを目的の一とする。
【課題を解決するための手段】
【０００９】
本発明の一は、半導体基板と、ベース基板とを用意し、半導体基板に酸化膜を形成し、半導体基板に酸化膜を介して加速されたイオンを照射することにより、半導体基板の表面から所定の深さに剥離層を形成し、イオンを照射した後に、酸化膜上に窒素含有層を形成し、半導体基板とベース基板とを対向させ、窒素含有層の表面とベース基板の表面とを接合させ、半導体基板を加熱して剥離層を境として分離することにより、ベース基板上に酸化膜及び窒素含有層を介して単結晶半導体層を形成することを特徴としている。
【００１０】
また、本発明の一は、半導体基板と、ベース基板とを用意し、半導体基板に酸化膜を形成し、半導体基板に酸化膜を介して加速されたイオンを照射することにより、半導体基板の表面から所定の深さに剥離層を形成し、ベース基板上に窒素含有層を形成し、半導体基板とベース基板とを対向させ、酸化膜の表面と窒素含有層の表面とを接合させ、半導体基板を加熱して剥離層を境として分離することにより、ベース基板上に酸化膜及び窒素含有層を介して単結晶半導体層を形成することを特徴としている。
【００１１】
また、本発明の一は、窒素含有層を、プラズマＣＶＤ法を用い、且つ水素ガスを導入して基板温度を室温以上３５０℃以下で成膜することを特徴としている。また、プラズマＣＶＤ法は、水素ガスに加えてシランガス及びアンモニアガスを導入して行うことができる。
【００１２】
また、本発明の一は、表面に酸化膜を介して窒素含有層が形成され且つ所定の深さに剥離層が形成された半導体基板と、ベース基板とを用意し、半導体基板とベース基板とを対向させ、窒素含有層の表面とベース基板の表面とを接合させ、半導体基板を加熱して剥離層を境として分離することにより、ベース基板上に酸化膜及び窒素含有層を介して単結晶半導体層を形成する工程を有し、窒素含有層は、水素ガスを導入して基板温度を３５０℃以下で成膜することを特徴としている。
【００１３】
本明細書において、表面の平均面粗さ（Ｒａ）とは、ＪＩＳ  Ｂ０６０１で定義されている中心線平均粗さを、測定面に対して適用できるように三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、次の式（１）にて定義される。
【００１４】
【数１】
0005542256.tif 000002
【００１５】
なお、式（１）において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点により囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。
【００１６】
また、自乗平均面粗さ（Ｒｍｓ）とは、「基準面から指定面までの偏差の自乗を平均した値の平方根」と表現でき、次の式（２）にて定義される。
【００１７】
【数２】
0005542256.tif 000003
【００１８】
また、最大高低差（Ｐ−Ｖ）とは、測定面において、最も高い標高Ｚｍａｘと最も低い標高Ｚｍｉｎの差を指す。
【００１９】
また、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路及び電子機器は全て半導体装置に含まれる。
【００２０】
また、本明細書中において表示装置とは、発光装置や液晶表示装置を含む。発光装置は発光素子を含み、液晶表示装置は液晶素子を含む。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等が含まれる。
【発明の効果】
【００２１】
本発明により、ＳＯＩ基板の製造において、窒化シリコン膜等を接合層として用いる場合であっても、ベース基板と半導体基板との接合不良の発生を低減することができる。また、本発明により、ＳＯＩ基板の製造において、プロセスの簡略化を図ることが可能となる。
【発明を実施するための最良の形態】
【００２２】
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態および詳細を変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００２３】
（実施の形態１）
本実施の形態では、本発明のＳＯＩ基板の作製方法の一例に関して図面を参照して説明する。
【００２４】
まず、半導体基板１０１を準備する（図１（Ａ−１）参照）。
【００２５】
半導体基板１０１は、市販の半導体基板を用いることができ、例えば、単結晶のシリコン基板やゲルマニウム基板、ガリウムヒ素やインジウムリン等の化合物半導体基板が挙げられる。市販のシリコン基板としては、直径５インチ（１２５ｍｍ）、直径６インチ（１５０ｍｍ）、直径８インチ（２００ｍｍ）、直径１２インチ（３００ｍｍ）サイズの円形のものが代表的である。なお、形状は円形に限られず矩形状等に加工したシリコン基板を用いることも可能である。
【００２６】
次に、半導体基板１０１の表面に絶縁膜１０２を形成する（図１（Ａ−２）参照）。
【００２７】
絶縁膜１０２は、ＣＶＤ法やスパッタリング法等により酸化シリコン膜（ＳｉＯｘ）、酸化窒化シリコン膜（ＳｉＯｘＮｙ）（ｘ＞ｙ）等の酸化膜で設けることができる。また、半導体基板１０１の表面に熱酸化により形成された絶縁膜（例えば、酸化シリコン膜）を用いてもよい。熱酸化はドライ酸化で行っても良いが、酸化性雰囲気中にハロゲンを添加したガスを用いて熱酸化を行うことが好ましい。ハロゲンを含むガスとしては塩化水素（ＨＣｌ）が代表例であり、その他にもＨＦ、ＮＦ３、ＨＢｒ、Ｃｌ２、ＣｌＦ３、ＢＣｌ３、Ｆ２、Ｂｒ２などから選ばれた一種又は複数種のガスを適用することができる。酸化膜中にハロゲン元素を含ませた場合には、金属などの不純物を捕獲して半導体基板１０１の汚染を防止する保護層としての機能を発現させることができる。他にも、半導体基板１０１の表面をオゾン水、過酸化水素水又は硫酸過水等で処理を行うことにより形成された絶縁膜を用いてもよい。
【００２８】
また、絶縁膜１０２は平滑面を有する絶縁膜を用いることが好ましい。例えば、絶縁膜１０２の表面の平均面粗さ（Ｒａ）が０．５ｎｍ以下、自乗平均粗さ（Ｒｍｓ）が０．６ｎｍ以下、好ましくは、平均面粗さが０．３ｎｍ以下、自乗平均粗さが０．４ｎｍ以下となるように形成する。
【００２９】
ＣＶＤ法を用いて絶縁膜１０２を形成する場合には、原料ガスに有機シランを用いて酸化シリコン膜を形成することが好ましい。有機シランを用いて形成された酸化シリコン膜を用いることによって、絶縁膜１０２の表面を平坦にすることができるためである。
【００３０】
有機シランとしては、テトラエトキシシラン（略称；ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、トリメチルシラン（（ＣＨ３）３ＳｉＨ）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
【００３１】
他にも、シランを原料ガスに用いたＣＶＤ法により成膜される酸化シリコン層又は酸化窒化シリコン層を適用することもできる。
【００３２】
次に、絶縁膜１０２を介して、電界で加速されたイオンでなるイオンビーム１２１を半導体基板１０１に照射して、半導体基板１０１の表面から所定の深さの領域にイオンを添加することにより、剥離層１０３を形成する（図１（Ａ−３）参照）。イオンビーム１２１は、ソースガスを励起して、ソースガスのプラズマを生成し、プラズマから電界の作用により、プラズマに含まれるイオンを引き出すことで生成される。
【００３３】
剥離層１０３が形成される領域の深さは、イオンビーム１２１の加速エネルギーとイオンビーム１２１の入射角によって調節することができる。加速エネルギーは加速電圧、ドーズ量などにより調節できる。イオンの平均侵入深さとほぼ同じ深さの領域に剥離層１０３が形成される。イオンを添加する深さで、半導体基板１０１から分離される半導体層の厚さが決定される。剥離層１０３が形成される深さは１０ｎｍ以上５００ｎｍ以下であり、好ましい深さの範囲は５０ｎｍ以上２００ｎｍ以下である。
【００３４】
イオンを半導体基板１０１に添加するには、質量分離を伴わないイオンドーピング法を用いることができる。
【００３５】
ソースガスに水素（Ｈ２）を用いる場合、水素ガスを励起してＨ＋、Ｈ２＋、Ｈ３＋を含むプラズマを生成することができる。ソースガスから生成されるイオン種の割合は、プラズマの励起方法、プラズマを発生させる雰囲気の圧力、ソースガスの供給量などを調節することで、変化させることができる。
【００３６】
Ｈ３＋は他の水素イオン種（Ｈ＋、Ｈ２＋）よりも、水素原子の数が多く、質量が大きいため、同じエネルギーで加速される場合、Ｈ＋、Ｈ２＋よりも半導体基板１０１のより浅い領域に導入される。イオンビーム１２１に含まれるＨ３＋の割合を高くすることにより、水素イオンの平均侵入深さのばらつきが小さくなるので、半導体基板１０１に水素の深さ方向の濃度プロファイルはより急峻になり、そのプロファイルのピーク位置を浅くすることができる。従って、イオンドーピング法を用いる場合、イオンビーム１２１に含まれるＨ＋、Ｈ２＋、Ｈ３＋の総量に対してＨ３＋が５０％以上、好ましくは８０％以上含まれるようにすることが好ましい。
【００３７】
水素ガスを用いて、イオンドーピング法でイオンの添加を行う場合、加速電圧１０ｋＶ以上２００ｋＶ以下、ドーズ量１×１０１６ｉｏｎｓ／ｃｍ２以上６×１０１６ｉｏｎｓ／ｃｍ２以下とすることができる。この条件で水素イオンを添加することで、イオンビーム１２１に含まれるイオン種やイオンの割合にもよるが、剥離層１０３を半導体基板１０１の深さ５０ｎｍ以上５００ｎｍ以下の領域に形成することができる。
【００３８】
また、イオンビーム１２１のソースガスにヘリウム（Ｈｅ）を用いることもできる。ヘリウムを励起して生成されるイオン種はＨｅ＋が殆どであるため、質量分離を伴わないイオンドーピング法でも、Ｈｅ＋を主なイオンとして半導体基板１０１に添加することができる。よって、イオンドーピング法で、効率良く、微小な空孔を剥離層１０３に形成することができる。ヘリウムを用いて、イオンドーピング法でイオンの導入を行う場合、加速電圧１０ｋＶ以上２００ｋＶ以下、ドーズ量１×１０１６ｉｏｎｓ／ｃｍ２以上６×１０１６ｉｏｎｓ／ｃｍ２以下とすることができる。なお、イオンを半導体基板１０１に添加する方法として、質量分離を伴うイオン注入法を用いてもよい。
【００３９】
また、ソースガスに塩素ガス（Ｃｌ２ガス）、フッ素ガス（Ｆ２ガス）などのハロゲンを有するガスを用いることもできる。
【００４０】
絶縁膜１０２を形成した後、接合層を形成する前に半導体基板１０１にイオンを添加することにより、絶縁膜１０２を介して添加できるため、剥離層１０３を深さ方向について均一に形成できる。特に、絶縁膜１０２として半導体基板１０１を酸化して形成した場合には、当該絶縁膜１０２の厚さを均一に形成でき、当該絶縁膜１０２を介してイオンを添加することにより剥離層１０３の深さ方向に対する均一性を向上させることができる。また、接合層の形成前にイオンを添加することにより、接合層の表面にイオンの添加に伴う損傷層（表面荒れ）が生じることを防止でき、接合不良を抑制することができる。
【００４１】
次に、絶縁膜１０２上に窒素含有層１０４（例えば、窒化シリコン膜（ＳｉＮｘ）又は窒化酸化シリコン膜（ＳｉＮｘＯｙ）（ｘ＞ｙ））を形成する（図１（Ａ−４）参照）。
【００４２】
本実施の形態において、窒素含有層１０４は、ベース基板と貼り合わされる層（接合層）として機能する。また、窒素含有層１０４は、後にベース基板上に単結晶構造を有する半導体層（以下、「単結晶半導体層」と記す）を設けた際に、ベース基板に含まれる可動イオンや水分等の不純物が単結晶半導体層に拡散することを防ぐためのバリア層としても機能する。
【００４３】
また、窒素含有層１０４は、上述したように接合層として機能するため、接合不良を抑制するには表面が平滑である絶縁膜を用いることが必要となる。そのため、本実施の形態における窒素含有層１０４は、表面の平均面粗さ（Ｒａ）が０．５ｎｍ以下、自乗平均粗さ（Ｒｍｓ）が０．６０ｎｍ以下、より好ましくは、平均面粗さが０．３５ｎｍ以下、自乗平均粗さが０．４５ｎｍ以下となるように形成する。膜厚は、１０ｎｍ以上２００ｎｍ以下、好ましくは５０ｎｍ以上１００ｎｍ以下の範囲で設けることが好ましい。
【００４４】
また、ベース基板との接合には水素結合が大きく寄与するため、窒素含有層１０４は、水素が含まれるように成膜する。窒素含有層１０４として、水素を含有する窒化シリコン膜又は窒化酸化シリコン膜を用いることによって、Ｓｉ−Ｈ、Ｓｉ−ＯＨ、Ｎ−Ｈ、Ｎ−ＯＨを結合種として、ガラス等のベース基板と水素結合による強固な接合を形成することが可能となる。
【００４５】
このような窒素含有層１０４を形成するため、本実施の形態では、プラズマＣＶＤ法を用いて、成膜時の基板温度を室温以上３５０℃以下、好ましくは室温以上３００℃以下として窒化シリコン膜又は窒化酸化シリコン膜の成膜を行うことが好ましい。成膜時の基板温度を低くすることによって、形成される窒素含有層１０４の表面の粗さを小さくすることができる。これは、成膜時の基板温度が高くなるにつれて膜の堆積表面での水素ラジカル等によるエッチング反応が過多となり表面荒れを起こすためである。なお、室温とは通常の半導体装置の作製に供するクリーンルームの室温であり、本明細書では２５℃をいう。
【００４６】
また、本実施の形態では、プラズマＣＶＤ法において、少なくともシランガス、アンモニアガス及び水素ガスを用いて成膜を行う。アンモニアガスや水素ガスを用いることによって、膜中に水素を含む窒素含有層１０４を得ることができる。水素ガスを導入して成膜することにより窒素含有層１０４に多くの水素を含有させることができる。また、成膜時の基板温度を低くすることによって、成膜中の脱水素反応が抑制され、窒素含有層１０４に含まれる水素の量を多くすることができるという利点もある。その結果、ベース基板との接合を強固に行うことが可能となる。
【００４７】
また、プラズマＣＶＤ法において、成膜時の基板温度を低くすることにより得られた窒素含有層１０４は、水素を多く含んでおり緻密性が低い（膜質が柔らかい）膜となる。緻密性が低い窒素含有層１０４は、加熱処理により緻密性を高める（膜質を硬くする）ことができるため、加熱処理の前後で窒素含有層１０４は膜厚が収縮しうる。
【００４８】
そのため、窒素含有層１０４の緻密性が低い状態でベース基板との貼り合わせを行うことによって、ベース基板側の接合面や窒素含有層１０４の表面に凹凸がある場合であっても、当該窒素含有層１０４により凹凸を吸収することができるため、接合不良を低減することが可能となる。また、貼り合わせと同時又はその後に加熱処理を行うことによって、窒素含有層１０４を緻密化した（膜質を硬くした）後に、トランジスタ等の素子を形成することができる。
【００４９】
また、加熱処理と共に加圧処理を行うことが好ましい。加圧処理を行うことによって、より効果的にベース基板側の接合面や窒素含有層１０４の表面の凹凸を窒素含有層１０４が吸収することができるため、半導体基板１０１とベース基板との接合不良を抑制することができる。
【００５０】
また、窒素含有層１０４の成膜時の基板温度を低くすることにより、半導体基板１０１に形成された剥離層１０３から脱ガスが起こることを防止することができる。なお、半導体基板１０１から単結晶半導体層を剥離する加熱処理は、窒素含有層１０４の成膜温度よりも高い加熱処理温度が適用される。
【００５１】
次に、ベース基板１１０を準備する（図１（Ｂ）参照）。
【００５２】
ベース基板１１０は、絶縁表面を有する基板を用いる。具体的には、ベース基板１１０としては、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われるガラス基板や、表面に酸化シリコン膜や酸窒化シリコン膜が形成されたプラスチック基板を用いることができる。ベース基板１１０として大面積化が可能で安価なガラス基板やプラスチック基板を用いた場合には、低コスト化を図ることができる。
【００５３】
また、ベース基板１１０として、ガラス基板を用いることにより、例えば、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）といわれる大面積のマザーガラス基板を用いることができる。大面積のマザーガラス基板をベース基板１１０として用い、複数の半導体基板と貼り合わせてＳＯＩ基板を製造することにより、ＳＯＩ基板の大面積化が実現できる。その結果、１枚の基板から製造できる表示パネルの数（面取り数）を増大させることが可能となり、生産性を向上させることができる。
【００５４】
また、ベース基板１１０の表面は平滑であることが好ましく、表面の平均面粗さ（Ｒａ）が０．５ｎｍ以下、自乗平均粗さ（Ｒｍｓ）が０．６ｎｍ以下、より好ましくは、平均面粗さが０．３ｎｍ以下、自乗平均粗さが０．４ｎｍ以下となるように形成することが好ましい。例えば、ベース基板１１０としてガラス基板を用いる場合には、あらかじめガラス基板の表面に研磨処理を行ってもよい。
【００５５】
次に、半導体基板１０１とベース基板１１０とを接合させる（図１（Ｃ）参照）。半導体基板１０１上に形成された接合層として機能する窒素含有層１０４とベース基板１１０の表面とを密着させることにより接合が形成される。この接合は、ファンデルワールス力が作用しており、ベース基板１１０と半導体基板１０１を圧接することにより、Ｓｉ−Ｈ、Ｓｉ−ＯＨ、Ｎ−Ｈ、Ｎ−ＯＨを結合種として、水素結合による強固な接合を形成することが可能となる。
【００５６】
なお、半導体基板１０１とベース基板１１０を接合させる前に、接合面をメガソニック洗浄、又はメガソニック洗浄及びオゾン水洗浄を行うことにより、接合面の有機物等のゴミを除去し、表面を親水化できるため好ましい。また、窒素含有層１０４の表面にプラズマ処理を行うことにより、窒素含有層１０４の有機物等のゴミを除去してもよい。
【００５７】
次に、ベース基板１１０と半導体基板１０１とを窒素含有層１０４を介して接合させた後に加熱処理を行う（図１（Ｃ）参照）。加熱処理を行うことにより、ベース基板１１０と半導体基板１０１の接合強度を向上させることが可能となる。また、この加熱処理により窒素含有層１０４を緻密化することができる。
【００５８】
また、加熱処理と共に加圧処理を行うことが好ましい。加圧処理は、接合面に垂直な方向に圧力が加わるように行う。加圧処理を行うことによって、ベース基板１１０の表面や窒素含有層１０４の表面に凹凸がある場合であっても、緻密性が低い窒素含有層１０４により当該凹凸が吸収され、半導体基板１０１とベース基板１１０との接合不良を効果的に低減することが可能となる（図１３参照）。なお、加熱処理の温度は、ベース基板１１０の耐熱温度以下で行えばよく、例えば、２００乃至６００℃で行えばよい。
【００５９】
次に、剥離層１０３を劈開面として半導体基板１０１の一部をベース基板１１０から剥離する（図１（Ｄ）参照）。ここでは、４００℃乃至６００℃の加熱処理を行うことにより、剥離層１０３に含まれるイオン（例えば、水素イオン）に微小な空洞の体積変化が起こり、剥離層１０３に沿って劈開することが可能となる。その結果、ベース基板１１０上には、単結晶半導体層１２２が残存することとなる。
【００６０】
なお、加熱処理としてＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等の急速加熱を行うことができる装置を用いる場合には、ベース基板１１０の歪点より高い温度で加熱処理を行ってもよい。また、上記図１（Ｃ）において行う加熱処理と、図１（Ｄ）で行う加熱処理は併用させて行ってもよい。
【００６１】
以上の工程により、ベース基板１１０上に絶縁膜１０２及び窒素含有層１０４を介して単結晶半導体層１２２が設けられたＳＯＩ基板が得られる。
【００６２】
本実施の形態を適用することにより、ベース基板に含まれる不純物が単結晶半導体層に混入することを抑制し、ベース基板と半導体基板との接合不良の発生を低減することができる。また、窒素含有層を接合層として用いることにより、ＳＯＩ基板の製造において、プロセスの簡略化を図り、プロセスの制限をなくすことが可能となる。
【００６３】
なお、本実施の形態で示したＳＯＩ基板の作製方法は、上述した方法に限られない。例えば、イオンの添加を、窒素含有層１０４の形成前でなく、窒素含有層１０４を形成した後に絶縁膜１０２及び窒素含有層１０４を介して行うことよって、半導体基板１０１の表面から所定の深さの領域に剥離層１０３を形成してもよい（図２参照）。
【００６４】
この場合、絶縁膜１０２と窒素含有層１０４を連続して成膜することができるため（図２（Ａ−２）、（Ａ−３））、製造プロセスの短縮化や絶縁膜１０２と窒素含有層１０４の界面の清浄化を図ることができる。また、図２において、イオンの添加（図２（Ａ−４））後に窒素含有層１０４の一部をエッチングし、イオンの導入により窒素含有層１０４の表面に形成された損傷層（表面荒れ）を除去した後にベース基板１１０と接合（図２（Ｃ））を行ってもよい。
【００６５】
他にも、イオンの添加を、絶縁膜１０２の形成前に行うことによって、半導体基板１０１の表面から所定の深さの領域に剥離層１０３を形成してもよい。
【００６６】
また、本実施の形態では、半導体基板１０１側に絶縁膜１０２及び窒素含有層１０４を設けた後にベース基板１１０と接合させる場合を示したが、ベース基板１１０側に絶縁膜１０２及び窒素含有層１０４を設けた後に半導体基板１０１と接合を行ってもよい（図３参照）。
【００６７】
この場合、ベース基板１１０上に絶縁膜１０２及び窒素含有層１０４を形成した後（図３（Ｂ−２）、（Ｂ−３））、当該ベース基板１１０と所定の深さに剥離層１０３が形成された半導体基板１０１との接合を行えばよい（図３（Ｃ））。また、ベース基板１１０上に形成される絶縁膜１０２と窒素含有層１０４を連続して成膜することにより製造プロセスの短縮化や絶縁膜１０２と窒素含有層１０４の界面の清浄化を図ることができる。
【００６８】
また、図３において、半導体基板１０１の表面に酸化シリコン膜を形成し、当該半導体基板１０１上に形成された酸化シリコン膜とベース基板１１０側に形成された窒素含有層１０４を接合させてもよい。
【００６９】
なお、本実施の形態で示したＳＯＩ基板の作製方法は、本明細書の他の実施の形態で示した作製方法と適宜組み合わせることができる。
【００７０】
（実施の形態２）
本実施の形態では、上記実施の形態と異なるＳＯＩ基板の作製方法に関して図面を参照して説明する。具体的には、表面に窒素含有層が設けられたベース基板と絶縁膜が設けられた半導体基板とを接合させる場合に関して説明する。
【００７１】
まず、半導体基板１０１を準備し（図４（Ａ−１））参照）、半導体基板１０１の表面に絶縁膜２０２を形成する（図４（Ａ−２））参照）。
【００７２】
本実施の形態では、絶縁膜２０２はベース基板との接合層として機能する。絶縁膜２０２は、ＣＶＤ法やスパッタリング法等により酸化シリコン膜（ＳｉＯｘ）、酸化窒化シリコン膜（ＳｉＯｘＮｙ）（ｘ＞ｙ）で設けることができる。また、半導体基板１０１の表面に熱酸化により形成された絶縁膜（例えば、酸化シリコン膜）を用いてもよい。熱酸化はドライ酸化で行っても良いが、酸化性雰囲気中にハロゲンを添加したガスを用いて熱酸化を行うことが好ましい。ハロゲンを含むガスとしてはＨＣｌが代表例であり、その他にもＨＦ、ＮＦ３、ＨＢｒ、Ｃｌ２、ＣｌＦ３、ＢＣｌ３、Ｆ２、Ｂｒ２などから選ばれた一種又は複数種のガス適用することができる。酸化膜中にハロゲン元素を含ませた場合には、金属などの不純物を捕獲して半導体基板１０１の汚染を防止する保護層としての機能を発現させることができる。他にも、半導体基板１０１の表面をオゾン水、過酸化水素水又は硫酸過水等で処理を行うことにより形成された絶縁膜を用いてもよい。
【００７３】
また、絶縁膜２０２は単層構造としても積層構造としてもよいが、ベース基板と接合する面が平坦性を有し親水性表面となる絶縁膜を用いることが好ましい。表面が平坦性を有し親水性表面を形成できる絶縁膜としては、酸化シリコン膜が適している。好ましくは、酸化シリコン膜の平均面粗さ（Ｒａ）が０．５ｎｍ以下、自乗平均粗さ（Ｒｍｓ）が０．６ｎｍ以下、より好ましくは、平均面粗さが０．３ｎｍ以下、自乗平均粗さが０．４ｎｍ以下とする。
【００７４】
また、ＣＶＤ法を用いて絶縁膜２０２を形成する場合には、原料ガスに有機シランを用いて酸化シリコン膜を形成することが好ましい。有機シランを用いて形成された酸化シリコン膜を用いることによって、絶縁膜２０２の表面を平坦にすることができるためである。
【００７５】
有機シランとしては、テトラエトキシシラン（略称；ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、トリメチルシラン（（ＣＨ３）３ＳｉＨ）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
【００７６】
他にも、シランを原料ガスに用いたＣＶＤ法により成膜される酸化シリコン層又は酸化窒化シリコン層を適用することもできる。
【００７７】
次に、絶縁膜２０２を介して、電界で加速されたイオンでなるイオンビーム１２１を半導体基板１０１に照射して、半導体基板１０１の表面から所定の深さの領域にイオンを導入することにより、剥離層１０３を形成する（図４（Ａ−３）参照）。なお、剥離層１０３の形成方法の詳細については実施の形態１を参照できるため、ここでは省略する。
【００７８】
次に、ベース基板１１０を用意し（図４（Ｂ−１））参照）、当該ベース基板１１０上に窒素含有層２０４を形成する（図４（Ｂ−２））参照）。
【００７９】
窒素含有層２０４は、半導体基板１０１上に形成された絶縁膜２０２と接合する層として機能するため、表面が平滑である絶縁膜を用いることが必要となる。そのため、本実施の形態における窒素含有層２０４は、表面の平均面粗さ（Ｒａ）が０．５ｎｍ以下、自乗平均粗さ（Ｒｍｓ）が０．６０ｎｍ以下、より好ましくは、平均面粗さが０．３５ｎｍ以下、自乗平均粗さが０．４５ｎｍ以下となるように形成することが好ましい。膜厚は、１０ｎｍ以上２００ｎｍ以下、好ましくは５０ｎｍ以上１００ｎｍ以下の範囲で設けることが好ましい。また、窒素含有層２０４は、後にベース基板１１０上に単結晶半導体層を設けた際に、ベース基板１１０に含まれる可動イオンや水分等の不純物が単結晶半導体層に拡散することを防ぐためのバリア層として機能する。
【００８０】
また、半導体基板１０１との接合には水素結合が大きく寄与するため、窒素含有層２０４は、水素が含まれるように成膜する。窒素含有層２０４として、水素を含有する窒化シリコン膜又は窒化酸化シリコン膜を用いることによって、Ｓｉ−Ｈ、Ｓｉ−ＯＨ、Ｎ−Ｈ、Ｎ−ＯＨを結合種として、半導体基板１０１上に形成された絶縁膜２０２と水素結合による強固な接合を形成することが可能となる。
【００８１】
なお、窒素含有層の形成方法の詳細については実施の形態１を参照できるため、ここでは省略する。
【００８２】
次に、半導体基板１０１とベース基板１１０とを接合させる（図４（Ｃ）参照）。半導体基板１０１上に形成された接合層として機能する絶縁膜２０２とベース基板１１０上に形成された窒素含有層２０４の表面とを密着させることにより接合が形成される。この接合は、ファンデルワールス力が作用しており、ベース基板１１０と半導体基板１０１を圧接することにより、Ｓｉ−Ｈ、Ｓｉ−ＯＨ、Ｎ−Ｈ、Ｎ−ＯＨを結合種として、水素結合による強固な接合を形成することが可能となる。
【００８３】
なお、半導体基板１０１とベース基板１１０を接合させる前に、接合面をメガソニック洗浄、又はメガソニック洗浄及びオゾン水洗浄を行うことにより、接合面の有機物等のゴミを除去し、表面を親水化できるため好ましい。また、窒素含有層２０４の表面にプラズマ処理を行うことにより、窒素含有層２０４表面の有機物等のゴミを除去してもよい。
【００８４】
次に、ベース基板１１０と半導体基板１０１とを絶縁膜２０２及び窒素含有層２０４を介して接合させた後に加熱処理を行う（図４（Ｃ）参照）。加熱処理を行うことにより、ベース基板１１０と半導体基板１０１の接合強度を向上させることが可能となる。また、この加熱処理により窒素含有層２０４の膜質を緻密化することができる。
【００８５】
また、加熱処理と共に加圧処理を行うことが好ましい。加圧処理は、接合面に垂直な方向に圧力が加わるように行う。加熱処理と共に加圧処理を行うことによって、絶縁膜２０２や窒素含有層２０４の表面に凹凸がある場合であっても、緻密性が低い窒素含有層２０４により凹凸が吸収され半導体基板１０１とベース基板１１０との接合不良を効果的に低減することが可能となる。加熱処理の温度は、ベース基板１１０の耐熱温度以下で行えばよく、例えば、２００℃乃至６００℃で行えばよい。
【００８６】
次に、剥離層１０３を劈開面として半導体基板１０１の一部をベース基板１１０から剥離する（図４（Ｄ）参照）。ここでは、４００℃乃至６００℃の加熱処理を行うことにより、剥離層１０３に含まれるイオン（例えば、水素イオン）に微小な空洞の体積変化が起こり、剥離層１０３に沿って劈開することが可能となる。その結果、ベース基板１１０上には、半導体基板１０１と同じ結晶性の単結晶半導体層１２２が残存することとなる。
【００８７】
なお、加熱処理としてＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等の急速加熱を行うことができる装置を用いる場合には、ベース基板１１０の歪点より高い温度で加熱処理を行ってもよい。また、上記図４（Ｃ）において行う加熱処理と、図４（Ｄ）で行う加熱処理は併用させて行ってもよい。
【００８８】
以上の工程により、ベース基板１１０上に窒素含有層２０４及び絶縁膜２０２を介して単結晶半導体層１２２が設けられたＳＯＩ基板が得られる。
【００８９】
なお、本実施の形態で示したＳＯＩ基板の作製方法は、本明細書の他の実施の形態で示した作製方法と適宜組み合わせることができる。
【００９０】
（実施の形態３）
本実施の形態では、上記実施の形態で作製したＳＯＩ基板を用いて、半導体装置を作製する方法を説明する。
【００９１】
まず、図５および図６を参照して、半導体装置の作製方法として、ｎチャネル型薄膜トランジスタ、およびｐチャネル型薄膜トランジスタを作製する方法を説明する。複数の薄膜トランジスタ（ＴＦＴ）を組み合わせることで、各種の半導体装置を形成することができる。
【００９２】
ＳＯＩ基板として、実施の形態１の方法で作製したＳＯＩ基板を用いることとする。図５（Ａ）は、図１を用いて説明した方法で作製されたＳＯＩ基板の断面図である。
【００９３】
エッチングにより、ＳＯＩ基板の単結晶半導体層１２２を素子分離して、図５（Ｂ）に示すように半導体層１５１、１５２を形成する。半導体層１５１はｎチャネル型のＴＦＴを構成し、半導体層１５２はｐチャネル型のＴＦＴを構成する。
【００９４】
図５（Ｃ）に示すように、半導体層１５１、１５２上に絶縁膜１５４を形成する。次に、絶縁膜１５４を介して半導体層１５１上にゲート電極１５５を形成し、半導体層１５２上にゲート電極１５６を形成する。
【００９５】
なお、単結晶半導体層１２２のエッチングを行う前に、ＴＦＴのしきい値電圧を制御するために、ホウ素、アルミニウム、ガリウムなどのアクセプタとなる不純物元素、またはリン、ヒ素などのドナーとなる不純物元素を単結晶半導体層１２２添加することが好ましい。例えば、ｎチャネル型ＴＦＴが形成される領域にアクセプタを添加し、ｐチャネル型ＴＦＴが形成される領域にドナーを添加する。
【００９６】
次に、図５（Ｄ）に示すように半導体層１５１にｎ型の低濃度不純物領域１５７を形成し、半導体層１５２にｐ型の高濃度不純物領域１５９を形成する。まず、半導体層１５１にｎ型の低濃度不純物領域１５７を形成する。このため、ｐチャネル型ＴＦＴとなる半導体層１５２をレジストでマスクし、ドナーを半導体層１５１に添加する。ドナーとしてリンまたはヒ素を添加すればよい。イオンドーピング法またはイオン注入法によりドナーを添加することにより、ゲート電極１５５がマスクとなり、半導体層１５１に自己整合的にｎ型の低濃度不純物領域１５７が形成される。半導体層１５１のゲート電極１５５と重なる領域はチャネル形成領域１５８となる。
【００９７】
次に、半導体層１５２を覆うマスクを除去した後、ｎチャネル型ＴＦＴとなる半導体層１５１をレジストマスクで覆う。次に、イオンドーピング法またはイオン注入法によりアクセプタを半導体層１５２に添加する。アクセプタとして、ボロンを添加することができる。アクセプタの添加工程では、ゲート電極１５６がマスクとして機能して、半導体層１５２にｐ型の高濃度不純物領域１５９が自己整合的に形成される。高濃度不純物領域１５９はソース領域またはドレイン領域として機能する。半導体層１５２のゲート電極１５６と重なる領域はチャネル形成領域１６０となる。ここでは、ｎ型の低濃度不純物領域１５７を形成した後、ｐ型の高濃度不純物領域１５９を形成する方法を説明したが、先にｐ型の高濃度不純物領域１５９を形成することもできる。
【００９８】
次に、半導体層１５１を覆うレジストを除去した後、プラズマＣＶＤ法等によって窒化シリコン等の窒素化合物や酸化シリコン等の酸化物からなる単層構造または積層構造の絶縁膜を形成する。この絶縁膜を垂直方向の異方性エッチングすることで、図６（Ａ）に示すように、ゲート電極１５５、１５６の側面に接するサイドウォール絶縁膜１６１、１６２を形成する。この異方性エッチングにより、絶縁膜１５４もエッチングされる。
【００９９】
次に、図６（Ｂ）に示すように、半導体層１５２をレジスト１６５で覆う。半導体層１５１にソース領域またはドレイン領域として機能する高濃度不純物領域を形成するため、イオン注入法またはイオンドーピング法により、半導体層１５１に高ドーズ量でドナーを添加する。ゲート電極１５５およびサイドウォール絶縁膜１６１がマスクとなり、ｎ型の高濃度不純物領域１６７が形成される。次に、ドナーおよびアクセプタの活性化のための加熱処理を行う。
【０１００】
活性化の加熱処理の後、図６（Ｃ）に示すように、水素を含んだ絶縁膜１６８を形成する。絶縁膜１６８を形成後、３５０℃以上４５０℃以下の温度による加熱処理を行い、絶縁膜１６８中に含まれる水素を半導体層１５１、１５２中に拡散させる。絶縁膜１６８は、プロセス温度が３５０℃以下のプラズマＣＶＤ法により窒化シリコンまたは窒化酸化シリコンを堆積することで形成できる。半導体層１５１、１５２に水素を供給することで、半導体層１５１、１５２中および絶縁膜１５４との界面での捕獲中心となるような欠陥を効果的に補償することができる。
【０１０１】
その後、層間絶縁膜１６９を形成する。層間絶縁膜１６９は、酸化シリコン膜、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃｏｎ  Ｇｌａｓｓ）膜などの無機材料でなる絶縁膜、または、ポリイミド、アクリルなどの有機樹脂膜から選ばれた単層構造の膜、積層構造の膜で形成することができる。層間絶縁膜１６９にコンタクトホールを形成した後、図６（Ｃ）に示すように配線１７０を形成する。配線１７０の形成には、例えば、アルミニウム膜またはアルミニウム合金膜などの低抵抗金属膜をバリアメタル膜で挟んだ３層構造の導電膜で形成することができる。バリアメタル膜は、モリブデン、クロム、チタンなどの金属膜で形成することができる。
【０１０２】
以上の工程により、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを有する半導体装置を作製することができる。ＳＯＩ基板の作製過程で、チャネル形成領域を構成する半導体層の金属元素の濃度を低減させているので、オフ電流が小さく、しきい値電圧の変動が抑制されたＴＦＴを作製することができる。
【０１０３】
図５および図６を参照してＴＦＴの作製方法を説明したが、ＴＦＴの他、容量、抵抗などの各種の半導体素子を形成することで、高付加価値の半導体装置を作製することができる。以下、図面を参照しながら半導体装置の具体的な態様を説明する。
【０１０４】
まず、半導体装置の一例として、マイクロプロセッサについて説明する。図７はマイクロプロセッサ５００の構成例を示すブロック図である。
【０１０５】
マイクロプロセッサ５００は、演算回路５０１（Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ。ＡＬＵともいう。）、演算回路制御部５０２（ＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ）、命令解析部５０３（Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ）、割り込み制御部５０４（Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部５０５（Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ５０６（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部５０７（Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース５０８（Ｂｕｓ  Ｉ／Ｆ）、読み出し専用メモリ５０９、およびメモリインターフェース５１０を有している。
【０１０６】
バスインターフェース５０８を介してマイクロプロセッサ５００に入力された命令は、命令解析部５０３に入力され、デコードされた後、演算回路制御部５０２、割り込み制御部５０４、レジスタ制御部５０７、タイミング制御部５０５に入力される。演算回路制御部５０２、割り込み制御部５０４、レジスタ制御部５０７、タイミング制御部５０５は、デコードされた命令に基づき様々な制御を行う。
【０１０７】
演算回路制御部５０２は、演算回路５０１の動作を制御するための信号を生成する。また、割り込み制御部５０４は、マイクロプロセッサ５００のプログラム実行中に、外部の入出力装置や周辺回路からの割り込み要求を処理する回路であり、割り込み制御部５０４は、割り込み要求の優先度やマスク状態を判断して、割り込み要求を処理する。レジスタ制御部５０７は、レジスタ５０６のアドレスを生成し、マイクロプロセッサ５００の状態に応じてレジスタ５０６の読み出しや書き込みを行う。タイミング制御部５０５は、演算回路５０１、演算回路制御部５０２、命令解析部５０３、割り込み制御部５０４、およびレジスタ制御部５０７の動作のタイミングを制御する信号を生成する。例えば、タイミング制御部５０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えている。図７に示すように、内部クロック信号ＣＬＫ２は他の回路に入力される。
【０１０８】
次に、非接触でデータの送受信を行う機能、および演算機能を備えた半導体装置の一例を説明する。図８は、このような半導体装置の構成例を示すブロック図である。図８に示す半導体装置は、無線通信により外部装置と信号の送受信を行って動作するコンピュータ（以下、「ＲＦＣＰＵ」という）と呼ぶことができる。
【０１０９】
図８に示すように、ＲＦＣＰＵ５１１は、アナログ回路部５１２とデジタル回路部５１３を有している。アナログ回路部５１２として、共振容量を有する共振回路５１４、整流回路５１５、定電圧回路５１６、リセット回路５１７、発振回路５１８、復調回路５１９、変調回路５２０、電源管理回路５３０を有している。デジタル回路部５１３は、ＲＦインターフェース５２１、制御レジスタ５２２、クロックコントローラ５２３、インターフェース５２４、中央処理ユニット５２５、ランダムアクセスメモリ５２６、読み出し専用メモリ５２７を有している。
【０１１０】
ＲＦＣＰＵ５１１の動作の概要は以下の通りである。アンテナ５２８が受信した信号は共振回路５１４により誘導起電力を生じる。誘導起電力は、整流回路５１５を経て容量部５２９に充電される。この容量部５２９はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。容量部５２９は、ＲＦＣＰＵ５１１を構成する基板に集積されている必要はなく、他の部品としてＲＦＣＰＵ５１１に組み込むこともできる。
【０１１１】
リセット回路５１７は、デジタル回路部５１３をリセットし初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路５１８は、定電圧回路５１６により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。復調回路５１９は、受信信号を復調する回路であり、変調回路５２０は、送信するデータを変調する回路である。
【０１１２】
例えば、復調回路５１９はローパスフィルタで形成され、振幅変調（ＡＳＫ）方式の受信信号を、その振幅の変動をもとに、二値化する。また、送信データを振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信するため、変調回路５２０は、共振回路５１４の共振点を変化させることで通信信号の振幅を変化させている。
【０１１３】
クロックコントローラ５２３は、電源電圧または中央処理ユニット５２５における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路５３０が行っている。
【０１１４】
アンテナ５２８からＲＦＣＰＵ５１１に入力された信号は復調回路５１９で復調された後、ＲＦインターフェース５２１で制御コマンドやデータなどに分解される。制御コマンドは制御レジスタ５２２に格納される。制御コマンドには、読み出し専用メモリ５２７に記憶されているデータの読み出し、ランダムアクセスメモリ５２６へのデータの書き込み、中央処理ユニット５２５への演算命令などが含まれている。
【０１１５】
中央処理ユニット５２５は、インターフェース５２４を介して読み出し専用メモリ５２７、ランダムアクセスメモリ５２６、制御レジスタ５２２にアクセスする。インターフェース５２４は、中央処理ユニット５２５が要求するアドレスより、読み出し専用メモリ５２７、ランダムアクセスメモリ５２６、制御レジスタ５２２のいずれかに対するアクセス信号を生成する機能を有している。
【０１１６】
中央処理ユニット５２５の演算方式は、読み出し専用メモリ５２７にＯＳ（オペレーティングシステム）を記憶させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の演算処理を行い、プログラムを使って、残りの演算を中央処理ユニット５２５が処理する方式を適用できる。
【０１１７】
次に、図９〜図１１を用いて、半導体装置として表示装置について説明する。
【０１１８】
上記実施の形態１、２で説明したＳＯＩ基板の作製工程では、ガラス基板をベース基板１１０に適用することが可能となる。従って、ベース基板１１０にガラス基板を用い、複数の半導体層を貼り合わせることで、一辺が１メートルを超える大面積なＳＯＩ基板を製造することができる。
【０１１９】
ＳＯＩ基板のベース基板に表示パネルを製造するマザーガラスと呼ばれる大面積ガラス基板を用いることができる。図９はベース基板１１０にマザーガラスを用いたＳＯＩ基板の正面図である。このような大面積なＳＯＩ基板に複数の半導体素子を形成することで、液晶表示装置、エレクトロルミネッセンス表示装置を作製することができる。また、このような表示装置だけでなく、ＳＯＩ基板を用いて、太陽電池、フォトＩＣ、半導体記憶装置など各種の半導体装置を製造することができる。
【０１２０】
図９に示すように、１枚のマザーガラス３０１には、複数の半導体基板から剥離された単結晶半導体層３０２が貼り合わせられている。マザーガラス３０１から複数の表示パネルを切り出すために、単結晶半導体層３０２に表示パネルの形成領域３１０が含まれるようにすることが好ましい。表示パネルは、走査線駆動回路、信号線駆動回路、画素部を有する。そのため表示パネルの形成領域３１０には、これらが形成される領域（走査線駆動回路形成領域３１１、信号線駆動回路形成領域３１２、画素形成領域３１３）を含んでいる。
【０１２１】
図１０は液晶表示装置を説明するための図面である。図１０（Ａ）は液晶表示装置の画素の平面図であり、図１０（Ｂ）は、Ｊ−Ｋ切断線による図１０（Ａ）の断面図である。
【０１２２】
図１０（Ａ）に示すように、画素は、単結晶半導体層３２０、単結晶半導体層３２０と交差している走査線３２２、走査線３２２と交差している信号線３２３、画素電極３２４、画素電極３２４と単結晶半導体層３２０を電気的に接続する電極３２８を有する。単結晶半導体層３２０は、ＳＯＩ基板に貼り合わせられた単結晶半導体層３０２から形成された層であり、画素のＴＦＴ３２５を構成する。
【０１２３】
ＳＯＩ基板には実施の形態１の方法で作製したＳＯＩ基板が用いられている。図１０（Ｂ）に示すように、ベース基板１１０上に、窒素含有層１０４、絶縁膜１０２及び単結晶半導体層３２０が積層されている。ベース基板１１０は分割されたマザーガラス３０１である。ＴＦＴ３２５の単結晶半導体層３２０は、ＳＯＩ基板の半導体層をエッチングにより素子分離して形成された層である。単結晶半導体層３２０には、チャネル形成領域３４０、ドナーが添加されたｎ型の高濃度不純物領域３４１が形成されている。ＴＦＴ３２５のゲート電極は走査線３２２に含まれ、ソース電極およびドレイン電極の一方は信号線３２３に含まれている。
【０１２４】
層間絶縁膜３２７上には、信号線３２３、画素電極３２４および電極３２８が設けられている。層間絶縁膜３２７上には、柱状スペーサ３２９が形成されている。信号線３２３、画素電極３２４、電極３２８および柱状スペーサ３２９を覆って配向膜３３０が形成されている。対向基板３３２には、対向電極３３３、対向電極を覆う配向膜３３４が形成されている。柱状スペーサ３２９は、ベース基板１１０と対向基板３３２の隙間を維持するために形成される。柱状スペーサ３２９によって形成される隙間に液晶層３３５が形成されている。信号線３２３および電極３２８と高濃度不純物領域３４１との接続部は、コンタクトホールの形成によって層間絶縁膜３２７に段差が生じるので、この接続部では液晶層３３５の液晶の配向が乱れやすい。そのため、この段差部に柱状スペーサ３２９を形成して、液晶の配向の乱れを防ぐ。
【０１２５】
次に、エレクトロルミネセンス表示装置（以下、ＥＬ表示装置という。）について図１１を参照して説明する。図１１（Ａ）はＥＬ表示装置の画素の平面図であり、図１１（Ｂ）は、Ｊ−Ｋ切断線による図１１（Ａ）の断面図である。
【０１２６】
図１１（Ａ）に示すように、画素は、ＴＦＴでなる選択用トランジスタ４０１、表示制御用トランジスタ４０２、走査線４０５、信号線４０６、および電流供給線４０７、画素電極４０８を含む。エレクトロルミネセンス材料を含んで形成される層（ＥＬ層）が一対の電極間に挟んだ構造の発光素子が各画素に設けられている。発光素子の一方の電極が画素電極４０８である。また、半導体層４０３は、選択用トランジスタ４０１のチャネル形成領域、ソース領域およびドレイン領域が形成されている。半導体層４０４は、表示制御用トランジスタ４０２のチャネル形成領域、ソース領域およびドレイン領域が形成されている。半導体層４０３、４０４は、ＳＯＩ基板に貼り合わせられた単結晶半導体層３０２から形成された層である。
【０１２７】
選択用トランジスタ４０１において、ゲート電極は走査線４０５に含まれ、ソース電極またはドレイン電極の一方は信号線４０６に含まれ、他方は電極４１１として形成されている。表示制御用トランジスタ４０２は、ゲート電極４１２が電極４１１と電気的に接続され、ソース電極またはドレイン電極の一方は、画素電極４０８に電気的に接続される電極４１３として形成され、他方は、電流供給線４０７に含まれている。
【０１２８】
表示制御用トランジスタ４０２はｐチャネル型のＴＦＴである。図１１（Ｂ）に示すように、半導体層４０４には、チャネル形成領域４５１、およびｐ型の高濃度不純物領域４５２が形成されている。なお、ＳＯＩ基板は、実施の形態１の方法で作製したＳＯＩ基板が用いられている。
【０１２９】
表示制御用トランジスタ４０２のゲート電極４１２を覆って、層間絶縁膜４２７が形成されている。層間絶縁膜４２７上に、信号線４０６、電流供給線４０７、電極４１１、４１３などが形成されている。また、層間絶縁膜４２７上には、電極４１３に電気的に接続されている画素電極４０８が形成されている。画素電極４０８は周辺部が絶縁性の隔壁層４２８で囲まれている。画素電極４０８上にはＥＬ層４２９が形成され、ＥＬ層４２９上には対向電極４３０が形成されている。補強板として対向基板４３１が設けられており、対向基板４３１は樹脂層４３２によりベース基板１１０に固定されている。
【０１３０】
ＥＬ表示装置の階調の制御は、発光素子の輝度を電流で制御する電流駆動方式と、電圧でその輝度を制御する電圧駆動方式とがあるが、電流駆動方式は、画素ごとでトランジスタの特性値の差が大きい場合、採用することは困難であり、そのためには特性のばらつきを補正する補正回路が必要になる。ＳＯＩ基板の作製工程、およびゲッタリング工程を含む製造方法でＥＬ表示装置を作製することで、選択用トランジスタ４０１および表示制御用トランジスタ４０２は画素ごとに特性のばらつきがなくなるため、電流駆動方式を採用することができる。
【０１３１】
つまり、ＳＯＩ基板を用いることで、様々な電気機器を作製することができる。電気機器としては、ビデオカメラ、デジタルカメラ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポなど）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍など）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌ  ｖｅｒｓａｔｉｌｅ  ｄｉｓｃ）などの記録媒体に記憶された音声データを再生し、かつ記憶された画像データを表示しうる表示装置を備えた装置）などが含まれる。
【０１３２】
図１２を用いて、電気機器の具体的な態様を説明する。図１２（Ａ）は携帯電話機９０１の一例を示す外観図である。この携帯電話機９０１は、表示部９０２、操作スイッチ９０３などを含んで構成されている。表示部９０２に、図１０で説明した液晶表示装置または図１１で説明したＥＬ表示装置を適用することで、表示むらが少なく画質の優れた表示部９０２とすることができる。
【０１３３】
また、図１２（Ｂ）は、デジタルプレーヤー９１１の構成例を示す外観図である。デジタルプレーヤー９１１は、表示部９１２、操作部９１３、イヤホン９１４などを含んでいる。イヤホン９１４の代わりにヘッドホンや無線式イヤホンを用いることができる。表示部９１２に、図１０で説明した液晶表示装置または図１１で説明したＥＬ表示装置を適用することで、画面サイズが０．３インチから２インチ程度の場合であっても。高精細な画像および多量の文字情報を表示することができる。
【０１３４】
また、図１２（Ｃ）は、電子ブック９２１の外観図である。この電子ブック９２１は、表示部９２２、操作スイッチ９２３を含んでいる。電子ブック９２１にはモデムを内蔵していてもよいし、図８のＲＦＣＰＵを内蔵させて、無線で情報を送受信できる構成としてもよい。表示部９２２には、図１０で説明した液晶表示装置、または図１１で説明したＥＬ表示装置を適用することで、高画質の表示を行うことができる。
【実施例１】
【０１３５】
本実施例では、プラズマＣＶＤ法を用いて成膜を行った窒素含有層の表面の粗さと成膜時の基板温度の関係について説明する。なお、本発明は以下の実施例によって何ら限定されるものではなく、特許請求の範囲によって特定されるものであることはいうまでもない。
【０１３６】
まず、単結晶シリコン基板上にプラズマＣＶＤ法を用いて窒化酸化シリコン膜を約２００ｎｍ形成した。ここでは、異なる複数の基板温度（成膜時の基板の温度）を設定し、それぞれの基板温度について窒化酸化シリコン膜の成膜を行った。次に、異なる基板温度で成膜された窒化酸化シリコン膜の表面についてそれぞれ原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）を用いて測定を行った。その後、それぞれの基板温度で成膜された窒化酸化シリコン膜を接合層として、単結晶シリコン基板とガラス基板との接合を行い、接合状態を観察した。
【０１３７】
なお、プラズマＣＶＤにおける窒化酸化シリコン膜の成膜は、１６０Ｐａの圧力下、シラン、窒素及び水素を含む雰囲気下（ＳｉＨ４：１４ｓｃｃｍ、Ｎ２Ｏ：２０ｓｃｃｍ、ＮＨ３：１５０ｓｃｃｍ、Ｈ２：５００ｓｃｃｍ）、ＲＦ周波数２７．１２ＭＨｚ、ＲＦパワー５０Ｗ、電極間距離２０ｍｍで行った。また、基板温度は、熱電対を用いてリファレンスのガラス基板温度を測定し、当該測定結果に基づいて設定した。つまり、ここでいう基板温度は、成膜時の基板の温度とみなすことができる。
【０１３８】
ＡＦＭによる測定は、ＳＩＩナノテクノロジー株式会社製（ＳＰＩ３８００Ｎ／ＳＰＡ−５００）の装置を用い、測定範囲を１μｍ×１μｍで行った。
【０１３９】
窒化酸化シリコン膜を接合層とした単結晶シリコン基板とガラス基板との接合は、２枚の基板を重ねた後に基板端（四隅のうち一箇所）を指で挟んで圧力を加えることにより、基板端から徐々に自発的な接合をさせることにより行った。なお、本実施例では、表面の平均面粗さ（Ｒａ）が０．３ｎｍ以下であるガラス基板を用いて接合を行った。
【０１４０】
それぞれの基板温度で成膜した窒化酸化シリコン膜の表面におけるＡＦＭの測定結果及び接合状態について表１に示す。また、それぞれの基板温度で成膜した窒化酸化シリコン膜の表面における平均面粗さ（Ｒａ）についてプロットしたものを図１４に示す。
【０１４１】
【表１】
0005542256.tif 000004
【０１４２】
表１、図１４に示すように、基板温度が低い状態で成膜した窒化酸化シリコン膜の表面の粗さが小さくなることが確認された。また、窒化酸化シリコン膜の表面の平均面粗さ（Ｒａ）が０．３７ｎｍ以下（成膜時の基板温度３２５℃以下）の場合には接合状態が良好であった。また、成膜時の基板温度が２５０℃以下（Ｒａが０．２７ｎｍ以下）では基板温度に伴う窒化酸化シリコン膜の表面の平均面粗さの変化が小さかった。一方、窒化酸化シリコン膜の表面の平均面粗さが０．５３ｎｍ以上（成膜時の基板温度３７５℃以上）の場合には接合状態が十分でなく、接合不良が確認された。また、窒化酸化シリコン膜の表面の平均面粗さが０．４６ｎｍ（成膜時の基板温度３５０℃）の場合には自発的な接合に時間を要したが、接合不良は確認されなかった。
【０１４３】
以上の結果より、成膜時の基板温度を低くすることによって、表面が平坦な窒化酸化シリコン膜を形成することが可能であることがわかった。また、接合層として機能する窒化酸化シリコン膜の表面の平均面粗さ（Ｒａ）を少なくとも０．４６ｎｍ以下とすることによって、シリコン基板とガラス基板の接合不良を抑制できると考えられる。
【実施例２】
【０１４４】
本実施例では、プラズマＣＶＤ法を用いて成膜を行った窒素含有層に含まれる水素の含有量と成膜時の基板温度の関係について説明する。
【０１４５】
まず、単結晶シリコン基板上にプラズマＣＶＤ法を用いて窒化酸化シリコン膜を形成した。ここでは、異なる複数の基板温度を設定し、それぞれの基板温度について窒化酸化シリコン膜の成膜を行った。次に、異なる基板温度で成膜された窒化酸化シリコン膜に含まれる水素の含有量（ここでは、Ｓｉ−Ｈ結合量とＮ−Ｈ結合量）について、フーリエ変換赤外分光法（Ｆｏｕｒｉｅｒ  ｔｒａｎｓｆｏｒｍ  ｉｎｆｒａｒｅｄ  ｓｐｅｃｔｒｏｓｃｏｐｙ：ＦＴ−ＩＲ）を用いて、それぞれ測定を行った。なお、本実施例において、ＦＴ−ＩＲ分析は、サーモフィッシャーサイエンティフィック社製（Ｍａｇｎａ５６０）の装置を用いて行った。なお、プラズマＣＶＤにおける窒化酸化シリコン膜の成膜は、実施例１と同様の条件で行った。
【０１４６】
それぞれの基板温度で成膜した窒化酸化シリコン膜に含まれるＳｉ−Ｈ結合量とＮ−Ｈ結合量の測定結果を図１５（Ａ）に示す。また、窒化酸化シリコン膜に含まれるＮ−Ｈ結合量に対するＳｉ−Ｈ結合量の割合について図１５（Ｂ）に示す。
【０１４７】
図１５に示すように、基板温度が低い状態で成膜された窒化酸化シリコン膜ほど、Ｓｉ−Ｈ結合及びＮ−Ｈ結合が多く含まれている結果が得られた。また、成膜時の基板温度が低くなるにつれて、窒化酸化シリコン膜に含まれるＳｉ−Ｈ結合の割合がＮ−Ｈ結合の割合と比較して大きくなることが観察された。
【０１４８】
以上の結果より、成膜時の基板温度を低くすることによって、窒化酸化珪素膜に含まれる水素の含有量を多くすることができることが確認できた。
【実施例３】
【０１４９】
本実施例では、プラズマＣＶＤ法を用いて成膜を行った窒素含有層の膜質に関して説明する。
【０１５０】
まず、単結晶シリコン基板上にプラズマＣＶＤ法を用いて窒化酸化シリコン膜を形成した。ここでは、異なる複数の基板温度を設定し、それぞれの基板温度について窒化酸化シリコン膜の成膜を行った。次に、異なる基板温度で成膜された窒化酸化シリコン膜の熱処理前後におけるエッチングレート及び膜の硬さについてそれぞれ測定を行った。なお、プラズマＣＶＤにおける窒化酸化シリコン膜の成膜は、実施例１と同様の条件で行った。また、熱処理は、窒素雰囲気下、２００℃で２時間行った後、さらに６００℃で２時間行った。
【０１５１】
本実施例において、窒化酸化シリコン膜のエッチングは、ステラケミファ社製の高純度バッファードフッ酸ＬＡＬ５００（ＮＨ４ＨＦ２：７．１３％、ＮＨ４Ｆ：１５．３７％の混合水溶液）を用いて行った。
【０１５２】
窒化酸化シリコン膜の硬さの評価は、ナノインデンテーション法を用いて行った。ナノインデンテーション法は、ＭＴＳ社製（ＮａｎｏＩｎｄｅｎｔｅｒＸＰ）の装置を用いて行った。また、それぞれの基板温度で成膜された窒化酸化シリコン膜について、１５点の測定を行いその平均値により評価を行った。
【０１５３】
まず、それぞれの基板温度で成膜した窒化酸化シリコン膜の熱処理前後のエッチングレートについて図１６に示す。なお、図１６（Ａ）は熱処理前における窒化酸化シリコン膜のエッチングレートを示しており、図１６（Ｂ）は熱処理後における窒化酸化シリコン膜のエッチングレートを示している。
【０１５４】
熱処理前における各基板温度で成膜された窒化酸化シリコン膜のエッチングレートを比較すると、基板温度が低い状態で成膜された窒化酸化シリコン膜ほどエッチングレートが速くなる結果が得られた（図１６（Ａ））。成膜時の基板温度が３５０℃以下から徐々にエッチングレートが速くなり、成膜時の基板温度が３００℃以下からはエッチングレートが急激に速くなることが観察された。
【０１５５】
また、熱処理後における各基板温度で成膜された窒化酸化シリコン膜のエッチングレートを比較すると、成膜時の基板温度にかかわらず窒化酸化シリコン膜のエッチングレートに差が見られず、エッチングレートが遅いという結果が得られた（図１６（Ｂ））。
【０１５６】
図１６より、熱処理前における窒化酸化シリコン膜は、成膜時の基板温度が低いほどエッチングレートが速く、膜の緻密性が低いと考えられる。一方、加熱処理を行うことにより成膜時の基板温度にかかわらず緻密化された窒化酸化シリコン膜が得られると考えられる。
【０１５７】
次に、それぞれの基板温度で成膜した窒化酸化シリコン膜の熱処理前後の硬さについて図１７に示す。なお、図１７（Ａ）は熱処理前における窒化酸化シリコン膜の硬さを示しており、図１７（Ｂ）は熱処理後における窒化酸化シリコン膜の硬さを示している。
【０１５８】
熱処理前における各基板温度で成膜された窒化酸化シリコン膜の硬さを比較すると、成膜時の基板温度が低くなるにつれて窒化酸化シリコン膜の硬さの値が小さくなる（膜質が柔らかくなる）結果が得られた（図１７（Ａ））。
【０１５９】
また、熱処理後における各基板温度で成膜された窒化酸化シリコン膜の硬さを比較すると、成膜時の基板温度の影響は小さく、どの基板温度においても熱処理を行うことにより一定の硬さを有する窒化酸化シリコン膜が得られることが分かった（図１７（Ｂ））。
【０１６０】
図１７の結果より、熱処理前における窒化酸化シリコン膜は、成膜時の基板温度を低くするほど膜質が柔らかくなるといえる。一方、加熱処理を行うことにより成膜時の基板温度にかかわらず一定の硬さを有する窒化酸化シリコン膜が得られるといえる。
【実施例４】
【０１６１】
本実施例では、プラズマＣＶＤ法を用いて成膜を行った窒素含有層の不純物に対するバリア性について説明する。
【０１６２】
まず、ガラス基板上にプラズマＣＶＤ法を用いて窒化酸化シリコン膜を形成した。ここでは、異なる複数の基板温度を設定し、それぞれの基板温度について窒化酸化シリコン膜の成膜を行った。次に、異なる基板温度で成膜された窒化酸化シリコン膜にそれぞれ熱処理を行った後、熱処理後の窒化酸化シリコン膜中に含まれるナトリウム（Ｎａ）の濃度についてそれぞれ測定を行った。なお、プラズマＣＶＤにおける窒化酸化シリコン膜の成膜は、実施例１と同様の条件で行った。また、熱処理は、窒素雰囲気下、２００℃で２時間行った後、さらに６００℃で２時間行った。
【０１６３】
本実施例において、窒化酸化シリコン膜に含まれるナトリウムの濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて測定を行った。
【０１６４】
それぞれの基板温度で成膜し熱処理を行った後の窒化酸化シリコン膜に含まれるナトリウムの濃度についての測定結果を図１８に示す。
【０１６５】
図１８より、ガラス基板中には、ナトリウムが１×１０１８ａｔｏｍｓ／ｃｍ３含まれていたが、ガラス基板と接して形成された窒化酸化シリコン膜のナトリウム濃度は、窒化酸化シリコン膜の成膜時の基板温度にかかわらずＳＩＭＳ分析の測定限界以下であった。
【０１６６】
以上の結果より、加熱処理を行った場合であっても成膜時の基板温度にかかわらず、窒化酸化シリコン膜がガラス基板からナトリウムが拡散することを防止するバリア層として機能することが確認できた。
【図面の簡単な説明】
【０１６７】
【図１】ＳＯＩ基板の作製方法の一例を示す図。
【図２】ＳＯＩ基板の作製方法の一例を示す図。
【図３】ＳＯＩ基板の作製方法の一例を示す図。
【図４】ＳＯＩ基板の作製方法の一例を示す図。
【図５】ＳＯＩ基板を用いた半導体装置の作製方法の一例を示す図。
【図６】ＳＯＩ基板を用いた半導体装置の作製方法の一例を示す図。
【図７】ＳＯＩ基板を用いた半導体装置の一例を示す図。
【図８】ＳＯＩ基板を用いた半導体装置の一例を示す図。
【図９】ＳＯＩ基板を用いた表示装置の一例を示す図。
【図１０】ＳＯＩ基板を用いた表示装置の一例を示す図。
【図１１】ＳＯＩ基板を用いた表示装置の一例を示す図。
【図１２】ＳＯＩ基板を用いた電子機器を示す図である。
【図１３】窒素含有層が形成された半導体基板とベース基板との接合を示す模式図。
【図１４】成膜時の基板温度と窒化酸化シリコン膜の表面の平均面粗さの関係を示す図。
【図１５】成膜時の基板温度と窒化酸化シリコン膜のＳｉ−Ｈ及びＮ−Ｈの結合量の関係を示す図。
【図１６】成膜時の基板温度と窒化酸化シリコン膜のエッチングレートの関係を示す模式図。
【図１７】成膜時の基板温度と窒化酸化シリコン膜の硬さの関係を示す図。
【図１８】成膜時の基板温度と熱処理後のＮａの濃度の関係を示す模式図。
【符号の説明】
【０１６８】
１０１    半導体基板
１０２    絶縁膜
１０３    剥離層
１０４    窒素含有層
１１０    ベース基板
１２１    イオンビーム
１２２    単結晶半導体層
１３２    ＳＯＩ基板
１５１    半導体層
１５２    半導体層
１５４    絶縁膜
１５５    ゲート電極
１５６    ゲート電極
１５７    低濃度不純物領域
１５８    チャネル形成領域
１５９    高濃度不純物領域
１６０    チャネル形成領域
１６１    サイドウォール絶縁膜
１６５    レジスト
１６７    高濃度不純物領域
１６８    絶縁膜
１６９    層間絶縁膜
１７０    配線
２０２    絶縁膜
２０４    窒素含有層
３０１    マザーガラス
３０２    単結晶半導体層
３１０    形成領域
３１１    形成領域
３１２    信号線駆動回路形成領域
３１３    画素形成領域
３２０    単結晶半導体層
３２２    走査線
３２３    信号線
３２４    画素電極
３２５    ＴＦＴ
３２７    層間絶縁膜
３２８    電極
３２９    柱状スペーサ
３３０    配向膜
３３２    対向基板
３３３    対向電極
３３４    配向膜
３３５    液晶層
３４０    チャネル形成領域
３４１    高濃度不純物領域
４０１    選択用トランジスタ
４０２    表示制御用トランジスタ
４０３    半導体層
４０４    半導体層
４０５    走査線
４０６    信号線
４０７    電流供給線
４０８    画素電極
４１０    電極
４１１    電極
４１２    ゲート電極
４１３    電極
４２７    層間絶縁膜
４２８    隔壁層
４２９    ＥＬ層
４３０    対向電極
４３１    対向基板
４３２    樹脂層
４５１    チャネル形成領域
４５２    高濃度不純物領域
５００    マイクロプロセッサ
５０１    演算回路
５０２    演算回路制御部
５０３    命令解析部
５０４    制御部
５０５    タイミング制御部
５０６    レジスタ
５０７    レジスタ制御部
５０８    バスインターフェース
５０９    専用メモリ
５１０    メモリインターフェース
５１１    ＲＦＣＰＵ
５１２    アナログ回路部
５１３    デジタル回路部
５１４    共振回路
５１５    整流回路
５１６    定電圧回路
５１７    リセット回路
５１８    発振回路
５１９    復調回路
５２０    変調回路
５２１    ＲＦインターフェース
５２２    制御レジスタ
５２３    クロックコントローラ
５２４    インターフェース
５２５    中央処理ユニット
５２６    ランダムアクセスメモリ
５２７    専用メモリ
５２８    アンテナ
５２９    容量部
５３０    電源管理回路
９０１    携帯電話機
９０２    表示部
９０３    操作スイッチ
９１１    デジタルプレーヤー
９１２    表示部
９１３    操作部
９１４    イヤホン
９２１    電子ブック
９２２    表示部
９２３    操作スイッチ
【図１】
0005542256.tif 000005
【図２】
0005542256.tif 000006
【図３】
0005542256.tif 000007
【図４】
0005542256.tif 000008
【図５】
0005542256.tif 000009
【図６】
0005542256.tif 000010
【図７】
0005542256.tif 000011
【図８】
0005542256.tif 000012
【図９】
0005542256.tif 000013
【図１０】
0005542256.tif 000014
【図１１】
0005542256.tif 000015
【図１２】
0005542256.tif 000016
【図１３】
0005542256.tif 000017
【図１４】
0005542256.tif 000018
【図１５】
0005542256.tif 000019
【図１６】
0005542256.tif 000020
【図１７】
0005542256.tif 000021
【図１８】
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