(57)【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層に形成された第１導電型の第１半導体領域と、
前記第１導電型の第１半導体領域に近接または隣接して前記半導体層に形成された第２導電型の第１半導体領域と、
前記第２導電型の第１半導体領域に形成された第２導電型の第２半導体領域と、
前記第２導電型の第２半導体領域に形成された第１導電型の第２半導体領域とを備え、
前記第２導電型の第２半導体領域の不純物濃度は前記第２導電型の第１半導体領域の不純物濃度より高く、前記第２導電型の第１半導体領域および前記第２導電型の第２半導体領域は電気的にフローティングとなっていることを特徴とするＥＳＤ保護素子。
【請求項２】
前記第２導電型の第１半導体領域および前記第２導電型の第２半導体領域には電極が接続されていないことを特徴とする請求項１に記載のＥＳＤ保護素子。
【請求項３】
前記半導体層は支持基板上に設けられた絶縁膜上に形成されていることを特徴とする請求項１または２に記載のＥＳＤ保護素子。
【請求項４】
前記第１導電型の第１半導体領域に接続する第１電極、および前記第１導電型の第２半導体領域に接続する第２電極と、前記第２導電型の第１半導体領域の上方を覆う層間絶縁膜とをさらに備え、
前記第１電極は、前記層間絶縁膜を介し、前記第１導電型の第２半導体領域へ向けて前記第２導電型の第１半導体領域上に延在していることを特徴とする請求項１〜３のいずれかに記載のＥＳＤ保護素子。
【請求項５】
前記第１導電型の第１半導体領域に接続する第１電極、および前記第１導電型の第２半導体領域に接続する第２電極と、前記第２導電型の第１半導体領域の上方を覆うフィールド絶縁膜と、前記フィールド絶縁膜上に形成された層間絶縁膜と、前記フィールド絶縁膜と前記層間絶縁膜との間であって且つ前記第２導電型の第１半導体領域の上方に設けられた導電プレートとをさらに備え、
前記第１電極は前記導電プレートと電気的に接続されていることを特徴とする請求項１〜３のいずれかに記載のＥＳＤ保護素子。
【請求項６】
前記第１導電型がＰ型、前記第２導電型がＮ型であることを特徴とする請求項１〜５のいずれかに記載のＥＳＤ保護素子。
【請求項７】
請求項１〜３のいずれかに記載のＥＳＤ保護素子と、前記半導体層に形成され、前記ＥＳＤ保護素子によって保護される半導体回路とを含むことを特徴とする半導体装置。
【請求項８】
前記ＥＳＤ保護素子の前記第１導電型の第１半導体領域は前記半導体回路の接地線に電気的に接続され、前記ＥＳＤ保護素子の前記第１導電型の第２半導体領域は前記半導体回路の電源線に電気的に接続されていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記半導体回路は複数の単位回路セルを含み、前記半導体装置に搭載される前記ＥＳＤ保護素子の数は前記単位回路セルの数より小さいことを特徴とする請求項７または８に記載の半導体装置。
【請求項１０】
請求項１〜３のいずれかに記載のＥＳＤ保護素子を有するプラズマディスプレイ装置。
【請求項１１】
請求項７〜９のいずれかに記載の半導体装置を有するプラズマディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＥＳＤ（Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）保護素子、特にシリコン・オン・インシュレータ（ＳＯＩ）基板上に形成される高耐圧半導体集積回路に組み込むことができるＥＳＤ保護素子の構造に関するものである。
【背景技術】
【０００２】
近年、シリコン・オン・インシュレータ（ＳＯＩ）基板上に形成されたＭＯＳ型集積回路は様々な種類に拡大してきている。このような集積回路は、ＣＰＵ用途などの低消費電力で高速動作が要求されるＬＳＩと、車載用、フラットパネルディスプレイ（ＦＤＰ）用などの高電圧駆動ＩＣ（パワーＩＣを含む）に具体的に大別することができる。一般に半導体集積回路においては電圧／電流入出力パッドなどから静電気放電（ＥＳＤ）などに起因するノイズ・サージのような高電圧、大電流が瞬間的に入力されたり、場合によっては出力されたりすることがある。しかしながらＳＯＩ構造を有する半導体装置は熱伝導度が小さいシリコン酸化膜などの絶縁膜でその周囲を包囲されているために放熱性が悪く、通常のバルクシリコン基板を用いる半導体装置の場合と比較してＥＳＤ時の温度上昇が大きくなり熱破壊されやすいので、ＥＳＤ耐量が劣ると考えられる。
【０００３】
こうした事情は半導体装置を構成する回路だけでなく、回路と共に組み込まれたＳＯＩ型ＥＳＤ保護素子に対しても同様である。特許文献１には、ＳＯＩ構造を有する電源電圧数Ｖ以下の低電圧駆動高速ＭＯＳ型半導体集積回路において、サージが入力されてもそれに伴う発熱を抑制して破壊されにくく、満足なＥＳＤ耐量を確保できるＭＯＳ型ＥＳＤ保護素子構造が記載されている。図７は特許文献１に記載されたＥＳＤ保護トランジスタの断面図である。
【０００４】
図７において、支持基板１上には埋め込み絶縁膜２が形成され、さらにその上にＥＳＤ保護素子の基礎となる島状の低濃度Ｐ型半導体層３が形成されている。そしてこの半導体層３の両端はＮ型のソース領域４およびドレイン領域５となっている。また半導体層３上には薄いゲート絶縁膜６を介してゲート電極７が設けられている。このＥＳＤ保護トランジスタは、集積回路内ではゲート電極７がソース領域４に接続され、さらに例えばチップグランドバスに接続される。また、ドレイン領域５はサージが入力される可能性がある配線やボンディングパッドに接続され、ソース領域４およびドレイン領域５で挟まれるＰ型半導体層３は電気的に浮遊状態（フローティング状態）となるように設定されている。このＥＳＤ保護トランジスタの別の接続形態では、ソース領域４が、サージが入力される可能性のある配線やボンディングパッドに接続され、ドレイン領域５は電源線に接続される。
【０００５】
図８はサージが入力されたときに図７のＥＳＤ保護トランジスタが示す降伏特性に関わる電流―電圧特性である。印加電圧がトランジスタの逆バイアスに印加されて増加すると逆方向降伏電圧約１２Ｖ（Ａ点）に達し、さらに電流がわずかに増加すると直ちにスナップバックを起こして、素子にかかる最小の電圧である保持電圧約７Ｖ（Ｂ点）となる。続いて電流が増加するとともにソース領域４およびドレイン領域５間に存在する抵抗に基づいて電圧もやや増加していく。そして図示はされてないが更に電流が増加していくと再度降伏してＥＳＤ保護トランジスタ自体が熱的破壊に至る。
【０００６】
以上のように特許文献１に記載されたＳＯＩ型ＥＳＤ保護トランジスタは、Ｐ型半導体層３を浮遊状態にしたことによるフローティングボディ効果によって、大きいサージ電流が入力すると直ちにスナップバックを起こし、ＥＳＤ保護トランジスタのソース・ドレイン両端の電圧が約７Ｖ近辺（保持電圧）という、逆方向降伏電圧約１２Ｖの半分に近い電圧となる。これによりサージに基づく消費電力が低下し、ＥＳＤ保護トランジスタの発熱量も従来に比べて低下するため、ＳＯＩ型ＥＳＤ保護トランジスタとしてより大きいサージ電流に対応できるようになる。
【０００７】
以上はＥＳＤ保護素子の適用対象を低電圧駆動の高速ＳＯＩ型半導体集積回路とした場合の例であるが、ＳＯＩ構造で製造される半導体装置としては上にも述べたように高電圧駆動（高耐圧）の半導体集積回路も存在する。ここで高電圧駆動あるいは高耐圧半導体集積回路とは例えばＰＤＰ（プラズマディスプレイパネル）を駆動制御するスキャン・ドライバなど１５０Ｖ〜３００Ｖ、代表的には２００Ｖ前後の電源電圧が必要なＭＯＳ型集積回路を想定している。図９にＰＤＰスキャン・ドライバＩＣ回路の概略回路構成図を示す。
【０００８】
図９において回路の出力端子には図示しないがＰＤＰの各電極が接続され、同時に高耐圧ＰチャネルＭＯＳトランジスタ２２（Ｐｃｈ３）と高耐圧絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）２５および高耐圧ダイオード２６の各半導体素子が接続されている。これら出力パワー素子で構成する出力段の前段には、レベルシフト動作を行う高耐圧ＰチャネルＭＯＳトランジスタ２０（Ｐｃｈ１）、２１（Ｐｃｈ２）と高耐圧ＮチャネルＭＯＳトランジスタ２３（Ｎｃｈ１）、２４（Ｎｃｈ２）が接続され、更に５Ｖ系の低電圧駆動ＣＭＯＳ制御回路２７がＭＯＳトランジスタ２３、２４およびＩＧＢＴ２５のゲート電極に接続されている。図９の駆動回路は単位セルの回路であり、実際のＰＤＰスキャン・ドライバ１チップ内には上記単位セルが高電圧電源線と接地（ＧＮＤ）線間に多数並列に接続配置されている。このスキャン・ドライバの出力段はＰチャネルＭＯＳトランジスタ２２、ＩＧＢＴ２５のような比較的寸法の大きい高耐圧素子で構成されるので、これら素子自体である程度のＥＳＤ耐性を保持している。
【０００９】
しかしスキャン・ドライバ回路が出力電流の低い仕様である場合、できる限りチップサイズを小さくし、製造コストを抑制するという観点から、高耐圧ＩＧＢＴ２５および高耐圧ＰチャネルＭＯＳトランジスタ２２のゲート電極直下のチャネル幅を縮小することが行われる。しかし、チャネル幅を縮小すると出力段でのＥＳＤ耐量が低下するので、新たにＥＳＤ保護素子を設けることになる。
【００１０】
図１０はＰＤＰスキャン・ドライバ高耐圧半導体集積回路装置チップ内部へ図８に例示したような特許文献１のＥＳＤ保護素子を配置した場合のチップ概略平面レイアウト図である。ＰＤＰスキャン・ドライバのようなチップ２９内にはトランジスタ２２、ＩＧＢＴ２５、ダイオード２６、トランジスタ２０〜２４からなる高耐圧半導体回路の形成領域３０、および５Ｖ系ＣＭＯＳ制御回路２７のような低電圧駆動半導体回路の形成領域３３に図９のスキャン・ドライバ回路を単位回路セルとして、複数の単位回路セルが横方向および上下方向に配列される。
【００１１】
上記従来のＥＳＤ保護素子は単位回路セルごとに設けられたＥＳＤ保護素子形成領域３１に形成される。図９のスキャン・ドライバ回路を用いて具体的にいえば、単位回路セルごとに、ＰチャネルＭＯＳ型トランジスタ２２よりも出力端子に近い側であって、高電圧電源線と出力端子との間に１個、ＩＧＢＴ２５および高耐圧ダイオード２６よりも出力端子に近い側であって、出力端子と接地線との間に１個接続される。従来のＥＳＤ保護素子は、図８のようにトリガー電圧付近に達したときのＥＳＤに対する電流容量が小さいので単位回路セルごとに必要とされるというのがひとつの理由である。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】米国特許第４，９８９，０５７号
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら上記スキャン・ドライバなどのようなＳＯＩ構造の高耐圧半導体集積回路に特許文献１が開示するＳＯＩ型ＥＳＤ保護トランジスタを適用することは以下の理由により困難であった。
【００１４】
すなわち、特許文献１のＥＳＤ保護トランジスタを駆動電圧のより高い半導体装置のＥＳＤ保護素子として適合させるためにＰ型半導体層３のソース・ドレイン方向の長さを増大すれば、図８の保持電圧（Ｂ点）についてはある程度（例えば１０Ｖ強）大きくできる可能性はある。しかしゲート絶縁膜６が薄いことや、ドレイン領域５に入力されるサージの高電圧に起因してドレイン領域５の近傍に生じる高電界のため、容易にアバランシェ増倍現象を起こし、ソース・ドレイン間電圧が例えば高耐圧回路の動作電圧（電源電圧）に達しないうちに容易に降伏が起こると考えられ、降伏電圧（いわゆるトリガー電圧：Ａ点）を上昇させて（例えば２００Ｖ程度まで）ＥＳＤ保護素子を高耐圧回路に適合させるのは容易ではない。この点からも特許文献１のトランジスタは寸法を大きくしても高耐圧半導体装置のＥＳＤ保護素子として適するものではないといえる。
【００１５】
また図８のように、保持電圧が逆方向降伏電圧（Ａ点）の半分近くにまで低下する特性となることも問題である。保持電圧は高耐圧半導体集積回路の動作電源電圧以上に設定する必要があるので、それが可能となるよう、逆方向降伏電圧も動作電源電圧に対するマージンを大きく取る必要がある。しかし逆方向降伏電圧を大きくする程ＥＳＤ保護素子の素子寸法を拡大しなければならないので、チップ面積が増加し、最終的に製造コスト上昇につながる。以上のことからも図８のような特性を有する従来のＥＳＤ保護素子は高耐圧回路には適さないといえる。
【００１６】
さらにスキャン・ドライバのような回路のチップレイアウト面からいうと、図１０に示したように従来のＥＳＤ保護素子では、回路を構成する素子と比較して寸法が大きいにもかかわらず単位回路セル数の２倍だけチップ２９上に設けなければならずチップ面積の増大は避けられない。これとは逆にＥＳＤ保護素子を設けずにＩＧＢＴ２５やＰチャネルＭＯＳトランジスタ２２の構造を変更し、ＥＳＤ耐量を維持させることも考えられるが、その場合は上記チャネル幅を縮小しても代わりとなるどこかの部分を変更して全体として素子面積を増加させざるを得なくなるので、チップサイズを小さくすることは困難である。
【００１７】
本発明は以上のような従来の課題を解決するものであって、製造コストを上昇させることなく容易にＳＯＩ構造の高耐圧半導体集積回路装置に搭載可能で、しかもそれによって当該高耐圧半導体集積回路装置のチップ面積を著しく増大させることのないＥＳＤ保護素子を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記従来の課題を解決するための本発明に係る第１のＥＳＤ保護素子は、半導体層と、前記半導体層に形成された第１導電型の第１半導体領域と、前記第１導電型の第１半導体領域に近接または隣接して前記半導体層に形成された第２導電型の第１半導体領域と、前記第２導電型の第１半導体領域に形成された第２導電型の第２半導体領域と、前記第２導電型の第２半導体領域に形成された第１導電型の第２半導体領域とを備え、前記第２導電型の第２半導体領域の不純物濃度は前記第２導電型の第１半導体領域の不純物濃度より高く、前記第２導電型の第１半導体領域および前記第２導電型の第２半導体領域は電気的にフローティングとなっていることを特徴とする構成を有するものである。
【００１９】
また、本発明に係る第２のＥＳＤ保護素子は、半導体層と、前記半導体層に形成された第２導電型の第１半導体領域と、前記第２導電型の第１半導体領域に形成された第１導電型の第１半導体領域と、前記第１導電型の第１半導体領域から離間して前記第２導電型の第１半導体領域に形成された第２導電型の第２半導体領域と、前記第２導電型の第２半導体領域に形成された第１導電型の第２半導体領域とを備え、前記第２導電型の第２半導体領域の不純物濃度は前記第２導電型の第１半導体領域の不純物濃度より高く、前記第２導電型の第１半導体領域および前記第２導電型の第２半導体領域は電気的にフローティングとなっていることを特徴とする構成を有するものである。
【００２０】
上記両ＥＳＤ保護素子の一形態としては、前記第２導電型の第１半導体領域および前記第２導電型の第２半導体領域には電極が接続されていない。これによって前記２つの半導体領域が結果的に電気的にフローティングとなる。また本発明に係るＥＳＤ保護素子は、前記半導体層が支持基板上に設けられた絶縁膜上に形成されていることが望ましい。
【００２１】
さらに上記第１および第２のＥＳＤ保護素子は、前記第１導電型の第１半導体領域に接続する第１電極、および前記第１導電型の第２半導体領域に接続する第２電極と、前記第２導電型の第１半導体領域の上方を覆う層間絶縁膜とをさらに備え、前記第１電極が、前記層間絶縁膜を介し、前記第１導電型の第２半導体領域へ向けて前記第２導電型の第１半導体領域上に延在するようにすることが望ましい。
【００２２】
あるいはまた、上記第１および第２のＥＳＤ保護素子は、前記第１導電型の第１半導体領域に接続する第１電極、および前記第１導電型の第２半導体領域に接続する第２電極と、前記第２導電型の第１半導体領域の上方を覆うフィールド絶縁膜と、前記フィールド絶縁膜上に形成された層間絶縁膜と、前記フィールド絶縁膜と前記層間絶縁膜との間であって且つ前記第２導電型の第１半導体領域の上方に設けられた導電プレートとをさらに備え、前記第１電極が前記導電プレートと電気的に接続されるようにすることが望ましい。
【００２３】
さらにまた、前記第１導電型をＰ型、前記第２導電型をＮ型とすることが望ましい。
【００２４】
本発明に係る上記第１および第２のＥＳＤ保護素子は、前記半導体層に形成され、前記ＥＳＤ保護素子によって保護される半導体回路と共に半導体装置に含まれる形態をとる。その場合、前記ＥＳＤ保護素子の前記第１導電型の第１半導体領域は前記半導体回路の接地線に電気的に接続され、前記ＥＳＤ保護素子の前記第１導電型の第２半導体領域は前記半導体回路の電源線に電気的に接続されるようにすることができる。また前記半導体回路が複数の単位回路セルを含むときは、前記半導体装置に搭載される前記ＥＳＤ保護素子の数を前記単位回路セルの数より小さくすることができる。
【００２５】
また、プラズマディスプレイ装置は本発明に係る上記第１および第２のＥＳＤ保護素子、またはこの保護素子を含む半導体装置を組み込んだものとすることができる。
【発明の効果】
【００２６】
本発明に係るＥＳＤ保護素子は以上に述べたように、第２導電型の半導体領域を第１半導体領域と第２半導体領域で構成するようにしたため、第２導電型の第１半導体領域の不純物濃度を低くし、第２導電型の第２半導体領域の不純物濃度を高く調整することによって、ＥＳＤ保護素子のＤＣ測定での降伏電圧およびスナップバックに至るトリガー電圧を高くできるという効果を奏し、高耐圧半導体集積回路に対応できるものとなる。そして同時にそれら電圧値を所望の値に設定することができるようになる。
【００２７】
また、第２導電型の第２半導体領域の不純物濃度を第２導電型の第１半導体領域の不純物濃度より高くしたことと、第２導電型の第１および第２半導体領域を電気的にフローティングとしたことにより、ＥＳＤ保護素子が降伏を起こしてから破壊に至るまでの、電流−電圧特性を、電流の立ち上がりの傾きを高くして、急峻なものにできるとともに、スナップバックが起きる電流を大きくすることができるようになる。このため、例えば電源線と接地線間に並列的に接続される多数の同じ単位回路セルに対して、ＥＳＤ保護素子を共通に利用できるのでＥＳＤ保護素子が少なくて済み、半導体集積回路のチップ面積増加を抑制できる。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１の実施形態に係るＥＳＤ保護素子の断面図。
【図２】本発明の第１の実施形態に係るＥＳＤ保護素子の降伏特性を示す図。
【図３】本発明の第２の実施形態に係るＥＳＤ保護素子の断面図。
【図４】本発明の第２の実施形態に係るＥＳＤ保護素子の断面図。
【図５】本発明の第３の実施形態に係るＰＤＰスキャン・ドライバ回路の概略図。
【図６】本発明の第３の実施形態に係るＰＤＰスキャン・ドライバＩＣの概略平面レイアウト図。
【図７】従来のＳＯＩ構造のＭＯＳ型ＥＳＤ保護トランジスタの断面図。
【図８】従来のＥＳＤ保護トランジスタの降伏特性を示す図。
【図９】ＰＤＰスキャン・ドライバ回路の構成を示す概略図。
【図１０】従来のＰＤＰスキャン・ドライバＩＣの概略平面レイアウト図。
【発明を実施するための形態】
【００２９】
（第１の実施形態）
図１は本発明に係る第１の実施形態によるＥＳＤ保護素子の断面図であり、以下にその構成を説明する。図１において、ＳＯＩ基板の一部を構成する支持基板１上にシリコン酸化膜からなる埋め込み絶縁膜２が膜厚２．０μｍで形成されている。さらに埋め込み絶縁膜２上にＥＳＤ保護素子のベースとなるとともに活性層に相当し、単結晶シリコンからなる低不純物濃度Ｐ型半導体層３が膜厚３．５μｍで、支持基板１および埋め込み絶縁膜２に対して貼り合わせ形成されている。素子分離領域１７は、埋め込み絶縁膜２に達するまで半導体層３に溝を形成し、シリコン酸化膜などの絶縁膜を溝に埋め込んだ領域であり、通常ＥＳＤ保護素子が形成されるべき半導体層３の領域の全周囲を取り囲んでいる。
【００３０】
素子分離領域１７で囲まれた半導体層３の所定領域には、半導体層３より不純物濃度が高い中不純物濃度Ｐ型第１半導体領域８が形成され、そのＰ型不純物濃度のピーク値は１×１０18［ｃｍ-3］強である。また半導体層３内にはＰ型第１半導体領域８に近接してはいるが間隔をおいて低不純物濃度Ｎ型第１半導体領域１６が形成され、そのＮ型不純物濃度のピーク値は１×１０16［ｃｍ-3］弱である。このＮ型第１半導体領域１６はＰ型第１半導体領域８に接していてもよい。
【００３１】
Ｎ型第１半導体領域１６内には、それより不純物濃度が高い中濃度Ｎ型第２半導体領域１０が形成され、その領域の不純物濃度のピーク値は３×１０18［ｃｍ-3］程度である。Ｎ型第２半導体領域１０内の表面部には高不純物濃度Ｐ型第２半導体領域９が形成され、そのＰ型不純物濃度のピーク値は１×１０21［ｃｍ-3］程度である。Ｐ型第１半導体領域８にも高不純物濃度Ｐ型半導体領域１１が設けられているが、このＰ型半導体領域は金属電極とオーミックコンタクトを取るためのものであり、例えばイオン注入などによりＰ型第２半導体領域９と同時に形成されるものである。以後この半導体領域１１をオーミックコンタクト用Ｐ型拡散領域という。
【００３２】
半導体層３、Ｐ型第１半導体領域８の一部、Ｎ型第１半導体領域１６、Ｎ型第２半導体領域１０の一部表面上にはＬＯＣＯＳ法によって形成されたフィールド絶縁膜１４が設けられ、さらに基板全面に渡ってリフロー処理で表面が平坦化されたＢＰＳＧなどからなる層間絶縁膜１５が積層されている。また層間絶縁膜１５の所定箇所に開口されたコンタクトホールを通じ、オーミックコンタクト用Ｐ型拡散領域１１およびＰ型第２半導体領域９とそれぞれ電気的接続されたアルミニウム合金膜からなる第１電極１２、第２電極１３が設けられている。特に第１電極１２はオーミックコンタクト用Ｐ型拡散領域１１からＰ型第２半導体領域９方向にＮ型第１半導体領域１６上に延在するように形成されている。層間絶縁膜１５および第１、第２電極１２、１３上には図示していないが、ＳｉＮ膜など水分や可動イオンに対する外部汚染バリアになる絶縁保護膜が形成される。なお、Ｎ型第１半導体領域１６およびＮ型第２半導体領域１０には基本的に電極は設けられず、また半導体層３に形成された拡散層など他の半導体領域にも接続されないので電気的にフローティング状態とされている。
【００３３】
以上がＥＳＤ保護素子を断面で見た構成であるが、平面レイアウトで見ると、Ｐ型第２半導体領域９、Ｎ型第２半導体領域１０および第２電極１３が図１に示す相対的配置関係を保って紙面に垂直方向かつ線状に伸び、その方向が長手方向になっている。そして少なくともＮ型第１半導体領域１６、Ｐ型第１半導体領域８はリング状パターンを有し、Ｐ型第２半導体領域９、Ｎ型第２半導体領域１０および第２電極１３を取り囲んでいる。さらに第１電極１２、オーミックコンタクト用Ｐ型拡散領域１１をリング状パターンとし、Ｐ型第２半導体領域９、Ｎ型第２半導体領域１０および第２電極１３を取り囲むようにすることもできるし、紙面に垂直方向かつ線状に伸びたパターンとすることもできる。図１においてＥＳＤ保護素子がＮ型第２半導体領域１０などを中心として左右対称となっていることが以上のパターンレイアウトを反映している。図１は本発明によるＥＳＤ保護素子部しか表示していないが、素子分離領域１７より外部の半導体層３にはスキャン・ドライバ回路（高耐圧ＭＯＳ型トランジスタ、ＩＧＢＴ他を含む）など高耐圧半導体回路が形成されている。
【００３４】
次に、図１のＥＳＤ保護素子の特性について説明する。本発明によるＥＳＤ保護素子は、電気的にはＰ型の半導体層３およびＰ型第１半導体領域８をコレクタ、Ｎ型第１半導体領域１６およびＮ型第２半導体領域１０を電気的フローティング状態にあるベース、Ｐ型第２半導体領域９をエミッタとするＰＮＰ型バイポーラトランジスタとみなすことができる。図２は本発明によるＥＳＤ保護素子の降伏に関する電流−電圧（Ｉ−Ｖ）特性の測定結果を示すグラフである。この測定結果は第１電極１２（コレクタ）を接地し、第２電極１３（エミッタ）をサージなどパルス状の高電圧がコレクタ−エミッタ間に逆バイアス印加される入出力端子とし、ＴＬＰ（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｌｉｎｅ  Ｐｕｌｓｉｎｇ）法で得たものである。ＴＬＰ法は、電圧または電流の大きさを順次変化させながら複数の矩形波パルスを同軸ケーブルを通じてテストデバイスに印加し、その入射波とテストデバイスからの出力波に基づき、電流−電圧曲線を得る方法である。ＴＬＰ法はＥＳＤ特性測定法として現在広く用いられ、実際にサージが入力されたときのＥＳＤ保護素子の挙動あるいは電流−電圧特性をよく反映する。
【００３５】
図２に示されるように、サージが入力され、電圧が増加するとＤＣ測定法で得られるバイポーラトランジスタのコレクタ−エミッタ間降伏電圧ＢＶCE0（２１５Ｖ）に達する。ここでＤＣ測定法での降伏電圧は通常電流が１ｎＡから１μＡの微小値から急速に増加する点での電圧とされる。さらに電圧が増加すると降伏電圧ＢＶCE0の点からＩ−Ｖ特性が急峻な傾きを持って直線的に立ち上がり、トリガー電圧Ｖｔｒ（電圧２４８Ｖ、電流１．６６Ａ）に達してスナップバックした時に、この大電流により熱的な損傷を受け非可逆な破壊に至る。
【００３６】
このように本発明によるＥＳＤ保護素子は、図８のような、トリガー電圧から電圧が低下して保持電圧を示した後、素子が破壊されず電流が増加する特性を示さない点で従来の保護素子とは異なる。そして図７の従来のＳＯＩ−ＭＯＳ型ＥＳＤ保護トランジスタと比較して、降伏電圧ＢＶCE0、トリガー電圧Ｖｔｒを高耐圧半導体集積回路の電源電圧やＩＧＢＴなどの高耐圧半導体素子の各種耐圧と同程度にまで高めることができること、および降伏電圧ＢＶCEOからスナップバック直前のトリガー電圧Ｖｔｒに至る間に、電圧があまり増加することなく大きい電流を流すことができることが特徴である。以下、その理由を説明する。
【００３７】
本発明によるＥＳＤ保護素子では図１のような構造にすることによって降伏電圧ＢＶCE0およびトリガー電圧Ｖｔｒを、以下に述べるように、バイポーラトランジスタにおける降伏電圧に関する一般式に基づいて比較的容易に所望の値に設定することができる。
【００３８】
バルクシリコン基板を用いるバイポーラトランジスタにおける降伏電圧に関して一般に以下の式が成立する。
【００３９】
ＢＶCEO＝ＢＶCBO  ・（１−α）1/n      （１）
ＩCEO＝ＩCBO／（１−α・Ｍ） （２）
【００４０】
ここでＢＶCEOはコレクタ−エミッタ間降伏電圧、ＢＶCBOはコレクタ−ベース間耐圧、αはベース接地時の電流利得、Ｍはアバランシェ増倍係数、ＩCEOはＢＶCEOにおけるコレクタ電流またはエミッタ電流、ＩCBOはコレクタ−ベース間のＰＮ接合でのアバランシェ増倍係数Ｍに比例する逆方向電流であり、ｎは通常４〜６をとる。また普通αは１以下であるため、（１）式よりＢＶCEOはＢＶCBOよりも必ず低くなりαが１に近い程低下する。式（１）および（２）はベースが電気的フローティング状態のトランジスタについて成り立つものと考えられる。
【００４１】
さて、ＥＳＤ保護素子の第１電極１２を接地し、第２電極１３にＥＳＤなどによる高電圧が印加されたとき、Ｐ型半導体層３とＮ型第１半導体領域１６間のＰＮ接合は逆バイアスとなり、Ｎ型第１半導体領域１６は低不純物濃度であるからその内部が空乏化される。これに対してＮ型第２半導体領域１０はＮ型第１半導体領域１６よりも２桁程度不純物濃度が高いため極めて空乏化され難い。ＢＶCBOはＰ型半導体層３とＮ型第１半導体領域１６間の耐圧と考えられるから、Ｎ型第１半導体領域１６の不純物濃度を低減させることでＢＶCBOを増大させ、式（１）よりＢＶCEOを向上させることができる。
【００４２】
一方、バイポーラトランジスタの動作理論によれば電流利得αはＰＮＰ型の場合よい精度で
α＝１−（ｎ0E／ｐ0B）・（Ｗ／Ｌe）・（Ｄe／Ｄh）        （３）
で与えられる。ここでｎ0Eはエミッタ中の少数キャリア（電子）濃度、ｐ0Bはベース中の少数キャリア（ホール）濃度、Ｗはベース幅、Ｌeは電子の拡散長、Ｄe、Ｄhはそれぞれ電子、ホールの拡散係数である。またベースにおいて
ｎBｐ0B＝ｎi2                          （４）
が成立する。ここでｎBはベース中の多数キャリア（電子）濃度、ｎiは真性領域のキャリア濃度である。
【００４３】
式（３）からｐ0Bを小さくする、すなわち式（４）からｎBを大きくするためにベースの不純物濃度を高くすることによってαを小さくでき、式（１）より降伏電圧ＢＶCEOを上昇させることができる。これは具体的にはＮ型第２半導体領域１０の不純物濃度を高めて達成される。このように本発明によるＥＳＤ保護素子はベース相当領域がＮ型第１半導体領域１６とＮ型第２半導体領域１０とで構成されているために、前者の不純物濃度の調整によりＢＶCBOを、後者の不純物濃度の調整によりαを別々に制御できるため、容易にＢＶCEOを高くすることが可能となる。従ってトリガー電圧ＶｔｒもＢＶCEOに追従して高くすることができる。
【００４４】
本発明によるＥＳＤ保護素子はまた、上に述べたように降伏電圧ＢＶCEOからトリガー電圧Ｖｔｒに至る間に電流立ち上がりの傾きを大きくできる。これはベースに相当するＮ型第１半導体領域１６およびＮ型第２半導体領域１０が電気的にフローティング状態になっているためと考えられる。本発明によるＥＳＤ保護素子はさらに、降伏電圧ＢＶCEOとなった時から電流が大きく増加しなければスナップバックを起こさないという特性を有している。この特性は定性的に次のように説明できる。まず、ＥＳＤ保護素子への印加電圧がＢＶCEOからさらに上昇すると電流ＩCEOが増加し、電流利得αも上昇する。電流利得αは一般的にはコレクタ電流に依存すると考えられるためである。また、印加電圧の上昇による電界増加に伴いアバランシェ増倍係数Ｍも増加する。このような状態にあるとき、式（２）からＥＳＤ保護素子に流れる電流ＩCEOも増加していくことがわかる。そして電流利得αが上昇して１に近づくとすると、アバランシェ増倍係数Ｍが減少しても電流利得αがさらに１に近づくことによってＩCEOが増加するスナップバック（負性抵抗状態）に入る。以上のことからこのスナップバック段階に入る時点は、式（２）においてＩCEOの増加が、アバランシェ増倍係数Ｍが主として増加することによって起こる状態から、電流利得αが主として増加することによって起こる状態に移行したことと等価であると見ることができる。
【００４５】
本発明によるＥＳＤ保護素子ではＮ型第２半導体領域１０の不純物濃度を高めて幅を持たせているため電流利得αが小さくなる。そして上記の説明から分かるように、スナップバック状態に入るためにはより多くの電流ＩCEOを流すことによって電流利得αを増大させなければならない構造になっていると推定される。このようにして本発明によるＥＳＤ保護素子ではスナップバックを起こすまでに大きい電流が必要になると考えられる。本発明によるＥＳＤ保護素子がスナップバックを容易に起こし難いのは、Ｎ型第２半導体領域１０の不純物濃度を高くしてαを小さくできることと、αのＩCEO電流依存性を低減できることによると考えられる。
【００４６】
以上説明したように、本発明の保護素子構造によれば高耐圧半導体集積回路をＥＳＤによるサージなどから十分保護するに足る程度に高い降伏電圧ＢＶCEOやトリガー電圧Ｖｔｒを簡単な設定で得ることができる。またこの保護素子は図１に示す断面構造から明らかなように、ＳＯＩ型高耐圧半導体集積回路中の素子が形成される単結晶半導体層中に形成できるので製造工程上の整合性がよく、製造コストを抑制できるという利点も有する。
【００４７】
（第２の実施形態）
図３および図４は本発明の第２の実施形態によるＥＳＤ保護素子の構造を示す断面図である。これらの保護素子は第１の実施形態（図１）と概ね同様な構造を有しているので、同一構造で同一機能を有する部位には同一の符号を付与して説明を省略し、第１の実施形態の保護素子と異なる特徴のある部分について主に説明する。まず図３のＥＳＤ保護素子は、第１の実施形態のＥＳＤ保護素子におけるＰ型半導体層３に代え、埋め込み絶縁膜２上に形成された単結晶シリコン半導体層のうち、少なくとも素子分離領域１７で囲まれ、ＥＳＤ保護素子が形成されるべき領域全体を低不純物濃度のＮ型半導体層としたもので、この半導体層がそのままフィールド絶縁膜１４の下に形成されたＮ型第１半導体領域１８となり、第１の実施形態におけるＮ型第１半導体領域１６に相当する。こうした構造にしても第１実施形態の保護素子と同様の機能を発揮することができる。この構造では単結晶シリコン半導体層自体がＮ型第１半導体領域１８となるので、低濃度Ｐ型半導体層３を形成した後、それに不純物を導入してＮ型第１半導体領域１６を形成する第１の実施形態より１工程低減でき、低コスト化に寄与するものである。
【００４８】
また、図４に示すＥＳＤ保護素子は、図３の保護素子において、Ｎ型第１半導体領域１８上に位置するフィールド絶縁膜１４と層間絶縁膜１５との間に新たに導電プレート１９を挿入し、第１電極１２と電気的に接続したものである。この導電プレート１９はフィールド絶縁膜１４を介してＮ型第１半導体領域１８上をＮ型第２半導体領域１０の方向へ延在し、フィールドプレートとして働く。すなわちサージなどの高電圧が第２電極１３に印加され、Ｎ型第１半導体領域１８内部に空乏化に応じた高電位のポテンシャル分布が生じたとき、導電プレート１９を接地電位となっている第１電極１２と同電位とすることによって前記ポテンシャル分布を変形させ、電界集中が起こって降伏し易くなっている部位の電界を緩和し、ＥＳＤ保護素子の降伏電圧を向上させる。
【００４９】
図１や図３の保護素子においても第１電極１２がＮ型第１半導体領域１６、１８それぞれの上へある程度の距離まで延在するように設けられているのでフィールドプレートとしての作用をする。しかし図４の保護素子の導電プレート１９は、第１電極１２よりもＮ型第１半導体領域１８に近いフィールド絶縁膜１４の表面上に直接設けられるので、ポテンシャル分布の変形効果がより大きく、場合によって大きく電界を緩和させることができる。
【００５０】
（第３の実施形態）
次に本発明による第３の実施形態として、ＥＳＤ保護素子の回路接続方法について説明する。図５は第１または第２の実施形態によるＥＳＤ保護素子を、すでに図９で説明したＰＤＰ用スキャン・ドライバＩＣの高耐圧半導体回路セルに組み込んだ場合の回路概略図である。本発明によるＥＳＤ素子２８は等価回路的にはベース開放のＰＮＰ型バイポーラトランジスタの１種と見なすことができ、エミッタに対応する第２電極１３（Ｐ型第２半導体領域９）がスキャン・ドライバ回路の高電圧電源線に接続され、コレクタに対応する第１電極１２（オーミックコンタクト用Ｐ型拡散領域１１、Ｐ型第１半導体領域８）が接地線に接続される。
【００５１】
また図５に示すように回路の出力段を構成する第１素子としての高耐圧ＰチャネルＭＯＳ型トランジスタ２２はそのＰ型ソース（Ｓ）およびチャンネル領域を含むＮ型ボディが電源電圧に設定され、ドレイン側（Ｄ）が出力端子に接続されている。出力段を構成する第２素子としての高耐圧ＩＧＢＴ２５はゲート電極、Ｐ型コレクタ、Ｐ型エミッタを有し、図８に示すＳＯＩ−ＭＯＳ型トランジスタと同様なＥＳＤに対する降伏特性を示す。従ってＤＣ測定法で定義される降伏電圧、ＴＬＰ法で測定される一定のトリガー電圧および保持電圧を有している。
【００５２】
次に図５に示す回路のＥＳＤに対する動作を説明すると、正のサージにより電源電圧よりはるかに高い高電圧が出力端子から入力されると、出力端子と高電圧電源線間に接続されているＭＯＳ型トランジスタ２２のドレイン（Ｄ）ＰＮ接合が順方向にバイアスされ、サージ電流がドレインからソース（Ｓ）および電源線を経由してＥＳＤ保護素子２８へ流れ込む。そのときＥＳＤ保護素子２８は図２に示した特性に基づいて降伏し、接地線へサージ電流を逃すことになる。
【００５３】
上記動作を正常にさせるためには、ＥＳＤ保護素子２８の特にトリガー電圧が電源電圧よりも大きく、ＩＧＢＴ２５のトリガー電圧より必ず小さくなるように設計し、ＩＧＢＴ２５が常に保護されるようにする。もしＥＳＤ保護素子２８のトリガー電圧が電源電圧より小さければＥＳＤ保護素子２８が直ちにスナップバックして電源線から電流が流れ続け、熱的破壊に至ることになり、一方ＥＳＤ保護素子２８のトリガー電圧がＩＧＢＴ２５のトリガー電圧より大きければサージによりＩＧＢＴ２５の方が先に破壊される可能性出てくるためである。
【００５４】
このような設計は第１の実施形態で説明したようにＮ型第１半導体領域１６または１８、およびＮ型第２半導体領域１０のＮ型不純物濃度の調整、フィールドプレートとしての第１電極１２、導電プレート１９のパターン調整により行うことができる。ＥＳＤ保護素子２８が適切に設計されていれば、ＩＧＢＴ２５のトリガー電圧よりＥＳＤ保護素子２８のトリガー電圧の方が低いのでサージ電流がＥＳＤ保護素子２８側へ優先的に流れることになり、ＩＧＢＴ２５が破壊から保護される。特にＥＳＤ保護素子２８のトリガー電圧はＩＧＢＴ２５よりも僅かに低く設定することが望ましい。こうして本発明のＥＳＤ保護素子２８を回路に付加したことにより、ＩＧＢＴ２５のチャネル幅はそのＥＳＤ耐量を厳密に考慮することなく縮小可能となり素子面積が容易に縮小できる。
【００５５】
上記ＥＳＤ保護素子２８は、従来のＥＳＤ保護素子のように、低い保持電圧を電源電圧より高く持ち上げるためにトリガー電圧（または降伏電圧）を回路の電源電圧と比較して大きくとる必要がなく、電源電圧とトリガー電圧間のマージンを小さくすることができる。従ってＥＳＤ保護素子２８のトリガー電圧をＩＧＢＴ２５のトリガー電圧より僅かに低く設定することも可能となる。ＥＳＤ保護素子２８は降伏電圧ＢＶCBOを電源電圧より大幅に大きくする必要がないため、素子寸法を小さく抑制することができる。
【００５６】
本発明によるＥＳＤ保護素子は高耐圧集積回路チップ上におけるそれ自体の占有面積増加を抑制できる点でも利点を有する。図６は高耐圧半導体集積回路（ＰＤＰスキャン・ドライバ）チップ内部へＥＳＤ保護素子を配置した例を示すチップ概略平面レイアウト図である。図１０に示した従来のチップと同様、トランジスタ２２、ＩＧＢＴ２５、ダイオード２６、トランジスタ２０〜２４からなる高耐圧半導体回路の形成領域３０、５Ｖ系ＣＭＯＳ制御回路２７のような低電圧駆動半導体回路の形成領域３３に、図９のスキャン・ドライバ回路を単位回路セルとして、複数の単位回路セルが横方向および上下方向に配列される。すなわち１個の高耐圧半導体回路形成領域３０および１個の低電圧駆動半導体回路形成領域３４に上述の単位回路セル１個が割り当てられる。
【００５７】
本発明によるチップレイアウトでは、上記の単位回路セル配列に加え、図１、３、４の少なくともいずれかのＥＳＤ保護素子がチップ２９の左右両端にそれぞれ２箇所存在するＥＳＤ保護素子形成領域３２に合計４個が配列され、さらにそれらはすべて前記単位回路セルの電源線と接地線に共通に並列接続される。このように本発明による高耐圧半導体集積回路装置では多数の単位回路セルに対してＥＳＤ保護素子を４個しか搭載しないので、ＥＳＤ保護素子によるチップ２９の面積増加を抑制できる。その理由は図２で見たようにこのＥＳＤ保護素子のＥＳＤに対する電流容量が大きいため、複数の回路セルの出力端子にサージ電流が同時に入力されたとしても少ないＥＳＤ保護素子でそれ自体が破壊されることなく回路素子を保護できるからである。
【００５８】
上記本発明の第３の実施形態によれば、高耐圧半導体集積回路の出力段（あるいは入力段であってもよい）を構成する高耐圧・パワー素子の寸法（ＩＧＢＴ、高耐圧ＭＯＳ型トランジスタのチャネル幅など）を小さくして占有面積を縮小し、それに伴って低くなったＥＳＤ耐量を補うＥＳＤ保護素子を必要とする場合、チップ内に挿入するＥＳＤ保護素子は数個程度だけ、少なくとも回路セル数よりも少ない数だけですむ。このため本発明によるＥＳＤ保護素子の寸法が、十分なＥＳＤ耐量を有するようにするために従来のものより大きくなったとしてもチップ面積増大を抑制することができる。高電圧の入出力回路あるいは入出力端子の多い半導体集積回路装置ではチップ面積の節約効果が特に大きい。こうして本発明によればチップ面積が小さく、信頼性が高い上に安価な高耐圧半導体集積回路が得られ、それがＰＤＰスキャン・ドライバの場合はプラズマディスプレイ装置の低コスト化に寄与する。
【産業上の利用可能性】
【００５９】
本発明によるＥＳＤ素子、このＥＳＤ素子を搭載した高耐圧半導体集積回路装置のレイアウトは上記実施形態に説明したスキャン・ドライバに限らず、本発明と同様の目的を達成するためであれば他の半導体装置にも応用が可能である。
【符号の説明】
【００６０】
１  支持基板
２  埋め込み絶縁膜
３  低濃度Ｐ型半導体層
４  ソース領域
５  ドレイン領域
６  ゲート絶縁膜
７  ゲート電極
８  Ｐ型第１半導体領域
９  Ｐ型第２半導体領域
１０  Ｎ型第２半導体領域
１１  オーミックコンタクト用Ｐ型拡散領域
１２  第１電極
１３  第２電極
１４  フィールド絶縁膜
１５  層間絶縁膜
１６、１８  Ｎ型第１半導体領域
１７  素子分離領域
１９  導電プレート
２０、２１、２２  高耐圧ＰチャネルＭＯＳトランジスタ
２３、２４  高耐圧ＮチャネルＭＯＳトランジスタ
２５  高耐圧ＩＧＢＴ
２６  高耐圧ダイオード
２７  ＣＭＯＳ制御回路
２８  ＥＳＤ保護素子
２９  チップ
３０  高耐圧半導体回路形成領域
３１、３２  ＥＳＤ保護素子形成領域
３３  低電圧駆動半導体回路形成領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0005441724.tif 000009
【図９】
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【図１０】
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