(57)【特許請求の範囲】
【請求項１】
半導体基板（６）上に配列され、かつゲート電極（１４、２８）によって制御されるチャネル（２０、３４）によって接続される金属ショットキーのソース電極（１０、２４）、及びドレイン電極（１２、２６）をそれぞれが有する相補型ｐ、及びｎＭＯＳＦＥＴトランジスタ（３、４）を製造する方法であって、
固体シリコン、ＳＯＩ、及びＳＯＮの基板から構成されるグループから、前記基板（６）を選択することと、
前記半導体基板（６）上に配置される前記ｐトランジスタ、及び前記ｎトランジスタの双方（３、４）のための単一のシリサイドから前記ソース電極（１０、２４）、及び前記ドレイン電極（１２、２６）を製造することと、
前記ｐトランジスタ（３）のソース電極（１０）、及びドレイン電極（１２）を製造するために、前記相補型ｎトランジスタ（４）をマスクして、前記シリサイドと、前記ｐトランジスタのチャネル（２０）との間の界面（２２）における周期表のＩＩ族、及びＩＩＩ族からの第１の不純物（２１）を偏析することと、
前記ｎトランジスタ（４）のソース電極（２４）、及びドレイン電極（２６）を製造するために、前記相補型ｐトランジスタ（３）をマスクして、前記シリサイドと、前記ｎトランジスタのチャネル（３４）との間の界面（３６）における周期表のＶ族、及びＶＩ族からの第２の不純物（３５）を偏析することと、
を有し、前記第１の不純物、及び前記第２の不純物（２１、３５）の偏析は、シリサイドへの注入によって実行され、
前記第１の不純物、及び前記第２の不純物（２１、３５）は、７００℃未満の温度でのアニーリングにより活性化によって、前記シリサイドと、前記チャネル（２０、３４）との間の前記界面（２２、３６）で偏析される、
ことを特徴とする方法。
【請求項２】
半導体基板（６）上に配列され、かつゲート電極（１４、２８）によって制御されるチャネル（２０、３４）によって接続される金属ショットキーのソース電極（１０、２４）、及びドレイン電極（１２、２６）をそれぞれが有する相補型ｐ、及びｎＭＯＳＦＥＴトランジスタ（３、４）を製造する方法であって、
固体シリコン、ＳＯＩ、及びＳＯＮの基板から構成されるグループから、前記基板（６）を選択することと、
前記半導体基板（６）上に配置される前記ｐトランジスタ、及び前記ｎトランジスタの双方（３、４）のための単一のシリサイドから前記ソース電極（１０、２４）、及び前記ドレイン電極（１２、２６）を製造することと、
前記ｐトランジスタ（３）のソース電極（１０）、及びドレイン電極（１２）を製造するために、前記相補型ｎトランジスタ（４）をマスクして、前記シリサイドと、前記ｐトランジスタのチャネル（２０）との間の界面（２２）における周期表のＩＩ族、及びＩＩＩ族からの第１の不純物（２１）を偏析することと、
前記ｎトランジスタ（４）のソース電極（２４）、及びドレイン電極（２６）を製造するために、前記相補型ｐトランジスタ（３）をマスクして、前記シリサイドと、前記ｎトランジスタのチャネル（３４）との間の界面（３６）における周期表のＶ族、及びＶＩ族からの第２の不純物（３５）を偏析することと、
を有し、前記第１の不純物、及び前記第２の不純物（２１、３５）の偏析は、金属への注入によって実行され、
前記第１の不純物、及び前記第２の不純物（２１、３５）は、前記単一のシリサイドを形成する間に、前記シリサイドと、前記チャネル（２０、３４）との間の前記界面（２２、３６）で偏析される、
ことを特徴とする方法。
【請求項３】
半導体基板（６）上に配列され、かつゲート電極（１４、２８）によって制御されるチャネル（２０、３４）によって接続される金属ショットキーのソース電極（１０、２４）、及びドレイン電極（１２、２６）をそれぞれが有する相補型ｐ、及びｎＭＯＳＦＥＴトランジスタ（３、４）を製造する方法であって、
固体シリコン、ＳＯＩ、及びＳＯＮの基板から構成されるグループから、前記基板（６）を選択することと、
前記半導体基板（６）上に配置される前記ｐトランジスタ、及び前記ｎトランジスタの双方（３、４）のための単一のシリサイドから前記ソース電極（１０、２４）、及び前記ドレイン電極（１２、２６）を製造することと、
前記ｐトランジスタ（３）のソース電極（１０）、及びドレイン電極（１２）を製造するために、前記相補型ｎトランジスタ（４）をマスクして、前記シリサイドと、前記ｐトランジスタのチャネル（２０）との間の界面（２２）における周期表のＩＩ族、及びＩＩＩ族からの第１の不純物（２１）を偏析することと、
前記ｎトランジスタ（４）のソース電極（２４）、及びドレイン電極（２６）を製造するために、前記相補型ｐトランジスタ（３）をマスクして、前記シリサイドと、前記ｎトランジスタのチャネル（３４）との間の界面（３６）における周期表のＶ族、及びＶＩ族からの第２の不純物（３５）を偏析することと、
を有し、前記第１の不純物、及び前記第２の不純物（２１、３５）の偏析は、シリサイド前の注入によって実行され、
前記第１の不純物、及び前記第２の不純物（２１、３５）は、前記単一のシリサイドを形成する間に、前記シリサイドと、前記チャネル（２０、３４）との間の前記界面（２２、３６）で偏析される、
ことを特徴とする方法。
【請求項４】
前記単一のシリサイドは、シリコンと、白金とを有する合金である請求項１〜３のいずれか一項に記載の方法。
【請求項５】
前記単一のシリサイドは、ニッケルと、シリコンとを有する合金である請求項１〜３のいずれか一項に記載の方法。
【請求項６】
前記チャネル（２０、３４）を製造する技術は、無歪チャネル、絶縁体上の歪みシリコン基板を使用することによる歪みチャネル、ソース区域、及びドレイン区域の選択エピタキシーにより歪みチャネル、歪み誘電材料の層を有するチャネル、フランジ状チャネル、並びにナノワイヤベースチャネルから構成されるグループから、選択する請求項１〜５のいずれか一項に記載の方法。
【請求項７】
ベリリウム、マグネシウム、カルシウム、ストロンチウム、及びバリウムから構成されるＩＩ族の元素のリストから、前記ｐトランジスタ（３）のために前記第１の不純物（２１）を選択する請求項１〜６のいずれか一項に記載の方法。
【請求項８】
ホウ素、アルミニウム、ガリウム、及びインジウムから構成されるＩＩＩ族の元素のリストから、前記ｐトランジスタ（３）のために前記第１の不純物（２１）を選択する請求項１〜６のいずれか一項に記載の方法。
【請求項９】
リン、ヒ素、及びアンチモンから構成されるＶ族の元素のリストから、前記ｎトランジスタ（４）のために前記第２の不純物（３５）を選択する請求項１〜８のいずれか一項に記載の方法。
【請求項１０】
硫黄、セレン、及びテルルから構成されるＶＩ族の元素のリストから、前記ｎトランジスタ（４）のために前記第２の不純物（３５）を選択する請求項１〜８のいずれか一項に記載の方法。
【請求項１１】
偏析された前記第１の不純物、及び前記第２の不純物（２１、３５）の濃度は、5×107/cm3と、5×1021/cm3との間である請求項１〜１０のいずれか一項に記載の方法。
【請求項１２】
前記相補型ｎトランジスタ（４）をマスクして、周期表の元素のＩＩ族、及びＩＩＩ族からの元素で形成される前記第１の不純物（２１）を前記シリサイドに注入して、前記ｐトランジスタ（３）の前記ソース電極（１０）、及び前記ドレイン電極（１２）を製造することと、
前記相補型ｐトランジスタ（３）をマスクして、周期表の元素のＶ族、及びＶＩ族からの元素で形成される前記第２の不純物（３５）を前記シリサイドに注入して、前記ｎトランジスタ（４）の前記ソース電極（２４）、及び前記ドレイン（２６）電極を製造することと、
低温アニールによる活性化によって、前記シリサイドと、前記チャネル（２０、３４）との間の界面において、前記第１の不純物（２１）、前記及び第２の不純物（３５）を偏析するステップと、
を有する請求項１に記載の方法。
【請求項１３】
半導体基板（６）上に配列されるシリサイドから形成され、かつゲート電極（１４、２８）によって制御されるチャネル（２０、３４）によって接続される金属ショットキーのソース電極（１０、２４）、及びドレイン電極（１２、２６）をそれぞれが有する少なくとも１つのｐＭＯＳＦＥＴトランジスタ（３）、及び少なくとも１つのｎＭＯＳＦＥＴトランジスタ（４）を有する型であり、前記ｐ、及びｎＭＯＳＦＥＴトランジスタ（３、４）の前記ソース電極（１０、２４）、及び前記ドレイン電極（１２、２６）のための単一のシリサイドがあり、前記ｐＭＯＳＦＥＴトランジスタ（３）の前記ソース電極（１０）、及び前記ドレイン電極（１２）は、前記シリサイドと、前記ｐトランジスタのチャネル（２０）との間の界面（２２）において偏析される周期表のＩＩ族、及びＩＩＩ族からの第１の不純物（２１）を有し、前記ｎＭＯＳＦＥＴトランジスタ（４）の前記ソース電極（２４）、及び前記ドレイン電極（２６）は、前記シリサイドと、前記ｐトランジスタのチャネル（３４）との間の界面（３６）において偏析される周期表のＶ族、及びＶＩ族からの第２の不純物（３５）を有し、請求項１〜１２のいずれか一項に記載の製造方法によって取得されることを特徴とする電子デバイス（２）。
【請求項１４】
ＣＭＯＳインバータ回路、論理ゲート、マルチプレクサ、揮発性メモリ、及び不揮発性メモリから構成されるグループに属する請求項１３に記載のデバイス（２）。
【請求項１５】
少なくとも１つの請求項１３、又は請求項１４に記載の電子デバイス（２）を含むことを特徴とするプロセッサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上に配置される金属ソースショットキー電極、及び金属ドレインショットキー電極を有し、それぞれのトランジスタのソース電極、及びドレイン電極が、ゲート電極によって制御されるチャネルで接続される相補型ｐ、及びｎＭＯＳＦＥＴトランジスタの製造方法に関する。
【背景技術】
【０００２】
また、本発明は、少なくとも１つのｐトランジスタと、少なくとも１つのｎトランジスタとを有する型式であって、それぞれのトランジスタが、金属ソースショットキー電極、及び金属ドレインショットキー電極を有し、シリコン基板上に配置されるシリサイドから形成され、それぞれのトランジスタのソース電極、及びドレイン電極が、ゲート電極によって制御されるチャネルで接続される電子デバイスに関する。
【０００３】
また、この電子デバイスを包含するプロセッサに関する。
【０００４】
米国特許第７０５２９４５号Ｂ２は、半導体基板上に配置される金属ソースショットキー電極、及び金属ドレインショットキー電極を有する相補型ｐ、及びｎＭＯＳＦＥＴトランジスタを製造する方法を説明する。それぞれのｐトランジスタのソース電極、及びドレイン電極の製造は、白金シリサイド、パラジウムシリサイド、又はイリジウムシリサイドから行われる。それぞれのｎトランジスタのソース電極、及びドレイン電極の製造は、エルビウムなどの希土類ベースのシリサイドから行われる。それぞれのトランジスタのソース電極、及びドレイン電極は、チャネルで接続される。それぞれのｐトランジスタのチャネルは、ヒ素、リン、及びアンチモンから構成されるグループからの元素によってドープされる。それぞれのnトランジスタのチャネルは、ホウ素、インジウム、及びガリウムから構成されるグループからの元素によってドープされる。この方法によって、ｐトランジスタ、及びnトランジスタの１００ナノメータよりも小さい長さのチャネルを取得することが可能である。チャネルの長さは、チャネルによって接続されるソース電極、及びドレイン電極を分離する距離である。
【０００５】
２００５年に米国半導体工業会によって刊行された国際半導体テクノロジーロードマップ(International Technology Roadmap of Semiconductor, ＩＴＲＳ)２００５による１８ｎｍのゲート長に対応するテクノロジノードのボトルネックを、以下に具体的に示す。
Ｉ：チャネルとの接合におけるドーパントの高い溶解度、及びソース電極、及びドレイン電極の張り出し部分（extensions）の非常に浅い深さ（Xj=5.1nm）
ＩＩ：チャネルと、ソース電極、及びドレイン電極との間の接合における急激な濃度勾配（1nm/decadeより小さい）
ＩＩＩ：非常に薄いシリサイドの厚さ（10nm）
ＩＶ：シリサイドを形成する間の低減されるシリコン消費（８．４ｎｍより小さい）
Ｖ：シリサイドのスクエア当たりの非常に低い抵抗（10nmの厚さのシリサイドで１５．８Ω／□）
ＶＩ：シリサイドと、チャネルとの間の界面におけるソース電極、及びドレイン電極の非常に低い比接触抵抗（specific contact resistance）（5.4x10-9Ω×cm2）
ＶＩＩ：低い合計接触抵抗（６０〜８０Ω×μｍ）
【０００６】
米国特許第７０５２９４５号Ｂ２で説明される相補型ｐ、及びｎＭＯＳＦＥＴトランジスタは、ボトルネックＩ、及びＩＩを防ぐことが可能である。ソースショットキー電極、及びドレインショットキー電極と、チャネルとの間の接合は、ドープされず、ボトルネックＩＩＩ〜Ｖを防ぐことが可能である。シリサイドの厚さは、ソースショットキー電極、及びドレインショットキー電極のために制限されない。
【０００７】
しかしながら、米国特許第７０５２９４５号Ｂ２で説明される相補型ｐ、及びｎＭＯＳＦＥＴトランジスタは、０．２ｅＶ付近のショットキー障壁を有する。白金シリサイドから製造されるｐチャネルのソース電極、及びドレイン電極では、ショットキー障壁は、実質的に０．１５ｅＶに等しくなる。イッテルビウム、エルビウムなどの希土類ベースから製造されるｎチャネルのソース電極、及びドレイン電極ではそれぞれ、ショットキー障壁は、０．２ｅＶ、０．２５ｅＶに実質的に等しくなる。これらの比較的高いショットキー障壁では、上述の技術的なボトルネックＶＩ、及びＶＩＩを解決することは可能ではない。また、従来のアプローチを使用して製造されるＭＯＳＦＥＴトランジスタ、すなわちチャネルと、ソース電極、及びドレイン電極との間に強くドープされた接合を有するトランジスタによって取得される性能に相当する性能を取得することは可能ではない。実際には、高い障壁によって、ソース電極、及びドレイン電極の十分な比接触抵抗を取得することが妨げられる。
【０００８】
さらに、米国特許第７０５２９４５号Ｂ２で説明される相補型ｐ、及びｎＭＯＳＦＥＴトランジスタを製造する方法は、希土類ベースのシリサイドを組み込んで、ｎトランジスタのソース電極、及びドレイン電極を製造するために、比較的複雑になる。希土類の組み込みは、酸素に非常に敏感であり、かつ超高真空において実行しなければならない。超高真空の用語は、非常に高い真空を示すために使用される。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
したがって、本発明は、ショットキーソース電極、及びショットキードレイン電極を有する相補型ｐ、及びｎＭＯＳＦＥＴトランジスタの製造を著しく簡素化するとともに、ソース電極、及びドレイン電極の比接触抵抗を最小化するために、この相補型ｐ、及びｎＭＯＳＦＥＴトランジスタのソース電極、及びドレイン電極のショットキー障壁を大幅に低減することを目的とする。
【課題を解決するための手段】
【００１０】
そのためには、本発明は、
半導体基板上に配置されるｐトランジスタ、及びｎトランジスタの双方のための単一のシリサイドからソース電極、及びドレイン電極を製造することと、
シリサイドと、ｐトランジスタのチャネルとの間の界面における周期表のＩＩ族、及びＩＩＩ族から第１の不純物を偏析（segregate）して、相補型ｎトランジスタをマスクしてｐトランジスタのソース電極、及びドレイン電極を製造することと、
シリサイドと、ｎトランジスタのチャネルとの間の界面における周期表のＶ族、及びＶＩ族から第２の不純物を偏析して、相補型ｐトランジスタをマスクしてｎトランジスタのソース電極、及びドレイン電極を製造することと、
を有する上述の形式の製造方法に関する。
【００１１】
他の実施形態に従うと、本発明に係る製造方法は、以下の特徴の１つ、又はいくつかを単独で、又はいくつがの技術的に可能な組み合わせで有する。
単一のシリサイドは、シリコンと、白金とを有する合金である。
単一のシリサイドは、ニッケルと、シリコンとを有する合金である。
本方法は、固体シリコン（solid silicon）、ＳＯＩ(Silicon on Insulator)、ＳＯＮ（Silicon on Nothing）、及びゲルマニウムベースの基板から構成されるグループから、基板を選択することを含む。
本方法は、無歪チャネル（non-strained channel）、絶縁体上の歪みシリコン基板を使用することによる歪みチャネル、ソース区域、及びドレイン区域の選択エピタキシーにより歪みチャネル、歪み誘電材料の層を有するチャネル、フランジ状チャネル（flanged channel）、及びナノワイヤベースチャネルから構成されるグループから、そのチャネルを製造する技術を選択することを含む。
ベリリウム、マグネシウム、カルシウム、ストロンチウム、及びバリウムから構成されるＩＩ族の元素のリストから、ｐトランジスタのために第１の不純物を選択することを含む。
ホウ素、アルミニウム、ガリウム、及びインジウムから構成されるＩＩＩ族の元素のリストから、ｐトランジスタのために第１の不純物を選択することを含む。
リン、ヒ素、及びアンチモンから構成されるＶ族の元素のリストから、ｎトランジスタのために第２の不純物を選択することを含む。
硫黄、セレン、及びテルルから構成されるＶＩ族の元素のリストから、ｎトランジスタのために第２の不純物を選択することを含む。
偏析された第１の不純物、及び第２の不純物の濃度は、5×107/cm3と、5×1021/cm3との間である。
第１の不純物、及び第２の不純物のは、シリサイドへの注入、金属への注入、及びシリサイド前の注入から構成されるクループの中の注入によって実行される。
第１の不純物、及び第２の不純物の偏析は、シリサイドへの注入によって実行され、本方法は、
相補型ｎトランジスタをマスクして、周期表の元素のＩＩ族、及びＩＩＩ族からの元素で形成される第１の不純物をシリサイドに注入するステップと、
相補型ｐトランジスタをマスクして、周期表の元素のＶ族、及びＶＩ族からの元素で形成される第２の不純物をシリサイドに注入するステップと、
低温アニールによる活性化によって、シリサイドと、チャネルとの間の界面において、第１の不純物、及び第２の不純物を偏析するステップと、
を有し、第１の不純物、及び第２の不純物を偏析するステップの単一の活性化のためのアニーリング温度は、摂氏７００度よりも低い。
【００１２】
本発明の他の対象は、ｐトランジスタ、及びｎトランジスタのソース電極、及びドレイン電極のための単一のシリサイドがあることを特徴とする上述の形式の電子デバイスである。ｐトランジスタのソース電極、及びドレイン電極は、シリサイドと、ｐトランジスタのチャネルとの間の界面において偏析される第１の不純物であって、周期表のＩＩ族、及びＩＩＩ族の元素である第１の不純物を有することを特徴とする。そして、ｎトランジスタのソース電極、及びドレイン電極は、シリサイドと、ｎトランジスタのチャネルとの間の界面において偏析される第２の不純物であって、周期表のＶ族、及びＶＩ族の元素である第２の不純物を有することを特徴とする。
【００１３】
他の実施形態に従うと、本発明に係る電子デバイスは、以下の特徴を有する。
電子デバイスは、ＣＭＯＳインバータ回路、論理ゲート、マルチプレクサ、揮発性メモリ、及び不揮発性メモリから構成されるグループに属する。
【００１４】
本発明の他の対象は、先に規定した少なくとも１つの電子デバイスを含むことを特徴とするプロセッサである。
【発明の効果】
【００１５】
本発明、及びその有利な点は、単なる一例として提供され、かつ添付した図面に関連して提供される以下の説明を読むことによって、より理解することになるであろう。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施形態に従う、絶縁体基板上のシリコンであって、シリサイドは、シリコンフィルムの全てを消費していない電子デバイスの横断面を示す図である。
【図２】本発明の第１の実施形態に従う製造方法のゲート電極を形成するステップを示す図である。
【図３】本発明の第１の実施形態に従う製造方法のソース電極、及びドレイン電極の単一のシリサイドを形成するステップを示す図である。
【図４】本発明の第１の実施形態に従う製造方法において、ｐトランジスタのソース電極、及びドレイン電極のシリサイドにＩＩ族、又はＩＩＩ族の不純物を注入するステップを示す図である。
【図５】本発明の第１の実施形態に従う製造方法において、ｎトランジスタのソース電極、及びドレイン電極のシリサイドにＶ族、又はＶＩ族の不純物を注入するステップを示す図である。
【図６】本発明の第１の実施形態に従う製造方法において、低温アニーリングによる活性化によって、シリサイドと、ｐトランジスタ、及びｎトランジスタのチャネルとの間の界面において不純物を偏析するステップを示す図である。
【図７】本発明の第１の実施形態に従って、相補型ｐ、及びｎＭＯＳＦＥＴトランジスタにおいて、ドレイン電極の供給電圧の絶対値を０．１Ｖから１．６Ｖまで０．２５Ｖずつ変化させて、ゲート電極の供給電圧の関数としてドレイン電流の変遷を示す曲線の組を示す図である。
【図８】本発明の第１の実施形態に従って、相補型ｐ、及びｎＭＯＳＦＥＴトランジスタにおいて、ゲート電極の供給電圧の絶対値を０Ｖから２Ｖまで０．２５Ｖずつ変化させて、ドレイン電極の供給電圧の関数としてドレイン電流の変遷を示す曲線の組を示す図である。
【図９】本発明の第１の実施形態に従って、アニーリング温度の関数としてホウ素不純物の偏析の後に、ｐトランジスタの正孔のショットキー障壁の変遷の結果を示す図である。
【図１０】本発明の第１の実施形態に従って、アニーリング温度の関数としてヒ素不純物の偏析の後のｎトランジスタの電子のショットキー障壁の変遷の結果を示す図である。
【図１１】本発明の第２の実施形態に従って、アニーリング温度の関数として硫黄不純物の偏析の後のｎトランジスタの電子のショットキー障壁の変遷の結果を示す図である。
【図１２】本発明の第３の実施形態に従う、絶縁体基板上のシリコンであって、シリサイドは、シリコンフィルムの全てが消費されている電子デバイスの横断面を示す図である。
【図１３】本発明の第３の実施形態に従う製造方法のソース電極、及びドレイン電極の単一のシリサイドを形成するステップを示す図である。
【図１４】本発明の第４の実施形態に従う、固体シリコンの基板の電子デバイスの横断面を示す図である。
【発明を実施するための形態】
【００１７】
図１において、電子デバイス２は、ｐＭＯＳＦＥＴトランジスタ３と、相補型ｎＭＯＳＦＥＴトランジスタ４とを有する。ｐＭＯＳＦＥＴトランジスタ３は、ｎＭＯＳＦＥＴトランジスタ４から絶縁体区域５によって、分離される。相補型ＭＯＳＦＥＴトランジスタ３、及び４は、半導体基板６上に製造される。説明される実施形態では、基板６は、シリコンオンインシュレータ（ＳＯＩ）である。
【００１８】
ＳＯＩ基板６は、絶縁層８、及びシリコンの薄膜層９に連続的に覆われるシリコンウェハ７から形成される。絶縁層８は、シリカ（ＳｉＯ2）の層などである。薄膜層９、すなわち活性層（active layer）は、３０ｎｍよりも薄い膜厚を有し、好適には２ｎｍから１５ｎｍの間である。完全に空乏化した（depleted）活性層９は、5×1015〜5×1017cm-3程度にわずかにドープされる。ドープは、ｐＭＯＳＦＥＴトランジスタ３は、ｐ型であり、ｎＭＯＳＦＥＴトランジスタ４は、ｎ型である。
【００１９】
ｐＭＯＳＦＥＴトランジスタ３は、ソース電極１０と、ドレイン電極１２と、ゲート電極１４とを有する。ゲート電極１４は、ゲート絶縁層１６、及びゲート電極１４のいずれかの側面に配置される絶縁支柱（insulating struts）１８とによって、他の構造から電気的に絶縁される。
【００２０】
ソース電極１０、及びドレイン電極１２は、ゲート電極１４に並べられる。ソース電極１０、及びドレイン電極１２は、チャネル２０で接続される。ソース電極１０、及びドレイン電極１２のそれぞれにおいて、第１の不純物２１は、一方では、対応する電極１０、及び１２と、チャネル２０との間の界面領域２２で偏析され、他方では、対応する電極１０、及び１２と、基板６との間で、偏析される。
【００２１】
ｎＭＯＳＥＴトランジスタ４は、ソース電極２４と、ドレイン電極２６と、ゲート電極２８とを有する。ゲート電極２８は、絶縁ゲート層３０と、ゲート電極２８のいずれかの側面に配置される絶縁支柱３２とによって、他の構造から電気的に絶縁される。
【００２２】
ソース電極２４、及びドレイン電極２６は、ゲート電極２８に並べられる。ソース電極２４、及びドレイン電極２６は、チャネル３４で接続される。ソース電極２４、及びドレイン電極２６のそれぞれにおいて、第２の不純物３５は、一方では、対応する電極２４、及び２６と、チャネル３４との間の界面区域３６で偏析され、他方では、対応する電極２４、及び２６と、基板６との間で、偏析される。
【００２３】
ｐトランジスタ３、及びｎトランジスタ４のソース電極１０、及び２４、並びにドレイン電極１２、及び２６は、金属ショットキー電極であり、単一のシリサイドから形成される。単一のシリサイドは、シリコンと、白金との合金（ＰｔＳｉ）などである。
【００２４】
チャネル２０、及び３４はそれぞれ、不歪チャネルなどである。チャネル２０、及び３４はそれぞれ、対応するゲート電極１４、及び２８によって、オフモードと、オンモードとの間で制御できる。オフモードにおいて、ソース電極１０、及び２４と、ドレイン電極１２、及び２６との間のチャネル２０、及び３４を循環する電流は、実質的に零である。オンモードにおいて、電荷キャリアは、チャネル２０、及び３４において実質的に自由に移動する。電流は、ソース電極１０、及び２４からドレイン電極１２、及び２６に向かって循環する。
【００２５】
チャネル２０、及び３４を構成するキャリアは、活性層９の主要なキャリアである。すなわち、ｎドープでは電子であり、ｐドープでは正孔である。
【００２６】
ゲート電極１４、及び２８はそれぞれ、タングステンなどの金属で作られる。絶縁層１６、及び３０は、シリカ（ＳｉＯ2）などの熱酸化（thermal oxide）で作られる。絶縁支柱１８、及び３２は、窒化ケイ素（ＳｉＮ）などの誘電材料から作られる。
【００２７】
ｐＭＯＳＦＥＴトランジスタのそれぞれの界面区域２２で偏析される第１の不純物２１は、元素周期表のＩＩ族、及びＩＩＩ族の元素である。上述の実施形態では、第１の不純物は、ホウ素である。
【００２８】
ｎＭＯＳＦＥＴトランジスタのそれぞれの界面区域３６で偏析される第２の不純物３５は、元素周期表のＶ族、及びＶＩ族の元素である。上述の実施形態では、第２の不純物は、ヒ素である。
【００２９】
偏析された不純物２１、及び３５の濃度は、5×107/cm3と5×1021/cm3との間であり、好適には、5×1020/cm3に等しい。
【００３０】
ここで、電子デバイス２を製造する方法は、図２〜６を使用して説明される。
【００３１】
製造方法は、絶縁区域５を形成し、トランジスタ３、及び４のｐ型、及びｎ型に従って活性層９をドープすることによって、ＳＯＩを製造することによって開始する。
【００３２】
図２に示すように、対応するゲート電極１４、及び２８によって覆われる絶縁層１６、及び３０を形成することが続く。次いで、誘電支柱１８、及び３２は、等方性の蒸着、及び異方性のプラズマエッチングにより、対応するゲート電極のそれぞれの側面につくられる。
【００３３】
図３に示すように、製造方法は、単一のシリサイドを形成するステップにより続けられる。単一のシリサイドは、ソース電極１０、及び２４、並びにドレイン電極１２、及び２６の区域において、シリコンと、白金との合金（ＰｔＳｉ）の基部から形成される。説明される実施形態において、基板６のシリコンの薄膜層９の膜厚は、シリサイドにより完全には消費（consume）されない。シリコンの高純度の層は、一方でソース電極１０、及び２４、並びにドレイン電極１２、及び２６の間の区域に残り、他方で絶縁層８に残る。シリサイドが形成されるとき、ソース電極１０、及び２４、並びにドレイン電極１２、及び２６の間の区域は、ゲート電極１４、及び２８に並べられる。
【００３４】
図４〜６に示すように、説明される実施形態において、ソース電極１０、及び２４、並びにドレイン電極１２、及び２６と、チャネル２０、及び３４との間の界面における不純物２１、及び３５の偏析は、シリサイドへの注入（implantation to silicide、ＩＴＳ）によって、実施される。
【００３５】
図４に示すように、製造方法の次のステップにおいて、周期表のＩＩ族、及びＩＩＩ族からの第１の不純物２１を、ソース電極１０、及びドレイン電極１２の区域のシリサイドにイオン注入によって閉じ込める（confine）ことを含む。説明される実施形態において、区域１０、及び１２に注入される第１の不純物２１は、ホウ素原子である。ゲート電極２８とともに、ソース電極２４、及びドレイン電極２６の区域は、ホウ素である第１の不純物２１が注入されないように、マスク３８によって保護される。
【００３６】
シリサイドの密度は、シリコンの密度の４倍であるので、イオン注入の間、ホウ素不純物２１は、ソース電極１０、及びドレイン電極１２の区域のシリサイド層ですぐに停止する。金属ゲート電極１４は、ソース電極１０、及びドレイン電極１２の区域の間に位置する活性層９の部分にホウ素不純物が到達しないように、イオン注入の間、スクリーンとしての機能を果たす。したがって、注入の後、ホウ素不純物２１は、活性層９に到達している非常に少ない少数との関連で、主にソース電極１０、及びドレイン電極１２の区域に位置する。
【００３７】
図５に示すように、製造方法の次のステップにおいて、周期表のＶ族、及びＶＩ族からの第２の不純物３５を、ソース電極２４、及びドレイン電極２６の区域のシリサイドにイオン注入によって閉じ込める。説明される実施形態において、区域２４、及び２６に注入される第２の不純物３５は、ヒ素原子である。ゲート電極１４とともに、ソース電極１０、及びドレイン電極１２の区域は、ヒ素である第２の不純物３５が注入されないように、マスク４２によって保護される。先に説明した第１の不純物２１の注入ステップと同様に、シリサイドの密度は、シリコンの密度の４倍であり、かつ金属ゲート電極２８のスクリーンの役割によって、ヒ素不純物３５は、活性層９に到達している非常に少ない少数との関連で、主にソース電極２４、及びドレイン電極２６の区域に位置する。
【００３８】
図６に示すように、電子デバイス２の製造方法の最後のステップは、低温アニーリングステップから構成され、先に注入された第１の不純物２１、及び第２の不純物３５を、一方でソース電極１０、及び２４、並びにドレイン電極１２、及び２６それぞれのシリサイドと、対応するチャネル２０、及び３４との界面において偏析し、他方でソース電極１０、及び２４、並びにドレイン電極１２、及び２６それぞれのシリサイドと、基板６との間で偏析する。アニーリング温度は、摂氏７００度よりも低く、好適には摂氏６００度に等しい。
【００３９】
電子デバイス２の動作概念は、ＭＯＳ蓄積トランジスタ（MOS accumulation transistor）の動作概念である。ｐＭＯＳＦＥＴトランジスタのチャネル２０を構成するキャリアは、正孔であり、ｎＭＯＳＦＥＴトランジスタのチャネル３４を構成するキャリアは、電子である。チャネル２０、及び３４それぞれの伝導は、それぞれのゲート電極１４、及び２８と、それぞれ対応するソース電極１０、及び２４との間に印加される供給電圧ＶGSで制御する。
【００４０】
簡単にするために、それぞれのゲート電極１４、及び２８と、それぞれ対応するソース電極１０、及び２４との間に印加される供給電圧ＶGSは、ゲート電極１４、及び２８の供給電圧Ｖｇと称する。それぞれのドレイン電極１２、及び２６と、それぞれ対応するソース電極１０、及び２４との間に印加される供給電圧ＶDSは、ゲート電極１２、及び２６の供給電圧Ｖｄと称する。それぞれのドレイン電極１２、及び２６と、それぞれ対応するソース電極１０、及び２４との間を循環する電流ＩDSは、ドレイン電流Ｉｄと称する。
【００４１】
図７、及び８において、ＭＯＳＦＥＴトランジスタ３、及び４で取得される電気的性能を説明する。ここで、タングステンゲート電極１４、及び２８のゲート長は、７０ｎｍに等しく、熱酸化絶縁層１６、及び３０の膜厚は、２．４ｎｍに等しく、摂氏６００度に等しいアニーリング温度が不純物２１、及び３５を活性化（activate）する。
【００４２】
図７において、曲線５０〜５６は、ｐＭＯＳＦＥＴトランジスタ３において、ドレイン電極１２の供給電圧Ｖｄを−０．１Ｖから−１．６Ｖまで０．２５Ｖずつ変化させて、ゲート電極１４の供給電圧Ｖｇの関数としてドレイン電流Ｉｄの変遷を示す。したがって、曲線５０、５１、５２、５３、５４、５５、及び５６はそれぞれ、供給電圧が−０．１Ｖ、−０．３５Ｖ、−０．６Ｖ、−０．８５Ｖ、−１．１Ｖ、−１．３５Ｖ、及び−１．６Ｖに等しい。曲線６０〜６６は、ｎＭＯＳＦＥＴトランジスタ４において、ドレイン電極２６の供給電圧Ｖｄを＋０．１Ｖから＋１．６Ｖまで０．２５Ｖずつ変化させて、ゲート電極２８の供給電圧Ｖｇの関数としてドレイン電流Ｉｄの変遷を示す。したがって、曲線６０、６１、６２、６３、６４、６５、及び６６はそれぞれ、供給電圧が＋０．１Ｖ、＋０．３５Ｖ、＋０．６Ｖ、＋０．８５Ｖ、＋１．１Ｖ、＋１．３５Ｖ、及び＋１．６Ｖに等しい。
【００４３】
図８において、曲線７０〜７８は、ｐＭＯＳＦＥＴトランジスタ３において、ゲート電極１４の供給電圧Ｖｇを０Ｖから−２Ｖまで０．２５Ｖずつ変化させて、ドレイン電極１２の供給電圧Ｖｄの関数としてドレイン電流Ｉｄの変遷を示す。したがって、曲線７０、７１、７２、７３、７４、７５、７６、７７、及び７８はそれぞれ、供給電圧が０Ｖ、−０．２５Ｖ、−０．５Ｖ、−０．７５Ｖ、−１Ｖ、−１．２５Ｖ、−１．５Ｖ、−１．７５Ｖ、及び−２Ｖに等しい。曲線８０〜８８は、ｎＭＯＳＦＥＴトランジスタ４において、ゲート電極２８の供給電圧Ｖｇを０Ｖから＋２Ｖまで０．２５Ｖずつ変化させて、ドレイン電極１２の供給電圧Ｖｄの関数としてドレイン電流Ｉｄの変遷を示す。したがって、曲線８０、８１、８２、８３、８４、８５、８６、８７、及び８８はそれぞれ、供給電圧が０Ｖ、＋０．２５Ｖ、＋０．５Ｖ、＋０．７５Ｖ、＋１Ｖ、＋１．２５Ｖ、＋１．５Ｖ、＋１．７５Ｖ、及び＋２Ｖに等しい。
【００４４】
ゲート電極１４、及び２８と、ソース電極１０、及び２４との間に供給電圧がないとき、ＭＯＳＦＥＴトランジスタ３、及び４はそれぞれ、オフモードである。実際には、ゲート電極１４、及び２８の供給電圧Ｖｇが０Ｖに近いとき、付加的な障壁が、ゲート電極１４、及び２８が発現させる電界効果により生成され、ソース電極１０、及び２４と、ドレイン電極１２、及び２６との間を電流Ｉｄが還流することを防止する。
【００４５】
図７に示すように、ｐトランジスタ３では、ゲート電極１４の供給電圧Ｖｇが本質的に０Ｖに等しいとき、−０．１Ｖと、−１．６Ｖとの間の供給電圧Ｖｄの値に関わらず、チャネル２０を還流するドレイン電流Ｉｄは、3×10-9A/μmより小さい。図７に示すように、ｎトランジスタ４では、ゲート電極１４の供給電圧Ｖｇが本質的に０Ｖに等しいとき、供給電圧Ｖｄが０．１Ｖに等しいと、チャネル３４を還流するドレイン電流Ｉｄは、1×10-8A/μmに本質的に等しく、供給電圧Ｖｄが＋１．６Ｖに等しいと、約3×10-7A/μmの値に増加する。
【００４６】
ｐトランジスタ３は、ゲート電極１４と、ソース電極１０との間が負の供給電圧Ｖｇでオンモードである。ｎトランジスタ４は、ゲート電極２８と、ソース電極２４との間が正の供給電圧Ｖｇでオンモードである。また、ゲート電極１４、及び２８それぞれの供給電圧Ｖｇは、トランジスタ３、及び４それぞれがオンモードになるように、絶対値でしきい値Ｖｔｈよりも大きくならなければならない。その結果、対応するチャネル２０、及び３４に存在する多数キャリアの伝導層は、ソース電極１０、及び２４をドレイン電極１２、及び２６に接続し、電流Ｉｄがチャネル２０、及び３４を還流することが可能になる。
【００４７】
しきい値Ｖｔｈは、ゲート電極１４、及び２８の材料に主に依存する。
【００４８】
図８において、ｐトランジスタ３のしきい値Ｖｔｈは、ドレイン電極１２の供給電圧Ｖｄに依存し、曲線７３に対応する供給電圧、すなわち−０．７５Ｖに実質的に等しくなる。ｎトランジスタ４のしきい値Ｖｔｈは、ドレイン電極２６の供給電圧Ｖｄに依存し、曲線８２に対応する供給電圧、すなわち＋０．５Ｖに実質的に等しくなる。
【００４９】
図７において曲線５０、及び６０で示すように、しきい値Ｖｔｈは、過渡モードの傾きと、飽和モードの漸近線との間の交点のｘ軸に対応する。グラフでは、曲線５０のしきい値電圧Ｖｔｈ ５０は、実質的に−０．７５Ｖに等しく、曲線６０のしきい値電圧Ｖｔｈ ６０は、実質的に＋０．６Ｖに等しい。これらは、先に図８の曲線から推測された値に相当する。ドレイン電極１２、及び２６の供給電圧Ｖｄが増加することによって、しきい値電圧Ｖｔｈがわずかに減少することが図７、及び８から明らかになる。
【００５０】
図７において、飽和モードでｐトランジスタ３のチャネル２０を還流するドレイン電流Ｉｄは実質的に、ドレイン電極１２の供給電圧Ｖｄが−０．１Ｖに等しいとき（曲線５０）の3×10-5A/μmと、ドレイン電極１２の供給電圧Ｖｄが−１．６Ｖに等しいとき（曲線５６）の4.4×10-4A/μmとの間である。飽和モードでｎトランジスタ４のチャネル３４を還流するドレイン電流Ｉｄは実質的に、ドレイン電極２６の供給電圧Ｖｄが０．１Ｖに等しいとき（曲線６０）の4×10-5A/μmと、ドレイン電極２６の供給電圧Ｖｄが＋１．６Ｖに等しいとき（曲線６６）の7.1×10-4A/μmとの間である。
【００５１】
図７に示すように、ｐトランジスタ３のしきい値での傾きは、１２decade/Vに実質的に等しく、ｎトランジスタ４のしきい値での傾きは、９decade/Vに実質的に等しい。
【００５２】
オンモードでは、ゲート電極１４、及び２８の供給電圧Ｖｇの絶対値が、しきい値Ｖｔｈよりも大きいとき、静電的な障壁は、消失し、残りのショットキー障壁が、チャネル２０、及び３４におけるキャリアの強い蓄積のために、弱くなる。次いで、理想的には０ｅＶに近い小さなショットキー障壁は、ショットキーソーストランジスタ１０、及び２４、並びにショットキードレイントランジスタ１２、及び２６を有するＭＯＳＦＥＴトランジスタ３、及び４において、良好な電気的な性能を取得するために優勢になる。
【００５３】
図９において、アニーリング温度の関数としてｐＭＯＳＦＥＴトランジスタ３のショットキー障壁の変遷を示す。アニーリング温度が摂氏５００度の温度まで上昇したとき、正孔のショットキー障壁は、大幅に減少する。摂氏５００度を超えるアニーリング温度では、正孔のショットキー障壁は、摂氏５００度に等しいアニーリング温度での０．０８ｅＶから摂氏７００度に等しいアニーリング温度での０．０６５ｅＶまでわずかに減少する。したがって、好適には、アニーリング温度は、摂氏５００度になるであろう。
【００５４】
図１０において、アニーリング温度の関数としてｎＭＯＳＦＥＴトランジスタ４のショットキー障壁の変遷は、アニーリング温度が摂氏６００度に増加したときに、電子のショットキー障壁において非常に明確な減少が示される。摂氏６００度を超えるアニーリング温度では、電子のショットキー障壁は、摂氏６００度に等しいアニーリング温度での０．０７５ｅＶから摂氏７００度に等しいアニーリング温度での０．０７ｅＶまでわずかに減少する。したがって、好適には、アニーリング温度は、摂氏６００度になるであろう。
【００５５】
このように、不純物を偏析するステップは、摂氏７００度よりも低く、好適には摂氏６００度に等しい低いアニーリング温度でｐＭＯＳＦＥＴトランジスタ３、及びｎＭＯＳＦＥＴトランジスタ４のユニークなステップで実行される。
【００５６】
有利には、本発明に従う電子デバイス２は、図７、及び８を使用して先に説明したように、より良好なレベルの電子的な性能を取得することが可能である。
【００５７】
有利には、本発明に従う電子デバイス２は、相補型ｐ、及びｎＭＯＳＦＥＴトランジスタ３、及び４のソース電極１０、及び２４、並びにドレイン電極１２、及び２６のショットキー障壁を著しく減少することが可能である。
【００５８】
ｐＭＯＳＦＥＴトランジスタ３において、０．０８ｅＶよりも低いショットキー障壁は、摂氏５００度以上のアニーリング温度で取得される。これは、従来のｐＭＯＳＦＥＴトランジスタのショットキー障壁の典型的な値である約０．１５ｅＶを著しく下回る。
【００５９】
ｎＭＯＳＦＥＴトランジスタ４において、０．０７５ｅＶよりも低いショットキー障壁は、摂氏６００度以上のアニーリング温度で取得される。これは、従来のｎＭＯＳＦＥＴトランジスタのショットキー障壁の典型的な値である０．０．２ｅＶ〜１５ｅＶを著しく下回る。
【００６０】
本発明に従う製造方法において、有利には、シリサイドを形成するステップは、著しく簡素化される。つまり、単一のシリサイドが、単一のステップを介して形成されるが、２つの異なるシリサイドを使用する従来の製造方法は、シリサイドを形成するいくつかのステップを含む。すなわち、２つの型のシリサイドそれぞれのための、蒸着ステップ、活性化ステップ、及び固有の選択的な除去ステップである。これは、本発明に従う製造方法よりも著しく複雑である。
【００６１】
有利には、本発明に従う製造方法は、ｎトランジスタ４のシリサイドに希土類を組み入れる必要がない。これによりシリサイドを形成するステップが単純化され、超真空において実行する必要がない。
【００６２】
図１１において、第２の実施形態を示す。ここで、先に説明した実施形態と類似する構成要素には、同一の符号を使用されて示される。
【００６３】
第２の実施形態に従うと、ｎＭＯＳＦＥＴトランジスタ４のソース電極２４、及びドレイン電極２６の区域に閉じ込められる第２の不純物３５は、硫黄原子である。硫黄は、二重ドナー（double donor）であり、周期表のＶＩ族に属する。
【００６４】
図１１において、アニーリング温度の関数としてのｎＭＯＳＦＥＴトランジスタ４のショットキー障壁の変遷は、アニーリング温度が摂氏５００度に上昇したときに、電子のショットキー障壁の非常に明確な減少が示される。摂氏５００度に等しいアニーリング温度では、ショットキー障壁は、０．１ｅＶに実質的に等しくなる。したがって、好適的には、ｎＭＯＳＦＥＴトランジスタのアニーリング温度は、摂氏５００度に等しくなるであろう。
【００６５】
このように、第２の実施形態に従うと、不純物を偏析するステップは、摂氏７００度よりも低く、好適には摂氏５００度の低アニーリング温度で、ｐＭＯＳＦＥＴトランジスタ３、及びｎＭＯＳＦＥＴトランジスタ４にのみ実施される。
【００６６】
第２の実施形態の工程は、第１の実施形態の工程と同一であるので、再び説明しない。
【００６７】
有利には、本発明に従う電子デバイス２は、周期表のＶＩ族の二重ドナーで構成される不純物を偏析することによって、ＭＯＳＦＥＴトランジスタ４のソース電極２４、及びドレイン電極２６のショットキー障壁を著しく減少することができる。
【００６８】
同様に有利には、本発明に従う電子デバイス２は、周期表のＩＩ族の二重アクセプタで構成される不純物を偏析することによって、ＭＯＳＦＥＴトランジスタ３のソース電極１０、及びドレイン電極１２のショットキー障壁を著しく減少することができる。
【００６９】
図１２、及び１３において、第３の実施形態を示す。ここで、先に説明した実施形態と類似する構成要素には、同一の符号を使用されて示される。
【００７０】
図１２において、電子デバイスのｐトランジスタ３、及びｎトランジスタ４のソース電極１０、及び２４、並びにドレイン電極１２、及び２６は、ＳＯＩ基板６の絶縁層８と接触する。
【００７１】
実際には、製造方法は、第１の実施形態で説明した製造方法と、図１３に示すシリサイドを形成するステップで異なる。この第３の実施形態で単一のシリサイドを形成するステップの間、シリサイドは、ソース電極１０、及び２４、並びにドレイン電極１２、及び２６の区域に位置するシリコンの全ての活性層９を消費する。したがって、単一のシリサイドを形成した後、ソース電極１０、及び２４、並びにドレイン電極１２、及び２６は、ＳＯＩ基板６のシリカ絶縁層８に接触する。弱くドープされた活性層９は、ゲート電極１４、及び２８の下に位置する区域に存在したままである。
【００７２】
第３の実施形態の工程は、第１の実施形態の工程と同一であるので、再び説明しない。
【００７３】
図１４において、第４の実施形態を示す。ここで、先に説明した実施形態と類似する構成要素には、同一の符号を使用されて示される。
【００７４】
電子デバイス２のｐＭＯＳＦＥＴトランジスタ３、及びｎＭＯＳＦＥＴトランジスタ４は、固体シリコン基板６の上に製造される。ＭＯＳＦＥＴトランジスタ３、及び４はそれぞれ、固体シリコン基板６の上部に、井戸（well）とも称されるわずかにドープされた活性層９を有する。ドープの濃度は、1015〜1017cm-3に近い。井戸９のドーピングは、ｐＭＯＳＦＥＴトランジスタ３でｎ型であり、ｎＭＯＳＦＥＴトランジスタ４でｐ型である。
【００７５】
絶縁域５の深さは、ｐＭＯＳＦＥＴトランジスタ３の井戸９の正孔の移動が、ｎＭＯＳＦＥＴトランジスタ４に向かうことを妨げることができる。反対にｎＭＯＳＦＥＴトランジスタ４の井戸９の正孔の移動が、ｐＭＯＳＦＥＴトランジスタ３に向かうことを妨げることができる。
【００７６】
第４の実施形態の工程は、デプレッションＭＯＳトランジスタの公知の工程と同一である。
【００７７】
他の実施形態に従うと、基板６は、ＳＯＮ基板である。
【００７８】
他の実施形態に従うと、基板６は、ゲルマニウムベースの基板である。
【００７９】
他の実施形態に従うと、ゲート電極１４は、ポリシリコンで作られる。
【００８０】
他の実施形態に従うと、絶縁層１６、及び３０は、酸化ハフニウム（ＨｆＯ2）、酸化ハフニウムのケイ酸塩（ＨＦＯＳｉ）、又はランタンアルミナ（ＬａＡｌＯ3）などの高い誘電係数を有する誘電材料（ＨＫ）で作られる。
【００８１】
他の実施形態に従うと、ソース電極１０、及び２４、並びにドレイン電極１２、及び２６と、チャネル２０、及び３４の間の界面における不純物２１、及び３５の偏析は、いずれの基板の形式において、金属への注入（implantation to metal、ＩＴＭ）で実施される。
【００８２】
金属への注入は、イオン注入によって、金属への不純物２１、及び３５を閉じ込めて、次いで、シリサイドを形成するステップの間に行われる活性化を介して、シリサイドと、対応するチャネル２０、及び３４との間の界面を偏析する不純物２１、及び３５を有する。
【００８３】
他の実施形態に従うと、ソース電極１０、及び２４、並びにドレイン電極１２、及び２６と、チャネル２０、及び３４の間の界面における不純物２１、及び３５の偏析は、いずれの基板の形式において、シリサイド前注入（implantation before silicide、ＩＢＳ）で実施される。
【００８４】
シリサイド前注入は、基板６の上部面に近接して位置する基板６のシリコン薄膜を介して不純物２１、及び３５を注入して、次いで、注入した層の全ての薄膜を消費するために、ソース電極１０、及び２４、並びにドレイン電極１２、及び２６の単一のシリサイドを形成する。不純物２１、及び３５は、シリサイドと、界面２０、及び３４との間の界面でシリサイドを形成するステップの間に偏析される。
【００８５】
他の実施形態に従うと、単一のシリサイドは、シリコンの白金の合金である。
【００８６】
他の実施形態に従うと、単一のシリサイドは、ニッケルと、シリコンとを有する合金である。
【００８７】
他の実施形態に従うと、アルミニウム、ゲルマニウム、又はインジウムの第１の不純物２１は、シリサイドと、チャネル２０との間の界面で偏析されて、ｐＭＯＳＦＥＴトランジスタ３のソース電極１０、及びドレイン電極１２を製造する。
【００８８】
他の実施形態に従うと、ベリリウム、カルシウム、ストロンチウム、及びバリウムの第１の不純物２１は、シリサイドと、チャネル２０との間の界面で偏析されて、ｐＭＯＳＦＥＴトランジスタ３のソース電極１０、及びドレイン電極１２を製造する。
【００８９】
他の実施形態に従うと、リン、又はアンチモンの第２の不純物３５は、シリサイドと、チャネル３４との間の界面で偏析されて、ｎＭＯＳＦＥＴトランジスタ４のソース電極２４、及びドレイン電極２６を製造する。
【００９０】
他の実施形態に従うと、セレン、又はテルルの第２の不純物３５は、シリサイドと、チャネル３４との間の界面で偏析されて、ｎＭＯＳＦＥＴトランジスタ４のソース電極２４、及びドレイン電極２６を製造する。
【００９１】
他の実施形態に従うと、チャネル２０、及び３４は、歪みSilicon-on-Insulator(strain Silicon-on-Insulator、ｓＳＯＩ)基板を使用して作られる歪みチャネルである。
【００９２】
他の実施形態に従うと、チャネル２０、及び３４は、ソース電極１０、及び２４、並びにドレイン電極１２、及び２６の区域の選択エピタキシーにより作られる歪みチャネルである。
【００９３】
他の実施形態に従うと、チャネル２０、及び３４は、歪んだ窒化物、又は歪んだ酸化物の層などの誘電材料の歪み層を使用して作られる歪みチャネルである。
【００９４】
他の実施形態に従うと、チャネル２０、及び３４は、フランジ状チャネル（flanged channel）である。
【００９５】
他の実施形態に従うと、チャネル２０、及び３４は、ナノワイヤベースチャネルである。
【００９６】
このように、本発明に従う電子デバイスは、それぞれのトランジスタのソース電極、及びドレイン電極のショットキー障壁が著しく低減されるために、ｐＭＯＳＦＥＴトランジスタ、及びｎＭＯＳＦＥＴトランジスタそれぞれのソース電極、及びドレイン電極の比接触抵抗を最小化することが可能であることが理解される。
【００９７】
また、本発明に従う電子デバイスの製造方法は、単一のシリサイドを使用して相補型ｐ、及びｎＭＯＳＦＥＴトランジスタのソース電極、及びドレイン電極をつくることによって、顕著に簡素化されることが理解される。また、希土類のグループの元素を有しないシリサイドを使用することも、本発明に係る製造方法の簡素化に貢献する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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