(57)【特許請求の範囲】
【請求項１】
基板上に形成されたフィン型半導体領域と、
前記フィン型半導体領域の所定部分の上面及び両側面を覆うように形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記フィン型半導体領域における前記ゲート電極の両側に形成された不純物領域とを備え、
前記フィン型半導体領域の上面上における前記ゲート電極の両側に隣接して、不純物の導入を阻止するための不純物阻止部が設けられ、
前記不純物阻止部は、前記ゲート電極の材料とは異なる材料から構成され、
前記不純物阻止部の側面上に絶縁性サイドウォールスペーサが形成されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記不純物阻止部のゲート幅方向の寸法は、前記フィン型半導体領域のゲート幅方向の寸法よりも小さいことを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記ゲート電極のゲート長方向の寸法は４５ｎｍ以下であることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記フィン型半導体領域の側部に形成された前記不純物領域の比抵抗は、前記フィン型半導体領域の上部に形成された前記不純物領域の比抵抗の２倍以下であることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記フィン型半導体領域の側部に形成された前記不純物領域の比抵抗は、前記フィン型半導体領域の上部に形成された前記不純物領域の比抵抗の１．２５倍以下であることを特徴とする半導体装置。
【請求項６】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記フィン型半導体領域の側部に形成された前記不純物領域のシート抵抗は、前記フィン型半導体領域の上部に形成された前記不純物領域のシート抵抗の２倍以下であることを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記フィン型半導体領域の側部に形成された前記不純物領域のシート抵抗は、前記フィン型半導体領域の上部に形成された前記不純物領域のシート抵抗の１．２５倍以下であることを特徴とする半導体装置。
【請求項８】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記フィン型半導体領域の側部に形成された前記不純物領域の拡がり抵抗は、前記フィン型半導体領域の上部に形成された前記不純物領域の拡がり抵抗の２倍以下であることを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記フィン型半導体領域の側部に形成された前記不純物領域の拡がり抵抗は、前記フィン型半導体領域の上部に形成された前記不純物領域の拡がり抵抗の１．２５倍以下であることを特徴とする半導体装置。
【請求項１０】
請求項１〜９のいずれか１項に記載の半導体装置において、
前記基板と前記フィン型半導体領域との間に絶縁層が形成されていることを特徴とする半導体装置。
【請求項１１】
請求項１〜１０のいずれか１項に記載の半導体装置において、
前記基板は、前記フィン型半導体領域となる凸部を有する半導体基板であることを特徴とする半導体装置。
【請求項１２】
請求項１〜１１のいずれか１項に記載の半導体装置において、
前記不純物領域はエクステンション領域であることを特徴とする半導体装置。
【請求項１３】
請求項１〜１２のいずれか１項に記載の半導体装置において、
前記フィン型半導体領域における前記ゲート電極から見て前記絶縁性サイドウォールスペーサの両側に他の不純物領域が形成されていることを特徴とする半導体装置。
【請求項１４】
請求項１３に記載の半導体装置において、
前記他の不純物領域はソース・ドレイン領域であることを特徴とする半導体装置。
【請求項１５】
請求項１〜１４のいずれか１項に記載の半導体装置において、
前記フィン型半導体領域の高さは前記フィン型半導体領域のゲート幅方向の寸法よりも大きいことを特徴とする半導体装置。
【請求項１６】
請求項１〜１５のいずれか１項に記載の半導体装置において、
複数の前記フィン型半導体領域が前記基板上に所定のピッチで形成されており、
前記ゲート電極は前記各フィン型半導体領域を横断するように形成されており、
前記不純物阻止部は前記各フィン型半導体領域同士の間には形成されていないことを特徴とする半導体装置。
【請求項１７】
請求項１〜１６のいずれか１項に記載の半導体装置において、
前記不純物阻止部は絶縁材料から構成されていることを特徴とする半導体装置。
【請求項１８】
請求項１〜１７のいずれか１項に記載の半導体装置において、
前記ゲート電極は、ゲート幅方向において実質的に均一なゲート長を有していることを特徴とする半導体装置。
【請求項１９】
請求項１〜１８のいずれか１項に記載の半導体装置において、
ゲート幅方向における前記フィン型半導体領域の長さは、前記フィン型半導体領域の高さの１／３程度であることを特徴とする半導体装置。
【請求項２０】
請求項１〜１９のいずれか１項に記載の半導体装置において、
前記不純物領域は、ソース側のエクステンション領域及びドレイン側のエクステンション領域を含み、
前記ソース側のエクステンション領域と前記ドレイン側のエクステンション領域との間の距離は、前記フィン型半導体領域の上部中央においても、前記フィン型半導体領域の上部コーナー及び両側部においても、実質的に同じであることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、基板上にフィン形状の半導体領域を有する３次元構造の半導体装置に関するものである。
【背景技術】
【０００２】
近年、半導体装置の高集積化、高機能化及び高速化に伴って、益々半導体装置の微細化の要求が高まっている。そこで、基板上におけるトランジスタの占有面積の低減を目指して種々のデバイス構造が提案されている。その中でも、フィン型構造を持つ電界効果トランジスタが注目されている。このフィン型構造を持つ電界効果トランジスタは、一般的にフィン型ＦＥＴ（field effect transistor ）と呼ばれ、基板の主面に対して垂直な薄い壁（フィン）状の半導体領域（以下、フィン型半導体領域という）からなる活性領域を有している。フィン型ＦＥＴにおいては、フィン型半導体領域の側面をチャネル面として用いることができるため、基板上におけるトランジスタの占有面積を低減することができる（例えば特許文献１参照）。
【０００３】
フィン型半導体領域の上面及び側面に対する不純物の導入方法としては、イオン注入法とプラズマドーピング法とがあるが、近年、フィン型半導体領域の上面及び側面に対してコンフォーマルにドーピングを行うことでフィン型ＦＥＴの特性が向上することが指摘されており、コンフォーマルにドーピングを行うためにプラズマドーピング法を用いることが注目されている。コンフォーマルにドーピングを行うために用いられるプラズマドーピング法として、例えばパルスＤＣプラズマ技術が提案されている（非特許文献１参照）。
【０００４】
図１２は、フィン型半導体領域のゲート幅方向の長さがフィン型半導体領域の高さと同程度（ゲート幅方向の長さ：高さ＝１：１）であるフィン型ＦＥＴ、つまりフィン型半導体領域のゲート幅方向の長さが比較的大きいフィン型ＦＥＴの製造プロセスにおいて、エクステンション領域を形成するためにドーピングを実施した直後の不純物領域の形状を模式的に示した斜視図である。図１２に示すように、フィン型半導体領域１００の所定部分の上面及び両側面を覆うようにゲート絶縁膜１０４が形成されていると共にゲート絶縁膜１０４上にゲート電極１０５が形成されている。また、ゲート電極１０５に覆われていないフィン型半導体領域１００において、上部には不純物領域１０１が、左側部には不純物領域１０２が、右側部には不純物領域１０３がそれぞれ形成されている。尚、フィン型半導体領域１００のゲート幅方向の長さは６５ｎｍ、フィン型半導体領域１００の高さは６５ｎｍ、ゲート電極１０５のゲート長は３８ｎｍである。
【０００５】
図１３は、図１２に示すフィン型ＦＥＴに対して（つまりドーピング実施後に）、さらにアニールを実施した後の不純物領域の形状を模式的に示した斜視図である。図１３に示すように、図１２に示す不純物領域１０１中の不純物が拡散することにより、フィン型半導体領域１００の上部に不純物領域１１１が形成され、図１２に示す不純物領域１０２中の不純物が拡散することにより、フィン型半導体領域１００の左側部に不純物領域１１２が形成され、図１２に示す不純物領域１０３中の不純物が拡散することにより、フィン型半導体領域１００の右側部に不純物領域１１３が形成される。ここで、フィン型半導体領域１００の上部左側コーナーには、図１２に示す不純物領域１０１及び１０２のそれぞれから不純物がアニールによって集中的に拡散してくる結果、比較的高濃度の不純物領域１１４が形成される。同様に、フィン型半導体領域１００の上部右側コーナーには、図１２に示す不純物領域１０１及び１０３のそれぞれから不純物がアニールによって集中的に拡散してくる結果、比較的高濃度の不純物領域１１５が形成される。
【０００６】
このようなエクステンション領域の不純物濃度のムラが原因であるかどうかは未だ解明されていないが、図１３に示すフィン型ＦＥＴにおいては、フィン型半導体領域１００の上部左側コーナー及び上部右側コーナーにオン時の電流が集中して流れてしまうという問題、つまりオン時の電流が不均一になるという問題が指摘されている。
【０００７】
この問題に対しては、フィン型半導体領域の上部コーナーを丸くして曲率を持たせることによって、フィン型ＦＥＴの動作の信頼性を確保できることが報告されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００６−１９６８２１号公報
【非特許文献】
【０００９】
【非特許文献１】D.Lenoble 他、Enhanced performance of PMOS MUGFET via integration of conformal plasma-doped source/drain extensions、2006 Symposium on VLSI Technology Digest of Technical Papers、p.212
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、前述の特許文献１又は非特許文献１等に開示されている従来の半導体装置の製造方法によると、フィン型半導体領域の高さと比べてフィン型半導体領域のゲート幅方向の長さが小さくなるに従って、フィン型ＦＥＴにおいて所望のトランジスタ特性が得られなくなるという問題点が生じる。
【００１１】
前記に鑑み、本発明は、フィン型半導体領域を有する半導体装置においてフィン型半導体領域のゲート幅方向の長さが小さくなった場合にも所望の特性が得られるようにすることを目的とする。
【課題を解決するための手段】
【００１２】
前記の目的を達成するために、本願発明者らは、従来のフィン型ＦＥＴの構造とその製造方法とによって所望のトランジスタ特性が得られない理由を検討した結果、次のような知見を得るに至った。
【００１３】
図１４は、フィン型半導体領域のゲート幅方向の長さがフィン型半導体領域の高さの１／３程度（ゲート幅方向の長さ：高さ＝１：３）であるフィン型ＦＥＴ、つまりフィン型半導体領域のゲート幅方向の長さが小さいフィン型ＦＥＴの製造プロセスにおいて、エクステンション領域を形成するためにドーピングを実施した直後の不純物領域の形状を模式的に示した斜視図である。図１４に示すように、フィン型半導体領域２００の所定部分の上面及び両側面を覆うようにゲート絶縁膜２０４が形成されていると共にゲート絶縁膜２０４上にゲート電極２０５が形成されている。また、ゲート電極２０５に覆われていないフィン型半導体領域２００において、上部には不純物領域２０１が、左側部には不純物領域２０２が、右側部には不純物領域２０３がそれぞれ形成されている。尚、フィン型半導体領域２００のゲート幅方向の長さは２２ｎｍ、フィン型半導体領域２００の高さは６５ｎｍ、ゲート電極２０５のゲート長は３８ｎｍである。
【００１４】
図１５は、図１４に示すフィン型ＦＥＴに対して（つまりドーピング実施後に）、さらにアニールを実施した後の不純物領域の形状を模式的に示した斜視図である。図１５に示すように、図１４に示す不純物領域２０１中の不純物が拡散することにより、フィン型半導体領域２００の上部に不純物領域２１１が形成され、図１４に示す不純物領域２０２中の不純物が拡散することにより、フィン型半導体領域２００の左側部及び中央部に不純物領域２１２が形成され、図１４に示す不純物領域２０３中の不純物が拡散することにより、フィン型半導体領域２００の右側部及び中央部に不純物領域２１３が形成される。すなわち、フィン型半導体領域２００の中央部には、図１４に示す不純物領域２０２及び２０３のそれぞれから不純物がアニールによって集中的に拡散してくる結果、比較的高濃度の不純物領域２１６が形成される。また、フィン型半導体領域２００の上部左側コーナーには、図１４に示す不純物領域２０１及び２０２のそれぞれから不純物がアニールによって集中的に拡散してくる結果、比較的高濃度の不純物領域２１４が形成される。同様に、フィン型半導体領域２００の上部右側コーナーには、図１４に示す不純物領域２０１及び２０３のそれぞれから不純物がアニールによって集中的に拡散してくる結果、比較的高濃度の不純物領域２１５が形成される。
【００１５】
さらに、フィン型半導体領域のゲート幅方向の長さが小さいフィン型ＦＥＴの特色として、フィン型半導体領域２００の上部中央に形成される不純物領域２１１には、図１４に示す不純物領域２０１からの不純物に加えて、図１４に示す不純物領域２０２及び２０３のそれぞれからの不純物もアニールに伴う拡散によって集中してくる。言い換えると、フィン型半導体領域２００の上部中央に形成される不純物領域２１１は、３方向から拡散してきた不純物が集中する最も高濃度な不純物領域である。
【００１６】
特に、プラズマドーピングによって不純物導入を行う場合、注入面である半導体領域最表面の不純物濃度が半導体領域内部の不純物濃度と比べて大きくなる。例えば、図１０は、半導体領域中にプラズマドーピングによってボロンを注入した場合における注入深さとボロン濃度との関係をＳＩＭＳ（secondary ion mass spectrometry ）によって調べた結果を示しているが、図１０に示すように、半導体領域最表面（注入深さ０ｎｍ）での不純物濃度が約１×１０23ｃｍ-3であるのに対して、半導体領域最表面から５ｎｍ内部に入ると不純物濃度は約１×１０19ｃｍ-3と４桁程度も小さくなる。このため、フィン型半導体領域の上部中央の最表面は、プラズマドーピング直後には導入された不純物が最も多い領域となり、さらに、アニール後にはフィン型半導体領域の上部及び両側部の３方向から不純物が拡散してきて集中する領域となる。
【００１７】
従って、フィン型ＦＥＴにおいて、ゲート電極下側のフィン型半導体領域（プラズマドーピング時には不純物領域が形成されない部分）への不純物の拡散長については、フィン型半導体領域の上部中央の最表面に導入された不純物の拡散長が最大になる。その結果、ゲート長を短くした場合には、フィン型半導体領域の上部中央の最表面における不純物の拡散長が大きいことに起因して、ソース側のエクステンション領域とドレイン側のエクステンション領域との間の距離が短くなって、ソース側からドレイン側へリーク電流が発生し、所望のトランジスタ特性が得られなくなっているということを本願発明者らは見出した。図１６（ａ）〜（ｃ）は、このリーク電流発生メカニズムを説明する図であって、具体的には、図１６（ａ）〜（ｃ）は、図１５のＡ−Ａ線、Ｂ−Ｂ線及びＣ−Ｃ線の断面図に相当する。図１６（ａ）〜（ｃ）に示すように、フィン型半導体領域２００の上部左側コーナーや上部右側コーナーと比較して、フィン型半導体領域２００の上部中央において、ソース側のエクステンション領域とドレイン側のエクステンション領域との間の距離（各エクステンション領域は不純物領域２１１から構成される）が最も短くなっている。
【００１８】
以上に説明したように、従来のフィン型ＦＥＴの構造及びそのエクステンション領域の形成方法によると、フィン型半導体領域のゲート幅方向の長さが小さくなるに従って、フィン型半導体領域の上部中央の最表面に不純物が集中して不純物濃度が極めて高くなってしまう。その結果、フィン型半導体領域の上部中央に形成されるエクステンション領域は、フィン型半導体領域の上部コーナーや両側部に形成されるエクステンション領域と比べて、ゲート電極の下側により長く入り込んでしまう。すなわち、フィン型半導体領域の上部コーナーや両側部では、ソース側及びドレイン側の２つのエクステンション領域間の距離が比較的長くなる一方、フィン型半導体領域の上部中央では、ソース側及びドレイン側の２つのエクステンション領域間の距離が比較的短くなる。このようなエクステンション構造を有するフィン型ＦＥＴにおいては、動作を止めた場合に、フィン型半導体領域の上部中央におけるソース側及びドレイン側の２つのエクステンション間の距離が短い箇所でリーク電流が発生するため、所望のトランジスタ特性が得られないという問題が生じる。
【００１９】
以上に述べた知見に基づき、本願発明者らは、フィン型半導体領域の上面上におけるゲート電極の両側に不純物阻止部を設けておくことによって、ドーピング時にフィン型半導体領域の上部中央に形成される不純物領域をゲート電極から離しておき、当該不純物領域中の不純物がアニール時にゲート電極の下側に入り込むことを抑制するという発明を想到した。これにより、フィン型半導体領域の上部中央においても、フィン型半導体領域の上部コーナーや両側部においても、ソース側及びドレイン側の２つのエクステンション領域間の距離を同程度にすることができるので、フィン型半導体領域のゲート幅方向の長さが小さくなった場合にもリーク電流の発生を防止して所望のトランジスタ特性を実現できるという効果を得ることができる。
【００２０】
特に、フィン型半導体領域のゲート幅方向の長さがフィン型半導体領域の高さよりも小さいフィン型ＦＥＴにおいては、フィン型半導体領域の上部及び両側部に導入された不純物が前述のように拡散によって３方向から上部中央に集中してしまい、フィン型半導体領域の上部中央においてソース側及びドレイン側の２つのエクステンション領域が互いに接する程度に極端に近づいてしまう場合もあるので、前述の本発明によって、ソース側及びドレイン側の２つのエクステンション領域間の距離をフィン型半導体領域の上部中央においてもフィン型半導体領域の上部コーナーや両側部においても可能な限り同等にすることが非常に重要である。
【００２１】
尚、本発明の不純物阻止部としては、例えば、ゲートパターニング時にダブルパターニング等の技術を用いてゲート絶縁膜及びゲート電極の突き出し部を形成し、当該突き出し部を不純物阻止部として用いてもよい。この構成によれば、フィン型半導体領域の上面を覆うゲート絶縁膜のゲート長方向の長さは、フィン型半導体領域の側面を覆うゲート絶縁膜のゲート長方向の長さよりも大きくなる。また、この場合、実質的にゲート電極として機能するのは、言うまでもなく、突き出し部を除いたゲート電極である。すなわち、チャネル長を規定するゲート長は、突き出し部を除いた実質的なゲート電極のゲート長である。
【００２２】
すなわち、本発明に係る半導体装置は、基板上に形成されたフィン型半導体領域と、前記フィン型半導体領域の所定部分の上面及び両側面を覆うように形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記フィン型半導体領域における前記ゲート電極の両側に形成された不純物領域とを備え、前記フィン型半導体領域の上面上における前記ゲート電極の両側に隣接して、不純物の導入を阻止するための不純物阻止部が設けられている。
【００２３】
本発明の半導体装置において、前記不純物阻止部は、前記ゲート電極の一部である突き出し部から構成されていてもよい。このようにすると、ゲート電極材料以外の他の材料を用いて不純物阻止部を形成する場合と比較して、工程を簡単化することができる。
【００２４】
本発明の半導体装置において、前記不純物阻止部のゲート幅方向の寸法は、前記フィン型半導体領域のゲート幅方向の寸法よりも小さいことが好ましい。このようにすると、リソグラフィ工程で合わせズレが生じた場合にもフィン型半導体領域の上面上のみに不純物阻止部を確実に形成できる。
【００２５】
本発明の半導体装置において、前記ゲート電極のゲート長方向の寸法が４５ｎｍ以下であると、本発明の不純物阻止部によるソース側及びドレイン側の２つのエクステンション領域の近接防止効果が顕著に発揮される。
【００２６】
本発明の半導体装置において、前記フィン型半導体領域の側部に形成された前記不純物領域の比抵抗は、前記フィン型半導体領域の上部に形成された前記不純物領域の比抵抗の２倍以下（できれば１．２５倍以下）であることが好ましい。このようにすると、フィン型半導体領域のゲート幅方向の長さがフィン型半導体領域の高さよりも小さいフィン型ＦＥＴにおいて優れたトランジスタ特性を得ることができる。
【００２７】
本発明の半導体装置において、前記フィン型半導体領域の側部に形成された前記不純物領域のシート抵抗は、前記フィン型半導体領域の上部に形成された前記不純物領域のシート抵抗の２倍以下（できれば１．２５倍以下）であることが好ましい。このようにすると、フィン型半導体領域のゲート幅方向の長さがフィン型半導体領域の高さよりも小さいフィン型ＦＥＴにおいて優れたトランジスタ特性を得ることができる。
【００２８】
本発明の半導体装置において、前記フィン型半導体領域の側部に形成された前記不純物領域の拡がり抵抗は、前記フィン型半導体領域の上部に形成された前記不純物領域の拡がり抵抗の２倍以下（できれば１．２５倍以下）であることが好ましい。このようにすると、フィン型半導体領域のゲート幅方向の長さがフィン型半導体領域の高さよりも小さいフィン型ＦＥＴにおいて優れたトランジスタ特性を得ることができる。
【００２９】
本発明の半導体装置において、前記基板と前記フィン型半導体領域との間に絶縁層が形成されていてもよいし、又は、前記基板は、前記フィン型半導体領域となる凸部を有する半導体基板であってもよい。
【００３０】
本発明の半導体装置において、基本的に、前記不純物領域はエクステンション領域であるが、エクステンション領域を形成しない場合、前記不純物領域はソース・ドレイン領域であってもよい。
【００３１】
本発明の半導体装置において、前記ゲート電極の側面上に絶縁性サイドウォールスペーサが形成されていてもよい。この場合、前記絶縁性サイドウォールスペーサは前記不純物阻止部の側面上に形成されていてもよい。また、前記フィン型半導体領域における前記ゲート電極から見て前記絶縁性サイドウォールスペーサの両側に他の不純物領域、例えばソース・ドレイン領域が形成されていてもよい。
【００３２】
本発明の半導体装置において、前記フィン型半導体領域の高さが前記フィン型半導体領域のゲート幅方向の寸法よりも大きいと、本発明の不純物阻止部によるソース側及びドレイン側の２つのエクステンション領域の近接防止効果が顕著に発揮される。
【００３３】
本発明の半導体装置において、複数の前記フィン型半導体領域が前記基板上に所定のピッチで形成されており、前記ゲート電極は前記各フィン型半導体領域を横断するように形成されており、前記不純物阻止部は前記各フィン型半導体領域同士の間には形成されていなくてもよい。
【００３４】
本発明の半導体装置において、前記不純物阻止部は、前記ゲート電極の材料とは異なる材料から構成されていてもよい。この場合、前記不純物阻止部は絶縁材料から構成されていてもよいし、前記ゲート電極は、ゲート幅方向において実質的に均一なゲート長を有していてもよいし、前記不純物阻止部の側面に絶縁性サイドウォールスペーサが形成されていてもよい。
【００３５】
本発明の半導体装置において、ゲート幅方向における前記フィン型半導体領域の長さは、前記フィン型半導体領域の高さの１／３程度であってもよい。
【００３６】
本発明の半導体装置において、前記不純物領域は、ソース側のエクステンション領域及びドレイン側のエクステンション領域を含み、前記ソース側のエクステンション領域と前記ドレイン側のエクステンション領域との間の距離は、前記フィン型半導体領域の上部中央においても、前記フィン型半導体領域の上部コーナー及び両側部においても、実質的に同じであってもよい。
【００３７】
また、本発明に係る半導体装置の製造方法は、基板上にフィン型半導体領域を形成する工程と、前記フィン型半導体領域の所定部分の上面及び両側面を覆うようにゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記フィン型半導体領域の上面上における前記ゲート電極の両側に隣接して、不純物の導入を阻止するための不純物阻止部を形成する工程と、前記フィン型半導体領域における前記ゲート電極の両側に不純物領域を形成する工程とを備えている。
【００３８】
本発明の半導体装置の製造方法において、前記不純物阻止部は、前記ゲート電極の一部である突き出し部から構成されていてもよい。このようにすると、ゲート電極材料以外の他の材料を用いて不純物阻止部を形成する場合と比較して、工程を簡単化することができる。
【００３９】
本発明の半導体装置の製造方法において、前記不純物阻止部のゲート幅方向の寸法は、前記フィン型半導体領域のゲート幅方向の寸法よりも小さいことが好ましい。このようにすると、リソグラフィ工程で合わせズレが生じた場合にもフィン型半導体領域の上面上のみに不純物阻止部を確実に形成できる。
【００４０】
本発明の半導体装置の製造方法において、前記不純物阻止部は、前記ゲート電極の材料とは異なる材料から構成されていてもよい。この場合、前記不純物阻止部は絶縁材料から構成されていてもよいし、前記ゲート電極は、ゲート幅方向において実質的に均一なゲート長を有していてもよいし、前記不純物阻止部の側面に絶縁性サイドウォールスペーサが形成されていてもよい。また、この場合、前記不純物領域の形成後に前記不純物阻止部を除去してもよい。
【００４１】
本発明の半導体装置の製造方法において、ゲート幅方向における前記フィン型半導体領域の長さは、前記フィン型半導体領域の高さの１／３程度であってもよい。
【００４２】
本発明の半導体装置の製造方法において、前記不純物領域は、ソース側のエクステンション領域及びドレイン側のエクステンション領域を含み、前記ソース側のエクステンション領域と前記ドレイン側のエクステンション領域との間の距離は、前記フィン型半導体領域の上部中央においても、前記フィン型半導体領域の上部コーナー及び両側部においても、実質的に同じであってもよい。
【００４３】
本発明の半導体装置の製造方法において、前記ゲート電極のゲート長方向の寸法が４５ｎｍ以下であると、本発明の不純物阻止部によるソース側及びドレイン側の２つのエクステンション領域の近接防止効果が顕著に発揮される。
【００４４】
本発明の半導体装置の製造方法において、前記フィン型半導体領域の側部に形成された前記不純物領域の比抵抗は、前記フィン型半導体領域の上部に形成された前記不純物領域の比抵抗の２倍以下（できれば１．２５倍以下）であることが好ましい。このようにすると、フィン型半導体領域のゲート幅方向の長さがフィン型半導体領域の高さよりも小さいフィン型ＦＥＴにおいて優れたトランジスタ特性を得ることができる。
【００４５】
本発明の半導体装置の製造方法において、前記フィン型半導体領域の側部に形成された前記不純物領域のシート抵抗は、前記フィン型半導体領域の上部に形成された前記不純物領域のシート抵抗の２倍以下（できれば１．２５倍以下）であることが好ましい。このようにすると、フィン型半導体領域のゲート幅方向の長さがフィン型半導体領域の高さよりも小さいフィン型ＦＥＴにおいて優れたトランジスタ特性を得ることができる。
【００４６】
本発明の半導体装置の製造方法において、前記フィン型半導体領域の側部に形成された前記不純物領域の拡がり抵抗は、前記フィン型半導体領域の上部に形成された前記不純物領域の拡がり抵抗の２倍以下（できれば１．２５倍以下）であることが好ましい。このようにすると、フィン型半導体領域のゲート幅方向の長さがフィン型半導体領域の高さよりも小さいフィン型ＦＥＴにおいて優れたトランジスタ特性を得ることができる。
【００４７】
本発明の半導体装置の製造方法において、前記基板と前記フィン型半導体領域との間に絶縁層が形成されていてもよいし、又は、前記基板は、前記フィン型半導体領域となる凸部を有する半導体基板であってもよい。
【００４８】
本発明の半導体装置の製造方法において、基本的に、前記不純物領域はエクステンション領域であるが、エクステンション領域を形成しない場合、前記不純物領域はソース・ドレイン領域であってもよい。
【００４９】
本発明の半導体装置の製造方法において、前記ゲート電極の側面上に絶縁性サイドウォールスペーサが形成されていてもよい。この場合、前記絶縁性サイドウォールスペーサは前記不純物阻止部の側面上に形成されていてもよい。また、前記フィン型半導体領域における前記ゲート電極から見て前記絶縁性サイドウォールスペーサの両側に他の不純物領域、例えばソース・ドレイン領域が形成されていてもよい。
【００５０】
本発明の半導体装置の製造方法において、前記フィン型半導体領域の高さが前記フィン型半導体領域のゲート幅方向の寸法よりも大きいと、本発明の不純物阻止部によるソース側及びドレイン側の２つのエクステンション領域の近接防止効果が顕著に発揮される。
【００５１】
本発明の半導体装置の製造方法において、複数の前記フィン型半導体領域が前記基板上に所定のピッチで形成されており、前記ゲート電極は前記各フィン型半導体領域を横断するように形成されており、前記不純物阻止部は前記各フィン型半導体領域同士の間には形成されていなくてもよい。
【００５２】
本発明に係る他の半導体装置は、基板上に形成されたフィン型半導体領域と、前記フィン型半導体領域をゲート幅方向に横断するゲート電極とを備え、前記ゲート電極は、前記フィン型半導体領域の上部上に形成された上部と、前記フィン型半導体領域の側部上に形成された側部とを備え、前記ゲート電極の前記上部におけるゲート長方向の長さは前記ゲート電極の前記側部におけるゲート長方向の長さよりも大きい。
【００５３】
本発明に係る他の半導体装置において、前記ゲート電極の前記上部は、当該上部におけるゲート長方向の前記長さと対応する長さを持つ突き出し部と、前記ゲート電極の前記側部におけるゲート長方向の前記長さと対応する長さを持つ他の部分とを含んでいてもよい。
【００５４】
本発明に係る他の半導体装置において、ゲート幅方向における前記フィン型半導体領域の長さは、前記フィン型半導体領域の高さの１／３程度であってもよい。
【発明の効果】
【００５５】
本発明によると、フィン型半導体領域の上面上におけるゲート電極の両側に不純物阻止部を設けているため、ドーピング時にフィン型半導体領域の上部中央に形成される不純物領域をゲート電極から離しておくことができるので、当該不純物領域中の不純物がアニール時に拡散してゲート電極の下側に入り込むことを抑制することができる。従って、フィン型半導体領域の上部中央においても、フィン型半導体領域の上部コーナーや両側部においても、ソース側及びドレイン側の２つのエクステンション領域間の距離を同程度にすることができるため、フィン型ＦＥＴ等の３次元デバイスにおいてフィン型半導体領域のゲート幅方向の長さが小さくなった場合にも、リーク電流の発生等の特性劣化を防止することができる。
【図面の簡単な説明】
【００５６】
【図１】図１（ａ）〜（ｅ）は、本発明の第１の実施形態に係る半導体装置の構造を示す図であり、図１（ａ）は平面図であり、図１（ｂ）は図１（ａ）におけるＡ−Ａ線の断面図であり、図１（ｃ）は図１（ａ）におけるＢ−Ｂ線の断面図であり、図１（ｄ）は図１（ａ）におけるＣ−Ｃ線の断面図であり、図１（ｅ）は図１（ａ）におけるＤ−Ｄ線の断面図である。
【図２】図２（ａ）は、比較例として、本発明のゲート電極の突き出し部を設けなかった場合におけるフィン型ＦＥＴを有する半導体装置の構造を示す平面図であり、図２（ｂ）は図２（ａ）におけるＤ−Ｄ線の断面図である。
【図３】図３（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す斜視図である。
【図４】図４（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す斜視図である。
【図５】図５（ａ）、（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す斜視図である。
【図６】図６（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法におけるエクステンション領域を形成するための不純物注入工程を示す概念図であり、図６（ａ）は図５（ｂ）のＡ−Ａ線の断面構成に対応し、図６（ｂ）は図５（ｂ）のＢ−Ｂ線の断面構成に対応する。
【図７】図７は、図５（ｂ）に示す構造のうち一のフィン型半導体領域とその上に形成されたゲート絶縁膜及びゲート電極とを抜粋して示す斜視図である。
【図８】図８（ａ）は、図７のＡ−Ａ線の断面構成におけるアニール工程実施前の不純物分布を示す図であり、図８（ｂ）は、図７のＢ−Ｂ線の断面構成におけるアニール工程実施前の不純物分布を示す図であり、図８（ｃ）は、図７のＣ−Ｃ線の断面構成におけるアニール工程実施前の不純物分布を示す図である。
【図９】図９（ａ）は、図７のＡ−Ａ線の断面構成におけるアニール工程実施後の不純物分布を示す図であり、図９（ｂ）は、図７のＢ−Ｂ線の断面構成におけるアニール工程実施後の不純物分布を示す図であり、図９（ｃ）は、図７のＣ−Ｃ線の断面構成におけるアニール工程実施後の不純物分布を示す図である。
【図１０】図１０は、半導体領域（シリコン領域）中にプラズマドーピングによってボロンを注入した場合における注入深さとボロン濃度との関係をＳＩＭＳによって調べた結果を示す図である。
【図１１】図１１（ａ）〜（ｅ）は、本発明の第２の実施形態に係る半導体装置の構造を示す図であり、図１１（ａ）は平面図であり、図１１（ｂ）は図１１（ａ）におけるＡ−Ａ線の断面図であり、図１１（ｃ）は図１１（ａ）におけるＢ−Ｂ線の断面図であり、図１１（ｄ）は図１１（ａ）におけるＣ−Ｃ線の断面図であり、図１１（ｅ）は図１１（ａ）におけるＤ−Ｄ線の断面図である。
【図１２】図１２は、フィン型半導体領域のゲート幅方向の長さが比較的大きいフィン型ＦＥＴの製造プロセスにおいて、エクステンション領域を形成するためにドーピングを実施した直後の不純物領域の形状を模式的に示した斜視図である。
【図１３】図１３は、図１２に示すフィン型ＦＥＴに対してさらにアニールを実施した後の不純物領域の形状を模式的に示した斜視図である。
【図１４】図１４は、フィン型半導体領域のゲート幅方向の長さが小さいフィン型ＦＥＴの製造プロセスにおいて、エクステンション領域を形成するためにドーピングを実施した直後の不純物領域の形状を模式的に示した斜視図である。
【図１５】図１５は、図１４に示すフィン型ＦＥＴに対してさらにアニールを実施した後の不純物領域の形状を模式的に示した斜視図である。
【図１６】図１６（ａ）〜（ｃ）は、フィン型ＦＥＴにおけるリーク電流発生メカニズムを説明する図であって、図１６（ａ）は図１５のＡ−Ａ線の断面図に相当し、図１６（ｂ）は図１５のＢ−Ｂ線の断面図に相当し、図１６（ｃ）は図１５のＣ−Ｃ線の断面図に相当する。
【発明を実施するための形態】
【００５７】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
【００５８】
図１（ａ）〜（ｅ）は、本発明の第１の実施形態に係る半導体装置、具体的には、フィン型ＦＥＴを有する半導体装置の構造を示す図であり、図１（ａ）は平面図であり、図１（ｂ）は図１（ａ）におけるＡ−Ａ線の断面図であり、図１（ｃ）は図１（ａ）におけるＢ−Ｂ線の断面図であり、図１（ｄ）は図１（ａ）におけるＣ−Ｃ線の断面図であり、図１（ｅ）は図１（ａ）におけるＤ−Ｄ線の断面図である。
【００５９】
本実施形態のフィン型ＦＥＴは、図１（ａ）〜（ｅ）に示すように、例えばシリコンからなる支持基板１１と、支持基板１１上に形成された例えば酸化シリコンからなる絶縁層１２と、絶縁層１２上に形成されたフィン型半導体領域１３ａ〜１３ｄと、フィン型半導体領域１３ａ〜１３ｄのそれぞれの所定部分の上面及び両側面を覆うように形成された例えばシリコン酸窒化膜からなるゲート絶縁膜１４ａ〜１４ｄと、ゲート絶縁膜１４ａ〜１４ｄ上に形成されたゲート電極１５と、ゲート電極１５の側面上に形成された絶縁性サイドウォールスペーサ１６と、フィン型半導体領域１３ａ〜１３ｄにおけるゲート電極１５を挟む両側方領域に形成されたエクステンション領域１７と、フィン型半導体領域１３ａ〜１３ｄにおけるゲート電極１５及び絶縁性サイドウォールスペーサ１６を挟む両側方領域に形成されたソース・ドレイン領域２７とを備えている。
【００６０】
ここで、各フィン型半導体領域１３ａ〜１３ｄにおいて、ゲート幅方向の長さａは例えば２２ｎｍ程度であり、ゲート長方向の長さｂは例えば３５０ｎｍ程度であり、高さ（厚さ）ｃは例えば６５ｎｍ程度である。また、各フィン型半導体領域１３ａ〜１３ｄは絶縁層１２上においてゲート幅方向にピッチｄ（例えば３０ｎｍ程度）で並ぶように配置されている。尚、フィン型半導体領域１３ａ〜１３ｄの上面と側面とは互いに垂直であってもよいし、垂直でなくてもよい。
【００６１】
また、以下の説明のために、ゲート絶縁膜１４ａ〜１４ｄはそれぞれ、フィン型半導体領域１３ａ〜１３ｄの上面上に形成されたゲート絶縁膜１４ａｕ〜１４ｄｕと、フィン型半導体領域１３ａ〜１３ｄの側面上に形成されたゲート絶縁膜１４ａｓ〜１４ｄｓとから構成されているものとするが、ゲート絶縁膜１４ａｕ及び１４ａｓ、ゲート絶縁膜１４ｂｕ及び１４ｂｓ、ゲート絶縁膜１４ｃｕ及び１４ｃｓ、ゲート絶縁膜１４ｄｕ及び１４ｄｓはそれぞれ一体的に形成されている。また、ゲート電極１５は、ゲート幅方向にフィン型半導体領域１３ａ〜１３ｄを跨ぐように形成されている。尚、ポケット領域の説明及び図示については省略する。
【００６２】
本実施形態の特徴は、フィン型半導体領域１３ａ〜１３ｄの上面上におけるゲート電極１５の両側に突き出し部１５ａが形成されていることである。ここで、ゲート電極１５の突き出し部１５ａはフィン型半導体領域１３ａ〜１３ｄ同士の間の領域には形成されていない。また、突き出し部１５ａのゲート幅方向の長さは、各フィン型半導体領域１３ａ〜１３ｄのゲート幅方向の長さａ（２２ｎｍ程度）よりも小さい１８ｎｍ程度であり、突き出し部１５ａのゲート長方向の突き出し長さは５ｎｍ程度であり、突き出し部１５ａの厚さはゲート電極１５の厚さと同じ６０ｎｍ程度である。
【００６３】
尚、フィン型半導体領域１３ａ〜１３ｄの上面上において、ゲート電極１５の突き出し部１５ａの下にはそれぞれゲート絶縁膜１４ａｕ〜１４ｄｕが存在している。すなわち、フィン型半導体領域１３ａ〜１３ｄの側面上に形成されたゲート絶縁膜１４ａｓ〜１４ｄｓのゲート長方向の長さ（突き出し部１５ａを除くゲート電極１５のゲート長と同じ例えば３８ｎｍ程度）と比べて、フィン型半導体領域１３ａ〜１３ｄの上面上に形成されたゲート絶縁膜１４ａｕ〜１４ｄｕのゲート長方向の長さは大きく（ゲート長３８ｎｍにゲート両側の突き出し長さ５ｎｍ×２を加えた４８ｎｍ程度）設定されている。また、絶縁性サイドウォールスペーサ１６はゲート電極１５の突き出し部１５ａの側面上にも形成されている。
【００６４】
以上に説明した本実施形態によると、フィン型半導体領域１３ａ〜１３ｄの上面上におけるゲート電極１５の両側に不純物阻止部として突き出し部１５ａが形成されている。このため、ドーピング時にフィン型半導体領域１３ａ〜１３ｄの上部中央に形成される不純物領域をゲート電極１５から離しておくことができるので、当該不純物領域中の不純物がアニール時に拡散してゲート電極１５の下側に入り込むことを抑制することができる。すなわち、アニール時の拡散によるフィン型半導体領域１３ａ〜１３ｄの上部中央での不純物の集中に起因して、ソース側及びドレイン側の２つのエクステンション領域１７間の距離がフィン型半導体領域１３ａ〜１３ｄの上部中央において短くなることを防止することができる。従って、フィン型半導体領域１３ａ〜１３ｄの上部中央においても、フィン型半導体領域１３ａ〜１３ｄの上部コーナーや両側部においても、ソース側及びドレイン側の２つのエクステンション領域１７間の距離を同程度にすることができるため、フィン型半導体領域１３ａ〜１３ｄのゲート幅方向の長さが小さくなった場合にも、リーク電流の発生等の特性劣化を防止することができる。
【００６５】
特に、本実施形態のように、ゲート電極１５のゲート長を４５ｎｍ以下に設定すると共にフィン型半導体領域１３ａ〜１３ｄにおいてゲート幅方向の長さよりも高さを大きくしてフィン型ＦＥＴ等の３次元デバイスを微細化する場合には、前述の特性劣化防止効果が顕著に発揮される。
【００６６】
図２（ａ）は、比較例として、本発明のゲート電極１５の突き出し部１５ａを設けなかった場合におけるフィン型ＦＥＴを有する半導体装置の構造を示す平面図であり、図２（ｂ）は図２（ａ）におけるＤ−Ｄ線の断面図である。尚、図２（ａ）におけるＡ−Ａ線の断面図は図１（ｂ）と同じであり、図２（ａ）におけるＢ−Ｂ線及びＣ−Ｃ線のそれぞれの断面図は図１（ｃ）と同じである。図２（ａ）及び（ｂ）に示すように、不純物阻止部としてゲート電極１５の突き出し部１５ａを設けなかった場合、ドーピング時にフィン型半導体領域１３ａ〜１３ｄの上部中央に形成される不純物領域がゲート電極１５に隣接してしまうので、当該不純物領域中の不純物がアニール時に拡散してゲート電極１５の下側に入り込んでしまう。すなわち、アニール時の拡散によるフィン型半導体領域１３ａ〜１３ｄの上部中央での不純物の集中に起因して、ソース側及びドレイン側の２つのエクステンション領域１７間の距離がフィン型半導体領域１３ａ〜１３ｄの上部中央においてその他の部分と比べて短くなってしまう結果、リーク電流の発生等の特性劣化が生じる。
【００６７】
尚、第１の実施形態においては、不純物阻止部としてゲート電極１５の突き出し部１５ａを設けているため、ゲート電極材料以外の他の材料を用いて不純物阻止部を形成する場合と比較して、工程を簡単化することができる。
【００６８】
また、第１の実施形態においては、ゲート電極１５の突き出し部１５ａのゲート幅方向の長さを、各フィン型半導体領域１３ａ〜１３ｄのゲート幅方向の長さよりも小さくしている。このため、ゲート電極１５（突き出し部１５ａを含む）を形成するためのリソグラフィ工程で合わせズレが生じた場合にもフィン型半導体領域１３ａ〜１３ｄの上面上のみに不純物阻止部として突き出し部１５ａを確実に形成できる。
【００６９】
また、第１の実施形態において、支持基板１１上に絶縁層１２を介してフィン型半導体領域１３ａ〜１３ｄを形成したが、これに代えて、半導体基板をパターニングしてフィン型半導体領域となる凸部を形成してもよい。
【００７０】
以下、本発明の第１の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
【００７１】
図３（ａ）〜（ｄ）、図４（ａ）〜（ｃ）、及び図５（ａ）、（ｂ）は、第１の実施形態に係る半導体装置の製造方法を工程順に示す斜視図である。尚、図３（ａ）〜（ｄ）、図４（ａ）〜（ｃ）、及び図５（ａ）、（ｂ）において、図１（ａ）〜（ｅ）に示す構造と同一の構成要素には同一の符号を付し、重複する説明を省略する。
【００７２】
まず、図３（ａ）に示すように、例えばシリコンからなる厚さ７７５μｍの支持基板１１上に例えば酸化シリコンからなる厚さ１５０ｎｍの絶縁層１２が設けられており、且つ絶縁層１２上に例えばシリコンからなる厚さ６５ｎｍの半導体層１３が設けられたＳＯＩ（semiconductor on insulator）基板を準備する。
【００７３】
その後、図３（ｂ）に示すように、半導体層１３上にフィン型半導体領域形成領域を覆うレジストパターン４１を形成した後、図３（ｃ）に示すように、レジストパターン４１をマスクとして半導体層１３をパターニングして、活性領域となるｎ型のフィン型半導体領域１３ａ〜１３ｄを形成する。その後、図３（ｄ）に示すように、レジストパターン４１を除去する。ここで、各フィン型半導体領域１３ａ〜１３ｄにおいて、ゲート幅方向の長さａは例えば２２ｎｍ程度であり、ゲート長方向の長さｂは例えば３５０ｎｍ程度であり、高さ（厚さ）ｃは例えば６５ｎｍ程度である。また、各フィン型半導体領域１３ａ〜１３ｄは絶縁層１２上においてゲート幅方向にピッチｄ（例えば３０ｎｍ程度）で並ぶように配置される。
【００７４】
次に、図４（ａ）に示すように、フィン型半導体領域１３ａ〜１３ｄのそれぞれの表面上に、例えばシリコン酸窒化膜からなる厚さ３ｎｍのゲート絶縁膜１４ａ〜１４ｄを形成した後、図４（ｂ）に示すように、支持基板１１上の全面に亘って、例えば厚さ６０ｎｍのポリシリコン膜１５Ａを形成する。
【００７５】
次に、図４（ｃ）に示すように、ポリシリコン膜１５Ａ上に、ゲート電極形成領域及びその両側（ゲート長方向の両側）の不純物阻止部形成領域（突き出し部形成領域）を覆うレジストパターン４２を例えばダブルパターニング技術を用いて形成する。ここで、レジストパターン４２において、フィン型半導体領域１３ａ〜１３ｄの上面上に位置する部分のゲート長方向の長さは、絶縁層１２の上方に位置する部分（フィン型半導体領域間に位置する部分）のゲート長方向の長さよりも大きい。
【００７６】
次に、図５（ａ）に示すように、レジストパターン４２をマスクとして、ポリシリコン膜１５Ａに対してエッチングを行って、フィン型半導体領域１３ａ〜１３ｄの上面上に突き出し部１５ａを有するゲート電極１５を形成する。このとき、突き出し部１５ａを含むゲート電極１５に覆われていないゲート絶縁膜１４ａ〜１４ｄもエッチングにより除去される。尚、フィン型半導体領域１３ａ〜１３ｄの上面上において、ゲート電極１５（突き出し部１５ａを含む）のゲート長方向の長さは４８ｎｍ程度であり、フィン型半導体領域１３ａ〜１３ｄの側面上において、ゲート電極１５（突き出し部１５ａを含まない）のゲート長方向の長さは３８ｎｍ程度である。また、突き出し部１５ａのゲート幅方向の長さは、各フィン型半導体領域１３ａ〜１３ｄのゲート幅方向の長さａ（２２ｎｍ程度）よりも小さい１８ｎｍ程度であり、突き出し部１５ａのゲート長方向の突き出し長さは５ｎｍ程度である。その後、図５（ｂ）に示すように、レジストパターン４２を除去する。
【００７７】
次に、図示は省略しているが、ゲート電極１５をマスクとして、フィン型半導体領域１３ａ〜１３ｄに対して、例えばプラズマドーピング時の圧力を０．６Ｐａ以下に設定したプラズマドーピング条件でｐ型不純物をドーピングする。これにより、フィン型半導体領域１３ａ〜１３ｄにおけるゲート電極１５の両側にｐ型のエクステンション領域１７（図１（ａ）〜（ｅ）参照）が形成される。本実施形態では、前述のように、プラズマドーピング時の圧力を０．６Ｐａ以下に設定したプラズマドーピング条件を用いることにより、フィン型半導体領域１３ａ〜１３ｄの側部の注入ドーズ量を、フィン型半導体領域１３ａ〜１３ｄの上部の注入ドーズ量の８０％以上にすることができる。具体的なプラズマドーピング条件は、例えば、原料ガスがＨｅ（ヘリウム）で希釈したＢ2 Ｈ6 （ジボラン）であり、原料ガス中でのＢ2 Ｈ6 濃度が０．５質量％であり、原料ガスの総流量が１００ｃｍ3 ／分（標準状態）であり、チャンバー内圧力が０．３５Ｐａであり、ソースパワー（プラズマ生成用高周波電力）が５００Ｗであり、バイアス電圧（Ｖｐｐ）が２５０Ｖであり、基板温度が３０℃であり、プラズマドーピング時間が６０秒である。その後、図示は省略しているが、ゲート電極１５をマスクとして、フィン型半導体領域１３ａ〜１３ｄに不純物をイオン注入して、ｎ型ポケット領域を形成する。
【００７８】
次に、図示は省略しているが、支持基板１１上の全面に亘って、例えば厚さ６０ｎｍの絶縁膜を形成した後、異方性ドライエッチングを用いて当該絶縁膜をエッチバックすることにより、ゲート電極１５（突き出し部１５ａを含む）の側面上に絶縁性サイドウォールスペーサ１６（図１（ａ）〜（ｅ）参照）を形成する。その後、図示は省略しているが、ゲート電極１５及び絶縁性サイドウォールスペーサ１６をマスクとして、フィン型半導体領域１３ａ〜１３ｄに対して、例えばプラズマドーピング時の圧力を０．６Ｐａ以下に設定したプラズマドーピング条件でｐ型不純物を例えば６０秒間ドーピングする。これにより、フィン型半導体領域１３ａ〜１３ｄにおけるゲート電極１５から見て絶縁性サイドウォールスペーサ１６の両側にｐ型のソース・ドレイン領域２７（図１（ａ）〜（ｅ）参照）が形成される。本実施形態では、前述のように、プラズマドーピング時の圧力を０．６Ｐａ以下に設定したプラズマドーピング条件を用いることにより、フィン型半導体領域１３ａ〜１３ｄの側部の注入ドーズ量を、フィン型半導体領域１３ａ〜１３ｄの上部の注入ドーズ量の８０％以上にすることができる。
【００７９】
尚、エクステンション領域１７を形成するためにフィン型半導体領域１３ａ〜１３ｄに注入した不純物を電気的に活性化するアニール工程については、例えば、絶縁性サイドウォールスペーサ１６を形成した後、ソース・ドレイン領域２７を形成するための不純物注入の前に実施してもよいし、或いは、当該不純物注入の後に実施してもよい。尚、前者の場合には、ソース・ドレイン領域２７を形成するための不純物注入を実施した後に、当該注入不純物を電気的に活性化するアニール工程を別途実施する。
【００８０】
本実施形態の製造方法の特徴は、図４（ｃ）に示す工程でゲート電極形成領域及びその両側の突き出し部形成領域を覆うレジストパターン４２を形成することにより、フィン型半導体領域１３ａ〜１３ｄの上面上に、不純物阻止部となる突き出し部１５ａを有するゲート電極１５を形成することである。言い換えると、フィン型半導体領域１３ａ〜１３ｄの上面上でのゲート電極１５のゲート長方向の長さを、フィン型半導体領域１３ａ〜１３ｄの側面上でのゲート電極１５のゲート長方向の長さよりも長くしたことである。これにより、前述のように、フィン型半導体領域１３ａ〜１３ｄの上部中央においても、フィン型半導体領域１３ａ〜１３ｄの上部コーナーや両側部においても、ソース側及びドレイン側の２つのエクステンション領域１７間の距離を同程度にすることができるため、フィン型半導体領域１３ａ〜１３ｄのゲート幅方向の長さが小さくなった場合にもリーク電流の発生等の特性劣化を防止することができる。
【００８１】
尚、本実施形態において、エクステンション領域１７やソース・ドレイン領域２７を形成するための不純物注入工程において、フィン型半導体領域１３ａ〜１３ｄの側部の注入ドーズ量を、フィン型半導体領域１３ａ〜１３ｄの上部の注入ドーズ量の５０％以上（より好ましくは８０％以上）にすることが好ましい。このようにすると、フィン型半導体領域１３ａ〜１３ｄの側部に形成されたエクステンション領域１７やソース・ドレイン領域２７の比抵抗（比抵抗に代えてシート抵抗又は拡がり抵抗でもよい：以下同じ）を、フィン型半導体領域１３ａ〜１３ｄの上部に形成されたエクステンション領域１７やソース・ドレイン領域２７の比抵抗の２倍以下（８０％以上の場合には１．２５倍以下）にすることができる。従って、フィン型半導体領域１３ａ〜１３ｄのゲート幅方向の長さがフィン型半導体領域１３ａ〜１３ｄの高さよりも小さいフィン型ＦＥＴにおいて、つまり、フィン型半導体領域側部に形成される不純物領域のトランジスタ特性に対する影響が大きいフィン型ＦＥＴにおいて、優れたトランジスタ特性を得ることができる。
【００８２】
また、本実施形態において、ｎ型のフィン型半導体領域１３ａ〜１３ｄにｐ型不純物をプラズマドーピングしてｐ型のエクステンション領域１７及びｐ型のソース・ドレイン領域２７（つまりｐ型のＭＩＳ（metal insulator semiconductor ）ＦＥＴ）を形成したが、これに代えて、ｐ型のフィン型半導体領域にｎ型不純物をドーピングしてｎ型のエクステンション領域及びｎ型のソース・ドレイン領域（つまりｎ型のＭＩＳＦＥＴ）を形成してもよい。
【００８３】
また、本実施形態において、エクステンション領域１７やソース・ドレイン領域２７を形成するためのプラズマドーピングにおける注入ドーズ量を大きくするために、圧力以外の他のパラメータ、例えば、ガス濃度、ソースパワー又はバイアスパワー等を調節してもよいことは言うまでもない。
【００８４】
また、本実施形態において、プラズマドーピングの原料ガスとして、Ｈｅで希釈したＢ2 Ｈ6 を用いたが、原料ガスは、フィン型半導体領域に注入される不純物を含むガスであれば、特に限定されるものではない。例えば、Ｂ2 Ｈ6 に代えて、ボロン原子を含む他の分子（例えばＢＦ3 ）、若しくはボロン原子と水素原子とからなる他の分子を用いてもよいし、又はＡｓＨ4 若しくはＰＨ3 等を用いてもよい。また、不純物を含むガスをＨｅ等の希ガスによって希釈してもよいし、希釈しなくてもよい。但し、本実施形態のように、プラズマドーピングの原料ガスとして、Ｈｅで希釈したＢ2 Ｈ6 を用いる場合、原料ガス中のＢ2 Ｈ6 の質量濃度は０．０１％以上で且つ１％以下であることが好ましい。このようにすると、シリコン中にボロンを導入しやすくなるのでより望ましい。具体的には、Ｂ2 Ｈ6 ガス濃度が０．０１％以下であると、十分な量のボロンが導入されにくくなり、逆に、Ｂ2 Ｈ6 ガス濃度が１％以上になると、基板表面にボロンを含む堆積物が付着しやすくなる。
【００８５】
［本発明のメカニズム］
以下、本発明の不純物阻止部（第１の実施形態ではゲート電極１５の突き出し部１５ａ）によって前述の効果が得られるメカニズムについて、図面を参照しながら説明する。図６（ａ）及び（ｂ）は、本実施形態の製造方法におけるエクステンション領域を形成するための不純物注入工程を示す概念図であり、図６（ａ）は図５（ｂ）のＡ−Ａ線の断面構成に対応し、図６（ｂ）は図５（ｂ）のＢ−Ｂ線の断面構成に対応する。
【００８６】
まず、図６（ａ）に示すように、エクステンション領域を形成するための不純物注入を実施する時点（絶縁性サイドウォールスペーサ１６の形成前の時点）で、ゲート電極１５（突き出し部１５ａを含む）に覆われていないフィン型半導体領域１３ａ〜１３ｄの上面及び側面は露出している。このようなフィン型半導体領域１３ａ〜１３ｄに対して、ｐ型不純物をプラズマドーピング法を用いて注入すると、フィン型半導体領域１３ａ〜１３ｄの上部には不純物領域５０ａが形成されると共にフィン型半導体領域１３ａ〜１３ｄの側部には不純物領域５０ｂが形成される。ここで、不純物領域５０ａは、注入イオン１８ａと吸着種（ガス分子やラジカル等の中性種）１８ｂとスパッタリングによってフィン型半導体領域１３ａ〜１３ｄを離脱する不純物１８ｃ（以下、離脱不純物１８ｃと称する）とのバランスによって決まる注入ドーズ量を持つ。また、不純物領域５０ｂは、主として吸着種（ガス分子やラジカル等の中性種）１８ｂによって決まる注入ドーズ量を持つ。尚、フィン型半導体領域１３ａ〜１３ｄの側面に対して斜めに入射するイオンも存在するため、不純物領域５０ｂの注入ドーズ量に影響する注入イオン１８ａや離脱不純物１８ｃも存在するが、吸着種１８ｂと比べると、注入イオン１８ａや離脱不純物１８ｃの影響は非常に小さいので、フィン型半導体領域１３ａ〜１３ｄの側面においては吸着種１８ｂによるドーピングが支配的になる。すなわち、フィン型半導体領域１３ａ〜１３ｄの上部にドーピングされる注入イオン１８ａの数及びフィン型半導体領域１３ａ〜１３ｄの上部からスパッタリングによって離脱する離脱不純物１８ｃの数と比べて、フィン型半導体領域１３ａ〜１３ｄの側部にドーピングされる注入イオン１８ａの数及びフィン型半導体領域１３ａ〜１３ｄの側部からスパッタリングによって離脱する離脱不純物１８ｃの数は圧倒的に少ない。
【００８７】
以上に説明したように、フィン型半導体領域１３ａ〜１３ｄの上部及び側部におけるドーピングの違いは、フィン型半導体領域１３ａ〜１３ｄの上部においては、注入イオン１８ａの影響と離脱不純物１８ｃの影響とが大きいのに対して、フィン型半導体領域１３ａ〜１３ｄの側部においてはこれらの影響が極めて小さいことに起因する。ここで、スパッタリングによってフィン型半導体領域１３ａ〜１３ｄを離脱する離脱不純物１８ｃの量も、注入イオン１８ａの量や注入エネルギーによって影響される。すなわち、フィン型半導体領域１３ａ〜１３ｄの上部及び側部におけるドーピングの根本的な違いは、フィン型半導体領域１３ａ〜１３ｄの上面に照射される注入イオン１８ａの量と、フィン型半導体領域１３ａ〜１３ｄの側面に照射される注入イオン１８ａの量とが圧倒的に違うことに起因する。言い換えると、フィン型半導体領域１３ａ〜１３ｄの上面に照射される注入イオン１８ａの量が、フィン型半導体領域１３ａ〜１３ｄの側面に照射される注入イオン１８ａの量と比べて圧倒的に多いことに起因して、フィン型半導体領域１３ａ〜１３ｄの上部及び側部におけるドーピングの違いが生じる。
【００８８】
従って、フィン型半導体領域１３ａ〜１３ｄの上面に照射される注入イオン１８ａの量を極めて少なくすることによって、前述のフィン型半導体領域１３ａ〜１３ｄの上部及び側部におけるドーピングの根本的な違いをほとんど解消することができる。すなわち、フィン型半導体領域１３ａ〜１３ｄの上面に照射される注入イオン１８ａの量を極めて少なくすると、フィン型半導体領域１３ａ〜１３ｄの上部に注入される注入イオン１８ａの量が極めて少なくなると同時に、当該上部から離脱する離脱不純物１８ｃの量も極めて少なくなる。それにより、フィン型半導体領域１３ａ〜１３ｄの上部においては、注入ドーズ量に対する注入イオン１８ａの影響が注入ドーズ量に対する吸着種１８ｂの影響と比べて相対的に小さくなるので、吸着種１８ｂによるドーピングが注入ドーズ量に影響を与える主要因になる。一方、フィン型半導体領域１３ａ〜１３ｄの側部においては、もともと、吸着種１８ｂによるドーピングが支配的である。この結果、フィン型半導体領域１３ａ〜１３ｄの上部においても側部おいても、その注入ドーズ量が吸着種１８ｂによるドーピングの量によってほぼ決定される状況となる。吸着種１８ｂによるドーピングの量は、電界の影響を受けないランダムな運動方向を有する中性種（ガス分子やラジカル等）の吸着によって決まる量であるから、フィン型半導体領域１３ａ〜１３ｄの上部においても側部においても同程度となる。これにより、不純物領域５０ａの注入ドーズ量と不純物領域５０ｂの注入ドーズ量とを等しくすることができる。
【００８９】
一方、図６（ｂ）に示すように、エクステンション領域を形成するための不純物注入を実施する時点（絶縁性サイドウォールスペーサ１６の形成前の時点）で、ゲート電極１５の突き出し部１５ａが形成されている箇所のフィン型半導体領域１３ａ〜１３ｄにおいては、上面は当該突き出し部１５ａによって覆われている一方、側面は露出している。このようなフィン型半導体領域１３ａ〜１３ｄに対して、ｐ型不純物をプラズマドーピング法を用いて注入すると、フィン型半導体領域１３ａ〜１３ｄの上部には、不純物が注入されることも吸着することもないので、不純物領域は形成されない。一方、フィン型半導体領域１３ａ〜１３ｄの側部には、主として吸着種（ガス分子やラジカル等の中性種）１８ｂによって決まる注入ドーズ量を持つ不純物領域５０ｂ（図６（ａ）に示す第２の不純物領域５０ｂに相当）が形成される。
【００９０】
次に、エクステンション領域１７を形成するためにフィン型半導体領域１３ａ〜１３ｄに注入された不純物がアニール工程でどのように拡散するかを、フィン型半導体領域１３ｂに着目してアニール前後の不純物分布を比較しながら説明する。図７は、図５（ｂ）に示す構造のうちフィン型半導体領域１３ｂとその上に形成されたゲート絶縁膜１４ｂ及びゲート電極１５とを抜粋して示す斜視図である。また、図８（ａ）は、図７のＡ−Ａ線の断面構成におけるアニール工程実施前の不純物分布を示す図であり、図８（ｂ）は、図７のＢ−Ｂ線の断面構成におけるアニール工程実施前の不純物分布を示す図であり、図８（ｃ）は、図７のＣ−Ｃ線の断面構成におけるアニール工程実施前の不純物分布を示す図である。また、図９（ａ）は、図７のＡ−Ａ線の断面構成におけるアニール工程実施後の不純物分布を示す図であり、図９（ｂ）は、図７のＢ−Ｂ線の断面構成におけるアニール工程実施後の不純物分布を示す図であり、図９（ｃ）は、図７のＣ−Ｃ線の断面構成におけるアニール工程実施後の不純物分布を示す図である。
【００９１】
まず、図７のＡ−Ａ線の断面構成におけるアニール工程前後の不純物分布について説明する。図８（ａ）に示すように、アニール工程実施前における図７のＡ−Ａ線の断面構成（ゲート電極１５（突き出し部１５ａを含む）に覆われていないフィン型半導体領域１３ｂの断面構成）においては、上部に不純物領域５０ａが形成されており、左側部に不純物領域５０ｂｌが形成されており、右側部に不純物領域５０ｂｒが形成されている。ここで。不純物領域５０ａ、５０ｂｌ、５０ｂｒのそれぞれの注入ドーズ量はほぼ同等であるものとする。このようなフィン型半導体領域１３ｂに対してアニール工程を実施すると、図８（ａ）に示す不純物領域５０ａ、５０ｂｌ、５０ｂｒ中の不純物がそれぞれより広範囲に拡散して、図９（ａ）に示すように、エクステンション領域１７が形成される。ここで、フィン型半導体領域１３ｂの上部中央におけるもともと不純物領域５０ａであった部分１７ａに注目すると、当該部分１７ａには、アニール工程実施前に既に不純物が高濃度で注入されていたところ、アニールによってフィン型半導体領域１３ｂの左側部の不純物領域５０ｂｌ及び右側部の不純物領域５０ｂｒからも不純物が拡散してくるので、当該部分１７ａに不純物が集中してしまうことになる。また、アニール時には高濃度に不純物が導入されている部分から低濃度に不純物が導入されている部分へと不純物の拡散が生じる。従って、図９（ａ）に示す断面構成において最も不純物濃度が高くなる部分はフィン型半導体領域１３ｂの上部中央のもともと不純物領域５０ａであった部分１７ａであり、また、当該部分１７ａから、不純物濃度が最も低い部分であるゲート電極１５下側のフィン型半導体領域１３ｂへと拡散しようとする不純物の量が最も多くなる。すなわち、ゲート電極１５の下側に入り込むように拡散する不純物の拡散源として、最も多くの不純物を供給する箇所は、もともと不純物領域５０ａであった部分である。尚、図９（ａ）に示すように、フィン型半導体領域１３ｂの左側部１７ｂには、図８（ａ）に示す不純物領域５０ｂｌ中の不純物が拡散した不純物領域が形成され、フィン型半導体領域１３ｂの右側部１７ｃには、図８（ａ）に示す不純物領域５０ｂｒ中の不純物が拡散した不純物領域が形成され、フィン型半導体領域１３ｂの中央部１７ｆには、図８（ａ）に示す不純物領域５０ｂｌ及び５０ｂｒ中の不純物が拡散した不純物領域が形成され、フィン型半導体領域１３ｂの上部左側コーナー１７ｄには、図８（ａ）に示す不純物領域５０ａ及び５０ｂｌ中の不純物が拡散した不純物領域が形成され、フィン型半導体領域１３ｂの上部右側コーナー１７ｅには、図８（ａ）に示す不純物領域５０ａ及び５０ｂｒ中の不純物が拡散した不純物領域が形成されるが、これらの不純物領域の不純物濃度はいずれも、フィン型半導体領域１３ｂの上部中央（部分１７ａ）の不純物濃度よりも低い。
【００９２】
図１０は、半導体領域（シリコン領域）中にプラズマドーピングによってボロンを注入した場合における注入深さとボロン濃度との関係をＳＩＭＳによって調べた結果を示している。図１０に示すように、半導体領域の最表面における不純物濃度が最も高く、半導体領域の内部に入るに従って不純物濃度が低下する。従って、図８（ａ）に示す不純物領域５０ａの中でも、特に、フィン型半導体領域１３ｂの最表面（上面）に位置する部分は、アニール前において不純物濃度が最も高い部分である。また、前述のように、当該部分にアニールによってフィン型半導体領域１３ｂの左側部の不純物領域５０ｂｌ及び右側部の不純物領域５０ｂｒからも不純物が拡散してくるので、当該部分に不純物が集中してしまう。その結果、図８（ａ）に示す不純物領域５０ａの最表面は、ゲート電極１５の下側に入り込むように拡散する不純物の拡散源になりやすい。
【００９３】
しかしながら、本実施形態においては、図７に示すように、フィン型半導体領域１３ｂの上面上におけるゲート電極１５の両側に突き出し部１５ａが形成されている。すなわち、フィン型半導体領域１３ｂの上面上に形成されたゲート電極１５（突き出し部１５ａを含む）のゲート長方向の長さを、フィン型半導体領域１３ｂの側面上に形成されたゲート電極１５のゲート長方向の長さよりも長くしている。このため、フィン型半導体領域１３ｂの上面において図８（ａ）に示す断面構成のようにゲート電極１５に覆われていない部分（つまり不純物導入領域）を、突き出し部１５ａを除くゲート電極１５（フィン型半導体領域１３ｂの側面上に形成されたゲート電極１５）から離しておくことができる。このように、本実施形態においては、図８（ａ）に示す不純物領域５０ａの最表面が、ゲート電極１５の下側に入り込む不純物の拡散源になりやすいことを予見しておいて、この不純物が余分に拡散する長さだけ、不純物導入領域をゲート電極１５（突き出し部１５ａを除く）から離している。具体的には、第１の実施形態においては、ゲート電極１５の両側の各突き出し部１５ａにおけるゲート長方向の突き出し長さは５ｎｍ程度である。すなわち、フィン型半導体領域１３ｂの上面上に形成されたゲート電極１５（突き出し部１５ａを含む）のゲート長方向の長さは、フィン型半導体領域１３ｂの側面上に形成されたゲート電極１５のゲート長方向の長さと比べて１０ｎｍ（５ｎｍ×２）程度長い。従って、フィン型半導体領域１３ｂの上部中央のもともと不純物領域５０ａ（図８（ａ）参照）であった部分に、アニールによってフィン型半導体領域１３ｂの左側部の不純物領域５０ｂｌ及び右側部の不純物領域５０ｂｒからも不純物が拡散してきて、当該部分に不純物が集中してしまい、この不純物の集中が生じなかった場合と比べて、不純物のゲート電極１５下側への拡散長が５ｎｍ程度長くなったとしても、予め不純物導入領域をゲート電極１５（突き出し部１５ａを除く）から５ｎｍ程度離しているので、フィン型半導体領域１３ｂの上部中央におけるソース側及びドレイン側の２つのエクステンション領域１７間の距離を、フィン型半導体領域１３ｂの左側部及び右側部からの不純物の拡散及び集中のないフィン型半導体領域１３ｂの両側部におけるソース側及びドレイン側の２つのエクステンション領域１７間の距離と同等にすることができる。
【００９４】
次に、図７のＢ−Ｂ線の断面構成におけるアニール工程前後の不純物分布について説明する。図８（ｂ）に示すように、アニール工程実施前における図７のＢ−Ｂ線の断面構成（ゲート電極１５の突き出し部１５ａが形成されているフィン型半導体領域１３ｂの断面構成）においては、上部には不純物領域が形成されていない一方、左側部には不純物領域５０ｂｌが形成されており、右側部には不純物領域５０ｂｒが形成されている。ここで、不純物領域５０ｂｌ、５０ｂｒのそれぞれの注入ドーズ量は、図８（ａ）に示す不純物領域５０ａの注入ドーズ量とほぼ同等であるものとする。このようなフィン型半導体領域１３ｂに対してアニール工程を実施すると、図８（ｂ）に示す不純物領域５０ｂｌ、５０ｂｒ中の不純物がそれぞれより広範囲に拡散して、図９（ｂ）に示すように、エクステンション領域１７が形成される。このとき、図示は省略しているが、突き出し部１５ａに隣接するフィン型半導体領域１３ｂ上部の不純物領域５０ａ（図８（ａ）参照）からもアニールによって突き出し部１５ａの下側に不純物が拡散してくる結果、フィン型半導体領域１３ｂ上部に形成されるエクステンション領域１７の不純物濃度と、フィン型半導体領域１３ｂ側部に形成されるエクステンション領域１７の不純物濃度とはほぼ同等になる。
【００９５】
尚、フィン型半導体領域１３ｂの中央部１７ｈには、図８（ｂ）に示す不純物領域５０ｂｌ、５０ｂｒ中の不純物がアニールによって拡散してきて集中するが、フィン型半導体領域１３ｂの中央部１７ｈは、半導体（シリコン）表面から内部に入った部分であり、アニール前においては不純物濃度が極めて小さい。従って、アニール前に既に不純物が高濃度で注入されていた部分に、アニールによる拡散によって不純物がさらに集中してしまうという現象はフィン型半導体領域１３ｂの中央部１７ｈでは起こらない。ここで、フィン型半導体領域の側部のような平坦ではない半導体領域の不純物濃度の深さプロファイルをＳＩＭＳによって測定することはできないものの、前述のように、フィン型半導体領域の側部への不純物注入においてはフィン型半導体領域の上部への不純物注入と比較して吸着種によるドーピングが支配的であることから、例えば図１０に示す不純物濃度の深さプロファイル（平坦な半導体領域における不純物濃度の深さプロファイル）と同様に、フィン型半導体領域の側部においても、表面側の不純物濃度と比べて、内部側の不純物濃度は低いと推測できる。例えば、第１の実施形態では、フィン型半導体領域１３ｂの幅（ゲート幅方向の長さ）は２２ｎｍであるから、フィン型半導体領域１３ｂの中央は半導体（シリコン）表面から深さ１１ｎｍの箇所になるが、図１０に示す不純物濃度の深さプロファイルを参照すると、最表面（深さ０ｎｍ）で約１×１０23ｃｍ-3である不純物濃度が、深さ１１ｎｍでは１×１０19ｃｍ-3以下まで、つまり４桁以上も低下している。
【００９６】
従って、図９（ｂ）に示すフィン型半導体領域１３ｂの中央部１７ｈには、アニール時の拡散によって不純物が集まってくるものの、フィン型半導体領域１３ｂの中央部１７ｈはアニール前には両側部の不純物領域５０ｂｌ、５０ｂｒ（図８（ｂ）参照）の最表面と比較して４桁以上も不純物濃度が低かった部分であるので、アニールによってフィン型半導体領域１３ｂの中央部１７ｈに不純物が集まったとしても、不純物濃度が最も高い部分になることはない。すなわち、フィン型半導体領域１３ｂの上部及び両側部（合わせて部分１７ｇ）の不純物濃度と比較して、フィン型半導体領域１３ｂの中央部１７ｈの不純物濃度は低くなる。
【００９７】
また、図９（ｂ）に示すフィン型半導体領域１３ｂにおいて、不純物濃度が最も高く且つそれによりゲート電極１５（突き出し部１５ａを除く）の下側へ拡散する不純物の拡散源になるのは、不純物領域５０ｂｌ、５０ｂｒの最表面部分である。しかし、図９（ｂ）を参照して明らかなように、アニール前に不純物領域５０ｂｌ、５０ｂｒの最表面であった部分においては、アニール時の不純物の拡散によって、アニール前と比べて不純物がより集中する現象は生じないので、不純物領域５０ｂｌ、５０ｂｒの最表面部分からゲート電極１５（突き出し部１５ａを除く）の下側に不純物が過剰に入り込んでしまうという事態は起こらない。
【００９８】
以上に説明したように、図７のＡ−Ａ線の断面構成（ゲート電極１５（突き出し部１５ａを含む）に覆われていないフィン型半導体領域１３ｂの断面構成）においては、フィン型半導体領域１３ｂの上部中央の最表面付近が注入工程実施時点での不純物濃度が高いことに加えて、当該上部中央最表面にアニール時の拡散により不純物が集中しやすいことによって、当該上部中央最表面が、ゲート電極１５の下側に入り込む不純物を大量に供給する拡散源となるので、フィン型半導体領域１３ｂの上部中央からゲート電極１５の下側に拡散する不純物の拡散長が長くなる。
【００９９】
これに対して、図７のＢ−Ｂ線の断面構成（ゲート電極１５の突き出し部１５ａが形成されているフィン型半導体領域１３ｂの断面構成）においては、図７のＡ−Ａ線の断面構成に見られるような、アニール時に不純物が集中してしまう拡散源は存在しない。従って、図７のＢ−Ｂ線の断面構成においてゲート電極１５の下側への不純物の拡散長が最も長くなる箇所はフィン型半導体領域１３ｂの側部の最表面であるが、フィン型半導体領域１３ｂの側部からゲート電極１５の下側へ拡散する不純物の拡散長は、図７のＡ−Ａ線の断面構成においてフィン型半導体領域１３ｂの上部中央からゲート電極１５の下側へ拡散する不純物の拡散長よりも短い。
【０１００】
一方、図７のＡ−Ａ線の断面構成のような、フィン型半導体領域１３ｂがゲート電極１５によって覆われていない領域、つまり注入工程で不純物が導入される領域は、フィン型半導体領域１３ｂの側部と異なりフィン型半導体領域１３ｂの上部中央においては本発明の突き出し部１５ａによってゲート電極１５から離れたところに形成される。このため、フィン型半導体領域１３ｂの上部中央においても、フィン型半導体領域１３ｂの側部においても、ソース側及びドレイン側の２つのエクステンション領域間の距離を同程度にすることができる。
【０１０１】
最後に、図７のＣ−Ｃ線の断面構成におけるアニール工程前後の不純物分布について説明する。図８（ｃ）に示すように、アニール工程実施前における図７のＣ−Ｃ線の断面構成（ゲート長方向の断面構成）においては、フィン型半導体領域１３ｂの上部におけるゲート電極１５の両側に不純物領域５０ａ（図８（ａ）に示す不純物領域５０ａに相当）が形成されている。このとき、本発明の突き出し部１５ａによって不純物領域５０ａはゲート電極１５から離れたところに形成される。このようなフィン型半導体領域１３ｂに対してアニール工程を実施すると、図８（ｃ）に示す不純物領域５０ａ中の不純物が広範囲に拡散して、図９（ｃ）に示すように、エクステンション領域１７が形成される。このとき、図示は省略しているが、フィン型半導体領域１３ｂの両側部の不純物領域５０ｂｌ、５０ｂｒ（図８（ａ）、（ｃ）参照）からもアニールによってフィン型半導体領域１３ｂの中央部に不純物が拡散してくる結果、エクステンション領域１７はフィン型半導体領域１３ｂの高さ方向の全体に亘って形成される。また、本発明の突き出し部１５ａによって不純物領域５０ａはゲート電極１５から離れたところに形成されているため、当該不純物領域５０ａ中の不純物がアニール時に拡散してゲート電極１５（突き出し部１５ａを除く）の下側に入り込むことを抑制することができる。すなわち、ソース側及びドレイン側の２つのエクステンション領域１７間の距離が小さくなることを抑制できるので、フィン型半導体領域１３ｂのゲート幅方向の長さが小さくなった場合にもリーク電流の発生等の特性劣化を防止することができる。
【０１０２】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
【０１０３】
図１１（ａ）〜（ｅ）は、本発明の第２の実施形態に係る半導体装置、具体的には、フィン型ＦＥＴを有する半導体装置の構造を示す図であり、図１１（ａ）は平面図であり、図１１（ｂ）は図１１（ａ）におけるＡ−Ａ線の断面図であり、図１１（ｃ）は図１１（ａ）におけるＢ−Ｂ線の断面図であり、図１１（ｄ）は図１１（ａ）におけるＣ−Ｃ線の断面図であり、図１１（ｅ）は図１１（ａ）におけるＤ−Ｄ線の断面図である。尚、図１１（ａ）〜（ｅ）において、図１（ａ）〜（ｅ）に示す第１の実施形態と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
【０１０４】
本実施形態のフィン型ＦＥＴが第１の実施形態のフィン型ＦＥＴと異なっている点は、図１１（ａ）〜（ｅ）に示すように、第１の実施形態のゲート電極１５の突き出し部１５ａに代えて、ゲート電極材料以外の他の材料、例えば絶縁材料からなる不純物阻止部３０が形成されていることである。すなわち、本実施形態のゲート電極１５はゲート幅方向のいずれの箇所においても均一なゲート長を有している。尚、不純物阻止部３０はフィン型半導体領域１３ａ〜１３ｄ同士の間の領域には形成されていない。また、不純物阻止部３０のゲート幅方向の長さは、各フィン型半導体領域１３ａ〜１３ｄのゲート幅方向の長さａ（２２ｎｍ程度）よりも小さい１８ｎｍ程度である。また、ゲート電極１５のゲート長が３８ｎｍ程度であるのに対して、不純物阻止部３０のゲート長方向の突き出し長さは５ｎｍ程度である。また、不純物阻止部３０の厚さはゲート電極１５の厚さと同じ６０ｎｍ程度である。
【０１０５】
尚、フィン型半導体領域１３ａ〜１３ｄの上面上において、不純物阻止部３０の下にはゲート絶縁膜１４ａｕ〜１４ｄｕは形成されていない。一方、絶縁性サイドウォールスペーサ１６は不純物阻止部３０の側面上にも形成されている。
【０１０６】
以上に説明した本実施形態によると、フィン型半導体領域１３ａ〜１３ｄの上面上におけるゲート電極１５の両側に不純物阻止部３０が形成されている。このため、ドーピング時にフィン型半導体領域１３ａ〜１３ｄの上部中央に形成される不純物領域をゲート電極１５から離しておくことができるので、当該不純物領域中の不純物がアニール時に拡散してゲート電極１５の下側に入り込むことを抑制することができる。すなわち、アニール時の拡散によるフィン型半導体領域１３ａ〜１３ｄの上部中央での不純物の集中に起因して、ソース側及びドレイン側の２つのエクステンション領域１７間の距離がフィン型半導体領域１３ａ〜１３ｄの上部中央において短くなることを防止することができる。従って、フィン型半導体領域１３ａ〜１３ｄの上部中央においても、フィン型半導体領域１３ａ〜１３ｄの上部コーナーや両側部においても、ソース側及びドレイン側の２つのエクステンション領域１７間の距離を同程度にすることができるため、フィン型半導体領域１３ａ〜１３ｄのゲート幅方向の長さが小さくなった場合にもリーク電流の発生等の特性劣化を防止することができる。
【０１０７】
特に、本実施形態のように、ゲート電極１５のゲート長を４５ｎｍ以下に設定すると共にフィン型半導体領域１３ａ〜１３ｄにおいてゲート幅方向の長さよりも高さを大きくしてフィン型ＦＥＴ等の３次元デバイスを微細化する場合には、前述の特性劣化防止効果が顕著に発揮される。
【０１０８】
また、本実施形態においては、第１の実施形態と比べて、不純物阻止部３０の材料の堆積工程及び当該材料のパターニング工程が増えるものの、第１の実施形態のようにゲート電極１５に突き出し部１５ａを設けることに起因する特性劣化を防止することができる。
【０１０９】
尚、本実施形態において、不純物領域（エクステンション領域１７及びソース・ドレイン領域２７）の形成後に不純物阻止部３０を除去してもよい。
【０１１０】
また、日本特許出願２００８−１４０９０９（２００８年５月２９日出願）の開示内容（明細書、図面及び請求の範囲を含む）をそのまま参照することにより、ここで組み入れるものとする。
【産業上の利用可能性】
【０１１１】
本発明は、半導体装置に関し、特に、基板上にフィン形状の半導体領域を有する３次元構造の半導体装置において所望の特性を得る上で有用である。
【符号の説明】
【０１１２】
１１    支持基板
１２    絶縁層
１３ａ〜１３ｄ    フィン型半導体領域
１４ａ〜１４ｄ    ゲート絶縁膜
１５    ゲート電極
１５ａ    突き出し部
１５Ａ    ポリシリコン膜
１６    絶縁性サイドウォールスペーサ
１７    エクステンション領域
１７ａ    エクステンション領域の高濃度部分（フィン型半導体領域上部中央）
１７ｂ    エクステンション領域の他の部分（フィン型半導体領域左側部）
１７ｃ    エクステンション領域の他の部分（フィン型半導体領域右側部）
１７ｄ    エクステンション領域の他の部分（フィン型半導体領域上部左側コーナー）
１７ｅ    エクステンション領域の他の部分（フィン型半導体領域上部右側コーナー）
１７ｆ    エクステンション領域の他の部分（フィン型半導体領域中央部）
１７ｇ    エクステンション領域の高濃度部分（フィン型半導体領域上部及び両側部）
１７ｈ    エクステンション領域の他の部分（フィン型半導体領域中央部）
１８ａ  注入イオン
１８ｂ  吸着種
１８ｃ  離脱不純物
２７    ソース・ドレイン領域
３０    不純物阻止部
４１、４２    レジストパターン
５０ａ、５０ｂ    不純物領域
【図１】
0005554701.tif 000002
【図２】
0005554701.tif 000003
【図３】
0005554701.tif 000004
【図４】
0005554701.tif 000005
【図５】
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【図６】
0005554701.tif 000007
【図７】
0005554701.tif 000008
【図８】
0005554701.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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