(57)【特許請求の範囲】
【請求項１】
複数のワード線、前記複数のワード線に交差する複数のビット線、及び、前記複数のワード線と前記複数のビット線との交差部にそれぞれ設けられた複数のメモリセルを有するメモリセルアレイと、
対応するビット線の信号レベルをそれぞれ検知する複数のセンスアンプと、
前記複数のビット線における各ビット線信号が変化するタイミングの中から予め定められた順番のタイミングを選択するタイミング選択回路を有し、選択されたタイミングに基づいて、前記複数のセンスアンプを活性化する活性化タイミングを生成するタイミング生成回路と、を備える
ことを特徴とする半導体記憶装置。
【請求項２】
前記タイミング選択回路は、
複数組のグループに分けられた、前記複数のビット線信号が変化するタイミングの中から、グループ毎に、ある順番のタイミングを選択し、
１組以上のグループに分けられた、直前に選択された所定数のタイミングの中から、グループ毎に、ある順番のタイミングを選択することを、最終的に１つのタイミングが選択されるまで１回以上行い、
最終的に１つ選択されたタイミングが前記予め定められた順番のタイミングである、
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記タイミング選択回路は、
予めＸ（Ｘは２以上の整数）組のグループに分けられた、前記複数のビット線信号が変化するタイミングの中から、グループ毎に、Ｙ（Ｙは正の整数）番目に早いタイミングを選択する第１のタイミング選択回路と、
選択されたＸ個の前記Ｙ番目に早いタイミングの中から、Ｚ（ＺはＸ以下の正の整数）番目に早いタイミングを、前記予め定められた順番のタイミングとして選択する第２のタイミング選択回路と、を有し、
前記タイミング生成回路は、前記予め定められた順番のタイミングを前記活性化タイミングとして出力する
ことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記タイミング生成回路は、前記予め定められた順番のタイミングから前記ワード線の信号が変化したタイミングを減算し、その減算結果を整数倍し、その整数倍した結果を前記ワード線の信号が変化したタイミングに加算して、その加算結果を前記活性化タイミングとして出力するタイミング演算器を有する
ことを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項５】
前記タイミング選択回路は、
複数組のグループに分けられた、前記複数のビット線信号が変化するタイミングの中から、グループ毎に、ある順番のタイミングを選択し、
１組以上のグループに分けられた、直前に選択された所定数のタイミングの中から、グループ毎に、ある順番のタイミングを選択することを、最終的に１つのタイミングが選択されるまで１回以上行い、
最終的に１つ選択されたタイミングは第１の予め定められた順番のタイミングである、第３のタイミング選択回路と、
複数組のグループに分けられた、前記複数のビット線信号が変化するタイミングの中から、グループ毎に、ある順番のタイミングを選択し、
１組以上のグループに分けられた、直前に選択された所定数のタイミングの中から、グループ毎に、ある順番のタイミングを選択することを、最終的に１つのタイミングが選択されるまで１回以上行い、
最終的に１つ選択された、前記第１の予め定められた順番のタイミングより遅いタイミングは、第２の予め定められた順番のタイミングである、第４のタイミング選択回路と、を有し、
前記タイミング生成回路は、
前記第２の予め定められた順番のタイミングから前記第１の予め定められた順番のタイミングを減算し、その減算結果を整数倍し、その整数倍した結果を前記第１の予め定められた順番のタイミングに加算して、その加算結果を前記活性化タイミングとして出力するタイミング演算器をさらに有する
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
前記第３のタイミング選択回路は、
前記複数のビット線信号がＡ（Ａは２以上の整数）ずつ分けられて構成されたグループ毎に、前記グループにおける前記各ビット線信号が変化するタイミングの中からＢ（ＢはＡ未満の正の整数）番目に早いタイミングを選択し、Ｂ番目に早いタイミングが１つ選択されるまで、選択された複数のＢ番目に早いタイミングがＡずつ分けられて構成されたグループ毎に、Ｂ番目に早いタイミングを選択し、最終的に１つ選択されたＢ番目に早いタイミングが前記第１の予め定められた順番のタイミングであり、
前記第４のタイミング選択回路は、
前記複数のビット線信号がＡずつ分けられて構成されたグループ毎に、前記グループにおける前記各ビット線信号が変化するタイミングの中からＣ（ＣはＢより大きくＡ以下の整数）番目に早いタイミングを選択し、Ｃ番目に早いタイミングが１つ選択されるまで、選択された複数のＣ番目に早いタイミングがＡずつ分けられて構成されたグループ毎に、Ｃ番目に早いタイミングを選択し、最終的に１つ選択されたＣ番目に早いタイミングが前記第２の予め定められた順番のタイミングである、
ことを特徴とする請求項５に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置において、スケーリングの進展によりトランジスタのランダムばらつきが増大すると、ビット線を充電／放電するセル電流のばらつきが顕著になる。セル電流がばらつくことにより、ワード線の電圧が上昇してから１組のビット線に所望の電位差が出るまでの遅延（ビット線遅延）もばらつく。通常、メモリ内ではセンスアンプの活性化タイミングあるいはそれに伴うワード線の非活性化タイミングはタイミングジェネレータで生成される。しかし、この方法では、一般にトランジスタのランダムばらつきによるタイミングのばらつきをうまくレプリケートする（再現する）ことはできない。従って、一番のワーストケースだと思われるタイミングを設定することによりファンクショナリティー（機能性）を保証している。しかし、この方法では不必要なタイミングマージンを取ることになり、動作周波数の低下や消費電力の増大の原因になっている。
【０００３】
また、この様なタイミングマージンの確保の仕方では、ランダムばらつきの変化や電源電圧の変動による最適タイミングの変動をうまくレプリケートすることが出来なかった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開昭６１−１３３７２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、適切なタイミングを生成できるタイミング生成回路を用いた半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態によれば、半導体記憶装置は、メモリセルアレイと、複数のセンスアンプと、タイミング生成回路と、を有する。前記メモリセルアレイは、複数のワード線、前記複数のワード線に交差する複数のビット線、及び、前記複数のワード線と前記複数のビット線との交差部にそれぞれ設けられた複数のメモリセルを有する。前記複数のセンスアンプは、対応するビット線の信号レベルをそれぞれ検知する。前記タイミング生成回路は、前記複数のビット線における各ビット線信号が変化するタイミングの中から予め定められた順番のタイミングを選択するタイミング選択回路を有し、選択されたタイミングに基づいて、前記複数のセンスアンプを活性化する活性化タイミングを生成する。
【図面の簡単な説明】
【０００７】
【図１】本発明の第１の実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
【図２】本発明の第１の実施形態に係るメモリセルの概略構成を示す回路図である。
【図３】本発明の第１の実施形態に係るセンスアンプの概略構成を示す回路図である。
【図４】本発明の第１の実施形態に係るビット線遅延の分布を示す図である。
【図５】本発明の第１の実施形態に係るタイミング生成回路の概略構成を示すブロック図である。
【図６】本発明の第１の実施形態に係る６４／６４タイミング選択回路の概略構成を示す回路図である。
【図７】本発明の第１の実施形態に係る３／４タイミング選択回路の概略構成を示す回路図である。
【図８】本発明の第１の実施形態に係るタイミング生成回路の動作原理を説明する図である。
【図９】本発明の第１の実施形態に係る半導体記憶装置の動作を説明する図である。
【図１０】半導体記憶装置の記憶容量が多く電源電圧が高い場合のビット線遅延の分布を示す図である。
【図１１】半導体記憶装置の記憶容量が多く電源電圧が低い場合のビット線遅延の分布を示す図である。
【図１２】本発明の第２の実施形態に係るタイミング生成回路の概略構成を示すブロック図である。
【図１３】本発明の第２の実施形態に係る信号入力回路の概略構成を示す回路図である。
【図１４】本発明の第２の実施形態に係るタイミング選択回路の概略構成を示すブロック図である。
【図１５】本発明の第２の実施形態に係る２／４タイミング選択回路の概略構成を示す回路図である。
【図１６】本発明の第２の実施形態に係る３／４タイミング選択回路の概略構成を示す回路図である。
【図１７】本発明の第２の実施形態に係るタイミングマルチプライヤーの概略構成を示すブロック図である。
【図１８】本発明の第２の実施形態に係るタイミング生成回路の動作を説明する図である。
【図１９】本発明の第２の実施形態の変形例に係るタイミング生成回路の概略構成を示すブロック図である。
【図２０】本発明の第２の実施形態の変形例に係るタイミングマルチプライヤーの概略構成を示すブロック図である。
【図２１】本発明の第２の実施形態の変形例に係るタイミング生成回路の動作を説明する図である。
【図２２】本発明の第１の実施形態に係る３／４タイミング選択回路の変形例の概略構成を示す回路図である。
【図２３】本発明の第２の実施形態に係る２／４タイミング選択回路の変形例の概略構成を示す回路図である。
【発明を実施するための形態】
【０００８】
以下に、図面を参照して本発明の実施形態について説明する。これらの実施形態は、本発明を限定するものではない。
【０００９】
（第１の実施形態）
本実施形態は、複数のビット線における各ビット線信号が変化するタイミングの中から予め定められた順番のタイミングを選択して、選択されたタイミングに基づいてセンスアンプを活性化することを特徴の１つとする。
【００１０】
図１は、本発明の第１の実施形態に係る半導体記憶装置の概略構成を示すブロック図である。なお、本実施形態の半導体記憶装置１は、ＳＲＡＭ（Static Random Access Memory）である。
【００１１】
図１に示すように、半導体記憶装置１は、タイミング生成回路１０と、メモリセルアレイ２０と、複数のセンスアンプ３０とを備える。
【００１２】
タイミング生成回路１０は、複数のビット線ｂｌｔ＜０＞〜ｂｌｔ＜２５５＞，ｂｌｃ＜０＞〜ｂｌｃ＜２５５＞における各ビット線信号が変化するタイミングの中から予め定められた順番のタイミングを選択し、選択されたタイミングに基づいて、複数のセンスアンプ３０を活性化する活性化タイミングを生成する。そして、タイミング生成回路１０は、生成された活性化タイミングで信号レベルが変化するセンスアンプイネーブル信号ＳＡＥを出力する。
【００１３】
換言すると、タイミング生成回路１０は、それぞれのタイミングが平均値に対してばらついた複数のビット線信号（タイミング信号）が入力され、それらタイミングの中から予め定められた順番のタイミングを選択し、選択されたタイミングに基づいて活性化タイミング（基準タイミング）を生成する。
【００１４】
メモリセルアレイ２０は、複数のメモリセル２１を有する。複数のメモリセル２１は、ロウ方向およびカラム方向にマトリックス状に配置されている。メモリセルアレイ２０には、メモリセル２１のロウ選択を行うワード線ＷＬ＜０＞〜ＷＬ＜ｍ＞（ｍは２以上の整数）が接続されている。また、メモリセルアレイ２０には、ビット線ｂｌｔ＜０＞〜ｂｌｔ＜２５５＞，ｂｌｃ＜０＞〜ｂｌｃ＜２５５＞が接続されている。
【００１５】
つまり、メモリセルアレイ２０は、複数のワード線ＷＬ＜０＞〜ＷＬ＜ｍ＞、複数のワード線に交差する複数のビット線ｂｌｔ＜０＞〜ｂｌｔ＜２５５＞，ｂｌｃ＜０＞〜ｂｌｃ＜２５５＞、及び、複数のワード線と複数のビット線との交差部にそれぞれ設けられた複数のメモリセル２１を有する。
【００１６】
複数のセンスアンプ３０は、タイミング生成回路１０からのセンスアンプイネーブル信号ＳＡＥにより活性化されると、対応するビット線ビット線ｂｌｔ＜０＞〜ｂｌｔ＜２５５＞，ｂｌｃ＜０＞〜ｂｌｃ＜２５５＞の信号レベルをそれぞれ検知する。
【００１７】
つまり、センスアンプ３０は、ビット線ｂｌｔ＜０＞〜ｂｌｔ＜２５５＞のうちの何れか一つのビット線と、ｂｌｃ＜０＞〜ｂｌｃ＜２５５＞のうちの何れか一つのビット線とにメモリセル２１から読み出された信号に基づいて、メモリセル２１に記憶されているデータを検知する。この検知するとは、所定の期間、メモリセル２１に記憶されているデータを増幅し、保持することである。尚、上記所定の期間は、センスアンプイネーブル信号ＳＡＥに応じて決まる。本実施形態では、センスアンプイネーブル信号ＳＡＥがハイレベルになるとセンスアンプ３０は検知を開始し、ローレベルになると検知を終了する。
【００１８】
図２は、本発明の第１の実施形態に係るメモリセルの概略構成を示す回路図である。
図２に示されるように、メモリセル２１は、一対の駆動トランジスタＤ１、Ｄ２と、一対の負荷トランジスタＬ１、Ｌ２と、一対の伝送トランジスタＦ１、Ｆ２とを有する。なお、負荷トランジスタＬ１、Ｌ２としては、ＰチャンネルＭＯＳ型電界効果トランジスタ（以下、ＰＭＯＳトランジスタと称す）、駆動トランジスタＤ１、Ｄ２および伝送トランジスタＦ１、Ｆ２としては、ＮチャンネルＭＯＳ型電界効果トランジスタ（以下、ＮＭＯＳトランジスタと称す）を用いることができる。負荷トランジスタＬ１とＬ２のソースには電源電圧ＶＤＤが接続される。駆動トランジスタＤ１とＤ２のソースにはグランド電圧ＶＳＳが接続される。
【００１９】
駆動トランジスタＤ１と負荷トランジスタＬ１とは互いに直列接続され、ＣＭＯＳインバータが構成される。駆動トランジスタＤ２と負荷トランジスタＬ２とは互いに直列接続され、ＣＭＯＳインバータが構成される。そして、これら一対のＣＭＯＳインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成される。そして、ワード線ＷＬ＜０＞〜ＷＬ＜ｍ＞のうちの何れか一つのワード線が、伝送トランジスタＦ１およびＦ２のゲートに接続される。以上のフリップフロップの構成に基づき、駆動トランジスタＤ１のドレインと負荷トランジスタＬ１のドレインとの接続点は記憶ノードｎを構成し、駆動トランジスタＤ２のドレインと負荷トランジスタＬ２のドレインとの接続点は記憶ノードｎｂを構成する。
【００２０】
また、ビット線ｂｌｔ＜０＞〜ｂｌｔ＜２５５＞のうちの何れか一つのビット線は、伝送トランジスタＦ１を介して、駆動トランジスタＤ２のゲート、負荷トランジスタＬ２のゲート、駆動トランジスタＤ１のドレインおよび負荷トランジスタＬ１のドレインに接続される。また、ビット線ｂｌｃ＜０＞〜ｂｌｃ＜２５５＞のうちの何れか一つのビット線は、伝送トランジスタＦ２を介して、駆動トランジスタＤ２のドレイン、負荷トランジスタＬ２のドレイン、駆動トランジスタＤ１のゲートおよび負荷トランジスタＬ１のゲートに接続される。
【００２１】
図示しないワード線駆動ドライバは、図示しないロウデコーダから出力された選択信号に応じて、ワード線ＷＬ＜０＞〜ＷＬ＜ｍ＞を個別に駆動する。この駆動するとは、所定値の電圧を出力することである。尚、このワード線駆動電圧は、電源電圧ＶＤＤよりも小さい場合や、電源電圧ＶＤＤよりも大きい場合でも用いることができる。
【００２２】
センスアンプ３０は、例えば、図３に示されるような構造を有する。すなわち、一対の駆動トランジスタＳＡ−Ｄ１およびＳＡ−Ｄ２、一対の負荷トランジスタＳＡ−Ｌ１およびＳＡ−Ｌ２、スイッチングトランジスタＳＡ−ＳＷ、並びに、一対の伝送トランジスタＳＡ−Ｔ１およびＳＡ−Ｔ２が設けられる。なお、負荷トランジスタＳＡ−Ｌ１およびＳＡ−Ｌ２、並びに、伝送トランジスタＳＡ−Ｔ１およびＳＡ−Ｔ２としてはＰＭＯＳトランジスタを用いることが出来る。駆動トランジスタＳＡ−Ｄ１およびＳＡ−Ｄ２、並びに、スイッチングトランジスタＳＡ−ＳＷとしては、ＮＭＯＳトランジスタを用いることができる。
【００２３】
負荷トランジスタＳＡ−Ｌ１のソースには電源電圧ＶＤＤが入力される。駆動トランジスタＳＡ−Ｄ１のドレインと負荷トランジスタＳＡ−Ｌ１のドレインとが接続される。駆動トランジスタＳＡ−Ｄ１のゲートと負荷トランジスタＳＡ−Ｌ１のゲートとが接続される。すなわち、駆動トランジスタＳＡ−Ｄ１と負荷トランジスタＳＡ−Ｌ１とが互いに直列接続されることでＣＭＯＳインバータが構成される。同様に、負荷トランジスタＳＡＬ２のソースには電源電圧ＶＤＤが入力される。駆動トランジスタＳＡ−Ｄ２のドレインと負荷トランジスタＳＡ−Ｌ２のドレインとが接続される。駆動トランジスタＳＡ−Ｄ２のゲートと負荷トランジスタＳＡ−Ｌ２のゲートとが接続される。すなわち、駆動トランジスタＳＡ−Ｄ２と負荷トランジスタＳＡ−Ｌ２とは互いに直列接続されることでＣＭＯＳインバータが構成されている。そして、これらの一対のＣＭＯＳインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成される。
【００２４】
以上のフリップフロップの構成に基づき、駆動トランジスタＳＡ−Ｄ１のドレインと負荷トランジスタＳＡ−Ｌ１のドレインとの接続点はノードｎｔ＜０＞〜ｎｔ＜２５５＞の何れかを構成し、駆動トランジスタＳＡ−Ｄ２のドレインと負荷トランジスタＳＡ−Ｌ２のドレインとの接続点はノードｎｃ＜０＞〜ｎｃ＜２５５＞の何れかを構成する。
【００２５】
また、駆動トランジスタＳＡ−Ｄ１のドレインと負荷トランジスタＳＡ−Ｌ１のドレインとの共通接続点、および、駆動トランジスタＳＡ−Ｄ２のゲートと負荷トランジスタＳＡ−Ｌ２のゲートの共通接続点は、伝送トランジスタＳＡ−Ｔ１を介してビット線ｂｌｔ＜０＞〜ｂｌｔ＜２５５＞のうちの何れか一つのビット線に接続される。同様に、駆動トランジスタＳＡ−Ｄ２のドレインと負荷トランジスタＳＡ−Ｌ２のドレインとの共通接続点、および、駆動トランジスタＳＡ−Ｄ１のゲートと負荷トランジスタＳＡ−Ｌ１のゲートとの共通接続点は、伝送トランジスタＳＡ−Ｔ２を介してビット線ｂｌｃ＜０＞〜ｂｌｃ＜２５５＞のうちの何れか一つのビット線に接続される。伝送トランジスタＳＡ−Ｔ１及びＳＡ−Ｔ２のゲートには、センスアンプイネーブル信号ＳＡＥが入力される。
【００２６】
また、駆動トランジスタＳＡ−Ｄ１のソース、および、駆動トランジスタＳＡ−Ｄ２のソースにはスイッチングトランジスタＳＡ−ＳＷのドレインが接続される。スイッチングトランジスタＳＡ−ＳＷのソースにはグランド電圧ＶＳＳが入力される。そして、スイッチングトランジスタＳＡ−ＳＷのゲートには、センスアンプイネーブル信号ＳＡＥが入力される。従って、センスアンプイネーブル信号ＳＡＥがグランドＶＳＳより高い電圧の場合に導通し（ハイイネーブル）、ビット線から入力された信号が増幅されて、保持される。
【００２７】
ここで、メモリセル２１の読み出し性能について説明する。
【００２８】
ワード線の電圧が上昇してから、メモリセル２１からビット線ｂｌｔ＜０＞〜ｂｌｔ＜２５５＞もしくはｂｌｃ＜０＞〜ｂｌｃ＜２５５＞に流れる電流がセル電流Ｉｃｅｌｌである。セル電流Ｉｃｅｌｌは、メモリセル２１に保持されているデータに応じて、伝送トランジスタＦ１を介してビット線ｂｌｔ＜０＞〜ｂｌｔ＜２５５＞に流れるか、もしくは、伝送トランジスタＦ２を介してビット線ｂｌｃ＜０＞〜ｂｌｃ＜２５５＞に流れるか、何れかを取りうる。ここでは、説明の簡略化のため、セル電流Ｉｃｅｌｌは、伝送トランジスタＦ１を介してビット線ｂｌｔ＜０＞〜ｂｌｔ＜２５５＞に流れる電流として説明する。メモリセル２１においては、駆動トランジスタＤ１のチャネル幅が伝送トランジスタＦ１のチャネル幅よりも大きいため、セル電流Ｉｃｅｌｌは伝送トランジスタＦ１のオン電流Ｉｏｎ−Ｆ１に依存する。
【００２９】
伝送トランジスタＦ１のオン電流Ｉｏｎ−Ｆ１は、伝送トランジスタＦ１の閾値Ｖｔｈに依存する。また、上記の閾値Ｖｔｈのばらつきは以下の式で表される。
σＶｔｈ＝Ａｖｔ／（Ｗ×Ｌ）１／２                （１）
Ａｖｔ  ：  トランジスタ固有の係数
Ｗ      ：  トランジスタのチャネル幅
Ｌ      ：  トランジスタのチャネル長
Ｗ×Ｌ  ：  トランジスタのチャネル面積
【００３０】
尚、Ａｖｔはデバイス固有の係数であり、例えば、デバイス製造のプロセスや酸化膜の膜厚等で決まる固定値である。さらに、同一プロセスで形成されたデバイスであれば、このＡｖｔは略同一である。例えば、１枚のウェハーで形成されたデバイスであれば、Ａｖｔは略同一と言える。
【００３１】
ここで、デバイスの微細化の進捗に伴い、式（１）に示されるＷやＬ（或いはチャネル面積）は小さくなる。例えば、転写等のデバイス製造上の精度の影響を受けやすくなるなど、ＷやＬの相対的なばらつきも大きくなる。従って、微細化の進捗に伴い、Ｖｔｈのばらつきが大きくなり、結果としてＩｏｎのばらつきも大きくなる。
【００３２】
このように、Ｖｔｈのばらつきにより、伝送トランジスタを流れる電流Ｉｏｎがばらつくので、ワード線の電圧が上昇してから１組のビット線に所定の電位差が現れるまでのビット線遅延は、メモリセル２１毎に異なる。
【００３３】
図４は、本発明の第１の実施形態に係るビット線遅延の分布を示す図である。図４（ａ）は、Ａｖｔが変化した場合のビット線遅延の分布を示す。図４（ｂ）は、電源電圧が変化した場合のビット線遅延の分布を示す。
【００３４】
図４（ａ），（ｂ）に示すように、Ａｖｔや電源電圧の変化に応じて、ビット線遅延の分布における平均値や標準偏差σが変化する。
【００３５】
本実施形態では、このビット線遅延の分布の形状が、例えば、正規分布等の形状であり、Ａｖｔ（ランダムばらつきの大きさ）や電源電圧等で変わらないことを仮定する。図４（ａ），（ｂ）に示すように、Ａｖｔや電源電圧等が変化しても、ビット線遅延の分布の形状はベル形状（bell shape）であるので、この仮定は、少なくとも近似としては正しいと考えられる。
【００３６】
次に、タイミング生成回路１０について詳しく説明する。本実施形態では、一例として、電源電圧ＶＤＤが６００ｍＶの時、１組のビット線信号に３００ｍＶの電位差が現れたビット線遅延の分布において、平均値から＋２．５σの位置における遅延時間のタイミングを選択する場合について説明する。ただし、この＋２．５σは、本実施形態の条件において最適な値であるに過ぎない。つまり、異なるＡｖｔや異なる電源電圧ＶＤＤなど、条件が変化すると、最適な値は、例えば＋２σ、＋１σなど、他の値に変化する。このような＋２．５σ以外の位置における遅延時間のタイミングを選択する場合、以下に説明するタイミング生成回路１０の回路構成を変更すれば良い。
【００３７】
図５は、本発明の第１の実施形態に係るタイミング生成回路の概略構成を示すブロック図である。
【００３８】
タイミング生成回路１０は、６４／６４タイミング選択回路（第１のタイミング選択回路）１１−１〜１１−４と、３／４タイミング選択回路（第２のタイミング選択回路）１２と、を有する。
【００３９】
６４／６４タイミング選択回路１１−１〜１１−４および３／４タイミング選択回路１２は、複数のビット線ｂｌｔ＜０＞〜ｂｌｔ＜２５５＞，ｂｌｃ＜０＞〜ｂｌｃ＜２５５＞における各ビット線信号が変化するタイミングの中から予め定められた順番（本実施形態では、平均値から＋２．５σの位置）のタイミングを選択するタイミング選択回路として機能する。
【００４０】
換言すると、６４／６４タイミング選択回路１１−１〜１１−４および３／４タイミング選択回路１２は、複数組のグループに分けられた、複数のビット線信号が変化するタイミングの中から、グループ毎に、ある順番のタイミングを選択し、１組以上のグループに分けられた、直前に選択された所定数のタイミングの中から、グループ毎に、ある順番のタイミングを選択することを、最終的に１つのタイミングが選択されるまで１回以上行い、最終的に１つ選択されたタイミングが上記予め定められた順番のタイミングであるタイミング選択回路として機能する。
【００４１】
６４／６４タイミング選択回路１１−１は、６４組のビット線ｂｌｔ＜０＞〜ｂｌｔ＜６３＞，ｂｌｃ＜０＞〜ｂｌｃ＜６３＞から入力された１２８のビット線信号のタイミングのうち、最も遅いタイミングを選択して、選択されたタイミングを有する信号ａ＜０＞を出力する。本実施形態では、１組のビット線信号に３００ｍＶの電位差が現れたタイミングを選択可能であるとする。この３００ｍＶとは、例えば、電源電圧ＶＤＤが６００ｍＶの場合の回路のしきい値に相当する。
【００４２】
６４／６４タイミング選択回路１１−２は、６４組のビット線ｂｌｔ＜６４＞〜ｂｌｔ＜１２７＞，ｂｌｃ＜６４＞〜ｂｌｃ＜１２７＞から入力された１２８のビット線信号のタイミングのうち、最も遅いタイミングを選択して、選択されたタイミングを有する信号ａ＜１＞を出力する。
【００４３】
６４／６４タイミング選択回路１１−３は、６４組のビット線ｂｌｔ＜１２８＞〜ｂｌｔ＜１９１＞，ｂｌｃ＜１２８＞〜ｂｌｃ＜１９１＞から入力された１２８のビット線信号のタイミングのうち、最も遅いタイミングを選択して、選択されたタイミングを有する信号ａ＜２＞を出力する。
【００４４】
６４／６４タイミング選択回路１１−４は、６４組のビット線ｂｌｔ＜１９２＞〜ｂｌｔ＜２５５＞，ｂｌｃ＜１９２＞〜ｂｌｃ＜２５５＞から入力された１２８のビット線信号のタイミングのうち、最も遅いタイミングを選択して、選択されたタイミングを有する信号ａ＜３＞を出力する。
【００４５】
３／４タイミング選択回路１２は、６４／６４タイミング選択回路１１−１〜１１−４からの４つの信号ａ＜０＞〜ａ＜３＞が変化するタイミングのうち、３番目に早いタイミングで、センスアンプイネーブル信号ＳＡＥを出力する。
【００４６】
つまり、６４／６４タイミング選択回路１１−１〜１１−４は、予めＸ（Ｘは２以上の整数、本実施形態ではＸは４）組のグループに分けられた、複数のビット線信号が変化するタイミングの中から、グループ毎に、Ｙ（Ｙは正の整数、本実施形態ではＹは６４）番目に早いタイミングを選択する。
【００４７】
また、３／４タイミング選択回路１２は、選択されたＸ個のＹ番目に早いタイミングの中から、Ｚ（ＺはＸ以下の正の整数、本実施形態ではＺは３）番目に早いタイミングを、予め定められた順番のタイミングとして選択する。
【００４８】
そして、タイミング生成回路１０は、予め定められた順番のタイミングを活性化タイミングとして、その活性化タイミングで信号レベルが変化するセンスアンプイネーブル信号ＳＡＥを出力する。
【００４９】
このようにして得られたセンスアンプイネーブル信号ＳＡＥは、１組のビット線信号に３００ｍＶの電位差が現れたビット線遅延の分布において、平均値から＋２．５σの位置における遅延時間のタイミングを有している。
【００５０】
このような選択アルゴリズムにより＋２．５σの位置における遅延時間が得られることは、数値計算により確認できる。
【００５１】
図６は、本発明の第１の実施形態に係る６４／６４タイミング選択回路の概略構成を示す回路図である。
【００５２】
６４／６４タイミング選択回路１１−１〜１１−４は同一の回路構成を有しているため、ここでは６４／６４タイミング選択回路１１−１について説明する。
【００５３】
６４／６４タイミング選択回路１１−１は、６４個のＡＮＤ回路１１ａと、３２個のＮＯＲ回路１１ｂと、１６個のＮＡＮＤ回路１１ｃと、８個のＮＯＲ回路１１ｄと、４個のＮＡＮＤ回路１１ｅと、２個のＮＯＲ回路１１ｆと、１個のＮＡＮＤ回路１１ｇとを有する。図６においては、説明を明確化するため、ＡＮＤ回路１１ａと、ＮＯＲ回路１１ｂと、ＮＡＮＤ回路１１ｃの一部の記載を省略している。
【００５４】
各ＡＮＤ回路１１ａの一方の入力端子には、対応するビット線ｂｌｔ＜０＞〜ｂｌｔ＜６３＞が接続され、他方の入力端子には、対応するビット線ｂｌｃ＜０＞〜ｂｌｃ＜６３＞が接続されている。
【００５５】
各ＮＯＲ回路１１ｂの２つの入力端子には、対応する２つのＡＮＤ回路１１ａの出力端子がそれぞれ接続されている。
各ＮＡＮＤ回路１１ｃの２つの入力端子には、対応する２つのＮＯＲ回路１１ｂの出力端子がそれぞれ接続されている。
【００５６】
各ＮＯＲ回路１１ｄの２つの入力端子には、対応する２つのＮＡＮＤ回路１１ｃの出力端子がそれぞれ接続されている。
各ＮＡＮＤ回路１１ｅの２つの入力端子には、対応する２つのＮＯＲ回路１１ｄの出力端子がそれぞれ接続されている。
【００５７】
各ＮＯＲ回路１１ｆの２つの入力端子には、対応する２つのＮＡＮＤ回路１１ｅの出力端子がそれぞれ接続されている。
ＮＡＮＤ回路１１ｇの２つの入力端子には、２つのＮＯＲ回路１１ｆの出力端子がそれぞれ接続され、出力端子から信号ａ＜０＞を出力する。
【００５８】
つまり、各ビット線ｂｌｔ＜０＞〜ｂｌｔ＜６３＞，ｂｌｃ＜０＞〜ｂｌｃ＜６３＞は、ＡＮＤ回路１１ａと、ＮＯＲ回路１１ｂと、ＮＡＮＤ回路１１ｃと、ＮＯＲ回路１１ｄと、ＮＡＮＤ回路１１ｅと、ＮＯＲ回路１１ｆとを介して、ＮＡＮＤ回路１１ｇの何れかの入力端子に接続されている。
【００５９】
各ＡＮＤ回路１１ａは、初期状態（電圧ＶＤＤ）にある１組のビット線信号の一方の電圧が低下して、３００ｍＶの電位差が発生した時に、出力信号をハイレベルからローレベルに変化させる。
【００６０】
各ＮＯＲ回路１１ｂは、入力された２つのＡＮＤ回路１１ａの出力信号がハイレベルからローレベルに変化するタイミングのうち、遅いタイミングで出力信号をローレベルからハイレベルに変化させる。
【００６１】
同様に、ＮＡＮＤ回路１１ｃと、ＮＯＲ回路１１ｄと、ＮＡＮＤ回路１１ｅと、ＮＯＲ回路１１ｆと、ＮＡＮＤ回路１１ｇとは、入力された２つの信号の論理が変化するタイミングのうち、遅いタイミングで出力信号を変化させる。
【００６２】
これにより、前述のように、６４／６４タイミング選択回路１１−１は、入力された１２８のビット線信号のタイミングのうち、最も遅いタイミングを選択して、選択されたタイミングで論理が変化する信号ａ＜０＞を出力する。
【００６３】
図７は、本発明の第１の実施形態に係る３／４タイミング選択回路の概略構成を示す回路図である。
【００６４】
ＰＭＯＳトランジスタＱ１，Ｑ２，Ｑ３は、電源電圧ＶＤＤと、インバータＩ１の入力端子との間に直列接続されている。ＰＭＯＳトランジスタＱ１，Ｑ２，Ｑ３のゲートには、それぞれ信号ａ＜０＞，ａ＜１＞，ａ＜２＞が入力される。
【００６５】
ＰＭＯＳトランジスタＱ４，Ｑ５，Ｑ６は、電源電圧ＶＤＤと、インバータＩ１の入力端子との間に直列接続されている。ＰＭＯＳトランジスタＱ４，Ｑ５，Ｑ６のゲートには、それぞれ信号ａ＜１＞，ａ＜２＞，ａ＜３＞が入力される。
【００６６】
ＰＭＯＳトランジスタＱ７，Ｑ８，Ｑ９は、電源電圧ＶＤＤと、インバータＩ１の入力端子との間に直列接続されている。ＰＭＯＳトランジスタＱ７，Ｑ８，Ｑ９のゲートには、それぞれ信号ａ＜２＞，ａ＜３＞，ａ＜０＞が入力される。
【００６７】
ＰＭＯＳトランジスタＱ１０，Ｑ１１，Ｑ１２は、電源電圧ＶＤＤと、インバータＩ１の入力端子との間に直列接続されている。ＰＭＯＳトランジスタＱ１０，Ｑ１１，Ｑ１２のゲートには、それぞれ信号ａ＜３＞，ａ＜０＞，ａ＜１＞が入力される。
【００６８】
インバータＩ１の出力端子はインバータＩ２の入力端子に接続されている。インバータＩ２は、出力端子からセンスアンプイネーブル信号ＳＡＥを出力する。
【００６９】
ＮＭＯＳトランジスタＱ１３は、ドレインがインバータＩ１の入力端子に接続され、ゲートがインバータＩ１の出力端子に接続され、ソースがグランド電圧ＶＳＳに接続されている。
ＮＭＯＳトランジスタＱ１４は、ドレインがインバータＩ１の入力端子に接続され、ゲートに信号ｄｉｓｃｈａｒｇｅが入力され、ソースがグランド電圧ＶＳＳに接続されている。
【００７０】
初期状態では、信号ａ＜０＞，ａ＜１＞，ａ＜２＞，ａ＜３＞と信号ｄｉｓｃｈａｒｇｅはハイレベルである。この時、ＮＭＯＳトランジスタＱ１４はオンしているので、インバータＩ１の入力端子の電圧はグランド電圧ＶＳＳとなっている。よって、ＮＭＯＳトランジスタＱ１３はオンしていると共に、センスアンプイネーブル信号ＳＡＥはローレベルである。
【００７１】
ここで、信号ｄｉｓｃｈａｒｇｅがローレベルになった後で、例えば、信号ａ＜０＞，ａ＜１＞，ａ＜２＞が順にハイレベルからローレベルになり、信号ａ＜３＞がハイレベルを維持している場合を考える。この時、信号ａ＜０＞，ａ＜１＞，ａ＜２＞が全てローレベルになったタイミングで、ＰＭＯＳトランジスタＱ１，Ｑ２，Ｑ３がオンするので、インバータＩ１の入力端子の電圧は電源電圧ＶＤＤとなる。よって、センスアンプイネーブル信号ＳＡＥはハイレベルになる。
【００７２】
これにより、前述のように、３／４タイミング選択回路１２は、４つの信号ａ＜０＞〜ａ＜３＞が変化するタイミングのうち、３番目に早いタイミングで、センスアンプイネーブル信号ＳＡＥを出力する。
【００７３】
図８は、本発明の第１の実施形態に係るタイミング生成回路の動作原理を説明する図である。
図８（ａ）は、ある選択されたロウにおいて、１組のビット線に１００ｍＶの電位差が現れるまでのビット線遅延の分布を示す図である。図８（ｂ）は、図８（ａ）と同一のロウにおいて、１組のビット線に３００ｍＶの電位差が現れるまでのビット線遅延の分布を示す図である。図８（ｃ），（ｄ）は、各ビット線電位と、ビット線遅延との関係を示す図である。
【００７４】
図８（ａ）に示すように、最適なセンスアンプイネーブル信号ＳＡＥのタイミングは、全ての組のビット線に、センスアンプ３０が検知可能な１００ｍＶ以上の電位差が現れたタイミングである。即ち、図８（ａ）の分布における遅い側の裾部分のタイミングが最適である。なお、このタイミングは、半導体記憶装置１全体のビット線遅延のワースト値となるタイミングである。
【００７５】
前述の様に、タイミング生成回路１０の６４／６４タイミング選択回路１１−１〜１１−４は、ビット線信号をＡＮＤ回路１１ａで受ける。これらのＡＮＤ回路１１ａは、論理を判定するために、２つの入力端子に３００ｍＶ以上の電位差が必要である。この条件における図８（ｂ）のビット線遅延の分布は、図８（ａ）のビット線遅延の分布より遅い方向に移動する。
【００７６】
ここで、図８（ｃ），（ｄ）から分かるように、ビット線の電圧とビット線遅延との関係は、ほぼ比例する。また、例えば、図８（ｂ）のビット線遅延の分布における平均値に対して＋２．５σに相当するビット線遅延は、図８（ａ）のビット線遅延の分布における半導体記憶装置１全体の最大のビット線遅延にほぼ相当する。
【００７７】
つまり、タイミング生成回路１０によってビット線遅延の分布における＋２．５σに相当するタイミングを選択すれば、そのタイミングはほぼ最適なセンスアンプイネーブル信号ＳＡＥのタイミングとなる。
【００７８】
Ａｖｔの変化や電源電圧の変動により、ビット線遅延の分布の形状及び位置が変化した場合であっても、タイミング生成回路１０によって＋２．５σに相当するタイミングを選択すれば、そのタイミングは、ほぼ最適なセンスアンプイネーブル信号ＳＡＥのタイミングとなる。
【００７９】
なお、本実施形態では、半導体記憶装置１の記憶容量は、ある選択されたロウのビット線遅延の分布の端が半導体記憶装置１全体のビット線遅延のワースト値の近くにあるような容量値であるとする。これにより、何れのロウが選択された場合であっても、その時の分布における＋２．５σのタイミングを選択すれば、半導体記憶装置１全体のビット線遅延のワースト値に近いタイミングが得られる。このような一例として、記憶容量が数Ｋｂｉｔ程度であり、これにより上記ワースト値が平均値から＋４σの位置にある場合が考えられる。
【００８０】
次に、図９を参照して半導体記憶装置１の読み出し時の動作を説明する。
図９は、本発明の第１の実施形態に係る半導体記憶装置の動作を説明する図である。
【００８１】
まず、ビット線ｂｌｔ＜０＞〜ｂｌｔ＜２５５＞，ｂｌｃ＜０＞〜ｂｌｃ＜２５５＞がプリチャージされる。そして、図示されないロウデコーダにてロウ選択が行われ、例えば、選択されたワード線ＷＬ＜０＞が駆動される。
【００８２】
ビット線ｂｌｔ＜０＞，ｂｌｃ＜０＞に接続されたメモリセル２１について説明する。ワード線ＷＬ＜０＞の電圧が時刻ｔ１において昇圧されると、メモリセル２１において、伝送トランジスタＦ１、Ｆ２が飽和領域に入り、記憶ノードｎ、ｎｂがビット線ｂｌｔ＜０＞，ｂｌｃ＜０＞と導通する。そして、記憶ノードｎ、ｎｂがビット線ｂｌｔ＜０＞，ｂｌｃ＜０＞と導通すると、記憶ノードｎ，ｎｂの電圧に応じてビット線ｂｌｔ＜０＞，ｂｌｃ＜０＞の電圧が変化し、選択されたメモリセル２１に記憶されたデータがセル電流Ｉｃｅｌｌとしてビット線ｂｌｔ＜０＞，ｂｌｃ＜０＞に流れる。記憶ノードｎの電圧が記憶ノードｎｂの電圧より高いとすると、時刻ｔ３において、ビット線ｂｌｃ＜０＞の電圧が初期状態（電圧ＶＤＤ）から１００ｍＶ低下して、センスアンプ３０において検知可能となる。この時刻ｔ１から時刻ｔ３までの時間が、このメモリセル２１のビット線遅延である。ここでは、このメモリセル２１のビット線遅延が、半導体記憶装置１の全てのビット線遅延の中で最も遅いものとする。
【００８３】
次に、ビット線ｂｌｔ＜２５５＞，ｂｌｃ＜２５５＞に接続されたメモリセル２１について説明する。ワード線ＷＬ＜０＞の電圧が時刻ｔ１において昇圧されると、メモリセル２１は上述の説明と同様に動作する。そして、記憶ノードｎの電圧が記憶ノードｎｂの電圧より高いとすると、時刻ｔ２において、ビット線ｂｌｃ＜２５５＞の電圧が初期状態から１００ｍＶ低下して、センスアンプ３０において検知可能となる。この時刻ｔ１から時刻ｔ２までの時間が、このメモリセル２１における１００ｍＶの電位差が現れるまでのビット線遅延である。また、時刻ｔ３において、ビット線ｂｌｃ＜２５５＞の電圧が初期状態から３００ｍＶ低下する。ここでは、このメモリセル２１における３００ｍＶの電位差が現れるまでのビット線遅延が、３００ｍＶの電位差が現れるまでのビット線遅延の分布（図８（ｂ））の中で、平均値から＋２．５σの位置における遅延時間に相当するものとする。
【００８４】
他のビット線に接続されたメモリセル２１についても同様に動作するので、説明を省略する。
【００８５】
タイミング生成回路１０は、前述した選択アルゴリズムに基づいて、３００ｍＶの電位差が現れるまでのビット線遅延の分布の中で、平均値から＋２．５σの位置におけるタイミングを選択する。つまり、この例ではビット線ｂｌｃ＜２５５＞のタイミングを選択して、時刻ｔ３においてセンスアンプイネーブル信号ＳＡＥをハイレベルに立ち上げる。前述したように、この時刻ｔ３において、最も遅いビット線遅延を有するビット線ｂｌｔ＜０＞，ｂｌｃ＜０＞についても、センスアンプ３０が検知可能な１００ｍＶの電位差が現れている。
【００８６】
センスアンプイネーブル信号ＳＡＥがハイレベルに立ち上がると、セル電流Ｉｃｅｌｌが各センスアンプ３０に流入すると共に各センスアンプ３０が動作し、これらのメモリセル２１から出力された電流を検知し、いわゆる検知動作を実行する。これにより、ビット線ｂｌｔ＜０＞に接続されたセンスアンプ３０のノードｎｔ＜０＞の電圧はＶＤＤから変化せず、ビット線ｂｌｃ＜０＞に接続されたノードｎｃ＜０＞の電圧はＶＳＳに変化する。また、ビット線ｂｌｔ＜２５５＞に接続されたセンスアンプ３０のノードｎｔ＜２５５＞の電圧はＶＤＤから変化せず、ビット線ｂｌｃ＜２５５＞に接続されたノードｎｃ＜２５５＞の電圧はＶＳＳに変化する。他のビット線に接続されたセンスアンプ３０についても同様である。
【００８７】
また、他のロウ（ワード線）が選択された場合も、以上の説明と同様に、タイミング生成回路１０は、その時の分布における平均値から＋２．５σの位置のタイミングを選択して、選択されたタイミングでセンスアンプ３０を活性化する。選択されたロウ毎に分布は若干変化するが、タイミング生成回路１０で選択されたタイミングは、以上で説明した時刻ｔ３とほぼ同じとなる。
即ち、全てのメモリセル２１から、最適なタイミングでデータを読み出すことができる。
【００８８】
このように、本実施形態によれば、複数のビット線における各ビット線信号が３００ｍV変化するタイミングの中から、平均値から＋２．５σの位置におけるタイミングを選択して、選択されたタイミングでセンスアンプ３０を活性化するようにしている。これにより、最も遅いビット線遅延を有するビット線にセンスアンプ３０が検知可能な電位差（１００ｍV）が現れるタイミングで、センスアンプ３０を活性化させることができる。
【００８９】
従って、ランダムばらつきの変化や電源電圧の変動によってビット線遅延の分布が変化した場合であっても、常に最適なタイミングでセンスアンプ３０を活性化できる。よって、不必要なタイミングマージンを取らずに、全てのメモリセル２１から適切にデータを読み出すことができる。これにより、半導体記憶装置１の動作周波数の低下や消費電力の増大を防ぐことができる。
【００９０】
つまり、半導体記憶装置１で現実に生じているビット線遅延の中で、最も遅いビット線遅延のタイミングにおいてセンスアンプ３０を活性化できる。
【００９１】
次に、第２の実施形態の説明に先立ち、半導体記憶装置１の記憶容量が第１の実施形態より多い場合について説明する。つまり、以下の例では、ロウの数（ワード線の数ｍ）が第１の実施形態より多い。この記憶容量は、ある選択されたロウのビット線遅延の分布の端が半導体記憶装置１全体のビット線遅延のワースト値から離れているような容量値であるとする。このような一例として、記憶容量が数百Ｍｂｉｔ程度であり、これにより上記ワースト値が平均値から＋６σの位置にある場合が考えられる。
【００９２】
まず、電源電圧ＶＤＤが第１の実施形態と同じ６００ｍＶである場合について説明する。
【００９３】
ある選択されたロウのビット線遅延の分布は、半導体記憶装置１の全てのビット線遅延の分布のごく一部を表している。従って、図１０（ａ）に示すように、ある選択されたロウにおいて、１組のビット線に１００ｍＶの電位差が現れるまでのビット線遅延の分布は、＋６σの位置より遅延時間が短い位置に偏在している。
【００９４】
この場合であっても、上記＋６σの位置のタイミングは、図１０（ｂ）に示すように、このロウの１組のビット線に３００ｍＶの電位差が現れるまでのビット線遅延の分布に存在するので、第１の実施形態のタイミング生成回路１０によって、最適なタイミングを生成できる。ただし、タイミング生成回路１０の選択アルゴリズムは第１の実施形態から変更する必要がある。
【００９５】
次に、電源電圧ＶＤＤが第１の実施形態より低い、例えば４００ｍＶである場合について説明する。
【００９６】
電源電圧ＶＤＤが４００ｍＶである場合、タイミング生成回路１０において検知可能な１組のビット線の電位差ΔＶｂｌは２００ｍＶである。従って、センスアンプ３０が検知可能な１組のビット線の電位差ΔＶｂｌ（１００ｍＶ）との差が小さくなる。すると、図１１（ａ），（ｂ）に示す様に両者の分布の差が小さくなり、半導体記憶装置１の全てのビット線遅延の分布における平均値から＋６σの位置のタイミングは、１組のビット線に２００ｍＶの電位差が現れるまでのビット線遅延の分布には存在しない。なお、図１１（ａ）は、図１０（ａ）と同一の分布を示す。
【００９７】
仮に、＋６σの位置のタイミングが図１１（ｂ）のビット線遅延の分布に含まれていたとしても、サンプル数は少ない。サンプル数が少ないと、選択されたロウに応じてタイミングが大きく変化するので、誤差が大きくなる。
【００９８】
よって、ロウ毎の誤差を小さくするため、ある程度のサンプル数が存在する位置でタイミングを選択する必要がある。従って、例えば、図１１（ｂ）の分布における＋２．５σ位の位置のタイミングが得られるに過ぎない。このタイミングは、図１１（ａ）の分布における＋６σの位置のタイミングよりも短時間のビット線遅延に相当する。
【００９９】
この様に、半導体記憶装置１の記憶容量が増加してくると、第１の実施形態のタイミング生成回路１０を用いて所望のタイミングを生成することができない場合がある。
以下に説明する第２の実施形態は、このような場合にも対応することができるものである。
【０１００】
（第２の実施形態）
本実施形態は、タイミング生成回路の構成が第１の実施形態とは異なる半導体記憶装置に関する。
【０１０１】
本実施形態の半導体記憶装置１において、タイミング生成回路１０ａ以外の回路構成は図１の第１の実施形態と同一である。そのため、同一の要素に同一の符号を付して図示および説明を省略する。ただし、上述の様に、半導体記憶装置１の記憶容量（ワード線の数ｍ）は第１の実施形態より多いものとする。この記憶容量は、図１０（ａ）を参照して上述した例と同様であり、半導体記憶装置１全体のビット線遅延のワースト値が平均値から＋６σの位置にあるような容量値であるとする。
【０１０２】
また、本実施形態では、一例として、電源電圧ＶＤＤが４００ｍＶの時、１組のビット線信号に２００ｍＶの電位差が現れたビット線遅延の分布において、ビット線遅延１Ｔとビット線遅延１．５Ｔの２つのタイミングを選択して、これらに基づいて＋６σに相当するタイミング（ビット線遅延４Ｔ）を生成する場合について説明する。ただし、本実施形態においても、第１の実施形態と同様に、上記ビット線遅延１Ｔ，１．５Ｔ，４Ｔとビット線遅延のワースト値＋６σは本実施形態の条件において最適な値であって、異なる記憶容量、異なるＡｖｔや異なる電源電圧ＶＤＤなど、条件が変化すると、最適な値は他の値に変化する。上記以外の遅延時間のタイミングを選択する場合、以下に説明するタイミング生成回路１０ａの回路構成を変更すれば良い。
【０１０３】
図１２は、本発明の第２の実施形態に係るタイミング生成回路の概略構成を示すブロック図である。
【０１０４】
タイミング生成回路１０ａは、信号入力回路１５と、タイミング選択回路１６と、タイミングマルチプライヤー（タイミング演算器）１７と、を備える。
【０１０５】
ビット線ｂｌｔ＜０＞〜ｂｌｔ＜２５５＞，ｂｌｃ＜０＞〜ｂｌｃ＜２５５＞からビット線信号が入力された信号入力回路１５は、信号ｂｌ＜２５５：０＞をタイミング選択回路１６に出力する。タイミング選択回路１６は、タイミング信号ｔ＿ｆａｓｔｅｒとタイミング信号ｔ＿ｓｌｏｗｅｒをタイミングマルチプライヤー１７に出力する。タイミングマルチプライヤー１７は、タイミング信号ｔ＿ｗｏｒｓｔをインバータ１８に出力し、インバータ１８はセンスアンプイネーブル信号ＳＡＥを出力する。
【０１０６】
図１３は、本発明の第２の実施形態に係る信号入力回路の概略構成を示す回路図である。
【０１０７】
ＰＭＯＳトランジスタＱ２１，Ｑ２２は、ソース同士が電源電圧ＶＤＤに接続され、ドレイン同士がインバータＩ３の入力端子に接続されている。ＰＭＯＳトランジスタＱ２１のゲートにはビット線ｂｌｔ＜０＞が接続され、ＰＭＯＳトランジスタＱ２２のゲートにはビット線ｂｌｃ＜０＞が接続されている。
【０１０８】
ＮＭＯＳトランジスタＱ２３は、ドレインがインバータＩ３の入力端子に接続され、ゲートがインバータＩ３の出力端子に接続され、ソースがグランド電圧ＶＳＳに接続されている。ＮＭＯＳトランジスタＱ２７は、ドレインがインバータＩ３の入力端子に接続され、ゲートに信号ｄｉｓｃｈａｒｇｅが入力され、ソースがグランド電圧ＶＳＳに接続されている。インバータＩ３は、出力端子から信号ｂｌ＜０＞を出力する。
【０１０９】
信号入力回路１５は、このような構成の回路を２５６組有する。
即ち、２５６組目の回路を構成しているＰＭＯＳトランジスタＱ２４，Ｑ２５と、ＮＭＯＳトランジスタＱ２６，Ｑ２８と、インバータＩ４も、以上と同様の接続がされている。
【０１１０】
これにより、信号入力回路１５は、信号ｄｉｓｃｈａｒｇｅがハイレベルからローレベルに変化した後、１組のビット線ｂｌｔ＜０＞，ｂｌｃ＜０＞のビット線信号のうち、一方のビット線信号がＶＤＤから例えば３００ｍＶ低下したタイミングにおいて、信号ｂｌ＜０＞をハイレベルからローレベルに変化させる。他のビット線のビット線信号についても同様に動作して、信号ｂｌ＜１＞〜ｂｌ＜２５５＞を出力する。
【０１１１】
図１４は、本発明の第２の実施形態に係るタイミング選択回路の概略構成を示すブロック図である。
【０１１２】
タイミング選択回路１６は、第３のタイミング選択回路１６−１と、第４のタイミング選択回路１６−２とを備える。
【０１１３】
まず、第３のタイミング選択回路１６−１について説明する。
２５６の信号ｂｌ＜２５５：０＞は、４つずつ６４グループに分けられている。各グループの４つの信号は、対応する２／４タイミング選択回路１６ａ−１〜１６ａ−６４に入力される。例えば、４つの信号ｂｌ＜３：０＞は、２／４タイミング選択回路１６ａ−１に入力される。４つの信号ｂｌ＜７：４＞は、２／４タイミング選択回路１６ａ−２に入力される。４つの信号ｂｌ＜１１：８＞は、２／４タイミング選択回路１６ａ−３に入力される。４つの信号ｂｌ＜１５：１２＞は、２／４タイミング選択回路１６ａ−４に入力される。他の信号も同様に入力される。
【０１１４】
各２／４タイミング選択回路１６ａ−１〜１６ａ−６４は、入力された４つの信号のうち、２番目に早いタイミングの信号を出力する。
【０１１５】
各２／４タイミング選択回路１６ａ−１〜１６ａ−６４から出力された６４の信号は、４つずつ１６グループに分けられている。各グループの４つの信号は、対応する２／４タイミング選択回路１６ｂ−１〜１６ｂ−１６に入力される。
各２／４タイミング選択回路１６ｂ−１〜１６ｂ−１６は、入力された４つの信号のうち、２番目に早いタイミングの信号を出力する。
【０１１６】
各２／４タイミング選択回路１６ｂ−１〜１６ｂ−１６から出力された１６の信号は、４つずつ４グループに分けられている。各グループの４つの信号は、対応する２／４タイミング選択回路１６ｃ−１〜１６ｃ−４に入力される。
各２／４タイミング選択回路１６ｃ−１〜１６ｃ−４は、入力された４つの信号のうち、２番目に早いタイミングの信号を出力する。
【０１１７】
各２／４タイミング選択回路１６ｃ−１〜１６ｃ−４から出力された４つの信号は、２／４タイミング選択回路１６ｄに入力される。
２／４タイミング選択回路１６ｄは、入力された４つの信号のうち、２番目に早いタイミングの信号を、第１の予め定められた順番のタイミングを有するタイミング信号ｔ＿ｆａｓｔｅｒとして出力する。この第１の予め定められた順番のタイミングは、ビット線遅延時間１Ｔに相当する。なお、本明細書において、Ｔは予め定められた時間を表す。
【０１１８】
つまり、第３のタイミング選択回路１６−１は、複数組のグループに分けられた、複数のビット線信号が変化するタイミングの中から、グループ毎に、ある順番のタイミングを選択し、１組以上のグループに分けられた、直前に選択された所定数のタイミングの中から、グループ毎に、ある順番のタイミングを選択することを、最終的に１つのタイミングが選択されるまで１回以上行い、最終的に１つ選択されたタイミングが第１の予め定められた順番のタイミングである。
【０１１９】
換言すると、第３のタイミング選択回路１６−１は、複数のビット線信号がＡ（Ａは２以上の整数、本実施形態ではＡは４）ずつ分けられて構成されたグループ毎に、そのグループにおける各ビット線信号が変化するタイミングの中からＢ（ＢはＡ未満の正の整数、本実施形態ではＢは２）番目に早いタイミングを選択し、Ｂ番目に早いタイミングが１つ選択されるまで、選択された複数のＢ番目に早いタイミングがＡずつ分けられて構成されたグループ毎に、Ｂ番目に早いタイミングを選択し、最終的に１つ選択されたＢ番目に早いタイミングを第１の予め定められた順番のタイミングとする。
【０１２０】
次に、第４のタイミング選択回路１６−２について説明する。
第４のタイミング選択回路１６−２は、第３のタイミング選択回路１６−１における２／４タイミング選択回路１６ａ−１〜１６ａ−６４，１６ｂ−１〜１６ｂ−１６，１６ｃ−１〜１６ｃ−４，１６ｄを、３／４タイミング選択回路１６ｅ−１〜１６ｅ−６４，１６ｆ−１〜１６ｆ−１６，１６ｇ−１〜１６ｇ−４，１６ｈに置換した回路である。
【０１２１】
つまり、２５６の信号ｂｌ＜２５５：０＞が４つずつ６４グループに分けられた各グループの４つの信号は、対応する３／４タイミング選択回路１６ｅ−１〜１６ｅ−６４に入力される。各３／４タイミング選択回路１６ｅ−１〜１６ｅ−６４は、入力された４つの信号のうち、３番目に早いタイミングの信号を出力する。
【０１２２】
各３／４タイミング選択回路１６ｅ−１〜１６ｅ−６４から出力された６４の信号は、４つずつ１６グループに分けられている。各グループの４つの信号は、対応する３／４タイミング選択回路１６ｆ−１〜１６ｆ−１６に入力される。
各３／４タイミング選択回路１６ｆ−１〜１６ｆ−１６は、入力された４つの信号のうち、３番目に早いタイミングの信号を出力する。
【０１２３】
各３／４タイミング選択回路１６ｆ−１〜１６ｆ−１６から出力された１６の信号は、４つずつ４グループに分けられている。各グループの４つの信号は、対応する３／４タイミング選択回路１６ｇ−１〜１６ｇ−４に入力される。
各３／４タイミング選択回路１６ｇ−１〜１６ｇ−４は、入力された４つの信号のうち、３番目に早いタイミングの信号を出力する。
【０１２４】
各３／４タイミング選択回路１６ｇ−１〜１６ｇ−４から出力された４つの信号は、３／４タイミング選択回路１６ｈに入力される。
３／４タイミング選択回路１６ｈは、入力された４つの信号のうち、３番目に早いタイミングの信号を、第２の予め定められた順番のタイミングを有するタイミング信号ｔ＿ｓｌｏｗｅｒとして出力する。この第２の予め定められた順番のタイミングは、ビット線遅延時間１．５Ｔに相当する。なお、第１及び第２の予め定められた順番のタイミングは、記憶容量等に応じて、何σに相当するか、及び、どれだけのビット線遅延時間に相当するかが決定される。
【０１２５】
つまり、第４のタイミング選択回路１６−２は、複数組のグループに分けられた、複数のビット線信号が変化するタイミングの中から、グループ毎に、ある順番のタイミングを選択し、１組以上のグループに分けられた、直前に選択された所定数のタイミングの中から、グループ毎に、ある順番のタイミングを選択することを、最終的に１つのタイミングが選択されるまで１回以上行い、最終的に１つ選択された、第１の予め定められた順番のタイミングより遅いタイミングが、第２の予め定められた順番のタイミングである。
【０１２６】
換言すると、第４のタイミング選択回路１６−２は、複数のビット線信号がＡずつ分けられて構成されたグループ毎に、そのグループにおける各ビット線信号が変化するタイミングの中からＣ（ＣはＢより大きくＡ以下の整数、本実施形態ではＣは３）番目に早いタイミングを選択し、Ｃ番目に早いタイミングが１つ選択されるまで、選択された複数のＣ番目に早いタイミングがＡずつ分けられて構成されたグループ毎に、Ｃ番目に早いタイミングを選択し、最終的に１つ選択されたＣ番目に早いタイミングを第２の予め定められた順番のタイミングとする。
【０１２７】
図１５は、本発明の第２の実施形態に係る２／４タイミング選択回路の概略構成を示す回路図である。
【０１２８】
ここでは、２／４タイミング選択回路１６ａ−１について説明する。他の２／４タイミング選択回路も同一の回路構成を有するが、入出力信号は異なる。
【０１２９】
ＰＭＯＳトランジスタＱ３１，Ｑ３２は、電源電圧ＶＤＤと、インバータＩ５の入力端子との間に直列接続されている。ＰＭＯＳトランジスタＱ３１，Ｑ３２のゲートには、それぞれ信号ｂｌ＜０＞，ｂｌ＜１＞が入力される。
【０１３０】
ＰＭＯＳトランジスタＱ３３，Ｑ３４は、電源電圧ＶＤＤと、インバータＩ５の入力端子との間に直列接続されている。ＰＭＯＳトランジスタＱ３３，Ｑ３４のゲートには、それぞれ信号ｂｌ＜１＞，ｂｌ＜２＞が入力される。
【０１３１】
ＰＭＯＳトランジスタＱ３５，Ｑ３６は、電源電圧ＶＤＤと、インバータＩ５の入力端子との間に直列接続されている。ＰＭＯＳトランジスタＱ３５，Ｑ３６のゲートには、それぞれ信号ｂｌ＜２＞，ｂｌ＜３＞が入力される。
【０１３２】
ＰＭＯＳトランジスタＱ３７，Ｑ３８は、電源電圧ＶＤＤと、インバータＩ５の入力端子との間に直列接続されている。ＰＭＯＳトランジスタＱ３７，Ｑ３８のゲートには、それぞれ信号ｂｌ＜３＞，ｂｌ＜０＞が入力される。
【０１３３】
ＰＭＯＳトランジスタＱ３９，Ｑ４０は、電源電圧ＶＤＤと、インバータＩ５の入力端子との間に直列接続されている。ＰＭＯＳトランジスタＱ３９，Ｑ４０のゲートには、それぞれ信号ｂｌ＜０＞，ｂｌ＜２＞が入力される。
【０１３４】
ＰＭＯＳトランジスタＱ４１，Ｑ４２は、電源電圧ＶＤＤと、インバータＩ５の入力端子との間に直列接続されている。ＰＭＯＳトランジスタＱ４１，Ｑ４２のゲートには、それぞれ信号ｂｌ＜３＞，ｂｌ＜１＞が入力される。
【０１３５】
インバータＩ５は、出力端子から信号ｂｌ＿２ｎｄを出力する。
ＮＭＯＳトランジスタＱ４３は、ドレインがインバータＩ５の入力端子に接続され、ゲートがインバータＩ５の出力端子に接続され、ソースがグランド電圧ＶＳＳに接続されている。
【０１３６】
ＮＭＯＳトランジスタＱ４４は、ドレインがインバータＩ５の入力端子に接続され、ゲートに信号ｄｉｓｃｈａｒｇｅが入力され、ソースがグランド電圧ＶＳＳに接続されている。
【０１３７】
初期状態では、信号ｂｌ＜０＞，ｂｌ＜１＞，ｂｌ＜２＞，ｂｌ＜３＞と信号ｄｉｓｃｈａｒｇｅはハイレベルである。この時、トランジスタＱ４４はオンしており、インバータＩ５の入力端子の電圧はグランド電圧ＶＳＳとなっている。よって、ＮＭＯＳトランジスタＱ４３はオンしていると共に、信号ｂｌ＿２ｎｄはハイレベルである。
【０１３８】
ここで、信号ｄｉｓｃｈａｒｇｅがローレベルになった後で、例えば、信号ｂｌ＜０＞，ｂｌ＜１＞が順にハイレベルからローレベルになり、信号ｂｌ＜２＞，ｂｌ＜３＞がハイレベルを維持している場合を考える。この時、信号ｂｌ＜０＞，ｂｌ＜１＞が全てローレベルになったタイミングで、ＰＭＯＳトランジスタＱ３１，Ｑ３２がオンするので、インバータＩ５の入力端子の電圧は電源電圧ＶＤＤとなる。よって、信号ｂｌ＿２ｎｄはローレベルになる。
【０１３９】
このように、２／４タイミング選択回路１６ａ−１は、４つの信号ａ＜０＞〜ａ＜３＞が変化するタイミングのうち、２番目に早いタイミングで、信号ｂｌ＿２ｎｄを変化させる。
【０１４０】
図１６は、本発明の第２の実施形態に係る３／４選択回路の概略構成を示す回路図である。
【０１４１】
各３／４選択回路１６ｅ−１〜１６ｅ−６４，１６ｆ−１〜１６ｆ−１６，１６ｇ−１〜１６ｇ−４，１６ｈは、第１の実施形態の図７の３／４選択回路１２からインバータＩ２を除去した構成を有している。よって、同一の構成要素に同一の符号を付して、詳細な説明は省略する。
【０１４２】
図１７は、本発明の第２の実施形態に係るタイミングマルチプライヤーの概略構成を示すブロック図である。
【０１４３】
図１７（ａ）に示すように、タイミングマルチプライヤー１７は、フォワードパスを構成している直列接続された複数の第１の遅延回路１７ａと、バックワードパスを構成している直列接続された複数の第２の遅延回路１７ｂと、を備える。バックワードパスは、フォワードパスと逆方向に信号を伝達する。第１の遅延回路１７ａと第２の遅延回路１７ｂは、一対一に対応して同数設けられている。一組の第１の遅延回路１７ａと第２の遅延回路１７ｂは、遅延ユニット１７ｃを構成している。
【０１４４】
図１７（ｂ）に示すように、第１の遅延回路１７ａは単位遅延回路１７ｘを有し、第２の遅延回路１７ｂは直列接続された第１から第５の５つの単位遅延回路１７ｘを有する。つまり、第２の遅延回路１７ｂは、第１の遅延回路１７ａの５倍の遅延時間を有している。
【０１４５】
第１の遅延回路１７ａにおいて、単位遅延回路１７ｘの入力端子ａは、前段の第１の遅延回路１７ａの単位遅延回路１７ｘからの信号を受け、入力端子ｂにはタイミング信号ｔ＿ｓｌｏｗｅｒが入力され、入力端子ｃには電源電圧ＶＤＤが入力される。単位遅延回路１７ｘの出力端子ｄは後段の第１の遅延回路１７ａの単位遅延回路１７ｘに信号を出力し、出力端子ｅは遅延ユニット１７ｃにおける第２の遅延回路１７ｂの第１の単位遅延回路１７ｘの入力端子ｂに接続されている。
【０１４６】
第２の遅延回路１７ｂにおいて、第１の単位遅延回路１７ｘの入力端子ａは、前段の第２の遅延回路１７ｂの第５の単位遅延回路１７ｘからの信号を受ける。第２から第５の単位遅延回路１７ｘの入力端子ａは、直前の単位遅延回路１７ｘの出力端子ｄに接続されている。第５の単位遅延回路１７ｘの出力端子ｄは後段の第２の遅延回路１７ｂの第１の単位遅延回路１７ｘに信号を出力する。各単位遅延回路１７ｘの入力端子ｃには電源電圧ＶＤＤが入力され、出力端子ｅは開放されている。第２から第５の単位遅延回路１７ｘの入力端子ｂは、開放されている。
【０１４７】
単位遅延回路１７ｘは、図１７（ｃ）に示す構成を有している。つまり、入力端子ａはインバータ１７ｄの入力端子に接続されている。インバータ１７ｄの出力端子はＮＡＮＤ回路１７ｅの一方の入力端子と、ＮＡＮＤ回路１７ｆの一方の入力端子とに接続されている。ＮＡＮＤ回路１７ｅの他方の入力端子は、入力端子ｂに接続されている。ＮＡＮＤ回路１７ｅの出力端子は、出力端子ｄに接続されている。ＮＡＮＤ回路１７ｆの他方の入力端子は、入力端子ｃに接続されている。ＮＡＮＤ回路１７ｆの出力端子は、出力端子ｅに接続されている。
【０１４８】
フォワードパスにおける初段の第１の遅延回路１７ａに入力されたタイミング信号ｔ＿ｆａｓｔｅｒは、各々の第１の遅延回路１７ａによって遅延させられる。そして、タイミング信号ｔ＿ｆａｓｔｅｒがｎ個の第１の遅延回路１７ａによって遅延時間ｔだけ遅延して、タイミング信号ｔ＿ｓｌｏｗｅｒと同じタイミングとなった時に、遅延時間ｔだけ遅延したタイミング信号ｔ＿ｆａｓｔｅｒがバックワードパスにおける対応する第２の遅延回路１７ｂに入力される。
【０１４９】
つまり、この遅延時間ｔは、タイミング信号ｔ＿ｆａｓｔｅｒとタイミング信号ｔ＿ｓｌｏｗｅｒとの差である。
【０１５０】
この遅延時間ｔだけ遅延したタイミング信号ｔ＿ｆａｓｔｅｒは、フォワードパスの方向とは逆方向のバックワードパスの方向に折り返されて、複数の第２の遅延回路１７ｂのうちのｎ個の第２の遅延回路１７ｂによって遅延させられて、活性化タイミングを有するタイミング信号ｔ＿ｗｏｒｓｔとして出力される。
【０１５１】
従って、この遅延時間ｔだけ遅延したタイミング信号ｔ＿ｆａｓｔｅｒは、バックワードパスにおいて、さらに遅延時間５ｔだけ遅延する。
【０１５２】
これにより、タイミング信号ｔ＿ｗｏｒｓｔは、ｔ＿ｗｏｒｓｔ＝ｔ＿ｆａｓｔｅｒ＋６×（ｔ＿ｓｌｏｗｅｒ−ｔ＿ｆａｓｔｅｒ）となる。前述のように、タイミング信号ｔ＿ｆａｓｔｅｒはビット線遅延１Ｔを有し、タイミング信号ｔ＿ｓｌｏｗｅｒはビット線遅延１．５Ｔを有する。従って、タイミング信号ｔ＿ｗｏｒｓｔは、ビット線遅延４Ｔを有する。
【０１５３】
このように、タイミングマルチプライヤー１７は、第２の予め定められた順番のタイミングから第１の予め定められた順番のタイミングを減算し、その減算結果を整数倍し、その整数倍した結果を第１の予め定められた順番のタイミングに加算して、その加算結果を活性化タイミングとして出力する。
【０１５４】
インバータ１８は、タイミングマルチプライヤー１７からの信号ｔ＿ｗｏｒｓｔを反転してセンスアンプイネーブル信号ＳＡＥを出力する。
【０１５５】
図１８は、本発明の第２の実施形態に係るタイミング生成回路の動作を説明する図である。
図１８（ｂ）に示す様に、タイミング生成回路１０ａによって、ある選択されたロウのビット線遅延の分布における第１の予め定められた順番のタイミング（ビット線遅延１Ｔ）と、第２の予め定められた順番のタイミング（ビット線遅延１．５Ｔ）とを選択して、これらのタイミングに基づいて＋６σに相当するタイミング（ビット線遅延４Ｔ）を上述した様に計算すれば、図１８（ａ）に示す様に、そのタイミングは、半導体記憶装置１の全てのビット線遅延を考慮した最適なセンスアンプイネーブル信号ＳＡＥのタイミングとなる。
【０１５６】
このように、本実施形態によれば、複数のビット線における各ビット線信号が変化するタイミングの中から、第１の予め定められた順番のタイミングと第２の予め定められた順番のタイミングとを選択して、選択された２つのタイミングに基づいて平均値から＋６σのタイミングを生成して、そのタイミングでセンスアンプ３０を活性化するようにしている。これにより、記憶容量が多い場合や、電源電圧ＶＤＤが低い場合であっても、最も遅いビット線遅延を有するビット線にセンスアンプ３０が検知可能な電位差が現れるタイミングで、センスアンプ３０を活性化させることができる。
【０１５７】
従って、ランダムばらつきの変化や電源電圧の変動によってビット線遅延の分布が変化した場合であっても、常に最適なタイミングでセンスアンプ３０を活性化できる。よって、不必要なタイミングマージンを取らずに、全てのメモリセル２１から適切にデータを読み出すことができる。これにより、半導体記憶装置１の動作周波数の低下や消費電力の増大を防ぐことができる。
【０１５８】
つまり、半導体記憶装置１で現実に生じているビット線遅延の中で、最も遅いビット線遅延のタイミングにおいてセンスアンプ３０を活性化できる。
【０１５９】
以上で説明した実施形態によれば、適切なタイミングを生成できるタイミング生成回路及びそのタイミング生成回路を用いた半導体記憶装置を提供できる。
【０１６０】
上述した実施形態に対して様々な変更を加えることが可能である。以下、図面を適宜参照しながら、変形の一例について説明する。以下の説明で用いる図面では、上述した実施形態における対応する部分に対して用いた符号と同一の符号を用いており、重複する説明を省略する。
【０１６１】
（第２の実施形態の変形例）
本変形例は、タイミング生成回路１０ｂの構成が第２の実施形態のタイミング生成回路１０ａと異なる。
【０１６２】
半導体記憶装置１の記憶容量と電源電圧ＶＤＤは第２の実施形態と同様であるとして説明する。
【０１６３】
また、本変形例においても、第１及び第２の実施形態と同様に、以下に説明する遅延時間２Ｔおよび遅延時間４Ｔは本変形例の条件において最適な値であって、異なるＡｖｔや異なる電源電圧ＶＤＤなど、条件が変化すると、最適な値は他の値に変化する。
【０１６４】
図１９は、本発明の第２の実施形態の変形例に係るタイミング生成回路の概略構成を示すブロック図である。
このタイミング生成回路１０ｂにおいて、タイミング選択回路１６０とタイミングマルチプライヤー１７０とが第２の実施形態とは異なる。また、タイミングマルチプライヤー１７０に入力されるタイミング信号ｔ＿ｆａｓｔｅｒが、選択されたワード線の信号が変化したタイミングを有する点も、第２の実施形態と異なる。このように、本変形例のタイミング信号ｔ＿ｆａｓｔｅｒのビット線遅延は、０である。
【０１６５】
タイミング選択回路１６０は、複数のビット線ｂｌｔ＜０＞〜ｂｌｔ＜２５５＞，ｂｌｃ＜０＞〜ｂｌｃ＜２５５＞における各ビット線信号が変化するタイミングの中から予め定められた順番のタイミングを選択して、そのタイミングを有するタイミング信号ｔ＿ｓｌｏｗｅｒを出力する。本実施形態では、この予め定められた順番のタイミングは、ビット線遅延時間２Ｔに相当する。前述のように、タイミング選択回路１６０の回路構成は、この予め定められた順番のタイミングが選択できるように数値計算によって決定されている。
【０１６６】
図２０は、本発明の第２の実施形態の変形例に係るタイミングマルチプライヤーの概略構成を示すブロック図である。
このタイミングマルチプライヤー１７０において、遅延ユニット１７０ｃを構成している第２の遅延回路１７０ｂの回路構成が第２の実施形態のタイミングマルチプライヤー１７と異なる。即ち、第２の遅延回路１７０ｂは、１つの単位遅延回路１７ｘを有する。
【０１６７】
この構成により、タイミング信号ｔ＿ｗｏｒｓｔは、ｔ＿ｗｏｒｓｔ＝ｔ＿ｆａｓｔｅｒ＋２×（ｔ＿ｓｌｏｗｅｒ−ｔ＿ｆａｓｔｅｒ）となる。前述のように、タイミング信号ｔ＿ｆａｓｔｅｒはビット線遅延０を有し、タイミング信号ｔ＿ｓｌｏｗｅｒはビット線遅延２Ｔを有する。従って、タイミング信号ｔ＿ｗｏｒｓｔは、ビット線遅延４Ｔを有する。
【０１６８】
このように、タイミングマルチプライヤー１７０は、予め定められた順番のタイミングからワード線の信号が変化したタイミングを減算し、その減算結果を整数倍し、その整数倍した結果をワード線の信号が変化したタイミングに加算して、その加算結果を活性化タイミングとして出力する。
【０１６９】
図２１は、本発明の第２の実施形態の変形例に係るタイミング生成回路の動作を説明する図である。
図２１（ｂ）に示す様に、タイミング生成回路１０ｂによって、ある選択されたロウのビット線遅延の分布における予め定められた順番のタイミング（ビット線遅延２Ｔ）を選択して、このタイミングと、選択されたワード線の信号が変化したタイミング（ビット線遅延０）と、に基づいて＋６σに相当するタイミング（ビット線遅延４Ｔ）を上述した様に計算すれば、図２１（ａ）に示す様に、そのタイミングは、半導体記憶装置１の全てのビット線遅延を考慮した最適なセンスアンプイネーブル信号ＳＡＥのタイミングとなる。
【０１７０】
つまり、本変形例によっても第２の実施形態と同様の効果が得られる。
【０１７１】
（３／４タイミング選択回路の変形例）
図７の構成の３／４タイミング選択回路１２を、次の構成としても良い。この回路は、信号ｄｉｓｃｈａｒｇｅを用いずに構成できる。
【０１７２】
図２２は、本発明の第１の実施形態に係る３／４タイミング選択回路の変形例の概略構成を示す回路図である。
ＰＭＯＳトランジスタＱ１〜Ｑ１２は、図７の３／４タイミング選択回路１２の構成と同一であるため、説明を省略する。
【０１７３】
ＮＭＯＳトランジスタＱ１ａ，Ｑ４ａ，Ｑ７ａ，Ｑ１０ａは、ＰＭＯＳトランジスタＱ３，Ｑ６，Ｑ９，Ｑ１２のドレインが共通接続された点（以下、Ａ点と称す）と、グランド電圧ＶＳＳとの間に直列接続されている。ＮＭＯＳトランジスタＱ１ａ，Ｑ４ａ，Ｑ７ａ，Ｑ１０ａのゲートには、それぞれ信号ａ＜０＞，ａ＜１＞，ａ＜２＞，ａ＜３＞が入力される。
【０１７４】
ＮＭＯＳトランジスタＱ２ａ，Ｑ５ａ，Ｑ８ａ，Ｑ１１ａは、Ａ点と、グランド電圧ＶＳＳとの間に直列接続されている。ＮＭＯＳトランジスタＱ２ａ，Ｑ５ａ，Ｑ８ａ，Ｑ１１ａのゲートには、それぞれ信号ａ＜１＞，ａ＜２＞，ａ＜３＞，ａ＜０＞が入力される。
【０１７５】
ＮＭＯＳトランジスタＱ３ａ，Ｑ６ａ，Ｑ９ａ，Ｑ１２ａは、Ａ点と、グランド電圧ＶＳＳとの間に直列接続されている。ＮＭＯＳトランジスタＱ３ａ，Ｑ６ａ，Ｑ９ａ，Ｑ１２ａのゲートには、それぞれ信号ａ＜２＞，ａ＜３＞，ａ＜０＞，ａ＜１＞が入力される。
【０１７６】
ＮＭＯＳトランジスタＱ１ａ，Ｑ２ａ，Ｑ３ａのソースは互いに接続され、ＮＭＯＳトランジスタＱ４ａ，Ｑ５ａ，Ｑ６ａのソースは互いに接続され、ＮＭＯＳトランジスタＱ７ａ，Ｑ８ａ，Ｑ９ａのソースは互いに接続されている。
【０１７７】
センスアンプイネーブル信号ＳＡＥは、Ａ点から出力される。
【０１７８】
初期状態では、信号ａ＜０＞，ａ＜１＞，ａ＜２＞，ａ＜３＞はハイレベルである。この時、ＮＭＯＳトランジスタＱ１ａ〜Ｑ１２ａはオンしていて、ＰＭＯＳトランジスタＱ１〜Ｑ１２はオフしているので、センスアンプイネーブル信号ＳＡＥはローレベルである。
【０１７９】
ここで、例えば、信号ａ＜０＞，ａ＜１＞，ａ＜２＞が順にハイレベルからローレベルになり、信号ａ＜３＞がハイレベルを維持している場合を考える。この時、信号ａ＜０＞，ａ＜１＞，ａ＜２＞が全てローレベルになったタイミングで、ＰＭＯＳトランジスタＱ１，Ｑ２，Ｑ３がオンして、ＮＭＯＳトランジスタＱ１ａ，Ｑ２ａ，Ｑ３ａがオフするので、センスアンプイネーブル信号ＳＡＥはハイレベルになる。他のトランジスタもオン又はオフに変化するが、説明を省略する。
【０１８０】
このように、図７の３／４タイミング選択回路１２と同様に、この図２２の３／４タイミング選択回路１２も、４つの信号ａ＜０＞〜ａ＜３＞が変化するタイミングのうち、３番目に早いタイミングで、センスアンプイネーブル信号ＳＡＥを出力する。
【０１８１】
（２／４タイミング選択回路の変形例）
図１５の構成の２／４タイミング選択回路１６ａ−１等を、次の構成としても良い。この回路は、信号ｄｉｓｃｈａｒｇｅを用いずに構成できる。
【０１８２】
図２３は、本発明の第２の実施形態に係る２／４タイミング選択回路の変形例の概略構成を示す回路図である。
【０１８３】
ＰＭＯＳトランジスタＱ３１〜Ｑ４２と、インバータＩ５は、図１５の２／４タイミング選択回路１６ａ−１の構成と同一であるため、説明を省略する。
【０１８４】
ＮＭＯＳトランジスタＱ３１ａ，Ｑ３２ａ，Ｑ４０ａは、インバータＩ５の入力端子と、グランド電圧ＶＳＳとの間に直列接続されている。ＮＭＯＳトランジスタＱ３１ａ，Ｑ３２ａ，Ｑ４０ａのゲートには、それぞれ信号ｂｌ＜０＞，ｂｌ＜１＞，ｂｌ＜２＞が入力される。
【０１８５】
ＮＭＯＳトランジスタＱ３３ａ，Ｑ３４ａ，Ｑ４１ａは、インバータＩ５の入力端子と、グランド電圧ＶＳＳとの間に直列接続されている。ＮＭＯＳトランジスタＱ３３ａ，Ｑ３４ａ，Ｑ４１ａのゲートには、それぞれ信号ｂｌ＜１＞，ｂｌ＜２＞，ｂｌ＜３＞が入力される。
【０１８６】
ＮＭＯＳトランジスタＱ３５ａ，Ｑ３６ａ，Ｑ３９ａは、インバータＩ５の入力端子と、グランド電圧ＶＳＳとの間に直列接続されている。ＮＭＯＳトランジスタＱ３５ａ，Ｑ３６ａ，Ｑ３９ａのゲートには、それぞれ信号ｂｌ＜２＞，ｂｌ＜３＞，ｂｌ＜０＞が入力される。
【０１８７】
ＮＭＯＳトランジスタＱ３７ａ，Ｑ３８ａ，Ｑ４２ａは、インバータＩ５の入力端子と、グランド電圧ＶＳＳとの間に直列接続されている。ＮＭＯＳトランジスタＱ３７ａ，Ｑ３８ａ，Ｑ４２ａのゲートには、それぞれ信号ｂｌ＜３＞，ｂｌ＜０＞，ｂｌ＜１＞が入力される。
【０１８８】
初期状態では、信号ｂｌ＜０＞，ｂｌ＜１＞，ｂｌ＜２＞，ｂｌ＜３＞はハイレベルである。この時、ＮＭＯＳトランジスタＱ３１ａ〜Ｑ４２ａはオンしていて、ＰＭＯＳトランジスタＱ３１〜Ｑ４２はオフしているので、信号ｂｌ＿２ｎｄはハイレベルである。
【０１８９】
ここで、例えば、信号ｂｌ＜０＞，ｂｌ＜１＞が順にハイレベルからローレベルになり、信号ｂｌ＜２＞，ｂｌ＜３＞がハイレベルを維持している場合を考える。この時、信号ｂｌ＜０＞，ｂｌ＜１＞が全てローレベルになったタイミングで、ＰＭＯＳトランジスタＱ３１，Ｑ３２がオンして、ＮＭＯＳトランジスタＱ３１ａ，Ｑ３２ａ，Ｑ３３ａ，Ｑ３９ａ，Ｑ３８ａ，Ｑ４２ａがオフするので、信号ｂｌ＿２ｎｄはローレベルになる。他のトランジスタもオン又はオフに変化するが、説明を省略する。
【０１９０】
このように、図１５の２／４タイミング選択回路１６ａ−１と同様に、この図２３の２／４タイミング選択回路１６ａ−１も、４つの信号ａ＜０＞〜ａ＜３＞が変化するタイミングのうち、２番目に早いタイミングで、信号ｂｌ＿２ｎｄを変化させる。
【０１９１】
なお、第１及び第２の実施形態と変形例では、タイミング生成回路１０，１０ａ，１０ｂを半導体記憶装置１に適用した一例について説明したが、タイミング生成回路１０，１０ａ，１０ｂを他の任意の回路に適用することもできる。
【０１９２】
つまり、第１及び第２の実施形態と変形例のタイミング生成回路１０，１０ａ，１０ｂによれば、平均値に対してばらついた複数のタイミングの中から予め定められた順番のタイミングを選択して、選択されたタイミングに基づいてタイミングを生成するようにしたので、ばらつきの分布が変化した場合であっても、ばらつきの分布に応じた適切なタイミングを生成できる。よって、この適切なタイミングで任意の回路を制御できる。
【０１９３】
また、タイミング生成回路１０，１０ａ，１０ｂは、第１及び第２の実施形態と変形例で説明した選択アルゴリズム以外の選択アルゴリズムに基づいて、複数のタイミングの中から予め定められた順番のタイミングを選択しても良い。前述したように、この選択アルゴリズムは、数値計算により決定することができる。
【０１９４】
つまり、複数組のグループに分けられた、複数のビット線信号が変化するタイミングの中から、グループ毎に、ある順番のタイミングを選択し、１組以上のグループに分けられた、直前に選択された所定数のタイミングの中から、グループ毎に、ある順番のタイミングを選択することを、最終的に１つのタイミングが選択されるまで１回以上行い、最終的に１つ選択されたタイミングが予め定められた順番のタイミングであれば、どのような選択アルゴリズムとしても良い。毎回異なる順番のタイミングを選択しても良い。グループ毎に異なる順番のタイミングを選択しても良い。
【０１９５】
選択アルゴリズムを変更する一例として、第１の実施形態における６４／６４タイミング選択回路１１−１〜１１−４において、一部の論理回路を他の論理回路に置き換えても良い。このように、選択アルゴリズムを変更することで所望のタイミングを得ることができるので、電源電圧ＶＤＤ等の条件が変化した場合であっても、適切なタイミングを選択できる。
【０１９６】
また、例えば、第１の実施形態におけるＸ，Ｙ，Ｚと、第２の実施形態におけるＡ，Ｂ，Ｃを、数値計算を用いて、所望のタイミングが得られる値に変更しても良い。
【０１９７】
また、第１の実施形態における３／４タイミング選択回路１２に代えて、信号ａ＜０＞〜ａ＜３＞のうち、最も早いタイミングの信号（Ｚ＝１）と、２番目に早いタイミングの信号（Ｚ＝２）と、最も遅いタイミングの信号（Ｚ＝４）との何れかに基づいてセンスアンプイネーブル信号ＳＡＥを出力するタイミング選択回路を用いても良い。
【０１９８】
例えば、最も早いタイミングの信号は、１組のビット線信号に３００ｍＶの電位差が現れたビット線遅延時間の分布において、平均値から＋１．９σの位置における遅延時間を有している。
【０１９９】
また、２番目に早いタイミングの信号は、上記分布において、平均値から＋２．２σの位置における遅延時間を有している。
【０２００】
これにより、第１の実施形態と異なる順番のタイミングを選択できるので、センスアンプ３０が検知可能な電位差や、タイミング生成回路１０が論理を判定可能な電位差などが第１の実施形態と異なる場合であっても、適切なタイミングでセンスアンプ３０を活性化できる。
【０２０１】
また、第２の実施形態では第１の予め定められた順番のタイミング（ビット線遅延１Ｔ）と、第２の予め定められた順番のタイミング（ビット線遅延１．５Ｔ）とに基づいて＋６σ（ビット線遅延４Ｔ）を実現する一例について説明したが、前述の様に、これに限定されない。上記以外のタイミングを選択する場合、第３のタイミング選択回路１６−１と第４のタイミング選択回路１６−２の選択アルゴリズムを変更すれば良い。例えば、数値計算を用いて、第２の実施形態におけるＡ，Ｂ，Ｃを所望のタイミングが得られる値に変更しても良い。その上で、図１７に示したタイミングマルチプライヤー１７において、第２の遅延回路１７ｂにおける単位遅延回路１７ｘの数を変更して、所望のｔ＿ｗｏｒｓｔを計算すれば良い。
【０２０２】
また、第１及び第２の実施形態と変形例では、２５６組のビット線ｂｌｔ＜０＞〜ｂｌｔ＜２５５＞，ｂｌｃ＜０＞〜ｂｌｃ＜２５５＞を有する一例について説明したが、ビット線の数は任意の数で良い。
また、第１及び第２の実施形態と変形例で説明した各信号の論理は、逆でも良い。
【０２０３】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０２０４】
１  半導体記憶装置
１０，１０ａ，１０ｂ  タイミング生成回路
１１−１〜１１−４  ６４／６４タイミング選択回路（第１のタイミング選択回路）
１２  ３／４タイミング選択回路（第２のタイミング選択回路）
１５  信号入力回路
１６，１６０  タイミング選択回路
１６−１  第３のタイミング選択回路
１６−２  第４のタイミング選択回路
１７，１７０  タイミングマルチプライヤー（タイミング演算器）
２０  メモリセルアレイ
２１  メモリセル
３０  センスアンプ
【図１】
0005404584.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0005404584.tif 000008
【図８】
0005404584.tif 000009
【図９】
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【図１０】
0005404584.tif 000011
【図１１】
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【図１２】
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【図１３】
0005404584.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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