(57)【特許請求の範囲】
【請求項１】
第１及び第２のバイポーラトランジスタ及びデプレッション型のＭＯＳトランジスタである第３のトランジスタを有してなるカレントミラー回路であって、
前記第１及び第２のトランジスタのベース、前記第１のトランジスタのコレクタ、及び、前記第３のトランジスタのゲートが相互に接続されると共に、定電流源を介して第１の電源端子に接続される一方、前記第１及び第２のトランジスタのエミッタは、共に第２の電源端子に接続され、前記第２のトランジスタのコレクタは、前記第３のトランジスタのソースに接続されて、前記第３のトランジスタのドレインに出力可能に構成されてなることを特徴とするカレントミラー回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、カレントミラー回路に係り、特に、動作特性の改善等を図ったものに関する。
【背景技術】
【０００２】
従来から半導体装置などにおいて、基準となる電流に対して等しい値の電流を生成、出力する回路としてカレントミラー回路が様々に用いられている。
図２には、かかる従来の一般的なカレントミラー回路の構成例が示されており、以下、同図を参照しつつこの従来回路について説明する。
この従来回路は、ＮＰＮ型の第１及び第２のトランジスタＱ１，Ｑ２が、いわゆるカレントミラー接続されてなるものである。
かかる回路において、第１のトランジスタＱ１のエミッタ・ベース間電圧をＶbe(Q1)、エミッタ・コレクタ間電圧をＶce(Q1)、第２のトランジスタＱ２のエミッタ・ベース間電圧をＶce(Q2)とすると、Ｖce(Q1)とＶce(Q2)は、それぞれ下記する式１、式２で表される。
【０００３】
Ｖce(Q1)＝Ｖbe(Q1)・・・式１
【０００４】
Ｖce(Q2)＝Ｖout・・・式２
【０００５】
ここで、Ｖoutは、出力電圧である。
【０００６】
また、一般的にトランジスタのコレクタ電流Ｉcは、下記する式３で表される。
【０００７】
Ｉc＝Ｉs(１＋Ｖce／ＶA)×exp(Ｖbe×ｑ／ｋＴ)・・・式３
【０００８】
ここで、Ｉsは飽和電流、Ｖceはエミッタ・コレクタ間電圧、Ｖbeはエミッタ・ベース間電圧、ｑは電子の電荷量、ｋはボルツマン係数、Ｔは絶対温度である。ＶAはアーリー電圧と称され、Ｖceによるコレクタ電流の変化の割合を表す値である。また、そのＶceによってコレクタ電流が変化する現象をアーリー効果と称する。
【０００９】
図２に示された回路においては、第１のトランジスタＱ１と第２のトランジスタＱ２のベース・エミッタ間電圧は同電位であるため、トランジスタの電流増幅率βが十分大きいとすると、出力電圧Ｖoutの電圧がＶbe(Q1)に等しければ、第１のトランジスタＱ１と第２のトランジスタＱ２のエミッタ・コレクタ間電圧は等しくなり、第１及び第２のトランジスタＱ１，Ｑ２の各コレクタ電流も等しくなるため、Ｉout＝Ｉrefとなる。なお、Ｉrefは、第１のトランジスタＱ１のコレクタに接続された定電流源Ｉ１の出力電流であり、出力電流Ｉoutに対して基準となる基準電流である。
【００１０】
ただし、出力電圧ＶoutがＶbe(Q1)と異なる場合、第１のトランジスタＱ１と第２のトランジスタＱ２のエミッタ・コレクタ間電圧Ｖceに差が生じてしまう。したがって、式３で表されるように、アーリー効果により第１のトランジスタＱ１と第２のトランジスタＱ２のコレクタ電流に差がでてしまうため、基準電流Ｉrefと出力電流Ｉoutの電流比が悪化してしまう。
【００１１】
このようなアーリー効果による電流比の悪化を抑圧する回路として、例えば、図３に示された構成の回路が知られている。
以下、同図を参照しつつ、この回路について説明する。
図３に示された回路は、カレントミラー接続された第１及び第２のトランジスタＱ１，Ｑ２に対して、同じくカレントミラー接続された第３及び第４のトランジスタＱ３，Ｑ４が，カスケード接続された構成となっている。
【００１２】
かかる構成において、第１のトランジスタＱ１のエミッタ・コレクタ間電圧Ｖce(Q1)、第２のトランジスタＱ２のエミッタ・コレクタ間電圧Ｖce(Q2)は、第１、第３、第４のトランジスタＱ１，Ｑ３，Ｑ４のエミッタ・ベース間電圧を、それぞれＶbe(Q1)、Ｖbe(Q3)、Ｖbe(Q4)とすると下記する式４、式５で表される。
【００１３】
Ｖce(Q1)＝Ｖbe(Q1)・・・式４
【００１４】
Ｖce(Q2)＝Ｖbe(Q2)＋Ｖbe(Q3)−Ｖbe(Q4)・・・式５
【００１５】
ここで、一般的にＰＮ接合の接合間電圧はほぼ一定であり、それ故、Ｖbe(Q1)＝Ｖbe(Q3)＝Ｖbe(Q4)と近似できるので、Ｖce(Q1)＝Ｖce(Q2)となり、出力電圧Ｖoutの大きさに関わらず第１及び第２のトランジスタＱ１，Ｑ２のコレクタ電流はほぼ等しくなるため、Ｉout＝Ｉrefが確保できるものとなる。
なお、このような従来のカレントミラー回路については、特許文献１乃至特許文献３等に開示されたものがある。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開平１０−１９８４４２号公報（第４−６頁、図１−図３）
【特許文献２】特開平５−２５９７４７号公報（第３−５頁、図１−図２）
【特許文献３】特開平５−１０２７４８号公報（第３−４頁、図１）
【発明の概要】
【発明が解決しようとする課題】
【００１７】
しかしながら、図３に示されたカスコード接続のカレントミラー回路を動作させるには、入力電圧Ｖinと出力電圧Ｖoutは、第４のトランジスタＱ４のエミッタ・コレクタ間飽和電圧をＶcesat(Q4)とした場合、下記する式６，式７を満たす必要がある。
【００１８】
Ｖin＝Ｖbe（Q1)＋Ｖbe（Q3)・・・式６
【００１９】
Ｖout≧Ｖbe（Q1)＋Ｖbe（Q3)−Ｖbe（Q4)＋Ｖcesat(Q4)・・・式７
【００２０】
ここで、先のように、Ｖbe(Q1)＝Ｖbe(Q3)＝Ｖbe(Q4)の近似が成立するとすると、式６及び式７は、下記する式８、式９に書き改められる。
【００２１】
Ｖin＝２Ｖbe（Q1)・・・式８
【００２２】
Ｖout≧Ｖbe（Q1)＋Ｖcesat(Q4)・・・式９
【００２３】
この入力電圧Ｖinと出力電圧Ｖoutは、電源電圧の低電圧化が進む近年において、必ずしも低い値とは言えず、使用電圧範囲が限られてしまうという欠点がある。
【００２４】
本発明は、上記実状に鑑みてなされたもので、低電圧での動作を可能とし、アーリー効果による電流比の悪化を抑圧できるカレントミラー回路を提供するものである。
【課題を解決するための手段】
【００２５】
上記本発明の目的を達成するため、本発明に係るカレントミラー回路は、
第１及び第２のバイポーラトランジスタ及びデプレッション型のＭＯＳトランジスタである第３のトランジスタを有してなるカレントミラー回路であって、
前記第１及び第２のトランジスタのベース、前記第１のトランジスタのコレクタ、及び、前記第３のトランジスタのゲートが相互に接続されると共に、定電流源を介して第１の電源端子に接続される一方、前記第１及び第２のトランジスタのエミッタは、共に第２の電源端子に接続され、前記第２のトランジスタのコレクタは、前記第３のトランジスタのソースに接続されて、前記第３のトランジスタのドレインに出力可能に構成されてなるものである。
【発明の効果】
【００２６】
本発明によれば、カレントミラーを形成する第１及び第２のトランジスタのエミッタ・コレクタ間電圧は、出力電圧の大きさに影響されることなく一定に保たれるため、アーリー効果による電流比の悪化を確実に抑圧することができるという効果を奏するものである。
また、従来のカレントミラー回路に比べ、素子を一つ追加するだけで、回路構成を複雑とすることなくアーリー効果による電流比の悪化を確実に抑圧することができる。
さらに、従来に比して低電圧での動作が可能となり、幅広い電圧範囲での使用を可能としたので、より汎用性の高いカレントミラー回路を提供することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施の形態におけるカレントミラー回路の回路図である。
【図２】従来のカレントミラー回路の回路図である。
【図３】従来のカスコード接続によるカレントミラー回路の回路図である。
【発明を実施するための形態】
【００２８】
以下、本発明の実施の形態について、図１を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態におけるカレントミラー回路の回路構成について図１を参照しつつ説明する。
本発明の実施の形態におけるカレントミラー回路は、いわゆるカレントミラー接続された第１及び第２のトランジスタ（図１においては、それぞれ「Ｑ１」、「Ｑ２」と表記）１，２と、出力側に直列接続された第３のトランジスタ（図１においては「Ｍ１」と表記）３と、定電流源（図１においては「Ｉ１」と表記）４とを有して構成されたものとなっている。
【００２９】
具体的には、まず、本発明の実施の形態における第１及び第２のトランジスタ１，２には、いずれもＮＰＮ型トランジスタが用いられており、そのエミッタは共にグランドに接続されたものとなっている。
また、第１及び第２のトランジスタ１，２のベースは相互に接続されると共に、第１のトランジスタ１のコレクタに接続されたものとなっており、さらに、そのコレクタには、電源電圧Ｖccによって駆動される定電流源４が接続されたものとなっている。
なお、定電流源４と第１のトランジスタ１のコレクタとの接続点は、入力電圧Ｖinの印加点となっている。
【００３０】
一方、本発明の実施の形態における第３のトランジスタ３には、ディプレッション型のＮチャンネルＭＯＳトランジスタが用いられており、そのドレインは出力電圧Ｖoutを得る出力端となっている一方、ソースは第２のトランジスタ２のコレクタに接続されたものとなっている。
そして、第３のトランジスタ３のゲートは、第１のトランジスタ１のコレクタに接続されている。
【００３１】
ここで、第３のトランジスタ３に用いられるディプレッション型のＮチャンネルＭＯＳトランジスタのゲート長とゲート幅は、生成出力する出力電流Ｉoutに合わせて、ゲート・ソース間電圧Ｖgs (M1)が０Ｖとなるように設定するのが望ましい。
【００３２】
次に、かかる構成における動作、作用について説明する。
まず、第３のトランジスタ３のドレイン・ソース間電圧をＶds(M1)、ドレイン・ソース間飽和電圧をＶdssat(M1)、ドレイン電流をＩd(M1)とし、ドレイン・ソース間電圧Ｖds(M1)がドレイン・ソース間飽和電圧以上（Ｖds(M1)≧Ｖdssat(M1)）となり、かつ、ドレイン電流Ｉd(M1)が出力電流Ｉout となる（Ｉd(M1)＝Ｉout）際のゲート・ソース間電圧の値をＶgso(M1)とすると、Ｖout≧Ｖbe(Q1)−Ｖgso(M1)＋Ｖdssat(M1)）の領域では、第１のトランジスタ１のエミッタ・コレクタ間電圧Ｖce(Q1)と第２のトランジスタ２のエミッタ・コレクタ間電圧Ｖce(Q2)は、下記する式１０、式１１によって表される。
【００３３】
Ｖce(Q1)＝Ｖbe(Q1)・・・式１０
【００３４】
Ｖce(Q2)＝Ｖbe(Q1)−Ｖgso(M1)・・・式１１
【００３５】
ここで、第３のトランジスタ３に用いられたディプレッション型のＮチャンネルＭＯＳトランジスタのゲート長とゲート幅が、ゲート・ソース間電圧Ｖgs (M1)が０Ｖとなる長さに設定されているとして、Ｖgso(M1)＝０Ｖを式１１に代入すると、Ｖce(Q2)＝Ｖbe(Q1)となり、出力電圧Ｖoutの大きさに関わらず、第１のトランジスタ１と第２のトランジスタ２のコレクタ電流はほぼ等しくなるため、Ｉout＝Ｉrefとなる。
【００３６】
一方、第３のトランジスタ３に用いられたディプレッション型のＮチャンネルＭＯＳトランジスタのゲート長とゲート幅が、ゲート・ソース間電圧Ｖgs (M1)が０Ｖとなる長さに設定されていない場合には、その分第１のトランジスタ１のエミッタ・コレクタ間電圧Ｖce(Q1)と第２のトランジスタ２のエミッタ・コレクタ間電圧Ｖce(Q2)に差が生ずるため、Ｉoutとrefの比は悪化する。ただし、その比は、出力電圧Ｖoutの値には影響されないため、出力電圧Ｖoutの値が変化しても一定に保たれることとなる。
【００３７】
次に、第２のトランジスタ２のエミッタ・コレクタ間飽和電圧をＶcesat(Q2)とし、Ｖcesat(Q2)＋Ｖdssat(M1)≦Ｖout＜Ｖbe(Q1)−Ｖgso(M1)＋Ｖdssat(M1)の領域においては、Ｖgs(M1)はＶgso(M1)に比べて増加することとなり、第１のトランジスタ１のエミッタ・コレクタ間電圧Ｖce(Q1)と第２のトランジスタ２のエミッタ・コレクタ間電圧Ｖce(Q2)は、下記する式１２、式１３により表されることとなる。
【００３８】
Ｖce(Q1)＝Ｖbe(Q1)・・・式１２
【００３９】
Ｖce(Q2)＝Ｖbe(Q1)−Ｖgs(M1)・・・式１３
【００４０】
したがって、Ｖgso(M1)＝０と設定されている場合でもＶce(Q1)とＶce(Q2)に差が生ずるため、ＩoutとＩrefの比は悪化することとなる。ただし、その比の悪化は僅かであり、カレントミラー回路としての機能に影響を与えるものではない。
【００４１】
次に、Ｖout＜Ｖcesat(Q2)＋Ｖdssat(M1)の領域においては、第２のトランジスタ２は飽和領域で動作することとなり、第１のトランジスタ１と第２のトランジスタ２のコレクタ電流比は極端に悪化するため、ＩoutとＩrefの比も極端に悪化することとなる。このことは、本発明の実施の形態におけるカレントミラー回路における出力電圧Ｖoutの動作範囲が下記する式１４を満たす必要があることを意味する。
【００４２】
Ｖout≧Ｖcesat(Q2)＋Ｖdssat(M1)・・・式１４
【００４３】
ここで、一般的にエミッタ・コレクタ間飽和電圧Ｖcesatは約０.１Ｖ、エミッタ・ベース間電圧Ｖbeは約０.７Ｖであるので、式１４を従来のカスコード接続によるカレントミラー回路（図３参照）における出力電圧Ｖoutの動作範囲を表す式９と比較すると、出力電圧Ｖoutの動作範囲は本発明の実施の形態におけるカレントミラー回路の方が広いことは明白である。
また、入力電圧Ｖinの動作範囲は下記する式１５により表される。
【００４４】
Ｖin＝Ｖbe(Q1)・・・式１５
【００４５】
これは、従来のカスコート接続によるカレントミラー回路の入力電圧Ｖinの動作電圧を表す式８と比較すると、明らかに低い値となっていることが理解でき、本発明の実施の形態におけるカレントミラー回路の方が低電圧動作が可能であるということが言える。
なお、本発明の実施の形態においては、第１及び第２のトランジスタ１，２をＮＰＮ型のバイポーラトランジスタとしたが、これをＰＮＰ型のバイポーラトランジスタに代えると共に、ＮチャンネルＭＯＳトランジスタをＰチャンネルＭＯＳトランジスタに代えても良いことは勿論である。
【符号の説明】
【００４６】
１…第１のトランジスタ
２…第２のトランジスタ
３…第３のトランジスタ
４…定電流源
【図１】
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【図２】
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【図３】
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