(57)【特許請求の範囲】
【請求項１】
差動入力信号のうち一方が供給されるゲートを有する第１の駆動トランジスタと、
前記差動入力信号のうち他方が供給されるゲートを有し、前記第１の駆動トランジスタと共に差動対を構成する第２の駆動トランジスタと、
前記差動対によって増幅された後の差動出力信号が出力される第１及び第２の出力端子と、
前記第１の駆動トランジスタのソース・ドレイン経路及び前記第１の出力端子が接続された配線上に配置され、前記第１の駆動トランジスタを流れるドレイン電流を調整可能な第１の制御端子を有する第１の回路であって、前記第１の駆動トランジスタのドレイン及び電源電位の間に接続される一対の端子および前記第１の制御端子を有する三端子の第１の出力負荷を含む第１の回路と、
前記第２の駆動トランジスタのソース・ドレイン経路及び前記第２の出力端子が接続された配線上に配置され、前記第２の駆動トランジスタを流れるドレイン電流を調整可能な第２の制御端子を有する第２の回路であって、前記第２の駆動トランジスタのドレイン及び前記電源電位の間に接続される一対の端子および前記第２の制御端子を有する三端子の第２の出力負荷を含む第２の回路と、
前記第２の出力端子と前記第１の制御端子の間に接続され、前記差動出力信号のうち一方を入力して高周波成分を選択的に透過させるとともに、透過後の信号を前記第１の制御端子の制御電位としてフィードバックする第１のハイパスフィルタと、
前記第１の出力端子と前記第２の制御端子の間に接続され、前記差動出力信号のうち他方を入力して高周波成分を選択的に透過させるとともに、透過後の信号を前記第２の制御端子の制御電位としてフィードバックする第２のハイパスフィルタと、
ソースが前記第１の駆動トランジスタのドレインに接続され、ドレインが前記第１の出力端子及び前記第１の出力負荷に接続される第１のカスコードトランジスタと、
ソースが前記第２の駆動トランジスタのドレインに接続され、ドレインが前記第２の出力端子及び前記第２の出力負荷に接続される第２のカスコードトランジスタと、
前記第１のカスコードトランジスタのゲートと前記第２の出力端子との間に接続され、前記差動出力信号のうち一方を入力して高周波成分を選択的に透過させるとともに、透過後の信号を前記第１のカスコードトランジスタのゲートの制御電位としてフィードバックする第３のハイパスフィルタと、
前記第２のカスコードトランジスタのゲートと前記第１の出力端子との間に接続され、前記差動出力信号のうち一方を入力して高周波成分を選択的に透過させるとともに、透過後の信号を前記第２のカスコードトランジスタのゲートの制御電位としてフィードバックする第４のハイパスフィルタと、
を備える差動増幅器。
【請求項２】
前記第１の出力負荷は、前記一対の端子の一方に接続されたドレインと、前記一対の端子の他方に接続されたソースと、前記第１の制御端子に接続されたゲートを有する第１の負荷トランジスタを含み、
前記第２の出力負荷は、前記一対の端子の一方に接続されたドレインと、前記一対の端子の他方に接続されたソースと、前記第２の制御端子に接続されたゲートを有する第２の負荷トランジスタを含む、請求項１記載の差動増幅器。
【請求項３】
前記第１の出力負荷は、前記第１の負荷トランジスタのソース・ドレイン間に並列に接続された抵抗素子をさらに含み、
前記第２の出力負荷は、前記第２の負荷トランジスタのソース・ドレイン間に並列に接続された抵抗素子をさらに含む、請求項２記載の差動増幅器。
【請求項４】
前記第１の出力負荷は、前記第１の負荷トランジスタのソース・ドレイン間に並列に接続されたインダクタ素子をさらに含み、
前記第２の出力負荷は、前記第２の負荷トランジスタのソース・ドレイン間に並列に接続されたインダクタ素子をさらに含む、請求項２記載の差動増幅器。
【請求項５】
前記第１のハイパスフィルタは、
一方の端子が前記第２の出力端子に接続され、他方の端子が第１の制御端子に接続される第１の容量素子と、
前記第１の容量素子の前記他方の端子と前記第１の制御端子に供給されるバイアス電圧の供給端子との間に接続される抵抗素子を含み、
前記第２のハイパスフィルタは、
一方の端子が前記第１の出力端子に接続され、他方の端子が第２の制御端子に接続される第２の容量素子と、
前記第２の容量素子の前記他方の端子と前記第２の制御端子に供給されるバイアス電圧の供給端子との間に接続される抵抗素子を含む、請求項１乃至４のいずれか１項に記載の差動増幅器。
【請求項６】
前記第１のハイパスフィルタは、
一方の端子が前記第２の出力端子に接続され、他方の端子が第１の制御端子に接続される第１の容量素子と、
前記第１の容量素子の前記他方の端子と前記第１の制御端子に供給されるバイアス電圧の供給端子との間に接続されるインダクタ素子を含み、
前記第２のハイパスフィルタは、
一方の端子が前記第１の出力端子に接続され、他方の端子が第２の制御端子に接続される第２の容量素子と、
前記第２の容量素子の前記他方の端子と前記第２の制御端子に供給されるバイアス電圧の供給端子との間に接続されるインダクタ素子を含む、請求項１乃至４のいずれか１項に記載の差動増幅器。
【請求項７】
前記第１のハイパスフィルタは、
一方の端子が前記第２の出力端子に接続され、他方の端子が第１の制御端子に接続される第１の容量素子と、
前記第１の容量素子の前記他方の端子と前記第１の制御端子に供給されるバイアス電圧の供給端子との間に直列に接続された抵抗素子及びインダクタ素子を含み、
前記第２のハイパスフィルタは、
一方の端子が前記第１の出力端子に接続され、他方の端子が第２の制御端子に接続される第２の容量素子と、
前記第２の容量素子の前記他方の端子と前記第２の制御端子に供給されるバイアス電圧の供給端子との間に直列に接続された抵抗素子及びインダクタ素子を含む、請求項１乃至４のいずれか１項に記載の差動増幅器。
【請求項８】
差動入力信号のうち一方が供給されるゲートを有する第１の駆動トランジスタを配置し、
前記差動入力信号のうち他方が供給されるゲートを有し、前記第１の駆動トランジスタと共に差動対を構成する第２の駆動トランジスタを配置し、
前記第１の駆動トランジスタを流れるドレイン電流を調整するための第１の制御端子を有する第１の回路を、前記第１の駆動トランジスタのソース・ドレイン経路及び第１の出力端子が接続された配線上に配置し、ここで、前記第１の回路は、前記第１の駆動トランジスタのドレイン及び電源電位の間に接続される一対の端子と、前記第１の制御端子とを有する三端子の第１の出力負荷を含み、
前記第２の駆動トランジスタを流れるドレイン電流を調整するための第２の制御端子を有する第２の回路を、前記第２の駆動トランジスタのソース・ドレイン経路及び第２の出力端子が接続された配線上に配置し、ここで、前記第２の回路は、前記第２の駆動トランジスタのドレイン及び前記電源電位の間に接続される一対の端子と、前記第２の制御端子とを有する三端子の第２の出力負荷を含み、
前記差動対によって増幅された後の差動出力信号のうち一方を入力して高周波成分を選択的に透過させるとともに、透過後の信号を前記第１の制御端子の制御電位としてフィードバックする第１のハイパスフィルタを、前記差動出力信号が出力される前記第１及び第２の出力端子のうち前記第２の出力端子と前記第１の制御端子の間に接続し、
前記差動出力信号のうち他方を入力して高周波成分を選択的に透過させるとともに、透過後の信号を前記第２の制御端子の制御電位としてフィードバックする第２のハイパスフィルタを、前記第１の出力端子と前記第２の制御端子の間に接続し、
第１のカスコードトランジスタのソースを前記第１の駆動トランジスタのドレインに接続し、前記第１のカスコードトランジスタのドレインを前記第１の出力端子及び前記第１の出力負荷に接続し、
第２のカスコードトランジスタのソースを前記第１の駆動トランジスタのドレインに接続し、前記第１のカスコードトランジスタのドレインを前記第１の出力端子及び前記第１の出力負荷に接続し、
前記差動出力信号のうち一方を入力して高周波成分を選択的に透過させるとともに、透過後の信号を前記第１のカスコードトランジスタのゲートの制御電位としてフィードバックする第３のハイパスフィルタを、前記第１のカスコードトランジスタのゲートと前記第２の出力端子との間に接続し、
前記差動出力信号のうち一方を入力して高周波成分を選択的に透過させるとともに、透過後の信号を前記第２のカスコードトランジスタのゲートの制御電位としてフィードバックする第４のハイパスフィルタを、前記第２のカスコードトランジスタのゲートと前記第１の出力端子との間に接続する、
差動増幅器の構成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体増幅回路に関し、特に広帯域な差動増幅回路に関する。
【背景技術】
【０００２】
近年、無線通信技術の進歩と普及は目覚しく、より高速通な通信速度を低消費電力かつ低価格に実現するために、最新ＣＭＯＳプロセスを用いた無線ＬＳＩ開発が進んでいる。より高速な通信速度を実現するために、通信に用いられる周波数帯域も広がってきている。このため、広帯域な差動増幅器の実現は、ＣＭＯＳ無線ＬＳＩの分野におけるキーテクノロジーの１つである。【０００３】
図２２は、一般的に知られている最も単純な回路構成を有する差動増幅器７００を示す図である。この差動増幅器７００の広帯域化の手法の１つには、カスコード構成の採用がある（例えば特許文献１の図７及び第１７〜１８段落の記載を参照）。図２３は、カスコード構成を有する差動増幅器８００を示す回路図である。差動増幅器７００では、出力負荷容量のミラー効果がゲート容量を介して入力端子に生じるため、高周波ゲインが十分に得られない。しかしながら、差動増幅器８００は、カスコード構成の採用によってミラー効果を軽減でき、増幅可能な周波数帯域を広げることができる。【０００４】
また、図２４は、特許文献２に開示された差動構成のレベルシフト回路を示す回路図である。図２４のレベルシフト回路９００では、入力端子ＩＮ及びＩＮ＿Ｂ（ソースフォロワを構成するトランジスタＪ１及びＪ３のゲート）に供給される入力信号が、容量素子ＣＧ１及びＣＧ２を介して回路内部（電流源用のトランジスタＪ４及びＪ２のゲート）へフィードフォワードされている。つまり、電流源用のトランジスタＪ２及びＪ４のベースに対して、直流バイアスに加えて、逆相の入力信号の高周波成分が供給される。これにより、トランジスタＪ２及びＪ４が積極的に回路の電流の増減が生じるように駆動し、トランジスタＪ１及びＪ３の駆動能力低下を補償することで、レベルシフト回路９００の広帯域化を実現している。【０００５】
また、特許文献３は、差動増幅器を含む複数の増幅器が従属接続された多段増幅装置を開示している。特許文献３に開示された多段増幅装置は、入力段（第１段）の差動増幅器の入力端子に供給される入力信号をハイパスフィルタを介して第２段の電圧増幅器の入力端子にフィードフォワードする。【０００６】
また、特許文献４は、差動増幅器の２つの出力をそれぞれ逆相側の入力端子（つまり、ソースが電流源に共通接続され、差動対を構成する一対のトランジスタのゲート端子）に容量素子を介して帰還する構成を開示している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−６４８４号公報（図７、第１７及び１８段落）
【特許文献２】特開平５−６７９３３号公報（図１、第１１段落）
【特許文献３】特開平９−１４８８５０号公報
【特許文献４】特開２００６−１９１３５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述したように、図２２に示す差動増幅器７００では、ミラー効果のために高周波特性を十分に引き出せない問題がある（図１９Ａを参照）。この問題の軽減方法には、カスコード構成の採用がある。カスコード構成では、図２３に示したように、カスコードトランジスタ１３及び１４が入力トランジスタ１１及び１２に接続される。カスコードトランジスタ１３及び１４によって、ゲート容量を介して入力端子１及び２が影響を受ける容量はカスコードトランジスタ１３及び１４の容量となる。よって、カスコードトランジスタ１３及び１４の容量が負荷容量より小さくなるように設計することで、高周波性能を引きすことができる。しかしながら、カスコードトランジスタ１３及び１４としては、入力端子１及び２への影響を小さくするためにできる限り小さいサイズのトランジスタが望まれる一方で、差動増幅器８００に必要な電流を流すことができる程度の大さである必要がある。このトレードオフの関係が存在するために、カスコードトランジスタを自由に小さくすることは出来ない。よって、カスコード構成を有する差動増幅器８００でも、差動増幅器７００の１．５〜２倍程度までしか帯域を広げることはできない。【０００９】
また、図２４のレベルシフト回路９００のように、入力信号そのものを容量素子（ＣＧ１及びＣＧ２）を介して入力トランジスタ（Ｊ１及びＪ３）以外の回路内部へフィードフォワードする手法もある。しかしながら、前段のトランジスタＪ１及びＪ３から見ると駆動する負荷が増えたこととなるため、トランジスタＪ１及びＪ３の駆動力向上や帯域拡張などの対策が必要になる。しかしながら、一般的に、差動増幅器は、弱い信号を増幅するために多段増幅回路の前段に配置される回路であるため、入力信号の駆動力や帯域はすでに決まっているものであることが多く、より大きな駆動力が新たに必要となるフィードフォワード構成は、回路全体を縮小化して、さらに増幅器を多段化するなどの対策が必要となるため、設計の難しさや面積の増大を招く問題がある。【００１０】
ところで特許文献３に開示された多段増幅装置は、入力段に与えられる入力信号をハイパスフィルタを介して第２段の増幅器にフィードフォワードするものである。つまり、入力段の差動増幅器自体の動作帯域を向上させるものではなく、高周波を増幅するための増幅器を入力段の差動増幅器とは別途に設けることが必須である。【００１１】
また、特許文献４に開示された増幅装置は、差動増幅器の入力端子に容量素子が追加されるため、入力端子が出力負荷ＣＬ（図１９Ａを参照）の影響をより受けやすくなるという問題があり、状況によっては増幅装置の動作帯域を逆に狭くしてしまうおそれがある。また、これを補おうとする場合、特許文献４の増幅装置の前段に配置される増幅器の駆動能力の向上が必要となり、回路全体の大型化、消費電流の増加を招いてしまう。【００１２】
本発明は本願の発明者による上述した知見に基づいてなされたものであって、本発明の目的は、広帯域な差動増幅器を簡易な回路構成で提供することである。
【課題を解決するための手段】
【００１３】
本発明の第１の態様にかかる差動増幅回路は、差動対を構成する第１及び第２の駆動トランジスタ、前記差動対によって増幅された後の差動出力信号が出力される第１及び第２の出力端子、第１及び第２の回路、並びに第１及び第２のハイパスフィルタを備える。前記第１及び第２の駆動トランジスタの各々のゲートには、差動入力信号のそれぞれ一方が供給される。【００１４】
前記第１の回路は、前記第１の駆動トランジスタのソース・ドレイン経路及び前記第１の出力端子が接続された配線上に配置され、前記第１の駆動トランジスタを流れるドレイン電流を調整可能な第１の制御端子を有する。同様に、前記第２の回路は、前記第２の駆動トランジスタのソース・ドレイン経路及び前記第２の出力端子が接続された配線上に配置され、前記第２の駆動トランジスタを流れるドレイン電流を調整可能な第２の制御端子を有する。【００１５】
前記第１のハイパスフィルタは、前記第２の出力端子と前記第１の制御端子の間に接続され、前記差動出力信号のうち一方を入力して高周波成分を選択的に透過させるとともに、透過後の信号を前記第１の制御端子の制御電位としてフィードバックする。同様に、前記第２のハイパスフィルタは、前記第１の出力端子と前記第２の制御端子の間に接続され、前記差動出力信号のうち他方を入力して高周波成分を選択的に透過させるとともに、透過後の信号を前記第２の制御端子の制御電位としてフィードバックする。【００１６】
本発明の第２の態様は、差動増幅器の構成方法である。当該方法は、以下の工程（ａ）〜（ｆ）を含む。
（ａ）差動入力信号のうち一方が供給されるゲートを有する第１の駆動トランジスタを配置する工程；
（ｂ）前記差動入力信号のうち他方が供給されるゲートを有し、前記第１の駆動トランジスタと共に差動対を構成する第２の駆動トランジスタを配置する工程；
（ｃ）前記第１の駆動トランジスタを流れるドレイン電流を調整するための第１の制御端子を有する第１の回路を、前記第１の駆動トランジスタのソース・ドレイン経路及び前記第１の出力端子が接続された配線上に配置する工程；
（ｄ）前記第２の駆動トランジスタを流れるドレイン電流を調整するための第２の制御端子を有する第２の回路を、前記第２の駆動トランジスタのソース・ドレイン経路及び前記第２の出力端子が接続された配線上に配置する工程；
（ｅ）前記差動対によって増幅された後の差動出力信号のうち一方を入力して高周波成分を選択的に透過させるとともに、透過後の信号を前記第１の制御端子の制御電位としてフィードバックする第１のハイパスフィルタを、前記差動出力信号が出力される第１及び第２の出力端子のうち前記第２の出力端子と前記第１の制御端子の間に接続する工程；及び
（ｆ）前記差動出力信号のうち他方を入力して高周波成分を選択的に透過させるとともに、透過後の信号を前記第２の制御端子の制御電位としてフィードバックする第２のハイパスフィルタを、前記第１の出力端子と前記第２の制御端子の間に接続する工程。
【発明の効果】
【００１７】
上述した本発明の第１の態様にかかる差動増幅器および第２態様にかかる方法によって得られる差動増幅器は、簡易な回路構成によって、利得の低下を抑制し、動作周波数帯域を拡張できる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施形態に係る差動増幅器のフィードバックの概念を示すブロック図である。
【図２】本発明の第１の実施形態に係る差動増幅器を示すブロック図である。
【図３】本発明の第１の実施形態に係る差動増幅器の具体的な構成例（カスコード型差動増幅器）を示す回路図である。
【図４】本発明の第２の実施形態に係る差動増幅器を示すブロック図である。
【図５】本発明の第２の実施形態に係る差動増幅器の具体的な構成例を示す回路図である。
【図６】本発明の第３の実施形態に係る差動増幅器を示すブロック図である。
【図７】本発明の第３の実施形態に係る差動増幅器の具体的な構成例（カスコード型差動増幅器）を示す回路図である。
【図８】本発明の各実施形態に係る差動増幅器に用いる三端子出力負荷の一例を示す回路図である。
【図９】本発明の各実施形態に係る差動増幅器に用いる三端子出力負荷の一例を示す回路図である。
【図１０】本発明の各実施形態に係る差動増幅器に用いる三端子出力負荷の一例を示す回路図である。
【図１１】本発明の各実施形態に係る差動増幅器に用いる二端子出力負荷の一例を示す回路図である。
【図１２】本発明の各実施形態に係る差動増幅器に用いる二端子出力負荷の一例を示す回路図である。
【図１３】本発明の各実施形態に係る差動増幅器に用いる二端子出力負荷の一例を示す回路図である。
【図１４】本発明の各実施形態に係る差動増幅器に用いる二端子出力負荷の一例を示す回路図である。
【図１５】本発明の各実施形態に係る差動増幅器に用いる二端子出力負荷の一例を示す回路図である。
【図１６】本発明の各実施形態に係る差動増幅器に用いるハイパスフィルタの一例を示す回路図である。
【図１７】本発明の各実施形態に係る差動増幅器に用いるハイパスフィルタの一例を示す回路図である。
【図１８】本発明の各実施形態に係る差動増幅器に用いるハイパスフィルタの一例を示す回路図である。
【図１９Ａ】背景技術に係る差動増幅器の動作を示す概念図である。
【図１９Ｂ】背景技術に係る差動増幅器の動作を示す概念図である。
【図１９Ｃ】第１の実施形態に係る差動増幅器の動作を示す概念図である。
【図２０】第１の実施形態に係る差動増幅器の高周波特性に関する数値計算結果の一例を背景技術のものと対比して示すグラフである。
【図２１】第２の実施形態に係る差動増幅器の高周波特性に関する数値計算結果の一例を背景技術のものと対比して示すグラフである。
【図２２】背景技術にかかる差動増幅回路を示す図である。
【図２３】背景技術にかかるカスコード型の差動増幅回路を示す図である。
【図２４】背景技術にかかるフィードフォワードを用いたレベルシフト回路を示す図である。
【発明を実施するための形態】
【００１９】
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略される。
【００２０】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る差動増幅器１００の概略構成を示すブロック図である。差動増幅器１００は、差動増幅の基本要素１２０を有する。基本要素１２０は、２つの入力端子１及び２と、２つの出力端子３及び４を有する。基本要素１２０は、差動対を有しており、入力端子１及び２に供給される差動信号を差動対によって増幅し、増幅後の差動信号を出力端子３及び４に供給する。なお、ここでは、入力端子１を正相入力端子ＩＮ、入力端子２を逆相入力端子ＩＮ＿Ｂ、出力端子３を正相出力端子ＯＵＴ、出力端子４を逆相出力端子ＯＵＴ＿Ｂとする。
【００２１】
また、差動増幅器１００は、ハイパスフィルタ（ＨＰＦ:High Pass Filter）１１１及び１１２を有する。ＨＰＦ１１１は、一端が出力端子４に接続され、多端が入力端子１及び２を除く基本要素１２０の回路内に接続されている。ＨＰＦ１１１と同様に、ＨＰＦ１１２は、出力端子３と基本要素１２０の回路内との間に接続されている。つまり、ＨＰＦ１１及び１１２は、差動増幅器１００の２つの出力信号（差動出力信号ＳＯＵＴ及びＳＯＵＴＢ）を、差動入力信号を除く差動増幅器１００の基本要素１２０内の電位にフィードバックする。
【００２２】
図２は、差動増幅器１００の具体的構成の一例を示す回路図である。図２において、入力端子１及び２、出力端子３及び４並びにＨＰＦ１１１及び１１２を除くその他の構成要素が、上述した基本要素１２０に対応する。図２の差動増幅器１００は、カスコード構成を有している。以下では、図２に示された各構成要素について順に説明する。
【００２３】
駆動トランジスタ１１及び１２は増幅用の差動対を構成する。具体的に述べると、駆動トランジスタ１１のゲートは入力端子１に接続され、駆動トランジスタ１２のゲートは入力端子２に接続されている。また、共通接続されたトランジスタ１１及び１２のソースは、定電流源１０を介して接地されている。また、駆動トランジスタ１１のドレインは、カスコードトランジスタ１３及び出力負荷１０１を介して電源端子５（ドレイン電位ＶＤＤ）に接続されている。同様に、駆動トランジスタ１２のドレインは、カスコードトランジスタ１４及び出力負荷１０２を介して電源端子５（ドレイン電位ＶＤＤ）に接続されている。
【００２４】
カスコードトランジスタ１３のソースは駆動トランジスタ１１のドレインに接続され、ドレインは出力負荷１０１に接続されている。また、カスコードトランジスタ１４のソースは駆動トランジスタ１２のドレインに接続され、ドレインは出力負荷１０２に接続されている。
【００２５】
出力負荷１０１の一端はカスコードトランジスタ１３のソースに接続され、他端は電源端子５に接続されている。出力負荷１０１とカスコードトランジスタ１３の共通接続点は出力端子４に接続されている。同様に、出力負荷１０２の一端はカスコードトランジスタ１４のソースに接続され、他端は電源端子５に接続されている。出力負荷１０２とカスコードトランジスタ１４の共通接続点は出力端子３に接続されている。
【００２６】
ＨＰＦ１１１は、出力端子４つまりカスコードトランジスタ１３のドレインと、もう一方のカスコードトランジスタ１４のゲートの間に配置されている。つまり、ＨＰＦ１１１は、出力端子４に現れる逆相出力信号ＳＯＵＴＢの高周波成分を、逆相入力ＩＮ＿Ｂ側のカスコードトランジスタ１４にバイアス電圧として供給する。
【００２７】
同様に、ＨＰＦ１１２は、出力端子３つまりカスコードトランジスタ１４のドレインと、もう一方のカスコードトランジスタ１３のゲートの間に配置されている。ＨＰＦ１１２は、出力端子３に現れる正相出力信号ＳＯＵＴの高周波成分を、正相入力ＩＮ側のカスコードトランジスタ１３にバイアス電圧として供給する。
【００２８】
差動対を構成する駆動トランジスタ１１及び１２のゲートに入力された差動入力信号は、駆動トランジスタ１１及び１２、カスコードトランジスタ１３及び１４、並びに出力負荷１０１及び１０２によって増幅される。そして、カスコードトランジスタ１３及び１４のドレインである端子４及び３から差動出力信号が得られる。
【００２９】
続いて以下では、定電流源１０、ＨＰＦ１１１及び１１２、並びに出力負荷１０１及び１０２の具体的な構成例について図３を参照して説明する。図３は、定電流源１０、ＨＰＦ１１１及び１１２並びに出力負荷１０１及び１０２の具体的な回路構成を含む差動増幅器１００の回路図である。
【００３０】
図３の構成例では、定電流源１０は電流源トランジスタ１５を含む。電流源トランジスタ１５のゲートは定電流源用バイアス電圧が入力されるバイアス端子７に接続され、電流源トランジスタのソースはグランドに接地される。また、トランジスタ１５のドレインは駆動トランジスタ１１及び１２のソースに共通接続されている。
【００３１】
また、図３の構成例では、出力負荷１０１は抵抗素子２１を含む。同様に、出力負荷１０２は抵抗素子２２を含む。
【００３２】
また、図３の構成例では、ＨＰＦ１１１は抵抗素子２３及び容量素子４１を含む。抵抗素子２３と容量素子４１は直列に接続され、容量素子４１の他方の端子は出力端子４に接続され、抵抗素子２３の他方の端子はバイアス端子６に接続される。また、抵抗素子２３と容量素子４１の接点はＨＰＦ１１１の出力としてカスコードトランジスタ１４のゲートに接続される。同様に、図３の構成例では、ＨＰＦ１１２は抵抗素子２４及び容量素子４２を含む。抵抗素子２４と容量素子４２は直列に接続され、容量素子４２の他方の端子は出力端子３に接続され、抵抗素子２４の他方の端子はバイアス端子６に接続される。また、抵抗素子２４と容量素子４２の接点はＨＰＦ１１２の出力としてカスコードトランジスタ１３のゲートに接続される。このときＨＰＦ１１１及び１１２の通過周波数は容量素子４１及び４２の容量値と抵抗素子２３及び２４の抵抗値によって決まる。例えば、この通過周波数は、差動増幅器１００の基本要素１２０の利得低下の始まる周波数付近であり、かつ利得変動幅が３ｄＢ程度に収まるように設定するとよい。
【００３３】
［動作の説明］
次に図１９Ａ〜１９Ｃを用いて、差動増幅器１００の動作について説明する。図１９Ａ〜１９Ｃは、差動対の一方のトランジスタ１１とその周辺の回路要素を抜き出して示す模式図である。なお、図１９Ｃは、差動増幅器１００に関する図であり、図１９Ａ及び１９Ｂは対比のために示す背景技術に関する図である。
【００３４】
図１９Ａは、図２２に示した差動増幅器７００の場合を示している。この場合、信号入力端子１から見ると、駆動トランジスタ１１のゲート容量ＣＧＤを介して出力端子４につながる負荷容量ＣＬの影響を受けてしまう。このため、高い周波数ではトランジスタ１１を駆動できなくなり利得が低下し、差動増幅器７００の増幅可能な周波数帯域は狭くなってしまう。
【００３５】
また、図１９Ｂは、図２３に示したカスコード構成の差動増幅器８００の場合を示している。この場合、負荷容量ＣＬの影響はカスコードトランジスタ１３で遮られている。したがって、入力端子１からは駆動トランジスタ１１のＣＧＤを介してカスコードトランジスタ１３のＣＧＳの影響しか受けない。カスコードトランジスタ１３のＣＧＳは負荷容量ＣＬに比べて小さいので、差動増幅器８００は差動増幅器７００に比べて高い周波数まで駆動でき、増幅可能な周波数帯域が広がる。
【００３６】
図１９Ｃは、本実施形態にかかる差動増幅器１００の模式図である。図１９Ｃに示すように、カスコードトランジスタ１３のゲートに正相出力信号ＳＯＵＴがフィードバックされることにより、信号入力端子１である駆動トランジスタ１１のゲートと同相の信号がカスコードトランジスタ１３のゲートに供給される。よって、差動増幅器１００は、カスコードトランジスタ１３及び１４を配置したことによる上記の効果に加えて、入力端子１から見た駆動トランジスタ１１のＣＧＤとカスコードトランジスタ１３のＣＧＳの影響を限りなくゼロに近づけることができる。
【００３７】
この作用は、ＨＰＦ１１２によって、カスコード構成の増幅器７００の利得が落ち始める周波数付近から効果が発生するので、低下し始める利得を押し上げてより高い周波数まで利得を得ることができる。また、利得が落ち始めてからフィードバックの効果が生じ始めるので、発振の抑制効果もある。以上のような理由から、差動増幅器１００は、より高い周波数まで動作帯域を広げることができる。
【００３８】
また、差動増幅器１００は、高周波帯域での利得低下を抑制する効果を得るために新たに電流を流す必要がなく、また加えられる素子（ＨＰＦ１１１及び１１２）も小さいものである。このため、消費電力の増大や著しい面積の増加を抑制しながら高周波特性を向上させることができる。
【００３９】
図２０は、差動増幅器１００の利得の周波数特性の計算結果の一例を示すグラフである。差動増幅器７００では、１ｄＢ利得低下周波数が２００ＭＨｚ程度である（図２０のグラフＬ１１）。また、カスコード構成の差動増幅器８００では、増幅器７００に比べて２倍程度の４００ＭＨｚ以上の帯域が得られている（図２０のグラフＬ２１）。これらに対して、本実施形態に係る差動増幅器１００では、増幅器７００に比べて５倍以上の１ＧＨｚを越える帯域が得られる（図２０のグラフＬ３１）。
【００４０】
ところで、図３に示した回路構成が一例にすぎないことは勿論である。例えば、出力負荷１０１は、抵抗素子２１（図１１）に限られず、インダクタ素子３１（図１２）、抵抗素子２１とインダクタ素子３１の並列回路（図１３）、抵抗素子２１とインダクタ素子３１の直列回路（図１４）、又は抵抗素子２１とインダクタ素子３１の直列回路と容量素子４５の並列回路であっても同様の効果を得ることができる。
【００４１】
また、例えば、ＨＰＦ１１１は、抵抗素子２４と容量素子４１で構成される回路（図１７）に限られず、容量素子４１とインダクタ素子３２で構成される回路、又は抵抗素子２３とインダクタ素子３２の直列接続に容量素子４１を接続した回路（図１８）であっても同様の効果を得ることができる。
【００４２】
＜第２の実施形態＞
図４は本実施形態に係る差動増幅器２００の構成を示す回路図である。図４において、入力端子１及び２、出力端子３及び４並びにＨＰＦ１１３及び１１４を除くその他の構成要素は、差動増幅器２００の基本要素１２０に対応する。図４の構成と上述した図２を比べると、（ａ）図４の差動増幅器２００がカスコード構成出ない点、（ｂ）ＨＰＦ１１３及び１１４が出力端子３及び４に現れる差動出力信号ＳＯＵＴ及びＳＯＵＴＢを出力負荷１０１及び１０３にフィードバックしている点の２点が相違している。
【００４３】
図５は、出力負荷１０１及び１０２並びにＨＰＦ１１３及び１１４の具体的な回路構成を含む差動増幅器２００の回路図である。
【００４４】
図５の例では、出力負荷１０１は、抵抗素子２１とこれに並列接続された負荷トランジスタ１６を含む。Ｐチャネル・トランジスタである負荷トランジスタ１６のドレインは、抵抗素子２１の一端と共に駆動トランジスタ１１のドレインに接続されている。負荷トランジスタ１６のソースは、電源端子５に接続されている。同様に、出力負荷１０２は、抵抗素子２２とこれに並列接続された負荷トランジスタ１７を含む。Ｐチャネル・トランジスタである負荷トランジスタ１７のドレインは、抵抗素子２２の一端と共に駆動トランジスタ１２のドレインに接続されている。負荷トランジスタ１７のソースは、電源端子５に接続されている。
【００４５】
図５の例では、ＨＰＦ１１３は、抵抗素子２５及び容量素子４３を含む。抵抗素子２５と容量素子４３は直列に接続され、容量素子４３の他方の端子は出力端子３に接続され、抵抗素子２５の他方の端子はバイアス端子８に接続される。また、抵抗素子２５と容量素子４３の接点はＨＰＦ１１３の出力として負荷トランジスタ１６のゲートに接続される。同様に、図５の構成例では、ＨＰＦ１１４は抵抗素子２６及び容量素子４４を含む。抵抗素子２６と容量素子４４は直列に接続され、容量素子４４の他方の端子は出力端子４に接続され、抵抗素子２６の他方の端子はバイアス端子８に接続される。また、抵抗素子２６と容量素子４４の接点はＨＰＦ１１４の出力として負荷トランジスタ１７のゲートに接続される。このときＨＰＦ１１３及び１１４の通過周波数は容量素子４３及び４４の容量値と抵抗素子２５及び２６の抵抗値によって決まる。例えば、この通過周波数は、差動増幅器２００の基本要素１２０の利得低下の始まる周波数付近であり、かつ利得変動幅が３ｄＢ程度に収まるように設定するとよい。
【００４６】
つまり、本実施形態における出力負荷１０１は、能動素子としての負荷トランジスタ１６を有しており、ＨＰＦ１１３を介してフィードバックされた信号が負荷トランジスタ１６のゲートに供給されることで能動負荷として機能する。なお、図４及び５に示した他の回路要素及びこれらの接続関係は、上述した差動増幅器１００と同様であるため、ここでは重複説明を省略する。
【００４７】
［動作の説明］
以下では、差動増幅器２００の動作について説明する。差動増幅器２００の信号入力端子１及び２に差動信号が入力されると、出力端子３及び４から増幅された信号が出力される。このとき、差動入力信号の周波数が低い状態では、負荷トランジスタ１６及び１７のゲートにはバイアス端子８から直流バイアスがかかっているだけある。つまり、ＨＰＦ１１３及び１１４の遮断特性が働くために、出力端子４及び３からのフィードバック信号は負荷トランジスタ１６及び１７のゲートに入力されない。
【００４８】
次に、差動入力信号の周波数が上がった場合を説明する。図１９Ａに示すように、信号入力端子１及び２から見ると、駆動トランジスタ１１及び１２のゲート容量ＣＧＤを介して増幅器出力につながる負荷容量ＣＬの影響を受けてしまい、高い周波数では駆動できなくなり利得が低下する。しかしながら、本実施の形態では、信号周波数が上がったことにより、差動出力信号がＨＰＦ１１３及び１１４を通過し、通過後の信号が負荷トランジスタ１６及び１７のゲートに入力される。これによって出力信号と同相でトランジスタ１１及び１２を流れるドレイン電流が増減するため、増幅器２００の利得が上がる。また、この作用は、ＨＰＦ１１３及び１１４によって、駆動トランジスタ１１及び１２による利得が落ち始める周波数付近から効果が発生するので、低下し始める利得を押し上げてより高い周波数まで利得を得ることができる。また、利得が落ち始めてからフィードバックの効果が生じ始めるので、発振の抑制効果もある。以上のような理由から、差動増幅器２００は、より高い周波数まで動作帯域を広げることができる。
【００４９】
また、差動増幅器２００は、高周波帯域での利得低下を抑制する効果を得るために新たに電流を流す必要がなく、また加えられる素子（ＨＰＦ１１３及び１１４）も小さいものである。このため、消費電力の増大や著しい面積の増加を抑制しながら高周波特性を向上させることができる。
【００５０】
図２１は、差動増幅器２００の利得の周波数特性の計算結果の一例を示すグラフである。図２１のグラフＬ１２は図２２に示した増幅器７００の利得の周波数特性を示している。一方、図２１のグラフ３２は、差動増幅器２００の利得の周波数特性の一例である。本実施形態にかかる差動増幅器２００は、差動増幅器７００から動作帯域を大きく広げられることが計算でも示されている。
【００５１】
ところで、図５に示した回路構成が一例にすぎないことは勿論である。例えば、出力負荷１０２は、抵抗素子２１と負荷トランジスタ１６の並列接続回路（図９）に限られず、負荷トランジスタ１６（図８）、又はインダクタ素子３１と負荷トランジスタ１６の並列回路（図１０）を用いた場合でも同様の効果を得ることができる。
【００５２】
＜第３の実施形態＞
図６は本実施形態にかかるカスコード型の差動増幅器３００の回路図である。また、図７は、出力負荷１０１及び１０２並びにＨＰＦ１１１、１１２、１１３及び１１４の具体的な回路構成を含む差動増幅器３００の回路図である。図６及び図７から明らかであるように、差動増幅器３００は、上述した差動増幅器１００及び２００が有するフィードバック構成を組み合わせたものである。つまり、ＨＰＦ１１１及び１１２は、差動出力信号をカスコードトランジスタ１３及び１４のゲートにフィードバックする。また、ＨＰＦ１１３及び１１４は、差動出力信号を出力負荷１０１及び１０２のインピーダンスを制御するための制御端子（負荷トランジスタ１６及び１７のゲート）にフィードバックする。なお、図６及び７に示す各回路要素およびこれらの接続関係は、発明の実施形態１及び２に関して既に説明した通りである。
【００５３】
本実施の形態にかかる差動増幅器３００は、出力負荷１０１及び１０２の制御端子へのフィードバックによって高周波での駆動力を向上させるとともに、出力負荷１０１及び１０２の制御端子へのフィードバックにより入力端子に対するミラー効果が軽減される。よって、差動増幅器３００は、より高い周波数まで動作帯域を広げることができる。
【００５４】
上述した本発明の各実施の形態によれば、以下に述べる効果が得られる。すなわち、差動入力信号の周波数が差動増幅器（例えば増幅器１００）の利得低下が生じ始めるような高い周波数になると、差動出力信号が第１及び第２のハイパスフィルタ（例えばＨＰＦ１１１及び１１２）を通過するようになる。つまり、差動増幅器の動作周波数の上昇によって差動対を構成する第１及び第２の駆動トランジスタ（例えばトランジスタ１１及び１２）の利得が低下し始めると同時に、動作周波数が上がったことで第１及び第２のハイパスフィルタを通過した差動出力信号の高周波成分が差動増幅器内にフォードバックされる。このフィードバックによって、当該差動増幅器は高周波帯域での出力を上昇させるように作用する。これにより、当該差動増幅器は、簡易な回路構成によって、利得の低下を抑制し、動作周波数帯域を拡張できる。
【００５５】
上述した第１〜第３の実施形態では、単純な差動増幅器に関する例を述べたが、折り返し型差動増幅器やシングルエンド増幅器でも同様にハイパスフィルタを用いたフィードバックで動作帯域を広げることができる。
【００５６】
シングルエンド増幅器に適用する場合以下のように構成すればよい。シングルエンド増幅器の出力は一般的に入力と反対位相になるが、ＨＰＦ１１１、１１３等を介したフィードバックには入力信号と同相の信号が必要である。よって、シングルエンド増幅器の出力信号から同相信号を生成する回路を配置し、当該回路の出力をＨＰＦ１１１、１１３等を介してシングルエンド増幅器内にフィードバックすればよい。例えば、２つのシングルエンド増幅器を並列配置し、位相差がπラジアンである２つの信号を２つのシングルエンド増幅器に入力し、２つの出力信号をそれぞれ他の一方のシングルエンド増幅器内にＨＰＦ１１１又は１１３を介してフィードバックすればよい。シングルエンド増幅器内へのフィードバック先は、駆動トランジスタのドレイン電流を制御することが可能なカスコードトランジスタの制御端子又は出力負荷の制御端子とすればよい。
【００５７】
さらに、本発明は上述した実施の形態のみに限定されるものではなく、既に述べた本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
【００５８】
この出願は、２００８年９月２日に出願された日本出願 特願２００８−２２５０８７を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【符号の説明】
【００５９】
１、２  入力端子
３、４  出力端子
５、６、７、８  バイアス端子
１０  電流源
１１〜１７  トランジスタ
２１〜２６  抵抗素子
３１、３２  インダクタ素子
４１〜４４  容量素子
１００、２００、３００  差動増幅器
１０１、１０２  出力負荷
１１１〜１１４  ハイパスフィルタ（ＨＰＦ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
0005445458.tif 000019
【図１９Ａ】
0005445458.tif 000020
【図１９Ｂ】
0005445458.tif 000021
【図１９Ｃ】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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