(57)【特許請求の範囲】
【請求項１】
メモリ回路がマトリクス状に設けられた表示パネルを備え、上記メモリ回路にフレームごとに書き込んだデータ信号電位により表示を行う通常モードと、上記メモリ回路に書き込んだデータ信号電位をリフレッシュしながら保持して表示を行うメモリモードとを有する表示装置であって、
上記表示パネルは、データ信号線と、走査信号線と、補助容量線と、対向電極とを備え、
上記メモリ回路は、上記対向電極に対向して上記対向電極との間に容量を形成する画素電極と、上記走査信号線の電位に応じて上記データ信号線と上記画素電極との間の導通と遮断とを選択的に行う第１スイッチ回路と、上記画素電極と上記補助容量線との間に形成された第１容量と、上記画素電極の電位のリフレッシュを制御するリフレッシュ制御部とを含み、
上記対向電極と上記補助容量線とのそれぞれについて、上記通常モードと上記メモリモードとの切替に伴って電位を変化させる必要がある場合には、当該電位の変化は、上記データ信号線の電位を固定し、上記第１スイッチ回路を導通状態として上記メモリ回路の画素電極を当該データ信号線に電気的に接続している間に行われることを特徴とする表示装置。
【請求項２】
上記電位の変化が行われるときに上記データ信号線に固定される電位は、上記対向電極の電位と同電位にされることを特徴とする請求項１に記載の表示装置。
【請求項３】
上記表示パネルは、データ転送線と、リフレッシュ出力線とを備え、
上記リフレッシュ制御部は、メモリ用電極と、上記データ転送線の電位に応じて上記画素電極と上記メモリ用電極との間の導通と遮断とを選択的に行う第２スイッチ回路と、上記リフレッシュ出力線および上記メモリ用電極の電位に応じて上記画素電極の電位をリフレッシュするための電位を供給する制御部と、上記メモリ用電極と上記補助容量線との間に形成された第２容量とを含むことを特徴とする請求項１または２に記載の表示装置。
【請求項４】
上記メモリ回路は、電位供給源をさらに備え、
上記制御部は、上記リフレッシュ出力線および上記メモリ用電極の電位に応じて上記電位供給源と上記画素電極との間の導通と遮断とを選択的に行う第３スイッチ回路であることを特徴とする請求項３に記載の表示装置。
【請求項５】
上記第１容量の容量値は、上記第２容量の容量値よりも大きく、
上記第３スイッチ回路は、上記メモリ用電極に保持されている電位を導通遮断の制御信号とする第１スイッチと、上記リフレッシュ出力線の電位を導通遮断の制御信号とする第２スイッチとを備えており、
上記第１スイッチと上記第２スイッチとは、上記電位供給源に接続される当該第３スイッチ回路の入力と上記画素電極に接続される当該第３スイッチ回路の出力との間に、互いに直列に接続されていることを特徴とする請求項４に記載の表示装置。
【請求項６】
上記第１スイッチ回路、上記第２スイッチ回路、上記第１スイッチ、および上記第２スイッチは、Ｎチャネル型の電界効果トランジスタであることを特徴とする請求項５に記載の表示装置。
【請求項７】
上記第１スイッチ回路、上記第２スイッチ回路、上記第１スイッチ、および上記第２スイッチは、Ｐチャネル型の電界効果トランジスタであることを特徴とする請求項５に記載の表示装置。
【請求項８】
メモリ回路がマトリクス状に設けられた表示パネルを備え、上記メモリ回路にフレームごとに書き込んだデータ信号電位により表示を行う通常モードと、上記メモリ回路に書き込んだデータ信号電位をリフレッシュしながら保持して表示を行うメモリモードとを有する表示装置の駆動方法であって、
上記表示パネルは、データ信号線と、走査信号線と、補助容量線と、対向電極とを備え、
上記メモリ回路は、上記対向電極に対向して上記対向電極との間に容量を形成する画素電極と、上記走査信号線の電位に応じて上記データ信号線と上記画素電極との間の導通と遮断とを選択的に行う第１スイッチ回路と、上記画素電極と上記補助容量線との間に形成された第１容量と、上記画素電極の電位のリフレッシュを制御するリフレッシュ制御部とを含み、
上記対向電極と上記補助容量線とのそれぞれについて、上記通常モードと上記メモリモードとの切替に伴って電位を変化させる必要がある場合には、当該電位の変化を、上記データ信号線の電位を固定し、上記第１スイッチ回路を導通状態として上記メモリ回路の画素電極を当該データ信号線に電気的に接続している間に行うことを特徴とする表示装置の駆動方法。
【請求項９】
上記電位の変化を行うときに上記データ信号線に固定する電位を、上記対向電極の電位と同電位とすることを特徴とする請求項８に記載の表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ機能を有する表示装置およびその駆動方法に関するものであり、特に、表示形態に沿った複数の駆動方法が存在することに起因する画面ノイズを解消する技術に関するものである。
【背景技術】
【０００２】
従来、液晶表示装置には、メモリが内蔵された画素（以下、画素メモリと称する）を備え、画像データの保持が可能なメモリ機能を有するメモリ型の液晶表示装置がある。このような液晶表示装置では、一旦画素に書き込まれた画像データを、極性を反転させながらリフレッシュすることで保持し、静止画を表示することができる。メモリ機能を使用しない通常動作（通常モード）では、データ信号線を通して画素を１フレームごとに新しい画像データに書き換える一方、メモリ機能を使用するメモリ動作（メモリモード）では、画像データを保持することから、データ信号線に書き換え用の画像データを供給する必要がない。【０００３】
よって、メモリ動作においては、走査信号線およびデータ信号線を駆動する回路の動作を停止させることが可能となり、消費電力を削減することが可能となる。さらには、大きな容量を有するデータ信号線の充放電回数の削減や、メモリ動作期間に対応する画像データをコントローラに伝送せずに済むことによる、消費電力の低減も可能である。【０００４】
したがって、上記メモリ型の液晶表示装置は、携帯電話の待ち受け画面などの低消費電力化の要求が強い画像の表示を行う液晶表示装置によく用いられる。【０００５】
図１１は、メモリ型の液晶表示装置において、画素メモリの回路構成（メモリ回路ＭＲ１００）のみを抽出して示す図である。メモリ回路ＭＲ１００は、例えば特許文献１に開示されているものと同等である。【０００６】
図１１に示すように、メモリ回路ＭＲ１００は、スイッチ回路ＳＷ１００、第１データ保持部ＤＳ１０１、データ転送部ＴＳ１００、第２データ保持部ＤＳ１０２、および、リフレッシュ出力制御部ＲＳ１００を備えている。【０００７】
また、メモリ回路ＭＲ１００がマトリクス状に配置された基板（図示せず）には、メモリ回路ＭＲ１００を駆動する配線として、画素マトリクスの行ごとに、データ転送制御線ＤＴｘ、ゲートラインＧＬｘ、Ｈｉｇｈ電源線ＰＨｘ、Ｌｏｗ電源線ＰＬｘ、リフレッシュ出力制御線ＲＣｘ、および、補助容量線ＣＳｘが設けられているとともに、画素マトリクスの列ごとに、ソースラインＳＬｘが設けられている。【０００８】
スイッチ回路ＳＷ１００は、Ｎチャネル型のＴＦＴ（Thin Film Transistor：薄膜トランジスタ）であるトランジスタＮ１００からなる。第１データ保持部ＤＳ１０１は容量Ｃａ１００からなる。データ転送部ＴＳ１００は、Ｎチャネル型のＴＦＴであるトランジスタＮ１０１からなる。第２データ保持部ＤＳ１０２は容量Ｃｂ１００からなる。リフレッシュ出力制御部ＲＳ１００は、インバータＩＮＶ１００と、Ｎチャネル型のＴＦＴであるトランジスタＮ１０３とからなる。インバータＩＮＶ１００は、Ｐチャネル型のＴＦＴであるトランジスタＰ１００と、Ｎチャネル型のＴＦＴであるトランジスタＮ１０２とからなる。【０００９】
なお、上記のＴＦＴのような電界効果型トランジスタの一方のドレイン／ソース端子を第１のドレイン／ソース端子、他方のドレイン／ソース端子を第２のドレイン／ソース端子と呼ぶものとする。但し、第１のドレイン／ソース端子と第２のドレイン／ソース端子との間において電流が流れ得る向きに基づいて、ドレイン端子とソース端子とが一定に確定するものについてはそれぞれ、ドレイン端子、ソース端子と呼ぶものとする。【００１０】
トランジスタＮ１００は、ゲート端子がゲートラインＧＬｘに、第１のドレイン／ソース端子がソースラインＳＬｘに、第２のドレイン／ソース端子が容量Ｃａ１００の一端であるノードＰＩＸに、それぞれ接続されている。容量Ｃａ１００の他端は、補助容量線ＣＳｘに接続されている。【００１１】
トランジスタＮ１０１は、ゲート端子がデータ転送制御線ＤＴｘに、第１のドレイン／ソース端子がノードＰＩＸに、第２のドレイン／ソース端子が容量Ｃｂ１００の一端であるノードＭＲＹに、それぞれ接続されている。容量Ｃｂ１００の他端は、補助容量線ＣＳｘに接続されている。【００１２】
インバータＩＮＶ１００の入力端子ＩＰは、ノードＭＲＹに接続されている。トランジスタＰ１００は、ゲート端子がインバータＩＮＶ１００の入力端子ＩＰに、ソース端子がＨｉｇｈ電源線ＰＨｘに、ドレイン端子がインバータＩＮＶ１００の出力端子ＯＰに、それぞれ接続されている。トランジスタＮ１０２は、ゲート端子がインバータＩＮＶ１００の入力端子ＩＰに、ドレイン端子がインバータＩＮＶ１００の出力端子ＯＰに、ソース端子がＬｏｗ電源線ＰＬｘに、それぞれ接続されている。【００１３】
トランジスタＮ１０３は、ゲート端子がリフレッシュ出力制御線ＲＣｘに、第１のドレイン／ソース端子がインバータＩＮＶ１００の出力端子ＯＰに、第２のドレイン／ソース端子がノードＰＩＸに、それぞれ接続されている。【００１４】
また、上記液晶表示装置では、メモリ回路ＭＲ１００が形成された基板に対向する位置に、共通電極（対向電極）ＣＯＭを備えた対向基板（図示せず）が設けられている。基板と対向基板とは、その間に液晶を挟持するように配設されており、それら構成を含んで液晶パネルが形成されている。メモリ回路ＭＲ１００のノードＰＩＸ（画素電極）は、共通電極ＣＯＭとの間に液晶を介して液晶容量Ｃｌｃを形成している。【００１５】
次に、図１２を用いて、上記構成を有するメモリ回路ＭＲ１００のメモリ動作（データ保持動作）について説明する。【００１６】
図１２は、メモリ回路ＭＲ１００におけるメモリモード時の各種信号波形を示すタイミングチャートである。【００１７】
メモリモードでは、データ転送制御線ＤＴｘ、ゲートラインＧＬｘ、および、リフレッシュ出力制御線ＲＣｘには、図示しない駆動回路から、Ｈｉｇｈ（アクティブレベル）とＬｏｗ（非アクティブレベル）とからなる２値レベルの電位が印加される。上記ＨｉｇｈおよびＬｏｗの電位レベルは、上記各ライン・線に個別に設定されてもよい。【００１８】
またメモリモードでは、ソースラインＳＬｘには、図示しない駆動回路から、Ｈｉｇｈ電位とＬｏｗ電位とからなる２値レベルのデータ信号（「２値のデータ」ともいう）が出力される。Ｈｉｇｈ電源線ＰＨｘが供給する電位は、上記２値レベルのデータ信号のＨｉｇｈに等しく、Ｌｏｗ電源線ＰＬｘが供給する電位は、上記２値レベルのデータ信号のＬｏｗに等しい。さらに、補助容量線ＣＳｘが供給する電位は一定であってもよいし、所定のタイミングで変化してもよいが、ここでは説明を簡単にするために一定であるとする。【００１９】
メモリモードにおいては、全書込期間Ｔ１０１とリフレッシュ期間Ｔ１０２とが設けられている。全書込期間Ｔ１０１は、全てのメモリ回路ＭＲ１００に、保持させようとするデータを行ごとに書き込む期間であり、順に連続する期間ｔ１０１および期間ｔ１０２からなる。全書込期間Ｔ１０１ではメモリ回路ＭＲ１００に線順次で書き込みを行うので、期間ｔ１０１は異なる行同士で重ならないように設けられる。それゆえ、期間ｔ１０１は行ごとに開始タイミングが異なる。また、期間ｔ１０２の終了タイミングすなわち全書込期間Ｔ１０１の終了タイミングは、全行とも同じとなる。【００２０】
但し、全書込期間Ｔ１０１では、行ごとのメモリ回路ＭＲ１００へのデータ書き込み完了のタイミングが異なるように、ゲートラインＧＬの走査が完了するタイミング（期間ｔ１０１）が順にずれているような走査であれば、ゲートラインＧＬを走査するタイミングは異なる行で同時でも構わない。例えば、１行飛ばしの２行ずつゲートラインＧＬをスキャンする方式を用いてもよく、この方式の場合、行ごとで走査のタイミングが重なる場合もあるが、データ書き込み完了の走査のタイミングが異なる。【００２１】
リフレッシュ期間Ｔ１０２は、全書込期間Ｔ１０１でメモリ回路ＭＲ１００に書き込んだデータをリフレッシュすることで保持する期間であり、順に連続する期間ｔ１０３〜ｔ１１０を有している。リフレッシュ期間Ｔ１０２は、全行で一斉に開始される。【００２２】
全書込期間Ｔ１０１において、期間ｔ１０１では、ゲートラインＧＬｘの電位がＨｉｇｈとなる。データ転送制御線ＤＴｘおよびリフレッシュ出力制御線ＲＣｘの電位はＬｏｗである。これによりトランジスタＮ１００がＯＮ状態になるため、ノードＰＩＸに、ソースラインＳＬｘに供給されたデータ電位（ここではＨｉｇｈとする）が書き込まれる。【００２３】
続いて期間ｔ１０２では、ゲートラインＧＬｘの電位がＬｏｗとなる。これによりトランジスタＮ１００がＯＦＦ状態になるため、容量Ｃａ１００に、書き込まれたデータ電位に対応する電荷が保持される。【００２４】
ここで、メモリ回路ＭＲ１００が、容量Ｃａ１００とトランジスタＮ１００とのみからなるとした場合、トランジスタＮ１００がＯＦＦ状態にある間は、ノードＰＩＸはフローティングになる。このとき理想状態では、ノードＰＩＸの電位がＨｉｇｈに維持されるように、容量Ｃａ１００に電荷が保持される。【００２５】
しかし、実際には、トランジスタＮ１００にオフリーク電流が発生するため、容量Ｃａ１００の電荷は徐々にメモリ回路ＭＲ１００の外部に漏洩していく。容量Ｃａ１００の電荷が漏洩するとノードＰＩＸの電位が変化するため、長時間の漏洩によって、書き込まれたデータ電位が本来の意味を失う程度にまで、ノードＰＩＸの電位が変化してしまう。【００２６】
そこで、次のリフレッシュ期間Ｔ１０２において、データ転送部ＴＳ１００、第２データ保持部ＤＳ１０２、および、リフレッシュ出力制御部ＲＳ１００を、ノードＰＩＸの電位をリフレッシュして書き込んだデータが失われないように機能させる。【００２７】
リフレッシュ期間Ｔ１０２において、期間ｔ１０３では、データ転送制御線ＤＴｘの電位がＨｉｇｈとなる。ゲートラインＧＬｘおよびリフレッシュ出力制御線ＲＣｘの電位はＬｏｗである。これによりトランジスタＮ１０１がＯＮ状態になるため、容量Ｃａ１００に、トランジスタＮ１０１を介して容量Ｃｂ１００が並列に接続される。それゆえ、容量Ｃａ１００と容量Ｃｂ１００との間で電荷が移動することによって、ノードＭＲＹの電位がＨｉｇｈとなる。【００２８】
なお、容量Ｃａ１００は、容量Ｃｂ１００よりも容量値が大きく設定されている。容量Ｃａ１００からは、ノードＰＩＸの電位がノードＭＲＹの電位と等しくなるまで、正電荷がトランジスタＮ１０１を介して容量Ｃｂ１００に移動する。これにより、ノードＰＩＸの電位は期間ｔ１０２のものよりも若干の電圧ΔＶ１だけ低下するが、Ｈｉｇｈの電位範囲内にある。【００２９】
続いて期間ｔ１０４では、データ転送制御線ＤＴｘの電位がＬｏｗとなる。これによりトランジスタＮ１０１がＯＦＦ状態となるため、ノードＰＩＸの電位がＨｉｇｈに維持されるように容量Ｃａ１００に電荷が保持されるとともに、ノードＭＲＹの電位がＨｉｇｈに維持されるように容量Ｃｂ１００に電荷が保持される。【００３０】
期間ｔ１０５では、リフレッシュ出力制御線ＲＣｘの電位がＨｉｇｈとなる。これによりトランジスタＮ１０３がＯＮ状態となるため、インバータＩＮＶ１００の出力端子ＯＰがノードＰＩＸに接続される。出力端子ＯＰにはノードＭＲＹの電位の反転電位（ここではＬｏｗ）が出力されているので、ノードＰＩＸは当該反転電位に充電される。【００３１】
期間ｔ１０６では、リフレッシュ出力制御線ＲＣｘの電位がＬｏｗとなる。これによりトランジスタＮ１０３がＯＦＦ状態となるため、ノードＰＩＸの電位が上記反転電位に維持されるように、容量Ｃａ１００に電荷が保持される。【００３２】
期間ｔ１０７では、データ転送制御線ＤＴｘの電位がＨｉｇｈとなる。これによりトランジスタＮ１０１がＯＮ状態となるため、容量Ｃａ１００に、トランジスタＮ１０１を介して容量Ｃｂ１００が並列に接続される。それゆえ、容量Ｃａ１００と容量Ｃｂ１００との間で電荷が移動することによって、ノードＭＲＹの電位がＬｏｗとなる。なお、容量Ｃｂ１００からは、ノードＭＲＹの電位がノードＰＩＸの電位と等しくなるまで、正電荷がトランジスタＮ１０１を介して容量Ｃａ１００に移動する。これにより、ノードＰＩＸの電位は期間ｔ１０６のものよりも若干の電圧ΔＶ２だけ上昇するが、Ｌｏｗの電位範囲内にある。【００３３】
期間ｔ１０８では、データ転送制御線ＤＴｘの電位がＬｏｗとなる。これによりトランジスタＮ１０１がＯＦＦ状態となるため、ノードＰＩＸの電位がＬｏｗに維持されるように容量Ｃａ１００に電荷が保持されるとともに、ノードＭＲＹの電位がＬｏｗに維持されるように容量Ｃｂ１００に電荷が保持される。【００３４】
期間ｔ１０９では、リフレッシュ出力制御線ＲＣｘの電位がＨｉｇｈとなる。これによりトランジスタＮ１０３がＯＮ状態となるため、インバータＩＮＶ１００の出力端子ＯＰがノードＰＩＸに接続される。出力端子ＯＰにはノードＭＲＹの電位の反転電位（ここではＨｉｇｈ）が出力されているので、ノードＰＩＸは当該反転電位に充電される。【００３５】
期間ｔ１１０では、リフレッシュ出力制御線ＲＣｘの電位がＬｏｗとなる。これによりトランジスタＮ１０３がＯＦＦ状態となるため、ノードＰＩＸの電位が上記反転電位に維持されるように、容量Ｃａ１００に電荷が保持される。【００３６】
この後、リフレッシュ期間Ｔ１０２では、次の全書込期間Ｔ１０１または通常モードに移行するまで、上記期間ｔ１０３〜期間ｔ１１０の動作が繰り返される。リフレッシュ期間Ｔ１０２において、ノードＰＩＸの電位は、期間ｔ１０５で反転電位にリフレッシュされ、期間ｔ１０９で書き込み時の電位にリフレッシュされる。なお、全書込期間Ｔ１０１の期間ｔ１０１において、Ｌｏｗのデータ電位がノードＰＩＸに書き込まれる場合には、ノードＰＩＸの電位波形は図１２の電位波形を反転させたものとなる。【００３７】
このように、メモリ回路ＭＲ１００は、全書込期間Ｔ１で書き込まれたデータを、リフレッシュ期間Ｔ２においてデータ反転方式によってリフレッシュすることができる。これにより、オフリークによる電荷減少の影響を抑えることが可能となっている。また、ノードＰＩＸに書き込まれたデータがリフレッシュされるタイミング、すなわち極性反転されるタイミングに応じて、共通電極ＣＯＭの電位がＨｉｇｈとＬｏｗとの間で反転される。これにより、液晶容量Ｃｌｃを交流駆動しながら、画面をリフレッシュすることができる。【００３８】
ところで、上記従来のメモリ型の液晶表示装置では、メモリモードにより低消費電力化を図ってはいるものの、表示形態に沿った複数の駆動方法が存在しているために、駆動方法の切替時に画面ノイズ（画像の乱れ）が生じる場合があった。【００３９】
例えば、メモリモードから通常モードに切り替わった後、画素メモリには静止画表示時のデータが保持される。この結果、次に通常モードからメモリモードに切り替わった際に、画素メモリに新たなデータの書き込みが完了するまでの期間、一瞬ではあるが全く別のデータが表示され、画面ノイズが生じることがあった。【００４０】
そこで、例えば特許文献２には、メモリモードの静止画表示期間の最後に、全ての画素メモリに全黒／全白データなどを保持させる、すなわち画素メモリのデータ保持部を初期化しておく技術が記載されている。これにより、次に通常モードからメモリモードに切り替わった際に前のデータが表示されないようにすることで、画面ノイズを防止している。
【先行技術文献】
【特許文献】
【００４１】
【特許文献１】日本国公開特許公報「特開２００２−２２９５３２号公報（２００２年８月１６日公開）」
【特許文献２】日本国公開特許公報「特開２００２−１７５０５１号公報（２００２年６月２１日公開）」
【発明の概要】
【発明が解決しようとする課題】
【００４２】
しかしながら、上記従来のメモリ型の液晶表示装置では、上記原因で生じる画面ノイズとは別に、通常モードとメモリモードとの間でモードを切り替える際に、共通電極ＣＯＭの電位および補助容量線ＣＳｘの電位の変動による画面ノイズが生じる場合があるという問題点を有している。【００４３】
図１３に、メモリ回路ＭＲ１００を備える従来の液晶表示装置において、通常モードからメモリモードに切り替える際に、画面ノイズが発生する場合の各種信号波形を示すタイミングチャートを示す。図１３では、ＣＳｘ１，ＣＳｘ２，およびＣＳｘ４８０は、１，２，および４８０行目の補助容量線ＣＳｘの電位をそれぞれ示す。ＰＩＸ１，ＰＩＸ２，およびＰＩＸ４８０は、１，２，および４８０行目のメモリ回路ＭＲ１００の画素電極の電位をそれぞれ示す。また、ＣＯＭ１，ＣＯＭ２，およびＣＯＭ４８０は、１，２，および４８０行目の共通電極ＣＯＭの電位をそれぞれ示すが、共通電極ＣＯＭの電位は共通である。【００４４】
通常モードでは、ＣＣ駆動が行われているので、共通電極ＣＯＭの電位は一定とされるとともに、補助容量線ＣＳｘの電位は、対応するメモリ回路ＭＲ１００のデータ書き込みのタイミングに合わせて、ＨｉｇｈとＬｏｗとの間で反転されている。【００４５】
一方、メモリモードの全書込期間では、共通電極ＣＯＭの電位および補助容量線ＣＳｘの電位は、所定の電位（ここではＬｏｗ）で固定される。なお、このときの共通電極ＣＯＭの所定の電位は、通常モードにおいて設定される共通電極ＣＯＭの電位とは異なる値が設定されることがある。【００４６】
よって、図１３に示すように、共通電極ＣＯＭの電位および補助容量線ＣＳｘの電位が、それぞれ、通常モードからメモリモードに移行する前後で変化する場合がある。このとき、メモリ回路ＭＲ１００のノードＰＩＸはフローティング状態になっているため、補助容量線ＣＳｘの電位が変動する（所定電位にシフトする）ことによって、ノードＰＩＸが変動を受ける。また、基準電圧である共通電極ＣＯＭの電位も変動するため、液晶印加電圧は大きく変わり、画面ノイズが発生する。【００４７】
このように、従来のメモリ型の液晶表示装置では、通常モードとメモリモードとの切替時に、共通電極の電位や補助容量線の電位が変動する場合、画素電極がフローティングになっているため画素が変動を受けることにより、画面ノイズが発生することがある。【００４８】
本発明は、上記従来の問題点に鑑みなされたものであり、その目的は、通常モードとメモリモードとの切替時に共通電極の電位や補助容量線の電位が変動することに起因する画面ノイズを防止することができる表示装置、および表示装置の駆動方法を提供することにある。
【課題を解決するための手段】
【００４９】
本発明の表示装置は、上記課題を解決するために、メモリ回路がマトリクス状に設けられた表示パネルを備え、上記メモリ回路にフレームごとに書き込んだデータ信号電位により表示を行う通常モードと、上記メモリ回路に書き込んだデータ信号電位をリフレッシュしながら保持して表示を行うメモリモードとを有する表示装置であって、上記表示パネルは、データ信号線と、走査信号線と、補助容量線と、共通電極とを備え、上記メモリ回路は、画素電極と、上記走査信号線の電位に応じて上記データ信号線と上記画素電極との間の導通と遮断とを選択的に行う第１スイッチ回路と、上記画素電極と上記補助容量線との間に形成された第１容量と、上記画素電極の電位のリフレッシュを制御するリフレッシュ制御部とを含み、上記共通電極と上記補助容量線とのそれぞれについて、上記通常モードと上記メモリモードとの切替に伴って電位を変化させる必要がある場合には、当該電位の変化は、上記データ信号線の電位を固定し、上記第１スイッチ回路を導通状態として上記メモリ回路の画素電極を当該データ信号線に電気的に接続している間に行われることを特徴としている。【００５０】
また、本発明の表示装置の駆動方法は、上記課題を解決するために、メモリ回路がマトリクス状に設けられた表示パネルを備え、上記メモリ回路にフレームごとに書き込んだデータ信号電位により表示を行う通常モードと、上記メモリ回路に書き込んだデータ信号電位をリフレッシュしながら保持して表示を行うメモリモードとを有する表示装置の駆動方法であって、上記表示パネルは、データ信号線と、走査信号線と、補助容量線と、共通電極とを備え、上記メモリ回路は、画素電極と、上記走査信号線の電位に応じて上記データ信号線と上記画素電極との間の導通と遮断とを選択的に行う第１スイッチ回路と、上記画素電極と上記補助容量線との間に形成された第１容量と、上記画素電極の電位のリフレッシュを制御するリフレッシュ制御部とを含み、上記共通電極と上記補助容量線とのそれぞれについて、上記通常モードと上記メモリモードとの切替に伴って電位を変化させる必要がある場合には、当該電位の変化を、上記データ信号線の電位を固定し、上記第１スイッチ回路を導通状態として上記メモリ回路の画素電極を当該データ信号線に電気的に接続している間に行うことを特徴としている。【００５１】
従来、通常モードとメモリモードとの切替時に、共通電極の電位や補助容量線の電位が変動（遷移）する場合、画素電極がフローティングになっているため画素が変動を受けることにより、画面ノイズが発生する場合があった。【００５２】
これに対し、上記の構成および方法によれば、共通電極と補助容量線とのそれぞれについて、通常モードとメモリモードとの切替に伴って電位を変化させる必要がある場合には、当該電位の変化は、データ信号線の電位を固定し、第１スイッチ回路を導通状態としてメモリ回路の画素電極を当該データ信号線に電気的に接続している間に行われる。すなわち、メモリ回路の画素電極を固定した状態で、共通電極の電位および補助容量線の電位を所定電位に変動（遷移）させる。これにより、メモリ回路の画素電極は変動の影響を受けないので、画面ノイズを防止することが可能となる。
【発明の効果】
【００５３】
以上のように、本発明の表示装置は、メモリ回路がマトリクス状に設けられた表示パネルを備え、上記メモリ回路にフレームごとに書き込んだデータ信号電位により表示を行う通常モードと、上記メモリ回路に書き込んだデータ信号電位をリフレッシュしながら保持して表示を行うメモリモードとを有する表示装置であって、上記表示パネルは、データ信号線と、走査信号線と、補助容量線と、共通電極とを備え、上記メモリ回路は、画素電極と、上記走査信号線の電位に応じて上記データ信号線と上記画素電極との間の導通と遮断とを選択的に行う第１スイッチ回路と、上記画素電極と上記補助容量線との間に形成された第１容量と、上記画素電極の電位のリフレッシュを制御するリフレッシュ制御部とを含み、上記共通電極と上記補助容量線とのそれぞれについて、上記通常モードと上記メモリモードとの切替に伴って電位を変化させる必要がある場合には、当該電位の変化は、上記データ信号線の電位を固定し、上記第１スイッチ回路を導通状態として上記メモリ回路の画素電極を当該データ信号線に電気的に接続している間に行われる構成である。【００５４】
それゆえ、共通電極と補助容量線とのそれぞれについて、通常モードとメモリモードとの切替に伴って電位を変化させる必要がある場合には、メモリ回路の画素電極を固定した状態で、共通電極の電位および補助容量線の電位を所定電位に変動（遷移）させることにより、メモリ回路の画素電極は変動の影響を受けないので、画面ノイズを防止することができるという効果を奏する。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施の一形態における液晶表示装置の構成を示すブロック図である。
【図２】上記液晶表示装置が有する駆動方法の種類を示す図である。
【図３】上記液晶表示装置における通常モード時の各種信号波形を示すタイミングチャートである。
【図４】上記液晶表示装置におけるメモリモード時の各種信号波形を示すタイミングチャートである。
【図５】上記液晶表示装置における画素メモリの概念的な構成を示すブロック図である。
【図６】上記画素メモリにおけるメモリモード時のデータ保持動作を示す図であり、（ａ）は全書込期間のデータ遷移を示し、（ｂ）〜（ｈ）はリフレッシュ期間のデータ遷移を示す。
【図７】上記画素メモリの電気的構成の一例を示す等価回路図である。
【図８】上記画素メモリにおけるメモリモード時の各種信号波形を示すタイミングチャートである。
【図９】上記液晶表示装置において、通常モードからメモリモードに切り替える際に、画面ノイズが発生する場合の各種信号波形を示すタイミングチャートである。
【図１０】上記液晶表示装置において、通常モードからメモリモードに切り替える際に、画面ノイズを防止する動作が行われたときの各種信号波形を示すタイミングチャートである。
【図１１】従来の液晶表示装置における画素メモリの電気的構成を示す等価回路図である。
【図１２】上記従来の画素メモリにおけるメモリモード時の各種信号波形を示すタイミングチャートである。
【図１３】上記従来の液晶表示装置において、通常モードからメモリモードに切り替える際に、画面ノイズが発生する場合の各種信号波形を示すタイミングチャートである。
【図１４】本発明の他の実施の形態を示すものであり、図１１の画素メモリにおいて、通常モードからメモリモードに切り替える際に、画面ノイズを防止する動作が行われたときの各種信号波形を示すタイミングチャートである。
【発明を実施するための形態】
【００５６】
〔実施の形態１〕
本発明の一実施形態について図面に基づいて説明すれば、以下の通りである。なお、本実施の形態において説明すること以外の構成は、前記背景技術と同じである。また、説明の便宜上、前記の背景技術の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【００５７】
本実施形態では、メモリ型の液晶表示装置について説明する。本実施の形態の液晶表示装置は、画素メモリとして、図１１に示したメモリ回路ＭＲ１００を備えている。
【００５８】
ここで、注目すべき点は、通常モードとメモリモードとの切替時に共通電極ＣＯＭの電位や補助容量線ＣＳｘの電位の電位が変動する場合に発生する画面ノイズを防止することができるメモリ回路ＭＲ１００の動作である。そこで、次に、上記場合のメモリ回路ＭＲ１００の動作を説明する。
【００５９】
図１４に、本実施例の液晶表示装置において、通常モードからメモリモードに切り替える際に、画面ノイズを防止する動作が行われたときの各種信号波形を示すタイミングチャートを示す。図１４に示す各種信号は、図１３に示す信号と同様のものを示すとともに、さらにゲート全ＯＮ信号が追加されている。
【００６０】
図１３に示すように、液晶表示装置では、共通電極ＣＯＭと補助容量線ＣＳｘとのそれぞれについて、通常モードとメモリモードとの切替に伴って電位を変化させる必要がある場合には、当該電位の変化を、全てのソースラインＳＬｘに共通電極ＣＯＭの電位と同電位の電位を出力し、全行のゲートラインＧＬｘをＨｉｇｈ（アクティブ）電位にすることによって全てのメモリ回路ＭＲ１００のトランジスタＮ１００をオン状態にして、メモリ回路ＭＲ１００のノードＰＩＸを共通電極ＣＯＭの電位と同電位にしている間に行う。
【００６１】
すなわち、メモリ回路ＭＲ１００のノードＰＩＸを共通電極ＣＯＭの電位と同電位に固定した状態で、共通電極ＣＯＭの電位および補助容量線ＣＳｘの電位を所定電位に変動（遷移）させる。これにより、メモリ回路ＭＲ１００のノードＰＩＸは変動の影響を受けないので、画面ノイズを防止することが可能となる。
【００６２】
例えば、ノーマリーブラックの場合、メモリ回路ＭＲ１００のトランジスタＮ１００を全ＯＮさせることによって、通常モードからメモリモードへの切替時、画素を黒電位にする。そして、画素が黒電位に固定されている状態で、共通電極ＣＯＭの電位および補助容量線ＣＳｘの電位を所定の電位に変動（遷移）させることによって、画面ノイズを防止することが可能となる。
【００６３】
なお、上述の説明では、全てのソースラインＳＬｘに共通電極ＣＯＭの電位と同電位の電位を出力することで、メモリ回路ＭＲ１００のノードＰＩＸを共通電極ＣＯＭの電位と同電位に固定したが、これに限るものではなく、ソースラインＳＬｘの電位を固定した状態で、ノードＰＩＸをソースラインＳＬｘに電気的に接続させて、ノードＰＩＸの電位を固定すればよい。
【００６４】
〔実施の形態２〕
本発明の他の実施の形態について図面に基づいて説明すれば、以下の通りである。
【００６５】
図１１に示したメモリ回路ＭＲ１００においては、データのリフレッシュを行う回路にトランジスタＮ１０１からなるデータ転送部ＴＳ１００が設けられているため、リフレッシュ期間Ｔ１０２においてデータ転送制御線ＤＴｘの電位が非アクティブ（ここではＬｏｗ）となっている期間ｔ１０４〜期間ｔ１０６および期間ｔ１０８〜期間ｔ１１０では、ノードＭＲＹはノードＰＩＸから切り離され、フローティングの状態となる。
【００６６】
特に、期間ｔ１０５〜期間ｔ１０６では、ノードＰＩＸがＬｏｗに相当する電位であるのに対して、ノードＭＲＹはＨｉｇｈに相当する電位になっている。また、期間ｔ１０９〜期間ｔ１１０では、ノードＰＩＸがＨｉｇｈに相当する電位であるのに対して、ノードＭＲＹはＬｏｗに相当する電位になっている。このため、これらの期間では、トランジスタＮ１０１がＯＦＦ状態にあるものの、トランジスタＮ１０１のオフリーク電流によって、ノードＭＲＹの電位が時間経過とともに徐々に変動することになる。
【００６７】
なお、フローティング時の各ノードは、トランジスタや配線等の寄生容量による電位変動の影響も受けるが、本明細書では、説明を簡略化するために、便宜上、寄生容量による電位変動を考慮から外している。
【００６８】
オフリーク電流によるノードＭＲＹの電位変動分をαとすると、期間ｔ１０３〜期間ｔ１０５のノードＭＲＹの電位は、（Ｈｉｇｈ電位−ΔＶ１−α）となり、電荷の分配による電位変動ΔＶ１に加えて更なる電位変動を招き、合わせて、（ΔＶ１＋α）の電位変動を引き起こす。また、期間ｔ１０７〜期間ｔ１０９のノードＭＲＹの電位は、（Ｌｏｗ電位＋ΔＶ２＋α）となり、電荷の分配による電位変動ΔＶ２に加えて更なる電位変動を招き、合わせて、（ΔＶ２＋α）の電位変動を引き起こす。
【００６９】
この結果、インバータＩＮＶ１００を構成するトランジスタＰ１００およびトランジスタＮ１０２の閾値電圧をＶｔｈとすると、ノードＭＲＹの電位（Ｈｉｇｈ電位−ΔＶ１−α）が（Ｈｉｇｈ電位−Ｖｔｈ）を下回る電位になった場合、トランジスタＰ１００が徐々にＯＮ状態となる。このとき、トランジスタＮ１０２がＯＮ状態であるため、Ｈｉｇｈ電源線ＰＨｘからトランジスタＰ１００およびトランジスタＮ１０２を通してＬｏｗ電源線ＰＬｘに貫通電流が流れ、大きな消費電流が発生するという問題が起こる。
【００７０】
また、このような貫通電流が流れる状態では、インバータＩＮＶ１００の出力が徐々にＨｉｇｈとＬｏｗとの間の電位となる。これにより、ノードＰＩＸの電位もＨｉｇｈとＬｏｗとの間の電位となり、ＨｉｇｈともＬｏｗとも判別できない電位になると、メモリ回路ＭＲ１００は誤動作してしまう。
【００７１】
同様に、ノードＭＲＹの電位（Ｌｏｗ電位＋ΔＶ２＋α）が（Ｌｏｗ電位＋Ｖｔｈ）を上回る電位になった場合、トランジスタＮ１０２が徐々にＯＮ状態となる。このとき、トランジスタＰ１００がＯＮ状態であるため、Ｈｉｇｈ電源線ＰＨｘからＬｏｗ電源線ＰＬｘに貫通電流が流れ、大きな消費電流が発生するという問題が起こる。これにより、ノードＰＩＸの電位がＨｉｇｈともＬｏｗとも判別できない電位になると、メモリ回路ＭＲ１００は誤動作してしまう。
【００７２】
このように、メモリ回路ＭＲ１００を備える液晶表示装置では、データ信号電位が書き込まれる画素電極（ノードＰＩＸ）と、画素電極の電位のリフレッシュを行うために画素電極から電荷が転送されるメモリ用電極（ノードＭＲＹ）と、画素電極とメモリ用電極との間に設けられる転送素子（トランジスタＮ１０１）とを備えるメモリ回路において、データ転送素子にオフリーク電流が存在することに起因して、メモリ用電極の電位に基づいてリフレッシュ動作を行う回路に、本来の動作を適切に行わせることができないことがある。
【００７３】
それゆえ、転送素子にオフリーク電流が存在しても、リフレッシュ動作を行う回路に本来の動作を適切に行わせることができるメモリ回路を備えた液晶表示装置を提供することが望まれる。
【００７４】
図１は、本実施の形態の液晶表示装置１０の一構成例を示すブロック図である。
【００７５】
液晶表示装置１０は、メモリ型の液晶表示装置であり、図１に示すように、画素アレイ１１、駆動信号発生回路／映像信号発生回路１２、デマルチプレクサ１３、ゲートドライバ／ＣＳドライバ１４、および制御信号バッファ回路１５を備えている。
【００７６】
画素アレイ１１は、画素メモリ２０（図中「ＭＲ」と示す）がｎ行ｍ列のマトリクス状に設けられたものである。また、画素アレイ１１では、画素マトリクスの行ごとに、ゲートラインＧＬ（ｉ）（走査信号線）、補助容量線ＣＳ（ｉ）、データ転送制御線ＤＴ（ｉ）（データ転送線）、および、リフレッシュ出力制御線ＲＣ（ｉ）（リフレッシュ出力線）が配設されているとともに、画素マトリクスの列ごとに、ソースラインＳＬ（ｊ）（データ信号線）が配設されている。なお、ｉは１≦ｉ≦ｎの整数、ｊは１≦ｊ≦ｍの整数とする。
【００７７】
画素メモリ２０は、メモリ機能を有しており、データを独立に保持する。ｉ番目のロウ（Ｒｏｗ）と、ｊ番目のコラム（Ｃｏｌｕｍｎ）との交点に位置する画素メモリ２０に対するデータ信号の書込および保持は、ｉ番目のロウに接続されたゲートラインＧＬ（ｉ）、補助容量線ＣＳ（ｉ）、データ転送制御線ＤＴ（ｉ）、およびリフレッシュ出力制御線ＲＣ（ｉ）と、ｊ番目のコラムに接続されたソースラインＳＬ（ｊ）とによって制御される。
【００７８】
駆動信号発生回路／映像信号発生回路１２は、駆動方法に応じて、画素メモリ２０への映像信号（データ信号）の供給と、ゲートドライバ／ＣＳドライバ１４および制御信号バッファ回路１５の動作を制御・駆動するための制御駆動回路であり、表示データ処理回路や、入出力インターフェース、命令デコーダ、タイミング制御回路などの機能と同等の機能を有している。駆動信号発生回路／映像信号発生回路１２は、液晶表示装置１０と液晶表示装置１０の外部との間のデータの入出力を行い、データ書き込み／データ保持の命令データや表示データを外部から取り込む。駆動信号発生回路／映像信号発生回路１２は、取り込んだ表示データに基づいて画素アレイ１１に供給するためのデータ信号を生成し、ビデオ出力端子から出力信号線ｖｄ（ｋ）（ｋは１≦ｋ≦ｌ＜ｍの整数）に出力する。駆動信号発生回路／映像信号発生回路１２は、取り込んだ命令データから命令を解釈し、その命令に従った駆動方法を選択して、ゲートドライバ／ＣＳドライバ１４を駆動・制御するための信号ｓ１・ｓ２、および、制御信号バッファ回路１５を駆動・制御するための信号ｓ３を生成し、それぞれ出力する。
【００７９】
例えば、上記駆動方法としては、後述するように「通常モード」と「メモリモード」とがある。駆動信号発生回路／映像信号発生回路１２は、通常モード時には、出力信号線ｖｄ（ｋ）に、データ信号としての多階調ビデオ信号を出力するとともに、ゲートドライバ／ＣＳドライバ１４に信号ｓ１を出力する。駆動信号発生回路／映像信号発生回路１２は、メモリモード時には、出力信号線ｖｄ（ｋ）に、データ信号としての２値のデータ
を出力するとともに、ゲートドライバ／ＣＳドライバ１４に信号ｓ２を、制御信号バッファ回路１５に信号ｓ３をそれぞれ出力する。
【００８０】
なお、タイミングの基底となるクロック信号は、外部システムから入力されてもよいし、発振器等によって液晶表示装置１０の内部あるいは駆動信号発生回路／映像信号発生回路１２の内部で発生させてもよい。また、駆動信号発生回路／映像信号発生回路１２は、メモリ動作に用いられるタイミングのみならず、表示動作に用いられるゲートスタートパルス、ゲートクロック、ソーススタートパルス、および、ソースクロックなどのタイミングを生成する回路を兼ねることができる。
【００８１】
デマルチプレクサ１３は、出力信号線ｖｄ（ｋ）の出力を、対応するソースラインＳＬ（ｊ）に振り分けるものである。
【００８２】
ゲートドライバ／ＣＳドライバ１４は、ゲートラインＧＬ（ｉ）および補助容量線ＣＳ（ｉ）を介して、画素アレイ１１の画素メモリ２０の書き込み動作を駆動・制御する回路である。ゲートドライバ／ＣＳドライバ１４は、駆動信号発生回路／映像信号発生回路１２から供給される信号ｓ１・ｓ２に従って、ゲートラインＧＬ（ｉ）および補助容量線ＣＳ（ｉ）を制御する。
【００８３】
制御信号バッファ回路１５は、データ転送制御線ＤＴ（ｉ）およびリフレッシュ出力制御線ＲＣ（ｉ）を介して、画素アレイ１１の画素メモリ２０のデータ保持動作を駆動・制御する回路である。制御信号バッファ回路１５は、駆動信号発生回路／映像信号発生回路１２から供給される信号ｓ３に従って、データ転送制御線ＤＴ（ｉ）およびリフレッシュ出力制御線ＲＣ（ｉ）を制御する。
【００８４】
また、液晶表示装置１０では、画素アレイ１１は基板（図示せず）上に形成されている。なお、駆動信号発生回路／映像信号発生回路１２、デマルチプレクサ１３、ゲートドライバ／ＣＳドライバ１４、および制御信号バッファ回路１５は、上記基板にモノリシックに作り込まれていてもよい。
【００８５】
さらに、液晶表示装置１０では、上記基板に対向する位置に、共通電極（対向電極）ＣＯＭを備えた対向基板（図示せず）が設けられている。上記基板と対向基板とは、その間に液晶を挟持するように配設されており、それら構成によって液晶パネル（ハイブリットメモリ液晶パネル）（表示パネル）が形成されている。
【００８６】
共通電極ＣＯＭに印加する共通電圧Ｖｃｏｍは、例えば、液晶表示装置１０に設けたＶｃｏｍドライバなどから供給してもよいし、駆動信号発生回路／映像信号発生回路１２内に設けた電源から供給してもよいし、液晶表示装置１０の外部から直接駆動してもよい。但し、共通電極ＣＯＭは、上記基板と同一基板上にあってもよい。
【００８７】
また、画素メモリ２０の画素電極は、共通電極ＣＯＭとの間に液晶を介して液晶容量Ｃｌｃを形成している。画素電極と共通電極ＣＯＭとの電位差に応じた電圧が液晶容量Ｃｌｃに印加されることによって、画像表示が行われる。
【００８８】
なお、以上の説明から分かるように、駆動信号発生回路／映像信号発生回路１２およびデマルチプレクサ１３は、コラムドライバを構成している。また、ゲートドライバ／ＣＳドライバ１４および制御信号バッファ回路１５は、ロウドライバを構成している。但し、制御信号バッファ回路１５や、補助容量線ＣＳ（ｉ）を全ライン同時に駆動する方式の場合のＣＳドライバは、コラムドライバを構成してもよいし、液晶表示装置１０の外部から直接駆動してもよい。
【００８９】
また、以下では、ゲートラインＧＬ（ｉ）、補助容量線ＣＳ（ｉ）、データ転送制御線ＤＴ（ｉ）、リフレッシュ出力制御線ＲＣ（ｉ）、およびソースラインＳＬ（ｊ）を総称する場合は、それぞれ、ゲートラインＧＬ、補助容量線ＣＳ、データ転送制御線ＤＴ、リフレッシュ出力制御線ＲＣ、およびソースラインＳＬと記す。
【００９０】
上記構成を有する液晶表示装置１０は、図２に示すように、画像を表示するための駆動方法として、「通常モード」と「メモリモード」とを有している。図２に、液晶表示装置１０が有する駆動方法の種類を示す。
【００９１】
通常モードでは、フレーム毎に供給される多階調ビデオ信号に基づいて多階調で動画・静止画を表示するための交流駆動が行われる。通常モードでは、１フレーム期間に対応する、多階調ビデオ信号を書き込む通常書込期間が繰り返される。
【００９２】
図３に、液晶表示装置１０における通常モード時の各種信号波形を示すタイミングチャートを示す。図３のタイミングチャートは、画素メモリ２０が、４８０行ｍ列のマトリクス状（ｎ＝４８０）に配置されている場合のものであるが、図面の便宜上、１，２，および４８０行目の要素の信号波形を示している。ＧＬ１，ＧＬ２，およびＧＬ４８０は、１，２，および４８０行目のゲートラインＧＬの電位をそれぞれ示す。ＣＳ１，ＣＳ２，およびＣＳ４８０は、１，２，および４８０行目の補助容量線ＣＳの電位をそれぞれ示す。ＰＩＸ１，ＰＩＸ２，およびＰＩＸ４８０は、１，２，および４８０行目の画素メモリ２０の画素電極の電位をそれぞれ示す。また、ＰＩＸ１，ＰＩＸ２，およびＰＩＸ４８０の信号波形に重なって示されている点線は、共通電極ＣＯＭの電位を示す。
【００９３】
通常書込期間では、ゲートラインＧＬの走査によって選択された１行分の画素メモリ２０に、ソースラインＳＬに一斉に出力された多階調ビデオ信号が、線順次で書き込まれる。図３では、１行目を開始行、４８０行目を終了行として、順次選択する場合を示している。また、通常書込期間では、１Ｈ（１水平期間）反転駆動により、画素メモリ２０への書き込みが行われる。加えて、ＣＣ（Charge Coupling）駆動が行われており、共通電極ＣＯＭの電位は一定とされるとともに、補助容量線ＣＳの電位は、対応する画素メモリ２０のデータ書き込みのタイミングに合わせて、Ｈｉｇｈ電位とＬｏｗ電位との間で反転される。
【００９４】
なお、通常モードでは、画素メモリ２０におけるデータ保持動作は非動作となる。それゆえ、制御信号バッファ回路１５によって、データ転送制御線ＤＴの電位およびリフレッシュ出力制御線ＲＣの電位を、画素電極や液晶容量Ｃｌｃに影響を与えないようにすることで、メモリ機能を持たない液晶表示装置と同一の機能を、液晶表示装置１０で実現することができる。
【００９５】
メモリモードでは、画素メモリ２０のデータ保持動作により保持された２値のデータに基づいて明暗（白黒）で、静止画など時間変化の少ない画像を表示するための交流駆動が行われる。２値のデータは、Ｈｉｇｈ電位およびＬｏｗ電位のうちいずれかの電位をとるデータ（データ信号）である。メモリモードでは、全ての画素メモリ２０に、保持させるデータを行ごとに書き込む全書込期間と、全書込期間で書き込んだデータを一斉にリフレッシュすることで保持するリフレッシュ期間とが設けられている。
【００９６】
図４に、液晶表示装置１０におけるメモリモード時の各種信号波形を示すタイミングチャートを示す。図４に示す各種信号は、図３に示す信号と同様のものを示す。
【００９７】
全書込期間では、ゲートラインＧＬの走査によって選択された１行分の画素メモリ２０に、ソースラインＳＬに一斉に出力された２値のデータが、線順次で書き込まれる。なお、本実施例では、互いに異なるロウの画素メモリ２０に対して任意のデータを書き込む際に、画素アレイ１１の書き込みアドレスに対応する各ロウを線順次に駆動するため、データを書き込む期間をロウ間でオーバーラップさせることができない。このため、全書込期間において、実際にデータが書き込まれる期間はロウごとに異なっている。図４では、１行目を開始行、４８０行目を終了行として、順次選択する場合を示している。
【００９８】
但し、全書込期間では、行ごとの画素メモリ２０へのデータ書き込み完了のタイミングが異なるように、ゲートラインＧＬの走査が完了するタイミングが順にずれているような走査であれば、ゲートラインＧＬを走査するタイミングは異なる行で同時でも構わない。例えば、１行飛ばしの２行ずつゲートラインＧＬをスキャンする方式を用いてもよく、この方式の場合、行ごとで走査のタイミングが重なる場合もあるが、データ書き込み完了の走査のタイミングが異なる。
【００９９】
また、全書込期間では、１Ｖ（１垂直期間）反転駆動が行われており、全ての液晶容量Ｃｌｃへの印加電圧の極性は同じである。画素電極へのデータ書き込みの際に、共通電極ＣＯＭの電位および補助容量線ＣＳの電位は、Ｈｉｇｈ電位およびＬｏｗ電位のうちのいずれか一方に固定される（図ではＬｏｗ電位）。
【０１００】
リフレッシュ期間は、全書込期間で全ての画素メモリ２０へのデータの書き込みが終了した後に、全ての画素メモリ２０に対して一斉に開始される。すなわち、全ての画素メモリ２０は、同時にリフレッシュ動作を行う。リフレッシュ期間では、全書込期間に画素メモリ２０に書き込まれたデータが、少なくとも１回リフレッシュされ、その際、電位レベルが反転される（Ｈｉｇｈ→Ｌｏｗ、Ｌｏｗ→Ｈｉｇｈ）。共通電極ＣＯＭの電位は、データのリフレッシュに応じて、Ｈｉｇｈ電位とＬｏｗ電位との間で反転される。補助容量線ＣＳの電位は、Ｌｏｗで固定される。
【０１０１】
なお、メモリモードにおいては、リフレッシュ期間は何回繰り返してもよい。例えば、図２に示すようにリフレッシュ期間を設けた例においては、メモリモードでは、通常モードと比較して、所定の期間あたりの書き込み回数が１／４となる。
【０１０２】
また、メモリモードでは、画素メモリ２０には２値のデータが書き込まれるので、色が割り当てられていない場合は白黒の表示となるが、カラーフィルタなどによって色が割り当てられている場合は、２に対して色用の別画素数の累乗の色数で表示が行われる。例えば、Ｒ（赤）・Ｇ（緑）・Ｂ（青）がそれぞれ割り当てられた複数の画素メモリ２０によって１画素が構成されている場合、２に対して３累乗＝８であるので、８色で表示が行われる。
【０１０３】
ここで、注目すべきことの１つに、メモリモード時の画素メモリ２０のデータ保持動作がある。そこで次に、画素メモリ２０のデータ保持動作の概念について説明し、その後、画素メモリ２０の具体的な構成およびデータ保持動作を説明する。なお、説明の便宜上、画素アレイ１１上のある１つの画素メモリ２０を例示して説明するが、各画素メモリ２０は同一の機能を有している。
【０１０４】
図５に、画素メモリ２０の概念的な構成を示す。図５に示すように、画素メモリ２０は、スイッチ回路ＳＷ１、第１データ保持部ＤＳ１、データ転送部ＴＳ１、第２データ保持部ＤＳ２、リフレッシュ出力制御部ＲＳ１、および供給源ＶＳ１（電位供給源）を備えている。
【０１０５】
スイッチ回路ＳＷ１は、ゲートドライバ／ＣＳドライバ１４によりゲートラインＧＬを介して駆動されることによって、ソースラインＳＬと第１データ保持部ＤＳ１との間の導通と遮断とを選択的に行う。
【０１０６】
第１データ保持部ＤＳ１は、第１データ保持部ＤＳ１に入力される２値のデータを保持する。
【０１０７】
データ転送部ＴＳ１は、制御信号バッファ回路１５によりデータ転送制御線ＤＴを介して駆動されることによって、第１データ保持部ＤＳ１に保持されている２値のデータを、第１データ保持部ＤＳ１が保持したまま第２データ保持部ＤＳ２へ転送する転送動作と、上記転送動作を行わない非転送動作とを選択的に行う。なお、データ転送制御線ＤＴに供給される電位は全画素メモリ２０に共通であるので、データ転送制御線ＤＴは必ずしもロウごとに設けられて制御信号バッファ回路１５によって駆動される必要はなく、ゲートドライバ／ＣＳドライバ１４やその他のものによって駆動されてもよい。
【０１０８】
第２データ保持部ＤＳ２は、第２データ保持部ＤＳ２に入力される２値のデータを保持する。
【０１０９】
リフレッシュ出力制御部ＲＳ１は、制御信号バッファ回路１５によりリフレッシュ出力制御線ＲＣを介して駆動されることによって、第１の動作を行う状態または第２の動作を行う状態に選択的に制御される。なお、リフレッシュ出力制御線ＲＣに供給される電位は全画素メモリ２０に共通であるので、リフレッシュ出力制御線ＲＣは必ずしもロウごとに設けられて制御信号バッファ回路１５によって駆動される必要はなく、ゲートドライバ／ＣＳドライバ１４やその他のものによって駆動されてもよい。
【０１１０】
第１の動作は、第２データ保持部ＤＳ２に保持されている２値のデータがＨｉｇｈ電位であるかＬｏｗ電位であるかという制御情報に応じて、リフレッシュ出力制御部ＲＳ１への入力を取り込んでリフレッシュ出力制御部ＲＳ１の出力として第１データ保持部ＤＳ１に供給するアクティブ状態となるか、リフレッシュ出力制御部ＲＳ１の出力を停止する非アクティブ状態となるかを選択する動作である。第２の動作は、上記制御情報に関わらずリフレッシュ出力制御部ＲＳ１の出力を停止する動作である。
【０１１１】
供給源ＶＳ１は、リフレッシュ出力制御部ＲＳ１の入力に、設定された電位の供給を行う。
【０１１２】
図６は、画素メモリ２０におけるメモリモード時のデータ保持動作を示す図であり、（ａ）は全書込期間Ｔ１のデータ遷移を示し、（ｂ）〜（ｈ）はリフレッシュ期間Ｔ２のデータ遷移を示す。図６では、Ｈｉｇｈ電位（第１の電位）として「Ｈ」を、Ｌｏｗ電位（第２の電位）として「Ｌ」を、それぞれ示してある。また、上下に「Ｈ」および「Ｌ」が並んで記載されている箇所は、上段が画素メモリ２０に「Ｈ」を書き込む場合の電位の遷移状態を、下段が画素メモリ２０に「Ｌ」を書き込む場合の電位の遷移状態をそれぞれ示す。
【０１１３】
メモリモードにおいては、まず、全書込期間Ｔ１から開始される。
【０１１４】
全書込期間Ｔ１においては、図６の（ａ）に示すように、ゲートラインＧＬによってスイッチ回路ＳＷ１がＯＮ状態とされ、ソースラインＳＬからスイッチ回路ＳＷ１を介して第１データ保持部ＤＳ１に、第１の電位と第２の電位とのいずれかで表される保持対象のデータが入力される。
【０１１５】
第１データ保持部ＤＳ１にデータが入力されると、ゲートラインＧＬによってスイッチ回路ＳＷ１はＯＦＦ状態とされる。またこのとき、データ転送制御線ＤＴによってデータ転送部ＴＳ１がＯＮ状態すなわち転送動作する状態とされ、第１データ保持部ＤＳ１に入力されたデータは保持されたまま、第１データ保持部ＤＳ１からデータ転送部ＴＳ１を介して第２データ保持部ＤＳ２にデータが転送される。第２データ保持部ＤＳ２にデータが転送されると、データ転送部ＴＳ１はＯＦＦ状態すなわち非転送動作を行う状態とされる。
【０１１６】
次いで、全書込期間Ｔ１の後に、リフレッシュ期間Ｔ２が開始される。
【０１１７】
リフレッシュ期間Ｔ２においては、まず、図６の（ｂ）に示すように、ソースラインＳＬに第１の電位のデータを出力しておく。
【０１１８】
そして、図６の（ｃ）に示すように、ゲートラインＧＬによってスイッチ回路ＳＷ１がＯＮ状態とされ、ソースラインＳＬからスイッチ回路ＳＷ１を介して第１データ保持部ＤＳ１に、第１の電位のデータが入力される。第１データ保持部ＤＳ１に第１の電位のデータが入力されると、ゲートラインＧＬによってスイッチ回路ＳＷ１はＯＦＦ状態とされる。
【０１１９】
続いて、図６の（ｄ）に示すように、リフレッシュ出力制御線ＲＣによって、リフレッシュ出力制御部ＲＳ１は第１の動作を行う状態に制御される。リフレッシュ出力制御部ＲＳ１の第１の動作は、このときに第２データ保持部ＤＳ２に、第１の電位のデータおよび第２の電位のデータのうちのいずれが保持されているかを表す制御情報に応じて異なる。
【０１２０】
すなわち、第２データ保持部ＤＳ２に第１の電位のデータが保持されている場合には、リフレッシュ出力制御部ＲＳ１は、第２データ保持部ＤＳ２に第１の電位のデータが保持されていることを示す第１の制御情報が、第２データ保持部ＤＳ２からリフレッシュ出力制御部ＲＳ１に伝達されることによりアクティブ状態となり、リフレッシュ出力制御部ＲＳ１への入力を取り込んでリフレッシュ出力制御部ＲＳ１の出力として、第１データ保持部ＤＳ１に供給する動作を行う。
【０１２１】
リフレッシュ出力制御部ＲＳ１がこの第１の動作を行うとき、供給源ＶＳ１の電位は、第１の制御情報がリフレッシュ出力制御部ＲＳ１に伝達されている期間において少なくとも最終的にはリフレッシュ出力制御部ＲＳ１の入力に第２の電位のデータを供給することができるように、設定されている。この場合には、第１データ保持部ＤＳ１は、それまで保持していたデータに上書きされる状態で、リフレッシュ出力制御部ＲＳ１から供給された第２の電位のデータを保持する。
【０１２２】
一方、第２データ保持部ＤＳ２に第２の電位のデータが保持されている場合には、リフレッシュ出力制御部ＲＳ１は非アクティブ状態となり、第２データ保持部ＤＳ２に第２の電位のデータが保持されていることを示す第２の制御情報が、第２データ保持部ＤＳ２からリフレッシュ出力制御部ＲＳ１に伝達されることにより、出力を停止した状態（図中「×」で示す）となる。この場合には、第１データ保持部ＤＳ１は、それまで保持していた第１の電位のデータを保持し続ける。
【０１２３】
その後、リフレッシュ出力制御線ＲＣによって、リフレッシュ出力制御部ＲＳ１は第２の動作を行う状態に制御される。
【０１２４】
リフレッシュ期間Ｔ２では、続いて、図６の（ｅ）に示すように、データ転送制御線ＤＴによってデータ転送部ＴＳ１が転送動作する状態とされ、それまで第１データ保持部ＤＳ１に保持されていたデータは、第１データ保持部ＤＳ１に保持されたまま、第１データ保持部ＤＳ１からデータ転送部ＴＳ１を介して第２データ保持部ＤＳ２に転送される。第１データ保持部ＤＳ１から第２データ保持部ＤＳ２にデータが転送されると、データ転送部ＴＳ１はＯＦＦ状態すなわち非転送動作を行う状態とされる。
【０１２５】
続いて、図６の（ｆ）に示すように、ゲートラインＧＬによってスイッチ回路ＳＷ１がＯＮ状態とされ、ソースラインＳＬからスイッチ回路ＳＷ１を介して第１データ保持部ＤＳ１に、第１の電位のデータが入力される。第１データ保持部ＤＳ１に第１の電位のデータが入力されると、ゲートラインＧＬによってスイッチ回路ＳＷ１はＯＦＦ状態とされる。
【０１２６】
続いて、図６の（ｇ）に示すように、リフレッシュ出力制御線ＲＣによってリフレッシュ出力制御部ＲＳ１が第１の動作を行う状態に制御される。第２データ保持部ＤＳ２に第１の電位のデータが保持されている場合には、リフレッシュ出力制御部ＲＳ１はアクティブ状態となり、供給源ＶＳ１から供給される第２の電位のデータを第１データ保持部ＤＳ１に供給する動作を行う。
【０１２７】
この場合には、第１データ保持部ＤＳ１は、それまで保持していたデータに上書きされる状態で、リフレッシュ出力制御部ＲＳ１から供給された第２の電位のデータを保持する。一方、第２データ保持部ＤＳ２に第２の電位のデータが保持されている場合には、リフレッシュ出力制御部ＲＳ１は非アクティブ状態となり、出力を停止した状態となる。この場合には、第１データ保持部ＤＳ１はそれまで保持していた第１の電位のデータを保持し続ける。その後、リフレッシュ出力制御線ＲＣによって、リフレッシュ出力制御部ＲＳ１が第２の動作を行う状態に制御され、出力を停止した状態となる。
【０１２８】
続いて、図６の（ｈ）に示すように、データ転送制御線ＤＴによってデータ転送部ＴＳ１が転送動作する状態とされ、それまで第１データ保持部ＤＳ１に保持されていたデータは、第１データ保持部ＤＳ１に保持されたまま、第１データ保持部ＤＳ１からデータ転送部ＴＳ１を介して第２データ保持部ＤＳ２に転送される。第１データ保持部ＤＳ１から第２データ保持部ＤＳ２にデータが転送されると、データ転送部ＴＳ１はＯＦＦ状態すなわち非転送動作を行う状態とされる。
【０１２９】
上記の一連の動作により、図６の（ｈ）では、第１データ保持部ＤＳ１および第２データ保持部ＤＳ２において、図６の（ａ）の全書込期間Ｔ１で書き込んだデータが復元される。ゆえに、図６の（ｈ）の後に図６の（ｂ）〜（ｈ）までの動作を任意数繰り返しても、全書込期間Ｔ１で書き込んだデータが同様に復元される。
【０１３０】
全書込期間Ｔ１に第１の電位のデータ（ここでは「Ｈ」）が書き込まれた場合は、図６の（ｄ）と図６の（ｆ）とで１回ずつ反転されてリフレッシュされることにより、第１の電位のデータに復元される。一方、全書込期間Ｔ１に第２の電位のデータ（ここでは「Ｌ」）が書き込まれた場合は、図６の（ｃ）と図６の（ｇ）とで１回ずつ反転されてリフレッシュされることにより、第２の電位のデータに復元される。
【０１３１】
よって、メモリモードでは、保持したデータで、画面をリフレッシュしながら静止画表示を行うことが可能となる。なお、第１の電位をＬｏｗ、第２の電位をＨｉｇｈとする場合には、上述の動作論理を反転させればよい。
【０１３２】
また、リフレッシュの際、図６の（ｃ）・（ｆ）のようにソースラインＳＬから第１データ保持部ＤＳ１に第１の電位のデータを供給するとともに、図６の（ｄ）・（ｇ）のようにリフレッシュ出力制御部ＲＳ１が供給源ＶＳ１から第１データ保持部ＤＳ１に第２の電位のデータを供給するようにしたので、リフレッシュ動作を行うのに従来のようなインバータを備える必要がない。
【０１３３】
すなわち、液晶表示装置１０によれば、各画素メモリ２０に対して、第１データ保持部ＤＳ１にデータを書き込んだ後に、インバータを用いることなく、第１の電位および第２の電位のうちの一方のデータをソースラインＳＬから供給し、他方のデータを供給源ＶＳ１から供給することによって、画素メモリ２０に書き込んだデータを、電位レベルを反転させながらリフレッシュすることができる。
【０１３４】
そして、リフレッシュされた状態では、第１データ保持部ＤＳ１と第２データ保持部ＤＳ２とのデータが互いに等しいため、データ転送部ＴＳ１に転送動作を行わせても第１データ保持部ＤＳ１および第２データ保持部ＤＳ２の電位に変化がない。これにより、リフレッシュしたデータを、データ転送部ＴＳ１を転送動作する状態にしながら第１データ保持部ＤＳ１と第２データ保持部ＤＳ２との両方で長時間保持することが可能になる。このとき、第１データ保持部ＤＳ１と第２データ保持部ＤＳ２とがデータ転送部ＴＳ１を介して接続されているので、データ転送部ＴＳ１の転送素子にオフリーク電流が存在することはデータの保持とは無関係になる。また、データは、全体として第１データ保持部ＤＳ１と第２データ保持部ＤＳ２との和で表される大きな電気容量に保持されている状態となり、外部からのノイズの影響によってもデータの電位は変動しにくい。
【０１３５】
したがって、データ転送部ＴＳ１に用いられる転送素子にオフリーク電流が存在しても、第２データ保持部ＤＳ２のデータを保持する保持ノードの電位は、第１データ保持部ＤＳ１の保持ノードの電位とともに長時間保持されるために変動しにくい。従来の画素メモリでは、図１２に期間ｔ１０５および期間ｔ１０９で示すように、リフレッシュされた状態では、第１データ保持部ＤＳ１０１と第２データ保持部ＤＳ１０２とがデータ転送部ＴＳ１００の転送素子（トランジスタＮ１０１）によって電気的に分離された状態で互いに異なるデータを保持する時間が長かったため、転送素子のオフリーク電流が第２データ保持部ＤＳ１０２の電位に大きな影響を与えていた。
【０１３６】
また、第２データ保持部ＤＳ２の保持ノードの電位が変動したとしても、第１の動作を行っているリフレッシュ出力制御部ＲＳ１に対する制御情報が、アクティブレベルと非アクティブレベルとの間で入れ替わってしまうほど変動時間は長くない。
【０１３７】
また、仮にリフレッシュ出力制御部ＲＳ１にインバータが存在していると仮定した場合には、インバータが動作するアクティブレベルとしてＨｉｇｈレベルとＬｏｗレベルという２つの相補的なレベルが存在するため、第２データ保持部ＤＳ２の電位がインバータに同じ動作を安定に維持させるレベルとして存在し得る範囲は狭い。例えば、第２データ保持部ＤＳ２の電位をＬｏｗレベルとして、Ｐチャネル型トランジスタがＯＮ状態、Ｎチャネル型トランジスタがＯＦＦ状態となるようにインバータを動作させているときに、Ｐチャネル型トランジスタのゲート電位が少し上昇すると、Ｎチャネル型トランジスタが導通する危険性がある。しかし、この状況を回避するためにＮチャネル型トランジスタの閾値電圧を大きく設計すると、Ｐチャネル型トランジスタがＯＦＦ状態、Ｎチャネル型トランジスタがＯＮ状態となるように動作させたいときに、Ｈｉｇｈレベルがアクティブレベルとして機能する範囲が狭くなってしまう。
【０１３８】
これに対して、本実施形態ではリフレッシュ出力制御部ＲＳ１のアクティブレベルは、第１の電位と第２の電位とのいずれか一方であるので、リフレッシュ出力制御部ＲＳ１に対する制御情報が非アクティブレベルとして存在する範囲を広く取ることにより、非アクティブレベルがアクティブレベルへ変動する危険性は小さくなる。一方、アクティブレベルは、リフレッシュ出力制御部ＲＳ１の第１の動作におけるアクティブ状態の初期に機能すれば、供給源ＶＳ１から第１データ保持部ＤＳ１への出力の目的は容易に達成されるため、最終的に非アクティブレベルへ変動したとしても、リフレッシュ出力制御部ＲＳ１の誤動作を招来しにくい。
【０１３９】
よって、第２データ保持部ＤＳ２の保持ノードの電位が変動したとしても、リフレッシュ出力制御部ＲＳ１が誤動作してしまわないようなマージンの大きい設計を容易に行うことができる。これは例えば、リフレッシュ出力制御部ＲＳ１への制御情報がトランジスタのゲートに入力される場合を挙げると、当該トランジスタの閾値電圧を大きくして、非アクティブレベルとなるべき第２データ保持部ＤＳ２の電位が変動しても、ゲート・ソース間電圧がトランジスタの閾値電圧を越えにくいような設計を行うことに相当する。
【０１４０】
さらに、第２データ保持部ＤＳ２の保持ノードの電位が変動しても、リフレッシュ出力制御部ＲＳ１が第２の動作を行っていれば、誤動作は起こらない。
【０１４１】
したがって、２つの保持部の間で２値のデータの転送を行う転送部に用いられる転送素子にオフリーク電流が存在しても、一方の保持部が保持するデータに基づいてリフレッシュ動作を行う回路に、消費電流の増加や誤動作のない本来の動作を適切に行わせることが可能となる。
【０１４２】
次に、画素メモリ２０の具体的な構成およびデータ保持動作を、実施例を挙げて順に説明する。
【０１４３】
図７に、本実施例の画素メモリ２０の構成の一例を、等価回路としてのメモリ回路ＭＲ１で示す。図７に示すように、メモリ回路ＭＲ１は、トランジスタＮ１、トランジスタＮ２、トランジスタＮ３（第１スイッチ）、トランジスタＮ４（第２スイッチ）、容量Ｃａ１（第１容量）、および容量Ｃｂ１（第２容量）を備えている。
【０１４４】
また、画素アレイ１１には、メモリ回路ＭＲ１を駆動する配線として、ソースラインＳＬ、ゲートラインＧＬ、補助容量線ＣＳ、データ転送制御線ＤＴ、および、リフレッシュ出力制御線ＲＣが設けられている。
【０１４５】
なお、図７に示すメモリ回路ＭＲ１において、図５に示した構成は次のようにそれぞれ対応する。すなわち、トランジスタＮ１が、スイッチ回路ＳＷ１を構成している。容量Ｃａ１が、第１データ保持部ＤＳ１を構成している。トランジスタＮ２が、転送素子となり、データ転送部ＴＳ１を構成している。容量Ｃｂ１が、第２データ保持部ＤＳ２を構成している。トランジスタＮ３およびトランジスタＮ４が、リフレッシュ出力制御部ＲＳ１を構成している。ゆえに、メモリ回路ＭＲ１は、スイッチ回路ＳＷ１（第１スイッチ回路）、第１データ保持部ＤＳ１、データ転送部ＴＳ１（第２スイッチ回路）、第２データ保持部ＤＳ２、および、リフレッシュ出力制御部ＲＳ１（制御部、第３スイッチ回路）を備えている、とも勿論言える。
【０１４６】
トランジスタＮ１〜Ｎ４は、Ｎチャネル型のＴＦＴ（電界効果トランジスタ）である。これにより、図７では、メモリ回路ＭＲ１を構成する全てのトランジスタがＮチャネル型のＴＦＴからなるので、メモリ回路ＭＲ１はアモルファスシリコン中にも作り込みやすい。
【０１４７】
ここで、上記のＴＦＴのような電界効果型トランジスタの、一方のドレイン／ソース端子を第１のドレイン／ソース端子と呼び、他方のドレイン／ソース端子を第２のドレイン／ソース端子と呼ぶものとする。
【０１４８】
トランジスタＮ１は、ゲート端子がゲートラインＧＬに、第１のドレイン／ソース端子がソースラインＳＬに、第２のドレイン／ソース端子が容量Ｃａ１の一端であるノードＰＩＸに、それぞれ接続されている。容量Ｃａ１の他端は、補助容量線ＣＳに接続されている。トランジスタＮ１がＯＮ状態であるときは、スイッチ回路ＳＷ１は導通状態となり、トランジスタＮ１がＯＦＦ状態であるときは、スイッチ回路ＳＷ１は遮断状態となる。
【０１４９】
トランジスタＮ２は、ゲート端子がデータ転送制御線ＤＴに、第１のドレイン／ソース端子がノードＰＩＸに、第２のドレイン／ソース端子が容量Ｃｂ１の一端であるノードＭＲＹに、それぞれ接続されている。容量Ｃｂ１の他端は、補助容量線ＣＳに接続されている。トランジスタＮ２がＯＮ状態であるときは、データ転送部ＴＳ１は転送動作する状態となり、トランジスタＮ２がＯＦＦ状態であるときは、データ転送部ＴＳ１は非転送動作を行う状態となる。換言すると、トランジスタＮ２がＯＮ状態であるときは、ノードＰＩＸとノードＭＲＹとが導通する状態となり、トランジスタＮ２がＯＦＦ状態であるときは、ノードＰＩＸとノードＭＲＹとは遮断される状態となる。
【０１５０】
トランジスタＮ３は、ゲート端子がリフレッシュ出力制御部ＲＳ１の制御端子ＣＮＴ１としてノードＭＲＹに、第１のドレイン／ソース端子がリフレッシュ出力制御部ＲＳ１の入力端子ＩＮ１としてデータ転送制御線ＤＴに、第２のドレイン／ソース端子がトランジスタＮ４の第１のドレイン／ソース端子に、それぞれ接続されている。トランジスタＮ３は、ノードＭＲＹに保持されている電位を導通遮断の制御信号とする。
【０１５１】
トランジスタＮ４は、ゲート端子がリフレッシュ出力制御線ＲＣに、第２のドレイン／ソース端子はリフレッシュ出力制御部ＲＳ１の出力端子ＯＵＴ１としてノードＰＩＸに、それぞれ接続されている。すなわち、トランジスタＮ３とトランジスタＮ４とは、リフレッシュ出力制御部ＲＳ１の入力とリフレッシュ出力制御部ＲＳ１の出力との間に、トランジスタＮ３がリフレッシュ出力制御部ＲＳ１の入力側に配置されるように、互いに直列に接続されている。トランジスタＮ４は、リフレッシュ出力制御線ＲＣの電位を導通遮断の制御信号とする。
【０１５２】
なお、トランジスタＮ３とトランジスタＮ４との互いの接続位置は、上記例の場合と入れ替わってもよく、トランジスタＮ３とトランジスタＮ４とは、リフレッシュ出力制御部ＲＳ１の入力とリフレッシュ出力制御部ＲＳ１の出力との間で互いに直列に接続されていればよい。
【０１５３】
トランジスタＮ４がＯＮ状態であるときに、リフレッシュ出力制御部ＲＳ１は第１の動作を行う状態に制御され、トランジスタＮ４がＯＦＦ状態であるときに、リフレッシュ出力制御部ＲＳ１は第２の動作を行う状態に制御される。トランジスタＮ３はＮチャネル型であるので、リフレッシュ出力制御部ＲＳ１が第１の動作を行うときに、アクティブ状態となる制御情報すなわちアクティブレベルはＨｉｇｈ、非アクティブ状態となる制御情報すなわち非アクティブレベルはＬｏｗである。換言すると、トランジスタＮ３・Ｎ４がＯＮ状態であるときは、ノードＰＩＸとデータ転送制御線ＤＴとが導通する状態となり、トランジスタＮ３・Ｎ４がＯＦＦ状態であるときは、ノードＰＩＸとデータ転送制御線ＤＴとは遮断される状態となる。
【０１５４】
容量Ｃａ１は、容量Ｃｂ１よりも容量値が大きくなるように設定されている。例えば、容量Ｃａ１および容量Ｃｂ１の各容量値は、後述のように容量Ｃａ１と容量Ｃｂ１との間で電荷の移動が生じるときに、ノードＰＩＸ（画素電極）の電位変動が、データの電位（Ｈｉｇｈ電位およびＬｏｗ電位）に影響を与えないように設定される。
【０１５５】
また、メモリ回路ＭＲ１では、ノードＰＩＸと共通電極ＣＯＭとの間に、液晶容量Ｃｌｃが接続されている。ノードＰＩＸは画素電極に相当し、容量Ｃａ１は画素メモリ２０の補助容量としても機能する。
【０１５６】
図８に、上記構成を有するメモリ回路ＭＲ１の、メモリモード時の各種信号波形を示すタイミングチャートを示す。
【０１５７】
図８では、全書込期間Ｔ１に、第１の電位のデータとしてのＨｉｇｈのデータが書き込まれる場合を示している。また、図８の下方に、図６の（ａ）〜（ｈ）に対応する各期間におけるノードＰＩＸの電位（左側）およびノードＭＲＹの電位（右側）を併せて示した。なお、図８は、最初に走査される行の要素の信号波形を示すが、上述のようにリフレッシュ動作は全行で同時に行われるので、リフレッシュ期間Ｔ２の信号波形は全行で共通して起こる。
【０１５８】
データ保持動作は、液晶表示装置１０の外部から伝送ラインを介して駆動信号発生回路／映像信号発生回路１２に、表示データとデータ保持命令とが入力され、命令を解釈してメモリモードとなることにより行われる。駆動信号発生回路／映像信号発生回路１２は、表示データに基づいて画素アレイ１１に供給する２値のデータを生成し、出力信号線ｖｄ（ｋ）およびデマルチプレクサ１３を介してソースラインＳＬを制御する。また同時に、駆動信号発生回路／映像信号発生回路１２は、メモリモードに沿った信号ｓ２，ｓ３を生成し、ゲートドライバ／ＣＳドライバ１４および制御信号バッファ回路１５を制御する。
【０１５９】
ゲートドライバ／ＣＳドライバ１４および制御信号バッファ回路１５は、駆動信号発生回路／映像信号発生回路１２から供給される信号ｓ２，ｓ３に従って、ゲートラインＧＬ、補助容量線ＣＳ、データ転送制御線ＤＴ、および、リフレッシュ出力制御線ＲＣを制御する。
【０１６０】
ゲートラインＧＬには、ゲートドライバ／ＣＳドライバ１４から、Ｈｉｇｈ（アクティブレベル）とＬｏｗ（非アクティブレベル）とからなる２値レベルの電位が印加される。データ転送制御線ＤＴおよびリフレッシュ出力制御線ＲＣには、制御信号バッファ回路１５から、ＨｉｇｈとＬｏｗとからなる２値レベルの電位が印加される。上記ＨｉｇｈおよびＬｏｗのレベルについては、上記の各ライン・線に個別に設定されてもよい。補助容量線ＣＳは、ゲートドライバ／ＣＳドライバ１４によって、一定の電位に固定される。
【０１６１】
ソースラインＳＬには、デマルチプレクサ１３から、ゲートラインＧＬのＨｉｇｈ電位よりも低いＨｉｇｈとＬｏｗとからなる２値のデータ（データ信号電位）が出力される。データ転送制御線ＤＴのＨｉｇｈ電位は、ソースラインＳＬのＨｉｇｈ電位とゲートラインＧＬのＨｉｇｈ電位とのいずれかに等しく、データ転送制御線ＤＴのＬｏｗ電位は、上記２値のデータのＬｏｗ電位に等しい。
【０１６２】
全書込期間Ｔ１は、順に連続する期間ｔ１および期間ｔ２からなる。
【０１６３】
全書込期間Ｔ１において、期間ｔ１では、ゲートラインＧＬおよびデータ転送制御線ＤＴの電位がともにＨｉｇｈとなる。リフレッシュ出力制御線ＲＣの電位はＬｏｗである。これによりトランジスタＮ１・Ｎ２がＯＮ状態になるため、スイッチ回路ＳＷ１は導通状態、データ転送部ＴＳ１は転送動作する状態となり、ノードＰＩＸにソースラインＳＬに供給された第１のデータ（ここではＨｉｇｈとする）が書き込まれる。
【０１６４】
続いて期間ｔ２では、ゲートラインＧＬの電位がＬｏｗとなる一方、データ転送制御線ＤＴの電位はＨｉｇｈを持続する。リフレッシュ出力制御線ＲＣの電位はＬｏｗである。これにより、トランジスタＮ１がＯＦＦ状態になるため、スイッチ回路ＳＷ１は遮断状態になる。また、トランジスタＮ２がＯＮ状態を持続するため、データ転送部ＴＳ１は転送動作する状態を維持する。よって、ノードＰＩＸからノードＭＲＹに第１の電位のデータが転送されるとともに、ノードＰＩＸ・ＭＲＹはソースラインＳＬから切り離される。この期間ｔ１〜期間ｔ２の過程は、図６の（ａ）の状態に相当する。
【０１６５】
なお、全書込期間Ｔ１において、期間ｔ１の開始時刻ｔｗは、ロウごとに異なる。これは、上述のように、異なるロウのメモリ回路ＭＲ１のスイッチ回路ＳＷ１を同時にＯＮ状態にして、データを書き込む期間をロウ間でオーバーラップさせることができないためである。但し、全書込期間Ｔ１では、行ごとの期間ｔ１の終了タイミングを異なるように設定すれば、期間ｔ１をロウ間でオーバーラップさせてもよい。また、期間ｔ２は、他のロウの書き込みが行われている期間とも言える。
【０１６６】
次いで、リフレッシュ期間Ｔ２が、全てのメモリ回路ＭＲ１において時刻ｔｒから一斉に開始される。リフレッシュ期間Ｔ２では、ソースラインＳＬの電位は、第１の電位のデータのデータ電位であるＨｉｇｈとされる。
【０１６７】
リフレッシュ期間Ｔ２は、順に連続する期間ｔ３〜ｔ１４を有している。
【０１６８】
リフレッシュ期間Ｔ２において、期間ｔ３では、ゲートラインＧＬの電位がＬｏｗとなり、データ転送制御線ＤＴの電位がＬｏｗとなり、リフレッシュ出力制御線ＲＣの電位がＬｏｗとなる。これによりトランジスタＮ２がＯＦＦ状態となるため、データ転送部ＴＳ１は非転送動作を行う状態となり、ノードＰＩＸとノードＭＲＹとは互いに切り離される。ノードＰＩＸとノードＭＲＹとには、ともにＨｉｇｈが保持される。この期間ｔ３の過程は、図６の（ｂ）の状態に相当する。
【０１６９】
続いて期間ｔ４では、ゲートラインＧＬの電位がＨｉｇｈとなり、データ転送制御線ＤＴの電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣの電位がＬｏｗを持続する。これによりトランジスタＮ１がＯＮ状態となるため、スイッチ回路ＳＷ１が導通状態となり、ノードＰＩＸにソースラインＳＬから再びＨｉｇｈ電位が書き込まれる。
【０１７０】
期間ｔ５では、ゲートラインＧＬの電位がＬｏｗとなり、データ転送制御線ＤＴの電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣの電位がＬｏｗを持続する。これによりトランジスタＮ１がＯＦＦ状態となるため、スイッチ回路ＳＷ１が遮断状態となり、ノードＰＩＸは、ソースラインＳＬから切り離されてＨｉｇｈを保持する。この期間ｔ４〜期間ｔ５の過程は、図６の（ｃ）の状態に相当する。
【０１７１】
期間ｔ６では、ゲートラインＧＬの電位がＬｏｗを持続し、データ転送制御線ＤＴの電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣの電位がＨｉｇｈになる。これによりトランジスタＮ４がＯＮ状態になり、リフレッシュ出力制御部ＲＳ１は第１の動作を行う。また、ノードＭＲＹの電位がＨｉｇｈであることからトランジスタＮ３はＯＮ状態であるので、リフレッシュ出力制御部ＲＳ１がアクティブ状態となり、データ転送制御線ＤＴからトランジスタＮ３・Ｎ４を介してノードＰＩＸにＬｏｗ電位が供給される。つまり、データ転送制御線ＤＴは、図５における供給源ＶＳ１を兼ねている。
【０１７２】
期間ｔ７では、ゲートラインＧＬの電位がＬｏｗを持続し、データ転送制御線ＤＴの電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣの電位がＬｏｗになる。これによりトランジスタＮ４がＯＦＦ状態になるので、リフレッシュ出力制御部ＲＳ１は第２の動作を行う状態となり、ノードＰＩＸは、データ転送制御線ＤＴから切り離されてＬｏｗを保持する。この期間ｔ６〜期間ｔ７の過程は、図６の（ｄ）の状態に相当する。
【０１７３】
期間ｔ８では、ゲートラインＧＬの電位がＬｏｗを持続し、データ転送制御線ＤＴの電位がＨｉｇｈになり、リフレッシュ出力制御線ＲＣの電位がＬｏｗを持続する。これによりトランジスタＮ２がＯＮ状態となるため、データ転送部ＴＳ１が転送動作する状態となる。このとき、容量Ｃａ１と容量Ｃｂ１との間で電荷の移動が起こり、ノードＰＩＸおよびノードＭＲＹの両方の電位がＬｏｗとなる。ノードＰＩＸの電位は、容量Ｃｂ１からトランジスタＮ２を介して容量Ｃａ１に正電荷が移動することにより、若干の電圧ΔＶｘだけ上昇するが、Ｌｏｗの電位範囲内にある。
【０１７４】
この期間ｔ８は、リフレッシュされたデータを、データ転送部ＴＳ１を介して互いに接続された第１データ保持部ＤＳ１と第２データ保持部ＤＳ２との両方によって保持する期間であり、長く設定することが可能である。
【０１７５】
期間ｔ９では、ゲートラインＧＬの電位がＬｏｗを持続し、データ転送制御線ＤＴの電位がＬｏｗになり、リフレッシュ出力制御線ＲＣの電位がＬｏｗを持続する。これによりトランジスタＮ２がＯＦＦ状態となるため、データ転送部ＴＳ１が非転送動作を行う状態となり、ノードＰＩＸとノードＭＲＹとは互いに切り離される。ノードＰＩＸとノードＭＲＹとには、ともにＬｏｗが保持される。この期間ｔ８〜期間ｔ９の上記過程は、図６の（ｅ）の状態に相当する。
【０１７６】
期間ｔ１０では、ゲートラインＧＬの電位がＨｉｇｈになり、データ転送制御線ＤＴの電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣの電位がＬｏｗを持続する。これによりトランジスタＮ１がＯＮ状態となるため、スイッチ回路ＳＷ１は導通状態となり、ノードＰＩＸにソースラインＳＬから再びＨｉｇｈ電位が書き込まれる。
【０１７７】
期間ｔ１１では、ゲートラインＧＬの電位がＬｏｗになり、データ転送制御線ＤＴの電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣの電位がＬｏｗを持続する。これによりトランジスタＮ１がＯＦＦ状態となるため、スイッチ回路ＳＷ１は遮断状態となり、ノードＰＩＸは、ソースラインＳＬから切り離されてＨｉｇｈを保持する。この期間ｔ１０〜期間ｔ１１の過程は、図６の（ｆ）の状態に相当する。
【０１７８】
期間ｔ１２では、ゲートラインＧＬの電位がＬｏｗを持続し、データ転送制御線ＤＴの電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣの電位がＨｉｇｈになる。これによりトランジスタＮ４がＯＮ状態になるため、リフレッシュ出力制御部ＲＳ１は第１の動作を行う状態となる。また、ノードＭＲＹの電位がＬｏｗであることからトランジスタＮ３はＯＦＦ状態であるので、リフレッシュ出力制御部ＲＳ１は非アクティブ状態となり、出力を停止した状態となる。ゆえに、ノードＰＩＸはＨｉｇｈを保持したままとなる。
【０１７９】
期間ｔ１３では、ゲートラインＧＬの電位がＬｏｗを持続し、データ転送制御線ＤＴの電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣの電位がＬｏｗになる。これによりトランジスタＮ４はＯＦＦ状態となるため、リフレッシュ出力制御部ＲＳ１は第２の動作を行う状態となり、ノードＰＩＸはＨｉｇｈを保持する。この期間ｔ１２〜期間ｔ１３の上記過程は、図６の（ｇ）の状態に相当する。
【０１８０】
期間ｔ１４では、ゲートラインＧＬの電位がＬｏｗを持続し、データ転送制御線ＤＴの電位がＨｉｇｈになり、リフレッシュ出力制御線ＲＣの電位がＬｏｗを持続する。これによりトランジスタＮ２がＯＮ状態となるため、データ転送部ＴＳ１は転送動作する状態となる。このとき、容量Ｃａ１と容量Ｃｂ１との間で電荷の移動が起こり、ノードＰＩＸおよびノードＭＲＹの両方の電位がＨｉｇｈとなる。ノードＰＩＸの電位は、容量Ｃａ１からトランジスタＮ２を介して容量Ｃｂ１に正電荷が移動することにより、若干の電圧ΔＶｙだけ低下するが、Ｈｉｇｈの電位範囲内にある。この期間ｔ１４の過程は、図６の（ｈ）の状態に相当する。
【０１８１】
この期間ｔ１４は、リフレッシュされたデータを、データ転送部ＴＳ１を介して互いに接続された第１データ保持部ＤＳ１と第２データ保持部ＤＳ２との両方によって保持する期間であり、長く設定することが可能である。
【０１８２】
以上の動作により、期間ｔ１４では、ノードＰＩＸおよびノードＭＲＹにおいて、全書込期間Ｔ１の期間ｔ１で書き込んだデータが復元される。ノードＰＩＸの電位は、期間ｔ１〜ｔ５および期間ｔ１０〜ｔ１４でＨｉｇｈ、期間ｔ６〜ｔ９でＬｏｗとなり、ノードＭＲＹの電位は、期間ｔ１〜ｔ７および期間ｔ１４でＨｉｇｈ、期間ｔ８〜ｔ１３でＬｏｗとなる。
【０１８３】
この後、リフレッシュ期間Ｔ２を継続する場合には、駆動信号発生回路／映像信号発生回路１２は、期間ｔ３〜期間ｔ１４の動作を繰り返す。新たなデータの書き込みを行う場合は、駆動信号発生回路／映像信号発生回路１２は、書き込み動作を行うように制御して、リフレッシュ期間Ｔ２を終了する。
【０１８４】
このように、液晶表示装置１０によれば、メモリ回路ＭＲ１に対して、第１データ保持部ＤＳ１にデータを書き込んだ後に、インバータを用いることなく、第１の電位のデータをソースラインＳＬから供給し、第２の電位のデータをデータ転送制御線ＤＴから供給することによって、画素メモリ２０に書き込んだデータを、レベル反転させながらリフレッシュすることができる。
【０１８５】
ここで、液晶はＡＣ的に極性を反転させない場合、焼きつきや液晶の劣化を引き起こすため、液晶に電圧を印加する場合および印加させない場合でも、液晶に印加させる電圧の絶対値を同じにしながら極性を反転させる必要がある。それゆえ、共通電極ＣＯＭの電位は、図８に示すように、ゲートラインＧＬの電位がＨｉｇｈとなってトランジスタＮ１がＯＮ状態となるごとに、ＨｉｇｈとＬｏｗとの間で反転するように駆動される。このように、共通電極ＣＯＭを２値レベルに反転交流駆動することにより、液晶容量Ｃｌｃを正極性と負極性とに交流駆動しながら、明暗を表示することができる。
【０１８６】
また、一例として、共通電極ＣＯＭの電位ＶｃｏｍのＨｉｇｈおよびＬｏｗ電位は、２値のデータのＨｉｇｈおよびＬｏｗ電位にそれぞれ等しいとすると、（データ、Ｖｃｏｍ）＝（Ｈ、Ｈ）、（Ｌ、Ｈ）、（Ｈ、Ｌ）、（Ｌ、Ｌ）とすることで、負の黒、負の白、正の白、正の黒、の４通りの階調表示が可能となる。よって、ノードＰＩＸの電位がリフレッシュされるごとに、表示階調をほぼ維持したまま液晶印加電圧の向きが反転するように液晶が駆動されることになり、液晶印加電圧の実効値が正負で一定となる液晶の交流駆動が可能になる。
【０１８７】
また、図８に例示するように、共通電極ＣＯＭの電位レベルの反転は、スイッチ回路ＳＷ１が導通している期間にのみに行っている。これによれば、共通電極ＣＯＭに供給される２値レベルが、画素電極（ノードＰＩＸ）がスイッチ回路ＳＷ１を介してソースラインＳＬに接続されている期間にのみ反転するので、画素電極電位がソースラインＳＬの電位に固定された状態で共通電極電位が反転する。よって、保持中の画素電極電位、特にリフレッシュ期間における画素電極電位が、ノードＰＩＸがフローティングの際に共通電極電位の反転によって受けるような変動を受けずに済む。
【０１８８】
なお、図６の（ａ）〜（ｈ）は画素メモリ２０の状態遷移を表すものであったが、図８におけるメモリ回路ＭＲ１の動作ステップとしては、以下のように区分することができる。
【０１８９】
（１）ステップＡ（期間ｔ１〜期間ｔ２（全書込期間Ｔ１））
ステップＡでは、駆動信号発生回路／映像信号発生回路１２およびデマルチプレクサ１３からソースラインＳＬに第１の電位のデータまたは第２の電位のデータを供給した状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態としてスイッチ回路ＳＷ１を導通させることにより画素メモリ２０に上記データを書き込み、画素メモリ２０に上記データが書き込まれた状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態としてデータ転送部ＴＳ１によって転送動作を行う。
【０１９０】
（２）ステップＢ（期間ｔ３〜期間ｔ４と期間ｔ９〜期間ｔ１０とのそれぞれ）
ステップＢでは、ステップＡに続いて、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態、かつ、データ転送部ＴＳ１に非転送動作を行わせた状態としてスイッチ回路ＳＷ１を導通させることにより、リフレッシュ出力制御部ＲＳ１をアクティブ状態とする制御情報に相当するレベルと同じ電位のデータをソースラインＳＬを介して第１データ保持部ＤＳ１に入力する。
【０１９１】
（３）ステップＣ（期間ｔ５〜期間ｔ６と期間ｔ１１〜期間ｔ１２とのそれぞれ）
ステップＣでは、ステップＢに続いて、スイッチ回路ＳＷ１を遮断した状態、かつ、データ転送部ＴＳ１に非転送動作を行わせた状態としてリフレッシュ出力制御部ＲＳ１によって第１の動作を行うとともに、第１の動作の終了時には供給源ＶＳ１からリフレッシュ出力制御部ＲＳ１の入力にリフレッシュ出力制御部ＲＳ１をアクティブ状態とする制御情報に相当するレベルの反転レベルのデータを供給している状態とする。
【０１９２】
（４）ステップＤ（期間ｔ７〜期間ｔ８と期間ｔ１３〜期間ｔ１４とのそれぞれ）
ステップＤでは、ステップＣに続いて、スイッチ回路ＳＷ１を遮断した状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態としてデータ転送部ＴＳ１によって転送動作を行う。
【０１９３】
そして、メモリモード時の動作全体としては、まずステップＡを実行し、ステップＡに続いて、ステップＢの開始からステップＤの終了までの一連の動作（期間ｔ３〜期間ｔ８）を１回以上実行する動作となる。
【０１９４】
ここで、上記図８を用いたメモリ回路ＭＲ１のデータ保持動作の説明では、全書込期間Ｔ１に、第１の電位のデータとしてのＨｉｇｈが書き込まれる場合について説明したが、全書込期間Ｔ１に、第２の電位のデータとしてのＬｏｗが書き込まれる場合においても、図８と同様の考え方で電位変化を起こす。
【０１９５】
また、メモリモード時のリフレッシュ期間Ｔ２での動作の命令を、外部からの信号ではなく、発振器等にて内部で発生させたクロックにより生成するようにしてもよい。そうすることで外部システムが一定時間毎にリフレッシュ命令を入力する必要がなくなり、柔軟なシステム構築ができるという利点がある。
【０１９６】
以上、液晶表示装置１０では、メモリモード時には、駆動信号発生回路／映像信号発生回路１２で多階調を表示するためのアンプ等の回路やデータを停止できるので、低消費電力を実現することが可能となる。また、メモリモード時には、画素メモリ２０内でデータ電位をリフレッシュすることができるため、リフレッシュのためにソースラインＳＬを充放電しながらデータ電位を書き換える必要がないので、消費電力を削減することが可能となる。さらに、画素メモリ２０内でデータ極性を反転することができるため、極性反転時にソースラインＳＬを充放電しながらデータ極性を書き換える必要がないので、消費電力を削減することが可能となる。
【０１９７】
また、メモリ回路としてのメモリ回路ＭＲ１には、リフレッシュ動作を行うためのインバータの貫通電流などといった消費電力が莫大に増加する要素が存在しないため、メモリモード自体の消費電力を従来よりも大幅に削減することができる。
【０１９８】
ここで、上述した本実施例の液晶表示装置１０においても、通常モードとメモリモードとの間でモードを切り替える際に、画面ノイズが生じる場合がある。
【０１９９】
図９に、液晶表示装置１０において、通常モードからメモリモードに切り替える際に、画面ノイズが発生する場合の各種信号波形を示すタイミングチャートを示す。図９では、ＣＳ１，ＣＳ２，およびＣＳ４８０は、１，２，および４８０行目の補助容量線ＣＳの電位をそれぞれ示す。ＰＩＸ１，ＰＩＸ２，およびＰＩＸ４８０は、１，２，および４８０行目の画素メモリ２０の画素電極の電位をそれぞれ示す。また、ＣＯＭ１，ＣＯＭ２，およびＣＯＭ４８０は、１，２，および４８０行目の共通電極ＣＯＭの電位をそれぞれ示すが、共通電極ＣＯＭの電位は共通である。
【０２００】
上述したように、通常モードでは、ＣＣ駆動が行われているので、共通電極ＣＯＭの電位は一定とされるとともに、補助容量線ＣＳの電位は、対応する画素メモリ２０のデータ書き込みのタイミングに合わせて、ＨｉｇｈとＬｏｗとの間で反転されている。
【０２０１】
一方、メモリモードの全書込期間では、共通電極ＣＯＭの電位および補助容量線ＣＳの電位は、所定の電位（ここではＬｏｗ）で固定される。なお、このときの共通電極ＣＯＭの所定の電位は、通常モードにおいて設定される共通電極ＣＯＭの電位とは異なる値が設定されることがある。
【０２０２】
よって、図９に示すように、共通電極ＣＯＭの電位および補助容量線ＣＳの電位が、それぞれ、通常モードからメモリモードに移行する前後で、変化する場合がある。このとき、メモリ回路ＭＲ１のノードＰＩＸはフローティング状態になっているため、補助容量線ＣＳの電位が変動する（所定電位にシフトする）ことによって、ノードＰＩＸが変動を受ける。また、基準電圧である共通電極ＣＯＭの電位も変動するため、液晶印加電圧は大きく変わり、画面ノイズが発生する。
【０２０３】
注目すべきことの２つ目として、本実施例の液晶表示装置１０は、以下に説明する動作を行うことで、通常モードとメモリモードとの切替時に共通電極ＣＯＭの電位や補助容量線ＣＳの電位が変動することに起因する画面ノイズを防止することが可能となっている。
【０２０４】
図１０に、液晶表示装置１０において、通常モードからメモリモードに切り替える際に、画面ノイズを防止する動作が行われたときの各種信号波形を示すタイミングチャートを示す。図１０に示す各種信号は、図３に示す信号と同様のものを示すとともに、さらにゲート全ＯＮ信号が追加されている。
【０２０５】
図１０に示すように、液晶表示装置１０では、共通電極ＣＯＭと補助容量線ＣＳとのそれぞれについて、通常モードとメモリモードとの切替に伴って電位を変化させる必要がある場合には、当該電位の変化を、全てのソースラインＳＬに共通電極ＣＯＭの電位と同電位の電位を出力し、全行のゲートラインＧＬをＨｉｇｈ（アクティブ）電位にすることによって全てのメモリ回路ＭＲ１のトランジスタＮ１をオン状態にして、メモリ回路ＭＲ１のノードＰＩＸを共通電極ＣＯＭの電位と同電位にしている間に行う。
【０２０６】
すなわち、メモリ回路ＭＲ１のノードＰＩＸを共通電極ＣＯＭの電位と同電位に固定した状態で、共通電極ＣＯＭの電位および補助容量線ＣＳの電位を所定電位に変動（遷移）させる。これにより、メモリ回路ＭＲ１のノードＰＩＸは変動の影響を受けないので、画面ノイズを防止することが可能となる。
【０２０７】
例えば、ノーマリーブラックの場合、メモリ回路ＭＲ１のトランジスタＮ１を全ＯＮさせることによって、通常モードからメモリモードへの切替時、画素を黒電位にする。そして、画素が黒電位に固定されている状態で、共通電極ＣＯＭの電位および補助容量線ＣＳの電位を所定の電位に変動（遷移）させることによって、画面ノイズを防止することが可能となる。
【０２０８】
また、上述の説明では、全てのソースラインＳＬに共通電極ＣＯＭの電位と同電位の電位を出力することで、メモリ回路ＭＲ１のノードＰＩＸを共通電極ＣＯＭの電位と同電位に固定したが、これに限るものではなく、ソースラインＳＬの電位を固定し、ノードＰＩＸをソースラインＳＬに電気的に接続させて、ノードＰＩＸの電位を固定すればよい。
【０２０９】
なお、上述した液晶表示装置１０では、図３，４，９および１０に、データの書き込みの際、１行目の画素メモリ２０から順次走査している例について示したが、これに限らず、走査順序は設計に応じて変更することができる。また、通常モード時の駆動方法は、交流駆動が好ましいが、種々の駆動方法を用いることができる。
【０２１０】
また、図７では、Ｎチャネル型のトランジスタで構成されるメモリ回路ＭＲ１を示したが、勿論、Ｐチャネル型の電界効果トランジスタを用いて構成することもできる。すなわち、画素メモリ２０は、図５および図６を用いて説明したデータ保持動作を行う構成を備えていればよい。
【０２１１】
また、上述の説明では、画素メモリ２０として、リフレッシュ動作を精度良く行うメモリ回路ＭＲ１を例示したが、画面ノイズ防止の観点からは、勿論メモリ回路ＭＲ１００を構成することもできる。さらに画面ノイズ防止の観点からは、画素メモリ２０としては、リフレッシュを制御するリフレッシュ制御部などを備えたメモリ回路であって、リフレッシュ動作を停止する通常モードと、リフレッシュ動作を行うメモリモードとを切り替えて動作（駆動）するメモリ回路であってもよく、同様の効果を奏することができる。また、画素メモリ２０が保持するデータを２値（Ｈｉｇｈ電位およびＬｏｗ電位）としたが、３値以上でもよい。
【０２１２】
また、上述した液晶表示装置１０は、液晶に限らない表示装置にも適用可能である。例えば、誘電性液体などの表示素子を備える表示装置に適用できる。
【０２１３】
本発明の表示装置は、上記課題を解決するために、メモリ回路がマトリクス状に設けられた表示パネルを備え、上記メモリ回路にフレームごとに書き込んだデータ信号電位により表示を行う通常モードと、上記メモリ回路に書き込んだデータ信号電位をリフレッシュしながら保持して表示を行うメモリモードとを有する表示装置であって、上記表示パネルは、データ信号線と、走査信号線と、補助容量線と、共通電極とを備え、上記メモリ回路は、画素電極と、上記走査信号線の電位に応じて上記データ信号線と上記画素電極との間の導通と遮断とを選択的に行う第１スイッチ回路と、上記画素電極と上記補助容量線との間に形成された第１容量と、上記画素電極の電位のリフレッシュを制御するリフレッシュ制御部とを含み、上記共通電極と上記補助容量線とのそれぞれについて、上記通常モードと上記メモリモードとの切替に伴って電位を変化させる必要がある場合には、当該電位の変化は、上記データ信号線の電位を固定し、上記第１スイッチ回路を導通状態として上記メモリ回路の画素電極を当該データ信号線に電気的に接続している間に行われることを特徴としている。
【０２１４】
また、本発明の表示装置の駆動方法は、上記課題を解決するために、メモリ回路がマトリクス状に設けられた表示パネルを備え、上記メモリ回路にフレームごとに書き込んだデータ信号電位により表示を行う通常モードと、上記メモリ回路に書き込んだデータ信号電位をリフレッシュしながら保持して表示を行うメモリモードとを有する表示装置の駆動方法であって、上記表示パネルは、データ信号線と、走査信号線と、補助容量線と、共通電極とを備え、上記メモリ回路は、画素電極と、上記走査信号線の電位に応じて上記データ信号線と上記画素電極との間の導通と遮断とを選択的に行う第１スイッチ回路と、上記画素電極と上記補助容量線との間に形成された第１容量と、上記画素電極の電位のリフレッシュを制御するリフレッシュ制御部とを含み、上記共通電極と上記補助容量線とのそれぞれについて、上記通常モードと上記メモリモードとの切替に伴って電位を変化させる必要がある場合には、当該電位の変化を、上記データ信号線の電位を固定し、上記第１スイッチ回路を導通状態として上記メモリ回路の画素電極を当該データ信号線に電気的に接続している間に行うことを特徴としている。
【０２１５】
従来、通常モードとメモリモードとの切替時に、共通電極の電位や補助容量線の電位が変動（遷移）する場合、画素電極がフローティングになっているため画素が変動を受けることにより、画面ノイズが発生する場合があった。
【０２１６】
これに対し、上記の構成および方法によれば、共通電極と補助容量線とのそれぞれについて、通常モードとメモリモードとの切替に伴って電位を変化させる必要がある場合には、当該電位の変化は、データ信号線の電位を固定し、第１スイッチ回路を導通状態としてメモリ回路の画素電極を当該データ信号線に電気的に接続している間に行われる。すなわち、メモリ回路の画素電極を固定した状態で、共通電極の電位および補助容量線の電位を所定電位に変動（遷移）させる。これにより、メモリ回路の画素電極は変動の影響を受けないので、画面ノイズを防止することが可能となる。
【０２１７】
また、本発明の表示装置は、上記電位の変化が行われるときに上記データ信号線に固定される電位は、上記共通電極の電位と同電位にされることが望ましい。
【０２１８】
また、本発明の表示装置の駆動方法は、上記電位の変化を行うときに上記データ信号線に固定する電位を、上記共通電極の電位と同電位とすることが望ましい。
【０２１９】
さらに、本発明の表示装置は、上記表示パネルは、データ転送線と、リフレッシュ出力線とを備え、上記リフレッシュ制御部は、メモリ用電極と、上記データ転送線の電位に応じて上記画素電極と上記メモリ用電極との間の導通と遮断とを選択的に行う第２スイッチ回路と、上記リフレッシュ出力線および上記メモリ用電極の電位に応じて上記画素電極の電位をリフレッシュするための電位を供給する制御部と、上記メモリ用電極と上記補助容量線との間に形成された第２容量とを含むことが好ましい。
【０２２０】
上記の構成によれば、メモリ回路内において制御部が画素電極の電位をリフレッシュするための電位を供給するので、メモリ回路の外部からのリフレッシュが不要となる。よって、リフレッシュに関する消費電力の削減を図ることができる。
【０２２１】
またさらに、本発明の表示装置は、上記メモリ回路は、電位供給源をさらに備え、上記制御部は、上記リフレッシュ出力線および上記メモリ用電極の電位に応じて上記電位供給源と上記画素電極との間の導通と遮断とを選択的に行う第３スイッチ回路であることが好ましい。
【０２２２】
上記の構成によれば、制御部をインバータを用いない構成で実現することができるので、貫通電流による消費電力の増加を回避することができるとともに、画素電極とメモリ用電極とで同じ電位を保持することによって、第２スイッチ回路に用いられる転送素子にオフリーク電流が存在しても誤動作することを回避することができる。
【０２２３】
また、本発明の表示装置は、上記第１容量の容量値は、上記第２容量の容量値よりも大きく、上記第３スイッチ回路は、上記メモリ用電極に保持されている電位を導通遮断の制御信号とする第１スイッチと、上記リフレッシュ出力線の電位を導通遮断の制御信号とする第２スイッチとを備えており、上記第１スイッチと上記第２スイッチとは、上記電位供給源に接続される当該第３スイッチ回路の入力と上記画素電極に接続される当該第３スイッチ回路の出力との間に、互いに直列に接続されていることが好ましい。
【０２２４】
上記の構成によれば、第２スイッチ回路を導通状態とするだけで、第１容量と第２容量との間での電荷移動によって、メモリ用電極の電位が、第２スイッチ回路を導通状態とする前の画素電極の電位に近くなるようにすることが容易となる。第１容量の容量値が第２容量の容量値よりも大きいほどこの効果は大きくなる。また、上記の構成によれば、メモリ回路に対して、画素電極にデータ信号電位を書き込んだ後に、インバータを用いることなく、画素電極をリフレッシュするための電位を電位供給源から選択的に供給する構成を容易に実現することができる。
【０２２５】
また、本発明の表示装置は、上記第１スイッチ回路、上記第２スイッチ回路、上記第１スイッチ、および上記第２スイッチは、Ｎチャネル型の電界効果トランジスタであることが好ましい。
【０２２６】
上記の構成によれば、第１スイッチ回路、第２スイッチ回路、第１スイッチ、および第２スイッチが、互いに同極性であるＮチャネル型の電界効果トランジスタであることにより、第１スイッチ回路、第２スイッチ回路、第１スイッチ、および第２スイッチをメモリ回路に同時に作り込むことができ、製造プロセスが容易になる。また、Ｎチャネル型であることにより、メモリ回路をアモルファスシリコンを用いて製造することができる。
【０２２７】
または、本発明の表示装置は、上記第１スイッチ回路、上記第２スイッチ回路、上記第１スイッチ、および上記第２スイッチは、Ｐチャネル型の電界効果トランジスタであることが好ましい。
【０２２８】
上記の構成によれば、第１スイッチ回路、第２スイッチ回路、第１スイッチ、および第２スイッチが、互いに同極性であるＰチャネル型の電界効果トランジスタであることにより、第１スイッチ回路、第２スイッチ回路、第１スイッチ、および第２スイッチをメモリ回路に同時に作り込むことができ、製造プロセスが容易になる。
【０２２９】
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０２３０】
本発明は、メモリ機能を有し、リフレッシュして保持したデータで表示を行うことができるメモリ型の表示装置に関する分野に好適に用いることができるだけでなく、表示装置の駆動方法や表示装置の製造方法に関する分野に好適に用いることができ、さらには、携帯電話のディスプレイなどの各種電子機器に関する分野にも広く用いることができる。
【符号の説明】
【０２３１】
１０  液晶表示装置（表示装置）
１１  画素アレイ
１２  駆動信号発生回路／映像信号発生回路
１３  デマルチプレクサ
１４  ゲートドライバ／ＣＳドライバ
１５  制御信号バッファ回路
２０  画素メモリ
ＭＲ１，ＭＲ１００  メモリ回路
ＳＷ１，ＳＷ１００  スイッチ回路（第１スイッチ回路）
ＴＳ１，ＴＳ１００  データ転送部（リフレッシュ制御部、第２スイッチ回路）
ＲＳ１  リフレッシュ出力制御部（リフレッシュ制御部、制御部、第３スイッチ回路）
ＲＳ１００  リフレッシュ出力制御部（リフレッシュ制御部、制御部）
ＤＳ１，ＤＳ１０１  第１データ保持部
ＤＳ２，ＤＳ１０２  第２データ保持部
ＶＳ１  供給源（電位供給源）
Ｃａ１，Ｃａ１００  容量（第１容量）
Ｃｂ１，Ｃｂ１００  容量（リフレッシュ制御部、第２容量）
ＣＯＭ  共通電極
Ｃｌｃ  液晶容量
ＰＩＸ  ノード（画素電極）
ＭＲＹ  ノード（リフレッシュ制御部、メモリ用電極）
Ｎ１，Ｎ２  トランジスタ
Ｎ３  トランジスタ（第１スイッチ）
Ｎ４  トランジスタ（第２スイッチ）
ＳＬ（ｊ）（１≦ｊ≦ｍ），ＳＬｘ  ソースライン（データ信号線）
ＧＬ（ｉ）（１≦ｉ≦ｎ），ＧＬｘ  ゲートライン（走査信号線）
ＤＴ（ｉ）（１≦ｉ≦ｎ），ＤＴｘ  データ転送制御線（データ転送線）
ＲＣ（ｉ）（１≦ｉ≦ｎ），ＲＣｘ  リフレッシュ出力制御線（リフレッシュ出力線）
ＣＳ（ｉ）（１≦ｉ≦ｎ），ＣＳｘ  補助容量線
【図１】
0005485282.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１３】
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【図１４】
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【図１２】
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