(57)【特許請求の範囲】
【請求項１】
所定のタイミングで複数の信号線の同時選択を行う表示駆動回路に用いられるシフトレジスタであって、
各段に、セットリセット型のフリップフロップと、同時選択信号が入力され、上記フリップフロップの出力を用いて自段の出力信号を生成する信号生成回路とを含み、
各段の出力信号は、上記同時選択信号のアクティブ化によりアクティブとなって上記同時選択が行われる間アクティブとされ、
上記フリップフロップの出力は、セット用信号およびリセット用信号がともにアクティブである期間に非アクティブとなり、
上記同時選択の終了前はセット用信号およびリセット用信号がともにアクティブであり、同時選択の終了後は、リセット用信号よりもセット用信号が先に非アクティブ化することを特徴とするシフトレジスタ。
【請求項２】
上記信号生成回路は、入力される切り替え信号に応じた信号を選択的に取り込んで出力するゲート回路を備えることを特徴とする請求項１記載のシフトレジスタ。
【請求項３】
フリップフロップの出力が上記切り替え信号としてゲート回路に入力されていることを特徴とする請求項２記載のシフトレジスタ。
【請求項４】
上記信号生成回路はさらに論理回路を備え、
上記フリップフロップの出力が論理回路に入力され、該論理回路の出力が上記切り替え信号としてゲート回路に入力され、自段の出力信号が該論理回路と上記フリップフロップのリセット用端子とにフィードバックされていることを特徴とする請求項２記載のシフトレジスタ。
【請求項５】
自段の出力信号はゲート回路の出力であることを特徴とする請求項３または４記載のシフトレジスタ。
【請求項６】
上記信号生成回路は、ゲート回路の出力と同時選択信号とに応じて自段の出力信号を出力する出力回路を備えることを特徴とする請求項３または４記載のシフトレジスタ。
【請求項７】
上記ゲート回路は、上記同時選択信号またはクロック信号を選択的に取り込むことを特徴とする請求項５記載のシフトレジスタ。
【請求項８】
上記ゲート回路は、電源電位に等しい定電位信号またはクロック信号を選択的に取り込むことを特徴とする請求項６記載のシフトレジスタ。
【請求項９】
上記論理回路に、ＮＡＮＤあるいはＮＯＲが含まれていることを特徴とする請求項４記載のシフトレジスタ。
【請求項１０】
所定のタイミングで複数の信号線の同時選択を行う表示駆動回路に用いられるシフトレジスタであって、
各段に、セットリセット型のフリップフロップと、同時選択信号が入力され、上記フリップフロップの出力を用いて自段の出力信号を生成する信号生成回路とを含み、
各段の出力信号は、上記同時選択信号のアクティブ化によりアクティブとなって上記同時選択が行われる間アクティブとされ、
上記フリップフロップの出力は、セット用信号およびリセット用信号がともにアクティブである期間に非アクティブとなり、
上記信号生成回路は、入力される切り替え信号に応じた信号を選択的に取り込んで出力するゲート回路を備え、
上記信号生成回路はさらに論理回路を備え、
上記フリップフロップの出力が論理回路に入力され、該論理回路の出力が上記切り替え信号としてゲート回路に入力され、自段の出力信号が該論理回路と上記フリップフロップのリセット用端子とにフィードバックされ、
上記論理回路にＮＡＮＤが含まれ、
上記ＮＡＮＤは複数のＰチャネルのトランジスタと複数のＮチャネルのトランジスタとからなり、該ＮＡＮＤでは、Ｐチャネルの各トランジスタの駆動能力が、Ｎチャネルの各トランジスタの駆動能力よりも高いことを特徴とするシフトレジスタ。
【請求項１１】
所定のタイミングで複数の信号線の同時選択を行う表示駆動回路に用いられるシフトレジスタであって、
各段に、セットリセット型のフリップフロップと、同時選択信号が入力され、上記フリップフロップの出力を用いて自段の出力信号を生成する信号生成回路とを含み、
各段の出力信号は、上記同時選択信号のアクティブ化によりアクティブとなって上記同時選択が行われる間アクティブとされ、
上記フリップフロップの出力は、セット用信号およびリセット用信号がともにアクティブである期間に非アクティブとなり、
上記信号生成回路は、入力される切り替え信号に応じた信号を選択的に取り込んで出力するゲート回路を備え、
上記信号生成回路はさらに論理回路を備え、
上記フリップフロップの出力が論理回路に入力され、該論理回路の出力が上記切り替え信号としてゲート回路に入力され、自段の出力信号が該論理回路と上記フリップフロップのリセット用端子とにフィードバックされ、
上記論理回路にＮＯＲが含まれ、
上記ＮＯＲは複数のＰチャネルのトランジスタと複数のＮチャネルのトランジスタとからなり、該ＮＯＲでは、Ｎチャネルの各トランジスタの駆動能力が、Ｐチャネルの各トランジスタの駆動能力よりも高いことを特徴とするシフトレジスタ。
【請求項１２】
上記フリップフロップは、セット用端子およびリセット用端子以外の入力端子を持たないことを特徴とする請求項１記載のシフトレジスタ。
【請求項１３】
所定のタイミングで複数の信号線の同時選択を行う表示駆動回路に用いられるシフトレジスタであって、
各段に、セットリセット型のフリップフロップと、同時選択信号が入力され、上記フリップフロップの出力を用いて自段の出力信号を生成する信号生成回路とを含み、
各段の出力信号は、上記同時選択信号のアクティブ化によりアクティブとなって上記同時選択が行われる間アクティブとされ、
上記フリップフロップの出力は、セット用信号およびリセット用信号がともにアクティブである期間に非アクティブとなり、
上記フリップフロップは、Ｐチャネルの第１トランジスタとＮチャネルの第２トランジスタのゲート端子同士およびドレイン端子同士が接続された第１ＣＭＯＳ回路と、Ｐチャネルの第３トランジスタとＮチャネルの第４トランジスタのゲート端子同士およびドレイン端子同士が接続された第２ＣＭＯＳ回路と、セットトランジスタと、セット用端子およびリセット用端子と、第１および第２出力端子とを備え、
第１ＣＭＯＳ回路のゲート側と第２ＣＭＯＳ回路のドレイン側と第１出力端子とが接続されるとともに、第２ＣＭＯＳ回路のゲート側と第１ＣＭＯＳ回路のドレイン側と第２出力端子とが接続され、
上記セットトランジスタは、ゲート端子がセット用端子に接続されるとともにソース端子がリセット用端子に接続され、かつドレイン端子が第１出力端子に接続されていることを特徴とするシフトレジスタ。
【請求項１４】
上記セットトランジスタはＰチャネルであって、セット用信号は、非アクティブ時に第１電位でアクティブ時に第１電位よりも低い第２電位となることを特徴とする請求項１３記載のシフトレジスタ。
【請求項１５】
ゲート端子がリセット用端子に接続されるとともにソース端子が第１電源ラインに接続され、かつドレイン端子が第２出力端子に接続されたリセットトランジスタを備えることを特徴とする請求項１３記載のシフトレジスタ。
【請求項１６】
ゲート端子がリセット用端子に接続されるとともにソース端子が第２電源ラインに接続され、かつドレイン端子が第２トランジスタのソース端子に接続されたリリーストランジスタと、ゲート端子がセット用端子に接続されるとともにソース端子が第２電源ラインに接続され、かつドレイン端子が第４トランジスタのソース端子に接続されたリリーストランジスタとの少なくとも一方を備えることを特徴とする請求項１３記載のシフトレジスタ。
【請求項１７】
請求項１〜１６のいずれか１項に記載のシフトレジスタを備えることを特徴とする表示駆動回路。
【請求項１８】
請求項７または８に記載のシフトレジスタを備え、
同時選択が行われる間は上記クロック信号をアクティブに固定することを特徴とする表示駆動回路。
【請求項１９】
請求項１７または１８記載の表示駆動回路と画素回路とがモノリシックに形成されていることを特徴とする表示パネル。
【請求項２０】
請求項１〜１６のいずれか１項に記載のシフトレジスタを備えることを特徴とする表示装置。
【請求項２１】
スイッチング素子を介してデータ信号線および走査信号線に接続される画素電極を備えるとともに、該画素電極と容量を形成する保持容量配線に、該画素電極に書き込まれた信号電位の極性に応じた変調信号を供給する表示装置に用いられ、請求項１〜１６のいずれか１項に記載のシフトレジスタを備えることを特徴とする表示駆動回路。
【請求項２２】
上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、自段で生成された制御信号がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、
自段の出力信号を、自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段よりも前の段に対応する画素の画素電極と容量を形成する保持容量配線に、上記変調信号として供給することを特徴とする請求項２１記載の表示駆動回路。
【請求項２３】
スイッチング素子を介してデータ信号線および走査信号線に接続される画素電極を備えるとともに、該画素電極と容量を形成する保持容量配線に、該画素電極に書き込まれた信号電位の極性に応じた変調信号を供給する表示装置に用いられ、所定のタイミングで複数の信号線の同時選択を行う表示駆動回路であって、
シフトレジスタを備え、
上記シフトレジスタは、各段に、セットリセット型のフリップフロップと、同時選択信号が入力され、上記フリップフロップの出力を用いて自段の出力信号を生成する信号生成回路とを含み、
各段の出力信号は、上記同時選択信号のアクティブ化によりアクティブとなって上記同時選択が行われる間アクティブとされ、
上記フリップフロップの出力は、セット用信号およびリセット用信号がともにアクティブである期間に非アクティブとなり、
上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、
１つの段で生成された制御信号がアクティブになるとこの段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、
１つの保持回路の出力を、上記変調信号として保持容量配線に供給し、
各段で生成される制御信号が、表示映像の最初の垂直走査期間よりも前にアクティブとなることを特徴とする表示駆動回路。
【請求項２４】
上記データ信号線に供給される信号電位の極性を複数水平走査期間ごとに反転させることを特徴とする請求項２１記載の表示駆動回路。
【請求項２５】
スイッチング素子を介してデータ信号線および走査信号線に接続される画素電極を備えるとともに、該画素電極と容量を形成する保持容量配線に、該画素電極に書き込まれた信号電位の極性に応じた変調信号を供給する表示装置に用いられ、所定のタイミングで複数の信号線の同時選択を行う表示駆動回路であって、
シフトレジスタを備え、
上記シフトレジスタは、各段に、セットリセット型のフリップフロップと、同時選択信号が入力され、上記フリップフロップの出力を用いて自段の出力信号を生成する信号生成回路とを含み、
各段の出力信号は、上記同時選択信号のアクティブ化によりアクティブとなって上記同時選択が行われる間アクティブとされ、
上記フリップフロップの出力は、セット用信号およびリセット用信号がともにアクティブである期間に非アクティブとなり、
上記データ信号線に供給される信号電位の極性が複数水平走査期間ごとに反転し、
上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、
自段の出力信号と自段よりも後段の出力信号とが論理回路に入力されるとともに、該論理回路の出力がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、
自段の出力信号を、自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段に対応する画素の画素電極と容量を形成する保持容量配線に、上記変調信号として供給し、
複数の保持回路に入力される保持対象信号の位相と、別の複数の保持回路に入力される保持対象信号の位相とを異ならせていることを特徴とする表示駆動回路。
【請求項２６】
スイッチング素子を介してデータ信号線および走査信号線に接続される画素電極を備えるとともに、該画素電極と容量を形成する保持容量配線に、該画素電極に書き込まれた信号電位の極性に応じた変調信号を供給する表示装置に用いられ、所定のタイミングで複数の信号線の同時選択を行う表示駆動回路であって、
シフトレジスタを備え、
上記シフトレジスタは、各段に、セットリセット型のフリップフロップと、同時選択信号が入力され、上記フリップフロップの出力を用いて自段の出力信号を生成する信号生成回路とを含み、
各段の出力信号は、上記同時選択信号のアクティブ化によりアクティブとなって上記同時選択が行われる間アクティブとされ、
上記フリップフロップの出力は、セット用信号およびリセット用信号がともにアクティブである期間に非アクティブとなり、
上記データ信号線に供給される信号電位の極性が複数水平走査期間ごとに反転し、
上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、自段で生成された制御信号がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、
自段の出力信号を、自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段よりも前の段に対応する画素の画素電極と容量を形成する保持容量配線に、上記変調信号として供給し、
複数の保持回路に入力される保持対象信号の位相と、別の複数の保持回路に入力される保持対象信号の位相とを異ならせていることを特徴とする表示駆動回路。
【請求項２７】
上記データ信号線に供給される信号電位の極性をｎ水平走査期間（ｎは自然数）ごとに反転させるモードと、データ信号線に供給される信号電位の極性をｍ水平走査期間（ｍはｎと異なる自然数）ごとに反転させるモードとを切り替えることを特徴とする請求項２５または２６記載の表示駆動回路。
【請求項２８】
第１グループに属する各保持回路に入力される保持対象信号の位相と、第２グループに属する各保持回路に入力される保持対象信号の位相とを、各モードに応じて設定することを特徴とする請求項２７記載の表示駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シフトレジスタおよび各種表示ドライバに関する。
【背景技術】
【０００２】
特許文献１（図３４参照）には、ゲートドライバに含まれるシフトレジスタの各段の出力をＮＡＮＤ回路に入力するとともに該ＮＡＮＤ回路にＤＣＧ信号を入力し、ＮＡＮＤ回路の出力を走査信号線に供給する構成が開示されている。この構成では、液晶表示装置の電源ＯＮ・ＯＦＦ時にＤＣＧ信号をアクティブにすれば、全走査信号線を同時選択し、全画素にＶｃｏｍ（共通電極電位）を書き込むことができる。【０００３】
また、特許文献２（図３５参照）には、ゲートドライバに含まれるシフトレジスタの各段に、セットリセット型フリップフロップと、アナログスイッチ４３およびＮチャネルトランジスタ４５からなるゲート回路とを設け、アナログスイッチ４３にクロック信号ＣＫを入力するとともにＮチャネルトランジスタ４４のソースをＶＳＳに接続し、各段の出力を走査信号線に供給する構成が開示されている。この構成では、液晶表示装置の電源ＯＮ・ＯＦＦ時に、クロック信号ＣＫをアクティブに固定しながらシフトレジスタの初段のセット信号をアクティブにすれば（全段の出力信号がアクティブとなるため）、全走査信号線を同時選択し、全画素にＶｃｏｍ（共通電極電位）を書き込むことができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】日本国公開特許公報「特開２０００−３４７６２７号（公開日  ２０００年１２月１５日）」
【特許文献２】国際公開特許公報「ＷＯ２００７／１０８１７７（公開日  ２００７年９月２７日）」
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記従来のゲートドライバでは、全走査信号線を同時選択した後に、シフトレジスタの各段のフリップフロップを初期化（出力を非アクティブとする）する必要があり、電源ＯＮ・ＯＦＦ時の準備時間が長くなるという問題があった。【０００６】
本発明の目的は、複数の信号線の同時選択とシフトレジスタの初期化とを速やかに行えるシフトレジスタおよび各種ドライバを提供する点にある。
【課題を解決するための手段】
【０００７】
本シフトレジスタは、例えば所定のタイミングで複数の信号線の同時選択を行う表示駆動回路に用いられるシフトレジスタであって、各段に、セットリセット型のフリップフロップと、同時選択信号が入力され、該フリップフロップの出力を用いて自段の出力信号を生成する信号生成回路とを含み、各段の出力信号は、上記同時選択信号のアクティブ化によりアクティブとなって上記同時選択が行われる間アクティブとされ、上記フリップフロップの出力は、セット用信号およびリセット用信号がともにアクティブである期間に非アクティブとなることを特徴とする。【０００８】
同時選択の期間は各段の出力信号がアクティブとなるため、各フリップフロップに入力されるセット用信号およびリセット用信号はともにアクティブとなる。上記構成では、セット用信号およびリセット用信号がともにアクティブである期間に非アクティブとなるフリップフロップを用いているため、同時選択の期間に各段のフリップフロップは初期化される（非アクティブとされる）。すなわち、同時選択中にシフトレジスタが初期化されることになり、同時選択とシフトレジスタの初期化とを速やかに完了することができる。さらに、シフトレジスタの初期化用信号の生成・送信の構成も不要となり、シフトレジスタを含む各種ドライバを小型化することができる。
【発明の効果】
【０００９】
以上のように、複数の信号線の同時選択とシフトレジスタの初期化とを速やかに行うことができる。
【図面の簡単な説明】
【００１０】
【図１】本実施の形態１にかかる液晶表示装置の構成を示す模式図である。
【図２】図１に示す液晶表示装置のシフトレジスタの一部を示す回路図である。
【図３】図２に示すシフトレジスタのフリップフロップの回路図（ａ）、および真理値表（ｂ）である。
【図４】図１の液晶表示装置の駆動方法を示すタイミングチャートである。
【図５】本実施の形態１にかかる液晶表示装置の他の構成を示す模式図である。
【図６】本実施の形態１にかかる液晶表示装置のさらに他の構成を示す模式図である。
【図７】図６に示す液晶表示装置のシフトレジスタの各段を示す回路図である。
【図８】図６の液晶表示装置の駆動方法を示すタイミングチャートである。
【図９】図６に示す液晶表示装置のシフトレジスタの各段を示す回路図である。
【図１０】本実施の形態２にかかる液晶表示装置の構成を示す模式図である。
【図１１】図１０に示す液晶表示装置のシフトレジスタの一部を示す回路図である。
【図１２】図１１に示すシフトレジスタのフリップフロップの回路図（ａ）、および真理値表（ｂ）である。
【図１３】図１０の液晶表示装置の駆動方法を示すタイミングチャートである。
【図１４】本実施の形態２にかかる液晶表示装置の他の構成を示す模式図である。
【図１５】図１４に示す液晶表示装置のシフトレジスタの一部を示す回路図である。
【図１６】図１４の液晶表示装置の駆動方法を示すタイミングチャートである。
【図１７】図１５のＮＡＮＤの具体的構成を示す回路図である。
【図１８】図１０・図１４のシフトレジスタに含まれるフリップフロップの他の回路図（ａ）、および真理値表（ｂ）である。
【図１９】図１０・図１４のシフトレジスタに含まれるフリップフロップの他の回路図（ａ）、および真理値表（ｂ）である。
【図２０】図１０・図１４のシフトレジスタに含まれるフリップフロップの他の回路図（ａ）、および真理値表（ｂ）である。
【図２１】本実施の形態２にかかる液晶表示装置のさらに他の構成を示す模式図である。
【図２２】図２１に示す液晶表示装置のシフトレジスタの一部を示す回路図である。
【図２３】図２１の液晶表示装置の駆動方法を示すタイミングチャートである。
【図２４】図２２のＮＯＲの具体的構成を示す回路図である。
【図２５】本実施の形態３にかかる液晶表示装置の構成を示す模式図である。
【図２６】図２５に示す液晶表示装置のシフトレジスタの各段を示す回路図である。
【図２７】図２５に示す液晶表示装置のＧ−ＣＳドライバのＤラッチ回路を示す回路図である。
【図２８】図２５の液晶表示装置の駆動方法を示すタイミングチャートである。
【図２９】図２５の液晶表示装置の駆動方法を示すタイミングチャートである。
【図３０】本実施の形態４にかかる液晶表示装置の構成を示す模式図である。
【図３１】図３０の液晶表示装置の駆動方法を示すタイミングチャートである。
【図３２】図３０の液晶表示装置の駆動方法を示すタイミングチャートである。
【図３３】図１５に示す液晶表示装置のシフトレジスタの各段を示す回路図である。
【図３４】従来のシフトレジスタの構成を示す回路図である。
【図３５】従来のシフトレジスタの構成を示す回路図である。
【発明を実施するための形態】
【００１１】
本発明の実施の形態を図１〜図３３に基づいて説明すれば以下のとおりである。なお、以下では、セットリセット型フリップフロップ（以下、適宜ＦＦと略記）のセット用端子（Ｓ端子またはＳＢ端子）にはセット用信号（Ｓ信号またはＳＢ信号）が入力され、リセット用端子（Ｒ端子またはＲＢ端子）にはリセット用信号（Ｒ信号またはＲＢ信号）が入力されるものとし、出力端子（Ｑ端子）からはＱ信号が出力され、反転出力端子（ＱＢ端子）からはＱＢ信号が出力されるものとする。なお、高電位側電源（ＶＤＤ）の電位をＶｄｄ（以下、適宜Ｈｉｇｈと記載）とし、低電位側電源（ＶＳＳ）の電位をＶｓｓ（以下、適宜Ｌｏｗと記載）とする。Ｓ信号（セット信号）、Ｒ信号（リセット信号）、およびＱ信号（出力信号）はアクティブ時にＨｉｇｈとなる信号であり、ＳＢ信号（セットバー信号）、ＲＢ信号（リセットバー信号）、およびＱＢ信号（反転出力信号）はアクティブ時にＬｏｗとなる信号である。
【００１２】
〔実施の形態１〕
図１は本発明にかかる液晶表示装置３ａの構成を示す回路図である。液晶表示装置３ａは、表示部ＤＡＲ、ゲートドライバＧＤ、ソースドライバＳＤ、および表示制御回路ＤＣＣを備える。表示制御回路ＤＣＣは、ゲートドライバＧＤに、ＡＯＮＢ信号（全ＯＮ信号）、ゲートスタートパルスＧＳＰ、ゲートオンイネーブル信号ＧＯＥ、およびゲートクロック信号ＧＣＫ１Ｂ・ＧＣＫ２Ｂを供給する。また、表示制御回路ＤＣＣは、ソースドライバＳＤに、ソーススタートパルスＳＳＰ、デジタルデータＤＡＴ、極性信号ＰＯＬ、およびソースクロック信号ＳＣＫを供給する。ゲートドライバＧＤには、複数段からなるシフトレジスタＳＲが含まれている。以下適宜、シフトレジスタのｉ段（ｉ＝１・・・ｎ−１・ｎ・ｎ＋１・・・）をｉ段ＳＲｉと略記する。
【００１３】
シフトレジスタのｉ段ＳＲｉからの出力信号（ＯＵＴ信号）は、バッファを介して表示部ＤＡＲの走査信号線Ｇｉに供給される。例えば、ｎ段ＳＲｎのＯＵＴ信号は、バッファを介して走査信号線Ｇｎに供給される。表示部ＤＡＲでは、走査信号線Ｇｎが、ＰＩＸｎ内の画素電極に繋がるトランジスタのゲートに接続され、ＰＩＸｎ内の画素電極と保持容量配線ＣＳｎとの間に保持容量（補助容量）が形成されている。
【００１４】
また、１本のデータ信号線に対応して１つのアナログスイッチａｓｗとインバータとが設けられ、このインバータの入力がＡＯＮＢ信号ラインに接続され、データ信号線の端部がアナログスイッチａｓｗの一方の導通端子に接続され、アナログスイッチａｓｗの他方の導通端子がＶｃｏｍ（共通電極電位）電源に接続され、アナログスイッチａｓｗのＮチャネル側ゲートがインバータの出力に接続され、アナログスイッチａｓｗのＰチャネル側ゲートがＡＯＮＢ信号ラインに接続されている。
【００１５】
図２は、シフトレジスタＳＲの一部の具体的構成を示す回路図である。同図に示すように、シフトレジスタの各段には、ＳＢ端子およびＲ端子を備えるセットリセット型フリップフロップＦＦと、２つのアナログスイッチＡＳＷ１・ＡＳＷ２と、ＮＡＮＤと、２つのインバータと、ＣＫＢ端子と、ＯＮＢ端子と、ＯＵＴ端子とが含まれ、フリップフロップＦＦのＱ端子が、アナログスイッチＡＳＷ１のＰチャネル側ゲートとアナログスイッチＡＳＷ２のＮチャネル側ゲートとインバータの入力とに接続され、このインバータの出力がアナログスイッチＡＳＷ１のＮチャネル側ゲートとアナログスイッチＡＳＷ２のＰチャネル側ゲートとに接続され、アナログスイッチＡＳＷ１の一方の導通電極がＶＤＤに接続されるとともに、アナログスイッチＡＳＷ２の一方の導通電極がＣＫＢ端子に接続され、アナログスイッチＡＳＷ１の他方の導通電極と、アナログスイッチＡＳＷ２の他方の導通電極と、ＮＡＮＤの一方の入力とが接続され、ＮＡＮＤの他方の入力とＯＮＢ端子とが接続され、ＮＡＮＤの出力とこの段の出力端子であるＯＵＴ端子とが接続されている。
【００１６】
シフトレジスタＳＲでは、自段のＯＵＴ端子がインバータを介して次段のＳＢ端子に接続され、次段のＯＵＴ端子が自段のＲ端子に接続されている。例えば、ｎ段ＳＲｎのＯＵＴ端子がインバータを介して（ｎ＋１）段ＳＲｎ＋１のＳＢ端子に接続され、（ｎ＋１）段ＳＲｎ＋１のＯＵＴ端子がｎ段ＳＲｎのＲ端子に接続されている。なお、シフトレジスタＳＲの初段ＳＲ１のＳＢ端子にはＧＳＰＢ信号が入力される。また、ゲートドライバＧＤでは、奇数段のＣＫＢ端子と偶数段のＣＫＢ端子とが異なるＧＣＫライン（ＧＣＫを供給するライン）に接続されている。例えば、ｎ段ＳＲｎのＣＫＢ端子はＧＣＫ２Ｂ信号ラインに接続され、（ｎ＋１）段ＳＲｎ＋１のＣＫＢ端子はＧＣＫ１Ｂ信号ラインに接続されている。
【００１７】
図２のフリップフロップＦＦには、図３に示すＦＦ１を用いている。同図に示すように、フリップフロップＦＦ１は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ８４およびＮチャネルトランジスタｎ８４と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ８５およびＮチャネルトランジスタｎ８５と、Ｐチャネルトランジスタｐ８１・ｐ８２・ｐ８３と、Ｎチャネルトランジスタｎ８２・ｎ８３と、ＳＢ端子と、Ｒ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ８４のゲートとｎ８４のゲートとｐ８５のドレインとｎ８５のドレインとＱＢ端子とが接続されるとともに、ｐ８４のドレインとｎ８４のドレインとｐ８１のドレインとｎ８２のドレインとｐ８５のゲートとｎ８５のゲートとＱ端子とが接続され、ｎ８４のソースとｎ８３のドレインとが接続され、ｐ８４のソースとｐ８３のドレインとが接続され、ｐ８１のソースとｐ８２のドレインとが接続され、ＳＢ端子がｐ８２のゲートとｎ８３のゲートとに接続され、Ｒ端子がｎ８２のゲートとｐ８１のゲートとｐ８３のゲートとに接続され、ｎ８５のソースがＶＳＳに接続され、ｐ８２、ｐ８３およびｐ８５のソースがＶＤＤに接続され、ｎ８２およびｎ８３のソースがＶＳＳに接続されている構成である。ここでは、ｐ８４、ｎ８４、ｐ８５およびｎ８５がラッチ回路ＬＣを構成し、ｐ８２がセットトランジスタＳＴ、ｎ８２がリセットトランジスタＲＴ、ｐ８３およびｎ８３それぞれがラッチ解除トランジスタＬＲＴ、ｐ８１が優先決定トランジスタＰＤＴとして機能する。
【００１８】
図３（ｂ）はＦＦ１の真理値表である。図３（ｂ）に示されるように、ＦＦ１のＱ信号は、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間に保持状態、ＳＢ信号がＬｏｗ（アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＬｏｗ（アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間にＨｉｇｈ（アクティブ）となる。フリップフロップＦＦ１では、ＳＢ信号およびＲ信号がともにアクティブになった場合、ｎ８２がＯＮしてＱ信号はＶｓｓ（Ｌｏｗ）となり、Ｒ信号（リセット）が優先される。
【００１９】
図４は、液晶表示装置３ａの駆動方法を示すタイミングチャートである。なお、図中、ＡＯＮＢはＡＯＮＢ信号（全ＯＮ信号）、ＧＳＰＢはゲートスタートパルスバー信号、ＧＣＫ１ＢはＧＣＫ１Ｂ信号、ＧＣＫ２ＢはＧＣＫ２Ｂ信号を意味し、ＳＢｉ、Ｒｉ、Ｑｉ、およびＯＵＴｉ（ｉ＝ｎ−１・ｎ・ｎ＋１）はそれぞれ、ｉ段ＳＲｉにおけるＳＢ信号（ＳＢ端子の電位）、Ｒ信号（Ｒ端子の電位）、Ｑ信号（Ｑ端子の電位）およびＯＵＴ信号（ＯＵＴ端子の電位）を意味する。
【００２０】
液晶表示装置３ａでは、表示映像の最初のフレーム（垂直走査期間）の前に、以下の表示準備動作が行われる。具体的には、ＡＯＮＢ信号が所定期間アクティブ（Ｌｏｗ）とされ、シフトレジスタＳＲの各段では、ＮＡＮＤの一方の入力がＬｏｗとなってＮＡＮＤの出力がＨｉｇｈとなる。これにより、全段のＯＵＴ信号がアクティブ（Ｈｉｇｈ）となり、全走査信号線が選択される。なおこのとき、各データ信号線に対応するアナログスイッチａｓｗがＯＮするため、全データ信号線にＶｃｏｍが供給される。また、各段のＦＦに入力されるＳＢ信号がアクティブ（Ｌｏｗ）でＲ信号もアクティブ（Ｈｉｇｈ）となるため、ＦＦのＱ信号は非アクティブ（Ｌｏｗ）となる。これは、フリップフロップＦＦでは、ＳＢ信号およびＲ信号が同時にアクティブになったときにＲ信号（リセット）が優先されるからである。以上の表示準備動作の終了後（ＡＯＮＢ信号が非アクティブとなった後）は、表示部ＤＡＲの全ＰＩＸにＶｃｏｍが書き込まれ、かつシフトレジスタＳＲの各ＦＦのＱ信号が非アクティブ（Ｌｏｗ）とされた状態となる。
【００２１】
また、液晶表示装置３ａのシフトレジスタＳＲでは、各垂直走査期間（各フレーム表示時）に以下の動作が行われる。すなわち、自段に入力されるＳＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＦＦがセットされてＱ信号がＨｉｇｈ（アクティブ）になり、アナログスイッチＡＳＷ２を介して自段にＧＣＫＢ信号が取り込まれる。自段のＧＣＫＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＯＵＴ信号がアクティブ（Ｈｉｇｈ）になるとともに次段のＳＢ信号がアクティブになる。これにより、次段のＦＦのＯＵＴ信号がアクティブになって次段にＧＣＫＢ信号が取り込まれる。次段のＧＣＫＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＦＦがリセットされてＱ信号がＬｏｗ（非アクティブ）となり、アナログスイッチＡＳＷ１がＯＮする。このときＡＯＢ信号はＨｉｇｈであるため、自段のＮＡＮＤの入力がともにＨｉｇｈとなって出力がＬｏｗとなる。これにより、自段のＯＵＴ信号はＬｏｗ（非アクティブ）となる（初期化される）。
【００２２】
液晶表示装置３ａでは、例えば表示開始前に全走査信号線を同時選択して全画素に同電位（例えばＶｃｏｍ）を書き込めるため、表示開始前や表示終了後の画面乱れをなくすことができる。そして、全走査信号線の同時選択時にシフトレジスタの初期化（各段のフリップフロップの初期化）も実行されるため、全走査信号線を同時選択とシフトレジスタの初期化とを別々に行う従来の液晶表示装置に比べて、表示開始前の準備動作を速やかに行うことができる。また、シフトレジスタの初期化用信号の生成・送信の構成も不要となり、ゲートドライバの小型化を実現することができる。
【００２３】
図５は、図１のシフトレジスタＳＲをソースドライバ側に用いた液晶表示装置３ｂの構成を示す回路図である。この構成では、シフトレジスタＳＲの初段にソーススタートパルスＳＳＰが入力されるとともに、各段のＣＫＢ端子には、ソースクロックバー信号ＳＣＫ１ＢまたはＳＣＫ２Ｂが入力される。また、ｉ段ＳＲｉから出力されるＯＵＴ信号はサンプリング回路ＳＡＣに供給され、このＯＵＴ信号によってサンプリングされたデータがＤＡＣを介して表示部ＤＡＲのデータ信号線ＳＬｉに供給される。例えば、ｎ段ＳＲｎのＯＵＴ信号はサンプリング回路ＳＡＣに供給され、このＯＵＴ信号によってサンプリングされたデータがＤＡＣを介して表示部ＤＡＲのデータ信号線ＳＬｎに供給される。表示部ＤＡＲでは、データ信号線ＳＬｎが、ＰＩＸｎ内の画素電極に繋がるトランジスタのソースに接続されている。
【００２４】
図６は、液晶表示装置３ａを変形した液晶表示装置３ｃの構成を示す回路図である。液晶表示装置３ｃでは、シフトレジスタのｉ段ＳＲｉからの出力信号（ＯＵＴＢ信号）は、インバータを介して表示部ＤＡＲの走査信号線Ｇｉに供給される。例えば、ｎ段ＳＲｎのＯＵＴＢ信号は、インバータを介して走査信号線Ｇｎに供給される。表示部ＤＡＲでは、走査信号線Ｇｎが、ＰＩＸｎ内の画素電極に繋がるトランジスタのゲートに接続され、ＰＩＸｎ内の画素電極と保持容量配線ＣＳｎとの間に保持容量（補助容量）が形成されている。
【００２５】
図７は、シフトレジスタＳＲのｉ段ＳＲｉの構成を示す回路図である。同図に示すように、ｉ段ＳＲｉには、ＳＢ端子およびＲ端子を備えるセットリセット型フリップフロップＦＦと、２つのアナログスイッチＡＳＷ３・ＡＳＷ４と、ＡＮＤと、インバータと、ＣＫＢ端子と、ＯＮＢ端子と、ＯＵＴＢ端子とが含まれ、フリップフロップＦＦのＱ端子が、アナログスイッチＡＳＷ３のＰチャネル側ゲートとアナログスイッチＡＳＷ４のＮチャネル側ゲートとインバータの入力とに接続され、このインバータの出力がアナログスイッチＡＳＷ３のＮチャネル側ゲートとアナログスイッチＡＳＷ４のＰチャネル側ゲートとに接続され、アナログスイッチＡＳＷ３の一方の導通電極がＶＤＤに接続されるとともに、アナログスイッチＡＳＷ４の一方の導通電極がＣＫＢ端子に接続され、アナログスイッチＡＳＷ３の他方の導通電極と、アナログスイッチＡＳＷ４の他方の導通電極と、ＡＮＤの一方の入力とが接続され、ＡＮＤの他方の入力とＯＮＢ端子とが接続され、ＡＮＤの出力とこの段の出力端子であるＯＵＴＢ端子とが接続されている。
【００２６】
シフトレジスタＳＲでは、自段のＯＵＴＢ端子が次段のＳＢ端子に接続され、次段のＯＵＴＢ端子がインバータを介して自段のＲ端子に接続されている。例えば、ｎ段ＳＲｎのＯＵＴＢ端子が（ｎ＋１）段ＳＲｎ＋１のＳＢ端子に接続され、（ｎ＋１）段ＳＲｎ＋１のＯＵＴＢ端子がインバータを介してｎ段ＳＲｎのＲ端子に接続されている。なお、シフトレジスタＳＲの初段ＳＲ１のＳＢ端子にはＧＳＰＢ信号が入力される。また、ゲートドライバＧＤでは、奇数段のＣＫＢ端子と偶数段のＣＫＢ端子とが異なるＧＣＫライン（ＧＣＫを供給するライン）に接続されている。例えば、ｎ段ＳＲｎのＣＫＢ端子はＧＣＫ２Ｂ信号ラインに接続され、（ｎ＋１）段ＳＲｎ＋１のＣＫＢ端子はＧＣＫ１Ｂ信号ラインに接続されている。
【００２７】
図８は、液晶表示装置３ｃの駆動方法を示すタイミングチャートである。液晶表示装置３ｃでは、表示映像の最初のフレーム（垂直走査期間）の前に、以下の表示準備動作が行われる。具体的には、ＡＯＮＢ信号が所定期間アクティブ（Ｌｏｗ）とされ、シフトレジスタＳＲの各段では、ＡＮＤの一方の入力がＬｏｗとなってＡＮＤの出力がＬｏｗとなる。これにより、全段のＯＵＴＢ信号がアクティブ（Ｌｏｗ）となり、全走査信号線が選択される。なおこのとき、各データ信号線に対応するアナログスイッチａｓｗがＯＮするため、全データ信号線にＶｃｏｍが供給される。また、各段に入力されるＳＢ信号はアクティブ（Ｌｏｗ）でＲ信号もアクティブ（Ｈｉｇｈ）となるため、ＦＦのＱ信号は非アクティブ（Ｌｏｗ）となる。これは、フリップフロップＦＦでは、ＳＢ信号およびＲ信号が同時アクティブになったときにはＲ信号（リセット）が優先され、Ｑ信号が非アクティブとなるからである。以上の表示準備動作の終了後（ＡＯＮＢ信号が非アクティブとなった後）は、表示部ＤＡＲの全ＰＩＸにＶｃｏｍが書き込まれ、シフトレジスタの各段に設けられたＦＦのＱ出力が非アクティブ（Ｌｏｗ）とされた状態となる。
【００２８】
また、液晶表示装置３ｃのシフトレジスタＳＲでは、各垂直走査期間（各フレーム表示時）に以下の動作が行われる。すなわち、自段に入力されるＳＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＦＦがセットされてＱ信号がＨｉｇｈ（アクティブ）になり、アナログスイッチＡＳＷ４を介して自段にＧＣＫＢ信号が取り込まれる。自段のＧＣＫＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＯＵＴＢ信号がアクティブ（Ｌｏｗ）になるとともに次段のＳＢ信号がアクティブになる。これにより、次段のＦＦのＯＵＴＢ信号がアクティブになって次段にＧＣＫＢ信号が取り込まれる。ここで次段のＧＣＫＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＦＦがリセットされてＱ信号がＬｏｗ（非アクティブ）となり、アナログスイッチＡＳＷ３がＯＮする。このときＡＯＮ信号はＨｉｇｈであるため、自段のＡＮＤの入力がともにＨｉｇｈとなって出力がＨｉｇｈとなる。これにより、自段のＯＵＴＢ信号はＨｉｇｈ（非アクティブ）となる。
【００２９】
液晶表示装置３ｃでは、液晶表示装置３ａと同様の効果に加え以下の効果が得られる。すなわち、ＡＯＢ信号が非アクティブに戻るとき（全走査信号線の同時選択から復帰するとき）にはフリップフロップＦＦに入力されるＳＢ信号およびＲ信号がともに非アクティブに戻るが、ＯＵＴＢ端子とＲ端子との間にインバータが介在していることで、Ｒ信号の戻りがＳＢ信号の戻りよりも遅延する。これにより、ＡＯＢ信号が非アクティブに戻るときに（ＳＢ信号の戻りがＲ信号の戻りよりも遅延することで）意図せずセットがかかってフリップフロップＦＦａがアクティブになってしまうことを防止することができる。
【００３０】
液晶表示装置３ｃのシフトレジスタＳＲのｉ段ＳＲｉを、図９のように構成することもできる。図９に示すように、シフトレジスタのｉ段ＳＲｉには、ＳＢ端子およびＲ端子を備えるフリップフロップＦＦと、アナログスイッチＡＳＷ５・ＡＳＷ６と、ＯＮＢ端子と、ＣＫＢ端子と、ＯＵＴＢ端子とが含まれ、フリップフロップＦＦのＱＢ端子がアナログスイッチＡＳＷ５のＮチャネル側ゲートとアナログスイッチＡＳＷ６のＰチャネル側ゲートとに接続され、ＦＦのＱ端子が、アナログスイッチＡＳＷ５のＰチャネル側ゲートとアナログスイッチＡＳＷ６のＮチャネル側ゲートとに接続され、この段の出力端子であるＯＵＴＢ端子とアナログスイッチＡＳＷ５の一方の導通電極とアナログスイッチＡＳＷ６の一方の導通電極とが接続され、アナログスイッチＡＳＷ５の他方の導通電極とＯＮＢ端子とが接続され、アナログスイッチＡＳＷ６の他方の導通電極とクロック信号入力用のＣＫＢ端子とが接続されている。
【００３１】
シフトレジスタのｉ段ＳＲｉを図９のように構成した場合、ＡＯＮＢ信号が所定期間アクティブ（Ｌｏｗ）になると、シフトレジスタＳＲの各段では、ＡＳＷ５を介してＡＯＮ信号がＯＵＴＢ端子から出力され、ＯＵＴＢ信号はＬｏｗ（アクティブ）となる。これにより、全走査信号線が選択される。なおこのとき、各データ信号線に対応するアナログスイッチａｓｗがＯＮするため、全データ信号線にＶｃｏｍが供給される。また、各段に入力されるＳＢ信号はアクティブ（Ｌｏｗ）でＲ信号もアクティブ（Ｈｉｇｈ）となるため、ＦＦのＱ信号は非アクティブ（Ｌｏｗ）となる（このため、ＡＳＷ５はＯＮしたままである）。以上の表示準備動作の終了後（ＡＯＮＢ信号が非アクティブとなった後）は、表示部ＤＡＲの全ＰＩＸにＶｃｏｍが書き込まれ、シフトレジスタの各段に設けられたＦＦのＱ出力が非アクティブ（Ｌｏｗ）とされた状態となる。
【００３２】
また、図９のｉ段ＳＲｉでは、各垂直走査期間に自段のＳＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＦＦがセットされてＱ信号がＨｉｇｈ（アクティブ）になり、アナログスイッチＡＳＷ６を介して自段にＧＣＫＢ信号が取り込まれる。自段のＧＣＫＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＯＵＴＢ信号がアクティブ（Ｌｏｗ）になるとともに次段のＳＢ信号がアクティブになる。これにより、次段のＦＦのＯＵＴＢ信号がアクティブになって次段にＧＣＫＢ信号が取り込まれる。ここで次段のＧＣＫＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＦＦがリセットされてＱ信号がＬｏｗ（非アクティブ）となり、アナログスイッチＡＳＷ５がＯＮする。このときＡＯＮ信号はＨｉｇｈであるため、自段のＯＵＴＢ信号はＨｉｇｈ（非アクティブ）となる。
【００３３】
シフトレジスタの各段を図９のように構成することで、図２のシフトレジスタと同様の効果を得ながら、小型化を実現することができる。
【００３４】
〔実施の形態２〕
図１０は本発明にかかる液晶表示装置３ｄの構成を示す回路図である。液晶表示装置３ｄは、表示部ＤＡＲ、ゲートドライバＧＤ、ソースドライバＳＤ、および表示制御回路ＤＣＣを備える。表示制御回路ＤＣＣは、ゲートドライバＧＤに、ＡＯＮＢ信号（全ＯＮ信号）、ゲートスタートパルスＧＳＰ、ゲートオンイネーブル信号ＧＯＥ、およびゲートクロック信号ＧＣＫ１Ｂ・ＧＣＫ２Ｂを供給する。また、表示制御回路ＤＣＣは、ソースドライバＳＤに、ソーススタートパルスＳＳＰ、デジタルデータＤＡＴ、極性信号ＰＯＬ、およびソースクロック信号ＳＣＫを供給する。ゲートドライバＧＤには、複数段からなるシフトレジスタＳＲが含まれている。以下適宜、シフトレジスタのｉ段（ｉ＝１・・・ｎ−１・ｎ・ｎ＋１・・・）をｉ段ＳＲｉと略記する。
【００３５】
シフトレジスタのｉ段ＳＲｉからの出力信号（ＯＵＴ信号）は、バッファを介して表示部ＤＡＲの走査信号線Ｇｉに供給される。例えば、ｎ段ＳＲｎのＯＵＴＢ信号は、バッファを介して走査信号線Ｇｎに供給される。表示部ＤＡＲでは、走査信号線Ｇｎが、ＰＩＸｎ内の画素電極に繋がるトランジスタのゲートに接続され、ＰＩＸｎ内の画素電極と保持容量配線ＣＳｎとの間に保持容量（補助容量）が形成されている。
【００３６】
また、１本のデータ信号線に対応して１つのアナログスイッチａｓｗとインバータとが設けられ、このインバータの入力がＡＯＮＢ信号ラインに接続され、データ信号線の端部がアナログスイッチａｓｗの一方の導通端子に接続され、アナログスイッチａｓｗの他方の導通端子がＶｃｏｍ（共通電極電位）電源に接続され、アナログスイッチａｓｗのＮチャネル側ゲートがインバータの出力に接続され、アナログスイッチａｓｗのＰチャネル側ゲートがＡＯＮＢ信号ラインに接続されている。
【００３７】
図１１は、シフトレジスタＳＲの一部の具体的構成を示す回路図である。同図に示すように、シフトレジスタの各段には、ＳＢ端子およびＲＢ端子を備えるフリップフロップＦＦと、２つのアナログスイッチＡＳＷ７・ＡＳＷ８（ゲート回路）と、ＮＡＮＤ１（論理回路）と、ＮＡＮＤ２（出力回路）と、第１および第２インバータと、ＣＫＢ端子と、ＯＮＢ端子と、ＯＵＴ端子とが含まれ、フリップフロップＦＦのＱＢ端子が、ＮＡＮＤ１の一方の入力に接続され、ＮＡＮＤ１の出力が、第１インバータの入力とアナログスイッチＡＳＷ７のＰチャネル側ゲートとアナログスイッチＡＳＷ８のＮチャネル側ゲートとに接続され、第１インバータの出力が、アナログスイッチＡＳＷ７のＮチャネル側ゲートとアナログスイッチＡＳＷ８のＰチャネル側ゲートとに接続され、アナログスイッチＡＳＷ７の一方の導通電極がＶＤＤに接続されるとともに、アナログスイッチＡＳＷ８の一方の導通電極がＣＫＢ端子に接続され、アナログスイッチＡＳＷ７の他方の導通電極と、アナログスイッチＡＳＷ８の他方の導通電極と、ＮＡＮＤ２の一方の入力とが接続され、ＮＡＮＤ２の他方の入力とＯＮＢ端子とが接続され、ＮＡＮＤ２の出力と、第２インバータの入力と、この段の出力端子であるＯＵＴＢ端子とが接続され、第２インバータの出力と、ＦＦのＲＢ端子と、ＮＡＮＤ１の他方の入力とが接続されている。ここでは、アナログスイッチＡＳＷ７・ＡＳＷ８（ゲート回路）と、ＮＡＮＤ１（論理回路）と、ＮＡＮＤ２（出力回路）とでＯＵＴ信号を生成する信号生成回路が構成されている。
【００３８】
シフトレジスタＳＲでは、自段のＯＵＴＢ端子が次段のＳＢ端子に接続されている。例えば、ｎ段ＳＲｎのＯＵＴＢ端子が（ｎ＋１）段ＳＲｎ＋１のＳＢ端子に接続されている。なお、シフトレジスタＳＲの初段ＳＲ１のＳＢ端子にはＧＳＰＢ信号が入力される。また、ゲートドライバＧＤでは、奇数段のＣＫＢ端子と偶数段のＣＫＢ端子とが異なるＧＣＫライン（ＧＣＫを供給するライン）に接続されている。例えば、ｎ段ＳＲｎのＣＫＢ端子はＧＣＫ２Ｂ信号ラインに接続され、（ｎ＋１）段ＳＲｎ＋１のＣＫＢ端子はＧＣＫ１Ｂ信号ラインに接続されている。
【００３９】
図１１のフリップフロップＦＦには、図１２に示すＦＦ２を用いている。同図に示すように、ＦＦ２は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ３２およびＮチャネルトランジスタｎ３１と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ３４およびＮチャネルトランジスタｎ３２と、Ｐチャネルトランジスタｐ３１・ｐ３３と、ＳＢ端子と、ＲＢ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ３２のゲートとｎ３１のゲートとｐ３４のドレインとｎ３２のドレインとｐ３３のドレインとＱＢ端子とが接続されるとともに、ｐ３２のドレインとｎ３１のドレインとｐ３４のゲートとｎ３２のゲートとｐ３１のドレインとＱ端子とが接続され、ＳＢ端子がｐ３１のゲートに接続され、ＲＢ端子がｐ３１のソースとｐ３３のゲートとに接続され、ｐ３２、ｐ３３およびｐ３４のソースがＶＤＤに接続され、ｎ３１およびｎ３２のソースがＶＳＳに接続されている構成である。ここでは、ｐ３２、ｎ３１、ｐ３４およびｎ３２がラッチ回路ＬＣを構成し、ｐ３１がセットトランジスタＳＴ、ｐ３３がリセットトランジスタＲＴとして機能する。
【００４０】
図１２（ｂ）はＦＦ２の真理値表である。図１２（ｂ）に示されるように、ＦＦ２のＱ信号は、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間にＨｉｇｈ（アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間に保持状態となる。
【００４１】
図１３は、液晶表示装置３ｄの駆動方法を示すタイミングチャートである。なお、図中、ＡＯＮＢはＡＯＮＢ信号（全ＯＮ信号）、ＧＳＰＢはゲートスタートパルスバー信号、ＧＣＫ１ＢはＧＣＫ１Ｂ信号、ＧＣＫ２ＢはＧＣＫ２Ｂ信号を意味し、ＳＢｉ、ＲＢｉ、ＱＢｉ、およびＯＵＴＢｉ（ｉ＝ｎ−１・ｎ・ｎ＋１）はそれぞれ、ｉ段ＳＲｉにおけるＳＢ信号（ＳＢ端子の電位）、ＲＢ信号（ＲＢ端子の電位）、ＱＢ信号（ＱＢ端子の電位）およびＯＵＴＢ信号（ＯＵＴＢ端子の電位）を意味する。
【００４２】
液晶表示装置３ｄでは、表示映像の最初のフレーム（垂直走査期間）の前に、以下の表示準備動作が行われる。具体的には、ＡＯＮＢ信号が所定期間アクティブ（Ｌｏｗ）とされ、ＡＯＮＢ信号がアクティブの間は、各ＧＣＫＢ信号がアクティブ（Ｌｏｗ）に固定される。ＡＯＮＢ信号がアクティブ（Ｌｏｗ）になると、シフトレジスタＳＲの各段では、ＡＯＮＢ信号がＡＳＷ７を介してＮＡＮＤ２に入力されてＯＵＴ信号がアクティブ（Ｈｉｇｈ）となり、全走査信号線が選択される。このとき、各データ信号線に対応するアナログスイッチａｓｗがＯＮするため、全データ信号線にＶｃｏｍが供給される。さらに、各段に入力されるＳＢ信号およびＲＢ信号はアクティブ（Ｌｏｗ）となるため、ＦＦのＱＢ信号は非アクティブ（Ｈｉｇｈ）となる。なお、シフトレジスタの各段のＯＵＴ信号が一旦アクティブになると、ＮＡＮＤ１へのフィードバック信号がＬｏｗとなるため、ＡＳＷ７がＯＦＦしてＡＳＷ８がＯＮする（ＧＣＫ１ＢまたはＧＣＫ２Ｂが取り込まれる）。
【００４３】
以上の表示準備動作の終了後（ＡＯＮＢ信号が非アクティブとなった後）は、表示部ＤＡＲの全ＰＩＸにＶｃｏｍが書き込まれ、シフトレジスタの各段に設けられたＦＦのＱＢ出力が非アクティブ（Ｈｉｇｈ）とされた状態となる。
【００４４】
また、液晶表示装置３ｄでは、各垂直走査期間（各フレーム表示時）に以下の動作が行われる。すなわち、シフトレジスタＳＲの自段に入力されるＳＢ信号がアクティブ（Ｌｏｗ）になると、自段のＦＦの出力がセットされてアクティブになり、自段がＧＣＫＢ信号を取り込む。自段のＧＣＫＢ信号がアクティブ（Ｌｏｗ）になると、自段のＯＵＴ信号がアクティブ（Ｈｉｇｈ）になるとともに次段のＳＢ信号がアクティブになり、かつ自段のＦＦがリセットされてＱＢ信号はＨｉｇｈ（非アクティブ）となる。このとき自段のＯＵＴ信号はＨｉｇｈ（すなわち、ＮＡＮＤ１の入力がＬｏｗでＡＳＷ８がＯＮ）であるため、自段にはＧＣＫＢ信号が取り込まれ続け、ＧＣＫＢ信号がＨｉｇｈ（非アクティブ）となったときに、自段のＯＵＴ信号がＬｏｗになるとともにＮＡＮＤ１の入力がＨｉｇｈ（ＡＳＷ７がＯＮ）となり、以後ＮＡＮＤ２に、Ｖｄｄ（Ｈｉｇｈ）とＡＯＮＢ信号（Ｈｉｇｈ）とが入力されてＯＵＴ信号はＬｏｗ（非アクティブ）となる。
【００４５】
液晶表示装置３ｄでは、例えば表示開始前に全走査信号線を同時選択して全画素に同電位（例えばＶｃｏｍ）を書き込めるため、表示開始前や表示終了後の画面乱れをなくすことができる。そして、全走査信号線の同時選択時にシフトレジスタの初期化（各段のフリップフロップの初期化）も実行されるため、全走査信号線を同時選択とシフトレジスタの初期化とを別々に行う従来の液晶表示装置に比べて、表示開始前の準備動作を速やかに行うことができる。また各段での自己リセットが可能であるため、段間の接続関係を簡易化することができる。さらに、シフトレジスタの初期化用信号の生成・送信の構成も不要となり、ゲートドライバの小型化を実現することができる。
【００４６】
液晶表示装置３ｄのＧＤを図１４のように構成することもできる。図１４に示す液晶表示装置３ｅでは、シフトレジスタのｉ段ＳＲｉからの出力信号（ＯＵＴＢ信号）は、インバータを介して表示部ＤＡＲの走査信号線Ｇｉに供給される。例えば、ｎ段ＳＲｎのＯＵＴＢ信号は、インバータを介して走査信号線Ｇｎに供給される。表示部ＤＡＲでは、走査信号線Ｇｎが、ＰＩＸｎ内の画素電極に繋がるトランジスタのゲートに接続され、ＰＩＸｎ内の画素電極と保持容量配線ＣＳｎとの間に保持容量（補助容量）が形成されている。
【００４７】
図１５は、シフトレジスタＳＲの一部の具体的構成を示す回路図である。同図に示すように、シフトレジスタの各段には、ＳＢ端子およびＲＢ端子を備えるフリップフロップＦＦと、２つのアナログスイッチＡＳＷ９・ＡＳＷ１０（ゲート回路）と、ＮＡＮＤ（論理回路）と、インバータと、ＣＫＢ端子と、ＯＮＢ端子と、ＯＵＴＢ端子とが含まれ、フリップフロップＦＦのＱＢ端子が、ＮＡＮＤの一方の入力に接続され、ＮＡＮＤの出力が、インバータの入力とアナログスイッチＡＳＷ９のＰチャネル側ゲートとアナログスイッチＡＳＷ１０のＮチャネル側ゲートとに接続され、インバータの出力が、アナログスイッチＡＳＷ９のＮチャネル側ゲートとアナログスイッチＡＳＷ１０のＰチャネル側ゲートとに接続され、アナログスイッチＡＳＷ９の一方の導通電極がＯＮＢ端子に接続されるとともに、アナログスイッチＡＳＷ１０の一方の導通電極がＣＫＢ端子に接続され、アナログスイッチＡＳＷ９の他方の導通電極と、アナログスイッチＡＳＷ１０の他方の導通電極と、この段の出力端子であるＯＵＴＢ端子と、ＮＡＮＤの他方の入力と、ＦＦのＲＢ端子とが接続されている。ここでは、アナログスイッチＡＳＷ９・ＡＳＷ１０（ゲート回路）と、ＮＡＮＤ（論理回路）とでＯＵＴＢ信号を生成する信号生成回路が構成されている。
【００４８】
シフトレジスタＳＲでは、自段のＯＵＴＢ端子が次段のＳＢ端子に接続されている。また、ゲートドライバＧＤでは、奇数段のＣＫＢ端子と偶数段のＣＫＢ端子とが異なるＧＣＫライン（ＧＣＫを供給するライン）に接続されている。
【００４９】
図１６は、液晶表示装置３ｅの駆動方法を示すタイミングチャートである。液晶表示装置３ｅでは、表示映像の最初のフレーム（垂直走査期間）の前に、以下の表示準備動作が行われる。具体的には、ＡＯＮＢ信号が所定期間アクティブ（Ｌｏｗ）とされ、ＡＯＮＢ信号がアクティブの間は、各ＧＣＫＢ信号がアクティブ（Ｌｏｗ）に固定される。ＡＯＮＢ信号がアクティブ（Ｌｏｗ）になると、ＡＳＷ９がＯＮであるためＯＵＴＢ信号がアクティブ（Ｌｏｗ）となり、全走査信号線が選択される。このとき、各データ信号線に対応するアナログスイッチａｓｗがＯＮするため、全データ信号線にＶｃｏｍが供給される。さらに、各段に入力されるＳＢ信号およびＲＢ信号はアクティブ（Ｌｏｗ）となるため、ＦＦのＱＢ信号は非アクティブ（Ｈｉｇｈ）となる。なお、シフトレジスタの各段のＯＵＴＢ信号が一旦アクティブになると、ＮＡＮＤへのフィードバック信号がＬｏｗとなるため、ＡＳＷ９がＯＦＦしてＡＳＷ１０がＯＮする（各段ではＧＣＫ１ＢまたはＧＣＫ２Ｂが取り込まれる）。
【００５０】
以上の表示準備動作の終了後（ＡＯＮＢ信号が非アクティブとなった後）は、表示部ＤＡＲの全ＰＩＸにＶｃｏｍが書き込まれ、シフトレジスタの各段に設けられたＦＦのＱＢ出力が非アクティブ（Ｈｉｇｈ）とされた状態となる。
【００５１】
また、液晶表示装置３ｅでは、各垂直走査期間（各フレーム表示時）に以下の動作が行われる。すなわち、シフトレジスタＳＲの自段に入力されるＳＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＦＦの出力がセットされてアクティブになり、自段がＧＣＫＢ信号を取り込む。自段のＧＣＫＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＯＵＴＢ信号がアクティブ（＝Ｌｏｗ）になるとともに次段のＳＢ信号がアクティブになり、かつ自段のＦＦがリセットされてＱＢ信号がＨｉｇｈ（非アクティブ）となる。このとき自段のＯＵＴＢ信号はＬｏｗ（すなわち、ＮＡＮＤの出力はＨｉｇｈ）であるため、自段にはＧＣＫＢ信号が取り込まれ続け、ＧＣＫＢ信号がＨｉｇｈ（非アクティブ）となったときに、自段のＯＵＴＢ信号がＨｉｇｈになるとともにＮＡＮＤの出力がＬｏｗとなり、以後ＯＵＴＢ端子からＡＯＮＢ信号が出力されてＯＵＴＢ信号はＨｉｇｈ（非アクティブ）となる。
【００５２】
液晶表示装置３ｅでは、例えば表示開始前に全走査信号線を同時選択して全画素に同電位（例えばＶｃｏｍ）を書き込めるため、表示開始前や表示終了後の画面乱れをなくすことができる。そして、全走査信号線の同時選択時にシフトレジスタの初期化（各段のフリップフロップの初期化）も実行されるため、全走査信号線を同時選択とシフトレジスタの初期化とを別々に行う従来の液晶表示装置に比べて、表示開始前の準備動作を速やかに行うことができる。また、各段での自己リセットが可能であるため、段間の接続関係を簡易化することができる。さらに、ＡＯＮＢ信号をＡＳＷ９に入力しているため、液晶表示装置３ｄ（図１１参照）のＮＡＮＤ２（出力回路）をなくすことができ、小型化が可能となる。さらに、シフトレジスタの初期化用信号の生成・送信の構成も不要となり、ゲートドライバの小型化を実現することができる。
【００５３】
なお、図１１・１５の構成（ＦＦをリセット優先とし、シフトレジスタの各段を自己リセット型とする構成）では、ＯＵＴＢ信号のフリップフロップのＲＢ端子へのフィードバックがＮＡＮＤへのフィードバックよりも先立ってしまうおそれがある。そこで、図１１のＮＡＮＤ１および図１５のＮＡＮＤを、図１７のように構成することが好ましい。すなわち、Ｐチャネルトランジスタｐ４０のソースをＶＤＤに接続し、ゲートをＮＡＮＤの入力Ｘとし、ドレインをＮＡＮＤの出力Ｍとし、Ｐチャネルトランジスタｐ４１のソースをＶＤＤに接続し、ゲートをＮＡＮＤの入力Ｙとし、ドレインをＮチャネルトランジスタｎ４０のソースに接続し、Ｎチャネルトランジスタｎ４０のゲートを入力Ｙに接続し、ドレインをＮチャネルトランジスタｎ４１のソースに接続し、Ｎチャネルトランジスタｎ４１のゲートを入力Ｘに接続し、ドレインをＶＳＳに接続しておき、Ｐチャネルトランジスタｐ４０・４１の駆動能力を、Ｎチャネルトランジスタｎ４０・４１のそれよりも大きくしておく。こうすれば、ＱＢ信号が十分に非アクティブ（Ｈｉｇｈ）になるまで、ＯＵＴＢ信号がアクティブ（＝Ｌｏｗ）を保つようになり、ＦＦのＲＢ端子へのフィードバックがＮＡＮＤへのフィードバックよりも先立ってしまうことを防止することができる。
【００５４】
液晶表示装置３ｅにおけるシフトレジスタの各段の構成（図１５参照）を、図３３のように変更することもできる。すなわち、図１５のＡＳＷ９を単チャネル（Ｐチャネル）トランジスタＴＲとする。こうすれば、シフトレジスタのさらなる小型化が可能となる。
【００５５】
図１１・１５のフリップフロップＦＦには、図１８に示すＦＦ３を用いてもよい。同図に示すように、ＦＦ３は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ６およびＮチャネルトランジスタｎ５と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ８およびＮチャネルトランジスタｎ７と、Ｐチャネルトランジスタｐ５・ｐ７と、Ｎチャネルトランジスタｎ６・ｎ８と、ＳＢ端子と、ＲＢ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ６のゲートとｎ５のゲートとｐ７のドレインとｐ８のドレインとｎ７のドレインとＱＢ端子とが接続されるとともに、ｐ６のドレインとｎ５のドレインとｐ５のドレインとｐ８のゲートとｎ７のゲートとＱ端子とが接続され、ｎ５のソースとｎ６のドレインとが接続され、ｎ７のソースとｎ８のドレインとが接続され、ＳＢ端子がｐ５のゲートとｎ６のゲートとに接続され、ＲＢ端子がｐ５のソースとｐ７のゲートとｎ８のゲートとに接続され、ｐ６並びにｐ７およびｐ８のソースがＶＤＤに接続され、ｎ６およびｎ８のソースがＶＳＳに接続されている構成である。ここでは、ｐ６、ｎ５、ｐ８およびｎ７がラッチ回路ＬＣを構成し、ｐ５がセットトランジスタＳＴ、ｐ７がリセットトランジスタＲＴ、ｎ６およびｎ８それぞれがラッチ解除トランジスタ（リリーストランジスタ）ＬＲＴとして機能する。
【００５６】
図１８（ｂ）はＦＦ３の動作を示すタイミングチャートであり、図１８（ｃ）はＦＦ３の真理値表である。図１８（ｂ）（ｃ）に示されるように、ＦＦ３のＱ信号は、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間にＨｉｇｈ（アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間に保持状態となる。
【００５７】
例えば、図１８（ｂ）のｔ１では、Ｑ端子にＲＢ端子のＶｄｄが出力されてｎ７がＯＮしてＱＢ端子にはＶｓｓ（Ｌｏｗ）が出力される。ｔ２では、ＳＢ信号がＨｉｇｈとなってｐ５がＯＦＦしてｎ６がＯＮするため、ｔ１の状態を維持する。ｔ３では、ＲＢ信号がＬｏｗとなるので、ｐ７がＯＮしてＱＢ端子にはＶｄｄ（Ｈｉｇｈ）が出力され、さらに、ｎ５がＯＮしてＱ端子にはＶｓｓが出力される。なお、ＳＢ信号およびＲＢ信号がともにＬｏｗ（アクティブ）となった場合は、ｐ７がＯＮしてＱＢ端子にはＶｄｄ（Ｈｉｇｈ）が出力され、Ｑ端子にはｐ５を介してＶｓｓ＋Ｖｔｈ（ｐ５の閾値電圧）が出力される。
【００５８】
図１１・１５のフリップフロップＦＦには、図１９に示すＦＦ４を用いてもよい。同図に示すように、ＦＦ４は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ２２およびＮチャネルトランジスタｎ２１と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ２３およびＮチャネルトランジスタｎ２２と、Ｐチャネルトランジスタｐ２１と、ＳＢ端子と、ＲＢ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ２２のゲートとｎ２１のゲートとｐ２３のドレインとｎ２２のドレインとｐ２１のドレインとＱ端子とが接続されるとともに、ｐ２２のドレインとｎ２１のドレインとｐ２３のゲートとｎ２２のゲートとＱＢ端子とが接続され、ＳＢ端子がｐ２１のゲートに接続され、ＲＢ端子がｐ２１のソースとｐ２３のソースとに接続され、ｎ２１およびｎ２２のソースがＶＳＳに接続されている構成である。ここでは、ｐ２２、ｎ２１、ｐ２３およびｎ２２がラッチ回路ＬＣを構成し、ｐ２１がセットトランジスタＳＴとして機能する。
【００５９】
図１９（ｂ）はＦＦ４の動作を示すタイミングチャートであり、図１９（ｃ）はＦＦ４の真理値表である。図１９（ｂ）（ｃ）に示されるように、ＦＦ４のＱ信号は、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間にＨｉｇｈ（アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間に保持状態となる。
【００６０】
例えば、図１９（ｂ）のｔ１では、Ｑ端子にＲＢ端子のＶｄｄ（Ｈｉｇｈ）が出力されてｎ２１がＯＮしてＱＢ端子にはＶｓｓ（Ｌｏｗ）が出力される。ｔ２では、ＳＢ信号がＨｉｇｈとなってｐ２１がＯＦＦするため、ｔ１の状態を維持する。ｔ３では、ＲＢ信号がＬｏｗとなるので、ｐ２３を介してＱ端子に一旦Ｖｓｓ＋Ｖｔｈ（ｐ２３の閾値電圧）が出力され、これにより、ｐ２２がＯＮしてＱＢ端子にＶｄｄ（Ｈｉｇｈ）が出力される。さらに、ＱＢ端子がＶｄｄになるため、ｎ２２がＯＮしてＱ端子にＶｓｓが出力される。なお、ＳＢ信号およびＲＢ信号がともにＬｏｗ（アクティブ）となった場合は、Ｑ端子にｐ２１を介して一旦Ｖｓｓ＋Ｖｔｈが出力され、これにより、ｐ２２がＯＮしてＱＢ端子にＶｄｄ（Ｈｉｇｈ）が出力される。さらに、ＱＢ端子がＶｄｄになるため、ｎ２２がＯＮしてＱ端子にＶｓｓが出力される。
【００６１】
図１１・１５のフリップフロップＦＦには、図２０に示すＦＦ５を用いてもよい。同図に示すように、ＦＦ５は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ４４およびＮチャネルトランジスタｎ４３と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ４５およびＮチャネルトランジスタｎ４４と、Ｐチャネルトランジスタｐ４３と、Ｎチャネルトランジスタｎ４５と、ＳＢ端子と、ＲＢ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ４４のゲートとｎ４３のゲートとｐ４５のドレインとｎ４４のドレインとｐ４３のドレインとＱ端子とが接続されるとともに、ｐ４４のドレインとｎ４３のドレインとｐ４５のゲートとｎ４４のゲートとＱＢ端子とが接続され、ｎ４４のソースとｎ４５のドレインとが接続され、ＳＢ端子がｐ４３のゲートとｎ４５のゲートとに接続され、ＲＢ端子がｐ４３のソースとｐ４５のソースとに接続され、ｎ４３のソースがＶＳＳに接続され、ｐ４４のソースがＶＤＤに接続され、ｎ４５のソースがＶＳＳに接続されている構成である。ここでは、ｐ４４、ｎ４３、ｐ４５およびｎ４４がラッチ回路ＬＣを構成し、ｐ４３がセットトランジスタＳＴ、ｎ４５がラッチ解除回路トランジスタＬＲＴとして機能する。
【００６２】
図２０（ｂ）はＦＦ５の真理値表である。図２０（ｂ）に示されるように、ＦＦ５のＱ信号は、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間にＨｉｇｈ（アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間に保持状態となる。
【００６３】
液晶表示装置３ｅのＧＤを図２１のように構成することもできる。図２１に示す液晶表示装置３ｆでは、シフトレジスタのｉ段ＳＲｉからの出力信号（ＯＵＴＢ信号）は、インバータを介して表示部ＤＡＲの走査信号線Ｇｉに供給される。例えば、ｎ段ＳＲｎのＯＵＴＢ信号は、インバータを介して走査信号線Ｇｎに供給される。表示部ＤＡＲでは、走査信号線Ｇｎが、ＰＩＸｎ内の画素電極に繋がるトランジスタのゲートに接続され、ＰＩＸｎ内の画素電極と保持容量配線ＣＳｎとの間に保持容量（補助容量）が形成されている。
【００６４】
図２２は、シフトレジスタＳＲのｉ段ＳＲｉの構成を示す回路図である。同図に示すように、シフトレジスタの各段には、ＳＢ端子およびＲＢ端子を備えるフリップフロップＦＦと、２つのアナログスイッチＡＳＷ１１・ＡＳＷ１２（ゲート回路）と、ＮＯＲ（論理回路）と、第１および第２インバータと、ＣＫＢ端子と、ＯＮＢ端子と、ＯＵＴＢ端子とが含まれ、フリップフロップＦＦのＱ端子が、ＮＯＲの一方の入力に接続され、ＮＯＲの出力が、第１インバータの入力とアナログスイッチＡＳＷ１１のＮチャネル側ゲートとアナログスイッチＡＳＷ１２のＰチャネル側ゲートとに接続され、第１インバータの出力が、アナログスイッチＡＳＷ１１のＰチャネル側ゲートとアナログスイッチＡＳＷ１２のＮチャネル側ゲートとに接続され、アナログスイッチＡＳＷ１１の一方の導通電極がＯＮＢ端子に接続されるとともに、アナログスイッチＡＳＷ１２の一方の導通電極がＣＫＢ端子に接続され、アナログスイッチＡＳＷ１１の他方の導通電極と、アナログスイッチＡＳＷ１２の他方の導通電極と、この段の出力端子であるＯＵＴＢ端子と、第２インバータの入力とが接続され、第２インバータの出力と、ＮＯＲの他方の入力と、ＦＦのＲ端子とが接続されている。ここでは、アナログスイッチＡＳＷ１１・ＡＳＷ１２（ゲート回路）と、ＮＯＲ（論理回路）とでＯＵＴＢ信号を生成する信号生成回路が構成されている。
【００６５】
シフトレジスタＳＲでは、自段のＯＵＴＢ端子が次段のＳＢ端子に接続されている。また、ゲートドライバＧＤでは、奇数段のＣＫＢ端子と偶数段のＣＫＢ端子とが異なるＧＣＫライン（ＧＣＫを供給するライン）に接続されている。
【００６６】
図２３は、液晶表示装置３ｆの駆動方法を示すタイミングチャートである。液晶表示装置３ｅでは、表示映像の最初のフレーム（垂直走査期間）の前に、以下の表示準備動作が行われる。具体的には、ＡＯＮＢ信号が所定期間アクティブ（Ｌｏｗ）とされ、ＡＯＮＢ信号がアクティブの間は、各ＧＣＫＢ信号がアクティブ（Ｌｏｗ）に固定される。ＡＯＮＢ信号がアクティブ（Ｌｏｗ）になると、ＡＳＷ１１がＯＮであるためＯＵＴＢ信号がアクティブ（Ｌｏｗ）となり、全走査信号線が選択される。このとき、各データ信号線に対応するアナログスイッチａｓｗがＯＮするため、全データ信号線にＶｃｏｍが供給される。さらに、各段に入力されるＳＢ信号およびＲＢ信号はアクティブ（Ｌｏｗ）となるため、ＦＦのＱＢ信号は非アクティブ（Ｈｉｇｈ）となる。なお、シフトレジスタの各段のＯＵＴＢ信号が一旦アクティブになると、ＮＯＲへのフィードバック信号がＨｉｇｈとなるため、ＡＳＷ１１がＯＦＦしてＡＳＷ１２がＯＮする（各段ではＧＣＫ１ＢまたはＧＣＫ２Ｂが取り込まれる）。
【００６７】
以上の表示準備動作の終了後（ＡＯＮＢ信号が非アクティブとなった後）は、表示部ＤＡＲの全ＰＩＸにＶｃｏｍが書き込まれ、シフトレジスタの各段に設けられたＦＦのＱＢ出力が非アクティブ（Ｈｉｇｈ）とされた状態となる。
【００６８】
また、液晶表示装置３ｆでは、各垂直走査期間（各フレーム表示時）に以下の動作が行われる。すなわち、シフトレジスタＳＲの自段に入力されるＳＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＦＦの出力がセットされてアクティブになり、自段がＧＣＫＢ信号を取り込む。自段のＧＣＫＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＯＵＴＢ信号がアクティブ（＝Ｌｏｗ）になるとともに次段のＳＢ信号がアクティブになり、かつ自段のＦＦがリセットされてＱＢ信号がＨｉｇｈ（非アクティブ）となる。このとき自段のＯＵＴＢ信号はＬｏｗ（すなわち、ＮＯＲの出力はＬｏｗ）であるため、自段にはＧＣＫＢ信号が取り込まれ続け、ＧＣＫＢ信号がＨｉｇｈ（非アクティブ）となったときに、自段のＯＵＴＢ信号がＨｉｇｈになるとともにＮＯＲの出力がＨｉｇｈとなり、以後ＯＵＴＢ端子からＡＯＮＢ信号が出力されてＯＵＴＢ信号はＨｉｇｈ（非アクティブ）となる。
【００６９】
液晶表示装置３ｆでは、例えば表示開始前に全走査信号線を同時選択して全画素に同電位（例えばＶｃｏｍ）を書き込めるため、表示開始前や表示終了後の画面乱れをなくすことができる。そして、全走査信号線の同時選択時にシフトレジスタの初期化（各段のフリップフロップの初期化）も実行されるため、全走査信号線を同時選択とシフトレジスタの初期化とを別々に行う従来の液晶表示装置に比べて、表示開始前の準備動作を速やかに行うことができる。また、各段での自己リセットが可能であるため、段間の接続関係を簡易化することができる。さらに、ＡＯＮＢ信号をＡＳＷ１１に入力しているため、液晶表示装置３ｄ（図１１参照）のＮＡＮＤ２（出力回路）をなくすことができ、小型化が可能となる。さらに、シフトレジスタの初期化用信号の生成・送信の構成も不要となり、ゲートドライバの小型化を実現することができる。
【００７０】
なお、図２２の構成（ＦＦをリセット優先とし、シフトレジスタの各段を自己リセット型とする構成）では、ＯＵＴＢ信号のフリップフロップのＲ端子へのフィードバックがＮＯＲへのフィードバックよりも先立ってしまうおそれがある。そこで、図２２のＮＯＲを、図２４のように構成することが好ましい。すなわち、Ｐチャネルトランジスタｐ５０のソースをＶＤＤに接続し、ゲートをＮＯＲの入力ＸとＮチャネルトランジスタｎ５１のゲートとに接続し、ドレインをＰチャネルトランジスタｐ５１のソースに接続し、Ｐチャネルトランジスタｐ５１のゲートをＮＯＲの入力ＹとＮチャネルトランジスタｎ５０のゲートとに接続し、ドレインをｎ５０のソースとｎ５１のソースとＮＯＲの出力Ｍとに接続し、
ｎ５０およびｎ５１それぞれのドレインをＶＳＳに接続しておき、Ｎチャネルトランジスタｎ５０・５１の駆動能力を、Ｐチャネルトランジスタｐ５０・５１のそれよりも大きくしておく。こうすれば、ＱＢ信号が十分に非アクティブ（Ｈｉｇｈ）になるまで、ＯＵＴＢ信号がアクティブ（＝Ｌｏｗ）を保つようになり、ＦＦのＲ端子へのフィードバックがＮＯＲへのフィードバックよりも先立ってしまうことを防止することができる。
【００７１】
〔実施の形態３〕
図２５は本発明にかかる液晶表示装置３ｇの構成を示す回路図である。液晶表示装置３ｇはいわゆるＣＣ（charge coupled）駆動の液晶表示装置であり、表示部ＤＡＲ、ゲート・ＣｓドライバＧ−ＣｓＤ、ソースドライバＳＤ、および表示制御回路ＤＣＣを備える。表示制御回路ＤＣＣは、ゲートドライバＧＤに、ゲートスタートパルスＧＳＰ、ゲートオンイネーブル信号ＧＯＥ、ＡＯＮＢ信号（全ＯＮ信号）、ＣＳ反転信号ＣＭＩ１・ＣＭＩ２、およびゲートクロック信号ＧＣＫ１Ｂ・ＧＣＫ２Ｂを供給する。また、表示制御回路ＤＣＣは、ソースドライバＳＤに、ソーススタートパルスＳＳＰ、デジタルデータＤＡＴ、極性信号ＰＯＬ、およびソースクロック信号ＳＣＫを供給する。ゲート・ＣｓドライバＧ−ＣｓＤには、複数段からなるシフトレジスタＳＲと、複数のＤラッチ回路ＣＳＬが含まれ、シフトレジスタの１段に対応して、１つのインバータと、１つのＯＲ回路と、１つのＤラッチ回路ＣＳＬとが設けられている。以下適宜、シフトレジスタのｉ段（ｉ＝１・・・ｎ−１・ｎ・ｎ＋１・・・）をｉ段ＳＲｉと略記する。また、シフトレジスタのｉ段ＳＲｉに対応して、Ｄラッチ回路ＣＳＬｉが設けられている。
【００７２】
シフトレジスタのｉ段ＳＲｉからの出力信号（ＯＵＴＢ信号）は、インバータとバッファを介して表示部ＤＡＲの走査信号線Ｇｉに供給される。また、ｉ段ＳＲｉに対応するＤラッチ回路ＣＳＬｉからの出力信号（ｏｕｔ信号、ＣＳ信号）は、表示部ＤＡＲの保持容量配線ＣＳｉに供給される。例えば、ｎ段ＳＲｎのＯＵＴＢ信号は、インバータおよびバッファを介して走査信号線Ｇｎに供給され、ｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎからの出力信号（ｏｕｔ信号、ＣＳ信号）は、表示部ＤＡＲの保持容量配線ＣＳｎに供給される。表示部ＤＡＲでは、走査信号線Ｇｎが、ＰＩＸｎ内の画素電極に繋がるトランジスタのゲートに接続され、ＰＩＸｎ内の画素電極と保持容量配線ＣＳｎとの間に保持容量（補助容量）が形成されている。
【００７３】
また、１本のデータ信号線に対応して１つのアナログスイッチａｓｗとインバータとが設けられ、このインバータの入力がＡＯＮＢ信号ラインに接続され、データ信号線の端部がアナログスイッチａｓｗの一方の導通端子に接続され、アナログスイッチａｓｗの他方の導通端子がＶｃｏｍ（共通電極電位）電源に接続され、アナログスイッチａｓｗのＮチャネル側ゲートがインバータの出力に接続され、アナログスイッチａｓｗのＰチャネル側ゲートがＡＯＮＢ信号ラインに接続されている。
【００７４】
図２６は、図２５に示すシフトレジスタＳＲのｉ段ＳＲｉの構成を示す回路図である。同図に示すように、シフトレジスタの各段には、ＳＢ端子およびＲＢ端子を備えるフリップフロップＦＦ（上記のフリップフロップＦＦ１〜ＦＦ５）と、２つのアナログスイッチＡＳＷ１３・ＡＳＷ１４と、ＮＡＮＤと、インバータと、ＣＫＢ端子と、ＯＮＢ端子とが含まれ、フリップフロップＦＦのＱＢ端子が、ＮＡＮＤの一方の入力に接続され、ＮＡＮＤの出力（Ｍ）が、インバータの入力とアナログスイッチＡＳＷ１３のＰチャネル側ゲートと、アナログスイッチＡＳＷ１４のＮチャネル側ゲートとに接続され、インバータの出力がアナログスイッチＡＳＷ１３のＮチャネル側ゲートと、アナログスイッチＡＳＷ１４のＰチャネル側ゲートとに接続され、アナログスイッチＡＳＷ１３の一方の導通電極がＯＮＢ端子に接続されるとともに、アナログスイッチＡＳＷ１４の一方の導通電極がＣＫＢ端子に接続され、アナログスイッチＡＳＷ１３の他方の導通電極と、アナログスイッチＡＳＷ１４の他方の導通電極と、この段の出力端子であるＯＵＴＢ端子と、ＮＡＮＤの他方の入力と、ＦＦのＲＢ端子とが接続されている。
【００７５】
ｉ段ＳＲｉでは、フリップフロップＦＦのＱＢ信号（ＮＡＮＤの一方入力Ｘ）がＨｉｇｈ（非アクティブ）の期間は、ＯＵＴＢ信号（ＮＡＮＤの他方入力Ｙ）がＨｉｇｈ（非アクティブ）であればＮＡＮＤの出力（Ｍ）はＬｏｗとなり（アナログスイッチＡＳＷ１３がＯＮでＡＳＷ１４がＯＦＦし）、ＯＵＴＢ端子にはＡＯＮＢ信号（非アクティブでＶｄｄ）が出力される一方、ＯＵＴＢ信号（ＮＡＮＤの他方入力Ｙ）がＬｏｗ（アクティブ）であればＮＡＮＤの出力（Ｍ）はＨｉｇｈとなり（アナログスイッチＡＳＷ１がＯＦＦでＡＳＷ２がＯＮし）、ＧＣＫＢ信号が取り込まれてＯＵＴＢ端子から出力される。また、フリップフロップＦＦのＱＢ信号がＬｏｗ（アクティブ）の期間は、ＮＡＮＤの一方入力ＸがＬｏｗかつＮＡＮＤの他方入力ＹがＬｏｗであるため、ＮＡＮＤの出力（Ｍ）はＨｉｇｈとなり（アナログスイッチＡＳＷ１３がＯＦＦでＡＳＷ１４がＯＮし）、ＧＣＫＢ信号が取り込まれてＯＵＴＢ端子から出力される。すなわち、ＮＡＮＤ、インバータおよびアナログスイッチＡＳＷ１・ＡＳＷ２（ゲート回路）はＯＵＴＢ信号を生成する信号生成回路を構成し、特に、アナログスイッチＡＳＷ１３・ＡＳＷ１４は、ＮＡＮＤの出力Ｍに応じてＡＯＮＢ信号あるいはクロック信号を取り込むゲート回路を構成する。
【００７６】
図２７は、図２６に示すシフトレジスタＳＲのｉ段ＳＲｉに対応するＤラッチ回路ＣＳＬｉの構成を示す回路図である。同図に示すように、Ｄラッチ回路ＣＳＬｉは、３つのＣＭＯＳ回路５〜７と、アナログスイッチＡＳＷ１５・ＡＳＷ１６と、インバータと、ＣＫ端子と、Ｄ端子と、ｏｕｔ端子とを備える。ＣＭＯＳ回路５・６はそれぞれ、１つのＰチャネルトランジスタおよび１つのＮチャネルトランジスタのゲート同士が接続されるとともにドレイン同士が接続され、かつＰチャネルトランジスタのソースがＶＤＤに接続され、ＮチャネルトランジスタのソースがＶＳＳに接続された構成である。ＣＭＯＳ回路７は、１つのＰチャネルトランジスタおよび１つのＮチャネルトランジスタのゲート同士が接続されるとともにドレイン同士が接続され、かつＰチャネルトランジスタのソースが電源ＶＣＳＨに接続され、Ｎチャネルトランジスタのソースが電源ＶＣＳＬに接続された構成である。そして、ＣＫ端子とインバータの入力とアナログスイッチＡＳＷ１６のＮチャネル側ゲートとアナログスイッチＡＳＷ１５のＰチャネル側ゲートとが接続され、インバータの出力とアナログスイッチＡＳＷ１６のＰチャネル側ゲートとアナログスイッチＡＳＷ１５のＮチャネル側ゲートとが接続され、ＣＭＯＳ回路５のドレイン側とアナログスイッチＡＳＷ１５の一方の導通端子とが接続され、アナログスイッチＡＳＷ１５の他方の導通端子とアナログスイッチＡＳＷ１６の一方の導通端子とＣＭＯＳ回路６のゲート側とが接続され、アナログスイッチＡＳＷ１６の他方の導通端子とＤ端子とが接続され、ＣＭＯＳ回路５のゲート側とＣＭＯＳ回路６のドレイン側とが接続され、ＣＭＯＳ回路６のドレイン側とＣＭＯＳ回路７のゲート側とが接続され、ＣＭＯＳ回路７のドレイン側とｏｕｔ端子とが接続されている。
【００７７】
Ｄラッチ回路ＣＳＬｉは、ＣＫ信号（ＣＫ端子に入力される信号）がアクティブ（Ｈｉｇｈ）である期間にＤ信号（Ｄ端子に入力される信号）を取り込み、これをラッチする。すなわち、ＣＫ信号がアクティブの期間にＤ信号がＬｏｗからＨｉｇｈになれば、ｏｕｔ信号（ｏｕｔ端子から出力される信号）は、電源ＶＣＳＬの電位から電源ＶＣＳＨの電位に突き上げて以後電源ＶＣＳＨの電位を維持し、ＣＫ信号がアクティブの期間にＤ信号がＨｉｇｈからＬｏｗになれば、ｏｕｔ信号（ｏｕｔ端子から出力される信号）は、電源ＶＣＳＨの電位から電源ＶＣＳＬの電位に突き下げて以後電源ＶＣＳＬの電位を維持することになる。
【００７８】
液晶表示装置３ｇのＧ−ＣｓＤでは、自段のＯＵＴＢ端子が次段のＳＢ端子に接続されている。また、自段のＯＵＴＢ端子がインバータを介して自段に対応するＯＲ回路の一方の入力端子に接続されるとともに、次段のＯＵＴＢ端子がインバータを介して上記自段に対応するＯＲ回路の他方の入力端子に接続され、該自段に対応するＯＲ回路の出力が自段に対応するＤラッチ回路のＣＫ端子に接続されている。例えば、ｎ段ＳＲｎのＯＵＴＢ端子が（ｎ＋１）段ＳＲｎ＋１のＳＢ端子に接続され、ｎ段ＳＲｎのＯＵＴＢ端子がインバータを介してｎ段ＳＲｎに対応するＯＲ回路の一方の入力端子に接続されるとともに、（ｎ＋１）段ＳＲｎ＋１のＯＵＴＢ端子がインバータを介してｎ段ＳＲｎ段に対応するＯＲ回路の他方の入力端子に接続され、ｎ段ＳＲｎに対応するＯＲ回路の出力がｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎのＣＫ端子に接続されている。なお、シフトレジスタＳＲの初段のＳＢ端子にはＧＳＰＢ信号が入力される。
【００７９】
また、液晶表示装置３ｇのＧ−ＣｓＤでは、奇数段のＣＫＢ端子と偶数段のＣＫＢ端子とが異なるＧＣＫライン（ＧＣＫを供給するライン）に接続され、各段のＯＮＢ端子は共通のＡＯＮＢライン（ＡＯＮ信号を供給するライン）に接続されている。例えば、ｎ段ＳＲｎのＣＫＢ端子はＧＣＫ２Ｂ信号ラインに接続され、（ｎ＋１）段ＳＲｎ＋１のＣＫＢ端子はＧＣＫ１Ｂ信号ラインに接続され、ｎ段ＳＲｎおよび（ｎ＋１）段ＳＲｎ＋１それぞれのＯＮＢ端子は共通のＡＯＮＢ信号ラインに接続されている。さらに、連続する２段に対応する２つのＤラッチ回路ごとにＤ端子が異なるＣＭＩライン（ＣＭＩ信号を供給するライン）に接続されている。例えば、ｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎのＤ端子はＣＭＩ２信号ラインに接続され、（ｎ＋１）段ＳＲｎ＋１に対応するＤラッチ回路ＣＳＬｎ＋１のＤ端子はＣＭＩ２信号ラインに接続され、（ｎ＋２）段ＳＲｎ＋２に対応するＤラッチ回路ＣＳＬｎ＋２のＤ端子はＣＭＩ１信号ラインに接続され、（ｎ＋３）段ＳＲｎ＋３に対応するＤラッチ回路ＣＳＬｎ＋３のＤ端子はＣＭＩ１信号ラインに接続されている。
【００８０】
図２８は、液晶表示装置３ｇの駆動方法を示すタイミングチャートである。なお、図中、ＡＯＮＢはＡＯＮ信号、ＧＳＰＢはゲートスタートパルスバー信号、ＧＣＫ１ＢはＧＣＫ１Ｂ信号、ＧＣＫ２ＢはＧＣＫ２Ｂ信号、ＣＭＩ１はＣＭＩ１信号、ＣＭＩ２はＣＭＩ２信号を意味し、ＳＢｉ、ＲＢｉ、ＱＢｉ、およびＯＵＴＢｉ（ｉ＝ｎ−１・ｎ・ｎ＋１）はそれぞれ、ｉ段ＳＲｉにおけるＳＢ信号（ＳＢ端子の電位）、ＲＢ信号（ＲＢ端子の電位）、ＱＢ信号（ＱＢ端子の電位）およびＯＵＴＢ信号（ＯＵＴＢ端子の電位）を意味し、ＣＳｉ（ｉ＝ｎ−１・ｎ・ｎ＋１）は、ｉ段ＳＲｉに対応する保持容量配線ＣＳｉの電位（＝Ｄラッチ回路ＣＳＬｉのｏｕｔ端子の電位）を意味する。なお本図では、極性信号ＰＯＬの周期を一水平走査期間１Ｈとし（すなわち、同一データ信号線に供給されるデータ信号の極性は１Ｈごとに反転する）、ＣＭＩ１・ＣＭＩ２それぞれを同位相としている。
【００８１】
液晶表示装置３ｇでは、表示映像の最初のフレーム（垂直走査期間）の前に、以下の表示準備動作が行われる。具体的には、具体的には、ＡＯＮＢ信号が所定期間アクティブ（Ｌｏｗ）とされ、ＡＯＮＢ信号がアクティブの間は、各ＧＣＫＢ信号がアクティブ（Ｌｏｗ）に固定されるとともに各ＣＭＩ信号はＨｉｇｈ（またはＬｏｗ）に固定される。これにより、シフトレジスタＳＲの各段では、ＡＯＮＢ信号がＡＳＷ１３を介してＯＵＴＢ端子から出力されるため、全段のＯＵＴＢ信号がアクティブ（Ｌｏｗ）となり、全走査信号線が選択される。このとき、各データ信号線に対応するアナログスイッチａｓｗがＯＮするため、全データ信号線にＶｃｏｍが供給される。また、各段に入力されるＳＢ信号およびＲＢ信がアクティブ（Ｌｏｗ）となるため、ＦＦのＱＢ信号は非アクティブ（Ｈｉｇｈ）となる。なお、シフトレジスタの各段のＯＵＴ信号が一旦アクティブになると、ＮＡＮＤへのフィードバック信号がＬｏｗとなるため、ＡＳＷ１３がＯＦＦしてＡＳＷ１４がＯＮする（ＧＣＫ１ＢまたはＧＣＫ２Ｂが取り込まれる）。また、各段に対応するＯＲ回路の出力もアクティブ（Ｈｉｇｈ）となるので、各Ｄラッチ回路は、ＣＭＩ１信号（Ｌｏｗ）またはＣＭＩ２信号（Ｌｏｗ）をラッチし、保持容量配線に供給されるｏｕｔ信号（ＣＳ信号）は電源ＶＣＳＬの電位となる。以上の表示準備動作の終了後は、表示部ＤＡＲの全ＰＩＸにＶｃｏｍが書き込まれ、シフトレジスタの各段に設けられたＦＦのＱＢ出力が非アクティブ（Ｈｉｇｈ）とされ、各Ｄラッチ回路のｏｕｔ信号（保持容量配線の電位）が電源ＶＣＳＬの電位とされた状態となる。
【００８２】
液晶表示装置３ｇでは、最初のフレーム表示時（最初の垂直走査期間）に以下の動作が行われる。すなわち、シフトレジスタＳＲの自段に入力されるＳＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＦＦの出力がセットされてアクティブになり、自段がＧＣＫＢ信号を取り込む。自段のＧＣＫＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＯＵＴＢ信号がアクティブ（＝Ｌｏｗ）になるとともに次段のＳＢ信号がアクティブになり、かつ自段のＦＦがリセットされてＨｉｇｈ（非アクティブ）となる。このとき自段のＯＵＴＢ信号はＬｏｗ（すなわち、ＮＡＮＤの出力はＨｉｇｈ）であるため、自段にはＧＣＫＢ信号が取り込まれ続け、ＧＣＫＢ信号がＨｉｇｈ（非アクティブ）となったときに、自段のＯＵＴＢ信号がＨｉｇｈになるとともにＮＡＮＤの出力がＬｏｗとなり、以後ＯＵＴＢ端子からＡＯＮＢ信号が出力されてＯＵＴＢ信号はＨｉｇｈ（非アクティブ）となる。
【００８３】
また、自段のＯＵＴＢ信号がアクティブになると（自段に対応するＯＲ回路の出力がアクティブになるため）、自段に対応するＤラッチ回路がＣＭＩ１信号またはＣＭＩ２信号をラッチし、さらに次段のＯＵＴＢ信号がアクティブになると（自段に対応するＯＲ回路の出力がアクティブになるため）、上記自段に対応するＤラッチ回路が再びＣＭＩ１信号またはＣＭＩ２信号をラッチする。これにより、自段に対応するＤラッチ回路のｏｕｔ信号（自段に対応する保持容量配線の電位）は、自段のＯＵＴＢ信号が非アクティブとなった（自段に対応する走査信号線がＯＦＦした）後に、電源ＶＣＳＬの電位から電源ＶＣＳＨの電位への突き上げる（自段に対応する画素にプラス極性のデータ信号が書き込まれ場合）か、あるいは電源ＶＣＳＨの電位から電源ＶＣＳＬの電位への突き下げる（自段に対応する画素にマイナス極性のデータ信号が書き込まれ場合）。
【００８４】
例えば、ｎ段ＳＲｎのＯＵＴＢ信号がアクティブになると（ｎ段ＳＲｎに対応するＯＲ回路の出力がアクティブになるため）、ｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎがＣＭＩ２信号をラッチし、さらに（ｎ＋１）段ＳＲｎ＋１のＯＵＴＢ信号がアクティブになると（ｎ段ＳＲｎに対応するＯＲ回路の出力がアクティブになるため）、Ｄラッチ回路ＣＳＬｎが再びＣＭＩ２信号をラッチする。これにより、ｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎのｏｕｔ信号（ｎ段ＳＲｎに対応する保持容量配線ＣＳｎの電位）は、ｎ段ＳＲｎのＯＵＴＢ信号が非アクティブとなった（ｎ段ＳＲｎに対応する走査信号線ＧｎがＯＮ・ＯＦＦした）後に、電源ＶＣＳＨの電位から電源ＶＣＳＬの電位に突き下げる。ここで、ｎ段ＳＲｎに対応する画素ＰＩＸｎには、ＰＯＬに示されるようにマイナス極性のデータ信号が書き込まれており、保持容量配線ＣＳｎの突き下げによって、実効電位をデータ信号の電位よりも低下させる（画素ＰＩＸｎの輝度を高める）ことができる。
【００８５】
また、（ｎ＋１）段ＳＲｎ＋１のＯＵＴＢ信号がアクティブになると、（ｎ＋１）段ＳＲｎ＋１に対応するＤラッチ回路ＣＳＬｎ＋１がＣＭＩ２信号をラッチし、さらに（ｎ＋２）段ＳＲｎ＋２のＯＵＴＢ信号がアクティブになると、Ｄラッチ回路ＣＳＬｎ＋１が再びＣＭＩ２信号をラッチする。これにより、（ｎ＋１）段ＳＲｎ＋１に対応するＤラッチ回路ＣＳＬｎ＋１のｏｕｔ信号（保持容量配線ＣＳｎ＋１の電位）は、（ｎ＋１）段ＳＲｎ＋１のＯＵＴＢ信号が非アクティブとなった（走査信号線Ｇｎ＋１がＯＮ・ＯＦＦした）後に、電源ＶＣＳＬの電位から電源ＶＣＳＨの電位に突き上げる。ここで、（ｎ＋１）段ＳＲｎ＋１に対応する画素ＰＩＸｎ＋１には、ＰＯＬに示されるようにプラス極性のデータ信号が書き込まれており、保持容量配線ＣＳｎ＋１の突き上げによって、実効電位をデータ信号の電位よりも上昇させる（画素ＰＩＸｎ＋１の輝度を高める）ことができる。
【００８６】
また、（ｎ＋２）段ＳＲｎ＋２のＯＵＴＢ信号がアクティブになると、（ｎ＋２）段ＳＲｎ＋２に対応するＤラッチ回路ＣＳＬｎ＋２がＣＭＩ１信号をラッチし、さらに（ｎ＋３）段ＳＲｎ＋３のＯＵＴＢ信号がアクティブになると、Ｄラッチ回路ＣＳＬｎ＋２が再びＣＭＩ１信号をラッチする。これにより、（ｎ＋２）段ＳＲｎ＋２に対応するＤラッチ回路ＣＳＬｎ＋２のｏｕｔ信号（保持容量配線ＣＳｎ＋２の電位）は、（ｎ＋２）段ＳＲｎ＋２のＯＵＴＢ信号が非アクティブとなった（走査信号線Ｇｎ＋２がＯＮ・ＯＦＦした）後に、電源ＶＣＳＨの電位から電源ＶＣＳＬの電位に突き下げる。ここで、（ｎ＋２）段ＳＲｎ＋２に対応する画素ＰＩＸｎ＋２には、ＰＯＬに示されるようにマイナス極性のデータ信号が書き込まれており、保持容量配線ＣＳｎ＋２の突き下げによって、実効電位をデータ信号の電位よりも上昇させる（画素ＰＩＸｎ＋２の輝度を高める）ことができる。
【００８７】
なお、２フレーム目以降も、最初のフレームと同様の表示が行われる。ただし、１フレームごとにＰＯＬの位相が半周期ずれるため、同一画素に供給されるデータ信号の極性は１フレームごとに反転する。これに合わせて、Ｄラッチ回路ＣＳＬｉのｏｕｔ信号（保持容量配線ＣＳｉの電位）の突き上げおよび突き下げも１フレームごとに入れ替わる。
【００８８】
液晶表示装置３ｇでは、例えば表示開始前に全走査信号線を同時選択して全画素に同電位（例えばＶｃｏｍ）を書き込めるため、表示開始前や表示終了後の画面乱れをなくすことができる。そして、全走査信号線の同時選択時にシフトレジスタの初期化（各段のフリップフロップの初期化）も実行されるため、全走査信号線を同時選択とシフトレジスタの初期化とを別々に行う従来の液晶表示装置に比べて、表示開始前の準備動作を速やかに行うことができる。また、シフトレジスタの初期化用信号の生成・送信の構成も不要となり、Ｇ−ＣＳドライバの小型化を実現することができる。また、各段での自己リセットが可能であるため、段間の接続関係を簡易化することができる。さらに、ＡＯＮＢ信号をＡＳＷ１３に入力しているため、液晶表示装置３ｄ（図１１参照）のＮＡＮＤ２（出力回路）をなくすことができ、小型化が可能となる。また、最初のフレームから各画素行を適切にＣＣ駆動できるため、従来のＣＣ駆動で問題となっていた最初のフレームの画面乱れ（横縞状のムラ）もなくすことができる。
【００８９】
さらに注目すべきは、液晶表示装置３ｇでは、図２９に示すように、ＣＭＩ２信号の位相を（図２８から）半周期ずらすだけで、極性信号ＰＯＬの周期を２Ｈ（同一データ信号線に供給されるデータ信号の極性が２Ｈごとに反転）に切り替え、かつ最初のフレームから各画素行を適切にＣＣ駆動することができる点である。すなわち、液晶表示装置３ｇでは、ＣＳ反転信号ＣＭＩ１およびＣＭＩ２信号それぞれの位相を制御するだけで、極性信号ＰＯＬの周期を１Ｈから２Ｈに切り替えることができ、そのときの画面乱れをなくすことができる。
【００９０】
〔実施の形態４〕
図３０は本発明にかかる液晶表示装置３ｈの構成を示す回路図である。液晶表示装置３ｈはいわゆるＣＣ（charge coupled）駆動の液晶表示装置であり、表示部ＤＡＲ、ゲート・ＣｓドライバＧ−ＣｓＤ、ソースドライバＳＤ、および表示制御回路ＤＣＣを備える。表示制御回路ＤＣＣは、ゲートドライバＧＤに、ゲートスタートパルスＧＳＰ、ゲートオンイネーブル信号ＧＯＥ、ＡＯＮＢ信号（全ＯＮ信号）、ＣＳ反転信号ＣＭＩ１・ＣＭＩ２、およびゲートクロック信号ＧＣＫ１Ｂ・ＧＣＫ２Ｂを供給する。また、表示制御回路ＤＣＣは、ソースドライバＳＤに、ソーススタートパルスＳＳＰ、デジタルデータＤＡＴ、極性信号ＰＯＬ、およびソースクロック信号ＳＣＫを供給する。ゲート・ＣｓドライバＧ−ＣｓＤには、複数段からなるシフトレジスタＳＲと、複数のＤラッチ回路ＣＳＬが含まれ、シフトレジスタの１段に対応して、１つのインバータと、１つのＤラッチ回路ＣＳＬと、１つのバッファとが設けられている。以下適宜、シフトレジスタのｉ段（ｉ＝１・・・ｎ−１・ｎ・ｎ＋１・・・）をｉ段ＳＲｉと略記する。また、シフトレジスタのｉ段ＳＲｉに対応して、Ｄラッチ回路ＣＳＬｉが設けられている。
【００９１】
シフトレジスタのｉ段ＳＲｉからの出力信号（ＯＵＴＢ信号）は、インバータとバッファを介して表示部ＤＡＲの走査信号線Ｇｉに供給される。また、ｉ段ＳＲｉに対応するＤラッチ回路ＣＳＬｉからの出力信号（ｏｕｔ信号、ＣＳ信号）は、表示部ＤＡＲの保持容量配線ＣＳｉ−１に供給される。例えば、ｎ段ＳＲｎのＯＵＴＢ信号は、インバータおよびバッファを介して走査信号線Ｇｎに供給され、ｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎからの出力信号（ｏｕｔ信号、ＣＳ信号）は、表示部ＤＡＲの保持容量配線ＣＳｎ−１に供給される。表示部ＤＡＲでは、走査信号線Ｇｎが、ＰＩＸｎ内の画素電極に繋がるトランジスタのゲートに接続されるとともに、ＰＩＸｎ内の画素電極と保持容量配線ＣＳｎとの間に保持容量（補助容量）が形成され、また、走査信号線Ｇｎ−１が、ＰＩＸｎ−１内の画素電極に繋がるトランジスタのゲートに接続されるとともに、ＰＩＸｎ−１内の画素電極と保持容量配線ＣＳｎ−１との間に保持容量（補助容量）が形成されている。
【００９２】
また、１本のデータ信号線に対応して１つのアナログスイッチａｓｗとインバータとが設けられ、このインバータの入力がＡＯＮＢ信号ラインに接続され、データ信号線の端部がアナログスイッチａｓｗの一方の導通端子に接続され、アナログスイッチａｓｗの他方の導通端子がＶｃｏｍ（共通電極電位）電源に接続され、アナログスイッチａｓｗのＮチャネル側ゲートがインバータの出力に接続され、アナログスイッチａｓｗのＰチャネル側ゲートがＡＯＮＢ信号ラインに接続されている。
【００９３】
なお、図３０に示すシフトレジスタＳＲのｉ段ＳＲｉの構成は図２６のとおりであり、Ｄラッチ回路ＣＳＬｉの構成は図２７のとおりである。
【００９４】
液晶表示装置３ｈのＧ−ＣｓＤのシフトレジスタＳＲでは、自段のＯＵＴＢ端子が次段のＳＢ端子に接続されている。また、自段のＭ端子が、自段に対応するＤラッチ回路のＣＫ端子に接続されている。例えば、ｎ段ＳＲｎのＯＵＴＢ端子が（ｎ＋１）段ＳＲｎ＋１のＳＢ端子に接続され、ｎ段ＳＲｎのＭ端子が、ｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎのＣＫ端子に接続されている。なお、シフトレジスタＳＲの初段のＳＢ端子にはＧＳＰＢ信号が入力される。
【００９５】
また、Ｇ−ＣｓＤでは、奇数段のＣＫＢ端子と偶数段のＣＫＢ端子とが異なるＧＣＫライン（ＧＣＫを供給するライン）に接続され、各段のＯＮＢ端子は共通のＡＯＮＢライン（ＡＯＮ信号を供給するライン）に接続されている。例えば、ｎ段ＳＲｎのＣＫＢ端子はＧＣＫ２Ｂ信号ラインに接続され、（ｎ＋１）段ＳＲｎ＋１のＣＫＢ端子はＧＣＫ１Ｂ信号ラインに接続され、ｎ段ＳＲｎおよび（ｎ＋１）段ＳＲｎ＋１それぞれのＯＮＢ端子は共通のＡＯＮＢ信号ラインに接続されている。さらに、連続する２段に対応する２つのＤラッチ回路ごとにＤ端子が異なるＣＭＩライン（ＣＭＩ信号を供給するライン）に接続されている。例えば、（ｎ−１）段ＳＲｎ−１に対応するＤラッチ回路ＣＳＬｎ−１のＤ端子はＣＭＩ１信号ラインに接続され、ｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎのＤ端子はＣＭＩ１信号ラインに接続され、（ｎ＋１）段ＳＲｎ＋１に対応するＤラッチ回路ＣＳＬｎ＋１のＤ端子はＣＭＩ２信号ラインに接続され、（ｎ＋２）段ＳＲｎ＋２に対応するＤラッチ回路ＣＳＬｎ＋２のＤ端子はＣＭＩ２信号ラインに接続されている。
【００９６】
図３１は、液晶表示装置３ｈの駆動方法を示すタイミングチャートである。なお、図中、ＡＯＮＢはＡＯＮ信号、ＧＳＰＢはゲートスタートパルスバー信号、ＧＣＫ１ＢはＧＣＫ１Ｂ信号、ＧＣＫ２ＢはＧＣＫ２Ｂ信号、ＣＭＩ１はＣＭＩ１信号、ＣＭＩ２はＣＭＩ２信号を意味し、ＳＢｉ、ＲＢｉ、ＱＢｉ、およびＯＵＴＢｉ（ｉ＝ｎ−１・ｎ・ｎ＋１）はそれぞれ、ｉ段ＳＲｉにおけるＳＢ信号（ＳＢ端子の電位）、ＲＢ信号（ＲＢ端子の電位）、ＱＢ信号（ＱＢ端子の電位）およびＯＵＴＢ信号（ＯＵＴＢ端子の電位）を意味し、ＣＳｉ（ｉ＝ｎ−１・ｎ・ｎ＋１）は、ｉ段ＳＲｉに対応する保持容量配線ＣＳｉの電位（＝Ｄラッチ回路ＣＳＬｉのｏｕｔ端子の電位）を意味する。なお本図では、極性信号ＰＯＬの周期を一水平走査期間１Ｈとし（すなわち、同一データ信号線に供給されるデータ信号の極性は１Ｈごとに反転する）、ＣＭＩ１・ＣＭＩ２それぞれを同位相としている。
【００９７】
液晶表示装置３ｅでは、表示映像の最初のフレーム（垂直走査期間）の前に、以下の表示準備動作が行われる。具体的には、具体的には、具体的には、ＡＯＮＢ信号が所定期間アクティブ（Ｌｏｗ）とされ、ＡＯＮＢ信号がアクティブの間は、各ＧＣＫＢ信号がアクティブ（Ｌｏｗ）に固定されるとともに各ＣＭＩ信号はＨｉｇｈ（またはＬｏｗ）に固定される。これにより、シフトレジスタＳＲの各段では、ＡＯＮＢ信号がＡＳＷ１３（図２６参照）を介してＯＵＴＢ端子から出力されるため、全段のＯＵＴＢ信号がアクティブ（Ｌｏｗ）となり、全走査信号線が選択される。なおこのとき、各データ信号線に対応するアナログスイッチａｓｗがＯＮするため、全データ信号線にＶｃｏｍが供給される。また、各段に入力されるＳＢ信号およびＲＢ信号がアクティブ（Ｌｏｗ）となるため、各段のフリップフロップのＱＢ信号は非アクティブ（Ｈｉｇｈ）となる。なお、シフトレジスタの各段のＯＵＴ信号が一旦アクティブになると、ＮＡＮＤへのフィードバック信号がＬｏｗとなるため、ＡＳＷ１３がＯＦＦしてＡＳＷ１４がＯＮする（ＧＣＫ１ＢまたはＧＣＫ２Ｂが取り込まれる）。また、各段のＭ信号（Ｍ端子から出力される信号）もアクティブ（Ｈｉｇｈ）となるので、各Ｄラッチ回路は、ＣＭＩ１信号（Ｌｏｗ）またはＣＭＩ２信号（Ｌｏｗ）をラッチし、保持容量配線に供給されるｏｕｔ信号（ＣＳ信号）は電源ＶＣＳＬの電位となる。以上の表示準備動作の終了後は、表示部ＤＡＲの全ＰＩＸにＶｃｏｍが書き込まれ、シフトレジスタの各段に設けられたフリップフロップのＱＢ出力が非アクティブ（Ｈｉｇｈ）とされ、各Ｄラッチ回路のｏｕｔ信号（保持容量配線の電位）が電源ＶＣＳＬの電位とされた状態となる。
【００９８】
液晶表示装置３ｈでは、最初のフレーム表示時（最初の垂直走査期間）に以下の動作が行われる。すなわち、シフトレジスタＳＲの自段に入力されるＳＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＦＦの出力がセットされてアクティブになり、自段がＧＣＫＢ信号を取り込む。自段のＧＣＫＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＯＵＴＢ信号がアクティブ（＝Ｌｏｗ）になるとともに次段のＳＢ信号がアクティブになり、かつ自段のＦＦがリセットされてＨｉｇｈ（非アクティブ）となる。このとき自段のＯＵＴＢ信号はＬｏｗ（すなわち、ＮＡＮＤの出力はＨｉｇｈ）であるため、自段にはＧＣＫＢ信号が取り込まれ続け、ＧＣＫＢ信号がＨｉｇｈ（非アクティブ）となったときに、自段のＯＵＴＢ信号がＨｉｇｈになるとともにＮＡＮＤの出力がＬｏｗとなり、以後ＯＵＴＢ端子からＡＯＮＢ信号が出力されてＯＵＴＢ信号はＨｉｇｈ（非アクティブ）となる。
【００９９】
また、次段のＭ信号がアクティブになると、次段に対応するＤラッチ回路がＣＭＩ１信号またはＣＭＩ２信号をラッチする。これにより、自段に対応するＤラッチ回路のｏｕｔ信号（自段に対応する保持容量配線の電位）は、自段のＯＵＴＢ信号が非アクティブとなった（自段に対応する走査信号線がＯＦＦした）後に、電源ＶＣＳＬの電位から電源ＶＣＳＨの電位への突き上げる（自段に対応する画素にプラス極性のデータ信号が書き込まれ場合）か、あるいは電源ＶＣＳＨの電位から電源ＶＣＳＬの電位への突き下げる（自段に対応する画素にマイナス極性のデータ信号が書き込まれ場合）。
【０１００】
例えば、ｎ段ＳＲｎのＭ信号がアクティブになると、ｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎがＣＭＩ１信号をラッチする。これにより、Ｄラッチ回路ＣＳＬｎのｏｕｔ信号（保持容量配線ＣＳｎ−１の電位）は、（ｎ−１）段ＳＲｎ−１のＯＵＴ信号が非アクティブとなった（走査信号線Ｇｎ−１がＯＮ・ＯＦＦした）後に、電源ＶＣＳＬの電位から電源ＶＣＳＨの電位に突き上げる。ここで、（ｎ−１）段ＳＲｎ−１に対応する画素ＰＩＸｎ−１には、ＰＯＬに示されるようにプラス極性のデータ信号が書き込まれており、保持容量配線ＣＳｎ−１の突き上げによって、実効電位をデータ信号の電位よりも上昇させる（画素ＰＩＸｎ−１の輝度を高める）ことができる。
【０１０１】
また、（ｎ＋１）段ＳＲｎ＋１のＭ信号がアクティブになると、（ｎ＋１）段ＳＲｎ＋１に対応するＤラッチ回路ＣＳＬｎ＋１がＣＭＩ２信号をラッチする。これにより、Ｄラッチ回路ＣＳＬｎ＋１のｏｕｔ信号（保持容量配線ＣＳｎの電位）は、ｎ段ＳＲｎのＯＵＴ信号が非アクティブとなった（ｎ段ＳＲｎに対応する走査信号線ＧｎがＯＮ・ＯＦＦした）後に、電源ＶＣＳＨの電位から電源ＶＣＳＬの電位に突き下げる。ここで、ｎ段ＳＲｎに対応する画素ＰＩＸｎには、ＰＯＬに示されるようにマイナス極性のデータ信号が書き込まれており、保持容量配線ＣＳｎの突き下げによって、実効電位をデータ信号の電位よりも低下させる（画素ＰＩＸｎの輝度を高める）ことができる。
【０１０２】
また、（ｎ＋２）段ＳＲｎ＋２のＭ信号がアクティブになると、（ｎ＋２）段ＳＲｎ＋２に対応するＤラッチ回路ＣＳＬｎ＋２がＣＭＩ２信号をラッチする。これにより、Ｄラッチ回路ＣＳＬｎ＋２のｏｕｔ信号（保持容量配線ＣＳｎ＋１の電位）は、（ｎ＋１）段ＳＲｎ＋１のＯＵＴ信号が非アクティブとなった（走査信号線Ｇｎ＋１がＯＮ・ＯＦＦした）後に、電源ＶＣＳＬの電位から電源ＶＣＳＨの電位に突き上げる。ここで、（ｎ＋１）段ＳＲｎ＋１に対応する画素ＰＩＸｎ＋１には、ＰＯＬに示されるようにプラス極性のデータ信号が書き込まれており、保持容量配線ＣＳｎ＋１の突き上げによって、実効電位をデータ信号の電位よりも上昇させる（画素ＰＩＸｎ＋１の輝度を高める）ことができる。
【０１０３】
なお、２フレーム目以降も、最初のフレームと同様の表示が行われる。ただし、１フレームごとにＰＯＬの位相が半周期ずれるため、同一画素電極ＰＩＸｉに供給されるデータ信号の極性は１フレームごとに反転する。これに合わせて、Ｄラッチ回路ＣＳＬｉのｏｕｔ信号（保持容量配線ＣＳｉの電位）の突き上げおよび突き下げも１フレームごとに入れ替わる。
【０１０４】
液晶表示装置３ｅでは、上記実施の形態で記載したフリップフロップを用いているため、Ｇ−Ｃｓドライバを小型化することができる。
【０１０５】
液晶表示装置３ｈでは、例えば表示開始前に全走査信号線を同時選択して全画素に同電位（例えばＶｃｏｍ）を書き込めるため、表示開始前や表示終了後の画面乱れをなくすことができる。そして、全走査信号線の同時選択時にシフトレジスタの初期化（各段のフリップフロップの初期化）も実行されるため、全走査信号線を同時選択とシフトレジスタの初期化とを別々に行う従来の液晶表示装置に比べて、表示開始前の準備動作を速やかに行うことができる。また、シフトレジスタの初期化用信号の生成・送信の構成も不要となり、Ｇ−ＣＳドライバの小型化を実現することができる。また、各段での自己リセットが可能であるため、段間の接続関係を簡易化することができる。さらに、ＡＯＮＢ信号をＡＳＷ１３に入力しているため、液晶表示装置３ｄ（図１１参照）のＮＡＮＤ２（出力回路）をなくすことができ、小型化が可能となる。また、シフトレジスタの内部信号（Ｍ信号）をＤラッチ回路のＣＫ端子に入力することでＧ−Ｃｓドライバ内にＮＯＲ回路やＯＲ回路が不要となり、さらなる小型化が可能となる。また、最初のフレームから各画素行を適切にＣＣ駆動できるため、従来のＣＣ駆動で問題となっていた最初のフレームの画面乱れ（横縞状のムラ）もなくすことができる。
【０１０６】
さらに注目すべきは、液晶表示装置３ｈでは、図３２に示すように、ＣＭＩ２信号の位相を（図３１から）半周期ずらすだけで、極性信号ＰＯＬの周期を２Ｈ（同一データ信号線に供給されるデータ信号の極性が２Ｈごとに反転）に切り替え、かつ最初のフレームから各画素行を適切にＣＣ駆動することができる点である。すなわち、液晶表示装置３ｈでは、ＣＳ反転信号ＣＭＩ１およびＣＭＩ２信号それぞれの位相を制御するだけで、極性信号ＰＯＬの周期を１Ｈから２Ｈに切り替えることができ、そのときの画面乱れも大幅に低減することができる。
【０１０７】
なお、上記ゲートドライバ、ソースドライバあるいはゲート−ＣＳドライバと、表示部の画素回路とがモノリシック（同一基板上）に形成されていてもよい。
【０１０８】
また、各実施の形態では、一例として表示開始前の準備動作（例えば、電源ＯＮ時や表示映像の切り替え時）について説明してきたが、電源ＯＦＦ時にも同様の動作（走査信号線の同時選択およびシフトレジスタの初期化）を行ってもよい。
【０１０９】
また、本願では、トランジスタ（ＰチャンネルあるいはＮチャネル）が有する２つの導通電極のうち出力側をドレイン端子と呼んでいる。
【０１１０】
本シフトレジスタは、例えば所定のタイミングで複数の信号線の同時選択を行う表示駆動回路に用いられるシフトレジスタであって、各段に、セットリセット型のフリップフロップと、同時選択信号が入力され、該フリップフロップの出力を用いて自段の出力信号を生成する信号生成回路とを含み、各段の出力信号は、上記同時選択信号のアクティブ化によりアクティブとなって上記同時選択が行われる間アクティブとされ、上記フリップフロップの出力は、セット用信号およびリセット用信号がともにアクティブである期間に非アクティブとなることを特徴とする。
【０１１１】
同時選択の期間は各段の出力信号がアクティブとなるため、各フリップフロップに入力されるセット用信号およびリセット用信号はともにアクティブとなる。上記構成では、セット用信号およびリセット用信号がともにアクティブである期間に非アクティブとなるフリップフロップを用いているため、同時選択の期間に各段のフリップフロップは初期化される（非アクティブとされる）。すなわち、同時選択中にシフトレジスタが初期化されることになり、同時選択とシフトレジスタの初期化とを速やかに完了することができる。さらに、シフトレジスタの初期化用信号の生成・送信の構成も不要となり、シフトレジスタを含む各種ドライバを小型化することができる。
【０１１２】
本シフトレジスタでは、上記信号生成回路は、入力される切り替え信号に応じた信号を選択的に取り込んで出力するゲート回路を備える構成とすることもできる。
【０１１３】
本シフトレジスタでは、フリップフロップの出力が上記切り替え信号としてゲート回路に入力されている構成とすることもできる。
【０１１４】
本シフトレジスタでは、上記信号生成回路はさらに論理回路を備え、上記フリップフロップの出力が論理回路に入力され、該論理回路の出力が上記切り替え信号としてゲート回路に入力され、自段の出力信号が該論理回路と上記フリップフロップのリセット用端子とにフィードバックされている構成とすることもできる。
【０１１５】
本シフトレジスタでは、自段の出力信号はゲート回路の出力である構成とすることもできる。
【０１１６】
本シフトレジスタでは、上記信号生成回路は、ゲート回路の出力と同時選択信号とに応じて自段の出力信号を出力する出力回路を備える構成とすることもできる。
【０１１７】
本シフトレジスタでは、上記ゲート回路は、上記同時選択信号またはクロック信号を選択的に取り込む構成とすることもできる。
【０１１８】
本シフトレジスタでは、上記ゲート回路は、電源電位に等しい定電位信号またはクロック信号を選択的に取り込む構成とすることもできる。
【０１１９】
本シフトレジスタでは、上記論理回路に、ＮＡＮＤあるいはＮＯＲが含まれている構成とすることもできる。
【０１２０】
本シフトレジスタでは、上記ＮＡＮＤは複数のＰチャネルのトランジスタと複数のＮチャネルのトランジスタとからなり、該ＮＡＮＤでは、Ｐチャネルの各トランジスタの駆動能力が、Ｎチャネルの各トランジスタの駆動能力よりも高い構成とすることもできる。
【０１２１】
本シフトレジスタでは、上記ＮＯＲは複数のＰチャネルのトランジスタと複数のＮチャネルのトランジスタとからなり、該ＮＯＲでは、Ｎチャネルの各トランジスタの駆動能力が、Ｐチャネルの各トランジスタの駆動能力よりも高い構成とすることもできる。
【０１２２】
本シフトレジスタでは、上記同時選択の終了前はセット用信号およびリセット用信号がともにアクティブであり、同時選択の終了後は、リセット用信号よりもセット用信号が先に非アクティブ化する構成とすることもできる。
【０１２３】
本シフトレジスタでは、上記フリップフロップは、セット用端子およびリセット用端子以外の入力端子を持たない構成とすることもできる。
【０１２４】
本シフトレジスタでは、上記フリップフロップは、Ｐチャネルの第１トランジスタとＮチャネルの第２トランジスタのゲート端子同士およびドレイン端子同士が接続された第１ＣＭＯＳ回路と、Ｐチャネルの第３トランジスタとＮチャネルの第４トランジスタのゲート端子同士およびドレイン端子同士が接続された第２ＣＭＯＳ回路と、セットトランジスタと、セット用端子およびリセット用端子と、第１および第２出力端子とを備え、第１ＣＭＯＳ回路のゲート側と第２ＣＭＯＳ回路のドレイン側と第１出力端子とが接続されるとともに、第２ＣＭＯＳ回路のゲート側と第１ＣＭＯＳ回路のドレイン側と第２出力端子とが接続され、上記セットトランジスタは、ゲート端子がセット用端子に接続されるとともにソース端子がリセット用端子に接続され、かつドレイン端子が第１出力端子に接続されている構成とすることもできる。
【０１２５】
本シフトレジスタでは、上記セットトランジスタはＰチャネルであって、セット用信号は、非アクティブ時に第１電位でアクティブ時に第１電位よりも低い第２電位となる構成とすることもできる。
【０１２６】
本シフトレジスタでは、ゲート端子がリセット用端子に接続されるとともにソース端子が第１電源ラインに接続され、かつドレイン端子が第２出力端子に接続されたリセットトランジスタを備える構成とすることもできる。
【０１２７】
本シフトレジスタでは、ゲート端子がリセット用端子に接続されるとともにソース端子が第２電源ラインに接続され、かつドレイン端子が第２トランジスタのソース端子に接続されたリリーストランジスタと、ゲート端子がセット用端子に接続されるとともにソース端子が第２電源ラインに接続され、かつドレイン端子が第４トランジスタのソース端子に接続されたリリーストランジスタとの少なくとも一方を備える構成とすることもできる。
【０１２８】
本表示駆動回路は、上記シフトレジスタを備えることを特徴とする。
【０１２９】
本表示駆動回路は、上記シフトレジスタ（自己リセット型）を備え、同時選択が行われる間は上記クロック信号をアクティブに固定することを特徴とする。
【０１３０】
本表示パネルは、上記表示駆動回路と画素回路とがモノリシックに形成されていることを特徴とする。
【０１３１】
本表示装置は、上記シフトレジスタを備えることを特徴とする。
【０１３２】
本表示駆動回路は、スイッチング素子を介してデータ信号線および走査信号線に接続される画素電極を備えるとともに、該画素電極と容量を形成する保持容量配線に、該画素電極に書き込まれた信号電位の極性に応じた変調信号を供給する表示装置に用いられ、上記シフトレジスタを備えることを特徴とする。
【０１３３】
本表示駆動回路では、上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、自段で生成された制御信号がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、自段の出力信号を、自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段よりも前の段に対応する画素の画素電極と容量を形成する保持容量配線に、上記変調信号として供給する構成とすることもできる。
【０１３４】
本表示駆動回路では、上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、１つの段で生成された制御信号がアクティブになるとこの段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、１つの保持回路の出力を、上記変調信号として保持容量配線に供給し、各段で生成される制御信号が、表示映像の最初の垂直走査期間よりも前にアクティブとなる構成とすることもできる。
【０１３５】
本表示駆動回路では、上記データ信号線に供給される信号電位の極性を複数水平走査期間ごとに反転させる構成とすることもできる。
【０１３６】
本表示駆動回路では、上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、自段の出力信号と自段よりも後段の出力信号とが論理回路に入力されるとともに、該論理回路の出力がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、自段の出力信号を、自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段に対応する画素の画素電極と容量を形成する保持容量配線に、上記変調信号として供給し、複数の保持回路に入力される保持対象信号の位相と、別の複数の保持回路に入力される保持対象信号の位相とを異ならせている構成とすることもできる。
【０１３７】
本表示駆動回路では、上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、自段で生成された制御信号がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、自段の出力信号を、自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段よりも前の段に対応する画素の画素電極と容量を形成する保持容量配線に、上記変調信号として供給し、複数の保持回路に入力される保持対象信号の位相と、別の複数の保持回路に入力される保持対象信号の位相とを異ならせている構成とすることもできる。
【０１３８】
本表示駆動回路では、上記データ信号線に供給される信号電位の極性をｎ水平走査期間（ｎは自然数）ごとに反転させるモードと、データ信号線に供給される信号電位の極性をｍ水平走査期間（ｍはｎと異なる自然数）ごとに反転させるモードとを切り替える構成とすることもできる。
【０１３９】
本表示駆動回路では、第１グループに属する各保持回路に入力される保持対象信号の位相と、第２グループに属する各保持回路に入力される保持対象信号の位相とを、各モードに応じて設定する構成とすることもできる。
【０１４０】
本発明は上記の実施の形態に限定されるものではなく、上記実施の形態を公知技術や技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施の形態に含まれる。また、各実施の形態で記載した作用効果等もほんの例示に過ぎない。
【産業上の利用可能性】
【０１４１】
本発明のシフトレジスタは各種ドライバ、特に液晶表示装置のドライバに好適である。
【符号の説明】
【０１４２】
３ａ〜３ｈ  液晶表示装置
ＡＳＷ１〜ＡＳＷ１２  ａｓｗ  アナログスイッチ
ＳＲ  シフトレジスタ
ＳＲｉ  シフトレジスタのｉ段
ＤＣＣ  表示制御回路
ＧＤ  ゲートドライバ
ＳＤ  ソースドライバ
Ｇ−ＣｓＤ  ゲート−Ｃｓドライバ
ＤＡＲ  表示部
Ｇｎ  走査信号線
ＣＳｎ  保持容量配線
ＰＩＸｎ  画素
ＣＳＬｉ  ＳＲのｉ段に対応するＤラッチ回路
ＦＦ  フリップフロップ
ＳＴ  セットトランジスタ（入力トランジスタ）
ＲＴ  リセットトランジスタ（入力トランジスタ）
ＬＲＴ  ラッチ解除トランジスタ
ＬＣ  ラッチ回路
ＰＯＬ  （データ）極性信号
ＣＭＩ１  ＣＭＩ２  ＣＳ反転信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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