(57)【特許請求の範囲】
【請求項１】
（１）半導体基板を準備する工程と、
（２）前記半導体基板の表面に酸化膜を形成する工程と、
（３）前記半導体基板内に素子分離領域を形成する工程と、
（４）前記半導体基板の、前記素子分離領域以外の部分に、窒化シリコンから構成されるマスクパターンを形成する工程と、
（５）前記マスクパターンをマスクに用いて、前記酸化膜をエッチングして除去することにより前記半導体基板を露出させる工程と、
（６）前記工程（５）で露出させた半導体基板の部分に犠牲酸化膜を形成する工程と、
（７）前記犠牲酸化膜を除去して、前記半導体基板を露出させる工程と、
（８）前記工程（７）で露出させた半導体基板上にゲート絶縁膜を形成する工程と、
（９）全面にポリシリコン膜を形成する工程と、
（１０）前記マスクパターンをストッパに用いて、前記ポリシリコン膜にＣＭＰ処理を行う工程と、
（１１）全面に金属膜を形成する工程と、
（１２）前記ポリシリコン膜の少なくとも一部と、前記金属膜の少なくとも一部とを反応させて、金属のシリサイド化を行うことによりゲート電極を形成する工程と、
（１３）前記ゲート電極上に、窒化シリコンから構成されるマスクＡを形成する工程と、
（１４）前記マスクＡをマスクに用いて前記金属膜を除去する工程と、
（１５）前記マスクパターンを除去する工程と、
（１６）前記マスクＡをマスクに用いて、前記半導体基板内に不純物を注入することにより、ソース／ドレイン領域を形成する工程と、
を有し、
前記金属がＷであることを特徴とする、Ｆｉｎ型電界効果型トランジスタを備えた半導体装置の製造方法。
【請求項２】
前記工程（１５）は、
全面に保護膜を形成する工程と、
全面エッチバックを行うことによって、前記ゲート電極上にマスクＡが残留するように前記マスクパターン及びマスクパターン上の保護膜を除去する工程と、
を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記工程（１２）において、前記ポリシリコン膜の一部と、前記金属膜の一部とを反応させて、金属のシリサイド化を行うことにより、上から順にＷ／ＷＳｉ／ポリシリコン膜の積層構造のゲート電極を形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記工程（１２）において、複数の前記ゲート電極を形成し、
前記工程（１６）において、複数の前記ソース／ドレイン領域を形成することを特徴とする請求項１〜３の何れか１項に記載の、複数の前記Ｆｉｎ型電界効果型トランジスタを備えた半導体装置の製造方法。
【請求項５】
請求項１〜４の何れか１項に記載の半導体装置の製造方法により製造されたことを特徴とする半導体装置。
【請求項６】
（１）半導体基板の所定平面上に突起状の領域と、窒化シリコンから構成されるマスクパターンと、前記突起状の領域の上面上のマスクパターンのマスク間にゲート絶縁膜と、を有する構造を形成する工程と、
（２）前記構造の全面にポリシリコン膜を形成する工程と、
（３）前記マスクパターンをストッパに用いて、前記ポリシリコン膜にＣＭＰ処理を行う工程と、
（４）前記ポリシリコン膜の全面にタングステン膜を形成する工程と、
（５）前記ポリシリコン膜をタングステン膜と反応させることによって形成されたタングステンシリサイド層を含むゲート電極を形成する工程と、
（６）前記ゲート電極上に、窒化シリコンから構成されるマスクＡを形成する工程と、
（７）前記マスクＡをマスクに用いて前記タングステン膜を除去する工程と、
（８）前記マスクパターンを除去する工程と、
（９）前記マスクＡをマスクに用いて、前記半導体基板内に不純物を注入することにより、ソース／ドレイン領域を形成する工程と、
を有し、
前記工程（８）は、
前記構造の全面に保護膜を形成する工程と、
エッチバックを行って、前記ゲート電極上にマスクＡが残留するように、前記マスクパターンおよび前記マスクパターン上の保護膜を除去する工程と、
を有することを特徴とする、Ｆｉｎ型電界効果型トランジスタを備えた半導体装置の製造方法。
【請求項７】
（１）半導体基板の所定平面上に突起状の領域と、マスクパターンと、前記突起状の領域の上面上のマスクパターンのマスク間にゲート絶縁膜と、を有する構造を形成する工程と、
（２）前記構造の全面にポリシリコン膜を形成する工程と、
（３）前記マスクパターンをストッパに用いて、前記ポリシリコン膜にＣＭＰ処理を行う工程と、
（４）前記ポリシリコン膜の全面にタングステン膜を形成する工程と、
（５）前記ポリシリコン膜をタングステン膜と反応させることによって形成されたタングステンシリサイド層を含むゲート電極を形成する工程と、
（６）前記ゲート電極上に、マスクＡを形成する工程と、
（７）前記マスクＡをマスクに用いて前記タングステン膜を除去する工程と、
（８）前記マスクパターンを除去する工程と、
（９）前記マスクＡをマスクに用いて、前記半導体基板内に不純物を注入することにより、ソース／ドレイン領域を形成する工程と、
を有し、
前記マスクパターンおよびマスクＡは、窒化シリコンを含むことを特徴とする、Ｆｉｎ型電界効果型トランジスタを備えた半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｆｉｎ型電界効果型トランジスタを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来から、プレナー型のトランジスタよりもＯＮ電流が大きくＯＦＦ電流が小さいという特性を有するトランジスタとして、Ｆｉｎ型電界効果型トランジスタ（以下、「ＦｉｎＦＥＴ」と記載する場合がある）が注目されている。このＦｉｎＦＥＴでは、突起状の半導体領域を跨ぐようにゲート電極が形成され、このゲート電極と突起状の半導体領域間にはゲート絶縁膜が形成されている。そして、突起状の半導体領域のゲート電極直下の部分はチャネル領域を構成し、突起状の半導体領域のゲート電極で覆われていない部分はソース／ドレイン領域を構成する。
【０００３】
このＦｉｎＦＥＴには、１つのゲート電極を有しチャネル領域も１つとなるシングル構造のＦｉｎＦＥＴと、複数のゲート電極を有しチャネル領域が複数となるマルチ構造のＦｉｎＦＥＴが存在する。特許文献１には、シングル構造のＦｉｎＦＥＴが開示されている。また、特許文献２及び３には、マルチ構造のＦｉｎＦＥＴが開示されている。
【０００４】
図１は、２つのゲート電極を有するマルチ構造のＦｉｎＦＥＴを備えた半導体装置の上面図を表したものである。図１に示されるように、このＦｉｎＦＥＴは基板上に突起状の半導体領域１が設けられている。また、この半導体領域１を跨ぐように２つのゲート電極２が設けられ、この半導体領域１とゲート電極２間にはゲート絶縁膜（図示していない）が設けられている。この半導体領域１のゲート電極２を挟んだ両側の部分はソース／ドレイン領域３を構成している。そして、この半導体領域１、１つのゲート電極２、ゲート絶縁膜、ソース／ドレイン領域３とから１つのＦｉｎＦＥＴが構成される。
【０００５】
図２〜１１は、このＦｉｎＦＥＴを備えた半導体装置の製造工程を表す図である。まず、シリコン半導体基板４を準備した後、シリコン半導体基板４の表面に酸化処理を行い、シリコン酸化膜５を形成する。次に、全面にシリコン窒化膜を形成した後、リソグラフィー技術を用いてフォトレジストのパターン（図示していない）を設ける。この後、フォトレジストのパターンをマスクに用いて、シリコン窒化膜のドライエッチングを行い、シリコン窒化膜のパターン６を形成する。この工程により、上記シリコン半導体領域（アクティブ領域）１上をシリコン窒化膜のパターン６で覆うと共に、素子分離領域となる部分に相当するシリコン半導体基板１の部分を露出させた形状を形成する（図２）。
【０００６】
次に、このシリコン窒化膜のパターン６をハードマスクに用いて、シリコン酸化膜５、シリコン半導体基板４のドライエッチングを行う。この後、シリコン半導体基板４のドライエッチングを行った部分を酸化して、シリコン酸化膜を成長させる。この後、シリコン酸化膜にＣＭＰ処理を行うことにより、素子分離領域７を形成する（図３）。
【０００７】
次に、シリコン窒化膜のパターン６を除去する。この後、新たに素子分離領域７を形成していないシリコン半導体基板４上にシリコン窒化膜を形成した後、リソグラフィー技術を用いてフォトレジスト（図示していない）のパターンを設ける。この後、フォトレジストのパターンをマスクに用いて、シリコン窒化膜のドライエッチングを行いシリコン窒化膜のマスクパターン８を形成する（図４）。次に、このシリコン窒化膜のマスクパターン８をマスクに用いて、シリコン酸化膜５のドライエッチングを行って除去すると共に、突起状の半導体領域９を形成する。
【０００８】
ここで、このドライエッチングにより、突起状の半導体領域９の上部が劣化してしまう。そこで、この劣化した部分を除去するために、突起状の半導体領域９上部の犠牲酸化を行う。この後、ウエットエッチングによって犠牲酸化膜（図示していない）を除去することにより、突起状の半導体領域９を露出させる（図５）。次に、ウエットエッチングによりシリコン窒化膜のマスクパターン８を除去する（図６）。
【０００９】
続いて、突起状の半導体領域９の表面を酸化することにより、ゲート酸化膜１０を形成する（図７）。この後、ＤＯＰＯＳ（ｄｏｐｅｄ  ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ  ｓｉｌｉｃｏｎ）成長を行って、ポリシリコン膜１１を堆積させる（図８）。
【００１０】
次に、シリサイドのゲート電極を形成するために、ポリシリコン膜１１上にタングステン膜１２を堆積させる。しかしながら、この状態でポリシリコン膜１１上にタングステン膜１２を堆積させると、後のゲート電極のシリサイド化及び形状加工が困難となる。そこで、ポリシリコン膜１１にＣＭＰ処理を行い平坦化を行った後に、タングステン膜１２の堆積を行う（図９）。
【００１１】
次に、タングステンのシリサイド化を行うことにより、Ｗ／ＷＳｉ／ポリシリコン膜の積層構造を形成する。さらに、このＷ／ＷＳｉ／ポリシリコン膜の積層構造の上に、シリコン窒化膜のマスク１３を形成する。この後、このマスク１３を用いてリソグラフィー技術により、タングステン膜１２を除去した後、全面にシリコン窒化膜１４を形成する（図１０）。
【００１２】
この後、マスク１３を用いて、ドライエッチングによりシリコン窒化膜１４及びポリシリコン膜１１等を除去した後、突起状の半導体領域９の一部を露出させる。この後、突起状の半導体領域９の露出している部分に不純物をイオン注入することによりソース／ドレイン電極を作成する。以上のようにして、ＦｉｎＦＥＴを形成する（図１１）。
【特許文献１】特開昭６４−８６７０号公報
【特許文献２】特開２００２−１１８２５５号公報
【特許文献３】特開２００１−２９８１９４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、従来のＦｉｎＦＥＴを備えた半導体装置の製造方法においては、上記図８の構造において、ポリシリコン膜１１にＣＭＰ処理を行う際にストッパが存在しなかった。このため、ポリシリコン膜１１の上面に対して均一なＣＭＰ処理を行うことが困難であった。そして、このようにポリシリコン膜１１の上面が不均一な場合、このポリシリコン膜１１上に金属を堆積させてシリサイド化を行いゲート電極を形成する際に、シリサイド化が不均一となったり、ゲート電極の形状が不均一な形状となる場合があった。この結果、ゲート電極の剥離が起こったり、ゲート電極に求められる所望の特性を達成することが困難となる場合があった。また、一部でゲート絶縁膜内までシリサイド化が過度に進み、ゲート絶縁膜の絶縁性を損なう場合があった。
【００１４】
本発明は、上記課題に鑑みてなされたものである。すなわち、本発明は、ゲート電極材料であるポリシリコン膜上面のＣＭＰ処理を行う際、ストッパを設けることによって、ポリシリコン膜上面を高精度で平坦化する。そして、このポリシリコン膜上への金属の堆積、シリサイド化を均一に行い、均一な特性・形状を有するゲート電極を形成することにより、安定して均一な特性を有するＦｉｎＦＥＴを備えた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記課題を解決するため、本発明は、以下の構成を有することを特徴とする。
（１）半導体基板を準備する工程と、
（２）前記半導体基板の表面に酸化膜を形成する工程と、
（３）前記半導体基板内に素子分離領域を形成する工程と、
（４）前記半導体基板の、前記素子分離領域以外の部分にマスクパターンを形成する工程と、
（５）前記マスクパターンをマスクに用いて、前記酸化膜をエッチングして除去することにより前記半導体基板を露出させる工程と、
（６）前記工程（５）で露出させた半導体基板の部分に犠牲酸化膜を形成する工程と、
（７）前記犠牲酸化膜を除去して、前記半導体基板を露出させる工程と、
（８）前記工程（７）で露出させた半導体基板上にゲート絶縁膜を形成する工程と、
（９）全面にポリシリコン膜を形成する工程と、
（１０）前記マスクパターンをストッパに用いて、前記ポリシリコン膜にＣＭＰ処理を行う工程と、
（１１）全面に金属膜を形成する工程と、
（１２）前記ポリシリコン膜の少なくとも一部と、前記金属膜の少なくとも一部とを反応させて、金属のシリサイド化を行うことによりゲート電極を形成する工程と、
（１３）前記ゲート電極上にマスクＡを形成する工程と、
（１４）前記マスクＡをマスクに用いて前記金属膜を除去する工程と、
（１５）前記マスクパターンを除去する工程と、
（１６）前記マスクＡをマスクに用いて、前記半導体基板内に不純物を注入することにより、ソース／ドレイン領域を形成する工程と、
を有することを特徴とする、Ｆｉｎ型電界効果型トランジスタを備えた半導体装置の製造方法。
【発明の効果】
【００１６】
本発明では、ゲート電極材料であるポリシリコン膜上面のＣＭＰ処理を行う際、ストッパを設けることによって、ポリシリコン膜の上面を高精度で平坦化できる。この結果、このポリシリコン膜上への金属の堆積、シリサイド化を均一に行わせることが可能となり、均一な形状・特性を有するゲート電極を安定して形成できる。また、ゲート電極の剥離や、一部でゲート絶縁膜内までシリサイド化が過度に進みゲート絶縁膜の絶縁性を損なうといったことを防止することができる。そして、安定で均一な特性を有するＦｉｎＦＥＴを備えた半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１７】
１．半導体装置の製造方法
本発明のＦｉｎ型電界効果型トランジスタを備えた半導体装置の製造方法は、以下の工程を有する。
（１）半導体基板を準備する工程、
（２）半導体基板の表面に酸化膜を形成する工程、
（３）半導体基板内に素子分離領域を形成する工程、
（４）半導体基板の、素子分離領域以外の部分にマスクパターンを形成する工程、
（５）マスクパターンをマスクに用いて、酸化膜をエッチングして除去することにより半導体基板を露出させる工程、
（６）工程（５）で露出させた半導体基板の部分に犠牲酸化膜を形成する工程、
（７）犠牲酸化膜を除去して、半導体基板を露出させる工程、
（８）工程（７）で露出させた半導体基板上にゲート絶縁膜を形成する工程、
（９）全面にポリシリコン膜を形成する工程、
（１０）マスクパターンをストッパに用いて、ポリシリコン膜にＣＭＰ処理を行う工程、
（１１）全面に金属膜を形成する工程、
（１２）ポリシリコン膜の少なくとも一部と、金属膜の少なくとも一部とを反応させて、金属のシリサイド化を行うことによりゲート電極を形成する工程、
（１３）ゲート電極上にマスクＡを形成する工程、
（１４）マスクＡをマスクに用いて金属膜を除去する工程、
（１５）マスクパターンを除去する工程、
（１６）マスクＡをマスクに用いて、半導体基板内に不純物を注入することにより、ソース／ドレイン領域を形成する工程。
【００１８】
本発明の半導体装置の製造方法では、まず、工程（１）では、半導体基板を準備する。この半導体基板としては、シリコン半導体基板やＳＯＩなどを挙げることができる。
【００１９】
次に、工程（２）では、この半導体基板の表面に酸化膜を形成する。この酸化膜の形成方法としては、例えば、半導体基板の表面がシリコンからなる場合、熱酸化を行うことによってシリコン酸化膜を形成する方法を挙げることができる。
【００２０】
この後、工程（３）では、この半導体基板内に素子分離領域を形成する。この素子分離領域を形成する方法としては特に限定されず、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）やＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）などを挙げることができるが、素子分離領域の幅を狭く、深さを深くできる方法としてＳＴＩを用いることが好ましい。
【００２１】
次に、工程（４）では、この半導体基板のうち、素子分離領域が設けられた以外の部分にマスクパターンを形成する。この方法としては、例えば、ＣＶＤ法などによりシリコン窒化膜を堆積させた後、リソグラフィー技術によりシリコン窒化膜のパターニングを行うことによりマスクパターンを形成する方法を挙げることができる。
【００２２】
次に、工程（５）では、マスクパターンをマスクに用いて、酸化膜をエッチングして除去することにより半導体基板を露出させる。なお、この工程（５）で露出した半導体基板の部分は、ＦｉｎＦＥＴのチャネル領域として働くこととなる。
【００２３】
次に、工程（６）では、工程（５）で露出させた半導体基板の部分に犠牲酸化膜を形成する。この工程（６）で犠牲酸化膜を形成する理由は、工程（５）において、酸化膜のエッチングを行う際に半導体基板の表面が劣化している可能性があり、この半導体基板の表面を犠牲酸化膜として除去することにより半導体基板の特性を均一なものとするためである。
【００２４】
次に、工程（７）では、犠牲酸化膜を除去して半導体基板を露出させる。この工程では、例えば、ウェットエッチングを行うことにより犠牲酸化膜を除去することができる。
【００２５】
次に、工程（８）では、工程（７）で露出させた半導体基板上にゲート絶縁膜を形成する。この工程では、例えば、半導体基板の表面を熱酸化したり、所定組成の原料ガスを用いてＣＶＤ法等の成膜法を行うことによりゲート絶縁膜を形成することができる。
【００２６】
このゲート絶縁膜としては、例えば、シリコン酸化膜（ＳｉＯ2）、シリコン窒化膜（Ｓｉ3Ｎ4）やこれらの膜の積層体、ハフニウム（Ｈｆ）を含んだ酸化物等を挙げることができる。また、ゲート絶縁膜としてはこの他に例えば、金属酸化物、金属シリケート、金属酸化物又は金属シリケートに窒素が導入された高誘電率絶縁膜などを用いることができる。
【００２７】
なお、「高誘電率絶縁膜」とは半導体装置においてゲート絶縁膜として広く利用されているＳｉＯ2よりも比誘電率（ＳｉＯ2の場合は約３．６）が大きな絶縁膜のことを表す。典型的には、高誘電率絶縁膜の比誘電率としては数十〜数千のものを挙げることができる。高誘電率絶縁膜としては例えば、ＨｆＳｉＯ，ＨｆＳｉＯＮ，ＨｆＺｒＳｉＯ，ＨｆＺｒＳｉＯＮ，ＺｒＳｉＯ，ＺｒＳｉＯＮ，ＨｆＡｌＯ，ＨｆＡｌＯＮ，ＨｆＺｒＡｌＯ，ＨｆＺｒＡｌＯＮ，ＺｒＡｌＯ，ＺｒＡｌＯＮなどを用いることができる。
【００２８】
次に、工程（９）では、全面に不純物を含有する導電性のポリシリコン膜を形成する。この工程としては、例えば、ＣＶＤ法等によりポリシリコンを堆積させた後、不純物をイオン注入する方法や、ＤＯＰＯＳ（Ｄｏｐｅｄ  Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ  Ｓｉｌｉｃｏｎ）等を挙げることができる。
【００２９】
次に、工程（１０）では、マスクパターンをストッパに用いて、ポリシリコン膜にＣＭＰ処理を行う。この工程（１０）でＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理を行う理由は、工程（９）で堆積させたポリシリコン膜は、このポリシリコン膜が堆積されている半導体基板やマスクパターンの凹凸を反映して、その表面が凹凸となっているため、このポリシリコン膜上に金属膜の堆積及びシリサイド化を行うと、シリサイド化の制御やゲート電極の形状加工が困難となるためである。
【００３０】
ここで、上記のようにＣＭＰ処理を行う際、従来の製造方法ではこのストッパが存在しないため、平坦化の程度に限界があった。これに対して、本発明では、この工程（１０）の際に、予め設けたマスクパターンがＣＭＰ処理時のストッパとして働く。このため、ポリシリコン膜の表面を高精度で平坦化させることが可能となる。
【００３１】
次に、工程（１１）では、全面に金属膜を形成する。ここで、本発明では、前の工程（１０）において、ポリシリコン膜の表面を高精度で平坦化させているため、このポリシリコン膜上への金属の堆積を均一に行わせることが可能となる。この結果、後の工程で金属とポリシリコン膜とのシリサイド化反応を行った際にも、均一な形状・特性を有するゲート電極を安定して形成することができる。また、ゲート電極の剥離や、一部でゲート絶縁膜内までシリサイド化が過度に進みゲート絶縁膜の絶縁性を損なうといったことを防止することができる。そして、安定で均一な特性を有するＦｉｎＦＥＴを形成することができる。
【００３２】
工程（１１）での金属膜の堆積方法としては、例えば、ＣＶＤ法を挙げることができる。また、この金属の種類としてはシリコンと反応してシリサイド化が可能なものであれば特に限定されないが、例えば、Ｎｉ，Ｃｒ，Ｉｒ，Ｒｈ，Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｔａ，Ｎｂ，Ｍｏ、Ｗ等を用いることができる。好ましくは、金属膜としてはＷ（タングステン）を用いるのが良い。このように、金属膜としてＷ膜を堆積させることによって、ゲート電極の抵抗率を均一な低い値とすることができる。
【００３３】
次に、工程（１２）では、ポリシリコンと金属の少なくとも一部とを反応させて、金属のシリサイド化を行い、ゲート電極を形成する。この工程（１２）では、金属膜の全てとポリシリコン膜の全てを反応させて金属のシリサイド化を行うことによりシリサイドから構成されるゲート電極を形成しても良いし、金属膜の一部（下部）とポリシリコン膜の全てを反応させて金属のシリサイド化を行うことにより金属とシリサイドの積層構造（金属）／（シリサイド）から構成されるゲート電極を形成しても良い。また、金属膜の全てとポリシリコン膜の一部（上部）を反応させて金属のシリサイド化を行うことにより、金属とシリサイドの積層構造（シリサイド）／（ポリシリコン膜）から構成されるゲート電極を形成しても良い。更に、金属膜の一部（下部）とポリシリコン膜の一部（上部）を反応させて、金属のシリサイド化を行うことにより（金属）／（シリサイド）／（ポリシリコン膜）から構成されるゲート電極を形成しても良い。このようにゲート電極が、シリサイドから構成されるか、（金属）／（シリサイド）の積層構造、（シリサイド）／（ポリシリコン膜）の積層構造、又は（金属）／（シリサイド）／（ポリシリコン膜）の積層構造から構成されるかは、金属膜とポリシリコンの膜厚の比率やシリサイド化の条件（温度など）による。
【００３４】
好ましくは、工程（１１）において金属膜としてＷを堆積させ、工程（１２）においてポリシリコン膜の一部と、金属膜の一部とを反応させて、金属のシリサイド化を行うことにより、上から順にＷ／ＷＳｉ／ポリシリコン膜の積層構造のゲート電極を形成するのが良い。このようにＷ／ＷＳｉ／ポリシリコン膜の積層構造を形成することにより、微細化を行った場合であっても低抵抗で均一なゲート電極を形成することができる。
【００３５】
この工程（１２）では、どのようなシリサイドが形成されるかは、金属の種類やシリサイド化の条件による。具体的には、シリサイドとしては例えば、ＮｉＳｉ，Ｎｉ2Ｓｉ，Ｎｉ3Ｓｉ，ＮｉＳｉ2，ＷＳｉ2，ＴｉＳｉ2，ＶＳｉ2，ＣｒＳｉ2，ＺｒＳｉ2，ＮｂＳｉ2，ＭｏＳｉ2，ＴａＳｉ2，ＣｏＳｉ，ＣｏＳｉ2，ＰｔＳｉ，Ｐｔ2Ｓｉ，Ｐｄ2Ｓｉなどを挙げることができる。
このようにゲート電極の少なくとも一部がシリサイドから構成されることよって、低抵抗率で導電性に優れたゲート電極とすることができる。
【００３６】
次に、工程（１３）では、ゲート電極上にマスクＡを形成する。このマスクＡは、例えば、ＣＶＤ法等により全面にマスクＡ材料を堆積させた後、リソグラフィー技術を用いることにより、ゲート電極上にのみマスクＡ材料を残留させることにより形成することができる。このマスクＡの材料としては、シリコン窒化膜を挙げることができる。
【００３７】
次に、工程（１４）では、マスクＡをマスクに用いて金属膜を除去する。この工程（１４）では、マスクパターン上に存在してシリサイド化反応に関与しなかった金属膜を除去する。
【００３８】
次に、工程（１５）では、マスクパターンを除去する。このマスクパターンを除去する方法としては、以下の工程を有することが好ましい。
工程（１３）でマスクＡを形成後、全面に保護膜を形成する工程、
全面エッチバックを行うことによって、ゲート電極上にマスクＡが残留するようにマスクパターン及びマスクパターン上の保護膜を除去する工程。
マスクＡとして、マスクパターンよりも厚いマスクを形成したり、エッチング耐性が高い材料を用いることにより、全面エッチバックを行った際に、ゲート電極上にマスクＡを残留させると共に、マスクパターン及びマスクパターン上の保護膜を完全に除去することができる。また、保護膜は、後の工程で半導体基板内に不純物を注入する際などに、ゲート電極を保護する機能を有するものであり、シリコン窒化膜を用いることができる。
【００３９】
次に、工程（１６）では、マスクＡをマスクに用いて、半導体基板内に不純物を注入することにより、ソース／ドレイン領域を形成する。ＦｉｎＦＥＴとしてシリコン半導体基板を用いたｐＭＯＳトランジスタを形成する場合、この不純物としてはＢなどを用いることができる。また、ＦｉｎＦＥＴとしてシリコン半導体基板を用いたｎＭＯＳトランジスタを形成する場合、この不純物としてはＰ、Ａｓ、Ｓｂなどを用いることができる。また、ソース／ドレイン領域中の不純物元素濃度としては典型的には、１×１０19〜１×１０21ｃｍ-3とすることができる。
【００４０】
また、本発明の製造方法では、工程（１２）において複数のゲート電極を形成し、工程（１５）において複数のソース／ドレイン領域を形成することにより、複数の前記Ｆｉｎ型電界効果型トランジスタを備えた半導体装置を製造しても良い。
【００４１】
なお、本発明の製造方法では、ＦｉｎＦＥＴとしてｐ型のＦｉｎＦＥＴ及びｎ型のＦｉｎＦＥＴのうち、何れのＦｉｎＦＥＴも形成することができる。ｐ型のＦｉｎＦＥＴを形成する場合、工程（１）においてｎ型の半導体基板を準備し、工程（１５）においてｐ型の不純物を注入してソース／ドレイン領域を形成すれば良い。また、ｎ型のＦｉｎＦＥＴを形成する場合、工程（１）においてｐ型の半導体基板を準備し、工程（１６）においてｎ型の不純物を注入してソース／ドレイン領域を形成すれば良い。
【００４２】
図１２〜２０は、本発明の半導体装置の製造方法の一例を示したものである。なお、図１２〜２０（ａ）、（ｂ）、及び（ｃ）は、それぞれ図１のＡ−Ａ’断面、Ｂ−Ｂ’断面、及びＣ−Ｃ’断面に相当する断面における断面図を表す。
まず、シリコン半導体基板２１を準備した後（工程（１））、このシリコン半導体基板２１の表面酸化を行い、シリコン酸化膜２２を形成する（工程（２））。次に、シリコン酸化膜２２上にシリコン窒化膜を形成した後、リソグラフィー技術を用いてドライエッチングを行い、シリコン窒化膜のパターン２３を形成する（図１２）。
【００４３】
次に、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術により、シリコン半導体基板２１内に素子分離領域２４を形成する（工程（３）；図１３）。すなわち、シリコン窒化膜のパターン２３をハードマスクとして用いて、シリコン酸化膜２２のドライエッチング、及びシリコン半導体基板２１のドライエッチングを行う。これにより、シリコン半導体基板２１内にシャロートレンチが形成される。この後、全面にシリコン酸化膜を堆積させた後、ＣＭＰ処理により平坦化を行うことによって素子分離領域２４を形成することができる。
【００４４】
次に、シリコン窒化膜のパターン２３を除去する。この後、全面にシリコン窒化膜を堆積させた後、リソグラフィー技術によりシリコン窒化膜のドライエッチングを行うことにより、シリコン窒化膜のマスクパターン２５を形成する（工程（４）；図１４）。なお、この際、シリコン半導体基板２１の素子分離領域２４が設けられた以外の部分にマスクパターン２５が形成されるようにする。
【００４５】
次に、マスクパターン２５をマスクに用いて、シリコン酸化膜２２をドライエッチングすることにより除去する。そして、この際、シリコン半導体基板２１を露出させる（工程（５））。なお、この際、シリコン半導体基板２１の露出した部分の表面は、エッチングによりたたかれて劣化する場合がある。このため、この露出させたシリコン半導体基板２１の部分に犠牲酸化膜２６を形成する（工程（６）；図１５）。
【００４６】
次に、犠牲酸化膜２６をウエットエッチングにより除去して、シリコン半導体基板２１を露出させる（工程（７）；図１６）。次に、露出させたシリコン半導体基板２１上にゲート絶縁膜２７を形成する（工程（８））。この後、ＤＯＰＯＳ（ｄｏｐｅｄ  ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ  ｓｉｌｉｃｏｎ）成長を行うことにより、全面にポリシリコン膜２８を形成する（工程（９）；図１７）。
【００４７】
ここで、このポリシリコン膜２８上にそのまま金属の堆積、シリサイド化を行うとゲート電極の形状及び特性が不均一となってしまう。そこで、次の工程では、ポリシリコン膜２８にＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理を行う（工程（１０））。この際、本発明の製造方法では、シリコン窒化膜のマスクパターン２５が、このＣＭＰ処理時のストッパとなるため、高精度な平坦化を行うことができる。この結果、後の工程でシリサイド化を均一に行ってゲート電極の形状・特性を均一にすることができる。
【００４８】
次に、全面にＷ（タングステン）膜２９を堆積させる（工程（１１）；図１８）。この後、ポリシリコン膜２８の一部と、Ｗ膜２９の一部とを反応（シリサイド化）させて、ポリシリコン膜２８上にＷＳｉ膜３１を形成すると共に、このＷＳｉ膜３１上にＷ膜２９を残留させる。そして、Ｗ／ＷＳｉ／ポリシリコン膜の積層構造からなるゲート電極を形成する（工程（１２））。
【００４９】
次に、ゲート電極上にマスクＡ３０を形成する（工程（１３））。このマスクＡ３０の形成工程としては、例えば、全面にシリコン窒化膜を堆積させた後、リソグラフィー技術を用いてシリコン窒化膜のパターニングを行うことにより、ゲート電極上だけにシリコン窒化膜を残留させてマスクＡ３０とする。
【００５０】
次に、マスクＡ３０をマスクに用いて、マスクパターン２５上のＷ膜２９を除去する（工程（１４））。この後、全面に保護膜３２を形成する（図１９）。
次に、全面エッチバックを行うことによって、ゲート電極上にマスクＡ３０が残留するようにマスクパターン２５及びマスクパターン２５上の保護膜３２を除去する（工程（１５））。
【００５１】
次に、マスクＡ３０をマスクに用いて、シリコン半導体基板２１内に不純物を注入することにより、ソース／ドレイン領域３４を形成する（工程（１６）；図２０）。
【００５２】
２．半導体装置
本発明の半導体装置は、１以上のＦｉｎＦＥＴを有する。このＦｉｎＦＥＴは突起状の半導体領域を有し、この突起状の半導体領域を跨ぐようにゲート電極が形成され、このゲート電極と突起状の半導体領域間にはゲート絶縁膜が形成されている。そして、突起状の半導体領域のゲート電極で覆われていない部分にはソース／ドレイン領域が設けられている。
【００５３】
このＦｉｎＦＥＴは、ゲート電極と突起状の半導体領域間の絶縁膜の厚さを調節することにより、突起状の半導体領域の側面にのみチャネル領域を形成したり、突起状の半導体領域の側面と上面にチャネル領域を形成することができる。すなわち、ゲート電極と突起状の半導体領域の上面との間の絶縁膜を厚くすることにより、突起状の半導体領域の側面のみにチャネル領域が形成されるダブルゲート型のＦｉｎＦＥＴとすることができる。また、ゲート電極と突起状の半導体領域の上面及び側面との間の絶縁膜を薄くすることにより、突起状の半導体領域の側面及び上面にチャネル領域が形成されるトライゲート型のＦｉｎＦＥＴとすることができる。
【００５４】
本発明の半導体装置は、１つのゲート電極を有しチャネル領域も１つとなるシングル構造のＦｉｎＦＥＴ、及び複数のゲート電極を有しチャネル領域が複数となるマルチ構造のＦｉｎＦＥＴの何れのＦｉｎＦＥＴを備えていても良い。
【００５５】
本発明の半導体装置では、ゲート電極材料である金属膜を堆積する前に、予めポリシリコン膜がＣＭＰ処理により平坦化されている。また、このＣＭＰ処理はマスクパターンをストッパに用いて行われているため、高精度で均一に平坦化されている。このため、後の金属膜の堆積、シリサイド化、及びゲート電極の形状を均一にすることができる。この結果、ゲート電極の剥離や、一部でゲート絶縁膜内までシリサイド化が過度に進みゲート絶縁膜の絶縁性を損なうといったことを防止することができる。また、安定で均一な特性を有すると共に、プレナー型のトランジスタよりもＯＮ電流が大きくＯＦＦ電流が小さい半導体装置とすることができる。
【００５６】
図２０に、本発明のＦｉｎＦＥＴの一例の断面図を示す。なお、図２０（ａ）、（ｂ）、及び（ｃ）は、それぞれ図１のＡ−Ａ’断面、Ｂ−Ｂ’断面、及びＣ−Ｃ’断面に相当する断面における断面図を表す。
【００５７】
図２０の半導体装置では、半導体基板上に突起状の半導体領域３３が設けられている。そして、この半導体領域３３を跨ぐように、ゲート電極が設けられている。このゲート電極は、Ｗ膜２８／ＷＳｉ膜３１／ポリシリコン膜２９の積層構造から構成されている。そして、ゲート電極と半導体領域３３の間には、ゲート絶縁膜２７が設けられている。
【００５８】
図２０の半導体装置では、半導体領域３３の上面及び側面にチャネル領域が形成される。また、半導体領域３３の、ゲート電極を挟んだ両側にはソース／ドレイン領域３４が設けられている。そして、これらの半導体領域３３、ゲート電極、ゲート絶縁膜２７、ソース／ドレイン領域３４から１つのＦｉｎＦＥＴが構成されている。そして、図２０の半導体装置では、２つのＦｉｎＦＥＴが設けられており、一方のＦｉｎＦＥＴと他方のＦｉｎＦＥＴのソース／ドレイン領域は共通化されている。
【実施例】
【００５９】
（実施例）
まず、シリコン半導体基板２１を準備した後（工程（１））、このシリコン半導体基板２１の表面酸化を行ってシリコン酸化膜２２とした（工程（２））。次に、シリコン酸化膜２２上の全面にシリコン窒化膜を成長させた。この後、リソグラフィー技術により、シリコン窒化膜のドライエッチングを行い、シリコン窒化膜のパターン２３を形成した（図１２）。
【００６０】
次に、このシリコン窒化膜のパターン２３をハードマスクに用いて、シリコン酸化膜２２のドライエッチングを行った後、シリコン半導体基板２１のドライエッチングを２５０ｎｍ、行った。この後、全面にシリコン酸化膜を堆積させた後、ＣＭＰ処理により平坦化を行うことによって素子分離領域２４を形成した（工程（３）；図１３）。
【００６１】
次に、ウエットエッチングによりシリコン窒化膜のパターン２３を除去した。この後、全面にシリコン窒化膜を１５０ｎｍ、堆積させた。この後、レジストマスクを用いたリソグラフィー技術によりシリコン窒化膜のドライエッチングを行ってシリコン窒化膜のマスクパターン２５を形成した（工程（４）；図１４）。
【００６２】
次に、このマスクパターン２５をマスクに用いて、シリコン酸化膜２２をドライエッチングして除去することにより、シリコン半導体基板２１を露出させた（工程（５））。次に、この露出させたシリコン半導体基板２１の部分に犠牲酸化膜２６を形成した（工程（６）；図１５）。
【００６３】
次に、犠牲酸化膜２６をウエットエッチングにより除去して、シリコン半導体基板２１を露出させた（工程（７）；図１６）。この後、ドライ酸化を行うことにより、１０ｎｍのゲート絶縁膜２７を形成した（工程（８））。この後、ＤＯＰＯＳ（ｄｏｐｅｄ  ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ  ｓｉｌｉｃｏｎ）成長を行うことにより、全面に２００ｎｍのポリシリコン膜２８を形成した（工程（９）；図１７）。
【００６４】
次に、シリコン窒化膜のマスクパターン２５をストッパに用いて、ポリシリコン膜２８にＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理を行った（工程（１０））。
【００６５】
次に、全面にＷ（タングステン）膜２９を堆積させた（工程（１１）；図１８）。この後、ポリシリコン膜２８の一部と、Ｗ膜２９の一部とを反応（シリサイド化）させて、ポリシリコン膜２８上にＷＳｉ膜３１を形成すると共に、このＷＳｉ膜３１上にＷ膜２９を残留させた。そして、Ｗ（６０ｎｍ）／ＷＳｉ（３０ｎｍ）／ポリシリコンの積層構造からなるゲート電極を形成した（工程（１２））。
【００６６】
次に、２００ｎｍのシリコン窒化膜を形成した後、パターニングを行うことにより、ゲート電極上にマスクＡ３０を形成した（工程（１３））。次に、マスクＡ３０をマスクに用いて、マスクパターン２５上のＷ膜２９を除去した（工程（１４））。この後、全面に１０ｎｍのシリコン窒化膜（保護膜）３２を形成した後、全面エッチバックを行うことによりゲート電極の側面にシリコン窒化膜３２を残留させた（図１９）。
【００６７】
次に、マスクパターン２５及びマスクパターン２５上のシリコン窒化膜３２を除去した（工程（１５））。この後、マスクＡ３０をマスクに用いて、シリコン半導体基板２１内に不純物を注入することにより、ソース／ドレイン領域３４を形成した（工程（１６）；図２０）。
【図面の簡単な説明】
【００６８】
【図１】従来の半導体装置の製造方法を説明する図である。
【図２】従来の半導体装置の製造方法を説明する図である。
【図３】従来の半導体装置の製造方法を説明する図である。
【図４】従来の半導体装置の製造方法を説明する図である。
【図５】従来の半導体装置の製造方法を説明する図である。
【図６】従来の半導体装置の製造方法を説明する図である。
【図７】従来の半導体装置の製造方法を説明する図である。
【図８】従来の半導体装置の製造方法を説明する図である。
【図９】従来の半導体装置の製造方法を説明する図である。
【図１０】従来の半導体装置の製造方法を説明する図である。
【図１１】従来の半導体装置の製造方法を説明する図である。
【図１２】本発明の半導体装置の製造方法の一例を説明する図である。
【図１３】本発明の半導体装置の製造方法の一例を説明する図である。
【図１４】本発明の半導体装置の製造方法の一例を説明する図である。
【図１５】本発明の半導体装置の製造方法の一例を説明する図である。
【図１６】本発明の半導体装置の製造方法の一例を説明する図である。
【図１７】本発明の半導体装置の製造方法の一例を説明する図である。
【図１８】本発明の半導体装置の製造方法の一例を説明する図である。
【図１９】本発明の半導体装置の製造方法の一例を説明する図である。
【図２０】本発明の半導体装置の製造方法の一例を説明する図である。
【符号の説明】
【００６９】
１  突起状の半導体領域
２  ゲート電極
３  ソース／ドレイン領域
４  シリコン半導体基板
５  シリコン酸化膜
６  シリコン窒化膜のパターン
７  素子分離領域
８  マスクパターン
９  突起状の半導体領域
１０  ゲート絶縁膜
１１  ポリシリコン膜
１２  金属膜
１３  マスク
１４  保護膜
１５  ＷＳｉ膜
１６  ソース／ドレイン領域
２１  シリコン半導体基板
２２  シリコン酸化膜
２３  シリコン窒化膜のパターン
２４  素子分離領域
２５  マスクパターン
２６  犠牲酸化膜
２７  ゲート絶縁膜
２８  ポリシリコン膜
２９  Ｗ膜
３０  マスクＡ
３１  ＷＳｉ膜
３２  保護膜
３３  突起状の半導体領域
３４  ソース／ドレイン領域
【図１】
0005602340.tif 000002
【図２】
0005602340.tif 000003
【図３】
0005602340.tif 000004
【図４】
0005602340.tif 000005
【図５】
0005602340.tif 000006
【図６】
0005602340.tif 000007
【図７】
0005602340.tif 000008
【図８】
0005602340.tif 000009
【図９】
0005602340.tif 000010
【図１０】
0005602340.tif 000011
【図１１】
0005602340.tif 000012
【図１２】
0005602340.tif 000013
【図１３】
0005602340.tif 000014
【図１４】
0005602340.tif 000015
【図１５】
0005602340.tif 000016
【図１６】
0005602340.tif 000017
【図１７】
0005602340.tif 000018
【図１８】
0005602340.tif 000019
【図１９】
0005602340.tif 000020
【図２０】
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