(57)【特許請求の範囲】
【請求項１】
半導体基板のｎ型不純物が注入された領域の上方に形成された、酸化シリコンを有する第１の絶縁膜と、
前記第１の絶縁膜上に形成された第２の絶縁膜と、
前記第２の絶縁膜の上に形成され、陽イオンサイトに空孔を有する金属欠損型酸化膜と、
前記金属欠損型酸化膜の上に形成されたゲート電極と、
前記半導体基板に形成されたｐ型ソース領域及びｐ型ドレイン領域と、
を含む半導体装置。
【請求項２】
半導体基板のｎ型不純物が注入された領域の上方に形成された絶縁膜と、
前記絶縁膜の上に形成され、陽イオンサイトに空孔を有する金属欠損型酸化膜と、
前記金属欠損型酸化膜の上に形成されたゲート電極と、
前記半導体基板に形成されたｐ型ソース領域及びｐ型ドレイン領域と、
前記絶縁膜と前記金属欠損型酸化膜との界面に、前記絶縁膜と前記金属欠損型酸化膜の混合層と、
を含む半導体装置。
【請求項３】
半導体基板のｎ型不純物が注入された領域の上方に形成された、酸化シリコンを有する第１の絶縁膜と、
前記第１の絶縁膜上に形成された陽イオンサイトに空孔を有する金属欠損型酸化膜と、
前記金属欠損型酸化膜の上に形成された第２の絶縁膜と、
前記第２の絶縁膜の上に形成されたゲート電極と、
前記半導体基板に形成されたｐ型ソース領域及びｐ型ドレイン領域と、
を含む半導体装置。
【請求項４】
半導体基板のｎ型不純物領域の上方に酸化シリコンを有する第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜を形成する前、又は前記第２の絶縁膜を形成した後に、前記第１の絶縁膜の上方に陽イオンサイトに空孔を有する金属欠損型酸化膜を形成する工程と、
前記第２の絶縁膜と前記金属欠損型酸化膜の積層体の上に金属膜を形成する工程と、
前記金属膜をパターニングしてゲート電極を形成する工程と、
前記ゲート電極を形成した後に、前記半導体基板にｐ型ソース領域及びｐ型ドレイン領域を形成する工程と、
を含む半導体装置の製造方法。
【請求項５】
半導体基板のｎ型不純物領域の上方に絶縁膜を形成する工程と、
前記絶縁膜を形成した後に、陽イオンサイトに空孔を有する金属欠損型酸化膜を形成する工程と、
前記絶縁膜及び前記金属欠損型酸化膜を加熱する工程と、
前記加熱する工程の後、前記絶縁膜と前記金属欠損型酸化膜の積層体の上に金属膜を形成する工程と、
前記金属膜をパターニングしてゲート電極を形成する工程と、
前記ゲート電極を形成した後に、前記半導体基板にｐ型ソース領域及びｐ型ドレイン領域を形成する工程と、
を含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳ（Metal-Oxide Semiconductor）トランジスタは、ゲート電極と、Ｓｉ（シリコン）などの半導体との間に、シリコン酸化膜からなるゲート絶縁膜を介在させた構成を有し、ゲート電極に電圧を印加することで、ソースとドレインの間に流れる電流を制御し、電気信号の増幅やスイッチング動作を行う。
【０００３】
近年では、ＭＯＳトランジスタの微細化に伴い、静電容量を大きくするためにゲート絶縁膜の膜厚も薄くなっている。
【０００４】
ところが、ゲート絶縁膜の厚さが極端に薄くなっていくと、量子力学的効果によってシリコン酸化膜を電子が通り抜けるトンネル現象が発生してしまう。
そこで、近年では、このようなトンネル現象を防止するために、ゲート絶縁膜に誘電率がより高い材料、いわゆる高誘電率膜（High−ｋ膜）を用いることが提唱されている。高誘電率膜を使用することで、静電容量を維持しながら膜厚をシリコン酸化膜に比べて厚くできるので、トンネル現象による電子のリークを抑制できる。
【０００５】
また、ＭＯＳトランジスタでは、ゲート電極に使用する金属膜の仕事関数の値を選択することで消費電力を下げられることが知られている。例えば、ｐ型ＭＯＳトランジスタのゲート電極には、相対的に高い仕事関数を有する金やプラチナなどが用いられる。また、ｎ型ＭＯＳトランジスタのゲート電極には、相対的に仕事関数が低いアルミニウムやチタンなどが用いられる。
【０００６】
さらに、従来のＭＯＳトランジスタでは、ゲート電極の仕事関数の値を調整するために、高誘電率のゲート絶縁膜の上に金属酸化物からなるキャップ層を形成し、その上にゲート電極を形成することがある。
このようなキャップ層としては、ｐ型ＭＯＳトランジスタであれば、例えば、酸化アルミニウム膜や、酸化タンタル膜、酸化チタン膜、があげられる。また、ｎ型ＭＯＳトランジスタのキャップ層としては、例えば、酸化ランタン膜、酸化イットリウム、酸化マグネシウムがあげられる。
【０００７】
このように、誘電体膜とゲート電極の間にキャップ層として金属酸化膜を設けると、ゲート電極の仕事関数の値が高くなって、その仕事関数をシリコンの価電子帯近傍の値に設定でき、ｐ型ＭＯＳトランジスタのしきい値電圧を所望の値の近づけることができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−２４３００９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、ｐ型ＭＯＳトランジスタでは、ゲート電極を形成した後にソース／ドレイン領域の活性化アニールを行うと、ゲート電極の仕事関数の値がミッドギャップ化してゲート電圧のしきい値電圧が所望の値からシフトしてしまう。
本発明は、このような事情に鑑みてなされたものであり、ｐ型ＭＯＳトランジスタのし
きい値電圧を所望の値に制御できる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本願の一観点によれば、半導体基板のｎ型不純物が注入された領域の上方に形成された、酸化シリコンを有する第１の絶縁膜と、前記第１の絶縁膜上に形成された第２の絶縁膜と、前記第２の絶縁膜の上に形成され、陽イオンサイトに空孔を有する金属欠損型酸化膜と、前記金属欠損型酸化膜の上に形成されたゲート電極と、前記半導体基板に形成されたｐ型ソース領域及びｐ型ドレイン領域と、を含む半導体装置が提供される。
【００１１】
また、本発明の別の観点によれば、半導体基板のｎ型不純物が注入された領域の上方に形成された絶縁膜と、前記絶縁膜の上に形成され、陽イオンサイトに空孔を有する金属欠損型酸化膜と、前記金属欠損型酸化膜の上に形成されたゲート電極と、前記半導体基板に形成されたｐ型ソース領域及びｐ型ドレイン領域と、前記絶縁膜と前記金属欠損型酸化膜との界面に、前記絶縁膜と前記金属欠損型酸化膜の混合層と、を含む半導体装置が提供される。
さらに、本発明の別の観点によれば、半導体基板のｎ型不純物が注入された領域の上方に形成された、酸化シリコンを有する第１の絶縁膜と、前記第１の絶縁膜上に形成された陽イオンサイトに空孔を有する金属欠損型酸化膜と、前記金属欠損型酸化膜の上に形成された第２の絶縁膜と、前記第２の絶縁膜の上に形成されたゲート電極と、前記半導体基板に形成されたｐ型ソース領域及びｐ型ドレイン領域とを含む半導体装置が提供される。
【００１２】
また、本発明の別の観点によれば、半導体基板のｎ型不純物領域の上方に酸化シリコンを有する第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜を形成する前、又は前記第２の絶縁膜を形成した後に、前記第１の絶縁膜の上方に陽イオンサイトに空孔を有する金属欠損型酸化膜を形成する工程と、前記第２の絶縁膜と前記金属欠損型酸化膜の積層体の上に金属膜を形成する工程と、前記金属膜をパターニングしてゲート電極を形成する工程と、前記ゲート電極を形成した後に、前記半導体基板にｐ型ソース領域及びｐ型ドレイン領域を形成する工程と、を含む半導体装置の製造方法が提供される。
さらに、半導体基板のｎ型不純物領域の上方に絶縁膜を形成する工程と、前記絶縁膜を形成した後に、陽イオンサイトに空孔を有する金属欠損型酸化膜を形成する工程と、前記絶縁膜及び前記金属欠損型酸化膜を加熱する工程と、前記加熱する工程の後、前記絶縁膜と前記金属欠損型酸化膜の積層体の上に金属膜を形成する工程と、前記金属膜をパターニングしてゲート電極を形成する工程と、前記ゲート電極を形成した後に、前記半導体基板にｐ型ソース領域及びｐ型ドレイン領域を形成する工程と、を含む半導体装置の製造方法が提供される。
【発明の効果】
【００１３】
金属欠損型酸化膜によってゲート電極と半導体基板の間の絶縁層に固定電荷が導入されるので、ゲート電極を形成した後にソース／ドレイン領域を形成してもｐ型ＭＯＳトランジスタのしきい値電圧をプラス側にシフトすることができる。
【図面の簡単な説明】
【００１４】
【図１Ａ】図１Ａは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図１Ｂ】図１Ｂは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図１Ｃ】図１Ｃは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図１Ｄ】図１Ｄは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図１Ｅ】図１Ｅは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図１Ｆ】図１Ｆは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その６）である。
【図１Ｇ】図１Ｇは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その７）である。
【図１Ｈ】図１Ｈは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その８）である。
【図１Ｉ】図１Ｉは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その９）である。
【図２】図２は、本発明の第１の実施の形態に係る半導体装置のｐ型ＭＯＳトランジスタのゲート電圧と静電容量の関係を示す図である。
【図３】図３は、図２のラインＬ２に示す従来の半導体装置のｐ型ＭＯＳトランジスタの構成を示す図である。
【図４Ａ】図４Ａは、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図４Ｂ】図４Ｂは、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図４Ｃ】図４Ｃは、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図４Ｄ】図４Ｄは、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図４Ｅ】図４Ｅは、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図４Ｆ】図４Ｆは、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その６）である。
【図５】図５は、本発明の第２の実施の形態に係る半導体装置のｐ型ＭＯＳトランジスタのゲート電圧と静電容量の関係を示す図である。
【発明を実施するための最良の形態】
【００１５】
発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。
前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない。
【００１６】
（第１の実施の形態）
本発明の第１実施の形態について図面を参照して詳細に説明する。
最初に、図１Ａに示す断面構造を得るまでの工程について説明する。
まず、シリコン基板１（半導体基板）の表面に、トランジスタの活性領域を画定する素子分離絶縁膜２を形成する。この実施の形態では素子分離絶縁膜２として、シャロートレンチアイソレーション（ＳＴＩ）を形成する。ＳＴＩは、シリコン基板１の素子分離領域に溝３を形成し、その中にシリコン酸化等の絶縁膜を埋め込むことにより形成される。なお、素子分離絶縁膜２は、ＳＴＩに限られず、ＬＯＣＯＳ（Local Oxidation of Silicon）法で形成した絶縁膜であっても良い。
【００１７】
シリコン基板１のメモリセル領域におけるトランジスタ活性領域にｎ型不純物、例えばリンを注入してｎウェル５を形成する。そして、トランジスタ活性領域の表面を熱酸化させて第１の絶縁層６を形成する。第１の絶縁層６には、シリコン酸化膜又は酸窒化シリコン(ＳｉＯＮ)膜が用いられ、その膜厚は０．３ｎｍ〜１．０ｎｍである。第１の絶縁層６は、オゾンガス、酸素ガス、又は酸窒化ガスなどの酸素元素を含む酸化雰囲気で熱ＣＶＤ（Chemical Vapor Deposition）法により形成する。
なお、第１の絶縁層６として酸窒化シリコン膜を形成するときは、酸窒化ガスを用いても良いが、シリコン酸化膜を形成した後、窒素ガスを含む雰囲気でプラズマ処理し、続いて７５０℃〜１１００°でアニールしても良い。
【００１８】
続いて、第１の絶縁層６の上に、高誘電率膜７を形成する。高誘電率膜７としては、シリコン酸化膜より誘電率が高いハフニウム酸化膜が用いられ、その膜厚は例えば０．５ｎｍ〜３ｎｍの膜厚とする。尚、ハフニウム酸化膜にはＨｆＺｒ酸化膜やＨｆＳｉ酸化膜も含まれる。高誘電率膜７の形成には、熱ＣＶＤ法、ＡＬＤ（Atomic Layer Deposition）法、又はＰＶＤ（Physical Vapor Deposition）法が用いられる。
なお、ハフニウム酸化膜中に、Ｚｒ、Ｔｉ、Ａｌ、Ｓｉ、Ｔａ、Ｌａ、Ｙ、Ｍｇを混入させても良い。さらに、高誘電率膜７の形成後に、５００℃〜１０５０℃で熱処理して酸化膜の膜質を調整しても良い。また、７５０℃〜１１００℃の高温で窒素プラズマを用いて高誘電率膜７をアニールし、高誘電率膜７の少なくとも一部を窒化させても良い。高誘
電率膜７の少なくとも一部を窒化すると、誘電率がさらに高められる。
【００１９】
次に、図１Ｂに示すように、ｎウェル５上の高誘電率膜７の上に、Ｎｉ、Ｆｅ、Ｃｏ、Ｍｎなどの単元素の金属膜８を、０．２ｎｍ〜１．０ｎｍの膜厚に、熱ＣＶＤ法、ＡＬＤ法又はＰＶＤ法によって形成する。
続いて、図１Ｃに示すように、金属膜８を熱処理して酸化させて、金属欠損型酸化膜９を、０．５ｎｍ〜２．０ｎｍの膜厚に形成する。熱処理の条件は、アルゴンガスをベースとし、重量濃度比で酸素を０．１％〜１％含む混合ガスを用い、ガス圧を０．１Ｐａ〜１０Ｐａ、雰囲気温度を４００℃〜７００℃とする。なお、金属膜８を酸素プラズマに晒すことで金属欠損型酸化膜９を形成しても良い。
【００２０】
また、図示を省略するが、金属欠損型酸化膜９を形成するときには、高誘電率膜７の上に金属酸化膜を０．５ｎｍ〜２．０ｎｍの膜厚に、熱ＣＶＤ法、ＡＬＤ法又はＰＶＤ法によって形成しても良い。この場合は、金属酸化膜を形成した後に、金属欠損を起こさせるために、熱処理を行うことが好ましい。熱処理の条件は、下方の第１の絶縁層６の酸化が進んだり、膜厚が増加したりしないような条件で行われる。
【００２１】
ここで、金属欠損型酸化膜９について説明する。
まず、陽イオンと陰イオンの数が等しい化合物は、定比化合物と呼ばれる。これに対し、多くの遷移金属化合物では、陽イオンが複数の電子価をとるために、陽イオンと陰イオンの数が一致しない不定比性が生じる。このような不定比性を有する金属酸化膜が、金属欠損型酸化膜と呼ばれる。
【００２２】
陽イオンが欠損することで不定比性を生じる金属欠損型酸化膜としては、例えばニッケル酸化物（Ｎｉ１−ｘＯ）、鉄酸化物（Ｆｅ１−ｘＯ）、コバルト酸化物（Ｃｏ１−ｘＯ）、マンガン酸化物（Ｍｎ１−ｘＯ）があげられる。このような遷移金属の酸化物では、いずれも陽イオンサイトに空孔が形成されることで不定比性が生じている。つまり、本来であれば陽イオンがあるべき位置に空孔があることで、マイナスの固定電荷が生成されている。このことから、金属欠陥型酸化物は、陽イオン不足型不定比化合物と呼ばれることもある。
【００２３】
次に、図１Ｄに示すように、熱処理により、高誘電率膜７中に金属欠損型酸化膜９の元素を熱拡散させて第２の絶縁層１０を形成する。熱処理は、例えば、窒素雰囲気中で、加熱温度は７５０℃〜１１００℃とする。このようなミキシングアニールによって、高誘電率膜７と金属欠損型酸化膜９との境界部分に、金属欠損型酸化膜９の元素が高誘電率膜７内に拡散した混合層１０Ａが形成される。混合層１０Ａを形成することで、第２の絶縁層１０にはミキシングアニールを行う前に比べてシリコン基板１により近い領域にマイナスの固定電荷が導入される。なお、混合層１０Ａは、第２の絶縁層１０の一部分のみに形成しても良いし、第２の絶縁層１０の全体を混合層１０Ａにしても良い。
【００２４】
続いて、図１Ｅに示すように、第２の絶縁層１０の上に、導電膜１１を形成する。導電膜１１は、例えば、ＴｉＮ膜からなり、窒素ガス又は窒素ガスにアルゴンガスを加えた混合ガスの雰囲気中でＰＶＤ法により２〜２０ｎｍ、ここでは１０ｎｍの膜厚に形成する。また、成膜時の基板温度は−３０℃から４００℃とし、ＲＦパワーは０Ｗ〜２０００Ｗ、ＤＣパワーは０Ｗ〜５００００Ｗとする。なお、導電膜１１の形成方法は、ＡＬＤ法やＣＶＤ法であっても良い。
【００２５】
ここで、導電膜１１は、金属膜であることが好ましいが、Ｔｉ，Ｈｆ，Ａｌ，ＴｉＴａ，ＲｕＴａ，ＴｉＳｉ，ＷＮ，ＴｉＡｌＮ，ＴｉＳｉＮ，ＴａＳｉＮ，ＴａＮ，ＮｉＳｉ，ＮｉＳｉ２，Ｗ，ＷＳｉ２，ＴｉＮ，ＣｏＳｉ２，ＭｏＳｉ２，ＺｒＮ，ＷＳｉ，Ｈｆ
Ｎ，ＰｔＲａ，Ｉｒ，ＴａＣＮ，Ｍｏ，ＭｏＮ，Ｒｕ，Ｐｔ，Ｎｉ３Ｓｉ，Ｎｉ，Ａｕのいずれか１つ、又はこれらを組み合わせた積層膜であっても良い。
【００２６】
続いて、図１Ｆに示す断面構造を得るための工程について説明する。
導電膜１１の上に多結晶又は非晶質のシリコン膜１２を形成する。シリコン膜１２は、１０ｎｍ〜１００ｎｍの膜厚に熱ＣＶＤ法により形成される。
さらに、シリコン膜１２の上に、ゲート電極の加工用のハードマスクとしてシリコン窒化膜１３を５ｎｍ〜２０ｎｍの膜厚に形成する。なお、シリコン窒化膜１３の形成は、本実施の形態に必須ではない。また、シリコン膜１２の代わりに、膜厚が例えば１０ｎｍのＴｉＮ膜と、膜厚が例えば５０ｎｍのＷを積層させても良い。
【００２７】
次に、図１Ｇに示す断面構造を得るまでの工程について説明する。
最初に、シリコン窒化膜１３上にゲート形状を有するレジストパターンＲを形成する。続いて、レジストパターンＲをマスクにしてシリコン窒化膜１３を例えば、ＣＦ４、ＣＨ３Ｆ、Ａｒ及びＯ２の混合ガスを用いてドライエッチングする。さらに、パターニングしたシリコン窒化膜１３をハードマスクにしてシリコン膜１２、導電膜１１を順番にエッチングする。シリコン膜１２のエッチングには、例えばＣＦ４、Ｃｌ２及びＮ２の混合ガスが用いられる。導電膜１１のエッチングには、例えばＣｌ２、ＣＦ４及びＮ２の混合ガスが用いられる。
このように、導電膜１１がパターニングされることで、ゲート電極２１が形成される。
【００２８】
さらに、シリコン窒化膜１３をハードマスクにして、第２の絶縁層１０及び第１の絶縁層６を例えば塩素系ガスとＡｒガスの混合ガスを用いてドライエッチングする。これにより、ゲート電極２１の両側部のシリコン基板１が露出する。この後、シリコン窒化膜１３を、例えばリン酸により除去する。なお、ドライエッチング方法としては、例えば、ＲＩＥ法、又はプラズマエッチング法が用いられる。
【００２９】
続いて、図１Ｈに示す断面構造を得るまでの工程について説明する。
ゲート電極２１をマスクにしたイオン注入により、ゲート電極２１の両側のシリコン基板１の表層にｐ型不純物、例えばホウ素をイオン注入し、ソース／ドレインエクステンション領域２２を形成する。
この後に、ゲート電極２１を含むシリコン基板１の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックして第１の絶縁層６からゲート電極２１までの積層膜の両側部分のみを残して絶縁性のサイドウォール２３を形成する。サイドウォール２３を形成する絶縁膜には、例えばＣＶＤ法により形成されたシリコン酸化膜が用いられる。
【００３０】
続いて、絶縁性サイドウォール２３とゲート電極２１をマスクにしてシリコン基板１の表層にホウ素等のｐ型不純物を再びイオン注入し、ゲート電極２１の側方のシリコン基板１にソース／ドレイン領域（高濃度不純物拡散領域）２４を形成する。
【００３１】
さらに、ゲート電極２１を含むシリコン基板１の上側全面に金属膜をスパッタ法により形成する。金属膜は、例えば、コバルト膜等の高融点金属が好ましいが、比較的に融点が低い金属であっても良い。そして、この金属膜を加熱してシリコンと反応させることにより、ゲート電極２１の上方と、ソース／ドレイン領域２４におけるシリコン基板１上にそれぞれにコバルトシリサイド層等の金属シリサイド層２５Ａ、２５Ｂを形成する。この熱処理には、例えば、１０５０℃での瞬時熱アニール（ＲＴＡ）が行われ、これによって、各ソース／ドレイン領域２２，２４が活性化されて低抵抗化する。
【００３２】
その後に、素子分離絶縁膜２上などで未反応となっている高融点金属膜をウエットエッチングによって除去する。ここまでの工程で、ｐ型ＭＯＳトランジスタＴ１が形成される
。
【００３３】
さらに、図１Ｉに示す断面構造を得るまでの工程について説明する。
最初に、ゲート電極２１を含むシリコン基板１の上側全面に、第１誘電体層３１を形成する。第１誘電体層３１は、例えば、シリコン酸化膜、又は低誘電率膜でも良い。さらに、第１誘電体層３１に、燐、ボロン又は他の元素を注入しても良い。シリコン酸化膜は、例えば、ＴＥＯＳ(tetra ethoxy silane)ガスを使用した高密度プラズマＣＶＤ法により形成される。
そして、第１誘電体層３１の表面を化学的機械研磨 (ＣＭＰ：Chemical Mechanical Polishing)法で研磨して平坦化させ、シリコン基板１の表面から誘電体膜１４の表面までの膜厚を所定値に調整する。
【００３４】
続いて、第１誘電体層３１をフォトリソグラフィ法によってパターニングして、一方のソース／ドレイン領域２４の上にコンタクトホール３２を形成する。コンタクトホール３２の深さはソース／ドレイン領域２４の高融点金属シリサイド層２５Ｂに到達するまでとする。
【００３５】
そして、コンタクトホール３２を用いてソース／ドレイン領域２４に電気的に接続される導電性プラグ３３を形成する。具体的には、コンタクトホール３２の内面に厚さが３０ｎｍのチタン（Ｔｉ）膜と、厚さが２０ｎｍの窒化チタン（ＴｉＮ）膜とを順番にスパッタ法等により形成し、２層の積層構造を有する密着膜（グルー膜）３３Ａを作製する。さらに、密着膜３３Ａ上にタングステン（Ｗ）膜３３ＢをＣＶＤ法により成長させる。この膜厚は、例えば３００ｎｍとし、Ｗ膜３３Ｂでコンタクトホール３２の空隙を埋める。第１誘電体層３１の上面上に成長した余分なＷ膜３３Ａ及び密着膜３３ＢをＣＭＰ法で除去する。これにより、コンタクトホール３２内に導電性プラグ３３が形成される。
【００３６】
続いて、第１誘電体層３１及び導電性プラグ３３の全面に第２誘電体膜３５を形成する。次に、第２誘電体膜３５に図示を省略するレジストマスクを形成し、ドライエッチングにより配線溝３６Ａ，３６Ｂを形成する。この配線溝３６Ａ，３６Ｂの内面にバリア層３７Ａ，３８Ａとして、Ｔａ，ＴａＮ，Ｔｉ，ＴｉＮ又はこれらから選択した積層膜をＰＶＤ法により形成する。さらに、Ｃｕシード層をＰＶＤ法により形成してから、めっきにより配線溝３６Ａ，３６ＢにＣｕ３７Ｂ，３８Ｂを埋め込む。その後、第２誘電体膜３５の上面から余分なＣｕをＣＭＰ法で除去し、ダマシン構造の配線３７，３８を形成する。
【００３７】
そして、第２誘電体膜３５及び配線３７，３８を覆うように、第３誘電体膜３９を形成する。これにより、ｐ型ＭＯＳトランジスタＴ１を有する半導体装置４０が形成される。
なお、シリコン基板１上にｐ型ＭＯＳトランジスタＴ１とｎ型ＭＯＳトランジスタ（不図示）を形成する場合には、図１Ａで高誘電率膜７を形成した後、ｎ型ＭＯＳトランジスタの形成領域をマスクしてから、金属欠損型酸化膜９を形成する。
なお、図１Ｉにおいて、配線３７，３８の上に、図示を省略する誘電体層、導電性プラグ及び配線をさらに形成しても良い。また、導電性プラグと配線は、コンタクトホール及び配線溝を形成した後、金属を一度に埋め込んでデュアルダマシン構造にしても良い。
【００３８】
次に、このようにして形成したｐ型ＭＯＳトランジスタＴ１の静電容量とゲート電圧の関係を調べた結果を図２に示す。なお、横軸はゲート電圧を示し、縦軸はｐ型ＭＯＳトランジスタのＭＯＳ構造部分の静電容量を示す。
本実施の形態の半導体装置４０では、ゲート電圧の変化に伴ってラインＬ１に示すようにｐ型ＭＯＳトランジスタＴ１のＭＯＳ構造部分の静電容量が変化した。
【００３９】
ここで、静電容量の測定に用いたｐ型ＭＯＳトランジスタＴ１では、図１Ａから図１Ｃ
に示した工程と同様にシリコン基板１の上に、ＮＯガスを用いてＳｉＯＮからなる第１の絶縁層６を０．７ｎｍ形成した。第１の絶縁層６の上には、ハフニウム酸化膜７をＡＬＤ法にて１．０ｎｍ形成し、その後に８５０℃で５秒間熱処理を行った。
【００４０】
さらに、金属欠損型酸化膜９として、ＮｉをＰＶＤ法で０．５ｎｍ形成した後、熱処理により１．０ｎｍのＮｉ酸化物を形成した。なお、熱処理は、下方に形成されている第１の絶縁層６を酸化させたり、膜厚を増大させたりしないように、酸素を０．１％混合したＡｒガス雰囲気で、１Ｐａ、４００℃の条件で加熱処理を行った。さらに、窒素ガス雰囲気中で１０５０℃の熱処理を５秒実施してミキシングアニールを行い、第２の絶縁層１０を形成した。
【００４１】
これに対し、従来のように、絶縁層にハフニウム酸化物を用いた半導体装置では、ゲート電圧の変化に伴って図２のラインＬ２に示すようにＭＯＳ構造の容量が変化した。
【００４２】
ここで、図２において容量の測定を行った図３に従来の半導体装置の構造を示す。
図３に示すように、従来の半導体装置１０１は、シリコンの基板１０２の上に、ＳｉＯＮからなる低誘電率膜１０３を０．７ｎｍ形成し、その上に高誘電率膜１０４としてハフニウム酸化膜を３．１ｎｍ形成している。そして、高誘電率膜１０４の上には、ＴｉＮからなるゲート電極１０５が形成されている。
【００４３】
図２のラインＬ１、Ｌ２から分かるように、この実施の形態の半導体装置４０では、デート電圧の変化に伴って、ゲート電極のしきい値電圧、この場合にはｐ型ＭＯＳトランジスタＴ１のＭＯＳ構造の容量が直線的に立ち上がるフラットバンド電圧が、従来の半導体装置に比べて、プラス側に５０ｍＶシフトしている。
【００４４】
これは、第２の絶縁層１０中に、金属欠損型酸化膜９によってマイナスの固定電荷が導入されたことで、ｐ型ＭＯＳトランジスタＴ１のしきい値電圧がプラス側にシフトしたためであると考えられる。
さらに、ミキシングアニールにより、金属欠損型酸化膜９の少なくとも一部の元素を高誘電率膜７内に拡散させたことで、金属欠損型酸化膜９のマイナスの固定電荷がシリコン基板１により近い位置に導入されたためであると考えられる。
【００４５】
なお、ミキシングアニールを行わない場合でも、金属欠損型酸化膜９によって第２の絶縁層１０中にマイナスの固定電荷が導入されているので、ｐ型ＭＯＳトランジスタＴ１のしきい値電圧をプラス側にシフトさせることができる。このため、半導体装置４０の製造方法では、高誘電率膜７と金属欠損型酸化膜９のミキシングアニールを必ずしも実施しなくても良い。この場合の第２の絶縁層１０は、高誘電率膜７と金属欠損型酸化膜９の二層構造になる。
【００４６】
以上、説明したように、この実施の形態では、高誘電率膜７の上に金属欠損型酸化膜９を形成したので、ゲート電極２１とシリコン基板１の間の第２の絶縁層１０に固定電荷を導入することが可能になる。このため、ゲート電極２１を形成した後に、ソース／ドレイン領域２４を活性化アニールしても、ゲート電極２１の仕事関数がミッドギャップ化されず、ｐ型ＭＯＳトランジスタＴ１のしきい値電圧をプラス側にシフトさせた状態を維持できる。これにより、半導体装置４０は、ｐ型ＭＯＳトランジスタＴ１の消費電力を低下できる。
また、金属欠損型酸化膜９は、金属膜や金属酸化膜を酸化処理することにより形成されるので、複雑な製造工程が不要になる。
【００４７】
さらに、ミキシングアニールにより、高誘電率膜７と金属欠損型酸化膜９のそれぞれの
構成元素の少なくとも一部を熱拡散させたので、金属欠損型酸化膜９中の固定電荷をシリコン基板１により近い位置に導入することが可能になり、しきい値電圧のシフト量を増大させることができる。
【００４８】
（第２の実施の形態）
本発明の第２実施の形態について図面を参照して詳細に説明する。なお、第１の実施の形態と同じ構成要素には同一の符号を付してある。また、重複する説明は省略する。
まず、図４Ａに示すように、シリコン基板１に形成したｎウェル５の上に第１の絶縁層６を形成する。さらに、第１の絶縁層６の上に、金属膜５１が０．２ｎｍ〜１．０ｎｍの膜厚に、熱ＣＶＤ法、ＡＬＤ法又はＰＶＤ法によって形成される。
【００４９】
続いて、図４Ｂに示すように、４００℃〜７００℃の酸化アニールにより、金属膜５１から金属欠損型酸化膜５２を形成する。熱処理の条件は、アルゴンガスをベースとし、濃度比で酸素を０．１％〜１％含む混合ガスを用い、ガス圧を０．１Ｐａ〜１０Ｐａ、雰囲気温度を４００℃〜７００℃とする。また、金属膜８をプラズマに晒すことで金属欠損型酸化膜９を形成しても良い。
【００５０】
なお、第１の絶縁層６の上に、金属膜５１の代わりに金属酸化膜を形成して金属欠損型酸化膜９としても良い。さらに、金属酸化膜を酸化処理して金属欠損型酸化膜９を形成しても良い。
【００５１】
この後、金属欠損型酸化膜５２の上に、高誘電率膜５３としてハフニウム酸化膜を例えば０．５ｎｍ〜３ｎｍの膜厚に形成する。高誘電率膜５３の形成には、熱ＣＶＤ法、ＡＬＤ法、又はＰＶＤ法が用いられる。なお、ハフニウム酸化膜中に、Ｚｒ、Ｔｉ、Ａｌ、Ｓｉ、Ｔａ，Ｌａ，Ｙ、Ｍｇを混入させたり、熱処理によりハフニウム酸化膜の膜質を調整させたりしても良い。また、窒素プラズマでハフニウム酸化膜を窒化させて、誘電率をさらに高めても良い。
【００５２】
さらに、図４Ｄに示すように、高誘電率膜５３の上に、導電膜１１を形成する。続いて、導電膜１１の上に多結晶又は非晶質のシリコン膜１２を形成する。さらに、シリコン膜１２の上に、導電膜１１を加工する際に使用するハードマスクとしてシリコン窒化膜１３を形成する。
【００５３】
続いて、図４Ｅに示す断面形状を得るまでの工程について説明する。
まず、シリコン窒化膜１３をパターニングしてから、ドライエッチングを行って、シリコン膜１２、ゲート電極２１、高誘電率膜５３、金属欠損型酸化膜５２、第１の絶縁層６を順番にエッチングしてゲート構造を形成する。
【００５４】
この後、シリコン膜１２などをマスクにしてイオンを注入してソース／ドレインエクステンション２２を形成する。さらに、第１の絶縁層６からシリコン膜１２までの各相の両側部にサイドウォール２３を形成する。さらに、サイドウォール２３をマスクにしてイオンを注入してソース／ドレイン領域２４を形成する。そして、ゲート電極２１を含むシリコン基板１の上側全面に金属膜をスパッタ法により形成した後に、活性化アニールを行い、各ソース／ドレイン領域２２，２４を活性化して低抵抗化する。
【００５５】
続いて、ゲート電極２１を含むシリコン基板１の上側全面に、第１誘電体層３１を形成し、第１誘電体層３１にソース／ドレイン領域２４に電気的に接続される導電性プラグ３３を形成する。さらに、第１誘電体層３１の上に第２誘電体膜３５を形成し、第２誘電体膜３５に配線３７，３８を形成する。そして、第２誘電体膜３５及び配線３７，３８を覆うように、第３誘電体膜３９を形成する。これにより、ｐ型ＭＯＳトランジスタＴ２を有
する半導体装置５０が形成される。
【００５６】
なお、シリコン基板１上にｐ型ＭＯＳトランジスタＴ２とｎ型ＭＯＳトランジスタを形成する場合には、シリコン基板１上に第１の絶縁層６を形成した後、ｎ型ＭＯＳトランジスタの形成領域をマスクで覆った後、ｎウェル３の上方に金属欠損型酸化膜９を形成する。
【００５７】
このようにして形成したｐ型ＭＯＳトランジスタＴ２のゲート電圧のしきい値電圧を測定した結果を図５のラインＬ３に示す。なお、ｐ型ＭＯＳトランジスタＴ２の第１の絶縁層６は０．７ｎｍの膜厚に形成し、金属欠損型酸化膜５２は１．０ｎｍの膜厚に、高誘電率膜５３は１．０ｎｍの膜厚にそれぞれ形成した。
【００５８】
このｐ型ＭＯＳトランジスタＴ２では、図３に示すような従来のゲート構造に比べてゲート電圧のしきい値電圧を２００ｍＶ、プラス側にシフトさせることができた。この半導体装置５０では、図２に示す第１の実施の形態のラインＬ１より、しきい値電圧のシフト量を増大させることができた。
【００５９】
以上、説明したように、この実施の形態では、第１の絶縁層６の上に金属欠損型酸化膜９と、高誘電率膜７とを順番に形成したので、ゲート電極２１とシリコン基板１の間の第２の絶縁層１０に固定電荷を導入でき、しきい値電圧の制御が可能になる。これにより、ｐ型ＭＯＳトランジスタＴ１の消費電力を低下できる。
【００６０】
高誘電率膜７よりシリコン基板１側に金属欠損型酸化膜９が形成されるので、金属欠損型酸化膜９中の固定電荷をシリコン基板１により近い位置に導入することが可能になる。このため、図３のラインＬ３に示すように、ゲート電圧のしきい値電圧をさらにプラス側にシフトさせることができる。
【００６１】
ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈するものであり、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができる。
【００６２】
以下に、前記の実施の形態の特徴を付記する。
（付記１）  半導体基板のｎ型不純物が注入された領域の上方に形成された絶縁膜と、前記絶縁膜の上に形成され、陽イオンサイトに空孔を有する金属欠損型酸化膜と、前記金属欠損型酸化膜の上に形成されたゲート電極と、前記半導体基板に形成されたｐ型ソース領域及びｐ型ドレイン領域と、を含む半導体装置。
（付記２）  前記絶縁膜と前記金属欠損型酸化膜との界面に、前記絶縁率膜と前記金属欠損型酸化膜の混合層を有する付記１に記載の半導体装置。
（付記３）  半導体基板のｎ型不純物が注入された領域の上方に形成され、陽イオンサイトに空孔を有する金属欠損型酸化膜と、前記金属欠損型酸化膜の上に形成された絶縁膜と、前記絶縁膜の上に形成されたゲート電極と、前記半導体基板に形成されたｐ型ソース領域及びｐ型ドレイン領域と、を含む半導体装置。
（付記４）  前記金属欠損型酸化膜は、Ｎｉ、Ｆｅ、Ｃｏ、Ｍｎのいずれかの１つの元素の酸化膜である付記１乃至付記３のいずれか一項に記載の半導体装置。
（付記５）  前記絶縁膜は、ハフニウム酸化膜である付記１乃至付記４のいずれか一項に記載の半導体装置。
（付記６）  半導体基板のｎ型不純物領域の上方に絶縁膜を形成する工程と、前記絶縁膜
を形成する前、又は前記絶縁膜を形成した後に、陽イオンサイトに空孔を有する金属欠損型酸化膜を形成する工程と、前記絶縁膜と前記金属欠損型酸化膜の積層体の上に金属膜を形成する工程と、前記金属膜をパターニングしてゲート電極を形成する工程と、前記ゲート電極を形成した後に、の前記半導体基板にｐ型ソース領域及びｐ型ドレイン領域を形成する工程と、を含む半導体装置の製造方法。
（付記７）  前記絶縁膜の上面に前記金属欠損型酸化膜を形成した後、前記金属膜を形成する前に前記絶縁膜及び前記金属欠損型酸化膜を加熱する付記５に記載の半導体装置の製造方法。
（付記８）  前記金属欠損型酸化膜を形成する工程は、金属の薄膜又は金属酸化膜を形成する工程と、前記金属の薄膜又は金属酸化膜を熱処理する工程とを含む付記５又は付記６に記載の半導体装置の製造方法。
（付記９）  前記金属欠損型酸化膜として、Ｎｉ、Ｆｅ、Ｃｏ、Ｍｎのいずれか１つの元素の酸化膜を形成する付記５乃至付記７のいずれか一項に記載の半導体装置の製造方法。（付記１０）  前記絶縁膜は、ハフニウム酸化膜である付記６乃至付記９のいずれか一項に記載の半導体装置。
【符号の説明】
【００６３】
１  シリコン基板（半導体基板）
５  ｎウェル
６  第１の絶縁層
７，５３  高誘電率膜
８，５１  金属膜
９，５２  金属欠損型酸化膜
１０  第２の絶縁層
１０Ａ  混合層
１１  導電膜
２１  ゲート電極
２４  ソース／ドレイン領域
【図１Ａ】
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【図１Ｂ】
0005601069.tif 000003
【図１Ｃ】
0005601069.tif 000004
【図１Ｄ】
0005601069.tif 000005
【図１Ｅ】
0005601069.tif 000006
【図１Ｆ】
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【図１Ｇ】
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【図１Ｈ】
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【図１Ｉ】
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【図２】
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【図３】
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【図４Ａ】
0005601069.tif 000013
【図４Ｂ】
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【図４Ｃ】
0005601069.tif 000015
【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図５】
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