(57)【特許請求の範囲】
【請求項１】
伝送線路の伝送特性を評価する評価装置をジッタ校正する際に、前記評価装置のプローブ端子群とソケット端子群との間に接続される伝送装置であって、
前記プローブ端子群と同じピッチで端子群が設けられた第１の面と、前記ソケット端子群と同じピッチで端子群が設けられた、前記第１の面とは反対側の面である第２の面とを有するアダプタ装置と、
該アダプタ装置に接続され、前記第１の面上の前記端子群から前記第２の面上の前記端子群までの対応する端子間の信号経路ごとの伝送損失がそれぞれゼロとなるように信号を補償する信号補償装置と、
を備えることを特徴とする伝送装置。
【請求項２】
前記アダプタ装置は、
両面上に前記端子群が設けられ、前記端子群の各端子ごとに貫通ビアおよび当該貫通ビアから引き出されるストリップ線路を有するフレキ基板部と、該フレキ基板部を収容する開口部が設けられ、外部出力のためのコネクタに接続されるように前記ストリップ線路が内部に形成されるリジッド基板部と、を備えるリジッドフレキ基板と、
一方の面に前記リジッドフレキ基板に装着されたときに前記開口部において前記フレキ基板部の前記端子群が形成された面が前記リジッド基板部の面よりも上方に押し上げられる厚さを有する突起部を有する絶縁性のベース基板と、
を有し、当該端子群から前記ストリップ線路についての伝送特性が同じであるアダプタ基板を２つ備え、
各前記アダプタ基板の前記ベース基板同士が結合されることで形成される請求項１に記載の伝送装置。
【請求項３】
前記ベース基板は、その内部に、前記突起部が前記フレキ基板部に接触する上面に設けられた第１のダクト開口端と前記ベース基板の側面に設けられた第２のダクト開口端と間を結ぶエアダクトを備え、
前記エアダクトを介して前記第１のダクト開口端から前記第２のダクト開口端に向けて空気を吸入することにより前記フレキ基板部は前記ベース基板の前記突起部に吸着され、前記エアダクトを介して前記第２のダクト開口端から前記第１のダクト開口端に向けて空気を排出することにより前記装着されたフレキ基板部は前記ベース基板の前記突起部から離れる請求項２に記載の伝送装置。
【請求項４】
前記信号補償装置は、
信号を受信する一方の前記端子群から前記信号補償装置までの信号線路における伝送損失を補償するイコライザ回路と、
前記信号補償装置から前記信号を送信するもう一方の前記端子群までの信号線路における伝送損失を事前補償するプリエンファシス回路と、
を備える請求項１に記載の伝送装置。
【請求項５】
前記信号補償装置は、前記端子群間において前記信号の送受信方向を切り替える切替えスイッチを備える請求項４に記載の伝送装置。
【請求項６】
前記アダプタ基板である基準アダプタ基板の前記端子群と、該基準アダプタ基板と同じ伝送特性をそれぞれ有する２つの前記アダプタ基板の前記ベース基板同士が結合されて形成された前記アダプタ装置のうちの一方の前記アダプタ基板の前記端子群とを圧接したときに、
前記イコライザ回路は、前記基準アダプタ基板の前記コネクタに、基準信号発生源で生成した基準信号を前記信号補償装置を介して入力したときに、前記基準アダプタ基板の前記端子群が圧接された前記端子群を有する前記アダプタ基板の前記コネクタから出力されて前記信号補償装置に入力される信号と、前記基準信号と同じ信号パターンおよび信号レベルを有する前記信号補償装置内において発生される信号と、が同じ信号レベルとなるようゲインが調整され、
前記プリエンファシス回路は、前記基準信号と同じ信号パターンおよび信号レベルを有する前記信号補償装置内において発生される信号と、該信号を前記基準アダプタ基板の前記端子群が圧接された前記端子群を有する前記アダプタ基板の前記コネクタに入力したときに、前記アダプタ基板の前記コネクタから出力され前記信号補償装置の前記イコライザ回路を経由した信号と、が同じ信号レベルとなるようゲインが調整される請求項４に記載の伝送装置。
【請求項７】
請求項３に記載の伝送装置における前記アダプタ基板である第１のアダプタ基板の前記端子群と、前記評価装置の前記プローブ端子群もしくは前記ソケット端子群である測定器側端子群とを圧接し、前記第１のアダプタ基板の前記端子群と前記第１のアダプタ基板の前記コネクタとの間の信号線路についてのＳパラメータを前記評価装置により測定する第１の測定ステップと、
請求項３に記載の伝送装置における前記アダプタ基板であって前記第１のアダプタ基板とは異なるさらなる前記アダプタ基板の前記端子群と、前記測定器側端子群とを圧接し、前記さらなるアダプタ基板の前記端子群と前記さらなるアダプタ基板の前記コネクタとの間の信号線路についてのＳパラメータを前記評価装置により測定する第２の測定ステップと、
前記第２の測定ステップにおいてＳパラメータを測定した前記さらなるアダプタ基板の中から、前記第１のアダプタ基板と同じＳパラメータを有するものを第２のアダプタ基板として選定する選定ステップと、
前記第１のアダプタ基板から前記ベース基板を取り外して、前記ベース基板の前記突起部が前記フレキ基板部の前記端子群が形成された面を前記ベース基板が取り外される前の押上げ方向とは逆方向に押し上げるよう、前記リジッドフレキ基板の該ベース基板が取り付けられていた側とは反対側に取り付けることでペアアダプタ基板を生成するペアアダプタ基板生成ステップと、
前記第２のアダプタ基板の前記端子群と前記ペアアダプタ基板の前記端子群とを圧接し、前記第２のアダプタ基板の前記コネクタと前記ペアアダプタ基板の前記コネクタとの間の信号線路についてのＳパラメータを前記評価装置により測定する第３の測定ステップと、
前記第３の測定ステップにおいて測定されたＳパラメータを用いて前記第２のアダプタ基板のＳパラメータを演算処理装置により算出する算出ステップと、
を備えることを特徴とするＳパラメータ測定方法。
【請求項８】
前記算出ステップは、
前記第３の測定ステップにおいて測定されたＳパラメータを、Ｔパラメータに変換する第１の変換ステップと、
前記Ｔパラメータの行列平方根を算出する平方根算出ステップと、
前記平方根算出ステップで算出された前記Ｔパラメータの行列平方根を、Ｓパラメータに変換し、これを前記第２のアダプタ基板のＳパラメータとする第２の変換ステップと、
を備える請求項７に記載のＳパラメータ測定方法。
【請求項９】
請求項７または８に記載のＳパラメータ測定方法により測定されたＳパラメータを有する前記アダプタ基板である基準アダプタ基板の前記端子群と、該基準アダプタ基板とは異なる、請求項７または８に記載のＳパラメータ測定方法により測定されたＳパラメータをそれぞれ有する２つの前記アダプタ基板の前記ベース基板同士が結合されて形成された前記アダプタ装置のうちの一方の前記アダプタ基板の前記端子群とを圧接した状態において、
前記イコライザ回路は、前記基準アダプタ基板の前記コネクタに、基準信号発生源で生成した基準信号を前記信号補償装置を介して入力したときに、前記基準アダプタ基板の前記端子群が圧接された前記端子群を有する前記アダプタ基板の前記コネクタから出力されて前記信号補償装置に入力される信号と、前記基準信号と同じ信号パターンおよび信号レベルを有する前記信号補償装置内において発生される信号と、が同じ信号レベルとなるようゲインが調整され、
前記プリエンファシス回路は、前記基準信号と同じ信号パターンおよび信号レベルを有する前記信号補償装置内において発生される信号と、該信号を前記基準アダプタ基板の前記端子群が圧接された前記端子群を有する前記アダプタ基板の前記コネクタに入力したときに、前記アダプタ基板の前記コネクタから出力され前記信号補償装置の前記イコライザ回路を経由した信号と、が同じ信号レベルとなるようゲインが調整されることを特徴とする伝送装置。
【請求項１０】
請求項７または８に記載のＳパラメータ測定方法により測定されたＳパラメータを有する前記アダプタ基板である基準アダプタ基板の前記端子群と、該基準アダプタ基板とは異なる、請求項７または８に記載のＳパラメータ測定方法により測定されたＳパラメータをそれぞれ有する２つの前記アダプタ基板の前記ベース基板同士が結合されて形成された前記アダプタ装置のうちの一方の前記アダプタ基板の前記端子群とを圧接する圧接ステップと、
前記圧接ステップにおいて圧接した前記基準アダプタ基板の前記コネクタに、基準信号発生源で生成した基準信号を前記信号補償装置を介して入力したときに、前記基準アダプタ基板の前記端子群が圧接された前記端子群を有する前記アダプタ基板の前記コネクタから出力されて前記信号補償装置に入力される信号と、前記基準信号と同じ信号パターンおよび信号レベルを有する前記信号補償装置内において発生される信号と、が同じ信号レベルとなるように、前記信号補償装置内の前記イコライザ回路のゲインを設定するイコライザ調整ステップと、
前記基準信号と同じ信号パターンおよび信号レベルを有する前記信号補償装置内において発生される信号と、該信号を前記基準アダプタ基板の前記端子群が圧接された前記端子群を有する前記アダプタ基板の前記コネクタに入力したときに、前記アダプタ基板の前記コネクタから出力され前記信号補償装置の前記イコライザ回路を経由した信号と、が同じ信号レベルとなるように、前記信号補償装置内の前記プリエンファシス回路のゲインを設定するプリエンファシス調整ステップと、
を備えることを特徴とする伝送装置のゲイン調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、伝送線路の伝送特性を評価する評価装置をジッタ校正する際に、伝送線路の両端子群にそれぞれ接触する評価装置のプローブ端子群とソケット端子群との間に接続される伝送装置、この伝送装置のＳパラメータについての測定方法、およびこの伝送装置のゲイン調整方法に関する。
【背景技術】
【０００２】
データ伝送用デバイス及び伝送線路の伝送品質をジッタ量で評価する場合、ジッタ発生機能を備えた試験信号発生器とジッタ測定器が使用される（例えば、非特許文献１参照。）
【０００３】
図１９は、ジッタ発生機能を備えた一般的な試験信号発生器を例示するブロック図である。以降、異なる図面において同じ参照符号が付されたものは同じ機能を有する構成要素であることを意味するものとする。試験信号発生器１０１では、ノイズ源１１１において正弦波ノイズに起因する周期ジッタ（ＰＪ１およびＰＪ２）とガウスノイズに起因するランダムノイズとが加算されて得られるジッタ成分を、クロック信号またはデータ信号生成部１１２で生成されたクロック信号やデータ信号に加算し、これを伝送系の周波数帯域を制限するＤＤＪ フィルタ１１３に通過させ、データに依存するジッタ（ＤＤＪ：Ｄａｔａ  Ｄｅｐｅｎｄｅｄ  Ｊｉｔｔｅｒ）を有する信号を生成する。
【０００４】
図２０は、ジッタ発生機能を備えた試験信号発生器を用いたジッタ測定システムを例示する図である。図１９を参照して説明した試験信号発生器１０１を用いたジッタ測定システム１０００において、評価対象伝送線路ＤＵＴの伝送品質を測定する場合、ジッタ信号を発生する試験信号発生器１０１のジッタ校正を予め行う必要がある。ジッタ校正では、スイッチＳＷを切り替えて試験信号発生器１０１とジッタ測定器１０２とを接続する。ジッタ校正の際に用いられるジッタ測定器１０２は、評価対象伝送線路ＤＵＴの伝送品質を実際に評価するパフォーマンスモニタ１０３と同等のものである。試験信号発生器１０１が発生するジッタをジッタ測定器１０２でジッタ成分ごとに測定し、各ジッタ成分の量が基準値になるように試験信号発生器１０１のジッタ発生量を調整する。ジッタ校正済の試験信号発生器１０１を用いて評価対象伝送線路の伝送品質を評価するときには、スイッチＳＷを切り替えて試験信号発生器１０１が評価対象伝送線路ＤＵＴに接続されるようにする。そして、試験信号発生器１０１で発生したジッタ信号を評価信号伝送線路ＤＵＴに入力し、評価対象伝送線路ＤＵＴから出力される信号をパフォーマンスモニタ１０３で観測する。
【０００５】
図２１は、評価対象伝送線路を観測するためのプローブ構成を説明する図である。試験信号発生器１０１およびパフォーマンスモニタ１０３はそれぞれプローブカード２０１のプローブ端子２５１およびソケットボード２０２のソケット端子２５２に接続される。ＩＣパッケージまたはインターポーザなどの評価対象伝送線路ＤＵＴは、ソケット側の各端子３０２が各ソケット端子２５２にそれぞれ接触するようにソケットボード２０２上に載せられ、プローブ側の各端子３０１が各プローブ端子２５１にそれぞれ接触するよう上方からプローブカード２０１が圧接される。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】「ジッタ耐性およびジッタ伝送試験のための制御されたジッタ生成（Ｃｏｎｔｒｏｌｌｅｄ  Ｊｉｔｔｅｒ  Ｇｅｎｅｒａｔｉｏｎ  ｆｏｒ  Ｊｉｔｔｅｒ  Ｔｏｌｅｒａｎｃｅ  ａｎｄ  Ｔｒａｎｓｆｅｒ  Ｔｅｓｔｉｎｇ）」、テクトロニクス社（Ｔｅｋｔｒｏｎｉｘ）、アプリケーションノート（Ａｐｐｌｉｃａｔｉｏｎ  Ｎｏｔｅ）、２００５年、〔平成２３年２月１４日検索〕、インターネット＜http://www2.tek.com/cmspreplive/tirep/2406/2008.04.07.15.01.22_2406_EN.pdf＞
【発明の概要】
【発明が解決しようとする課題】
【０００７】
パフォーマンスモニタ１０３において観測した評価対象伝送線路ＤＵＴから出力された信号のジッタ量は、試験信号発生器１０１から評価対象伝送線路ＤＵＴまでの「テストパス」と呼ばれる信号経路における伝送損失の影響を受けたものとなる。そのため、上述した試験信号発生器１０１についてのジッタ校正は、テストパスの存在を考慮して行う必要がある。ジッタ校正のためテストパスのみの伝送損失を検出するには、評価対象伝送線路ＤＵＴを介さずにプローブカードのプローブ端子とソケットボードのソケット端子とが接続された「バイパス状態」を実現する必要がある。
【０００８】
図２２は、評価対象伝送線路を介さずにプローブカードのプローブ端子とソケットボードのソケット端子とが接続されたバイパス状態を説明する図である。上述のバイパス状態は、プローブ端子とソケット端子とを圧着させて各端子同士を直接接続することが出来れば容易に実現できる。しかしながら、図２１に示したようなソケット側とプローブ側とで端子のピッチおよびサイズが異なるＩＣパッケージまたはインターポーザなどを評価対象伝送線路とする場合には、プローブカード２０１のプローブ端子２５１およびソケットボード２０２のソケット端子２５２もそれに合わせてピッチおよびサイズが異なったものとなるため、プローブ端子とソケット端子とを単純に圧着させるだけではプローブ端子とソケット端子とを接触させることはできない。したがって、この場合には図２２に示すように、各プローブ端子２５１と各ソケット端子２５２とをそれぞれ伝送線路（以下、「短絡用伝送線路」と称する。）３０３で接続（短絡）する必要がある。しかしながら、接続に使用する短絡用伝送線路３０３の伝送損失が、評価対象伝送線路ＤＵＴの伝送損失よりも大きくなる可能性がある。また、短絡用伝送線路３０３の伝送特性を正確に測定できればこれをジッタ校正の基準値とすることも考えられるが、短絡用伝送線路３０３の伝送特性を測定すること自体が評価対象伝送線路ＤＵＴの伝送特性を測定すること以上に困難である。また、ジッタの校正基準として短絡用伝送線路３０３の伝送特性を定義したとしても、その定義を満足する伝送特性（絶対値）をもつ短絡用伝送線路３０３を複数製造することは、製造バラツキの点で非常に困難である。
【０００９】
従って本発明の目的は、上記問題に鑑み、伝送線路の伝送特性を評価する評価装置のジッタ校正を容易にする伝送装置、この伝送装置のＳパラメータについての測定方法、およびこの伝送装置のゲイン調整方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を実現するために、本発明の第１の態様においては、伝送線路の伝送特性を評価する評価装置をジッタ校正する際に、評価装置のプローブ端子群とソケット端子群との間に接続される伝送装置は、プローブ端子群と同じピッチで端子群が設けられた第１の面と、ソケット端子群と同じピッチで端子群が設けられた、第１の面とは反対側の面である第２の面とを有するアダプタ装置と、このアダプタ装置に接続され、第１の面上の端子群から第２の面上の端子群までの対応する端子間の信号経路ごとの伝送損失がそれぞれゼロとなるように信号を補償する信号補償装置と、を備える。
【００１１】
また、本発明の第２の態様においては、伝送線路のＳパラメータ測定方法は、
上述の伝送装置におけるアダプタ基板である第１のアダプタ基板の端子群と、評価装置のプローブ端子群もしくはソケット端子群である測定器側端子群とを圧接し、第１のアダプタ基板の端子群と第１のアダプタ基板のコネクタとの間の信号線路についてのＳパラメータを評価装置により測定する第１の測定ステップと、
上述の伝送装置におけるアダプタ基板であって第１のアダプタ基板とは異なるさらなるアダプタ基板の端子群と、測定器側端子群とを圧接し、さらなるアダプタ基板の端子群とさらなるアダプタ基板のコネクタとの間の信号線路についてのＳパラメータを評価装置により測定する第２の測定ステップと、
第２の測定ステップにおいてＳパラメータを測定したさらなるアダプタ基板の中から、第１のアダプタ基板と同じＳパラメータを有するものを第２のアダプタ基板として選定する選定ステップと、
第１のアダプタ基板からベース基板を取り外して、ベース基板の突起部がフレキ基板部の端子群が形成された面をベース基板が取り外される前の押上げ方向とは逆方向に押し上げるよう、リジッドフレキ基板の該ベース基板が取り付けられていた側とは反対側に取り付けることでペアアダプタ基板を生成するペアアダプタ基板生成ステップと、
第２のアダプタ基板の端子群とペアアダプタ基板の端子群とを圧接し、第２のアダプタ基板のコネクタとペアアダプタ基板のコネクタとの間の信号線路についてのＳパラメータを評価装置により測定する第３の測定ステップと、
第３の測定ステップにおいて測定されたＳパラメータを用いて第２のアダプタ基板のＳパラメータを演算処理装置により算出する算出ステップと、
を備える。
【００１２】
また、本発明の第３の態様においては、伝送装置のゲイン調整方法は、
上述のＳパラメータ測定方法により測定されたＳパラメータを有するアダプタ基板である基準アダプタ基板の端子群と、この基準アダプタ基板とは異なる、上述のＳパラメータ測定方法により測定されたＳパラメータをそれぞれ有する２つのアダプタ基板のベース基板同士が結合されて形成されたアダプタ装置のうちの一方のアダプタ基板の端子群とを圧接する圧接ステップと、
圧接ステップにおいて圧接した基準アダプタ基板のコネクタに、基準信号発生源で生成した基準信号を信号補償装置を介して入力したときに、基準アダプタ基板の端子群が圧接された端子群を有するアダプタ基板のコネクタから出力されて信号補償装置に入力される信号と、基準信号と同じ信号パターンおよび信号レベルを有する信号補償装置内において発生される信号と、が同じ信号レベルとなるように、信号補償装置内のイコライザ回路のゲインを設定するイコライザ調整ステップと、
基準信号と同じ信号パターンおよび信号レベルを有する信号補償装置内において発生される信号と、この信号を基準アダプタ基板の端子群が圧接された端子群を有するアダプタ基板のコネクタに入力したときに、アダプタ基板のコネクタから出力され信号補償装置のイコライザ回路を経由した信号と、が同じ信号レベルとなるように、信号補償装置内のプリエンファシス回路のゲインを設定するプリエンファシス調整ステップと、
を備える。
【発明の効果】
【００１３】
本発明によれば、伝送線路の伝送特性を評価する評価装置のジッタ校正を容易にする伝送装置を実現することができる。また、この伝送装置のＳパラメータについての測定方法、およびこの伝送装置のゲイン調整方法も実現することができる。
【００１４】
本発明によれば、ソケット側とプローブ側とで端子のピッチおよびサイズが異なるＩＣパッケージまたはインターポーザなどを評価対象伝送線路とするプローブ構造を有する評価装置に対して、テストパスを考慮したジッタ校正を容易かつ正確に行うことができる。したがって、このような正確なジッタ校正により、ソケット側とプローブ側とで端子のピッチおよびサイズが異なるＩＣパッケージまたはインターポーザなどを評価対象伝送線路のジッタ測定をより正確に行うことが可能となる。また、本発明による伝送装置内の信号補償装置内の基準波形データを書き換えるだけで、ジッタの校正値を容易に変更することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施例による伝送装置を示す図である。
【図２】本発明の実施例による伝送装置におけるアダプタ装置を構成するアダプタ基板の構造を説明する断面図である。
【図３】図２に示すアダプタ基板におけるフレキ基板部の構造を説明する断面図である。
【図４】本発明の実施例による伝送装置におけるアダプタ基板のＳパラメータの測定方法の動作フローを示すフローチャートである。
【図５】本発明の実施例による伝送装置におけるアダプタ基板のＳパラメータの測定方法の動作フローを説明する断面図である。
【図６】本発明の実施例による伝送装置におけるアダプタ基板のＳパラメータの算出処理を説明する図である。
【図７】本発明の実施例による伝送装置における信号補償装置の構成を示す図である。
【図８】本発明の実施例による伝送装置における信号補償装置内のスイッチモジュールおよびイコライザモジュールの構成を示す図である。
【図９】本発明の実施例による伝送装置における、信号受信経路についての信号補償装置のゲインの調整方法を説明する回路図である。
【図１０】図９のゲイン調整方法により設定されたゲインの効果を説明する回路図である。
【図１１】本発明の実施例による伝送装置における、信号送信経路についての信号補償装置のゲインの調整方法を説明する回路図である。
【図１２】図１１のゲイン調整方法により設定されたゲインの効果を説明する回路図である。
【図１３】本発明の実施例による伝送装置における、信号受信経路についての信号補償装置のゲインの調整方法を説明する回路図である。
【図１４】図１３のゲイン調整方法により設定されたゲインの効果を説明する回路図である。
【図１５】本発明の実施例による伝送装置における、信号送信経路についての信号補償装置のゲインの調整方法を説明する回路図である。
【図１６】図１５のゲイン調整方法により設定されたゲインの効果を説明する回路図である。
【図１７】本発明の実施例による伝送装置の信号の流れを説明する回路図（その１）である。
【図１８】本発明の実施例による伝送装置の信号の流れを説明する回路図（その２）である。
【図１９】ジッタ発生機能を備えた一般的な試験信号発生器を例示するブロック図である。
【図２０】ジッタ発生機能を備えた試験信号発生器を用いたジッタ測定システムを例示する図である。
【図２１】評価対象伝送線路を観測するためのプローブ構成を説明する図である。
【図２２】評価対象伝送線路を介さずにプローブカードのプローブ端子とソケットボードのソケット端子とが接続されたバイパス状態を説明する図である。
【発明を実施するための形態】
【００１６】
図１は、本発明の実施例による伝送装置を示す図である。本発明の実施例による伝送装置１は、評価対象伝送線路（図示せず）の伝送特性を評価する評価装置をジッタ校正する際に、評価装置のプローブカード２０１のプローブ端子群２１１とソケットボード２０２のソケット端子群２１２との間に接続される。ここで、評価装置とは、上述の図１９〜２２を参照して説明した試験信号発生器１０１およびジッタ測定器１０２（パフォーマンスモニタ１０３と同等）を総称したものとし、したがって、プローブカード２０１のプローブ端子群２１１とソケットボード２０２のソケット端子群２１２はこれに含まれるものである。
【００１７】
本発明の実施例による伝送装置１は、アダプタ装置１１と信号補償装置１２とを備える。アダプタ装置１１と信号補償装置１２とはマルチ同軸ケーブル１３を介して接続される。マルチ同軸ケーブル１３は、アダプタ装置１１の第１の端子群２１の各端子および第２の端子群２２の各端子に入出力される信号のために、これら各端子ごとに信号経路を校正するものである。
【００１８】
アダプタ装置１１は、プローブ端子群２１１と同じピッチで第１の端子群２１が設けられた第１の面と、ソケット端子群２１２と同じピッチで第２の端子群２２が設けられた、第１とは反対側の面である第２の面とを有する。すなわち、アダプタ装置１１は、評価対象伝送線路（図示せず）と同じ端子構造を有しており、プローブカード２０１のプローブ端子群２１１とソケットボード２０２のプローブ端子群２１２との間に挿入され、アダプタ装置１の第１の面の第１の端子群２１および第２の端子群２２の各端子（トップとボトムの各端子）は、アダプタ装置１がプローブカード２０１とソケットボード２０２との間に挟まれて圧接されると、プローブカード２０１のプローブ端子２１１とソケットボード２０２のソケット端子２１２にそれぞれ接触することになる。
【００１９】
信号補償装置１２は、マルチ同軸ケーブル１３を介してアダプタ装置１１に接続され、アダプタ装置１１の第１の面上の第１の端子群２１から信号補償装置１２を経由してアダプタ装置１１の第２の面上の第２の端子群２２に至るまでの対応する端子間の信号経路ごとの伝送損失がそれぞれゼロとなるように信号を補償する。
【００２０】
アダプタ装置１１がプローブカード２０１とソケットボード２０２との間に挟まれて圧接され、アダプタ装置１１の第１の面上の第１の端子群２１および第２の面上の第２の端子群２２の各端子がプローブカード２０１のプローブ端子２１１とソケットボード２０２のソケット端子２１２にそれぞれ接触したときにおいて、評価装置を校正する試験信号発生器（図示せず）が生成したジッタの評価信号がプローブカード２０１に入力されたとすると、プローブカード２０１のプローブ端子群２１１の各端子を出た信号は、アダプタ装置１１の第１の端子２１に入り、マルチ同軸ケーブル１３を介して信号補償装置１２に入力される。信号補償装置１２は、この受信した信号に対して、アダプタ装置１１の第１の端子群２１から信号補償装置１２（の内部回路）までの伝送損失分を補正する。この補正は、第１の端子群２１の各端子に入力された信号ごとに行われる。補正された信号はさらに、信号補償装置１２において、信号補償装置１２（の内部回路）からアダプタ装置１の第２の端子群２２までの伝送損失分が事前に補正され（プリエンファシス）、マルチ同軸ケーブル１３を介してアダプタ装置１の第２の端子群２２に送出される。この事前補正（プリエンファシス）も、第１の端子群２１の各端子に入力された信号ごとに行われる。アダプタ装置１の第２の端子群２２を出た信号は、ソケットボード２０２のソケット端子群２１２の各端子に入力される。以上の信号補償装置１の補正のプロセスにより、アダプタ装置１の第１の端子群２１からアダプタ装置１の第２の端子群２２までの伝送特性は、伝送損失の無い伝送線路の伝送特性と等価になる。
【００２１】
このように、本発明の実施例による伝送装置１は、伝送装置１における信号の入出力端子である第１の端子群２１および第２の端子群２２からみた場合、伝送損失がゼロとなる模擬伝送線路のような機能を有するものとなる。したがって、本発明の実施例による伝送装置１を用いれば、評価装置のジッタ校正の際に必要な上記「バイパス状態」を容易に実現することができる。特に、プローブ側とソケット側とで端子のピッチおよびサイズが異なるＩＣパッケージまたはインターポーザなどを評価対象伝送線路とする評価装置に対しても、この評価装置のプローブ端子群およびソケット端子群の各端子のピッチおよびサイズに合わせてアダプタ装置１１の第１の端子群２１および第２の端子群２２の各端子のピッチおよびサイズを形成しさえすれば、上記「バイパス状態」を容易に実現することができる。したがって、このような正確なジッタ校正により、ソケット側とプローブ側とで端子のピッチおよびサイズが異なるＩＣパッケージまたはインターポーザなどの評価対象伝送線路のジッタ測定をより正確に行うことが可能となる。
【００２２】
次に、アダプタ装置１１の構造について説明する。図２は、本発明の実施例による伝送装置におけるアダプタ装置を構成するアダプタ基板の構造を説明する断面図である。また、図３は、図２に示すアダプタ基板におけるフレキ基板部の構造を説明する断面図である。後述するように、アダプタ装置１１は、図２に示すアダプタ基板を２つ備えており、これら各アダプタ基板が、各アダプタ基板の面上に設けられる端子群がそれぞれプローブカード側またはソケットボード側に向くように結合されることで形成される。ここで、プローブカード側に向けて各端子が設けられるアダプタ基板の参照符号を１１−Ｐとし、ソケットボード側に向けて各端子が設けられるアダプタ基板の参照符号を１１−Ｓとするが、これらアダプタ基板の構造は同じであるので、図２および３では、説明を簡明にするために、プローブカード側に向けて各端子が設けられるアダプタ基板１１−Ｐについて説明する。
【００２３】
アダプタ基板１１−Ｐは、リジッドフレキ基板３１とベース基板３２とを有する。
【００２４】
このうち、リジッドフレキ基板３１は、両面上に端子群が設けられ、この端子群の各端子Ｔごとに貫通ビアＶおよび当該貫通ビアＶから引き出されるストリップ線路Ｓを有するフレキ基板部３１−Ｆと、このフレキ基板部３１−Ｆを収容する開口部４１が設けられ、外部出力のためのコネクタＰｏｒｔ−ＰＡ１−２１、Ｐｏｒｔ−ＰＡ１−２ｎに接続されるようにストリップ線路Ｓが内部に形成されるリジッド基板部３１−Ｒと、を備える。
【００２５】
リジッドフレキ基板３１のフレキ基板部３１−Ｆは、図３に示すように、絶縁材料にポリイミドフィルムを使った銅箔の３層構造（Ｌ１、Ｌ２およびＬ３）になっており、貫通ビアＶをストリップ線路Ｓで中間層Ｌ２において引き出した構造になっている。また、フレキ基板部３１−Ｆのトップ層Ｌ１およびボトム層Ｌ３は、グランドのベタパターンＬＣになっている。
【００２６】
フレキ基板部３１−Ｆで引き出されたストリップ線路Ｓは、リジッド基板部３１−Ｒの内部に形成されたストリップ線路Ｓを経由して、リジッド基板部３１−Ｒに実装された同軸コネクタＰｏｒｔ−ＰＡ１−２１、Ｐｏｒｔ−ＰＡ１−２ｎと接続される。リジッドフレキ基板３１に形成されたストリップ線路Ｓは、上下対称の構造とする。リジッド基板部３１−Ｒは突起部４２も含めてまたは突起部４２は含めずにテフロン（登録商標）基板またはベークライト基板またはガラスエポキシ基板などで構成される。なお、リジッド基板部３１−Ｒの比誘電率の値を優先する場合はテフロン（登録商標）で構成されるのが好ましい。
【００２７】
一方、絶縁性のベース基板３２は、一方の面にリジッドフレキ基板３１に装着されたときに開口部４１においてフレキ基板部３１−Ｆの端子群が形成された面がリジッド基板部３１−Ｒの面よりも上方に押し上げられる厚さを有する突起部４２を有する。ベース基板３２はテフロン（登録商標）基板またはベークライト基板などで構成される。なお、ベース基板３２の比誘電率の値を優先する場合はテフロン（登録商標）で構成されるのが好ましい。ベース基板３２の底面にはシールド４４が設けられる。
【００２８】
また、ベース基板３２は、その内部に、突起部４２がフレキ基板部３１−Ｆに接触する上面に設けられた第１のダクト開口端ＡＤ１とベース基板３２の側面に設けられた第２のダクト開口端ＡＤ２との間を結ぶエアダクトＡ（図中、破線で示す）を備える。リジッドフレキ基板３１とベース基板とは取り外し可能に取り付けられる。すなわち、ベース基板３２にリジッドフレキ基板３１を装着する場合は、エアダクトＡを介して第１のダクト開口端ＡＤ１から第２のダクト開口端ＡＤ２に向けて空気をエアポンプ（図示せず）を用いて吸入することによりフレキ基板部３１−Ｆをベース基板３２の突起部４２に吸着し、ビス４３で留めることなどにより固定する。また、このビス４３を外し、エアダクトＡを介して第２のダクト開口端ＡＤ２から第１のダクト開口端ＡＤ１に向けて空気をエアポンプで排出することにより、装着されたフレキ基板部３１−Ｆはベース基板３２の突起部４２から離れ、ベース基板３２からリジッドフレキ基板３１を取り外すことができる。なお、後述するように、アダプタ基板１１−Ｐ（もしくは１１−Ｓ）を測定する際には、ビス４３を外しリジッドフレキ基板３１からベース基板３２を取り外して、ベース基板３２の上下面を反転させ、ベース基板３２の突起部４２がフレキ基板部３１−Ｆの端子群が形成された面をベース基板３２が取り外される前の押上げ方向とは逆方向に押し上げるよう、リジッドフレキ基板３１の該ベース基板３２が取り付けられていた側とは反対側に取り付けることでペアアダプタ基板を生成する。
【００２９】
アダプタ装置１１は、上述のアダプタ基板を２つ（すなわち１１−Ｐおよび１１−Ｓ）備えており、これら各アダプタ基板１１−Ｐおよび１１−Ｓが、各アダプタ基板の面上に設けられる端子群がそれぞれプローブカード側またはソケットボード側に向くように、各アダプタ基板１１−Ｐおよび１１−Ｓのベース基板３２同士が結合されることで形成される。
【００３０】
上述のアダプタ装置１１を信号補償装置１２と組み合わせて使用するために、アダプタ装置１１単体のＳパラメータの（Ｓ12およびＳ21）を予め測定しておく必要がある。
【００３１】
このＳパラメータの測定方法について、一般的な方法に当てはめれば、アダプタ装置１１のフレキ基板部３１−Ｆ上の端子（パッド）にＲＦプローブピンを接続させ、ＲＦプローブとリジット基板部３１−Ｆのコネクタ（Ｐｏｒｔ−ＰＡ１−２１、Ｐｏｒｔ−ＰＡ１−２ｎ）との間のＳパラメータをベクトルネットワークアナライザ（Ｖｅｃｔｏｒ  Ｎｅｔｗｏｒｋ  Ａｎａｌｙｚｅｒ：ＶＮＡ）で測定することが考えられる。しかしながら、このような測定方法には次の２つの問題がある。まず第１に、ベクトルネットワークアナライザの校正に必要なＲＦプローブと、コネクタを接続するスルー校正装置とを新たに開発しなければならず、この開発には時間がかかる点である。第２に、ＲＦプローブの構造およびピン間のピッチによっては、フレキ基板部３１−Ｆ上のすべての端子（パッド）にＲＦプローブピンを接続できない場合があり、また、ＲＦプローブピンのピッチによっては、測定上限周波数が制限され、評価に必要な上限周波数まで測定できない可能性がある点である。
【００３２】
そこで、本発明の実施例による伝送装置におけるアダプタ基板のＳパラメータの測定方法として、以下に説明する方法を用いる。図４は、本発明の実施例による伝送装置におけるアダプタ基板のＳパラメータの測定方法の動作フローを示すフローチャートである。また、図５は、本発明の実施例による伝送装置におけるアダプタ基板のＳパラメータの測定方法の動作フローを説明する断面図である。ここでは、プローブカード側に対面するアダプタ基板の測定について説明するが、ソケットボード側に対面するアダプタ基板についても同様の測定が適用できる。
【００３３】
まず、図４の第１の測定ステップＳ１０１において、図５（ａ）に示すように、上述のアダプタ基板である第１のアダプタ基板１１−Ｐ−１の端子群２１と、評価装置の測定器側端子群であるプローブ端子群２１１とを圧接し、プローブカード２０１のコネクタ（Ｐｏｒｔ−Ｐ−１１、Ｐｏｒｔ−Ｐ−１ｎ）と第１のアダプタ基板１１−ｐ−１のコネクタ（Ｐｏｒｔ−ＰＡ１−２１、Ｐｏｒｔ−ＰＡ１−２ｎ）との間の信号線路についてのＳパラメータを、評価装置により測定する。測定したＳパラメータの値をＳpaaとする。
【００３４】
次いで、第２の測定ステップＳ１０２において、図５（ｂ）に示すように、上述のアダプタ基板であって第１のアダプタ基板１１−Ｐ−１とは異なるさらなるアダプタ基板１１−Ｐ−２の端子群２１と、評価装置の測定器側端子群であるプローブ端子群２１１とを圧接し、プローブカード２０１のコネクタ（Ｐｏｒｔ−Ｐ−１１、Ｐｏｒｔ−Ｐ−１ｎ）と当該さらなるアダプタ基板１１−Ｐ−２のコネクタ（Ｐｏｒｔ−ＰＡ２−２１、Ｐｏｒｔ−ＰＡ２−２ｎ）との間の信号線路についてのＳパラメータを、評価装置により測定する。この処理は次に説明するように複数回実行される。
【００３５】
次いで、選定ステップＳ１０３において、上記第２の測定ステップＳ０１２においてＳパラメータを測定したさらなるアダプタ基板の中から、第１のアダプタ基板１１−Ｐ−１と同じＳパラメータＳpaaを有するものを第２のアダプタ基板１１−Ｐ−２として選定する。上述のように第２の測定ステップＳ１０２は複数回実行されるが、第１のアダプタ基板１１−Ｐ−１と同じＳパラメータＳpaaを有するアダプタ基板が見つかるまで、第２の測定ステップＳ１０２は実行される。これにより、第１のアダプタ基板１１−Ｐ−１と第２のアダプタ基板１１−Ｐ−２とはＳパラメータが同じ値Ｓpaaとなる。
【００３６】
次いで、ペアアダプタ基板生成ステップＳ１０４において、第１のアダプタ基板１１−Ｐ−１についてリジットフレキ基板３１−Ｆからベース基板３２を取り外して反転させ、ベース基板３２の突起部４２がフレキ基板部３１−Ｆの端子群２１が形成された面をベース基板３２が取り外される前の押上げ方向とは逆方向に押し上げるよう、リジッドフレキ基板３１の、ベース基板３２が取り付けられていた側とは反対側に取り付けることでペアアダプタ基板１１−Ｐ−１’を生成する。ここで、ベース基板３２の取り外しおよび取り付けは、図２を参照して説明したようにエアダクトを介して空気を出し入れすることにより実現する。
【００３７】
次いで、第３の測定ステップＳ１０５において、第２のアダプタ基板１１−Ｐ−２の端子群２１とペアアダプタ基板１１−Ｐ−１’の端子群２１とを圧接し、第２のアダプタ基板１１−Ｐ−２のコネクタとペアアダプタ基板１１−Ｐ−１’のコネクタとの間の信号線路についてのＳパラメータを、評価装置により測定する。測定したＳパラメータの値をＳarbとする。第３の測定ステップＳ１０５においては、測定したＳパラメータの値Ｓarbについて、その成分Ｓ11とＳ22の大きさがＳ12とＳ21の大きさよりも十分に小さいことを確認しておくことが好ましい。また、第２のアダプタ基板１１−Ｐ−２の端子群２１とペアアダプタ基板１１−Ｐ−１’の端子群２１との接続ポイントでインピーダンス変化がないことをＴＤＲ測定で確認するのが好ましい。
【００３８】
次いで、算出ステップＳ１０６において、第３の測定ステップＳ１０５において測定されたＳパラメータを用いて第２のアダプタ基板１１−Ｐ−２のＳパラメータを、演算処理装置により算出する。この算出ステップＳ１０６は、第３の測定ステップＳ１０５において測定されたＳパラメータを、Ｔパラメータ（「Ｔａｒｂ」とする）に変換する第１の変換ステップと、このＴパラメータの行列平方根を算出する平方根算出ステップと、平方根算出ステップで算出されたＴパラメータの行列平方根を、Ｓパラメータに変換し、これを第２のアダプタ基板１１−Ｐ−２のＳパラメータとする第２の変換ステップと、を備える。
【００３９】
ここで、算出ステップＳ１０６における処理についてより詳細に説明する。図６は、本発明の実施例による伝送装置におけるアダプタ基板のＳパラメータの算出処理を説明する図である。図６においては特に、ペアアダプタ基板１１−Ｐ−１’および第２のアダプタ基板１１−Ｐ−２のコネクタをＰ１、フレキ基板部上の端子をＰ２とする。図６に示すように、第２のアダプタ基板１１−Ｐ−２と、第２のアダプタ基板１１−Ｐ−２と同じＳパラメータを有するペアアダプタ基板１１−Ｐ−１’とを接続する場合を考える。すなわち、第２のアダプタ基板１１−Ｐ−２の端子Ｐ２はペアアダプタ基板１１−Ｐ−１’の端子Ｐ２と接続（圧接）された状態において、第２のアダプタ基板１１−Ｐ−２のコネクタＰ１から信号が入力され、第２のアダプタ基板１１−Ｐ−２の端子Ｐ２およびペアアダプタ基板１１−Ｐ−１’の端子Ｐ２を経由して、ペアアダプタ基板１１−Ｐ−１’のコネクタＰ１から信号が出力されるものとする。このとき、第２のアダプタ基板１１−Ｐ−２のコネクタＰ１において、入射される信号成分をａ１、反射される信号成分をｂ１とする。また、第２のアダプタ基板１１−Ｐ−２の端子Ｐ２において、入射される信号成分をａ２、反射される信号成分をｂ２とする。また、ペアアダプタ基板１１−Ｐ−１’のコネクタＰ１において、入射される信号成分をａ’２、反射される信号成分をｂ’２とする。また、ペアアダプタ基板１１−Ｐ−１’の端子Ｐ２において、入射される信号成分をａ’１、反射される信号成分をｂ’１とする。
【００４０】
第２のアダプタ基板１１−Ｐ−２のコネクタＰ１から端子Ｐ２までのＳパラメータ行列Ｓapを式１、Ｔパラメータ行列Ｔapを式２で表わすものとする。
【００４１】
【数１】
0005542720.tif 000002
【００４２】
【数２】
0005542720.tif 000003
【００４３】
一方、ペアアダプタ基板１１−Ｐ−１’のコネクタＰ１から端子Ｐ２までのＳパラメータ行列Ｓap'を式３、Ｔパラメータ行列Ｔap'を式４で表わすものとする。
【００４４】
【数３】
0005542720.tif 000004
【００４５】
【数４】
0005542720.tif 000005
【００４６】
ここで、Ｓパラメータ行列ＳapとＳパラメータ行列Ｓap'とは、図４および５を参照して説明したように式５の関係を満たす。
【００４７】
【数５】
0005542720.tif 000006
【００４８】
Ｔパラメータ行列Ｔap'およびＴパラメータ行列Ｔapは、式６および７のようにＳパラメータから変換することができる。
【００４９】
【数６】
0005542720.tif 000007
【００５０】
【数７】
0005542720.tif 000008
【００５１】
ただし、式７は信号の伝達方向がペアアダプタ基板１１−Ｐ−１’のコネクタＰ１から端子Ｐ２の方向に対するＴパラメータであるが、図６のように、第２のアダプタ基板１１−Ｐ−２と接続された状態では、逆方向の端子Ｐ２からコネクタＰ１に信号が伝達されることになる。この場合、ペアアダプタ基板１１−Ｐ−１’の端子Ｐ２からコネクタＰ１の方向のＴパラメータＴap'aは式８のようになる。
【００５２】
【数８】
0005542720.tif 000009
【００５３】
第２のアダプタ基板１１−Ｐ−２とペアアダプタ基板１１−Ｐ−１’とが接続された状態で、第２のアダプタ基板１１−Ｐ−２のコネクタＰ１からペアアダプタ基板１１−Ｐ−１’のコネクタＰ１までのＳパラメータ行列Ｓptを式９で表わし、Ｔパラメータ行列Ｔptを式１０で表わすとすると、第２のアダプタ基板１１−Ｐ−２のコネクタＰ１の信号とペアアダプタ基板１１−Ｐ−１’のコネクタＰ１の信号との関係は式１１のようになる。
【００５４】
【数９】
0005542720.tif 000010
【００５５】
【数１０】
0005542720.tif 000011
【００５６】
【数１１】
0005542720.tif 000012
【００５７】
また、第２のアダプタ基板１１−Ｐ−２のコネクタＰ１と端子Ｐ２における信号の関係は、Ｔapの定義により、式１２のように表される。
【００５８】
【数１２】
0005542720.tif 000013
【００５９】
同様に、ペアアダプタ基板１１−Ｐ−１’のコネクタＰ１と端子Ｐ２における信号の関係は、Ｔap'aの定義により、式１３のように表される。
【００６０】
【数１３】
0005542720.tif 000014
【００６１】
ここで、第２のアダプタ基板１１−Ｐ−２とペアアダプタ基板１１−Ｐ−１’とはカスケード接続されているので、式１４の関係が成り立つ。
【００６２】
【数１４】
0005542720.tif 000015
【００６３】
したがって、式１１は、式１２、式１３および式８を用いて式１５のように変形できる。
【００６４】
【数１５】
0005542720.tif 000016
【００６５】
式１５のうち、式１６で表わされる項と式１７で表わされる項とを、次の条件を考慮して比較する。
【００６６】
【数１６】
0005542720.tif 000017
【００６７】
【数１７】
0005542720.tif 000018
【００６８】
すなわち、Ｓパラメータ行列ＳapとＳap'は等しいので、Ｓ11＝Ｓ'11、Ｓ12＝Ｓ'12、Ｓ21＝Ｓ'21、Ｓ22＝Ｓ'22、である。また、Ｓ12＝Ｓ21、Ｓ'12＝Ｓ'21である。さらに、Ｓ11＜＜１、Ｓ22＜＜１、Ｓ'22＜＜１、Ｓ’11＜＜１であれば、Ｓ11＜＜Ｓ21、Ｓ22＜＜Ｓ21、Ｓ'22＜＜Ｓ'12、Ｓ'11＜＜Ｓ'12となるので、式１８および式１９のように近似できる。
【００６９】
【数１８】
0005542720.tif 000019
【００７０】
【数１９】
0005542720.tif 000020
【００７１】
なお、上述のＳ11＜＜１、Ｓ22＜＜１、Ｓ'22＜＜１、Ｓ’11＜＜１の確認方法は、次の通りである。まず、第２のアダプタ基板１１−Ｐ−２とペアアダプタ基板１１−Ｐ−１’とを圧接した状態で、第２のアダプタ基板１１−Ｐ−２とペアアダプタ基板１１−Ｐ−１’の各コネクタＰ１における反射成分が１より十分に小さいことを確認する。これにより、Ｓ11＜＜１、Ｓ'11＜＜１が確認できる。また、第２のアダプタ基板１１−Ｐ−２のコネクタＰ１とペアアダプタ基板１１−Ｐ−１’のコネクタＰ１ 間でＴＤＲ測定を行い、第２のアダプタ基板１１−Ｐ−２の端子Ｐ２とペアアダプタ基板１１−Ｐ−１’の端子Ｐ２との接続ポイントにおけるインピーダンスの変化量が十分に小さいことを確認する。これにより（Ｓ22＜＜１、Ｓ'22＜＜１）が確認できる。
【００７２】
【数２０】
0005542720.tif 000021
【００７３】
式２０の第２のアダプタ基板１１−Ｐ−２単体のＴパラメータＴap（式２１）をＳパラメータに変換すると、第２のアダプタ基板１１−Ｐ−２単体のＳパラメータＳap（式２２）が求まる。
【００７４】
【数２１】
0005542720.tif 000022
【００７５】
【数２２】
0005542720.tif 000023
【００７６】
ここで式２３が成り立つので、ペアアダプタ基板１１−Ｐ−１’のＳパラメータも求めることができる。
【００７７】
【数２３】
0005542720.tif 000024
【００７８】
上記ＳパラメータＳapのＳ12およびＳ21（Ｓ12＝Ｓ21）をアダプタ基板の通過特性として、後述するイコライザ回路およびプリエンファシス回路の設定に使用する。
【００７９】
続いて、信号補償装置の構成について説明する。信号補償装置は、信号経路としては大きく分けてイコライザ回路とプリエンファシス回路の２つを有する。イコライザ回路は、アダプタ装置が信号を受信するための一方の端子群から、信号補償装置までの間の信号線路における伝送損失を補償する。プリエンファシス回路は、信号補償装置から、アダプタ装置が信号を送信するためのもう一方の端子群までとの間の信号線路における伝送損失を事前補償する。また、信号補償装置は、具体的な回路構成としては、スイッチモジュール（ＳＷ  Ｍｏｄｕｌｅ）とイコライザモジュール（ＥＱ  ＭＯＤＵＬＥ）とからなる。
【００８０】
図７は、本発明の実施例による伝送装置における信号補償装置の構成を示す図である。図７に示すように、アダプタ装置１１のアダプタ基板コネクタ（Ｐｏｒｔ）に対し、スイッチモジュールが長さの等しい同軸ケーブルで１：１に接続される。また、イコライザモジュールＥ１ａ、Ｅ１ｂ、ＥｎａおよびＥｎｂは、スイッチモジュールＳ１ａ、Ｓ１ｂ、ＳｎａおよびＳｎｂと１：１に接続される。ここで、アダプタ装置１１のプローブカード側の端子数およびソケットボード側の端子数をそれぞれｎとした場合、スイッチモジュールＳ１ａはアダプタ装置１１ の上側ポート番号１に、同様にスイッチモジュールＳｎａは上側ポート番号ｎに接続される。同様に、スイッチモジュールＳ１ｂからＳｎｂは、アダプタ装置１１の下側ポート番号１からｎに接続される。
【００８１】
信号補償装置１２は、これら端子群間において信号の送受信方向を切り替える切替えスイッチを備える。すなわち、各イコライザモジュールＥ１ａ、Ｅ１ｂ、ＥｎａおよびＥｎｂのデータ出力（ＤＯ）とデータ入力（ＤＩ）は、データバスに接続され、データバスのクロスポイントの設定により、アダプタ装置１１に対する信号の伝播方向と線路の接続を変更することができる。アダプタの上側ポート番号１から出た信号は、スイッチモジュールＳ１ａおよびイコライザモジュールＥ１ａを経由してイコライザモジュールＥ１ｂに入力され、スイッチモジュールＳ１ｂを経由後アダプタ装置１１の下側ポート番号１に入力される。線路番号ｎについても同様である。
【００８２】
図８は、本発明の実施例による伝送装置における信号補償装置内のスイッチモジュールおよびイコライザモジュールの構成を示す図である。
【００８３】
スイッチモジュール（ＳＷ  Ｍｏｄｕｌｅ）は、高周波用スイッチで構成され、ＳＷ−ｓ１ からＳＷ−ｓ５の全スイッチに関して、接続点ａ 側及びｂ側の両側の通過損失をＬｓｗｓ（ｄＢ）とする。Ｌｃはコネクタと各スイッチＳＷ−ｓ１〜ＳＷ−ｓ５との間の伝送線路を示し、その通過損失をＬｃ（ｄＢ）とする。同様にＬｂは各スイッチＳＷ−ｓ１〜ＳＷ−ｓ５同士を接続する伝送線路を示し、その通過損失をＬｂ（ｄＢ）とする。ここで、前提条件として、各Ｌｃの損失および各Ｌｂの損失は、全く同じになるように製造されるものとする。なお、この製造条件を満たすために、伝送線路ＬｂとＬｃの途中に、損失補償回路を挿入してもよい。
【００８４】
イコライザモジュール（ＥＱ  Ｍｏｄｕｌｅ）は、入出力インピーダンスが５０Ωでゲインが０ｄＢである入力バッファアンプ（リニアアンプ）（Ａｉ）、ＡＤコンバータ（ＡＤＣ）、ＦＩＲ型フィルタで構成されるイコライザ（ＥＱ−ＳＷ、ＥＱ−ＰＡ、ＥＱ−Ａ、ＥＱ−ＩＣ）を備える。このイコライザは、校正の精度により段数を決定すればよい。このうち、イコライザＥＱ−ＳＷは、２つのＳＷ−ｓと１本のＬｂおよび２本のＬｃに相当する伝送損失（２＊Ｌｓｗｓ＋Ｌｂ＋２＊Ｌｃ）を補償するイコライザである。また、イコライザＥＱ−ＰＡは、ペアアダプタ基板の伝送損失Ｌｐｐａ（ｄＢ）またはＬｓｐａ（ｄＢ）を補償するイコライザである。イコライザＥＱ−Ａは、アダプタ基板の伝送損失Ｌｐａ（ｄＢ）またはＬｓａ（ｄＢ）を補償するイコライザである。イコライザＥＱ−ＩＣは、イコライザモジュール（ＥＱ  Ｍｏｄｕｌｅ） 内の入力コネクタ（Ｉｎ１）からＡＤコンバータ（ＡＤＣ）出力までの伝送特性を補償するイコライザである。
【００８５】
また、イコライザモジュール（ＥＱ  Ｍｏｄｕｌｅ）は、イコライザバイパススイッチ（ＢＥ−ＳＷ、ＢＥ−ＰＡ、ＢＥ−Ａ）、イコライザレジスタ（ＥＱ  Ｒｅｇｉｓｔｅｒ）、イコライザコントローラ（ＥＱ Ｃｏｎｔ．）、メモリ（ＭＥＭ）、基準信号波形データ格納メモリ（Ｒｅｆ．ＷＦＤ）、高速フーリエ変換器（ＦＦＴ１、ＦＦＴ２）、およびスペクトルコンパレータ（Ｃｏｍｐａｒａｔｏｒ）を備える。
【００８６】
また、イコライザモジュール（ＥＱ  Ｍｏｄｕｌｅ）は、ＦＩＲ型フィルタで構成されるプリエンファシス（ＰＥ−ＩＣ、ＰＥ−Ａ、ＰＥ−ＰＡ）を備える。このプリエンファシスは、校正の精度により段数を決定すればよい。このうち、プリエンファシスＰＥ−ＰＡは、アダプタとペアになるペアアダプタの伝送損失を補償するプリエンファシスである。プリエンファシスＰＥ−Ａは、アダプタの伝送損失を補償するプリエンファシスである。プリエンファシスＰＥ−ＩＣは、ＤＡＣ入力から出力コネクタ（Ｏｕｔ１）までの伝送特性を補償するプリエンファシスである。
【００８７】
また、イコライザモジュール（ＥＱ  Ｍｏｄｕｌｅ）は、プリエンファシスバイパススイッチＢＰ−ＰＡ、プリエンファシスレジスタＰＥ−Ｒｅｇｉｓｔｅｒ、プリエンファシスコントローラ（ＰＥ Ｃｏｎｔ．）、ＤＡコンバータ（ＤＡＣ）、入出力インピーダンスが５０Ωでゲインは０ｄＢである出力アンプ（リニアアンプ）（Ａｏ）、およびコントローラ（Ｃｏｎｔｒｏｌｌｅｒ）を備える。
【００８８】
また、信号補償装置内に存在する伝送線路についての損失は、次のように定義する。すなわち、スイッチモジュール（ＳＷ  Ｍｏｄｕｌｅ）のＣ４からイコライザモジュール（ＥＱ  Ｍｏｄｕｌｅ）の入力コネクタＩｎ１までの同軸ケーブルの損失と入力コネクタＩｎ１から入力バッファアンプＡｉまでの伝送線路の損失を合わせた損失をＬ１（ｄＢ）とする。入力バッファアンプＡｉの出力からＡＤコンバータ（ＡＤＣ）の入力までの伝送線路の損失をＬ２（ｄＢ）とする。ＤＡコンバータ（ＤＡＣ）出力から出力アンプＡｏの入力までの伝送線路の損失をＬ３（ｄＢ）とする。出力バッファＡｏ出力から出力コネクタ（Ｏｕｔ１）までの伝送線路の損失と、イコライザモジュール（ＥＱ  Ｍｏｄｕｌｅ）のＯｕｔ１から  スイッチモジュール（ＳＷ  Ｍｏｄｕｌｅ）のＣ５までの同軸ケーブルの損失を合わせた損失をＬ４（ｄＢ）とする。同軸ケーブル、Ｌ１、Ａｉゲイン、Ｌ２、ＡＤＣの損失、その他のイコライザ以外の受信経路のトータル損失をＬｒｘ（ｄＢ）とする。ＤＡＣの損失、Ｌ３、Ａｏゲイン、Ｌ４、同軸ケーブル、その他のプリエンファシス以外の送信経路のトータル損失をＬｔｘ（ｄＢ）とする。
【００８９】
次に、本発明の実施例による伝送装置における、信号補償装置内のゲインの調整方法について説明する。
【００９０】
図９は、本発明の実施例による伝送装置における、信号受信経路についての信号補償装置のゲインの調整方法を説明する回路図である。プローブカード側のアダプタ基板で信号を受信する信号受信経路における、信号補償装置内のイコライザモジュール（ＥＱ  Ｍｏｄｕｌｅ） 内部の伝送損失を補償することができるよう、イコライザＥＱ−ＩＣのゲインの調整を以下のように実行する。
【００９１】
ゲイン調整のための条件は次の通りである。すなわち、ペアアダプタ基板の伝送損失をＬｐｐａ（ｄＢ）とし、イコライザモジュール（ＥＱ  Ｍｏｄｕｌｅ）のイコライザＥＱ−ＰＡ には、損失Ｌｐｐａを補償するイコライジング特性がイコライザレジスタＥＱ−Ｒｅｇｉｓｔｅｒにより予め設定されているものとする。また、プローブカード側のアダプタ基板の伝送損失をＬｐａ（ｄＢ）とし、イコライザモジュール（ＥＱ  Ｍｏｄｕｌｅ）のイコライザＥＱ−Ａには、損失Ｌｐａを補償するイコライジング特性がイコライザレジスタＥＱ−Ｒｅｇｉｓｔｅｒにより予め設定されているものとする。また、アダプタ装置についての事前の測定によりＬｐｐａとＬｐａは既知であるとし、ＬｐｐａとＬｐａは等しいものとする。また、スイッチモジュール（ＳＷ  Ｍｏｄｕｌｅ）のスイッチおよびスイッチ間の伝送損失（２＊Ｌｓｗｓ＋２＊Ｌｃ＋Ｌｂ）（ｄＢ）は既知であるものとし、イコライザモジュール（ＥＱ  Ｍｏｄｕｌｅ）のイコライザＥＱ−ＳＷには、損失（２＊Ｌｓｗｓ＋２＊Ｌｃ＋Ｌｂ）を補償するイコライジング特性がイコライザレジスタＥＱ−Ｒｅｇｉｓｔｅｒにより予め設定されているものとする。また、校正用基準信号源（ＡＷＧ）が出力する信号波形は、イコライザモジュール（ＥＱ  Ｍｏｄｕｌｅ）の基準信号波形データ格納メモリＲｅｆ．ＷＦＤに保存される信号波形（波形データ）と同じであるとする。なお、上記ＬｐｐａとＬｐａには、アダプタとスイッチモジュール（ＳＷ  Ｍｏｄｕｌｅ）を接続する各同軸ケーブル（全て同じ長さ）の損失も含まれるものとする。
【００９２】
上述の条件の下で、ゲイン調整を行うと次のとおりである。なお、図９において、各信号線のうち基準信号が伝送する信号線を太線で表わす。
【００９３】
図９に示すように、バイパススイッチＢＥ−ＳＷ、ＢＥ−ＰＡ、ＢＥ−Ａを開いた状態において、基準信号発生源ＡＷＧから高速フーリエ変換器ＦＦＴ１出力まで、基準信号が、図中太線で示される信号経路を伝送する。すなわち、基準信号発生源ＡＷＧで生成した基準信号は、コネクタＣ３を介して信号補償装置に入力され、スイッチモジュール（ＳＷ  Ｍｏｄｕｌｅ）中を２つのＬｃ、２つのＳＷ−ｓおよび１つのＬｂを経由して流れたのちコネクタＣ２から出力され、ペアアダプタ基板とプローブカード側のアダプタ基板を経由し、コネクタＣ１を介して信号補償装置に入力され、スイッチモジュール（ＳＷ  Ｍｏｄｕｌｅ）中を２つのＬｃ、２つのＳＷ−ｓおよび１つのＬｂを経由して流れたのちイコライザモジュール（ＥＱ  Ｍｏｄｕｌｅ）へ向けて出力される。そして、イコライザモジュール（ＥＱ  Ｍｏｄｕｌｅ）のコネクタＩｎ１を介して入力された基準信号は、Ｌ１、Ａｉ、Ｌ２、ＡＤＣ、ＥＱ−ＳＷ、ＥＱ−ＰＡ、ＥＱ−Ａ、ＥＱ−ＩＣおよびＭＥＭを介してＦＦＴ１に入力される。
【００９４】
一方、メモリＲｅｆ．ＷＦＤから読み出された基準信号波形データは、基準信号発生源ＡＷＧで生成された基準信号波形データと同じであり、高速フーリエ変換器ＦＦＴ２に入力されて周波数スペクトルに変換される。
【００９５】
スペクトルコンパレータＣｏｍｐａｒａｔｏｒでは、高速フーリエ変換器ＦＦＴ１およびＦＦＴ２が出力する周波数成分が比較され、これら基準信号の周波数帯域内のレベル差がゼロになるようにイコライザコントローラＥＱ−Ｃｏｎｔを制御することで、イコライザＥＱ−ＩＣのイコライジング特性を調整する。この調整方法としては、最小二乗法（Ｌｅａｓｔ  Ｍｅａｎ  Ｓｑｕａｒｅ：ＬＭＳ）等がある。
【００９６】
なお、本発明による伝送装置内の信号補償装置内で生成される基準波形データを書き換えるだけで、ジッタの校正値を容易に変更することもできる。
【００９７】
上記伝送損失をゼロとする信号経路は、各素子のゲインおよび損失を用いて式２４のように表わせる。
【００９８】
【数２４】
0005542720.tif 000025
【００９９】
式２４を整理すると式２５のようになる。
【０１００】
【数２５】
0005542720.tif 000026
【０１０１】
ここで式２６にて表わせる校正の条件を式２５に代入すると、式２７に示すようなイコライザＥＱ−ＩＣの特性（ゲインＧｅｉｃ）が求まり、この値が保持される。
【０１０２】
【数２６】
0005542720.tif 000027
【０１０３】
【数２７】
0005542720.tif 000028
【０１０４】
図１０は、図９のゲイン調整方法により設定されたゲインの効果を説明する回路図である。図１０においては、各信号線のうち基準信号が伝送する信号線を太線で表わす。アダプタ装置内のプローブカード側のアダプタ基板の端子（パッド先端）から、信号補償装置内のイコライザモジュール（ＥＱ  Ｍｏｄｕｌｅ）の受信出力ＤＯまでの伝送損失を補償する信号経路は、図中太線の信号線の通りであり、イコライザバイパススイッチＢＥ−ＳＷおよびＢＥ−ＰＡは閉じられてイコライザＥＱ−ＳＷおよびＥＱ−ＰＡはバイパス状態になっている。アダプタ装置内のプローブカード側のアダプタ基板の端子（パッド先端）から、信号補償装置内のイコライザモジュール（ＥＱ  Ｍｏｄｕｌｅ）の受信出力ＤＯまでの伝送損失は、図９のゲイン調整方法により設定された式２８で示されるイコライザＥＱ−ＩＣのゲインＧｅｉｃを用いれば、式２９に示すようにゼロになることがわかる。
【０１０５】
【数２８】
0005542720.tif 000029
【０１０６】
【数２９】
0005542720.tif 000030
【０１０７】
図１１は、本発明の実施例による伝送装置における、信号送信経路についての信号補償装置のゲインの調整方法を説明する回路図である。プローブカード側のアダプタ基板から信号を送信する信号送信経路における、信号補償装置内のイコライザモジュール（ＥＱ  Ｍｏｄｕｌｅ） 内部の伝送損失を事前に補償することができるよう、プリエンファシスＰＥ−ＩＣのゲインの調整を以下のように実行する。
【０１０８】
ゲイン調整のための条件は次の通りである。すなわち、ペアアダプタ基板の伝送損失をＬｐｐａ（ｄＢ）とし、イコライザモジュール（ＥＱ  Ｍｏｄｕｌｅ）のプリエンファシスＰＥ−ＰＡには、損失Ｌｐｐａを補償するエンファシス特性がプリエンファシスレジスタＰＥ−Ｒｅｇｉｓｔｅｒにより予め設定されているものとする。また、プローブカード側のアダプタ基板の伝送損失をＬｐａ（ｄＢ）とし、イコライザモジュール（ＥＱ  Ｍｏｄｕｌｅ）のプリエンファシスＰＥ−Ａには、損失Ｌｐａを補償するエンファシス特性がプリエンファシスレジスタＰＥ−Ｒｅｇｉｓｔｅｒにより予め設定されているものとする。なお、上記ＬｐｐａとＬｐａには、アダプタとスイッチモジュール（ＳＷ  Ｍｏｄｕｌｅ）を接続する各同軸ケーブル（全て同じ長さ）の損失も含まれるものとする。
【０１０９】
上述の条件の下で、ゲイン調整を行うと次のとおりである。なお、図１１において、各信号線のうち基準信号が伝送する信号線を太線で表わす。
【０１１０】
図１１に示すように、バイパススイッチＢＰ−ＰＡを開いた状態において、メモリＲｅｆ．ＷＦＤから高速フーリエ変換器ＦＦＴ１出力まで、基準信号が図中太線で示される信号経路を伝送し、高速フーリエ変換器ＦＦＴ１により周波数スペクトルに変換される。すなわち、メモリＲｅｆ．ＷＦＤから読み出された基準信号は、スイッチＳＷ−ｅ２、ＰＥ−ＩＣ、ＰＥ−Ａ、ＰＥ−ＰＡ、ＤＡＣ、Ｌ３、Ａｏ、Ｌ４を経由してコネクタＯｕｔ１からスイッチモジュール（ＳＷ  Ｍｏｄｕｌｅ）へ向けて出力される。スイッチモジュール（ＳＷ  Ｍｏｄｕｌｅ）に入力された信号は、２つのＬｃ、２つのＳＷ−ｓおよび１つのＬｂを経由して流れたのちコネクタＣ１から出力され、プローブカード側のアダプタ基板とペアアダプタ基板を経由し、コネクタＣ２を介して信号補償装置に入力され、スイッチモジュール（ＳＷ  Ｍｏｄｕｌｅ）中を２つのＬｃ、２つのＳＷ−ｓおよび１つのＬｂを経由して流れたのちイコライザモジュール（ＥＱ  Ｍｏｄｕｌｅ）へ向けて出力される。そして、イコライザモジュール（ＥＱ  Ｍｏｄｕｌｅ）のコネクタＩｎ１を介して入力された基準信号は、Ｌ１、Ａｉ、Ｌ２、ＡＤＣ、ＢＥ−ＳＷ、ＢＥ−ＰＡ、ＢＥ−Ａ、ＥＱ−ＩＣおよびＭＥＭを介してＦＦＴ１に入力される。
【０１１１】
一方、メモリＲｅｆ．ＷＦＤから読み出された基準信号波形データは、高速フーリエ変換器ＦＦＴ２に入力されて周波数スペクトルに変換される。
【０１１２】
スペクトルコンパレータＣｏｍｐａｒａｔｏｒでは、高速フーリエ変換器ＦＦＴ１およびＦＦＴ２が出力する周波数成分が比較され、これら基準信号の周波数帯域内のレベル差がゼロになるようにプリエンファシスコントローラＰＥ−Ｃｏｎｔを制御することで、プリエンファシスＰＥ−ＩＣのプリエンファシス特性を調整する。この調整方法としては、最小二乗法（Ｌｅａｓｔ  Ｍｅａｎ  Ｓｑｕａｒｅ：ＬＭＳ）等がある。
【０１１３】
上記伝送損失をゼロとする信号経路は、各素子のゲインおよび損失を用いて式３０のように表わせる。
【０１１４】
【数３０】
0005542720.tif 000031
【０１１５】
式３０を整理すると式３１のようになる。
【０１１６】
【数３１】
0005542720.tif 000032
【０１１７】
ここで式３２にて表わせる校正の条件を式３１に代入すると、式３３が得られる。
【０１１８】
【数３２】
0005542720.tif 000033
【０１１９】
【数３３】
0005542720.tif 000034
式３３を整理すると、式３４に示すようなプリエンファシスＰＥ−ＩＣの特性（ゲインＧｐｉｃ）が求まり、この値が保持される。
【０１２０】
【数３４】
0005542720.tif 000035
【０１２１】
図１２は、図１１のゲイン調整方法により設定されたゲインの効果を説明する回路図である。図１２においては、各信号線のうち基準信号が伝送する信号線を太線で表わす。信号補償装置内のイコライザモジュール（ＥＱ  Ｍｏｄｕｌｅ）のメモリＲｅｆ．ＷＦＤから、アダプタ装置内のプローブカード側のアダプタ基板の端子（パッド先端）までの伝送損失を補償する信号経路は、図中太線の信号線の通りであり、プリエンファシスバイパススイッチＢＰ−ＰＡは閉じられてイコライザＰＥ−ＰＡはバイパス状態になっている。信号補償装置内のイコライザモジュール（ＥＱ  Ｍｏｄｕｌｅ）のメモリＲｅｆ．ＷＦＤから、アダプタ装置内のプローブカード側のアダプタ基板の端子（パッド先端）までの伝送損失は、図１１のゲイン調整方法により設定された式３５で示されるプリエンファシスＰＥ−ＩＣのゲインＧｐｉｃを用いれば、式３６に示すようにゼロになることがわかる。
【０１２２】
【数３５】
0005542720.tif 000036
【０１２３】
【数３６】
0005542720.tif 000037
【０１２４】
上述のゲインの調整方法は、プローブカード側のアダプタ基板について行うものであるが、ソケットボード側のアダプタ基板についても同様に行うことができる。
【０１２５】
図１３は、本発明の実施例による伝送装置における、信号受信経路についての信号補償装置のゲインの調整方法を説明する回路図である。ソケットボード側のアダプタ基板で信号を受信する信号受信経路における、信号補償装置内のイコライザモジュール（ＥＱ  Ｍｏｄｕｌｅ） 内部の伝送損失を補償することができるよう、イコライザＥＱ−ＩＣのゲインの調整を以下のように実行する。
【０１２６】
ゲイン調整のための条件は次の通りである。すなわち、ペアアダプタ基板の伝送損失をＬｓｐａ（ｄＢ）とし、イコライザモジュール（ＥＱ  Ｍｏｄｕｌｅ）のイコライザＥＱ−ＰＡ には、損失Ｌｓｐａを補償するイコライジング特性がイコライザレジスタＥＱ−Ｒｅｇｉｓｔｅｒにより予め設定されているものとする。また、ソケットボード側のアダプタ基板の伝送損失をＬｓａ（ｄＢ）とし、イコライザモジュール（ＥＱ  Ｍｏｄｕｌｅ）のイコライザＥＱ−Ａには、損失Ｌｓａを補償するイコライジング特性がイコライザレジスタＥＱ−Ｒｅｇｉｓｔｅｒにより予め設定されているものとする。また、アダプタ装置についての事前の測定によりＬｓｐａとＬｓａは既知であるとし、ＬｓｐａとＬｓａは等しいものとする。また、スイッチモジュール（ＳＷ  Ｍｏｄｕｌｅ）のスイッチおよびスイッチ間の伝送損失（２＊Ｌｓｗｓ＋２＊Ｌｃ＋Ｌｂ）（ｄＢ）は既知であるものとし、イコライザモジュール（ＥＱ  Ｍｏｄｕｌｅ）のイコライザＥＱ−ＳＷには、損失（２＊Ｌｓｗｓ＋２＊Ｌｃ＋Ｌｂ）を補償するイコライジング特性がイコライザレジスタＥＱ−Ｒｅｇｉｓｔｅｒにより予め設定されているものとする。また、校正用基準信号源（ＡＷＧ）が出力する信号波形は、イコライザモジュール（ＥＱ  Ｍｏｄｕｌｅ）の基準信号波形データ格納メモリＲｅｆ．ＷＦＤに保存される信号波形（波形データ）と同じであるとする。なお、上記ＬｓｐａとＬｓａには、アダプタとスイッチモジュール（ＳＷ  Ｍｏｄｕｌｅ）を接続する各同軸ケーブル（全て同じ長さ）の損失も含まれるものとする。
【０１２７】
上述の条件の下で、ゲイン調整を行うと次のとおりである。なお、図１３において、各信号線のうち基準信号が伝送する信号線を太線で表わす。
【０１２８】
図１３に示すように、バイパススイッチＢＥ−ＳＷ、ＢＥ−ＰＡ、ＢＥ−Ａを開いた状態において、基準信号発生源ＡＷＧから高速フーリエ変換器ＦＦＴ１出力まで、基準信号が、図中太線で示される信号経路を伝送する。すなわち、基準信号発生源ＡＷＧで生成した基準信号は、コネクタＣ３を介して信号補償装置に入力され、スイッチモジュール（ＳＷ  Ｍｏｄｕｌｅ）中を２つのＬｃ、２つのＳＷ−ｓおよび１つのＬｂを経由して流れたのちコネクタＣ２から出力され、ペアアダプタ基板とソケットボード側のアダプタ基板を経由し、コネクタＣ１を介して信号補償装置に入力され、スイッチモジュール（ＳＷ  Ｍｏｄｕｌｅ）中を２つのＬｃ、２つのＳＷ−ｓおよび１つのＬｂを経由して流れたのちイコライザモジュール（ＥＱ  Ｍｏｄｕｌｅ）へ向けて出力される。そして、イコライザモジュール（ＥＱ  Ｍｏｄｕｌｅ）のコネクタＩｎ１を介して入力された基準信号は、Ｌ１、Ａｉ、Ｌ２、ＡＤＣ、ＥＱ−ＳＷ、ＥＱ−ＰＡ、ＥＱ−Ａ、ＥＱ−ＩＣおよびＭＥＭを介してＦＦＴ１に入力される。
【０１２９】
一方、メモリＲｅｆ．ＷＦＤから読み出された基準信号波形データは、基準信号発生源Ｒｅｆ．ＡＷＧで生成された基準信号波形データと同じであり、高速フーリエ変換器ＦＦＴ２に入力されて周波数スペクトルに変換される。
【０１３０】
スペクトルコンパレータＣｏｍｐａｒｅでは、高速フーリエ変換器ＦＦＴ１およびＦＦＴ２が出力する周波数成分が比較され、これら基準信号の周波数帯域内のレベル差がゼロになるようにイコライザコントローラＥＱ−Ｃｏｎｔを制御することで、イコライザＥＱ−ＩＣのイコライジング特性を調整する。この調整方法としては、最小二乗法（Ｌｅａｓｔ  Ｍｅａｎ  Ｓｑｕａｒｅ：ＬＭＳ）等がある。
【０１３１】
上記伝送損失をゼロとする信号経路は、各素子のゲインおよび損失を用いて式３７のように表わせる。
【０１３２】
【数３７】
0005542720.tif 000038
【０１３３】
式３７を整理すると式３８のようになる。
【０１３４】
【数３８】
0005542720.tif 000039
【０１３５】
ここで式３９にて表わせる校正の条件を式３８に代入すると、式４０が得られる。
【０１３６】
【数３９】
0005542720.tif 000040
【０１３７】
【数４０】
0005542720.tif 000041
【０１３８】
式４０から、式４１に示すようなイコライザＥＱ−ＩＣの特性（ゲインＧｅｉｃ）が求まり、この値が保持される。
【０１３９】
【数４１】
0005542720.tif 000042
【０１４０】
図１４は、図１３のゲイン調整方法により設定されたゲインの効果を説明する回路図である。図１４においては、各信号線のうち基準信号が伝送する信号線を太線で表わす。アダプタ装置内のソケットボード側のアダプタ基板の端子（パッド先端）から、信号補償装置内のイコライザモジュール（ＥＱ  Ｍｏｄｕｌｅ）の受信出力ＤＯまでの伝送損失を補償する信号経路は、図中太線の信号線の通りであり、イコライザバイパススイッチＢＥ−ＳＷおよびＢＥ−ＰＡは閉じられてイコライザＥＱ−ＳＷおよびＥＱ−ＰＡはバイパス状態になっている。アダプタ装置内のソケットボード側のアダプタ基板の端子（パッド先端）から、信号補償装置内のイコライザモジュール（ＥＱ  Ｍｏｄｕｌｅ）の受信出力ＤＯまでの伝送損失は、図１３のゲイン調整方法により設定された式４２で示されるイコライザＥＱ−ＩＣのゲインＧｅｉｃを用いれば、式４３に示すようにゼロになることがわかる。
【０１４１】
【数４２】
0005542720.tif 000043
【０１４２】
【数４３】
0005542720.tif 000044
【０１４３】
図１５は、本発明の実施例による伝送装置における、信号送信経路についての信号補償装置のゲインの調整方法を説明する回路図である。ソケットボード側のアダプタ基板から信号を送信する信号送信経路における、信号補償装置内のイコライザモジュール（ＥＱ  Ｍｏｄｕｌｅ） 内部の伝送損失を事前に補償することができるよう、プリエンファシスＰＥ−ＩＣのゲインの調整を以下のように実行する。
【０１４４】
ゲイン調整のための条件は次の通りである。すなわち、ペアアダプタ基板の伝送損失をＬｓｐａ（ｄＢ）とし、イコライザモジュール（ＥＱ  Ｍｏｄｕｌｅ）のプリエンファシスＰＥ−ＰＡには、損失Ｌｓｐａを補償するエンファシス特性がプリエンファシスレジスタＰＥ−Ｒｅｇｉｓｔｅｒにより予め設定されているものとする。また、ソケットボード側のアダプタ基板の伝送損失をＬｓａ（ｄＢ）とし、イコライザモジュール（ＥＱ  Ｍｏｄｕｌｅ）のプリエンファシスＰＥ−Ａには、損失Ｌｓａを補償するエンファシス特性がプリエンファシスレジスタＰＥ−Ｒｅｇｉｓｔｅｒにより予め設定されているものとする。なお、上記ＬｓｐａとＬｓａには、アダプタとスイッチモジュール（ＳＷ  Ｍｏｄｕｌｅ）を接続する各同軸ケーブル（全て同じ長さ）の損失も含まれるものとする。
【０１４５】
上述の条件の下で、ゲイン調整を行うと次のとおりである。なお、図１５において、各信号線のうち基準信号が伝送する信号線を太線で表わす。
【０１４６】
図１５に示すように、バイパススイッチＢＰ−ＰＡを開いた状態において、メモリＲｅｆ．ＷＦＤから高速フーリエ変換器ＦＦＴ１出力まで、基準信号が図中太線で示される信号経路を伝送し、高速フーリエ変換器ＦＦＴ１により周波数スペクトルに変換される。すなわち、メモリＲｅｆ．ＷＦＤから読み出された基準信号は、スイッチＳＷ−ｅ２、ＰＥ−ＩＣ、ＰＥ−Ａ、ＰＥ−ＰＡ、ＤＡＣ、Ｌ３、Ａｏ、Ｌ４を経由してコネクタＯｕｔ１からスイッチモジュール（ＳＷ  Ｍｏｄｕｌｅ）へ向けて出力される。スイッチモジュール（ＳＷ  Ｍｏｄｕｌｅ）に入力された信号は、２つのＬｃ、２つのＳＷ−ｓおよび１つのＬｂを経由して流れたのちコネクタＣ１から出力され、ソケットボード側のアダプタ基板とペアアダプタ基板を経由し、コネクタＣ２を介して信号補償装置に入力され、スイッチモジュール（ＳＷ  Ｍｏｄｕｌｅ）中を２つのＬｃ、２つのＳＷ−ｓおよび１つのＬｂを経由して流れたのちイコライザモジュール（ＥＱ  Ｍｏｄｕｌｅ）へ向けて出力される。そして、イコライザモジュール（ＥＱ  Ｍｏｄｕｌｅ）のコネクタＩｎ１を介して入力された基準信号は、Ｌ１、Ａｉ、Ｌ２、ＡＤＣ、ＢＥ−ＳＷ、ＢＥ−ＰＡ、ＢＥ−Ａ、ＥＱ−ＩＣおよびＭＥＭを介してＦＦＴ１に入力される。
【０１４７】
一方、メモリＲｅｆ．ＷＦＤから読み出された基準信号波形データは、高速フーリエ変換器ＦＦＴ２に入力されて周波数スペクトルに変換される。
【０１４８】
スペクトルコンパレータＣｏｍｐａｒｅでは、高速フーリエ変換器ＦＦＴ１およびＦＦＴ２が出力する周波数成分が比較され、これら基準信号の周波数帯域内のレベル差がゼロになるようにプリエンファシスコントローラＰＥ−Ｃｏｎｔを制御することで、プリエンファシスＰＥ−ＩＣのプリエンファシス特性を調整する。この調整方法としては、最小二乗法（Ｌｅａｓｔ  Ｍｅａｎ  Ｓｑｕａｒｅ：ＬＭＳ）等がある。
【０１４９】
上記伝送損失をゼロとする信号経路は、各素子のゲインおよび損失を用いて式４４のように表わせる。
【０１５０】
【数４４】
0005542720.tif 000045
【０１５１】
式４４を整理すると式４５のようになる。
【０１５２】
【数４５】
0005542720.tif 000046
【０１５３】
ここで式４６にて表わせる校正の条件を式４５に代入すると、式４７が得られる。
【０１５４】
【数４６】
0005542720.tif 000047
【０１５５】
【数４７】
0005542720.tif 000048
式４７を整理すると、式４８に示すようなプリエンファシスＰＥ−ＩＣの特性（ゲインＧｐｉｃ）が求まり、この値が保持される。
【０１５６】
【数４８】
0005542720.tif 000049
【０１５７】
図１６は、図１５のゲイン調整方法により設定されたゲインの効果を説明する回路図である。図１６においては、各信号線のうち基準信号が伝送する信号線を太線で表わす。信号補償装置内のイコライザモジュール（ＥＱ  Ｍｏｄｕｌｅ）のメモリＲｅｆ．ＷＦＤから、アダプタ装置内のソケットボード側のアダプタ基板の端子（パッド先端）までの伝送損失を補償する信号経路は、図中太線の信号線の通りであり、プリエンファシスバイパススイッチＢＰ−ＰＡは閉じられてイコライザＰＥ−ＰＡはバイパス状態になっている。信号補償装置内のイコライザモジュール（ＥＱ  Ｍｏｄｕｌｅ）のメモリＲｅｆ．ＷＦＤから、アダプタ装置内のソケットボード側のアダプタ基板の端子（パッド先端）までの伝送損失は、図１５のゲイン調整方法により設定された式４９で示されるプリエンファシスＰＥ−ＩＣのゲインＧｐｉｃを用いれば、式５０に示すようにゼロになることがわかる。
【０１５８】
【数４９】
0005542720.tif 000050
【０１５９】
【数５０】
0005542720.tif 000051
【０１６０】
本発明の実施例による伝送装置において、上述のようにしてゲインが調整されられた信号補償装置は、アダプタ装置のプローブカード側のアダプタ基板とソケットボード側のアダプタ基板ごとに、同じ長さの別々の同軸ケーブルを介して接続される。各アダプタ基板ごとの信号補償装置は、当該アダプタ基板およびこれに接続される同軸ケーブルに生じる伝送損失を補償し、プローブカード側のアダプタ基板の端子群の各端子とソケットボード側のアダプタ基板の端子群の各端子との間でみたときに伝送損失がゼロとなるようにする。したがって、本発明の実施例による伝送装置を、伝送線路の伝送特性を評価する評価装置のジッタ校正をする際に用いれば、評価対象伝送線路を介さないプローブカードのプローブ端子とソケットボードのソケット端子とが接続された「バイパス状態」を実現することができるので、テストパスを考慮したジッタ校正を容易かつ正確に行うことができる。また、このような正確なジッタ校正により、ソケット側とプローブ側とで端子のピッチおよびサイズが異なるＩＣパッケージまたはインターポーザなどの評価対象伝送線路のジッタ測定をより正確に行うことが可能となる。図１７および図１８は、本発明の実施例による伝送装置における信号の流れを説明する回路図である。図１７および１８に示す伝送装置１において、アダプタ装置１１のプローブカード側のアダプタ基板１１−Ｐに接続された信号補償装置１２−Ｐと、アダプタ装置１１のソケットボード側のアダプタ基板１１−Ｓに接続された信号補償装置１２−Ｓとは、イコライザモジュール（ＥＱ  Ｍｏｄｕｌｅ）Ｅ１ａの出力ＤＯとイコライザモジュール（ＥＱ  Ｍｏｄｕｌｅ）Ｅ１ｂの入力ＤＩをデータバスのクロスポイントにより接続される。
【０１６１】
図１７に示すように、アダプタ装置１１のプローブカード側のアダプタ基板１１−Ｐの端子群の各端子から入力された試験信号は、信号補償装置１２−Ｐ内において図中太線の信号線で示す経路を流れ、イコライザモジュール（ＥＱ  Ｍｏｄｕｌｅ）Ｅ１ａで伝送損失が補償され、この補償された試験信号はデータバスを介してイコライザモジュール（ＥＱ  Ｍｏｄｕｌｅ）Ｅ１ｂに入力されてさらに事前補償され、アダプタ装置１１のソケットボード側のアダプタ基板１１−Ｓの端子群の各端子から出力される。これにより、プローブカード側のアダプタ基板１１−Ｐの端子群の各端子からソケットボード側のアダプタ基板１１−Ｓの端子群の各端子までの各信号経路は、伝送損失の無い伝送線路と等価になる。
【０１６２】
図１８に示すように、アダプタ装置１１のソケットボード側のアダプタ基板１１−Ｓの端子群の各端子から入力された試験信号は、信号補償装置１２−Ｓ内において図中太線の信号線で示す経路を流れ、イコライザモジュール（ＥＱ  Ｍｏｄｕｌｅ）Ｅ１ｂで伝送損失が補償され、この補償された試験信号はデータバスを介してイコライザモジュール（ＥＱ  Ｍｏｄｕｌｅ）Ｅ１ａに入力されてさらに事前補償され、アダプタ装置１１のプローブカード側のアダプタ基板１１−Ｐの端子群の各端子から出力される。これにより、ソケットボード側のアダプタ基板１１−Ｓの端子群の各端子からプローブカード側のアダプタ基板１１−Ｐの端子群の各端子までの各信号経路は、伝送損失の無い伝送線路と等価になる。
【０１６３】
なお、上述のように、本発明による伝送装置内の信号補償装置内において生成される基準波形データを変えるだけで、ジッタの校正値を容易に変更することもできる。上述のゲイン調整方法の説明では、イコライザモジュール（ＥＱ  Ｍｏｄｕｌｅ）内のメモリＲｅｆ．ＷＦＤの波形データを、外部の基準信号発生源ＡＷＧで生成するものと同じにしたが、基準とする伝送線路を通過した波形データにした場合は、伝送装置１は基準伝送線路と等価になる。
【産業上の利用可能性】
【０１６４】
本発明は、伝送線路の伝送特性を評価する評価装置についてテストパスを考慮した正確なジッタ校正をしようとする際の伝送装置として用いることができる。特に、ソケット側とプローブ側とで端子のピッチおよびサイズが異なるＩＣパッケージまたはインターポーザなどを評価対象伝送線路とするプローブ構造を有する評価装置に対しても、テストパスを考慮したジッタ校正を容易かつ正確に行うことができる。
【符号の説明】
【０１６５】
１    伝送装置
１１    アダプタ装置
１１−Ｐ、１１−Ｓ    アダプタ基板
１２、１２−Ｐ、１２−Ｓ    信号補償装置
１３    マルチ同軸ケーブル
２１    第１の端子群
２２    第２の端子群
３１    リジッドフレキ基板
３１−Ｆ    フレキ基板部
３１−Ｒ    リジッド基板部
３２    ベース基板
４１    開口部
４２    突起部
４３    ビス
Ａ    エアダクト
Ｐｏｒｔ−ＰＡ１−２１、Ｐｏｒｔ−ＰＡ１−２ｎ    コネクタ
Ｓ    ストリップ線路
Ｔ    端子
Ｖ    貫通ビア
【図１】
0005542720.tif 000052
【図２】
0005542720.tif 000053
【図３】
0005542720.tif 000054
【図４】
0005542720.tif 000055
【図５】
0005542720.tif 000056
【図６】
0005542720.tif 000057
【図７】
0005542720.tif 000058
【図８】
0005542720.tif 000059
【図９】
0005542720.tif 000060
【図１０】
0005542720.tif 000061
【図１１】
0005542720.tif 000062
【図１２】
0005542720.tif 000063
【図１３】
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【図１４】
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【図１５】
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【図１６】
0005542720.tif 000067
【図１７】
0005542720.tif 000068
【図１８】
0005542720.tif 000069
【図１９】
0005542720.tif 000070
【図２０】
0005542720.tif 000071
【図２１】
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【図２２】
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