(57)【特許請求の範囲】
【請求項１】
基板上に複数層からなる積層体が載っているスタティックランダムアクセスメモリセルであって、
前記積層体の所与のレベルのところにある第1の複数のトランジスタであって、そのうち少なくとも1つの第1のアクセストランジスタおよび少なくとも1つの第2のアクセストランジスタが、ワード線に接続され、それぞれ第1のビット線と第1の記憶ノードとの間、および第2のビット線と第2の記憶ノードとの間に構成される、第1の複数のトランジスタと、
フリップフロップを形成し、前記積層体の、前記所与のレベルの下の少なくとも1つの他のレベルのところにある、第2の複数のトランジスタと
を備え、
前記第2の複数のトランジスタの各トランジスタがそれぞれゲート電極を備え、前記ゲート電極が、前記第1の複数のトランジスタのうち一トランジスタのチャネル領域に対向する位置にあり、前記ゲート電極と前記チャネル領域との結合を可能にするように設けられた絶縁領域によってそのチャネル領域から分離され、前記第2の複数のトランジスタが、第1の負荷トランジスタ、第2の負荷トランジスタ、第1の導電トランジスタ、および第2の導電トランジスタから形成され、前記第1の負荷トランジスタおよび前記第2の負荷トランジスタがそれぞれ、前記第2の導電トランジスタおよび第1の導電トランジスタに対向して構成され、それに結合される、スタティックランダムアクセスメモリセル。
【請求項２】
基板上に複数層からなる積層体が載っているスタティックランダムアクセスメモリセルであって、
前記積層体の所与のレベルのところにある第1の複数のトランジスタであって、そのうち少なくとも1つの第1のアクセストランジスタおよび少なくとも1つの第2のアクセストランジスタが、ワード線に接続され、それぞれ第1のビット線と第1の記憶ノードとの間、および第2のビット線と第2の記憶ノードとの間に構成される、第1の複数のトランジスタと、
フリップフロップを形成し、前記積層体の、前記所与のレベルの下の少なくとも1つの他のレベルのところにある、第2の複数のトランジスタと
を備え、
前記第2の複数のトランジスタの各トランジスタがそれぞれゲート電極を備え、前記ゲート電極が、前記第1の複数のトランジスタのうち一トランジスタのチャネル領域に対向する位置にあり、前記ゲート電極と前記チャネル領域との結合を可能にするように設けられた絶縁領域によってそのチャネル領域から分離され、前記第2の複数のトランジスタが、第1の負荷トランジスタ、第2の負荷トランジスタ、第1の導電トランジスタ、および第2の導電トランジスタから形成され、前記第1の負荷トランジスタ、前記第2の負荷トランジスタ、前記第1の導電トランジスタ、および前記第2の導電トランジスタが、前記積層体の単一のレベル内に形成される、スタティックランダムアクセスメモリセル。
【請求項３】
前記第2の複数のトランジスタが、第1の導電トランジスタおよび第2の導電トランジスタから形成され、前記第1の導電トランジスタが、前記第1のアクセストランジスタの前記チャネル領域に対向する位置にあり、かつそれに結合されるゲートを有し、前記第2の導電トランジスタが、前記第2のアクセストランジスタの前記チャネル領域に対向する位置にあり、かつそれに結合されるゲートを有する、請求項1に記載のスタティックランダムアクセスメモリセル。
【請求項４】
前記第2の複数のトランジスタが、第1の負荷トランジスタおよび第2の負荷トランジスタから形成され、前記第1の負荷トランジスタが、前記第1のアクセストランジスタの前記チャネル領域に対向する位置にあり、かつそれに結合されるゲートを有し、前記第2の負荷トランジスタが、前記第2のアクセストランジスタの前記チャネル領域に対向する位置にあり、かつそれに結合されるゲートを有する、請求項1に記載のスタティックランダムアクセスメモリセル。
【請求項５】
前記第1の複数のトランジスタがさらに、少なくとも1つの第3のアクセストランジスタおよび少なくとも1つの第4のアクセストランジスタを含み、それらがそれぞれ、第3のビット線と第1の記憶ノードとの間、および第4のビット線と第2の記憶ノードとの間に構成され、前記第3のアクセストランジスタおよび前記第4のアクセストランジスタが、第2のワード線に接続されたゲートを有する、請求項1に記載のスタティックランダムアクセスメモリセル。
【請求項６】
前記絶縁領域が、1〜50ナノメートルのSiO2等価厚を有する、請求項1に記載のスタティックランダムアクセスメモリセル。
【請求項７】
前記結合が、前記ゲート電極の電位の変動が前記チャネル領域のしきい値電圧の変動をもたらすようなものである、請求項1に記載のスタティックランダムアクセスメモリセル。
【請求項８】
前記セルが供給電圧Vddを有し、前記結合が、前記ゲート電極の前記電位のVddを上回る変動が、前記チャネル領域のしきい値電圧の少なくとも50mVの変動の達成を可能にするようなものである、請求項7に記載のスタティックランダムアクセスメモリセル。
【請求項９】
前記ゲートと前記チャネル領域との間で、前記絶縁領域が、第1の誘電率k1を有する第1の誘電体材料を含む第1の領域から形成され、前記第1の領域が、ソース領域およびドレイン領域に対向し、前記絶縁領域が、k2<k1であるような第2の誘電率k2を有する少なくとも1つの第2の誘電体材料を含む第2の領域から形成される、請求項1から8のいずれか一項に記載のスタティックランダムアクセスメモリセル。
【請求項１０】
前記第2の領域が、前記第1の誘電体材料と前記第2の誘電体材料との積層を備える、請求項9に記載のスタティックランダムアクセスメモリセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリの分野に関し、詳細には、スタティックランダムアクセスメモリSRAM(RAMは「ランダムアクセスメモリ」を表す)の分野に関する。本発明は、詳細には、積層されたトランジスタを備え、そのうち複数のトランジスタが、下位トランジスタゲートと結合することによって変調することができるしきい値電圧を有する、改良型メモリセルに関する。
【０００２】
これは、特に、全体寸法の点で、また一部のトランジスタのしきい値電圧を、安定性や消費など、その電気的特性を改善するように動的に変更することができるという点で、利点をもたらす。
【背景技術】
【０００３】
従来型のSRAMメモリセル(SRAMは「スタティックランダムアクセスメモリ」、すなわちスタティックRAMを表す)は一般に、いわゆる「双安定」または「フリップフロップ」構成で接続される2つのインバータ10、11、ならびにビット線15および16に接続され、ワード線17により制御される2つのアクセストランジスタ12、13を含む(図1)。
【０００４】
メモリセルの求められる特性は、以下のとおりである。
-  良好な読出し安定性、これはSNMとも呼ばれる(SNMは「スタティックノイズマージン」を表す)、
-  十分な書込みマージン、これはWMとも呼ばれる、
-  良好な保持安定性RNM(RNMは「保持ノイズマージン」を表す)、
-  セルに高動作速度をもたらすために、可能な最も強い導電電流Icell、
-  高いセル集積密度でのメモリの製作を可能にするために、可能な最小のセルサイズ、
-  静的電力消費を最小限に抑えるように、可能な最も弱い保持電流Ioff。
【０００５】
これらの基準は両立し得ないため、メモリ開発者はこれらの間で妥協させられてきた。
【０００６】
4つのトランジスタを有する、いわゆる「4T」SRAMメモリセルが開発されてきた。4Tセルは、小型の設計を有し、高集積密度の達成を可能にする。4Tセルには、保持モード中に安定性を欠くという欠点がある。この安定性の欠如は、リフレッシュシステムによって緩和することができる。セルの寸法設定は一般に、保持段階の安定性と読出し段階の安定性との間で達成することができる最良の妥協点を考慮して行われる。
【０００７】
メモリセルトランジスタサイズをますます低減させようとすることによって、そうしたトランジスタのチャネル幅W、そのチャネル長L、そのしきい値電圧VT、その透磁率μ0、そのドーピングNa、およびそのゲート酸化膜厚Toxなどのパラメータが変動する。その結果、さまざまなノイズ源に対するメモリセルの感度が増大する。したがって、大きなノイズマージンを有するメモリセルの開発が、ますます優先すべき事項になっている。
【０００８】
「6T」セルと呼ばれる、6つのトランジスタを有するSRAMセルは、前述の基準全ての間の良好な妥協点を提供するものである。
【０００９】
従来型の6Tメモリセルでは、セルの安定性が、読出しモード中のそのスタティックノイズマージン(SNM)によって決まる。実際に、読出しアクセス中、セルインバータの利得が、アクセストランジスタの導電をアクティブにすることによって低減される傾向がある。
【００１０】
8つまたは9つのトランジスタを有するメモリセル(8Tまたは9T)も同様に製作されてきた。これらのセルは、スタティックノイズマージンSNMの大きな改善はあるものの、6Tセルに比べてかなり大きな全体寸法を有する。
【００１１】
さらに、部分または完全空乏型SOI技術を使用して製作されるSRAMセルが製作されてきており、それらのSRAMセルでは、スタティックノイズマージンと読出しマージンとの関係が改善されている。ダブルゲートまたはfinFET技術を使用して製作されるSRAMセルも同様に実施されてきており、それらのSRAMセルでは、スタティックノイズマージンが改善された。これらのセルでは、高集積密度の達成が可能にならない。
【先行技術文献】
【非特許文献】
【００１２】
【非特許文献１】LimおよびFossum、IEEE Transactions on electron devices、第ED-30巻、第10号、1983年10月
【発明の概要】
【発明が解決しようとする課題】
【００１３】
改善された全体寸法を維持しながら、良好な保持、読出し、および書込み安定性を有する新規なSRAMメモリセル構造を見い出すという課題が生じている。
【課題を解決するための手段】
【００１４】
本発明は、基板上に複数層からなる積層体が載っているスタティックランダムアクセスメモリセルであって、
-  積層体の所与のレベルのところにある第1の複数のトランジスタであって、そのうち少なくとも1つの第1のアクセストランジスタおよび少なくとも1つの第2のアクセストランジスタが、ワード線に接続され、それぞれ第1のビット線と第1の記憶ノードとの間、および第2のビット線と第2の記憶ノードとの間に構成される、第1の複数のトランジスタと、
-  フリップフロップを形成し、積層体の、前記所与のレベルの下の少なくとも1つの他のレベルのところにある、第2の複数のトランジスタと
を備え、
第2の複数のトランジスタの各トランジスタがそれぞれゲート電極を備え、ゲート電極が、第1の複数のトランジスタのうち一トランジスタのチャネル領域に対向する位置にあり、前記ゲート電極と前記チャネル領域との結合を可能にするように設けられた絶縁領域によってそのチャネル領域から分離される、
スタティックランダムアクセスメモリセルに関する。
【００１５】
このようなセルは、従来技術による従来型のSRAMメモリセルに比べて、改善された集積密度および電気的性能を有する。
【００１６】
1つの可能性によれば、第2の複数のトランジスタは、第1の導電トランジスタおよび第2の導電トランジスタから形成することができ、第1の導電トランジスタは、第1のアクセストランジスタのチャネル領域に対向する位置にあるゲートを有し、第2の導電トランジスタは、第2のアクセストランジスタのチャネル領域に対向する位置にあるゲートを有する。
【００１７】
第2の可能性によれば、第2の複数のトランジスタは、第1の負荷トランジスタおよび第2の負荷トランジスタから形成することができ、第1の負荷トランジスタは、第1のアクセストランジスタのチャネル領域に対向する位置にあるゲートを有し、第2の負荷トランジスタは、第2のアクセストランジスタのチャネル領域に対向する位置にあるゲートを有する。
【００１８】
第3の可能性によれば、第2の複数のトランジスタは、第1の負荷トランジスタおよび第2の負荷トランジスタ、第1の導電トランジスタおよび第2の導電トランジスタから形成することができる。
【００１９】
第1の負荷トランジスタおよび第2の負荷トランジスタはそれぞれ、第2の導電トランジスタおよび第1の導電トランジスタに対向して構成することができる。
【００２０】
第1の負荷トランジスタおよび第2の負荷トランジスタ、第1の導電トランジスタおよび第2の導電トランジスタは、前記積層体の単一レベル内に形成することができる。
【００２１】
別の可能性によれば、第1の複数のトランジスタはさらに、少なくとも1つの第3のアクセストランジスタおよび少なくとも1つの第4のアクセストランジスタを含むことができ、それらはそれぞれ、第3のビット線と第1の記憶ノードとの間、および第4のビット線と第2の記憶ノードとの間に構成され、第3のアクセストランジスタおよび第4のアクセストランジスタは、第2のワード線に接続されたゲートを有する。
【００２２】
絶縁領域は、1〜50ナノメートル、例えば10〜50ナノメートルのSiO2等価厚ecを有することができる。
【００２３】
SiO2等価厚は、誘電体領域が、1〜50ナノメートル、例えば10〜50ナノメートルのSiO2以外の誘電体材料を含むことを意味すると理解されよう。
【００２４】
結合は、前記ゲート電極の電位の変動が前記チャネル領域のしきい値電圧の変動をもたらすようなものでよい。
【００２５】
結合は、前記ゲート電極の電位のVddを上回る変動が、前記チャネル領域のしきい値電圧の少なくとも50mVの変動の達成を可能にするようなものでよい。
【００２６】
前記ゲートと前記チャネル領域との間で、前記絶縁領域を、第1の誘電率k1を有する誘電体材料を含む第1の領域から形成することができ、第1の領域は、ソース領域およびドレイン領域に対向し、前記絶縁領域は、k2<k1であるような第2の誘電率k2を有する少なくとも1つの第2の誘電体材料を含む第2の領域から形成される。
【００２７】
第2の領域は、前記第1の誘電体材料と前記第2の誘電体材料との積層を備えることができる。
【００２８】
本発明は、単に例示的で、非限定的な目的でなされる諸実施形態の説明を、添付の図面を参照して読めばすぐに、よりよく理解されるであろう。
【図面の簡単な説明】
【００２９】
【図１】従来技術による例示的SRAMセルを示す図である。
【図２Ａ】本発明によるSRAMメモリセル内のトランジスタの例示的構成を示す図である。
【図２Ｂ】本発明によるSRAMメモリセル内のトランジスタの例示的構成を示す図である。
【図２Ｃ】本発明によるSRAMメモリセル内のトランジスタの例示的構成を示す図である。
【図３Ａ】本発明による第1の例示的4T SRAMメモリセルを示す図である。
【図３Ｂ】本発明による第1の例示的4T SRAMメモリセルを示す図である。
【図３Ｃ】本発明による第1の例示的4T SRAMメモリセルを示す図である。
【図４】本発明による第1の例示的4T SRAMメモリセル内のトランジスタに関するしきい値電圧挙動曲線を示す図である。
【図５Ａ】本発明による別の例示的4T SRAMセルを示す図である。
【図５Ｂ】本発明による別の例示的4T SRAMセルを示す図である。
【図５Ｃ】本発明による別の例示的4T SRAMセルを示す図である。
【図６Ａ】6つのトランジスタを3つのレベルにわたって分配した、本発明による一例示的SRAMセルを示す図である。
【図６Ｂ】6つのトランジスタを3つのレベルにわたって分配した、本発明による一例示的SRAMセルを示す図である。
【図６Ｃ】6つのトランジスタを3つのレベルにわたって分配した、本発明による一例示的SRAMセルを示す図である。
【図７Ａ】6つのトランジスタを3つのレベルにわたって分配した、本発明による別の例示的SRAMセルを示す図である。
【図７Ｂ】6つのトランジスタを3つのレベルにわたって分配した、本発明による別の例示的SRAMセルを示す図である。
【図７Ｃ】6つのトランジスタを3つのレベルにわたって分配した、本発明による別の例示的SRAMセルを示す図である。
【図８Ａ】6つのトランジスタを2つのレベルにわたって分配した、本発明による別の例示的SRAMセルを示す図である。
【図８Ｂ】6つのトランジスタを2つのレベルにわたって分配した、本発明による別の例示的SRAMセルを示す図である。
【図８Ｃ】6つのトランジスタを2つのレベルにわたって分配した、本発明による別の例示的SRAMセルを示す図である。
【図９Ａ】8つのトランジスタを2つのレベルにわたって分配した、本発明による別の例示的SRAMセルを示す図である。
【図９Ｂ】8つのトランジスタを2つのレベルにわたって分配した、本発明による別の例示的SRAMセルを示す図である。
【図９Ｃ】8つのトランジスタを2つのレベルにわたって分配した、本発明による別の例示的SRAMセルを示す図である。
【図１０Ａ】本発明による例示的ランダムアクセスメモリセルを示す図である。
【図１０Ｂ】本発明による例示的ランダムアクセスメモリセルを示す図である。
【発明を実施するための形態】
【００３０】
さまざまな図の同一部分、類似部分、または等価部分には、図から図への移行を容易にするように、同じ参照番号が記載されている。
【００３１】
図をより見やすくするために、図中に示されるさまざまな部分は、必ずしも原寸に一様に比例しているとは限らない。
【００３２】
次に、本発明に従って実施されるメモリセルにおいて期待されるトランジスタ構成を、図2Aに関連して示す。
【００３３】
トランジスタは基板100上に製作され、基板100は、バルク基板でも、例えば、半導体でよく、例えばSiを含むことができる第1の支持層と、第1の支持層を被覆する、例えばSiO2を含む絶縁層と、絶縁層自体を被覆する、例えばSiを含み、1つまたは複数の活性領域を中に形成することができる半導体層とを備えるSOI(絶縁体上シリコン)型の、絶縁体上半導体型基板でもよい。
【００３４】
基板100上に複数層からなる積層体があり、その中に、第1のトランジスタT11が、ソース領域102、ドレイン領域104、ならびにソース領域102とドレイン領域104とを接続するチャネル領域106を備えた状態で見られる。第1のトランジスタT11は、完全空乏型または部分空乏型SOI基板上に任意選択で形成することもできる。
【００３５】
トランジスタT11はさらに、誘電体107ゲート108材料層上にあるゲート108も備える。
【００３６】
誘電体材料107は、1〜50nmの、EOT厚(「等価酸化膜厚」を表す)とも呼ばれる等価SiO2厚を有することができる。誘電体材料107は、例えば、SiO2でも、HfO2などの「高k」と一般に呼ばれるタイプの材料でもよい。
【００３７】
第1のトランジスタT11のゲート108は、例えば10〜100ナノメートルのクリティカルディメンジョンdc1を有することができる(クリティカルディメンジョンdc1は、図2Aに示す直交参照符号[0;
【００３８】
【数１】
0005542369.tif 000002
【００３９】
]のベクトル
【００４０】
【数２】
0005542369.tif 000003
【００４１】
の方向に平行な方向に測定される)。この説明全体を通じて、「クリティカルディメンジョン」という用語は、パターンの厚さを除く、パターンの最小ディメンジョンを意味すると理解されよう。
【００４２】
第1のトランジスタT11のゲートはさらに、例えば10〜100ナノメートルの厚さを有することもできる(ゲートの厚さは、図2Aに示す直交参照符号[0;
【００４３】
【数３】
0005542369.tif 000004
【００４４】
]のベクトル
【００４５】
【数４】
0005542369.tif 000005
【００４６】
の方向に平行な方向に測定される)。
【００４７】
第1のトランジスタT11のゲート108は、例えば、ポリシリコンなどのドープ半導体材料を含んでも、例えばTiNなどの金属を含んでもよい。
【００４８】
このデバイスはさらに、第1のトランジスタT11よりも上方の、積層体の第1のトランジスタT11が中にあるレベルよりも高いレベル内に形成された、少なくとも1つの第2のトランジスタT21も備える。
【００４９】
第2のトランジスタT21は、ソース領域112、ドレイン領域114、ならびにソース領域112とドレイン領域114とを接続するチャネル構造116を備える。第2のトランジスタT21はさらに、誘電体117ゲート層上にあるゲート118も備える。
【００５０】
ゲート誘電体117は、例えば0.5〜4ナノメートルの厚さを有することができる。このゲート誘電体は、例えば、SiO2でも、HfO2などの「高k」と一般に呼ばれるタイプの材料でもよい。
【００５１】
第2のトランジスタT21のゲート118は、例えば10〜100ナノメートルのクリティカルディメンジョンdc2を有することができる(dc2は、直交参照符号[0;
【００５２】
【数５】
0005542369.tif 000006
【００５３】
]のベクトル
【００５４】
【数６】
0005542369.tif 000007
【００５５】
の方向に平行な方向に測定される)。第2のトランジスタT21のゲートはさらに、10〜100ナノメートルの厚さを有することもできる。第2のトランジスタT21のゲートは、例えば、ポリシリコンなどの半導体材料を含んでも、例えばTiNなどの金属を含んでもよい。
【００５６】
第1のトランジスタT11のゲート108と第2のトランジスタT21のチャネル領域は、選択され、または予め定められる距離または厚さecだけ離隔される。第1のトランジスタT11のゲート108と第2のトランジスタT21のチャネル領域は、小さな厚さのILD(「層間誘電体」)層により形成される絶縁領域120によって分離される。
【００５７】
絶縁領域は、例えば、SiO2を含んでも、HfO2などの「高k」と一般に呼ばれる誘電体材料を含んでもよい。
【００５８】
絶縁領域120は、第1のトランジスタT11のゲート108と、第1のトランジスタT11のゲート108よりも上方に、それとは対向する位置にある、第2のトランジスタT21のチャネルとの結合を可能にするように実施される。
【００５９】
好ましくは、この絶縁領域の厚さecは、特に、従来技術によるデバイス内の層間誘電体材料の層の厚さ(そうしたデバイスではこの厚さが、構成要素または相互接続線のさまざまな積層がそれらの間で絶縁されるのを可能にするように設けられる)よりもずっと小さくなるように選択される。
【００６０】
「小さな」厚さecまたは距離ecは、ecが、結合を可能にするために1〜50ナノメートルのSiO2等価厚でよいことを意味すると理解されよう。
【００６１】
厚さに加えて、例えばSiO2またはHfO2である、絶縁領域の誘電体材料の性質も同様に、下位レベルトランジスタゲートとレベルトランジスタのチャネル領域との間の結合の達成を可能にするように選択される。
【００６２】
厚さThigh-kの「高k」誘電体のSiO2等価厚EOTは、次の関係によって得られる。
【００６３】
【数７】
0005542369.tif 000008
【００６４】
このようなデバイスでは、第2のトランジスタT21チャネルのしきい値電圧VTを、第1のトランジスタT11のゲート108のバイアスが行われる様式に基づいて調整することができる。そのようなデバイスを使用して第2のトランジスタT21チャネルのしきい値電圧VTを変動させるには、下位レベルトランジスタT11のゲート108に印加される電位を変動させることができる。
【００６５】
したがって、第1のトランジスタT11のゲートによって、上位レベルトランジスタT21のチャネルの電位を制御することが可能になる。
【００６６】
第1のトランジスタT11および第2のトランジスタT21は、第1のトランジスタT11のゲート108が、第2のトランジスタT21チャネルの半導体領域116に対向する位置にあるように構成される。この例では、ゲート108および118は、基板の主平面に直交する方向(直交参照符号[0;
【００６７】
【数８】
0005542369.tif 000009
【００６８】
]のベクトル
【００６９】
【数９】
0005542369.tif 000010
【００７０】
の方向に平行な方向)に位置合わせされたパターンを有する。
【００７１】
好ましくは、第2のトランジスタT21チャネルの電位に対する制御の改善を達成するために、第1のトランジスタT11のゲート108の上(upper)面または上(top)面全体が、第2のトランジスタT21チャネルの半導体領域116に対向して構成される。
【００７２】
第2のトランジスタT21のチャネル領域116は、反転チャネルレベルでの静的制御を可能にするように、小さな厚さの半導体層内に形成することができる。小さな厚さという表現は、第2のトランジスタT21のチャネル領域116を、例えば1〜100nmの、または例えば5〜20ナノメートルの厚さを有する半導体層内に形成できることを意味すると理解されよう。チャネル116が中に形成される半導体層向けに選択される厚さは、完全空乏型挙動を可能にするために、特にその層のドーピングのレベルに基づいて設けられる。
【００７３】
トランジスタT11およびT21のチャネル領域は、例えば、Si内に形成しても、例えばGeなどの別の半導体材料内に形成してもよい。
【００７４】
トランジスタT11のゲートを、トランジスタT21が上に形成される半導体層から分離する絶縁領域は、ゲートと基板との大きな結合を可能にするために設けられる。大きな結合という表現は、下位レベルトランジスタT11のゲートに印加される電圧が、Vddがデバイス用の供給電圧である状態で、適用分野に応じて0〜Vddまたは-Vdd〜+Vddの間で変動する場合、上位レベルトランジスタT21のしきい値電圧が少なくとも50mV変動するのを可能にする結合を意味すると理解されよう。Vdd電圧は、例えば、1ボルトまたは0.5V程度とすることができる。
【００７５】
第1のトランジスタT11のゲート108のバイアス電圧がΔV変動されるときにしきい値電圧ΔVthの所望の変動を達成するように、LimおよびFossumによる文献、IEEE Transactions on electron devices、第ED-30巻、第10号、1983年10月に記載されたものなどのモデルを使用して、絶縁領域120を寸法設定することができる。
【００７６】
このようなモデルは、特に、第2のトランジスタT21が完全空乏層上に形成される場合に使用することができる。
【００７７】
【数１０】
0005542369.tif 000011
【００７８】
-  ΔVthは、第2のトランジスタT21のしきい値電圧の変動であり、
-  εsc、Tscはそれぞれ、トランジスタT21のチャネル116が中に形成される半導体層の誘電率および厚さであり、
-  εox、Toxはそれぞれ、第2のトランジスタT21のゲートの誘電率および厚さであり、
-  εILD、TILDは、第2のトランジスタT21の半導体層を第1のトランジスタT11のゲート108から分離する絶縁領域120の誘電体の誘電率および厚さである。
【００７９】
したがって、第1の下位トランジスタT11のゲートの電位が0〜Vddまで変動するとき、
【００８０】
【数１１】
0005542369.tif 000012
【００８１】
になる。
【００８２】
しきい値電圧変動ΔVth=50mVに対応する大きな度合の結合を達成するためには、ゲート108および118が45nm程度のクリティカルディメンジョンを有し、チャネル領域116の厚さTscが7nmに等しく、それがシリコンで形成されており、誘電体領域117の厚さToxが1nmに等しく、それがSiO2を含んでおり、Vdd=1Vであり、領域120がSiO2で形成されている場合に、絶縁領域120には例えば、例として17.5nm程度の厚さが設けられる。
【００８３】
例えば、誘電率20を有するHfO2ベースの積層されたトランジスタを絶縁領域が分離した状態で、同一の結合を達成するには、「高k」層の物理的な厚さが90.5nm程度になる。
【００８４】
絶縁領域120の誘電体が「高k」材料を含む場合、その絶縁層120に設けられるべき厚さThigh-kは、上記の式から、Toxを
【００８５】
【数１２】
0005542369.tif 000013
【００８６】
で置き換えることによって決まる。
【００８７】
第1のトランジスタT11および第2のトランジスタT21は、メモリセル、特にSRAMメモリセルのトランジスタである。
【００８８】
第2のトランジスタのしきい値電圧VTの動的な変更は、可変な電位を印加する手段(図示せず)の使用により達成することができ、その手段は、
-  第1の電位を、ある段階中に第1のトランジスタのゲートに印加し、
-  別の電位を、別の段階中に第1のトランジスタのゲートに印加する
ために設けられる。
【００８９】
2つのトランジスタを有するマイクロエレクトロニクスデバイスの一例について、今しがた説明してきた。しかし、本発明によるデバイスは、より多数のトランジスタ、例えばn(nはn>2であるような整数である)という数の積層されたトランジスタT11、T21、T(n-1)1、Tn1を含み、所与のレベルNk(kは1<k<nであるような整数である)の各トランジスタTkが、所与のレベルNkよりも下位のレベルNk-1のトランジスタTk-1のゲート電極に結合することができるチャネル領域を備え、そのゲートが、そのような結合を可能にするのに十分なほど短い距離を隔てて、前記チャネル領域に対向する位置にあってよい。
【００９０】
本発明に従って実施されるマイクロエレクトロニクスデバイスの別の例を、図2Bに示す。
【００９１】
このデバイスは、それがトランジスタT11とT21との間にいくつかの異なる誘電体材料を含む絶縁領域を備え、前記誘電体材料の厚さおよび分布が、第1のトランジスタT11のゲートと第2のトランジスタT21のチャネルとの間にある第1の領域R1内での結合を可能にし、かつこの第1の領域R1の周りにある領域R2内でのトランジスタT11とT21との間の結合を妨げるように設けられるという点で、図2Aに関連して先に説明したデバイスとは異なる。
【００９２】
これを達成するために、第1のトランジスタT11のゲート108と第2のトランジスタT21のチャネル116が、第1の誘電率k1を有する第1の誘電体材料420によって分離される。
【００９３】
k2<k1であるような第2の誘電率k2を有する第2の誘電体材料422から形成される絶縁領域が、この第1の領域R1の周りの、第1のトランジスタT11のソース領域およびドレイン領域よりも上方に形成される。
【００９４】
第1の領域R1は、例えばHfO2などの「高k」誘電体材料で埋めることができ、この第1の領域の周りにある領域は、SiO2など、より低い誘電率を有する誘電体材料で埋めることができる。
【００９５】
このようなデバイスでは、第2のトランジスタT21のチャネルのしきい値電圧VTを、第1のトランジスタT11のゲート108のバイアスが行われる様式に基づいて調整することができる。それにより、第1のトランジスタT11のゲートは、上位レベルトランジスタT21のチャネル電位を制御することが可能になる。ただし、第2のトランジスタT21と第1のトランジスタT11との間の結合現象は、第2のトランジスタのチャネルの外側にある領域内では妨げられる。
【００９６】
本発明に従って実施されるマイクロエレクトロニクスデバイスの別の例を、図2Cに示す。図2Bに関連して先に説明した例と同様に、このデバイスも、トランジスタT11とT21とをいくつかの異なる誘電体材料で分離する絶縁領域を備える。
【００９７】
第1のトランジスタT11のゲート108と第2のトランジスタT21のチャネル領域116が、第1の誘電体材料420、例えば第1の誘電率k1を有する誘電体材料を含む第1の領域R'1によって分離される。この第1の領域R'1の周りの、第1のトランジスタT11のソース領域およびドレイン領域よりも上方にある領域R'2内に絶縁領域が見られ、絶縁領域は、第1の誘電体材料420と、k2<k1であるような第2の誘電率k2を有する第2の誘電体材料422との積層によって形成される。
【００９８】
第1のトランジスタT11および第2のトランジスタT21は、メモリセル、特にSRAMメモリセル、例えば4つのトランジスタを有するSRAMセル(4T)または6つのトランジスタを有するSRAMセル(6T)のトランジスタである。
【００９９】
本発明による第1の例示的ランダムアクセスメモリセル100を、図3A〜3Cに示す。
【０１００】
このメモリセル100は、4TタイプのSRAMスタティックメモリセルであり、すなわちメモリセル100には4つのトランジスタが装備されている。セル100は、第1のインバータおよび第2のインバータを形成する複数のトランジスタを含み、それらは「フリップフロップ」と一般に呼ばれる双安定構成で接続される。
【０１０１】
この例では、フリップフロップが、例えばNMOS型の第1の導電トランジスタMDLによって形成される。第2の導電トランジスタMDRのゲートが、セル100の第1の記憶ノードLに接続され、第1の導電トランジスタMDLのゲートが、セル100の第2の記憶ノードRに接続される。導電トランジスタMDL、MDRのソースが互いに接続されてグランド電位Vssに至り、第1の導電トランジスタMDLのドレインが、第1のノードLに接続され、第2の導電トランジスタMDRのドレインが、第2のノードRに接続される。導電トランジスタMDL、MDRは、セル100内に記憶された論理値に基づいて、所与の論理レベル、例えば、例として電位Vssに等しい電位に対応する「0」を、ノードLまたはRの一方に対して確立するのに必要な負荷を維持するために設けられる。
【０１０２】
セル100にはさらに、第1のアクセストランジスタMALおよび第2のアクセストランジスタMARが装備される。アクセストランジスタMALおよびMARは、ワード線WLに接続されたゲートを備える。第1のアクセストランジスタMALのソースが、第1のビット線BLLに接続され、第2のアクセストランジスタMARのソースが、第2のビット線BLRに接続される。第1のアクセストランジスタMALのドレインが、第1の記憶ノードLに接続され、第2のアクセストランジスタMARのドレインが、第2の記憶ノードRに接続される。アクセストランジスタMAL、MARは、セル100の読出しまたは書込み段階中の記憶ノードLおよびRへのアクセスを可能にし、かつセル100が情報保持モードにあるときにセル100へのアクセスを阻止するように構成される。
【０１０３】
このようなセルでは、トランジスタMDLおよびMALがそれぞれ、図2A〜2Cに関連して先に説明した例の第1のトランジスタT11および第2のトランジスタT21の構成に類似した構成を有する。トランジスタMDL、MALは実際に、積層されて、第1のアクセストランジスタMALのチャネル領域が、導電トランジスタMDLのゲートとアクセストランジスタMALのチャネルとの間の結合(このような結合は、図3Aに破線で導電トランジスタMDLとアクセストランジスタMALとの間に図示されている)を可能にするように設けられた距離を隔てて、第1の導電トランジスタMDLのゲートよりも上方に、それとは対向する位置にあるように構成される。アクセストランジスタMALと第1の導電トランジスタMDLは、このような結合を可能にするように設けられた厚さおよび組成を有する絶縁領域によって分離される。
【０１０４】
このような構成のため、第1のアクセストランジスタMALのしきい値電圧が、第1の導電トランジスタMDLのゲートのバイアスによって変わる。
【０１０５】
このようなセルでは、トランジスタMDRおよびMARもそれぞれ、図2A〜2Cに関連して先に説明した例示的デバイスの第1のトランジスタT11および第2のトランジスタT21の構成に類似した構成を有する。
【０１０６】
トランジスタMDR、MARも同様に積層されて、第2のアクセストランジスタMARのチャネル領域が、第2の導電トランジスタMDRのゲートと第2のアクセストランジスタMARのチャネルとの間の結合を可能にするように設けられた距離を隔てて、第2の導電トランジスタのゲートよりも上方に、それとは対向する位置にあるように構成される。
【０１０７】
アクセストランジスタMARと導電トランジスタMDRは、結合を可能にするように設けられた厚さおよび組成を有する絶縁領域によって分離される。
【０１０８】
このような構成のため、第2のアクセストランジスタMARのしきい値電圧が、第2の導電トランジスタMDRのゲートのバイアスによって変わる。
【０１０９】
トランジスタMDL、MDR、MAL、MARは、複数の薄層からなる積層体として形成され、導電トランジスタMDLおよびMDRは、積層体の単一の第1のレベルN1内にあり、アクセストランジスタMALおよびMARは、導電トランジスタMDLおよびMDRよりも上方の、積層体の単一の第2のレベルN2内にある(図3Bおよび3C)。
【０１１０】
したがって、アクセストランジスタMAL、MARは、導電トランジスタMDL、MDRのゲートのそれぞれに対応する電位に基づいて変調することができるしきい値電圧を有する。
【０１１１】
先に説明した、PMOS型アクセストランジスタがNMOS型導電トランジスタよりも上方にある状態では、アクセストランジスタのしきい値電圧は、導電トランジスタのゲートが、例えば1Vに等しい供給電位Vddでバイアスされるとき、Vts、pと書かれた基準値によって変わり、下位導電トランジスタのゲートが0Vにバイアスされるとき、Vtp、lowと書かれた低い値によって変わり得る(図4の曲線C10)。
【０１１２】
セル100の一動作モードは、以下のとおりである。
【０１１３】
保持モードでは、記憶されたデータを安定させるために、ビット線BLL、BLRが電位Vddにされるとともに、ワード線WLも同様に供給電位Vddに維持される。次いで、アクセストランジスタMALおよびMARが阻止状態になる。第1のノードLが高論理レベル、例えば電位Vddにあり、第2のノードRが低論理レベル、例えば0Vにある場合、第1の導電トランジスタMDLも同様に阻止され、第2の導電トランジスタMDRが導通している。第1のノードLの電位をVddの近くに維持するために、第1のアクセストランジスタMALを通過するIMAL-OFF電流がもたらされ、IMAL-OFF電流は、MLLからくるゲート電流(IMLL-G)に関連して第1の導電トランジスタMDLを通過するIMDL-OFF電流よりも大きく、すなわち
IMAL-OFF>IMDL-OFF+IMDR-G
である。
【０１１４】
この例では、セル100の構成のため、第1のアクセストランジスタMALが、IMAL-OFF電流を増加させることができる低しきい値電圧VTを有し、それにより、良好な保持ノイズマージン(RNM)を確保することが可能になる。
【０１１５】
読出しモードでは、記憶ノードL、Rに記憶されたデータにビット線BLLおよびBLRを介してアクセスするために、ワード線WLがVSSにバイアスされる。次いで、アクセストランジスタMALおよびMARが導通状態になる。第1のノードLが高論理レベル、例えば電位Vddにあり、第2のノードRが低論理レベル、例えば0Vにある場合、第1の導電トランジスタMDLが同様に阻止され、第2の導電トランジスタMDRが導通している。第2のノードRの電位を0の近くに維持するために、第2のアクセストランジスタMARを通過するIMAR-ON電流がもたらされ、IMAR-ON電流は、第2の導電トランジスタMDRを通過するIMDR-ON電流よりも小さく、すなわち
IMAR-ON<IMDR-ON
である。
【０１１６】
この例では、セル100の構成のため、第2のアクセストランジスタMARが、トランジスタMDRのしきい値電圧に近い基準しきい値電圧を有し、それにより、良好な読出しノイズマージン(SNM)を得ることが可能になる。
【０１１７】
したがって、セル100は150mV程度のSNM、および320mV程度のRNMを有することができる。
【０１１８】
導電トランジスタの幅を増大させることによって、SNMとRNMとの間の妥協点を改善することができる(RNMの低減およびSNMの増大)。
【０１１９】
セル100はさらに、従来技術による4Tセルに比べて、読出し安定性と保持安定性との間の妥協点の点から改善をもたらす。
【０１２０】
このようなセル構成はさらに、リフレッシュデバイスなしで済ますことを可能にすることができる。
【０１２１】
アクセストランジスタを導電トランジスタよりも上方に配置することによって、従来技術による4Tメモリセルに比べて集積密度も増大する。従来技術によるセルに比べて16.4%程度の占有表面積の低減を達成することができる。
【０１２２】
本発明による第2の例示的ランダムアクセスメモリセル200を、図5A〜5Cに示す。
【０１２３】
このメモリセル200は、先に説明した4Tメモリセルの一代替手段である。セル200は、第1のインバータおよび第2のインバータを形成する複数のトランジスタを含み、それらはフリップフロップ構成で一緒に接続される。
【０１２４】
この例では、フリップフロップが、例えばPMOS型の第1の負荷トランジスタMLLおよび第2の負荷トランジスタMLRによって形成される。負荷トランジスタMLL、MLRのソースが、供給電位Vddに接続され、第1の負荷トランジスタMLLのドレインが、第1のノードLに接続され、第2の負荷トランジスタMLRのドレインが、第2のノードRに接続される。
【０１２５】
セル200にはさらに、例えばNMOS型の第1のアクセストランジスタMALおよび第2のアクセストランジスタMARが装備される。アクセストランジスタMAL、MARは、セル200の読出しまたは書込み段階中の記憶ノードLおよびRへのアクセスを可能にし、かつセル200が情報保持モードにあるときにセル200へのアクセスを阻止するように構成される。
【０１２６】
このようなセル200では、トランジスタMLLおよびMALがそれぞれ、図2B〜2Cに関連して先に説明した例示的デバイスの第1のトランジスタT11および第2のトランジスタT21の構成に類似した構成を有する。トランジスタMLL、MALが積層されて、第1のアクセストランジスタMALのチャネル領域が、負荷トランジスタMLLのゲートとアクセストランジスタMALのチャネルとの間の結合を可能にするように設けられた距離を隔てて、第1の負荷トランジスタMLLのゲートよりも上方に、それとは対向する位置にあるように構成される。
【０１２７】
このような構成のため、第1のアクセストランジスタMALのしきい値電圧が、第1の負荷トランジスタMLLのゲートのバイアス電圧によって変わる。
【０１２８】
このようなセルでは、トランジスタMLRおよびMARもそれぞれ、図2B〜2Cに関連して先に説明した例示的デバイスの第1のトランジスタT11および第2のトランジスタT21の構成に類似した構成を有する。
【０１２９】
第2のアクセストランジスタMARのチャネル領域が、第2の負荷トランジスタMLRのゲートと結合される。
【０１３０】
したがって、第2のアクセストランジスタMARのしきい値電圧が、第2の負荷トランジスタMLRのゲートがバイアスされる様式によって変わる。
【０１３１】
図5Bおよび5Cに示すように、メモリセル200内のトランジスタMLL、MLR、MAL、MARは、複数層からなる積層体として形成され、負荷トランジスタMLLおよびMLRが、積層体の単一の第1のレベルN1内にあり、アクセストランジスタMALおよびMARが、負荷トランジスタよりも上方の、積層体の単一の第2のレベルN2内にあるように構成される。
【０１３２】
セル200の一動作モードは、以下のとおりである。
【０１３３】
保持モードでは、記憶されたデータを安定させるように、ビット線BLL、BLRが電位0にされるとともに、ワード線WLも同様にグランド電位VSSに維持される。次いで、アクセストランジスタMALおよびMARが阻止状態になる。第1のノードLが高論理レベル、例えば電位Vddにあり、第2のノードRが低論理レベル、例えば0Vにある場合、第2の負荷トランジスタMLRも同様に阻止され、第1の負荷トランジスタMLLが導通している。第2のノードRの電位を0Vの近くに維持するために、第2のアクセストランジスタMARを通過するIMAR-OFF電流がもたらされ、IMAR-OFF電流は、MLLからくるゲート電流(IMLL-G)に関連して第2の負荷トランジスタMLRを通過するIMLR-OFF電流よりも大きく、すなわち
IMAR-OFF>IMLR-OFF+IMLL-G
である。
【０１３４】
この例では、セル200の構成のため、第2のアクセストランジスタMARが低しきい値電圧VTを有し、それによりIMAR-OFFが増加して、良好な保持ノイズマージン(RNM)が内因的に確保される。
【０１３５】
読出しモードでは、記憶ノードL、Rに記憶されたデータにビット線BLLおよびBLRを介してアクセスするために、ワード線WLが電位VDDにバイアスされる。次いで、アクセストランジスタMALおよびMARが導通状態になる。第1のノードLが高論理レベル、例えば電位Vddにあり、第2のノードRが低論理レベル、例えば0Vにある場合、第1の負荷トランジスタMLLも同様に導通し、第2の負荷トランジスタMLRが阻止されている。第1のノードLの電位をVDDの近くに維持するために、第1のアクセストランジスタMALを通過するIMAL-ON電流がもたらされ、IMAL-ON電流は、第1の負荷トランジスタMLLを通過するIMLL-ON電流よりも小さく、すなわち
IMAL-ON<IMLL-ON
である。
【０１３６】
この例では、セル200の構成のため、MALが第1の負荷トランジスタMLLのしきい値電圧に近い基準しきい値電圧を有し、それにより、良好な読出しノイズマージン(SNM)を得ることが可能になる。
【０１３７】
このようなセル200も、改善された読出しマージン、ならびに従来型の4Tセルが有するよりも良好な、読出しマージンと保持マージンとの間の妥協点を有する。
【０１３８】
アクセストランジスタを負荷トランジスタよりも上方に配置することによって、従来技術による4Tメモリセルに比べて集積密度も増大する。
【０１３９】
本発明による第3の例示的ランダムアクセスメモリセル300を、図6A〜6Cに示す。
【０１４０】
このセル300は、第1のインバータおよび第2のインバータを形成する複数のトランジスタを含み、それらはフリップフロップ構成で一緒に接続される。この例では、フリップフロップが、例えばNMOS型の第1の導電トランジスタMDLおよび第2の導電トランジスタMDR、ならびに例えばPMOS型の第1の負荷トランジスタMLLおよび第2の負荷トランジスタMLRによって形成される。
【０１４１】
第2の導電トランジスタMDRのゲートが、セル300の第1の記憶ノードLに接続され、第1の導電トランジスタMDLのゲートが、セル300の第2の記憶ノードRに接続される。
【０１４２】
導電トランジスタMDL、MDRのソースがそれぞれ、グランド電位Vssに接続され、第1の導電トランジスタMDLのドレインが、第1の記憶ノードLに接続され、第2の導電トランジスタMDRのドレインが、第2のノードRに接続される。
【０１４３】
負荷トランジスタMLL、MLRのソースがそれぞれ、供給電位Vddに接続され、第1の負荷トランジスタMLLのドレインが、第1のノードLに接続され、第2の負荷トランジスタMLRのドレインが、第2のノードRに接続される。
【０１４４】
セル300にはさらに、第1のアクセストランジスタMALおよび第2のアクセストランジスタMARが装備される。
【０１４５】
このようなセルでは、トランジスタMDRおよびMLRがやはり、それぞれ図2B〜2Cに関連して先に説明した例示的デバイスの第1のトランジスタT11および第2のトランジスタT21の構成に類似した構成を有する。
【０１４６】
したがって、トランジスタMDR、MLRは、第2の負荷トランジスタMLRのチャネル領域が、第2の導電トランジスタMDRのゲートよりも上方に、それとは対向する位置にあるように構成され、またそのゲートとそのチャネルとの間の結合を可能にするように設けられた絶縁厚さによって分離される。
【０１４７】
トランジスタMLLおよびMDLもそれぞれ、図2B〜2Cに関連して先に説明した例示的デバイスの第1のトランジスタT11および第2のトランジスタT21の構成に類似した構成を有する。
【０１４８】
このような構成のため、第1の負荷トランジスタMLLのしきい値電圧が、第1の導電トランジスタMDLのゲートのバイアスによって変わる。
【０１４９】
トランジスタMLRおよびMALもそれぞれ、図2B〜2Cに関連して先に説明した例示的デバイスの第1のトランジスタT11および第2のトランジスタT21の構成に類似した構成を有する。
【０１５０】
トランジスタMLR、MALは、第1のアクセストランジスタMALのチャネル領域が、第2の負荷トランジスタMLRのゲートよりも上方に、それとは対向する位置にあり、それに結合されるように構成される。
【０１５１】
トランジスタMLLおよびMARもそれぞれ、図2B〜2Cに関連して先に説明した例示的デバイスの第1のトランジスタT11および第2のトランジスタT21の構成に類似した構成を有する。
【０１５２】
このような構成のため、第2のアクセストランジスタMARのしきい値電圧が、第1の負荷トランジスタMLLのゲートのバイアスによって変わる。
【０１５３】
図6Bおよび6Cに示すように、メモリセル300内のトランジスタMDL、MDR、MAL、MAR、MLL、MLRは、複数の薄層からなる積層体として形成され、積層体の3つの異なるレベルN1、N2、N3にわたって分配され、導電トランジスタMDLおよびMDRは、積層体の単一の第1のレベルN1内にあり、負荷トランジスタMLLおよびMLRは、導電トランジスタよりも上方の、積層体の単一の第2のレベルN2内にあり、アクセストランジスタMAL、MARは、負荷トランジスタMLLおよびMLRよりも上方の、積層体の単一の第3のレベルN3内にある。
【０１５４】
セル300の一動作モードは、以下のとおりである。
【０１５５】
読出しモードでは、ビット線BLL、BLRがグランド電位VSSにされるとともに、記憶ノードL、Rに記憶されたデータにビット線BLLおよびBLRを介してアクセスするために、ワード線WLも同様にその電位VSSに維持される。次いで、アクセストランジスタMALおよびMARが導通状態になる。第1のノードLが高論理レベル、例えば電位Vddにあり、第2のノードRが低論理レベル、例えば0Vにある場合、第2の導電トランジスタMDRおよび第1の負荷トランジスタMLLも同様に導通し、第1の導電トランジスタMDLおよび第2の負荷トランジスタMLRが阻止されている。第1のノードLの電位をVddの近くに維持するために、第1のアクセストランジスタMALを通過するIMAL-ON電流がもたらされ、IMAL-ON電流は、第1の負荷トランジスタMLLを通過するIMLL-ON電流よりも小さく、すなわち
IMAL-ON<IMLL-ON
である。
【０１５６】
この例では、セル300の構成のため、第1の負荷トランジスタMLLが低しきい値電圧を有し、それにより、IMLL-ON電流を増加させて、読出しノイズマージン(SNM)を増加させることが可能になる。
【０１５７】
書込みモードでは、記憶ノードL、Rに記憶されたデータにビット線BLLおよびBLRを介してアクセスするために、ワード線WLがVSSにバイアスされる。次いで、アクセストランジスタMALおよびMARが導通状態になる。第1のノードLが高論理レベル、例えば電位Vddにあり、第2のノードRが低論理レベル、例えば0Vにある場合、第2の導電トランジスタMDRおよび第1の負荷トランジスタMLLも同様に導通し、第1の導電トランジスタMDLおよび第2の負荷トランジスタMLRが阻止されている。0を書き込みたい場合、第1のビット線BLLが0Vに維持され、第2のビット線BLRがVddにバイアスされる。第2の記憶ノードRをVddに負荷するために、第2のアクセストランジスタMARを通過するIMAR-ON電流がもたらされ、IMAR-ON電流は、第2の導電トランジスタMDRを通過するIMDR-ON電流よりも大きく、すなわち
IMAR-ON>IMDR-ON
である。
【０１５８】
この例では、セル300の構成のため、第2のアクセストランジスタMARが低しきい値電圧VTを有し、それにより、IMAR-ON電流を増加させて、書込みマージン(WM)を増加させることが可能になる。
【０１５９】
改善された集積密度を有するのに加えて、このようなセル300は、従来技術による6Tメモリが有するよりも良好な、書込みマージンWMと読出し安定性マージンSNMとの間の妥協点も有する。
【０１６０】
本発明による第4の例示的ランダムアクセスメモリセル400を、図7A〜7Cに示す。
【０１６１】
メモリセル400も、6TタイプのSRAMスタティックランダムアクセスメモリセルである。この例では、アクセストランジスタMAL、MARが、NMOS型トランジスタである。
【０１６２】
セル400は、先に説明したセルとは、導電トランジスタMDLおよびMDR、ならびに負荷トランジスタMLLおよびMLRの構成が異なる。
【０１６３】
メモリセル400では、負荷トランジスタMLL、MLRが、複数層からなる積層体の第1のレベルN1内に形成され、トランジスタMDL、MDRが、第1のレベルN1よりも上方にある、積層体の第2のレベルN2内に形成され、アクセストランジスタMAL、MARが、第2のレベルN2よりも上方にある第3のレベルN3内に形成される。
【０１６４】
導電トランジスタMDL、MDRに対するアクセストランジスタMAL、MARの構成は、第1のアクセストランジスタMALのしきい値電圧が、第2の導電トランジスタMDRのゲートのバイアスによって変わり、第2のアクセストランジスタMARのしきい値電圧が、第1の導電トランジスタMDLのゲートのバイアスによって変わるようなものである。
【０１６５】
負荷トランジスタMLL、MLRに対する導電トランジスタMDL、MDRの構成は、第1の導電トランジスタMDLのしきい値電圧が、第1の負荷トランジスタMLLのゲートのバイアスによって変わり、第2の導電トランジスタMDRのしきい値電圧が、第2の負荷トランジスタMLRのゲートのバイアスによって変わるようなものである。
【０１６６】
セル400の一動作モードは、以下のとおりである。
【０１６７】
読出しモードでは、ビット線BLL、BLRが電位VDDにされるとともに、記憶ノードL、Rに記憶されたデータにビット線BLLおよびBLRを介してアクセスするために、ワード線WLも同様にVDDに維持される。次いで、アクセストランジスタMALおよびMARが導通状態になる。第1のノードLが高論理レベル、例えば電位Vddにあり、第2のノードRが低論理レベル、例えば0Vにある場合、第2の導電トランジスタMDRおよび第1の負荷トランジスタMLLも同様に導通し、第1の導電トランジスタMDLおよび第2の負荷トランジスタMLRが阻止されている。第2のノードRの電位を0Vの近くに維持するために、第2のアクセストランジスタMARを通過するIMAR-ON電流がもたらされ、IMAR-ON電流は、第2の導電トランジスタMDRを通過するIMDR-ON電流よりも小さく、すなわち
IMAR-ON<IMDR-ON
である。
【０１６８】
この例では、セル400の構成のため、第2の導電トランジスタMDRが低しきい値電圧を有し、それにより、IMDR-ONを増加させて、読出しノイズマージン(SNM)を増加させることが可能になる。
【０１６９】
書込みモードでは、記憶ノードL、Rに記憶されたデータにビット線BLLおよびBLRを介してアクセスするために、ワード線WLがVDDにバイアスされる。次いで、アクセストランジスタMALおよびMARが導通状態になる。第1のノードLが高論理レベル、例えば電位Vddにあり、第2のノードRが低論理レベル、例えば0Vにある場合、第2の導電トランジスタMDRおよび第1の負荷トランジスタMLLも同様に導通し、第1の導電トランジスタMDLおよび第2の負荷トランジスタMLRが阻止されている。0を書き込みたい場合、第1のビット線BLLが0Vにバイアスされ、第2のビット線BLRがVDDに維持される。第1のノードLを0Vに負荷解除するために、第1のアクセストランジスタMALを通過するIMAL-ON電流がもたらされ、IMAL-ON電流は、第1の負荷トランジスタMLLを通過するIMLL-ON電流よりも大きく、すなわち
IMAL-ON>IMLL-ON
である。
【０１７０】
この例では、セル400の構成のため、MALが低しきい値電圧VTを有し、それにより、IMAL-ONを増加させて、書込みマージン(WM)を増加させることが可能になる。
【０１７１】
このようなセル400は、改善された集積密度だけでなく、従来技術による6Tメモリセルが有するよりも良好な、書込みマージンWMと読出し安定性SNMとの間の妥協点も有する。
【０１７２】
本発明による第5の例示的ランダムアクセス記憶セル500を、図8A〜8Cに示す。
【０１７３】
このセル500も、6TタイプのSRAMスタティックランダムアクセスメモリセルである。
【０１７４】
セル500は、第1のインバータINVLを形成する複数のトランジスタMDL、MDR、MLL、MLR、および第2のインバータINVRを形成する複数のトランジスタMDL、MDR、MLL、MLRを含む。
【０１７５】
セル500は、先に説明したセルとは、導電MDLおよびMDRトランジスタ、ならびに負荷MLLおよびMLRトランジスタの構成が異なり、これらが今回は、複数の薄層からなる積層体の同じレベルのところに形成され、アクセストランジスタMALおよびMARが、より高いレベルのところに形成される(図8Bおよび8C)。
【０１７６】
セル500の一動作モードは、以下のとおりである。
【０１７７】
書込みモードでは、記憶ノードL、Rに記憶されたデータにビット線BLLおよびBLRを介してアクセスするために、ワード線WLがVDDにバイアスされる。次いで、アクセストランジスタMALおよびMARが導通状態になる。第1のノードLが高論理レベル、例えば電位Vddにあり、第2のノードRが低論理レベル、例えば0Vにある場合、第2の導電トランジスタMDRおよび第1の負荷トランジスタMLLも同様に導通し、第1の導電トランジスタMDLおよび第2の負荷トランジスタMLRが阻止されている。0を書き込みたい場合、第1のビット線BLLを0Vにバイアスし、第2のビット線BLRをVDDに維持することができる。第1のノードLを0Vに負荷解除するために、第1のアクセストランジスタMALを通過するIMAL-ON電流がもたらされ、IMAL-ON電流は、第1の負荷トランジスタMLLを通過するIMLL-ON電流よりも大きく、すなわち
IMAL-ON>IMLL-ON
である。
【０１７８】
この例では、セル500の構成のため、MALが低しきい値電圧VTを有し、それにより、IMAL-ONを増加させて、書込みマージン(WM)を増加させることが可能になる。
【０１７９】
書込みマージンを改善することによって、このようなセル500は、改善された集積密度だけでなく、従来技術による6Tメモリセルが有するよりも良好な、書込みマージンWMと読出し安定性SNMとの間の妥協点も有する。
【０１８０】
本発明による第6の例示的スタティックランダムアクセスメモリセル600を、図9A〜9Cに示す。
【０１８１】
このメモリセル600は、8つのトランジスタが装備されたデュアルポートタイプのSRAMスタティックメモリである。セル600は、第1のインバータINVLおよび第2のインバータINVRを形成する複数のトランジスタを含み、それらはフリップフロップ構成で一緒に接続される。この例では、フリップフロップが、例えばNMOS型の第1の導電トランジスタMDLおよび第2の導電トランジスタMDR、ならびに例えばPMOS型の第1の負荷トランジスタMLLおよび第2の負荷トランジスタMLRによって形成される。
【０１８２】
セル600にはさらに、第1のアクセストランジスタMAL1、第2のアクセストランジスタMAL2、第3のアクセストランジスタMAR1、および第4のアクセストランジスタMAR2が装備される。
【０１８３】
第1のアクセストランジスタMAL1は、第1のビット線BLL1と第1のノードLとの間に接続され、第2のアクセストランジスタMAL2は、第2のビット線BLL2と前記第1のノードLとの間に接続される。
【０１８４】
第3のアクセストランジスタMAR1は、第3のビット線BLR1と第2のノードRとの間に接続され、第4のアクセストランジスタMAR2は、第4のビット線BLR2と第2のノードRとの間に接続される。
【０１８５】
したがって、第1のアクセストランジスタMAL1および第2のアクセストランジスタMAL2は、セル600の第1のノードLへのアクセスを可能にし、第3のアクセストランジスタMAR1および第4のアクセストランジスタMAR2は、セル600の第2のノードRへのアクセスを可能にする。
【０１８６】
第1のアクセストランジスタMAL1および第3のアクセストランジスタMAR1は、ゲートを備え、それが第1のワード線WL1に接続され、第2のアクセストランジスタMAL2および第4のアクセストランジスタMAR2は、ゲートを備え、それが第2のワード線WL2に接続される。
【０１８７】
図9Bおよび9Cに示すように、メモリセル600では、トランジスタMDL、MDR、MAL、MAR、MLL、MLRが、複数の薄層からなる積層体として形成され、積層体の2つの異なるレベルN1、N2にわたって分配され、導電MDLおよびMDRトランジスタ、ならびに負荷MLLおよびMLRトランジスタが、積層体内でアクセストランジスタMAL1、MAL2、MAR1、MAR2の下にある。
【０１８８】
アクセストランジスタはそれぞれ、図2B〜2Cに関連して先に説明した例示的デバイスの第2のトランジスタT21の構成に類似した構成を有し、インバータINVLおよびINVRを形成するトランジスタのうち1つのトランジスタのゲートよりも上方に、それとは対向してそれぞれ形成される。
【０１８９】
第2のインバータINVRの各トランジスタに対する、第1のアクセストランジスタMAL1および第2のアクセストランジスタMAL2の構成は、第1のアクセストランジスタMAL1が、第2のインバータINVRの一トランジスタのゲートと結合されるチャネル領域を有し、第2のアクセストランジスタMAL2が、第2のインバータINVRの一トランジスタのゲートと結合されるチャネル領域を有するようなものである。
【０１９０】
第1のインバータINVLの各トランジスタに対する、第3のアクセストランジスタMAR1および第4のアクセストランジスタMAR2の構成は、第3のアクセストランジスタMAR1が、第1のインバータINVLの一トランジスタのゲートと結合されるチャネル領域を有し、第4のアクセストランジスタMAR2が、第1のインバータINVLの一トランジスタのゲートと結合されるチャネル領域を有するようなものである。
【０１９１】
このようなセルは、インバータINVRおよびINVLを、複数層からなる積層体の第1のレベル内に備え、アクセストランジスタMAL1、MAL2、MAR1、MAR2を、前記積層体の第2のレベル内に備える。
【０１９２】
セル600の一動作モードは、以下のとおりである。
【０１９３】
書込みモードでは、記憶ノードL、Rに記憶されたデータに、それぞれビット線BLL1(BLL2)、およびBLR1(BLR2)を介してアクセスするために、ワード線WL1(WL2)がVDDにバイアスされるとともに、ワード線WL2(WL1)が0Vにバイアスされる。次いで、アクセストランジスタMAL1(MAL2)およびMAR1(MAR2)が導通状態になるとともに、アクセストランジスタMAL2(MAL1)およびMAR2(MAR1)が阻止状態になる。第1のノードLが高論理レベル、例えば電位Vddにあり、第2のノードRが低論理レベル、例えば0Vにある場合、第2の導電トランジスタMDRおよび第1の負荷トランジスタMLLも同様に導通し、第1の導電トランジスタMDLおよび第2の負荷トランジスタMLRが阻止されている。0を書き込みたい場合、第1のビット線BLL1が0Vにバイアスされ、第3のビット線BLR1がVDDに維持される。第1の記憶ノードLを0Vに負荷解除するために、第1のアクセストランジスタMAL1を通過するIMAL-ON電流がもたらされ、IMAL-ON電流は、第1の負荷トランジスタMLLを通過するIMLL-ON電流よりも大きく、すなわち
IMAL1-ON>IMLL-ON
である。
【０１９４】
この例では、セル600の構成のため、第1の(第2の)アクセストランジスタMAL1(MAL2)が低いVTを有し、それによりIMAL-ONが増加して、書込みマージン(WM)が増加する。
【０１９５】
書込みマージンを改善することによって、このようなセル600は、改善された集積密度だけでなく、従来技術による8トランジスタデュアルポートメモリセルが有するよりも良好な、書込みマージンWMと読出し安定性SNMとの間の妥協点も有する。
【０１９６】
本発明による第7の例示的ランダムアクセスメモリセル700を、図10A〜10Bに示す。
【０１９７】
メモリセル700も、6TタイプのSRAMスタティックメモリである。
【０１９８】
メモリセル700では、負荷トランジスタMLL、MLRが、複数層からなる積層体の第1のレベルN1内に形成され、導電トランジスタMDL、MDRが、第1のレベルN1よりも上方にある、積層体の第2のレベルN2内に形成され、アクセストランジスタMAL、MARも同様に、第2のレベルN2内に形成される。
【０１９９】
負荷トランジスタMLL、MLRに対するアクセストランジスタMAL、MARの構成は、第1のアクセストランジスタMALのしきい値電圧が、第2の負荷トランジスタMLRのゲートのバイアスによって変わり、第2のアクセストランジスタMARのしきい値電圧が、第1の負荷トランジスタMLLのゲートのバイアスによって変わるようなものである。
【０２００】
一方では第1の負荷トランジスタMLLのゲートと第2のアクセストランジスタMARのチャネルとの間、他方では第1の負荷トランジスタMLLのゲートと第1の駆動トランジスタMDLのチャネルとの間の結合が、図10Aに点線で表されている。
【０２０１】
一方では第2の負荷トランジスタMLRのゲートと第1のアクセストランジスタMALのチャネルとの間、他方では第2の負荷トランジスタMLRのゲートと第2の駆動トランジスタMDRのチャネルとの間の結合も、図10Aに点線で表されている。
【０２０２】
負荷トランジスタMLL、MLRに対する導電トランジスタMDL、MDRの構成は、第1の導電トランジスタMDLのしきい値電圧が、第1の負荷トランジスタMLLのゲートのバイアスによって変わり、第2の導電トランジスタMDRのしきい値電圧が、第2の負荷トランジスタMLRのゲートのバイアスによって変わるようなものである。
【０２０３】
このアーキテクチャでは、負荷トランジスタMLLのゲートがバイアスされる様式のため、ノードRを低論理レベルにより良好に維持することができる。
【符号の説明】
【０２０４】
100  基板、第1の例示的ランダムアクセスメモリセル
102  ソース領域
104  ドレイン領域
106  チャネル領域
107  誘電体、誘電体材料
108  ゲート
112  ソース領域
114  ドレイン領域
116  チャネル構造、半導体領域、チャネル領域、チャネル
117  ゲート誘電体、誘電体領域
118  ゲート
120  絶縁領域、絶縁層
200  第2の例示的ランダムアクセスメモリセル
300  第3の例示的ランダムアクセスメモリセル
400  第4の例示的ランダムアクセスメモリセル
420  第1の誘電体材料
422  第2の誘電体材料
500  第5の例示的ランダムアクセス記憶セル
600  第6の例示的スタティックランダムアクセスメモリセル
700  第7の例示的ランダムアクセスメモリセル
BLL  第1のビット線
BLL1  第1のビット線
BLL2  第2のビット線
BLR  第2のビット線
BLR1  第3のビット線
BLR2  第4のビット線
dc1  クリティカルディメンジョン
dc2  クリティカルディメンジョン
ec SiO2等価厚、距離、厚さ
INVL  第1のインバータ
INVR  第2のインバータ
L  第1の記憶ノード
MAL  第1のアクセストランジスタ
MAL1  第1のアクセストランジスタ
MAL2  第2のアクセストランジスタ
MAR  第2のアクセストランジスタ
MAR1  第3のアクセストランジスタ
MAR2  第4のアクセストランジスタ
MDL  第1の導電トランジスタ、第1の駆動トランジスタ
MDR  第2の導電トランジスタ、第2の駆動トランジスタ
MLL  第1の負荷トランジスタ
MLR  第2の負荷トランジスタ
N1  第1のレベル
N1  第1のレベル
N2  第2のレベル
N2  第2のレベル
N3  第3のレベル
R  第2の記憶ノード
R1  第1の領域
R'1  第1の領域
R2  領域
R'2  領域
T11  第1のトランジスタ、下位レベルトランジスタ、第1の下位トランジスタ
T21  第2のトランジスタ、上位レベルトランジスタ
WL  ワード線
WL1  第1のワード線
WL2  第2のワード線
【図１】
0005542369.tif 000014
【図２Ａ】
0005542369.tif 000015
【図２Ｂ】
0005542369.tif 000016
【図２Ｃ】
0005542369.tif 000017
【図３Ａ】
0005542369.tif 000018
【図３Ｂ】
0005542369.tif 000019
【図３Ｃ】
0005542369.tif 000020
【図４】
0005542369.tif 000021
【図５Ａ】
0005542369.tif 000022
【図５Ｂ】
0005542369.tif 000023
【図５Ｃ】
0005542369.tif 000024
【図６Ａ】
0005542369.tif 000025
【図６Ｂ】
0005542369.tif 000026
【図６Ｃ】
0005542369.tif 000027
【図７Ａ】
0005542369.tif 000028
【図７Ｂ】
0005542369.tif 000029
【図７Ｃ】
0005542369.tif 000030
【図８Ａ】
0005542369.tif 000031
【図８Ｂ】
0005542369.tif 000032
【図８Ｃ】
0005542369.tif 000033
【図９Ａ】
0005542369.tif 000034
【図９Ｂ】
0005542369.tif 000035
【図９Ｃ】
0005542369.tif 000036
【図１０Ａ】
0005542369.tif 000037
【図１０Ｂ】
0005542369.tif 000038