(57)【特許請求の範囲】
【請求項１】
パワーオンリセット回路であって、
前記パワーオンリセット回路に電源が投入されたときに徐々に上昇する電位を供給する第１の電源に接続された第１のソースと、第１のドレインと、固定された電位を供給する第２の電源に接続された第１のゲートとを有する第１導電型ＭＯＳトランジスタと、
前記第２の電源に接続された第２のソースと、前記第１のドレインに接続された第２のドレインと、第３の電源の電位に依存するバイアス電位が印加される第２のゲートとを有する第２導電型ＭＯＳトランジスタと、
前記第１の電源と前記第２の電源との間の電圧が増加する過程で、前記第１のドレインの電位に応じたリセット信号を出力する出力ノードと
を備えたことを特徴とするパワーオンリセット回路。
【請求項２】
前記第１の電源の電位が徐々に上昇する過程において前記第３の電源から供給される電流に比例し且つ前記第１の電源の電位が徐々に上昇する前記過程において前記バイアス電位が一定となるように一定である定電流を、前記パワーオンリセット回路に電源が投入されたときに前記第２導電型ＭＯＳトランジスタに供給して、前記第２のゲートに前記第３の電源の電位に依存する前記バイアス電位を供給することを特徴とする請求項１に記載のパワーオンリセット回路。
【請求項３】
前記バイアス電位を印加するバイアス回路をさらに備え、
前記バイアス回路は、前記第３の電源に接続され、前記第２導電型ＭＯＳトランジスタに前記定電流を流す回路構成を持つ
ことを特徴とする請求項２に記載のパワーオンリセット回路。
【請求項４】
前記第１導電型ＭＯＳトランジスタは、Ｐ型ＭＯＳトランジスタであり、
前記第２導電型ＭＯＳトランジスタは、Ｎ型ＭＯＳトランジスタである
ことを特徴とする請求項１から３のいずれか１項に記載のパワーオンリセット回路。
【請求項５】
前記第１のドレインに接続された入力端と前記出力ノードに接続された出力端とを有するインバータをさらに備えたことを特徴とする請求項４に記載のパワーオンリセット回路。
【請求項６】
パワーオンリセット回路であって、
固定された電位を供給する第１の電源に接続された第１のソースと、第１のドレインと、前記パワーオンリセット回路に電源が投入されたときに徐々に上昇する電位を供給する第２の電源に接続された第１のゲートとを有する第１導電型ＭＯＳトランジスタと、
前記第２の電源に接続された第２のソースと、前記第１のドレインに接続された第２のドレインと、第３の電源の電位に依存するバイアス電位が印加される第２のゲートとを有する第２導電型ＭＯＳトランジスタと、
前記第１の電源と前記第２の電源との間の電圧が増加する過程で、前記第１のドレインの電位に応じたリセット信号を出力する出力ノードと
を備えたことを特徴とするパワーオンリセット回路。
【請求項７】
前記第２の電源の電位が徐々に上昇する過程において前記第３の電源から供給される電流に比例し且つ前記第２の電源の電位が徐々に上昇する前記過程において前記バイアス電位が一定となるように一定である定電流を、前記パワーオンリセット回路に電源が投入されたときに前記第２導電型ＭＯＳトランジスタに供給して、前記第２のゲートに前記第３の電源の電位に依存する前記バイアス電位を供給することを特徴とする請求項６に記載のパワーオンリセット回路。
【請求項８】
前記バイアス電位を印加するバイアス回路をさらに備え、
前記バイアス回路は、前記第３の電源に接続され、前記第２導電型ＭＯＳトランジスタに前記定電流を流す回路構成を持つ
ことを特徴とする請求項７に記載のパワーオンリセット回路。
【請求項９】
前記第１導電型ＭＯＳトランジスタは、Ｎ型ＭＯＳトランジスタであり、
前記第２導電型ＭＯＳトランジスタは、Ｐ型ＭＯＳトランジスタである
ことを特徴とする請求項６から８のいずれか１項に記載のパワーオンリセット回路。
【請求項１０】
前記第１のドレインに接続された入力端と前記出力ノードに接続された出力端とを有するバッファをさらに備えたことを特徴とする請求項９に記載のパワーオンリセット回路。
【請求項１１】
パワーオンリセット回路であって、
第１のセンサ回路と、
第２のセンサ回路と、
リセット信号を生成するリセット信号生成回路と
を備え、
前記第１のセンサ回路は、
前記パワーオンリセット回路に電源が投入されたときに徐々に上昇する電位を供給する第１の電源に接続された第１のソースと、第１のドレインと、固定された電位を供給する第２の電源に接続された第１のゲートとを有する第１の第１導電型ＭＯＳトランジスタと、
前記第２の電源に接続された第２のソースと、前記第１のドレインに接続された第２のドレインと、第３の電源の電位に依存するバイアス電位が印加される第２のゲートとを有する第１の第２導電型ＭＯＳトランジスタと、
前記第１の電源と前記第２の電源との間の電圧が増加する過程で、前記第１のドレインの電位に応じた第１の信号を出力する第１のノードと
を有し、
前記第２のセンサ回路は、
前記第１の電源に接続された第３のソースと、第３のドレインと、前記第２の電源に接続された第３のゲートとを有する第２の第１導電型ＭＯＳトランジスタと、
前記第２の電源に接続された第４のソースと、前記第３のドレインに接続された第４のドレインと、前記バイアス電位が印加される第４のゲートとを有する第２の第２導電型ＭＯＳトランジスタと、
前記第１の電源と前記第２の電源との間の電圧が増加する過程で、前記第１のノードの前記第１の信号が出力されるタイミングよりも遅いタイミングで、前記第３のドレインの電位に応じた第２の信号を出力する第２のノードと
を有し、
前記リセット信号生成回路は、前記第１の信号と前記第２の信号から前記リセット信号を生成する
ことを特徴とするパワーオンリセット回路。
【請求項１２】
前記第１の電源の電位が徐々に上昇する過程において前記第３の電源から供給される電流に比例し且つ前記第１の電源の電位が徐々に上昇する前記過程において前記バイアス電位が一定となるように一定である定電流を、前記パワーオンリセット回路に電源が投入されたときに前記第１の第２導電型ＭＯＳトランジスタ及び前記第２の第２導電型ＭＯＳトランジスタに供給して、前記第２のゲート及び前記第４のゲートに前記第３の電源の電位に依存する前記バイアス電位を供給することを特徴とする請求項１１に記載のパワーオンリセット回路。
【請求項１３】
前記第１の第２導電型ＭＯＳトランジスタの前記第２のゲートと前記第２の第２導電型ＭＯＳトランジスタの前記第４のゲートの各々に前記バイアス電位を印加するバイアス回路をさらに備え、
前記バイアス回路は、前記第３の電源に接続され、前記第１の第２導電型ＭＯＳトランジスタ及び前記第２の第２導電型ＭＯＳトランジスタの各々に前記定電流を流す回路構成を持つ
ことを特徴とする請求項１２に記載のパワーオンリセット回路。
【請求項１４】
前記第１の第１導電型ＭＯＳトランジスタ及び前記第２の第１導電型ＭＯＳトランジスタは、Ｐ型ＭＯＳトランジスタであり、
前記第１の第２導電型ＭＯＳトランジスタ及び前記第２の第２導電型ＭＯＳトランジスタは、Ｎ型ＭＯＳトランジスタである
ことを特徴とする請求項１１から１３の何れか１項に記載のパワーオンリセット回路。
【請求項１５】
前記リセット信号生成回路は、
前記第１のノード及び前記第２のノードの電位が入力されるＮＯＲゲートと、
前記第１のノード及び前記第２のノードの電位が入力されるＡＮＤゲートと、
前記ＮＯＲゲートの出力が入力されるセット端子と前記ＡＮＤゲートの出力が入力されるリセット端子とを有するセットリセット型フリップフロップ回路と
を有することを特徴とする請求項１４に記載のパワーオンリセット回路。
【請求項１６】
パワーオンリセット回路であって、
第１のセンサ回路と、
第２のセンサ回路と、
リセット信号を生成するリセット信号生成回路と
を備え、
前記第１のセンサ回路は、
固定された電位を供給する第１の電源に接続された第１のソースと、第１のドレインと、前記パワーオンリセット回路に電源が投入されたときに徐々に上昇する電位を供給する第２の電源に接続された第１のゲートとを有する第１の第１導電型ＭＯＳトランジスタと、
前記第２の電源に接続された第２のソースと、前記第１のドレインに接続された第２のドレインと、第３の電源の電位に依存するバイアス電位が印加される第２のゲートとを有する第１の第２導電型ＭＯＳトランジスタと、
前記第１の電源と前記第２の電源との間の電圧が増加する過程で、前記第１のドレインの電位に応じた第１の信号を出力する第１のノードと
を有し、
前記第２のセンサ回路は、
前記第１の電源に接続された第３のソースと、第３のドレインと、前記第２の電源に接続された第３のゲートとを有する第２の第１導電型ＭＯＳトランジスタと、
前記第２の電源に接続された第４のソースと、前記第３のドレインに接続された第４のドレインと、前記バイアス電位が印加される第４のゲートとを有する第２の第２導電型ＭＯＳトランジスタと、
前記第１の電源と前記第２の電源との間の電圧が増加する過程で、前記第１のノードの前記第１の信号が出力されるタイミングよりも遅いタイミングで、前記第３のドレインの電位に応じた第２の信号を出力する第２のノードと
を有し、
前記リセット信号生成回路は、前記第１の信号と前記第２の信号から前記リセット信号を生成する
ことを特徴とするパワーオンリセット回路。
【請求項１７】
前記第２の電源の電位が徐々に上昇する過程において前記第３の電源から供給される電流に比例し且つ前記第２の電源の電位が徐々に上昇する前記過程において前記バイアス電位が一定となるように一定である定電流を、前記パワーオンリセット回路に電源が投入されたときに前記第１の第２導電型ＭＯＳトランジスタ及び前記第２の第２導電型ＭＯＳトランジスタに供給して、前記第２のゲート及び前記第４のゲートに前記第３の電源の電位に依存する前記バイアス電位を供給することを特徴とする請求項１６に記載のパワーオンリセット回路。
【請求項１８】
前記第１の第２導電型ＭＯＳトランジスタの前記第２のゲートと前記第２の第２導電型ＭＯＳトランジスタの前記第４のゲートの各々に前記バイアス電位を印加するバイアス回路をさらに備え、
前記バイアス回路は、前記第３の電源に接続され、前記第１の第２導電型ＭＯＳトランジスタ及び前記第２の第２導電型ＭＯＳトランジスタの各々に前記定電流を流す回路構成を持つ
ことを特徴とする請求項１７に記載のパワーオンリセット回路。
【請求項１９】
前記第１の第１導電型ＭＯＳトランジスタ及び前記第２の第１導電型ＭＯＳトランジスタは、Ｎ型ＭＯＳトランジスタであり、
前記第１の第２導電型ＭＯＳトランジスタ及び前記第２の第２導電型ＭＯＳトランジスタは、Ｐ型ＭＯＳトランジスタである
ことを特徴とする請求項１６から１８の何れか１項に記載のパワーオンリセット回路。
【請求項２０】
前記リセット信号生成回路は、
前記第１のノード及び前記第２のノードの電位が入力されるＡＮＤゲートと、
前記第１のノード及び前記第２のノードの電位が入力されるＮＯＲゲートと、
前記ＡＮＤゲートの出力が入力されるセット端子と前記ＮＯＲゲートの出力が入力されるリセット端子とを有するセットリセット型フリップフロップ回路と
を有することを特徴とする請求項１９に記載のパワーオンリセット回路。
【請求項２１】
前記バイアス回路は、前記第３の電源に接続された第１のカレントミラー回路と、前記第１のカレントミラー回路とＧＮＤ端子との間に接続された第２のカレントミラー回路を有することを特徴とする請求項３、８、１３、１８の何れか１項に記載のパワーオンリセット回路。
【請求項２２】
前記バイアス回路は、温度補償用の抵抗を有することを特徴とする請求項２１に記載のパワーオンリセット回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路におけるパワーオンリセット回路に関するものである。
【背景技術】
【０００２】
図１２は、従来の一般的なパワーオンリセット回路を示す回路図である。図１２のパワーオンリセット回路の電源が投入され、電源端子９４の電位ＶＤＤが立ち上がるときに、ノードＮ１の電位Ｖ１は、抵抗９１とキャパシタ９２で構成される積分回路により、電位ＶＤＤの立ち上がりに比べて緩やかに立ち上がる。このとき、インバータ９３のＰＭＯＳトランジスタにも電位ＶＤＤが供給されるので、インバータ９３の閾値電圧ＶＴ（例えば、ＶＤＤ／２）は、電位ＶＤＤに比例して上昇する。電源投入直後は、ノードＮ１の電位Ｖ１がインバータ９３の閾値電圧ＶＴよりも低いので、インバータ９３の出力はハイレベル（Ｈレベル）となり、ノードＮ２の電位Ｖ２は電位ＶＤＤとほぼ等しくなる。その後、ノードＮ１の電位Ｖ１が閾値電圧ＶＴを超えると、インバータ９３の出力はローレベル（Ｌレベル）となり、ノードＮ２の電位Ｖ２はほぼＧＮＤ電位まで低下して、リセット信号ＲＥＳＥＴが出力される。
【０００３】
しかし、上記パワーオンリセット回路では、電源投入直後の電源端子９４の電位ＶＤＤの立ち上がりが遅い場合に、電位ＶＤＤの立ち上がりに比べて緩やかに立ち上がるノードＮ１の電位Ｖ１が、電位ＶＤＤに比例して上昇するインバータ９３の閾値電圧ＶＴに達することができず、インバータ９３の出力であるノードＮ２にリセット信号ＲＥＳＥＴが出力されないことがあるという問題があった。また、上記パワーオンリセット回路では、電源端子９４の電位ＶＤＤが正常に立ち上がった後に、電位ＶＤＤが一瞬低下し、その後直ぐに復帰する瞬停が発生した場合に、ノードＮ１の電位Ｖ１は瞬停前の電位をほぼ維持するので、ノードＮ２にリセット信号ＲＥＳＥＴが出力されないという問題があった。
【０００４】
電源電位の立ち上がり時に安定的にリセット信号を発生させることができ、上記問題が生じないパワーオンリセット回路が、例えば、特許文献１に提案されている。特許文献１に記載のパワーオンリセット回路では、電源電位（図１のＶｄｄ）が立ち上り始め、バイアス回路（図１のＰＭＯＳ１２、ＮＭＯＳ１３）に電流が流れ始めると、ＮＭＯＳ（図１の１５）に抵抗（図１の１４）を通じて電流が流れる。これらの接続点（図１のｆ）の電位が上昇すると、ＮＭＯＳ（図１の１５）を流れる電流が大きくなるため、接続点（図１のｆ）の電位がＧＮＤ電位まで降下し、ＳＲフリップフロップ回路（図１の２１）の出力端からリセット信号を出力する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平５−１８３４１６号公報（例えば、図１、図２、段落０００９−００１４）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載の回路は、低消費電力化のために非常に大きな抵抗値（例えば、数〜数十メガオーム）の抵抗を必要とするので、半導体集積回路上の抵抗の面積が大きくなり、その結果、回路規模を縮小し難いという問題がある。
【０００７】
また、特許文献１に記載の回路は、バイアス回路の出力電位が電源電位に依存する構成とする必要があるので、独立したバイアス回路を使用することができず、その結果、消費電力低減のための電流コントロールが、容易ではないという問題がある。
【０００８】
そこで、本発明は、上記従来技術の課題を解決するためになされたものであり、その目的は、回路規模の縮小及び消費電力の低減の両方を実現でき、安定的にリセット信号を出力できるパワーオンリセット回路を提供することにある。
【課題を解決するための手段】
【０００９】
本発明に係るパワーオンリセット回路は、前記パワーオンリセット回路に電源が投入されたときに徐々に上昇する電位を供給する第１の電源に接続された第１のソースと、第１のドレインと、固定された電位を供給する第２の電源に接続された第１のゲートとを有する第１導電型ＭＯＳトランジスタと、前記第２の電源に接続された第２のソースと、前記第１のドレインに接続された第２のドレインと、第３の電源の電位に依存するバイアス電位が印加される第２のゲートとを有する第２導電型ＭＯＳトランジスタと、前記第１の電源と前記第２の電源との間の電圧が増加する過程で、前記第１のドレインの電位に応じたリセット信号を出力する出力ノードとを備えたことを特徴とする。
また、本発明に係る他のパワーオンリセット回路は、固定された電位を供給する第１の電源に接続された第１のソースと、第１のドレインと、前記パワーオンリセット回路に電源が投入されたときに徐々に上昇する電位を供給する第２の電源に接続された第１のゲートとを有する第１導電型ＭＯＳトランジスタと、前記第２の電源に接続された第２のソースと、前記第１のドレインに接続された第２のドレインと、第３の電源の電位に依存するバイアス電位が印加される第２のゲートとを有する第２導電型ＭＯＳトランジスタと、前記第１の電源と前記第２の電源との間の電圧が増加する過程で、前記第１のドレインの電位に応じたリセット信号を出力する出力ノードとを備えたことを特徴とする。
【００１０】
また、本発明に係る他のパワーオンリセット回路は、第１のセンサ回路と、第２のセンサ回路と、リセット信号を生成するリセット信号生成回路とを備え、前記第１のセンサ回路は、前記パワーオンリセット回路に電源が投入されたときに徐々に上昇する電位を供給する第１の電源に接続された第１のソースと、第１のドレインと、固定された電位を供給する第２の電源に接続された第１のゲートとを有する第１の第１導電型ＭＯＳトランジスタと、前記第２の電源に接続された第２のソースと、前記第１のドレインに接続された第２のドレインと、第３の電源の電位に依存するバイアス電位が印加される第２のゲートとを有する第１の第２導電型ＭＯＳトランジスタと、前記第１の電源と前記第２の電源との間の電圧が増加する過程で、前記第１のドレインの電位に応じた第１の信号を出力する第１のノードとを有し、前記第２のセンサ回路は、前記第１の電源に接続された第３のソースと、第３のドレインと、前記第２の電源に接続された第３のゲートとを有する第２の第１導電型ＭＯＳトランジスタと、前記第２の電源に接続された第４のソースと、前記第３のドレインに接続された第４のドレインと、前記バイアス電位が印加される第４のゲートとを有する第２の第２導電型ＭＯＳトランジスタと、前記第１の電源と前記第２の電源との間の電圧が増加する過程で、前記第１のノードの前記第１の信号が出力されるタイミングよりも遅いタイミングで、前記第３のドレインの電位に応じた第２の信号を出力する第２のノードとを有し、前記リセット信号生成回路は、前記第１の信号と前記第２の信号から前記リセット信号を生成することを特徴とする。
また、本発明に係る他のパワーオンリセット回路は、第１のセンサ回路と、第２のセンサ回路と、リセット信号を生成するリセット信号生成回路とを備え、前記第１のセンサ回路は、固定された電位を供給する第１の電源に接続された第１のソースと、第１のドレインと、前記パワーオンリセット回路に電源が投入されたときに徐々に上昇する電位を供給する第２の電源に接続された第１のゲートとを有する第１の第１導電型ＭＯＳトランジスタと、前記第２の電源に接続された第２のソースと、前記第１のドレインに接続された第２のドレインと、第３の電源の電位に依存するバイアス電位が印加される第２のゲートとを有する第１の第２導電型ＭＯＳトランジスタと、前記第１の電源と前記第２の電源との間の電圧が増加する過程で、前記第１のドレインの電位に応じた第１の信号を出力する第１のノードとを有し、前記第２のセンサ回路は、前記第１の電源に接続された第３のソースと、第３のドレインと、前記第２の電源に接続された第３のゲートとを有する第２の第１導電型ＭＯＳトランジスタと、前記第２の電源に接続された第４のソースと、前記第３のドレインに接続された第４のドレインと、前記バイアス電位が印加される第４のゲートとを有する第２の第２導電型ＭＯＳトランジスタと、前記第１の電源と前記第２の電源との間の電圧が増加する過程で、前記第１のノードの前記第１の信号が出力されるタイミングよりも遅いタイミングで、前記第３のドレインの電位に応じた第２の信号を出力する第２のノードとを有し、前記リセット信号生成回路は、前記第１の信号と前記第２の信号から前記リセット信号を生成することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、回路規模の縮小及び消費電力の低減の両方を実現でき、安定的にリセット信号を出力できるという効果がある。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施形態に係るパワーオンリセット回路を示す回路図である。
【図２】第１乃至第４の実施形態に係るパワーオンリセット回路に接続されるバイアス回路の一例を示す回路図である。
【図３】（ａ）乃至（ｃ）は、第１の実施形態に係るパワーオンリセット回路の動作波形図である。
【図４】本発明の第２の実施形態に係るパワーオンリセット回路を示す回路図である。
【図５】（ａ）乃至（ｃ）は、第２の実施形態に係るパワーオンリセット回路の動作波形図である。
【図６】本発明の第３の実施形態に係るパワーオンリセット回路を示す回路図である。
【図７】（ａ）乃至（ｄ）は、第３の実施形態に係るパワーオンリセット回路の動作波形図である。
【図８】（ａ）乃至（ｅ）は、第３の実施形態に係るパワーオンリセット回路の動作説明図である。
【図９】本発明の第４の実施形態に係るパワーオンリセット回路を示す回路図である。
【図１０】（ａ）乃至（ｄ）は、第４の実施形態に係るパワーオンリセット回路の動作波形図である。
【図１１】（ａ）乃至（ｅ）は、第４の実施形態に係るパワーオンリセット回路の動作説明図である。
【図１２】従来例のパワーオンリセット回路を示す回路図である。
【発明を実施するための形態】
【００１３】
第１の実施形態．
図１は、本発明の第１の実施形態に係るパワーオンリセット回路１０を示す回路図である。図１に示されるように、第１の実施形態に係るパワーオンリセット回路１０は、第１導電型ＭＯＳトランジスタとしてのＰ型ＭＯＳトランジスタ（ＰＭＯＳ）１１と、第２導電型ＭＯＳトランジスタとしてのＮ型ＭＯＳトランジスタ（ＮＭＯＳ）１２と、インバータ１３とを備えている。ＰＭＯＳ１１は、第１の電源である電源端子１４（電位ＶＤＤ）に接続されたソース１１Ｓと、ドレイン１１Ｄと、第２の電源であるＧＮＤ端子（固定電位ＶＳＳ）に接続されたゲート１１Ｇとを有している。また、ＮＭＯＳ１２は、グランド（ＧＮＤ）端子に接続されたソース１２Ｓと、ＰＭＯＳ１１のドレイン１１Ｄに接続されたドレイン１２Ｄと、電源端子１４の電位ＶＤＤ及びＧＮＤ端子の電位ＶＳＳに依存しないバイアス電位ＢＬが印加されるゲート１２Ｇとを有している。インバータ１３は、例えば、ＰＭＯＳ１１のドレイン１１Ｄに接続されたノードＮ１１に接続された入力端と、出力ノードＮ１２に接続された出力端とを有するＣＭＯＳインバータである。
【００１４】
図２は、第１の実施形態に係るパワーオンリセット回路１０にバイアス電位ＢＬを供給するバイアス回路の一例を示す回路図である。図２のバイアス回路１５は、定Ｇｍバイアス生成（Ｃｏｎｓｔａｎｔ−Ｇｍ  Ｂｉａｓｉｎｇ）回路である。バイアス回路１５は、ＰＭＯＳ１７ａ，１７ｂからなる第１のカレントミラー回路１７と、ＮＭＯＳ１８ａ，１８ｂからなる第２のカレントミラー回路１８と、温度補償用の抵抗１９とを有している。また、１６は電源端子であり、１９はＧＮＤ端子である。図２に示すように、例えば、バイアス回路１５の入力側ラインに参照電流Ｉｒｅｆを流すと、出力側ラインには電流Ｉｒｅｆに等しい（又は、比例した）電流Ｉｏｕｔを流すことができ、バイアス電位ＢＬのバイアス出力ラインにゲートが接続されるＭＯＳトランジスタ（図１のＮＭＯＳ１２）に一定の電流を流すことができる。
【００１５】
図３（ａ）乃至（ｃ）は、第１の実施形態に係るパワーオンリセット回路１０の電源投入時の波形図である。時刻ｔ０において、図１のパワーオンリセット回路１０の電源投入がなされると、図３（ａ）に示されるように、電源端子１４の電位ＶＤＤが立ち上がる。図３（ａ）乃至（ｃ）及び図１に示されるように、ＧＮＤ端子に対する電源端子１４の電圧が増加する過程において、最初は、電源端子１４の電位ＶＤＤが低いときには、ＰＭＯＳ１１のゲート電圧Ｖｇｓが小さく、ノードＮ１１の電位はインバータ１３の閾値電圧ＶＴ（例えば、ＶＤＤ／２）よりも低いので、インバータ１３の出力（ノードＮ１２）は、ハイレベル（Ｈレベル）となる。その後、時刻ｔ１において、ＰＭＯＳ１１のゲート電圧Ｖｇｓが大きくなり、ノードＮ１１の電位が上昇して、閾値電圧ＶＴを超えると、インバータ１３の出力（ノードＮ１２）はローレベル（Ｌレベル）となり、ノードＮ１２の電位はほぼＧＮＤ電位ＶＳＳまで低下する。このように、時刻ｔ１において、ノードＮ１２に、ＨレベルからＬレベルに反転するリセット信号ＲＥＳＥＴが出力される。
【００１６】
以下に、より詳細な例を説明する。図３（ａ）に示されるように電源端子１４の電位ＶＤＤが立ち上がる過程において、電源端子１４の電位ＶＤＤが低いときには、ＰＭＯＳ１１のゲート電圧Ｖｇｓが小さい。このとき、
（ＰＭＯＳ１１に流れる電流）＜（ＮＭＯＳ１２に流れる一定電流）
となり、図３（ｂ）に示されるように、ノードＮ１１はＬレベルであり、ノードＮ１２にＨレベルが出力される。
【００１７】
次第に電源端子１４の電位ＶＤＤが上昇すると、ＰＭＯＳ１１のゲート電圧Ｖｇｓが大きくなり、
（ＰＭＯＳ１１に流れる電流）＞（ＮＭＯＳ１２に流れる一定電流）
の状態に切り替わる（時刻ｔ１）。このときに、図３（ｂ）に示されるように、ノードＮ１１はＨレベルになり、ノードＮ１２にＨレベルからＬレベルに反転するリセット信号ＲＥＳＥＴが出力される。
【００１８】
このように、図１に示されるパワーオンリセット回路１０では、電源端子１４の電位ＶＤＤの立ち上がりが緩やかで、立ち上がりに要する時間が長い場合であっても、ＰＭＯＳ１１に流れる電流があるレベルを超えた時点で、ノードＮ１２にＨレベルからＬレベルに反転するリセット信号ＲＥＳＥＴが出力される。
【００１９】
また、電源端子１４の電位ＶＤＤが正常に規定電位に達した後に、電位ＶＤＤが立ち下がるときには、図３（ａ）乃至（ｃ）と逆の動作となり、ノードＮ１２にＬレベルからＨレベルに反転する信号が出力される。したがって、電源端子１４の電位ＶＤＤが正常に規定電位に達した後に、電位ＶＤＤが一瞬低下し、その後直ぐに復帰する瞬停が発生した場合であっても、ノードＮ１１の電位は、電位ＶＤＤの電位に瞬時に追従するので、電源端子１４の電位ＶＤＤが、
（ＰＭＯＳ１１に流れる電流）＜（ＮＭＯＳ１２に流れる一定電流）
となる電位まで一瞬降下した期間、ノードＮ１２がＨレベルになり、元の電位に復旧したときに、ノードＮ１２にＬレベルが出力される。
【００２０】
以上に説明したように、第１の実施形態に係るパワーオンリセット回路１０によれば、電源端子１４の電位ＶＤＤの立ち上がりが遅い場合や電位ＶＤＤの立ち上がった後に電源の瞬停が発生した場合であっても、安定的にリセット信号を出力することができる。また、第１の実施形態に係るパワーオンリセット回路１０は、従来のように、消費電力低減のために抵抗値の高い抵抗を備えた半導体集積回路を必要としないので、回路規模の縮小及び消費電力の低減を両立させることができる。
【００２１】
なお、上記説明では、リセット信号生成時（時刻ｔ１）にノードＮ１１の出力が正相信号（図３（ｂ））となる場合を説明したが、パワーオンリセット回路の回路構成を、ノードＮ１１の出力が負相信号となるような構成とし、インバータ１３を省略した構成とすることも可能である。
【００２２】
第２の実施形態．
図４は、本発明の第２の実施形態に係るパワーオンリセット回路２０を示す回路図である。図４に示されるように、第２の実施形態に係るパワーオンリセット回路２０は、第２導電型ＭＯＳトランジスタとしてのＰＭＯＳ２１と、第１導電型ＭＯＳトランジスタとしてのＮＭＯＳ２２と、バッファ２３とを備えている。ＰＭＯＳ２１は、第２の電源である電源端子２４（電位ＶＤＤ）に接続されたソース２１Ｓと、ドレイン２１Ｄと、電源端子２４の電位ＶＤＤ及びＧＮＤ端子の電位ＶＳＳに依存しないバイアス電位ＢＨが印加されるゲート２１Ｇとを有している。また、ＮＭＯＳ２２は、第１の電源であるＧＮＤ端子（固定電位ＶＳＳ）に接続されたソース２２Ｓと、ＰＭＯＳ２１のドレイン２１Ｄに接続されたドレイン２２Ｄと、電源端子２４に接続されたゲート２２Ｇとを有している。さらに、バッファ２３は、ＰＭＯＳ２１のドレイン２１Ｄに接続されたノードＮ２１を入力端として、出力ノードＮ２２を出力端とする。バイアス電位ＢＨを供給する回路は、例えば、図２の回路と同様のバイアス回路であり、バイアス電位ＢＨのバイアス出力ラインにゲートが接続されるＭＯＳトランジスタ（図４のＰＭＯＳ２１）に一定の電流を流すことができる。
【００２３】
図５（ａ）乃至（ｃ）は、第２の実施形態に係るパワーオンリセット回路２０の電源投入時の波形図である。時刻ｔ０において、図４のパワーオンリセット回路２０の電源投入がなされると、図５（ａ）に示されるように、電源端子２４の電位ＶＤＤが立ち上がる。図５（ａ）乃至（ｃ）及び図４に示されるように、ＧＮＤ端子に対する電源端子２４の電圧が増加する過程において、最初は（時刻ｔ０）、
（ＮＭＯＳ２２に流れる電流）＜（ＰＭＯＳ２１に流れる一定電流）
であり、ノードＮ２１の電位は徐々に上昇し、バッファ２３の出力（ノードＮ２２）も徐々に上昇する。その後（時刻ｔ２）、電源端子２４の電位ＶＤＤが、
（ＮＭＯＳ２２に流れる電流）＞（ＰＭＯＳ２１に流れる一定電流）
となる電位まで上昇すると、ノードＮ２１がＬレベルになり、バッファ２３の出力（ノードＮ２２）もＬレベルになり、ノードＮ２２にＨレベルからＬレベルに反転したリセット信号ＲＥＳＥＴが出力される。
【００２４】
以上に説明したように、第２の実施形態に係るパワーオンリセット回路２０によれば、電源端子２４の電位ＶＤＤの立ち上がりが遅い場合や電位ＶＤＤの立ち上がった後に電源の瞬停が発生した場合であっても、安定的にリセット信号を出力することができる。また、第２の実施形態に係るパワーオンリセット回路２０は、従来のように、消費電力低減のために抵抗値の高い抵抗を備えた半導体集積回路を必要としないので、回路規模の縮小及び消費電力の低減を両立させることができる。
【００２５】
第３の実施形態．
図６は、本発明の第３の実施形態に係るパワーオンリセット回路を示す回路図である。図６に示されるように、第３の実施形態に係るパワーオンリセット回路は、第１のセンサ回路３０と、第２のセンサ回路４０と、リセット信号生成回路５０とを備えている。
【００２６】
第１のセンサ回路３０は、第１の第１導電型ＭＯＳトランジスタとしてのＰＭＯＳ３１と、第１の第２導電型ＭＯＳトランジスタとしてのＮＭＯＳ３２と、ＧＮＤ端子に対する電源端子３４の電圧が増加する過程において、第１の信号（電位の反転）ＰＯ＿Ｌを出力するノードＮ３１とを有している。ＰＭＯＳ３１は、第１の電源である電源端子３４（電位ＶＤＤ）に接続されたソースと、ドレインと、第２の電源であるＧＮＤ端子（固定電位ＶＳＳ）に接続されたゲートとを有している。また、ＮＭＯＳ３２は、ＧＮＤ端子に接続されたソースと、ＰＭＯＳ３１のドレインに接続されたドレインと、電源端子３４の電位ＶＤＤ及びＧＮＤ端子の電位ＶＳＳに依存しないバイアス電位ＢＬが印加されるゲートとを有している。ＰＭＯＳ３１は、図１におけるＰＭＯＳ１１と同様に動作し、ＮＭＯＳ３２は、図１におけるＮＭＯＳ１２と同様に動作する。
【００２７】
第２のセンサ回路４０は、第２の第１導電型ＭＯＳトランジスタとしてのＰＭＯＳ４１と、第２の第２導電型ＭＯＳトランジスタとしてのＮＭＯＳ４２と、ＧＮＤ端子に対する電源端子４４の電圧が増加する過程において、第２の信号（電位の反転）ＰＯ＿Ｈを出力するノードＮ４１とを有している。電源端子４４の電圧が増加する過程において、第２のセンサ回路４０のノードＮ４１に第２の信号（電位の反転）ＰＯ＿Ｈが出力されるタイミングは、第１のセンサ回路３０のノードＮ３１に第１の信号（電位の反転）ＰＯ＿Ｌが出力されるタイミングよりも遅いタイミングとなるように、第２のセンサ回路４０は構成される。また、ＮＭＯＳ４２は、ＧＮＤ端子に接続されたソースと、ＰＭＯＳ４１のドレインに接続されたドレインと、電源端子４４の電位ＶＤＤ及びＧＮＤ端子の電位ＶＳＳに依存しないバイアス電位ＢＬが印加されるゲートとを有している。ＰＭＯＳ４１は、図１におけるＰＭＯＳ１１と同様に動作し、ＮＭＯＳ４２は、図１におけるＮＭＯＳ１２と同様に動作する。
【００２８】
ＮＭＯＳ３２及びＮＭＯＳ４２の各々に定電流を流す回路は、例えば、図２のバイアス回路と同様の構成を持つ。
【００２９】
リセット信号生成回路５０は、第１の信号ＰＯ＿Ｌの電位と第２の信号ＰＯ＿Ｈの電位から、リセット信号ＲＥＳＥＴを生成してノードＮ５１に出力する。リセット信号生成回路５０は、第１のノードＮ３１の第１の信号ＰＯ＿Ｌの電位及び第２のノードＮ４１の第２の信号ＰＯ＿Ｈの電位が入力されるＮＯＲゲート５１と、第１のノードＮ３１の第１の信号ＰＯ＿Ｌの電位及び第２のノードＮ４１の第２の信号ＰＯ＿Ｈの電位が入力されるＡＮＤゲート５２と、ＮＯＲゲート５１の出力が入力されるセット端子ＳとＡＮＤゲート５２の出力が入力されるリセット端子Ｒとを有するセットリセット型（ＳＲ）フリップフロップ回路５３とを有している。
【００３０】
第３の実施形態においては、第１のセンサ回路３０の第１の信号ＰＯ＿Ｌの電位が反転する電位ＶＤＤの値Ｖ３１（図７（ａ））と第２のセンサ回路４０の第２の信号ＰＯ＿Ｈの電位が反転する電位ＶＤＤの値Ｖ３２（図７（ａ））とは異なるので、第１のセンサ回路３０の第１の信号ＰＯ＿Ｌの電位が反転するタイミングと第２のセンサ回路４０の第２の信号ＰＯ＿Ｈの電位が反転するタイミングは異なる。第３の実施形態においては、第１のセンサ回路３０の第１の信号ＰＯ＿Ｌの電位が反転する電位ＶＤＤの値Ｖ３１を、第２のセンサ回路４０の第２の信号ＰＯ＿Ｈの電位が反転する電位ＶＤＤの値Ｖ３２よりも低く設定している。
【００３１】
図７（ａ）乃至（ｄ）は、第３の実施形態に係るパワーオンリセット回路の動作波形図であり、図８（ａ）乃至（ｅ）は、第３の実施形態に係るパワーオンリセット回路の動作説明図である。
【００３２】
先ず電源電位の立ち上がり時について説明する。時刻ｔ０において、図６のパワーオンリセット回路の電源投入がなされると、図７（ａ）に示されるように、電源端子３４及び４４の電位ＶＤＤが立ち上がる。図７（ａ）乃至（ｄ）の時刻ｔ０及び図８（ａ）に示されるように、時刻ｔ０において、ノードＮ３１及びＮ４１の電位はＬレベルであり、ＮＯＲゲート５１の出力はＨレベルであり、ＡＮＤゲート５２の出力はＬレベルであり、その結果、ＳＲフリップフロップ回路５３の出力であるノードＮ５１はＨレベルである。
【００３３】
図７（ｂ）及び図８（ｂ）に示されるように、時刻ｔ３において、ノードＮ３１の第１の信号ＰＯ＿Ｌの電位が反転して、ＬレベルからＨレベルになり、ノードＮ４１の第２の信号ＰＯ＿Ｈの電位はＬレベルのままである。このとき、ＮＯＲゲート５１の出力はＨレベルからＬレベルになり、ＡＮＤゲート５２の出力はＬレベルのままであり、その結果、ＳＲフリップフロップ回路５３の出力であるノードＮ５１はＨレベルを維持する。
【００３４】
図７（ｃ）及び図８（ｃ）に示されるように、時刻ｔ４において、ノードＮ４１の第２の信号ＰＯ＿Ｈの電位が反転して、ＬレベルからＨレベルになる。このとき、ＮＯＲゲート５１の出力はＬレベルのままであり、ＡＮＤゲート５２の出力はＬレベルからＨレベルになり、その結果、ＳＲフリップフロップ回路５３の出力であるノードＮ５１はＨレベルからＬレベルになり、リセット信号ＲＥＳＥＴが生成される。
【００３５】
次に電源電位の低下時について説明する。時刻ｔ５において、図６のパワーオンリセット回路の電源電位が低下すると、図７（ａ）に示されるように、電源端子３４及び４４の電位ＶＤＤが低下する。図７（ａ）乃至（ｄ）の時刻ｔ６及び図８（ｄ）に示されるように、時刻ｔ６において、ノードＮ３１の電位はＨレベルのままであり、ノードＮ４１の電位はＨレベルからＬレベルになり、ＮＯＲゲート５１の出力はＬレベルであり、ＡＮＤゲート５２の出力はＬレベルであり、その結果、ＳＲフリップフロップ回路５３の出力であるノードＮ５１はＬレベルを維持する。
【００３６】
図７（ｂ）及び図８（ｅ）に示されるように、時刻ｔ７において、ノードＮ３１の第１の信号ＰＯ＿Ｌの電位が反転してＨレベルからＬレベルになり、ノードＮ４１の電位はＬレベルのままである。このとき、ＮＯＲゲート５１の出力はＬレベルからＨレベルになり、ＡＮＤゲート５２の出力はＬレベルのままであり、その結果、ＳＲフリップフロップ回路５３の出力であるノードＮ５１はＬレベルからＨレベルに反転する。
【００３７】
以上に説明したように、第３の実施形態に係るパワーオンリセット回路によれば、電源端子３４及び４４の電位ＶＤＤの立ち上がりが遅い場合や電位ＶＤＤの立ち上がった後に電源の瞬停が発生した場合であっても、安定的にリセット信号を出力することができる。また、第３の実施形態に係るパワーオンリセット回路は、従来のように、消費電力低減のために抵抗値の高い抵抗を備えた半導体集積回路を必要としないので、回路規模の縮小及び消費電力の低減を両立させることができる。
【００３８】
また、第３の実施形態に係るパワーオンリセット回路においては、電源電位ＶＤＤが立ち上がるときには、第２のセンサ回路４０に依存するタイミング（時刻ｔ４）でノードＮ５１の電位を反転させてリセット信号ＲＥＳＥＴを生成し、電源電位ＶＤＤが立ち下がるときには、第１のセンサ回路３０に依存するタイミング（時刻ｔ７）でノードＮ５１の電位を反転させる。したがって、第３の実施形態に係るパワーオンリセット回路においては、電源電位の立ち上がり時と立ち下がり時におけるノードＮ５１の電位の反転タイミングを独立に設定できる。
【００３９】
第４の実施形態．
図９は、本発明の第４の実施形態に係るパワーオンリセット回路を示す回路図である。図９に示されるように、第４の実施形態に係るパワーオンリセット回路は、第１のセンサ回路６０と、第２のセンサ回路７０と、リセット信号生成回路８０とを備えている。
【００４０】
第１のセンサ回路６０は、第１の第２導電型ＭＯＳトランジスタとしてのＰＭＯＳ６１と、第１の第１導電型ＭＯＳトランジスタとしてのＮＭＯＳ６２と、ＧＮＤ端子に対する電源端子６４の電圧が増加する過程において、第１の信号（電位の反転）ＰＯ＿Ｌを出力するノードＮ６１とを有している。ＰＭＯＳ６１は、第２の電源である電源端子６４（電位ＶＤＤ）に接続されたソースと、ドレインと、電源端子６４の電位ＶＤＤ及びＧＮＤ端子の電位ＶＳＳに依存しないバイアス電位ＢＨが印加されるゲートとを有している。また、ＮＭＯＳ６２は、ＧＮＤ端子（固定電位ＶＳＳ）に接続されたソースと、ＰＭＯＳ６１のドレインに接続されたドレインと、電源端子６４に接続されたゲートとを有している。ＰＭＯＳ６１は、図４におけるＰＭＯＳ２１と同様に動作し、ＮＭＯＳ６２は、図４におけるＮＭＯＳ２２と同様に動作する。
【００４１】
第２のセンサ回路７０は、第２の第２導電型ＭＯＳトランジスタとしてのＰＭＯＳ７１と、第２の第１導電型ＭＯＳトランジスタとしてのＮＭＯＳ７２と、ＧＮＤ端子に対する電源端子７４の電圧が増加する過程において、第２の信号（電位の反転）ＰＯ＿Ｈを出力するノードＮ７１とを有している。電源端子７４の電圧が増加する過程において、第２のセンサ回路７０のノードＮ７１に第２の信号（電位の反転）ＰＯ＿Ｈが出力されるタイミングは、第１のセンサ回路６０のノードＮ３１に第１の信号（電位の反転）ＰＯ＿Ｌが出力されるタイミングよりも遅いタイミングとなるように、第２のセンサ回路７０は構成される。ＰＭＯＳ７１は、第２の電源である電源端子７４（電位ＶＤＤ）に接続されたソースと、ドレインと、電源端子７４の電位ＶＤＤ及びＧＮＤ端子の電位ＶＳＳに依存しないバイアス電位ＢＨが印加されるゲートとを有している。また、ＮＭＯＳ７２は、ＧＮＤ端子（固定電位ＶＳＳ）に接続されたソースと、ＰＭＯＳ７１のドレインに接続されたドレインと、電源端子７４に接続されたゲートとを有している。ＰＭＯＳ７１は、図４におけるＰＭＯＳ２１と同様に動作し、ＮＭＯＳ７２は、図４におけるＮＭＯＳ２２と同様に動作する。
【００４２】
ＰＭＯＳ６１及びＰＭＯＳ７１の各々に定電流を流す回路は、例えば、図２のバイアス回路と同様の構成を持つ。
【００４３】
リセット信号生成回路８０は、第１の信号ＰＯ＿Ｌの電位と第２の信号ＰＯ＿Ｈの電位から、リセット信号ＲＥＳＥＴを生成してノードＮ８１に出力する。リセット信号生成回路８０は、第１のノードＮ６１の第１の信号ＰＯ＿Ｌの電位及び第２のノードＮ７１の第２の信号ＰＯ＿Ｈの電位が入力されるＡＮＤゲート８１と、第１のノードＮ６１の第１の信号ＰＯ＿Ｌの電位及び第２のノードＮ７１の第２の信号ＰＯ＿Ｈの電位が入力されるＮＯＲゲート８２と、ＡＮＤゲート８１の出力が入力されるセット端子ＳとＮＯＲゲート８２の出力が入力されるリセット端子Ｒとを有するＳＲフリップフロップ回路８３とを有している。
【００４４】
第４の実施形態においては、第１のセンサ回路６０の第１の信号ＰＯ＿Ｌの電位が反転する電位ＶＤＤの値Ｖ４１（図１０（ａ））と第２のセンサ回路７０の第２の信号ＰＯ＿Ｈの電位が反転する電位ＶＤＤの値Ｖ４２（図１０（ａ））とは異なるので、第１のセンサ回路６０の第１の信号ＰＯ＿Ｌの電位が反転するタイミングと第２のセンサ回路７０の第２の信号ＰＯ＿Ｈの電位が反転するタイミングは異なる。第４の実施形態においては、第１のセンサ回路６０の第１の信号ＰＯ＿Ｌの電位が反転する電位ＶＤＤの値Ｖ４１を、第２のセンサ回路７０の第２の信号ＰＯ＿Ｈの電位が反転する電位ＶＤＤの値Ｖ４２よりも低く設定している。
【００４５】
図１０（ａ）乃至（ｄ）は、第４の実施形態に係るパワーオンリセット回路の動作波形図であり、図１１（ａ）乃至（ｅ）は、第４の実施形態に係るパワーオンリセット回路の動作説明図である。
【００４６】
先ず電源電位の立ち上がり時について説明する。時刻ｔ０において、図９のパワーオンリセット回路の電源投入がなされると、図１０（ａ）に示されるように、電源端子６４及び７４の電位ＶＤＤが立ち上がる。図１０（ａ）乃至（ｄ）の時刻ｔ０及び図１１（ａ）に示されるように、時刻ｔ０において、ノードＮ６１及びＮ７１の電位はＬレベルであり、ＡＮＤゲート８１の出力はＨレベルであり、ＮＯＲゲート８２の出力はＬレベルであり、その結果、ＳＲフリップフロップ回路８３の出力であるノードＮ８１はＨレベルである。
【００４７】
図１０（ｂ）及び図１１（ｂ）に示されるように、時刻ｔ８において、ノードＮ６１の第１の信号ＰＯ＿Ｌの電位が反転して、ＨレベルからＬレベルになり、ノードＮ７１の第２の信号ＰＯ＿Ｈの電位はＨレベルのままである。このとき、ＡＮＤゲート８１の出力はＨレベルからＬレベルになり、ＮＯＲゲート８２の出力はＬレベルのままであり、その結果、ＳＲフリップフロップ回路８３の出力であるノードＮ８１はＨレベルを維持する。
【００４８】
図１０（ｃ）及び図１１（ｃ）に示されるように、時刻ｔ９において、ノードＮ７１の第２の信号ＰＯ＿Ｈの電位が反転して、ＨレベルからＬレベルになる。このとき、ＡＮＤゲート８１の出力はＬレベルのままであり、ＮＯＲゲート８２の出力はＬレベルからＨレベルになり、その結果、ＳＲフリップフロップ回路８３の出力であるノードＮ８１はＨレベルからＬレベルになり、リセット信号ＲＥＳＥＴが生成される。
【００４９】
次に電源電位の低下時について説明する。時刻ｔ１０において、図９のパワーオンリセット回路の電源電位が低下すると、図１０（ａ）に示されるように、電源端子６４及び７４の電位ＶＤＤが低下する。図１０（ａ）乃至（ｄ）の時刻ｔ１１及び図１１（ｄ）に示されるように、時刻ｔ１１において、ノードＮ６１の第１の信号ＰＯ＿Ｌの電位はＬレベルであり、ノードＮ７１の第２の信号ＰＯ＿Ｈの電位はＬレベルからＨレベルになり、ＡＮＤゲート８１の出力はＬレベルであり、ＮＯＲゲート８２の出力はＬレベルであり、その結果、ＳＲフリップフロップ回路８３の出力であるノードＮ８１はＬレベルを維持する。
【００５０】
図１０（ｃ）及び図１１（ｅ）に示されるように、時刻ｔ１２において、ノードＮ６１の第１の信号ＰＯ＿Ｌの電位が反転して、ＬレベルからＨレベルになる。このとき、ＡＮＤゲート８１の出力はＬレベルからＨレベルになり、ＮＯＲゲート８２の出力はＬレベルのままであり、その結果、ＳＲフリップフロップ回路８３の出力であるノードＮ８１はＬレベルからＨレベルに反転する。
【００５１】
以上に説明したように、第４の実施形態に係るパワーオンリセット回路によれば、電源端子６４及び７４の電位ＶＤＤの立ち上がりが遅い場合や電位ＶＤＤの立ち上がった後に電源の瞬停が発生した場合であっても、安定的にリセット信号を出力することができる。また、第４の実施形態に係るパワーオンリセット回路は、従来のように、消費電力低減のために抵抗値の高い抵抗を備えた半導体集積回路を必要としないので、回路規模の縮小及び消費電力の低減を両立させることができる。
【００５２】
また、第４の実施形態に係るパワーオンリセット回路においては、電源電位ＶＤＤが立ち上がるときには、第２のセンサ回路７０に依存するタイミング（時刻ｔ９）でノードＮ８１の電位を反転させてリセット信号ＲＥＳＥＴを生成し、電源電位ＶＤＤが立ち下がるときには、第１のセンサ回路６０に依存するタイミング（時刻ｔ１２）でノードＮ８１の電位を反転させる。したがって、第４の実施形態に係るパワーオンリセット回路においては、電源電位の立ち上がり時と立ち下がり時におけるリセット信号の反転タイミングを独立に設定できる。
【符号の説明】
【００５３】
１０，２０  パワーオンリセット回路、
１１，２１，３１，４１，６１，７１  ＰＭＯＳ、
１２，２２，３２，４２，６２，７２  ＮＭＯＳ、
１３  インバータ、
１４，２４，３４，４４，６４，７４  電源端子、
ＧＮＤ  グランド端子、
１５  バイアス回路、
２３  バッファ、
３０，６０  第１のセンサ回路、
４０，７０  第２のセンサ回路、
５０，８０  リセット信号生成回路、
５１，８２  ＮＯＲゲート、
５２，８１  ＡＮＤゲート、
５３，８３  ＳＲフリップフロップ回路。
【図１】
0005547451.tif 000002
【図２】
0005547451.tif 000003
【図３】
0005547451.tif 000004
【図４】
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【図５】
0005547451.tif 000006
【図６】
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【図７】
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【図８】
0005547451.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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