(57)【特許請求の範囲】
【請求項１】
メモリセルに含まれる可変抵抗の状態が高抵抗状態及び低抵抗状態のいずれかになることによりデータを記憶するメモリセルと、
前記メモリセルに接続されたビットラインと、
前記ビットラインに接続された第１の端子と前記ビットラインに接続されていない第２の端子とを含み、前記第１の端子と前記第２の端子との間の抵抗値の大きさが、前記可変抵抗の前記高抵抗状態における抵抗値と前記可変抵抗の前記低抵抗状態における抵抗値との間であり、抵抗値が可変の抵抗素子からなるクランプ素子と、
前記メモリセルからデータを読み出す際に、第１の期間において前記メモリセルと前記ビットラインとを非導通状態にし、前記第１の期間に続く第２の期間において前記メモリセルと前記ビットラインとを導通状態にする選択素子と、
前記第１の期間及び前記第２の期間において、前記第２の端子の電位を基準電位より高い電位に昇圧する第１電圧を供給する第１電圧供給回路と、
前記第２の期間において、前記ビットラインの電位を前記基準電位と比較することによりデータの読み出しを行う読み出し回路と、
前記メモリセルに含まれる前記可変抵抗の前記高抵抗状態における抵抗値に応じて、前記抵抗素子の抵抗値を変化させるクランプ調整部と、
を具備することを特徴とする半導体装置。
【請求項２】
メモリセルに含まれる可変抵抗の状態が高抵抗状態及び低抵抗状態のいずれかになることによりデータを記憶するメモリセルと、
前記メモリセルに接続されたビットラインと、
前記ビットラインに接続された第１の端子と前記ビットラインに接続されていない第２の端子とを含み、前記第１の端子と前記第２の端子との間の抵抗値の大きさが、前記可変抵抗の前記高抵抗状態における抵抗値と前記可変抵抗の前記低抵抗状態における抵抗値との間であり、抵抗値が可変の抵抗素子からなるクランプ素子と、
前記メモリセルからデータを読み出す際に、第１の期間において前記メモリセルと前記ビットラインとを非導通状態にし、前記第１の期間に続く第２の期間において前記メモリセルと前記ビットラインとを導通状態にする選択素子と、
前記第１の期間及び前記第２の期間において、前記第２の端子の電位を基準電位より高い電位に昇圧する第１電圧を供給する第１電圧供給回路と、
前記第２の期間において、前記ビットラインの電位を前記基準電位と比較することによりデータの読み出しを行う読み出し回路と、
前記メモリセルに含まれる前記可変抵抗の前記高抵抗状態における抵抗値に応じて、前記抵抗素子の抵抗値が異なる複数の前記クランプ素子の中から１つを選択するクランプ選択部と、
を具備し、
前記電圧供給回路は、前記クランプ選択部により選択された１つの前記クランプ素子を介して、前記ビットラインに対し前記第１電圧を供給することを特徴とする半導体装置。
【請求項３】
前記ビットラインは、金属配線であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記メモリセルに含まれる前記可変抵抗は遷移金属酸化物であることを特徴とする請求項１から３のうちいずれか１項に記載の半導体装置。
【請求項５】
メモリセルに含まれる可変抵抗の状態が高抵抗状態及び低抵抗状態のいずれかになることによりデータを記憶するメモリセルと、前記メモリセルに接続されたビットラインと、前記ビットラインに接続された第１の端子と前記ビットラインに接続されていない第２の端子とを含み、前記第１の端子と前記第２の端子との間の抵抗値の大きさが、前記可変抵抗の前記高抵抗状態における抵抗値と前記可変抵抗の前記低抵抗状態における抵抗値との間であり、抵抗値が可変の抵抗素子からなるクランプ素子と、を具備する半導体装置の制御方法であって、
前記メモリセルからデータを読み出す際に、第１の期間において前記メモリセルと前記ビットラインとを非導通状態にし、前記第１の期間に続く第２の期間において前記メモリセルと前記ビットラインとを導通状態にするステップと、
前記第１の期間及び前記第２の期間において、前記第２の端子の電位を基準電位より高い電位に昇圧するステップと、
前記第２の期間において、前記ビットラインの電位を前記基準電位と比較することによりデータの読み出しを行うステップと、
前記メモリセルに含まれる前記可変抵抗の前記高抵抗状態における抵抗値に応じて、前記抵抗素子の抵抗値を変化させるステップと、
を具備することを特徴とする半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその制御方法に関し、特に可変抵抗の抵抗値によりデータを記憶するメモリ素子を備えた半導体装置及びその制御方法に関する。
【背景技術】
【０００２】
近年、フラッシュメモリ等の従来型のメモリに代わる次世代型メモリとして、メモリ素子に可変抵抗を用いたメモリが開発されている。上記の可変抵抗は、高抵抗状態と低抵抗状態の２通りの状態をとることができ、所定条件の電圧パルスを印加することにより、任意の状態に変化させることができる。高抵抗状態のメモリ素子は電流を流しにくく、低抵抗状態のメモリ素子は電流を流しやすいため、メモリ素子に流れる読み出し電流の大小により、メモリ素子の状態を判別することができる。このようなメモリ装置としては、例えばPRAM(Phase change Random Access Memory)や、ReRAM(Resistive Random Access Memory)がある。
【０００３】
特許文献１には、不揮発性メモリと揮発性メモリの両方として選択的に動作可能なＰＲＡＭメモリ装置が開示されている。特許文献２には、メモリの読み出しテストを行うにあたって、ビットラインを充電しながらデータの読み出しを行う方法と、ビットラインの充電を停止後にデータの読み出しを行う方法との２通りの読み出し方法が開示されている。
【特許文献１】特開２００４−２９６０７６号公報
【特許文献２】特開平１１−１６７８００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリ素子に可変抵抗を用いた次世代型メモリでは、データ書き込み時間の短縮のため、可変抵抗の高抵抗状態の抵抗値を低めに設定することがある。しかし、そのようにした場合には、高抵抗状態と低抵抗状態の抵抗値の差が小さくなり、データの読み出しが困難になるおそれがあった。
【０００５】
本発明は上記課題に鑑みなされたものであり、メモリ素子に可変抵抗を用いた半導体装置において、データの読み出しを安定して行うことのできる構成及び方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、メモリセルに含まれる可変抵抗の状態が第１の高抵抗状態及び第１の低抵抗状態のいずれかになる第１モードと、前記可変抵抗の状態が前記第１の高抵抗状態より抵抗値の低い第２の高抵抗状態及び前記第２の高抵抗状態に対応する第２の低抵抗状態のいずれかになる第２モードと、の２つのモードによりデータを記憶する前記メモリセルと、前記メモリセルに接続されたビットラインと、前記メモリセルからデータを読み出す際に、第１の期間において前記メモリセルと前記ビットラインとを非導通状態にし、前記第１の期間に続く第２の期間において前記メモリセルと前記ビットラインとを導通状態にする選択素子と、前記第１の期間において、前記第１モードの場合は前記ビットラインの電位を基準電位より高い第１電位に昇圧する第１電圧を供給し、前記第２モードの場合は前記ビットラインの電位を前記第１電位より高い第２電位に昇圧する第２電圧を供給する電圧供給回路と、前記第２の期間において、前記ビットラインの電位を前記基準電位と比較することによりデータの読み出しを行う読み出し回路と、を具備することを特徴とする半導体装置である。本発明に係る半導体装置は、データを読み出す際の第１の期間において、半導体装置のモードに応じて２種類のクランプ電圧を供給する電圧供給回路を備える。これにより、可変抵抗の状態が第１の高抵抗状態より抵抗値の低い第２の高抵抗状態にある場合であっても、データの読み出しを安定して行うことができる。
【０００７】
本発明は、メモリセルに含まれる可変抵抗の状態が高抵抗状態及び低抵抗状態のいずれかになることによりデータを記憶するメモリセルと、前記メモリセルに接続されたビットラインと、前記ビットラインに接続された第１の端子と前記ビットラインに接続されていない第２の端子とを含み、前記第１の端子と前記第２の端子との間の抵抗値の大きさが、前記可変抵抗の前記高抵抗状態における抵抗値と前記可変抵抗の前記低抵抗状態における抵抗値との間であるクランプ素子と、前記メモリセルからデータを読み出す際に、第１の期間において前記メモリセルと前記ビットラインとを非導通状態にし、前記第１の期間に続く第２の期間において前記メモリセルと前記ビットラインとを導通状態にする選択素子と、前記第１の期間及び前記第２の期間において、前記第２の端子の電位を基準電位より高い電位に昇圧する第１電圧を供給する第１電圧供給回路と、前記第２の期間において、前記ビットラインの電位を前記基準電位と比較することによりデータの読み出しを行う読み出し回路と、を具備することを特徴とする半導体装置。本発明に係る半導体装置は、第１の端子と第２の端子との間の抵抗値の大きさが、可変抵抗の高抵抗状態における抵抗値と可変抵抗の低抵抗状態における抵抗値との間であるクランプ素子を備える。また、第１の期間及び第２の期間において、第２の端子の電位を基準電位より高い電位に昇圧する第１電圧を供給する第１電圧供給回路を備える。これにより、可変抵抗の高抵抗状態における抵抗値が低めに設定されている場合であっても、データの読み出しを安定して行うことができる。
【０００８】
上記構成において、前記クランプ素子は、抵抗値が可変の抵抗素子からなり、前記メモリセルに含まれる前記可変抵抗の前記高抵抗状態における抵抗値に応じて、前記抵抗素子の抵抗値を変化させるクランプ調整部をさらに具備する構成とすることができる。この構成によれば、可変抵抗の抵抗値に応じてクランプ素子の抵抗値を調整することができるため、データの読み出しをさらに安定して行うことができる。
【０００９】
上記構成において、前記クランプ素子は、抵抗値が不変の抵抗素子からなり、前記メモリセルに含まれる前記可変抵抗の前記高抵抗状態における抵抗値に応じて、前記抵抗素子の抵抗値が異なる複数の前記クランプ素子の中から１つを選択するクランプ選択部をさらに具備し、前記電圧供給回路は、前記クランプ選択部により選択された１つの前記クランプ素子を介して、前記ビットラインに対し前記第１電圧を供給する構成とすることができる。この構成によれば、可変抵抗の抵抗値に応じて複数のクランプ素子の中からデータ読み出しに最も適した１つのクランプ素子を選択することができるため、データの読み出しをさらに安定して行うことができる。
【００１０】
上記構成において、前記クランプ素子は、オン抵抗の抵抗値が前記可変抵抗の前記高抵抗状態と前記低抵抗状態との間であるトランジスタからなる構成とすることができる。
【００１１】
上記構成において、前記ビットラインは、金属配線である構成とすることができる。
【００１２】
上記構成において、前記メモリセルに含まれる前記可変抵抗は遷移金属酸化物である構成とすることができる。
【００１３】
本発明は、メモリセルに含まれる可変抵抗の状態が第１の高抵抗状態及び第１の低抵抗状態のいずれかになる第１モードと、前記可変抵抗の状態が前記第１の高抵抗状態より抵抗値の低い第２の高抵抗状態及び前記第２の高抵抗状態に対応する第２の低抵抗状態のいずれかになる第２モードと、の２つのモードによりデータを記憶する前記メモリセルと、前記メモリセルに接続されたビットラインと、を具備する半導体装置の制御方法であって、前記メモリセルからデータを読み出す際に、第１の期間において前記メモリセルと前記ビットラインとを非導通状態にし、前記第１の期間に続く第２の期間において前記メモリセルと前記ビットラインとを導通状態にするステップと、前記第１の期間において、前記第１モードの場合は前記ビットラインの電位を基準電位より高い第１電位に昇圧し、前記第２モードの場合は前記ビットラインの電位を前記第１電位より高い第２電位に昇圧するステップと、前記第２の期間において、前記ビットラインの電位を前記基準電位と比較することによりデータの読み出しを行う読み出しステップと、を具備することを特徴とする半導体装置の制御方法である。上記の構成によれば、可変抵抗の状態が第１の高抵抗状態より抵抗値の低い第２の高抵抗状態にある場合であっても、データの読み出しを安定して行うことができる。
【００１４】
本発明は、メモリセルに含まれる可変抵抗の状態が高抵抗状態及び低抵抗状態のいずれかになることによりデータを記憶するメモリセルと、前記メモリセルに接続されたビットラインと、前記ビットラインに接続された第１の端子と前記ビットラインに接続されていない第２の端子とを含み、前記第１の端子と前記第２の端子との間の抵抗値の大きさが、前記可変抵抗の前記高抵抗状態における抵抗値と前記可変抵抗の前記低抵抗状態における抵抗値との間であるクランプ素子と、を具備する半導体装置の制御方法であって、前記メモリセルからデータを読み出す際に、第１の期間において前記メモリセルと前記ビットラインとを非導通状態にし、前記第１の期間に続く第２の期間において前記メモリセルと前記ビットラインとを導通状態にするステップと、前記第１の期間及び前記第２の期間において、前記第２の端子の電位を基準電位より高い電位に昇圧するステップと、前記第２の期間において、前記ビットラインの電位を前記基準電位と比較することによりデータの読み出しを行うステップと、を具備することを特徴とする半導体装置の制御方法である。上記の構成によれば、可変抵抗の高抵抗状態における抵抗値が低めに設定されている場合であっても、データの読み出しを安定して行うことができる。
【００１５】
上記構成において、前記クランプ素子は、抵抗値が可変の抵抗素子からなり、前記メモリセルに含まれる前記可変抵抗の前記高抵抗状態における抵抗値に応じて、前記抵抗素子の抵抗値を変化させるステップをさらに具備する構成とすることができる。この構成によれば、可変抵抗の抵抗値に応じてクランプ素子の抵抗値を調整することができるため、データの読み出しをさらに安定して行うことができる。
【発明の効果】
【００１６】
本発明によれば、メモリ素子に可変抵抗を用いた半導体装置において、可変抵抗の高抵抗状態における抵抗値が低めに設定されている場合であっても、データの読み出しを安定して行うことができる。
【図面の簡単な説明】
【００１７】
【図１】図１は比較例に係る半導体装置の構成を示したブロック図である。
【図２】図２は図１におけるメモリセルの構成を示した図である
【図３】図３は図２におけるデータ記憶素子の構成を示した図である。
【図４】図４は図３におけるデータ記憶素子の電圧−電流特性を示したグラフである。
【図５】図５は図１におけるロウデコーダの構成を示した図である。
【図６】図６は図１におけるカラムデコーダの構成を示した図である。
【図７】図７は図１における書き込み回路の構成を示した図である。
【図８】図８は図７におけるビットライン選択部、及び図１におけるメモリセルアレイの一部の構成を示した図である。
【図９】図９は比較例に係る半導体装置のデータ書き込み時の動作を示したフローチャートである。
【図１０】図１０は図１におけるリセット回路及びセンスアンプの構成を示した図である。
【図１１】図１１は図１におけるクランプ回路の構成を示した図である。
【図１２】図１２は図１におけるセンスアンプドライバの構成を示した図である。
【図１３】図１３は比較例に係る半導体装置のデータ読み出し時の動作を示したフローチャートである。
【図１４】図１４はＮＶＭモードにおけるデータ読み出し時のタイミングチャートである。
【図１５】図１５はＲＡＭモードにおけるデータ読み出し時のタイミングチャートである。
【図１６】図１６は比較例に係る半導体装置のリフレッシュ動作を示したフローチャート（その１）である。
【図１７】図１７は比較例に係る半導体装置のリフレッシュ動作を示したフローチャート（その２）である。
【図１８】図１８は比較例に係る他の半導体装置の構成を示した図である。
【図１９】図１９は実施例１に係る半導体装置の構成を示した回路図である。
【図２０】図２０は実施例１に係る半導体装置のデータ読み出し時の動作を示したフローチャートである。
【図２１】図２１は実施例１に係る半導体装置のデータ読み出し動作を示したタイミングチャートである。
【図２２】図２２（ａ）〜（ｃ）は実施例２に係る半導体装置の構成を示した回路図である。
【図２３】図２３は実施例２に係る半導体装置のデータ読み出し時の動作を示したフローチャートである。
【図２４】図２４は実施例２に係る半導体装置のデータ読み出し動作を示したタイミングチャートである。
【発明を実施するための形態】
【００１８】
（比較例）
最初に、本発明における実施例の比較例について、図面を用いて説明する。
【００１９】
図１は比較例に係る半導体装置１００の構成を示したブロック図である。メモリセルアレイ１０は、データ記憶素子（不図示）を含む複数のメモリセルＭＣを有する。メモリセルアレイ１０には、複数のビットラインＢＬ及びワードラインＷＬがそれぞれ平行に設けられている。ビットラインＢＬは、第１ビットラインＢＬｚ及び第２ビットラインＢＬｘからなるビットライン対を構成する。メモリセルＭＣはビットラインＢＬ及びワードラインＷＬの交差領域に設けられ、ワードラインＷＬ及びビットラインＢＬにそれぞれ接続されている。図示されるように、メモリセルＭＣは第１ビットラインＢＬｚに接続された第１メモリセルＭＣｚと、第２ビットラインＢＬｘに接続された第２メモリセルＭＣｘとを含む。第１メモリセルＭＣｚ及び第２メモリセルＭＣｘは、ワードラインＷＬ１本おきに交互に設けられている。
【００２０】
ワードラインＷＬには行選択を行うためのロウデコーダ１２が、ビットラインＢＬには列選択を行うためのカラムデコーダ１４がそれぞれ接続され、列と行との組合せによりアクセス対象となるメモリセルＭＣが選択される。メモリセルＭＣを選択するためのアドレス信号は、外部からアドレスバッファ１６を介してロウデコーダ１２及びカラムデコーダ１４にそれぞれ送られる。
【００２１】
書き込み回路１８は、データ書き込み時にメモリセルＭＣに印加されるデータ書き込み用の高電圧を供給する。リセット回路２０は、データ読み出し時にビットラインＢＬに印加されるリファレンス電圧Ｖｒｅｆを供給する。クランプ回路２１は、データ読み出し時にビットラインＢＬに印加されるクランプ電圧Ｖｃｌｍｐを供給する。センスアンプ２２は、メモリセルＭＣからの信号の読み出し及び増幅を行う。センスアンプドライバ２４は、データ読み出し時にセンスアンプ２２を駆動させる。
【００２２】
入出力回路２６は、メモリセルアレイ１０と外部との間でデータのやり取りを行う。選択レジスタ２８は、半導体装置１００の記憶モードに関する情報を格納する。制御部３０は、選択レジスタ２８に記憶された記憶モードに関する情報に基づき、半導体装置１００の記憶モードを選択する。また、制御部３０は外部からのコマンド信号に応じて、書き込み回路１８、リセット回路２０、クランプ回路２１、及び入出力回路２６に対する制御を行う。さらに、制御部３０はカラムデコーダ１４を制御することにより、第１ビットラインＢＬｚ及び第２ビットラインＢＬｘからなるビットライン対の中から、データの書き込みまたは読み出し時に電圧を印加すべき１本のビットラインを選択する。
【００２３】
図２は図１におけるメモリセルＭＣの構成を示した回路図である。メモリセルＭＣは、データ記憶素子４０、及びデータ記憶素子４０に対するアクセスを制御する選択トランジスタ４１を有する。選択トランジスタ４１のゲートはワードラインＷＬに、ドレインはビットラインＢＬに、ソースはデータ記憶素子４０にそれぞれ接続されている。データ記憶素子４０は、半導体装置１００の記憶モードにより、容量及び可変抵抗のいずれかとして機能する。この点については後段において詳述する。データ記憶素子４０の一端は、不図示のソースライン（接地電位）または任意の電圧レベル（電位）に接続されている。
【００２４】
図３は図２におけるデータ記憶素子の構成を示した断面図である。データ記憶素子４０は、可変抵抗４２及び電極４４を含む。可変抵抗４２は、抵抗値の大小によりデータを記憶するもので、電流が流れることにより抵抗値が大きく（例えば、１０４倍以上）変化する物質からなる。このような物質には、例えばＣｕ２Ｏをはじめとする遷移金属酸化物がある。電極４４は、容量として電荷を蓄えることによりデータを記憶するもので、例えば銅などの伝導性の高い物質からなる。電極４４は可変抵抗４２の両端に設けられている。可変抵抗４２の周囲は、絶縁部４６にて覆われている。
【００２５】
表１を参照に、半導体装置１００の記憶モードについて説明する。比較例に係る半導体装置１００は、３つの記憶モード（ＮＶＭモード、ＲＡＭモード、ＭＩＤモード）を持つ。第１モードである不揮発性のＮＶＭモードは、可変抵抗４２を高抵抗状態及び低抵抗状態のいずれかに変化させることによりデータを記憶するもので、可変抵抗４２が高抵抗状態（例えば、１０８Ω）の時に論理“０”、低抵抗状態（例えば、１０２Ω）の時に論理“１”を記憶する。第２モードである揮発性のＲＡＭモードは、容量である電極４４に蓄えられた電荷量によりデータを記憶するもので、容量に電荷が蓄えられていない場合（放電時）に論理“０”、電荷が蓄えられている場合（充電時）に論理“１”を記憶する。第３モードであるＭＩＤモードは、ＮＶＭモード及びＲＡＭモードの中間に位置する。ＭＩＤモードはＮＶＭモードと同じく可変抵抗４２を高抵抗状態及び低抵抗状態のいずれかに変化させることによりデータを記憶するが、ＭＩＤモードにおいて可変抵抗４２が高抵抗状態である場合の抵抗値はＮＶＭモードにおいて可変抵抗４２が高抵抗状態である場合の抵抗値より小さく（例えば、１０７Ω）、ＭＩＤモードにおいて可変抵抗４２が低抵抗状態である場合の抵抗値はＮＶＭモードにおいて可変抵抗４２が低抵抗状態である場合の抵抗値より大きい（例えば、１０３Ω）。すなわち、可変抵抗４２の高抵抗状態と低抵抗状態の抵抗値の差は、ＭＩＤモードの方がＮＶＭモードよりも小さい。図２を参照に、データ記憶素子４０はＮＶＭモード及びＭＩＤモード時には可変抵抗として機能し（図２（ａ））、ＲＡＭモード時には容量として機能する（図２（ｂ））。
【表１】
0005542222.tif 000002
【００２６】
データ記憶素子４０は、流れる電流の大きさ及び電圧が印加される時間により、異なる３つのデータ記憶方法を備えた記憶素子として働くことができる。換言すれば、３つの記憶モードの切り替えは、データ記憶素子４０に流れる電流及びデータ記憶素子４０に電圧を印加する時間を制御することにより行われる。比較例では、制御部３０が書き込み回路１８、リセット回路２０、クランプ回路２１、及び入出力回路２６の動作を制御することにより、メモリセルＭＣにおける選択トランジスタ４１のゲート及びドレインに印加される電圧を制御する。以下、これについて説明する。
【００２７】
表２は各記憶モードにおける、データの書き込み及び読み出し動作に対応した、選択トランジスタ４１のゲート電圧Ｖｇ、ドレイン電圧Ｖｄ、及び電圧印加時間の一例を示した表である。電圧印加時間は、例えばデータ記憶素子４０に加える電圧パルスのパルス幅を変化させることにより制御することができる。
【表２】
0005542222.tif 000003
【００２８】
最初に、ＮＶＭモードにおけるデータ書き込み及び読み出しの電圧条件について説明する。図４はデータ記憶素子４０の電圧−電流特性を示したグラフである。実線の矢印で示された（ａ）はデータ記憶素子４０内の可変抵抗４２が、低抵抗状態から高抵抗状態に移行する場合の電圧−電流特性の変化を、破線の矢印で示された（ｂ）は可変抵抗４２が高抵抗状態から低抵抗状態に移行する場合の電圧−電流特性の変化をそれぞれ示す。データ記憶素子４０には、可変抵抗４２を高抵抗状態から低抵抗状態へと変化させるための閾値電圧Ｖｔｈが存在する。論理“０”を書き込む場合には、閾値電圧Ｖｔｈより低い電圧を一定時間印加する。これにより、データ記憶素子４０には所定時間経過後からほとんど電流が流れなくなり、可変抵抗４２は低抵抗状態から高抵抗状態へと移行する（ａ）。このとき、ゲート電圧Ｖｇ＝２．５ｖ、ドレイン電圧Ｖｄ＝１．２Ｖ、電圧印加時間Ｓ＝２５０ｎｓである（表２）。論理“１”を書き込む場合には、閾値電圧Ｖｔｈより高い電圧を印加する。これによりデータ記憶素子４０に電流が流れ、可変抵抗４２は高抵抗状態から低抵抗状態へと移行する（ｂ）。このとき、ゲート電圧Ｖｇ＝１．２ｖ、ドレイン電圧Ｖｄ＝４Ｖ、電圧印加時間Ｓ＝１００ｎｓである（表２）。可変抵抗４２を高抵抗状態にする場合の電圧の印加時間は、可変抵抗４２を低抵抗状態にする場合の電圧の印加時間に比べて長い。また、可変抵抗４２を高抵抗状態にする場合のゲート電圧Ｖｇは、可変抵抗４２を低抵抗状態にする場合のゲート電圧Ｖｇより大きい。
【００２９】
ＮＶＭモードにおけるデータの読み出し時には、データ記憶素子４０に対し閾値電圧Ｖｔｈより小さく、かつ可変抵抗４２を高抵抗状態にする場合の電圧より小さい電圧を加える。これにより、可変抵抗４２が低抵抗状態の場合は電流が流れ、高抵抗状態の場合は電流が流れないので、論理“０”及び“１”を判別することができる。これについては後段で詳述する。このとき、ゲート電圧Ｖｇ＝１．０ｖ、ドレイン電圧Ｖｄ＝Ｖｃｌｍｐである。
【００３０】
次に、ＲＡＭモードにおけるデータ書き込み及び読み出しの電圧条件について説明する。表２を参照に、ＲＡＭモード時は選択トランジスタ４１のゲート電圧は常にＶｇ＝２．５Ｖである。これは、ＮＶＭモードにおいて可変抵抗４２を高抵抗状態にする場合の電圧条件と同一である。すなわち、ＲＡＭモード時には可変抵抗４２は高抵抗状態に維持される。論理“０”を書き込む場合には、データ記憶素子４０に低電圧（例えば、接地電位Ｖｓｓ）を印加することにより、電極４４に蓄えられた電荷を放電させる。このとき、ドレイン電圧Ｖｄ＝０Ｖ、電圧印加時間Ｓ＝１０ｎｓである。論理“１”を書き込む場合には、データ記憶素子４０に高電圧を印加することにより、電極４４に電荷を充電する。このとき、ドレイン電圧Ｖｄ＝１．２Ｖ、電圧印加時間Ｓ＝１０ｎｓである。ＲＡＭモードでは、電極４４への電荷の出し入れが行われるのみで、可変抵抗４２の状態変化は起こらない。このため、ＮＶＭモードにおける電圧印加時間は、ＲＡＭモードにおける電圧印加時間より長くなっている。また、電極４４に印加される電圧の大きさは、データ記憶素子４０の閾値電圧より小さい。
【００３１】
ＲＡＭモードにおけるデータの読み出し時には、データ記憶素子４０に対しデータ読み出し用のリファレンス電圧Ｖｒｅｆを加える。読み出し動作については後段で詳述する。
【００３２】
次に、ＭＩＤモードにおけるデータ書き込み及び読み出しの電圧条件について説明する。表２を参照に、ＭＩＤモード時の選択トランジスタ４１のゲート電圧Ｖｇ及びドレイン電圧Ｖｄの大きさは、ＮＶＭモード時と同一であり、電圧の印加時間のみが異なる。ＭＩＤモードにおけるデータ書き込み時の電圧印加時間はｓ＝５０ｎｓである。これは、ＲＡＭモードにおけるデータ書き込み時の電圧印加時間より長く、ＮＶＭモードにおけるデータ書き込み時の電圧印加時間より短い。ＭＩＤモードにおけるデータ読み出し時の電圧条件は、ＮＶＭモード時と同じである。
【００３３】
ＮＶＭモードにおけるデータ書き込み時に、データ記憶素子４０に印加する電圧を第１電圧、ＲＡＭモードにおけるデータ書き込み時に、データ記憶素子４０に印加する電圧を第２電圧、ＭＩＤモードにおけるデータ書き込み時に、データ記憶素子４０に印加する電圧を第３電圧とする。このとき、第１電圧を印加する時間が最も長く、続いて第３電圧、第２電圧の順に印加時間が短くなっていく。
【００３４】
表３は各記憶モードにおけるデータ記憶素子４０の特性を示したものである。括弧内の数値は一例であり、本発明に係るデータ記憶素子の特性はこれに限定されるものではない。ＮＶＭモードはデータの保持時間が長い（例えば、１０年）反面アクセス速度が遅く（例えば、３００ナノ秒）、従来の不揮発性の半導体メモリ（ＰＲＡＭ等）に近い性質を示す。ＲＡＭモードはアクセス速度が速い（例えば、５０ナノ秒）反面データ保持時間が短く（例えば、１秒）、従来の揮発性の半導体メモリ（ＤＲＡＭ等）に近い性質を示す。データを長時間保持するためには、一定時間ごとにリフレッシュを行う必要がある。ＭＩＤモードはデータの保持時間（例えば、１日）、アクセス速度（例えば、７０ナノ秒）共にＮＶＭモードとＲＡＭモードの中間の値を持つ。ＲＡＭモードと同様にリフレッシュを行うことで、データの保持時間を長くすることができる。また、ＮＶＭモード及びＭＩＤモードへのデータの書き込みは可変抵抗４２の状態変化を伴い、データ記憶素子４０にダメージを与えるためデータの書き換え回数に制限がある（例えば、ＮＶＭモードは１００００回、ＭＩＤモードは１０００００回）。ＲＡＭモードは電極４４への電荷の出し入れのみが行われ、データ記憶素子４０へのダメージが少ないため、実質的に無限に書き換えを行うことができる。
【表３】
0005542222.tif 000004
【００３５】
次に、半導体装置１００のデータ書き込みに関する具体的な回路構成及び動作について説明する。図５は図１におけるロウデコーダ１２の構成を示した回路図である。斜線のあるトランジスタ５３〜５５はｐＭＯＳトランジスタであり、それぞれのゲート端子への入力Ａｘｘ〜Ｃｘｘに応じて、それぞれのソース端子に印加された電圧Ｖｘ１〜Ｖｘ３を選択する。ｐＭＯＳトランジスタ５３〜５５のドレイン端子は、ワードラインＷＬを介して選択トランジスタ４１のゲート端子に接続されており、電圧Ｖｘ１〜Ｖｘ３の中から選択された電圧が、選択トランジスタ４１のゲート電圧Ｖｇとして印加される。表２を参照に、Ｖｘ１＝２．５Ｖであり、ＮＶＭモード及びＭＩＤモードの論理“０”書き込み時、及びＲＡＭモード時に選択される。Ｖｘ２＝１．２Ｖであり、ＮＶＭモード及びＭＩＤモードの論理“１”書き込み時に選択される。Ｖｘ３＝１．０Ｖであり、ＮＶＭモード及びＭＩＤモードのデータ読み出し時に選択される。ＮＡＮＤゲート５０には、ワードライン選択のためのアドレス信号Ａ＃ｘ／ｚと、選択トランジスタ４１のゲート電圧Ｖｇの立ち上げ及び立ち下げをコントロールするタイミング信号Ｔｉｍｘｐｚが入力される。アドレス信号Ａ＃ｘ／ｚがＨ（ハイ）レベルの時、タイミング信号Ｔｉｍｘｐｚに応じて電圧Ｖｘ１〜Ｖｘ３のいずれかが、インバータ５２を介してワードラインＷＬに印加される。
【００３６】
図６は図１におけるカラムデコーダ１４の構成を示した回路図である。ＮＡＮＤゲート５６には、ビットライン選択のためのアドレス信号Ａ＃ｘ／ｚと、選択トランジスタ４１のドレイン電圧Ｖｄの立ち上げ及び立ち下げをコントロールするタイミング信号Ｔｉｍｙｐｚが入力される。インバータ５８はＮＡＮＤゲート５６の出力を反転させる。アドレス信号Ａ＃ｘ／ｚがＨ（ハイ）レベルの時、タイミング信号Ｔｉｍｙｐｚに応じて、制御信号Ｔｉｍｙｐｚｂが書き込み回路１８へと出力される。ここで、カラムデコーダ１４はアクセス対象となるメモリセルＭＣが接続された１本のビットラインと、それに対応した１本のビットラインとからなるビットライン対を選択する。ビットライン対を構成する２本のビットラインのうち、ドレイン電圧Ｖｄを印加する１本のビットラインは、後述するビットライン選択部６２（図８）において選択される。
【００３７】
図７は図１における書き込み回路１８の構成を示した回路図である。書き込み回路１８は、電圧選択部６０及びビットライン選択部６２を備えている。電圧選択部６０内のｐＭＯＳトランジスタ６６〜６８は、それぞれのソース端子に電圧Ｖｙ１、Ｖｙ２，及びＶｃｌｍｐが印加されている。ｐＭＯＳトランジスタ６６〜６８のドレイン端子は、ビットライン選択部６２及びビットラインＢＬを介して選択トランジスタ４１のドレイン端子に接続されており、電圧Ｖｙ１、Ｖｙ２、及びＶｃｌｍｐの中から選択された電圧が、選択トランジスタ４１のドレイン電圧Ｖｄとして印加される。表２を参照に、Ｖｙ１＝４Ｖであり、ＮＶＭモード及びＭＩＤモードの論理“１”書き込み時に選択される。Ｖｙ２＝１．２Ｖであり、ＮＶＭモード及びＭＩＤモードの論理“０”書き込み時、及びＲＡＭモードの充電時に選択される。Ｖｃｌｍｐ＝０．８Ｖであり、ＮＶＭモード及びＭＩＤモードのデータ読み出し時に選択される。
【００３８】
ＮＡＮＤゲート６４には、信号ＲＡＭｚがインバータ６３により反転されて入力されると共に、データ記憶素子４０に記憶される論理値に対応した信号ＤＡＴＡｚが入力される。ＲＡＭモード時には、信号ＲＡＭｚがＨレベルとなり、ＮＡＮＤゲート６４の出力は常にＨレベルとなる。ＮＡＮＤゲート６４の出力はインバータ６５により反転されてトランジスタ６７のゲート端子に入力される。これにより、トランジスタ６７がＯＮとなり電圧Ｖｙ２が選択される。ＮＶＭモード及びＭＩＤモード時はＲＡＭｚがＬレベルとなり、信号ＤＡＴＡｚに応じて電圧が選択される。すなわち、信号ＤＡＴＡｚがＬレベルの場合（論理“０”書き込み時）はＮＡＮＤゲート６４の出力はＨレベルとなり、ＲＡＭモードの場合と同じくトランジスタ６７がＯＮとなり、電圧Ｖｙ２が選択される。信号ＤＡＴＡｚがＨレベルの場合（論理“１”書き込み時）はＮＡＮＤゲート６４の出力がＬレベルとなり、トランジスタ６６がＯＮとなり、電圧Ｖｙ１が選択される。
【００３９】
比較例に係る半導体装置１００は、第１ビットラインＢＬｚ及び第１ビットラインＢＬｘからなるビットライン対を備え、それぞれのビットラインにはメモリセルＭＣが交互に配置されている。そのため、ＮＶＭモード時とＲＡＭモード時とで、ドレイン電圧Ｖｄを印加すべきビットラインの選択方法が異なる。以下、これについて説明する。
【００４０】
図８は図７におけるビットライン選択部６２、及び図１におけるメモリセルアレイ１０の一部の構成を示した回路図である。図８（ａ）はＮＶＭモード及びＭＩＤモードに、図８（ｂ）はＲＡＭモードにそれぞれ対応している。ビットライン選択部６２は、インバータ７０〜７２、ＮＡＮＤゲート７３、パスゲート７４及び７５から構成される。インバータ７０及び７１には、電圧選択部６０において選択されたドレイン電圧Ｖｄが印加されている。パスゲート７４には第１ビットラインＢＬｚが、パスゲート７５には第２ビットラインＢＬｘがそれぞれ接続されている。第１ビットラインＢＬｚには第１データ記憶素子を有する第１メモリセルＭＣｚが、第２ビットラインＢＬｘには第２データ記憶素子を有する第２メモリセルＭＣｘがそれぞれ接続されている。
【００４１】
図８（ａ）を参照に、ＮＶＭモードまたはＭＩＤモードの場合、ＮＡＮＤゲート７３に入力される信号ＮＶＭｚがＨレベルとなり、カラムデコーダ１４（図６）から入力されるタイミング信号Ｔｉｍｙｐｚｂに応じて、パスゲート７４及び７５がＯＮまたはＯＦＦに切り替わる。また、インバータ７０に入力される信号Ｙａ０ｚは、第１ビットラインＢＬｚ及び第２ビットラインＢＬｘからなるビットライン対のうち、データ書き込みの対象となるメモリセルが接続されたビットラインを選択するアドレス信号である。
【００４２】
図８（ｂ）を参照に、ＲＡＭモードの場合、ＮＡＮＤゲート７３に入力される信号ＲＡＭｚがＨレベルとなり、カラムデコーダ１４（図６）から入力されるタイミング信号Ｔｉｍｙｐｚｂに応じて、パスゲート７４及び７５がＯＮまたはＯＦＦに切り替わる。また、インバータ７０に入力される信号ＤＡＴＡｚは、メモリセルに対し書き込まれるデータの論理値である。ここで、論理ハイは表１における論理“１”に対応し、論理ローは表１における論理“０”に対応するものとする。
【００４３】
図９は半導体装置１００のデータ書き込み時における制御の流れを示したフローチャートである。まずステップＳ１０において制御部３０が、半導体装置１００の記憶モードを判定する。ＮＶＭモード及びＭＩＤモードの場合はステップＳ１１へ、ＲＡＭモードの場合はステップＳ１５へとそれぞれ進む。
【００４４】
ＮＶＭモードまたはＭＩＤモードの場合、書き込み対象となるデータ記憶素子４０を有するメモリセルＭＣの位置に応じて、書込電圧を印加すべきビットラインを選択する。まず制御部３０が、書き込み対象となるメモリセルＭＣの判定を行う（ステップＳ１１）。第１メモリセルＭＣｚ内の第１データ記憶素子に書き込みを行う場合には、制御部３０が第１ビットラインＢＬｚを選択する。このとき、信号Ｙａ０ｚがＨレベルとなり第１ビットラインＢＬｚがＨ（ハイ）レベルに、第２ビットラインＢＬｘがＨレベルより低い電圧レベル（例えば、電源電圧Ｖｃｃの半分）にそれぞれ設定される（ステップＳ１２）。第２メモリセルＭＣｘ内の第２データ記憶素子に書き込みを行う場合には、制御部３０が第２ビットラインＢＬｘを選択する。このとき、信号Ｙａ０ｚはＬレベルとなり第２ビットラインＢＬｘがＨレベルに、第１ビットラインＢＬｚがＨレベルより低い電圧レベルにそれぞれ設定される（ステップＳ１３）。
【００４５】
次に制御部３０が、書き込み回路１８を制御することにより、ステップＳ１２またはＳ１３においてＨレベルに設定されたビットラインに対し書き込み電圧を印加し、データの書き込みを行う（ステップＳ１４）。ビットラインに対し印加される書き込み電圧は、電圧選択部６０（図７）において選択されたドレイン電圧Ｖｄであり、データ記憶素子４０内の可変抵抗４２を高抵抗状態または低抵抗状態のいずれかに変化させるためのものである。
【００４６】
図９を参照に、ステップＳ１０においてＲＡＭモードと判定された場合は、メモリセルＭＣ内のデータ記憶素子４０に記憶される論理値に応じて、書込電圧を印加すべきビットラインを選択する。まず制御部３０が、メモリセルＭＣに書き込まれるデータの論理値を判定する（ステップＳ１５）。論理“１”（論理ハイ）を書き込む場合には、制御部３０が第１ビットラインを選択する。このとき、信号ＤＡＴＡｚがＨレベルとなり第１ビットラインＢＬｚがＨレベルに、第２ビットラインＢＬｘがＬレベルにそれぞれ設定される（ステップＳ１６）。論理“０”  （論理ロー）を書き込む場合には、制御部３０が第２ビットラインを選択する（ステップＳ１７）。このとき、信号ＤＡＴＡｚがＬレベルとなり第１ビットラインＢＬｚがＬレベルに、第２ビットラインＢＬｘがＨレベルにそれぞれ設定される（ステップＳ１７）。
【００４７】
次に制御部３０が、書き込み回路１８を制御することにより、ステップＳ１６またはＳ１７においてＨレベルに設定されたビットラインに対し、データ記憶素子４０内の電極４４に電荷を充電するための電圧を印加し、データの書き込みを行う（ステップＳ１８）。Ｈレベルに設定されたビットラインに対し印加される書き込み電圧は、電圧選択部６０（図７）において選択されたドレイン電圧Ｖｄである。また、制御部３０は同時に、Ｌレベルに設定されたビットラインに対し、データ記憶素子内の電極４４から電荷を放電させるための電圧（例えばＶｓｓ）を印加する。以上により、データ記憶素子４０へのデータの書き込みが完了する。
【００４８】
ＲＡＭモードにおいては書き込み対象となるメモリセルＭＣがどちらのビットラインに接続されているかに関係なく、メモリセルＭＣに記憶される論理値に応じてドレイン電圧Ｖｄを印加すべきビットラインを選択する。このため、メモリセルＭＣに記憶される論理値（以下、外部の論理）と、メモリセルＭＣ内のデータ記憶素子４０の状態を示す論理値（表１参照、以下、内部の論理）は必ずしも一致しない。以下、これについて説明する。
【００４９】
例えば、第１メモリセルＭＣｚに論理“１”を記憶する場合（外部の論理＝１）、信号ＤＡＴＡｚはＨレベルとなり、第１ビットラインＢＬｚがＨレベルに設定されるため、第１メモリセルＭＣｚは充電される（内部の論理＝１）。第１メモリセルＭＣｚに論理“０”を記憶する場合（外部の論理＝０）、信号ＤＡＴＡｚはＬレベルとなり、第１ビットラインＢＬｚがＬレベルに設定されるため、第１メモリセルＭＣｚは放電する（内部の論理＝０）。このように、第１メモリセルＭＣｚにおいては、外部の論理と内部の論理とが等しくなる。
【００５０】
一方、第２メモリセルＭＣｘに論理“１”を記憶する場合（外部の論理＝１）、ＤＡＴＡｚはＨレベルとなり、第１ビットラインＢＬｚがＨレベルに設定される。このとき、第２ビットラインＢＬｘはＬレベルに設定されるため、第２ビットラインＢＬｘに接続された第２メモリセルＭＣｘは放電する（内部の論理＝０）。第２メモリセルＭＣｘに論理“０”を記憶する場合（外部の論理＝０）、ＤＡＴＡｚはＬレベルとなり、第１ビットラインＢＬｚがＬレベルに設定される。このとき、第２ビットラインＢＬｘはＨレベルに設定されるため、第２ビットラインＢＬｘに接続された第２メモリセルＭＣｘは充電される（内部の論理＝１）。このように、第２メモリセルＭＣｘにおいては、外部の論理と内部の論理とが逆になる。しかし、後述するように第２メモリセルＭＣｘからのデータ読み出しの際には、論理値を逆転させて読み出しを行うため、それぞれのメモリセルからデータを正しく読み出すことが可能である。
【００５１】
ＮＶＭモードとＭＩＤモードは共に可変抵抗４２の抵抗値によりデータを記憶するため、データの書き込みに際しては共通の回路（図６〜図８）を用いることができる。制御部３０は、選択トランジスタ４１のゲート電圧Ｖｇ、及びドレイン電圧Ｖｄをコントロールするタイミング信号Ｔｉｍｘｐｚ及びＴｉｍｙｐｚを制御することにより、メモリセルに対する電圧印加時間を制御し、ＮＶＭモード、ＲＡＭモード、及びＭＩＤモードの切り替えを行うことができる。
【００５２】
次に、半導体装置１００のデータ読み出しに関する具体的な回路構成及び動作について説明する。図１０は図１におけるメモリセルアレイ１０、リセット回路２０、及び検出回路であるセンスアンプ２２の構成を示した回路図である。第１ビットラインＢＬｚには第１メモリセルＭＣｚが接続されており、第１メモリセルＭＣｚに記憶されたデータが読み出される。第２ビットラインＢＬｘには第２メモリセルＭＣｘが接続されており、第２メモリセルＭＣｘに記憶されたデータが読み出される。
【００５３】
リセット回路２０は第１ビットラインＢＬｚ及び第２ビットラインＢＬｘの間に設けられている。リセット回路２０内のトランジスタ８４は、リセット信号ＢＲＳｚに応じて第１ビットラインＢＬｚ及び第２ビットラインＢＬｘをショートさせる。トランジスタ８６及び８８は、リセット信号ＢＲＳｚに応じて第１ビットラインＢＬｚ及び第２ビットラインＢＬｘに対しリファレンス電圧Ｖｒｅｆを供給する。
【００５４】
センスアンプ２２は第１ビットラインＢＬｚ及び第２ビットラインＢＬｘの間に設けられており、インバータ８０及び８２からなるインバータ・ペアを含む。インバータ８０及び８２には、センスアンプドライバ２４より電源電圧Ｖｃｃ及び接地電圧Ｖｓｓが供給されている。センスアンプ２２は、ラッチ信号ＬＥｚ（不図示）に応じて両ビットライン間の電位差を増幅する。リファレンス電圧Ｖｒｅｆは、電源電圧Ｖｃｃの半分の大きさであることが好ましい。比較例では、Ｖｃｃ＝１．２Ｖ、Ｖｒｅｆ＝０．６Ｖである。
【００５５】
図１１は図１におけるクランプ回路２１の構成を示した回路図である。クランプ回路２１は、ＮＡＮＤゲート９０及び９１、インバータ９２及び９３、ｐＭＯＳトランジスタ９４及び９５からなる。ｐＭＯＳトランジスタ９４及び９５のソース端子は、図７における電圧選択部６０の出力Ｖｄと接続されている。データ読み出し時には、電圧選択部６０内のｐＭＯＳトランジスタ６８がＯＮとなり、データ読み出しのためのクランプ電圧Ｖｃｌｍｐが出力Ｖｄとして選択される。クランプ電圧Ｖｃｌｍｐは、リファレンス電圧Ｖｒｅｆより高く、比較例においてはＶｃｌｍｐ＝０．８Ｖである。
【００５６】
ＮＡＮＤゲート９０及び９１に入力されるクランプ信号ｃｌｍｐｚは、クランプ回路２１を作動させるための信号であり、ＮＶＭモードまたはＭＩＤモードのデータ読み出し時にＨレベルに設定される。インバータ９２に入力されるアドレス信号Ｙａ０ｚは、図１０における第１ビットラインＢＬｚ及び第２ビットラインＢＬｘからなるビットライン対の中から、クランプ電圧Ｖｃｌｍｐを印加すべきビットラインを選択する信号である。クランプ信号ｃｌｍｐｚがＨレベルの場合、アドレス信号Ｙａ０ｚに応じて、クランプ電圧Ｖｃｌｍｐが印加されるビットラインが選択される。すなわち、第１メモリセルＭＣｚからデータの読み出しを行う場合は、信号Ｙａ０ｚがＨレベルとなりｐＭＯＳトランジスタ９４がＯＮとなるため、第１ビットラインＢＬｚに対しクランプ電圧Ｖｃｌｍｐが印加される。第２メモリセルＭＣｘからデータの読み出しを行う場合には、信号Ｙａ０ｚはＬレベルとなりｐＭＯＳトランジスタ９５がＯＮとなるため、第２ビットラインＢＬｘに対しクランプ電圧Ｖｃｌｍｐが印加される。
【００５７】
図１２は図１におけるセンスアンプドライバ２４の構成を示した回路図である。ｐＭＯＳトランジスタ９７のソース端子には、電源電圧Ｖｃｃが印加されており、ｎＭＯＳトランジスタ９８のソース端子には、接地電圧Ｖｓｓが印加されている。ｐＭＯＳトランジスタ９７のドレイン端子ＰＳＡはセンスアンプ２２のＰチャネル側に、ｎＭＯＳトランジスタ９８のドレイン端子ＮＳＡはセンスアンプ２２のＮチャネル側にそれぞれ接続されている。インバータ９６は、ラッチ信号ＬＥｚをｐＭＯＳトランジスタ９７のゲート端子に反転して入力する。ラッチ信号ＬＥｚがＨレベルに設定されると、ｐＭＯＳトランジスタ９７及びｎＭＯＳトランジスタ９８はそれぞれＯＮになり、端子ＰＳＡには電源電圧Ｖｃｃが、端子ＮＳＡには接地電圧Ｖｓｓがそれぞれ供給される。
【００５８】
図１３は半導体装置１００のデータ読み出し時における制御の流れを示したフローチャートである。まず、データ読み出しを行う前に制御部３０が、第１ビットラインＢＬｚ及び第２ビットラインＢＬｘにリファレンス電圧Ｖｒｅｆを印加する（ステップＳ３０）。図１０を参照に、このときリセット回路２０にリセット信号ＢＲＳｚが供給され、トランジスタ８４がＯＮとなることで第１ビットラインＢＬｚ及び第２ビットラインＢＬｘがショートされる。後述するように、データの読み出し後はビットライン対のうち１つが電源電圧Ｖｃｃに、残りの１つが接地電圧Ｖｓｓとなるため、両者をショートさせることでビットラインの電圧をリファレンス電圧Ｖｒｅｆ（＝Ｖｃｃ／２）付近に制御することができる。これにより、回路の消費電力を抑制することができる。また、同時にリセット信号ＢＲＳｚによりトランジスタ８６及び８８がＯＮとなることで、ビットラインにリファレンス電圧Ｖｒｅｆが供給される。これにより、第１ビットラインＢＬｚ及び第２ビットラインＢＬｘがリファレンス電圧Ｖｒｅｆに正確に設定される。
【００５９】
次にステップＳ３２において、制御部３０が記憶モードの判定を行う。ＮＶＭモード及びＭＩＤモードの場合はステップＳ３４へ、ＲＡＭモードの場合はステップＳ５０へと進む。
【００６０】
ＮＶＭモードまたはＭＩＤモードの場合、制御部３０がデータの読み出し対象となるメモリセルの判定を行う（ステップＳ３４）。ここで制御部３０は、第１メモリセルＭＣｚから読み出しを行う場合には第１ビットラインＢＬｚを選択し（ステップＳ３６）、第２メモリセルＭＣｘから読み出しを行う場合には第２ビットラインＢＬｘを選択し（ステップＳ３８）、選択されたビットラインに対しクランプ電圧Ｖｃｌｍｐを印加する（ステップＳ４０）。クランプ電圧Ｖｃｌｍｐは、図１１に示したクランプ回路２１により供給される。これにより、データ読み出し対象のメモリセルが接続されたビットラインの電圧は、リファレンス電圧Ｖｒｅｆより高いＶｃｌｍｐまで上昇し、データ読み出し対象のメモリセルが接続されていないビットラインの電圧はＶｒｅｆに維持される。
【００６１】
次に制御部３０が、データの読み出し対象となるメモリセルの選択トランジスタ４１をＯＮにすることで、メモリセル内のデータ記憶素子４０とビットラインとを導通させる（ステップＳ４２）。データ記憶素子４０内の可変抵抗４２が高抵抗状態の場合は、メモリセルに電流が流れないためビットラインの電圧はＶｃｌｍｐのまま変化せず、データ読み出し対象のメモリセルが接続されたビットラインの電圧は、残りのビットラインの電圧Ｖｒｅｆより高くなる。逆に、データ記憶素子４０内の可変抵抗４２が低抵抗状態の場合は、メモリセルに電流が流れるためビットラインの電圧はＶｃｌｍｐから降下し、データ読み出し対象のメモリセルが接続されたビットラインの電圧は、残りのビットラインの電圧Ｖｒｅｆより低くなる。このように、制御部３０は第１ビットラインＢＬｚ及び第２ビットラインＢＬｘの電圧を比較することでデータの読み出しを行う（ステップＳ４４）。
【００６２】
図１４はＮＶＭモード及びＭＩＤモードにおける、データ読み出し時の動作を示したタイミングチャートである。制御部３０から供給されるリセット信号ＢＲＳｚにより、ビットライン電圧はＶｒｅｆに維持されている。データ読み出し時には、制御部３０がリセット信号ＢＲＳｚをＬレベルに設定し、リセット電圧Ｖｒｅｆの供給を停止する（ａ）。次に制御部３０がクランプ信号ＶｃｌｍｐをＨレベルに設定し（ｂ）、ビットライン電圧をＶｃｌｍｐへと上昇させ（ｃ）、再びクランプ信号ＶｃｌｍｐをＬレベルに設定し、クランプ電圧Ｖｃｌｍｐの供給を停止する（ｄ）。次に制御部３０がワードラインＷＬ（選択トランジスタ４１のゲート電圧Ｖｇ）の電圧を上昇させ（ｅ）、データ記憶素子４０とビットラインとを導通させる。データ記憶素子に論理“０”が記憶されている場合は、可変抵抗４２は高抵抗状態のためビットライン電圧は変化しない（ｆ）。データ記憶素子に論理“１”が記憶されている場合は、可変抵抗４２は低抵抗状態のためビットライン電圧は下降していき、リファレンス電圧Ｖｒｅｆを下回る（ｇ）。次に制御部３０がラッチ信号ＬＥｚをＨレベルに設定すると（ｈ）、ビットライン電圧がＶｒｅｆより高い場合は電源電圧Ｖｃｃまで上昇し（ｉ）、ビットライン電圧がＶｒｅｆより低い場合は接地電圧Ｖｓｓまで下降する（ｊ）。これにより、データ記憶素子４０から読み出された信号が増幅され、外部へと取り出される。
【００６３】
図１３を参照に、ＲＡＭモードの場合は制御部３０がデータの読み出し対象となるメモリセルの選択トランジスタ４１をＯＮにすることで、メモリセル内のデータ記憶素子４０とビットラインとを導通させる（ステップＳ５０）。ＲＡＭモードにおいては、ビットラインに対するクランプ電圧Ｖｃｌｍｐの供給は行われない。データ記憶素子４０内が充電状態の場合は、電極４４に蓄えられた電荷がビットラインに放出されるため、データ読み出し対象のメモリセルが接続されたビットラインの電圧は上昇し、残りのビットラインの電圧Ｖｒｅｆより高くなる。逆に、データ記憶素子４０が放電状態の場合は、電極４４にビットラインから電荷が充電されるため、データ読み出し対象のメモリセルが接続されたビットラインの電圧は下降し、残りのビットラインの電圧Ｖｒｅｆより低くなる。制御部３０は、第１ビットラインＢＬｚ及び第２ビットラインＢＬｘの電圧の比較を行い（ステップＳ５２）、第１ビットラインＢＬｚの電圧が高い場合は論理“１”を読み出し（ステップＳ５４）、第２ビットラインＢＬｘの電圧が高い場合は論理“０”を読み出す（ステップＳ５６）。以上の動作により、ＲＡＭモードにおけるデータ読み出し動作が完了する。
【００６４】
制御部３０は、ＲＡＭモードのデータ読み出し時には、第１ビットラインＢＬｚの電圧レベルに基づきデータの読み出しを行う。すなわち、第１ビットラインＢＬｚがＨレベルの場合は論理“１”が、Ｌレベルの場合は論理“０”が読み出される。その結果、データ読み出しの対象となるメモリセルが第１メモリセルＭＣｚの場合、第１メモリセルＭＣｚ内の第１データ記憶素子の状態（内部の論理）と、読み出されるデータの論理値（外部の論理）とは同じになる。一方、データ読み出しの対象となるメモリセルが第２メモリセルＭＣｘの場合、第２メモリセルＭＣｘ内の第２データ記憶素子の状態（内部の論理）と、読み出されるデータの論理値（外部の論理）とは逆になる。例えば、第２データ記憶素子が放電状態の場合（内部の論理＝０）、データ読み出し時に第１ビットラインＢＬｚはＨレベルに、第２ビットラインＢＬｘはＬレベルになるため、論理“１”が読み出される（外部の論理＝１）。第２データ記憶素子が充電状態の場合（内部の論理＝１）、データ読み出し時に第１ビットラインＢＬｚはＬレベルに、第２ビットラインＢＬｘはＨレベルになるため、論理“０”が読み出される（外部の論理＝０）。前述のように、ＲＡＭモードにおいては第２データ記憶素子の状態を示す内部の論理と、第２メモリセルＭＣｘに記憶されるデータを示す外部の論理とが逆であった。そのため、第２メモリセルＭＣｘからのデータ読み出し時には、内部の論理と外部の論理を逆転させることで、正しくデータを読み出すことができる。
【００６５】
図１５はＲＡＭモードにおける、データ読み出し時の動作を示したタイミングチャートである。最初に、制御部３０から供給されるリセット信号ＢＲＳｚにより、ビットライン電圧はＶｒｅｆに維持されている。データ読み出し時には、制御部３０がリセット信号ＢＲＳｚをＬレベルに設定し、リセット電圧Ｖｒｅｆの供給を停止する（ａ）。次に制御部３０がワードラインＷＬ（選択トランジスタ４１のゲート電圧Ｖｇ）の電圧を上昇させ（ｂ）、データ記憶素子４０とビットラインとを導通させる。データ記憶素子に論理“０”が記憶されている場合は、電極４４は放電状態のためビットライン電圧は下降していく（ｃ）。データ記憶素子に論理“１”が記憶されている場合は、電極４４は充電状態のためビットライン電圧は上昇していく（ｄ）。次に制御部３０がラッチ信号ＬＥｚをＨレベルに設定すると（ｅ）、ビットライン電圧がＶｒｅｆより高い場合は電源電圧Ｖｃｃまで上昇し（ｆ）、ビットライン電圧がＶｒｅｆより低い場合は接地電圧Ｖｓｓまで下降する（ｇ）。これにより、データ記憶素子４０から読み出された信号が増幅され、外部へと取り出される。
【００６６】
ＲＡＭモード及びＭＩＤモードにおいては、一定時間ごとにデータ記憶素子４０のリフレッシュを行うことで、データの保持時間を伸ばすことができる。以下、これについて説明する。
【００６７】
図１６は比較例に係る半導体装置１００の、リフレッシュ動作を示したフローチャートである。まず、ステップＳ６０において制御部３０が、前回データの書き込みまたはリフレッシュが行われてから所定時間経過したか否かを判定する。ここで、所定時間は任意に設定することが可能であるが、データ記憶素子４０のデータ保持時間より短い時間でなくてはならない。例えば表３を参照に、ＲＡＭモードの場合は１秒、ＭＩＤモードの場合は１日より短い時間に設定する。所定時間が経過している場合は、制御部３０がデータ記憶素子４０に記憶されたデータを読み出し（ステップＳ６２）、読み出されたデータと同一のデータを同一のデータ記憶素子４０に対して再び書き込む（ステップＳ６４）。これにより、データ記憶素子４０のリフレッシュが完了する。
【００６８】
リフレッシュを行う間隔は、モードごとに変更することが可能である。図１７は比較例に係る半導体装置１００のリフレッシュ動作の制御の一例を示したフローチャートである。まずステップＳ７０において制御部３０が、記憶モードの判定を行う。ＲＡＭモードの場合は例えば１秒ごとにリフレッシュを行い（ステップＳ７２）、ＭＩＤモードの場合は例えば１日ごとにリフレッシュを行う（ステップＳ７４）。ＭＩＤモードのデータ保持時間はＲＡＭモードのデータ保持時間より長いため、制御部３０はＭＩＤモードの場合はＲＡＭモードの場合より長い間隔でデータのリフレッシュを行う。また、ＮＶＭモードはデータの保持時間が長いため、例えば図１７のようにリフレッシュを行わずに使用することが可能である。
【００６９】
比較例の半導体装置１００は、３種類の記憶モードから一つの記憶モードを選択する制御部３０を備えている。表３を参照に、不揮発性であるＮＶＭモードはデータ保持時間が長く、半導体装置１００の電源ＯＦＦ時にデータを長期間保存する用途に適している。揮発性のＲＡＭモードはアクセス時間が短く、半導体装置１００の電源ＯＮ時に高速にデータ処理を行う用途に適している。ＮＶＭモードとＲＡＭモードの中間に位置するＭＩＤモードは、ＮＶＭモードに比べアクセス時間が短い。また、通常のデータ保持時間は一日程度であるが、リフレッシュを行うことによりデータ保持時間を延長することが可能である。このため、例えば一日に一回程度データのリフレッシュを行うシステムであれば、実質的に不揮発性メモリとして使用することが可能であり、ＮＶＭモードよりアクセス時間が短い分メモリとして優れている。ＭＩＤモードの他の用途としては、一定時間経過後にデータが自動的に消失することを利用して、様々な応用が考えられる。
【００７０】
３種類の記憶モードは全て、データの格納先としてデータ記憶素子４０を用いている。データ記憶素子４０は、可変抵抗４２の抵抗値及び電極４４の電荷量によりデータを記憶することができ、制御部３０により印加される電圧条件を変更することで複数の記憶モードに対応することが可能である。これにより、半導体装置を小型化・高密度化することができる。また、製造コストの低減を図ることができる。
【００７１】
また図９に示すように、制御部３０はＮＶＭモードのデータ書き込み時には書き込み対象となるメモリセルに応じて高電圧を印加するビットラインを選択し、ＲＡＭモードのデータ書き込み時には記憶されるデータの論理値に応じて高電圧を印加するビットラインを選択する。ビットラインの選択は図８に示すように、インバータに入力される信号を、アドレス信号Ｙａ０ｚまたは論理値Ｄａｔａｚに切り替えることにより行う。これにより、データの記憶方法が異なるＮＶＭモード及びＲＡＭモードにおいて、共通の回路構成を用いることができる。これにより、半導体装置を小型化し、製造コストを削減することができる。
【００７２】
また、図１０及び図１２に示すように、データの読み出し時においても、ＮＶＭモードとＲＡＭモードにおいて共通の回路構成（リセット回路２０、センスアンプ２２、センスアンプドライバ２４）を用いている。これにより、半導体装置を小型化し、製造コストを削減することができる。
【００７３】
比較例では、３種類の記憶モードを備えた半導体装置１００を例に説明したが、３種類の記憶モードのうち２つ以上の記憶モードを備えたものであれば他の構成であってもよい。例えば、ＮＶＭモードとＲＡＭモードのみを備えた半導体装置とすることも可能である。
【００７４】
また比較例では、記憶モードに関する情報を格納する選択レジスタ２８を備えた例について説明したが（図１）、記憶モードの選択は他の方法で行ってもよい。図１８は比較例に係る他の半導体装置の構成の一部を示した図である。制御端子７９が、制御部３０と接続されている。制御端子７９は、電源電圧Ｖｃｃまたは接地電圧Ｖｓｓのいずれかに接続されることにより、制御部３０にデータ記憶素子４０の記憶モードを入力する。制御部３０は、制御端子７９からの入力に応じて、データ記憶素子４０のモードを選択する。例えば、制御端子７９が電源電圧Ｖｃｃと接続されている場合はＮＶＭモード、制御端子７９がＶｓｓと接続されている場合はＲＡＭモード、制御端子がフローティングとなっている場合はＭＩＤモードを選択するよう設定する。制御端子７９と電源端子とは、例えばワイヤボンディングや金属配線により接続する。この方法によれば、データ記憶素子４０のモードを機械的に固定することができる。
【００７５】
また比較例では、全てのデータ記憶素子４０をＮＶＭモード、ＲＡＭモード、そしてＭＩＤモードに切り替える例について説明したが、データ記憶素子４０の例えば半分のメモリ容量範囲をＮＶＭモードとし、残り半分のメモリ容量範囲をＲＡＭモードとしてもよい。さらに、ＮＶＭモード、ＲＡＭモード、そしてＭＩＤモードの３種類の記憶モードを備えた半導体装置とすることも可能である。
【００７６】
また比較例では、データ記憶素子４０に印加される電圧を制御するために選択トランジスタ４１を用いたが、データ記憶素子４０に印加される電圧を制御できるものであれば他の回路素子を用いてもよい。例えば、選択トランジスタ４１の代わりに、ダイオードを用いてもよい。これにより、半導体装置１００をさらに小型化することができる。
【００７７】
また比較例では、データ記憶素子に含まれる可変抵抗４２の例として、ＣｕＯ等の遷移金属酸化物を例に説明したが、他にも結晶状態と非結晶状態の間の層変化により抵抗値が変化する、例えばカルコゲナイド等の層変化物質を用いて構成することができる。
【００７８】
また比較例では、ＮＶＭモード及びＭＩＤモードにおいては可変抵抗４２の状態を低抵抗状態または高抵抗状態とし、ＲＡＭモードにおいては電極４４の状態を充電状態または放電状態とした例について説明したが、可変抵抗４２及び電極４４はそれ以外の状態をとってもよい。例えば、ＮＶＭモードまたはＭＩＤモードにおいて、可変抵抗４２が低抵抗状態と高抵抗状態の中間の抵抗値となる状態をさらに備えてもよい。これにより、１つのデータ記憶素子に２値より多いデータを記憶することができる。
【００７９】
以上が、比較例に係る半導体装置の構成及び作用効果についての説明である。
【００８０】
（比較例における課題）
比較例の半導体装置では、ＮＶＭ及びＭＩＤモードにおいてデータの読み出しを行う際に、高抵抗状態にあるメモリセルＭＣの“０”データがうまく読み出せない場合がある。
【００８１】
すなわち、図１４を参照に、ＮＶＭモードまたはＭＩＤモードのデータ読み出しの際は、一度ビットライン電圧をＶｃｌｍｐまで昇圧してビットラインＢＬを充電した後（ｃ）、メモリセルＭＣとビットラインＢＬとを導通させる（ｄ）。そして、メモリセルＭＣが高抵抗状態の場合はメモリセルＭＣに電流が流れないため、ビットライン電圧は降下せずにＶｃｌｍｐに維持される（ｆ）。
【００８２】
ここで、例えば書き込み時間短縮のためにメモリセルＭＣの高抵抗状態における抵抗値を低く設定した場合、メモリセルＭＣが高抵抗状態であっても電流が流れ、ビットラインＢＬの電位が降下してしまう場合がある。ビットライン電位の降下により、ビットラインＢＬの電位がリファレンス電位Ｖｒｅｆを下回ると、“０”データと“１”データとの判別ができずに、データの読み出しを正しく行えないおそれがある。ＮＶＭモードとＭＩＤモードの両方のモードを備えた半導体装置においては、特に高抵抗状態の抵抗値が低いＭＩＤモードにおいて、このような現象が生じるおそれがある。また、ビットラインを金属配線で形成する場合には、ビットラインの容量が低下するため、上述した電位の降下がさらに生じやすくなる。
【００８３】
以下に記載の実施例は上記の課題を解決するためのものであり、メモリ素子に可変抵抗を用いた半導体装置におけるデータ読み出しを改善するものである。特に、可変抵抗が高抵抗状態の場合の抵抗値が低い場合であっても、データの読み出しを安定して行うことのできる構成及び方法を提供することを目的とする。
【００８４】
以下、図面を用いて本発明に係る実施例について説明する。
【実施例１】
【００８５】
図１９は実施例１に係る半導体装置のデータ読み出しに関する回路構成を示した図である。横方向にビットラインＢＬが、縦方向にワードラインＷＬが設けられ、その交差領域にメモリセルＭＣが設けられている。ビットラインＢＬは、金属配線または半導体の拡散層で形成することができる。メモリセルＭＣの構成は比較例の図２（ａ）と同じであり、データ記憶素子である可変抵抗４２と、選択素子である選択トランジスタ４１とを含む。選択トランジスタ４１のドレイン端子はビットラインＢＬに、ゲート端子はワードラインＷＬに、ソース端子は可変抵抗４２の一端にそれぞれ接続されている。可変抵抗４２の他端は接地されている。また、図中の矢印はデータ読み出し時における電流の流れを示す。後述するように、データの読み出しの際には、選択トランジスタ４１は第1の期間においてメモリセルＭＣとビットラインＢＬとを非導通状態にし、第1の期間に続く第２の期間においてメモリセルＭＣとビットラインＢＬとを導通状態にする。
【００８６】
ビットラインＢＬには、データ読み出し時に用いるクランプ電圧を供給する電圧供給回路１１０が接続されている。電圧供給回路１１０は、Ｎ型トランジスタ１１２、Ｐ型トランジスタ１１４及び１１６を含む。Ｎ型トランジスタ１１２のソース端子はビットラインＢＬに、ドレイン端子はＰ型トランジスタ１１４及び１１６のドレイン端子にそれぞれ接続されている。Ｎ型トランジスタ１１２のゲート端子には、クランプ信号Ｃｌｍｐｚが入力されている。データ読み出し時には、クランプ信号Ｃｌｍｐｚがハイレベルとなることにより、ビットラインＢＬにクランプ電圧が供給される。
【００８７】
Ｐ型トランジスタ１１４のソース端子には第１電圧であるＶｃｌｍｐが、Ｐ型トランジスタ１１６のソース端子には第２電圧であるＶｃｌｍｐｍがそれぞれ印加されている。データの読み出し時に使用される基準電圧をＶｒｅｆとすると、三者の大小関係は「Ｖｒｅｆ＜Ｖｃｌｍｐ＜Ｖｃｌｍｐｍ」となる。データの読み出し時には、Ｐ型トランジスタ１１４及び１１６のうちいずれか一方のゲートに供給される信号（ＡｘまたはＢｘ）がローレベルとなり、ＯＮ状態に設定されたＰ型トランジスタのソース電圧（ＶｃｌｍｐまたはＶｃｌｍｐｍ）がＮ型トランジスタ１１２を介してビットラインＢＬへと供給される。
【００８８】
また、ビットラインＢＬには読み出し回路であるセンスアンプ１１８が接続されている。センスアンプ１１８は、ビットラインＢＬの電位を基準電位Ｖｒｅｆと比較することにより、データの読み出しを行う。
【００８９】
実施例１は、第１モード（比較例におけるＮＶＭモードに相当）及び第２モード（比較例におけるＭＩＤモードに相当）の２つの記憶モードをもつ半導体装置に関するものである。すなわち、ＮＶＭモードの場合は、可変抵抗４２が第１の高抵抗状態となることにより“０”データを記憶し、第１の低抵抗状態となることにより“１”データを記憶する。ＭＩＤモードの場合は、可変抵抗４２が第１の高抵抗状態より抵抗値の低い第２の高抵抗状態となることにより“０”データを記憶し、第２の高抵抗状態に対応する第２の低抵抗状態となることにより“１”データを記憶する。それぞれの記憶モードにおける可変抵抗４２の抵抗値を表４に示す。ここでは、第１の高抵抗状態を１０８Ω、第１の低抵抗状態を１０２Ω、第２の高抵抗状態を１０５Ω、第２の低抵抗状態を１０３Ωとしたが、これらの抵抗値は装置の仕様等に応じて適宜変更することが可能である。
【表４】
0005542222.tif 000005
【００９０】
図２０及び図２１を用いて、実施例１に係る半導体装置のデータ読み出し動作について説明する。なお、読み出し動作の開始時においてメモリセルＭＣとビットラインＢＬとは非導通状態にあり、読み出し動作の途中で導通状態となる。ここで、データ読み出し開始時からメモリセルＭＣとビットラインＢＬとが導通するまでの期間を第１の期間、両者が導通してからデータ読み出しを終了するまでの期間を第２の期間とする。
【００９１】
図２０は実施例１におけるデータ読み出し動作のフローチャートである。まず不図示のリセット回路がビットラインＢＬの電位を基準電位Ｖｒｅｆにリセットする（ステップＳ１００）。次に、不図示の制御部が半導体装置の記憶モードを判定する（ステップＳ１０２）。ステップＳ１０２においてＮＶＭモード（第１モード）である場合には、電圧供給回路１１０がビットラインＢＬに対し第１電圧Ｖｃｌｍｐを供給し、ビットラインＢＬの電位をＶｃｌｍｐ（第１電位）へと昇圧する（ステップＳ１０４）。一定時間が経過してビットラインＢＬの充電が完了したら、電圧供給回路１１０は第１電圧Ｖｃｌｍｐの供給を停止する（ステップＳ１０８）。
【００９２】
次に、選択トランジスタ４１が、ビットラインＢＬとメモリセルＭＣを導通させる（ステップＳ１１０）。一定時間経過後に、センスアンプ１１８がビットラインＢＬの電位を基準電位Ｖｒｅｆと比較することにより、メモリセルＭＣに記憶されたデータを読み出し（ステップＳ１１２）、結果を外部へと出力する（ステップＳ１１４）。ここで、ビットラインＢＬの電位が基準電位Ｖｒｅｆより高い場合にはデータ“０”が、低い場合にはデータ“１”がそれぞれ読み出される。
【００９３】
ステップＳ１０２においてＭＩＤモード（第２モード）である場合には、電圧供給回路１１０がビットラインＢＬに対し第２電圧Ｖｃｌｍｐｍを供給し、ビットラインＢＬの電位をＶｃｌｍｐｍ（第２電位）へと昇圧する（ステップＳ１０６）。その後の動作はＮＶＭモードの場合と共通である（ステップＳ１０８〜Ｓ１１４）。
【００９４】
図２１は実施例１におけるデータ読み出し動作のタイミングチャートである。まず、開始時においてリセット信号ＢＲＳｚがハイレベルにあり、ビットラインＢＬの電位は基準電位Ｖｒｅｆに設定されている。リセット信号ＢＲＳｚが立ち下がると（ａ）、クランプ信号ｃｌｍｐｚが立ち上がり（ｂ）、ビットラインＢＬの電位が上昇する。ここで、半導体装置の記憶モードがＮＶＭモードの場合には、ビットラインＢＬの電位はＶｃｌｍｐまで上昇し（ｃ）、ＭＩＤモードの場合にはＶｃｌｍｐより高電位のＶｃｌｍｐｍまで上昇する（ｄ）。
【００９５】
以下、記憶モードがＭＩＤモードである場合について説明する。一定時間経過後にワードラインＷＬが立ち上がると（ｅ）、選択トランジスタがＯＮ状態となりメモリセルＭＣとビットラインＢＬとが導通する。ここで、メモリセルＭＣの第２の高抵抗状態（１０５Ω）は、第１の高抵抗状態（１０８Ω）に比べて抵抗値が低いため、ビットラインＢＬ及びメモリセルＭＣに電流が流れ、ビットラインＢＬの電位が徐々に低下する（ｆ）。しかし、ビットラインＢＬはあらかじめＶｃｌｍｐより高電位のＶｃｌｍｐｍまで昇圧されているため、Ｖｃｌｍｐまで昇圧した場合に比べて基準電位Ｖｒｅｆを下回るまでの時間が長い。ビットラインＢＬの電位が基準電位Ｖｒｅｆを下回る前に、ラッチ信号ＬＥｚが立ち上がる（ｇ）。これを受けて、センスアンプ１１８がビットラインＢＬの電位と基準電位Ｖｒｅｆとを比較し（ｈ）、結果を増幅して出力する（ｉ）。センスアンプが電位の比較を行う時点（ｈ）において、ビットラインＢＬの電位は基準電位Ｖｒｅｆを上回っているため、正しく“０”データを読み出すことができる。
【００９６】
一方、メモリセルＭＣが第２の低抵抗状態にある場合は、ビットラインＢＬの電位は大きく低下することにより基準電位Ｖｒｅｆを下回り、“１”データが読み出される（ｊ）。また、記憶モードがＮＶＭモードである場合のビットラインＢＬの電位の変化を図中に一点鎖線で示す。上側の線（ｋ）はメモリセルＭＣが第１の高抵抗状態にある場合を、下側の線（ｌ）はメモリセルＭＣが第１の低抵抗状態にある場合をそれぞれ示す。ＮＶＭモードの場合のビットラインＢＬの電位は、比較例（図１４）と同じように変化する。
【００９７】
以上のように実施例１の半導体装置は、データ読み出し時の第１の期間において、半導体装置の記憶モードに応じて２種類のクランプ電圧を供給する電圧供給回路１１０を備える。電圧供給回路１１０は、メモリセルＭＣが第２の高抵抗状態となるＭＩＤモードの場合には、メモリセルＭＣが第１の高抵抗状態となるＮＶＭモードの場合よりも、ビットラインＢＬの電位を高い電位に昇圧させる。これにより、データ読み出し時のリーク電流によりビットラインＢＬの電位が低下しても、データを正しく読み出すことができる。すなわち、高抵抗状態の可変抵抗の抵抗値が低めに設定されている場合であっても、データの読み出しを安定して行うことができる。また、ビットラインＢＬが金属配線で形成されており、その容量が小さい場合であっても、データの読み出しを安定して行うことができる。
【００９８】
また、実施例１の半導体装置では、電圧供給回路１１０がビットラインの電位をＶｃｌｍｐまたはＶｃｌｍｐｍに昇圧させた一定時間後に、昇圧電圧の供給を停止する（図２０ステップＳ１０８）。これにより、後述する実施例２に比べて消費電力を抑制することができるため、携帯電話等の小型電子機器への実装に適している。
【００９９】
実施例１の説明では、図１９において読み出し回路周辺の構成のみを示した。半導体装置の全体構成は、比較例において説明したもの（図１〜図１８）と同じにしてもよいが、図１９の読み出し回路を動作させるために必要な構成を備えたものであれば、比較例と異なる構成としてもよい。例えば、比較例に係る半導体装置は、メモリセルＭＣの電極４４（図３参照）に蓄えられた電荷量によりデータを記憶するＲＡＭモードを有するが、実施例１ではＲＡＭモードを有しない構成としてもよい。
【実施例２】
【０１００】
図２２は実施例２に係る半導体装置のデータ読み出しに関する回路構成を示した図である。実施例１（図１９）と共通する部分については、同一の符号を付して詳細な説明を省略する。また、図中の矢印は図１９と同じくデータ読み出し時における電流の流れを示す。
【０１０１】
実施例２におけるメモリセルＭＣの可変抵抗４２は、高抵抗状態及び低抵抗状態のいずれかの状態となることによりデータを記憶する。実施例１と異なり、必ずしも２つの記憶モードを有する必要はない。ここでは、高抵抗状態の抵抗値を１０５Ω、低抵抗状態の抵抗値を１０２Ω（実施例１のＭＩＤモードに相当）として説明を行う。
【０１０２】
図２２（ａ）を参照に、実施例２の半導体装置はクランプ素子であるクランプ抵抗１２０Ａを備える。クランプ抵抗１２０Ａの一端（第１の端子）はビットラインＢＬに接続され、他端（第２の端子）は電圧供給回路１１０の出力端子に接続されている。電圧供給回路１１０はＮ型トランジスタ１１２からなり、Ｎ型トランジスタ１１２のドレイン端子にはクランプ電圧Ｖｃｌｍｐが、ゲート端子にはクランプ信号Ｃｌｍｐｚがそれぞれ入力される。Ｎ型トランジスタ１１２のソース端子はクランプ抵抗１２０Ａの第２の端子に接続されている。
【０１０３】
クランプ抵抗１２０Ａは、第１の端子と第２の端子との間の抵抗値の大きさが、可変抵抗４２の高抵抗状態と低抵抗状態の間の抵抗値との間になるように形成される。ここでは、クランプ抵抗１２０Ａの抵抗値を、可変抵抗４２の高抵抗状態（１０５Ω）と低抵抗状態（１０２Ω）の中間の抵抗値である１０３．５Ωとする。
【０１０４】
図２３及び図２４を用いて、実施例２に係る半導体装置のデータ読み出し動作について説明する。なお、読み出し動作の開始時においてメモリセルＭＣとビットラインＢＬとは非導通状態にあり、読み出し動作の途中で導通状態となる。ここで、実施例１と同様に、データ読み出し開始時からメモリセルＭＣとビットラインＢＬとが導通するまでの期間を第１の期間、両者が導通してからデータ読み出しを終了するまでの期間を第２の期間とする。メモリセルＭＣとビットラインＢＬとの導通は、実施例１と同じく選択トランジスタ４１により制御される。
【０１０５】
図２３は実施例１におけるデータ読み出し動作のフローチャートである。まず不図示のリセット回路がビットラインＢＬの電位を基準電位Ｖｒｅｆにリセットする（ステップＳ１２０）。次に、電圧供給回路１１０がクランプ抵抗１２０Ａの第２の端子に対し第１電圧Ｖｃｌｍｐを供給する（ステップＳ１２２）。これにより、第２の端子及びビットラインＢＬの電位はＶｃｌｍｐへと昇圧する。実施例１と異なり、電圧供給回路１１０はデータ読み出し動作の間中ずっと、第１電圧Ｖｃｌｍｐを供給し続ける。これにより、クランプ抵抗１２０Ａの第２の端子（ビットラインＢＬに接続された端子の反対側）の電位はＶｃｌｍｐに維持される。
【０１０６】
次に、選択トランジスタ４１が、ビットラインＢＬとメモリセルＭＣを導通させる（ステップＳ１２４）。一定時間経過後に、センスアンプ１１８がビットラインＢＬの電位を基準電位Ｖｒｅｆと比較することにより、メモリセルＭＣに記憶されたデータを読み出し（ステップＳ１２６）、結果を外部へと出力する（ステップＳ１２８）。ここで、ビットラインＢＬの電位が基準電位Ｖｒｅｆより高い場合にはデータ“０”が、低い場合にはデータ“１”がそれぞれ読み出される。
【０１０７】
図２４は実施例２におけるデータ読み出し動作のタイミングチャートである。まず、開始時においてリセット信号ＢＲＳｚがハイレベルにあり、ビットラインＢＬの電位はＶｒｅｆに設定されている。リセット信号ＢＲＳｚが立ち下がると（ａ）、クランプ信号ｃｌｍｐｚが立ち上がり（ｂ）、ビットラインＢＬの電位がＶｃｌｍｐへと上昇する。実施例１（図２１）と異なり、第１の期間及び第２の期間に渡ってクランプ信号Ｃｌｍｐｚはハイレベルに維持される。
【０１０８】
一定時間経過後、ワードラインＷＬが立ち上がると（ｃ）、選択トランジスタがＯＮ状態となりメモリセルＭＣとビットラインＢＬとが導通する（ｄ）。ここで、メモリセルＭＣの可変抵抗４２が高抵抗状態の場合は、可変抵抗４２の抵抗値がクランプ抵抗１２０Ａの抵抗値より大きいため（１０５Ω＞１０３．５Ω）、メモリセルＭＣには電流がほとんど流れずにビットラインＢＬの電位は降下しない（ｅ）。この間、電圧供給回路１１０により、クランプ抵抗１２０Ａの第２端子にクランプ電圧Ｖｃｌｍｐが供給されているため、リーク電流による電圧降下はほとんど発生しない。一方、メモリセルＭＣの可変抵抗４２が低抵抗状態の場合は、可変抵抗４２の抵抗値がクランプ抵抗１２０Ａの抵抗値より小さいため（１０２Ω＜１０３．５Ω）、メモリセルＭＣには電流が流れ、ビットラインＢＬの電位は降下する（ｆ）。
【０１０９】
一定時間経過後、ラッチ信号ＬＥｚが立ち上がる（ｇ）。これを受けて、センスアンプ１１８がビットラインＢＬの電位と基準電位Ｖｒｅｆとを比較し、結果を増幅して出力する。メモリセルＭＣが高抵抗状態の場合は、ビットラインＢＬの電位は電源電圧Ｖｃｃまで増幅され、“０”データが読み出される（ｈ）。メモリセルＭＣが低抵抗状態の場合は、ビットラインＢＬの電位は接地電圧Ｖｓｓまで増幅され、“１”データが読み出される（ｉ）。
【０１１０】
以上のように実施例２の半導体装置は、第１の端子と第２の端子との間の抵抗値の大きさが、可変抵抗４２の前記高抵抗状態における抵抗値と低抵抗状態における抵抗値との間であるクランプ素子（クランプ抵抗１２０Ａ）を備える。また、データ読み出し時の第１の期間及び第２の期間において、電圧供給回路１１０が、クランプ抵抗１２０Ａの第２の端子の電位を基準電位Ｖｒｅｆより高い電位Ｖｃｌｍｐに昇圧する電圧を供給する。これにより、可変抵抗４２の高抵抗状態の抵抗値が低めに設定されている場合であっても、データの読み出しを安定して行うことができる。
【０１１１】
図２２（ａ）を参照に、実施例２に係る半導体装置は１つのクランプ素子（クランプ抵抗１２０Ａ）を備えているが、抵抗値の異なるクランプ素子（クランプ抵抗）を並列に複数具備する構成としてもよい。さらに、該複数のクランプ素子の中から、メモリセルＭＣに含まれる可変抵抗４２の高抵抗状態における抵抗値に応じて、１つのクランプ素子を選択するクランプ選択部を備えた構成としてもよい。このとき電圧供給回路は、クランプ選択部により選択された１つのクランプ素子を介して、ビットラインＢＬに対しクランプ電圧Ｖｃｌｍｐを供給する。この構成によれば、メモリセルＭＣにおける可変抵抗４２の抵抗値変化に応じて、データの読み出しに最も適したクランプ素子を使用することができるため、データの読み出しをさらに安定して行うことができる。
【０１１２】
図２２（ｂ）を参照に、クランプ素子は可変抵抗１２０Ｂであってもよい。可変抵抗１２０Ｂは可変抵抗４２と同じように、所定条件の電圧パルスを印加することにより抵抗値を変化させることのできるＭＩＭ素子（図３、表２参照）で形成してもよい。さらに、可変抵抗１２０Ｂに書き込みパルスを印加する書き込み回路（クランプ調整部）を別途設けることで、メモリセルＭＣにおける可変抵抗４２の高抵抗状態及び低抵抗状態の抵抗値に応じて、クランプ素子（可変抵抗１２０Ｂ）の抵抗値を変化させてもよい。この構成によれば、クランプ抵抗の抵抗値をメモリセルＭＣの抵抗値変化に合わせて設定することができるため、データの読み出しをさらに安定して行うことができる。
【０１１３】
図２２（ｃ）を参照に、クランプ素子はトランジスタ１２０Ｃであってもよい。このとき、トランジスタ１２０ＣのＯＮ抵抗を、メモリセルＭＣにおける可変抵抗４２の高抵抗状態及び低抵抗状態の間の抵抗値（１０２Ω〜１０５Ω）になるように形成し、ドレイン端子にはクランプ電圧Ｖｃｌｍｐが、ゲート端子にはクランプ信号Ｃｌｍｐｚがそれぞれ入力されるように構成する。この構成によれば、クランプ素子であるトランジスタ１２０Ｃが図２２（ａ）及び（ｂ）におけるＮ型トランジスタ１１２の役割を果たすため、半導体装置を小型化することができる。
【０１１４】
実施例２に係る半導体装置は、１つの記憶モード（比較例におけるＭＩＤモードに相当）によりデータを記憶する構成としたが、２つ以上の記憶モード（比較例におけるＮＶＭモード及びＲＡＭモード）を備えた構成としてもよい。
【０１１５】
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【０１１６】
１０    メモリセルアレイ
１２    ロウデコーダ
１４    カラムデコーダ
１６    アドレスバッファ
１８    書き込み回路
２０    リセット回路
２１    クランプ回路
２２    センスアンプ
２４    センスアンプドライバ
２６    入出力回路
２８    選択レジスタ
４０    データ記憶素子
４１    選択トランジスタ
４２    可変抵抗
４４    電極
４６    絶縁部
６０    電圧選択部
６２    ビットライン選択部
７９    制御端子
１００  半導体装置
１１０  電圧供給回路
１２０  クランプ素子
【図１】
0005542222.tif 000006
【図２】
0005542222.tif 000007
【図３】
0005542222.tif 000008
【図４】
0005542222.tif 000009
【図５】
0005542222.tif 000010
【図６】
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【図７】
0005542222.tif 000012
【図８】
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【図９】
0005542222.tif 000014
【図１０】
0005542222.tif 000015
【図１１】
0005542222.tif 000016
【図１２】
0005542222.tif 000017
【図１３】
0005542222.tif 000018
【図１４】
0005542222.tif 000019
【図１５】
0005542222.tif 000020
【図１６】
0005542222.tif 000021
【図１７】
0005542222.tif 000022
【図１８】
0005542222.tif 000023
【図１９】
0005542222.tif 000024
【図２０】
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【図２１】
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【図２２】
0005542222.tif 000027
【図２３】
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【図２４】
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