(57)【特許請求の範囲】
【請求項１】
絶縁ゲートと第１端子と第２端子とを有し、前記絶縁ゲートと前記第１端子との間の電圧に応じて前記第１端子と前記第２端子との間に流れる電流を制御する半導体デバイスの検査回路であって、
前記半導体デバイスがオン状態になるように前記絶縁ゲートと前記第１端子と前記第２端子とに電圧を加えた後、前記第１端子と前記第２端子との間に電圧を加えた状態で前記第１端子と前記絶縁ゲートを短絡する制御部と、
前記第１端子と前記第２端子との間の電圧または電流を測定する測定部と、
前記第１端子と前記絶縁ゲートを短絡した後に前記測定部で測定された電圧または電流に基づいて、前記半導体デバイスの良否を判定する判定部と、を備える
ことを特徴とする半導体デバイスの検査回路。
【請求項２】
前記判定部は、前記測定部で測定された電圧が電圧判定値より低い場合、または、前記測定部で測定された電流が電流判定値より大きい場合、前記半導体デバイスを不良と判定する
ことを特徴とする請求項１に記載の半導体デバイスの検査回路。
【請求項３】
前記制御部は、
第１電源と前記第１端子との間に接続される第１スイッチと、
第２電源と前記絶縁ゲートとの間に接続される第２スイッチと、
第３電源と前記第２端子との間に接続される第３スイッチと、
前記絶縁ゲートと前記第１端子とを短絡するか否か切り替える第４スイッチと、
前記第１から第４スイッチを制御するスイッチ制御部と、を有し、
前記スイッチ制御部は、前記第１から第３スイッチをオン、且つ、前記第４スイッチをオフに制御することで前記半導体デバイスをオン状態にして、前記第２スイッチをオフ、且つ、前記第４スイッチをオンに制御することで前記第１端子と前記絶縁ゲートを短絡する
ことを特徴とする請求項１または請求項２に記載の半導体デバイスの検査回路。
【請求項４】
前記制御部は、
前記第２スイッチに直列接続された第１抵抗と、
前記第３スイッチに直列接続された第２抵抗と、をさらに有する
ことを特徴とする請求項３に記載の半導体デバイスの検査回路。
【請求項５】
前記スイッチ制御部は、前記第４スイッチを、所定の短絡時間だけオンに制御した後オフに制御して、
前記短絡時間は、前記第４スイッチがオフに制御された後の前記第１端子と前記絶縁ゲートの電圧が等しくなるように設定されている
ことを特徴とする請求項３または請求項４の何れかに記載の半導体デバイスの検査回路。
【請求項６】
前記判定部は、前記第４スイッチがオフに制御された後に前記測定部で測定された電圧または電流に基づいて、前記半導体デバイスの良否を判定する
ことを特徴とする請求項５に記載の半導体デバイスの検査回路。
【請求項７】
前記半導体デバイスはＭＯＳＦＥＴであり、前記第１端子はソースであり、前記第２端子はドレインである
ことを特徴とする請求項１から請求項６の何れかに記載の半導体デバイスの検査回路。
【請求項８】
前記ＭＯＳＦＥＴの前記絶縁ゲートは、ストライプ状に並んだ複数のゲートから構成されている
ことを特徴とする請求項７に記載の半導体デバイスの検査回路。
【請求項９】
前記半導体デバイスは絶縁ゲートバイポーラトランジスタであり、前記第１端子はエミッタであり、前記第２端子はコレクタである
ことを特徴とする請求項１から請求項６の何れかに記載の半導体デバイスの検査回路。
【請求項１０】
絶縁ゲートと第１端子と第２端子とを有し、前記絶縁ゲートと前記第１端子との間の電圧に応じて前記第１端子と前記第２端子との間に流れる電流を制御する半導体デバイスの検査方法であって、
前記半導体デバイスがオン状態になるように、前記絶縁ゲートと前記第１端子と前記第２端子とに電圧を加える第１のステップと、
前記第１のステップの後、前記第１端子と前記第２端子との間に電圧を加えた状態で前記第１端子と前記絶縁ゲートを短絡する第２のステップと、
前記第２のステップの後、前記第１端子と前記第２端子との間の電圧または電流を測定する第３のステップと、
前記第３のステップで測定された電圧または電流に基づいて、前記半導体デバイスの良否を判定する第４のステップと、を含む
ことを特徴とする半導体デバイスの検査方法。
【請求項１１】
前記第４のステップにおいて、測定された電圧が電圧判定値より低い場合、または、測定された電流が電流判定値より大きい場合、前記半導体デバイスを不良と判定する
ことを特徴とする請求項１０に記載の半導体デバイスの検査方法。
【請求項１２】
第１抵抗を介して前記絶縁ゲートに電圧を加えて、第２抵抗を介して前記第２端子に電圧を加える
ことを特徴とする請求項１０又は請求項１１に記載の半導体デバイスの検査方法。
【請求項１３】
前記第２のステップにおいて、前記第１端子と前記絶縁ゲートとを所定の短絡時間だけ短絡した後に解放して、
前記短絡時間は、解放された後の前記第１端子と前記絶縁ゲートの電圧が等しくなるように設定されている
ことを特徴とする請求項１０から請求項１２の何れかに記載の半導体デバイスの検査方法。
【請求項１４】
前記半導体デバイスはＭＯＳＦＥＴであり、前記第１端子はソースであり、前記第２端子はドレインである
ことを特徴とする請求項１０から請求項１３の何れかに記載の半導体デバイスの検査方法。
【請求項１５】
前記ＭＯＳＦＥＴの前記絶縁ゲートは、ストライプ状に並んだ複数のゲートから構成されている
ことを特徴とする請求項１４に記載の半導体デバイスの検査方法。
【請求項１６】
前記半導体デバイスは絶縁ゲートバイポーラトランジスタであり、前記第１端子はエミッタであり、前記第２端子はコレクタである
ことを特徴とする請求項１０から請求項１３の何れかに記載の半導体デバイスの検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの検査回路及び半導体デバイスの検査方法に関する。
【背景技術】
【０００２】
高電圧用のＭＯＳＦＥＴとして、複数のセルトランジスタから構成されたＭＯＳＦＥＴが知られている。このＭＯＳＦＥＴにおいて、各セルトランジスタは、ポリシリコンからなるゲートを有している。複数のポリシリコンはストライプ状に並んでおり、それらの端部はゲートフィンガーに接続されている。このような構造により、これら複数のポリシリコンはＭＯＳＦＥＴのゲート電極（絶縁ゲート）を構成している。
【０００３】
ところで、上記ＭＯＳＦＥＴの製造工程において、ポリシリコンを形成する際のプロセスばらつき等により、ゲート電極を構成している一部のポリシリコンの抵抗値が高くなり、それによりＭＯＳＦＥＴのゲート抵抗が高くなる場合がある。このようなゲート抵抗が高いＭＯＳＦＥＴは、インバータ等のスイッチング素子として用いられてスイッチング動作した時に、ゲート・ソース間電圧が略ゼロであってドレイン・ソース間電圧が印加されている条件でドレイン電流が流れてしまう。以下、この条件で流れるドレイン電流をＩＤテール電流と称する。このＩＤテール電流が流れると、温度が上昇してＭＯＳＦＥＴが熱暴走するという問題がある。
【０００４】
そこで、このようなゲート抵抗が高くＩＤテール電流が流れるＭＯＳＦＥＴを、検査工程などにおいて選別する必要がある。その選別方法として、例えば、ＬＣＲメータを用いてゲート抵抗を測定して、ゲート抵抗が一定値以上のＭＯＳＦＥＴを不良とする方法がある。また、例えば、ΔＶｔｈ測定装置を用いてΔＶｔｈを測定して、ΔＶｔｈが一定値以上のＭＯＳＦＥＴを不良とする方法もある。ΔＶｔｈとは、所定の負電圧をゲート・ソース間に印加する前後のＭＯＳＦＥＴの閾値Ｖｔｈの差である。このΔＶｔｈが一定値以上のＭＯＳＦＥＴは、上記ＩＤテール電流が流れる可能性がある。
【０００５】
なお、上記ＬＣＲメータとして、例えば、特許文献１に記載されているものが知られている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平９−２４３６８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述したＬＣＲメータやΔＶｔｈ測定装置は高価であるという問題がある。
そこで、本発明は、半導体デバイスを安価に選別できる半導体デバイスの検査回路及び半導体デバイスの検査方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る実施例に従った半導体デバイスの検査回路は、
絶縁ゲートと第１端子と第２端子とを有し、前記絶縁ゲートと前記第１端子との間の電圧に応じて前記第１端子と前記第２端子との間に流れる電流を制御する半導体デバイスの検査回路であって、
前記半導体デバイスがオン状態になるように前記絶縁ゲートと前記第１端子と前記第２端子とに電圧を加えた後、前記第１端子と前記第２端子との間に電圧を加えた状態で前記第１端子と前記絶縁ゲートを短絡する制御部と、
前記第１端子と前記第２端子との間の電圧または電流を測定する測定部と、
前記第１端子と前記絶縁ゲートを短絡した後に前記測定部で測定された電圧または電流に基づいて、前記半導体デバイスの良否を判定する判定部と、を備える
ことを特徴とする。
【０００９】
前記半導体デバイスの検査回路において、
前記判定部は、前記測定部で測定された電圧が電圧判定値より低い場合、または、前記測定部で測定された電流が電流判定値より大きい場合、前記半導体デバイスを不良と判定してもよい。
【００１０】
前記半導体デバイスの検査回路において、
前記制御部は、
第１電源と前記第１端子との間に接続される第１スイッチと、
第２電源と前記絶縁ゲートとの間に接続される第２スイッチと、
第３電源と前記第２端子との間に接続される第３スイッチと、
前記絶縁ゲートと前記第１端子とを短絡するか否か切り替える第４スイッチと、
前記第１から第４スイッチを制御するスイッチ制御部と、を有し、
前記スイッチ制御部は、前記第１から第３スイッチをオン、且つ、前記第４スイッチをオフに制御することで前記半導体デバイスをオン状態にして、前記第２スイッチをオフ、且つ、前記第４スイッチをオンに制御することで前記第１端子と前記絶縁ゲートを短絡してもよい。
【００１１】
前記半導体デバイスの検査回路において、
前記制御部は、
前記第２スイッチに直列接続された第１抵抗と、
前記第３スイッチに直列接続された第２抵抗と、をさらに有してもよい。
【００１２】
前記半導体デバイスの検査回路において、
前記スイッチ制御部は、前記第４スイッチを、所定の短絡時間だけオンに制御した後オフに制御して、
前記短絡時間は、前記第４スイッチがオフに制御された後の前記第１端子と前記絶縁ゲートの電圧が等しくなるように設定されていてもよい。
【００１３】
前記半導体デバイスの検査回路において、
前記判定部は、前記第４スイッチがオフに制御された後に前記測定部で測定された電圧または電流に基づいて、前記半導体デバイスの良否を判定してもよい。
【００１４】
前記半導体デバイスの検査回路において、
前記半導体デバイスはＭＯＳＦＥＴであり、前記第１端子はソースであり、前記第２端子はドレインであってもよい。
【００１５】
前記半導体デバイスの検査回路において、
前記ＭＯＳＦＥＴの前記絶縁ゲートは、ストライプ状に並んだ複数のゲートから構成されていてもよい。
【００１６】
前記半導体デバイスの検査回路において、
前記半導体デバイスは絶縁ゲートバイポーラトランジスタであり、前記第１端子はエミッタであり、前記第２端子はコレクタであってもよい。
【００１７】
本発明の一態様に係る実施例に従った半導体デバイスの検査方法は、
絶縁ゲートと第１端子と第２端子とを有し、前記絶縁ゲートと前記第１端子との間の電圧に応じて前記第１端子と前記第２端子との間に流れる電流を制御する半導体デバイスの検査方法であって、
前記半導体デバイスがオン状態になるように、前記絶縁ゲートと前記第１端子と前記第２端子とに電圧を加える第１のステップと、
前記第１のステップの後、前記第１端子と前記第２端子との間に電圧を加えた状態で前記第１端子と前記絶縁ゲートを短絡する第２のステップと、
前記第２のステップの後、前記第１端子と前記第２端子との間の電圧または電流を測定する第３のステップと、
前記第３のステップで測定された電圧または電流に基づいて、前記半導体デバイスの良否を判定する第４のステップと、を含む
ことを特徴とする。
【００１８】
前記半導体デバイスの検査方法において、
前記第４のステップにおいて、測定された電圧が電圧判定値より低い場合、または、測定された電流が電流判定値より大きい場合、前記半導体デバイスを不良と判定してもよい。
【００１９】
前記半導体デバイスの検査方法において、
第１抵抗を介して前記絶縁ゲートに電圧を加えて、第２抵抗を介して前記第２端子に電圧を加えてもよい。
【００２０】
前記半導体デバイスの検査方法において、
前記第２のステップにおいて、前記第１端子と前記絶縁ゲートとを所定の短絡時間だけ短絡した後に解放して、
前記短絡時間は、解放された後の前記第１端子と前記絶縁ゲートの電圧が等しくなるように設定されていてもよい。
【００２１】
前記半導体デバイスの検査方法において、
前記半導体デバイスはＭＯＳＦＥＴであり、前記第１端子はソースであり、前記第２端子はドレインであってもよい。
【００２２】
前記半導体デバイスの検査方法において、
前記ＭＯＳＦＥＴの前記絶縁ゲートは、ストライプ状に並んだ複数のゲートから構成されていてもよい。
【００２３】
前記半導体デバイスの検査方法において、
前記半導体デバイスは絶縁ゲートバイポーラトランジスタであり、前記第１端子はエミッタであり、前記第２端子はコレクタであってもよい。
【００２４】
本発明の一態様に係る実施例に従った半導体デバイスは、前記半導体デバイスの検査方法により検査された半導体デバイスである。
【発明の効果】
【００２５】
本発明の一態様に係る半導体デバイスの検査回路によれば、半導体デバイスがオン状態になるように絶縁ゲートと第１端子と第２端子とに電圧を加えた後、第１端子と第２端子との間に電圧を加えた状態で第１端子と絶縁ゲートを短絡して、その後に測定部で測定された電圧または電流に基づいて半導体デバイスの良否を判定するようにしている。このようにすると、第１端子と絶縁ゲートとを短絡した後、絶縁ゲートのゲート抵抗が高い半導体デバイスには、ゲート抵抗が低い半導体デバイスより長い時間電流が流れる。よって、測定された電圧または電流に基づいて、ゲート抵抗が高い半導体デバイスを選別できる。このように、回路構成及び制御が簡単なため、半導体デバイスを安価に選別できる。
【図面の簡単な説明】
【００２６】
【図１】図１は、本発明の実施例１に係る半導体デバイスの検査回路の回路図である。
【図２】図２は、本発明の実施例１に係る半導体デバイスの検査回路のタイミング図である。
【図３】図３は、Ｎ型ＭＯＳＦＥＴの一部分の平面図である。
【図４】図４は、図３中のＩＶ−ＩＶ線に沿った断面図である。
【図５】図５は、インバータ回路のスイッチング素子として用いられたＮ型ＭＯＳＦＥＴの各端子の信号を示す波形図である。
【発明を実施するための形態】
【００２７】
本発明の実施例の説明に先立ち、検査対象としてのＮ型ＭＯＳＦＥＴ１００について、図３から図５を参照して説明する。
【００２８】
図３は、Ｎ型ＭＯＳＦＥＴ１００の一部分の平面図である。Ｎ型ＭＯＳＦＥＴ１００は、高電圧用のＭＯＳＦＥＴであり、ストライプ状に並んだ複数のセルトランジスタ１０１から構成されている。隣接する２つのセルトランジスタ１０１，１０１は、ポリシリコンからなる１つのゲート１０２を共有している。複数のゲート１０２はストライプ状に並んでおり、それらの長手方向の両端部は、それぞれ対応するゲートフィンガー１０３に接続されている。このような構造により、互いに接続された複数のゲート１０２は、Ｎ型ＭＯＳＦＥＴ１００の絶縁ゲートＧを構成している。
【００２９】
図４は、図３中のＩＶ−ＩＶ線に沿った断面図である。図４（ａ）は良品のＮ型ＭＯＳＦＥＴ１００におけるゲート抵抗が低い２つのセルトランジスタ１０１，１０１の構造を示す。図４（ｂ）は不良品のＮ型ＭＯＳＦＥＴ１００におけるゲート抵抗が高い２つのセルトランジスタ１０１Ａ，１０１Ａの構造を示す。良品と不良品では、ゲート１０２の構造が異なる。
【００３０】
図４（ａ）に示すように、良品のＮ型ＭＯＳＦＥＴ１００は、Ｎ型のゲート１０２と、ドレインに接続されたＮ型領域１０３と、チャネル領域としてのＰ型のウェル１０４，１０４と、Ｎ型のソース領域１０５，１０５と、ゲート酸化膜１０６と、を備える。
【００３１】
Ｎ型領域１０３の表面領域には、所定の距離だけ離間して２つのウェル１０４，１０４が形成されている。各々のウェル１０４，１０４の表面領域には、ソース領域１０５が形成されている。２つのソース領域１０５，１０５で挟まれたウェル１０４とＮ型領域１０３とウェル１０４の上方に、一方のソース領域１０５の端部から、他方のソース領域１０５の端部まで、ゲート酸化膜１０６が形成されている。ゲート酸化膜１０６上にゲート１０２が形成されている。ゲート１０２は、Ｐ型のポリシリコンへリンをイオン注入して低抵抗のＮ型のポリシリコンにすることで形成されている。
【００３２】
図４（ｂ）に示すように、不良品のＮ型ＭＯＳＦＥＴ１００では、ゲート１０２Ａの構造が図４（ａ）のゲート１０２と異なる。他の構造は、図４（ａ）と同様である。つまり、プロセスばらつき等の影響により、ゲート１０２Ａは、その上部がＮ型領域１０２ａになり、その下部がＰ型領域１０２ｂになっている。この構造により、セルトランジスタ１０１Ａのゲート抵抗はセルトランジスタ１０１のゲート抵抗より高くなっている。この構造は、製造工程におけるＰ型のポリシリコンへのリンの拡散不足により形成されると考えられる。
【００３３】
このようなゲート抵抗が高いセルトランジスタ１０１Ａを少なくとも一部に有するＮ型ＭＯＳＦＥＴ１００は、絶縁ゲートＧのゲート抵抗が高くなる。
【００３４】
図５は、インバータ回路のスイッチング素子として用いられたＮ型ＭＯＳＦＥＴ１００の各端子の信号を示す波形図である。
【００３５】
図５（ａ）は、良品のＮ型ＭＯＳＦＥＴ１００におけるゲート・ソース間電圧ＶＧＳ、ドレイン・ソース間電圧ＶＤＳおよびドレイン電流ＩＤの時間変化を示す図である。図５（ｂ）は、図５（ａ）の一部を拡大した図である。良品のＮ型ＭＯＳＦＥＴ１００では、時刻ｔａにてゲート・ソース間電圧ＶＧＳが略０Ｖになり、ドレイン・ソース間電圧ＶＤＳが４００Ｖになった後、ドレイン電流ＩＤはすぐにゼロに近づく。
【００３６】
図５（ｃ）は、不良品のＮ型ＭＯＳＦＥＴ１００におけるゲート・ソース間電圧ＶＧＳ、ドレイン・ソース間電圧ＶＤＳおよびドレイン電流ＩＤの時間変化を示す図である。図５（ｄ）は、図５（ｃ）の一部を拡大した図である。図５（ｃ）は図５（ａ）と同一のスケールであり、図５（ｄ）は図５（ｂ）と同一のスケールである。不良品のＮ型ＭＯＳＦＥＴ１００では、時刻ｔａにてゲート・ソース間電圧ＶＧＳが略０Ｖになり、ドレイン・ソース間電圧ＶＤＳが４００Ｖになった後、ドレイン電流ＩＤが流れてしまう（ＩＤテール電流）。
【００３７】
このような現象を踏まえて実験を繰り返した結果、発明者は、Ｎ型ＭＯＳＦＥＴ１００単独で電気的特性を観測すると、良品と不良品の間に以下の特性差が存在する事を独自に知得した。
【００３８】
即ち、良品のＮ型ＭＯＳＦＥＴ１００と比較して、不良品のＮ型ＭＯＳＦＥＴ１００では、オンさせた状態から絶縁ゲートＧとソースＳとを短絡してオフさせた時に、ゲート抵抗が高いセルトランジスタ１０１Ａに蓄積されたゲート・ソース間の電荷が、ゲート抵抗が低い他の良品のセルトランジスタ１０１に放電されるため、オフになる（ドレイン電流ＩＤがゼロになる）までの時間が遅くなりドレイン・ソース間電圧ＶＤＳの変化に違いがあることを、独自に知得した。
本発明者は、上述した独自の知得に基づいて本発明をなすに至った。
【００３９】
以下、本発明に係る一実施例について図面に基づいて説明する。
【実施例１】
【００４０】
図１は、本発明の実施例１に係る半導体デバイスの検査回路５０の回路図である。図１に示すように、検査回路５０は、制御部１０と、測定部２０と、判定部３０と、を備える。
【００４１】
本実施例では、検査回路５０が検査対象とする半導体デバイスは、絶縁ゲートＧと、ソース（第１端子）Ｓと、ドレイン（第２端子）Ｄとを有し、絶縁ゲートＧとソースＳとの間の電圧に応じてソースＳとドレインＤとの間に流れる電流を制御するＮ型ＭＯＳＦＥＴ１００である。Ｎ型ＭＯＳＦＥＴ１００は、パッケージされていても良く、パッケージされていなくても良い。Ｎ型ＭＯＳＦＥＴ１００の絶縁ゲートＧ、ソースＳ及びドレインＤは、それぞれ、検査回路５０のゲート接続端子ＧＴ、ソース接続端子ＳＴ及びドレイン接続端子ＤＴに接続される。
【００４２】
制御部１０は、ゲート接続端子ＧＴ、ソース接続端子ＳＴ及びドレイン接続端子ＤＴを介してＮ型ＭＯＳＦＥＴ１００の各端子に加える電圧を制御する。
【００４３】
測定部２０は、Ｎ型ＭＯＳＦＥＴ１００のソースＳとドレインＤとの間のドレイン・ソース間電圧ＶＤＳを測定する。
【００４４】
判定部３０は、所定のタイミングに測定部２０で測定されたドレイン・ソース間電圧ＶＤＳに基づいて、ＭＯＳＦＥＴ１００の良否を判定する。
【００４５】
制御部１０は、第１スイッチＳＷ１と、第２スイッチＳＷ２と、第３スイッチＳＷ３と、第４スイッチＳＷ４と、第５スイッチＳＷ５と、第１抵抗Ｒ１と、第２抵抗Ｒ２と、スイッチ制御部１１と、を有する。第４スイッチＳＷ４として、本実施例ではＮ型ＭＯＳＦＥＴが用いられる。
【００４６】
第１スイッチＳＷ１は、第１電源Ｐ１（例えば電圧０Ｖ）とソース接続端子ＳＴ（つまりＮ型ＭＯＳＦＥＴ１００のソースＳ）との間に接続されている。
【００４７】
第１抵抗Ｒ１と、第２スイッチＳＷ２と、第５スイッチＳＷ５は、第２電源Ｐ２（例えば電圧１５Ｖ）とゲート接続端子ＧＴ（つまりＮ型ＭＯＳＦＥＴ１００の絶縁ゲートＧ）との間に、この順番で直列接続されている。
【００４８】
第２抵抗Ｒ２と第３スイッチＳＷ３は、第３電源Ｐ３（例えば電圧１０Ｖ）とドレイン接続端子ＤＴ（つまりＮ型ＭＯＳＦＥＴ１００のドレインＤ）との間に、この順番で直列接続されている。
【００４９】
第４スイッチＳＷ４は、ドレインが第２スイッチＳＷ２と第５スイッチＳＷ５との接続点に接続され、ソースが第１電源Ｐ１に接続されている。第４スイッチＳＷ４は、Ｎ型ＭＯＳＦＥＴ１００の絶縁ゲートＧとソースＳとを短絡するか否か切り替える。
【００５０】
スイッチ制御部１１は、第１スイッチＳＷ１から第５スイッチＳＷ５をオンまたはオフに制御する。第１スイッチＳＷ１と第３スイッチＳＷ３は、同時に制御される。スイッチ制御部１１は、短絡信号を第４スイッチＳＷ４のゲートに供給する。
【００５１】
次に、図２を参照して検査回路５０の動作（即ち半導体デバイスの検査方法）を説明する。
【００５２】
図２は、本発明の実施例１に係る半導体デバイスの検査回路５０のタイミング図である。以下に例示する電圧や時間は本実施例において適切な値であり、Ｎ型ＭＯＳＦＥＴ１００の品種が変わった場合、他の適切な値に設定すればよい。
【００５３】
初期状態では、第１から第５スイッチＳＷ１〜ＳＷ５はオフしている。従って、Ｎ型ＭＯＳＦＥＴ１００のゲート・ソース間電圧ＶＧＳは約０Ｖである。そのため、Ｎ型ＭＯＳＦＥＴ１００はオフ状態である。
【００５４】
まず、時刻ｔ１において、制御部１０は、Ｎ型ＭＯＳＦＥＴ１００がオン状態になるように絶縁ゲートＧとソースＳとドレインＤとに電圧を加える。つまり、スイッチ制御部１１は、第１から第３スイッチＳＷ１〜ＳＷ３と第５スイッチＳＷ５をオン、且つ、第４スイッチＳＷ４をオフに制御することでＮ型ＭＯＳＦＥＴ１００をオン状態にする。このとき、ゲート・ソース間電圧ＶＧＳは約１５Ｖになる。また、ドレイン電流ＩＤが流れることにより、第２抵抗Ｒ２の電圧降下で、ドレイン・ソース間電圧ＶＤＳは約１Ｖになる。このとき、ドレイン・ソース間電圧ＶＤＳが所定の電圧より高い場合、Ｎ型ＭＯＳＦＥＴ１００を不良と判定して、以下の測定は行わない。
【００５５】
この後、時刻ｔ２において、制御部１０は、ソースＳとドレインＤとの間に電圧を加えた状態でソースＳと絶縁ゲートＧを短絡する。つまり、スイッチ制御部１１は、第２スイッチＳＷ２をオフに制御すると共に、短絡信号をオンにして第４スイッチＳＷ４をオンに制御する。これにより、スイッチ制御部１１は、第１スイッチＳＷ１、第４スイッチＳＷ４および第５スイッチＳＷ５を介して、ソースＳと絶縁ゲートＧを短絡する。これにより、ゲート・ソース間電圧ＶＧＳは約０Ｖになる。また、これにより、時刻ｔ２以降、ドレイン電流ＩＤが減少していくので、ドレイン・ソース間電圧ＶＤＳは１Ｖから上昇していく。
【００５６】
次に、時刻ｔ３において、スイッチ制御部１１は、短絡信号をオフにする。つまり、スイッチ制御部１１は、第４スイッチＳＷ４を、所定の短絡時間（時刻ｔ３−時刻ｔ２）だけオンに制御した後オフに制御する。短絡時間は、第４スイッチＳＷ４がオフに制御された（時刻ｔ３）後のソースＳと絶縁ゲートＧの電圧が略等しくなるように設定されている。短絡時間は、例えば、約１．２μｓである。
【００５７】
次に、時刻ｔ４（時刻ｔ３から時間ｔｄ後）において、判定部３０は、第４スイッチＳＷ４がオフに制御された後に測定部２０で測定されたドレイン・ソース間電圧ＶＤＳに基づいて、Ｎ型ＭＯＳＦＥＴ１００の良否を判定する。具体的には、判定部３０は、測定部２０で測定されたドレイン・ソース間電圧ＶＤＳが電圧判定値ＬＬより低い場合（特性Ｂ）、Ｎ型ＭＯＳＦＥＴ１００を不良と判定し、ドレイン・ソース間電圧ＶＤＳが電圧判定値ＬＬ以上である場合（特性Ａ）、良と判定する。
【００５８】
以上で説明した様に、本実施例によれば、Ｎ型ＭＯＳＦＥＴ１００がオン状態になるように絶縁ゲートＧとソースＳとドレインＤとに電圧を加えた（時刻ｔ１）後、ソースＳとドレインＤとの間に電圧を加えた状態でソースＳと絶縁ゲートＧを短絡するようにしている（時刻ｔ２）。そして、その後（時刻ｔ４）に測定部２０で測定されたドレイン・ソース電圧ＶＤＳに基づいて、Ｎ型ＭＯＳＦＥＴ１００の良否を判定するようにしている。このようにすると、ソースＳと絶縁ゲートＧとを短絡した後、絶縁ゲートＧのゲート抵抗が高いＮ型ＭＯＳＦＥＴ１００（不良）には、ゲート抵抗が低いＮ型ＭＯＳＦＥＴ１００（良）より長い時間ドレイン電流が流れる。よって、測定されたドレイン・ソース電圧ＶＤＳに基づいて、ゲート抵抗が高いＮ型ＭＯＳＦＥＴ１００を選別できる。
【００５９】
このように、本実施例の検査回路５０は、回路構成及び制御が簡単なため、Ｎ型ＭＯＳＦＥＴ１００を安価に選別できる。
【００６０】
以上、本発明の実施例を詳述してきたが、具体的な構成は上記実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々に変形して実施することができる。以下に、変形の一例について説明する。
【００６１】
（検査対象）
上記実施例１では、図３，４に示す構造を有するＮ型ＭＯＳＦＥＴ１００を検査する一例について説明したが、Ｎ型ＭＯＳＦＥＴ１００の構造はこれに限られない。また、Ｎ型ＭＯＳＦＥＴ１００に替えて、Ｐ型ＭＯＳＦＥＴを検査することもできる。
【００６２】
また、Ｎ型ＭＯＳＦＥＴ１００に替えて、絶縁ゲートと、エミッタ（第１端子）と、コレクタ（第２端子）とを有し、絶縁ゲートとエミッタとの間の電圧に応じてエミッタとコレクタとの間に流れる電流を制御する絶縁ゲートバイポーラトランジスタを検査することもできる。
【００６３】
即ち、検査回路５０は、絶縁ゲートのゲート抵抗が高いことに起因して、インバータ等のスイッチング素子として用いられてスイッチング動作した時にＩＤテール電流が流れる半導体デバイスであれば、有効に選別できる。
【００６４】
（測定部）
測定部２０は、Ｎ型ＭＯＳＦＥＴ１００のソースＳとドレインＤとの間のドレイン電流ＩＤを測定しても良い。この場合、判定部３０は、第１の実施例と同一のタイミングで、測定部２０で測定された電流が電流判定値より大きい場合、Ｎ型ＭＯＳＦＥＴ１００を不良と判定すればよい。
【符号の説明】
【００６５】
１０  制御部
１１  スイッチ制御部
ＳＷ１  第１スイッチ
ＳＷ２  第２スイッチ
ＳＷ３  第３スイッチ
ＳＷ４  第４スイッチ
ＳＷ５  第５スイッチ
Ｒ１  第１抵抗
Ｒ２  第２抵抗
２０  測定部
３０  判定部
５０  検査回路
１００  Ｎ型ＭＯＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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