(57)【特許請求の範囲】
【請求項１】
データシンボルを格納する複数の格納要素を含むデータバッファと、
複数の入力部及び複数の出力部を含む処理回路と、
を備えるＬＤＰＣ復号化回路であって、
前記処理回路は、前記複数の入力部を介して受信したデータシンボルを処理し、且つ前記処理されたデータシンボルを前記複数の出力部を介して出力するように構成され、
前記複数の格納要素のうちの各格納要素は、前記複数の入力部のうちの関連入力部に結合され、前記複数の格納要素の前記複数の入力部との関連性は、第１復号化パラメータによって決定され、
前記複数の格納要素のうちの各格納要素は、前記複数の出力部のうちの関連出力部に結合され、前記複数の格納要素の前記複数の出力部との関連性は、第２復号化パラメータによって決定され、
前記第１復号化パラメータ及び前記第２復号化パラメータは、復号化ルールによって決定され、前記第１復号化パラメータ及び前記第２復号化パラメータは、前記復号化処理を通して変化せず、
前記第１復号化パラメータ及び前記第２復号化パラメータは、夫々、前記複数の入力部及び前記複数の出力部に対するデータシンボルブロックの移動を特定する
ことを特徴とするＬＤＰＣ復号化回路。
【請求項２】
前記第１復号化パラメータ及び前記第２復号化パラメータは、負でない整数であることを特徴とする請求項１に記載のＬＤＰＣ復号化回路。
【請求項３】
前記復号化ルールは、誤り訂正符号によって与えられることを特徴とする請求項１又は２に記載のＬＤＰＣ復号化回路。
【請求項４】
前記誤り訂正符号は、パリティ検査符号であることを特徴とする請求項３に記載のＬＤＰＣ復号化回路。
【請求項５】
前記パリティ検査符号は、低密度パリティ検査符号であることを特徴とする請求項４に記載のＬＤＰＣ復号化回路。
【請求項６】
前記データシンボルは、通信路を介して受信した送信シンボルに対応することを特徴とする請求項１から５のいずれか一項に記載のＬＤＰＣ復号化回路。
【請求項７】
前記データシンボルは、前記送信シンボルの対数尤度比であることを特徴とする請求項６に記載のＬＤＰＣ復号化回路。
【請求項８】
前記処理回路は、所定の基準が満たされているかを前記データシンボルに基づいて検査するように構成されることを特徴とする請求項１に記載のＬＤＰＣ復号化回路。
【請求項９】
前記所定の基準は、前記データシンボルのパリティ検査に基づくことを特徴とする請求項８に記載のＬＤＰＣ復号化回路。
【請求項１０】
各格納要素は、その格納データシンボルをその関連入力部に出力するように構成されることを特徴とする請求項１ないし９のいずれか一項に記載のＬＤＰＣ復号化回路。
【請求項１１】
各格納要素は、その格納データシンボルをその関連入力部に出力した後に、他のデータシンボルをその関連出力部から受信し、前記他のデータシンボルを格納し、前記他のデータをその関連入力部に出力するように構成されることを特徴とする請求項１０に記載のＬＤＰＣ復号化回路。
【請求項１２】
各格納要素とその関連入力部との結合は、ハードワイヤードであることを特徴とする請求項１ないし１１のいずれか一項に記載のＬＤＰＣ復号化回路。
【請求項１３】
各格納要素とその関連出力部との結合は、ハードワイヤードであることを特徴とする請求項１ないし１２のいずれか一項に記載のＬＤＰＣ復号化回路。
【請求項１４】
符号化及び復号化両方用の回路であることを特徴とする請求項１ないし１３のいずれか一項に記載のＬＤＰＣ復号化回路。
【請求項１５】
データシンボルを格納する複数の格納要素を含むデータバッファと、
複数の入力部及び複数の出力部を含む処理回路と、
を備えるＬＤＰＣ符号化回路であって、
前記処理回路は、前記複数の入力部を介して受信したデータシンボルを処理し、且つ前記処理されたデータシンボルを前記複数の出力部を介して出力するように構成され、
前記複数の格納要素のうちの各格納要素は、前記複数の入力部のうちの関連入力部に結合され、前記複数の格納要素の前記複数の入力部との関連性は、第１符号化パラメータによって決定され、
前記複数の格納要素のうちの各格納要素は、前記複数の出力部のうちの関連出力部に結合され、前記複数の格納要素の前記複数の出力部との関連性は、第２符号化パラメータによって決定され、
前記第１符号化パラメータ及び前記第２符号化パラメータは、符号化ルールによって決定され、前記第１符号化パラメータ及び前記第２符号化パラメータは、前記符号化処理を通して変化せず、
前記第１復号化パラメータ及び前記第２復号化パラメータは、夫々、前記複数の入力部及び前記複数の出力部に対するデータシンボルブロックの移動を特定する
ことを特徴とするＬＤＰＣ符号化回路。
【請求項１６】
請求項１から１４のいずれか一項に記載のＬＤＰＣ復号化回路を有する受信機と、請求項１５に記載のＬＤＰＣ符号化回路を有する送信機と、を備えることを特徴とする通信システム。
【請求項１７】
データシンボルを格納する複数の格納要素のうちの各格納要素を、処理回路の複数の入力部のうちの関連入力部に結合する工程であって、前記処理回路は、前記複数の入力部を介して受信したデータシンボルを処理し、且つ前記処理されたデータシンボルを前記複数の出力部を介して出力するように構成され、前記複数の格納要素の前記複数の入力部との関連性は、第１復号化パラメータによって決定される工程と、
前記複数の格納要素のうちの各格納要素は、前記複数の出力部のうちの関連出力部に結合される工程であって、前記複数の格納要素の前記複数の出力部との関連性は、第２復号化パラメータによって決定される工程と、を備え、
前記第１復号化パラメータ及び前記第２復号化パラメータは、復号化ルールによって決定され、前記第１復号化パラメータ及び前記第２復号化パラメータは、前記復号化処理を通して変化せず、
前記第１復号化パラメータ及び前記第２復号化パラメータは、夫々、前記複数の入力部及び前記複数の出力部に対するデータシンボルブロックの移動を特定する
ことを特徴とするＬＤＰＣ復号化方法。
【請求項１８】
データシンボルを格納する複数の格納要素のうちの各格納要素を、処理回路の複数の入力部のうちの関連入力部に結合する工程であって、前記処理回路は、前記複数の入力部を介して受信したデータシンボルを処理し、且つ前記処理されたデータシンボルを前記複数の出力部を介して出力するように構成され、前記複数の格納要素の前記複数の入力部との関連性は、第１符号化パラメータによって決定される工程と、
前記複数の格納要素のうちの各格納要素は、前記複数の出力部のうちの関連出力部に結合される工程であって、前記複数の格納要素の前記複数の出力部との関連性は、第２符号化パラメータによって決定される工程と、を備え、
前記第１符号化パラメータ及び前記第２符号化パラメータは、符号化ルールによって決定され、前記第１符号化パラメータ及び前記第２符号化パラメータは、前記符号化処理を通して変化せず、
前記第１復号化パラメータ及び前記第２復号化パラメータは、夫々、前記複数の入力部及び前記複数の出力部に対するデータシンボルブロックの移動を特定する
ことを特徴とするＬＤＰＣ符号化方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、概して復号化回路及び符号化回路に関する。
【背景技術】
【０００２】
低密度パリティ検査（ＬＤＰＣ）符号は、線形ブロック符号の類である。「低密度」とは、ＬＤＰＣパリティ検査行列が０の量と比較してほんのわずかな１で構成されるという特徴に関する。ＬＤＰＣ符号は、多種多様なチャネルのチャネル容量に非常に近い性能をもたらし、復号化の線形時間複雑度アルゴリズムを与える。更に、ＬＤＰＣ符号は、並列処理を多用する実施に適切である。
【０００３】
一のＬＤＰＣ符号は、そのパリティ検査行列Ｈにより規定される。任意のパリティ検査行列Ｈに対して、タナーグラフと称される対応する二部グラフが存在し、これは変数ノード（Ｖ）の集合及び検査ノード（Ｃ）の集合から構成される。一の検査ノードＣ（インデックスｉを有する）は、パリティ検査行列Ｈの要素ｈｉｊが１の場合に、タナーグラフにおいて一の変数ノードＶ（インデックスｊを有する）と関連付けられる。
【０００４】
データ伝送という状況で復号化する際には、パリティ検査行列Ｈの列数Ｎは、通信路を介して送信されたコードワードのコードワードビット数に対応する。通信路を介して送信されたコードワードは、Ｋの情報ビットと、Ｍのパリティ検査ビットとから構成される。パリティ検査行列Ｈの行数は、パリティ検査ビット数Ｍに対応する。対応するタナーグラフは、Ｍ＝Ｎ−Ｋの検査ノードＣ（但し、各検査ノードは、行列Ｈの一の行によって与えられる一の検査方程式に対応する）と、Ｎの変数ノードとから構成され、一の変数ノードは、受信コードワードの各ビットに対するものである。
【０００５】
従来のＬＤＰＣデコーダを、図１及び図２に示す。
【０００６】
図１は、ＬＤＰＣデコーダ１００を示す。
【０００７】
ＬＤＰＣデコーダ１００は、ブロック行シーケンス制御器１０１、記憶メモリ１０２、複数のパリティ検査更新ブロック１０３、パリティ検査機能ブロック１０４、ルータ回路１０５、複数のビット更新ブロック１０６及び逆ルータ回路１０７を備える。
【０００８】
例えば、タナーグラフを格納するために、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）は、例えばブロック行シーケンス制御器１０１の一部として用いられる。通常、複雑な制御論理又は状態装置が、タナーグラフに応じた制御に必要とされる。
【０００９】
更に、変数ノードと検査ノードプロセッサとを接続するルーティング／逆ルーティングネットワークは、通常、多数のマルチプレクサバンクを含む。
【００１０】
図２は、ＬＤＰＣデコーダ２００を示す。
【００１１】
ＬＤＰＣデコーダ２００は、タナーグラフを格納するＲＯＭグラフメモリ２０１を含む。ＬＤＰＣデコーダ２００は、（事前推定値又は対数尤度比で初期化される）検査ノードに送信すべきデータを格納する第１ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）２０２、スイッチ２０３、検査ノードプロセッサブロック２０４、検査ノードプロセッサ出力（Ｒｃｖ）メッセージを格納する第２ＲＡＭ２０５、及びパリティ検査機能ブロック２０６を更に含む。
【００１２】
また、このＬＤＰＣデコーダに対して、スイッチ２０３は、通常、多数のマルチプレクサを含む。
【発明の概要】
【発明が解決しようとする課題】
【００１３】
実施形態が基づくとみなされる課題は、既知のＬＤＰＣエンコーダ及びＬＤＰＣデコーダよりも効率的及び／又は簡単な（ＬＤＰＣ）エンコーダ及び（ＬＤＰＣ）デコーダを提供することである。
【課題を解決するための手段】
【００１４】
この課題は、独立項に係る特徴を有する復号化回路及び符号化回路によって解決される。
【００１５】
一の実施形態では、データシンボルを格納する複数の格納要素を含むデータバッファと、複数の入力部及び複数の出力部を含む処理回路と、を備えるＬＤＰＣ復号化回路が提供される。前記処理回路は、前記複数の入力部を介して受信したデータシンボルを処理し、且つ前記処理されたデータシンボルを前記複数の出力部を介して出力するように構成される。前記複数の格納要素のうちの各格納要素は、前記複数の入力部のうちの関連入力部に結合され、前記複数の格納要素の前記複数の入力部との関連性は、第１復号化パラメータによって決定される。前記複数の格納要素のうちの各格納要素は、前記複数の出力部のうちの関連出力部に結合され、前記複数の格納要素の前記複数の出力部との関連性は、第２復号化パラメータによって決定される。前記第１復号化パラメータ及び前記第２復号化パラメータは、復号化ルールによって決定され、前記第１復号化パラメータ及び前記第２復号化パラメータは、前記復号化処理を通して変化せず、前記第１復号化パラメータ及び前記第２復号化パラメータは、夫々、前記複数の入力部及び前記複数の出力部に対するデータシンボルブロックの移動を特定する。
【００１６】
他の実施形態では、データシンボルを格納する複数の格納要素を含むデータバッファと、複数の入力部及び複数の出力部を含む処理回路と、を備えるＬＤＰＣ符号化回路が提供される。前記処理回路は、前記複数の入力部を介して受信したデータシンボルを処理し、且つ前記処理されたデータシンボルを前記複数の出力部を介して出力するように構成される。前記複数の格納要素のうちの各格納要素は、前記複数の入力部のうちの関連入力部に結合され、前記複数の格納要素の前記複数の入力部との関連性は、第１符号化パラメータによって決定される。前記複数の格納要素のうちの各格納要素は、前記複数の出力部のうちの関連出力部に結合され、前記複数の格納要素の前記複数の出力部との関連性は、第２符号化パラメータによって決定される。前記第１符号化パラメータ及び前記第２符号化パラメータは、符号化ルールによって決定され、前記第１符号化パラメータ及び前記第２符号化パラメータは、前記符号化処理を通して変化せず、前記第１復号化パラメータ及び前記第２復号化パラメータは、夫々、前記複数の入力部及び前記複数の出力部に対するデータシンボルブロックの移動を特定する。
【００１７】
以下に、図面を参照して本発明の実施形態について説明する。復号化回路に関連して記載された実施形態は、符号化回路に同様に有効である。
【図面の簡単な説明】
【００１８】
【図１】従来のＬＤＰＣデコーダを示す図である。
【図２】従来のＬＤＰＣデコーダを示す図である。
【図３】一の実施形態に係る通信システムを示す図である。
【図４】第１パリティ検査行列、第２パリティ検査行列、及び第３パリティ検査行列を示す図である。
【図５】一の実施形態に係る復号化回路を示す図である。
【図６】一の実施形態に係る符号化回路を示す図である。
【図７】一の実施形態に係る復号化回路を示す図である。
【図８】一の実施形態に係るデコーダを示す図である。
【図９】一の実施形態に係るＶＮ対ＣＮＰ及びＣＮＰ対ＶＮ相互接続を示す図である。
【図１０Ａ】一の実施形態に係る一のＶＮバンクに対するＶＮ対ＣＮＰ及びＣＮＰ対ＶＮ相互接続を示す図である。
【図１０Ｂ】一の実施形態に係る一のＶＮバンクに対するＶＮ対ＣＮＰ及びＣＮＰ対ＶＮ相互接続を示す図である。
【図１１】一の実施形態に係るＶＮ対ＣＮＰ相互接続を示す図である。
【図１２】一の実施形態に係る検査ノードプロセッサを示す図である。
【図１３】２入力順序付けモジュール及び４入力順序付けモジュールの回路設計を示す図である。
【図１４】一の実施形態に係るＲｃｖ更新モジュールを示す図である。
【図１５】一の実施形態に係るデコーダを示す図である。
【図１６】一の実施形態に係るエンコーダを示す図である。
【図１７】一の実施形態に係るエンコーダを示す図である。
【図１８】一の実施形態に係る検査ノードプロセッサを示す図である。
【図１９】一の実施形態に係る検査ノードプロセッサを示す図である。
【図２０】一の実施形態に係るエンコーダを示す図である。
【図２１】一の実施形態に係るエンコーダを示す図である。
【図２２Ａ】一の実施形態に係る複数のＣＮＰを示す図である。
【図２２Ｂ】一の実施形態に係る複数のＣＮＰを示す図である。
【図２３】一の実施形態に係る複数のパリティ検査行列を示す図である。
【図２４】一の実施形態に係る検査ノードプロセッサを示す図である。
【図２５】従来のＬＤＰＣエンコーダアーキテクチャを示す図である。
【発明を実施するための形態】
【００１９】
符号化回路に関連して以下に記載された実施形態は、復号化回路に同様に有効であり、逆も同様である。
【００２０】
ＬＤＰＣ（低密度パリティ検査）符号は、例えば図３に示されるように、送信装置から受信装置へのデータ伝送に用いられてよい。
【００２１】
図３は、一の実施形態に係る通信システム３００を示す。
【００２２】
通信システム３００は、通信チャネル３０３を介して受信機３０２に送信すべきデータ３０４を送信する送信機３０１を備える。
【００２３】
送信すべきデータ３０４は、エンコーダ３０５によって複数のコードワードに符号化される。エンコーダ３０５は、（例えば、変調器、送信アンテナ等を備える）送信回路３０７に符号化データ３０６を供給する。送信回路３０７は、通信チャネル３０３を介して受信機３０２に符号化データ３０６を送信する。
【００２４】
符号化データ３０６は、（例えば、復調器、受信アンテナ等を備える）受信回路３０８によって受信データ３０９として受信される。コードワードは、送信時に通信チャネル３０３のノイズの影響を受けるので、受信回路３０８はコードワードを正確には再構成しないが、受信コードワードビットの対数尤度比（ＬＬＲ）３０９を生成する。これらは、送信コードワードを再構成する復調器３１０に供給される。
【００２５】
エンコーダ３０５及び復調器３１０は、例えばＬＤＰＣに係る誤り訂正符号に応じて構成される。
【００２６】
ＬＤＰＣ符号は、そのパリティ検査行列Ｈによって規定される。任意のパリティ検査行列Ｈに対して、タナーグラフと称される対応する二部グラフが存在し、これは変数ノード（Ｖ）の集合と検査ノード（Ｃ）の集合とから構成される。一の検査ノードＣ（インデックスｉを有する）は、パリティ検査行列Ｈの要素ｈｉｊが１の場合に、タナーグラフにおいて一の変数ノードＶ（インデックスｊを有する）と関連付けられる。
【００２７】
パリティ検査行列Ｈの列数Ｎは、一の送信されたコードワードのコードワードビット数に対応する。各コードワードは、情報ビット数Ｋ及びパリティ検査ビット数Ｍを備える。パリティ検査行列Ｈの行数は、パリティ検査ビット数Ｍに対応する。対応するタナーグラフは、Ｍ＝Ｎ−Ｋの検査ノードＣ（但し、各検査ノードは、行列Ｈの一の行によって与えられる一の検査方程式に対応する）と、Ｎの変数ノードとから構成され、一の変数ノードは、受信コードワードの各ビットに対するものである。
【００２８】
ブロックベースＬＤＰＣ符号において、パリティ検査行列は、サイズがＺ×Ｚの矩形サブブロック（サブ行列）に分割できる。一のサブ行列は、恒等行列ＩＺの巡回置換Ｐｉ又は空サブ行列である。
【００２９】
巡回置換Ｐｉは、Ｚ×Ｚ恒等行列から、該恒等行列の列を右にｉ要素だけ循環シフトさせることにより得られる。行列Ｐ０は、Ｚ×Ｚ恒等行列である。
【００３０】
例えば、Ｚ＝８の場合は以下の通りである。
【００３１】
【数１】
0005542140.tif 000002
【００３２】
行列Ｐ１及びＰ２は、夫々、恒等行列ＩＺ＝Ｐ０の列の場所を右に１及び２つ循環シフトさせることにより生成される。
【００３３】
この構造は、少なくともＺのメッセージの並行処理を可能とする。
【００３４】
ブロックＬＤＰＣ符号パリティ検査行列Ｈの例を、図４に示す。
【００３５】
図４は、第１パリティ検査行列４０１、第２パリティ検査行列４０２、及び第３パリティ検査行列４０３を示す。
【００３６】
各パリティ検査行列は、３２のブロック列（１から３２まで番号付けされる）を含む。第１パリティ検査行列４０１は、１６のブロック行（１から１６まで番号付けされる）を含み、第２パリティ検査行列４０２は、八のブロック行（１から８まで番号付けされる）を含み、並びに第３パリティ検査行列４０３は、四のブロック行（１から４まで番号付けされる）を含む。
【００３７】
本例ではＺ＝２１であり、コードワード長は６７２（３２のブロック列×ブロック列当たり２１のサブブロック列）である。即ち、対応する符号は、長さ６７２のＬＤＰＣ符号である。パリティ検査行列４０１、４０２、４０３に対応する符号は、新たなＩＥＥＥ８０２．１５．３ｃの高速ＷＰＡＮ（Ｗｉｒｅｌｅｓｓ  Ｐｅｒｓｏｎａｌ  Ａｃｃｅｓｓ  Ｎｅｔｗｏｒｋ）規格に対して提案された。
【００３８】
第３パリティ検査行列４０３から分かるように、行列の要素は高度に規則的である。即ち、各ブロック行は、その上のブロック行の循環シフト（長さ４）である。以下に記載する実施形態は、このような高度構築されたＬＤＰＣ符号に基づくものとみなすことができる。
【００３９】
図５は、一の実施形態に係る復号化回路５００を示す。
【００４０】
復号化回路５００は、データシンボルを格納する複数の格納要素５０２を含むデータバッファ５０１を備える。
【００４１】
復号化回路５００は、複数の入力部５０４及び複数の出力部５０５を含む処理回路５０３を更に備える。前記処理回路５０３は、前記複数の入力部５０４を介して受信したデータシンボルを処理し、且つ前記処理されたデータシンボルを前記複数の出力部５０５を介して出力するように構成される。前記複数の格納要素５０２のうちの各格納要素は、前記複数の入力部５０４のうちの関連入力部に結合され、前記複数の格納要素の前記複数の入力部との関連性は、第１復号化パラメータによって決定される。前記複数の格納要素５０２のうちの各格納要素は、前記複数の出力部５０５のうちの関連出力部に結合され、前記複数の格納要素の前記複数の出力部との関連性は、第２復号化パラメータによって決定される。
【００４２】
前記第１復号化パラメータ及び前記第２復号化パラメータは、復号化ルールによって決定され、前記第１復号化パラメータ及び前記第２復号化パラメータは、前記復号化処理を通して変化しない。
【００４３】
例として、復号化（符号化）回路における複数の格納要素と処理回路との結合は、復号化又は符号化処理の間、一定に保たれる。即ち、復号化又は符号化処理を特徴付ける一以上のパラメータ、例えばパリティ検査行列の性質（プロパティ）によって与えられるようなプロパティコードによって特定される等の復号化又は符号化スキームによって与えられるパラメータに基づいて選択される。
【００４４】
一の実施形態では、前記第１復号化パラメータ及び前記第２復号化パラメータは、負でない整数である。
【００４５】
一の実施形態では、前記第１復号化パラメータ及び前記第２復号化パラメータは、夫々、前記複数の入力部及び前記複数の出力部に対するデータシンボルブロックの移動を特定する。
【００４６】
一の実施形態では、前記復号化ルールは、誤り訂正符号によって与えられる。
【００４７】
一の実施形態では、前記誤り訂正符号は、パリティ検査符号である。
【００４８】
一の実施形態では、前記パリティ検査符号は、低密度パリティ検査符号である。
【００４９】
一の実施形態では、前記データシンボルは、通信路を介して受信した送信シンボルに対応する。
【００５０】
一の実施形態では、前記データシンボルは、前記送信シンボルの対数尤度比である。
【００５１】
一の実施形態では、前記処理回路は、所定の基準が満たされているかを前記データシンボルに基づいて検査するように構成される。
【００５２】
一の実施形態では、前記所定の基準は、前記データシンボルのパリティ検査に基づく。
【００５３】
一の実施形態では、各格納要素は、その格納データシンボルをその関連入力部に出力するように構成される。
【００５４】
一の実施形態では、各格納要素は、その格納データシンボルをその関連入力部に出力した後に、他のデータシンボルをその関連出力部から受信し、前記他のデータシンボルを格納し、前記他のデータをその関連入力部に出力するように構成される。
【００５５】
一の実施形態では、各格納要素とその関連入力部との結合は、ハードワイヤードである。
【００５６】
一の実施形態では、各格納要素とその関連出力部との結合は、ハードワイヤードである。
【００５７】
一の実施形態では、符号化及び復号化両方用の回路である。
【００５８】
これは、一の実施形態では、エンコーダ及びデコーダ間でリソース共有があるという意味である。
【００５９】
一の実施形態では、データシンボルを格納する複数の格納要素のうちの各格納要素を、処理回路の複数の入力部のうちの関連入力部に結合する工程であって、前記処理回路は、前記複数の入力部を介して受信したデータシンボルを処理し、且つ前記処理されたデータシンボルを前記複数の出力部を介して出力するように構成され、前記複数の格納要素の前記複数の入力部との関連性は、第１復号化パラメータによって決定される工程と、前記複数の格納要素のうちの各格納要素は、前記複数の出力部のうちの関連出力部に結合される工程であって、前記複数の格納要素の前記複数の出力部との関連性は、第２復号化パラメータによって決定される工程と、を備え、前記第１復号化パラメータ及び前記第２復号化パラメータは、復号化ルールによって決定され、前記第１復号化パラメータ及び前記第２復号化パラメータは、前記復号化処理を通して変化しないことを特徴とする復号化方法が提供される。
【００６０】
例えば、第１復号化パラメータ及び第２復号化パラメータに応じた結合は、前記復号化処理を通して変化しない。
【００６１】
一の実施形態では、データシンボルを格納する複数の格納要素のうちの各格納要素を、処理回路の複数の入力部のうちの関連入力部に結合する工程であって、前記処理回路は、前記複数の入力部を介して受信したデータシンボルを処理し、且つ前記処理されたデータシンボルを前記複数の出力部を介して出力するように構成され、前記複数の格納要素の前記複数の入力部との関連性は、第１符号化パラメータによって決定される工程と、前記複数の格納要素のうちの各格納要素は、前記複数の出力部のうちの関連出力部に結合される工程であって、前記複数の格納要素の前記複数の出力部との関連性は、第２符号化パラメータによって決定される工程と、を備え、前記第１符号化パラメータ及び前記第２符号化パラメータは、符号化ルールによって決定され、前記第１符号化パラメータ及び前記第２符号化パラメータは、前記符号化処理を通して変化しないことを特徴とする符号化方法が提供される。
【００６２】
例えば、第１復号化パラメータ及び第２復号化パラメータに応じた結合は、符号化処理を通して変化しない。
【００６３】
処理回路は、例えば複数の入力部を介して受信したデータシンボルを複数の出力部に渡す（できる限り処理後に）ように構成される。
【００６４】
データバッファは、例えば格納ユニットのＭのグループを有し、各グループは、Ｋ＊Ｒの格納ユニットバンクを備え、各バンクはＮの格納ユニットを備える。
【００６５】
処理回路は、例えばＮのパリティ検査ユニット（例えば検査ノードプロセッサ）を含み、各パリティ検査ユニットはＭ＊Ｋ＊Ｒの入力部を備え、一の入力部は前記Ｍ＊Ｋ＊Ｒの格納ユニットバンクの夫々から由来し、各パリティ検査ユニットはＭ＊Ｋ＊Ｒの出力部を備える。
【００６６】
一の実施形態では、ｐ番目のグループにおけるｑ番目のバンクの格納ユニットのＮの出力部は、前記Ｎのパリティ検査ユニットの夫々の（（ｐ−１）＊Ｋ＊Ｒ＋ｑ）番目の入力部に関連付けられる。
【００６７】
例えば、Ｎのパリティ検査ユニットの夫々の（（ｒ−１）＊Ｋ＊Ｒ＋ｓ）番目の出力部は、ｒ番目のグループにおけるｕ番目のバンクの格納ユニットのＮの入力部に関連付けられ、ｓはｕとは異なる。
【００６８】
一の実施形態では、処理回路は、Ｎ／Ｄのパリティ検査ユニットを備え、Ｄは整数であり、Ｎ／Ｄは整数であり、各パリティ検査ユニットはＭ＊Ｋ＊Ｒの入力部を備え、一の入力部は前記Ｍ＊Ｋ＊Ｒの格納ユニットバンクの夫々に関連しており、各パリティ検査ユニットはＭ＊Ｋ＊Ｒの出力部を備える。
【００６９】
例えば、ｐ番目のグループにおけるｑ番目のバンクの格納ユニットの選択されたＮ／Ｄの出力部は、前記Ｎ／Ｄのパリティ検査ユニットの夫々の（（ｐ−１）＊Ｋ＊Ｒ＋ｑ）番目の入力部に関連付けられ、続いて、ｐ番目のグループにおけるｑ番目のバンクの格納ユニットの他の選択されたＮ／Ｄの出力部は、前記Ｎ／Ｄのパリティ検査ユニットの夫々の同じ（（ｐ−１）＊Ｋ＊Ｒ＋ｑ）番目の入力部に関連付けられるので、ｐ番目のグループにおけるｑ番目のバンクの格納ユニットの全Ｎの出力部は、Ｄ回において、前記Ｎ／Ｄのパリティ検査ユニットの夫々の同じ（（ｐ−１）＊Ｋ＊Ｒ＋ｑ）番目の入力部に関連付けられる。
【００７０】
一の実施形態では、Ｎ／Ｄのパリティ検査ユニットの夫々の（（ｒ−１）＊Ｋ＊Ｒ＋ｓ）番目の出力部は、ｒ番目のグループにおけるｕ番目のバンクの格納ユニットの選択されたＮ／Ｄの入力部に関連付けられ、ｓはｕとは異なり、続いて、Ｎ／Ｄのパリティ検査ユニットの夫々の同じ（（ｒ−１）＊Ｋ＊Ｒ＋ｓ）番目の出力部は、ｒ番目のグループにおけるｕ番目のバンクの格納ユニットの他の選択されたＮ／Ｄの入力部に関連付けられるので、Ｎ／Ｄのパリティ検査ユニットの夫々の同じ（（ｒ−１）＊Ｋ＊Ｒ＋ｓ）番目の出力部は、Ｄ回において、ｒ番目のグループにおけるｕ番目のバンクの格納ユニットの全Ｎの入力部に関連付けられる。
【００７１】
一の実施形態では、処理回路は、データシンボルがデータバッファと処理回路との間でＲ回受け渡しされた後に、データシンボルを符号化しつつ処理する。
【００７２】
一の実施形態では、検査ノードの一の「マクロ層」は、検査ノードの重みとは無関係に１サイクルで更新される。エンコーダに対しては、符号化待ち時間は、パリティ検査行列の「マクロ」層の数と同じくらい小さくてよい。実施形態は、１クロックサイクルにおいて（少なくとも）一のパリティ検査ビットバンクを生成する。
【００７３】
一の実施形態では、低密度パリティ検査（ＬＤＰＣ）符号に応じて符号化された受信データストリームを復号するデコーダ回路であって、初期確率値及び後続の更新確率値を格納する変数ノードメモリと、前記確率値を更新し且つ検査ノード値を生成する複数のパリティ検査更新ユニットと、前記確率値を前記変数ノードメモリから前記パリティ検査更新ユニット（例えば、パリティ検査ユニット）の集合に送る複数のハードワイヤード相互接続部と、前記更新された確率値を前記パリティ検査更新ユニットの集合から前記変数ノードメモリへ連結する複数のハードワイヤード連結部と、を備えたデコーダ回路が提供される。
【００７４】
一の実施形態では、複数のパリティ検査ユニットは、後続の更新確率値が異なる変数ノードメモリと異なるパリティ検査更新ユニットとの間でＢ＊Ｒ回受け渡しされた後に、後続の更新確率値を処理する。但し、Ｂは整数である。
【００７５】
一の実施形態では、複数のハードワイヤード連結部は、Ｎ／Ｄのパリティ検査ユニットの夫々の（（ｒ−１）＊Ｋ＊Ｒ＋ｓ）番目の出力部を、ｒ番目のグループにおけるｕ番目のバンクの格納ユニットの選択されたＮ／Ｄの入力部に経路指定（ルーティング）し、ｓはｕとは異なり、続いて、Ｎ／Ｄのパリティ検査更新ユニットの夫々の同じ（（ｒ−１）＊Ｋ＊Ｒ＋ｓ）番目の出力部は、ｒ番目のグループにおけるｕ番目のバンクの格納ユニットの他の選択されたＮ／Ｄの入力部に経路指定（ルーティング）されるので、Ｎ／Ｄのパリティ検査更新ユニットの夫々の同じ（（ｒ−１）＊Ｋ＊Ｒ＋ｓ）番目の出力部は、ｒ番目のグループにおけるｕ番目のバンクの格納ユニットの全Ｎの入力部に経路指定（ルーティング）される。
【００７６】
本実施形態において用いられるメモリは、揮発性メモリ、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、又は非揮発性メモリ、例えばＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒａｎｄｏｍ  Ｏｎｌｙ  Ｍｅｍｏｒｙ），ＥＰＲＯＭ（消去可能ＰＲＯＭ）、ＥＥＰＲＯＭ（電気的消去可能ＰＲＯＭ）、又はフラッシュメモリ、例えばフローティングゲートメモリ、電化トラップメモリ、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）又はＰＣＲＡＭ（Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）であってよい。
【００７７】
一の実施形態では、「回路」は、メモリに格納されたソフトウェア、ファームウェア又はそれらの任意の組み合わせを実行するプロセッサ又は特殊用途回路網である、任意の種類の論理実装実体として理解されてよい。よって、一の実施形態では、「回路」は、ハードワイヤード論理回路、又はプログラム可能プロセッサ、例えばマイクロプロセッサ（例えば、複数命令セットコンピュータ（ＣＩＳＩ）プロセッサ又は縮小命令セットコンピュータ（ＲＩＳＣ）プロセッサ）等のプログラム可能論理回路であってよい。「回路」は、ソフトウェアを実行するプロセッサ、例えば任意の種類のコンピュータプグラム、例えばＪａｖａ（登録商標）等の仮想マシンコードを用いるコンピュータプログラムであってもよい。夫々の機能における他の種類の実施についても以下により詳細に記載されるが、他の実施形態に応じて「回路」として理解されてよい。「ブロック」は、例えば回路として理解されてよい。
【００７８】
図６は、一の実施形態に係る符号化回路６００を示す。
【００７９】
符号化回路６００は、データシンボルを格納する複数の格納要素６０２を含むデータバッファ６０１を備える。符号化回路６００は、複数の入力部６０４及び複数の出力部６０５を含む処理回路６０３をさらに備える。前記処理回路６０３は、前記複数の入力部６０４を介して受信したデータシンボルを処理し、且つ前記処理されたデータシンボルを前記複数の出力部６０５を介して出力するように構成される。前記複数の格納要素６０２のうちの各格納要素は、前記複数の入力部６０４のうちの関連入力部に結合され、前記複数の格納要素の前記複数の入力部６０４との関連性は、第１符号化パラメータによって決定される。
【００８０】
前記複数の格納要素６０２のうちの各格納要素は、前記複数の出力部６０５のうちの関連出力部に結合され、前記複数の格納要素の前記複数の出力部６０５との関連性は、第２符号化パラメータによって決定される。
【００８１】
前記第１符号化パラメータ及び前記第２符号化パラメータは、符号化ルールによって決定され、前記第１符号化パラメータ及び前記第２符号化パラメータは、前記符号化処理を通して変化しない。
【００８２】
データシンボルは、例えば（少なくとも部分的に）符号化されるべき情報ビットである。エンコーダは、例えば情報ビットのパリティ検査ビットを生成する。
【００８３】
一の実施形態では、処理回路は、後続の更新確率値がデータバッファと処理回路との間でＢ＊Ｒ回受け渡しされた後に、後続の更新確率値を復号化しつつ処理する。但し、Ｂは整数である。
【００８４】
処理回路は、符号化及び復号化両方に用いられてよい。即ち、回路５００及び６００は結びつけて一の回路であってよい。
【００８５】
一の実施形態では、上記の復号化回路を有する受信機と、上記の符号化回路を有する送信機と、を備えることを特徴とする通信システムが提供される。
【００８６】
一の実施形態に係るハイスループットＬＤＰＣデコーダアーキテクチャの一例について、図７を参照して以下に説明する。
【００８７】
図７は、一の実施形態に係る復号化回路７００を示す。
【００８８】
一の実施形態では、参照することにより本願に組み込まれる米国特許出願公開Ｎｏ．ＵＳ２００５／０２０４２７１として公開された２００４年５月２３日付け出願の同時係属且つ同一出願人による出願番号１０／８０６，８７９に記載されるように、収束性（ｃｏｎｖｅｒｇｅｎｃｅ）を良くするために階層復号化が採用される。
【００８９】
復号化回路７００は、受信コードワードの対数尤度比（ＬＬＲ）を格納するメモリ７０３を備える（即ち、一の実施形態では、受信コードワードの対数尤度比又は受信コードワードの事前推定値で初期化される）。
【００９０】
メモリ７０３は、第１相互接続７０１と第２相互接続７０２を用いて、検査ノードプロセッサアレイ７０４と事後ＬＬＲ（Ｑｖ）メッセージとを交換する。例えば、メモリ７０３に格納されたデータシンボルは、事後推定値Ｑｖに対する反復毎に更新される（受信回路３１０によって供給された受信コードワードのＬＬＲから開始する）。
【００９１】
一の実施形態では、従来のデコーダとは異なり、メモリ７０３と検査ノードプロセッサアレイ７０４との間の相互接続７０１及び７０２は、複雑な制御論理や複数のマルチプレクサバンクが無い、ハードワイヤードである。更に、一の実施形態では復号化回路７００は、パリティ検査行列を格納するメモリを含まない。
【００９２】
一の実施形態に係るＬＤＰＣ階層デコーダのより詳細な構造の一例を、図８に示す。
【００９３】
図８は、一の実施形態に係るデコーダ８００を示す。
【００９４】
本例では、メモリ７０３は、複数のメモリバンク８０１−８０５（１から３２まで番号付けされる）を含む変数ノード（ＶＮ）アレイであり、検査ノードプロセッサアレイは、複数の検査ノードプロセッサ８０６−８０９を含む。
【００９５】
本例では、メモリバンクの数（３２）と検査ノードプロセッサの数（２１）、各ノードプロセッサの入力部及び出力部の数（３２）、並びにメモリバンクと検査ノードプロセッサとの間の相互接続（相互接続７０１及び７０２に対応）は、図４に示されたパリティ検査行列４０１、４０２、４０３によって与えられるようなＩＥＥＥ８０２．１５．３ｃドラフトに規定されたＬＤＰＣ符号に対応する。
【００９６】
変数ノード（ＶＮ）アレイ８０１−８０５は、変数ノードメモリである。アレイ８０１−８０５は、チャネルＬＬＲ、即ち受信回路３０８によって供給された現在のコードワード（即ち、現在復号化すべきコードワード）の対数尤度比で初期化される。
【００９７】
アレイ８０１−８０５の長さは、コードワード長６７２である。バンク８０１−８０５は、Ｍ＝８グループにグループ化される。各バンク８０１−８０５は、Ｎ＝２１の格納ユニットを備える。各バンク８０１−８０５の２１の格納ユニットは、２１の検査ノードプロセッサ８０６−８０９の入力部に接続される。但し、各格納ユニットは、きっかり一の検査ノードプロセッサ８０６−８０９の入力部と結合される。
【００９８】
復号化回路８００は、復号化処理の収束性（例えば複数の反復を含む）をテストし、且つ固有の早期停止機構をデコーダに提供する復号化処理のパリティ検査機能ブロック８１０を含む。
【００９９】
図７に示すように、二種類のルーティングネットワーク、即ち、ＶＮ対ＣＮＰネットワーク及びＣＮＰ対ＶＮネットワーク、として見られてよい二の相互接続７０１及び７０２がある。一の実施形態では、これらのネットワークはハードワイヤードである。
【０１００】
ＶＮアレイ８０１−８０５の出力部（即ちバンク８０１−８０５の格納要素）とＣＮＰアレイ８０６−８０９の入力部との間の接続は、第１復号化パラメータ、即ち第３パリティ検査行列４０３の第１ブロック行によって循環シフトの方法で与えられると見られてよい。
【０１０１】
例えば、Ｈ（１，１）＝０（Ｈはここでサブ行列の４×３２行列として解釈されることに留意すべきであり、よってエントリｉは置換行列Ｐｉを意味する）ので、第１ＶＮバンク８０１は、置換無しに１対１で各ＣＮＰの第１入力部に接続されるべきである。即ち、第１ＶＮバンク８０１の第１格納要素は、第１ＣＮＰ８０６の第１入力部に結合され、第１ＶＮバンク８０１の第２格納要素は、第２ＣＮＰ８０７の第１入力部に結合され、以下同様である。
【０１０２】
ＶＮ対ＣＮＰ相互接続におけるこの部分は、図８において第１バンク接続８１１及び８１２として示される。
【０１０３】
Ｈ（１，２）＝１８であるので、第２ＶＮバンク８０２は、ＶＮ２（１９）−＞ＣＮＰ１、ＶＮ２（２０）−＞ＣＮＰ２、．．．、ＶＮ２（２）−＞ＣＮＰ５、ＶＮ２（１）−＞ＣＮＰ４というように、各ＣＮＰの第２入力部に接続されるべきである。但し、ＶＮ２（ｉ）−＞ＣＮＰｊは、第２バンク８０２のｉ番目の格納要素がｊ番目のＣＮＰの（第２）入力部と結合していることを意味する。
【０１０４】
ＶＮ対ＣＮＰ相互接続におけるこの部分は、図８において第２バンク接続８１３及び８１４として示される。
【０１０５】
ＣＮＰ対ＶＮ相互接続、即ちＣＮＰアレイ８０６−８０９の出力部とＶＮアレイ８０１−８０５の入力部との間の接続は、第２復号化パラメータ、即ち第３パリティ検査行列４０３の４サイクリック（循環）構造によって与えられると見られてよい。例えば、第３パリティ行列４０３の第１ブロック行における第１の四エントリ４０４、４０５、４０６及び４０７（左から右）の順序は、第３パリティ検査行列４０３の第２ブロック行において、第４エントリ４０７、第１エントリ４０４、第２エントリ４０５及び第３エントリ４０６という順序で、即ち第１行と比べて１サイクル右にシフトするのに応じて生じる。
【０１０６】
この規則的コード構造に対応するＣＮＰ対ＶＮ相互接続、即ちＣＮＰ８０６−８０９からＶＮアレイ８０１−８０５までのルーティングネットワークは、図８において第１グループ接続８１５−８１８として示される。ここで留意すべきは、この循環ＣＮＰ対ＶＮ相互接続構造に夫々応じた四のバンクのＭ＝８グループを形成するバンク８０１−８０５について考慮してよいことである。
【０１０７】
第１グループ接続８１５−８１８は、図４の第３パリティ検査行列４０３によって与えられる符号の循環構造に適合している。即ち、ＣＮＰアレイの第２出力部（即ち、全ＣＮＰ８０６−８０９の第２出力部）は、接続８１６を介して第１ＶＮバンク８０１に結合され、ＣＮＰアレイの第３出力部は、接続８１７を介して第２ＶＮバンク８０２に結合され、ＣＮＰアレイの第４出力部は、接続８１８を介して第３ＶＮバンク８０３に結合され、ＣＮＰアレイの第１出力部は、接続８１５を介して第４ＶＮバンク８０４に結合される。
【０１０８】
このようなＶＮ対ＣＮＰ相互接続は、１サイクルにおける一ブロック行のメッセージを更新し、且つ次のサイクルにおける次のブロック行のメッセージの処理を開始する復号化処理を容易にする。このアーキテクチャでは、４サイクルのみが一反復の復号化処理に必要である。これは、第３パリティ検査行列４０３に対応する符号だけでなく、以下により詳細に説明される第１パリティ検査行列４０１及び第２パリティ検査行列４０２に対応する符号に対しても同様である。
【０１０９】
ダイレクトハードワイヤードＶＮ対ＣＮＰ及びＣＮＰ対ＶＮ相互接続とともに、図８に示された模範的アーキテクチャは、パリティ検査行列４０１、４０２及び４０３に対応するＬＤＰＣ符号に特に良く適している。
【０１１０】
一の実施形態に係る第１グループのバンク（バンク８０１−８０４）のＶＮ対ＣＮＰ及びＣＮＰ対ＶＮ相互接続を、図９に示す。
【０１１１】
図９は、一の実施形態に係るＶＮ対ＣＮＰ及びＣＮＰ対ＶＮ相互接続を示す。
【０１１２】
ＣＮＰアレイ９００は、ＣＮＰアレイ８０６−８０９に対応する。
【０１１３】
第１バンク９０１、第２バンク９０２、第３バンク９０３、第４バンク９０４は、第１グループのバンク８０１−８０４に対応する。よって図９に示した相互接続は、第３パリティ検査行列４０３の第１の四エントリに応じた接続を示す。
【０１１４】
詳細には、第１循環シフトブロック９０５−９０８は、第３パリティ検査行列４０３の第１の四エントリに対応し、各第１循環シフトブロック９０５−９０８は、第３パリティ検査行列４０３の対応エントリ（即ち、対応置換行列）に応じて、対応バンク９０１−９０４に格納されたデータシンボルの循環シフトを実施する。
【０１１５】
次のサイクルに対して正しい順序とするために、ＣＮＰアレイ９００の出力部は、第１循環シフトブロック９０５−９０８によって実施される循環シフトに逆循環シフトを実施する第２循環シフトブロック９０９−９１２によって循環シフトされる。詳細には、循環シフト０は、循環シフト０によって逆にされ、循環シフト１８は、（各バンク９０１―９０４の長さが２１であるので、０に対応する合計２１を有するように）循環シフト３によって逆にされ、循環シフト６は、（合計２１を有するように）循環シフト１５によって逆にされ、循環シフト５は、（合計２１を有するように）循環シフト１６によって逆にされる。
【０１１６】
循環シフトブロック９０１−９０４、９０９−９１２として示された循環シフトは、一の実施形態では、図８に示すように入力部への格納要素と格納要素への出力部における対応配線によって実現される。
【０１１７】
第１ＶＮバンク９０１の入力／出力配線を図１０Ａに、第２ＶＮバンク９０２の入力／出力配線を図１０Ｂに、上面図で示す。
【０１１８】
図１０Ａ及び図１０Ｂは、一の実施形態に係る一のＶＮバンクに対するＶＮ対ＣＮＰ及びＣＮＰ対ＶＮ相互接続を示す。
【０１１９】
ＣＮＰアレイ１００３、１００８は、ＣＮＰアレイ９００に対応する。第１バンク１００１は、第１バンク９０１に対応し、第２バンク１００６は、第２バンク９０２に対応する。第１循環シフトブロック１００２、１００７は、第１循環シフトブロック９０５、９０６に夫々対応し、第２循環シフトブロック１００４、１００９は、第２循環シフトブロック９０９、９１０に夫々対応する。
【０１２０】
第１バンク１００１の出力部は、０シフト第１循環シフトユニット１００２を介してＣＮＰアレイ１００３の第１入力部に直接接続する。第１バンク１００１の入力部は、パリティ検査行列４０３の４サイクリック循環構造によって特定されるように、ＣＮＰ１アレイ１００３の第２出力部に由来する。ＣＮＰ対ＶＮ相互接続循環シフト（循環シフトブロック１００４で示される）は、ＣＮＰアレイ１００８（循環シフト３）の第２入力部に対する、第２ＶＮバンク１００６のＶＮ対ＣＮＰ相互接続の循環シフト（循環シフトブロック１００７で示される）の逆シフトである。
【０１２１】
第１の複数の接続１００５は、（第１バンク）第２循環シフトブロック１００４と第１バンク１００１との間の直接１対１接続である。ここで留意すべきは、循環シフトブロック１００４の循環シフトは、対応配線によって実現できることである。
【０１２２】
第２バンク１００６の出力部は、Ｈ（１，２）＝１８であるので循環シフト１８を実施する（第２バンク）第１循環シフトブロック１００７を介して、ＣＮＰアレイ１００８の第２入力部に結合される。
【０１２３】
ＣＮＰ対ＶＮ相互接続の循環シフト（循環シフトブロック１００９で示される）は、ＣＮＰアレイ９００の第３入力に対するＶＮ−ＣＮＰ相互接続の循環シフトの逆である。第２の複数の接続１０１０は、（第２バンク）第２循環シフトブロック１００９と第２バンク１００６との間の直接１対１接続である。
【０１２４】
ＣＮＰアレイ８０６−８０９との間のＶＮバンク８０１−８０５の入力／出力配線を、図１１に「正面図」で示す。
【０１２５】
図１１は、一の実施形態に係るＶＮ対ＣＮＰ相互接続を示す。
【０１２６】
図１１に示すようなＶＮ対ＣＮＰ相互接続の図は、第３パリティ検査行列４０３に対応する符号の４サイクリック（循環）構造とのＶＮ対ＣＮＰ相互接続の対応を示す。
【０１２７】
第１グループ接続８１５−８１８に対応する第１グループ接続１１０１は、第３パリティ検査行列４０３によって与えられる符号の循環構造に適合している。即ち、第１グループ接続１１０１は、ＣＮＰ２−＞ＶＮ１を接続する。即ちＣＮＰアレイの第２出力部は、第１グループ接続１１０１を介してＶＮ１によって指定される第１ＶＮバンクに結合される。
【０１２８】
同様に、第１グループ接続１１０１は、ＣＮＰ３−＞ＶＮ２、ＣＮＰ４−＞ＶＮ３、及びＣＮＰ１−＞ＶＮ４を接続する。第１グループ接続１１０１の接続は、第３パリティ検査行列４０３のブロック列１から４の４サイクリック（循環）構造に対応する（即ち、第１の四のブロック列１−４におけるブロック行からブロック行への１だけの右への循環シフト）。
【０１２９】
更に、同様に、第２グループ接続１１０２は、第３パリティ検査行列４０３の４サイクリック（循環）構造に対応するＣＮＰ６−＞ＶＮ６、ＣＮＰ７−＞ＶＮ６、ＣＮＰ８−＞ＶＮ７、及びＣＮＰ５−＞ＶＮ８を接続する。第２グループ接続１１０２の接続は、第３パリティ検査行列４０３のブロック列５から８の４サイクリック（循環）構造に対応する（即ち、第２の四のブロック列５−８におけるブロック行からブロック行への１だけの右への循環シフト）。
【０１３０】
その他の六のバンクグループに対して、ＶＮ対ＣＮＰ相互接続（ＶＮ対ＣＮＰネットワーク）は、第３パリティ検査行列４０３の夫々のブロック列の４サイクリック（循環）構造を考慮する同様のグループ接続を含む。
【０１３１】
パリティ検査行列のブロック行が処理された特定のシーケンスは、復号化性能に影響を与えることが分かっている。図８に示され上述された自然シーケンスは、図示のみを目的とする。他の実施形態では、ブロック行復号化シーケンスを再度順序付けすることにより、より良好な誤り率性能が得られる。これに対して、図８に示された相互接続は再配線されてよい。
【０１３２】
表１は、図１に示されたアーキテクチャ、図２に示されたアーキテクチャ及び一の実施形態のアーキテクチャ間の比較を表す。例えば、図８を参照して説明したものと同様である。
【０１３３】
【表１】
0005542140.tif 000003
【０１３４】
一の実施形態に係る検査ノードプロセッサのアーキテクチャを、図１２に示す。
【０１３５】
図１２は、一の実施形態に係る検査ノードプロセッサ１２００を示す。
【０１３６】
検査ノードプロセッサ１２００は、上述のようにＶＮバンク８０１から８０５の出力部と結合された複数の入力部１２０１を含む。
【０１３７】
検査ノードプロセッサ１２００は、上述のようにＶＮバンク８０１から８０５の入力部と結合された複数の出力部１２０２を更に含む。
【０１３８】
図８に示された例に対応して、検査ノードプロセッサは、３２の入力部１２０１及び３２の出力部１２０２を含む。
【０１３９】
各入力部を介して、検査ノードプロセッサ１２００は、事後推定値Ｑｖを受信し、対応する出力部を介して更新事後推定値Ｑｖを出力する。
【０１４０】
ちょうど１サイクルで一のブロック層を復号化するために、ＣＮＰ１２００のデータ経路は、一の実施形態において純粋な組み合わせである。
【０１４１】
Ｒｃｖ更新モジュール１２０３は、確率値Ｒｃｖの更新を実行する。
【０１４２】
Ｒｃｖ更新モジュール１２０３によって出力された更新Ｒｃｖ値は、更新Ｒｃｖ値が生成されたＱｖ値として、同じＶＮバンクに対応するメモリ１２０４にフィードバックされる。
【０１４３】
各メモリ１２０４は、例えばシフトレジスタ又はＲＡＭで実施される先入れ先出し（ＦＩＦＯ）法で動作され、四値を格納するように構成される。各サイクルにおいて、一のＲｃｖ値が生成されてメモリ１２０４に供給されるので、更新Ｒｃｖ値は、４サイクル後に（即ち、次の反復において）メモリ１２０４によって出力され、よって更新Ｒｃｖ値は、妥当なＱｖ、即ちＲｃｖ値が生成されたＱｖ値に対応する（Ｑｖ値の更新値である）Ｑｖが入力されるサイクルにおいて、メモリ１２０４によって出力されるであろう。これは、Ｑｖ値が４サイクル構造（例えば図１１に示される）に従い、４サイクル毎にＶＮバンクを再訪問（できれば更新）し、よって４サイクル毎に入力部１２０１を介して再入力（できれば更新）されるからである。
【０１４４】
メモリ１２０４によって出力されたＲｃｖ値は、減算器１２０５により、対応する入力部１２０１によって受信されたＱｖ値から減算される。その結果は、Ｒｃｖ更新モジュール１２０３及び加算器１２０５に供給され、加算器１２０５において更新Ｒｃｖ値に加算されて更新Ｑｖ値が生成される。
【０１４５】
一の実施形態に係るＲｃｖ更新モジュール１２０３のアーキテクチャについて、図１３及び図１４を参照して以下に説明する。本実施形態では、図示するために正規化最小和アルゴリズム（ＮＭＳ）を採用する。
【０１４６】
図１３は、２入力順序付けモジュール１３０１及び４入力順序付けモジュール１３０２の回路設計を示す。
【０１４７】
２入力順序付けモジュール１３０１は、二の振幅入力を比較し、それらを整理して（上部出力（部）を介した最小値と下部出力（部）を介した二値の最大値とを）出力する。４入力順序付けモジュール１３０２は、二グループの事前順序付け振幅入力（即ち、各グループは、グループの最小値及び最大値に順序付けされる）を採用し、最小値及び２番目に小さい値を出力する（即ち、四の入力値×１から×４のうちの、二の最低値を出力する）。図示したように、４入力順序付けモジュール１３０２への入力の事前順序付けは、４入力順序付けモジュール１３０２の前に結合された二の２入力順序付けモジュール１３０１によって実現される。２番目に小さい値を決定するために、３入力最小モジュール１３０３（即ち、三の入力値のうち最も小さい値を出力するモジュール）が４入力順序付けモジュール１３０４によって用いられる。
【０１４８】
最小値の指標付けは、簡単のために図１３には示さない。
【０１４９】
２入力モジュール１３０１及び４入力モジュール１３０２に基づいたＲｃｖ更新モジュールを、図１４に示す。
【０１５０】
図１４は、一の実施形態に係るＲｃｖ更新モジュール１４００を示す。
【０１５１】
図８に示された例におけるＶＮバンクの数に対応して、Ｒｃｖ更新モジュール１４００は、３２入力Ｒｃｖ更新モジュールである。Ｒｃｖ更新モジュール１４００は、純粋な組み合わせである。
【０１５２】
Ｒｃｖ更新モジュール１４００は、四の８入力モジュール１４０３を含む。ここで、８入力モジュール１４０３の構造は、一例としての最上の８入力モジュール１４０３に対して示される。
【０１５３】
８入力モジュール１４０３は、入力部を介して受信する値に対して、値をその符号（ｓｉｇｎ）（分割ユニット１４０４の上部出力（部）からの出力）とその振幅（分割ユニット１４０４の下部出力（部）からの出力）とに、それらの入力部の夫々に対して分割する分割ユニット１４０４を含む。
【０１５４】
１から３２まで番号付けされた３２の入力値の符号（ｓｉｇｎ）は、八の符号（ｓｉｇｎ）の四グループにグループ化される。これら四グループは、Ｒｃｖ更新モジュール１４００の一部であってよいが、概観を良くするために図１４において別々に示される符号（ｓｉｇｎ）決定回路１４３０に入力される。
【０１５５】
符号（ｓｉｇｎ）の各グループに対する符号（ｓｉｇｎ）は、第１ＸＯＲ要素１４１３−１４１６によって排他的論理和が行われる。第１ＸＯＲ要素１４１３−１４１６の出力部は、更に第２ＸＯＲ要素１４１７、１４１８によって更に対をなし、排他的論理和が行われる。第２ＸＯＲ要素１４１７、１４１８は、出力として広域符号（ｇｌｏｂａｌ  ｓｉｇｎ）を生成する第３ＸＯＲ要素１４１９によって排他的論理和が行われる。
【０１５６】
８入力モジュール１４０３の夫々は、最終段階として、４入力モジュール１４０２を含み、よって（図１３参照）二値を出力する。
【０１５７】
８入力モジュール１４０３の夫々に対して、８入力モジュール１４０３によって出力された二値は、対応する計数ペアの出力値１４０６−１４０９を生成する計数モジュール１４０５によって、同じ係数で計算される。
【０１５８】
符号（ｓｉｇｎ）動作と同様に、三対の出力値１４０６−１４０９は、更に対をなして、複数対の値１４１０、１４１１を出力する二の４入力モジュール１４３１に対する入力として用いられ、複数対の値１４１０、１４１１は、最終対の出力値１４１２を生成する４入力モジュール１４３２に再供給される。
【０１５９】
これらの局地的／広域振幅／符号（ｓｉｇｎ）の全て、即ち、複数対の値１４０６から１４１２とＸＯＲ要素によって出力された符号（ｓｉｇｎ）は、選択モジュール１４２０に入力される。
【０１６０】
選択モジュール１４２０は、Ｒｃｖ更新モジュール１４００の一部であってよいが、概観を良くするために図１４において別々に示される。
【０１６１】
選択モジュール１４２０の動作は、符号化速度によって制御されてよい。
【０１６２】
選択モジュール１４２０は、規定の符号化速度、即ち、本例では１／２、３／４、又は７／８で、四グループの所望の符号（ｓｉｇｎ）及び振幅１４２１から１４２４を生成する。
【０１６３】
各グループ１４２１から１４２４は、最小値、２番目に小さい値、最小値の符号（ｓｉｇｎ）及び指標から構成されるグループである。
【０１６４】
各グループ１４２１から１４２４は、各グループについて妥当な振幅を得るために、マルチプレクサの四グループのうちの一グループ１４２５を制御する。マルチプレクサの各グループは、概観を良くするために図１４において別々に示される出力段階モジュール１４３３の一部である。
【０１６５】
各出力段階モジュール１４３３では、Ｒｃｖ更新モジュールの３２の入力を形成する更新Ｒｃｖ値を得るために、結合器１４２６によって振幅が符号（ｓｉｇｎ）と結合される。
【０１６６】
パリティ検査行列を慎重に設計すると、図７に示したような実施形態は、同じ長さで異なる速度の複数のＬＤＰＣ符号を支持できる。一の実施形態では、これを支持するために、これらのパリティ検査行列が一の「母」符号から生じる。一の実施形態では、「母」符号として、第３パリティ検査行列４０３に対応する符号が用いられる。符号化速度Ｒ＝７／８の４層を有する。
【０１６７】
この符号から、第２パリティ検査行列４０２によって与えられた速度３／４の符号と第１パリティ検査行列４０１によって与えられた速度１／２の符号は、４サイクル循環性能が維持されるように構成されてよい。
【０１６８】
これは、「母」パリティ検査行列、即ち第３パリティ検査行列４０３の列方向の拡大を介して実行できる。例えば、第２パリティ検査行列４０２を考える。第２パリティ検査行列４０２の二のブロック行は、第３パリティ検査行列４０３の一のブロック行の拡大によって生成されてよい。第２パリティ検査行列４０２に対応する符号は、拡大係数２を有すると言ってよい。
【０１６９】
４サイクル循環性能は、図４の第２パリティ検査行列４０２のエントリ４０８−４１１によって示されるように、二のブロック行グループに対して維持されてよい。これらの拡大された二のブロック行に対しては、更新されるべき唯一のエッジが存在するだけであり、矛盾がないため、これらの拡大された二のブロック行は同時に処理できる。第１パリティ検査行列４０１は拡大係数４を有し、同時に処理された四のブロック行グループで同様に復号化でき、４サイクルのみが一の反復に必要とされる。
【０１７０】
図７を参照して上述した実施形態は、相互接続ネットワークの変更無しに、これらの符号全てを支持する。図１４に示した模範的なＲｃｖ制御モジュール１４２０は、いくつかの簡単な制御論理及びマルチプレクサを用いて、規定された符号化速度に応じてＲｃｖ更新を制御できる。図８に示した実施形態は、最大拡大係数４を有する符号を支持できるが、アーキテクチャは、任意の拡大係数を有する符号の任意の集合に利用できる。
【０１７１】
図８を参照して上述した実施形態は、図７に示したＬＤＰＣデコーダの完全に並列化された実施について例示する。しかしながら、ここで留意すべきは、実施形態が、半分並列化された実施としても構成されうることである。例えば、ＣＮＰ７０４の数（図７）は、ＣＮＰを時分割することにより、複雑度の低い用途において３分の１に減らされてよい。リソース供給を支持するために、図７に示された直接相互接続７０１及び７０２は、例えばマルチプレクサバンクを挿入することにより変更されてよい。
【０１７２】
図１５は、一の実施形態に係るデコーダ１５００を示す。
【０１７３】
デコーダ１５００のアーキテクチャは、デコーダ８００のアーキテクチャと同様であり、デコーダ１５００は、図８を参照して説明したデコーダ８００と同様の構成要素を有する。
【０１７４】
一つの違いは、検査ノードプロセッサの１／３のみがデコーダ１５００で例示化されている（ＣＮＰ１−ＣＮＰ２１の代わりにＣＮＰ１−ＣＮＰ７）ことである。これに対して、ＶＮ対ＣＮＰネットワークには一のマルチプレクサバンク１５０１があり、ＣＮＰ対ＶＮネットワーク、即ち、図７に示したデコーダの相互接続７０１、７０２に対応する相互接続では、一のデマルチプレクサバンク１５０２がある。
【０１７５】
これにより、ＣＮＰは、同じＣＮＰ（ある処理時分割の一構成要素）に対してＶＮバンクの異なる格納要素に格納された成分を多重化し、正しい格納要素に対して出力を逆多重化することにより、ＶＮバンクに格納された異なるデータシンボルを（異なる時間で、即ち、異なる処理時分割で）処理できる。
【０１７６】
このように設計されたＬＤＰＣデコーダは、より低いスループットを有するが、シリコンサイズは減少される。
【０１７７】
一の実施形態によれば、ＬＤＰＣエンコーダアーキテクチャは、図１６に示されるように用いられる。
【０１７８】
図１６は、一の実施形態に係るエンコーダ１６００を示す。
【０１７９】
図７に示されたデコーダ７００のアーキテクチャと比べると、エンコーダ１６００は、デコーダ７００の構成要素７０１−７０４と同様の構成要素１６０１−１６０４を含む。
【０１８０】
エンコーダ１６００は、Ｒｃｖメモリ７０５及びパリティ検査機能７０６がエンコーダ１６００において取り去られているという点でデコーダ７００とは異なる。更に、エンコーダ１６００は、ビット幅が１ビットであり、且つコードワードを緩衝化するために用いられるメモリ１６０３を含むが、一方、装置７０３は、（即ち、受信信号向けに生成された）チャネルからソフトＬＬＲ値を格納するためのものである。
【０１８１】
エンコーダ１６００は、図１４に示すようにＣＮＰアレイ７０４の模範的な実施としては一の実施形態によればあまり複雑ではないＣＮＰアレイ１６０４を更に含む。
【０１８２】
要約すれば、一の実施形態によれば、相互接続１６０１及び１６０２、メモリ１６０３並びにＣＮＰアレイ１６０４は、夫々、図７に示したデコーダ７００の構成要素７０１から７０４のサブセットとしてみなされてよい。
【０１８３】
一の実施形態に係る模範的なＬＤＰＣエンコーダを、図１７に示す。
【０１８４】
図１７は、一の実施形態に係るエンコーダ１７００を示す。
【０１８５】
エンコーダ１７００のアーキテクチャは、図８を参照して説明した階層デコーダ８００と同様である。
【０１８６】
エンコーダ１７００は、Ｑｖアレイ（即ち、ＶＮバンク）がエンコードすべき情報ビットで初期化されるという点でデコーダ８００とは異なり、エンコーダ１７における相互接続線１７１１から１７１８によってやり取りされたメッセージ（即ちシンボル）の全ては、ビット幅が１ビットである。更に、一の実施形態では、ＣＮＰ１７０６−１７０９は、エンコーダ８００のＣＮＰ８０６−８０９よりも低い複雑度で（即ち、より簡単に）実施される。
【０１８７】
図１８は、一の実施形態に係る検査ノードプロセッサ１８００を示す。
【０１８８】
ＣＮＰ１８００は、エンコーダ１７００のＣＮＰ１７０６−１７０９の一例である。
【０１８９】
ＣＮＰ１８００は、グループ化／逆グループ化モジュール１８０１及び１８０２並びに３レベル排他的ＯＲ（ＸＯＲ）モジュール１８０３−１８０５等の、Ｒｃｖ更新モジュール１４００と同様の構成要素を有する。
【０１９０】
従って、値１８０６−１８１２は、図１４の値１４０６−１４１２と同様の処理過程で生成される。
【０１９１】
ＣＮＰ１８００のオーバヘッドのみが、複数のマルチプレクサ１８１３と、対応ポート（即ち出力）に対して正しいパリティ検査ビットを選択する関連制御論理とに見られてよい。
【０１９２】
検査ノードプロセッサ１８００の図１８に示された模範的な回路は、一の実施形態によれば、図４に示されたパリティ検査行列４０１−４０３に対応する符号化速度の全てを支持できる。
【０１９３】
第３パリティ検査行列４０３に対応する符号に使用できる複雑度の低い模範的なエンコーダＣＮＰ回路を、図１９に示す。
【０１９４】
図１９は、一の実施形態に係る検査ノードプロセッサ１９００を示す。
【０１９５】
この符号に対して一の「マクロ」層は一のブロック層であるだけであるので、この符号に対してグループ化／逆グループ化モジュール１８０１、１８０２は必要ではない。
【０１９６】
エンコーダ１６００のメモリ１６０３（Ｑｖアレイ）は、入り情報ビットストリームからの２８ビット情報ビットワードで初期化される。Ｑｖアレイのパリティ検査バンク（即ち、パリティビットに対応するＱｖの２９番目から３２番目のバンク）は、（最初は）ゼロで満たされる。
【０１９７】
３２入力ＸＯＲゲート１９０１は、異なる層に対してパリティ検査ビットを算出する。そして、排他的論理和がなされたビットは、（マルチプレクサ１９０２を介して）２９番目の出力ポートに出力される。第１符号化サイクルにおいて、２９番目のパリティ検査ビットが生成され、（例えば図１１を参照して上述したように構成された）ＣＮＰ対ＶＮネットワークを介してＱｖアレイの３２番目のバンクに循環シフトされる。
【０１９８】
第２符号化サイクルにおいて、３０番目のパリティ検査ビットは、２８の入力（即ち情報ビット）と新たに生成された２９番目のパリティ検査ビット（入力ポート３２において）との全てから生成され、再び２９番目の出力ポートに出力される。このようにして４サイクルが用いられ、図４に示した第３パリティ検査行列４０３に対応する符号で四のパリティ検査バンクが満たされる。
【０１９９】
図１８及び図１９に示した模範的なＣＮＰ回路網は、例えば図１７に示したアーキテクチャに用いられてよい。
【０２００】
このアーキテクチャは、図８に示された模範的な復号化アーキテクチャと同様である。従って、このアーキテクチャは、一の実施形態によれば、符号化処理が復号化処理のリソースを共有できる半二重の用途で、符号化と復号化の両方に用いられる。
【０２０１】
ＬＤＰＣエンコーダ及びデコーダ両方の明確な具体化が強制的である全二重、単向及び放送の用途では、わずかに簡単なエンコーダアーキテクチャが、一の実施形態に応じて用いられる。これを図２０に示す。
【０２０２】
図２０は、一の実施形態に係るエンコーダ２０００を示す。
【０２０３】
エンコーダ２０００は、情報ビットバンク２００１−２００４と、パリティビットバンク２００５と、２１の検査ノードプロセッサ２００６−２００９を有するＣＮＰアレイとを含む。
【０２０４】
本例では、情報ビットバンク２００１−２００４は、互いに局地的に接続され、ＣＮＰ２００６−２００９は、パリティ検査ビットを出力するだけである。
【０２０５】
図８に示されたデコーダ８００と同様に、エンコーダ２０００は、第１バンク接続２０１１及び２０１２と第２バンク接続２０１３及び２０１４とを含む。
【０２０６】
エンコーダ２０００の模範的なアーキテクチャの平坦図を、図２１に示す。
【０２０７】
図２１は、一の実施形態に係るエンコーダ２１００を示す。
【０２０８】
エンコーダ２１００は、エンコーダ２０００に対応し、情報ビットバンク２１０１、パリティ検査ビットバンク２１０２、及びＣＮＰ２１０５を含む。
【０２０９】
情報ビットバンク２１０１は、エンコードされるべき情報ビットで初期化され、パリティバンク２１０２は、全てゼロ(all zeros)で初期化される。（情報ビットで初期化される）情報ビットバンク２１０１に対しては、局地的循環接続２１０３が用いられ、それを介して各サイクルでは、全ての情報ビットバンク２１０１は、他の情報ビットバンク２１０１のうちの一のバンクに先に格納された値を受信する。パリティ検査バンク２００２に格納された値は、対照的に、（図２０のパリティバンクのＣＮＰ対ＶＮ接続２０１５−２０１８に対応する）ＣＮＰ対ＶＮ接続２１０４を介して、対応ＣＮＰ出力によって更新される。ここで留意すべきは、エンコーダ２１００のＶＮ対ＣＮＰ接続及びＣＮＰ対ＶＮ接続は、図９を参照して上記に説明したように循環シフトを実施することである。例えば、パリティビットバンク２１０２に対するＶＮ対ＣＮＰ接続及びＣＮＰ対ＶＮ接続の循環シフトは、第３パリティ検査行列４０３における番号２９から３２の最後の四のブロック列によって与えられる。
【０２１０】
ＣＮＰ２００６−２００９のアーキテクチャの例を、図２２Ａ及び図２２Ｂに示す。
【０２１１】
図２２Ａ及び図２２Ｂは、一の実施形態に係る複数のＣＮＰ２２０１、２２０２を示す。
【０２１２】
図２２Ａに示したＣＮＰ２２０１は、パリティ検査行列４０１−４０３に対応する符号全て、即ち符号化速度全てに用いられてよい。
【０２１３】
ＣＮＰ２２０１は、１から１６まで標識された出力無しで、図８を参照して上述したＣＮＰ１８００と同様である。
【０２１４】
ＣＮＰ２２０２は、第３パリティ検査行列４０３に対応する符号に用いられてよい。これは、図１９を参照して上述したＣＮＰ１９００と同様であるが、２９番目の出力部のみから構成される。
【０２１５】
上記の例はＩＥＥＥ８０２．１５．３ｃドラフト標準に規定されたようなＬＤＰＣ符号を参照して説明されているが、実施形態は、ＩＥＥＥ８０２．１５．３ｃ無線ネットワーク向けのＬＤＰＣ符号化よりも他の符号に用いることもできる。例えば、図１６を参照して上述した実施形態は、図２３に示したように新たなＷｉＭｅｄｉａ標準に提案された符号に用いてもよい。
【０２１６】
図２３は、一の実施形態に係る複数のパリティ検査行列２３０１、２３０２を示す。
【０２１７】
第１パリティ検査行列２３０１に対応する符号は、速度０．６のＬＤＰＣ符号であり、第２パリティ検査行列２３０２に対応する符号は、速度０．８を有する符号である。印付きエントリ２３０３−２３０６から分かるように、第２パリティ検査行列２３０２の４サイクル循環構造は、図２に示したパリティ検査行列４０１−４０３と同様である。
【０２１８】
これらの符号を支持するために、図１７と図２０の両方に示された模範的なアーキテクチャが用いられてよい。第２パリティ検査行列２３０２に対応する符号に用いられるべきＣＮＰの模範的な回路網を図２４に示す。
【０２１９】
図２４は、一の実施形態に係る検査ノードプロセッサ２４００を示す。
【０２２０】
第３パリティ検査行列４０３に対応する符号のＣＮＰ１９００と比べると、ＸＯＲゲート２４０１は４０入力ＸＯＲゲートに変更され、またマルチプレクサ２４０２に加えて、出力ポートにおいて追加された追加マルチプレクサ２４０３が存在する。これは、パリティ検査行列のパリティ検査部分に対して、同様なブロック方向の三角形（ｂｌｏｃｋ−ｗｉｓｅ  ｔｒｉａｎｇｕｌａｒｉｔｙ）が存在するからである。同様な回路網は、図２３の第１パリティ検査行列２３０１に対応する符号に用いることもできる。
【０２２１】
一の実施形態では、例えばハードワイヤード相互接続のみを有するＬＤＰＣコーデック実施は、以下の効果を有する。
・パリティ検査行列格納用リソース及びルーティングネットワーク用の複雑な制御論理を保護（ｓａｖｅ）する。
・Ｈ行の重みと無関係に、ほんの数サイクルで一の反復を終了でき、よって高スループット／低遅延の用途に適している。一方、階層復号化が採用されるので、高速収束／性能が保障される。
・固定ハードワイヤード相互接続のみが、一の「母」符号に由来する多様なＬＤＰＣ符号に用いられる。これにより、Ｈ行列を格納するＲＯＭが不必要となり、ＩＣ設計／場所及び経路における相互接続ルーティング輻輳（ｃｏｎｇｅｓｔｉｏｎ）は大いに減少される。これらの符号全ての復号化待ち時間は同じである。
・ハードウェア複雑度と処理待ち時間との間のトレードオフが柔軟になる。
・エンコーダは、平凡なハードウェアオーバヘッドを有するデコーダリソースを十分に使用できる。
・エンコーダ及びデコーダの両方が、非常に低遅延である。
【０２２２】
比較のために、従来のＬＤＰＣエンコーダ２５００を図２５に示す。これは、Ｈｃ分解器２５０１、ｕ算出器２５０２、及びｐ算出器２５０３を備える。ｕを算出するためには、パリティ検査行列が格納され、複雑なアドレス／制御論理が用いられなければならない。最も重要なことは、従来のＬＤＰＣエンコーダは、復号化アーキテクチャを全く考慮していないことである。対照的に、一の実施形態に係るＬＤＰＣエンコーダは、ＬＤＰＣデコーダのリソースを十分に用いており、無視できるオーバヘッドが必要である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２Ａ】
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【図２２Ｂ】
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【図２３】
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【図２４】
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【図２５】
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