(57)【特許請求の範囲】
【請求項１】
入射光に応じて電荷を生成する光電変換部と、
前記光電変換部で生成された電荷を前記光電変換部とは別の場所で保持する第１導電型の第１半導体領域を含んで構成される電荷保持部と、
フローティングディフュージョンと、
前記第１半導体領域と前記フローティングディフュージョンとの間のポテンシャルを制御する転送ゲート電極を含んで構成される転送部と、を有する画素を複数備える固体撮像装置であって、
前記第１半導体領域の少なくとも一部の下部に配される第２導電型の第２半導体領域と、
前記第２半導体領域よりも深い位置に、前記第１半導体領域の少なくとも一部、前記転送ゲート電極、及び前記フローティングディフュージョンのそれぞれの下部にわたって配される第２導電型の第３半導体領域を有し、
前記第３半導体領域の、第１の画素に含まれる光電変換部の側の端が、前記第２半導体領域の、前記第１の画素に含まれる光電変換部側の端に比べて、前記第１の画素に含まれる光電変換部から離れた位置にあり、
前記第３半導体領域の、前記第１の画素とは別の第２の画素に含まれる光電変換部の側の端が、前記第２半導体領域の、前記第２の画素に含まれる光電変換部の側の端に比べて、前記第２の画素に含まれる光電変換部から離れた位置にあり、
前記第２半導体領域の少なくとも一部の下部であって、前記第３半導体領域が配されていない領域に、前記第１の画素に含まれる光電変換部を構成する第１導電型の半導体領域の一部、および、前記第２の画素に含まれる光電変換部を構成する第１導電型の半導体領域の一部が配された、
ことを特徴とする固体撮像装置。
【請求項２】
前記光電変換部は、第１導電型の半導体領域と、該第１導電型の半導体領域の下部に配され、該第１導電型の半導体領域とＰＮ接合を構成する第２導電型の半導体領域とを含んで構成され、
前記第３半導体領域は、それぞれ異なる深さに配された複数の半導体領域により構成され、
該第３半導体領域を構成する複数の半導体領域のうち、最下部に配された半導体領域は前記光電変換部のＰＮ接合が構成されている深さまで延在していることを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記第２半導体領域の第２導電型の不純物濃度は、前記フローティングディフュージョンの下部であって前記第２半導体領域と同じ深さの領域の第２導電型の不純物濃度よりも高いことを特徴とする請求項１または請求項２に記載の固体撮像装置。
【請求項４】
前記画素が第１導電型の基板に配され、
前記光電変換部と前記電荷保持部との間の電荷経路が埋め込みチャネル構造であることを特徴とする請求項１乃至請求項３のいずれかに記載の固体撮像装置。
【請求項５】
前記第２半導体領域の不純物濃度は、前記第３半導体領域の不純物濃度よりも高いことを特徴とする請求項１乃至請求項４のいずれか一項に記載の固体撮像装置。
【請求項６】
前記第２半導体領域は前記転送ゲート電極の下に延在して配され、
前記第２半導体領域の前記転送ゲート電極の下に配された部分の不純物濃度は、前記第２半導体領域の前記第１半導体領域の少なくとも一部の下部に配された部分の不純物濃度より低いことを特徴とする請求項１乃至請求項５のいずれか一項に記載の固体撮像装置。
【請求項７】
前記第２半導体領域は前記転送ゲート電極の下に延在していないことを特徴とする請求項１乃至請求項５のいずれか一項に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像装置に関するものであり、更に詳細には、画素内に電荷保持部を有する固体撮像装置に関するものである。
【背景技術】
【０００２】
近年、固体撮像装置の更なる高性能化のために、画素内に光電変換部及びフローティングディフュージョン（以下、ＦＤ）とは別に電荷保持部を有する構成が検討されている。電荷保持部の用途としては、第１に、特許文献１、２に記載されているように、グローバル電子シャッタを実現するために設けられる。第２に、特許文献３に記載されているように、ダイナミックレンジを拡大するために設けられる。第３に、特許文献４に記載されているように、画素毎にＡＤ変換器を有する構成において、画素内の電荷保持部が設けられる。
特許文献１には、Ｐ型ウェル内部に、光電変換部と電荷保持部とが配された構成が開示されている。
特許文献２には、半導体領域の深い位置で発生した電荷が電荷保持部に混入することを抑制することでノイズを低減する構成が開示されている。具体的には、内部に光電変換部が配置されるＰ型ウェルと、電荷格納部と、電荷格納部の少なくとも一部の下にＰ型ウェルの一部を介して設けられたＰ型ウェルよりも不純物濃度が高いＰ型層とを含む構成が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−２４６４５０号公報
【特許文献２】特開２００８−００４６９２号公報
【特許文献３】特開２００６−１９７３８３号公報
【特許文献４】特開２００９−０３８１６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明者らは、特許文献１に開示される構成では、Ｐ型ウェルの内部で発生した電荷が電荷保持部に混入する場合があるという改善すべき点が存在するのを見出した。電荷保持部が信号電荷を保持している期間には、信号電荷以外の電荷が混入されないことが望ましい。電荷保持部に混入する電荷は、ノイズの原因となる。
【０００５】
特許文献２に開示される構成では、Ｐ型ウェルの内部で発生した電荷が隣接した画素の光電変換部に混入してしまう。隣接画素に混入する電荷は、混色の原因となり、画質の低下につながる。
【０００６】
上記課題に鑑み、本発明は、電荷保持部への電荷混入を抑制するとともに、画素間の混色を低減することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る固体撮像装置は、入射光に応じて電荷を生成する光電変換部と、前記光電変換部で生成された電荷を前記光電変換部とは別の場所で保持する第１導電型の第１半導体領域を含んで構成される電荷保持部と、フローティングディフュージョンと、前記第１半導体領域と前記フローティングディフュージョンとの間のポテンシャルを制御する転送ゲート電極を含んで構成される転送部と、を有する画素を複数備える。そして、前記第１半導体領域の少なくとも一部の下部に配される第２導電型の第２半導体領域と、前記第２半導体領域よりも深い位置に、前記第１半導体領域の少なくとも一部、前記転送ゲート電極、及び前記フローティングディフュージョンのそれぞれの下部にわたって配される第２導電型の第３半導体領域とが配され、前記第３半導体領域の、第１の画素に含まれる光電変換部の側の端が、前記第２半導体領域の、前記第１の画素に含まれる光電変換部側の端に比べて、前記第１の画素に含まれる光電変換部から離れた位置にあり、前記第３半導体領域の、前記第１の画素とは別の第２の画素に含まれる光電変換部の側の端が、前記第２半導体領域の、前記第２の画素に含まれる光電変換部の側の端に比べて、前記第２の画素に含まれる光電変換部から離れた位置にあり、前記第２半導体領域の少なくとも一部の下部であって、前記第３半導体領域が配されていない領域に、前記第１の画素に含まれる光電変換部を構成する第１導電型の半導体領域の一部、および、前記第２の画素に含まれる光電変換部を構成する第１導電型の半導体領域の一部が配された、ことを特徴とする。
【発明の効果】
【０００８】
本発明に係る固体撮像装置によれば、電荷保持部への電荷混入を抑制することが可能になるとともに、隣接画素への電荷混入を抑制することが可能である。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例１に係る固体撮像装置の画素断面の概略図と不純物プロファイル図。
【図２】本発明の実施例１に係る固体撮像装置の画素上面図。
【図３】本発明の実施例１に係る固体撮像装置の画素一部構成の上面図。
【図４】本発明の実施例２に係る固体撮像装置の画素断面の概略図と不純物プロファイル図。
【図５】本発明の実施例３に係る固体撮像装置の画素断面の概略図。
【図６】本発明の実施例３に係る固体撮像装置の不純物プロファイル図。
【図７】本発明の実施例３に係る固体撮像装置の画素上面図。
【図８】本発明の実施例３に係る固体撮像装置の画素一部構成の上面図。
【図９】本発明の一実施形態に係る固体撮像素子の画素の等価回路図。
【発明を実施するための形態】
【００１０】
本発明の実施例を図面を参照して詳細に説明する。各実施例において、信号電荷として電子を用いる構成を例示するが、信号電荷としてホールを用いることも可能である。信号電荷として電子を用いる場合は、第１導電型がＮ型、第２導電型がＰ型である。ホールを信号電荷として用いる場合には、信号電荷が電子の場合に対して各半導体領域の導電型を逆の導電型にすればよい。また各実施例における画素断面の概略図は一画素のみを示すが、実際には複数の画素が例えば行列状に配されている。
【実施例１】
【００１１】
図１（ａ）は本発明に係る一実施形態である固体撮像装置の画素断面の概略図である。１０１は光電変換部である。例えばＰ型半導体領域とＮ型半導体領域とを含んで構成されるフォトダイオードが用いられる。１０２は電荷保持部である。電荷保持部１０２は、光電変換部で生成された電荷を保持可能なＮ型の半導体領域を含んで構成される。１０３は転送部である。転送部１０３は、電荷保持部で保持された電荷をセンスノードへ転送する。１０４はセンスノードである。センスノードは、例えば画素増幅ＭＯＳトランジスタのゲートに電気的に接続されたＦＤを含んで構成される。ＦＤは、画素増幅ＭＯＳトランジスタのゲートに電気的に接続される代わりに、不図示の垂直信号線に電気的に接続されていてもよい。
【００１２】
次に上記各部材の詳細な構成に関して説明する。本実施例において、光電変換部１０１、電荷保持部１０２、転送部１０３、センスノード１０４は、Ｎ型基板１１６の一主面に形成される。
【００１３】
本実施例においては、エピタキシャル成長によって形成したＮ型基板１１６の表面に画素構造が配されている。しかし、Ｐ型基板や、Ｐ型ウェルの表面に画素構造を配するようにしてもよい。エピタキシャル成長によって形成したＮ型基板に画素構造を配するメリットとして、Ｐ型埋め込み層がポテンシャル障壁となるため、光電変換部で発生した電荷が基板に排出され難くなることが挙げられる。したがって感度の向上のためには、エピタキシャル成長によって形成したＮ型基板に画素構造を配することが好ましい。
【００１４】
光電変換部のＮ型半導体領域の不純物濃度を低くし、発生した電荷が、光電変換部１０１に蓄積されることなく直ちに電荷保持部１０２へ転送される構成の場合には、Ｎ型基板を用いた感度向上の効果が特に顕著となる。
【００１５】
１０５、１０６はＮ型半導体領域である。Ｎ型半導体領域１０５はＮ型半導体領域１０６の内部に配され、Ｎ型半導体領域１０６よりもＮ型不純物濃度が高い。Ｎ型半導体領域１０５は、Ｐ型半導体領域１０８とＰＮ接合を形成している。Ｎ型半導体領域１０６は、Ｎ型半導体領域１０６の下部に配されたＰ型埋め込み層１０７とＰＮ接合を形成している。
【００１６】
１０８は高濃度のＰ型半導体領域である。Ｐ型半導体領域１０８を設けることにより、半導体表面で生じる暗電流を低減することが可能となる。本実施例において、上述の光電変換部１０１は、Ｎ型半導体領域１０５、１０６、Ｐ型埋め込み層１０７、Ｐ型半導体領域１０８で構成される。
【００１７】
１１０はＮ型の半導体領域である。本実施例においては、Ｎ型半導体領域１１０が光電変換部とは別の場所で電荷を保持する第１半導体領域として機能する。１１２は制御電極である。上述の電荷保持部１０２は、Ｎ型半導体領域１１０、及び制御電極１１２を含んで構成される。
【００１８】
本実施例の電荷保持部１０２は、Ｎ型半導体領域１１０の上に絶縁膜１０９を介して制御電極１１２を備えている。制御電極１１２は、Ｎ型半導体領域１１０の半導体表面側のポテンシャルを制御する。電荷保持部で発生する暗電流の影響を抑制するためには、制御電極に負電圧が印加されるとよい。
【００１９】
制御電極１１２は、光電変換部１０１と電荷保持部１０２の間のポテンシャルを制御する機能を併せて備えていてもよい。また、制御電極１１２とは別に、光電変換部１０１と電荷保持部１０２の間のポテンシャルを制御する電極を配した構成としてもよい。
【００２０】
本発明は、制御電極１１２を含まない構成に用いることもできる。例えばＮ型半導体領域１１０が、コンタクトプラグ、スイッチを介して選択的に電源に接続される構成である。
【００２１】
１１３は転送ゲート電極である。転送ゲート電極１１３に供給されるバイアスにより、Ｎ型半導体領域１１０に隣接する領域に、電荷保持部の転送路が形成される。本実施例において、Ｎ型基板１１６に画素構造が形成されているため、転送路の導電型はＮ型である。転送路が配される領域にはＰ型のチャネルドープがなされていてもよい。電荷保持部から、後述するセンスノードへ信号電荷を転送可能な位置に転送路が形成されるように、転送ゲート電極は配される。転送ゲート電極１１３は供給されるバイアスに応じて転送路の形成、非形成状態を切り替え、電荷保持部とＦＤとの電気的接続を制御する。
【００２２】
Ｎ型半導体領域１１４はＦＤである。本実施例ではＦＤ１１４がセンスノードとして機能する。センスノードは、蓄積された電荷の量に応じて信号が出力される半導体領域であればよい。
【００２３】
１１５は遮光部材である。遮光部材１１５は、電荷保持部１０２、転送部１０３、センスノード１０４へ入射する光を低減、好ましくは入射する光を完全に遮蔽する。
【００２４】
１１１はＰ型半導体領域である。Ｐ型半導体領域１１１はＮ型半導体領域１１０の下部に配され、基板深部からＮ型半導体領域１１０への電荷混入を低減させるポテンシャルを形成する。以下、Ｐ型半導体領域１１１を便宜的に保持部下分離層と呼ぶ。本実施例において、保持部下分離層１１１は、電荷保持部、転送部、ＦＤに延在している。このような構成に限らず、保持部下分離層１１１はＮ型半導体領域１１０の少なくとも一部の下部に配されていればよい。本実施例において、保持部下分離層１１１は特許請求の範囲に記載の第２半導体領域に相当する。
【００２５】
保持部下分離層１１１の下部に、更に、画素分離層として機能するＰ型半導体領域１１７が配されている。画素分離層１１７の上端は保持部下分離層１１１と電気的に導通するように配されている。画素分離層１１７の下端は、光電変換部の一部を構成するＮ型半導体領域１０６とＰ型埋め込み層１０７とのＰＮ接合界面が形成されている深さに位置している。画素分離層１１７は、Ｎ型半導体領域１０６に生じた信号電荷に対してポテンシャル障壁として機能するため、発生した電荷が隣接画素に混入することを抑制する。
【００２６】
画素分離層１１７の基板表面と水平方向の端部は、保持部下分離層１１１の光電変換部側の端部を基準として、同じ画素内の光電変換部側からオフセットして配されている。オフセットされた部分には光電変換部の一部を構成するＮ型半導体領域１０６が配される。したがって、Ｎ型半導体領域１１０の少なくとも一部の、保持部下分離層１１１を間に介した下部には、光電変換部を構成するＮ型の半導体領域が存在している。このため、保持部下分離層１１１によって、信号電荷に対するポテンシャル障壁が形成され、電荷保持部１０２の深部で発生した信号電荷のＮ型半導体領域１１０への混入を抑制することが可能となる。本実施例において、画素分離層１１７は特許請求の範囲に記載の第３半導体領域に相当する。
【００２７】
図１（ｂ）、（ｃ）は、それぞれ図１（ａ）中のＱ断面、Ｒ断面における、深さ方向に沿った不純物濃度分布を示している。両者のうち、Ｑ断面はＮ型半導体領域１１０の光電変換部に近い部分の断面であり、Ｒ断面は遠い部分の断面である。
【００２８】
Ｑ断面において、Ｎ型半導体領域１１０の不純物濃度ピークがもっとも浅い位置に形成されている。Ｎ型半導体領域１１０の不純物濃度ピークの下部に、保持部下分離層１１１の不純物濃度ピークがあり、さらに下部にはＮ型の半導体領域１０６が配されている。一方、Ｒ断面においては、Ｎ型半導体領域１１０の不純物濃度ピークがもっとも浅い位置に配されている。その下部には、保持部下分離層１１１と画素分離層１１７が一様な不純物濃度分布で配されている。すなわち、図１（ｂ）、（ｃ）は、画素分離層１１７の光電変換部側の端部が、Ｎ型半導体領域１１０の光電変換部側の端部を基準としてＦＤ側にオフセットしていることを示している。そして、図１（ｂ）、（ｃ）は、Ｎ型半導体領域１１０の少なくとも一部の、保持部下分離層１１１を介した下部に、光電変換部のＮ型半導体領域が配されることを示している。
【００２９】
図１（ｃ）が示すように、画素分離層１１７の下端は、Ｎ型半導体領域１０６とＰ型埋め込み層１０７とのＰＮ接合界面が形成されている深さに位置している。
【００３０】
図２は本実施例の画素領域の上面図である。図２には、４つの画素が示されているが、さらに多くの画素を備えていてもよい。図２のＡ−Ｂ断面の概略図が図１（ａ）に示されている。図１（ａ）と同様の機能を有する部分には同様の符号を付して、説明は省略する。
【００３１】
２０１は活性領域である。活性領域２０１に、光電変換部１０１、Ｎ型半導体領域１１０、Ｐ型半導体領域１１１、転送路、ＦＤ１１４が配される。２０２は素子分離領域である。例えば、フィールド酸化膜によって、素子分離がなされている。もしくはＰＮ接合を用いた拡散分離でもよい。２０３は画素内機能素子領域である。画素内機能素子領域２０３には、画素増幅ＭＯＳトランジスタやリセットＭＯＳトランジスタなどの機能素子が配される。２０４は必要に応じて設けられる電荷排出用のゲート電極である。電荷排出用ゲート電極２０４に印加する電圧を制御して、機能素子領域２０３に配されたオーバーフロードレイン（以下、ＯＦＤ）に、不要な電荷を排出する。２０５はＦＤに接続されたコンタクトプラグであり、遮光部１１５にはコンタクトプラグを通すための開口部２０６が設けられている。
【００３２】
本実施例において、保持部下分離層１１１はＮ型半導体領域１１０の全領域及び素子分離領域２０２にわたって配されている。図３（ａ）に保持部下分離層１１１のみを抜き出した画素領域の上面図を示す。図２、図３において、保持部下分離層１１１は一点鎖線で示されている。
【００３３】
画素分離層１１７は保持部下分離層１１１の下部に配されるが、画素分離層１１７の光電変換部側の端部は、Ｎ型半導体領域１１０の光電変換部側の端部に対してオフセットして配されている。図３（ｂ）に画素分離層１１７のみを抜き出した画素領域の上面図を示す。図２、図３において、画素分離層１１７は破線で示されている。Ｎ型半導体領域１１０の下部においては、光電変換部１０１から電荷保持部１０２への電荷転送方向に平行な方向の幅が保持部下分離層１１１の幅よりも画素分離層１１７の方が狭い。つまり画素分離層１１７が隣接する光電変換部の両者からオフセットしていることが分かる。
【００３４】
本実施例の固体撮像装置は、光電変換部、電荷保持部、ＦＤがＬ字型に配置された画素構成である。そのため、図２の上下方向についてみたとき、電荷保持部は同じ画素の光電変換部と、隣接する他の画素の光電変換部との間の位置に配置されている。図１（ａ）には、同じ画素内の光電変換部に対して画素分離層１１７の端部がオフセットしている断面が示されている。更に、図２に示されている通り、画素分離層１１７の端部が、隣接する他の画素の光電変換部に対してもオフセットしていてもよい。また図示はしていないが、同じ画素内の光電変換部に対してオフセットしておらず、隣接する他の画素の光電変換部からオフセットしていてもよい。電荷保持部に隣接する光電変換部の少なくとも一つに対してオフセットしていればよい。
【００３５】
以上述べたように本実施例においては、保持部下分離層１１１の下部の画素分離層１１７が光電変換部からオフセットしていて、オフセットした領域にはＮ型半導体領域１０６が配されている。そのため、保持部下分離層１１１が信号電荷に対するポテンシャル障壁となり、電荷保持部の下部で発生した電荷がＮ型半導体領域１１０へ混入することを抑制する。また、画素分離層１１７が、異なる画素への電荷の混入を抑制する。保持部下部の画素分離層１１７がオフセットした領域に配されたＮ型半導体領域１０６は光電変換部の一部であるため、より多くの電荷が光電変換部に収集されることになる。
【実施例２】
【００３６】
図４（ａ）は本発明に係る別の実施形態である固体撮像装置の画素断面の概略図である。実施例１と同様の機能を有する部分には同様の符号を付し、詳細な説明は省略する。
【００３７】
本実施例と実施例１との違いは、画素分離層がそれぞれ異なる深さに配されるＰ型半導体領域１１７ａ、１１７ｂ、１１７ｃで構成されていることである。本実施例においては、画素分離層は３つの半導体領域で構成されているが、３つに限らずそれぞれ深さの異なる複数の半導体領域で構成されていればよい。それぞれの画素分離層は、異なる加速エネルギーのイオン注入工程によって形成することができる。
【００３８】
図４（ｂ）、（ｃ）は、それぞれ図４（ａ）中のＱ断面、Ｒ断面における、深さ方向に沿った不純物濃度分布を示している。図４（ｂ）が示す通り、Ｎ型半導体領域１１０の少なくとも一部の領域の、保持部下分離層１１１を介した下部に、Ｎ型半導体領域１０６が配されている。
【００３９】
図４（ｃ）において、最も表面に近い位置にＮ型半導体領域１１０の不純物濃度ピークが位置し、その次に表面に近い位置に保持部下分離層１１１の不純物濃度ピークが位置している。図４（ｃ）が示すとおり、保持部下分離層１１１の不純物濃度ピークの下部は一様な不純物分布となっていない。代わりに、３つの画素分離層１１７ａ、１１７ｂ、１１７ｃのそれぞれの不純物濃度ピークが現れている。最も深い位置にＰ型埋め込み層１０７の不純物濃度ピークが位置している。
【００４０】
感度を向上させるためには、Ｐ型埋め込み層１０７がなるべく画素が配された基板の一主面から深い位置に配されることが好ましい。これにより基板深部で発生した電荷が基板側に排出されることなく、信号電荷として光電変換部に収集されやすくなる。しかし、Ｐ型埋め込み層１０７が基板深部に配される場合、画素分離層を一層の半導体領域だけで構成することが困難になる。これに対して、それぞれ深さの異なる複数の半導体領域で画素分離層を構成することで、より深くまで画素分離層を形成することが可能になる。
【００４１】
本実施例において、保持部下分離層１１１の不純物濃度は、画素分離層のうち、最も表面に近い画素分離層１１７ａの不純物濃度よりも高い。図４（ｃ）に示すとおり、保持部下分離層１１１の不純物濃度ピークは、画素分離層１１７ａの不純物濃度ピークよりも高い。このような構成によって、保持部下分離層１１１から画素分離層へポテンシャル勾配が形成される。そのため、画素分離層中で発生した電荷の、Ｎ型半導体領域１１０への混入が低減する。
【００４２】
本実施例においては、不純物濃度が異なる複数の半導体領域で画素分離層が構成されている。しかし、複数の半導体領域の不純物濃度が等しいような構成としてもよい。さらに画素分離層を構成する複数の半導体領域の不純物濃度が、保持部下分離層の不純物濃度と等しいような構成としてもよい。
【００４３】
以上述べたように本実施例においては、画素分離層がそれぞれ深さの異なる複数の半導体領域で構成されている。そのため、深い位置にまで画素分離層を配することが容易になる。このように、本実施例によれば、実施例１の効果に加えて、さらに感度を向上させ、隣接画素への電荷の流入を抑制することが可能である。
【００４４】
また本実施例においては、保持部下分離層の不純物濃度が、複数の画素分離層のうち最も表面に近い画素分離層の不純物濃度よりも高い。そのため、画素分離層中で発生した電荷が、Ｎ型半導体領域１１０に混入し難い。このように、本実施例によれば、実施例１の効果に加えて、電荷保持部への電荷混入をさらに抑制することが可能である。
【実施例３】
【００４５】
図５は本発明に係るさらに別の実施形態である固体撮像装置の画素断面の概略図である。実施例１、２と同様の機能を有する部分には同様の符号を付し、詳細な説明は省略する。
【００４６】
本実施例が実施例１、２と異なる点は、図５に示すように、画素部下分離層１１１の不純物濃度のピークが位置する深さにおいて、画素部下分離層１１１の不純物濃度の方が、同じ深さのＦＤ１１４下部の領域の不純物濃度より高いことである。言い換えると、ＦＤ１１４の少なくとも一部の下部においては、高濃度Ｐ型半導体領域１１１が存在していないか、あるいはその不純物濃度が低い。
【００４７】
図６（ａ）、（ｂ）、（ｃ）は、それぞれ図５中のＱ断面、Ｒ断面、Ｓ断面における、深さ方向に沿った不純物濃度分布を示している。Ｑ断面、Ｒ断面における不純物濃度分布は実施例２と同様である。
【００４８】
転送部の断面であるＳ断面において、保持部下分離層１１１の不純物濃度ピークと同一の深さの不純物濃度は、保持部下分離層１１１の不純物濃度よりも低い。また、Ｓ断面においては、Ｎ型半導体領域１１０が延在していない。このように、本実施例では、Ｎ型半導体領域１１０が存在しない転送部やＦＤ下部においては、保持部下分離層１１１が存在していない。
【００４９】
図７は本実施例の画素領域の上面図である。図７には、４つの画素だけが示されているが、本発明に係る固体撮像装置はさらに多くの画素を備えていてもよい。図７のＣＤ断面の概略図が図５に示されている。図５と同様の機能を有する部分には同様の符号を付して、説明は省略する。  本実施例において、図７の二点鎖線で示された領域４０１は、保持部下分離層１１１が存在していない領域を示している。
【００５０】
図８（ａ）は、保持部下分離層１１１のみを抜き出した上面図である。本実施例において、保持部下分離層１１１は、Ｎ型半導体領域１１０のＮ型半導体領域１１０の全領域にわたって配されている。しかし、保持部下分離層１１１は、転送部及びＦＤ１１４の下部には存在していない。図８（ａ）においても、同じく一点鎖線で示された領域４０１が、保持部下分離層１１１が存在していない領域を示している。
【００５１】
図８（ｂ）は、画素分離層１１７のみを抜き出した上面図である。画素分離層１１７の平面的な形状は実施例１あるいは実施例２と同様の形状である。
【００５２】
以上述べた本実施例の構成によれば、転送部やＦＤ１１４の下部には保持部下分離層１１１が存在していない。そのため、画素分離層１１７中で発生した電荷が、Ｎ型半導体領域１１０や隣接画素の光電変換部に混入せず、ＦＤ１１４に排出される割合が高くなる。ＦＤ１１４は信号電荷転送を行う前にリセットされるので、ＦＤ１１４に排出された電荷はノイズの原因にはならない。このように、本実施例によれば、実施例１、２の効果に加えて、電荷保持部や隣接画素への電荷混入をさらに抑制することが可能である。
【００５３】
（固体撮像装置の応用例）
図９は以上に述べた全実施例に適用可能な固体撮像装置の等価回路図である。この等価回路を有する固体撮像装置はグローバル電子シャッタ動作が可能となる。
【００５４】
６０１は光電変換部である。ここではフォトダイオードを用いている。６０２は電荷保持部である。電荷保持部は、光電変換部で生成された信号電荷を保持する。６０３は増幅部のセンスノードである。例えばＦＤ及びＦＤに電気的に接続された画素増幅トランジスタのゲート電極がこれにあたる。６０４は第１の転送部である。電荷保持部の電荷を増幅部のセンスノードへ転送する。６０５は必要に応じて設けられる第２の転送部である。光電変換部の電荷を電荷保持部へ転送する。６０８はリセット部である。少なくとも増幅部の入力部に基準電圧を供給する。更に電荷保持部に対して基準電圧を供給しても良い。６０７は必要に応じて設けられる選択部である。信号線に画素行ごとの信号を出力させる。６０６は増幅部である。信号線に設けられた定電流源とともにソースフォロワ回路を構成する。６０９は電荷排出制御部である。光電変換部とＯＦＤとして機能する電源線との接続を制御する。
【００５５】
ＲＥＳはリセット部に駆動パルスを供給するための配線である。ＴＸ１は第１の転送部に駆動パルスを供給するための配線である。ＴＸ２は第２の転送部に駆動パルスを供給するための配線である。これは電荷保持部の制御電極の制御パルスを供給するための配線と兼用することができる。ＳＥＬは選択部に駆動パルスを供給するための配線である。
【００５６】
また等価回路はこれに限られるものではなく、一部の構成を複数の画素で共有してもよい。また、各素子の制御配線を一定電圧で固定し、導通の制御を行なわない構成にも適用可能である。
【００５７】
第２の転送部を埋め込みチャネル構造のＭＯＳトランジスタ構成として、光電変換部で生じた電荷が直ちに電荷保持部へ流入するような構成とすることができる。これは、非導通状態であっても表面よりも深い部位にポテンシャル障壁が一部低くなっている部分が存在している構成である。この場合には電荷転送部は積極的な制御を行なわずに一定の電圧が供給された状態とすることもできる。つまり転送部としての機能を有さずとも固定のポテンシャル障壁を設けても良い。
【００５８】
このような構成によれば、光電変換部に光が入射した際に光電変換により生成した信号電荷の大半が光電変換部で蓄積されることなく電荷保持部へ転送可能となる。したがって、全ての画素に含まれる光電変換部において電荷の蓄積時間を揃えることが可能となる。また、ＭＯＳトランジスタが非導通時においてはチャネル表面にホールが蓄積されており、かつ電荷が転送されるチャネルが表面よりも所定深さの部分に存在するため、絶縁膜界面における暗電流の影響を低減することが可能となる。
【００５９】
別の観点でいうと、光電変換部及び電荷保持部で信号電荷を蓄積している期間において、光電変換部と電荷保持部の間の電荷経路のポテンシャルが光電変換部とＯＦＤ領域との間の電荷経路のポテンシャルよりも低いともいえる。ここでのポテンシャルとは信号電荷に対してのポテンシャルである。
【００６０】
さらに駆動という観点では、１露光期間中に光電変換部から第１の電荷保持部に移動してきた電荷を第１の電荷保持部において保持し、画像信号として用いている。つまり、光電変換部での１露光期間を開始後、電荷保持部のリセット動作を介することなく画素外部へ信号を読み出しているともいえる。なお１露光期間とは１フレームの画像を撮影する際に、各光電変換部で共通に決定されるものである。
【００６１】
このような構成においては、グローバル露光は比較的容易に実施できるが、電荷保持部からＦＤ領域への転送期間中は光電変換部の電荷はＯＦＤ領域へ排出されるため、画像が間欠的になる。このような構成において画像の連続性が特に必要な場合には、ライン露光を行なうことによって連続的な画像を得ることが可能となる。必要に応じて両者を切り替え可能にすることができる。
【００６２】
さらに、このように埋め込みチャネル構造のＭＯＳトランジスタを用いる画素構成においては光電変換部から電荷保持部への電荷転送が低電圧で行なうことが可能であるため、本発明の実施例と組み合わせた時に、低電圧での電荷転送効率向上という観点で更に好ましい。
【００６３】
ダイナミックレンジ向上のために画素内に電荷保持部が設けられ、電荷保持部からセンスノードへ電荷が転送されるような固体撮像装置においても、本発明を実施することができる。
【符号の説明】
【００６４】
１０１  光電変換部
１０２  電荷保持部
１０３  転送部
１０６  Ｎ型半導体領域
１１０  Ｎ型半導体領域
１１１  保持部下分離層
１１７  画素分離層
１１３  転送ゲート電極
１１４  フローティングディフュージョン
【図１】
0005546198.tif 000002
【図２】
0005546198.tif 000003
【図３】
0005546198.tif 000004
【図４】
0005546198.tif 000005
【図５】
0005546198.tif 000006
【図６】
0005546198.tif 000007
【図７】
0005546198.tif 000008
【図８】
0005546198.tif 000009
【図９】
0005546198.tif 000010