(57)【特許請求の範囲】
【請求項１】
デジタル部によって入力されたデジタル信号に基づく入力信号をサンプリングし、サンプリングされた前記信号を保持、転送するサンプル・ホールド部と、当該サンプル・ホールド部によって転送された信号を、アナログ信号として出力するコンテニアス部と、を備えたサンプリング回路と、
前記サンプル・ホールド部に供給される第１クロック信号と、前記コンテニアス部に供給される第２クロック信号と、を生成するクロック信号生成部と、
少なくとも前記第１クロック信号に付加されるジッタを生成するジッタ生成部と、
前記ジッタ生成部によって生成された前記ジッタの周波数を制御するジッタ周波数制御部と、
を含むことを特徴とするＤ／Ａ変換器。
【請求項２】
前記ジッタ周波数制御部は、
前記サンプル・ホールド部に供給される入力信号の周波数特性から、前記入力信号に混入されるノイズがピークを持つピーク周波数を検出する検出器と、
前記検出器によって検出されたノイズのピーク周波数を、任意の周波数に変換する周波数変換部と、
を含むことを特徴とする請求項１に記載のＤ／Ａ変換器。
【請求項３】
前記サンプル・ホールド部は、
前記入力信号によって生じる電荷を蓄積する容量素子と、当該容量素子に蓄積された電荷を、前記コンテニアス部に転送するスイッチング素子と、を含み、
前記スイッチング素子は、ジッタが加えられた前記クロック信号にしたがってオン、オフ動作をすることを特徴とする請求項１または２に記載のＤ／Ａ変換器。
【請求項４】
デジタル部によって入力されたデジタル信号に基づく入力信号をサンプリングし、サンプリングされた前記信号を保持、転送するサンプル・ホールド部と、当該サンプル・ホールド部によって転送された信号を、アナログ信号として出力するコンテニアス部と、を備えたサンプリング回路と、
前記サンプル・ホールド部に供給される第１クロック信号と、前記コンテニアス部に供給される第２クロック信号と、を生成するクロック信号生成部と、
少なくとも前記第１クロック信号に付加されるジッタを生成するジッタ生成部と、を含むＤ／Ａ変換器に用いられるジッタ周波数制御回路であって、
前記サンプル・ホールド部に供給される入力信号の周波数特性から、前記入力信号に混入されるノイズがピークを持つピーク周波数を検出する検出器と、
前記検出器によって検出されたノイズのピーク周波数を、任意の周波数に変換する周波数変換部と、
を含むことを特徴とするジッタ周波数制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｄ／Ａ変換器、このＤ／Ａ変換器に設けられるジッタ周波数制御回路に関する。
【背景技術】
【０００２】
現在、電子機器に対する小型化の要求はますます強くなっていて、電子機器に搭載される電子部品は小型化され、電子部品同士はより近接して配置されるようになっている。電子部品同士を近接して配置すると、電子部品で発生したノイズが直接、または搭載基板や配線を介して他の電子部品に伝わり、他の電子部品の正常な動作を妨げる可能性がある。このため、近年の電子機器には、小型化と共に、ノイズの影響を抑止することが求められている（以下、ノイズ対策とも記す）。
【０００３】
電子部品が発生するノイズが他の電子部品に影響することを防ぐには、一般的に、電子部品同士をノイズの影響が小さくなる程度に離して配置することや、電子部品を製造する際のプロセスにおいて、素子同士の配置や分離を工夫することが考えられる。また、入出力端子を電子部品の個々に分けて設けることも考えられる。
しかし、電子部品を離して配置することは、上記した電子機器の小型化を妨げるために好ましくない。また、電子部品のプロセスによってノイズが外部に影響することを防ぐためには、高度なプロセス技術が必要になり、製造コストの上昇を招くために好ましくない。さらに、電子部品の入力端子や出力端子を分けることは、電子機器の多ピン化が起こり、電子部品を小型化することに不利になる。
【０００４】
ところで、電子機器に搭載される電子部品に、Ｄ／Ａ変換器がある。Ｄ／Ａ変換器は、電子機器のオーディオの機能等に多く利用される電子部品であり、特にノイズ対策が必要とされる電子部品である。
Ｄ／Ａ変換器のノイズ対策の従来技術としては、例えば、特許文献１に記載された発明がある。特許文献１に記載された発明では、Ｄ／Ａ変換器の入力信号の同期信号（制御用クロック信号）にジッタを付加している。このような特許文献１記載の発明によれば、出力信号を出力するための同期信号（変換用クロック信号）と制御用クロック信号とに起因するビートノイズの輻射を拡散させることが可能になる。
【０００５】
このような従来技術は、Ｄ／Ａ変換器が発生する輻射ノイズを低減させ、ノイズの他の機器に対する影響を低減するという発想に基づいてなされたものである。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開昭６２−６５３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来技術のように、Ｄ／Ａ変換器が発生する輻射ノイズを低減しても、Ｄ／Ａ変換器外から発生したノイズがＤ／Ａ変換器に与える影響を十分に低減することはできない。
また、従来技術はデジタル部にのみジッタを加えるため、アナログ部の突入電流起因の周期ノイズを拡散することはできない。このため、従来技術の拡散効果は限定的なものになる。
【０００８】
また、従来技術を用いて、個々の電子部品が発生する輻射ノイズが、直接、あるいは間接的にＤ／Ａ変換器に与える影響を低減するためには、電子機器内に搭載される複数の他の部品にジッタを入力する回路を設けなければならない。このような構成では、ジッタを入力する回路を多数設ける必要が生じ、電子機器の小型化が妨げられることが考えられる。
【０００９】
本発明は、上記した点に鑑みてなされたものであって、電子部品の小型化を妨げることがなく、プロセス技術の高度化を回避しながら、電子機器に搭載される電子部品が受けるノイズの影響を低減することができるＤ／Ａ変換器、ジッタ周波数制御回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明の一態様のＤ／Ａ変換器（図１２に示したＤ／Ａ変換器）は、デジタル部（例えば図１３に示したデジタル部１５０ｃ）によって入力されたデジタル信号に基づく入力信号をサンプリングし、サンプリングされた信号を保持、転送するサンプル・ホールド部（例えば図１３に示したサンプル・ホールド部１５０ｂ）と、このサンプル・ホールド部によって転送された信号を、アナログ信号として出力するコンテニアス部（例えば図１３に示したコンテニアス部１５０ａ）と、を備えたサンプリング回路（例えば図１２、１３に示したサンプリング回路１６０）と、サンプル・ホールド部に供給される第１クロック信号（例えば図１２、図１３に示したクロック信号φ1’）と、コンテニアス部に供給される第２クロック信号（例えば図１２、図１３に示したクロック信号φ2）と、を生成するクロック信号生成部（例えば図１３に示したクロック信号生成部１４３）と、少なくとも第１クロック信号に付加されるジッタを生成するジッタ生成部（例えば図１３に示したジッタ生成部１４１）と、ジッタ生成部によって生成されたジッタの周波数を制御するジッタ周波数制御部（例えば図１３に示したジッタ周波数制御回路１７１）と、を含むことを特徴とする。
【００１１】
本発明の一態様のＤ／Ａ変換器は、上記態様のＤ／Ａ変換器において、ジッタ周波数制御部が、サンプル・ホールド部に供給される入力信号の周波数特性から、入力信号に混入されるノイズがピークを持つピーク周波数を検出する検出器（例えば図１３に示した検出器１７０）と、検出器によって検出されたノイズのピーク周波数を、任意の周波数に変換する周波数変換部（例えば図１３に示したジッタ生成部１４１）と、を含むことが望ましい。
【００１２】
本発明の一態様のＤ／Ａ変換器は、上記態様のＤ／Ａ変換器において、サンプル・ホールド部が、入力信号によって生じる電荷を蓄積する容量素子（例えば図１２に示したキャパシタ１５２）と、この容量素子に蓄積された電荷を、コンテニアス部に転送するスイッチング素子（例えば図１２に示したスイッチ１５１、１５３）と、を含み、スイッチング素子は、ジッタが加えられたクロック信号にしたがってオン、オフ動作をすることが望ましい。
【００１３】
本発明の一態様のジッタ周波数制御回路（例えば図１３に示した周波数制御回路１７１）は、デジタル部によって入力されたデジタル信号に基づく入力信号をサンプリングし、サンプリングされた信号を保持、転送するサンプル・ホールド部と、このサンプル・ホールド部によって転送された信号を、アナログ信号として出力するコンテニアス部と、を備えたサンプリング回路と、サンプル・ホールド部に供給される第１クロック信号と、コンテニアス部に供給される第２クロック信号と、を生成するクロック信号生成部と、少なくとも第１クロック信号に付加されるジッタを生成するジッタ生成部と、を含むＤ／Ａ変換器に用いられるジッタ周波数制御回路であって、サンプル・ホールド部に供給される入力信号の周波数特性から、入力信号に混入されるノイズがピークを持つピーク周波数を検出する検出器と、検出器によって検出されたノイズのピーク周波数を、任意の周波数に変換する周波数変換部と、を含むことを特徴とする。
【発明の効果】
【００１４】
以上の本発明によれば、電子機器に搭載される電子部品が受けるノイズの影響を低減することができるサンプリング回路、この回路を備えたＤ／Ａ変換器を提供することができる。そして、このような効果を、ジッタが加えられていない第２クロック信号に基づいてコンテニアス部を動作させ、ジッタが加えられた第１クロック信号に基づいてサンプル・ホールド部を動作させることによって得られるので、電子部品の小型化が妨げられることがない。また、プロセス技術を高度化する必要もない。
【００１５】
さらに、アナログ部の突入電流起因の輻射ノイズを拡散できるため、輻射ノイズを効果的に抑制できる。
さらに、検出器によって検出されたノイズ周波数のピークを任意の周波数にＦＭ変調により変化させることにより、所望の周波数帯域（例えばｉｎ−ｂａｎｄ帯域）において最適な特性が得られる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態のＤ／Ａ変換器におけるサンプリング回路を説明するための図である。
【図２】参照信号Ｖrefに周期ノイズがない場合の、図１に示したＤ／Ａ変換器の動作を説明するための図である。
【図３】図１に示したキャパシタに関する信号を説明するための図である。
【図４】図１に示したサンプリング回路において、参照信号Ｖrefに周期ノイズがある場合のＤ／Ａ変換器の動作を説明するための図である。
【図５】図４（ｃ）、（ｄ）に示した周期ノイズを説明するための図である。
【図６】図１に示したＤ／Ａ変換器において、デジタル部を動作させるクロック信号にジッタを加えた場合の、周期ノイズについて説明するための図である。
【図７】図６（ａ）をさらに説明するための図である。
【図８】図１に示したＤ／Ａ変換器において、デジタル部のクロック信号及び、サンプル・ホールド部のクロック信号にジッタを加えた場合の、周期ノイズについて説明するための図である。
【図９】図１に示したキャパシタに一定の周波数のジッタを持つクロック信号を供給した場合の、キャパシタから出力される信号を説明するための図である。
【図１０】図１に示したキャパシタに、２つの異なる周波数を持つジッタが付加されたクロック信号を供給した場合の、キャパシタから出力される信号を説明するための図である。
【図１１】図１に示したキャパシタに、ランダムな周波数を持つジッタが付加されたクロック信号を供給した場合の、キャパシタから出力される信号を説明するための図である。
【図１２】本発明の一実施形態のＤ／Ａ変換器を説明するための図である。
【図１３】図１２に示したＤ／Ａ変換器の機能ブロック図である。
【図１４】本発明の一実施形態のジッタ周波数制御回路を説明するための図である。
【図１５】図１４に示したＤ／Ａ変換器を制御する、コントロール信号を含む信号を説明するための図である。
【発明を実施するための形態】
【００１７】
（概要）
以下、本発明の実施形態の説明に先立って、本発明のサンプリング回路の考え方について説明する。なお、この説明では、本実施形態のサンプリング回路を適用したＤ／Ａ変換器を例にする。
以下、デジタル部は一般的なデジタル回路で構成され、量子化され、標本化された信号を伝達することを特徴としている。サンプル・ホールド部は一般的なスイッチトキャパシタ回路（ＳＣ回路）で構成され、量子化されず、標本化された信号を伝達することを特徴としている。コンテニアス部は一般的な連続信号回路（Ｃｏｎｔｉｎｕｏｕｓ回路）で構成され、量子化されず、標本化されていない信号を伝達することを特徴としている。
【００１８】
図１は、本実施形態のＤ／Ａ変換器におけるサンプリング回路を説明するための図である。
図１に示したサンプリング回路は、信号をサンプル、ホールドするサンプル・ホールド部とアナログ信号を処理するコンテニアス部と有し、キャパシタ１１１、１１２、１１３と、演算増幅器１２１と、を含んでいる。図１において、デジタル信号を扱うデジタル部は図示していない。
【００１９】
キャパシタ１１１には、スイッチ１０１、１０２によってサンプリングされた参照信号Ｖref（サンプリング後の参照信号Ｖrefを入力信号Ｖinと記す）が加えられ、電荷が蓄積される。キャパシタ１１１に蓄積された電荷は、スイッチ１０１、１０２の切り替えにしたがって演算増幅器１２１の反転入力端子に入力される。演算増幅器１２１は、基準信号Ｖcom1を非反転入力端子から入力し、アナログの出力信号Ｖoutを出力する。
【００２０】
ここで、図１に示す回路構成では、参照信号Ｖref、基準信号Ｖcom1にノイズが重畳した場合、ゲイン０ｄＢで出力波形に現れるためノイズに対する感度が最も高い。本実施形態では参照信号Ｖrefにノイズが重畳した場合について述べるが、参照信号Ｖref以外にノイズが重畳した場合でも同様の考察が適応できる。一例として、基準信号Ｖcom1が挙げられる。
【００２１】
（ｉ）周期ノイズがない場合
図２（ａ）〜（ｄ）は、参照信号Ｖrefに周期ノイズがない場合の、図１に示したＤ／Ａ変換器の動作を説明するための図である。
図２（ａ）は参照信号Ｖrefのサンプリングタイミングを示している。図２（ｂ）はキャパシタ１１１が入力信号Ｖinによって蓄積された電荷をホールド、放出するタイミングを示し、図２（ｃ）は直流電圧である参照信号Ｖrefを示し、図２（ｄ）は演算増幅器１２１から出力される、アナログ信号である出力信号ＶAoutを示している。なお、図２（ｄ）において、実線で示した信号がキャパシタ１１１から転送されてきた電荷によって生じる入力信号Ｖinであり、キャパシタ１１２を介したフィードバックによって破線で示した出力信号ＶAoutが生成される。
【００２２】
図３（ａ）に示したグラフは、図１に示したキャパシタ１１１から出力される信号を説明するための図であり、入力信号Ｖinをフーリエ変換により周波数軸に変換したスペクトルを示す。図３（ｂ）に示したグラフはキャパシタ１１１が入力信号Ｖinによって蓄積された電荷をホールド、放出するタイミングを律するサンプリングクロック（以下、クロック信号と記す）をフーリエ変換により周波数軸に変換したスペクトルを示し、図３（ｃ）に示したグラフは出力信号ＶAoutをフーリエ変換により周波数軸に変換したスペクトルを示している。図３（ａ）、（ｂ）、（ｃ）に示したグラフのいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図３（ａ）、（ｂ）、（ｃ）のグラフ中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。
【００２３】
図３に示したように、キャパシタ１１１から出力された信号（図中にスペクトルｐで示す）は一定の周波数を有している。スペクトルｑは入力信号Ｖinにおけるノイズシェープされたフロアノイズを示す。スペクトルｐ、ｑがスイッチ１０１、１０２によってサンプリングされ、ホールド、放出されると、畳み込によって図３（ｃ）に示す出力信号ＶAoutが生成される。出力信号ＶAoutにおいて、スペクトルｐ、ｑが対称にミラーされている。
【００２４】
（ｉｉ）周期ノイズがある場合
次に、参照信号Ｖrefに周期ノイズがある場合について説明する。
図４（ａ）〜（ｄ）は、図１に示したサンプリング回路において、参照信号Ｖrefに周期ノイズがある場合のＤ／Ａ変換器の動作を説明するための図である。
図４（ａ）は参照信号Ｖrefのサンプリングタイミングを示している。図４（ｂ）はキャパシタ１１１が参照信号Ｖrefによって蓄積された電荷をホールド、放出するタイミングを示し、図４（ｃ）は直流電圧である参照信号Ｖrefを示し、図４（ｄ）は演算増幅器１２１から出力される、アナログ信号である出力信号ＶAoutを示している。図４（ｃ）に示す周期ノイズＮ1が参照信号Ｖrefに発生している場合、Ｄ／Ａ変換器では、出力信号ＶAoutにも周期ノイズＮ1に対応する周期ノイズＮ2が発生することになる。
【００２５】
図４（ｃ）、（ｄ）に示した周期ノイズを、図５（ａ）、（ｂ）、（ｃ）を使って説明する。
図５（ａ）に示したグラフは、図１に示したキャパシタ１１１から出力される信号を説明するための図であり、入力信号Ｖinをフーリエ変換により周波数軸に変換したスペクトルを示す。図５（ｂ）に示したグラフはキャパシタ１１１が入力信号Ｖinによって蓄積された電荷をホールド、放出するタイミングを律するクロック信号をフーリエ変換により周波数軸に変換したスペクトルを示し、図５（ｃ）に示したグラフは出力信号ＶAoutをフーリエ変換により周波数軸に変換したスペクトルを示している。図５（ａ）、（ｂ）、（ｃ）に示したグラフのいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図５（ａ）、（ｂ）、（ｃ）のグラフ中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。
【００２６】
図５（ａ）で示したスペクトルを図１に示したスイッチ１０１、１０２でサンプリングし、ホールド、放出すると、周期ノイズＮ２は折り返され、周期ノイズＮ2’がＤＣ付近に現れる。そして、図５（ｃ）のグラフのように、畳み込みによって周期ノイズＮ2’が対称にミラーされ出力信号ＶAoutが生成される。周期ノイズＮ2’は、Ｄ／Ａ変換器が例えばオーディオ機器に用いられる場合、出力音声に使用される周波数領域（以下、ｉｎ−ｂａｎｄとも記す）内に現れる。
【００２７】
本実施形態は、サンプリング回路等の機器を動作させるクロック信号にジッタを加えることにより、他の機器が出力する信号によってｉｎ−ｂａｎｄ内に現れる周期ノイズを拡散し、音声等の出力信号の信号品質が損なわれることを防ぐという技術思想に基づいてなされたものである。
（ｉｉｉ）  デジタル部にジッタを加えた場合
次に、本発明と従来技術との相違を明確にするため、前記した従来技術について説明する。
【００２８】
Ｄ／Ａ変換器は、非連続的な信号であるデジタル信号を処理するデジタル部、信号をサンプル、ホールドするサンプル・ホールド部（Ｓ／Ｈ部）、連続的な信号であるアナログ信号を処理するコンテニアス部（Ｃｏｎｔｉｎｕｏｕｓ部）、を備えるサンプリング回路を含んでいる。
図６（ａ）、（ｂ）、（ｃ）は、図１に示したＤ／Ａ変換器において、デジタル部を動作させるクロック信号にジッタを加えた場合の、周期ノイズについて説明するための図である。
【００２９】
図６（ａ）に示したグラフは、図１に示したキャパシタ１１１から出力される信号を説明するための図であり、入力信号Ｖinをフーリエ変換により周波数軸に変換したスペクトルを示す。図６（ｂ）に示したグラフはキャパシタ１１１が入力信号Ｖinによって蓄積された電荷をホールド、放出するタイミングを律するクロック信号をフーリエ変換により周波数軸に変換したスペクトルを示し、図６（ｃ）に示したグラフは出力信号ＶAoutをフーリエ変換により周波数軸に変換したスペクトルを示している。図６（ａ）、（ｂ）、（ｃ）に示したグラフのいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図６（ａ）、（ｂ）、（ｃ）のグラフ中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。
【００３０】
従来技術では、Ｄ／Ａ変換器のデジタル部のクロック信号にジッタを加えている。このような従来技術によれば、図６（ａ）に示したように、周期ノイズＮ3のエネルギーがジッタを加える前よりも広い周波数領域に分散される。このため、周期ノイズＮ3のスペクトルのピークは、図５に示した周期ノイズＮ2のスペクトルのピークよりも低くなっている。また、ｉｎ−ｂａｎｄ内に発生する周期ノイズＮ3’のスペクトルのピークも、周期ノイズＮ3と同様に低くなる。このような構成によれば、Ｄ／Ａ変換器自身が発生するノイズを小さくし、他の機器に与えるノイズの影響を低減することができる。
【００３１】
図７（ａ）、（ｂ）、（ｃ）に示したグラフは、図６（ａ）を説明するための図である。図７（ａ）に示したグラフは、図４（ｃ）に示した参照信号Ｖrefの周波数特性であり、周期ノイズが重畳した参照信号Ｖrefをフーリエ変換により周波数軸に変換したスペクトルを示す。図７（ａ）の破線で示す周波数はナイキスト周波数を表し、サンプリング動作周波数の半分の周波数である。図７（ｂ）に示したグラフはキャパシタ１１１が入力信号Ｖinを蓄積する、サンプリングタイミングを律するクロック信号をフーリエ変換により周波数軸に変換したスペクトルを示す。図７（ｂ）の破線で示す周波数はサンプリング動作周波数である。図７（ｃ）に示したグラフは出力信号ＶAoutをフーリエ変換により周波数軸に変換したスペクトルを示している。図７（ａ）、（ｂ）、（ｃ）に示したグラフのいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図７（ａ）、（ｂ）、（ｃ）のグラフ中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。
【００３２】
図７で示した通り、図１のキャパシタ１１１へのサンプリング動作において変調が起こらないため、周期ノイズＮ3のスペクトルはそのまま折り返して周期ノイズＮ3’となる。
（ｉｖ）  本実施形態の考え方
ただし、本実施形態では、図６に示した周期ノイズＮ3’のスペクトルのピークをさらに分散し、他の機器が発生するノイズによる影響を、自身で打ち消すことができるサンプリング回路等を提供することを目的としている。
【００３３】
本実施形態は、上記した目的を実現するため、Ｄ／Ａ変換器のサンプル・ホールド部のクロック信号にジッタを加えるようにした。
図８（ａ）、（ｂ）、（ｃ）は、図１に示したＤ／Ａ変換器において、デジタル部のクロック信号及び、サンプル・ホールド部のクロック信号にジッタを加えた場合の、周期ノイズについて説明するための図である。
【００３４】
図８（ａ）に示したグラフは、図１に示したキャパシタ１１１から出力される信号を説明するための図であり、入力信号Ｖinをフーリエ変換により周波数軸に変換したスペクトルを示す。図８（ｂ）に示したグラフはキャパシタ１１１が入力信号Ｖinによって蓄積された電荷をホールド、放出するタイミングを律するクロック信号をフーリエ変換により周波数軸に変換したスペクトルを示し、図８（ｃ）のグラフは出力信号ＶAoutをフーリエ変換により周波数軸に変換したスペクトルを示している。図８（ａ）、（ｂ）、（ｃ）に示したグラフのいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図８（ａ）、（ｂ）、（ｃ）のグラフ中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。
【００３５】
図８（ａ）に示したように、デジタル部と共にサンプル・ホールド部にもジッタを加えたクロック信号を加えると、アナログ部の突入電流起因の周期ノイズを拡散できるため、周期ノイズＮ4のスペクトルのピークを、図６に示した周期ノイズＮ3のスペクトルのピークより小さくできる。さらに、動作クロックにジッタが加えられているため、折り返し時に変調がかかり、周期ノイズＮ4’のスペクトルのピークが、周期ノイズＮ4のスペクトルのピークよりもさらに小さくなっている。このことから、本実施形態は、ｉｎ−ｂａｎｄ内に発生する周期ノイズを従来技術よりも低減できることが明らかである。
【００３６】
図９（ａ）、（ｂ）、（ｃ）に示したグラフは、図１に示したキャパシタ１１１に、一定の周波数ｆjit1を持つジッタが付加されたクロック信号を供給した場合の、キャパシタ１１１から出力される信号における周期ノイズＮ4の折り返しを説明するための図である。
図９（ａ）に示したグラフは、図４（ｃ）の周波数特性であり、周期ノイズが重畳した参照信号Ｖrefをフーリエ変換により周波数軸に変換したスペクトルを示す。図９（ａ）の破線で示す周波数はナイキスト周波数を表し、サンプリング動作周波数の半分の周波数である。図９（ｂ）に示したグラフはキャパシタ１１１が入力信号Ｖinを蓄積する、サンプリングタイミングを律するクロック信号をフーリエ変換により周波数軸に変換したスペクトルを示す。図９（ｂ）の破線で示す周波数はサンプリング動作周波数である。図９（ｃ）に示したグラフは出力信号ＶAoutをフーリエ変換により周波数軸に変換したスペクトルを示している。図９（ａ）、（ｂ）、（ｃ）に示したグラフのいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図９（ａ）、（ｂ）、（ｃ）のグラフ中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。
【００３７】
図９で示した通り、図１のキャパシタ１１１へのサンプリング動作においてサンプリング動作周波数に対し、ＦＭ（Frequency Modulation）変調がかかるため、周期ノイズＮ4のスペクトルは広範囲に折り返して周期ノイズＮ4”となる。例えば、ｆjit1＝９６ｋＨｚとした場合、ＦＭ変調にて拡散されたノイズは９６ｋＨｚ帯域へと飛ばされるため、ｉｎ−ｂａｎｄから外すことができ、ｉｎ−ｂａｎｄ内のノイズ特性を効果的に上げることができる。
【００３８】
図１０（ａ）、（ｂ）、（ｃ）に示したグラフは、図１に示したキャパシタ１１１に、異なる二つの周波数ｆjit1、ｆjit2を持つジッタが付加されたクロック信号を供給した場合の、キャパシタ１１１から出力される信号における周期ノイズＮ4の折り返しを説明するための図である。なお、「二つの周波数ｆjit1、ｆjit2を持つジッタ」とは、例えば、周波数ｆjit1の信号が自然数ｎ1周期分表れ、続いて周波数ｆjit2の信号が自然数ｎ2周期分表れるようなジッタをいう。また、この場合、自然数ｎ1と自然数ｎ2とは同じであっても、異なっていてもよい。
【００３９】
図１０（ａ）に示したグラフは、図４（ｃ）に示した参照信号Ｖrefの周波数特性であり、周期ノイズが重畳した参照信号Ｖrefをフーリエ変換により周波数軸に変換したスペクトルを示す。図１０（ａ）の破線で示す周波数はナイキスト周波数を表し、サンプリング動作周波数の半分の周波数である。
図１０（ｂ）に示したグラフは、キャパシタ１１１が入力信号Ｖinを蓄積する、サンプリングタイミングを律するクロック信号をフーリエ変換により周波数軸に変換したスペクトルを示す。図１０（ｂ）の破線で示す周波数はサンプリング動作周波数である。図１０（ｃ）に示したグラフは出力信号ＶAoutをフーリエ変換により周波数軸に変換したスペクトルを示している。図１０（ａ）、（ｂ）、（ｃ）に示したグラフのいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図１０（ａ）、（ｂ）、（ｃ）のグラフ中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。
【００４０】
図１０で示した通り、図１のキャパシタ１１１へのサンプリング動作においては、サンプリング動作周波数に対してＦＭ（Frequency Modulation）変調がかかるため、周期ノイズＮ4のスペクトルは広範囲に分散して折り返して周期ノイズＮ4”’となる。例えば、ｆjit1＝９６ｋＨｚ、ｆjit2＝２５０ｋＨｚとした場合、ＦＭ変調にて拡散されたノイズは９６ｋＨｚ帯域と、２５０ｋＨｚ帯域とに分散されて表れる。このため、本実施形態は、周期ノイズＮ4”’をｉｎ−ｂａｎｄから外すことができ、ｉｎ−ｂａｎｄ内のノイズ特性を効果的に上げることができる。
【００４１】
さらに、本実施形態は、周期ノイズＮ4”’が表れた周波数帯においても、周期ノイズＮ4”’が分散しているため、ノイズピークを抑制することができる。なお、本実施形態は、ジッを、２つの異なる周波数を持つものに限定されるものではなく、異なる２以上の複数の周波数を持ったジッタをクロック信号に付加した場合おいても同様の効果が得られる。
【００４２】
図１１（ａ）、（ｂ）、（ｃ）に示したグラフは、図１に示したＤ／Ａ変換器のキャパシタ１１１に、ランダムな周波数を持つジッタを加えたクロック信号を供給した場合にキャパシタ１１１から出力される信号における周期ノイズＮ4の折り返しを説明するための図である。なお、「ラダムな周波数を持つジッタ」とは、例えば、ある周波数を持つ信号が自然数ｎ1周期分表れ、続いて他の周波数を持った信号が自然数ｎ2周期分表れるようなジッタをいう。また、この場合、自然数ｎ1と自然数ｎ2とは同じであっても、異なっていてもよい。
【００４３】
図１１（ａ）に示したグラフは、図４（ｃ）に示した参照信号Ｖrefの周波数特性であり、周期ノイズが重畳した参照信号Ｖrefをフーリエ変換により周波数軸に変換したスペクトルを示す。図１１（ａ）の破線で示す周波数はナイキスト周波数を表し、サンプリング動作周波数の半分の周波数である。図１１（ｂ）に示したグラフはキャパシタ１１１が入力信号Ｖinを蓄積する、サンプリングタイミングを律するクロック信号をフーリエ変換により周波数軸に変換したスペクトルを示す。図１１（ｂ）の破線で示す周波数はサンプリング動作周波数である。図１１（ｃ）に示したグラフは出力信号ＶAoutをフーリエ変換により周波数軸に変換したスペクトルを示している。図１１（ａ）、（ｂ）、（ｃ）に示したグラフのいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図１１（ａ）、（ｂ）、（ｃ）のグラフ中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。
【００４４】
図１１で示した通り、図１のキャパシタ１１１へのサンプリング動作においてサンプリング動作周波数に対し、ＦＭ（Frequency Modulation）変調がかかるため、周期ノイズＮ4のスペクトルは広範囲に分散して折り返して周期ノイズＮ4””となる。ノイズスペクトルが拡散する周波数幅はジッタ振幅、換言すれば変調度に比例する。ノイズスペクトルはジッタ周波数幅内に均等に配分されるため、ＦＭ変調後のノイズスペクトルのピークを効果的に抑制することができる。
【００４５】
このような本実施形態によれば、図８に示した周期ノイズＮ4から周期ノイズＮ4’への変調において周波数拡散効果が得られるため、Ｄ／Ａ変換器においてｉｎ−ｂａｎｄ内に発生する周期ノイズを小さくすることができる。この周期ノイズはＤ／Ａ変換器が発生する周期ノイズのみに限定されるものではなく、一例としては同一基板上に搭載されたＡ／Ｄ変換器からの周期ノイズなどが挙げられる。このため、特に周期ノイズが動作に影響する電子部品に本実施形態を適用し、この電子部品の周期ノイズを低減することができる。このような本実施形態は、電子機器の小型化、構成の簡易化において有利である。
【００４６】
次に、以上述べた考え方に基づく、本発明の実施形態について説明する。
（実施形態）
図１２は、本発明の一実施形態のＤ／Ａ変換器を説明するための図である。図示したＤ／Ａ変換器は、サンプリング回路１６０と、制御回路１５９と、検出器１７０と、を備えている。
【００４７】
サンプリング回路１６０は、入力されたデジタル信号Ｄｉｎに基づく入力信号（参照信号Ｖref、サンプリング後の参照信号Ｖrefを入力信号Ｖinと記す）を間欠的にサンプリングし、サンプリングされた信号をホールド、転送するサンプル・ホールド部１５０ｂと、サンプル・ホールド部１５０ｂによって転送された信号を、アナログ信号Ａｏｕｔとして出力するコンテニアス部１５０ａと、を含んでいる。
【００４８】
制御回路１５９は、ジッタを含まないクロック信号φ1、φ2、ジッタが加えられたクロック信号φ１’、φ２’を生成し、出力する。ジッタが加えられていないクロック信号φ２はコンテニアス部１５０ａに入力され、ジッタが加えられたクロック信号φ１’はサンプル・ホールド部１５０ｂに入力される。
検出器１７０は、ノイズ混入経路である参照信号Ｖrefのノイズピークの周波数特性を検出し、ノイズピークが所望の周波数帯域（例えばｉｎ−ｂａｎｄ帯域）以外へ変調されるよう制御回路１５９にて加えられるジッタ周波数を変化させる。なお、本実施形態では、図１２に示した構成を半導体集積回路として構成しているが、検出器１７０は、半導体集積回路の外部に設けてもよい。検出器１７０を半導体集生起回路の外側に設ける場合、検出器１７０は、例えば、スペクトルアナライザーで実現される。
【００４９】
サンプル・ホールド部１５０ｂは、入力信号Ｖinによって生じる電荷を蓄積するキャパシタ１５２と、キャパシタ１５２に蓄積するスイッチ１５１と、スイッチ１５３と、を含む。スイッチ１５１と、スイッチ１５３と、は、クロック信号φ１’にしたがってスイッチング動作を行っている。
コンテニアス部１５０ａは、演算増幅器１５５と、演算増幅器１５５のアナログ出力信号Ａoutを反転入力端子に入力するフィードバック経路１５８と、フィードバック経路１５８上においてアナログ出力信号Ａoutによって生じる電荷を蓄積するキャパシタ１５４と、キャパシタ１５２に蓄積された電荷をアナログ出力信号Ａoutに転送するスイッチ１５６と、スイッチ１５７と、を含む。コンテニアス部１５０ａのスイッチ１５６、１５７には、ジッタがないクロック信号φ２が出力され、コンテニアス部１５０ａはクロック信号φ２によって動作する。
コンテニアス部１５０ａは、さらにキャパシタ１５４を含む。このキャパシタ１５４によってＬＰＦが形成され、キャパシタ１５４とキャパシタ１５２の容量比とスイッチング周波数によってＬＰＦのカットオフ周波数が決まる。なお、図１２に示したキャパシタ１５４は、本実施形態の必須の構成ではない。  図１３は、図１２に示したサンプリング回路１６０と、制御回路１５９と、を含むＤ／Ａ変換器（図中、ＤＡＣと記す）の機能ブロック図である。なお、図１３中、図１５に示した構成と同様の構成については同様の符号を付し、その説明を一部略すものとする。
【００５０】
制御回路１５９は、コンテニアス部１５０ａに対しては、ジッタを加えないクロック信号φ２を供給し、デジタル部１５０ｃに対しては、ジッタを加えたクロック信号φ１’を供給し、サンプル・ホールド部１５０ｂに対しては、ジッタを加えたクロック信号φ１’を供給する。
すなわち、制御回路１５９は、ジッタを加えないクロック信号φ1、φ２を生成するクロック信号生成部１４３と、ジッタを加えたクロック信号φ１’、φ2’を生成するジッタ生成部（図１３中にｊｉｔｔｅｒ_Ｇｅｎ．と記す）１４１と、クロック信号φ1、φ2、φ１’、φ2’を入力し、ジッタ生成部１４１によって生成されたクロック信号φ１’を選択してサンプル・ホールド部１５０ｂに出力し、クロック信号φ１’を選択してデジタル部１５０ｃに出力し、クロック信号φ２を選択してコンテニアス部１５０ａに出力するように動作するジッタ選択部（図１３中にｊｉｔｔｅｒ_Ｓｅｌ．と記す）１６２と、を含んでいる。
【００５１】
なお、本実施形態は、ジッタ選択部１６２を備える構成に限定されるものでなく、ジッタ選択部１６２を設けない構成にすることができる。ジッタ選択部１６２を設けない場合、本実施形態は、ジッタ生成部１４１からクロック信号φ１’をサンプル・ホールド部１５０ｂ、デジタル部１５０ｃに直接出力する。そして、クロック信号生成部１４３は、クロック信号φ２をコンテニアス部１５０ａに直接出力する。
【００５２】
検出器１７０は、ノイズ混入経路である参照信号Ｖrefのノイズピークの周波数特性を検出する。ジッタ生成部１４１は、検出器１７０から出力される制御信号に基づいて周波数が変化するジッタが加えられたクロック信号を生成する。周波数の変化は、参照信号Ｖrefのノイズピークが所望の周波数帯域（例えばｉｎ−ｂａｎｄ帯域）以外へ変調されるように行われる。本実施形態では、検出器１７０とジッタ生成部１４１とが、本実施形態のジッタ制御回路１７１として機能する。
【００５３】
図１４は、図１３中に示したジッタ周波数制御回路１７１の回路構成を説明するための図であり、ジッタ生成部１４１の構成を具体的に示している。ジッタ生成部１４１は、遅延素子１４４＿１、１４４＿２、１４４＿３、１４４＿４と、スイッチ群１４５＿１、１４５＿２、１４５＿３、１４５＿４と、制御回路１４６と、ジッタクロック発生器１４８と、から構成される。遅延素子１４４＿１〜１４４＿４は、直列に接続されている。スイッチ群１４５＿１〜１４５＿４は、直列に接続された遅延素子間に接続されていて、スイッチ群１４５＿１〜１４５＿４は制御回路１４６に接続される。
【００５４】
図１３に示したクロック信号生成部１４３から出力されたクロック信号は、遅延素子１４４＿１に入力される。遅延素子１４４＿１の出力端子は、遅延素子１４４＿２の入力端子とスイッチ群１４５＿１の入力端子（図中に「Ｉ」と記す）に接続される。遅延素子１４４＿２の出力端子は、遅延素子１４４＿３の入力端子とスイッチ群１４５＿２の入力端子（図中に「Ｉ」と記す）に接続され、遅延素子１４４＿３の出力端子は、遅延素子１４４＿４の入力端子とスイッチ群１４５＿３の入力端子（図中に「Ｉ」と記す）に接続される。また、遅延素子１４４＿４の出力端子は、スイッチ群１４５＿４の入力端子に接続される。スイッチ群１４４＿１、１４４＿２、１４４＿３、１４４＿４の出力端子は短絡され、短絡された出力端子から出力された信号は、ジッタ生成部１４１からクロック信号として出力される。
【００５５】
検出器１７０には参照信号Ｖrefが入力され、検出器１７０は、参照信号Ｖrefのノイズピークの周波数特性を検出する。検出された周波数特性に基づいて、検出器１７０からはコントロール信号１７３が出力される。コントロール信号１７３は、ジッタクロック発生器１４８に入力される。
ジッタクロック発生器１４８は、一定の周波数で発振する信号を出力する構成であり、発振周波数をコントロール信号１７３に基づいて変更するＶＣＯ（電圧制御発振器）を含んでいる。ジッタクロック発生器１４８における、周波数の変更は、以下のように行われる。
【００５６】
ジッタクロック発生器１４８は、周波数４８ｋＨｚに、コントロール信号の値と「８」とを乗算した周波数の信号を出力する。例えば、コントロール信号１７３が１Ｖである場合、ジッタクロック発生器１４８は、発振周波数が３８４ｋＨｚの信号１４９を出力する（４８ｋＨｚ×８＝３８４ｋＨｚ）。また、コントロール信号１７３が２Ｖである場合、ジッタクロック発生器１４８は、発振周波数が７６８ｋＨｚの信号１４９を出力する（４８ｋＨｚ×２×８＝３８４ｋＨｚ）。
【００５７】
コントロール信号１７３が３Ｖである場合、ジッタクロック発生器１４８は、発振周波数が１１５２ｋＨｚの信号１４９を出力する（４８ｋＨｚ×３×８＝１１５２ｋＨｚ）。さらに、コントロール信号１７３が４Ｖである場合、ジッタクロック発生器１４８は、発振周波数が１５３６ｋＨｚの信号１４９を出力する（４８ｋＨｚ×４×８＝１５３６ｋＨｚ）。
【００５８】
ジッタクロック発生器１４８は、検出されたノイズピークの周波数特性に基づいて、コントロール信号１４７＿１、１４７＿２、１４７＿３、１４７＿４を生成する。後述するように、コントロール信号１４７＿１、１４７＿２、１４７＿３、１４７＿４では、常に一つの信号のみがＨｉｇｈ（以下、「Ｈ」と記す）であり、残りの３つの信号がＬｏｗ（以下、「Ｌ」と記す）となる。
【００５９】
コントロール信号１４７＿１は、スイッチ群１４５＿１のコントロール信号の入力端子（図中に「Ｓ」と記す）に入力される。コントロール信号１４７＿２は、スイッチ群１４５＿２のコントロール信号の入力端子（図中に「Ｓ」と記す）に入力される。コントロール信号１４７＿３は、スイッチ群１４５＿３のコントロール信号の入力端子（（図中に「Ｓ」と記す））に入力される。コントロール信号１４７＿４は、スイッチ群１４５＿４のコントロール信号の入力端子（図中に「Ｓ」と記す）に入力される。
【００６０】
遅延素子１４４＿１、１４４＿２、１４４＿３、１４４＿４は、入力されたクロック信号に対し、任意の遅延量（例えば１ｎｓ）を付加し、出力する。スイッチ群１４５＿１、１４５＿２、１４５＿３、１４５＿４は、入力端子から入力されるコントロール信号１４７＿１、１４７＿２、１４７＿３、１４７＿４がＨであるときに、入力端子（図中「Ｉ」と記す）と出力端子（図中「Ｏ」と記す）とを短絡し、コントロール信号がＬであるときに入力端子と出力端子とを解放する。
【００６１】
図１５(ａ)〜（ｅ）は、コントロール信号１４７＿１、１４７＿２、１４７＿３、１４７＿４と、ジッタクロック発生器１４８から出力される信号１４９とを説明するためのタイミングチャートである。図１５（ａ）は、信号１４９を示している。また、図１５（ｂ）はコントロール信号１４７＿１を示し、（ｃ）はコントロール信号１４７＿２を示し、（ｄ）はコントロール信号１４７＿３を示している。そして、図１５（ｅ）はコントロール信号１４７＿４を示している。図１５（ａ）〜（ｅ）の縦軸は、いずれも信号のＨ、Ｌを示し、横軸は時間を示している。
【００６２】
図１４に示した制御回路１４６は、信号１４９に同期して、コントロール信号１４７＿１、１４７＿２、１４７＿３、１４７＿４を、コントロール信号１４７＿１、１４７＿２、１４７＿３、１４７＿４の順にＨにする。このとき、コントロール信号１４７＿１、１４７＿２、１４７＿３、１４７＿４は、いずれかが同時にＨになることがないように切り替えられる。
【００６３】
図１５から分かるように、制御回路１４６は、信号１４９を８分周した周期でジッタ周期が一周するようにコントロール信号を切り替える。検出器１７０から出力されたコントロール信号１７３が１Ｖである場合、ジッタ生成部１４１からは、周波数が４８ｋＨｚのジッタが加えられたクロック信号が出力される。また、検出器１７０から出力されたコントロール信号１７３が２Ｖである場合、ジッタ生成部１４１からは、周波数が９６ｋＨｚのジッタが加えられたクロック信号が出力される。さらに、検出器１７０から出力されたコントロール信号１７３が３Ｖである場合、ジッタ生成部１４１からは、周波数が１４４ｋＨｚのジッタが加えられたクロック信号が出力される。また、検出器１７０から出力されたコントロール信号１７３が４Ｖである場合、ジッタ生成部１４１からは、周波数が１９２ｋＨｚのジッタが加えられたクロック信号が出力される。
【００６４】
本実施形態によれば、サンプル・ホールド部１５０ｂが離散化された信号を伝達する構成であり、信号成分はＤＣ成分である。このため、本実施形態では、動作クロック信号に加えられたジッタによって信号成分には変調がかからない。しかし、Ｄ／Ａ変換器自身、または、他の電子機器から混入する周期ノイズはＡＣ成分であるため、動作クロック信号に加えられたジッタによりノイズ成分には変調がかかり、ノイズ拡散効果が得られる。換言すれば、本実施形態は、ＳＴＦ（Signal Transfer Function）には変化せず、ＮＴＦ（Noise Transfer Function）のみにジッタによる変調をかけることができ、混入する周期ノイズを信号成分と効率的に分離することができる。このため、本実施形態は、伝達すべき信号にノイズを加えることなく、ｉｎ−ｂａｎｄ内のノイズだけを分散し、そのスペクトルのピークを低減することができる。
【００６５】
また、本実施形態によれば、例えば、Ｄ／Ａ変換器が６．０００ＭＨｚでサンプリング動作を行い、参照信号Ｖrefに６．０１０ＭＨｚにピークを持つノイズが重畳した場合、検出器１７０によりジッタ生成部１４１において加えられるジッタの周波数を例えば９６ｋＨｚと設定する。このような設定によれば、従来ならば折り返しにより６．０１０ＭＨｚ−６．０００ＭＨｚ＝１０ｋＨｚにノイズピークが現れるところを、本実施形態では、ＦＭ変調により９６ｋＨｚ×Ｎ＋１０ｋＨｚ（Ｎは自然数）の周波数帯へピークを移動させることができる。特に、最も高いノイズピークは９６ｋＨｚ＋１０ｋＨｚ＝１０６ｋＨｚへと移動させることができる。そのため、本実施形態は、ｉｎ−ｂａｎｄ内のノイズを効率的に抑制することができる。
【００６６】
このような本実施形態は、Ｄ／Ａ変換器周辺の機器から発生するノイズを低減するのではなく、Ｄ／Ａ変換器自身のノイズに対する耐性を強化することができる。このため、Ｄ／Ａ変換器周辺の他の機器の構成を変更することなく、Ｄ／Ａ変換器のみを変更してＤ／Ａ変換器に対するノイズの影響を低減することができる。
また、実施形態は、クロック信号にジッタを加える回路を追加することのみによって実現することができる。このため、高度な半導体プロセス技術やチップの多ピン化が不要になって、Ｄ／Ａ変換器の高コスト化を防ぐことができる。さらに、実施形態によれば、ノイズの影響を考慮することなくＤ／Ａ変換器を他の機器に近接させて配置することができるから、Ｄ／Ａ変換器を含む機器の小型化に効果を奏する。
【００６７】
また、実施形態では、Ｄ／Ａ変換器周辺の機器から発生するノイズを低減することを目的として一般的に具備されるデカップリングコンデンサへのノイズ抑制要求を低減することが可能となる。また、実施形態によれば、デカップリングコンデンサへのノイズ抑制要求を低減できることから、デカップリングコンデンサそのものを不要とすることも考えられる。
【００６８】
なお、ＦＭ変調によって帯域外へと移動させたノイズ成分は、例えばＬＰＦ（Ｌｏｗ  Ｐａｔｈ  Ｆｉｌｔｅｒ）などで除去することができる。
また、本実施形態は、以上説明した構成に限定されるものではない。すなわち、本実施形態では、ジッタ生成部１４１によって加えられるジッタの分解能が４の場合を説明したが、ジッタ生成部１４１により加えられるジッタの分解能は４に断定されるものではなく、任意の分解能Ｎ（Ｎは２以上の自然数）においても本実施形態は同様の効果を得ることができる。
【００６９】
また、本実施形態は、デジタル部１５０ｃにジッタが加えられたクロック信号φ１’を入力するものに限定されるものではない。デジタル部１５０ｃにジッタを加えないクロック信号φ１を入力するようにしても、Ｄ／Ａ変換器自身のノイズに対する耐性を強化する効果は全く損なわれることはない。
さらに、実施形態においても、クロック信号生成部１４３はＤ／Ａ変換器の外部に設けられるものであってもよい。また、図１２、１３に示したＤ／Ａ変換器のサンプリング回路を他の機器として構成する場合、制御回路１５９を機器の外部に設けるものであってもよい。
【００７０】
また、本発明の範囲は、以上図示され、記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらすすべての実施形態をも含む。さらに、本発明の範囲は、特許請求の範囲によって画される発明の特徴の組み合わせに限定されるものではなく、すべての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
【００７１】
（効果）
次に、本実施形態のＤ／Ａ変換器と、既存のＡ／Ｄ変換器と、を混載したＣＯＤＥＣについて考える。
本実施形態のＤ／Ａ変換器は、Ａ／Ｄ変換器とＤ／Ａ変換器とのサンプリング周波数が等しい（横軸の動作周波数差０）場合であっても、Ａ／Ｄ変換器とＤ／Ａ変換器とのサンプリング周波数が約±２５Ｈｚ程度の差を有する場合であっても、出力信号のディストーションが小さい。このような本実施形態では、Ａ／Ｄ変換器とＤ／Ａ変換器とが異なるクロック信号で動作する非同期動作時においても、同一のクロック信号で動作する同期動作時においても、出力信号のディストーションを低減することができる。
【００７２】
また、本実施形態では、動作クロックに加えるジッタの周波数を４８ｋＨｚ〜３８４ｋＨｚとした。４８ｋＨｚ〜３８４ｋＨｚのジッタの周波数のいずれにおいても、本実施形態は、出力信号のディストーションを低減することができる。
【産業上の利用可能性】
【００７３】
本発明は、Ｄ／Ａ変換器の他、Ｄ／Ａ変換の機能を持った電子機器全般に利用することができる。
【符号の説明】
【００７４】
１０１、１５１、１５３、１５６、１５７  スイッチ
１１１、１１２、１５２、１５４  キャパシタ
１２１、１５５  演算増幅器
１４１  ジッタ生成部
１４３  クロック信号生成部
１４４＿１〜１４１＿４  遅延素子
１４５＿１〜１４５＿４  スイッチ群
１４６、１５９  制御回路
１４７＿１〜１４７＿４、１７３  コントロール信号
１４８  ジッタクロック発生器
１４９  信号
１５０ａ  コンテニアス部
１５０ｂ  サンプル・ホールド部
１５０ｃ  デジタル部
１５８  フィードバック経路
１６０  サンプリング回路
１６２  ジッタ選択部
１７０  検出器
１７１  ジッタ周波数制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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