(57)【特許請求の範囲】
【請求項１】
第１の入力端子と、
ベースが前記第１の入力端子に接続され、エミッタが接地され、可変利得増幅器の所望の飽和レベルに応じてエミッタサイズが決定された第１のトランジスタと、
一端が前記第１のトランジスタのコレクタに接続されている第１の容量素子と、
一端が前記第１の容量素子の他端に接続され、他端が前記第１のトランジスタのベースに接続されている第１の受動素子と、
一端が電源端子に接続され、他端が前記第１のトランジスタのコレクタに接続されている第２の受動素子と、
ベースが前記第２の受動素子の他端に接続され、コレクタが前記電源端子に接続されている第２のトランジスタと、
一端が前記第２のトランジスタのエミッタに接続され、他端が前記第１のトランジスタのベースに接続され、前記第１のトランジスタの入力インピーダンスに応じてインピーダンスが定められた第３の受動素子と、
前記第１のトランジスタのコレクタに接続されている第１の出力端子と
を備え、
前記第１の受動素子及び前記第１の容量素子は、素子の値が可変である
ことを特徴とする可変利得増幅器。
【請求項２】
請求項１に記載の可変利得増幅器であって、
前記第３の受動素子と前記第１のトランジスタのベースとの間に設けられ、一端が前記第３の受動素子の他端に接続され、他端が前記第１のトランジスタのベースに接続されている第４の受動素子と、
一端が前記第４の受動素子の一端に接続され、他端が接地されている第５の受動素子と  を更に備え、
前記第３の受動素子は、前記第４の受動素子を介して前記第１のトランジスタのベースに接続されている
ことを特徴とする可変利得増幅器。
【請求項３】
請求項１又は請求項２のいずれかに記載の可変利得増幅器であって、
一端が前記第１のトランジスタのエミッタに接続され、他端が接地されている第６の受動素子を更に備え、
前記第１のトランジスタのエミッタは、前記第６の受動素子を介して接地されている
ことを特徴とする可変利得増幅器。
【請求項４】
請求項１に記載の可変利得増幅器であって、
一端が前記第３の受動素子の一端に接続され、他端が接地されている抵抗素子を更に備え、
前記第１のトランジスタ及び前記第２のトランジスタに電界効果トランジスタが用いられている
ことを特徴とする可変利得増幅器。
【請求項５】
請求項１から請求項４のいずれか一項に記載の可変利得増幅器であって、
前記第３の受動素子は、
抵抗素子、可変抵抗素子、インダクタのいずれか一つにより形成されている、或いは抵抗素子、可変抵抗素子、インダクタのいずれかを複数直列に接続して形成されている
ことを特徴とする可変利得増幅器。
【請求項６】
請求項１から請求項５のいずれかに記載の可変利得増幅器と、
前記可変利得増幅器の前段に接続される増幅器であって、
第２の入力端子と、
ベースが前記第２の入力端子に接続され、エミッタが接地され、可変利得増幅器の所望の飽和レベルに応じてエミッタサイズが決定された第３のトランジスタと、
一端が前記第３のトランジスタのコレクタに接続され、素子の値が固定されている第２の容量素子と、
一端が前記第２の容量素子の他端に接続され、他端が前記第３のトランジスタのベースに接続され、素子の値が固定されている第７の受動素子と、
一端が前記電源端子に接続され、他端が前記第３のトランジスタのコレクタに接続されている第８の受動素子と、
ベースが前記第８の受動素子の他端に接続され、コレクタが前記電源端子に接続されている第４のトランジスタと、
一端が前記第４のトランジスタのエミッタに接続され、他端が前記第３のトランジスタのベースに接続されている第９の受動素子と、
前記第３のトランジスタのコレクタに接続されている第２の出力端子と
を備える増幅器と、
を具備し、
前記増幅器と前記可変利得増幅器とは直列に接続されている
ことを特徴とする増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変利得増幅器、及び増幅回路に関する。
【背景技術】
【０００２】
通信等に利用できる広帯域の可変利得増幅器として様々な製品が出荷されており、例えばアナログデバイセズ社のＡＤＬ５３３１がある。例えばこのＡＤＬ５３３１は、周波数帯域１０ＭＨｚ〜１．２ＧＨｚと広帯域であるものの、雑音特性はＮＦ（Noise Figure：雑音指数）が９ｄＢという値にとどまっている。
【０００３】
ところで、通信装置の受信部などにおける雑音特性（Ｆ）は、（ｎ−１）個の増幅器を直列に接続した場合、すなわち（ｎ−１）段の増幅回路を構成した場合、次式（１）で表現できることが知られており、前段の増幅器の雑音特性が大きく影響することが知られている。なお、ＦｉとＧｉ（ｉ＝１，２，…，ｎ−１）は各段における雑音指数と利得である。
【０００４】
【数１】
0005485332.tif 000002
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】”ＡＤＬ５３３１データシート”、［online］、２００９年５月、Analog Devices, Inc.、［平成２４年４月１９日検索］、インターネット<URL: http://www.analog.com/static/imported-files/data_sheets/ADL5331.pdf>
【発明の概要】
【発明が解決しようとする課題】
【０００６】
通常、ほとんどの移動通信方式では受信部などにおけるＮＦは１０ｄＢ以下に規定されており、複数の増幅器を用いた多段の増幅回路でこの規定を満たすためには、初段の増幅器のＮＦは３ｄＢ以下が求められる。この場合、上述のＡＤＬ５３３１を用いることができない。
【０００７】
本発明は、このような事情に鑑みてなされたもので、雑音指数を改善した可変利得増幅器、及び増幅回路の提供を目的とする。
【課題を解決するための手段】
【０００８】
上記問題を解決するために、本発明は、第１の入力端子と、ベースが前記第１の入力端子に接続され、エミッタが接地され、可変利得増幅器の所望の飽和レベルに応じてエミッタサイズが決定された第１のトランジスタと、一端が前記第１のトランジスタのコレクタに接続されている第１の容量素子と、一端が前記第１の容量素子の他端に接続され、他端が前記第１のトランジスタのベースに接続されている第１の受動素子と、一端が電源端子に接続され、他端が前記第１のトランジスタのコレクタに接続されている第２の受動素子と、ベースが前記第２の受動素子の他端に接続され、コレクタが前記電源端子に接続されている第２のトランジスタと、一端が前記第２のトランジスタのエミッタに接続され、他端が前記第１のトランジスタのベースに接続され、前記第１のトランジスタの入力インピーダンスに応じてインピーダンスが定められた第３の受動素子と、前記第１のトランジスタのコレクタに接続されている第１の出力端子とを備え、前記第１の受動素子及び前記第１の容量素子は、素子の値が可変であることを特徴とする可変利得増幅器である。
【０００９】
また、本発明は、上記に記載の可変利得増幅器において、前記第３の受動素子と前記第１のトランジスタのベースとの間に設けられ、一端が前記第３の受動素子の他端に接続され、他端が前記第１のトランジスタのベースに接続されている第４の受動素子と、一端が前記第４の受動素子の一端に接続され、他端が接地されている第５の受動素子とを更に備え、前記第３の受動素子は、前記第４の受動素子を介して前記第１のトランジスタのベースに接続されていることを特徴とする。
【００１０】
また、本発明は、上記に記載の可変利得増幅器において、一端が前記第１のトランジスタのエミッタに接続され、他端が接地されている第６の受動素子を更に備え、前記第１のトランジスタのエミッタは、前記第６の受動素子を介して接地されていることを特徴とする。
【００１１】
また、本発明は、上記に記載の可変利得増幅器において、一端が前記第３の受動素子の一端に接続され、他端が接地されている抵抗素子を更に備え、前記第１のトランジスタ及び前記第２のトランジスタに電界効果トランジスタが用いられていることを特徴とする。
【００１２】
また、本発明は、上記に記載の可変利得増幅器において、前記第３の受動素子は、抵抗素子、可変抵抗素子、インダクタのいずれか一つにより形成されている、或いは抵抗素子、可変抵抗素子、インダクタのいずれかを複数直列に接続して形成されていることを特徴とする。
【００１３】
また、本発明は、上記に記載の可変利得増幅器と、前記可変利得増幅器の前段に接続される増幅器であって、第２の入力端子と、ベースが前記第２の入力端子に接続され、エミッタが接地され、可変利得増幅器の所望の飽和レベルに応じてエミッタサイズが決定された第３のトランジスタと、一端が前記第３のトランジスタのコレクタに接続され、素子の値が固定されている第２の容量素子と、一端が前記第２の容量素子の他端に接続され、他端が前記第３のトランジスタのベースに接続され、素子の値が固定されている第７の受動素子と、一端が前記電源端子に接続され、他端が前記第３のトランジスタのコレクタに接続されている第８の受動素子と、ベースが前記第８の受動素子の他端に接続され、コレクタが前記電源端子に接続されている第４のトランジスタと、一端が前記第４のトランジスタのエミッタに接続され、他端が前記第３のトランジスタのベースに接続されている第９の受動素子と、前記第３のトランジスタのコレクタに接続されている第２の出力端子とを備える増幅器と、を具備し、前記増幅器と前記可変利得増幅器とは直列に接続されていることを特徴とする増幅回路である。
【発明の効果】
【００１４】
この発明によれば、可変利得増幅器に要求される出力レベルに応じて第１のトランジスタのエミッタサイズを増加させた場合において、第１のトランジスタの入力インピーダンスに応じて第３の受動素子のインピーダンスを定めることにより、入力端子に接続された第１のトランジスタの入力インピーダンスと、第２のトランジスタと第２及び第３の受動素子とを含み構成されるバイアス回路のインピーダンスとを整合させることができる。これにより、可変利得増幅器の入力インピーダンスの低下を抑制することができ、雑音指数を改善することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明に係る第１の実施形態における可変利得増幅器１の構成を示す回路図である。
【図２】本実施形態におけるトランジスタＴｒ２を含み構成されるバイアス回路の等価回路である。
【図３】本実施形態における可変利得増幅器１の特性の計算機シミュレーション結果を示すグラフである。
【図４】第２の実施形態における可変利得増幅器２の構成を示す回路図である。
【図５】第３の実施形態における可変利得増幅器３の構成を示す回路図である。
【図６】第４の実施形態における可変利得増幅器４の構成を示す回路図である。
【図７】第５の実施形態における増幅回路１０の構成を示す回路図である。
【発明を実施するための形態】
【００１６】
以下、図面を参照して、本発明の実施形態における可変利得増幅器、及び増幅回路を説明する。
【００１７】
＜第１の実施形態＞
図１は、本発明に係る第１の実施形態における可変利得増幅器１の構成を示す回路図である。可変利得増幅器１は、同図に示すように、入力端子ＩＮと、出力端子ＯＵＴと、トランジスタＴｒ１、Ｔｒ２と、受動素子Ｍ１、Ｍ２、Ｍ３と、容量素子Ｃ１とを備えている。
【００１８】
トランジスタＴｒ１は、ベースが入力端子ＩＮに接続され、コレクタが出力端子ＯＵＴに接続され、エミッタが接地されている。トランジスタＴｒ１のエミッタサイズは、可変利得増幅器１に要求される飽和レベル（出力レベル）に応じて決定される。
【００１９】
容量素子Ｃ１は、一端がトランジスタＴｒ１のコレクタに接続され、他端が受動素子Ｍ１の一端に接続されている。受動素子Ｍ１は、他端がトランジスタＴｒ１のベースに接続されている。すなわち、容量素子Ｃ１と受動素子Ｍ１とはトランジスタＴｒ１のコレクタとベースとを接続するフィードバックループを形成している。これにより、トランジスタＴｒ１のコレクタから出力される信号は、容量素子Ｃ１及び受動素子Ｍ１を介して、入力側のトランジスタＴｒ１のベースにフィードバックされる。また、容量素子Ｃ１の容量、及び受動素子Ｍ１の抵抗値は可変である。容量素子Ｃ１と受動素子Ｍ１とのいずれか又は両方の素子の値（容量、抵抗値）を変化させてフィードバック量を定めることにより、トランジスタＴｒ１による増幅の利得を制御する。
【００２０】
受動素子Ｍ２は、一端が所定の電源電圧を供給する電源端子Ｂｉａｓに接続され、他端がトランジスタＴｒ１のコレクタ及び出力端子ＯＵＴに接続されている。トランジスタＴｒ２は、ベースが受動素子Ｍ２の他端に接続され、コレクタが電源端子Ｂｉａｓに接続され、エミッタが受動素子Ｍ３の一端に接続されている。受動素子Ｍ３は、他端がトランジスタＴｒ１のベース及び入力端子ＩＮに接続されている。すなわち、トランジスタＴｒ２と、受動素子Ｍ２及びＭ３とは、トランジスタＴｒ１のベースにバイアスを加えるバイアス回路（定電流回路）を形成している。
【００２１】
図２は、本実施形態におけるトランジスタＴｒ２を含み構成されるバイアス回路の等価回路である。同図において、ｒｂｅはトランジスタＴｒ２のベース−エミッタ間抵抗であり、ｇｍはトランジスタＴｒ２の相互コンダクタンスであり、Ｚ１は受動素子Ｍ２のインピーダンスであり、Ｚ２は受動素子Ｍ３のインピーダンスである。また、電圧Ｖｉは入力端子ＩＮの電圧に対応し、電流Ｉｉは入力端子ＩＮにおける電流に対応し、電圧Ｖ１はトランジスタＴｒ２のベース−エミッタ間電圧に対応する。
本実施形態におけるバイアス回路の入力インピーダンスＺｉは次式（２）により表される。
【００２２】
【数２】
0005485332.tif 000003
【００２３】
また、式（１）における電圧Ｖｉ及び電流Ｉｉは、次式（３−１）と次式（３−２）とにより表せる。
【００２４】
【数３】
0005485332.tif 000004
【００２５】
式（３−１）を式（３−２）に代入すると、次式（４）が得られる。
【００２６】
【数４】
0005485332.tif 000005
【００２７】
すなわち、式（２）における入力インピーダンスＺｉは、次式（５）により表せる。
【００２８】
【数５】
0005485332.tif 000006
【００２９】
式（５）から分かるように、バイアス回路の入力インピーダンスＺｉは、受動素子Ｍ３のインピーダンスＺ２に比例して変化させることができる。このため、可変利得増幅器１の入力インピーダンスは、受動素子Ｍ３のインピーダンスを変化させることにより、容易に変更することが可能となる。
【００３０】
可変利得増幅器１に要求される出力レベルに応じてトランジスタＴｒ１のエミッタサイズを増加させた場合において、トランジスタＴｒ１の入力インピーダンスと式（５）とに基づいてバイアス回路の入力インピーダンスＺｉを定めることにより、可変利得増幅器１の入力インピーダンスの低下を抑制することができ、雑音指数を改善することができる。
すなわち、利得の可変機能を有する可変利得増幅器１において、受動素子Ｍ３のインピーダンスをトランジスタＴｒ１の入力インピーダンスに応じて定めることにより、可変利得増幅器１の入力インピーダンスを整合させることができ、雑音特性を改善することができる。
【００３１】
図３は、本実施形態における可変利得増幅器１の特性の計算機シミュレーション結果を示すグラフである。同図において、横軸は周波数を示し、縦軸は利得を示している。同図には、受動素子Ｍ１及び容量素子Ｃ１を変化させた場合の特性が示されている。可変利得増幅器１は、同図に示すように、広帯域に亘り利得の可変機能を有することが分かる。
【００３２】
＜第２の実施形態＞
図４は、第２の実施形態における可変利得増幅器２の構成を示す回路図である。可変利得増幅器２は、受動素子Ｍ４及び受動素子Ｍ５を備えている点が、第１の実施形態における可変利得増幅器１（図１）と異なっている。なお、可変利得増幅器２において、第１の実施形態と同じ構成には同じ符号を付してその説明を省略する。
【００３３】
受動素子Ｍ４は、受動素子Ｍ３と入力端子ＩＮとの間に設けられ、一端が受動素子Ｍ３の他端に接続され、他端が入力端子ＩＮに接続されている。すなわち、可変利得増幅器２においては、受動素子Ｍ３が受動素子Ｍ４を介して入力端子ＩＮに接続されている。
受動素子Ｍ５は、一端が受動素子Ｍ３の他端に接続され、他端が接地されている。
【００３４】
可変利得増幅器２において、バイアス回路は、受動素子Ｍ５を介して接地することにより、トランジスタＴｒ１のベース（及び入力端子ＩＮ）に加えるバイアスを安定させることができ、雑音特性を更に改善することができる。
【００３５】
＜第３の実施形態＞
図５は、第３の実施形態における可変利得増幅器３の構成を示す回路図である。可変利得増幅器３は、受動素子Ｍ６を備えている点が、第１の実施形態における可変利得増幅器１（図１）と異なっている。なお、可変利得増幅器３において、第１の実施形態と同じ構成には同じ符号を付してその説明を省略する。
【００３６】
受動素子Ｍ６は、トランジスタＴｒ１のエミッタと接地点との間に設けられ、一端がトランジスタＴｒ１のエミッタに接続され、他端が接地されている。すなわち、可変利得増幅器３においては、トランジスタＴｒ１のエミッタが受動素子Ｍ６を介して接地されている。
これにより、高周波信号における雑音整合が行いやすくなるので、雑音特性を更に改善することができる。
【００３７】
なお、本実施形態における可変利得増幅器３は、第１の実施形態における可変利得増幅器１に対して、受動素子Ｍ６を加えた構成として説明した。しかし、これに限ることなく、第２の実施形態における可変利得増幅器２に対して、受動素子Ｍ６を加えるようにしてもよい。これにより、トランジスタＴｒ１のベース（及び入力端子ＩＮ）に加えるバイアスを安定させるとともに、トランジスタＴｒ１における雑音特性を更に改善することができる。
【００３８】
＜第４の実施形態＞
図６は、第４の実施形態における可変利得増幅器４の構成を示す回路図である。可変利得増幅器４は、トランジスタＴｒ１、Ｔｒ２にモノポーラトランジスタ（電界効果トランジスタ）を用いている点と、抵抗素子Ｒ１を備えている点とが、第１の実施形態における可変利得増幅器１（図１）と異なっている。なお、可変利得増幅器４において、第１の実施形態と同じ構成には同じ符号を付してその説明を省略する。
【００３９】
抵抗素子Ｒ１は、一端がトランジスタＴｒ２のソースに接続され、他端が接地されている。可変利得増幅器４においては、トランジスタＴｒ２に流れる電流に応じた電圧に変換したバイアスを、受動素子Ｍ３を介してトランジスタＴｒ１のゲートに加えるようにしている。これにより、可変利得増幅器４は、第２の実施形態における可変利得増幅器２と同様に、トランジスタＴｒ１のゲート（及び入力端子ＩＮ）に加えるバイアスを安定させることができ、雑音特性を更に改善することができる。
【００４０】
＜第５の実施形態＞
図７は、第５の実施形態における増幅回路１０の構成を示す回路図である。増幅回路１０は、同図に示すように、第１の実施形態における可変利得増幅器１（図１）と、増幅器１Ａとを具備している。また、可変利得増幅器１は多段に接続され、初段に増幅器１Ａが接続されている。
【００４１】
増幅器１Ａは、同図に示すように、容量素子Ｃ１と受動素子Ｍ１とに替えて、固定の容量を有する容量素子Ｃ１１と固定の抵抗値を有する受動素子Ｍ１１とを備えている点が、可変利得増幅器１と異なる。すなわち、増幅器１Ａは、入力される信号を予め定められた利得で増幅する。また、増幅器１Ａは、可変利得増幅器１と同様に、トランジスタＴｒ１のゲートにバイアスを加えるバイアス回路を有しており、雑音特性が改善されている。
【００４２】
このように、複数の可変利得増幅器を直列に配置して構成する場合に、所定の利得を有し雑音特性が改善された増幅器１Ａを初段に設け、後段に少なくとも１つの可変利得増幅器１を設けることにより、広い周波数帯域に亘り、良好な雑音特性を有するとともに、利得を大きく変化させることができる。
【００４３】
従来から通信装置の受信部に用いられていた多段の可変利得増幅器では、前段の回路の雑音特性が大きく影響するために、雑音特性が悪く、高利得時において良好な雑音特性が得られないことがあった。これに対して、上述の各実施形態の可変利得増幅器は、トランジスタＴｒ１の入力インピーダンスに応じたバイアスを加えることにより雑音特性が改善されているので、高利得時においても良好な雑音特性を得ることができる。
【００４４】
なお、本実施形態では、複数の可変利得増幅器１と、利得を固定にした増幅器１Ａとを備えた増幅回路１０を示したが、可変利得増幅器１に替えて、可変利得増幅器２や可変利得増幅器３、可変利得増幅器４を用いるようにしてもよい。また、初段の利得を固定にした増幅器として、可変利得増幅器２や可変利得増幅器３、可変利得増幅器４に対応し利得を固定した増幅器を用いるようにしてもよい。
【００４５】
なお、上述の各実施形態における受動素子Ｍ１には、可変抵抗素子又は可変インダクタを用いるようにしてもよい。また、複数の可変抵抗素子又は可変インダクタを直列に接続したり、可変抵抗素子又は可変インダクタと抵抗素子又はインダクタとを直列に接続したりすることにより、受動素子Ｍ１を構成するようにしてもよい。
また、上述の各実施形態における受動素子Ｍ２〜Ｍ６には、抵抗素子、可変抵抗素子、インダクタ、可変インダクタのいずれかを用いるようにしてもよい。また、抵抗素子、可変抵抗素子、インダクタのいずれか又はすべての素子を複数直列に接続して受動素子Ｍ２〜Ｍ６を構成するようにしてもよい。
【００４６】
なお、本発明に記載の第１〜第６の受動素子は、実施形態における受動素子Ｍ１〜Ｍ６に対応する。本発明に記載の第１の容量素子は、実施形態における容量素子Ｃ１に対応する。本発明に記載の第１及び第２のトランジスタは、実施形態におけるトランジスタＴｒ１及びＴｒ２に対応する。本発明における第１の入力端子と第１の出力端子は、実施形態における可変利得増幅器の入力端子と出力端子とに対応する。
また、本発明に記載の第７、第８、及び第９の受動素子は、第５の実施形態における増幅器１Ａが備える受動素子Ｍ１１、Ｍ２、及びＭ３に対応する。発明に記載の第２の容量素子は、第５の実施形態における増幅器１Ａが備える容量素子Ｃ１１に対応する。本発明に記載の第３及び第４のトランジスタは、第５の実施形態における増幅器１Ａが備えるトランジスタＴｒ１及びＴｒ２に対応する。本発明に記載の第２の入力端子と第２の出力端子とは、第５の実施形態における増幅器１Ａが備える入力端子ＩＮと出力端子ＯＵＴとに対応する。
【産業上の利用可能性】
【００４７】
本発明は、広帯域な周波数帯域に亘り、電力の低い受信信号の増幅を要求される通信装置における増幅回路に好適であり、良好な雑音特性が得られる。
【符号の説明】
【００４８】
１，２，３，４…可変利得増幅器
１Ａ…増幅器
１０…増幅回路
Ｂｉａｓ…電源端子
Ｃ１，Ｃ１１…容量素子
Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６，Ｍ１１…受動素子
ＩＮ…入力端子
ＯＵＴ…出力端子
Ｒ１…抵抗素子
Ｔｒ１，Ｔｒ２…トランジスタ
【図１】
0005485332.tif 000007
【図２】
0005485332.tif 000008
【図３】
0005485332.tif 000009
【図４】
0005485332.tif 000010
【図５】
0005485332.tif 000011
【図６】
0005485332.tif 000012
【図７】
0005485332.tif 000013