(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面に平行な第１の方向に伸び、前記半導体基板の表面に平行であり且つ前記第１の方向と直交する第２の方向に複数本が平行に配置されたワード線と、
前記第２の方向に伸び、前記ワード線と交差するように、前記第１の方向に複数本が平行に配置されたビット線と、
前記ワード線と前記ビット線との各交差部に配置された絶縁膜と、
前記ワード線の間及び前記ビット線の間を埋め込む層間絶縁膜と、
前記第２の方向に伸び、且つ、前記ビット線と電気的に接続され、低抵抗状態と高抵抗状態との間で遷移する抵抗変化材とを備え、
前記ワード線、前記ビット線、及び前記絶縁膜は、前記ワード線と前記ビット線との各交差部において前記ワード線を制御電極、前記ビット線をチャネル領域とする電界効果トランジスタを構成し、
前記電界効果トランジスタ及び前記抵抗変化材は、前記電界効果トランジスタと前記抵抗変化材とが並列に接続されたメモリセルを構成し、
前記ビット線は、前記絶縁膜を介して前記ワード線と対向する第１面と、前記第１面とは反対側の第２面とを有し、前記抵抗変化材は、前記第２面と接するように配置され、且つその一部が前記層間絶縁膜と接触している
ことを特徴とする半導体記憶装置。
【請求項２】
前記ワード線を選択するワード線デコーダと、
前記ビット線を選択するビット線デコーダと、
前記ワード線デコーダにより選択された選択ワード線と、選択されていない非選択ワード線にそれぞれ所定の電圧を印加するとともに、前記ビット線デコーダにより選択された選択ビット線に所定の読み出し電圧を印加する電源部と、
前記選択ビット線に流れる電流を検出して、前記選択ワード線及び前記選択ビット線の交差部に構成される前記メモリセルの前記抵抗変化材の抵抗状態をデータとして検出するデータ読み出し部と、をさらに備える
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ワード線を選択するワード線デコーダと、
前記ビット線を選択するビット線デコーダと、
前記ワード線デコーダにより選択された選択ワード線と、選択されていない非選択ワード線とにそれぞれ所定の電圧を印加するとともに、前記ビット線デコーダにより選択された選択ビット線に所定の書き込み電圧又は消去電圧を印加する電源部と、
前記選択ワード線及び前記選択ビット線の交差部に構成される前記メモリセルの前記抵抗変化材の抵抗状態を変化させるデータ書き込み・消去部と、をさらに備える
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記電界効果トランジスタのソース・ドレイン間耐圧は、前記書き込み電圧及び消去電圧の電圧値よりも大きい
ことを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記電界効果トランジスタのチャネル抵抗値は、前記抵抗変化材の低抵抗状態の抵抗値よりも小さい
ことを特徴とする、請求項１乃至４のいずれかに記載の半導体記憶装置。
【請求項６】
半導体基板と、
前記半導体基板の表面に平行な第１の方向に伸び、前記半導体基板の表面に平行であり且つ前記第１の方向と直交する第２の方向及び前記半導体基板に垂直な積層方向にそれぞれ複数本が平行に配置された第１のワード線と、
前記積層方向に伸びて前記第１のワード線と交差し、前記第１の方向及び前記第２の方向にそれぞれ複数本が平行に配置された第１のビット線と、
前記第１の方向に伸び、前記第２の方向に複数本が平行に配置され、前記第１のビット線の一の端部に共通接続された第２のワード線と、
前記第２の方向に伸び、前記第１の方向に複数本が平行に配置され、前記第１のビット線の他の端部に共通接続された第２のビット線と、
前記第１のワード線と前記第１のビット線との各交差部に配置された絶縁膜と、
前記第１のワード線の間及び前記第１のビット線の間を埋め込む層間絶縁膜と、
前記積層方向に伸び、且つ、前記ビット線と電気的に接続され、低抵抗状態と高抵抗状態との間で遷移する抵抗変化材とを備え、
前記第１のワード線、前記第１のビット線、及び前記絶縁膜は、前記第１のワード線と前記第１のビット線との各交差部において前記第１のワード線を制御電極、前記第１のビット線をチャネル領域とする電界効果トランジスタを構成し、
前記電界効果トランジスタ及び前記抵抗変化材は、前記電界効果トランジスタと前記抵抗変化材とが並列に接続されたメモリセルを構成し、
前記抵抗変化材は、前記第１のビット線に挟み込まれるように配置され、前記第１のビット線の前記第１の方向を向いた側面において、その一部が前記層間絶縁膜と接触している
ことを特徴とする半導体記憶装置。
【請求項７】
半導体基板と、
前記半導体基板の表面に平行な第１の方向に伸び、前記半導体基板の表面に平行であり且つ前記第１の方向と直交する第２の方向に複数本が平行に配置されたワード線と、
前記第２の方向に伸び、前記ワード線と交差するように、前記第１の方向に複数本が平行に配置されたビット線と、
前記ワード線と前記ビット線との各交差部に配置された絶縁膜と、
前記ワード線の間及び前記ビット線の間を埋め込む層間絶縁膜と、
前記第２の方向に伸び、且つ、前記ビット線と電気的に接続され、低抵抗状態と高抵抗状態との間で遷移する抵抗変化材とを備え、
前記ワード線及び前記ビット線は、前記半導体基板の表面に垂直な積層方向に、交互に配置され、
前記ワード線、前記ビット線、及び前記絶縁膜は、前記ワード線と前記ビット線との各交差部において前記ワード線を制御電極、前記ビット線をチャネル領域とする電界効果トランジスタを構成し、
前記電界効果トランジスタ及び前記抵抗変化材は、前記電界効果トランジスタと前記抵抗変化材とが並列に接続されたメモリセルを構成し、
前記抵抗変化材は、前記ビット線に挟み込まれるように配置され、前記ビット線の前記第１の方向を向いた側面において、その一部が前記層間絶縁膜と接触している
ことを特徴とする半導体記憶装置。
【請求項８】
前記ワード線は、前記積層方向の各層に配置されるワード線のライン形成部分とスペース部分のパターンが各層で互い違いになっている
ことを特徴とする請求項７記載の半導体記憶装置。
【請求項９】
半導体基板と、
前記半導体基板の表面に垂直な積層方向に伸び、前記半導体基板の表面に平行な第１の方向と前記半導体基板の表面に平行であり且つ前記第１の方向に直交する第２の方向とにそれぞれ複数本が平行に配置されたワード線と、
前記第１の方向に伸びて前記ワード線と交差し、前記第２の方向及び前記積層方向にそれぞれ複数本が平行に配置されたビット線と、
前記ワード線と前記ビット線との各交差部に配置された絶縁膜と、
前記ワード線の間及び前記ビット線の間を埋め込む層間絶縁膜と、
前記第１の方向に伸び、且つ、前記ビット線と電気的に接続され、低抵抗状態と高抵抗状態との間で遷移する抵抗変化材とを備え、
前記ワード線及び前記ビット線は、前記第２の方向に、交互に配置され、
前記ワード線、前記ビット線、及び前記絶縁膜は、前記ワード線と前記ビット線との各交差部において前記ワード線を制御電極、前記ビット線をチャネル領域とする電界効果トランジスタを構成し、
前記電界効果トランジスタ及び前記抵抗変化材は、前記電界効果トランジスタと前記抵抗変化材とが並列に接続されたメモリセルを構成し、
前記抵抗変化材は、その一部が前記層間絶縁膜と接触している
ことを特徴とする半導体記憶装置。
【請求項１０】
前記抵抗変化材は、前記ビット線の前記積層方向を向いた側面に配置されている
ことを特徴とする請求項９記載の半導体記憶装置。
【請求項１１】
前記抵抗変化材は、前記ビット線に挟み込まれるように配置され、前記第２の方向を向いた側面において前記層間絶縁膜と接触している
ことを特徴とする請求項９記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、半導体装置の集積度が高くなることに伴い、これを構成するＬＳＩ素子の回路パターンはますます微細化している。このパターンの微細化には、単に線幅を細くするだけではなく、パターンの寸法精度や位置合わせ精度の向上も要請される。メモリと呼ばれる記憶装置に関しても例外ではなく、高精度の加工技術を駆使して形成されたメモリセルにおいて、記憶に必要となる一定の電荷を、より狭い領域で保持することが要請され続けている。
【０００３】
従来、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリといった各種のメモリが製造されているが、これらは全てＭＯＳＦＥＴをメモリセルに使用している。そのため、パターンの微細化に伴い、微細化の比率を上回る比率での寸法精度や位置合わせ精度の向上が要請される。これらのパターンを形成するリソグラフィ技術にも、大きな負荷が課せられており、現在の量産コストの多くの部分を占めているリソグラフィ工程コストの上昇、すなわち製品コストの上昇要因となっている（例えば、非特許文献１、２参照）。
【０００４】
一方、近年このような課題を克服する技術として、ダイオードに代表される非オーミック素子からなる選択素子と抵抗変化材料とによりメモリセルが構成される抵抗変化メモリ（ReRAM：Resistive RAM）と呼ばれるメモリが提案されている。このＲｅＲＡＭは、記憶保持に電荷の蓄積を用いず、ＭＯＳＦＥＴをメモリセルに使用することなく構成することが可能であることから、従来のトレンドを上回る高集積化を図ることが可能であると期待されている。このＲｅＲＡＭにおいて、メモリセルアレイを三次元的に積層配列することにより、セルアレイ面積を増大させることなく、大容量を実現することが可能になる（例えば、特許文献１参照）。
【０００５】
また、ＲｅＲＡＭにおいては、高密度メモリセルアレイを実現するために、ビット線及びワード線の交差部に可変抵抗素子とダイオード等の整流素子とを重ねたクロスポイント型の構造とすることができる。しかし、ＲｅＲＡＭのメモリセルにダイオードを用いるクロスポイント型の構造では、ダイオードの逆バイアス方向に電圧が印加された際の逆方向リーク電流の総和が、無視できない大きさの電力消費をもたらすと言う課題がある。さらに、消費電力削減のために、各メモリセルにＭＯＳＦＥＴを設けてＮＯＲ型の構造とした場合、メモリセル領域の大きさを６Ｆ２よりも小さくすることが不可能であり、ビット当たりのコストの削減が困難となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−１６０００４号公報
【非特許文献】
【０００７】
【非特許文献１】木村紳一郎、「半導体メモリー；ＤＲＡＭ」、応用物理、2000年、第69巻、第10号、p.1233−1240
【非特許文献２】味香夏夫、「フラッシュメモリー，最近の話題」、応用物理、2000年、第69巻、第12号、p.1462−1466
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、メモリセルアレイ全体の消費電力を削減することが可能であり、且つ高集積化の可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る半導体記憶装置は、半導体基板と、前記半導体基板の表面に平行な第１の方向に伸び、前記半導体基板の表面に平行であり且つ前記第１の方向と直交する第２の方向に複数本が平行に配置されたワード線と、前記第２の方向に伸び、前記ワード線と交差するように、前記第１の方向に複数本が平行に配置されたビット線と、前記ワード線と前記ビット線との各交差部に配置された絶縁膜と、前記ワード線の間及び前記ビット線の間を埋め込む層間絶縁膜と、前記第２の方向に伸び、且つ、前記ビット線と電気的に接続され、低抵抗状態と高抵抗状態との間で遷移する抵抗変化材とを備え、前記ワード線、前記ビット線、及び前記絶縁膜は、前記ワード線と前記ビット線との各交差部において前記ワード線を制御電極、前記ビット線をチャネル領域とする電界効果トランジスタを構成し、前記電界効果トランジスタ及び前記抵抗変化材は、前記電界効果トランジスタと前記抵抗変化材とが並列に接続されたメモリセルを構成し、前記ビット線は、前記絶縁膜を介して前記ワード線と対向する第１面と、前記第１面とは反対側の第２面とを有し、前記抵抗変化材は、前記第２面と接するように配置され、且つその一部が前記層間絶縁膜と接触していることを特徴とする。
【００１０】
本発明の別の態様に係る半導体記憶装置は、半導体基板と、前記半導体基板の表面に平行な第１の方向に伸び、前記半導体基板の表面に平行であり且つ前記第１の方向と直交する第２の方向及び前記半導体基板に垂直な積層方向にそれぞれ複数本が平行に配置された第１のワード線と、前記積層方向に伸びて前記第１のワード線と交差し、前記第１の方向及び前記第２の方向にそれぞれ複数本が平行に配置された第１のビット線と、前記第１の方向に伸び、前記第２の方向に複数本が平行に配置され、前記第１のビット線の一の端部に共通接続された第２のワード線と、前記第２の方向に伸び、前記第１の方向に複数本が平行に配置され、前記第１のビット線の他の端部に共通接続された第２のビット線と、前記第１のワード線と前記第１のビット線との各交差部に配置された絶縁膜と、前記第１のワード線の間及び前記第１のビット線の間を埋め込む層間絶縁膜と、前記積層方向に伸び、且つ、前記ビット線と電気的に接続され、低抵抗状態と高抵抗状態との間で遷移する抵抗変化材とを備え、前記第１のワード線、前記第１のビット線、及び前記絶縁膜は、前記第１のワード線と前記第１のビット線との各交差部において前記第１のワード線を制御電極、前記第１のビット線をチャネル領域とする電界効果トランジスタを構成し、前記電界効果トランジスタ及び前記抵抗変化材は、前記電界効果トランジスタと前記抵抗変化材とが並列に接続されたメモリセルを構成し、前記抵抗変化材は、前記第１のビット線に挟み込まれるように配置され、前記第１のビット線の前記第１の方向を向いた側面において、その一部が前記層間絶縁膜と接触していることを特徴とする。
【００１１】
本発明の別の態様に係る半導体記憶装置は、半導体基板と、前記半導体基板の表面に平行な第１の方向に伸び、前記半導体基板の表面に平行であり且つ前記第１の方向と直交する第２の方向に複数本が平行に配置されたワード線と、前記第２の方向に伸び、前記ワード線と交差するように、前記第１の方向に複数本が平行に配置されたビット線と、前記ワード線と前記ビット線との各交差部に配置された絶縁膜と、前記ワード線の間及び前記ビット線の間を埋め込む層間絶縁膜と、前記第２の方向に伸び、且つ、前記ビット線と電気的に接続され、低抵抗状態と高抵抗状態との間で遷移する抵抗変化材とを備え、前記ワード線及び前記ビット線は、前記半導体基板の表面に垂直な積層方向に、交互に配置され、前記ワード線、前記ビット線、及び前記絶縁膜は、前記ワード線と前記ビット線との各交差部において前記ワード線を制御電極、前記ビット線をチャネル領域とする電界効果トランジスタを構成し、前記電界効果トランジスタ及び前記抵抗変化材は、前記電界効果トランジスタと前記抵抗変化材とが並列に接続されたメモリセルを構成し、前記抵抗変化材は、前記ビット線に挟み込まれるように配置され、前記ビット線の前記第１の方向を向いた側面において、その一部が前記層間絶縁膜と接触していることを特徴とする。
【００１２】
本発明の別の態様に係る半導体記憶装置は、半導体基板と、前記半導体基板の表面に垂直な積層方向に伸び、前記半導体基板の表面に平行な第１の方向と前記半導体基板の表面に平行であり且つ前記第１の方向に直交する第２の方向とにそれぞれ複数本が平行に配置されたワード線と、前記第１の方向に伸びて前記ワード線と交差し、前記第２の方向及び前記積層方向にそれぞれ複数本が平行に配置されたビット線と、前記ワード線と前記ビット線との各交差部に配置された絶縁膜と、前記ワード線の間及び前記ビット線の間を埋め込む層間絶縁膜と、前記第１の方向に伸び、且つ、前記ビット線と電気的に接続され、低抵抗状態と高抵抗状態との間で遷移する抵抗変化材とを備え、前記ワード線及び前記ビット線は、前記第２の方向に、交互に配置され、前記ワード線、前記ビット線、及び前記絶縁膜は、前記ワード線と前記ビット線との各交差部において前記ワード線を制御電極、前記ビット線をチャネル領域とする電界効果トランジスタを構成し、前記電界効果トランジスタ及び前記抵抗変化材は、前記電界効果トランジスタと前記抵抗変化材とが並列に接続されたメモリセルを構成し、前記抵抗変化材は、その一部が前記層間絶縁膜と接触していることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、メモリセルアレイ全体の消費電力を削減することが可能であり、且つ高集積化の可能な半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】第１の実施の形態に係る半導体記憶装置の全体構成を示す斜視図である。
【図２】第１の実施の形態に係る半導体記憶装置のブロック図である。
【図３】第１の実施の形態に係る半導体記憶装置のメモリセルアレイの等価回路図である。
【図４Ａ】第１の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す斜視図である。
【図４Ｂ】第１の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す断面図である。
【図４Ｃ】第１の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す等価回路図である。
【図５Ａ】第１の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す断面図である。
【図５Ｂ】第１の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す断面図である。
【図６Ａ】第１の実施の形態に係る半導体記憶装置の動作を解説するための模式図である。
【図６Ｂ】第１の実施の形態に係る半導体記憶装置の動作を解説するための模式図である。
【図７】第２の実施の形態に係る半導体記憶装置のブロック図である。
【図８Ａ】第２の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す斜視図である。
【図８Ｂ】第２の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す断面図である。
【図９Ａ】第２の実施の形態に係る半導体記憶装置の動作を解説するための模式図である。
【図９Ｂ】第２の実施の形態に係る半導体記憶装置の動作を解説するための模式図である。
【図９Ｃ】第２の実施の形態に係る半導体記憶装置の動作を解説するための模式図である。
【図１０】第２の実施の形態に係る半導体記憶装置の動作を解説するための模式図である。
【図１１】第２の実施の形態に係る半導体記憶装置の動作を解説するための模式図である。
【図１２】第２の実施の形態に係る半導体記憶装置の一部を示す回路図である。
【図１３】第２の実施の形態に係る半導体記憶装置の一部を示す回路図である。
【図１４】第３の実施の形態に係る半導体記憶装置のブロック図である。
【図１５Ａ】第３の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す斜視図である。
【図１５Ｂ】第３の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す断面図である。
【図１６Ａ】第３の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す斜視図である。
【図１６Ｂ】第３の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す断面図である。
【図１７Ａ】第３の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す断面図である。
【図１７Ｂ】第３の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す断面図である。
【図１８】第４の実施の形態に係る半導体記憶装置のブロック図である。
【図１９Ａ】第４の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す斜視図である。
【図１９Ｂ】第４の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す断面図である。
【図２０Ａ】第４の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す斜視図である。
【図２０Ｂ】第４の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す断面図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照して本発明の実施の形態に係る半導体記憶装置を説明する。
【００１６】
（第１の実施の形態）
［第１の実施の形態に係る半導体記憶装置の構成］
図１は、第１の実施の形態に係る半導体記憶装置の全体構成を示す斜視図である。通常のシリコン（Ｓｉ）基板５１上に、通常用いられるプロセスにより、配線層を含むＣＭＯＳ回路５２が構成され、その上に複数のメモリセル部５４を含む層５３が形成されている。
【００１７】
ＣＭＯＳ回路５２は、メモリセル部５４との接続部を除き、メモリセル部５４の配線よりも緩い、例えば９０ｎｍデザインルールで設計製作が行われる。１個のメモリセル部５４は約１１μｍ角の領域を占有し、２５６本×２５６本の配線の交差部を含む。各メモリセル部５４の周囲には、ＣＭＯＳ回路５２との電気的接続部が設けられ、これらのメモリセル部５４と周辺の接続部とを単位としたブロックが、マトリックス状に配置されている。さらに、メモリセル部５４を含む層５３にはスルーホールが形成される。入出力部５５は、ＣＭＯＳ回路５２の入出力部と電気的な結合を有する端子から構成される。これら端子がスルーホールを介してＣＭＯＳ回路５２の入出力部に接続される。入出力部５５は、メモリセル部５４を含む層５３の端部に形成されている（図１参照）。
【００１８】
このような構成により、ＣＭＯＳ回路５２の保護膜に相当する部分をメモリセル部５４に形成される絶縁膜で兼用することが可能となる。また、本実施の形態においてメモリセル部５４とＣＭＯＳ回路５２とが積層方向に結合するため、チップ面積の増大を伴わずに動作時間の短縮や、同時に読み書きできるメモリセル数の大幅な増加が可能となる。なお、記憶装置の入出力部５５は、通常の半導体記憶装置と同様にパッケージ工程においてリードフレームにボンディングされる。
【００１９】
図２は、本実施の形態に係る半導体記憶装置のブロック図である。この半導体記憶装置は、複数本の行線と、これら行線と交差する複数本の列線とを有し、それらの各交差部にメモリセルが配置されたメモリセル配列４１を有する。図１に示すメモリセル部５４が、このメモリセル配列４１に相当する。以下の説明では、通常の半導体記憶装置にならい、行線をワード線、列線をビット線と呼ぶ。
また、半導体記憶装置は、ワード線を選択するワード線行デコーダ４２、及びビット線を選択するビット線列デコーダ４３を備える。ビット線列デコーダ４３は、読み出し・書き込み・消去動作を制御するドライバを含む。また、ワード線行デコーダ４２、ビット線列デコーダ４３にそれぞれワード線行アドレス、ビット線列アドレスを与え、メモリセル配列４１中の読み書きを行うメモリセルを選択する制御回路である上位ブロック４４を備える。電源４５は、読み出し、書き込み、消去の、それぞれの動作に対応した所定の電圧の組み合わせを生成し、ワード線行デコーダ４２、ビット線列デコーダ４３に供給する。この構成によれば、同一ワード線に接続された全てのメモリセルの情報を、一括して読み出し、書き込み、及び消去することが可能となる。図１に示すＣＭＯＳ回路５２に、図２のワード線行デコーダ４２、ビット線列デコーダ４３及び上位ブロック４４を含む周辺回路と呼ばれる回路が設けられている。
【００２０】
図３は、実施の形態に係る半導体記憶装置のメモリセル配列４１の等価回路図である。図３に示すメモリセル配列４１（以下、「メモリセルアレイ」と呼ぶ）は、複数本のワード線１と、このワード線１と交差するように配置された複数本のビット線２とを備える。このワード線１とビット線２との各交差部にメモリセルＭＣが設けられる。この実施の形態では、メモリセルＭＣ中のトランジスタ５のチャネル部もビット線２の一部を構成している。メモリセルＭＣは、選択素子、例えばトランジスタ５と、可変抵抗素子６とが並列に接続された抵抗変化型メモリセルである。図３のＸ方向に並ぶ複数のトランジスタ５のゲート電極が、ワード線１に共通に接続されている。また、図３のＹ方向には複数のメモリセルＭＣが直列に接続され、その端部がビット線２に接続されている。本実施の形態においては、ワード線１及びビット線２はそれぞれ２５６本設けられており、メモリセルアレイ内には、約６５Ｋ個のメモリセルＭＣが二次元マトリクス状に配列される。
【００２１】
図４Ａ、図４Ｂ、及び図４Ｃは、それぞれ図３に示したメモリセルアレイの一部を示す斜視図、断面図、及び等価回路図である。図４Ｂは、図４ＡのＩ−Ｉ’線断面図である。なお、図４Ａでは、後述する層間絶縁膜７、８は図示を省略している。
図４Ａ及び図４Ｂに示すように、メモリセル配列４１において、Ｘ方向に伸び、Ｙ方向に複数本が平行に配置されたワード線１と、Ｙ方向に伸び、Ｘ方向に複数本が平行に配置されたビット線２が、交差するように対向している。両配線間には、例えば酸化シリコン（ＳｉＯ２）からなる絶縁膜３が配置されている。ワード線１は、例えば金属的な導電性を示す高濃度不純物を含むシリコン（Ｓｉ）からなり、ビット線２は、例えば不純物濃度の低いｐ型半導体シリコン（Ｓｉ）からなる。ワード線１、ビット線２、及び絶縁膜３は、ワード線１をゲート電極とし、ビット線２をチャネルとするＭＯＳＦＥＴを形成している。そして、ビット線２における絶縁膜３が形成されてワード線１と対向する面（第１面）とは反対側の面（第２面）には、炭素を主成分とする抵抗変化材４が設けられており、ビット線２と抵抗変化材４は電気的に接続している。
【００２２】
このワード線１、ビット線２、及び絶縁膜３により形成されるＭＯＳＦＥＴと、その下部にある抵抗変化材４とにより、１つのメモリセルＭＣが形成される。このメモリセルＭＣの等価回路が、図４Ｃに示されている。図４Ｃの等価回路図に示すように、メモリセルＭＣは、トランジスタ５及び可変抵抗素子６が並列接続された構成となり、このメモリセルＭＣが複数個直列に接続されてメモリストリングが構成されている。
また、図４Ｂに示すように、メモリセルアレイ４１は、例えば酸化シリコン（ＳｉＯ２）からなる層間絶縁膜７、８により、基板を含む下層配線および上層配線から隔離されている。これにより、ビット線２及び抵抗変化材４には、所望の電界以外の電界が印加されない構造となっている。さらに、抵抗変化材４が、ビット線２を介してワード線１と対向している（抵抗変化材４は、ビット線２によりワード線１と隔離されている）ことにより、ワード線１により形成される電界が、ビット線２により部分的に遮蔽される。そのため、ワード線１に印加される電圧が抵抗変化材４に与える影響が制限される構造となっている。
各ワード線１、ビット線２の間も層間絶縁膜７、８により埋め込まれている。そのため、ビット線２の下部に設けられている抵抗変化材４は、層間絶縁膜７、８に接している。
【００２３】
ここで、抵抗変化材４とは、低抵抗状態と高抵抗状態の少なくとも２つの抵抗状態を遷移する素材である。高抵抗状態の抵抗変化材４は、ある一定以上の電圧が印加されると、低抵抗状態に遷移し、低抵抗状態の抵抗変化材４は、ある一定以上の電流が流れると、高抵抗状態に遷移することが知られている。
【００２４】
図４Ａに示すように、本実施の形態の半導体記憶装置は、ワード線１及びビット線２の交差部にメモリセルＭＣが形成された、いわゆるクロスポイント型の構成となっている。この構成の場合、ワード線１及びビット線２は単なるラインアンドスペースのパターンとなり、ワード線１とビット線２とは直交する位置関係であれば良く、ワード線方向及びビット線方向のずれを考慮する必要はない。従って、製造工程においてメモリセルアレイ内の位置合せ精度は極めて緩くすることが可能であり、製造を容易に行うことができる。そして、この構造は４Ｆ２の領域に１ビットの情報を蓄えることのできる、高集積化構造である。
【００２５】
次に、ビット線２の両端における電気的接続部に関して説明する。
図５Ａ及び図５Ｂは、本実施の形態に係る半導体記憶装置の断面図である。図５Ａ及び図５Ｂは、ビット線２の両端における電気的接続部の構成例をそれぞれ示している。ここで、図５Ａ及び図５Ｂは、図４ＡのＩ−Ｉ’線断面に対応する方向の断面図であり、ビット線２の端部までを含めた断面を示している。また、図５Ａ及び図５Ｂにおいて、図４Ａ及び図４Ｂと同一の構成を有する箇所は、同一の符号を付して重複する説明を省略する。
【００２６】
ビット線２は、上述のように不純物濃度の低い半導体シリコン（Ｓｉ）からなるが、シリコンの半導体としての特性は、アモルファスや多結晶の場合よりも、単結晶の場合の方が良いことが知られている。従って、ビット線２に使用する半導体シリコンも、固相エピタキシャル成長を用いて、アモルファス相から単結晶相に結晶化転移させることが望ましい。この際に、単結晶の種結晶部として、基板のシリコン部分を用いることが可能である。
図５Ａは、固相エピタキシャル成長に用いた基板との接続部を、そのまま接続配線として利用した例を示し、図５Ｂは、固相エピタキシャル成長に用いた基板との接続部を切り離して、別の接続配線を設けた例を示している。以下、それぞれの例の構成・製造方法について説明する。
【００２７】
図５Ａに示す構成例の場合、シリコン（Ｓｉ）基板１１上に不純物を拡散させて配線を形成した拡散層配線部１２が設けられている。メモリセル部分から伸びるビット線２の端部は、抵抗変化材４及び層間絶縁膜８を貫通する開口部１３内に充填されたシリコンを介して、拡散層配線部１２に接続される。本例の場合、この拡散層配線部１２が外部の回路に接続される。
【００２８】
図５Ａに示す構成例における、ビット線２の両端における電気的接続部の製造方法について簡単に説明する。まず、シリコン（Ｓｉ）基板１１上に拡散層配線部１２を予め形成しておき、この上に、例えば酸化シリコン（ＳｉＯ２）からなる層間絶縁膜８と抵抗変化材４を堆積する。次に、フォトリソグラフィ工程を用いて、基板１１上の拡散層配線部１２上につながる開口部１３を形成し、アモルファスシリコンを成膜する。そして、成膜されたアモルファスシリコンを、基板１１を種結晶として固相エピタキシャル成長させることにより、ビット線２を形成する。開口部１３内のシリコンは、イオン注入と活性化アニールを施すことにより低抵抗化させて、そのまま配線として利用する。絶縁膜３とワード線１は、通常のＣＭＯＳ工程と同様に形成し、層間絶縁膜７も通常の手法により形成することができる。この方法では、比較的抵抗の大きい拡散層配線を用いる必要があるが、工程数が少なくなる利点がある。
【００２９】
図５Ｂに示す構成例の場合、シリコン（Ｓｉ）基板１１上には、拡散層配線部１２は設けられていない。メモリセル部分から伸びるビット線２の端部は、層間絶縁膜７を貫通する開口部１４内に充填された金属を介して、金属配線部１５に接続される。本例の場合、この金属配線部１５が外部の回路に接続される。
【００３０】
図５Ｂに示す構成例における、ビット線２の両端における電気的接続部の製造方法について簡単に説明する。まず、シリコン（Ｓｉ）基板１１上に、例えば酸化シリコン（ＳｉＯ２）からなる層間絶縁膜８と抵抗変化材４を堆積する。その状態でフォトリソグラフィ工程を用いて、基板１１上につながる開口部１３を形成し、アモルファスシリコンを成膜する。そして、成膜されたアモルファスシリコンを、基板１１を種結晶として固相エピタキシャル成長させることにより、ビット線２を形成する。ここで再びフォトリソグラフィ工程を用いて、開口部１３よりも一回り大きい開口部を有するレジストパターンを形成し、ＲＩＥ（Reactive Ion Etching）工程により開口部１３内のシリコンをエッチング除去する。そして、通常のＣＭＯＳ工程と同様に、絶縁膜３とワード線１を形成した後、層間絶縁膜７を形成するが、この際に、開口部１３内部にも同時に絶縁膜を形成する。さらに、通常のＣＭＰ（Chemical Mechanical Polishing）工程を用いて層間絶縁膜７の上部を平坦化した後に、通常の配線工程を用いて、開口部１４の形成及び金属接続部を形成する。その後、層間絶縁膜７上に金属配線１５の形成を行い、下地のＣＭＯＳ回路の所望部分にビット線２を接続する。なお、この配線工程において、ワード線１と下地のＣＭＯＳ回路との接続を行うことも可能である。この方法では、工程数は多くなるが、比較的低抵抗の金属配線を用いることが可能であり、配線の自由度が大きい利点がある。
【００３１】
［第１の実施の形態に係る半導体記憶装置の動作］
次に、このように形成された本実施の形態の半導体記憶装置の動作を、図６Ａ及び図６Ｂを参照して説明する。図６Ａ及び図６Ｂは、本実施の形態に係る半導体記憶装置の動作を解説するための模式図である。図６Ａ及び図６Ｂも、図４ＡのＩ−Ｉ’線断面に対応する断面の模式図である。
半導体記憶装置の動作では、ビット線方向に直列に連なった複数のメモリセルＭＣから、ＭＯＳＦＥＴを用いて特定の一つのメモリセルＭＣのみを選択し、その選択メモリセルＭＣにのみ読み出し、書き込み又は消去動作を実行する。
【００３２】
図６Ａは、本実施の形態に係る半導体記憶装置の断面模式図である。ここで、図６Ａにおけるビット線２を形成する半導体シリコンは、メモリセルＭＣを構成するＭＯＳＦＥＴがノーマリオフのエンハンスメント型となるような不純物濃度に設定されているものとする。すなわち、メモリセルＭＣのＭＯＳＦＥＴは、ゲート電極となるワード線１への印加電圧が０Ｖ近傍の時に、チャネルの伝導度が小さい絶縁状態となる。また、ＭＯＳＦＥＴは、ワード線１への印加電圧が正のしきい値電圧以上の時に、チャネル部に十分なキャリアが誘起され、チャネルの伝導度が大きい導通状態となる。
【００３３】
図６Ａの（１）に示す破線で囲まれたメモリセルＭＣ３が選択メモリセルＭＣｓである。図６Ａに示す例の半導体記憶装置の動作では、選択メモリセルＭＣｓに対応するワード線１への印加電圧を０Ｖ（ＭＯＳＦＥＴが導通するしきい値電圧Ｖｔｈより小さい電圧）とする。他のワード線１（非選択メモリセルＭＣｎに対応するワード線１）へは、ＭＯＳＦＥＴが導通するしきい値電圧Ｖｔｈ以上の電圧Ｖｇ１あるいはＶｇ２を印加する。ここで、各電圧の電圧値は、電圧Ｖｇ２＞電圧Ｖｇ１＞しきい値電圧Ｖｔｈである。この場合、ビット線２における選択ワード線１直下の部分２ｂは、絶縁状態のままとなり、選択ワード線１直下以外の部分２ａは、導通状態となる。
この状態で、ビット線２の両端に上述の配線部を介して基準電圧Ｖｓと動作電圧Ｖｏｐを印加する。ここで、動作電圧Ｖｏｐは、基準電圧Ｖｓより大きい。この電圧印加により、動作電圧Ｖｏｐと基準電圧Ｖｓの電圧差の大部分は、選択ワード線１直下の部分２ｂ及び抵抗変化材４の所定部分４ｂに印加される。また、抵抗変化材４の一部は層間絶縁膜８と接しており、ビット線２に完全には包まれてはいない。そのため、抵抗変化材４の所定部分４ｂには、動作電圧Ｖｏｐと基準電圧Ｖｓとの電圧差に基づいてビット線２から直接印加される主電界のほかに、ワード線１から層間絶縁膜７、８を介して間接的に補助電界（漏れ電界）が印加される。
【００３４】
そして、ビット線２の両端の間に流れる電流は、抵抗変化材４の所定部分４ｂに流れる電流とほぼ等しくなる。これは、ビット線２の両端に印加する電圧、及びビット線２に流れる電流を制御することにより、抵抗変化材４の所定部分４ｂに印加される電圧と、流れる電流とを制御・測定することが可能であることを意味する。その結果、抵抗変化材４の所定部分４ｂの抵抗状態の制御、すなわち読み出し・書き込み・消去が、抵抗変化材４の他の部分４ａとは独立に実行可能となる。
【００３５】
例えば、読み出しを行う場合には、動作電圧Ｖｏｐと基準電圧Ｖｓの電圧差Ｖｏｐ−Ｖｓを、読み出し電圧Ｖｒｅａｄに設定する。この読み出し電圧Ｖｒｅａｄによってビット線２に流れる電流値を測定し、その電流値が基準値以上であるか否かを判定する。これにより、抵抗変化材４の所定部分４ｂの抵抗値が高抵抗状態であるか、低抵抗状態であるかを判別し、ビット値に対応させる。
また、書き込みを行う場合には、電圧差Ｖｏｐ−Ｖｓを、セット電圧Ｖｓｅｔに設定する。セット電圧Ｖｓｅｔを印加することにより、抵抗変化材４の所定部分４ｂを高抵抗状態から低抵抗状態に遷移させることができる。
そして、消去を行う場合には、電圧差Ｖｏｐ−Ｖｓを、リセット電圧Ｖｒｅｓｅｔに設定する。リセット電圧Ｖｒｅｓｅｔを印加することにより、抵抗変化材４の所定部分４ｂを低抵抗状態から高抵抗状態に遷移させることができる。
【００３６】
図６Ａの（２）〜（５）に示すように、ビット線２及び抵抗変化材４上の他のメモリセルＭＣ（ＭＣ１、２、４、５）にアクセスする際には、各ワード線１への印加電圧を変更する。図６Ａ（２）〜（５）は、それぞれメモリセルＭＣ１、ＭＣ２、ＭＣ４、ＭＣ５を選択メモリセルＭＣｓとした場合の電圧印加状態を示している。すなわち、新たに選択メモリセルＭＣｓとされるメモリセルＭＣに対応するワード線１への印加電圧を０Ｖとし、他のワード線１へは、しきい値電圧以上の電圧Ｖｇ１あるいはＶｇ２を印加する操作を行えばよい。
ここで、ビット線２の両端に印加される基準電圧Ｖｓと動作電圧Ｖｏｐとが異なるため、選択メモリセルＭＣｓのチャネル領域の電位が、ビット線２の所定部分２ｂの左右で異なる。そのため、非選択メモリセルＭＣｎに対応するワード線１への印加電圧を、電圧Ｖｇ１と電圧Ｖｇ２の２種類に分けている。チャネルの電位が異なると、ＭＯＳＦＥＴのしきい値電圧が変化するため、選択ワード線１を挟んで低電圧側（基準電圧Ｖｓ側）には比較的低いゲート電圧Ｖｇ１を印加し、高電圧側（動作電圧Ｖｏｐ側）には比較的高いゲート電圧Ｖｇ２を印加する。これにより、所望の動作を確実に実行することが可能となる。
【００３７】
また、以上の動作において、各メモリセルＭＣを構成するＭＯＳＦＥＴのゲート電圧が０Ｖの際（すなわちＭＯＳＦＥＴが非導通状態の場合）、ソース−ドレイン間耐圧（パンチスルー電圧）は、抵抗変化材４の所定部分４ｂの印加電圧の最大値（所定部分４ｂに印加され得る電圧の最大値）よりも大きくなるように設定しておく必要がある。さらに、同一ビット線２上の他のメモリセルＭＣが全て高抵抗状態の場合に、選択メモリセルＭＣに印加される電圧のＩＲ降下を招かないために、導通状態となるビット線２の所定部分２ａのチャネル抵抗が、抵抗変化材４の高抵抗状態の抵抗値よりも有意に小さいことが望ましい。
さらに、導通状態となるビット線２の所定部分２ａのチャネル抵抗は、抵抗変化材４の低抵抗状態の抵抗値よりも有意に小さいことがより望ましい。所定部分２ａのチャネル抵抗が、抵抗変化材４の低抵抗状態の抵抗値よりも小さければ、選択メモリセルＭＣのセル電流値の読み出しの際に、他の非選択メモリセルＭＣの抵抗値の影響を排除することが可能となるので、読み出しのマージンが拡大する利点がある。
【００３８】
図６Ｂは、本実施の形態に係る半導体記憶装置の断面模式図である。ここで、図６Ｂにおけるビット線２を形成する半導体シリコンは、メモリセルＭＣを構成するＭＯＳＦＥＴがノーマリオンのデプリーション型となるような不純物濃度に設定されているものとする。すなわち、メモリセルＭＣのＭＯＳＦＥＴは、ゲート電極となるワード線１への印加電圧が０Ｖ近傍の時においても、残留キャリアによるチャネルの伝導度が大きい導通状態となる。また、ＭＯＳＦＥＴは、ワード線１へ所定の印加電圧が与えられた時に、キャリアが消失し、チャネルの伝導度が小さい絶縁状態となる。
ビット線２を形成する半導体シリコンがp型の場合であれば、ゲート電極であるワード線１の電圧が正のしきい値電圧Ｖｔｈ以上（Ｖｇ＞Ｖｔｈ＞０）の場合、所定部分２ｂが絶縁状態となる。一方、ビット線２を形成する半導体シリコンがn型の場合であれば、ゲート電極であるワード線１の電圧が負のしきい値電圧Ｖｔｈ以下（Ｖｇ＜Ｖｔｈ＜０）の場合、所定部分２ｂが絶縁状態となる。
【００３９】
図６Ｂの（１）に示す破線で囲まれたメモリセルＭＣ３が選択メモリセルＭＣｓである。図６Ｂに示す例の半導体記憶装置の動作では、選択メモリセルＭＣｓに対応するワード線１への印加電圧を電圧Ｖｇ（ＭＯＳＦＥＴが絶縁状態となるしきい値電圧Ｖｔｈより大きい電圧）とする。他のワード線１（非選択メモリセルＭＣｎと対応するワード線１）へは、電圧０Ｖを印加する。この場合、ビット線２における選択ワード線１直下の部分２ｂのみが絶縁状態となり、選択ワード線１直下以外の部分２ａは導通状態のまま保たれる。
この状態で、ビット線２の両端に上述の配線部を介して基準電圧Ｖｓと動作電圧Ｖｏｐを印加する。動作電圧Ｖｏｐと基準電圧Ｖｓの電圧差の大部分は、選択ワード線１直下の部分２ｂ及び抵抗変化材４の所定部分４ｂに印加される。また、抵抗変化材４の一部は層間絶縁膜８と接しており、ビット線２に完全には包まれてはいない。そのため、抵抗変化材４の所定部分４ｂには、動作電圧Ｖｏｐと基準電圧Ｖｓとの電圧差に基づいてビット線２から直接印加される主電界のほかに、ワード線１から層間絶縁膜７、８を介して間接的に補助電界（漏れ電界）が印加される。
【００４０】
そして、ビット線２の両端の間に流れる電流は、抵抗変化材４の所定部分４ｂに流れる電流とほぼ等しくなる。これは、ビット線２の両端に印加する電圧、及びビット線２に流れる電流を制御することにより、抵抗変化材４の所定部分４ｂに印加される電圧と、流れる電流とを制御・測定することが可能であることを意味する。その結果、抵抗変化材４の所定部分４ｂの抵抗状態の制御、すなわち読み出し・書き込み・消去が、抵抗変化材４の他の部分４ａとは独立に実行可能となる。
【００４１】
図６Ｂの（２）〜（５）に示すように、ビット線２及び抵抗変化材４上の他のメモリセルＭＣ（ＭＣ１、ＭＣ２、ＭＣ４、ＭＣ５）にアクセスする際には、各ワード線１への印加電圧を変更する。図６Ｂ（２）〜（５）は、それぞれメモリセルＭＣ１、ＭＣ２、ＭＣ４、ＭＣ５をそれぞれ選択メモリセルＭＣｓとした場合の電圧印加状態を示している。すなわち、新たに選択メモリセルＭＣｓとされるメモリセルＭＣに対応するワード線１への印加電圧をＶｇとし、他のワード線１への印加電圧を０Ｖとする操作を行えばよい。その他の動作に関しては、図６Ａを用いて説明した例の場合と全く同様に行うことができる。
【００４２】
［第１の実施の形態に係る半導体記憶装置の効果］
本実施の形態の半導体記憶装置によれば、メモリセル部のパターンが極めて簡単であり、形成の困難なセル毎のコンタクト・ホールを含まない構造のメモリセルアレイを実現することが可能である。また、メモリセルＭＣには、ダイオードが含まれていないため、非選択メモリセルＭＣ内のダイオードの逆方向リーク電流に起因する電力消費を抑制することが可能となる。そして、ワード線１及びビット線２のラインアンドスペースのパターンによりＭＯＳＦＥＴが形成できるため、ＮＯＲ型のアーキテクチャを用いた場合よりも低い製造コストで高集積化を図ることが可能となる。
【００４３】
また、半導体記憶装置の動作時には、抵抗変化材４の所定部分４ｂには、ビット線の両端に印加される電圧による主電界のほかに、ワード線１との間で補助電界（漏れ電界）が生じる。この２つの電界が生じることにより、抵抗変化材４には確実に所望の電圧を印加することができ、誤動作を防ぐことができる。
【００４４】
（第２の実施の形態）
［第２の実施の形態に係る半導体記憶装置の構成］
図７は、本実施の形態に係る半導体記憶装置のブロック図である。この半導体記憶装置は、複数本のワード線と、これらワード線と交差する複数本のビット線とを有し、それらの各交差部にメモリセルＭＣが配置されたメモリセル配列（メモリセルアレイ）７１を有する。本実施の形態のメモリセル配列７１は、メモリセルアレイが３次元的に構成されている点において、第１の実施の形態と異なる。また、メモリセルアレイの制御に用いるアレイワード線及びアレイビット線を備える点においても、第１の実施の形態のメモリセル配列４１と異なる。このメモリセルアレイ、アレイワード線及びアレイビット線や、ワード線１及びビット線２の構成については後に詳述する。
【００４５】
半導体記憶装置は、メモリセル配列７１のアレイワード線を選択するアレイワード線行デコーダ７２、及びアレイビット線を選択するアレイビット線列デコーダ７３を備える。アレイビット線列デコーダ７３は、読み出し・書き込み・消去動作を制御するドライバを含む。さらに半導体記憶装置は、ワード線１を選択するワード線層・行デコーダ７７を備える。また、メモリセル配列７１中の読み書きを行うメモリセルＭＣに接続されているアレイワード線・アレイビット線・ワード線１を選択する制御回路である上位ブロック７４を備える。上位ブロック７４は、アレイワード線行デコーダ７２、アレイビット線列デコーダ７３、及びワード線層・行デコーダ７７にそれぞれアレイワード線行アドレス、アレイビット線列アドレス、及びワード線層・行アドレスを与える。電源７５は、読み出し、書き込み、消去の、それぞれの動作に対応した、所定の電圧の組み合わせを生成し、アレイワード線行デコーダ７２、アレイビット線列デコーダ７３、ワード線層・行デコーダ７７に供給する。この構成によれば、ある層の同一ワード線に接続された全てのメモリセルＭＣの情報を、一括して読み出し、書き込み、消去することが可能となる。
【００４６】
図８Ａ、及び図８Ｂは、図７に示したメモリセル配列（メモリセルアレイ）７１の一部を示す斜視図、及び断面図である。図８Ｂは、図８ＡのＩＩ−ＩＩ’線断面図である。なお、図８Ａでは、後述する層間絶縁膜６７、６８は図示を省略している。
図８Ａ及び図８Ｂに示すように、メモリセル配列７１には、図８Ａ内のＸ方向に伸び、Ｙ方向及びＺ方向に複数本が平行に配置されたワード線６３と、Ｚ方向に伸び、Ｘ方向及びＹ方向に複数本が平行に配置されたビット線６４が設けられている。ワード線６３とビット線６４とは、Ｙ方向に交互に配置されている。ビット線６４は、炭素を主成分とする薄膜状の抵抗変化材６６を挟み込む柱状に形成されている。ビット線６４と抵抗変化材６６の間は電気的な接続がなされている。この柱状のビット線６４は、抵抗変化材６６が接する側面とは反対側の側面（図中の側面６４Ａ）がワード線６３と対向するように、ワード線６３と交差している。ワード線６３のＹ方向側面には、ワード線６３に沿って、例えば酸化シリコン（ＳｉＯ２）からなる絶縁膜６５が配置されている。すなわち、ワード線６３は、ビット線６４と、絶縁膜６５を介して接している。
第１の実施の形態では、ワード線１及びビット線２が、いずれも基板表面に対し平行になるように配置されていた。これに対し、本実施の形態では、ワード線６３は基板表面に対し平行に、且つ複数層に亘り配置される一方、ビット線６４は基板表面に対し垂直方向に伸びるように形成されている。これによりメモリセルアレイは、３次元的に構成されている。
【００４７】
さらに、ビット線６４のＺ方向の下部の端部には、Ｘ方向に伸び、Ｙ方向に複数本が平行に配置されたアレイワード線６１が接続されている。また、ビット線６４のＺ方向の上部の端部には、Ｙ方向に伸び、Ｘ方向に複数本が平行に配置されたアレイビット線６２が接続されている。アレイワード線６１とアレイビット線６２とは、互いに直交する関係となるように配置されている。
【００４８】
ワード線６３は、例えば金属的な導電性を示す高濃度不純物を含むシリコン（Ｓｉ）からなり、ビット線６４は、不純物濃度の低いｐ型半導体シリコン（Ｓｉ）からなる。ワード線６３、ビット線６４及び絶縁膜６５は、ワード線６３をゲート電極とし、ビット線６４をチャネルとするＭＯＳＦＥＴを形成している。
ワード線６３、ビット線６４、及び絶縁膜６５により形成されるＭＯＳＦＥＴと、そのビット線６４に挟まれるように形成された抵抗変化材６６とにより、１つのメモリセルＭＣが形成される。本実施の形態において、図８Ｂに破線で示されるように、抵抗変化材６６を挟んで対向する２つのＭＯＳＦＥＴと、その間に挟まれた抵抗変化材６６により、１つのメモリセルＭＣが構成される。このメモリセルＭＣが複数個、Ｚ方向に直列に接続されてメモリストリングが構成されている。
【００４９】
また、図８Ｂに示すように、メモリセルアレイは、例えば酸化シリコン（ＳｉＯ２）からなる層間絶縁膜６７、６８により、基板を含む下層配線および上層配線から隔離されている。これにより、ビット線６４及び抵抗変化材６６には、所望の電界以外の電界が印加されない構造となっている。さらに、抵抗変化材６６が、ビット線６４に挟まれるように配置されている（抵抗変化材６６はビット線６４によりワード線６３と隔離されている）ことにより、ワード線６３により形成される電界が、ビット線６４により部分的に遮蔽される。そのため、ワード線６３に印加される電圧が抵抗変化材６６に与える影響が制限される構造となっている。
また、各ワード線６３、ビット線６４の間も層間絶縁膜６７により埋め込まれている。そのため、ビット線６４に挟まれるように設けられている抵抗変化材６６は、Ｘ方向側面において、層間絶縁膜６７に接している。
【００５０】
アレイワード線６１としては、結晶シリコン（Ｓｉ）基板６９上に形成された拡散層配線を用いることが可能である。また、アレイワード線６１やアレイビット線６２は、通常の金属配線を用いてもよいし、リンに代表される不純物を高濃度に含む、金属的な導電性を示すシリコン（Ｓｉ）から構成することも可能である。金属配線を用いた場合、配線抵抗を小さくすることが可能となる利点がある。また、シリコン（Ｓｉ）系配線を下層部分であるアレイワード線６１に用いた場合には、ビット線６４の形成の際に金属系不純物の混入が小さく、結晶核として下地配線が利用できる利点がある。
図８Ａに示すように、本実施の形態の半導体記憶装置は、アレイワード線６１とアレイビット線６２とが直交する位置関係となっている。この構成の場合、アレイワード線６１及びアレイビット線６２は単なるラインアンドスペースのパターンであれば良く、Ｘ方向及びＹ方向のずれを考慮する必要はない。従って、製造工程においてメモリセルアレイ内の位置合せ精度は極めて緩くすることが可能であり、製造を容易に行うことができる。そして、このような３次元構造を用いることにより、４Ｆ２の領域に多数ビットの情報を蓄えることのできる、超高集積化構造を実現することができる。
【００５１】
［第２の実施の形態に係る半導体記憶装置の動作］
次に、このように形成された本実施の形態の半導体記憶装置の動作を、図９Ａ及び図９Ｂを参照して説明する。図９Ａ及び図９Ｂは、本実施の形態に係る半導体記憶装置の動作を解説するための模式図である。図９Ａ及び図９Ｂも、図８ＡのＩＩ−ＩＩ’線断面に対応する断面の模式図である。
半導体記憶装置の動作では、ビット線方向に直列に連なった複数のメモリセルＭＣから、ＭＯＳＦＥＴを用いて特定の一つのメモリセルＭＣのみを選択し、その選択メモリセルＭＣにのみ読み出し、書き込み又は消去動作を実行する。
【００５２】
図９Ａは、本実施の形態に係る半導体記憶装置の断面模式図である。ここで、図９Ａにおけるビット線２を形成する半導体シリコンは、メモリセルＭＣを構成するＭＯＳＦＥＴがノーマリオフのエンハンスメント型となるような不純物濃度に設定されているものとする。すなわち、メモリセルＭＣのＭＯＳＦＥＴは、ゲート電極となるワード線６３への印加電圧が０Ｖ近傍の時に、チャネルの伝導度が小さい絶縁状態となる。また、ＭＯＳＦＥＴは、ワード線６３への印加電圧が正のしきい値電圧以上の時に、チャネル部に十分なキャリアが誘起され、チャネルの伝導度が大きい導通状態となる。
【００５３】
図９Ａに示す破線で囲まれたメモリセルＭＣ３が選択メモリセルＭＣｓである。図９Ａに示す例の半導体記憶装置の動作では、選択メモリセルＭＣｓを構成するＭＯＳＦＥＴに対応するワード線６３への印加電圧を０Ｖ（ＭＯＳＦＥＴが導通するしきい値電圧Ｖｔｈより小さい電圧）とする。また、他のワード線６３（非選択メモリセルＭＣｎに対応するワード線６３）へは、ＭＯＳＦＥＴが導通するしきい値電圧Ｖｔｈ以上の電圧Ｖｇ１あるいはＶｇ２を印加する。ここで、各電圧の電圧値は、電圧Ｖｇ２＞電圧Ｖｇ１＞しきい値電圧である。この場合、ビット線６４における選択ワード線６３に対応する部分６４ｂは、絶縁状態のままとなり、選択ワード線６３と対応する部分以外の部分６４ａは、導通状態となる。
この状態で、ビット線６４の両端にアレイワード線６１、及びアレイビット線６２を介して基準電圧Ｖｓと動作電圧Ｖｏｐを印加する。ここで、動作電圧Ｖｏｐは、基準電圧Ｖｓより大きい。この電圧印加により、動作電圧Ｖｏｐと基準電圧Ｖｓの電圧差の大部分は、選択ワード線６３に対応する部分６４ｂ及び抵抗変化材６６の所定部分６６ｂに印加される。そして、ビット線６４の両端の間に流れる電流は、抵抗変化材６６の所定部分６６ｂに流れる電流とほぼ等しくなる。これは、ビット線６４の両端に印加する電圧、及びビット線６４に流れる電流を制御することにより、抵抗変化材６６の所定部分６６ｂに印加される電圧と、流れる電流とを制御・測定することが可能であることを意味する。その結果、抵抗変化材６６の所定部分６６ｂの抵抗状態の制御、すなわち読み出し・書き込み・消去が、抵抗変化材６６の他の部分６６ａとは独立に実行可能となる。
【００５４】
また、本実施の形態においても、抵抗変化材６６の一部は層間絶縁膜６７と接しており、ビット線６４に完全には包まれてはいない。そのため、抵抗変化材６６の所定部分６６ｂには、動作電圧Ｖｏｐと基準電圧Ｖｓとの電圧差に基づいてビット線６４から直接印加される主電界のほかに、ワード線６３から層間絶縁膜６７を介して間接的に補助電界（漏れ電界）が印加される。
【００５５】
ここで、ビット線６４の両端に印加される基準電圧Ｖｓと動作電圧Ｖｏｐとが異なるため、選択メモリセルＭＣｓのチャネル領域の電位が、ビット線６４の所定部分６４ｂの左右で異なる。そのため、非選択メモリセルＭＣｎに対応するワード線６３への印加電圧を、電圧Ｖｇ１と電圧Ｖｇ２の２種類に分けている。チャネルの電位が異なると、ＭＯＳＦＥＴのしきい値電圧が変化するため、選択ワード線６３を挟んで低電圧側（基準電圧Ｖｓ側）には比較的低いゲート電圧Ｖｇ１を印加し、高電圧側（動作電圧Ｖｏｐ側）には比較的高いゲート電圧Ｖｇ２を印加する。これにより、所望の動作を確実に実行することが可能となる。
【００５６】
図９Ｂは、本実施の形態に係る半導体記憶装置の断面模式図である。ここで、図９Ｂにおけるビット線６４を形成する半導体シリコンは、メモリセルＭＣを構成するＭＯＳＦＥＴがノーマリオンのデプリーション型となるような不純物濃度に設定されているものとする。すなわち、メモリセルＭＣのＭＯＳＦＥＴは、ゲート電極となるワード線６３への印加電圧が０Ｖ近傍の時においても、残留キャリアによるチャネルの伝導度が大きい導通状態となる。また、ＭＯＳＦＥＴは、ワード線６３へ所定の印加電圧が与えられた時に、キャリアが消失し、チャネルの伝導度が小さい絶縁状態となる。
ビット線６４を形成する半導体シリコンがp型の場合であれば、ゲート電極であるワード線６３の電圧が正のしきい値電圧Ｖｔｈ以上（Ｖｇ＞Ｖｔｈ＞０）の場合、所定部分６４ｂが絶縁状態となる。一方、ビット線６４を形成する半導体シリコンがn型の場合であれば、ゲート電極であるワード線６３の電圧が負のしきい値電圧Ｖｔｈ以下（Ｖｇ＜Ｖｔｈ＜０）の場合、所定部分６４ｂが絶縁状態となる。
【００５７】
図９Ｂに示す破線で囲まれたメモリセルＭＣ３が選択メモリセルＭＣｓである。図９Ｂに示す例の半導体記憶装置の動作では、選択メモリセルＭＣｓを構成するＭＯＳＦＥＴに対応するワード線６３への印加電圧を電圧Ｖｇ（ＭＯＳＦＥＴが絶縁状態となるしきい値電圧Ｖｔｈより大きい電圧）とする。ここで、抵抗変化材６６を挟んで対向する２つのＭＯＳＦＥＴのゲート電極となるワード線６３へ電圧Ｖｇを印加する。また、他のワード線６３（非選択メモリＭＣｎに対応するワード線６３）へは、電圧０Ｖを印加する。この場合、ビット線６４における選択ワード線６３と対応する部分６４ｂのみが絶縁状態となり、選択ワード線６３と対応する部分以外の部分６４ａは導通状態のまま保たれる。
この状態で、ビット線６４の両端にアレイワード線６１、及びアレイビット線６２を介して基準電圧Ｖｓと動作電圧Ｖｏｐを印加する。動作電圧Ｖｏｐと基準電圧Ｖｓの電圧差の大部分は、選択ワード線６３と対応する部分６４ｂ及び抵抗変化材６６の所定部分６６ｂに印加される。そして、ビット線６４の両端の間に流れる電流は、抵抗変化材６６の所定部分６６ｂに流れる電流とほぼ等しくなる。これは、ビット線６４の両端の電圧、及びビット線６４に流れる電流を制御することにより、抵抗変化材６６の所定部分６６ｂに印加される電圧と、流れる電流とを制御・測定することが可能であることを意味する。その結果、抵抗変化材６６の所定部分６６ｂの抵抗値制御、すなわち読み出し・書き込み・消去が、抵抗変化材６６の他の部分６６ａとは独立に実行可能となる。
【００５８】
また、本実施の形態においても、抵抗変化材６６の一部は層間絶縁膜６７と接しており、ビット線６４に完全には包まれてはいない。そのため、抵抗変化材６６の所定部分６６ｂには、動作電圧Ｖｏｐと基準電圧Ｖｓとの電圧差に基づいてビット線６４から直接印加される主電界のほかに、ワード線６３から層間絶縁膜６７を介して間接的に補助電界（漏れ電界）が印加される。
【００５９】
なお、アレイワード線６１とアレイビット線６２を用いて、特定のビット線６４（及び特定のビット線６４に挟まれる抵抗変化材６６）へのアクセスを制御するには、通常のクロスポイント型メモリと同様に行うことが可能である。図９Ｃに示すように、例えば、アレイビット線６２とビット線６４との間（あるいはアレイワード線６１とビット線６４との間）に、非オーミック素子、例えばダイオードＤｉを配置する。そして、選択されたアレイビット線６２に正の動作電圧Ｖｏｐを印加し、選択されたアレイワード線６１に基準電位Ｖｓを印加した場合、非選択のアレイビット線６２には基準電位Ｖｓを印加し、非選択のアレイワード線６１には動作電圧Ｖｏｐを印加すればよい。
【００６０】
非選択のアレイワード線６１及びアレイビット線６２に印加する電圧は、ダイオード特性のしきい値電圧に基づくオフセット電圧Ｖαを用いて調整することも可能である。非選択アレイビット線への印加電圧をＶｓ＋Ｖαとし、非選択アレイワード線への印加電圧をＶｏｐ−Ｖαとすることにより、特定のビット線６４（メモリストリング）以外のビット線（メモリストリング）に付随するダイオードに印加される逆方向バイアス電圧を２×Ｖα程度軽減することが可能となる。そのため、選択ビット線（選択メモリストリング）以外のメモリストリングで生じるリーク電流を低減し、メモリセルアレイ全体での消費電力を削減することが可能となる。
【００６１】
あるいは、アレイワード線６１とアレイビット線６２の下地のＣＭＯＳ回路との接続部に、以下の様な工夫を施せば、ダイオードＤｉ等の非オーミック素子を各ビット線６４（各メモリストリング）毎に設けることなく、特定のビット線６４（選択メモリストリング）への読み出し・書き込み・消去動作が可能となる。以下、アレイワード線６１とアレイビット線６２を用いて、選択メモリストリングへの読み出し・書き込み・消去電圧を印加する方法について、図１０から図１３を参照して説明する。
【００６２】
図１０及び図１１は、本実施の形態に係る半導体記憶装置の動作を解説するための模式図である。図１２及び図１３は、本実施の形態に係る半導体記憶装置の一部を示す回路図である。
【００６３】
なお、説明を簡略化するために、アレイワード線６１に印加する電圧Ｖｓと、アレイビット線６２に印加する電圧Ｖｏｐとの差Ｖｏｐ−Ｖｓを電位差Ｖと表す。
そして、アレイビット線６２に印加する電圧の電圧値をＶ／２とし、アレイワード線６１に印加する電圧の電圧値を−Ｖ／２として説明する。これは、上述の説明から電圧値を全体に（Ｖｏｐ−Ｖｓ）／２だけシフトした状況となる。しかし、電圧値は各配線間の相対的な値にのみ意味があるので、本質的な差異は発生しない。
【００６４】
図１０は、選択アレイビット線６２に＋Ｖ／２を印加し、選択アレイワード線６１に−Ｖ／２を印加し、非選択アレイビット線６２及び非選択アレイワード線６１は抵抗負荷を介して接地電位（０Ｖ）に接続した状態を示している。図１１は、この状態において、各部分の電位の低い部分を左側に、高い部分を右側に並べ替えて書き直した等価回路図である。
ここで繰り返しになるが、メモリセル部分の書き込みや消去に関する基本的な動作原理を再確認しておく。本実施形態で用いられているメモリセルＭＣの抵抗変化材６６は、ある所定のしきい値電圧（Ｖ０ｓｅｔ）以上の電圧が印加されると、高抵抗状態（抵抗値：ＲＨ）から低抵抗状態（抵抗値：ＲＬ）に遷移し、ある所定の電流（Ｉｒｅｓｅｔ）以上の電流が流れると、低抵抗状態（抵抗値：ＲＬ）から高抵抗状態（抵抗値：ＲＨ）に変化する特性を有している。ここでは、この高抵抗状態から低抵抗状態への遷移を書き込みと定義し、低抵抗状態から高抵抗状態への遷移を消去と定義する。書き込み動作時には、アレイワード線６１やアレイビット線６２に印加する電位差Ｖをセット電圧Ｖｓｅｔに設定する。また、消去動作時には、電位差Ｖをリセット電圧Ｖｒｅｓｅｔに設定し、読み出し動作時には電位差Ｖをリード電圧Ｖｒｅａｄに設定する。
【００６５】
書き込みを行う際には、書き込みを行うメモリセルＭＣ（選択メモリセル）を有する選択メモリストリングに接続された選択アレイビット線６２に＋１／２×Ｖｓｅｔ、選択アレイワード線６１に−１／２×Ｖｓｅｔを印加する。それ以外のアレイワード線６１とアレイビット線６２はそれぞれ電流制限素子となる所定の抵抗ＲＳを介して接地線（０Ｖ）に接続される。ここで、電圧Ｖｓｅｔは、しきい値電圧Ｖ０ｓｅｔにアレイワード線６１、アレイビット線６２、ビット線等の抵抗による電圧降下を加えた値よりも大きく、かつ、しきい値電圧Ｖ０ｓｅｔの２倍よりも小さくなるように設定する。アレイワード線６１、アレイビット線６２、ビット線等の抵抗を抵抗Ｒｐｒｓと表すとすると、抵抗ＲＳは、（１／２）×Ｖｓｅｔ／（ＲＬ＋ＲＳ＋Ｒｐｒｓ）がＩｒｅｓｅｔよりも小さく、かつ、ＲＳ／（ＲＳ＋ＲＬ＋Ｒｐｒｓ）×ＶｓｅｔがＩｒｅｓｅｔ×ＲＬよりも小さくなるような値に設定する。電流制限素子となる抵抗ＲＳは、シリコン（Ｓｉ）基板の拡散層を用いた固定抵抗に限らず、ＭＯＳＦＥＴのドレイン電流が制限される事を利用した可変抵抗を用いてもよい。なお、再消去を防ぐために、±１／２×Ｖｓｅｔを供給する電源には、出力電流がＩｒｅｓｅｔを超えないようにする電流制限回路として、出力抵抗Ｒｅｘを設け、Ｖｓｅｔ／（ＲＬ＋Ｒｅｘ＋Ｒｐｒｓ）がＩｒｅｓｅｔよりも小さくなるように設定しておくと良い。抵抗Ｒｅｘは、抵抗ＲＳと同様に、シリコン（Ｓｉ）基板の拡散層を用いた固定抵抗に限らず、ＭＯＳＦＥＴのドレイン電流が制限される事を利用した可変抵抗を用いても構わない。
【００６６】
上述の設定によれば、選択されたメモリセルＭＣを有するビット線６４（メモリストリング）上の選択部６４ｂに対向する抵抗変化材６６の所定部分６６ｂには、しきい値電圧Ｖ０ｓｅｔ以上の電圧が印加される。そのため、この抵抗変化材６６の所定部分６６ｂへの書き込みが可能となる。また、アレイワード線６１あるいはアレイビット線６２の一方のみが選択された（以下、「半選択」と呼ぶ）交差部のビット線６４（メモリストリング）上の選択部６４ｂに対向する抵抗変化材６６の所定部分６６ｂには、しきい値電圧Ｖ０ｓｅｔよりも小さな電圧しか印加されないので、誤書き込みは行われず、また、Ｉｒｅｓｅｔよりも小さな電流しか流れないので、誤消去が行われることも無い。さらに、アレイワード線６１及びアレイビット線６２が共に非選択の交差部のビット線６４（メモリストリング）上の選択部６４ｂに対向する抵抗変化材６６の所定部分６６ｂには、同じメモリセルアレイ内に低抵抗状態のセルが複数存在すると、最大でＲＳ／（ＲＳ＋ＲＬ＋Ｒｐｒｓ）×Ｖｓｅｔの電圧が印加される。しかし、上述の条件より、この電圧が消去に必要な電圧（Ｉｒｅｓｅｔ×ＲＬ）や、これよりも大きいしきい値電圧Ｖ０ｓｅｔに達することは無いため、誤書き込みや誤消去が行われることは無い。
【００６７】
消去を行う際には、書き込みの場合と同様に、図１０及び図１１に示すように、消去を行うメモリセルＭＣに接続された選択アレイビット線６２に＋１／２×Ｖｒｅｓｅｔ、消去を行うメモリセルＭＣに接続された選択アレイワード線６１に−１／２×Ｖｒｅｓｅｔを印加し、それ以外のアレイワード線６１とアレイビット線６２はそれぞれ電流制限素子となる所定の抵抗ＲＳを介して接地電位（０Ｖ）に接続される。ここで、電圧Ｖｒｅｓｅｔは、Ｉｒｅｓｅｔ×ＲＬにアレイワード線６１、アレイビット線６２、ビット線等の抵抗値による電圧降下を加えた値よりも大きく、かつ、Ｉｒｅｓｅｔ×ＲＬの２倍よりも小さくなるように設定する。抵抗ＲＳは、１／２×Ｖｒｅｓｅｔ／（ＲＬ＋ＲＳ＋Ｒｐｒｓ）がＩｒｅｓｅｔよりも小さく、かつＲＳ／（ＲＳ＋ＲＬ＋Ｒｐｒｓ）×ＶｒｅｓｅｔがＩｒｅｓｅｔ×ＲＬよりも小さくなるように設定する。電流制限素子となる抵抗ＲＳは、シリコン（Ｓｉ）基板の拡散層を用いた固定抵抗に限らず、ＭＯＳＦＥＴのドレイン電流が制限される事を利用した可変抵抗を用いても構わない。なお、当然ながら、再書き込みを防ぐためにＲＨ／（ＲＨ＋Ｒｐｒｓ）×Ｖｒｅｓｅｔはしきい値電圧Ｖ０ｓｅｔよりも小さくなるような値に設定する。
【００６８】
上述の設定によれば、選択された交差部のビット線６４（メモリストリング）上の選択部６４ｂに対向する抵抗変化材６６の所定部分６６ｂにはＩｒｅｓｅｔ以上の電流が流れる。そのため、この抵抗変化材６６の所定部分６６ｂへの消去が可能となる。また、半選択の交差部のビット線６４（メモリストリング）上の選択部６４ｂに対向する抵抗変化材６６の所定部分６６ｂには、Ｉｒｅｓｅｔよりも小さな電流しか流れないので、誤消去は行われず、また、しきい値電圧Ｖ０ｓｅｔ以上の電圧も印加されないので、誤書き込みが行われることもない。さらに、アレイワード線６１・アレイビット線６２が共に非選択の交差部のビット線６４（メモリストリング）上の選択部６４ｂに隣接する抵抗変化材６６の所定部分６６ｂには、同じメモリセルアレイ内に低抵抗状態のセルが複数存在すると、最大でＲＳ／（ＲＳ＋ＲＬ＋Ｒｐｒｓ）×Ｖｒｅｓｅｔの電圧が印加される。しかし、上述の条件より、この電圧が消去に必要な電圧（Ｉｒｅｓｅｔ×ＲＬ）や、これよりも大きいしきい値電圧Ｖ０ｓｅｔに達することは無いので、誤書き込みや誤消去が行われることは無い。
【００６９】
そして、読み出しを行う際には、例えば、各アレイビット線６２に電流（比較）検出回路を接続した状態で、電位を０Ｖに設定しておき、選択アレイワード線６１の電位をＶｒｅａｄに設定する。電圧Ｖｒｅａｄが正であれば、各アレイビット線６２から流出する電流が、電圧Ｖｒｅａｄが負であれば、各アレイビット線６２に流入する電流が、選択されたビット線６４（メモリストリング）上の選択部６４ｂに隣接する抵抗変化材６６ｂ部の抵抗値を反映している。そのため、これらの電流値を基準値と比較することにより、抵抗変化材６６ｂ部の状態を検出することができる。
【００７０】
なお、図１０及び図１１の印加電圧値は一例であり、電圧は各電極間の相対的な値のみが意味を持つため、（＋Ｖ／２、０、−Ｖ／２）の組み合わせに代えて、例えば、全体を＋Ｖ／２して、（Ｖ、＋Ｖ／２、０）の組み合わせを用いることも可能である。この場合、負電圧を生成する回路が不要となる利点がある。
【００７１】
図１２は、図１０のアレイワード線６１及びアレイビット線６２にそれぞれ接続されている固定抵抗ＲｓをｐＭＯＳＦＥＴ３７ａ及び３７ｂに替えて、アレイバイアス回路を構成した一例を示している。
各アレイビット線６２は、アレイビット線６２が非選択の場合にＯＮされるｐＭＯＳＦＥＴ３７ａを介して接地線（０Ｖ）に接続されている。また、各ｐＭＯＳＦＥＴ３７ａと並列にアレイビット線６２選択時にＯＮされるｎＭＯＳＦＥＴ３７ｃも接続されている。各ｐＭＯＳＦＥＴ３７ｃのソースは共通に接続されており、ソースに＋１／２×Ｖｒｅｓｅｔが印加され、消去動作時にＯＮされるｎＭＯＳＦＥＴ３７ｉのドレインが接続されている。さらに、そのｎＭＯＳＦＥＴ３７ｉと並列に、ソースに＋１／２×Ｖｓｅｔが印加されており、書き込み動作時にＯＮされるｎＭＯＳＦＥＴ３７ｇのドレインが、出力抵抗として機能するｐＭＯＳＦＥＴ３７ｅを介して接続されている。
【００７２】
一方、各アレイワード線６１は、アレイワード線６１が非選択の場合にＯＮされるｐＭＯＳＦＥＴ３７ｂを介して接地線（０Ｖ）に接続されている。また、各ｐＭＯＳＦＥＴ３７ｂと並列にアレイワード線６１選択時にＯＮされるｎＭＯＳＦＥＴ３７ｄも接続されている。各ｎＭＯＳＦＥＴ３７ｄのソースは共通になっており、ソースに−１／２×Ｖｒｅｓｅｔが印加され、消去動作時にＯＮされるｎＭＯＳＦＥＴ３７ｊのドレインが接続されている。さらに、そのｎＭＯＳＦＥＴ３７ｊと並列に、ソースに−１／２×Ｖｓｅｔが印加され、書き込み動作時にＯＮされるｎＭＯＳＦＥＴ３７ｈのドレインが、出力抵抗として機能するｐＭＯＳＦＥＴ３７ｆを介して接続されている。
【００７３】
この構成によれば、電流制限素子としてゲート電圧により制御可能なｐＭＯＳＦＥＴ３７ａ、３７ｂを使用しているため、図１０に示す場合より柔軟性のある設計を図ることができる。
【００７４】
非選択バイアスに関して、接地電位に対してオフセットを与えることも可能であり、系全体の消費電力を削減することが可能となる。図１３は、この場合のアレイバイアス回路を構成した一例を示す。
図１３は、図１２に示すメモリセル部と回路構成が同じであり、印加される電圧を変更したものである。具体的には、ｐＭＯＳＦＥＴ３７ａ、３７ｂ、３７ｇ、３７ｈ、３７ｉ及び３７ｊのソースには、それぞれ所定の電圧Ｖ＿ｕｐ、Ｖ＿ｕｍ、Ｖｓｅｔ＿ｐ、Ｖｓｅｔ＿ｍ、Ｖｒｅｓｅｔ＿ｐ、Ｖｒｅｓｅｔ＿ｍが印加されている。
【００７５】
各電圧は、書き込み動作を考慮した場合、Ｖｓｅｔ＿ｐ−Ｖｓｅｔ＿ｍ＝Ｖｓｅｔ、Ｖｓｅｔ＿ｐ＞Ｖ＿ｕｐ、Ｖｓｅｔ＿ｐ＞Ｖ＿ｕｍ、Ｖ＿ｕｐ＞Ｖｓｅｔ＿ｍ、Ｖ＿ｕｍ＞Ｖｓｅｔ＿ｍの関係にあれば良い。一方、消去動作を考慮した場合、Ｖｒｅｓｅｔ＿ｐ−Ｖｒｅｓｅｔ＿ｍ＝Ｖｒｅｓｅｔ、Ｖｒｅｓｅｔ＿ｐ＞Ｖ＿ｕｐ、Ｖｒｅｓｅｔ＿ｐ＞Ｖ＿ｕｍ、Ｖ＿ｕｐ＞Ｖｒｅｓｅｔ＿ｍ、Ｖ＿ｕｍ＞Ｖｒｅｓｅｔ＿ｍの関係にあれば良い。また、これら条件を満たす限り、電圧Ｖ＿ｕｐ及びＶ＿ｕｍの大小関係については任意に決定することができる。
【００７６】
［第２の実施の形態に係る半導体記憶装置の効果］
本実施の形態の半導体記憶装置によれば、メモリセルアレイのパターンが極めて簡単であり、形成の困難なセル毎のコンタクト・ホールを含まない構造のメモリセルアレイを実現することが可能である。また、メモリセルＭＣには、ダイオードが含まれていないため、非選択メモリセルＭＣ内のダイオードの逆方向リーク電流に起因する電力消費を抑制することが可能となる。そして、ワード線１及びビット線２のラインアンドスペースのパターンによりＭＯＳＦＥＴが形成できるため、ＮＯＲ型のアーキテクチャを用いた場合よりも低製造コストで高集積化を図ることが可能となる。
【００７７】
そして、３次元的にメモリセルアレイを構成した場合でも、電圧を印加するワード線６３は層・行毎に選択することができ、メモリセルアレイ中の不要な部分に流れる電流を大幅に削減することが可能となる。そのため、消費電力の削減や、動作マージンの拡大を図ることができる。
【００７８】
（第３の実施の形態）
［第３の実施の形態に係る半導体記憶装置の構成］
図１４は、本実施の形態に係る半導体記憶装置のブロック図である。この半導体記憶装置は、複数本のワード線と、これらワード線と交差する複数本のビット線とを有し、それらの各交差部にメモリセルＭＣが配置されたメモリセル配列（メモリセルアレイ）１０１を有する。本実施の形態のメモリセル配列１０１は、メモリセルアレイ内でワード線及びビット線が、３次元的に積層されている点において、第１の実施の形態のメモリセル配列４１と異なる。このワード線及びの構成については後に詳述する。
【００７９】
半導体記憶装置は、メモリセル配列１０１のワード線を選択するワード線層デコーダ１０２、及びビット線を選択するビット線層・列デコーダ１０３を備える。ビット線層・列デコーダ１０３は、読み出し・書き込み・消去動作を制御するドライバを含む。また、メモリセル配列１０１中の読み書きを行うメモリセルＭＣに接続されているワード線・ビット線を選択する制御回路である上位ブロック１０４を備える。上位ブロック１０４は、ワード線層デコーダ１０２、及びビット線層・列デコーダ１０３にそれぞれワード線層アドレス、及びビット線層・列アドレスを与える。電源１０５は、読み出し、書き込み、消去の、それぞれの動作に対応した、所定の電圧の組み合わせを生成し、層デコーダ１０２、層・列デコーダ１０３に供給する。この構成によれば、ある層の同一ワード線に接続された全てのメモリセルＭＣの情報を、一括して読み出し、書き込み、消去することが可能となる。
【００８０】
図１５Ａ、及び図１５Ｂは、それぞれ図１４に示したメモリセルアレイの一部を示す斜視図、及び断面図である。図１５Ｂは、図１５ＡのＩＩＩ−ＩＩＩ’線断面図である。なお、図１５Ａでは、各部材の間を埋め込む層間絶縁膜は図示を省略している。
【００８１】
図１５Ａ及び図１５Ｂに示すように、メモリセル配列１０１には、図１５Ａ内のＸ方向に伸び、Ｙ方向及びＺ方向に複数本が平行に配置されたワード線８１と、Ｙ方向に伸び、Ｘ方向及びＺ方向に複数本が平行に配置されたビット線８２が設けられている。ビット線８２は、炭素を主成分とする薄膜状の抵抗変化材８４を挟む柱状に形成されている。ビット線８２と抵抗変化材８４の間は電気的な接続がなされている。この柱状のビット線８２は、抵抗変化材８４が接する側面とは反対側の側面がワード線８１と対向するように、ワード線８１と交差している。ビット線８２のＺ方向側面には、ビット線８２に沿って、例えば酸化シリコン（ＳｉＯ２）からなる絶縁膜８３が配置されている。すなわち、ワード線８１は、ビット線８２と、絶縁膜８３を介して接している。
第１の実施の形態では、ワード線１及びビット線２は、１本ずつ配置され、その上下は絶縁膜により他の部分と隔離されていた。しかし、本実施の形態では、ワード線８１と、ビット線８２とは基板表面に対し垂直なＺ方向に交互に配置され、メモリセルアレイは３次元的に構成されている。ここで、Ｚ方向に隣接するワード線８１は、Ｚ方向のある層の１本のワード線８１の直上に、別のワード線８１が配置されるように形成されている。
【００８２】
ワード線８１は、例えば金属的な導電性を示す高濃度不純物を含むシリコン（Ｓｉ）からなり、ビット線８２は、不純物濃度の低いｐ型半導体シリコン（Ｓｉ）からなる。ワード線８１、ビット線８２及び絶縁膜８３は、ワード線８１をゲート電極とし、ビット線８２をチャネルとするＭＯＳＦＥＴを形成している。
ワード線８１、ビット線８２、及び絶縁膜８３により形成されるＭＯＳＦＥＴと、ビット線８２に挟まれるように形成された抵抗変化材８４とにより、１つのメモリセルＭＣが形成される。本実施の形態において、図１５Ｂに破線で示されるように、抵抗変化材８４を挟んで対向する２つのＭＯＳＦＥＴと、その間に挟まれた抵抗変化材８４により、１つのメモリセルＭＣが構成される。このメモリセルＭＣが複数個、Ｙ方向に直列に接続されてメモリセルストリングが構成されている。
【００８３】
本実施の形態でも、抵抗変化材８４が、ビット線８２に挟まれるように配置されている（抵抗変化材８４はビット線８２によりワード線８１と隔離されている）ことにより、ワード線８１により形成される電界が、ビット線８２により部分的に遮蔽される。そのため、ワード線８１に印加される電圧が抵抗変化材８４に与える影響が制限される構造となっている。図１５Ａ及び図１５Ｂにおいて、各ワード線８１、ビット線８２の間は絶縁膜により埋め込まれる。そのため、ビット線８２に挟まれるように設けられている抵抗変化材８４は、Ｘ方向側面において絶縁膜に接している。
【００８４】
図１５Ａに示すように、本実施の形態の半導体記憶装置は、ワード線８１とビット線８２とが直交する位置関係となっている。この構成の場合、ワード線８１及びビット線８２は単なるラインアンドスペースのパターンが直交すれば良く、Ｘ方向及びＹ方向のずれを考慮する必要はない。従って、製造工程においてメモリセルアレイ内の位置合せ精度は極めて緩くすることが可能であり、製造を容易に行うことができる。そして、このような３次元構造を用いることにより、４Ｆ２の領域に多数ビットの情報を蓄えることのできる、超高集積化構造を実現することができる。
【００８５】
［第３の実施の形態に係る半導体記憶装置の動作］
このように形成された本実施の形態の半導体記憶装置も、ビット線方向に直列に連なった複数のメモリセルＭＣから、ＭＯＳＦＥＴを用いて特定の一つのメモリセルＭＣのみを選択し、その選択メモリセルＭＣにのみ読み出し、書き込み又は消去動作を実行することができる。本実施の形態においても、抵抗変化材８４の一部は層間絶縁膜と接しており、ビット線８２に完全には包まれてはいない。そのため、抵抗変化材８４には、動作電圧Ｖｏｐと基準電圧Ｖｓとの電圧差に基づいてビット線８２から直接印加される主電界のほかに、ワード線８１から層間絶縁膜を介して間接的に補助電界（漏れ電界）が印加される。
【００８６】
［第３の実施の形態に係る半導体記憶装置の他の構成例］
図１６Ａ、及び図１６Ｂは、それぞれ本実施形態のメモリセルアレイの他の構成例の一部を示す斜視図、及び断面図である。図１６Ｂは、図１６ＡのＩＶ−ＩＶ’線断面図である。なお、図１６Ａでも、各部材の間を埋め込む層間絶縁膜は図示を省略している。
【００８７】
図１６Ａ及び図１６Ｂに示すメモリセルアレイは、基板に垂直なＺ方向の各層におけるワード線８１のライン形成部分とスペース部分とが、１層毎に互い違いになるように形成されている点において、図１５Ａ及び図１５Ｂに示すメモリセルアレイと異なる。図１６Ａ及び図１６Ｂに示すメモリセルアレイは、ワード線８１ａが形成されている層と、ワード線８１ｂが形成されている層が交互に積層される。ワード線８１ａとワード線８１ｂは、ラインパターンが半ピッチ分ずれている。すなわち、Ｚ方向のある層でワード線８１が形成されている箇所の直上には、ワード線８１は配置されない。また、Ｚ方向のある層でワード線８１が形成されていない箇所の直上に、ワード線８１が配置されるように、メモリセルアレイが形成されている。
【００８８】
ワード線８１は、例えば金属的な導電性を示す高濃度不純物を含むシリコン（Ｓｉ）からなり、ビット線８２は、不純物濃度の低いｐ型半導体シリコン（Ｓｉ）からなる。ワード線８１、ビット線８２及び絶縁膜８３は、ワード線８１をゲート電極とし、ビット線８２をチャネルとするＭＯＳＦＥＴを形成している。
【００８９】
ワード線８１、ビット線８２、及び絶縁膜８３により形成されるＭＯＳＦＥＴと、ビット線８２に挟まれるように形成された抵抗変化材８４とにより、１つのメモリセルＭＣが形成される。本例において、ワード線８１は各層でライン形成部分とスペース部分とが互い違いに形成されている。そのため、図１６Ｂに破線で示されるように、ワード線８１、ビット線８２、及び絶縁膜８３により形成される１つのＭＯＳＦＥＴ（Ｔｒ１）と、そのビット線８２を介してワード線８１の反対側に設けられた抵抗変化材８４とにより、１つのメモリセルＭＣ１が構成される。隣接する２つのメモリセルＭＣ１、ＭＣ２を構成する２つのＭＯＳＦＥＴ（Ｔｒ１、Ｔｒ２）は、抵抗変化材８４を挟んで向かい合う２つの層にそれぞれ形成される。このメモリセルＭＣが複数個、Ｙ方向に直列に接続されてメモリストリングが構成されている。
【００９０】
本例でも、抵抗変化材８４が、ビット線８２に挟まれるように配置されている（抵抗変化材８４はビット線８２によりワード線８１と隔離されている）ことにより、ワード線８１により形成される電界が、ビット線８２により部分的に遮蔽される。そのため、ワード線８１に印加される電圧が抵抗変化材８４に与える影響が制限される構造となっている。図１６Ａ及び図１６Ｂにおいて、各ワード線８１、ビット線８２の間は絶縁膜により埋め込まれる。そのため、ビット線８２に挟まれるように設けられている抵抗変化材８４は、Ｘ方向側面において絶縁膜に接している。
【００９１】
図１６Ａに示すように、本実施の形態の半導体記憶装置は、ワード線８１とビット線８２とは直交する位置関係である。この構成の場合、ワード線８１及びビット線８２は単なるラインアンドスペースのパターンが直交していれば良く、Ｘ方向及びＹ方向のずれを考慮する必要はない。従って、製造工程においてメモリセルアレイ内の位置合せ精度は極めて緩くすることが可能であり、製造を容易に行うことができる。そして、このような３次元構造を用いることにより、４Ｆ２の領域に多数ビットの情報を蓄えることのできる、超高集積化構造を実現することができる。
【００９２】
また、図１５Ａ〜図１６Ｂまでの構成例では、抵抗変化材８４はＹ方向に連続する１枚の薄膜上に形成されていた。しかし、抵抗変化材８４は、必ずしも連続して形成する必要はない。図１７Ａ及び図１７Ｂは、それぞれ図１５Ｂ及び図１６Ｂに対応する箇所の断面図である。図１７Ａ及び図１７Ｂの断面図に示すように、メモリセルＭＣが形成される部分にのみ、抵抗変化材８４を設けて、メモリセル間の抵抗変化材８４の間を導体８５により接続しても良い。
【００９３】
（第４の実施の形態）
［第４の実施の形態に係る半導体記憶装置の構成］
図１８は、本実施の形態に係る半導体記憶装置のブロック図である。この半導体記憶装置は、複数本のワード線と、これらワード線と交差する複数本のビット線とを有し、それらの各交差部にメモリセルＭＣが配置されたメモリセル配列（メモリセルアレイ）１１１を有する。本実施の形態のメモリセル配列１１１は、メモリセルアレイ内でワード線及びビット線が、３次元的に積層されている点において、第１の実施の形態のメモリセル配列４１と異なる。このワード線及びの構成については後に詳述する。
【００９４】
半導体記憶装置は、メモリセル配列１１１のワード線を選択するワード線行デコーダ１１２、及びビット線を選択するビット線層・列デコーダ１１３を備える。ビット線層・列デコーダ１１３は、読み出し・書き込み・消去動作を制御するドライバを含む。また、メモリセル配列１１１中の読み書きを行うメモリセルＭＣに接続されているワード線・ビット線を選択する制御回路である上位ブロック１１４を備える。上位ブロック１１４は、ワード線行デコーダ１１２、及びビット線層・列デコーダ１１３にそれぞれワード線行アドレス、及びビット線層・列アドレスを与える。電源１１５は、読み出し、書き込み、消去の、それぞれの動作に対応した、所定の電圧の組み合わせを生成し、ワード線行デコーダ１１２、ビット線層・列デコーダ１１３に供給する。この構成によれば、ある同一ワード線に接続された全てのメモリセルＭＣの情報を、一括して読み出し、書き込み、消去することが可能となる。
【００９５】
図１９Ａ、及び図１９Ｂは、それぞれ図１８に示したメモリセルアレイの一部を示す斜視図、及び断面図である。図１９Ｂは、図１９ＡのＶ−Ｖ’線断面図である。なお、図１９Ａでは、各部材の間を埋め込む層間絶縁膜は図示を省略している。
【００９６】
図１９Ａ及び図１９Ｂに示すように、メモリセル配列１１１には、図１９Ａ内のＺ方向に伸び、Ｘ方向及びＹ方向に複数本が平行に配置されたワード線９１と、Ｘ方向に伸び、Ｙ方向及びＺ方向に複数本が平行に配置されたビット線９２が設けられている。ビット線９２のＺ方向の一の側面には、炭素を主成分とする薄膜状の抵抗変化材９４が形成されている。ビット線９２と抵抗変化材９４の間は電気的な接続がなされている。このビット線９２は、抵抗変化材９４が接する面に隣接する側面（図中のＹ方向側面）が、ワード線９１と対向するように、ワード線９１と交差している。ビット線９２のＹ方向側面には、ビット線９２に沿って例えば酸化シリコン（ＳｉＯ２）からなる絶縁膜９３が配置されている。すなわち、ワード線９１は、ビット線９２と、絶縁膜９３を介して接している。
さらに、ワード線９１のＺ方向の上部の端部には、Ｙ方向に伸び、Ｘ方向に複数本が平行に配置された上部ワード線９５が接続されている。この上部ワード線９５により、Ｙ方向に並ぶ複数のワード線９１には、同一の電圧が印加される。
【００９７】
第１の実施の形態では、ワード線１及びビット線２は、１本ずつ配置され、その上下は絶縁膜により他の部分と隔離されていた。しかし、本実施の形態では、ワード線９１と、ビット線９２とはＹ方向に交互に配置され、メモリセルアレイは３次元的に構成されている。
【００９８】
ワード線９１は、例えば金属的な導電性を示す高濃度不純物を含むシリコン（Ｓｉ）からなり、ビット線９２は、不純物濃度の低いｐ型半導体シリコン（Ｓｉ）からなる。ワード線９１、ビット線９２及び絶縁膜９３は、ワード線９１をゲート電極とし、ビット線９２をチャネルとするＭＯＳＦＥＴを形成している。
【００９９】
ワード線９１、ビット線９２、及び絶縁膜９３により形成されるＭＯＳＦＥＴと、ビット線９２の側面に形成された抵抗変化材９４とにより、１つのメモリセルＭＣが形成される。上述の実施の形態では、抵抗変化材は、メモリセルＭＣを構成するＭＯＳＦＥＴにおいて、ゲート電極となるワード線とは反対側の面に形成されていた。しかし、本実施の形態では、抵抗変化材９４は、チャネルとなるビット線９２の基板に垂直なＺ方向の一の側面に形成されている。本実施の形態において、図１９Ｂに破線で示されるように、Ｙ方向に対向する２つのＭＯＳＦＥＴと、その２つのＭＯＳＦＥＴのチャネルのＺ方向の一の側面に形成された抵抗変化材９４により、１つのメモリセルＭＣが構成される。このメモリセルＭＣが複数個、Ｘ方向に直列に接続されてメモリストリングが構成されている。なお、図１９Ｂでは、抵抗変化材９４の一部を除去して、ビット線９２が見えるように図示している。
【０１００】
図１９Ａ及び図１９Ｂにおいて、各ワード線９１、ビット線９２の間は絶縁膜により埋め込まれる。そのため、ビット線９２の側面に形成された抵抗変化材９４は、絶縁膜に接している。
【０１０１】
図１９Ａに示すように、本実施の形態の半導体記憶装置は、ワード線９１とビット線９２とは直交する位置関係である。この構成の場合、ワード線９１及びビット線９２は単なるラインアンドスペースのパターンが直交していれば良く、ずれを考慮する必要はない。従って、製造工程においてメモリセルアレイ内の位置合せ精度は極めて緩くすることが可能であり、製造を容易に行うことができる。そして、このような３次元構造を用いることにより、４Ｆ２の領域に多数ビットの情報を蓄えることのできる、超高集積化構造を実現することができる。
【０１０２】
［第４の実施の形態に係る半導体記憶装置の動作］
このように形成された本実施の形態の半導体記憶装置も、ビット線方向に直列に連なった複数のメモリセルＭＣから、ＭＯＳＦＥＴを用いて特定の一つのメモリセルＭＣのみを選択し、その選択メモリセルＭＣにのみ読み出し、書き込み又は消去動作を実行することができる。本実施の形態においても、抵抗変化材９４の一部は層間絶縁膜と接しており、ビット線９２に完全には包まれてはいない。そのため、抵抗変化材９４には、動作電圧Ｖｏｐと基準電圧Ｖｓとの電圧差に基づいてビット線９２から直接印加される主電界のほかに、ワード線９１から層間絶縁膜を介して間接的に補助電界（漏れ電界）が印加される。
【０１０３】
［第４の実施の形態に係る半導体記憶装置の他の構成例］
図２０Ａ、及び図２０Ｂは、それぞれ本実施形態のメモリセルアレイの他の構成例の一部を示す斜視図、及び断面図である。図２０Ｂは、図２０ＡのＶＩ−ＶＩ’線断面図である。なお、図２０Ａでは、各部材の間を埋め込む層間絶縁膜は図示を省略している。
【０１０４】
図２０Ａ及び図２０Ｂに示すメモリセルアレイは、抵抗変化材９４は、ビット線９２に挟まれるように形成されている点において、図１９Ａ及び図１９Ｂに示すメモリセルアレイと異なる。抵抗変化材９４は、基板に垂直なＺ方向にビット線９２、抵抗変化材９４、及びビット線９２が順に積層されるように、ビット線９２に挟み込まれている。
【０１０５】
ワード線９１は、例えば金属的な導電性を示す高濃度不純物を含むシリコン（Ｓｉ）からなり、ビット線９２は、不純物濃度の低いｐ型半導体シリコン（Ｓｉ）からなる。ワード線９１、ビット線９２及び絶縁膜９３は、ワード線９１をゲート電極とし、ビット線９２をチャネルとするＭＯＳＦＥＴを形成している。
【０１０６】
ワード線９１、ビット線９２、及び絶縁膜９３により形成されるＭＯＳＦＥＴと、ビット線９２に挟まれるように形成された抵抗変化材９４とにより、１つのメモリセルＭＣが形成される。本実施の形態において、図２０Ｂに破線で示されるように、Ｙ方向に対向するＭＯＳＦＥＴと、そのＭＯＳＦＥＴのチャネルに挟まれるように形成された抵抗変化材９４により、１つのメモリセルＭＣが構成される。このメモリセルＭＣが複数個、Ｘ方向に直列に接続されてメモリストリングが構成されている。なお、図２０Ｂでは、ビット線９２及び抵抗変化材９４の一部を除去して図示している。
【０１０７】
図２０Ａ及び図２０Ｂにおいて、各ワード線９１、ビット線９２の間は絶縁膜により埋め込まれる。そのため、ビット線９２に挟み込まれるように形成された抵抗変化材９４は、ビット線９２がワード線９１と対向する側の側面（図中Ｙ方向の側面）で絶縁膜に接している。
【０１０８】
図２０Ａに示すように、本例の半導体記憶装置も、ワード線９１とビット線９２とは直交する位置関係である。この構成の場合、ワード線９１及びビット線９２は単なるラインアンドスペースのパターンが直交していれば良く、ずれを考慮する必要はない。従って、製造工程においてメモリセルアレイ内の位置合せ精度は極めて緩くすることが可能であり、製造を容易に行うことができる。そして、このような３次元構造を用いることにより、４Ｆ２の領域に多数ビットの情報を蓄えることのできる、超高集積化構造を実現することができる。
【０１０９】
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加、組み合わせ等が可能である。例えば、実施の形態ではメモリ動作に用いる抵抗変化材として、炭素を主成分とする材料を用いたが、他の材料、例えば、ＮｉＯ、ＨｆＯ、ＴｉＯ２、ＳｒＺｒＯ３、ＺｎＭｎ２Ｏ４、Ｐｒ０．７Ｃａ０．３ＭｎＯ３等を用いることも可能である。
【符号の説明】
【０１１０】
ＭＣ・・・メモリセル、  １・・・行線（ワード線）、  ２・・・列線（ビット線）、  ３・・・絶縁膜、  ４・・・抵抗変化材、  ５・・・ＭＯＳＥＴ、  ６・・・抵抗変化素子、  ７、８・・・層間絶縁膜、  １１・・・シリコン基板、  １２・・・拡散層配線、  １３、１４・・・開口部、  １５・・・金属配線部、  ３７・・・ＭＯＳＦＥＴ、  ４１・・・メモリセル配列、  ４２・・・ワード線行デコーダ、  ４３・・・ビット線列デコーダ、  ４４・・・上位ブロック、  ４５・・・電源、  ５１・・・シリコン基板、  ５２・・・ＣＭＯＳ回路、  ５３・・・メモリセルを含む層、  ５４・・・メモリセル部、  ５５・・・入出力部、  ６１・・・アレイワード線、  ６２・・・アレイビット線、  ６３・・・ワード線、  ６４・・・ビット線、  ６５・・・絶縁膜、  ６６・・・抵抗変化材、  ６７、６８・・・層間絶縁膜、  ６９・・・シリコン基板、  ７１・・・メモリセル配列、  ７２・・・アレイワード線行デコーダ、  ７３・・・アレイビット線列デコーダ、  ７４・・・上位ブロック、  ７５・・・電源、  ７７・・・ワード線層・行デコーダ、  ８１、９１・・・ワード線、  ８２、９２・・・ビット線、  ８３、９３・・・絶縁膜、  ８４、９４・・・抵抗変化材、  ８５・・・導体、  ９５・・・上部ワード線、  １０１、１１１・・・メモリセル配列、  １０２・・・ワード線層デコーダ、  １１２・・・ワード線行デコーダ、  １０３、１１３・・・ビット線層・列デコーダ、  １０４、１１４・・・上位ブロック、  １０５、１１５・・・電源。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８】
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【図１９Ａ】
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【図１９Ｂ】
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【図２０Ａ】
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【図２０Ｂ】
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