(57)【特許請求の範囲】
【請求項１】
半導体集積回路を一方の主面に実装可能で、他方の主面にプリント配線板との接続端子が設けられる半導体集積回路パッケージにおいて、
半導体集積回路の電源端子と電気的に接続され、パッケージ内部に設けられる複数の電源配線と、
半導体集積回路の接地端子と電気的に接続され、パッケージ内部に設けられる複数の接地配線とを有し、
前記複数の電源配線と前記複数の接地配線とが、電源配線と接地配線とが所定の間隔で並設されるペア配線構造を複数組形成し、
半導体集積回路の接続端子からプリント配線板との接続端子までこのペア配線構造が保持されており、
前記複数組のペア配線構造は、前記主面に平行な方向および前記主面に垂直な方向のうち少なくとも一つの方向に並設されており、
前記複数組のペア配線構造において、前記複数の電源配線と前記複数の接地配線とが、配線の延伸方向に垂直な断面において千鳥配置となっていることを特徴とする半導体集積回路パッケージ。
【請求項２】
前記ペア配線構造は、パッケージ内部で分岐することなく半導体集積回路の接続端子からプリント配線板との接続端子に接続されていることを特徴とする請求項１記載の半導体集積回路パッケージ。
【請求項３】
前記ペア配線構造は、パッケージ内部でバイパスコンデンサで集合合成されることを特徴とする請求項１記載の半導体集積回路パッケージ。
【請求項４】
前記ペア配線構造が複数設けられ、それぞれのペア配線構造は、半導体集積回路の異なる機能ブロックに接続されることを特徴とする請求項１〜３のいずれか１つに記載の半導体集積回路パッケージ。
【請求項５】
半導体集積回路を一方の主面に実装可能で、他方の主面にプリント配線板との接続端子が設けられる半導体集積回路パッケージを表面に実装し、内部に電源回路を有するプリント配線板において、
前記半導体集積回路パッケージは、
半導体集積回路の電源端子と電気的に接続され、パッケージ内部に設けられる複数のパッケージ電源配線と、
半導体集積回路の接地端子と電気的に接続され、パッケージ内部に設けられる複数のパッケージ接地配線とを有し、
前記複数のパッケージ電源配線と前記複数のパッケージ接地配線とが、パッケージ電源配線とパッケージ接地配線とが所定の間隔で並設されるパッケージペア配線構造を形成し、
半導体集積回路の接続端子からプリント配線板との接続端子までこのパッケージペア配線構造が保持され、
前記複数組のパッケージペア配線構造は、前記主面に平行な方向および前記主面に垂直な方向のうち少なくとも一つの方向に並設され、
前記複数組のパッケージペア配線構造において、前記複数のパッケージ電源配線と前記複数のパッケージ接地配線とが、配線の延伸方向に垂直な断面において千鳥配置となっており、
前記プリント配線板は、
半導体集積回路パッケージの電源端子と電気的に接続され、プリント配線板内部に設けられる複数の配線板電源配線と、
半導体集積回路パッケージの接地端子と電気的に接続され、プリント配線板内部に設けられる複数の配線板接地配線と、
前記複数の配線板電源配線と前記複数の配線板接地配線とが接続されるバイパスコンデンサとを有し、
前記複数の配線板電源配線と前記複数の配線板接地配線とが、配線板電源配線と配線板接地配線とが所定の間隔で並設される配線板ペア配線構造を複数組形成し、
前記複数組の配線板ペア配線構造は、前記主面に平行な方向および前記主面に垂直な方向のうち少なくとも一つの方向に並設され、
前記複数組の配線板ペア配線構造において、前記複数の配線板電源配線と前記複数の配線板電源配線とが、配線の延伸方向に垂直な断面において千鳥配置となっており、
この複数組の配線板ペア配線構造は、パッケージまたはプリント配線板の任意の位置でバイパスコンデンサで集合合成され、電源回路に接続されることを特徴とするプリント配線板。
【請求項６】
半導体集積回路を一方の主面に実装し、他方の主面にプリント配線板との接続端子が設けられる半導体装置において、
前記半導体集積回路は、
ドライバおよびレシーバに接続される複数の電源配線と複数の接地配線とが、電源配線と接地配線とが所定の間隔で並設されるペア配線構造を複数組形成し、
前記複数組の配線板ペア配線構造は、前記主面に平行な方向および前記主面に垂直な方向のうち少なくとも一つの方向に並設され、
複数組の配線板ペア配線構造において、前記複数の電源配線と前記複数の接地配線とが、配線の延伸方向に垂直な断面において千鳥配置となっており、
前記半導体集積回路パッケージは、
半導体集積回路の電源端子と電気的に接続され、パッケージ内部に設けられる複数のパッケージ電源配線と、
半導体集積回路の接地端子と電気的に接続され、パッケージ内部に設けられる複数のパッケージ接地配線とを有し、
前記複数のパッケージ電源配線と前記複数のパッケージ接地配線とが、パッケージ電源配線とパッケージ接地配線とが所定の間隔で並設されるパッケージペア配線構造を複数組形成し、
半導体集積回路の接続端子からプリント配線板との接続端子までこのパッケージペア配線構造が保持されおり、
前記複数組のパッケージペア配線構造は、前記主面に平行な方向および前記主面に垂直な方向のうち少なくとも一つの方向に並設され、
前記複数組のパッケージペア配線構造において、前記複数のパッケージ電源配線と前記複数のパッケージ接地配線とが、配線の延伸方向に垂直な断面において千鳥配置となっていることを特徴とする半導体装置。
【請求項７】
半導体集積回路から、半導体集積回路を実装するパッケージを介してプリント配線板に設けられた電源回路までの電源供給配線構造であって、
半導体集積回路の機能ブロックから布線される複数の電源配線と複数の接地配線とが、電源配線と接地配線とが所定の間隔で並設されるペア配線構造を複数組形成し、
前記複数組のペア配線構造は、前記主面に平行な方向および前記主面に垂直な方向のうち少なくとも一つの方向に並設され、
前記複数組のペア配線構造において、前記複数の電源配線と複数の接地配線とが、配線の延伸方向に垂直な断面において千鳥配置となっており、
このペア配線構造が、パッケージ内部で分岐することなく電源回路で集合合成されることを特徴とする電源供給配線構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速信号に適した半導体集積回路パッケージ、プリント配線板、半導体装置および電源供給配線構造に関する。
【背景技術】
【０００２】
現在の半導体集積回路で利用される周波数はＧＨｚ帯域に入り、それが１０ＧＨｚを超える機運にある。このような高速信号に対応するための電源は、高速にチャージを供給し、かつグランド（接地）は、チャージが不要なときに高速に排出しなければならない。デカップリングキャパシタは、そのために設置されているが、数（１）に示すように、寄生インダクタンスＬが存在して、
【０００３】
【数１】
0005410664.tif 000002
【０００４】
という関係でｖだけ電圧低下し、周波数が高くなり高速変化になるほど、供給しにくいという問題点がある。
【０００５】
寄生インダクタンスＬを実際に小さくすることは困難であるので、特許文献１記載の多層基板のように、デカップリングキャパシタを内蔵するなどしてスイッチ回路の直前に挿入することが好ましいが、デカップリングキャパシタをスイッチ回路に近づけるには限界がある。
【０００６】
また、６４ビットを超えるレベルの半導体集積回路では、同時にスイッチングさせるために大電流を供給することが望ましい。
【０００７】
チャージの供給および排出変化は、高周波成分であり、デカップリングキャパシタまでの電源およびグランド配線が伝送線路としての効果になり、それが成す特性インピーダンスに支配され、数（２）に示すようにオームの法則に従った電流制限となる。
【０００８】
【数２】
0005410664.tif 000003
【０００９】
これを防止するため、プリント配線板では一般的にべた電源、べたグランドが配置されているが、この高周波成分で共振しＥＭＩ問題を発生することは高周波回路でよく知られている。
【００１０】
【特許文献１】特開平８−１８１４４５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、高周波数帯であっても共振することなく、安定した電源およびグランド配線を実現することができる半導体集積回路パッケージ、プリント配線板、半導体装置および電源供給配線構造を提供することである。
【課題を解決するための手段】
【００１２】
本発明は、半導体集積回路を一方の主面に実装可能で、他方の主面にプリント配線板との接続端子が設けられる半導体集積回路パッケージにおいて、
半導体集積回路の電源端子と電気的に接続され、パッケージ内部に設けられる複数の電源配線と、
半導体集積回路の接地端子と電気的に接続され、パッケージ内部に設けられる複数の接地配線とを有し、
前記複数の電源配線と前記複数の接地配線とが、電源配線と接地配線とが所定の間隔で並設されるペア配線構造を複数組形成し、
半導体集積回路の接続端子からプリント配線板との接続端子までこのペア配線構造が保持されており、
前記複数組のペア配線構造は、前記主面に平行な方向および前記主面に垂直な方向のうち少なくとも一つの方向に並設され、
前記複数組のペア配線構造において、前記複数の電源配線と前記複数の接地配線とが、配線の延伸方向に垂直な断面において千鳥配置となっていることを特徴とする半導体集積回路パッケージである。
【００１３】
また本発明は、半導体集積回路を一方の主面に実装可能で、他方の主面にプリント配線板との接続端子が設けられる半導体集積回路パッケージを表面に実装し、内部に電源回路を有するプリント配線板において、
前記半導体集積回路パッケージは、
半導体集積回路の電源端子と電気的に接続され、パッケージ内部に設けられる複数のパッケージ電源配線と、
半導体集積回路の接地端子と電気的に接続され、パッケージ内部に設けられる複数のパッケージ接地配線とを有し、
前記複数のパッケージ電源配線と前記複数のパッケージ接地配線とが、パッケージ電源配線とパッケージ接地配線とが所定の間隔で並設されるパッケージペア配線構造を複数組形成し、
半導体集積回路の接続端子からプリント配線板との接続端子までこのパッケージペア配線構造が保持され、
前記複数組のパッケージペア配線構造は、前記主面に平行な方向および前記主面に垂直な方向の少なくとも一つの方向に並設され、
前記複数組のパッケージペア配線構造において、前記複数のパッケージ電源配線と前記複数のパッケージ接地配線とが、配線の延伸方向に垂直な断面において千鳥配置となっており、
前記プリント配線板は、
半導体集積回路パッケージの電源端子と電気的に接続され、プリント配線板内部に設けられる複数の配線板電源配線と、
半導体集積回路パッケージの接地端子と電気的に接続され、プリント配線板内部に設けられる複数の配線板接地配線と、
前記複数の配線板電源配線と前記複数の配線板接地配線とが接続されるバイパスコンデンサとを有し、
前記複数の配線板電源配線と前記複数の配線板接地配線とが、配線板電源配線と配線板接地配線とが所定の間隔で並設される配線板ペア配線構造を複数組形成し、
前記複数組の配線板ペア配線構造は、前記主面に平行な方向および前記主面に垂直な方向のうち少なくとも一つ方向に並設され、
前記複数組の配線板ペア配線構造において、前記複数の配線板電源配線と前記複数の配線板接地配線とが、配線の延伸方向に垂直な断面において千鳥配置となっており、
この複数組の配線板ペア配線構造は、パッケージまたはプリント配線板の任意の位置でバイパスコンデンサで集合合成され、電源回路に接続されることを特徴とするプリント配線板である。
【００１４】
また本発明は、半導体集積回路を一方の主面に実装し、他方の主面にプリント配線板との接続端子が設けられる半導体装置において、
前記半導体集積回路は、
ドライバおよびレシーバに接続される複数の電源配線と複数の接地配線とが、電源配線と接地配線とが所定の間隔で並設されるペア配線構造を複数組形成し、
前記複数組の配線板ペア配線構造において、前記複数の電源配線と前記複数の接地配線とが前記主面に平行な方向および前記主面に垂直な方向のうち少なくとも一つの方向に並設され、
前記複数組の配線板ペア配線構造において、前記複数の電源配線と前記複数の接地配線とが、配線の延伸方向に垂直な断面において千鳥配置となっており、
前記半導体集積回路パッケージは、
半導体集積回路の電源端子と電気的に接続され、パッケージ内部に設けられる複数のパッケージ電源配線と、
半導体集積回路の接地端子と電気的に接続され、パッケージ内部に設けられる複数のパッケージ接地配線とを有し、
前記複数のパッケージ電源配線と前記複数のパッケージ接地配線とが、パッケージ電源配線とパッケージ接地配線とが所定の間隔で並設されるパッケージペア配線構造を複数組形成し、
半導体集積回路の接続端子からプリント配線板との接続端子までこのパッケージペア配線構造が保持されおり、
前記複数組のパッケージペア配線構造は、前記主面に平行な方向および前記主面に垂直な方向のうち少なくとも一つの方向に並設され、
前記複数組のパッケージペア配線構造において、前記複数のパッケージ電源配線と前記複数のパッケージ接地配線とが、配線の延伸方向に垂直な断面において、千鳥配置となっていることを特徴とする半導体装置である。
【００１５】
また本発明は、半導体集積回路から、半導体集積回路を実装するパッケージを介してプリント配線板に設けられた電源回路までの電源供給配線構造であって、
半導体集積回路の機能ブロックから布線される複数の電源配線と複数の接地配線とが、電源配線と接地配線とが所定の間隔で並設されるペア配線構造を複数組形成し、
前記複数組のペア配線構造は、前記主面に平行な方向および前記主面に垂直な方向のうち少なくとも一つの方向に並設され、
前記複数組のペア配線構造において、前記複数の電源配線と前記複数の接地配線とが、配線の延伸方向に垂直な断面において千鳥配置となっており、
この複数組のペア配線構造が、パッケージ内部で分岐することなく電源回路で集合合成されることを特徴とする電源供給配線構造である。
【発明の効果】
【００１６】
本発明によれば、半導体集積回路の電源端子と電気的に接続され、パッケージ内部に設けられる電源配線と、半導体集積回路の接地端子と電気的に接続され、パッケージ内部に設けられる接地配線とが、所定の間隔で並設されるペア配線構造を形成する。半導体集積回路の接続端子からプリント配線板との接続端子までこのペア配線構造が保持される。
【００１７】
これにより、電源配線と接地配線との電磁気的な結合が確立され、伝送線路構造となることで周波数特性を持たない構造とすることができ、高周波数帯であっても共振することなく、半導体集積回路パッケージにおいて安定した電源およびグランド配線を実現することができる。
【００１８】
また本発明によれば、半導体集積回路パッケージでは、半導体集積回路の電源端子と電気的に接続され、パッケージ内部に設けられるパッケージ電源配線と、半導体集積回路の接地端子と電気的に接続され、パッケージ内部に設けられるパッケージ接地配線とが、所定の間隔で並設されるパッケージペア配線構造を形成し、半導体集積回路の接続端子からプリント配線板との接続端子までこのパッケージペア配線構造が保持される。
【００１９】
プリント配線板では、半導体集積回路パッケージの電源端子と電気的に接続され、プリント配線板内部に設けられる配線板電源配線と、半導体集積回路パッケージの接地端子と電気的に接続され、プリント配線板内部に設けられる配線板接地配線とが、所定の間隔で並設される配線板ペア配線構造を形成し、この配線板ペア配線構造は、パッケージまたはプリント配線板の任意の位置でバイパスコンデンサで集合合成され、電源回路に接続される。
【００２０】
これにより、電源配線と接地配線との電磁気的な結合が確立され、伝送線路構造となることで周波数特性を持たない構造とすることができ、高周波数帯であっても共振することなく、半導体集積回路パッケージを実装したプリント配線板において、安定した電源およびグランド配線を実現することができる。
【００２１】
また本発明によれば、半導体集積回路では、ドライバおよびレシーバに接続される電源配線と接地配線とが、所定の間隔で並設されるペア配線構造を形成する。
【００２２】
半導体集積回路パッケージでは、半導体集積回路の電源端子と電気的に接続され、パッケージ内部に設けられるパッケージ電源配線と、半導体集積回路の接地端子と電気的に接続され、パッケージ内部に設けられるパッケージ接地配線とが、所定の間隔で並設されるパッケージペア配線構造を形成し、半導体集積回路の接続端子からプリント配線板との接続端子までこのパッケージペア配線構造が保持される。
【００２３】
これにより、電源配線と接地配線との電磁気的な結合が確立され、伝送線路構造となることで周波数特性を持たない構造とすることができ、高周波数帯であっても共振することなく、半導体集積回路を実装したパッケージにおいて、安定した電源およびグランド配線を実現することができる。
【００２４】
また本発明によれば、半導体集積回路の機能ブロックから布線される電源配線と接地配線とが、所定の間隔で並設されるペア配線構造を形成し、このペア配線構造が、パッケージ内部で分岐することなく電源回路で集合合成される。
【００２５】
これにより、電源配線と接地配線との電磁気的な結合が確立され、伝送線路構造となることで周波数特性を持たない構造とすることができ、高周波数帯であっても共振することなく、半導体集積回路からプリント配線板に到るまで、安定した電源およびグランド配線を実現することができる。
【発明を実施するための最良の形態】
【００２６】
本発明は、半導体集積回路パッケージ（以下では単に「パッケージ」という）、半導体集積回路およびプリント配線板の内部配線において、半導体集積回路の電源端子と電気的に接続される電源配線と、半導体集積回路の接地端子と電気的に接続される接地配線（以下では「グランド配線」という）とが、所定の間隔で並設されるペア配線構造を形成することを特徴としている。
【００２７】
伝送線路は直流抵抗が無視できるとき、周波数特性を持たない。電源配線およびグランド配線のペア配線は、伝送線路として規定でき、高速にチャージを供給でき、排出できるパイプとみなせる。半導体集積回路の中の集中定数回路的に取り扱っている機能ブロック内のトランジスタ群が平均的にオンしている並列的オン抵抗より小さな特性インピーダンスを持つペア配線構造は、オンしているトランジスタ群に十分な電荷をチャージまたは排出できる能力を持っていることになる。もし直流抵抗が無視できる状態に維持できれば、これを電源回路にまで延長しても何らの矛盾は生じないことになる。機能ブロックが大きければこのペア配線構造を複数組み用意して、電源回路まで結合すればよい。これは、各家庭用水道パイプがそのまま水道局のタンクに直接つながっている様に例えることができる。
【００２８】
次に、伝送線路は同軸ケーブルでない限り、電磁場が開放であり、隣接の配線と干渉する。ペア配線構造を束ねるとき、お互いの電磁波が助け合える構造は、配線の延伸方向に垂直な断面において、千鳥(市松)配置にすることで、さらなる特性インピーダンスの低下が可能となる。しかもべた電源やべたグランドのように共振する問題はない。
【００２９】
ここで、電源回路側と、半導体集積回路の機能ブロック側との結合が整合していないと、高周波成分の反射が起こり、これが共振する原因となるおそれがある。しかし半導体集積回路に設けられたペア配線は細いために直流抵抗が多少存在すること、パッケージおよびプリント配線板に設けられたペア配線は長いため、直流抵抗が多少存在することで共振の減衰が起こり実質的に問題がなくなる。逆に直流抵抗が無視できず、伝送線路としての役目を果たさないときは、配線の長さを制限してこのペア配線の途中にデカップリングキャパシタをそのペア配線専用に設けて、これに対応することもできる。
【００３０】
数（３）に示すように、デカップリングキャパシタの容量は数（２）に制限される電流と最小単位の時間すなわち、クロック時間／２の容量でよい。もちろんこれ以上の容量であることが好ましく、５倍以上がより好ましい。
【００３１】
【数３】
0005410664.tif 000004
【００３２】
システムが大きくなり束ねられたペア配線の組み数があまりにも多く、統合しなければならないときは、数（４）に示すように、統合整理する組み数Ｎに相当するデカップリングキャパシタで受けることで統合することができる。
【００３３】
【数４】
0005410664.tif 000005
【００３４】
半導体集積回路の入出力回路は駆動力を大きくするため、大きな電力を必要とする。しかもクロックタイミングが同時に切り替わることが多く、同時切り替えノイズＳＳＮ（Simultaneous Switching Noise）の発生の原因となっている。これを防止するため、１つのドライバ、または１つのレシーバごとに１組のペア配線を設けることが好ましい。電源系が異なるため、ＳＳＮは全く起こらない構成となる。もちろんＳＳＮが発生しない範囲で、２〜４ドライバごとに１組のペア配線を設けてもよい。
【００３５】
図１は、本発明の第１実施形態であるパッケージ１の配線構造を示す概略図である。パッケージ１は、半導体集積回路を一方の主面に実装可能で、他方の主面にプリント配線板との接続端子が設けられる。
【００３６】
図１では、配線構造をわかり易くするために、パッケージ１の内部を透過した図を示している。また、半導体集積回路であるシリコンチップ２の一つの機能ブロック２ａを切り出して示しており、他の複数の機能ブロックについては図示を省略した。機能ブロック２ａは集中定数回路で、従来どおりの多層配線であるが、電源配線およびグランド配線が統合されたペア配線としてコラムから引き出されており、そのコラムの延長線上でパッケージ１の同様のコラムとフリップチップ接続している。
【００３７】
パッケージ１では、電源配線１０とグランド配線１１とが、所定の間隔で並設されてペア配線１２を構成している。さらに複数組のペア配線１２は集合され、その集合部分は、配線の延伸方向に垂直な断面において、千鳥(市松)配置となっている。
【００３８】
パッケージ１の内部では、シリコンチップ２の接続端子からプリント配線板との接続端子までこのペア配線構造１２が保持されている。なお、各接続端子近傍、その他の配線の制約などから、ペア配線構造１２とならない部分が存在するのは止むを得ないが、電源配線およびグランド配線の配線長の８０％以上においてペア配線構造１２となっていれば、十分に効果は発揮されるので、保持されているものと見なすことができる。
【００３９】
パッケージ１において、ペア配線構造１２は特性インピーダンスが負荷抵抗の１／５となるようにすることが望ましく、たとえば負荷抵抗が５０Ωであれば１０Ωとなる。電源配線１０およびグランド配線１１の配線幅は、たとえばパッケージ１を構成する誘電体の比誘電率がεｒ＝３．５であれば、配線幅は１μｍ〜５００μｍであり、配線厚みは、０．１μｍ〜２０μｍであり、パッケージ厚み方向に対して垂直方向、すなわちパッケージの主面に平行な方向に並設されたペア配線構造１２としては、電源配線１０とグランド配線１１の間のギャップに対して、(配線幅／ギャップ)＝１８．２の比率で１０Ωとなる。したがって配線幅×１／１８．２がギャップとなる。
【００４０】
たとえば配線幅を１００μｍとすると、ギャップは５．５μｍとなる。εｒ＝９であれば、配線幅０．１μｍ〜５０μｍに対してギャップは(配線幅／ギャップ)＝１１．４の比率で１０Ωとなる。したがって配線幅×１／１１．４がギャップとなる。たとえば配線幅を１００μｍとすると、ギャップは８．８μｍとなる。通常負荷抵抗は多数の負荷が並列に接続されている場合が多く、さらに低い電源・グランドペアの特性インピーダンスを求められる傾向にある。
【００４１】
パッケージ１内部では、このようなデザインでペア配線１２を設けることで電源配線１０とグランド配線１１との電磁気的な結合が確立され、安定した電源配線１０およびグランド配線１１を実現することができる。
【００４２】
また、複数組のペア配線１２を集合し、千鳥配置とした場合、総合配線幅を上記配線幅の集合本数倍(Ｎ倍)という前提で千鳥配置されていると仮定して計算する。パッケージ１の厚み方向に並設（隣接）されたペア配線１２としては、電源配線１０とグランド配線１１の間のギャップは、パッケージ１を構成する誘電体層の層厚みとほぼ同じであり、誘電体の比誘電率がεｒ＝３．５であれば、隣接間隔を配線幅の１／５とした場合、総合配線幅は約１／３細くでき、(千鳥配置にしないときの総合配線幅)×２／３＝(千鳥配置総合配線幅)となる。εｒ＝９であれば、約１／２細くでき、(千鳥配置にしないときの総合配線幅)×１／２＝(千鳥配置総合配線幅)となる。このように、千鳥配置とすることにより電源、グランドの配線面積が節約できる。
【００４３】
たとえば電源配線１０およびグランド配線１１のそれぞれの配線幅および配線厚みを５００μｍとし、ギャップを１００μｍとし、誘電体層の比誘電率をεｒ＝３．５としたとき、電源配線１０およびグランド配線１１の特性インピーダンスは５０Ωとなる。このようなペア配線１２を、千鳥配置で４組集合させると集合特性インピーダンスは８Ωとなり、４組が独立に平行して配置されたときの並列抵抗１２．５Ωよりも小さくなる。
【００４４】
これが千鳥配置による電磁カップリング効果である。千鳥配置とした複数組のペア配線１２はさらに合成され、束となって電源回路に接続され、キャパシタで一体に合成される。
【００４５】
図２は、本発明の第２実施形態であるシリコンチップ２のＩ／Ｏインターフェースの例を示す図である。オン抵抗が１００Ωの差動回路のｎＭＯＳ（Metal Oxide             Semiconductor）とｐＭＯＳ、および入出力部に設置されているＥＳＤ（Electrostatic  Sensitive Devices）トランジスタのそれぞれに、電源配線２０およびグランド配線２１が厚み方向に所定の間隔で並設された１組のペア配線２２が設けられ、これら４組のペア配線２２が１つのセットのペア配線となるように合成され、これがパッケージ１と接続するコラムに接続される。
【００４６】
図３は、Ｓパラメータのシミュレーションモデルを示す図である。図１に示したパッケージ１の内部配線であるペア配線１２に基づいて構築したシミュレーションモデルである。
【００４７】
本モデルでは、１組のペア配線１２において、電源配線１０およびグランド配線１１のそれぞれの配線幅および配線厚みを４８．８μｍとし、ギャップを１０μｍとし、誘電体層の比誘電率をεｒ＝３．５とした。さらに４組のペア配線を千鳥配置で集合させた。
【００４８】
４組全ての入力端を共通のＰｏｒｔ１とした。４組のうちの１組のペア配線については、長さ１．５ｍｍの直線部分と長さ０．５ｍｍの直線分とを垂直に接続させた配線パターンとし、出力端をＰｏｒｔ２とした。４組のうちの他の１組のペア配線については、長さ２．５ｍｍの直線部分と長さ０．５ｍｍの直線分とを垂直に接続させた配線パターンとし、出力端をＰｏｒｔ３とした。４組のうちの他の１組のペア配線については、長さ３．５ｍｍの直線部分と長さ０．５ｍｍの直線分とを垂直に接続させた配線パターンとし、出力端をＰｏｒｔ４とした。４組のうちの他の１組のペア配線については、長さ４．５ｍｍの直線部分と長さ０．５ｍｍの直線分とを垂直に接続させた配線パターンとし、出力端をＰｏｒｔ５とした。
【００４９】
図４は、Ｓパラメータのシミュレーション結果を示す図である。透過特性を示すＳ２１、Ｓ３１、Ｓ４１およびＳ５１については、各配線共に２０ＧＨｚまでまったくフラットであり、これらの配線が周波数特性を有していないことが確認された。反射特性を示すＳ１１は、各ポートが５８Ω終端になっているため、図に示すような結果となった。
【００５０】
図５は、第２実施形態であるシリコンチップ２の内部配線構造を透過的に示した平面図である。
【００５１】
シリコンチップ２の内部配線は、集中定数回路的に配線されており、各入出力ドライバ２３、各機能ブロック２ａごとに１組以上のペアが接続され、最寄の千鳥配線部２４につながる。千鳥配線部２４は、複数のペア配線２２が千鳥配置に設けられ、パッケージとの接続ビア部２５へ到達する。千鳥配線部２４は、それぞれ１つのビア、またはコラムを占有し、これらも千鳥配置となっている。シリコンチップ２とパッケージ１とは、コラムまたはフリップチップで電気的に接続されている。
【００５２】
図６は、第１実施形態であるパッケージ１の内部配線構造を透過的に示した平面図である。
【００５３】
シリコンチップ２と接続されるコラムは、それぞれパッケージ１の内部配線を占有する。パッケージ１内部でも図１に示したように、ペア配線１２は千鳥配置であり、後述のプリント配線基板との接続に整合するように、パッケージ１内部で拡大配線されている。この拡大配線は、相似拡大が成されるため、拡大寸法でもペア配線１２の特性インピーダンスは一定に保たれる。拡大後に、これも千鳥配置となっているはんだバンプ１３に接続される。パッケージ１とプリント配線基板とは、はんだバンプで電気的に接続されている。
【００５４】
図７は、第３実施形態であるプリント配線基板３の内部配線構造を透過的に示した平面図である。
【００５５】
プリント配線基板３の内部でも、パッケージ１と同様にペア配線３２が設けられ、複数組のペア配線が千鳥配置となっている。
パッケージ１のはんだバンプ１３に対応するプリント配線基板３のはんだバンプ３３により、パッケージ１の各配線と個別に独立に接続される。プリント配線基板３の内部では、千鳥配置のはんだバンプ３３から千鳥配置のペア配線３２がデカップリングキャパシタ３１に集合し、ここで一体化、すなわちコモン配線となる。コモン配線もペア配線構造を保持して電源回路部に接続される。
【００５６】
図８は、電源回路のキャパシタで全体をコモン配線にしたプリント配線基板３の構成を示す平面図である。
【００５７】
デカップリングキャパシタ３１により集合したペア配線構造を有するコモン配線（以下では「ペアコモン配線」という３４）は、それまでの千鳥配置のペア配線の合成特性インピーダンスＺ０ｇに対して独立した特性インピーダンスＺ０ｃであってもよい。ただし、好ましくはＺ０ｃ≦Ｚ０ｇであって、比率Ｚ０ｃ／Ｚ０ｇは、１／５〜１／２が好ましい。図８に示した構成では、プリント配線基板３に複数のパッケージ２が実装可能な構成となっており、それぞれからペアコモン配線３４が電源回路部３５に接続される。このとき、各パッケージ２から電源回路部３５に到るまでに、複数のペアコモン配線３４は、電源配線とグランド配線とからなるペア配線３２と同様、複数組のペアコモン配線３４が千鳥配置となっている。ペアコモン配線３４を千鳥配置とすることで、合成特性インピーダンスを小さくすることができ、高速変化する電流対応ができる状態を実現できる。これら千鳥配置のペアコモン配線３４は、最終的に電源回路部３５の大きなキャパシタンスの電極に到達し、全体が一つの電源となる。なお、電源電圧を複数備える場合は、それぞれが独立して設けられることは言うまでもない。
【００５８】
図９は、シリコンチップ２を搭載したパッケージ１が実装されたプリント配線基板３の構成を示す断面図である。
【００５９】
シリコンチップ２の内部では、千鳥配置のペア配線２２が設けられて、千鳥配置のコラムを介してパッケージ１とフリップチップ接続し、パッケージ１の内部では、千鳥配置のペア配線１２が設けられて、千鳥配置のはんだバンプを介してプリント配線基板３と接続し、プリント配線基板３の内部では、千鳥配置のペア配線３２がデカップリングキャパシタ３１で統合され、ペアコモン配線３４として電源回路部３５に接続される。
【００６０】
このように、シリコンチップ２から、パッケージ１を介してプリント配線基板３まで、ペア配線は、それぞれが独立関係となっていることが好ましい。
なお、グランド配線については、必ずしも接地電位であるとは限らず、基準となる基準電位であればよい。
【００６１】
（実施例）
本発明の実施例として、シリコンチップ２を搭載したパッケージ１が実装されたプリント配線基板３をモデル化し、スイッチング時の電源揺らぎをシミュレートした。
【００６２】
図１０は、シリコンチップ２を搭載したパッケージ１が実装されたプリント配線基板３について、１ドライバがスイッチしたときの電源揺らぎのシミュレーション結果を示す図である。
【００６３】
プリント配線基板３において電源からペア配線(長さ１００ｍｍ)が接続され、このペア配線の特性インピーダンスは５Ω＝√３ｎＨ／０．１２ｎＦとなっている。長さ１００ｍｍの配線の直流抵抗は０．１Ωである。電源の直近に通常設置されているようにデカップリングキャパシタ（容量０．１μＦ）を設置した。次にはんだバンプを介してパッケージ１のペア配線と接続される。このはんだバンプの寄生容量を１ｐＦとした。パッケージ１内部のペア配線はプリント配線基板の１／１０とし、その線路特性がそれぞれ１／１０となっている。特性インピーダンスは５Ωである。パッケージ１からシリコンチップ２に接続パッドを介して接続され、その接続パッド（容量０．１ｐＦ）を経て、特性インピーダンス５Ωで長さ２ｍｍのチップ内部のペア配線はドライバにつながっている。チップ内部配線は直流抵抗が高く３２．８Ωとした。ドライバのオン抵抗は１００Ωとし、ドライバトランジスタの寄生容量を６２．５ｆＦとした。トランジスタスイッチ動作の等価回路をパルス電圧電源と電流制御抵抗５０Ωで表現した。
【００６４】
次々世代高速ドライバの性能を予測し１０ｐｓの高速立ち上がり時間、立ち下がり時間を想定し、１０ＧＨｚクロック周波数でシミュレーションを行った。
【００６５】
図に示すように、シリコンチップ２、パッケージ１、プリント配線基板３いずれも同じ挙動を示しており、電源は約±５０ｍＶの揺らぎを持っているが電源電圧０．８Ｖに対して十分な余裕を持っていることがわかった。
【００６６】
図１１は、シリコンチップ２を搭載したパッケージ１が実装されたプリント配線基板３について、１６ドライバがスイッチしたときの電源揺らぎのシミュレーション結果を示す図である。
【００６７】
１６ドライバとした場合、上記の１ドライバに比べ、オン抵抗が１／１６となり、寄生容量が１６倍となる。
【００６８】
図に示すように、シリコンチップ２、パッケージ１、プリント配線基板３いずれも同じ挙動を示しており、電源は約±１３０ｍＶの揺らぎに拡大したが、これでもマージンが取れていることがわかった。
【００６９】
比較例として、従来のペア配線構造ではない電源配線およびグランド配線をモデル化して実施例と同様にシミュレーションを行った。結果を図１２に示す。
【００７０】
電源配線はその長さ分だけインダクタンスを持つとして、図１０のインダクタンスを採用し、グランド配線が離れて容量が見えなくなる、すなわち容量０としてシミュレーションした。
【００７１】
図に示すように、実施例と異なりシリコンチップ２、パッケージ１、プリント配線基板３でそれぞれ揺らぎのタイミングがずれて、その大きさも約±２００ｍＶと大きくなった。また配線にＶＳＷ(定在波)が乗っていて、最大で±３５０ｍＶが発生し、電源揺らぎとして許容値である供給電源電圧の±２０％を超えている。またＶＳＷによって電磁放射発生のおそれがある。
【図面の簡単な説明】
【００７２】
【図１】本発明の第１実施形態であるパッケージ１の配線構造を示す概略図である。
【図２】本発明の第２実施形態であるシリコンチップ２のＩ／Ｏインターフェースの例を示す図である。
【図３】Ｓパラメータのシミュレーションモデルを示す図である。
【図４】Ｓパラメータのシミュレーション結果を示す図である。
【図５】第２実施形態であるシリコンチップ２の内部配線構造を透過的に示した平面図である。
【図６】第１実施形態であるパッケージ１の内部配線構造を透過的に示した平面図である。
【図７】第３実施形態であるプリント配線基板３の内部配線構造を透過的に示した平面図である。
【図８】電源回路のキャパシタで全体をコモン配線にしたプリント配線基板３の構成を示す平面図である。
【図９】シリコンチップ２を搭載したパッケージ１が実装されたプリント配線基板３の構成を示す断面図である。
【図１０】シリコンチップ２を搭載したパッケージ１が実装されたプリント配線基板３について、１ドライバがスイッチしたときの電源揺らぎのシミュレーション結果を示す図である。
【図１１】シリコンチップ２を搭載したパッケージ１が実装されたプリント配線基板３について、１６ドライバがスイッチしたときの電源揺らぎのシミュレーション結果を示す図である。
【図１２】比較例のシミュレーション結果を示す図である。
【符号の説明】
【００７３】
１  半導体集積回路パッケージ
２  シリコンチップ
２ａ  機能ブロック
３  プリント配線基板
１０，２０  電源配線
１１，２１  グランド配線
１２，２２，３２  ペア配線
３１  デカップリングキャパシタ
【図１】
0005410664.tif 000006
【図２】
0005410664.tif 000007
【図３】
0005410664.tif 000008
【図４】
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【図５】
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【図６】
0005410664.tif 000011
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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