(57)【特許請求の範囲】
【請求項１】
半導体基板における配線の上方に、絶縁膜を介して、薄膜からなる長方形状の２個の抵抗体が隣接して配置されてなる半導体装置であって、
電極間で定義される前記抵抗体の長さをＬ、前記配線の直上にある抵抗体の外辺の長さを配線上長さＨとし、抵抗体の外辺配線被覆率ＶをＶ＝Ｈ／２Ｌで定義したとき、
前記２個の抵抗体のうち少なくとも前記外辺配線被覆率Ｖの小さい抵抗体の下方において、前記配線と同じ配線層から形成された反射補正パッドが、抵抗体の外辺の直下に配置されてなり、
前記反射補正パッドの直上にある前記抵抗体の外辺の長さを補正パッド上長さＰとし、抵抗体の外辺配線層被覆率ＷをＷ＝（Ｈ＋Ｐ）／２Ｌで定義したとき、
前記２個の抵抗体について、前記外辺配線層被覆率Ｗの差が、前記外辺配線被覆率Ｖの差より小さく設定されてなることを特徴とする半導体装置。
【請求項２】
前記抵抗体の直下にある前記配線の外辺の長さを配線外辺長さＴとし、抵抗体による配線外辺被覆率ＸをＸ＝Ｔ／Ｌで定義し、
前記抵抗体の直下にある前記反射補正パッドの外辺の長さを反射補正パッド外辺長さＱとし、抵抗体による配線層外辺被覆率ＹをＹ＝（Ｔ＋Ｑ）／Ｌで定義したとき、
前記２個の抵抗体について、前記配線層外辺被覆率Ｙの差が、前記配線外辺被覆率Ｘの差より小さく設定されてなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記反射補正パッドが、前記配線を流れる回路電流に影響を与えない孤立領域であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記反射補正パッドが、前記配線の一部が突き出て配線幅が周囲より広く形成された凸状領域であることを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
前記配線層が、二層以上で構成されてなることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記配線層の上面に、反射防止膜が形成されてなることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記絶縁膜の上面が、ＣＭＰにより平坦化されてなることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記絶縁膜が、ＳＯＧからなることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記２個の抵抗体で、電圧分割に用いる直列接続されたペア抵抗が構成されてなることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板における配線の上方に、絶縁膜を介して、薄膜からなる２個の抵抗体が隣接して配置されてなる半導体装置に関する。
【背景技術】
【０００２】
多数の半導体素子が小さな半導体基板に集積化され、それらが配線によって接続されてなる半導体装置では、半導体基板（半導体チップ）の上方に、絶縁膜を介して、薄膜からなる抵抗体を配置するものがある。特に、アナログ回路が構成される半導体装置において、電圧分割に用いる直列接続されたペア抵抗は、良好な回路特性を確保する上で高精度な抵抗比が必要とされ、半導体基板の上方に、絶縁膜を介して、薄膜からなる長方形状の２個の抵抗体が隣接して配置される。
【０００３】
上記
薄膜抵抗体によるペア抵抗は、従来から、半導体素子や配線が形成されている半導体基板の素子領域上ではなく、半導体素子や配線が形成されていない平坦なフィールド領域上に配置されている。これは、素子領域上に配置した場合、半導体素子や配線の段差に起因して薄膜抵抗体の抵抗値のずれが発生し、ペア抵抗の抵抗比が設計からずれてしまうためである。一方、半導体装置を小型化して低コスト化するためには、薄膜抵抗体によるペア抵抗は、フィールド領域上だけでなく素子領域上にも配置できることが好ましい。
【０００４】
薄膜抵抗体を素子領域上に配置した場合における上記した抵抗値のずれの問題を解決する方法が、例えば、特開２００２−１２４６３９号公報（特許文献１）と米国特許第７２０８３８８号明細書（特許文献２）に開示されている。
【０００５】
特許文献１に開示されている半導体装置及びその製造方法は、薄膜抵抗体を段差のある半導体素子や配線の上方に配置するため、層間絶縁膜をＣＭＰ（Chemical Mechanical Polishing）で平坦化した後、その上に薄膜抵抗体を形成するものである。また、特許文献２においても、特許文献１と同様に、ＣＭＰで平坦化した層間絶縁膜上に薄膜抵抗体を形成する構造が採用されている。さらに、特許文献２では、ＣＭＰ時に発生する層間絶縁膜表面の過研削による皿状の凹みを防止するため、平行なストリップラインと誘電体層からなるダミー充填層を層間絶縁膜の下に配置しておき、ＣＭＰ後における薄膜抵抗体の形成位置での層間絶縁膜表面の平坦性を確保するようにしている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−１２４６３９号公報
【特許文献２】米国特許第７２０８３８８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
薄膜抵抗体を素子領域上に配置する場合、薄膜抵抗体を形成する層間絶縁膜表面をＣＭＰで平坦化しておく方法は、半導体素子や配線の段差に起因した薄膜抵抗体の抵抗値の設計からのずれを防止する上で、有効な方法である。しかしながら、特許文献２のように層間絶縁膜の下にダミー充填層を配置する方法は、素子領域上に薄膜抵抗体を配置する場合、半導体素子に接続する配線の取り回し（配線設計）に影響があるため、一般的には採用することができない。また、ＣＭＰによる層間絶縁膜の平坦化は、コストアップ要因であるため、無くすことができればより好ましい。
【０００８】
さらに、薄膜抵抗体を素子領域上に配置する場合には、半導体素子や配線の段差に起因した抵抗値ずれだけでなく、薄膜抵抗体のパターニングに際して、以下のような問題点がある。すなわち、薄膜抵抗体の直下に基板のシリコン（Ｓｉ）が有る場合と配線のアルミニウム（Ａｌ）がある場合とでは、ホトリソグラフィ工程における薄膜抵抗体層を透過した露光光の反射率が、基板と配線の両者で異なる。従って、薄膜抵抗体の直下に基板と配線が混在する場合、ホトリソグラフィ工程において、薄膜抵抗体層を透過した露光光の反射割合が、基板と配線の存在割合によって異なってくる。このため、薄膜抵抗体の配置位置によってレジストパターンの幅にばらつきが発生し、得られた薄膜抵抗体の抵抗値が設計からずれてしまう。特に、電圧分割に用いるペア抵抗のように、高精度な抵抗比が必要とされる２個一組の薄膜抵抗体については、ホトリソグラフィ工程に起因した抵抗比ずれがあるだけで、良好な回路特性を確保することが困難となる。
【０００９】
そこで本発明は、半導体基板における配線の上方に、絶縁膜を介して、薄膜からなる２個の抵抗体が隣接して配置されてなる半導体装置であって、半導体素子に接続する任意の配線設計に適用することができ、高精度な抵抗比を有する２個の抵抗体を備えた小型の半導体装置を提供することを目的としている。
【課題を解決するための手段】
【００１０】
請求項１に記載の発明は、半導体基板における配線の上方に、絶縁膜を介して、薄膜からなる長方形状の２個の抵抗体が隣接して配置されてなる半導体装置であって、電極間で定義される前記抵抗体の長さをＬ、前記配線の直上にある抵抗体の外辺の長さを配線上長さＨとし、抵抗体の外辺配線被覆率Ｖを、Ｖ＝Ｈ／２Ｌで定義したとき、前記２個の抵抗体のうち少なくとも前記外辺配線被覆率Ｖの小さい抵抗体の下方において、前記配線と同じ配線層から形成された反射補正パッドが、抵抗体の外辺の直下に配置されてなり、前記反射補正パッドの直上にある前記抵抗体の外辺の長さを補正パッド上長さＰとし、抵抗体の外辺配線層被覆率Ｗを、Ｗ＝（Ｈ＋Ｐ）／２Ｌで定義したとき、前記２個の抵抗体について、前記外辺配線層被覆率Ｗの差が、前記外辺配線被覆率Ｖの差より小さく設定されてなることを特徴としている。
【００１１】
上記半導体装置は、薄膜からなる長方形状の２個の抵抗体が隣接して配置されてなる半導体装置である。
【００１２】
多数の半導体素子が小さな半導体基板に集積化され、それらが配線によって接続されてなる半導体装置では、上記半導体装置のように、半導体基板（半導体チップ）の上方に、絶縁膜を介して、薄膜からなる抵抗体を配置するものがある。特に、アナログ回路が構成される半導体装置において、電圧分割に用いる直列接続されたペア抵抗は、良好な回路特性を確保する上で高精度な抵抗比が必要とされ、半導体基板の上方に、絶縁膜を介して、薄膜からなる長方形状の２個の抵抗体が隣接して配置される。
【００１３】
上記半導体装置における薄膜からなる２個の抵抗体は、従来からの一般的な配置位置である半導体基板（半導体チップ）の周辺のフィールド領域上ではなく、半導体素子や配線が形成されている半導体基板の中央の素子領域上において、絶縁膜を介して、配線の上方に配置されている。このため、２個の抵抗体をフィールド領域上に配置する従来の半導体装置に較べて、上記半導体装置は、小型で低コストの半導体装置とすることができる。
【００１４】
一方、上記半導体装置のように薄膜からなる２個の抵抗体を素子領域上に配置する場合には、半導体素子や配線の段差に起因して抵抗値ずれが発生し、例えばペア抵抗として用いる２個の抵抗体の抵抗比が設計値からずれてしまうといった問題がある。この半導体素子や配線の段差に起因した抵抗値のずれの問題は、例えば層間に用いる前記絶縁膜をＣＭＰ（Chemical Mechanical Polishing）で平坦化した後、その上に２個の抵抗体を形成することで解消することができる。しかしながら、ＣＭＰによる絶縁膜の平坦化はコストアップ要因であり、できれば無くすことが好ましい。
【００１５】
さらに、薄膜からなる２個の抵抗体を素子領域上に配置する場合には、半導体素子や配線の段差に起因した抵抗値ずれだけでなく、抵抗体のパターニングに際して、以下のような問題点がある。すなわち、ホトリソグラフィ工程における露光光の反射は、シリコン（Ｓｉ）からなる基板と、一般的にアルミニウム（Ａｌ）からなり、通常は表面に反射防止膜が形成されている配線とで反射率が異なるため、基板と配線とで異なってくる。このため、抵抗体の形成位置の直下を透視した時、基板がある位置と配線がある位置とで、ホトリソグラフィ工程における薄膜抵抗体層を透過した露光光の反射が、基板がある位置と配線がある位置とで異なる。従って、抵抗体の直下に基板と配線が混在する場合、ホトリソグラフィ工程において薄膜からなる抵抗体層を透過した露光光の下地からの反射割合が、基板と配線の存在割合によって異なってくる。このため、抵抗体の配置位置によって長方形状のレジストパターンの幅にばらつきが発生し、得られた抵抗体の抵抗が設計値からずれてしまう。特に、電圧分割に用いるペア抵抗のように高精度な抵抗比が必要とされる２個一組の抵抗体については、ホトリソグラフィ工程に起因した抵抗比ずれがあるだけで、良好な回路特性を確保することが困難となる。
【００１６】
上記半導体装置は、２個の抵抗体を素子領域上に配置する場合において、上述したホトリソグラフィ工程における直下の基板と配線の反射状態の違いに起因した２個の抵抗体の抵抗比ずれを解消するものである。このため、上記半導体装置においては、該抵抗比のずれ原因を分析し、長方形状の２個の抵抗体について、抵抗体の長さをＬ、配線の直上にある抵抗体の外辺の長さを配線上長さＨとし、抵抗体の外辺配線被覆率ＶをＶ＝Ｈ／２Ｌで定義して、２個の抵抗体についての外辺配線被覆率Ｖの違いに着目する。
【００１７】
前述したホトリソグラフィ工程における抵抗体のレジストパターンの幅ばらつきは、上に定義した抵抗体の外辺配線被覆率Ｖによって定量化でき、これによる抵抗値変化も外辺配線被覆率Ｖに比例する。一方、半導体素子とそれに接続する配線のパターンは、回路全体の特性を考慮して、２個の抵抗体の配置位置に先んじて決定される。このため、素子領域上に２個の抵抗体を配置する場合、抵抗体の直下に存在する配線のパターンは配置位置によって様々であり、外辺配線被覆率Ｖも配置位置によって様々な値となる。従って、抵抗体の抵抗値変化も様々となり、２個の抵抗体の抵抗比ずれは、成り行き任せで制御できていない。
【００１８】
そこで、上記半導体装置においては、２個の抵抗体のうち少なくとも外辺配線被覆率Ｖの小さい抵抗体の下方において、配線と同じ配線層から形成された反射補正パッドを、該抵抗体の外辺の直下に配置するようにしている。この反射補正パッドは、例えば配線を流れる回路電流に影響を与えない孤立領域であってもよいし、配線の一部が突き出て配線幅が周囲より広く形成された凸状領域で、配線を流れる回路電流への影響が小さい領域であってもよい。この反射補正パッドは、先に決定した半導体素子に接続する当初の配線パターンのデータを修正するもので、ＣＡＤにより所定条件を入れて自動発生させることができる。この反射補正パッドの配置によって、上記半導体装置においては、反射補正パッドの直上にある抵抗体の外辺の長さを補正パッド上長さＰとし、抵抗体の外辺配線層被覆率ＷをＷ＝（Ｈ＋Ｐ）／２Ｌで定義したとき、２個の抵抗体について、前記外辺配線層被覆率Ｗの差が、前記外辺配線被覆率Ｖの差より小さくなるように設定されている。
【００１９】
外辺配線層被覆率Ｗは、その定義から、当初の配線パターンに反射補正パッドを加えた場合について、ホトリソグラフィ工程における抵抗体のレジストパターンの幅ばらつきを定量化するものである。反射補正パッドの配置後においては、２個の抵抗体についての外辺配線層被覆率Ｗの差が、先の外辺配線被覆率Ｖの差より小さくなるように設定されている。これにより、２個の抵抗体について、ホトリソグラフィ工程における露光光の下地からの反射割合の違いも小さくなり、レジストパターンの幅ばらつきと２個の抵抗体の抵抗値変化が同じ割合に近づくことで、２個の抵抗体の抵抗比ずれが抑制可能となる。特に、配線層の上面に反射防止膜が形成されている場合には、反射補正パッドの配置によって、２個の抵抗体におけるそれぞれの抵抗値変化についても低減可能である。
【００２０】
以上のようにして、上記半導体装置は、半導体基板における配線の上方に、絶縁膜を介して、薄膜からなる２個の抵抗体が隣接して配置されてなる半導体装置であって、半導体素子に接続する任意の配線設計に適用することができ、ホトリソグラフィ工程に起因した抵抗比ずれを抑制して、高精度な抵抗比を有する２個の抵抗体を備えた小型の半導体装置とすることができる。
【００２１】
上記半導体装置においては、請求項２に記載のように、前記抵抗体の直下にある前記配線の外辺の長さを配線外辺長さＴとし、抵抗体による配線外辺被覆率Ｘを、Ｘ＝Ｔ／Ｌで定義し、前記抵抗体の直下にある前記反射補正パッドの外辺の長さを反射補正パッド外辺長さＱとし、抵抗体による配線層外辺被覆率Ｙを、Ｙ＝（Ｔ＋Ｑ）／Ｌで定義したとき、前記２個の抵抗体について、前記配線層外辺被覆率Ｙの差が、前記配線外辺被覆率Ｘの差より小さく設定されてなることが好ましい。
【００２２】
上記半導体装置は、２個の抵抗体を素子領域上に配置する場合において、半導体素子に接続する配線の段差に起因した２個の抵抗体の抵抗比ずれを解消するものである。このため、上記半導体装置においては、該抵抗比のずれ原因を分析し、長方形状の２個の抵抗体について、抵抗体の直下にある配線の外辺の長さを配線外辺長さＴとし、抵抗体による配線外辺被覆率ＸをＸ＝Ｔ／Ｌで定義して、２個の抵抗体についての配線外辺被覆率Ｘの違いに着目する。
【００２３】
配線の段差に起因した２個の抵抗体の抵抗比ずれは、上に定義した抵抗体による配線外辺被覆率Ｘによって定量化できる。配線外辺被覆率Ｘは、抵抗体の直下の配線による段差の存在割合を示すものであり、これによる抵抗値変化も配線外辺被覆率Ｘに比例する。前述した外辺配線被覆率Ｖと同様に、２個の抵抗体を素子領域上で希望する位置に配置した場合、２個の抵抗体によるそれぞれの配線外辺被覆率Ｘは、配置位置によって様々な値となる。
【００２４】
そこで、上記半導体装置においては、請求項１の半導体装置において導入した反射補正パッドのパターン形状が、さらに以下の関係が満足するように設定することで、半導体素子に接続する配線の段差に起因した２個の抵抗体の抵抗比ずれを低減する。すなわち、上記半導体装置においては、抵抗体の直下にある反射補正パッドの外辺の長さを反射補正パッド外辺長さＱとし、抵抗体による配線層外辺被覆率ＹをＹ＝（Ｔ＋Ｑ）／Ｌで定義したとき、２個の抵抗体について、配線層外辺被覆率Ｙの差が、配線外辺被覆率Ｘの差より小さくなるように設定されている。
【００２５】
このように、上記関係を満足するパターン形状を持った反射補正パッドの配置後においては、２個の抵抗体についての配線層外辺被覆率Ｙの差が、先の配線外辺被覆率Ｘの差より小さくなるように設定されている。これにより、２個の抵抗体について、抵抗体の直下の配線による段差の存在割合の違いも小さくなり、配線の段差に起因した２個の抵抗体の抵抗値変化が同じ割合に近づくことで、２個の抵抗体の抵抗比ずれが抑制可能となる。
【００２６】
以上のようにして、上記半導体装置は、半導体素子に接続する配線の段差に起因した抵抗比ずれも抑制して、より高精度な抵抗比を有する２個の抵抗体を備えた小型の半導体装置とすることができる。
【００２７】
前述したように、上記半導体装置における前記反射補正パッドは、例えば請求項３に記載のように、前記配線を流れる回路電流に影響を与えない孤立領域とすることができる。また、請求項４に記載のように、前記反射補正パッドは、前記配線の一部が突き出て配線幅が周囲より広く形成された凸状領域であってもよい。
【００２８】
また、上記半導体装置における前記配線層は、請求項５に記載のように、二層以上で構成されていてもよい。
【００２９】
尚、配線層が二層以上で構成されている場合、請求項１で説明した外辺配線被覆率Ｖと外辺配線層被覆率Ｗについては、全ての配線層を一つの面に投影した状態で、配線上長さＨと補正パッド上長さＰを計算する。また、請求項２で説明した配線外辺被覆率Ｘと配線層外辺被覆率Ｙについては、各配線層における配線外辺長さＴと反射補正パッド外辺長さＱを全て足し合わせて計算する。
【００３０】
上記半導体装置においては、請求項６に記載のように、前記配線層の上面に、反射防止膜が形成されてなることが好ましい。前述したように、この場合には、反射補正パッドの配置によって２個の抵抗体の抵抗比ずれが抑制できるだけでなく、２個の抵抗体におけるそれぞれの抵抗値変化についても低減可能である。
【００３１】
上記半導体装置においては、半導体素子や配線の段差に起因した抵抗値ずれを抑制する上で、コスト的に許容範囲内であれば、請求項７に記載のように、前記絶縁膜の上面が、ＣＭＰ（Chemical Mechanical Polishing）により平坦化されてなることが好ましい。
【００３２】
また、上記半導体装置における前記絶縁膜は、例えば請求項８に記載のように、ＳＯＧ（Spin On Glass）であってもよい。ＳＯＧからなる絶縁膜は、ＣＭＰによる平坦化を行わない場合であっても、ＣＶＤで形成されるＴＥＯＳ（Tetra-Ethyl Ortho-Silicate）等の絶縁膜に較べ、より平坦な表面を得ることができる。
【００３３】
以上のようにして、上記した半導体装置は、半導体基板における配線の上方に、絶縁膜を介して、薄膜からなる２個の抵抗体が隣接して配置されてなる半導体装置であって、半導体素子に接続する任意の配線設計に適用することができ、高精度な抵抗比を有する２個の抵抗体を備えた小型の半導体装置とすることができる。
【００３４】
従って、上記半導体装置は、請求項９に記載のように、前記２個の抵抗体で電圧分割に用いる直列接続されたペア抵抗が構成されてなり、良好な回路特性を確保する上で高精度な抵抗比が必要とされる半導体装置として好適である。
【図面の簡単な説明】
【００３５】
【図１】ペア抵抗を有した半導体装置の一例で、半導体装置１０を模式的に示した図である。
【図２】薄膜からなる抵抗体の異なる配置形態を示した図で、層間絶縁膜２の表面をＣＭＰで平坦化しない場合であり、（ａ）は上面図で、（ｂ）は（ａ）における一点鎖線Ａ−Ａでの断面図である。
【図３】薄膜からなる抵抗体の異なる配置形態を示した図で、層間絶縁膜２の表面をＣＭＰで平坦化する場合であり、（ａ）は上面図で、（ｂ）は（ａ）における一点鎖線Ｂ−Ｂでの断面図である。
【図４】ペア抵抗を素子領域上に配置する場合のパターニングに際しての問題点を説明する図で、（ａ）は、従来の半導体装置９０におけるペア抵抗ＰＲｅの上面図であり、（ｂ）は、（ａ）における二点鎖線Ｃ−Ｃでの断面図である。また、（ｃ）は、（ｂ）のペア抵抗ＰＲｅを形成するにあたって、ホトリソグラフィ工程での露光光の状態を示した図である。
【図５】用語の定義と本発明に係る半導体装置を説明する図で、（ａ）は、図４（ａ）と同様の従来の半導体装置９１の上面図であり、（ｂ）は、本発明に係る半導体装置の一例で、半導体装置１００の上面図である。
【図６】同じ長さの抵抗体Ｒ１ｅ，Ｒ２ｅを直下の基板１と配線４が異なる状態で幾つか試作し、外辺配線被覆率Ｖの差（Ｖ１−Ｖ２）と抵抗比Ｒ１ｅ／Ｒ２ｅの関係を調べた結果である。
【図７】本発明に係る別の半導体装置の例を示す図で、（ａ）は、図４（ａ）と同じ従来の半導体装置９０の上面図であり、（ｂ）〜（ｄ）は、それぞれ、本発明に係る上記外辺配線層被覆率Ｗの構成を有した半導体装置１０１〜１０３の上面図である。
【図８】本発明に係る別の半導体装置の例を示す図で、（ａ），（ｂ）は、それぞれ、本発明に係る上記外辺配線層被覆率Ｗの構成を有した半導体装置１０４，１０５の上面図である。
【図９】用語の定義を説明する図で、（ａ）は、図５（ａ）と同じ半導体装置９１の上面図であり、（ｂ）は、図５（ｂ）と同じ半導体装置１００の上面図である。
【図１０】配線層が二層以上で構成されている場合の本発明に係る半導体装置の例を示す図で、（ａ）は、従来の半導体装置９２の上面図であり、（ｂ）〜（ｄ）は、それぞれ、本発明に係る上記外辺配線層被覆率Ｗの構成を有した半導体装置１１１〜１１３の上面図である。
【発明を実施するための形態】
【００３６】
以下、本発明を実施するための形態を、図に基づいて説明する。
【００３７】
最初に、本発明の課題、および従来の半導体装置の問題点について説明しておく。
【００３８】
多数の半導体素子が小さな半導体基板に集積化され、それらが配線によって接続されてなる半導体装置では、半導体基板の上方に、絶縁膜を介して、薄膜からなる抵抗体を配置するものがある。特に、アナログ回路が構成される半導体装置において、電圧分割に用いる直列接続されたペア抵抗は、良好な回路特性を確保する上で高精度な抵抗比が必要とされる。
【００３９】
図１は、ペア抵抗を有した半導体装置の一例で、半導体装置１０を模式的に示した図である。
【００４０】
図１の半導体装置１０では、電圧分割に用いる直列接続された抵抗体Ｒ１，Ｒ２からなるペア抵抗ＰＲが増幅器（ＡＭＰ）と共に一つの半導体基板（半導体チップ）１に形成され、アナログの電源回路が構成されている。該電源回路において設計どおりの高精度な出力電圧Ｖｃｃを得るためには、ペア抵抗ＰＲは、高精度な抵抗比Ｒ１／Ｒ２が必要とされる。
【００４１】
図２と図３は、それぞれ、薄膜からなる抵抗体の異なる配置形態を示した図で、図２は、層間絶縁膜２の表面をＣＭＰ（Chemical Mechanical Polishing）で平坦化しない場合であり、図３は、層間絶縁膜２の表面をＣＭＰで平坦化する場合である。図２と図３において、（ａ）は上面図であり、（ｂ）は（ａ）における一点鎖線Ａ−ＡおよびＢ−Ｂでの断面図である。図２と図３の（ａ）に示すように、粗目のクロス塗りパターンで示した薄膜からなる抵抗体Ｒ１ａ〜Ｒ１ｄ，Ｒ２ａ〜Ｒ２ｄの両端には、細目のクロス塗りパターンで示したアルミニウム（Ａｌ）等からなる電極Ｅが形成される。
【００４２】
図１に示した半導体装置１０におけるペア抵抗ＰＲのように、高精度な抵抗比Ｒ１／Ｒ２が必要とされるペア抵抗は、図２と図３に示すように、半導体基板１の上方に絶縁膜２を介して隣接して配置された、薄膜からなる長方形状の２個の抵抗体Ｒ１ａ〜Ｒ１ｄ，Ｒ２ａ〜Ｒ２ｄとして構成される。抵抗体Ｒ１ａ〜Ｒ１ｄ，Ｒ２ａ〜Ｒ２ｄの材料としては、例えば、クロム−シリコン（Ｃｒ−Ｓｉ）合金等が使用される。
【００４３】
薄膜抵抗体によるペア抵抗は、高精度な抵抗比が必要とされる場合、図２のペア抵抗ＰＲａに例示するように、従来から、半導体素子３や配線４が配置されている半導体基板１の素子領域上ではなく、半導体素子３や配線４が配置されていない半導体基板１の周辺部で下方に広いＬＯＣＯＳ領域が形成されている平坦なフィールド領域上に配置されてきた。これは、図２のペア抵抗ＰＲｂに例示するように、素子領域上に配置した場合、半導体素子３や配線４の段差に起因して薄膜抵抗体Ｒ１ｂ，Ｒ２ｂが変形し、抵抗値のずれが発生して抵抗比Ｒ１ｂ／Ｒ２ｂが設計からずれてしまうためである。一方、半導体装置を小型化して低コスト化するためには、薄膜抵抗体によるペア抵抗は、フィールド領域上だけでなく素子領域上にも配置できることが好ましい。
【００４４】
図３に例示しているペア抵抗の配置形態は、薄膜抵抗体を段差のある素子領域の半導体素子３や配線４の上方に配置するため、層間絶縁膜２をＣＭＰで平坦化した後、その上に薄膜抵抗体を形成するものである。これによって、図３のペア抵抗ＰＲｄに例示するように、変形のない薄膜抵抗体Ｒ１ｄ，Ｒ２ｄを層間絶縁膜２上に形成することができ、半導体素子３や配線４の段差に起因した薄膜抵抗体Ｒ１ｄ，Ｒ２ｄの抵抗値の設計からのずれを抑制することができる。しかしながら、図３に例示したＣＭＰによる層間絶縁膜２の平坦化は、コストアップ要因であるため、無くすことができればより好ましい。
【００４５】
さらに、図３に例示するペア抵抗ＰＲｄのように、薄膜抵抗体Ｒ１ｄ，Ｒ２ｄを素子領域上に配置する場合には、フィールド領域上に配置するペア抵抗ＰＲｃと異なり、半導体素子３や配線４の段差に起因した抵抗値ずれだけでなく、薄膜抵抗体Ｒ１ｄ，Ｒ２ｄのパターニングに際して以下のような問題点がある。
【００４６】
図４は、ペア抵抗を素子領域上に配置する場合の上記パターニングに際しての問題点を説明する図で、図４（ａ）は、従来の半導体装置９０におけるペア抵抗ＰＲｅの上面図であり、図４（ｂ）は、（ａ）における二点鎖線Ｃ−Ｃでの断面図である。また、図４（ｃ）は、（ｂ）のペア抵抗ＰＲｅを形成するにあたって、ホトリソグラフィ工程での露光光の状態を示した図である。
【００４７】
図４（ａ），（ｂ）に示すペア抵抗ＰＲｅは素子領域上に形成されており、薄膜抵抗体Ｒ１ｅ，Ｒ２ｅの直下を透視すると、点の塗りパターンで示したシリコン（Ｓｉ）からなる基板１と、斜線の塗りパターンで示した配線４ａ，４ｂとが混在している。そして、図４（ａ），（ｂ）において、一点鎖線は薄膜抵抗体Ｒ１ｅ，Ｒ２ｅの長方形状の設計パターンを示すが、実際にパターニングされた実線で示す薄膜抵抗体Ｒ１ｅ，Ｒ２ｅのパターンでは、配線４ａ，４ｂの直上にある部分は設計パターンどおりになっているが、基板１の直上にある部分は設計パターンより細くなっている。このため、薄膜抵抗体Ｒ１ｅ，Ｒ２ｅの抵抗値は設計からずれており、従ってペア抵抗ＰＲｅを電圧分割用のペア抵抗として用いる場合には、抵抗比Ｒ１ｅ／Ｒ２ｅが設計からずれてしまう。
【００４８】
上記パターニング後の薄膜抵抗体Ｒ１ｅ，Ｒ２ｅの設計パターンからのずれは、図４（ｃ）に示すホトリソグラフィ工程での露光光の状態に起因している。すなわち、薄膜抵抗体Ｒ１ｅ，Ｒ２ｅの設計パターンに加工されたマスクＭの直下に基板１が有る場合と配線４ａ，４ｂがある場合とでは、ホトリソグラフィ工程における薄膜抵抗体層５を透過した露光光の反射率が、基板１と配線４ａ，４ｂの両者で異なる。配線４ａ，４ｂは、一般的にアルミニウム（Ａｌ）からなるが、Ａｌの上面には、通常、反射防止膜（図示省略）が形成されている。このため、図４（ｃ）に示すように、薄膜抵抗体層５を透過した露光光は、Ｓｉからなる基板１の表面で反射されるが、配線４ａ，４ｂの表面では反射されない。従って、マスクＭの外周の直下に配線４ａ，４ｂがある部分は、反射光が無いため、レジスト６がマスクＭのパターン形状どおりに露光される。これに対して、マスクＭの外周の直下に基板１がある部分は、反射光によってレジスト６がマスクＭの外周の内側までオーバー露光され、ホトリソグラフィ工程後におけるレジスト６のパターン形状が、マスクＭのパターン形状より細くなってしまう。このレジスト６のパターン形状の細りが、薄膜抵抗体層５のエッチングに転写されて、薄膜抵抗体Ｒ１ｅ，Ｒ２ｅのパターンにおける基板１の直上にある部分が、設計パターンより細くなってしまう。
【００４９】
このように、抵抗体の直下に基板と配線が混在する場合、ホトリソグラフィ工程において薄膜からなる抵抗体層を透過した露光光の下地からの反射割合が、基板と配線の存在割合によって異なってくる。このため、抵抗体の配置位置によって長方形状のレジストパターンの幅にばらつきが発生し、得られた抵抗体の抵抗が設計値からずれてしまう。特に、電圧分割に用いるペア抵抗のように高精度な抵抗比が必要とされる２個一組の抵抗体については、ホトリソグラフィ工程に起因した抵抗比ずれがあるだけで、設計どおりの電圧を得ることができず、良好な回路特性を確保することが困難となる。
【００５０】
そこで、本発明に係る半導体装置は、半導体基板における配線の上方に、絶縁膜を介して、薄膜からなる長方形状の２個の抵抗体が隣接して配置されてなる、素子領域上に２個の抵抗体を有した半導体装置であって、上記ホトリソグラフィ工程に起因した抵抗比ずれを抑制するため、以下の構成を有する半導体装置とする。
【００５１】
すなわち、電極間で定義される前記抵抗体の長さをＬ、前記配線の直上にある抵抗体の外辺の長さを配線上長さＨとし、抵抗体の外辺配線被覆率ＶをＶ＝Ｈ／２Ｌで定義したとき、前記２個の抵抗体のうち少なくとも前記外辺配線被覆率Ｖの小さい抵抗体の下方において、前記配線と同じ配線層から形成された反射補正パッドが、抵抗体の外辺の直下に配置されてなり、前記反射補正パッドの直上にある前記抵抗体の外辺の長さを補正パッド上長さＰとし、抵抗体の外辺配線層被覆率ＷをＷ＝（Ｈ＋Ｐ）／２Ｌで定義したとき、前記２個の抵抗体について、前記外辺配線層被覆率Ｗの差が、前記外辺配線被覆率Ｖの差より小さく設定されている構成とする。
【００５２】
図５は、上記構成にある用語の定義と本発明に係る半導体装置を説明する図で、図５（ａ）は、図４（ａ）と同様の従来の半導体装置９１の上面図であり、図５（ｂ）は、本発明に係る半導体装置の一例で、半導体装置１００の上面図である。尚、以下に例示する各半導体装置においては、隣接して配置された薄膜からなる長方形状の２個の抵抗体について、設計パターンとその配置位置だけを一点鎖線で示している。また、図４（ａ）の半導体装置９０における２個の抵抗体Ｒ１ｅ，Ｒ２ｅは同じ長さであったが、図５（ａ），（ｂ）の半導体装置９１，１００における２個の抵抗体Ｒ１ｆ，Ｒ２ｆは、より一般的な異なる長さとなっている。
【００５３】
図５（ｂ）の半導体装置１００においては、図５（ａ）の半導体装置９１と比較して、配線４ａ，４ｂと同じ配線層から形成された反射補正パッドＰａ，Ｐｂが、配線４ａ，４ｂを流れる回路電流に影響を与えない孤立領域として、抵抗体Ｒ２ｆの外辺の直下に追加配置されている。
【００５４】
図５（ａ）の半導体装置９１において、抵抗体Ｒ１ｆについては、上記電極間で定義される抵抗体の長さＬ＝Ｌ１、配線の直上にある抵抗体の外辺の配線上長さＨ＝２・（Ｈ１１＋Ｈ１２）である。従って、抵抗体Ｒ１ｆの外辺配線被覆率Ｖ（＝Ｈ／２Ｌ）は、Ｖ１＝２・（Ｈ１１＋Ｈ１２）／２・Ｌ１である。一方、抵抗体Ｒ２ｆについては、Ｌ＝Ｌ２、Ｈ＝２・Ｈ２１である。従って、抵抗体Ｒ２ｆの外辺配線被覆率Ｖは、Ｖ２＝２・Ｈ２１／２・Ｌ２である。図５（ａ）から明らかなように、抵抗体Ｒ２ｆの外辺配線被覆率Ｖ２は、抵抗体Ｒ１ｆの外辺配線被覆率Ｖ１より小さい。
【００５５】
そこで、上記したように、図５（ｂ）の半導体装置１００では、図５（ａ）の２個の抵抗体Ｒ１ｆ，Ｒ２ｆのうち外辺配線被覆率Ｖの小さい抵抗体Ｒ２ｆの下方において、反射補正パッドＰａ，Ｐｂを抵抗体Ｒ２ｆの外辺の直下に追加配置している。
【００５６】
図５（ｂ）の半導体装置１００において、抵抗体Ｒ１ｆについては、反射補正パッドが配置されていないので、補正パッド上長さＰ＝０である。従って、抵抗体の外辺配線層被覆率Ｗ（＝（Ｈ＋Ｐ）／２Ｌ）は、Ｗ１＝２・（Ｈ１１＋Ｈ１２）／２・Ｌ１＝Ｖ１であり、図５（ａ）の外辺配線被覆率Ｖ１と同じ値になる。一方、抵抗体Ｒ２ｆについては、反射補正パッドＰａ，Ｐｂが配置されたことにより、上記反射補正パッドの直上にある抵抗体の外辺の補正パッド上長さＰ＝２（Ｐ２１＋Ｐ２２）である。従って、抵抗体の外辺配線層被覆率Ｗは、Ｗ２＝２・（Ｈ２１＋Ｐ２１＋Ｐ２２）／２・Ｌ２である。
【００５７】
図５（ａ），（ｂ）から明らかなように、２個の抵抗体Ｒ１ｆ，Ｒ２ｆについて、（ｂ）の半導体装置１００における外辺配線層被覆率Ｗの差（Ｗ１−Ｗ２）は、（ａ）の半導体装置９１における外辺配線被覆率Ｖの差（Ｖ１−Ｖ２）より小さく設定されている。
【００５８】
図５（ｂ）に示す本発明の半導体装置１００は、２個の抵抗体Ｒ１ｆ，Ｒ２ｆを素子領域上に配置する場合において、図５（ａ）の従来の半導体装置９１におけるホトリソグラフィ工程に起因する抵抗比Ｒ１ｆ／Ｒ２ｆのずれを解消するものである。このため、図５（ｂ）の半導体装置１００においては、図４で説明した半導体装置９０における抵抗比Ｒ１ｅ／Ｒ２ｅのずれ原因を分析し、図５（ａ）の半導体装置９１における２個の抵抗体Ｒ１ｆ，Ｒ２ｆについての外辺配線被覆率Ｖの違いに着目する。
【００５９】
図４の半導体装置９０において、ホトリソグラフィ工程における抵抗体Ｒ１ｅ，Ｒ２ｅのレジストパターンの幅ばらつきは、図５（ａ）の半導体装置９１において、上に定義した抵抗体Ｒ１ｆ，Ｒ２ｆの外辺配線被覆率Ｖによって定量化でき、これによる抵抗値変化も外辺配線被覆率Ｖに比例する。
【００６０】
図６は、図４と同様の同じ長さの抵抗体Ｒ１ｅ，Ｒ２ｅを直下の基板１と配線４が異なる状態で幾つか試作し、外辺配線被覆率Ｖの差（Ｖ１−Ｖ２）と抵抗比Ｒ１ｅ／Ｒ２ｅの関係を調べた結果である。図６に示すように、外辺配線被覆率Ｖの差（Ｖ１−Ｖ２）が大きくなるほど、抵抗比Ｒ１ｅ／Ｒ２ｅは同じ抵抗値の１００％からずれていく。
【００６１】
半導体素子とそれに接続する配線のパターンは、回路全体の特性を考慮して、２個の抵抗体の配置位置に先んじて決定される。このため、素子領域上に２個の抵抗体を配置する場合、抵抗体の直下に存在する配線のパターンは配置位置によって様々であり、外辺配線被覆率Ｖも配置位置によって様々な値となる。従って、抵抗体の抵抗値変化も様々となり、図５（ａ）の半導体装置９１においては、２個の抵抗体Ｒ１ｆ，Ｒ２ｆの抵抗比Ｒ１ｆ／Ｒ２ｆのずれは、成り行き任せで制御できていない。
【００６２】
そこで、本発明に係る図５（ｂ）の半導体装置１００においては、２個の抵抗体Ｒ１ｆ，Ｒ２ｆのうち少なくとも外辺配線被覆率Ｖの小さい抵抗体Ｒ２ｆの下方において、配線４ａ，４ｂと同じ配線層から形成された反射補正パッドＰａ，Ｐｂを、該抵抗体Ｒ２ｆの外辺の直下に配置するようにしている。この反射補正パッドＰａ，Ｐｂは、図５（ａ）の半導体装置９１において先に決定した半導体素子に接続する当初の配線４ａ，４ｂのパターンデータを修正するもので、ＣＡＤにより、図５で定義した外辺配線被覆率Ｖや外辺配線層被覆率Ｗ等に関する所定条件を入れて、自動発生させることができる。この反射補正パッドＰａ，Ｐｂの配置によって、図５（ｂ）の半導体装置１００においては、２個の抵抗体Ｒ１ｆ，Ｒ２ｆについて、外辺配線層被覆率Ｗの差（Ｗ１−Ｗ２）が、図５（ａ）の半導体装置９１における外辺配線被覆率Ｖの差（Ｖ１−Ｖ２）より小さくなるように設定されている。
【００６３】
外辺配線層被覆率Ｗは、その定義から、当初の配線パターンに反射補正パッドを加えた場合について、ホトリソグラフィ工程における抵抗体のレジストパターンの幅ばらつきを定量化するものである。反射補正パッドの配置後においては、２個の抵抗体についての外辺配線層被覆率Ｗの差が、先の外辺配線被覆率Ｖの差より小さくなるように設定されている。これにより、２個の抵抗体について、ホトリソグラフィ工程における露光光の下地からの反射割合の違いも小さくなり、レジストパターンの幅ばらつきと２個の抵抗体の抵抗値変化が同じ割合に近づくことで、２個の抵抗体の抵抗比ずれが抑制可能となる。特に、配線層の上面に反射防止膜が形成されている場合には、反射補正パッドの配置によって、２個の抵抗体におけるそれぞれの抵抗値変化についても低減可能である。
【００６４】
以上のようにして、図５（ｂ）の半導体装置１００で例示した本発明に係る半導体装置は、半導体基板１における配線４ａ，４ｂの上方に、絶縁膜を介して、薄膜からなる２個の抵抗体Ｒ１ｆ，Ｒ２ｆが隣接して配置されてなる半導体装置であって、半導体素子に接続する任意の配線設計に適用することができ、ホトリソグラフィ工程に起因した抵抗比Ｒ１ｆ／Ｒ２ｆずれを抑制して、高精度な抵抗比を有する２個の抵抗体を備えた小型の半導体装置とすることができる。
【００６５】
図７と図８は、本発明に係る別の半導体装置の例を示す図で、図７（ａ）は、図４（ａ）と同じ従来の半導体装置９０の上面図であり、図７（ｂ）〜（ｄ）と図８（ａ），（ｂ）は、それぞれ、本発明に係る上記外辺配線層被覆率Ｗの構成を有した半導体装置１０１〜１０５の上面図である。
【００６６】
図７（ｂ）に示す半導体装置１０１においては、図７（ａ）の従来の半導体装置９０と比較して、反射補正パッドＰｃが、抵抗体Ｒ２ｅの外辺の直下に追加配置されている。さらに、図７（ｃ）に示す半導体装置１０２においては、図７（ｂ）の半導体装置１００と比較して、反射補正パッドＰｄが、抵抗体Ｒ１ｅ，Ｒ２ｅの外辺の直下に追加配置されている。
【００６７】
図７（ｂ），（ｃ）の半導体装置１０１，１０２における同じ長さの２個の抵抗体Ｒ１ｅ，Ｒ２ｅは、図７（ａ）の半導体装置９０のそれと比較し、反射補正パッドＰｃが配置されることによって、抵抗体Ｒ１ｅ，Ｒ２ｅの直下における基板１と配線４ａ，４ｂのパターンが同じ形状（従って、外辺配線層被覆率Ｗが同じ値）となり、ホトリソグラフィ工程に起因した抵抗比Ｒ１ｅ／Ｒ２ｅずれを抑制することができる。また、図７（ｃ）の半導体装置１０２における２個の抵抗体Ｒ１ｅ，Ｒ２ｅは、図７（ｂ）の半導体装置１０１のそれと比較し、反射補正パッドＰｄが追加配置されることによって、抵抗体Ｒ１ｅ，Ｒ２ｅの直下における基板１のパターンが少ない形状（従って、外辺配線層被覆率Ｗが高い値）となる。従って、半導体装置１０２における２個の抵抗体Ｒ１ｅ，Ｒ２ｅの抵抗値は、半導体装置１０１のそれと比較し、設計からのずれを小さくすることができる。
【００６８】
また、図７（ｄ）に示す半導体装置１０３においても、図７（ａ）の従来の半導体装置９０と比較して、反射補正パッドＰｅ１，Ｐｅ２が、抵抗体Ｒ２ｅの外辺の直下に配置されている。図７（ｂ），（ｃ）の半導体装置１０１，１０２における反射補正パッドＰｃ，Ｐｄは、配線４ａ，４ｂを流れる回路電流に影響を与えない孤立領域として形成されている。一方、図７（ｄ）の半導体装置１０３における反射補正パッドＰｅ１，Ｐｅ２は、図７（ａ）に示す配線４ａ，４ｂの一部が突き出て配線幅が周囲より広く形成された凸状領域からなる。このように、配線と同じ配線層から形成する反射補正パッドは、配線を流れる回路電流に影響を与えない孤立領域として形成してもよいし、回路電流への影響が小さい凸状領域として形成してもよい。
【００６９】
また、図８（ａ）に示す半導体装置１０４においては、細長形状の反射補正パッドＰｆ１，Ｐｆ２が、抵抗体Ｒ２ｅの外辺の直下に配置されている。図８（ａ）の半導体装置１０４における抵抗体Ｒ１ｅ，Ｒ２ｅの外辺配線層被覆率Ｗは、図７（ｂ），（ｄ）の半導体装置１０１，１０３におけるそれらと同じ値であり、抵抗比Ｒ１ｆ／Ｒ２ｆの設計からのずれを同じように抑制することができる。一方、図８（ａ）の半導体装置１０４における反射補正パッドＰｆ１，Ｐｆ２は、例えば図７（ｂ）の半導体装置１０１における反射補正パッドＰｃと比較し、抵抗体Ｒ２ｆの外辺近くの直下だけに配置されており、その間には図の縦方向に長いスペースＳｆが設けられている。このため、図８（ａ）の半導体装置１０４は、図７（ｂ）の半導体装置１０１に較べて、反射補正パッドの配置に伴う配線４ａ，４ｂ間の短絡が起き難い構造となっている。
【００７０】
さらに、図８（ｂ）に示す半導体装置１０５においては、正方形状の小さな反射補正パッドＰｇが抵抗体Ｒ２ｅの外辺の直下に多数配置されており、その間には図の縦横方向に格子状のスペースＳｇが設けられている。このため、図８（ｂ）の半導体装置１０５は、図８（ａ）の半導体装置１０４に較べて、反射補正パッドの配置に伴う配線４ａ，４ｂ間の短絡がより起き難い構造となっている。
【００７１】
図８（ａ）の半導体装置１０４と図７（ｂ）の半導体装置１０１を比較すると、ホトリソグラフィ工程に起因した抵抗比Ｒ１ｅ／Ｒ２ｅずれは、前述したように、同じように抑制することができる。一方、図２の抵抗体Ｒ２ｂで例示しているように、層間絶縁膜２の表面をＣＭＰ等で研磨しない場合には、図８（ａ）の半導体装置１０４における抵抗体Ｒ２ｅは、図７（ｂ）の半導体装置１０１における抵抗体Ｒ２ｅと較べて、反射補正パッドＰｆ１，Ｐｆ２の段差に起因した抵抗値の設計からのずれが大きくなる。
【００７２】
そこで、上記した本発明の半導体装置において、絶縁膜の表面をＣＭＰ等で研磨しない場合には、追加配置した反射補正パッドの段差に起因する抵抗値の設計からのずれを抑制するため、以下の構成を有する半導体装置とすることが好ましい。
【００７３】
すなわち、前記抵抗体の直下にある前記配線の外辺の長さを配線外辺長さＴとし、抵抗体による配線外辺被覆率ＸをＸ＝Ｔ／Ｌで定義し、前記抵抗体の直下にある前記反射補正パッドの外辺の長さを反射補正パッド外辺長さＱとし、抵抗体による配線層外辺被覆率ＹをＹ＝（Ｔ＋Ｑ）／Ｌで定義したとき、前記２個の抵抗体について、前記配線層外辺被覆率Ｙの差が、前記配線外辺被覆率Ｘの差より小さく設定されている構成とする。
【００７４】
図９は、上記構成にある用語の定義を説明する図で、図９（ａ）は、図５（ａ）と同じ半導体装置９１の上面図であり、図９（ｂ）は、図５（ｂ）と同じ半導体装置１００の上面図である。
【００７５】
図９（ａ）の半導体装置９１において、抵抗体Ｒ１ｆについては、上記抵抗体の直下にある配線外辺長さＴ＝３・Ｔ１である。従って、抵抗体Ｒ１ｆによる配線外辺被覆率Ｘ（＝Ｔ／Ｌ）は、Ｘ１＝３・Ｔ１／Ｌ１である。一方、抵抗体Ｒ２ｆについては、Ｔ＝２・Ｔ２である。従って、抵抗体Ｒ２ｆによる配線外辺被覆率Ｘは、Ｘ２＝２・Ｔ２／Ｌ２である。
【００７６】
また、図９（ｂ）に示す抵抗体Ｒ２ｆの下方において反射補正パッドＰａ，Ｐｂを追加配置した半導体装置１００において、抵抗体Ｒ１ｆについては、反射補正パッドが配置されていないので、反射補正パッド外辺長さＱ＝０である。従って、抵抗体Ｒｆ１による配線層外辺被覆率Ｙ（＝（Ｔ＋Ｑ）／Ｌ）は、Ｙ１＝３・Ｔ１／Ｌ１＝Ｘ１であり、図９（ａ）の配線外辺被覆率Ｘ１と同じ値になる。一方、抵抗体Ｒ２ｆについては、反射補正パッドＰａ，Ｐｂが配置されたことにより、上記反射補正パッド外辺長さＱ＝２・Ｔ２である。従って、抵抗体Ｒｆ２による配線層外辺被覆率Ｙは、Ｙ２＝４・Ｔ２／Ｌ２である。
【００７７】
上記半導体装置の構成は、２個の抵抗体を素子領域上に配置する場合において、半導体素子に接続する配線の段差に起因した２個の抵抗体の抵抗比ずれを解消するものである。このため、上記半導体装置においては、該抵抗比のずれ原因を分析し、長方形状の２個の抵抗体について、抵抗体の直下にある配線の外辺の長さを配線外辺長さＴとし、抵抗体による配線外辺被覆率ＸをＸ＝Ｔ／Ｌで定義して、２個の抵抗体についての配線外辺被覆率Ｘの違いに着目する。
【００７８】
配線の段差に起因した２個の抵抗体の抵抗比ずれは、上に定義した抵抗体による配線外辺被覆率Ｘによって定量化できる。配線外辺被覆率Ｘは、抵抗体の直下の配線による段差の存在割合を示すものであり、これによる抵抗値変化も配線外辺被覆率Ｘに比例する。前述した外辺配線被覆率Ｖと同様に、２個の抵抗体を素子領域上で希望する位置に配置した場合、２個の抵抗体によるそれぞれの配線外辺被覆率Ｘは、配置位置によって様々な値となる。
【００７９】
そこで、上記半導体装置においては、ホトリソグラフィ工程に起因した抵抗比のずれを抑制するために導入した反射補正パッドのパターン形状が、さらに以下の関係が満足するように設定することで、半導体素子に接続する配線の段差に起因した２個の抵抗体の抵抗比ずれを低減する。すなわち、上記半導体装置の構成においては、抵抗体の直下にある反射補正パッドの外辺の長さを反射補正パッド外辺長さＱとし、抵抗体による配線層外辺被覆率ＹをＹ＝（Ｔ＋Ｑ）／Ｌで定義したとき、２個の抵抗体について、配線層外辺被覆率Ｙの差が、配線外辺被覆率Ｘの差より小さくなるように設定されている。
【００８０】
このように、上記関係を満足するパターン形状を持った反射補正パッドの配置後においては、２個の抵抗体についての配線層外辺被覆率Ｙの差が、先の配線外辺被覆率Ｘの差より小さくなるように設定されている。これにより、２個の抵抗体について、抵抗体の直下の配線による段差の存在割合の違いも小さくなり、配線の段差に起因した２個の抵抗体の抵抗値変化が同じ割合に近づくことで、２個の抵抗体の抵抗比ずれが抑制可能となる。
【００８１】
例えば、図７（ｂ）の半導体装置１０１では、反射補正パッドＰｃが追加配置されたことで、図７（ａ）の半導体装置９０に較べて、２個の抵抗体Ｒ１ｅ，Ｒ２ｅの外辺配線層被覆率Ｗの差が０になるだけでなく、２個の抵抗体Ｒ１ｅ，Ｒ２ｅの配線層外辺被覆率Ｙの差も０になる。従って、図７（ｂ）の半導体装置１０１における反射補正パッドＰｃは、図７（ａ）の半導体装置９０に較べて、ホトリソグラフィ工程に起因した抵抗比ずれだけでなく、２個の抵抗体Ｒ１ｅ，Ｒ２ｅを配置する絶縁膜の表面をＣＭＰ等で研磨しない場合において、配線４ａ，４ｂの段差に起因した抵抗比ずれも抑制することができる。
【００８２】
一方、図８（ａ）の半導体装置１０４では、反射補正パッドＰｆ１，Ｐｆ２が追加配置されたことで、前述したように、図７（ａ）の半導体装置９０に較べて、２個の抵抗体Ｒ１ｅ，Ｒ２ｅの外辺配線層被覆率Ｗの差は０になる。しかしながら、２個の抵抗体Ｒ１ｅ，Ｒ２ｅの配線層外辺被覆率Ｙの差は、抵抗体Ｒ２ｅの直下に反射補正パッドＰｆ１，Ｐｆ２とスペースＳｆの段差が新たに形成されるため、逆に大きくなってしまう。従って、図７（ｄ）および図８（ａ），（ｂ）に示す半導体装置１０３〜１０５のように、図７（ａ）の半導体装置９０に対して配線層外辺被覆率Ｙの差が大きくなる反射補正パッドＰｅ１，Ｐｅ２，Ｐｆ１，Ｐｆ２，Ｐｇを配置する場合には、２個の抵抗体Ｒ１ｅ，Ｒ２ｅを配置する絶縁膜の表面をＣＭＰ等で研磨することが好ましい。
【００８３】
尚、図９で定義した配線外辺被覆率Ｘや配線層外辺被覆率Ｙ等に関する所定条件も、予めＣＡＤに入れておくことで、上記構成を満足する反射補正パッドを自動発生させることができる。
【００８４】
以上のようにして、上記構成を有した半導体装置は、半導体素子に接続する配線の段差に起因した抵抗比ずれも抑制して、より高精度な抵抗比を有する２個の抵抗体を備えた小型の半導体装置とすることができる。
【００８５】
また、上記した半導体装置における配線層は、二層以上で構成されていてもよい。
【００８６】
図１０は、配線層が二層以上で構成されている場合の本発明に係る半導体装置の例を示す図で、図１０（ａ）は、従来の半導体装置９２の上面図であり、図１０（ｂ）〜（ｄ）は、それぞれ、本発明に係る上記外辺配線層被覆率Ｗの構成を有した半導体装置１１１〜１１３の上面図である。
【００８７】
図１０に示す半導体装置９２，１１１〜１１３においては、いずれも、第１層目に右下斜線の塗りパターンで示した配線４ａ，４ｂが形成され、第２層目に左下斜線の塗りパターンで示した配線７ａ，７ｂが形成されている。そして、それらの直上に、絶縁膜を介して、一点鎖線で示した２個の抵抗体Ｒ１ｇ，Ｒ２ｇが隣接して配置される。
【００８８】
図１０（ｂ）に示す半導体装置１１１においては、図１０（ａ）の従来の半導体装置９２と比較して、第１層目の配線４ａ，４ｂと同じ配線層から形成される孤立領域の反射補正パッドＰｈが、抵抗体Ｒ２ｇの外辺の直下に追加配置されている。図１０（ｃ）に示す半導体装置１１２においては、図１０（ａ）の半導体装置９２と比較して、第２層目の配線７ａ，７ｂと同じ配線層から形成される凸状領域の反射補正パッドＰｉ１，Ｐｉ２が、抵抗体Ｒ２ｇの外辺の直下に追加配置されている。例えば、図１０（ｂ）のように第１層目の配線層で反射補正パッドを形成すると配線間の短絡が置きやすくなる場合には、図１０（ｃ）のように第２層目の配線層で反射補正パッドを形成するとよい。逆に、図１０（ｃ）のように第２層目の配線層で反射補正パッドを形成すると配線間の短絡が置きやすくなる場合には、図１０（ｂ）のように第１層目の配線層で反射補正パッドを形成する。また、図１０（ｄ）に示す半導体装置１１３においては、図１０（ｃ）の半導体装置１１２と比較して、第１層目の配線層から形成される凸状領域の反射補正パッドＰｊが、抵抗体Ｒ２ｇの外辺の直下に追加配置されている。
【００８９】
図１０の半導体装置９２，１１１〜１１３に示すように、２個の抵抗体Ｒ１ｇ，Ｒ２ｇの直下における配線層が二層以上で構成されている場合、図５で説明した外辺配線被覆率Ｖと外辺配線層被覆率Ｗについては、全ての配線層を一つの面に投影した状態で、配線上長さＨと補正パッド上長さＰを計算する。また、図９で説明した配線外辺被覆率Ｘと配線層外辺被覆率Ｙについては、各配線層における配線外辺長さＴと反射補正パッド外辺長さＱを全て足し合わせて計算する。
【００９０】
上記半導体装置においては、図４において説明したように、配線層の上面に、反射防止膜が形成されてなることが好ましい。前述したように、この場合には、反射補正パッドの配置によって２個の抵抗体の抵抗比ずれが抑制できるだけでなく、２個の抵抗体におけるそれぞれの抵抗値変化についても低減可能である。
【００９１】
上記半導体装置においては、半導体素子や配線の段差に起因した抵抗値ずれを抑制する上で、コスト的に許容範囲内であれば、前述したようにように、２個の抵抗体を配置する絶縁膜の上面が、ＣＭＰにより平坦化されてなることが好ましい。
【００９２】
また、上記半導体装置における絶縁膜は、例えば、ＳＯＧ（Spin On Glass）であってもよい。ＳＯＧからなる絶縁膜は、ＣＭＰによる平坦化を行わない場合であっても、ＣＶＤで形成されるＴＥＯＳ（Tetra-Ethyl Ortho-Silicate）等の絶縁膜に較べ、より平坦な表面を得ることができる。
【００９３】
以上のようにして、上記した本発明に係る半導体装置は、半導体基板における配線の上方に、絶縁膜を介して、薄膜からなる２個の抵抗体が隣接して配置されてなる半導体装置であって、半導体素子に接続する任意の配線設計に適用することができ、高精度な抵抗比を有する２個の抵抗体を備えた小型の半導体装置とすることができる。
【００９４】
従って、上記半導体装置は、前記２個の抵抗体で電圧分割に用いる直列接続されたペア抵抗が構成されてなり、良好な回路特性を確保する上で高精度な抵抗比が必要とされる半導体装置として好適である。
【００９５】
尚、図７，図８および図１０の各半導体装置１０１〜１０５，１１１〜１１３においては、説明を簡単にするため隣接して配置される２個の抵抗体Ｒ１ｅ，Ｒ２ｅ，Ｒ１ｇ，Ｒ２ｇを同じ長さとした。しかしながらこれに限らず、本発明に係る半導体装置において配置される２個の抵抗体は、図５と図９に例示した半導体装置１００に配置される２個の抵抗体Ｒ１ｆ，Ｒ２ｆのように、異なる長さであってよい。
【符号の説明】
【００９６】
１０，９０〜９２，１００〜１０５，１１１〜１１３  半導体装置
１  基板
２  絶縁膜
４，４ａ，４ｂ，７ａ，７ｂ  配線
Ｒ１，Ｒ２，Ｒ１ａ〜Ｒ１ｇ，Ｒ２ａ〜Ｒ２ｇ  抵抗体
ＰＲ，ＰＲａ〜ＰＲｅ  ペア抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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