(57)【特許請求の範囲】
【請求項１】
複数のセラミックス層と複数の内部電極を交互に積層し一体化した積層体を備え、前記セラミックス層は、前記内部電極に挟まれ、電圧印加時に変位を生じる活性層と、最外層に位置する不活性層とで構成され、前記内部電極の少なくとも一部は前記積層体の側面に露出し、前記積層体の側面には一対の外部電極が形成され、前記内部電極の露出した部分と一層おきに電気的に接続された圧電積層素子であって、前記セラミックス層は、第１のセラミックスおよび前記第１のセラミックスよりも絶縁抵抗値が低い第２のセラミックスとで構成され、前記第２のセラミックスは、前記外部電極または前記内部電極に接続するように設けられたことを特徴とする圧電積層素子。
【請求項２】
前記第２のセラミックスは、前記不活性層の少なくとも一部に設けられたことを特徴とする請求項１に記載の圧電積層素子。
【請求項３】
前記第２のセラミックスは、前記活性層の少なくとも一部に設けられたことを特徴とする請求項１に記載の圧電積層素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は圧電セラミックスを用いた圧電積層素子に関し、特に圧電アクチュエータに使用して好適な圧電積層素子に関する。
【背景技術】
【０００２】
従来、圧電セラミックス層と内部電極とが交互に積層され、大きな変位を得られるような圧電積層素子が実用化されている。図６は、従来の圧電積層素子の斜視図である。これは、従来から用いられている一般的な部分電極構造の圧電積層素子である。圧電積層素子には、側面の保護と絶縁用の外装１１、および外部電極１２が形成されている。圧電積層素子の内部電極の端面が露出する各々の対向面には同様に外装１１、外部電極１２が形成されている。
【０００３】
図７は、従来の圧電積層素子の積層体を示す斜視図である。図７に示すように、圧電積層素子は、圧電セラミックスからなる複数の活性層１４と複数の内部電極１３が交互に積層され、上下の最外層には圧電セラミックスからなる不活性層１５ａ、１５ｂが積層され、一体化して積層体を形成している。内部電極に挟まれた活性層１４は、電圧印加時に変位する部分であり、最外層に位置する不活性層１５ａ、１５ｂは、活性層１４を保護する部分である。一般的に行われている、内部電極と圧電セラミックス層とを同時に焼結する一体焼結型の製造方法では、圧電セラミックス層の焼結収縮を同じにするため、また、成分の拡散による特性の変動を防ぐために、活性層１４と不活性層１５ａ、１５ｂとは同じ圧電セラミックスが用いられることが多い。
【０００４】
内部電極１３は、積層体の図中右側に端面が露出する内部電極１３ａ、積層体の図中左側に端面が露出する内部電極１３ｂ、内部電極１３ａと同様の構成の内部電極１３ｃというように交互に端面が露出する構造となっていて、積層数に応じてこの構造が繰り返される。
【０００５】
図８は、従来の圧電積層素子の積層体に外部電極を印刷した状態を示す正面図である。積層体の側面には一対の外部電極１２ａ、１２ｂが形成され、内部電極１３ａの露出した端面は外部電極１２ａと電気的に接続されている。また、内部電極１３ｂの露出した端面は外部電極１２ｂと電気的に接続されている。これが交互に繰り返され、活性層１４を挟み込んだ構造になっている。外部電極１２ａ、１２ｂに圧電積層素子駆動用の電圧を印加した場合、電圧は内部電極１３を通じて活性層１４に印加されて、圧電積層素子は電圧に応じた変位を生じることになる。
【０００６】
図９は、圧電積層素子の積層方法を詳細に説明する図である。図９（ａ）は、図８の上部拡大図、図９（ｂ）は、第１の圧電セラミックスシートの平面図、図９（ｃ）は、第２の圧電セラミックスシートの平面図である（但し外部電極は図示せず）。不活性層１５ａは複数の圧電セラミックスシート１５ａ１、１５ａ２、１５ａ３を積層し、焼結によって一体形成されている。不活性層の厚さは、圧電セラミックスシート１５ａ１、１５ａ２、１５ａ３の厚さと積層数によって調整できる。活性層１４も複数の圧電セラミックスシート１４ａ１、１４ａ２、１４ｂ１、１４ｂ２を積層してなる。圧電セラミックスシート１４ａ１には内部電極１３ａが印刷され、圧電セラミックスシート１４ｂ１には内部電極１３ｂが印刷され、焼結によって一体形成されている。活性層の厚さは、圧電セラミックスシート１４ａ１、１４ａ２、１４ｂ１、１４ｂ２の厚さと、圧電セラミックシート１４ａ２と１４ｂ２の積層数によって調整できる。
【０００７】
圧電積層素子として一体形成されたときに、内部電極１３ａ、１３ｂは、側面に形成される外部電極と交互に電気的接続を持たせるため、片側は電気的接続を持たないように印刷範囲を限定し、部分電極構造としている。内部電極１３ａ、１３ｂは、一例としてＡｇとＰｄの混合体等の貴金属ペーストからなる。
【０００８】
圧電セラミックスは焦電性を持つ。そのため、圧電積層素子も温度の上昇、下降によって内部に焦電電荷が生じる。この焦電電荷が分極強度を弱める方向に生じると分極劣化を招き、圧電積層素子の特性が低下するという問題がある。
【０００９】
従来の圧電積層素子でも当然この問題は生じていたが、圧電積層素子の層間が数十μｍと大きく、分極にもその劣化にも大きな電荷が必要であったことや、圧電積層素子に接続された駆動用回路によりある程度のリーク性が生じていたことなどにより問題が顕在化していなかった。また、例えば特許文献１のように意図的に電荷リーク手段を設けることで対処されてきた。特許文献１では、積層セラミック圧電体に並列に、リレーや抵抗などの電荷リーク手段を設けることを特徴とする積層セラミック圧電体駆動回路が提案されている。
【００１０】
更に、圧電積層素子本体の構造で焦電電荷による分極劣化を改善するために、例えば特許文献２の方法がある。特許文献２には、圧電素子の側面を覆う外装材に導電性粒子を分散含有させる構造が提案されている。導電性粒子が温度変化にさらされた際に、圧電体において生じた焦電電荷が流れる電流経路を形成し、焦電電荷に基づく電圧を低下させるように機能する。それによって温度変化にさらされたとしても、焦電電荷による分極度の劣化を抑制することが可能となる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開昭６０−２４９８７７号公報
【特許文献２】国際公開第２００７／０５２５９９号
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上述したように、圧電積層素子は温度変化に起因する焦電電荷の発生によって、分極が劣化するという問題がある。機器の小型化や省エネルギー化が進んだ現在では、圧電積層素子の小型化に伴い活性層の層間も薄くなり、分極および劣化に必要な電荷が小さくなっている。また、回路の小型化に伴う高絶縁化によって焦電電荷リーク成分が減少しているとともに、低コスト化のために部品点数の削減が求められている。従って、特許文献１のように、圧電積層素子と並列に接続された抵抗などの焦電電荷のリーク経路を設ける方法よりも、圧電積層素子自体に改善策を設けることが望ましい。
【００１３】
特許文献２では、焦電電荷のリーク経路が導電性粒子と合成樹脂とで形成された外装材であり、その絶縁抵抗値は合成樹脂によって決まっている。よって、高湿環境での吸水などの外乱による影響で外装材の特性が変動し、設計した絶縁抵抗値範囲から逸脱する可能性がある。そのため、外装材は従来どおり周囲環境に影響されない絶縁性の高い樹脂であるのが望ましい。
【００１４】
本発明は上述した問題を解決するためになされたもので、本発明の課題は、温度変化に起因する焦電電荷の発生によって生じる分極劣化を低減し、また、部品点数を削減でき、更に吸水などの外乱による変動に影響されない圧電積層素子を提供することである。
【課題を解決するための手段】
【００１５】
上述した課題を解決するために、本発明は圧電積層素子の少なくとも一部に、変位を得るセラミックス層を構成する第１のセラミックスとは絶縁抵抗値の異なる第２のセラミックスを設けて、焦電電荷のリーク経路を作製することで、分極劣化を低減させるものである。
【００１６】
即ち、本発明によれば、複数のセラミックス層と複数の内部電極を交互に積層し一体化した積層体を備え、前記セラミックス層は、前記内部電極に挟まれ、電圧印加時に変位を生じる活性層と、最外層に位置する不活性層とで構成され、前記内部電極の少なくとも一部は前記積層体の側面に露出し、前記積層体の側面には一対の外部電極が形成され、前記内部電極の露出した部分と一層おきに電気的に接続された圧電積層素子であって、前記セラミックス層は、第１のセラミックスおよび前記第１のセラミックスよりも絶縁抵抗値が低い第２のセラミックスとで構成され、前記第２のセラミックスは、前記外部電極または前記内部電極に接続するように設けられたことを特徴とする圧電積層素子が得られる。
【００１８】
また、本発明によれば、前記第２のセラミックスは、前記不活性層の少なくとも一部に設けられたことを特徴とする上記の圧電積層素子が得られる。
【００１９】
また、本発明によれば、前記第２のセラミックスは、前記活性層の少なくとも一部に設けられたことを特徴とする上記の圧電積層素子が得られる。
【００２０】
なお、先に述べたように、前記第１のセラミックスは、変位を得るためのセラミックスであり、以下、圧電セラミックスと呼称し、前記第２のセラミックスは、前記第１のセラミックスより相対的に絶縁抵抗値が低いセラミックスであり、以下、低抵抗セラミックスと呼称する。
【発明の効果】
【００２１】
本発明によれば、温度変化に起因する焦電電荷による分極劣化を低減し、また、部品点数を削減でき、更に吸水などの外乱による変動に影響されない圧電積層素子を提供することができる。
【００２２】
本発明の構成を採用することによって、圧電積層素子の外部に新たな部品を設けることは不要のため、昨今、要求の著しい機器の小型化、部品点数の削減に有利である。また、外部環境による絶縁抵抗値の変動が少ないため、安定したリーク性能が得られ、圧電積層素子の設計自由度も高い小型の圧電積層素子を得ることができる。
【図面の簡単な説明】
【００２３】
【図１】本発明による第１の実施の形態を示す正面図。
【図２】本発明による第２の実施の形態を示す正面図。
【図３】本発明による第３の実施の形態を示す正面図。
【図４】本発明による第４の実施の形態を示す正面図。図４（ａ）は、中心線断面図。図４（ｂ）は、第１の内部電極構造を示す平面図。図４（ｃ）は、第２の内部電極構造を示す平面図。
【図５】温度サイクル試験の結果を示す図。図５（ａ）は、本発明の圧電積層素子の試験結果を示す図。図５（ｂ）は、従来構造の圧電積層素子の試験結果を示す図。
【図６】従来の圧電積層素子の斜視図。
【図７】従来の圧電積層素子の積層体を示す斜視図。
【図８】従来の圧電積層素子の積層体に外部電極を印刷した状態を示す正面図。
【図９】圧電積層素子の積層方法を詳細に説明する図。図９（ａ）は、図８の上部拡大図。図９（ｂ）は、第１の圧電セラミックスシートの平面図。図９（ｃ）は、第２の活性層用圧電セラミックスシートの平面図。
【発明を実施するための形態】
【００２４】
（実施の形態１）
図１は、本発明による第１の実施の形態を示す正面図である。図１では、説明のため圧電積層素子の外装を示していないが、従来の圧電積層素子と同様に、圧電積層素子の側面の保護と絶縁のために外装を設けることも可能である。本発明の圧電積層素子は、圧電セラミックスからなる複数の活性層１４と複数の内部電極１３が交互に積層され、上下の最外層には圧電セラミックスからなる不活性層１５ａ、１５ｂが積層され、一体化されて立方体型の積層体を形成している。内部電極に挟まれた活性層１４は、電圧印加時に変位する部分であり、最外層に位置する不活性層１５ａ、１５ｂは、活性層１４を保護する部分である。活性層１４および不活性層１５ａ、１５ｂは、複数の圧電セラミックスシートを積層し焼結によって一体化された構造となっている。
【００２５】
内部電極１３は、積層体の図中右側に端面が露出する内部電極１３ａ、積層体の図中左側に端面が露出する内部電極１３ｂ、内部電極１３ａと同様の構成の内部電極１３ｃというように交互に端面が露出する構造となっていて、積層数に応じてこの構造が繰り返される。積層体の側面には一対の外部電極が形成され、内部電極１３ａの露出した端面は外部電極１２ａと電気的に接続されている。また、内部電極１３ｂの露出した端面は外部電極１２ｂと電気的に接続されている。これが交互に繰り返され、活性層１４を挟み込んだ構造になっている。外部電極１２ａおよび１２ｂに圧電積層素子駆動用の電圧を印加した場合、電圧は内部電極１３を通じて活性層１４に印加されて、圧電積層素子は電圧に応じた変位を生じることになる。
【００２６】
本発明の第１の実施の形態では、不活性層１５ａの一部を、活性層および不活性層を形成する圧電セラミックスより相対的に絶縁抵抗値が低い、低抵抗セラミックス１６で置換している。図１において、低抵抗セラミックス１６を斜線で示している。低抵抗セラミックス１６は、外部電極１２ａと１２ｂと接続しリーク経路を形成している。低抵抗セラミックス１６は、絶縁体と呼ばれるに充分な絶縁抵抗値を持つが、活性層１４よりも低抵抗であるため、温度変化によって発生した焦電電荷のリーク経路として機能する。
【００２７】
本実施の形態では、低抵抗セラミックス１６は不活性層１５ａの一部と置換しているが、不活性層１５ａのすべてと置換してもかまわない。また、不活性層１５ａと１５ｂ両方に形成するなど、低抵抗セラミックス１６を複数設けてもかまわない。
【００２８】
（実施の形態２）
図２は、本発明による第２の実施の形態を示す正面図である。第２の実施の形態において、圧電積層素子の基本構造は第１の実施の形態と同様である。本実施の形態は、低抵抗セラミックス１６を活性層１４の一部と置換した例である。図２において、低抵抗セラミックス１６を斜線で示している。低抵抗セラミックス１６は、外部電極１２ａ、１２ｂとだけでなく、内部電極１３ａ、１３ｂと接続しリーク経路を形成している。本実施の形態では、内部電極１３ａと１３ｂの接続距離が小さく、接続断面積が大きい構造にできるため、よりリーク性を大きくすることができる。
【００２９】
本実施の形態では、活性層１４の１層分を低抵抗セラミックス１６と置換しているが、低抵抗セラミックス１６は、活性層１４の一部または部分的に複数箇所としてもかまわない。また、１層に限定せず複数層に低抵抗セラミックス１６を設けてもかまわない。
【００３０】
また、置換する低抵抗セラミックス１６は活性層１４のどの層にあってもリーク経路として機能するため、設計上都合のよい位置に配置することが可能である。たとえば、圧電積層素子の外部電極に駆動電圧用の電気的接続としてリード線を半田付けすることがあるが、本発明によるリーク層が存在する部分の外部電極に半田付け箇所を配置するように設計する。これは、半田によって活性層が拘束されるため、圧電積層素子の変位量が減少する問題に対処する設計例である。例えば低抵抗セラミックスとして、圧電性の低い、もしくは圧電性を持たないセラミックスを用いた場合、変位量には大きく影響しない。よって、低抵抗セラミックスが存在する部分の外部電極に半田付けすることによって、変位に影響が大きい活性層は拘束されないため、半田による素子変位量の低減が緩和できる。なお、先に述べたような低抵抗セラミックスを用いた場合には圧電積層素子の変位量への影響は少ないため、低抵抗セラミックスの積層数や、設置面積によって、圧電積層素子の変位は減少する。このため、従来の圧電積層素子の焦電電荷による分極の劣化に伴う変位の減少と比較して、低抵抗セラミックスを設けた場合でも変位量に関して優位になるように設計するのが望ましい。
【００３１】
（実施の形態３）
図３は、本発明による第３の実施の形態を示す正面図である。第３の実施の形態においても、圧電積層素子の基本構造は第１の実施の形態と同様である。本実施例において、低抵抗セラミックス１６は一体焼結ではなく、接着層１７によって不活性層１５ａの上面に貼り付けられて、外部電極１２ａ、１２ｂの間を接続している。図３において、低抵抗セラミックス１６を斜線で示している。
【００３２】
通常、圧電積層素子を作製する場合には圧電セラミックス層と内部電極を同時焼結する一体焼結型と、焼結済みの部材を積み重ねるスタック型とがある。変位量増大のために圧電セラミックスの層サイズが薄くなった小型のアクチュエータでは一体焼結型が主流である。この場合、本発明により置換される低抵抗セラミックスも、内部電極および圧電セラミックスと同時に焼結されるため、同じ温度で充分に焼結されること、温度に対する焼結収縮の進み方に大きな違いが無いこと、相互に構成成分が拡散して圧電セラミックスの変位特性や低抵抗セラミックスの絶縁抵抗値を変えてしまわないこと等が要求される。本実施の形態では、低抵抗セラミックス１６を別に焼結し、焼結後に接着等により設けることで、低抵抗セラミックスへの製造プロセスに関する要求性能を緩和することが出来る。本実施の形態では、不活性層１５ａの上面に低抵抗セラミックス１６を設けたが、場所を限定するものではなく、たとえば、不活性層１５ｂの下面や、圧電積層素子の外部電極の印刷されていない側面に貼り付け、外部電極１２ａ、１２ｂ間を接続するという構成も可能である。
【００３３】
（実施の形態４）
図４は、本発明による第４の実施の形態を示す図である。図４（ａ）は、中心線断面図、図４（ｂ）は、第１の内部電極構造を示す平面図、図４（ｃ）は、第２の内部電極構造を示す平面図である。本発明によれば、圧電積層素子は実施の形態１〜３のように立方体型に限る事は無く、図４（ａ）に示す本実施の形態のように円柱型などでもよく、置換する低抵抗セラミックスは、実施の形態１〜３のどのケースにおいても作製が可能である。本実施の形態では、図４（ｂ）に示すように活性層１４ａには内部電極１３ａが印刷され、外部電極との接続する部分が側面に露出する構造となっている。また、図４（ｃ）に示すように、活性層１４ｂには内部電極１３ｂが印刷され、外部電極と接続する部分が、内部電極１３ａと反対側の側面に露出する構造となっている。前述したように内部電極を印刷した活性層を交互に積層し、最外層に不活性層１５ａ、１５ｂを積層し、側面の内部電極の露出した部分に一対の外部電極を形成した。本実施の形態では、活性層１４ａを低抵抗セラミックスと置換し、外部電極１２ａ、１２ｂ、および内部電極１３ａ、１３ｂと接続した。
【実施例】
【００３４】
本発明による圧電積層素子の実施例を以下に説明する。使用する圧電セラミックスはチタン酸ジルコン酸鉛系セラミックス（ＰＺＴ）で、ＮｉＮｂ系ＰＺＴを使用した。内部電極には、Ａｇ７０％−Ｐｄ３０％の貴金属ペースト、低抵抗セラミックスには、Ｃａ置換チタン酸鉛系セラミックスを用いた。活性層および不活性層となるＮｉＮｂ系ＰＺＴは、φ１７ｍｍ×１ｍｍの円板試料において、１×１０１０Ω以上の絶縁抵抗値を示すのに対し、低抵抗セラミックスとなるＣａ置換チタン酸鉛系セラミックスは、同形状で１×１０８Ω程度と絶縁抵抗値が２桁ほど低い。
【００３５】
本実施例では、活性層および不活性層となる圧電セラミックス（ＮｉＮｂ系ＰＺＴ）、内部電極（ＡｇＰｄ）、低抵抗セラミックス（Ｃａ置換チタン酸鉛系セラミックス）を同時焼結するために、内部電極ペーストにはＮｉＮｂ系ＰＺＴの粉末を練りこみ、また低抵抗セラミックスには焼結助剤を添加することで焼結中の収縮挙動を近づけた。本実施例では低抵抗セラミックスとしてＣａ置換チタン酸鉛系セラミックスを用いたが、セラミックスとして使用したＮｉＮｂ系ＰＺＴにＡｇなど導電性の高い成分を混合して焼結することで焼結時の収縮挙動が圧電セラミックスに近い低抵抗セラミックスが比較的容易に得られる。
【００３６】
（実施例１）
実施例１として、図１のように不活性層の一部を低抵抗セラミックスに置き換えた。活性層および不活性層にＮｉＮｂ系ＰＺＴを、内部電極にＡｇＰｄペーストを、低抵抗セラミックスにＣａ置換チタン酸鉛系セラミックスを用いた。圧電セラミックシートを作製し、積層、圧着を行い、５００℃で脱樹脂を行った後、匣鉢内に密閉して１０５０℃で２時間焼結を行った。得られた試料を切断加工処理し、Ａｇを主成分とした外部電極をスパッタリングで形成し、外装をエポキシ樹脂で塗布して本発明の圧電積層素子を作製した。なお、低抵抗セラミックスの厚みは約１８μｍ、低抵抗セラミックスの上下に位置する不活性層の厚みはそれぞれ約５６μｍ、他方の不活性層の厚みは約８５μｍ、活性層１層の厚みは約１８μｍ、内部電極の厚みは約２μｍとした。活性層は７０層であり、長さ０．９ｍｍ×幅０．９ｍｍ×高さ１．６ｍｍの圧電積層素子を得た。
【００３７】
（実施例２）
実施例２として、図２にように活性層の一部を低抵抗セラミックスに置き換えた。活性層および不活性層にＮｉＮｂ系ＰＺＴを、内部電極にＡｇＰｄペーストを、低抵抗セラミックスにＣａ置換チタン酸鉛系セラミックスを用いた。圧電セラミックシートを作製し、積層、圧着を行い、５００℃で脱樹脂を行った後、匣鉢内に密閉して１０５０℃で２時間焼結を行った。得られた試料を切断加工処理し、Ａｇを主成分とした外部電極をスパッタリングで形成し、外装をエポキシ樹脂で塗布して本発明の圧電積層素子を作製した。なお、上下の不活性層の厚みはそれぞれ約９８μｍ、低抵抗セラミックスの厚みは約１８μｍ、活性層１層の厚みは約１８μｍ、内部電極の厚みは約２μｍとした。活性層は低抵抗セラミックス部分を含めて７０層であり、長さ０．９ｍｍ×幅０．９ｍｍ×高さ１．６ｍｍの圧電積層素子を得た。
【００３８】
（実施例３）
実施例３として、図３のように不活性層の上面に接着剤で低抵抗セラミックスを貼り付け形成した。活性層および不活性層にＮｉＮｂ系ＰＺＴを、内部電極にＡｇＰｄペーストを、低抵抗セラミックスにＣａ置換チタン酸鉛系セラミックスを用いた。圧電セラミックシートを作製し、積層、圧着を行い、５００℃で脱樹脂を行った後、匣鉢内に密閉して１０５０℃で２時間焼結を行った。得られた試料を切断加工処理し、Ａｇを主成分とした外部電極をスパッタリングで形成した。低抵抗セラミックスも同様の方法で作製し、必要な形状に切断加工処理し、不活性層の上面にエポキシ樹脂からなる接着剤で低抵抗セラミックスを接着し、その端部と外部電極とを導電ペーストを塗布して電気的に接続し、外装をエポキシ樹脂で塗布して本発明の圧電積層素子を作製した。なお、低抵抗セラミックスの厚みは約９０μｍ、接着層の厚みは約２５μｍ、低抵抗セラミックスと接着される不活性層の厚みは約３０μｍ、他方の不活性層の厚みは約５０μｍ、活性層１層の厚みは約１８μｍ、内部電極の厚みは約２μｍとした。活性層は７０層であり、長さ０．９ｍｍ×幅０．９ｍｍ×高さ１．６ｍｍの圧電積層素子を得た。
【００３９】
（実施例４）
実施例４として、図４のように円柱状の圧電積層素子を作製した。低抵抗セラミックスは、活性層の一部と置き換え、その積層構造は実施例２と同様である。活性層および不活性層にＮｉＮｂ系ＰＺＴを、内部電極にＡｇＰｄペーストを、低抵抗セラミックスにＣａ置換チタン酸鉛系セラミックスを用いた。圧電セラミックシートを作製し、円形状に切断加工後、積層、圧着を行い、５００℃で脱樹脂を行った後、匣鉢内に密閉して１０５０℃で２時間焼結を行った。得られた試料にＡｇを主成分とした外部電極をスパッタリングで形成し、本発明の圧電積層素子を作製した。内部電極は、図４（ｂ）のように一部のみ側面に露出する構造となっており、この露出部分を交互に揃えて露出部分にのみ外部電極を形成した。なお、上下の不活性層の厚みはそれぞれ約９８μｍ、低抵抗セラミックスの厚みは約１８μｍ、活性層１層の厚みは約１８μｍ、内部電極の厚みは約２μｍとした。活性層は低抵抗セラミックス部分を含めて７０層であり、φ１．３ｍｍ×高さ１．６ｍｍの圧電積層素子を得た。
【００４０】
同様のプロセスで、従来構造の圧電積層素子も作製した。活性層および不活性層にＮｉＮｂ系ＰＺＴを使用し、低抵抗セラミックスを設けない構造とした。内部電極にはＡｇＰｄペーストを用いた。圧電セラミックスシートを作製し、積層、圧着を行い、５００℃で脱樹脂を行った後、匣鉢内に密閉して１０５０℃で２時間焼結を行った。得られた試料を切断加工処理し、Ａｇを主成分とした外部電極をスパッタリングで形成し、外装をエポキシ樹脂で塗布、形成し、従来構造の圧電積層素子を作製した。なお、上下の不活性層の厚みはそれぞれ約９８μｍ、活性層１層の厚みは約１８μｍ、内部電極の厚みは約２μｍとした。活性層は７０層であり、長さ０．９ｍｍ×幅０．９ｍｍ×高さ１．６ｍｍの圧電積層素子を得た。
【００４１】
実施例１〜４および従来構造の圧電積層素子を作製後、１５０℃の環境下で２５Ｖ、１０分間の条件で分極を行った。分極処理後の圧電積層素子の絶縁抵抗を測定したところ、従来構造の圧電積層素子の絶縁抵抗値は１×１０９Ω台だったのに対し、本発明の実施例１〜４による圧電積層素子では、７×１０６〜２×１０７Ωの値を示し、低抵抗セラミックスを設けたことにより絶縁抵抗値が低い値となっていることを確認した。
【００４２】
次に、温度変化に起因する焦電電荷の発生によって生じる分極劣化の改善効果を確認するために、温度サイクル試験を行った。本発明の実施例１〜４と従来構造の圧電積層素子を各２０個作製し、その平均値を測定した。温度サイクル試験は、−４０℃から８５℃をそれぞれ１０分間保持し、６４０回温度サイクルを繰り返した。試験前とサイクル回数での静電容量値の変化率を分極劣化の指標として評価を行った。図５は、温度サイクル試験の結果を示す図で、図５（ａ）は本発明の圧電積層素子の試験結果を示す図、図５（ｂ）は、従来構造の圧電積層素子の試験結果を示す図である。
【００４３】
図５に示すように、従来構造の圧電積層素子は、サイクル数が進むと共に劣化が進み、６４０回の時点で試験前の８４％程度の静電容量しかない。それに対し、本発明の圧電積層素子の場合には、ほとんど劣化は認められなかった。なお、本発明による圧電積層素子で静電容量が試験前より大きくなっている素子があるのは、圧電積層素子のエージングが進むと共に若干静電容量が大きくなる現象と考えられる。この現象は既知のものであり、圧電素子ならば新しい現象ではない。
【００４４】
以上述べたように、圧電積層素子の一部に絶縁抵抗値の低い低抵抗セラミックスを設け、リーク経路を作製することにより、温度変化に起因する焦電電荷の発生によって生じる分極劣化を低減し、また、部品点数を削減でき、更に吸水などの外乱に影響されない圧電積層素子を得ることが可能となる。
【符号の説明】
【００４５】
１１  外装
１２、１２ａ、１２ｂ  外部電極
１３、１３ａ、１３ｂ、１３ｃ  内部電極
１４、１４ａ、１４ｂ  活性層
１４ａ１、１４ａ２、１４ｂ１、１４ｂ２  圧電セラミックシート
１５ａ、１５ｂ  不活性層
１５ａ１、１５ａ２、１５ａ３  圧電セラミックシート
１６  低抵抗セラミックス
１７  接着層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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