(57)【特許請求の範囲】
【請求項１】
複数のアドレスラインによって指定されて動作制御される第１の制御対象と、
起動制御信号によって起動制御される第２の制御対象と、
前記アドレスラインによって前記第１の制御対象を指定して前記動作制御するとともに、前記アドレスラインのうち前記第１の制御対象の指定に拘わらない空きアドレスラインによって前記起動制御信号を個々の前記第２の制御対象に出力して当該第２の制御対象を起動制御する主制御部と、
を具備し、
前記主制御部は、一度の前記起動制御信号を前記第２の制御対象に出力するとともに、前記第２の制御対象の動作を停止制御する動作停止信号を前記空きアドレスラインによって当該第２の制御対象に出力し、前記第２の制御対象は、前記起動制御信号によって当該第２の制御対象を所定期間中継続して動作制御するとともに、前記動作停止信号によって当該第２の制御対象を動作停止制御する動作制御部を有することを特徴とする制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は制御装置に係り、例えばプリンタ、複写機、ファクシミリ機又はこれらの機能を有する複合機（ＭＦＰ：Multi Function Peripheral）その他、種々の電子機器に搭載して好適する制御装置の改良に関する。
【背景技術】
【０００２】
電子機器例えば画像形成装置は、原稿上の画像情報から画像データを光学的に読み取り、その画像データに基づきトナー像を形成して用紙に転写させ、トナー像の転写された用紙を加熱定着させて印刷（印字）する印刷機能の他、種々の処理機能を有している。
【０００３】
そして、画像形成装置では、主制御部としてのＣＰＵ（central processing unit）が、メモリに格納されたプログラムやデータに基づきそれら種々の動作機能を実行制御するようになっている。
【０００４】
さらに、画像形成装置では、それら機能を実行する過程で、単なるオン又はオフ信号によって起動動作する例えばファンやＬＥＤ（発光ダイオード：light emitting diode）等の制御対象もＣＰＵによって起動制御するようになっている。
【０００５】
従来、それらファンやＬＥＤを制御する場合、ＣＰＵやＡＳＩＣ（application specific integrated circuit）のＩ／Ｏ（input/output）ポートを使用して行うが、それら制御対象が多い場合は、Ｉ／Ｏポート数の多いＣＰＵや別にＩ／Ｏ専用のＣＰＵを搭載して構成する必要があり、Ｉ／Ｏポート数の増加に伴ってＣＰＵのパッケージサイズも大きくなり、コストも高くなる傾向にあり、対策が求められている。
【０００６】
なお、本明細書において「ポート」とは、信号の入力又は出力端子の意味に使用している。
【０００７】
そのような課題を解決するための参考となる特許文献として、例えば特開平１１−２９０５２９号公報（特許文献１）の遊技機がある。
【０００８】
この特許文献１は、遊技の進行を制御する主制御部と情報通信制御部とが搭載された主制御基板と、遊技機に設けられた電気部品の作動に関わる回路部と主制御基板との間の情報通信を行う情報通信部とが設けられた回路基板とを備えてなり、その主制御部が回路基板に情報を送信して各電気部品を制御することにより、遊技制御基板の流用可能性を高め、開発コストや製造コストを低減できるようにしたものである。
【０００９】
また、特開２００８−７１００５号公報（特許文献２）のストレージシステムも提案されている。
【００１０】
この特許文献２は、コントローラ又は複数の記憶装置ユニットとの接続において生じた空きポートを有効に活用する構成を提案するものであり、空きポートを備えるコントローラ又はスイッチ装置とは別のスイッチ装置にある第二の空きポートを物理的に接続し、当該第一および第二の空きポートとを結ぶ物理的パスを介して論理的に接続する構成を有し、空きポートの有効活用を図るものである。
【００１１】
さらに、特開２００６−４０７８２号公報（特許文献３）の電気機器の制御装置も提案されている。
【００１２】
この特許文献３は、機種により装備の異なる制御回路の駆動または入力ポートと機種設定のための入力ポートを兼用する構成において、マイコンによってＬＥＤ表示手段が接続されているか否かを検知して機種Ａ／機種Ｂを判別し、以後、機種Ａの場合はプログラムＡを実行し、機種Ｂの場合はプログラムＢを実行する構成を有し、ＬＥＤ表示手段の駆動のためのポートと機種設定のための入力ポートを兼用するものである。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開平１１−２９０５２９号公報
【特許文献２】特開２００８−７１００５号公報
【特許文献３】特開２００６−４０７８２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、上述した特許文献１は、遊技制御基板の流用可能性を高めに、基本回路から与えられるアドレス信号をデコードしてＩ／Ｏポート部のいずれかを選択するための信号を出力するアドレスデコード回路を設け、主制御部から回路基板に送信した情報に基づきアドレスデコード回路で各電気部品を制御してはいるが、複数のファンやＬＥＤ等を制御するには、構成が複雑化し易く、更なる改善の余地がある。
【００１５】
また、特許文献２は、空きポートの有効活用を図る構成であるが、実質的に空きポートがないと実現困難であり、特許文献１と同様に、構成が複雑化し易く、更なる改善の余地がある。
【００１６】
さらに、特許文献３は、ＬＥＤ表示手段の駆動のためのポートと機種設定のための入力ポートを兼用しているが、ＬＥＤ表示手段の駆動又は機種設定専用のポートがないと実現困難である。
【００１７】
そこで、本発明者はＣＰＵのポート構成およびポートから出力されるデータを注意深く検討した結果、アドレスポートが４ビット単位で例えば１６ビット（個）設定される一方、例えば画像形成装置に搭載されるメモリのアドレス指定は１２ビット（個）しか使用できない構成が多く、アドレスラインの全てがアドレス指定には使用されない点に着目し、本発明を完成させた。
【００１８】
特に、アドレスとデータを同位置のライン（バス）で切替使用するアドレス・データバスモードではそれが顕著である。
【００１９】
本発明はそのような課題を解決するためになされたもので、主制御部としてのＣＰＵによってオンオフ制御される制御対象があっても、ＣＰＵにおけるＩ／Ｏポートを使用せずとも制御対象のオンオフ制御が可能で、ＣＰＵのパッケージサイズの増大やコストアップを抑えることが容易な制御装置の提供を目的とする。
【課題を解決するための手段】
【００２０】
そのような課題を解決するために本発明の請求項１に係る制御装置は、複数のアドレスラインによって指定されて動作制御される第１の制御対象と、起動制御信号によって起動制御される第２の制御対象と、それらアドレスラインによって第１の制御対象を指定して動作制御するとともに、それらアドレスラインのうち第１の制御対象の指定に拘わらない空きアドレスラインによって起動制御信号を個々の第２の制御対象に出力して当該第２の制御対象を起動制御する主制御部と、とを具備している。
【００２１】
本発明の請求項１に係る制御装置は、上記主制御部が、一度の起動制御信号を第２の制御対象に出力するとともに、その第２の制御対象の動作を停止制御する動作停止信号をその空きアドレスラインによって当該第２の制御対象に出力し、上記第２の制御対象が、その起動制御信号によって当該第２の制御対象を所定期間中継続して動作制御するとともに、その動作停止信号によって当該第２の制御対象を動作停止制御する動作制御部を有する構成である。
【００２２】
【００２３】
【発明の効果】
【００２４】
このような本発明の請求項１に係る制御装置では、起動制御信号によって起動制御される第２の制御対象に対し、主制御部が、アドレスラインのうち第１の制御対象の指定に拘わらない空きアドレスラインによって起動制御信号を第２の制御対象に出力して当該第２の制御対象を起動制御するから、主制御部におけるＩ／Ｏポートを使用せずとも制御対象のオンオフ制御が可能で、主制御部のパッケージサイズの増大やコストアップを抑えることが容易となる。
【００２５】
【００２６】
本発明の請求項１に係る制御装置では、上記第２の制御対象が、一度の起動制御信号によって所定期間中継続して動作制御する動作制御部を有するから、上記主制御部から第２の制御対象に対し、一度の起動制御信号を出力すれば、第２の制御対象の所定期間継続起動が可能である。
【００２７】
本発明の請求項１に係る制御装置では、上記主制御部が、その第２の制御対象の動作を停止制御する動作停止信号を空きアドレスラインによって第２の制御対象に出力し、上記第２の制御対象が、その動作停止信号によって当該第２の制御対象を動作停止制御する動作制御部を有するから、上記第２の制御対象の起動中にそれらアドレスラインがアドレス指定以外の機能に使用されても、上記主制御部によって第２の制御対象の動作期間を任意に起動制御可能である。
【図面の簡単な説明】
【００２８】
【図１】本発明に係る制御装置の実施の形態を示す概略ブロック図である。
【図２】本発明に係る制御装置の動作を説明する図である。
【発明を実施するための最良の形態】
【００２９】
以下、本発明に係る制御装置の実施の形態を図面を参照して説明する。
【００３０】
図１は本発明に係る制御装置の実施の形態を示す概略ブロック図である。
【００３１】
図１において、本発明の制御装置は、主制御部としてのＣＰＵ１と、これにバス接続されたメモリ３、ファン５およびＬＥＤ７を有して構成されており、例えば画像形成装置の一部を構成している。
【００３２】
ＣＰＵ１は、アドレスバスを形成する例えばアドレスラインＢ０、Ｂ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５、Ｂ６、Ｂ７、Ｂ８、Ｂ９、Ｂ１０、Ｂ１１、Ｂ１２、Ｂ１３、Ｂ１４、Ｂ１５によってアドレス指定されたメモリ３からプログラムや種々のデータを取り込んで演算や制御等の動作をし、図示しない種々の電子回路や電子機構をアドレス指定してそれらを動作制御し、画像形成装置の種々の動作機能を実行制御する機能を有するとともに、画像形成装置のそれら動作機能を実行する過程で、ファン５の起動制御やＬＥＤ７の点灯制御を実行する機能を有する。
【００３３】
なお、画像形成装置は、これ以外の構成を有するが本発明の要旨ではないので、説明および図示を省略する。
【００３４】
すなわち、ＣＰＵ１は、例えば１６ビットのアドレスポートＡ０、Ａ１、Ａ２２、Ａ３、Ａ４、Ａ５、Ａ６、Ａ７、Ａ８、Ａ９、Ａ１０、Ａ１１、Ａ１２、ＡＡ１３、Ａ１４、Ａ１５からこれに接続されたアドレスラインＢ０〜Ｂ１１を介してメモリ３をアドレス指定するとともに、例えばｎビットのデータポートＤ０〜ＤｎからデータバスＤを介して上述したプログラムや種々のデータを入出力し、従来公知の演算や制御の動作を実行する機能を有している。ＣＰＵ１のその他の機能については後述する。
【００３５】
ＣＰＵ１は、アドレスポートＡ０〜Ａ１５をデータポートＤ０〜Ｄ１５として切替え動作制御するアドレス・データバスモードで動作させる構成とすることもあり、本発明ではこれを含むものである。
【００３６】
図１中のＣＰＵ１における符号ＣＬＫ、ＶｃｃおよびＧＮＤは、高周波クロック信号の入力ポート、電源Ｖｃｃの入力ポート、共通電位としてのアースポートであり、その他のポートの図示は省略した。
【００３７】
メモリ３は、例えばＤＤＲ（double data rate）ＳＲＡＭ（synchronous dynamic random-access memory）からなる第１の制御対象であり、ＣＰＵ１の制御の下、アドレスポートＡ０〜Ａ１１からアドレスラインＢ０〜Ｂ１１を介してメモリ３がアドレス指定によって動作制御されたとき、データバスＤを介して上述したプログラムや種々のデータの読み書きが可能になっている。
【００３８】
しかも、メモリ３は、アドレスラインＢ０〜Ｂ１１によってアドレス指定される容量を有し、アドレスラインＢ１２〜Ｂ１５には未接続である。
【００３９】
メモリ３はＳＲＡＭに限定されず、例えばハードディスクＨＤＤその他一般的な記憶部であってもよく、ＣＰＵ１のアドレスポートＡ０〜Ａ１５のうち、空きアドレスラインＢ１２〜Ｂ１５を生じさせるような記憶部であれば良い。
【００４０】
ファン５は、オン又はオフの起動制御信号によって起動制御される第２の制御対象であり、例えば図示しない５Ｖの直流電源によって回転する冷却器であって、例えばフリップフロップからなる動作制御部５ａを内蔵しており、画像形成装置の図示しない本体ケース内に配置される。
【００４１】
ファン５の動作制御部５ａは、アドレスラインＢ０〜Ｂ１５のうちメモリ３の指定に拘わらない空きアドレスラインＢ１２〜Ｂ１５のうち、１本の例えば空きアドレスラインＢ１２によって伝送される起動制御信号によって当該ファン５を起動させるとともに、起動制御信号の入力期間中、ファン５の回転を継続制御する機能を有している。
【００４２】
ＬＥＤ７は、オン又はオフの起動制御信号によって起動制御される第２の制御対象であり、例えば図示しない１．５Ｖの直流電源によって点灯するディスプレイであって、例えばフリップフロップからなる動作制御部７ａを内蔵しており、例えば画像形成装置の本体ケースの操作パネルに配置される。
【００４３】
ＬＥＤ７の動作制御部７ａは、ファン５と同様に、アドレスラインＢ１２〜Ｂ３のうち、メモリ３の指定およびファン５の起動に拘わらない１本の例えば空きアドレスラインＢ１３によって伝送される起動制御信号によって当該ＬＥＤ７を点灯起動させるとともに、起動制御信号の入力期間中、ＬＥＤ７を継続点灯制御する機能を有している。
【００４４】
上述したＣＰＵ１は、所定のプログラムに従い、アドレスラインＢ０〜Ｂ１１によってメモリ３をアドレス指定してこれを動作制御するとともに、動作制御に従ってファン５の回転起動が必要になったり、ＬＥＤ７の点灯が必要になったとき、アドレスラインＢ０〜Ｂ１５のうちメモリ３のアドレス指定に拘わらない空きアドレスラインＢ１２、Ｂ１３を介して起動制御信号を各々ファン５やＬＥＤ７に個別に出力し、これらを起動制御する機能を有している。
【００４５】
次に、本発明に係る制御装置の動作を、図１および図２を参照して簡単に説明する。
【００４６】
なお、図２では、ＣＰＵ１のアドレスポートＡ０〜Ａ１５のうち、Ａ０を下位ビット、Ａ１５を上位ビットとし、Ａ０〜Ａ１１をアドレスポートとし、Ａ１２〜Ａ１５を空きアドレスポートとして説明する。
【００４７】
ＣＰＵ１は、所定のプログラムに従い、アドレスポートＡ０〜Ａ１１を介してメモリ３のアドレスを指定し、その後、データバスＤを介してプログラムや種々のデータを読み書き制御する。
【００４８】
ＣＰＵ１の動作制御に従ってファン５の回転起動が必要になったり、ファン５の回転起動が必要になったとき、アドレスポートＡ１２を「１」にしてアドレスラインＢ１２を介してファン５を起動指定すると、ファン５の動作制御部５ａがファン５自体を回転起動し、アドレスポートＡ１２が「０」になると、動作制御部５ａが回転を停止制御する。
【００４９】
他方、ＬＥＤ７の点灯起動が必要になったとき、アドレスポートＡ１３を「１」にしてアドレスラインＢ１３を介してＬＥＤ７をアドレス指定すると、ＬＥＤ７の動作制御部７ａがＬＥＤ７を点灯させ、アドレスポートＡ１３が「０」になるまで点灯を継続制御し、アドレスポートＡ３が「０」になると動作制御部７ａが点灯を停止制御する。
【００５０】
このように本発明の制御装置は、複数のアドレスラインＢ０〜Ｂ１５によって指定されて動作制御されるメモリ（第１の制御対象）３と、オン又はオフの起動制御信号によって起動制御されるファン５やＬＥＤ７（第２の制御対象）と、それらアドレスラインＢ０〜Ｂ１５によってメモリ３を指定して動作制御するとともに、それらアドレスラインＢ０〜Ｂ１５のうちメモリ３の指定に拘わらない空きアドレスラインＢ１２〜Ｂ１５の何れか１本によって起動制御信号を各々ファン５やＬＥＤ７に出力してこれらを起動制御するＣＰＵ（主制御部）１とを具備し、そのＣＰＵ１が、それらファン５やＬＥＤ７の動作期間中、起動制御信号をファン５やＬＥＤ７に出力し、これらファン５やＬＥＤ７がその起動制御信号の出力期間中、動作制御される構成である。
【００５１】
そのため、メモリ３をアドレス指定する場合に使用していない、例えば上位ビットのアドレスラインＢ１２〜Ｂ１５をファン５やＬＥＤ７の制御用として使用することにより、ＣＰＵ１におけるアドレスポート（アドレス端子）の有効活用が可能となる。
【００５２】
すなわち、本発明によれば、ＣＰＵ１において使用していないアドレス端子を出力ポートとして代用することにより、Ｉ／Ｏポート数の増加に伴うＣＰＵ１のパッケージサイズの増大およびコストアップを抑えることが可能であるし、空きアドレスラインＢ１２〜Ｂ１５が複数あれば、複数のファン５やＬＥＤ７等の第２の制御対象のオンオフ制御か可能である。
【００５３】
また、各々のファン５やＬＥＤ７が、その起動制御信号によって当該期間動作制御する動作制御部５ａ、７ａを有するから、ＣＰＵ１からファン５やＬＥＤ７に対し、一度、起動制御信号を別個に出力すれば、所定の期間中、ファン５やＬＥＤ７を継続して起動制御が可能である。
【００５４】
さらに、ＣＰＵ１からアドレスラインＢ１２、Ｂ１３によって動作停止信号を当該ファン５やＬＥＤ７に出力させ、動作停止信号によってファン５やＬＥＤ７の動作制御部５ａ、７ａがその動作停止を制御するよう構成すれば、ファン５やＬＥＤ７の起動中にＣＰＵ１のアドレスラインＢ１２、Ｂ１３がファン５やＬＥＤ７の起動制御以外の機能に使用されても、ＣＰＵ１によってファン５やＬＥＤ７の動作期間を任意に起動制御可能である。
【００５５】
しかも、上述したアドレスポートやアドレスラインは、メモリ３をアドレス指定するものに限定されず、第２の制御対象である上述したファン５やＬＥＤ７をアドレス指定するものであってもよい。
【００５６】
ところで、本発明において第１の制御対象は、上述したメモリ３に限定されず、アドレスラインＢ０〜Ｂ１５によってアドレス指定制御される電子回路や電子機構において実施可能である。
【００５７】
また、本発明の第２の制御対象は、上述したファン５やＬＥＤ７に限定されず、オン又はオフの起動制御信号によって起動制御される電子回路や電子機構において実施可能である。オン又はオフの起動制御信号は「１（Ｈ）」又は「０（Ｌ）」の何れであっても良い。
【００５８】
そして、本発明の制御装置は画像形成装置に限らず、種々の電子機器に搭載しても同様の効果を得ることが可能である。
【符号の説明】
【００５９】
１  ＣＰＵ（主制御部）
３  メモリ（第１の制御対象）
５  ファン（第２の制御対象）
５ａ、７ａ  動作制御部
７  ＬＥＤ（第２の制御対象）
Ａ０、Ａ１、Ａ２、Ａ３、Ａ４、Ａ５、Ａ６、Ａ７、Ａ８、Ａ９、Ａ１０、Ａ１１、Ａ１
２、Ａ１３、Ａ１４、Ａ１５  アドレスポート
Ｂ０、Ｂ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５、Ｂ６、Ｂ７、Ｂ８、Ｂ９、Ｂ１０、Ｂ１１、Ｂ１
２、Ｂ１３、Ｂ１４、Ｂ１５  アドレスライン
Ｄ  データバス
【図１】
0005388965.tif 000002
【図２】
0005388965.tif 000003