(57)【特許請求の範囲】
【請求項１】
高電位電源線と、
前記高電位電源線に接続された第１電源線パッドと、
低電位電源線と、
前記低電位電源線に接続された第２電源線パッドと、
信号線と、
前記信号線に接続された信号パッドと、
前記第１電源線パッド、第２電源線パッド、及び信号パッドのうちの第１パッドに印加されたＥＳＤサージを前記第１パッドと異なる第２パッドに放電するように構成されたメイン保護回路部と、
サブ保護回路部と、
保護対象回路
とを備え、
前記保護対象回路が、
ドレインが前記信号線に接続され、ソースが前記低電位電源線に接続された出力ＭＯＳトランジスタと、
前記出力ＭＯＳトランジスタのゲートと前記低電位電源線の間に接続された、抵抗素子として機能し得る回路素子
とを備え、
前記サブ保護回路部が、前記信号線と前記出力ＭＯＳトランジスタのゲートの間に接続され、ゲートとバックゲートが前記高電位電源線に接続された第１ＰＭＯＳトランジスタを備える
半導体装置。
【請求項２】
高電位電源線と、
前記高電位電源線に接続された第１電源線パッドと、
低電位電源線と、
前記低電位電源線に接続された第２電源線パッドと、
信号線と、
前記信号線に接続された信号パッドと、
前記第１電源線パッド、第２電源線パッド、及び信号パッドのうちの第１パッドに印加されたＥＳＤサージを前記第１パッドと異なる第２パッドに放電するように構成されたメイン保護回路部と、
サブ保護回路部と、
保護対象回路
とを備え、
前記保護対象回路が、
ドレインが前記信号線に接続され、ソースが前記高電位電源線又は前記低電位電源線の一方の電源線に接続された出力ＭＯＳトランジスタと、
前記出力ＭＯＳトランジスタのゲートと前記一方の電源線の間に接続された、抵抗素子として機能し得る回路素子
とを備え、
前記サブ保護回路部が、前記信号線と前記出力ＭＯＳトランジスタのゲートの間に接続され、ゲートとバックゲートが前記高電位電源線に接続された第１ＰＭＯＳトランジスタを備えており、
前記サブ保護回路部が、更に、前記第１ＰＭＯＳトランジスタのバックゲートと前記高電位電源線の間に接続された第２抵抗素子と、前記信号線と前記出力ＭＯＳトランジスタのゲートの間に前記第１ＰＭＯＳトランジスタと直列に接続された第３抵抗素子とのうちの少なくとも一方を備える
半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置であって、
前記サブ保護回路部が、更に、前記信号線と前記出力ＭＯＳトランジスタのゲートの間に、前記第１ＰＭＯＳトランジスタと直列に、前記信号線から前記出力ＭＯＳトランジスタのゲートへの方向が順方向であるように接続されたダイオード素子を備える
半導体装置。
【請求項４】
請求項１又は２に記載の半導体装置であって、
前記サブ保護回路部が、更に、前記信号線と前記出力ＭＯＳトランジスタのゲートの間に前記第１ＰＭＯＳトランジスタと直列に接続された、ゲートとバックゲートとが前記高電位電源線に接続された第２ＰＭＯＳトランジスタ
を備える
半導体装置。
【請求項５】
請求項１乃至４のいずれかに記載の半導体装置であって、
前記出力ＭＯＳトランジスタが第１ＮＭＯＳトランジスタであり、
前記回路素子が、前記ドレインが前記第１ＮＭＯＳトランジスタのゲートに接続され、
ソースが前記低電位電源線に接続された第２ＮＭＯＳトランジスタを備える
半導体装置。
【請求項６】
請求項５に記載の半導体装置であって、
前記保護対象回路が、更に、
前記信号線と前記高電位電源線との間に接続された抵抗素子と、
前記信号線と前記低電位電源線との間に前記第１ＮＭＯＳトランジスタに直列に接続された、電流源として機能する第３ＮＭＯＳトランジスタとを備える
半導体装置。
【請求項７】
請求項１乃至４のいずれかに記載の半導体装置であって、
前記出力ＭＯＳトランジスタが第３ＰＭＯＳトランジスタであり、
前記回路素子が、前記ドレインが前記第３ＰＭＯＳトランジスタのゲートに接続され、
ソースが前記高電位電源線に接続された第４ＰＭＯＳトランジスタを備える
半導体装置。
【請求項８】
請求項７に記載の半導体装置であって、
前記保護対象回路が、更に、
前記信号線と前記低電位電源線との間に接続された抵抗素子と、
前記信号線と前記高電位電源線との間に第３ＰＭＯＳトランジスタに直列に接続された、電流源として機能する第５ＰＭＯＳトランジスタとを備える
半導体装置。
【請求項９】
請求項１乃至８のいずれかに記載の半導体装置であって、
前記メイン保護回路部に設けられたメイン保護素子は、前記第１ＰＭＯＳトランジスタよりも大きな電流を流すことができるように構成された
半導体装置。
【請求項１０】
高電位電源線と、
前記高電位電源線に接続された第１電源線パッドと、
低電位電源線と、
前記低電位電源線に接続された第２電源線パッドと、
信号線と、
前記信号線に接続された信号パッドと、
前記第１電源線パッド、第２電源線パッド、及び信号パッドのうちの第１パッドに印加されたＥＳＤサージを前記第１パッドと異なる第２パッドに放電するように構成されたメイン保護回路部と、
サブ保護回路部と、
保護対象回路
とを備え、
前記保護対象回路が、
ドレインが前記信号線に接続され、ソースが前記高電位電源線に接続された出力ＭＯＳトランジスタと、
前記出力ＭＯＳトランジスタのゲートと前記高電位電源線の間に接続された、抵抗素子として機能し得る回路素子
とを備え、
前記サブ保護回路部が、前記信号線と前記出力ＭＯＳトランジスタのゲートの間に接続され、ゲートとバックゲートが前記低電位電源線に接続された第１ＮＭＯＳトランジスタを備える
半導体装置。
【請求項１１】
高電位電源線と、
前記高電位電源線に接続された第１電源線パッドと、
低電位電源線と、
前記低電位電源線に接続された第２電源線パッドと、
信号線と、
前記信号線に接続された信号パッドと、
前記第１電源線パッド、第２電源線パッド、及び信号パッドのうちの第１パッドに印加されたＥＳＤサージを前記第１パッドと異なる第２パッドに放電するように構成されたメイン保護回路部と、
サブ保護回路部と、
保護対象回路
とを備え、
前記保護対象回路が、
ドレインが前記信号線に接続され、ソースが前記高電位電源線又は前記低電位電源線の一方の電源線に接続された出力ＭＯＳトランジスタと、
前記出力ＭＯＳトランジスタのゲートと前記一方の電源線の間に接続された、抵抗素子として機能し得る回路素子
とを備え、
前記サブ保護回路部が、前記信号線と前記出力ＭＯＳトランジスタのゲートの間に接続され、ゲートとバックゲートが前記低電位電源線に接続された第１ＮＭＯＳトランジスタを備え、
前記サブ保護回路部が、更に、前記第１ＮＭＯＳトランジスタのバックゲートと前記低電位電源線の間に接続された第２抵抗素子と、前記信号線と前記出力ＭＯＳトランジスタのゲートの間に前記第１ＮＭＯＳトランジスタと直列に接続された第３抵抗素子とのうちの少なくとも一方を備える
半導体装置。
【請求項１２】
請求項１０又は１１に記載の半導体装置であって、
前記サブ保護回路部が、更に、前記信号線と前記出力ＭＯＳトランジスタのゲートの間に、前記第１ＮＭＯＳトランジスタと直列に、前記出力ＭＯＳトランジスタのゲートから前記信号線への方向が順方向であるように接続されたダイオード素子を備える
半導体装置。
【請求項１３】
請求項１０又は１１に記載の半導体装置であって、
前記サブ保護回路部が、更に、前記信号線と前記出力ＭＯＳトランジスタのゲートの間に前記第１ＮＭＯＳトランジスタと直列に接続された、ゲートとバックゲートとが前記低電位電源線に接続された第２ＮＭＯＳトランジスタ
とを備える
半導体装置。
【請求項１４】
請求項１０乃至１３のいずれかに記載の半導体装置であって、
前記出力ＭＯＳトランジスタが第１ＰＭＯＳトランジスタであり、
前記回路素子が、前記ドレインが前記第１ＰＭＯＳトランジスタのゲートに接続され、
ソースが前記高電位電源線に接続された第２ＰＭＯＳトランジスタを備える
半導体装置。
【請求項１５】
請求項１４に記載の半導体装置であって、
前記保護対象回路が、更に、
前記信号線と前記低電位電源線との間に接続された抵抗素子と、
前記信号線と前記高電位電源線との間に第１ＰＭＯＳトランジスタに直列に接続された、電流源として機能する第３ＰＭＯＳトランジスタとを備える
半導体装置。
【請求項１６】
請求項８乃至１１のいずれかに記載の半導体装置であって、
前記出力ＭＯＳトランジスタが第３ＮＭＯＳトランジスタであり、
前記回路素子が、前記ドレインが前記第３ＮＭＯＳトランジスタのゲートに接続され、
ソースが前記低電位電源線に接続された第４ＮＭＯＳトランジスタを備える
半導体装置。
【請求項１７】
請求項１６に記載の半導体装置であって、
前記保護対象回路が、更に、
前記信号線と前記高電位電源線との間に接続された抵抗素子と、
前記信号線と前記低電位電源線との間に前記第３ＮＭＯＳトランジスタに直列に接続された、電流源として機能する第５ＮＭＯＳトランジスタとを備える
半導体装置。
【請求項１８】
請求項１０乃至１７のいずれかに記載の半導体装置であって、
前記メイン保護回路部に設けられたメイン保護素子は、前記第１ＮＭＯＳトランジスタよりも大きな電流を流すことができるように構成された
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、半導体装置の静電保護回路の構成に関する。
【背景技術】
【０００２】
半導体装置には、入出力パッドに印加されるＥＳＤ（electrostatic discharge）サージに対して内部回路を保護するために静電保護回路が搭載される。図１は、静電保護回路を搭載した半導体装置の一般的な構成の例を示す回路図である。
【０００３】
図１の半導体装置は、ＶＤＤパッド１０１と、信号出力パッド１０２と、ＧＮＤパッド１０３と、高電位電源線１０４と、信号線１０５と、低電位電源線（接地線）１０６と、出力回路１０７と、ＥＳＤ保護素子１１１、１１２とを備えている。出力回路１０７は、信号を外部に出力するために使用される回路であり、最終段出力ドライバー１０８とプリドライバー１０９とを備えている。最終段出力ドライバー１０８はＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とを備えており、プリドライバー１０９はＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２とを備えている。最終段出力ドライバー１０８は、外部に出力すべき信号の値に応じて信号出力パッド１０２をＧＮＤ電位からＶＤＤ電位の範囲で駆動する。プリドライバー１０９は、内部回路（図示されない）から供給される制御信号に応じて、ＮＭＯＳトランジスタＮ１のゲートを駆動する。図示されていないが、プリドライバー１０９と同様の構成のプリドライバーがＰＭＯＳトランジスタＰ１のゲートに接続される、ＥＳＤ保護素子１１１、１１２は、信号出力パッド１０２に入力されたＥＳＤサージを高電位電源線１０４又は低電位電源線１０６に放電して出力回路１０７を保護する機能を有している。
【０００４】
ＥＳＤ保護素子１１１、１１２として使用される典型的な素子は、オフトランジスタである。オフトランジスタとは、通常動作時に当該トランジスタがオフ状態になるようにゲートの電位が固定されたＭＯＳトランジスタのことであり、寄生バイポーラ動作によってＥＳＤサージを放電する。一般には、オフトランジスタとしてＮＭＯＳトランジスタが使用される場合には当該ＮＭＯＳトランジスタのドレインが信号線に接続され、ソースとゲートとが低電位電源線（接地線）に接続される。一方、オフトランジスタとしてＰＭＯＳトランジスタが使用される場合には当該ＰＭＯＳトランジスタのドレインが信号線に接続され、ゲートとソースが高電位電源線に接続される。オフトランジスタは、そのドレインにＥＳＤサージが印加されると、寄生バイポーラ動作によってＥＳＤサージを放電する。このような原理により、オフトランジスタは、ＥＳＤ保護素子として有効に機能する。
【０００５】
しかしながら、寄生バイポーラ動作を利用するＥＳＤ保護素子を使用する回路構成では、トランジスタの微細化と共に、そのデザインウィンドウが小さくなってきている。図２は、ゲート絶縁膜の破壊電圧ＶＢＤと、ＮＭＯＳトランジスタが寄生バイポーラ動作をする場合のクランプ電圧Ｖｃｌａｍｐ（寄生バイポーラ動作による放電が行われている間の電圧）の関係を示すグラフである。破壊電圧ＶＢＤがゲート絶縁膜の膜厚の減少と共に急激に減少する一方でクランプ電圧Ｖｃｌａｍｐは下がらない。結果として、ＥＳＤ保護回路の設計ウィンドウは、ゲート絶縁膜の膜厚の低減とともに小さくなってきている。
【０００６】
このような問題を解決する一つの手法として、サイリスタをＥＳＤ保護素子として使用するとともに、低電圧で動作するトリガ素子によってトリガ電流を供給する回路構成が知られている（特許文献１、非特許文献１参照）。図３は、このような回路構成の静電保護回路を示す回路図である。図３の静電保護回路は、ＶＤＤパッド２０１と、信号パッド２０２と、ＧＮＤパッド２０３と、高電位電源線２０４と、信号線２０５と、低電位電源線（接地線）２０６と、サイリスタ２０７と、ＥＳＤ保護用のダイオードＤ１と、ＰＭＯＳトランジスタＰ１とを備えている。
【０００７】
図３の静電保護回路では、ＰＭＯＳトランジスタＰ１が、サイリスタ２０７にトリガ電流を供給するトリガ素子として機能する。詳細には、信号パッド２０２にＥＳＤサージが印加されると、ＰＭＯＳトランジスタＰ１がオンし、サイリスタ２０７にトリガ電流を供給する。このＰＭＯＳトランジスタＰ１は、寄生バイポーラ動作ではなく、通常のＭＯＳトランジスタの動作によりトリガ電流を供給する。従って、図３の静電保護回路は、低電圧（具体的には、サイリスタ２０７に含まれるＰＮ接合の順方向電圧とＭＯＳトランジスタの閾値電圧の和）で動作可能である。加えて、サイリスタ２０７を用いるので、大電流を流すことができ、静電保護能力が大きい。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−２１８８８６号公報
【非特許文献】
【０００９】
【非特許文献１】EOS/ESD Symposium 07-376, “A Low-Leakage SCR Design Using Trigger-PMOS Modulations for ESD Protection”,
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、発明者の検討によれば、図１の回路構成においては、もう一つ問題がある。具体的には、図１の回路構成では、ＥＳＤサージが印加されたときにＥＳＤサージの電圧ＶＥＳＤがそのまま保護対象の素子に印加され、保護対象の素子が破壊される可能性がある。より具体的には、図１の半導体装置に電源電圧が供給されていない状態では、プリドライバー１０９のＮＭＯＳトランジスタＮ２のゲートはフローティングであり、したがって、ＮＭＯＳトランジスタＮ２がオン状態になる場合がある。この場合に、ＧＮＤパッド１０３に対して正極性のＥＳＤサージが信号出力パッド１０２に印加されると、ＥＳＤサージをメインＥＳＤ保護素子がクランプする電圧ＶＥＳＤがＮＭＯＳトランジスタＮ１のドレイン−ゲート間に印加される。このときに、ＥＳＤ保護素子１１２がＮＭＯＳトランジスタＮ１が破壊しない程度に低電圧にクランプできないと出力回路１０７のＮＭＯＳトランジスタＮ１に大きなストレス電圧Ｖｓｔｒｅｓｓが印加され、ＮＭＯＳトランジスタＮ１の破壊に至る。
【００１１】
このような問題は、図３の回路構成においても解決されない。図３の回路構成でも、サイリスタ２０７が面積や寄生領域を優先して性能を落とした場合、又は、サージが大きい場合には、クランプ電圧が高くなり、ＥＳＤサージの電圧ＶＥＳＤが、内部回路に印加され、内部回路が破壊される可能性がある。
【課題を解決するための手段】
【００１２】
このような課題を解決するために、本発明の一の観点では、半導体装置が、高電位電源線と、前記高電位電源線に接続された第１電源線パッドと、低電位電源線と、前記低電位電源線に接続された第２電源線パッドと、信号線と、前記信号線に接続された信号パッドと、前記第１電源線パッド、第２電源線パッド、及び信号パッドのうちの第１パッドに印加されたＥＳＤサージを前記第１パッドと異なる第２パッドに放電するように構成されたメイン保護回路部と、サブ保護回路部と、保護対象回路とを備えている。前記保護対象回路は、ドレインが前記信号線に接続され、ソースが前記高電位電源線又は前記低電位電源線の一方の電源線に接続された出力ＭＯＳトランジスタと、前記出力ＭＯＳトランジスタのゲートと前記一方の電源線の間に接続された、抵抗素子として機能し得る回路素子とを備えている。前記サブ保護回路部は、前記信号線と前記出力ＭＯＳトランジスタのゲートの間に接続され、ゲートとバックゲートが前記高電位電源線に接続された第１ＰＭＯＳトランジスタを備えている。
【００１３】
このような構成では、信号出力パッドにＥＳＤサージが印加されたときに、サブ保護回路部の第１ＰＭＯＳトランジスタが比較的低い電圧（ＭＯＳトランジスタの閾値電圧程度の電圧）で動作し、第１ＰＭＯＳトランジスタと抵抗素子として機能する回路素子とを通る放電経路が形成される。この放電経路に放電電流が流れると、抵抗素子として機能する回路素子の電圧降下によって出力ＭＯＳトランジスタのドレイン−ゲート間の電位差が減少し、保護対象回路が有効に保護される。
【００１４】
サブ保護回路部においてＮＭＯＳトランジスタを使用することも可能である。即ち、本発明の他の観点においては、半導体装置が、高電位電源線と、前記高電位電源線に接続された第１電源線パッドと、低電位電源線と、前記低電位電源線に接続された第２電源線パッドと、信号線と、前記信号線に接続された信号パッドと、前記第１電源線パッド、第２電源線パッド、及び信号パッドのうちの第１パッドに印加されたＥＳＤサージを前記第１パッドと異なる第２パッドに放電するように構成されたメイン保護回路部と、サブ保護回路部と、保護対象回路とを備えている。保護対象回路は、ドレインが前記信号線に接続され、ソースが前記高電位電源線又は前記低電位電源線の一方の電源線に接続された出力ＭＯＳトランジスタと、前記出力ＭＯＳトランジスタのゲートと前記一方の電源線の間に接続された、抵抗素子として機能し得る回路素子とを備えている。サブ保護回路部は、前記信号線と前記出力ＭＯＳトランジスタのゲートの間に接続され、ゲートとバックゲートが前記低電位電源線に接続された第１ＮＭＯＳトランジスタを備えている。
【発明の効果】
【００１５】
本発明によれば、ＥＳＤサージ電圧がそのまま保護対象回路に印加されることによって保護対象回路が破壊されることを有効に抑制することができる。
【図面の簡単な説明】
【００１６】
【図１】静電保護回路を搭載した半導体装置の一般的な構成の例を示す回路図である。
【図２】ゲート絶縁膜の破壊電圧ＶＢＤと、ＮＭＯＳトランジスタが寄生バイポーラ動作をする場合のクランプ電圧Ｖｃｌａｍｐの関係を示すグラフである。
【図３】静電保護回路を搭載した半導体装置の公知の構成の例を示す回路図である。
【図４】本発明の第１の実施形態の半導体装置の構成を示す回路図である。
【図５】第１の実施形態の半導体装置の通常動作時の動作を示す回路図である。
【図６】第１の実施形態の半導体装置の、ＥＳＤサージが印加されたときの動作を示す回路図である。
【図７】第１の実施形態の半導体装置の変形例を示す回路図である。
【図８】本発明の第２の実施形態の半導体装置の構成を示す回路図である。
【図９Ａ】本発明の第３の実施形態の半導体装置の構成を示す回路図である。
【図９Ｂ】本発明の第３の実施形態の半導体装置の他の構成を示す回路図である。
【図１０】本発明の第４の実施形態の半導体装置の構成を示す回路図である。
【図１１】本発明の第４の実施形態の半導体装置の他の構成を示す回路図である。
【図１２Ａ】本発明の第４の実施形態の半導体装置の更に他の構成を示す回路図である。
【図１２Ｂ】本発明の第４の実施形態の半導体装置の更に他の構成を示す回路図である。
【図１３】本発明の第５の実施形態の半導体装置の構成を示す回路図である。
【図１４】本発明の第５の実施形態の半導体装置の他の構成を示す回路図である。
【図１５】本発明の第６の実施形態の半導体装置の構成を示す回路図である。
【発明を実施するための形態】
【００１７】
第１の実施形態：
図４は、本発明の第１の実施形態の半導体装置の構成、特に、当該半導体装置に集積化された静電保護回路の構成を示す回路図である。本実施形態では、半導体装置が、ＶＤＤパッド１と、信号出力パッド２と、ＧＮＤパッド３と、高電位電源線４と、信号線５と、低電位電源線（接地線）６と、出力回路７とを備えている。ＶＤＤパッド１、信号出力パッド２、及びＧＮＤパッド３は、それぞれ、高電位電源線４、信号線５、及び低電位電源線６に接続されている。
【００１８】
出力回路７は、信号を外部に出力するために使用される回路であり、最終段出力ドライバー８とプリドライバー９ａとを備えている。最終段出力ドライバー８は、出力トランジスタとしてＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とを備えており、外部に出力すべき信号の値に応じて信号出力パッド２をＧＮＤ電位からＶＤＤ電位の範囲で駆動する。詳細には、ＰＭＯＳトランジスタＰ１は、信号線５と高電位電源線４の間に設けられており、ソースが高電位電源線４に接続され、ドレインが信号線５のノードＡに接続される。ＰＭＯＳトランジスタＰ１は、信号出力パッド２をＶＤＤ電位にプルアップする役割を有している。一方、ＮＭＯＳトランジスタＮ１は、信号線５と低電位電源線６の間に設けられており、ソースが低電位電源線６に接続され、ドレインが信号線５のノードＡに接続されている。ＮＭＯＳトランジスタＮ１は、信号出力パッド２をＶＤＤ電位にプルダウンする役割を有している。
【００１９】
プリドライバー９ａは、内部回路（図示されない）から供給される制御信号に応じて、最終段出力ドライバー８のＮＭＯＳトランジスタＮ１のゲートを駆動する。プリドライバー９ａはＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２とを備えている。ＰＭＯＳトランジスタＰ２のソースは電源線に接続され、ドレインはＮＭＯＳトランジスタＮ１のゲートに接続されたノードＢに接続されている。ＰＭＯＳトランジスタＰ２は、ＮＭＯＳトランジスタＮ１のゲートをＶＤＤ電位にプルアップする役割を有している。一方、ＮＭＯＳトランジスタＮ２のソースは低電位電源線６に接続され、ドレインはノードＢに接続されている。ＮＭＯＳトランジスタＮ２は、ＮＭＯＳトランジスタＮ１のゲートをＧＮＤ電位にプルダウンする役割を有している。図示されていないが、プリドライバー９ａと同様の構成のプリドライバーがＰＭＯＳトランジスタＰ１のゲートに接続される、
【００２０】
出力回路７、特に、出力回路７のＮＭＯＳトランジスタＮ１を保護するために、メインＥＳＤ保護素子１１、１２と、ＰＭＯＳトランジスタＰ５とが設けられている。メインＥＳＤ保護素子１１は、信号線５と高電位電源線４の間に挿入され、メインＥＳＤ保護素子１２は、信号線５と低電位電源線６の間に挿入される。ＰＭＯＳトランジスタＰ５は、そのソースが信号線５のノードＡに接続され、ドレインがＮＭＯＳトランジスタＮ１のゲートに接続されているノードＢに接続され、ゲートとバックゲートが、高電位電源線４に接続される。
【００２１】
メインＥＳＤ保護素子１１、１２は、ＥＳＤサージが信号出力パッド２に印加された時に主として放電電流を高電位電源線４又は低電位電源線６に流す役割を有するメイン保護回路部を構成している。メインＥＳＤ保護素子１１、１２は、大電流を流すことができるように構成される。
【００２２】
一方、ＰＭＯＳトランジスタＰ５は、出力回路７に印加されるストレス電圧を緩和する目的で追加的に挿入されるサブＥＳＤ保護素子である。このＰＭＯＳトランジスタＰ５により、ＥＳＤサージが信号出力パッド２に印加された時に付加的に放電を行うサブ保護回路部が構成されている。ＰＭＯＳトランジスタＰ５は、メインＥＳＤ保護素子１１、１２と比較して相対的に小さい電流が流れるように構成される。後述されるように、ＰＭＯＳトランジスタＰ５は、信号出力パッド２にＥＳＤサージが印加されたときにＮＭＯＳトランジスタＮ２を介して低電位電源線６に微小な電流を流す経路を提供し、これにより、出力回路７を構成する素子、特に、ＮＭＯＳトランジスタＮ１に印加されるストレス電圧Ｖｓｔｒｅｓｓを緩和する役割を有している。
【００２３】
ここで、サブＥＳＤ保護素子として機能するＰＭＯＳトランジスタＰ５については、動作によって、ノードＡの方がノードＢよりも高い電圧が印加される場合も、ノードＢの方がノードＡよりも高い電圧が印加される場合もある。したがって、ＰＭＯＳトランジスタＰ５について「ソース」と記載しても、それは、単に、「ソース」及び「ドレイン」のうちの一方の端子という程度の意味しか持たないことに留意されたい。「ドレイン」についても同様である。
【００２４】
以下では、本実施形態における半導体装置の動作、特に、サブ保護回路部を構成するＰＭＯＳトランジスタＰ５の動作について詳細に説明する。
【００２５】
まず、通常動作時における動作を説明する。通常動作時においてＰＭＯＳトランジスタＰ５に求められる要求は、ＰＭＯＳトランジスタＰ５がオフされ、且つ、そのオフリーク電流が小さいことである。以下に詳細に述べられるように、図４の回路構成は、このような要求を満足している。
【００２６】
具体的には、図５に示されているように、通常動作時においては、高電位電源線４がＶＤＤ電位に、低電位電源線６がＧＮＤ電位に固定されると共に、最大でＶＤＤ電位で最低でＧＮＤ電位の振幅の信号が信号出力パッド２から出力される。この場合、ＰＭＯＳトランジスタＰ５のソース電位（ノードＡの電位）がゲート電位（ＶＤＤ電位）と同じかそれ以下であるため、ＰＭＯＳトランジスタＰ５は、オフされる。
【００２７】
ここで、通常動作時には、ＰＭＯＳトランジスタＰ５のバックゲートの電位（ＶＤＤ電位）が、ソースの電位（信号線５の電位）よりも高いことに留意されたい。これにより、バックゲート効果により、ＰＭＯＳトランジスタＰ５の閾値電圧の絶対値が大きくなり、ＰＭＯＳトランジスタＰ５のオフリーク電流が小さくなる。バックゲート効果によるリーク電流の低減は、本実施形態の半導体装置が差動小振幅信号の出力インターフェースとして使用される場合に特に効果が大きい。差動小振幅信号が出力される場合には、バイアス電圧（コモンモード電圧）がＶＤＤ電位とＧＮＤ電位の中間に固定され、また、外部出力信号は、そのバイアス電圧に対して小振幅の信号として供給される。よって、バックゲート効果が大きく、オフリーク電流の低減のメリットが一層に享受できる。
【００２８】
一方、図６は、ＧＮＤパッド３に対して正極性のＥＳＤサージが信号出力パッド２に印加された時の動作を示している。この場合、高電位電源線４は電源電圧が与えられず、フローティングであることに留意されたい。図６において、Ｃｘは、高電位電源線４と低電位電源線６の間に、寄生キャパシタとして、或いは意図的に設けられた電源容量である。この電源容量Ｃｘが充電されるまでは、高電位電源線４の電位は上昇しない。
【００２９】
また、プリドライバー９ａのＮＭＯＳトランジスタＮ２のゲートがフローティングであることにも留意されたい。ＮＭＯＳトランジスタＮ２のゲートがフローティングであると、ＮＭＯＳトランジスタＮ２はターンオンすることがある。上述のように、ＥＳＤサージが信号出力パッド２に印加された時にＮＭＯＳトランジスタＮ２がターンオンしていると、最終段出力ドライバー８のＮＭＯＳトランジスタＮ１のゲート−ドレイン間にストレス電圧が印加される。本実施形態の半導体装置は、このストレス電圧からＮＭＯＳトランジスタＮ１を保護する動作を行う。したがって、以下では、ＮＭＯＳトランジスタＮ２がターンオンしているものとして動作の説明を行う。
【００３０】
ＥＳＤサージが印加されると、メインＥＳＤ保護素子１１、１２で放電が行われながら、信号線５と低電位電源線６の間の電圧ＶＥＳＤが上昇していく。電圧ＶＥＳＤが上昇する一方で、高電位電源線４は、電源容量ＣｘによりＧＮＤ電位に引っ張られる。したがって、図６に示されているように、信号線５の電位が高電位電源線４の電位よりも高くなる。信号線５と高電位電源線４の電位差がＰＭＯＳトランジスタＰ５の閾値電圧Ｖｔを超えると、ＰＭＯＳトランジスタＰ５がターンオンされ、ＭＯＳ動作を行う。
【００３１】
ＰＭＯＳトランジスタＰ５がターンオンされると、信号出力パッド２から信号線５、ＰＭＯＳトランジスタＰ５、及びＮＭＯＳトランジスタＮ２を経由して低電位電源線６に到達する放電経路が形成される。この放電経路に放電電流Ｉ２ｎｄが流れると、ＮＭＯＳトランジスタＮ２のチャネル抵抗Ｒｎによって、ノードＢの電位が低電位電源線６の電位よりも上昇し、ＮＭＯＳトランジスタＮ１のソース−ドレイン間に印加されるストレス電圧Ｖｓｔｒｅｓｓが低減される。これにより、ＮＭＯＳトランジスタＮ１の破壊が有効に防止される。ここで、ＰＭＯＳトランジスタＰ５を経由する放電経路には少量の放電電流しか流れず、ＥＳＤサージの印加に起因して生成される放電電流の殆どはメインＥＳＤ保護素子１２を経由する放電経路で流れることに留意されたい。
【００３２】
この動作において、ＰＭＯＳトランジスタＰ５が（寄生バイポーラ動作ではなく）通常のＭＯＳ動作により放電経路を提供することが重要である。ＰＭＯＳトランジスタＰ５がＭＯＳ動作によって動作することにより、ＰＭＯＳトランジスタＰ５が低電圧で動作し、ＮＭＯＳトランジスタＮ１の保護の効果が大きい。オフトランジスタのように寄生バイポーラ動作で放電経路を提供すると、動作電圧が４Ｖ程度と高くなり、ＮＭＯＳトランジスタＮ１に印加されるストレス電圧Ｖｓｔｒｅｓｓの緩和効果が十分でない。一方、ＰＭＯＳトランジスタＰ５がＭＯＳ動作を行う本実施形態の構成（図４〜図６）では、低電圧でＰＭＯＳトランジスタＰ５が動作するため、ストレス電圧Ｖｓｔｒｅｓｓの緩和効果が大きい。
【００３３】
ここで、図４〜６に示されている本実施形態の回路構成においては、メインＥＳＤ保護素子１１、１２のクランプ電圧に比べてサブＥＳＤ保護素子として機能するＰＭＯＳトランジスタＰ５のクランプ電圧が小さすぎると、放電電流の殆どがＰＭＯＳトランジスタＰ５に流れ込み、メインＥＳＤ保護素子１１、１２が動作する前にＰＭＯＳトランジスタＰ５が破壊されるという問題が生じ得る。
【００３４】
しかしながら、この問題は実際には重要ではない。微細化の進行と電源電圧の低電圧化により、サイリスタ型保護素子の利用が可能になっており、これにより、放電時の電圧上昇は７Ｖ程度以下にできるようになっている。加えて、更なる微細化の進行と電源電圧の低電圧化により、メインＥＳＤ保護素子１１、１２の動作電圧の更なる低電圧化が期待できる。７Ｖ程度の低いクランプ電圧を有するメインＥＳＤ保護素子１１、１２が使用される場合には、本実施形態のような動作開始電圧が閾値電圧程度であるＰＭＯＳトランジスタＰ５を使用しても、メインＥＳＤ保護素子１１、１２とＰＭＯＳトランジスタＰ５とのクランプ電圧の差が６Ｖ程度と小さくなり、ＰＭＯＳトランジスタＰ５の破壊の問題は起こらない。
【００３５】
本実施形態に提示されているような、ＰＭＯＳトランジスタのＭＯＳ動作を利用した出力ＮＭＯＳトランジスタの保護は、出力ＮＭＯＳトランジスタが、信号線と低電位電源線の間に接続されているような他の回路構成の出力回路にも適用可能である。例えば、図７に示されているように、本発明は、信号線５と低電位電源線６の間にカスケード接続されたＮＭＯＳトランジスタＮ１、Ｎ４を備え、高電位電源線４と信号線５の間に抵抗素子Ｒ１を備える最終段縦積み出力ドライバー８ａのＮＭＯＳトランジスタＮ１の保護にも適用可能である。ここで、ＮＭＯＳトランジスタＮ４は電流源として機能し、抵抗素子Ｒ１は負荷として機能するものである。このような構成でも、ＧＮＤパッド３に対して正極性のＥＳＤサージが信号出力パッド２に印加されると、ＰＭＯＳトランジスタＰ５がＭＯＳ動作を行い、信号出力パッド２から信号線５、ＰＭＯＳトランジスタＰ５、及びＮＭＯＳトランジスタＮ２を介して低電位電源線６に到達する放電経路が形成される。この放電経路に放電電流Ｉ２ｎｄが流れると、ＮＭＯＳトランジスタＮ２のチャネル抵抗ＲｎによってノードＢ（ＮＭＯＳトランジスタＮ１のゲート）の電位が上昇し、ＮＭＯＳトランジスタＮ１のドレイン−ゲート間に印加されるストレス電圧Ｖｓｔｒｅｓｓが緩和される。これにより、ＮＭＯＳトランジスタＮ１が保護される。
【００３６】
また、第１の実施形態では、ＮＭＯＳトランジスタＮ２を介して放電電流Ｉ２ｎｄが流れる回路構成が提示されているが、ＮＭＯＳトランジスタＮ２の代わりに、抵抗素子として機能し得る他の素子も使用可能である。本実施形態の動作では、ＮＭＯＳトランジスタＮ２は、単に抵抗素子として機能している。例えば、プリドライバー９ａにおいて、ＮＭＯＳトランジスタＮ２の代わりに抵抗素子が使用されてもよく、また、ダイオード接続されたＮＭＯＳトランジスタが使用されてもよい。ただし、プリドライバー９ａをＣＭＯＳ回路構成として消費電力を低減するためには、ＮＭＯＳトランジスタＮ２を用いる図４〜図６の構成が好適である。
【００３７】
第２の実施形態：
図８は、本発明の第２の実施形態の半導体装置の構成を示す回路図である。第１の実施形態の回路構成では、１０ＧＨｚなど更なる高速化を考えた場合、メインＥＳＤ保護素子の寄生容量を大幅に縮小する必要があり、メインＥＳＤ保護素子のサイズもそれに伴い縮小する必要が生じる。この場合、メインＥＳＤ保護素子の放電能力が低下し、ＰＭＯＳトランジスタＰ５に過剰な放電電流が流れ込む可能性がある。ＰＭＯＳトランジスタＰ５に過剰な放電電流が流れ込むと、サブＥＳＤ保護素子として機能するＰＭＯＳトランジスタＰ５自身が破壊される可能性がある。これに対応するために、第２の実施形態では、ＰＭＯＳトランジスタＰ５に過剰な放電電流が流れることを防止する手法がとられる。
【００３８】
より具体的には、ＰＭＯＳトランジスタＰ５のバックゲートと高電位電源線４の間に抵抗素子Ｒ２が挿入され、信号線５のノードＡとＮＭＯＳトランジスタＮ１のゲート（ノードＢ）との間にＰＭＯＳトランジスタＰ５と直列に抵抗素子Ｒ３が挿入されている。図８では、ＰＭＯＳトランジスタＰ５のソースとノードＡの間に抵抗素子Ｒ３が挿入されているが、抵抗素子Ｒ３は、ＰＭＯＳトランジスタＰ５のドレインとノードＢの間に挿入されてもよい。抵抗素子Ｒ２、Ｒ３により、ＰＭＯＳトランジスタＰ５に流れる放電電流の大きさを意図的に制限することができ、ＰＭＯＳトランジスタＰ５の破壊を防止できる。なお、図８では、２つの抵抗素子：抵抗素子Ｒ２、Ｒ３が挿入されているが、いずれか一方のみを挿入してもよい。
【００３９】
第３の実施形態：
図９Ａは、本発明の第３の実施形態の半導体装置の構成を示す回路図である。第３の実施形態では、信号線５のノードＡとＮＭＯＳトランジスタＮ１のゲート（ノードＢ）の間にＰＭＯＳトランジスタＰ５と直列にダイオードＤ２が挿入されている。ダイオードＤ２は、その順方向がノードＡからノードＢに向かう方向であるように挿入される。
【００４０】
ダイオードＤ２は、通常動作時に、信号出力パッド２の電位がノイズなどの原因によってＶＤＤ電位よりも高くなった場合にＰＭＯＳトランジスタＰ５が誤動作することを防ぐ役割を有している。信号出力パッド２の電位は、正常に動作している場合には最高でもＶＤＤ電位であるが、ノイズ等の原因によってＶＤＤ電位を超える場合がある。第１の実施形態の構成では、ノイズレベルが大きく、信号線５のノードＡの電位がＶＤＤ電位とＰＭＯＳトランジスタＰ５の閾値電圧Ｖｔの和を超えると、通常動作時にもＰＭＯＳトランジスタＰ５がオンしてしまう誤動作が起こりうる。
【００４１】
ダイオードＤ２は、このようなＰＭＯＳトランジスタＰ５の誤動作を有効に防ぐ役割を有している。ダイオードＤ２が挿入されている図９Ａの構成では、ダイオードＤ２の順方向電圧ＶｆだけＰＭＯＳトランジスタＰ５の動作電圧が上昇し、誤動作が起こりにくくなる。図９Ａでは、挿入されているダイオードＤ２の数は１つであるが、Ｎ個のダイオードＤ２を挿入することにより、Ｎ×ＶｆだけＰＭＯＳトランジスタＰ５の動作電圧を上昇させることができる。挿入されるダイオードＤ２の数は、所望のＰＭＯＳトランジスタＰ５の動作電圧に合わせて調節すればよい。
【００４２】
ダイオードＤ２の代わりに、１個又は複数のＰＭＯＳトランジスタを挿入してもよい。図９Ｂは、ノードＡとノードＢの間にＰＭＯＳトランジスタＰ５と直列に１つのＰＭＯＳトランジスタＰ５ｂが挿入された構成を図示している。一般に、Ｎ個のＰＭＯＳトランジスタＰ５ｂが挿入されると、ＰＭＯＳトランジスタＰ５、Ｐ５ｂが動作するノードＡの電位が、ＶＤＤ＋（Ｎ＋１）・Ｖｔになり、誤動作を有効に抑制することができる。
【００４３】
第４の実施形態：
図１０は、本発明の第４の実施形態の半導体装置の構成を示す回路図である。第４の実施形態では、信号線５のノードＡとＮＭＯＳトランジスタＮ１のゲート（ノードＢ）の間に、ＰＭＯＳトランジスタＰ５の代わりにＮＭＯＳトランジスタＮ５が接続されている。ＮＭＯＳトランジスタＮ５は、そのドレインがノードＡに接続され、ソースがノードＢに接続され、ゲートとバックゲートが低電位電源線６に接続されている。ＮＭＯＳトランジスタＮ５は、ＮＭＯＳトランジスタＮ１に印加されるストレス電圧を緩和する目的で追加的に挿入されるサブＥＳＤ保護素子である。ＮＭＯＳトランジスタＮ５は、メインＥＳＤ保護素子１１、１２と比較して相対的に小さい電流が流れるように構成される。
【００４４】
ここで、サブＥＳＤ保護素子として機能するＮＭＯＳトランジスタＮ５については、動作によって、ノードＡの方がノードＢよりも高い電圧が印加される場合もノードＢの方がノードＡよりも高い電圧が印加される場合もある。したがって、ＰＭＯＳトランジスタＰ５の場合と同様に、ＮＭＯＳトランジスタＮ５について「ソース」と記載しても、それは、単に、「ソース」及び「ドレイン」のうちの一方の端子という程度の意味しか持たないことに留意されたい。「ドレイン」についても同様である。
【００４５】
本実施形態の構成は、ＶＤＤパッド１と信号出力パッド２の間に、信号出力パッド２に対して正極性のＥＳＤサージがＶＤＤパッド１に印加された場合におけるＮＭＯＳトランジスタＮ１の破壊を防止することを目的とするものである。信号出力パッド２に対して正極性のＥＳＤサージがＶＤＤパッド１に印加されて高電位電源線４の電位が上昇すると、高電位電源線４と低電位電源線６の間の電源容量Ｃｘにより、低電位電源線６の電位も上昇する。このとき、プリドライバー９ａのＮＭＯＳトランジスタＮ２のゲートはフローティングであり、したがって、ＮＭＯＳトランジスタＮ２がオン状態になる場合がある。ＮＭＯＳトランジスタＮ２がオン状態になると、低電位電源線６の電位の上昇により、ＮＭＯＳトランジスタＮ１のドレイン−ゲート間に大きな電圧が印加され、ＮＭＯＳトランジスタＮ１が破壊される恐れがある。
【００４６】
図１０に図示された本実施形態の構成では、ＮＭＯＳトランジスタＮ５が信号線５のノードＡとＮＭＯＳトランジスタＮ１のゲートの間に放電経路を提供することにより、ＮＭＯＳトランジスタＮ１の破壊が防止される。より具体的には、信号出力パッド２に対して正極性のＥＳＤサージがＶＤＤパッド１に印加されると、メインＥＳＤ保護素子１１と、又は、高電位電源線４と低電位電源線６の間に設けられた電源接地間ＥＳＤ保護素子１３とメインＥＳＤ保護素子１２の経路で放電が行われながら、高電位電源線４と信号線５との間の電圧ＶＥＳＤが上昇していく。電圧ＶＥＳＤが上昇する一方で、低電位電源線６は、電源容量Ｃｘにより高電位電源線４と同じ電位に引っ張られる。したがって、低電位電源線６の電位が信号線５の電位よりも高くなる。低電位電源線６と信号線５の電位差がＮＭＯＳトランジスタＮ５の閾値電圧Ｖｔを超えると、ＮＭＯＳトランジスタＮ５がターンオンされ、ＭＯＳ動作を行う。
【００４７】
ＮＭＯＳトランジスタＮ５がターンオンされると、ＶＤＤパッド１から高電位電源線４、電源接地間ＥＳＤ保護素子１３、低電位電源線６、ＮＭＯＳトランジスタＮ２、及び、ＮＭＯＳトランジスタＮ５を経由して信号出力パッド２に到達する放電経路が形成される。この放電経路に放電電流Ｉ２ｎｄが流れると、ＮＭＯＳトランジスタＮ２のチャネル抵抗Ｒｎによって、ノードＢの電位が低下し、ＮＭＯＳトランジスタＮ１のソース−ドレイン間に印加されるストレス電圧Ｖｓｔｒｅｓｓが低減される。これにより、ＮＭＯＳトランジスタＮ１の破壊が有効に防止される。
【００４８】
なお、第２の実施形態と同様に、ＮＭＯＳトランジスタＮ５に過剰な放電電流が流れることを防止するための抵抗素子が挿入されてもよい。具体的には、図１１に示されているように、抵抗素子Ｒ２がＮＭＯＳトランジスタＮ５のバックゲートと低電位電源線６の間に挿入され、抵抗素子Ｒ３が信号線５のノードＡとＮＭＯＳトランジスタＮ１のゲート（ノードＢ）との間にＮＭＯＳトランジスタＮ５と直列に挿入される。
【００４９】
また、図１２Ａに示されているように、第３の実施形態と同様に、信号線５のノードＡとＮＭＯＳトランジスタＮ１のゲート（ノードＢ）の間にＮＭＯＳトランジスタＮ５と直列にダイオードＤ２が挿入されてもよい。ダイオードＤ２は、その順方向がノードＢからノードＡに向かう方向であるように挿入される。ダイオードＤ２は、低電位電源線６の電位がノイズなどの原因によって高くなった場合にＮＭＯＳトランジスタＮ５が誤動作することを有効に防ぐ。また、図１２Ｂに示されているように、ダイオードＤ２の代わりに、１個又は複数のＮＭＯＳトランジスタを挿入してもよい。図１２Ｂは、ノードＡとノードＢの間にＮＭＯＳトランジスタＮ５と直列に１つのＮＭＯＳトランジスタＮ５ｂが挿入された構成を図示している。
【００５０】
第５の実施形態：
図１３は、本発明の第５の実施形態の半導体装置の構成を示す回路図である。第５の実施形態では、高電位電源線４と信号線５のノードＡの間に接続されたＰＭＯＳトランジスタＰ１を保護するための構成が提供される。より具体的には、ＰＭＯＳトランジスタＰ１のゲートには、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３とで構成されたプリドライバー９ｂが接続される。ＰＭＯＳトランジスタＰ３のソースは高電位電源線に接続され、ドレインはＰＭＯＳトランジスタＰ１のゲートに接続されたノードＣに接続されている。ＰＭＯＳトランジスタＰ３は、ＰＭＯＳトランジスタＰ１のゲートをＶＤＤ電位にプルアップする役割を有している。一方、ＮＭＯＳトランジスタＮ３のソースは低電位電源線（接地線）に接続され、ドレインはノードＣに接続されている。ＮＭＯＳトランジスタＮ３は、ＰＭＯＳトランジスタＰ１のゲートをＧＮＤ電位にプルダウンする役割を有している。
【００５１】
加えて、信号線５のノードＡとＰＭＯＳトランジスタＰ１のゲート（ノードＣ）の間に、サブＥＳＤ保護素子として機能するＮＭＯＳトランジスタＮ５が接続されている。詳細には、ＮＭＯＳトランジスタＮ５のソースがノードＡに接続され、ドレインがノードＣに接続され、ゲートとバックゲートが低電位電源線６に接続される。
【００５２】
本実施形態の構成は、ＶＤＤパッド１と信号出力パッド２の間に、信号出力パッド２に対して正極性のＥＳＤサージがＶＤＤパッド１に印加された場合におけるＰＭＯＳトランジスタＰ１の破壊を防止することを目的とするものである。信号出力パッド２に対して正極性のＥＳＤサージがＶＤＤパッド１に印加されると、高電位電源線４の電位が上昇する。このとき、プリドライバー９ｂのＰＭＯＳトランジスタＰ３のゲートはフローティングであり、したがって、ＰＭＯＳトランジスタＰ３がオン状態になる場合がある。ＰＭＯＳトランジスタＰ３がオン状態になると、ＰＭＯＳトランジスタＰ１のドレイン−ゲート間に大きな電圧が印加され、ＰＭＯＳトランジスタＰ１が破壊される恐れがある。以下に述べられるように、本実施形態では、ＮＭＯＳトランジスタＮ５が信号線５のノードＡとＰＭＯＳトランジスタＰ１のゲート（ノードＣ）の間に放電経路を提供することにより、ＰＭＯＳトランジスタＰ１の破壊が防止されている。
【００５３】
詳細には、信号出力パッド２に対して正極性のＥＳＤサージがＶＤＤパッド１に印加されると、メインＥＳＤ保護素子１１で放電が行われながら、高電位電源線４と信号線５との間の電圧ＶＥＳＤが上昇していく。電圧ＶＥＳＤが上昇する一方で、低電位電源線６は、電源容量Ｃｘにより高電位電源線４と同じ電位に引っ張られる。したがって、低電位電源線６の電位が信号線５の電位よりも高くなる。低電位電源線６と信号線５の電位差がＮＭＯＳトランジスタＮ５の閾値電圧Ｖｔを超えると、ＮＭＯＳトランジスタＮ５がターンオンされ、ＭＯＳ動作を行う。
【００５４】
ＮＭＯＳトランジスタＮ５がターンオンされると、ＶＤＤパッド１から高電位電源線４、ＰＭＯＳトランジスタＰ３、及び、ＮＭＯＳトランジスタＮ５を経由して信号出力パッド２に到達する放電経路が形成される。この放電経路に放電電流Ｉ２ｎｄが流れると、ＰＭＯＳトランジスタＰ３のチャネル抵抗Ｒｐによって、ノードＣの電位が低下し、ＰＭＯＳトランジスタＰ１のソース−ドレイン間に印加されるストレス電圧Ｖｓｔｒｅｓｓが低減される。これにより、ＰＭＯＳトランジスタＰ１の破壊が有効に防止される。
【００５５】
このような構成は、図１４に図示されているように、高電位電源線４と信号線５の間にカスケード接続されたＰＭＯＳトランジスタＰ１、Ｐ４を備え、信号線５と低電位電源線６の間に抵抗素子Ｒ１を備える最終段縦積み出力ドライバー８ｂのＰＭＯＳトランジスタＰ１の保護にも適用可能である。ここで、ＰＭＯＳトランジスタＰ４は電流源として機能し、抵抗素子Ｒ１は負荷として機能するものである。
【００５６】
なお、本実施形態においても、第２の実施形態と同様に、ＮＭＯＳトランジスタＮ５に過剰な放電電流が流れることを防止するための抵抗素子が挿入されてもよい。具体的には、第１の抵抗素子がＮＭＯＳトランジスタＮ５のバックゲートと低電位電源線６の間に挿入され、第２の抵抗素子が信号線５のノードＡとＰＭＯＳトランジスタＰ１のゲート（ノードＣ）との間にＮＭＯＳトランジスタＮ５と直列に挿入されてもよい。
【００５７】
また、第３の実施形態と同様に、ＮＭＯＳトランジスタＮ５の誤動作を防ぐダイオードが、ＮＭＯＳトランジスタＮ５と直列に挿入されてもよい。このダイオードは、ＰＭＯＳトランジスタＰ１のゲート（ノードＣ）から信号線５のノードＡに向かう方向が順方向であるように接続される。更に、ダイオードの代わりに、ゲートとバックゲートが低電位電源線６に接続されたＮＭＯＳトランジスタがＮＭＯＳトランジスタＮ５と直列に挿入されてもよい。
【００５８】
第６の実施形態：
図１５は、本発明の第６の実施形態の半導体装置の構成を示す回路図である。第６の実施形態においても、高電位電源線４と信号線５のノードＡの間に接続されたＰＭＯＳトランジスタＰ１を保護するための構成が提供される。第６の実施形態では、サブＥＳＤ保護素子として機能するＰＭＯＳトランジスタＰ５が、信号線５のノードＡとＰＭＯＳトランジスタＰ１のゲート（ノードＣ）の間に接続される。ＰＭＯＳトランジスタＰ５は、そのドレインがノードＡに接続され、ソースがノードＣに接続され、ゲートとバックゲートが高電位電源線４に接続されている。
【００５９】
本実施形態の構成は、ＶＤＤパッド１と信号出力パッド２の間に、ＶＤＤパッド１に対して正極性のＥＳＤサージが信号出力パッド２に印加された場合におけるＰＭＯＳトランジスタＰ１の破壊を防止することを目的とするものである。ＶＤＤパッド１に対して正極性のＥＳＤサージが信号出力パッド２に印加されると、信号線５の電位が上昇する。このとき、プリドライバー９ｂのＰＭＯＳトランジスタＰ３のゲートはフローティングであり、したがって、ＰＭＯＳトランジスタＰ３がオン状態になる場合がある。ＰＭＯＳトランジスタＰ３がオン状態になると、ＰＭＯＳトランジスタＰ１のドレイン−ゲート間に大きな電圧が印加され、ＰＭＯＳトランジスタＰ１が破壊される恐れがある。以下に述べられるように、本実施形態では、ＰＭＯＳトランジスタＰ５が信号線５のノードＡとＰＭＯＳトランジスタＰ１のゲート（ノードＣ）の間に放電経路を提供することにより、ＰＭＯＳトランジスタＰ１の破壊が防止されている。
【００６０】
詳細には、ＶＤＤパッド１に対して正極性のＥＳＤサージが信号出力パッド２に印加されると、メインＥＳＤ保護素子１１で放電が行われながら、信号線５の電位が上昇する。信号線５と高電位電源線４の電位差がＰＭＯＳトランジスタＰ５の閾値電圧Ｖｔを超えると、ＰＭＯＳトランジスタＰ５がターンオンされ、ＭＯＳ動作を行う。
【００６１】
ＰＭＯＳトランジスタＰ５がターンオンされると、信号出力パッド２から信号線５、ＰＭＯＳトランジスタＰ５、ＰＭＯＳトランジスタＰ３、及び、高電位電源線４を経由してＶＤＤパッド１に到達する放電経路が形成される。この放電経路に放電電流Ｉ２ｎｄが流れると、ＰＭＯＳトランジスタＰ３のチャネル抵抗Ｒｐによって、ノードＣの電位が上昇し、ＰＭＯＳトランジスタＰ１のソース−ドレイン間に印加されるストレス電圧Ｖｓｔｒｅｓｓが低減される。これにより、ＰＭＯＳトランジスタＰ１の破壊が有効に防止される。
【００６２】
第５の実施形態と同様に、このような構成は、図１４に図示されているような、高電位電源線４と信号線５の間にカスケード接続されたＰＭＯＳトランジスタＰ１、Ｐ４を備え、信号線５と低電位電源線６の間に抵抗素子Ｒ１を備える最終段縦積み出力ドライバー８ｂのＰＭＯＳトランジスタＰ１の保護にも適用可能である。
【００６３】
また、本実施形態においても、第２の実施形態と同様に、ＮＭＯＳトランジスタＮ５に過剰な放電電流が流れることを防止するための抵抗素子が挿入されてもよい。具体的には、第１の抵抗素子がＰＭＯＳトランジスタＰ５のバックゲートと高電位電源線４の間に挿入され、第２の抵抗素子が信号線５のノードＡとＰＭＯＳトランジスタＰ１のゲート（ノードＣ）との間にＰＭＯＳトランジスタＰ５と直列に挿入されてもよい。
【００６４】
また、第３の実施形態と同様に、ＰＭＯＳトランジスタＰ５の誤動作を防ぐダイオードが、ＰＭＯＳトランジスタＰ５と直列に挿入されてもよい。このダイオードは、信号線５のノードＡからＰＭＯＳトランジスタＰ１のゲート（ノードＣ）に向かう方向が順方向であるように接続される。更に、ダイオードの代わりに、ゲートとバックゲートが高電位電源線４に接続されたＰＭＯＳトランジスタがＰＭＯＳトランジスタＰ５と直列に挿入されてもよい。
【００６５】
なお、以上には本発明の様々な実施形態が記述されているが、本発明は、上記の実施形態に限定されるものではなく、当業者に自明的な様々な変更が可能である。また、上記に記述された様々な実施形態は、矛盾がない限り、組み合わせて実施可能であることに留意されたい。例えば、抵抗素子Ｒ２、Ｒ３により過剰電流を抑制する構成（図８）と、ダイオードＤ２又はＰＭＯＳトランジスタＰ５ｂを挿入する構成（図９Ｂ）を同時に実施してもよい。また、サブＥＳＤ保護素子としてＰＭＯＳトランジスタを使用する回路構成と、サブＥＳＤ保護素子としてＮＭＯＳトランジスタを使用する回路構成とを一の集積回路に同時に実装してもよい。
【符号の説明】
【００６６】
１：ＶＤＤパッド
２：信号出力パッド
３：ＧＮＤパッド
４：高電位電源線
５：信号線
６：低電位電源線
７：出力回路
８：最終段出力ドライバー
８ａ：最終段縦積み出力ドライバー
９ａ、９ｂ：プリドライバー
１１、１２：メインＥＳＤ保護素子
Ａ、Ｂ、Ｃ：ノード
Ｐ１、Ｐ２、Ｐ３、Ｐ５、Ｐ５ｂ：ＰＭＯＳトランジスタ
Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５、Ｎ５ｂ：ＮＭＯＳトランジスタ
Ｒ１、Ｒ２、Ｒ３：抵抗素子
Ｃｘ：電源容量
Ｄ２：ダイオード
１０１：ＶＤＤパッド
１０２：信号出力パッド
１０３：ＧＮＤパッド
１０４：高電位電源線
１０５：信号線
１０６：低電位電源線
１０７：出力回路
１０８：最終段出力ドライバー
１０９：プリドライバー
１１１、１１２：ＥＳＤ保護素子
２０１：ＶＤＤパッド
２０２：信号パッド
２０３：ＧＮＤパッド
２０４：高電位電源線
２０５：信号線
２０６：低電位電源線
２０７：サイリスタ
Ｄ１：ダイオード
【図１】
0005546265.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４】
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【図１５】
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