(57)【特許請求の範囲】
【請求項１】
第１の配線、この第１の配線の上に積層され第１の極性の電圧印加により低抵抗状態になり前記第１の極性とは異なる第２の極性の電圧印加により高抵抗状態となるメモリセル、このメモリセルの上に前記第１の配線と直交するように形成された第２の配線を有するメモリセルアレイと、
前記第１の配線及び前記第２の配線を介して前記メモリセルを高抵抗状態と低抵抗状態との間で遷移させる制御回路と
を備えた不揮発性半導体記憶装置であって、
前記制御回路は、前記メモリセルを低抵抗状態に設定するセット動作に際して、前記メモリセルにセットのための第１の電圧を印加した後、前記メモリセルの抵抗が所定の抵抗値よりも低くなったことを確認するベリファイリードを実行する動作を、前記第１の電圧を所定量ずつ増加させつつ前記メモリセルの抵抗値が前記所定の抵抗値よりも低くなるまで繰り返すと共に、前記ベリファイリードの後、次の前記第１の電圧の印加に先立って前記メモリセルに対して前記第１の電圧と振幅が同一で極性の異なる第２の電圧を印加する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
第１の配線、この第１の配線の上に積層され第１の極性の電圧印加により低抵抗状態になり前記第１の極性とは異なる第２の極性の電圧印加により高抵抗状態となるメモリセル、このメモリセルの上に前記第１の配線と直交するように形成された第２の配線を有するメモリセルアレイと、
前記第１の配線及び前記第２の配線を介して前記メモリセルを高抵抗状態と低抵抗状態との間で遷移させる制御回路と
を備えた不揮発性半導体記憶装置であって、
前記制御回路は、前記メモリセルを低抵抗状態に設定するセット動作に際して、前記メモリセルにセットのための第１の電圧を印加した後、前記メモリセルの抵抗が所定の抵抗値よりも低くなったことを確認するベリファイリードを実行する動作を、前記メモリセルの抵抗値が前記所定の抵抗値よりも低くなるまで繰り返すと共に、前記ベリファイリードの後、次の前記第１の電圧の印加に先立って前記メモリセルに対して前記第１の電圧と極性の異なる第２の電圧を印加し、
前記第１の電圧及び前記第２の電圧は、前記メモリセルへの印加回数が増加する毎に振幅が所定量ずつ増加する
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
第１の配線、この第１の配線の上に積層され第１の極性の電圧印加により低抵抗状態になり前記第１の極性とは異なる第２の極性の電圧印加により高抵抗状態となるメモリセル、このメモリセルの上に前記第１の配線と直交するように形成された第２の配線を有するメモリセルアレイと、
前記第１の配線及び前記第２の配線を介して前記メモリセルを高抵抗状態と低抵抗状態との間で遷移させる制御回路と
を備えた不揮発性半導体記憶装置であって、
前記制御回路は、前記メモリセルを低抵抗状態に設定するセット動作に際して、前記メモリセルにセットのための第１の電圧を印加した後、前記メモリセルの抵抗が所定の抵抗値よりも低くなったことを確認するベリファイリードを実行する動作を、前記メモリセルの抵抗値が前記所定の抵抗値よりも低くなるまで繰り返すと共に、前記ベリファイリードの後、次の前記第１の電圧の印加に先立って前記メモリセルに対して前記第１の電圧と極性の異なる第２の電圧を印加し、
前記第１の電圧とその直後に印加される前記第２の電圧とは、振幅が同一である
ことを特徴とする不揮発性半導体記憶装置。
【請求項４】
第１の配線と、この第１の配線の上に積層され第１の極性の電圧印加により低抵抗状態になり第１の極性とは異なる第２の極性の電圧印加により高抵抗状態となるメモリセルと、このメモリセルの上に前記第１の配線と直交するように形成された第２の配線とを有するメモリセルアレイを備えた不揮発性半導体記憶装置のデータ書き込み方法であって、
前記メモリセルを低抵抗状態に設定するセット動作に際して、
前記メモリセルにセットのための第１の電圧を印加した後、前記メモリセルの抵抗が所定の抵抗値よりも低くなったことを確認するベリファイリードを実行する動作を、前記第１の電圧を所定量ずつ増加させつつ前記メモリセルの抵抗値が前記所定の抵抗値よりも低くなるまで繰り返すと共に、
前記ベリファイリードの後、次の前記第１の電圧の印加に先立って前記メモリセルに対して前記第１の電圧と極性の異なる第２の電圧を印加し、
前記第１の電圧とその直後に印加される前記第２の電圧とは、振幅が同一である
ことを特徴とする不揮発性半導体記憶装置のデータ書き込み方法。
【請求項５】
第１の配線と、この第１の配線の上に積層され第１の極性の電圧印加により低抵抗状態になり第１の極性とは異なる第２の極性の電圧印加により高抵抗状態となるメモリセルと、このメモリセルの上に前記第１の配線と直交するように形成された第２の配線とを有するメモリセルアレイを備えた不揮発性半導体記憶装置のデータ書き込み方法であって、
前記メモリセルを低抵抗状態に設定するセット動作に際して、
前記メモリセルにセットのための第１の電圧を印加した後、前記メモリセルの抵抗が所定の抵抗値よりも低くなったことを確認するベリファイリードを実行する動作を、前記メモリセルの抵抗値が前記所定の抵抗値よりも低くなるまで繰り返すと共に、
前記ベリファイリードの後、次の前記第１の電圧の印加に先立って前記メモリセルに対して前記第１の電圧と極性の異なる第２の電圧を印加し、
前記第１の電圧及び前記第２の電圧は、前記メモリセルへの印加回数が増加する毎に振幅が所定量ずつ増加する
ことを特徴とする不揮発性半導体記憶装置のデータ書き込み方法。
【請求項６】
第１の配線と、この第１の配線の上に積層され第１の極性の電圧印加により低抵抗状態になり第１の極性とは異なる第２の極性の電圧印加により高抵抗状態となるメモリセルと、このメモリセルの上に前記第１の配線と直交するように形成された第２の配線とを有するメモリセルアレイを備えた不揮発性半導体記憶装置のデータ書き込み方法であって、
前記メモリセルを低抵抗状態に設定するセット動作に際して、
前記メモリセルにセットのための第１の電圧を印加した後、前記メモリセルの抵抗が所定の抵抗値よりも低くなったことを確認するベリファイリードを実行する動作を、前記メモリセルの抵抗値が前記所定の抵抗値よりも低くなるまで繰り返すと共に、
前記ベリファイリードの後、次の前記第１の電圧の印加に先立って前記メモリセルに対して前記第１の電圧と極性の異なる第２の電圧を印加し、
前記第１の電圧とその直後に印加される前記第２の電圧とは、振幅が同一である
ことを特徴とする不揮発性半導体記憶装置のデータ書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書記載の技術は、不揮発性半導体記憶装置及びそのデータ書き込み方法に関する。
【背景技術】
【０００２】
大容量データを記憶して利用するメモリとして、三次元化が容易な抵抗変化型メモリ（ＲｅＲＡＭ：Ｒｅｓｉｓｔｉｖｅ  ＲＡＭ）などが注目されている。これら抵抗変化型メモリの特徴は、メモリセルに印加する電圧の方向によって電圧−電流特性が大きく変わる非対称性にある。
【０００３】
一方、メモリに対するデータの書き換えを可能にするためには、抵抗変化型メモリを構成する可変抵抗素子の抵抗状態が外部からの電圧操作によって容易に制御可能であることが必要である。しかし、抵抗を形作る物質の物理的な状態に依存して十分な制御性を実現できないことがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２１８５９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、制御性の高い不揮発性半導体記憶装置及びそのデータ書込方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
実施形態に係る不揮発性半導体記憶装置は、第１の配線と、この第１の配線の上に積層されたメモリセルと、このメモリセルの上に第１の配線と直交するように形成された第２の配線とを有するセルアレイ層を備える。メモリセルを低抵抗状態に設定するセット動作に際して、メモリセルにセットのための第１の電圧を印加した後、メモリセルの抵抗が所定の抵抗値よりも低くなったことを確認するベリファイリードを実行する動作を、メモリセルの抵抗値が所定の抵抗値よりも低くなるまで繰り返すと共に、ベリファイリードの後、次の前記第１の電圧の印加に先立ってメモリセルに対して前記第１の電圧と極性の異なる第２の電圧を印加する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る不揮発性半導体記憶装置の全体構成を示すブロック図である。
【図２】同不揮発性半導体記憶装置のメモリセルアレイ構造を示す斜視図である。
【図３】同メモリセルアレイの等価回路図である。
【図４】他のメモリセルアレイの構造を示す等価回路図である。
【図５】他のメモリセルアレイの構造を示す等価回路図である。
【図６】同不揮発性半導体記憶装置の周辺回路の構成例を示す斜視図である。
【図７】同不揮発性半導体記憶装置のメモリセルアレイを構成及びその特性を示す図である。
【図８】同不揮発性半導体記憶装置のセット動作を説明するためのフローチャートである。
【図９】同不揮発性半導体記憶装置のセット動作を説明するための電圧波形図である。
【図１０】第２の実施形態に係る不揮発性半導体記憶装置のセット動作を説明するためのフローチャートである。
【図１１】同不揮発性半導体記憶装置のセット動作を説明するための電圧波形図である。
【図１２】第３の実施形態に係る不揮発性半導体記憶装置のセット動作を説明するためのフローチャートである。
【図１３】同不揮発性半導体記憶装置のセット動作を説明するための電圧波形図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しながら実施形態に係る半導体記憶装置について説明する。
【０００９】
［第１実施形態］
［半導体記憶装置の概要］
図１は、実施形態に係る半導体記憶装置の構成図である。この半導体記憶装置は、メモリセルアレイ１と、このメモリセルアレイ１に対するデータ消去、データ書き込み及びデータ読み出しを制御するカラム制御回路２及びロウ制御回路３とを備える。メモリセルアレイ１は、複数積層されたメモリセルマットＭＭ（メモリセル層）を有する。各メモリセルマットＭＭは、互いに交差する複数のビット線ＢＬ（第１配線）及び複数のワード線ＷＬ（第２配線）と、これらビット線ＢＬ及びワード線ＷＬの各交差位置に接続されたメモリセルＭＣを有する。
【００１０】
カラム制御回路２は、メモリセルマットＭＭのビット線ＢＬに接続されている。カラム制御回路２は、メモリセルＭＣのデータ消去、メモリセルＭＣへのデータ書き込み及びメモリセルＭＣからのデータ読み出しを行うためにビット線ＢＬを制御する。カラム制御回路２には、ビット線を選択し、アクセス動作に必要な電圧をビット線ＢＬに供給するデコーダ及びマルチプレクサを含むビット線ドライバ２ａと、読み出し動作時にメモリセルＭＣに流れる電流を検知・増幅してメモリセルＭＣが記憶するデータを判定するセンスアンプ２ｂを有する。
【００１１】
一方、ロウ制御回路３は、メモリセルマットＭＭのワード線ＷＬに接続されている。ロウ制御回路３は、アクセス動作時にワード線ＷＬを選択する。ロウ制御回路３は、アクセス動作に必要な電圧をワード線ＷＬに供給するワード線ドライバ３ａを有する。なお、このロウ制御回路３は、カラム制御回路２と共にアクセス回路に含まれる。
【００１２】
図２は、メモリセルアレイ１の一部を示す模式的な斜視図である。
メモリセルアレイ１は、クロスポイント型のメモリセルアレイである。メモリセルアレイ１のメモリセルマットＭＭは、平行に配設された複数のビット線ＢＬと、これらビット線ＢＬと交差する方向に平行に配設された複数のワード線ＷＬを有する。ビット線ＢＬ及びワード線ＷＬの各交差部には、両配線に挟まれるようにメモリセルＭＣが設けられている。メモリセルアレイ１は、前述の通り、このような複数のメモリセルマットＭＭを多層に積層することにより形成されている。上下に隣接するメモリセルマットＭＭ同士は、ワード線ＷＬ或いはビット線ＢＬを共有している。図２の場合、メモリセルアレイ１の最下層のメモリセルマットＭＭ０と、このメモリセルマットＭＭ０の上に隣接するメモリセルマットＭＭ１は、ビット線ＢＬ００〜ＢＬ０２を共有している。又、図２に示す構造においては、積層方向から見てビット線ＢＬ及びワード線ＷＬの交点にピラー状のメモリセルＭＣの積層構造が形成されているが、ビット線層（ビット線ＢＬが第２の方向に複数配列された層）とワード線層（ワード線ＷＬが第１の方向に複数配列された層）との間の層全面にメモリセルＭＣの積層構造が形成される構造を採用することも可能である。
【００１３】
図３は、図２に示したメモリセルアレイ１の等価回路図である。メモリセルＭＣは、後に詳細に述べるように、可変抵抗特性と非オーミック特性を有しており、電流が多く流れる向きを長い三角形で示している。したがって、三角形の基端側をアノード、先端側をカソードとする。いま、図３におけるメモリセルＭＣ００１１に読み出し動作を行う場合、ビット線ドライバ２ａは、メモリセルＭＣ００１１のアノード側に接続されたビット線ＢＬ００にＶｒｅａｄを供給し、ワード線ドライバ３ａは、メモリセルＭＣ００１１のカソード側に接続されたワード線ＷＬ１１に接地電圧Ｖｓｓを供給する。これにより、図中矢印の様に電流が流れて読み出し動作が行なわれる。又、セット動作を行う場合、ビット線ドライバ２ａは、ビット線ＢＬ００にセット電圧Ｖｓｅｔを、ワード線ドライバ３ａは、ワード線ＷＬ１１に接地電圧Ｖｓｓを印加する。更に、リセット動作を行う場合、ビット線ドライバ２ａは、ビット線ＢＬ００に接地電圧Ｖｓｓを、ワード線ドライバ３ａは、ワード線ＷＬ１１にリセット電圧Ｖｒｅｓｅｔを印加する。選択されるメモリセルＭＣ００１１以外のメモリセルＭＣに接続されるビット線ＢＬやワード線ＷＬにどの様な電位を与えるかは重要な点で、選択されたメモリセルＭＣ００１１が確実にアクセス出来るようにする必要がある。尚、本実施形態に係るメモリセルアレイ１はメモリセルマットＭＭごとに電流整流方向を逆転させているが、図４に示す様に、全てのメモリセルマットＭＭの電流整流方向を同じ向きとすることも可能である。更に、本実施形態に係るメモリセルアレイ１においては、メモリセルマットＭＭ間でビット線ＢＬ及びワード線ＷＬを共有しているが、図５に示す通り、メモリセルマットＭＭごとにビット線ＢＬ及びワード線ＷＬを独立に形成し、メモリセルマットＭＭ間を絶縁することも可能である。
【００１４】
以上のクロスポイント型のメモリセルアレイ１を用いて三次元メモリを構成するためには、三次元メモリにアクセスするための周辺回路として図１で示したようなセンスアンプ、ドライバ、デコーダ、マルチプレクサなどを各メモリセルアレイ１に設ける必要がある。この構成例を図６に示す。
【００１５】
この図の例では、メモリセルアレイ１のビット線ＢＬ及びワード線ＷＬから基板回路への配線を行うため、メモリセルアレイ１の４辺を垂直配線領域としている。メモリセルアレイ１にアクセスするためのカラム制御回路２及びロウ制御回路３は、図示のようにメモリセルアレイ１下の基板上に設けられる。メモリセルアレイ１のビット線ＢＬ方向の両端部に対応する位置にはビット線ドライバ２ａが配置されている。メモリセルアレイ１の下側中央にはセンスアンプ２ｂが配置され、メモリセルアレイ１のワード線ＷＬ方向の両端部に対応する位置にワード線ドライバ３ａが配置されている。センスアンプ２ｂ及びワード線ドライバ３ａと、ビット線ドライバ２ａとの間には、バス１ａが配置されている。これによって、この半導体記憶装置のチップ面積は、ほぼメモリセルアレイ１の面積に等しくすることができる。
【００１６】
ビット線ドライバ２ａ及びワード線ドライバ３ａは、外部からのアドレス信号とコマンドに従ってビット線ＢＬ及びワード線ＷＬを選択し、選択したビット線ＢＬ及びワード線ＷＬに所定レベルの電圧を設定する。ビット線ドライバ２ａとセンスアンプ２ｂとの間は、グローバルバス領域の一部であるバス１ａを介してデータが転送される。
【００１７】
［メモリセル］
次に、本実施形態に係るメモリセルＭＣについて説明する。なお、ここでは、抵抗変化メモリ素子の代表としてＣＢＲＡＭ（Ｃｏｎｄｕｃｔｉｏｎ  Ｂｒｉｄｇｅ  ＲＡＭ）を用いたメモリセルについて説明するが、低抵抗状態と高抵抗状態を印加する電圧とその極性によって変えてその状態をある程度保持できる素子であれば、カルコゲナイド化合物、金属酸化物結晶、トンネル磁気抵抗効果による抵抗変化を用いるＭＲＡＭ素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電ＲＡＭ（ＰＦＲＡＭ）など、その構成を問わない。また、ここでは、抵抗変化素子のみでは必ずしも印加電圧の極性に対する電流特性の非対称性を十分に示さないので、ダイオード特性を有する構成を積極的に導入した構成として検討するが、特にダイオード特性素子を構成に含まずとも、抵抗変化素子自体がダイオード特性を持っているのであれば、この特性部分を分離してダイオードとして考えればよい。
【００１８】
図７は、実施形態におけるメモリセルＭＣの構成及びその特性を示す図である。メモリセルＭＣは、図７の最も左の模式的構造図に示すように、ビット線ＢＬ及びワード線ＷＬの間にビット線ＢＬ側から順に配置された金属層１１及びアモルファスシリコン層１２を有する。金属層１１は金属イオンの発生源として機能する。アモルファスシリコン層１２は、金属のフィラメントが成長する媒体となる。尚、アモルファスシリコン層１２とワード線ＷＬとの間に、ｐ型のドープトポリシリコン層や、ｎ型のドープトポリシリコン層を形成することも可能である。その他、アモルファスシリコン層１２とワード線ＷＬとの間に、ダイオードを形成することも可能である。
なお、図７の構成図では、アモルファスシリコン層１２を用いたが、半導体に限るものではなく、酸化シリコン（ＳｉＯｘ）、酸窒化シリコン（ＳｉＯｘＮｙ）、窒化シリコン（ＳｉＮｘ）、金属酸化膜等の絶縁膜でもかまわない。また、アモルファスシリコン層１２は、これらの絶縁膜の積層構造でもよく、例えばアモルファスシリコンと酸化シリコンとの積層構造とすることも可能である。また、図７の構成図のＷＬは、電極として機能すればよく、ｐタイプのドープトポリシリコン層１３や、ｎタイプのドープトポリシリコンでもよいし、金属でもかまわない。
【００１９】
図７の構成図の右側には、このメモリセルＭＣの状態と構成を模式的に表す図として、いくつかのセル状態における模式図を示している。金属フィラメントは下向きの縦長の三角形で示している。又、メモリセルＭＣは、ビット線ＢＬ側をアノード、ワード線ＷＬ側をカソードとする。
【００２０】
リセット状態のメモリセルＭＣは、メモリセルＭＣ中に形成されたフィラメントが、アモルファスシリコン層１２を貫通しておらず、高抵抗な状態である。この様なリセット状態のメモリセルＭＣに対して、正方向にセット電圧を印加すると、フィラメントがアモルファスシリコン層１２を貫通して、セット状態、即ち低抵抗状態になる。以下において、リセット状態のメモリセルＭＣに対してセット電圧を印加してセット状態にすることを、セット動作と呼ぶ。
【００２１】
従来のセット動作においては、メモリセルＭＣに対してセット電圧を印加し、メモリセルＭＣの抵抗が変化したか否かを確認すべくベリファイ電圧を印加してメモリセルＭＣの抵抗値を測定し、セット動作が完了していなかった場合には再度メモリセルＭＣに対してセット電圧の印加を行っていた。しかしながら、この様にメモリセルＭＣに対してセット電圧の印加を繰り返すと、図７の最右図に示す様に金属層１１からアモルファスシリコン層１２内に引き込まれるイオンの量が増大し、フィラメントがドープトシリコン層１３と強く接続された過セット状態となってしまう可能性がある。一旦過セット状態となってしまったメモリセルＭＣは、逆方向電圧（リセット電圧）の印加によってもリセット状態に戻らなくなってしまうことがある。
【００２２】
［セット動作］
次に、以上の点を踏まえた本実施形態に係る不揮発性半導体記憶装置のセット動作について、図８及び９を参照して説明する。図８は本実施形態に係る不揮発性半導体記憶装置のセット動作を説明するためのフローチャート、図９は同セット動作を説明するための電圧パルス波形である。
【００２３】
本実施形態に係る不揮発性半導体記憶装置のセット動作おいては、メモリセルＭＣを上述した過セット状態にすることを防ぐために、メモリセルＭＣにセット電圧Ｖｓｅｔを印加し（ステップＳ１）、次にベリファイリード電圧Ｖｖｅｒを印加してベリファイリードを行って（ステップＳ２）、メモリセルＭＣの抵抗が所定の抵抗値よりも高かった場合には前記メモリセルに対して前記セット電圧Ｖｓｅｔと極性の異なるリセット電圧Ｖｒｅｓｅｔを印加する（ステップＳ３）。次に、セット電圧Ｖｓｅｔを所定量（α）だけ昇圧させて（ステップＳ４）再度メモリセルＭＣに印加する。ベリファイリードでセット動作の完了が確認されなかったら（ステップＳ２）、リセット電圧Ｖｒｅｓｅｔとして−（Ｖｓｅｔ＋α）を印加する（ステップＳ３）。以後、ベリファイ動作でセット動作完了が確認されるまで、順次αだけ電圧を増加させながら、セット電圧とリセット電圧の印加を繰り返す。本実施形態においては、メモリセルＭＣに対してセット電圧Ｖｓｅｔ＋ｎα（ｎは、０，１，２，…）を複数回印加する際、その合間にメモリセルＭＣに対してリセット電圧Ｖｒｅｓｅｔ−ｎαを印加することによって一旦金属層１１から引き出された金属イオンを金属層１１に戻し、メモリセルＭＣが過セット状態となること防いでいる。
【００２４】
尚、本実施形態においてはセット電圧Ｖｓｅｔとリセット電圧の大きさ｜Ｖｒｅｓｅｔ｜は等しく、かつステップＳ４において同じ量だけ増加する。即ち、同一の書込みサイクル（ステップＳ１〜Ｓ４）内においては、セット電圧Ｖｓｅｔ＋ｎαとリセット電圧｜Ｖｒｅｓｅｔ｜＋ｎαとは、常に等しくなる。
【００２５】
［第２実施形態］
次に、第２実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態に係る不揮発性半導体記憶装置は、基本的には第１の実施形態に係る不揮発性半導体記憶装置と同様であるが、セット電圧の印加方法が異なっている。
【００２６】
図１０は、本実施形態に係る不揮発性半導体記憶装置のセット動作を説明するためのフローチャート、図１１は同セット動作を説明するための電圧パルス波形である。本実施形態においては、リセット電圧の大きさ｜Ｖｒｅｓｅｔ｜はセット電圧Ｖｓｅｔよりも低く設定される。又、メモリセルＭＣにセット電圧Ｖｓｅｔを印加し（ステップＳ１１）、ベリファイを行って（ステップＳ１２）、メモリセルＭＣの抵抗が所定の抵抗値よりも高かった場合には、前記メモリセルに対して前記セット電圧Ｖｓｅｔと極性の異なるリセット電圧Ｖｒｅｓｅｔを印加し（ステップＳ１３）、セット電圧Ｖｓｅｔ及びリセット電圧Ｖｒｅｓｅｔの調整をすることなく再度メモリセルＭＣにセット電圧Ｖｓｅｔを印加している。
【００２７】
本実施形態においてはリセット電圧Ｖｒｅｓｅｔの大きさ｜Ｖｒｅｓｅｔ｜がセット電圧Ｖｓｅｔよりも小さく設定されている為、ステップＳ１１において金属層１１から引き出される金属イオンの量が、ステップＳ１３において金属層１１に引き戻される金属イオンの量よりも多くなると考えられる。尚、セット電圧Ｖｓｅｔ及びリセット電圧Ｖｒｅｓｅｔの大きさの大小関係は、メモリセルＭＣの材料、サイズ等によって適宜調整可能である。
【００２８】
尚、本実施形態においては、書き込み動作においてセット電圧Ｖｓｅｔ及びリセット電圧Ｖｒｅｓｅｔが常に一定であるが、例えばセット電圧Ｖｓｅｔを増加させたり、リセット電圧Ｖｒｅｓｅｔを増加又は減少させたりすることも可能である。
【００２９】
［第３実施形態］
次に、第３実施形態に係る不揮発性半導体記憶装置について説明する。第１及び第２実施形態においては、書込みサイクル毎に同じ時間だけセット電圧及びリセット電圧の印加を行っていた。本実施形態においては、書込みサイクル毎にセット電圧及びリセット電圧の印加時間を一定量ずつ増加させる。
【００３０】
図１２は、本実施形態に係る不揮発性半導体記憶装置のセット動作を説明するためのフローチャート、図１３は同セット動作を説明するための電圧パルス波形である。本実施形態においては、メモリセルＭＣにセット電圧印加時間Ｔｓｅｔの間セット電圧Ｖｓｅｔを印加し（ステップＳ２１）、次にベリファイ電圧印加時間Ｔｖｅｒの間ベリファイリード電圧Ｖｖｅｒを印加してベリファイリードを行って（ステップＳ２２）、メモリセルＭＣの抵抗が所定の抵抗値よりも高かった場合には前記メモリセルに対してリセット電圧印加時間Ｔｒｅｓｅｔだけリセット電圧Ｖｒｅｓｅｔ（＝−Ｖｓｅｔ）を印加する（ステップＳ２３）。次に、セット電圧印加時間Ｔｓｅｔ、ベリファイ電圧印加時間Ｔｖｅｒ及びリセット電圧印加時間Ｔｒｅｓｅｔ（以下、パルス幅と呼ぶ）を所定量（α）だけ増加させて（ステップＳ２４）再度メモリセルＭＣに印加する。ベリファイリードでセット動作の完了が確認されなかったら（ステップＳ２２）、リセット電圧印加時間Ｔｒｅｓｅｔだけリセット電圧Ｖｒｅｓｅｔを印加する（ステップＳ２３）。以後、ベリファイ動作でセット動作完了が確認されるまで、順次αだけパルス幅を増加させながら、セット電圧とリセット電圧の印加を繰り返す。この様な方法によっても、第１及び第２実施形態と同様の効果を得ることが可能である。
【００３１】
［その他の実施形態］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３２】
ＭＣ…メモリセル、ＢＬ…ビット線、１１…金属層、１２…アモルファスシリコン層、ＷＬ…ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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