(57)【特許請求の範囲】
【請求項１】
２つの主電極間に流れる主電流と制御電極に流れる制御電流の再結合を抑制する接合型半導体装置であって、
炭化珪素の半導体結晶で作られた基板であり、第１の導電型である第１の主電極用領域と、
前記第１の主電極用領域の下面に設けられた一方の主電極であって前記２つの主電極を構成する前記一方の主電極と、
前記第１の主電極用領域の上面の側に設けられた他方の主電極であって前記２つの主電極を構成する前記他方の主電極と、
前記他方の主電極の下に形成された前記第１の導電型である第２の主電極用領域と、
前記第１の主電極用領域の上に形成された前記第１の導電型である第１の高抵抗層と、
前記第２の主電極用領域の下に形成された前記第１の導電型である第２の高抵抗層と、
平面視において前記他方の主電極の周囲を完全に包囲するように形成された前記制御電極であって、前記制御電極の下に形成された第２の導電型である制御電極用領域と、
前記第１の高抵抗層の上に形成され、前記第２の高抵抗層の下に形成され、且つ前記制御電極用領域に接触する前記第２の導電型である中間層と、
前記中間層における前記制御電極用領域に接触する部分の下方に形成されるように、前記第１の高抵抗層内に前記中間層の下に形成された第１領域と、前記第１領域の上方に形成されるように、前記第２の高抵抗層内に前記中間層の上に形成された第２領域と、を含む、前記第１の導電型又は前記第２の導電型である再結合抑制領域と、
を有し、
前記第１の高抵抗層の抵抗率及び前記第２の高抵抗層の抵抗率の各々は、前記第２の主電極用領域の抵抗率よりも高いことを特徴とする接合型半導体装置。
【請求項２】
２つの主電極間に流れる主電流と制御電極に流れる制御電流の再結合を抑制する接合型半導体装置であって、
炭化珪素の半導体結晶で作られた基板であり、第１の導電型である第１の主電極用領域と、
前記第１の主電極用領域の下面に設けられた一方の主電極であって前記２つの主電極を構成する前記一方の主電極と、
前記第１の主電極用領域の上面の側に設けられた他方の主電極であって前記２つの主電極を構成する前記他方の主電極と、
前記他方の主電極の下に形成された前記第１の導電型である第２の主電極用領域と、
前記第１の主電極用領域の上に形成された前記第１の導電型である第１の高抵抗層と、
前記第２の主電極用領域の下に形成された前記第１の導電型である第２の高抵抗層と、
平面視において前記他方の主電極の周囲を完全に包囲するように形成された前記制御電極であって、前記制御電極の下に形成された第２の導電型である制御電極用領域と、
前記第１の高抵抗層の上に形成され、前記第２の高抵抗層の下に形成され、且つ前記制御電極用領域に接触し、その近傍に形成される低抵抗部分を含む前記第２の導電型である中間層であって、前記中間層の一部である前記低抵抗部分は、イオン注入により前記中間層の残部の抵抗率よりも低い抵抗率を有する、前記中間層と、
前記第１の高抵抗層内に前記中間層の一部の下に形成された第１領域と、前記第２の高抵抗層内に前記中間層の一部の上に形成された第２領域と、を含む、前記第１の導電型又は前記第２の導電型である再結合抑制領域と、
を有し、
前記第１の高抵抗層の抵抗率及び前記第２の高抵抗層の抵抗率の各々は、前記第２の主電極用領域の抵抗率よりも高いことを特徴とする接合型半導体装置。
【請求項３】
２つの主電極間に流れる主電流と制御電極に流れる制御電流の再結合を抑制する接合型半導体装置の製造方法であって、
炭化珪素の半導体結晶で作られた基板である第１の主電極用領域であって、第１の導電型である第１の主電極用領域の上に、前記第１の導電型である第１の高抵抗層を形成する第１の工程と、
前記第１の高抵抗層の上に第２の導電型である中間層を形成する第２の工程と、
前記中間層の上に形成された前記第１の導電型である第２の高抵抗層の上に前記第１の導電型である第２の主電極用領域を形成する第３の工程と、
前記第２の高抵抗層の表面側における前記第２の導電型である制御電極用領域の形成を予定する所定領域の近傍で、前記中間層の上下の面に接するようにイオン注入により、前記第１の高抵抗層及び前記第２の高抵抗層内に第１の導電型又は前記第２の導電型である再結合抑制領域を形成する第４の工程と、
前記第２の高抵抗層の表面側における前記所定領域にイオン注入により前記制御電極用領域を前記中間層に接触するように形成する第５の工程と、
前記第１の主電極用領域の下に一方の主電極であって前記２つの主電極を構成する前記一方の主電極を形成し、前記第２の主電極用領域の上に他方の主電極であって前記２つの主電極を構成する前記他方の主電極を形成し、前記制御電極用領域の上に前記制御電極を形成する第６の工程と、
を含み、
前記第１の高抵抗層の抵抗率及び前記第２の高抵抗層の抵抗率の各々は、前記第２の主電極用領域の抵抗率よりも高いことを特徴とする接合型半導体装置の製造方法。
【請求項４】
２つの主電極間に流れる主電流と制御電極に流れる制御電流の再結合を抑制する接合型半導体装置の製造方法であって、
炭化珪素の半導体結晶で作られた基板である第１の主電極用領域であって、第１の導電型である第１の主電極用領域の上に、前記第１の導電型である第１の高抵抗層を形成する第１の工程と、
前記第１の高抵抗層の上に第２の導電型である中間層を形成する第２の工程と、
前記中間層の上に形成された前記第１の導電型である第２の高抵抗層の上に前記第１の導電型である第２の主電極用領域を形成する第３の工程と、
前記第２の高抵抗層の表面側における前記第２の導電型である制御電極用領域の形成を予定する所定領域の近傍で、前記中間層の一部をイオン注入により低抵抗とする第４の工程と、
前記第２の高抵抗層の表面側における前記所定領域の近傍で、前記中間層の一部の上下の面に接するようにイオン注入により、前記第１の高抵抗層及び前記第２の高抵抗層内に前記第１の導電型又は前記第２の導電型である再結合抑制領域を形成し、前記第２の高抵抗層の表面側における前記所定領域にイオン注入により前記制御電極用領域を前記中間層の前記一部に接触するように形成する第５の工程と、
前記第１の主電極用領域の下に一方の主電極であって前記２つの主電極を構成する前記一方の主電極を形成し、前記第２の主電極用領域の上に他方の主電極であって前記２つの主電極を構成する前記他方の主電極を形成し、前記制御電極用領域の上に前記制御電極を形成する第６の工程と、
を含み、
前記第１の高抵抗層の抵抗率及び前記第２の高抵抗層の抵抗率の各々は、前記第２の主電極用領域の抵抗率よりも高く、
前記中間層の前記一部は、前記中間層の残部の抵抗率よりも低い抵抗率を有する低抵抗部分であることを特徴とする接合型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は接合型半導体装置およびその製造方法に関し、特に、ベース層の領域での電子と正孔との再結合を抑制し、電流増幅率を高めるのに好適な接合型半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
炭化珪素（シリコン・カーバイド（Silicon Carbide）、以下では「ＳｉＣ」と記す。）は、広く半導体装置に応用されているシリコンと比べて、バンドギャップエネルギが大きいという特性を有する。そのためＳｉＣを利用した半導体装置は、高電圧、大電力、高温動作の条件に適しており、パワーデバイスなどへの適用が期待されている。現在、研究開発されているＳｉＣパワーデバイスの構造は、主に、「ＭＯＳ型」と「接合型」の２つの型に分類されている。【０００３】
ここでは接合型ＳｉＣパワーデバイスの性能向上という観点で説明する。接合型ＳｉＣパワーデバイスには、静電誘導トランジスタ（Static Induction Transistor、以下では「ＳＩＴ」と記す。）や接合型電界効果トランジスタ（Junction Field Effect Transistor、以下では「ＪＦＥＴ」と記す。)、あるいはバイポーラトランジスタ（Bipolar Junction Transistor、以下では「ＢＪＴ」と記す。）などがある。なお以下において、ＳＩＴ、ＪＦＥＴ、ＢＪＴは、総称して、「接合型トランジスタ」と呼ぶこととする。【０００４】
従来のＳＩＴの例としては、例えば特許文献１に開示された構造を有するものが知られている。特許文献１に開示されたＳＩＴは、ドレイン領域となるｎ＋型４Ｈ−ＳｉＣ（０００１）面基板上に、下側から、ｎ型第１の高抵抗層、ｐ型チャネルドープ層、ｎ−型第２の高抵抗層、ｎ＋型ソース領域の順序で積層された構造をしている。当該ＳＩＴで、そのソース領域は、当該積層構造において上面からｎ＋型ソース領域、およびｎ−型第２の高抵抗層の途中まで所定の平面パターン形状でエッチングされることにより、分離されて形成される。ＳＩＴは、その上面に、所定のパターン形状に基づいて分離された複数のソース領域を有している。分離された複数のソース領域の間の領域には、その後にＡｌイオン注入の工程が実行され、ｐ型ゲート領域が形成される。従って、分離された複数のソース領域の各々は、ＳＩＴの平面形状で見てみると、その周囲をｐ型ゲート領域で囲まれている。特許文献１に開示されているＳＩＴは、ソース領域とゲート領域との間において、当該ＳＩＴにおけるＳｉＣ表面を表面再結合抑制半導体層で覆うようにした構造を有している。この表面再結合抑制半導体層は、ソース領域（ｎ＋型ソース領域とｎ−型第２の高抵抗層）から流れ出る電子とゲート領域から流れ出る正孔との再結合を抑制する機能を有している。これにより、ソース領域からの電子とゲート領域からの正孔の再結合を抑え、接合型半導体層装置の電流増幅率の向上を達成している。【０００５】
また、従来のＢＪＴの例として例えば非特許文献１あるいは特許文献２に記載された構造を有するものがある。ＢＪＴは、低抵抗のｎ＋型４Ｈ−ＳｉＣ（０００１）面８度オフ基板上に、下側から、ｎ−型高抵抗領域、ｐ型ベース領域、ｎ＋型エミッタ領域の順序に積層されて形成される。エミッタ領域は、多数の細長い形状の領域からなっている。エミッタ領域、ベース領域、コレクタ領域には外部に電気的接続を取るための電極が形成されている。【０００６】
図１０に非特許文献１に開示されたＢＪＴの断面構造図を示す。図１０に示すように、ＢＪＴ５００は、ｎ型低抵抗層であるコレクタ領域５０１、ｎ型高抵抗領域５０２、ｐ型領域のベース領域５０３、ｎ型低抵抗のエミッタ領域５０４、エミッタ領域を囲むように形成されたｐ型低抵抗領域のベースコンタクト領域５０５を備えている。コレクタ領域５０１とベース領域５０３とエミッタ領域のそれぞれの外部には、電気的接続をとるためのコレクタ電極５０６、ベース電極５０７、エミッタ電極５０８が接合されている。さらにＢＪＴ５００の電極以外の露出表面の全体は表面保護膜５０９で覆われている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−２６９６８１号公報
【特許文献２】特開２００６−３５１６２１号公報
【非特許文献】
【０００８】
【非特許文献１】J. Zhang他著「High Power(500V-70A) and High Gain(44-47) 4H-SiC Bipolar Junction Transistors」Materials Science Forum Vols. 457-460 (2004) pp. 1149-1152.
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ＳＩＴやＢＪＴ等の接合型トランジスタでは、ゲートあるいはベース（ベースコンタクト領域）と呼ばれる制御電極の部分がｐｎ接合で形成されている。ソースとドレインの間、あるいはコレクタとエミッタの間のような主電極間に電流を流すため、当該制御電極に電流を流す必要がある。主電極間に流れる電流を「主電流Ｉｄ」、制御電極に流れる電流を「制御電流Ｉｇ」とするとき、両電流の比（Ｉｄ／Ｉｇ）は「電流増幅率」と呼ばれる。接合型トランジスタの開発では、電流増幅率の値を大きくすることが重要な課題となっている。【００１０】
上記電流増幅率を低下させる要因としては、制御電極から流れ込む正孔（制御電流Ｉｇのキャリア）と主電極間を流れる電子（主電流Ｉｄのキャリア）との再結合を挙げることができる。再結合電流の値は、電子密度、正孔密度、再結合準位密度に依存し、それぞれの密度が高いほど再結合電流も大きくなる。【００１１】
再結合が発生しやすい部位としてはＳｉＣ表面が知られている。ＳｉＣ表面の再結合準位の密度を低減するために、ＳｉＣ表面を酸化して保護膜を形成するプロセスで各種の工夫をなすことが提案されている。この点は特許文献１にも記載されている。さらに特許文献１では、再結合確率を下げるために、ＳｉＣ表面に、濃度の低いｐ型領域からなる表面再結合抑制半導体層を設けるようにしている。このような表面再結合抑制半導体層を形成すると、ＳｉＣ表面に電子に対する電位障壁が形成されるので、ＳｉＣ表面での電子密度を下げることができる。さらに、濃度の低いｐ型領域でＳｉＣ表面に高抵抗層を形成することにより、正孔の密度も低く抑えることができる。かかる表面再結合抑制半導体層を形成することにより、接合型トランジスタのＳｉＣ表面に再結合準位が存在したとしても、再結合確率を低減することができ、接合型トランジスタの電流増幅率を大きくすることができる。【００１２】
以上のように接合型トランジスタにおいて、ＳｉＣ表面での再結合を抑制して電流増幅率を大きくする試みが多くなされている。しかしながら、ＳＩＴのｐ型ゲート領域の近くのチャネルドープ層でも電子と正孔の再結合確率が高いことが知られている。ところが、従来の接合型トランジスタの開発では、当該チャネルドープ層の近傍領域での再結合を抑制する試みは見当たらない。【００１３】
ＳＩＴに関する上記の問題は、上記チャネルドープ層に対応するベース領域を備えたＢＪＴでも同様に生じる問題である。
【課題を解決するための手段】
【００１４】
本発明の目的は、ＳＩＴのｐ型ゲート領域、ＢＪＴのｐ型ベースコンタクト領域の周囲のチャネルドープ層やベース領域等の近傍領域での電子と正孔の再結合確率を低減し、主電極間に流れる主電流と制御電極に流れる制御電流の再結合を抑制し、電流増幅率を向上することができる接合型半導体装置およびその製造方法を提供することにある。【００１５】
本発明の一面による接合型半導体装置は、炭化珪素の半導体結晶で作られた基板である第１の主電極用領域（一方の主電極に対応する第１領域）と、基板の１つの面の側に形成された第２の主電極用領域（他方の主電極に対応する第２領域）と、第１および第２の主電極用領域の間に形成された高抵抗層と、第２の主電極用領域の周囲に形成された制御電極用領域と、高抵抗層内に形成され、制御電極用領域に接触する中間層と、当該中間層における制御電極用領域に接触する部分を覆うように形成された再結合抑制領域とを有するように構成される。【００１６】
上記一面による接合型半導体装置において、ＳＩＴまたはＢＪＴに応じて、第１の主電極用領域はドレイン領域またはコレクタ領域であり、第２の主電極用領域はソース領域またはエミッタ領域であり、制御電極用領域はゲート領域またはベースコンタクト領域である。また上記の中間層は、第１および第２の主電極用領域の間に存する層または領域という意味である。当該中間層は、ＢＪＴの場合にはベース領域であり、ＳＩＴの場合にはチャネルドープ層である。中間層における制御電極用領域に接触する部分あるいは隣接する部分を覆うように再結合抑制領域を設けるようにしたため、従来構造であれば正孔と電子の密度が高く再結合がさかんに生じる領域に、電子等に対する電位障壁が設けられることにより、ソース領域等から中間層へ流れ込む電子等を、電位障壁である再結合抑制領域によって遠ざけることができる。これにより、この領域の電子の密度を低減でき、電流増幅率を高めることができる。【００１７】
本発明の他の面による接合型半導体装置は、炭化珪素の半導体結晶で作られた基板である第１の主電極用領域と、基板の１つの面の側に形成された第２の主電極用領域と、第１および第２の主電極用領域の間に形成された高抵抗層と、第２の主電極用領域の周囲に形成された制御電極用領域と、高抵抗層内に形成され、制御電極用領域に接触し、かつ低抵抗である第１中間層と、高抵抗層内に形成され、第１中間層に連接し、かつ第１および第２の主電極用領域の間に配置される第２中間層とを有するように構成される。【００１８】
他の面による接合型半導体装置において、ＳＩＴまたはＢＪＴに応じて、第１の主電極用領域はドレイン領域またはコレクタ領域であり、第２の主電極用領域はソース領域またはエミッタ領域であり、制御電極用領域はゲート領域またはベースコンタクト領域である。また中間層については、前述した通り、ＢＪＴの場合にはベース領域であり、ＳＩＴの場合にはチャネルドープ層である。制御電極用領域に接触または隣接する第１中間層の抵抗を下げることによって、制御電極から流れる正孔電流が第１中間層を流れ易くなりＳｉＣ表面付近を流れにくくなるために、再結合準位が多く存在するＳｉＣ表面での再結合を抑制することができ電流増幅率を高めることが可能となる。【００１９】
本発明の一面による接合型半導体装置の製造方法は、炭化珪素の半導体結晶で作られかつ第１の主電極用領域となる基板の上に高抵抗層を形成する第１の工程と、高抵抗層の中に中間層を形成する第２の工程と、高抵抗層の上に第２の主電極用領域となる低抵抗層を形成する第３の工程と、高抵抗層の表面側における制御電極用領域の形成を予定する所定領域の近傍で、中間層の上下の面に接するようにイオン注入により再結合抑制領域を形成する第４の工程と、高抵抗層の表面側における所定領域にイオン注入により制御電極用領域を中間層に接触するように形成する第５の工程とを含む。【００２０】
他の面による接合型半導体装置の製造方法は、炭化珪素の半導体結晶で作られかつ第１の主電極用領域となる基板の上に高抵抗層を形成する第１の工程と、高抵抗層の中に中間層を形成する第２の工程と、高抵抗層の上に第２の主電極用領域となる低抵抗層を形成する第３の工程と、高抵抗層の表面側における制御電極用領域の形成を予定する所定領域の近傍で、中間層の一部をイオン注入により低抵抗とする第４の工程と、高抵抗層の表面側における所定領域にイオン注入により制御電極用領域を中間層の低抵抗部分に接触するように形成する第５の工程とを含む。
【発明の効果】
【００２１】
本発明に係る接合型半導体装置によれば次の効果を奏する。
第１に、ＢＪＴやＳＩＴ等の接合型半導体装置において、制御電極用領域に接触する中間層において当該制御電極用領域に接触する部分を覆う再結合抑制領域を設けたため、エミッタ領域またはソース領域から中間層に電子が流れ込むことを防止し、中間層での再結合を抑制することができ、これにより電流増幅率を高めることができる。【００２２】
第２に、上記接合型半導体装置において、第１および第２の主電極領域の間に配置される第１および第２の中間層であって、特に制御電極用領域に接触または隣接する第１中間層の抵抗をより下げるようにしたため、制御電極から流れる正孔電流がＳｉＣ表面付近を流れにくくなり、電流増幅率を高めることができる。【００２３】
また本発明に係る接合型半導体装置の製造方法によれば、簡単な製造手順で本発明に係る接合型半導体装置を製造することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１実施例による接合型半導体装置（ＢＪＴ）の部分縦断面図である。
【図２】第１実施例による接合型半導体装置（ＢＪＴ）の一部の平面図である。
【図３】従来の接合型半導体装置（ＢＪＴ）の動作の問題を説明する部分縦断面図である。
【図４】第１実施例による接合型半導体装置の動作を説明する部分縦断面図である。
【図５】第１実施例による接合型半導体装置の製造方法を示したフローチャートである。
【図６】第１実施形態に係る接合型半導体装置の製造方法の各プロセスに対応するデバイス構造を示す部分縦断面図である。
【図７】本発明の第２実施例による接合型半導体装置（ＢＪＴ）の部分縦断面図である。
【図８】本発明の第３実施例による接合型半導体装置（ＢＪＴ）の部分縦断面図である。
【図９】本発明の第４実施例による接合型半導体装置（ＢＪＴ）の部分縦断面図である。
【図１０】従来の接合型半導体装置（ＢＪＴ）の構造を説明する部分縦断面図である。
【発明を実施するための形態】
【００２５】
以下に、本発明の好適な幾つかの実施例を添付図面に基づいて説明する。
【００２６】
＜第１実施例＞
図１〜図６を参照して本発明に係る接合型半導体装置の第１実施例を説明する。図１は第１実施例による接合型半導体装置の単位構造を示し、図２は当該接合型半導体装置の平面図である。図１は、図２におけるＡ−Ａ線断面における少なくとも１つのエミッタ電極を含む部分の縦断面図を示している。この接合型半導体装置はＢＪＴ（バイポーラトランジスタ）の例を示している。なおＳＩＴ（静電誘導トランジスタ）であっても、ＳＩＴのチャネルドープ層がＢＪＴのベース領域に対応し、かつＳＩＴのゲート領域の深さがＢＪＴのベースコンタクト領域の深さよりも深くなる点が異なるが、その他の基本的な構造部分については実質的に同じ構造を有している。図１と図２は、ＢＪＴの単位となる素子部分の縦断面図および平面図を示す。
【００２７】
図２に示すように、ＢＪＴ１０は、そのデバイス上面の特定な単位領域に、並列に配列された例えば５本のエミッタ電極１９を備えている。これらのエミッタ電極１９は、ベース電極２０によって囲まれている。
【００２８】
図１に示す縦断面構造において、ＢＪＴ１０は、ＳｉＣ（炭化珪素）結晶を有する下側面部分に形成されたｎ型の低抵抗層（ｎ＋層）からなるコレクタ領域１１と、当該ＳｉＣ結晶を有する上側面部分に形成されたｎ型の低抵抗層（ｎ＋層）からなるエミッタ領域１２を備えている。コレクタ領域１１を形成する層が基板となっている。
【００２９】
図２に示すように、平面図の位置関係において、複数のエミッタ電極１９の各々の周囲には、当該エミッタ電極１９を囲むようにベース電極２０が形成されている。この意味は、エミッタ電極１９の下側に位置するエミッタ領域１２の周囲は、ベース電極２０の下側に位置するｐ型のベースコンタクト領域１３によって囲まれているということである。ベースコンタクト領域１３は所定の深さ位置まで形成されている。さらにＢＪＴ１０において、上側のエミッタ領域１２と下側のコレクタ領域１１の間には第１のｎ型高抵抗層（ｎ−層）１４Ａとｐ型のベース領域１５と第２のｎ型高抵抗層（ｎ−層）１４Ｂとが積層されて形成されている。ＢＪＴ１０のベース領域１５はＳＩＴのチャネルドープ層に対応している。ベース領域１５は、ベースコンタクト領域１３と接触して電気的に接続されるように形成されている。
【００３０】
本実施例において、上記の「ｎ型」は「第１の導電型」であり、上記の「ｐ型」は「第２の導電型」であるとする。
【００３１】
本実施例によるＢＪＴ１０では、さらに、ｐ＋型のベースコンタクト領域１３と、当該ベースコンタクト領域１３に接触するまたは隣接する層状のｐ型ベース領域１５の部分の上下に、当該部分を覆うようにした再結合抑制領域１６とを設けている。再結合抑制領域１６はベース領域１５の所定部分の上下面を層状に覆っている。上記の再結合抑制領域１６は、ベース領域１５と同じ導電型で抵抗率がベース領域１５よりも高いｐ−半導体か第１および第２のｎ型高抵抗層１４Ａ，１４Ｂと同じ導電型で抵抗率が第１および第２のｎ型高抵抗層１４Ａ，１４Ｂよりも高いｎ−半導体である。ベースコンタクト領域１３はベース領域１５の上面に接触し、さらに上面より当該ベース領域１５の内部に侵入するように形成されている。
【００３２】
上記のＢＪＴ１０の構造において、図１に示すように、コレクタ領域１１の下側表面にはコレクタ電極１８が接合され、エミッタ領域１２の上側表面にはエミッタ電極１９が接合され、ベースコンタクト領域１３の上側表面にはベース電極２０が接合されている。ＢＪＴ１０の上面において、エミッタ電極１９とベース電極２０の間における露出表面は、表面保護膜１７によって覆われており、これにより保護されている。
【００３３】
図２に示すように、エミッタ電極１９およびベース電極２０の各々の上側には上層電極２１が設けられている。図１において、上層電極２１の図示は省略されている。
【００３４】
上記ＢＪＴ１０において、主電流は、エミッタ領域１２（またはエミッタ電極１９）からコレクタ領域１１（またはコレクタ電極１８）に流れる電子流である。エミッタ領域１２とコレクタ領域１１は主電流を流すための主電極用領域である。主電流の通電（オン）と非通電（オフ）は、ベース電極２０に印加されるベース電圧、すなわち、ベースコンタクト領域１３およびベース領域１５とエミッタ領域１２との間に加えられる制御信号に基づいて制御される。ベースコンタクト領域１３およびベース領域１５は制御電極用領域である。ベース・エミッタ間の印加電圧が０Ｖ以下であるときにはＢＪＴ１０は主電流が流れず、オフ状態になる。ベース・エミッタ間に一定以上の電圧が印加されると、ＢＪＴ１０は主電流が流れてオン状態に移行する。また、オン状態では、ゲート領域１３とソース領域１２の間に形成されているｐｎ接合が順バイアスされて、ゲート領域１３からソース領域１２に制御電流である正孔電流が流れる。
【００３５】
図３と図４を参照し、従来のＢＪＴ構造と本実施形態に係るＢＪＴ構造とを対比しながら、ＢＪＴ１０の特徴的構造を説明する。
【００３６】
図３は従来の構造を有するＢＪＴ１０Ａを示す。図３において、上記の図１で説明した要素と同一の要素には同一の符号を付している。ＢＪＴ １０Ａがオンの状態では、制御電流である正孔電流が、ベース電極２０、ベースコンタクト領域１３、ベース領域１５を経由してエミッタ領域１２に流れ込む。一方、エミッタ領域１２からコレクタ領域には主電流である電子電流１２が流れる。ベース領域１５内には高い密度で正孔が存在するためにエミッタ領域１２から流れ込みベース領域１５の近傍に存在する正孔３２と電子３３とが活発に再結合することになる。特にベースコンタクト領域１３の直下のベース領域、ベースコンタクト領域１３とエミッタ領域１２の間のベース領域は主電流が流れないにも関わらず電子と正孔の再結合が活発な領域であるため、電流増幅率の低下に大きな影響を与えている。
【００３７】
従来構造を有するＢＪＴ１０Ａに対して、本実施例によるＢＪＴ１０では、図４に示すように、ベース領域１５におけるベースコンタクト領域１３に接触するまたは隣接する部分の上下面に層状の再結合抑制領域１６が形成される。当該再結合抑制領域１６は、隣り合う２つのエミッタ領域１２の間に位置する領域部分に例えばイオン注入を行うことにより形成される。再結合抑制領域１６は、ベース領域１５と同じ導電型で抵抗率がベース領域１５よりも高いｐ−半導体か第１および第２のｎ型高抵抗層１４Ａ，１４Ｂと同じ導電型で抵抗率が第１および第２のｎ型高抵抗層１４Ａ，１４Ｂよりも高いｎ−半導体で構成されている。
【００３８】
再結合抑制領域１６がｐ−半導体で構成されている場合には、「ｐ−」の領域で形成されており、再結合抑制領域１６内の正孔密度がベース領域１５と比較して低く抑えられている上に、再結合抑制領域１６とｎ−高抵抗層１４Ａ，１４Ｂとの間にｐｎ接合による電子に対する電位障壁が形成されるためにベース領域１５への電子の侵入が抑制される。電子３３に対する高い電子障壁となっている。そのため、この再結合抑制領域１６が存在することによって、ベースコンタクト領域１３からベース領域１５に流れた正孔３２は図４中右方へ移動し、エミッタ領域１２から流れ込む一部の主電流Ｉ２は、ベース領域１５のベースコンタクト領域近傍の部分に引き寄せられなくなる。図４に示すように、ベース領域１５近傍での電子と正孔の再結合が抑制され、ＢＪＴ１０の電流増幅率を向上させることができる。
【００３９】
再結合抑制領域１６がｎ−半導体で構成されている場合には、再結合抑制領域１６内の電子密度がｎ−高抵抗層１４Ａ，１４Ｂと比較して低く抑えられている上に、ベース領域１５と再結合抑制領域１６との間にｐｎ接合による正孔に対する電位障壁が形成されるためにベース領域１５から再結合抑制領域１６への正孔の侵入が抑制される。その結果、ＢＪＴ１０の電流増幅率を向上させることができる。
【００４０】
再結合抑制領域１６を形成する際、ベースコンタクト領域１３を作る場合と同様に、Ａｌ等のイオン注入法を用いる。この場合、注入深さが浅く注入濃度も低いことから、再結合抑制領域１６を形成する際に新たな再結合準位は生成されることはない。
【００４１】
次に、図５と図６を参照してＢＪＴ１０の製造方法を説明する。図５は製造方法の各ステップを示すフローチャートである。図６の（ａ）〜（ｄ）は各ステップで製作される構造を示す縦断面図である。
【００４２】
ＢＪＴ１０の製造方法は、次のプロセス（１）〜（１１）（ステップＳ１１〜Ｓ２１）から成っている。図５に示されるようにステップＳ１１からステップＳ２１に到る順序で実行される。
【００４３】
（１）高抵抗層形成プロセス（ステップＳ１１）
（２）ベース領域形成プロセス（ステップＳ１２）
（３）高抵抗層形成プロセス（ステップＳ１３）
（４）低抵抗層形成プロセス（ステップＳ１４）
（５）エミッタエッチングプロセス（ステップＳ１５）
（６）再結合抑制領域形成プロセス（ステップＳ１６）
（７）ベースコンタクト領域形成プロセス（ステップＳ１７）
（８）イオン注入層活性化プロセス（ステップＳ１８）
（９）表面保護膜形成プロセス（ステップＳ１９）
（１０）電極形成プロセス（ステップＳ２０）
（１１）上層電極形成プロセス（ステップＳ２１）
【００４４】
上記のステップＳ１１〜Ｓ１４を実施することによって図６の（ａ）に示される構造が形成される。
【００４５】
高抵抗層形成プロセス（ステップＳ１１）では、ＳｉＣで形成されたｎ型基板４０の上に、エピタキシャル成長法により、厚さ１０μｍで、濃度１×１０１６ｃｍ−３の窒素を不純物としてドープした高抵抗層４１を成長させる。基板４０には「４Ｈ−ＳｉＣ（0001）８°off」が用いられている。また基板４０は、前述したｎ型低抵抗層のコレクタ領域１１となる。
【００４６】
ベース領域形成プロセス（ステップＳ１２）では、ｎ型高抵抗層４１の上に、エピタキシャル成長法により、アルミニウム（Ａｌ）を不純物として４×１０１７〜２×１０１８ｃｍ−３の濃度で０．１〜０．５μｍのｐ型のベース領域４２を成長させる。
【００４７】
高抵抗層形成プロセス（ステップＳ１３）では、その後、ベース領域４２の上に、エピタキシャル成長法により、厚さ０．１〜０．４μｍで濃度５×１０１５〜５×１０１７ｃｍ−３の窒素を不純物としてドープしたｎ型の高抵抗層４３を成長させる。
【００４８】
低抵抗層形成プロセス（ステップＳ１４）では、ｎ型の高抵抗層４３の上に、エピタキシャル成長法により、厚さ０．５〜２．０μｍで濃度１〜５×１０１９ｃｍ−３の窒素を不純物としてドープしたｎ型の低抵抗層４４を成長させる。この低抵抗層４４は、前述したエミッタ領域１２を形成する部分である。
【００４９】
次のエミッタエッチングプロセス（ステップＳ１５）では、図６の（ａ）に示された構造において、その上面に、ＣＶＤ法によりシリコン酸化膜５１を堆積させ、フォトリソグラフィーを行い、その後にＲＩＥによりシリコン酸化膜５１をエッチングする。こうしてマスクが形成される。このシリコン酸化膜５１を用いて、その後、ＲＩＥにより低抵抗層４４についてＳｉＣエッチングを行い、低抵抗層４４を利用して前述したエミッタ領域１２を形成する。ＳｉＣエッチングのＲＩＥではＳＦ６などのガス雰囲気中でエッチングが行われる。その結果得られた構造を図６の（ｂ）に示す。なおエッチング深さは例えば約０．５〜２．３μｍである。
【００５０】
再結合抑制領域を形成するプロセス（Ｓ１６）では、図６の（ｃ）に示されるように、再結合抑制領域１６を形成するためのマスク５２が形成される。このマスク形成では、ＣＶＤ法によりシリコン酸化膜を堆積し、フォトリソグラフィーを行い、その後にＲＩＥにより再結合抑制領域１６を形成する部分のシリコン酸化膜をエッチングする。その後に、不純物（イオン種）としてアルミニウム（Ａｌ）のイオン注入を行う。注入する領域は、隣り合う２つのエミッタ領域１２の間の範囲である。
【００５１】
注入する不純物の量は、再結合抑制領域１６をｎ−型あるいはｐ−型の半導体にするという観点からｎ−高抵抗層１４Ａ，１４Ｂのｎ型不純物濃度と同程度かその前後の値が望ましい。例えばｎ−高抵抗層１４Ａ，１４Ｂのｎ型不純物濃度が１×１０１６ｃｍ−３である場合には、イオン注入量が５×１０１５〜５×１０１６ｃｍ−３の範囲内であることが望ましい。一方、注入エネルギーはＳｉＣ表面からベース領域１５までの厚さに応じて適切な値が設定される。例えば、１００〜５００ｋｅＶの範囲の注入エネルギーを用いることで所望の再結合抑制領域１６を形成することができる。注入量が少なく注入エネルギーも低く抑えられることから、このプロセスで新たな再結合準位が生成されることはない。
【００５２】
ベースコンタクト領域形成プロセス（ステップＳ１７）では、図６の（ｄ）に示すように、さらにベースコンタクト領域１３を形成するための表面部分が露出するように、マスク５３が形成される。マスク５３は、さらにＣＶＤ法によりシリコン酸化膜を堆積し、フォトリソグラフィーを行い、その後にＲＩＥによりシリコン酸化膜をエッチングすることにより形成される。その後、イオン注入してベースコンタクト領域１３を形成する。注入されるイオンはアルミニウム（Ａｌ）であり、注入の深さは例えば０．１〜０．３μｍである。イオン注入量は１×１０１８〜１×１０１９ｃｍ−３である。
【００５３】
イオン注入層を活性化するプロセス（ステップＳ１８）では、イオン注入後に、注入イオンを半導体中で電気的に活性化すると共に、イオン注入で発生した結晶欠陥を消すための熱処理を行う。この活性化の熱処理では、ベースコンタクト領域１３の注入イオンと再結合抑制領域１６の注入イオンの両方の活性化を同時に行っている。高周波熱処理炉などを用い、１７００〜１８００℃程度の高温下で約１０分程度の熱処理を行う。雰囲気ガスには例えばアルゴンガス（Ａｒ）を用いる。
【００５４】
その後、表面保護膜を形成するプロセス（ステップＳ１９）が実施される。このプロセスでは、初めに、イオン注入プロセスと活性化プロセスで生じた表面層を取り除くために、熱酸化後に酸化膜を取り除く犠牲酸化を行う。その後に、ＳｉＣ酸化膜界面の不純物準位を低減するための熱処理（ＰＯＡ：Post Oxidation Anneal)を行う。
【００５５】
次に電極を形成するプロセス（ステップＳ２０）が行われる。このプロセスでは、エミッタ領域１２（低抵抗層４４）、ベースコンタクト領域１３、コレクタ領域１１（基板４０）の各々の表面にエミッタ電極１９、ベース電極２０、コレクタ電極１８を形成する。エミッタ電極１９、コレクタ電極１８にはニッケルやチタンを用い、ベース電極２０にはチタン／アルミニウムの積層膜などを用いる。各電極１８，１９，２０は、蒸着やスパッタリングなどで形成する。電極パターンの形成には、ドライエッチング、ウェットエッチング、リフトオフ法などが利用される。また電極１８〜２０を形成した後には、金属部分と半導体部分との間の接触抵抗を低減するために熱処理を行う。当該熱処理の条件は、温度条件が８００〜１０００℃、時間条件が１０〜３０分程度である。
【００５６】
最後に上層電極を形成するプロセス（ステップＳ２１）が実行される。このプロセスでは、分離されている複数のエミッタ電極１２を１つの電極に取り出すための上層配線を形成する。
【００５７】
以上のようにして、図１と図２で示したＢＪＴ１０が作製される。
【００５８】
上記の第１実施例では、図１に示した再結合抑制領域１６がｐ型領域（第２の導電型）である例を説明したが、これをｎ型領域（第１の導電型）とすることもできる。
【００５９】
上記の第１実施例において、コレクタ領域、エミッタ領域、高抵抗層、ベース領域、ベースコンタクト領域、再結合抑制領域等の第１および第２の導電型の組合せをすべて逆にして構成することもできる。当該組合せを具体的に説明すると、次の通りになる。この点については、以下の実施例においても同様である。
【００６０】
主電流を流す２つの領域を第１および第２の主電極用領域とするとき、ＢＪＴの場合には次の通りとなる。
【００６１】
第１の組合せは、第１の主電極用領域が第１の導電型の低抵抗層からなるコレクタ領域、第２の主電極用領域が第１の導電型の低抵抗層からなるエミッタ領域、制御電極用領域が第２の導電型のベースコンタクト領域（ベース領域）、および再結合抑制領域がベースコンタクト領域と同じ第２の導電型かエミッタ領域と同じ第１の導電型を有する組合せである。
【００６２】
第２の組合せは、第１の主電極用領域が第２の導電型の低抵抗層からなるコレクタ領域、第２の主電極用領域が第２の導電型の低抵抗層からなるエミッタ領域、制御電極用領域が第１の導電型のベースコンタクト領域（ベース領域）、および再結合抑制領域がベースコンタクト領域と同じ第１の導電型かエミッタ領域と同じ第２の導電型を有する組合せである。
【００６３】
主電流を流す２つの領域を第１および第２の主電極用領域とするとき、ＳＩＴの場合には次の通りである。
【００６４】
第１の組合せは、第１の主電極用領域が第１の導電型の低抵抗層からなるドレイン領域、第２の主電極用領域が第１の導電型の低抵抗層からなるソース領域、制御電極用領域が第２の導電型のゲート領域、および再結合抑制領域がゲート領域と同じ第２の導電型かソース領域と同じ第１の導電型を有する組合せである。
【００６５】
第２の組合せは、第１の主電極用領域が第２の導電型の低抵抗層からなるドレイン領域、第２の主電極用領域が第２の導電型の低抵抗層からなるソース領域、制御電極用領域が第１の導電型のゲート領域、および再結合抑制領域がゲート領域と同じ第１の導電型かソース領域と同じ第２の導電型を有する組合せである。
【００６６】
ＳＩＴの場合には、そのチャネルドープ層がＢＪＴのベース領域に対応し、そのゲート領域がＢＪＴのベースコンタクト領域に対応する。
【００６７】
＜第２実施例＞
図７を参照して本発明による接合型半導体装置の第２実施例を説明する。図７は図１と同様な図である。第２実施例による接合型半導体装置も同様にまたＢＪＴである。図７において、図１で説明した要素と実質的に同一の要素には同一の符号を付している。第２実施例によるＢＪＴ１００では、ベースコンタクト領域１３に接触するベースコンタクト領域近傍のベース領域１５の部分１５Ａを他のベース領域と比較して抵抗率の小さいｐ＋領域で形成している点に特徴がある。またこの実施例では、ベースコンタクト領域１３は、その底面部分がベース領域１５の低抵抗部分１５Ａと接触するように形成されている。なお低抵抗部分１５Ａの厚みを、ベース領域１５のその他の部分よりもより大きな厚みで作ることも望ましい。その他の構成については第１実施例で説明した構成と同じである。
【００６８】
ＢＪＴ１００がオン状態にある場合、制御電流である正孔電流はベース電極２０からベースコンタクト領域１３、低抵抗部分１５Ａ、ベース領域１５を経由してエミッタ領域１２に流れる。本実施例では、ベース領域１５の一部を低抵抗としているために従来構造と比較して制御電流が低抵抗部分１５Ａに集中し、再結合準位が多く存在するベースコンタクト領域１３とエミッタ領域１２間の高抵抗層１４ＢのＳｉＣ表面には流れにくくなる。そのため、従来構造では活発に起きるＳｉＣ表面での再結合が抑制され、その結果電流増幅率が向上する。
【００６９】
第２実施例によるＢＪＴ１００の製造方法は、第１実施例によるＢＪＴ１０の製造方法において、前述のベース領域形成プロセス（ステップＳ１２）で、形成したベース領域１５に対して所定の部分１５Ａについて低抵抗部分を形成するための工程をその後に設けることにより構成される。第１実施例における再結合抑制領域形成プロセス（ステップＳ１６）において注入量と注入エネルギーを１５Ａの形成に合わせて設計すれば良い。注入エネルギーは第１実施例とほぼ同程度であり、注入量は低抵抗部分１５Ａの不純物濃度がベース領域１５よりも高くなるように設定する。例えば、１×１０１８〜１×１０１９ｃｍ−３程度の不純物濃度とする。
【００７０】
上記の第２実施例の構成をＳＩＴに適用する場合には、そのチャネルドープ層が、上記の低抵抗部分１５Ａに相当するチャネルドープ層部分（第１チャネルドープ層）と、その他の通常的なチャネルドープ層部分（第２チャネルドープ層）とから構成されることになる。第１チャネルドープ層と第２チャネルドープ層は連接している。
【００７１】
＜第３実施例＞
図８を参照して本発明による接合型半導体装置の第３の実施例を説明する。第３実施例の接合型半導体装置はＢＪＴである。図８において、図１で説明した要素と実質的に同一の要素には同一の符号を付している。第３実施例のＢＪＴ２００では、第１実施例の特徴的構成と第２実施例の特徴的構成を組み合わせた構成を備えている。すなわち、ベース領域１５の所定領域に低抵抗部分１５Ａを形成すると共に、当該低抵抗部分１５Ａの上下面に前述した再結合抑制領域１６で覆うように構成されている。その他の構成については第１または第２の実施例で説明した構成と同じである。第３実施例のＢＪＴ２００においては、再結合抑制領域１６によりベース領域での再結合が抑制できる上にＳｉＣ表面での再結合も抑制できるために、極めて高い電流増幅率を実現することができる。また、製造方法も複雑になることはなく、第１実施例の再結合抑制領域形成プロセスにおいてイオン注入を行う際に深さに応じて必要な注入量を設定して多段階の注入を行えばよい。
【００７２】
＜第４実施例＞
図９を参照して本発明による接合型半導体装置の第４実施例を説明する。第４実施例の接合型半導体装置はＢＪＴの例を示している。図９に示したＢＪＴ３００は、前述した第１実施例のＢＪＴ１０の変形例である。本実施例のＢＪＴ３００では、再結合抑制領域１６は、ベースコンタクト領域の表面からベース領域１５の下面側まで形成されている。その他の構成については第１の実施例で説明した構成と同じである。第４実施例のＢＪＴ３００においては、ベース領域１５よりも高抵抗のｐ−半導体あるいはｎ−高抵抗層１４Ａ，１４Ｂよりも高抵抗のｎ−半導体でＳｉＣ表面からベース領域１５を覆うことにより、ベース領域１５近傍とＳｉＣ表面の両方での再結合を抑制することができる。
【００７３】
以上、各実施例で説明された構成、形状、大きさおよび配置関係については本発明が理解・実施できる程度に概略的に示したものにすぎず、また数値および各構成の組成（材質）等については例示にすぎない。従って本発明は、説明された実施形態に限定されるものではなく、特許請求の範囲に示される技術的思想の範囲を逸脱しない限り様々な形態に変更することができる。
【産業上の利用可能性】
【００７４】
本発明は、高性能の接合型半導体装置とそれを製造するために利用することができる。
【符号の説明】
【００７５】
１０  接合型半導体装置（ＢＪＴ）
１１  コレクタ領域
１２  エミッタ領域
１３  ベースコンタクト領域
１４  高抵抗層
１５  ベース領域
１５Ａ  低抵抗部分
１６  再結合抑制領域
１７  表面保護膜
１８  コレクタ電極
１９  エミッタ電極
２０  ベース電極
２１  上層電極
４０  基板
４１，４３  高抵抗層
４２  ベース領域
４４  低抵抗層
１００  接合型半導体装置（ＢＪＴ）
２００  接合型半導体装置（ＢＪＴ）
３００  接合型半導体装置（ＢＪＴ）
【図１】
0005470254.tif 000002
【図２】
0005470254.tif 000003
【図３】
0005470254.tif 000004
【図４】
0005470254.tif 000005
【図５】
0005470254.tif 000006
【図６】
0005470254.tif 000007
【図７】
0005470254.tif 000008
【図８】
0005470254.tif 000009
【図９】
0005470254.tif 000010
【図１０】
0005470254.tif 000011