(57)【特許請求の範囲】
【請求項１】
それぞれ多角形の平面形状を有し、中心部に前記多角形の辺により空間が形成されるように配列された６個のフォトダイオードと、これらのフォトダイオードにより光電変換され、蓄積された信号電荷を検出するために、前記中心部の空間内に配置されたフローティングジャンクションと、前記フォトダイオードに蓄積された信号電荷を前記フローティングジャンクションに読み出すために、前記中心部の空間内に配置された転送ゲートトランジスタと、前記中心部の空間内に配置され、前記フローティングジャンクションの電位変化を検出するアンプトランジスタおよび前記フローティングジャンクションの電位をリセットするリセットトランジスタを含む２組の出力回路と、を基本単位セルとして含み、この基本単位セルを２次元に複数個配置してなる固体撮像装置。
【請求項２】
前記２組の出力回路は、前記リセットトランジスタのドレイン電極を共用していることを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記フォトダイオードと、前記出力回路との間にはシャロートレンチを用いた素子分離領域が形成されていることを特徴とする請求項２に記載の固体撮像装置。
【請求項４】
前記６個のフォトダイオードのうち、互いに隣接するフォトダイオード間にはイオン注入による素子分離領域が形成されていることを特徴とする請求項２または３に記載の固体撮像装置。
【請求項５】
前記複数個の基本単位セルは市松状に配置されていることを特徴とする請求項１に記載の固体撮像装置。
【請求項６】
前記各基本単位セルに含まれる前記フォトダイオード、前記リセットトランジスタあるいは前記アンプトランジスタは、それぞれ行および列からなる格子状に配列され、前記格子状に配列されたフォトダイオードのうち、同じ行に配列されたフォトダイオードに蓄積された信号電荷を読み出すための転送ゲートトランジスタの転送ゲート電極に共通接続された転送ゲート配線と、前記格子状に配列されたリセットトランジスタのうち、同じ行に配列されたリセットトランジスタのリセットゲート電極に共通接続されたリセット配線と、前記前記格子状に配列されたアンプトランジスタのうち、同じ列に配列されたアンプトランジスタのソース電極に共通接続された出力配線と、を備えることを特徴とする請求項５に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、画素の集積度を向上させたＣＭＯＳセンサタイプの固体撮像素子に関する。
【背景技術】
【０００２】
従来のＣＭＯＳセンサタイプの固体撮像素子のセル構造としては、２画素１セルの構成のタイプがよく知られている。これは、光電変換により発生した電荷を蓄積するフォトダイオード（以下略してＰＤと呼ぶ）を２つ配置し、これらのＰＤから読み出された信号電荷を電圧に変換する出力回路を、２つのＰＤで共有化した、所謂シェアドピクセルタイプである。代表例として、特許文献１や、本出願人より提案した特許文献２に記載されている構造が有る。
【０００３】
２画素１セルタイプの固体撮像素子の構成要素は、ＰＤと、ＰＤから電荷転送するフローティングジャンクション（以下略してＦＪと呼ぶ）と、この転送を制御する転送ゲートトランジスタ（以下略してＴＧと呼ぶ）と、ＦＪの電位変化を検知する出力アンプトランジスタ（以下略してＡｍｐと呼ぶ）と、ＰＤからの電荷をＦＪへ転送する前にＦＪの電位を一定電位にリセットするためのリセットトランジスタ（以下略してＲＳと呼ぶ）のゲート電極と、このリセットトランジスタのリセット電位及びＡｍｐの電源を兼ねるリセットドレイン電極（以下略してＲＤと呼ぶ）とから成る。Ａｍｐのソース電極側にはＦＪに連結されたゲート電極の電位変化を外部に出力するための出力ソース電極（以下略してＯＳと呼ぶ）がある。
【０００４】
この様にそれぞれのＰＤには電荷転送用のＴＧが有り、２つのＰＤはＦＪ、ＲＳ、Ａｍｐ、ＲＤを共有している。従って一つのＰＤの周囲にはこれらの構成要素が配置されるため、素子分離領域が多くなる。通常２画素１セルのトランジスタの数としては、２つのＴＧ、１つのＲＳ、１つのＡｍｐがあり、１つのＰＤ当たり２つのトランジスタが必要となる。また配線の数も、縦方向に２ＰＤが配置された２画素１セル構造では、２ＰＤ当たり２ＴＧ、１ＲＳ、１ＲＤ、１出力配線（ＯＳＬと連結されている）となる。従って１ＰＤ当たり、１本のＴＧ配線（横方向）、０．５本のＲＳ配線（横方向）およびＲＤ配線（横方向）、１本の出力配線（縦方向）が必要となる。
【０００５】
素子分離領域としては、通常の微細セルではＰＤとトランジスタ間の素子分離で有るため、シャロートレンチアイソレーション（以下略してＳＴＩと呼ぶ）と言われる構造で素子分離される。これは半導体基板に浅い溝（トレンチ）を堀り、そこに酸化膜を埋め込んで分離する方法である。半導体基板に溝を掘るためダメージが入り、これによる画像劣化（白キズ）を防止するために、トレンチの周囲には不純物領域を設け、ＰＤからの空乏層がこのダメージ領域まで届かない様な工夫を行っている。この不純物領域の形成は画質改善には貢献するも、ＰＤの実効的な面積縮小になり、画素の微細化の際には、ＰＤで蓄積できる電荷量（以下飽和電荷量と略す）の減少をもたらす。
【０００６】
一方、配線本数の増加はＰＤに取り込まれる入射光の収集効率低下をもたらし、画面周辺部でもシェーディング劣化を引き起こす。やはりこれらは微細セル化と共に画質劣化をもたらしていた。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第６０９１４４９号明細書
【特許文献２】特開２００６−３０２９７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の実施形態は、微細セルに於いても、白キズ劣化無く、飽和電荷量の劣化を防ぎ、かつシェーディング劣化も抑える固体撮像素子を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の実施形態に係る固体撮像装置は、それぞれ多角形の平面形状を有し、中心部に前記多角形の辺により空間が形成されるように配列された６個のフォトダイオードと、これらのフォトダイオードにより光電変換され、蓄積された信号電荷を検出するために、前記中心部の空間内に配置されたフローティングジャンクションと、前記フォトダイオードに蓄積された信号電荷を前記フローティングジャンクションに読み出すために、前記中心部の空間内に配置された転送ゲートトランジスタと、前記中心部の空間内に配置され、前記フローティングジャンクションの電位変化を検出するアンプトランジスタおよび前記フローティングジャンクションの電位をリセットするリセットトランジスタを含む２組の出力回路と、を基本単位セルとして含み、この基本単位セルを２次元に複数個配置してなるものである。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係る固体撮像素子を構成する６画素１セル用単位セルの等価回路図である。
【図２】図１に示す６画素１セル用単位セルのパターンレイアウトを示す平面図である。
【図３】図１に示す単位セルを２ブロック組み合わせた１２画素１セル用単位セルの等価回路図である。
【図４】図３に示す１２画素１セル用単位セルを繰り返し展開してなる固体撮像素子の等価回路図である。
【図５】図４に示す固体撮像素子のパターンレイアウトを色フィルタ配置とともに示す平面図である。
【図６】図４に示す等価回路に色情報と読み出し情報とを付記した等価回路図である。
【図７】本発明の他の実施形態に係る固体撮像素子の等価回路図である。
【図８】図７に示す固体撮像素子の画素読み出しタイミングチャート図である。
【図９】本発明の他の実施形態に係る固体撮像素子のパターンレイアウトを示す平面図である。
【図１０】図９に示す固体撮像素子のパターンレイアウトに適用する色フィルタ配置を示す平面図である。
【図１１】本発明の他の実施形態に係る固体撮像素子のパターンレイアウトを示す平面図である。
【図１２】本発明の他の実施形態に係る固体撮像素子のパターンレイアウトを示す平面図である。
【発明を実施するための形態】
【００１１】
本発明の実施形態に係る固体撮像素子は、６画素１セルを一つのブロックとし、これを市松状に配置した１２画素１セルを繰り返し単位として配置したＣＭＯＳセンサである。出力回路を複数ＰＤで共有化することにより、ＰＤに隣接したＳＴＩ領域の長さを減らし、ＰＤ間の素子分離の大部分をイオン注入領域で行う事で、微細セルでも白キズ劣化を防止しつつ、飽和電荷量も確保し、かつ１ＰＤ当たりの配線本数を減らし、シェーディング劣化を防止することが可能である。
【００１２】
以下に、本発明の実施形態に係る固体撮像素子について、図面を参照して詳細に説明する。
【００１３】
（第１の実施形態）
図１は、第１の実施形態に係る固体撮像素子を構成する基本セルの等価回路図である。６つのフォトダイオードＰＤ（ＰＤ１１、ＰＤ１２、ＰＤ２１、ＰＤ２２、ＰＤ３１、ＰＤ３２）は、左右２つに分かれており、左側のＰＤ１１、ＰＤ２１、ＰＤ３１は転送ゲートトランジスタＴＧ１１、ＴＧ２１、ＴＧ３１を介しフローティングジャンクションＦＪ１に連結されている。右側のＰＤ１２、ＰＤ２２、ＰＤ３２はＴＧ１２、ＴＧ２２、ＴＧ３２を介しＦＪ２に連結されている。ＦＪ１、ＦＪ２はそれぞれリセットトランジスタＲＳ１、ＲＳ２を介し共通のリセットドレイン端子ＲＤに左右から連結されている。出力アンプトランジスタＡｍｐのゲートＡｍｐ１、Ａｍｐ２の上下から共通のドレインに連結しており、この共通のドレインはＲＤで兼ねる。ＦＪ１、ＦＪ２はそれぞれＡｍｐ１、Ａｍｐ２のゲートに連結されており、ＦＪ１、ＦＪ２の電位変化を出力ソース電極ＯＳ１、ＯＳ２より外部に出力される。ＯＳ１、ＯＳ２はそれぞれ縦方向に伸びる出力信号線ＬＯＳ１、ＬＯＳ２に連結されている。ＬＯＳ１、ＬＯＳ２の先には、回路は図示されていないが負荷ＭＯＳ（Ｌ−ＭＯＳ）がある。また水平方向の同一ライン上のＴＧ１１、ＴＧ１２は読み出しラインＴＧ１、同様に水平方向の同一ライン上のＴＧ２１、ＴＧ２２は読み出しラインＴＧ２、水平方向の同一ライン上のＴＧ３１、ＴＧ３２は読み出しラインＴＧ３に連結されている。図１は６画素で１つのＲＤを共有化する構造であり、以下６画素１セル構造と称する。
【００１４】
図１に示す基本セルの等価回路のレイアウトを図２に示す。特徴的な事はＦＪ１の４辺の内３辺にＴＧ１１、ＴＧ２１、ＴＧ３１を配置し、その先にＰＤ１１、ＰＤ２１、ＰＤ３１が配置されている。ＦＪ１の残り１辺にはＲＳ１が隣接配置され、ＲＳ１のＦＪ１と対向するドレイン側にはＲＤが配置されている。このＲＤをセンターに３画素１セルブロックを水平方向に１８０度回転させた３画素１セルをもう一つ配置させる。即ちＲＤのＲＳ１と対向した位置にＲＳ２を配置されている。ＲＳ２のＲＤと対向する辺にＦＪ２が配置され、ＦＪ２の４辺の内３辺にＴＧ１２、ＴＧ２２、ＴＧ３２を配置し、その先にＰＤ１２、ＰＤ２２、ＰＤ３２が配置されている。一方ＲＤの上下２辺にはＡｍｐトランジスタのゲートＡｍｐ１、Ａｍｐ２が隣接配置されている。Ａｍｐ１、Ａｍｐ２はそれぞれＦＪ１、ＦＪ２と連結（連結配線は図示せず）されている。Ａｍｐ１、Ａｍｐ２のソース側にはソース電極ＯＳ１、ＯＳ２が配置され、これと連結され縦方向に出力信号線ＬＯＳ１、ＬＯＳ２（図示せず）が伸びる。
【００１５】
それぞれＰＤと出力回路のＯＳ間の素子分離はＳＴＩで行われる。一方ＰＤ間の素子分離は、イオン注入方法で形成された不純物領域（以下チャネルストッパーと称しＣＳと略す）で素子分離を行う。
【００１６】
図２に示す６画素１セルのレイアウトに於いては、隣接するセル配置を考慮すると、正方格子状に配置するよりは斜め方向にシフトさせ配置させると収まりが良くなる。この実用的な配置構造につき、図３を用い等価回路を説明する。図３は図１の６画素１セルを一つのブロックとして、斜め方向に２つのブロックを隣接させた等価回路である。所謂１２画素１セルの等価回路になる。ここで、１ブロック目のＰＤ３１、ＰＤ３２に隣接し、２ブロック目のＰＤ１１、ＰＤ１２が同一水平ライン上に配置されている。２ブロック目の読み出しラインＴＧ、出力ソース電極ＯＳはそれぞれ１ブロック目と区別するため、ＴＧ１’、ＯＳ１’と示している。
【００１７】
図３の１２画素１セルを繰り返し配置した等価回路を図４に示す。図に於いて同一水平ライン上のＰＤは同じ記号にて示す。例えばＰＤ１１、ＰＤ１２はＰＤ１と呼ぶ。図３では１ブロック目のＰＤ３１、ＰＤ３２に隣接し、２ブロック目のＰＤ１１、ＰＤ１２があるが、図４では同一ライン上なのでＰＤ３と示している。これに伴い、ＴＧ３とＴＧ１’は同一読み出しタイミングとし、ＴＧ３で示し、２ブロック目のＴＧ２’、ＴＧ３’はそれぞれＴＧ４、ＴＧ５と示している。ＴＧ５は３ブロック目のＴＧ１と同じ配線である。順次３ブロック目のＴＧ２、ＴＧ３に相当する配線はＴＧ６、ＴＧ７となり、ＴＧ７は４ブロック目のＴＧ１’に対応する。図４に示す等価回路で特徴的な事は、斜め方向に隣接した２つのブロックが常にセットで出力回路がＯＮになるようにＴＧが開く構成になっていることである。このためＲＳは２つのブロックのＲＳ共通でリセットしていく配線になっている。また図３の出力信号線ＯＳ１’、ＯＳ２’は図４では、１２画素１セルレイアウトのイメージでＯＳ３、ＯＳ４と表記した。
【００１８】
図４の１２画素１セルの繰り返し等価回路図のレイアウトを図５に示す。図５では、色フィルタ配置の一例も合わせて表現している。色フィルタは輝度成分比率の高いＧｒｅｅｎ画素の数量を増やし、色信号を作り出すＲｅｄ、Ｂｌｕｅは人の眼の色解像度が低い事を利用し、数量をＧｒｅｅｎの１／２に絞っている。
【００１９】
斜め方向に隣接した２つのブロックの出力回路で同時に読み出されるＰＤに対しては、色フィルタの色情報を示すＲ、Ｇ、Ｂの文字の横に、読み出し情報１、２、３の数字を付記し表現している。即ち隣接する縦方向ラインの同じ数字の画素には、図４で示す同じＴＧ配線により読み出し信号が印加され、同時に読み出される。この表記は以下の図面でも同じである。
【００２０】
図５に示すレイアウトに対応した図４の等価回路図のＰＤに、上記に示した色情報と読み出し情報を付記した図を図６に示す。
【００２１】
次に、図２〜図６により説明した本実施形態に係る撮像素子の従来の撮像素子にはない特徴について説明する。本実施形態の撮像素子における基本ブロックである図２に示す６画素１セル構造においては、トランジスタの数として、６個のＴＧ、２個のＲＳ、２個のＡｍｐを含んでおり、いわゆる、６画素１０トランジスタ構造である。したがって、１つの画素（ＰＤ）当たり１．６７個のトランジスタとなる。またＲＤを共有化しているため、６画素当たり１つのＲＤとなってＲＤの占有面積が減るため、１セル当たりのＰＤの専有面積割合が増える。
【００２２】
また画素配置にも特徴があり、６画素で出力回路を囲むように画素が配置されている。隣接ＰＤの一部を破線で示しているが、一つのＰＤの直交する３辺は他のＰＤと隣接しており、残り１辺もその一部がＴＧや他のＰＤに隣接し、残った部分で出力回路に隣接している。図ではこの残り１辺が更に鈍角で交差する３辺に別れ、それぞれＰＤ、ＴＧ、出力回路のＯＳの素子分離領域（ＳＴＩ）と隣接している。このように一つのＰＤの直交する３辺が隣接するＰＤと接している為、これらの隣接するＰＤ間についてはイオン注入方法で形成された不純物領域で素子分離を行う事が出来る。
【００２３】
この点についてさらに詳細に説明すると、出力回路部では周辺の電位が信号レベルに影響するため、素子分離を強化させる必要があり、その素子分離にはＳＴＩが使われる。しかしながらＰＤ間の素子分離では、ＰＤの電位井戸の壁を形成する目的で形成されるため、壁の高さが多少変動しても、通常の撮像状態では光電変換や信号電荷の蓄積には影響しない。飽和状態で隣接ＰＤへ過剰電荷が漏れ込む懸念が有るが、閉じた状態でのＴＧ電位を制御（少し開き気味に）することで、過剰な電荷をＦＪに流すように出来、これは信号電荷の読み出しの直前にＲＳを開いてＲＤで捨てる事が出来、画質劣化を抑える事が出来る。
【００２４】
次に、ＰＤの周囲の素子との分離にＳＴＩを使わないメリットを示す。背景技術の項で説明したように、ＳＴＩの問題点として白キズと飽和電荷量のトレードオフにより、微細化が進むにつて素子の特性が大幅に劣化していた。特にそのしわ寄せは白キズに影響し、大規模なキズ補正を行うため、周辺回路に負荷が掛かり、また画像が不自然になる問題があった。本実施形態では素子分離がイオン注入だけで形成でき、半導体基板に対するダメージは熱処理（アニール）することで容易に回復でき、ダメージの少ない素子分離が可能となる為、白キズマージンが大幅に向上する。また素子分離幅も解像限界の抜きパターンで決める事が出来る。これはＰＤの実効的な面積縮小を抑制でき、ＰＤの飽和電荷量の減少の抑制に繋がる。
【００２５】
本実施形態に係る撮像素子の他の特徴としては、画素ピッチがほぼＰＤの大きさで決まり微細化に向いている。またＦＪ１からＡｍｐ１までの距離（ＦＪ２からＡｍｐ２までの距離も同様）は近傍に隣接して配置されているため配線長を短くでき、ＦＪに寄生する静電容量を減らし、アンプゲインを高める事も出来る。
【００２６】
（第２の実施形態）
図７は本発明の他の実施形態に係る固体撮像素子の等価回路図であり、図６に示す１２画素１セルを繰り返し配置した等価回路図に於いて、ＲＳ配線をＴＧ配線と共有化した回路図を示している。ＴＧ配線を介して読み出しパルス信号を印加しＰＤから信号電荷を読み出す際に、同じパルスを次の出力ブロックのＲＳと共有化する事により、次のブロックのＰＤからの信号電荷の読み出しに先立って行われるＦＪのリセット動作を兼用する事が出来る。
【００２７】
図８は図７に示した等価回路での読み出しパルス信号ＴＧとリセットパルス信号ＲＳのタイミングチャートを示す。図に於いてＴＧでの読み出しタイミングを実線で、その読み出しパルス信号ＴＧで次のラインのＦＪをリセット（ＲＳ）するタイミングを破線で示す。実線、破線の上に付記したＲ１、Ｇ１なる記号は破線のタイミングでＲ１、Ｇ１画素を読み出す回路ブロックのＦＪをＲＳするタイミングを示し、実線のタイミングでその読み出しパルス信号でＰＤからＦＪへの読み出しが行われる事を示している。レイアウトではＲ１、Ｂ１が同じライン上にあり同時に出てくるが、これはＲ１で代表して示している。ＲＳを掛けるために、ＴＧの読み出し後余分のパルスを印加している。図８の下に表記した４ラインはＯＳ１、ＯＳ２、ＯＳ３、ＯＳ４に上記の読み出しパルス信号ＴＧのタイミングで出力される画素の色情報と読み出し情報を示している。これは図７の画素に付記したものと同じである。
【００２８】
図９は本発明の他の実施形態に係る固体撮像素子のパターンレイアウトを示す平面図で、図５に示した１２画素１セルを繰り返し配置したレイアウトと水平走査線の構成を示す。画素配置に於いて、ＲとＢ画素と同じ走査線上の画素数はＧ画素の同じ走査線上の画素数の半分である。これは出力回路がＲとＢ画素ライン上にある為である。この出力回路部分の画素の抜けを補正する一例を図９により説明する。即ち出力回路の上下に隣接した画素は共にＧ画素、Ｇ３、Ｇ３およびＧ２、Ｇ２であり、これらを平均化処理し仮想Ｇ（以下Ｇｒと呼ぶ）を作ることで、水平走査線上の画素数を揃える事が出来る。この仮想Ｇｒで埋め込んだ際の各画素の色フィルタ配置を図１０に示す。同図において破線で囲われた矩形Ｇが上記方法で作成した仮想Ｇｒである。また図９右下の部分には、マイクロレンズの形状の一例も合わせて記載してある。
【００２９】
次に、図９に示した実施形態を参照してその特徴を配線本数の観点から説明する。図７に示す読み出し配線ＴＧとリセット配線ＲＳの共通化配置を使うと、図９の右端に記したように、水平方向に走る配線はＴＧ１、ＴＧ２、ＴＧ３、ＲＤの４本配線の繰り返しである。なお、ＴＧ１、ＴＧ２、ＴＧ３、ＲＤの配線は図９には明示されていないが、ＰＤ間の間隙部に沿って配線されている。また水平走査線はＬ１、Ｌ２、Ｌ３、Ｌ４の４本である。太い破線で囲まれた１２画素１セルに於いて、下端の２画素Ｇ２、Ｇ２を走る水平走査線は、上端の２画素Ｇ１、Ｇ１を走る水平走査線Ｌ１と同じ繰り返しとなり、やはり４本の繰り返しである。一方縦方向に走る出力信号線はＬＯＳ１、ＬＯＳ２、ＬＯＳ３、ＬＯＳ４で示すように、やはり４本の繰り返しである。なお、ＬＯＳ１、ＬＯＳ２、ＬＯＳ３、ＬＯＳ４の配線についても図９には明示されていないが、ＰＤ間の間隙部に沿って配線されている。この水平走査線４本に対し、水平方向の配線も４本ということは、一画素当たり水平方向には１本の配線が走っている事を意味する。また縦方向も同様に４画素周期で４本の出力信号線が走っている。これは一画素（ＰＤ）当たり垂直方向にも１本の配線が走っている事を意味する。この様に本願では画素の周囲に水平垂直方向に１本ずつの配線が走っている。
【００３０】
一方、従来の２画素１セル構造の配線の本数は、本願と同様にリセット配線ＲＳと読み出し配線ＴＧを共通化した前提で、水平方向は２画素当たり２ＴＧ、１ＲＤであり、垂直方向は１画素当たり１本の出力配線となる。従って１画素当たり、水平方向には１．５本の配線、縦方向には１本の出力配線となる。この実施形態に於ける、配線本数の減少はＰＤに取り込まれる入射光の収集効率向上をもたらし、画面周辺部でのシェーディング劣化を抑制できる。これらは微細セル化になる程効果が顕著になる。
【００３１】
（第３の実施形態）
図１１は本発明の他の実施形態に係る固体撮像素子のパターンレイアウトを示す平面図である。この固体撮像素子のパターンレイアウトは、図５に示した１２画素１セルの繰り返しブロックを９０度回転させて配置したレイアウトであり、色フィルタの色情報を示すＲ、Ｇ、Ｂの文字の横に、読み出し情報１、２、３、１’、２’、３’の数字を付記し表現している。画素からの読み出しは斜め方向に隣接する出力回路から２個ずつ、４画素単位（ＯＳ１、ＯＳ２、ＯＳ３、ＯＳ４）で出力する方式を取っており、読み出し情報としては、従来の１、２、３に加え、１’、２’、３’で付記した。
【００３２】
図１２は本発明のさらに他の実施形態に係る固体撮像素子のパターンレイアウトを示す平面図である。この固体撮像素子のパターンレイアウトは、図５に示した１２画素１セルの繰り返しブロックを４５度回転させて配置したレイアウトであり、色フィルタの色情報を示すＲ、Ｇ、Ｂの文字の横に、読み出し情報１、２、３、１’、２’、３’の数字を付記し表現している。画素からの読み出しは水平方向に隣接する出力回路から２個ずつ、４画素単位（ＯＳ１、ＯＳ２、ＯＳ３、ＯＳ４）で出力する方式を取っており、図１１と同様に読み出し情報としては、従来の１、２、３に加え、１’、２’、３’で付記した。
【００３３】
以上本発明の実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。例えば、図２に示す６画素１セルを単純に縦方向、横方向に正方格子状に配置しても良く、その隙間のスペースはＰＤを拡大することで充足した配置を取る事が出来る。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。特に色フィルタの配置や、その読み出しの画素の組み合わせは色々な変形が可能である。
【００３４】
これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３５】
ＰＤ・・・フォトダイオード（ＰＤ）
ＴＧ・・・転送ゲートトランジスタ
ＦＪ・・・フローティングジャンクション
ＲＳ・・・リセットトランジスタ
Ａｍｐ・・・出力アンプトランジスタ
ＲＤ・・・リセットドレイン
ＯＳ・・・出力ソース
ＬＯＳ・・・出力信号線
Ｌ−ＭＯＳ・・・負荷ＭＯＳ
ＳＴＩ・・・シャロートレンチアイソレーション（酸化膜埋め込み素子分離）
ＣＳ・・・チャネルストッパー（イオン注入素子分離）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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