(57)【特許請求の範囲】
【請求項１】
基板の表面側に形成されたゲートパッドと、
前記基板の表面側に形成され、前記ゲートパッドと電気的に接続されたゲート配線と、
前記ゲート配線上に、外周部分と、前記外周部分に囲まれた位置に島状に形成された複数のアイランド部分とを有するように形成されたメタルと、
前記基板の表面側の前記外周部分に囲まれた位置に前記メタルと接しないように形成されたエミッタパッドと、を備え、
前記エミッタパッドは複数の大面積部分と、前記複数の大面積部分を接続する接続部分とを有し、
前記接続部分は前記複数のアイランド部分のうちの１つのアイランド部分と他のアイランド部分との間、あるいは前記アイランド部分と前記外周部分との間に形成され、
前記接続部分を複数有し、
前記接続部分の少なくとも１つは、他の接続部分より幅が太く、前記基板の中央部近傍に形成されていることを特徴とする半導体素子。
【請求項２】
基板の表面側に形成されたゲートパッドと、
前記基板の表面側に形成され、前記ゲートパッドと電気的に接続されたゲート配線と、
前記ゲート配線上に、外周部分と、前記外周部分に囲まれた位置に島状に形成された複数のアイランド部分とを有するように形成されたメタルと、
前記基板の表面側の前記外周部分に囲まれた位置に前記メタルと接しないように形成されたエミッタパッドと、を備え、
前記エミッタパッドは複数の大面積部分と、前記複数の大面積部分を接続する接続部分とを有し、
前記接続部分は前記複数のアイランド部分のうちの１つのアイランド部分と他のアイランド部分との間、あるいは前記アイランド部分と前記外周部分との間に形成され、
前記接続部分を複数有し、
前記接続部分の密度は、前記基板の中央に近づくほど大きくなることを特徴とする半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲートパッドとエミッタパッドを基板の表面側に形成した半導体素子に関する。
【背景技術】
【０００２】
パワーデバイスの分野では半導体素子として、耐圧に優れた絶縁ゲート型バイポーラトランジスタ（以後、ＩＧＢＴと称する）を用いることが多い。比較的大電流を扱うＩＧＢＴは、能動領域を拡大するために面積の大きい基板に形成される。ＩＧＢＴの基板の表面側にはゲートパッドとエミッタパッドが形成され、裏面側にはコレクタが形成される。
【０００３】
ＩＧＢＴの基板中にはゲート配線が形成される。ゲート配線は、ゲートパッドと電気的に接続され、ゲートパッドからゲート駆動信号の供給を受ける。比較的大電流を扱うＩＧＢＴでは、能動領域の面積が大きくなるためゲート配線が長くなる。ゲート配線が長くなるとゲート配線抵抗により信号伝達の遅延が生じ、ゲートパッドから近い領域とゲートパッドから遠い領域とで均一な動作ができなくなる。これを防止するために、ゲート配線上にメタルを形成してゲート配線抵抗を低減させる場合がある。
【０００４】
なお、ゲートに至るまでの配線抵抗を低減する技術はたとえば特許文献１に開示がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−９６０６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述のように比較的大電流を扱うＩＧＢＴでは、ゲート配線上にメタルを形成するため、メタルと同じく基板表面側に形成されるエミッタパッドは当該メタルを避けるように形成しなければならない。そのため、エミッタパッドは１つのＩＧＢＴの中で複数に分割される場合がある。その場合、能動領域の中央部のエミッタパッドは他のエミッタパッドに囲まれているため温度が上昇しやすい。他方、能動領域の周辺部のエミッタパッドは他のエミッタパッドに囲まれていないため放熱が容易で温度が上昇しづらい。この結果、複数のエミッタパッド間に温度ばらつきが生じて電流アンバランスなどの問題が起こることがある。
【０００７】
さらに、分割された複数のエミッタパッドごとにアルミワイヤ接続が施されるため、アルミワイヤの経路長が不均等になる場合がある。この経路長の不均等および上述の温度ばらつきにより、エミッタパッドの表面の電位がばらつく問題もあった。そのため半導体素子の全体においてスイッチング動作を均一化することが妨げられる問題があった。
【０００８】
本発明は、上述のような課題を解決するためになされたもので、ゲート配線上にメタルを形成する場合であっても、半導体素子の全体においてスイッチング動作を均一化することができる半導体素子を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の半導体素子は、基板の表面側に形成されたゲートパッドと、該基板の表面側に形成され、該ゲートパッドと電気的に接続されたゲート配線と、該ゲート配線上に、外周部分と、該外周部分に囲まれた位置に島状に形成された複数のアイランド部分とを有するように形成されたメタルと、該基板の表面側の該外周部分に囲まれた位置に該メタルと接しないように形成されたエミッタパッドと、を備える。そして、該エミッタパッドは複数の大面積部分と、該複数の大面積部分を接続する接続部分とを有し、該接続部分は該複数のアイランド部分のうちの１つのアイランド部分と他のアイランド部分との間、あるいは該アイランド部分と該外周部分との間に形成され、該接続部分を複数有し、該接続部分の少なくとも１つは、他の接続部分より幅が太く、該基板の中央部近傍に形成されている。
本発明の他の半導体素子は、基板の表面側に形成されたゲートパッドと、該基板の表面側に形成され、該ゲートパッドと電気的に接続されたゲート配線と、該ゲート配線上に、外周部分と、該外周部分に囲まれた位置に島状に形成された複数のアイランド部分とを有するように形成されたメタルと、該基板の表面側の該外周部分に囲まれた位置に該メタルと接しないように形成されたエミッタパッドと、を備え、該エミッタパッドは複数の大面積部分と、該複数の大面積部分を接続する接続部分とを有し、該接続部分は該複数のアイランド部分のうちの１つのアイランド部分と他のアイランド部分との間、あるいは該アイランド部分と該外周部分との間に形成され、該接続部分を複数有し、該接続部分の密度は、該基板の中央に近づくほど大きくなることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、ゲート配線上にメタルを形成する場合であっても、半導体素子の全体においてスイッチング動作を均一化することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１の半導体素子の表面側を示す平面図である。
【図２】図１のII−II破線における断面図である。
【図３】図１のIII−III破線における断面図である。
【図４】図１のIV−IV破線における断面図である。
【図５】比較例の半導体素子の表面側を示す平面図である。
【図６】本発明の実施の形態２の半導体素子の表面側を示す平面図である。
【図７】本発明の実施の形態３の半導体素子の表面側を示す平面図である。
【発明を実施するための形態】
【００１２】
実施の形態１．
図１ないし図５を参照して本発明の実施の形態１を説明する。なお、同一または対応する構成要素には同一の符号を付して説明の繰り返しを省略する場合がある。本発明の実施の形態２および実施の形態３でも同様である。
【００１３】
図１は本発明の実施の形態１の半導体素子の表面側を示す平面図である。半導体素子１０はたとえば一辺１０ｍｍの四角形状を有する。半導体素子１０の外枠部分には耐圧保護領域１２が形成されている。耐圧保護領域１２はたとえばガードリングなどで形成されている。以後、耐圧保護領域１２の内側の能動領域について説明する。
【００１４】
能動領域にはメタル１４が形成されている。メタル１４は外周部分１４ａとアイランド部分１４ｂを備えている。アイランド部分１４ｂは外周部分１４ａに囲まれた位置に島状に複数形成されている。メタル１４は、ゲート駆動信号が外部から入力されるゲートパッド１６と接続されている。
【００１５】
メタル１４の外周部分１４ａに囲まれた位置にメタル１４と接しないようにエミッタパッド１８が形成されている。エミッタパッド１８は大面積部分１８ａ、１８ｂ、１８ｃ、１８ｄ、および１８ｅを備えている。エミッタパッド１８は上述の各大面積部分に加えて、各大面積部分を接続する接続部分１８ｆを備えている。接続部分１８ｆは１つのアイランド部分１４ｂと他のアイランド部分１４ｂの間、およびアイランド部分１４ｂと外周部分１４ａとの間に形成されている。接続部分１８ｆが各大面積部分を接続していることにより、エミッタパッド１８は全体として一体的に形成されている。また、エミッタパッド１８は全体が同一材料で形成されている。エミッタパッド１８とメタル１４との間には酸化膜２０が形成されている。
【００１６】
図２は図１のII−II破線における断面図である。図２はアイランド部分１４ｂを含む場所における断面図である。まず基板２２の表面側について説明する。基板２２上には酸化膜２４が形成されている。酸化膜２４上にはゲート配線２６が形成されている。ゲート配線２６はたとえばポリシリコンなどで形成されている。ゲート配線２６上には酸化膜２０が形成されている。酸化膜２０には開口部が形成されている。その開口部においてゲート配線２６と接するように、アイランド部分１４ｂが形成されている。より詳細には、ゲート配線２６上には、ゲート配線２６と接し、かつエミッタパッド１８と接しないようにアイランド部分１４ｂが形成されている。
【００１７】
エミッタパッド１８は酸化膜２０上に形成されている。エミッタパッド１８は基板２２のエミッタと適宜接続されている。また、エミッタパッド１８の一部とアイランド部分１４ｂを覆うように保護膜３０が形成されている。保護膜３０は説明の便宜上の理由により図１では省略している。半導体素子１０の裏面側には裏面構造２８が形成されている。裏面構造２８はコレクタ電極を含むものである。なお、断面図２は、ゲート配線２６近傍のみを図示し、本発明の本質ではないエミッタパッド１８と基板２２の接続領域や、基板２２の内部の不純物拡散層は図示していない。
【００１８】
図３は図１のIII−III破線における断面図である。図３は接続部分１８ｆを含む場所における断面図である。エミッタパッド１８の接続部分１８ｆとゲート配線２６の間には酸化膜２０が形成されている。図４は図１のIV−IV破線における断面図である。図４はアイランド部分１４ｂも接続部分１８ｆも形成されていない場所における断面図である。図２ないし図４に示す断面図から分かるように、ゲート配線２６は、アイランド部分１４ｂの下、接続部分１８ｆの下、およびアイランド部分１４ｂも接続部分１８ｆも形成されていない部分の下に切れ目なく形成されている。上述のメタル１４はゲート配線２６上に、ゲート配線２６の抵抗を下げるために形成されている。また、ゲート配線２６はゲートパッド１６と電気的に接続されている。半導体素子１０は上述の構成を有する。
【００１９】
以下、本発明の実施の形態１にかかる半導体素子１０の動作説明に先立って、その理解を容易にするために比較例について説明する。図５は比較例の半導体素子４０の表面側を示す平面図である。比較例の半導体素子４０において、メタル４２は連続的に形成されていて不連続な部分（切れ目）を有していない。すなわち、メタル４２は外周部分４２ａと直線部分４２ｂを備えている。エミッタパッド４４はメタル４２によって形状が制限された結果、５つに分割された形状を有している。つまり、エミッタパッド４４は大面積部分４４ａ、４４ｂ、４４ｃ、４４ｄ、および４４ｅを備えており、これらは相互に独立している。
【００２０】
大面積部分４４ｂ、４４ｃ、および４４ｄは他の大面積部分に挟まれているため温度が上昇しやすい。他方、大面積部分４４ａおよび４４ｅは他の大面積部分に挟まれていないため放熱が容易で温度が上昇しづらい。そのため、半導体素子４０では大面積部分間に温度ばらつきが生じ、電流アンバランスなどが生じやすい。また、この半導体素子４０では、大面積部分ごとに施されるアルミワイヤの経路長が不均等になりやすい。そのため、これらの特性により半導体素子４０においては大面積部分間の電位がばらつき、全体の均一なスイッチング動作が妨げられるという問題が生じやすい。
【００２１】
これに対し、本発明の実施の形態１にかかる半導体素子１０の構成によれば比較例の問題を解消できる。すなわち、半導体素子１０のエミッタパッド１８は、接続部分１８ｆにより大面積部分１８ａ、１８ｂ、１８ｃ、１８ｄ、および１８ｅが接続されており、全体として一体的に形成されている。そのため、エミッタパッド１８の各部分における電位のばらつきや温度のばらつきを比較例の場合と比べて著しく小さくできる。よってゲート配線２６上にメタル１４を形成する場合であっても、半導体素子１０の全体においてスイッチング動作を均一化することができる。さらに、ゲート配線２６上には、連続的ではないもののメタル１４が形成されているため、スイッチング動作のばらつきを実用上十分な程度まで抑制することができる。
【００２２】
半導体素子１０は、比較例の半導体素子４０の場合と比べて製造工程を増やすことなく容易に製造することができる。すなわち、比較例の製造工程において、酸化膜２０の開口用のマスク、メタル１４のパターン形成用のマスク、およびエミッタパッド１８のパターン形成用のマスクを変更するのみで半導体素子１０を製造することが可能である。
【００２３】
メタル１４は電気伝導度の高い金属層で形成されてもよいし、ゲート配線２６の上部の金属シリサイド層で形成されていてもよい。
【００２４】
半導体素子１０はＩＧＢＴであるとしたが本発明はこれに限定されない。基板の表面側に２以上のパッドを形成する場合は本発明を応用できるため、ＩＧＢＴに代えてＭＯＳＦＥＴやサイリスタなどの半導体素子を用いてもよい。
【００２５】
実施の形態２．
図６を参照して本発明の実施の形態２を説明する。図６は本発明の実施の形態２の半導体素子の表面側を示す平面図である。以後、本発明の実施の形態１にかかる半導体素子１０との相違点を中心に説明する。
【００２６】
メタル５２は外周部分５２ａとアイランド部分５２ｂを備えている。エミッタパッド５４は、大面積部分５４ａ、５４ｂ、５４ｃ、５４ｄ、および５４ｅを備えている。各大面積部分は複数の接続部分５４ｆで接続されている。接続部分５４ｆは、基板の表面の中央に近いものほど幅が太く形成されている。すなわち、図６において基板表面の中央部における接続部分５４ｆ１の幅Ｌａは、基板表面の周辺部における接続部分５４ｆ２の幅Ｌｂよりも太い。なお、中央部や周辺部とは図６のＹ軸方向に関するものである。
【００２７】
一般に基板表面の中央部は周辺部と異なり放熱経路が少ないため、温度が高くなる傾向がある。基板表面の温度ばらつきがあると、半導体素子全体の均一なスイッチング動作が妨げられるおそれがある。ところが、半導体素子５０の構成によれば、基板表面の中央部において幅の太い接続部分が形成されているため、エミッタパッド５４の面積が大きくなる。よって基板表面の中央部における放熱が容易にでき、基板表面の温度ばらつきを抑制できる。ゆえに半導体素子５０の全体においてスイッチング動作を均一化することができる。
【００２８】
なお、半導体素子５０ではＹ軸方向に関して接続部分５４ｆの幅を変化させたが、Ｘ軸とＹ軸の両方を考慮して接続部分５４ｆの幅を変化させてもよい。
【００２９】
実施の形態３．
図７を参照して本発明の実施の形態３を説明する。図７は本発明の実施の形態３の半導体素子の表面側を示す平面図である。以後、本発明の実施の形態１にかかる半導体素子１０との相違点を中心に説明する。
【００３０】
メタル６２は外周部分６２ａとアイランド部分６２ｂを備えている。基板表面の中央部のアイランド部分６２ｂ１の幅Ｌｃは、基板表面の周辺部のアイランド部分６２ｂ２の幅Ｌｄよりも狭くなっている。なお、中央部や周辺部とは図７のＹ軸方向に関するものである。
【００３１】
エミッタパッド６４は大面積部分６４ａ、６４ｂ、６４ｃ、６４ｄ、および６４ｅを備えている。各大面積部分は、幅の均等な複数の接続部分６４ｆで接続されている。上述のようにアイランド部分６２ｂの幅、すなわちＹ軸方向における長さが、基板表面の周辺部より中央部近傍で狭くなるように調整されているため、基板表面の中央部近傍においてＹ軸方向における各接続部分６４ｆの中心間の距離が短くなっている。そのため、接続部分６４ｆの密度は基板表面の中央部に近づくほど大きくなっている。
【００３２】
半導体素子６０では、基板の中央部において接続部分６４ｆの密度が高いため、基板の中央部においてエミッタパッド６４の面積が大きくなっている。これにより基板表面の中央部における温度上昇を抑制できる。したがって、半導体素子６０の構成によれば半導体素子６０の全体においてスイッチング動作を均一化することができる。
【００３３】
なお、半導体素子６０はＹ軸方向に関してメタル６２の幅を変化させたが、Ｘ軸とＹ軸の両方を考慮してメタル６２の幅を変化させてもよい。
【符号の説明】
【００３４】
１０  半導体素子、  １２  耐圧保護領域、  １４  メタル、  １４ａ  外周部分、  １４ｂ  アイランド部分、  １６  ゲートパッド、  １８  エミッタパッド、  １８ａ，１８ｂ，１８ｃ，１８ｄ，１８ｅ  大面積部分、  １８ｆ  接続部分、  ２０  酸化膜、  ２２  基板、  ２６  ゲート配線
【図１】
0005601010.tif 000002
【図２】
0005601010.tif 000003
【図３】
0005601010.tif 000004
【図４】
0005601010.tif 000005
【図５】
0005601010.tif 000006
【図６】
0005601010.tif 000007
【図７】
0005601010.tif 000008