(57)【特許請求の範囲】
【請求項１】
複数のメモリセルが設けられたメモリセルアレイと、
前記メモリセルに記憶されたデータの消去動作を実行させる消去実行部と、
前記消去動作が実行されたメモリセルの消去ベリファイ動作を実行させる消去ベリファイ実行部と、
前記消去動作が実行されたメモリセルの消去ベリファイ回数をカウントする消去ベリファイ回数カウント部と、
前記消去ベリファイ回数カウント部にてカウントされた今回の消去ベリファイ回数に基づいて、次回以降の最小の消去ベリファイ回数を設定する消去ベリファイ回数設定部とを備える不揮発性半導体記憶装置であって、
前記消去実行部は、前記メモリセルの消去動作時におけるメモリセルアレイのウェル電圧に印加する第１電圧パルスを印加する際、前記消去ベリファイ回数設定部に設定された最小ベリファイ回数より１少ない回数だけ電圧パルスをステップアップし、
前記消去ベリファイ回数設定部は、次回以降の最小の消去ベリファイ回数を、今回の消去ベリファイ回数に前記消去ベリファイ回数設定部に設定された最小ベリファイ回数より１少ない回数を加えた回数に設定することを特徴とする不揮発性半導体記憶装置。
【請求項２】
複数のメモリセルが設けられたメモリセルアレイと、
前記メモリセルに記憶されたデータの消去動作を実行させる消去実行部と、
前記消去動作が実行されたメモリセルの消去ベリファイ動作を実行させる消去ベリファイ実行部と、
前記メモリセルの書き込み消去回数をカウントする書き込み消去回数カウント部と、
前記書き込み消去回数カウント部にてカウントされた今回の書き込み消去回数に基づいて、次回以降の最小の消去ベリファイ回数を設定する消去ベリファイ回数設定部とを備えることを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記消去ベリファイ実行部は、前記消去ベリファイ回数設定部にて設定された消去ベリファイ回数に満たない回数で消去ベリファイに合格したメモリセルがある場合においても、前記消去ベリファイ回数設定部にて設定された消去ベリファイ回数だけ消去ベリファイ動作を実行することを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記消去ベリファイ回数設定部は、次回以降の最小の消去ベリファイ回数をブロック単位で設定することを特徴とする請求項１から３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記消去ベリファイ回数設定部にて設定された消去ベリファイ回数より少ない回数の場合に消去ベリファイ動作をスキップさせ、前記消去ベリファイ回数設定部にて設定された消去ベリファイ回数以上の回数の場合に前記消去ベリファイ実行部に消去ベリファイ動作を行わせる消去ベリファイスキップ指令部をさらに備えることを特徴とする請求項２から４のいずれか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリでは、消去動作がブロック単位で一括して行われることがある。この時、全てのメモリセルの消去が完全に行われたかを確認するため、消去ベリファイ動作が行われることがある。そして、消去ベリファイ動作において、全てのメモリセルの消去が正常に行われていないと確認された場合、全てのメモリセルの消去が完全に行われるまで消去動作が繰り返し実行される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−９１９７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態の目的は、消去時のストレスの増大を抑制しつつ、消去不良を低減することが可能な不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の不揮発性半導体記憶装置によれば、メモリセルアレイと、消去実行部と、消去ベリファイ実行部と、消去ベリファイ回数カウント部と、消去ベリファイ回数設定部とが設けられている。メモリセルアレイは、複数のメモリセルが設けられている。消去実行部は、前記メモリセルに記憶されたデータの消去動作を実行させる。消去ベリファイ実行部は、前記消去動作が実行されたメモリセルの消去ベリファイ動作を実行させる。消去ベリファイ回数カウント部は、前記消去動作が実行されたメモリセルの消去ベリファイ回数をカウントする。消去ベリファイ回数設定部は、前記消去ベリファイ回数カウント部にてカウントされた今回の消去ベリファイ回数に基づいて、次回以降の最小の消去ベリファイ回数を設定する。また、前記消去実行部は、前記メモリセルの消去動作時におけるメモリセルアレイのウェル電圧に印加する第１電圧パルスを印加する際、前記消去ベリファイ回数設定部に設定された最小ベリファイ回数より１少ない回数だけ電圧パルスをステップアップする。また、前記消去ベリファイ回数設定部は、次回以降の最小の消去ベリファイ回数を、今回の消去ベリファイ回数に前記消去ベリファイ回数設定部に設定された最小ベリファイ回数より１少ない回数を加えた回数に設定する。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
【図２】図２は、図１の不揮発性半導体記憶装置のブロックの概略構成を示す回路図である。
【図３】図３は、図１の不揮発性半導体記憶装置の消去動作を示す１セル分の断面図である。
【図４】図４は、図１の不揮発性半導体記憶装置の消去ベリファイ動作を示す１セルユニット分の回路図である。
【図５】図５は、図１の不揮発性半導体記憶装置の消去および書き込み時のメモリセルのしきい値電圧分布を示す図である。
【図６】図６は、図１の不揮発性半導体記憶装置の消去ベリファイ回数とウェル電圧との関係を示す図である。
【図７】図７は、図１の不揮発性半導体記憶装置の消去ベリファイ動作を示すフローチャートである。
【図８】図８は、図１の不揮発性半導体記憶装置の書き込み消去サイクル数と消去ベリファイ回数との関係を示す図である。
【図９】図９は、第２実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
【図１０】図１０は、図９の不揮発性半導体記憶装置の消去ベリファイ動作を示すフローチャートである。
【図１１】図１１は、第３実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
【図１２】図１２は、図１１の不揮発性半導体記憶装置の消去ベリファイ回数とウェル電圧との関係を示す図である。
【図１３】図１３は、図１１の不揮発性半導体記憶装置の消去ベリファイ動作を示すフローチャートである。
【発明を実施するための形態】
【０００７】
以下、実施形態に係る不揮発性半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。なお、以下の実施形態では、不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例にとる。
図１において、この不揮発性半導体記憶装置には、メモリセルアレイ１、ロウ選択回路２、ウェル電位設定回路３、ソース電位設定回路４、カラム選択回路５、データ入出力バッファ６、制御回路７およびセンスアンプ回路８が設けられている。
【０００９】
メモリセルアレイ１には、データを記憶するメモリセルがロウ方向およびカラム方向にマトリックス状に配置されている。なお、１個のメモリセルは、１ビット分のデータを記憶するようにしてもよいし、２ビット以上のデータが記憶できるように多値化されていてもよい。
【００１０】
ここで、メモリセルアレイ１は、ｎ（ｎは正の整数）個のブロックＢ１〜Ｂｎに分割されている。なお、各ブロックＢ１〜Ｂｎは、ＮＡＮＤセルユニットをロウ方向に複数配列して構成することができる。
【００１１】
図２は、図１の不揮発性半導体記憶装置のブロックの概略構成を示す回路図である。
図２において、ブロックＢｉ（１≦ｉ≦ｎの整数）には、ｌ（ｌは正の整数）本のワード線ＷＬ１〜ＷＬｌ、セレクトゲート線ＳＧＤ、ＳＧＳおよびソース線ＳＣＥが設けられている。また、ブロックＢ１〜Ｂｎには、ｍ（ｍは正の整数）本のビット線ＢＬ１〜ＢＬｍが共通に設けられている。
【００１２】
そして、ブロックＢｉには、ｍ個のＮＡＮＤセルユニットＮＵ１〜ＮＵｍが設けられ、ＮＡＮＤセルユニットＮＵ１〜ＮＵｍはそれぞれ互いに隣接するようにしてロウ方向に配列されている。
【００１３】
ここで、ＮＡＮＤセルユニットＮＵ１〜ＮＵｍには、ｌ個のセルトランジスタＭＴ１〜ＭＴｌおよびセレクトトランジスタＭＳ１、ＭＳ２がそれぞれ設けられている。なお、モリセルアレイ１の１個のメモリセルには、１個のセルトランジスタＭＴｋ（１≦ｋ≦ｌの整数）が設けられている。そして、ｌ個のセルトランジスタＭＴ１〜ＭＴｌが直列に接続されることでＮＡＮＤストリングが構成されてる。ＮＡＮＤセルユニットＮＵｊ（１≦ｊ≦ｍの整数）には、ＮＡＮＤストリングと、そのＮＡＮＤストリングの両端に接続されたセレクトトランジスタＭＳ１、ＭＳ２が設けられている。
【００１４】
そして、ＮＡＮＤセルユニットＮＵ１〜ＮＵｍにおいて、セルトランジスタＭＴ１〜ＭＴｌの制御ゲート電極には、ワード線ＷＬ１〜ＷＬｌがそれぞれ接続されている。また、ＮＡＮＤセルユニットＮＵｉにおいて、セルトランジスタＭＴ１〜ＭＴｌのＮＡＮＤストリングの一端は、セレクトトランジスタＭＳ１を介してビット線ＢＬｊに接続され、ＮＡＮＤストリングの他端は、セレクトトランジスタＭＳ２を介してソース線ＳＣＥに接続されている。
【００１５】
また、図１において、ロウ選択回路２は、メモリセルの読み書き消去時において、メモリセルアレイ１のロウ方向のメモリセルを選択することができる。ウェル電位設定回路３は、メモリセルの読み書き消去時において、メモリセルアレイ１のウェル電位を設定することができる。ソース電位設定回路４は、メモリセルの読み書き消去時において、メモリセルアレイ１のソース電位を設定することができる。カラム選択回路５は、メモリセルの読み書き消去時において、メモリセルアレイ１のカラム方向のメモリセルを選択することができる。センスアンプ回路８は、メモリセルから読み出されたデータをカラムごとに判別することができる。データ入出力バッファ６は、外部から受け取ったコマンドやアドレスを制御回路７に送ったり、センスアンプ回路８と外部との間でデータの授受を行ったりすることができる。
【００１６】
制御回路７は、コマンドおよびアドレスに基づいて、ロウ選択回路２、ウェル電位設定回路３、ソース電位設定回路４およびカラム選択回路５の動作を制御することができる。ここで、制御回路７には、消去実行部７ａ、消去ベリファイ実行部７ｂ、消去ベリファイ回数カウント部７ｃおよび消去ベリファイ回数設定部７ｄが設けられている。
【００１７】
消去実行部７ａは、メモリセルアレイ１のメモリセルに記憶されたデータの消去動作を実行させることができる。消去ベリファイ実行部７ｂは、消去動作が実行されたメモリセルの消去ベリファイ動作を実行させることができる。消去ベリファイ回数カウント部７ｃは、消去動作が実行されたメモリセルの消去ベリファイ回数をカウントすることができる。消去ベリファイ回数設定部７ｄは、消去ベリファイ回数カウント部にてカウントされた今回の消去ベリファイ回数に基づいて、次回以降の最小の消去ベリファイ回数を設定することができる。
【００１８】
そして、ブロックＢｉの消去動作が実行される場合、ブロックＢｉのワード線ＷＬ１〜ＷＬｌに０Ｖが印加され、メモリセルアレイ１のウェル電位が消去電圧Ｖｅに設定される。なお、例えば、消去電圧Ｖｅは１７Ｖに設定することができる。また、ブロックＢｉのソース線ＳＣＥおよびセレクトゲート線ＳＧＤ、ＳＧＳはフローティングに設定することができる。
【００１９】
図３は、図１の不揮発性半導体記憶装置の消去動作を示す１セル分の断面図である。
図３において、ウェル１１上にはフローティングゲート電極１４が配置され、フローティングゲート電極１４上には制御ゲート電極１５が配置されている。なお、ウェル１１とフローティングゲート電極１４とは、不図示のトンネル絶縁膜を介して絶縁することができる。フローティングゲート電極１４と制御ゲート電極１５とは、不図示の電極間絶縁膜を介して絶縁することができる。
【００２０】
そして、フローティングゲート電極１４の両側に配置されたソースドレイン１２、１３がウェル１１に形成されている。なお、例えば、ウェル１１にはＰ型のウェル領域、ソースドレイン１２、１３にはＮ型の不純物拡散層を用いることができる。
【００２１】
そして、ブロックＢｉのワード線ＷＬ１〜ＷＬｌに０Ｖが印加され、メモリセルアレイ１のウェル電位が消去電圧Ｖｅに設定された場合、ブロックＢｉのメモリセルのウェル１１と制御ゲート電極１５との間に高電圧がかかる。このため、フローティングゲート電極１４に蓄積されていた電子がウェル１１側に引き抜かれ、ブロックＢｉのメモリセルの消去動作が実行される。
【００２２】
ブロックＢｉのメモリセルの消去動作が実行されると、消去が完全に行われたかどうかを確認するために、消去ベリファイ動作が実行される。この時、ブロックＢｉのワード線ＷＬ１〜ＷＬｌに０Ｖが印加され、セレクトゲート線ＳＧＤ、ＳＧＳに読み出し電圧Ｖｓｇが印加され、ソース線ＳＣＥに電源電圧ＶＤＤが印加される。メモリセルアレイ１のウェル電位が消去電圧Ｖｅに設定される。なお、読み出し電圧Ｖｓｇは、セレクトトランジスタＭＳ１、ＭＳ２をオンするのに十分な電圧である。
【００２３】
図４は、図１の不揮発性半導体記憶装置の消去ベリファイ動作を示す１セルユニット分の回路図である。
図４において、ビット線ＢＬｊには寄生容量ＣＢｊが付加されている。そして、ＮＡＮＤセルユニットＮＵｊのセルトランジスタＭＴ１〜ＭＴｌの消去動作を行った結果、セルトランジスタＭＴ１〜ＭＴｌのしきい値電圧が０Ｖ以下になると、消去ベリファイ動作時にセル電流Ｉｃｅが流れ、寄生容量ＣＢｊが充電される。この時、ビット線ＢＬｊの電位は、最も消去の浅いセルトランジスタＭＴ１〜ＭＴｌのしきい値電圧に依存する。そして、この時のビット線ＢＬｊの電位を消去ベリファイ電圧Ｖｆと比較し、ビット線ＢＬｊの電位が消去ベリファイ電圧Ｖｆ以上の場合は、セルトランジスタＭＴ１〜ＭＴｌの消去が完全に行われたと判断され、ビット線ＢＬｊの電位が消去ベリファイ電圧Ｖｆ未満の場合は、セルトランジスタＭＴ１〜ＭＴｌの消去が不完全であると判断される。
【００２４】
そして、セルトランジスタＭＴ１〜ＭＴｌの消去が不完全であると判断された場合、ブロックＢｉのメモリセルの消去動作が繰り返される。
【００２５】
図５は、図１の不揮発性半導体記憶装置の消去および書き込み時のメモリセルのしきい値電圧分布を示す図である。
図５において、書き込み動作ではメモリセルに‘０’が記憶され、消去動作ではメモリセルに‘１’が記憶される。ここで、メモリセルに‘０’が記憶された場合はセルトランジスタＭＴ１〜ＭＴｌのしきい値電圧が０Ｖより大きくなる。このため、ブロックＢｉのワード線ＷＬ１〜ＷＬｌに０Ｖを印加しても、セルトランジスタＭＴ１〜ＭＴｌに電流が流れない。一方、メモリセルに‘１’が記憶された場合はセルトランジスタＭＴ１〜ＭＴｌのしきい値電圧が０Ｖより小さくなる。このため、ブロックＢｉのワード線ＷＬ１〜ＷＬｌに０Ｖを印加すると、セルトランジスタＭＴ１〜ＭＴｌに電流が流れる。この時、ＮＡＮＤセルユニットＮＵｊのセルトランジスタＭＴ１〜ＭＴｌの消去が完全に行われた場合、その全てのセルトランジスタＭＴ１〜ＭＴｌのしきい値電圧が、そのしきい値電圧分布の許容範囲の上限である消去ベリファイ電圧Ｖｆ以下となる。
【００２６】
ここで、図１の消去ベリファイ回数カウント部７ｃでは、消去動作が実行されたメモリセルの消去ベリファイ回数がカウントされる。そして、消去ベリファイ回数設定部７ｄにおいて、消去ベリファイ回数カウント部７ｃにてカウントされた今回の消去ベリファイ回数が次回以降の最小の消去ベリファイ回数として設定される。
【００２７】
そして、消去実行部７ａおよび消去ベリファイ実行部７ｂにおいて、消去ベリファイ回数設定部７ｄにて設定された消去ベリファイ回数に満たない回数で消去ベリファイに合格したメモリセルがある場合においても、消去ベリファイ回数設定部７ｄにて設定された消去ベリファイ回数だけ消去動作および消去ベリファイ動作が実行される。
【００２８】
これにより、セルトランジスタＭＴ１〜ＭＴｌの消去が不完全であるにもかかわらず、消去ベリファイ動作時に合格と判断された場合においても、過去の最大の消去ベリファイ回数だけ消去動作および消去ベリファイ動作を実行させることができる。このため、トンネル酸化膜などの劣化に伴って消去ベリファイ回数が増大する場合においても、消去時のストレスの増大を抑制しつつ、消去不良を低減することができる。
【００２９】
図６は、図１の不揮発性半導体記憶装置の消去ベリファイ回数とウェル電圧との関係を示す図である。
図６において、図１のブロックＢｉの消去動作が行われると、消去ベリファイ動作が行われる。そして、消去ベリファイ動作にて今回の消去が不完全であると判断されると、差分電圧ΔＶｅだけ消去電圧Ｖｅが増大されてから、次回の消去動作が行われる。
【００３０】
ここで、第Ｘ（Ｘは正の整数）回目の書き込み消去サイクルにおける消去ベリファイ回数がＡ（Ａは正の整数）、第Ｘ＋１回目の書き込み消去サイクルにおける消去ベリファイ回数がＢ（ＢはＡを超える整数）であったものとすると、第Ｘ＋２回目以降の書き込み消去サイクルにおける最小の消去ベリファイ回数はＢに設定される。
【００３１】
図７は、図１の不揮発性半導体記憶装置の消去ベリファイ動作を示すフローチャートである。
図７において、書き込み消去回数Ｗ／Ｅが０の場合（Ｓ１）、消去ベリファイ設定回数ＶＭが１に設定された後（Ｓ２）、消去ベリファイ実行回数ＶＣが１に設定される（Ｓ３）。一方、書き込み消去回数Ｗ／Ｅが１以上の場合（Ｓ１）、消去ベリファイ実行回数ＶＣが１に設定される（Ｓ３）。
【００３２】
次に、消去実行部７ａを用いて図１のブロックＢｉの消去動作が行われた後（Ｓ４）、消去ベリファイ実行部７ｂを用いて消去ベリファイ動作が行われる（Ｓ５）。そして、消去ベリファイチェックで合格の場合（Ｓ６）、消去ベリファイ実行回数ＶＣが消去ベリファイ設定回数ＶＭと比較される。そして、消去ベリファイ実行回数ＶＣが消去ベリファイ設定回数ＶＭ以上の場合（Ｓ８）、消去ベリファイ回数設定部を用いて消去ベリファイ設定回数ＶＭに消去ベリファイ実行回数ＶＣが設定された後（Ｓ１０）、書き込み消去回数Ｗ／Ｅが１だけインクリメントされる（Ｓ１１）。
【００３３】
一方、消去ベリファイチェックで不合格の場合（Ｓ６）、消去ベリファイ回数カウント部７ｃを用いて消去ベリファイ実行回数ＶＣが１だけインクリメントされる（Ｓ７）。そして、消去ベリファイチェックで合格するまで、ブロックＢｉの消去動作および消去ベリファイ動作が繰り返される。
【００３４】
一方、消去ベリファイ実行回数ＶＣが消去ベリファイ設定回数ＶＭより小さい場合（Ｓ８）、消去ベリファイ実行回数ＶＣが１だけインクリメントされる（Ｓ７）。そして、消去ベリファイ実行回数ＶＣが消去ベリファイ設定回数ＶＭ以上になるまで、ブロックＢｉの消去動作、消去ベリファイ動作および消去ベリファイチェックが繰り返される。
【００３５】
図８は、図１の不揮発性半導体記憶装置の書き込み消去サイクル数と消去ベリファイ回数との関係を示す図である。なお、Ｐ０はフェイルビット、Ｐ１はカラム方向に‘１’が記憶されているメモリセルの個数が多い場合の消去ベリファイ回数、Ｐ２はカラム方向に‘１’が記憶されているメモリセルの個数が少ない場合の消去ベリファイ回数、Ｐ３は図１の消去ベリファイ回数設定部７ｄにて設定される次回以降の最小の消去ベリファイ回数を示す。
【００３６】
図８において、ブロックＢｉごとに消去が行われる場合、カラム方向に‘１’が記憶されているメモリセルの個数が多くなると、消去ベリファイ時に流れるセル電流Ｉｃｅが増大する。このため、消去ベリファイ時のビット線ＢＬｊの電位が、想定よりも短時間で消去ベリファイ電圧Ｖｆに到達し、セルトランジスタＭＴ１〜ＭＴｌの消去が不完全であるにもかかわらず、消去ベリファイに合格したと判定され、フェイルビットＰ０が発生する。
【００３７】
例えば、Ｐ１のパターンの場合では、セルトランジスタＭＴ１〜ＭＴｌの消去が不完全であるにもかかわらず、消去ベリファイ回数が３回目で消去ベリファイチェックに合格したと判定され、フェイルビットＰ０が発生する。この時、図１の消去ベリファイ回数設定部７ｄを設けることにより、Ｐ３のパターンに示すように、フェイルビットＰ０が発生する前に、それ以降の最小の消去ベリファイ回数を４回に設定することができる。このため、Ｐ１のパターンの場合において、消去ベリファイ回数が３回目で消去ベリファイチェックに合格したと判定された場合においても、消去ベリファイを４回だけ行わせることができ、消去不良を低減させることができる。
【００３８】
なお、上述した第１実施形態では、全てのブロックＢ１〜ＢｎのＮＡＮＤセルユニットに対して最小の消去ベリファイ回数を共通に設定する方法について説明したが、各ブロックＢ１〜Ｂｎの今回の消去ベリファイ回数を個別にカウントし、最小の消去ベリファイ回数をブロックＢ１〜Ｂｎごとに個別に設定するようにしてもよい。
【００３９】
これにより、消去性能の悪いブロックＢ１〜Ｂｎが消去性能の良いブロックＢ１〜Ｂｎに余計なストレスを与えるのを防止することができ、ブロックＢ１〜Ｂｎごとに消去性能にばらつきがある場合においても、消去時のストレスの増大を抑制しつつ、消去不良を低減することが可能となる。
【００４０】
（第２実施形態）
図９は、第２実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
図９において、この不揮発性半導体記憶装置では、図１の制御回路７の代わりに制御回路７´が設けられている。制御回路７´には、図１の消去ベリファイ回数カウント部７ｃの代わりに書き込み消去回数カウント部７ｅが設けられている。書き込み消去回数カウント部７ｅは、メモリセルアレイ１のメモリセルの書き込み消去回数をカウントすることができる。
【００４１】
そして、書き込み消去回数カウント部７ｅにおいて、メモリセルアレイ１のメモリセルの書き込み消去回数をカウントされる。そして、消去ベリファイ回数設定部７ｄにおいて、書き込み消去回数カウント部７ｅにてカウントされた書き込み消去回数に基づいて、次回以降の最小の消去ベリファイ回数が設定される。
【００４２】
そして、消去実行部７ａおよび消去ベリファイ実行部７ｂにおいて、消去ベリファイ回数設定部７ｄにて設定された消去ベリファイ回数に満たない回数で消去ベリファイに合格したメモリセルがある場合においても、消去ベリファイ回数設定部７ｄにて設定された消去ベリファイ回数だけ消去動作および消去ベリファイ動作が実行される。
【００４３】
これにより、図８のＰ１のパターンがメモリセルアレイ１に恒久的に書き込まれる場合においても、消去ベリファイ回数設定部７ｄにて設定された消去ベリファイ回数だけ消去動作および消去ベリファイ動作を実行させることができ、トンネル酸化膜などの劣化に伴って消去ベリファイ回数が増大する場合においても、消去時のストレスの増大を抑制しつつ、消去不良を低減することができる。
【００４４】
なお、上述した第２実施形態では、全てのブロックＢ１〜ＢｎのＮＡＮＤセルユニットに対して最小の消去ベリファイ回数を共通に設定する方法について説明したが、各ブロックＢ１〜Ｂｎの書き込み消去回数を個別にカウントし、最小の消去ベリファイ回数をブロックＢ１〜Ｂｎごとに個別に設定するようにしてもよい。
【００４５】
図１０は、図９の不揮発性半導体記憶装置の消去ベリファイ動作を示すフローチャートである。
図１０において、消去ベリファイ回数設定部７ｄを用いて書き込み消去回数Ｗ／Ｅに応じて消去ベリファイ設定回数ＶＭが設定された後（Ｓ１２）、消去ベリファイ実行回数ＶＣが１に設定される（Ｓ３）。なお、消去ベリファイ設定回数ＶＭは、例えば、以下のように設定することができる。
０≦Ｗ／Ｅ＜Ｅ１  →ＶＭ＝ａ（ａは正の整数）
Ｅ１≦Ｗ／Ｅ＜Ｅ２→ＶＭ＝ａ＋１
Ｅ２≦Ｗ／Ｅ＜Ｅ３→ＶＭ＝ａ＋２
・
・
・
Ｅｎ≦Ｗ／Ｅ      →ＶＭ＝ａ＋ｎ（ｎは正の整数）
ただし、Ｅ１〜Ｅｎは、Ｅ１＜Ｅ２＜・・・＜Ｅｎという条件を満たす整数である。
【００４６】
次に、図９のブロックＢｉの消去動作が行われた後（Ｓ４）、消去ベリファイ動作が行われる（Ｓ５）。そして、消去ベリファイチェックで合格の場合（Ｓ６）、消去ベリファイ実行回数ＶＣが消去ベリファイ設定回数ＶＭと比較される。そして、消去ベリファイ実行回数ＶＣが消去ベリファイ設定回数ＶＭ以上の場合（Ｓ８）、Ｗ／Ｅ回数カウント部７ｅを用いて書き込み消去回数Ｗ／Ｅが１だけインクリメントされる（Ｓ１１）。
【００４７】
一方、消去ベリファイチェックで不合格の場合（Ｓ６）、消去ベリファイ実行回数ＶＣが１だけインクリメントされる（Ｓ７）。そして、消去ベリファイチェックで合格するまで、ブロックＢｉの消去動作および消去ベリファイ動作が繰り返される。
【００４８】
一方、消去ベリファイ実行回数ＶＣが消去ベリファイ設定回数ＶＭより小さい場合（Ｓ８）、消去ベリファイ実行回数ＶＣが１だけインクリメントされる（Ｓ７）。そして、消去ベリファイ実行回数ＶＣが消去ベリファイ設定回数ＶＭ以上になるまで、ブロックＢｉの消去動作、消去ベリファイ動作および消去ベリファイチェックが繰り返される。
【００４９】
（第３実施形態）
図１１は、第３実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
図１１において、この不揮発性半導体記憶装置では、図１の制御回路７の代わりに制御回路７´´が設けられている。制御回路７´´には、図１の制御回路７に消去ベリファイスキップ指令部７ｆが追加されている。消去ベリファイスキップ指令部７ｆは、消去ベリファイ回数設定部７ｄにて設定された消去ベリファイ回数より少ない回数の場合に消去ベリファイ動作をスキップさせることができる。
【００５０】
そして、消去ベリファイ回数カウント部７ｃにおいて、消去動作が実行されたメモリセルの消去ベリファイ回数がカウントされる。そして、消去ベリファイ回数設定部７ｄにおいて、消去ベリファイ回数カウント部７ｃにてカウントされた今回の消去ベリファイ回数が次回以降の最小の消去ベリファイ回数として設定される。
【００５１】
そして、消去実行部７ａにおいて、消去ベリファイ回数設定部７ｄにて設定された消去ベリファイ回数だけ消去動作が実行されるとともに、消去ベリファイ実行部７ｂにおいて、消去ベリファイ回数設定部７ｄにて設定された消去ベリファイ回数より少ない回数の場合に消去ベリファイ動作がスキップされる。
【００５２】
これにより、消去ベリファイ動作の回数を低減させつつ、消去ベリファイ回数設定部７ｄにて設定された消去ベリファイ回数だけ消去動作が実行させることができ、消去時のストレスの増大を抑制しつつ、消去不良を低減することが可能となるとともに、消去にかかる時間を短縮することができる。
【００５３】
なお、上述した第３実施形態では、全てのブロックＢ１〜ＢｎのＮＡＮＤセルユニットに対して最小の消去ベリファイ回数を共通に設定する方法について説明したが、各ブロックＢ１〜Ｂｎの今回の消去ベリファイ回数を個別にカウントし、最小の消去ベリファイ回数をブロックＢ１〜Ｂｎごとに個別に設定するようにしてもよい。
【００５４】
また、上述した第３実施形態では、今回の消去ベリファイ回数が次回以降の最小の消去ベリファイ回数として設定される方法について説明したが、メモリセルアレイ１のメモリセルの書き込み消去回数に基づいて次回以降の最小の消去ベリファイ回数を設定するようにしてもよい。
【００５５】
図１２は、図１１の不揮発性半導体記憶装置の消去ベリファイ回数とウェル電圧との関係を示す図である。
図１２において、図１１の消去ベリファイ回数設定部７ｄにて設定された消去ベリファイ回数だけ消去動作が連続して実行される。この時、消去ベリファイ回数設定部７ｄにて設定された消去ベリファイ回数より少ない回数の場合に消去ベリファイ動作がスキップされる。また、消去動作では、消去動作が１回行われるごとに消去電圧Ｖｅが差分電圧ΔＶｅずつ増大される。
【００５６】
図１３は、図１１の不揮発性半導体記憶装置の消去ベリファイ動作を示すフローチャートである。
図１３において、書き込み消去回数Ｗ／Ｅが０の場合（Ｓ１）、消去ベリファイ設定回数ＶＭが１に設定された後（Ｓ２）、消去ベリファイ実行回数ＶＣが１に設定される（Ｓ３）。一方、書き込み消去回数Ｗ／Ｅが１以上の場合（Ｓ１）、消去ベリファイ実行回数ＶＣが１に設定される（Ｓ３）。
【００５７】
次に、図１１のブロックＢｉの消去動作が行われた後（Ｓ４）、消去ベリファイスキップ司令部７ｆを用いて消去ベリファイ実行回数ＶＣが消去ベリファイ設定回数ＶＭと比較される（Ｓ１３）。そして、消去ベリファイ実行回数ＶＣが消去ベリファイ設定回数ＶＭ以上の場合、消去ベリファイ動作が行われる（Ｓ５）。そして、消去ベリファイチェックで合格の場合（Ｓ６）、消去ベリファイ設定回数ＶＭに消去ベリファイ実行回数ＶＣが設定された後（Ｓ１０）、書き込み消去回数Ｗ／Ｅが１だけインクリメントされる（Ｓ１１）。
【００５８】
一方、消去ベリファイチェックで不合格の場合（Ｓ６）、消去ベリファイ実行回数ＶＣが１だけインクリメントされる（Ｓ７）。そして、消去ベリファイチェックで合格するまで、ブロックＢｉの消去動作および消去ベリファイ動作が繰り返される。
【００５９】
一方、消去ベリファイ実行回数ＶＣが消去ベリファイ設定回数ＶＭより小さい場合（Ｓ１３）、消去ベリファイ実行回数ＶＣが１だけインクリメントされる（Ｓ７）。そして、消去ベリファイ実行回数ＶＣが消去ベリファイ設定回数ＶＭ以上になるまで、ブロックＢｉの消去動作が繰り返される。
【００６０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６１】
１  メモリセルアレイ  Ｂ１〜Ｂｎ  ブロック、２  ロウ選択回路、３  ウェル電位設定回路、４  ソース電位設定回路、５  カラム選択回路、６  データ入出力バッファ、７  制御回路、７ａ  消去実行部、７ｂ  消去ベリファイ実行部、７ｃ  消去ベリファイ回数カウント部、７ｄ  消去ベリファイ回数設定部、７ｅ  書き込み消去回数カウント部、７ｆ  消去ベリファイスキップ指令部、８  センスアンプ回路、ＭＳ１、ＭＳ２  セレクトトランジスタ、ＭＴ１〜ＭＴｌ  セルトランジスタ、ＷＬ１〜ＷＬｌ  ワード線、ＳＧＤ、ＳＧＳ  セレクトゲート線、ＳＣＥ  ソース線、ＢＬ１〜ＢＬｍ  ビット線、ＮＵ１〜ＮＵｍ  ＮＡＮＤセルユニット、１１  ウェル、１２、１３  不純物拡散層、１４  フローティングゲート電極、１５  制御ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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