(57)【特許請求の範囲】
【請求項１】
基準データを記憶すると共に、該基準データを出力するためのメモリ・アドレスを生成するメモリ・コントローラを含むメモリと、
ブランキング・プリミティブを含むパラレル・データを受け、遅延パラレル・データを生成する遅延回路と、
上記遅延パラレル・データと選択データ・パターンを受けて、上記遅延パラレル・データ中に上記選択データ・パターンを検出するのに応じて同期信号を生成すると共に、遅延パラレル・データ及び選択データ・パターン間の位相差を表す位相同期信号を生成するパターン検出器と、
上記パラレル・データ及び上記位相同期信号を受けて、上記パラレル・データに上記ブランキング・プリミティブが発生したことを検出し、検出した上記ブランキング・プリミティブを抑制する第１出力信号を生成すると共に、上記ブランキング・プリミティブが発生している間、上記メモリ・コントローラから上記メモリ・アドレスが発生するのを抑制する第２出力信号を生成して上記メモリに供給する検出器と、
上記メモリからの上記基準データ、上記遅延回路からの上記遅延パラレル・データ、上記位相同期信号及び上記検出器からの上記第１出力信号を受けて、上記検出器からの上記第１出力信号が上記パラレル・データ中にブランキング・プリミティブが存在しないことを示すときはビット・エラー出力信号を生成すると共に、上記検出器からの上記第１出力信号が上記パラレル・データ中にブランキング・プリミティブが存在することを示すときはビット・エラー出力信号の生成を抑制する比較器と
を具えるブランキング・プリミティブ・マスキング回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本願発明は、高速シリアル信号の検査に関し、特に高速シリアル信号の検査において有用なブランキング・プリミティブ・マスキング回路に関する。なお、本出願は、２００９年１２月１９日に出願された米国仮出願番号６１／２８８２６６号の内容を完全に含み、これに基づく優先権を主張するものである。
【背景技術】
【０００２】
ビット・エラー検出は、レシーバ（受信回路）マージン試験ソリューション（課題解決手法）において、重要な役割を果たしている。レシーバ・マージン試験ソリューションでは、任意波形発生装置などのような高速シリアル信号発生装置が、被試験デバイス（ＤＵＴ）への入力信号として、高速シリアル信号を生成する。オシロスコープなどのようなエラー検出機能を有する試験測定装置は、ループ・バック・モード（通常は、リタイムド（retimed：時間再調整）ループ・バック・モード）により、ＤＵＴの出力信号をモニタしてＤＵＴのレシーバからのいかなるエラーも検出できる。ＤＵＴへの入力信号には、ジッタと拡散スペクトラム・クロック（ＳＳＣ）を用いてＤＵＴの入力信号に障害を生じさせることによって、ストレスが加えられる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１２４７０１号公報
【発明の概要】
【０００４】
本発明は、ブランキング・プリミティブ・マスキング回路であり、これは被測定デバイスから受けたシリアル・データ中のブランキング・プリミティブを検出し、抑制する。ブランキング・プリミティブ・マスキング回路は、入力回路を有するビット・エラー検出回路と連動する。入力回路は、ブランキング・プリミティブを有するシリアル・データを、ブランキング・プリミティブを有するパラレル・データに変換し、このパラレル・データを検出器に供給する。パラレル・データは、また、遅延回路に供給され、遅延回路は遅延パラレル・データをパターン検出器と比較器に出力する。パターン検出器は、選択されたデータ・パターンを受けて、遅延パラレル・データ中の選択されたデータ・パターンの検出に応答して同期信号を生成すると共に、遅延パラレル・データと選択されたデータ・パターン間の位相差を表す位相同期信号を生成する。同期信号は、メモリに供給されるが、このメモリは、基準データを記憶すると共に、基準データを出力するためのメモリ・アドレスを生成するメモリ・コントローラを含んでいる。位相同期信号は、検出器及び比較器に供給される。検出器は、パラレル・データ中にブランキング・プリミティブを検出するのに応答してダイナミック・ブランキング信号の形で第１出力信号を生成する。検出器は、ブランキング・プリミティブが発生している間、第２出力信号を生成してメモリ・コントローラに供給し、メモリ・コントローラからのメモリ・アドレスの生成を抑える。比較器は、メモリから基準データを受けて、この基準データを遅延パラレル・データと比較し、検出器からの第１出力信号がないときはビット・エラー出力信号を生成すると共に、第１出力信号があるときはビット・エラー出力信号を生成しないようにする。
【０００５】
ブランキング・プリミティブ・マスキング回路は、検出器からの第１出力信号とクロック信号を受けるように結合されたカウンタを含んでも良く、ブランキング・プリミティブが連続する間のクロック数の関数として、連続するブランキング・プリミティブのカウント値を生成するようにしても良い。このカウンタの出力を、ブランキング・プリミティブの最大連続カウント値を記憶するレジスタに供給しても良い。クロックは、入力回路で受けたシリアル・データに埋め込まれた（embedded）クロックでも良く、このとき、入力回路は埋め込まれたクロックをリカバリ（recover：再生）すると共に、選択したパラレル・ビット数を有するパラレル・データを生成する。選択したパラレル・ビット数と等しい値でこのリカバリ・クロックを分周することで、上述のクロック信号を生成する。
【０００６】
比較器内の論理回路は、基準データのビットが対応する遅延データのビットと一致せず、かつ、検出器からの第１出力信号が存在しないときには、ビット・エラー出力信号を生成する。比較器は、また、基準データのビットが対応する遅延データのビットと一致せず、かつ、検出器からの第１出力信号が存在するときに、ビット・エラー出力信号を抑制する論理回路も持っている。比較器は、また、ビット・エラー出力信号を受けてエラー信号を生成するＮＡＮＤ（否定論理積）ゲートのような回路を有していてもよい。
【０００７】
比較器には、好ましくはビット・エラー出力信号を受けるエラー・カウンタが結合され、エラー・カウンタにはエラー信号を生成する回路が含まれる。この回路は、比較器からのビット・エラー出力信号を受けるＮＡＮＤゲートでもよい。
【０００８】
本発明のより具体的な第１の観点としては、ブランキング・プリミティブ・マスキング回路であって、
基準データを記憶すると共に、該基準データを出力するためのメモリ・アドレスを生成するメモリ・コントローラを含むメモリと、
ブランキング・プリミティブを含むパラレル・データを受け、遅延パラレル・データを生成する遅延回路と、
上記遅延パラレル・データと選択データ・パターンを受けて、上記遅延パラレル・データ中に上記選択データ・パターンを検出するのに応じて同期信号を生成すると共に、遅延パラレル・データ及び選択データ・パターン間の位相差を表す位相同期信号を生成するパターン検出器と、
上記パラレル・データ及び上記位相同期信号を受けて、上記パラレル・データに上記ブランキング・プリミティブが発生したことを検出し、検出した上記ブランキング・プリミティブを抑制する第１出力信号を生成すると共に、上記ブランキング・プリミティブが発生している間、上記メモリ・コントローラから上記メモリ・アドレスが発生するのを抑制する第２出力信号を生成して上記メモリに供給する検出器と、
上記メモリからの上記基準データ、上記遅延回路からの上記遅延パラレル・データ、上記位相同期信号及び上記検出器からの上記第１出力信号を受けて、上記検出器からの上記第１出力信号が上記パラレル・データ中にブランキング・プリミティブが存在しないことを示すときはビット・エラー出力信号を生成すると共に、上記検出器からの上記第１出力信号が上記パラレル・データ中にブランキング・プリミティブが存在することを示すときはビット・エラー出力信号の生成を抑制する比較器と
を具えている。
【０００９】
本発明の第２の観点としては、本発明の第１観点のブランキング・プリミティブ・マスキング回路において、上記検出器からの上記第１出力信号及びクロック信号を受けて、連続してブランキング・プリミティブが存在する間のクロック数の関数として連続ブランキング・プリミティブのカウント値を生成するカウンタを更に具えるようにしてもよい。
【００１０】
本発明の第３の観点としては、本発明の第２観点のブランキング・プリミティブ・マスキング回路において、上記カウンタから上記カウント値を受けると共に、連続ブランキング・プリミティブの最大カウント値を記憶するレジスタを更に具えるようにしてもよい。
【００１１】
本発明の第４の観点としては、本発明の第１観点のブランキング・プリミティブ・マスキング回路において、埋め込みクロック信号を有するシリアル・デジタル・データを受けて上記埋め込みクロック信号をリカバリし、選択されたパラレル・ビット数を有する上記パラレル・データを生成すると共に、選択されたパラレル・ビット数と等しい値で分周することによって上記リカバリ・クロック信号から導いたクロック信号を生成する入力回路を更に具えるようにしてもよい。
【００１２】
本発明の第５の観点としては、本発明の第１観点のブランキング・プリミティブ・マスキング回路において、上記比較器が複数の比較回路を有し、上記比較回路のそれぞれが上記基準データ、上記遅延パラレル・データのサブセット及び上記検出器からの上記第１出力信号を受けて、上記基準データのビットと上記遅延パラレル・データのビットが一致しないときに、ビット・エラー出力信号を生成するようにしてもよい。
【００１３】
本発明の第６の観点としては、本発明の第５観点のブランキング・プリミティブ・マスキング回路において、上記複数の比較回路からのビット・エラー出力信号及び位相同期信号を受けて、上記遅延パラレル・データ及び上記選択データ・パターンの位相差に対応する上記複数の比較回路の内の１つの比較回路から上記ビット・エラー出力信号を選択的に出力するためのセレクタを上記比較器が更に有してもよい。
【００１４】
本発明の第７の観点としては、本発明の第５観点のブランキング・プリミティブ・マスキング回路において、上記複数の比較回路の各比較回路が上記基準データ、上記遅延パラレル・データ、上記検出器からの上記第１出力信号を受ける論理回路を有し、上記基準データのビットと対応する上記遅延パラレル・データのビットが一致せず、かつ、上記検出器からの上記第１出力信号が上記パラレル・データ中にブランキング・プリミティブが存在しないことを示すときは、上記ビット・エラー出力信号を生成するようにしてもよい。
【００１５】
本発明の第８の観点としては、本発明の第５観点のブランキング・プリミティブ・マスキング回路において、上記複数の比較回路の各比較回路が上記基準データ、上記遅延パラレル・データ、上記検出器からの上記第１出力信号を受ける論理回路を有し、上記基準データのビットと対応する上記遅延パラレル・データのビットが一致せず、かつ、上記検出器からの上記第１出力信号が上記パラレル・データ中にブランキング・プリミティブが存在することを示すときは、上記ビット・エラー出力信号の生成を抑制するようにしてもよい。
【００１６】
本発明の第９の観点としては、本発明の第６観点のブランキング・プリミティブ・マスキング回路において、上記比較器が、上記ビット・エラー出力信号を上記セレクタから受けて、エラー信号を生成する回路を更に有してもよい。
【００１７】
本発明の第１０の観点としては、本発明の第９観点のブランキング・プリミティブ・マスキング回路において、上記ビット・エラー出力信号を受ける回路はＮＡＮＤゲートとしてもよい。
【００１８】
本発明の第１１の観点としては、本発明の第６観点のブランキング・プリミティブ・マスキング回路において、上記セレクタからの上記ビット・エラー出力信号を受けて、エラー信号を生成するエラー・カウンタを更に有してもよい。
【００１９】
本発明の第１２の観点としては、本発明の第１１観点のブランキング・プリミティブ・マスキング回路において、上記エラー・カウンタが上記ビット・エラー出力信号を受けるＮＡＮＤゲートを有していてもよい。
【００２０】
本発明の目的、効果及び他の新規な点は、以下の詳細な説明を添付の特許請求の範囲及び図面とともに読むことによって明らかとなろう。
【図面の簡単な説明】
【００２１】
【図１】図１は、ブランキング・プリミティブを生成するのに使用されるデジタル・リタイムド（retimed：時間再調整）ループ・バック・モードで構成された被測定デバイス（ＤＵＴ）を描いたブロック図である。
【図２】図２は、本発明によるブランキング・プリミティブ・マスキング回路を組み入れたデジタル・オシロスコープのブロック図である。
【図３】図３は、本発明の実施形態に従ったブランキング・プリミティブ・マスキング回路を有するビット単位エラー検出回路のブロック図である。
【図４】図４は、本発明によるブランキング・プリミティブ・マスキング回路と共に用いられるパターン検出器の簡略化したブロック図である。
【図５】図５は、本発明によるブランキング・プリミティブ・マスキング回路で用いられる遅延４０ビットＤワード・パターン・シーケンスを示す表である。
【図６】本発明によるブランキング・プリミティブ・マスキング回路で用いられるブランキング・プリミティブが加わった４０ビットＤワード・パターン・シーケンスを示す表である。
【図７】図７は、本発明によるブランキング・プリミティブ・マスキング回路で用いられる比較器内部の構成要素のブロック図である。
【図８】図８は、本発明によるブランキング・プリミティブ・マスキング回路で用いられる図３に示す比較器を構成する複数の内部比較回路のより詳細なブロック図である。
【発明を実施するための形態】
【００２２】
図１は、デジタル・リタイムド（retimed：時間再調整）ループ・バック・モードで構成された被測定デバイス（ＤＵＴ）を描いたブロック図である。信号発生器１３によって、シリアル・データがＤＵＴ１０中のレシーバ１２に供給される。ＤＵＴの内部論理回路１４は、シリアル・データをパラレル・データに変換して、トランスミッタ１６に出力するよう処理する。トランスミッタ１６は、パラレル・データをシリアル・データに変換し、これがＤＵＴ１０から出力される。ビット単位のエラー検出機能を有する試験測定装置１８が、ＤＵＴ１０の出力端子に結合され、シリアル・データ出力中のエラーをビット単位で（bit by bit：ビット毎に）検出する。多くの標準規格において、送信及び受信を整合させるように、ホスト又はデバイスがキャラクタ・シーケンスをランダムに挿入又は削除することを許容している。例えば、ＳＡＴＡでは、これらシーケンスは、アライン・プリミティブ（align primitives）とよばれ、ＰＣＩ  Ｅｘｐｒｅｓｓではこれらシーケンスはスキップ・オーダー・セット（skip order set）と呼ばれる。ビット単位エラー検出を実現するには、これらシーケンスを取り除くか、適切に無視する必要がある。以下の記述では、これらシーケンスは、ブランキング・プリミティブ（blanking primitives）とするのが好ましい。なお、ブランキング・プリミティブの個数は、ＤＵＴがブランキング・プリミティブを挿入又は削除することを決定する毎に異なる可能性があり、また、１つのシーケンスが１つのブランキング・プリミティブ又は複数のブランキング・プリミティブとなり得ることに注意されたい。ブランキング・プリミティブの取扱は、ＤＵＴ１０がデジタル・リタイムド・ループ・バック・モードで構成されたときだけ適用される。これは、ＤＵＴがブランキング・プリミティブをランダムに挿入するのは、このモードにおいてのみだからである。
【００２３】
本発明は、オシロスコープ、ロジック・アナライザ、ネットワーク・アナライザなどのような測定試験装置において実現されるが、以下ではデジタル・オシロスコープに関して記述される。図２は、本発明を組み入れたデジタル・オシロスコープ１００のハイレベル・ブロック図である。特に、オシロスコープ１００は複数の信号入力チャンネル、チャンネル１及びチャンネル２を有し、各チャンネルはそれぞれ取込み（acquisition：アクイジション）回路１１５及び１２０を有する。オシロスコープ１００は、また、コントローラ１２５、処理回路１３０及び表示デバイス１３５を有する。プローブ１０５及び１１０は、信号入力チャンネル、チャンネル１及びチャンネル２に結合され、リアルタイムの信号情報をオシロスコープに供給する。プローブ１０５及び１１０は、それぞれ被測定デバイス（ＤＵＴ、図示せず）からのアナログ電圧信号を検出するのに適した既存の電圧又は電流プローブのどれかとしても良い。このようなプローブは、米国オレゴン州ビーバートンのテクトロニクス社によって製造されている。オシロスコープ１００中の信号チャンネルの数は、例に過ぎず、２個を超える信号入力チャンネル及びこれらと関係する取込み回路をオシロスコープ１００が持っていても良い。
【００２４】
チャンネル１取込み回路１１５及びチャンネル２取込み回路１２０のそれぞれは、実例としては、アナログ・デジタル変換回路、トリガ回路、間引き回路、サポート取込みメモリ、などを含んでいる。取込み回路１１５及び１２０は、１つ又は複数の被測定信号をサンプル・レートでデジタル化するよう動作し、コントローラ１２５又は処理回路１３０で使用するのに適した１つ又は複数のサンプル・ストリームをそれぞれ生成する。取込み回路１１５及び１２０は、コントローラ１２５から受けた命令に応答して、トリガ条件、間引き機能、その他の取込みに関連するパラメータを変更する。取込み回路１１５及び１２０は、それぞれ得られたサンプル・ストリームをコントローラ１２５に伝達する。
【００２５】
シリアル・トリガ回路１２３は、説明の都合上、装置全体に関するトリガ・システムとは別個に示されているが、チャンネル１取込み回路１１５及びチャンネル２取込み回路１２０の一部分としても良い。シリアル・トリガ回路１２３は、例えば、チャンネル１のプローブ１０５で取り込まれたリアルタイム・サンプル・ストリーム信号と、それから、例えば、あるアプリケーションのために、チャンネル２のプローブ１１０で取り込まれた外部クロック信号とを受ける。シリアル・トリガ回路１２３は、コントローラ１２５のプロセッサ１４０から、バス１２４を介して制御データの入力を受ける。トリガ回路１２３は、ビット単位エラー検出におけるブランキング・プリミティブを扱う回路を含み、これについては詳しくは後述する。
【００２６】
コントローラ１２５は、取込み回路１１５及び１２０が供給する１つ又は複数の取り込まれたサンプル・ストリームを処理し、これらサンプル・ストリームにそれぞれ関連するサンプル・ストリーム・データを生成する。つまり、ある所望の時間パー・ディビジョン及び電圧パー・ディビジョンの表示パラメータが与えられると、コントローラ１２５は、取り込んだサンプル・ストリームに関する生データを加工（ラスタライズ）し、その所望の時間パー・ディビジョン及び電圧パー・ディビジョンの表示パラメータを有する対応する波形データを生成する。コントローラ１２５は、また、望ましくない時間パー・ディビジョン、電圧パー・ディビジョン及び電流パー・ディビジョンのパラメータを有する波形データを適正化し、望ましいパラメータを有する波形データを生成するようにしても良い。引き続いて、表示デバイス１３５で表示をするために、コントローラ１２５は、波形データを処理回路１３０に供給する。
【００２７】
処理回路１３０は、取り込んだサンプル・ストリーム又は波形データを、視覚的イメージを提供するのに適した画像又はビデオ信号に変換するのに適したデータ処理回路（例えば、ビデオ・フレーム・メモリ、表示フォーマッティング及びドライバ回路、など）を有している。処理回路１３０は、表示デバイス１３５（例えば、内蔵表示デバイス）を含んでいるか、又は、外付け表示デバイス１３５で使用するのに適した出力信号を（例えば、ビデオ・ドライバ回路を介して）供給するようにしても良い。
【００２８】
図２のコントローラ１２５は、プロセッサ１４０、サポート回路１４５及びメモリ１５５を含んでいるのが望ましい。プロセッサ１４０は、メモリ１５５に記憶されたソフトウェア・ルーチンを実行するのを助ける回路に加えて、電源、クロック回路、キャッシュ・メモリなどの従来型のサポート回路１４５と共に動作する。こうして、ここでソフトウェア処理として説明される処理ステップのいくつかは、プロセッサ１４０と共同で種々のステップを実行する回路としてハードウェア内で実現されても良いと考えられる。コントローラ１２５は、また、入力／出力（Ｉ／Ｏ）回路１５０と相互に通信する。例えば、Ｉ／Ｏ回路１５０は、ユーザによるコントローラ１２５への入出力を提供するキーパッド、ポインティング・デバイス、タッチ・スクリーンなどの手段を含んでも良い。こうしたユーザ入力に応答して、コントローラ１２５は、複数の機能中から種々のデータ取込み、トリガ実行、処理、表示通信を実行するよう取込み回路１１５及び１２０の動作を適合させる。加えて、ユーザの入力は、自動校正機能を開始したり、また、表示デバイス１３５、論理分析、他のデータ取込みデバイスの動作パラメータを適合させるのに使用されても良い。
【００２９】
メモリ１５５としては、複数の揮発性メモリのなかで、ＳＲＡＭ、ＤＲＡＭのような揮発性メモリを含んでも良い。また、メモリ１５５としては、複数あるなかでもディスク・ドライブ、テープ・メディアのような不揮発性メモリや、複数あるなかでもＥＰＲＯＭのようなプログラム・メモリでも良い。
【００３０】
図２のコントローラ１２５は、本発明に従って種々の制御機能を実行するようにプログラムされた汎用コンピュータとして記述されているが、本発明は、例えば、ＡＳＩＣ（特定用途向けＩＣ）のようなハードウェアで実現されても良い。このように、コントローラ１２５は、ここに記述されるように、等価的にハードウェア、ソフトウェア又はこれらの組合せとして広く解釈されるよう意図したものである。
【００３１】
当業者であれば、信号バッファ回路、信号調整（conditioning）回路のような標準的な信号処理要素（図示せず）も、ここに記述する種々の機能を実現する際の必要性に応じて採用されることが理解されるであろう。例えば、取込み回路１１５及び１２０は、コントローラ１２５や処理回路１３０で適切な処理が可能となるように、被測定信号を充分に速いレートでサンプルする。この観点から、取込み回路１１５及び１２０は、内部サンプル・クロック発生回路１２２が供給するサンプル・クロックに従って、それぞれの入力信号をサンプルする。
【００３２】
図３は、本発明の実施形態に従ったブランキング・プリミティブ・マスキング回路を有するビット単位エラー検出回路２００のブロック図である。図３において、図２と同様の要素には同じ符号を付している。ブランキング・プリミティブ・マスキング回路は、好ましくはシリアル・トリガ回路１２３の一部分であり、遅延回路２０４及びブランキング・プリミティブ検出及び処理（handling）回路２０６のそれぞれに結合される出力端子を有する入力回路２０２を含んでいる。ブランキング・プリミティブ検出及び処理回路２０６は、比較器２１０及び連続ブランキング・プリミティブ・カウンタ２６４に結合された第１出力端子と、メモリ２０８に結合された第２出力端子とを有する。メモリ２０８の出力端子も、比較器２１０に結合される。遅延回路２０４の出力は、パターン検出器２１２及び比較器２１０のそれぞれに供給される。パターン検出器２１２の出力の一方は、ブランキング・プリミティブ検出及び処理回路２０６及び比較器２１０にそれぞれ供給される。パターン検出器２１２の他方の出力は、メモリ２０８及びセレクタ２１８の入力端子の１つに供給される。セレクタ２１８のもう１つの入力端子は、比較器２１０に結合するか、又は、エラー・カウンタ２１４に結合するようにしても良い。エラー・カウンタ２１４は、また、継続時間（duration）カウンタ２１６からの出力を受けるように結合される。
【００３３】
プローブ１０５及び１１０の１つから受けたアナログ信号は、オシロスコープ１００内のトリガ回路１２３内にあるトリガ・レベル比較器（図示せず）に供給される。トリガ・レベル比較器は、トリガ・レベル信号も受ける。トリガ・レベル比較器は、トリガ・レベル・オフセット・デジタル信号を生成し、これは入力回路２０２に供給される。１つの実施形態では、受けるアナログ信号は、シリアルＡＴＡ（ＳＡＴＡ）、ＰＣＩ  Ｅｘｐｒｅｓｓ、ファイバーチャネル（Fiber Channel）、ＵＳＢ３.０などのようなシリアル・コミュニケーション信号であって、レシーバ・マージン試験を実施するために、既知のデータ・パターンを有している。本発明の以下の記述では、データ・パターンは、ＡＢＣＤ・・・と名付けた４キャラクタの４０ビット・パターンを有する８Ｂ／１０Ｂ符号化データから構成される。入力回路２０２は、４０ビットのシリアル・パラレル変換アーキテクチャを有するレシーバであって、１クロック当たり４０ビット（２キャラクタからなるワードが２個で、各キャラクタが１０ビットを有する）を供給する。これら２ワード（以下、Ｄワードと呼ぶ）は、遅延回路２０４の入力端子及びブランキング・プリミティブ検出及び処理回路２０６に供給される。入力回路２０２は、クロック・リカバリ回路を含み、これは、受けたアナログ信号から得られたトリガ・レベル・オフセット・デジタル信号中にあるクロック信号をリカバリ（recover：再生）する。クロック信号は、Ｄワードのビット数（この例では４０）で分周され、ビット単位エラー検出回路２００及びブランキング・プリミティブ・マスキング回路の他の機能ブロックに供給されて、複数ある機能ブロックの同期に用いられる。
【００３４】
遅延回路２０４は、４０ビットＤワード２２０を選択した数のクロック・サイクル分だけ遅延する。好ましい実施形態では、４０ビットＤワード２２０は１０クロック・サイクルだけ遅延される。なお、遅延値には他の値を用いても良く、こうした遅延値はダイナミックに変更されるようにしても良いことに注意されたい。遅延された４０ビットＤワード２２２は、比較器２１０及びパターン検出器２１２に供給される。
【００３５】
パターン検出器２１２には、複数の比較器が用意され、受けた遅延４０ビットＤワード２２２から選択されたＤワード・パターンを検出するために用いられる。図４は、パターン検出器２１２の簡略化したブロック図である。複数の遅延４０ビットＤワード２２２は、直列の比較器２５０−１、２５０−２、２５０−３、２５０−４・・・２５０−ｎに供給され、比較器２５０−１、２５０−２、２５０−３、２５０−４・・・２５０−ｎのそれぞれは、１つのキャラクタずつオフセットされた１つのＤワードを受ける。例えば、複数の４０ビットＤワード２２０が１つのパターン「ＡＢＣＤ  ＥＦＧＨ  ＩＪＫＬ」中にあり、連続する４文字が１つのＤワードを表す。入力回路２０２に入力されるトリガ・オフセット・デジタル信号は、一般的には、パターンの最初では始まらない。図４の例では、パターンはキャラクタ「Ｃ」で始まっている。基準パターン（ユーザに選択されたＤワード・パターン又はデータ・パターン）、この例では「ＥＦＧＨ」は、ユーザの入力に基づいて、例えばメモリ２０８からパターン検出器２１２に供給され、複数の比較器２５０のそれぞれに供給される。比較器２５０−１、２５０−２、２５０−３、２５０−４・・・２５０−ｎのそれぞれは、１つのＤワードを受けるが、このとき第１比較器２５０−１は、Ｄワード「ＣＤＥＦ」を受ける。比較器２５０−２は、最初のキャラクタ「Ｃ」から１キャラクタだけシフトした結果としてＤワード「ＤＥＦＧ」を受ける。比較器２５０−３は、最初のキャラクタ「Ｃ」から２キャラクタだけシフトした結果としてＤワード「ＥＦＧＨ」を受ける。比較器２５０−４は、最初のキャラクタ「Ｃ」から３キャラクタだけシフトした結果としてＤワード「ＦＧＨＩ」を受ける。複数の４キャラクタＤワードに充分なオフセットを与えるように、パターン検出器２１２中には、もっと多数の比較器２５０（例えば、７個の比較器）が用意される。
【００３６】
比較器２５０−１、２５０−２、２５０−３、２５０−４・・・２５０−ｎのそれぞれは、４０個の並列な排他的ＮＯＲ（EXCLUSIVE-NOR：否定排他的論理和）ゲートを有し、各排他的ＮＯＲゲートは、基準パターン「ＥＦＧＨ」から１ビットと、遅延４０ビットＤワードから１ビットとを受ける。４０個の並列排他的ＮＯＲゲートの出力信号は、ＡＮＤ（論理積）ゲートに入力される。ＡＮＤゲートの出力は、ＯＲ（論理和）ゲート２５２に供給される。基準パターンと比較器に印加された４０ビットＤワードが合致したことを示すには、比較器２５０−１、２５０−２、２５０−３、２５０−４・・・２５０−ｎの内の１つの比較器の排他的ＮＯＲゲートの全ての出力信号が論理ハイ（High）であることが必要となる。ＡＮＤゲートは、その複数の入力端子が論理ハイになると、論理ハイを生成し、これがＯＲゲート２５２に入力端子に供給される。ＯＲゲート２５２の入力端子のどれかに論理ハイが印加されると、ＯＲゲート２５２の出力端子に論理ハイ２５４が生成される。ＯＲゲートの論理ハイ出力信号２５４は、セレクタ２１８にトリガ出力パルスとして供給されると共に、同期信号としてメモリ２０８に供給される。
【００３７】
メモリ２０８は、デジタル化した基準データを記憶するが、これはレシーバ・マージン試験ソリューション（課題解決手法）のためのユーザが選択した工業規格パターンであっても良い。メモリ２０８は、種々のメモリとすることができる。例えば、メモリ２０８は、ダイナミック・メモリ、スタティック・メモリ、リード・オンリー・メモリ、ランダム・アクセス・メモリなどとしても良い。メモリ２０８は、基準シーケンス（ユーザに選択されたデータ・パターン）を含むデジタル化基準データを記憶するように構成されても良い。デジタル化基準データは、例えば、ユーザ定義パターン、工業規格パターンなどである。基準シーケンスは、完全な繰り返しパターンの内でユニーク（unique：他に同じ物がない）なデータであれば、どのようなデータのシーケンスでも良い。他の例では、デジタル化基準データは、疑似ランダム・ビット・シーケンスでも良い。基準シーケンスは、疑似ランダムパターンの長さとして適切な特定の連続する１、又は、連続する０としても良い。そして、後述のように、デジタル化基準データは、受けたアナログ信号中のエラーを検出するために、遅延４０ビットＤワードと比較される。
【００３８】
メモリ２０８は、メモリ・コントローラ（ＭＣ）２０９を含んでも良い。メモリ・コントローラ２０９は、同期信号２５４及びブランキング・プリミティブ検出及び処理回路２０６からのアドレス信号に応じて、メモリ２０８がデジタル化基準データ２５６を出力するように構成しても良い。１つの実施形態としては、メモリ・コントローラ２０９をメモリ２０８に組み込んでも良い。しかし、別の実施形態としては、メモリ・コントローラ２０９をメモリ２０８から別個なものとしても良い。例えば、メモリ・コントローラ２０９は、オシロスコープ１００の制御システムの一部としても良い。
【００３９】
メモリ２０８は、同期信号２５４に応答して、デジタル化基準データ２５６を出力するように構成される。出力されるデジタル化基準データ２５６は、比較器２１０に出力されるデジタル化基準データ２５６が遅延４０ビットＤワード２２２中に予期されるデータとなるよう、遅延４０ビットＤワード２２２に対して適切にタイミングを合わせる（align）ようにしても良い。基準シーケンスは、同期信号２５４に応じて発生するものではあるが、基準シーケンスは、必ずしもメモリ２０８から出力されるデジタル化基準データ２５６の最初の部分でなくても良い（最初の部分でも良いが）。例えば、基準シーケンスを認識してから、ある程度時間が過ぎても良い。デジタル化基準データ２５６の出力は適切に制御されて、基準シーケンスが遅延４０ビットＤワード２２２中にもはや存在しないとしても、現時点で見込まれるデジタル化基準データの遅延４０ビットＤワード２２２に対応して、適切なデジタル化基準データ２５６が出力されるようにできる。１つの実施形態では、同期信号はこうしたオフセットを反映したものとしても良い。
【００４０】
図５は、遅延４０ビットＤワード・パターンを示す表である。基準トリガ・シーケンス（選択データ・パターン）「ＥＦＧＨ」と合致する遅延パターンＤワード「ＥＦＧＨ」は、遅延４０ビットＤワード・パターン・シーケンスの最初のものから２キャラクタ分オフセットしたものである。このオフセットは、最初の遅延４０ビットＤワード・パターン・シーケンスのキャラクタ「Ｃ」で始まる部分と、遅延４０ビットＤワード・パターン・シーケンスのキャラクタ「Ｅ」で始まる部分との間の位相差を表す。この位相差は、ブランキング・プリミティブ・マスキング回路でオフセットする必要がある。パターン検出器２１２は、２ビット位相同期信号２５８を生成し、これは比較器２１０及びブランキング・プリミティブ検出及び処理回路２０６に供給される。この位相同期信号２５８は、取込み（アクイジション）の開始からパターン・トリガ・シーケンスの開始までのオフセット量（位相差）に関する情報を提供する。２ビットの位相同期信号２５８は、例えば、比較器２５０−１、２５０−２、２５０−３、２５０−４・・・２５０−ｎの内のどの比較器で基準トリガ・シーケンスと一致したかに応じて生成しても良い（図示せず）。
【００４１】
ブランキング・プリミティブ検出及び処理回路２０６は、入力回路２０２から４０ビットＤワードを受ける。ブランキング・プリミティブ検出及び処理回路２０６は、ＤＵＴ１０で加えられたブランキング・プリミティブが存在するかについて、４０ビットＤワードを監視する。ブランキング・プリミティブ検出及び処理回路２０６は、位相同期信号２５８と連動して、ブランキング・プリミティブが検出されたときに、ダイナミック・ブランキング信号２６０を生成する。図６は、図５に示した４０ビットＤワード・パターン・シーケンスにブランキング・プリミティブＢＰ０、ＢＰ１、ＢＰ２、及びＢＰ３を加えた表である。ダイナミック・ブランキング信号（第１出力信号）２６０は、比較器２１０に入力された遅延４０ビットＤワード２２２中のブランキング・プリミティブを抑えるために、比較器２１０に供給される。また、ブランキング・プリミティブ検出及び処理回路２０６は、ブランキング・プリミティブの検出に応じてストップ・アドレス信号（第２出力信号）２６２を生成し、メモリ・コントローラ２０９でメモリ・アドレスを生成するのを抑える。メモリ・アドレスの生成を抑えると、ブランキング・プリミティブが存在する間、メモリ２０８が新しいデジタル化基準データ２５６を比較器２１０に供給するのを防止する。
【００４２】
図７は、比較器２１０内部の構成要素のブロック図である。比較器２１０は、複数別々の比較回路２８０−１、２８０−２、２８０−３及び２８０−４を有し、比較回路２８０−１、２８０−２、２８０−３及び２８０−４のそれぞれは、メモリ２０８からのデジタル化基準データ２５６、遅延回路２０４からの遅延４０ビットＤワード２２２のサブセット（一部分の組）、ダイナミック・ブランキング信号２６０及び位相同期信号２５８を受けるように構成される。例えば、サブセットＣＤＥＦ、ＤＥＦＧ及びＥＦＧＨは、遅延４０ビットＤワード２２２の異なる部分を表す。比較器２１０は、デジタル化基準データ２５６のビットと、遅延４０ビットＤワード２２２のビットを並列で比較するように構成される。この比較は、種々の方法で実行できる。１つの実施形態では、比較器２１０は、デジタル化基準データ２５６のビットと、遅延４０ビットＤワード２２２のビットを並列で比較するように構成される。比較回路２８０−１、２８０−２、２８０−３及び２８０−４それぞれの出力は、パラレル・データで、遅延４０ビットＤワード２２２の関連するビットがデジタル化基準データ２５６と合致するか否かを示す。
【００４３】
比較回路２８０−１、２８０−２、２８０−３及び２８０−４の出力信号は、セレクタ２８２に供給される。セレクタ２８２は、位相同期信号２５８を用いて、比較回路２８０−１、２８０−２、２８０−３及び２８０−４の出力信号の中から、合致するデジタル化基準データ２５６及び遅延４０ビットＤワードのサブセットを選択し、比較器２１０からビット・エラー出力信号２８４を生成するように構成される。このように、遅延４０ビットＤワード２２２に対して、複数の位置のいずれにおいても選択された比較が行われる。デジタル化基準データ２５６の出力は、予期される遅延４０ビットＤワード２２２と、比較器２１０においてタイミングを合わせるとして説明してきたが、遅延４０ビットＤワード２２２のブロックの粒度（granularity：ブロック長の取り得る細かさ）によっては、基準シーケンスが遅延４０ビットＤワード２２２の同時には存在しない複数部分にわたってしまうという結果もあり得る。セレクタ２８２のビット・エラー出力信号２８４は、エラー・カウンタ２１４の入力端子及びＮＡＮＤ（否定論理積）ゲート２８８に供給される。ＮＡＮＤゲート２８８は、エラー信号２８６を生成し、これはセレクタ２１８に供給される。比較器２１０内へのＮＡＮＤゲート２８８の配置は一例に過ぎない。ＮＡＮＤゲート２８８は、エラー・カウンタ２１４内に配置しても良く、結果としてエラー信号２８６はエラー・カウンタ２１４から供給されるようにしても良い。
【００４４】
図８は、比較回路２８０−１、２８０−２、２８０−３及び２８０−４のより詳細なブロック図である。各比較回路は、並列な排他的ＮＯＲゲート（EXCLUSIVE-NOR）３００−１、３００−２、３００−３・・・３００−ｎの組（セット）を有する。排他的ＮＯＲゲート３００−１、３００−２、３００−３・・・３００−ｎの出力端子は、対応するＯＲ（論理和）ゲード３０２−１、３０２−２、３０２−３・・・３０２−ｎの入力端子の１つに結合される。排他的ＮＯＲゲートは、デジタル化基準データ２５６の４０ビットＤワードの１ビット及び遅延４０ビットＤワード２２２のサブセットの１ビットを受ける。各排他的ＮＯＲゲートの複数入力端子のビットが一致すると、対応するＯＲゲード３０２−１、３０２−２、３０２−３・・・３０２−ｎの入力端子の１つに論理ハイ（Logical High）が供給される。各排他的ＮＯＲゲートの複数入力端子のビットが一致しないと、対応するＯＲゲード３０２−１、３０２−２、３０２−３・・・３０２−ｎの入力端子の１つに論理ロー（Logical Low）が供給される。各ＯＲゲート３０２−１、３０２−２、３０２−３・・・３０２−ｎは、また、ブランキング・プリミティブ検出及び処理回路２０６からダイナミック・ブランキング信号２６０を受けるように結合される。ダイナミック・ブランキング信号２６０は、ブランキング・プリミティブが存在しないときに論理ローであり、ブランキング・プリミティブが存在しているときに論理ハイである。排他的ＮＯＲゲート３００−１、３００−２、３００−３・・・３００−ｎからの論理出力は、遅延４０ビットＤワード２２２のサブセット及びデジタル化基準データのビットが一致するときに論理ハイであり、遅延４０ビットＤワード２２２のサブセット及びデジタル化基準データのビットが一致しないときに論理ローである。ダイナミック・ブランキング信号２６０がローなら、ＯＲゲート３０２−１、３０２−２、３０２−３・・・３０２−ｎの出力信号と対応する排他的ＮＯＲゲート３００−１、３００−２、３００−３・・・３００−ｎの出力信号は同じである。遅延４０ビットＤワード２２２にブランキング・プリミティブがあるときは、排他的ＮＯＲゲート３００−１、３００−２、３００−３・・・３００−ｎの出力信号は、ブランキング・プリミティブの論理レベルがブランキング・プリミティブの前のパターン・データのビットと一致するかどうかに応じて、論理ハイか論理ローのどちらかになる。先に述べたように、ブランキング・プリミティブがあると、メモリ・コントローラ２０９はメモリ・アドレスの生成を抑え、その結果、メモリ２０８から出力される最後のパターン・データが比較器２１０の入力信号となる。ブランキング・プリミティブが存在すると、ダイナミック・ブランキング信号２６０は論理ハイである。ダイナミック・ブランキング信号２６０が論理ハイになると、ＯＲゲート３０２−１、３０２−２、３０２−３・・・３０２−ｎの出力信号が論理ハイになる。ＯＲゲート３０２−１、３０２−２、３０２−３・・・３０２−ｎが論理ハイになると、エラー検出器２１４がブランキング・プリミティブのどのビットもビット・エラーとしてカウントしないようになる。
【００４５】
ＯＲゲート３０２−１、３０２−２、３０２−３・・・３０２−ｎの出力信号は、セレクタ２８２を介して、エラー・カウンタ２１４に供給される。エラー・カウンタ２１４は、上述した複数入力のＮＡＮＤ（否定論理積）ゲート２８８のような回路を含んでいても良く、これはセレクタ２８２からビット・エラー信号を受けて、遅延４０ビットＤワード入力信号２２２のサブセットのビットと、選択された比較回路２８０−１、２８０−２、２８０−３、２８０−４の排他的ＮＯＲゲート３００−１、３００−２、３００−３・・・３００−ｎそれぞれへのデジタル化基準データ２５６のビットとが一致するときか、又は、ダイナミック・ブランキング信号が存在するときには、論理ローを生成する。ＮＡＮＤゲート２８８は、遅延４０ビットＤワード入力信号２２２のサブセットのビットの１つ及び選択された比較回路２８０−１、２８０−２、２８０−３、２８０−４の排他的ＮＯＲゲート３００−１、３００−２、３００−３・・・３００−ｎそれぞれへのデジタル化基準データ２５６のビットの１つが一致しないか、又は、ダイナミック・ブランキング信号が存在しないときには、論理ハイを生成する。エラー・カウンタ２１４中の他の回路は、４０ビットＤワード出力信号２８４の種々の分析を実行するように構成できる。例えば、詳しくは後述するように、エラー・カウンタ２１４は、どれかのビットにエラーがあることを示したり、エラーの個数をカウントしたり、１つ以上のエラー・ビットの位置を示したり、エラー・レートを示す、などのように構成しても良い。
【００４６】
適切に動作するレシーバＤＵＴ１０では、ブランキング・プリミティブの最大連続個数を処理できるように設計される。ブランキング・プリミティブがその最大連続個数を超えた場合、ＤＵＴ１０が適切に動作しないことを示すものとなる。本発明は、連続ブランキング・プリミティブ・カウンタ２６４を含み、これはブランキング・プリミティブ検出及び処理回路２０６からダイナミック・ブランキング信号２６０を受けると共に、入力回路２０２からクロックを受けるように結合される。連続ブランキング・プリミティブ・カウンタ２６４は、クロックを用いて、受けたアナログ信号から生成したトリガ・レベル・オフセット・デジタル信号中に存在するブランキング・プリミティブの連続発生数をカウントする。連続ブランキング・プリミティブ・カウンタ２６４は、ブランキング・プリミティブでないＤワードの発生時点でゼロにリセットされる。ブランキング・プリミティブの最大連続発生数は、最大連続ブランキング・プリミティブ・レジスタ２６６に記憶される。最大連続ブランキング・プリミティブ・カウント値は、好ましくは、デジタル・オシロスコープ１００の表示デバイス１３５上に表示される。
【００４７】
オシロスコープ１００は、更に、エラー・カウンタ２１４に結合された持続時間カウンタ２１６を含んでいても良い。持続時間カウンタ２１６は、エラー・カウンタ２１４をリセットしたり、エラー・カウンタ２１４をイネーブルする、などのように構成しても良い。持続時間カウンタ２１６は、ある持続時間を示す信号を出力するように構成しても良い。例えば、持続時間カウンタ２１６は、特定の長さの時間でイネーブルされるようにしても良い。これに代えて、持続時間カウンタ２１６は、有限の長さの時間だけイネーブルされているようにしても良い。これによって、エラー・レートの計算やある時間内でエラー検出するようゲート（gate）するなどのために、経過時間を利用できるようになる。
【００４８】
他の実施形態では、持続時間カウンタ２１６は、経過時間におけるビットの個数をカウントするように構成しても良い。他の実施形態では、持続時間カウンタ２１６は、４０ビットＤワード２２０に関するクロック信号を受けるように構成しても良い。これによって、持続時間カウンタ２１６は、経過時間におけるビットの個数を決定できる。よって、経過時間におけるビット個数当たりのエラー・ビットのようなエラー・レートが計算できる。
【００４９】
さらには、持続時間カウンタ２１６は、４０ビットＤワード２２０に関するどのような長さ（span）でも測定するよう構成できる。つまり、上述のように、時間及びビットの個数をエラー分析に利用できる。しかし、フレーム数、符号ワード数などのような他の要因も用いることができる。
【００５０】
エラー信号２８６及びトリガ出力パルス２５４は、セレクタ２１８に入力される。セレクタ２１８は、エラー信号２８６、トリガ出力パルス２５４、そしてトリガ・マルチプレクサ（ＭＵＸ）に入力される他の多くのトリガ・イベントの中から選択するように構成できる。パターン検出器２１２からのトリガ出力パルス２５４及びエラー信号２８６は、セレクタ２１８に入力されるとして説明してきたが、トリガ出力パルス２５４又はエラー信号２８６を、他のトリガ用信号から選択することなくオシロスコープ１００のトリガ・システムに供給するようにしても良い。
【００５１】
従って、エラー信号２８６をトリガ・システムで利用できるので、オシロスコープ１００の信号取込みをエラー信号２８６に応じてトリガすることができる。例えば、１つのエラー、複数のエラー、４０ビットＤワード２２０内における特定の位置でのエラーなどで信号取込みをトリガされるようにしても良い。結果として、ユーザは、４０ビットＤワード２２０のエラー部分に注意を集中できる。
【００５２】
本発明はオシロスコープを用いて説明してきたが、本発明は他の形式の試験測定装置で実現しても良いことが理解されるであろう。更に、特定のデータ構造及びデータ規格に関して本発明を説明して来たが、本発明は他のデータ構造及びデータ規格を用いて実現しても良いことが理解されるであろう。
【００５３】
当業者であれば、本発明の原理から離れることなく、上述した本発明の実施形態の細部に変更を加えることができることは明らかであろう。
【符号の説明】
【００５４】
２００      ビット単位エラー検出回路
２０２      入力回路
２０４      遅延回路
２０６      ブランキング・プリミティブ検出及び処理回路
２０８      メモリ
２０９      メモリ・コントローラ
２１０      比較器
２１２      パターン検出器
２１４      エラー・カウンタ
２１６      持続時間カウンタ
２１８      セレクタ
２２０      ４０ビットＤワード
２２２      遅延４０ビットＤワード
２５４      トリガ出力パルス／同期信号
２５６      デジタル化基準データ
２５８      位相同期信号
２６４      連続ブランキング・プリミティブ・カウンタ
２６６      最大連続ブランキング・プリミティブ・レジスタ
【図１】
0005441183.tif 000002
【図２】
0005441183.tif 000003
【図３】
0005441183.tif 000004
【図４】
0005441183.tif 000005
【図５】
0005441183.tif 000006
【図６】
0005441183.tif 000007
【図７】
0005441183.tif 000008
【図８】
0005441183.tif 000009