(57)【特許請求の範囲】
【請求項１】
永久磁石と、
前記永久磁石により直流磁界が印加されるフェライトと、
前記フェライトに互いに絶縁状態で交差して配置された第１中心電極及び第２中心電極と、
表面に端子電極が形成され、前記永久磁石及び前記フェライトを保持する回路基板と、
を備え、
第１中心電極は一端が入力ポートに電気的に接続され、他端が出力ポートに電気的に接続され、
第２中心電極は一端が出力ポートに電気的に接続され、他端がグランドポートに電気的に接続され、
入力ポートと出力ポートとの間に第１整合容量が電気的に接続され、
出力ポートとグランドポートとの間に第２整合容量が電気的に接続され、
入力ポートと出力ポートとの間に抵抗が電気的に接続され、
第１中心電極の一端と第１整合容量の一端は前記回路基板上に設けた第１端子電極に電気的に接続され、第１中心電極の他端と第１整合容量の他端は前記回路基板上に設けた第２端子電極に電気的に接続され、
第１中心電極の一端から第１整合容量の一端に至る第１導体と、第１中心電極の他端から第１整合容量の他端に至る第２導体とが、前記回路基板上に互いに略１８０°逆方向に延在した状態で形成されていること、
を特徴とする非可逆回路素子。
【請求項２】
直方体形状をなす前記フェライトの長辺端面に第１中心電極及び第２中心電極のそれぞれの一端及び他端を接続した接続用電極をフェライトの長辺方向に並べて設け、
第１導体及び第２導体が前記回路基板上で前記フェライトの長辺方向と直交する方向に延在していること、
を特徴とする請求項１に記載の非可逆回路素子。
【請求項３】
直方体形状をなす前記フェライトの長辺端面に第１中心電極及び第２中心電極のそれぞれの一端及び他端を接続した接続用電極をフェライトの長辺方向に並べて設け、
第１導体及び第２導体が前記回路基板上で前記フェライトの長辺方向と平行な方向に延在していること、
を特徴とする請求項１に記載の非可逆回路素子。
【請求項４】
直方体形状をなす前記フェライトの両主面にそれぞれ前記永久磁石を固着してフェライト・磁石素子を構成していること、を特徴とする請求項１ないし請求項３のいずれかに記載の非可逆回路素子。
【請求項５】
前記フェライト・磁石素子は前記回路基板上にフェライトの両主面が垂直に位置するように搭載されていること、を特徴とする請求項４に記載の非可逆回路素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、非可逆回路素子、特に、マイクロ波帯で使用されるアイソレータやサーキュレータなどの非可逆回路素子に関する。
【背景技術】
【０００２】
アイソレータやサーキュレータなどの非可逆回路素子は、予め定められた特定方向にのみ信号を伝送し、逆方向には伝送しない特性を有している。この特性を利用して、例えば、アイソレータは、自動車電話、携帯電話などの移動体通信機器の送信回路部に使用されている。
【０００３】
この種の非可逆回路素子として、特許文献１には、図６に記載の構成からなり、図７（Ａ）に記載の等価回路を備えた２ポート型アイソレータが提案されている。この２ポート型アイソレータは、フェライト３２の互いに平行に位置する二つの主面に第１中心電極３５及び第２中心電極３６を互いに電気的に絶縁状態で交差して配置し、インダクタＬ１，Ｌ２を形成している。そして、フェライト３２の両主面に永久磁石４１を接着してフェライト・磁石素子３０とし、回路基板２０上に搭載している。回路基板２０の表面には、複数の端子電極２１〜２８が形成されている。また、回路基板２０上には、それぞれチップタイプの整合用コンデンサＣ１，Ｃ２，Ｃ３，ＣＳ１，ＣＳ２、インダクタＬ３、終端抵抗Ｒが搭載されている。
【０００４】
図７（Ａ）に示す等価回路を参照すると、第１中心電極３５の一端（接続用電極３５ｂ）は第１端子電極２１の端部２１ａに接続され、かつ、整合用コンデンサＣＳ１を介して入力端子電極２５（入力ポートＰ１）に接続されている。第１中心電極３５の他端と第２中心電極３６の一端（接続用電極３５ｃ）は第２端子電極２２の端部２２ａに接続され、かつ、整合用コンデンサＣＳ２を介して出力用端子電極２６（出力ポートＰ２）に接続され、第２中心電極３６の他端（接続用電極３６ｐ）は端子電極２３に接続されて回路基板２０内の内部電極（図示せず）を介してグランド端子電極２４（グランドポートＰ３）に接続されている。
【０００５】
第１端子電極２１の端部２１ｂと第２端子電極２２の端部２２ｂの間には整合用コンデンサＣ１が接続されている。第２端子電極２２とグランド端子電極２４との間には整合用コンデンサＣ２が接続されている。第１端子電極２１と端子電極２８の一端との間にはコンデンサＣ３が接続され、端子電極２８の他端と端子電極２７の一端との間にはインダクタＬ３が接続され、端子電極２７の他端と第２端子電極２２の端部との間には終端抵抗Ｒが接続されている。
【０００６】
以上の回路構成からなる２ポート型アイソレータにおいては、入力端子電極２５（入力ポートＰ１）に高周波電流が入力されると、第２中心電極３６に大きな高周波電流が流れ、第１中心電極３５にはほとんど高周波電流が流れず、挿入損失が小さく、広帯域で動作する。この動作時において、終端抵抗ＲやＬＣ直列共振回路（インダクタＬ３とコンデンサＣ３）にも高周波電流はほとんど流れない。一方、出力端子電極２６（出力ポートＰ２）に高周波電流が入力されると、終端抵抗ＲとＬＣ直列共振回路のインピーダンス特性によって広帯域に整合され、アイソレーション特性が向上する。
【０００７】
このように、アイソレータの主要電気特性のうち、アイソレーションの中心周波数はＣ１，Ｌ１からなる並列共振回路で決まり、広帯域アイソレータの場合は、Ｌ１，Ｃ１，Ｃ３，Ｌ３からなる並列共振回路で決まる。なお、図７（Ｂ）は図７（Ａ）に示した回路に対してシンプルで基本的な回路構成を示している。
【０００８】
ところで、携帯端末などで使用するマイクロ波帯のアイソレータでは、回路基板２０上の導体線路を伝搬する信号の波長に比べて線路の長さが無視できなくなる。即ち、線路の長さの変化（ばらつき）がインダクタンスの変化につながる。そして、前記フェライト・磁石素子３０は実装機を用いて回路基板２０上に実装されるが、実装時の位置精度がばらつくことがあり、特に図６の矢印Ａ方向にばらつきが生じると、インダクタンスの変化につながる。
【０００９】
詳しくは、図８（Ａ）に示すように、第１中心電極３５の一端接続用電極３５ｂからコンデンサＣ１を介して他端接続用電極３５ｃへ至る電気長は矢印ｂ１，ｂ２で示すとおりである。フェライト３２が図８（Ｂ）に示すように矢印Ａ方向にずれて実装されると、電気長は矢印ｂ１’，ｂ２’で示すように延長される。これにて、アイソレーションの中心周波数が変化してしまう。
【００１０】
８００ＭＨｚ帯において、フェライト・磁石素子３０の位置ずれの影響をシミュレーションした結果を図９に示す。現状での一般的な実装機の精度は±０．０５ｍｍ程度であることから、アイソレーションの中心周波数のばらつきは、±５ＭＨz程度になる。携帯端末で使用される周波数帯域幅は、８００ＭＨｚ帯では２０〜４０ＭＨｚ程度であるので、このばらつきは無視できない。
【００１１】
仮に、フェライト・磁石素子３０を回路基板２０上に実装してから永久磁石４１の磁力調整を行うのであれば、実装位置ずれに起因した中心周波数の変化は磁力調整工程で修正可能である。しかし、実際上、フェライト・磁石素子３０は、磁力調整を行った後に回路基板２０上に実装されるため、位置ずれの影響を修正することはできなかった。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００９−３０２７４２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
そこで、本発明の目的は、フェライトの回路基板に対する実装位置ずれの影響を排除してアイソレーションの中心周波数の変化を防止できる非可逆回路素子を提供することにある。
【課題を解決するための手段】
【００１４】
前記目的を達成するため、本発明の一形態である非可逆回路素子は、
永久磁石と、
前記永久磁石により直流磁界が印加されるフェライトと、
前記フェライトに互いに絶縁状態で交差して配置された第１中心電極及び第２中心電極と、
表面に端子電極が形成され、前記永久磁石及び前記フェライトを保持する回路基板と、
を備え、
第１中心電極は一端が入力ポートに電気的に接続され、他端が出力ポートに電気的に接続され、
第２中心電極は一端が出力ポートに電気的に接続され、他端がグランドポートに電気的に接続され、
入力ポートと出力ポートとの間に第１整合容量が電気的に接続され、
出力ポートとグランドポートとの間に第２整合容量が電気的に接続され、
入力ポートと出力ポートとの間に抵抗が電気的に接続され、
第１中心電極の一端と第１整合容量の一端は前記回路基板上に設けた第１端子電極に電気的に接続され、第１中心電極の他端と第１整合容量の他端は前記回路基板上に設けた第２端子電極に電気的に接続され、
第１中心電極の一端から第１整合容量の一端に至る第１導体と、第１中心電極の他端から第１整合容量の他端に至る第２導体とが、前記回路基板上に互いに略１８０°逆方向に延在した状態で形成されていること、
を特徴とする。
【００１５】
前記非可逆回路素子においては、第１中心電極の一端から第１整合容量の一端に至る第１導体と、第１中心電極の他端から第１整合容量の他端に至る第２導体とが、回路基板上に互いに略１８０°逆方向に延在した状態で形成されているため、フェライトが僅かに位置ずれを生じた状態で回路基板上に実装されたとしても、第１中心電極の一端から第１整合容量を介して第１中心電極の他端に至る導体の電気長が変化することはなく、アイソレーションの中心周波数の変化が抑制される。
【発明の効果】
【００１６】
本発明によれば、フェライトの回路基板に対する実装位置ずれの影響を排除してアイソレーションの中心周波数の変化を防止できる。
【図面の簡単な説明】
【００１７】
【図１】本発明に係る非可逆回路素子（２ポート型アイソレータ）の一実施例を示す分解斜視図である。
【図２】中心電極付きフェライトを示す分解斜視図である。
【図３】フェライトを示す斜視図である。
【図４】フェライト・磁石素子の実装状態を示す説明図であり、（Ａ）は設計どおりに実装された例、（Ｂ）は位置ずれを生じた例を示す。
【図５】回路基板上に形成された端子電極の他の例を示す説明図である。
【図６】従来の２ポート型アイソレータの一例を示す分解斜視図である。
【図７】（Ａ）は２ポート型アイソレータの第１回路例を示す等価回路図、（Ｂ）は第２回路例を示す等価回路図である。
【図８】図６に示した２ポート型アイソレータにおけるフェライト・磁石素子の実装状態を示す説明図であり、（Ａ）は設計どおりに実装された例、（Ｂ）は位置ずれを生じた例を示す。
【図９】第１中心電極の一端から第１整合容量を介して第１中心電極の他端へ至る電気長の変化とアイソレーションの中心周波数の変化を示すグラフ。
【発明を実施するための形態】
【００１８】
以下、本発明に係る非可逆回路素子の実施例について添付図面を参照して説明する。
【００１９】
本発明に係る非可逆回路素子の一実施例である２ポート型アイソレータの分解斜視図を図１に示す。この２ポート型アイソレータは、集中定数型アイソレータであり、図６に示した２ポート型アイソレータと基本的には同じ構成を有している。従って、図１に関して図６と同じ部材、部分には共通する符号を付し、重複する説明は省略し、以下により具体的な構成を説明する。
【００２０】
フェライト３２には、図２に示すように、表裏の主面３２ａ，３２ｂに、絶縁材３４Ａ，３４Ｂにて互いに電気的に絶縁された第１中心電極３５及び第２中心電極３６が形成されている。ここで、フェライト３２は互いに平行な第１主面３２ａ及び第２主面３２ｂを有する直方体形状をなしている。
【００２１】
また、永久磁石４１はフェライト３２に対して磁界を主面３２ａ，３２ｂに垂直方向に印加するように主面３２ａ，３２ｂに対向して、例えば、エポキシ系の接着剤４２（図１参照）を介して接着され、フェライト・磁石素子３０を形成している。永久磁石４１の主面はフェライト３２の主面３２ａ，３２ｂと同一寸法であり、互いの外形が一致するように主面どうしを対向させて配置されている。
【００２２】
第１中心電極３５は導体膜にて形成されている。即ち、図２に示すように、この第１中心電極３５は、フェライト３２の第１主面３２ａにおいて右下から立ち上がって左上に長辺に対して比較的小さな角度で傾斜して形成され、左上方に立ち上がり、上面３２ｃ上の中継用電極３５ａを介して第２主面３２ｂに回り込む。第２主面３２ｂにおいて、第１中心電極３５は、第１主面３２ａと透視状態でほぼ重なるように形成され、その一端は下面３２ｄに形成された接続用電極３５ｂに接続されている。また、第１中心電極３５の他端は下面３２ｄに形成された接続用電極３５ｃに接続されている。このように、第１中心電極３５はフェライト３２に１ターン巻回されている。そして、第１中心電極３５と第２中心電極３６とは、間に絶縁材３４Ａ，３４Ｂが形成されて互いに絶縁された状態で交差している。中心電極３５，３６の交差角は必要に応じて設定され、入力インピーダンスや挿入損失が調整されることになる。
【００２３】
第２中心電極３６は導体膜にて形成されている。この第２中心電極３６は、まず、０．５ターン目３６ａが第１主面３２ａにおいて右下から左上に長辺に対して比較的大きな角度で傾斜して第１中心電極３５と交差した状態で形成され、上面３２ｃ上の中継用電極３６ｂを介して第２主面３２ｂに回り込み、この１ターン目３６ｃが第２主面３２ｂにおいてほぼ垂直に第１中心電極３５と交差した状態で形成されている。１ターン目３６ｃの下端部は下面３２ｄの中継用電極３６ｄを介して第１主面３２ａに回り込み、この１．５ターン目３６ｅが第１主面３２ａにおいて０．５ターン目３６ａと平行に第１中心電極３５と交差した状態で形成され、上面３２ｃ上の中継用電極３６ｆを介して第２主面３２ｂに回り込んでいる。以下同様に、２ターン目３６ｇ、中継用電極３６ｈ、２．５ターン目３６ｉ、中継用電極３６ｊ、３ターン目３６ｋ、中継用電極３６ｌ、３．５ターン目３６ｍ、中継用電極３６ｎ、４ターン目３６ｏ、がフェライト３２の表面にそれぞれ形成されている。また、第２中心電極３６の両端は、それぞれ下面３２ｄに形成された接続用電極３５ｃ，３６ｐに接続されている。なお、接続用電極３５ｃは第１中心電極３５及び第２中心電極３６のそれぞれの端部の接続用電極として共用されている。
【００２４】
また、接続用電極３５ｂ，３５ｃ，３６ｐや中継用電極３５ａ，３６ｂ，３６ｄ，３６ｆ，３６ｈ，３６ｊ，３６ｌ，３６ｎは、図３に示すように、上下面３２ｃ，３２ｄに形成されたスルーホール３７ａ，３７ｂ，３７ｃに電極用導体を塗布又は充填して形成されている。また、上下面３２ｃ，３２ｄには各種電極と平行にスルーホール３８ａ，３８ｂも形成され、かつ、ダミー電極３９ａ，３９ｂ，３９ｃが形成されている。この種の電極は、マザーフェライト基板に予めスルーホールを形成し、このスルーホールを電極用導体で充填した後、スルーホールを分断する位置でカットすることによって形成される。なお、各種電極はスルーホールに導体膜として形成したものであってもよい。また、多数個取りの手法で製作される場合、マザーフェライト基板に接着剤を介して永久磁石をも積層した状態でカットされることもある。
【００２５】
フェライト３２の下面３２ｄは回路基板２０への実装面であり、接続用電極３５ｂ，３５ｃ，３６ｐは、回路基板２０上の第１端子電極２１の端部２１ａ、第２端子電極２２の端部２２ａ、端子電極２３にはんだ付けされる。一方、下面３２ｄに露出することのない導電材は中継用電極３６ｄ，３６ｈ，３６ｌであって、回路基板２０の端子電極とは電気的に接続される必要のないものである。
【００２６】
以上説明した２ポート型アイソレータの等価回路は図７（Ａ）に示したとおりであり、図７（Ｂ）に示した基本的な回路であってもよい。コンデンサＣ１は第１中心電極３５と並列に挿入された第１整合容量を形成し、コンデンサＣ２は第２中心電極３６と並列に挿入された第２整合容量である。コンデンサＣＳ１は入力整合容量を形成し、コンデンサＣＳ２は出力整合容量を形成している。インダクタＬ３とコンデンサＣ３は直列共振回路を形成している。
【００２７】
フェライト３２の下面３２ｄに形成した接続用電極３５ｂ，３５ｃ，３６ｐと回路基板２０上の端子電極２１〜２３との接続関係、及び、各チップタイプの素子Ｃ１，Ｃ２，ＣＳ１，ＣＳ２，Ｃ３，Ｌ３，Ｒと回路基板２０上の端子電極２１〜２８との接続関係は図６を参照して説明したとおりである。これらの接続用電極やチップタイプの素子は、回路基板２０上にリフローはんだ付けによって接続／一体化される。そして、フェライト・磁石素子３０は、フェライト３２の磁力を調整した後に回路基板２０上に実装される。
【００２８】
ところで、以上の構成からなる２ポート型アイソレータにおいて、フェライト・磁石素子３０を回路基板２０上に実装機を用いて実装する際、実装位置がばらつくことがあり、図１の矢印Ａ方向にずれるとインダクタンスの変化につながり、アイソレーションの中心周波数が変化する不具合を生じることは本明細書の背景技術で述べたとおりである。
【００２９】
しかしながら、本実施例では、第１中心電極３５の一端（接続用電極３５ｂ）からコンデンサＣ１の一端に至る第１導体（図４の矢印ｃ１で示す線路）と、コンデンサＣ１の他端から第１中心電極３５の他端（接続用電極３５ｃ）に至る第２導体（図４の矢印ｃ２で示す線路）とが、回路基板２０上に互いに略１８０°逆方向に延在した状態で形成されている。具体的には、図１に示すように、第１端子電極２１にスリット２１ｃを形成して、第１中心電極３５の一端が接続される端部２１ａを線状に加工している。
【００３０】
図４（Ａ）は、フェライト・磁石素子３０が設計どおりに実装された状態を示し、この状態から、フェライト・磁石素子３０が、実際上、図４（Ｂ）に示すように、矢印Ａ方向にａだけずれを生じて実装された場合であっても、線路ｃ１’がａだけ短くなった分、線路ｃ２’がａだけ長くなり、トータルの電気長は変化することがない。それゆえ、アイソレーションの中心周波数の変化が抑制され、フェライト・磁石素子３０の回路基板２０に対する実装位置ずれの影響を排除できるのである。
【００３１】
図４では、第１端子電極２１の端部２１ａ及び第２端子電極２２の端部２２ａが回路基板２０上でフェライト３２の長辺方向と直交する方向に延在している例を示した。それ以外に、図５に示すように、第１端子電極２１の端部２１ａ及び第２端子電極２２の端部２２ａが回路基板２０上でフェライト３２の長辺方向Ｄと平行な方向に延在していてもよい。
【００３２】
なお、本発明に係る非可逆回路素子は前記実施例に限定するものではなく、その要旨の範囲内で種々に変更することができる。
【００３３】
例えば、永久磁石４１のＮ極とＳ極を反転させれば、入力ポートＰ１と出力ポートＰ２が入れ替わる。また、前記実施例では、整合用回路素子の全てをチップタイプとして回路基板２０上に搭載したものを示したが、素子のいくつかは回路基板２０の内部電極として形成してもよい。
【００３４】
また、第１及び第２中心電極３５，３６の形状は種々に変更することができる。例えば、第１中心電極３５は主面３２ａ，３２ｂ上で２本に分岐していてもよい。また、第２中心電極３６は１ターン以上巻回されていればよい。
【符号の説明】
【００３５】
２０…回路基板
２１…第１端子電極
２２…第２端子電極
３０…フェライト・磁石素子
３２…フェライト
３５…第１中心電極
３６…第２中心電極
３５ｂ，３５ｃ，３６ｐ…接続用電極
４１…永久磁石
Ｐ１…入力ポート
Ｐ２…出力ポート
Ｐ３…グランドポート
Ｃ１…コンデンサ（第１整合容量）
Ｃ２…コンデンサ（第２整合容量）
Ｒ…終端抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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