(57)【特許請求の範囲】
【請求項１】
カレントミラーを構成する一対の第１及び第２のトランジスタと、
前記第１のトランジスタに直列に接続される抵抗と、
前記抵抗の端子間電圧に基づいて前記第１のトランジスタに流れる電流を制御するレギュレータ回路と、を備え、
前記第１のトランジスタは、ＭＯＳトランジスタであり、そのゲートとドレインとの間に前記抵抗の一部が接続される電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源回路に関し、詳細には定電流回路を有する電源回路に関する。
【背景技術】
【０００２】
従来、定電流回路を有する電源回路としては、図３に示される回路が一般に知られている。図３に示される従来の電源回路は、オペアンプを介したフィードバック制御により一定の出力電圧Ｖ２を出力する定電圧回路（例えば特許文献１参照）と、この出力電圧Ｖ２が印加される抵抗Ｒ３をカレントミラー回路の一方のトランジスタＭ１のドレインに接続してなる定電流回路（例えば非特許文献１参照）とにより構成される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−３３０８６９号  公報
【非特許文献】
【０００４】
【非特許文献１】「アナログ電子回路」  藤井信生、昭晃堂、昭和５９年、ｐ１２０
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで上記従来の電源回路においては、定電圧回路が供給する電流Ｉ１は、主として抵抗Ｒ１〜Ｒ３の抵抗値によって決定される。すなわち、従来の電源回路をＣＭＯＳ製造プロセスによりＩＣ化した場合、電流Ｉ１は抵抗Ｒ１〜Ｒ３の抵抗値のばらつきの影響を直接的に受け、このため出力電流の精度を確保するためにはこれらの抵抗をトリミングする等の微調整が必要であった。また、ＩＣ化された電源回路内では、抵抗は比較敵的大きな面積を占めるため、結果として素子サイズが大きくなるという課題があった。
【０００６】
そこで、本発明の目的は、抵抗の数を少なくして素子サイズの小型化を容易にするとともに、一定電流を高精度にかつ安定して供給可能な電源回路を提供することにある。
【課題を解決するための手段】
【０００７】
（１）かかる目的を達成するために本発明の電源回路は、カレントミラーを構成する一対の第１及び第２のトランジスタと、前記第１のトランジスタに直列に接続される抵抗と、前記抵抗の端子間電圧に基づいて前記第１のトランジスタに流れる電流を制御するレギュレータ回路と、を備え、前記第１のトランジスタは、ＭＯＳトランジスタであり、そのゲートとドレインとの間に前記抵抗の一部が接続される。
【発明の効果】
【０００９】
本発明の電源回路によれば、従来のものよりも抵抗の数を少なくして素子サイズの小型化を容易にする。また、安定した高精度の電流制御を可能にする。
【図面の簡単な説明】
【００１０】
【図１】図１は、本発明の実施の形態による電源回路の回路図である。
【図２】図２（ａ）は実施の形態による電源回路の動作例の表図であり、図２（ｂ）は従来の電源回路の動作例の表図である。
【図３】図３は従来技術による電源回路の回路図である。
【発明を実施するための形態】
【００１１】
[電源回路の構成]
図１は、本発明の実施の形態による電源回路１の回路図である。この電源回路１は、レギュレータ回路としての定電圧制御部２と、カレントミラー部３と、電流検出部４とを備えている。
【００１２】
図１によれば、定電圧制御部２は、オペアンプＡ１と、ｐＭＯＳＦＥＴからなるトランジスタＱ１とを備えている。オペアンプＡ１の非反転端子（＋）には、図示しない基準電源または外部指令による参照電圧Ｖrefが入力され、反転端子（−）には、電流検出部４による検出電圧Ｖ３が入力される。オペアンプＡ１は、これら参照電圧Ｖrefと検出電圧Ｖ３とを比較し同一となるようにトランジスタＱ１のドレイン電流Ｉ１Ｄを制御すべく、その出力がトランジスタＱ１のゲートに接続されている。
【００１３】
トランジスタＱ１のソースには外部電源Ｖｓが接続される。トランジスタＱ１のドレインには、カレントミラー部３を構成するｐＭＯＳＦＥＴからなるトランジスタＱ２と、電流検出部４を構成する２つの抵抗Ｒ４，Ｒ５とが直列に接続されている。
【００１４】
すなわち、定電圧制御部２は、電流検出部４の端子間電圧に基づいてトランジスタＱ２のドレイン電流Ｉ２Ｄを一定に補償制御するレギュレータ回路として構成されている。なお、後述するように本実施の形態では、トランジスタＱ２は、非飽和領域にその動作点を設定することにより一種の固定抵抗とみなすことができる。この場合、トランジスタＱ２と電流検出部４とによりトランジスタＱ１のドレイン電位（＝出力電圧ＶＤＤ）を分圧した電位が検出電圧Ｖ３としてフィードバックされるため、出力電圧ＶＤＤも常に一定に制御されることとなる。
【００１５】
カレントミラー部３は、それぞれ同一の電気的特性を有する２つのｐＭＯＳＦＥＴからなるトランジスタＱ２，Ｑ３を備えており、これらは互いにゲートソース電圧を共通とすることによりドレイン電流Ｉ２Ｄ，Ｉ３Ｄが同じ量のカレントミラー回路として構成されている。
【００１６】
トランジスタＱ２，Ｑ３の各ソースには、定電圧制御部２のトランジスタＱ１のドレインが接続され、定電圧制御部２のトランジスタＱ１を介して一定の出力電圧ＶＤＤが印加される。また、一方のトランジスタＱ２のドレインは、電流検出部４及びオペアンプＡ１の反転端子（−）にそれぞれ分岐して接続されている。つまり、トランジスタＱ２のドレイン電流Ｉ２Ｄは、電流検出部４により検出され検出電圧Ｖ３に変換されて、オペアンプＡ１にフィードバックされる。
【００１７】
他方、トランジスタＱ３のドレインはオープンドレインとなっており、ここに負荷（不図示）が接続される。これにより、カレントミラー部３は、定電圧制御部２によって一定に制御されるトランジスタＱ２のドレイン電流Ｉ２Ｄと同一量のドレイン電流Ｉ３ＤをトランジスタＱ３を介して供給するように回路構成されている。
【００１８】
電流検出部４は、２つの抵抗Ｒ４，Ｒ５が直列に接続されて構成される。また、電流検出部４の一部である抵抗Ｒ４がトランジスタＱ２のゲートとドレインとの間に介在して接続される。
【００１９】
[電源回路の動作]
オペアンプＡ１は、図示しない基準電源または外部からの指令による参照電圧Ｖrefと、トランジスタＱ２のドレイン電流Ｉ２Ｄに対応する検出電圧Ｖ３とが一致するようにトランジスタＱ１の電流Ｉ１Ｄをフィードバック制御する。これにより、定常状態では、トランジスタＱ２のドレイン電流Ｉ２Ｄは、数式（１）で示される量に一定に制御される。
Ｉ２Ｄ＝Ｖref／（Ｒ４＋Ｒ５）      ・・・（１）
【００２０】
したがって、トランジスタＱ２とともにカレントミラーを構成するトランジスタＱ３から供給されるドレイン電流Ｉ３Ｄ（＝Ｉ２Ｄ）も常に一定に制御される。
【００２１】
ここで、トランジスタＱ２に着目し、そのゲートソース間電圧をＶ２ＧＳ、ドレインソース間電圧をＶ２ＤＳとおいた場合、次の数式（２）の関係が成り立つ。
Ｖ２ＧＳ＝Ｖ２ＤＳ＋Ｉ２Ｄ×Ｒ４        ・・・（２）
【００２２】
すなわち、トランジスタＱ２のゲートとドレインの間には抵抗Ｒ４が介在するため、ドレインソース間電圧Ｖ２ＤＳはゲートソース間電圧Ｖ２ＧＳよりも小さくなる。このため、トランジスタＱ２は非飽和領域（線形領域）で動作することとなり、ドレインソース間電圧Ｖ２ＤＳはドレイン電流Ｉ２Ｄに比例する特性を有する。つまり、トランジスタＱ２は、固定抵抗と同様に動作し、このためトランジスタＱ１の出力電圧ＶＤＤは、ドレイン電流Ｉ２Ｄを用いて次の数式（３）で表すことができる。
ＶＤＤ＝Ｉ２Ｄ×（Ｒ２ｏｎ＋Ｒ４＋Ｒ５）    ・・・（３）
【００２３】
ここで、Ｒ２ｏｎはトランジスタＱ２のオン抵抗である。上記数式（３）に数式（１）を代入することにより次の数式（４）が得られる。
ＶＤＤ＝｛１＋Ｒ２ｏｎ／（Ｒ４＋Ｒ５）｝×Ｖref  ・・・（４）
【００２４】
この数式（４）により、電源回路１の出力電圧ＶＤＤは、トランジスタＱ２のオン抵抗Ｒ２ｏｎ、抵抗Ｒ４及びＲ５により決定され、参照電圧Ｖrefよりも大きくなる（増幅率＞１）。
【００２５】
また、数式（４）によれば、本実施の形態のようにトランジスタＱ２のオン抵抗Ｒ２ｏｎが一定、つまりトランジスタＱ２の動作点が非飽和領域にある場合には、出力電圧ＶＤＤは常に一定に制御されることがわかる。
【００２６】
ちなみに、このオン抵抗Ｒ２ｏｎは、トランジスタＱ２のゲートソース間電圧Ｖ２ＧＳに対する電流増幅率をα（＝Ｉ２Ｄ／Ｖ２ＧＳ）とした場合、上記数式（２）の関係から導かれる次の数式（５）により求めることができる。
Ｒ２ｏｎ＝α／（１−α×Ｒ４）        ・・・（５）
【００２７】
以上、数式（１）〜（５）に示されるパラメータを適宜選択することにより、電源回路１が制御する出力電圧ＶＤＤ及びドレイン電流Ｉ３Ｄを任意の値に設定することができる。
【００２８】
［本実施の形態と従来技術との効果の比較］
図２（ａ）は、本実施の形態による電源回路（図１）の動作例を表で示す図であり、図２（ｂ）は比較のため従来技術による電源回路（図３）の動作例を表で示す図である。図２（ａ）と（ｂ）を比較すると、この例によるばらつき幅の条件では、本実施の形態による出力電圧ＶＤＤの誤差は±５．０％の範囲であるのに対し、従来技術による出力電圧Ｖ２は±８．３％である。したがって、出力電圧に関して本実施の形態の電源回路１によれば約４０パーセントのばらつき低減効果が見込まれる。
【００２９】
また、本実施の形態の電源回路１によれば、同じばらつき条件でドレイン電流Ｉ３Ｄの誤差は±１５％の範囲であるのに対し、従来技術による電流誤差は±３０％である。したがって、出力電流に関して約５０パーセントのばらつき低減効果が見込まれる。
【００３０】
また、本実施の形態の電源回路１によれば、従来の定電流回路に必要とされていた抵抗（例えば図３におけるＲ３）が不要であるため、素子サイズの小型化を容易にする。
【００３１】
以上、本発明に好適な実施の形態を説明したが、本発明はこの実施の形態に限定されるものではなく、その要旨を変更しない範囲内で種々の変形が可能である。たとえば、トランジスタＱ１〜Ｑ３をｎＭＯＳＦＥＴとし、電流吸い込み型の定電流回路を備える電源回路としてもよい。また、定電圧制御部２をシャントレギュレータにより構成してもよい。
【符号の説明】
【００３２】
１…電源回路、２…定電圧制御部、３…カレントミラー部、４…電流検出部
Ａ１…オペアンプ、Ｍ１…ＭＯＳトランジスタ、Ｑ１，Ｑ２，Ｑ３…トランジスタ
Ｉ１…電流、Ｉ１Ｄ…ドレイン電流（Ｑ１）、Ｉ２Ｄ…ドレイン電流（Ｑ２）、Ｉ３Ｄ…ドレイン電流（Ｑ３）
Ｒ１，Ｒ２，Ｒ３，Ｒ４…抵抗、Ｒ２ｏｎ…オン抵抗
Ｖ１…参照電圧、Ｖ２…出力電圧、Ｖ３…検出電圧、Ｖref…参照電圧、Ｖｓ…外部電源、ＶＤＤ…出力電圧、Ｖ２ＤＳ…ドレインソース間電圧（Ｑ２）、Ｖ２ＧＳ…ゲートソース間電圧（Ｑ２）
【図１】
0005410305.tif 000002
【図２】
0005410305.tif 000003
【図３】
0005410305.tif 000004