(57)【特許請求の範囲】
【請求項１】
ゲート電極と、
前記ゲート電極上のゲート絶縁膜と、
前記ゲート絶縁膜上の第１の半導体膜と、
前記第１の半導体膜上の第２の半導体膜と、
前記第２の半導体膜上の第３の半導体膜及び第４の半導体膜と、
前記第３の半導体膜上のソース電極と、
前記第４の半導体膜上のドレイン電極と、
前記ソース電極及び前記ドレイン電極上の絶縁膜と、
前記絶縁膜上の画素電極と、を有し、
前記第１の半導体膜と前記第２の半導体膜との端部は一致し、
前記第３の半導体膜の端部は、前記第１及び前記第２の半導体膜の端部よりも内側に位置し、
前記第４の半導体膜の端部は、前記第１及び前記第２の半導体膜の端部よりも内側に位置し、
前記第３の半導体膜の対向する一対の端部は、前記第１の半導体膜の対向する一対の端部よりも内側に位置し、
前記第４の半導体膜の対向する一対の端部は、前記第１の半導体膜の対向する一対の端部よりも内側に位置し、
前記ソース電極の対向する一対の端部は、前記第３の半導体膜の対向する一対の端部よりも内側に位置し、
前記ドレイン電極は、互いに対向する第１の端部と第２の端部とを有し、
前記第４の半導体膜は、互いに対向する第１の端部と第２の端部とを有し、
前記ドレイン電極の前記第１の端部は、前記第４の半導体膜の前記第１の端部よりも内側に位置し、
前記ドレイン電極は、前記第４の半導体膜の前記第２の端部、前記第２の半導体膜の側面、及び第１の半導体膜の側面を覆い、
前記第１の半導体膜は、０．５ｎｍ〜２０ｎｍの結晶粒を有し、
前記第２の半導体膜の抵抗率は、前記第１の半導体層の抵抗率よりも高く、
前記第３の半導体膜は、ｎ型の半導体膜であり、
前記第４の半導体膜は、ｎ型の半導体膜であることを特徴とする発光装置。
【請求項２】
ゲート電極と、
前記ゲート電極上のゲート絶縁膜と、
前記ゲート絶縁膜上の第１の半導体膜と、
前記第１の半導体膜上の第２の半導体膜と、
前記第２の半導体膜上の第３の半導体膜及び第４の半導体膜と、
前記第３の半導体膜上のソース電極と、
前記第４の半導体膜上のドレイン電極と、
前記ソース電極及び前記ドレイン電極上の絶縁膜と、
前記絶縁膜上の画素電極と、
前記絶縁膜上の配線と、を有し、
前記第１の半導体膜と前記第２の半導体膜との端部は一致し、
前記第３の半導体膜の端部は、前記第１及び前記第２の半導体膜の端部よりも内側に位置し、
前記第４の半導体膜の端部は、前記第１及び前記第２の半導体膜の端部よりも内側に位置し、
前記第３の半導体膜の対向する一対の端部は、前記第１の半導体膜の対向する一対の端部よりも内側に位置し、
前記第４の半導体膜の対向する一対の端部は、前記第１の半導体膜の対向する一対の端部よりも内側に位置し、
前記ソース電極の対向する一対の端部は、前記第３の半導体膜の対向する一対の端部よりも内側に位置し、
前記ドレイン電極は、互いに対向する第１の端部と第２の端部とを有し、
前記第４の半導体膜は、互いに対向する第１の端部と第２の端部とを有し、
前記ドレイン電極の前記第１の端部は、前記第４の半導体膜の前記第１の端部よりも内側に位置し、
前記ドレイン電極は、前記第４の半導体膜の前記第２の端部、前記第２の半導体膜の側面、及び前記第１の半導体膜の側面を覆い、
前記第１の半導体膜は、０．５ｎｍ〜２０ｎｍの結晶粒を有し、
前記第２の半導体膜の抵抗率は、前記第１の半導体層の抵抗率よりも高く、
前記第３の半導体膜は、ｎ型の半導体膜であり、
前記第４の半導体膜は、ｎ型の半導体膜であり、
前記ソース電極は、チタン、タンタル、モリブデン、又はタングステンのいずれかを有し、
前記ドレイン電極は、チタン、タンタル、モリブデン、又はタングステンのいずれかを有し、
前記配線はアルミニウムを有し、
前記画素電極は透光性を有する導電材料を有し、
前記配線は前記ソース電極と接触し、
前記画素電極は前記ドレイン電極と接触することを特徴とする発光装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、少なくとも画素部に薄膜トランジスタを用いた発光装置に関する。
【背景技術】
【０００２】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数十〜数百ｎｍ程度）を用いて薄膜トランジスタを構成する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。
【０００３】
画像表示装置のスイッチング素子として、非晶質半導体膜を用いた薄膜トランジスタ、または多結晶半導体膜を用いた薄膜トランジスタ等が用いられている。多結晶半導体膜の形成方法としては、パルス発振のエキシマレーザビームを光学系により線状に加工して、非晶質珪素膜に対し線状ビームを走査させながら照射して結晶化する技術が知られている。
【０００４】
また、画像表示装置のスイッチング素子として、微結晶半導体膜を用いた薄膜トランジスタが用いられている（特許文献１及び２）。
【０００５】
従来の薄膜トランジスタの作製方法として、ゲート絶縁膜上にアモルファスシリコン膜を成膜した後、その上面に金属膜を形成し、当該金属膜にダイオードレーザを照射して、アモルファスシリコン膜をマイクロクリスタルシリコン膜に改質するものが知られている（非特許文献１）。この方法によれば、アモルファスシリコン膜上に形成した金属膜は、ダイオードレーザの光エネルギーを熱エネルギーに変換するためのものであり、薄膜トランジスタの完成のためにはその後除去されるべきものであった。すなわち、金属膜からの伝導加熱によってのみアモルファスシリコン膜が加熱され、マイクロクリスタルシリコン膜を形成する方法である。
【特許文献１】特開平４−２４２７２４号公報
【特許文献２】特開２００５−４９８３２号公報
【非特許文献１】トシアキ・アライ（Ｔｏｓｈｉａｋｉ  Ａｒａｉ）他、エス・アイ・ディー  ０７  ダイジェスト（ＳＩＤ  ０７  ＤＩＧＥＳＴ）、２００７、ｐ．１３７０−１３７３
【発明の開示】
【発明が解決しようとする課題】
【０００６】
多結晶半導体膜を用いた薄膜トランジスタは、非晶質半導体膜を用いた薄膜トランジスタに比べて電界効果移動度が２桁以上高く、表示装置の画素部とその周辺の駆動回路を同一基板上に形成できるという利点を有している。しかしながら、非晶質半導体膜を用いた場合に比べて、ガラス基板上に設けられた非晶質半導体膜の結晶化のために工程が複雑化するため、その分歩留まりが低減し、コストが高まるという問題がある。
【０００７】
また、結晶粒が露出する微結晶半導体膜の表面は、酸化されやすいという問題がある。このため、チャネル形成領域の結晶粒が酸化されると、結晶粒の表面に酸化膜が形成されてしまい、当該酸化膜がキャリアの移動の障害となり、薄膜トランジスタの電気特性が低下するという問題がある。
【０００８】
上述した問題に鑑み、本発明は、電気特性の信頼性の高い薄膜トランジスタを有する発光装置を量産高く作製する方法を提案することを課題とする。
【課題を解決するための手段】
【０００９】
逆スタガ型の薄膜トランジスタを有する発光装置において、逆スタガの薄膜トランジスタは、ゲート電極上にゲート絶縁膜が形成され、ゲート絶縁膜上にチャネル形成領域として機能する微結晶半導体膜（セミアモルファス半導体膜ともいう。）が形成され、微結晶半導体膜上にバッファ層が形成され、バッファ層上に一対のソース領域及びドレイン領域が形成され、ソース領域及びドレイン領域の一部を露出するようにソース領域及びドレイン領域に接する一対のソース電極及びドレイン電極が形成される。このため、ソース領域及びドレイン領域の上面は、ソース電極及びドレイン電極に接する領域と、ソース電極及びドレイン電極に接しない領域とを有する。また、ソース電極及びドレイン電極が対向する領域において、ソース領域及びドレイン領域の一部、並びにバッファ層の一部が露出している。また、ソース電極及びドレイン電極の端部の外側にソース領域及びドレイン領域の端部が形成される。また、ソース領域及びドレイン領域は、ソース電極及びドレイン電極の端よりも延びている。さらに、対向するソース領域とドレイン領域の距離は、対向するソース電極とドレイン電極の距離よりも短い。
【００１０】
ソース電極及びドレイン電極の端部と、ソース領域及びドレイン領域の端部が一致せず、ソース電極及びドレイン電極の端部の外側にソース領域及びドレイン領域の端部が形成されることにより、ソース電極及びドレイン電極の端部の距離が離れるため、ソース電極及びドレイン電極間のリーク電流やショートを防止することができる。また、ソース電極及びドレイン電極並びにソース領域及びドレイン領域の端部に電界が集中せず、ゲート電極と、ソース電極及びドレイン電極との間でのリーク電流を防止することができる。
【００１１】
また、バッファ層は一部に窪みを有し、当該窪みの側面とソース領域及びドレイン領域の端部とが一致している。バッファ層は一部に窪みを有しリーク電流の流れるバッファ層表面の経路が延長されるため、ソース領域及びドレイン領域の間でのリーク電流を低減することができる。
【００１２】
また、微結晶半導体膜とソース領域及びドレイン領域との間に、バッファ層が形成されている。微結晶半導体膜はチャネル形成領域として機能する。また、バッファ層は、微結晶半導体膜の酸化を防止すると共に、高抵抗領域として機能する。微結晶半導体膜とソース領域及びドレイン領域との間に、バッファ層が形成されているため、薄膜トランジスタの電界効果移動度が高く、且つリーク電流が少なく、ドレイン耐圧が高い。
【００１３】
バッファ層は、プラズマＣＶＤ法、スパッタリング法等で形成することができる。バッファ層としては、非晶質半導体膜を用いることができ、更には、窒素、水素、またはハロゲンのいずれか一つ以上を含む非晶質半導体膜であることが好ましい。非晶質半導体膜に、窒素、水素、またはハロゲンのいずれか一つを含ませることで、微結晶半導体膜に含まれる結晶粒が酸化されることをさらに低減することが可能である。
【００１４】
また、膜中に、窒素、水素、またはハロゲンのいずれか一つを含ませるため、例えば、非晶質半導体膜を形成した後、非晶質半導体膜の表面を窒素プラズマ、水素プラズマ、またはハロゲンプラズマで処理して非晶質半導体膜の表面を窒素化、水素化またはハロゲン化することができる。
【００１５】
バッファ層を微結晶半導体膜の表面に接して設けることで、微結晶半導体膜に含まれる結晶粒の酸化を低減することが可能であるため、薄膜トランジスタの電気特性の劣化を低減することができる。
【００１６】
微結晶半導体膜は、多結晶半導体膜と異なり、微結晶半導体膜として直接ガラス基板上に成膜することができる。具体的には、水素化珪素を原料ガスとし、プラズマＣＶＤ装置を用いて成膜することができる。上記方法を用いて作製された微結晶半導体膜は、０．５ｎｍ〜２０ｎｍの結晶粒を非晶質半導体中に含む微結晶半導体膜も含んでいる。よって、多結晶半導体膜を用いる場合と異なり、半導体膜の成膜後に長時間の熱処理を行う結晶化の工程を設ける必要がない。薄膜トランジスタの作製における工程数を削減することができ、発光装置の歩留まりを高め、コストを抑えることができる。本明細書においては、成膜によって得られる膜をセミアモルファス半導体膜と呼び、成膜後に溶融しないエネルギー密度でレーザ光を照射して結晶を成長させた膜をセミクリスタル半導体膜と呼ぶ。また、周波数が１ＧＨｚ以上のマイクロ波を用いたプラズマは電子密度が高く、原料ガスである水素化珪素の解離が容易となる。このため、周波数が１ＧＨｚ以上のマイクロ波を用いたプラズマＣＶＤ法は、周波数が数十ＭＨｚ〜数百ＭＨｚのマイクロ波プラズマＣＶＤ法と比較して、微結晶半導体膜を容易に作製することが可能であり、成膜速度を高めることが可能である。このため、発光装置の量産性を高めることが可能である。
【００１７】
また、微結晶半導体膜を用い、薄膜トランジスタ（ＴＦＴ）を作製し、該薄膜トランジスタを画素部、さらには駆動回路に用いて発光装置を作製する。微結晶半導体膜を用いた薄膜トランジスタは、その電界効果移動度が１〜２０ｃｍ２／Ｖ・ｓｅｃと、非晶質半導体膜を用いた薄膜トランジスタの２〜２０倍の電界効果移動度を有しているので、駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。
【００１８】
また、発光装置は発光素子を含む。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）、または有機ＥＬ等が含まれる。
【００１９】
また、発光装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。さらに本発明は、該発光装置を作製する過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は、電流を発光素子に供給するための手段を複数の各画素に備える。素子基板は、具体的には、表示素子の画素電極のみが形成された状態であっても良いし、画素電極となる導電膜を成膜した後であって、エッチングして画素電極を形成する前の状態であっても良いし、あらゆる形態があてはまる。
【００２０】
なお、本明細書中における発光装置とは、画像表示デバイス、発光デバイス、もしくは光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ  ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）が取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、または表示素子にＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）方式によりＩＣ（集積回路）が直接実装されたモジュールも全て発光装置に含むものとする。
【発明の効果】
【００２１】
本発明により、電気特性の信頼性の高い薄膜トランジスタを有する発光装置を量産高く作製することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。
【００２３】
（実施の形態１）
本実施の形態では、発光装置に用いられる薄膜トランジスタの作製工程について、図１乃至図８を用いて説明する。図１乃至図３、図５乃至図７は、薄膜トランジスタの作製工程を示す断面図であり、図４、及び図８は、一画素における薄膜トランジスタ及び画素電極の接続領域の上面図である。
【００２４】
微結晶半導体膜を有する薄膜トランジスタはｐ型よりもｎ型の方が、電界効果移動度が高いので駆動回路に用いるのにより適している。同一の基板上に形成する薄膜トランジスタを全て同じ極性にそろえておくことが、工程数を抑えるためにも望ましい。ここでは、ｎチャネル型の薄膜トランジスタを用いて説明する。
【００２５】
図１（Ａ）に示すように、基板５０上にゲート電極５１を形成する。基板５０は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、若しくはアルミノシリケートガラスなど、フュージョン法やフロート法で作製される無アルカリガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板等を用いることができる。また、ステンレス合金などの金属基板の表面に絶縁膜を設けた基板を適用しても良い。基板５０がマザーガラスの場合、基板の大きさは、第１世代（３２０ｍｍ×４００ｍｍ）、第２世代（４００ｍｍ×５００ｍｍ）、第３世代（５５０ｍｍ×６５０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍｍ）、第５世代（１０００ｍｍ×１２００ｍｍまたは１１００ｍｍ×１２５０ｍｍ）、第６世代１５００ｍｍ×１８００ｍｍ）、第７世代（１９００ｍｍ×２２００ｍｍ）、第８世代（２１６０ｍｍ×２４６０ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ、２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等を用いることができる。
【００２６】
ゲート電極５１は、チタン、モリブデン、クロム、タンタル、タングステン、アルミニウムなどの金属材料またはその合金材料を用いて形成する。ゲート電極５１は、スパッタリング法や真空蒸着法で基板５０上に導電膜を形成し、当該導電膜上にフォトリソグラフィ技術またはインクジェット法によりマスクを形成し、当該マスクを用いて導電膜をエッチングすることで、形成することができる。また、銀、金、銅などの導電性ナノペーストを用いてインクジェット法により吐出し焼成して、ゲート電極５１を形成することもできる。なお、ゲート電極５１の密着性向上と下地への拡散を防ぐバリアメタルとして、上記金属材料の窒化物膜を、基板５０及びゲート電極５１の間に設けてもよい。ここでは、フォトマスクを用いて形成したレジストマスクを用いて基板５０上に形成された導電膜をエッチングしてゲート電極を形成する。
【００２７】
なお、ゲート電極５１上には半導体膜や配線を形成するので、段切れ防止のため端部がテーパー状になるように加工することが望ましい。また、図示しないがこの工程でゲート電極に接続する配線も同時に形成することができる。
【００２８】
次に、ゲート電極５１上に、ゲート絶縁膜５２ａ、５２ｂ、微結晶半導体膜５３、バッファ層５４、一導電型を付与する不純物が添加された半導体膜５５を順に形成する。次に、一導電型を付与する不純物が添加された半導体膜５５上にマスク５６を形成する。なお、少なくとも、ゲート絶縁膜５２ａ、５２ｂ、微結晶半導体膜５３、及びバッファ層５４を連続的に形成することが好ましい。さらには、ゲート絶縁膜５２ａ、５２ｂ、微結晶半導体膜５３、バッファ層５４、及び一導電型を付与する不純物が添加された半導体膜５５を連続的に形成することが好ましい。少なくとも、ゲート絶縁膜５２ａ、５２ｂ、微結晶半導体膜５３、及びバッファ層５４を大気に触れさせることなく連続成膜することで、大気成分や大気中に浮遊する汚染不純物元素に汚染されることなく各積層界面を形成することができるので、薄膜トランジスタ特性のばらつきを低減することができる。
【００２９】
ゲート絶縁膜５２ａ、５２ｂはそれぞれ、ＣＶＤ法やスパッタリング法等を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜で形成することができる。ここでは、ゲート絶縁膜５２ａ、５２ｂとして、酸化珪素膜または酸化窒化珪素膜と、窒化珪素膜または窒化酸化珪素膜との順に積層して形成する形態を示す。なお、ゲート絶縁膜を２層とせず、基板側から窒化珪素膜または窒化酸化珪素膜と、酸化珪素膜または酸化窒化珪素膜と、窒化珪素膜または窒化酸化珪素膜との順に３層積層して形成することができる。また、ゲート絶縁膜を、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜の単層で形成することができる。更には、周波数が１ＧＨｚ以上のマイクロ波プラズマＣＶＤ装置を用いてゲート絶縁膜を形成することが好ましい。マイクロ波プラズマＣＶＤ装置で形成した酸化窒化珪素膜、窒化酸化珪素膜は、耐圧が高く、後に形成される薄膜トランジスタの信頼性を高めることができる。
【００３０】
ここでは、酸化窒化珪素膜とは、その組成として、窒素よりも酸素の含有量が多いものであって、濃度範囲として酸素が５５〜６５原子％、窒素が１〜２０原子％、Ｓｉが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化珪素膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、濃度範囲として酸素が１５〜３０原子％、窒素が２０〜３５原子％、Ｓｉが２５〜３５原子％、水素が１５〜２５原子％の範囲で含まれるものをいう。
【００３１】
微結晶半導体膜５３は、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体を含む膜である。この半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質なものであり、その粒径を０．５〜２０ｎｍとして非単結晶半導体中に分散させて存在せしめることが可能である。微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す５２０．６ｃｍ−１よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す５２０．６ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体膜が得られる。このような微結晶半導体膜に関する記述は、例えば、米国特許４，４０９，１３４号で開示されている。
【００３２】
この微結晶半導体膜は、周波数が数十ＭＨｚ〜数百ＭＨｚの高周波プラズマＣＶＤ法、または周波数が１ＧＨｚ以上のマイクロ波プラズマＣＶＤ装置により形成することができる。代表的には、ＳｉＨ４、Ｓｉ２Ｈ６などの水素化珪素を水素で希釈して形成することができる。また、水素化珪素及び水素に加え、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して微結晶半導体膜を形成することができる。これらのときの水素化珪素に対して水素の流量比を５倍以上２００倍以下、好ましくは５０倍以上１５０倍以下、更に好ましくは１００倍とする。なお、水素化珪素の代わりに、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いることができる。
【００３３】
また、微結晶半導体膜は、価電子制御を目的とした不純物元素を意図的に添加しないときに弱いｎ型の電気伝導性を示すので、薄膜トランジスタのチャネル形成領域として機能する微結晶半導体膜に対しては、ｐ型を付与する不純物元素を、成膜と同時に、或いは成膜後に添加することで、しきい値制御をすることが可能となる。ｐ型を付与する不純物元素としては、代表的には硼素であり、Ｂ２Ｈ６、ＢＦ３などの不純物気体を１ｐｐｍ〜１０００ｐｐｍ、好ましくは１〜１００ｐｐｍの割合で水素化珪素に混入させると良い。そしてボロンの濃度を、例えば１×１０１４〜６×１０１６ａｔｏｍｓ／ｃｍ３とすると良い。
【００３４】
また、微結晶半導体膜の酸素濃度を、１×１０１９ｃｍ−３以下、好ましくは５×１０１８ｃｍ−３以下、窒素及び炭素の濃度それぞれを５×１０１８ｃｍ−３以下、好ましくは１×１０１８ｃｍ−３以下とすることが好ましい。酸素、窒素、及び炭素が微結晶半導体膜に混入する濃度を低減することで、微結晶半導体膜がｎ型化になることを防止することができる。
【００３５】
微結晶半導体膜５３は、０ｎｍより厚く２００ｎｍ以下、好ましくは１ｎｍ以上１００ｎｍ以下、さらに好ましくは５ｎｍ以上５０ｎｍ以下で形成する。微結晶半導体膜５３は後に形成される薄膜トランジスタのチャネル形成領域として機能する。微結晶半導体膜５３の厚さを５ｎｍ以上５０ｎｍ以下の範囲内とすることで、後に形成される薄膜トランジスタは、完全空乏型となる。また、微結晶半導体膜５３は成膜速度が非晶質半導体膜の成膜速度の１／１０〜１／１００と遅いため、膜厚を薄くすることでスループットを向上させることができる。また、微結晶半導体膜は微結晶で構成されているため、非晶質半導体膜と比較して抵抗が低い。このため、微結晶半導体膜を用いた薄膜トランジスタは、電流電圧特性を示す曲線の立ち上がり部分の傾きが急峻となり、スイッチング素子としての応答性が優れ、高速動作が可能となる。また、薄膜トランジスタのチャネル形成領域に微結晶半導体膜を用いることで、薄膜トランジスタの閾値の変動を抑制することが可能である。このため、電気特性のばらつきの少ない発光装置を作製することができる。
【００３６】
また、微結晶半導体膜は非晶質半導体膜と比較して電界効果移動度が高い。このため、表示素子のスイッチングとして、チャネル形成領域が微結晶半導体膜で形成される薄膜トランジスタを用いることで、チャネル形成領域の面積、即ち薄膜トランジスタの面積を縮小することが可能である。このため、一画素あたりに占める薄膜トランジスタの面積が小さくなり、基板側の面から発光を取り出す下面射出の発光装置の場合に画素の開口率を高めることが可能である。この結果、解像度の高い発光装置を作製することができる。
【００３７】
バッファ層５４は、ＳｉＨ４、Ｓｉ２Ｈ６などの水素化珪素を用いて、プラズマＣＶＤ法により形成することができる。また、上記水素化珪素に、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して非晶質半導体膜を形成することができる。水素化珪素の流量の１倍以上２０倍以下、好ましくは１倍以上１０倍以下、更に好ましくは１倍以上５倍以下の流量の水素を用いて、水素を含む非晶質半導体膜を形成することができる。また、上記水素化珪素と窒素またはアンモニアとを用いることで、窒素を含む非晶質半導体膜を形成することができる。また、上記水素化珪素と、フッ素、塩素、臭素、またはヨウ素を含む気体（Ｆ２、Ｃｌ２、Ｂｒ２、Ｉ２、ＨＦ、ＨＣｌ、ＨＢｒ、ＨＩ等）を用いることで、フッ素、塩素、臭素、またはヨウ素を含む非晶質半導体膜を形成することができる。なお、水素化珪素の代わりに、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いることができる。
【００３８】
また、バッファ層５４は、ターゲットに非晶質半導体を用いて水素、または希ガスでスパッタリングして非晶質半導体膜を形成することができる。このとき、アンモニア、窒素、またはＮ２Ｏを雰囲気中に含ませることにより、窒素を含む非晶質半導体膜を形成することができる。また、雰囲気中にフッ素、塩素、臭素、またはヨウ素を含む気体（Ｆ２、Ｃｌ２、Ｂｒ２、Ｉ２、ＨＦ、ＨＣｌ、ＨＢｒ、ＨＩ等）を含ませることにより、フッ素、塩素、臭素、またはヨウ素を含む非晶質半導体膜を形成することができる。
【００３９】
また、バッファ層５４として、微結晶半導体膜５３の表面にプラズマＣＶＤ法またはスパッタリング法により非晶質半導体膜を形成した後、非晶質半導体膜の表面を水素プラズマ、窒素プラズマ、またはハロゲンプラズマで処理して、非晶質半導体膜の表面を水素化、窒素化、またはハロゲン化してもよい。または、非晶質半導体膜の表面を、ヘリウムプラズマ、ネオンプラズマ、アルゴンプラズマ、クリプトンプラズマ等で処理してもよい。
【００４０】
バッファ層５４は、結晶粒を含まない非晶質半導体膜で形成することが好ましい。このため、周波数が数十ＭＨｚ〜数百ＭＨｚの高周波プラズマＣＶＤ法、またはマイクロ波プラズマＣＶＤ法で形成する場合は、結晶粒を含まない非晶質半導体膜となるように、成膜条件を制御することが好ましい。
【００４１】
バッファ層５４は、後のソース領域及びドレイン領域の形成プロセスにおいて、一部エッチングされる場合があるが、そのときに、バッファ層５４の一部が残存する厚さで形成することが好ましい。エッチングされて残存する部分の厚さは、代表的には、１０ｎｍ以上１００ｎｍ以下の厚さで形成することが好ましい。しきい値電圧制御用の一導電型を付与する不純物を微結晶半導体膜に添加した場合、バッファ層を設けることでソース領域及びドレイン領域に含まれる一導電型を付与する不純物と微結晶半導体膜のしきい値電圧制御用の一導電型を付与する不純物が相互に混ざらないようにすることができる。
【００４２】
なお、バッファ層５４には、リンやボロン等の一導電型を付与する不純物が添加されていないことが好ましい。特に、閾値を制御するために微結晶半導体膜に含まれるボロン、または一導電型を付与する不純物が添加された半導体膜に含まれるリンがバッファ層５４に混入されないことが好ましい。この結果、ＰＮ接合によるリーク電流の発生領域をなくすことで、リーク電流の低減を図ることができる。また、一導電型を付与する不純物が添加された半導体膜と微結晶半導体膜との間に、リンやボロン等の一導電型を付与する不純物が添加されない非晶質半導体膜を形成することで、微結晶半導体膜とソース領域及びドレイン領域それぞれに含まれる不純物が拡散するのを妨げることが可能である。
【００４３】
微結晶半導体膜５３の表面に、非晶質半導体膜、更には水素、窒素、またはハロゲンを含む非晶質半導体膜を形成することで、微結晶半導体膜５３に含まれる結晶粒の表面の自然酸化を防止することが可能である。特に、非晶質半導体と微結晶粒が接する領域では、結晶格子の歪に由来し、亀裂が入りやすい。この亀裂が酸素に触れると結晶粒は酸化され、酸化珪素が形成される。しかしながら、微結晶半導体膜５３の表面にバッファ層を形成することで、微結晶粒の酸化を防ぐことができる。また、バッファ層を形成することで、後にソース領域及びドレイン領域を形成する際に発生するエッチング残渣が微結晶半導体膜に混入することを防ぐことができる。
【００４４】
また、バッファ層５４は、非晶質半導体膜を用いて形成する、または、水素、窒素、若しくはハロゲンを含む非晶質半導体膜で形成する。非晶質半導体膜のエネルギーギャップが微結晶半導体膜に比べて大きく（非晶質半導体膜のエネルギーギャップは１．６ｅＶ以上１．８ｅＶ以下、微結晶半導体膜のエネルギーギャップは１．１ｖ以上１．５ｅＶ以下）、また抵抗が高く、電界効果移動度が低く、非晶質半導体膜の電界効果移動度は微結晶半導体膜の１／５〜１／１０である。このため、後に形成される薄膜トランジスタにおいて、ソース領域及びドレイン領域と、微結晶半導体膜との間に形成されるバッファ層は高抵抗領域として機能し、微結晶半導体膜がチャネル形成領域として機能する。このため、薄膜トランジスタのオフ電流を低減することができる。当該薄膜トランジスタを発光装置のスイッチング素子として用いた場合、発光装置のコントラストを向上させることができる。
【００４５】
一導電型を付与する不純物が添加された半導体膜５５は、ｎチャネル型の薄膜トランジスタを形成する場合には、代表的な不純物元素としてリンを添加すれば良く、水素化珪素にＰＨ３などの不純物気体を加えれば良い。例えば、一導電型を付与する不純物が添加された半導体膜５５は、リンを含むアモルファスシリコン膜（ａ−Ｓｉ（ｎ＋）膜とも呼ぶ。）で形成すればよい。また、ｐチャネル型の薄膜トランジスタを形成する場合には、代表的な不純物元素としてボロンを添加すれば良く、水素化珪素にＢ２Ｈ６などの不純物気体を加えれば良い。一導電型を付与する不純物が添加された半導体膜５５は、微結晶半導体膜体、または非晶質半導体で形成することができる。一導電型を付与する不純物が添加された半導体膜５５は２ｎｍ以上５０ｎｍ以下の厚さで形成する。一導電型を付与する不純物が添加された半導体膜の膜厚を、薄くすることでスループットを向上させることができる。
【００４６】
ここで、ゲート絶縁膜５２ａ、５２ｂから一導電型を付与する不純物が添加された半導体膜５５を連続成膜することが可能なマイクロ波プラズマＣＶＤ装置について、図９を用いて示す。図９はマイクロ波プラズマＣＶＤ装置の上断面を示す模式図であり、共通室１１２０の周りに、ロード室１１１０、アンロード室１１１５、反応室（１）〜反応室（４）１１１１〜１１１４を備えた構成となっている。共通室１２００と各室の間にはゲートバルブ１１２２〜１１２７が備えられ、各室で行われる処理が、相互に干渉しないように構成されている。基板はロード室１１１０、アンロード室１１１５のカセット１１２８、１１２９に装填され、共通室１１２０の搬送手段１１２１により反応室（１）〜反応室（４）１１１１〜１１１４へ運ばれる。この装置では、堆積膜種ごとに反応室をあてがうことが可能であり、複数の異なる被膜を大気に触れさせることなく連続して形成することができる。
【００４７】
反応室（１）〜反応室（４）それぞれにおいて、ゲート絶縁膜５２ａ、５２ｂ、微結晶半導体膜５３、バッファ層５４、及び一導電型を付与する不純物が添加された半導体膜５５を積層形成する。この場合は、原料ガスの切り替えにより異なる種類の膜を連続的に複数積層することができる。この場合、ゲート絶縁膜を形成した後、反応室内にシラン等の水素化珪素を導入し、残留酸素及び水素化珪素を反応させて、反応物を反応室外に排出することで、反応室内の残留酸素濃度を低減させることができる。この結果、微結晶半導体膜に含まれる酸素の濃度を低減することができる。また、微結晶半導体膜に含まれる結晶粒の酸化を防止することができる。
【００４８】
または、反応室（１）及び反応室（３）でゲート絶縁膜５２ａ、５２ｂ、微結晶半導体膜５３、及びバッファ層５４を形成し、反応室（２）及び反応室（４）で一導電型を付与する不純物が添加された半導体膜５５を形成する。一導電型を付与する不純物のみ単独で成膜することにより、チャンバに残存する一導電型を付与する不純物が他の膜に混入することを防ぐことができる。
【００４９】
このように、複数のチャンバが接続されたマイクロ波プラズマＣＶＤ装置で、同時にゲート絶縁膜５２ａ、５２ｂ、微結晶半導体膜５３、バッファ層５４、及び一導電型を付与する不純物が添加された半導体膜５５を成膜することができるため、量産性を高めることができる。また、ある反応室がメンテナンスやクリーニングを行っていても、残りの反応室において成膜処理が可能となり、成膜のタクトを向上させることができる。また、大気成分や大気中に浮遊する汚染不純物元素に汚染されることなく各積層界面を形成することができるので、薄膜トランジスタ特性のばらつきを低減することができる。
【００５０】
また、反応室（１）でゲート絶縁膜５２ａ、５２ｂを形成し、反応室（２）で微結晶半導体膜５３及びバッファ層５４を形成し、反応室（３）で一導電型を付与する不純物が添加された半導体膜５５を形成することができる。また、ゲート絶縁膜５２ａを酸化珪素膜または酸化窒化珪素膜で形成し、ゲート絶縁膜５２ｂを窒化珪素膜または窒化酸化珪素膜で形成する場合、反応室を５つ設け、反応室（１）で、ゲート絶縁膜５２ａの酸化珪素膜または酸化窒化珪素膜を形成し、反応室（２）で、ゲート絶縁膜５２ｂの窒化珪素膜または窒化酸化珪素膜を形成し、反応室（３）で、微結晶半導体膜を形成し、反応室（４）でバッファ層を形成し、反応室（５）で、一導電型を付与する不純物が添加された半導体膜を形成してもよい。また、微結晶半導体膜は成膜速度が遅いため、複数の反応室で微結晶半導体膜を成膜してもよい。例えば、反応室（１）でゲート絶縁膜５２ａ、５２ｂを形成し、反応室（２）及び（３）で微結晶半導体膜５３を形成し、反応室（４）でバッファ層５４を形成し、反応室（５）で一導電型を付与する不純物が添加された半導体膜５５を形成してもよい。このように、複数の反応室で同時に微結晶半導体膜５３を成膜することでスループットを向上させることができる。このとき、各反応室の内壁を成膜する種類の膜でコーティングすることが好ましい。
【００５１】
このような構成のマイクロ波プラズマＣＶＤ装置を用いれば、各反応室で種類の類似する膜または一種類の膜を成膜することが可能であり、且つ大気に曝すことなく連続して形成することができるため、前に成膜した膜の残留物や大気に浮遊する不純物元素に汚染されることなく、各積層界面を形成することができる。
【００５２】
なお、図９に示すマイクロ波プラズマＣＶＤ装置には、ロード室及びアンロード室が別々に設けられているが、一つとしロード／アンロード室とでもよい。また、マイクロ波プラズマＣＶＤ装置に予備室を設けてもよい。予備室で基板を予備加熱することで、各反応室において成膜までの加熱時間を短縮することが可能であるため、スループットを向上させることができる。
【００５３】
以下に、成膜処理について説明する。これらの成膜処理は、その目的に応じて、ガス供給部から供給するガスを選択すれば良い。
【００５４】
ここでは、ゲート絶縁膜５２ａに、酸化窒化珪素膜を形成し、ゲート絶縁膜５２ｂに窒化酸化珪素膜を形成する方法を一例としてあげる。
【００５５】
はじめに、マイクロ波プラズマＣＶＤ装置の反応室の処理容器の内部を、フッ素ラジカルでクリーニングする。なお、フッ素ラジカルは、反応室の外側に設けられたプラズマ発生器に、フッ化炭素、フッ化窒素、またはフッ素を導入し、解離し、フッ素ラジカルを反応室に導入することで、反応室内をクリーニングすることができる。
【００５６】
フッ素ラジカルでクリーニングした後、反応室内部に水素を大量に導入することで、反応室内の残留フッ素と水素を反応させて、残留フッ素の濃度を低減することができる。このため、後に反応室の内壁に成膜する保護膜へのフッ素の混入量を減らすことが可能であり、保護膜の厚さを薄くすることが可能である。
【００５７】
次に、反応室の処理容器内壁等の表面に保護膜として酸化窒化膜を堆積する。ここでは、処理容器内の圧力を１〜２００Ｐａ、好ましくは１〜１００Ｐａとし、プラズマ着火用ガスとして、ヘリウム、アルゴン、キセノン、クリプトン等の希ガスのいずれか一種以上のガスを導入する。さらには、希ガスのいずれか一種及び水素を導入する。特に、プラズマ着火用ガスとしてヘリウム、更にはヘリウムと水素を用いることが好ましい。
【００５８】
ヘリウムのイオン化エネルギーは２４．５ｅＶと高いエネルギーを持つが、約２０ｅＶに準安定状態があるので、放電中においては約４ｅＶでイオン化が可能である。このため、放電開始電圧が低く、また放電を維持しやすい。よって、プラズマを均一に維持することが可能であると共に、省電力化が可能である。
【００５９】
また、プラズマ着火用ガスとして、ヘリウム、アルゴン、キセノン、クリプトン等の希ガスのいずれか一種以上及び酸素ガスを導入してもよい。希ガスと共に、酸素ガスを処理容器内に導入することで、プラズマの着火を容易とすることができる。
【００６０】
次に、マイクロ波発生装置の電源をオンにし、マイクロ波発生装置の出力は５００〜６０００Ｗ、好ましくは４０００〜６０００Ｗとしてプラズマを発生させる。次に、ガス管から原料ガスを処理容器内に導入する。具体的には、原料ガスとして、一酸化二窒素、希ガス、及びシランを導入することで、処理容器の内壁、ガス管、誘電体板、及び支持台表面上に保護膜として酸化窒化珪素膜を形成する。このときの水素化珪素の流量を５０〜３００ｓｃｃｍ、一酸化二窒素の流量を５００〜６０００ｓｃｃｍとし、保護膜の膜厚を５００〜２０００ｎｍとする。
【００６１】
次に、原料ガスの供給を停止し、処理容器内の圧力を低下し、マイクロ波発生装置の電源をオフにした後、処理容器内の支持台上に基板を導入する。
【００６２】
次に、上記保護膜と同様の工程により、基板上にゲート絶縁膜５２ａとして酸化窒化珪素膜を堆積させる。
【００６３】
所定の厚さの酸化窒化珪素膜が堆積されたら、原料ガスの供給を停止し、処理容器内の圧力を低下し、マイクロ波発生装置の電源をオフにする。
【００６４】
次に、処理容器内の圧力を１〜２００Ｐａ、好ましくは１〜１００Ｐａとし、プラズマ着火用ガスとして、ヘリウム、アルゴン、キセノン、クリプトン等の希ガスのいずれか一種以上と、原料ガスであるシラン、一酸化二窒素、及びアンモニアを導入する。なお、原料ガスとして、アンモニアの代わりに窒素を導入しても良い。次に、マイクロ波発生装置の電源をオンにし、マイクロ波発生装置の出力は５００〜６０００Ｗ、好ましくは４０００〜６０００Ｗとしてプラズマを発生させる。次に、ガス管から原料ガスを処理容器内に導入し、基板の酸化窒化珪素膜上にゲート絶縁膜５２ｂとして窒化酸化珪素膜を形成する。次に、原料ガスの供給を停止し、処理容器内の圧力を低下し、マイクロ波発生装置の電源をオフにして、成膜プロセスを終了する。
【００６５】
以上の工程により、反応室内壁の保護膜を酸化窒化珪素膜とし、基板上に酸化窒化珪素膜及び窒化酸化珪素膜を連続的に成膜することで、上層側の窒化酸化珪素膜中に酸化珪素等の不純物の混入を低減することができる。電源装置としてマイクロ波を発生させることが可能な電源装置を用いたマイクロ波プラズマＣＶＤ法により上記膜を形成することで、プラズマ密度が高くなり耐圧の高い膜を形成することができ、当該膜をゲート絶縁膜として用いると、トランジスタの閾値のばらつきを低減することができる。また、ＢＴ特性を向上させることができる。また、静電気に対する耐性が高まり、高い電圧が印加されても破壊にくいトランジスタを作製することができる。また、経時破壊の少ないトランジスタを作製することができる。また、ホットキャリアダメージの少ないトランジスタを作製することができる。
【００６６】
また、ゲート絶縁膜としてマイクロ波プラズマＣＶＤ装置により形成した酸化窒化珪素膜単層の場合、上記保護膜の形成方法及び酸化窒化珪素膜の形成方法を用いる。特に、シランに対する一酸化二窒素の流量比を１００倍以上３００倍以下、好ましくは１５０倍以上２５０倍以下とすると、耐圧の高い酸化窒化珪素膜を形成することができる。
【００６７】
次に、マイクロ波プラズマＣＶＤ法による微結晶半導体膜及びバッファ層として非晶質半導体膜を連続的に成膜する成膜処理方法について示す。まず、上記ゲート絶縁膜と同様により、反応室内をクリーニングする。次に、処理容器内に保護膜として珪素膜を堆積する。ここでは、処理容器内の圧力を１〜２００Ｐａ、好ましくは１〜１００Ｐａとし、プラズマ着火用ガスとして、ヘリウム、アルゴン、キセノン、クリプトン等の希ガスのいずれか一種以上を導入する。なお、希ガスと共に水素を導入してもよい。
【００６８】
次に、マイクロ波発生装置の電源をオンにし、マイクロ波発生装置の出力は５００〜６０００Ｗ、好ましくは４０００〜６０００Ｗとしてプラズマを発生させる。次に、ガス管から原料ガスを処理容器内に導入する。具体的には、原料ガスとして、具体的には、水素化珪素ガス、及び水素ガスを導入することで、処理容器の内壁、ガス管、誘電体板、及び支持台表面上に保護膜として微結晶珪素膜を形成する。また、水素化珪素ガス及び水素ガスに加え、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して微結晶半導体膜を形成することができる。これらのときの水素化珪素に対して水素の流量比を５倍以上２００倍以下、好ましくは５０倍以上１５０倍以下、更に好ましくは１００倍とする。また、このときの保護膜の膜厚を５００〜２０００ｎｍとする。なお、マイクロ波発生装置の電源をオンにする前に、処理容器内に上記希ガスの他、水素化珪素ガス及び水素ガスを導入してもよい。
【００６９】
また、水素化珪素ガス、及び水素化珪素ガスに加え、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して、保護膜として非晶質半導体膜を形成することができる。
【００７０】
次に、原料ガスの供給を停止し、処理容器内の圧力を低下し、マイクロ波発生装置の電源をオフにした後、処理容器内の支持台上に基板を導入する。
【００７１】
次に、基板上に形成されるゲート絶縁膜５２ｂの表面を水素プラズマ処理する。微結晶半導体膜を形成する前に水素プラズマ処理することにより、ゲート絶縁膜及び微結晶半導体膜の界面における格子歪を低減することが可能であり、ゲート絶縁膜及び微結晶半導体膜の界面特性を向上させることができる。このため、後に形成される薄膜トランジスタの電気特性を向上させることができる。
【００７２】
また、上記水素プラズマ処理において、処理容器内に形成された保護膜である非晶質半導体膜または微結晶半導体膜をも水素プラズマ処理することにより、保護膜がエッチングされてゲート絶縁膜５２ｂの表面に微量の半導体が堆積する。当該半導体が結晶成長の核となり、当該核によって、微結晶半導体膜が堆積する。この結果、ゲート絶縁膜及び微結晶半導体膜の界面における格子歪を低減することが可能であり、ゲート絶縁膜及び微結晶半導体膜の界面特性を向上させることができる。このため、後に形成される薄膜トランジスタの電気特性を向上させることができる。
【００７３】
次に、上記保護膜と同様の工程により、基板上に微結晶珪素膜を堆積させる。微結晶珪素膜の膜厚を０ｎｍより厚く５０ｎｍ以下、好ましくは０ｎｍより厚く２０ｎｍ以下とする。
【００７４】
所定の厚さの微結晶珪素膜が堆積されたら、次に、原料ガスの供給を停止し、処理容器内の圧力を低下し、マイクロ波発生装置の電源をオフにして、微結晶半導体膜成膜プロセスを終了する。
【００７５】
次に、処理容器内の圧力を下げ、原料ガスの流量を調整する。具体的には、水素ガスの流量を微結晶半導体膜の成膜条件より大幅に低減する。代表的には、水素化珪素の流量の１倍以上２０倍以下、好ましくは１倍以上１０倍以下、更に好ましくは１倍以上５倍以下の流量の水素ガスを導入する。または、水素ガスを処理容器内に導入せず、水素化珪素ガスを導入する。このように水素化珪素に対する水素の流量を低減することにより、バッファ層として非晶質半導体膜の成膜速度を向上させることができる。または、水素化珪素ガスに加え、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈する。次に、マイクロ波発生装置の電源をオンにし、マイクロ波発生装置の出力は５００〜６０００Ｗ、好ましくは４０００〜６０００Ｗとしてプラズマを発生させて、非晶質半導体膜を形成することができる。非晶質半導体膜の成膜速度は微結晶半導体膜に比べて高いため、処理容器内の圧力を低く設定することができる。このときの非晶質半導体膜の膜厚を１００〜４００ｎｍとする。
【００７６】
所定の厚さの非晶質半導体膜が堆積されたら、次に、原料ガスの供給を停止し、処理容器内の圧力を低下し、マイクロ波発生装置の電源をオフにして、非晶質半導体膜の成膜プロセスを終了する。
【００７７】
なお、微結晶半導体膜５３及びバッファ層５４である非晶質半導体膜をプラズマの着火したまま形成してもよい。具体的には微結晶半導体膜５３を形成する原料ガスである水素化珪素に対する水素の流量比を徐々に低減させて微結晶半導体膜５３及びバッファ層５４である非晶質半導体膜を積層する。このような手法により微結晶半導体膜５３及びバッファ層５４の界面に不純物が堆積せず、歪の少ない界面を形成することが可能であり、後に形成される薄膜トランジスタの電気特性を向上させることができる。
【００７８】
周波数が１ＧＨｚ以上のマイクロ波プラズマＣＶＤ装置で発生されたプラズマは、電子密度が高く、原料ガスから多くのラジカルが形成され、基板１１３０へ供給されるため、基板でのラジカルの表面反応が促進され、微結晶シリコンの成膜速度を高めることができる。更に、複数のマイクロ波発生装置、及び複数の誘電体板で構成されるマイクロ波プラズマＣＶＤ装置は、安定した大面積のプラズマを生成することができる。このため、大面積基板上においても、膜質の均一性を高めた膜を成膜することが可能であると共に、量産性を高めることができる。
【００７９】
また、同じ処理容器で微結晶半導体膜及び非晶質半導体膜を連続的に成膜することで、歪の少ない界面を形成することが可能である。
【００８０】
なお、ゲート絶縁膜及び半導体膜それぞれの作製工程において、反応室の内壁に５００〜２０００ｎｍの保護膜が形成されている場合は、上記クリーニング処理及び保護膜形成処理を省くことができる。
【００８１】
マスク５６は、フォトリソグラフィ技術またはインクジェット法により形成する。
【００８２】
次に、マスクを用いて微結晶半導体膜５３、バッファ層５４、及び導電型を付与する不純物が添加された半導体膜５５をエッチングし分離して、図１（Ｂ）に示すように、微結晶半導体膜６１、バッファ層６２、及び導電型を付与する不純物が添加された半導体膜６３を形成する。この後、マスク５６を除去する。なお、図１（Ｂ）は、図４（Ａ）のＡ−Ｂの断面図に相当する。
【００８３】
次に、図１（Ｃ）に示すように、導電型を付与する不純物が添加された半導体膜６３及びゲート絶縁膜５２ｂ上に導電膜を形成し、導電膜上にマスク６６を形成する。
【００８４】
導電膜は、アルミニウム、若しくは銅、シリコン、チタン、ネオジム、スカンジウム、モリブデンなどの耐熱性向上元素若しくはヒロック防止元素が添加されたアルミニウム合金の単層または積層で形成することが好ましい。また、一導電型を付与する不純物が添加された半導体膜と接する側の膜を、チタン、タンタル、モリブデン、タングステン、またはこれらの元素の窒化物で形成し、その上にアルミニウムまたはアルミニウム合金を形成した積層構造としても良い。更には、アルミニウムまたはアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステン、またはこれらの元素の窒化物で挟んだ積層構造としてもよい。ここでは、導電膜としては、導電膜６５ａ〜６５ｃ３層が積層した構造の導電膜を示し、導電膜６５ａ、６５ｃにモリブデン膜、導電膜６５ｂにアルミニウム膜を用いた積層導電膜や、導電膜６５ａ、６５ｃにチタン膜、導電膜６５ｂにアルミニウム膜を用いた積層導電膜を示す。
【００８５】
導電膜６５ａ〜６５ｃは、スパッタリング法や真空蒸着法で形成する。また、導電膜６５ａ〜６５ｃは、銀、金、銅などの導電性ナノペーストを用いてスクリーン印刷法、インクジェット法等を用いて吐出し焼成して形成しても良い。
【００８６】
マスク６６は、マスク５６と同様に形成することができる。
【００８７】
次に、マスク６６を用いて導電膜６５ａ〜６５ｃをエッチングし分離して、図２（Ａ）に示すように導電膜７１ａ〜７１ｃを形成する。次に、マスク６６を用いて導電型を付与する不純物が添加された半導体膜６３及びバッファ層６２をエッチングして、ソース領域及びドレイン領域７２、バッファ層７３を形成する。なお、バッファ層７３は一部のみがエッチングされたものであり、微結晶半導体膜６１の表面を覆っている。また、このとき、ソース領域及びドレイン領域７２の端部と導電膜７１ａ〜７１ｃの端部はほぼ一致している。
【００８８】
次に、図２（Ｂ）に示すように、導電膜７１ａ〜７１ｃの一部をエッチングしソース電極及びドレイン電極７５ａ〜７５ｃを形成する。ここでは、マスク６６を用いて導電膜７１ａ〜７１ｃをウエットエッチングすると、導電膜７１ａ〜７１ｃの端部が選択的にエッチングされる。この結果、導電膜７１ａ〜７１ｃより面積の小さいソース電極及びドレイン電極７５ａ〜７５ｃを形成することができる。ソース電極及びドレイン電極７５ａ〜７５ｃの端部と、ソース領域及びドレイン領域７２の端部は一致せずずれており、ソース電極及びドレイン電極７５ａ〜７５ｃの端部の外側に、ソース領域及びドレイン領域７２の端部が形成される。この後、マスク６６を除去する。なお、図２（Ｂ）は、図４（Ｂ）のＡ−Ｂの断面図に相当する。図４（Ｂ）に示すように、ソース領域及びドレイン領域７２の端部は、ソース電極及びドレイン電極７５ｃの端部の外側に位置することが分かる。また、ソース電極またはドレイン電極の一方は、ソース配線またはドレイン配線としても機能する。
【００８９】
図２（Ｂ）に示すように、ソース電極及びドレイン電極７５ａ〜７５ｃの端部と、ソース領域及びドレイン領域７２の端部は一致せずずれた構造となることで、ソース電極及びドレイン電極７５ａ〜７５ｃの端部の距離が離れるため、ソース電極及びドレイン電極間のリーク電流やショートを防止することができる。また、ソース電極及びドレイン電極７５ａ〜７５ｃの端部と、ソース領域及びドレイン領域７２の端部は一致せずずれた構造であるため、ソース電極及びドレイン電極７５ａ〜７５ｃ及びソース領域及びドレイン領域７２の端部に電界が集中せず、ゲート電極５１と、ソース電極及びドレイン電極７５ａ〜７５ｃとの間でのリーク電流を防止することができる。このため、信頼性が高く、且つ耐圧の高い薄膜トランジスタを作製することができる。
【００９０】
以上の工程により、チャネルエッチ型の薄膜トランジスタ７４を形成することができる。
【００９１】
本実施の形態で示す薄膜トランジスタは、ゲート電極上にゲート絶縁膜、微結晶半導体膜、バッファ層、ソース領域及びドレイン領域、ソース電極及びドレイン電極が積層され、チャネル形成領域として機能する微結晶半導体膜の表面をバッファ層が覆う。また、バッファ層の一部には窪み（溝）が形成されており、当該窪み以外の領域がソース領域及びドレイン領域で覆われる。即ち、バッファ層に形成される窪みにより、ソース領域及びドレイン領域の距離が離れているため、ソース領域及びドレイン領域の間でのリーク電流を低減することができる。また、バッファ層の一部をエッチングすることにより窪みを形成するため、ソース領域及びドレイン領域の形成工程において発生するエッチング残渣を除去することができるため、残渣を介してソース領域及びドレイン領域にリーク電流（寄生チャネル）が発生することを回避することができる。
【００９２】
また、チャネル形成領域として機能する微結晶半導体膜とソース領域及びドレイン領域との間に、バッファ層が形成されている。また、微結晶半導体膜の表面がバッファ層で覆われている。高抵抗で形成されたバッファ層は、微結晶半導体膜と、ソース領域及びドレイン領域との間にまで延在しているため、薄膜トランジスタにリーク電流が発生することを低減することができると共に、高い電圧の印加による劣化を低減することができる。また、微結晶半導体膜の表面に水素で表面が終端された非晶質半導体膜がバッファ層として形成されているため、微結晶半導体膜の酸化を防止することが可能であると共に、ソース領域及びドレイン領域の形成工程に発生するエッチング残渣が微結晶半導体膜に混入することを防ぐことができる。このため、電気特性が高く、且つ耐圧に優れた薄膜トランジスタである。
【００９３】
また、ソース電極及びドレイン電極の端部と、ソース領域及びドレイン領域の端部は一致せずずれた構造となることで、ソース電極及びドレイン電極の端部の距離が離れるため、ソース電極及びドレイン電極間のリーク電流やショートを防止することができる。
【００９４】
また、上述した図２（Ａ）及び図２（Ｂ）では、一部に窪み（溝）を有するバッファ層７３を形成した後、対向するソース電極の端部とドレイン電極の端部との距離を長くするエッチングを行う例を示したが、特に限定されない。例えば、導電膜６５ａ〜６５ｃをエッチングし分離し、一導電型を付与する不純物が添加された半導体膜６３を露出させた後、対向するソース電極の端部とドレイン電極の端部との距離を長くするエッチングを行う。その後、マスク６６を用いて半導体膜６３をエッチングしてソース領域及びドレイン領域７２を分離し、さらにバッファ層の一部に窪み（溝）を形成する工程順序としてもよい。
【００９５】
次に、図２（Ｃ）に示すように、ソース電極及びドレイン電極７５ａ〜７５ｃ、ソース領域及びドレイン領域７２、微結晶半導体膜６１、及びゲート絶縁膜５２ｂ上に絶縁膜７６を形成する。絶縁膜７６は、ゲート絶縁膜５２ａ、５２ｂと同様に形成することができる。なお、絶縁膜７６は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密な膜が好ましい。また、絶縁膜７６に窒化珪素膜を用いることで、バッファ層７３中の酸素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とすることができる。
【００９６】
次に、絶縁膜７６にコンタクトホールを形成し、当該コンタクトホールにおいてソース電極またはドレイン電極７５ｃに接する画素電極７７を形成する。なお、図３は、図４（Ｃ）のＡ−Ｂの断面図に相当する。
【００９７】
画素電極７７は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化珪素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
【００９８】
また、画素電極７７として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
【００９９】
導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
【０１００】
次に、上記形態とは異なる薄膜トランジスタの作製方法について、図５乃至図８を用いて説明する。ここでは、ソース電極またはドレイン電極と、ソース配線またはドレイン配線とが分離された構造について示す。
【０１０１】
図５（Ａ）に示すように、基板５０上にゲート電極５１を形成する。次に、ゲート電極５１上に、ゲート絶縁膜５２ａ、５２ｂ、微結晶半導体膜５３、バッファ層５４、一導電型を付与する不純物が添加された半導体膜５５、及び導電膜６５ａを順に形成する。次に、導電膜６５ａ上に、マスク５６を形成する。
【０１０２】
次に、マスク５６により、微結晶半導体膜５３、バッファ層５４、一導電型を付与する不純物が添加された半導体膜５５、及び導電膜６５ａをエッチングし分離する。この結果、図５（Ｂ）に示すような、微結晶半導体膜６１、バッファ層６２、一導電型を付与する不純物が添加された半導体膜６３、及び導電膜８５ａを形成することができる。この後、マスク５６を除去する。なお、図５（Ｂ）は図８（Ａ）のＡ−Ｂにおける断面図に相当する。
【０１０３】
次に、図５（Ｂ）に示すように、導電膜８５ａ上にレジストマスク６６を形成する。次に、レジストマスク６６を用いて一導電型を付与する不純物が添加された半導体膜６３、及び導電膜８５ａをエッチングし分離する。この結果、図８（Ｃ）に示すような、一対の導電膜８９ａ、及び一対のソース領域及びドレイン領域８８を形成することができる。なお、当該エッチング工程において、バッファ層６２の一部もエッチングされる。一部エッチングされたバッファ層をバッファ層８７と示す。ここでは、バッファ層６２の一部が、レジストマスク６６で一部エッチングされるため、一対の導電膜８９ａの外側にバッファ層８７が突出した形状となる。
【０１０４】
次に、図６（Ａ）に示すように、一対の導電膜８９ａの一部をエッチングしソース電極及びドレイン電極９２ａを形成する。ここでは、レジストマスク６６を用いて導電膜８９ａをウエットエッチングすると、導電膜８９ａの端部が選択的にエッチングされる。この結果、導電膜８９ａより面積の小さいソース電極及びドレイン電極９２ａを形成することができる。ソース電極及びドレイン電極９２ａの端部と、ソース領域及びドレイン領域８８の端部は一致せずずれる。この後、レジストマスク６６を除去する。なお、図６（Ａ）は、図８（Ｂ）のＡ−Ｂの断面図に相当する。図８（Ｂ）に示すように、ソース領域及びドレイン領域８８の端部は、ソース電極及びドレイン電極９２ａの端部の外側に位置することが分かる。また、ソース電極及びドレイン電極９２ａはそれぞれ分離されていて、隣接する画素と接続していない。また、ここでは、ウエットエッチングによりソース電極及びドレイン電極９２ａを形成したが、レジストマスク６６をアッシングして、導電膜８９ａをエッチングしてソース電極及びドレイン電極９２ａを形成することができる。
【０１０５】
図６（Ｂ）に示すように、ソース電極及びドレイン電極９２ａの端部と、ソース領域及びドレイン領域８８の端部は一致せずずれた構造となることで、ソース電極及びドレイン電極９２ａの端部の距離が離れるため、ソース電極及びドレイン電極間のリーク電流やショートを防止することができる。また、ソース電極及びドレイン電極９２ａの端部と、ソース領域及びドレイン領域８８の端部は一致せずずれた構造であるため、ソース電極及びドレイン電極９２ａ及びソース領域及びドレイン領域８８の端部に電界が集中せず、ゲート電極と、ソース電極及びドレイン電極９２ａとの間でのリーク電流を防止することができる。このため、信頼性が高く、且つ耐圧の高い薄膜トランジスタを作製することができる。
【０１０６】
次に、図６（Ｂ）に示すように、ソース電極及びドレイン電極９２ａ、ソース領域及びドレイン領域８８、バッファ層８７、及びゲート絶縁膜５２ｂ上に絶縁膜７６を形成する。絶縁膜７６は、ゲート絶縁膜５２ａ、５２ｂと同様に形成することができる。次に、絶縁膜７６にコンタクトホールを形成し、当該コンタクトホールにおいてソース電極またはドレイン電極９２ａの一方に接し、且つ積層された配線７９ｂ、７９ｃを形成する。なお、図６（Ｃ）は、図８（Ｃ）のＡ−Ｂの断面図に相当する。また、配線７９ｂ、７９ｃは、隣接する画素に形成されるソース電極またはドレイン電極を接続する配線である。
【０１０７】
次に、図７に示すように、次に、絶縁膜７６にコンタクトホールを形成し、当該コンタクトホールにおいてソース電極またはドレイン電極９２ａの他方に接する画素電極７７を形成する。なお、図７は、図８（Ｄ）のＡ−Ｂの断面図に相当する。
【０１０８】
以上の工程により、チャネルエッチ型の薄膜トランジスタ９６を形成することができる。このチャネルエッチ型の薄膜トランジスタは、作製工程数が少なく、コスト削減が可能である。また、微結晶半導体膜でチャネル形成領域を構成することにより１〜２０ｃｍ２／Ｖ・ｓｅｃの電界効果移動度を得ることができる。従って、この薄膜トランジスタを画素部の画素のスイッチング用素子として、さらに走査線（ゲート線）側の駆動回路を形成する素子として利用することができる。
【０１０９】
本実施の形態により、電気特性の信頼性の高い薄膜トランジスタを作製することができる。
【０１１０】
（実施の形態２）
次に、発光装置の作製工程について、図１３及び図１４を用いて説明する。発光装置としては、ここではエレクトロルミネッセンスを利用する発光素子を用いて示す。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。また、ここでは、薄膜トランジスタの作製工程として図５乃至図８を用いるが、適宜図１乃至図３を用いることができる。
【０１１１】
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
【０１１２】
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。また、発光素子の駆動を制御する薄膜トランジスタとして、図２（Ｃ）に示すチャネルエッチ型の薄膜トランジスタを用いて示すが、チャネル保護型の薄膜トランジスタを適宜用いることができる。
【０１１３】
図５及び図６の工程を経て、図１３に示すように基板１００上に薄膜トランジスタ８６を形成し、薄膜トランジスタ８６上に保護膜として機能する絶縁膜８７を形成する。次に、絶縁膜８７上に平坦化膜１１１を形成し、平坦化膜１１１上に薄膜トランジスタ８６のソース電極またはドレイン電極に接続する画素電極１１２を形成する。
【０１１４】
平坦化膜１１１は、アクリル、ポリイミド、ポリアミドなどの有機樹脂、またはシロキサンを用いて形成することが好ましい。
【０１１５】
図１３（Ａ）では画素の薄膜トランジスタがｎ型であるので、画素電極１１２として、陰極を用いるのが望ましいが、逆にｐ型の場合は陽極を用いるのが望ましい。具体的には、陰極としては、仕事関数が小さい公知の材料、例えば、Ｃａ、Ａｌ、ＣａＦ、ＭｇＡｇ、ＡｌＬｉ等を用いることができる。
【０１１６】
次に図１３（Ｂ）に示すように、平坦化膜１１１及び画素電極１１２の端部上に、隔壁１１３を形成する。隔壁１１３は開口部を有しており、該開口部において画素電極１１２が露出している。隔壁１１３は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。特に感光性の材料を用い、画素電極上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
【０１１７】
次に、隔壁１１３の開口部において画素電極１１２と接するように、発光層１１４を形成する。発光層１１４は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。
【０１１８】
そして発光層１１４を覆うように、陽極を用いた共通電極１１５を形成する。共通電極１１５は、実施の形態１に画素電極７７として列挙した透光性を有する導電性材料を用いた透光性導電膜で形成することができる。共通電極１１５として上記透光性導電膜の他に、窒化チタン膜またはチタン膜を用いても良い。図１３（Ｂ）では、共通電極１１５としＩＴＯを用いている。隔壁１１３の開口部において、画素電極１１２と発光層１１４と共通電極１１５が重なり合うことで、発光素子１１７が形成されている。この後、発光素子１１７に酸素、水素、水分、二酸化炭素等が侵入しないように、共通電極１１５及び隔壁１１３上に保護膜１１６を形成することが好ましい。保護膜１１６としては、窒化珪素膜、窒化酸化珪素膜、ＤＬＣ膜等を形成することができる。なお、図番号１２１は駆動回路であり、図番号１２２は画素部である。
【０１１９】
さらに、実際には、図１３（Ｂ）まで完成したら、さらに外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。
【０１２０】
次に、発光素子の構成について、図１４を用いて説明する。ここでは、駆動用ＴＦＴがｎ型の場合を例に挙げて、画素の断面構造について説明する。
【０１２１】
発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透光性を有していればよい。そして、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、本発明の画素構成はどの射出構造の発光素子にも適用することができる。
【０１２２】
上面射出構造の発光素子について図１４（Ａ）を用いて説明する。
【０１２３】
図１４（Ａ）に、駆動用ＴＦＴ７００１がｎ型で、発光素子７００２から発せられる光が陽極７００５側に抜ける場合の、画素の断面図を示す。図１４（Ａ）では、発光素子７００２の陰極７００３と駆動用ＴＦＴ７００１が電気的に接続されており、陰極７００３上に発光層７００４、陽極７００５が順に積層されている。陰極７００３は仕事関数が小さく、なおかつ光を反射する導電膜であれば公知の材料を用いることができる。例えば、カルシウム、アルミニウム、フッ化カルシウム、銀マグネシウム合金、リチウムアルミニウム合金等が望ましい。そして発光層７００４は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。複数の層で構成されている場合、陰極７００３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を全て設ける必要はない。陽極７００５は光を透過する透光性を有する導電性材料を用いて形成し、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化珪素を添加したインジウム錫酸化物などの透光性を有する導電性導電膜を用いても良い。
【０１２４】
陰極７００３及び陽極７００５で発光層７００４を挟んでいる領域が発光素子７００２に相当する。図１４（Ａ）に示した画素の場合、発光素子７００２から発せられる光は、白抜きの矢印で示すように陽極７００５側に射出する。
【０１２５】
次に、下面射出構造の発光素子について図１４（Ｂ）を用いて説明する。駆動用ＴＦＴ７０１１がｎ型で、発光素子７０１２から発せられる光が陰極７０１３側に射出する場合の、画素の断面図を示す。図１４（Ｂ）では、駆動用ＴＦＴ７０１１と電気的に接続された透光性を有する導電性材料７０１７上に、発光素子７０１２の陰極７０１３が成膜されており、陰極７０１３上に発光層７０１４、陽極７０１５が順に積層されている。なお、陽極７０１５が透光性を有する場合、陽極上を覆うように、光を反射または遮蔽するための遮蔽膜７０１６が成膜されていてもよい。陰極７０１３は、図１４（Ａ）の場合と同様に、仕事関数が小さい導電膜であれば公知の材料を用いることができる。ただしその膜厚は、光を透過する程度（好ましくは、５ｎｍ〜３０ｎｍ程度）とする。例えば２０ｎｍの膜厚を有するＡｌを、陰極７０１３として用いることができる。そして発光層７０１４は、図１４（Ａ）と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０１５は光を透過する必要はないが、図１４（Ａ）と同様に、透光性を有する導電性材料を用いて形成することができる。そして遮蔽膜７０１６は、例えば光を反射する金属等を用いることができるが、金属膜に限定されない。例えば黒の顔料添加した樹脂等を用いることもできる。
【０１２６】
陰極７０１３及び陽極７０１５で、発光層７０１４を挟んでいる領域が発光素子７０１２に相当する。図１４（Ｂ）に示した画素の場合、発光素子７０１２から発せられる光は、白抜きの矢印で示すように陰極７０１３側に射出する。
【０１２７】
次に、両面射出構造の発光素子について、図１４（Ｃ）を用いて説明する。図１４（Ｃ）では、駆動用ＴＦＴ７０２１と電気的に接続された透光性を有する導電性材料７０２７上に、発光素子７０２２の陰極７０２３が成膜されており、陰極７０２３上に発光層７０２４、陽極７０２５が順に積層されている。陰極７０２３は、図１４（Ａ）の場合と同様に、仕事関数が小さい導電膜であれば公知の材料を用いることができる。ただしその膜厚は、光を透過する程度とする。例えば２０ｎｍの膜厚を有するＡｌを、陰極７０２３として用いることができる。そして発光層７０２４は、図１４（Ａ）と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０２５は、図１４（Ａ）と同様に、光を透過する透光性を有する導電性材料を用いて形成することができる。
【０１２８】
陰極７０２３と、発光層７０２４と、陽極７０２５とが重なっている部分が発光素子７０２２に相当する。図１４（Ｃ）に示した画素の場合、発光素子７０２２から発せられる光は、白抜きの矢印で示すように陽極７０２５側と陰極７０２３側の両方に射出する。
【０１２９】
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機ＥＬ素子を設けることも可能である。
【０１３０】
なお本実施の形態では、発光素子の駆動を制御する薄膜トランジスタ（駆動用ＴＦＴ）と発光素子が電気的に接続されている例を示したが、駆動用ＴＦＴと発光素子との間に電流制御用ＴＦＴが接続されている構成であってもよい。
【０１３１】
なお本実施の形態で示す発光装置は、図１４に示した構成に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。
【０１３２】
以上の工程により、発光装置を作製することができる。本実施の形態の発光装置は、オフ電流が少なく、電気特性の信頼性の高い薄膜トランジスタを用いているため、コントラストが高く、視認性の高い発光装置である。また、レーザ結晶化工程のない微結晶半導体膜を用いた薄膜トランジスタを用いているため、視認性の高い発光装置を量産高く作製することができる。
【０１３３】
（実施の形態３）
次に、本発明の発光装置の一形態である発光パネルの構成について、以下に示す。
【０１３４】
図１０（Ａ）に、信号線駆動回路６０１３のみを別途形成し、基板６０１１上に形成された画素部６０１２と接続している発光パネルの形態を示す。画素部６０１２及び走査線駆動回路６０１４は、微結晶半導体膜を用いた薄膜トランジスタを用いて形成する。微結晶半導体膜を用いた薄膜トランジスタよりも高い電界効果移動度が得られるトランジスタで信号線駆動回路を形成することで、走査線駆動回路よりも高い駆動周波数が要求される信号線駆動回路の動作を安定させることができる。なお、信号線駆動回路６０１３は、単結晶の半導体を用いたトランジスタ、多結晶の半導体を用いた薄膜トランジスタ、またはＳＯＩを用いたトランジスタであっても良い。画素部６０１２と、信号線駆動回路６０１３と、走査線駆動回路６０１４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０１５を介して供給される。
【０１３５】
なお、信号線駆動回路及び走査線駆動回路を、共に画素部と同じ基板上に形成しても良い。
【０１３６】
また、駆動回路を別途形成する場合、必ずしも駆動回路が形成された基板を、画素部が形成された基板上に貼り合わせる必要はなく、例えばＦＰＣ上に貼り合わせるようにしても良い。図１０（Ｂ）に、信号線駆動回路６０２３のみを別途形成し、基板６０２１上に形成された画素部６０２２及び走査線駆動回路６０２４と接続している発光装置パネルの形態を示す。画素部６０２２及び走査線駆動回路６０２４は、微結晶半導体膜を用いた薄膜トランジスタを用いて形成する。信号線駆動回路６０２３は、ＦＰＣ６０２５を介して画素部６０２２と接続されている。画素部６０２２と、信号線駆動回路６０２３と、走査線駆動回路６０２４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０２５を介して供給される。
【０１３７】
また、信号線駆動回路の一部または走査線駆動回路の一部のみを、微結晶半導体膜を用いた薄膜トランジスタを用いて画素部と同じ基板上に形成し、残りを別途形成して画素部と電気的に接続するようにしても良い。図１０（Ｃ）に、信号線駆動回路が有するアナログスイッチ６０３３ａを、画素部６０３２、走査線駆動回路６０３４と同じ基板６０３１上に形成し、信号線駆動回路が有するシフトレジスタ６０３３ｂを別途異なる基板に形成して貼り合わせる発光装置パネルの形態を示す。画素部６０３２及び走査線駆動回路６０３４は、微結晶半導体膜を用いた薄膜トランジスタを用いて形成する。信号線駆動回路が有するシフトレジスタ６０３３ｂは、ＦＰＣ６０３５を介して画素部６０３２と接続されている。画素部６０３２と、信号線駆動回路と、走査線駆動回路６０３４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０３５を介して供給される。
【０１３８】
図１０に示すように、本発明の発光装置は、駆動回路の一部または全部を、画素部と同じ基板上に、微結晶半導体膜を用いた薄膜トランジスタを用いて形成することができる。
【０１３９】
なお、別途形成した基板の接続方法は、特に限定されるものではなく、公知のＣＯＧ方法、ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。また接続する位置は、電気的な接続が可能であるならば、図１０に示した位置に限定されない。また、コントローラ、ＣＰＵ、メモリ等を別途形成し、接続するようにしても良い。
【０１４０】
なお本発明で用いる信号線駆動回路は、シフトレジスタとアナログスイッチのみを有する形態に限定されない。シフトレジスタとアナログスイッチに加え、バッファ、レベルシフタ、ソースフォロワ等、他の回路を有していても良い。また、シフトレジスタとアナログスイッチは必ずしも設ける必要はなく、例えばシフトレジスタの代わりにデコーダ回路のような信号線の選択ができる別の回路を用いても良いし、アナログスイッチの代わりにラッチ等を用いても良い。
【０１４１】
図１６に本発明の発光装置のブロック図を示す。図１６に示す発光装置は、発光素子を備えた画素を複数有する画素部７００と、各画素を選択する走査線駆動回路７０２と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路７０３とを有する。
【０１４２】
図１６において信号線駆動回路７０３は、シフトレジスタ７０４、アナログスイッチ７０５を有している。シフトレジスタ７０４には、クロック信号（ＣＬＫ）、スタートパルス信号（ＳＰ）が入力されている。クロック信号（ＣＬＫ）とスタートパルス信号（ＳＰ）が入力されると、シフトレジスタ７０４においてタイミング信号が生成され、アナログスイッチ７０５に入力される。
【０１４３】
またアナログスイッチ７０５には、ビデオ信号（ｖｉｄｅｏ  ｓｉｇｎａｌ）が与えられている。アナログスイッチ７０５は入力されるタイミング信号に従ってビデオ信号をサンプリングし、後段の信号線に供給する。
【０１４４】
次に、走査線駆動回路７０２の構成について説明する。走査線駆動回路７０２は、シフトレジスタ７０６、バッファ７０７を有している。また場合によってはレベルシフタを有していても良い。走査線駆動回路７０２において、シフトレジスタ７０６にクロック信号（ＣＬＫ）及びスタートパルス信号（ＳＰ）が入力されることによって、選択信号が生成される。生成された選択信号はバッファ７０７において緩衝増幅され、対応する走査線に供給される。走査線には、１ライン分の画素のトランジスタのゲートが接続されている。そして、１ライン分の画素のトランジスタを一斉にＯＮにしなくてはならないので、バッファ７０７は大きな電流を流すことが可能なものが用いられる。
【０１４５】
フルカラーの発光装置で、Ｒ（赤）、Ｇ（緑）、Ｂ（青）に対応するビデオ信号を、順にサンプリングして対応する信号線に供給している場合、シフトレジスタ７０４とアナログスイッチ７０５とを接続するための端子数が、アナログスイッチ７０５と画素部７００の信号線を接続するための端子数の１／３程度に相当する。よって、アナログスイッチ７０５を画素部７００と同じ基板上に形成することで、アナログスイッチ７０５を画素部７００と異なる基板上に形成した場合に比べて、別途形成した基板の接続に用いる端子の数を抑えることができ、接続不良の発生確率を抑え、歩留まりを高めることができる。
【０１４６】
なお、図１６の走査線駆動回路７０２は、シフトレジスタ７０６、及びバッファ７０７を有するが、シフトレジスタ７０６で走査線駆動回路７０２を構成してもよい。
【０１４７】
なお、図１６に示す構成は、本発明の発光装置の一形態を示したに過ぎず、信号線駆動回路と走査線駆動回路の構成はこれに限定されない。
【０１４８】
次に、極性が全て同一の微結晶半導体膜を用いた薄膜トランジスタを含むシフトレジスタの一形態について図１７及び図１８を用いて説明する。図１７に、本実施の形態のシフトレジスタの構成を示す。図１７に示すシフトレジスタは、複数のフリップフロップで構成される。また、第１のクロック信号、第２のクロック信号、スタートパルス信号、リセット信号が入力されて動作する。
【０１４９】
図１７のシフトレジスタの接続関係について説明する。図１７のシフトレジスタは、ｉ段目のフリップフロップ７０１−ｉ（フリップフロップ７０１−１〜７０１−ｎのうちいずれか一）は、図１８に示した第１の配線５０１が第７の配線７１７−ｉ−１に接続され、図１８に示した第２の配線５０２が第７の配線７１７−ｉ＋１に接続され、図１８に示した第３の配線５０３が第７の配線７１７−ｉに接続され、図１８に示した第６の配線５０６が第５の配線７１５に接続される。
【０１５０】
また、図１８に示した第４の配線５０４が奇数段目のフリップフロップでは第２の配線７１２に接続され、偶数段目のフリップフロップでは第３の配線７１３に接続され、図１８に示した第５の配線５０５が第４の配線７１４に接続される。
【０１５１】
ただし、１段目のフリップフロップ７０１−１の図１８に示す第１の配線５０１は第１の配線７１１に接続され、ｎ段目のフリップフロップ７０１−ｎの図１８に示す第２の配線５０２は第６の配線７１６に接続される。
【０１５２】
なお、第１の配線７１１、第２の配線７１２、第３の配線７１３、第６の配線７１６を、それぞれ第１の信号線、第２の信号線、第３の信号線、第４の信号線と呼んでもよい。さらに、第４の配線７１４、第５の配線７１５を、それぞれ第１の電源線、第２の電源線と呼んでもよい。
【０１５３】
次に、図１７に示すフリップフロップの詳細について、図１８に示す。図１８に示すフリップフロップは、第１の薄膜トランジスタ１７１、第２の薄膜トランジスタ１７２、第３の薄膜トランジスタ１７３、第４の薄膜トランジスタ１７４、第５の薄膜トランジスタ１７５、第６の薄膜トランジスタ１７６、第７の薄膜トランジスタ１７７及び第８の薄膜トランジスタ１７８を有する。本実施の形態において、第１の薄膜トランジスタ１７１、第２の薄膜トランジスタ１７２、第３の薄膜トランジスタ１７３、第４の薄膜トランジスタ１７４、第５の薄膜トランジスタ１７５、第６の薄膜トランジスタ１７６、第７の薄膜トランジスタ１７７及び第８の薄膜トランジスタ１７８は、ｎチャネル型トランジスタとし、ゲート・ソース間電圧（Ｖｇｓ）がしきい値電圧（Ｖｔｈ）を上回ったとき導通状態になるものとする。
【０１５４】
次に、図１７に示すフリップフロップの接続構成について、以下に示す。
【０１５５】
第１の薄膜トランジスタ１７１の第１の電極（ソース電極またはドレイン電極の一方）が第４の配線５０４に接続され、第１の薄膜トランジスタ１７１の第２の電極（ソース電極またはドレイン電極の他方）が第３の配線５０３に接続される。
【０１５６】
第２の薄膜トランジスタ１７２の第１の電極が第６の配線５０６に接続され、第２の薄膜トランジスタ１７２の第２の電極が第３の配線５０３に接続される。
【０１５７】
第３の薄膜トランジスタ１７３の第１の電極が第５の配線５０５に接続され、第３の薄膜トランジスタ１７３の第２の電極が第２の薄膜トランジスタ１７２のゲート電極に接続され、第３の薄膜トランジスタ１７３のゲート電極が第５の配線５０５に接続される。
【０１５８】
第４の薄膜トランジスタ１７４の第１の電極が第６の配線５０６に接続され、第４の薄膜トランジスタ１７４の第２の電極が第２の薄膜トランジスタ１７２のゲート電極に接続され、第４の薄膜トランジスタ１７４のゲート電極が第１の薄膜トランジスタ１７１のゲート電極に接続される。
【０１５９】
第５の薄膜トランジスタ１７５の第１の電極が第５の配線５０５に接続され、第５の薄膜トランジスタ１７５の第２の電極が第１の薄膜トランジスタ１７１のゲート電極に接続され、第５の薄膜トランジスタ１７５のゲート電極が第１の配線５０１に接続される。
【０１６０】
第６の薄膜トランジスタ１７６の第１の電極が第６の配線５０６に接続され、第６の薄膜トランジスタ１７６の第２の電極が第１の薄膜トランジスタ１７１のゲート電極に接続され、第６の薄膜トランジスタ１７６のゲート電極が第２の薄膜トランジスタ１７２のゲート電極に接続される。
【０１６１】
第７の薄膜トランジスタ１７７の第１の電極が第６の配線５０６に接続され、第７の薄膜トランジスタ１７７の第２の電極が第１の薄膜トランジスタ１７１のゲート電極に接続され、第７の薄膜トランジスタ１７７のゲート電極が第２の配線５０２に接続される。
【０１６２】
第８の薄膜トランジスタ１７８の第１の電極が第６の配線５０６に接続され、第８の薄膜トランジスタ１７８の第２の電極が第２の薄膜トランジスタ１７２のゲート電極に接続され、第８の薄膜トランジスタ１７８のゲート電極が第１の配線５０１に接続される。
【０１６３】
なお、第１の薄膜トランジスタ１７１のゲート電極、第４の薄膜トランジスタ１７４のゲート電極、第５の薄膜トランジスタ１７５の第２の電極、第６の薄膜トランジスタ１７６の第２の電極及び第７の薄膜トランジスタ１７７の第２の電極の接続箇所をノード１４３とする。さらに、第２の薄膜トランジスタ１７２のゲート電極、第３の薄膜トランジスタ１７３の第２の電極、第４の薄膜トランジスタ１７４の第２の電極、第６の薄膜トランジスタ１７６のゲート電極及び第８の薄膜トランジスタ１７８の第２の電極の接続箇所をノード１４４とする。
【０１６４】
なお、第１の配線５０１、第２の配線５０２、第３の配線５０３及び第４の配線５０４を、それぞれ第１の信号線、第２の信号線、第３の信号線、第４の信号線と呼んでもよい。さらに、第５の配線５０５を第１の電源線、第６の配線５０６を第２の電源線と呼んでもよい。
【０１６５】
図１８に示したフリップフロップの上面図の一例を図１９に示す。
【０１６６】
導電膜９０１は、第１の薄膜トランジスタ１７１の第１の電極として機能する部分を含み、画素電極と同時に形成される配線９５１を介して第４の配線５０４と接続される。
【０１６７】
導電膜９０２は第１の薄膜トランジスタ１７１の第２の電極として機能する部分を含み、画素電極と同時に形成される配線９５２を介して第３の配線５０３と接続される。
【０１６８】
導電膜９０３は、第１の薄膜トランジスタ１７１のゲート電極、及び第４の薄膜トランジスタ１７４のゲート電極として機能する部分を含む。
【０１６９】
導電膜９０４は、第２の薄膜トランジスタ１７２の第１の電極、第６の薄膜トランジスタ１７６の第１の電極、第４の薄膜トランジスタ１７４の第１の電極、及び第８の薄膜トランジスタ１７８の第１の電極として機能する部分を含み、第６の配線５０６と接続される。
【０１７０】
導電膜９０５は、第２の薄膜トランジスタ１７２の第２の電極として機能する部分を含み、画素電極と同時に形成される配線９５４を介して第３の配線５０３と接続される。
【０１７１】
導電膜９０６は第２の薄膜トランジスタ１７２のゲート電極、及び第６のトランジスタのゲート電極として機能する部分を含む。
【０１７２】
導電膜９０７は、第３の薄膜トランジスタ１７３の第１の電極として機能する部分を含み、配線９５５を介して第５の配線５０５と接続される。
【０１７３】
導電膜９０８は、第３の薄膜トランジスタ１７３の第２の電極、及び第４の薄膜トランジスタ１７４の第２の電極として機能する部分を含み、画素電極と同時に形成される配線９５６を介して導電膜９０６と接続される。
【０１７４】
導電膜９０９は、第３の薄膜トランジスタ１７３のゲート電極として機能する部分を含み、配線９５５を介して第５の配線５０５と接続される。
【０１７５】
導電膜９１０は、第５の薄膜トランジスタ１７５の第１の電極として機能する部分を含み、画素電極と同時に形成される配線９５９を介して第５の配線５０５と接続される。
【０１７６】
導電膜９１１は、第５の薄膜トランジスタ１７５の第２の電極、及び第７の薄膜トランジスタ１７７の第２の電極として機能する部分を含み、画素電極と同時に形成される配線９５８を介して導電膜９０３と接続される。
【０１７７】
導電膜９１２は、第５の薄膜トランジスタ１７５のゲート電極として機能する部分を含み、画素電極と同時に形成される配線９６０を介して第１の配線５０１と接続される。
【０１７８】
導電膜９１３は、第６の薄膜トランジスタ１７６の第２の電極として機能する部分を含み、画素電極と同時に形成される配線９５７を介して導電膜９０３と接続される。
【０１７９】
導電膜９１４は、第７の薄膜トランジスタ１７７のゲート電極として機能する部分を含み、画素電極と同時に形成される配線９６２を介して第２の配線５０２と接続される。
【０１８０】
導電膜９１５は、第８の薄膜トランジスタ１７８のゲート電極として機能する部分を含み、画素電極と同時に形成される配線９６１を介して導電膜９１２と接続される。
【０１８１】
導電膜９１６は、第８の薄膜トランジスタ１７８の第２の電極として機能する部分を含み、画素電極と同時に形成される配線９５３を介して導電膜９０６と接続される。なお、微結晶半導体層９８１〜９８８の一部は、それぞれ第１乃至第８の薄膜トランジスタのチャネル形成領域として機能する。
【０１８２】
なお、図１７及び図１８に示したような回路を、微結晶半導体を用いたトランジスタで構成することにより、レイアウト面積を小さくすることが出来る。そのため、発光装置の額縁を小さくすることができる。例えば、非晶質半導体膜を用いた場合と微結晶半導体膜を用いた場合とを比較すると、微結晶半導体膜を用いた場合の方が、トランジスタの電界効果移動度が大きいため、トランジスタのチャネル幅を小さくすることが出来る。その結果、発光装置を狭額縁化させることが可能となる。一例としては、第２の薄膜トランジスタ１７２のチャネル幅は、３０００μｍ以下、より望ましくは、２０００μｍ以下であることが望ましい。
【０１８３】
なお、図１８における第２の薄膜トランジスタ１７２は、第３の配線５０３にローレベルの信号を出力する期間が長い。その間、第２の薄膜トランジスタ１７２は、ずっとオン状態になっている。したがって、第２の薄膜トランジスタ１７２には、強いストレスが加わり、トランジスタ特性が劣化しやすくなっている。トランジスタ特性が劣化すると、しきい値電圧が徐々に大きくなってくる。その結果、電流値が小さくなってくる。そこで、トランジスタが劣化しても、十分な電流を供給できるようにするため、第２の薄膜トランジスタ１７２のチャネル幅は大きいことが望ましい。あるいは、トランジスタが劣化しても、回路動作に支障がないように、トランジスタの劣化分が補償されていることが望ましい。例えば、第２の薄膜トランジスタ１７２と並列に、トランジスタを配置し、第２の薄膜トランジスタ１７２と交互にオン状態となるようにすることによって、スイッチング特性が劣化の影響を受けにくくすることが望ましい。
【０１８４】
しかしながら、非晶質半導体膜を用いた場合と微結晶半導体膜を用いた場合とを比較すると、微結晶半導体膜を用いた場合の方が、劣化しにくい。したがって、微結晶半導体膜を用いた場合は、トランジスタのチャネル幅を小さくすることが出来る。または、劣化に対する補償用の回路を配置しなくても正常に動作させることが出来る。これらにより、レイアウト面積を小さくすることが出来る。
【０１８５】
次に、本発明の発光装置の一形態に相当する発光表示パネルの外観及び断面について、図１５を用いて説明する。図１５（Ａ）は、第１の基板上に形成された微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタ及び発光素子を、第２の基板との間にシール材によって封止した、パネルの上面図であり、図１５（Ｂ）は、図１５（Ａ）のＡ−Ａ’における断面図相当する。
【０１８６】
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、充填材４００７と共に密封されている。また第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。なお本実施例では、多結晶半導体膜を用いた薄膜トランジスタを有する信号線駆動回路を、第１の基板４００１に貼り合わせる例について説明するが、単結晶半導体を用いたトランジスタで信号線駆動回路を形成し、貼り合わせるようにしても良い。図１５では、信号線駆動回路４００３に含まれる、多結晶半導体膜で形成された薄膜トランジスタ４００９を例示する。
【０１８７】
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、薄膜トランジスタを複数有しており、図１５（Ｂ）では、画素部４００２に含まれる薄膜トランジスタ４０１０を例示している。なお本実施の形態では、薄膜トランジスタ４０１０が駆動用ＴＦＴであると仮定するが、薄膜トランジスタ４０１０は電流制御用ＴＦＴであっても良いし、消去用ＴＦＴであっても良い。薄膜トランジスタ４０１０は微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタに相当する。
【０１８８】
また４０１１は発光素子に相当し、発光素子４０１１が有する画素電極４０３０は、薄膜トランジスタ４０１０のソース電極またはドレイン電極４０４０と電気的に接続されている。そして本実施の形態では、発光素子４０１１の透光性を有する導電性材料４０１２が電気的に接続されている。なお発光素子４０１１の構成は、本実施の形態に示した構成に限定されない。発光素子４０１１から取り出す光の方向や、薄膜トランジスタ４０１０の極性などに合わせて、発光素子４０１１の構成は適宜変えることができる。
【０１８９】
また、別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４００２に与えられる各種信号及び電位は、図１５（Ｂ）に示す断面図では図示されていないが、引き回し配線４０１４及び４０１５を介して、ＦＰＣ４０１８から供給されている。
【０１９０】
本実施の形態では、接続端子４０１６が、発光素子４０１１が有する画素電極４０３０と同じ導電膜から形成されている。また、引き回し配線４０１４、４０１５は、ソース電極またはドレイン電極４０４０と同じ導電膜から形成されている。
【０１９１】
接続端子４０１６は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して電気的に接続されている。
【０１９２】
発光素子４０１１からの光の取り出し方向に位置する基板は、透光性を有していなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いる。
【０１９３】
また、充填材４００７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。本実施の形態では充填材として窒素を用いた。
【０１９４】
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
【０１９５】
なお、図１５では、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装している例を示しているが、本実施の形態はこの構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。
【０１９６】
本実施の形態は、他の実施の形態に記載した構成と組み合わせて実施することが可能である。
【０１９７】
（実施の形態４）
本発明により得られる発光装置等は、アクティブマトリクス型ＥＬモジュールに用いることができる。即ち、それらを表示部に組み込んだ電子機器全てに本発明を実施できる。
【０１９８】
その様な電子機器としては、ビデオカメラ、デジタルカメラ等のカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１１に示す。
【０１９９】
図１１（Ａ）はテレビジョン装置である。表示モジュールを、図１１（Ａ）に示すように、筐体に組みこんで、テレビジョン装置を完成させることができる。ＦＰＣまで取り付けられた表示パネルのことを表示モジュールとも呼ぶ。表示モジュールにより主画面２００３が形成され、その他付属設備としてスピーカー部２００９、操作スイッチなどが備えられている。このように、テレビジョン装置を完成させることができる。
【０２００】
図１１（Ａ）に示すように、筐体２００１に表示素子を利用した表示用パネル２００２が組みこまれ、受信機２００５により一般のテレビ放送の受信をはじめ、モデム２００４を介して有線又は無線による通信ネットワークに接続することにより一方向（送信者から受信者）又は双方向（送信者と受信者間、又は受信者間同士）の情報通信をすることもできる。テレビジョン装置の操作は、筐体に組みこまれたスイッチ又は別体のリモコン操作機２００６により行うことが可能であり、このリモコン装置にも出力する情報を表示する表示部２００７が設けられていても良い。
【０２０１】
また、テレビジョン装置にも、主画面２００３の他にサブ画面２００８を第２の表示用パネルで形成し、チャネルや音量などを表示する構成が付加されていても良い。この構成において、主画面２００３を視野角の優れた発光表示パネルで形成し、サブ画面を低消費電力で表示可能な発光表示パネルで形成しても良い。また、主画面２００３を低消費電力で表示可能な発光表示パネルで形成し、サブ画面を発光表示パネルで形成し、サブ画面は点滅可能とする構成としても良い。
【０２０２】
図１２はテレビ装置の主要な構成を示すブロック図を示している。表示パネル９００には、画素部９２１が形成されている。信号線駆動回路９２２と走査線駆動回路９２３は、表示パネルにＣＯＧ方式により実装されていても良い。
【０２０３】
その他の外部回路の構成として、映像信号の入力側では、チューナ９２４で受信した信号のうち、映像信号を増幅する映像信号増幅回路９２５と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路９２６と、その映像信号をドライバＩＣの入力仕様に変換するためのコントロール回路９２７などを有している。コントロール回路９２７は、走査線側と信号線側にそれぞれ信号が出力する。デジタル駆動する場合には、信号線側に信号分割回路９２８を設け、入力デジタル信号をｍ個に分割して供給する構成としても良い。
【０２０４】
チューナ９２４で受信した信号のうち、音声信号は、音声信号増幅回路９２９に送られ、その出力は音声信号処理回路９３０を経てスピーカ９３３に供給される。制御回路９３１は受信局（受信周波数）や音量の制御情報を入力部９３２から受け、チューナ９２４や音声信号処理回路９３０に信号を送出する。
【０２０５】
勿論、本発明はテレビジョン装置に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など大面積の表示媒体としても様々な用途に適用することができる。
【０２０６】
図１１（Ｂ）は携帯電話機２３０１の一例を示している。この携帯電話機２３０１は、表示部２３０２、操作部２３０３などを含んで構成されている。表示部２３０２においては、上記実施の形態で説明した発光装置を適用することで、量産性を高めることができる。
【０２０７】
また、図１１（Ｃ）に示す携帯型のコンピュータは、本体２４０１、表示部２４０２等を含んでいる。表示部２４０２に、上記実施の形態に示す発光装置を適用することにより、量産性を高めることができる。
【０２０８】
図１１（Ｄ）は卓上照明器具であり、照明部２５０１、傘２５０２、可変アーム２５０３、支柱２５０４、台２５０５、電源２５０６を含む。本発明の薄膜トランジスタを用いて形成される発光装置を照明部２５０１に用いることにより作製される。なお、照明器具には天井固定型の照明器具または壁掛け型の照明器具なども含まれる。本発明の薄膜トランジスタの作製方法により大幅な製造コストの低減を図ることができ、安価な卓上照明器具を提供することができる。
【実施例１】
【０２０９】
微結晶シリコン膜を成膜し、その膜をラマン分光法で結晶性を測定した結果を図２０に示す。
【０２１０】
微結晶シリコン膜の成膜条件は、ＲＦ電源周波数を１３．５６ＭＨｚとし、成膜温度を２８０℃とし、水素流量とシランガス流量の比を１００：１とし、２８０Ｐａの圧力で成膜を行った。また、図２０（Ａ）は、ラマン散乱スペクトルであり、成膜時のＲＦ電源の電力を１００Ｗとした微結晶シリコン膜と、３００Ｗとした微結晶シリコン膜とを比較した測定結果である。
【０２１１】
なお、単結晶シリコンの結晶ピーク位置は、５２０．６ｃｍ−１である。なお、アモルファスシリコンは勿論、結晶ピークと言えるものは測定できず、図２０（Ｂ）に示すように４８０ｃｍ−１になだらかな山が測定されるだけである。本明細書の微結晶シリコン膜とは、ラマン分光器で測定して４８１ｃｍ−１以上５２０．６ｃｍ−１未満に結晶ピーク位置を確認できるものを指す。
【０２１２】
成膜時のＲＦ電源の電力を１００Ｗとした微結晶シリコン膜の結晶ピーク位置は、５１８．６ｃｍ−１であり、半値幅（ＦＷＨＭ）は、１１．９ｃｍ−１であり、結晶／アモルファスピーク強度比（Ｉｃ／Ｉａ）は、４．１である。
【０２１３】
また、成膜時のＲＦ電源の電力を３００Ｗとした微結晶シリコン膜の結晶ピーク位置は、５１４．８ｃｍ−１であり、半値幅（ＦＷＨＭ）は、１８．７ｃｍ−１であり、結晶／アモルファスピーク強度比（Ｉｃ／Ｉａ）は、４．４である。
【０２１４】
図２０に示すように、ＲＦ電力によってピークシフトと半値幅に大きな差が出ている。これは、大電力ではイオン衝撃が増加し粒成長が阻害されるため小粒径になる傾向があるためと考えられる。また、図２０の測定に用いた微結晶シリコン膜を形成したＣＶＤ装置の電源周波数が１３．５６ＭＨｚであるので結晶／アモルファスピーク強度比（Ｉｃ／Ｉａ）は、４．１または４．４となっているが、ＲＦ電源周波数が２７ＭＨｚであれば、結晶／アモルファスピーク強度比（Ｉｃ／Ｉａ）を６とすることができることも確認している。従って、さらに２７ＭＨｚよりも高いＲＦ電源周波数、例えば、２．４５ＧＨｚのＲＦ電源周波数とすることでさらに、結晶／アモルファスピーク強度比（Ｉｃ／Ｉａ）を高めることができる。
【実施例２】
【０２１５】
本実施例では、水素プラズマを作用させた（作用させつつ）ゲート絶縁膜上に微結晶半導体膜を形成すると、ゲート絶縁膜表面に微結晶核を生成し、結晶成長を促進させる方法を用いてチャネルエッチ構造の逆スタガ型薄膜トランジスタを作製する例を示す。
【０２１６】
まず、基板２５０上にゲート電極２５１を形成する。ゲート電極２５１は、チタン、モリブデン、クロム、タンタル、タングステン、銅、アルミニウムなどの金属材料またはその合金材料を用いて形成する。大型の表示装置を作製する場合には、低抵抗なゲート電極とすることが好ましいため、アルミニウムまたはアルミニウム合金を用いる。さらに、アルミニウムのヒロック発生などを防止するため、アルミニウムを含む膜と高融点金属膜との積層とすることが好ましい。ここでは、ネオジムを含むアルミニウム膜と、モリブデン膜との積層を用いる。積層からなるゲート電極の合計膜厚は、３００ｎｍとする。また、後の工程で、ＦＰＣとの接続を行う端子電極と電気的に接続するため、ゲート電極２５１に達するコンタクトホールを形成する。工程数を低減するためには、後に形成するソース電極やドレイン電極に達するコンタクトホールを形成するマスクと、ゲート電極２５１に達するコンタクトホールとを形成するマスクを同じものを用いることが好ましく、さらにゲート電極とソース電極との両方に同じ材料を主成分に用いると、エッチングのマージンを広げることができる。
【０２１７】
なお、ゲート電極２５１上には半導体膜や配線を形成するので、段切れ防止のため端部がテーパー状になるように加工することが望ましい。
【０２１８】
次に、ゲート電極２５１上に、ゲート絶縁膜２５２ａ、２５２ｂ、微結晶半導体膜２５３、バッファ層２５４、一導電型を付与する不純物が添加された半導体膜２５５を順に形成する（図２１（Ａ）参照。）。ゲート絶縁膜２５２ａ、２５２ｂはそれぞれ、ＣＶＤ法やスパッタリング法等を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜で形成することができる。ここでは、ゲート絶縁膜２５２ａ、２５２ｂとして、酸化珪素膜または酸化窒化珪素膜と、窒化珪素膜または窒化酸化珪素膜との順に積層して形成する形態を示す。本実施例では、積層からなるゲート絶縁膜の合計膜厚を３００ｎｍとする。
【０２１９】
本実施例では、微結晶半導体膜２５３を、水素プラズマを作用させつつ（作用させた）ゲート絶縁膜２５２ｂ表面に形成する。
【０２２０】
水素プラズマを作用させたゲート絶縁膜上に微結晶半導体膜を形成すると、微結晶の結晶成長を促進することができる。水素プラズマによって、ゲート絶縁膜表面を水素で終端して不活性化できうるからである。従って得られる微結晶半導体膜は電気特性が高く信頼性のよいものとすることができる。
【０２２１】
成膜が進むにつれ、珪素気体の流量に対する水素の流量比が小さくなるように珪素気体の流量を増加、逆に水素の流量を減少させ微結晶半導体膜２５３を形成する。例えば、成膜開始時には水素の流量：珪素気体の流量を１０００：１程度にしておき、成膜終了時には５０：１程度になるまで徐々に珪素気体の流量を増加、逆に水素の流量を減少させ微結晶半導体膜２５３を形成すればよい。水素、及び珪素気体の流量の制御は一定の時間毎に変化させる段階的でもよいし、連続的でもよい。成膜開始直後は成膜ガスとして珪素気体を供給せず（つまり珪素気体の流量を０とする）、水素のみ供給し水素プラズマ処理を行う時間を設けてもよい。例えば、珪素気体としてはシランを用いることができる。
【０２２２】
本実施例では、水素及び珪素気体の流量をさらに制御し、水素を減少、珪素気体を増加させ、珪素気体の流量に対する水素の流量比を小さくすることで微結晶半導体膜上に連続的にバッファ層を形成する。バッファ層を形成する工程は、より水素の流量を減少させ、珪素気体（水素化珪素気体、又はハロゲン化珪素気体）のみで行ってもよい。微結晶半導体膜２５３の成長表面を大気に触れさせることなく、該微結晶半導体膜上にバッファ層として非晶質半導体膜を形成することができる。
【０２２３】
微結晶半導体膜２５３の成膜ガス中の水素と珪素気体の流量比を制御することによって、ゲート絶縁膜２５２ｂ表面への水素プラズマ、微結晶半導膜２５３の形成、バッファ層２５４の形成を連続的に行うことができる。水素と珪素気体との流量の制御としては、例えば微結晶半導体膜成膜開始時は水素の流量：珪素気体の流量を１０００：１とし、徐々に水素の流量を減少、珪素気体の流量を増加させ、微結晶半導体膜５３の成膜終了時には５０：１程度とすればよい。
【０２２４】
また、微結晶半導体膜２５３の酸素濃度を、５×１０１９ｃｍ−３以下、好ましくは１×１０１９ｃｍ−３以下、窒素及び炭素の濃度それぞれを１×１０１８ｃｍ−３以下とすることが好ましい。酸素、窒素、及び炭素が微結晶半導体膜に混入する濃度を低減することで、微結晶半導体膜がｎ型化になることを防止することができる。
【０２２５】
また、本実施例で得られる微結晶半導体膜２５３は、下側（基板２５０側）から上方に向かう縦方向に成長し、針状結晶である。微結晶半導体膜には非晶質と結晶構造が混在しており、結晶領域と非晶質領域との間に局部応力でクラックが発生し、隙間ができやすい。この隙間に新たなラジカルが介入して結晶成長を起こしうる。上方の結晶面が大きくなるため、針状に上方に成長しやすい。このように微結晶半導体膜は縦方向に成長しても、非晶質半導体膜の成膜速度に比べて１／１０〜１／１００の早さである。
【０２２６】
本実施例では、微結晶半導体膜２５３の膜厚を２５ｎｍとし、バッファ層２５４の膜厚を１２５ｎｍとし、一導電型を付与する不純物が添加された半導体膜２５５の膜厚を５０ｎｍとする。
【０２２７】
次に、一導電型を付与する不純物が添加された半導体膜２５５上にマスクを形成する。マスクは、フォトリソグラフィ技術またはインクジェット法により形成する。なお、少なくとも、ゲート絶縁膜２５２ａ、２５２ｂ、微結晶半導体膜２５３、及びバッファ層２５４を連続的に形成してもよい。少なくとも、ゲート絶縁膜２５２ａ、２５２ｂ、微結晶半導体膜２５３、及びバッファ層２５４を大気に触れさせることなく連続成膜することで、大気成分や大気中に浮遊する汚染不純物元素に汚染されることなく各積層界面を形成することができるので、薄膜トランジスタ特性のばらつきを低減することができる。
【０２２８】
次に、マスクを用いて微結晶半導体膜２５３、バッファ層２５４、及び一導電型を付与する不純物が添加された半導体膜２５５をエッチングして、微結晶半導体膜２６１、バッファ層、及び一導電型を付与する不純物が添加された半導体膜の上面形状を所望の形状に加工する。この加工の際、それぞれの端部の断面形状をテーパ形状とすることが好ましい。テーパーを有する形状にエッチングすることで、一導電型を付与する不純物が添加された半導体膜と微結晶半導体膜２６１とが直接接することを防ぐことができる。端部のテーパー角は９０°〜３０°、好ましくは８０°〜４５°とする。これにより、一導電型を付与する不純物が添加された半導体膜と微結晶半導体膜２６１との間の距離が長くなりリーク電流の発生を防ぐことができる。また、段差形状による配線の段切れを防ぐことができる。
【０２２９】
そして、マスクを除去する。次に、一導電型を付与する不純物が添加された半導体膜及びゲート絶縁膜２５２ｂ上に導電膜を形成する。導電膜は、アルミニウム、若しくは銅、シリコン、チタン、ネオジム、スカンジウム、モリブデンなどの耐熱性向上元素若しくはヒロック防止元素が添加されたアルミニウム合金の単層または積層で形成する。本実施例では、導電膜としてモリブデン膜とアルミニウム膜とモリブデン膜とを順次積層させた３層積層を用い、合計膜厚を３００ｎｍとする。この導電膜と共通してゲート電極２５１にもモリブデン膜を用いているため、スパッタ法を用いる場合には同じターゲットを用いて材料コストを低減できる。そして、その導電膜上に新たにマスクを形成する。
【０２３０】
次に、マスクを用いてエッチングして導電膜をそれぞれの電極または配線となるように分離して、ソース電極及びドレイン電極２７１ａ〜２７１ｃを形成する。本実施例では、導電膜のエッチングとしてウエットエッチングする。ウエットエッチングでは、等方的にエッチングされるため、マスクの端部と、ソース電極及びドレイン電極２７１ａ〜２７１ｃの端部は一致せず、ソース電極及びドレイン電極２７１ａ〜２７１ｃの上面形状は、マスク上面形状のサイズよりも小さい形状となる。
【０２３１】
次に、同じマスクをそのまま用いて一導電型を付与する不純物が添加された半導体膜及びバッファ層をエッチングして、ソース領域及びドレイン領域２７２、バッファ層２７３を形成する。ここではドライエッチングを用いて、バッファ層２７３は一部のみがエッチングされる。なお、バッファ層２７３は、微結晶半導体膜２６１の表面が露呈されないように覆っている。バッファ層２７３は寄生チャネルの発生防止し、ソース領域及びドレイン領域のエッチング時のストッパーとしても機能する。微結晶半導体膜２６１上のバッファ層２７３は含まれる水素によって外部の空気、エッチング残渣を遮断し、微結晶半導体膜２６１を保護している。バッファ層２７３は、エッチング時のラジカルを止めることができる。仮にバッファ層２７３がなく、微結晶半導体膜２６１のみの構造であるなら、膜厚方向に酸化してトランジスタの電気特性が悪化する。例えば、電界効果移動度の低下、サブスレッショルド値（Ｓ値）の増大を招いてしまう。また、バッファ層２７３として用いることができる材料のうち、酸化防止対策として、特に有効であるのは水素を含む非晶質シリコン膜である。エッチングにより溝部が形成されても、その表面は水素で終端されているため、酸化を防止することができる。
【０２３２】
バッファ層２７３は一部エッチングされ、ソース電極及びドレイン電極２７１ａ〜２７１ｃ間に溝部が形成されている。溝部を形成することで、その上の一導電型を付与する不純物が添加された半導体膜の除去を確実に行い、残渣のリンなどの一導電型を付与する不純物により寄生チャネルができてしまうのを防ぐことができる。
【０２３３】
また、バッファ層２７３の溝部の端部は、ソース領域及びドレイン領域２７２の端部とほぼ一致している。この溝部はソース領域及びドレイン領域２７２を形成するエッチングと同一エッチングプロセスで形成される。従って同一フォトレジストマスクであるマスクの開口部と概略一致している、セルフアラインプロセスである。バッファ層２７３に溝部を形成することでリーク電流の流れる経路が長くなり、オフ電流を下げる効果がある。また、微結晶半導体膜２６１の表面が露呈されないようにバッファ層で覆われ、バッファ層には水素、及び／又は、フッ素が混入していることにより、微結晶半導体膜２６１の酸化を防止する効果がある。
【０２３４】
ソース領域及びドレイン領域２７２下方のバッファ層２７３と微結晶半導体膜２６１のチャネル形成領域上のバッファ層２７３は同一材料であり（炭素、窒素、酸素の濃度は、３×１０１９ｃｍ−３以下、好ましくは５×１０１８ｃｍ−３以下）、同時に形成され、さらに溝部を有している。
【０２３５】
バッファ層２７３の溝部はソース領域とドレイン領域を分離し、ソース領域とドレイン領域間のリーク電流を下げるために溝状に加工された領域であり、下層の微結晶半導体膜の酸化を防ぐことのできる残存膜厚を有する。一方、バッファ層２７３において、微結晶半導体膜とソース領域及びドレイン領域と重なる領域は、５０〜４００ｎｍの膜厚を有し、耐圧向上を図ることができる高抵抗領域を形成する。ゲート電極２５１とソース電極及びドレイン電極２７１ａ〜２７１ｃとの間にバッファ層２７３を設けることで、ソース領域及びドレイン領域に含まれる一導電型を付与する不純物と微結晶半導体膜のしきい値電圧制御用の一導電型を付与する不純物が相互に混ざらないようにすることができる。異なる導電型を付与する不純物が混ざると再結合中心ができ、リーク電流が流れてしまい、オフ電流低減の効果が得られなくなってしまう。
【０２３６】
本実施例ではゲート電極２５１とソース電極及びドレイン電極２７１ａ〜２７１ｃとの間に１２５ｎｍの膜厚を有する高抵抗領域が設けられているとも言える。ソース領域及びドレイン領域２７２下のバッファ層２７３は、チャネル形成領域を形成する微結晶半導体膜２６１上に延在してオーバーラップしている。
【０２３７】
また、ソース電極及びドレイン電極２７１ａ〜２７１ｃの端部と、ソース領域及びドレイン領域２７２の端部は一致せずずれており、ソース電極及びドレイン電極２７１ａ〜２７１ｃの端部の外側に、ソース領域及びドレイン領域２７２の端部が位置する。
【０２３８】
次いで、マスクを除去する。
【０２３９】
以上の工程により、チャネルエッチ型の薄膜トランジスタ２７９を形成することができる。
【０２４０】
次に、ソース電極及びドレイン電極２７１ａ〜２７１ｃ、ソース領域及びドレイン領域２７２、バッファ層２７３、微結晶半導体膜２６１、及びゲート絶縁膜２５２ｂを覆う絶縁膜２７６を形成する。なお、絶縁膜２７６は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密な膜が好ましい。本実施例では、絶縁膜２７６として、窒化珪素膜を３００ｎｍの膜厚で形成する。なお、絶縁膜２７６に窒化珪素膜を用いることで、バッファ層２７３中の酸素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とすることができる。
【０２４１】
次に、絶縁膜２７６上にマスクを形成し、選択的にエッチングを行ってコンタクトホールを形成する。本実施例では、ソース電極またはドレイン電極２７１ｃに達する第１のコンタクトホール、ソース電極と電気的に接続しているソース配線に達する第２のコンタクトホール、ゲート電極２５１に達する第３のコンタクトホールを形成する。画素部の画素毎に第１のコンタクトホールは形成され、画素部の外側に第２のコンタクトホールと第３のコンタクトホールが形成される。第２のコンタクトホールと第３のコンタクトホールは外部端子と接続するための端子電極と電気的に接続を行うために形成する。本実施例では、ソース電極またはドレイン電極２７１ｃと、ゲート電極２５１の両方において、モリブデン膜がエッチングストッパーとして機能するため、同じマスクで形成することができる。
【０２４２】
次いで、画素電極２７７及び端子電極または接続電極を形成する。この段階での断面図が図２１（Ｂ）に相当し、なお、図２１（Ｂ）は、図２１（Ｃ）のＡ−Ｂの断面図に相当する。
【０２４３】
また、画素電極２７７は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化珪素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
【０２４４】
また、画素電極２７７として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
【０２４５】
導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
【０２４６】
チャネルエッチ型の薄膜トランジスタは、作製工程数が少なく、コスト削減が可能である。また、微結晶半導体膜でチャネル形成領域を構成することにより１〜２０ｃｍ２／Ｖ・ｓｅｃの電界効果移動度を得ることができる。従って、この薄膜トランジスタを画素部の画素のスイッチング用素子として、さらに走査線（ゲート線）側の駆動回路を形成する素子として利用することができる。
【０２４７】
以降の工程は、実施の形態２に従って、画素電極を陰極とし、その上方に有機化合物を含む発光層を形成し、その上方に陽極を形成して発光素子を作製すればよい。
【０２４８】
また、本実施例は、実施の形態１乃至４のいずれか一と自由に組み合わせることができる。
【実施例３】
【０２４９】
本実施例では、微結晶半導体膜にレーザ光を照射する作製工程例を図２２を用いて説明する。
【０２５０】
ここでは図示しないが、基板上にゲート電極を形成する。そして、ゲート電極を覆うようにゲート絶縁膜３５１を形成する。
【０２５１】
そして、図２２（Ａ）に示すようにゲート絶縁膜３５１上に微結晶半導体膜を形成する。
【０２５２】
ゲート絶縁膜３５１上にＰＣＶＤ法等で微結晶半導体膜を成膜しようとする場合、ゲート絶縁膜３５１と、結晶を含む半導体膜３５３との界面付近に、半導体膜３５３よりも非晶質成分を多く含む領域（ここでは界面領域３５２と呼ぶ）が形成されることがある。また、ＰＣＶＤ法等で膜厚１０ｎｍ程度以下の極薄い微結晶半導体膜を成膜しようとする場合、微結晶粒を含む半導体膜を形成することはできるが、膜全体に渡って均一に良質の微結晶粒を含む半導体膜を得ることは困難である。これらの場合において、以下に示すレーザ光を照射するレーザ処理は有効である。
【０２５３】
次いで、図２２（Ｂ）に示すように半導体膜３５３に含まれる結晶を種として、半導体膜３５３が溶融しないエネルギー密度でレーザ光を表面側から照射する。ここでのレーザ処理（Ｌａｓｅｒ  Ｐｒｏｃｅｓｓ、以下「ＬＰ」ともいう。）は、輻射加熱により微結晶シリコン膜を溶融させないで行う固相結晶成長によるものである。すなわち、堆積された微結晶シリコン膜が液相にならない臨界領域を利用するものであり、その意味において「臨界成長」ともいうことができる。
【０２５４】
レーザ光の照射直後の断面図を図２２（Ｃ）に示す。レーザ光としては、波長４００ｎｍ以下のエキシマレーザーや、ＹＡＧレーザーまたはＹＶＯ４レーザーの第２高調波（波長５３２ｎｍ）〜第４高調波（波長２６６ｎｍ）を光源として用いて行う。これらのレーザー光は光学系にて線状またはスポット状に集光し、そのエネルギー密度は半導体膜３５３の溶融しないエネルギー密度範囲に調節して照射し、上記のように集光したレーザービームを基板の所定の領域に渡って走査させ処理を行う。半導体膜３５３の溶融しないエネルギー密度範囲であればよいため、線状のレーザビームの長さを長くすることや、スポット面積の増大を図ることができる。線状のレーザビームの長さを長くすればするほど大面積基板を短時間で処理することができる。
【０２５５】
レーザ光は微結晶シリコン膜とゲート絶縁膜の界面にまで作用させることができる。それにより、微結晶シリコン膜の表面側における結晶を種として、該表面からゲート絶縁膜の界面に向けて固相結晶成長が進み略柱状の結晶が成長する。ＬＰ処理による固相結晶成長は、結晶粒径を拡大させるものではなく、むしろ膜の厚さ方向における結晶性を改善するものである。
【０２５６】
ＬＰ処理は矩形長尺状に集光（線状レーザビーム）することで、例えば７３０ｍｍ×９２０ｍｍのガラス基板上の微結晶シリコン膜を１回のレーザビームスキャンで処理することができる。この場合、線状レーザビームを重ね合わせる割合（オーバーラップ率）を０〜９０％（好ましくは０〜６７％）として行う。これにより、基板１枚当たりの処理時間が短縮され、生産性を向上させることができる。レーザビームの形状は線状に限定されるものでなく面状としても同様に処理することができる。また、本実施例のＬＰ処理は上記ガラス基板のサイズに限定されず、さまざまなサイズに適用することができる。
【０２５７】
このような臨界成長においては、従来の低温ポリシリコンで見られた表面の凹凸（リッジと呼ばれる凸状体）が形成されず、ＬＰ処理後のシリコン表面は平滑性が保たれていることも特徴である。本実施例におけるように、成膜後の微結晶シリコン膜に直接的にレーザ光を作用させて得られる結晶性のシリコン膜３５４は、成膜で得られる微結晶シリコン膜とは、その成長メカニズム及び膜質が明らかに異なっている。また、伝導加熱により改質された微結晶シリコン膜（非特許文献１におけるもの）ともその成長メカニズム及び膜質が明らかに異なっている。
【０２５８】
本明細書では、成膜後の微結晶半導体膜にＬＰ処理を行って得られる結晶性の半導体をセミクリスタル半導体と呼ぶ。
【０２５９】
次いで、結晶性のシリコン膜３５４上にバッファ層３５５を積層する。バッファ層３５５として水素を含むアモルファスシリコン膜を用いる場合、水素を含むアモルファスシリコン膜の成膜時に結晶性のシリコン膜３５４の水素終端も同時に行うことができる。
【０２６０】
以降の工程は、実施の形態１と同様に従って、一導電型を付与する不純物が添加された半導体膜を積層し、その上にマスクを形成する。次に、マスクを用いて微結晶半導体膜、バッファ層、及び導電型を付与する不純物が添加された半導体膜をエッチングし分離する。次いで、導電膜を形成し、その導電膜上にマスクを形成する。次に、そのマスクを用いて導電膜をエッチングし分離して、ソース電極及びドレイン電極を形成する。さらに同じマスクを用いてエッチングして、ソース領域及びドレイン領域を形成し、バッファ層に窪みを形成する。
【０２６１】
以上の工程により、チャネルエッチ型の薄膜トランジスタを形成することができる。
【０２６２】
本実施例のＬＰ処理により、ゲート絶縁膜界面領域の結晶性が改善され、ボトムゲート構造を有するトランジスタの電気的特性を向上させる作用を奏する。
【０２６３】
また、本実施例は、実施の形態１乃至４のいずれか一と自由に組み合わせることができる。
【実施例４】
【０２６４】
本実施例では、本発明に示す薄膜トランジスタのトランジスタ特性及び電子密度分布について計算を行った結果を示す。計算には、Ｓｉｌｖａｃｏ社製デバイスシミュレータ”ＡＴＬＡＳ”を用いている。
【０２６５】
図２３にデバイス構造を示す。絶縁性基板４０１は酸化珪素（誘電率４．１）を主成分とするガラス基板（厚さ０．５μｍ）を仮定している。なお、絶縁性基板４０１の厚さは、実際の製造工程では０．５ｍｍ、０．７ｍｍなどが使われることが多いが、絶縁性基板４０１の下面における電界が、薄膜トランジスタ特性に影響が無い程度に十分な厚さに定義している。
【０２６６】
絶縁性基板４０１上に、モリブデンで形成される（厚さ１５０ｎｍ）のゲート電極４０３を積層している。モリブデンの仕事関数は４．６ｅＶとしている。
【０２６７】
ゲート電極４０３の上に、窒化珪素膜（誘電率７．０、厚さ１１０ｎｍ）と酸化窒化珪素膜（誘電率４．１、厚さ１１０ｎｍ）との積層構造のゲート絶縁膜４０５を積層している。
【０２６８】
ゲート絶縁膜４０５の上に、μｃ−Ｓｉ膜４０７、ａ−Ｓｉ膜４０９を積層している。ここでは、厚さ０ｎｍのμｃ−Ｓｉ膜４０７及び厚さ１００ｎｍのａ−Ｓｉ膜４０９の積層と、厚さ１０ｎｍのμｃ−Ｓｉ膜４０７及び厚さ９０ｎｍのａ−Ｓｉ膜４０９の積層と、厚さ５０ｎｍのμｃ−Ｓｉ膜４０７及び厚さ５０ｎｍのａ−Ｓｉ膜４０９の積層と、厚さ９０ｎｍのμｃ−Ｓｉ膜４０７及び厚さ１０ｎｍのａ−Ｓｉ膜４０９の積層と、厚さ１００ｎｍのμｃ−Ｓｉ膜４０７及び厚さ０ｎｍのａ−Ｓｉ膜４０９の積層とにそれぞれ条件振りをしている。
【０２６９】
また、ａ−Ｓｉ膜４０９は、第１のａ−Ｓｉ（ｎ＋）膜４１１と第２のａ−Ｓｉ（ｎ＋）膜４１３と重畳する領域においては、上記厚さのほか更に５０ｎｍのａ−Ｓｉ膜を積層している。即ち、第１のａ−Ｓｉ（ｎ＋）膜４１１と第２のａ−Ｓｉ（ｎ＋）膜４１３が形成されない領域において、ａ−Ｓｉ膜４０９は一部５０ｎｍエッチングされた凹部状である。
【０２７０】
ａ−Ｓｉ膜４０９上に、第１のａ−Ｓｉ（ｎ＋）膜４１１（厚さ５０ｎｍ）と第２のａ−Ｓｉ（ｎ＋）膜４１３（厚さ５０ｎｍ）とを各々積層している。図２３に示す薄膜トランジスタにおいて、第１のａ−Ｓｉ（ｎ＋）膜４１１と第２のａ−Ｓｉ（ｎ＋）膜４１３との距離が、チャネル長Ｌになる。ここでは、チャネル長Ｌを６μｍとしている。また、チャネル幅Ｗを１５μｍとしている。
【０２７１】
第１のａ−Ｓｉ（ｎ＋）膜４１１と第２のａ−Ｓｉ（ｎ＋）膜４１３との上に、モリブデンＭｏで形成される（厚さ３００ｎｍ）のソース電極４１５とドレイン電極４１７とを各々積層している。ソース電極４１５及び第１のａ−Ｓｉ（ｎ＋）膜４１１、並びにドレイン電極４１７及び第２のａ−Ｓｉ（ｎ＋）膜４１３の間は、オーミック接触と定義している。
【０２７２】
図２４に、図２３に示す薄膜トランジスタにおいて、μｃ−Ｓｉ膜及びとａ−Ｓｉ膜の膜厚を変えて、計算を行った際の、ＤＣ特性（Ｖｇ−Ｉｄ特性、Ｖｄ＝１４Ｖ）の結果を示す。また、図２５に、μｃ−Ｓｉ膜４０７の厚さを１０ｎｍ、ａ−Ｓｉ膜４０９の厚さを９０ｎｍとしたときの薄膜トランジスタの電子濃度分布を示す。図２５（Ａ）は、薄膜トランジスタがオン状態（Ｖｇが＋１０Ｖ、Ｖｄが１４Ｖ）の電子濃度分布の結果を示し、図２５（Ｂ）はオフ状態（Ｖｇが−１０Ｖ、Ｖｄが１４Ｖ）の電子濃度分布の結果を示す。
【０２７３】
図２４より、ａ−Ｓｉ膜の厚さを厚くするにつれ、オフ電流が低減することが分かる。また、ａ−Ｓｉ膜の厚さを５０ｎｍ以上とすることにより、Ｖｇが−２０Ｖのときのドレイン電流を１×１０−１３Ａ未満とすることができる。
【０２７４】
また、μｃ−Ｓｉ膜の厚さを厚くするにつれ、オン電流が増加することが分かる。また、μｃ−Ｓｉ膜の厚さを１０ｎｍ以上とすることにより、Ｖｇが２０Ｖのときのドレイン電流を１×１０−５Ａ以上とすることができる。
【０２７５】
図２５（Ａ）より、オン状態においては、電子密度がａ−Ｓｉ膜よりもμｃ−Ｓｉ膜において高いことが分かる。即ち、電気伝導度の高いμｃ−Ｓｉ膜において電子密度が高いため、オン状態においては、電子は流れやすく、ドレイン電流が上昇することがわかる。
【０２７６】
図２５（Ｂ）より、オフ状態においては、電子密度がμｃ−Ｓｉ膜よりもａ−Ｓｉ膜において高いことが分かる。即ち、電気伝導度の低いａ−Ｓｉ膜において電子密度が高いため、オフ状態においては、電子は流れにくく、ａ−Ｓｉ膜をチャネル形成領域に用いる薄膜トランジスタと同様のドレイン電流となることがわかる。
【０２７７】
以上のことから、図２３に示すような、ゲート絶縁膜上にμｃ−Ｓｉ膜が形成され、μｃ−Ｓｉ膜上にａ−Ｓｉ膜が形成され、ａ−Ｓｉ膜上にソース領域及びドレイン領域が形成される薄膜トランジスタは、オフ電流を低減すると共に、オン電流を高めることが可能であることがわかる。
【図面の簡単な説明】
【０２７８】
【図１】本発明の発光装置の作製方法を説明する断面図である。
【図２】本発明の発光装置の作製方法を説明する断面図である。
【図３】本発明の発光装置の作製方法を説明する断面図である。
【図４】本発明の発光装置の作製方法を説明する上面図である。
【図５】本発明の発光装置の作製方法を説明する断面図である。
【図６】本発明の発光装置の作製方法を説明する断面図である。
【図７】本発明の発光装置の作製方法を説明する断面図である。
【図８】本発明の発光装置の作製方法を説明する上面図である。
【図９】マイクロ波プラズマＣＶＤ装置を説明する上面図である。
【図１０】本発明の表示パネルを説明する斜視図である。
【図１１】本発明の発光装置を用いた電子機器を説明する斜視図である。
【図１２】本発明の発光装置を用いた電子機器を説明する図である。
【図１３】本発明の発光装置の作製方法を説明する断面図である。
【図１４】本発明に適用可能な発光装置における画素を説明する断面図である。
【図１５】本発明の発光表示パネルを説明する上面図及び断面図である。
【図１６】本発明に適用可能な発光装置の構成を説明するブロック図である。
【図１７】本発明に適用可能な発光装置の駆動回路の構成を説明する等価回路図である。
【図１８】本発明に適用可能な発光装置の駆動回路の構成を説明する等価回路図である。
【図１９】本発明に適用可能な発光装置の駆動回路のレイアウトを説明する上面図である。
【図２０】微結晶半導体膜をラマン分光法で測定した結果を示す図である。
【図２１】工程断面図及び画素上面図の一例を示す図である。
【図２２】作製工程の一例を示す断面図である。
【図２３】デバイス構造を示すモデル図である。
【図２４】ＤＣ特性の結果を示す図である。
【図２５】薄膜トランジスタの電子濃度分布を示す図である。
【符号の説明】
【０２７９】
５０    基板
５１    ゲート電極
５２ａ、５２ｂ    ゲート絶縁膜
５３    微結晶半導体膜
５４    バッファ層
５５    一導電型を付与する不純物が添加された半導体膜
５６    マスク
６１    微結晶半導体膜
６２    バッファ層
６３    一導電型を付与する不純物が添加された半導体膜
６５ａ〜６５ｃ    導電膜
６６    マスク
７１ａ〜７１ｃ    導電膜
７２    ソース領域及びドレイン領域
７３    バッファ層
７４    チャネルエッチ型の薄膜トランジスタ
７５ａ〜７５ｃ    ソース電極及びドレイン電極
７６    絶縁膜
７７    画素電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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