(57)【特許請求の範囲】
【請求項１】
差動入力信号を増幅して差動出力信号を生成する前置増幅部と、
キャリブレーション実施時には前記差動入力信号を同一電圧レベルの基準電圧信号に設定する入力切替部と、
前記差動出力信号を鋸波または三角波の基準信号と比較した結果に基づいて、前記差動出力信号をパルス幅変調して差動のＰＷＭ信号を生成するＰＷＭ変換部と、
前記キャリブレーション実施時には、前記差動のＰＷＭ信号同士の位相差に応じたオフセット調整信号を生成するキャリブレーション部と、
前記差動のＰＷＭ信号を電力増幅して差動最終出力信号を生成する電力増幅部と、を備え、
前記前置増幅部は、前記キャリブレーション実施時には、前記差動出力信号の電位差がより小さくなるように前記オフセット調整信号に基づいて前記差動出力信号の電圧レベルを調整することを特徴とする増幅回路。
【請求項２】
前記キャリブレーション実施時には、デジタル信号からなる前記オフセット調整信号をアクログ変換したアナログオフセット調整信号を生成するオフセット調整用Ｄ／Ａ変換器を備え、
前記前置増幅部は、前記キャリブレーション実施時には、前記差動出力信号の電位差がより小さくなるように前記アナログオフセット調整信号に基づいて前記差動出力信号の電圧レベルを調整することを特徴とする請求項１に記載の増幅回路。
【請求項３】
前記キャリブレーション部は、
前記基準信号の周期ごとに、前記差動のＰＷＭ信号同士の位相差の方向を検出する位相差検出部と、
前記位相差の方向ごとに、前記位相差が検出された回数を計測する第１および第２の位相差検出カウンタと、
前記第１の位相差検出カウンタの計測値が所定回数に達すると、前記オフセット調整信号を１レベル上昇させ、前記第２の位相差検出カウンタの計測値が所定回数に達すると、前記オフセット調整信号を１レベル低下させるオフセット調整部と、を有することを特徴とする請求項１または２に記載の増幅回路。
【請求項４】
前記キャリブレーション部は、前記ＰＷＭ変換部が前記差動出力信号を前記三角波の基準信号と比較する場合は、各周期ごとに、前記基準信号の上り傾斜領域期間内でのみ前記オフセット調整信号を生成することを特徴とする請求項１乃至３のいずれかに記載の増幅回路。
【請求項５】
差動入力信号を増幅して差動出力信号を生成する前置増幅部と、
キャリブレーション実施時には前記差動入力信号を同一電圧レベルの基準電圧信号に設定する入力切替部と、
前記差動出力信号を鋸波または三角波の基準信号と比較した結果に基づいて、前記差動出力信号をパルス幅変調して差動のＰＷＭ信号を生成するＰＷＭ変換部と、
前記キャリブレーション実施時には、前記差動のＰＷＭ信号の一方と、前記基準信号と同一周波数で同一デューティの基準クロック信号との位相差に応じたデューティ調整信号を生成するキャリブレーション部と、
前記差動のＰＷＭ信号を電力増幅して差動最終出力信号を生成する電力増幅部と、を備え、
前記前置増幅部は、前記キャリブレーション実施時には、前記差動のＰＷＭ信号の一方と前記基準クロック信号とのデューティが一致するように前記デューティ調整信号に基づいて前記差動のＰＷＭ信号の一方のデューティを調整することを特徴とする増幅回路。
【請求項６】
前記キャリブレーション実施時には、デジタル信号からなる前記デューティ調整信号をアクログ変換したアナログデューティ調整信号を生成するデューティ調整用Ｄ／Ａ変換器を備え、
前記前置増幅部は、前記キャリブレーション実施時には、前記差動のＰＷＭ信号の一方と前記基準クロック信号とのデューティが一致するように前記アナログデューティ調整信号に基づいて前記差動のＰＷＭ信号の一方のデューティを調整することを特徴とする請求項５に記載の増幅回路。
【請求項７】
前記差動最終出力信号のゲイン調整を行って差動帰還信号を生成する帰還増幅部を備え、
前記前置増幅部は、前記差動帰還信号を前記差動入力信号に重畳することを特徴とする請求項１乃至６のいずれかに記載の増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、差動入力信号を増幅する増幅回路に関する。
【背景技術】
【０００２】
携帯電話やデジタルオーディオプレーヤなどでは、電力効率に優れて小型化が可能なクラスＤアンプを用いる例が増えている。
【０００３】
ＩＣ化されたクラスＤアンプは、製造プロセスに起因した素子ばらつきの影響、使用する電源電圧、温度条件、および経年変化等により、ＤＣオフセットが発生する。また、クラスＤアンプでは、差動入力信号を鋸波信号または三角波信号と比較してパルス幅変調信号（以下、ＰＷＭ信号）を生成するが、素子ばらつきの影響、使用する電源電圧、温度条件、および経年変化等により、ＰＷＭ信号のデューティも変動する。
【０００４】
素子ばらつきによるＤＣオフセットとデューティの変動は、パターンのトリミング技術を利用して低減できるが、電源電圧、温度条件および経年変化によるＤＣオフセットとデューティの変動は、トリミング技術だけでは低減できないことから、キャリブレーション回路を設けて、ＤＣオフセットとデューティのキャリブレーションを行うことが多い。
【０００５】
キャリブレーション回路よりも前段側の回路で発生したＤＣオフセットとデューティ変動をキャリブレーション回路で補償できたとしても、クラスＤアンプでは、キャリブレーション回路の後段側に貫通電流防止のためにデッドタイム生成回路を設けるのが一般的であり、このデッドタイム生成回路で新たに生じたＤＣオフセットやデューティ変動は、従来のキャリブレーション回路では補償できなかった。
【０００６】
また、キャリブレーション回路を設けると、その回路構成によっては、クラスＤアンプの回路規模がかなり大きくなるおそれがある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許公報７，０２６，６８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本実施形態は、簡易な回路で精度よくＤＣオフセットとデューティのキャリブレーションを行うことが可能な増幅回路を提供する。
【課題を解決するための手段】
【０００９】
本実施形態によれば、差動入力信号を増幅して差動出力信号を生成する前置増幅部と、
キャリブレーション実施時には前記差動入力信号を同一電圧レベルの基準電圧信号に設定する入力切替部と、
前記差動出力信号を鋸波または三角波の基準信号と比較した結果に基づいて、前記差動出力信号をパルス幅変調して差動のＰＷＭ信号を生成するＰＷＭ変換部と、
前記キャリブレーション実施時には、前記差動のＰＷＭ信号同士の位相差に応じたオフセット調整信号を生成するキャリブレーション部と、
前記差動のＰＷＭ信号を電力増幅して差動最終出力信号を生成する電力増幅部と、を備え、
前記前置増幅部は、前記キャリブレーション実施時には、前記差動出力信号の電位差がより小さくなるように前記オフセット調整信号に基づいて前記差動出力信号の電圧レベルを調整することを特徴とする増幅回路が提供される。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係る増幅回路１の概略構成を示すブロック図。
【図２】図１の増幅回路１の詳細な回路図。
【図３】キャリブレーション実施時の入力切替部２と入力選択部９ａの切替状態を具体的に示した図。
【図４】キャリブレーション部６の内部構成の一例を示すブロック図。
【図５】キャリブレーション実施時のＤＣオフセット電圧、ＰＷＭ信号、ＵＰ１信号、ＤＯＷ１信号、ＵＰ２信号、ＤＯＷＮ２信号の各信号波形図。
【図６】キャリブレーション部６でＤＣオフセット補正を行う場合の各部の信号波形図。
【図７】キャリブレーション部６でデューティ補正を行う場合の各部の信号波形図。
【図８】ＤＣオフセット補正とデューティ補正のためのキャリブレーションを実施する前後の後段アンプＡＭＰ２の差動出力信号ＡｉｎＰ，ＡｉｎＭの電圧差を比較した図。
【図９】第２の実施形態に係る増幅回路１の概略構成を示すブロック図。
【図１０】図９の増幅回路１内の各部の信号波形図。
【図１１】第２の実施形態に係るキャリブレーション部６ａの内部構成を示すブロック図。
【発明を実施するための形態】
【００１１】
以下、図面を参照しながら、本発明の実施形態を説明する。
【００１２】
（第１の実施形態）
図１は第１の実施形態に係る増幅回路１の概略構成を示すブロック図である。図１の増幅回路１は、差動入力端子ＩＮＰ，ＩＮＭに入力された差動入力信号のそれぞれをＰＷＭ信号に変換して、これらＰＷＭ信号を増幅して差動最終出力信号ＯＵＴＰ，ＯＵＴＭを生成する、いわゆるクラスＤアンプである。そして、本実施形態に係る増幅回路１は、増幅回路１内の各部で生じたＤＣオフセットの補正とＰＷＭ信号のデューティ補正（以下、総称してキャリブレーションと呼ぶ）を実施できるようにしたことを特徴とする。ＤＣオフセット補正とデューティ補正のいずれか一方のみを行ってもよいが、以下に説明する実施形態は、ＤＣオフセット補正とデューティ補正を並行して行う例を説明する。
【００１３】
図１の増幅回路１では、キャリブレーションを行う際には、差動入力端子ＩＮＰ，ＩＮＭに入力された差動入力信号は強制的に無信号化（ミュート）される。また、キャリブレーションにより最終的に得られたＤＣオフセット補正量とデューティ補正量は、キャリブレーション終了後の通常動作時にもそのまま適用される。なお、通常動作とは、増幅回路１が行う差動入力信号のクラスＤ増幅動作を指す。
【００１４】
図１の増幅回路１は、入力切替部２と、基準電圧発生器３と、前置増幅部４と、ＰＷＭ変換部５と、キャリブレーション部６と、キャリブレーション用Ｄ／Ａ変換器７と、電力増幅部８と、帰還増幅部９とを備えている。
【００１５】
入力切替部２は、キャリブレーション実施時には差動入力信号を同一電圧レベルの基準電圧信号Ｖrefに設定する。前置増幅部４は、入力切替部２で切り替えた差動入力信号を増幅して差動出力信号を生成する。ＰＷＭ変換部５は、前置増幅部４から出力された差動出力信号を鋸波または三角波の基準信号と比較した結果に基づいて、差動出力信号をパルス幅変調して差動のＰＷＭ信号を生成する。
【００１６】
キャリブレーション部６は、キャリブレーション実施時には、差動のＰＷＭ信号同士の位相差に応じたデジタルオフセット調整信号とＰＷＭ信号のデジタルデューティ調整信号を生成する。キャリブレーション用Ｄ／Ａ変換器７は、キャリブレーション実施時には、デジタルオフセット調整信号をアナログ変換したアナログオフセット調整信号とデジタルデューティ調整信号をアナログ変換したアナログデューティ調整信号を生成する。電力増幅部８は、差動のＰＷＭ信号を電力増幅して差動最終出力信号ＯＵＴＰ，ＯＵＴＭを生成する。
【００１７】
前置増幅部４は、キャリブレーション実施時には、差動出力信号の電圧差が小さくなるようにアナログオフセット調整信号に基づいて差動出力信号の電圧レベルを調整するとともに、差動のＰＷＭ信号の一方と基準クロック信号とのデューティが一致するようにアナログデューティ調整信号に基づいて差動のＰＷＭ信号の一方のデューティを調整する。
【００１８】
図２は図１の増幅回路１の詳細な回路図である。入力切替部２は、第１スイッチ回路ＳＷ１，ＳＷ２と、第２スイッチ回路ＳＷ３，ＳＷ４とを有する。基準電圧発生器３は、キャリブレーション実施時に前置増幅部４に入力される基準電圧信号Ｖrefを生成する。第１スイッチ回路ＳＷ１，ＳＷ２は、差動入力端子ＩＮＰ，ＩＮＭに入力された差動入力信号を前置増幅部４に入力するか否かを切り替える。より具体的には、第１スイッチ回路ＳＷ１，ＳＷ２は、通常動作時には、差動入力端子ＩＮＰ，ＩＮＭに入力された差動入力信号を前置増幅部４に入力し、キャリブレーション実施時には、差動入力端子ＩＮＰ，ＩＮＭに入力された差動入力信号を前置増幅部４に入力しないようにする。このように、キャリブレーション実施時には、差動入力信号は前置増幅部４に入力されなくなるため、ミュート期間（無信号状態）となる。第２スイッチ回路ＳＷ３，ＳＷ４は、基準電圧発生器３で生成した基準電圧信号Ｖrefを前置増幅部４に入力するか否かを切り替える。より具体的には、第２スイッチ回路ＳＷ３，ＳＷ４は、通常動作時には基準電圧信号Ｖrefを前置増幅部４に入力しないようにし、キャリブレーション実施時には基準電圧信号Ｖrefを前置増幅部４に入力する。
【００１９】
前置増幅部４は、縦続接続された初段アンプＡＭＰ１と後段アンプＡＭＰ２とを有する。初段アンプＡＭＰ１の差動入力端子には入力切替回路２で切り替えた差動入力信号が入力される。通常動作時には差動入力端子ＩＮＰ，ＩＮＭからの差動入力信号が入力され、キャリブレーション実施時には基準電圧発生器３で生成された基準電圧信号Ｖrefが入力される。初段アンプＡＭＰ１は、その差動入力端子に入力された差動入力信号を所定の増幅率で増幅して第１差動出力信号を生成し、後段アンプＡＭＰ２に供給する。
【００２０】
後段アンプＡＭＰ２の差動入力端子は、初段アンプＡＭＰ１の第１差動出力端子と帰還増幅部９の差動出力端子とに接続されている。したがって、後段アンプＡＭＰ２の差動入力信号は、初段アンプＡＭＰ１の差動出力信号と帰還増幅部９の差動出力信号とを合成した信号となる。
【００２１】
また、後段アンプＡＭＰ２の差動入力端子の一方には、キャリブレーション用Ｄ／Ａ変換器７内の第１ＤＡＣ７ａの出力端子が接続されており、これにより、増幅回路１のＤＣオフセットの補正が行われる。さらに、後段アンプＡＭＰ２のＶＣＭ端子には、キャリブレーション用Ｄ／Ａ変換器７内の第２ＤＡＣ７ｂの出力端子が接続されており、これにより、差動のＰＷＭ信号のデューティ補正が行われる。ＤＣオフセット補正とデューティ補正の詳細については後述する。
【００２２】
ＰＷＭ変換部５は、基準発振器５ａと、鋸波信号発生器５ｂと、第１比較器５ｃと、第２比較器５ｄとを有する。鋸波信号発生器５ｂは、基準発振器５ａで生成された基準クロックＣＬＫ信号に基づいて、鋸波信号と、この鋸波信号と同じデューティおよび周波数を持った基準クロックＣＬＫ２信号とを生成する。なお、基準クロックＣＬＫ信号は、デューティ５０％が保証されたクロック信号である。
【００２３】
第１比較器５ｃは、前置増幅部４の差動出力信号の一方と鋸波信号との電圧レベルを比較して、ＰＷＭＰ信号を生成する。第２比較器５ｄは、前置増幅部４の差動出力信号の他方と鋸波信号との電圧レベルを比較して、ＰＷＭＭ信号を生成する。
【００２４】
キャリブレーション部６は、デジタルオフセット調整信号とデジタルデューティ調整信号を生成する。
【００２５】
電力増幅部８は、貫通電流防止用のデッドタイム生成部８ａ，８ｂと、メインドライバ８ｃ，８ｄと、サブドライバ８ｅ，８ｆ，８ｇ，８ｈとを有する。メインドライバ８ｃ，８ｄとサブドライバ８ｅ，８ｆ，８ｇ，８ｈの出力段は、電源端子と接地端子間にＰＭＯＳトランジスタとＮＭＯＳトランジスタを直列接続した構成になっており、両トランジスタが同時にオンして電源端子から接地端子に貫通電流が流れないように、各トランジスタのゲートに入力される信号のタイミングをデッドタイム生成部８ａ，８ｂで調整する。より具体的には、デッドタイム生成部８ａ，８ｂは、電源端子と接地端子間に直列接続された両トランジスタのオン／オフが変化する際に、必ず両トランジスタともオフになる期間（デッドタイム）を設ける。
【００２６】
メインドライバ８ｃ，８ｄは、キャリブレーション実施時か通常動作時かを示すＯＵＴＥ信号をキャリブレーション部６から受け取る。メインドライバ８ｃ，８ｄは、ＯＵＴＥ信号の論理に応じて、キャリブレーション実施時か通常動作時かを判別して、キャリブレーション実施時にはメインドライバ８ｃ，８ｄの差動出力端子をハイインピーダンス状態にし、通常動作時には差動入力信号に応じた差動最終出力信号ＯＵＴＰ，ＯＵＴＭを出力する。電力増幅部８は、メインドライバ８ｃ，８ｄの出力信号とサブドライバ８ｇ，８ｈの出力信号とを帰還増幅部９に供給する。
【００２７】
通常動作時におけるメインドライバ８ｃ，８ｄの差動出力信号は矩形波信号であるが、差動出力端子にスピーカ等の負荷を接続すると、負荷には等価的にインダクタ成分が含まれていることから、等価的にローパスフィルタが形成されて、連続的に電圧レベルが変化する信号となる。これにより、スピーカや補聴器等で音声信号を再生する目的で本実施形態に係る増幅回路１を用いることができる。
【００２８】
帰還増幅部９は、入力選択部９ａと、帰還アンプＡＭＰ３とを有する。入力選択部９ａは、電力増幅部８から供給されたサブドライバ８ｇ，８ｈの出力信号と、メインドライバ８ｃ，８ｄの出力信号とのいずれか一方を選択する。入力選択部９ａは、キャリブレーション実施時には、メインドライバ８ｃ，８ｄの出力信号がハイインピーダンスになるため、サブドライバ８ｇ，８ｈの出力信号を選択し、通常動作時には、メインドライバ８ｃ，８ｄの出力信号を選択する。
【００２９】
帰還アンプＡＭＰ３は、入力選択部９ａが選択した差動信号を所定の増幅率で増幅して、前置増幅部４内の後段アンプＡＭＰ２の入力側に帰還する。
【００３０】
帰還増幅部９は、必須の構成ではなく、省略してもよい。ただし、帰還増幅部９を省略すると、差動最終出力信号ＯＵＴＰ，ＯＵＴＭをモニターできなくなるため、差動最終出力信号ＯＵＴＰ，ＯＵＴＭの信号波形の品質を維持できなくなるおそれがある。
【００３１】
図３はキャリブレーション実施時の入力切替部２と入力選択部９ａの切替状態を具体的に示した図である。入力切替部２は、前置帰還部内の初段アンプＡＭＰ１に基準電圧信号Ｖrefが入力されるように切り替えられ、入力選択部９ａは、電力増幅部８内のメインドライバ８ｃ，８ｄの入力信号が帰還アンプＡＭＰ３に入力されるように切り替えられる。
【００３２】
このように、キャリブレーション実施時には、前置増幅部４、ＰＷＭ変換部５、電力増幅部８および帰還増幅部９からなる信号ループ回路が形成される。このとき、前置増幅部４の差動出力信号（ＡｉｎＰ信号とＡｉｎＭ信号）の電位差がこの信号ループ回路のＤＣオフセット量となる。ＤＣオフセット量は、キャリブレーション部６から出力されるデジタルオフセット調整信号ｅＶＯＳ０＜ｎ：０＞が第１ＤＡＣ７ａによってデジタルアナログ変換されたアナログオフセット調整信号により補正される。また、ＰＷＭ変換部５の差動出力信号ＰＷＭＰ信号、ＰＷＭＭ信号のデューティ５０％からのずれは、キャリブレーション部６から出力されるデジタルデューティ調整信号ｅＶＯＳ１＜ｎ：０＞が第２ＤＡＣ７ｂによってデジタルアナログ変換されたアナログデューティ調整信号により補正される。
【００３３】
図４はキャリブレーション部６とキャリブレーション用Ｄ／Ａ変換器７の内部構成の一例を示すブロック図である。キャリブレーション部６は、オフセット調整信号生成部１１と、デューティ調整信号生成部１２と、キャリブレーション終了信号生成部１３とを有する。
【００３４】
図４に示すように、オフセット調整信号生成部１１は、第１位相検出器１４と、第１および第２パルスカウンタ１５，１６と、デジタルオフセット調整信号出力部１７とを有する。
【００３５】
第１位相検出器１４は、ＰＷＭ変換部５で生成された２種類のＰＷＭＰ信号，ＰＷＭＭ信号間の位相差信号を生成するＸＯＲ回路１８と、位相差の方向を示す信号を生成する第１および第２ＡＮＤ回路１９，２０とを有する。第１ＡＮＤ回路１９は、ＰＷＭＰ信号がＰＷＭＭ信号よりもパルス幅が大きければ、パルス状のＵＰ１信号を生成する。第２ＡＮＤ回路２０は、ＰＷＭＭ信号がＰＷＭＰ信号よりもパルス幅が大きければ、パルス状のＤＯＷＮ１信号を生成する。
【００３６】
第１パルスカウンタ１５は、第１ＡＮＤ回路１９からＵＰ１信号が出力されるたびにカウントアップする。第２パルスカウンタ１６は、第２ＡＮＤ回路２０からＤＯＷＮ１信号が出力されるたびにカウントアップする。
【００３７】
第１および第２パルスカウンタ１５，１６は、カウント値が所定の値になると、桁上がり信号（ＣＯＤＥＵＰ１信号、ＣＯＤＥＤＯＷＮ１信号）をそれぞれ出力する。
【００３８】
デジタルオフセット調整信号出力部１７は、第１および第２パルスカウンタ１５，１６からＣＯＤＥＵＰ１信号、ＣＯＤＥＤＯＷＮ１信号が出力されるたびに、デジタルオフセット調整信号の信号レベルを１段階ずつ変更する。
【００３９】
第１ＤＡＣ７ａは、デジタルオフセット調整信号をアナログオフセット調整信号にＤ／Ａ変換して、前置増幅部４内の後段アンプＡＭＰ２の入力側に供給する。
【００４０】
デジタルオフセット調整信号出力部１７は、デジタルオフセット調整信号の信号レベルが最低レベルになると、最低レベルになってから所定期間経過後に、オフセット調整のキャリブレーションが終了したことを示すＣＡＬＤＯＮＥ１信号をハイにする。
【００４１】
図４に示すように、デューティ調整信号生成部１２は、第２位相検出器２１と、第３および第４パルスカウンタ２２，２３と、デジタルデューティ調整信号出力部２４とを有する。
【００４２】
第２位相検出器２１は、ＰＷＭ変換部５で生成されたＰＷＭＰ信号と鋸波信号と同じデューティを持つ基準クロック信号ＣＬＫ２との位相差信号を生成するＸＯＲ回路２５と、位相差の方向を示す信号を生成する第３および第４ＡＮＤ回路２６，２７とを有する。第３ＡＮＤ回路２６は、ＰＷＭＰ信号がＣＬＫ２信号よりもパルス幅が大きければ、パルス状のＵＰ２信号を生成する。第４ＡＮＤ回路２７は、ＣＬＫ２信号がＰＷＭＰ信号よりもパルス幅が大きければ、パルス状のＤＯＷＮ２信号を生成する。
【００４３】
第３パルスカウンタ２２は、第３ＡＮＤ回路２６からＵＰ２信号が出力されるたびにカウントアップする。第４パルスカウンタ２３は、第４ＡＮＤ回路２７からＤＯＷＮ２信号が出力されるたびにカウントアップする。
【００４４】
第３および第４パルスカウンタ２２，２３は、カウント値が所定の値になると、桁上がり信号（ＣＯＤＥＵＰ２信号、ＣＯＤＥＤＯＷＮ２信号）をそれぞれ出力する。
【００４５】
デジタルデューティ調整信号出力部２４は、第３および第４パルスカウンタ２２，２３からＣＯＤＥＵＰ１信号、ＣＯＤＥＤＯＷＮ１信号が出力されるたびに、デジタルデューティ調整信号の信号レベルを１段階ずつ変更する。
【００４６】
デジタルデューティ調整信号出力部２４は、デジタルデューティ調整信号の信号レベルが最低レベルになると、最低レベルになってから所定期間経過後に、デューティ調整のキャリブレーションが終了したことを示すＣＡＬＤＯＮＥ２信号をハイにする。
【００４７】
第２ＤＡＣ７ｂは、デジタルデューティ調整信号をアナログデューティ調整信号にＤ／Ａ変換して、前置増幅部４内の後段アンプＡＭＰ２のＶＣＭ端子に供給する。
【００４８】
キャリブレーション終了信号生成部１３は、オフセット補正の終了信号ＣＡＬＤＯＮＥ１とデューティ補正の終了信号ＣＡＬＤＯＮＥ２とがともにハイのときに、キャリブレーション部６のキャリブレーションが終了したことを示すＣＡＬＤＯＮＥ信号をハイにする。このＣＡＬＤＯＮＥ信号がハイになると、キャリブレーション部６に入力された基準クロックＣＬＫ２信号がＡＮＤ回路で強制的に止められて、キャリブレーション部６はキャリブレーション動作を停止し、停止直前のオフセット調整信号とデューティ調整信号をそのまま保持する。その後、ＣＡＬＤＯＮＥ信号がハイになったことを受けて、ＯＵＴＥ信号がハイになり、図１の入力切替部２が切り替わって、増幅回路１は通常のクラスＤ増幅動作を行う。
【００４９】
図５はキャリブレーション実施時のＤＣオフセット電圧、ＰＷＭ信号、ＵＰ１信号、ＤＯＷ１信号、ＵＰ２信号、ＤＯＷＮ２信号の各信号波形図である。
【００５０】
図示のように、前置増幅部４内の初段アンプＡＭＰ１の差動入力端子ＩＮＰ，ＩＮＭに同一電圧レベルの基準電圧信号Vrefが入力されても、各部のＤＣオフセットにより、後段アンプＡＭＰ２の差動出力電圧ＡｉｎＰ，ＡｉｎＭの電圧レベルは一致しない。
【００５１】
ＰＷＭ変換部５は、前置増幅部４内の後段アンプＡＭＰ２の差動出力電圧ＡｉｎＰ，ＡｉｎＭと鋸波信号との電圧差に応じたＰＷＭ信号（ＰＷＭＰ信号とＰＷＭＭ信号）を生成するため、差動出力電圧ＡｉｎＰ，ＡｉｎＭの電圧レベルにずれがあると、ＰＷＭＰ信号とＰＷＭＭ信号のパルス幅にもずれが生じる。
【００５２】
図５の例では、ＰＷＭＰ信号がＰＷＭＭ信号よりもパルス幅が大きいため、そのパルス幅分のＵＰ１信号がキャリブレーション部６内の第１ＡＮＤ回路１９で生成される。また、ＰＷＭＰ信号が基準クロックＣＬＫ２信号よりもパルス幅が大きいため、そのパルス幅分のＤＯＷＮ２信号がキャリブレーション部６内の第４ＡＮＤ回路２７で生成される。
【００５３】
図６はキャリブレーション部６でＤＣオフセット補正を行う場合の各部の信号波形図である。図６は、図５の５周期ｔ０〜ｔ１を一区間として表示している。図６の時刻ｔ０における第１ＤＡＣ７ａの出力電圧Ｖdac0は、基準電圧発生器３で生成された基準電圧Ｖrefと同一電圧になるようにＤＡＣコードが設定されている。
【００５４】
図５のように、パルス状のＵＰ１信号が５回連続して出力されると、図６に示すように、キャリブレーション部６内の第１パルスカウンタ１５はパルス状のＣＯＤＥＵＰ１信号を出力する。ＣＯＤＥＵＰ１信号が出力されるたびに、デジタルオフセット調整信号生成部１１は、デジタルオフセット調整信号の信号レベルを１レベルずつ上げていく。図６の例では、４回連続してパルス状のＣＯＤＥＵＰ１信号が出力されて、デジタルオフセット調整信号の信号レベルが計４レベル分上昇している。
【００５５】
デジタルオフセット調整信号は、第１ＤＡＣ７ａでアナログオフセット調整信号に変換された後、図１に示すように、前置増幅部４内の後段アンプＡＭＰ２の差動入力端子の一方に帰還される。これにより、図６に示すように、デジタルオフセット調整信号が１レベルずつ変化するたびに、前置増幅部４内の後段アンプＡＭＰ２の差動入力信号の電圧差も１段階ずつ変化し、徐々に電圧差がなくなるように補正される。
【００５６】
図６の時刻ｔ４以降は、前置増幅部４内の後段アンプＡＭＰ２の差動出力信号ＡｉｎＰ，ＡｉｎＭの電圧差がほぼゼロになっており、この時点で、ＤＣオフセット補正は終了する。差動出力信号ＡｉｎＰ，ＡｉｎＭの電圧差がゼロになってから３周期後の時刻ｔ７で、図４のデジタルオフセット調整信号出力部１７から出力されるＣＡＬＤＯＮＥ１信号がハイになる。
【００５７】
図７はキャリブレーション部６でデューティ補正を行う場合の各部の信号波形図である。図７は図６と同様の時間縮尺で各部の信号波形を示している。図５に示すように、パルス状のＤＯＷＮ２信号が５回連続して出力されると、図７に示すように、キャリブレーション部６内の第４パルスカウンタ２３はパルス状のＣＯＤＥＤＯＷＮ２信号を出力する。ＣＯＤＥＤＯＷＮ２信号が出力されるたびに、デジタルデューティ調整信号生成部１２は、デジタルデューティ調整信号の信号レベルを１レベルずつ下げていく。図７の例では、４回連続してパルス状のＣＯＤＥＤＯＷＮ信号が出力されて、デジタルデューティ調整信号の信号レベルが計４レベル分低下している。
【００５８】
デジタルデューティ調整信号は、第２ＤＡＣ７ｂでアナログデューティ調整信号に変換された後、図１に示すように、前置増幅部４内の後段アンプＡＭＰ２のＶＣＭ端子に帰還される。これにより、後段アンプＡＭＰ２の動作点の中点が補正されて、デューティ補正が行われる。
【００５９】
図８はＤＣオフセット補正とデューティ補正のためのキャリブレーションを実施する前後の後段アンプＡＭＰ２の差動出力信号ＡｉｎＰ，ＡｉｎＭの電圧差を比較した図である。図８（ａ）はキャリブレーション前の差動出力信号ＡｉｎＰ，ＡｉｎＭとＰＷＭＰ信号、ＰＷＭＭ信号の波形を示している。ＡｉｎＰ信号がＡｉｎＭ信号よりも電圧レベルが大きいため、ＰＷＭＰ信号がＰＷＭＭ信号よりもパルス幅が広くなり、かつＰＷＭＰ信号と基準クロックＣＬＫ２信号との位相差もずれている。
【００６０】
これに対して、図８（ｂ）に示すキャリブレーション後は、ＡｉｎＰ信号とＡｉｎＭ信号の電圧レベルがほぼ一定になるようにオフセット補正が行われ、かつＶＣＭ電圧が下がるようにデューティ補正が行われた結果、ＰＷＭＰ信号とＰＷＭＭ信号の位相差のずれもなくなり、かつＰＷＭＰ信号と基準クロックＣＬＫ信号との位相差のずれもなくなる。
【００６１】
このように、第１の実施形態では、クラスＤの増幅回路１におけるＤＣオフセット補正とデューティ補正を行うためにキャリブレーション部６を設ける。キャリブレーションは、ミュート期間中（無信号入力時）に増幅回路１の差動入力端子ＩＮＰ，ＩＮＭを短絡させて、両端子に基準信号を入力した状態で行う。
【００６２】
キャリブレーション実施時には、ＰＷＭ変換部５が生成した差動のＰＷＭＰ信号とＰＷＭＭ信号の位相差を検出して、位相差に応じたオフセット調整信号を前置増幅部４内の後段アンプＡＭＰ２の入力側に帰還させる。これにより、増幅回路１内の種々の要因で発生したＤＣオフセットを低減することができる。
【００６３】
また、キャリブレーション実施時には、ＰＷＭＰ信号と基準クロックＣＬＫ２信号との位相差を検出して、位相差に応じたデューティ調整信号を前置増幅部４内の後段アンプＡＭＰ２に帰還させて、後段アンプＡＭＰ２の動作点の中点を補正する。これにより、ＰＷＭＰ信号とＰＷＭＭ信号のデューティ補正を行うことができる。
【００６４】
上述した手順で決定したオフセット調整信号とデューティ調整信号は、通常動作時にもそのまま用いられる。よって、いったんキャリブレーションを実施すれば、そのキャリブレーション結果を反映させて、ＤＣオフセット補正とデューティ補正がされた状態で、その後のクラスＤの増幅動作を行うことができる。
【００６５】
（第２の実施形態）
上述した第１の実施形態では、ＰＷＭ変換部５に鋸波信号を入力していたが、三角波信号を入力してもよい。鋸波信号と三角波信号では、高次成分の出方が異なっており、一般には三角波信号の方が高次成分が小さくて、ＰＷＭ信号の歪みが小さいと考えられている。そこで、以下に説明する第２の実施形態では、ＰＷＭ変換部５に三角波信号を入力することを特徴とする。
【００６６】
図９は第２の実施形態に係る増幅回路１の概略構成を示すブロック図、図１０は図９の増幅回路１内の各部の信号波形図である。図９の増幅回路１は、ＰＷＭ変換部５内に、鋸波信号発生器５ｂの代わりに、三角波信号発生器５ｅを設けた点で図２の増幅回路１と異なっており、その他は図２の増幅回路１と同様に構成されている。
【００６７】
第１比較器５ｃと第２比較器５ｄは、前置増幅部４から出力された差動入力信号と三角波信号発生器５ｅから出力された三角波信号とを比較して、両信号の電圧差に応じたＰＷＭＰ信号とＰＷＭＭ信号をそれぞれ出力する。
【００６８】
ここで、鋸波信号は、図５に示すように各周期ごとに上り傾斜領域だけを備えるのに対して、三角波信号は、図１０に示すように各周期ごとに上り傾斜領域と下り傾斜領域とを備えている。
【００６９】
第１の実施形態では、鋸波信号の上り傾斜領域期間内に、前置増幅部４の差動出力信号ＡｉｎＰ，ＡｉｎＭとの電位差比較を行っており、同様に、第２の実施形態でも、三角波信号の上り傾斜期間内に、前置増幅部４の差動出力信号ＡｉｎＰ，ＡｉｎＭとの電位差比較を行えば、増幅回路１の動作タイミングの共有化が図れる。
【００７０】
そこで、図９の増幅回路１では、三角波信号の下り傾斜領域期間内は、キャリブレーション部６ａによるキャリブレーション動作を行わないようにする。
【００７１】
図１１は第２の実施形態に係るキャリブレーション部６ａの内部構成を示すブロック図である。図１１のキャリブレーション部６ａは、図４のキャリブレーション部６の構成に加えて、４つのＡＮＤ回路３１〜３４を有する。これらＡＮＤ回路３１〜３４は、基準クロックＣＬＫ２信号がハイレベルのときだけ、ＰＷＭＰ信号、ＰＷＭＭ信号および基準ＣＬＫ信号を第１位相検出器１４と第２位相検出器２１に供給するものである。
【００７２】
これにより、図１０の時刻ｔ２，ｔ４，ｔ６，ｔ８，ｔ１０に示すように、基準ＣＬＫ２信号がロウレベルの期間内に第１位相検出器１４から出力されるべきＵＰＴ１信号と、同じく基準ＣＬＫ２信号がロウレベルの期間内に第２位相検出器２１から出力されるべきＤＯＷＮＴ２信号とはいずれもマスクされ、結果として、三角波信号の上り傾斜領域期間だけでキャリブレーションを行うことになり、第１の実施形態と動作タイミングが共通になる。
【００７３】
このように、第２の実施形態では、前置増幅部４からの差動出力信号をＰＷＭ信号に変換する際に、鋸波信号ではなく、三角波信号を用いるため、ＰＷＭ信号の歪みをより小さくできる。また、キャリブレーション実施時には、三角波信号の上り傾斜領域だけを用いてＰＷＭ信号を生成するため、鋸波信号を用いてキャリブレーションを行う場合と動作タイミングを共通化でき、図１の増幅回路１からの回路変更が少なくて済む。
【００７４】
（その他の変形例）
上述した第１および第２の実施形態では、キャリブレーション実施時に、ＤＣオフセット補正とＰＷＭ信号のデューティ補正を並行して行う例を説明したが、いずれか一方のみを行ってもよい。例えば、ＤＣオフセット補正だけを行う場合は、図４と図１１のキャリブレーション部６，６ａ内のデューティ調整信号生成部１２と第２ＤＡＣ７ｂを省略できる。また、デューティ補正だけを行う場合は、図４と図１１のオフセット調整信号生成部１１と第１ＤＡＣ７ａを省略できる。
【００７５】
上述した第１および第２の実施形態では、クラスＤの増幅回路１を例に取って説明したが、本発明は、ＰＷＭＰ信号とＰＷＭＭ信号の位相差信号を増幅するクラスBDの増幅回路１にも適用可能である。クラスBDの増幅回路１の場合、ＰＷＭＰ信号とＰＷＭＭ信号を電力増幅部８に供給する代わりに、図４のＵＰ１信号とＤＯＷＮ１信号を電力増幅部８に供給すればよい。
【００７６】
本発明の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本発明の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【符号の説明】
【００７７】
１  増幅回路
２  入力切替部
３  基準電圧発生器
４  前置増幅部
５  ＰＷＭ変換部
６，６ａ  キャリブレーション部
７  キャリブレーション用Ｄ／Ａ変換器
８  電力増幅部
８ａ，８ｂ  デッドタイム生成部
８ｃ，８ｄ  メインドライバ
８ｅ，８ｆ，８ｇ，８ｈ  サブドライバ
９  帰還増幅部
９ａ  入力選択部
１１  オフセット調整信号生成部
１２  デューティ調整信号生成部
１３  キャリブレーション終了信号生成部
１４  第１位相検出器
１５  第１パルスカウンタ
１６  第２パルスカウンタ
１７  デジタルオフセット調整信号出力部
２２  第３パルスカウンタ
２３  第４パルスカウンタ
２４  デジタルデューティ調整信号出力部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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