(57)【特許請求の範囲】
【請求項１】
ワード線と相補関係にあるビット線対との交差位置に配置され、第１ノードに与えられる第１電源電圧と仮想ノードに与えられる電圧との間におけるデータを記憶するメモリセルと、
入力および出力が前記仮想ノードと第２電源電圧との間に配置され、制御端子が前記ビット線対に接続され、前記ビット線対の振幅をモニタし、データ読み出し時に、前記ビット線対に十分な振幅が発生した場合に、前記第２電源電圧への電流経路を制限するリミッター回路とを具備する
半導体記憶装置。
【請求項２】
前記リミッター回路は、電流経路が前記仮想ノードと前記第２電源電圧との間に直列に接続され、ゲートが前記ビット線対の一方に接続される第１トランジスタと、ゲートが前記ビット線対の他方に接続される第２トランジスタとを備える
請求項１に記載の半導体記憶装置。
【請求項３】
前記リミッター回路は、電流経路が前記仮想ノードと前記第２電源電圧との間に並列に接続され、ゲートが前記ビット線対の一方に接続される第３トランジスタと、ゲートが前記ビット線対の他方に接続される第４トランジスタとを備える
請求項１または２に記載の半導体記憶装置。
【請求項４】
前記ビット線対の振幅をモニタし、データ読み出し時に、ビット線の振幅が十分でない前記メモリセルの前記第１ノードに与える第１電源電圧を昇圧させるように切り替える電源ブースト回路を更に具備する
請求項１乃至３のいずれか一項に記載の半導体記憶装置。
【請求項５】
前記電源ブースト回路は、
前記ビット線対の電位信号が入力され、入力されるプリセンス信号に応じたブースト信号を出力するＮＡＮＤ回路と、
入力される前記ブースト信号を反転して出力するインバータ回路と、
電流経路の一端およびバックゲートに前記第１電源電圧が与えられ、電流経路の他端が前記第１ノードに電気的に接続され、ゲートが前記インバータ回路に接続される第１スイッチング素子と、
電流経路の一端およびバックゲートに前記第１電源電圧より高いか又は低い電源電圧が与えられ、電流経路の他端が前記第１ノードに電気的に接続され、ゲートが前記インバータ回路に接続される第２スイッチング素子とを備える
請求項４に記載の半導体記憶装置。
【請求項６】
前記リミッター回路は、
電流経路が前記仮想ノードと前記第２電源電圧との間に直列に接続され、ゲートが前記ビット線対の一方に接続される第５トランジスタと、ゲートが前記ビット線対の他方に接続される第６トランジスタと、
電流経路が前記仮想ノードと前記第２電源電圧との間に直列に接続され、ゲートが前記ビット線対の他方に接続される第７トランジスタと、ゲートが前記ビット線対の一方に接続される第８トランジスタとを備える
請求項１乃至５のいずれか１項に記載の半導体記憶装置。
【請求項７】
前記リミッター回路および前記電源ブースト回路は、
前記複数のメモリセルがマトリックス状に配置されるメモリマクロにおいて、
カラムの両端にそれぞれ配置されるか、前記カラムごとに配置されるか、または前記複数のメモリセルごとに配置される
請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体記憶装置に関するものである。
【背景技術】
【０００２】
スケーリングが進展すると、半導体記憶装置を構成するトランジスタ素子の製造工程のばらつきに起因して、素子特性のばらつきが増大する。
【０００３】
そのため、例えば、ＳＲＡＭ（Static Random Access Memory）等において、ビット線を充電／放電するためのセル電流のばらつきや、ビット線の遅延の時間分布のばらつきが顕著になるという傾向にある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−６５８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
低消費電力化できる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態によれば、一態様に係る半導体記憶装置は、ワード線と相補関係にあるビット線対との交差位置に配置され、第１ノードに与えられる第１電源電圧と仮想ノードに与えられる電圧との間におけるデータを記憶するメモリセルと、入力および出力が前記仮想ノードと第２電源電圧との間に配置され、制御端子が前記ビット線対に接続され、前記ビット線対の振幅をモニタし、データ読み出し時に、前記ビット線対に十分な振幅が発生した場合に、前記第２電源電圧への電流経路を制限するリミッター回路とを具備する。
【図面の簡単な説明】
【０００７】
【図１】比較例１に係るビット線最小振幅と平均振幅との関係を示す図。
【図２】第１の実施形態に係るメモリセル（SRAM cell）を示す等価回路図。
【図３】第１の実施形態に係るリミッター回路の構成例を示す等価回路図。
【図４】第１の実施形態に係るデータ読み出し時またはデータ書き込み時の選択メモリセルの電圧関係を示す等価回路図。
【図５】第１の実施形態に係る半導体記憶装置の動作スピードに関する図。
【図６】第２の実施形態に係るリミッター回路の構成例を示す等価回路図。
【図７】第３の実施形態に係るリミッター回路の構成例を示す等価回路図。
【図８】第４の実施形態に係るリミッター回路の構成例を示す等価回路図。
【図９】第５の実施形態に係る半導体記憶装置のメモリマクロの構成例を示すブロック図。
【図１０】第５の実施形態に係るデータ読み出し時またはデータ書き込み時の選択／非選択メモリセルの電圧関係を示す等価回路図。
【図１１】比較例２に係る半導体記憶装置のデータ読み出し時のビット線の遅延の分布図。
【図１２】第６の実施形態に係る半導体記憶装置のメモリマクロを示すブロック図。
【図１３】第６の実施形態に係るメモリセル（SRAM cell）を示す等価回路図。
【図１４】第６の実施形態に係る電源ブースト回路（Booster）を示す等価回路図。
【図１５】第６の実施形態に係る半導体記憶装置のMonte Carloシミュレーションの結果を示す図。
【図１６】第６の実施形態に係る電源ブースト回路（Booster）を示す等価回路図。
【図１７】第７の実施形態に係る半導体記憶装置のメモリマクロを示すブロック図。
【図１８】第７の実施形態に係るメモリセル（SRAM cell）を示す等価回路図。
【図１９】第７の実施形態に係るリミッター回路（Limiter）を示す等価回路図。
【図２０】振幅が出ていないカラムにおけるリミッター回路の電圧関係を示す図。
【図２１】振幅が出ているカラムにおけるリミッター回路の電圧関係を示す図。
【図２２】第９の実施形態に係るメモリセル（pch-Xfer cell）を示す等価回路図。
【図２３】第９の実施形態に係るリミッター回路（Limiter）を示す等価回路図。
【発明を実施するための形態】
【０００８】
［比較例１］  
まず、図１を用いて、実施形態に係る半導体記憶装置と比較するために、比較例１について説明する。以下の説明では、半導体記憶装置として、ＳＲＡＭ（Static Random Access Memory）を一例に挙げて説明する。
【０００９】
ここで、スケーリングの進展により、ＳＲＡＭを構成するトランジスタ素子のばらつきが増大すると、ビット線を充電／放電するセル電流のばらつきが顕著になる。
【００１０】
セル電流のばらつきが発生しても、データ読み出し／データ書き込み等の動作に関しては、ビット線のワーストセルに合わせてセンスアンプのタイミングを設定することで、対処することが可能である。しかしながら、この場合、ワーストセル以外のメモリセルが、ビット線を充電／放電する際には、センスアンプタイミングが必要以上に遅くなる。その結果、ビット線には必要以上な振幅が発生して余分な電力を消費してしまうため、低消費電力化に対して不利である。
【００１１】
そこで、低消費電力化を実現するために、メモリセルに与える電源電圧を低減すれば良いとも思われる。より具体的に、図１を用いて説明する。図１は、比較例１に係るビット線最小振幅と平均振幅との関係を示す図である。
【００１２】
図示するように、電源電圧（Ｖｄｄ）が０．５Ｖの場合、電源電圧（Ｖｄｄ）が１．１Ｖと比較して、最小振幅と平均振幅(ΔVbl)との乖離が大きくなっていることがわかる。これは、消費電力を下げるために、単純に電源電圧（Ｖｄｄ）を下げても、一般に言われているように、動作電力が電源電圧の２乗で減少しないことを示唆している。
【００１３】
例えば、ビット線の容量をＣとすると、ビット線の消費電力は、以下の式（１）のように示される。
【００１４】
1/2 C x Vdd x ΔVbl  …  式（１）
より具体的に、図示した電源電圧（Ｖｄｄ＝０．５Ｖ、１．１Ｖ）の場合に上記式（１）を当てはめた結果は、以下のように示される。
【００１５】
Ｖｄｄ＝０．５Ｖの場合：０．１２５Ｃ
Ｖｄｄ＝１．１Ｖの場合：０．１１０Ｃ
上記結果のように、電源電圧を半分程度に下げた場合（Ｖｄｄ：１．１Ｖ→０．５Ｖ）でも、ビット線の消費電力は増加する。
【００１６】
このように、消費電力を下げるために、単純に電源電圧を下げても、一般に言われているように、動作電力が電源電圧の２乗で減少しないことは明らかである。
【００１７】
これは、ＳＲＡＭの消費電力は、動作の際におけるビット線の充放電で消費されるものが主である。そして、例えば、低電圧等のセル電流（Ｉcell）のばらつきにより、動作の際の平均ビット線の振幅が不必要に増大することに起因すると考えられる。
【００１８】
そこで、以下の実施形態では、ビット線の振幅をモニタし、動作の際にビット線に十分な振幅が発生した場合には、それ以上のビット線の振幅を制限するビット線リミッター回路（以下、リミッター回路（Limiter）と称する）を配置することを提案する。
【００１９】
以下、実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００２０】
［第１実施形態］  
＜１．構成例＞  
第１の実施形態に係る半導体記憶装置について、図２乃至図５を用いて説明する。
【００２１】
１−１．メモリセル（SRAM cell）の構成例
まず、図２を用い、第１の実施形態に係るメモリセル（SRAM cell）の構成例について説明する。本例に係るメモリセルＭＣは、ノード１Ｎ（第１ノード）に与えられる内部電源電圧Ｖｄｄと仮想ノードＶＮに与えられる電圧との間におけるデータを記憶する。
【００２２】
図示するように、メモリセル（ＭＣ）は、ＭＯＳトランジスタＰ１〜Ｎ４により構成される。メモリセル（ＭＣ）は、転送トランジスタ（Transfer Tr）Ｎ１，Ｎ２、およびデータ記憶を行うようにフリップフロップ接続されるインバータ回路１０−１，１０−２を備える。
【００２３】
転送トランジスタＮ１の電流経路の一端はビット線ＢＬｔに接続され、他端はインバータ回路１０−１のノードＮＤｔに接続され、ゲートはワード線ＷＬに接続される。転送トランジスタＮ２の電流経路の一端はビット線ＢＬｃに接続され、他端はインバータ回路１０−２のノードＮＤｃに接続され、ゲートはワード線ＷＬに接続される。
【００２４】
インバータ回路１０−１は、負荷トランジスタ（Load Tr）Ｐ１，駆動トランジスタ（Driver Tr）Ｎ３を備える。駆動トランジスタＮ３の電流経路の一端は仮想ノード（ＶＮ：Virtual ground Node）に接続され、他端はノードＮＤｔにおいて負荷トランジスタＰ１の電流経路の一端に接続され、ゲートは負荷トランジスタＰ１のゲート、およびインバータ回路１０−２のノードＮＤｃに接続される。負荷トランジスタＰ１の電流経路の他端は内部電源電圧Ｖｄｄに接続される。
【００２５】
インバータ回路１０−２は、負荷トランジスタＰ２、駆動トランジスタＮ４を備える。駆動トランジスタＮ４の電流経路の一端は仮想ノードＶＮに接続され、他端はノードＮＤｃにおいて負荷トランジスタＰ２の電流経路の一端に接続され、ゲートは負荷トランジスタＰ２のゲート、およびインバータ回路１０−１のノードＮＤｔに接続される。負荷トランジスタＰ２の電流経路の他端は内部電源電圧Ｖｄｄに接続される。
【００２６】
リミッター回路（Limiter）１１は、入力および出力が仮想ノードＶＮと接地電源電圧Ｖｓｓとの間に配置され、制御端子がビット線ＢＬｔ、ＢＬｃに接続される。上記構成により、リミッター回路１１は、ビット線の振幅をモニタし、動作の際にビット線に十分な振幅が発生した場合には、それ以上のビット線の振幅を制限する。詳細については、後述する。
【００２７】
なお、本例では、リミッター回路（Limiter）１１は、メモリセル（ＭＣ）ごとに配置されるが、これに限られず、例えば、複数のメモリセルごとや、メモリマクロにおいてカラムごとに配置されていても良い。詳細については、後述する。
【００２８】
１−２．リミッター回路（Limiter）の構成例
次に、図３を用い、第１の実施形態に係るリミッター回路（Limiter）の構成例について説明する。
【００２９】
図示するように、第１の実施形態に係るリミッター回路１１は、ｎＭＯＳトランジスタＮ１１，Ｎ１２により構成される。
【００３０】
ｎＭＯＳトランジスタＮ１１，Ｎ１２の電流経路は、仮想ノードＶＮと接地電源電圧Ｖｓｓとの間に直列に接続される。ｎＭＯＳトランジスタＮ１１のゲートは、ビット線ＢＬｃに接続される。ｎＭＯＳトランジスタＮ１２のゲートは、ビット線ＢＬｔに接続される。
【００３１】
＜２．動作（データ読み出し／データ書き込み動作）＞  
次に、図４を用い、第１の実施形態に係る半導体記憶装置の動作について、説明する。ここでは、データ読み出し（Data read）／データ書き込み（Data write）動作の際の選択メモリセル（選択ＭＣ）の電圧関係を一例挙げる。
【００３２】
図示するように、例えば、データ読み出し動作の際の選択メモリセル（選択ＭＣ）において、ビット線ＢＬｃには”Ｈ”レベル（Ｖｄｄ）、これと相補的なビット線ＢＬｔには”Ｌ”レベル（Ｖｓｓ）、ワード線には選択電圧（Ｖｓｇ）が与えられる。
【００３３】
すると、トランジスタＮ２，Ｎ４が導通（ＯＮ）し、トランジスタＮ２，Ｎ４の電流経路を介して、ビット線ＢＬとリミッター回路１１との間にセル電流Ｉcellが流れる。これを図示しないビット線に電気的に接続されるセンスアンプにて検知することにより、データ読み出しを行う。
【００３４】
続いて、ビット線（ＢＬｃ，ＢＬｔ）間に、データ読み出しするのに十分な振幅が発生すると、ビット線（ＢＬｃ，ＢＬｔ）の電圧が反転するので、リミッター回路１１中のｎＭＯＳトランジスタＮ１１，Ｎ１２の一方（本例では、トランジスタＮ１２）が、接地電源電圧Ｖｓｓへの電流経路をカットオフ（Cut off）する。従って、これ以降、セル電流Ｉcellが流れることを制限することができる。
【００３５】
このように、本例に係るリミッター回路１１は、ビット線（ＢＬｃ，ＢＬｔ）の振幅をモニタし、動作の際にビット線に十分な振幅が発生した場合には、それ以上のビット線の振幅を制限し、必要以上のセル電流Ｉcellが流れることを制限することができる。
【００３６】
加えて、図示する電圧関係において、仮想ノードＶＮはフローティング状態となるので、セル電流Ｉcellによりその電位が上昇する。そのため、データ書き込み動作の際には、図中の破線で示すｐＭＯＳトランジスタＰ１の駆動能力を下げることにより、データ書き込みをアシスト（Write assist）することができる。
【００３７】
＜３．作用効果＞  
第１の実施形態に係る半導体記憶装置によれば、少なくとも下記（１）乃至（３）の効果が得られる。
【００３８】
（１）低消費電力化できる。  
上記のように、本例に係る半導体記憶装置は、入力および出力がメモリセルＭＣの仮想ノードＶＮと接地電源電圧Ｖｓｓとの間に配置され、制御端子がビット線ＢＬｔ、ＢＬｃに接続されるリミッター回路１１を具備する。リミッター回路１１は、ビット線の振幅をモニタし、動作の際にビット線に十分な振幅が発生した場合には、それ以上のビット線の振幅を制限し、充放電で消費される余分なビット線における消費電力をカットすることができる。
【００３９】
例えば、図４で示したように、ビット線（ＢＬｃ，ＢＬｔ）間に、データ読み出しするのに十分な振幅が発生すると、ビット線（ＢＬｃ，ＢＬｔ）の電圧が反転するので、リミッター回路１１中のｎＭＯＳトランジスタＮ１１，Ｎ１２の一方（本例では、トランジスタＮ１２）が、接地電源電圧Ｖｓｓへの電流経路をカットオフ（Cut off）する。従って、これ以降、セル電流Ｉcellが流れることを制限することができる。換言すると、ビット線（ＢＬｃ，ＢＬｔ）間の振幅レベルが、ｎＭＯＳトランジスタＮ１１、Ｎ１２をカットオフするレベルまで変化すると、セル電流Ｉcellが遮断されるため、余分にセル電流Ｉcellが流れない。
【００４０】
このように、第１の実施形態によれば、必要以上のビット線の振幅を制限でき、必要以上のセル電流Ｉcellが流れることを制限することができるため、入力される電源電圧（Ｖｄｄ）の電圧値にかかわらず、低消費電力化できる。
【００４１】
そのため、メモリセルＭＣに与えられる電源電圧（Ｖｄｄ）の電圧値を低減することにより、上記式（１）に従って消費電力を低減することも可能である。
【００４２】
加えて、第１の実施形態によれば、微細化の進行に伴うセル電流（Ｉcell）のばらつきにかかわらず、この効果を得ることが可能である。そのため、微細化に対して有利であるとも言える。
【００４３】
（２）高速動作化に対して有利である。  
また、ビット線（ＢＬｃ，ＢＬｔ）間に振幅が十分出ていないメモリセルＭＣについては、ｎＭＯＳトランジスタＮ１１、Ｎ１２がカットオフしないので、リミッター回路１１はビット線の振幅を制限することはない。そのため、最も動作が遅いメモリセル（ワーストセル：Worst cell）の動作スピードは、ほとんど損なわれることがなく、動作遅延が発生することもない。
【００４４】
例えば、この動作スピードに関しては、図５を用いて説明する。図中の（ａ）は第１の実施形態に係るリミッター回路１１を備えていない場合、（ｂ）は第１の実施形態に係るリミッター回路１１を備えている場合、（ｃ）は最も動作が遅いメモリセル（ワーストセル：Worst cell）についての第１の実施形態に係るリミッター回路１１を備えていない場合／いる場合、をそれぞれ示すものである。
【００４５】
図示するように、（ａ）〜（ｃ）のいずれの場合においても、ビット線の振幅が十分に認められ（ＡＭ（ａ）＝ＡＭ（ｂ）＝ＡＭ（ｃ））、かつその時刻（time）はほぼ同程度である。そのため、図５（ｃ）の最も動作が遅いメモリセル（ワーストセル）の場合であっても、ほとんど動作スピードの劣化は認められない。
【００４６】
このように、第１の実施形態に係る半導体記憶装置によれば、高速動作化に対しても有利である。
【００４７】
（３）データ書き込み特性を向上できる。  
加えて、図４に示した電圧関係において、データ書き込み動作（Data write）の際にも、仮想ノードＶＮはフローティング状態となるので、セル電流Ｉcellによりその電位が上昇する。そのため、データ書き込み動作の際には、図中の破線で示すｐＭＯＳトランジスタＰ１の駆動能力を下げることにより、データ書き込みをアシスト（Write assist）することができる。換言すれば、ビット線（ＢＬｃ，ＢＬｔ）のいずれか一方に、データに応じた振幅が、書き込みトランジスタによりフォースされることにより、仮想ノードＶＮ（virtual ground node）が浮くので、ライトアシストにもなると言える。その結果、データ書き込み特性を向上できる。
【００４８】
さらに、トランジスタＮ１１，Ｎ１２がカットオフするのは、ビット線（ＢＬｃ，ＢＬｔ）上に十分振幅が出た後であるため、アクセスしているメモリセルの安定性が損なわれることもない。
【００４９】
［第２実施形態（リミッター回路のその他の一例）］  
次に、第２の実施形態に係る半導体記憶装置について、図６を用いて説明する。この実施形態は、リミッター回路のその他の構成例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００５０】
＜リミッター回路（Limiter）の構成例＞  
図６を用い、第２の実施形態に係るリミッター回路１１の構成例について説明する。
【００５１】
図示するように、第２の実施形態に係るリミッター回路１１は、ｎＭＯＳトランジスタＮ２１，Ｎ２２により構成される点で、上記第１の実施形態と相違する。
【００５２】
ｎＭＯＳトランジスタＮ２１，Ｎ２２の電流経路は、仮想ノードＶＮと接地電源電圧Ｖｓｓとの間に並列に接続される。ｎＭＯＳトランジスタＮ２１のゲートは、ビット線ＢＬｃに接続される。ｎＭＯＳトランジスタＮ２２のゲートは、ビット線ＢＬｔに接続される。
【００５３】
＜動作＞  
例えば、データ読み出し動作の際に、ビット線（ＢＬｃ，ＢＬｔ）に必要な振幅が発生すると、並列に接続されたトランジスタＮ２１，Ｎ２２のうちのいずれか一方が、カットオフ（Cut off）して、セル電流の駆動力を低減する。このように、第２の実施形態では、完全にはセル電流をカットはしないが、セル電流を減らすことにより、消費電力の低減を図ることができる。
【００５４】
その他の構成、動作等に関しては、上記第１の実施形態と実質的に同様である。
【００５５】
＜作用効果＞  
上記のように、第２の実施形態に係る半導体記憶装置によれば、少なくとも上記（１）乃至（３）と同様の効果が得られる。
【００５６】
ここで、第１の実施形態に係るリミッター回路では、一対のスタックした２つのトランジスタＮ１１，Ｎ１２で構成されるものを一例に挙げた。この構成の場合、それぞれのトランジスタＮ１１，Ｎ１２のバックゲート電圧が異なるので、リミッター回路１１の動作が、読み出しデータによって微妙に異なる可能性がある。
【００５７】
これに対して、第２の実施形態に係るリミッター回路１１では、電流経路が仮想ノードＶＮと接地電源電圧Ｖｓｓとの間に並列に接続される、対称な２つのｎＭＯＳトランジスタＮ２１，Ｎ２２により構成される。そのため、それぞれのトランジスタＮ２１，Ｎ２２のバックゲート電圧を同様にでき、リミッター回路１１の動作が、読み出しデータによって微妙に異なる可能性もない点で、更に有利である。
【００５８】
［第３実施形態（リミッター回路のその他の一例）］  
次に、第３の実施形態に係る半導体記憶装置について、図７を用いて説明する。この実施形態は、リミッター回路のその他の一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００５９】
＜リミッター回路（Limiter）の構成例＞  
図７を用い、第３の実施形態に係るリミッター回路１１の構成例について説明する。
【００６０】
図示するように、第３の実施形態に係るリミッター回路１１は、ｎＭＯＳトランジスタＮ３１，Ｎ３２，Ｎ３３，Ｎ３４により構成される点で、上記第１の実施形態と相違する。
【００６１】
ｎＭＯＳトランジスタＮ３１，Ｎ３２の電流経路は、仮想ノードＶＮと接地電源電圧Ｖｓｓとの間に直列に接続される。ｎＭＯＳトランジスタＮ３１のゲートは、ビット線ＢＬｔに接続される。ｎＭＯＳトランジスタＮ３２のゲートは、ビット線ＢＬｃに接続される。
【００６２】
ｎＭＯＳトランジスタＮ３３，Ｎ３４の電流経路は、仮想ノードＶＮと接地電源電圧Ｖｓｓとの間に直列に接続される。ｎＭＯＳトランジスタＮ３３のゲートは、ビット線ＢＬｃに接続される。ｎＭＯＳトランジスタＮ３４のゲートは、ビット線ＢＬｔに接続される。
【００６３】
その他の構成、動作等に関しては、上記第１の実施形態と実質的に同様である。
【００６４】
＜作用効果＞  
上記のように、第３の実施形態に係る半導体記憶装置によれば、少なくとも上記（１）乃至（３）と同様の効果が得られる。
【００６５】
ここで、リミッター回路１１がビット線（ＢＬｃ，ＢＬｔ）の電位をモニタしてカットオフする場合、リミッター回路１１中のトランジスタがカットオフしても、仮想ノード（virtual ground node）ＶＮの容量とビット線（ＢＬｃ，ＢＬｔ）と間の容量のチャージシェアリングが起きるため、カットオフ後もビット線（ＢＬｃ，ＢＬｔ）の充電／放電が起き、消費電力の低減効果が縮小してしまうおそれも考えられる。
【００６６】
これを防止するためには、仮想ノードＶＮの容量を、ビット線（ＢＬｃ，ＢＬｔ）の容量より小さくする必要がある。
【００６７】
そこで、第３の実施形態に係るリミッター回路１１は、ビット線（ＢＬｃ，ＢＬｔ）当たり２個以上のトランジスタ（Ｎ３１，Ｎ３２，Ｎ３３，Ｎ３４）を配置させることにより、仮想ノードＶＮの容量とビット線の容量と比を、第１，第２の実施形態よりも低減させることができる。そのため、仮想ノードＶＮの容量とビット線（ＢＬｃ，ＢＬｔ）と間の容量のチャージシェアリングの発生を防止でき、カットオフ後のビット線の充電／放電の発生を防止できるため、消費電力の低減に対して更に有利である。
【００６８】
［第４実施形態（リミッター回路のその他の一例）］  
次に、第４の実施形態に係る半導体記憶装置について、図８を用いて説明する。この実施形態は、リミッター回路のその他の一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００６９】
＜リミッター回路（Limiter）の構成例＞  
図８を用い、第４の実施形態に係るリミッター回路１１の構成例について説明する。
【００７０】
図示するように、第４の実施形態に係るリミッター回路１１は、ｎＭＯＳトランジスタＮ４１，Ｎ４２により構成される点で、上記第１の実施形態と相違する。
【００７１】
ｎＭＯＳトランジスタＮ４１の電流経路の一端は接地電源電圧Ｖｓｓに接続され、電流経路の他端はメモリセルＭＣのトランジスタＮ４の電流経路の一端に接続され、ゲートはビット線ＢＬｃに接続される。ｎＭＯＳトランジスタＮ４２の電流経路の一端は接地電源電圧Ｖｓｓに接続され、電流経路の他端はメモリセルＭＣのトランジスタＮ３の電流経路の一端に接続され、ゲートはビット線ＢＬｔに接続される。
【００７２】
その他の構成、動作等に関しては、上記第１の実施形態と実質的に同様である。
【００７３】
＜作用効果＞  
上記のように、第４の実施形態に係る半導体記憶装置によれば、少なくとも上記（１）乃至（３）と同様の効果が得られる。
【００７４】
さらに、必要に応じて、本例のようなリミッター回路１１の構成を適用することが可能である。
【００７５】
［第５実施形態（カラムごとにリミッター回路が配置される一例）］  
次に、第５の実施形態に係る半導体記憶装置について、図９および図１０を用いて説明する。この実施形態は、カラムごとに複数のリミッター回路が配置される一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００７６】
＜リミッター回路（Limiter）について＞  
図９を用い、第５の実施形態に係るリミッター回路１１について説明する。  
図示するように、第５の実施形態に係る半導体記憶装置は、複数のメモリセルＭＣがマトリックス状に配置されるメモリマクロ５５のカラム（Column）の両端に、２つのリミッター回路１１−１，１１−２が配置される点で、上記実施形態と相違する。
【００７７】
メモリマクロ５５は、複数のワード線ＷＬと複数のビット線（ＢＬｔ，ＢＬｃ）との交差位置に配置される複数の上記メモリセルＭＣ（SRAM cell）を備える。複数のワード線ＷＬは図示しないロウデコーダ（Row decoder）により選択される。複数のビット線（ＢＬｔ，ＢＬｃ）は図示しないカラムデコーダ（Column decoder）により選択され、センスアンプに電気的に接続される。
【００７８】
リミッター回路１１−１，１１−２は、上記第１乃至第４の実施形態に係る構成例を必要に応じて適用することが可能である。
【００７９】
なお、ここでは、メモリマクロ５５のカラムの両端に、２つのリミッター回路１１−１，１１−２が配置される例を一例に挙げたが、これに限られない。例えば、カラムごとに１つのリミッター回路１１を配置しても良いし、複数（例えば、１６個、３２個）ごとに１つのリミッター回路１１を配置しても良い。
【００８０】
＜動作（データ読み出し／データ書き込み動作）＞  
次に、図１０を用い、第５の実施形態に係る半導体記憶装置の動作について説明する。ここでは、データ読み出し（Data read）／データ書き込み（Data write）動作の際の選択メモリセル（選択ＭＣ）および非選択メモリセル（非選択ＭＣ）の電圧関係を一例挙げる。
【００８１】
図示するように、選択メモリセル（選択ＭＣ）では、上記と同様の電圧が与えられる。
【００８２】
非選択メモリセル（非選択ＭＣ）では、同様にビット線ＢＬｃには”Ｈ”レベル（Ｖｄｄ）、ビット線ＢＬｔには”Ｌ”レベル（Ｖｓｓ）が与えられるが、ワード線には非選択電圧（Ｖｓｓ）が与えられる。
【００８３】
さらに、第５の実施形態では、選択ＭＣおよび非選択ＭＣと共通のリミッター回路１１が配置される。そのため、リミッター回路１１中のトランジスタＮ１２がカットオフ（Cut off）すると、選択ＭＣと共通に接続される非選択ＭＣの仮想ノードＶＮの電位も上昇する。
【００８４】
そのため、非選択ＭＣのソース電位も上昇することとなり、図中に破線で示す非選択ＭＣのトランジスタＮ１の電流経路に流れるリーク電流Ｉleakを低減することができる。その結果、消費電力の低減に更に有利である。
【００８５】
その他の構成、動作等に関しては、上記第１の実施形態と実質的に同様である。
【００８６】
＜作用効果＞  
上記のように、第５の実施形態に係る半導体記憶装置によれば、少なくとも上記（１）乃至（３）と同様の効果が得られる。
【００８７】
さらに、第５の実施形態に係る半導体記憶装置は、複数のメモリセルＭＣがマトリックス状に配置されるメモリマクロ５５のカラムの両端に、２つのリミッター回路１１−１，１１−２が配置される。
【００８８】
そのため、リミッター回路１１中のトランジスタＮ１２がカットオフ（Cut off）すると、選択ＭＣと共通に接続される非選択ＭＣの仮想ノードＶＮの電位も上昇する。
【００８９】
従って、非選択ＭＣのソース電位も上昇することとなり、図中に破線で示す非選択ＭＣのトランジスタＮ１の電流経路に流れるリーク電流Ｉleakを低減することができる。その結果、消費電力の低減に更に有利である。
【００９０】
加えて、複数のメモリセルＭＣでリミッター回路１１を共通化できるため、微細化に対して更に有利である。
【００９１】
また、メモリセルＭＣ（SRAM cell）の構成は、上記に限られない。例えば、後述するように、メモリセルＭＣを構成する転送トランジスタ（Transfer Tr）Ｎ１，Ｎ２の導電型を反対（ｐ型）とする構成（Pch-Xfer Cell）であっても同様に適用できる。この場合、リミット回路１１を構成するトランジスタの導電型も反対（ｐ型）となり、仮想ノードＶＮに与えられる電源電圧も接地電源電圧Ｖｓｓでなく、内部電源電圧Ｖｄｄとなる。
【００９２】
［比較例２］  
ここで、図１１を用いて、下記第６乃至第１０の実施形態に係る半導体記憶装置と比較するために、比較例２について説明する。
【００９３】
ここで、上記のように、スケーリングおよび大容量化が進展すると、半導体記憶装置を構成するトランジスタ素子の製造工程のばらつきに起因して、素子特性のばらつきが増大する。そのため、例えば、ＳＲＡＭ等において、ビット線を充電／放電するためのビット線の遅延の時間分布のばらつきが顕著になるという傾向もある。
【００９４】
より具体的に、図１１を用いて説明する。図１１は、データ読み出し時のビット線の遅延時間の分布をσ（シグマ）プロットにて示している。ビット線の遅延時間とは、ある特定のビット線のデータ読み出しに必要な振幅が出るまでの時間を言う。図示するように、トランジスタ素子のランダムなばらつきにより、遅延時間が分布を持っている。遅延時間は、特に電源電圧が低いとき、およびワード線電位が低いときに、トランジスタ素子のばらつきの影響を強く受ける。
【００９５】
例えば、図１１中に示す−４σ（最も遅いメモリセル（Worst case））のタイミングは２．６（μｓ）程度、−３σ（中程度メモリセル）のタイミングは０．７（μｓ）程度、−２σ（最も早いメモリセル）のタイミングは０．２（μｓ）程度、である。このように、−４σ（最も遅いメモリセル（Worst case））のビット線の遅延時間は、−３σ，−２σのビット線遅延時間に比べて、それぞれ３倍程度、７倍程度になる。
【００９６】
したがって、何らかの方法で、これらの遅いセルを救済できれば、ＳＲＡＭチップの読み出し速度を、それぞれ３倍、７倍に向上することが可能である。加えて、低電圧ではリーク電流による消費電力は、トータルの消費電力の主要な成分であるので、低電圧での読み出しスピードの改善は、動作周波数の改善だけでなく、オペレーションあたりの消費電力の低減にも寄与する。
【００９７】
遅いセルの救済は、例えば、リダンダンシにおいて冗長セルにより置換する等を行えば良いとも思われる。しかしながら、例えば、図１１に示す−３σ（中程度メモリセル）まで救済しようとすると、1000個あたり1.3個の救済が必要となる。そのため、例えば、容量が、１Ｍｂのメモリマクロ（セルアレイ）に適用しようとすると、1300setのリダンダンシに使用する冗長セルが必要になる。その結果、占有面積が増大し、その面積オーバーヘッドを考えると実質上の実現は不可能である。
【００９８】
そこで、以下の第６乃至第１０の実施形態では、ビット線の振幅をモニタし、データ読み出し時等に、ビット線の振幅が十分でないメモリセル（遅いセル）の電源電圧を個別に昇圧させる電源ブースト回路（Booster）を具備する半導体記憶装置を提案する。
【００９９】
［第６実施形態］  
＜１１．構成例＞  
第６の実施形態に係る半導体記憶装置について、図１２乃至図１５を用いて説明する。
【０１００】
１１−１．メモリマクロの構成例
まず、図１２を用い、第６の実施形態に係る半導体記憶装置のメモリマクロ（メモリセルアレイ）について説明する。  
図示するように、第６の実施形態に係るメモリマクロ５５は、複数のワード線ＷＬと、相補関係にある複数のビット線対（ＢＬｔ，ＢＬｃ）との交差位置に配置される複数のメモリセルＭＣ（SRAM cell）、および電源ブースト回路１５を備える。
【０１０１】
複数のワード線ＷＬは、図示しないロウデコーダ（Row decoder）により選択される。複数のビット線（ＢＬｔ，ＢＬｃ）は図示しないカラムデコーダ（Column decoder）により選択され、センスアンプに電気的に接続される。
【０１０２】
電源ブースト回路（Booster）１５は、本例では、カラムの一端にカラムごとに配置され、ビット線（ＢＬｔ，ＢＬｃ）の振幅をモニタし、データ読み出し時等に、ビット線の振幅が十分でないメモリセルＭＣの電源電圧を個別に昇圧させる。詳細については、後述する。電源ブースト回路１５は、カラムごとに共通に配置されるため、同一カラムのメモリセルＭＣは、その配置されるカラムの電源ブースト回路１５が適用される。
【０１０３】
なお、メモリマクロ５５等の半導体記憶装置の全体は、図示しない制御回路（シーケンサ）により、制御信号（例えば、後述するSAE（sense amplifier enable）信号、Pre_SAE信号等）を用いて制御する。
【０１０４】
また、第６の実施形態では、電源ブースト回路（Booster）１５は、メモリマクロ５５のカラムの一端に配置される例を一例に挙げたが、これに限られない。例えば、カラムの両端に２つの電源ブースト回路１５を配置しても良いし、複数（例えば、１６個、３２個）ごとに１つの電源ブースト回路１５を配置しても良い。
【０１０５】
１１−２．メモリセル（SRAM cell）の構成例
次に、図１３を用い、第６の実施形態に係るメモリセルＭＣ（SRAM cell）の構成例について説明する。本例に係るメモリセルＭＣは、ノードＰＷＮ（第１ノード）に与えられる電源電圧とノードＶＮ（第２ノード）に与えられる電圧との間におけるデータを記憶する。ノードＰＷＮには、電源ブースト回路１５により発生される電源電圧（ＶＤＤまたはＶＤＤＨ（＞ＶＤＤ））が与えられる。
【０１０６】
図示するように、メモリセルＭＣは、ＭＯＳトランジスタＰ１〜Ｎ４により構成される。メモリセルＭＣは、転送トランジスタ（Transfer Tr）Ｎ１，Ｎ２、およびデータ記憶を行うようにフリップフロップ接続されるインバータ回路１０−１，１０−２を備える。
【０１０７】
転送トランジスタＮ１の電流経路の一端はビット線ＢＬｔに接続され、他端はインバータ回路１０−１のノード（ラッチノード）ＮＤｔに接続され、ゲートはワード線ＷＬに接続される。転送トランジスタＮ２の電流経路の一端はビット線ＢＬｃに接続され、他端はインバータ回路１０−２のノードＮＤｃ（ラッチノード）に接続され、ゲートはワード線ＷＬに接続される。
【０１０８】
インバータ回路１０−１は、負荷トランジスタ（Load Tr）Ｐ１，駆動トランジスタ（Driver Tr）Ｎ３を備える。駆動トランジスタＮ３の電流経路の一端はノードＶＮを介して接地電源電圧Ｖｓｓに接続され、他端はノードＮＤｔにおいて負荷トランジスタＰ１の電流経路の一端に接続され、ゲートは負荷トランジスタＰ１のゲート、およびインバータ回路１０−２のノードＮＤｃに接続される。負荷トランジスタＰ１の電流経路の他端はノードＰＷＮを介して内部電源電圧（ＶＤＤまたはＶＤＤＨ）が与えられる。
【０１０９】
インバータ回路１０−２は、負荷トランジスタＰ２、駆動トランジスタＮ４を備える。駆動トランジスタＮ４の電流経路の一端はノードＶＮを介して接地電源電圧Ｖｓｓに接続され、他端はノードＮＤｃにおいて負荷トランジスタＰ２の電流経路の一端に接続され、ゲートは負荷トランジスタＰ２のゲート、およびインバータ回路１０−１のノードＮＤｔに接続される。負荷トランジスタＰ２の電流経路の他端は、ノードＰＷＮを介して内部電源電圧（ＶＤＤまたはＶＤＤＨ）が与えられる。
【０１１０】
１１−３．電源ブースト回路の構成例
次に、図１４を用い、第６の実施形態に係る電源ブースト回路（Booster）１５の構成例について説明する。  
図示するように、本例に係る電源ブースト回路１５は、ＮＡＮＤ回路１１，インバータＩＮ１１，ｐＭＯＳトランジスタＰ１１，Ｐ１２を備える。
【０１１１】
ＮＡＮＤ回路（ＮＡＮＤ１１）には、ビット線（ＢＬｔ，ＢＬｃ）の電位信号ｂｌｔ，ｂｌｃが入力され、入力されるプリセンス信号（Pre_SAE）に応じたブースト信号/boostを出力する。
【０１１２】
インバータＩＮ１１は、入力がトランジスタＰ１１のゲートに接続され、出力がトランジスタＰ１２のゲートに接続され、入力されるブースト信号/boostを反転して出力する。
【０１１３】
ｐＭＯＳトランジスタＰ１１の電流経路の一端およびバックゲートには電源電圧ＶＤＤより高い電源電圧ＶＤＤＨ（ＶＤＤＨ＞ＶＤＤ）が与えられ、電流経路の他端はノードＰＷＮに電気的に接続され、メモリセルＭＣの電源電圧（Cell VDDH）として与えられる。
【０１１４】
ｐＭＯＳトランジスタＰ１２の電流経路の一端およびバックゲートには電源電圧ＶＤＤＨより低い電源電圧ＶＤＤ（ＶＤＤ＜ＶＤＤＨ）が与えられ、電流経路の他端はノードＰＷＮに電気的に接続され、メモリセルＭＣの電源電圧（Cell VDD）として与えられる。
【０１１５】
＜１２．動作（データ読み出し動作）＞  
次に、第６の実施形態に係る電源ブースト回路１５の動作について説明する。ここでは、データ読み出し動作の際における電源ブースト回路１５を一例に挙げる。
【０１１６】
まず、メモリマクロ５５のデータ読み出し動作が開始されると、リードサイクルの開始の際に、図示しない制御回路（シーケンサ）により、センスアンプを読み出し可能とするSAE（sense amplifier enable）信号よりも前に、Pre_SAE信号が”Ｈ”レベルとされる。
【０１１７】
この際、データ読み出しが早いためビット線（ＢＬｔ，ＢＬｃ）に読み出し信号が出ている場合は、電源ブースト回路１５に入力されるblt信号またはblc信号のいずれかが”Ｌ”レベルに反転するため、/boost信号は”Ｈ”レベルのままである。そのため、ｐＭＯＳトランジスタＰ１２が導通され、ノードＰＷＮを介して、メモリセルＭＣの電源電圧としてＶＤＤ（Cell VDD）が与えられる。
【０１１８】
これに対して、データ読み出しが遅いカラムは、ビット線（ＢＬｔ，ＢＬｃ）に読み出し信号が出ていない。この場合は、電源ブースト回路１５に入力されるblt信号およびblc信号のいずれもが”Ｈ”レベルのままであるため、Pre_SAE信号が”Ｈ”レベルになると、/boost信号は”Ｌ”レベルに反転する。そのため、ｐＭＯＳトランジスタＰ１１が導通され、ノードＰＷＮを介して、メモリセルＭＣの電源電圧としてより高いＶＤＤＨ（Cell VDDH）に切り替えられて与えられる。
【０１１９】
従って、遅いメモリセルＭＣ（カラム）であっても、データ読み出しを加速でき、ビット線遅延を防止できる。その結果、低消費電力化できる。
【０１２０】
＜１３．作用効果＞  
第６の実施形態に係る半導体記憶装置によれば、少なくとも上記（１）の効果が得られる。加えて、第６の実施形態によれば、下記（４）および（５）に示す効果が得られる。
【０１２１】
（４）ビット線の遅延を防止でき、高速動作化できる。  
上記のように、第６の実施形態に係る半導体記憶装置は、カラムの一端にカラムごとに配置され、ビット線（ＢＬｔ，ＢＬｃ）の振幅をモニタし、データ読み出し時等に、ビット線の振幅が十分でないメモリセルＭＣの電源電圧を個別に昇圧させる電源ブースト回路１５を具備する。  
そのため、メモリマクロ５５のデータ読み出し動作が開始されると、リードサイクルの開始の際に、図示しない制御回路（シーケンサ）により、センスアンプを読み出し可能とするSAE（sense amplifier enable）信号よりも前に、Pre_SAE信号が”Ｈ”レベルとされる。この際、データ読み出しが遅いメモリセルＭＣ（カラム）は、ビット線（ＢＬｔ，ＢＬｃ）に読み出し信号が出ていない。この場合は、電源ブースト回路１５に入力されるblt信号およびblc信号のいずれもが”Ｈ”レベルのままであるため、Pre_SAE信号が”Ｈ”レベルになると、/boost信号は”Ｌ”レベルに反転する。そのため、ｐＭＯＳトランジスタＰ１１が導通され、ノードＰＷＮを介して、メモリセルＭＣの電源電圧としてより高いＶＤＤＨ（Cell VDDH）に切り替えられて与えられる。  
その結果、遅いメモリセルＭＣ（カラム）であっても、データ読み出しを加速でき、ビット線遅延を防止できる。
【０１２２】
例えば、Monte Carloシミュレーションの結果は、図１５のように示される。図１５中では、ビット線の遅延をσ（シグマ）プロットにより示している。  
図示するように、第６の実施形態に係る電源ブースト回路１５を具備しない上記の比較例２の場合では、最も遅いセルであるワーストケース（Worst case）のビット線遅延が15ns程度である。これに対して、第６の実施形態に係る電源ブースト回路１５を具備することにより、最も遅いセルであるワーストケース（Worst case）のビット線遅延が8.4ns程度まで、高速化されていることが明らかである。このように、図示する場合では、ワーストケース（Worst case）のビット線の遅延を２倍程度に高速化できる。  
加えて、比較的早いセル（Fast case）-2.5σ以下では、いずれの遅延分布も重複し、分布が変わっていないことも分かる。そのため、十分にデータ読み出しが早いビット線については、電源ブースト回路１５のブーストが有効になっておらず、余分な電力の消費が抑えられていることが明らかである。この点から、消費電力の低減に対しても有利である。
【０１２３】
（５）微細化に対して有利である。  
上記のように、第６の実施形態では、遅いメモリセルに対して、個別的に電源ブースト回路１５により電源電圧を昇圧させる（ＶＤＤ→ＶＤＤＨ）ことにより救済する。
【０１２４】
そのため、リダンダンシにおいて冗長セルにより置換する等の必要がない。例えば、図１において説明したように、容量が１Ｍｂのメモリマクロ（セルアレイ）５５に対して、1300setのリダンダンシに使用する冗長セル等が不要である。このように、占有面積が増大することがない点で、微細化に対して有利である。
【０１２５】
［第７の実施形態（電源ブースト回路のその他の一例）］  
次に、第７の実施形態に係る半導体記憶装置について、図１６を用いて説明する。この実施形態は、電源ブースト回路のその他の構成例に関するものである。この説明において、上記第６の実施形態と重複する部分の詳細な説明を省略する。
【０１２６】
＜電源ブースト回路（Booster）の構成例＞  
図示するように、第７の実施形態に係る電源ブースト回路１５は、ｎＭＯＳトランジスタＮ１１，Ｎ１２を備え、メモリセルＭＣの仮想ノードＶＮに与える接地電源電圧側に接続される点で、上記第６の実施形態と相違する。そのため、メモリセルＭＣに関しては、ノード１Ｎに固定の内部電源電圧ＶＤＤが与えられる。
【０１２７】
ｎＭＯＳトランジスタＮ１１の電流経路の一端およびバックゲートには接地電源電圧ＶＳＳが与えられ、電流経路の他端はノードＰＷＮに電気的に接続されメモリセルＭＣの電源電圧（Cell VSS）として与えられる。
【０１２８】
ｎＭＯＳトランジスタＮ１２の電流経路の一端およびバックゲートには電源電圧ＶＳＳより低い電源電圧ＶＳＳＬ（ＶＳＳＬ＜ＶＳＳ）が与えられ、電流経路の他端はノードＰＷＮに電気的に接続されメモリセルＭＣの電源電圧（Cell VSSL）として与えられる。
【０１２９】
その他の構成および動作に関しては、実質的に上記第６の実施形態と同様であるため、詳細な説明を省略する。
【０１３０】
＜作用効果＞  
上記のように、第７の実施形態に係る半導体記憶装置によれば、少なくとも上記（４）および（５）と同様の効果が得られる。
【０１３１】
ここで、上記第６の実施形態では、メモリセルＭＣの電源電圧が昇圧される（ＶＤＤ→ＶＤＤＨ）ため、メモリセルＭＣのセル電流の増大は、メモリセルＭＣの駆動トランジスタ（Driver Tr）Ｎ３，Ｎ４のオン（ＯＮ）電流を増大させることにより実現されることとなる。そのため、ワーストセルの遅延が、メモリセルＭＣを構成する転送トランジスタ（Transfer Tr）Ｎ１，Ｎ２のオン（ＯＮ）電流が少ないことにより起因する場合には、十分な効果が得られない可能性もある。
【０１３２】
そこで、第７の実施形態に係る電源ブースト回路１５は、ｎＭＯＳトランジスタＮ１１，Ｎ１２を備え、メモリセルＭＣの仮想ノードＶＮに与える接地電源電圧側に接続される電源電圧を切り替える（ＶＳＳ→ＶＳＳＬ）。そのため、メモリセルＭＣに関しては、ノード１Ｎに固定の内部電源電圧ＶＤＤが与えられる。
【０１３３】
上記構成によれば、メモリセルＭＣの駆動トランジスタ（Driver Tr）Ｎ３，Ｎ４および転送トランジスタ（Transfer Tr）Ｎ１，Ｎ２のいずれの駆動能力も向上させることができる。そのため、ワーストセルの遅延が、転送トランジスタ（Transfer Tr）Ｎ１，Ｎ２のオン（ＯＮ）電流が少ないことにより起因する場合であっても、十分な高速化の効果が得られる点で、更に有利である。
【０１３４】
［第８の実施形態（リミッター回路を更に備える一例）］  
次に、第８の実施形態に係る半導体記憶装置について、図１７乃至図２１を用いて説明する。この実施形態は、上記のビット線リミッター回路１１を更に備える一例に関するものである。この説明において、上記第６の実施形態と重複する部分の詳細な説明を省略する。
【０１３５】
＜メモリマクロ５５の構成例＞  
まず、図１７を用い、第８の実施形態に係るメモリマクロ５５の構成例について説明する。図示するように、本例に係るメモリマクロ５５は、カラムごとに、上記のビット線リミッター回路（Limiter）１１が配置される点で、上記第６の実施形態と相違する。
【０１３６】
リミッター回路１１は、上記のように、ビット線（ＢＬｔ，ＢＬｃ）の振幅をモニタし、データ読み出し動作等の際にビット線（ＢＬｔ，ＢＬｃ）に十分な振幅が発生した場合には、それ以上のビット線の振幅を制限する。そのため、動作の際にビット線（ＢＬｔ，ＢＬｃ）の充電または放電で消費される余分な消費電力をカットすることができる。
【０１３７】
＜メモリセルＭＣについて＞
次に、図１８を用い、第８の実施形態に係るメモリセルＭＣについて説明する。  
図示するように、カラムごとにリミッター回路１１が配置されるため、メモリセルＭＣの仮想ノードＶＮ（Virtual ground Node）にはリミッター回路１１が接続される。リミッター回路１１の制御端子は、ビット線（ＢＬｔ，ＢＬｃ）に接続される。
【０１３８】
さらに、第８の実施形態では、上記第７の実施形態に係る電源ブースト回路１５が適用される。即ち、電源ブースト回路１５は、メモリセルＭＣの仮想ノードＶＮに与える接地電源電圧側に接続される電源電圧を切り替える（ＶＳＳ→ＶＳＳＬ）。そのため、メモリセルＭＣに関しては、ノード１Ｎに固定の内部電源電圧ＶＤＤが与えられる。
【０１３９】
＜リミッター回路（Limiter）の構成例＞  
次に、図１９を用い、第８の実施形態に係るリミッター回路１１の構成例について説明する。リミッター回路１１は、上記第１乃至第５の実施形態に係る構成に加え、図１９に示す構成を適用することも可能である。  
即ち、図１９に示すように、第８の実施形態に係るリミッター回路１１は、ｎＭＯＳトランジスタＮ５１，Ｎ５２，Ｎ５３，Ｎ５４により構成される。
【０１４０】
ｎＭＯＳトランジスタＮ５１，Ｎ５２の電流経路の一端は仮想ノードＶＮを介して電源ブースト回路１５により切り替えられる電源電圧（ＶＳＳまたはＶＳＳＬ）に接続され、電流経路の他端はｎＭＯＳトランジスタＮ５３，Ｎ５４の電流経路の一端にそれぞれ接続され、ゲートはビット線ＢＬｃ，ＢＬｔにそれぞれ接続される。
【０１４１】
ｎＭＯＳトランジスタＮ５３，Ｎ５４の電流経路の他端は相互にそれぞれ接続され、ゲートはビット線ＢＬｔ，ＢＬｃにそれぞれ接続される。
【０１４２】
＜動作（データ読み出し動作）＞  
次に、図２１および図２２を用い、第８の実施形態に係るリミッター回路１１の動作について説明する。ここでは、メモリセルＭＣのデータ読み出し動作の際における動作を例に挙げる。  
ビット線の振幅が十分に出ていない（遅い）カラムの場合  
ビット線の振幅が十分に出ていない（遅い）カラムの場合の電圧関係は、図２０のように示される。
【０１４３】
図示するように、ビット線（ＢＬｃ，ＢＬｔ）の振幅が十分に出ていない遅いメモリセルＭＣの場合には、ビット線（ＢＬｃ，ＢＬｔ）にはいずれも同程度の電圧ＶＤＤ（＝０．６Ｖ程度）が与えられ、十分な電位差が生じていない。
【０１４４】
そのため、仮想ノードＶＮには、同様のＶＤＤ（＝０．６Ｖ程度）が与えられているところ、上記第７の実施形態に係る電源ブースト回路１５により、より低い負の電源電圧（ＶＳＳＬ（−０．１Ｖ程度））に切り替えられて仮想ノードＶＮに与えられる。
【０１４５】
その結果、リミッター回路１１を構成するｎＭＯＳトランジスタＮ５２，Ｎ５３が強くオン（ＯＮ）し、高速動作化に寄与する。
【０１４６】
ビット線の振幅が十分に出ている（早い）カラムの場合  
一方、ビット線の振幅が十分に出ている（早い）カラムの場合の電圧関係は、図２１のように示される。
【０１４７】
図示するように、ビット線（ＢＬｃ，ＢＬｔ）の振幅が十分に出ている早いメモリセルＭＣの場合には、ビット線（ＢＬｃ，ＢＬｔ）には電圧ＶＤＤ（＝０．６Ｖ程度）およびＶＳＳ（０．３Ｖ程度）が与えられ、十分な電位差が生じている。
【０１４８】
そのため、仮想ノードＶＮには、接地電源電圧ＶＳＳ（＝０．３Ｖ程度）が与えられており、引き続き上記第７の実施形態に係る電源ブースト回路１５により電源電圧ＶＳＳ（０．３Ｖ程度）が仮想ノードＶＮに与えられる。
【０１４９】
その結果、リミッター回路１１を構成するｎＭＯＳトランジスタＮ５２，Ｎ５３がほぼオフ（ＯＦＦ）し、セル電流をカットオフすることができる。このように、必要以上のビット線の振幅を制限でき、必要以上のセル電流が流れることを制限することができるため、低消費電力化できる。
【０１５０】
＜作用効果＞  
第８の実施形態に係る半導体記憶装置によれば、少なくとも上記（１）および（２）と同様の効果が得られる。
【０１５１】
さらに、第８の実施形態では、ビット線（ＢＬｔ，ＢＬｃ）の振幅をモニタし、データ読み出し動作等の際にビット線（ＢＬｔ，ＢＬｃ）に十分な振幅が発生した場合には、それ以上のビット線の振幅を制限するリミッター回路１１を更に具備する。
【０１５２】
そのため、上記に説明したように、データ読み出し動作等の際にビット線（ＢＬｔ，ＢＬｃ）の充電または放電で消費される余分な消費電力をカットすることができる点で、消費電力化に対して有利である。
【０１５３】
［第９の実施形態（Pch-Xfer Cellに適用する一例）］  
次に、第９の実施形態に係る半導体記憶装置について、図２２、図２３を用いて説明する。この実施形態は、メモリセルＭＣの転送トランジスタ（Transfer Tr）Ｎ１，Ｎ２の導電型を反対（ｐ型）に置換されたメモリセル（Pch-Xfer Cell）に適用する一例に関するものである。この説明において、上記第６の実施形態と重複する部分の詳細な説明を省略する。
【０１５４】
＜メモリセルＭＣの構成例＞  
図２２に示すように、第９の実施形態に係るメモリセルＭＣは、転送トランジスタ（Transfer Tr）の導電型をｐ型とする構成のメモリセル（Pch-Xfer Cell）である。
【０１５５】
図示する第９の実施形態に係るメモリセルＭＣは、同様に、ノードＰＷＮ（第１ノード）に与えられる電源電圧ＶＳＳとノードＶＮ（第２ノード）に与えられる電圧（ＶＤＤまたはＶＤＤＨ）との間におけるデータを記憶する。ノードＶＮには、同様に、電源ブースト回路１５により発生される電源電圧（ＶＤＤまたはＶＤＤＨ（＞ＶＤＤ））が与えられる。
【０１５６】
図示するように、メモリセルＭＣは、転送トランジスタ（Transfer Tr）Ｐ１０，Ｐ２０、およびデータ記憶を行うようにフリップフロップ接続されるインバータ回路１０−１，１０−２を備える。
【０１５７】
転送トランジスタＰ１０の電流経路の一端はビット線ＢＬｔに接続され、他端はインバータ回路１０−１のノード（ラッチノード）ＮＤｔに接続され、ゲートはワード線ＷＬに接続される。転送トランジスタＰ２０の電流経路の一端はビット線ＢＬｃに接続され、他端はインバータ回路１０−２のノードＮＤｃ（ラッチノード）に接続され、ゲートはワード線ＷＬに接続される。
【０１５８】
インバータ回路１０−１は、負荷トランジスタ（Load Tr）Ｎ１０，駆動トランジスタ（Driver Tr）Ｐ３０を備える。駆動トランジスタＰ３０の電流経路の一端はノードＶＮに接続され、他端はノードＮＤｔにおいて負荷トランジスタＮ１０の電流経路の一端に接続され、ゲートは負荷トランジスタＮ１０のゲート、およびインバータ回路１０−２のノードＮＤｃに接続される。負荷トランジスタＮ１０の電流経路の他端はノードＰＷＮを介して電源電圧ＶＳＳが与えられる。
【０１５９】
インバータ回路１０−２は、負荷トランジスタＮ２０、駆動トランジスタＰ４０を備える。駆動トランジスタＰ４０の電流経路の一端はノードＶＮに接続され、他端はノードＮＤｃにおいて負荷トランジスタＮ２０の電流経路の一端に接続され、ゲートは負荷トランジスタＮ２０のゲート、およびインバータ回路１０−１のノードＮＤｔに接続される。負荷トランジスタＮ２０の電流経路の他端は、ノードＰＷＮを介して電源電圧ＶＳＳが与えられる。
【０１６０】
同様に、ビット線（ＢＬｔ，ＢＬｃ）の振幅をモニタし、データ読み出し動作等の際にビット線（ＢＬｔ，ＢＬｃ）に十分な振幅が発生した場合には、それ以上のビット線の振幅を制限するリミッター回路１１が配置される。
【０１６１】
＜リミッター回路１１の構成例＞  
第９の実施形態に係るメモリセルＭＣ（Pch-Xfer Cell）に適用されるリミッター回路１１は、図２３のように示される。
【０１６２】
図示するように、第９の実施形態に係るリミッター回路１１は、ｐＭＯＳトランジスタＰ５１，Ｐ５２，Ｐ５３，Ｐ５４により構成される点で、上記第８の実施形態と相違する。
【０１６３】
ｐＭＯＳトランジスタＰ５３，Ｐ５４の電流経路の一端は仮想ノードＶＮを介して電源ブースト回路１５により切り替えられる電源電圧（ＶＤＤまたはＶＤＤＨ）に接続され、電流経路の他端はｐＭＯＳトランジスタＰ５３，Ｐ５４の電流経路の一端にそれぞれ接続され、ゲートはビット線ＢＬｃ，ＢＬｔにそれぞれ接続される。
【０１６４】
ｐＭＯＳトランジスタＰ５１，Ｐ５２の電流経路の他端は相互にそれぞれ接続され、ゲートはビット線ＢＬｔ，ＢＬｃにそれぞれ接続される。
【０１６５】
その他の構成および動作等に関しては、上記第６の実施形態と実質的に同様であるため、その詳細な説明を省略する。
【０１６６】
＜作用効果＞  
第９の実施形態に係る半導体記憶装置によれば、少なくとも上記（１）および（２）と同様の効果が得られる。
【０１６７】
さらに、第９の実施形態では、第９の実施形態に係るメモリセルＭＣは、転送トランジスタ（Transfer Tr）の導電型をｐ型とする構成のメモリセル（Pch-Xfer Cell）である。そのため、このメモリセルＭＣに適用されるリミッター回路１１は、ｐＭＯＳトランジスタＰ５１，Ｐ５２，Ｐ５３，Ｐ５４により構成される。
【０１６８】
上記構成によれば、メモリセルＭＣに、製造工程に起因するばらつきが少なく、特性を向上できるｐ型の転送トランジスタＰ１０，Ｐ２０を適用することができる。そのため、よりビット線の遅延を防止でき、更に高速動作化できる点で有利である。
【符号の説明】
【０１６９】
ＭＣ…メモリセル（SRAM cell）、１１…リミッター回路、１０−１，１０−２…ラッチ回路、Ｎ１，Ｎ２…転送トランジスタ、ＷＬ…ワード線、ＢＬｃ，ＢＬｔ…相補関係にあるビット線、Ｖｄｄ…内部電源電圧、Ｖｓｓ…接地電源電圧、ＶＤＤＨ…正に昇圧された電源電圧、ＶＤＤＬ…負に昇圧された電源電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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