(57)【特許請求の範囲】
【請求項１】
絶縁基板と、前記絶縁基板の上方に配置され第１方向に延在した配線と、前記配線を覆う第１絶縁膜と、前記第１絶縁膜の上に配置され第１方向に交差する第２方向に延在するとともに前記配線の直上の一部に第１方向に延在するスリットが形成された容量線と、前記容量線を覆う第２絶縁膜と、前記第２絶縁膜の上において画素毎に配置され前記容量線と向かい合うとともにスリットが形成された画素電極と、を備えた第１基板と、
前記第１基板に対向した第２基板と、
前記第１基板と前記第２基板との間に保持された液晶層と、
前記配線と前記容量線との間の静電容量の変化を検出する検出回路と、
を備え、横電界を利用して前記液晶層を構成する液晶分子をスイッチングすることを特徴とする液晶表示装置。
【請求項２】
さらに、第２方向に延在したゲート配線と、前記配線と前記ゲート配線とに電気的に接続されるとともに前記画素電極と電気的に接続されたスイッチング素子と、を備えたことを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
さらに、第２方向に延在し前記容量線と電気的に接続された補強容量配線を備えたことを特徴とする請求項１に記載の液晶表示装置。
【請求項４】
絶縁基板と、前記絶縁基板の上方に配置され第１方向に延在した容量線と、前記容量線を覆う絶縁膜と、前記絶縁膜の上方において画素毎に配置され前記容量線と向かい合うとともにスリットが形成された画素電極と、前記絶縁膜の上方において前記画素電極の間に配置され第１方向に交差する第２方向に延在した配線と、を備えた第１基板と、
前記第１基板に対向した第２基板と、
前記第１基板と前記第２基板との間に保持された液晶層と、
前記配線と前記容量線との間の静電容量の変化を検出する検出回路と、
を備え、横電界を利用して前記液晶層を構成する液晶分子をスイッチングすることを特徴とする液晶表示装置。
【請求項５】
さらに、第１方向に延在したゲート配線と、第２方向に延在したソース配線と、前記ゲート配線と前記ソース配線とに電気的に接続されるとともに前記画素電極と電気的に接続されたスイッチング素子と、を備え、
前記配線は、前記ソース配線の上方に配置されたことを特徴とする請求項４に記載の液晶表示装置。
【請求項６】
第１方向に隣接する前記配線の間に、複数の前記画素電極が配置されたことを特徴とする請求項４に記載の液晶表示装置。
【請求項７】
前記配線及び前記画素電極がともに前記絶縁膜の上の同一層に配置されている、あるいは、前記配線と前記画素電極とが層間絶縁膜を介して異なる層に配置されていることを特徴とする請求項４に記載の液晶表示装置。
【請求項８】
さらに、前記第２基板の前記第１基板と対向する側とは反対側の表面に接着された偏光板を備えたことを特徴とする請求項１または４に記載の液晶表示装置。
【請求項９】
さらに、前記第２基板の前記第１基板と対向する側とは反対側の表面に配置された光透過性を有するメッシュタイプのシールド電極または導電性糊と、前記シールド電極または前記導電性糊を介して配置された偏光板と、を備えたことを特徴とする請求項１または４に記載の液晶表示装置。
【請求項１０】
さらに、前記画素電極に画像信号を書き込む画像信号書込回路と前記検出回路とを一体的に備えた駆動ＩＣチップを備えたことを特徴とする請求項１または４に記載の液晶表示装置。
【請求項１１】
前記検出回路は、前記画素電極に画像信号を書き込む画像信号書込期間に続く検出期間において、前記配線及び前記容量線のうちの一方から検出信号を書き込み、前記配線と前記容量線との間の静電容量の変化を検出することを特徴とする請求項１または４に記載の液晶表示装置。
【請求項１２】
前記検出信号の書き込みは、複数の前記配線または複数の前記容量線に対して同時に行われることを特徴とする請求項１１に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、液晶表示装置に関する。
【背景技術】
【０００２】
近年、平面表示装置が盛んに開発されており、中でも液晶表示装置は、軽量、薄型、低消費電力などの特徴を生かして、各種分野に適用されている。
【０００３】
例えば、特許文献１によれば、第１ポラライザー及び第２ポラライザーと、第１ポラライザーと第２ポラライザーとの間に配置された第１基板及び第２基板と、第１基板と第２基板との間にではなく第１ポラライザーと第２ポラライザーとの間に配置されたタッチ感知要素とを備えた液晶ディスプレイ・タッチ・スクリーンが開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１９９０９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
この発明の目的は、接触検出機能を兼ね備えた液晶表示装置を低コストで提供することにある。
【課題を解決するための手段】
【０００６】
この発明の一態様によれば、
絶縁基板と、前記絶縁基板の上方に配置され第１方向に延在した配線と、前記配線を覆う第１絶縁膜と、前記第１絶縁膜の上に配置され第１方向に交差する第２方向に延在するとともに前記配線の直上の一部に第１方向に延在するスリットが形成された容量線と、前記容量線を覆う第２絶縁膜と、前記第２絶縁膜の上において画素毎に配置され前記容量線と向かい合うとともにスリットが形成された画素電極と、を備えた第１基板と、前記第１基板に対向した第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、前記配線と前記容量線との間の静電容量の変化を検出する検出回路と、を備えたことを特徴とする液晶表示装置が提供される。
【０００７】
この発明の他の態様によれば、
絶縁基板と、前記絶縁基板の上方に配置され第１方向に延在した容量線と、前記容量線を覆う絶縁膜と、前記絶縁膜の上方において画素毎に配置され前記容量線と向かい合うとともにスリットが形成された画素電極と、前記絶縁膜の上方において前記画素電極の間に配置され第１方向に交差する第２方向に延在した配線と、を備えた第１基板と、前記第１基板に対向した第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、前記配線と前記容量線との間の静電容量の変化を検出する検出回路と、を備えたことを特徴とする液晶表示装置が提供される。
【０００８】
この発明の他の態様によれば、
絶縁基板と、前記絶縁基板の上方に配置され第１方向に延在した第１検出要素と、第１方向に交差する第２方向に延在する第２検出要素と、前記第１検出要素と前記第２検出要素との間に介在する絶縁膜と、を備えた第１基板と、前記第１基板に対向した第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、前記第１検出要素と前記第２検出要素との間の静電容量の変化を検出する検出回路と、を備え、前記第１検出要素及び前記第２検出要素の少なくとも一方は、前記液晶層の駆動に必要な液晶駆動要素であることを特徴とする液晶表示装置が提供される。
【発明の効果】
【０００９】
この発明によれば、接触検出機能を兼ね備えた液晶表示装置を低コストで提供することができる。
【図面の簡単な説明】
【００１０】
【図１】図１は、この発明の一実施の形態における液晶表示装置の構成を概略的に示す図である。
【図２】図２は、図１に示した液晶表示パネルの構成及び等価回路を概略的に示す図である。
【図３】図３は、図２に示したアレイ基板における画素の構造を対向基板の側から見た概略平面図である。
【図４】図４は、図３に示した画素をＡ−Ｂ線で切断した液晶表示パネルの断面構造を概略的に示す図である。
【図５】図５は、図３に示した画素をＣ−Ｄ線で切断した液晶表示パネルの断面構造を概略的に示す図である。
【図６】図６は、図２に示したアレイ基板における画素の他の構造を対向基板の側から見た概略平面図である。
【図７】図７は、図６に示した画素をＥ−Ｆ線で切断した液晶表示パネルの断面構造を概略的に示す図である。
【図８】図８は、画素表示モードにおける画像信号の書き込みを説明するための図である。
【図９】図９は、検出モードにおける検出信号の書き込み及び検出動作を説明するための図である。
【図１０】図１０は、画像表示モードを行う画像信号書込期間と、検出モードを行う検出期間との関係を説明するための図である。
【図１１】図１１は、図３に示した画素をＣ−Ｄ線で切断した液晶表示パネルの他の断面構造を概略的に示す図である。
【図１２】図１２は、図１１に示したシールド電極を概略的に示す平面図である。
【図１３】図１３は、図２に示したアレイ基板における他の画素の構造を対向基板の側から見た概略平面図である。
【図１４】図１４は、図２に示したアレイ基板における他の画素の構造を対向基板の側から見た概略平面図である。
【図１５】図１５は、図１４に示した容量線と補強容量線との接続状態を概略的に示す平面図である。
【図１６】図１６は、図２に示したアレイ基板における他の画素の構造を対向基板の側から見た概略平面図である。
【図１７】図１７は、図１６に示した容量線と補強容量線との接続状態を概略的に示す平面図である。
【図１８】図１８は、アレイ基板における画素の他の構造を対向基板の側から見た概略平面図である。
【図１９】図１９は、図１８に示した画素をＥ−Ｆ線で切断した液晶表示パネルの断面構造を概略的に示す図である。
【図２０】図２０は、アレイ基板における画素の他の構造を対向基板の側から見た概略平面図である。
【図２１】図２１は、図１８に示した画素をＥ−Ｆ線で切断した液晶表示パネルの他の断面構造を概略的に示す図である。
【図２２】図２２は、図１８に示した画素をＥ−Ｆ線で切断した液晶表示パネルＬＰＮの他の断面構造を概略的に示す図である。
【図２３】図２３は、ＴＮモードの液晶表示パネルを構成するアレイ基板の画素の構造を対向基板の側から見た概略平面図である。
【図２４】図２４は、図２３に示した画素をＧ−Ｈ線で切断した液晶表示パネルの断面構造を概略的に示す図である。
【発明を実施するための形態】
【００１１】
以下、本発明の一態様について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。
【００１２】
図１は、本実施形態における液晶表示装置の構成を模式的に示す図である。
【００１３】
すなわち、液晶表示装置１は、アクティブマトリクスタイプの液晶表示パネルＬＰＮ、液晶表示パネルＬＰＮに接続された駆動ＩＣチップ２及びフレキシブル配線基板３、液晶表示パネルＬＰＮを照明するバックライト４などを備えている。
【００１４】
液晶表示パネルＬＰＮは、アレイ基板（第１基板）ＡＲと、アレイ基板ＡＲに対向して配置された対向基板（第２基板）ＣＴと、これらのアレイ基板ＡＲと対向基板ＣＴとの間に保持された図示しない液晶層と、を備えて構成されている。このような液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。このアクティブエリアＡＣＴは、ｍ×ｎ個のマトリクス状に配置された複数の画素ＰＸによって構成されている（但し、ｍ及びｎは正の整数）。
【００１５】
バックライト４は、図示した例では、アレイ基板ＡＲの背面側に配置されている。このような場合、対向基板ＣＴの側に表示面及び接触を検出する検出面が形成されるが、バックライト４が対向基板ＣＴの側に配置された場合には、アレイ基板ＡＲの側に表示面及び検出面が形成される。このようなバックライト４としては、種々の形態が適用可能であり、また、光源として発光ダイオード（ＬＥＤ）を利用したものや冷陰極管（ＣＣＦＬ）を利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。
【００１６】
図２は、図１に示した液晶表示パネルＬＰＮの構成及び等価回路を概略的に示す図である。
【００１７】
アレイ基板ＡＲは、アクティブエリアＡＣＴにおいて、Ｘ方向に沿ってそれぞれ延出したｎ本のゲート配線Ｇ（Ｇ１〜Ｇｎ）及びｎ本の容量線Ｃ（Ｃ１〜Ｃｎ）、Ｘ方向に交差するＹ方向に沿ってそれぞれ延出したｍ本のソース配線Ｓ（Ｓ１〜Ｓｍ）、各画素ＰＸにおいてゲート配線Ｇ及びソース配線Ｓと電気的に接続されたｍ×ｎ個のスイッチング素子ＳＷ、各画素ＰＸにおいてスイッチング素子ＳＷに各々電気的に接続されたｍ×ｎ個の画素電極ＰＥ、容量線Ｃの一部であり前記画素電極ＰＥと向かい合う対向電極ＣＥなどを備えている。保持容量Ｃｓは、容量線Ｃと画素電極ＰＥとの間に形成される。液晶層ＬＱは、画素電極ＰＥと対向電極ＣＥとの間に介在する。
【００１８】
各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、第１駆動回路ＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、第２駆動回路ＳＤに接続されている。各容量線Ｃは、アクティブエリアＡＣＴの外側に引き出され、第３駆動回路ＣＤに接続されている。これらの第１駆動回路ＧＤ、第２駆動回路ＳＤ、及び、第３駆動回路ＣＤは、アレイ基板ＡＲに形成され、駆動ＩＣチップ２と接続されている。
【００１９】
図示した例では、駆動ＩＣチップ２は、液晶表示パネルＬＰＮのアクティブエリアＡＣＴの外側において、アレイ基板ＡＲの上に実装されている。なお、フレキシブル配線基板の図示は省略しており、アレイ基板ＡＲには、フレキシブル配線基板を接続するための端子Ｔが形成されている。これらの端子Ｔは、各種配線を介して駆動ＩＣチップ２に接続されている。
【００２０】
本実施形態において、駆動ＩＣチップ２は、アクティブエリアＡＣＴに画像を表示する画像表示モードにおいて各画素ＰＸの画素電極ＰＥに画像信号を書き込むのに必要な制御を行う画像信号書込回路２Ａと、検出面において物体の接触を検出する検出モードにおいて容量線Ｃとソース配線Ｓとの間の静電容量の変化を検出する検出回路２Ｂと、を備えている。詳細については後述する。
【００２１】
また、図示した例の液晶表示パネルＬＰＮは、アレイ基板ＡＲに画素電極ＰＥ及び対向電極ＣＥを備え、これらの間に形成される横電界（すなわち、基板の主面にほぼ平行な電界）を主に利用して液晶層ＬＱを構成する液晶分子をスイッチングするＦｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ（ＦＦＳ）モードを適用している。
【００２２】
まず、本実施形態における第１構成例の液晶表示パネルＬＰＮについて説明する。
【００２３】
図３は、図２に示したアレイ基板ＡＲにおける画素ＰＸの構造を対向基板ＣＴの側から見た概略平面図である。
【００２４】
ゲート配線ＧはＸ方向に延在している。ソース配線ＳはＹ方向に延在している。スイッチング素子ＳＷは、ゲート配線Ｇとソース配線Ｓとの交差部近傍に配置され、例えば、薄膜トランジスタ（ＴＦＴ）によって構成されている。このスイッチング素子ＳＷは、半導体層ＳＣを備えている。この半導体層ＳＣは、例えば、ポリシリコンやアモルファスシリコンなどによって形成可能であり、ここではポリシリコンによって形成されている。
【００２５】
スイッチング素子ＳＷのゲート電極ＷＧは、半導体層ＳＣの直上に位置し、ゲート配線Ｇに電気的に接続されている（図示した例では、ゲート電極ＷＧは、ゲート配線Ｇと一体的に形成されている）。スイッチング素子ＳＷのソース電極ＷＳは、ソース配線Ｓに電気的に接続されている（図示した例では、ソース電極ＷＳは、ソース配線Ｓと一体的に形成されている）。スイッチング素子ＳＷのドレイン電極ＷＤは、画素電極ＰＥに電気的に接続されている。
【００２６】
容量線Ｃは、Ｘ方向に延在している。すなわち、容量線Ｃは、各画素ＰＸに配置されるとともにソース配線Ｓの上方に延在し、Ｘ方向に隣接する各画素ＰＸに共通である。この容量線Ｃは、各画素ＰＸに対応して形成された対向電極ＣＥを含んでいる。各対向電極ＣＥは、一体的に形成され、ソース配線Ｓの上方で互いに電気的に接続されている。図示した例では、容量線Ｃは、Ｙ方向に隣接する２つのゲート配線Ｇの間においてＸ方向に並んだ１行分の複数の画素ＰＸに対して共通である。
【００２７】
このような容量線Ｃのうち、ソース配線Ｓの直上の一部には、Ｙ方向に延在するスリットＣＳＬが形成されている。図示した例では、スリットＣＳＬは、同一ソース配線Ｓの直上において、２箇所に形成されている。これらの各スリットＣＳＬは、隣接する２本のゲート配線Ｇのそれぞれの近傍から、これらのゲート配線Ｇの間の略中央に向かってそれぞれ延在している。換言すると、Ｘ方向に隣接する各対向電極ＣＥは、隣接する２本のゲート配線Ｇの間の略中央において、ソース配線Ｓの上方で接続されている。
【００２８】
各画素ＰＸの画素電極ＰＥは、対向電極ＣＥの上方に配置されている。各画素電極ＰＥは、各画素ＰＸにおいて画素形状に対応した島状、例えば、略四角形に形成されている。これらの画素電極ＰＥは、各々スイッチング素子ＳＷのドレイン電極ＷＤに接続されている。このような各画素電極ＰＥには、スリットＰＳＬが形成されている。図示した例では、１画素電極ＰＥにつき、４本のスリットＰＳＬがＹ方向に延在している。勿論、これらのスリットＰＳＬは、対向電極ＣＥの上方に形成されている。
【００２９】
図４は、図３に示した画素ＰＸをＡ−Ｂ線で切断した液晶表示パネルＬＰＮの断面構造を概略的に示す図である。
【００３０】
すなわち、アレイ基板ＡＲは、ガラス板などの光透過性を有する絶縁基板２０を用いて形成されている。このアレイ基板ＡＲは、絶縁基板２０の内面（すなわち液晶層ＬＱに対向する面）にスイッチング素子ＳＷを備えている。ここに示したスイッチング素子ＳＷは、トップゲート型の薄膜トランジスタである。半導体層ＳＣは、絶縁基板２０の上に配置されている。このような半導体層ＳＣは、ゲート絶縁膜２１によって覆われている。また、ゲート絶縁膜２１は、絶縁基板２０の上にも配置されている。
【００３１】
スイッチング素子ＳＷのゲート電極ＷＧは、ゲート絶縁膜２１の上に配置され、半導体層ＳＣの直上に位置している。このようなゲート電極ＷＧは、第１層間絶縁膜２２によって覆われている。また、第１層間絶縁膜２２は、ゲート絶縁膜２１の上にも配置されている。これらのゲート絶縁膜２１及び第１層間絶縁膜２２は、例えば窒化シリコン（ＳｉＮ）などの無機系材料によって形成されている。
【００３２】
スイッチング素子ＳＷのソース電極ＷＳ及びドレイン電極ＷＤは、第１層間絶縁膜２２の上に配置されている。これらのソース電極ＷＳ及びドレイン電極ＷＤは、ゲート絶縁膜２１及び第１層間絶縁膜２２を貫通するコンタクトホールを介して半導体層ＳＣにコンタクトしている。これらのゲート電極ＷＧ、ソース電極ＷＳ、及び、ドレイン電極ＷＤは、例えば、モリブデン、アルミニウム、タングステン、チタンなどの導電材料によって形成されている。
【００３３】
ソース電極ＷＳ及びドレイン電極ＷＤは、有機絶縁膜２３によって覆われている。また、この有機絶縁膜２３は、第１層間絶縁膜２２の上にも配置されている。
【００３４】
容量線Ｃあるいは対向電極ＣＥは、有機絶縁膜２３の上に配置されている。容量線Ｃあるいは対向電極ＣＥは、第２層間絶縁膜２４によって覆われている。また、この第２層間絶縁膜２４は、有機絶縁膜２３の上にも配置されている。
【００３５】
画素電極ＰＥは、第２層間絶縁膜２４の上に配置さている。この画素電極ＰＥは、有機絶縁膜２３及び第２層間絶縁膜２４を貫通するコンタクトホールを介してドレイン電極ＷＤに接続されている。この画素電極ＰＥには、スリットＰＳＬが形成されている。容量線Ｃあるいは対向電極ＣＥと、画素電極ＰＥとは、ともに光透過性を有する導電材料、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などによって形成されている。第２層間絶縁膜２４を介して向かい合う画素電極ＰＥと対向電極ＣＥとは保持容量ＣＳを形成する。画素電極ＰＥは、配向膜２５によって覆われている。この配向膜２５は、アレイ基板ＡＲの液晶層ＬＱに接する面に配置されている。
【００３６】
一方、対向基板ＣＴは、ガラス板などの光透過性を有する絶縁基板３０を用いて形成されている。この対向基板ＣＴは、絶縁基板３０の内面（すなわち液晶層ＬＱに対向する面）に、各画素ＰＸを区画するブラックマトリクス３１及びカラーフィルタ３２を備えている。
【００３７】
ブラックマトリクス３１は、絶縁基板３０上において、アレイ基板ＡＲに設けられたゲート配線Ｇやソース配線Ｓ、さらにはスイッチング素子ＳＷなどの配線部に対向するように配置されている。このブラックマトリクス３１は、例えば黒色に着色された樹脂材料やクロム（Ｃｒ）などの遮光性の金属材料によって形成されている。
【００３８】
カラーフィルタ３２は、絶縁基板３０の上に配置され、互いに異なる複数の色、例えば赤色、青色、緑色といった３原色にそれぞれ着色された樹脂材料によって形成されている。赤色に着色された樹脂材料は赤色画素に対応して配置され、同様に、青色に着色された樹脂材料は青色画素に対応して配置され、緑色に着色された樹脂材料は緑色画素に対応して配置されている。
【００３９】
上述したような横電界を利用した液晶モードにおいては、対向基板ＣＴの液晶層ＬＱに接する面が平坦であることが望ましく、対向基板ＣＴは、さらに、ブラックマトリクス３１及びカラーフィルタ３２の表面の凹凸を平坦化するオーバーコート層３３を備えている。図示した例では、オーバーコート層３３は、ブラックマトリクス３１及びカラーフィルタ３２の上に配置されている。オーバーコート層３３は、配向膜３４によって覆われている。配向膜３４は、対向基板ＣＴの液晶層ＬＱに接する面に配置されている。配向膜２５及び３４は、例えばポリイミドによって形成されている。
【００４０】
上述したようなアレイ基板ＡＲと対向基板ＣＴとは、それぞれの配向膜２５及び配向膜３４が向かい合うように配置されている。このとき、アレイ基板ＡＲと対向基板ＣＴとの間には、図示しないスペーサ（例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサ）が配置され、これにより、所定のギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、所定のギャップが形成された状態でシール材によって貼り合わせられている。
【００４１】
液晶層ＬＱは、これらのアレイ基板ＡＲの配向膜２５と対向基板ＣＴの配向膜３４との間に形成されたギャップに封入された液晶組成物によって構成されている。
【００４２】
液晶表示パネルＬＰＮの一方の外面、すなわちアレイ基板ＡＲを構成する絶縁基板２０の外面には、偏光板ＰＬ１が配置されている。また、液晶表示パネルＬＰＮの他方の外面、すなわち対向基板ＣＴを構成する絶縁基板３０の外面には、偏光板ＰＬ２が配置されている。特に、図示した例では、絶縁基板３０と偏光板ＰＬ２との間には、シールド電極は介在していない。
【００４３】
図５は、図３に示した画素ＰＸをＣ−Ｄ線で切断した液晶表示パネルＬＰＮの断面構造を概略的に示す図である。なお、図４を参照して説明した構成と同一構成については同一の参照符号を付して詳細な説明を省略する。
【００４４】
ソース配線Ｓは、第１層間絶縁膜２２の上に配置されている。上述したように、ソース配線Ｓは、図示しないソース電極と一体的に形成されており、ソース電極と同一層に配置されている。ソース配線Ｓは、ソース電極と同様に、有機絶縁膜２３によって覆われている。
【００４５】
対向電極ＣＥは、隣接する２本のソース配線Ｓの間に配置されている。これらのソース配線Ｓの直上には、容量線Ｃに形成されたスリットＣＳＬが位置している。スリットＣＳＬが形成された位置では、有機絶縁膜２３の上に第２層間絶縁膜２４が配置されている。画素電極ＰＥは、第２層間絶縁膜２４の上において対向電極ＣＥと向かい合っている。画素電極ＰＥのスリットＰＳＬは、例えば５〜６μｍのピッチで形成されている。
【００４６】
アレイ基板ＡＲと対向基板ＣＴとの間のギャップ、つまり、配向膜２５と配向膜３４との間の液晶層ＬＱの層厚は、例えば、３μｍである。
【００４７】
また、対向基板ＣＴのブラックマトリクス３１は、ソース配線Ｓの直上であって、容量線ＣのスリットＣＳＬの上方に位置している。
【００４８】
図５に示した例においては、偏光板ＰＬ１と向かい合う側に、図示しないバックライトが配置され、偏光板ＰＬ２の表面が検出面となる。また、この図５に示した例においては、有機絶縁膜２３はソース配線Ｓを覆うとともに容量線Ｃの下地となる第１絶縁膜に相当し、第２層間絶縁膜２４は容量線Ｃを覆うとともに画素電極ＰＥの下地となる第２絶縁膜に相当する。また、ソース配線Ｓ及び容量線Ｃはそれぞれ液晶層ＬＱの駆動に必要な液晶駆動要素に相当するとともに物体の検出に必要な検出要素に相当し、第２層間絶縁膜２４は２つの検出要素の間に介在する絶縁膜に相当する。
【００４９】
図６は、図２に示した液晶表示パネルＬＰＮの他の断面構造を概略的に示す図である。この図６に示した例では、スイッチング素子ＳＷがアモルファスシリコンの半導体層ＳＣを具備した点と、容量線Ｃにスリットが形成されていない点とで図３に示した例と相違している。
【００５０】
ゲート配線Ｇの一部は、スイッチング素子ＳＷのゲート電極ＷＧをなしている。アモルファスシリコンからなる半導体層ＳＣは、ゲート電極ＷＧの直上に位置している。容量線Ｃは、Ｘ方向に延在し、帯状に形成されている。すなわち、この容量線Ｃには、スリットが形成されていない。この容量線Ｃは、各画素ＰＸに対応して形成された対向電極ＣＥを含んでいる。なお、他の構成については、図３に示した例と同一である。
【００５１】
図７は、図６に示した画素ＰＸをＥ−Ｆ線で切断した液晶表示パネルＬＰＮの断面構造を概略的に示す図である。
【００５２】
アレイ基板ＡＲにおいて、対向電極ＣＥを含む容量線Ｃは、絶縁基板２０の上に配置され、第１層間絶縁膜２１によって覆われている。ソース配線Ｓは、第１層間絶縁膜２１の上に配置され、有機絶縁膜２３によって覆われている。ソース配線Ｓの直下の容量線Ｃには、スリットは形成されていない。画素電極ＰＥは、有機絶縁膜２３の上に配置されている。アレイ基板ＡＲの他の構成や対向基板ＣＴの構成については、図５に示した例と同一である。
【００５３】
次に、上述した構成の液晶表示パネルＬＰＮを備えた液晶表示装置における画像表示モード及び検出モードについて説明する。
【００５４】
図８は、画素表示モードにおける画像信号の書き込みを説明するための図である。
【００５５】
画像信号書込回路２Ａは、第１駆動回路ＧＤを制御して各ゲート配線Ｇに対して図示しないスイッチング素子ＳＷをオン状態とする制御信号を出力する。また、画像信号書込回路２Ａは、第２駆動回路ＳＤを制御して各ソース配線Ｓに対して画像信号を出力する。ソース配線Ｓに出力された画像信号は、オン状態のスイッチング素子ＳＷを介して図示しない画素電極ＰＥに書き込まれる。一方で、画像信号書込回路２Ａは、第３駆動回路ＣＤを制御して各容量線Ｃに対してコモン電圧を印加する。
【００５６】
これにより、画素電極ＰＥと容量線Ｃの対向電極ＣＥとの間の液晶層ＬＱに対し、画像信号相当の電圧が印加される。液晶層ＬＱでは、印加された電圧に応じて液晶分子が配向し、液晶層ＬＱを透過する光に対する変調率が変化する。このため、バックライトから出射され液晶表示パネルＬＰＮに入射したバックライト光は、画素電極ＰＥ−対向電極ＣＥ間の電圧に依存して選択的に偏光板ＰＬ２を透過する。これにより、表示面に画像信号に対応した画像が表示される。
【００５７】
図９は、検出モードにおける検出信号の書き込み及び検出動作を説明するための図である。なお、検出モードにおいては、画素電極ＰＥはフローティングの状態にある。
【００５８】
検出回路２Ｂは、第３駆動回路ＣＤを制御して容量線Ｃに対して検出信号を書き込む。ここでは、検出信号は、例えば交流信号である。このとき、第３駆動回路ＣＤは、複数の容量線Ｃ、図示した例では、隣り合う４本の容量線Ｃに対して同時に検出信号を書き込む。これは、容量線Ｃを複数本ずつ束ねてブロックを形成し、これらの容量線Ｃを検出要素として利用するものである。詳述しないが、第３駆動回路ＣＤは、例えば、各容量線Ｃに接続された１以上のスイッチを含み、画像表示モードにおいては順次スイッチをオンさせて容量線Ｃにコモン電圧を印加するのに対して、検出モードにおいては複数本の容量線Ｃに接続さえたスイッチを同時にオンさせて検出信号を書き込む。
【００５９】
一方で、検出回路２Ｂは、第２駆動回路ＳＤを制御して各ソース配線Ｓをプリチャージする。容量線Ｃには交流の検出信号が書き込まれるため、ソース配線Ｓの電位が変動する。検出回路２Ｂは、このときのソース配線Ｓの電位変動を読み取る。検出面に物体が接近または接触した場合には、容量線Ｃとソース配線Ｓとの間の静電容量が変化する。このような静電容量の変化に伴って、ソース配線Ｓの電位変動も変化する。このため、検出回路２Ｂでは、ソース配線Ｓの電位変動の変化もしくは電流値の変化をモニタすることにより、容量線Ｃとソース配線Ｓとの間の静電容量の変化、つまり、検出面への物体の接近または接触が検出される。
【００６０】
なお、第２駆動回路ＳＤは、複数のソース配線Ｓ、図示した例では、隣り合う１２本のソース配線Ｓから同時に電位変動もしくは電流値変動を読み取る。これは、ソース配線Ｓを複数本ずつ束ねてブロックを形成し、これらのソース配線Ｓを検出要素として利用するものである。詳述しないが、第２駆動回路ＳＤは、例えば、各ソース配線Ｓに接続された１以上のスイッチを含み、画像表示モードにおいては順次スイッチをオンさせてソース配線Ｓに画像信号を書き込むのに対して、検出モードにおいては複数本のソース配線Ｓに接続さえたスイッチを同時にオンさせてプリチャージした後に電位変動もしくは電流値変動を読み取る。
【００６１】
なお、図示した例では、容量線Ｃに検出信号を書き込み、ソース配線Ｓから静電容量の変化に伴った電位変動を読み取ったが、ソース配線Ｓに検出信号を書き込み、容量線Ｃから静電容量の変化に伴った電位変動を読み取っても良い。また、検出モードにおいて、容量線Ｃ及びソース配線Ｓを束ねる本数については必要な検出感度に応じて適宜設定される。
【００６２】
また、この検出モードにおいて、検出要素である容量線Ｃやソース配線Ｓの束ねる組み合わせをタイミング毎に変えても良い。例えば、第１のタイミングでは、隣り合った複数本の検出要素（容量線Ｃやソース配線Ｓ）を束ね、第２のタイミングでは、適度に束ねる組み合わせを変えることで、検出の精度を改善する事ができる。たとえば、最初に束ねた複数本と隣接する複数本から半分ずつの検出要素を束ねたり、１本おきの検出要素を束ねたり、２本おきの検出要素を束ねるなどしても良い。このような束ねる組み合わせは、各検出要素に接続されたスイッチの組み合わせで自在に変更可能である。
【００６３】
図１０は、画像表示モードを行う画像信号書込期間と、検出モードを行う検出期間との関係を説明するための図である。
【００６４】
フレーム周波数が６０Ｈｚの場合、１フレーム期間は約１６．６ｍｓである。１フレームは、画像信号書込期間と、これに続く検出期間とを含んでいる。検出期間は、例えば、次フレームの画像信号書込期間までのブランキング期間である。検出期間においては、上述したように、ソース配線Ｓ及び容量線Ｃを検出要素として用い、検出要素に検出信号を書き込み、ソース配線Ｓと容量線Ｃとの間の静電容量の変化を検出する。
【００６５】
この検出期間では、容量線Ｃのブロック毎に順次ソース配線Ｓの各ブロックの検出動作を行う。
【００６６】
なお、次フレームでの表示画像への影響を低減するため、容量線Ｃの電位は、書き込んだ検出信号相当の電位から、検出信号を書き込む前の元の電位に戻しておくことが望ましい。また、容量線Ｃの交流信号平均電位は、元の電位と同じであることが望ましい。
【００６７】
上述した本実施形態の第１構成例によれば、液晶表示パネルＬＰＮを構成するソース配線Ｓ及び容量線Ｃを検出要素として利用したことにより、検出面での物体を検出するための専用の検出要素を必要とせず、検出機能を兼ね備えた液晶表示装置を低コストで提供することが可能となる。
【００６８】
また、複数のソース配線Ｓ及び複数の容量線Ｃに対して同時に検出信号を書き込んだり、これらから同時に静電容量の変化を読み取ったりすることにより、検出感度を向上することが可能となる。
【００６９】
さらに、検出要素を内蔵した液晶表示パネルＬＰＮのアレイ基板ＡＲに対して、画像信号書込回路２Ａと検出回路２Ｂとが一体的に形成された駆動ＩＣチップ２が実装されるため、更なる外付けの素子が不要であり、小型化に有利である。
【００７０】
なお、偏光板ＰＬ２の表面が検出面となり、この検出面での物体の検出のための検出要素としてアレイ基板ＡＲのソース配線Ｓ及び容量線Ｃを利用するため、検出面から検出要素まで間に全面ベタに形成されるシールド電極は配置されていない。つまり、対向基板ＣＴを構成する絶縁基板３０の外面には偏光板ＰＬ２が接着されている。
【００７１】
図１１に示した例は、絶縁基板３０の外面にメッシュタイプのシールド電極ＳＥを配置した点で図５に示した例と相違している。図１２は、図１０に示したシールド電極ＳＥを概略的に示す平面図である。
【００７２】
すなわち、このシールド電極ＳＥは、光透過性を有する導電材料によって形成されている。また、シールド電極ＳＥには、複数の開口ＡＰが形成されており、少なくとも検出領域上が切りかかれている。なお、開口ＡＰの形状及びレイアウトは図示した例に限らない。例えば、開口ＡＰは、画素ＰＸの直上に形成されても良い。この場合、ブラックマトリクス３１の直上にシールド電極ＳＥが形成される。
【００７３】
このようなシールド電極ＳＥは、画像表示モードにおいて外部環境からの静電気などの液晶分子を駆動するのに不要な電気的要素をシールドする。このため、不所望な電界の液晶層ＬＱへの進入を抑制することが可能である。
【００７４】
なお、図示を省略するが、図１１のシールド電極ＳＥに代えて偏光板ＰＬ２を絶縁基板３０の外面に接着するための導電性糊を配置しても良い。
【００７５】
図１３に示した例は、容量線Ｃに形成されるスリットＣＳＬが図３に示した例と相違している。
【００７６】
すなわち、図１３に示した例では、容量線Ｃは、Ｘ方向に隣接する各画素ＰＸに対応して形成された対向電極ＣＥを含んでおり、Ｙ方向に隣接する２つのゲート配線Ｇの間に配置されている。スリットＣＳＬは、同一ソース配線Ｓの直上において、１箇所に形成されている。このスリットＣＳＬは、隣接する２本のゲート配線Ｇの間の略中央に形成され、Ｙ方向に延在している。換言すると、Ｘ方向に隣接する各対向電極ＣＥは、隣接する２本のゲート配線Ｇの近傍において、ソース配線Ｓの上方で接続されている。
【００７７】
ソース配線Ｓの直上のスリットＣＳＬは、検出感度向上の観点から、できるだけ大きな面積にわたって形成されることが望ましい。しかしながら、その一方で、容量線Ｃにおいて、スリットＣＳＬの面積を拡大すると、隣接する対向電極ＣＥを電気的に接続する部分の面積が小さくなってしまうため、容量線Ｃとしての抵抗が増大する傾向にある。
【００７８】
図１４に示した例は、容量線Ｃと電気的に接続された補強容量線ＣＲを配置した点で図１３に示した例と相違している。図１５は、図１４に示した容量線Ｃと補強容量線ＣＲとの接続状態を概略的に示す平面図である。
【００７９】
すなわち、補強容量線ＣＲは、Ｘ方向に延在している。この補強容量線ＣＲは、例えば容量線Ｃよりも下層に配置され、ここではソース配線Ｓよりも下層であってゲート配線Ｇと同一層に配置されている。また、この補強容量線ＣＲは、ゲート配線Ｇと同一材料を用いて同一工程で形成可能である。このような補強容量線ＣＲと容量線Ｃとは、各画素ＰＸに形成されたコンタクトホールＣＨを介して電気的に接続されている。補強容量線ＣＲには、接続される容量線Ｃと同電位が印加されている。
【００８０】
図１６に示した例は、容量線Ｃと電気的に接続された補強容量線ＣＲをゲート線Ｇとは別工程で形成した点で図１４に示した例と相違している。図１７は、図１６に示した容量線Ｃと補強容量線ＣＲとの接続状態を概略的に示す平面図である。
【００８１】
補強容量線ＣＲは、容量線ＣのスリットＣＳＬ以外の部分にＸ方向に延在している。この補強容量線ＣＲは、例えば容量線Ｃと同一層に形成されており、補強容量線ＣＲと容量線Ｃとは、直接電気的に接続されている。補強容量線ＣＲには、接続される容量線Ｃと同電位が印加されている。
【００８２】
補強容量線ＣＲと容量線Ｃは層間絶縁膜を介して異なる層に配置されても良い。その場合はコンタクトホールを介して補強容量線ＣＲと容量線Ｃは電気的に接続させる。
【００８３】
このような構成によれば、スリットＣＳＬの形成による容量線Ｃの高抵抗化を抑制することが可能となる。
【００８４】
次に、本実施形態における第２構成例の液晶表示パネルＬＰＮについて説明する。
【００８５】
図１８は、アレイ基板ＡＲにおける画素ＰＸの他の構造を対向基板ＣＴの側から見た概略平面図である。なお、第１構成例と同一の構成については、同一の参照符号を付して詳細な説明を省略する。
【００８６】
ゲート配線ＧはＸ方向に延在している。ソース配線ＳはＹ方向に延在している。スイッチング素子ＳＷは、ゲート配線Ｇとソース配線Ｓとの交差部近傍に配置されている。
【００８７】
容量線Ｃは、Ｘ方向に延在し、帯状に形成されている。すなわち、この容量線Ｃには、第１構成例で説明したようなスリットは形成されていない。この容量線Ｃは、各画素ＰＸに対応して形成された対向電極ＣＥを含んでいる。各対向電極ＣＥは、一体的に形成され、ソース配線Ｓの上方で互いに電気的に接続されている。図示した例では、容量線Ｃは、Ｙ方向に隣接する２つのゲート配線Ｇの間においてＸ方向に並んだ１行分の複数の画素ＰＸに対して共通である。
【００８８】
各画素ＰＸの画素電極ＰＥは、対向電極ＣＥの上方に配置され、スイッチング素子ＳＷに電気的に接続されている。
【００８９】
また、この第２構成例においては、Ｘ方向に隣接する画素電極ＰＥの間に検出配線Ｄが配置された点で図３などに示した第１構成例と相違している。つまり、第２構成例においては、ソース配線Ｓを検出要素として利用する代わりに検出配線Ｄを検出要素として利用する。この検出配線Ｄは、Ｙ方向に延在している。図示した例では、検出配線Ｄは、ソース配線Ｓの上方に配置されている。
【００９０】
図１９は、図１８に示した画素ＰＸをＥ−Ｆ線で切断した液晶表示パネルＬＰＮの断面構造を概略的に示す図である。
【００９１】
すなわち、アレイ基板ＡＲを構成する絶縁基板２０の内面は、ゲート絶縁膜２１によって覆われている。ゲート絶縁膜２１の上には、第１層間絶縁膜２２が配置されている。ソース配線Ｓは、第１層間絶縁膜２２の上に配置されている。このソース配線Ｓは、有機絶縁膜２３によって覆われている。
【００９２】
容量線Ｃあるいは対向電極ＣＥは、有機絶縁膜２３の上に配置されている。容量線Ｃあるいは対向電極ＣＥは、第２層間絶縁膜２４によって覆われている。また、この第２層間絶縁膜２４は、有機絶縁膜２３の上にも配置されている。
【００９３】
画素電極ＰＥは、第２層間絶縁膜２４の上に配置さている。また、検出配線Ｄも、第２層間絶縁膜２４の上に配置され、画素電極ＰＥと同一層に配置されている。この検出配線Ｄは、ソース配線Ｓの直上であり、しかも、容量線Ｃの上方に位置している。これらの画素電極ＰＥ及び検出配線Ｄは、配向膜２５によって覆われている。
【００９４】
一方、対向基板ＣＴを構成する絶縁基板３０の内面には、ブラックマトリクス３１及びカラーフィルタ３２が配置されている。ブラックマトリクス３１は、ソース配線Ｓ及び検出配線Ｄの直上に位置している。オーバーコート層３３は、ブラックマトリクス３１及びカラーフィルタ３２の上に配置されている。オーバーコート層３３は、配向膜３４によって覆われている。
【００９５】
液晶層ＬＱは、アレイ基板ＡＲの配向膜２５と対向基板ＣＴの配向膜３４との間に保持されている。
【００９６】
液晶表示パネルＬＰＮの一方の外面、すなわちアレイ基板ＡＲを構成する絶縁基板２０の外面には、偏光板ＰＬ１が配置されている。また、液晶表示パネルＬＰＮの他方の外面、すなわち対向基板ＣＴを構成する絶縁基板３０の外面には、偏光板ＰＬ２が配置されている。特に、図示した例では、絶縁基板３０と偏光板ＰＬ２との間には、シールド電極は介在していないが、図１１に示したようなメッシュタイプのシールド電極ＳＥが配置されても良いし、偏光板ＰＬ２を絶縁基板３０に接着するための導電性糊が介在していても良い。
【００９７】
図１９に示した例においては、偏光板ＰＬ１と向かい合う側に、図示しないバックライトが配置され、偏光板ＰＬ２の表面が検出面となる。また、この図１９に示した例においては、第２層間絶縁膜２４は容量線Ｃを覆うとともに画素電極ＰＥの下地となる絶縁膜に相当する。また、容量線Ｃは液晶駆動要素に相当し、また、検出配線Ｄ及び容量線Ｃはそれぞれ検出要素に相当し、第２層間絶縁膜２４は２つの検出要素の間に介在する絶縁膜に相当する。
【００９８】
この第２構成例において、画像表示モードは第１構成例で説明した通りであり、検出モードについてはソース配線Ｓの役割を検出配線Ｄに置き換えることで実現できる。
【００９９】
このような第２構成例によれば、液晶表示パネルＬＰＮのアレイ基板ＡＲに備えられた容量線Ｃ及び検出配線Ｄを検出要素として利用したことにより、検出機能を兼ね備えた液晶表示装置を低コストで提供することが可能となる。
【０１００】
また、容量線Ｃにスリットを形成する必要がないため、補強容量線などを必要とすることなく、容量線Ｃの高抵抗化を抑制することが可能となる。
【０１０１】
図１８などに示した例では、検出配線Ｄは、各ソース配線Ｓの直上に配置（つまり、アクティブエリアＡＣＴに配置されたソース配線Ｓの本数と同数の検出配線Ｄが配置）されたが、この例に限定されない。例えば、検出配線Ｄは間引いて配置されても良い。
【０１０２】
図２０は、アレイ基板ＡＲにおける画素ＰＸの他の構造を対向基板ＣＴの側から見た概略平面図である。ここでは、Ｘ方向に並んだ６個の画素ＰＸが図示されている。
【０１０３】
検出配線Ｄは、Ｘ方向に並んだ３個の画素ＰＸにつき１本の割合で配置されている。より具体的には、検出配線Ｄ１は、画素電極ＰＥ１とこれに隣接する画素電極ＰＥ２との間に配置され、ソース配線Ｓの上方に位置している。なお、画素電極ＰＥ２とこれに隣接する画素電極ＰＥ３との間には検出配線Ｄが配置されていない。また、検出配線Ｄ２は、画素電極ＰＥ４とこれに隣接する画素電極ＰＥ５との間に配置され、ソース配線Ｓの上方に位置している。なお、画素電極ＰＥ５とこれに隣接する画素電極ＰＥ６との間には検出配線Ｄが配置されていない。また、画素電極ＰＥ３と画素電極ＰＥ４との間にも検出配線Ｄが配置されていない。
【０１０４】
換言すると、Ｘ方向に隣接する２本の検出配線Ｄ１−Ｄ２の間には、３個の画素電極ＰＥ２、ＰＥ３、及び、ＰＥ４が配置されている。図示した例では、検出配線Ｄは、３画素置きに配置されているが、これに限らず、複数画素置きに配置されても良い。つまり、隣接する検出配線Ｄの間に、複数の画素電極ＰＥが配置されても良い。
【０１０５】
図１９に示した例では、検出配線Ｄと画素電極ＰＥとが同一層に配置されたが、検出配線Ｄと画素電極ＰＥとが層間絶縁膜を介して異なる層に配置されも良い。
【０１０６】
図２１は、図１８に示した画素ＰＸをＥ−Ｆ線で切断した液晶表示パネルＬＰＮの他の断面構造を概略的に示す図である。
【０１０７】
検出配線Ｄは、第２層間絶縁膜２４の上に配置されている。この検出配線Ｄは、ソース配線Ｓの上方に位置している。対向電極ＣＥを含む容量線Ｃにはスリットが形成されていないため、ソース配線Ｓと検出配線Ｄとの間には、容量線Ｃが位置している。このような検出配線Ｄは、第３層間絶縁膜２６によって覆われている。この第３層間絶縁膜２６は、第２層間絶縁膜２４の上にも配置されている。
【０１０８】
画素電極ＰＥは、第３層間絶縁膜２６の上に配置されている。この画素電極ＰＥは、第２層間絶縁膜２４及び第３層間絶縁膜２６を挟んで、対向電極ＣＥの上方に位置している。このような画素電極ＰＥには、スリットＰＳＬが形成されている。また、画素電極ＰＥは、配向膜２５によって覆われている。
【０１０９】
なお、アレイ基板ＡＲの他の構成や対向基板ＣＴの構成については、図１９に示した例と同一である。
【０１１０】
また、検出配線Ｄ及び画素電極ＰＥの位置関係は、図２１に示した例に限らず、両者の位置関係を逆にしても良い。つまり、画素電極ＰＥが第２層間絶縁膜２４の上に配置される一方で、検出配線Ｄが第３層間絶縁膜２６の上に配置されても良い。
【０１１１】
図２２は、図１８に示した画素ＰＸをＥ−Ｆ線で切断した液晶表示パネルＬＰＮの他の断面構造を概略的に示す図である。
【０１１２】
対向電極ＣＥを含む容量線Ｃは、第２層間絶縁膜２４によって覆われている。この第２層間絶縁膜２４は、隣接する２本のソース配線Ｓの間の領域に凹部２４Ａを有するとともにソース配線Ｓの直上に凸部２４Ｂを有している。このような第２層間絶縁膜２４は単層構造であっても良いが、複数層を積層した構造であっても良い。
【０１１３】
検出配線Ｄ及び画素電極ＰＥは、図１９に示した例と同様に、第２層間絶縁膜２４の上に配置されている。但し、画素電極ＰＥは第２層間絶縁膜２４の凹部２４Ａに配置され、検出配線Ｄは第２層間絶縁膜２４の凸部２４Ｂに配置されている。
【０１１４】
ソース配線Ｓの上方には有機絶縁膜２３を挟んで容量線Ｃが配置されており、さらに上方には容量線Ｃとの間に第２層間絶縁膜２４を挟んで検出配線Ｄが配置されている。一方で、対向電極ＣＥの上方には第２層間絶縁膜２４を挟んでスリットＰＳＬが形成された画素電極ＰＥが配置されている。これらの検出配線Ｄ及び画素電極ＰＥは、配向膜２５によって覆われている。
【０１１５】
なお、アレイ基板ＡＲの他の構成や対向基板ＣＴの構成については、図１９に示した例と同一である。
【０１１６】
また、検出配線Ｄ及び画素電極ＰＥの位置関係は、図２２に示した例に限らず、両者の位置関係を逆にしても良い。つまり、画素電極ＰＥが第２層間絶縁膜２４の凸部２４Ｂに配置される一方で、検出配線Ｄが第２層間絶縁膜２４の凹部２４Ａに配置されても良い。
【０１１７】
以上説明した実施形態においては、液晶表示パネルＬＰＮがＦＦＳモードを適用した構成について述べたが、他の液晶モードの液晶表示パネルを適用しても良い。
【０１１８】
図２３は、ツイステッド・ネマティック（ＴＮ）モードの液晶表示パネルを構成するアレイ基板ＡＲの画素ＰＸの構造を対向基板ＣＴの側から見た概略平面図である。
【０１１９】
ゲート配線ＧはＸ方向に延在している。ソース配線ＳはＹ方向に延在している。半導体層ＳＣを備えたスイッチング素子ＳＷは、ゲート配線Ｇとソース配線Ｓとの交差部近傍に配置されている。
【０１２０】
スイッチング素子ＳＷのゲート電極ＷＧは、半導体層ＳＣの直上に位置し、ゲート配線Ｇに電気的に接続されている。スイッチング素子ＳＷのソース電極ＷＳは、ソース配線Ｓに電気的に接続されている。スイッチング素子ＳＷのドレイン電極ＷＤは、画素電極ＰＥに電気的に接続されている。容量線Ｃは、Ｘ方向に延在している。各画素ＰＸの画素電極ＰＥは、容量線Ｃの上方に配置されている。
【０１２１】
図２４は、図２３に示した画素ＰＸをＧ−Ｈ線で切断した液晶表示パネルＬＰＮの断面構造を概略的に示す図である。
【０１２２】
すなわち、アレイ基板ＡＲを構成する絶縁基板２０の内面には、容量線Ｃが形成されている。この容量線Ｃは、層間絶縁膜２７によって覆われている。スイッチング素子ＳＷの半導体層ＳＣは、層間絶縁膜２７の上に配置されている。このような半導体層ＳＣは、ゲート絶縁膜２１によって覆われている。また、ゲート絶縁膜２１は、層間絶縁膜２７の上にも配置されている。
【０１２３】
スイッチング素子ＳＷのゲート電極ＷＧは、ゲート絶縁膜２１の上に配置され、半導体層ＳＣの直上に位置している。このようなゲート電極ＷＧは、第１層間絶縁膜２２によって覆われている。また、第１層間絶縁膜２２は、ゲート絶縁膜２１の上にも配置されている。
【０１２４】
スイッチング素子ＳＷのソース電極ＷＳ及びドレイン電極ＷＤは、第１層間絶縁膜２２の上に配置されている。これらのソース電極ＷＳ及びドレイン電極ＷＤは、ゲート絶縁膜２１及び第１層間絶縁膜２２を貫通するコンタクトホールを介して半導体層ＳＣにコンタクトしている。また、ソース配線Ｓも、第１層間絶縁膜２２の上に配置さている。
【０１２５】
ソース電極ＷＳ、ドレイン電極ＷＤ、及び、ソース配線Ｓは、有機絶縁膜２３によって覆われている。また、この有機絶縁膜２３は、第１層間絶縁膜２２の上にも配置されている。
【０１２６】
画素電極ＰＥは、有機絶縁膜２３の上に配置されている。この画素電極ＰＥは、有機絶縁膜２３を貫通するコンタクトホールを介してドレイン電極ＷＤに接続されている。画素電極ＰＥは、配向膜２５によって覆われている。
【０１２７】
一方、対向基板ＣＴを構成する絶縁基板３０の内面には、ブラックマトリクス３１及びカラーフィルタ３２が配置されている。オーバーコート層３３は、ブラックマトリクス３１及びカラーフィルタ３２の上に配置されている。オーバーコート層３３の上には、対向電極ＣＥが配置されている。対向電極ＣＥは、配向膜３４によって覆われている。
【０１２８】
液晶層ＬＱは、アレイ基板ＡＲの配向膜２５と対向基板ＣＴの配向膜３４との間に保持されている。
【０１２９】
アレイ基板ＡＲを構成する絶縁基板２０の外面には、偏光板ＰＬ１が配置されている。また、対向基板ＣＴを構成する絶縁基板３０の外面には、偏光板ＰＬ２が配置されている。
【０１３０】
図２４に示した例においては、偏光板ＰＬ２と向かい合う側に、図示しないバックライトが配置され、偏光板ＰＬ１の表面が表示面及び検出面となる。また、この図２４に示した例においては、ソース配線Ｓ及び容量線Ｃはそれぞれ液晶層ＬＱの駆動に必要な液晶駆動要素に相当するとともに物体の検出に必要な検出要素に相当し、層間絶縁膜２７、ゲート絶縁膜２１、及び、第１層間絶縁膜２２は２つの検出要素の間に介在する絶縁膜に相当する。
【０１３１】
このようなＴＮモードの液晶表示パネルＬＰＮを利用しても、上述したＦＦＳモードの液晶表示パネルＬＰＮを適用した場合と同様の効果が得られる。
【０１３２】
なお、この発明は、上記実施形態そのものに限定されるものではなく、その実施の段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
【符号の説明】
【０１３３】
１…液晶表示装置
２…駆動ＩＣチップ  ２Ａ…画像信号書込回路  ２Ｂ…検出回路
ＬＰＮ…液晶表示パネル  ＡＲ…アレイ基板  ＣＴ…対向基板  ＬＱ…液晶層
ＡＣＴ…アクティブエリア  ＰＸ…画素
Ｇ…ゲート配線  Ｓ…ソース配線
ＰＥ…画素電極  ＰＳＬ…スリット
Ｃ…容量線  ＣＥ…対向電極  ＣＳＬ…スリット  ＣＲ…補強容量線
ＳＥ…シールド電極  ＡＰ…開口
Ｄ…検出配線
【図１】
0005542427.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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