(57)【特許請求の範囲】
【請求項１】
制御部と、少なくとも１つの画素回路と前記少なくとも１つの画素回路に接続される映像信号線を備えた表示パネルと、映像信号線駆動回路とを有する表示装置において、
前記制御部は、前記映像信号線が前記画素回路のうち１つに印加すべき階調電位の値と、前記階調電位に基づくプリチャージ電位の値との相違データを取得する相違取得回路を有し、
前記映像信号線駆動回路は、
前記階調電位の値および前記相違データに基づいてプリチャージ電位の値を演算する演算部と、
前記演算部の演算結果に基づいて、前記プリチャージ電位と前記階調電位とを順に前記映像信号線に供給する映像信号線出力部と、を含み、
前記相違取得回路から前記映像信号線駆動回路に前記相違データを伝送する複数の第１の配線と、前記制御部から前記映像信号線駆動回路に前記階調電位の値を伝送する複数の第２の配線とをさらに含み、
前記相違データは、前記階調電位の値と前記プリチャージ電位の値との差の符号を示す符号データと、前記階調電位の値と前記プリチャージ電位の値との差の絶対値である差分データと、を含み、
前記第１の配線の数は前記第２の配線の数より少ない、
ことを特徴とする表示装置。
【請求項２】
前記表示パネルはマトリクス状に配置された複数の画素回路を含み、
前記制御部は、前記画素回路１行分の階調電位の値を記憶する先行ラインメモリと、前記制御部の外から入力された階調電位の値と、前記先行ラインメモリが出力した１行前の階調電位の値とに基づいて、プリチャージ電位の値を出力するルックアップテーブルをさらに備えたことを特徴とする請求項１に記載の表示装置。
【請求項３】
前記演算部は、前記画素回路ごとに、前記階調電位の値および前記相違データに基づいてプリチャージ電位の値を演算する、
ことを特徴とする請求項２に記載の表示装置。
【請求項４】
制御部と、少なくとも１つの画素回路と前記少なくとも１つの画素回路に接続される映像信号線を備えた表示パネルと、映像信号線駆動回路を有する表示装置において、
前記制御部は、前記映像信号線が前記画素回路のうち１つに印加すべき階調電位の値と、前記階調電位に基づくプリチャージ電位の値との相違データを取得する相違取得回路と、前記階調電位の値と前記相違データとを前記映像信号線駆動回路に向けて順に送信する時分割送信部を有し、
前記映像信号線駆動回路は、前記時分割送信部から前記階調電位の値と前記相違データとを受信する時分割受信部と、前記時分割受信部が受信した前記階調電位の値および前記相違データとに基づいてプリチャージ電位の値を演算する演算部と、前記演算部の演算結果に基づいて、前記プリチャージ電位と前記階調電位とを順に前記映像信号線に供給する映像信号線出力部とを有し、
前記制御部は、前記相違取得回路から前記時分割送信部に前記相違データを伝送する複数の第１の配線と、前記制御部の外部から得た前記階調電位の値を前記時分割送信部へ伝送する複数の第２の配線とをさらに含み、
前記相違データは、前記階調電位の値と前記プリチャージ電位の値との差の符号を示す符号データと、前記階調電位の値と前記プリチャージ電位の値との差の絶対値である差分データと、を含み、
前記第１の配線の数は前記第２の配線の数より少ない、
ことを特徴とする表示装置。
【請求項５】
前記表示パネルはマトリクス状に配置された複数の画素回路を含み、
前記制御部は、前記画素回路１行分の階調電位の値を記憶する先行ラインメモリと、前記制御部の外から入力された階調電位の値と、前記先行ラインメモリが出力した１行前の階調電位の値とに基づいて、プリチャージ電位の値を出力するルックアップテーブルを備えたことを特徴とする請求項４に記載の表示装置。
【請求項６】
前記演算部は、前記画素回路ごとに、前記時分割受信部が受信した前記階調電位の値および前記相違データとに基づいてプリチャージ電位の値を演算する、
ことを特徴とする請求項５に記載の表示装置。
【請求項７】
制御部と、少なくとも１つの画素回路と前記少なくとも１つの画素回路に接続される映像信号線を備えた表示パネルと、映像信号線駆動回路とを有する表示装置において、
前記制御部は、前記映像信号線が前記画素回路のうち１つに印加すべき階調電位の値と、前記階調電位に基づくプリチャージ電位の値との相違データを取得する相違取得回路を有し、
前記映像信号線駆動回路は、
前記プリチャージ電位の値および前記相違データに基づいて階調電位の値を演算する演算部と、
前記演算部の演算結果に基づいて、前記プリチャージ電位と前記階調電位とを順に前記映像信号線に供給する映像信号線出力部と、を含み、
前記相違取得回路から前記映像信号線駆動回路に前記相違データを伝送する複数の第１の配線と、前記制御部から前記映像信号線駆動回路に前記プリチャージ電位の値を伝送する複数の第２の配線とをさらに含み、
前記相違データは、前記プリチャージ電位の値と前記階調電位の値との差の符号を示す符号データと、前記プリチャージ電位の値と前記階調電位の値との差の絶対値である差分データと、を含み、
前記第１の配線の数は前記第２の配線の数より少ない、
ことを特徴とする表示装置。
【請求項８】
前記表示パネルはマトリクス状に配置された複数の画素回路を含み、
前記制御部は、前記画素回路１行分の階調電位の値を記憶する先行ラインメモリと、前記制御部の外から入力された階調電位の値と、前記先行ラインメモリが出力した１行前の階調電位の値とに基づいて、プリチャージ電位の値を出力するルックアップテーブルを備えたことを特徴とする請求項７に記載の表示装置。
【請求項９】
前記演算部は、前記画素回路ごとに、前記プリチャージ電位の値および前記相違データに基づいて階調電位の値を演算する、
ことを特徴とする請求項８に記載の表示装置。
【請求項１０】
前記表示パネルはマトリクス状に配置された複数の画素回路を含み、
前記制御部は、前記画素回路１行分の階調電位の値を記憶する先行ラインメモリと、前記制御部の外から入力された階調電位の値と、前記先行ラインメモリが出力した１行前の階調電位の値とに基づいて、前記相違データの値を出力するルックアップテーブルをさらに備えたことを特徴とする請求項１または７に記載の表示装置。
【請求項１１】
前記表示パネルはマトリクス状に配置された複数の画素回路を含み、
前記制御部は、前記画素回路１行分の階調電位の値を記憶する先行ラインメモリと、前記制御部の外から入力された階調電位の値と、前記先行ラインメモリが出力した１行前の階調電位の値とに基づいて、前記相違データの値を出力するルックアップテーブルを備えたことを特徴とする請求項４に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は基板上に複数の画素回路が配置され、各画素回路が階調を表示する表示装置に関する。
【背景技術】
【０００２】
例えば液晶表示装置など、基板上にマトリクス状に画素回路が配置され、画素回路のそれぞれが階調を表示するタイプの表示装置がある。その表示装置では各列の画素回路は対応する映像信号線に接続されている。映像信号線には映像信号線駆動回路から表示階調に応じた階調電位を印加され、映像信号線は映像信号線の電位を接続された画素回路に順に供給する。一方で、近年の解像度の向上や１秒あたりのフレーム数の向上などにより、１つの画素回路に電位を印加する時間（水平期間）は短くなっている。すると、映像信号線に階調電位が印加されても、目的となる階調電位に対し水平期間内に達する映像信号線の電位の精度が不十分となる現象が問題となる。この現象により、画素回路に印加される電位が変化し、例えば本来の階調と異なる階調が表示されてしまう現象が生じる。
【０００３】
上述の現象を改善するための方法として、オーバードライブと呼ばれる手法がある。オーバードライブを実現する表示装置は、階調電位を補正した電位を映像信号線に供給する。より具体的には、ある画素回路に供給すべき階調電位と、その階調電位を供給する前の映像信号線の電位とに基づいて、階調電位を補正した電位を生成し、その電位を映像信号線に供給する。この補正された電位が水平期間１Ｈに映像信号線に印加される場合には、階調電位が印加される場合より映像信号線の電位は早く階調電位に近づき、水平期間１Ｈの終わりでの映像信号線の電位はより階調電位に近くなる。そして、オーバードライブを実現する表示装置では、階調電位を補正した電位の値は液晶表示パネルとは別に設けられた制御基板で演算され、その階調電位を補正した電位の値のデータが制御基板から映像信号線駆動回路に入力される。映像信号線駆動回路はその値から電位を生成すること（デジタルアナログ変換）によりその階調電位を補正した電位を映像信号線に印加する。
【０００４】
特許文献１には上述のような階調電位を補正した電位を映像信号線に供給するようにした表示装置が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２０９８９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
オーバードライブのように補正された電位を映像信号線に供給する方法の１つとして、ある画素回路に対して電位を供給する期間内に、映像信号線に対して補正された電位（以下ではプリチャージ電位という）と、階調電位とを続けて供給する方法が考えられる。そうすれば映像信号線が達する電位の精度の向上が期待できる。この手法を用いる場合には、プリチャージ電位の値と階調電位の値との両方を映像信号線駆動回路に入力する必要が生じる。それにより、映像信号線駆動回路に入力する情報量が増大し、例えば映像信号線駆動回路に接続するバス幅の増大などが生じ、映像信号線駆動回路にデータを入力するための回路を構成することが難しくなる。
【０００７】
本願は上記課題を鑑みてなされたものであって、その目的は、映像信号線駆動回路に入力する情報の増加量を抑制する表示装置を提供することにある。
【課題を解決するための手段】
【０００８】
本出願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下の通りである。
【０００９】
（１）制御部と、少なくとも１つの画素回路と前記少なくとも１つの画素回路に接続される映像信号線を備えた表示パネルと、映像信号線駆動回路とを有する表示装置において、前記制御部は、前記映像信号線が前記画素回路のうち１つに印加すべき階調電位の値と、前記階調電位に基づくプリチャージ電位の値との相違データを取得する相違取得回路を有し、前記映像信号線駆動回路は、前記階調電位の値および前記相違データに基づいてプリチャージ電位の値を演算する演算部と、前記演算部の演算結果に基づいて、前記プリチャージ電位と前記階調電位とを順に前記映像信号線に供給する映像信号線出力部と、を含む、ことを特徴とする表示装置。
【００１０】
（２）（１）において、前記表示パネルはマトリクス状に配置された複数の画素回路を含み、前記制御部は、前記画素回路１行分の階調電位の値を記憶する先行ラインメモリと、前記制御部の外から入力された階調電位の値と、前記先行ラインメモリが出力した１行前の階調電位の値とに基づいて、プリチャージ電位の値を出力するルックアップテーブルをさらに備えたことを特徴とする表示装置。
【００１１】
（３）（１）において、前記相違取得回路から前記映像信号線駆動回路へ前記相違データを伝送する複数の第１の配線と、前記制御部から前記映像信号線駆動回路へ前記階調電位の値を伝送する第２の配線とをさらに含み、前記第１の配線の数は前記第２の配線の数より少ないことを特徴とする表示装置。
【００１２】
（４）制御部と、少なくとも１つの画素回路と前記少なくとも１つの画素回路に接続される映像信号線を備えた表示パネルと、映像信号線駆動回路を有する表示装置において、前記制御部は、前記映像信号線が前記画素回路のうち１つに印加すべき階調電位の値と、前記階調電位に基づくプリチャージ電位の値との相違データを取得する相違取得回路と、前記階調電位の値と前記相違データとを前記映像信号線駆動回路に向けて順に送信する時分割送信部を有し、前記映像信号線駆動回路は、前記時分割送信部から前記階調電位の値と前記相違データとを受信する時分割受信部と、前記時分割受信部が受信した前記階調電位の値および前記相違データとに基づいてプリチャージ電位の値を演算する演算部と、前記演算部の演算結果に基づいて、前記プリチャージ電位と前記階調電位とを順に前記映像信号線に供給する映像信号線出力部とを有する、ことを特徴とする表示装置。
【００１３】
（５）（４）において、前記表示パネルはマトリクス状に配置された複数の画素回路を含み、前記制御部は、前記画素回路１行分の階調電位の値を記憶する先行ラインメモリと、前記制御部の外から入力された階調電位の値と、前記先行ラインメモリが出力した１行前の階調電位の値とに基づいて、プリチャージ電位の値を出力するルックアップテーブルを備えたことを特徴とする表示装置。
【００１４】
（６）（４）において、前記制御部は、前記相違取得回路から前記時分割送信部に前記相違データを伝送する第１の配線と、前記制御部の外部から得た前記階調電位の値を前記時分割送信部へ伝送する第２の配線とをさらに含み、前記第１の配線の数は前記第２の配線の数より少ない、ことを特徴とする表示装置。
【００１５】
（７）制御部と、少なくとも１つの画素回路と前記少なくとも１つの画素回路に接続される映像信号線を備えた表示パネルと、映像信号線駆動回路とを有する表示装置において、前記制御部は、前記映像信号線が前記画素回路のうち１つに印加すべき階調電位の値と、前記階調電位に基づくプリチャージ電位の値との相違データを取得する相違取得回路を有し、前記映像信号線駆動回路は、前記プリチャージ電位の値および前記相違データに基づいて階調電位の値を演算する演算部と、前記演算部の演算結果に基づいて、前記プリチャージ電位と前記階調電位とを順に前記映像信号線に供給する映像信号線出力部と、を含む、ことを特徴とする表示装置。
【発明の効果】
【００１６】
本発明によれば、ある期間内に映像信号線に対してプリチャージ電位と階調電位とを続けて供給する場合に、映像信号線駆動回路に入力する情報の増加量を抑制することができる。
【図面の簡単な説明】
【００１７】
【図１】第１の実施形態に係る液晶表示装置の構成の一例を示す図である。
【図２】図１の例におけるプリチャージ電位算出部の構成の例を示す図である。
【図３】図１に例におけるルックアップテーブルの内部構成を示す図である。
【図４】制御基板が送信する送信信号と、映像信号線駆動回路が受信する受信信号とを示す図である。
【図５】図１の例における映像信号線駆動回路の構成の一例を示す図である。
【図６】水平期間にプリチャージ電位と階調電位とが順に入力された場合の映像信号線の電位変化を示す図である。
【図７】第１の実施形態に係る液晶表示装置の構成の他の一例を示す図である。
【図８】図７の例におけるルックアップテーブルの内部構成の他の一例を示す図である。
【図９】第２の実施形態に係る液晶表示装置の構成の一例を示す図である。
【図１０】図１０の例における映像信号線駆動回路の構成の一例を示す図である。
【図１１】制御基板が送信する送信信号と、映像信号線駆動回路が受信する受信信号とを示す図である。
【発明を実施するための形態】
【００１８】
以下では、本発明の実施形態について図面に基づいて説明する。出現する構成要素のうち同一機能を有するものには同じ符号を付し、その説明を省略する。以下では表示装置の一種である液晶表示装置に本発明を適用した場合の例について説明する。
【００１９】
［第１の実施形態］
本発明の第1の実施形態に係る液晶表示装置は液晶表示パネルを有しており、その液晶表示パネルは構造的には、画素回路ＰＣなどが形成されるアレイ基板と、そのアレイ基板に対向して設けられる対向基板と、アレイ基板と対向基板の間に封入される液晶と、アレイ基板上に配置される集積回路パッケージと、を含んでいる。なお、アレイ基板の外側と対向基板の外側には偏光板が貼り付けられている。
【００２０】
図１は第１の実施形態に係る液晶表示装置の構成の一例を示す図である。本実施形態に係る液晶表示装置は、制御基板ＣＵと、映像信号線駆動回路ＸＤＶと、垂直走査回路ＹＤＶと、複数の画素回路ＰＣがマトリクス状に配置された表示領域ＤＡと、複数の映像信号線ＳＬと、複数の走査線ＧＬと、を含む。映像信号線駆動回路ＸＤＶと、垂直走査回路ＹＤＶと、表示領域ＤＡと、複数の映像信号線ＳＬと、複数の走査線ＧＬとは液晶表示パネル内のアレイ基板上に配置されている。各走査線ＧＬは表示領域ＤＡ内を互いに並んで図中左右方向に延び、それぞれの一端が垂直走査回路ＹＤＶに接続される。各映像信号線ＳＬは表示領域ＤＡ内を互いに並んで図中上下方向に延び、それぞれの一端が映像信号線駆動回路ＸＤＶに接続されている。各画素回路ＰＣは、映像信号線ＳＬと走査線ＧＬとの交点に対応して設けられている。なお、本実施形態に係る液晶表示装置はカラー表示を行うので、画素回路ＰＣは、赤を表示する画素回路ＰＣＲ、緑を表示する画素回路ＰＣＧ、青を表示する画素回路ＰＣＢの３種に分けられ、３つの画素回路ＰＣＲ，ＰＣＧ，ＰＣＢが横方向に１つずつ並んで１つの画素を表示する。なお、本実施形態の例における画面の解像度は１９２０列×１０８０行である。表示領域ＤＡ内の画素回路ＰＣの数は（１９２０×３）列×１０８０行となる。画素回路ＰＣの列に対応する映像信号線ＳＬが存在し、各画素回路ＰＣは、それに対応する映像信号線ＳＬに接続されている。
【００２１】
ここで各画素回路ＰＣは、画素電極ＰＸと画素トランジスタＴＲとを含む。画素電極ＰＸは、画素トランジスタＴＲのドレイン電極に接続されている。画素トランジスタＴＲのソース電極はそれを含む画素回路ＰＣに対応する映像信号線ＳＬに接続されている。画素トランジスタＴＲは薄膜トランジスタである。薄膜トランジスタ自体にはソース電極とドレイン電極との間で極性がなく、一般的にはソース電極と呼ぶかドレイン電極と呼ぶかは供給される電位との関係で便宜的に決まるものである。よって、駆動トランジスタのソース電極およびドレイン電極の接続先が反対になっていてもよい。画素電極ＰＸは対向基板に設けられた対向電極に対向しており、画素電極ＰＸと対向電極との間に生じる電界により液晶が画素回路ＰＣを透過させる光量を変化させ、それにより表示階調が変化する。
【００２２】
制御基板ＣＵは、タイミング生成部ＴＧＵと、プリチャージ電位算出部ＰＡＵと、相違取得部ＤＡＵと、を含む。制御基板ＣＵには表示データＤＤが入力され、その表示データＤＤはタイミング生成部ＴＧＵとプリチャージ電位算出部ＰＡＵとに入力される。タイミング生成部ＴＧＵは、表示データＤＤに基づいて、水平同期信号や垂直同期信号などのタイミング制御信号ＴＳを映像信号線駆動回路ＸＤＶや垂直走査回路ＹＤＶにタイミング制御バスＴＢを介して供給する。ここで表示データＤＤは、各映像信号線ＳＬが対応する画素回路ＰＣに印加すべき階調電位の値からなるデータである。図１の例ではある画素回路ＰＣに対する表示データＤＤは、各画素回路ＰＣに供給する階調電位の値を０から２５５の２５６段階で示すデジタルデータである。ある画素回路ＰＣに対する表示データＤＤの階調電位の値（以下表示データＤＤの値という）が０の場合の階調電位をＶｏとし、２５５の場合の階調電位とＶｏとの電位差をＨとすると、表示データＤＤの値がｎの場合の階調電位は（Ｖｏ＋ｎ×Ｈ／２５５）で求められる。そして１画面分の表示データＤＤは、各画素回路ＰＣに対するデータが左上のものから行ごとにスキャンする順番に並んで構成されている。具体的には、ｎ行目ｍ列目の画素回路ＰＣに対する表示データＤＤの値をＤＤ（ｎ，ｍ）とすると、あるフレームの一画面分の表示データＤＤはＤＤ（１，１）、ＤＤ（１，２）、・・・、ＤＤ（１，ｍ）、ＤＤ（２，１）、・・・、ＤＤ（ｎ，ｍ）の順にデータが並んで構成される。
【００２３】
プリチャージ電位算出部ＰＡＵは、入力された表示データＤＤの値に基づいて、映像信号線ＳＬに印加（または減少）すべきプリチャージ電位Ｖｃの値を計算し、算出したプリチャージ電位Ｖｃの値をプリチャージデータＰＤとして出力する。プリチャージ電位Ｖｃの具体的な算出方法は後述する。プリチャージデータＰＤもデジタルデータであり、値がｎの場合のプリチャージ電位Ｖｃは階調電位と同じ式で表される。
【００２４】
相違取得部ＤＡＵは、表示データＤＤと、プリチャージデータＰＤとに基づいて、表示データＤＤが示す階調電位と、プリチャージ電位算出部ＰＡＵが算出したプリチャージ電位Ｖｃとの相違データを取得する。この相違データは、本実施形態では表示データの値とプリチャージデータの値との差である。図１の例では、相違データはその差の符号である符号データＦＤと、その差の絶対値である差分データＳＤとからなる。
【００２５】
アレイ基板と制御基板ＣＵとは物理的にはフレキシブル基板（ＦＰＣ）によって接続されている。タイミング制御バスＴＢ、表示データバスＤＤＢ、差分データバスＳＤＢ、符号データバスＦＤＢは物理的にはフレキシブル基板上を通る配線群である。タイミング制御バスＴＢは、水平同期信号、垂直同期信号などの信号ごとに１本ずつの配線を有している。表示データバスＤＤＢ、差分データバスＳＤＢ、符号データバスＦＤＢのそれぞれの幅（それぞれが含む配線の本数）は、そのバスを介して転送されるデータの大きさによって定まる。例えば、表示データバスＤＤＢは１画素回路ＰＣ分の表示データＤＤが０から２５５を示す８ビットデータであるため、８本の配線を含んでいる。
【００２６】
図２は、図１の例におけるプリチャージ電位算出部ＰＡＵの構成の例を示す図である。プリチャージ電位算出部ＰＡＵは、先行ラインメモリＨＬＭと、ルックアップテーブルＬＵＴとを含む。先行ラインメモリＨＬＭは画素回路ＰＣ１行分の表示データＤＤを記憶する先入れ先出し型の記憶回路である。先行ラインメモリＨＬＭにｍ列目ｎ行目の表示データＤＤ（ｎ，ｍ）が入力されると、先行ラインメモリＨＬＭはその表示データＤＤ（ｎ，ｍ）を記憶し、その前の行で同じ列の表示データＤＤ（ｎ−１，ｍ）を出力する。ルックアップテーブルＬＵＴは、制御基板ＣＵの外から入力された表示データＤＤ（ｎ，ｍ）と、先行ラインメモリＨＬＭが出力した１ライン前の表示データＤＤ（ｎ−１，ｍ）とに基づいて、プリチャージ電位Ｖｃの値を出力する。ルックアップテーブルＬＵＴは、表示データＤＤ（ｎ，ｍ）の値とＤＤ（ｎ−１，ｍ）の値とをキーとして対応するプリチャージ電位Ｖｃの値をプリチャージデータＰＤを取得し出力する。
【００２７】
ルックアップテーブルＬＵＴには表示データＤＤ（ｎ，ｍ）とＤＤ（ｎ−１，ｍ）との組合せのマトリクスのそれぞれについて予め計算されたプリチャージデータＰＤを記憶しておけばよいが、必ずしも表示データＤＤ（ｎ，ｍ）の全ての値と、表示データＤＤ（ｎ−１，ｍ）の全てのとりうる組合せについてプリチャージデータＰＤを記憶しなくてもよい。図３はルックアップテーブルＬＵＴの内部構成を示す図である。本図に示すルックアップテーブルＬＵＴは表示データＤＤ（ｎ，ｍ）と表示データＤＤ（ｎ−１，ｍ）について０から２５５の値のうちほぼ等間隔に９つの値についてのプリチャージデータＰＤを記憶している。なお、本図には一部の表示データＤＤ（ｎ，ｍ）とＤＤ（ｎ−１，ｍ）についてプリチャージデータＰＤが空欄となっているものがあるが、実際にはそれらの欄にも値が設定されている。そして、記憶していない表示データＤＤの組合せに対応するプリチャージデータＰＤについては、それに近い表示データＤＤの値に対応するプリチャージデータＰＤの値を内挿することで求める。こうすることで、マトリクス表に記憶されるプリチャージ電位Ｖｃの数は９×９の８１個となり、全て記憶する場合の６５５３６個よりも記憶量が大幅に削減される。例えば図３で、ＤＤ（ｎ−１，ｍ）が０でＤＤ（ｎ，ｍ）が２２４の場合はプリチャージデータＰＤの値は２６０となり、ＤＤ（ｎ−１，ｍ）が１１でＤＤ（ｎ、ｍ）が３２の場合にはプリチャージデータＰＤの値はＤＤ（ｎ−１，ｍ）が０の場合と３２の場合とを用いて内挿した値である３７となる。ここで、表示データＤＤ（ｎ，ｍ）とＤＤ（ｎ−１，ｍ）とによりプリチャージデータＰＤを求めているのは、ｎ行目ｍ列目の画素回路ＰＣに電位を供給する前に映像信号線ＳＬに供給される電位を示すデータがＤＤ（ｎ−１，ｍ）であるからである。
【００２８】
相違取得部ＤＡＵは、前述のように図１の例では表示データＤＤと、プリチャージデータＰＤとの差を計算し、その差を示す差分データＳＤと符号データＦＤとをその相違データとして取得する。表示データＤＤと、プリチャージデータＰＤとの差の絶対値は、本図の例では６４階調未満である。よって、差分データＳＤは６ビットで表せる。また符号データＦＤは１ビットのデータである。なお、この差の絶対値が最大どの程度になるかは液晶表示パネルの特性により変動するが、一般的にプリチャージ電位Ｖｃそのものの階調より小さくなる。
【００２９】
そして制御基板ＣＵは入力された表示データＤＤと、差分データＳＤと、符号データＦＤと、タイミング制御信号ＴＳとをフレキシブル基板を介して映像信号線駆動回路ＸＤＶに入力する。図４は、制御基板ＣＵが送信する送信信号Ｔｘと、映像信号線駆動回路ＸＤＶが受信する受信信号Ｒｘとを示す図である。本図にはタイミング制御信号ＴＳに含まれるクロックＣｌｋと、転送スタート信号Ｓｓｔａｒｔと、表示データＤＤと、差分データＳＤと、符号データＦＤとを示している。ここで、送信する内容と受信する内容とは本質的に同じであるが、制御基板ＣＵが送信してから映像信号線駆動回路ＸＤＶが受信するまでに転送期間ＤＰの分だけのタイムラグが発生するため、タイミングがその分ずれている。本実施形態ではデータの転送速度は非常に速いため、１画素回路ＰＣ分のデータを送信する期間より転送期間ＤＰの方が長くなっている。本図中でＤｋ（ｋは１以上の整数とする）はある行の表示データＤＤのうちｋ列目の画素回路ＰＣのものであり、Ｓｋはｋ列目の画素回路ＰＣの差分データＳＤであり、Ｆｋはｋ番目の画素回路ＰＣの符号データＦＤである。本実施形態では表示データＤＤと、差分データＳＤと、符号データＦＤとは１つのクロック周期でパラレルに送信される。この場合には表示データＤＤを送信するのに８ビット、差分データＳＤを送信するのに６ビット、符号データＦＤを送信するのに１ビットの計１５ビットが同時に送信される。よって、制御基板ＣＵと映像信号線駆動回路ＸＤＶとの間にはデータの転送のために１５本の配線がフレキシブル基板上に配置されている。なお、プリチャージデータＰＤはプリチャージデータＰＤの階調が２５６階調を超えるため、本図の例では９ビットで表される。すると、仮に表示データＤＤとプリチャージデータＰＤとを送信するには１７本の配線が必要となる。本実施形態では相違データを送信することでデータ量の増大を抑制し、プリチャージデータＰＤそのものを送信する場合より２本の配線を削減している。
【００３０】
図５は、図１の例における映像信号線駆動回路ＸＤＶの構成を示す図である。映像信号線駆動回路ＸＤＶは、演算部ＰＲＵと、表示データメモリＤＬＭと、プリチャージデータメモリＰＬＭと、データ出力セレクタＨＤＳと、映像信号線出力部ＤＡＣとを含む。表示データメモリＤＬＭは制御基板ＣＵから表示データバスＤＤＢを介して入力された表示データＤＤのうち１行分を記憶する先入れ先出し型の記憶装置である。演算部ＰＲＵは制御基板ＣＵから入力される表示データＤＤと、相違を示す差分データＳＤおよび符号データＦＤとに基づいて、プリチャージ電位Ｖｃの値を演算する。より具体的には、ある画素回路ＰＣの表示データＤＤに対し、符号データＦＤが正を示す（例えば０の）場合は差分データＳＤを加算し、符号データＦＤが負を示す（例えば１の）場合には差分データＳＤを減算することでプリチャージ電位Ｖｃの値、つまりプリチャージデータＰＤを演算する。
【００３１】
演算結果であるプリチャージデータＰＤはプリチャージデータメモリＰＬＭに記憶される。ここでプリチャージデータメモリＰＬＭはプリチャージデータＰＤのうち１行分を記憶する先入れ先出し型の記憶装置である。データ出力セレクタＨＤＳは周期が水平走査期間の１／２であるハーフ水平同期信号ＨＰＳに基づいて、表示データメモリＤＬＭからの表示データＤＤを映像信号線出力部ＤＡＣに入力するか、プリチャージデータＰＤを映像信号線出力部ＤＡＣに入力するかを水平走査期間の１／２の期間（以下ハーフ期間という）ごとに選択する。ある水平走査期間内では、１行分のプリチャージデータＰＤ、１行分の表示データＤＤがデータ出力セレクタＨＤＳから順に出力される。なお、プリチャージデータＰＤと表示データＤＤとのそれぞれを映像信号線出力部ＤＡＣに入力する期間は半分になるが、その期間内にそれぞれの１行分のデータが転送されるようにデータ出力セレクタＨＤＳと映像信号線出力部ＤＡＣとの転送速度が設定されている。映像信号線出力部ＤＡＣはある水平走査期間の前半となるハーフ期間には入力されたプリチャージデータＰＤを１行分ラッチし、後半のハーフ期間にはそのラッチされたプリチャージデータＰＤをデジタルアナログ変換したプリチャージ電位Ｖｃを対応する映像信号線ＳＬに出力する。また映像信号線出力部ＤＡＣは、ある水平走査期間の後半のハーフ期間に入力された表示データＤＤを１行分ラッチし、次の水平走査期間の前半のハーフ期間には、ラッチされた表示データＤＤをデジタルアナログ変換した階調電位を映像信号線ＳＬに出力する。各映像信号線ＳＬに対しては、映像信号線出力部ＤＡＣがプリチャージ電位Ｖｃと階調電位が順に供給している。
【００３２】
図６は、水平期間１Ｈにプリチャージ電位Ｖｃと階調電位とが順に入力された場合の映像信号線ＳＬの電位変化を示す図である。本図には、映像信号線駆動回路ＸＤＶが印加する電位Ｖｉｎと、測定された映像信号線ＳＬの電位Ｖｍとの時間変化が示されている。ある水平期間１Ｈが始まる前の映像信号線ＳＬの電位がＶｎ−１の状態でプリチャージ電位Ｖｃがハーフ期間印加されると、単に階調電位Ｖｎが印加される場合（図中破線で示している）に比べて電位Ｖｍの変化が速くなる。次のハーフ期間で階調電位Ｖｎが印加され、電位Ｖｍは階調電位Ｖｎに向けて漸近的に変化していく。このように、プリチャージ電位Ｖｃは映像信号線ＳＬに印加されると、階調電位が印加される場合より映像信号線ＳＬの電位を階調電位に近づける。
【００３３】
なお、上述の実施形態の例ではプリチャージ電位Ｖｃの値を求めてから階調電位の値とプリチャージ電位Ｖｃの値との相違データを取得していたが、プリチャージ電位Ｖｃの値を求めずに直接相違データを取得するようにしてもよい。図７は、第１の実施形態に係る液晶表示装置の構成の他の一例を示す図である。図１の例とは、表示データＤＤは相違取得部ＤＡＵに入力されている点が異なる。
【００３４】
相違取得部ＤＡＵは、図２の例のプリチャージ電位算出部ＰＡＵの構成と似ており、１行分の表示データＤＤを先入れ先出し型で記憶する先行ラインメモリＨＬＭと、ルックアップテーブルＬＵＴと、を含んでいる。図２の構成との違いは、ルックアップテーブルＬＵＴの出力が差分データＳＤおよび符号データＦＤである点である。ルックアップテーブルＬＵＴは、表示データＤＤ（ｎ，ｍ）とＤＤ（ｎ−１，ｍ）とをキーにして、階調電位の値とプリチャージ電位Ｖｃの値との差である差分データＳＤおよび符号データＦＤを取得する。図８はルックアップテーブルＬＵＴの内部構成の他の一例を示す図である。本図に示すルックアップテーブルＬＵＴは表示データＤＤ（ｎ，ｍ）と表示データＤＤ（ｎ−１，ｍ）のぞれぞれの０から２５５の値のうち９つの値についての差分データＳＤおよび符号データＦＤを記憶している。プリチャージデータＰＤが空欄となっている表示データＤＤ（ｎ，ｍ）とＤＤ（ｎ−１，ｍ）の組合せについて実際には値がある点は図３と同様である。例えば、ＤＤ（ｎ−１，ｍ）が０でＤＤ（ｎ，ｍ）が２２４の場合は差分データＳＤの値は３６、符号データＦＤは０となる。また記憶していない表示データＤＤの組合せに対応する差分データＳＤおよび符号データＦＤについては、図３の例と同様に内挿を用いて取得する。このようにすれば、制御基板ＣＵでプリチャージ電位Ｖｃの値を算出する必要がなくなり、制御基板ＣＵの回路規模が削減される。
【００３５】
また、表示データＤＤと前述の相違データである差分データＳＤおよび符号データＦＤとを送る代わりに、プリチャージデータＰＤと相違のデータとを送るようにしてもよい。ただし、プリチャージデータＰＤの方が表示データＤＤよりとりうる値の幅が大きいため、その分送信する情報量が増える可能性がある。この場合には、演算部ＰＲＵはプリチャージデータＰＤと相違のデータとに基づいて表示データＤＤを演算する。
【００３６】
［第２の実施形態］
本発明の第２の実施形態は、第１の実施形態と比べると、主に制御基板ＣＵと、映像信号線駆動回路ＸＤＶとの間のデータ転送方式が異なる。以下では第１の実施形態との相違点を中心に説明する。
【００３７】
図９は、第２の実施形態に係る液晶表示装置の構成の一例を示す図であり、第１の実施形態における図１に対応する。図１０は、第２の実施携帯に係る映像信号線駆動回路ＸＤＶの構成の一例を示す図であり、第１の実施形態における図５に対応する。図１や図５に示される液晶表示装置との主な相違点は、制御基板ＣＵに時分割送信部ＣＴＳが含まれる点と、映像信号線駆動回路ＸＤＶに時分割受信部ＤＴＳが含まれる点である。
【００３８】
時分割送信部ＣＴＳには、制御基板ＣＵに入力された表示データＤＤと、相違取得部ＤＡＵからの差分データＳＤおよび符号データＦＤとが入力される。時分割送信部ＣＴＳは階調電位の値からなる表示データＤＤと、階調電位の値とプリチャージ電位Ｖｃの値との相違データを示す差分データＳＤおよび符号データＦＤとを映像信号線駆動回路ＸＤＶに向けて１行分ごとに順に送信する。本実施形態では図１の例とは異なり制御基板ＣＵと映像信号線駆動回路ＸＤＶとの間には表示データバスＤＤＢ、差分データバスＳＤＢ、符号データバスＦＤＢはなく、代わりに時分割データバスＴＤＢが設けられている。時分割データバスＴＤＢを介して表示データＤＤと差分データＳＤと符号データＦＤとが転送される。以下では時分割データバスＴＤＢにより転送されるデータを時分割データＴＤという。なお、制御基板ＣＵ内の相違取得部ＤＡＵ、プリチャージ電位算出部ＰＡＵおよびタイミング生成部ＴＧＵの構成は図１の例と同様である。
【００３９】
映像信号線駆動回路ＸＤＶに含まれる時分割受信部ＤＴＳは、制御基板ＣＵから時分割データバスＴＤＢを介して時分割データＴＤを受信する。図１１は、制御基板ＣＵが送信する送信信号Ｔｘと、映像信号線駆動回路ＸＤＶが受信する受信信号Ｒｘとを示す図である。本図は第１の実施形態における図４に対応する。図１１にはタイミング制御信号ＴＳとして、クロックＣｌｋと、転送スタート信号Ｓｓｔａｒｔとデータ種別切替信号Ｓｓｔａｒｔ２とを示している。本図中でＡｋ（ｋは１以上の整数とする）はｋ列目の画素回路ＰＣに対する差分データＳＤおよび符号データＦＤである。また、クロックＣｌｋは第１の実施形態のものの２倍の周波数である。時分割データＴＤの内容は、ある行のデータの転送が開始される転送スタート信号Ｓｓｔａｒｔがハイレベルとなってからデータ種別切替信号がハイレベルになる直前までは表示データＤＤであり、データ種別切替信号がハイレベルとなり、次の行のデータ転送が開始される転送スタート信号Ｓｓｔａｒｔがハイレベルとなるまでは差分データＳＤおよび符号データＦＤである。なお、時分割データバスＴＤＢの幅は表示データＤＤにあわせて８ビットであり、差分データＳＤおよび符号データＦＤは時分割データバスＴＤＢのうち６＋１の７ビットを用いて転送される。
【００４０】
時分割受信部ＤＴＳは、時分割データＴＤの内容が表示データＤＤであるときには表示データメモリＤＬＭに表示データＤＤを出力し、時分割データＴＤの内容が差分データＳＤおよび符号データＦＤである場合にはそれらのデータを演算部ＰＲＵに出力する。演算部ＰＲＵは、差分データＳＤおよび符号データＦＤに対応する表示データＤＤを表示データメモリＤＬＭから取得し、第１の実施形態と同じ方法でプリチャージデータＰＤを演算する。演算されたプリチャージデータＰＤはプリチャージデータメモリＰＬＭに記憶される。データ出力セレクタＨＤＳは、１行分のプリチャージデータＰＤと、１行分の表示データＤＤとを順に映像信号線出力部ＤＡＣに出力する。映像信号線出力部ＤＡＣは第１の実施形態の例と同じように電位を映像信号線ＳＬに印加する。
【００４１】
これまで本発明の様々な実施形態について説明してきたが、本発明の内容はこれに限られず、その技術的思想の範囲内で適用が可能である。例えば、上述の実施形態では対向基板に対向電極が配置される（例えばＴＮ方式やＶＡ方式などの）液晶表示装置について説明しているが、その対向電極に相当するコモン電極がアレイ基板に配置されるＩＰＳ方式の液晶表示装置にも適用できるのは言うまでもない。また、有機ＥＬ表示装置にも適用できる。映像信号線ＳＬを用いて画素回路に電位を供給する点、またその電位を供給する期間が限られる点はどれも同じであり、共通の課題が生じるからである。
【符号の説明】
【００４２】
ＣＵ  制御基板、ＤＡ  表示領域、ＤＡＵ  相違取得部、ＧＬ  走査線、ＰＡＵ  プリチャージ電位算出部、ＰＣ，ＰＣＲ，ＰＣＧ，ＰＣＢ  画素回路、ＳＬ  映像信号線、ＴＧＵ  タイミング生成部、ＸＤＶ  映像信号線駆動回路、ＹＤＶ  垂直走査回路、ＤＤＢ  表示データバス、ＦＤＢ  符号データバス、ＳＤＢ  差分データバス、ＴＤＢ  時分割データバス、ＴＢ  タイミング制御バス、ＰＸ  画素電極、ＴＲ  画素トランジスタ、ＣＴＳ  時分割送信部、ＤＴＳ  時分割受信部、ＨＬＭ  先行ラインメモリ、ＬＵＴ  ルックアップテーブル、ＤＡＣ  映像信号線出力部、ＤＬＭ  表示データメモリ、ＨＤＳ  データ出力セレクタ、ＰＬＭ  プリチャージデータメモリ、ＰＲＵ  演算部、ＤＤ  表示データ、ＦＤ  符号データ、ＰＤ  プリチャージデータ、ＳＤ  差分データ、ＨＰＳ  ハーフ水平同期信号、ＴＤ  時分割データ、ＴＳ  タイミング制御信号、Ｔｘ  送信信号、Ｒｘ  受信信号、Ｃｌｋ  クロック、ＤＰ  転送期間、Ｓｓｔａｒｔ  転送スタート信号、Ｓｓｔａｒｔ２  データ種別切替信号、Ｖｃ  プリチャージ電位、Ｖｉｎ  入力電位、Ｖｍ  映像信号線の測定電位。
【図１】
0005470123.tif 000002
【図２】
0005470123.tif 000003
【図３】
0005470123.tif 000004
【図４】
0005470123.tif 000005
【図５】
0005470123.tif 000006
【図６】
0005470123.tif 000007
【図７】
0005470123.tif 000008
【図８】
0005470123.tif 000009
【図９】
0005470123.tif 000010
【図１０】
0005470123.tif 000011
【図１１】
0005470123.tif 000012