(57)【特許請求の範囲】
【請求項１】
絶縁体トンネル障壁層を挟む一対の電極層としての第１自由層および第１半固定層により構成され、かつ、負の磁気抵抗効果を奏する第１種素子と、絶縁体トンネル障壁層を挟む一対の強磁性電極層として第２自由層および第２半固定層により構成され、かつ、インバース型の磁気抵抗効果を奏する第２種素子とを備え、前記第１種素子および前記第２種素子が直列接続されることにより構成されている集合素子と、
前記集合素子における磁場を形成するための電流が流される導線と、
前記導線の電流のＯＮ／ＯＦＦを切り替えるように構成されている入力端子と、
前記集合素子に電圧を印加するように構成されている電圧印加要素と、
前記第１種素子と前記第２種素子との接続箇所に接続されている出力端子とを備え、
前記第１自由層および前記第２自由層は、第１閾値以上の強さの磁界によって磁化の向きが反転可能な伝導性強磁性体からなり、前記第１半固定層および前記第２半固定層は、前記第１閾値より大きい第２閾値以上の強さの磁界によって磁化の向きが反転可能な伝導性強磁性体からなり、
前記第１閾値以上かつ前記第２閾値未満の強さの磁界が前記集合素子にかけられることにより、前記第１自由層および前記第２自由層のそれぞれの磁化の向きが当該磁界の方向に一致し、前記第２閾値以上の強さの磁界が集合素子にかけられることにより、前記第１自由層および前記第２自由層のそれぞれの磁化の向きのみならず、前記第１固定層および前記第２固定層のそれぞれの磁化の向きが当該磁界の方向に一致するように構成されていることを特徴とする論理回路。
【請求項２】
請求項１記載の論理回路において、
前記集合素子が、並列接続されている一対の前記第１種素子と、直列接続されている一対の前記第２種素子を備え、前記一対の第１種素子のそれぞれと、前記一対の第２種素子のうち一方とが接続されることにより構成され、
前記第１種素子および前記第２種素子の組み合わせの対のそれぞれに加えられる磁界を形成する電流が流される一対の前記導線と、
前記一対の導線のそれぞれの電流のＯＮ／ＯＦＦを切り替えるように構成されている一対の前記入力端子とを備えていることを特徴とする論理回路。
【請求項３】
請求項１または２のうち少なくとも１つに記載の論理回路を構成要素として備えていることを特徴とする集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は論理回路およびこれを構成要素として有する集積回路に関する。
【背景技術】
【０００２】
ＰＡＬ（Programmable Array Logic）にしたがい、ＰＬＤ（Programmable Logic device）を用いた論理回路が提案されている（非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】ゼロから学ぶディジタル論理回路  秋田純一著（講談社（2003））
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、ＰＡＬによれば、さまざまな演算処理を実行するには、論理回路の構成要素である素子数、さらには配線数が多くなるため、回路が全体として大型化してしまう。【０００５】
そこで、本発明は、再構築可能でありながら、従来よりも小型化および省電力化を図ることができる論理回路等を提供することを解決課題とする。
【課題を解決するための手段】
【０００６】
本発明の論理回路は、絶縁体トンネル障壁層を挟む一対の電極層としての第１自由層および第１半固定層により構成され、かつ、負の磁気抵抗効果を奏する第１種素子と、絶縁体トンネル障壁層を挟む一対の強磁性電極層として第２自由層および第２半固定層により構成され、かつ、インバース型の磁気抵抗効果を奏する第２種素子とを備え、前記第１種素子および前記第２種素子が直列接続されることにより構成されている集合素子と、前記集合素子における磁場を形成するための電流が流される導線と、前記導線の電流のＯＮ／ＯＦＦを切り替えるように構成されている入力端子と、前記集合素子に電圧を印加するように構成されている電圧印加要素と、前記第１種素子と前記第２種素子との接続箇所に接続されている出力端子とを備え、前記第１自由層および前記第２自由層は、第１閾値以上の強さの磁界によって磁化の向きが反転可能な伝導性強磁性体からなり、前記第１半固定層および前記第２半固定層は、前記第１閾値より大きい第２閾値以上の強さの磁界によって磁化の向きが反転可能な伝導性強磁性体からなり、前記第１閾値以上かつ前記第２閾値未満の強さの磁界が前記集合素子にかけられることにより、前記第１自由層および前記第２自由層のそれぞれの磁化の向きが当該磁界の方向に一致し、前記第２閾値以上の強さの磁界が集合素子にかけられることにより、前記第１自由層および前記第２自由層のそれぞれの磁化の向きのみならず、前記第１固定層および前記第２固定層のそれぞれの磁化の向きが当該磁界の方向に一致するように構成されていることを特徴とする。【０００７】
前記集合素子が、並列接続されている一対の前記第１種素子と、直列接続されている一対の前記第２種素子を備え、前記一対の第１種素子のそれぞれと、前記一対の第２種素子のうち一方とが接続されることにより構成され、前記第１種素子および前記第２種素子の組み合わせの対のそれぞれに加えられる磁界を形成する電流が流される一対の前記導線と、前記一対の導線のそれぞれの電流のＯＮ／ＯＦＦを切り替えるように構成されている一対の前記入力端子とを備えていてもよい。【０００８】
本発明の集積回路は、前記論理回路のうち少なくとも１つを構成要素として備えていることを特徴とする。【０００９】
本発明によれば、次に説明するように再構築可能、かつ、入力端子を通じて導線に流れる電流の高低（ＯＮ／ＯＦＦまたは１／０）を入力信号とし、集合素子の出力端子電圧の高低を出力信号とする小型の論理回路が構成される。【００１０】
入力端子を通じて導線を流れる電流のＯＮ／ＯＦＦが切り替えられることにより、集合素子における磁界の強弱が調節され、この集合素子を構成する第１種素子（第１トンネル磁気抵抗効果素子）および第２種素子（第２トンネル磁気抵抗効果素子）のそれぞれの磁化状態が調節される。具体的には、第１閾値以上の強さの磁界により、自由層の磁化の方向が調節される。固定層および自由層は保持力が異なる強磁性金属により構成されているので、第１閾値よりも高い第２閾値未満の強さの磁界では固定層の磁化の方向は反転されない。【００１１】
これにより、各磁気トンネル接合素子を構成する自由層および固定層の磁化の方向の組み合わせパターンが切り替えられる。これに応じて、第１種素子および第２種素子のそれぞれの抵抗値の高低の組み合わせパターンが切り替えられる。複数の回路の構成に依らずに本発明１個の論理回路で論理構成を変えることができ、各磁気トンネル接合素子はナノサイズの電極面積を有する素子として作成されるので、当該論理回路の小型化が図られる。また、多数の論理回路により構成される集積回路の集積度を高め、その小型化を図ることができる。【００１２】
また、第２閾値以上の強さの磁界により、自由層のみならず固定層の磁化の方向が変更されうる。これにより、電流のＯＮ／ＯＦＦに応じた自由層の磁化の方向と、固定層の磁化の方向との組み合わせパターンが変更されうる。すなわち、固定層の磁化の方向が変更されることによって、元の論理回路とは異なる論理回路が構築されうる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１実施形態としての論理回路の構成説明図。
【図２】本発明の第１実施形態としての論理回路の機能に関する説明図。
【図３】本発明の第２実施形態としての論理回路の構成説明図。
【図４】本発明の第２実施形態としての論理回路の機能に関する説明図。
【図５】本発明の第２実施形態としての論理回路の構成説明図。
【発明を実施するための形態】
【００１４】
（本発明の第１実施形態としての論理回路の構成）
本発明の第１実施形態としての論理回路の構成が図１に模擬的に示されている。図１に示されている論理回路は、集合素子ITMRを備えている。集合素子ITMRは、負の磁気抵抗効果を奏する第１種素子TMR1と、インバース型の磁気抵抗効果を奏する第２種素子TMR2とにより構成されている。
【００１５】
第１種素子TMR1は厚さ数ｎｍ以下の絶縁体トンネル障壁層TL1を挟む一対の電極層としての第１自由層ML1および第１半固定層FL1により構成されている。同様に、第２種素子TMR2は厚さ数ｎｍ以下の絶縁体トンネル障壁層TL2を挟む一対の強磁性電極層として第２自由層ML2および第２半固定層FL2により構成されている。トンネル障壁層TL1およびTL2としては、酸化アルミニウム（AlOx）または酸化マグネシウム（MgO）が用いられる。
【００１６】
本実施形態では、第１半固定層FL1と、第２自由層ML2とが接続されることにより、第１種素子TMR1と第２種素子TMR2とが直列接続されている。このほか、第１半固定層FL1と、第２半固定層FL2とが接続される等、任意の接続形態により第１種素子TMR1と第２種素子TMR2とが直列接続されていてもよい。
【００１７】
第１自由層ML1および第２自由層ML2は、第１閾値Hc1以上の強さの磁界によって磁化の向きが反転可能な伝導性強磁性体（たとえばFe）からなる。第１半固定層FL1および第２半固定層FL2は、第１閾値Hc1より大きい第２閾値Hc2以上の強さの磁界によって磁化の向きが反転可能な伝導性強磁性体（たとえば，それぞれCo，Fe3O4）からなる。
【００１８】
さらに、論理回路は、第１種素子TMR1および第２種素子TMR2に加えられる磁界を形成する電流が流される導線Iqと、導線Iqに流れる電流を調節するように構成されている入力端子INと、集合素子ITMRに電圧を印加するように構成されている電圧印加要素（VDDおよびGNDの間に電位差を生じさせるように構成されている）と、集合素子ITMRに接続されている出力端子OUTとを備えている。
【００１９】
入力端子INはMOS-FETにより構成されており、そのスイッチングにより導線Iqにおける電流の有無またはＯＮ／ＯＦＦが切り替えられる。導線Iqには図１の紙面に垂直な方向に電流が流れ、導線Iqを中心として時計回りまたは反時計回りの成分を有する磁界が形成される。なお、集合素子ITMRを基準として導線Iqの反対側に、当該導線Iqに直交する他の導線が設けられ、他の導線にも電流が流されている状態で、導線Iqに流される電流が調節されることにより集合素子における磁界が調節されてもよい。
【００２０】
出力端子OUTは、第１種素子TMR1および第２種素子TMR2の間に接続されている。
【００２１】
論理回路は、たとえばSi基板の上に、エピタキシャル成長法によって前記各層および要素が形成されたナノ人工結晶格子として製造される。
【００２２】
（本発明の第１実施形態としての論理回路の機能）
入力端子INがＯＦＦからＯＮに切り替えられると、導線Iqに電流が流れることにより、第１閾値Hc1以上かつ第２閾値Hc2未満の強さの磁界が集合素子ITMRにかかる。その結果、集合素子ITMRを構成する第１種素子TMR1および第２種素子TMR2のそれぞれの自由層ML1, ML2の磁化の向きが、当該磁界の方向に一致する。すなわち、自由層ML1, ML2の元の磁化方向が、磁界の方向と逆であった場合、当該磁界によって自由層ML1, ML2の磁化の向きが反転する。
【００２３】
さらに、たとえば、導線Iqにおける電流が増加されることにより、第２閾値Hc2未満の強さの磁界が集合素子ITMRにかかる。その結果、集合素子ITMRを構成する第１種素子TMR1および第２種素子TMR2のそれぞれの自由層ML1, ML2の磁化の向きのみならず、固定層FL1, FL2の磁化の向きが、当該磁界の方向に一致する。すなわち、固定層FL1, FL2の元の磁化の向きが、磁界の方向と逆であった場合、当該磁界によって固定層FL1, FL2の磁化の向きが反転する。
【００２４】
磁気トンネル接合素子を構成する一対の電極層の磁化の向きが平行であることを、当該磁気トンネル接合素子が「パラ状態」であると表現する。磁気トンネル接合素子を構成する一対の電極層の磁化の向きが反平行であることを、当該磁気トンネル接合素子が「アンチパラ状態」であると表現する。
【００２５】
入力端子INのＯＦＦ状態（導線Iqに電流が流れていない状態）は入力ｘが「０」である状態であると定義され、入力端子INのＯＮ状態（導線Iqに電流が流れている状態）は入力ｘが「１」である状態であると定義される。出力端子OUTの電圧が低電圧である状態は出力ｙが「０」である状態と定義され、出力端子の電圧が高電圧である状態は出力ｙが「１」である状態と定義される。
【００２６】
（ＮＯＴ回路）
磁場が印加されていない状態で第１種素子TMR1および第２種素子TMR2がパラ状態である場合、前記構成の論理回路によりＮＯＴ回路が構成される。たとえば、第２閾値Hc2以上の強さの磁界が集合素子ITMRに加えられることにより、第１種素子TMR1および第２種素子TMR2の両方がパラ状態とされうる。
【００２７】
この場合、入力ｘが０であるとき、図２（ａ）に示されているように、第１種素子TMR1がパラ状態かつ低抵抗状態（斜線付）である一方、第２種素子TMR2がパラ状態かつ高抵抗状態である。一方、入力ｘが１であるとき、図２（ｂ）に示されているように、第１種素子TMR1がアンチパラ状態かつ高抵抗状態である一方、第２種素子TMR2がアンチパラ状態かつ低抵抗状態である。このため、入力ｘ＝０である場合、出力ｙ＝１となる一方、入力ｘ＝１である場合、出力ｙ＝０となる。
【００２８】
（ＮＯＴ回路の消滅）
磁場が印加されていない状態で第１種素子TMR1および第２種素子TMR2がアンチパラ状態である場合、論理回路はＮＯＴ回路ではなくなる。たとえば、まず、第２閾値Hc2以上の磁界が集合素子ITMRに加えられることにより、第１種素子TMR1および第２種素子TMR2の両方がパラ状態とされた後、第１閾値Hc1以上かつ第２閾値Hc2未満の強さで、先とは逆向きの磁界が集合素子ITMRに加えられることにより、第１種素子TMR1および第２種素子TMR2の両方がアンチパラ状態とされうる。
【００２９】
この場合、入力ｘが０であるとき、図２（ｂ）に示されているように、第１種素子TMR1がアンチパラ状態かつ高抵抗状態である一方、第２種素子TMR2がアンチパラ状態かつ低抵抗状態である。一方、入力ｘが１であるとき、図２（ａ）に示されているように、第１種素子TMR1がパラ状態かつ低抵抗状態である一方、第２種素子TMR2がパラ状態かつ高抵抗状態である。このため、入力ｘ＝０である場合、出力ｙ＝０となる一方、入力ｘ＝１である場合、出力ｙ＝１となる。
【００３０】
（本発明の第２実施形態としての論理回路の構成）
本発明の第２実施形態としての論理回路の構成が図３に模擬的に示されている。図３に示されている論理回路は、集合素子ITMRを備えている。集合素子ITMRは、負の磁気抵抗効果を奏する一対の第１種素子TMR11およびTMR12と、インバース型の磁気抵抗効果を奏する一対の第２種素子TMR21およびTMR22とにより構成されている。
【００３１】
第１種素子TMR1i(i=1,2)は、第１実施形態における第１種素子TMR1と同様の構成であり、また、第２種素子TMR2i(i=1,2)は、第１実施形態における第２種素子TMR2と同様の構成なので、更なる説明を省略する。
【００３２】
本実施形態では、第１の第１自由層ML11と第２の第１自由層ML12とが接続され、かつ、第１の第１半固定層FL11と第２の第１半固定層FL12とが接続されることにより、一対の第１種素子TMR11, TMR12が並列接続されている。このほか、第１の第１自由層ML11と第２の第１半固定層FL12とが接続され、かつ、第１の第１半固定層FL11と第２の第１自由層ML12とが接続されることにより、一対の第１種素子TMR11, TMR12が並列接続されていてもよい。
【００３３】
本実施形態では、第２の第２半固定層FL22と第１の第２半固定層FL12とが接続されることにより、一対の第２種素子TMR21, TMR22が直列接続されている。このほか、第１の第２自由層ML21と第２の第２自由層ML22とが接続される等の任意の形態により、一対の第２種素子TMR21, TMR22が直列接続されていてもよい。
【００３４】
本実施形態では、第２の第１半固定層FL12と第２の第２自由層ML22とが接続されることにより、一対の第１種素子TMR11, TMR12と、一対の第２種素子TMR21, TMR22とが接続されている。このほか、一対の第１種素子TMR11, TMR12の接続形態および一対の第２種素子TMR21, TMR22の接続形態のうち少なくとも一方が、変更されることに応じて、さまざまな形態で一対の第１種素子TMR11, TMR12と、一対の第２種素子TMR21, TMR22とが接続されてもよい。
【００３５】
さらに、論理回路は、第１種素子TMR1i(i=1,2)および第２種素子TMR2iの組み合わせの対のそれぞれに加えられる磁界を形成する電流が流される一対の導線Iqiと、当該一対の導線Iqiのそれぞれの電流のＯＮ／ＯＦＦを切り替えるように構成されている一対の入力端子INiと、集合素子ITMRに電圧を印加するように構成されている電圧印加要素（VDDおよびGNDの間に電位差を生じさせるように構成されている）と、集合素子ITMRに接続されている出力端子OUTとを備えている。
【００３６】
第ｉ入力端子INiはＭＯＳ−ＦＥＴにより構成されており、そのスイッチングにより第ｉ導線Iqiにおける電流の有無またはＯＮ／ＯＦＦが切り替えられる。第ｉ導線Iqiには図３の紙面に垂直な方向に電流が流れ、第ｉ導線Iqiを中心として時計回りまたは反時計回りの成分を有する磁界が形成される。
【００３７】
なお、集合素子ITMRを基準として導線Iqiの反対側に、当該導線Iqiに直交する他の導線が設けられ、他の導線にも電流が流されている状態で、導線Iqiに流される電流が調節されることにより集合素子における磁界が調節されてもよい。
【００３８】
出力端子OUTは、第１種素子TMR12および第２種素子TMR22の間に接続されている。
【００３９】
論理回路は、図５に示されているように、たとえばSi基板の上に、エピタキシャル成長法によって前記各層および要素が形成されたナノ人工結晶格子として製造される。紙面に対して垂直な方向に電流が流される磁化反転用導線Ｚが必要に応じて設けられてもよい。
【００４０】
第１自由層ML11, ML12は、正スピン分極率磁性体自由層により構成され、第１半固定層FL11, FL12は、正スピン分極率磁性体半固定層により構成されている。第２自由層ML21, ML22は、負スピン分極率磁性体自由層により構成され、第２半固定層FL21, FL22は、正スピン分極率磁性体半固定層により構成されている。
【００４１】
（第２実施形態の論理回路の機能）
第ｉ入力端子INiがＯＦＦからＯＮに切り替えられると、第ｉ導線Iqiに電流が流れることにより、第１閾値Hc1以上かつ第２閾値Hc2未満の強さの磁界が集合素子ITMRを構成する、第ｉの第１種素子TMR1iおよび第ｉの第２種素子TMR2iにかかる。その結果、第ｉの第１自由層ML1iおよび第ｉの第２自由層ML2iの磁化の向きが、当該磁界の方向に一致する。すなわち、自由層ML1i, ML2iの元の磁化方向が、磁界の方向と逆であった場合、当該磁界によって当該自由層ML1i, ML2iの磁化の向きが反転する。
【００４２】
さらに、たとえば、第ｉ導線Iqiにおける電流が増加されることにより、第２閾値Hc2未満の強さの磁界が集合素子ITMRを構成する第ｉの第１種素子TMR1iおよび第ｉの第２種素子TMR2iにかかる。その結果、自由層ML1i, ML2iの磁化の向きのみならず、第ｉの第１半固定層FL1iおよび第ｉの第２半固定層FL2iの磁化の向きが、当該磁界の方向に一致する。すなわち、半固定層FL1i, FL2iの元の磁化の向きが、磁界の方向と逆であった場合、当該磁界によって当該半固定層FL1i, FL2iの磁化の向きが反転する。
【００４３】
第ｉ入力端子INiのＯＦＦ状態（導線Iqiに電流が流れていない状態）は入力ｘiが「０」である状態であると定義され、第ｉ入力端子INiのＯＮ状態（第ｉ導線Iqiに電流が流れている状態）は入力ｘiが「１」である状態であると定義される。出力端子OUTの電圧が低電圧である状態は出力ｙが「０」である状態と定義され、出力端子の電圧が高電圧である状態は出力ｙが「１」である状態と定義される。
【００４４】
（ＮＡＮＤ回路について）
第１種素子TMR11, TMR12側が高電位側（バイアス電圧印加側）であり、かつ、磁場が印加されていない状態で磁気トンネル接合素子TMR11, TMR12, TMR21およびTMR22がパラ状態である場合、前記構成の論理回路によりＮＡＮＤ回路が構成される。
【００４５】
この場合、第１入力ｘ1が０であるとき、図４（ａ）に示されているように第１種素子TMR11がパラ状態かつ低抵抗状態である一方、第２種素子TMR21がパラ状態かつ高抵抗状態である。第１入力ｘ1が１であるとき、図４（ｂ）に示されているように第１種素子TMR11がアンチパラ状態かつ高抵抗状態である一方、第２種素子TMR21がアンチパラ状態かつ低抵抗状態である。
【００４６】
さらに、第２入力ｘ2が０であるとき、図４（ａ）に示されているように第１種素子TMR12がパラ状態かつ低抵抗状態である一方、第２種素子TMR22がパラ状態かつ高抵抗状態である。第２入力ｘ2が１であるとき、図４（ｂ）に示されているように第１種素子TMR12がアンチパラ状態かつ高抵抗状態である一方、第２種素子TMR22がアンチパラ状態かつ低抵抗状態である。
【００４７】
このため、第１入力ｘ1＝０、第２入力ｘ2＝０である場合、出力ｙ＝１となる。第１入力ｘ1＝１、第２入力ｘ2＝０である場合、出力ｙ＝１となる。第１入力ｘ1＝０、第２入力ｘ2＝１である場合、出力ｙ＝１となる。第１入力ｘ1＝１、第２入力ｘ2＝１である場合、出力ｙ＝０となる。
【００４８】
（ＡＮＤ回路について）
第１種素子TMR11, TMR12側が低電位側（接地側）であり、かつ、磁場が印加されていない状態で磁気トンネル接合素子TMR11, TMR12, TMR21およびTMR22がパラ状態である場合、論理回路によりＡＮＤ回路が構成される。この場合、第１入力ｘ1および第２入力ｘ2に応じたトンネル接合素子TMR11, TMR12, TMR21およびTMR22のそれぞれの状態遷移態様は、ＮＡＮＤ回路と同様である（図４（ａ）（ｂ）参照）。
【００４９】
第１入力ｘ1＝０、第２入力ｘ2＝０である場合、出力ｙ＝０となる。第１入力ｘ1＝１、第２入力ｘ2＝０である場合、出力ｙ＝０となる。第１入力ｘ1＝０、第２入力ｘ2＝１である場合、出力ｙ＝０となる。第１入力ｘ1＝１、第２入力ｘ2＝１である場合、出力ｙ＝１となる。
【００５０】
（ＯＲ回路について）
第１種素子TMR11, TMR12側が高電位側（バイアス電圧印加側）であり、かつ、磁場が印加されていない状態で磁気トンネル接合素子TMR11, TMR12, TMR21およびTMR22がアンチパラ状態である場合、論理回路によりＯＲ回路が構成される。
【００５１】
この場合、第１入力ｘ1が０であるとき、図４（ｂ）に示されているように第１種素子TMR11がアンチパラ状態かつ高抵抗状態である一方、第２種素子TMR21がアンチパラ状態かつ低抵抗状態である。第１入力ｘ1が１であるとき、図４（ａ）に示されているように第１種素子TMR11がパラ状態かつ低抵抗状態である一方、第２種素子TMR21がパラ状態かつ高抵抗状態である。
【００５２】
さらに、第２入力ｘ2が０であるとき、図４（ｂ）に示されているように第１種素子TMR12がアンチパラ状態かつ高抵抗状態である一方、第２種素子TMR22がアンチパラ状態かつ低抵抗状態である。第２入力ｘ2が１であるとき、図４（ａ）に示されているように第１種素子TMR12がパラ状態かつ低抵抗状態である一方、第２種素子TMR22がパラ状態かつ高抵抗状態である。
【００５３】
このため、第１入力ｘ1＝０、第２入力ｘ2＝０である場合、出力ｙ＝０となる。第１入力ｘ1＝１、第２入力ｘ2＝０である場合、出力ｙ＝１となる。第１入力ｘ1＝０、第２入力ｘ2＝１である場合、出力ｙ＝１となる。第１入力ｘ1＝１、第２入力ｘ2＝１である場合、出力ｙ＝１となる。
【００５４】
（ＮＯＲ回路について）
第１種素子TMR11, TMR12側が低電位側（接地側）であり、かつ、磁場が印加されていない状態で磁気トンネル接合素子TMR11, TMR12, TMR21およびTMR22がパラ状態である場合、論理回路によりＮＯＲ回路が構成される。この場合、第１入力ｘ1および第２入力ｘ2に応じたトンネル接合素子TMR11, TMR12, TMR21およびTMR22のそれぞれの状態遷移態様は、ＯＲ回路と同様である（図４（ａ）（ｂ）参照）。
【００５５】
このため、第１入力ｘ1＝０、第２入力ｘ2＝０である場合、出力ｙ＝１となる。第１入力ｘ1＝１、第２入力ｘ2＝０である場合、出力ｙ＝１となる。第１入力ｘ1＝０、第２入力ｘ2＝１である場合、出力ｙ＝１となる。第１入力ｘ1＝１、第２入力ｘ2＝１である場合、出力ｙ＝０となる。
【００５６】
図５に示されている論理回路において、２つのＦＥＴに接続されている導線と、磁化反転用導線（ｅ）とに電流が流され、第１種素子および第２種素子がともに上下の電極磁性体の磁化の向きが平行にされている状態について考察する。
【００５７】
ＶＤＤ電圧が印加され、両方のＦＥＴの入力端子ＩＮの入力が「０」に制御されている状態において、２つの第１種素子はともに導通状態「１」となる。その一方、２つの第２種素子はともに非導通状態「０」となる。これにより、出力端子ＯＵＴの出力は「１」となり、否定論理積となる。
【００５８】
さらに、一方の入力端子ＩＮの入力のみが「０」であっても、いずれか一方の第１種素子は導通状態となる。その一方、いずれか一方の第２種素子が非導通状態となる。これにより、出力端子ＯＵＴの出力は「１」となり、否定論理積となる。
【００５９】
このように、本実施形態の論理回路により、表１に示されているようなＮＡＮＤ回路の真理値表に示されている否定論理積が実現される。いずれの状態においても、論理状態を変化させるとき以外は電流が流されないので消費電力が低く抑制される。
【００６０】
【表１】
0005573850.tif 000002
表２に示されているように、通常の上下電極の磁化の向きとしてパラ（平行）とアンチパラ（反平行）とが切り替えられ、これに代えてまたは加えて、ＶＤＤとＧＮＤとが入れ替えられることにより、ＮＡＮＤ論理回路、ＯＲ論理回路、ＡＮＤ論理回路およびＮＯＲ論理回路が相互に切り替えられうる、または、変換されうる。
【００６１】
【表２】
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また、２つのＩＮによって発生する磁界が逆向きにされ、ＶＤＤとＧＮＤとが交換されることにより、ＸＯＲ回路と一致回路とが実現される。さらに、２個のＩＮが電気的に接続されることによりＮＯＴ論理回路が実現される。
【００６２】
（本発明の論理回路の作用効果）
本発明の論理回路によれば、次に説明するように再構築可能、かつ、入力端子を通じて導線に流れる電流の高低（ＯＮ／ＯＦＦまたは１／０）を入力信号とし、集合素子の出力端子電圧の高低を出力信号とする小型の論理回路が構成される。
【００６３】
入力端子INを通じて導線Iqを流れる電流のＯＮ／ＯＦＦが切り替えられることにより、集合素子ITMRにおける磁界Hの強弱が調節され、この集合素子ITMRを構成する第１種素子TMR1および第２種素子TMR2のそれぞれの磁化状態が調節される。具体的には、第１閾値Hc1以上の強さの磁界により、自由層ML11, ML12の磁化の方向が調節される。
【００６４】
これにより、各磁気トンネル接合素子を構成する自由層ML1, ML2および半固定層FL1, FL2の磁化の方向の組み合わせパターンが切り替えられる。これに応じて、第１種素子TMR1および第２種素子TMR2のそれぞれの抵抗値の高低の組み合わせパターンが切り替えられる。各磁気トンネル接合素子はナノサイズの電極面積を有する素子として作成されるので、当該論理回路の小型化が図られる。また、多数の論理回路により構成される集積回路の集積度を高め、その小型化を図ることができる。
【００６５】
また、第２閾値Hc2以上の強さの磁界により、自由層ML1, ML2のみならず半固定層FL1, FL2の磁化の方向が変更されうる。これにより、電流のＯＮ／ＯＦＦに応じた自由層ML1, ML2の磁化の方向と、半固定層FL1, FL2の磁化の方向との組み合わせパターンが変更されうる。すなわち、固定層の磁化の方向が変更されることによって、元の論理回路とは異なる論理回路が構築されうる。
【００６６】
また、Ｃ−ＭＯＳを用いた論理回路は「電流」によりＯＮ／ＯＦＦが切り替えられるのに対して、本発明の論理回路は「磁場」によりＯＮ／ＯＦＦが切り替えられるという点で相違する。このため、本発明の論理回路によれば、磁化反転のために必要な電力が消費されるにしか過ぎないので、Ｃ−ＭＯＳを用いた論理回路と比較して消費電力の節約が図られる。また，Ｃ−ＭＯＳのみでは，論理構成を変えることができないが，本発明の論理回路で論理構成を変えることができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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