(57)【特許請求の範囲】
【請求項１】
絶縁基板の表面に、アモルファス半導体の能動層を有する複数個の第１のＴＦＴ素子と、多結晶半導体の能動層を有する複数個の第２のＴＦＴ素子とが配置されているＴＦＴ基板を有する表示装置であって、
前記第１のＴＦＴ素子および前記第２のＴＦＴ素子は、それぞれ、前記絶縁基板の表面上に、ゲート電極、ゲート絶縁膜、および前記能動層がこの順番で積層された逆スタガ構造であり、かつ、
前記絶縁基板からみた前記能動層の上に、コンタクト層を介して前記能動層に接続するソース電極およびドレイン電極を有し、
前記第２のＴＦＴ素子の前記能動層は、前記絶縁基板からみたゲート絶縁膜の上に、多結晶半導体からなる第１の能動層と、アモルファス半導体からなる第２の能動層とがこの順番で積層されており、
前記第１の能動層は、前記絶縁基板からみて前記ゲート電極の上に位置する部分における膜厚が、６０ないし７０ｎｍであり、
前記第２のＴＦＴ素子の前記第１の能動層は、当該第２のＴＦＴ素子のチャネル長方向に長く延びる帯状結晶を主とする多結晶半導体であることを特徴とする表示装置。
【請求項２】
前記第１のＴＦＴ素子の能動層は、アモルファス半導体のみからなり、
前記第１のＴＦＴ素子の能動層の膜厚と、前記第２のＴＦＴ素子の前記第２の能動層の膜厚とが、概ね同じ厚さであることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記複数個の第１のＴＦＴ素子は、前記絶縁基板の前記表面のうちの表示領域にマトリクス状に配置され、
前記複数個の第２のＴＦＴ素子は、前記絶縁基板の前記表面のうちの前記表示領域の外側に配置されていることを特徴とする請求項１または請求項２に記載の表示装置。
【請求項４】
絶縁基板の表面に、アモルファス半導体の能動層を有する複数個の第１のＴＦＴ素子と、多結晶半導体の能動層を有する複数個の第２のＴＦＴ素子とを形成する表示装置の製造方法であって、
前記絶縁基板の表面に、前記各ＴＦＴ素子のゲート電極、前記各ＴＦＴ素子のゲート絶縁膜としての機能を有する絶縁層、および第１のアモルファス半導体膜を、この順番で形成する第１の工程と、
前記第１の工程の後、前記第１のアモルファス半導体膜のうちの、前記第２のＴＦＴ素子を形成する領域にある部分を多結晶半導体化する第２の工程と、
前記第２の工程の後、一部分を多結晶半導体化した前記第１のアモルファス半導体膜の上に第２のアモルファス半導体膜を形成し、前記第２のアモルファス半導体膜および前記第１のアモルファス半導体膜をエッチングして、前記第１のアモルファス半導体膜からなる前記第１のＴＦＴ素子の能動層と、前記多結晶半導体からなる前記第２のＴＦＴ素子の能動層を形成する第３の工程と、
前記第３の工程の後、前記絶縁層の表面上から前記各能動層に乗り上げる、前記各ＴＦＴ素子のソース電極およびドレイン電極を形成する第４の工程と、
前記第４の工程の後、前記各能動層の上の前記第２のアモルファス半導体膜をソースコンタクト層とドレインコンタクト層とに分離する第５の工程とを有し、
前記第１の工程のうちの前記第１のアモルファス半導体膜を形成する工程は、当該第１のアモルファス半導体膜の膜厚が７５ｎｍ以上になるように形成し、
前記第２の工程は、連続発振レーザをあらかじめ定められた方向に移動させながら前記第１のアモルファス半導体膜を溶融、結晶化させて、前記あらかじめ定められた方向に長く延びる帯状結晶を主とする多結晶半導体を形成し、
前記多結晶半導体は、前記絶縁基板からみて前記ゲート電極の上に位置する部分における膜厚が、６０ないし７０ｎｍであり、
前記あらかじめ定められた方向は、前記第２のＴＦＴ素子のチャネル長方向と一致していることを特徴とする表示装置の製造方法。
【請求項５】
絶縁基板の表面に、アモルファス半導体の能動層を有する複数個の第１のＴＦＴ素子と、多結晶半導体の能動層を有する複数個の第２のＴＦＴ素子とを形成する表示装置の製造方法であって、
前記絶縁基板の表面に、前記各ＴＦＴ素子のゲート電極、前記各ＴＦＴ素子のゲート絶縁膜としての機能を有する絶縁層、および第１のアモルファス半導体膜を、この順番で形成する第１の工程と、
前記第１の工程の後、前記第１のアモルファス半導体膜のうちの、前記第２のＴＦＴ素子を形成する領域にある部分を多結晶半導体化する第２の工程と、
前記第２の工程の後、一部分を多結晶半導体化した前記第１のアモルファス半導体膜をエッチングして、前記第１のアモルファス半導体膜からなる前記第１のＴＦＴ素子の能動層と、前記多結晶半導体からなる前記第２のＴＦＴ素子の能動層を形成する第３の工程と、
前記第３の工程の後、前記各ＴＦＴ素子の能動層の上に、第２のアモルファス半導体膜を形成する第４の工程と、
前記第４の工程の後、前記絶縁層の表面上から前記各能動層に乗り上げる、前記各ＴＦＴ素子のソース電極およびドレイン電極を形成する第５の工程と、
前記第５の工程の後、前記各能動層の上の前記第２のアモルファス半導体膜をソースコンタクト層とドレインコンタクト層とに分離する第６の工程とを有し、
前記第１の工程のうちの前記第１のアモルファス半導体膜を形成する工程は、当該第１のアモルファス半導体膜の膜厚が７５ｎｍ以上になるように形成し、
前記第２の工程は、連続発振レーザをあらかじめ定められた方向に移動させながら前記第１のアモルファス半導体膜を溶融、結晶化させて、前記あらかじめ定められた方向に長く延びる帯状結晶を主とする多結晶半導体を形成し、
前記多結晶半導体は、前記絶縁基板からみて前記ゲート電極の上に位置する部分における膜厚が、６０ないし７０ｎｍであり、
前記あらかじめ定められた方向は、前記第２のＴＦＴ素子のチャネル長方向と一致していることを特徴とする表示装置の製造方法。
【請求項６】
絶縁基板の表面に、アモルファス半導体の能動層を有する複数個の第１のＴＦＴ素子と、多結晶半導体の能動層を有する複数個の第２のＴＦＴ素子とを形成する表示装置の製造方法であって、
前記絶縁基板の表面に、前記各ＴＦＴ素子のゲート電極、前記各ＴＦＴ素子のゲート絶縁膜としての機能を有する絶縁層、および第１のアモルファス半導体膜を、この順番で形成する第１の工程と、
前記第１の工程の後、前記第１のアモルファス半導体膜のうちの、前記第２のＴＦＴ素子を形成する領域にある部分を多結晶半導体化する第２の工程と、
前記第２の工程の後、前記第１のアモルファス半導体膜のうちの、前記多結晶半導体化された部分のみを残し、他のアモルファス半導体の部分を除去する第３の工程と、
前記第３の工程の後、前記絶縁層の表面全体に第３のアモルファス半導体膜および第２のアモルファス半導体膜を、この順番で形成する第４の工程と、
前記第４の工程の後、前記第２のアモルファス半導体膜、前記第３のアモルファス半導体膜、および前記多結晶半導体をエッチングして、前記第３のアモルファス半導体膜からなる前記第１のＴＦＴ素子の能動層と、前記多結晶半導体および前記第３のアモルファス半導体からなる前記第２のＴＦＴ素子の能動層を形成する第５の工程と、
前記第５の工程の後、前記絶縁層の表面上から前記各能動層に乗り上げる、前記各ＴＦＴ素子のソース電極およびドレイン電極を形成する第６の工程と、
前記第６の工程の後、前記各能動層の上の前記第２のアモルファス半導体膜をソースコンタクト層とドレインコンタクト層とに分離する第７の工程とを有し、
前記第１の工程のうちの前記第１のアモルファス半導体膜を形成する工程は、当該第１のアモルファス半導体膜の膜厚が７５ｎｍ以上になるように形成し、
前記第２の工程は、連続発振レーザをあらかじめ定められた方向に移動させながら前記第１のアモルファス半導体膜を溶融、結晶化させて、前記あらかじめ定められた方向に長く延びる帯状結晶を主とする多結晶半導体を形成し、
前記多結晶半導体は、前記絶縁基板からみて前記ゲート電極の上に位置する部分における膜厚が、６０ないし７０ｎｍであり、
前記あらかじめ定められた方向は、前記第２のＴＦＴ素子のチャネル長方向と一致していることを特徴とする表示装置の製造方法。
【請求項７】
前記連続発振レーザは、波長が４００ｎｍよりも長いことを特徴とする請求項４乃至請求項６のいずれか１項に記載の表示装置の製造方法。
【請求項８】
前記連続発振レーザは、波長が５３２ｎｍであることを特徴とする請求項４乃至請求項７のいずれか１項に記載の表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関し、特に、同一基板上にアモルファス半導体を有するＴＦＴ素子と多結晶半導体を有するＴＦＴ素子が形成された表示装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
従来、表示装置には、一対の基板の間に液晶材料を封入した液晶表示パネルを有する液晶表示装置がある。液晶表示装置は、たとえば、テレビやＰＣのモニタ（ディスプレイ）などに使用されている。また、前記テレビなどの液晶表示装置には、アクティブマトリクス型の液晶表示パネル（以下、単に液晶表示パネルと呼ぶ。）が用いられる。
【０００３】
前記液晶表示パネルは、表示領域が複数の画素の集合で設定されており、各画素は、アクティブ素子（スイッチング素子と呼ぶこともある。）として機能するＴＦＴ素子と、画素電極と、対向電極（共通電極と呼ぶこともある。）とを有する。
【０００４】
また、前記各画素が有する前記ＴＦＴ素子は、前記一対の基板のうちの一方の基板（以下、ＴＦＴ基板と呼ぶ。）にマトリクス状に配置されており、当該ＴＦＴ基板には、そのほかに、複数本の走査信号線や複数本の映像信号線、前記画素電極などが配置されている。
【０００５】
前記液晶表示パネルの前記ＴＦＴ素子（アクティブ素子）の能動層は、従来、アモルファスシリコンなどのアモルファス半導体を用いることが多かったが、近年、多結晶シリコンなどの多結晶半導体素子を用いることも増えてきている。
【０００６】
また、従来の液晶表示装置において、前記液晶表示パネルを駆動させるためのデータドライバやゲートドライバには、前記液晶表示パネルとは別工程で製造したＩＣチップが用いられており、液晶表示装置の組み立て工程において、前記液晶表示パネルに接続することが多かった。しかしながら、近年の液晶表示装置には、たとえば、前記ＴＦＴ基板の製造工程において、前記ＴＦＴ基板の表示領域の外側に、前記データドライバや前記ゲートドライバなどのＩＣチップと同等の機能を有する駆動回路を、前記ＴＦＴ素子（アクティブ素子）や前記走査信号線、前記映像信号線などと同時に形成した液晶表示パネルを用いたものもある。
【０００７】
前記ＴＦＴ基板に形成（内蔵）される前記駆動回路は、前記アクティブ素子とは別のＴＦＴ素子や容量素子、抵抗素子などの集積回路であり、高速で動作させる必要がある。そのため、前記駆動回路のＴＦＴ素子の能動層には、多結晶シリコンなどの多結晶半導体を用いることが望ましい。
【０００８】
このとき、前記駆動回路のＴＦＴ素子と前記表示領域のＴＦＴ素子（アクティブ素子）は、ともに多結晶半導体の能動層を有する素子にする場合と、前記駆動回路のＴＦＴ素子は多結晶半導体の能動層を有する素子にし、前記表示領域のＴＦＴ素子はアモルファス半導体の能動層を有する素子にする場合とがある。
【０００９】
従来のＴＦＴ基板のうちの、前記表示領域のＴＦＴ素子の能動層がアモルファスシリコンで形成されているＴＦＴ基板をもとにして、当該ＴＦＴ基板の表示領域の外側に前記駆動回路を形成する場合は、当該ＴＦＴ基板の従来の製造プロセスを活用するために、前記駆動回路のＴＦＴ素子は多結晶半導体の能動層を有する素子にし、前記表示領域のＴＦＴ素子はアモルファス半導体の能動層を有する素子にすることが多い。
【００１０】
このように、一枚の絶縁基板の表面に、多結晶半導体の能動層を有するＴＦＴ素子（以下、ｐ−ＴＦＴ素子と呼ぶ。）と、アモルファス半導体の能動層を有するＴＦＴ素子（以下、ａ−ＴＦＴ素子と呼ぶ。）とを同時に形成するときには、たとえば、前記絶縁基板の表面全体にアモルファス半導体膜を形成し、前記駆動回路を形成する領域のアモルファス半導体のみを溶融、結晶化させて多結晶半導体にした後、部分的に多結晶化したアモルファス半導体膜をエッチングして、各ＴＦＴ素子の能動層を形成する。前記アモルファス半導体を溶融させるときには、たとえば、ＥＬＡ（エキシマ・レーザ・アニーリング）と呼ばれる方法が用いられる（たとえば、特許文献１を参照。）。
【特許文献１】特開平５−５５５７０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、従来の前記ＴＦＴ基板の表示領域に、前記ａ−ＴＦＴ素子を形成するときには、通常、逆スタガ構造（ボトムゲート構造と呼ぶこともある）のＴＦＴ素子を形成することが多い。したがって、上記のような逆スタガ構造のａ−ＴＦＴ素子を有するＴＦＴ基板の製造プロセスを活用して、前記ａ−ＴＦＴ素子と前記ｐ−ＴＦＴ素子とを有するＴＦＴ基板を製造するときには、前記ｐ−ＴＦＴ素子も逆スタガ構造にすることが望ましい。
【００１２】
このとき、前記逆スタガ構造のａ−ＴＦＴ素子およびｐ−ＴＦＴ素子は、たとえば、図６（ａ）乃至図６（ｅ）に示したような手順で、絶縁基板上に同時に形成される。
【００１３】
図６（ａ）乃至図６（ｅ）は、逆スタガ構造のａ−ＴＦＴ素子およびｐ−ＴＦＴ素子を有するＴＦＴ基板の従来の製造方法の一例を示す模式断面図である。
図６（ａ）は、従来の製造方法における第１のアモルファスシリコン膜を形成する工程の後の模式断面図である。図６（ｂ）は、従来の製造方法における第１のアモルファスシリコン膜の一部分を多結晶化する工程の後の模式断面図である。図６（ｃ）は、従来の製造方法における第１のアモルファスシリコン膜および第２のアモルファスシリコン膜をエッチングする工程の後の模式断面図である。図６（ｄ）は、従来の製造方法におけるソース電極およびドレイン電極を形成する工程の後の模式断面図である。図６（ｅ）は、従来の製造方法における第２のアモルファスシリコン膜を分離する工程の後の模式断面図である。
なお、図６（ａ）乃至図６（ｅ）の各図は、二点鎖線の右側にａ−ＴＦＴ素子の形成手順を示しており、前記二点鎖線の左側にｐ−ＴＦＴ素子の形成手順を示している。
【００１４】
一枚のＴＦＴ基板に逆スタガ構造のａ−ＴＦＴ素子とｐ−ＴＦＴ素子とを同時に形成するときには、まず、図６（ａ）に示すように、ガラス基板などの絶縁基板１の表面に、ゲート電極２、第１の絶縁膜３、および第１のアモルファスシリコン膜７ａを、この順番で形成する。なお、第１の絶縁膜３は、たとえば、シリコン酸化膜またはシリコン窒化膜などの絶縁膜であり、各ＴＦＴ素子のゲート絶縁膜としての機能を有する。また、第１のアモルファスシリコン膜７ａは、各ＴＦＴ素子の能動層に用いる膜である。
【００１５】
次に、たとえば、ｐ−ＴＦＴ素子が形成される領域のアモルファスシリコン膜７ａに、ＥＬＡ処理を行い、ｐ−ＴＦＴ素子が形成される領域のアモルファスシリコン膜７ａを、図６（ｂ）に示すように、多結晶シリコン７ｐにする。
【００１６】
次に、ｐ−ＴＦＴ素子が形成される領域を多結晶シリコン７ｐにしたアモルファスシリコン膜７ａの上の全面に第２のアモルファスシリコン膜１０を形成し、当該第２のアモルファスシリコン膜１０の上に、たとえば、図６（ｃ）に示すように、エッチングレジスト１１を形成した後、第２のアモルファスシリコン膜１０およびｐ−ＴＦＴ素子が形成される領域を多結晶シリコン７ｐにしたアモルファスシリコン膜７ａをエッチングして、ａ−ＴＦＴ素子の能動層４０１ａおよびｐ−ＴＦＴ素子の能動層４０１ｐを形成する。なお、各ＴＦＴ素子の能動層４０１ａ，４０１ｐの上に残った第２のアモルファスシリコン膜１０は、各ＴＦＴ素子のコンタクト層として用いる膜であり、後の工程でソースコンタクト層とドレインコンタクト層に分離される。
【００１７】
次に、エッチングレジスト１１を除去し、第１の絶縁層３の上に、前記第２のアモルファスシリコン膜１０を有する各ＴＦＴ素子の能動層４０１ａ，４０１ｐを覆う導電膜を形成した後、当該導電膜をエッチングして、たとえば、図６（ｄ）に示すように、配線５を形成する。このとき、配線５のうちの、１つの能動層４０１ａに乗り上げている２つの配線５は、たとえば、一方がａ−ＴＦＴ素子のソース電極になり、他方がａ−ＴＦＴ素子のドレイン電極になる。同様に、１つの能動層４０１ｐに乗り上げている２つの配線５は、たとえば、一方がｐ−ＴＦＴ素子のソース電極になり、他方がｐ−ＴＦＴ素子のドレイン電極になる。
【００１８】
次に、たとえば、配線５をマスクにして第２のアモルファスシリコン膜１０をエッチングし、図６（ｅ）に示すように、各能動層４０１ａ，４０１ｐの上の第２のアモルファスシリコン膜１０を、ソースコンタクト層４０２とドレインコンタクト層４０３に分離する。図示は省略するが、その後、第２の絶縁層や画素電極などを形成する。
【００１９】
ところで、上記のような手順でａ−ＴＦＴ素子およびｐ−ＴＦＴ素子を同時に形成する場合、前記ＥＬＡ処理に用いられているレーザは、たとえば、紫外光などのパルス発振レーザである。そのため、第１のアモルファスシリコン膜７ａを多結晶シリコン７ｐにする場合、第１のアモルファスシリコン膜７ａの膜厚が、たとえば、７５ｎｍよりも厚くなると、第１のアモルファスシリコン膜７ａの裏側、すなわち、第１の絶縁層３との界面側まで溶融させることが難しい。その結果、たとえば、多結晶シリコン７ｐの結晶粒が小さくなる、結晶性が悪くなるといった問題が発生し、各ｐ−ＴＦＴ素子の動作特性が悪くなる（低下する）といった問題が発生する。
【００２０】
また、上記のような手順でａ−ＴＦＴ素子およびｐ−ＴＦＴ素子を同時に形成する場合、第２のアモルファスシリコン膜１０をソースコンタクト層４０２とドレインコンタクト層４０３とに分離する際に、図６（ｅ）に示したように、各能動層４０１ａ，４０１ｐのチャネル領域（ゲート電極２の上の領域）もエッチングされる。そのため、各ＴＦＴ素子の能動層４０１ａ，４０１ｐを形成した段階で、各能動層４０１ａ，４０１ｐのゲート電極２の上の領域における膜厚が、ある程度の厚みを持っている必要がある。
【００２１】
しかしながら、従来の前記ＥＬＡ処理で第１のアモルファスシリコン膜７ａを多結晶シリコン７ｐにする場合、多結晶シリコン７ｐの結晶性をよくするためには、第１のアモルファスシリコン膜７ａの膜厚を、たとえば、５０ｎｍから６０ｎｍ程度まで薄くする必要がある。
【００２２】
従来の前記ＥＬＡ処理で第１のアモルファスシリコン膜７ａを多結晶シリコン７ｐにすると、ｐ−ＴＦＴ素子の能動層４０１ｐのゲート電極２の上における膜厚は、第１のアモルファスシリコン膜７ａの膜厚よりも薄くなる。その結果、たとえば、第２のアモルファスシリコン膜１０をソースコンタクト層４０２とドレインコンタクト層４０３とに分離する際に、第２のアモルファスシリコン膜１０の除去される部分の下に位置するｐ−ＴＦＴ素子の能動層４０１が薄くなり、ｐ−ＴＦＴ素子の動作特性が悪くなる（低下する）という問題が発生する。
【００２３】
本発明の目的は、たとえば、一枚のＴＦＴ基板にアモルファス半導体の能動層を有するＴＦＴ素子と、多結晶半導体の能動層を有するＴＦＴ素子とが形成された液晶表示装置における、多結晶半導体の能動層を有するＴＦＴ素子の動作特性の低下を容易に防ぐことが可能な技術を提供することにある。
【００２４】
本発明の他の目的は、たとえば、一枚のＴＦＴ基板にアモルファス半導体の能動層を有するＴＦＴ素子と、多結晶半導体の能動層を有するＴＦＴ素子とを同時に形成するときに、多結晶半導体の能動層の結晶性を容易に向上させることが可能な技術を提供することにある。
【００２５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面によって明らかになるであろう。
【課題を解決するための手段】
【００２６】
本願において開示される発明のうち、代表的なものの概略を説明すれば、以下の通りである。
【００２７】
（１）絶縁基板の表面に、アモルファス半導体の能動層を有する複数個の第１のＴＦＴ素子と、多結晶半導体の能動層を有する複数個の第２のＴＦＴ素子とが配置されているＴＦＴ基板を有する表示装置であって、前記第１のＴＦＴ素子および前記第２のＴＦＴ素子は、それぞれ、前記絶縁基板の表面上に、ゲート電極、ゲート絶縁膜、および前記能動層がこの順番で積層された逆スタガ構造であり、かつ、前記絶縁基板からみた前記能動層の上に、コンタクト層を介して前記能動層に接続するソース電極およびドレイン電極を有し、前記第２のＴＦＴ素子の前記能動層は、前記コンタクト層が積層している位置における膜厚が、６０ｎｍよりも厚い表示装置。
【００２８】
（２）前記（１）の表示装置において、前記第２のＴＦＴ素子の前記能動層は、当該第２のＴＦＴ素子のチャネル長方向に長く延びる帯状結晶を主とする多結晶半導体である表示装置。
【００２９】
（３）絶縁基板の表面に、アモルファス半導体の能動層を有する複数個の第１のＴＦＴ素子と、多結晶半導体の能動層を有する複数個の第２のＴＦＴ素子とが配置されているＴＦＴ基板を有する表示装置であって、前記第１のＴＦＴ素子および前記第２のＴＦＴ素子は、それぞれ、前記絶縁基板の表面上に、ゲート電極、ゲート絶縁膜、および前記能動層がこの順番で積層された逆スタガ構造であり、かつ、前記絶縁基板からみた前記能動層の上に、コンタクト層を介して前記能動層に接続するソース電極およびドレイン電極を有し、前記第２のＴＦＴ素子の前記能動層は、前記絶縁基板からみたゲート絶縁膜の上に、多結晶半導体からなる第１の能動層と、アモルファス半導体からなる第２の能動層とがこの順番で積層されており、前記第１の能動層は、前記絶縁基板からみて前記ゲート電極の上に位置する部分おける膜厚が、６０ｎｍよりも厚い表示装置。
【００３０】
（４）前記（３）の表示装置において、前記第１の能動層は、前記第２のＴＦＴ素子の前記能動層は、当該第２のＴＦＴ素子のチャネル長方向に長く延びる帯状結晶を主とする多結晶半導体である表示装置。
【００３１】
（５）前記（３）または（４）の表示装置において、前記第１のＴＦＴ素子の能動層は、アモルファス半導体のみからなり、前記第１のＴＦＴ素子の能動層の膜厚と、前記第２のＴＦＴ素子の前記第２の能動層の膜厚とが、概ね同じ厚さである表示装置。
【００３２】
（６）前記（１）乃至（５）のいずれかの表示装置において、前記複数個の第１のＴＦＴ素子は、前記絶縁基板の前記表面のうちの前記表示領域にマトリクス状に配置され、前記複数個の第２のＴＦＴ素子は、前記絶縁基板の前記表面のうちの前記表示領域の外側に配置されている表示装置。
【００３３】
（７）絶縁基板の表面に、アモルファス半導体の能動層を有する複数個の第１のＴＦＴ素子と、多結晶半導体の能動層を有する複数個の第２のＴＦＴ素子とを形成する表示装置の製造方法であって、前記絶縁基板の表面に、前記各ＴＦＴ素子のゲート電極、前記各ＴＦＴ素子のゲート絶縁膜としての機能を有する絶縁層、および第１のアモルファス半導体膜を、この順番で形成する第１の工程と、前記第１の工程の後、前記第１のアモルファス半導体膜のうちの、前記第２のＴＦＴ素子を形成する領域にある部分を多結晶半導体化する第２の工程と、前記第２の工程の後、一部分を多結晶半導体化した前記第１のアモルファス半導体膜の上に第２のアモルファス半導体膜を形成し、前記第２のアモルファス半導体膜および前記第１のアモルファス半導体膜をエッチングして、前記第１のアモルファス半導体膜からなる前記第１のＴＦＴ素子の能動層と、前記多結晶半導体からなる前記第２のＴＦＴ素子の能動層を形成する第３の工程と、前記第３の工程の後、前記絶縁層の表面上から前記各能動層に乗り上げる、前記各ＴＦＴ素子のソース電極およびドレイン電極を形成する第４の工程と、前記第４の工程の後、前記各能動層の上の前記第２のアモルファス半導体膜をソースコンタクト層とドレインコンタクト層とに分離する第５の工程とを有し、前記第１の工程のうちの前記第１のアモルファス半導体膜を形成する工程は、当該第１のアモルファス半導体膜の膜厚が７５ｎｍ以上になるように形成し、前記第２の工程は、連続発振レーザをあらかじめ定められた方向に移動させながら前記第１のアモルファス半導体膜を溶融、結晶化させて、前記あらかじめ定められた方向に長く延びる帯状結晶を主とする多結晶半導体を形成する表示装置の製造方法。
【００３４】
（８）絶縁基板の表面に、アモルファス半導体の能動層を有する複数個の第１のＴＦＴ素子と、多結晶半導体の能動層を有する複数個の第２のＴＦＴ素子とを形成する表示装置の製造方法であって、前記絶縁基板の表面に、前記各ＴＦＴ素子のゲート電極、前記各ＴＦＴ素子のゲート絶縁膜としての機能を有する絶縁層、および第１のアモルファス半導体膜を、この順番で形成する第１の工程と、前記第１の工程の後、前記第１のアモルファス半導体膜のうちの、前記第２のＴＦＴ素子を形成する領域にある部分を多結晶半導体化する第２の工程と、前記第２の工程の後、一部分を多結晶半導体化した前記第１のアモルファス半導体膜をエッチングして、前記第１のアモルファス半導体膜からなる前記第１のＴＦＴ素子の能動層と、前記多結晶半導体からなる前記第２のＴＦＴ素子の能動層を形成する第３の工程と、前記第３の工程の後、前記各ＴＦＴ素子の能動層の上に、第２のアモルファス半導体膜を形成する第４の工程と、前記第４の工程の後、前記絶縁層の表面上から前記各能動層に乗り上げる、前記各ＴＦＴ素子のソース電極およびドレイン電極を形成する第５の工程と、前記第５の工程の後、前記各能動層の上の前記第２のアモルファス半導体膜をソースコンタクト層とドレインコンタクト層とに分離する第６の工程とを有し、前記第１の工程のうちの前記第１のアモルファス半導体膜を形成する工程は、当該第１のアモルファス半導体膜の膜厚が７５ｎｍ以上になるように形成し、前記第２の工程は、連続発振レーザをあらかじめ定められた方向に移動させながら前記第１のアモルファス半導体膜を溶融、結晶化させて、前記あらかじめ定められた方向に長く延びる帯状結晶を主とする多結晶半導体を形成する表示装置の製造方法。
【００３５】
（９）絶縁基板の表面に、アモルファス半導体の能動層を有する複数個の第１のＴＦＴ素子と、多結晶半導体の能動層を有する複数個の第２のＴＦＴ素子とを形成する表示装置の製造方法であって、前記絶縁基板の表面に、前記各ＴＦＴ素子のゲート電極、前記各ＴＦＴ素子のゲート絶縁膜としての機能を有する絶縁層、および第１のアモルファス半導体膜を、この順番で形成する第１の工程と、前記第１の工程の後、前記第１のアモルファス半導体膜のうちの、前記第２のＴＦＴ素子を形成する領域にある部分を多結晶半導体化する第２の工程と、前記第２の工程の後、前記第１のアモルファス半導体膜のうちの、前記多結晶半導体化された部分のみを残し、他のアモルファス半導体の部分を除去する第３の工程と、前記第３の工程の後、前記絶縁層の表面全体に第３のアモルファス半導体膜および第２のアモルファス半導体膜を、この順番で形成する第４の工程と、前記第４の工程の後、前記第２のアモルファス半導体膜、前記第３のアモルファス半導体膜、および前記多結晶半導体をエッチングして、前記第３のアモルファス半導体膜からなる前記第１のＴＦＴ素子の能動層と、前記多結晶半導体および前記第３のアモルファス半導体からなる前記第２のＴＦＴ素子の能動層を形成する第５の工程と、前記第５の工程の後、前記絶縁層の表面上から前記各能動層に乗り上げる、前記各ＴＦＴ素子のソース電極およびドレイン電極を形成する第６の工程と、前記第６の工程の後、前記各能動層の上の前記第２のアモルファス半導体膜をソースコンタクト層とドレインコンタクト層とに分離する第７の工程とを有し、前記第１の工程のうちの前記第１のアモルファス半導体膜を形成する工程は、当該第１のアモルファス半導体膜の膜厚が７５ｎｍ以上になるように形成し、前記第２の工程は、連続発振レーザをあらかじめ定められた方向に移動させながら前記第１のアモルファス半導体膜を溶融、結晶化させて、前記あらかじめ定められた方向に長く延びる帯状結晶を主とする多結晶半導体を形成する表示装置の製造方法。
【００３６】
（１０）前記（７）乃至（９）のいずれかの表示装置の製造方法において、前記あらかじめ定められた方向は、前記第２のＴＦＴ素子のチャネル長方向と一致している表示装置の製造方法。
【００３７】
（１１）前記（７）乃至（１０）のいずれかの表示装置の製造方法において、前記連続発振レーザは、波長が４００ｎｍよりも長い表示装置の製造方法。
【００３８】
（１２）前記（７）乃至（１１）のいずれかの表示装置の製造方法において、前記連続発振レーザは、波長が５３２ｎｍである表示装置の製造方法。
【発明の効果】
【００３９】
本発明によれば、たとえば、一枚のＴＦＴ基板にアモルファス半導体の能動層を有するＴＦＴ素子と、多結晶半導体の能動層を有するＴＦＴ素子とが形成された液晶表示装置における、多結晶半導体の能動層を有するＴＦＴ素子の動作特性の低下を容易に防ぐことができる。
【００４０】
また、本発明によれば、たとえば、一枚のＴＦＴ基板にアモルファス半導体の能動層を有するＴＦＴ素子と、多結晶半導体の能動層を有するＴＦＴ素子とを同時に形成するときに、多結晶半導体の能動層の結晶性を容易に向上させることができる。
【発明を実施するための最良の形態】
【００４１】
以下、本発明について、図面を参照して実施の形態（実施例）とともに詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは、同一符号を付け、その繰り返しの説明は省略する。
【００４２】
図１（ａ）乃至図１（ｄ）は、本発明に関わる表示装置が有するＴＦＴ素子の概略構成を説明するための模式図である。
図１（ａ）は、アモルファス半導体からなる能動層を有する逆スタガ構造のＴＦＴ素子の一構成例を示す模式平面図である。図１（ｂ）は、図１（ａ）のＡ−Ａ’線におけるＴＦＴ素子の模式断面図である。図１（ｃ）は、多結晶半導体からなる能動層を有する逆スタガ構造のＴＦＴ素子の一構成例を示す模式平面図である。図１（ｄ）は、図１（ｃ）のＢ−Ｂ’線におけるＴＦＴ素子の模式断面図である。
【００４３】
本発明は、たとえば、アクティブマトリクス型のＴＦＴ液晶表示装置において、ＴＦＴ基板の表示領域に、アモルファス半導体からなる能動層を有する第１のＴＦＴ素子（以下、ａ−ＴＦＴ素子と呼ぶ。）がマトリクス状に配置され、前記表示領域の外側に、多結晶半導体からなる能動層を有する第２のＴＦＴ素子（以下、ｐ−ＴＦＴ素子と呼ぶ。）が配置されている場合に適用される。このとき、前記ｐ−ＴＦＴ素子は、たとえば、データドライバやゲートドライバとして機能する集積回路の形成に用いられる素子であり、前記ａ−ＴＦＴ素子と同様に、ガラス基板などの絶縁基板の上に形成されている。
【００４４】
液晶表示装置のＴＦＴ基板における前記ａ−ＴＦＴ素子は、一般に、逆スタガ構造（ボトムゲート構造と呼ぶこともある。）であり、その基本的な構造は、たとえば、図１（ａ）および図１（ｂ）に示したような構造になっている。
【００４５】
すなわち、絶縁基板１の表面には、ゲート電極２、ゲート絶縁膜としての機能を有する第１の絶縁層３、および半導体層４が、この順序で積層している。また、第１の絶縁層３の上には、配線５も形成されており、配線５の一部分（端部）は、半導体層４に乗り上げている。このとき、１つの半導体層４には、２本の電気的に独立した配線５が乗り上げており、一方の配線５がソース電極として機能するとき、他方の配線５がドレインとして機能する。
【００４６】
また、ａ−ＴＦＴ素子の半導体層４は、第１のアモルファス半導体からなる能動層４０１ａと、能動層４０１ａと配線５の一方（ソース電極）との間に介在するソースコンタクト層４０２と、能動層４０１ａと配線５の他方（ドレイン電極）との間に介在するドレインコンタクト層４０３とから構成される。このとき、ソースコンタクト層４０２とドレインコンタクト層４０３は、たとえば、第１のアモルファス半導体とは不純物の種類または濃度が異なる第２のアモルファス半導体からなる。
【００４７】
また、前記ａ−ＴＦＴ素子の上には、当該ａ−ＴＦＴ素子の保護などを目的とする第２の絶縁層６が形成されている。
【００４８】
また、前記絶縁基板１の前記表面に、前記ａ−ＴＦＴ素子と同じ逆スタガ構造のｐ−ＴＦＴ素子を形成する場合、当該ｐ−ＴＦＴ素子の構造は、たとえば、図１（ｃ）および図１（ｄ）に示したような構成になる。
【００４９】
すなわち、絶縁基板１の表面には、ゲート電極２、ゲート絶縁膜としての機能を有する第１の絶縁層３、および半導体層４が、この順序で積層している。また、第１の絶縁層３の上には、配線５も形成されており、配線５の一部分（端部）は、半導体層４に乗り上げている。このとき、１つの半導体層４には、２本の電気的に独立した配線５が乗り上げており、一方の配線５がソース電極として機能するとき、他方の配線５がドレインとして機能する。
【００５０】
また、ｐ−ＴＦＴ素子の半導体層４は、多結晶半導体からなる能動層４０１ｐと、能動層４０１ｐと配線５の一方（ソース電極）との間に介在するソースコンタクト層４０２と、能動層４０１ａと配線５の他方（ドレイン電極）との間に介在するドレインコンタクト層４０３とから構成される。このとき、ｐ−ＴＦＴ素子のソースコンタクト層４０２とドレインコンタクト層４０３は、たとえば、ａ−ＴＦＴ素子のソースコンタクト層４０２とドレインコンタクト層４０３と同じ第２のアモルファス半導体からなる。
【００５１】
またさらに、本発明に関わるｐ−ＴＦＴ素子では、能動層４０１ｐを、当該ｐ−ＴＦＴ素子のチャネル長方向に長く延びる帯状結晶を主とする多結晶半導体で形成する。なお、図１（ｃ）において、矩形（長方形）の能動層４０１ｐの内部に示した細い実線は結晶粒界であり、この結晶粒界で囲まれている領域内は単結晶状態になっている。このような能動層４０１ｐを有するｐ−ＴＦＴ素子は、能動層４０１ｐにおけるキャリアの移動がスムーズであり、当該ｐ−ＴＦＴ素子を高速で動作させることができる。
【００５２】
また、前記ｐ−ＴＦＴ素子の上には、当該ｐ−ＴＦＴ素子の保護などを目的とする第２の絶縁層６が形成されている。
【００５３】
本発明は、このような逆スタガ構造のａ−ＴＦＴ素子およびｐ−ＴＦＴ素子をそれぞれ複数個ずつ、一枚の絶縁基板１の表面上に同時に形成するときに、複数個のｐ−ＴＦＴ素子における動作特性のばらつきを容易に低減するためのものである。
【実施例１】
【００５４】
図２（ａ）乃至図２（ｉ）は、本発明による実施例１のＴＦＴ素子の製造方法を説明するための模式図である。
図２（ａ）は、実施例１のＴＦＴ素子の製造方法における第１のアモルファスシリコン膜を形成する工程の後の模式断面図である。図２（ｂ）は、実施例１のＴＦＴ素子の製造方法における第１のアモルファスシリコン膜の一部分を脱水素化する工程の模式断面図である。図２（ｃ）は、実施例１のＴＦＴ素子の製造方法における第１のアモルファスシリコン膜の一部分を多結晶化する工程の模式断面図である。図２（ｄ）は、実施例１のＴＦＴ素子の製造方法における第１のアモルファスシリコン膜の一部分を多結晶化する工程の後の模式断面図である。図２（ｅ）は、実施例１のＴＦＴ素子の製造方法における第２のアモルファスシリコン膜を形成する工程の後の模式断面図である。図２（ｆ）は、実施例１のＴＦＴ素子の製造方法における第１のアモルファスシリコン膜および第２のアモルファスシリコン膜をエッチングする工程の後の模式断面図である。図２（ｇ）は、実施例１のＴＦＴ素子の製造方法におけるソース電極およびドレイン電極を形成する工程の後の模式断面図である。図２（ｈ）は、実施例１のＴＦＴ素子の製造方法における第２のアモルファスシリコン膜を分離する工程の後の模式断面図である。図２（ｉ）は、実施例１のＴＦＴ素子の製造方法における第２の絶縁層を形成する工程の後の模式断面図である。
なお、図２（ａ）乃至図２（ｉ）の各図は、二点鎖線の右側に図１（ｂ）の断面構成を有するａ−ＴＦＴ素子の形成手順を示しており、前記二点鎖線の左側に図１（ｄ）の断面構成を有するｐ−ＴＦＴ素子の形成手順を示している。
【００５５】
実施例１のＴＦＴ素子の製造方法は、一枚の絶縁基板１に逆スタガ構造のａ−ＴＦＴ素子とｐ−ＴＦＴ素子とを同時に形成する製造方法であり、まず、図２（ａ）に示すように、ガラス基板などの絶縁基板１の表面に、ゲート電極２、第１の絶縁層３、および第１のアモルファスシリコン膜７ａを、この順番で形成する。
【００５６】
ゲート電極２は、たとえば、モリブデンタングステン（ＭｏＷ）などの高融点の導電体材料で形成する。なお、ゲート電極２を高融点の導電体材料で形成するのは、たとえば、後の工程でｐ−ＴＦＴ素子を形成する領域に連続発振レーザを照射したときに、ゲート電極２の変形などを防ぐためである。そのため、ａ−ＴＦＴ素子を形成する領域のゲート電極２は、たとえば、アルミニウムなどの電気伝導率が高い導電体材料で形成してもよい。また、第１の絶縁層３は、たとえば、シリコン酸化膜またはシリコン窒化膜などの絶縁膜を成膜して形成する。
【００５７】
また、第１のアモルファスシリコン膜７ａは、各ＴＦＴ素子の能動層に用いる膜であり、実施例１では、たとえば、膜厚が７５ｎｍ以上になるように成膜して形成する。
【００５８】
また、第１のアモルファスシリコン膜７ａは、そのままエッチングしてａ−ＴＦＴ素子の能動層４０１ａとして使用する膜であり、膜中に多量の水素が含まれている。そのため、次に、たとえば、図２（ｂ）に示すように、ｐ−ＴＦＴ素子を形成する領域の第１のアモルファスシリコン膜７ａのみにレーザ８を照射して加熱し、脱水素化されたアモルファスシリコン膜７ｂにする。このとき照射するレーザ８は、第１のアモルファスシリコン膜７ａを脱水素化するために照射するので、第１のアモルファスシリコン膜７ａが溶融しないような波長および強度（エネルギー）で照射する。
【００５９】
次に、たとえば、図２（ｃ）に示すように、ｐ−ＴＦＴ素子を形成する領域の脱水素化されたアモルファスシリコン膜７ｂに、レーザ９を照射し、多結晶シリコン７ｐにする。このとき照射するレーザ９は、たとえば、波長が５３２ｎｍの連続発振レーザにし、当該レーザ９が照射されて溶融したシリコン７ｍを結晶化させて、多結晶シリコン７ｐにする。またこのとき、レーザ９は、たとえば、ｐ−ＴＦＴ素子のチャネル長方向にあらかじめ定められた速度で移動（走査）させながら照射して、たとえば、図１（ｃ）に示したように、一方向（チャネル長方向）に長く延びる帯状結晶を主とする多結晶シリコンにする。
【００６０】
ところで、上記のように、連続発振レーザ９を照射して溶融させたシリコン７ｍを結晶化させて、多結晶シリコン７ｐにした場合、たとえば、図２（ｄ）に示すように、ｐ−ＴＦＴ素子のゲート電極２の上における多結晶シリコン７ｐの膜厚は、ａ−ＴＦＴ素子のゲート電極２の上における第１アモルファスシリコン膜７ａの膜厚よりも薄くなる。しかしながら、実施例１の製造方法の場合、最初に形成（成膜）した第１のアモルファスシリコン膜７ａの膜厚が７５ｎｍ以上であるため、ｐ−ＴＦＴ素子のゲート電極２の上における多結晶シリコン７ｐの膜厚を６０ｎｍ以上、たとえば、７０ｎｍ程度にすることができる。
【００６１】
また、第１のアモルファスシリコン膜７ａを多結晶シリコン７ｐにする際に、従来のＥＬＡ処理で用いられているレーザよりも波長を長くし、かつ、連続発振レーザにすることで、第１のアモルファスシリコン膜７ａの膜厚が７５ｎｍ以上であっても、裏側（第１の絶縁層３との界面側）まで溶融させることができる。そのため、ｐ−ＴＦＴ素子のゲート電極２の上における多結晶シリコン７ｐの膜厚のむらを少なくできるとともに、結晶性のばらつきを低減できる。
【００６２】
ｐ−ＴＦＴ素子を形成する領域の第１のアモルファスシリコン膜７ａを多結晶シリコン７ｐにしたら、次に、たとえば、図２（ｅ）に示すように、一部分が多結晶シリコン化した第１のアモルファスシリコン膜７ａの表面全体に、第２のアモルファスシリコン膜１０を形成する。第２のアモルファスシリコン膜１０は、ソースコンタクト層４０２およびドレインコンタクト層４０３として用いる膜である。そのため、ａ−ＴＦＴ素子およびｐ−ＴＦＴ素子がｎチャネルＭＯＳトランジスタの場合、第２のアモルファスシリコン膜１０は、たとえば、高濃度のｎ形アモルファスシリコンを成膜して形成する。
【００６３】
次に、第２のアモルファスシリコン膜１０の上に、たとえば、図２（ｆ）に示すように、エッチングレジスト１１を形成した後、第２のアモルファスシリコン膜１０、およびｐ−ＴＦＴ素子が形成される領域を多結晶シリコン７ｐにした第１のアモルファスシリコン膜７ａをエッチングして、ａ−ＴＦＴ素子の能動層４０１ａおよびｐ−ＴＦＴ素子の能動層４０１ｐを形成する。なお、各ＴＦＴ素子の能動層４０１ａ，４０１ｐの上に残った第２のアモルファスシリコン膜１０は、それぞれ、後の工程でソースコンタクト層４０２とドレインコンタクト層４０３に分離される。
【００６４】
次に、エッチングレジスト１１を除去し、第１の絶縁層３の上に、前記第２のアモルファスシリコン膜１０を有する各ＴＦＴ素子の能動層４０１ａ，４０１ｐを覆う導電膜を形成した後、当該導電膜をエッチングして、たとえば、図２（ｇ）に示すように、配線５を形成する。このとき、配線５のうちの、１つの能動層４０１ａの上に乗り上げている２つの配線５は、たとえば、一方がａ−ＴＦＴ素子のソース電極になり、他方がａ−ＴＦＴ素子のドレイン電極になる。同様に、１つの能動層４０１ｐの上に乗り上げている２つの配線５は、たとえば、一方がｐ−ＴＦＴ素子のソース電極になり、他方がｐ−ＴＦＴ素子のドレイン電極になる。
【００６５】
次に、たとえば、配線５をマスクにして第２のアモルファスシリコン膜１０をエッチングし、図２（ｈ）に示すように、各能動層４０１ａ，４０１ｐの上の第２のアモルファスシリコン膜１０を、ソースコンタクト層４０２とドレインコンタクト層４０３に分離する。
【００６６】
このとき、第２のアモルファスシリコン膜１０のうちの、上記のソースコンタクト層４０２とドレインコンタクト層４０３に分離する工程で除去される箇所に、チャネルプロテクト層が無いと、図２（ｈ）に示したように、各能動層４０１ａ，４０１ｐのチャネル領域（ゲート電極２の上の領域）もエッチングされる。しかしながら、実施例１の製造方法では、たとえば、最初に第１のアモルファスシリコン膜７ａを形成したときに、第１のアモルファスシリコン膜７ａの膜厚が７５ｎｍ以上であり、ｐ−ＴＦＴ素子のゲート電極２の上における多結晶シリコン７ｐの膜厚も７０ｎｍ程度は確保できる。したがって、ｐ−ＴＦＴ素子の能動層４０１ｐのチャネル部分に十分な厚さを確保でき、ｐ−ＴＦＴ素子の動作特性の低下を防ぐことができる。
【００６７】
そしてその後、たとえば、図２（ｉ）に示すように、各ＴＦＴ素子を保護する第２の絶縁層６を形成する。第２の絶縁層６は、単一の絶縁層であってもよいし、２種類以上の絶縁層が積層されていてもよい。
【００６８】
このように、実施例１のＴＦＴ素子の製造方法によれば、一枚の絶縁基板の表面上に逆スタガ構造のａ−ＴＦＴ素子およびｐ−ＴＦＴ素子をそれぞれ複数個ずつ形成するときに、従来の逆スタガ構造のａ−ＴＦＴ素子の製造プロセスを活用して、効率よく形成することができる。
【００６９】
また、実施例１の製造方法によれば、ａ−ＴＦＴ素子の能動層４０１ａおよびｐ−ＴＦＴ素子の能動層４０１ｐの形成に用いる第１のアモルファスシリコン膜７ａの膜厚を、たとえば、７５ｎｍ以上にしても、ｐ−ＴＦＴ素子の能動層４０１ｐ（多結晶シリコン）の結晶性がよく、各ｐ−ＴＦＴ素子の動作特性の低下を容易に防ぐことができる。
【００７０】
またさらに、実施例１の製造方法によれば、ａ−ＴＦＴ素子の能動層４０１ａの膜厚も厚くできるので、ａ−ＴＦＴ素子の動作特性（たとえば、キャリアの移動度）を容易に向上させることができる。
【００７１】
なお、実施例１の製造方法では、図２（ｅ）および図２（ｆ）に示したように、第２のアモルファスシリコン膜１０を形成（成膜）してから、各能動層４０１ａ，４０１ｐを形成するエッチングを行っているが、これに限らず、各能動層４０１ａ，４０１ｐを形成するエッチングを行った後、各能動層４０１ａ，４０１ｐの上に第２のアモルファスシリコン膜１０の形成してもよいことはもちろんである。
【００７２】
図３（ａ）乃至図３（ｄ）、図４（ａ）および図４（ｂ）は、実施例１のＴＦＴ素子の製造方法を適用できる液晶表示パネルの一構成例を示す模式図である。
図３（ａ）は、液晶表示パネルの概略構成の一例を示す模式平面図である。図３（ｂ）は、図３（ａ）のＣ−Ｃ’線における液晶表示パネルの模式断面図である。図３（ｃ）は、液晶表示パネルのＴＦＴ基板の概略構成の一例を示す模式平面図である。図３（ｄ）は、液晶表示パネルの１つの画素の等価回路図の一例を示す模式回路図である。
図４（ａ）は、ＴＦＴ基板上における１つの画素の概略構成の一例を示す模式平面図である。図４（ｂ）は、図４（ａ）のＤ−Ｄ’線におけるＴＦＴ基板の模式断面図である。
【００７３】
実施例１で説明したＴＦＴ素子の製造方法は、たとえば、図３（ａ）乃至図３（ｄ）に示したような構成の液晶表示パネルにおける、ＴＦＴ基板の製造方法に適用できる。
【００７４】
液晶表示パネルは、たとえば、図３（ａ）および図３（ｂ）に示すように、ＴＦＴ基板１２と対向基板１３との間に液晶材料１４が封入されている表示パネルであり、ＴＦＴ基板１２と対向基板１３とは、表示領域ＤＡを囲む環状のシール材１５によって接着されている。
【００７５】
また、液晶テレビなどに用いられる透過型や半透過型の液晶表示パネルの場合、ＴＦＴ基板１２および対向基板１３の外側を向いた面、すなわち液晶材料１４に対向する面の裏面には、それぞれ、下偏光板１６および上偏光板１７が設けられている。また、液晶表示パネルの種類によっては、ＴＦＴ基板１２と下偏光板１６との間、対向基板１３と上偏光板１７との間に、それぞれ、１層または複数層の位相差板が設けられていることもある。
【００７６】
また、反射型の液晶表示パネルの場合、一般に、下偏光板１６は不要であり、上偏光板１７のみ（または上偏光板１７と、対向基板１３と上偏光板１７との間の１層または複数層の位相差板のみ）が設けられている。
【００７７】
また、実施例１のＴＦＴ素子の製造方法が適用可能なＴＦＴ基板１２は、たとえば、図３（ｃ）に示すように、表示領域ＤＡの外側に、第１の駆動回路ＧＤおよび第２の駆動回路ＤＤが形成（内蔵）されている。第１の駆動回路ＧＤは、従来の液晶表示装置におけるＩＣチップ状のゲートドライバと同等の動作をする駆動回路であり、主に、複数本の走査信号線ＧＬのそれぞれに加える走査信号の制御を行っている回路である。第２の駆動回路ＤＤは、従来の液晶表示装置におけるＩＣチップ状のデータドライバと同等の動作をする駆動回路であり、主に、複数本の映像信号線ＤＬのそれぞれに加える映像信号（階調電圧信号）の生成と、加えるタイミングの制御を行っている回路である。
【００７８】
第１の駆動回路ＧＤおよび第２の駆動回路ＤＤは、ガラス基板などの絶縁基板上に形成されたＴＦＴ素子、容量素子、抵抗素子などからなる集積回路であり、高速で動作させる必要がある。そのため、第１の駆動回路ＧＤおよび第２の駆動回路ＤＤのＴＦＴ素子は、多結晶半導体からなる能動層を有するＴＦＴ素子であることが望ましい。
【００７９】
また、液晶表示パネルの表示領域ＤＡは、複数の画素の集合で構成されており、１つの画素の構成は、たとえば、図３（ｄ）に示すような等価回路で表すことができる。すなわち、１つの画素は、２本の隣接する走査信号線ＧＬｎ，ＧＬｎ＋１と、２本の隣接する映像信号線ＤＬｍ，ＤＬｍ＋１とで囲まれる領域に相当し、各画素に、アクティブ素子（スイッチング素子）として機能するＴＦＴ素子Ｔｒ、画素電極ＰＸ、および対向電極ＣＴが配置されている。このとき、画素電極ＰＸは、ＴＦＴ素子Ｔｒを介して、２本の隣接する映像信号線ＤＬｍ，ＤＬｍ＋１のうちの一方の映像信号線ＤＬｍに接続している。そして、各画素は、当該ＴＦＴ素子Ｔｒがオンの期間に映像信号線ＤＬｍから画素電極ＰＸに書き込まれた階調電圧の電位と対向電極ＣＴの電位との差によって液晶材料１４中の液晶分子の向きを制御して階調（輝度）を表現する。
【００８０】
またこのとき、各画素のＴＦＴ素子Ｔｒの能動層は、液晶表示パネルの種類（用途やサイズ）などによって異なるが、アモルファスシリコンを用いていることが多く、そのときのＴＦＴ素子Ｔｒは、通常、逆スタガ構造である。
【００８１】
各画素のＴＦＴ素子Ｔｒが、逆スタガ構造のａ−ＴＦＴ素子である場合、ＴＦＴ基板１２上における１つの画素の平面レイアウト構成およびａ−ＴＦＴ素子の断面構成は、たとえば、図４（ａ）および図４（ｂ）に示すような構成になっている。
【００８２】
すなわち、絶縁基板１の表面には、ＴＦＴ素子Ｔｒのゲート電極としての機能を有する複数本の走査信号線ＧＬおよび複数本の保持容量線ＣＬが形成されており、その上に、第１の絶縁層３を介して、第１のアモルファスシリコン膜から形成された能動層４０１ａを有する半導体層４が形成されている。また、第１の絶縁層３の表面には、複数本の映像信号線ＤＬと、ＴＦＴ素子Ｔｒのドレイン電極ＳＤ１およびソース電極ＳＤ２も形成されている。このとき、ドレイン電極ＳＤ１は、たとえば、映像信号線ＤＬと一体に形成されている。また、ソース電極ＳＤ２は、第２の絶縁層６の上に形成された画素電極ＰＸとスルーホールＴＨで接続されている。また、第２の絶縁層６の上には、配向膜ＯＲＩが形成されている。
【００８３】
なお、実施例１では、映像信号線ＤＬと一体になっているほうをドレイン電極ＳＤ１と呼び、画素電極ＰＸに接続されているほうをソース電極ＳＤ２と呼んでいるが、実際の液晶表示パネルにおいては、映像信号線ＤＬに加わっている映像信号の電位と画素電極ＰＸの電位との差によってソースとドレインが入れ替わり、映像信号線ＤＬと一体になっているほうがソース電極になり、画素電極ＰＸに接続されているほうがドレイン電極になることもある。
【００８４】
表示領域ＤＡにおける各画素の構成が、たとえば、図４（ａ）および図４（ｂ）に示したような構成のＴＦＴ基板に、表示領域ＤＡの外側に第１の駆動回路ＧＤおよび第２の駆動回路ＤＤを形成する場合、第１の駆動回路ＧＤおよび第２の駆動回路ＤＤのＴＦＴ素子を、たとえば、図１（ｃ）および図１（ｄ）に示したようなｐ−ＴＦＴ素子にすれば、従来のＴＦＴ素子の製造プロセスを活用して、第１の駆動回路ＧＤおよび第２の駆動回路ＤＤが形成（内蔵）されたＴＦＴ基板１２を容易に製造することができる。
【００８５】
またこのとき、ＴＦＴ基板１２の製造プロセスにおいて、第２の絶縁層６を形成（成膜）する工程までを、実施例１で説明したような手順で行うことで、第１の駆動回路ＧＤおよび第２の駆動回路ＤＤにおけるｐ−ＴＦＴ素子の動作特性の低下を容易に防ぐことができ、第１の駆動回路ＧＤおよび第２の駆動回路ＤＤの動作特性を向上させることができる。
【００８６】
なお、図４（ａ）および図４（ｂ）に示したａ−ＴＦＴ素子の構成は、ＴＦＴ基板１２におけるアクティブ素子（ＴＦＴ素子Ｔｒ）の一構成例であり、これに限らず、たとえば、ａ−ＴＦＴ素子の平面レイアウトが異なっていてもよいことはもちろんである。
【００８７】
また、ＴＦＴ基板１２の第１の駆動回路ＧＤおよび第２の駆動回路ＤＤについても、たとえば、図１（ｃ）に示したような平面レイアウトに限らず、別の平面レイアウトであってもよいことはもちろんである。
【実施例２】
【００８８】
図５（ａ）乃至図５（ｈ）は、本発明による実施例２のＴＦＴ素子の製造方法を説明するための模式図である。
図５（ａ）は、実施例２のＴＦＴ素子の製造方法における第１のアモルファスシリコン膜を脱水素化する工程の後の模式断面図である。図５（ｂ）は、実施例２のＴＦＴ素子の製造方法における第１のアモルファスシリコン膜の一部分を多結晶化する工程の模式断面図である。図５（ｃ）は、実施例２のＴＦＴ素子の製造方法における第１のアモルファスシリコン膜の一部分を多結晶化する工程の後の模式断面図である。図５（ｄ）は、実施例２のＴＦＴ素子の製造方法における第１のアモルファスシリコン膜のアモルファス部分を除去する工程の後の模式断面図である。図５（ｅ）は、実施例２のＴＦＴ素子の製造方法における第３のアモルファスシリコン膜および第２のアモルファスシリコン膜を形成する工程の後の模式断面図である。図５（ｆ）は、実施例２のＴＦＴ素子の製造方法における第１のアモルファスシリコン膜および第２のアモルファスシリコン膜ならびに第３のアモルファスシリコン膜をエッチングする工程の後の模式断面図である。図５（ｇ）は、実施例２のＴＦＴ素子の製造方法におけるソース電極およびドレイン電極を形成する工程の後の模式断面図である。図５（ｈ）は、実施例２のＴＦＴ素子の製造方法における第２のアモルファスシリコン膜を分離する工程の後の模式断面図である。
なお、図５（ａ）乃至図５（ｈ）の各図は、前記二点鎖線の左側にａ−ＴＦＴ素子の形成手順を示しており、前記二点鎖線の左側にｐ−ＴＦＴ素子の形成手順を示している。
【００８９】
実施例１では、絶縁基板１の表面上にａ−ＴＦＴ素子およびｐ−ＴＦＴ素子を同時に形成する過程において、図２（ｂ）および図２（ｃ）に示したように、レーザ８を用いて、ｐ−ＴＦＴ素子を形成する領域の第１のアモルファスシリコン膜７ａのみを脱水素化している。しかしながら、絶縁基板１の表面上にａ−ＴＦＴ素子およびｐ−ＴＦＴ素子を同時に形成する場合、第１のアモルファスシリコン膜７ａの全体を脱水素化し、第１のアモルファスシリコン膜７ａとは別の第３のアモルファスシリコン膜によってａ−ＴＦＴ素子の能動層４０１ａを形成することも可能である。
【００９０】
実施例２のＴＦＴ素子の製造方法では、たとえば、まず、図２（ａ）に示したように、絶縁基板１の表面に、ゲート電極２、第１の絶縁層３、および第１のアモルファスシリコン膜７ａを、この順番で形成する。
【００９１】
次に、第１のアモルファスシリコン膜７ａまで形成された絶縁基板１を、たとえば、乾燥炉などで加熱し、図５（ａ）に示すように、第１のアモルファスシリコン膜７ａの全体を脱水素化されたアモルファスシリコン膜７ｂにする。
【００９２】
次に、たとえば、図５（ｂ）に示すように、ｐ−ＴＦＴ素子を形成する領域の脱水素化されたアモルファスシリコン膜７ｂに、レーザ９を照射し、多結晶シリコン７ｐにする。このとき照射するレーザ９は、たとえば、波長が５３２ｎｍの連続発振レーザにし、当該レーザ９が照射されて溶融したシリコン７ｍを結晶化させて、多結晶シリコン７ｐにする。またこのとき、レーザ９は、たとえば、ｐ−ＴＦＴ素子のチャネル長方向にあらかじめ定められた速度で移動（走査）させながら照射して、たとえば、図１（ｃ）に示したように、一方向（チャネル長方向）に長く延びる帯状結晶を主とする多結晶シリコンにする。
【００９３】
ところで、上記のように、連続発振レーザ９を照射して溶融させたシリコン７ｍを結晶化させて、多結晶シリコン７ｐにした場合、たとえば、図５（ｄ）に示すように、ｐ−ＴＦＴ素子のゲート電極２の上における多結晶シリコン７ｐの膜厚は、ａ−ＴＦＴ素子のゲート電極２の上における脱水素化されたアモルファスシリコン膜７ｂの膜厚よりも薄くなる。しかしながら、実施例２の製造方法の場合、最初に形成（成膜）した第１のアモルファスシリコン膜７ａの膜厚が７５ｎｍ以上であるため、ｐ−ＴＦＴ素子のゲート電極２の上における多結晶シリコン７ｐの膜厚を６０ｎｍ以上、たとえば、７０ｎｍ程度にすることができる。
【００９４】
また、実施例２のＴＦＴ素子の製造方法では、ａ−ＴＦＴ素子が形成される領域の第１のアモルファスシリコン膜７ａが脱水素化されたアモルファスシリコン膜７ｂに変質しているが、この脱水素化されたアモルファスシリコン膜７ｂは、ａ−ＴＦＴ素子の能動層４０１ａには不適当である。そのため、次に、たとえば、図５（ｄ）に示すように、脱水素化されたアモルファスシリコン膜７ｂを除去する。
【００９５】
次に、たとえば、図５（ｅ）に示すように、ａ−ＴＦＴ素子の能動層４０１ａに用いることができる第３のアモルファスシリコン膜７ａ’、および第２のアモルファスシリコン膜１０を形成する。第３のアモルファスシリコン膜７ａ’は、第１のアモルファスシリコン膜７ａと同じように形成（成膜）すればよい。第２のアモルファスシリコン膜１０は、ソースコンタクト層４０２およびドレインコンタクト層４０３として用いる膜である。そのため、ａ−ＴＦＴ素子およびｐ−ＴＦＴ素子がｎチャネルＭＯＳトランジスタの場合、第２のアモルファスシリコン膜１０は、たとえば、高濃度のｎ形アモルファスシリコンを成膜して形成する。
【００９６】
また、図５（ｅ）では、第３のアモルファスシリコン膜７ａ’を、第１のアモルファスシリコン膜７ａと同じ膜厚で形成（成膜）した場合を示しているが、これに限らず、任意の膜厚に形成（成膜）してもよいことはもちろんである。
【００９７】
次に、たとえば、図５（ｆ）に示すように、第２のアモルファスシリコン膜１０、第３のアモルファスシリコン膜７ａ’、およびｐ−ＴＦＴ素子が形成される領域の多結晶シリコン７ｐをエッチングして、ａ−ＴＦＴ素子の能動層４０１ａおよびｐ−ＴＦＴ素子の能動層４０１ｐを形成する。なお、ｐ−ＴＦＴ素子の能動層４０１ｐの上には、第３のアモルファスシリコン膜７ａ’からなる擬似能動層４０４が残る。また、各ＴＦＴ素子の能動層４０１ａ，４０１ｐ（擬似能動層４０４）の上に残った第２のアモルファスシリコン膜１０は、それぞれ、後の工程でソースコンタクト層４０２とドレインコンタクト層４０３に分離される。
【００９８】
次に、第１の絶縁層３の上に、前記第２のアモルファスシリコン膜１０を有する各ＴＦＴ素子の能動層４０１ａ，４０１ｐを覆う導電膜を形成した後、当該導電膜をエッチングして、たとえば、図５（ｇ）に示すように、配線５を形成する。このとき、配線５のうちの、１つの能動層４０１ａに乗り上げている２つの配線５は、たとえば、一方がａ−ＴＦＴ素子のソース電極になり、他方がａ−ＴＦＴ素子のドレイン電極になる。同様に、１つの能動層４０１ｐに乗り上げている２つの配線５は、たとえば、一方がｐ−ＴＦＴ素子のソース電極になり、他方がｐ−ＴＦＴ素子のドレイン電極になる。
【００９９】
次に、たとえば、配線５をマスクにして第２のアモルファスシリコン膜１０をエッチングし、図５（ｈ）に示すように、各能動層４０１ａ，４０１ｐの上の第２のアモルファスシリコン膜１０を、ソースコンタクト層４０２とドレインコンタクト層４０３に分離する。
【０１００】
このとき、第２のアモルファスシリコン膜１０のうちの、上記のソースコンタクト層４０２とドレインコンタクト層４０３に分離する工程で除去される箇所に、チャネルプロテクト層が無いと、図５（ｈ）に示したように、ａ−ＴＦＴ素子は、能動層４０１ａのチャネル領域（ゲート電極２の上の領域）もエッチングされる。しかしながら、ｐ−ＴＦＴ素子は、多結晶シリコンからなる能動層４０１ｐの上に、第３のアモルファスシリコン膜７ａ’からなる擬似能動層４０４があるため、能動層４０１ｐのチャネル領域はエッチングされない。したがって、ｐ−ＴＦＴ素子の能動層４０１ｐのチャネル部分に十分な厚さを確保でき、ｐ−ＴＦＴ素子の動作特性の低下を防ぐことができる。
【０１０１】
なお、ｐ−ＴＦＴ素子の擬似能動層４０４は、第３のアモルファスシリコン膜７ａ’で形成されているため、ＴＦＴ素子の能動層として機能させることが可能である。しかしながら、逆スタガ型のｐ−ＴＦＴ素子の場合、当該ｐ−ＴＦＴ素子がオンになったときには、ゲート電極２に近い能動層４０１ｐにチャネルが形成されるので、ソース−ドレイン間を流れる電流（キャリア）は、その大部分が能動層４０１ｐを流れる。したがって、擬似能動層４０４を有する構造であっても、実施例１のｐ−ＴＦＴ素子と同等の動作特性が得られる。
【０１０２】
そしてその後、各ＴＦＴ素子を保護する第２の絶縁層６などを形成する。第２の絶縁層６は、単一の絶縁層であってもよいし、２種類以上の絶縁層が積層されていてもよい。
【０１０３】
このように、実施例２のＴＦＴ素子の製造方法によれば、一枚の絶縁基板の表面上に逆スタガ構造のａ−ＴＦＴ素子およびｐ−ＴＦＴ素子をそれぞれ複数個ずつ形成するときに、従来の逆スタガ構造のａ−ＴＦＴ素子の製造プロセスを活用して、効率よく形成することができる。
【０１０４】
また、実施例２の製造方法によれば、ｐ−ＴＦＴ素子の能動層４０１ｐの形成に用いる第１のアモルファスシリコン膜７ａの膜厚を、たとえば、７５ｎｍ以上にしても、ｐ−ＴＦＴ素子の能動層４０１ｐ（多結晶シリコン）の結晶性がよく、各ｐ−ＴＦＴ素子の動作特性の低下を容易に防ぐことができる。
【０１０５】
またさらに、実施例２の製造方法によれば、ａ−ＴＦＴ素子の能動層４０１ａの膜厚も厚くできるので、ａ−ＴＦＴ素子の動作特性（たとえば、キャリアの移動度）を容易に向上させることができる。
【０１０６】
また、実施例２の製造方法では、第１のアモルファスシリコン膜７ａを多結晶化した多結晶シリコン７ｐでｐ−ＴＦＴ素子の能動層４０１ｐを形成し、第３のアモルファスシリコン膜７ａ’でａ−ＴＦＴ素子の能動層４０１ａを形成している。そのため、ｐ−ＴＦＴ素子の能動層４０１ｐの膜厚と、ａ−ＴＦＴ素子の能動層４０１ａの膜厚との関係に、選択の自由度が生じる。
【０１０７】
また、実施例２の製造方法は、たとえば、図３（ａ）乃至図３（ｄ）、図４（ａ）および図４（ｂ）に示したような構成の液晶表示パネルにおけるＴＦＴ基板１２の製造方法に適用できることはもちろんである。
【０１０８】
以上、本発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において、種々変更可能であることはもちろんである。
【０１０９】
たとえば、前記実施例１または実施例２で説明したＴＦＴ素子の製造方法は、第１の駆動回路ＧＤおよび第２の駆動回路ＤＤを有する液晶表示パネルのＴＦＴ基板に限らず、当該ＴＦＴ基板と同様の構成を有する基板（たとえば、有機ＥＬ表示パネルのＴＦＴ基板）などにも適用できることはもちろんである。また、表示パネルのＴＦＴ基板に限らず、他の集積回路装置の製造にも適用できることはもちろんである。
【図面の簡単な説明】
【０１１０】
【図１（ａ）】アモルファス半導体からなる能動層を有する逆スタガ構造のＴＦＴ素子の一構成例を示す模式平面図である。
【図１（ｂ）】図１（ａ）のＡ−Ａ’線におけるＴＦＴ素子の模式断面図である。
【図１（ｃ）】多結晶半導体からなる能動層を有する逆スタガ構造のＴＦＴ素子の一構成例を示す模式平面図である。
【図１（ｄ）】図１（ｃ）のＢ−Ｂ’線におけるＴＦＴ素子の模式断面図である。
【図２（ａ）】実施例１のＴＦＴ素子の製造方法における第１のアモルファスシリコン膜を形成する工程の後の模式断面図である。
【図２（ｂ）】実施例１のＴＦＴ素子の製造方法における第１のアモルファスシリコン膜の一部分を脱水素化する工程の模式断面図である。
【図２（ｃ）】実施例１のＴＦＴ素子の製造方法における第１のアモルファスシリコン膜の一部分を多結晶化する工程の模式断面図である。
【図２（ｄ）】実施例１のＴＦＴ素子の製造方法における第１のアモルファスシリコン膜の一部分を多結晶化する工程の後の模式断面図である。
【図２（ｅ）】実施例１のＴＦＴ素子の製造方法における第２のアモルファスシリコン膜を形成する工程の後の模式断面図である。
【図２（ｆ）】実施例１のＴＦＴ素子の製造方法における第１のアモルファスシリコン膜および第２のアモルファスシリコン膜をエッチングする工程の後の模式断面図である。
【図２（ｇ）】実施例１のＴＦＴ素子の製造方法におけるソース電極およびドレイン電極を形成する工程の後の模式断面図である。
【図２（ｈ）】実施例１のＴＦＴ素子の製造方法における第２のアモルファスシリコン膜を分離する工程の後の模式断面図である。
【図２（ｉ）】実施例１のＴＦＴ素子の製造方法における第２の絶縁層を形成する工程の後の模式断面図である。
【図３（ａ）】液晶表示パネルの概略構成の一例を示す模式平面図である。
【図３（ｂ）】図３（ａ）のＣ−Ｃ’線における液晶表示パネルの模式断面図である。
【図３（ｃ）】液晶表示パネルのＴＦＴ基板の概略構成の一例を示す模式平面図である。
【図３（ｄ）】液晶表示パネルの１つの画素の等価回路図の一例を示す模式回路図である。
【図４（ａ）】ＴＦＴ基板上における１つの画素の概略構成の一例を示す模式平面図である。
【図４（ｂ）】図４（ａ）のＤ−Ｄ’線におけるＴＦＴ基板の模式断面図である。
【図５（ａ）】実施例２のＴＦＴ素子の製造方法における第１のアモルファスシリコン膜を脱水素化する工程の後の模式断面図である。
【図５（ｂ）】実施例２のＴＦＴ素子の製造方法における第１のアモルファスシリコン膜の一部分を多結晶化する工程の模式断面図である。
【図５（ｃ）】実施例２のＴＦＴ素子の製造方法における第１のアモルファスシリコン膜の一部分を多結晶化する工程の後の模式断面図である。
【図５（ｄ）】実施例２のＴＦＴ素子の製造方法における第１のアモルファスシリコン膜のアモルファス部分を除去する工程の後の模式断面図である。
【図５（ｅ）】実施例２のＴＦＴ素子の製造方法における第３のアモルファスシリコン膜および第２のアモルファスシリコン膜を形成する工程の後の模式断面図である。
【図５（ｆ）】実施例２のＴＦＴ素子の製造方法における第１のアモルファスシリコン膜および第２のアモルファスシリコン膜ならびに第３のアモルファスシリコン膜をエッチングする工程の後の模式断面図である。
【図５（ｇ）】実施例２のＴＦＴ素子の製造方法におけるソース電極およびドレイン電極を形成する工程の後の模式断面図である。
【図５（ｈ）】実施例２のＴＦＴ素子の製造方法における第２のアモルファスシリコン膜を分離する工程の後の模式断面図である。
【図６（ａ）】従来の製造方法における第１のアモルファスシリコン膜を形成する工程の後の模式断面図である。
【図６（ｂ）】従来の製造方法における第１のアモルファスシリコン膜の一部分を多結晶化する工程の後の模式断面図である。
【図６（ｃ）】従来の製造方法における第１のアモルファスシリコン膜および第２のアモルファスシリコン膜をエッチングする工程の後の模式断面図である。
【図６（ｄ）】従来の製造方法におけるソース電極およびドレイン電極を形成する工程の後の模式断面図である。
【図６（ｅ）】従来の製造方法における第２のアモルファスシリコン膜を分離する工程の後の模式断面図である。
【符号の説明】
【０１１１】
１…絶縁基板
２…ゲート電極
３…第１の絶縁層
４…半導体層
４０１ａ，４０１ｐ…能動層
４０２…ソースコンタクト層
４０３…ドレインコンタクト層
４０４…擬似能動層
５…配線
６…第２の絶縁層
７ａ…第１のアモルファスシリコン膜
７ａ’…第３のアモルファスシリコン膜
７ｂ…脱水素化されたアモルファスシリコン膜
７ｍ…溶融したシリコン
７ｐ…多結晶シリコン
８，９…レーザ
１０…第２のアモルファスシリコン膜
１１…エッチングレジスト
１２…ＴＦＴ基板
１３…対向基板
１４…液晶材料
１５…シール材
１６…下偏光板
１７…上偏光板
ＤＡ…表示領域
ＧＤ…第１の駆動回路
ＤＤ…第２の駆動回路
ＧＬ，ＧＬｎ，ＧＬｎ＋１…走査信号線
ＤＬ，ＤＬｍ，ＤＬｍ＋１…映像信号線
Ｔｒ…ＴＦＴ素子（アクティブ素子）
ＰＸ…画素電極
ＣＴ…対向電極
ＳＤ１…ドレイン電極
ＳＤ２…ソース電極
ＴＨ…スルーホール
ＯＲＩ…配向膜
【図１（ａ）】
0005485517.tif 000002
【図１（ｂ）】
0005485517.tif 000003
【図１（ｃ）】
0005485517.tif 000004
【図１（ｄ）】
0005485517.tif 000005
【図２（ａ）】
0005485517.tif 000006
【図２（ｂ）】
0005485517.tif 000007
【図２（ｃ）】
0005485517.tif 000008
【図２（ｄ）】
0005485517.tif 000009
【図２（ｅ）】
0005485517.tif 000010
【図２（ｆ）】
0005485517.tif 000011
【図２（ｇ）】
0005485517.tif 000012
【図２（ｈ）】
0005485517.tif 000013
【図２（ｉ）】
0005485517.tif 000014
【図３（ａ）】
0005485517.tif 000015
【図３（ｂ）】
0005485517.tif 000016
【図３（ｃ）】
0005485517.tif 000017
【図３（ｄ）】
0005485517.tif 000018
【図４（ａ）】
0005485517.tif 000019
【図４（ｂ）】
0005485517.tif 000020
【図５（ａ）】
0005485517.tif 000021
【図５（ｂ）】
0005485517.tif 000022
【図５（ｃ）】
0005485517.tif 000023
【図５（ｄ）】
0005485517.tif 000024
【図５（ｅ）】
0005485517.tif 000025
【図５（ｆ）】
0005485517.tif 000026
【図５（ｇ）】
0005485517.tif 000027
【図５（ｈ）】
0005485517.tif 000028
【図６（ａ）】
0005485517.tif 000029
【図６（ｂ）】
0005485517.tif 000030
【図６（ｃ）】
0005485517.tif 000031
【図６（ｄ）】
0005485517.tif 000032
【図６（ｅ）】
0005485517.tif 000033