(57)【特許請求の範囲】
【請求項１】
第１の表面と、前記第１の表面と反対側の第２の表面を有する第１のヒートシンクを含む第１のサブアセンブリと、
前記第１のヒートシンクの第１の表面の一部分に配置されるはんだ材料と、
前記第１のヒートシンクの前記第１の表面に配置され、前記はんだ材料により前記ヒートシンクに熱的に結合されたパワー半導体ダイと、
前記第１のヒートシンクの前記第１の表面に配置されたパッケージングパターンポリマー層であって、前記第１のヒートシンクの前記第１の表面の中央部分を取り囲み、前記前記第１のヒートシンクの前記第１の表面の外周部分から少し離れた位置に配置されたパッケージングパターンポリマー層と、
前記第１のサブアセンブリ、前記はんだ材料、および前記パワー半導体ダイが配置された半導体パッケージであって、前記第１のヒートシンクの前記第１の表面の前記中央部分を露出している半導体パッケージと、
前記第１のヒートシンクの前記第１の表面に配置され、前記第１のヒートシンクの前記第１の表面の中央部分は覆わない、前記パッケージングパターンポリマー層の第１のパターンポリマー層であって、前記第１のヒートシンクの前記第１の表面の覆われていない中央部分は、前記第１のヒートシンクの前記第１の表面において前記第１のパターンポリマー層から半径方向内側に広がっている、第１のパターンポリマー層と、および、
前記第１のパターンポリマー層上の半径方向の外側部分だけに配置された、前記パッケージングパターンポリマー層の第２のパターンポリマー層であって、前記第１のパターンポリマー層および前記第２のパターンポリマー層は、前記パワー半導体ダイを収容するセルを画定する、第２のパターンポリマー層とを備える、半導体アセンブリ。
【請求項２】
前記半導体パッケージはチップスケールパッケージである、請求項１に記載の半導体アセンブリ。
【請求項３】
前記パッケージングパターンポリマー層はポリイミドを含有する、請求項１に記載の半導体アセンブリ。
【請求項４】
前記パワー半導体ダイは、所与の形状を有するフットプリントを有し、前記第１のパターンポリマー層は前記所与の形状に合致する、請求項１に記載の半導体アセンブリ。
【請求項５】
第２のサブアセンブリをさらに備え、前記第２のサブアセンブリは、
第１の表面と、前記第１の表面と反対側の第２の表面を有する第２のヒートシンクと、
前記第２のヒートシンクの前記第１の表面に配置され、前記第２のヒートシンクの前記第１の表面の中央部分は覆わない第３のパターンポリマー層であって、前記第２のヒートシンクの前記第１の表面の覆われていない中央部分は、前記第２のヒートシンクの前記第１の表面において前記第３のパターンポリマー層から半径方向内側に広がっている、第３のパターンポリマー層と、
前記第３のパターンポリマー層上の半径方向の外側部分だけに配置された第４のパターンポリマー層であって、前記第３のパターンポリマー層および第４のパターンポリマー層は、前記パワー半導体ダイを収容するセルを画定する、第４のパターンポリマー層と、
前記第２のヒートシンクの前記第１の表面に配置された第２のはんだ材料であって、前記パワー半導体ダイが、前記セル内の前記第３のパターンポリマー層上の半径方向の内側部分にさらに配置され、前記第２のはんだ材料により前記第２のヒートシンクと熱的に結合される、第２のはんだ材料と、および、
前記第２のヒートシンクの前記第１の表面と反対側の前記第２のヒートシンクの第２の表面に配置され、前記第２のヒートシンクの前記第２の表面の内側の部分を画定する第２のパッケージングパターンポリマー層と、
を備え、        
前記半導体パッケージは、前記第２のヒートシンクの前記第２の表面の前記内側の部分が前記半導体パッケージにより露出されるように、前記第２のサブアセンブリをさらに囲む、請求項１に記載の半導体アセンブリ。
【請求項６】
半導体アセンブリを形成する方法であって、
第１のヒートシンクの第１の表面上に第１のパターンポリマー層を形成することであって、前記第１の表面の露出部分を画定し、前記第１の表面の前記露出部分は、前記第１のパターンポリマー層から前記第１のヒートシンク表面に沿って半径方向の内側に広がるように、第１のヒートシンクの第１の表面上に第１のパターンポリマー層を形成すること、
前記第１のパターンポリマー層上の半径方向の外側部分に第２のパターンポリマー層を形成することであって、前記第１のパターンポリマー層および第２のパターンポリマー層が、パワー半導体ダイを収容するセルを画定するように、前記第１のパターンポリマー層上の半径方向の外側部分に第２のパターンポリマー層を形成すること、
前記第１のヒートシンク表面の前記露出部分の上、および、前記セル内に、はんだ材料を塗布すること、
前記ダイが、前記はんだ材料により前記第１のヒートシンクと熱的に結合されるように、前記セル内の前記第１のパターンポリマー層上の半径方向の内側部分にある前記セル内にパワー半導体ダイを位置決めすること、
前記第１の表面と反対側の前記第１のヒートシンクの第２の表面上にパッケージングパターンポリマー層を形成し、前記第１のヒートシンクの内側の部分を画定すること、および、
前記第１のヒートシンクの前記第２の表面の前記内側の部分が前記半導体パッケージによって囲まれないように、前記第１のヒートシンク、前記はんだ材料、および前記ダイが内部に配置された半導体パッケージを形成すること
を含む、方法。
【請求項７】
前記半導体パッケージはチップスケールパッケージである、請求項６に記載の方法。
【請求項８】
前記パワー半導体ダイは、所与の形状を有するフットプリントを有し、前記第１のパターンポリマー層は前記所与の形状に合致する、請求項６に記載の方法。
【請求項９】
第２のヒートシンクの第１の表面上に第３のパターンポリマー層を形成することであって、前記第２のヒートシンクの前記第２の表面の露出部分を確定し、前記第２のヒートシンクの前記第２の表面の前記露出部分は、前記第３のパターンポリマー層から前記第２のヒートシンク表面に沿って半径方向の内側に広がるように、第２のヒートシンクの第１の表面上に第３のパターンポリマー層を形成すること、
前記第３のパターンポリマー層上の半径方向の外側部分に第４のパターンポリマー層を形成することであって、前記第３のパターンポリマー層および第４のパターンポリマー層は、前記パワー半導体ダイを収容するセルを画定するように、前記第３のパターンポリマー層上の半径方向の外側部分に第４のパターンポリマー層を形成すること、
第２のはんだ材料を前記第２のヒートシンクの前記露出部分に塗布すること、および
前記パワー半導体ダイを、前記第３の層上の半径方向の内側部分にある前記セル内に位置決めすること、および、
前記第１の表面と反対側の前記第２のヒートシンクの第２の表面上に第２のパッケージングパターンポリマー層を形成し、前記第２のヒートシンクの前記第２の表面の内側の部分を画定することをさらに含み、
前記半導体パッケージは、前記第２のヒートシンクの前記第２の表面の前記内側の部分が前記半導体パッケージにより囲まれないように、前記第２のヒートシンクをさらに囲む、請求項６に記載の方法。
【請求項１０】
前記半導体パッケージは射出成形プロセスにより形成される、請求項６に記載の方法。
【請求項１１】
半導体アセンブリを形成する方法であって、
第１のヒートシンクの第１の表面上に第１のパターンポリマー層を形成することであって、前記第１の表面の露出部分を画定し、前記第１の表面の前記露出部分は、前記第１のパターンポリマー層から前記第１のヒートシンク表面に沿って半径方向の内側に広がるように、第１のヒートシンクの第１の表面上に第１のパターンポリマー層を形成すること、
前記第１のパターンポリマー層上の半径方向の外側部分に第２のパターンポリマー層を形成することであって、前記第１のパターンポリマー層および第２のパターンポリマー層が、パワー半導体ダイを収容するセルを画定するように、前記第１のパターンポリマー層上の半径方向の外側部分に第２のパターンポリマー層を形成すること、
前記第１のヒートシンク表面の前記露出部分の上、および、前記セル内に、はんだ材料を塗布すること、
前記パワー半導体ダイが、前記はんだ材料により前記第１のヒートシンクと熱的に結合されるように、前記セル内の前記第１のパターンポリマー層上の半径方向の内側部分にある前記セル内にパワー半導体ダイを位置決めすること、
取り外し可能テープを，前記第１の表面と反対側の前記第１のヒートシンクの第２の表面に貼り付けること、および、前記第１のヒートシンクの内側の部分を画定すること、
前記第１のヒートシンク、前記はんだ材料、および前記パワー半導体ダイが内部に配置された半導体パッケージを形成すること、および
前記第１のヒートシンクの前記第２の表面から前記取り外し可能テープを取り外すことであって、それにより、前記第１のヒートシンクの前記内側の部分を露出させる、前記取り外し可能テープを取り外すこと
を含む、方法。
【請求項１２】
前記半導体パッケージはチップスケールパッケージである、請求項１１に記載の方法。
【請求項１３】
前記パワー半導体ダイは、所与の形状のフットプリントを有し、前記第１のパターンポリマー層は前記所与の形状に合致する、請求項１１に記載の方法。
【請求項１４】
第２のヒートシンクの第１の表面上に第３のパターンポリマー層を形成することであって、前記第２のヒートシンクの前記第２の表面の露出部分を確定し、前記第２のヒートシンクの前記第２の表面の前記露出部分は、前記第３のパターンポリマー層から前記第２のヒートシンク表面に沿って半径方向の内側に広がるように、第２のヒートシンクの第１の表面上に第３のパターンポリマー層を形成すること、
前記第３のパターンポリマー層上の半径方向の外側部分に第４のパターンポリマー層を形成することであって、前記第３のパターンポリマー層および第４のパターンポリマー層は、前記パワー半導体ダイを収容するセルを画定するように、前記第３のパターンポリマー層上の半径方向の外側部分に第４のパターンポリマー層を形成すること、
第２のはんだ材料を前記第２のヒートシンクの前記露出部分に塗布すること、
前記パワー半導体ダイを、前記第３の層上の半径方向の内側部分にある前記セル内に位置決めすること、
第２の取り外し可能テープを、前記第１の表面と反対側の前記第２のヒートシンクの第２の表面に貼り付けること、および、前記第２のヒートシンクの前記第２の表面の内側の部分を画定すること、
前記半導体パッケージは前記第２のヒートシンクをさらに囲むこと、および、
前記第２のヒートシンクの前記第２の表面の前記内側の部分が前記半導体パッケージにより囲まれないように、前記第２の取り外し可能テープを取り外すこと
をさらに含む、請求項１１に記載の方法。
【請求項１５】
前記半導体パッケージは射出成形プロセスにより形成される、請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願についての言明
本願は、本願と同日に出願された「Subassembly That Includes A Power Semiconductor Die And A Heat Sink And Method of Forming Same」という名称の米国特許出願第      号明細書に関連し、この米国特許出願は参照によりそのまま本明細書に援用される。
【背景技術】
【０００２】
本発明は、電子機器に使用される半導体素子の搭載アセンブリおよびパッケージに関し、特に、搭載アセンブリおよびパッケージ電力半導体素子に関する。
【０００３】
発明の背景
エレクトロニクス業界は、電子素子の小型化に伴って進化した。この傾向は、ベアＩＣチップと他の構成要素との接続を可能にすると共に、ベアＩＣチップと他の構成要素との接続を可能にする半導体パッケージング技術に影響を及ぼす。通常、半導体パッケージは、チップよりもはるかに大きなフットプリントを有する。小型化の傾向に合わせるために、パッケージとチップとのサイズ差が低減され、チップスケールパッケージ（ＣＳＰ）と呼ばれる新たな種類のパッケージが生み出された。チップスケールパッケージは、ベアシリコンダイよりも約２０％を超えた面積（長さおよび幅）を占めないパッケージとして大まかに定義される。チップスケールパッケージのはんだボールは、半導体技術協会（ＪＥＤＥＣ）の国際規格に従って配置されたボールグリッドアレイ（ＢＧＡ）よりも小さい。パーソナルかつポータブルな電子素子になると、小さいほどよく、様々な製品が異なる種類のチップスケールパッケージを必要とし、広範囲の種類のチップスケールパッケージが現在入手可能である。
【０００４】
特定の半導体素子は、比較的高い電圧を小さなスペースで扱うように設計される。例えば、２６５ＶＡＣまたは４１５ＶＡＣ等の１００ＶＡＣよりも大きなＲＭＳ電圧が、電子回路の電源等に搭載されることが多い。これら素子は、比較的大量の電力を放散し得るため、ヒートシンクまたは同様の素子に搭載されること、ならびに様々な種類の電子機器に電気的に接続されることが多い。
【０００５】
電力を付与するためのこのような多くの半導体素子は、ＪＥＤＥＣ規格ＴＯ−２２０およびＤＯ−２１８パッケージ（ｗｗｗ．ｊｅｄｅｃ．ｏｒｇ）において一般に利用可能である。例示的なＴＯ−２２０パッケージ１１０を図１に示す。ＴＯ−２２０パッケージ１１０は、圧力クランプ１４０と、保持装置１３０と、ヒートシンク１２０と、パッケージ１１０とヒートシンク１２０との間に配置されたスペーサ１５０と、パッケージ１１０の片側から出るリード１１４を有する半導体ダイ（図１では見えない）とを含む。高電圧半導体素子は、ＴＯ−２２０パッケージと同様の他の様々なパッケージでも利用可能であり得る。
【０００６】
引き続き、重点がより高速、より小型、より軽量、かつより低コストの電子システムに置かれていることにより、構成要素、基板、およびシステムパッケージングは年毎により複雑になっている。複雑性が増大は、電子製品の小型にとって重要な、より狭いピッチでより薄いアレイの表面実装パッケージがより広く使用されるようになったことによる。デスクトップコンピュータシステムに典型的なシステムマザーボード上の構成要素の大半は、より狭いピッチ（０．８０ｍｍ、０．６５ｍｍ、０．５０ｍｍ、および０．４０ｍｍ）のアレイ様式パッケージの使用度を増大させた、１．２７ｍｍおよび１．００ｍｍピッチ表面実装構成要素のままである。ポータブルシステムは、より高速でより狭いピッチに向かって移行しつつある。構成要素のピッチおよび全体のプロファイル高さが、製造プロセスの複雑性において極めて重要な役割を果たす。より狭いピッチ、低いプロファイルの構成要素を使用するには、より厳しい仕様限度で動作するアセンブリ機器およびプロセスが必要とされる。より高い精度を要求する組み立てプロセスとしては、ピックアンドプレース、はんだペーストプリント塗布、リフロー、検査、およびリワークが挙げられる。より狭いピッチで低プロファイルの構成要素を使用すると、複雑性が増大し、歩留まりリワークに悪影響を及ぼし、組み立てをより難しくすると共に、そのコストを増大させる。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
歩留まりを低減させる恐れがあるパッケージングプロセスの一側面は、半導体ダイをヒートシンクまたはスラグに搭載することができる精度である。このプロセスの精度は主に、利用されるピックアンドプレース機械に頼る。さらに、歩留まりを低減させる恐れがあるパッケージングプロセスの別のパッケージング側面は、はんだ厚を制御することができる精度でもある。
【課題を解決するための手段】
【０００８】
発明の概要
本発明によれば、半導体アセンブリが提供される。この半導体アセンブリは、ヒートシンクを有する第１のサブアセンブリを含む。はんだ材料が、ヒートシンクの第１の表面の露出部分に配置される。パワー半導体ダイが、ヒートシンクの第１の表面に配置され、はんだ材料によりヒートシンクに熱的に結合される。パッケージングパターンポリマー層が、第１の表面に対向するヒートシンクの第２の表面に配置され、ヒートシンクの内面部分を画定する。ヒートシンクの第２の表面の内面部分が半導体パッケージにより囲まれないように、第１のサブアセンブリ、はんだ材料、およびダイが内部に配置された半導体パッケージが提供される。
【０００９】
本発明の一態様によれば、半導体アセンブリは、第１のサブアセンブリ、はんだ、およびダイが内部に配置された半導体パッケージを含むこともできる。
【００１０】
本発明の別の態様によれば、半導体パッケージはチップスケールパッケージであることができる。
【００１１】
本発明の別の態様によれば、第１および第２のパターンポリマー層のうちの少なくとも一方はポリイミドを含有することができる。
【００１２】
本発明の別の態様によれば、パワー半導体ダイは、所与の形状を有するフットプリントを有することができ、第１のパターンポリマー層は所与の形状に合致する。
【００１３】
本発明の別の態様によれば、半導体アセンブリは第２のサブアセンブリを含むこともできる。第２のサブアセンブリは、第２のヒートシンクと、第２のヒートシンクの表面に配置されて、表面の露出部分を画定する第３のパターンポリマー層とを含むことができる。表面の露出部分は、第３の層から第２のヒートシンク表面に沿って半径方向内側に延びる。第２のサブアセンブリは、第３のパターンポリマー層の半径方向外側部分に配置された第４のパターンポリマー層も含む。第３および第４の層は、パワー半導体ダイを収容するセルを画定する。第２のはんだ材料が、第２のヒートシンク表面の露出部分に配置される。パワー半導体ダイがさらに、セル内の第３の層の半径方向内側部分に配置され、第２のはんだ材料により第２のヒートシンクに熱的に結合される。
【００１４】
本発明の別の態様によれば、ヒートシンクと、ヒートシンクの表面に配置されて、第１の表面の露出部分を画定する第１のパターンポリマー層とを含む半導体アセンブリが提供される。第１の表面の露出部分は、第１の層からヒートシンク表面に沿って半径方向内側に延びる。はんだ材料が、ヒートシンク表面の露出部分に配置され、パワー半導体ダイが第１のパターン層上に配置され、はんだ材料によりヒートシンクに熱的に結合される。
【図面の簡単な説明】
【００１５】
【図１】パワー半導体ダイの例示的なパッケージを示す。
【図２ａ】半導体ダイに搭載される第１のヒートシンクおよびヒートシンクに形成される第１のパターンポリマー層の断面図を示す。
【図２ｂ】半導体ダイに搭載される第１のヒートシンクおよびヒートシンクに形成される第１のパターンポリマー層の上面図を示す。
【図３ａ】第１のヒートシンクに形成されるパターンポリマー層の断面図を示す。
【図３ｂ】第１のヒートシンクに形成されるパターンポリマー層の上面図を示す。
【図４ａ】第１のヒートシンクの表面に配置されたはんだ材料の断面図を示す。
【図４ｂ】第１のヒートシンクの表面に配置されたはんだ材料の上面図を示す。
【図５ａ】第１のヒートシンクに位置決めされ、パターンポリマー層のうちの１つに接触しているパワー半導体ダイの断面図を示す。
【図５ｂ】第１のヒートシンクに位置決めされ、パターンポリマー層のうちの１つに接触しているパワー半導体ダイの上面図を示す。
【図６ａ】半導体ダイの露出表面に塗布されたはんだ材料の断面図である。
【図６ｂ】半導体ダイの露出表面に塗布されたはんだ材料の上面図である。
【図７ａ】２つのヒートシンクに搭載された半導体ダイを含む最終的な半導体アセンブリの断面図である。
【図７ｂ】２つのヒートシンクに搭載された半導体ダイを含む最終的な半導体アセンブリの上面図である。
【図８ａ】ダイのｘ−ｙ位置のみがポリマーにより制約されるべき場合、半導体ダイに搭載される第１のヒートシンクおよびヒートシンクに形成される第１のパターンポリマー層の断面図を示す。
【図８ｂ】ダイのｘ−ｙ位置のみがポリマーにより制約されるべき場合、半導体ダイに搭載される第１のヒートシンクおよびヒートシンクに形成される第１のパターンポリマー層の上面図を示す。
【図９ａ】図８ａおよび図８ｂに示す第１のヒートシンクの表面に配置されたはんだ材料の断面図である。
【図９ｂ】図８ａおよび図８ｂに示す第１のヒートシンクの表面に配置されたはんだ材料の上面図である。
【図１０ａ】図９ａおよび図９ｂに示す第１のヒートシンクに位置決めされたパワー半導体ダイの断面図を示す。
【図１０ｂ】図９ａおよび図９ｂに示す第１のヒートシンクに位置決めされたパワー半導体ダイの上面図を示す。
【図１１ａ】図１０ａおよび図１０ｂに示す半導体ダイの露出表面に塗布されるはんだ材料の断面図を示す。
【図１１ｂ】図１０ａおよび図１０ｂに示す半導体ダイの露出表面に塗布されるはんだ材料の上面図を示す。
【図１２ａ】図８〜図１１と併せて参照した２つのヒートシンクに搭載された半導体ダイを含む最終的な半導体アセンブリの断面図を示す。
【図１２ｂ】図８〜図１１と併せて参照した２つのヒートシンクに搭載された半導体ダイを含む最終的な半導体アセンブリの上面図を示す。
【図１３ａ】はんだ厚のみがポリマーにより制御されるべき場合、半導体ダイに搭載されるべき第１のヒートシンクおよびヒートシンクに形成される第１のパターンポリマー層の断面図を示す。
【図１３ｂ】はんだ厚のみがポリマーにより制御されるべき場合、半導体ダイに搭載されるべき第１のヒートシンクおよびヒートシンクに形成される第１のパターンポリマー層の上面図を示す。
【図１４ａ】図１３ａおよび図１３ｂに示す第１のヒートシンクの表面に配置されたはんだ材料の断面図を示す。
【図１４ｂ】図１３ａおよび図１３ｂに示す第１のヒートシンクの表面に配置されたはんだ材料の上面図を示す。
【図１５ａ】図１４ａおよび図１４ｂに示す第１のヒートシンクに配置されたパワー半導体ダイの断面図を示す。
【図１５ｂ】図１４ａおよび図１４ｂに示す第１のヒートシンクに配置されたパワー半導体ダイの上面図を示す。
【図１６ａ】図１５ａおよび図１５ｂに示す半導体ダイの露出表面に塗布されたはんだ材料の断面図を示す。
【図１６ｂ】図１５ａおよび図１５ｂに示す半導体ダイの露出表面に塗布されたはんだ材料の上面図を示す。
【図１７ａ】図１３〜図１６と併せて参照した２つのヒートシンクに当シアされた半導体ダイを含む最終的な半導体アセンブリの断面図を示す。
【図１７ｂ】図１３〜図１６と併せて参照した２つのヒートシンクに当シアされた半導体ダイを含む最終的な半導体アセンブリの上面図を示す。
【図１８ａ】半導体筐体により封入される半導体アセンブリの断面図を示す。
【図１８ｂ】半導体筐体により封入される半導体アセンブリの上面図を示す。
【図１９ａ】半導体アセンブリの周囲に適用された成形材料を示す。
【図１９ｂ】半導体アセンブリの周囲に適用された成形材料を示す。
【図２０ａ】取り外し可能なテープの個片が上部ヒートシンクの外面に適用された半導体アセンブリの断面図を示す。
【図２０ｂ】取り外し可能テープの個片が上部ヒートシンクの外面に適用された半導体アセンブリの上面図を示す。
【図２１ａ】半導体アセンブリの周囲に適用された後の成形材料を示す。
【図２１ｂ】半導体アセンブリの周囲に適用された後の成形材料を示す。
【図２２ａ】取り外し可能テープが取り外された後であり、それにより、上部ヒートシンクの外面を露出させたままにする図２１ａおよび図２１ｂの半導体アセンブリを示す。
【図２２ｂ】取り外し可能テープが取り外された後であり、それにより、上部ヒートシンクの外面を露出させたままにする図２１ａおよび図２１ｂの半導体アセンブリを示す。
【発明を実施するための形態】
【００１６】
詳細な説明
本発明は、従来技術による搭載システムの上記制限を解消した半導体素子の搭載システムを提供する。搭載システムは、電力線形スイッチング用途に利用されるような離散電力半導体素子との併用に特に適する。限定ではなく、このような素子の例としては、レジスタ、整流器、トランジスタ等が挙げられる。本明細書において考察する搭載システムは、例えば、チップスケールパッケージ等の表面実装技術パッケージと併せて使用することができる。限定ではなく、適し得る規格化されたパッケージの例としては、ＪＥＤＥＣ  ＴＯ−２２０パッケージおよびＤＯ−２１８パッケージが挙げられる。以下の詳細な説明では、同様の要素番号が、図のうちの１つまたは複数に見られる同様の要素を識別するために使用される。
【００１７】
図２ａおよび図２ｂのそれぞれは、半導体ダイに搭載される第１のヒートシンク２１０の断面図および上面図を示す。ヒートシンク２１０は、Ｃｕ、Ａｌ、およびこれらの合金等の熱的に伝導性を有する任意の適した材料から形成することができる。本発明によれば、硬化性ポリマーが、第１のヒートシンク２１０の上面に塗布され、周知のステンシル・スクリーニング技法を使用して、第１のパターンポリマー層２１２を形成するようにパターニングされる。限定ではなく、適したポリマーとしては、ポリイミド、シリコンゴム、および含フッ素エラストマーが挙げられる。第１のパターンポリマー層２１２は、はんだを内部に配置することができるセル２１１の側壁を画定する。次に、図３ａおよび図３ｂにおいて、第２のパターンポリマー層２１４が、ここでも周知のステンシル・スクリーニング技法を使用して第１のポリマー層２１２上に形成される。第２のパターンポリマー層２１４は、ダイが内部に配置されるべき境界を画定する。第１のパターン層２１２の露出部分２１３（すなわち、第２のパターン層２１４で覆われていない部分）は、ダイを最終的に搭載することができる表面を画定する。図４ａおよび図４ｂに示すように、第１および第２のパターンポリマー層の形成後、はんだ２１６が、シリンジを使用して従来の様式で、第１のパターン層２１２により画定されるセル２１１内のヒートシンク２１０上に分注される。図５ａおよび図５ｂでは、ピックアンドプレース組立機械またはロボットが使用されて、半導体ダイ２１８が、第１のパターン層２１２の露出部分２１３上に位置決めされる。第２のパターン層２１４の境界が、ヒートシンク２１０上へのダイの正確な配置および位置合わせを容易にする。
【００１８】
図２〜図５に示すプロセスは、第１のヒートシンク２１０に対向するダイ２１８の側面に接触すべき第２のヒートシンクに対して繰り返すことができる。この場合、第２のヒートシンク２２０はまず、図２〜図４に示すプロセスを経て、第１および第２のパターン層２１２および２１４が第２のヒートシンク２２０上に形成される。次に、図６ａおよび図６ｂに示すように、はんだ２２２がダイ２１８の露出表面上に分注される。第２のヒートシンクサブアセンブリ（すなわち、パターン層２１２および２１４が上に配置されたヒートシンク２２０）が次に、ダイ２１８が第２のヒートシンクサブアセンブリの第２のパターン層２１２の露出表面部分に接触するように、ダイ２１８上に位置決めされる。図７ａおよび図７ｂのそれぞれは、２つのヒートシンクに搭載された半導体ダイを含む最終的な半導体アセンブリの断面図および上面図である。
【００１９】
いくつかの利点が、図２〜図７に示す搭載プロセスの使用から生じる。例えば、第２のパターン層（例えば、第２のパターン層２１４）を使用して、ヒートシンク上のダイの位置を制限することにより、ダイの回転および平面外への位置合わせずれが制限される。このようにして、第２のパターン層は、ピックアンドプレース組み立て機械と積極的に協働して、配置プロセスを支援し、結果として、ピックアンドプレース組み立て機械は、ダイの配置を単独で担当しない。さらに、ヒートシンクに直接接触する第１のパターン層（例えば、第１のパターン層２１２）の使用により、はんだの全体的な厚さおよび厚さ均一性を精密に制御することが可能になる。例えば、場合によっては、最終的なパッケージ内のはんだ厚を約０．２５ミル〜３ミルの許容差内に維持することができる。さらに、第１および第２のパターン層を形成するポリマーは一般に比較的柔らかく、柔軟であるため、ダイにかかる応力のレベルを低減することができる。
【００２０】
本発明の利点を示すために、３つのサンプルが上記技法に従って製造された。サンプルのはんだ厚は５５ミクロン、６５ミクロン、および７５ミクロンであるようにそれぞれ選択された。５５ミクロンのサンプルは、約５２．８ミクロン〜５４．６ミクロンの厚さでばらつくことが分かった。６５ミクロンのサンプルは、約６４．５ミクロン〜６９．２ミクロンでばらつくことが分かった。７５ミクロンのサンプルは、約７４．４ミクロン〜７９．２ミクロンでばらつくことが分かった。
【００２１】
第１および第２のパターン層により画定されるセル２１１のサイズおよび形状は、図２〜図７に示すものに限定されない。むしろ、セルのサイズおよび形状は、異なるダイの幾何学的形状またはフットプリントに望ましいように選択することができる（例えば、正方形、六角形、円形）。セルの構成は、フラックス溢れ、短絡の回避等の他の要因に合うように選択してもよい。さらに、パターン層２１２および２１４の側壁は、図２〜図７に示す、２つのパターン層のそれぞれのポリマーの４つの線形セグメントに限定されない。むしろ、任意の適した構成および数のポリマーセグメントを利用してよい。例えば、正方形、矩形、または円形のセルを、正方形、矩形、または円形のそれぞれを画定する形状を有する単一の連続したポリマーセグメントにより画定することができる。あるいは、複数の連続した、または非連続のポリマーセグメントを、所望の任意の数で利用してもよい。
【００２２】
上に提示された本発明の実施形態では、１つのパターンポリマー層（例えば、パターン層２１４）が、ヒートシンク２１０の表面上のダイのｘ−ｙ位置を制限または制御するために利用され、第２のパターンポリマー層（パターン層２１２）が、ｚ方向でのはんだの厚さを制御するために使用される。本発明の他の実施形態では、ダイのｘ−ｙ位置またはｚ方向でのはんだの厚さのいずれかを制御するために、１つのみのポリマー層が利用される。
【００２３】
図８〜図１０は、単一のみのポリマー層が、ヒートシンクの表面上のダイのｘ−ｙ位置を制限または制御するために利用される本発明の実施形態を示す。ここでもヒートシンク２１０の断面図および上面図のそれぞれを示す図８ａおよび図８ｂに示すように、硬化性ポリマーが第１のヒートシンク２１０の上面に塗布され、周知のステンシル・スクリーニング技法を使用して、ダイのｘ−ｙ位置を制限または制御するために使用される配向パターンパリマー層２１４を形成するように、パターニングされる。配向層２１４は、はんだを配置することができるセル２１１の側壁を画定する。次に、図９ａおよび図９ｂにおいて、はんだ２１６が、例えば、シリンジを使用して、従来の様式で、配向パターン層２１４により画定されるセル２１１内のヒートシンク２１０上に分注される。図１０ａおよび図１０ｂにおいて、ピックアンドプレース組み立て機械またはロボットが使用されて、半導体ダイ２１８がはんだ２１６に接触するように、半導体ダイ２１８がセル２１１内に位置決めされる。配向パターン層２１４の境界により、ヒートシンク２１０上へのダイ２１８の正確な配置および位置合わせが容易になる。
【００２４】
図８〜図１０に示すプロセスは、第１のヒートシンク２１０に対向するダイ２１８の側面に接触する第２のヒートシンクに対して繰り返すことができる。この場合、第２のヒートシンク２２０はまず、図８〜図９に示すプロセスステップを経て、配向パターン層２１４が第２のヒートシンク２２０上に形成される。次に、図１１ａおよび図１１ｂに示すように、はんだ２２２がダイ２１８の露出表面上に分注される。第２のヒートシンクサブアセンブリ（すなわち、配向パターン層２１４が上に配置されたヒートシンク２２０）は次に、ダイ２１８が第２のヒートシンクサブアセンブリの配向パターン層２１４により画定されるセル内に配置されるように、ダイ２１８上に位置決めされる。ダイ２１８は、第２のヒートシンクアセンブリのはんだ２２２に接触して、図１２に示す完全な半導体アセンブリを形成する。
【００２５】
図１３〜図１５は、単一のみのポリマー層が、ｚ方向でのはんだの全体的な厚さおよびはんだ厚均一性を制御するために利用される本発明の実施形態を示す。ここでもヒートシンク２１０の断面図および上面図のそれぞれを示す図１３ａおよび図１３ｂに示すように、硬化性ポリマーが第１のヒートシンク２１０の上面に塗布され、周知のステンシル・スクリーニング技法を使用して、ｚ方向でのはんだの厚さを制御するために使用される厚さ制御パターンポリマー層２１２が形成される。次に、図１４ａおよび図１４ｂにおいて、はんだ２１６が、例えば、シリンジを使用して、従来の様式で、厚さ制御パターン層２１２により画定されるセル２１１内のヒートシンク２１０上に分注される。図１５ａおよび図１５ｂにおいて、ピックアンドプレース組み立て機械またはロボットが使用されて、半導体ダイ２１８が厚さ制御層２１２上に位置決めされる。
【００２６】
図１３〜図１５に示すプロセスは、第１のヒートシンク２１０に対向するダイ２１８の側面に接触する第２のヒートシンクに対して繰り返すことができる。この場合、第２のヒートシンク２２０はまず、図１３〜図１４に示すプロセスステップを経て、第２のヒートシンク２２０上に厚さ制御パターン層２１２が形成される。次に、図１６ａおよび図１６ｂに示すように、はんだ２２２はダイ２１８の露出表面上に分注される。第２のヒートシンクサブアセンブリ（すなわち、厚さ制御パターン層２１２が上に配置されたヒートシンク２２０）は次に、ダイ２１８が第２のヒートシンクサブアセンブリの厚さ制御パターン層２１２上に配置されるように、ダイ２１８上に位置決めされる。ダイ２１８は、第２のヒートシンクアセンブリのはんだ２２２に接触して、図１７に示す完全なアセンブリを形成する。
【００２７】
図７ａおよび図１７ｂでのように、最終的な半導体アセンブリが完成すると、アセンブリは一般に、成形材料を使用して封入される。しかし、成形材料は、ヒートシンク２１０および２２０からの放熱を妨げる。この問題は、後述するようにヒートシンクの１つまたは複数の部分を露出させることにより解消することができる。
【００２８】
図１８ａおよび図１８ｂのそれぞれは、半導体アセンブリ３００の断面図および上面図を示す。本発明によれば、硬化性ポリマーが、上部ヒートシンク２２０の外面（すなわち、ダイ２１８から離れたヒートシンク２２０の表面）に塗布され、周知のステンシル・スクリーニング技法を使用してパターニングされ、パターンポリマー層３１０が形成される。限定ではなく、適したポリマーとしては、ポリイミド、シリコンゴム、および含フッ素エラストマーが挙げられる。パターンポリマー層３１０は、セル３１１の側壁を画定する。次に、図１９ａおよび図１９ｂに示すように、成形材料３２０が、通常、射出成形プロセスを使用して半導体アセンブリ３００の周囲に適用される。パターンポリマー層３１０は、セル３１１内の上部ヒートシンク２２０の外面を、材料はみ出しの問題を生じさせずに成形後に露出したままにすることができる。半導体アセンブリをこのようにして成形することにより、ダイプレス応力も低減する。
【００２９】
図２０〜図２２は、半導体アセンブリを封入した後、取り外し可能テープ３３０を使用してヒートシンクの１つまたは複数の部分が露出される本発明の代替の実施形態を示す。図２０ａおよび図２０ｂのそれぞれは、半導体アセンブリ３００の断面図および上面図を示す。取り外し可能テープ３３０の個片が、上部ヒートシンク２２０の外面（すなわち、ダイ２１８から離れたヒートシンク２２０の表面）に貼り付けられる。次に、図２１ａおよび図２１ｂに示すように、成形材料３２０が、通常、射出成形プロセスを使用して、半導体アセンブリ３００の周囲にもう一度塗布される。次に、取り外し可能テープ３３０が取り外され、それにより、図２２ａおよび図２２ｂに示すように、上部ヒートシンク２２０の外面を露出させたままにすることができる。
【図１】
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【図２（ａ）】
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【図２（ｂ）】
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【図３（ａ）】
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【図３（ｂ）】
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【図４（ａ）】
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【図４（ｂ）】
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【図５（ａ）】
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【図５（ｂ）】
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【図６（ａ）】
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【図６（ｂ）】
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【図７（ａ）】
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【図７（ｂ）】
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【図８（ａ）】
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【図８（ｂ）】
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【図９（ａ）】
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【図９（ｂ）】
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【図１０（ａ）】
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【図１０（ｂ）】
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【図１１（ａ）】
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【図１１（ｂ）】
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【図１２（ａ）】
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【図１２（ｂ）】
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【図１３（ａ）】
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【図１３（ｂ）】
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【図１４（ａ）】
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【図１４（ｂ）】
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【図１５（ａ）】
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【図１５（ｂ）】
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【図１６（ａ）】
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【図１６（ｂ）】
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【図１７（ａ）】
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【図１７（ｂ）】
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【図１８（ａ）】
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【図１８（ｂ）】
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【図１９（ａ）】
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【図１９（ｂ）】
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【図２０（ａ）】
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【図２０（ｂ）】
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【図２１（ａ）】
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【図２１（ｂ）】
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【図２２（ａ）】
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【図２２（ｂ）】
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