(57)【特許請求の範囲】
【請求項１】
半導体基板の上部に、狭窄部と幅広部を備える第１の半導体領域を形成し、
前記狭窄部の少なくとも側面上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記幅広部を覆うマスクパターンを形成し、
前記マスクパターンをマスクに不純物をイオン注入して前記狭窄部にエクステンション不純物領域を形成し、
前記マスクパターンを除去し、
前記不純物を活性化する熱処理を行い、
前記ゲート電極側面にゲート側壁を形成し、
前記ゲート側壁形成後に前記半導体基板上に半導体膜をエピタキシャル成長させ、
前記ゲート電極の両側にソース・ドレイン領域を形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記不純物がボロンまたは二弗化ボロンであることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記不純物がリンまた砒素であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
ゲート側壁を形成する際に、反応性イオンエッチングを用いることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項５】
さらに、前記半導体基板の上部の前記第１の半導体領域と平面上の異なる位置に、前記狭窄部より幅の広い第２の半導体領域を形成し、
前記マスクパターンを形成する際に、前記第２の半導体領域を覆うことを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記第２の半導体領域に抵抗素子が形成されることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記ゲート電極のゲート長がＬである場合に、前記狭窄部の幅および高さが３ｎｍ以上２Ｌ／３以下であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項８】
前記半導体膜が、シリコン、シリコンゲルマニウムまたはシリコンカーボンであることを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
ゲート長３０ｎｍ以下の極微細ＭＩＳＦＥＴを実現するために、従来の平面トランジスタに代わって、三次元構造を有するトランジスタ、例えば、ナノワイヤ型トランジスタ（以下、ナノワイヤトランジスタとも称する）が期待されている。例えば、ＳＯＩ層をチャネルとするナノワイヤトランジスタの場合は、シリコンの幅広部につながるシリコンの狭窄部（シリコンナノワイヤ）の側面および上面にゲート絶縁膜、ゲート電極が形成される。そして、ゲート電極下のチャネル領域を挟んで狭窄部にエクステンション領域が形成される。シリコンの幅広部にはソース・ドレイン領域等が形成される。【０００３】
ナノワイヤトランジスタは、チャネル領域がゲートに覆われているため、ゲートの支配力が強く、短チャネル効果耐性が高い。そして、シリコンナノワイヤの上面と両側面の計３面がチャネルとして動作するため、トライゲートトランジスタとも呼ばれる。【０００４】
ナノワイヤトランジスタでは、高い短チャネル効果耐性により、オフ時のリーク電流を抑制できる。しかし、狭窄部の高い寄生抵抗によりオン時のドレイン電流が劣化するという問題がある。寄生抵抗低減のために、ゲート電極が形成されていないシリコンナノワイヤの領域を短くすることが有効である。しかし、シリコンナノワイヤパターンを形成するリソグラフィの際、シリコンナノワイヤを短くするために幅広部をゲート電極方向に近付けると、近接効果により、シリコンナノワイヤ幅の微細化が困難になる。【０００５】
また、別の三次元構造を有するトランジスタとして、Ｆｉｎ型チャネルトランジスタ（以下、ＦｉｎＦＥＴとも称する）も広く検討されている。ＦｉｎＦＥＴは、ナノワイヤトランジスタのシリコンナノワイヤに相当するＦｉｎ層の両側面のみをチャネルとして動作させる。Ｆｉｎ層の上面は厚いハードマスクで覆ってチャネルとして動作させない。Ｆｉｎ層の幅がナノワイヤトランジスタ同様狭いため、寄生抵抗が高くなるという問題がある。【０００６】
ＦｉｎＦＥＴにおいて、ゲート電極が形成されていない領域のＦｉｎ層に、選択的にシリコンをエピタキシャル成長させる技術が非特許文献１に開示されている。この技術によれば、Ｆｉｎ層の断面積が増大するため、寄生抵抗を低減させることが可能となる。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】Ｍ．Ｇｕｉｌｌｏｒｎ  ｅｔ  ａｌ．，“ＦｉｎＦＥＴ  Ｐｅｒｆｏｒｍａｎｃｅ  Ａｄｖａｎｔａｇｅ  ａｔ  ２２ｎｍ：  Ａｎ  ＡＣ  ｐｅｒｓｐｅｃｔｉｖｅ”Ｄｉｇ．ＶＬＳＩ  Ｓｙｍｐ．Ｔｅｃｈ．，ｐｐ．１２−１３（２００８）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
もっとも、ナノワイヤトランジスタやＦｉｎＦＥＴにおいて、シリコンナノワイヤやＦｉｎ層にエピタキシャル膜を成長させ、寄生抵抗低減を実現するための最適なプロセスは確立されていない。【０００９】
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、ゲート電極の両側の半導体狭窄部に半導体膜をエピタキシャル成長により形成して寄生抵抗を低減し、ＭＩＳＦＥＴのオン電流向上を実現する上で、効果的な半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の一態様の半導体装置の製造方法は、半導体基板の上部に、狭窄部と幅広部を備える第１の半導体領域を形成し、前記狭窄部の少なくとも側面上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記幅広部を覆うマスクパターンを形成し、前記マスクパターンをマスクに不純物をイオン注入して前記狭窄部にエクステンション不純物領域を形成し、前記マスクパターンを除去し、前記不純物を活性化する熱処理を行い、前記ゲート電極側面にゲート側壁を形成し、前記ゲート側壁形成後に前記半導体基板上に半導体膜をエピタキシャル成長させ、前記ゲート電極の両側にソース・ドレイン領域を形成することを特徴とすることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、ゲート電極の両側の半導体狭窄部に半導体膜をエピタキシャル成長により形成して寄生抵抗を低減し、ＭＩＳＦＥＴのオン電流向上を実現する上で、効果的な半導体装置の製造方法を提供することが可能となる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施の形態の製造方法によって製造されるナノワイヤトランジスタの上面模式図である。
【図２】図１のＡ−Ａ面（ゲート長方向）の断面模式図である。
【図３】図１のＢ−Ｂ面（ゲート幅方向）の断面模式図である。
【図４】図１のＣ−Ｃ面（ゲート幅方向）の断面模式図である。
【図５】第１の実施の形態の製造工程を示す上面模式図である。
【図６】図５のＤ−Ｄ面の断面模式図である。
【図７】第１の実施の形態の製造工程を示すゲート幅方向の断面模式図である。
【図８】第１の実施の形態の製造工程を示す上面模式図である。
【図９】第１の実施の形態の製造工程を示す上面模式図である。
【図１０】図９のＥ−Ｅ面の断面模式図である。
【図１１】第１の実施の形態の製造工程を示す上面模式図である。
【図１２】図１１のＦ−Ｆ面の断面模式図である
【図１３】第１の実施の形態の製造工程を示す上面模式図である。
【図１４】図１３のＧ−Ｇ面の断面模式図である。
【図１５】図１３のＨ−Ｈ面の断面模式図である。
【図１６】第１の実施の形態の、高さが２５ｎｍのシリコンパターンの場合の断面写真である。
【図１７】第１の実施の形態の、高さが１０ｎｍのシリコンパターンの場合の断面写真である。
【図１８】ボロンイオン注入を行った後のエピタキシャル成長に生じる問題の説明図である。
【図１９】第１の実施の形態の作用および効果を説明する図である。
【図２０】第２の実施の形態の、高さが１０ｎｍのシリコンパターンの場合の断面写真である。
【図２１】第２の実施の形態の、高さが２５ｎｍのシリコンパターンの場合の断面写真である。
【図２２】第２の実施の形態の作用および効果を説明する図である。
【図２３】第３の実施の形態の製造方法によって製造されるナノワイヤトランジスタの上面模式図である。
【図２４】図２３のＩ−Ｉ面（ゲート長方向）の断面模式図である。
【図２５】図２３のＪ−Ｊ面（ゲート幅方向）の断面模式図である。
【図２６】第３の実施の形態の製造工程を示す上面模式図である。
【図２７】図２６のＫ−Ｋ面の断面模式図である。
【図２８】第３の実施の形態の製造工程を示す断面模式図である。
【図２９】第４の実施の形態の製造方法によって製造されるＦｉｎＦＥＴのゲート幅方向の断面模式図である。
【図３０】異なる面方位を有するシリコンナノワイヤにエピタキシャル膜を成長させた場合の断面写真である。
【図３１】第６の実施の形態の製造工程を示す上面模式図である。
【図３２】第６の実施の形態の製造工程を示す上面模式図である。
【発明を実施するための形態】
【００１３】
以下、図面を用いて実施の形態を説明する。本明細書中においては、｛１００｝面、｛１１０｝面を代表する表記として、（１００）面、（１１０）面という表記を用いる。そして、［１００］方向、［１１０］方向と結晶学的に等価な方向を代表する表記として、それぞれ＜１００＞方向、＜１１０＞方向という表記を用いる。
【００１４】
また、本明細書中、例えば、半導体の表面が（１００）面方位であるとの表現は、必ずしも、半導体の表面が（１００）面と完全に一致する場合に限ることなく、半導体の表面が（１００）面に対して、±２度程度の傾斜角を有する場合も含むものとする。また、＜１００＞方向、＜１１０＞方向等の表現についても同様である。このように、±２度程度の角度範囲を含めるのは、半導体装置の製造上、完全に方向や方位を一致させるのは精度上困難であり、かつ、±２度程度の角度誤差範囲においては、本発明の作用・効果を十分に得ることが可能であるからである。
【００１５】
（第１の実施の形態）
本実施の形態の半導体装置の製造方法は、半導体基板の上部に、狭窄部と幅広部を備える第１の半導体領域を形成し、狭窄部の少なくとも側面上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、幅広部を覆うマスクパターンを形成し、マスクパターンをマスクに不純物をイオン注入して狭窄部にエクステンション不純物領域を形成し、マスクパターンを除去し、不純物を活性化する熱処理を行い、ゲート電極側面にゲート側壁を形成し、ゲート側壁形成後に半導体基板上に半導体膜をエピタキシャル成長させ、ゲート電極の両側にソース・ドレイン領域を形成する。本実施の形態では、ｐ型のナノワイヤトランジスタを有する半導体装置を製造する場合を例に説明する。
【００１６】
本実施の形態の半導体装置の製造方法は、上記構成を有することにより、エピタキシャル成長時に、半導体領域の幅広部でエピタキシャル膜の成長が阻害されることを抑制する。したがって、オン電流の向上したナノワイヤトランジスタを備える半導体装置を効果的に製造することが可能となる。
【００１７】
図１は、本実施の形態の製造方法によって製造されるナノワイヤトランジスタの上面模式図である。図２は図１のＡ−Ａ面（ゲート長方向）、図３は図１のＢ−Ｂ面（ゲート幅方向）、図４は図１のＣ−Ｃ面（ゲート幅方向）の断面模式図である。
【００１８】
このナノワイヤトランジスタは、例えば（１００）面のシリコン基板１０上に設けられた埋め込み酸化膜（ＢＯＸ）１２上のＳＯＩ層１４に形成されている。ＳＯＩ層１４は、１つ以上の狭窄部（シリコンナノワイヤ）１６と、この狭窄部１６と連続し、この狭窄部１６よりも幅の広い幅広部１８を備えている。
【００１９】
シリコンナノワイヤ１６の側面と上面にはゲート絶縁膜２０が形成され、このゲート絶縁膜２０上にゲート電極２２が形成されている。このゲート電極２２の両側には、ゲート側壁２４が形成されている。
【００２０】
ゲート側壁２４と、ゲート電極２２下のチャネル領域２６を挟むように、シリコンナノワイヤ１６中に、ｐ型のエクステンション不純物領域２８が形成されている。このエクステンション不純物領域２８上にはエピタキシャルシリコン層３０が形成されている。
【００２１】
そして、シリコンナノワイヤ１６中およびエピタキシャルシリコン層３０中に、ｐ型のソース・ドレイン不純物領域３２が形成されている。さらに、ソース・ドレイン不純物領域３２上には、金属シリサイド層３４が形成されている。このように、ゲート電極２２両側には、ソース・ドレイン不純物領域３２および金属シリサイド層３４を備えるソース・ドレイン領域が形成されている。
【００２２】
シリコンナノワイヤ１６中で、上部にゲート電極２２が形成されている領域がチャネル領域２６として動作する。チャネル領域２６は幅（ゲート幅方向の長さ）が３〜２０ｎｍ程度、高さが３〜４０ｎｍ程度の板状構造をしている。シリコンナノワイヤ１６の側面は（１１０）面である。
【００２３】
この構造では、シリコンナノワイヤ１６で上部にゲート電極２２、ゲート側壁２４が形成されていない領域上に、例えば、厚さ１０〜５０ｎｍのエピタキシャルシリコン層３０が形成される。このため、シリコンの断面積が増加して、寄生抵抗が大幅に低減される。したがって、トランジスタのオン電流が著しく向上する。
【００２４】
以下、本実施の形態の製造方法における製造工程について図５〜図１５を用いて説明する。
【００２５】
まず、ＳＯＩ基板を半導体基板として準備する。ＳＯＩ基板は、シリコン基板１０上の、例えばシリコン酸化膜の埋め込み酸化膜１２、埋め込み酸化膜１２上のＳＯＩ層１４で構成される。ここで、ＳＯＩ層の厚さは３〜４０ｎｍ程度である。そして、ＳＯＩ層１４上に、例えばシリコン窒化膜のハードマスク層４０を形成する。
【００２６】
図５は本実施の形態の製造工程を示す上面模式図、図６は図５のＤ−Ｄ面の断面模式図である。まず、ＳＯＩ層１４上に、ハードマスク層４０を形成した後、ハードマスク層４０をパターニングする。
【００２７】
そして、このハードマスク層４０をマスクとしてＳＯＩ層１４をエッチングし、ＳＯＩ層１４をゲート幅方向に一部狭くし、板状化する（図５、図６参照）。板状化したシリコン層（シリコンナノワイヤ）１６の幅は３〜２０ｎｍ程度である。このようにして、半導体基板の上部に狭窄部１６と幅広部１８を備える半導体領域を形成する、
【００２８】
ハードマスク層４０をパターニングする際、ゲート長方向及び狭窄方向を共に＜１１０＞方向と等価な方向にすることで、エッチング後のシリコンナノワイヤ１６の側面は（１１０）面となる。
【００２９】
図７は本実施の形態の製造工程を示すゲート幅方向の断面模式図である。図７に示すように、ハードマスク層４０を用いてＳＯＩ層１４をパターニングした後、ハードマスク層４０を除去する。その後、シリコンナノワイヤ１６の側面と上面にゲート絶縁膜２０を形成する。ここでゲート絶縁膜２０としては、シリコン酸化膜、シリコン酸窒化膜、高誘電率膜、あるいはシリコン酸化膜と高誘電率膜の積層膜等を適用できる。
【００３０】
次に、ゲート絶縁膜２０の上にゲート電極２２を形成し、さらにゲート電極２２上にゲート電極パターニング用のハードマスク層４２を形成する。そして、このハードマスク層４２をパターニングする。ここでゲート電極２２としては、ポリＳｉ、メタルシリサイド、ＴｉＮ、Ｗ、ＴａＣ、あるいはポリＳｉと金属の積層膜等を適用できる。
【００３１】
図８は本実施の形態の製造工程を示す上面模式図である。ゲート電極パターニング用のハードマスク層４２の形成後、このハードマスク層４２をマスクとして、ゲート電極２２、ゲート絶縁膜２０をパターニングする。そして、図８に示すように半導体領域の狭窄部１６上の一部にのみゲート電極（図示せず）、ゲート絶縁膜（図示せず）を残す。
【００３２】
図９は本実施の形態の製造工程を示す上面模式図である。図１０は図９のＥ−Ｅ面の断面模式図である。図９に示すように、ゲート電極２２、ゲート絶縁膜２０をパターニングした後に、半導体領域の少なくとも幅広部１８を覆うマスクパターンをレジスト４４により形成する。
【００３３】
続いて、レジスト４４をマスクに、図１０に示すように、例えば、ボロン（Ｂ）または二弗化ボロン（ＢＦ２）のエクステンションイオン注入を行う。このエクステンションイオン注入により、上部にゲート電極２２が形成されないため露出している狭窄部（シリコンナノワイヤ）１６中に、エクステンション不純物領域２８を形成する。エクステンション不純物領域２８の不純物濃度は、寄生抵抗低減の観点から１×１０１９ｃｍ−３以上であることが望ましい。
【００３４】
このように、幅広部１８にエクステンションイオン注入を行わないことで、後のエピタキシャル膜成長の際に、幅広部１８における成膜阻害を抑制することが可能となる。
【００３５】
エクステンションイオン注入の後、レジスト４４を除去する。そして、例えば、窒素雰囲気下でのアニールを行う。このアニールにより、注入された不純物を活性化させるとともに、イオン注入により非晶質化したシリコンを再結晶化させる。
【００３６】
アニールの温度は、十分な活性化および再結晶化を行う必要から８００℃以上が望ましく、過度な不純物拡散を防ぐ観点から１１００℃以下であることが望ましい。
【００３７】
図１１は本実施の形態の製造工程を示す上面模式図である。図１２は図１１のＦ−Ｆ面の断面模式図である。アニールの後、図１１、図１２に示すように、全面にゲート側壁材料を堆積後、例えばＲＩＥによるドライエッチングを行ってゲート電極２２の両側面にゲート側壁２４を形成する。
【００３８】
ここで、ゲート側壁２４の材料としては酸化膜、窒化膜あるいは酸化膜と窒化膜の積層膜などを用いることができる。ゲート側壁２４のゲート長方向の厚さは、寄生容量低減の観点から５ｎｍ以上であることが望ましく、エピタキシャル層との距離を短くして寄生抵抗低減を図る必要から３０ｎｍ以下であることが望ましい。
【００３９】
図１３は本実施の形態の製造工程を示す上面模式図である。図１４は図１３のＧ−Ｇ面、図１５は図１３のＨ−Ｈ面の断面模式図である。
【００４０】
ゲート側壁２４形成の後に、ＳＯＩ層１４の露出部上にシリコン膜をエピタキシャル成長させ、エピタキシャルシリコン層３０を形成する。さらに、ＳＯＩ層１４の露出部全面、すなわち狭窄部１６だけでなく幅広部１８にも、例えば、ＢまたはＢＦ２のソース・ドレインイオン注入を行って、ソース・ドレイン不純物領域３２を形成する。
【００４１】
ここで、ＳＯＩ層１４の露出部上に選択的にエピタキシャル膜を形成するプロセスの一例は、ＳＯＩ層１４表面の自然酸化膜除去のための希フッ酸処理及び水素ベイク処理を行った後に、水素キャリアガス雰囲気下で塩酸をエッチングガス、ジクロロシランを成膜ガスとして用いてエピタキシャルシリコン膜を成長させるプロセスである。
【００４２】
エピタキシャル膜の厚さは、寄生抵抗低減の観点から１０ｎｍ以上であることが望ましく、ゲート電極２２とエピタキシャルシリコン層３０間の寄生容量の低減とプロセス時間低減の観点から５０ｎｍ以下であることが望ましい。ソース・ドレイン不純物領域３２の不純物濃度は寄生抵抗低減の観点から１×１０２０ｃｍ−３以上であることが望ましい。
【００４３】
ソース・ドレイン不純物領域３２形成後、半導体領域上に金属膜として、例えば、ニッケル膜を、例えば、スパッタ法により堆積する。その後、熱処理を、例えば、窒素雰囲気やアルゴン雰囲気等の非酸化性雰囲気で行い、金属膜とエピタキシャルシリコン層３０を反応させ、金属シリサイド層３４を形成する。その後、公知の薬液処理により、未反応の金属膜を除去する。
【００４４】
上記、製造工程により、図１〜図４に示す半導体装置が製造される。次に、本実施の形態の作用および効果について詳述する。
【００４５】
本実施の形態の製造方法においては、エクステンション不純物領域を形成した後に、この不純物領域上にエピタキシャル膜を形成する。通常、シリコンにイオン注入を行うと、シリコンの結晶状態及び表面状態に変化を生じる。エピタキシャル膜形成工程は下地のシリコンの状態に敏感であるため、イオン注入によるシリコン状態の変化がエピタキシャル膜形成工程に悪影響を及ぼす恐れがある。
【００４６】
ＳＯＩ層に不純物をイオン注入した後にエピタキシャル膜形成を行い、イオン注入がエピタキシャル膜形成に与える影響を調べる実験を行った。ＳＯＩ基板を用いて、高さ２５ｎｍおよび１０ｎｍのシリコンパターンを、埋め込み酸化膜上に形成した後、ボロンのイオン注入を行う。ボロンのイオン注入条件は注入角度０度，加速電圧１ｋｅＶ，ドーズ６×１０１４ｃｍ−２、である。シリコンパターンには設計幅で１００ｎｍの幅広部と１５ｎｍの狭窄部が設けられている。
【００４７】
イオン注入後、イオン活性化のために８００℃、５秒の窒素アニールを行い、実際のナノワイヤトランジスタでのゲート側壁に対応するＴＥＯＳ膜５０ｎｍを堆積する。その後、ＴＥＯＳ膜を反応性イオンエッチング（ＲＩＥ）により除去する。その後、希フッ酸処理を施してからエピタキシャルシリコン膜を形成する。
【００４８】
図１６は、高さが２５ｎｍのシリコンパターンの場合の断面写真である。図１６（ａ）はエピタキシャル成長前の狭窄部の断面ＴＥＭ写真、図１６（ｂ）はエピタキシャル成長後の断面ＳＥＭ写真である。
【００４９】
図１６（ｂ）には、シリコンパターンにイオン注入を施さなかった場合、およびボロンイオン注入を施した場合の断面形状を、シリコンパターンの幅（設計幅）が１００ｎｍの場合と１５ｎｍの場合について示している。
【００５０】
図１６（ａ）のエピタキシャル膜形成前の設計幅１５ｎｍのシリコンパターンは台形形状となっている。しかし、エピタキシャルシリコン膜を形成した後は、幅広部では六角形形状、狭窄部では菱形形状となっている。
【００５１】
エピタキシャル成長により、幅方向に片側約１５ｎｍずつ、高さ方向に約２５ｎｍシリコンが成長している。六角形あるいは菱形形状が得られる理由は、エピタキシャル成長中に（１１１）結晶面（ファセット）が表面に現れるためである。結晶面が現れることから、膜成長前のシリコンパターンが高い結晶性を有することがわかる。
【００５２】
イオン注入を行わない場合とボロンイオン注入を行った場合で、エピタキシャルシリコン膜形成後の形状がほとんど変わらない。このことから、高さ２５ｎｍのシリコンナノワイヤの場合には、上記条件のボロンイオン注入では、イオン注入がエピタキシャル成長に大きな影響を及ぼさないことがわかる。
【００５３】
図１７は、高さが１０ｎｍのシリコンパターンの場合の断面写真である。図１７（ａ）はエピタキシャル成長前の狭窄部の断面ＴＥＭ写真、図１７（ｂ）はエピタキシャル成長後の断面ＳＥＭ写真である。
【００５４】
狭窄部では、イオン注入を行わない場合もボロンイオン注入を行った場合も同じ菱形形状が得られている。しかし、幅広部では、イオン注入を行わない場合には全体的にシリコンの成長が得られているのに対し、ボロンイオン注入を行った場合にはシリコンパターン中央部でエピタキシャル成長が阻害された形状となっている。すなわち、シリコンパターン中央部にエピタキシャル膜が成長しないため、膜厚の薄いシリコン領域が生じている。
【００５５】
このように、シリコンパターン中央部に膜厚の薄いシリコン領域が残存した状態で、後の金属シリサイド形成工程に進むと、膜厚の薄いシリコン領域全体がシリサイド化されるおそれがある。場合によってはシリコンが不足し、金属シリサイド中の金属組成が高くなりすぎてウェットプロセス中に膜が剥がれてしまう危険性もある。
【００５６】
このように、膜厚の薄いシリコン領域が生じることによって、例えば、抵抗がばらつくことによる半導体装置の性能低下、あるいは製造工程中での膜はがれによる製造歩留まり低下等の問題が起こり得る。
【００５７】
図１８は、ボロンイオン注入を行った後のエピタキシャル成長に生じる問題の説明図である。図１８（ａ）は幅広部の断面模式図、図１８（ｂ）は狭窄部の断面模式図である。
【００５８】
ボロンイオン注入を行った後のエピタキシャル成長に問題が生じる理由は以下のように考えられる。シリコンパターンの幅によらず、ボロンイオン注入、窒素アニールを行った後には、シリコンパターンの表面にボロンが偏析しボライド（ＳｉＢ３）を形成する。この後、ゲート側壁を形成するために、ＴＥＯＳ膜の堆積とＴＥＯＳ膜の反応性イオンエッチングによる除去を行う。そして、このエッチングの際にカーボンイオンなどがボライド中に注入され、酸化膜に似た物性の薄い複合膜が、エピタキシャル成長阻害膜としてシリコンパターン表面に形成される。
【００５９】
この複合膜はエピタキシャル成長を阻害し、シリコンパターンの幅が広い場合には上面からのエピタキシャル成長が進まない。そして、両側面からのみ成長が進む結果として、図１８（ａ）のような中央部の薄いシリコン形状が得られる。
【００６０】
一方、シリコンパターンの幅が細い場合には、上面からエピタキシャル成長が進まなくても両側面から成長したシリコンが合体する。結果として、図１８（ｂ）のような菱形のシリコン形状が得られる。なお、菱形のシリコン内部に薄いエピタキシャル成長阻害膜が最後まで残存したとしても、シリコン中の電流経路は阻害膜の両側に十分に確保されているため、寄生抵抗改善効果を著しく劣化させることはないと考えられる。
【００６１】
高さが２５ｎｍの場合に比べ、高さが１０ｎｍのシリコンパターンの場合で、エピタキシャル成長の阻害が顕著であるのは、高さが低いことによりシリコンの体積が相対的に小さくなるため、シリコンパターンの表面のボロンの偏析が顕著になるためと考えられる。このことから、ナノワイヤトランジスタが微細化し、シリコンナノワイヤの高さが低くなればなるほど、この問題が深刻化すると考えられる。よって、本実施の形態の半導体装置の製造方法は、ｐ型のナノワイヤトランジスタの微細化を図る上で極めて効果的である。
【００６２】
図１９は、本実施の形態の作用および効果を説明する図である。図１９（ａ）は幅広部を強調する図、図１９（ｂ）は狭窄部を強調する図である。
【００６３】
本実施の形態においては、図９で示すように幅広部１８がレジスト４４で覆われる。したがって、図１９（ａ）における太線枠内の幅広部１８を含む領域にはボロンが注入されない。一方、図１９（ｂ）における太線枠内の狭窄部１６にはボロンが注入される。すなわち、ＳＯＩ層の狭窄部のみにボロンが注入され、ＳＯＩ層の幅広部にはボロンが注入されていない。よって、ＲＩＥおよびアニール後にも幅広部には、エピタキシャル成長阻害膜が形成されない。
【００６４】
図１７で示すように、シリコンの幅が細い場合には、ボロンをドープしたシリコンを膜厚の薄いシリコン領域の無い形状にエピタキシャル成長させることが可能である。また、図１６で示すように、シリコンパターンの幅が広い場合でも、イオン注入を行っていないシリコンは膜厚の薄いシリコン領域の無い形状にエピタキシャル成長させることが可能である。このため、本実施の形態の製造方法においては、ＳＯＩ層の狭窄部、幅広部ともに膜厚の薄いシリコン領域の無い形状でエピタキシャル成長を行うことができる。
【００６５】
したがって、シリコンの幅が狭い狭窄部の寄生抵抗が低減されシリコンナノワイヤトランジスタのオン電流が向上する。
【００６６】
また、上述のように、エピタキシャル成長後に膜厚の薄いシリコン領域が残らない。このため、その後のソース・ドレイン領域のシリサイドプロセスにおいて、金属組成が過剰な金属シリサイドが形成されてウェットプロセスなどで膜剥がれが生じるという問題が生じない。したがって、ダストの発生の無い、高歩留まりなプロセスが実現できる。
【００６７】
よって、本実施の形態によれば、ゲート電極の両側の半導体狭窄部にエピタキシャル膜を形成して寄生抵抗を低減し、ｐ型ナノワイヤトランジスタのオン電流向上を実現する上で、効果的な半導体装置の製造方法を提供することが可能となる。
【００６８】
なお、従来のナノワイヤトランジスタあるいは平面型トランジスタの作製においても、エクステンションイオン注入時にはｎ型トランジスタ領域とｐ型トランジスタ領域へ注入するドーパント種を分けるために、通常レジストマスクで覆ってイオン注入を行っている。従って、本実施の形態において、従来のエクステンションイオン注入時に用いるレジストマスクのパターンを、ＳＯＩ層の狭窄部以外を覆ったパターンに変更するだけでよく、新たなマスク及びプロセス工程の追加は必要ないという利点がある。
【００６９】
なお、エクステンションイオン注入によるエピタキシャル成長への悪影響を防ぐ別の方法としては、エクステンションイオン注入をまったく行わずにゲート側壁を形成してエピタキシャル成長を行い、その後ソース・ドレイン領域への不純物イオン注入を行うという方法もある。しかし、この方法ではイオン注入される領域とゲート電極の距離が広いため、ゲート電極とソース・ドレイン領域との間に不純物が十分に注入されないオフセット領域が存在してしまい、寄生抵抗が大きくなるという問題がある。
【００７０】
一方、本実施の形態の製造方法によれば、ゲート側壁形成・エピタキシャル成長前にゲート電極近傍領域にエクステンションイオン注入を行う。このため、オフセット領域が形成されることはなく、エピタキシャル成長による寄生抵抗低減の恩恵を最大限に受けることができる。
【００７１】
また、本実施の形態の製造方法によれば、ＳＯＩ層の幅広部はエクステンションイオン注入時ではなく、エピタキシャル成長後にソース・ドレイン領域として不純物がイオン注入される。エピタキシャル成長によりシリコン層が厚くなった状態でのイオン注入となるため、エクステンションイオン注入よりもさらに加速電圧を上げた、すなわちＲｐを深くしたイオン注入が可能となり、プロセス時間およびプロセスコストの削減が図れる。
【００７２】
また、本実施の形態の製造方法によれば、シリコンナノワイヤの結晶性が完全に回復した状態でエピタキシャル成長を行うため、成長したエピタキシャルシリコン層表面には結晶面（ファセット）が現れる。図１４に示すように、エピタキシャルシリコン層３０のゲート側壁２４側の端面は（１１１）面方位が現れる。
【００７３】
このため、基板に対して約５４度の傾斜を有し、エピタキシャルシリコン層３０上部はゲート側壁２４との間に隙間を有する。この隙間の存在により、ゲート電極２２とエピタキシャルシリコン層３０間の寄生容量が低減し、トランジスタの動作速度の向上が図れる。
【００７４】
また、ゲート電極のソース・ドレイン方向の長さであるゲート長がＬである場合に、狭窄部のソース・ドレイン方向に垂直な方向の幅および高さが３ｎｍ以上２Ｌ／３以下であることが望ましい。３ｎｍ未満では、キャリア移動度が過度に低下するおそれがある。また、２Ｌ／３より大きくなると、十分な短チャネル効果の抑制効果が得られないおそれがある。
【００７５】
本実施の形態においては、ゲート側壁の加工をＲＩＥで行う場合を例に説明した。ＲＩＥでは、特にカーボンイオンが多くシリコンに導入されエピタキシャル成長阻害膜が形成されやすいと考えられる。もっとも、ＲＩＥ以外による加工であっても、カーボンイオンがシリコンに導入されうる加工方法を用いるのであれば、本実施の形態の製造方法は有効である。
【００７６】
また、図９では、幅広部を覆うレジスト端部が、狭窄部にかかる場合を例に説明した。合わせズレ等を考慮し、確実に幅広部を覆うようにするためにはこのパターンが有効である。しかし、幅広部を覆うレジスト端部が、幅広部と狭窄部にある場合や、幅広部にかかる場合であっても、幅広部でのエピタキシャル成長阻害膜の形成を抑制する効果は十分得られる。したがって、必ずしも図９のパターンに限定されるわけではない。
【００７７】
また、幅広部をマスクパターンとしてレジストを用いる場合を例に説明したが、マスクパターンは必ずしもレジストに限定されるわけではない。
【００７８】
また、エクステンションイオン注入時のｐ型不純物としてインジウム（Ｉｎ）を適用することも可能である。
【００７９】
（第２の実施の形態）
本実施の形態の半導体装置の製造方法はｎ型のナノワイヤトランジスタの製造方法であること以外は、第１の実施の形態と同様である。したがって、第１の実施の形態と重複する内容については、記述を省略する。
【００８０】
本実施の形態の半導体装置の製造方法は、ｎ型のナノワイヤトランジスタの製造において、エクステンションイオン注入時のシリコンパターンの非晶質化により生ずる問題を解決する。したがって、オン電流の向上したｎ型のナノワイヤトランジスタを備える半導体装置を効果的に製造することが可能となる。
【００８１】
本実施の形態の半導体装置の製造方法では、エクステンション注入時にボロンまたは二弗化ボロンではなく、リン（Ｐ）、または砒素（Ａｓ）をイオン注入し、狭窄部にエクステンション不純物領域を形成する。また、ソース・ドレインイオン注入の際に、ボロンまたは二弗化ボロンではなく、リン（Ｐ）または砒素（Ａｓ）をイオン注入し、ソース・ドレイン不純物領域３２を形成する。
【００８２】
第１の実施の形態と同様に、ＳＯＩ層に不純物をイオン注入した後にエピタキシャル膜形成を行い、イオン注入がエピタキシャル膜形成に与える影響を調べる実験を行った。ＳＯＩ基板を用いて、高さ２５ｎｍおよび１０ｎｍのシリコンパターンを、埋め込み酸化膜上に形成した後、リンまたは砒素のイオン注入を行う。リンのイオン注入条件は注入角度０度，加速電圧３ｋｅＶ，ドーズ５×１０１４ｃｍ−２である。砒素のイオン注入条件は注入角度０度，加速電圧４ｋｅＶ，ドーズ４×１０１４ｃｍ−２である。シリコンパターンには設計幅で１００ｎｍの幅広部と１５ｎｍの狭窄部が設けられている。
【００８３】
イオン注入後、イオン活性化のために８００℃、５秒の窒素アニールを行い、実際のナノワイヤトランジスタでのゲート側壁に対応するＴＥＯＳ膜５０ｎｍを堆積する。その後、ＴＥＯＳ膜を反応性イオンエッチング（ＲＩＥ）により除去する。その後、希フッ酸処理を施してからエピタキシャルシリコン膜を形成する。
【００８４】
図２０は、高さが１０ｎｍのシリコンパターンの場合の断面写真である。図２０（ａ）はエピタキシャル成長後の断面ＳＥＭ写真、図２０（ｂ）はイオン注入後の結晶状態の説明図である。
【００８５】
図２０（ａ）には、シリコンパターンにリンイオン注入を施した場合、および砒素イオン注入を施した場合の断面形状を、シリコンパターンの幅（設計幅）が１００ｎｍの場合と１５ｎｍの場合について示している。
【００８６】
図２０（ａ）から明らかなように、リンイオン注入、砒素イオン注入のどちらの場合も断面形状は円形あるいは楕円形となっており、エピタキシャル成長が等方的に進行している。これはエピタキシャル膜形成前のシリコンパターンナノワイヤが非晶質であるためと考えられる。
【００８７】
図２０（ｂ）に示すように、リンや砒素などの重いドーパントを薄いシリコン層に注入すると、シリコンパターン全体が非晶質化してしまう。そうすると、シリコンパターン中に結晶領域が全く存在していないため、アニールを行ってもシリコンパターンの再結晶化は起こらず、続くエピタキシャル成長では等方的な成長が生じる。エピタキシャル成長によってシリコンナノワイヤの断面積が増加しても、シリコンナノワイヤの結晶性が非晶質あるいは多結晶であるため、寄生抵抗低減の効果は小さくなってしまうという問題が生ずる。
【００８８】
図２１は、高さが２５ｎｍのシリコンパターンの場合の断面写真である。図２１（ａ）はエピタキシャル成長後の断面ＳＥＭ写真、図２１（ｂ）はイオン注入後の結晶状態の説明図である。
【００８９】
図２１（ａ）には、シリコンパターンにリンイオン注入を施した場合、および砒素イオン注入を施した場合の断面形状を、シリコンパターンの幅（設計幅）が１００ｎｍの場合と１５ｎｍの場合について示している。
【００９０】
図２１（ａ）から明らかなように、高さが１０ｎｍの場合とは異なり、（１１１）結晶面が現れた断面形状となっている。図２１（ｂ）に示すように、シリコンパターンが厚い場合には、イオン注入を行った後もシリコンパターン下部に結晶領域が残る。このため、アニールの際にはこの結晶領域を種としてシリコンパターン全体の再結晶化が生じる。このように、リンあるいは砒素を注入する場合には、再結晶化の種となる結晶領域を確保することが必要であることがわかる。
【００９１】
図２２は、本実施の形態の作用および効果を説明する図である。図２２（ａ）はイオン注入直後の結晶状態の説明図、図２２（ｂ）はアニール後の結晶状態の説明図である。
【００９２】
本実施の形態においては、図９で示すように幅広部１８がレジスト４４で覆われる。したがって、図２２（ａ）において太線枠内の幅広部１８を含む領域にはリンまたは砒素がイオン注入されない。一方、太線枠内の狭窄部１６にはリンまたは砒素がイオン注入される。
【００９３】
すなわち、ＳＯＩ層の狭窄部のみにリンまたは砒素がイオン注入されシリコンが非晶質となる。一方、ＳＯＩ層の幅広部にはリンまたは砒素がイオン注入されないため、結晶質のままで残る。
【００９４】
したがって、図２２（ｂ）に示すように、イオン注入後のアニールの際には、幅広部の結晶領域を種として狭窄部の再結晶化が生じる。よって、エピタキシャル成長時に狭窄部に単結晶のシリコンを成長させることが可能となり、オン電流の向上したｎ型のナノワイヤトランジスタを備える半導体装置を効果的に製造することが可能となる。
【００９５】
上述のように、高さが２５ｎｍの場合に比べ、高さが１０ｎｍのシリコンパターンの方が再結晶化のための種となる結晶領域の確保が難しくなる。このことから、ナノワイヤトランジスタが微細化し、シリコンナノワイヤの高さが低くなればなるほど、この問題が深刻化すると考えられる。よって、本実施の形態の半導体装置の製造方法は、ｎ型のナノワイヤトランジスタの微細化を図る上で極めて効果的である。    
【００９６】
また、本実施の形態の製造方法によれば、シリコンナノワイヤの結晶性が完全に回復した状態でエピタキシャル成長を行うため、成長したエピタキシャルシリコン層表面には結晶面（ファセット）が現れる。図１４に示すように、エピタキシャルシリコン層３０のゲート側壁２４側の端面は（１１１）面方位が現れる。
【００９７】
このため、基板に対して約５４度の傾斜を有し、エピタキシャルシリコン層３０上部はゲート側壁２４との間に隙間を有する。この隙間の存在により、ゲート電極２２とエピタキシャルシリコン層３０間の寄生容量が低減し、トランジスタの動作速度の向上が図れる。
【００９８】
リンあるいは砒素のエクステンションイオン注入によるシリコンパターンの非晶質化の影響を回避する別の方法としては、イオン注入時の加速電圧を例えば１ｋｅＶ未満にまで下げ、Ｒｐ（プロジェクテッド・レンジ）がシリコン層厚以下になるようにすることで、シリコンナノワイヤ下部に結晶領域を残存させる方法もある。しかし、この方法では超低加速電圧でのイオン注入に多大な時間とコストがかかるため、量産プロセスとしては現実的ではない。一方、本実施の形態の製造方法によれば、シリコンパターンへのエクステンションイオン注入の加速電圧を数ｋｅＶ程度の現実的な値に設定することができ、コスト的にも有利である。
【００９９】
（第３の実施の形態）
本実施の形態の半導体装置の製造方法は半導体基板として、ＳＯＩ基板ではなく埋め込み酸化膜のないバルク基板を用いる点で第１および第２の実施の形態と異なる。第１または第２の実施の形態と重複する内容については、記述を省略する。
【０１００】
図２３は、本実施の形態の製造方法によって製造されるナノワイヤトランジスタの上面模式図である。図２４は図２３のＩ−Ｉ面（ゲート長方向）、図２５は図２３のＪ−Ｊ面（ゲート幅方向）の断面模式図である。
【０１０１】
このナノワイヤトランジスタは、例えば（１００）面のシリコン基板１０上に形成されている。シリコン基板１０はその上部に、１つ以上の狭窄部（シリコンナノワイヤ）１６と幅広部１８を備えている。シリコンナノワイヤ１６の下部のシリコン基板１０中にはパンチスルーストッパー用不純物領域４８が設けられている。また、シリコンナノワイヤ１６の下部側面にはＳＴＩ層５０が形成されている。
【０１０２】
シリコンナノワイヤ１６の側面と上面にはゲート絶縁膜２０が形成され、このゲート絶縁膜２０上にゲート電極２２が形成されている。このゲート電極２２の両側には、ゲート側壁２４が形成されている。
【０１０３】
ゲート側壁２４と、ゲート電極２２下のチャネル領域２６を挟むように、シリコンナノワイヤ１６中に、ｐ型のエクステンション不純物領域２８が形成されている。このエクステンション不純物領域２８上にはエピタキシャルシリコン層３０が形成されている。
【０１０４】
そして、シリコンナノワイヤ１６中およびエピタキシャルシリコン層３０中に、ｐ型のソース・ドレイン不純物領域３２が形成されている。さらに、ソース・ドレイン不純物領域３２上には、金属シリサイド層３４が形成されている。このように、ゲート電極２２両側には、ソース・ドレイン不純物領域３２および金属シリサイド層３４を備えるソース・ドレイン領域が形成されている。
【０１０５】
シリコンナノワイヤ１６中で、パンチスルーストッパー用不純物領域４８の上部で、上部にゲート電極２２が形成されている領域がチャネル領域２６として動作する。チャネル領域２６は幅（ゲート幅方向の長さ）が３〜２０ｎｍ程度、高さが３〜４０ｎｍ程度の板状構造をしている。シリコンナノワイヤ１６の側面は（１１０）面である。
【０１０６】
以下、本実施の形態の製造方法における製造工程について図２６〜図２９を用いて説明する。
【０１０７】
まず、バルクのシリコン基板１０を半導体基板として準備する。そして、シリコン基板１０上に、例えばシリコン窒化膜のハードマスク層４０を形成する。
【０１０８】
図２６は、本実施の形態の製造工程を示す上面模式図、図２７は図２６のＫ−Ｋ面の断面模式図である。まず、シリコン基板１０上に、ハードマスク層４０を形成した後、ハードマスク層４０をパターニングする。
【０１０９】
そして、このハードマスク層４０をマスクとしてシリコン基板１０の上部をエッチングし、シリコン基板１０の上部をゲート幅方向に一部狭くし板状化する。板状化したシリコン層（シリコンナノワイヤ）１６の幅は３〜２０ｎｍ程度である。このようにして、半導体基板の上部に狭窄部１６と幅広部１８を備える半導体領域を形成する。
【０１１０】
ハードマスク層４０をパターニングする際、ゲート長方向及び狭窄方向を共に＜１１０＞方向と等価な方向にすることで、エッチング後のシリコンナノワイヤ１６の側面は（１１０）面となる。
【０１１１】
次に、シリコンナノワイヤ１６の間に、例えばシリコン酸化膜のＳＴＩ層５０を埋め込む。その後、ＣＭＰによりＳＴＩ層５０表面を平坦化する（図２６、図２７参照）。
【０１１２】
図２８は本実施の形態の製造工程を示す断面模式図である。ＳＴＩ層５０表面を平坦化した後、図２８に示すように、希フッ酸処理を行ってＳＴＩ層５０を途中までエッチングする。その後、不純物をイオン注入して、ＳＴＩ層５０に挟まれたシリコンナノワイヤ１６の下部にパンチスルーストップ用不純物領域４８を形成する。
【０１１３】
このとき注入する不純物種は、ｎ型トランジスタの場合にはｐ型不純物、ｐ型トランジスタの場合にはｎ型不純物である。ここで、シリコン基板１０を介したソースからドレインへの電流パス（パンチスルー）を遮断し、かつ基板容量の過度の増大を避けるため、パンチスルーストップ用不純物領域５０の不純物密度は１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下であることが望ましい。
【０１１４】
以後の製造工程は、第１の実施の形態または第２の実施の形態と同様であるため記述を省略する。
【０１１５】
本実施の形態の製造方法によれば、第１または第２の実施の形態の場合と全く同様に、シリコンナノワイヤの狭窄部のみにエクステンションイオン注入を行ってからエピタキシャル成長を行う。したがって、エピタキシャル膜に良好な成長が実現される。
【０１１６】
これにより、寄生抵抗の主要因となるゲート電極、ゲート側壁が形成されていない部分のシリコンナノワイヤ、すなわちソース・ドレイン領域の一部となるシリコンナノワイヤ上にエピタキシャルシリコン層が良好に形成されてシリコンの断面積が増加する。このため、寄生抵抗が大幅に低減され、ナノワイヤトランジスタのオン電流が著しく増大する。また、ダスト等による歩留まり低下の問題も生じない。
【０１１７】
また、本実施の形態の製造方法によれば、ＳＯＩ基板の代わりにバルク基板を用いることにより、基板コスト及び製造コストを大幅に低減することができる。
【０１１８】
（第４の実施の形態）
本実施の形態の半導体装置の製造方法は、ゲート絶縁膜をＳＯＩ層の狭窄部の側面のみに形成し、製造工程の最後までＳＯＩ層の狭窄部の上部にハードマスク層を残し、ＦｉｎＦＥＴを製造する。ナノワイヤトランジスタではなくＦｉｎＦＥＴであること以外は第１または第２の実施の形態と同様である。したがって、第１または第２の実施の形態と重複する内容については、記述を省略する。
【０１１９】
図２９は、本実施の形態の製造方法によって製造されるＦｉｎＦＥＴのゲート幅方向の断面模式図である。このＦｉｎＦＥＴは、ゲート絶縁膜２０がＳＯＩ層１４の狭窄部１６の側面のみに形成され、ＳＯＩ層１４の狭窄部１６上にハードマスク層４０が存在している点を除き、第１または第２の実施の形態の製造方法によって作製されるトランジスタと同様である。
【０１２０】
本実施の形態の製造方法は、ハードマスク層４０をマスクとしてＳＯＩ層１４をエッチングしてＳＯＩ層１４をゲート幅方向に一部狭くして、板状化した後、ハードマスク層４０を除去せずにＳＯＩ層の狭窄部１６の側面にゲート絶縁膜２０を形成する。この点と、ゲート電極２２とゲート絶縁膜２０をパターニングする際にハードマスク層４０もエッチングしてゲート電極２２部分以外のＳＯＩ層１４の狭窄部１６を露出させる点が、第１または第２の実施の形態の製造方法と異なる。
【０１２１】
本実施の形態の製造方法によれば、第１または第２の実施の形態の場合と全く同様に、ＳＯＩ層の狭窄部のみにエクステンションイオン注入を行ってからエピタキシャル成長を行う。したがって、エピタキシャル膜に良好な成長が実現される。
【０１２２】
これにより、寄生抵抗の主要因となるゲート電極、ゲート側壁が形成されていない部分のＳＯＩ層の狭窄部、すなわちソース・ドレイン領域の一部となるＳＯＩ層の狭窄部上にエピタキシャルシリコン層が良好に形成されてシリコンの断面積が増加する。このため、寄生抵抗が大幅に低減され、ＦｉｎＦＥＴのオン電流が著しく増大する。また、ダスト等による歩留まり低下の問題も生じない。
【０１２３】
本実施の形態の製造方法によれば、ＳＯＩ層の狭窄部の上面がチャネル領域として動作しない。このため、上面をチャネル領域として動作させるナノワイヤトランジスタにおいて問題となる可能性のある、チャネル領域コーナー部、すなわち左上端と右上端への電界集中による信頼性劣化が回避できるという利点がある。
【０１２４】
（第５の実施の形態）
本実施の形態の半導体装置の製造方法は、第１または第２の実施の形態の製造方法において、シリコンナノワイヤ１６の側面を（１００）面にする方法である。
【０１２５】
本実施の形態の製造方法によって作製されるナノワイヤトランジスタは、シリコンナノワイヤ１６の側面が（１００）面である点を除き、第１または第２の実施の形態の製造方法によって作製されるナノワイヤトランジスタと同様である。
【０１２６】
本実施の形態の製造方法は、図５、図６において、ＳＯＩ層１４をエッチングするためのハードマスク層４０をパターニングする際、ゲート長方向及び狭窄方向を共に＜１００＞方向と等価な方向にする点を除き、第１または第２の実施の形態の製造方法と同様である。
【０１２７】
したがって、第１または第２の実施の形態と重複する内容については記述を省略する。
【０１２８】
本実施の形態の製造方法によれば、第１または第２の実施の形態の場合と全く同様に、シリコンナノワイヤの狭窄部のみにエクステンションイオン注入を行ってからエピタキシャル成長を行う。したがって、エピタキシャル膜に良好な成長が実現される。
【０１２９】
これにより、寄生抵抗の主要因となるゲート電極、ゲート側壁が形成されていない部分のシリコンナノワイヤ、すなわちソース・ドレイン領域の一部となるシリコンナノワイヤ上にエピタキシャルシリコン層が良好に形成されてシリコンの断面積が増加する。このため、寄生抵抗が大幅に低減され、ナノワイヤトランジスタのオン電流が著しく増大する。
【０１３０】
図３０は、異なる面方位を有するシリコンナノワイヤにエピタキシャル膜を成長させた場合の断面ＳＥＭ写真である。側面が（１１０）面及び（１００）面で、高さが１５ｎｍのシリコンナノワイヤにボロンイオン注入を施してから、活性化アニール、ゲート側壁加工、エピタキシャル膜形成を施した後の断面ＳＥＭ写真である。
【０１３１】
側面が（１１０）面の場合には、エピタキシャル成長後のシリコン形状が菱形となるが、側面が（１００）面の場合には、エピタキシャル成長後のシリコン形状が長方形となっており、シリコン表面には（１００）面と等価な面方位が現れている。
【０１３２】
エピタキシャル成長によるシリコンの増膜厚は（１１０）面の場合に横方向に片側１５ｎｍ、上方向に３５ｎｍであるのに対し、（１００）面の場合には横方向に片側３０ｎｍ、上方向に４０ｎｍとなっている。このように側面が（１００）面の場合の方がエピタキシャル成長によってより大きなシリコン断面積増加が得られ、より大きな寄生抵抗低減が実現できるという利点がある。
【０１３３】
（第６の実施の形態）
本実施の形態の半導体装置の製造方法は、半導体基板の上部に、狭窄部と幅広部を備える第１の半導体領域と、第１の半導体領域の狭窄部より幅の広い第２の半導体領域および第１の半導体領域の狭窄部より幅の広い第３の半導体領域を、第１の半導体領域と平面上の異なる位置に形成する。そして、第２の半導体領域には、抵抗素子が形成され、第３の半導体領域にはゲート幅が第１の半導体領域に形成されるナノワイヤトランジスタより広いトランジスタが形成される。
【０１３４】
本実施の形態の半導体装置の製造方法は、第２の半導体領域および第３の半導体領域が形成され、それぞれの領域が、エクステンション不純物領域を形成する際にマスクパターンで覆われる点以外は第１の実施の形態と同様である。したがって、第１の実施の形態と重複する内容については、記述を省略する。
【０１３５】
図３１は本実施の形態の製造工程を示す上面模式図である。図３１に示すように半導体基板の上部に、狭窄部１６と幅広部１８を備える第１の半導体領域６０と、第１の半導体領域６０の狭窄部１６より幅の広い第２の半導体領域６２、および第１の半導体領域６０の狭窄部１６より幅の広い第３の半導体領域６４を形成する。
【０１３６】
図３１は、ゲート電極２２、ゲート絶縁膜２０をパターニングまで製造工程が終了した時点での上面図である。第１の実施の形態の図５に相当する。ナノワイヤトランジスタが形成される第１の半導体領域６０と、そのナノワイヤトランジスタよりもゲート幅の広い、例えばゲート幅が１００ｎｍ〜１μｍ程度のトランジスタが形成される第３の半導体領域６４上はゲート電極２２が形成されている。また、抵抗素子が形成される第２の半導体領域６４にはゲート電極２２が形成されない。
【０１３７】
図３２は本実施の形態の製造工程を示す上面模式図である。ゲート電極２２、ゲート絶縁膜２０をパターニングの後に、第１の半導体領域６０の幅広部１８、第２の半導体領域６２の全面および第３の半導体領域６４の全面を覆うマスクパターンをレジスト４４により形成する。
【０１３８】
続いて、レジスト４４をマスクに、ボロン（Ｂ）または二弗化ボロン（ＢＦ２）のエクステンションイオン注入を行う。その後、活性化と再結晶化のアニールを行う。  
【０１３９】
ＬＳＩの回路内には、ナノワイヤトランジスタ以外にも、抵抗素子やゲート幅の広いトランジスタの形成が要求される場合がある。例えば、抵抗素子はシリコン基板内に形成される不純物領域やシリコン基板上に形成される金属シリサイド層などの長さや幅などを適宜設定することで所望の抵抗値を実現し、回路内での抵抗として利用する。このため、例えば、シリコン基板上のエピタキシャル成長に不具合が生じると、抵抗値が変化し回路動作が不安定になるおそれがある。また、ゲート幅の広いトランジスタを形成する際に、シリコン基板上のエピタキシャル成長に不具合が生じると、ソース・ドレイン領域の寄生抵抗が増大し特性が劣化する。
【０１４０】
このように、ナノワイヤトランジスタ以外の幅の広い半導体領域においても、シリコン基板上のエピタキシャル成長の阻害が生じると、ＬＳＩの性能の劣化やダスト等による歩留まりの低下が生ずる。
【０１４１】
本実施の形態によれば、ナノワイヤトランジスタを形成する狭窄部１６より幅の広いシリコンパターンにマスクしてイオン注入を行う。このため、狭窄部１６より幅の広いシリコンパターン上にエピタキシャル成長を阻害する膜が形成されることを抑制する。したがって、狭窄部１６およびその他のシリコンパターン上の双方において、良好なエピタキシャル膜の成長を実現することが可能となる。よって、本実施の形態によれば、オン電流の向上したナノワイヤトランジスタを備える高性能な半導体装置を高い歩留まりで製造することが可能となる。
【０１４２】
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、半導体装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体装置の製造方法等に関わる要素を適宜選択して用いることができる。
【０１４３】
例えば、実施の形態においてはエピタキシャル成長させる半導体膜の材料としてシリコンを例に説明したが、ソース・ドレイン領域に形成される半導体膜の材料としてはシリコン以外にも、シリコンゲルマニウムあるいはシリコンカーボンなどを用いることができる。ｐ型トランジスタでソース・ドレイン領域にシリコンゲルマニウム層を形成した場合にはチャネル領域にゲート長方向の圧縮歪みが、ｎ型トランジスタでソース・ドレイン領域にシリコンカーボン層を形成した場合にはチャネル領域にゲート長方向の伸張歪みがそれぞれ誘起され、どちらの場合もドレイン電流が増加してトランジスタの動作速度が向上するという利点がある。
【０１４４】
また、実施の形態においては、ソース・ドレイン領域にソース・ドレイン不純物領域を備えるトランジスタを例に説明した。しかしながら、ソース・ドレイン領域には必ずしもソース・ドレイン不純物領域を備える必要はなく、例えば、金属シリサイド層のみを備えるショットキートランジスタであってもかまわない。
【０１４５】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置の製造方法は、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
【符号の説明】
【０１４６】
１０      シリコン基板
１６      狭窄部
１８      幅広部
２０      ゲート絶縁膜
２２      ゲート電極
２４      ゲート側壁
２８      エクステンション不純物領域
３０      エピタキシャルシリコン層
３２      ソース・ドレイン不純物領域
３４      金属シリサイド層
４４      レジスト
６０      第１の半導体領域
６２      第２の半導体領域
６４      第３の半導体領域
【図１】
0005404812.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１８】
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【図１９】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
0005404812.tif 000026
【図３１】
0005404812.tif 000027
【図３２】
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【図１６】
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【図１７】
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【図２０】
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【図２１】
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【図３０】
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