(57)【特許請求の範囲】
【請求項１】
第１選択ラインに連結された第１選択トランジスターと、
第２選択ラインに連結された第２選択トランジスターと、
ワードラインに各々連結され、前記第１及び第２選択トランジスターの間に直列に連結されたメモリーセルと、
前記第１選択ラインに電気的に連結されたストラッピングラインとを含み、
前記第１選択ラインと前記ストラッピングラインとは互いに重畳されないように配列され、
前記第１選択トランジスターと前記第２選択トランジスターと前記直列に連結されたメモリーセルとは一つのセルストリングに含まれ、
前記一つのセルストリングは、前記第１選択トランジスターまたは前記第２選択トランジスターに入力された電気信号に対応して選択される
ことを特徴とするＮＡＮＤメモリーアレイ。
【請求項２】
ビットラインが配列されるストラッピング領域を更に含む
ことを特徴とする請求項１に記載のＮＡＮＤメモリーアレイ。
【請求項３】
前記ストラッピングラインは前記ストラッピング領域に配列された前記ビットラインで形成されたコンタクトパッドを通して前記第１選択ラインに電気的に連結される
ことを特徴とする請求項２に記載のＮＡＮＤメモリーアレイ。
【請求項４】
前記コンタクトパッドを除いたビットラインのセグメントはフローティングが防止される様にバイアスされる
ことを特徴とする請求項３に記載のＮＡＮＤメモリーアレイ。
【請求項５】
前記コンタクトパッドを除いたビットラインのセグメントは前記メモリーセルが形成されるポケットＰウェルのウェルバイアスを供給する為のメタルラインに電気的に連結される
ことを特徴とする請求項４に記載のＮＡＮＤメモリーアレイ。
【請求項６】
前記ストラッピングラインは導電物質からなり、前記第１選択ラインの幅より広い幅を持つ
ことを特徴とする請求項１に記載のＮＡＮＤメモリーアレイ。
【請求項７】
前記第１選択ラインはストリング選択ラインであり、前記第２選択ラインは接地選択ラインである
ことを特徴とする請求項１に記載のＮＡＮＤメモリーアレイ。
【請求項８】
前記ストラッピングラインはメタルライン又はメタルを含む物質からなる
ことを特徴とする請求項１に記載のＮＡＮＤメモリーアレイ。
【請求項９】
第１選択ラインに連結された第１選択トランジスターと、
第２選択ラインに連結された第２選択トランジスターと、
ワードラインに各々連結され、前記第１及び第２選択トランジスターの間に直列に連結されたメモリーセルと、
前記第１選択ラインに電気的に連結された第１ストラッピングラインと、
前記第２選択ラインに電気的に連結された第２ストラッピングラインとを含み、
前記第１及び第２選択ラインと前記第１及び第２ストラッピングラインとはそれぞれ互いに重畳されないように配列され、
前記第１選択トランジスターと前記第２選択トランジスターと前記直列に連結されたメモリーセルとは一つのセルストリングに含まれ、
前記一つのセルストリングは、前記第１選択トランジスターまたは前記第２選択トランジスターに入力された電気信号に対応して選択される
ことを特徴とするＮＡＮＤメモリーアレイ。
【請求項１０】
前記第１選択ラインはストリング選択ラインであり、前記第２選択ラインは接地選択ラインである
ことを特徴とする請求項９に記載のＮＡＮＤメモリーアレイ。
【請求項１１】
ビットラインが配列されるストラッピング領域を更に含む
ことを特徴とする請求項９に記載のＮＡＮＤメモリーアレイ。
【請求項１２】
前記第１及び第２ストラッピングラインは前記ストラッピング領域に配列された前記ビットラインで形成されたコンタクトパッドを通して前記第１及び第２選択ラインに各々電気的に連結される
ことを特徴とする請求項１１に記載のＮＡＮＤメモリーアレイ。
【請求項１３】
前記コンタクトパッドを除いたビットラインのセグメントはフローティングが防止される様にバイアスされる
ことを特徴とする請求項１２に記載のＮＡＮＤメモリーアレイ。
【請求項１４】
前記コンタクトパッドを除いた前記ビットラインのセグメントは前記メモリーセルが形成されるポケットＰウェルのウェルバイアスを供給する為のメタルラインに電気的に連結される
ことを特徴とする請求項１３に記載のＮＡＮＤメモリーアレイ。
【請求項１５】
メモリーセルが形成されるセル領域と、
前記セル領域の内に配列され、ビットラインが配列されるストラッピング領域と、
前記セル領域の内に配列されたストリング選択ラインと、
前記セル領域の内に配列された接地選択ラインと、
前記ストリング及び接地選択ラインの間に配列されたワードラインと、
前記ストラッピング領域に配列された前記ビットラインで形成された第１コンタクトパッドを通して前記ストリング選択ラインに電気的に連結された第１ストラッピングラインを含み、
前記ストリング選択ラインと前記第１ストラッピングラインとは互いに重畳されないように配列され、
前記第１選択トランジスターと前記第２選択トランジスターと前記直列に連結されたメモリーセルとは一つのセルストリングに含まれ、
前記一つのセルストリングは、前記第１選択トランジスターまたは前記第２選択トランジスターに入力された電気信号に対応して選択される
ことを特徴とするＮＡＮＤフラッシュアレイ。
【請求項１６】
前記ストラッピング領域に配列された前記ビットライン等で形成された第２コンタクトパッドを通して前記接地選択ラインに電気的に連結された第２ストラッピングラインを更に含む
ことを特徴とする請求項１５に記載のＮＡＮＤフラッシュアレイ。
【請求項１７】
前記第１及び第２コンタクトパッドを除いたビットラインのセグメント等はフローティングが防止される様にバイアスされる
ことを特徴とする請求項１６に記載のＮＡＮＤフラッシュアレイ。
【請求項１８】
前記第１及び第２コンタクトパッドを除いた前記ビットラインのセグメントは前記メモリーセルが形成されるポケットＰウェルのウェルバイアスを供給する為のメタルラインに電気的に連結される
ことを特徴とする請求項１７に記載のＮＡＮＤフラッシュアレイ。
【請求項１９】
共通ソースラインと、
前記ストラッピング領域に配列された前記ビットラインで形成された第１コンタクトパッドを通して前記共通ソースラインに電気的に連結された第２ストラッピングラインを更に含む
ことを特徴とする請求項１５に記載のＮＡＮＤフラッシュアレイ。
【請求項２０】
複数のメモリーブロックを含み、
前記メモリーブロックの各々は第１ビットラインに各々連結された複数のストリングを含み、前記ストリングの各々はストリング選択ラインに連結されたストリング選択トランジスターと、接地選択ライン及び共通ソースラインに連結された接地選択トランジスターと、ワードラインに各々連結され、前記ストリング及び接地選択トランジスターの間に直列に連結されたメモリーセルと、
前記ストリング選択ラインに電気的に連結された第１ストラッピングラインを含み、
前記ストリング選択ラインと前記第１ストラッピングラインとは互いに重畳されないように配列され、
前記第１選択トランジスターと前記第２選択トランジスターと前記直列に連結されたメモリーセルとは一つのセルストリングに含まれ、
前記一つのセルストリングは、前記第１選択トランジスターまたは前記第２選択トランジスターに入力された電気信号に対応して選択される
ことを特徴とするＮＡＮＤメモリーアレイ。
【請求項２１】
前記メモリーブロックの各々は、メモリーセル等が形成されるセル領域と、第２ビットラインが配列されるストラッピング領域とに区分される
ことを特徴とする請求項２０に記載のＮＡＮＤメモリーアレイ。
【請求項２２】
前記ストラッピング領域は前記セル領域の内に配列される
ことを特徴とする請求項２１に記載のＮＡＮＤメモリーアレイ。
【請求項２３】
前記接地選択ラインに電気的に連結された第２ストラッピングラインを更に含む
ことを特徴とする請求項２１に記載のＮＡＮＤメモリーアレイ。
【請求項２４】
前記第１ストラッピングラインは前記ストラッピング領域に配列された前記第２ビットラインで形成された第１コンタクトパッドを通して前記ストリング選択ラインに電気的に連結され、前記第２ストラッピングラインは前記ストラッピング領域に配列された前記第２ビットラインで形成された第２コンタクトパッドを通して前記接地選択ラインに電気的に連結される
ことを特徴とする請求項２３に記載のＮＡＮＤメモリーアレイ。
【請求項２５】
前記第１及び第２コンタクトパッドを除いたビットラインのセグメントはフローティングが防止される様にバイアスされる
ことを特徴とする請求項２４に記載のＮＡＮＤメモリーアレイ。
【請求項２６】
前記第１及び第２コンタクトパッドを除いた前記ビットラインのセグメントは前記メモリーセルが形成されるポケットＰウェルのウェルバイアスを供給する為のメタルラインに電気的に連結される
ことを特徴とする請求項２５に記載のＮＡＮＤメモリーアレイ。
【請求項２７】
前記ストラッピング領域に配列された前記ビットラインで形成されたコンタクトパッドを通して前記共通ソースラインに電気的に連結された第２ストラッピングラインを更に含む
ことを特徴とする請求項２０に記載のＮＡＮＤメモリーアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリー装置に関するもので、より詳しくは、電気的に消去及びプログラムが可能な半導体メモリー装置に関するものである。
【背景技術】
【０００２】
半導体メモリー装置は、一般的に、マイクロプロセッサーを基盤とした応用及びコンピューターの様なデジタルロジックの設計において不可欠なマイクロ電子素子である。したがって、高い集積度及び速い速度の為に縮小（ｓｃａｌｉｎｇ）を通して得られるプロセスの向上及び半導体メモリー装置の製造技術の進歩は、他のデジタルロジック系列の性能の基準を確立するために役立つ。
【０００３】
半導体メモリー装置は、概ね揮発性メモリー装置と非揮発性メモリー装置に分けられる。揮発性メモリー装置に於いて、ロジックの情報は、スタティックランダムアクセスメモリーの場合には、双安定フリップフロップのロジックの状態を設定することによって、ダイナミックランダムアクセスメモリーの場合には、キャパシタの充電によって保持される。揮発性半導体メモリー装置の場合、電源が印加されている間はデータが保持され、読み出しが可能であるが、電源が遮断されるとデータは消える。
【０００４】
ＭＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭの様な非揮発性メモリー装置は、電源が遮断されてもデータを保持することができる。非揮発性メモリーにおけるデータの保持の状態は、使われる製造技術によって、永久的である場合もあるし、再プログラムが可能な場合もある。非揮発性メモリー装置は、コンピューター、航空電子工学、通信、および、業務用の電子産業技術の様な幅広い範囲でプログラム及びマイクロコードの保持の為に使われる。
【０００５】
非揮発性メモリー装置に於いて、ＭＲＯＭ、ＰＲＯＭ及びＥＰＲＯＭは、消去及び書き込みが自由にできないので、一般の使用者にとってはデータの内容を更新することが容易ではない。これに対して、ＥＥＰＲＯＭは、電気的に消去及び書き込みが可能なので、継続的に更新が必要なシステムのプログラミング（ｓｙｓｔｅｍｐｒｏｇｒａｍｍｉｎｇ）において、または、補助記憶装置としての応用が拡大されている。特に、フラッシュＥＥＰＲＯＭ（以下には、フラッシュメモリー装置ととも呼ぶ）は、従来のＥＥＰＲＯＭに比べて集積度が高いので大容量の補助記憶装置としての応用に有利である。
【０００６】
フラッシュメモリー装置は、一般的に各々のフローティングゲートトランジスターで構成されたメモリーセルのアレイを含む。メモリーセルアレイは、複数のメモリーブロックからなる。メモリーブロックは、図１に示された様に、フローティングゲートトランジスターＭＣｍ−１〜Ｍｃ０を含むストリング（ＮＡＮＤストリング又はＮＡＮＤユニットと呼ばれる）を含む。各フローティングゲートトランジスターは、各ストリングに配列されるストリング選択トランジスターＳＳＴとグラウンド選択トランジスターＧＳＴとの間に直列に連結される。ストリングの各々は、対応するビットラインＢＬ０〜ＢＬｎ−１に電気的に連結される。複数のワードラインＷＬ０〜ＷＬｍ−１がＮＡＮＤストリングに交差する様に配列され、各ワードラインＷＬ０〜ＷＬｍ−１は、各ＮＡＮＤストリングの対応するフローティングゲートトランジスターの制御ゲートに連結される。
【０００７】
まず、フローティングゲートトランジスター、即ち、メモリーセルは、負のしきい電圧（例えば、−１Ｖ又はそれより低い電圧）を持つ様に消去される。メモリーセルをプログラムする為には、所定の時間にわたって選択されたメモリーセルのワードラインに高電圧を印加することによって選択されたメモリーセルのしきい電圧がより高いしきい電圧に変更されるが、残りの選択されなかったメモリーセルのしきい電圧は変更されない。
【０００８】
任意の選択されたワードライン（以下では、選択ワードラインとも呼ぶ）に連結された選択されないメモリーセルをプログラムすることなく、同じワードラインに連結された選択されたメモリーセルをプログラムする場合に一つの問題が生じる。選択ワードラインにプログラムのための電圧が印加される時、プログラムのための電圧は、選択されたメモリーセルだけでなく、選択ワードラインに沿って配列された選択されない（又は、プログラムが禁止される）メモリーセルにも印加される。選択ワードラインに連結された選択されないメモリーセルがプログラムされうる。選択ワードラインに連結された非選択メモリーセルの意図しないプログラムは、プログラムディスターブと呼ばれる。
【０００９】
プログラムディスターブを防止する為の技術の一つは、セルフブースティングスキーム（ｓｅｌｆ−ｂｏｏｓｔｉｎｇ  ｓｃｈｅｍｅ）を利用したプログラム禁止方法である。セルフブースティングスキームを利用したプログラム禁止方法は、特許文献１（ＭＥＴＨＯＤ  ＯＦ  ＰＲＯＧＲＡＭＭＩＮＧ  ＦＬＡＳＨ  ＥＥＰＲＯＭ  ＩＮＴＥＧＲＡＴＥＤ  ＣＩＲＣＵＩＴ  ＭＥＭＯＲＹ  ＤＥＶＩＣＥＳ  ＴＯ  ＰＲＥＶＥＮＴ  ＩＮＡＤＶＥＲＴＥＮＴ  ＰＲＯＧＲＡＭＭＩＮＧ  ＯＦ  ＮＯＮＤＥＳＩＧＮＡＴＥＤ  ＮＡＮＤ  ＭＥＭＯＲＹ  ＣＥＬＬＳ  ＴＨＥＲＥＩＮ）と、特許文献２（ＭＥＴＨＯＤ  ＦＯＲ  ＲＥＤＵＣＩＮＧ  ＰＲＯＧＲＡＭ  ＤＩＳＴＵＲＢ  ＤＵＲＩＮＧ  ＳＥＬＦ−ＢＯＯＳＴＩＮＧ  ＩＮ  Ａ  ＮＡＮＤ  ＦＬＡＳＨ  ＭＭＥＯＲＹ）に開示されている。
【００１０】
特許文献１及び特許文献２に開示されているセルフブースティングスキームを利用したプログラム禁止方法によると、接地選択トランジスターＧＳＴのゲート、即ち、接地選択ラインＧＳＬに０Ｖの電圧を印加することによってグラウンドの経路が遮断される。選択ビットラインにはプログラム電圧（ｐｒｏｇｒａｍ  ｖｏｌｔａｇｅ）として０Ｖの電圧が印加され、非選択ビットラインにはプログラム禁止電圧（ｐｒｏｇｒａｍ  ｉｎｈｉｂｉｔｉｏｎ  ｖｏｌｔａｇｅ）として電源電圧Ｖｃｃが印加される。ストリング選択トランジスターＳＳＴのゲート、即ち、ストリング選択ラインＳＳＬに電源電圧が印加され、全てのワードラインにパス電圧Ｖｐａｓｓが印加される。これは、ストリング選択トランジスターＳＳＴのソースがＶｃｃ−Ｖｔｈ（Ｖｔｈはストリング選択トランジスターのしきい電圧）まで充電された後、ストリング選択トランジスターＳＳＴがシャットオフされる様にする。この時、プログラムが禁止されたメモリーセルのチャンネルの電圧がブースティングされる。これは、フローティングゲートとチャンネルとの間にＦ−Ｎトンネリングが生じない様にし、その結果、プログラムが禁止されたセルのトランジスターが初期の消去状態に維持される。この後、選択されたワードラインにプログラムの電圧Ｖｐｇｍが印加されることによって、選択されたメモリーセルはＦ−Ｎトンネリング効果によってプログラムされる。
【００１１】
理想的には、図２に示された様に、ストリング選択ラインＳＳＬの電圧は、ワードラインにパス電圧Ｖｐａｓｓが印加される時に目標電圧に維持される。しかし、実際には、ワードラインにパス電圧Ｖｐａｓｓが印加される時、ストリング選択ラインＳＳＬの電圧は隣り合うワードラインとのカップリングによってブースティングされる。シャットオフされたストリング選択トランジスターＳＳＴは、ストリング選択ラインＳＳＬの電圧が目標電圧より高くブースティングされる時にターンオンされる。この後、ストリング選択ラインＳＳＬのブースティングされた電圧は目標電圧まで低下する。
【００１２】
ストリング選択ラインＳＳＬのブースティングされた電圧が目標電圧に回復されるまでに掛かる時間、即ち、安定化の時間は、ストリング選択ラインＳＳＬのＲＣ負荷に依存する。この様な安定化の時間は、ストリング選択ラインＳＳＬのＲＣ負荷が大きいほど長くなる。これは、プログラム電圧Ｖｐｇｍが選択されたワードラインに印加される時点が所定の時間（図２でＤｔ１に表記）だけ遅延されることを意味する。結果的に、プログラム電圧Ｖｐｇｍが選択されたワードラインに印加される時点が遅延されることによって、全体的なプログラムの時間が増える。特に、シングルビットフラッシュメモリー装置よりも多いプログラムのループを必要とするマルチビットフラッシュメモリー装置の場合、以上のような問題は更に深刻になる。また、シャットオフされたストリング選択トランジスターＳＳＴがストリング選択ラインＳＳＬのブースティングされた電圧によってターンオンされる時、プログラムが禁止されたメモリーセルのチャンネルの電圧が低くなる。チャンネルの電圧の減少は、既に説明したプログラムのディスターブを招き、これはパス電圧のウインドーマージンを減少させる。以上のような問題点は、行デコーダーからの離隔距離の差によって生じるストリング選択ラインＳＳＬの信号のスキューによって更に顕著になる。
【００１３】
従って、ストリング選択ラインＳＳＬのＲＣ負荷によって生じる問題点（プログラムの時間の増加、パス電圧のウインドーマージンの減少、ストリング選択ラインの信号のスキュー等）が解決できる技術が要求されている。
【特許文献１】米国特許第５、６７７、８７３号の明細書
【特許文献２】米国特許第５、９９１、２０２号の明細書
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明の目的は、ストラップされたストリング選択ラインを持つフラッシュメモリー装置を提供することである。
【００１５】
本発明の他の目的は、ストラップされた阻止選択ラインを持つフラッシュメモリー装置を提供することである。
【００１６】
本発明の更に他の目的は、プログラムの性能が向上できるフラッシュメモリー装置を提供することである。
【課題を解決するための手段】
【００１７】
本発明の第１の側面は、第１選択ラインに連結された第１選択トランジスターと、第２選択ラインに連結された第２選択トランジスターと、ワードラインに各々連結され、前記第１及び第２選択トランジスターの間に直列に連結されたメモリーセルと、前記第１選択ラインに電気的に連結されたストラッピングラインとを含むＮＡＮＤメモリーアレイを提供する。
【００１８】
本発明の第２の側面は、第１選択ラインに連結された第１選択トランジスターと、第２選択ラインに連結された第２選択トランジスターと、ワードラインに各々連結され、前記第１及び第２選択トランジスターの間に直列に連結されたメモリーセルと、前記第１選択ラインに電気的に連結された第１ストラッピングラインと、前記第２選択ラインに電気的に連結された第２ストラッピングラインとを含むＮＡＮＤメモリーアレイを提供する。
【００１９】
本発明の第３の側面は、メモリーセルが形成されるセル領域と、前記セル領域の内に配列され、ビットラインが配列されるストラッピング領域と、前記セル領域の内に配列されたストリング選択ラインと、前記セル領域の内に配列された接地選択ラインと、前記ストリング及び接地選択ラインの間に配列されたワードラインと、前記ストラッピング領域に配列された前記ビットラインで形成された第１コンタクトパッドを通して前記ストリング選択ラインに電気的に連結された第１ストラッピングラインとを含むＮＡＮＤフラッシュアレイを提供する。
【００２０】
本発明の第４の側面は、複数のメモリーブロックを含み、前記メモリーブロックの各々は第１ビットラインに各々連結された複数のストリングを含み、前記ストリングの各々は、ストリング選択ラインに連結されたストリング選択トランジスターと、接地選択ライン及び共通ソースラインに連結された接地選択トランジスターと、ワードラインに各々連結され、前記ストリング及び接地選択トランジスターの間に直列に連結されたメモリーセルと、前記ストリング選択ラインに電気的に連結された第１ストラッピングラインとを含むＮＡＮＤメモリーアレイを提供する。
【発明の効果】
【００２１】
ストラッピングラインとしてメタルラインにストリング選択ラインを連結することによって、ストリング選択ラインのＲＣ負荷を減らすことができる。ストリング選択ラインのＲＣ負荷の減少によって、ストリング選択ラインＳＳＬの信号のスキュー、プログラムの時間の増加、パス電圧のウインドーマージンの減少といった問題点が解決される。
【発明を実施するための最良の形態】
【００２２】
本発明の詳細な説明は、例示的であり、請求された発明の付加的な説明が提供される事と理解しなければならない。
【００２３】
参考符号等が本発明の実施形態等及び図面等に表示され、同じ符号等が同じ又は類似な部分を説明する為に使われる。
【００２４】
半導体メモリー装置としてフラッシュメモリー装置が本発明の特徴及び機能を説明する為の一つの例として使われる。しかし、当業者であれば、本明細書に記載された内容によって本発明の他の利点等及び性能を容易に理解できるであろう。本発明は、他の実施形式で実施され、又は、他の実施形式に適用されうる。又、本発明の詳細な説明は、本発明の範囲、技術的な思想、目的から逸脱しない限り変形又は変更されうる。
【００２５】
本発明の好適な実施形態のフラッシュメモリー装置は、行デコーダーからの離隔距離の差によって生じるストリング選択ラインＳＳＬの信号のスキュー、プログラムの時間の増加、パス電圧のウインドーマージンの減少といった問題点を解決する為に、ストリング選択ラインＳＳＬの抵抗を減少させる点に１つの特徴を有する。ストリング選択ラインＳＳＬの抵抗の減少は、ストリング選択ラインＳＳＬとメタルラインとの電気的な連結を通して達成されうる。例えば、図３に示された様に、メモリーブロックＭＢ０〜ＭＢｎ−１の各々に配列されたストリング選択ラインＳＳＬｉ（ｉ＝０〜ｎ−１）は、よく知られたコンタクトプラグの様な連結手段を通してメタルライン１０１＜ｉ＞と電気的に連結されている。詳細は後述するが、連結手段は、ビットラインコンタクトパッドを利用して実現されうる。図示の便宜の為に、メタルライン１０１＜ｉ＞は、ストリング選択ラインＳＳＬｉの上に配列されているが、メタルライン１０１＜ｉ＞の配列は、図示された構造に限定されない。例えば、ストリング選択ラインＳＳＬｉに重ならない様にメタルライン１０１＜ｉ＞が配列されうる。接地選択ラインＧＳＬ０〜ＧＬＳｎ−１は、ストリング選択ラインＳＳＬ０〜ＳＬＳｎ−１と同じ方式で、メタルライン１０２＜０＞〜１０２＜ｎ−１＞に電気的に連結される。本発明の好適な実施形態のフラッシュメモリー装置によると、メタルライン１０１＜ｉ＞、１０２＜ｉ＞は、ストラッピングライン（ｓｔｒａｐｐｉｎｇｌｉｎｅ）として使われる。図３において、ストリング選択ラインＳＳＬｉとメタルライン１０１＜ｉ＞、１０２＜ｉ＞の間の電気的な連結は一箇所で行われているが、必要に応じてより多い箇所でストリング選択ラインＳＳＬｉとメタルライン１０１＜ｉ＞、１０２＜ｉ＞とを電気的に連結してもよい。
【００２６】
ストラッピングラインは、メタルラインとストリング選択ラインＳＳＬｉとの電気的な連結によって、例えば、次の様な効果を提供しうる。
【００２７】
ストラッピングラインは、メタルラインとストリング選択ラインＳＳＬｉとの電気的な連結によって、ストリング選択ラインＳＳＬｉの抵抗を減少させる。これは、ストリング選択ラインＳＳＬｉのＲＣ負荷の減少を意味する。ストリング選択ラインＳＳＬｉの信号のスキューは、ストリング選択ラインＳＳＬｉのＲＣ負荷の減少によって改善される。
【００２８】
既に説明した様に、ストリング選択ラインＳＳＬｉに隣り合うワードラインがパス電圧Ｖｐａｓｓに駆動される時、ストリング選択ラインＳＳＬｉの電圧は、ワードラインとのカップリングによって目標電圧より高く昇圧される。しかしながら、ストリング選択ラインＳＳＬｉの電圧がワードラインとのカップリングによって目標電圧より高く昇圧されても、本発明の好適な実施形態ではストリング選択ラインＳＳＬｉのＲＣ負荷が減少されるので、ストリング選択ラインＳＳＬｉの昇圧された電圧はより速い時間の内に目標電圧に安定化される。即ち、ストリング選択ラインＳＳＬｉの昇圧された電圧が目標電圧で安定化されるまでに掛かる時間（図２のＤｔ１）が短縮される。安定化の時間の短縮は、プログラムの電圧Ｖｐｇｍが印加される時点を相対的に速くする。結果的に、プログラムの時間を減らすことが可能である。特に、シングルビットフラッシュメモリー装置だけでなくマルチビットフラッシュメモリー装置のようにプログラムのループの回数が多い時に、プログラムの時間を画期的に短縮することが可能である。
【００２９】
また、ストリング選択ラインＳＳＬｉをストラッピングラインとしてのメタルラインに電気的に連結することによってストリング選択ラインＳＳＬｉのＲＣ負荷を減らすことができる。ストリング選択ラインＳＳＬｉのＲＣ負荷が減少することによって、隣り合うワードラインにパス電圧Ｖｐａｓｓが印加される時、昇圧されるストリング選択ラインＳＳＬｉの電圧、即ち、ピーク電圧は、減少したＲＣ負荷に比例して低くなる。図２で説明されたものと比較すれば、パス電圧のウインドーマージンは、昇圧されたピーク電圧が低くなることによって向上される。
【００３０】
図４は本発明の第１実施形態による図３に図示されたメモリーブロックにおける一部のレイアウトを表す平面図である。図４は３つのメモリーブロックＭＢｊ−１、ＭＢｊ、ＭＢｊ+１のレイアウトを例示する平面図である。
【００３１】
メモリーブロックＭＢｊは、複数のワードラインＷＬ、複数のビットラインＢＬ、ストリング選択ラインＳＳＬｊ、および、接地選択ラインＧＳＬｊを含む。ワードラインＷＬと選択ラインＳＳＬｊ、ＧＳＬｊは行方向に配列され、ビットラインＢＬは行方向に対して垂直な列方向に配列される。メモリーブロックＭＢｊは、セル領域３０２とストラッピング領域３０１とに区分されうる。或いは、メモリーブロックＭＢｊのストラッピング領域３０１は、セル領域３０２の内に定義されうる。セル領域３０２だけでなくストラッピング領域３０１には、ビットラインＢＬが配列される。ストラッピング領域３０１に配列されたビットラインＢＬは、ストリング選択ラインだけでなく接地選択ラインをストラッピングラインの為のメタルラインと電気的に連結するために使われる。
【００３２】
例えば、メモリーブロックＭＢｊのストリング選択ラインＳＳＬｊは、ストラッピング領域３０１の内に配列されたビットラインのコンタクトパッド２０１と電気的に連結され、ビットラインのコンタクトパッド２０１は、ストラッピングライン用のメタルライン１０１＜ｊ＞と電気的に連結される。図４において、２０１ａは、コンタクトパッド２０１とストリング選択ラインＳＳＬｊとを電気的に連結する為のコンタクト（パッド−ＳＳＬコンタクトと呼ぶ）を表し、２０１ｂは、ストラッピングラインとして使われるメタルライン１０１＜ｊ＞とコンタクトパッド２０１を電気的に連結する為のコンタクト（メタル−パッドコンタクトと呼ぶ）を表す。メモリーブロックＭＢｊの接地選択ラインＧＳＬｊは、ストラッピング領域３０１の内に配列されたビットラインのコンタクトパッド２０２と電気的に連結され、ビットラインのコンタクトパッド２０２は、ストラッピングライン用のメタルライン１０２＜ｊ＞と電気的に連結される。図４において、２０２ａは、コンタクトパッド２０２と接地選択ラインＧＳＬｊを電気的に連結する為のコンタクト（パッド−ＧＳＬコンタクトと呼ぶ）を表し、２０２ｂは、ストラッピングラインとして使われるメタルライン１０２＜ｊ＞とコンタクトパッド２０２を電気的に連結する為のコンタクト（メタル−パッドコンタクトと呼ぶ）を表す。
【００３３】
同様に、メモリーブロックＭＢｊ−１のストリング選択ラインＳＳＬｊ−１は、ストラッピング領域３０１の内に配列されたビットラインのコンタクトパッド２０３と電気的に連結され、ビットラインのコンタクトパッド２０３は、ストラッピングライン用のメタルライン１０１＜ｊ−１＞と電気的に連結される。図４において、２０３ａは、コンタクトパッド２０３とストリング選択ラインＳＳＬｊ−１を電気的に連結する為のコンタクト（パッド−ＳＳＬコンタクトと呼ぶ）を表し、２０３ｂは、ストラッピングラインとして使われるメタルライン１０１＜ｊ−１＞とコンタクトパッド２０３を電気的に連結する為のコンタクト（メタル−パッドコンタクトと呼ぶ）を表す。図４に図示された様に、メモリーブロックＭＢｊ+１の接地選択ラインＧＳＬｊ+１は、メモリーブロックＭＢｊの接地選択ラインＧＳＬｊと共用される様に構成され、共通ソースラインＣＳＬは、隣り合うメモリーブロック等（例えば、ＭＢｊ、ＭＢｊ+１）によって共有される。共通ソースラインＣＳＬは、ストラッピング領域によって２つの部分に分離され、分離された部分は、各々ビットラインのパッドを通じってストラッピングラインとして使われるメタルライン１０３に電気的に連結される。
【００３４】
図４から分かる様に、一つのビットラインのコンタクトパッドは、３つのビットラインを利用して構成され、その結果、ストラッピング領域には１５個のビットラインが配列される。しかし、デザインルールに応じて、および、ビットラインのコンタクトパッド等の配列の方式に応じて、ストラッピング領域３０１に配列されるビットラインの数は調整されうる。この実施形態に於いて、ストリング選択ラインＳＳＬｊ用のビットラインのコンタクトパッド２０１とストリング選択ラインＳＳＬｊ−１用のビットラインのコンタクトパッド２０３との間に接地選択ラインＧＳＬｊ、ＧＳＬｊ+１用のビットラインのコンタクトパッド２０２が配列される。
【００３５】
図４に示された様に、ストラッピング領域に於いて、ビットラインのコンタクトパッドの為のビットラインのセグメントは、残りのビットラインのセグメントと電気的に分離されている。残りのビットラインのセグメントは、フローティング状態に維持される。フローティング状態に維持されるビットラインのセグメントは、正しく動作する時に隣り合うビットラインに影響を及ぼす。このような理由の為に、図５に示された様に、ストラッピング領域３０１に配列されたフローティングされたビットラインのセグメントは、メモリーセルが形成されるポケットＰウェルに電気的に連結されるメタルライン１０５に電気的に連結される。ポケットＰウェルに対するストラッピング方式は、米国特許第６、６１１、４６０号に“ＮＯＮＶＯＬＡＴＩＬＥ  ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＭＥＭＯＲＹ  ＤＥＶＩＣＥ  ＡＮＤ  ＰＲＯＧＲＡＭＭＩＮＧ  ＭＥＴＨＯＤ  ＴＨＥＲＥＯＦ”というタイトルで詳細に開示されている。
【００３６】
図６は、本発明の好適な実施形態のメモリーシステムを概略的に表すブロック図である。図６を参照して説明すると、メモリーシステム１０００は、集積回路として構成されたＮＡＮＤフラッシュメモリー装置１１００を含む。集積回路のＮＡＮＤフラッシュメモリー装置１１００は、フラッシュメモリーセルのアレイ１１１０、アドレスデコーダー１１２０、行アクセス回路１１３０、列アクセス回路１１４０、制御回路１１５０、入出力回路１１６０、および、アドレスバッファー１１７０を含む。フラッシュメモリーセルのアレイ１１１０は、図３乃至図５から説明したアレイ構造を持つ。メモリーシステム１０００は、電子システムの一部としてメモリーアクセスの為にメモリー装置１１００に電気的に連結されたメモリーコントローラー１２００（又は、マイクロプロセッサー）を含む。メモリー装置１１００は、メモリーコントローラー１２００から制御信号が入力され、メモリーセルはアクセスされるデータを保持するために使われる。メモリー装置１１００は、メモリーコントローラー１２００からアドレス信号が入力され、入力されたアドレス信号はメモリーアレイ１１１０をアクセスする様にアドレスデコーダー１１２０でデコードされる。アドレスバッファー回路１１７０は、アドレス信号をラッチし、制御信号及びアドレス信号に応答してアクセスされる。本発明による回路の構成及び動作は本発明の技術的な思想、目的及び範囲から外れない限り多様な変形又は変更が可能である。
【図面の簡単な説明】
【００３７】
【図１】一般的なフラッシュメモリー装置のアレイ構造を表す図面である。
【図２】一般的なストリング選択ラインのＲＣ負荷によって生じる問題点を説明する為の図面である。
【図３】本発明の好適な実施形態のフラッシュメモリー装置のアレイ構造を表す図面である。
【図４】図３に図示されたアレイ構造のレイアウトを表す図面である。
【図５】図３に図示されたアレイ構造のレイアウトを表す図面である。
【図６】本発明によるメモリーシステムのブロック図である。
【符号の説明】
【００３８】
１１１０  メモリーアレイ
１１２０  アドレスデコーダー
１１３０  行アクセス回路
１１４０  列アクセス回路
１１５０  制御回路
１１６０  入出力回路
１１７０  アドレスバッファー
１２００  メモリーコントローラー
【図１】
0005410665.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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