(57)【特許請求の範囲】
【請求項１】
自励式半導体スイッチング素子と、
前記自励式半導体スイッチング素子の出力電流を電流指令に追従させるために、前記出力電流と前記電流指令との偏差をヒステリシス幅と比較することによって、前記自励式半導体スイッチング素子のスイッチング周波数を変更するヒステリシスコンパレータと、
前記自励式半導体スイッチング素子のスイッチング周波数を検出するための検出部と、
前記検出部によって検出された前記スイッチング周波数の検出値と、前記スイッチング周波数の指令値との間の偏差に基づいて、前記ヒステリシス幅を設定する設定部と、
前記設定部により設定された前記ヒステリシス幅を補正して、その補正されたヒステリ幅を前記ヒステリシスコンパレータに与える補正部とを備え、
前記補正部は、前記出力電流の波形のピークにおいて、前記ヒステリシス幅を、前記設定部によって設定された幅よりも小さくする一方で、前記出力電流の波形のゼロ点において、前記ヒステリシス幅を、前記設定部によって設定された幅よりも大きくする、電力変換装置。
【請求項２】
前記補正部は、前記出力電流の波形のピークにおいて山となり、かつ、前記出力電流の波形のゼロ点において谷となる波形を、前記設定部によって設定された前記ヒステリシス幅に加算することによって前記ヒステリシス幅を補正する、請求項１に記載の電力変換装置。
【請求項３】
前記波形は、前記出力電流の周波数の偶数倍の周波数を有する波形である、請求項２に記載の電力変換装置。
【請求項４】
前記波形は、ｍを０以上の整数とするときに、前記出力電流の２×（２ｍ＋１）倍周波数成分となる波形である、請求項３に記載の電力変換装置。
【請求項５】
前記ｍは０である、請求項４に記載の電力変換装置。
【請求項６】
前記波形は、三角波である、請求項２に記載の電力変換装置。
【請求項７】
前記波形は、矩形波である、請求項２に記載の電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体スイッチング素子を有する電力変換装置に関し、特に、ヒステリシスコンパレータを使用して電流指令に追従したスイッチング制御を行なう電力変換装置に関するものである。
【背景技術】
【０００２】
電流指令に追従した出力電流が得られるように、ヒステリシスコンパレータによってスイッチ素子のオン／オフ制御を行なう電力変換装置が従来から提案されている。たとえば出力電流が大きくなる過負荷時には、ヒステリシス幅を大きくすることによりスイッチング周波数を低下させる。一方、出力電流が小さくなるときには、ヒステリシス幅を小さくすることにより、スイッチング周波数を上昇させる。
【０００３】
たとえば特開２００７−２０２６２号公報（特許文献１）は、スイッチング周波数を所望の値に精度よく制御するための電力変換装置の構成を開示する。具体的には、電力変換装置は、半導体スイッチング素子のスイッチング周波数を検出する手段と、検出されたスイッチング周波数が指令値に追従するようにヒステリシス幅を調整する調整手段とを備える。スイッチング周波数をフィードバック制御することによって、電力変換装置の変換効率の安定化を図ることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２０２６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来の電力変換装置の構成によれば、ヒステリシスコンパレータのヒステリシス幅を増減させることによってスイッチング周波数の制御が可能である。しかし、一定のスイッチング周波数では、ヒステリシス幅が一定すなわち直線的になる。
【０００６】
一方、電流指令と出力電流との差、すなわち電流偏差は、当該出力電流の波形のピーク近傍では小さくなるが、その波形のゼロ点近傍では大きくなる。ヒステリシス幅が一定のまま電流偏差が上記のように変化した場合、出力電流の波形のピーク近傍では電流偏差が小さくなるため、出力電流が電流指令に追従する速度が下がる。一方、出力電流の波形のゼロ点近傍では、電流偏差が大きくなるために出力電流が電流指令に追従する速度が上がる。
【０００７】
追従速度が低下することによって、出力電流には大きなリプル成分（リプル電流）が生じる。このため出力電圧の歪み率が悪化するという課題が生じうる。
【０００８】
本発明は、上述の課題を解決するためになされたものであって、半導体スイッチング素子の出力電流に含まれるリプル成分を低減可能な電力変換装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明の一局面に係る電力変換装置は、自励式半導体スイッチング素子と、自励式半導体スイッチング素子の出力電流を電流指令に追従させるために、出力電流と電流指令との偏差をヒステリシス幅と比較することによって、自励式半導体スイッチング素子のスイッチング周波数を変更するヒステリシスコンパレータと、自励式半導体スイッチング素子のスイッチング周波数を検出するための検出部と、検出部によって検出されたスイッチング周波数の検出値と、スイッチング周波数の指令値との間の偏差に基づいて、ヒステリシス幅を設定する設定部と、設定部により設定されたヒステリシス幅を補正して、その補正されたヒステリ幅をヒステリシスコンパレータに与える補正部とを備える。補正部は、出力電流の波形のピーク近傍において、ヒステリシス幅を、設定部によって設定された幅よりも小さくする一方で、出力電流の波形のゼロ点近傍において、ヒステリシス幅を、設定部によって設定された幅よりも大きくする。
【発明の効果】
【００１０】
本発明によれば、半導体スイッチング素子の出力電流の波形のピークにおいて、出力電流が電流指令に追従する速度を高めることができる。これによりリプル電流を低減することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態に係る電力変換装置の構成図である。
【図２】図１に示した２倍周波数成分加算回路１５ａ〜１５ｃの各々に適用可能な回路の構成例を示す図である。
【図３】図１の構成から２倍周波数成分加算回路を省略した構成を有する電力変換装置の動作を説明する第１の図である。
【図４】図１の構成から２倍周波数成分加算回路を省略した構成を有する電力変換装置の動作を説明する第２の図である。
【図５】図１に示した構成を備える本発明の実施の形態に係る電力変換装置の動作を説明する図である。
【図６】本発明の実施の形態の第１の変形例を説明するための図である。
【図７】図５に示した三角波加算回路の動作を説明するための図である。
【図８】本発明の実施の形態の第２の変形例を説明するための図である。
【図９】図７に示した矩形波加算回路の動作を説明するための図である。
【発明を実施するための形態】
【００１２】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００１３】
図１は、本発明の実施の形態に係る電力変換装置の構成図である。図１を参照して、本発明の実施の形態に係る電力変換装置１００は、３相のインバータ５０を備える無停電電源装置である。電力変換装置１００は、直流電源１と、インバータ５０と、リアクトル３と、コンデンサ４とを備える。
【００１４】
インバータ５０は、直流電源１からの直流電力を交流電力に変換する。インバータ５０は、半導体スイッチング素子として、ＩＧＢＴ素子２ａ〜２ｆを備える。ＩＧＢＴ素子２ａ，２ｂは直列に接続される。ＩＧＢＴ素子２ｃ，２ｄは直列に接続される。ＩＧＢＴ素子２ｅ，２ｆは直列に接続される。ＩＧＢＴ素子２ａ〜２ｆの各々にはダイオードＤが逆並列接続される。インバータ５０からの交流出力は、リアクトル３およびコンデンサ４から成るフィルタ回路を介して負荷５に供給される。
【００１５】
電力変換装置１００は、さらに、電流センサ６ａ〜６ｃと、減算部８ａ〜８ｃ，１７ａ〜１７ｃと、ヒステリシスコンパレータ９ａ〜９ｃと、ゲート回路１０ａ〜１０ｃと、スイッチング周波数制御増幅器１１ａ〜１１ｃと、リミッタ回路１４ａ〜１４ｃと、２倍周波数（２ｆ）成分加算回路１５ａ〜１５ｃとを備える。
【００１６】
電流センサ６ａ〜６ｃは、インバータ５０の出力電流を検出する。減算部８ａ〜８ｃは、電流指令７と電流センサ６ａ〜６ｃにより検出された出力電流との偏差（電流偏差）を算出する。ヒステリシスコンパレータ９ａ〜９ｃは、電流偏差とヒステリシス幅１８ａ〜１８ｃとを比較する。ゲート回路１０ａ〜１０ｃは、ヒステリシスコンパレータ９ａ〜９ｃのそれぞれからの出力に基づいて、ＩＧＢＴ素子２ａ〜２ｆのゲート駆動信号を生成する。スイッチング周波数制御増幅器１１ａ〜１１ｃは、ヒステリシス幅を設定する。周波数／電圧変換器１３ａ〜１３ｃは、スイッチング周波数１６を検出する。減算部１７ａ〜１７ｃは、スイッチング周波数１６と周波数指令１２との偏差（周波数偏差）を算出するとともに、その周波数偏差をスイッチング周波数制御増幅器１１ａ〜１１ｃに与える。リミッタ回路１４ａ〜１４ｃは、スイッチング周波数制御増幅器１１ａ〜１１ｃによって設定されたヒステリシス幅を所定の範囲内に制限する。
【００１７】
次にインバータ５０の１相分の動作について説明する。なお、残りの２相分の動作も以下に説明する動作と同様であり、以下に説明する１相分の動作に対して位相が１２０°ずつ異なる点においてのみ相違する。このため残りの２相分の動作に関する以後の詳細な説明は繰り返さない。具体的には、ＩＧＢＴ素子２ａ，２ｂ（Ｕ相分）の動作について以下に説明する。
【００１８】
ＩＧＢＴ素子２ａ，２ｂの出力交流電圧が一定となるように、電流指令Ｉｓｕ＊が与えられる。電流センサ６ａで検出された出力電流Ｉｕと電流指令Ｉｓｕ＊との偏差（＝Ｉｓｕ＊−Ｉｕ）がヒステリシスコンパレータ９ａに入力される。
【００１９】
周波数／電圧変換器１３ａは、ヒステリシスコンパレータ９ａの出力に基づいて、ＩＧＢＴ素子２ａ，２ｂのスイッチング周波数１３ａを検出する。減算部８ａは、該スイッチング周波数とスイッチング周波数指令Ｆｕ＊との偏差（＝Ｆｕ＊−Ｆｕ）を算出する。その偏差は、スイッチング周波数制御増幅器１１ａによって増幅され、リミッタ回路１４によって制限される。これによりヒステリシス幅が生成される。
【００２０】
周波数／電圧変換器１３ａにより検出されたスイッチング周波数Ｆｕが、スイッチング周波数指令Ｆｕ＊よりも大きい場合、スイッチング周波数制御増幅器１１ａにより、ヒステリシス幅が大きくなる。これによりスイッチング周波数Ｆｕが低下する。一方、スイッチング周波数Ｆｕが、スイッチング周波数指令Ｆｕ＊よりも小さい場合には、スイッチング周波数制御増幅器１１ａにより、ヒステリシス幅が小さくなる。これによりスイッチング周波数Ｆｕが上昇する。
【００２１】
このように本発明の実施の形態では、スイッチング周波数をスイッチング周波数指令に追従する制御を行なう。これによりリアクトル３のインダクタンス値のばらつき、直流電源１の電圧変動や出力交流電圧の値等により、スイッチング周波数が変動するのを抑制し、スイッチング周波数を指令値（スイッチング周波数指令）に精度良く制御することができる。
【００２２】
２倍周波数成分加算回路１５ａは、上記のヒステリシス幅に、出力電流の２倍の周波数成分を加算することによりヒステリシス幅を補正する。このようにして得られたヒステリシス幅１８ａ（＝ΔＩｕ）がヒステリシスコンパレータ９ａに入力される。
【００２３】
ヒステリシスコンパレータ９ａは、電流偏差がヒステリシス幅１８ａを越えたときに出力を反転する。ゲート回路１０ａは、ヒステリシスコンパレータ９ａのオン／オフ出力に基づいてＩＧＢＴ素子２ａ，２ｂを駆動するためのゲート駆動信号を生成する。ＩＧＢＴ素子２ａ，２ｂはそのゲート駆動信号によりスイッチング制御（オン／オフ制御）されて、直流電源１からの直流電力を交流電力に変換する。ＩＧＢＴ素子２ａ，２ｂから出力された交流電力は、リアクトル３およびコンデンサ４から成るフィルタ回路を介して負荷５に供給される。これにより安定した交流電圧が負荷に供給される。
【００２４】
図２は、図１に示した２倍周波数成分加算回路１５ａ〜１５ｃの各々に適用可能な回路の構成例を示す図である。図２を参照して、２倍周波数成分加算回路１５は、アンプ（Ａｍｐ）２１と、乗算器２２と、正弦波発生器２３と、加算器２４とを備える。
【００２５】
アンプ２１は、図示されないリミッタ回路（たとえばリミッタ回路１４ａ）からのヒステリシス幅を増幅する。乗算器２２は、インバータ５０（たとえば直列接続されたＩＧＢＴ素子２ａ，２ｂ）の出力電流の位相θを２倍する。位相θは、たとえば電流指令７（たとえば電流指令Ｉｓｕ＊）に基づいて生成することができる。正弦波発生器２３は、乗算器２２から与えられた位相２θを入力として正弦波を発生する。これにより出力電流の２倍周波数成分が生成される。加算器２４は、アンプ２１からのヒステリシス幅に、正弦波発生器２３の出力を加算する。これによりヒステリシス幅が補正される。
【００２６】
図３および図４は、図１の構成から２倍周波数成分加算回路を省略した構成を有する電力変換装置の動作を説明する図である。図３および図４を参照して、スイッチング周波数を指令値（スイッチング周波数指令）に精度良く制御するために、スイッチング周波数制御増幅器１１ａおよびリミッタ回路１４によって生成されるヒステリシス幅ΔＩｕが一定となる。
【００２７】
電流指令Ｉｓｕ＊と出力電流Ｉｕとの差、すなわち電流偏差は、当該出力電流Ｉｕの波形のピーク近傍では小さくなる一方で、その波形のゼロ点近傍では大きくなる。
【００２８】
上述のように、ヒステリシスコンパレータ９ａは、電流偏差がヒステリシス幅ΔＩｕを越えた場合にその出力を反転させる。ゲート回路１０ａは、ヒステリシスコンパレータ９ａの出力が反転したことによりＩＧＢＴ素子２ａ，２ｂのオン／オフを切換える。したがって、出力電流Ｉｕの波形のピーク近傍では、電流偏差が小さくなるためにヒステリシスコンパレータ９ａの出力が反転しにくくなる一方で、出力電流Ｉｕの波形のゼロ点近傍では、電流偏差が大きくなるためにヒステリシスコンパレータ９ａの出力が反転しやすくなる。このため、出力電流Ｉｕの波形のピーク近傍では、出力電流Ｉｕが電流指令Ｉｓｕ＊に追従する速度が小さいのに対して、出力電流Ｉｕの波形のゼロ点では、出力電流Ｉｕが電流指令Ｉｓｕ＊に追従する速度が大きくなる。電流偏差が小さくなることにより追従速度が低下した場合、その出力電流に大きなリプル成分が生じる。このため出力電圧の歪み率が悪化するという課題が生じる。
【００２９】
図５は、図１に示した構成を備える本発明の実施の形態に係る電力変換装置の動作を説明する図である。図１および図５を参照して、本発明の実施の形態によれば、２倍周波数成分加算回路１５ａは、補正前のヒステリシス幅（すなわちスイッチング周波数制御増幅器およびリミッタ回路によって生成されたヒステリシス幅）に、出力電流の２倍の周波数成分を加算することで、ヒステリシス幅を補正する。これにより、補正後のヒステリシス幅が出力電流の２倍の周波数で周期的に変化する。出力電流の波形のピーク（波形の山および谷）ではヒステリシス幅が小さくなるので、スイッチング周波数を高くすることができる。これに対して出力電流の波形のゼロ点ではヒステリシス幅が大きくなるのでスイッチング周波数を低くすることができる。なお出力電流の波形の１周期の間におけるスイッチング周波数の平均値は、周波数指令１２に追従した値となる。
【００３０】
出力電流の波形のピーク近傍においてスイッチング周波数が高まるので、出力電流が電流指令に追従する速度を上げることができる。これによりリプル電流を小さくすることができる。したがって本発明の実施の形態によれば、出力電圧の歪み率が悪化することを抑制することができる。一方、出力電流の波形のゼロ点近傍においてスイッチング周波数が低下する。この結果、出力電流の１周期で平均すれば、スイッチング素子をオンオフさせる周期は一定に保たれる。
【００３１】
なお、上記の実施の形態では、ヒステリシス幅の補正のために、周波数／電圧変換器１３およびリミッタ回路によって生成されたヒステリシス幅に、出力電流の２倍の周波数成分が加算される。ただし、ヒステリシス幅の補正は、出力電流の２倍の周波数成分に限定されるものではない。たとえば偶数倍の周波数成分を用いることができる。この場合、図２の構成において、乗算器２２は、位相θを２ｎ（ｎは１以上の整数）倍すればよい。
【００３２】
好ましくは、偶数倍の周波数成分は、出力電流の周期をＴとすると、Ｔ／４の間に位相が（２ｍ＋１）π（ｍは０以上の任意の整数）変化する周波数成分、すなわち２×（２ｍ＋１）倍周波数成分であり、具体的には、２倍周波数成分、６倍周波数成分、１０倍周波数成分、・・・である。この場合にも、当該周波数成分の波形の谷と、出力電流の波形の山とが時間的に重なる（周波数成分の波形の山と、出力電流の波形の谷とが時間的に重なる）ように位相を揃えることにより、周波数成分の山と出力電流の波形のゼロ点とを時間的に重ねることができる。したがって、出力電流の波形のピーク近傍においてヒステリシス幅を小さくすることができる。さらに、出力電流の波形のゼロ点近傍においてヒステリシス幅を大きくできる。ただし２倍周波数成分（すなわちｍ＝０）を用いることでヒステリシス幅の補正の処理を簡素化できる。
【００３３】
また、上記のように、ヒステリシス幅の補正は、出力電流の波形のピークにおいて、周波数／電圧変換器１３およびリミッタ回路によって生成されたヒステリシス幅を小さくするとともに、出力電流の波形のゼロ点において、ヒステリシス幅を大きくすればよい。さらに、出力電流の１周期におけるスイッチング周波数（言い換えればスイッチング素子のオンオフ周期）の平均値が、ヒステリシス幅の補正によって変化しなければよい。したがって本発明では、周波数／電圧変換器１３およびリミッタ回路によって生成されたヒステリシス幅の補正に用いられる波形は正弦波（または余弦波）に限定されるものではない。
【００３４】
図６は、本発明の実施の形態の第１の変形例を説明するための図である。図６を参照して、電力変換装置１００Ａは、２倍周波数成分加算回路１５ａ〜１５ｃに代えて三角波加算回路３５ａ〜３５ｃを備える。
【００３５】
図７は、図６に示した三角波加算回路の動作を説明するための図である。図６および図７を参照して、三角波の谷の部分が、出力電流の波形の山および谷の部分と時間軸上で重なりあう。一方、出力電流の波形のゼロ点と三角波の山とが時間軸上で重なり合う。これにより、出力電流の波形のピークではヒステリシス幅が小さくなり、出力電流の波形のゼロ点ではヒステリシス幅が大きくなる。
【００３６】
図８は、本発明の実施の形態の第２の変形例を説明するための図である。図８を参照して、電力変換装置１００Ｂは、２倍周波数成分加算回路１５に代えて矩形波加算回路４５ａ〜４５ｃを備える。
【００３７】
図９は、図８に示した矩形波加算回路の動作を説明するための図である。図８および図９を参照して、矩形波の谷の部分が、出力電流の波形の山および谷と時間軸上で重なりあう。一方、出力電流の波形のゼロ点と矩形波の山の部分とが時間軸上で重なりあう。したがって、出力電流の波形のピークではヒステリシス幅が小さくなり、出力電流の波形のゼロ点ではヒステリシス幅が大きくなる。
【００３８】
また、この実施の形態では、３相のＰＷＭインバータの場合を示したが、単相回路あるいは、交流を直流に変換するコンバータ回路など、ヒステリシスコンパレータを使用して電流指令に追従したスイッチング制御を行なう電力変換装置に適用できるので、同様の効果が得られる。
【００３９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００４０】
１  直流電源、２ａ〜２ｆ  ＩＧＢＴ素子、３  リアクトル、４  コンデンサ、５  負荷、６ａ〜６ｃ  電流センサ、７  電流指令、８ａ〜８ｃ，１７ａ〜１７ｃ  減算部、９ａ〜９ｃ  ヒステリシスコンパレータ、１０ａ〜１０ｃ  ゲート回路、１１ａ〜１１ｃ  スイッチング周波数制御増幅器、１２  周波数指令、１３ａ〜１３ｃ  周波数／電圧変換器、１４ａ〜１４ｃ  リミッタ回路、１５ａ〜１５ｃ  ２倍周波数成分加算回路、１６  スイッチング周波数、１８ａ〜１８ｃ  ヒステリシス幅、２１  アンプ、２２  乗算器、２３  正弦波発生器、２４  加算器、３５ａ〜３５ｃ  三角波加算回路、４５ａ〜４５ｃ  矩形波加算回路、５０  インバータ、１００，１００Ａ，１００Ｂ  電力変換装置、Ｄ  ダイオード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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