(57)【特許請求の範囲】
【請求項１】
フリップフロップを含む単位回路を複数段備え、第１および第２シフト方向信号によってシフト方向が切り替えられるシフトレジスタであって、
各単位回路は、フリップフロップの出力に基づいて同期信号を取り込むことで自段の出力信号を生成し、
上記フリップフロップには、第１および第２スイッチと、入力された信号をラッチしてフリップフロップの出力とするラッチ回路とが設けられるとともに、上記第１シフト方向信号が第１スイッチを介して上記ラッチ回路に入力され、かつ上記第２シフト方向信号が第２スイッチを介して該ラッチ回路に入力され、
初段および末段以外の各単位回路においては、第１スイッチの制御端子に前段の出力信号が入力されるとともに、第２スイッチの制御端子に後段の出力信号が入力され、
上記ラッチ回路は第１インバータを含み、第１インバータの入力端子がフリップフロップの出力端子に接続されるとともに、第１インバータの出力端子がフリップフロップの反転出力端子に接続され、第１シフト方向信号が第１スイッチを介して第１インバータに入力され、
初段の単位回路には走査開始信号と取り込んだ信号とが入力される論理回路が含まれるとともに、該論理回路の出力が上記第１スイッチの制御端子に入力され、
末段の単位回路にも上記走査開始信号と取り込んだ信号とが入力される論理回路が含まれるとともに、該論理回路の出力が上記第２スイッチの制御端子に入力されるシフトレジスタ。
【請求項２】
上記ラッチ回路は第２インバータを含み、
第２シフト方向信号が第２スイッチを介して第１インバータに入力され、
第１インバータの出力端子が第２インバータの入力端子に接続され、第２インバータの出力端子が第１インバータの入力端子に接続されている請求項１記載のシフトレジスタ。
【請求項３】
上記ラッチ回路は、第２インバータと第１スイッチがＯＮのときにＯＦＦになる第３スイッチと第２スイッチがＯＮのときにＯＦＦになる第４スイッチとを含み、
第２シフト方向信号が第２スイッチを介して第１インバータに入力され、
第１インバータの出力端子が第２インバータの入力端子に接続され、第２インバータの出力端子が第３および第４スイッチを介して第１インバータの入力端子に接続されている請求項１記載のシフトレジスタ。
【請求項４】
各単位回路は、フリップフロップの出力が非アクティブのときに初期化用信号を取り込み、フリップフロップの出力がアクティブのときにクロック信号を取り込む請求項１記載のシフトレジスタ。
【請求項５】
初期化時には、フリップフロップの出力が非アクティブに固定されつつ、初段および末段以外の出力信号がアクティブとされる請求項４記載のシフトレジスタ。
【請求項６】
第１および第２スイッチはそれぞれ、Ｐチャネルトランジスタの一方の導通端子とＮチャネルトランジスタの一方の導通端子とが接続されるとともにＰチャネルトランジスタの他方の導通端子とＮチャネルトランジスタの他方の導通端子とが接続されたアナログスイッチであり、
第１スイッチの一方の制御端子には前段の出力信号が入力されるとともに、他方の制御端子には前段の出力信号の反転信号が入力され、
第２スイッチの一方の制御端子には後段の出力信号が入力されるとともに、他方の制御端子には後段の出力信号の反転信号が入力される請求項１記載のシフトレジスタ。
【請求項７】
フリップフロップを含む単位回路を複数段備え、第１および第２シフト方向信号によってシフト方向が切り替えられるシフトレジスタであって、
各単位回路は、フリップフロップの出力に応じた信号を取り込むことで自段の出力信号を生成し、
上記フリップフロップには、第１および第２スイッチと、入力された信号をラッチしてフリップフロップの出力とするラッチ回路とが設けられるとともに、上記第１シフト方向信号が第１スイッチを介して上記ラッチ回路に入力され、かつ上記第２シフト方向信号が第２スイッチを介して該ラッチ回路に入力され、
初段および末段以外の各単位回路においては、第１スイッチの制御端子に前段の出力信号が入力されるとともに、第２スイッチの制御端子に後段の出力信号が入力され、
上記ラッチ回路は第１および第２インバータ並びに第３スイッチを含み、第１インバータの入力端子がフリップフロップの出力端子に接続されるとともに、第１インバータの出力端子がフリップフロップの反転出力端子に接続され、第１シフト方向信号が第１スイッチを介して第１インバータに入力され、
上記第２シフト方向信号が第２スイッチを介して第２インバータに入力され、第１インバータの入力端子と第２インバータの出力端子とが、第１スイッチがＯＮのときにＯＦＦとなる上記第３スイッチを介して接続されているシフトレジスタ。
【請求項８】
上記ラッチ回路は、第２スイッチがＯＮのときにＯＦＦになる第４スイッチを含み、
第１インバータの出力端子が第４スイッチを介して第２インバータの入力端子に接続されている請求項７記載のシフトレジスタ。
【請求項９】
請求項１〜８のいずれか１項に記載のシフトレジスタを備えた信号線駆動回路。
【請求項１０】
請求項９記載の信号線駆動回路を備えた液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シフト方向の切り替えが可能なシフトレジスタに関する。
【背景技術】
【０００２】
図３１は、走査方向の切り替えが可能なゲートドライバの従来の構成である。該ゲートドライバは、ＩＮＩＴＢ（反転初期化信号）ライン、ＧＣＫ１Ｂ（第１反転ゲートクロック）ライン、ＧＣＫ２Ｂ（第２反転ゲートクロック）ライン、ＵＤ（シフト方向信号）ライン、ＵＤＢ（反転シフト方向信号）ライン、および第１〜第ｍ段（ｍは２以上の整数）の単位回路からなるシフトレジスタ１００を備える（従来のシフトレジスタ）。なお、ＩＮＩＴＢ（反転初期化信号）はアクティブ状態で「Ｌｏｗ」となる。【０００３】
ここで、例えば第ｎ段（ｎは２以上の整数）の単位回路Ｃｎには、フリップフロップｆｎと、２つのアナログスイッチＳＷｎ・ｓｗｎと、インバータＩＢｎと、走査信号線との接続端子である駆動端子Ｕｎとが含まれる。フリップフロップｆｎは、入力側のＡ〜Ｄ端子およびＸ・Ｙ端子と、出力側となるＱ端子（出力端子）およびＱＢ端子（反転出力端子）とを備える。アナログスイッチＳＷｎ・ＳＷｎはそれぞれ、１つのＰチャネルトランジスタと１つのＮチャネルトランジスタとからなるＣＭＯＳ型であり、Ｐチャネルトランジスタのゲート端子であるＰ端子、Ｎチャネルトランジスタのゲート端子であるＮ端子、および２つの導通端子を備える。【０００４】
さらに、単位回路Ｃｎでは、フリップフロップｆｎのＱ端子とアナログスイッチＳＷｎのＮ端子とアナログスイッチｓｗｎのＰ端子とが接続され、フリップフロップｆｎのＱＢ端子とアナログスイッチＳＷｎのＰ端子とアナログスイッチｓｗｎのＮ端子とが接続され、アナログスイッチＳＷｎの一方の導通端子とアナログスイッチｓｗｎの一方の導通端子とインバータＩＢｎの入力端子とが接続され、インバータＩＢｎの出力端子と駆動端子Ｕｎとが接続され、アナログスイッチｓｗｎの他方の導通端子とＩＮＩＴＢラインとが接続され、アナログスイッチＳＷｎの他方の導通端子とＧＣＫ２Ｂラインとが接続されている。【０００５】
フリップフロップｆｎのＡ端子は、前段Ｃｎ−１の駆動端子Ｕｎ−１に接続され、フリップフロップｆｎのＢ端子は、前段Ｃｎ−１のインバータＩＢｎ−１の入力端子に接続され、フリップフロップｆｎのＣ端子は、後段Ｃｎ＋１の駆動端子Ｕｎ＋１に接続され、フリップフロップｆｎのＤ端子は、後段Ｃｎ−１のインバータＩＢｎ＋１の入力端子に接続され、フリップフロップｆｎのＸ端子は、ＵＤラインに接続され、フリップフロップｆｎのＹ端子は、ＵＤＢラインに接続されている。【０００６】
図３２に、フリップフロップｆｎの具体的回路構成を示す。同図に示されるように、フリップフロップｆｎは、４つのアナログスイッチ７１〜７４（それぞれが上記アナログスイッチＳＷｎと同構成）と、Ｐチャネルトランジスタ７８と、Ｎチャネルトランジスタ７９と、２つのインバータ７５・７６とを備え、Ｂ端子がアナログスイッチ７１を介してトランジスタ７８のゲート端子に接続されるとともに、Ｄ端子がアナログスイッチ７２を介してトランジスタ７８のゲート端子に接続され、Ａ端子がアナログスイッチ７３を介してトランジスタ７９のゲート端子に接続されるとともに、Ｃ端子がアナログスイッチ７４を介してトランジスタ７９のゲート端子に接続され、アナログスイッチ７１のＮ端子とアナログスイッチ７２のＰ端子とアナログスイッチ７３のＰ端子とアナログスイッチ７４のＮ端子とＸ端子とが接続され、アナログスイッチ７１のＰ端子とアナログスイッチ７４のＰ端子とＹ端子とが接続され、トランジスタ７８のソース端子が高電位側電源ＶＤＤに接続され、トランジスタ７９のソース端子が低電位側電源ＶＳＳに接続されている。また、トランジスタ７８のドレイン端子とトランジスタ７９のドレイン端子とインバータ７５の入力端子とインバータ７６の出力端子とＱ端子とが接続され、インバータ７５の出力端子とインバータ７６の入力端子とＱＢ端子とが接続されており、インバータ７５・７６によってラッチ回路が構成されている。【０００７】
図３３は、図３１のゲートドライバの動作を示すタイミングチャートである。図３３では、ＵＤが「Ｈｉｇｈ」（以下「Ｈ」と略記）、ＵＤＢが「Ｌｏｗ」（以下「Ｌ」と略記）であるため、アナログスイッチ７２・７３がＯＦＦでアナログスイッチ７１・７４がＯＮとなっており、ｔ０で、Ｏｎ−１が「Ｈ」でＯｎ＋１が「Ｌ」になると、Ｂ端子が「Ｌ」でＣ端子も「Ｌ」となり、ラッチ回路が更新されてＱ端子が「Ｈ」でＱＢ端子が「Ｌ」となる。これにより、アナログスイッチＳＷｎがＯＮでアナログスイッチｓｗｎがＯＦＦとなり、これ以後ＯｎにはＧＣＫ２Ｂの反転信号（ＧＣＫ２）が出力される。すなわち、Ｏｎは、ｔ２で立ち上がって「Ｈ」となり、ｔ３で立ち下がって「Ｌ」となる。【０００８】
ｔ４で、Ｏｎ−１が「Ｌ」でＯｎ＋１が「Ｈ」になると、Ｂ端子が「Ｈ」でＣ端子も「Ｈ」となり、ラッチ回路が更新されてＱ端子が「Ｌ」でＱＢ端子が「Ｈ」となる。これにより、アナログスイッチＳＷｎがＯＦＦでアナログスイッチｓｗｎがＯＮとなり、これ以後ＯｎにはＩＮＩＴＢの反転信号が出力される。すなわち、Ｏｎは、ｔ４以降「Ｌ」となる。このように、図３３ではＯｎ−１→Ｏｎ→Ｏｎ＋１の順でアクティブ「Ｈ」となり、順方向走査が可能となる。なお図３４では、ＵＤが「Ｌ」、ＵＤＢが「Ｈ」であるため、Ｏｎ＋１→Ｏｎ→Ｏｎ−１の順でアクティブ「Ｈ」となり、逆方向走査が可能となる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】ＷＯ２００６／０４０９０４号公報（２００６年４月２０日公開）
【特許文献２】特開２００１−１３５０９３号公報（２００１年５月１８日公開）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記従来のシフトレジスタは素子数が多く、小型化、低コスト化の妨げになっていた。【００１１】
本発明の目的は、シフト方向の切り替えが可能なシフトレジスタの素子数を減らし、小型化、低コスト化を実現する点にある。
【課題を解決するための手段】
【００１２】
本シフトレジスタは、フリップフロップを含む単位回路を複数段備え、第１および第２シフト方向信号によってシフト方向が切り替えられるシフトレジスタであって、各単位回路は、フリップフロップの出力に基づいて同期信号を取り込むことで自段の出力信号を生成し、上記フリップフロップには、第１および第２スイッチと、入力された信号をラッチしてフリップフロップの出力とするラッチ回路とが設けられるとともに、上記第１シフト方向信号が第１スイッチを介して上記ラッチ回路に入力され、かつ上記第２シフト方向信号が第２スイッチを介して該ラッチ回路に入力され、初段および末段以外の各単位回路においては、第１スイッチの制御端子に前段の出力信号が入力されるとともに、第２スイッチの制御端子に後段の出力信号が入力される構成である。【００１３】
本シフトレジスタでは、順方向シフト時には、前段のアクティブ化によって第１シフト方向信号がラッチ回路に入力されると、以後、後段のアクティブ化によって第２シフト方向信号がラッチ回路に入力されるまで、フリップフロップの出力がアクティブ化される。また、逆方向シフト時には、後段のアクティブ化によって第２シフト方向信号がラッチ回路に入力されると、以後、前段のアクティブ化によって第１シフト方向信号がラッチ回路に入力されるまで、フリップフロップの出力がアクティブ化される。【００１４】
このように、本構成によれば、従来よりも少ない素子で、シフト方向の切り替えが可能なシフトレジスタを実現することができる。これにより、双方向シフトレジスタの小型化、低コスト化を実現することができる。
【発明の効果】
【００１５】
本発明によれば、シフト方向の切り替えが可能なシフトレジスタの素子数を減らし、小型化、低コスト化を実現することができる。
【図面の簡単な説明】
【００１６】
【図１】本実施の形態にかかる液晶表示装置の構成を示す回路ブロック図である。
【図２】実施の形態１にかかるゲートドライバの構成を示す回路図である。
【図３】実施の形態１にかかるゲートドライバの構成（初段）を示す回路図である。
【図４】実施の形態１にかかるゲートドライバの構成（末段）を示す回路図である。
【図５】図１に示すゲートドライバ内のフリップフロップの構成を示す回路図である。
【図６】図１に示すゲートドライバの動作（順方向シフト時）を示すタイミングチャートである。
【図７】図１に示すゲートドライバの動作（逆方向シフト時）を示すタイミングチャートである。
【図８】実施の形態１にかかるゲートドライバの別構成（初段）を示す回路図である。
【図９】実施の形態１にかかるゲートドライバの別構成（末段）を示す回路図である。
【図１０】図８・９に示すフリップフロップを備えたゲートドライバの動作（順方向シフト時）を示すタイミングチャートである。
【図１１】実施の形態１にかかるゲートドライバのさらなる別構成（初段）を示す回路図である。
【図１２】実施の形態１にかかるゲートドライバのさらなる別構成（末段）を示す回路図である。
【図１３】図１１・１２に示すフリップフロップを備えたゲートドライバの動作（順方向シフト時）を示すタイミングチャートである。
【図１４】図５に示すフリップフロップの変形例である。
【図１５】図５に示すフリップフロップのさらなる変形例である。
【図１６】図１５に示すフリップフロップを備えたゲートドライバの動作（全ＯＮ実施、順方向シフト時）を示すタイミングチャートである。
【図１７】実施の形態２にかかるゲートドライバの構成を示す回路図である。
【図１８】実施の形態２にかかるゲートドライバの構成（初段）を示す回路図である。
【図１９】実施の形態２にかかるゲートドライバの構成（末段）を示す回路図である。
【図２０】図１７に示すゲートドライバ内のフリップフロップの構成を示す回路図である。
【図２１】実施の形態２にかかるゲートドライバの別構成（初段）を示す回路図である。
【図２２】実施の形態２にかかるゲートドライバの別構成（末段）を示す回路図である。
【図２３】実施の形態２にかかるゲートドライバのさらなる別構成（初段）を示す回路図である。
【図２４】実施の形態２にかかるゲートドライバのさらなる別構成（末段）を示す回路図である。
【図２５】図２０に示すフリップフロップの変形例である。
【図２６】図２０に示すフリップフロップのさらなる変形例である。
【図２７】図２６に示すフリップフロップを備えたゲートドライバの動作（順方向シフト時）を示すタイミングチャートである。
【図２８】図２０に示すフリップフロップのさらなる変形例である。
【図２９】図２７に示すフリップフロップを備えたゲートドライバの動作（順方向シフト時）を示すタイミングチャートである。
【図３０】インバータの実現例である。
【図３１】従来のゲートドライバの構成を示す回路図である。
【図３２】図３１に示すゲートドライバ内のフリップフロップの構成を示す回路図である。
【図３３】図３１に示すゲートドライバの動作（順方向シフト時）を示すタイミングチャートである。
【図３４】図３１に示すゲートドライバの動作（逆方向シフト時）を示すタイミングチャートである。
【発明を実施するための形態】
【００１７】
本発明の実施の形態を、図１〜３０を用いて説明すれば、以下のとおりである。
【００１８】
〔実施の形態１〕
図１は、本液晶表示装置１の構成を示すブロック図である。同図に示すように、本液晶表示装置１は、ソースドライバ１１、ゲートドライバ１２、液晶パネル１３、および表示制御回路１４を備える。液晶パネル１３には、走査信号線（Ｇｎ−１・Ｇｎ・Ｇｍ）、データ信号線（Ｓｉ・Ｓｋ）、および保持容量配線（Ｃｓｎ−１・Ｃｓｎ・Ｃｓｍ）が設けられ、ゲートドライバ１２は走査方向の切り替えが可能であり、各走査信号線を駆動する。ソースドライバ１１は各データ信号線を駆動する。また、表示制御回路１４はソースドライバ１１およびゲートドライバ１２を制御する。
【００１９】
図２は、図１のゲートドライバ１２（本ゲートドライバ）の構成を示す回路図である。図２に示すように、本ゲートドライバは、ＩＮＩＴＢ（反転初期化信号）ラインと、ＧＣＫ１Ｂ（第１反転ゲートクロック、同期信号）ラインと、ＧＣＫ２Ｂ（第２反転ゲートクロック、同期信号）ラインと、ＵＤ（シフト方向信号）ラインと、ＵＤＢ（反転シフト方向信号）ラインと、第１段（初段  単位回路Ｃ１）〜第ｍ段（末段  単位回路Ｃｍ）からなるシフトレジスタ１０とを備える（本シフトレジスタ）。
【００２０】
なお、ＧＣＫ１Ｂ（第１反転ゲートクロック）およびＧＣＫ２Ｂ（第２反転ゲートクロック）は、互いにアクティブ期間（Ｌｏｗ期間）が重ならない２つのクロック信号である。また、ＩＮＩＴＢ（反転初期化信号）は、初期化時に「Ｌｏｗ（アクティブ）」となり、それ以外は「Ｈｉｇｈ」となる信号である。また、ＵＤ（シフト方向信号）は順方向シフト時に「Ｈｉｇｈ」、逆方向シフト時に「Ｌｏｗ」となる信号であり、ＵＤＢ（反転シフト方向信号）は逆方向シフト時に「Ｈｉｇｈ」、順方向シフト時に「Ｌｏｗ」となる信号である。
【００２１】
第ｎ段（ｎは１〜ｍの整数）の単位回路Ｃｎには、フリップフロップＦｎと、２つのアナログスイッチＳＷｎ・ｓｗｎと、インバータＩＢｎと、駆動端子Ｕｎ（液晶パネルの走査信号線Ｇｎとの接続ノード）とが含まれる。
【００２２】
フリップフロップＦｎは、入力側のＡ〜Ｄ端子およびＸ・Ｙ端子と、出力側となるＱ端子（出力端子）およびＱＢ端子（反転出力端子）とを備える。アナログスイッチＳＷｎ・ＳＷｎはそれぞれ、Ｐチャネルトランジスタの一方の導通端子とＮチャネルトランジスタの一方の導通端子とが接続されるとともにＰチャネルトランジスタの他方の導通端子とＮチャネルトランジスタの他方の導通端子とが接続されたアナログスイッチであり、Ｐチャネルトランジスタのゲート端子であるＰ端子、Ｎチャネルトランジスタのゲート端子であるＮ端子、および電流経路となる２つの導通端子を備える。
【００２３】
単位回路Ｃｎでは、ｎが２〜ｍ−１の整数であるとき、フリップフロップＦｎのＱ端子とアナログスイッチＳＷｎのＮ端子とアナログスイッチｓｗｎのＰ端子とが接続され、フリップフロップＦｎのＱＢ端子とアナログスイッチＳＷｎのＰ端子とアナログスイッチｓｗｎのＮ端子とが接続され、アナログスイッチＳＷｎの一方の導通端子とアナログスイッチｓｗｎの一方の導通端子とインバータＩＢｎの入力端子とが接続され、インバータＩＢｎの出力端子と駆動端子Ｕｎとが接続され、アナログスイッチｓｗｎの他方の導通端子とＩＮＩＴＢラインとが接続され、アナログスイッチＳＷｎの他方の導通端子がＧＣＫ２Ｂラインに接続される（ｎが偶数の場合）。また、フリップフロップＦｎのＡ端子は、前段Ｃｎ−１の駆動端子Ｕｎ−１に接続され、フリップフロップＦｎのＢ端子は、前段Ｃｎ−１のインバータＩＢｎ−１の入力端子に接続され、フリップフロップＦｎのＣ端子は、後段Ｃｎ＋１の駆動端子Ｕｎ＋１に接続され、フリップフロップＦｎのＤ端子は、後段Ｃｎ−１のインバータＩＢｎ＋１の入力端子に接続され、フリップフロップＦｎのＸ端子は、ＵＤラインに接続され、フリップフロップＦｎのＹ端子は、ＵＤＢラインに接続されている。
【００２４】
また、初段の単位回路Ｃ１（ｎ＝１）では、図３に示すように、フリップフロップＦ１のＡ端子がＧＳＰ（ゲートスタートパルス）ラインに接続され、フリップフロップＦ１のＢ端子がＧＳＰＢ（反転ゲートスタートパルス）ラインに接続されており、他の接続関係はＣ２〜Ｃｍ−１と同じである。末段の単位回路Ｃｍ（ｎ＝ｍ）では、図４に示すように、フリップフロップＦｍのＣ端子がＧＳＰ（ゲートスタートパルス）ラインに接続され、フリップフロップＦｍのＤ端子がＧＳＰＢ（反転ゲートスタートパルス）ラインに接続されており、他の接続関係は単位回路Ｃ２〜Ｃｍ−１と同じである。
【００２５】
図５に、フリップフロップＦｎ（ｎは１〜ｍの整数）の具体的回路構成を示す。同図に示されるように、フリップフロップＦｎは、アナログスイッチ１１・１２（それぞれがアナログスイッチＳＷｎと同構成）と、インバータ２１・２２とを備え、Ｂ端子がアナログスイッチ１１のＰ端子に接続され、Ａ端子がアナログスイッチ１１のＮ端子に接続され、Ｄ端子がアナログスイッチ１２のＰ端子に接続され、Ｃ端子がアナログスイッチ１２のＮ端子に接続され、Ｘ端子がアナログスイッチ１１を介してインバータ２１の入力端子に接続され、Ｙ端子がアナログスイッチ１２を介してインバータ２１の入力端子に接続されている。インバータ２１の出力端子はインバータ２２の入力端子に接続され、インバータ２２の出力端子がインバータ２１の入力端子に接続される。すなわち、ラッチ回路ＬＣは、インバータ２１の出力がインバータ２２を介してインバータ２１の入力にフィードバックされる構成である。
【００２６】
このように、本シフトレジスタ１０の単位回路Ｃｎは、フリップフロップＦｎの出力（Ｑ・ＱＢ端子の信号）が非アクティブのときにＩＮＩＴＢ（反転初期化信号）を取り込む一方、アクティブのときに奇数段ではＧＣＫ１Ｂ、偶数段ではＧＣＫ２Ｂを取り込んで自段の出力信号Ｏｎを生成し、これを駆動端子Ｕｎから液晶パネルの走査信号線Ｇｎに供給する構成であり、ＵＤ（シフト方向信号）がアナログスイッチ１１を介してラッチ回路ＬＣに入力され、ＵＤＢ（反転シフト方向信号）がアナログスイッチ１２を介してラッチ回路ＬＣに入力され、初段および末段以外のフリップフロップ（Ｆ２〜Ｆｍ−１）においては、アナログスイッチ１１のＮ端子に前段Ｃｎ−１の出力信号Ｏｎ−１が入力されるとともに、アナログスイッチ１２のＮ端子に後段Ｃｎ＋１の出力信号Ｏｎ＋１が入力される。
【００２７】
図６は、本ゲートドライバの順方向シフト時（初段→末段）の動作を示すタイミングチャートである。なお、各信号のＨｉｇｈの状態を「Ｈ」、Ｌｏｗの状態を「Ｌ」と略記する。順方向シフト時には、ＵＤが「Ｈ」、ＵＤＢが「Ｌ」となっている。
【００２８】
ｔ０で前段の出力信号Ｏｎ−１が「Ｈ」になると、後段の出力信号Ｏｎ＋１は「Ｌ」であるため、フリップフロップＦｎのＡ端子が「Ｈ」、Ｂ端子が「Ｌ」、Ｃ端子が「Ｌ」、Ｄ端子が「Ｈ」となり、フリップフロップＦｎのアナログスイッチ１１がＯＮでアナログスイッチ１２がＯＦＦとなる。これにより、Ｘ端子からＵＤの「Ｈ」がラッチ回路ＬＣに入力され、ラッチ回路が更新されてＱ端子が「Ｈ」でＱＢ端子が「Ｌ」（＝アナログスイッチＳＷｎがＯＮでアナログスイッチｓｗｎがＯＦＦ）となり、ｔ０以降（出力信号Ｏｎ−１が立ち下がってアナログスイッチ１１がＯＦＦした後も）次にラッチ回路ＬＣが更新されるまでこの状態が維持される。すなわち、自段の駆動端子ＵｎにはＧＣＫ２Ｂの反転信号（ＧＣＫ２）が出力され、自段の出力信号Ｏｎは、ｔ２で立ち上がって「Ｈ」となり、ｔ３で立ち下がって「Ｌ」となる。
【００２９】
ｔ４で後段の出力信号Ｏｎ＋１が「Ｈ」になると、前段の出力信号Ｏｎ−１は「Ｌ」であるため、フリップフロップＦｎのＡ端子が「Ｌ」、Ｂ端子が「Ｈ」、Ｃ端子が「Ｈ」、Ｄ端子が「Ｌ」となり、フリップフロップＦｎのアナログスイッチ１１がＯＦＦでアナログスイッチ１２がＯＮとなる。これにより、Ｙ端子からＵＤＢの「Ｌ」がラッチ回路ＬＣに入力され、ラッチ回路が更新されてＱ端子が「Ｌ」でＱＢ端子が「Ｈ」（＝アナログスイッチＳＷｎがＯＦＦでアナログスイッチｓｗｎがＯＮ）となり、ｔ４以降（出力信号Ｏｎ＋１が立ち下がってアナログスイッチ１２がＯＦＦした後も）次にラッチ回路ＬＣが更新されるまでこの状態が維持される。すなわち、自段の駆動端子ＵｎにはＩＮＩＴＢ「Ｈ」の反転信号が出力され、自段の出力信号Ｏｎはｔ４以降「Ｌ」となる。なお、ＧＳＰ・ＧＳＰＢは、シフト期間の開始前にアクティブとなり、これによって、初段Ｃ１（シフト開始段）のラッチ回路ＬＣが更新され、Ｆ１のＱ端子が「Ｈ」でＱＢ端子が「Ｌ」（＝アナログスイッチＳＷ１がＯＮでアナログスイッチｓｗ１がＯＦＦ）となる。また、ＧＳＰ・ＧＳＰＢは、シフト期間の終了後にもアクティブとなり、これによって、末段Ｃｍ（シフト終了段）のラッチ回路ＬＣが更新され、ＦｍのＱ端子が「Ｌ」でＱＢ端子が「Ｈ」（＝アナログスイッチＳＷｍがＯＦＦでアナログスイッチｓｗｍがＯＮ）となる。
【００３０】
このように、図６では前段の出力信号Ｏｎ−１→自段の出力信号Ｏｎ→後段の出力信号Ｏｎ＋１の順でアクティブ「Ｈ」となり、順方向シフトが可能となる。
【００３１】
図７は、本ゲートドライバの逆方向シフト時（末段→初段）の動作を示すタイミングチャートである。逆方向シフト時には、ＵＤが「Ｌ」、ＵＤＢが「Ｈ」となっている。
【００３２】
ｔ０で後段の出力信号Ｏｎ＋１が「Ｈ」になると、前段の出力信号Ｏｎ−１は「Ｌ」であるため、フリップフロップＦｎのＡ端子が「Ｌ」、Ｂ端子が「Ｈ」、Ｃ端子が「Ｈ」、Ｄ端子が「Ｌ」となり、フリップフロップＦｎのアナログスイッチ１１がＯＦＦでアナログスイッチ１２がＯＮとなる。これにより、Ｙ端子からＵＤＢの「Ｈ」がラッチ回路ＬＣに入力され、ラッチ回路が更新されてＱ端子が「Ｈ」でＱＢ端子が「Ｌ」（＝アナログスイッチＳＷｎがＯＮでアナログスイッチｓｗｎがＯＦＦ）となり、ｔ０以降（出力信号Ｏｎ＋１が立ち下がってアナログスイッチ１２がＯＦＦした後も）次にラッチ回路ＬＣが更新されるまでこの状態が維持される。すなわち、自段の駆動端子ＵｎにはＧＣＫ２Ｂの反転信号（ＧＣＫ２）が出力され、自段の出力信号Ｏｎは、ｔ２で立ち上がって「Ｈ」となり、ｔ３で立ち下がって「Ｌ」となる。
【００３３】
ｔ４で前段の出力信号Ｏｎ−１が「Ｈ」になると、後段の出力信号Ｏｎ＋１は「Ｌ」であるため、フリップフロップＦｎのＡ端子が「Ｈ」、Ｂ端子が「Ｌ」、Ｃ端子が「Ｌ」、Ｄ端子が「Ｈ」となり、フリップフロップＦｎのアナログスイッチ１１がＯＮでアナログスイッチ１２がＯＦＦとなる。これにより、Ｘ端子からＵＤの「Ｌ」がラッチ回路ＬＣに入力され、ラッチ回路が更新されてＱ端子が「Ｌ」でＱＢ端子が「Ｈ」（＝アナログスイッチＳＷｎがＯＦＦでアナログスイッチｓｗｎがＯＮ）となり、ｔ４以降（出力信号Ｏｎ−１が立ち下がってアナログスイッチ１１がＯＦＦした後も）次にラッチ回路ＬＣが更新されるまでこの状態が維持される。すなわち、自段の駆動端子ＵｎにはＩＮＩＴＢ「Ｈ」の反転信号が出力され、自段の出力信号Ｏｎはｔ４以降「Ｌ」となる。なお、ＧＳＰ・ＧＳＰＢは、シフト期間の開始前にアクティブとなり、これによって、末段Ｃｍ（シフト開始段）のラッチ回路ＬＣが更新され、ＦｍのＱ端子が「Ｈ」でＱＢ端子が「Ｌ」（＝アナログスイッチＳＷｍがＯＮでアナログスイッチｓｗｍがＯＦＦ）となる。また、ＧＳＰ・ＧＳＰＢは、シフト期間の修了後にもアクティブとなり、これによって、初段Ｃ１（シフト終了段）のラッチ回路ＬＣが更新され、Ｆ１のＱ端子が「Ｌ」でＱＢ端子が「Ｈ」（＝アナログスイッチＳＷ１がＯＦＦでアナログスイッチｓｗ１がＯＮ）となる。
【００３４】
このように、図７では後段の出力信号Ｏｎ＋１→自段の出力信号Ｏｎ→前段の出力信号Ｏｎ−１の順でアクティブ「Ｈ」となり、逆方向シフトが可能となる。
【００３５】
本シフトレジスタ１０によれば、従来（図３１・３２参照）よりもフリップフロップ内の素子数を削減することができるため、小型、低コストの双方向シフトレジスタを実現することができる。
【００３６】
図３で示した初段の単位回路Ｃ１を図８のように、図４で示した末段の単位回路Ｃｍを図９のように構成することもできる。すなわち、単位回路Ｃ１では、インバータｉＢ１とナンドＡ１とが追加され、ナンド回路Ａ１の一方の入力端子が、自段Ｃ１のインバータＩＢ１の入力端子に接続され、ナンド回路Ａ１の他方の入力端子が、ＧＳＰＢ（反転ゲートスタートパルス）ラインに接続され、ナンド回路Ａ１の出力端子がフリップフロップＦ１のＡ端子に接続され、フリップフロップＦ１のＡ端子とＢ端子とがインバータｉＢ１を介して接続された構成である。また、単位回路Ｃｍでは、インバータｉＢｍとナンドＡｍとが追加され、ナンド回路Ａｍの一方の入力端子が、自段ＣｍのインバータＩＢｍの入力端子に接続され、ナンド回路Ａｍの他方の入力端子が、ＧＳＰＢ（反転ゲートスタートパルス）ラインに接続され、ナンド回路Ａｍの出力端子がフリップフロップＦｍのＣ端子に接続され、フリップフロップＦｍのＣ端子とＤ端子とがインバータｉＢｍを介して接続された構成である。
【００３７】
図８・９の構成では、図１０に示すように、順方向シフト開始前にＧＳＰＢがアクティブ（「Ｌ」）になると、初段Ｃ１のナンドＡ１の出力が「Ｌ」から「Ｈ」となる。すなわち、フリップフロップＦ１のＡ端子が「Ｈ」、Ｂ端子が「Ｌ」、Ｃ端子が「Ｌ」、Ｄ端子が「Ｈ」となり、フリップフロップＦ１のアナログスイッチ１１がＯＮでアナログスイッチ１２がＯＦＦとなる。これにより、Ｘ端子からＵＤの「Ｈ」がラッチ回路ＬＣに入力され、ラッチ回路が更新されてＱ端子が「Ｈ」でＱＢ端子が「Ｌ」（アナログスイッチＳＷ１がＯＮでアナログスイッチｓｗ１がＯＦＦ）となり、以後（ＧＳＰＢが「Ｈ」に戻ってアナログスイッチ１１がＯＦＦした後も）次にラッチ回路ＬＣが更新されるまでこの状態が維持される。すなわち、出力信号Ｏ１は、ｔｐで立ち上がって「Ｈ」となり、ｔｑで立ち下がって「Ｌ」となる。
【００３８】
また、ｔｘで末段Ｃｍの前段であるＣｍ−１の出力信号Ｏｍ−１が「Ｈ」になると、フリップフロップＦｍのラッチ回路が更新されてＱ端子が「Ｈ」でＱＢ端子が「Ｌ」（＝アナログスイッチＳＷｍがＯＮでアナログスイッチｓｗｍがＯＦＦ）となるため、以後（出力信号Ｏｍ−１が「Ｌ」になった後も）この状態が維持され、末段Ｃｍの駆動端子ＵｍにはＧＣＫ２Ｂの反転信号（ＧＣＫ２）が出力される。ここで、ＧＣＫ２Ｂが「Ｈ」の期間はナンドＡｍの出力は「Ｌ」（２つの入力はともに「Ｈ」なので）であるため、ラッチ回路は更新されない。そして、ｔｙでＧＣＫ２Ｂが「Ｈ」から「Ｌ」になると、末段Ｃｍの出力信号Ｏｍは一旦「Ｈ」となるが、これに伴ってナンドＡｍの出力が「Ｈ」となると、フリップフロップＦｍのアナログスイッチ１１がＯＦＦでアナログスイッチ１２がＯＦＦとなる。これにより、Ｙ端子からＵＤＢの「Ｌ」がラッチ回路ＬＣに入力され、ラッチ回路が更新されてＱ端子が「Ｌ」でＱＢ端子が「Ｈ」（＝アナログスイッチＳＷｍがＯＦＦでアナログスイッチｓｗｍがＯＮ）となるため、ｔｙから所定時間経過後のｔｚで、末段Ｃｍの出力信号Ｏｍは「Ｌ」にリセットされる。逆方向シフトの場合も同様である。
【００３９】
図８・９の構成では、図１０に示すように、シフト終了段（順方向シフト時には末段、逆方向シフト時には初段）で自己リセットがかかるため、ＧＳＰ（シフト開始信号）・ＧＳＰＢ（反転シフト開始信号）は、シフト期間開始前にのみアクティブとすれば済む。
【００４０】
図８で示した初段の単位回路Ｃ１を図１１のように、図９で示した末段の単位回路Ｃｍを図１２のように変形することもできる。すなわち、図１１では、図８の構成と比較して、インバータｉｂ１とナンドａ１とが追加され、フリップフロップＦ１のＱ・ＱＢ端子の接続先が変更されている。具体的には、ナンド回路ａ１の一方の入力端子が、自段Ｃ１のインバータＩＢ１の入力端子に接続され、ナンド回路ａ１の他方の入力端子がフリップフロップＦ１のＱＢ端子に接続され、ナンド回路ａ１の出力端子が、インバータｉｂ１の入力端子とアナログスイッチＳＷ１のＰ端子とアナログスイッチｓｗ１のＮ端子とに接続され、インバータｉｂ１の出力端子がアナログスイッチＳＷ１のＮ端子とアナログスイッチｓｗ１のＰ端子とに接続された構成である。なお、フリップフロップＦ１のＱ端子はクローズされている。同様に、図１２では、図９の構成と比較して、インバータｉｂｍとナンドａｍとが追加され、フリップフロップＦｍのＱ・ＱＢ端子の接続先が変更されている。具体的には、ナンド回路ａｍの一方の入力端子が、自段ＣｍのインバータＩＢｍの入力端子に接続され、ナンド回路ａｍの他方の入力端子がフリップフロップＦ１のＱＢ端子に接続され、ナンド回路ａｍの出力端子が、インバータｉｂｍの入力端子とアナログスイッチＳＷｍのＰ端子とアナログスイッチｓｗｍのＮ端子とに接続され、インバータｉｂｍの出力端子がアナログスイッチＳＷｍのＮ端子とアナログスイッチｓｗｍのＰ端子とに接続された構成である。なお、フリップフロップＦｍのＱ端子はクローズされている。
【００４１】
図１１・１２の構成では、図１３に示すように、順方向シフト開始前にＧＳＰＢがアクティブ（「Ｌ」）になると、初段Ｃ１のナンドＡ１の出力が「Ｌ」から「Ｈ」となる。すなわち、フリップフロップＦ１のＡ端子が「Ｈ」、Ｂ端子が「Ｌ」、Ｃ端子が「Ｌ」、Ｄ端子が「Ｈ」となり、フリップフロップＦ１のアナログスイッチ１１がＯＮでアナログスイッチ１２がＯＦＦとなる。これにより、ラッチ回路が更新されてＱ端子が「Ｈ」でＱＢ端子が「Ｌ」となる（ナンドａ１の出力が「Ｈ」、インバータｉｂ１の出力が「Ｌ」、アナログスイッチＳＷ１がＯＮ、アナログスイッチｓｗ１がＯＦＦ）ため、以後（ＧＳＰＢが「Ｈ」に戻ってアナログスイッチ１１がＯＦＦした後も）次にラッチ回路ＬＣが更新されるまでこの状態が維持される。すなわち、出力信号Ｏ１は、ｔｐで立ち上がって「Ｈ」となり、ｔｑで戻って「Ｌ」となる。
【００４２】
また、ｔｘで末段Ｃｍの前段であるＣｍ−１の出力信号Ｏｍ−１が「Ｈ」になると、フリップフロップＦｍのラッチ回路が更新されてＱ端子が「Ｈ」でＱＢ端子が「Ｌ」（ナンドａｍの出力が「Ｈ」、インバータｉｂｍの出力が「Ｌ」、アナログスイッチＳＷｍがＯＮ、アナログスイッチｓｗｍがＯＦＦ）となるため、以後（出力信号Ｏｍ−１が「Ｌ」になった後も）この状態が維持され、末段Ｃｍの駆動端子ＵｍにはＧＣＫ２Ｂの反転信号（ＧＣＫ２）が出力される。ここで、ＧＣＫ２Ｂが「Ｈ」の期間はナンドＡｍの出力は「Ｌ」（２つの入力はともに「Ｈ」なので）であるため、ラッチ回路は更新されない。そして、ｔｙでＧＣＫ２Ｂが「Ｈ」から「Ｌ」になると、末段Ｃｍの出力信号Ｏｍは「Ｈ」となり、ナンドＡｍの出力は「Ｈ」で、フリップフロップＦ１のアナログスイッチ１２がＯＮとなるため、ラッチ回路が更新されてＱ端子が「Ｌ」でＱＢ端子が「Ｈ」（ナンドａｍの出力が「Ｈ」、インバータｉｂｍの出力が「Ｌ」、アナログスイッチＳＷｍがＯＮ、アナログスイッチｓｗｍがＯＦＦ）となる。そして、ｔｚで、ＧＣＫ２Ｂが「Ｌ」から「Ｈ」になると、ナンドａｍの出力が「Ｌ」となるため、アナログスイッチＳＷｍがＯＦＦ、アナログスイッチｓｗｍがＯＮ）となる。これにより、末段Ｃｍの出力信号Ｏｍは「Ｌ」にリセットされる。逆方向シフトの場合も同様である。
【００４３】
図１１・１２の構成では、図１３に示すように、シフト終了段（順方向シフト時には末段、逆方向シフト時には初段）で自己リセットをかけ、かつシフト終了段の出力信号のパルス幅を他段と揃えることが可能となる。
【００４４】
本実施の形態では、図５のフリップフロップＦｎのラッチ回路ＬＣを、図１４のように変形することもできる。すなわち、図５に示すラッチ回路ＬＣのインバータ２２の出力端子とインバータ２１の入力端子とを、直接ではなくアナログスイッチ１３・１４を介して接続し、アナログスイッチ１３のＰ端子をＡ端子に、アナログスイッチ１３のＮ端子をＢ端子に、アナログスイッチ１４のＰ端子をＣ端子に、アナログスイッチ１４のＮ端子をＤ端子に接続する。こうすれば、アナログスイッチ１１または１２がＯＮでラッチ回路ＬＣにＵＤまたはＵＤＢの入力がなされているときには、アナログスイッチ１３または１４がＯＦＦとなってフィードバックがかからず、アナログスイッチ１１および１２がともにＯＦＦでラッチ回路ＬＣにＵＤおよびＵＤＢの入力がなされていないときには、アナログスイッチ１３および１４がＯＮとなってフィードバックがかかるようにすることができる。
【００４５】
さらに、図５に示すフリップフロップＦｎを、図１５のように変形することもできる。すなわち、図５に示すラッチ回路ＬＣのインバータ２１の出力端子とインバータ２２の入力端子とを、直接ではなくアナログスイッチ１３を介して接続し、図５に示すラッチ回路ＬＣのインバータ２２の出力端子とインバータ２１の入力端子とを、直接ではなくアナログスイッチ１４を介して接続し、図５に示すフリップフロップＦｎのＹ端子を、アナログスイッチ１２を介して（インバータ２１の入力端子ではなく）インバータ２２の入力端子に接続し、アナログスイッチ１３のＰ端子をＡ端子に、アナログスイッチ１３のＮ端子をＢ端子に、アナログスイッチ１４のＰ端子をＣ端子に、アナログスイッチ１４のＮ端子をＤ端子に接続する。こうすれば、アナログスイッチ１１または１２がＯＮでラッチ回路ＬＣにＵＤまたはＵＤＢの入力がなされているときには、アナログスイッチ１３または１４がＯＦＦとなってフィードバックがかからず、アナログスイッチ１１および１２がともにＯＦＦでラッチ回路ＬＣにＵＤおよびＵＤＢの入力がなされていないときには、アナログスイッチ１３および１４がＯＮとなってフィードバックがかかり、アナログスイッチ１１および１２がともにＯＮのときには、アナログスイッチ１３および１４がともにＯＦＦとなって、ラッチ回路ＬＣのインバータ２１に（Ｘ端子からの）ＵＤが入力されるとともに、インバータ２２に（Ｙ端子からの）ＵＤＢが入力され、かつフィードバックがかからないようにすることができる。なお、図１５のフリップフロップＦｎを備えたゲートドライバでは、シフト期間においてＵＤおよびＵＤＢを同信号（順方向シフトのときはともに「Ｈ」、逆方向シフトのときはともに「Ｌ」）とする。
【００４６】
各段（単位回路）に図１５のフリップフロップＦｎを備えたシフトレジスタは、アナログスイッチ１１および１２をともにＯＮ、すなわち、前段の出力信号Ｏｎ−１および後段の出力信号Ｏｎ＋１を同時にアクティブ「Ｈ」としても、自段のフリップフロップＦｎ内でのＸ・Ｙ端子間の短絡といった問題が生じないため、シフト開始前に全段の出力信号をアクティブ「Ｈ」にして全走査信号線を同時選択（いわゆる全ＯＮする）必要がある場合に好適である。
【００４７】
図１６は、図１５のフリップフロップＦｎを備えたゲートドライバの順方向シフト時（初段→末段）の動作を示すタイミングチャートである。
【００４８】
まず、シフト開始開始前のｔａに、ＩＮＩＴＢ信号をアクティブ「Ｌ」とするとともにＵＤを「Ｌ」とし（ＵＤＢは「Ｈ」のまま）、その後ｔｂでＩＮＩＴＢ信号を非アクティブ「Ｈ」とし（ＵＤは「Ｌ」のまま、ＵＤＢは「Ｈ」のまま）、さらにその後のｔｃ（シフト開始開始前）で、ＵＤを「Ｈ」（ＵＤＢは「Ｈ」のまま）にする（順方向シフトの場合）。こうすれば、全ＯＮ動作を確実に行うとともに、全段のフリップフロップのラッチ回路ＬＣにＵＤ「Ｌ」を入力することで、各フリップフロップのＱ端子を「Ｌ」とし、シフトレジスタの初期化を行うことができる。
【００４９】
また、ｔ０で前段の出力信号Ｏｎ−１が「Ｈ」になると、後段の出力信号Ｏｎ＋１は「Ｌ」であるため、フリップフロップＦｎのＡ端子が「Ｈ」、Ｂ端子が「Ｌ」、Ｃ端子が「Ｌ」、Ｄ端子が「Ｈ」となり、フリップフロップＦｎのアナログスイッチ１１がＯＮでアナログスイッチ１２がＯＦＦとなる。これにより、Ｘ端子からＵＤの「Ｈ」がインバータ２１（図１５参照）に入力され、ラッチ回路が更新されてＱ端子が「Ｈ」でＱＢ端子が「Ｌ」（＝アナログスイッチＳＷｎがＯＮでアナログスイッチｓｗｎがＯＦＦ）となり、ｔ０以降（出力信号Ｏｎ−１が立ち下がってアナログスイッチ１１がＯＦＦした後も）次にラッチ回路ＬＣが更新されるまでこの状態が維持される。すなわち、自段の駆動端子ＵｎにはＧＣＫ２Ｂの反転信号（ＧＣＫ２）が出力され、自段の出力信号Ｏｎは、ｔ２で立ち上がって「Ｈ」となり、ｔ３で立ち下がって「Ｌ」となる。
【００５０】
ｔ４で後段の出力信号Ｏｎ＋１が「Ｈ」になると、前段の出力信号Ｏｎ−１は「Ｌ」であるため、フリップフロップＦｎのＡ端子が「Ｌ」、Ｂ端子が「Ｈ」、Ｃ端子が「Ｈ」、Ｄ端子が「Ｌ」となり、フリップフロップＦｎのアナログスイッチ１１がＯＦＦでアナログスイッチ１２がＯＮとなる。これにより、Ｙ端子からＵＤＢの「Ｈ」がインバータ２２（図１５参照）に入力され、ラッチ回路が更新されてＱ端子が「Ｌ」でＱＢ端子が「Ｈ」（＝アナログスイッチＳＷｎがＯＦＦでアナログスイッチｓｗｎがＯＮ）となり、ｔ４以降（出力信号Ｏｎ＋１が立ち下がってアナログスイッチ１２がＯＦＦした後も）次にラッチ回路ＬＣが更新されるまでこの状態が維持される。すなわち、自段の駆動端子ＵｎにはＩＮＩＴＢ「Ｈ」の反転信号が出力され、自段の出力信号Ｏｎはｔ４以降「Ｌ」となる。
【００５１】
〔実施の形態２〕
図１７は、図１のゲートドライバ１２（本ゲートドライバ）の他の構成を示す回路図である。図１７に示すように、本ゲートドライバは、ＩＮＩＴＢ（反転初期化信号）ラインと、ＧＣＫ１Ｂ（第１反転ゲートクロック）ラインと、ＧＣＫ２Ｂ（第２反転ゲートクロック）ラインと、ＵＤ（シフト方向信号）ラインと、ＵＤＢ（反転シフト方向信号）ラインと、第１段（初段  単位回路Ｃ１）〜第ｍ段（末段  単位回路Ｃｍ）からなるシフトレジスタ１０ａとを備える（本シフトレジスタ）。
【００５２】
なお、ＧＣＫ１Ｂ（第１反転ゲートクロック）およびＧＣＫ２Ｂ（第２反転ゲートクロック）は、互いにアクティブ期間（Ｌｏｗ期間）が重ならない２つのクロック信号である。また、ＩＮＩＴＢ（反転初期化信号）は、初期化時に「Ｌｏｗ（アクティブ）」となり、それ以外は「Ｈｉｇｈ」となる信号である。また、ＵＤ（シフト方向信号）は順方向シフト時に「Ｈｉｇｈ」、逆方向シフト時に「Ｌｏｗ」となる信号であり、ＵＤＢ（反転シフト方向信号）は逆方向シフト時に「Ｈｉｇｈ」、順方向シフト時に「Ｌｏｗ」となる信号である。
【００５３】
第ｎ段（ｎは１〜ｍの整数）の単位回路Ｃｎには、フリップフロップＦｎと、２つのアナログスイッチＳＷｎ・ｓｗｎと、インバータＩＢｎと、駆動端子Ｕｎ（液晶パネルの走査信号線Ｇｎとの接続ノード）とが含まれる。
【００５４】
フリップフロップＦｎは、入力側のＡ・Ｃ端子およびＸ・Ｙ端子と、出力側となるＱ端子（出力端子）およびＱＢ端子（反転出力端子）とを備える。
【００５５】
単位回路Ｃｎでは、ｎが２〜ｍ−１の整数であるとき、フリップフロップＦｎのＱ端子とアナログスイッチＳＷｎのＮ端子とアナログスイッチｓｗｎのＰ端子とが接続され、フリップフロップＦｎのＱＢ端子とアナログスイッチＳＷｎのＰ端子とアナログスイッチｓｗｎのＮ端子とが接続され、アナログスイッチＳＷｎの一方の導通端子とアナログスイッチｓｗｎの一方の導通端子とインバータＩＢｎの入力端子とが接続され、インバータＩＢｎの出力端子と駆動端子Ｕｎとが接続され、アナログスイッチｓｗｎの他方の導通端子とＩＮＩＴＢラインとが接続され、アナログスイッチＳＷｎの他方の導通端子がＧＣＫ２Ｂラインに接続される（ｎが偶数の場合）。また、フリップフロップＦｎのＡ端子は、前段Ｃｎ−１の駆動端子Ｕｎ−１に接続され、フリップフロップＦｎのＣ端子は、後段Ｃｎ＋１の駆動端子Ｕｎ＋１に接続され、フリップフロップＦｎのＸ端子は、ＵＤラインに接続され、フリップフロップＦｎのＹ端子は、ＵＤＢラインに接続されている。
【００５６】
また、初段の単位回路Ｃ１（ｎ＝１）では、図１８に示すように、フリップフロップＦ１のＡ端子がＧＳＰ（ゲートスタートパルス）ラインに接続されており、他の接続関係はＣ２〜Ｃｍ−１と同じである。末段の単位回路Ｃｍ（ｎ＝ｍ）では、図１９に示すように、フリップフロップＦｍのＣ端子がＧＳＰ（ゲートスタートパルス）ラインに接続されており、他の接続関係は単位回路Ｃ２〜Ｃｍ−１と同じである。
【００５７】
図２０に、フリップフロップＦｎ（ｎは１〜ｍの整数）の具体的回路構成を示す。同図に示されるように、フリップフロップＦｎは、アナログスイッチ１１〜１４と、インバータ２１・２２・３１・３２とを備え、Ａ端子が、アナログスイッチ１１のＮ端子およびアナログスイッチ１３のＰ端子に接続されるとともに、インバータ３１を介して、アナログスイッチ１１のＰ端子およびアナログスイッチ１３のＮ端子に接続され、Ｃ端子が、アナログスイッチ１２のＮ端子およびアナログスイッチ１４のＰ端子に接続されるとともに、インバータ３２を介して、アナログスイッチ１２のＰ端子およびアナログスイッチ１４のＮ端子に接続され、Ｘ端子がアナログスイッチ１１を介してインバータ２１の入力端子に接続され、Ｙ端子がアナログスイッチ１２を介してインバータ２１の入力端子に接続されている。インバータ２１の出力端子はインバータ２２の入力端子に接続され、インバータ２２の出力端子が、アナログスイッチ１３およびアナログスイッチ１４を介してインバータ２１の入力端子に接続される。すなわち、ラッチ回路ＬＣは、アナログスイッチ１３・１４がＯＮのときに、インバータ２１の出力がインバータ２２を介してインバータ２１の入力にフィードバックされる構成である。
【００５８】
このように、本シフトレジスタ１０ａの単位回路Ｃｎは、フリップフロップＦｎの出力（Ｑ・ＱＢ端子の信号）が非アクティブのときにＩＮＩＴＢ（反転初期化信号）を取り込む一方、アクティブのときに奇数段ではＧＣＫ１Ｂ、偶数段ではＧＣＫ２Ｂを取り込んで自段の出力信号Ｏｎを生成し、これを駆動端子Ｕｎから液晶パネルの走査信号線Ｇｎに供給する構成であり、ＵＤ（シフト方向信号）がアナログスイッチ１１を介してラッチ回路ＬＣに入力され、ＵＤＢ（反転シフト方向信号）がアナログスイッチ１２を介してラッチ回路ＬＣに入力され、初段および末段以外のフリップフロップ（Ｆ２〜Ｆｍ−１）においては、アナログスイッチ１１のＮ端子に前段Ｃｎ−１の出力信号Ｏｎ−１が入力されるとともに、アナログスイッチ１２のＮ端子に後段Ｃｎ＋１の出力信号Ｏｎ＋１が入力される。
【００５９】
図１７のゲートドライバの順方向シフト時（初段→末段）の動作は、図６で示したとおりである。
【００６０】
ｔ０で前段の出力信号Ｏｎ−１が「Ｈ」になると、後段の出力信号Ｏｎ＋１は「Ｌ」であるため、フリップフロップＦｎのＡ端子が「Ｈ」、Ｃ端子が「Ｌ」となり、フリップフロップＦｎのアナログスイッチ１１がＯＮでアナログスイッチ１２がＯＦＦとなる。これにより、Ｘ端子からＵＤの「Ｈ」がラッチ回路ＬＣに入力され、ラッチ回路が更新されてＱ端子が「Ｈ」でＱＢ端子が「Ｌ」（＝アナログスイッチＳＷｎがＯＮでアナログスイッチｓｗｎがＯＦＦ）となり、ｔ０以降（出力信号Ｏｎ−１が立ち下がってアナログスイッチ１１がＯＦＦした後も）次にラッチ回路ＬＣが更新されるまでこの状態が維持される。すなわち、自段の駆動端子ＵｎにはＧＣＫ２Ｂの反転信号（ＧＣＫ２）が出力され、自段の出力信号Ｏｎは、ｔ２で立ち上がって「Ｈ」となり、ｔ３で立ち下がって「Ｌ」となる。
【００６１】
ｔ４で後段の出力信号Ｏｎ＋１が「Ｈ」になると、前段の出力信号Ｏｎ−１は「Ｌ」であるため、フリップフロップＦｎのＡ端子が「Ｌ」、Ｃ端子が「Ｈ」となり、フリップフロップＦｎのアナログスイッチ１１がＯＦＦでアナログスイッチ１２がＯＮとなる。これにより、Ｙ端子からＵＤＢの「Ｌ」がラッチ回路ＬＣに入力され、ラッチ回路が更新されてＱ端子が「Ｌ」でＱＢ端子が「Ｈ」（＝アナログスイッチＳＷｎがＯＦＦでアナログスイッチｓｗｎがＯＮ）となり、ｔ４以降（出力信号Ｏｎ＋１が立ち下がってアナログスイッチ１２がＯＦＦした後も）次にラッチ回路ＬＣが更新されるまでこの状態が維持される。すなわち、自段の駆動端子ＵｎにはＩＮＩＴＢ「Ｈ」の反転信号が出力され、自段の出力信号Ｏｎはｔ４以降「Ｌ」となる。
【００６２】
なお、ＧＳＰ・ＧＳＰＢは、シフト期間の開始前にアクティブとなり、これによって、初段Ｃ１（シフト開始段）のラッチ回路ＬＣが更新され、Ｆ１のＱ端子が「Ｈ」でＱＢ端子が「Ｌ」（＝アナログスイッチＳＷ１がＯＮでアナログスイッチｓｗ１がＯＦＦ）となる。また、ＧＳＰ・ＧＳＰＢは、シフト期間の終了後にもアクティブとなり、これによって、末段Ｃｍ（シフト終了段）のラッチ回路ＬＣが更新され、ＦｍのＱ端子が「Ｌ」でＱＢ端子が「Ｈ」（＝アナログスイッチＳＷｍがＯＦＦでアナログスイッチｓｗｍがＯＮ）となる。
【００６３】
図１７のゲートドライバの逆方向シフト時（末段→初段）の動作は、図７で示したとおりである。
【００６４】
ｔ０で後段の出力信号Ｏｎ＋１が「Ｈ」になると、前段の出力信号Ｏｎ−１は「Ｌ」であるため、フリップフロップＦｎのＡ端子が「Ｌ」、Ｃ端子が「Ｈ」となり、フリップフロップＦｎのアナログスイッチ１１がＯＦＦでアナログスイッチ１２がＯＮとなる。これにより、Ｙ端子からＵＤＢの「Ｈ」がラッチ回路ＬＣに入力され、ラッチ回路が更新されてＱ端子が「Ｈ」でＱＢ端子が「Ｌ」（＝アナログスイッチＳＷｎがＯＮでアナログスイッチｓｗｎがＯＦＦ）となり、ｔ０以降（出力信号Ｏｎ＋１が立ち下がってアナログスイッチ１２がＯＦＦした後も）次にラッチ回路ＬＣが更新されるまでこの状態が維持される。すなわち、自段の駆動端子ＵｎにはＧＣＫ２Ｂの反転信号（ＧＣＫ２）が出力され、自段の出力信号Ｏｎは、ｔ２で立ち上がって「Ｈ」となり、ｔ３で立ち下がって「Ｌ」となる。
【００６５】
ｔ４で前段の出力信号Ｏｎ−１が「Ｈ」になると、後段の出力信号Ｏｎ＋１は「Ｌ」であるため、フリップフロップＦｎのＡ端子が「Ｈ」、Ｃ端子が「Ｌ」となり、フリップフロップＦｎのアナログスイッチ１１がＯＮでアナログスイッチ１２がＯＦＦとなる。これにより、Ｘ端子からＵＤの「Ｌ」がラッチ回路ＬＣに入力され、ラッチ回路が更新されてＱ端子が「Ｌ」でＱＢ端子が「Ｈ」（＝アナログスイッチＳＷｎがＯＦＦでアナログスイッチｓｗｎがＯＮ）となり、ｔ４以降（出力信号Ｏｎ−１が立ち下がってアナログスイッチ１１がＯＦＦした後も）次にラッチ回路ＬＣが更新されるまでこの状態が維持される。すなわち、自段の駆動端子ＵｎにはＩＮＩＴＢ「Ｈ」の反転信号が出力され、自段の出力信号Ｏｎはｔ４以降「Ｌ」となる。なお、ＧＳＰ・ＧＳＰＢは、シフト期間の開始前にアクティブとなり、これによって、末段Ｃｍ（シフト開始段）のラッチ回路ＬＣが更新され、ＦｍのＱ端子が「Ｈ」でＱＢ端子が「Ｌ」（＝アナログスイッチＳＷｍがＯＮでアナログスイッチｓｗｍがＯＦＦ）となる。また、ＧＳＰ・ＧＳＰＢは、シフト期間の修了後にもアクティブとなり、これによって、初段Ｃ１（シフト終了段）のラッチ回路ＬＣが更新され、Ｆ１のＱ端子が「Ｌ」でＱＢ端子が「Ｈ」（＝アナログスイッチＳＷ１がＯＦＦでアナログスイッチｓｗ１がＯＮ）となる。
【００６６】
図１７のゲートドライバでは、図２のゲートドライバと比較して、各信号ライン（ＩＮＩＴＢライン、ＧＣＫ１Ｂライン、ＧＣＫ２Ｂライン、ＵＤライン、ＵＤＢライン）とシフトレジスタとの接続配線を削減することができる。また、各段のフリップフロップでは、アナログスイッチ１１または１２がＯＮでラッチ回路ＬＣにＵＤまたはＵＤＢの入力がなされているときには、アナログスイッチ１３または１４がＯＦＦとなってフィードバックがかからず、アナログスイッチ１１および１２がともにＯＦＦでラッチ回路ＬＣにＵＤおよびＵＤＢの入力がなされていないときには、アナログスイッチ１３および１４がＯＮとなってフィードバックがかかるようになっている。
【００６７】
図１８で示した初段の単位回路Ｃ１を図２１のように、図１９で示した末段の単位回路Ｃｍを図２２のように構成することもできる。すなわち、単位回路Ｃ１では、インバータｉＢ１とナンドＡ１とが追加され、ナンド回路Ａ１の一方の入力端子が、自段Ｃ１のインバータＩＢ１の入力端子に接続され、ナンド回路Ａ１の他方の入力端子が、ＧＳＰＢ（反転ゲートスタートパルス）ラインに接続され、ナンド回路Ａ１の出力端子がフリップフロップＦ１のＡ端子に接続された構成である。また、単位回路Ｃｍでは、インバータｉＢｍとナンドＡｍとが追加され、ナンド回路Ａｍの一方の入力端子が、自段ＣｍのインバータＩＢｍの入力端子に接続され、ナンド回路Ａｍの他方の入力端子が、ＧＳＰＢ（反転ゲートスタートパルス）ラインに接続され、ナンド回路Ａｍの出力端子がフリップフロップＦｍのＣ端子に接続された構成である。
【００６８】
図２１・２２の構成では、図１０で示したとおり、順方向シフト開始前にＧＳＰＢがアクティブ（「Ｌ」）になると、初段Ｃ１のナンドＡ１の出力が「Ｌ」から「Ｈ」となる。すなわち、フリップフロップＦ１のＡ端子が「Ｈ」、Ｃ端子が「Ｌ」となり、フリップフロップＦ１のアナログスイッチ１１がＯＮでアナログスイッチ１２がＯＦＦとなる。これにより、Ｘ端子からＵＤの「Ｈ」がラッチ回路ＬＣに入力され、ラッチ回路が更新されてＱ端子が「Ｈ」でＱＢ端子が「Ｌ」（アナログスイッチＳＷ１がＯＮでアナログスイッチｓｗ１がＯＦＦ）となり、以後（ＧＳＰＢが「Ｈ」に戻ってアナログスイッチ１１がＯＦＦした後も）次にラッチ回路ＬＣが更新されるまでこの状態が維持される。すなわち、出力信号Ｏ１は、ｔｐで立ち上がって「Ｈ」となり、ｔｑで立ち下がって「Ｌ」となる。
【００６９】
また、ｔｘで末段Ｃｍの前段であるＣｍ−１の出力信号Ｏｍ−１が「Ｈ」になると、フリップフロップＦｍのラッチ回路が更新されてＱ端子が「Ｈ」でＱＢ端子が「Ｌ」（＝アナログスイッチＳＷｍがＯＮでアナログスイッチｓｗｍがＯＦＦ）となるため、以後（出力信号Ｏｍ−１が「Ｌ」になった後も）この状態が維持され、末段Ｃｍの駆動端子ＵｍにはＧＣＫ２Ｂの反転信号（ＧＣＫ２）が出力される。ここで、ＧＣＫ２Ｂが「Ｈ」の期間はナンドＡｍの出力は「Ｌ」（２つの入力はともに「Ｈ」なので）であるため、ラッチ回路は更新されない。そして、ｔｙでＧＣＫ２Ｂが「Ｈ」から「Ｌ」になると、末段Ｃｍの出力信号Ｏｍは一旦「Ｈ」となるが、これに伴ってナンドＡｍの出力が「Ｈ」となると、フリップフロップＦｍのアナログスイッチ１１がＯＦＦでアナログスイッチ１２がＯＦＦとなる。これにより、Ｙ端子からＵＤＢの「Ｌ」がラッチ回路ＬＣに入力され、ラッチ回路が更新されてＱ端子が「Ｌ」でＱＢ端子が「Ｈ」（＝アナログスイッチＳＷｍがＯＦＦでアナログスイッチｓｗｍがＯＮ）となるため、ｔｙから所定時間経過後のｔｚで、末段Ｃｍの出力信号Ｏｍは「Ｌ」にリセットされる。逆方向シフトの場合も同様である。
【００７０】
図２１・２２の構成では、図１０に示すように、シフト終了段（順方向シフト時には末段、逆方向シフト時には初段）で自己リセットがかかるため、ＧＳＰ（シフト開始信号）・ＧＳＰＢ（反転シフト開始信号）は、シフト期間開始前にのみアクティブとすれば済む。
【００７１】
図２１で示した初段の単位回路Ｃ１を図２３のように、図２２で示した末段の単位回路Ｃｍを図２４のように変形することもできる。すなわち、図２３では、図２１の構成と比較して、インバータｉｂ１とナンドａ１とが追加され、フリップフロップＦ１のＱ・ＱＢ端子の接続先が変更されている。具体的には、ナンド回路ａ１の一方の入力端子が、自段Ｃ１のインバータＩＢ１の入力端子に接続され、ナンド回路ａ１の他方の入力端子がフリップフロップＦ１のＱＢ端子に接続され、ナンド回路ａ１の出力端子が、インバータｉｂ１の入力端子とアナログスイッチＳＷ１のＰ端子とアナログスイッチｓｗ１のＮ端子とに接続され、インバータｉｂ１の出力端子がアナログスイッチＳＷ１のＮ端子とアナログスイッチｓｗ１のＰ端子とに接続された構成である。なお、フリップフロップＦ１のＱ端子はクローズされている。同様に、図２４では、図２２の構成と比較して、インバータｉｂｍとナンドａｍとが追加され、フリップフロップＦｍのＱ・ＱＢ端子の接続先が変更されている。具体的には、ナンド回路ａｍの一方の入力端子が、自段ＣｍのインバータＩＢｍの入力端子に接続され、ナンド回路ａｍの他方の入力端子がフリップフロップＦ１のＱＢ端子に接続され、ナンド回路ａｍの出力端子が、インバータｉｂｍの入力端子とアナログスイッチＳＷｍのＰ端子とアナログスイッチｓｗｍのＮ端子とに接続され、インバータｉｂｍの出力端子がアナログスイッチＳＷｍのＮ端子とアナログスイッチｓｗｍのＰ端子とに接続された構成である。なお、フリップフロップＦｍのＱ端子はクローズされている。
【００７２】
図２３・２４の構成では、図１３に示すように、順方向シフト開始前にＧＳＰＢがアクティブ（「Ｌ」）になると、初段Ｃ１のナンドＡ１の出力が「Ｌ」から「Ｈ」となる。すなわち、フリップフロップＦ１のＡ端子が「Ｈ」、Ｃ端子が「Ｌ」となり、フリップフロップＦ１のアナログスイッチ１１がＯＮでアナログスイッチ１２がＯＦＦとなる。これにより、ラッチ回路が更新されてＱ端子が「Ｈ」でＱＢ端子が「Ｌ」となる（ナンドａ１の出力が「Ｈ」、インバータｉｂ１の出力が「Ｌ」、アナログスイッチＳＷ１がＯＮ、アナログスイッチｓｗ１がＯＦＦ）ため、以後（ＧＳＰＢが「Ｈ」に戻ってアナログスイッチ１１がＯＦＦした後も）次にラッチ回路ＬＣが更新されるまでこの状態が維持される。すなわち、出力信号Ｏ１は、ｔｐで立ち上がって「Ｈ」となり、ｔｑで戻って「Ｌ」となる。
【００７３】
また、ｔｘで末段Ｃｍの前段であるＣｍ−１の出力信号Ｏｍ−１が「Ｈ」になると、フリップフロップＦｍのラッチ回路が更新されてＱ端子が「Ｈ」でＱＢ端子が「Ｌ」（ナンドａｍの出力が「Ｈ」、インバータｉｂｍの出力が「Ｌ」、アナログスイッチＳＷｍがＯＮ、アナログスイッチｓｗｍがＯＦＦ）となるため、以後（出力信号Ｏｍ−１が「Ｌ」になった後も）この状態が維持され、末段Ｃｍの駆動端子ＵｍにはＧＣＫ２Ｂの反転信号（ＧＣＫ２）が出力される。ここで、ＧＣＫ２Ｂが「Ｈ」の期間はナンドＡｍの出力は「Ｌ」（２つの入力はともに「Ｈ」なので）であるため、ラッチ回路は更新されない。そして、ｔｙでＧＣＫ２Ｂが「Ｈ」から「Ｌ」になると、末段Ｃｍの出力信号Ｏｍは「Ｈ」となり、ナンドＡｍの出力は「Ｈ」で、フリップフロップＦ１のアナログスイッチ１２がＯＮとなるため、ラッチ回路が更新されてＱ端子が「Ｌ」でＱＢ端子が「Ｈ」（ナンドａｍの出力が「Ｈ」、インバータｉｂｍの出力が「Ｌ」、アナログスイッチＳＷｍがＯＮ、アナログスイッチｓｗｍがＯＦＦ）となる。そして、ｔｚで、ＧＣＫ２Ｂが「Ｌ」から「Ｈ」になると、ナンドａｍの出力が「Ｌ」となるため、アナログスイッチＳＷｍがＯＦＦ、アナログスイッチｓｗｍがＯＮ）となる。これにより、末段Ｃｍの出力信号Ｏｍは「Ｌ」にリセットされる。逆方向シフトの場合も同様である。
【００７４】
図２３・２４の構成では、図１３に示すように、シフト終了段（順方向シフト時には末段、逆方向シフト時には初段）で自己リセットをかけ、かつシフト終了段の出力信号のパルス幅を他段と揃えることが可能となる。
【００７５】
本シフトレジスタでは、各段のフリップフロップを図２５のように構成することもできる。図２５のフリップフロップＦｎは、アナログスイッチ１１〜１４と、インバータ２１・２２・３１・３２とを備え、Ａ端子が、アナログスイッチ１１のＮ端子およびアナログスイッチ１３のＰ端子に接続されるとともに、インバータ３１を介して、アナログスイッチ１１のＰ端子およびアナログスイッチ１３のＮ端子に接続され、Ｃ端子が、アナログスイッチ１２のＮ端子およびアナログスイッチ１４のＰ端子に接続されるとともに、インバータ３２を介して、アナログスイッチ１２のＰ端子およびアナログスイッチ１４のＮ端子に接続され、Ｘ端子がアナログスイッチ１１を介してインバータ２１の入力端子に接続され、Ｙ端子がアナログスイッチ１２を介してインバータ２２の入力端子に接続されている。インバータ２１の出力端子はアナログスイッチ１４を介してインバータ２２の入力端子に接続され、インバータ２２の出力端子が、アナログスイッチ１３を介してインバータ２１の入力端子に接続される。すなわち、ラッチ回路ＬＣは、アナログスイッチ１３・１４がＯＮのときに、インバータ２１の出力がインバータ２２を介してインバータ２１の入力にフィードバックされる構成である。こうすれば、アナログスイッチ１１または１２がＯＮでラッチ回路ＬＣにＵＤまたはＵＤＢの入力がなされているときには、アナログスイッチ１３または１４がＯＦＦとなってフィードバックがかからず、アナログスイッチ１１および１２がともにＯＦＦでラッチ回路ＬＣにＵＤおよびＵＤＢの入力がなされていないときには、アナログスイッチ１３および１４がＯＮとなってフィードバックがかかり、アナログスイッチ１１および１２がともにＯＮのときには、アナログスイッチ１３および１４がともにＯＦＦとなって、ラッチ回路ＬＣのインバータ２１に（Ｘ端子からの）ＵＤが入力されるとともに、インバータ２２に（Ｙ端子からの）ＵＤＢが入力され、かつフィードバックがかからないようにすることができる。なお、図２５のフリップフロップＦｎを備えたゲートドライバでは、シフト期間においてＵＤおよびＵＤＢを同信号（順方向シフトのときはともに「Ｈ」、逆方向シフトのときはともに「Ｌ」）とする。
【００７６】
各段（単位回路）に図２５のフリップフロップＦｎを備えたシフトレジスタは、アナログスイッチ１１および１２をともにＯＮ、すなわち、前段の出力信号Ｏｎ−１および後段の出力信号Ｏｎ＋１を同時にアクティブ「Ｈ」としても、自段のフリップフロップＦｎ内でのＸ・Ｙ端子間の短絡といった問題が生じないため、シフト開始前に全段の出力信号をアクティブ「Ｈ」にして全走査信号線を同時選択（いわゆる全ＯＮする）必要がある場合に好適である。
【００７７】
図２５のフリップフロップＦｎを備えたゲートドライバの順方向シフト時（初段→末段）の動作は、図１６に示したとおりである。
【００７８】
まず、シフト開始開始前のｔａに、ＩＮＩＴＢ信号をアクティブ「Ｌ」とするとともにＵＤを「Ｌ」とし（ＵＤＢは「Ｈ」のまま）、その後ｔｂでＩＮＩＴＢ信号を非アクティブ「Ｈ」とし（ＵＤは「Ｌ」のまま、ＵＤＢは「Ｈ」のまま）、さらにその後のｔｃ（シフト開始開始前）で、ＵＤを「Ｈ」（ＵＤＢは「Ｈ」のまま）にする（順方向シフトの場合）。こうすれば、全ＯＮ動作を確実に行うとともに、全段のフリップフロップのラッチ回路ＬＣにＵＤ「Ｌ」を入力することで、各フリップフロップのＱ端子を「Ｌ」とし、シフトレジスタの初期化を行うことができる。
【００７９】
また、ｔ０で前段の出力信号Ｏｎ−１が「Ｈ」になると、後段の出力信号Ｏｎ＋１は「Ｌ」であるため、フリップフロップＦｎのＡ端子が「Ｈ」、Ｃ端子が「Ｌ」となり、フリップフロップＦｎのアナログスイッチ１１がＯＮでアナログスイッチ１２がＯＦＦとなる。これにより、Ｘ端子からＵＤの「Ｈ」がインバータ２１（図２５参照）に入力され、ラッチ回路が更新されてＱ端子が「Ｈ」でＱＢ端子が「Ｌ」（＝アナログスイッチＳＷｎがＯＮでアナログスイッチｓｗｎがＯＦＦ）となり、ｔ０以降（出力信号Ｏｎ−１が立ち下がってアナログスイッチ１１がＯＦＦした後も）次にラッチ回路ＬＣが更新されるまでこの状態が維持される。すなわち、自段の駆動端子ＵｎにはＧＣＫ２Ｂの反転信号（ＧＣＫ２）が出力され、自段の出力信号Ｏｎは、ｔ２で立ち上がって「Ｈ」となり、ｔ３で立ち下がって「Ｌ」となる。
【００８０】
ｔ４で後段の出力信号Ｏｎ＋１が「Ｈ」になると、前段の出力信号Ｏｎ−１は「Ｌ」であるため、フリップフロップＦｎのＡ端子が「Ｌ」、Ｃ端子が「Ｈ」となり、フリップフロップＦｎのアナログスイッチ１１がＯＦＦでアナログスイッチ１２がＯＮとなる。これにより、Ｙ端子からＵＤＢの「Ｈ」がインバータ２２（図２５参照）に入力され、ラッチ回路が更新されてＱ端子が「Ｌ」でＱＢ端子が「Ｈ」（＝アナログスイッチＳＷｎがＯＦＦでアナログスイッチｓｗｎがＯＮ）となり、ｔ４以降（出力信号Ｏｎ＋１が立ち下がってアナログスイッチ１２がＯＦＦした後も）次にラッチ回路ＬＣが更新されるまでこの状態が維持される。すなわち、自段の駆動端子ＵｎにはＩＮＩＴＢ「Ｈ」の反転信号が出力され、自段の出力信号Ｏｎはｔ４以降「Ｌ」となる。
【００８１】
〔各実施の形態について〕
本シフトレジスタでは、図２０に示すフリップフロップＦｎのアナログスイッチ１１・１２それぞれをＮチャネルトランジスタ３１・３２とするとともに、アナログスイッチ１３・１４それぞれをＰチャネルトランジスタ３３・３４とし、図２６のような構成することもできる。また、図２５に示すフリップフロップＦｎのアナログスイッチ１１・１２それぞれをＮチャネルトランジスタ３１・３２とするとともに、アナログスイッチ１３・１４それぞれをＰチャネルトランジスタ３３・３４とし、図２８のような構成することもできる。
【００８２】
シフトレジスタの各段のフリップフロップを図２６の構成としたゲートドライバの動作を図２７に、シフトレジスタの各段のフリップフロップを図２８の構成としたゲートドライバの動作を図２９に示す。図２７・２９に示すように、図２６・２８の構成では、ｔ０〜ｔ１（フリップフロップの出力がアクティブ化したとき）の期間に、フリップフロップのＱ端子が、「Ｈ（Ｈｉｇｈ側の電源電圧）」ではなく、「Ｈｉｇｈ側の電源電圧−Ｎチャネルトランジスタ３１の閾値電圧」となる。なお、ｔ１でラッチ回路ＬＣにフィードバックがかかると、Ｑ端子は「Ｈ（Ｈｉｇｈ側の電源電圧）」となる。したがって、例えば、ＧＣＫ１Ｂ・ＧＣＫ２Ｂの振幅がＵＤ・ＵＤＢよりも十分に大きい場合等、フリップフロップのラッチ回路が更新されたときにその出力（Ｑ端子の電位）が閾値落ちしても問題ない場合には、図２６・２８の構成をとることが可能であり、フリップフロップの素子数をさらに削減することができる。
【００８３】
なお、各実施の形態で用いられるインバータは、例えば、図３０のような回路、すなわち、Ｐチャネルトランジスタの一方の導通端子とＮチャネルトランジスタの一方の導通端子と出力端子ＯＵＴとが接続され、Ｐチャネルトランジスタの他方の導通端子がＨｉｇｈ側電源に接続されるとともに、Ｎチャネルトランジスタの他方の導通端子がＬｏｗ側電源に接続され、Ｐチャネルトランジスタの制御端子とＮチャネルトランジスタの制御端子と入力端子ＩＮとが接続された回路にて実現することができる。
【００８４】
本シフトレジスタは、フリップフロップを含む単位回路を複数段備え、第１および第２シフト方向信号によってシフト方向が切り替えられるシフトレジスタであって、各単位回路は、フリップフロップの出力に基づいて同期信号を取り込むことで自段の出力信号を生成し、上記フリップフロップには、第１および第２スイッチと、入力された信号をラッチしてフリップフロップの出力とするラッチ回路とが設けられるとともに、上記第１シフト方向信号が第１スイッチを介して上記ラッチ回路に入力され、かつ上記第２シフト方向信号が第２スイッチを介して該ラッチ回路に入力され、初段および末段以外の各単位回路においては、第１スイッチの制御端子に前段の出力信号が入力されるとともに、第２スイッチの制御端子に後段の出力信号が入力される構成である。
【００８５】
本シフトレジスタでは、順方向シフト時には、前段のアクティブ化によって第１シフト方向信号がラッチ回路に入力されると、以後、後段のアクティブ化によって第２シフト方向信号がラッチ回路に入力されるまで、フリップフロップの出力がアクティブ化される。また、逆方向シフト時には、後段のアクティブ化によって第２シフト方向信号がラッチ回路に入力されると、以後、前段のアクティブ化によって第１シフト方向信号がラッチ回路に入力されるまで、フリップフロップの出力がアクティブ化される。
【００８６】
このように、本構成によれば、従来よりも少ない素子で、シフト方向の切り替えが可能なシフトレジスタを実現することができる。これにより、双方向シフトレジスタの小型化、低コスト化を実現することができる。
【００８７】
本シフトレジスタでは、上記ラッチ回路は第１および第２インバータを含み、上記フリップフロップの２つの出力端子間に第１インバータが接続され、上記第１シフト方向信号が第１スイッチを介して第１インバータに入力されるとともに、第２シフト方向信号が第２スイッチを介して第１インバータに入力され、第１インバータの出力端子が第２インバータの入力端子に接続され、第２インバータの出力端子が第１インバータの入力端子に接続されている構成とすることもできる。
【００８８】
本シフトレジスタでは、上記ラッチ回路は、第１および第２インバータと第１スイッチがＯＮのときにＯＦＦになる第３スイッチと第２スイッチがＯＮのときにＯＦＦになる第４スイッチとを含み、上記フリップフロップの２つの出力端子間に第１インバータが接続され、上記第１シフト方向信号が第１スイッチを介して第１インバータに入力されるとともに、第２シフト方向信号が第２スイッチを介して第１インバータに入力され、第１インバータの出力端子が第２インバータの入力端子に接続され、第２インバータの出力端子が第３および第４スイッチを介して第１インバータの入力端子に接続されている構成とすることもできる。
【００８９】
本シフトレジスタでは、上記ラッチ回路は、第１および第２インバータと第１スイッチがＯＮのときにＯＦＦになる第３スイッチと第２スイッチがＯＮのときにＯＦＦになる第４スイッチとを含み、上記フリップフロップの２つの出力端子間に第１インバータが接続され、上記第１シフト方向信号が第１スイッチを介して第１インバータに入力されるとともに、第２シフト方向信号が第２スイッチを介して第２インバータに入力され、第１インバータの出力端子が第４スイッチを介して第２インバータの入力端子に接続され、第２インバータの出力端子が第３スイッチを介して第１インバータの入力端子に接続されている構成とすることもできる。
【００９０】
本シフトレジスタでは、各単位回路は、フリップフロップの出力が非アクティブのときに初期化用信号を取り込み、フリップフロップの出力がアクティブのときにクロック信号（同期信号）を取り込む構成とすることもできる。
【００９１】
本シフトレジスタでは、初期化時には、フリップフロップの出力が非アクティブに固定されつつ、初段および末段以外の出力信号がアクティブとされる構成とすることもできる。
【００９２】
本シフトレジスタでは、初段の単位回路には走査開始信号と取り込んだ信号とが入力される論理回路が含まれるともに、該論理回路の出力が上記第１スイッチの制御端子に入力され、末段の単位回路にも上記走査開始信号と取り込んだ信号とが入力される論理回路が含まれるともに、該論理回路の出力が上記第２スイッチの制御端子に入力される構成とすることもできる。
【００９３】
本シフトレジスタでは、第１および第２スイッチはそれぞれ、Ｐチャネルトランジスタの一方の導通端子とＮチャネルトランジスタの一方の導通端子とが接続されるとともにＰチャネルトランジスタの他方の導通端子とＮチャネルトランジスタの他方の導通端子とが接続されたアナログスイッチであり、第１スイッチの一方の制御端子には前段の出力信号が入力されるとともに、他方の制御端子には前段の出力信号の反転信号が入力され、第２スイッチの一方の制御端子には後段の出力信号が入力されるとともに、他方の制御端子には後段の出力信号の反転信号が入力される構成とすることもできる。
【００９４】
本信号線駆動回路は、上記シフトレジスタを備える。また、本液晶表示装置は、上記信号線駆動回路を備える。
【００９５】
本発明は上記の実施の形態に限定されるものではなく、上記実施の形態を技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施の形態に含まれる。
【産業上の利用可能性】
【００９６】
本発明のシフトレジスタは、例えば、液晶表示装置に好適である。
【符号の説明】
【００９７】
１  液晶表示装置
１０  シフトレジスタ
１１  ソースドライバ
１２  ゲートドライバ（信号線駆動回路）
Ｃｎ  単位回路（ｎ段）
Ｆｎ  フリップフロップ
Ｏｎ  ｎ段の出力信号
Ｇｎ  走査信号線
ＳＷｎ  ｓｗｎ  アナログスイッチ
ＩＮＩＴＢ  反転初期化信号
ＵＤ  シフト方向信号
ＵＤＢ  反転シフト方向信号
ＧＣＫ１Ｂ  第１反転クロック信号（同期信号）
ＧＣＫ２Ｂ  第２反転クロック信号（同期信号）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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