(57)【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層の表面から掘り下がったトレンチと、
前記半導体層の表層部において、前記トレンチに対して所定方向の一方側に隣接して形成されるソース領域と、
前記半導体層の表層部において、前記トレンチに対して前記所定方向の前記一方側と反対側の他方側に隣接して形成されるドレイン領域と、
前記トレンチの底面および側面上に形成される第１絶縁膜と、
前記第１絶縁膜上に積層され、前記第１絶縁膜を挟んで前記トレンチの底面および側面と対向し、前記半導体層の前記表面よりも上方に突出する上端を有するフローティングゲートと、
前記フローティングゲート上に形成され、前記フローティングゲートの前記上端と同じ突出量で前記半導体層の前記表面よりも上方に突出する上端を有する第２絶縁膜と、
少なくとも一部が前記トレンチに埋設され、前記トレンチに埋設された部分が前記第２絶縁膜を挟んで前記フローティングゲートと対向するコントロールゲートとを含み、
前記第１絶縁膜は、前記ドレイン領域と接し、相対的に小さな膜厚を有する薄膜部と、前記薄膜部以外の残余の部分からなり、相対的に大きな膜厚を有する厚膜部とを有し、
前記厚膜部は、前記トレンチの開口側端部の側面上に形成され、前記薄膜部に連続する第１厚膜部と、前記薄膜部を挟んで前記第１厚膜部と反対側に形成され、前記薄膜部に連続する第２厚膜部とを含み、
前記第１厚膜部は、前記ドレイン領域と接している、半導体装置。
【請求項２】
前記コントロールゲートは、前記トレンチの深さ方向に見て、前記第２絶縁膜の内側に収まっている、請求項１に記載の半導体装置。
【請求項３】
前記コントロールゲートは、前記フローティングゲートの前記上端よりも上方に突出するように形成されている、請求項１または２に記載の半導体装置。
【請求項４】
前記フローティングゲート、前記第２絶縁膜、および前記コントロールゲートの各上面が面一をなしている、請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フローティングゲート型の不揮発性記憶素子を備える半導体装置に関する。
【背景技術】
【０００２】
不揮発性メモリの代表的なものとして、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）が知られている。
図１２は、従来のＥＥＰＲＯＭの模式的な平面図である。図１３は、図１２に示すＥＥＰＲＯＭを切断線XIII−XIIIで切断したときの模式的な断面図である。
ＥＥＰＲＯＭ１２１は、Ｘ方向およびこれと直交するＹ方向にマトリクス状に配列された複数のメモリセルを備えている。各メモリセルは、Ｐ型のシリコン基板１２２の表層部にＸ方向に間隔を空けて形成されたＮ型の第１拡散領域１２３、第２拡散領域１２４および第３拡散領域１２５を備えている。シリコン基板１２２上には、第１絶縁膜が積層されている。そして、各メモリセルは、第１絶縁膜上に形成されたフローティングゲート１２６およびセレクトゲート１２７を備えている。フローティングゲート１２６は、平面視において、第１拡散領域１２３と第２拡散領域１２４とに跨るように形成されている。フローティングゲート１２６上には、第２絶縁膜１２８を介して、コントロールゲート１２９が設けられている。コントロールゲート１２９は、フローティングゲート１２６の上面および側面を覆うように形成されている。また、第２拡散領域１２４とフローティングゲート１２６とが対向する位置には、第１絶縁膜が部分的に薄くされることにより、平面視略矩形状のトンネルウィンドウ（トンネル絶縁膜）１３０が形成されている。一方、セレクトゲート１２７は、平面視において、第２拡散領域１２４と第３拡散領域１２５とに跨るように形成されている。
【０００３】
これにより、各メモリセルは、第１拡散領域１２３、第２拡散領域１２４、第１絶縁膜、フローティングゲート１２６、第２絶縁膜１２８およびコントロールゲート１２９からなるメモリトランジスタを有している。また、各メモリセルは、第２拡散領域１２４、第３拡散領域１２５、第１絶縁膜およびセレクトゲート１２７からなるセレクトトランジスタを有している。
【０００４】
コントロールゲート１２９の上方には、層間絶縁膜を介して、Ｘ方向に延びるビットライン１３１が設けられている。ビットライン１３１は、コンタクトプラグ１３２を介して、その下方でＸ方向に配列される各メモリセルの第３拡散領域１２５（セレクトトランジスタのドレイン領域）に接続されている。Ｙ方向に配列される各メモリセルのコントロールゲート１２９は、一体化されて、Ｙ方向に延びる１本のワードラインを構成している。また、Ｙ方向に配列される各メモリセルのセレクトゲート１２７は、一体化されて、Ｙ方向に延びる１本のセレクトラインを構成している。また、Ｙ方向に配列される各メモリセルの第１拡散領域１２３（メモリトランジスタのソース領域）は、一体化されて、Ｙ方向に延びる１本のソースラインを構成している。
【０００５】
なお、図１２および１３では、第１絶縁膜および層間絶縁膜の図示が省略されている。
【特許文献１】特開２０００−１６４８３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図１２に示すように、Ｘ方向に互いに隣り合う２つのメモリセルは、それらの間をＹ方向に延びる直線に関して対称な構造を有している。そして、第１拡散領域１２３は、第１拡散領域１２３に対してＸ方向の両側に設けられる各メモリセルにより、メモリトランジスタのソース領域として共有されている。これにより、セルサイズ（メモリセルの面積）の縮小が図られている。
【０００７】
しかしながら、ＥＥＰＲＯＭなどの不揮発性メモリには、さらなる大容量化および小型化が求められており、この要求に応えるため、セルサイズのさらなる縮小が必要とされている。
そこで、本発明の目的は、セルサイズのさらなる縮小を図ることができる、半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
前記の目的を達成するための請求項１記載の発明は、半導体層と、前記半導体層の表面から掘り下がったトレンチと、前記半導体層の表層部において、前記トレンチに対して所定方向の一方側に隣接して形成されるソース領域と、前記半導体層の表層部において、前記トレンチに対して前記所定方向の前記一方側と反対側の他方側に隣接して形成されるドレイン領域と、前記トレンチの底面および側面上に形成される第１絶縁膜と、前記第１絶縁膜上に積層され、前記第１絶縁膜を挟んで前記トレンチの底面および側面と対向し、前記半導体層の前記表面よりも上方に突出する上端を有するフローティングゲートと、前記フローティングゲート上に形成され、前記フローティングゲートの前記上端と同じ突出量で前記半導体層の前記表面よりも上方に突出する上端を有する第２絶縁膜と、少なくとも一部が前記トレンチに埋設され、前記トレンチに埋設された部分が前記第２絶縁膜を挟んで前記フローティングゲートと対向するコントロールゲートとを含み、前記第１絶縁膜は、前記ドレイン領域と接し、相対的に小さな膜厚を有する薄膜部と、前記薄膜部以外の残余の部分からなり、相対的に大きな膜厚を有する厚膜部とを有し、前記厚膜部は、前記トレンチの開口側端部の側面上に形成され、前記薄膜部に連続する第１厚膜部と、前記薄膜部を挟んで前記第１厚膜部と反対側に形成され、前記薄膜部に連続する第２厚膜部とを含み、前記第１厚膜部は、前記ドレイン領域と接している、半導体装置である。
【０００９】
この半導体装置では、半導体層に、トレンチがその表面から掘り下がって形成されている。また、半導体層の表層部には、ソース領域およびドレイン領域が形成されている。ソース領域は、トレンチに対して所定方向の一方側に形成され、トレンチに隣接している。ドレイン領域は、所定方向においてトレンチに対してソース領域と反対側に形成され、トレンチに隣接している。トレンチの底面および側面上には、第１絶縁膜が形成されている。第１絶縁膜上には、フローティングゲートが設けられている。フローティングゲートは、第１絶縁膜を挟んで、トレンチの底面および側面と対向している。フローティングゲート上には、第２絶縁膜が形成されている。第２絶縁膜上には、コントロールゲートが設けられている。コントロールゲートの少なくとも一部は、トレンチに埋設されている。そして、コントロールゲートのトレンチに埋設された部分は、第２絶縁膜を挟んで、フローティングゲートと対向している。
【００１０】
ソース領域、ドレイン領域、第１絶縁膜、フローティングゲート、第２絶縁膜およびコントロールゲートは、不揮発性記憶素子（フローティングゲート型のメモリトランジスタ）を構成する。第１絶縁膜は、ドレイン領域に、トレンチの側面で接している。そして、フローティングゲートは、第１絶縁膜におけるドレイン領域と接する部分を挟んで、ドレイン領域と対向している。したがって、フローティングゲートに蓄積される電荷は、第１絶縁膜におけるドレイン領域と接する部分をＦＮ（Fowler-Nordheim）トンネルする。すなわち、この半導体装置が備える不揮発性記憶素子では、トンネルウィンドウ（トンネル絶縁膜）がトレンチの側面上に配置されている。そのため、トンネルウィンドウのための平面的なスペースを必要としない。よって、トンネルウィンドウがドレイン領域の表面に対向する構造（図１３参照）と比較して、少なくとも、そのスペース分のセルサイズの縮小を図ることができる。
【００１１】
トンネルウィンドウがドレイン領域の表面に対向する構造では、フローティングゲートの下方にドレイン領域が配置される。そのため、ドレイン領域は、フローティングゲートの形成前に形成される。具体的には、フローティングゲートの形成前に、半導体層上にドレイン領域となる部分を選択的に露出させるレジストパターンが形成され、そのレジストパターンをマスクとして、半導体層の表層部に不純物がドープされることにより、ドレイン領域が形成される。また、トンネルウィンドウがドレイン領域の表面に対向する構造では、半導体層上の絶縁膜が部分的に薄くされることにより、トンネルウィンドウが形成される。絶縁膜を部分的に薄くするために、その薄くすべき部分を選択的に露出させるレジストパターンが絶縁膜上に形成され、レジストパターンをマスクとして、絶縁膜がエッチングされる。
【００１２】
これに対し、本発明に係る構造では、フローティングゲートの側方にソース領域およびドレイン領域が配置されるので、フローティングゲートの形成後に、半導体層におけるアクティブ領域（素子分離領域から露出する領域）の全域に不純物をドープすることにより、ソース領域およびドレイン領域を形成することができる。そのため、ソース領域およびドレイン領域の形成のためのレジストパターンが不要である。また、第１絶縁膜におけるドレイン領域と接する部分がトンネルウィンドウとなるので、第１絶縁膜におけるトンネルウィンドウとなる部分を選択的にエッチングする必要がなく、そのためのレジストパターンが不要である。よって、半導体装置の製造に必要なレチクルの数の削減を図ることができる。その結果、製造工程数および製造コストの低減を図ることができる。
【００１３】
また、第１絶縁膜は、ドレイン領域と接し、相対的に小さな膜厚を有する薄膜部と、薄膜部以外の残余の部分からなり、相対的に大きな膜厚を有する厚膜部とを有している。薄膜部が形成されていることにより、電荷のＦＮトンネルを良好に生じさせることができる。一方、厚膜部が形成されていることにより、フローティングゲートと半導体層との間のキャパシタ容量を下げることができるので、カップリング比（フローティングゲートとコントロールゲートとの間のキャパシタ容量およびフローティングゲートと半導体層との間のキャパシタ容量の和に対する、フローティングゲートとコントロールゲートとの間のキャパシタ容量の比）を向上させることができる。
【００１４】
さらに、第１絶縁膜の厚膜部は、トレンチの開口側端部の側面上に形成され、薄膜部に連続する第１厚膜部と、薄膜部を挟んで第１厚膜部と反対側に形成され、薄膜部に連続する第２厚膜部とを含む。第１厚膜部がトレンチの開口側端部の側面上に形成されているので、ドレイン領域には、薄膜部および第１厚膜部が接する。これにより、ＦＮトンネルを生じさせる薄膜部のサイズが縮小されるので、フローティングゲートからの所望しない電荷抜けの発生を抑制することができる。また、厚膜部のサイズが拡大されるので、カップリング比をさらに向上させることができる。
また、第１厚膜部は、ドレイン領域と接している。これにより、ＦＮトンネルを生じさせる薄膜部のサイズが縮小されるので、フローティングゲートからの所望しない電荷抜けの発生を抑制することができる。
【００１５】
請求項２に記載のように、前記コントロールゲートは、前記トレンチの深さ方向に見て、前記第２絶縁膜の内側に収まる形状に形成されていてもよい。
請求項３に記載の発明は、前記コントロールゲートは、前記フローティングゲートの前記上端よりも上方に突出するように形成されている、請求項１または２に記載の半導体装置である。
請求項４に記載の発明は、前記フローティングゲート、前記第２絶縁膜、および前記コントロールゲートの各上面が面一をなしている、請求項１または２に記載の半導体装置である。
【発明を実施するための最良の形態】
【００１６】
以下では、参考例に係る形態、および本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、第１参考例に係る半導体装置の模式的な平面図である。図２は、図１に示す半導体装置を切断線II−IIで切断したときの模式的な断面図である。
半導体装置１は、Ｘ方向およびこれと直交するＹ方向にマトリクス状に配列された複数のメモリセルで構成されるＥＥＰＲＯＭである。
【００１７】
半導体装置１は、その基体として、シリコンからなるＰ型の半導体層２を備えている。
半導体層２の表層部には、複数の第１拡散領域３がＸ方向に等間隔を空けて形成されている。各第１拡散領域３は、Ｎ型不純物が拡散したＮ型拡散領域であり、それぞれＹ方向にライン状に延びている。
各第１拡散領域３のＸ方向の両側には、複数のメモリセル領域がＹ方向に並べて設定されている。各メモリセル領域は、半導体層２の表層部に形成されるフィールド酸化膜４により、第１拡散領域３に向けて開放される平面視コ字状（第１拡散領域３側に開放端が配置される平面視コ字状）に取り囲まれ、そのＸ方向に隣接するメモリセル領域と電気的に分離されている。
【００１８】
各メモリセル領域において、半導体層２には、平面視略四角形状のトレンチ５がその表面から掘り下がって形成されている。トレンチ５のＸ方向の一方側面は、第１拡散領域３に接している。
また、各メモリセル領域において、半導体層２の表層部には、Ｎ型の第２拡散領域６および第３拡散領域７が形成されている。第２拡散領域６は、トレンチ５に対して第１拡散領域３と反対側に形成され、トレンチ５のＸ方向の他方側面に接している。第３拡散領域７は、第２拡散領域６に対してトレンチ５と反対側に、第２拡散領域６と間隔を空けて形成されている。
【００１９】
トレンチ５の底面および側面上には、酸化シリコンからなる第１絶縁膜８が形成されている。第１絶縁膜８は、第１拡散領域３および第２拡散領域６と接する部分の膜厚が相対的に小さく、残余の部分（半導体層２のＰ型領域に接する部分）の膜厚が相対的に大きく形成されている。すなわち、第１絶縁膜８は、第１拡散領域３および第２拡散領域６と接し、相対的に小さな膜厚を有する薄膜部９と、薄膜部９以外の残余の部分からなり、相対的に大きな膜厚を有する厚膜部１０とを一体的に備えている。
【００２０】
第１絶縁膜８上には、ドープトポリシリコン（たとえば、Ｎ型不純物が高濃度にドーピングされたポリシリコン）からなるフローティングゲート１１が形成されている。フローティングゲート１１は、第１絶縁膜８を挟んで、トレンチ５の底面および側面と対向している。また、フローティングゲート１１上には、フローティングゲート１１の内面全域を覆うように、たとえば、窒化シリコン膜を１対の酸化シリコン膜で挟み込んだＯＮＯ（酸化膜−窒化膜−酸化膜）構造を有する第２絶縁膜１２が形成されている。そして、第２絶縁膜１２上には、第２絶縁膜１２の内側を埋め尽くすように、ドープトポリシリコンからなるコントロールゲート１３が設けられている。
【００２１】
フローティングゲート１１、第２絶縁膜１２およびコントロールゲート１３は、それらの上端部がトレンチ５から上方に突出している。フローティングゲート１１および第２絶縁膜１２は、トレンチ５の上端（半導体層２の表面）に対する突出量がほぼ同じであり、コントロールゲート１３は、その突出量よりも大きな突出量でトレンチ５から突出している。トレンチ５の外において、第２絶縁膜１２の端面（上面）とコントロールゲート１３の表面（上面）との間には、それらの突出量の差に起因する段差が生じている。
【００２２】
半導体層２上には、酸化シリコンからなる第３絶縁膜１４が積層されている。この第３絶縁膜１４により、半導体層２のアクティブ領域（フィールド酸化膜４が形成されていない領域）の表面が覆われるとともに、フローティングゲート１１、第２絶縁膜１２およびコントロールゲート１３のトレンチ５から突出した部分が覆われている。
第３絶縁膜１４上には、第２拡散領域６と第３拡散領域７との間に対向する位置に、ドープトポリシリコンからなるセレクトゲート１５が形成されている。セレクトゲート１５は、平面視において、第２拡散領域６および第３拡散領域７とＸ方向にオーバラップしている。言い換えれば、セレクトゲート１５は、そのＸ方向の両端部がそれぞれ第２拡散領域６および第３拡散領域７と対向している。セレクトゲート１５の周囲には、窒化シリコンまたは酸化シリコンからなるサイドウォール１６が形成されている。
【００２３】
なお、図１では、半導体装置１の構造の理解を助けるために、第３絶縁膜１４およびサイドウォール１６の図示が省略されている。
第１拡散領域３ならびに各メモリセル領域に設けられる第２拡散領域６、第１絶縁膜８、フローティングゲート１１、第２絶縁膜１２およびコントロールゲート１３は、各メモリセルのメモリトランジスタ１７を構成する。第１拡散領域３および第２拡散領域６は、それぞれメモリトランジスタ１７のソース領域およびドレイン領域として機能する。また、各メモリセル領域に設けられる第２拡散領域６、第３拡散領域７、第３絶縁膜１４およびセレクトゲート１５は、各メモリセルのセレクトトランジスタ１８を構成する。第２拡散領域６および第３拡散領域７は、それぞれセレクトトランジスタ１８のソース領域およびドレイン領域として機能する。すなわち、各メモリセルは、１つのメモリトランジスタ１７と、１つのセレクトトランジスタ１８とを備えている。
【００２４】
そして、第１拡散領域３およびそのＸ方向の両側のメモリセル領域に形成される２つのメモリセルは、それらの間に第１拡散領域３に沿って設定される直線（Ｙ方向に延びる直線）に関して対称な構造を有し、第１拡散領域３をメモリトランジスタ１７のソース領域として共有している。
第３絶縁膜１４、セレクトゲート１５およびサイドウォール１６上には、酸化シリコンからなる層間絶縁膜（図示せず）が積層されている。この層間絶縁膜上には、ワードライン１９が設けられている。ワードライン１９は、Ｙ方向に配列される各メモリセルのコントロールゲート１３と対向するようにＹ方向に延び、コンタクトプラグ２０を介して、その対向するすべてのコントロールゲート１３と電気的に接続されている。より具体的には、第３絶縁膜１４および層間絶縁膜に、各コントロールゲート１３に臨むコンタクトホール（図示せず）が貫通して形成されている。各コンタクトホールには、タングステンからなるコンタクトプラグ２０が埋設されている。そして、層間絶縁膜上には、Ｙ方向に列をなす各コンタクトプラグ２０の頂面を連結するように、アルミニウムからなるワードライン１９が設けられている。これにより、Ｙ方向に配列される各メモリセルのコントロールゲート１３には、コンタクトプラグ２０を介して、１本のワードライン１９が共通に接続されている。
【００２５】
層間絶縁膜上にはさらに、フィールド酸化膜４を挟んでＸ方向に隣接する２つのメモリセル間に平面視で跨るように、第１層ビットライン２１がワードライン１９と分離して設けられている。第１層ビットライン２１は、その両端部がコンタクトプラグ２２を介して２つのメモリセルの第３拡散領域７（セレクトトランジスタのドレイン領域）に接続されている。より具体的には、第３絶縁膜１４および層間絶縁膜に、各第３拡散領域７に臨むコンタクトホール（図示せず）が貫通して形成されている。各コンタクトホールには、タングステンからなるコンタクトプラグ２２が埋設されている。そして、層間絶縁膜上には、その両端部がフィールド酸化膜４を挟んでＸ方向に隣接する２つの第３拡散領域７と対向するように、アルミニウムからなる第１層ビットライン２１が設けられている。これにより、フィールド酸化膜４を挟んでＸ方向に隣接する２つのメモリセルの各第３拡散領域７には、コンタクトプラグ２２を介して、１本の第１層ビットライン２１が共通に接続されている。
【００２６】
ワードライン１９および第１層ビットライン２１は、酸化シリコンからなる第２の層間絶縁膜により覆われている。第２の層間絶縁膜上には、アルミニウムからなる第２層ビットライン２３が設けられている。第２層ビットライン２３は、Ｙ方向に延び、Ｙ方向の同一直線上に配置される第１層ビットライン２１と対向している。そして、第２層ビットライン２３は、タングステンからなるビア２４を介して、その対向するすべての第１層ビットライン２３と電気的に接続されている。これにより、Ｙ方向に配列される各メモリセルの第３拡散領域７には、コンタクトプラグ２２、第１層ビットライン２１およびコンタクトプラグ２２を介して、１本の第２層ビットライン２３が共通に接続されている。
【００２７】
また、Ｙ方向に配列される各メモリセルのセレクトゲート１５は、一体化されて、Ｙ方向に延びる１本のセレクトラインを構成している。
メモリトランジスタ１７（メモリセル）に対するデータの書き込み時には、第１拡散領域３（メモリトランジスタ１７のソース領域）および第３拡散領域７（第２層ビットライン２３）がそれぞれ接地電位（０Ｖ）とされる。また、コントロールゲート１３（ワードライン１９）およびセレクトゲート１５に、所定の電圧Ｖpp（たとえば、１０〜１２Ｖ）が印加される。これにより、セレクトトランジスタ１８がオンになり、第２拡散領域６（メモリトランジスタ１７のドレイン領域）とコントロールゲート１３との間に高電界が形成される。この高電界が形成されると、第２拡散領域６からフローティングゲート１１に、電子が第１絶縁膜８をＦＮトンネルして注入され、データの書き込みが達成される。
【００２８】
一方、データの消去時には、第１拡散領域３（メモリトランジスタ１７のソース領域）がオープン状態とされ、コントロールゲート１３が接地電位とされる。また、セレクトゲート１５および第３拡散領域７（セレクトトランジスタ１８のドレイン領域）に、所定の消去電圧（たとえば、電圧Ｖpp）が印加される。これにより、セレクトトランジスタ１８がオンになり、第２拡散領域６（メモリトランジスタ１７のドレイン領域）に高電圧が印加され、第２拡散領域６とフローティングゲート１１との間に高電界が形成される。この高電界が形成されると、フローティングゲート１１から第２拡散領域６に電子が引き抜かれ、データの消去が達成される。
【００２９】
フローティングゲート１１に電子が蓄積されている状態と蓄積されていない状態とでは、メモリトランジスタ１７のソース領域とドレイン領域との間を導通させる閾値電圧（ソース領域とドレイン領域との間を導通させるためにコントロールゲート１３に印加されるべき電圧）が異なる。すなわち、閾値電圧は、フローティングゲート１１に電子が蓄積されている状態では、相対的に高い電圧Ｖth(1)をとり、フローティングゲート１１に電子が蓄積されていない状態では、相対的に低い電圧Ｖth(0)をとる。
【００３０】
メモリトランジスタ１７からのデータの読み出し時には、セレクトゲート１５および第３拡散領域７（セレクトトランジスタ１８のドレイン領域）にそれぞれ所定のゲート電圧およびドレイン電圧が印加されて、セレクトトランジスタ１８がオンにされる。そして、第１拡散領域３（メモリトランジスタ１７のソース領域）が接地電位とされ、コントロールゲート１３に電圧Ｖth(1)と電圧Ｖth(0)との中間値のセンス電圧Ｖsenseが印加される。センス電圧Ｖsenseの印加により、メモリトランジスタ１７のソース領域とドレイン領域との間に電流が流れれば、論理信号「１」を得ることができる。一方、センス電圧Ｖsenseの印加により、メモリトランジスタ１７のソース領域とドレイン領域との間に電流が流れなければ、論理信号「０」を得ることができる。
【００３１】
以上のように、第１絶縁膜８は、メモリトランジスタ１７のドレイン領域である第２拡散領域６に対し、トレンチ５の側面で接している。そして、フローティングゲート１１は、第１絶縁膜８における第２拡散領域６と接する部分を挟んで、第２拡散領域６と対向している。したがって、フローティングゲート１１に蓄積される電子は、第１絶縁膜８における第２拡散領域６と接する部分をＦＮトンネルする。すなわち、メモリトランジスタ１７では、トンネルウィンドウ（トンネル絶縁膜）がトレンチ５の側面上に配置されている。そのため、トンネルウィンドウのための平面的なスペースを必要としない。よって、図１２および１３に示す構造、つまりトンネルウィンドウ１３０がメモリトランジスタのドレイン領域である第２拡散領域１２４の表面に対向する構造と比較して、少なくとも、そのスペース分のセルサイズの縮小を図ることができる。
【００３２】
図１２に示す左側のメモリセルにおいて、コントロールゲート１２９の左側の端縁とフローティングゲート１２６の左側の端縁との間隔およびフローティングゲート１２６の右側の端縁とコントロールゲート１２９の右側の端縁との間隔をそれぞれＡとする。また、フローティングゲート１２６の左側の端縁とトンネルウィンドウ１３０の左側の端縁と間隔をＢとする。トンネルウィンドウ１３０の右側の端縁と第２拡散領域１２４の右側の端縁との間隔をＣとする。第２拡散領域１２４の右側の端縁と第１拡散領域１２３の左側の端縁との間隔をＤとする。第１拡散領域１２３の左側の端縁とフローティングゲート１２６の右側の端縁との間隔をＥとする。トンネルウィンドウ１３０のＸ方向のサイズをデザインルールＦとする。この場合、コントロールゲート１２９（ワードライン）のＸ方向の幅Ｗは、Ｗ＝２Ａ＋Ｂ＋Ｃ＋Ｄ＋Ｅ＋Ｆとなる。たとえば、Ａ＝０．３７５μｍ、Ｂ＝０．３７５μｍ、Ｃ＝０．３７５μｍ、Ｄ＝０．７５μｍ、Ｅ＝０．３μｍ、Ｆ＝０．６μｍであれば、Ｗ’＝３．１５μｍとなる。
【００３３】
これに対し、図１に示す左側のメモリセルにおいて、ワードライン１９の左側の端縁とコンタクトプラグ２０の左側の端縁との間隔およびコンタクトプラグ２０の右側の端縁とワードライン１９の右側の端縁との間隔をそれぞれＧとする。また、コンタクトプラグ２０のＸ方向のサイズをデザインルールＦとする。この場合、ワードライン１９のＸ方向の幅Ｗは、Ｗ＝２Ｇ＋Ｆとなる。たとえば、Ｇ＝０．４μｍ、Ｆ＝０．６μｍであれば、Ｗ＝１．４μｍとなる。このように、図１に示す構造では、図１２に示す構造と比較して、ワードライン１９の幅Ｗを縮小することができ、これにより、メモリセルのＸ方向のサイズを縮小することができる。
【００３４】
第１絶縁膜８は、第１拡散領域３および第２拡散領域６と接し、相対的に小さな膜厚を有する薄膜部９と、薄膜部９以外の残余の部分からなり、相対的に大きな膜厚を有する厚膜部１０とを一体的に有している。薄膜部９が形成されていることにより、電子のＦＮトンネルを良好に生じさせることができる。一方、厚膜部１０が形成されていることにより、フローティングゲート１１と半導体層２との間のキャパシタ容量を下げることができるので、カップリング比Ｒ（フローティングゲート１１とコントロールゲート１３との間のキャパシタ容量およびフローティングゲート１１と半導体層２との間のキャパシタ容量の和に対する、フローティングゲート１１とコントロールゲート１３との間のキャパシタ容量の比）を向上させることができる。
【００３５】
図２に示す構造において、たとえば、トレンチ５の深さ（半導体層２の表面からトレンチ５の底面までの距離）が２．０μｍであり、トレンチ５のＸ方向の幅が１．４μｍであり、第１拡散領域３および第２拡散領域６の深さが０．２μｍであり、薄膜部９の膜厚が０．０１２μｍであり、厚膜部１０の膜厚が０．１μｍであり、フローティングゲート１１の膜厚が０．１μｍであり、第２絶縁膜１２の膜厚が０．０２μｍであれば、カップリング比Ｒは、
Ｒ＝｛（１．８＋１．８＋１．０）／０．０２｝／［｛（０．２＋０．２）／０．０１２｝＋｛（１．７＋１．７＋１．２）／０．１｝＋｛（１．８＋１．８＋１．０）／０．０２｝］≒０．７４
である。したがって、実用レベルの低い電圧Ｖppで、メモリトランジスタ１７（メモリセル）に対するデータの書き込みおよび消去を達成することができる。
【００３６】
図３Ａ〜３Ｏは、メモリセルの製造方法を工程順に示す模式的な断面図である。
半導体装置１のメモリセルの製造工程では、まず、図３Ａに示すように、熱酸化処理により、Ｐ型のシリコン基板３１の表面に、酸化シリコンからなる犠牲酸化膜が形成される。つづいて、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法により、犠牲酸化膜上に窒化シリコン膜が形成される。そして、犠牲酸化膜および窒化シリコン膜がパターニングされることによって、トレンチ５を形成すべき部分と対向する部分に開口を有するハードマスク３２が形成される。
【００３７】
その後、図３Ｂに示すように、ハードマスク３２を介して、シリコン基板３１がエッチングされる。これにより、シリコン基板３１にトレンチ３３が形成される。
次に、シリコン基板３１上にハードマスク３２を残したまま、熱酸化処理が行われることにより、トレンチ３３の内面に、酸化シリコンからなる厚膜部１０が形成される。厚膜部１０の形成後、図３Ｃに示すように、リン酸およびフッ化水素酸を用いて、ハードマスク３２が除去される。フッ化水素酸が用いられるとき（犠牲酸化膜が除去されるとき）に、厚膜部１０に多少の膜減りを生じる。
【００３８】
その後、図３Ｄに示すように、エピタキシャル成長法により、シリコンからなるＰ型のエピタキシャル層３４が形成される。エピタキシャル層３４は、厚膜部１０上には形成されず、シリコン基板３１の表面上のみに選択的に形成される。
次いで、図３Ｅに示すように、熱酸化処理により、エピタキシャル層３４の表面に酸化膜３５が形成される。なお、エピタキシャル層３４およびその下層のシリコン基板３１は、Ｐ型の半導体層２を構成する。また、トレンチ３３は、トレンチ５の一部をなす。
【００３９】
その後、図３Ｆに示すように、ＬＰＣＶＤ法により、厚膜部１０および酸化膜３５上に、ドープトポリシリコン膜３６が形成される。
ドープトポリシリコン膜３６は、図３Ｇに示すように、ＣＭＰ（Chemical Mechanical Polishing）法により、酸化膜３５が露出するまで除去される。その結果、トレンチ５上にドープトポリシリコン膜３６が残留し、その残留したドープトポリシリコン膜３６がフローティングゲート１１となる。
【００４０】
次に、図３Ｈに示すように、酸化法およびＣＶＤ法により、フローティングゲート１１および酸化膜３５上に、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜が順に積層される。これにより、フローティングゲート１１および酸化膜３５上に、ＯＮＯ膜３７が形成される。
次いで、図３Ｉに示すように、ＬＰＣＶＤ法により、ＯＮＯ膜３７上に、ドープトポリシリコン３８が堆積される。ドープトポリシリコン３８の堆積は、ドープトポリシリコン３８がトレンチ５外でＯＮＯ膜３７上に適当な厚さを有するまで続けられる。
【００４１】
ドープトポリシリコン３８は、図３Ｊに示すように、ＣＭＰ法またはエッチバックにより、平坦化されつつ、ＯＮＯ膜３７が露出するまで除去される。その結果、トレンチ５上にドープトポリシリコン３８が残留し、その残留したドープトポリシリコン３８がコントロールゲート１３となる。
その後、図３Ｋに示すように、フッ化水素酸などを用いて、トレンチ５外の半導体層２上から酸化膜３５およびＯＮＯ膜３７が除去され、トレンチ５上にのみ、酸化膜３５およびＯＮＯ膜３７が残される。トレンチ５上に残された酸化膜３５は、薄膜部９となる。また、トレンチ５上に残されたＯＮＯ膜３７は、第２絶縁膜１２となる。
【００４２】
次に、図３Ｌに示すように、熱酸化処理により、半導体層２、薄膜部９、フローティングゲート１１、第２絶縁膜１２およびコントロールゲート１３上に、これらを一括して覆うように、第３絶縁膜１４が形成される。さらに、ＬＰＣＶＤ法により、第３絶縁膜１４上に、ドープトポリシリコン膜３９が形成される。
その後、図３Ｍに示すように、フォトリソグラフィおよびエッチングにより、ドープトポリシリコン膜３９が選択的に除去（パターニング）される。これにより、セレクトゲート１５が形成される。
【００４３】
セレクトゲート１５の形成後、ＬＰＣＶＤ法により、第３絶縁膜１４上に、窒化シリコン膜が形成される。窒化シリコン膜は、セレクトゲート１５を埋没させる厚みに形成される。そして、エッチバックにより、図３Ｎに示すように、窒化シリコン膜がセレクトゲート１５の周囲にのみ残され、サイドウォール１６が形成される。
その後、イオン注入法により、半導体層２のアクティブ領域の全域に、その表面からＮ型不純物（たとえば、ヒ素イオン）が注入される。そして、Ｎ型不純物を拡散させるための熱処理が行われることにより、図３Ｏに示すように、半導体層２の表層部に、第１拡散領域３、第２拡散領域６および第３拡散領域７が形成される。これにより、半導体装置１のメモリセルが得られる。
【００４４】
第１絶縁膜８の薄膜部９がトンネルウィンドウとなるので、第１絶縁膜８におけるトンネルウィンドウとなる部分を選択的にエッチングする必要がなく、そのためのレジストパターンが不要である。よって、半導体装置１では、図１２および１３に示す構造の半導体装置（ＥＥＰＲＯＭ１２１）と比較して、その製造に必要なレチクルの数の削減を図ることができる。その結果、製造工程数および製造コストの低減を図ることができる。
【００４５】
図４は、第２参考例に係る半導体装置の模式的な断面図である。図４において、図２に示す各部に相当する部分には、それらの各部と同一の参照符号を付して示している。また、以下では、図４に示す構造に関して、図２に示す構造との相違点を中心に説明し、図２に示す各部に相当する部分についての説明を省略する。
図４に示す半導体装置４１において、第３絶縁膜１４は、半導体層２のアクティブ領域の表面のみを覆っている。
【００４６】
そして、フローティングゲート１１上には、ＯＮＯ構造を有する第２絶縁膜４２が形成されている。第２絶縁膜４２の上端部は、フローティングゲート１１上に回り込み、第３絶縁膜１４上に配置されている。
また、第２絶縁膜４２上には、ドープトポリシリコンからなるコントロールゲート４３が設けられている。コントロールゲート４３は、断面略Ｔ字状をなし、トレンチ５上に第２絶縁膜４２により形成される凹部を埋め尽くし、第２絶縁膜４２の上端部上に所定の厚さを有している。すなわち、コントロールゲート４３は、トレンチ５上に配置され、その上端部がトレンチ５の上方に突出する本体部４４と、本体部４４の上端部から側方に張り出す張出部４５とを一体的に有している。
【００４７】
張出部４５は、フローティングゲート１１に対してトレンチ５の深さ方向に対向する。したがって、コントロールゲート４３が張出部４５を有することにより、フローティングゲート１１とコントロールゲート４３との間のキャパシタ容量を増大させることができ、カップリング比Ｒをさらに向上させることができる。
また、半導体装置４１では、コントロールゲート４３の上端部（本体部４４の上端部および張出部４５）をＹ方向に延びるように形成し、Ｙ方向に配列される各メモリセルのコントロールゲート４３の上端部を一体化することにより、Ｙ方向に延びる１本のワードラインを形成することができる。こうすることにより、図２に示すワードライン１９を不要とすることができる。そのため、第３絶縁膜１４上に層間絶縁膜（図示せず）を積層し、この層間絶縁膜上にＸ方向に延びるビットライン４６を設けて、その下方でＸ方向に配列される各メモリセルの第３拡散領域７に対し、コンタクトプラグ４７を介して、ビットライン４６を共通に接続することができる。したがって、図２に示す半導体装置１と比較して、配線層を１層減らすことができ、半導体装置４１の厚さを小さくすることができる。
【００４８】
図５Ａ〜５Ｄは、図４に示す半導体装置のメモリセルの製造方法を説明するための模式的な断面図である。
図４に示す半導体装置４１の製造工程は、図２に示す半導体装置１の製造工程と一部重複している。すなわち、半導体装置４１の製造工程では、まず、図３Ａ〜３Ｉの各工程が順に行われる。
【００４９】
ＯＮＯ膜３７上にドープトポリシリコン３８が堆積された後、図５Ａに示すように、フォトリソグラフィおよびエッチングにより、ドープトポリシリコン３８が選択的に除去（パターニング）され、コントロールゲート４３が形成される。
次に、図５Ｂに示すように、ＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）などにより、ＯＮＯ膜３７におけるコントロールゲート４３から露出した部分および酸化膜３５におけるその下方の部分が除去される。除去されずに残された酸化膜３５およびＯＮＯ膜３７は、それぞれ薄膜部９および第２絶縁膜４２となる。
【００５０】
その後、図５Ｃに示すように、熱酸化処理により、半導体層２上に、第３絶縁膜１４が形成される。
次いで、ＬＰＣＶＤ法により、第３絶縁膜１４上にドープトポリシリコン膜が形成され、フォトリソグラフィおよびエッチングにより、そのドープトポリシリコン膜が選択的に除去（パターニング）される。これにより、図５Ｄに示すように、セレクトゲート１５が形成される。
【００５１】
セレクトゲート１５の形成後は、図３Ｎおよび３Ｏの各工程が順に行われることにより、半導体装置４１のメモリセルが得られる。
図６Ａ〜６Ｃは、図４に示す半導体装置のメモリセルの他の製造方法を説明するための模式的な断面図である。
この製造方法では、まず、図３Ａ〜３Ｆの各工程が順に行われる。
【００５２】
ドープトポリシリコン膜３６の形成後、図６Ａに示すように、酸化法およびＣＶＤ法により、ドープトポリシリコン膜３６上に、ＯＮＯ構造を有するＯＮＯ膜６１が積層される。
次に、図６Ｂに示すように、ＬＰＣＶＤ法により、ＯＮＯ膜６１上に、ドープトポリシリコン６２が堆積される。ドープトポリシリコン６２の堆積は、ドープトポリシリコン８２がトレンチ５外でＯＮＯ膜６１上に適当な厚さを有するまで続けられる。
【００５３】
そして、図６Ｃに示すように、フォトリソグラフィおよびエッチングにより、ドープトポリシリコン６２が選択的に除去（パターニング）され、コントロールゲート４３が形成される。また、ＲＩＥなどにより、ＯＮＯ膜６１におけるコントロールゲート４３から露出した部分が除去される。さらに、フッ化水素酸などを用いて、ドープトポリシリコン膜３６におけるＯＮＯ膜６１の除去により露出した部分および酸化膜３５におけるその下方の部分が除去される。除去されずに残された酸化膜３５、ドープトポリシリコン膜３６およびＯＮＯ膜６１は、それぞれ薄膜部９、フローティングゲート１１および第２絶縁膜４２となる。
【００５４】
その後、図５Ｃおよび５Ｄならびに図３Ｎおよび３Ｏの各工程が順に行われることにより、半導体装置４１のメモリセルが得られる。
図７は、第３参考例に係る半導体装置の模式的な断面図である。図７において、図２に示す各部に相当する部分には、それらの各部と同一の参照符号を付して示している。また、以下では、図７に示す構造に関して、図２に示す構造との相違点を中心に説明し、図２に示す各部に相当する部分についての説明を省略する。
【００５５】
図２に示す半導体装置１では、フローティングゲート１１、第２絶縁膜１２およびコントロールゲート１３の各上端部がトレンチ５から上方に突出し、それらが第３絶縁膜１４により覆われている。
これに対し、図７に示す半導体装置７１において、第３絶縁膜１４は、半導体層２のアクティブ領域の表面のみを覆っている。そして、フローティングゲート１１、第２絶縁膜１２およびコントロールゲート１３は、各上面が第３絶縁膜１４の表面とほぼ面一をなしている。
【００５６】
この半導体装置７１の構造によっても、図２に示す半導体装置１の構造と同様な効果を達成することができる。
図８Ａ〜８Ｃは、図７に示す半導体装置のメモリセルの製造方法を説明するための模式的な断面図である。
図７に示す半導体装置７１の製造工程は、図２に示す半導体装置１の製造工程と一部重複している。すなわち、半導体装置７１の製造工程では、まず、図３Ａ〜３Ｆの各工程が順に行われる。
【００５７】
ドープトポリシリコン膜３６の形成後、図８Ａに示すように、酸化法およびＣＶＤ法により、ドープトポリシリコン膜３６上に、ＯＮＯ構造を有するＯＮＯ膜８１が積層される。
次に、図８Ｂに示すように、ＬＰＣＶＤ法により、ＯＮＯ膜８１上に、ドープトポリシリコン８２が堆積される。ドープトポリシリコン８２の堆積は、ドープトポリシリコン８２がトレンチ５外でＯＮＯ膜８１上に適当な厚さを有するまで続けられる。
【００５８】
その後、図８Ｃに示すように、ＣＭＰ法またはエッチバックにより、酸化膜３５が露出するまで、ドープトポリシリコン８２、ＯＮＯ膜８１およびドープトポリシリコン膜３６が順に除去される。酸化膜３５が露出した時点で、ドープトポリシリコン８２、ＯＮＯ膜８１およびドープトポリシリコン膜３６は、トレンチ５上にのみ残り、それぞれコントロールゲート１３、第２絶縁膜１２およびフローティングゲート１１となる。
【００５９】
その後は、フッ化水素酸などを用いて、トレンチ５外の半導体層２上から酸化膜３５が除去され、トレンチ５の側面上に残された酸化膜３５が薄膜部９とされる。そして、図３Ｌ〜３Ｏの各工程が順に行われることにより、半導体装置７１のメモリセルが得られる。
図９は、第４参考例に係る半導体装置の模式的な断面図である。図９において、図２に示す各部に相当する部分には、それらの各部と同一の参照符号を付して示している。また、以下では、図９に示す構造に関して、図２に示す構造との相違点を中心に説明し、図２に示す各部に相当する部分についての説明を省略する。
【００６０】
図９に示す半導体装置９１では、図２に示す半導体装置１と比較して、トレンチ５の底面上における第１絶縁膜８の膜厚が小さい。この膜厚の相違は、次に説明する製造方法と図３Ａ〜３Ｏに示す製造方法との相違に起因して生じる。
図１０Ａ〜１０Ｏは、図９に示す半導体装置のメモリセルの製造方法を説明するための模式的な断面図である。
【００６１】
図９に示す半導体装置９１のメモリセルの製造工程では、まず、図１０Ａに示すように、熱酸化処理により、半導体層２の表面に、酸化シリコンからなる犠牲酸化膜が形成される。つづいて、ＬＰＣＶＤ法により、犠牲酸化膜上に窒化シリコン膜が形成される。そして、犠牲酸化膜および窒化シリコン膜がパターニングされることによって、トレンチ５を形成すべき部分と対向する部分に開口を有するハードマスク１０１が形成される。
【００６２】
その後、図１０Ｂに示すように、ハードマスク１０１を介して、シリコン基板３１がエッチングされる。これにより、シリコン基板３１にトレンチ５が形成される。トレンチ５の形成後、リン酸およびフッ化水素酸を用いて、ハードマスク１０１が除去される。
次に、図１０Ｃに示すように、熱酸化処理により、トレンチ５の内面を含むシリコン基板３１の表面全域に、酸化膜１０２が形成される。
【００６３】
その後、図１０Ｄに示すように、エッチバックおよび洗浄処理により、トレンチ５の底面上および開口側端部の側面上ならびにトレンチ５外のシリコン基板３１上から酸化膜１０２が除去され、トレンチ５の側面上にのみ酸化膜１０２が残される。
次いで、図１０Ｅに示すように、熱酸化処理により、トレンチ５の底面およびトレンチ５外のシリコン基板３１の表面に酸化膜１０３が形成される。トレンチ５の側面上の酸化膜１０２およびトレンチ５の底面上の酸化膜１０３は、一体となり、厚膜部１０を構成する。
【００６４】
その後、図１０Ｆに示すように、ＬＰＣＶＤ法により、厚膜部１０および酸化膜１０３上に、ドープトポリシリコン膜１０４が形成される。
ドープトポリシリコン膜１０４は、図１０Ｇに示すように、ＣＭＰ法により、酸化膜１０３が露出するまで除去される。その結果、トレンチ５上にドープトポリシリコン膜１０４が残留し、その残留したドープトポリシリコン膜１０４がフローティングゲート１１となる。
【００６５】
次に、図１０Ｈに示すように、ＣＶＤ法により、フローティングゲート１１および酸化膜１０３上に、ＯＮＯ構造を有するＯＮＯ膜１０５が形成される。
次いで、図１０Ｉに示すように、ＬＰＣＶＤ法により、ＯＮＯ膜１０５上に、ドープトポリシリコン１０６が堆積される。ドープトポリシリコン１０６の堆積は、ドープトポリシリコン１０６がトレンチ５外でＯＮＯ膜１０５上に適当な厚さを有するまで続けられる。
【００６６】
ドープトポリシリコン１０６は、図１０Ｊに示すように、ＣＭＰ法またはエッチバックにより、平坦化されつつ、ＯＮＯ膜１０５が露出するまで除去される。その結果、トレンチ５上にドープトポリシリコン１０６が残留し、その残留したドープトポリシリコン１０６がコントロールゲート１３となる。
その後、図１０Ｋに示すように、フッ化水素酸などを用いて、トレンチ５外の半導体層２上から酸化膜１０３およびＯＮＯ膜１０５が除去され、トレンチ５上にのみ、酸化膜１０３およびＯＮＯ膜１０５が残される。トレンチ５上に残された酸化膜１０３は、薄膜部９となる。また、トレンチ５上に残されたＯＮＯ膜１０５は、第２絶縁膜１２となる。
【００６７】
次に、図１０Ｌに示すように、熱酸化処理により、半導体層２、薄膜部９、フローティングゲート１１、第２絶縁膜１２およびコントロールゲート１３上に、これらを一括して覆うように、第３絶縁膜１４が形成される。さらに、ＬＰＣＶＤ法により、第３絶縁膜１４上に、ドープトポリシリコン膜１０７が形成される。
その後、図１０Ｍに示すように、フォトリソグラフィおよびエッチングにより、ドープトポリシリコン膜１０７が選択的に除去（パターニング）される。これにより、セレクトゲート１５が形成される。
【００６８】
セレクトゲート１５の形成後、ＬＰＣＶＤ法により、第３絶縁膜１４上に、窒化シリコン膜が形成される。窒化シリコン膜は、セレクトゲート１５を埋没させる厚みに形成される。そして、エッチバックにより、図１０Ｎに示すように、窒化シリコン膜がセレクトゲート１５の周囲にのみ残され、サイドウォール１６が形成される。
その後、イオン注入法により、半導体層２のアクティブ領域の全域に、その表面からＮ型不純物（たとえば、ヒ素イオン）が注入される。そして、Ｎ型不純物を拡散させるための熱処理が行われることにより、図１０Ｏに示すように、半導体層２の表層部に、第１拡散領域３、第２拡散領域６および第３拡散領域７が形成される。これにより、半導体装置９１のメモリセルが得られる。
【００６９】
図１１は、本発明の一実施形態に係る半導体装置の模式的な断面図である。図１１において、図２に示す各部に相当する部分には、それらの各部と同一の参照符号を付して示している。また、以下では、図１１に示す構造に関して、図２に示す構造との相違点を中心に説明し、図２に示す各部に相当する部分についての説明を省略する。
図１１に示す半導体装置１１１において、第１絶縁膜８は、第１拡散領域３および第２拡散領域６と接する薄膜部１１２と、トレンチ５の開口側端部の側面上に形成され、薄膜部１１２に連続する第１厚膜部１１３と、薄膜部１１２を挟んで第１厚膜部１１３と反対側に形成され、薄膜部１１２に連続する第２厚膜部１１４とを一体的に備えている。第１厚膜部１１３および第２厚膜部１１４は、薄膜部１１２よりも大きな膜厚を有している。
【００７０】
この構造によれば、第１厚膜部１１３がトレンチ５の開口側端部の側面上に形成されているので、第２拡散領域６（メモリトランジスタ１７のドレイン領域）には、薄膜部１１２および第１厚膜部１１３が接する。これにより、ＦＮトンネルを生じさせる薄膜部１１２のサイズが縮小されるので、フローティングゲート１１からの所望しない電荷抜けの発生を抑制することができる。また、第１厚膜部１１３が形成されているので、薄膜部１１２よりも大きな膜厚を有する部分（第１厚膜部１１３および第２厚膜部１１４を合わせた部分）のサイズを大きく確保することができ、カップリング比をさらに向上させることができる。
【００７１】
なお、図３Ｋに示す工程において、トレンチ５外の半導体層２上から酸化膜３５が除去された後、フッ化水素酸の供給をさらに続けて、トレンチ５の開口側端部の側面上からも酸化膜３５が除去すれば、図３Ｌに示す工程において、熱酸化処理により、第１厚膜部１１３を自然発生的に形成することができる。
以上、参考例の形態および本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。たとえば、前述の実施形態では、ＥＥＰＲＯＭを取り上げたが、フラッシュメモリ、ＥＰＲＯＭ（Erasable Programmable Read Only Memory）およびＤＲＡＭ（Dynamic Random Access Memory）など、ＥＥＰＲＯＭ以外のフローティングゲート型の不揮発性記憶素子を備える構成に本発明を適用することができる。
【００７２】
また、半導体装置１，４１，７１，９１，１１１の各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、半導体装置１，４１，７１，９１，１１１において、Ｐ型の部分がＮ型であり、Ｎ型の部分がＰ型であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００７３】
【図１】図１は、第１参考例に係る半導体装置の模式的な平面図である。
【図２】図２は、図１に示す半導体装置を切断線II−IIで切断したときの模式的な断面図である。
【図３Ａ】図３Ａは、図２に示す半導体装置のメモリセルの製造方法を説明するための模式的な断面図である。
【図３Ｂ】図３Ｂは、図３Ａの次の工程を示す模式的な断面図である。
【図３Ｃ】図３Ｃは、図３Ｂの次の工程を示す模式的な断面図である。
【図３Ｄ】図３Ｄは、図３Ｃの次の工程を示す模式的な断面図である。
【図３Ｅ】図３Ｅは、図３Ｄの次の工程を示す模式的な断面図である。
【図３Ｆ】図３Ｆは、図３Ｅの次の工程を示す模式的な断面図である。
【図３Ｇ】図３Ｇは、図３Ｆの次の工程を示す模式的な断面図である。
【図３Ｈ】図３Ｈは、図３Ｇの次の工程を示す模式的な断面図である。
【図３Ｉ】図３Ｉは、図３Ｈの次の工程を示す模式的な断面図である。
【図３Ｊ】図３Ｊは、図３Ｉの次の工程を示す模式的な断面図である。
【図３Ｋ】図３Ｋは、図３Ｊの次の工程を示す模式的な断面図である。
【図３Ｌ】図３Ｌは、図３Ｋの次の工程を示す模式的な断面図である。
【図３Ｍ】図３Ｍは、図３Ｌの次の工程を示す模式的な断面図である。
【図３Ｎ】図３Ｎは、図３Ｍの次の工程を示す模式的な断面図である。
【図３Ｏ】図３Ｏは、図３Ｎの次の工程を示す模式的な断面図である。
【図４】図４は、第２参考例に係る半導体装置の模式的な断面図である。
【図５Ａ】図５Ａは、図４に示す半導体装置のメモリセルの製造方法を説明するための模式的な断面図である。
【図５Ｂ】図５Ｂは、図５Ａの次の工程を示す模式的な断面図である。
【図５Ｃ】図５Ｃは、図５Ｂの次の工程を示す模式的な断面図である。
【図５Ｄ】図５Ｄは、図５Ｃの次の工程を示す模式的な断面図である。
【図６Ａ】図６Ａは、図４に示す半導体装置のメモリセルの他の製造方法を説明するための模式的な断面図である。
【図６Ｂ】図６Ｂは、図６Ａの次の工程を示す模式的な断面図である。
【図６Ｃ】図６Ｃは、図６Ｂの次の工程を示す模式的な断面図である。
【図７】図７は、第３参考例に係る半導体装置の模式的な断面図である。
【図８Ａ】図８Ａは、図７に示す半導体装置のメモリセルの製造方法を説明するための模式的な断面図である。
【図８Ｂ】図８Ｂは、図８Ａの次の工程を示す模式的な断面図である。
【図８Ｃ】図８Ｃは、図８Ｂの次の工程を示す模式的な断面図である。
【図９】図９は、第４参考例に係る半導体装置の模式的な断面図である。
【図１０Ａ】図１０Ａは、図９に示す半導体装置のメモリセルの製造方法を説明するための模式的な断面図である。
【図１０Ｂ】図１０Ｂは、図１０Ａの次の工程を示す模式的な断面図である。
【図１０Ｃ】図１０Ｃは、図１０Ｂの次の工程を示す模式的な断面図である。
【図１０Ｄ】図１０Ｄは、図１０Ｃの次の工程を示す模式的な断面図である。
【図１０Ｅ】図１０Ｅは、図１０Ｄの次の工程を示す模式的な断面図である。
【図１０Ｆ】図１０Ｆは、図１０Ｅの次の工程を示す模式的な断面図である。
【図１０Ｇ】図１０Ｇは、図１０Ｆの次の工程を示す模式的な断面図である。
【図１０Ｈ】図１０Ｈは、図１０Ｇの次の工程を示す模式的な断面図である。
【図１０Ｉ】図１０Ｉは、図１０Ｈの次の工程を示す模式的な断面図である。
【図１０Ｊ】図１０Ｊは、図１０Ｉの次の工程を示す模式的な断面図である。
【図１０Ｋ】図１０Ｋは、図１０Ｊの次の工程を示す模式的な断面図である。
【図１０Ｌ】図１０Ｌは、図１０Ｋの次の工程を示す模式的な断面図である。
【図１０Ｍ】図１０Ｍは、図１０Ｌの次の工程を示す模式的な断面図である。
【図１０Ｎ】図１０Ｎは、図１０Ｍの次の工程を示す模式的な断面図である。
【図１０Ｏ】図１０Ｏは、図１０Ｎの次の工程を示す模式的な断面図である。
【図１１】図１１は、本発明の一実施形態に係る半導体装置の模式的な断面図である。
【図１２】図１２は、従来のＥＥＰＲＯＭ（半導体装置）の模式的な平面図である。
【図１３】図１３は、図１２に示すＥＥＰＲＯＭを切断線XIII−XIIIで切断したときの模式的な断面図である。
【符号の説明】
【００７４】
１      半導体装置
２      半導体層
３      第１拡散領域（ソース領域）
５      トレンチ
６      第２拡散領域（ドレイン領域）
８      第１絶縁膜
９      薄膜部
１０    厚膜部
１１    フローティングゲート
１２    第２絶縁膜
１３    コントロールゲート
４１    半導体装置
４２    第２絶縁膜
４３    コントロールゲート
４４    本体部
４５    張出部
７１    半導体装置
９１    半導体装置
１１１  半導体装置
１１２  薄膜部
１１３  第１厚膜部
１１４  第２厚膜部
【図１】
0005546740.tif 000002
【図２】
0005546740.tif 000003
【図３Ａ】
0005546740.tif 000004
【図３Ｂ】
0005546740.tif 000005
【図３Ｃ】
0005546740.tif 000006
【図３Ｄ】
0005546740.tif 000007
【図３Ｅ】
0005546740.tif 000008
【図３Ｆ】
0005546740.tif 000009
【図３Ｇ】
0005546740.tif 000010
【図３Ｈ】
0005546740.tif 000011
【図３Ｉ】
0005546740.tif 000012
【図３Ｊ】
0005546740.tif 000013
【図３Ｋ】
0005546740.tif 000014
【図３Ｌ】
0005546740.tif 000015
【図３Ｍ】
0005546740.tif 000016
【図３Ｎ】
0005546740.tif 000017
【図３Ｏ】
0005546740.tif 000018
【図４】
0005546740.tif 000019
【図５Ａ】
0005546740.tif 000020
【図５Ｂ】
0005546740.tif 000021
【図５Ｃ】
0005546740.tif 000022
【図５Ｄ】
0005546740.tif 000023
【図６Ａ】
0005546740.tif 000024
【図６Ｂ】
0005546740.tif 000025
【図６Ｃ】
0005546740.tif 000026
【図７】
0005546740.tif 000027
【図８Ａ】
0005546740.tif 000028
【図８Ｂ】
0005546740.tif 000029
【図８Ｃ】
0005546740.tif 000030
【図９】
0005546740.tif 000031
【図１０Ａ】
0005546740.tif 000032
【図１０Ｂ】
0005546740.tif 000033
【図１０Ｃ】
0005546740.tif 000034
【図１０Ｄ】
0005546740.tif 000035
【図１０Ｅ】
0005546740.tif 000036
【図１０Ｆ】
0005546740.tif 000037
【図１０Ｇ】
0005546740.tif 000038
【図１０Ｈ】
0005546740.tif 000039
【図１０Ｉ】
0005546740.tif 000040
【図１０Ｊ】
0005546740.tif 000041
【図１０Ｋ】
0005546740.tif 000042
【図１０Ｌ】
0005546740.tif 000043
【図１０Ｍ】
0005546740.tif 000044
【図１０Ｎ】
0005546740.tif 000045
【図１０Ｏ】
0005546740.tif 000046
【図１１】
0005546740.tif 000047
【図１２】
0005546740.tif 000048
【図１３】
0005546740.tif 000049