(57)【特許請求の範囲】
【請求項１】
所定周期の正相クロックと、該正相クロックと位相が反転した反転クロックとを発生する差動クロック発生部（４）と、
前記差動クロック発生部が発生する前記正相クロック又は前記反転クロックの何れかのクロックを選択するクロック選択部（５）と、
ホールドタイムが半ビットより短い時間の複数段のＤ型フリップフロップ回路（３ａ，３ｂ，３ｃ，３ｄ）からなり、セットアップタイムが０又は半ビットより長い時間を条件として、前記クロック選択部で選択された前記正相クロック又は前記反転クロックにより、１ビット又は半ビットずつ位相の異なる複数の同じパターンのデータを保持出力するデータ保持部（３）と、
前記データ保持部から保持出力される１ビット又は半ビットずつ位相の異なる複数の同じパターンのデータの振幅方向が１ビット又は半ビット単位で強調又は抑制されたパルスパターンを発生するパルスパターン発生部（７）とを備えたことを特徴とするパルスパターン発生装置。
【請求項２】
請求項１記載のパルスパターン発生装置（１）を用いた誤り率測定システム（１１）であって、
前記パルスパターン発生装置が発生するパルスパターンを試験用信号として試験対象物（Ｗ）に入力し、この試験用信号の入力に伴う前記試験対象物からの被測定信号と、前記試験対象物に入力した前記試験用信号とを比較して前記被測定信号の誤り率を測定することを特徴とする誤り率測定システム。
【請求項３】
所定周期の正相クロックと、該正相クロックと位相が反転した反転クロックとを発生するステップと、
前記正相クロック又は前記反転クロックの何れかのクロックを選択するステップと、
ホールドタイムが半ビットよりも短い時間、かつセットアップタイムが０又は半ビットより長い時間を条件として、前記選択されたクロックにより、１ビット又は半ビットずつ位相の異なる複数の同じパターンのデータを保持出力するステップと、
前記保持出力される１ビット又は半ビットずつ位相の異なる複数の同じパターンのデータの振幅方向が１ビット又は半ビット単位で強調又は抑制されたパルスパターンを発生するステップとを含むことを特徴とするパルスパターン発生方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所望のパルスパターンを発生するパルスパターン発生装置及びパルスパターン発生方法に関するとともに、パルスパターン発生装置が発生するパルスパターンを試験用信号として試験対象物に入力し、この試験用信号の入力に伴う被測定信号の誤り率を測定する誤り率測定システムに関する。
【背景技術】
【０００２】
近年、各種のディジタル有線通信装置は、利用者数の増加やマルチメディア通信の普及に伴い、より大容量の伝送能力が求められている。そして、これらのディジタル有線通信装置におけるディジタル信号の品質評価の指標の一つとして、受信データのうち符号誤りが発生した数と受信データの総数との比較として定義されるビット誤り率（Bit Error Rate）が知られている。
【０００３】
上述したビット誤り率を測定する誤り率測定システムでは、試験対象物（ＤＵＴ：Device Under Test ）に対して予め決められた試験用信号を送信し、この試験用信号の送信に伴って試験対象物を介して入力される被測定信号と、試験対象物に送信した試験用信号とを比較して被測定信号の誤り率を測定している。
【０００４】
ところで、安価かつ高速化を図った高速バスを有するコネクタ付き回路実装基板を試験対象物（ＤＵＴ）とした場合、この試験対象物に同軸ケーブルを介して電気信号や光信号を用いたデジタル信号を入力すると、試験対象物の特性によってデジタル信号の波形品質が劣化する。そして、この波形品質の劣化によりビット誤り率の増加、ジッタの増加、波形の振幅変動、アイパターンの形状変化などが生じる。
【０００５】
ここで、上記試験対象物の波形品質の劣化を試験する場合には、図４に示すような測定系１００が一般的に用いられる。図４の測定系１００では、試験対象物Ｗの入力側にパルスパターン発生装置１０１を接続し、試験対象物Ｗの出力側に誤り率測定装置１０２を接続した状態で、パルスパターン発生装置１０１から所定パターンの試験用信号を試験対象物Ｗに入力し、この試験用信号の入力に伴って試験対象物Ｗから出力される信号を誤り率測定装置１０２で受信する。そして、誤り率測定装置１０２において、受信信号と試験対象物Ｗに入力した試験用信号とを比較し、ビット誤り率やアイパターンを測定して試験対象物Ｗの各種試験を行っている。
【０００６】
しかしながら、図４の測定系１００において、プリエンファシスされていない試験用信号をそのまま同軸ケーブルを介して試験対象物Ｗに入力すると、周波数の高い方に向うに連れて信号に歪みが生じて減衰し、これによりビット誤り率が悪化し、正常なビット誤り率測定を行うことができなかった。
【０００７】
そこで、上述した信号の歪みを克服するべく信号の減衰する部分を補って試験用信号を忠実に生成するための有効な解決策として、元信号となる試験用信号にプリエンファシスをかけることが考えられる。このプリエンファシスされた信号を生成する装置及び方法としては、例えば下記特許文献１に開示されるものが知られている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−２７１５５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、上述した試験対象物Ｗの各種試験を行うにあたっては、信号の高速化や新しい規格に対応するべく、発生できるパルスパターンの任意度を高めることが要求される。このため、パルスパターン発生装置としては、より多くの種類のパルスパターンを発生できることが好ましく、誤り率測定システムとしては、より細かい測定が行えることが望まれていた。
【００１０】
そこで、本発明は上記問題点に鑑みてなされたものであって、発生できるパルスパターンの種類を増やすことができるパルスパターン発生装置及びパルスパターン発生装置を提供すること、また、より細かい誤り率測定が可能な誤り率測定システムを提供することを目的としている。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、本発明の請求項１に記載されたパルスパターン発生装置は、所定周期の正相クロックと、該正相クロックと位相が反転した反転クロックとを発生する差動クロック発生部４と、
前記差動クロック発生部が発生する前記正相クロック又は前記反転クロックの何れかのクロックを選択するクロック選択部５と、
ホールドタイムが半ビットより短い時間の複数段のＤ型フリップフロップ回路３ａ，３ｂ，３ｃ，３ｄからなり、セットアップタイムが０又は半ビットより長い時間を条件として、前記クロック選択部で選択された前記正相クロック又は前記反転クロックにより、１ビット又は半ビットずつ位相の異なる複数の同じパターンのデータを保持出力するデータ保持部３と、
前記データ保持部から保持出力される１ビット又は半ビットずつ位相の異なる複数の同じパターンのデータの振幅方向が１ビット又は半ビット単位で強調又は抑制されたパルスパターンを発生するパルスパターン発生部７とを備えたことを特徴とする。
【００１３】
請求項２に記載された誤り率測定システムは、請求項１記載のパルスパターン発生装置を用いた誤り率測定システムであって、
前記パルスパターン発生装置が発生するパルスパターンを試験用信号として試験対象物Ｗに入力し、この試験用信号の入力に伴う前記試験対象物からの被測定信号と、前記試験対象物に入力した前記試験用信号とを比較して前記被測定信号の誤り率を測定することを特徴とする。
【００１４】
請求項３に記載されたパルスパターン発生方法は、所定周期の正相クロックと、該正相クロックと位相が反転した反転クロックとを発生するステップと、
前記正相クロック又は前記反転クロックの何れかのクロックを選択するステップと、
ホールドタイムが半ビットよりも短い時間、かつセットアップタイムが０又は半ビットより長い時間を条件として、前記選択されたクロックにより、１ビット又は半ビットずつ位相の異なる複数の同じパターンのデータを保持出力するステップと、
前記保持出力される１ビット又は半ビットずつ位相の異なる複数の同じパターンのデータの振幅方向が１ビット又は半ビット単位で強調又は抑制されたパルスパターンを発生するステップとを含むことを特徴とする。
【発明の効果】
【００１５】
本発明に係るパルスパターン発生装置及びパルスパターン発生方法によれば、発生できるパルスパターンの種類を増やすことができ、発生できるパルスパターンの任意度を高めることができる。
【００１６】
本発明に係る誤り率測定システムによれば、上記パルスパターン発生装置を用いることにより、試験対象物に入力されるパルスパターンの種類も増えるので、より細かい誤り率測定を行うことができる。
【図面の簡単な説明】
【００１７】
【図１】本発明に係るパルスパターン発生装置の内部構成の一例を示すブロック図である。
【図２】本発明に係るパルスパターン発生装置のタイミングチャートを示す図である。
【図３】本発明に係るパルスパターン発生装置を用いた誤り率測定システムの一例を示すブロック図である。
【図４】試験対象物の波形品質の劣化を試験する場合の一般的な測定系の概略構成図である。
【発明を実施するための形態】
【００１８】
以下、本発明を実施するための形態について図面を参照しながら具体的に説明する。図１は本発明に係るパルスパターン発生装置の内部構成の一例を示すブロック図、図２は図１のパルスパターン発生装置のタイミングチャートを示す図、図３は本発明に係るパルスパターン発生装置を用いた誤り率測定システムの一例を示すブロック図である。
【００１９】
図１に示すように、パルスパターン発生装置１は、操作部２、データ保持部３、差動クロック発生部４、クロック選択部５、切替部６、パルスパターン発生部７、制御部８、表示部９を備えて概略構成される。
【００２０】
操作部２は、所望のパルスパターンを発生させるための各種操作として、例えば後述するクロック選択部５の正相クロック又は反転クロックの選択操作、後述する切替部６の切替操作、発生するパルスパターン（試験用信号）の元信号の１ビット単位又は半ビット単位の振幅可変を指示する操作、発生するパルスパターン（試験用信号）の波形表示を指示する操作などを行っている。
【００２１】
データ保持部３は、ｃｋ（クロック）端子の立ち上がりのエッジでＤ端子の入力の値がＱ出力として保持される４つのＤ型フリップフロップ回路（以下、ＤＦＦと略称する）３ａ、３ｂ、３ｃ、３ｄを直列接続して構成される。データ保持部３は、初段のＤＦＦ３ａのＤ端子に図２（ｂ）に示すような元信号が入力され、クロック選択部５によるクロックの選択に応じて位相が１ビットずれ又は半ビットずれとなる４つのデータ信号に分岐して各ＤＦＦ３ａ，３ｂ，３ｃ，３ｄのＱ端子から出力している。
【００２２】
尚、データ保持部３の各段のＤＦＦ３ａ，３ｂ，３ｃ，３ｄは、クロック選択部５で選択されたクロック（正相クロック又は反転クロック）のエッジのタイミングでＤ端子の入力を保持出力している。これらＤＦＦ３ａ，３ｂ，３ｃ，３ｄのホールドタイムは、最小の強調時間幅である半ビットよりも短い時間であることが条件となる。また、セットアップタイムに関しては、０又は最小の強調時間幅より長い時間であることが条件となる。
【００２３】
差動クロック発生部４は、最小の強調時間幅を決定付けるための差動クロックを発生している。この差動クロック発生部４が発生する差動クロックは、図２（ａ）に示すような所定周期の正相クロックと、この正相クロックを反転した反転クロックとからなる。
【００２４】
クロック選択部５は、入力側が差動クロック発生部４に接続され、出力側がデータ保持部３の各ＤＦＦ３ａ，３ｂ，３ｃ，３ｄのｃｋ端子と１対１に対応して接続される４つのセレクタ５ａ，５ｂ，５ｃ，５ｄで構成される。クロック選択部５の各セレクタ５ａ，５ｂ，５ｃ，５ｄは、操作部２の操作に基づく制御部８からの選択信号により、差動クロック発生部４が発生する差動クロックにおける正相クロックと反転クロックの何れかのクロックを選択している。
【００２５】
切替部６は、データ保持部３の４つのＤＦＦ３ａ，３ｂ，３ｃ，３ｄのＱ端子と１対１に対応して接続される４つのセレクタ６ａ，６ｂ，６ｃ，６ｄで構成される。切替部６の各セレクタ６ａ，６ｂ，６ｃ，６ｄは、操作部２の操作に基づく制御部８から切替信号の入力により、極性が「ＰＯＳ（ポジティブ）」又は「ＮＥＧ（ネガティブ）」の何れかの状態に予め設定されている。
【００２６】
パルスパターン発生部７は、試験対象物Ｗの試験用信号として用いるためのパルスパターンを発生するもので、増幅回路７Ａと加算回路７Ｂを備えている。
【００２７】
増幅回路７Ａは、切替部６の４つのセレクタ６ａ，６ｂ，６ｃ，６ｄの出力と１対１に対応して接続される４つの増幅器７Ａ１，７Ａ２，７Ａ３，７Ａ４で構成される。これら４つの増幅器７Ａ１，７Ａ２，７Ａ３，７Ａ４は、操作部２の操作に基づく制御部８からの制御信号（４つの制御電圧）によって個別に電圧が制御される。
【００２８】
加算回路７Ｂは、増幅回路７Ａの４つの増幅器７Ａ１，７Ａ２，７Ａ３，７Ａ４の出力を加算し、元信号を１ビット単位又は半ビット単位で振幅を可変した信号を試験用信号として出力している。
【００２９】
制御部８は、操作部２からの操作により、データ保持部３からのデータの取り込み、差動クロック発生部４によるクロックの発生、クロック選択部５への選択信号の出力、切替部６への切替信号の出力、パルスパターン発生部７によるパルスパターンの出力、表示部９へのパルスパターンの波形表示などを統括制御している。
【００３０】
表示部９は、例えば液晶表示器などで構成され、操作部２の操作に基づく制御部８の制御により、パルスパターン発生部７が発生するパルスパターン（試験用信号）の波形を表示している。
【００３１】
尚、図１の例では、操作部２と表示部９を機能分けして別々のブロックで示したが、これらをコンピュータグラフィックスとマウスなどのポインティングデバイスを用いた直感的な操作により各種の操作・設定が行える機能を有するＧＵＩ（graphical user interface）で構成することもできる。
【００３２】
次に、上記のように構成されるパルスパターン発生装置１の動作について図２（ａ）〜（ｅ）を参照しながら説明する。尚、図２（ａ）〜（ｅ）は、説明の簡略化を図るため、２タップのパルスパターンを発生する場合のタイミングチャートの一例を示しており、データ保持部３の初段のＤＦＦ３ａに接続されるセレクタ５ａが正相クロックを選択し、２段目のＤＦＦ３ｂに接続されるセレクタ５ｂが反転クロックを選択しているものとしている。
【００３３】
データ保持部３の初段のＤＦＦ３ａは、図２（ｂ）に示す元信号のデータ（１，１，０，０，０，１，０，０，１，・・・）が入力されると、図２（ａ）の正相クロックの立ち上がりのタイミング（図中Ａ）で元信号のデータをラッチする。このラッチした元信号のデータは、ＤＦＦ３ａの遅延時間ｔだけ遅れて出力される。また、データ保持部３の２段目のＤＦＦ３ｂは、初段のＤＦＦ３ａからデータが入力されると、反転クロックの立ち上がりのタイミング（図中Ｂ）でデータをラッチする。このラッチしたデータは、ＤＦＦ３ｂの遅延時間ｔだけ遅れて出力される。これにより、データ保持部３の初段のＤＦＦ３ａと２段目のＤＦＦ３ｂからは、半ビット位相の異なるデータが出力される。そして、パルスパターン発生部７では、これら半ビット位相の異なるデータに対し、例えばＤＦＦ３ａの出力Ｑ１−（ＤＦＦ３ｂの出力Ｑ２×０．５）の処理を施すと、図２（ｅ）に示すような振幅が半ビッチ幅で可変されたパルスパターンを試験用信号として発生する。
【００３４】
そして、上記のように構成されて動作するパルスパターン発生装置１は、例えば図３に示すような誤り率測定システム１１に採用することができる。
【００３５】
図３の誤り率測定システム１１は、上述したパルスパターン発生装置１と、誤り率測定装置２１とから構築され、例えば高速バスを有するコネクタ付き回路実装基板などの試験対象物（ＤＵＴ）Ｗに対し、同軸ケーブルなどの伝送路を介してパルスパターン発生装置１から所望のパルスパターンからなる試験用信号を入力し、この試験用信号の入力に伴って試験対象物Ｗから出力される信号を受信し、受信信号と試験対象物Ｗに入力した試験用信号とを比較し、ビット誤り率やアイパターンを測定して試験対象物Ｗの各種試験を行っている。
【００３６】
すなわち、この誤り率測定システム１１では、パルスパターン発生装置１が所望のパルスパターン（基準パターン）の試験用信号を発生し、この発生したパルスパターンの試験用信号を試験対象物Ｗに出力している。
【００３７】
誤り率測定装置２１は、図３に示すように、誤り率検出部２２、波形表示部２３、制御部２４を備えて概略構成される。
【００３８】
誤り率検出部２２は、パルスパターン発生装置１が発生する試験用信号の入力に伴う試験対象物Ｗからの被測定信号と、試験対象物Ｗに入力しているパルスパターンとを比較して被測定信号の誤り率を検出している。
【００３９】
波形表示部２３は、例えばサンプリングオシロスコープなどのアナログ測定波形をデジタル信号に変換し、この変換されたデジタル信号を波形データとして内部メモリに取り込み、電圧や電流の値が時間的に変化する事象を離散的にサンプリングして得た波形データに基づいて表示画面上に波形画像を再生表示している。
【００４０】
制御部２４は、試験対象物Ｗへの試験用信号の入力制御、この試験対象物Ｗへの試験用信号の入力に伴う試験対象物Ｗからの被測定信号の誤り率を測定しつつ入力信号の波形を表示するべく、パルスパターン発生装置１、誤り率検出部２２、波形表示部２３を統括制御している。
【００４１】
尚、図３の例では、パルスパターン発生装置１を誤り率測定装置２１と別体の構成として説明したが、パルスパターン発生装置１を誤り率測定装置２１と一体に構成することもできる。また、誤り率測定装置２１としては、パルスパターン発生装置１が発生するパルスパターンを試験用信号として試験対象物Ｗに入力し、この試験用信号の入力に伴う試験対象物Ｗからの被測定信号のビット誤り率やアイパターンを測定できる機能を少なくとも有する構成であればよい。
【００４２】
このように、本例の図１に示すパルスパターン発生装置１では、複数段のＤＦＦ３ａ，３ｂ，３ｃ，３ｄでデータ保持部３を構成し、初段のＤＦＦ３ａに正相クロックを選択して用い、２段目のＤＦＦ３ｂについて、初段のＤＦＦ３ａと位相が反転した反転クロックを用いてＤＦＦ３ｂを通過させると、半ビット位相の異なるデータを出力する。これに対し、２段目のＤＦＦ３ｂについて、初段のＤＦＦ３ａと位相が同じ正相クロックを用いてＤＦＦ３ｂを通過させると、１ビット位相の異なるデータを出力する。すなわち、データ保持部３では、前段のＤＦＦのクロックと位相が同じ正相クロックを用いてＤＦＦを通過させれば、１ビット位相の異なるデータを出力し、前段のＤＦＦのクロックと位相が反転した反転クロックを用いてＤＦＦを通過させれば、半ビット位相の異なるデータを出力する。
【００４３】
これにより、パルスパターン発生部７が発生できるパルスパターンの種類を増やすことができ、発生できるパルスパターンの任意度を高めることができる。具体的には、半ビット幅単位又は１ビット幅単位で振幅方向を強調、抑制することができる。
【００４４】
ここで、上述したような位相の異なる複数の同じパターンを発生させるにあたっては、キャパシタの電圧維持機能を利用した遅延回路を複数段接続する構成が考えられる。しかしながら、この構成では、遅延回路の後段に向かうに連れてＳ／Ｎが蓄積されて悪化するという問題がある。
【００４５】
これに対し、本例のパルスパターン発生装置１におけるデータ保持部３の各段のＤＦＦ３ａ，３ｂ，３ｃ，３ｄは、差動クロック発生部４からの同じクロックのエッジで出力タイミングが決まるので、各ＤＦＦ３ａ，３ｂ，３ｃ，３ｄの位相タイミングのずれも少なく、ＤＦＦのホールドタイム（最小の強調時間幅）に制限され、Ｓ／Ｎの悪化を抑えることができる。
【００４６】
そして、上述したパルスパターン発生装置１を用いた誤り率測定システム１１によれば、試験対象物Ｗに入力できるパルスパターンの種類が増えるため、より細かい誤り率測定を行うことができる。
【符号の説明】
【００４７】
１  パルスパターン発生装置
２  操作部
３  データ保持部
４  差動クロック発生部
５  クロック選択部
６  切替部
７  パルスパターン発生部
８  制御部
９  表示部
１１  誤り率測定システム
２１  誤り率測定装置
２２  誤り率検出部
２３  波形表示部
２４  制御部
Ｗ  試験対象物（ＤＵＴ）
【図１】
0005410454.tif 000002
【図２】
0005410454.tif 000003
【図３】
0005410454.tif 000004
【図４】
0005410454.tif 000005