(57)【特許請求の範囲】
【請求項１】
待機系クロックを発振する待機系クロック発振手段と、
システムで使用している運用系クロックを入力し、前記運用系クロックを基準にして前記待機系クロックの位相がどの程度進んでいるか位相差を測定する位相量測定手段と、
前記位相量測定手段で得られた前記位相差を記憶する第１の記憶手段と、
前記待機系クロックを入力して前記第１の記憶手段で記憶した前記位相差に等しい遅延を行った待機系同期化クロックを出力する遅延手段と、を含み、
前記遅延手段は、
前記待機系クロックに対し、遅延量を所定量ずつ順次増加させた、複数の遅延待機系クロックを出力する遅延素子手段と、
前記位相差が、前記所定量を基本単位として、前記所定量のいくつ分の遅延に相当するかを算出し、前記所定量の数に対応する選択信号を出力する位相差データ化手段と、
前記選択信号に応じた前記複数の遅延待機系クロックのいずれかを選択して、前記待機系同期化クロックとして選択し、出力する選択手段と、を含む、
クロック位相同期化装置。
【請求項２】
前記遅延素子手段は、複数の遅延素子を、入力したクロックを順次遅延させるように直列に接続していて、前記待機系クロックを入力し、前記複数の遅延素子のおのおのの出力端子から、接続した段数分を遅延した前記遅延待機系クロックを出力し、
前記位相差データ化手段は、前記位相差を前記遅延素子一段分の遅延量を基本単位として遅延素子何段分の遅延に相当するか算出し、前記遅延素子の段数を表した選択信号を出力し、
前記選択手段は、前記選択信号に応じた前記複数の遅延素子のおのおのの出力端子のいずれかを選択して、前記待機系同期化クロックとして選択し、出力する
ことを特徴とする請求項１記載のクロック位相同期化装置。
【請求項３】
前記運用系クロックと前記待機系クロックとの周波数比を測定する周波数比測定手段と、
前記周波数比測定手段で得られた前記周波数比を記憶する第２の記憶手段と、
前記待機系クロックを入力し、前記第２の記憶手段で記憶した前期周波数比に等しい分周を行い、待機系周波数同期化クロックを出力する分周手段をさらに備えていて、前記待機系クロックの代わりに前記待機系周波数同期化クロックが前記遅延手段と前記位相量測定手段に入力され、前記運用系クロックが前記位相量測定手段に入力されて、前記遅延手段から前記待機系同期化クロックを出力すること、
を特徴とする請求項１または２記載のクロック位相同期化装置。
【請求項４】
現用系クロックを発振する現用系クロック発振手段と、
請求項１乃至３のいずれかに記載のクロック位相同期化装置と、
前記現用系クロックと前記待機系同期化クロックを切り替えて運用系クロックを演算ユニットおよび前記位相量測定手段に出力する切り替えスイッチと、
を有することを特徴とするクロック位相同期化システム。
【請求項５】
現用系クロックを発振し、かつ、自らの障害検出が可能な現用系クロック発振手段と、自らの障害検出が可能な前記待機系クロック発振手段を備える複数の請求項１乃至３のいずれかに記載のクロック位相同期化装置と、
運用系クロックを用いて動作している演算ユニットと、
前記運用系クロックを出力する出力端子をそなえ、前記出力端子に接続されていた前記現有系クロック発生手段からの障害通知信号を入力し、前記現用系クロック発生手段の出力端子から切り離し、いずれかの前記待機系同期化クロック発生手段のひとつである第一のクロック位相同期化装置の出力端子を前記出力端子に接続し、さらに前記第一のクロック位相同期化装置にある待機系クロック発振手段からの障害通知信号を入力し、前記第一のクロック位相同期化装置を前記出力端子から切り離し、残ったいずれかの前記クロック位相同期化装置を前記出力端子に接続すると共に前記運用系クロックを出力する切り替えスイッチと、
からなるクロック位相同期化システム。
【請求項６】
待機系クロックを発振し、
システムで使用している運用系クロックを入力して、前記運用系クロックを基準にして前記待機系クロックの位相がどの程度進んでいるか位相差を測定し、
前記位相差を記憶し、
前記待機系クロックに対して前記第１の記憶手段で記憶した前記位相差に等しい遅延を行い、
待機系同期化クロックとして出力し、
前記遅延を行う場合に、
前記待機系クロックに対し、遅延量を所定量ずつ順次増加させた、複数の遅延待機系クロックを出力し、
前記位相差が、前記所定量を基本単位として、前記所定量のいくつ分の遅延に相当するかを算出し、前記所定量の数に対応する選択信号を出力し、
前記選択信号に応じた前記複数の遅延待機系クロックのいずれかを選択して、前記待機系同期化クロックとして選択し、出力して前記遅延を行う事を特徴とするクロック位相同期化方法。
【請求項７】
前記複数の遅延待機系クロックの出力する場合において、
複数の遅延素子が、入力されたクロックを順次遅延させるように直列に接続された遅延素子郡の初段に前記待機系クロックを入力し、
前記複数の遅延素子のおのおのの出力端子から、接続した段数分を遅延した前記遅延待機系クロックを出力し、
前記選択信号の出力する場合において、
前記位相差を前記遅延素子一段分の遅延量を基本単位として遅延素子何段分の遅延に相当するか算出して前記遅延素子の段数を表した選択信号を出力し、
前記選択信号に応じた前記複数の遅延素子のおのおのの出力端子のいずれかを選択して、前記待機系同期化クロックとして選択し、出力する
ことを特徴とする請求項６記載のクロック位相同期化方法。
【請求項８】
前記運用系クロックと前記待機系クロックとの周波数の比を測定し、
前記周波数の比を記憶し、
前記待機系クロックを入力して、記憶した前記周波数の比に等しい分周を行って待機系周波数同期化クロックとして出力し、
前記待機系周波数同期化クロックを前記運用系クロックとの位相差分を遅延させて前記待機系同期化クロックを出力することを特徴とする請求項６または７記載のクロック位相同期化方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は信号同期化装置に関し、特に複数のクロックの発振器を切り替えて運転する場合の時刻クロックを同期化させる装置に関する。
【背景技術】
【０００２】
特許文献１に記載されているクロック発生装置は、基準クロックを発生する発振器と、現用系または待機系の基準クロックを選択するセレクタと、セレクタから入力される基準クロックの位相に同期させて同位相でロックした基準クロックを出力するＰＬＬ回路とからなる。当該クロック発生装置は自系の障害を検出して他系に切り替える系切り替え制御回路を備えた現用系と待機系の二重化構成のクロック発生装置である。現用系に障害が発生し、待機系が現用系に切り替わるとき、ＰＬＬ回路は、セレクタから異なる位相の基準クロックが入力されても、切り替え直後では系切り替え前と同位相の基準クロックを出力する。しかし、ＰＬＬ回路はその後徐々に異なる位相に追従してロックした基準クロックを出力する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−１９８４３０号広報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載されているクロック発生装置では、現用系のクロック発振器から待機系のクロック発振器に切り替えた場合、切り替わりの瞬間はクロックの位相が一致している。しかし、基準になる発振源が同時に切り替わる為、クロックを出力するＰＬＬ回路が新しいクロックの発振源の位相に合わせるべくパルスの立ち上がりのタイミングを変化させる。その結果、切り替えの前後でクロックの位相差が発生する。この様に発生したクロックの位相差が、上位装置に影響を及ぼし、システム障害となる問題があった。
【０００５】
本発明は、現用系クロック発振器と待機系クロック発振器の切り替えを行っても切り替え前後におけるクロックの位相差が発生しないクロック位相同期化装置を提供する。
【課題を解決するための手段】
【０００６】
本発明のクロック位相同期化装置は、待機系クロックを発振する待機系クロック発振手段と、システムで使用している運用系クロックを入力し、前述の運用系クロックを基準にして前述の待機系クロックの位相がどの程度進んでいるか位相差を測定する位相量測定手段と、前述の位相量測定手段で得られた前述の位相差を記憶する第１の記憶手段と、前述の待機系クロックを入力して前述の第１の記憶手段で記憶した前述の位相差に等しい遅延を行った待機系同期化クロックを出力する遅延手段と、を有することを特徴とする。
【０００７】
本発明のクロック位相同期化方法は、待機系クロックを発振し、システムで使用している運用系クロックを入力し、前述の運用系クロックを基準にして前述の待機系クロックの位相がどの程度進んでいるか位相差を測定し、前述の位相差を記憶し、前述の待機系クロックに対して前記第１の記憶手段で記憶した前述の位相差に等しい遅延を行い、待機系同期化クロックとして出力する。
【発明の効果】
【０００８】
本発明は、現用系のクロック発振器から待機系のクロック発振器に切り替わってもクロックを利用する装置に対してクロックの位相が変化しないという効果を有する。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施の形態のクロック位相同期化装置の基本ブロック構成図である。
【図２】本発明における遅延部の一実施例のブロック構成図である。
【図３】本発明の第２の実施の形態のクロック位相同期化装置の基本ブロック構成図である。
【図４】本発明におけるクロック位相同期化装置の切り替えの動作タイミング波形図である。
【図５】本発明のクロック位相同期化装置を用いたクロック位相同期化システムの基本ブロック構成図である。
【図６】本発明のクロック位相同期化装置を複数用いたクロック位相同期化システムの基本ブロック構成図である。
【発明を実施するための形態】
【００１０】
図１は本発明の第１の実施の形態のクロック位相同期化装置の基本ブロック構成図である。
クロック位相同期化装置５は待機系クロック発振部１と位相量測定部２と第一の記憶部３と遅延部４とを備える。
【００１１】
待機系クロック発振部１は、パルスを発振する専用の発振回路である。待機系クロック発振部１は、クロック位相同期化装置の内部にある制御用プロセッサを動作させているクロック用の発振回路もしくは外部の発振装置などあっても良い。待機系クロック発振部１が位相量測定部２と遅延部４に待機系クロックを入力している。
【００１２】
位相量測定部２は、カウンタを用いた時間測定回路である。カウンタは、待機系クロックの立ち上がりを受けてから計測を開始して運用系クロックの立ち上がりを受けて終了することで、両クロックの立ち上がりの時間差、即ち両クロックの位相差を測定する。位相量測定部２は、フリップフロップを用いて位相比較を行い、前述のフリップフロックの出力から得られたパルス信号を積分回路にて直流信号に変換し、その電圧値から位相差を測定する回路などでも良い。
【００１３】
第一の記憶部３は、専用のレジスタである。第１の記憶部３はクロック位相同期化装置５の内部で制御に使用しているプロセッサ内のＲＡＭ領域あるいはプロセッサの外部記憶であるＲＡＭなどでも良い。第１の記憶部３は位相量測定部２が測定した位相差を一時的に記憶する。遅延部４が前述の位相差を前述の第一の記憶部３から受け取る。遅延部４が前述の位相差から遅延量を算出する。遅延部４が、前述の遅延量を基にして待機系クロック発振部１から入力した待機系クロックを遅延させて、待機系同期化クロックを出力する。したがって、待機系同期化クロックの位相は運用系クロックと一致する。
【００１４】
図２は図１に示すクロック位相同期化装置における遅延部４の一実施例のブロック構成図である。図２を参照して動作を説明する。
【００１５】
遅延部４は遅延素子郡４０４と位相差データ化部４０２とセレクタ４０３とを備える。
【００１６】
遅延素子郡４０４はｎ（複数）個の遅延素子４０１（遅延素子１乃至遅延素子ｎ）からなる。遅延素子４０１は例えばディレーラインなどのアナログの遅延素子あるいはシフトレジスタを用いた遅延回路などでも良い。各遅延素子は直列に接続されていて、それぞれの出力端子が次の段の入力端子に接続している。図１に示す待機系クロック発振部１が遅延素子郡４０４の初段に配置された遅延素子１の入力に待機系クロックを入力する。遅延素子１および後段に配置された遅延素子２から遅延素子ｎ−１にいたる各遅延素子が、受け取った待機系クロックを次段に入力する。その結果、遅延素子１から遅延素子ｎにいたる各遅延素子がそれぞれの遅延素子の段数分の遅延を有した待機系クロックを出力する。
【００１７】
遅延素子４０１から遅延素子ｎにいたる各遅延素子の出力端子が遅延素子郡４０４の出力端子に接続している。遅延素子郡４０４の各出力端子がセレクタ４０３の各入力端子に接続している。遅延素子郡４０４が前述の遅延した待機系クロックのおのおのをセレクタ４０３に入力する。図１に示す第一の記憶部３が図２に示す位相差データ化部４０２に位相差を入力する。位相差データ化部４０２が前述の位相差を前述の遅延素子一段分の遅延量を基本単位として、遅延素子何段分の遅延に相当するか、遅延素子の段数を算出する。位相差データ化部４０２がセレクタ４０３の制御入力端子に前述の遅延素子の段数を表した選択信号を入力する。セレクタ４０３が、受け取った前述の選択信号に基づきセレクタ４０３の入力の中から遅延した待機系クロックの１つを選択し、待機系同期化クロックとして出力する。
【００１８】
このように、本発明のクロック位相同期化装置５は、位相量測定部２で測定した位相差を第１の記憶部３に記憶し、記憶された位相差を基に遅延部４が遅延操作を行って、運用系クロックに同期した待機系同期化クロックを生成することができる。この為、本発明のクロック位相同期化装置５は、運用系クロックの位相が変化しても、待機系同期化クロックが運用系クロックに追従して同期することができる。
【００１９】
図３は本発明の第２の実施の形態のクロック位相同期化装置５の基本ブロック構成図である。
【００２０】
クロック位相同期化装置５は、待機系クロック発振部１と周波数比測定部３０１と第二の記憶部３０２と分周器３０３と位相量測定部２と第一の記憶部３と遅延部４とを備える。
【００２１】
待機系クロック発振部１は、パルスを発振する専用の発振回路である。待機系クロック発振部１は、クロック位相同期化装置５の内部にある制御用プロセッサを動作させているクロック用の発振回路もしくは外部の発振装置などあっても良い。
【００２２】
待機系クロック発振部１が分周部３０３と周波数測定部３０１とに待機系クロックを
入力する。周波数比測定部３０１が運用系クロックを基準にして待機系クロック発振部１の周波数が何倍であるか周波数の比を測定し、その値を第二の記憶部３０２に入力する。
【００２３】
第二の記憶部３０２が前述の周波数の比を記憶すると共に前述の周波数の比を分周部３０３に入力する。
【００２４】
分周部３０３が、待機系クロック発振部１から受け取った前述の待機系クロックに対して、前述の周波数の比に等しい分周を行って待機系周波数同期化クロックを出力する。このとき、運用系クロックと待機系周波数同期化クロックは、周波数が一致する。
【００２５】
次に、位相量測定部２が、待機系周波数同期化クロックと運用系クロックとを受け取り、運用系クロックを基準に待機系周波数同期化クロックの位相がどの程度進んでいるか測定し、第一の記憶部３にその位相差を入力する。
【００２６】
第一の記憶部３が前述の位相差を記憶すると共に遅延部４に前述の位相差を入力する。
【００２７】
遅延部４が前述の位相差から遅延量を算出する。遅延部４が、算出した遅延量を基にして分周部３０３から受け取っている待機系周波数同期化クロックを遅延させて、待機系同期化クロックを出力する。
【００２８】
図４はこの発明におけるクロック位相同期化装置の遅延動作のタイミング波形図である。図４を参照して、位相を同期させる動作タイミングを説明する。
【００２９】
図４の（Ａ）は、図１の（Ａ）に示すパルスの波形である。図４の（Ａ）は、システムが位相量測定部２の一端に入力している運用クロックの波形である。
【００３０】
図４の（Ｂ）は、図１の（Ｂ）に示すパルスの波形である。図４の（Ｂ）は、待機系クロック発振部１が位相量測定部２のもう一端の入力端子と遅延部４の入力端子に入力している待機系クロックの波形である。
【００３１】
図４の位相同期前の期間において、待機系クロック（Ｂ）のパルスの波形と運用系クロック（Ａ）のパルスの波形とを比較すると、待機系クロック（Ｂ）が進み位相であることを示している。図１の位相量測定部２が、待機系クロック（Ｂ）のパルスの立ち上がりから運用系クロック（Ａ）のパルスの立ち上がりまでの位相差を測定し、得られた位相差ｔ１を第１の記憶部３に入力する。図４の位相差ｔ１（Ｄ）が待機系クロック（Ｂ）のパルスの立ち上がりから運用系クロック（Ａ）のパルスの立ち上がりまでの位相差を示す。
【００３２】
次に、図４の同期実施の期間において、第１の記憶部３が位相差ｔ１を記憶する。第１の記憶部３が遅延部４に位相差ｔ１を入力する。遅延部４が待機系クロック（Ｂ）に対して位相差ｔ１に等しい遅延操作ｔ１の遅延を行う。図４の遅延操作ｔ１（Ｅ）が待機系クロック（Ｂ）に遅延操作ｔ１分の遅延を行った波形である。この操作により、遅延部４が運用系クロック（Ａ）と位相が同期した待機系同期化クロック（Ｃ）を生成する。図４の位相同期化後の期間において、運用系クロック（Ａ）と待機系同期化クロック（Ｃ）の位相が同期した状態を示す。
【００３３】
このように、本発明のクロック位相同期化装置５は、周波数測定部３０１が周波数比を測定し、第２の記憶部３０２に記憶し、記憶した周波数比に基づいて分周部３０３が周波数を変更して、位相量測定部２で測定した位相差を基に遅延部４が遅延操作を行う。これにより、本発明のクロック位相同期化装置５は、運用系クロックに同期した待機系同期化クロックを生成することができる。このため、本発明のクロック位相同期化装置５は、運用系クロックの周波数が上位システムあるいは演算ユニットの要求により変化しても、待機系同期化クロックが運用系クロックの周波数変化に追従してクロックの周波数と位相を同期することができるという効果がある。
【００３４】
図５は本発明のクロック位相同期化装置５を用いたクロック位相同期化システムの基本ブロック構成図である。
【００３５】
図５のクロック位相同期化システム１００はクロック位相同期化装置５と現用系クロック発振部７と切り替えスイッチ６とからなる。
【００３６】
現用系クロック発振部１は、パルスを発振する専用の発振回路である。現用系クロック発振部１は、クロック位相同期化システムの内部にある制御用プロセッサを動作させているクロック用の発振回路もしくは外部の発振装置などあっても良い。
【００３７】
切り替えスイッチ６は複数の入力端子のいずれかを選択して、出力端子に接続する電子回路である。切り替えスイッチ６は機械的接点を有するスイッチなどであっても良い。
【００３８】
現用系クロック発振部７が現用系クロックを発振し切り替えスイッチ６の入力端子の１つに現用系クロックを入力している。切り替えスイッチ６が現用系クロックを選択し運用系クロックとして出力する。クロック位相同期化装置５と演算ユニット８とが前述の運用系クロックを受け取る。演算ユニットは、入力された運用系クロックに基づいて動作する。
【００３９】
クロック位相同期化装置５の遅延部４が切り替えスイッチ６の他の入力端子に待機系同期化クロックを入力している。このとき、図１のクロック位相同期化装置５の動作説明で述べたとおり、クロック位相同期化装置５の遅延部４が出力する待機系同期化クロックの位相と、運用系クロックの位相とが一致している。
【００４０】
次に、現用系クロック発振部７に障害が発生した場合を説明する。
【００４１】
現用系クロック発振部７に障害が発生した場合に、現用系クロック発振部７が切り替えスイッチ６に自ら出力した障害通知信号を入力する。障害通知信号を受け取った切り替えスイッチ６が現用系クロック発振部７の出力が接続されている切り替えスイッチ６の入力端子と切り替えスイッチ６の出力端子との接続を切断し、クロック位相同期化装置５の遅延部４の出力が接続されている切り替えスイッチ６のもう１つの入力端子と切り替えスイッチ６の出力端子とを接続する。切り替えスイッチ６が待機系同期化クロックを運用系クロックとして出力する。この様に、本発明のクロック位相同期化システム１００が、現用系クロックと待機系同期化クロックとの位相が同期した状態にある時に切り替わっている為、このクロック位相同期化システム１００は演算ユニット８に対して位相の乱れがない運用系クロックを供給することができる。なお、クロック位相同期化装置５は第２の実施の形態のものと同じであっても良い。
【００４２】
図６は本発明のクロック位相同期化装置５を複数用いたクロック位相同期化システム１００の基本ブロック構成図である。
【００４３】
クロック位相同期化システム１００は現用系クロック発振部７、複数のクロック位相同期化装置５（クロック位相同期化装置５−１とクロック位相同期化装置５−２）、切り替えスイッチ６、切り替え指令部９、障害通知部１０および１つ以上の演算ユニット８（演算ユニット８−１と演算ユニット８−２）を備える。
【００４４】
現用系クロック発振部７は、パルスを発振する専用の発振回路である。現用系クロック発振部７は、クロック位相同期化システム１００の内部にある制御用プロセッサを動作させているクロック用の発振回路もしくは外部の発振装置などあっても良い。
【００４５】
現用系クロック発振部７が現用系クロックを発振し、切り替えスイッチ６の入力端子の１つに現用系クロックを入力している。
切り替えスイッチ６が現用系クロックを選択して運用系クロックを出力している。切り替えスイッチ６が演算ユニット８−１と演算ユニット８―２とクロック位相同期化装置５−１と５−２とに運用系クロックを入力している。このとき、図１のクロック位相同期化装置５の動作説明で述べたとおり、クロック位相同期化装置５−１とクロック位相同期化装置５−２とが出力する待機系同期化クロックの位相と運用系クロックの位相とが一致している。
【００４６】
次に、現用系クロック発振部７に障害が発生した場合を説明する。
【００４７】
現用系クロック発振部７に障害が発生した場合に、現用系クロック発振部７が自ら出力した障害通知信号を障害通知部１０とクロック位相同期化装置５−１とクロック位相同期化装置５−２と演算ユニット８−１と演算ユニット８−２とに入力する。
【００４８】
クロック位相同期化装置５−１とクロック位相同期化装置５−２とが、現用系クロック発振部７が出力した障害通知信号を受けて、障害通知部１０に自らの生存信号を出力する。
【００４９】
障害通知部１０が、現用系クロック発振部７が出力する障害通知信号とクロック位相同期化装置５−１とクロック位相同期化装置５−２とが出力する生存信号を収集する。障害通知部１０が、収集した障害通知信号と生存信号を基に各装置の使用可否の状態を一覧表などに表した装置生存情報を生成する。障害通知部１０が切り替え司令部９に装置生存情報を入力する。切り替え司令部９が、障害通知部１０から受け取った装置生存情報を基に生存しているクロック同期化装置５を選択して、切り替え指令信号を生成する。切り替え司令部９が切り替えスイッチ６に切り替え指令信号を出力する。
【００５０】
切り替えスイッチ６が、受け取った切り替え指令信号に基づき現用系クロック発振部７の出力から現用系クロックを受けている入力端子と切り替えスイッチ６の出力端子との接続を切断する。切り替えスイッチ６がクロック位相同期化装置５−１あるいはクロック位相同期化装置５−２のいずれか１台を選択する。ここでは、クロック位相同期化装置５−１を選択した場合とする。切り替えスイッチ６がクロック位相同期化装置５−１の出力を受けている切り替えスイッチ６の入力端子を切り替えスイッチ６の出力端子に接続する。その結果、切り替えスイッチ６がクロック位相同期化装置５−１から受け取った待機系同期化クロックを運用系クロックとして出力する。演算ユニット８−１と演算ユニット８−２とが、切り替わった運用系クロックを継続して受け取ることにより、運転を継続する。
【００５１】
さらに、クロック位相同期化装置５−１に障害が発生した場合を説明する。なおこの時点では、先に障害が発生した現用系クロック発振部７は、障害が発生したままの状態であるとする。
【００５２】
クロック位相同期化装置５−１の内部にある待機系クロック発振部１が、自ら出力した障害通知信号を障害通知部１０に出力する。現用系クロック発振部７とクロック位相同期化装置５−２と演算ユニット８−１と演算ユニット８−２とが、前述のクロック位相同期化装置５−１の内部にある待機系クロック発振部１が出力した障害通知信号を受け取る。
【００５３】
障害通知部１０が、現用系クロック発振部７の障害通知信号とクロック位相同期化装置５−１の障害通知信号とクロック位相同期化装置５−２の装置生存信号とを収集する。障害通知部１０が、収集した障害通知信号と生存信号を基に各装置の使用可否の状態を一覧表などに表した切り替え司令部９に装置生存情報を入力する。
【００５４】
切り替え司令部９が障害通知部１０から受け取った装置生存情報から、生存しているクロック位相同期化装置５を選択して切り替え指令信号を生成する。切り替え司令部９が前述の切り替え指令信号を切り替えスイッチ６に出力する。
【００５５】
切り替えスイッチ６が切り替え指令部９から受け取った替え指令信号に基づき、クロック位相同期化装置５−１の出力から待機系同期化クロックを受けている入力端子と切り替えスイッチ６の出力端子との接続を切断して、クロック位相同期化装置５−２の出力を受けている入力端子を切り替えスイッチ６の出力端子に接続する。演算ユニット８−１と演算ユニット８−２とが、切り替わった運用系クロックを継続して受け取ることにより、運転を継続する。
【００５６】
このように、運用系クロックが切り替わっても切り替わる前後で位相の乱れがないためクロック位相同期化システム１００が安定して動作を継続できる。
【００５７】
なお、図１、図２、図３、図５、図６において、遅延素子はディレーラインなどのアナログの遅延素子あるいはシフトレジスタを用いた遅延回路などでも良い。また、図３における分周部はＰＬＬ回路を用いた分周器、カウンタを用いた分周器などでも良い。
【００５８】
このように、本発明のクロック位相同期化システム１００は、運用系クロックの位相に同期した待機系同期化クロックを出力するクロック位相同期化装置５が複数あり、システム内のクロック発生源に障害が発生しても、周期が乱れない状態でこれらのクロック発生源を順次切り替えることができる。そのため、本発明のクロック位相同期化システム１００は、1つのクロック発生源に障害が発生してもシステムが止まることなく動作を継続できるという効果がある。
【００５９】
以上、実施形態を参照して本顔発明を説明したが、本顔発明は上記実施形態に限定されるものではない。本顔発明の構成や詳細には、本顔発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【００６０】
１    待機系クロック発振部
２    位相量測定部
３    第一の記憶部
４    遅延部
５    クロック位相同期化装置
５−１    クロック位相同期化装置
５−２    クロック位相同期化装置
６    切り替えスイッチ
７    現用系クロック発振部
８    演算ユニット
８−１    演算ユニット
８−２    演算ユニット
９    切り替え指令部
１０    障害通知部
１００    クロック位相同期化システム
３０１    周波数比測定部
３０２    第二の記憶部
３０３    分周部
４０１    遅延素子
４０２    位相差データ化部
４０３    セレクタ
４０４    遅延素子郡
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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