(57)【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタと容量素子を有する半導体装置の製造方法であって、
半導体基板上に選択的にＬＯＣＯＳ膜を形成することでアクティブ領域を形成する工程と、
前記アクティブ領域の表面にゲート絶縁膜を成膜する工程と、
前記ゲート絶縁膜上および前記ＬＯＣＯＳ膜上に第１のポリシリコン膜を成膜する工程と、
前記第１のポリシリコン膜を前記容量素子の下部電極及び前記ＭＯＳトランジスタのゲート電極にパターニングする工程と、
前記第１のポリシリコン膜をパターニングする工程の後に前記ＭＯＳトランジスタのうちでＬＤＤ型としないＭＯＳトランジスタの領域および容量素子の下側電極となる領域にＮ型の高濃度不純物注入を５×１０14〜２×１０16ｉｏｎｓ／ｃｍ2のドーズ量で行う第１の不純物注入工程と、
前記第１のポリシリコン膜をパターニングする工程の後に前記ＭＯＳトランジスタのうちでＬＤＤ型とするＭＯＳトランジスタにおいて、Ｎ型不純物によりＮ型ＬＤＤ領域を形成し、Ｐ型不純物によりＰ型ＬＤＤ領域を形成する工程と、
前記第１の不純物注入工程と、前記Ｎ型不純物によりＮ型ＬＤＤ領域を形成し、Ｐ型不純物によりＰ型ＬＤＤ領域を形成する工程の後に容量膜を成膜する工程と、
第２のポリシリコン膜を前記容量膜の上に成膜する工程と、
前記第２のポリシリコン膜を前記容量素子の上部電極および第２の抵抗素子となるようにパターニングする工程と、
前記第２のポリシリコン膜をパターニングする工程の後に、Ｎ型の高濃度不純物注入を５×１０14〜２×１０16ｉｏｎｓ／ｃｍ2のドーズ量で行う第２の不純物注入工程と、
前記第２のポリシリコン膜をパターニングする工程の後に、Ｐ型の高濃度不純物注入を５×１０14〜２×１０16ｉｏｎｓ／ｃｍ2のドーズ量で行う第３の不純物注入工程と、を少なくとも有する半導体回路装置の製造方法。
【請求項２】
前記Ｎ型不純物によりＮ型ＬＤＤ領域を形成し、Ｐ型不純物によりＰ型ＬＤＤ領域を形成する工程の後にサイドウォールを形成する工程を有する請求項１記載の半導体回路装置の製造方法。
【請求項３】
前記第２のポリシリコン膜は前記第１のポリシリコン膜より薄く形成される請求項１記載の半導体回路装置の製造方法。
【請求項４】
前記第２の抵抗素子は不純物濃度の異なるコンタクト領域を有する請求項１記載の半導体回路装置の製造方法。
【請求項５】
前記ＬＤＤ型とするＭＯＳトランジスタは、フォトマスクにより設定されるレジストパターンの幅によりＬＤＤ領域の長さが決定される請求項１記載の半導体回路装置の製造方法。
【請求項６】
前記Ｎ型の高濃度不純物注入を５×１０14〜２×１０16ｉｏｎｓ／ｃｍ2のドーズ量で行う工程と、
前記Ｐ型の高濃度不純物注入を５×１０14〜２×１０16ｉｏｎｓ／ｃｍ2のドーズ量で行う工程との間に熱処理する工程を有する請求項１記載の半導体回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＭＯＳトランジスタとポリシリコン容量素子とを有する半導体回路装置の製造方法に関する。
【背景技術】
【０００２】
少なくともＭＯＳトランジスタと容量素子とを基本となる素子として有する半導体基板上の半導体回路装置を製造する方法として主に以下の２つの方法がとられてきた。
【０００３】
方法（Ａ）として半導体基板を下部電極、ポリシリコンを上部電極として用いる方法が挙げられる。この場合、上部電極のポリシリコンはＭＯＳトランジスタのゲート電極と共通化、容量膜（２つの導体に挟まれた絶縁体、或いは誘電体）をゲート絶縁膜と共通化することで、殆ど工程を追加することなくＭＯＳトランジスタを有する半導体回路装置に容量素子を付加することができる。
【０００４】
方法（Ｂ）として下部、上部両方の電極にポリシリコンを用いる方法が挙げられる。この場合、いずれかの電極をＭＯＳトランジスタの電極と共通化することができるが、ＭＯＳトランジスタを有する半導体回路装置にこの容量素子を付加しようとすると、容量膜といずれか一方のポリシリコン膜を形成する工程を追加する必要が生じる。
【０００５】
方法（Ｂ）は方法（Ａ）と比較して、工程数が増加するが、その代わり、方法（Ａ）で問題となる下部電極の電位が半導体基板に固定されてしまうことやＰＮ接合を用いて半導体基板から電気的に分離することにより大きな接合容量が生じることを回避できるというメリットを有する。さらに、容量膜をＭＯＳトランジスタのゲート絶縁膜と無関係に設定できること、方法（Ａ）で形成した容量素子の上に積層することで、占有面積を圧倒的に小さくできること等のメリットを有する。
【０００６】
半導体回路装置に抵抗素子を付加する必要があり、抵抗素子をゲート電極とは異なるポリシリコン膜で形成する場合がある。（例えば、特許文献１参照）。この場合、抵抗素子に用いるポリシリコン膜を容量の一方の電極として用いることができれば、殆ど工程を追加することなく、方法（Ｂ）の容量を付加することが出来る。このようにメリットと工程数を鑑みながら、製造する半導体回路装置に適した方が選択される。
【０００７】
ＭＯＳトランジスタと抵抗素子と容量素子とを含む半導体装置については、工程数削減、特性改善のための発明が開示されている。（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特許２９６７２６５号公報
【特許文献２】特許２７０５４７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
まず、特許文献1に例示される課題について図３に従って説明する。これは第１のポリシリコン膜１０２からなるゲート電極、Ｓ／Ｄ領域１０８から成るＭＯＳトランジスタと、ポリシリコン抵抗膜１０３から構成される。このポリシリコン抵抗膜１０３はゲート電極を構成するポリシリコン膜１０２とは別の工程で製造される膜である。よって、これら２つのポリシリコン膜を用いてポリシリコン容量素子を形成することが可能である。この場合、ポリシリコン抵抗膜１０３のコンタクト領域低抵抗化のためのフォトマスク及び不純物注入工程はＭＯＳトランジスタのゲート電極及びＳ／Ｄ領域形成のための高濃度不純物注入と共通化できる。また、２つのポリシリコン膜から成る容量素子の上部電極の低抵抗化も共通化できる。しかしながら、容量素子の下部電極を低抵抗化するための専用のフォトマスク工程及び高濃度不純物注入工程を追加しなければならない。この工程追加が課題となる。工程追加により製造コストも当然増加となる。
【００１０】
次に特許文献２に例示される課題について図４に従って説明する。これは第１のポリシリコン膜１０２と高融点材１１１からなるゲート電極、Ｓ／Ｄ領域１０８、ＬＤＤ領域１０９から成るＭＯＳトランジスタと、第１のポリシリコン膜１０２と同時に形成されるポリシリコンからなる成るポリシリコン抵抗膜１０３と、第１のポリシリコンをポリシリコン容量の下部電極１０３ａ、高融点材をポリシリコン容量の上部電極１０３ｂ、容量膜１０７から成るポリシリコン容量素子から構成される。これの特徴はポリシリコン１層でＭＯＳトランジスタと抵抗膜と容量素子がつくれることである。このため第２のポリシリコン層の分だけ工程を簡略化できる。しかし、不純物注入工程数について考えると、ポリシリコン成膜後から高融点材の成膜までの間にＭＯＳトランジスタのＮ型ゲート、Ｐ型ゲート電極を作るために２回の高濃度不純物注入が必要である。容量素子下部電極への不純物注入はこれと共通化、抵抗素子への不純物注入も共通化、若しくは高抵抗が必要な場合は全面に低濃度不純物注入を行って、高濃度不純物注入で打ち返すことで、工程数を削減しても、少なくとも２回の高濃度不純物注入が必要である。また、これとは別にＳ／Ｄ領域形成のための高濃度不純物注入が最低でも２回必要である。つまり、少なくとも合計４回の高濃度不純物注入工程が必要となる。このようにポリシリコン膜を共通化したことによる工程簡略化以上の工程増加が課題となる。工程増加により製造コストも増加する。
【００１１】
さらに、ＭＯＳトランジスタの構成においてはサイドウォールを有するＬＤＤ構造が一般的に使用されるが、ＬＤＤ構造を有するＭＯＳトランジスタを静電気保護用のノーマリーオフトランジスタとして用いると、ＬＤＤ構造を持たない、いわゆるコンベンショナル型のＭＯＳトランジスタを用いた場合に比べ、静電気保護耐性が劣ることが知られている。そのため、ＬＤＤ構造を有するＭＯＳトランジスタを静電気保護用のノーマリーオフトランジスタとして用いる場合には、トランジスタサイズを大きくする必要がある。ここで、サイズを小さくできるコンベンショナル型のＭＯＳトランジスタを用いないのは、コンベンショナル型のＭＯＳトランジスタを形成するためには工程の追加が必要になるからであり、課題となっている。
【課題を解決するための手段】
【００１２】
本発明はこれらの製造工程の増加に鑑み成されたものである。上記課題を解決するために、本発明のＭＯＳトランジスタと容量素子を有する半導体装置の製造方法において、次の手段を採用する。
（ａ）ゲート絶縁膜を成膜する工程と、
（ｂ）前記ゲート絶縁膜上に第１のポリシリコン膜を成膜する工程と、
（ｃ）前記第１のポリシリコン膜を容量素子の下部電極及びＭＯＳトランジスタのゲート電極にパターニングする工程と、
（ｄ）Ｎ型の高濃度不純物注入（５×１０14〜２×１０16ｉｏｎｓ／ｃｍ2）を行う工程と、
（ｅ）容量膜を成膜する工程と、
（ｆ）前記絶縁膜上に第２のポリシリコン膜を成膜する工程と、
（ｇ）第２のポリシリコン膜を容量素子の上部電極にパターニングする工程と、
（ｈ）Ｎ型の高濃度不純物注入（５×１０14〜２×１０16ｉｏｎｓ／ｃｍ2）を行う工程と、
（ｉ）Ｐ型の高濃度不純物注入（５×１０14〜２×１０16ｉｏｎｓ／ｃｍ2）を行う工程を少なくとも有し、
ＭＯＳトランジスタのゲート電極が第１のポリシリコン膜から成り、
容量素子が第１のポリシリコン膜と工程（ｅ）の容量膜と第２のポリシリコン膜から成り、
工程（ｃ）にて、半導体回路装置の静電気保護回路として用いるＮ型のノーマリーオフトランジスタのゲート電極及びソース・ドレインの低抵抗化と、容量素子の下部電極の低抵抗化を同時に行い、
工程（ｈ）にて能動素子としてのＮ型ＭＯＳトランジスタのゲート電極及びソース・ドレインの低抵抗化と容量素子の上部電極の低抵抗化を同時に行うことでＭＯＳトランジスタと容量素子とを形成することを特徴とする。
【発明の効果】
【００１３】
ＭＯＳトランジスタのゲート電極に用いる第１のポリシリコン膜とは別の第２のポリシリコン膜を設けて、これを抵抗素子として用いる半導体回路装置において、第１と第２のポリシリコン膜でサンドイッチした容量素子を付加する場合に、容量素子の下部電極低抵抗化のための高濃度不純物注入を行うための工程を専用に追加しなくても、下部電極の低抵抗化が図れる。
【００１４】
第１と第２のポリシリコン膜でサンドイッチした容量素子とＬＤＤ構造を有するＭＯＳトランジスタを有する半導体回路装置を製造するための工程において、専用の工程を追加することなく、コンベンショナル型のＭＯＳトランジスタを同じ半導体回路装置上に製造することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の半導体回路装置の構成を示す平面図である。
【図２】本発明の半導体回路装置の構成を示す断面図である。
【図３】従来の半導体回路装置の構成の一例を示す断面図である。
【図４】従来の半導体回路装置の構成の他の例を示す断面図である。
【図５】本発明の半導体回路装置の製造過程を示す工程断面図である。
【図６】本発明の半導体回路装置の製造過程を示す工程断面図である。
【図７】本発明の半導体回路装置の製造過程を示す工程断面図である。
【図８】本発明の半導体回路装置の製造過程を示す工程断面図である。
【図９】本発明の半導体回路装置の製造過程を示す工程断面図である。
【図１０】本発明の半導体回路装置の製造過程を示す工程断面図である。
【図１１】本発明の半導体回路装置の製造過程を示す工程断面図である。
【発明を実施するための形態】
【００１６】
図面を参照しながら本発明の形態について説明する。図１は本発明の半導体回路装置の構成を示す平面図であり、図２は断面図である。本発明の半導体回路装置はアクティブ領域１０１内のＮ型ＭＯＳトランジスタ００１、Ｐ型ＭＯＳトランジスタ００２、静電気保護用ノーマリーオフトランジスタ００３と、ＬＯＣＯＳ膜１０４上の抵抗素子００４、ポリシリコン容量００５により構成され、Ｎ型ＭＯＳトランジスタ００１は第１のポリシリコン膜からなるＮ型ゲート電極１０２ａとＮ型Ｓ／Ｄ領域１０８ａとＮ型ＬＤＤ１０９ａから成り、Ｐ型ＭＯＳトランジスタ００２は第１のポリシリコン膜からなるＰ型ゲート電極１０２ｂとＰ型Ｓ／Ｄ領域１０８ｂとＰ型ＬＤＤ１０９ｂから成り、静電気保護用ノーマリーオフトランジスタ００３は第１のポリシリコン膜からなるＮ型ゲート電極１０２ａとＮ型Ｓ／Ｄ領域１１０から成り、いずれのトランジスタもゲート電極の側面にサイドウォール１０６が形成されている。また、ＬＯＣＯＳ膜１０４上の抵抗素子００４は第２のポリシリコン膜からなるポリシリコン抵抗膜１０３からなり、ポリシリコン容量００５は第１のポリシリコン膜からなる下部電極１０３ｂと第２のポリシリコン膜からなる上部電極１０３ａに挟まれた容量膜１０７で構成されている。
【００１７】
図５から図１１は、本発明の半導体回路装置の製造過程を示す工程断面図である。
まず、半導体基板表面に素子分離のための厚い酸化膜であるＬＯＣＯＳ膜１０４を選択的に形成する。ＬＯＣＯＳ膜１０４が形成されていない領域はＭＯＳトランジスタ等を形成するための領域でアクティブ領域１０１と呼ばれる。（図５参照）
このＬＯＣＯＳ膜作成方法は既知であり、本発明の主旨ではないので、詳細については省く。また、半導体基板中には通常、Ｎｗｅｌｌ領域、Ｐｗｅｌｌ領域を形成するが、これらも本発明の主旨ではないので省略した。
【００１８】
次にアクティブ領域の絶縁膜を除去し、半導体基板表面を清浄にした後に所望の厚みのゲート絶縁膜（１０５）を形成する。ゲート絶縁膜上に第１のポリシリコン膜１０２を成膜し、フォトマスクを利用して、所望の形状に第１のポリシリコン膜をパターニングする。（図６参照）
続いて、フォトマスクを利用して、所望の領域を開口して、例えば、５×１０14から２×１０16ｉｏｎｓ／ｃｍ2のドーズ量で高濃度のＰｈｏｓ（リン）を不純物注入し、静電気保護用ノーマリーオフトランジスタのＮ型ゲート電極１０２ａ及びＳ／Ｄ領域１１０、ポリシリコン容量の下部電極１０３ｂとなる第１のポリシリコン膜を低抵抗化する。（図７参照）
【００１９】
同様にフォトマスクを利用して、ＮＭＯＳトランジスタに例えば１×１０12から２×１０14ｉｏｎｓ／ｃｍ2程度のドーズ量でＰｈｏｓを不純物注入してＮ型ＬＤＤ領域１０９ａ、ＰＭＯＳトランジスタに例えば１×１０13から２×１０14ｉｏｎｓ／ｃｍ2程度のドーズ量でＢＦ2を不純物注入してＰ型ＬＤＤ領域１０９ｂを形成する。（図８参照）
続いて、全面に酸化膜を１０００から３０００オングストローム程度成膜した後に異方性エッチングを行うことで、ＬＤＤ型ＭＯＳトランジスタを形成するのに必要なサイドウォール１０６を形成する。（図９参照）
【００２０】
次に容量素子形成のための容量膜１０７を成膜する。（図１０参照）
次に容量膜上に第２のポリシリコン膜を成膜し、抵抗素子の抵抗を所望の抵抗値に合わせるための不純物注入を行う。それから、フォトマスクを利用して、所望の形状に第２のポリシリコン膜をパターニングしてポリシリコン抵抗膜１０３と後にポリシリコン容量の上部電極１０３ａとなる領域を形作る。（図１１参照）
【００２１】
次にフォトマスクを利用して、ＮＭＯＳトランジスタのゲート電極とＳ／Ｄ領域、容量素子の上部電極である第２のポリシリコン膜、Ｎ型の抵抗素子のコンタクト領域に選択的に不純物注入を行い、Ｎ型Ｓ／Ｄ領域１０８ａ、Ｎ型ポリシリコンゲート電極、容量素子のＮ型ポリシリコン上部電極１０３ａ、抵抗素子のＮ型コンタクト領域（図示しない）を形成する。同様にフォトマスクを利用して、ＰＭＯＳトランジスタのゲート電極とＳ／Ｄ領域、Ｐ型の抵抗素子のコンタクト領域に選択的に不純物注入を行い、Ｐ型Ｓ／Ｄ領域、Ｐ型ポリシリコンゲート電極、抵抗素子のＰ型コンタクト領域を形成する。このＮ型、Ｐ型の不純物注入は５×１０14から２×１０16ｉｏｎｓ／ｃｍ2程度で、不純物注入後に不純物活性化のための熱処理を行って低抵抗化する。このようにして所望のＮ型ＭＯＳトランジスタ、Ｐ型ＭＯＳトランジスタ、静電気保護用ノーマリーオフトランジスタ、抵抗素子、容量素子が得られる。（図２参照）
【００２２】
この後に層間絶縁膜を形成して、コンタクト、メタル配線等を行うことで半導体回路装置が完成する。層間絶縁膜以降の工程については本発明の主旨から外れるので詳細な説明は省く。
【実施例１】
【００２３】
高抵抗、高精度な抵抗素子が不要な場合は、抵抗素子を第１のポリシリコン膜でつくることが可能である。
【００２４】
より高抵抗、高精度な抵抗素子をつくるために、第２のポリシリコン膜で抵抗素子をつくり、その厚さを第１のポリシリコン膜の厚さより薄くする。具体的には、通常、第１のポリシリコン膜は２０００から４０００オングストロームくらいであることが多い。第２のポリシリコン膜の厚さを２００から２０００オングストロームくらいまで薄くする。
【００２５】
ポリシリコンはその名の通り、多結晶体であるため、単位体積あたりの不純物の濃度が薄いと、その抵抗値の製造バラツキが非常に大きくなる傾向にある。バラツキを抑えるためには単位体積あたりの不純物濃度を濃くすればよいが、それでは抵抗値が小さくなってしまう。それで、ポリシリコンの膜厚を薄くすることで、単位体積あたりの不純物濃度を濃く、つまり抵抗値のバラツキ抑制と高抵抗とを両立することができる。
【００２６】
また、第１のポリシリコン膜はサイドウォール形成の際に表面が極僅かであるが削られる。よって第１のポリシリコン膜の抵抗バラツキの要因となる。第２のポリシリコン膜を抵抗素子に用いると、このように表面が削られるようなプロセスを受けないので、第１のポリシリコン膜より高精度な抵抗素子が得られる。
【００２７】
同一チップ内で抵抗の小さい抵抗素子と抵抗の大きい抵抗素子が同時に必要になった場合、第１のポリシリコン膜で抵抗の小さい抵抗素子をつくり、第２のポリシリコン膜で抵抗の大きい抵抗素子をつくる。
【実施例２】
【００２８】
先に説明した製造方法では、ＬＤＤ領域をＬＤＤ領域形成のための不純物注入でつくっていたが、この不純物注入を行わずに、高濃度に不純物注入されるＳ／Ｄ領域の不純物が熱拡散した領域を高抵抗領域、つまりＬＤＤ領域として利用することで、ＭＯＳトランジスタを形成することもできる。
【実施例３】
【００２９】
先に説明した製造方法では、ＬＤＤ形成のためのサイドウォール形成工程を含んでいたが、サイドウォールを利用しなくても、例えばフォトマスクを利用して、ＬＤＤ型のＭＯＳトランジスタがもつ高抵抗領域をつくることが可能である。ただし、フォトマスクを利用すると、ＬＤＤ領域、つまり高抵抗領域の長さがマスクずれの影響を受けて変わってくるので、ＭＯＳトランジスタの特性は悪くなる。反面、サイドウォール工程がなくなるというメリットもある。いずれにしろ、この工程はなくてもＭＯＳトランジスタを形成することが可能である。
【実施例４】
【００３０】
先に説明した製造方法において、静電気保護用ノーマリーオフトランジスタのＮ型Ｓ／Ｄ領域形成用の不純物注入を行ったあと、Ｐ型ＭＯＳトランジスタ用のＰ型の高濃度不純物注入を行うまでの間に熱処理を入れる。
【００３１】
静電気保護用ノーマリーオフトランジスタのＮ型Ｓ／Ｄ領域は熱によって拡散する。前に述べたように、静電気保護耐性は発熱領域の体積に依存するので、ノーマリーオフトランジスタのＮ型Ｓ／Ｄ領域が半導体基板深くまで拡散すると、同じ静電気保護耐性を得るための面積は小さくてすむようになる。これによってノーマリーオフトランジスタのサイズを小さくすることができる。また、拡散によってドレインの耐圧を上げることもできる。ＬＤＤ用の不純物注入の後に熱処理をいれれば、ＬＤＤ領域が熱拡散するので、ＬＤＤ型ＭＯＳトランジスタのドレインの耐圧を上げることができる。容量膜形成の後に熱処理を入れれば、容量膜の特性を改善することができる。
【００３２】
Ｐ型ＭＯＳトランジスタ用のＰ型の高濃度不純物注入の後の熱処理では、Ｐ型で通常用いられるＢｏｒｏｎがゲート酸化膜を突き抜けて半導体基板にまで達する現象が見られる。これはＭＯＳトランジスタの重要な特性である閾値の変動を意味する。よって、この工程以降ではＢｏｒｏｎが半導体基板にまで達しない温度以下でしか熱処理することができない。そのため通常は高くても８５０℃くらいまでである。或いは従来炉のような緩やかな熱処理ではなく、ＲＴＡやランプアニール法のような高速な熱処理を行う場合にはもう少し温度を高く出来るが、温度と時間からみた熱履歴でみると同程度の熱処理しかかけることができない。そのために、熱をかけたいが、Ｐ型ＭＯＳトランジスタのＢｏｒｏｎ突き抜けの問題のために熱をかけることが出来ないことがしばしばある。
【００３３】
Ｂｏｒｏｎが突き抜けてしまう温度以上の熱処理を施すような場合は、ゲート電極へのＰ型の高濃度不純物注入工程以前に行う必要があるが、本発明の製造方法では該当する高濃度不純物注入が高濃度不純物注入の１番最後に行われるため、比較的自由に熱処理を入れることが可能である。
【実施例５】
【００３４】
Ｎ型ＭＯＳトランジスタのゲート電極にＰ型の高濃度不純物注入を行って、Ｐ型のゲート電極にしてもよい。この時、仕事関数の差で閾値が高くなるが、Ｎ型ＭＯＳトランジスタとして問題なく用いることができる。これは同一チップ内の全てのＭＯＳトランジスタをそのようにしてもよいし、一部だけをそのようにして、同一チップ内にＮ型ゲートのＮ型ＭＯＳトランジスタとＰ型ゲートのＮ型ＭＯＳトランジスタを混載してもよい。
同様にして、Ｐ型ＭＯＳトランジスタもＮ型のゲート電極にしてよい。
【実施例６】
【００３５】
静電気保護用ノーマリーオフトランジスタのＳ／Ｄ領域及びゲート電極に、Ｎ型ＭＯＳトランジスタ用のＮ型の高濃度不純物注入を行ってもよい。これによって、静電気保護用ノーマリーオフトランジスタのＳ／Ｄ領域の抵抗が更に小さくなり、局所的な発熱を抑えることができる。つまりノーマリーオフトランジスタの占める面積を更に小さくすることが可能となる。
【符号の説明】
【００３６】
００１    Ｎ型ＭＯＳトランジスタ
００２    Ｐ型ＭＯＳトランジスタ
００３    静電気保護用ノーマリーオフトランジスタ
００４    抵抗素子
００５    ポリシリコン容量
１０１    アクティブ領域
１０２    第１のポリシリコン膜
１０２ａ  Ｎ型ゲート電極
１０２ｂ  Ｐ型ゲート電極
１０３    ポリシリコン抵抗膜
１０３ａ  ポリシリコン容量の上部電極
１０３ｂ  ポリシリコン容量の下部電極
１０４    ＬＯＣＯＳ膜
１０５    ゲート絶縁膜
１０６    サイドウォール
１０７    容量膜
１０８    Ｓ／Ｄ領域
１０８ａ  Ｎ型Ｓ／Ｄ領域
１０８ｂ  Ｐ型Ｓ／Ｄ領域
１０９ａ  Ｎ型ＬＤＤ
１０９ｂ  Ｐ型ＬＤＤ
１１０    静電気保護用ノーマリーオフトランジスタのＮ型Ｓ／Ｄ領域
１１１    高融点材
１１２    フォトレジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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