(57)【特許請求の範囲】
【請求項１】
アクティブマトリクス型の表示装置であって、
表示すべき画像を表す信号を伝達するための複数の映像信号線と、
前記複数の映像信号線と交差する複数の走査信号線および複数の制御線と、
前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された、表示すべき画像を形成する複数の画素回路と、
前記複数の画素回路に電源電位を供給する複数の電源線と、
前記複数の走査信号線および前記複数の制御線を選択的または一括的に駆動する走査信号線駆動回路と、
前記表示すべき画像を表す信号を印加することにより前記複数の映像信号線を駆動する映像信号線駆動回路と、
前記複数の電源線を駆動する電源制御回路と
を備え、
前記画素回路は、
前記電源線から与えられる電流により駆動される電気光学素子と、
前記電気光学素子を流れる電流の経路上に設けられ、当該経路に流されるべき電流を決定する駆動用トランジスタと、
前記駆動用トランジスタの制御端子と前記映像信号線との間に設けられ、前記走査信号線駆動回路により前記走査信号線がアクティブとなるよう駆動されるときに前記駆動用トランジスタの前記制御端子と前記映像信号線とを接続する書き込み制御トランジスタと、
前記駆動用トランジスタの一方の導通端子と前記電源線との間に設けられ、前記走査信号線駆動回路により前記制御線がアクティブとなるよう駆動されるときに前記一方の導通端子と前記電源線とを接続する発光制御トランジスタと、
前記駆動用トランジスタの他方の導通端子と制御端子との間に設けられたコンデンサとを含み、
前記走査信号線駆動回路は、
前記画像が表示される前におけるフレーム期間開始時点後に設定される前記電気光学素子を初期化するための初期化期間、および当該初期化期間後に設定される前記駆動用トランジスタの閾値電圧を補償するための閾値検出期間に、前記複数の走査信号線のうちの二つ以上を一括的にアクティブとなるよう駆動するとともに、前記初期化期間および前記の閾値検出期間に、前記複数の制御線のうちの二つ以上を一括的にアクティブとなるよう駆動した後、前記画像を表示するために前記複数の走査信号線を選択的に駆動し、
かつ、前記発光制御トランジスタを導通状態にする期間が全て略同一の長さとなるよう、前記閾値検出期間後の時点から前記複数の走査信号線のうちの二つ以上が選択され終わる時点までの少なくとも一部の期間、前記二つ以上の走査信号線に対応する二つ以上の制御線を非アクティブとなるよう駆動した後、当該時点から次の初期化期間の開始時点までの少なくとも一部の期間、前記二つ以上の制御線を一括的にアクティブとなるよう駆動し、
前記電源制御回路は、前記初期化期間に、前記電気光学素子を初期化するための初期化電位を前記複数の電源線に与え、前記初期化期間以外の期間に、前記電源電位を前記複数の電源線に与えることを特徴とする、表示装置。
【請求項２】
前記走査信号線駆動回路は、前記初期化期間および前記閾値検出期間に、前記複数の走査信号線および前記複数の制御線を複数群にグループ化したときの一群の走査信号線および制御線をそれぞれ一括的にアクティブとなるよう駆動するとともに、前記初期化期間および前記閾値検出期間とは異なる期間に設定される１以上の異なる初期化期間および異なる閾値検出期間に、前記一群とは異なる一群毎に前記走査信号線および前記制御線をそれぞれ一括的にアクティブとなるよう駆動することを特徴とする、請求項１に記載の表示装置。
【請求項３】
前記走査信号線駆動回路は、前記発光制御トランジスタを導通状態にする期間が全て略同一の長さとなるよう、前記画像を表示するために選択的にアクティブとなるよう駆動される走査信号線が選択され終わる毎に、当該走査信号線に対応する制御線をアクティブとなるよう駆動することを特徴とする、請求項２に記載の表示装置。
【請求項４】
前記複数の電源線は、複数群にグループ化したときの同一群の２つの電源線が隣接しないよう、異なる群毎に１つずつ順に設けられることを特徴とする、請求項２に記載の表示装置。
【請求項５】
前記複数の電源線のうちの一群に共通的に接続される１つの共通電源線を前記群毎にさらに備え、
前記電源制御回路は、前記初期化期間または前記異なる初期化期間に、前記群毎に対応する１つの共通電源線を介して前記初期化電位を前記複数の電源線に与えることを特徴とする、請求項２に記載の表示装置。
【請求項６】
前記走査信号線駆動回路は、前記初期化期間および前記閾値検出期間に、前記複数の走査信号線および前記複数の制御線を複数群にグループ化したときの一群の走査信号線および制御線をそれぞれ一括的にアクティブとなるよう駆動するとともに、前記初期化期間および前記閾値検出期間とは異なる期間に設定される１以上の異なる初期化期間および異なる閾値検出期間に、前記一群とは異なる一群毎に前記走査信号線および前記制御線をそれぞれ一括的にアクティブとなるよう駆動し、前記異なる閾値検出期間後の時点から前記一群の走査信号線が選択され終わる時点までの少なくとも一部の期間、当該一群の走査信号線に対応する一群の制御線を非アクティブとなるよう駆動した後、当該時点から次の異なる初期化期間の開始時点までの少なくとも一部の期間、前記一群の制御線を一括的にアクティブとなるよう駆動することを特徴とする、請求項１に記載の表示装置。
【請求項７】
前記複数の制御線のうちの二つ以上に共通的に接続される少なくとも１つの共通制御線をさらに備え、
前記走査信号線駆動回路は、前記少なくとも１つの共通制御線を駆動することにより、前記制御線を一括的に駆動することを特徴とする、請求項１に記載の表示装置。
【請求項８】
前記電気光学素子と並列に接続される補助コンデンサをさらに備えることを特徴とする、請求項１に記載の表示装置。
【請求項９】
前記表示すべき画像を表す信号を伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線および複数の制御線と、前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された、表示すべき
画像を形成する複数の画素回路と、前記複数の画素回路に電源電位を供給する複数の電源線とを備えるアクティブマトリクス型の表示装置を駆動する方法であって、
前記複数の走査信号線および前記複数の制御線を選択的または一括的に駆動する走査信号線駆動ステップと、
前記表示すべき画像を表す信号を印加することにより前記複数の映像信号線を駆動する映像信号線駆動ステップと、
前記複数の電源線を駆動する電源制御ステップと
を備え、
前記画素回路は、
前記電源線から与えられる電流により駆動される電気光学素子と、
前記電気光学素子を流れる電流の経路上に設けられ、当該経路に流されるべき電流を決定する駆動用トランジスタと、
前記駆動用トランジスタの制御端子と前記映像信号線との間に設けられ、前記走査信号線駆動ステップにより前記走査信号線がアクティブとなるよう駆動されるときに前記駆動用トランジスタの前記制御端子と前記映像信号線とを接続する書き込み制御トランジスタと、
前記駆動用トランジスタの一方の導通端子と前記電源線との間に設けられ、前記走査信号線駆動ステップにより前記制御線がアクティブとなるよう駆動されるときに前記一方の導通端子と前記電源線とを接続する発光制御トランジスタと、
前記駆動用トランジスタの他方の導通端子と制御端子との間に設けられたコンデンサとを含み、
前記走査信号線駆動ステップでは、
前記画像が表示される前におけるフレーム期間開始時点後に設定される前記電気光学素子を初期化するための初期化期間、および当該初期化期間後に設定される前記駆動用トランジスタの閾値電圧を補償するための閾値検出期間に、前記複数の走査信号線のうちの二つ以上を一括的にアクティブとなるよう駆動するとともに、前記閾値検出期間に、前記複数の制御線のうちの二つ以上を一括的にアクティブとなるよう駆動した後、前記画像を表示するために前記複数の走査信号線を選択的に駆動し、
かつ、前記発光制御トランジスタを導通状態にする期間が全て略同一の長さとなるよう、前記閾値検出期間後の時点から前記複数の走査信号線のうちの二つ以上が選択され終わる時点までの少なくとも一部の期間、前記二つ以上の走査信号線に対応する二つ以上の制御線を非アクティブとなるよう駆動した後、当該時点から次の初期化期間の開始時点までの少なくとも一部の期間、前記二つ以上の制御線を一括的にアクティブとなるよう駆動し、
前記電源制御ステップでは、前記初期化期間に、前記電気光学素子を初期化するための初期化電位を前記複数の電源線に与え、前記初期化期間以外の期間に、前記電源電位を前記複数の電源線に与えることを特徴とする、表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関し、より詳細的には有機ＥＬディスプレイなどの電流で駆動される自発光型表示素子を備えた表示装置およびその駆動方法に関する。
【背景技術】
【０００２】
薄型、高画質、低消費電力の表示装置として、従来より有機ＥＬ（Electro Luminescence）ディスプレイが知られている。この有機ＥＬディスプレイには、電流で駆動される自発光型表示素子である有機ＥＬ素子およびこれを駆動するための駆動用トランジスタを含む画素回路がマトリクス状に複数配置されている。【０００３】
このような有機ＥＬ素子などの電流駆動型表示素子に流される電流量を制御する方式は、表示素子のデータ信号線電極に流れるデータ信号電流により、表示素子に流すべき電流を制御する定電流型制御方式（または電流指定型駆動方式）と、データ信号電圧に応じた電圧により表示素子に流すべき電流を制御する定電圧型制御方式（または電圧指定型駆動方式）とに大別される。これらの方式のうち、定電圧型制御方式によって有機ＥＬディスプレイで表示を行うときには、駆動用トランジスタの閾値電圧のばらつきや、有機ＥＬ素子の経時劣化による高抵抗化から生じる電流減少（輝度低下）を補償する必要がある。これに対して、定電流型制御方式では、上記閾値電圧や有機ＥＬ素子の内部抵抗とは無関係に、有機ＥＬ素子に一定の電流が流れるようデータ信号の電流値が制御されるため、通常上記補償は必要とはならない。しかし、この定電流型制御方式では、定電圧型制御方式よりも駆動用トランジスタ数や配線数が増加するため、開口率が低下することが知られており、そのために定電圧型制御方式が広く採用されている。【０００４】
ここで、定電圧型制御方式を採用する構成において上記補償動作を行う画素回路は、従来より各種の構成が知られている。日本特開２００６−２１５２７５号公報には、図２１に示す画素回路８０が記載されている。この画素回路８０は、ＴＦＴ（Thin Film Transistor）８１〜８５、コンデンサ８６、および有機ＥＬ素子８７を含んでいる。画素回路８０に対して書き込みを行うときには、まず、ＴＦＴ８２およびＴＦＴ８４をオン状態にし、ＴＦＴ８５（駆動用トランジスタ）のゲート−ソース間電圧を初期化する。次に、ＴＦＴ８４およびＴＦＴ８３を順にオフ状態にし、ＴＦＴ８５の閾値電圧をコンデンサ８６に保持させる。次に、データ線ＤＴＬにデータ電位を印加すると共に、ＴＦＴ８１をオン状態にする。このように各ＴＦＴを制御することにより、ＴＦＴ８５の閾値電圧のばらつきや、有機ＥＬ素子８７の経時劣化による高抵抗化（から生じる電流減少）を補償することができる。【０００５】
画素回路８０は、データ線ＤＴＬ、４本の制御線ＷＳＬ、ＡＺＬ１、ＡＺＬ２、ＤＳＬ、および３本の電源線（Ｖｏｆｓ用配線、Ｖｃｃ用配線、およびＶｓｓ用配線）に接続されている。一般に、画素回路に接続される配線（特に、制御線）の本数が多いほど、回路は複雑になり、製造コストは高くなる。そこで日本特開２００６−２１５２７５号公報には、ＴＦＴ８２またはＴＦＴ８４のソース端子を制御線ＷＳＬに接続した画素回路が記載されている。また日本特開２００７−３１６４５３号公報には、ＴＦＴ８２のゲート端子を１行上の制御線ＷＳＬに接続した画素回路が記載されている。このように制御線と電源線を共通化することにより、配線の本数を削減することができる。【０００６】
日本特開２００７−３１０３１１号公報には、図２２に示す画素回路９０が記載されている。画素回路９０は、ＴＦＴ９１、ＴＦＴ９２、コンデンサ９３、および有機ＥＬ素子９４を含んでいる。画素回路９０に対して書き込みを行うときには、まず、ＴＦＴ９１をオン状態に制御する。次に、電源線ＤＳＬに初期化電位を印加して、有機ＥＬ素子９４のアノード端子に初期化電位を与える。次に、電源線ＤＳＬに電源電位を印加して、ＴＦＴ９２（駆動用トランジスタ）の閾値電圧をコンデンサ９３に保持させる。次に、データ線ＤＴＬにデータ電位を印加する。このように電源線から初期化電位を与えることにより、少ない素子数でＴＦＴ９２の閾値電圧のばらつきを補償することができる。日本特開２００７−１４８１２９号公報には、電源線から初期化電位を与え、データ線から基準電位を与える画素回路が記載されている。日本特開２００８−３３１９３号公報には、書き込みを行う前の複数の水平期間で補償動作を行う画素回路が記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】日本特開２００６−２１５２７５号公報
【特許文献２】日本特開２００７−３１６４５３号公報
【特許文献３】日本特開２００７−３１０３１１号公報
【特許文献４】日本特開２００７−１４８１２９号公報
【特許文献５】日本特開２００８−３３１９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
図２１に示す画素回路８０に対して、日本特開２００６−２１５２７５号公報または日本特開２００７−３１６４５３号公報に記載された方法を適用すれば、画素回路に接続される配線の本数を削減することができる。しかしながら、この方法で得られた画素回路には、ＴＦＴの個数が多いという問題がある。これに対して、図２２に示す画素回路９０では、ＴＦＴの個数は少ない。しかしながら、画素回路９０を使用するときには、電源線ＤＳＬを制御線ＷＳＬと連動して駆動する必要がある。このため、電源制御回路には電源線ＷＳＬと同数の出力バッファが必要となる。また、電源線ＤＳＬの電位は制御線ＷＳＬの選択期間に合わせて短時間で変化する必要があるので、電源制御回路に設ける出力バッファには大きな電流駆動能力が必要となる。したがって、画素回路９０には、電源制御回路の回路規模や消費電力が大きくなるという問題がある。【０００９】
また、日本特開２００８−３３１９３号公報に記載された方法を適用すれば、補償動作に必要な期間を十分に確保できる反面で構成が複雑となり、その他の従来例のように閾値電圧の補償動作（閾値検出とも呼ばれる）を選択期間内に行えば、構成を簡易にすることができる反面で、補償動作に必要な期間を十分に確保できないという問題点がある。【００１０】
それ故に、本発明は、画素回路の開口率を大きく保ちつつ、電源制御回路の回路規模や消費電力を小さくし、簡易な構成で閾値検出のための期間を十分に確保することができる表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の第１の局面は、アクティブマトリクス型の表示装置であって、
表示すべき画像を表す信号を伝達するための複数の映像信号線と、
前記複数の映像信号線と交差する複数の走査信号線および複数の制御線と、
前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された、表示すべき画像を形成する複数の画素回路と、
前記複数の画素回路に電源電位を供給する複数の電源線と、
前記複数の走査信号線および前記複数の制御線を選択的または一括的に駆動する走査信号線駆動回路と、
前記表示すべき画像を表す信号を印加することにより前記複数の映像信号線を駆動する映像信号線駆動回路と、
前記複数の電源線を駆動する電源制御回路と
を備え、
前記画素回路は、
前記電源線から与えられる電流により駆動される電気光学素子と、
前記電気光学素子を流れる電流の経路上に設けられ、当該経路に流されるべき電流を決定する駆動用トランジスタと、
前記駆動用トランジスタの制御端子と前記映像信号線との間に設けられ、前記走査信号線駆動回路により前記走査信号線がアクティブとなるよう駆動されるときに前記駆動用トランジスタの前記制御端子と前記映像信号線とを接続する書き込み制御トランジスタと、
前記駆動用トランジスタの一方の導通端子と前記電源線との間に設けられ、前記走査信号線駆動回路により前記制御線がアクティブとなるよう駆動されるときに前記一方の導通端子と前記電源線とを接続する発光制御トランジスタと、
前記駆動用トランジスタの他方の導通端子と制御端子との間に設けられたコンデンサとを含み、
前記走査信号線駆動回路は、
前記画像が表示される前におけるフレーム期間開始時点後に設定される前記電気光学素子を初期化するための初期化期間、および当該初期化期間後に設定される前記駆動用トランジスタの閾値電圧を補償するための閾値検出期間に、前記複数の走査信号線のうちの二つ以上を一括的にアクティブとなるよう駆動するとともに、前記初期化期間および前記の閾値検出期間に、前記複数の制御線のうちの二つ以上を一括的にアクティブとなるよう駆動した後、前記画像を表示するために前記複数の走査信号線を選択的に駆動し、
かつ、前記発光制御トランジスタを導通状態にする期間が全て略同一の長さとなるよう、前記閾値検出期間後の時点から前記複数の走査信号線のうちの二つ以上が選択され終わる時点までの少なくとも一部の期間、前記二つ以上の走査信号線に対応する二つ以上の制御線を非アクティブとなるよう駆動した後、当該時点から次の初期化期間の開始時点までの少なくとも一部の期間、前記二つ以上の制御線を一括的にアクティブとなるよう駆動し、
前記電源制御回路は、前記初期化期間に、前記電気光学素子を初期化するための初期化電位を前記複数の電源線に与え、前記初期化期間以外の期間に、前記電源電位を前記複数の電源線に与えることを特徴とする。
【００１３】
本発明の第２の局面は、本発明の第１の局面において、
前記走査信号線駆動回路は、前記初期化期間および前記閾値検出期間に、前記複数の走査信号線および前記複数の制御線を複数群にグループ化したときの一群の走査信号線および制御線をそれぞれ一括的にアクティブとなるよう駆動するとともに、前記初期化期間および前記閾値検出期間とは異なる期間に設定される１以上の異なる初期化期間および異なる閾値検出期間に、前記一群とは異なる一群毎に前記走査信号線および前記制御線をそれぞれ一括的にアクティブとなるよう駆動することを特徴とする。
【００１４】
本発明の第３の局面は、本発明の第２の局面において、
前記走査信号線駆動回路は、前記発光制御トランジスタを導通状態にする期間が全て略同一の長さとなるよう、前記画像を表示するために選択的にアクティブとなるよう駆動される走査信号線が選択され終わる毎に、当該走査信号線に対応する制御線をアクティブとなるよう駆動することを特徴とする。
【００１５】
本発明の第４の局面は、本発明の第２の局面において、
前記複数の電源線は、複数群にグループ化したときの同一群の２つの電源線が隣接しないよう、異なる群毎に１つずつ順に設けられることを特徴とする。
【００１６】
本発明の第５の局面は、本発明の第２の局面において、
前記複数の電源線のうちの一群に共通的に接続される１つの共通電源線を前記群毎にさらに備え、
前記電源制御回路は、前記初期化期間または前記異なる初期化期間に、前記群毎に対応する１つの共通電源線を介して前記初期化電位を前記複数の電源線に与えることを特徴とする。
【００１８】
本発明の第６の局面は、本発明の第１の局面において、
前記走査信号線駆動回路は、前記初期化期間および前記閾値検出期間に、前記複数の走査信号線および前記複数の制御線を複数群にグループ化したときの一群の走査信号線および制御線をそれぞれ一括的にアクティブとなるよう駆動するとともに、前記初期化期間および前記閾値検出期間とは異なる期間に設定される１以上の異なる初期化期間および異なる閾値検出期間に、前記一群とは異なる一群毎に前記走査信号線および前記制御線をそれぞれ一括的にアクティブとなるよう駆動し、前記異なる閾値検出期間後の時点から前記一群の走査信号線が選択され終わる時点までの少なくとも一部の期間、当該一群の走査信号線に対応する一群の制御線を非アクティブとなるよう駆動した後、当該時点から次の異なる初期化期間の開始時点までの少なくとも一部の期間、前記一群の制御線を一括的にアクティブとなるよう駆動することを特徴とする。
【００１９】
本発明の第７の局面は、本発明の第１の局面において、
前記複数の制御線のうちの二つ以上に共通的に接続される少なくとも１つの共通制御線をさらに備え、
前記走査信号線駆動回路は、前記少なくとも１つの共通制御線を駆動することにより、前記制御線を一括的に駆動することを特徴とする。
【００２１】
本発明の第８の局面は、本発明の第１の局面において、
前記電気光学素子と並列に接続される補助コンデンサをさらに備えることを特徴とする。
【００２２】
本発明の第９の局面は、前記表示すべき画像を表す信号を伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線および複数の制御線と、前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された、表示すべき
画像を形成する複数の画素回路と、前記複数の画素回路に電源電位を供給する複数の電源線とを備えるアクティブマトリクス型の表示装置を駆動する方法であって、
前記複数の走査信号線および前記複数の制御線を選択的または一括的に駆動する走査信号線駆動ステップと、
前記表示すべき画像を表す信号を印加することにより前記複数の映像信号線を駆動する映像信号線駆動ステップと、
前記複数の電源線を駆動する電源制御ステップと
を備え、
前記画素回路は、
前記電源線から与えられる電流により駆動される電気光学素子と、
前記電気光学素子を流れる電流の経路上に設けられ、当該経路に流されるべき電流を決定する駆動用トランジスタと、
前記駆動用トランジスタの制御端子と前記映像信号線との間に設けられ、前記走査信号線駆動ステップにより前記走査信号線がアクティブとなるよう駆動されるときに前記駆動用トランジスタの前記制御端子と前記映像信号線とを接続する書き込み制御トランジスタと、
前記駆動用トランジスタの一方の導通端子と前記電源線との間に設けられ、前記走査信号線駆動ステップにより前記制御線がアクティブとなるよう駆動されるときに前記一方の導通端子と前記電源線とを接続する発光制御トランジスタと、
前記駆動用トランジスタの他方の導通端子と制御端子との間に設けられたコンデンサとを含み、
前記走査信号線駆動ステップでは、
前記画像が表示される前におけるフレーム期間開始時点後に設定される前記電気光学素子を初期化するための初期化期間、および当該初期化期間後に設定される前記駆動用トランジスタの閾値電圧を補償するための閾値検出期間に、前記複数の走査信号線のうちの二つ以上を一括的にアクティブとなるよう駆動するとともに、前記閾値検出期間に、前記複数の制御線のうちの二つ以上を一括的にアクティブとなるよう駆動した後、前記画像を表示するために前記複数の走査信号線を選択的に駆動し、
かつ、前記発光制御トランジスタを導通状態にする期間が全て略同一の長さとなるよう、前記閾値検出期間後の時点から前記複数の走査信号線のうちの二つ以上が選択され終わる時点までの少なくとも一部の期間、前記二つ以上の走査信号線に対応する二つ以上の制御線を非アクティブとなるよう駆動した後、当該時点から次の初期化期間の開始時点までの少なくとも一部の期間、前記二つ以上の制御線を一括的にアクティブとなるよう駆動し、
前記電源制御ステップでは、前記初期化期間に、前記電気光学素子を初期化するための初期化電位を前記複数の電源線に与え、前記初期化期間以外の期間に、前記電源電位を前記複数の電源線に与えることを特徴とする。
【発明の効果】
【００２３】
上記本発明の第１の局面によれば、初期化電位を与えるための信号線等が不要となって画素回路内の素子数を削減することができるので開口率を下げることがなく、また、電源制御回路を例えば走査信号線が選択される毎に駆動する必要がないので、消費電力を低減することができるとともに、電源制御回路に設けられる出力バッファなどを削減して、電源制御回路の回路規模を小さくすることができる。また、閾値検出期間を適宜の期間、典型的には選択期間よりも長い期間を設定することができるため、閾値検出を確実に行うことができ、閾値補償の精度を向上させることができる。また、選択期間中に閾値検出を行う構成に比べて、画素データの書き込み期間を十分に取ることができる。そのため、書き込み期間が短い、すなわち通常高速で駆動が行われる構成、例えば３次元画像表示装置（典型的には３Ｄテレビ）などにおいて特に好適である。
また、上記本発明の第１の局面によれば、電源制御回路の回路規模を小さくでき、消費電力を低減できるほか、初期化期間を適宜の期間、典型的には選択期間よりも長い期間を設定することができるため、駆動能力が比較的小さい電源制御回路においても初期化動作を確実に行うことができる。
さらに上記本発明の第１の局面によれば、閾値検出の終了時点から発光の開始時点までの期間を全行で同一に設定することにより、閾値検出の終了時点から生じるリーク電流を全行の画素回路においてほぼ等しくすることができる。その結果、リーク電流による輝度低下量が全行の画素回路においてほぼ同一となり、結果的に表示ムラを抑制することができる。なお、黒挿入による動画性能の向上効果も上記本発明の第３の局面の場合と同様に得られる。
【００２５】
上記本発明の第２の局面によれば、典型的にはフレーム期間開始時点後（典型的には直後）に設定される初期化期間および閾値検出期間とは異なる初期化期間および閾値検出期間に初期化および閾値検出される画素回路はフレーム期間の終了時点で発光を停止する必要がないので、当該終了時点まで画像表示のための選択動作を行うことができる。その結果、データの書き込み期間（選択期間）を十分に長くとることができる。
【００２６】
上記本発明の第３の局面によれば、全ての画素回路における発光期間の長さが揃うため、輝度のばらつきを抑えることができる。また、各画素回路は発光期間以外では消灯するので、黒挿入を行う場合と同様に、動画性能を向上させることができる。
【００２７】
上記本発明の第４の局面によれば、同一群の２つの電源線が隣接するよう異なる群毎にまとめて設けられる構成であって、例えば画面の上半分と下半分で電源線に流れる電流が大きく異なる場合には、画面の中央で輝度差が発生することがある。しかし、同一群の２つの電源線が隣接しないよう設けられる構成によれば、各電源線に流れる電流の量が複数行でほぼ同じに平均化されるので、画面の中央に発生する可能性のある輝度差を予め防止することができる。
【００２８】
上記本発明の第５の局面によれば、共通電源線数と電源制御回路の出力数とが等しくなるので、電源制御回路に設けられる出力バッファなどを削減して、電源制御回路の回路規模を小さくすることができる。
【００３０】
上記本発明の第６の局面によれば、上記本発明の第７の局面における表示ムラの抑制効果を得られるとともに、上記本発明の第２の局面におけるデータの書き込み期間（選択期間）を十分に長くとることができる効果も得られる。
【００３１】
上記本発明の第７の局面によれば、共通制御線数と走査信号線駆動回路の制御信号出力数とが等しくなるので、走査信号線駆動回路の回路規模を小さくすることができ、また走査信号線駆動回路から各制御線までの配線領域面積を小さくすることができる。
【００３３】
上記本発明の第８の局面によれば、電気光学素子と並列に補助コンデンサを付加することにより、電気光学素子の容量値を画素回路に含まれる上記コンデンサの容量値よりも確実に大きく（典型的には非常に大きく）することができるので、閾値補償に使用される近似式の近似精度を高め、閾値検出の精度を向上させることができる。
【００３４】
上記本発明の第９の局面によれば、上記本発明の第１の局面における効果と同様の効果を表示装置の駆動方法において奏することができる。
【図面の簡単な説明】
【００３５】
【図１】本発明の第１の実施形態に係る表示装置の構成を示すブロック図である。
【図２】上記実施形態における画素回路の回路図である。
【図３】上記実施形態における画素回路の駆動方法を表すタイミングチャートを示す図である。
【図４】上記実施形態における電源線の接続形態を示す図である。
【図５】上記実施形態における各行の画素回路の動作を示す図である。
【図６】上記実施形態における各行の画素回路の動作の別例を示す図である。
【図７】上記実施形態における制御線の接続形態の別例を示す図である。
【図８】上記実施形態に係る表示装置の構成の別例を示すブロック図である。
【図９】本発明の第２の実施形態に係る表示装置における電源線の接続形態を示す図である。
【図１０】上記実施形態における各行の画素回路の動作を示す図である。
【図１１】本発明の第３の実施形態に係る表示装置における電源線の接続形態を示す図である。
【図１２】上記実施形態における各行の画素回路の動作を示す図である。
【図１３】本発明の第４の実施形態に係る表示装置の構成を示すブロック図である。
【図１４】上記実施形態における各行の画素回路の動作を示す図である。
【図１５】本発明の第５の実施形態に係る表示装置における画素回路の駆動方法を表すタイミングチャートを示す図である。
【図１６】上記第２の実施形態の変形例における制御線Ｅｉの接続形態を示す図である。
【図１７】上記第２の実施形態の変形例に係る表示装置における各行の画素回路１０の動作を示す図である。
【図１８】上記第３の実施形態の変形例における制御線Ｅｉの接続形態を示す図である。
【図１９】上記第３の実施形態の変形例に係る表示装置における各行の画素回路１０の動作を示す図である。
【図２０】上記第１から第４までの実施形態の変形例における画素回路の回路図である。
【図２１】従来の表示装置に含まれる画素回路の回路図である。
【図２２】従来の別の表示装置に含まれる画素回路の回路図である。
【発明を実施するための形態】
【００３６】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る表示装置の構成を示すブロック図である。図１に示す表示装置１００は、表示制御回路１、ゲートドライバ回路２、ソースドライバ回路３、電源制御回路４、および（ｍ×ｎ）個の画素回路１０を備えた有機ＥＬディスプレイである。以下、ｍおよびｎは２以上の整数、ｉは１以上ｎ以下の整数、ｊは１以上ｍ以下の整数であるとする。
【００３７】
表示装置１００には、互いに並行なｎ本の走査信号線Ｇｉおよびこれに直交する互いに並行なｍ本のデータ線Ｓｊが設けられる。（ｍ×ｎ）個の画素回路１０は、走査信号線Ｇｉとデータ線Ｓｊの各交差点に対応してマトリクス状に配置される。また、走査信号線Ｇｉと並行に、ｎ本の制御線Ｅｉ、およびｎ本の電源線ＶＰｉが設けられる。さらに、電源制御回路４と電源線ＶＰｉとを接続するための電流供給用幹配線である共通電源線９が設けられる。走査信号線Ｇｉおよび制御線Ｅｉはゲートドライバ回路２に接続され、データ線Ｓｊはソースドライバ回路３に接続される。電源線ＶＰｉは、共通電源線９を介して電源制御回路４に接続される。画素回路１０には、図示しない共通電極により共通電位Ｖｃｏｍが供給される。なお、ここでは電源線ＶＰｉの一端が共通電源線９に接続される構成であるが、その両端（または３つ以上の接続点）で接続される構成であってもよい。
【００３８】
表示制御回路１は、ゲートドライバ回路２、ソースドライバ回路３、および電源制御回路４に対して制御信号を出力する。より詳細には、表示制御回路１は、ゲートドライバ回路２に対してタイミング信号ＯＥ、スタートパルスＹＩ、およびクロックＹＣＫを出力し、ソースドライバ回路３に対してスタートパルスＳＰ、クロックＣＬＫ、表示データＤＡ、およびラッチパルスＬＰを出力し、電源制御回路４に対して制御信号ＣＳを出力する。
【００３９】
ゲートドライバ回路２は、シフトレジスタ回路、論理演算回路、およびバッファ（いずれも図示せず）を含んでいる。シフトレジスタ回路は、クロックＹＣＫに同期してスタートパルスＹＩを順次転送する。論理演算回路は、シフトレジスタ回路の各段から出力されたパルスとタイミング信号ＯＥとの間で論理演算を行う。論理演算回路の出力は、バッファを経由して、対応する走査信号線Ｇｉおよび制御線Ｅｉに与えられる。走査信号線Ｇｉにはｍ個の画素回路１０が接続されており、画素回路１０は走査信号線Ｇｉを用いてｍ個ずつ一括して選択される。
【００４０】
ソースドライバ回路３は、ｍビットのシフトレジスタ５、レジスタ６、ラッチ回路７、およびｍ個のＤ／Ａ変換器８を含んでいる。シフトレジスタ５は、縦続接続されたｍ個のレジスタを有し、初段のレジスタに供給されたスタートパルスＳＰをクロックＣＬＫに同期して転送し、各段のレジスタからタイミングパルスＤＬＰを出力する。タイミングパルスＤＬＰの出力タイミングに合わせて、レジスタ６には表示データＤＡが供給される。レジスタ６は、タイミングパルスＤＬＰに従い、表示データＤＡを記憶する。レジスタ６に１行分の表示データＤＡが記憶されると、表示制御回路１はラッチ回路７に対してラッチパルスＬＰを出力する。ラッチ回路７は、ラッチパルスＬＰを受け取ると、レジスタ６に記憶された表示データを保持する。Ｄ／Ａ変換器８は、データ線Ｓｊに対応して設けられる。Ｄ／Ａ変換器８は、ラッチ回路７に保持された表示データをアナログ電圧に変換し、得られたアナログ電圧をデータ線Ｓｊに印加する。
【００４１】
電源制御回路４は、制御信号ＣＳに基づき、共通電源線９に電源電位および初期化電位を切り替えて印加する。図１に示すように、すべての電源線ＶＰｉは１本の共通電源線９に接続されるので、すべての電源線ＶＰｉの電位は、同一のタイミングで電源電位または初期化電位に切り替わる。以下、電源電位はハイレベル電位であり、初期化電位はローレベル電位であるものとする。
【００４２】
図２は、画素回路１０の回路図である。図２に示すように、画素回路１０は、ＴＦＴ１１〜１３、コンデンサ１５、および有機ＥＬ素子１６を含んでいる。ＴＦＴ１１〜１３は、いずれも、Ｎチャネル型トランジスタである。ＴＦＴ１１〜１３は、それぞれ、書き込み制御トランジスタ、駆動用トランジスタ、および発光制御トランジスタとして機能する。有機ＥＬ素子１６は、電気光学素子として機能する。
【００４３】
なお、本明細書において、電気光学素子とは、有機ＥＬ素子の他、ＦＥＤ（Field Emission Display）、ＬＥＤ、電荷駆動素子、液晶、Ｅインク（Electronic Ink）など、電気を与えることにより光学的な特性が変化する全ての素子をいうものとする。また、以下では電気光学素子として有機ＥＬ素子を例示するが、電流量に応じて発光量が制御される発光素子であれば同様の説明が可能である。
【００４４】
図２に示すように、画素回路１０は、走査信号線Ｇｉ、制御線Ｅｉ、データ線Ｓｊ、電源線ＶＰｉ、および共通電位Ｖｃｏｍを有する電極に接続される。ＴＦＴ１１の一方の導通端子はデータ線Ｓｊに接続され、他方の導通端子はＴＦＴ１２のゲート端子に接続される。ＴＦＴ１３のドレイン端子は電源線ＶＰｉに接続され、ソース端子はＴＦＴ１２のドレイン端子に接続される。ＴＦＴ１２のソース端子は、有機ＥＬ素子１６のアノード端子に接続される。有機ＥＬ素子１６のカソード端子には、共通電位Ｖｃｏｍが印加される。コンデンサ１５は、ＴＦＴ１２のゲート端子とソース端子の間に設けられる。ＴＦＴ１１のゲート端子は走査信号線Ｇｉに接続され、ＴＦＴ１３のゲート端子は制御線Ｅｉに接続される。
【００４５】
図３は、画素回路１０の駆動方法を表すタイミングチャートを示す図である。図３において、ＶＧｉはｉ行目の画素回路に含まれるＴＦＴ１２のゲート電位を表し、ＶＳｉは当該ＴＦＴ１２のソース電位（有機ＥＬ素子１６のアノード電位）を表す。画素回路１０は、１フレーム期間に１回ずつ、初期化、閾値検出（ＴＦＴ１２の閾値検出）、書き込み、および発光を行い、発光期間以外では消灯する。なお、発光（および消灯）するのは有機ＥＬ素子１６であるが、画素回路１０にはこの有機ＥＬ素子１６が含まれるため、以下では画素回路１０が発光または消灯すると表現する。また、フレーム期間とは、１つの画像を表示するための単位期間であって、黒挿入期間等を含んでいてもよく、種々の長さに設定可能である。
【００４６】
以下、図３を参照して、１行目の画素回路の動作を説明する。時刻ｔ１１より前では、走査信号線Ｇ１および制御線Ｅ１の電位はローレベルであり、電源線ＶＰ１の電位はハイレベルである。時刻ｔ１１において、制御線Ｅ１の電位はハイレベルに変化し（アクティブとなり）、電源線ＶＰ１の電位はローレベルに変化する（以下、電源線ＶＰｉのローレベル電位をＶＰ＿Ｌという）。電位ＶＰ＿Ｌには、十分に低い電位、具体的には、時刻ｔ１１直前のＴＦＴ１２のゲート電位よりも低い電位が使用される。また、このときデータ線Ｓｊには基準電位Ｖｒｅｆが印加されており、この電位がＴＦＴ１２のゲートに与えられるため、ＴＦＴ１２はオン状態になる。さらに、ＴＦＴ１３もオン状態になるので、ＴＦＴ１２のソース電位ＶＳ１は電位ＶＰ＿Ｌにほぼ等しくなる。
【００４７】
時刻ｔ１２において、電源線ＶＰ１の電位はハイレベルに変化する。また、このときデータ線Ｓｊには基準電位Ｖｒｅｆが印加されている。この基準電位Ｖｒｅｆは、時刻ｔ１２の直後にＴＦＴ１２がオン状態になり、かつ、時刻ｔ１２以降に有機ＥＬ素子１６に対する印加電圧が発光閾値電圧を超えないように決定される。このため、時刻ｔ１２以降、ＴＦＴ１２はオン状態になるが、有機ＥＬ素子１６（の閾値を超えないため）に電流は流れない。したがって、電源線ＶＰ１からＴＦＴ１３とＴＦＴ１２を経由してＴＦＴ１２のソース端子に電流が流れ込み、ＴＦＴ１２のソース電位ＶＳ１は上昇する。ＴＦＴ１２のソース電位ＶＳ１は、ゲート−ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈに等しくなるまで上昇し、（Ｖｒｅｆ−Ｖｔｈ）に到達する。
【００４８】
時刻ｔ１３において、走査信号線Ｇ１の電位はローレベルに変化する。また、制御線Ｅ１の電位はローレベルに変化するので、時刻ｔ１３以降、ＴＦＴ１３はオフ状態になる。このため、ＴＦＴ１２のソース電位ＶＳ１は、ほぼ（Ｖｒｅｆ−Ｖｔｈ）のまま維持される。
【００４９】
時刻ｔ１４において、走査信号線Ｇ１の電位はハイレベルに変化し、データ線Ｓｊの電位（図示せず）は表示データに応じたレベルになる（以下、このときのデータ線Ｓｊの電位をデータ電位Ｖｄａｔ１という）。時刻ｔ１４以降、ＴＦＴ１１はオン状態になり、ＴＦＴ１２のゲート電位ＶＧ１はＶｒｅｆからＶｄａｔ１に変化する。時刻ｔ１４以降におけるＴＦＴ１２のゲート−ソース間電圧Ｖｇｓは、次式（１）で与えられる。
Ｖｇｓ＝｛ＣOLED／（ＣOLED＋Ｃst）｝
×（Ｖｄａｔ１−Ｖｒｅｆ）＋Ｖｔｈ  …（１）
ただし、上式（１）において、ＣOLEDは有機ＥＬ素子１６の容量値であり、Ｃstはコンデンサ１５の容量値である。
【００５０】
有機ＥＬ素子１６の容量値は十分に大きく、ＣOLED≫Ｃstが成立する。このため、上式（１）は次式（２）に変形する（近似させる）ことができる。
Ｖｇｓ＝Ｖｄａｔ１−Ｖｒｅｆ＋Ｖｔｈ  …（２）
このように、ＴＦＴ１２のゲート電位ＶＧ１がＶｒｅｆからＶｄａｔ１に変化したときに、ＴＦＴ１２のソース電位ＶＳ１はほとんど変化せず、ＴＦＴ１２のゲート−ソース間電圧Ｖｇｓはほぼ（Ｖｄａｔ１−Ｖｒｅｆ＋Ｖｔｈ）になる。
【００５１】
時刻ｔ１５において、走査信号線Ｇ１の電位はローレベルに変化する。時刻ｔ１５以降、ＴＦＴ１１はオフ状態になる。このため、ＴＦＴ１２のゲート−ソース間電圧Ｖｇｓは、データ線Ｓｊの電位が変化しても、ほぼ（Ｖｄａｔ１−Ｖｒｅｆ＋Ｖｔｈ）のままである。
【００５２】
時刻ｔ１６において、制御線Ｅ１の電位はハイレベルに変化する。時刻ｔ１６以降、ＴＦＴ１３はオン状態になり、ＴＦＴ１２のドレイン端子はＴＦＴ１３を介して電源線ＶＰ１に接続される。このとき電源線ＶＰ１の電位はハイレベルであるので、電源線ＶＰｉからＴＦＴ１３とＴＦＴ１２とを経由して、ＴＦＴ１２のソース端子に電流が流れ、ＴＦＴ１２のソース電位ＶＳ１は上昇する。この時点でＴＦＴ１２のゲート端子はフローティング状態にある。したがって、ＴＦＴ１２のソース電位ＶＳ１が上昇すると、ＴＦＴ１２のゲート電位ＶＧ１も上昇する。このとき、ＴＦＴ１２のゲート−ソース間電圧Ｖｇｓはほぼ一定に保たれる。
【００５３】
電源線ＶＰｉに印加されるハイレベル電位は、発光期間（時刻ｔ１６〜ｔ１７）においてＴＦＴ１２が飽和領域で動作するように決定される。このため、発光期間においてＴＦＴ１２を流れる電流Ｉは、チャネル長変調効果を無視すれば、次式（３）で与えられる。
Ｉ＝１／２・Ｗ／Ｌ・μ・Ｃｏｘ（Ｖｇｓ−Ｖｔｈ）2 …（３）
ただし、上式（３）において、Ｗはゲート幅、Ｌはゲート長、μはキャリア移動度、Ｃｏｘはゲート酸化膜容量である。
【００５４】
そして、上式（２）と上式（３）から、次式（４）が導かれる。
Ｉ＝１／２・Ｗ／Ｌ・μ・Ｃｏｘ（Ｖｄａｔ１−Ｖｒｅｆ）2 …（４）
【００５５】
上式（４）に示す電流Ｉは、データ電位Ｖｄａｔ１に応じて変化するが、ＴＦＴ１２の閾値電圧Ｖｔｈには依存しない。したがって、閾値電圧Ｖｔｈがばらつく場合や、閾値電圧Ｖｔｈが経時的に変化する場合でも、有機ＥＬ素子１６にデータ電位Ｖｄａｔ１に応じた電流を流し、有機ＥＬ素子１６を所望の輝度で発光させることができる。
【００５６】
時刻ｔ１７において、制御線Ｅ１の電位はローレベルに変化する。時刻ｔ１７以降、ＴＦＴ１３はオフ状態になる。このため、有機ＥＬ素子１６に電流は流れず、画素回路１０は消灯する。
【００５７】
このように１行目の画素回路は、時刻ｔ１１から時刻ｔ１２までの期間で初期化を行い、時刻ｔ１２から時刻ｔ１３までの期間で閾値検出を行い、時刻ｔ１４から時刻ｔ１５までの期間で書き込みを行い、時刻ｔ１６から時刻ｔ１７までの期間で発光し、この時刻ｔ１６から時刻ｔ１７までの期間以外の期間では消灯する。２行目の画素回路は、１行目の画素回路と同じく時刻ｔ１１から時刻ｔ１２までの期間で初期化を行うとともに、時刻ｔ１２から時刻ｔ１３までの期間で閾値検出を行い、１行目の画素回路から所定時間Ｔａだけ遅れて、書き込みおよび発光を行う。一般に、ｉ行目の画素回路は、他の行の画素回路と同じ期間で初期化および閾値検出を行い、（ｉ−１）行目の画素回路から時間Ｔａだけ遅れて、書き込みおよび発光を行う。
【００５８】
したがって初期化期間を適宜の期間、典型的には選択期間よりも長い期間を設定することができるため、電源制御回路４ａに含まれる出力バッファの電流能力が小さい場合であっても十分に駆動することができる。また、閾値検出期間も適宜の期間、典型的には選択期間よりも長い期間を設定することができるため、閾値検出を確実に行うことができ、閾値補償の精度を向上させることができる。また、選択期間中に閾値検出を行う構成に比べて、画素データの書き込み期間を十分に取ることができる。そのため、書き込み期間が短い、すなわち高速で駆動が行われる構成、例えば３次元画像表示装置（典型的には３Ｄテレビ）などにおいても、本発明の構成を容易に適用することができる。
【００５９】
次に、本実施形態における電源線の接続状態と、当該電源線により電流を与えられることにより駆動される画素回路１０の動作を図４および図５を参照して説明する。図４は、本実施形態に係る表示装置における電源線ＶＰｉの接続形態を示す図である。図４に示す表示装置には、電源制御回路４ａと電源線ＶＰｉとを接続するために、１本の共通電源線１１１が設けられる。共通電源線１１１の一端は、電源制御回路４ａが有する１個の出力端子に接続され、すべての電源線ＶＰｉは共通電源線１１１に接続される。
【００６０】
なお前述したように、この共通電源線１１１は、電流供給用幹配線であるが、本実施形態ではすべての電源線ＶＰｉを電源制御回路４ａに共通的に接続することができる配線であれば幹配線でなくてもよく、またその数や電源線ＶＰｉとの接続位置は周知のあらゆる構成を適用可能である。
【００６１】
図５は、本実施形態に係る表示装置における各行の画素回路１０の動作を示す図である。電源制御回路４ａは、１フレーム期間の先頭で所定時間だけ共通電源線１１１にローレベル電位を印加する。このため、すべての行の画素回路は、１フレーム期間の先頭で初期化を行う。次に、この初期化直後にすべての行の画素回路は、閾値検出を行う。続いて、１行目の画素回路が選択され、１行目の画素回路が書き込みを行う。次に２行目の画素回路が選択され、２行目の画素回路が書き込みを行う。以下、同様に、３〜ｎ行目の画素回路が行ごとに順に選択され、選択された画素回路が書き込みを行う。
【００６２】
各行の画素回路は、閾値検出から書き込み直前までの期間では消灯する。ここで各行の画素回路は同じ時間だけ発光する必要があり、またｎ行目の画素回路の発光は１フレーム期間の最後までに完了する必要がある。このため、各行の画素回路は、書き込み後に一定時間Ｔ１だけ発光し、それ以外では消灯する。
【００６３】
一般的な表示装置では、画素回路に対する書き込みは、１フレーム期間かけて行われる。これに対して、図５に示す本実施形態の構成では、（約１／２フレームの発光期間を確保するために）画素回路に対する書き込みは約１／２フレーム期間かけて行われる。このため、画素回路の走査速度は、通常の約２倍になる。なおこの例では、画素回路の発光期間の長さＴ１は、約１／２フレーム期間となるが、画素回路の走査速度を通常の約２倍にしたまま、発光期間の長さを１／２フレーム期間よりも短くしてもよい。あるいは、画素回路の走査速度を通常の約２倍より速くして、発光期間の長さを１／２フレーム期間より長くしてもよい。
【００６４】
また、図５に示す動作例では、データ書き込み後の近い時点（例えば時刻ｔ１６）で発光期間が開始されるが、この発光期間の開始時点はそれより遅くてもよい。さらに図６に示すように、発光期間の開始時点を全行で揃うように定めてもよい。
【００６５】
図６は、各行の画素回路１０の動作の別例を示すである。図５と比較すれば分かるように、図６においても画素回路１０は、１フレーム期間に１回ずつ、初期化、閾値検出（ＴＦＴ１２の閾値検出）、書き込み、および発光を行い、発光期間以外では消灯するが、各行の画素回路は、書き込みから各行毎に異なる所定の期間消灯した後、全行の画素回路が同時に（一括的に）一定時間Ｔ１だけ発光し、１フレーム期間の最後（言い換えれば次のフレームの初期化直前）で同時に消灯する。このように、閾値検出の終了時点から発光の開始時点までの期間を全行で同一に設定すると、表示ムラを抑制することができる。
【００６６】
すなわち、図４を示して前述したように、ＴＦＴ１１がオフ状態となるとき、ＴＦＴ１２のゲート−ソース間電圧Ｖｇｓは、データ線Ｓｊの電位が変化しても、ほぼ（Ｖｄａｔ１−Ｖｒｅｆ＋Ｖｔｈ）のまま変化しない。しかし、ＴＦＴ１２にはわずかなリーク電流が存在するため、ゲート−ソース間電圧Ｖｇｓは、実際には少しずつ低下していく。そこで、（全行で同一の）閾値検出の終了時点から発光の開始時点までの期間を全行で同一に設定すれば、ＴＦＴ１２に生じるリーク電流を全行の画素回路１０においてほぼ同一にすることができるので、リーク電流による輝度低下量が全行の画素回路１０においてほぼ同一となり、結果的に表示ムラを抑制することができる。
【００６７】
ここで、上記のように初期化、閾値検出、および発光を行う場合、そのタイミングは全ての行で同一となるので、各制御線Ｅｉをアクティブ（および非アクティブ）にする信号は全て同一となる。したがって、図７に示すように、全ての制御線を接続する共通制御線を設ける構成であってもよい。
【００６８】
図７は、上記構成における制御線Ｅｉの接続形態を示す図である。図７に示す表示装置には、走査信号線駆動回路１０２ａと制御線Ｅｉとを接続するために、１本の共通制御線２１１が設けられる。共通制御線２１１の一端は、走査信号線駆動回路１０２ａが有する１個の制御信号の出力端子に接続され、すべての制御線Ｅｉは共通制御線２１１に接続される。なお、この共通制御線２１１は、すべての制御線Ｅｉを走査信号線駆動回路１０２ａに共通的に接続することができる配線であれば幹配線でなくてもよく、また制御線Ｅｉを複数のグループに分けるときの１つのグループに含まれる全ての制御線Ｅｉに共通的に接続される構成（すなわちグループ数だけ設ける）など、その数や制御線Ｅｉとの接続位置は周知のあらゆる配線構成を適用可能である。このように構成すれば走査信号線駆動回路１０２ａの制御信号用出力端子を１つにすることができるため構成を簡単にすることができ、また制御線Ｅｉまでの配線領域面積を小さくすることができる。
【００６９】
以上に示すように、本実施形態に係る表示装置１００に備えられる電源制御回路４から共通電源線９に初期化電位を印加することにより、電源線ＶＰｉから画素回路１０に簡単に初期化電位を与えることができる。これにより、初期化電位を与えるための新たな構成が不要となって画素回路１０内の素子数を削減することができる。また、電源制御回路４は、全ての電源線ＶＰｉに電気的に接続された１つの共通電源線９を駆動する。したがって、電源線ＶＰｉを個別に駆動するよりも、電源制御回路４に設ける出力バッファを大幅に削減し、電源制御回路４の回路規模を小さくすることができる。さらに、電源の駆動回数を１フレームで１回とすることができるので、例えば各行数に相当する回数を駆動する場合よりも消費電力を低減することができる。また共通電源線９が１つ（または比較的少ない数）であることにより、電源を与えるための配線領域面積を小さくすることができる。
【００７０】
なお、このように１つの共通電源線９が全ての電源線ＶＰｉに電気的に接続される構成であれば、共通電源線９および電源線ＶＰｉの配置構成や接続態様には周知のあらゆる構成を適用可能であり、例えば図８に示す構成であってもよい。
【００７１】
図８は、本実施形態に係る表示装置の構成の別例を示すブロック図である。図１に示す構成とは異なり、図８に示す表示装置１００に設けられるｍ本の電源線ＶＰｉは、ｎ本の制御線Ｅｉおよび走査信号線Ｇｉと並行ではなく、ｍ本のデータ線Ｓｊと並行に設けられる。このように電源線ＶＰｉを配置すれば、電源線ＶＰｉ一本あたりに接続される画素回路１０の数を減少させることができ、各画素回路１０に与えられるべき電流量の差を小さくすることができる。もっとも、十分に大きい電極幅を確保するためには図１に示す構成がより好適である。
【００７２】
また、本実施形態におけるゲートドライバ回路２は、初期化された画素回路１０を全て選択し、選択した全画素回路１０がＴＦＴ１２の閾値検出を行うように制御する。さらに、ゲートドライバ回路２は、初期化された画素回路１０を行単位で選択し、選択した画素回路１０がＴＦＴ１２の書き込みおよび発光を順に行うように制御する。これにより、ＴＦＴ１２の閾値電圧を補償して、画面を表示することができる。
【００７３】
さらに、ＴＦＴ１３は初期化時にオン状態に制御され、初期化時に電源線ＶＰｉに初期化電位を印加したときにＴＦＴ１２のゲート電圧が基準電位Ｖｒｅｆとなるのでオン状態になり、ＴＦＴ１２のソース端子に初期化電位を印加することができる。また、ＴＦＴ１３は、発光時に一定時間だけオン状態になるよう制御される。これにより、画素回路１０の発光期間の長さを揃え、輝度のばらつきを抑えることができる。また、画素回路１０は発光期間以外では消灯するので、黒挿入を行う場合と同様に、動画性能を向上させることができる。
【００７４】
さらにまた、画素回路１０に含まれるすべてのトランジスタは、Ｎチャネル型である。このように画素回路１０に含まれるトランジスタを同じ導電型で構成することにより、表示装置のコストを削減することができる。
【００７５】
（第２の実施形態）
本発明の第２の実施形態に係る表示装置の構成および動作は、電源線の接続状態および画素回路の動作を除くほか、図１に示す第１の実施形態とほぼ同様であるので、同一の構成要素には同一の符号を付してその説明を省略する。以下、この第２の実施形態における特徴的な構成および動作について説明する。
【００７６】
図９は、本発明の第２の実施形態に係る表示装置における電源線ＶＰｉの接続形態を示す図である。この表示装置には、電源制御回路４ｂと電源線ＶＰｉとを接続するために、２本の共通電源線１２１、１２２が設けられる。共通電源線１２１、１２２の一端は、電源制御回路４ｂが有する２個の出力端子にそれぞれ接続される。電源線ＶＰ１〜ＶＰｎ／２は、共通電源線１２１に接続され、電源線ＶＰ（ｎ／２＋１）〜ＶＰｎは、共通電源線１２２に接続される。
【００７７】
図１０は、本発明の第２の実施形態に係る表示装置における各行の画素回路１０の動作を示す図である。電源制御回路４ｂは、１フレーム期間の先頭で所定時間だけ共通電源線１２１にローレベル電位を印加し、１／２フレーム期間経過後に所定時間だけ共通電源線１２２にローレベル電位を印加する。このため、１〜（ｎ／２）行目の画素回路は１フレーム期間の先頭で初期化を行い、（ｎ／２＋１）〜ｎ行目の画素回路は１／２フレーム期間だけ遅れて初期化を行う。１回目の初期化の直後、所定時間だけ１〜（ｎ／２）行目の全ての画素回路が同時に選択され、２回目の初期化の直後、所定時間だけ（ｎ／２＋１）〜ｎ行目の全ての画素回路が同時に選択され、選択された画素回路が閾値検出を行う。１回目の閾値検出後に１〜（ｎ／２）行目の画素回路が行ごとに順に選択され、２回目の閾値検出後に（ｎ／２＋１）〜ｎ行目の画素回路が行ごとに順に選択される。選択された画素回路が書き込みを行う。各行の画素回路は、書き込み後に一定時間Ｔ２だけ発光し、それ以外では消灯する。
【００７８】
この表示装置では、第１の実施形態と同様に、各行の画素回路は同じ時間だけ発光する必要があるが、フレームの先頭で必ず初期化される第１の実施形態の場合とは異なり、ｎ行目の画素回路の発光が１フレーム期間の最後までに完了する必要はない。このことから図１０に示す例では、画素回路の走査速度は通常と同じであり、画素回路の発光期間の長さＴ２は約１／２フレーム期間となる。
【００７９】
以上のように、本実施形態の表示装置によれば、第１の実施形態とは異なって画素回路の走査速度を通常と同じにすることができるので、通常の場合と同様の十分な長さの書き込み時間を確保することができる。なお、画素回路の走査速度を通常の速度にしたまま、発光期間の長さを１／２フレーム期間よりも短くしてもよい。あるいは、画素回路の走査速度を通常より速くして、発光期間の長さを１／２フレーム期間より長くしてもよい。
【００８０】
また本実施形態の表示装置では、第１の実施形態とは異なって電源制御回路４に設ける出力バッファの個数が２個に増加するので、第１の実施形態の場合よりも電源制御回路４の回路規模は大きくなるが、電源制御回路４に設ける出力バッファの個数は電源線ＶＰｉの本数よりも少なくすることができるので、電源制御回路４の回路規模を小さくすることができるといえる。その他、本実施形態の構成によれば、第１の実施形態と同様の効果を奏することができるのみならず、共通電源線１２１、１２２に互いに異なるタイミングで初期化電位を印加することにより、画素回路１０の選択期間に合わせて好適なタイミングで画素回路１０の初期化を行うことができる。さらに共通電源線１２１、１２２に対して隣接配置された複数の電源線ＶＰｉを接続することにより、画素回路１０に対して表示画面内の順序に従って書き込みを行うことができる。
【００８１】
（第３の実施形態）
本発明の第３の実施形態に係る表示装置の構成および動作は、電源線の接続状態および画素回路の動作を除くほか、図１に示す第１の実施形態とほぼ同様であるので、同一の構成要素には同一の符号を付してその説明を省略する。以下、この第３の実施形態における特徴的な構成および動作について説明する。
【００８２】
図１１は、本発明の第３の実施形態に係る表示装置における電源線ＶＰｉの接続形態を示す図である。この表示装置には、電源制御回路４ｃと電源線ＶＰｉとを接続するために、２本の共通電源線１３１、１３２が設けられる。共通電源線１３１、１３２の一端は、電源制御回路４ｃが有する２個の出力端子にそれぞれ接続される。奇数行目の電源線ＶＰ１、ＶＰ３、…は共通電源線１３１に接続され、偶数行目の電源線ＶＰ２、ＶＰ４、…は共通電源線１３２に接続される。
【００８３】
図１２は、この第３の実施形態に係る表示装置における各行の画素回路１０の動作を示す図である。電源制御回路４ｃは、１フレーム期間の先頭で所定時間だけ共通電源線１３１にローレベル電位を印加し、１／２フレーム期間経過後に所定時間だけ共通電源線１３２にローレベル電位を印加する。このため、奇数行目の画素回路は１フレーム期間の先頭で初期化を行い、偶数行目の画素回路は１／２フレーム期間だけ遅れて初期化を行う。１回目の初期化の直後、所定時間だけ奇数行目の全ての画素回路が同時に選択され、２回目の初期化の直後、所定時間だけ偶数行目の全ての画素回路が同時に選択され、選択された画素回路が閾値検出を行う。１回目の閾値検出後に奇数行目の画素回路が行ごとに順に選択され、２回目の閾値検出後に偶数行目の画素回路が行ごとに順に選択される。選択された画素回路が書き込みを行う。各行の画素回路は、書き込み後に一定時間Ｔ３だけ発光し、それ以外では消灯する。図１２に示す例では、画素回路の走査速度は通常と同じであり、画素回路の発光期間の長さＴ３は約１／２フレーム期間となる。
【００８４】
以上のように、本実施形態の表示装置によれば、第２の実施形態と同様、電源制御回路４の回路規模を小さくすることができるといえる。その他、本実施形態の構成によれば、第１の実施形態と同様の効果を奏することができ、また画素回路１０に対して表示画面内の順序に従って書き込みを行うことができる。しかしながら、画面の上半分と下半分で輝度が大きく異なる場合など、共通電源線１２１、１２２を流れる電流の量が大きく異なる場合には、画面の中央で輝度差が発生することがある。本実施形態に係る表示装置によれば、第２の実施形態の場合とは異なって、共通電源線１３１、１３２を流れる電流の量は多くの場合ほぼ同じになるので、画面の中央に発生する可能性のある輝度差を予め防止することができる。
【００８５】
（第４の実施形態）
本発明の第４の実施形態に係る表示装置の構成および動作は、電源線の接続状態および画素回路の動作を除くほか、図１に示す第１の実施形態とほぼ同様であるので、同一の構成要素には同一の符号を付してその説明を省略する。以下、この第４の実施形態における特徴的な構成および動作について説明する。
【００８６】
図１３は、第４の実施形態に係る表示装置における電源線ＶＰｉの接続形態を示す図である。この表示装置には、電源制御回路４ｄと電源線ＶＰｉとを接続するために、３本の共通電源線１４１〜１４３が設けられる。共通電源線１４１〜１４３の一端は、電源制御回路４ｄが有する３個の出力端子にそれぞれ接続される。電源線ＶＰ１〜ＶＰｎ／３は共通電源線１４１に接続され、電源線ＶＰ（ｎ／３＋１）〜ＶＰ（２ｎ／３）は共通電源線１４２に接続され、電源線ＶＰ（２ｎ／３＋１）〜ＶＰｎは共通電源線１４３に接続される。
【００８７】
図１４は、第４の実施形態に係る表示装置における各行の画素回路１０の動作を示す図である。電源制御回路４ｄは、１フレーム期間の先頭で所定時間だけ共通電源線１４１にローレベル電位を印加し、１／３フレーム期間経過後に所定時間だけ共通電源線１４２にローレベル電位を印加し、さらに１／３フレーム期間経過後に所定時間だけ共通電源線１４３にローレベル電位を印加する。このため、１〜（ｎ／３）行目の画素回路は１フレーム期間の先頭で初期化を行い、（ｎ／３＋１）〜（２ｎ／３）行目の画素回路は１／３フレーム期間だけ遅れて初期化を行い、（２ｎ／３＋１）〜ｎ行目の画素回路はさらに１／３フレーム期間だけ遅れて初期化を行う。
【００８８】
１回目の初期化後に１〜（ｎ／３）行目の全ての画素回路が同時に選択され、２回目の初期化後に（ｎ／３＋１）〜（２ｎ／３）行目の全ての画素回路が同時に選択され、３回目の初期化後に（２ｎ／３＋１）〜ｎ行目の全ての画素回路が同時に選択される。選択された画素回路が閾値検出を行う。
【００８９】
１回目の閾値検出後に１〜（ｎ／３）行目の画素回路が順に選択され、２回目の閾値検出後に（ｎ／３＋１）〜（２ｎ／３）行目の画素回路が順に選択され、３回目の閾値検出後に（２ｎ／３＋１）〜ｎ行目の画素回路が順に選択される。選択された画素回路が書き込みを行う。各行の画素回路は、書き込み後に一定時間Ｔ４だけ発光し、それ以外では消灯する。図１４に示す例では、画素回路の走査速度は通常と同じであり、画素回路の発光期間の長さＴ４は約２／３フレーム期間となる。
【００９０】
なお、共通電源線９の本数ｐは４以上でもよい。本数ｐが４以上の場合、電源線ＶＰｉの接続形態、および各行の画素回路１０の動作は、上記と同様である。また、本数ｐが３以上の場合には、隣接配置された（ｎ／ｐ）本の電源線を同じ共通電源線に接続してもよく、（ｐ−１）本飛ばしの（ｎ／ｐ）本の電源線を同じ共通電源線に接続してもよい。例えば、ｐ＝３の場合に、電源線ＶＰｉを２本飛ばしに選択し、電源線ＶＰ１、ＶＰ４、…を第１の共通電源線に接続し、電源線ＶＰ２、ＶＰ５、…を第２の共通電源線に接続し、電源線ＶＰ３、ＶＰ６、…を第３の共通電源線に接続してもよい。また、ｐ＝１の場合には、画素回路１０の行に対応してｎ本の電源線ＶＰｉを設ける代わりに、前述した図８に示すように画素回路１０の列に対応してｍ本の電源線を設けてもよい。さらに、ｐ＝ｎの場合には、共通電源線９は実質的に電源線ＶＰｉと同一となる。
【００９１】
このように共通電源線９の本数ｐ、画素回路１０の走査速度、および画素回路１０の発光期間の長さは、トレードオフの関係にある。例えば、共通電源線９の本数ｐを増やせば、画素回路１０の走査速度を遅くしたり、画素回路１０の発光期間を長くしたりすることができる。ただし、このとき、電源制御回路４に設ける出力バッファの個数が増加し、電源制御回路４の回路規模が増大する。したがって、表示装置の仕様やコストなどを考慮して、これらのパラメータを決定すればよい。
【００９２】
以上のように、本実施形態の表示装置によれば、第２の実施形態と同様、電源制御回路４の回路規模を小さくすることができ、その他、第２の実施形態と同様の効果を奏することができる。
【００９３】
また第１から第４までの各実施形態において示すように、表示装置１００は、マトリクス状に配置された複数の画素回路１０と、画素回路１０の行に対応して設けられた複数の走査信号線Ｇｉおよび制御線Ｅｉと、画素回路１０の列に対応して設けられた複数のデータ線Ｓｊと、画素回路１０に電源電位を供給するために設けられた複数の電源線ＶＰｉと、２本以上の電源線ＶＰｉに接続されたｐ（ｐ≧１）本の共通電源線９と、走査信号線Ｇｉおよび制御線Ｅｉを駆動するゲートドライバ回路２と、データ線Ｓｊを駆動するソースドライバ回路３と、電源線ＶＰｉを駆動する電源制御回路４とを備えている。画素回路１０は、有機ＥＬ素子１６（電気光学素子）と、有機ＥＬ素子１６を流れる電流の経路上に設けられたＴＦＴ１２（駆動用トランジスタ）と、ＴＦＴ１２のゲート端子とデータ線Ｓｊとの間に設けられたＴＦＴ１１（書き込み制御トランジスタ）と、ＴＦＴ１２のドレイン端子と電源線ＶＰｉとの間に設けられたＴＦＴ１３（発光制御トランジスタ）と、ＴＦＴ１２のソース端子とゲート端子との間に設けられたコンデンサ１５とを含んでいる。電源制御回路４は、ｐ本の共通電源線９に電源電位および初期化電位を切り替えて印加する。このような構成により上記各効果を奏することができる。
【００９４】
（第５の実施形態）
本発明の第５の実施形態に係る表示装置の構成および動作は、映像信号線の電位変化に応じた初期化動作を除くほか、図１に示す第１の実施形態とほぼ同様であるので、同一の構成要素には同一の符号を付してその説明を省略する。以下、この第５の実施形態における特徴的な構成および動作について説明する。
【００９５】
図１５は、本実施形態における画素回路２０の駆動方法を表すタイミングチャートを示す図である。以下、図１５を参照して、１行目の画素回路の動作を説明する。なお、図１５に示す各記号は図３に示す各記号と同一である。
【００９６】
以下、図１５を参照して、１行目の画素回路の動作を説明する。本実施形態における電源線ＶＰ１の電位は電源電位から変動せず一定である。そのため、この電位は図１５には示されていない。時刻ｔ２１より前では、走査信号線Ｇ１および制御線Ｅ１の電位はローレベルである。このため、画素回路１０は消灯しており、ＴＦＴ１２のソース電位ＶＳ１は、電源線ＶＰ１からの電流が流れないことから、有機ＥＬ素子１６のカットオフ電圧Ｖｔｈ＿ＥＬまで引き下げられている。
【００９７】
時刻ｔ２１において、データ線Ｓｊには所定の初期化用電圧ＶＨが印加される。この初期化用電圧ＶＨは、リセットのための信号電圧であって、後述する電位変化量を生じさせるための予め定められたハイレベルの電圧である。
【００９８】
時刻ｔ２２において、走査信号線Ｇ１の電位はハイレベルとなるため、ＴＦＴ１１がオンすることにより、初期化用電圧ＶＨは、ＴＦＴ１２のゲート電位ＶＧ１として書き込まれる。このとき、コンデンサ１５により容量結合されたＴＦＴ１２のソース電位ＶＳ１は、一時的に上昇するが、有機ＥＬ素子１６を介して放電が行われる結果、ＴＦＴ１２のソース電位ＶＳ１は、直ちにカットオフ電圧Ｖｔｈ＿ＥＬまで引き下げられる。
【００９９】
時刻ｔ２３において、ＴＦＴ１１をオンしたままで、データ線Ｓｊの電位を初期化用電圧ＶＨから基準電位Ｖｒｅｆまで低下させる。この電位変化は、コンデンサ１５を介して容量結合されたＴＦＴ１２のソース電位を低下させる。すなわち時刻ｔ２３以降におけるＴＦＴ１２のゲート−ソース間電圧Ｖｇｓは、次式（５）で与えられる。
Ｖｇｓ＝Ｖｔｈ＿ＥＬ−Ｃst／（ＣOLED＋Ｃst）×（ＶＨ−Ｖｒｅｆ）…（５）
ただし、上式（５）において、ＣOLEDは有機ＥＬ素子１６の容量値であり、Ｃstはコンデンサ１５の容量値である。
【０１００】
続く時刻ｔ２４以降では、第１から第４までの実施形態と同様に、閾値検出、書き込み、および発光がなされるため、以降の説明は省略する。
【０１０１】
以上のように、本実施形態の表示装置によれば、第１から第４までの実施形態とは異なって電源制御回路４に設ける１つの出力バッファは一定の電源電位を出力するだけで一切駆動されない。したがって、電位を変化させる駆動を行う能力が必要ないので、電源制御回路４の回路規模を小さくすることができる。その他、本実施形態の構成によれば、第１の実施形態と同様の効果を奏することができる。
【０１０２】
（主たる変形例）
上記第２の実施形態では、上記第１の実施形態と同様に、データ書き込み後の近い時点で発光期間が開始される構成としたが、第１の実施形態において図６を示して別例として説明したように、発光期間の開始時点が１〜（ｎ／２）行目と、（ｎ／２＋１）〜ｎ行目とでそれぞれ揃うように定めてもよい。
【０１０３】
図１６は、上記変形例の構成における制御線Ｅｉの接続形態を示す図である。図１６に示す表示装置には、走査信号線駆動回路１０２ｂと制御線Ｅｉを接続するために、２本の共通制御線２２１、２２２が設けられる。共通制御線２２１、２２２の一端は、走査信号線駆動回路１０２ｂが有する２個の出力端子にそれぞれ接続される。制御線Ｅ１〜Ｅｎ／２は共通制御線２２１に接続され、制御線Ｅ（ｎ／２＋１）〜Ｅｎは共通制御線２２２に接続される。
【０１０４】
図１７は、この第２の実施形態の変形例に係る表示装置における各行の画素回路１０の動作を示す図である。この図１７に示す例を図１０に示す例と比較すれば分かるように、各行における初期化、閾値検出、および選択については同様であるが、発光期間の開始時点は、図６に示す例のように全行で揃うのではなく、１〜（ｎ／２）行目と、（ｎ／２＋１）〜ｎ行目とでそれぞれ揃う。
【０１０５】
以上のように、この変形例では、第１の実施形態とは異なって第２の実施形態と同様に画素回路の走査速度を通常と同じにすることができるので、通常の場合と同様の十分な長さの書き込み時間を確保することができる。また、１〜（ｎ／２）行目と、（ｎ／２＋１）〜ｎ行目とにおける各画素回路１０におけるＴＦＴ１２に生じるリーク電流をそれぞれでほぼ同一にすることができるので、リーク電流による輝度低下量が１〜（ｎ／２）行目と、（ｎ／２＋１）〜ｎ行目との画素回路１０においてほぼ同一となり、結果的に表示ムラを抑制することができる。さらに、走査信号線駆動回路１０２ｂの制御信号用出力端子を２つにすることができるため構成を簡単にすることができ、また共通制御線を２本にすることができるため制御線Ｅｉまでの配線領域面積を小さくすることができる。
【０１０６】
また上記第３の実施形態においても、上記第１の実施形態と同様に、データ書き込み後の近い時点で発光期間が開始される構成としたが、発光期間の開始時点が偶数行と奇数行とでそれぞれ揃うように定めてもよい。
【０１０７】
図１８は、上記変形例の構成における制御線Ｅｉの接続形態を示す図である。図１８に示す表示装置には、走査信号線駆動回路１０２ｃと制御線Ｅｉを接続するために、２本の共通制御線２３１、２３２が設けられる。共通制御線２３１、２３２の一端は、走査信号線駆動回路１０２ｃが有する２個の出力端子にそれぞれ接続される。奇数行目の制御線Ｅ１、Ｅ３、…は共通制御線２３１に接続され、偶数行目の制御線Ｅ２、Ｅ４、…は共通制御線２３２に接続される。
【０１０８】
図１９は、この第３の実施形態の変形例に係る表示装置における各行の画素回路１０の動作を示す図である。この図１９に示す例を図１２に示す例と比較すれば分かるように、各行における初期化、閾値検出、および選択については同様であるが、発光期間の開始時点は、図６に示す例のように全行で揃うのではなく、偶数行目と、奇数行目とでそれぞれ揃う。
【０１０９】
以上のように、この変形例でも同様に画素回路の走査速度を通常と同じにすることができるので、通常の場合と同様の十分な長さの書き込み時間を確保することができる。また、偶数行目と、奇数行目とにおける各画素回路１０におけるＴＦＴ１２に生じるリーク電流をそれぞれでほぼ同一にすることができるので、リーク電流による輝度低下量がほぼ同一となり、結果的に表示ムラを抑制することができる。さらに、走査信号線駆動回路１０２ｃの制御信号用出力端子を２つにすることができるため構成を簡単にすることができ、また共通制御線を２本にすることができるため制御線Ｅｉまでの配線領域面積を小さくすることができる。
【０１１０】
なお、図１３および図１４に示す第４の実施形態についても、ここでは詳しい説明を省略するが、上記と同様に発光期間の開始時点を揃えるように制御することができるので、同様の構成により上記と同様の効果を得ることができる。
【０１１１】
（その他の変形例）
上記第１から第４までの各実施形態において、有機ＥＬ素子１６の容量値は、コンデンサ１５の容量値よりも非常に大きいのが通常であるが、この容量値の差が非常に大きいとは言えない構成例も考えられる。その場合には、前述したように上式（１）から上式（２）への変形を行う（少なくとも精度よく行う）ことができないので、ＴＦＴ１２のゲート−ソース間電圧Ｖｇｓはほぼ（Ｖｄａｔ１−Ｖｒｅｆ＋Ｖｔｈ）になるとは言えなくなる。そこで、図２０に示す補助コンデンサ２５を介挿する構成が考えられる。
【０１１２】
図２０は、図２に示す画素回路１０の回路図の変形例である。図２０に示すように、この画素回路２０は、図２に示す画素回路１０とほぼ同様の構成であるが、有機ＥＬ素子１６と並行に接続される補助コンデンサ２５が新たに設けられている。この補助コンデンサ２５の容量値は、有機ＥＬ素子１６の容量値と、コンデンサ１５の容量値とに基づき適宜に定められるが、ＣOLED≫Ｃstの関係が成立することが望ましい。そうすれば、上式（１）を上式（２）に変形することができるので、簡易な計算式で補償精度を向上させることができる。
【産業上の利用可能性】
【０１１３】
本発明は、表示装置に関するものであり、有機ＥＬ素子などの電流で駆動される自発光型表示素子を備えた有機ＥＬディスプレイなどの表示装置に適している。
【符号の説明】
【０１１４】
１…表示制御回路
２…ゲートドライバ回路
３…ソースドライバ回路
４…電源制御回路
５…シフトレジスタ
６…レジスタ
７…ラッチ回路
８…Ｄ／Ａ変換器
９…共通電源線
１０、２０、３０…画素回路
１１…ＴＦＴ（書き込み制御トランジスタ）
１２…ＴＦＴ（駆動用トランジスタ）
１３…ＴＦＴ（発光制御トランジスタ）
１５…コンデンサ
１６…有機ＥＬ素子（電気光学素子）
２５…補助コンデンサ
１００…表示装置
Ｇｉ…走査信号線
Ｅｉ…制御線
Ｓｊ…データ線
ＶＰｉ…電源線
【図１】
0005554411.tif 000002
【図２】
0005554411.tif 000003
【図３】
0005554411.tif 000004
【図４】
0005554411.tif 000005
【図５】
0005554411.tif 000006
【図６】
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【図７】
0005554411.tif 000008
【図８】
0005554411.tif 000009
【図９】
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【図１０】
0005554411.tif 000011
【図１１】
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【図１２】
0005554411.tif 000013
【図１３】
0005554411.tif 000014
【図１４】
0005554411.tif 000015
【図１５】
0005554411.tif 000016
【図１６】
0005554411.tif 000017
【図１７】
0005554411.tif 000018
【図１８】
0005554411.tif 000019
【図１９】
0005554411.tif 000020
【図２０】
0005554411.tif 000021
【図２１】
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【図２２】
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