(57)【特許請求の範囲】
【請求項１】
パルストランスやコンデンサによってＡＣ結合された伝送回線を介して直流平衡状態のシリアルデータとして伝送するための符号データを生成する直流平衡符号生成回路の最前段に位置し、前記符号データを直流平衡状態のシリアルデータとして順次出力する最前段回路の正符号出力端から前記パルストランスやコンデンサに接続される正符号出力端子までの距離と前記最前段回路の負符号出力端から前記パルストランスやコンデンサに接続される負符号出力端子までの距離とを、同一の長さにする直流平衡符号生成回路であって、
転送用データを逐次保持するデータメモリと、
前記データメモリから前記転送用データを入力し、当該転送用データを所定のビット数分遅延させて遅延転送用データとして出力する前ビットデータラッチ回路と、
データロード時に前記データメモリから前記転送用データを、前記前ビットデータラッチ回路から前記遅延転送用データを、それぞれ入力し、シフトレジスタ動作時に直流平衡状態のシリアルデータ形式の符号データを出力するシフトレジスタと、を備え、
前記シフトレジスタは、
複数の第１のシフト回路と、前記第１のシフト回路と同数の複数の第２のシフト回路とを交互に接続し、
前記複数の第１のシフト回路のそれぞれは、前記データロード時には前記転送用データに含まれる１ビット分のデータである転送用ビットを入力し、前記シフトレジスタ動作時には前段からの出力データを入力して順次シフト出力し、
前記複数の第２のシフト回路のそれぞれは、前記データロード時には前記遅延転送用データに含まれる１ビット分のデータを反転させて直流平衡ビットとして入力し、前記シフトレジスタ動作時には前段からの出力データを入力して順次シフト出力し、
このような構成により、前記転送用データのデータビットと前記直流平衡ビットを交互に並べた符号データを生成する、
直流平衡符号生成回路。
【請求項２】
前記複数の第１のシフト回路のそれぞれは、前記転送用ビットと前段からの出力データとを入力し各データを選択して出力する第１のセレクタと、前記第１のセレクタが出力したデータを入力し１ビット分の情報を保持し、前記第１のセレクタが出力したデータを順次シフト出力する第１のＤフリップフロップとを備え、
前記複数の第２のシフト回路のそれぞれは、前記所定のビット数分遅延された前記転送用ビットを反転入力し直流平衡ビットを生成する反転ゲートと、前記直流平衡ビットと前段からの出力データとを入力し各データを選択して出力する第２のセレクタと、前記第２のセレクタが出力したデータを入力し１ビット分の情報を保持し、前記第２のセレクタが出力したデータを順次シフト出力する第２のＤフリップフロップとを備える、
請求項１に記載の直流平衡符号生成回路。
【請求項３】
有効データが存在していない待機状態にある場合に、前記データメモリは、転送用データの保持用として動作し、前記シフトレジスタの最前段回路から、前記直流平衡ビットと前記転送用ビットとが交互に挿入された符号データを直流平衡状態のシリアルデータとして出力することを特徴とする請求項１または２に記載の直流平衡符号生成回路。
【請求項４】
相手側へ伝送する有効データの先頭を示すバイオレーションフラグを、該有効データの先頭に埋め込むことを特徴とする請求項１ないし３のいずれかに記載の直流平衡符号生成回路。
【請求項５】
パルストランスやコンデンサによってＡＣ結合された伝送回線を介して直流平衡状態のシリアルデータを伝送するシリアルデータ伝送装置において、前記直流平衡状態のシリアルデータを生成するための直流平衡符号生成回路として、請求項１ないし４のいずれかに記載の直流平衡符号生成回路を備える、シリアルデータ伝送装置。
【請求項６】
当該シリアルデータ伝送装置として、ボタン電話主装置とデジタル内線端末との間のデータ伝送を行う装置、ボタン電話装置の基本架と増設架との間のデータ伝送を行う装置、ネットワーク通信装置同士の間のデータ伝送を行う装置、ネットワーク通信装置と通信端末との間のデータ伝送を行う装置、のいずれかを少なくとも含むことを特徴とする請求項５に記載のシリアルデータ伝送装置。
【請求項７】
パルストランスやコンデンサによってＡＣ結合された伝送回線を介して直流平衡状態のシリアルデータとして伝送するための符号データを生成するシフトレジスタであって、
転送用データを逐次保持するデータメモリから前記転送用データを入力する転送用データのビット数分の複数の第１のシフト回路と、
前記データメモリから前記転送用データを入力し、当該転送用データを所定のビット数分遅延させて遅延転送用データとして出力する前ビットデータラッチ回路が出力した前記遅延転送用データを入力する前記第１のシフト回路と同数の複数の第２のシフト回路と、
を交互に接続し、
前記複数の第１のシフト回路のそれぞれは、データロード時には前記転送用データに含まれる１ビット分のデータを転送用ビットとして入力し、前段からの出力データを入力して順次シフト出力し、
前記複数の第２のシフト回路のそれぞれは、前記データロード時には前記遅延転送用データに含まれる１ビット分のデータを反転させて直流平衡ビットとして入力し、前段からの出力データを入力して順次シフト出力し、
このような構成により、前記転送用データのデータビットと前記直流平衡ビットを交互に並べた符号データを生成する、
シフトレジスタ。
【請求項８】
前記複数の第１のシフト回路のそれぞれは、前記転送用ビットと前段からの出力データとを入力し各データを選択して出力する第１のセレクタと、前記第１のセレクタが出力したデータを入力し１ビット分の情報を保持し、前記第１のセレクタが出力したデータを順次シフト出力する第１のＤフリップフロップとを備え、
前記複数の第２のシフト回路のそれぞれは、前記所定のビット数分遅延された前記転送用ビットを反転入力し直流平衡ビットを生成する反転ゲートと、前記直流平衡ビットと前段からの出力データとを入力し各データを選択して出力する第２のセレクタと、前記第２のセレクタが出力したデータを入力し１ビット分の情報を保持し、前記第２のセレクタが出力したデータを順次シフト出力する第２のＤフリップフロップとを備える、
請求項７に記載のシフトレジスタ。
【請求項９】
転送用データを逐次保持して出力する第１のステップと、
前記転送用データを入力し、当該転送用データを所定のビット数分遅延させて遅延転送用データとして出力する第２のステップと、
データロード時には前記転送用データに含まれる１ビット分のデータである転送用ビットを入力し、前段からの出力データを入力して順次シフト出力し、
前記データロード時には前記遅延転送用データに含まれる１ビット分のデータを反転させて直流平衡ビットとして入力し、前段からの出力データを入力して順次シフト出力し、
前記転送用データのデータビットと前記直流平衡ビットを交互に並べた符号データを生成する、
第３のステップと、
を備える直流平衡符号生成方法。
【請求項１０】
前記第３のステップは、
前記転送用ビットと前段からの出力データとを入力し該入力したデータの１ビット分の情報を保持し、該入力したデータを順次シフト出力するステップと、
前記所定のビット数分遅延された前記転送用ビットを入力して反転出力した直流平衡ビットと前段からの出力データとを入力し、該入力したデータの１ビット分の情報を保持し、該入力したデータの順次シフト出力するステップと、含む
請求項９に記載の直流平衡符号生成方法。
【請求項１１】
有効データが存在していない待機状態にある場合に、前記第１のステップは、転送用データの保持する処理をし、前記直流平衡ビットと前記転送用ビットとが交互に挿入された符号データを直流平衡状態のシリアルデータとして出力することを特徴とする請求項９又は１０に記載の直流平衡符号生成方法。
【請求項１２】
相手側へ伝送する有効データの先頭を示すバイオレーションフラグを、該有効データの先頭に埋め込むことを特徴とする請求項９から１１いずれか１項に記載の直流平衡符号生成方法。
【請求項１３】
直流平衡状態のシリアルデータとして伝送するための符号データを生成する直流平衡符号生成プログラムとして、請求項９ないし１２のいずれかに記載の直流平衡符号生成方法を、コンピュータに実行させる直流平衡符号生成プログラム。
【請求項１４】
請求項１３に記載の直流平衡符号生成プログラムをコンピュータによって読み取り可能な記録媒体に記録していることを特徴とするプログラム記録媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直流平衡符号生成回路、シリアルデータ伝送装置、直流平衡符号生成方法、直流平衡符号生成プログラムおよびプログラム記録媒体に関し、特に、パルストランス、コンデンサ等により絶縁したＡＣ結合の伝送回線により伝送するシリアルデジタルデータ伝送方式に関する。
【背景技術】
【０００２】
近年、通信網と通信装置との間や電話装置における主装置〜端末間の伝送および符号化技術の発展に伴い、パルストランス等を用いたＡＣ結合のシリアルデータ伝送装置として、直流平衡状態が考慮されたＡＭＩ(Alternate  Mark  Inversion)符号やＣＭＩ(Code  Mark  Inversion)符号やマンチェスタ符号と呼ばれる伝送方式が実用化されている。
【０００３】
例えば、ＡＭＩ符号を用いた直流平衡符号生成回路として、図１０に示すような回路構成が用いられている。図１０は、従来のＡＭＩ符号生成回路のブロック構成を示すブロック図であり、データメモリ５、シフトレジスタ６、ＡＭＩ符号化部７、直流平衡ビット生成保持部８、パリティチェック計算部９を備えて、ＡＭＩ符号化部７から、直流平衡状態を考慮して、データ“０”を０Ｖとし、かつ、データ“１”の極性を交互に変えたＡＭＩ符号シリアルデータ出力１０として出力するように構成している。
【０００４】
図１１は、図１０のＡＭＩ符号生成回路を構成するＡＭＩ符号化部の回路構成を示す回路図であり、一般に、ＬＳＩ(Large  Scale  Integrated  circuit、大規模集積回路)により構成されており、該ＬＳＩ内部回路として、Ｄフリップフロップ１１，１２、セレクタ１３、ＡＮＤゲート１８，１９を備え、シリアルデータ１４とクロック１５とを入力して、ＡＮＤゲート１８，１９それぞれの出力を接続した正符号出力端子１６、負符号出力端子１７から、正負のＡＭＩ符号をＡＭＩ符号シリアルデータ出力１０として出力している。
【０００５】
なお、ＡＭＩ符号化部７のＬＳＩとしては、ＡＳＩＣ(ＦＰＧＡ、ゲートアレイ、エンデベッドアレイ、セルベース、フルカスタム)やＳｏＣ(System  on  Chip)、専用ＬＳＩなど、如何なる半導体デバイスを適用しても構わない。また、ＡＭＩ符号シリアルデータ出力１０を出力する正符号出力端子１６（Ｖ＋）、負符号出力端子１７（Ｖ−）の２端子には、通常、図１１に示すように、パルストランスが直接接続される。
【０００６】
また、特許文献１に示す特開２００４−１８７１１７号公報「シリアルデータ通信方法」においては、ＡＭＩ符号生成回路のような複雑な符号化処理を行うことなく、簡単な回路構成によって、低コストで、パルストランスの磁気飽和を防止することが可能な符号生成方法を提案している。図１５は、前記特許文献１に記載の従来技術の通信インタフェース回路のブロック構成を示す構成図であり、通信インタフェース回路５０，６０が伝送回線７０を介して相互に接続されている様子を示している。
【０００７】
図１５において、通信インタフェース回路５０，６０は、同一のブロック構成であり、それぞれ、８ビットパラレルデータを調歩同期式の汎用シリアルデータ形式に変換するＵＡＲＴ（Universal  Asynchronous  Receiver  Transmitter）回路５１，６１、高速データ伝送用のＬＶＤＳ（low  voltage  differential  signaling）方式のＤ／Ｒ（ドライバ／レシーバ）からなるライントランシーバ５２，６２、および、パルストランス５３，６３、さらには、その他図示していない抵抗やコンデンサ等を含んで構成され、ＵＡＲＴ回路５１，６１は、それぞれ、送受信するデータを入出力する制御装置５５，６５に接続されている。
【０００８】
図１５のようなブロック構成において、制御装置５５，６５は、送信するパラレルデータを、ＵＡＲＴ回路５１，６１に転送する際に、１ビットごとに反転させたビット反転データまたは１バイトごとに各ビットを反転させたバイト反転データを送信データに挿入してＵＡＲＴ回路５１，６１に転送し、逆に、ＵＡＲＴ回路５１，６１は、伝送回線７０から受信データを受け取った際に、１ビットごとまたは１バイトごとに挿入されているビット反転データまたはバイト反転データを除去して、取り込むようにしている。これにより、パルストランス５３，６３の磁気飽和を防止し、パルストランス５３，６３を介して転送される伝送回線７０上の転送データを直流平衡符号として送受信するようにしている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００４−１８７１１７号公報（第４−６頁）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来の直流平衡符号生成回路や直流平衡符号生成方法では、正負の電位で交番するデータ符号や直流平衡ビット等を生成することが必要となり、回路構成が複雑化したり、あるいは、正負の出力波形が非対称になって、同一時点でいずれもＨレベルになったりして、場合によっては、Ｈレベル同士の衝突によって回路の破壊を引き起こすことも生じるという難点がある。
【００１１】
例えば、図１０、図１１として前述したＡＭＩ符号生成回路の場合、図１２のタイミングチャートの破線部に示すように、正符号出力端子１６から出力される正ＡＭＩ符号出力（Ｖ＋）と負符号出力端子１７から出力される負ＡＭＩ符号出力（Ｖ−）とが、同一タイミングで、ともにＨレベルになる状態が発生する。図１２は、図１１のＡＭＩ符号化部７の各回路における信号波形を示すタイミングチャートである。
【００１２】
つまり、図１１に示すように、ＡＭＩ符号化部７の正符号出力端子１６、負符号出力端子１７の２端子に直接パルストランスが接続された場合には、ＡＮＤゲート１８，１９に入力されるデータの入力タイミングの微妙なずれつまり回路タイミングのハザードにより、正符号出力端子１６から出力される正ＡＭＩ符号出力（Ｖ＋）と負符号出力端子１７から出力される負ＡＭＩ符号出力（Ｖ−）とが、図１２の拡大した破線部に示すように、データ‘１’が連続発生した場合に、同一タイミングで、ともにＨレベルとなる出力衝突が発生し易くなり、かくのごとく、正負の出力衝突が発生した際には、瞬間的に２つの出力電圧が加算され、最大定格以上の電圧が発生する恐れがあり、出力回路素子や出力端子の破壊や劣化を生じる可能性がある。
【００１３】
さらに、図１０、図１１のようなＡＭＩ符号生成回路においては、伝送回線上を転送する信号の波形が変化しないデータ（つまり、データ‘０’）が存在している。かくのごとく、ＡＭＩ符号において信号波形の変化がないデータ‘０’のＡＬＬ‘０’ＤＡＴＡ（無変化信号状態）が継続すると、図１３（Ｂ）に示すように、パルストランスが介在する伝送回線上に転送されるデータに対して、外来誘導ノイズの影響を受け易い状態になってしまう。
【００１４】
図１３は、信号波形の変化がないデータが継続した場合の状況を説明するための説明図であり、図１３（Ａ）は、調歩同期式のＡＭＩ符号として信号波形の変化がないデータ‘０’が継続した場合の様子を示し、図１３（Ｂ）は、外来誘導ノイズが発生した場合の様子を示している。図１３（Ｂ）に示すように、調歩同期式のスタートビット（‘１’に固定）に挟まれたデータとしてＡＬＬ‘０’ＤＡＴＡ（無変化信号状態）が継続した場合、最悪、直流平衡ビットが発生するまで、パルストランスに流れる電流が減少し、パルストランスの１次側の２線間の伝送回線電位が０Ｖとなって、外来誘導ノイズよるデータエラーや誤動作を引き起こし易くなり、伝送エラーが発生し易くなる。
【００１５】
また、従来の直流平衡符号の一つであるマンチェスタ符号は、データ‘０’を‘０１’、データ‘１’を‘１０’の２ビットの符号に変換する符号であるが、受信回路の特性上、有効データの先頭を示すバイオレーションビットを埋め込むことが難しい。それゆえ、マンチェスタ符号を使用しているＥｔｈｅｒｎｅｔ規格（登録商標）１０ＢＡＳＥ―Ｔにおいては、図１４のように、バイオレーションフラグが無く、その代わり、データ通信開始時点において、データの先頭を識別するために、プリアンブル（５６ｂｉｔ）やスタートフレーム(８ｂｉｔ)をさらに追加して挿入することによってキャラクタ同期的な方法を採用している。図１４は、Ｅｔｈｅｒｎｅｔ規格１０ＢＡＳＥ−Ｔに採用されているマンチェスタ符号とデータ同期検出用の符号形式とを示す説明図である。
【００１６】
また、図１５に示したような通信インタフェース回路を用いる前記特許文献１における符号生成方法においては、有効データの送受信を行う時点では、１ビットごとのビット反転データまたは１バイトごとに各ビットを反転させたバイト反転データを送信データに挿入して転送することになるが、一方、有効データを送受信しない待機状態にある場合は、ＵＡＲＴ回路５１，６１の出力信号は、ＡＬＬ‘１’に固定された状態になる。
【００１７】
したがって、待機状態においては、図１６に示すように、例えば、通信インタフェース回路５０のＵＡＲＴ回路５１の出力信号がＡＬＬ‘１’のＨレベル状態が継続してしまうため、受信側の通信インタフェース回路６０のパルストランス６３の１次側の信号電流がなくなって、ライントランシーバ６２の正符号側端子（＋）への入力と負符号側端子（−）への入力とにおいて、同電位へ変化してしまうことになる。図１６は、図１５の通信インタフェース回路における待機状態の電位レベルを説明するための説明図である。待機状態において受信側のライントランシーバ６２の正符号側端子（＋）と負符号側端子（−）との入力電位が同電位レベルになると、多少の誘導ノイズが発生した場合に、スタートビットが到来したものと誤検出してしまうという問題が発生する。
【００１８】
また、受信側のライントランシーバ６２の正符号側端子（＋）と負符号側端子（−）との入力電位が同電位になる前に、新たなデータ伝送が始まると、基線（中心電位）がずれたまま、データ信号の変化が発生してしまい、受信側のライントランシーバ６２において受信エラーが発生し易くなり、直流平衡が保たれなくなるという問題もある。
【００１９】
（本発明の目的）
本発明は、以上のような問題に鑑みてなされたものであり、その目的とするところは、従来伝送方式よりも簡素化した回路構成で、より完全な直流平衡伝送を可能とする直流平衡符号を生成する直流平衡符号生成回路、シリアルデータ伝送装置、直流平衡符号生成方法、直流平衡符号生成プログラムおよびプログラム記録媒体を提供することにある。また、ＡＣ結合のＬＶＤＳ（low  voltage  differential  signaling）伝送において、直流平衡状態を確保することにより、擬似的なＮＲＺ(Non  Return  to  Zero)符号の信号に対しても外来誘導ノイズによる受信エラーが生じ難い直流平衡符号生成回路、シリアルデータ伝送装置、直流平衡符号生成方法、直流平衡符号生成プログラムおよびプログラム記録媒体を提供することにある。
【００２０】
つまり、本発明は、完全な直流平衡状態を確保することを可能とし、直流平衡状態を従来技術よりも考慮しつつ、伝送符号上の直流平衡ビットを増やすことによって、直流平衡デジタル伝送を可能とする直流平衡符号を、より簡略化した回路で生成することを可能とし、かつ、データの先頭を示すバイオレーションフラグの埋め込みも可能とし、かつ、回路タイミングのハザードによる伝送出力波形上の出力衝突を完全に除去し、かつ、全データが‘０’または‘１’であっても、また、有効データがない待機状態であっても、常に、直流平衡符号として交流信号を発生し、パルストランスに電流を流し続けることにより、誘導ノイズにも強い伝送を可能とすることを、その目的としている。
【課題を解決するための手段】
【００２１】
前述の課題を解決するため、本発明による直流平衡符号生成回路は、次のような特徴的な構成を採用している。
【００２２】
（１）パルストランスやコンデンサによってＡＣ結合された伝送回線を介して直流平衡状態のシリアルデータとして伝送するための符号データを生成する直流平衡符号生成回路において、当該直流平衡符号生成回路の最前段に位置し、前記符号データを直流平衡状態のシリアルデータとして順次出力する最前段回路の正符号出力端から前記パルストランスやコンデンサに接続される正符号出力端子までの距離と前記最前段回路の負符号出力端から前記パルストランスやコンデンサに接続される負符号出力端子までの距離とを、同一の長さにする直流平衡符号生成回路。
【発明の効果】
【００２３】
本発明の直流平衡符号生成回路、シリアルデータ伝送装置、直流平衡符号生成方法、直流平衡符号生成プログラムおよびプログラム記録媒体によれば、以下のような効果を奏することができる。
【００２４】
第１の効果は、本発明に係る直流平衡符号生成回路においては、直流平衡シリアルデータを伝送するための伝送回線に接続するＡＣ結合用のパルストランスへの正符号出力端子側の正符号シリアルデータ（Ｖ＋）と負符号出力端子側の負符号シリアルデータ（Ｖ−）との間の同一タイミングにおけるＨレベル出力の衝突を回避することができることにある。その理由は、直流平衡シリアルデータを生成するシフトレジスタの最前段の回路（つまり最前段のＤフリップフロップ）の正符号側出力端から正符号出力端子までの配線長と、負符号側出力端から負符号出力端子までの配線長とを、同一の長さに設定した直流平衡符号生成回路を形成しているためである。
【００２５】
而して、本発明に係る直流平衡符号生成回路の正符号出力端子と負符号出力端子との間に直接パルストランスを接続した状態であっても、正符号シリアルデータ（Ｖ＋）と正符号シリアルデータ（Ｖ＋）との遅延時間を一致させることが可能であり、正符号シリアルデータ（Ｖ＋）と正符号シリアルデータ（Ｖ＋）との２つの出力電圧が同一方向に加算されて、最大定格以上の電圧が発生する事態を確実に防ぐことができ、出力回路素子や出力端子の破壊や劣化を回避することができる。
【００２６】
また、直流平衡シリアルデータを生成するシフトレジスタの最前段の回路（つまり最前段のＤフリップフロップ）の正符号側出力端から正符号出力端子までの配線長と負符号側出力端から負符号出力端子までの配線長とを同一の長さに設定することによって、クロックに対して、直流平衡符号生成回路の最終段の出力バッファと内部の最前段ゲートとの間のタイミング規定についても設定し易くなるという効果も得られる。
【００２７】
第２の効果は、従来のＡＭＩ符号等の直流平衡符号の生成回路に比し、本発明に係る直流平衡符号生成回路の回路構成が大幅に簡素化されることにある。その理由は、本発明に係る直流平衡符号生成回路は、あらかじめ定めたビット数だけ遡ったデータビットを反転させることによって生成される直流平衡ビットとデータビットとを多段接続したＤフリップフロップを用いて交互に埋め込む回路構成を採用しているためである。
【００２８】
而して、本発明に係る直流平衡符号生成回路は、図１０に示すような従来のＡＭＩ符号生成回路のように、直流平衡ビットを保持するための直流平衡ビット生成保持部８や直流平衡ビットを計算するためのパリティチェック計算部９は不要であり、さらには、直流平衡ビット生成保持部８やパリティチェック計算部９の２つの回路の動作タイミングを考慮することなく、動作させることも可能となり、回路の簡素化を図ることができる。
【００２９】
第３の効果は、伝送する全データが‘０’や‘１’の場合であっても、また、有効データが発生していない待機状態であっても、誘導ノイズの影響を受け難く、受信エラーが生じ難いことにある。その理由は、伝送する全データが‘０’や‘１’の場合であっても、また、待機状態であっても、伝送回線の２線間の電圧振幅波形の変化が常に発生しているためである。
【００３０】
つまり、本発明に係る直流平衡符号生成回路においては、伝送する有効データがＡＬＬ‘０’やＡＬＬ‘１’であっても、ランダムデータであっても、また、有効データがない待機状態であっても、如何なる期間の伝送回線上の信号を抽出しても、必ず、該伝送回線上は直流平衡状態が確保されていて、符号の変化すなわち電圧振幅波形の変化が途切れることがないので、誘導ノイズに対して伝送信号のエラーが発生し難い符号構成となっている。
【００３１】
第４の効果は、データ通信開始を示すバイオレーションフラグを埋め込むことが可能であり、かつ、完全な直流平衡を確保することが可能となることである。その理由は、如何なるデータに関しても、完全な直流平衡シリアルデータを生成することができるからである。
【００３２】
而して、従来のマンチェスタ符号のように、データ伝送の開始時点において、５６ｂｉｔ長のプリアンブル符号や８ｂｉｔ長のスタートフレームを設けて、キャラクタ同期的な方法を採用する必要はなく、マンチェスタ符号に比しより高速なデータ転送を行うことが可能である。
【００３３】
第５の効果は、前記特許文献１における待機状態の直流平衡問題と誘導ノイズによる誤動作を確実に防止することができることである。その理由は、前述のように、本発明に係る直流平衡符号生成回路においては、有効データが存在しない待機状態においても、必ず、伝送回線上は直流平衡状態が確保されていて、符号の変化すなわち電圧振幅波形の変化が途切れることがないので、スタートビットを誤検出することもなく、かつ、データ伝送中の基線（中心電位）がずれてしまうこともなく、誘導ノイズに対して伝送信号のエラーが発生し難い符号構成となっているからである。
【図面の簡単な説明】
【００３４】
【図１】本発明に係る直流平衡符号生成回路の構成の一例を示すブロック図である。
【図２】図１の直流平衡符号生成回路を構成するシフトレジスタのうち前段側の半分のシフトレジスタの回路構成の一例を示す回路図である。
【図３】図２の前段８ビットシフトレジスタ回路と図示していない後段８ビットシフトレジスタ回路とからなるシフトレジスタの動作タイミングの一例を示すタイミングチャートである。
【図４】図１５の従来の通信インタフェース回路に本発明に係る直流平衡符号生成回路を適用したブロック構成の一例を示す構成図である。
【図５】図４の通信インタフェース回路における待機状態の伝送符号を説明するための説明図である。
【図６】図１および図２の直流平衡符号生成回路において転送用データがＡＬＬ‘０’データの場合に生成される符号データの信号波形の一例を示す説明図である。
【図７】図１および図２の直流平衡符号生成回路において転送用データがランダムデータの場合に生成される符号データの信号波形の一例を示す説明図である。
【図８】図１および図２の直流平衡符号生成回路において転送用の有効データの先頭を示すバイオレーションフラグの挿入状態の一例を示す説明図である。
【図９】図１および図２に示す直流平衡符号生成回路を適用したシリアルデータ伝送装置の一例を示すブロック構成図である。
【図１０】従来のＡＭＩ符号生成回路のブロック構成を示すブロック図である。
【図１１】図１０のＡＭＩ符号生成回路を構成するＡＭＩ符号化部の回路構成を示す回路図ある。
【図１２】図１１のＡＭＩ符号化部の各回路における信号波形を示すタイミングチャートである。
【図１３】従来のＡＭＩ符号生成回路において信号波形の変化がないデータが継続した場合の状況を説明するための説明図である。
【図１４】Ｅｔｈｅｒｎｅｔ規格１０ＢＡＳＥ−Ｔに採用されているマンチェスタ符号とデータ同期検出用の符号形式とを示す説明図である。
【図１５】特許文献１に記載の従来技術の通信インタフェース回路のブロック構成を示す構成図である。
【図１６】図１５の通信インタフェース回路における待機状態の電位レベルを説明するための説明図である。
【発明を実施するための形態】
【００３５】
以下、本発明による直流平衡符号生成回路、シリアルデータ伝送装置、直流平衡符号生成方法、直流平衡符号生成プログラムおよびプログラム記録媒体の好適な実施例について添付図を参照して説明する。なお、以下の説明においては、本発明による直流平衡符号生成回路、シリアルデータ伝送装置および直流平衡符号生成方法について説明するが、かかる直流平衡符号生成方法をコンピュータにより実行可能な直流平衡符号生成プログラムとして実施するようにしても良いし、あるいは、直流平衡符号生成プログラムをコンピュータにより読み取り可能な記録媒体に記録するようにしても良いことは言うまでもない。
【００３６】
（本発明の特徴）
本発明の実施形態の説明に先立って、本発明の特徴についてその概要をまず説明する。本発明は、伝送すべき有効データの有無に関わらず、また、伝送すべきデータ内容の如何（ＡＬＬ‘０’、ＡＬＬ‘１’、ランダムデータ等）に関わらず、伝送回線上は直流平衡状態が必ず確保されていて、符号の変化すなわち電圧振幅波形の変化が途切れることがない符号を生成することを特徴としている。すなわち、あらかじめ定めたビット数だけ遡ったタイミングのビット（有効データの如何に関わらずあらかじめ定めた時間だけ遡ったタイミングの信号レベル）を反転したデータを、直流平衡符号として、各ビットごと（有効データの如何に関わらず該当するタイミング位置）に挿入するとともに、正負の直流平衡シリアルデータを出力する最前段の回路から正負それぞれの出力端子までの距離を同一距離に揃えたＬＳＩ回路として構成していることを特徴としている。
【００３７】
前述したように、従来のＡＭＩ符号の場合、ＡＬＬ‘０’のような無信号状態が続くと、直流平衡ビットが発生するまで、パルストランスに流れる電流が減少して、パルストランスの１次側の伝送回線２線間の電位が０Ｖとなり、外来誘導ノイズによるデータエラーや誤動作を引き起こし易くなるが、本発明に係る直流平衡符号生成回路、シリアルデータ伝送装置、直流平衡符号生成方法、直流平衡符号生成プログラムおよびプログラム記録媒体においては、単一電源による直流平衡状態のＮＲＺ(Non  Return  to  Zero)データを擬似的に送受信することを可能とし、パルストランスやコンデンサ等を介したＡＣ結合のＬＶＤＳ（low  voltage  differential  signaling）伝送方式による、信頼性が高い高速伝送が可能となる。
【００３８】
つまり、本発明においては、全データが‘０’または‘１’であっても、また、待機状態であっても、常に、交流信号が発生し、パルストランス等に電流が流れ続けるので、外来誘導ノイズに強い伝送方式になる。また、正負の直流平衡シリアルデータを出力する最前段の回路から正負それぞれの出力端子までの配線距離を同一の長さに揃えることにより、正負の出力端子にパルストランスを直接接続する回路構成の場合であっても、正負の出力端子それぞれから出力される正負の直流平衡シリアルデータの信号波形は同一位相に揃った状態で、パルストランスの１次側を駆動するので、最大定格以上の電圧が発生する事態を確実に防ぐことができ、出力回路素子や出力端子の破壊や劣化を回避することができる。
【００３９】
さらには、従来技術のＡＭＩ符号生成回路の場合は、図１０に示したように、データメモリ５とシフトレジスタ６とＡＭＩ符号化部７と直流平衡ビット生成保持部８とパリティチェック計算部９とで構成されていて、ＡＭＩ符号化部７の回路と直流平衡ビット生成保持部８の回路とが複雑になるとともに、直流平衡ビット生成保持部８、パリティチェック計算部９のような回路を備えていることが必須であった。しかし、本発明に係る直流平衡符号生成回路においては、直流平衡ビット生成保持部８、パリティチェック計算部９は不要であるし、ＡＭＩ符号化部７の回路のような複雑な回路構成とする必要もなく、より簡略化された回路であっても、直流平衡伝送を可能とする符号を生成することができる。
【００４０】
［構成の説明］
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００４１】
図１は、本発明に係る直流平衡符号生成回路の構成の一例を示すブロック図であり、本発明に係る新符号を生成する直流平衡符号生成回路の全体構成の一例を示している。図１の直流平衡符号生成回路は、データメモリ１とシフトレジスタ２と前２ｂｉｔデータラッチ回路３とを少なくとも備え、データメモリ１から出力されるパラレルデータは、１ｂｉｔずつ順次シフトするシフトレジスタ２と、２ビット前と１ｂｉｔ前との２ｂｉｔ分のデータをラッチする前２ｂｉｔデータラッチ回路３とに入力され、かつ、前２ｂｉｔデータラッチ回路３が保持している前タイムスロットの２ビット分のデータもシフトレジスタ２のあらかじめ定めた位置に入力される。
【００４２】
この結果、図１の直流平衡符号生成回路は、シフトレジスタ２において、データメモリ１から出力されるパラレルデータのそれぞれのビット位置のデータ（転送用データ）に対して、２ｂｉｔ前の転送用データを反転した反転データを、直流平衡データとして、転送用データの間にビットごとに挿入することを可能とし、而して、データメモリ１から出力されるパラレルデータをシフトレジスタ２において直流平衡データ付きのシリアルデータに変換して、符号シリアルデータ出力４として出力する機能を有している。なお、本実施形態においては、２ｂｉｔ前の転送用データの反転データを直流平衡データとして用いる例を示しているが、あらかじめ定めたビット数だけ遡ったビット位置の転送用データを反転した反転データを、直流平衡データとして用いることとし、転送用データの各ビットの前または後ろに交互に配置するようにすれば良い。
【００４３】
ここで、図１のシフトレジスタ２は、図２に示すような回路構成とされている。図２は、図１の直流平衡符号生成回路を構成するシフトレジスタ２のうち出力端側に位置する前段側の半分のシフトレジスタの回路構成の一例を示す回路図であり、図１のデータメモリ１からのＢ７〜Ｂ４ｂｉｔの４ビットと前２ｂｉｔデータラッチ回路３からの前タイムスロット（ｐｒｅｖｉｏｕｓ  ｄａｔａ）のＬＳＢ（Least  Significance  Bit）側の２ビットのＢ１，Ｂ０ｂｉｔとを入力して、正符号出力端子２８と負符号出力端子２９とから符号シリアルデータ出力４（正符号出力（Ｖ＋）、負符号出力（Ｖ−））を出力する８段の前段８ビットシフトレジスタ回路（つまり出力段側に位置する半分のシフトレジスタ）の一例を示している。
【００４４】
一方、シフトレジスタ２のうち、図１のデータメモリ１からのＢ３〜Ｂ０ｂｉｔの４ビットを入力する入力段側に位置する後段８ビットシフトレジスタ回路についても、図２の前段８ビットシフトレジスタ回路と同様の回路構成からなっており、図２の前段８ビットシフトレジスタ回路における転送用データ入力用のセレクタにはＢ７〜Ｂ４ｂｉｔの代わりにＢ３〜Ｂ０ｂｉｔを、また、直流平衡データ入力用の反転ゲートには前２ビットのＢ１，Ｂ０ｂｉｔ、Ｂ７，Ｂ６ｂｉｔの代わりにＢ５〜Ｂ２ｂｉｔを入力するように構成している。なお、後段８ビットシフトレジスタ回路の最前段のＤフリップフロップの出力は、次段のＤフリップフロップに入力するために、図２に示すように、図２の前段８ビットシフトレジスタ回路の先頭のＤフリップフロップにセレクタを介して入力される。つまり、シフトレジスタ２としては、相手側に転送する有効データのタイムスロットのビット数（本実施形態では８ビット）の２倍のビット数からなるデータをラッチして１ビットずつシフトする機能を有する合計１６ビットのシフトレジスタとして構成しており、８ビットの直流平衡データと８ビットの転送用データとを交互に配置してシフトレジスタ２から符号シリアルデータ出力４として順次出力する構成としている。
【００４５】
ここで、図２の前段８ビットシフトレジスタ回路は、転送用データと直流平衡データとを交互にラッチする８段のＤフリップフロップ２０，２１，２２，…，２７、前段のＤフリップフロップからの出力とデータバッファ１や前２ｂｉｔデータラッチ回路３からの転送用データ（または直流平衡データ）とを切り替えて入力するセレクタ３３，３４，３５，…，４０、直流平衡データを生成するために反転入力する反転ゲート４１，４２，４３，４４から構成されている。
【００４６】
ここで、Ｄフリップフロップ２１，２３，２５，２７のＤ入力端子それぞれには、転送用データのＢ７，Ｂ６，Ｂ５，Ｂ４ｂｉｔがセレクタ３４，３６，３８，４０それぞれを介して入力され、Ｄフリップフロップ２０，２２，２４，２６のＤ入力端子それぞれには、直流平衡データの前タイムスロットのＢ１，Ｂ０，現タイムスロットのＢ７，Ｂ６ｂｉｔが反転ゲート４１，４２，４３，４４それぞれにより反転された後、セレクタ３３，３５，３７，３９それぞれを介して入力される。
【００４７】
つまり、Ｄフリップフロップ２０，２２のＤ入力端子には、それぞれ、反転ゲート４１，４２およびセレクタ３３，３５を介して、前データ２ｂｉｔデータラッチ回路３から、前タイムスロット（ｐｒｅｖｉｏｕｓ  ｄａｔａ）のＢ１ｂｉｔデータの反転、Ｂ０ｂｉｔデータの反転が、直流平衡ビットとしてロードされる。
【００４８】
また、Ｄフリップフロップ２４，２６のＤ入力端子には、それぞれ、反転ゲート４３，４４およびセレクタ３７，３９を介して、現タイムスロット（ｐｒｅｓｅｎｔ  ｄａｔａ）のＢ７ｂｉｔデータの反転、Ｂ６ｂｉｔデータの反転が、直流平衡ビットとしてロードされる。
【００４９】
また、Ｄフリップフロップ２１，２３，２５，２７のＤ入力端子には、それぞれ、セレクタ３４，３６，３８，４０を介して、データメモリ１から現タイムスロット（ｐｒｅｓｅｎｔ  ｄａｔａ）のＢ７ｂｉｔデータ、Ｂ６ｂｉｔデータ、Ｂ５ｂｉｔデータ、Ｂ４ｂｉｔデータが、転送用データとしてロードされる。
【００５０】
図２の前段８ビットシフトレジスタ回路は、全データのロード完了後に、シフトレジスタ動作を開始して、直流平衡ビット、転送用データの順に、１ｂｉｔずつ、最前段回路であるＤフリップフロップ２０の正符号出力端、負符号出力端からそれぞれ正符号シリアルデータ、負符号シリアルデータとして出力された後、正符号出力端子２８、負符号出力端子２９から、符号シリアルデータ出力４としてシリアル出力される。
【００５１】
図３は、図２の前段８ビットシフトレジスタ回路と図示していない後段８ビットシフトレジスタ回路とからなるシフトレジスタ２の動作タイミングの一例を示すタイミングチャートであり、前タイムスロット（ｐｒｅｖｉｏｕｓ  ｄａｔａ）のあらかじめ定めたビット数例えば２ビット分だけ遡ったビット位置からＬＳＢ（Least  Significance  Bit）までのＬＳＢ側の２ビットＢ１，Ｂ０ｂｉｔデータをラッチする前２ｂｉｔデータラッチ回路３におけるラッチ状況を含めて、最前段のＤフリッピフロップ２０から、直流平衡データ（つまり２ｂｉｔ前の転送用データの反転データ）と転送用データとが交互に符号シリアルデータ出力４として出力されていく様子を示している。
【００５２】
図３に示すように、シフトレジスタデータロード信号３１（ＳＨＩＦＴ  ＲＥＧ  ＤＡＴＡ  ＬＯＡＤ）によってＤフリップフロップ２０〜２７にそれぞれ交互にラッチされた前タイムスロット（ｐｒｅｖｉｏｕｓ  ｄａｔａ）のＬＳＢ側の２ビットのＢ１，Ｂ０の反転データ、現タイムスロット（ｐｒｅｓｅｎｔ  ｄａｔａ）のＭＳＢ側の６ビットのＢ７〜Ｂ２の反転データである直流平衡データおよび現タイムスロット（ｐｒｅｓｅｎｔ  ｄａｔａ）の転送用データＢ７〜Ｂ０は、クロック信号３２（ＣＬＯＣＫ）に応じて、最前段のＤフリップフロップ２０から順次出力されていく。
【００５３】
つまり、最前段のＤフリップフロップ２０の出力に示すように、直流平衡ビット（ＤＣ  ＢＩＴ）、転送用データ（ＶＡＬＩＤ  ＤＡＴＡ）の順に、Ｐｒｅｖｉｏｕｓ  Ｂ１（ＩＮＶ）、Ｂ７（ＤＡＴ）、Ｐｒｅｖｉｏｕｓ  Ｂ０（ＩＮＶ）、Ｂ６（ＤＡＴ）、Ｂ７（ＩＮＶ）、Ｂ５（ＤＡＴ）、Ｂ６（ＩＮＶ）、Ｂ４（ＤＡＴ）、Ｂ５（ＩＮＶ）、Ｂ３（ＤＡＴ）、Ｂ４（ＩＮＶ）、Ｂ２（ＤＡＴ）、Ｂ３（ＩＮＶ）、Ｂ１（ＤＡＴ）、Ｂ２（ＩＮＶ）、Ｂ０（ＤＡＴ）として１ビットずつシリアルに出力する。すなわち、２ビット前の転送用データ（ＶＡＬＩＤ  ＤＡＴＡ）を反転したデータを直流平衡データ（ＤＣ  ＢＩＴ）としてそれぞれ２ビット後の転送用ビット（ＶＡＬＩＤ  ＤＡＴＡ）に先行して出力していく。
【００５４】
ここで、正符号出力端子２８に示すように、図３においては、前タイムスロット（Ｐｒｅｖｉｏｕｓ  Ｄａｔａ）のＬＳＤ側２ビットＢ１，Ｂ０ｂｉｔのデータは‘００’（反転データは‘１１’）であり、現タイムスロット（Ｐｒｅｓｅｎｔ  Ｄａｔａ）の８ビットＢ７〜Ｂ０ｂｉｔのデータは‘００１１１０１１’であった場合を例示している。負符号出力端子２９からは、正符号出力端子２８からの出力データを反転した出力データが、正符号出力端子２８からの出力データと同相で出力され、正符号出力端子２８、負符号出力端子２９からそれぞれ出力された符号シリアルデータは、パルストランスを介して、ＡＣ結合の伝送回線に出力され、相手側の伝送装置において、図３の受信側クロック信号（ＲＥＣＥＩＶＩＮＧ  ＣＬＯＣＫ  ＦＯＲ  ＳＥＲＩＡＬ  ＤＡＴＡ）に示すタイミングで取り込まれることになる。
【００５５】
また、前述したように、最前段のＤフリップフロップ２０の正出力端から正符号出力端子２８までの距離、負出力端から負符号出力端子２９までの距離は、同一の長さになるように設定されており、而して、正符号出力端子２８の出力データと負符号出力端子２９の出力データとは、図３の破線丸印で囲った箇所等において、必ず異なるレベルになり、互いが同一方向になって衝突が発生しないように構成されており、たとえ、正符号出力端子２８、負符号出力端子２９にパルストランスを直接接続した場合であっても、パルストランスに定格値を上回る異常電圧が発生することがない構成としている。
【００５６】
［動作の説明］
次に、図１の本発明に係る新符号回路つまり直流平衡符号生成回路の全体ブロック図と図２のシフトレジスタ２の前段８ビットシフトレジスタ回路の詳細回路図と図３のシフトレジスタ２のタイミングチャートとを用いて、本発明に係る直流平衡符号生成回路を採用したシリアルデータ伝送装置の動作について説明する。
【００５７】
図３のタイミングチャートにおいて、シフトレジスタデータロード信号３１（ＳＨＩＦＴ  ＲＥＧ  ＤＡＴＡ  ＬＯＡＤ）がＬレベルであり、かつ、クロック信号３２（ＣＬＯＣＫ）が立ち上がるタイミングにおいて、図２に示す前段８ビットシフトレジスタ回路の全Ｄフリップフロップ２０〜２７のＤ入力端子へ、セレクタ３３〜４０それぞれを介して、図１のデータメモリ１および前データ２ｂｉｔデータラッチ回路３から出力されたデータがロードされる。
【００５８】
ここで、Ｄフリップフロップ２０，２２のＤ入力端子には、それぞれ、前データ２ｂｉｔデータラッチ回路３からのＢ１ｂｉｔデータ、Ｂ０ｂｉｔデータが反転ゲート４１，４２によって反転された状態で、セレクタ３３，３５を介して、転送用データＢ７，Ｂ６データの前段に挿入される直流平衡ビットとしてロードされる。
【００５９】
また、Ｄフリップフロップ２４，２６のＤ入力端子には、それぞれ、データメモリ１からのＢ７ｂｉｔ，Ｂ６ｂｉｔデータが反転ゲート４３，４４によって反転された状態で、セレクタ３７，３９を介して、転送用データＢ５，Ｂ４データの前段に挿入される直流平衡ビットとしてロードされる。
【００６０】
また、Ｄフリップフロップ２１，２３，２５，２７のＤ入力端子には、それぞれ、セレクタ３４，３６，３８，４０を介して、データメモリ１からのＢ７，Ｂ６，Ｂ５，Ｂ４ｂｉｔデータが、転送用データとしてロードされる。
【００６１】
図示していない後段８ビットシフトレジスタ回路の全Ｄフリップフロップにおいても、前段８ビットシフトレジスタ回路と同様に、データメモリ１からのデータのうち、Ｂ５〜Ｂ２ｂｉｔデータが反転ゲートによって反転されて、転送用データＢ３〜Ｂ０データの前段に挿入される直流平衡ビットとしてロードされ、Ｂ３〜Ｂ０ｂｉｔデータが転送用データとしてロードされる。
【００６２】
図２に示す前段８ビットシフトレジスタ回路の全Ｄフリップフロップ２０〜２７のＤ入力端子への全データのロードが完了した後、シフトレジスタデータロード信号３１（ＳＨＩＦＴ  ＲＥＧ  ＤＡＴＡ  ＬＯＡＤ）がＨレベルの期間であり、かつ、クロック信号３２（ＣＬＯＣＫ）が立ち上がるタイミングにおいて、前段８ビットシフトレジスタ回路はシフトレジスタ動作を開始して、それぞれの２ビット前に出力された反転データである直流平衡ビットを先行させた状態で、転送用データが、最前段のＤフリップフロップ２０から順次１ｂｉｔずつ符号シリアルデータ出力４としてシリアル出力される。
【００６３】
また、前述したように、最前段のＤフリップフロップ２０の正符号出力端から正符号出力端子２８までと、負符号出力端から負符号出力端子２９までとは、同一の距離になるように設定されており、正符号出力端子２８の出力データと負符号出力端子２９の出力データとは、図３の破線丸印で囲った箇所等において、同一タイミングでは必ず異なるレベルになって、互いが同一方向のレベルになる衝突が発生しないように構成されている。
【００６４】
なお、従来技術に示した前記特許文献１においても、有効データを転送する際に１ｂｉｔごとの反転非反転や１ｂｙｔｅごとの反転非反転により直流平衡状態を達成しようとしているが、ＵＡＲＴ回路５１からＡＬＬ‘１’データが出力され続ける待機状態においては、前述したように、直流平衡問題が解決されていなく、有効データの転送が始まる時点での直流平衡状態を確保することができない。一方、本実施形態においては、ＡＬＬ‘１’データが継続する待機状態であっても、図５に示すように、伝送回線に転送される転送用データとしては、あらかじめ定めたビット数だけ例えば２ビットだけ遡ったビット位置の値（‘１’データ）が反転されて直流平衡データとして挿入されることによって、ＡＬＬ‘１’データは‘０１’信号として転送されることになり、待機状態における直流平衡問題は解決されている。而して、受信側のライントランシーバ６２（ＬＶＤＳ）の入力において、同電位へ変化し、このときに誘導ノイズが発生してしまうと、スタートビットを検出してしまうという前記特許文献１における問題を解決し、パルストランス、コンデンサ等でＡＣ結合された伝送回線において理想的な平衡伝送を実現することができる。
【００６５】
さらには、前記特許文献１においては、受信側のライントランシーバ６２（ＬＶＤＳ）の入力が同電位になる前に、新たな転送用データの伝送が始まると、基線（中心電位）がずれたまま、データ信号の変化が発生して、ライントランシーバ６２の受信エラーが発生し易く、直流平衡が保たれなくなるという問題もあったが、図４のように、本実施形態の直流平衡符号生成回路５４，６４を追加して挿入することによって、待機状態における伝送符号についても、直流平衡状態を維持して、安定して伝播することができる。
【００６６】
つまり、図４の通信インタフェース回路５０Ａ，６０Ａに示すように、図１５に示す従来の通信インタフェース回路５０，６０それぞれに、図１に示すような本実施形態の直流平衡符号生成回路を追加挿入することによって、図５のタイムチャートに示すように、ＡＬＬ‘１’データが継続する待機状態の伝送符号は、直流平衡状態を保つことが可能であり、伝送回線７０上は、‘０’と‘１’とが交互に連続する符号データとして転送され、受信側の通信インタフェース回路６０Ａには、誘導ノイズによる受信エラーの発生をより確実に回避して、安定して伝播することができる。ここで、図４は、図１５の従来の通信インタフェース回路に本発明に係る直流平衡符号生成回路を適用したブロック構成の一例を示す構成図であり、図１５の従来の通信インタフェース回路５０，６０のＵＡＲＴ回路５１，６１とライントランシーバ５２，６２との間に本発明に係る直流平衡符号生成回路５４，６４をそれぞれ追加挿入した場合を例示している。
【００６７】
また、図５は、図４の通信インタフェース回路における待機状態の伝送符号を説明するための説明図である。図５に示すように、ＡＬＬ‘１’データが連続する待機状態においても、送信側の通信インタフェース回路５０ＡのＵＡＲＴ回路５１とライントランシーバ５２との間に追加挿入した直流平衡符号生成回路５４において‘０’と‘１’とが交互に連続する符号データに変換されてライントランシーバ５２（ＬＶＤＳ）から正符号出力データ、負符号出力データとして出力されるので、受信側の通信インタフェース回路６０Ａにおいては、誘導ノイズによる受信エラーを生じることなく、安定した符号データを受信することができ、直流平衡符号生成回路６４において、元の符号形式に正しく復元されて、ＵＡＲＴ回路６１に出力することができる。
【００６８】
また、図１および図２に示す直流平衡符号生成回路においては、前述のように、直流平衡ビットと転送用ビットとを交互に埋め込む方式で回路が構成されるとともに、前記特許文献１の場合とは異なり、最前段のＤフリップフロップ２０の正符号出力端から正符号出力端子２８までの配線遅延とＤフリップフロップ２０の負符号出力端から負符号出力端子２９までの配線遅延とを同一にするように、当該直流平衡符号生成回路のＬＳＩを生成しており、当該直流平衡符号生成回路ＬＳＩの外部において、Ｄフリップフロップ２０にパルストランスを直結した構成を用いる場合においても、正符号出力端子２８、負符号出力端子２９の出力データのいずれも、同一タイミングで、Ｈレベル同士となるような、Ｈレベルの出力衝突を確実に回避することができる構成となっている。さらには、この結果として、最終段の出力バッファと内部の最前段ゲートとの間のクロック信号に対するタイミング規定を設定し易い構成となっている。
【００６９】
また、図１および図２に示す直流平衡符号生成回路は、図１０の従来のＡＭＩ符号生成回路のブロック図と比較して、回路構成が簡素化されている。つまり、図１および図２に示す直流平衡符号生成回路は、直流平衡ビットと転送用ビットとを交互に埋め込む方式で回路が構成されており、図１０のＡＭＩ符号生成回路においては必須となるパリティチェック計算部９のような直流平衡ビットを計算する回路が不要であり、さらに、直流平衡ビット生成保持部８も不要であり、パリティチェック計算部９や直流平衡ビット生成保持部８の２つの回路ブロックのタイミング動作を考慮することなく、動作させることが可能である。
【００７０】
さらには、図１３に前述した従来のＡＭＩ符号方式の信号波形においては、信号波形の変化がないデータが継続する場合（図１３の例ではデータ‘０’が無変化信号状態）が存在している。かくのごとき無変化信号状態が連続すると、パルストランスが介在する伝送回線に対して、外来誘導ノイズが発生した場合は、伝送エラーが発生し易い。しかし、図１および図２に示す直流平衡符号生成回路の伝送方式においては、図６のように全データ（ＶＡＬＩＤ  ＤＡＴＡ）が‘０’の場合であっても、直流平衡データ（ＤＣ  ＢＩＴ）として、あらかじめ定めたビット数例えば２ビットだけ遡ったビット位置の転送用データ（ＶＡＬＩＤ  ＤＡＴＡ）を反転した‘１’を交互に挿入した符号データとして生成することによって、伝送回線の２線間の電圧振幅の変化が常に発生しているので、誘導ノイズが発生しても、伝送エラーは発生し難い。図６は、図１および図２の直流平衡符号生成回路において転送用データがＡＬＬ‘０’データの場合に生成される符号データの信号波形の一例を示す説明図である。
【００７１】
また、図７に示すように、転送用データがランダムデータ（図７の例では、‘１０１１１０１’のデータ）の場合であっても、あらかじめ定めたビット数例えば２ビットだけ遡ったビット位置の転送用データ（ＶＡＬＩＤ  ＤＡＴＡ）を反転したデータを直流平衡データ（ＤＣ  ＢＩＴ）として交互に挿入しているので、いずれの期間を抽出しても、直流平衡状態が確保されていて、符号の変化が途切れることがなく、誘導ノイズが発生しても、伝送エラーは発生し難い。図７は、図１および図２の直流平衡符号生成回路において転送用データがランダムデータの場合に生成される符号データの信号波形の一例を示す説明図である。
【００７２】
また、従来のマンチェスタ符号方式回路においては、受信回路の特性上、相手側へ伝送する有効データの開始を示すバイオレーションビットを埋め込むことが難しい。それゆえ、マンチェスタ符号を使用しているＥｔｈｅｒｎｅｔ規格の１０ＢＡＳＥ―Ｔにおいては、図１４に前述したように、転送用の有効データの送信開始においては、バイオレーションフラグの代わりに、プリアンブル符号（５６ｂｉｔ）やスタートフレーム（８ｂｉｔ）を新たに設けて相手側に通知するという、キャラクタ同期的な方法を採用している。これに対して、図１および図２の直流平衡符号生成回路においては、図８に示すように、バイオレーションフラグ‘１０’を埋め込むとともに、あらかじめ定めたビット数例えば２ビットだけ遡ったバイオレーションフラグ‘１０’を利用する形態で通常のデータとは異なる形式で直流平衡データを付加することとし、これによって、転送用の有効データの先頭を示すことを可能とし、かつ、完全な直流平衡を確保することも可能としている。図８は、図１および図２の直流平衡符号生成回路において転送用の有効データの先頭を示すバイオレーションフラグの挿入状態の一例を示す説明図であり、バイオレーションフラグ（ＶＩＯＬＡＴＩＯＮ）として‘１０’データを挿入した２ｂｉｔバイオレーションありの場合を例示している。
【００７３】
次に、具体的な実施例として、図１および図２に示す本発明に係る直流平衡符号生成回路を適用したシリアルデータ伝送装置の一例について図９を用いて説明する。図９は、図１および図２に示す直流平衡符号生成回路を適用したシリアルデータ伝送装置の一例を示すブロック構成図であり、図９（Ａ）は、ボタン電話装置におけるボタン電話主装置と内線用のデジタル電話端末との間のシリアルデータの伝送系を示し、図９（Ｂ）は、ボタン電話装置における基本架と増設架との間のシリアルデータの伝送系を示している。
【００７４】
図９（Ａ）に示す通り、パルストランスを介して、ボタン電話主装置８１〜デジタル内線端末８２間のシリアルデータ伝送用の信号を伝送する構成や、図９（Ｂ）に示す通り、ボタン電話装置の基本架８３と増設架８４とがパルストランス等でＡＣ結合されたＬＶＤＳ（low  voltage  differential  signaling）伝送用のケーブルで増設された構成や、ネットワーク通信装置同士や通信端末とネットワーク通信装置との間を、パルストランスを介して接続して高速シリアル通信用の信号を伝送する構成などにおいて、シリアルデータ伝送装置として、図１および図２に示すような本発明に係る直流平衡符号生成回路を適用することができる。
【００７５】
以上、本発明の好適実施例の構成を説明した。しかし、斯かる実施例は、本発明の単なる例示に過ぎず、何ら本発明を限定するものではないことに留意されたい。本発明の要旨を逸脱することなく、特定用途に応じて種々の変形変更が可能であることが、当業者には容易に理解できよう。例えば、本発明の実施態様は、課題を解決するための手段における構成（１）に加えて、次のような構成として表現できる。
（２）各タイムスロットごとの転送用データを逐次保持するデータメモリと、該データメモリからの前記転送用データのうちあらかじめ定めたビット数だけ遡った前タイムスロットのビット位置から該前タイムスロットのＬＳＢ（Least  Significance  Bit）までのビット数分のデータを保持する前ビットデータラッチ回路と、前記データメモリからの前記転送用データと前記前ビットデータラッチ回路からの前タイムスロットの前記ビット数分のデータとを入力して、直流平衡データを生成し、生成した前記直流平衡データを前記転送用データの各ビットごとに交互に挿入することにより直流平衡状態のシリアルデータ形式の前記符号データに変換するシフトレジスタと、を少なくとも備え、前記シフトレジスタの最前段に位置する回路が、前記最前段回路として、前記正符号出力端子および負符号出力端子に接続されている上記（１）の直流平衡符号生成回路。
（３）前記シフトレジスタは、前記タイムスロットのビット数の２倍のビット数のデータをラッチする段数からなるＤフリップフロップを縦列接続した回路からなり、前記前ビットデータラッチ回路からの前タイムスロットの前記ビット数分のデータおよび前記データメモリからの現タイムスロットの前記転送用データそれぞれを反転させた反転データを、前記直流平衡データとして、前記Ｄフリップフロップのうち前記最前段回路を構成するＤフリップフロップから１つおきに、次段のＤフリップフロップからの出力との切り替え用のセレクタを介してそれぞれ入力し、前記データメモリからの現タイムスロットの前記転送用データを、前記Ｄフリップフロップのうち前記最前段回路の次段に位置するＤフリップフロップから１つおきに、次段のＤフリップフロップからの出力との切り替え用のセレクタを介してそれぞれ入力した回路構成からなる上記（２）の直流平衡符号生成回路。
（４）有効データが存在していない待機状態にある場合に、前記データメモリは、転送用データの保持用として動作し、前記シフトレジスタの前記最前段回路から、前記直流平衡データと前記転送用データとが交互に挿入された符号データを直流平衡状態のシリアルデータとして出力する上記（２）または（３）の直流平衡符号生成回路。
（５）前記前ビットデータラッチ回路が保持する前タイムスロットの前記ビット数を２ビットとする上記（２）ないし（４）のいずれかの直流平衡符号生成回路。
（６）相手側へ伝送する有効データの先頭を示すバイオレーションフラグを、該有効データの先頭に埋め込む上記（１）ないし（５）のいずれかの直流平衡符号生成回路。
（７）パルストランスやコンデンサによってＡＣ結合された伝送回線を介して直流平衡状態のシリアルデータを伝送するシリアルデータ伝送装置において、前記直流平衡状態のシリアルデータを生成するための直流平衡符号生成回路として、上記（１）ないし（６）のいずれかの直流平衡符号生成回路を用いるシリアルデータ伝送装置。
（８）当該シリアルデータ伝送装置として、ボタン電話主装置とデジタル内線端末との間のデータ伝送を行う装置、ボタン電話装置の基本架と増設架との間のデータ伝送を行う装置、ネットワーク通信装置同士の間のデータ伝送を行う装置、ネットワーク通信装置と通信端末との間のデータ伝送を行う装置、のいずれかを少なくとも含む上記（７）のシリアルデータ伝送装置。
（９）パルストランスやコンデンサによってＡＣ結合された伝送回線を介して直流平衡状態のシリアルデータとして伝送するための符号データを生成する直流平衡符号生成方法であって、前記符号データを直流平衡状態のシリアルデータとして順次出力する最前段回路の正符号出力端から出力する正符号出力データと前記最前段回路の負符号出力端から出力する負符号出力データとのそれぞれの遅延時間を同一にする直流平衡符号生成方法。
（１０）各タイムスロットごとの転送用データと前記転送用データのうちあらかじめ定めたビット数だけ遡った前タイムスロットのビット位置から該前タイムスロットのＬＳＢ（Least  Significance  Bit）までのビット数分のデータとを入力して、直流平衡データを生成し、生成した前記直流平衡データを前記転送用データの各ビットごとに交互に挿入することにより、直流平衡状態のシリアルデータ形式の前記符号データを生成する上記（９）の直流平衡符号生成方法。
（１１）前記直流平衡データとして、あらかじめ定めた前記ビット数だけ遡った各ビット位置の前記転送用データを反転させて得られる反転データを用いる上記（１０）の直流平衡符号生成方法。
（１２）有効データが存在していない待機状態にある場合に、前記直流平衡データと前記転送用データとが交互に挿入された符号データを、直流平衡状態のシリアルデータとして出力する上記（１０）または（１１）の直流平衡符号生成方法。
（１３）あらかじめ定めたビット数だけ遡る前記ビット数を２ビットとする上記（１０）ないし（１２）のいずれかの直流平衡符号生成方法。
（１４）相手側へ伝送する有効データの先頭を示すバイオレーションフラグを、該有効データの先頭に埋め込む上記（９）ないし（１３）のいずれかの直流平衡符号生成方法。
（１５）パルストランスやコンデンサによってＡＣ結合された伝送回線を介して直流平衡状態のシリアルデータとして伝送するための符号データを生成する直流平衡符号生成プログラムとして、上記（９）ないし（１４）のいずれかの直流平衡符号生成方法を、コンピュータによって実行可能なプログラムとして実施する直流平衡符号生成プログラム。
（１６）上記（１５）の直流平衡符号生成プログラムをコンピュータによって読み取り可能な記録媒体に記録しているプログラム記録媒体。
【符号の説明】
【００７６】
１      データメモリ
２      シフトレジスタ
３      前２ｂｉｔデータラッチ回路
４      符号シリアルデータ出力
５      データメモリ
６      シフトレジスタ
７      ＡＭＩ符号化部
８      直流平衡ビット生成保持部
９      パリティチェック計算部
１０    ＡＭＩ符号シリアルデータ出力
１１    Ｄフリップフロップ
１２    Ｄフリップフロップ
１３    セレクタ
１４    シリアルデータ
１５    クロック
１６    正符号出力端子
１７    負符号出力端子
１８    ＡＮＤゲート
１９    ＡＮＤゲート
２０    Ｄフリップフロップ
２１    Ｄフリップフロップ
２２    Ｄフリップフロップ
２３    Ｄフリップフロップ
２４    Ｄフリップフロップ
２５    Ｄフリップフロップ
２６    Ｄフリップフロップ
２７    Ｄフリップフロップ
２８    正符号出力端子
２９    負符号出力端子
３１    シフトレジスタデータロード信号
３２    クロック信号
３３    セレクタ
３４    セレクタ
３５    セレクタ
３６    セレクタ
３７    セレクタ
３８    セレクタ
３９    セレクタ
４０    セレクタ
４１    反転ゲート
４２    反転ゲート
４３    反転ゲート
４４    反転ゲート
５０    通信インタフェース回路
５０Ａ  通信インタフェース回路
５１    ＵＡＲＴ回路
５２    ライントランシーバ
５３    パルストランス
５４    直流平衡符号生成回路
６０    通信インタフェース回路
６０Ａ  通信インタフェース回路
６１    ＵＡＲＴ回路
６２    ライントランシーバ
６３    パルストランス
６４    直流平衡符号生成回路
７０    伝送回線
８１    ボタン電話主装置
８２    デジタル内線端末
８３    ボタン電話装置の基本架
８４    ボタン電話装置の増設架
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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