(57)【特許請求の範囲】
【請求項１】
ＪＦＥＴコンポーネントと、
ＪＦＥＴコンポーネントに近接して配置された第１のゲート領域を有する第１の蓄積型ＭＯＳＦＥＴと、
ＪＦＥＴコンポーネントに近接して配置された第２のゲート領域を有する第２の蓄積型ＭＯＳＦＥＴと、
を含み、
ＪＦＥＴコンポーネントは、
縦型コンタクトトレンチ内に設けられ、当該装置のソースと接続されるソースコンタクトと、
前記縦型コンタクトトレンチの底部に設けられ、当該装置のバルクシリコン領域とは異なる導電型を有するドープ領域と、
を有し、
第１の蓄積型ＭＯＳＦＥＴおよび第２の蓄積型ＭＯＳＦＥＴのドレイン領域は、前記縦型コンタクトトレンチに接して設けられ、
第１の蓄積型ＭＯＳＦＥＴのソース領域は、第１のゲート領域に対して、第１の蓄積型ＭＯＳＦＥＴのドレイン領域の反対側に設けられ、
第２の蓄積型ＭＯＳＦＥＴのソース領域は、第２のゲート領域に対して、第２の蓄積型ＭＯＳＦＥＴのドレイン領域の反対側に設けられ、
ＪＦＥＴコンポーネント、第１の蓄積型ＭＯＳＦＥＴおよび第２の蓄積型ＭＯＳＦＥＴが当該装置のバルクシリコン領域であって、ＪＦＥＴコンポーネントと第１のゲート領域との間に位置するＪＦＥＴコンポーネントの表面および第１ゲート領域の表面から離れた領域と、ＪＦＥＴコンポーネントと第２のゲート領域との間に位置するＪＦＥＴコンポーネントの表面および第２のゲート領域の表面から離れた領域と、を流れる電流を生じさせるように構成されるハイブリッドパワー電界効果トランジスタ装置。
【請求項２】
前記縦型コンタクトトレンチの側壁に形成され、ＪＦＥＴコンポーネントの側方に配置された第１のショットキー領域をさらに含み、
前記ドープ領域は、前記ドレイン領域と接しない深さに設けられる請求項１に記載の装置。
【請求項３】
第１の蓄積型ＭＯＳＦＥＴおよび第２の蓄積型ＭＯＳＦＥＴは、ゲートトレンチ側壁の薄膜酸化物およびゲートトレンチ底部に近い厚膜ゲート酸化物領域を含み、ゲート−ドレイン容量を低減する請求項１に記載の装置。
【請求項４】
第１の蓄積型ＭＯＳＦＥＴおよび第２の蓄積型ＭＯＳＦＥＴは、自己整合による位置決めを容易にする高密度設計レイアウトにしたがって配置される請求項１に記載の装置。
【請求項５】
ゲート酸化物による電子散乱を低減するように、前記バルクシリコン領域を通る誘導電流フローが構成される請求項１に記載の装置。
【請求項６】
第１の蓄積型ＭＯＳＦＥＴおよび第２の蓄積型ＭＯＳＦＥＴがＮチャネルＭＯＳＦＥＴである請求項１に記載の装置。
【請求項７】
第２の蓄積型ＭＯＳＦＥＴが当該装置のソースと接続する絶縁ゲートをさらに有する請求項１に記載の装置。
【請求項８】
第１の蓄積型ＭＯＳＦＥＴおよび第２の蓄積型ＭＯＳＦＥＴがトレンチ型縦型装置として形成されている請求項１に記載の装置。
【請求項９】
ＪＦＥＴコンポーネントと、
ＪＦＥＴコンポーネントに近接して配置された第１のゲート領域を有する第１の蓄積型ＭＯＳＦＥＴと、
ＪＦＥＴコンポーネントに近接して第１の蓄積型ＭＯＳＦＥＴと反対側に配置された第２のゲート領域を有する第２の蓄積型ＭＯＳＦＥＴと、
を含み、
ＪＦＥＴコンポーネントは、
縦型コンタクトトレンチ内に設けられ、当該装置のソースと接続されるソースコンタクトと、
前記縦型コンタクトトレンチの底部に設けられ、当該装置のバルクシリコン領域とは異なる導電型を有するドープ領域と、
を有し、
第１の蓄積型ＭＯＳＦＥＴおよび第２の蓄積型ＭＯＳＦＥＴのドレイン領域は、前記縦型コンタクトトレンチに接して設けられ、
第１の蓄積型ＭＯＳＦＥＴのソース領域は、第１のゲート領域に対して、第１の蓄積型ＭＯＳＦＥＴのドレイン領域の反対側に設けられ、
第２の蓄積型ＭＯＳＦＥＴのソース領域は、第２のゲート領域に対して、第２の蓄積型ＭＯＳＦＥＴのドレイン領域の反対側に設けられ、
ＪＦＥＴコンポーネント、第１の蓄積型ＭＯＳＦＥＴおよび第２の蓄積型ＭＯＳＦＥＴが当該装置のバルクシリコン領域であって、ＪＦＥＴコンポーネントと第１のゲート領域との間に位置するＪＦＥＴコンポーネントの表面および第１のゲート領域の表面から離れた領域と、ＪＦＥＴコンポーネントと第２のゲート領域との間に位置するＪＦＥＴコンポーネントの表面および第２のゲート領域の表面から離れた領域と、を流れる電流を生じさせるように構成され、
第１の蓄積型ＭＯＳＦＥＴおよび第２の蓄積型ＭＯＳＦＥＴはトレンチ型縦型構造として形成されているパワーＭＯＳＦＥＴ装置。
【請求項１０】
ＪＦＥＴコンポーネントの側方に配置された第１のショットキー領域と、
ＪＦＥＴコンポーネントの側方であって、第１のショットキー領域とは反対側に配置された第２のショットキー領域とを、
さらに含む請求項９に記載の装置。
【請求項１１】
第１の蓄積型ＭＯＳＦＥＴおよび第２の蓄積型ＭＯＳＦＥＴは、底部厚膜ゲート酸化物領域を含み、ゲート−ドレイン容量を低減する請求項９に記載の装置。
【請求項１２】
第１の蓄積型ＭＯＳＦＥＴおよび第２の蓄積型ＭＯＳＦＥＴは、自己整合による位置決めを容易にする高密度設計レイアウトにしたがって配置されている請求項９に記載の装置。
【請求項１３】
ゲート酸化物による電子散乱を低減するように、前記バルクシリコン領域を通る誘導電流フローが構成されている請求項９に記載の装置。
【請求項１４】
第１の蓄積型ＭＯＳＦＥＴおよび第２の蓄積型ＭＯＳＦＥＴがＮチャネル型ＭＯＳＦＥＴである請求項９に記載の装置。
【請求項１５】
第１の蓄積型ＭＯＳＦＥＴおよび第２の蓄積型ＭＯＳＦＥＴがＰチャネル型ＭＯＳＦＥＴである請求項９に記載の装置。
【請求項１６】
ＪＦＥＴコンポーネントと、
ＪＦＥＴコンポーネントに近接して配置された第１のゲート領域を有する第１の蓄積型ＭＯＳＦＥＴと、
ＪＦＥＴコンポーネントに近接して第１の蓄積型ＭＯＳＦＥＴと反対側に配置された第２のゲート領域を有する第２の蓄積型ＭＯＳＦＥＴと、
ＪＦＥＴコンポーネントの側方に配置された第１のショットキー領域と、
ＪＦＥＴコンポーネントの側方であって、第１のショットキー領域と反対側に配置された第２のショットキー領域と、
を含み、
ＪＦＥＴコンポーネントは、
縦型コンタクトトレンチ内に設けられ、当該装置のソースと接続されるソースコンタクトと、
前記縦型コンタクトトレンチの底部に設けられ、当該装置のバルクシリコン領域とは異なる導電型を有するドープ領域と、
を有し、
第１の蓄積型ＭＯＳＦＥＴおよび第２の蓄積型ＭＯＳＦＥＴのドレイン領域は、前記縦型コンタクトトレンチに接して設けられ、
第１の蓄積型ＭＯＳＦＥＴのソース領域は、第１のゲート領域を中心に、第１の蓄積型ＭＯＳＦＥＴのドレイン領域の反対側に設けられ、
第２の蓄積型ＭＯＳＦＥＴのソース領域は、第２のゲート領域を中心に、第２の蓄積型ＭＯＳＦＥＴのドレイン領域の反対側に設けられ、
ＪＦＥＴコンポーネント、第１の蓄積型ＭＯＳＦＥＴおよび第２の蓄積型ＭＯＳＦＥＴが当該装置のバルクシリコン領域であって、ＪＦＥＴコンポーネントと第１のゲート領域との間に位置するＪＦＥＴコンポーネントの表面および第１のゲート領域の表面から離れた領域と、ＪＦＥＴコンポーネントと第２のゲート領域との間に位置するＪＦＥＴコンポーネントの表面および第２のゲート領域の表面から離れた領域と、を流れる電流を生じさせるように構成される、パワーＦＥＴ装置。
【請求項１７】
第１の蓄積型ＭＯＳＦＥＴおよび第２の蓄積型ＭＯＳＦＥＴは、底部厚膜ゲート酸化物領域を含み、ゲート−ドレイン容量を低減する請求項１６に記載の装置。
【請求項１８】
第１の蓄積型ＭＯＳＦＥＴおよび第２の蓄積型ＭＯＳＦＥＴは、自己整合による位置決めを容易にする高密度設計レイアウトにしたがって配置されている請求項１６に記載の装置。
【請求項１９】
ゲート酸化物による電子散乱を低減するように、前記バルクシリコン領域を通る誘導電流フローが構成される請求項１６に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
概して、本発明細書により、高電流パワー電界効果トランジスタが示される。
【０００２】
本明細書は異なる種類の半導体装置を垂直集積することによって作製されるトレンチ型高電流パワー半導体の構造に関する。低順電圧および高電流におけるオン抵抗特性により、ＤＣ−ＤＣ変換用途における同期整流トランジスタとして使用されるノーマリーオフ型の装置が得られる。
【背景技術】
【０００３】
パワーＭＯＳＦＥＴ(金属酸化物半導体電界効果トランジスタ)は、アナログ回路アプリケーションおよびデジタル回路アプリケーションの両方において、省エネルギースイッチとして実施される最も有用な電界効果トランジスタの一つを含む。
【０００４】
一般に、トレンチ型パワーＭＯＳＦＥＴは、平面構造に対比される縦型構造を用いて構築される。縦型構造により、トランジスタは、高阻止電圧および高電流を維持することができる。同様に、縦型構造により、コンポーネント領域およびアクティブな装置密度は、概して、電流に比例し、装置の「オン」特性として維持され、シリコンドリフトコンポーネントの厚さは装置の「オフ」特性としての降伏電圧に比例する。トレンチ型パワーＭＯＳＦＥＴ装置の最も明白な利点の一つは、逆リーク電流が少なく、かつオン抵抗(Rdson)がより低いことである。
【０００５】
ＤＣ−ＤＣ変換におけるキーとなる用途の一つとして、還流モードにおいてｐ−ｎボディダイオードを有する同期整流トランジスタとして使用されるとき、パワーＭＯＳＦＥＴ装置は他の利点を有する。従来のパワーＭＯＳＦＥＴにおけるｐ−ｎボディダイオードの使用は逆電圧阻止の役割を果たす。しかし、還流モードにおけるｐ−ｎボディダイオードからの逆回復は、逆に、ＤＣ−ＤＣ変換における全スイッチング効率に寄与する。
【０００６】
一般に、逆回復効果に対する下記の２つの周知の解決法がある。１）パワーＭＯＳＦＥＴと共にパッケージ化される外部のショットキー装置を用いる。２）ＭＯＳＦＥＴに集中ショットキーダイオードを集積し、モノリシックアプローチとして寄生ボディダイオードを回避する。歴史的に、これら２つの方法に加えて、電子またはプロトン放射を用いることなどのキャリア−寿命−コントロール技術が採用される。これらの技術は、ボディダイオードの逆回復電荷Ｑｒｒを低減するのに有用であると判明している。
【０００７】
しかし、これら全ての解決法には欠点がある。たとえば、外部のショットキーによる手法は、高インダクタンスを招き、さらに全体のスイッチング効率の向上の低下を招きうる。一方、一体的に集積されたショットキーの手法は、シリコン領域の何パーセントかがショットキーの集積に割り当てられ、集積されたショットキーの小面積によって、電流能力および順電圧の低減効果が制限されるため、オン抵抗低減のためのシリコンの有効面積の利用に影響する。放射による手法は、放射によって生じるダメージのため、閾値電圧、リーク電流および降伏電圧に大きな変化を生じさせる。プロセスおよび製品の複雑さの観点から、これら全ての解決法は、装置の製造においてさらなるマスク層を加えるなどの、余分なプロセス段階を加える必要があるため、経済的に妥当でない。
【０００８】
2003年にChengら(Xu Cheng, Johnny K. Sin, Baowei Kang, Chuguang Feng, Yu Wu and Xingming Liu, IEEE Transactions on electron devices, Vol. 50, No.5, (2003). P1422)は、高電圧ＶＤＭＯＳＦＥＴにおいてセル分配されたショットキーコンタクトを用いて逆回復が速いボディダイオードを得るのに新規な装置構造を発表した。実験結果は、逆回復チャージの５０％減少、およびボディダイオードのソフトネスファクター（ｓｏｆｔｎｅｓｓ ｆａｃｔｏｒ）の増加を示した。両方の構造は、各アクティブセルに「本来備わっている」ショットキーダイオードの作製用に設計される。言い換えると、ショットキーダイオードおよびアクティブなＭＯＳＦＥＴは、同じ間隔を有する。プロセスコントロール上の問題のため、各アクティブセルにショットキーダイオードを加えることにより、低電圧活用のパワー装置に対するオン抵抗を低減するために重要となる間隔の短縮余地の可能性が制限される。この手法により、Ｒｄｓｏｎ低減のための間隔の短縮に敏感ではない、高電圧ＤＭＯＳ装置（たとえば、＞５００Ｖ）の様々な利点が提供される（オン抵抗コンポーネントの多くが高電圧利用のためのドリフト領域であるため）。しかし、低電圧利用において、間隔の短縮は、アクティブセルにショットキー装置を追加することにより制限されるべきではない。低電圧装置利用のためオン抵抗に影響を与えることなく、パワー装置にショットキーダイオードをいかに集積するかが課題である。
【０００９】
Baligaら(Tsengyou Syan, Prasd Venkatraman and B. J.Baliga, IEEE Trans. On Electron Devices, Vol. 41 No.5 (1994), P800)は、かつて、１９９０年代の半ばに、非常にオン抵抗が低い縦型チャネルパワー装置として、蓄積型電界効果トランジスタ(ACCUFET)を提案した。その後、いくつかの同様な装置の構造が発表された。しかし、高逆リーク電流は、最も問題となる欠点である。ゲートが接地されるとき、「ノーマリーオフ」特性を得ることが非常に難しい。ｎチャネル装置用にｎ型のゲートが使用されるとき、装置をオフにして条件を満たす逆電圧阻止を得るためにるために負のゲートバイアスが必要とされる。可能な改良方法の一つは、ディープサブミクロンのリソグラフィを用いて間隔を低減することである。しかし、ACCUFETがパワースイッチング装置として使用されるとき、従来のパワーＭＯＳＦＥＴとは異なる主要な装置特性を無視するべきではない。空乏幅を狭くする少数のキャリアの蓄積により、逆および順阻止が限定された期間にのみ維持されるという双方向のスイッチング特性が示される。この効果により、阻止能力の有効性が制限される。Yoshinori Konishi (米国特許第5,844,273)により提案された、変形ACCUFET構造として、ｐ−ｎダイオードは、非ボディチャネル領域に形成されうる。このｐ型からＮ＋ソースの間の方向の直接的な接続により、逆リークを低減しうるが、低オン抵抗および低順電圧の利点は得られていない。
【発明の開示】
【００１０】
以下に示される実施の形態は、好ましくは、ゲート酸化物散乱によって引き起こされるチャネル移動度の問題を回避し、定格高電流で低順電圧（Ｖｆ）を示し、より高速なスイッチングのためのチャネル長の短縮を示す高密度パワー電界効果トランジスタを実現する。本実施の形態は、同期整流トランジスタのように、ＤＣ−ＤＣ変換に応用されうる。
【００１１】
実施の形態において、装置はパワー電界効果トランジスタ装置として実施される。装置は縦型トレンチコンタクト、ジャンクションＦＥＴ（ＪＦＥＴ）コンポーネント、ＪＦＥＴコンポーネントに近接して配置された第１の集積ＭＯＳＦＥＴ、および第１の蓄積型ＭＯＳＦＥＴとは反対側においてＪＦＥＴコンポーネントに近接して配置された第２の蓄積型ＭＯＳＦＥＴに形成さた、ショットキーダイオードを含む。ＪＦＥＴコンポーネント、縦型ショットキーおよび第１の集積ＭＯＳＦＥＴは、「オン」モードでの電流パスおよび「オフ」モードでの電圧阻止の両方を提供するように構成される。装置のバルクシリコン領域を流れる誘導電流は、ゲート酸化物の拡散を低減させるように構成される。また、トレンチ構造の底部付近に形成された第２の蓄積型ＭＯＳＦＥＴは、ゲート電極がｎチャネル装置に対してプラスバイアス下のとき、電流パスに電子を蓄積させる。これは当該装置のオン抵抗の低減に役立ちうる。
【００１２】
実施の形態では、トレンチ端の近くに形成された第２の集積ＭＯＳＦＥＴはソースに接続された絶縁ゲートを有する非蓄積型ＭＯＳＦＥＴで代用されうる。この構造は、逆電圧阻止特性を変えることなく、ゲート−ドレイン容量を低減するように設計される。両方の実施の形態において、当該装置の短いチャネル長は、コンタクトトレンチ深さ、コンタクト注入およびゲートトレンチ深さに関連して続いて行われるアニールを規定することで形成される。
【００１３】
概して、本明細書は、非常に短いチャネルを有し、寄生ｎｐｎなしでバルクシリコンから電流を流すハイブリッドパワー電界効果トランジスタ（ＦＥＴ）装置を開示する。装置は、ＪＦＥＴコンポーネント、ＪＦＥＴコンポーネントに近接して配置された第１の蓄積型ＭＯＳＦＥＴ、およびトレンチ端の底部のＪＦＥＴコンポーネントに近接して配置された第２の蓄積型ＭＯＳＦＥＴまたはソースと接続する絶縁ゲートを有するＭＯＳＦＥＴを含む。
【図面の簡単な説明】
【００１４】
本明細書に組み込まれ、本明細書の一部をなす添付図面は、本発明の実施の形態を例示し、記述とともに本発明の本質を説明するために役立つ。
【図１】図１は、本発明の実施の形態に係る装置の、２つの異なるジャンクション温度における異なる定格電流下の順電圧降下（Ｖｆ）を示す。
【図２】図２は、本発明の実施の形態に係る、２つの異なるジャンクション温度で測定された本装置のオン抵抗（Ｒｄｓｏｎ）を示す。
【図３】図３は、本発明の実施の形態に係るＮチャネルパワー電界効果トランジスタ（ＦＥＴ）の概略断面図を示す。
【図４】図４は、本発明の第２の実施の形態に係るＮチャネルパワー電界効果トランジスタ（ＦＥＴ）の概略断面図を示す。
【図５】図５は、本発明の実施の形態に係る装置によって実現される電流フローを示すダイヤグラムである。
【発明を実施するための形態】
【００１５】
本発明の好ましい実施の形態が詳細に記載され、その例が添付の図面に示される。発明は好ましい実施の形態とともに記載されるが、本発明をこれらの実施の形態に限定する意図がないことが理解されよう。むしろ、発明は、代用品、変更物および均等物におよぶことが意図され、添付の請求項によって規定される本発明の範囲に含まれることが意図される。さらに、後述する本発明の実施の形態の詳細な説明において、多くの特定の詳細は、本発明の理解を十分にするために示される。しかし、本発明の当業者によって、本発明はこれらの特定の詳細なしで実施されうることが認識される。他の例では、本発明の実施の形態の態様を不必要に不明確にしないように、周知の方法、処理、コンポーネントおよび回路は詳細に記述されていない。
【００１６】
本発明の実施の形態は、ゲート酸化物層でのキャリアインターフェースによる電子散乱を低減する高密度パワー電界効果トランジスタ（ＦＥＴ）である。本発明の実施の形態は、装置の高電流フローが主にチャネル表面に沿った部分（たとえば、ゲート酸化物層と直に接する）とは反対側の装置のバルクシリコンを通るパワーＦＥＴを実現する。これにより、ゲート酸化物の分子構造が電子散乱を引き起こすことが避けられる。この結果、シリコン装置のゲート酸化物散乱効果によるチャネル移動度が相対的に低減する。本発明の実施の形態およびその利点はさらに以下に記述される。
【００１７】
パワーＭＯＳＦＥＴコンポーネントの主要部分の配置は、一般に、フォトリソグラフィにより正確に規定される。フォトリソグラフィプロセスは、コンポーネントの領域を規定し、他の層の上に別の層を形成してコンポーネントを構築することに用いられる。複雑な装置はしばしば多くの異なるビルドアップ層を有し、各層はコンポーネントや異なるインターコネクトを有し、その下の層の上に積層されている。装置コンポーネントが下に横たわるシリコンウエハの表面上に構築されるため、これらの複雑な装置によってもたらされるトポグラフィは、しばしば、多くの「丘」および「谷」を有する、見慣れた陸地の「山領域」に似ている。ＲＣ遅延を小さくするための、さらに複雑なインターコネクトによる縦型の集積化を達成することが一般的な傾向である。
【００１８】
図１は、本発明の実施の形態に係る装置の、２つの異なるジャンクション温度における異なる定格電流下での順電圧降下（Ｖｆ）を示す。図２は、本発明の実施の形態に係る、２つの異なるジャンクション温度で測定された当該装置のオン抵抗（Ｒｄｓｏｎ）を示す。
【００１９】
本発明の実施の形態による装置の利点は、従来のパワーＭＯＳＦＥＴのような「ボディ」を形成することなくボディダイオードが形成される事実であることに注意するべきである。当該実施の形態では、ボディダイオードは３つのキーとなるコンポーネント（（１）ＪＦＥＴ、（２）縦型ショットキーおよび（３）注入によってトレンチコンタクトの下に形成されるｐ−ｎ接合）を有する。ゲートトレンチ高さまたは深さに関連する、このようなコンタクト構造の配置は、Ｎ＋ソースとＰ＋コンタクトとが接続されないことを確保し、縦型ショットキー装置がＮ＋縦型配列におけるＮ＋ソースとＰ＋コンタクトとの間に形成されうるように設計される。ゲートが接地されるとき、還流ダイオードのように、電流は「ソース」から「ボディ」にボディダイオードから流れうる。言い換えると、トータル順電圧降下（Ｖｆ）は、各ジャンクションの配置に依存する配分を有するこれら３つのコンポーネントによってもたらされる。ボディダイオードの本質的な構成により、この装置は、ＤＣ−ＤＣ変換で用いられる還流モードにおいて同期されたＦＥＴ機能を提供することができる。このボディダイオードの構成を設計および最適化することにより、シリコン有効面積の利用におけるＲｄｓｏｎのトレードオフなしで．低順電圧降下ダイオードが高電流で得られる。図１は、２つの異なるジャンクション温度１５０℃、２５℃での異なる定格電流下でのこの順電圧降下（Ｖｆ）を示す。図２は、２つの異なるジャンクション温度１２５℃、２５℃で測定された、当該装置のオン抵抗（Ｒｄｓｏｎ）を示す。
【００２０】
パワー装置の観点から、ＲＣ遅延より性能指数（ＦＯＭ）を検討することが主にバックエンドよりもむしろフロントエンドからの垂直集積の異なるタイプを達成する動機となる。逆漏出が低減されるとき、装置のオン抵抗に影響を与えることなく、異なる装置を垂直に集積することは課題である。本発明では、新しい構造により、トレンチ構造において、ショットキーダイオード、ジャンクション電界効果トランジスタ（ＪＦＥＴ）および蓄積モードのＭＯＳＦＥＴの垂直集積が提供される。従来のトレンチ型パワーＭＯＳＦＥＴと比較すると、チャネルにボディがない。ＡＣＣＵＦＥＴ（原型構造および変更構造）と比較すると、ＪＦＥＴ装置と連結した縦型ショットキー装置を形成すること自体が独創的である。また、ｐ−ｎダイオードを有するＪＦＥＴの形成は、トレンチ底部付近のゲート酸化物における逆方向降伏を回避しつつ、ゲートトレンチ底部に近づくように策定される。
【００２１】
電流フローが主に装置の表面に留まる傾向があることによる電子散乱効果を受ける従来技術のパワーＭＯＳＦＥＴとは違い、当該垂直集積構造の電流フローは、シリコンからのバルク伝導によって生じる。このような本装置の利点により、ゲート酸化物の分子構造がシリコンのチャネル移動度を低減する電子散乱を引き起こすことを避けることができる。ＡＣＣＵＦＥＴとは違い、ボディがないにもかからわず、本装置は、ビルドインボディダイオードを有する。電流駆動される従来のパワージャンクションＦＥＴ（ＪＦＥＴ）と比較すると、本装置は依然として、比較的低駆動電圧でオンとなりうる電圧駆動装置である。
【００２２】
従来のパワーＭＯＳＦＥＴ、ＪＦＥＴおよびＡＣＣＵＦＥＴに対する本パワー装置の３つの利点は、１）Ｎ−チャンネル装置において寄生ｎｐｎがなく、「ボディ」が形成されていないため、装置の堅牢さ（ｒｕｇｇｎｅｓｓ）を改善するのに役立ちうること、２）高定格電流において「本質的に備わる」低順電圧（Ｖｆ）機能がアクティブセルにおいて特定のオン抵抗に影響することなく得られること、３）本装置のチャネル長がトレンチ深さおよびトレンチ型パワーＭＯＳＦＥＴのようなボディプロファイルによって規定されず、チャネル長が縦型ショットキーおよびＪＦＥＴ配置によって規定されるＮチャネル装置としては、０．１μｍ〜０．４μｍの範囲でより短いこと、である。ドーピング極性が逆であれば、等価なｐ−チャンネル装置が形成されうる。
【００２３】
図３は、本発明の実施の形態によるＮチャネルパワーＦＥＴ１００の概略断面図である。図３に示すように、ハイブリッドパワーＦＥＴ１００の断面図に、ソース１１０、１１１、ドレイン１３０、１４０およびゲート１２０、１２１が示されている。装置１００は、トレンチ型縦型装置構造である。図３に示すように、ソースおよびドレイン領域は、Ｎ＋にドープされている。装置のバルクシリコンはＮ−であり、基板自体はＮ＋である。ゲート１２０、１２１は、図示されたような酸化物層を有するＮシリコンである。領域１５５によって示された装置の中心部分に、ソースコンタクトがある。当該コンポーネントは、図示されたＰ＋ゲートの上部に配置されたタングステンコンタクトを有する。また、このソースコンタクトにより、２つのショットキー領域１７１、１７２が実現される。ゲート酸化物の底部は、ゲート酸化物層の側壁より厚いことに注意されたい。この特性により、ゲート−ドレイン間の容量を低くすることができる。寸法１５０により、装置の間隔が２．０μｍから０．５μｍの範囲に規定される。チャネル長は、Ｐ＋注入および続くアニールによって規定される。チャネル幅は、寸法１５０、１５５およびＰ＋注入の横断プロファイルによって規定される。
【００２４】
ある実施の形態において、２つのゲート１２０と１２１との間の間隔１５０は、１μｍ未満である。コンタクト領域１５５の幅は、典型的には、０．２５μｍ未満である。ゲート領域１５６の幅は、典型的には、０．２５μｍ未満である。ゲート領域の表面から底部までの装置１００の深さ１６０は、典型的には、１μｍ未満である。このように、装置１００は、超高密度装置として実現されうる。たとえば、装置１００は、１インチ平方当たり約１Ｇセル以上の密度を得るように使用されうる。さらに、装置１００の構造は、製造プロセス中の自己整合トレンチコンタクトに適する。
【００２５】
装置１００により、３つの主なコンポーネントを有する「ハイブリッド」型パワーＭＯＳＦＥＴ装置が実現される。ここで使用されるハイブリッドという用語は、装置１００に、独自の機能を提供する３つの異なる種類のコンポーネントが組み込まれることを意味する。第１の種類は、ゲート１２０、１２１を有する２つの蓄積型ＭＯＳＦＥＴである。第２の種類は、装置の中心部分のＪＦＥＴ（たとえば、領域１５５の下）である。第３の種類はドレイン１３０、１４０に近接する２つのショットキー領域１７１、１７２である。
【００２６】
図４は、異なるゲート配置を有する第２の実施の形態を示す。図４は、本発明の実施の形態による、ＮチャネルハイブリッドパワーＦＥＴ２００の概略断面図を示す。装置２００のゲートの底部が装置１００の底部とは異なることに注意されたい。第２のゲートとしての底部ゲート２９０は、ソースと接続するように絶縁されている。他の側面では、装置２００は、実質的に装置１００と同様である。図４に示すように、ソードおよびドレイン領域はＮ＋型にドープされている。装置のバルクシリコンはＮ−であり、基板自身はＮ＋である。ゲートは、図示されたような酸化物層を有するＮシリコンである。図示されたようなＰ＋ゲートの上部に配置されたタングステンコンタクトが装置２００の中心に存在する。また、このソースコンタクトコンポーネントは、２つのショットキー領域２７１、２７２を実現する。
【００２７】
図５は、本発明の実施の形態による装置１００によって実現される電流フローを示す図である。図５に示すように、電流は装置１００のバルクシリコンを流れる。電流フローは、電流フロー線３１１、３１２で示される。電流フローは、主に、ゲート酸化物の表面に沿う部分と対比されるバルクを通る。これにより、従来技術に比べて多くの利点が得られる。装置１００の構成はｎｐｎ寄生損失を持たないため、より広く安全な動作領域が得られる。上述したように、電流フローは装置１００のバルクを通ることで、チャネル移動度の低下が少なくなり、装置１００の全抵抗が低減される。
【００２８】
さらに、装置１００は相対的に低い閾値電圧を有する。たとえば、実施の形態では、閾値電圧は、１．０Ｖ〜１．１Ｖの範囲である。低閾値電圧により、２つのバッテリーセル未満で装置をオンとすることができる。ゲート酸化物の近くに反転がないため、装置１００は、従来の装置に比べて「でこぼこ（ｒａｇｇｅｄｎｅｓｓ）」が改善される。また、装置１００は、定格高電流での順電圧を低くし、余分に集積されたショットキーまたは外部ショットキーダイオードなしでこの特性を得ることができる。
【００２９】
前述した本発明の特定の実施の形態の記述は、説明の目的で示されている。これらは、包括的であること、または発明を開示されたままの形態に限定することを意図しておらず、明らかに、上述した教示に照らして多くの変更および変形が可能である。実施の形態は、本発明の本質および実際の応用を最も良く説明するために選ばれ、記述されており、これにより、当業者は、本発明および予期された特定の使用に適するような様々な変更とともに様々な実施の形態を利用することができる。本発明の範囲は添付の請求項およびその均等物によって規定されることが意図される。
【００３０】
（コンセプト）短いまとめ
この明細書は少なくとも以下の広いコンセプトを開示する。
コンセプト１：ＪＦＥＴコンポーネントと、ＪＦＥＴコンポーネントに近接して配置された第１の蓄積型ＭＯＳＦＥＴと、トレンチ底部端においてＪＦＥＴコンポーネントに近接して配置された第２の蓄積型ＭＯＳＦＥＴと、を含み、ＪＦＥＴコンポーネント、第１の蓄積型ＭＯＳＦＥＴおよび第２の蓄積型ＭＯＳＦＥＴが当該装置のバルクシリコン領域を流れる電流を生じさせるように構成されているハイブリッドパワー電界効果トランジスタ装置。
コンセプト２：．チャネル装置中のｎ＋ソースとｐ＋コンタクトを連結することなく、縦型コンタクトトレンチの側壁に形成され、ＪＦＥＴコンポーネントの側方に配置された第１のショットキー領域をさらに含むコンセプト１に記載の装置。
コンセプト３：．第１の蓄積型ＭＯＳＦＥＴおよび第２の蓄積型ＭＯＳＦＥＴは、トレンチ側壁の薄膜酸化物およびトレンチ底部に近い厚膜ゲート酸化物領域を含み、ゲート−トレイン容量を低減するコンセプト１に記載の装置。
コンセプト４：第１の蓄積型ＭＯＳＦＥＴおよび第２の蓄積型ＭＯＳＦＥＴが自己位置決めを容易にするように、高電流設計レイアウトにより配置されるコンセプト１に記載の装置。
コンセプト５：装置のバルクシリコン領域を通る誘導電流フローがゲート酸化物の拡散を低減するように構成されるコンセプト１に記載の装置。
コンセプト６：第１の蓄積型ＭＯＳＦＥＴおよび前記第２の蓄積型ＭＯＳＦＥＴがＮチャネルＭＯＳＦＥＴであるコンセプト１に記載の装置。
コンセプト７：第１の蓄積型ＭＯＳＦＥＴおよび第２のＭＯＳＦＥＴが前記ソースと接続する絶縁ゲートを有するコンセプト１に記載の装置。
コンセプト８：ＪＦＥＴコンポーネント、第１の蓄積型ＭＯＳＦＥＴおよび第２の蓄積型ＭＯＳＦＥＴがトレンチ型縦型装置として形成されているコンセプト１に記載の装置。
コンセプト９：．ＪＦＥＴコンポーネントと、ＪＦＥＴコンポーネントに近接して配置された第１の蓄積型ＭＯＳＦＥＴと、第１の蓄積型ＭＯＳＦＥＴの反対側のＪＦＥＴコンポーネントに近接して配置された第２の蓄積型ＭＯＳＦＥＴと、を含み、ＪＦＥＴコンポーネント、第１の蓄積型ＭＯＳＦＥＴおよび第２の蓄積型ＭＯＳＦＥＴが装置のバルクシリコン領域を通る電流フローを引き起こすように構成され、ＪＦＥＴコンポーネント、第１の蓄積型ＭＯＳＦＥＴおよび第２の蓄積型ＭＯＳＦＥＴはトレンチ型縦型構造として形成されているパワーＭＯＳＦＥＴ装置。
コンセプト１０：ＪＦＥＴコンポーネントの側方に配置された第１のショットキー領域と、第１のショットキー領域とは反対側のＪＦＥＴコンポーネントの側方に配置された第２のショットキー領域とを、さらに含むコンセプト９に記載の装置。
コンセプト１１：．第１の蓄積型ＭＯＳＦＥＴおよび第２の蓄積型ＭＯＳＦＥＴが厚膜でより下方の酸化物ゲート領域を含み、ゲート−ドレイン容量を低減するコンセプト９に記載の装置。
コンセプト１２：第１の蓄積型ＭＯＳＦＥＴおよび第２の蓄積型ＭＯＳＦＥＴが自己位置決めを容易にする高電流設計レイアウトに従って配置されているコンセプト９に記載の装置。
コンセプト１３：装置のバルクシリコン領域を通る誘導電流フローがゲート酸化物の拡散を低減するように構成されているコンセプト９に記載の装置。
コンセプト１４：第１の蓄積型ＭＯＳＦＥＴおよび第２の蓄積型ＭＯＳＦＥＴがＮチャネル型ＭＯＳＦＥＴであるコンセプト９に記載の装置。
コンセプト１５：第１の蓄積型ＭＯＳＦＥＴおよび第２の蓄積型ＭＯＳＦＥＴがＰチャネル型ＭＯＳＦＥＴであるコンセプト９に記載の装置。
コンセプト１６：ＪＦＥＴコンポーネントと、ＪＦＥＴコンポーネントに近接して配置された第１の蓄積型ＭＯＳＦＥＴと、第１の蓄積型ＭＯＳＦＥＴとは反対側のＦＥＴコンポーネントに近接して配置された第２の蓄積型ＭＯＳＦＥＴと、ＪＦＥＴコンポーネントの側方に配置された第１のショットキー領域と、第１のショットキー領域とは反対側のＪＦＥＴコンポーネントの側方に配置された第２のショットキー領域と、を含み、ＪＦＥＴコンポーネント、第１の蓄積型ＭＯＳＦＥＴおよび第２の蓄積型ＭＯＳＦＥＴが装置のバルクシリコン領域を通る電流を引き起こすように構成されているパワーＦＥＴ装置。
コンセプト１７：第１の蓄積型ＭＯＳＦＥＴおよび第２の蓄積型ＭＯＳＦＥＴが厚膜でより下方の酸化物ゲート領域を含み、ゲート−ドレイン容量を低減するコンセプト１６に記載の装置。
コンセプト１８：．第１の蓄積型ＭＯＳＦＥＴおよび第２の蓄積型ＭＯＳＦＥＴが自己位置決めを容易にするように高電流設計レイアウトに従って配置されているコンセプト１６に記載の装置。
コンセプト１９：装置のバルクシリコン領域を通る誘導電流フローがゲート酸化物の拡散を低減するように構成されるコンセプト１６に記載の装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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