(57)【特許請求の範囲】
【請求項１】
それぞれが外部電源電圧を受ける第１および第２の電源端子と、
幅方向に互いに隣接して設けられ、それぞれ前記第１および第２の電源端子に接続された第１および第２の電源線と、
前記第１もしくは第２の電源線に接続され、前記外部電源電圧によって駆動される第１もしくは第２の回路と、
前記第１および第２の電源線の長さ方向に分散配置され、各々が前記第１および第２の電源線間に接続された複数のダイオード対回路と、
前記第１の電源線から基準電圧のラインにサージ電流を流出させて前記第１および第２の回路を保護する保護回路とを備え、
各ダイオード対回路は、
アノードが前記第１の電源線に接続され、カソードが前記第２の電源線に接続された第１のダイオードと、
アノードが前記第２の電源線に接続され、カソードが前記第１の電源線に接続された第２のダイオードとを含み、
前記第１および第２の電源線の単位長さ当たりの前記ダイオード対回路の数は、前記保護回路から遠ざかるに従って増大している、半導体装置。
【請求項２】
前記第１もしくは第２の回路の動作に伴ってそれぞれ前記第１および第２の電源線の電圧が変動し、前記第１の電源線の電圧変動レベルは前記第２の電源線の電圧変動レベルよりも大きい、請求項１に記載の半導体装置。
【請求項３】
前記第２のダイオードの電流駆動能力は前記第１のダイオードの電流駆動能力よりも大きい、請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第１および第２の電源線の各々は環状に形成されている、請求項１から請求項３までのいずれかに記載の半導体装置。
【請求項５】
それぞれが外部電源電圧を受ける第１および第２の電源端子と、
幅方向に互いに隣接して設けられ、それぞれ前記第１および第２の電源端子に接続された第１および第２の電源線と、
前記第１もしくは第２の電源線に接続され、前記外部電源電圧によって駆動される第１もしくは第２の回路と、
前記第１および第２の電源線間に接続されたダイオード対回路と、
前記第１の電源線に接続され、サージ電流を基準電圧のラインに流出させて前記第１もしくは第２の回路を保護する保護回路とを備え、
前記ダイオード対回路は、
アノードが前記第１の電源線に接続され、カソードが前記第２の電源線に接続された第１のダイオードと、
アノードが前記第２の電源線に接続され、カソードが前記第１の電源線に接続された第２のダイオードとを含み、
前記第１のダイオードの電流駆動能力は前記第２のダイオードの電流駆動能力と異なる、半導体装置。
【請求項６】
前記第１のダイオードのサイズは前記第２のダイオードのサイズと異なる、請求項５に記載の半導体装置。
【請求項７】
前記第１および第２のダイオードの各々は、直列接続された１または２以上のサブダイオードを含み、
前記第１のダイオードに含まれるサブダイオードの数と前記第２のダイオードに含まれるサブダイオードの数とは異なる、請求項５に記載の半導体装置。
【請求項８】
前記第１もしくは第２の回路の動作に伴ってそれぞれ前記第１および第２の電源線の電圧が変動し、前記第１の電源線の電圧変動レベルは前記第２の電源線の電圧変動レベルよりも大きく、
前記第２のダイオードの電流駆動能力は前記第１のダイオードの電流駆動能力よりも大きい、請求項５から請求項７までのいずれかに記載の半導体装置。
【請求項９】
前記第１および第２の電源線の各々は環状に形成されている、請求項５から請求項８までのいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置に関し、特に、サージ電流から内部回路を保護する保護回路を備えた半導体装置に関する。
【背景技術】
【０００２】
従来より、複数の内部回路の各々に、外部電源端子、保護回路、および電源線を設けた半導体装置が知られている（たとえば、特許文献１，２参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−２６３０７号公報
【特許文献２】国際公開第２００７／０１３１４５号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、電源線が長い場合は、外部電源端子および保護回路からなる電源セルを所定のピッチで電源線に設ける必要があり、電源セルの数が増大すると言う問題があった。電源セルの数が多くなると、信号入出力端子およびＩＯバッファからなるポートセルを設けるためのスペースが圧迫され、ポートセルの配置が困難になる。
【０００５】
それゆえに、この発明の主たる目的は、保護回路の数が少ない半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
この発明に係る半導体装置は、それぞれが外部電源電圧を受ける第１および第２の電源端子と、幅方向に互いに隣接して設けられ、それぞれ第１および第２の電源端子に接続された第１および第２の電源線と、第１もしくは第２の電源線に接続され、外部電源電圧によって駆動される第１もしくは第２の回路と、第１および第２の電源線の長さ方向に分散配置され、各々が第１および第２の電源線間に接続された複数のダイオード対回路と、第１の電源線から基準電圧のラインにサージ電流を流出させて第１および第２の回路を保護する保護回路とを備えたものである。各ダイオード対回路は、アノードが第１の電源線に接続され、カソードが第２の電源線に接続された第１のダイオードと、アノードが第２の電源線に接続され、カソードが第１の電源線に接続された第２のダイオードとを含む。第１および第２の電源線の単位長さ当たりのダイオード対回路の数は、保護回路から遠ざかるに従って増大している。
【０００７】
また、この発明に係る他の半導体装置は、それぞれが外部電源電圧を受ける第１および第２の電源端子と、幅方向に互いに隣接して設けられ、それぞれ第１および第２の電源端子に接続された第１および第２の電源線と、第１もしくは第２の電源線に接続され、外部電源電圧によって駆動される第１もしくは第２の回路と、第１および第２の電源線間に接続されたダイオード対回路と、第１の電源線に接続され、サージ電流を基準電圧のラインに流出させて第１および第２の回路を保護する保護回路とを備えたものである。ダイオード対回路は、アノードが第１の電源線に接続され、カソードが第２の電源線に接続された第１のダイオードと、アノードが第２の電源線に接続され、カソードが第１の電源線に接続された第２のダイオードとを含む。第１のダイオードの電流駆動能力は第２のダイオードの電流駆動能力と異なる。
【発明の効果】
【０００８】
この発明に係る半導体装置では、第１の電源線に保護回路を接続し、第１および第２の電源線の長さ方向に複数のダイオード対回路を分散配置し、保護回路から遠ざかるに従ってダイオード対回路の密度を高める。したがって、第１および第２の電源線で保護回路を共用するので、保護回路の数が少なくて済む。
【０００９】
また、この発明に係る半導体装置では、第１の電源線に保護回路を接続し、第１および第２の電源線を第１および第２のダイオードで接続し、第１および第２のダイオードの電流駆動能力を互いに異なる値に設定する。したがって、第１および第２の電源線で保護回路を共用するので、保護回路の数が少なくて済む。
【図面の簡単な説明】
【００１０】
【図１】この発明の一実施の形態による半導体装置の構成を示すブロック図である。
【図２】図１に示したダイオード対回路の構成を示す回路図である。
【図３】実施の形態の変更例を示す回路図である。
【図４】実施の形態の他の変更例を示す回路図である。
【図５】実施の形態のさらに他の変更例を示す回路図である。
【図６】実施の形態のさらに他の変更例を示す回路図である。
【発明を実施するための形態】
【００１１】
本発明の一実施の形態による半導体装置は、図１に示すように、矩形の半導体基板１を備える。半導体基板１の表面には、半導体基板１の外周に沿って環状の接地線ＧＬが設けられ、接地線ＧＬの内側に環状の電源線ＶＬ１が設けられている。また、電源線ＶＬ１の内側に環状の電源線ＶＬ２が設けられ、電源線ＶＬ２の内側に内部回路２，３が設けられている。半導体基板１の各辺毎に見ると、接地線ＧＬと電源線ＶＬ１は、配線の幅方向に所定の間隔を開けて、互いに隣接して配置されている。また、電源線ＶＬ１とＶＬ２は、配線の幅方向に所定の間隔を開けて、互いに隣接して配置されている。
【００１２】
また、電源線ＶＬ１，ＶＬ２および接地線ＧＬの４辺の各々に、電源セルＶＣ１が配置されている。電源セルＶＣ１は、電源端子Ｔ１と保護回路４を含む。各電源端子Ｔ１は、接地線ＧＬと半導体基板１の外周との間に設けられ、外部電源電圧ＶＣＣ１を受ける。各電源端子Ｔ１は、電源線ＶＬ１に接続される。また、保護回路４は、電源線ＶＬ１と接地線ＧＬの間に接続され、電源線ＶＬ１に流入したサージ電流を接地線ＧＬに流出させて内部回路２，３などを保護する。
【００１３】
また、電源線ＶＬ１，ＶＬ２および接地線ＧＬの１辺（図１中の左辺）に、電源セルＶＣ２が配置されている。電源セルＶＣ２は、電源端子Ｔ２を含む。電源端子Ｔ２は、接地線ＧＬと半導体基板１の外周との間に設けられ、外部電源電圧ＶＣＣ２を受ける。外部電源電圧ＶＣＣ１とＶＣＣ２の電圧レベルは同じである。電源端子Ｔ２は、電源線ＶＬ２に接続される。
【００１４】
また、電源線ＶＬ１，ＶＬ２および接地線ＧＬの１辺（図１中の下辺）に、接地セルＧＣが配置されている。接地セルＧＣは、接地端子Ｔ３を含む。接地端子Ｔ３は、接地線ＧＬと半導体基板１の外周との間に設けられ、外部接地電圧ＧＮＤを受ける。接地端子Ｔ３は、接地線ＧＬに接続される。
【００１５】
また、電源線ＶＬ１，ＶＬ２および接地線ＧＬの１辺（図１中の下辺）に、２つのポートセルＰＣが配置されている。各ポートセルＰＣは、信号入出力端子Ｔ４およびＩＯバッファ５を含む。信号入出力端子Ｔ４は、接地線ＧＬと半導体基板１の外周との間に設けられる。
【００１６】
ＩＯバッファ５は、電源線ＶＬ１と接地線ＧＬの間に設けられ、電源線ＶＬ１からの外部電源電圧ＶＣＣ１と接地線ＧＬからの外部接地電圧ＧＮＤとによって駆動される。ＩＯバッファ５は、外部から信号入出力端子Ｔ４を介して与えられた外部信号（たとえば、書込データ信号）を内部回路３に伝達する。また、ＩＯバッファ５は、内部回路３から与えられた内部信号（たとえば、読出データ信号）を信号入出力端子Ｔ４を介して外部に出力する。
【００１７】
内部回路３は、たとえば、データ信号の記憶、書込、読出を行なう不揮発性メモリであり、電源線ＶＬ１からの外部電源電圧ＶＣＣ１と接地線ＧＬからの接地電圧ＧＮＤとによって駆動され、所定の動作を行なう。内部回路２は、たとえば、データ処理を行なう中央処理装置であり、電源線ＶＬ２からの外部電源電圧ＶＣＣ２と接地線ＧＬからの接地電圧ＧＮＤとによって駆動され、所定の動作を行なう。図１では、信号入出力端子Ｔ４は下辺にのみ配置されて内部回路３にのみ接続されているが、他の辺にも信号入出力端子Ｔ４が配置され、さらに内部回路３に接続されていてもよい。
【００１８】
図１では、電源線ＶＬ１には、その動作を行なうために比較的大きな電力を必要とし、電源線ＶＬ１の電圧を変動させる(電源ノイズを生じやすい)回路が接続され、電源線ＶＬ２には、その動作を行なったとしても比較的小さな電力で動作可能であり、電源線ＶＬ２の電圧をあまり変動させない(電源ノイズが小さい)回路が接続される例を示している。
【００１９】
ＩＯバッファ５は信号の入力時および出力時に大きな電流を消費するので、ＩＯバッファ５に接続された電源線ＶＬ１の電圧は大きく変動する。また、不揮発性メモリの一種のフラッシュメモリでは、データの消去や書き込みの際に高電圧を必要とすることから電圧生成回路にチャージポンプを有し、電圧生成を行なう際に比較的大きな電力を消費するため、電源線ＶＬ１の電圧に変動を生じる。
【００２０】
これに対して内部回路２の消費電流は小さいので、内部回路２に接続された電源線ＶＬ２の電圧の変動は小さい。このため、電源線ＶＬ１とＶＬ２は別々に設けられている。また、電圧変動レベルが大きな電源線ＶＬ１の電圧変動を抑制するため、電源線ＶＬ１に対して４つの電源セルＶＣ１が設けられている。また、電圧変動レベルが小さな電源線ＶＬ２に対しては、２つの電源セルＶＣ２が設けられている。
【００２１】
また、電源線ＶＬ１，ＶＬ２の４辺の各々において、電源線ＶＬ１，ＶＬ２の長さ方向に複数のダイオード対回路６が分散配置されている。各ダイオード対回路６は、図２に示すように、電源線ＶＬ１，ＶＬ２間に逆並列に接続された２つのダイオードＤ１，Ｄ２を含む。ダイオードＤ１のアノードは電源線ＶＬ１に接続され、そのカソードは電源線ＶＬ２に接続されている。ダイオードＤ２のアノードは電源線ＶＬ２に接続され、そのカソードは電源線ＶＬ１に接続されている。
【００２２】
電源線ＶＬ１，ＶＬ２間の電圧がダイオードＤ１，Ｄ２のしきい値電圧ＶＴ１，ＶＴ２よりも低い場合は、ダイオードＤ１，Ｄ２がともに非導通になる。電源線ＶＬ１の電圧が、電源線ＶＬ２の電圧とダイオードＤ１のしきい値電圧ＶＴ１との和の電圧よりも高くなると、ダイオードＤ１が導通するとともにダイオードＤ２が非導通になる。逆に、電源線ＶＬ２の電圧が、電源線ＶＬ１の電圧とダイオードＤ２のしきい値電圧ＶＴ２との和の電圧よりも高くなると、ダイオードＤ２が導通するとともにダイオードＤ１が非導通になる。したがって、電源線ＶＬ１，ＶＬ２間の電圧はダイオードＤ１のしきい値電圧ＶＴ１以下に維持され、電源線ＶＬ２，ＶＬ１間の電圧はダイオードＤ２のしきい値電圧ＶＴ２以下に維持される。
【００２３】
図１に戻って、電源線ＶＬ１，ＶＬ２の長さ方向に隣接する２つのダイオード対回路６間の距離は、２つのダイオード対回路６間の電源線ＶＬ２の抵抗値が所定値Ｒｃ以下になるように設定される。この抵抗値Ｒｃは、サージ電流値Ｉと配線抵抗値Ｒｃから求められる電力Ｉ２Ｒｃによって電源線ＶＬ２に接続される内部回路２または内部回路２に接続される図示しないＩＯバッファ回路が破壊されないように設定される。また、抵抗値Ｒｃは、想定するサージ電流値Ｉと、使用するプロセスのメタル層の耐電力とにより異なるが、１Ω〜１０００Ωの範囲内に収まると考えられる。
【００２４】
このようにして抵抗値Ｒｃを決定すると、ダイオード対回路６間の距離Ｌは、Ｌ＝Ｒｃ×Ｓ／ρとなる。ここで、ρは電源線ＶＬ２の比抵抗値であり、Ｓは電源線ＶＬ２の断面積である。また、電源線ＶＬ２のうちの保護回路４から遠い部分では、保護回路４から近い部分よりも速やかにサージ電流を電源線ＶＬ１に流したい。そのため、ダイオード対回路６の密度（電源線ＶＬ１，ＶＬ２の単位長さ当たりのダイオード対回路６の数）は、電源線ＶＬ１，ＶＬ２の各辺において、保護回路４から遠ざかるに従って高められている。
【００２５】
たとえば、長方形状の電源線ＶＬ１，ＶＬ２の図１中の左側の辺において、保護回路４は電源線ＶＬ１，ＶＬ２の中央部に配置され、ＶＣＣ２に接続される電源端子Ｔ２およびＴ２’とにおいて、電源端子Ｔ２は電源端子Ｔ２’よりも保護回路４に近い位置に配置されている。
【００２６】
この場合に、電源端子Ｔ２にサージ電流が流れ込むと、サージ電流はダイオード対回路６−１を介して電源線ＶＬ１に流れ込んだ後、保護回路４−１から接地線ＧＬに流れ込んで行く。電源端子Ｔ２から保護回路４-１までの経路は比較的短いので、その経路の配線抵抗も相対的に低くなり、また保護回路４-１がサージ電流を相対的に速く吸収して接地線ＧＬに流すことができる。
【００２７】
一方で、電源端子Ｔ２’にサージ電流が流れ込んだ場合、電源端子Ｔ２’から保護回路４−１または保護回路４-２までの経路は比較的長いので、その経路の配線抵抗は相対的に高くなり、保護回路４−１，４−２がサージ電流を吸収して接地線ＧＬに流すのは相対的に遅くなる。そのため電源線ＶＬ２の電位上昇を招くこととなる。かかるサージ電流を電源線ＶＬ１の配線容量を用いて一時的に吸収させて電源線ＶＬ２の電位上昇を抑制するために、電源端子Ｔ２’から保護回路４−１または４−２までの経路のダイオード対回路６の配置密度を高め、ダイオード対回路６−２乃至６−６を用いてサージ電流を電源線ＶＬ１に流すことが必要となる。かかる関係は、電源回路Ｔ２から保護回路４−３への経路においても同様である。
【００２８】
次に、この半導体装置の動作について説明する。通常動作時は、電源線ＶＬ１の電圧ＶＣＣ１と電源線ＶＬ２の電圧ＶＣＣ２との電圧差はダイオードＤ１，Ｄ２のしきい値電圧ＶＴ１，ＶＴ２よりも小さいので、ダイオードＤ１，Ｄ２がともに非導通になり、電源線ＶＬ１とＶＬ２のアイソレーションが維持される。
【００２９】
電源端子Ｔ１から電源線ＶＬ１に正または負のサージ電流が流入した場合、サージ電流は４つの保護回路４を介して接地線ＧＬに流出し、内部回路２，３およびＩＯバッファ５がサージ電流によって破壊されることが防止される。
【００３０】
また、端子Ｔ２から電源線ＶＬ２に正のサージ電流が流入した場合は、電源線ＶＬ２の電圧と電源線ＶＬ１の電圧との電圧差がダイオードＤ２のしきい値電圧ＶＴ２よりも大きくなり、ダイオードＤ２が導通するとともにダイオードＤ１が非導通になる。したがって、正のサージ電流は、電源線ＶＬ２から複数のダイオードＤ２および４つの保護回路４を介して接地線ＧＬに流出し、内部回路２，３およびＩＯバッファ５が正のサージ電流によって破壊されることが防止される。
【００３１】
また、電源端子Ｔ２から電源線ＶＬ２に負のサージ電流が流入した場合は、電源線ＶＬ１の電圧と電源線ＶＬ２の電圧との電圧差がダイオードＤ１のしきい値電圧ＶＴ１よりも大きくなり、ダイオードＤ１が導通するとともにダイオードＤ２が非導通になる。それにより、電源線ＶＬ１の電位が電源線ＶＬ２の電圧低下を抑制するとともに、電源線ＶＬ１と接地線ＧＬとの間の寄生容量により電源線ＶＬ１の電位低下を抑制するように、保護回路４を経由しての電子移動が行なわれる。したがって、負のサージ電流は、電源線ＶＬ２から複数のダイオードＤ１および４つの保護回路４を介して接地線ＧＬに流出し、内部回路２，３およびＩＯバッファ５が負のサージ電流によって破壊されることが防止される。
【００３２】
この実施の形態では、電源線ＶＬ１に保護回路４を接続し、電源線ＶＬ１，ＶＬ２の長さ方向に複数のダイオード対回路６を分散配置し、保護回路４から遠ざかるに従ってダイオード対回路６の密度を高める。したがって、電源線ＶＬ１，ＶＬ２で保護回路４を共用するので、電源線ＶＬ１，ＶＬ２の各々に保護回路４を設ける場合に比べ、保護回路４の数が少なくて済む。
【００３３】
なお、電源線ＶＬ２に保護回路４を設けることを排除するものではないが、保護回路４を有する電源セルＶＣ２を電源セルＶＣ１と同様に電源線ＶＬ１，ＶＬ２および接地線ＧＬの各辺に設ける必要がある。この場合は、電源セルＶＣ２の増加により、ポートセルＰＣを設けるためのスペースが圧迫され、ポートセルＰＣの配置が難しくなる。そのため、電源線ＶＬ２と接地線ＧＬとを接続する保護回路４(電源セルＶＣ２と一体であってもよい)は、ダイオート対回路でのサージ電流吸収が許容範囲を超える(換言すると電源線ＶＬ２に生じる電位変動が内部回路２やＩＯバッファ５の動作に支障を生じる可能性が高まる)箇所に配置することで、半導体装置全体としてのサージ電流保護に寄与することができる。
【００３４】
図３は、実施の形態の変更例を示す回路図であって、図２と対比される図である。図３では、ダイオードＤのシンボルの大きさは、ダイオードＤのサイズ（すなわち電流駆動能力）を表わしている。この変更例では、ダイオードＤ２のサイズはダイオードＤ１のサイズよりも大きく設定されている。この変更例では、保護回路４が接続されていない電源線ＶＬ１から、保護回路４が接続された電源線ＶＬ２に正のサージ電流を流れ易くする一方、電源線ＶＬ２から電源線ＶＬ１に正のサージ電流を流れ難くすることができる。
【００３５】
ただし、保護回路４が接続されていない方の電源線ＶＬ２の容量値が電源線ＶＬ１の容量値よりも大きい場合や、電源線ＶＬ２に接続されるＭＯＳトランジスタの耐圧が電源線ＶＬ１に接続されるＭＯＳトランジスタの耐圧よりも高い場合は、図４に示すように、ダイオードＤ１のサイズをダイオードＤ２のサイズよりも大きくすることも可能である。
【００３６】
図５は、実施の形態の他の変更例を示す回路図である。図５において、この変更例では、ダイオードＤ１は、直列接続された２つのダイオードＤ１ａ，Ｄ１ｂを含む。この変更例では、ダイオードＤ１の導通抵抗値がダイオードＤ２の導通抵抗値の２倍になる。したがって、ダイオードＤ２の電流駆動能力は、ダイオードＤ１の２倍になる。この変更例でも、図３の変更例と同じ効果が得られる。なお、ダイオードＤ１を直列接続されたＮ個（ただし、Ｎは２以上の整数である）のダイオードで構成し、ダイオードＤ２を直列接続されたＭ個（ただし、ＭはＮよりも小さな整数である）のダイオードで構成してもよい。
【００３７】
ただし、保護回路４が接続されていない方の電源線ＶＬ２の容量値が電源線ＶＬ１の容量値よりも大きい場合や、電源線ＶＬ２に接続されるＭＯＳトランジスタの耐圧が電源線ＶＬ１に接続されるＭＯＳトランジスタの耐圧よりも高い場合は、図６に示すように、ダイオードＤ２を直列接続された２つのダイオードＤ２ａ，Ｄ２ｂで構成してもよい。この場合、ダイオードＤ２の導通抵抗値がダイオードＤ１の導通抵抗値の２倍になる。なお、ダイオードＤ１を直列接続されたＭ個のダイオードで構成し、ダイオードＤ２を直列接続されたＮ個のダイオードで構成してもよい。
【００３８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００３９】
１  半導体基板、２，３  内部回路、４  保護回路、５  バッファ、６  ダイオード対回路、Ｄ１，Ｄ１ａ，Ｄ１ｂ，Ｄ２，Ｄ２ａ，Ｄ２ｂ  ダイオード、ＧＣ  接地セル、ＧＬ  接地線、ＰＣ  ポートセル、Ｔ１，Ｔ２  電源端子、Ｔ３  接地端子、Ｔ４  信号入出力端子、ＶＣ１，ＶＣ２  電源セル、ＶＬ１，ＶＬ２  電源線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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