(57)【特許請求の範囲】
【請求項１】
半導体基板と、能動素子と、受動素子とを含む集積回路装置であって、
前記能動素子は、前記半導体基板によって構成されており、
前記受動素子は、前記半導体基板の厚み方向に設けられた溝又は孔内に充填された機能要素を含み、前記能動素子と電気的に接続されており、
前記機能要素は、Si微粒子と、有機Si化合物とを反応させて得られたSi-O結合領域を含んでおり、
前記能動素子は、ツェナーダイオードであり、
前記ツェナーダイオードは、Ｎ型及びＰ型の半導体領域が前記半導体基板で構成され、前記半導体基板を貫通する一対の導体に電気的に接続されるものであり、
前記導体は、前記受動素子の機能要素であって、一端が電子部品接続用端子電極を構成しており、
前記受動素子は、キャパシタであって、前記能動素子と電気的に接続される、
集積回路装置。
【請求項２】
集積回路装置と、電子部品とを含む電子デバイスであって、
前記集積回路装置は、請求項１に記載されたものでなり、
前記電子部品は、前記集積回路装置の前記半導体基板の上に搭載され、前記導体と電気的に接続されている、
電子デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板に能動素子及び受動素子を内蔵させた集積回路装置に関する。
【背景技術】
【０００２】
半導体基板上に、トランジスタ等の能動素子と、抵抗、キャパシタ、インダクタ等の受動素子とを集積化した集積回路装置においては、これまでのSMT(Surface Mount Technology)中心の実装から、三次元実装へ向けた開発へ急速にシフトしている。特に、小型化・高速化・低消費電力化の要求がより一層高まる中、複数のLSIからなるシステムを1つのパッケージに収めるSiP(System in Package)と、三次元実装を組み合わせた三次元SiP技術の進展が著しい。SiPは、低消費電力、開発期間の短縮、低コスト化などの面でも優位性を持つ技術である。SiPと、高密度実装を可能とする三次元実装とを組み合わせることにより、高度なシステムの集積化が実現される。
【０００３】
上述した三次元実装を支える要素技術として、ＴＳＶ（Through Silicon Via）技術が知られている。ＴＳＶ技術を使えば、大量の機能を小さな占有面積の中に詰め込めるようになるし、また、素子同士の重要な電気経路が劇的に短く出来るために、処理の高速化が導かれる。
【０００４】
しかしながら、能動素子用の半導体基板の一面側に、受動素子接続部分（パッド）を形成するとともに、受動素子を実装する構造であるため、集積回路装置の薄型化及び小型化に限界がある。
【０００５】
一方、特許文献１は、半導体基板から第１基板と、第２基板とを備え、第１基板における一方の面に能動素子が形成されると共に、第１基板を貫通する第１貫通電極が形成され、第２基板における一方の面に受動素子が形成されると共に、第２基板を貫通する第２貫通電極が形成され、第１基板における他方の面と、第２基板における他方の面とが対向するように配置され、第１貫通電極と、第２貫通電極とが電気的に接続されている集積回路装置を提案している。
【０００６】
しかしながら、能動素子が形成された半導体基板と、受動素子が形成された基板とを接続する必要があるので、やはり、薄型化、小型化に限界がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−６７９１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の課題は、能動素子及び受動素子を高密度で配置した薄型・薄型の集積回路装置を提供することである。
【課題を解決するための手段】
【０００９】
上述した課題を達成するため、本発明に係る集積回路装置は、半導体基板と、能動素子と、受動素子とを含む。前記能動素子は、前記半導体基板によって構成されている。前記受動素子は、前記半導体基板の厚み方向に設けられた溝又は孔内に充填された機能要素を含み、前記能動素子と電気的に接続されている。前記機能要素は、Si微粒子と、有機Si化合物とを反応させて得られたSi-O結合領域を含んでいる。
【００１０】
本発明において、能動素子は、半導体基板より構成されている。即ち、半導体基板に対して、不純物ドーピング等、通常の半導体製造プロセスを実行して、半導体素子等の能動素子を形成する。従って、基板上に能動素子を面実装する場合と異なって、半導体基板それ自体を用いて、能動素子を高密度で配置した薄型の集積回路装置を提供することができる。能動素子は、半導体素子又はその半導体回路素子であり、２端子能動素子、３端子能動素子は勿論のこと、それらを組み合わせたもの又は集積したものを含むことができる。
【００１１】
本発明においては、受動素子を構成する機能要素は、前記半導体基板の厚み方向に設けられた溝又は孔の内部に充填され、能動素子と接続されているから、受動素子を内蔵させたとしても、半導体基板の厚みが増大することがない。即ち、薄型の集積回路装置を実現することができる。
【００１２】
しかも、機能要素は、前記半導体基板の厚み方向に設けられた溝又は孔の内部に充填されているから、半導体基板に対し、その厚みを利用して、受動素子を形成することになる。このため、受動素子が、半導体基板に対して面拡がりの状態で配置される従来技術と異なって、受動素子を高度密度で配置することが可能になる。よって、高密度配置を前提とするＴＳＶ技術に対しても十分に適応することできる。
【００１３】
受動素子には、キャパシタ素子、抵抗素子、インダクタ素子、信号伝送素子、または、光導波素子等が含まれる。本発明において、機能要素とは、受動素子としての機能を果たすために必要な基本的要素を表す概念として用いる。機能要素には、導体、誘電体、抵抗体、電気絶縁体、磁性体、または、光導波体等が含まれる。導体は、受動素子がキャパシタ素子の場合は、キャパシタ電極を構成する機能要素となり、インダクタ素子や信号伝送素子の場合は、電気信号伝送素子を構成する機能要素となる。抵抗体は、抵抗素子の機能要素となる。誘電体層は、受動素子がキャパシタ素子の場合、電極間容量層を構成する機能要素となる。絶縁体は、Si基板等の半導体基板から他の機能要素を電気絶縁する機能要素となる。磁性体は、インダクタ素子の磁気効率改善等のための機能要素となる。光導波体は、基板に光導波素子を形成するための機能要素となる。機能要素は、導体、誘電体、抵抗体、電気絶縁体、磁性体、または、光導波体等の機能材料を、Si微粒子と有機Si化合物とを反応させて得られたSi-O結合領域によって埋めた構造とすることができる。
【００１４】
例えば、受動素子がキャパシタ素子を含んでいる場合、キャパシタ素子の機能要素を構成する誘電体層は、誘電体微粒子と、誘電体微粒子の周りを埋めるSi−O結合領域とを有する構造とすることができる。
【００１５】
受動素子が、インダクタ素子又は信号伝送素子の少なくとも一種を含んでいる場合、前記インダクタ素子又は信号伝送素子は、機能要素を構成する前記導体が、高融点金属成分及び低融点金属成分を含有することができる。インダクタ素子は、直線状、ジグザグ状、蛇行状、らせん状、または、渦巻き状等、任意のパタ−ンを採ることができる。また、機能要素に磁性体を採用して、磁気効率を高めることもできる。更に、受動素子が光導波素子の場合には、基板の厚み方向に光ファイバを形成することになる。
【００１６】
本発明に係る集積回路装置は、電子部品と組み合わせて、電子デバイスを構成することもできる。前記電子部品は、前記素子内蔵基板の上に搭載され、前記能動素子又は受動素子と電気的に接続されている。そのような電子デバイスの一例は、発光ダイオードを用いた発光装置である。集積回路装置は、発光素子を駆動する駆動回路装置として用いられる。
【発明の効果】
【００１７】
以上述べたように、本発明によれば、受動素子を、高密度で配置した薄型の集積回路装置を提供することができる。したがって、本発明は、薄型及び高密度配置の要求の強いＴＳＶ技術に対する適応性の高い集積回路装置を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明に係る集積回路装置を用いた電子デバイスの一例を示す部分断面図である。
【図２】図１に示した集積回路装置の底面図である。
【図３】図１及び図２に示した集積回路装置において、端子電極を除去した状態を示す図である。
【図４】図３に示した集積回路装置の底面図である。
【図５】図１〜図４に示した集積回路装置の使用状態における電気路図である。
【図６】本発明に係る集積回路装置の別の実施形態を示す図である。
【図７】図６の６−６線断面図である。
【図８】本発明に係る集積回路装置の別の実施形態を示す図である。
【図９】図８に示した集積回路装置の使用状態における電気路図である。
【発明を実施するための形態】
【００１９】
図１〜図９において、同一性ある構成部分については、同一又は類似の参照符号を付してある。まず、図１〜図４を参照すると、本発明に係る集積回路装置１は、半導体基板１０１と、能動素子Ｑ1と、受動素子ＰＳ１、ＰＳ２とを含んでいる。集積回路装置１には、電子部品７が実装されている。
【００２０】
半導体基板１０１は、厚みＴ１を有する平板状の形態を有している。半導体基板１０１は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ヒ化ガリウム(GaAs)、ガリウム砒素リン、窒化ガリウム(GaN)、炭化珪素(SiC)等の何れを用いてもよい。この実施の形態では、半導体基板１０１は、Ｓｉ基板であるとして説明する。
【００２１】
能動素子Ｑ１は、半導体基板１０１に対して、不純物ドーピング等、通常の半導体製造プロセスを実行することによって形成してある。従って、基板上に能動素子を面実装する場合と異なって、能動素子Ｑ１を高密度で配置した薄型の集積回路装置を提供することができる。
【００２２】
能動素子Ｑ１は、半導体素子又はその半導体回路素子であり、２端子能動素子、３端子能動素子は勿論のこと、それらを組み合わせたもの又は集積したものを含むことができる。２端子素子には、整流用ダイオード、ツェナー・ダイオード、可変容量ダイオード、バリスタ等が含まれる。３端子素子には、バイポーラ・トランジスタ、電界効果トランジスタ(FET)、絶縁ゲート・バイポーラ・トランジスタ(IGBT）、ユニジャンクション・トランジスタ(UJT)等が含まれる。能動素子Ｑ１は、上述した２端子素子又は３端子素子を集積したものであってもよい。これらは、回路構成に応じて選択される。
【００２３】
この実施の形態の能動素子Ｑ１は、定電圧回路を構成すべく、ツェナー・ダイオードで構成されている。具体的には、半導体基板１０１の一面側に、Ｐ＋型半導体領域１０２、及び、Ｎ＋型半導体領域１０３によるPN接合を形成してある。
【００２４】
受動素子ＰＳ１、ＰＳ２は、典型的には、キャパシタ素子、インダクタ素子もしくは抵抗素子又はそれらの組合せである。その他、信号伝送線や光導波素子等であってもよい。これらの受動素子ＰＳ１、ＰＳ２の機能要素には、その種類に応じて、導体、抵抗体、誘電体、絶縁体、磁性体又は光導波体の少なくとも一種が含まれる。
【００２５】
実施形態に示す受動素子ＰＳ１、ＰＳ２は、キャパシタ素子である。その個数、断面形状又はパタ−ン等は、任意に設定し得る。まず、受動素子ＰＳ１は、ノイズ除去用キャパシタであって、キャパシタ電極及び電源入力端子となる第１端子電極５１、誘電体層３１及び第２端子電極５２１を含んでいる。誘電体層３１は、半導体基板１０１の一面に、Ｎ型半導体層１０３及びＰ型半導体層１０２に跨って、直接に設けられている。受動素子ＰＳ１の第１端子電極５１及び第２端子電極５２１は、能動素子Ｑ1を形成した半導体基板１０１の一面において、誘電体層３１の両端に重なるように形成されている。誘電体層３１は、半導体基板１０１の一面上に形成された誘電体層３の一部である。
【００２６】
次に、受動素子ＰＳ２は、ツェナー・ダイオードでなる能動素子Ｑ１の定電圧出力の変動分を吸収して安定化するためのキャパシタである。この受動素子ＰＳ２は、機能要素として、第２導体５３２、誘電体層３２２及び第１導体５２２を含んでいる。
【００２７】
第２導体５３２は、半導体基板１０１の厚み方向に貫通して設けられた溝状又は孔状の第１要素形成領域１１１を埋めている。第２導体５３２は、平面視（図２）したとき、４角形状をしており、その両端が半導体基板１０１の厚み方向の両面に導出されている。もっとも、第２導体５３２は、４角形である必要はない。円形状、楕円形状、多角形状又はそれらの組合せよりなる平面形状であってもよい。また、複数本に分かれていてもよい。
【００２８】
第２導体５３２の両端のうち、半導体基板１０１の厚み方向の一面に現れた端面には、取り出し電極となる正極の第３端子電極５３１が接続されている。第３端子電極５３１は、半導体基板１０１の一面に設けられた絶縁膜３２１によって、半導体基板１０１から電気絶縁されている。絶縁膜３２１は、誘電体層３２２の一端面を覆うように形成されている。絶縁膜３２１は、半導体基板１０１の一面上に形成された誘電体層３の一部である。
【００２９】
誘電体層３２２は、半導体基板１０１に設けられた溝状又は孔状の第２要素形成領域１１２を埋めている。誘電体層３２２は、例えば、第２導体５３２の周りを、間隔を隔てて覆うようにリング状に形成される。
【００３０】
第１導体５２２は、半導体基板１０１の厚み方向に貫通して設けられた溝状又は孔状の第３要素形成領域１１３を埋めている。第１導体５２２は、側面全面が、誘電体層３２２を介して、第２導体５３２と対向している。従って、第１導体５２２と、第２導体５３２との間で誘電体層３２２によるキャパシタを取得するタイプの受動素子ＰＳ２が形成される。
【００３１】
第１導体５２２は、半導体基板１０１の厚み方向の一面に現れる端面が、第２端子電極５２１に接合されている。第２端子電極５２１は、半導体基板１０１の一面に設けられた誘電体層３１及び絶縁膜３２１によって、半導体基板１０１から電気絶縁されている。第１導体５２２は、図示の四角形状の他、円形状、楕円形状、多角形状又はそれらの組合せよりなる形状等、任意の形状をとることができる。また、複数本に分かれていてもよい。
【００３２】
半導体基板１０１の一面上に設けられた誘電体層３１は、絶縁膜３２１と、同一材質であってもよいし、異質の材質であってもよい。誘電体層３１が、絶縁膜３２１と、同一材質である場合は、図２示すように、半導体基板１０１の一面に連続するように形成することができる。この場合、図３及び図４に示すように、第１端子電極５１、第２端子電極５２１、第３端子電極５３１を形成すべき部分に、Ｎ＋型半導体層１０３の一面が露出する第１窓部１２１、Ｎ＋型半導体層１０３及びＰ＋型半導体層１０２の表面が露出する第２窓部１２２及び第２導体５３２の端面が露出する第３窓部１２３を形成しておく。そして、上述した第１窓部１２１〜第３窓部１２３に、第１端子電極５１、第２端子電極５２１及び第３端子電極５３１をそれぞれ形成する。もっとも、誘電体層３１及び絶縁膜３２１は、必要箇所に限って、互いに分離独立して設けてもよい。
【００３３】
電子部品７は、半導体回路装置１に形成された能動素子Ｑ１及び受動素子ＰＳ１、ＰＳ２とともに、所与の電機回路を構成すべく、接続される。この実施の形態では、電子部品７は、限定するものではないが、発光ダイオード等によって構成される。電子部品７は、その入力端子が第２導体５３２の他端及び第１導体５２２の他端に接合された配線パターン５４、５５にそれぞれ接合されている。
【００３４】
図１〜図４に示した半導体回路装置は、図５に示す回路として表現される。図５を参照すると、キャパシタ電極及び正極電源端子となる第１端子電極５１と、負極電源端子となる第２端子電極５２１との間に、能動素子Ｑ１及び受動素子ＰＳ１を互いに並列に接続した回路構成が得られる。
【００３５】
また、受動素子ＰＳ２にあっては、第２導体５３２の一端が第３端子電極５３１によって第１端子電極５１と共通に接続され、他端が配線パターン５４に接続されている。受動素子ＰＳ２の第１導体５２２は、一端が第２端子電極５２１に接続され、他端が配線パターン５５に接続されている。
【００３６】
第１端子電極５１には、入力抵抗Ｒｉｎを経由して、直流電源電圧Ｖｃｃが供給される。一方、第２端子電極５２１は、負極電源端子として接地されている。
【００３７】
上記構成によれば、発光ダイオードである電子部品７は、ツェナー・ダイオードでなる能動素子Ｑ１による定電圧化され、主として、受動素子ＰＳ２による電圧安定化作用を受けた定電圧が印加され、発光する。
【００３８】
ここで、受動素子ＰＳ２を構成する第２導体５３２、誘電体層３２２及び第１導体５２２が、半導体基板１０１の内部に、その厚み方向に沿って埋設されている。このため、受動素子ＰＳ２の内蔵によって、半導体基板１０１の厚みが増大することがない。即ち、薄型の集積回路装置１を実現することができる。
【００３９】
しかも、半導体基板１０１に対し、その厚みを利用して、受動素子ＰＳ２を形成することになるから、受動素子ＰＳ２が、半導体基板１０１に対して面拡がりの状態で配置されていた従来技術と異なって、受動素子ＰＳ２を高度密度で配置することが可能になる。
【００４０】
第１導体５２２及び第２導体５３２は、めっき成膜法によって形成してもよいが、第１要素形成領域１１１又は第３要素形成領域１１３を鋳型として溶融金属を鋳込む溶融金属充填法、または、金属/合金微粉末を分散媒に分散させた分散系を鋳込む金属/合金分散系充填法で形成することが好ましい。大幅なコスト・ダウンが達成できるからである。溶融金属充填法や金属/合金分散系充填法を適用した場合は、半導体基板１０１を、真空チャンバ内に配置して、真空引きを実行して減圧し、導体形成用充填物を第１要素形成領域１１１又は第３要素形成領域１１３の内部に流し込んだ後、真空チャンバの内圧を増圧する差圧充填法を採用することができる。
【００４１】
この後、要素形成領域内の充填物に対して、プレス板等を用いて加圧し、加圧しながら冷却して、硬化させる。溶融金属充填法や金属/合金分散系充填法を適用した場合、第１導体５２２及び第２導体５３２は、柱状結晶の生成が抑制され、ナノコンポジット結晶構造を持つようになる。上述したようなナノコンポジット結晶構造の作用効果により、柱状結晶の成長が抑制されており、等軸晶化が進んでいるので、第１導体５２２及び第２導体５３２の応力が小さくなる。
【００４２】
受動素子ＰＳ２がキャパシタである場合、この受動素子ＰＳ２を形成するための有力な手段の一つは、機能性微粒子と、機能性微粒子の周りを埋めるSi‐O結合領域とを有する流動性機能材料を、所要領域に充填し、硬化させることである。例えば、第２要素形成領域１１２の内部に、誘電体ペ−ストを流し込み、誘電体層３２２を形成する。誘電体ペ−ストは、例えば、誘電体微粒子と、Si微粒子と、液状の有機Si化合物とを含む。有機Si化合物は、Si微粒子と反応したとき、誘電体微粒子を骨材とし、その周りにSi−O結合を形成し、その周りを埋めるという役割を担う。誘電体微粒子は、要求される静電容量に応じて、その材質が選択される。大きな静電容量が要求される場合には、例えば、チタン酸バリウム系強誘電体微粒子を用いることができる。
【００４３】
誘電体微粒子及びSi微粒子は、好ましくは、ｎｍサイズ（１μｍ以下）の粒径を有する。誘電体微粒子及びSi微粒子は、その外形形状は任意であり、球形に限定されるものではない。また、誘電体微粒子及びSi微粒子は、その粒径が均一である必要はなく、上述したｎｍサイズの領域内で、異なる粒径のものを含むことができる。
【００４４】
有機Si化合物及びSi微粒子の反応は、好ましくは真空雰囲気中で、例えば、130℃〜150℃の温度範囲で加熱することによって進行させることができる。加熱処理反応に伴って発生する有機物は、熱分解され、ガスとして排出される。誘電体層３２２は、誘電体微粒子の周りを、Si−O結合のネットワ−ク、具体的には、非晶質シリカ（SiO2）によって、完全に埋めた構造になる。
【００４５】
更に、熱処理工程は、要素形成領域を構成する孔または溝内の内容物を加圧しながら加熱し、その後、加圧しながら冷却する工程を含むことが好ましい。この工程により、有機物熱分解を更に推し進めるとともに、誘電体層３２２を緻密化し、半導体基板１０１に対する密着力を高めることができる。
【００４６】
しかも、有機Si化合物及びSi微粒子を互いに反応させて、誘電体微粒子の周りを埋めるSi−O結合、具体的には、非晶質シリカ（SiO2）を形成することできる。即ち、Si微粒子の酸化物が形成されるから、体積が増加し、要素形成領域内に隙間、空洞、クラック等の欠陥がなく、第２要素形成領域１１２の側壁面に対する密着強度の高い高信頼度の誘電体層３２２を形成し得る。ちなみに、SiO2は、Si微粒子と比較して、体積が３０〜３５％程度増加する。これは、Si微粒子の縮率に対応するので、収縮による空洞、隙間又はクラックの発生等を回避することができる。
【００４７】
有機Si化合物の代表例は、化学式、
CH3O−[SiｎOn−1(CH3)n(OCH3)n]−CH3
で表わされるアルキルアルコキシシランである。この場合の反応式は、次のようになる。
Si+ CH3O−[SiｎOn−1(CH3)n(OCH3)n]−CH3→SiO2+(C、H、O）↑ 
半導体基板１０１が、Si基板である場合は、上述した反応がSi基板のSiとの間でも起こる。そのほか、オルガノポリシロキサン（官能性側鎖アルコキシシラン）を用いることもできる。具体的には、Si又はジシロキサンに、アルコキシ基（RO）がついたもの等がある。なお、Rは有機基である。
【００４８】
次に、図６及び図７に示す実施の形態の特徴は、誘電体層３２２の内部に、第２導体５３２を形成したことである。第２導体５３２は、めっき成膜法によって形成してもよいが、第１要素形成領域１１１を鋳型として溶融金属を鋳込む溶融金属充填法、または、金属/合金微粉末を分散媒に分散させた分散系を鋳込む金属/合金分散系充填法で形成することが好ましい。大幅なコスト・ダウンが達成できるからである。溶融金属充填法や金属/合金分散系充填法を適用した場合は、半導体基板１０１を、真空チャンバ内に配置して、真空引きを実行して減圧し、充填物を第２導体５３２の内部に流し込んだ後、真空チャンバの内圧を増圧する差圧充填法を採用することができる。
【００４９】
この後、第２導体５３２の内部に充填された充填物に対して、プレス板等を用いて加圧し、加圧しながら冷却して、硬化させる。これにより、柱状結晶の生成が抑制され、第２導体５３２がナノコンポジット結晶構造を持つようになる。上述したようなナノコンポジット結晶構造の作用効果により、柱状結晶の成長が抑制されており、等軸晶化が進んでいるので、応力が小さくなる。
【００５０】
インダクタ素子、信号伝送素子、抵抗素子及び光導波素子も、上述したプロセスに準じて製造することができる。
【００５１】
次に、図８及び図９を参照して説明する。この実施の形態では、負荷電流制限抵抗を、能動素子Ｑ１の抵抗成分によって実現したことである。具体的には、第１端子電極５１と第３端子電極５３１とを、Ｎ型半導体層１０３の両端に接続し、第１端子電極５１と５３１との間に生じるＮ型半導体層１０３の直流抵抗成分Ｒ１によって、発光ダイオードたる電子部品７に流れる電流を制限するようにしたものである。
【００５２】
本発明に係る集積回路装置は、複数のLSIからなるシステムを1つのパッケージに収めるSiP(System in Package)と、三次元実装を組み合わせた三次元SiP技術の実現に適用することができる。具体的には、システムLSI、メモリLSI、イメ−ジセンサ又はMEMS等において、要求される能動素子及び受動素子を備えた基板へ適用することができる。更に、アナログやデジタルの回路、DRAMのようなメモリ回路、CPUのようなロジック回路などを含んでいるシステムにも適用できる。更には、センサ−モジュル、光電気モジュ−ル、メモリ−セル、もしくは、それらの集積回路部品（ＩＣ）にも適用できる。
【００５３】
以上、好ましい実施例を参照して本発明を詳細に説明したが、本発明はこれらに限定されるものではなく、当業者であれば、その基本的技術思想および教示に基づき、種々の変形例を想到できることは自明である。
【符号の説明】
【００５４】
１            集積回路装置
１０１            半導体基板
Ｑ１            能動素子
ＰＳ１、ＰＳ２    受動素子
【要約】
【課題】能動素子及び受動素子を高密度で配置した薄型の集積回路装置を提供すること。
【解決手段】半導体基板１０１と、能動素子Ｑ１と、受動素子ＰＳ２とを含む。能動素子Ｑ１は、半導体基板１０１によって構成されており、受動素子ＰＳ２は、半導体基板１の厚み方向に設けられた溝状又は孔状の要素形成領域１１１、１１２、１１３の内部に充填された機能要素５３２、３２２、５２１を含む。
【選択図】図１【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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