(57)【特許請求の範囲】
【請求項１】
絶縁層と、
前記絶縁層上に形成された第１導電型の半導体層と、
前記半導体層を深さ方向に貫通して前記絶縁層に達し、素子形成領域を取り囲む環状のディープトレンチと、
前記素子形成領域において、前記半導体層の表層部に形成された第２導電型のドレイン領域と、
前記素子形成領域において、前記半導体層の表層部に形成され、前記ドレイン領域に接する第２導電型のドリフト領域と、
前記素子形成領域において、前記半導体層の表層部に前記ディープトレンチと前記ドリフト領域との間に、それらと間隔を空けて形成された第１導電型のボディ領域と、
前記ボディ領域の表層部に形成された第２導電型のソース領域と、
前記半導体層において、前記ボディ領域に対して深さ方向に対向する領域、および、前記ボディ領域に対して深さ方向に対向する部分と前記ディープトレンチとの間の領域に前記ボディ領域および前記絶縁層と間隔を空けて形成され、前記半導体層の不純物濃度よりも高い不純物濃度を有する第1導電型の第１高濃度埋込領域とを含む、半導体装置。
【請求項２】
前記第１高濃度埋込領域は、前記ディープトレンチに接している、請求項１に記載の半導体装置。
【請求項３】
前記半導体層において、前記第１高濃度埋込領域に対して深さ方向に間隔を空けて対向し、前記半導体層の不純物濃度よりも高い不純物濃度を有する第1導電型の第２高濃度埋込領域を含む、請求項１または２に記載の半導体装置。
【請求項４】
前記第１高濃度埋込領域は、前記ボディ領域と対向するように形成されている、請求項１〜３のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＤＭＯＳＦＥＴ（Lateral Double diffused Metal Oxide Semiconductor Field Effect Transistor）を備える半導体装置に関する。
【背景技術】
【０００２】
従来から、高耐圧ＭＯＳＦＥＴとして、リサーフ構造を採用したＬＤＭＯＳＦＥＴが知られている。
図７は、リサーフ構造を採用したＬＤＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。
半導体装置１０１の基体をなす厚膜ＳＯＩ（Silicon On Insulator）基板１０２は、Ｐ型のシリコン基板１０３上に、ＳｉＯ２（酸化シリコン）からなるＢＯＸ（Buried Oxide）層１０４を介して、Ｓｉ（シリコン）からなるＮ型のエピタキシャル層１０５を積層した構造を有している。
【０００３】
エピタキシャル層１０５には、環状のディープトレンチ１０６がその表面から掘り下げて形成されている。ディープトレンチ１０６の最深部は、ＢＯＸ層１０４に達している。ディープトレンチ１０６内は、シリコン酸化膜１０７を介して、ポリシリコン１０８で埋め尽くされている。これにより、ディープトレンチ１０６に囲まれる領域は、その周囲から絶縁分離（誘電体分離）され、ＬＤＭＯＳＦＥＴが形成される素子形成領域となっている。
【０００４】
素子形成領域において、エピタキシャル層１０５の表層部には、Ｐ型のドレインバッファ領域１０９が形成されている。ドレインバッファ領域１０９の表層部には、ドレインバッファ領域１０９よりも高いＰ型不純物濃度を有するＰ型のドレインコンタクト領域１１０が選択的に形成されている。
ドレインバッファ領域１０９の周囲には、Ｐ型のドリフト領域１１１が形成されている。ドリフト領域１１１は、ドレインバッファ領域１０９に接している。ドリフト領域１１１の全域上には、ＬＯＣＯＳ酸化膜１１２が形成されている。
【０００５】
また、エピタキシャル層１０５の表層部には、ディープトレンチ１０６とドリフト領域１１１との間に、それらと間隔を空けて、Ｎ型のボディ領域１１３が形成されている。ボディ領域１１３の表層部には、Ｐ型のソース領域１１４と、ボディ領域１１３よりも高いＮ型不純物濃度を有するＮ型のボディコンタクト領域１１５とが互いに隣接して形成されている。
【０００６】
エピタキシャル層１０５の表面上には、ソース領域１１４とＬＯＣＯＳ酸化膜１１２との間に、ゲート酸化膜１１６が形成されている。ゲート酸化膜１１６上には、ゲート電極１１７が形成されている。
厚膜ＳＯＩ基板１０２上は、ＳｉＯ２からなる層間絶縁膜１１８で覆われている。層間絶縁膜１１８上には、ソース配線１１９およびドレイン配線１２０が形成されている。ソース配線１１９は、層間絶縁膜１１８に形成されたコンタクトホール１２１を介して、ソース領域１１４およびボディコンタクト領域１１５に接続されている。ドレイン配線１２０は、層間絶縁膜１１８に形成されたコンタクトホール１２２を介して、ドレインコンタクト領域１１０に接続されている。
【０００７】
そして、この半導体装置１０１では、エピタキシャル層１０５において、ボディ領域１１３の下方に、エピタキシャル層１０５よりも高いＮ型不純物濃度（たとえば、１Ｅ１８〜１Ｅ２０／ｃｍ３）を有するＮ型の高濃度埋込領域１２３が形成されている。高濃度埋込領域１２３は、平面視でボディ領域１１３と同じ形状を有している。
【特許文献１】特開２００６−２１０９４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ソース配線１１９が接地され、ドレイン配線１２０に負電圧が印加されると、エピタキシャル層１０５とドリフト領域１１１との境界から空乏層が広がる。図７に示す構造では、ボディ領域１１３の下方に高濃度埋込領域１２３が形成されていることにより、空乏層の横方向（深さ方向と直交する方向）への延びを抑制することができるので、耐圧の向上を期待することができる。
【０００９】
しかしながら、エピタキシャル層１０５の不純物濃度が低いため、ドレイン配線１２０に印加される負電圧を大きくすると、図８に示すような電位分布がエピタキシャル層１０５に生じ、空乏層は、高濃度埋込領域１２３の下方を回り込み、高濃度埋込領域１２３とディープトレンチ１０６との間からソース領域１１４に向かって延びる。そのため、図７に示す構造（高濃度埋込領域１２３を有する構造）によるＬＤＭＯＳＦＥＴの高耐圧化には限界がある。
【００１０】
そこで、本発明の目的は、従来構造よりも高い耐圧を得ることができる、半導体装置を提供することである。
【課題を解決するための手段】
【００１１】
前記の目的を達成するための請求項１記載の発明は、絶縁層と、前記絶縁層上に形成された第１導電型の半導体層と、前記半導体層を深さ方向に貫通して前記絶縁層に達し、素子形成領域を取り囲む環状のディープトレンチと、前記素子形成領域において、前記半導体層の表層部に形成された第２導電型のドレイン領域と、前記素子形成領域において、前記半  導体層の表層部に形成され、前記ドレイン領域に接する第２導電型のドリフト領域と、前記素子形成領域において、前記半導体層の表層部に前記ディープトレンチと前記ドリフト領域との間に、それらと間隔を空けて形成された第１導電型のボディ領域と、前記ボディ領域の表層部に形成された第２導電型のソース領域と、前記半導体層において、前記ボディ領域に対して深さ方向に対向する領域、および、前記ボディ領域に対して深さ方向に対向する部分と前記ディープトレンチとの間の領域に前記ボディ領域および前記絶縁層と間隔を空けて形成され、前記半導体層の不純物濃度よりも高い不純物濃度を有する第1導電型の第１高濃度埋込領域とを含む、半導体装置である。
【００１２】
この半導体装置では、第１導電型の半導体層に、環状のディープトレンチが形成されている。ディープトレンチに取り囲まれる素子形成領域には、半導体層の表層部に、第２導電型のドレイン領域およびドリフト領域が形成されている。また、半導体層の表層部には、ドリフト領域と間隔を空けて、第１導電型のボディ領域が形成されている。ボディ領域の表層部には、第２導電型のソース領域が形成されている。そして、半導体層には、ソース領域に対して深さ方向に対向する部分とディープトレンチとの間に、半導体層の不純物濃度よりも高い不純物濃度を有する第１高濃度埋込領域が形成されている。
【００１３】
第１高濃度埋込領域が形成されていることにより、空乏層がソース領域に対して深さ方向に対向する部分とディープトレンチとの間からソース領域に向けて延びるのを抑制することができる。よって、図７に示す従来構造よりも高い耐圧を得ることができる。
請求項２に記載のように、前記第１高濃度埋込領域は、前記ディープトレンチに接していてもよい。この場合、第１高濃度埋込領域とディープトレンチとの間に間隔がないので、空乏層がその間からソース領域に向けて延びるのを抑制することができるので、図７に示す従来構造よりも高い耐圧を確実に得ることができる。
【００１４】
また、請求項３に記載のように、前記半導体装置は、前記半導体層において、前記第１高濃度埋込領域に対して深さ方向に間隔を空けて対向し、前記半導体層の不純物濃度よりも高い不純物濃度を有する第1導電型の第２高濃度埋込領域を備えていてもよい。この場合、第１高濃度埋込領域および第２高濃度埋込領域により、それらの領域よりもディープトレンチ側に空乏層が延びるのを抑制することができるので、第２高濃度埋込領域を備えていない構造よりも一層高い耐圧を得ることができる。
【００１５】
請求項４記載の発明は、前記第１高濃度埋込領域は、前記ボディ領域と対向するように形成されている、請求項１〜３のいずれか一項に記載の半導体装置である。
【発明を実施するための最良の形態】
【００１９】
以下では、半導体装置および本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の構造を示す模式的な断面図である。
半導体装置１は、厚膜ＳＯＩ基板２を備えている。厚膜ＳＯＩ基板２は、Ｐ型のシリコン基板３上に、ＳｉＯ２からなる絶縁層としてのＢＯＸ層４を介して、ＳｉからなるＮ型のエピタキシャル層５を積層した構造を有している。エピタキシャル層５のＮ型不純物濃度は、たとえば、４Ｅ１４／ｃｍ３である。
【００２０】
半導体層としてのエピタキシャル層５には、環状のディープトレンチ６が層厚方向に貫通して形成されている。すなわち、エピタキシャル層５には、その表面からＢＯＸ層４に至る深さを有する、環状のディープトレンチ６が形成されている。ディープトレンチ６の内側面は、シリコン酸化膜７で覆われている。シリコン酸化膜７の内側は、ポリシリコン８で埋め尽くされている。これにより、ディープトレンチ６に囲まれる領域は、ＢＯＸ層４およびシリコン酸化膜７により、その周囲から絶縁分離（誘電体分離）され、ＬＤＭＯＳＦＥＴが形成される素子形成領域９となっている。
【００２１】
素子形成領域９において、エピタキシャル層５の表層部には、平面視で中央部に、Ｐ型のドレインバッファ領域１０が形成されている。ドレインバッファ領域１０の表層部には、ドレインバッファ領域１０よりも高いＰ型不純物濃度を有するＰ型のドレインコンタクト領域１１が形成されている。
ドレインバッファ領域１０の周囲には、Ｐ型のドリフト領域１２が形成されている。ドリフト領域１２は、ドレインバッファ領域１０に接している。ドリフト領域１２のＰ型不純物濃度は、たとえば、５Ｅ１６／ｃｍ３である。
【００２２】
また、エピタキシャル層５の表層部には、ディープトレンチ６とドリフト領域１２との間に、それらと間隔を空けて、Ｎ型のボディ領域１３が形成されている。ボディ領域１３の表層部には、Ｐ型のソース領域１４と、ボディ領域１３よりも高いＮ型不純物濃度を有するＮ型のボディコンタクト領域１５とが互いに隣接して形成されている。ボディ領域１３のＮ型不純物濃度は、たとえば、５Ｅ１７／ｃｍ３である。
【００２３】
ボディ領域１３の下方には、エピタキシャル層５よりも高いＮ型不純物濃度を有するＮ型の高濃度埋込領域１６が形成されている。高濃度埋込領域１６は、ドリフト領域１２のＰ型不純物濃度よりも高いＮ型不純物濃度を有し、そのＮ型不純物濃度は、たとえば、１Ｅ１８〜１Ｅ２０／ｃｍ３である。高濃度埋込領域１６は、ボディ領域１３およびディープトレンチ６とボディ領域１３との間の領域の全域に対して深さ方向に対向し、ディープトレンチ６に接している。
【００２４】
なお、高濃度埋込領域１６は、たとえば、エピタキシャル層５の成長途中で、高濃度埋込領域１６を形成すべき部分にＮ型不純物を注入し、エピタキシャル層５の成長終了後にドライブイン拡散処理を行うことにより形成することができる。
ドリフト領域１２の全域上には、ＬＯＣＯＳ酸化膜１７が形成されている。ソース領域１４とＬＯＣＯＳ酸化膜１７との間において、エピタキシャル層５の表面上には、ゲート酸化膜１８が形成されている。ゲート酸化膜１８上には、ゲート電極１９が形成されている。また、ＬＯＣＯＳ酸化膜１７上には、フィールドプレート２０がゲート電極１９と一体的に形成されている。
【００２５】
また、厚膜ＳＯＩ基板２上は、ＳｉＯ２からなる層間絶縁膜２１で覆われている。層間絶縁膜２１には、ドレインコンタクト領域１１に臨むドレインコンタクトホール２２と、ソース領域１４およびボディコンタクト領域１５に臨むソースコンタクトホール２３とが貫通して形成されている。
層間絶縁膜２１上には、ドレイン配線２４およびソース配線２５が形成されている。ドレイン配線２４は、ドレインコンタクトホール２２を介して、ドレインコンタクト領域１１に接続されている。ソース配線２５は、ソースコンタクトホール２３を介して、ソース領域１４およびボディコンタクト領域１５に接続されている。
【００２６】
ソース配線２５が接地され、ドレイン配線２４に負電圧（ドレイン電圧）が印加されると、エピタキシャル層５とドリフト領域１２との境界から空乏層が広がる。ボディ領域１３の下方に高濃度埋込領域１６が形成され、この高濃度埋込領域１６がボディ領域１３およびディープトレンチ６とボディ領域１３との間の領域の全域に対して深さ方向に対向していることにより、空乏層がソース領域１４に対して深さ方向に対向する部分とディープトレンチ６との間からソース領域１４に向けて延びるのを抑制することができる。よって、図７に示す従来構造よりも高い耐圧を得ることができる。
【００２７】
しかも、半導体装置１では、ディープトレンチ６と高濃度埋込領域１６との間に間隔がないので、空乏層がディープトレンチ６と高濃度埋込領域１６との間からソース領域１４に向けて延びるのを抑制することができる。したがって、高耐圧を確実に得ることができる。
図２は、ドレイン電圧印加時のエピタキシャル層５の電位分布を示す等電位線図である。
【００２８】
ドレイン電圧の印加時には、図２に示すように、エピタキシャル層５において、ソース領域１４と深さ方向に対向する部分よりもディープトレンチ６側がほぼ等電位となっている。したがって、図２に示す等電位線図から、空乏層の横方向の延びが抑制されていることが容易に理解される。
図３は、本発明の他の実施形態に係る半導体装置の構造を示す模式的な断面図である。図３において、図１に示す各部に相当する部分には、それらの各部と同一の参照符号を付して示している。また、以下では、図３に示す構造に関して、図１に示す構造との相違点を中心に説明し、図１に示す各部に相当する部分についての説明を省略する。
【００２９】
図３に示す半導体装置３１では、高濃度埋込領域１６の下方に、高濃度埋込領域１６とほぼ同じ不純物濃度を有する第２の高濃度埋込領域３２が、高濃度埋込領域１６と深さ方向に間隔を空けて形成されている。第２の高濃度埋込領域３２は、平面視でボディ領域１３と同じ形状を有している。
これにより、高濃度埋込領域１６および第２の高濃度埋込領域３２よりもディープトレンチ６側に空乏層が延びるのを抑制することができるので、第２の高濃度埋込領域３２を備えていない構造よりも一層高い耐圧を得ることができる。
【００３０】
図４は、本発明のさらに他の実施形態に係る半導体装置の構造を示す模式的な断面図である。図４において、図１に示す各部に相当する部分には、それらの各部と同一の参照符号を付して示している。また、以下では、図４に示す構造に関して、図１に示す構造との相違点を中心に説明し、図１に示す各部に相当する部分についての説明を省略する。
図４に示す半導体装置４１では、ボディ領域１３の下方に、第１高濃度埋込領域４２がボディ領域１３と間隔を空けて形成され、第１高濃度埋込領域４２の下方に、第２高濃度埋込領域４３が第１高濃度埋込領域４２と間隔を空けて形成されている。第１高濃度埋込領域４２および第２高濃度埋込領域４３は、いずれも、エピタキシャル層５よりも高いＮ型不純物濃度（たとえば、１Ｅ１８〜１Ｅ２０／ｃｍ３）を有し、平面視でボディ領域１３と同じ形状を有している。
【００３１】
これにより、第１高濃度埋込領域４２および第２高濃度埋込領域４３よりもディープトレンチ６側に空乏層が延びるのを抑制することができるので、図７に示す従来構造よりも高い耐圧を得ることができる。
図５は、本発明のさらに他の実施形態に係る半導体装置の構造を示す模式的な断面図である。図５において、図１に示す各部に相当する部分には、それらの各部と同一の参照符号を付して示している。また、以下では、図５に示す構造に関して、図１に示す構造との相違点を中心に説明し、図１に示す各部に相当する部分についての説明を省略する。
【００３２】
図５に示す半導体装置５１では、ボディ領域１３の下方に、第１高濃度埋込領域５２がボディ領域１３と間隔を空けて形成されている。第１高濃度埋込領域５２は、エピタキシャル層５よりも高いＮ型不純物濃度（たとえば、１Ｅ１８〜１Ｅ２０／ｃｍ３）を有し、平面視でボディ領域１３と同じ形状を有している。また、ディープトレンチ６と第１高濃度埋込領域５２との間には、第１高濃度埋込領域５２とほぼ同じ不純物濃度を有する第２高濃度埋込領域５３が形成されている。
【００３３】
これにより、空乏層が半導体層をディープトレンチ６と第１高濃度埋込領域５２との間からソース領域１４に向けて延びるのを抑制することができるので、図７に示す従来構造よりも高い耐圧を得ることができる。
図６は、半導体装置の一実施形態に係る構造を示す模式的な断面図である。図６において、図１に示す各部に相当する部分には、それらの各部と同一の参照符号を付して示している。また、以下では、図６に示す構造に関して、図１に示す構造との相違点を中心に説明し、図１に示す各部に相当する部分についての説明を省略する。
【００３４】
図６に示す半導体装置６１では、ボディ領域１３がディープトレンチ６に接して形成されている。そして、ボディ領域１３の下方に、エピタキシャル層５よりも高いＮ型不純物濃度（たとえば、１Ｅ１８〜１Ｅ２０／ｃｍ３）を有する第１高濃度埋込領域６２が、ボディ領域１３と間隔を空けて形成されている。第１高濃度埋込領域６２は、平面視でボディ領域１３と同じ形状を有し、ディープトレンチ６に接している。
【００３５】
この構造においても、図１に示す構造と同様に、ディープトレンチ６と高濃度埋込領域６２との間に間隔がないので、空乏層がディープトレンチ６と高濃度埋込領域６２との間からソース領域１４に向けて延びるのを抑制することができる。したがって、高耐圧を確実に得ることができる。
以上、半導体装置および本発明の実施形態について説明したが、本発明は、さらに他の形態で実施することもできる。たとえば、半導体装置１，３１，４１，５１の各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、半導体装置１，３１，４１，５１において、Ｐ型の部分がＮ型であり、Ｎ型の部分がＰ型であってもよい。
【００３６】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００３７】
【図１】本発明の一実施形態に係る半導体装置の構造を示す模式的な断面図である。
【図２】図１に示す半導体装置におけるドレイン電圧印加時のエピタキシャル層の電位分布を示す等電位線図である。
【図３】本発明の他の実施形態に係る半導体装置の構造を示す模式的な断面図である。
【図４】本発明のさらに他の実施形態に係る半導体装置の構造を示す模式的な断面図である。
【図５】本発明のさらに他の実施形態に係る半導体装置の構造を示す模式的な断面図である。
【図６】半導体装置の一実施形態に係る構造を示す模式的な断面図である。
【図７】図７は、従来の半導体装置の構造を示す模式的な断面図である。
【図８】図８は、図７に示す半導体装置におけるドレイン電圧印加時のエピタキシャル層の電位分布を示す等電位線図である。
【符号の説明】
【００３８】
１    半導体装置
５    エピタキシャル層
６    ディープトレンチ
９    素子形成領域
１０  ドレインバッファ領域（ドレイン領域）
１１  ドレインコンタクト領域（ドレイン領域）
１２  ドリフト領域
１３  ボディ領域
１４  ソース領域
１６  高濃度埋込領域（第１高濃度埋込領域）
３１  半導体装置
３２  高濃度埋込領域（第２高濃度埋込領域）
４１  半導体装置
４２  第１高濃度埋込領域
４３  第２高濃度埋込領域
５１  半導体装置
５２  第１高濃度埋込領域
５３  第２高濃度埋込領域
６１  半導体装置
６２  高濃度埋込領域（第１高濃度埋込領域）
【図１】
0005410012.tif 000002
【図２】
0005410012.tif 000003
【図３】
0005410012.tif 000004
【図４】
0005410012.tif 000005
【図５】
0005410012.tif 000006
【図６】
0005410012.tif 000007
【図７】
0005410012.tif 000008
【図８】
0005410012.tif 000009