(57)【特許請求の範囲】
【請求項１】
全波整流回路と、
前記全波整流回路を駆動する駆動回路と、
を備える電圧変換回路であって、
前記全波整流回路は、
交流電源が接続される第１入力端子及び第２入力端子と、
負荷回路が接続される第１出力端子及び第２出力端子と、
ソースが前記第１入力端子に接続され、ドレインが前記第１出力端子に接続され、ｎチャネル又はｐチャネルの極性を有する第１ＦＥＴと、
ソースが前記第２入力端子に接続され、ドレインが前記第１出力端子に接続され、前記第１ＦＥＴと同一の極性を有する第２ＦＥＴと、
ソースが前記第２出力端子に接続され、ドレインが前記第２入力端子に接続され、前記第１ＦＥＴと同一の極性を有する第３ＦＥＴと、
ソースが前記第２出力端子に接続され、ドレインが前記第１入力端子に接続され、前記第１ＦＥＴと同一の極性を有する第４ＦＥＴと、
を含み、
前記駆動回路は、
前記第１入力端子及び前記第２出力端子の間の電位差を分圧し、第１分圧電圧を出力する第１分圧回路と、
発光素子に前記第１分圧電圧が印加され、当該発光素子からの光を電圧に変換する素子の出力電圧を前記第１ＦＥＴのゲートに印加する第１フォトボルと、
前記第２入力端子及び前記第２出力端子の間の電位差を分圧し、第２分圧電圧を出力する第２分圧回路と、
発光素子に前記第２分圧電圧が印加され、当該発光素子からの光を電圧に変換する素子の出力電圧を前記第２ＦＥＴのゲートに印加する第２フォトボルと、
前記第１入力端子及び前記第２出力端子の間の電位差を分圧し、第３分圧電圧を前記第３ＦＥＴのゲートに印加する第３分圧回路と、
前記第２入力端子及び前記第２出力端子の間の電位差を分圧し、第４分圧電圧を前記第４ＦＥＴのゲートに印加する第４分圧回路と、
を含むことを特徴とする電圧変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全波整流回路の電力損失の低減を目的としてスイッチング素子にＦＥＴを利用し、ＦＥＴの駆動回路の構成を簡便にする電圧変換回路に関する。
【背景技術】
【０００２】
交流電圧を直流電圧に整流する回路として、全波整流回路が知られている。従来技術としての全波整流回路は、整流素子にダイオードを利用している。ダイオードでは順方向電圧ＶＦによる電力損失が発生し、全波整流回路の電流をＩＦとすると２ＶＦ×ＩＦの電力損失が発生する。順方向電圧ＶＦの低減はダイオードの原理上困難であるため、２ＶＦ×ＩＦの電力損失の低減は困難である。
【０００３】
特許文献１が開示する全波整流回路は、電力損失の低減を目的としてスイッチング素子にＦＥＴを利用している。ＦＥＴではオン抵抗Ｒｏｎによる電力損失が発生し、全波整流回路の電流をＩＦとすると２Ｒｏｎ×ＩＦ２の電力損失が発生する。オン抵抗Ｒｏｎを低減するほど、２Ｒｏｎ×ＩＦ２の電力損失を低減することができる。
【０００４】
特許文献２が開示する全波整流回路は、電力損失の低減を目的としてスイッチング素子にＦＥＴを利用しており、ＦＥＴの駆動回路として交流電圧を変圧し変圧電圧をＦＥＴのゲートに印加するトランスを利用している。特許文献２が開示する全波整流回路は、トランスを利用しているため、ＦＥＴの駆動回路の構成を複雑にしている。
【０００５】
特許文献３が開示する全波整流回路は、電力損失の低減を目的としてスイッチング素子にＦＥＴを利用しており、ＦＥＴの駆動回路として交流電圧を分圧し分圧電圧をＦＥＴのゲートに印加する抵抗を利用している。特許文献３が開示する全波整流回路は、抵抗を利用しているため、ＦＥＴの駆動回路の構成を簡便にしている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１０−１０８４６４号公報
【特許文献２】特開平９−１８２４４０号公報
【特許文献３】特開２００５−２９５６２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献３が開示する全波整流回路は、４個すべてのＦＥＴとして、オン抵抗Ｒｏｎがより大きいｐチャネルＦＥＴを利用することなく、オン抵抗Ｒｏｎがより小さいｎチャネルＦＥＴを利用するため、コンデンサを有するチャージアップ回路を備える。ここで、チャージアップ回路が有するコンデンサが、交流電圧のピーク値とほぼ等しい電圧に常に充電され出力電圧を安定させるためには、チャージアップ回路が有するコンデンサ及びＦＥＴの駆動回路が有する抵抗の間で、電荷のやり取りが行われにくくする必要がある。つまり、チャージアップ回路が有するコンデンサ及びＦＥＴの駆動回路が有する抵抗の時定数は、交流電圧の周期より十分に大きく設定される必要があり、チャージアップ回路が有するコンデンサの容量値及びＦＥＴの駆動回路が有する抵抗の抵抗値は、十分に大きく設定される必要がある。よって、特許文献３が開示する全波整流回路は、ＦＥＴの駆動回路の構成を十分に簡便にしているとは言えない。
【０００８】
そこで、前記課題を解決するために、本発明は、全波整流回路の電力損失の低減を目的としてスイッチング素子にＦＥＴを利用し、ＦＥＴの駆動回路の構成をより簡便にする電圧変換回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、電気的に絶縁されている発光素子及び発光素子からの光を電圧に変換する素子を有するフォトボルを利用することにより、交流電圧の分圧電圧を発光素子に印加し、発光素子からの光を電圧に変換する素子の出力電圧をＦＥＴのゲートに印加するようにした。
【００１０】
具体的には、本発明は、全波整流回路と、前記全波整流回路を駆動する駆動回路と、を備える電圧変換回路であって、前記全波整流回路は、交流電源が接続される第１入力端子及び第２入力端子と、負荷回路が接続される第１出力端子及び第２出力端子と、ソースが前記第１入力端子に接続され、ドレインが前記第１出力端子に接続され、ｎチャネル又はｐチャネルの極性を有する第１ＦＥＴと、ソースが前記第２入力端子に接続され、ドレインが前記第１出力端子に接続され、前記第１ＦＥＴと同一の極性を有する第２ＦＥＴと、ソースが前記第２出力端子に接続され、ドレインが前記第２入力端子に接続され、前記第１ＦＥＴと同一の極性を有する第３ＦＥＴと、ソースが前記第２出力端子に接続され、ドレインが前記第１入力端子に接続され、前記第１ＦＥＴと同一の極性を有する第４ＦＥＴと、を含み、前記駆動回路は、前記第１入力端子及び前記第２出力端子の間の電位差を分圧し、第１分圧電圧を出力する第１分圧回路と、発光素子に前記第１分圧電圧が印加され、当該発光素子からの光を電圧に変換する素子の出力電圧を前記第１ＦＥＴのゲートに印加する第１フォトボルと、前記第２入力端子及び前記第２出力端子の間の電位差を分圧し、第２分圧電圧を出力する第２分圧回路と、発光素子に前記第２分圧電圧が印加され、当該発光素子からの光を電圧に変換する素子の出力電圧を前記第２ＦＥＴのゲートに印加する第２フォトボルと、前記第１入力端子及び前記第２出力端子の間の電位差を分圧し、第３分圧電圧を前記第３ＦＥＴのゲートに印加する第３分圧回路と、前記第２入力端子及び前記第２出力端子の間の電位差を分圧し、第４分圧電圧を前記第４ＦＥＴのゲートに印加する第４分圧回路と、を含むことを特徴とする電圧変換回路である。
【００１１】
この構成によれば、発光素子及び発光素子からの光を電圧に変換する素子は電気的に絶縁されているため、全波整流回路のＦＥＴは、ｎチャネル又はｐチャネルの極性を自由に選択することができる。そして、フォトボルを利用しており、発光素子からの光を電圧に変換する素子は出力電圧を安定させることができる。さらに、全波整流回路の電力損失の低減を目的としてスイッチング素子にＦＥＴを利用することができ、ＦＥＴの駆動回路の構成をより簡便にすることができる。
【発明の効果】
【００１２】
本発明は、全波整流回路の電力損失の低減を目的としてスイッチング素子にＦＥＴを利用し、ＦＥＴの駆動回路の構成をより簡便にする電圧変換回路を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の全波整流回路を示す図である。
【図２】本発明の駆動回路を示す図である。
【発明を実施するための形態】
【００１４】
添付の図面を参照して本発明の実施形態を説明する。以下に説明する実施形態は本発明の実施の例であり、本発明は以下の実施形態に制限されるものではない。
【００１５】
本発明の電圧変換回路は、図１に示した全波整流回路ＲＣ及び図２に示した駆動回路ＤＣから構成される。全波整流回路ＲＣは、交流電圧を直流電圧に整流する回路であり、駆動回路ＤＣは、全波整流回路ＲＣを駆動する回路である。
【００１６】
図１に示した全波整流回路ＲＣは、第１入力端子Ｉｎ１、第２入力端子Ｉｎ２、第１出力端子Ｏｕｔ１、第２出力端子Ｏｕｔ２、第１ＦＥＴ１、第２ＦＥＴ２、第３ＦＥＴ３、第４ＦＥＴ４、第１ツェーナーダイオードＺＤ１、第２ツェーナーダイオードＺＤ２、第３ツェーナーダイオードＺＤ３及び第４ツェーナーダイオードＺＤ４から構成される。
【００１７】
第１入力端子Ｉｎ１及び第２入力端子Ｉｎ２は、交流電源Ａに接続され、第１出力端子Ｏｕｔ１及び第２出力端子Ｏｕｔ２は、負荷回路Ｂに接続される。全波整流回路ＲＣは、交流電源Ａが出力する交流電圧を、負荷回路Ｂが入力する直流電圧に整流する。
【００１８】
第１ＦＥＴ１は、ソースを第１入力端子Ｉｎ１に接続され、ドレインを第１出力端子Ｏｕｔ１に接続される。第２ＦＥＴ２は、ソースを第２入力端子Ｉｎ２に接続され、ドレインを第１出力端子Ｏｕｔ１に接続される。第３ＦＥＴ３は、ソースを第２出力端子Ｏｕｔ２に接続され、ドレインを第２入力端子Ｉｎ２に接続される。第４ＦＥＴ４は、ソースを第２出力端子Ｏｕｔ２に接続され、ドレインを第１入力端子Ｉｎ１に接続される。
【００１９】
第１ＦＥＴ１、第２ＦＥＴ２、第３ＦＥＴ３及び第４ＦＥＴ４は、同一の極性を有する。ここで、ｎチャネルＦＥＴのオン抵抗ＲｏｎはｐチャネルＦＥＴのオン抵抗Ｒｏｎより小さいため、第１ＦＥＴ１、第２ＦＥＴ２、第３ＦＥＴ３及び第４ＦＥＴ４にｎチャネルＦＥＴを利用することにより、全波整流回路ＲＣの電力損失を低減することができる。
【００２０】
第１ツェーナーダイオードＺＤ１は、カソードを第１ＦＥＴ１のゲートに接続され、アノードを第１ＦＥＴ１のソースに接続され、第１ＦＥＴ１のゲート及びソースの間に定格電圧より大きい電圧が印加されないようにする。第２ツェーナーダイオードＺＤ２は、カソードを第２ＦＥＴ２のゲートに接続され、アノードを第２ＦＥＴ２のソースに接続され、第２ＦＥＴ２のゲート及びソースの間に定格電圧より大きい電圧が印加されないようにする。第３ツェーナーダイオードＺＤ３は、カソードを第３ＦＥＴ３のゲートに接続され、アノードを第３ＦＥＴ３のソースに接続され、第３ＦＥＴ３のゲート及びソースの間に定格電圧より大きい電圧が印加されないようにする。第４ツェーナーダイオードＺＤ４は、カソードを第４ＦＥＴ４のゲートに接続され、アノードを第４ＦＥＴ４のソースに接続され、第４ＦＥＴ４のゲート及びソースの間に定格電圧より大きい電圧が印加されないようにする。
【００２１】
図２に示した駆動回路ＤＣは、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、第１フォトボルＰＶ１、第２フォトボルＰＶ２、第１ダイオードＤ１、第２ダイオードＤ２、第１接続点Ｃ１及び第２接続点Ｃ２から構成される。
【００２２】
抵抗Ｒ１、Ｒ２は、第１分圧回路を構成し、第１入力端子Ｉｎ１及び第２出力端子Ｏｕｔ２の間の電位差を分圧し、第１分圧電圧を第１フォトボルＰＶ１の発光素子に印加する。抵抗Ｒ３、Ｒ４は、第２分圧回路を構成し、第２入力端子Ｉｎ２及び第２出力端子Ｏｕｔ２の間の電位差を分圧し、第２分圧電圧を第２フォトボルＰＶ２の発光素子に印加する。抵抗Ｒ１、Ｒ５は、第３分圧回路を構成し、第１入力端子Ｉｎ１及び第２出力端子Ｏｕｔ２の間の電位差を分圧し、第３分圧電圧を接続点Ｃ１で出力し第３ＦＥＴ３のゲートに印加する。抵抗Ｒ３、Ｒ６は、第４分圧回路を構成し、第２入力端子Ｉｎ２及び第２出力端子Ｏｕｔ２の間の電位差を分圧し、第４分圧電圧を接続点Ｃ２で出力し第４ＦＥＴ４のゲートに印加する。
【００２３】
第１フォトボルＰＶ１は、発光素子及び発光素子からの光を電圧に変換する素子から構成され、発光素子において第１分圧電圧を印加され、発光素子からの光を電圧に変換する素子の出力電圧を第１ＦＥＴ１のゲートに印加する。第２フォトボルＰＶ２は、発光素子及び発光素子からの光を電圧に変換する素子から構成され、発光素子において第２分圧電圧を印加され、発光素子からの光を電圧に変換する素子の出力電圧を第２ＦＥＴ２のゲートに印加する。発光素子からの光を電圧に変換する素子として、フォトカプラの受光部にフォトダイオードを多数直列に接続してあるものを利用している。
【００２４】
第１ダイオードＤ１は、第１入力端子Ｉｎ１から抵抗Ｒ１、Ｒ５を介した第２出力端子Ｏｕｔ２への経路上に配置され、カソードを第２出力端子Ｏｕｔ２に接続され、アノードを第１入力端子Ｉｎ１に接続される。第２ダイオードＤ２は、第２入力端子Ｉｎ２から抵抗Ｒ３、Ｒ６を介した第２出力端子Ｏｕｔ２への経路上に配置され、カソードを第２出力端子Ｏｕｔ２に接続され、アノードを第２入力端子Ｉｎ２に接続される。
【００２５】
まず、第１入力端子Ｉｎ１の電位が第２出力端子Ｏｕｔ２の電位より高いときについて説明する。第１ダイオードＤ１及び抵抗Ｒ１、Ｒ５を介して第１入力端子Ｉｎ１から第２出力端子Ｏｕｔ２に向けて電流が流れる。
【００２６】
抵抗Ｒ１、Ｒ２は、第１入力端子Ｉｎ１及び第２出力端子Ｏｕｔ２の間の電位差を分圧し、第１分圧電圧を第１フォトボルＰＶ１の発光素子に印加する。第１フォトボルＰＶ１は、発光素子からの光を電圧に変換する素子の出力電圧を第１ＦＥＴ１のゲートに印加する。ここで、第１ＦＥＴ１のゲート及びソースの間のこの時点での電位差が、第１ＦＥＴ１のゲート及びソースの間の閾値電位差より大きくなるように、第１分圧電圧及び第１フォトボルＰＶ１の発光素子からの光を電圧に変換する素子の出力電圧が設定されている。よって、第１ＦＥＴ１はオンされる。
【００２７】
抵抗Ｒ１、Ｒ５は、第１入力端子Ｉｎ１及び第２出力端子Ｏｕｔ２の間の電位差を分圧し、第３分圧電圧を接続点Ｃ１で出力し第３ＦＥＴ３のゲートに印加する。ここで、第３ＦＥＴ３のゲート及びソースの間のこの時点での電位差が、第３ＦＥＴ３のゲート及びソースの間の閾値電位差より大きくなるように、第３分圧電圧が設定されている。よって、第３ＦＥＴ３はオンされる。
【００２８】
第２ダイオードＤ２及び抵抗Ｒ３、Ｒ６を介して第２入力端子Ｉｎ２から第２出力端子Ｏｕｔ２に向けて電流が流れない。そこで、第２ＦＥＴ２のゲート及びソースの電位はともに第２入力端子Ｉｎ２の電位と等しく、第２ＦＥＴ２のゲート及びソースの間の電位差は０である。よって、第２ＦＥＴ２はオフされる。そして、第４ＦＥＴ４のゲート及びソースの電位はともに第２出力端子Ｏｕｔ２の電位と等しく、第４ＦＥＴ４のゲート及びソースの間の電位差は０である。よって、第４ＦＥＴ４はオフされる。
【００２９】
以上で説明したように、電流は、交流電源Ａ、第１入力端子Ｉｎ１、第１ＦＥＴ１、第１出力端子Ｏｕｔ１、負荷回路Ｂ、第２出力端子Ｏｕｔ２、第３ＦＥＴ３、第２入力端子Ｉｎ２、交流電源Ａでこの順序で流れるようになる。第１ＦＥＴ１及び第３ＦＥＴ３のオン抵抗をＲｏｎとし、全波整流回路ＲＣの電流をＩＦとすると、２Ｒｏｎ×ＩＦ２の電力損失が発生するが、オン抵抗Ｒｏｎを低減するほど、２Ｒｏｎ×ＩＦ２の電力損失を低減することができる。
【００３０】
次に、第２入力端子Ｉｎ２の電位が第２出力端子Ｏｕｔ２の電位より高いときについて説明する。第２ダイオードＤ２及び抵抗Ｒ３、Ｒ６を介して第２入力端子Ｉｎ２から第２出力端子Ｏｕｔ２に向けて電流が流れる。
【００３１】
抵抗Ｒ３、Ｒ４は、第２入力端子Ｉｎ２及び第２出力端子Ｏｕｔ２の間の電位差を分圧し、第２分圧電圧を第２フォトボルＰＶ２の発光素子に印加する。第２フォトボルＰＶ２は、発光素子からの光を電圧に変換する素子の出力電圧を第２ＦＥＴ２のゲートに印加する。ここで、第２ＦＥＴ２のゲート及びソースの間のこの時点での電位差が、第２ＦＥＴ２のゲート及びソースの間の閾値電位差より大きくなるように、第２分圧電圧及び第２フォトボルＰＶ２の発光素子からの光を電圧に変換する素子の出力電圧が設定されている。よって、第２ＦＥＴ２はオンされる。
【００３２】
抵抗Ｒ３、Ｒ６は、第２入力端子Ｉｎ２及び第２出力端子Ｏｕｔ２の間の電位差を分圧し、第４分圧電圧を接続点Ｃ２で出力し第４ＦＥＴ４のゲートに印加する。ここで、第４ＦＥＴ４のゲート及びソースの間のこの時点での電位差が、第４ＦＥＴ４のゲート及びソースの間の閾値電位差より大きくなるように、第４分圧電圧が設定されている。よって、第４ＦＥＴ４はオンされる。
【００３３】
第１ダイオードＤ１及び抵抗Ｒ１、Ｒ５を介して第１入力端子Ｉｎ１から第２出力端子Ｏｕｔ２に向けて電流が流れない。そこで、第１ＦＥＴ１のゲート及びソースの電位はともに第１入力端子Ｉｎ１の電位と等しく、第１ＦＥＴ１のゲート及びソースの間の電位差は０である。よって、第１ＦＥＴ１はオフされる。そして、第３ＦＥＴ３のゲート及びソースの電位はともに第２出力端子Ｏｕｔ２の電位と等しく、第３ＦＥＴ３のゲート及びソースの間の電位差は０である。よって、第３ＦＥＴ３はオフされる。
【００３４】
以上で説明したように、電流は、交流電源Ａ、第２入力端子Ｉｎ２、第２ＦＥＴ２、第１出力端子Ｏｕｔ１、負荷回路Ｂ、第２出力端子Ｏｕｔ２、第４ＦＥＴ４、第１入力端子Ｉｎ１、交流電源Ａでこの順序で流れるようになる。第２ＦＥＴ２及び第４ＦＥＴ４のオン抵抗をＲｏｎとし、全波整流回路ＲＣの電流をＩＦとすると、２Ｒｏｎ×ＩＦ２の電力損失が発生するが、オン抵抗Ｒｏｎを低減するほど、２Ｒｏｎ×ＩＦ２の電力損失を低減することができる。
【００３５】
第１フォトボルＰＶ１及び第２フォトボルＰＶ２では、発光素子及び発光素子からの光を電圧に変換する素子は光を介して接続されており電気的には絶縁されている。そこで、全波整流回路ＲＣのＦＥＴは、ｎチャネル又はｐチャネルの極性を自由に選択することができる。そして、第１フォトボルＰＶ１及び第２フォトボルＰＶ２を利用しており、発光素子からの光を電圧に変換する素子は出力電圧を安定させることができる。さらに、全波整流回路ＲＣの電力損失の低減を目的としてスイッチング素子にＦＥＴを利用することができ、ＦＥＴの駆動回路ＤＣの構成をより簡便にすることができる。
【産業上の利用可能性】
【００３６】
本発明に係る電圧変換回路は、交流電圧を直流電圧に整流する必要がある技術、例えば無線通信技術及びパワーエレクトロニクス技術などに適用することができる。
【符号の説明】
【００３７】
ＲＣ：全波整流回路
ＤＣ：駆動回路
Ａ：交流電源
Ｂ：負荷回路
Ｉｎ１：第１入力端子
Ｉｎ２：第２入力端子
Ｏｕｔ１：第１出力端子
Ｏｕｔ２：第２出力端子
１：第１ＦＥＴ
２：第２ＦＥＴ
３：第３ＦＥＴ
４：第４ＦＥＴ
ＺＤ１：第１ツェーナーダイオード
ＺＤ２：第２ツェーナーダイオード
ＺＤ３：第３ツェーナーダイオード
ＺＤ４：第４ツェーナーダイオード
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６：抵抗
ＰＶ１：第１フォトボル
ＰＶ２：第２フォトボル
Ｄ１：第１ダイオード
Ｄ２：第２ダイオード
Ｃ１：第１接続点
Ｃ２：第２接続点
【図１】
0005554660.tif 000002
【図２】
0005554660.tif 000003