(57)【特許請求の範囲】
【請求項１】
一方にソース領域、他方にドレイン領域が形成されたＦＩＮ状の半導体部と、
前記ソース領域と前記ドレイン領域との間で、前記ＦＩＮ状の半導体部をゲート絶縁膜を介して囲むように形成されたゲート電極とを備える半導体装置であって、
前記ゲート電極は、ウェットエッチング可能なメタル材料又はシリサイド材料を用い、
前記ゲート電極の仕事関数は、４．４〜４．８ｅＶであり、
前記ＦＩＮ状の半導体部を形成する際に設けた第１のダミーパターンと、
前記ゲート電極を形成する際に設けた第２のダミーパターンとをさらに備え、
前記第２のダミーパターンは、前記第１のダミーパターンに平面視において重なっておらず、前記ゲート電極は、前記ＦＩＮ状の半導体部の上面と側面を前記ゲート絶縁膜のみを介して囲む、ことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記ゲート電極は、ＴｉＮ，Ｔｉ，Ｗ，ＮｉＳｉの材料を使用していることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記第１のダミーパターンは、前記ＦＩＮ状の半導体部のパターンと重ならず、且つ前記第２のダミーパターンは、前記ＦＩＮ状の半導体部のパターンの下に位置しないことを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記第１のダミーパターンは、正方形であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係る発明であって、特に、ＦＩＮ状の半導体部を有する半導体装置に関するものである。
【背景技術】
【０００２】
近年、半導体装置であるＬＳＩの高集積化を進めるために、トランジスタの微細化が行われている。しかしながら、従来のプレーナ型トランジスタは物理限界に直面しており、トランジスタの微細化を行うには、プレーナ型以外の新規トランジスタ構造の開発が必要であった。そして、新規に開発されたトランジスタ構造の中の１つに、特許文献１，２に示す縦型構造のフィン（ＦＩＮ）型トランジスタがある。
【０００３】
このＦＩＮ型トランジスタは、バルクシリコンウェハやＳＯＩ（Silicon on Insulator）ウェハ上に形成される技術が一般に知られている。特に、ＳＯＩウェハ上に形成されるＦＩＮ型トランジスタは、高集積化に有利である上、短チャネル効果も抑制できることが知られている。これに対し、バルクシリコンウェハ上に形成されるＦＩＮ型トランジスタは、低コストで形成できるメリットがある反面、ＦＩＮ状の半導体部下のシリコン層内不純物プロファイルの最適化が必要で短チャネル効果の抑制が難しい。
【０００４】
【特許文献１】特開２００５−２９４７８９号公報
【特許文献２】特開２００７−３５９５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＦＩＮ型トランジスタは、半導体装置の高集積化に有利で、且つＳＯＩウェハ上に形成されるＦＩＮ型トランジスタは、短チャネル効果も抑制できる効果も有している。しかし、ＦＩＮ型トランジスタは、プレーナ型トランジスタに比べてプロセス的に素子形成が難しく様々な問題を有している。特に、ＦＩＮ状の半導体部やゲート電極の加工等は難しく、精度良くＦＩＮ状の半導体部やゲート電極を形成することが、ＦＩＮ型トランジスタの特性向上に重要な要素となっている。また、ＦＩＮ型トランジスタの素子間の特性バラツキを抑えることも望まれている。
【０００６】
そこで、本発明は、ＦＩＮ状の半導体部やゲート電極を精度良く形成すること、又は素子間の特性バラツキを改善することで、特性の優れたＦＩＮ型トランジスタを備える半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の１つの実施形態は、一方にソース領域、他方にドレイン領域が形成されたＦＩＮ状の半導体部と、ソース領域とドレイン領域との間で、ＦＩＮ状の半導体部をゲート絶縁膜を介して囲むように形成されたゲート電極とを備える半導体装置である。そして、本発明の１つの実施形態では、ゲート電極が、ウェットエッチング可能なメタル材料又はシリサイド材料を用い、ゲート電極の仕事関数は、４．４〜４．８ｅＶであり、ＦＩＮ状の半導体部を形成する際に設けた第１のダミーパターンと、ゲート電極を形成する際に設けた第２のダミーパターンとをさらに備え、第２のダミーパターンは、第１のダミーパターンに平面視において重なっておらず、ゲート電極は、ＦＩＮ状の半導体部の上面と側面をゲート絶縁膜のみを介して囲んでいる。
【発明の効果】
【００１２】
本発明の１つの実施形態では、ゲート電極が、ウェットエッチング可能なメタル材料又はシリサイド材料を用いているので、チャネル不純物を低濃度に設定でき、素子間の特性バラツキを改善できる。また、ＦＩＮ状の半導体部を形成する際に設けた第１のダミーパターンと、ゲート電極を形成する際に設けた第２のダミーパターンとをさらに備えるので、ＦＩＮ状の半導体部やゲート電極を精度良く形成することができる。
【発明を実施するための最良の形態】
【００１７】
（実施の形態１）
本実施の形態に係る半導体装置の製造プロセスを以下に説明する。まず、図１に示すように、本実施の形態に係る半導体装置は、絶縁層であるＢＯＸ（Buried Oxide）層１とＳＯＩ層２（２０〜１００ｎｍ）とを積層したＳｉ基板（図示せず）上にＦＩＮ型トランジスタを形成するＳＯＩデバイスである。図１に示すＳＯＩ層２上には、パッド酸化膜３（２〜１０ｎｍ）を積層し、当該パッド酸化膜３上に窒化膜４（２０〜１００ｎｍ）を積層している。そして、図１に示すように、窒化膜４上にポリシリコン５（１００〜３００ｎｍ）を堆積し、その後、レジストマスク６でポリシリコン５をパターニングしている。なお、ポリシリコン５上のレジストマスク６は、パターニング後に除去する。
【００１８】
次に、図２に示すように、パターニングされたポリシリコン５上に酸化膜であるＴＥＯＳ膜（１０〜５０ｎｍ）を堆積し、異方性のエッチングによりポリシリコン５の側壁にＴＥＯＳ膜のサイドウォール７を形成する。本実施の形態に係る半導体装置では、このサイドウォール７の幅がＦＩＮ型トランジスタ（以下、ＦＩＮ−ＦＥＴともいう）のチャネル幅になる。
【００１９】
その後、図３に示すように、サイドウォール７に挟まれたポリシリコン５をウェットエッチング等により除去する。次に、図４に示すように、サイドウォール７を含む窒化膜４上に、下層反射防止膜であるＢＡＲＣ（Bottom Anti-Reflection Coating）膜８を塗布し、さらにＢＡＲＣ膜８上にレジスト９を塗布する。その後、ＦＩＮ−ＦＥＴのソース領域及びドレイン領域を隠すように形成された第１のマスクパターンを用い、レジスト９をパターニングする。
【００２０】
図４に示すようにパターニングされたレジスト９をマスクに用いて、当該レジスト９の無い領域の窒化膜４等をエッチングする。窒化膜４のエッチングは、レジスト９以外にサイドウォール７もマスクとなるので、図５に示すようなＦＩＮ状の半導体部１０が形成される。窒化膜４のエッチング後、さらにパッド酸化膜３及びＳＯＩ層２もエッチングし、その後レジスト及びＢＡＲＣ膜８を除去している。
【００２１】
次に、図６に示すように、ＦＩＮ状の半導体部１０の表面（側面）を洗浄し、その後、ＦＩＮ状の半導体部１０の表面にゲート絶縁膜（図示せず）を形成する。ゲート絶縁膜を形成した後、ゲート材料となるポリシリコンを全面に堆積する。図６中の矢印が示すＦＩＮ状の半導体部１０の幅が、ＦＩＮ−ＦＥＴのチャネル幅となる。
【００２２】
次に、ＦＩＮ状の半導体部１０を含む窒化膜４上にポリシリコン１１を形成し、図７に示すように、窒化膜４が露出するまでＣＭＰ（Chemical Mechanical Polishing）で平坦化してポリシリコン１１を加工する。
【００２３】
ここで、ＦＩＮ−ＦＥＴの特性は、ＦＩＮ状の半導体部１０の表面処理により大きく左右されることが知られている。そのため、本実施の形態に係る半導体装置では、トランジスタの移動度劣化を抑制するために、エッチングでダメージが残存したＦＩＮ状の半導体部１０の表面を改善している。具体的には、ゲート絶縁膜を形成する前にＦＩＮ状の半導体部１０の表面に対して、犠牲酸化（９００〜１２５０度）や低温アニール（４００度程度），ウェットエッチングや低ダメージのドライエッチング等による表面の除去，水素アニール（８００度程度）等を組み合わせる処理が有効である。
【００２４】
次、図８に示すように、平坦化したポリシリコン１１及び窒化膜４上にポリシリコン１２を再度積層する。そして、当該ポリシリコン１２上に窒化膜１３（５０〜２００ｎｍ），Ｃ−ＨＭ（炭素を含有したハードマスク）層１４（１００〜４００ｎｍ），シリコンを含む中間層１５，レジスト（ＡｒＦ）１６を順に積層する。まず、レジスト１６は、ゲートを形成するために第２のマスクパターンを用いて図８に示す形状にパターニングされる。そして、図９に示すように、パターニングされたレジスト１６をマスクに中間層１５をエッチングする。さらに、図１０に示すように、パターニングされた中間層１５をマスクにＣ−ＨＭ層１４をエッチングする。そして、図１１に示すように、パターニングされたＣ−ＨＭ層１４をマスクにポリシリコン１２上の窒化膜１３をエッチングする。
【００２５】
さらに、図１２に示すように、パターニングされた窒化膜１３をマスクに、ポリシリコン１１，１２をエッチングしてゲート電極１７を形成する。その後、図１３に示すように、Ｃ−ＨＭ層１４を除去した後の全面に酸化膜１８（例えば、膜厚１０ｎｍのＴＥＯＳ膜）を堆積する。さらに、ソース領域及びドレイン領域に対して、拡散層（ＥＸＴ）注入及びＨａｌｏ注入として酸化膜１８越しに不純物を注入する。
【００２６】
具体的に、ＮＭＯＳのＥＸＴ注入の条件は、注入イオンがヒ素、注入エネルギーが５〜４０ＫｅＶ、注入量が０．１〜１×１０15ｃｍ-2程度、注入角度が７〜６０度、オフセット角が０度である。また、ＮＭＯＳのＨａｌｏ注入の条件は、注入イオンがボロン、注入エネルギーが５〜８ＫｅＶ、注入量が０．１〜４×１０13ｃｍ-2程度、注入角度が７〜６０度、オフセット角が４５度である。
【００２７】
ＮＭＯＳの注入後に７００〜１０００度のスパイクアニールを行い、その後ＰＭＯＳの注入を行う。ＰＭＯＳのＥＸＴ注入の条件は、注入イオンがボロン、注入エネルギーが５〜４０ＫｅＶ、注入量が０．１〜４×１０15ｃｍ-2程度、注入角度が７〜６０度、オフセット角が０度である。また、ＰＭＯＳのＨａｌｏ注入の条件は、注入イオンがリン、注入エネルギーが５〜４０ＫｅＶ、注入量が０．１〜４×１０13ｃｍ-2程度、注入角度が７〜６０度、オフセット角が４５度である。
【００２８】
本実施の形態では、ＮＭＯＳの注入及びＰＭＯＳの注入が酸化膜１８越しに行われるので、ゲート絶縁膜への注入ダメージが低減でき、ゲート絶縁膜の信頼性が向上する。
【００２９】
次に、形成したゲート電極１７の側面に対して、図１４に示すような窒化膜のサイドウォール１９（３０ｎｍ程度）を形成する。その後、ＰＭＯＳ及びＮＭＯＳのソース領域及びドレイン領域に注入を行い、不純物活性化のアニールとして１０００〜１１００度のスパイクアニールを行う。なお、図１４に示すＦＩＮ−ＦＥＴでは、ソース領域及びドレイン領域、ゲート上の酸化膜１８は除去されている。
【００３０】
具体的に、ＰＭＯＳのソース・ドレイン注入の条件は、注入イオンがボロン、注入エネルギーが５〜４０ＫｅＶ、注入量が１〜５×１０15ｃｍ-2程度、注入角度が７〜６０度、オフセット角が０度である。または、注入イオンがボロン、注入エネルギーが１〜２０ＫｅＶ、注入量が１〜５×１０15ｃｍ-2程度、注入角度が７〜６０度、オフセット角が０度である。一方、ＮＭＯＳのソース・ドレイン注入の条件は、注入イオンがヒ素、注入エネルギーが５〜４０ＫｅＶ、注入量が１〜５×１０15ｃｍ-2程度、注入角度が７〜６０度、オフセット角が０度である。または、注入イオンがボロン、注入エネルギーが５〜４０ＫｅＶ、注入量が１〜５×１０15ｃｍ-2程度、注入角度が７〜６０度、オフセット角が０度である。
【００３１】
次に、ソース領域及びドレイン領域の低抵抗化を目的に、図１５に示すようにソース領域及びドレイン領域にＮｉ膜２０（５〜２０ｎｍ）をスパッタし、シリサイド膜を形成する。その後、図１６に示すように、ソース領域及びドレイン領域、ゲート電極１７等を含む全面に、コンタクト形成用のストッパとなる窒化膜（図示せず）、層間酸化膜２１を堆積する。層間酸化膜２１は、ＣＭＰで平坦にされたのちにコンタクト２２が開口され、当該コンタクト２２にタングステンが埋め込まれる。コンタクト２２は、図１６に示すようにＣｕ配線２３と接続される。以上、図１乃至図１６の製造プロセスを経て、ＦＩＮ−ＦＥＴが完成する。
【００３２】
さらに、本実施の形態に係る半導体装置では、ゲート電極１７の材料にポリシリコン１１，１２の代わりにＴｉＮ，Ｔｉ，Ｗ等のメタル材料又はＮｉＳｉ等のシリサイド材料を用いることが考えられる。なお、ゲート電極１７の材料は、上述の例に限られず、仕事関数が４．４〜４．８ｅＶ程度の材料であればよい。図１７（ａ）は、図６の製造プロセスの後、ＦＩＮ状の半導体部１０を含む窒化膜４上にＴｉＮ膜２４を成膜し、さらにＴｉＮ膜２４上にポリシリコン１１を成膜し、その後ＣＭＰでポリシリコン１１及びＴｉＮ膜２４を研磨した図である。
【００３３】
図１７（ｂ）には、図１７（ａ）のＦＩＮ状の半導体部１０の断面図であり、ＦＩＮ状の半導体部１０を囲むようにＴｉＮ膜２４で形成されたゲート電極１７が図示されている。この図１７（ｂ）では、ＣＭＰプロセスによりＦＩＮ状の半導体部１０の上（ＦＩＮ状の窒化膜４の上）のゲート電極１７のＴｉＮ膜２４が薄くなっているが、本発明はこれに限られず、図１７（ｃ）のように当該部分のＴｉＮ膜２４がなくても良い。むしろ、当該部分のＴｉＮ膜２４がなくなるような条件の方が、ＣＭＰを安定的に処理できる。図１７（ａ）以降の製造プロセスは、図８以降に示した製造プロセスと同じであり、図１７（ｃ）に示すように、ポリシリコン１１及びＴｉＮ膜２４上にポリシリコン１２を成膜する。
【００３４】
加工プロセスからゲート電極１７の材料を考えると、ポリシリコン１１，１２はドライエッチングで、ゲート電極１７の材料であるメタル材料又はシリサイド材料はウェットエッチングである。そのため、ゲート電極１７の材料に用いるメタル材料又はシリサイド材料は、ウェットエッチングが容易な材料が望ましい。なお、ゲート電極１７の加工には、ポリシリコンをマスクにエッチングすることになるので、エッチャントには、硫酸、塩酸等の酸やその混合液が望ましい。さらに、ウェットエッチング後の洗浄には、シリコンウェハ表面へのＴｉ等の金属付着を防止するために、アンモニア−過酸化水素混合液（ＡＰＭ）や塩酸−過酸化水素混合液（ＨＰＭ）を用いるのが望ましい。
【００３５】
また、本実施の形態に係る半導体装置では、ゲート絶縁膜にＨｉｇｈ−Ｋ絶縁膜を用いることもできる。具体的なＨｉｇｈ−Ｋ絶縁膜の材料としては、ＨｆＳｉＯＮ（窒化ハフニウムシリケート）等がある。そして、Ｈｉｇｈ−Ｋ絶縁膜は、通常のデポジション（CVD：Chemical vapor deposition, low pressure CVD physical vapor deposition （PVD）等）で形成される。
【００３６】
以上のように、本実施の形態に係る半導体装置は、ゲート電極１７の材料に低抵抗のＴｉＮ等のメタル材料又はＮｉＳｉ等のシリサイド材料を用いたり、ゲート絶縁膜にＨｉｇｈ−Ｋ絶縁膜を用いたりすることで、チャネル不純物を低濃度に設定でき、しきい値電圧０．２〜０．６ＶのＦＩＮ−ＦＥＴが形成可能となる。なお、チャネル不純物を低濃度に設定することで、素子間の特性バラツキを改善できるメリットがある。
【００３７】
なお、本実施の形態に係る半導体装置では、図１等に示したように、ＳＯＩ層２上に形成されＦＩＮ−ＦＥＴについて説明したが、本発明はこれに限られず、バルクシリコンウェハ上に形成するＦＩＮ−ＦＥＴであっても良い。また、本実施の形態に係る半導体装置では、ＳＯＩ層２上にパッド酸化膜３や窒化膜４を設けてＦＩＮ−ＦＥＴを形成しているが、本発明はこれに限られず、パッド酸化膜３や窒化膜４を設けずに、ＳＯＩ層２上にＦＩＮ−ＦＥＴを形成しても良い。
【００３８】
（実施の形態２）
実施の形態１で示したように本発明に係る半導体装置では、酸化膜のサイドウォール７をマスクにエッチングすることでＦＩＮ状の半導体部１０をパターニングしている（図２〜図５）。これは、通常のレジストを露光してＦＩＮ状の半導体部１０を形成するよりも、ＦＩＮ状の半導体部１０の幅が均一にすることができるメリットを有しているためである。つまり、実施の形態１で示した製造プロセスでは、サイドウォール７となる絶縁膜の膜厚でＦＩＮ状の半導体部１０の幅を制御でき、ＦＩＮ状の半導体部１０における幅のバラツキを抑制することができるメリットがある。
【００３９】
しかし、当該製造プロセスを用いても、サイドウォール７がポリシリコン５を土台に形成されるため、ポリシリコン５をパターニングした際に形成される側壁のラフネスが、そのままＦＩＮ状の半導体部１０のラフネスになる。このＦＩＮ状の半導体部１０のラフネスが大きいと、トランジスタ特性のばらつきが大きくなる。
【００４０】
そこで、本実施の形態では、ＦＩＮ状の半導体部１０のラフネスを改善するための製造プロセスについて説明する。まず、１つ目の製造プロセスとしては、図１に示す窒化膜４上のポリシリコン５に代えてアモルファスシリコンを堆積し、所定の形状にパターニングする。その後、サイドウォール７となる酸化膜を堆積する前にＲＴＡ（rapid thermal anneal）で短時間の熱処理を行うことでアモルファスシリコンを結晶化するプロセスである。
【００４１】
次に、２つ目の製造プロセスとしては、図１に示す窒化膜４上にポリシリコン又はアモルファスシリコンを堆積し、当該ポリシリコン又はアモルファスシリコンの表面の凹凸を低減する。ポリシリコン又はアモルファスシリコンの表面の凹凸を低減し均一化することで、サイドウォール７のエッチングの均一性が向上し、ＦＩＮ状の半導体部１０のラフネスが改善する。ポリシリコン又はアモルファスシリコンの表面の凹凸を低減する方法としては、例えばＣＭＰや犠牲酸化等の方法がある。
【００４２】
具体的に、犠牲酸化の方法を説明すると、図１に示す窒化膜４上にアモルファスシリコンを堆積し、当該アモルファスシリコンの表面を犠牲酸化する。その後、犠牲酸化した酸化膜を除去して、図１のポリシリコン５の形状のようにアモルファスシリコンをパターニングする。当該方法を利用した、ＦＩＮ状の半導体部１０のラフネスは、３σ（σ：標準偏差）が２．１ｎｍとなり、犠牲酸化を用いない場合の３σ＝２．５ｎｍに比べて改善している。
【００４３】
次に、３つ目の製造プロセスとしては、図１に示す窒化膜４上に、ポリシリコンを堆積した後、当該表面にシリコンイオンを注入し、アモルファス化させる。その後、アニールし、アモルファス化したポリシリコンを図１のような形状にパターニングする。当該方法を行っても、上記の方法と同様に、ＦＩＮ状の半導体部１０のラフネスは、３σが２ｎｍ程度に改善できると考えられる。なお、本発明では、注入するイオンはＳｉ（シリコン）に限定されず、Ｇｅ（ゲルマニウム）やＡｒ（アルゴン）等でもよい。
【００４４】
（実施の形態３）
本発明に係る半導体装置は、ＦＩＮ−ＦＥＴであり、図１５等に示すようにＦＩＮ状の半導体部１０を囲むような高段差のゲート電極１７に加工する必要があるため、ＦＩＮ状の半導体部１０及びゲート電極１７のパターン寸法を制御よくエッチングする必要がある。そこで、本実施の形態に係る半導体装置では、ＦＩＮ状の半導体部１０を加工するためのダミーパターンと、ゲート電極１７を加工するためのダミーパターンとを設けている。
【００４５】
具体的に説明すると、本実施の形態に係る半導体装置では、図４で示したように第１のマスクパターンでレジスト９をパターニングして、図５に示すＦＩＮ状の半導体部１０を形成する工程が必要である。さらに、本実施の形態に係る半導体装置では、図８で示したように第２のマスクパターンでレジスト１６をパターニングして、図１２に示すゲート電極１７を形成する工程が必要である。そのため、ＦＩＮ状の半導体部１０を形成するためのパターン寸法制御と、ゲート電極１７を形成するためのパターン寸法制御との両方を制御する必要があり、第１のマスクパターン及び第２のマスクパターンのそれぞれに対してダミーパターンを形成する。
【００４６】
なお、従来のプレーナ構造のＭＯＳＦＥＴでは、ゲートのエッチング中にポリシリコンのウェハ上の占有率が変動することがなかったため、ゲートをエッチングするためのマスクパターンの占有率のみを考慮して、マスク作成時にダミーパターンを生成させておけばよかった。しかし、本実施の形態に係る半導体装置のように、ＦＩＮ−ＦＥＴの場合には、第１のマスクパターン及び第２のマスクパターンの両方の占有率を考慮する必要がある。
【００４７】
例えば、図１８に示すように、ＦＩＮ状の半導体部１０を形成する工程において、第１のマスクパターンでパターニングする際にＦＩＮダミーパターン３０を形成する。さらに、図１８に示すように、ゲート電極１７を形成する工程において、第２のマスクパターンでパターニングする際にゲートダミーパターン３１を形成する。特に、ＦＩＮダミーパターン３０は、ＦＩＮ状の半導体部１０のパターンに重ならず、且つゲートダミーパターン３１は、ＦＩＮ状の半導体部１０のパターンの下に位置しないように設ける。そして、ＦＩＮダミーパターン３０とＦＩＮ状の半導体部１０のパターンとの合計の占有率は４０％〜６０％になるようにＦＩＮダミーパターン３０の面積を調整する。なお、図１８におけるＦＩＮダミーパターン３０とＦＩＮ状の半導体部１０のパターンとの合計の占有率は、破線の領域に対する、ＦＩＮダミーパターン３０とＦＩＮ状の半導体部１０との合計面積の割合で表される。また、ゲートダミーパターン３１とゲート電極１７のパターンとの合計の占有率も４０％〜６０％になるようにゲートダミーパターン１７の面積が調整されている。
【００４８】
図１８に示すＦＩＮダミーパターン３０及びゲートダミーパターン３１は他のパターンと重なりを有していないので、ダミーパターンの面積を容易に計算できるメリットがある。また、図１９に示すように、ＦＩＮダミーパターン３０が正方形となるように形成することで、露光時の寸法誤差を低減することができる。さらに、図２０に示すように、ＦＩＮダミーパターン３０がゲートダミーパターン３１の下に位置するように形成することで、ＦＩＮダミーパターン３０及びゲートダミーパターン３１の配置の自由度を向上させることができる。
【００４９】
以上のように、本実施の形態に係る半導体装置では、ＦＩＮダミーパターン３０及びゲートダミーパターン３１を設けることで、ＦＩＮ状の半導体部１０及びゲート電極１７のパターン寸法を制御よくエッチングでき、半導体装置の特性を向上させることができる。
【００５０】
（実施の形態４）
本発明に係る半導体装置では、図８等に示すようにハードマスクを用いる多層レジスト法を利用しており、炭素を含有したハードマスクであるＣ−ＨＭ層１４を設けることで、高段差のゲート電極１７を寸法精度よく加工している。
【００５１】
しかし、高段差のゲート電極１７をさらに寸法精度よく加工するためには、Ｃ−ＨＭ層１４が硬質な膜であることが要求される。
【００５２】
そこで、本実施の形態に係る半導体装置では、Ｃ−ＨＭ層１４にＡｒイオン注入を行うことで、Ｃ−ＨＭ層１４を硬質な膜にしている。つまり、本実施の形態では、図８に示す窒化膜１３上にスピンコートでＣ−ＨＭ層１４を形成（ＳＯＣ：spin-on carbon hardmask）し、当該Ｃ−ＨＭ層１４にＡｒイオン注入を行う。但し、Ａｒイオン注入は、窒化膜１３にＡｒイオンが達しない程度のエネルギーで注入する。
【００５３】
具体的に、Ｃ−ＨＭ層１４を１５０ｎｍ程度にした場合、図２１に示すように４０ＫｅＶ以下の注入エネルギーにすることで、下層の窒化膜１３に到達させることなくＣ−ＨＭ層１４のみＡｒイオン注入でき、硬質化できる。なお、図２１では、横軸をＣ−ＨＭ層１４の深さ方向、縦軸を注入量として、２０〜１００ＫｅＶの注入エネルギーでＡｒイオン注入した結果を示している。また、本発明でＣ−ＨＭ層１４に注入するイオンはＡｒイオンに限られず、ＨｅイオンやＮｅイオン，Ｆイオン，Ｎイオン，Ｘｅイオン，Ｋｒイオン等の不活性化イオンであればよい。
【００５４】
以上のように、本実施の形態に係る半導体装置では、窒化膜１３に達しない程度でＣ−ＨＭ層１４にＡｒイオン注入を行うことで、プロセスマージンが向上し、高段差のゲート電極１７をさらに寸法精度よく加工できる。
【００５５】
（実施の形態５）
本発明に係る半導体装置は、図１３に示すように拡散層（ＥＸＴ）注入を行い、寄生抵抗を低減している。しかし、高ドースで不純物イオンを注入すると、注入された領域のシリコン結晶が崩れることになる。バルクシリコン基板であれば、注入後の活性化アニールで結晶性を回復することができるが、本発明に係るＦＩＮ−ＦＥＴの場合には、シリコン層が薄いため（ＦＩＮ状の半導体部１０の幅が薄いため）活性化アニールの効果を得られない。
【００５６】
そこで、本実施の形態に係る表示装置では、ＦＩＮ状の半導体部１０におけるシリコン層の結晶性を維持するために、拡散層（ＥＸＴ）注入において注入条件を最適化する必要がある。本実施の形態に係る注入条件は、最表面に不純物イオンが高濃度に注入され、ＦＩＮ状の半導体部１０の内部には不純物イオンが低濃度に注入される条件とする。当該条件により、ＦＩＮ状の半導体部におけるシリコン層の結晶性の崩れを防止できる。
【００５７】
具体的に、図２２に示すように、比較的低いエネルギー、例えば１５ＫｅＶで不純物イオンを注入することで、ＦＩＮ状の半導体部の内部は低濃度のままである。図２２は、拡散層（ＥＸＴ）注入のシミュレーション図であり、ＦＩＮ状の半導体部１０の内部は１×１０15ｃｍ-3程度であるが、最表面は１×１０21ｃｍ-3程度と高い。
【００５８】
一方、図２３に示すように、比較的高いエネルギー、例えば４０ＫｅＶで不純物イオンを注入すると、ＦＩＮ状の半導体部１０の内部でも１×１０20ｃｍ-3程度と高くなる。つまり、図２３に示すＦＩＮ状の半導体部１０は全体がアモルファス化しており、その後の活性化アニールで注入した領域は全てポリ化してしまう。注入した領域の全てがポリ化すると、不純物を導入しても低抵抗が実現できない問題が生じる。
【００５９】
そこで、本実施の形態に係る半導体装置では、不純物イオンの飛程が図１３に示すＦＩＮ状の半導体部１０と酸化膜１８との界面近傍となるように注入条件（例えば、注入エネルギーを１５ＫｅＶとする）を調整することで、ＦＩＮ状の半導体部１０のポリ化を防いでいる。ＦＩＮ状の半導体部１０のポリ化を防ぐことで、図２４に示すようにゲート電圧（Ｖｇ）に対するソース・ドレイン間のオン電流は安定し、バラツキの少ないトランジスタ特性を実現できる。一方、図２５に示すように、ＦＩＮ状の半導体部１０がポリ化するような場合は、ゲート電圧（Ｖｇ）に対するソース・ドレイン間のオン電流にバラツキが生じる。なお、図２４及び図２５では、大きく２つの波形群が存在するが、それぞれは異なるＣＤ（Channel Doping）条件の結果を図示している。
【図面の簡単な説明】
【００６０】
【図１】本発明の実施の形態１に係る半導体装置の製造プロセスを説明するための図である。
【図２】本発明の実施の形態１に係る半導体装置の製造プロセスを説明するための図である。
【図３】本発明の実施の形態１に係る半導体装置の製造プロセスを説明するための図である。
【図４】本発明の実施の形態１に係る半導体装置の製造プロセスを説明するための図である。
【図５】本発明の実施の形態１に係る半導体装置の製造プロセスを説明するための図である。
【図６】本発明の実施の形態１に係る半導体装置の製造プロセスを説明するための図である。
【図７】本発明の実施の形態１に係る半導体装置の製造プロセスを説明するための図である。
【図８】本発明の実施の形態１に係る半導体装置の製造プロセスを説明するための図である。
【図９】本発明の実施の形態１に係る半導体装置の製造プロセスを説明するための図である。
【図１０】本発明の実施の形態１に係る半導体装置の製造プロセスを説明するための図である。
【図１１】本発明の実施の形態１に係る半導体装置の製造プロセスを説明するための図である。
【図１２】本発明の実施の形態１に係る半導体装置の製造プロセスを説明するための図である。
【図１３】本発明の実施の形態１に係る半導体装置の製造プロセスを説明するための図である。
【図１４】本発明の実施の形態１に係る半導体装置の製造プロセスを説明するための図である。
【図１５】本発明の実施の形態１に係る半導体装置の製造プロセスを説明するための図である。
【図１６】本発明の実施の形態１に係る半導体装置の製造プロセスを説明するための図である。
【図１７】本発明の実施の形態１に係る半導体装置のゲート電極を説明するための図である。
【図１８】本発明の実施の形態３に係る半導体装置のダミーパターンを説明するための図である。
【図１９】本発明の実施の形態３に係る半導体装置のダミーパターンを説明するための図である。
【図２０】本発明の実施の形態３に係る半導体装置のダミーパターンを説明するための図である。
【図２１】本発明の実施の形態４に係る半導体装置のＡｒイオン注入の条件を説明するための図である。
【図２２】本発明の実施の形態５に係る半導体装置の拡散層注入を説明するための図である。
【図２３】本発明の実施の形態５に係る半導体装置の拡散層注入を説明するための図である。
【図２４】本発明の実施の形態５に係る半導体装置の拡散層注入を説明するための図である。
【図２５】本発明の実施の形態５に係る半導体装置の拡散層注入を説明するための図である。
【符号の説明】
【００６１】
１  ＢＯＸ層、２  ＳＯＩ層、３  パッド酸化膜、４，１３  窒化膜、５，１１，１２  ポリシリコン、６  レジストマスク、７，１９  サイドウォール、８  ＢＡＲＣ膜、９，１６  レジスト、１０  ＦＩＮ状の半導体部、１４  Ｃ−ＨＭ層、１５  中間層、１７  ゲート電極、１８  酸化膜、２０  Ｎｉ膜、２１  層間酸化膜、２２  コンタクト、２３  Ｃｕ配線、２４  ＴｉＮ膜、３０  ＦＩＮダミーパターン、３１  ゲートダミーパターン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２４】
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【図２５】
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【図２２】
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【図２３】
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