(57)【特許請求の範囲】
【請求項１】
シリコンを含む基板と、
前記基板の上方に設けられる複数の配線と、
前記複数の配線の上に設けられ、前記配線の幅寸法よりも長い幅寸法を有し、シリコン窒化物を含む空隙制御部と、
を備え、
隣接する前記複数の配線同士の間には、空隙が設けられ、
前記空隙の頂部は、隣接する前記空隙制御部同士の間であって、前記配線の上面よりも上方、且つ、前記空隙制御部の下面位置と上面位置との間に設けられている半導体装置。
【請求項２】
前記空隙制御部の側面が前記空隙制御部の下面に対してなす角度は、８６°以下である請求項１記載の半導体装置。
【請求項３】
前記空隙制御部の厚み寸法は、５ｎｍ以上、５０ｎｍ以下である請求項１または２に記載の半導体装置。
【請求項４】
前記空隙制御部の幅寸法は、前記配線の幅寸法の１．０５倍以上である請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記空隙制御部は、エッチングレートの異なる複数の層を有する請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記複数の層は、隣接する層のエッチングレートが互いに異なる請求項５記載の半導体装置。
【請求項７】
前記基板と、前記配線と、の間に設けられるメモリセルをさらに備える請求項１〜６のいずれか１つに記載の半導体装置。
【請求項８】
前記配線は、ワード線である請求項７記載の半導体装置。
【請求項９】
前記空隙制御部と前記空隙との上に設けられた層間絶縁膜をさらに備え、
前記層間絶縁膜は、シリコン酸化物を含む請求項１〜８のいずれか１つに記載の半導体装置。
【請求項１０】
シリコンを含む基板の上方に複数の配線を形成する工程と、
前記複数の配線の上に、前記配線の幅寸法よりも長い幅寸法を有し、シリコン窒化物を含む空隙制御部を形成する工程と、
前記空隙制御部の上方を覆うように層間絶縁膜を形成する工程と、
を備え、
前記空隙制御部の上方を覆うように層間絶縁膜を形成する工程において、
隣接する前記複数の配線同士の間に空隙を形成し、
前記空隙の頂部を、隣接する前記空隙制御部同士の間であって、前記配線の上面よりも上方、且つ、前記空隙制御部の下面位置と上面位置との間に形成する半導体装置の製造方法。
【請求項１１】
エッチングレートの異なる複数の層を積層する工程をさらに備え、
前記複数の配線の上に、前記配線の幅寸法よりも長い幅寸法を有する空隙制御部を形成する工程において、
前記積層された複数の層から前記空隙制御部を形成する請求項１０記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
後述する実施形態は、概ね、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置においては、大容量化や低コスト化を図るために配線のピッチ寸法の微細化が進められている。この様な微細化が進むと隣接する配線同士の間においてリークが発生しやすくなる。  
そのため、隣接する配線同士の間に空隙（エアギャップ）を設け、隣接する配線同士の間におけるリークの抑制を図る技術が提案されている。  
しかしながら、隣接する配線同士の間に空隙を設けると、空隙の頂部近傍において応力集中が生じやすくなるので、機械的強度が低下するおそれがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２１７６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、隣接する配線同士の間におけるリーク、および機械的強度の低下を抑制することができる半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、シリコンを含む基板と、前記基板の上方に設けられる複数の配線と、前記複数の配線の上に設けられ、前記配線の幅寸法よりも長い幅寸法を有し、シリコン窒化物を含む空隙制御部と、を備えている。そして、隣接する前記複数の配線同士の間には、空隙が設けられ、前記空隙の頂部は、隣接する前記空隙制御部同士の間であって、前記配線の上面よりも上方、且つ、前記空隙制御部の下面位置と上面位置との間に設けられている。
【図面の簡単な説明】
【０００６】
【図１】（ａ）、（ｂ）は、第１の実施形態に係る半導体装置を例示するための模式図である。
【図２】（ａ）、（ｂ）は、他の実施形態に係る空隙制御部を例示するための模式断面図である。
【図３】（ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造方法を例示するための模式工程断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ、実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。  
また、半導体装置には、不揮発性半導体記憶装置などの半導体記憶装置や、マイクロプロセッサなどのロジック半導体装置などがあるが、ここでは一例として、半導体装置が不揮発性半導体記憶装置の一種であるフラッシュメモリである場合を例に挙げて説明する。
【０００８】
[第１の実施形態]  
図１は、第１の実施形態に係る半導体装置を例示するための模式図である。  
なお、図１（ａ）は半導体装置を例示するための模式断面図、図１（ｂ）は図１（ａ）におけるＡ部の模式拡大図である。  
フラッシュメモリである半導体装置１には、データを記憶するメモリセルが形成されたメモリ領域と、メモリ領域のメモリセルを駆動する周辺回路が形成された周辺回路領域とが設けられる。ここでは一例として、メモリ領域についての例示をする。
【０００９】
図１（ａ）に示すように、半導体装置１は、シリコンを含む基板１１と、基板１１の上に設けられた複数のメモリセルとを有している。  
メモリセルは、周囲が図示しない素子分離絶縁膜で囲まれたアクティブエリア（素子形成領域；活性領域）の上に設けられている。
【００１０】
基板１１の上には、トンネル絶縁膜２、浮遊ゲート３、ゲート間絶縁膜４、制御ゲート５、バリア膜６、配線７、空隙制御部８、絶縁膜９、層間絶縁膜１０が積層するようにして設けられている。  
本実施の形態においては、半導体装置１がフラッシュメモリであるため、トンネル絶縁膜２、浮遊ゲート３、ゲート間絶縁膜４、制御ゲート５がメモリセルを構成する。
【００１１】
トンネル絶縁膜２は、基板１１の上に設けられている。この場合、トンネル絶縁膜２は、アクティブエリアの上に設けられている。トンネル絶縁膜２は、例えば、厚み寸法が３ｎｍ〜１５ｎｍ程度のシリコン酸化膜やシリコン酸窒化膜などを用いたものとすることができる。  
浮遊ゲート３は、トンネル絶縁膜２の上に設けられている。浮遊ゲート３は、例えば、厚み寸法が１０ｎｍ〜５００ｎｍ程度のポリシリコン膜などを用いたものとすることができる。この場合、導電性を得るために、例えば、リンやヒ素などが、１０１８ａｔｏｍｓ／ｃｍ３〜１０２１ａｔｏｍｓ／ｃｍ３程度の濃度となるようにドープされたものとすることができる。
【００１２】
ゲート間絶縁膜４は、浮遊ゲート３の上に設けられている。ゲート間絶縁膜４は、例えば、厚み寸法が５ｎｍ〜３０ｎｍ程度の絶縁膜を用いたものとすることができる。この場合、ゲート間絶縁膜４は、例えば、シリコン酸化膜や、シリコン酸窒化膜などを用いたものとすることができる。また、ゲート間絶縁膜４は、例えば、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜（ＯＮＯ膜）などの積層膜を用いたものとすることもできる。
【００１３】
制御ゲート５は、ゲート間絶縁膜４の上に設けられている。制御ゲート５は、例えば、厚み寸法が１０ｎｍ〜５００ｎｍ程度のポリシリコン膜などを用いたものとすることができる。この場合、導電性を得るために、例えば、リン、ヒ素、ボロンなどが、１０１８ａｔｏｍｓ／ｃｍ３〜１０２１ａｔｏｍｓ／ｃｍ３程度の濃度となるようにドープされたものとすることができる。  
あるいは、形成されたポリシリコン膜の上にＷ、Ｎｉ、Ｍｏ、Ｔｉ、Ｃｏなどの金属膜を形成し、その後、熱処理を行いシリサイド膜とすることで、シリサイド膜とポリシリコン膜とが積層された積層構造を有する制御ゲート５とすることもできる。
【００１４】
バリア膜６は、制御ゲート５の上に設けられている。バリア膜６は、配線７を形成する材料が制御ゲート５中などに拡散することを防止するために設けられている。バリア膜６は、例えば、厚み寸法が５ｎｍ〜１５ｎｍ程度の金属膜や、金属窒化膜などを用いたものとすることができる。バリア膜６は、例えば、窒化タングステン膜を用いたものとすることができる。  
配線７は、複数のメモリセルの上方にそれぞれ設けられている。  
配線７は、例えば、ワード線とすることができる。配線７は、例えば、厚み寸法が１０ｎｍ〜５００ｎｍ程度のタングステン膜などを用いたものとすることができる。
【００１５】
空隙制御部８は、配線７の上に設けられている。空隙制御部８は、例えば、シリコン窒化膜を用いたものとすることができる。  
空隙制御部８は、隣接する配線７同士の間におけるリークを抑制するために設けられている。また、空隙制御部８は、空隙１２の頂部１２ａ近傍に発生する応力を緩和するために設けられている。また、空隙制御部８は、空隙１２の頂部１２ａの位置を制御するために設けられている。  
なお、空隙制御部８によるリークの抑制、空隙１２の頂部１２ａ近傍に発生する応力の緩和、空隙１２の頂部１２ａの位置の制御に関する詳細は後述する。
【００１６】
絶縁膜９は、トンネル絶縁膜２、浮遊ゲート３、ゲート間絶縁膜４、制御ゲート５、バリア膜６、配線７、空隙制御部８からなる積層体２０を覆うように設けられている。絶縁膜９は、例えば、厚み寸法が２ｎｍ〜２０ｎｍ程度のシリコン酸化膜などを用いたものとすることができる。
【００１７】
層間絶縁膜１０は、積層体２０の上方を覆うように設けられている。  
層間絶縁膜１０は、例えば、シリコン酸化膜や、シリコン窒化膜などを用いたものとすることができる。  
この場合、隣接するメモリセル同士の間、および、隣接する配線７同士の間には空隙１２が設けられている。  
また、空隙１２の頂部１２ａは、隣接する空隙制御部８同士の間であって、空隙制御部８の下面位置と上面位置との間に設けられている。  
なお、頂部１２ａの位置に関する詳細は後述する。
【００１８】
積層体２０の両側には、ｎ形拡散層を用いたソース・ドレイン領域１３が設けられている。ソース・ドレイン領域１３は、隣接する積層体２０により共有されている。また、積層体２０の下方であってソース・ドレイン領域１３同士の間がチャネル領域１４となる。
【００１９】
その他、メモリ領域には、図示しない保護膜やコンタクトなどの要素を設けることができるが、これらの要素には既知の技術を適用することができるので詳細な説明は省略する。
【００２０】
次に、空隙制御部８と空隙１２に関してさらに例示をする。  
配線７のピッチ寸法が短くなると、隣接する配線７同士の間においてリークが発生しやすくなる。そのため、隣接する配線７同士の間に空隙１２を設けることで、隣接する配線７同士の間におけるリークを抑制するようにしている。  
ところが、配線７のピッチ寸法がさらに短くなると、隣接する配線７同士の間におけるリークの抑制が不充分となる場合がある。
【００２１】
この場合、図１（ｂ）に示すように、リーク電流Ｌは、隣接する配線７同士の間に設けられた空隙１２と、層間絶縁膜１０との界面に沿って流れるものと考えられる。  
すなわち、リーク電流Ｌは、空隙１２の頂部１２ａの上方を回り込むようにして流れるものと考えられる。  
そのため、空隙１２の頂部１２ａの位置が配線７の上面より上方となるようにすれば、リーク電流Ｌが流れる距離が長くなり電気抵抗が増加することになるので、リーク電流Ｌを抑制することができる。
【００２２】
ここで、空隙１２の頂部１２ａは、尖った形状となる。そのため、空隙１２の頂部１２ａにおいて応力集中が生じやすくなり機械的強度が低下するおそれがある。  
例えば、半導体装置１の製造工程において、ＣＭＰ(Chemical Mechanical Polishing）法を用いた平坦化などを行うと頂部１２ａ近傍に応力が集中しやすくなる。また、各種の熱処理などを行うと頂部１２ａ近傍に熱応力が集中しやすくなる。  
そのため、半導体装置１においては、空隙制御部８を設けることで頂部１２ａ近傍に発生する応力を緩和するようにしている。
【００２３】
この場合、空隙１２の頂部１２ａが空隙制御部８の上面よりも上方に設けられていると、リーク電流Ｌの抑制をより効果的に行うことができる。  
しかしながら、空隙１２の頂部１２ａが空隙制御部８の上面よりも上方に設けられていると、頂部１２ａ近傍に発生する応力を緩和することが難しくなる。  
そのため、半導体装置１においては、空隙１２の頂部１２ａは、隣接する空隙制御部８同士の間であって、空隙制御部８の下面位置と上面位置との間に設けられている。
【００２４】
すなわち、空隙制御部８の下面位置（配線７の上面位置）よりも上方に空隙１２の頂部１２ａを設けることで、リーク電流Ｌを抑制するようにしている。  
また、空隙制御部８の上面位置よりも下方に空隙１２の頂部１２ａを設けることで、頂部１２ａ近傍に発生する応力を緩和するようにしている。
【００２５】
ここで、空隙１２は、層間絶縁膜１０を設ける際に隣接する積層体２０同士の間が埋め込まれないようにすることで形成することができる。  
例えば、成膜条件を調整することで、埋め込み性の悪い成膜を行い空隙１２を形成することができる。  
しかしながら、成膜条件を調整するだけで空隙１２を形成するようにすると、空隙１２の頂部１２ａの位置がばらつくことになる。
【００２６】
そのため、半導体装置１においては、空隙制御部８の幅寸法Ｗ１が配線７の幅寸法Ｗ２よりも長くなっている。  
このようにすれば、隣接する空隙制御部８同士の間における寸法Ｓ１が隣接する配線７同士の間の寸法Ｓ２よりも短くなる。  
そのため、層間絶縁膜１０を設ける際に隣接する積層体２０同士の間が埋め込まれにくくなるので、空隙１２の頂部１２ａの位置制御が容易となる。  
その結果、空隙１２の頂部１２ａの位置のばらつきを抑制することができるので、隣接する配線７同士の間におけるリーク、および機械的強度の低下を効果的に抑制することができる。
【００２７】
ここで、空隙制御部８の幅寸法Ｗ１と、配線７の幅寸法Ｗ２との差が小さすぎると空隙１２の頂部１２ａの位置制御が難しくなる。  
本発明者らの得た知見によれば、空隙制御部８の幅寸法Ｗ１は、配線７の幅寸法Ｗ２の１．０５倍以上とすることが好ましい。  
その様にすれば、空隙１２の頂部１２ａの位置制御が容易となる。
【００２８】
また、空隙制御部８の厚み寸法Ｈを短くしすぎると、空隙制御部８の下面位置と上面位置との間に空隙１２の頂部１２ａを設けることが難しくなる。  
空隙制御部８の厚み寸法Ｈを長くしすぎると、アスペクト比が大きくなるので積層体２０の加工が困難となるおそれがある。  
本発明者らの得た知見によれば、空隙制御部８の厚み寸法Ｈは、５ｎｍ以上、５０ｎｍ以下とすることが好ましい。  
その様にすれば、空隙１２の頂部１２ａの位置制御と、積層体２０の加工とを容易とすることができる。
【００２９】
空隙制御部８の断面形状は矩形であるがこれに限定されるわけではない。  
例えば、空隙制御部の断面形状は台形や六角形などの他の多角形とすることもできる。  図２は、他の実施形態に係る空隙制御部を例示するための模式断面図である。  
図２（ａ）は、空隙制御部１８の断面形状が等脚台形の場合である。  
この場合、空隙制御部１８の幅寸法Ｗ１１が配線７の幅寸法Ｗ２よりも長くなっている。  
そのため、隣接する空隙制御部１８同士の間における寸法Ｓ１が隣接する配線７同士の間の寸法Ｓ２よりも短くなる。
【００３０】
図２（ｂ）は、空隙制御部２８の断面形状が六角形の場合である。  
この場合、空隙制御部２８の幅寸法Ｗ１２が配線７の幅寸法Ｗ２よりも長くなっている。
そのため、隣接する空隙制御部２８同士の間における寸法Ｓ１が隣接する配線７同士の間の寸法Ｓ２よりも短くなる。
【００３１】
ここで、本発明者らの得た知見によれば、隣接する空隙制御部同士の間における寸法が最も短くなる位置の近傍に空隙１２の頂部１２ａが形成されやすくなる。  
例えば、図２（ａ）に例示をしたものの場合には、角部１８ａの位置の近傍に空隙１２の頂部１２ａが形成されやすくなる。  
図２（ｂ）に例示をしたものの場合には、角部２８ａの位置の近傍に空隙１２の頂部１２ａが形成されやすくなる。
【００３２】
この場合、空隙制御部２８の方が角部２８ａの位置が上方にあるので、空隙１２の頂部１２ａがより上方に形成されやすくなる。  
この場合、空隙１２の頂部１２ａをより上方に形成すれば、リーク電流Ｌをより抑制することができる。  
一方、空隙１２の頂部１２ａを空隙制御部の下面位置と上面位置との間に形成すれば、頂部１２ａ近傍に発生する応力を緩和できることに大きな違いはない。  
そのため、空隙制御部２８のように、下面位置と上面位置との間に角部を有するような断面形状とすることがより好ましい。
【００３３】
また、空隙制御部は、空隙制御部８、１８のように単一の層からなるものとすることもできるし、空隙制御部２８のように複数の層が積層されたものとすることもできる。  
また、複数の層が積層された空隙制御部とする場合には、空隙制御部の断面を所定の形状に加工する際の加工性を考慮することができる。  
例えば、空隙制御部は、エッチングレートの異なる複数の層を有するものとすることができる。ここで、「エッチングレート」が「異なる」とは、少なくとも特定のエッチングによるエッチング速度が異なることを意味する。したがって、例えば、あるエッチング方法あるいはエッチング条件によるエッチング速度が２層のあいだで同一であっても、他のエッチング方法あるいはエッチング条件によるエッチング速度が２層のあいだで異なる場合には、これら２層は、「エッチングレート」が「異なる」こととなる。  
この場合、複数の層は、隣接する層のエッチングレートが互いに異なるものとすることができる。
【００３４】
例えば、図２（ｂ）に例示をしたように、空隙制御部２８は層２８ｂ、層２８ｃ、層２８ｄが積層されたものとすることができる。  
そして、例えば、層２８ｂと層２８ｄとのエッチングレートが同等となるようにし、層２８ｃのエッチングレートが層２８ｂと層２８ｄとのエッチングレートよりも低くなるようにする。  
その様にすれば、層２８ｂと層２８ｄとがエッチングされやすくなるので、空隙制御部２８の断面を六角形に加工することが容易となる。
【００３５】
また、空隙制御部１８の場合も複数の層が積層された空隙制御部とするができる。  
この場合、下方の層になるほどエッチングレートが低くなるようにすれば、空隙制御部１８の断面を等脚台形に加工することが容易となる。  
なお、エッチングレートは、各層を成膜する際の材料を変えることなどにより変化させることができる。  
また、空隙制御部の断面形状を台形や六角形などの多角形とする場合には、空隙制御部の側面（隣接する空隙制御部に面する側の面）が空隙制御部の下面に対してなす角度が所定の範囲内となるようにすることが好ましい。  
なお、空隙制御部の側面に面が複数ある場合には、最も上方にある面が空隙制御部の下面に対してなす角度が所定の範囲内となるようにすることが好ましい。
【００３６】
例えば、図２（ａ）、（ｂ）に例示をする面１８ｂ、２８ｅが空隙制御部１８、２８の下面に対してなす角度θが８６°以下となるようにすることが好ましい。  
その様にすれば、角部１８ａ、２８ａの位置の近傍に空隙１２の頂部１２ａがより形成されやすくなる。
【００３７】
[第２の実施形態]  
次に、第２の実施形態に係る半導体装置の製造方法を例示する。  
図３は、第２の実施形態に係る半導体装置の製造方法を例示するための模式工程断面図である。  
なお、図３は、前述した半導体装置１を製造する場合である。  
また、半導体装置１の製造においては、ソース・ドレイン領域１３、保護膜、コンタクト、周辺回路なども形成されるが、これらの形成には既知の技術を適用することができる。
そのため、ここでは、これらの説明は省略するものとし、主にメモリセルの部分の形成について例示をする。
【００３８】
まず、シリコンを含み所望の不純物がドープされた基板１１の上にトンネル絶縁膜２となる膜を形成する。  
トンネル絶縁膜２となる膜の形成は、例えば、熱酸化法などを用いて行うことができる。
トンネル絶縁膜２となる膜は、例えば、厚み寸法が３ｎｍ〜１５ｎｍ程度のシリコン酸化膜やシリコン酸窒化膜などとすることができる。
【００３９】
次に、トンネル絶縁膜２となる膜の上に、浮遊ゲート３となる膜を形成する。  
浮遊ゲート３となる膜の形成は、例えば、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法などを用いて行うことができる。  
浮遊ゲート３となる膜は、例えば、厚み寸法が１０ｎｍ〜５００ｎｍ程度のポリシリコン膜などとすることができる。  
この場合、導電性を得るために、例えば、リンやヒ素などが、１０１８ａｔｏｍｓ／ｃｍ３〜１０２１ａｔｏｍｓ／ｃｍ３程度の濃度となるようにドープされたものとすることができる。  
また、浮遊ゲート３となる膜を形成した後に、所望のアニール処理を行うようにすることができる。
【００４０】
次に、浮遊ゲート３となる膜の上に、ゲート間絶縁膜４となる膜を形成する。  
ゲート間絶縁膜４となる膜の形成は、例えば、ＬＰＣＶＤ法などを用いて行うことができる。  
ゲート間絶縁膜４となる膜は、例えば、厚み寸法が５ｎｍ〜３０ｎｍ程度のシリコン酸化膜、シリコン酸窒化膜、ＯＮＯ膜などとすることができる。
【００４１】
次に、ゲート間絶縁膜４となる膜の上に、制御ゲート５となる膜を形成する。  
制御ゲート５となる膜の形成は、例えば、ＬＰＣＶＤ法などを用いて行うことができる。
制御ゲート５となる膜は、例えば、厚み寸法が１０ｎｍ〜５００ｎｍ程度のポリシリコン膜などとすることができる。  
この場合、導電性を得るために、例えば、リン、ヒ素、ボロンなどが、１０１８ａｔｏｍｓ／ｃｍ３〜１０２１ａｔｏｍｓ／ｃｍ３程度の濃度となるようにドープされたものとすることができる。
【００４２】
次に、制御ゲート５となる膜の上に、バリア膜６となる膜を形成する。  
バリア膜６となる膜の形成は、例えば、ＣＶＤ（Chemical Vapor Deposition）法などを用いて行うことができる。  
バリア膜６となる膜は、例えば、厚み寸法が５ｎｍ〜１５ｎｍ程度の窒化タングステン膜などとすることができる。
【００４３】
次に、バリア膜６となる膜の上に、配線７（例えば、ワード線）となる膜を形成する。  配線７となる膜の形成は、例えば、スパッタリング法などを用いて行うことができる。  配線７となる膜は、例えば、厚み寸法が１０ｎｍ〜５００ｎｍ程度のタングステン膜などとすることができる。
【００４４】
次に、配線７となる膜の上に、空隙制御部８となる膜を形成する。  
空隙制御部８となる膜の形成は、例えば、ＣＶＤ法などを用いて行うことができる。  
空隙制御部８となる膜は、例えば、厚み寸法が５ｎｍ以上、５０ｎｍ以下のシリコン窒化膜とすることができる。
【００４５】
次に、空隙制御部８となる膜をエッチング加工して、空隙制御部８となる膜の下方に設けられた各層の膜をエッチング加工する際に用いるマスク８ａを形成する。  
後述するように、マスク８ａは空隙制御部８となる。  
空隙制御部８となる膜のエッチング加工は、例えば、ＲＩＥ（Reactive Ion Etching）法を用いて行うことができる。  
空隙制御部８となる膜をエッチング加工する際には、空隙制御部８となる膜の上に設けられたレジストマスクをエッチングマスクとして空隙制御部８となる膜をエッチング加工してマスク８ａを形成する。
【００４６】
あるいは、空隙制御部８となる膜の上に設けられた膜をエッチング加工してマスクを形成し、このマスクを用いて、空隙制御部８となる膜をエッチング加工してもよい。空隙制御部８となる膜の上に設けられた膜をエッチング加工してマスクを形成するようにすれば、マスク８ａの寸法制御が容易となる。
【００４７】
次に、マスク８ａをエッチングマスクとし、ＲＩＥ法を用いてマスク８ａの下方に設けられた各層の膜を順次エッチング加工する。  
この様にして、図３（ａ）に示すような積層体２０ａを形成することができる。すなわち、トンネル絶縁膜２、浮遊ゲート３、ゲート間絶縁膜４、制御ゲート５、バリア膜６、配線７、マスク８ａからなる積層体２０ａを形成することができる。  
すなわち、本実施形態に係る半導体装置１の製造方法は、シリコンを含む基板１１の上方に複数の配線７を形成する工程を有する。
【００４８】
次に、図３（ｂ）に示すように、トンネル絶縁膜２、浮遊ゲート３、ゲート間絶縁膜４、制御ゲート５、バリア膜６、配線７からなる積層体の幅寸法を短くする。  
この際、マスク８ａが幅寸法Ｗ１を有する空隙制御部８となるように加工する。また、配線７が幅寸法Ｗ２を有するように加工する。  
この様な加工を行うことでトンネル絶縁膜２、浮遊ゲート３、ゲート間絶縁膜４、制御ゲート５、バリア膜６、配線７、空隙制御部８が積層された積層体２０が形成される。  
なお、幅寸法Ｗ１、Ｗ２については、前述したものと同様とすることができるので、これらの説明は省略する。  
この様な加工は、例えば、ウェットエッチング法などを用いて行うことができる。  
ウエットエッチング法としては、例えば、ウェットエッチャントとして過酸化水素水を用いるものを例示することができる。
【００４９】
なお、前述した空隙制御部１８の場合には、空隙制御部８をさらにエッチング加工するようにする。  
前述した空隙制御部２８の場合には、層２８ｃのエッチングレートが層２８ｂと層２８ｄとのエッチングレートよりも低くなっている。そのため、トンネル絶縁膜２、浮遊ゲート３、ゲート間絶縁膜４、制御ゲート５、バリア膜６、配線７をウェットエッチングする際に空隙制御部２８の断面が六角形となる。
【００５０】
すなわち、本実施形態に係る半導体装置１の製造方法は、複数の配線７の上に、配線７の幅寸法よりも長い幅寸法を有する空隙制御部を形成する工程を有する。  
この場合、本実施形態に係る半導体装置１の製造方法は、エッチングレートの異なる複数の層を積層する工程をさらに備え、前述した空隙制御部を形成する工程において、積層された複数の層から空隙制御部を形成することができる。
【００５１】
次に、図３（ｃ）に示すように、積層体２０を覆うようにして絶縁膜９を形成する。  
絶縁膜９の形成は、例えば、ＡＬＤ（Atomic Layer Deposition）法などを用いて行うことができる。  
絶縁膜９は、例えば、厚み寸法が２ｎｍ〜２０ｎｍ程度のシリコン酸化膜などを用いたものとすることができる。
【００５２】
次に、図３（ｄ）に示すように、積層体２０の上方を覆うようにして層間絶縁膜１０を形成する。  
層間絶縁膜１０は、例えば、シリコン酸化膜や、シリコン窒化膜などを用いたものとすることができる。  
層間絶縁膜１０の形成は、例えば、ＰＥＣＶＤ（Plasma-Enhanced Chemical Vapor Deposition）法を用いて行うことができる。  
この場合、空隙制御部８の幅寸法Ｗ１が配線７の幅寸法Ｗ２よりも長くなっているので、層間絶縁膜１０を形成する際に、隣接する積層体２０同士の間が埋め込まれにくくなる。そのため、積層体２０同士の間に空隙１２を形成することができる。
【００５３】
また、空隙１２の頂部１２ａの位置制御が容易となる。  
そのため、空隙制御部８の下面位置と上面位置との間に空隙１２の頂部１２ａを設けることが容易となる。  
また、空隙制御部の断面形状を台形や六角形などとすれば、角部の位置の近傍に空隙１２の頂部１２ａが形成されやすくなる。そのため、空隙１２の頂部１２ａの位置制御がさらに容易となる。  
なお、空隙１２の頂部１２ａの位置制御などに関する詳細は前述したものと同様のため詳細な説明は省略する。
【００５４】
すなわち、本実施形態に係る半導体装置１の製造方法は、空隙制御部８の上方を覆うように層間絶縁膜１０を形成する工程を有する。  
そして、空隙制御部８の上方を覆うように層間絶縁膜１０を形成する工程において、隣接する複数の配線７同士の間には空隙１２が形成され、空隙１２の頂部１２ａは、隣接する空隙制御部８同士の間であって、空隙制御部８の下面位置と上面位置との間に形成される。
【００５５】
ここで、層間絶縁膜１０を形成する際に、埋め込み性が悪くなる条件で成膜することもできる。埋め込み性の制御は、例えば、ＰＥＣＶＤ法におけるプロセス条件（例えば、ガスの成分比、温度など）を調整することで行うようにすることができる。  
層間絶縁膜１０を形成する際に埋め込み性が悪くなるようにすれば、積層体２０同士の間に空隙１２を形成することがさらに容易となる。
【００５６】
なお、マスク８ａを利用して空隙制御部８を形成する場合を例示したが、これに限定されるわけではない。例えば、マスク８ａを除去し、その後に空隙制御部８を形成するようにしてもよい。  
以上のようにして、半導体装置１を製造することができる。
【００５７】
以上においては、一例として、半導体装置が不揮発性半導体記憶装置の一種であるフラッシュメモリである場合を例示したがこれに限定されるわけではない。  
隣接する配線を有する半導体装置に広く適用することができる。
【００５８】
以上に例示をした実施形態によれば、隣接する配線同士の間におけるリーク、および機械的強度の低下を抑制することができる半導体装置及びその製造方法を実現することができる。  
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００５９】
１  半導体装置、２  トンネル絶縁膜、３  浮遊ゲート、４  ゲート間絶縁膜、５  制御ゲート、６  バリア膜、７  配線、８  空隙制御部、９  絶縁膜、１０  層間絶縁膜、１８  空隙制御部、１８ａ  角部、１８ｂ  面、２８  空隙制御部、２８ａ  角部、２８ｂ  層、２８ｃ  層、２８ｄ  層、２８ｅ  面
【図１】
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【図２】
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【図３】
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