(57)【特許請求の範囲】
【請求項１】
調歩同期シリアル通信を行うシリアルインタフェース回路と中央処理装置とを有する半導体装置であって、
前記シリアルインタフェース回路は、通信プロトコルで定義されたフレームのデータフィールドの前までの複数のフィールド構成の中から処理対象とすべきフィールド構成をプログラマブルに指定するための制御レジスタを書き換え可能に備え、前記制御レジスタの設定にしたがって、前記データフィールドの前まで解析することにより受信フレームの宛先が期待値に一致することを判別したとき前記データフィールドの情報を前記中央処理装置に処理させる要求を出力し、
前記半導体装置は、
前記制御レジスタとして、前記受信フレームのコントロールフィールドの情報との比較に用いられる情報が格納される第１レジスタと、
前記受信フレームのアドレスフィールドの情報との比較に用いられる情報が格納される第２レジスタと、
前記受信フレームの先頭フィールドの情報と前記第１レジスタの情報とを用いた比較が一致し且つ前記先頭フィールドに続く後続フィールドの情報と前記第２レジスタの情報とを用いた比較が一致することに応答して前記後続フィールドに続く前記データフィールドの情報を前記中央処理装置に処理させる要求を出力する第１動作、又は、前記先頭フィールドの情報と前記第２レジスタの情報とを用いた比較が一致することに応答して前記先頭フィールドに続く前記データフィールドの情報を前記中央処理装置に処理させる要求を出力する第２動作、を選択する第１情報が書き換え可能にセットされる設定領域と、を有する半導体装置。
【請求項２】
前記制御レジスタは、前記先頭フィールドの前に同期パターンが存在するか否かを指定する第２情報の設定領域を更に有し、
前記シリアルインタフェース回路は、前記同期パターンの存在が指示されているときは、前記同期パターンの終了を待って前記第１動作又は前記第２動作を行う、請求項１記載の半導体装置。
【請求項３】
前記シリアルインタフェース回路は、前記同期パターンの終了を検出するタイマを更に有する、請求項２記載の半導体装置。
【請求項４】
前記制御レジスタは、シリアル通信の送信側として動作するマスタモード又はシリアル通信の受信側として動作するスレーブモードを指定する通信モード情報の設定領域と、
前記マスタモードにおいて前記タイマを用いて前記同期パターンを生成して出力する同期パターン出力モード又は前記スレーブモードにおいて前記タイマを前記同期パターンの終了検出に利用する同期パターン判定モードを指定するタイマモード情報の設定領域と、を更に有する、請求項３記載の半導体装置。
【請求項５】
前記第１レジスタの情報を用いて比較されるべき前記先頭フィールドの情報を保持する第３レジスタと、前記第２レジスタの情報を用いて比較されるべき前記先頭フィールド又は前記後続フィールドの情報を保持する第４レジスタとを更に有し、
前記シリアルインタフェース回路は、前記第１情報が前記第１動作の選択を指示するときは前記第３レジスタの情報保持動作を行ってから前記第４レジスタの情報保持動作を行い、前記第１情報が前記第２動作の選択を指示するときは前記第３レジスタの情報保持動作を行わずに前記第４レジスタの情報保持動作を行う、請求項１乃至４の何れか１項記載の半導体装置。
【請求項６】
前記制御レジスタは、前記第１レジスタの情報を用いて比較する前記先頭フィールドのビット位置を指定するコンペアイネーブル情報の設定領域を更に有する、請求項１乃至５の何れか１項記載の半導体装置。
【請求項７】
前記制御レジスタは、前記第２レジスタの情報を用いて比較する前記後続フィールド又は前記先頭フィールドのビット位置を指定するコンペアイネーブル情報の設定領域を更に有する、請求項１乃至６の何れか１項記載の半導体装置。
【請求項８】
前記制御レジスタは前記第２レジスタ上のビットを指定する優先判定ビットセレクト情報と、当該セレクトビットのイネーブル情報の設定領域を更に有し、
前記シリアルインタフェース回路は、前記セレクトビットイネーブル情報によって優先判定ビットセレクト情報が有効にされているとき、前記第１動作における前記後続フィールド又は前記第２動作における前記先頭フィールドとの比較対象を、前記優先判定ビットセレクト情報で指定されている前記第２レジスタ上のビットに限定する、請求項１乃至７の何れか１項記載の半導体装置。
【請求項９】
前記第２レジスタはプライマリレジスタとセカンダリレジスタの２個のレジスタから構成され、
前記制御レジスタは前記第１動作における前記後続フィールド又は前記第２動作における前記先頭フィールドとの比較対象を、前記プライマリレジスタ若しくは前記セカンダリレジスタの何れか一方又は双方に指定するプライマリ・セカンダリ選択情報の設定領域を更に有する、請求項１乃至８の何れか１項記載の半導体装置。
【請求項１０】
前記第１レジスタ、第２レジスタ及び制御レジスタは前記中央処理装置によって書き換え可能にされる、請求項１乃至９の何れか１項記載の半導体装置。
【請求項１１】
調歩同期のシリアル通信プロトコルで定義されたフレームのデータフィールドの前までの複数のフィールド構成の中から処理対象とすべきフィールド構成をプログラマブルに指定するための制御レジスタを書き換え可能に備え、前記制御レジスタの設定にしたがって、前記データフィールドの前まで解析することにより受信フレームの宛先が期待値に一致することを判別したとき前記データフィールドの情報を処理させる要求を外部に出力する、シリアルインタフェース回路であって、
前記制御レジスタとして、前記受信フレームのコントロールフィールドの情報との比較に用いられる情報が格納される第１レジスタと、
前記受信フレームのアドレスフィールドの情報との比較に用いられる情報が格納される第２レジスタと、
前記受信フレームの先頭フィールドの情報と前記第1レジスタの情報とを用いた比較が一致し且つ前記先頭フィールドに続く後続フィールドの情報と前記第２レジスタの情報とを用いた比較が一致することに応答して前記後続フィールドに続く前記データフィールドの情報を処理させる要求を外部に出力する第１動作、又は、前記先頭フィールドの情報と前記第２レジスタの情報とを用いた比較が一致することに応答して前記先頭フィールドに続く前記データフィールドの情報を処理させる要求を外部に出力する第２動作、を選択する第１情報が書き換え可能にセットされる設定領域と、を有するシリアルインタフェース回路。
【請求項１２】
前記第１レジスタの情報を用いて比較されるべき前記先頭フィールドの情報を保持する第３レジスタと、前記第２レジスタの情報を用いて比較されるべき前記先頭フィールド又は前記後続フィールドの情報を保持する第４レジスタとを更に有し、
前記第１情報が前記第１動作の選択を指示するときは前記第３レジスタの情報保持動作を行ってから前記第４レジスタの情報保持動作を行い、
前記第１情報が前記第２動作の選択を指示するときは前記第３レジスタの情報保持動作を行わずに前記第４レジスタの情報保持動作を行う、請求項１１記載のシリアルインタフェース回路。
【請求項１３】
前記制御レジスタは、前記第１レジスタの情報を用いて比較する前記先頭フィールドのビット位置を指定するコンペアイネーブル情報の設定領域を更に有する、請求項１１又は１２記載のシリアルインタフェース回路。
【請求項１４】
前記制御レジスタは、前記第２レジスタの情報を用いて比較する前記後続フィールド又は前記先頭フィールドのビット位置を指定するコンペアイネーブル情報の設定領域を更に有する、請求項１１乃至１３の何れか１項記載のシリアルインタフェース回路。
【請求項１５】
前記制御レジスタは前記第２レジスタ上のビットを指定する優先判定ビットセレクト情報と、当該セレクトビットのイネーブル情報を更に有し、
前記セレクトビットイネーブル情報によって優先判定ビットセレクト情報が有効にされているとき、前記第１動作における前記後続フィールド又は前記第２動作における前記先頭フィールドとの比較対象を、前記優先判定ビットセレクト情報で指定されている前記第２レジスタ上のビットに限定する、請求項１１乃至１４の何れか１項記載のシリアルインタフェース回路。
【請求項１６】
前記第２レジスタはプライマリレジスタとセカンダリレジスタの２個のレジスタから構成され、
前記制御レジスタは前記第１動作における前記後続フィールド又は前記第２動作における前記先頭フィールドとの比較対象を、前記プライマリレジスタ若しくは前記セカンダリレジスタの何れか一方又は双方に指定するプライマリ・セカンダリ選択情報の設定領域を有する、請求項１１乃至１５の何れか１項記載のシリアルインタフェース回路。
【請求項１７】
前記制御レジスタは、前記先頭フィールドの前に同期パターンが存在するか否かを指定する第２情報の設定領域を更に有し、
前記同期パターンの存在が指示されているときは、前記同期パターンの終了を待って前記第１動作又は前記第２動作を行う、請求項１１乃至１６の何れか１項記載のシリアルインタフェース回路。
【請求項１８】
前記シリアルインタフェース回路は、前記同期パターンの終了を検出するタイマを更に有する、請求項１７記載のシリアルインタフェース回路。
【請求項１９】
前記制御レジスタは、シリアル通信の送信側として動作するマスタモード又はシリアル通信の受信側として動作するスレーブモードを指定する通信モード情報の設定領域と、
前記マスタモードにおいて前記タイマを用いて前記同期パターンを生成して出力する同期パターン出力モード又は前記スレーブモードにおいて前記タイマを前記同期パターンの終了検出に利用する同期パターン判定モードを指定するタイマモード情報の設定領域と、を更に有する、請求項１８記載のシリアルインタフェース回路。
【請求項２０】
前記第１レジスタ、第２レジスタ及び制御レジスタは外部から書き換え可能にされる、請求項１１乃至１９の何れか１項記載のシリアルインタフェース回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびシリアルインタフェース回路に関し、例えば調歩同期のシリアルインタフェース回路を備えたマイクロココンピュータに適用して有効な技術に関する。
【背景技術】
【０００２】
通信プロトコルで定義されたデータ伝送単位をフレームと称するが、フレームのデータフィールドの前までには種々のフィールド構成が存在する。例えば、フレームの先頭にブレークフィールドを備えるか否か、その次に通信プロトコルに応じた制御フィールドを備えるか否か、制御フィールドがある場合にはその定義の形式に複数種類あったり、同じくアドレスフィールドのアドレス定義の形式に複数種類あったりする。従来はそれらフィールド構成の相違する種々の通信プロトコルにソフトウェアで対応することが行われていた。例えば、特定のネットワークシステムに適用する場合には、そのネットワークプロトコルに従ってフレーム制御フィールドやアドレスフィールドを解析するためのプログラムをＣＰＵに実行させて対処する。したがって、シリアルインタフェース回路がフレームを受信すると、直ちにＣＰＵに割り込みを要求し、受信フレームの制御フィールドやアドレスフィールドをＣＰＵが解析し、自らに宛てられたフレームであればデータフィールドの処理を継続し、自らに宛てられていなければデータフィールドの処理を中止する。
【０００３】
特許文献１にはシリアルインタフェースにおけるプリアンブルやヘッダの判別に要するＣＰＵの負荷を軽減するために、送信されてくるデータを1ビットずつシフトレジスタに取り込み、また、送信されてくるデータに含まれることが予想されるプリアンブルやヘッダ等の既知のデータに対応する参照データをＦＩＦＯレジスタに格納し、ＦＩＦＯレジスタの値とシフトレジスタの値を比較し、一致したとき、シフトレジスタの送信データをデータレジスタに移すようにした、発明について記載がある。例えばＣＰＵによるデータ処理単位を８ビット（1バイト）とすると、シフトレジスタは、８バイトのような複数の処理単位分の段数を有し、ＦＩＦＯレジスタはシフトレジスタの受信動作に同期して８ビットの既知データを入力する8ビットのインプットレジスタと、インプットレジスタのデータを格納して順次コンパレータに出力する８ビットのアウトプットレジスタからなる。インプットレジスタに対する書き込みはＣＰＵが行っている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−７７１２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載の技術では、受信の度に、既知のデータを受信動作に同期してＦＩＦＯに書き込む動作を行うことが必要であり、その動作をＣＰＵが行うから、ＣＰＵの負荷の軽減にはならない。また、特許文献１に記載の技術は、ＣＰＵによってその都度ＦＩＦＯに書き込まれたプリアンブルやヘッダ等の既知のデータをビット単位で単に受信信号と比較を行って、受信データをデータレジスタに移すか否かを判別する技術を提供するものであり、通信プロトコルで定義されたフレームの種々のフォーマットに対応することについては特段考慮されていない。それに対応するは、受信動作に同期してＣＰＵがＦＩＦＯに書き込むデータの種類やタイミングを制御する処理に全て依存する結果となることが予想される。
【０００６】
本発明の目的は、通信プロトコルで定義された種々のフレームのフォーマットに容易に対応できると共に、シリアルインタフェースのためのＣＰＵの負担を軽減することができる半導体装置を提供することにある。
【０００７】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
すなわち、通信プロトコルで定義されたフレームのデータフィールドの前までの複数のフィールド構成の中から処理対象とすべきフィールド構成をプログラマブルに指定するためのレジスタを書き換え可能に備えたシリアルインタフェース回路を有し、このシリアルインタフェース回路が、前記レジスタの設定にしたがって前記データフィールドの前まで解析することにより、受信フレームの宛先が期待値に一致することを判別して始めて、前記データフィールドの情報を中央処理装置に処理させる要求を出力できるようにする。
【００１０】
これによれば、前記制御レジスタが一旦設定されれば、そこに保持された情報に従ってシリアルインタフェース回路は、通信プロトコルで定義された種々のフレームのフォーマットに容易に対応して、宛先の解析までを行うことができ、宛先に照らして無駄な処理をＣＰＵに負担させずに済ますことができる。
【発明の効果】
【００１１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１２】
すなわち、通信プロトコルで定義された種々のフレームのフォーマットに容易に対応できると共に、シリアルインタフェースのためのＣＰＵの負担を軽減することができる。
【図面の簡単な説明】
【００１３】
【図１】図１は本発明に係る半導体装置の一実施の形態であるマイクロコンピュータのブロック図である。
【図２】図２はシリアルインタフェース回路が選択的に対応することができるフレームの基本的な形態を例示する説明である。
【図３】図３はシリアルインタフェース回路の概略的な構成を例示するブロック図である。
【図４】図４はシリアル拡張ブロックにおける拡張制御部の詳細を例示するブロック図である。
【図５】図５はシリアル拡張ブロックにおけるタイマ部の詳細を例示するブロック図である。
【図６】図６はコントロールレジスタＳＸＣＲ０における記憶情報の説明図である。
【図７】図７はコントロールレジスタＳＸＣＲ１における記憶情報の説明図である。
【図８】図８はコントロールレジスタＳＸＣＲ２における記憶情報の説明図である。
【図９】図９はコンペアイネーブルレジスタＳＸＣＦ０ＣＲの記憶情報の説明図である。
【図１０】図１０はコンペアイネーブルレジスタＳＸＣＦ１ＣＲの記憶情報の説明図である。
【図１１】図１１は割り込み要求の説明図である。
【図１２】図１２は割り込みコントロールレジスタＳＸＩＣＲの記憶情報の説明図である。
【図１３】図１３はステータスレジスタＳＸＳＴＲの記憶情報の説明図である。
【図１４】図１４はステータスクリアレジスタＳＸＳＴＣＲの記憶情報の説明図である。
【図１５】図１５はタイマモードレジスタＳＸＴＭＲの記憶情報の説明図である。
【図１６】図１６はタイマコントロールレジスタＳＸＴＣＲの記憶情報の説明図である。
【図１７】図１７はブレークフィールドＢＦＬＤ（Break Field）、コントロールフィールドＣＦＬＤ(Control Field 0)及びアドレスフィールドＡＦＬＤ(Control Field 1)から成る第１形態のスタートフレームＳＦＲＭを持つ受信データを処理する場合の動作を示すフローチャートである。
【図１８】図１８はブレークフィールドＢＦＬＤ（Break Field）がなく、コントロールフィールドＣＦＬＤ(Control Field 0)及びアドレスフィールドＡＦＬＤ(Control Field 1)から成る第２形態のスタートフレームＳＦＲＭを持つ受信データを処理する場合の動作を示すフローチャートである。
【図１９】図１９はコントロールフィールドＣＦＬＤ(Control Field 0)がなく、ブレークフィールドＢＦＬＤ（Break Field）及びアドレスフィールドＡＦＬＤ(Control Field 1)から成る第３形態のスタートフレームＳＦＲＭを持つ受信データを処理する場合の動作を示すフローチャートである。
【図２０】図２０はブレークフィールドＢＦＬＤ（Break Field）及びコントロールフィールドＣＦＬＤ(Control Field 0)がなくアドレスフィールドＡＦＬＤ(Control Field 1)だけから成る第４形態のスタートフレームＳＦＲＭを持つ受信データを処理する場合の動作を示すフローチャートである。
【図２１】図２１はアドレスフィールドＡＦＬＤの情報を期待情報と全部比較して宛先を判別する一対一対応の通信を行うネットワーク接続を例示する説明図である。
【図２２】図２２はコントロールレジスタＳＸＣＲ１のＰＩＢＳでプライオリティインタラプトビットを指定し、指定されたプライオリティインタラプトビットが期待値と一致した場合に、スレーブモードのマイクロコンピュータのアドレスがアドレスフィールドの宛先と完全一致でなくても、データ受信を行うようにしたネットワーク接続を例示する説明図である。
【図２３】図２３はシリアル基本ブロック（ＳＣＩＢ）の構成を例示するブロック図である。
【図２４】図２４はシリアルコントロールレジスタＳＣＲの記憶情報の説明図である。
【図２５】図２５はシリアルステータスレジスタＳＳＲの記憶情報の説明図である。
【図２６】図２６はブレークフィールドＢＦＬＤ（Break Field）、コントロールフィールドＣＦＬＤ(Control Field 0)及びアドレスフィールドＡＦＬＤ(Control Field 1)から成る第１形態のスタートフレームＳＦＲＭを持つ送信データを処理する場合の動作を示すフローチャートである。
【図２７】図２７はブレークフィールドＢＦＬＤ（Break Field）がなく、コントロールフィールドＣＦＬＤ(Control Field 0)及びアドレスフィールドＡＦＬＤ(Control Field 1)から成る第２形態のスタートフレームＳＦＲＭを持つ送信データを処理する場合の動作を示すフローチャートである。
【図２８】図２８はコントロールフィールドＣＦＬＤ(Control Field 0)がなく、ブレークフィールドＢＦＬＤ（Break Field）及びアドレスフィールドＡＦＬＤ(Control Field 1)から成る第３形態のスタートフレームＳＦＲＭを持つ送信データを処理する場合の動作を示すフローチャートである。
【図２９】図２９はブレークフィールドＢＦＬＤ（Break Field）及びコントロールフィールドＣＦＬＤ(Control Field 0)がなくアドレスフィールドＡＦＬＤ(Control Field 1)だけから成る第４形態のスタートフレームＳＦＲＭを持つ送信データを処理する場合の動作を示すフローチャートである。
【発明を実施するための形態】
【００１４】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１５】
〔１〕本発明の代表的な実施の形態に係る半導体装置（１）は、シリアル通信を行うシリアルインタフェース回路（９）と中央処理装置（２）とを有する。前記シリアルインタフェース回路は、通信プロトコルで定義されたフレームのデータフィールド（ＤＦＬＤ）の前までの複数のフィールド構成の中から処理対象とすべきフィールド構成をプログラマブルに指定するための制御レジスタ（２２）を書き換え可能に備え、前記制御レジスタの設定にしたがって、前記データフィールドの前まで解析することにより受信フレームの宛先が期待値に一致することを判別したとき前記データフィールドの情報を前記中央処理装置に処理させる要求を出力する。
【００１６】
これによれば、前記制御レジスタが一旦設定されれば、そこに保持された情報に従ってシリアルインタフェース回路は、通信プロトコルで定義された種々のフレームのフォーマットに容易に対応して、宛先の解析までを行うことができ、宛先に照らして無駄な処理をＣＰＵに負担させずに済ますことができる。
【００１７】
〔２〕《フィールド数への対応》項１の半導体装置は前記制御レジスタとして、シリアルインタフェース回路は受信フレームのコントロールフィールドの情報との比較に用いられる情報が格納される第１レジスタ（ＳＸＣＦ０ＤＲ）と、前記受信フレームのアドレスフィールドの情報との比較に用いられる情報が格納される第２レジスタ（ＳＸＰＣＦ１ＤＲ，ＳＸＳＣＦ１ＤＲ）と、受信フレームの先頭フィールドの情報と前記第1レジスタの情報とを用いた比較が一致し且つ前記先頭フィールドに続く後続フィールドの情報と前記第２レジスタの情報とを用いた比較が一致することに応答して前記後続フィールドに続くデータフィールドの情報を前記中央処理装置に処理させる要求を出力する第１動作、又は、前記先頭フィールドの情報と前記第２レジスタの情報とを用いた比較が一致することに応答して前記先頭フィールドに続くデータフィールドの情報を前記中央処理装置に処理させる要求を出力する第２動作、を選択する第１情報（ＣＦ０ＲＥ）が書き換え可能にセットされる設定領域（ＳＸＣＲ１）と、を有する。
【００１８】
これにより、セットされた第１情報に従ってデータフィールドの前が２フィールドの場合又は１フィールドの場合に対処することができる。
【００１９】
〔３〕《同期フィールドの有無への対応》項1又は２の半導体装置において、前記制御レジスタは、前記先頭フィールドの前に同期パターンが存在するか否かを指定する第２情報（ＢＦＥ）の設定領域（ＳＸＣＲ０）を更に有する。前記シリアルインタフェース回路は、前記同期パターンの存在が指示されているときは、同期パターンの終了を待って前記第１動作又は第２動作を行う。
【００２０】
これにより、セットされた第２情報に従って、同期フィールドの有無に対処することができる。
【００２１】
〔４〕《タイマ内蔵》項３の半導体装置において、前記シリアルインタフェース回路は、前記同期パターンの終了を検出するタイマ(２５)を更に有する。
【００２２】
これにより、同期パターンの終了検知のための汎用のタイマを用いることを要さず、汎用のタイマを用いる場合に必要なＣＰＵへの負担もない。
【００２３】
〔５〕《スレーブモードとマスタモード》項４の半導体装置において、前記制御レジスタは、シリアル通信の送信側として動作するマスタモード又はシリアル通信の受信側として動作するスレーブモードを指定する通信モード情報（ＯＭＳ）の設定領域（ＳＸＣＲ０）と、前記マスタモードにおいて前記タイマを用いて前記同期パターンを生成して出力する同期パターン出力モード又は前記スレーブモードにおいて前記タイマを前記同期パターンの終了検出に利用する同期パターン判定モードを指定するタイマモード情報（ＴＯＭＳ）の設定領域（ＳＸＴＭＲ）と、を更に有する。
【００２４】
同期フィールドの有無に応じて送信フレームを構成することも可能になる。
【００２５】
〔６〕《データレジスタ》項１乃至５の何れかの半導体装置において、前記第１レジスタの情報を用いて比較されるべき前記先頭フィールドの情報を保持する第３レジスタ（ＳＸＣＦ０ＲＲ）と、前記第２レジスタの情報を用いて比較されるべき前記先頭フィールド又は後続フィールドの情報を保持する第４レジスタ（ＳＸＣＦ１ＲＲ）とを更に有する。前記シリアルインタフェース回路は、前記第１情報が前記第１動作の選択を指示するときは前記第３レジスタの情報保持動作を行ってから前記第４レジスタの情報保持動作を行い、前記第１情報が前記第２動作の選択を指示するときは前記第３レジスタの情報保持動作を行わずに前記第４レジスタの情報保持動作を行う。
【００２６】
これにより、セットされた第１情報に従ってデータフィールドの前が２フィールドの場合又は１フィールドの場合に対処するための制御を第３および第４レジスタにおける情報保持動作の選択という容易な制御によって実現することができる。
【００２７】
〔７〕《マスクレジスタ》項１乃至６の何れかの半導体装置において、前記制御レジスタは、前記第１レジスタの情報を用いて比較する前記先頭フィールドのビット位置を指定するコンペアイネーブル情報の設定領域（ＳＸＣＦ０ＣＲ）を更に有する。これにより、前記第１レジスタの情報を用いて比較する先頭フィールドに対してビット単位で比較対象を決定することができる。
【００２８】
〔８〕《マスクレジスタ》項１乃至７の何れかの半導体装置において、前記制御レジスタは、前記第２レジスタの情報を用いて比較する前記後続フィールド又は先頭フィールドのビット位置を指定するコンペアイネーブル情報の設定領域（ＳＸＣＦ１ＣＲ）を更に有する。これにより、前記第２レジスタの情報を用いて比較する前記後続フィールド又は先頭フィールドに対してビット単位で比較対象を決定することができる。
【００２９】
〔９〕《優先判定ビット》項１乃至８の何れかの半導体装置において、前記制御レジスタは前記第２レジスタ上のビットを指定する優先判定ビットセレクト情報（ＰＩＢＳ）と、当該セレクトビットのイネーブル情報（ＰＩＢＥ）の設定領域（ＳＸＣＲ１）を更に有する。前記シリアルインタフェース回路は、前記セレクトビットイネーブル情報によって優先判定ビットセレクト情報が有効にされているとき、前記第１動作における後続フィールド又は前記第２動作における先頭フィールドとの比較対象を、前記優先判定ビットセレクト情報で指定されている前記第２レジスタ上のビットに限定する。これにより、アドレスフィールドに対して全部一致だけでなく一部の一致で自らが指定されたと判別する動作が可能になる。例えば上記半導体装置がシリアル通信線に複数個接続されたネットワークにおいて一つの送信元から複数の半導体装置に並列的に送信を行う動作を容易に実現することができる。
【００３０】
〔１０〕《第２レジスタのプライマリ／セカンダリ構成》項１乃至９の何れかの半導体装置において、前記第２レジスタはプライマリレジスタとセカンダリレジスタの２個のレジスタから構成される。前記制御レジスタは前記第１動作における後続フィールド又は前記第２動作における先頭フィールドとの比較対象を、前記プライマリレジスタ若しくは前記セカンダリレジスタの何れか一方又は双方に指定するプライマリ・セカンダリ選択情報（ＣＦ１ＤＳ）の設定領域（ＳＸＣＲ１）を更に有する。アドレスフィールドに対する判定形態に柔軟性を得ることができる。
【００３１】
〔１１〕項１乃至１０の何れかの半導体装置において、前記第１レジスタ、第２レジスタ及び制御レジスタは前記中央処理装置によって書き換え可能にされる。例えば、パワーオンリセット若しくはシステムリセットの指示に応答してそれらレジスタに対する初期設定が中央処理装置を介して容易に実現可能になる。
【００３２】
〔１２〕項１乃至１１の何れかの半導体装置において、前記シリアル通信は調歩同期シリアル通信である。
【００３３】
〔１３〕本発明の代表的な別の実施の形態に係るシリアルインタフェース回路は、シリアル通信プロトコルで定義されたフレームのデータフィールドの前までの複数のフィールド構成の中から処理対象とすべきフィールド構成をプログラマブルに指定するための制御レジスタを書き換え可能に備え、前記制御レジスタの設定にしたがって、前記データフィールドの前まで解析することにより受信フレームの宛先が期待値に一致することを判別したとき前記データフィールドの情報を処理させる要求を外部に出力する。
【００３４】
〔１４〕項１３のシリアルインタフェース回路は前記制御レジスタとして、受信フレームのコントロールフィールドの情報との比較に用いられる情報が格納される第１レジスタ（ＳＸＣＦ０ＤＲ）と、前記受信フレームのアドレスフィールドの情報との比較に用いられる情報が格納される第２レジスタ（ＳＸＰＣＦ１ＤＲ，ＳＸＳＣＦ１ＤＲ）と、受信フレームの先頭フィールドの情報と前記第1レジスタの情報とを用いた比較が一致し且つ前記先頭フィールドに続く後続フィールドの情報と前記第２レジスタの情報とを用いた比較が一致することに応答して前記後続フィールドに続くデータフィールドの情報を処理させる要求を外部に出力する第１動作、又は、前記先頭フィールドの情報と前記第２レジスタの情報とを用いた比較が一致することに応答して前記先頭フィールドに続くデータフィールドの情報を処理させる要求を外部に出力する第２動作、を選択する第１情報（ＣＦ０ＲＥ）が書き換え可能にセットされる設定領域（ＳＸＣＲ１）と、を有する。
【００３５】
〔１５〕項１３又は１４のシリアルインタフェース回路において、前記第１レジスタの情報を用いて比較されるべき前記先頭フィールドの情報を保持する第３レジスタ（ＣＸＣＦ０ＲＲ）と、前記第２レジスタの情報を用いて比較されるべき前記先頭フィールド又は後続フィールドの情報を保持する第４レジスタ（ＳＸＣＦ１ＲＲ）とを更に有する。前記第１情報が前記第１動作の選択を指示するときは前記第３レジスタの情報保持動作を行ってから前記第４レジスタの情報保持動作が行われる。前記第１情報が前記第２動作の選択を指示するときは前記第３レジスタの情報保持動作を行わずに前記第４レジスタの情報保持動作が行われる。
【００３６】
〔１６〕項１３乃至１５の何れかのシリアルインタフェース回路において、前記制御レジスタは、前記第１レジスタの情報を用いて比較する前記先頭フィールドのビット位置を指定するコンペアイネーブル情報の設定領域（ＳＸＣＦ０ＣＲ）を更に有する。
【００３７】
〔１７〕項１３乃至１６の何れかのシリアルインタフェース回路において、前記制御レジスタは、前記第２レジスタの情報を用いて比較する前記後続フィールド又は先頭フィールドのビット位置を指定するコンペアイネーブル情報の設定領域（ＳＸＣＦ１ＣＲ）を更に有する。
【００３８】
〔１８〕項１３乃至１７の何れかのシリアルインタフェース回路において、前記制御レジスタは前記第２レジスタ上のビットを指定する優先判定ビットセレクト情報（ＰＩＢＳ）と、当該セレクトビットのイネーブル情報（ＰＩＢＥ）を更に有する。前記セレクトビットイネーブル情報によって優先判定ビットセレクト情報が有効にされているとき、前記第１動作における後続フィールド又は前記第２動作における先頭フィールドとの比較対象は、前記優先判定ビットセレクト情報で指定されている前記第２レジスタ上のビットに限定される。
【００３９】
〔１９〕項１３乃至１８の何れかのシリアルインタフェース回路において、前記第２レジスタはプライマリレジスタとセカンダリレジスタの２個のレジスタから構成される。前記制御レジスタは前記第１動作における後続フィールド又は前記第２動作における先頭フィールドとの比較対象を、前記プライマリレジスタ若しくは前記セカンダリレジスタの何れか一方又は双方に指定するプライマリ・セカンダリ選択情報（ＣＦ１ＤＳ）の設定領域を有する。
【００４０】
〔２０〕項１３乃至１９の何れかのシリアルインタフェース回路において、前記制御レジスタは、前記先頭フィールドの前に同期パターンが存在するか否かを指定する第２情報（ＢＦＥ）の設定領域を更に有する。前記同期パターンの存在が指示されているときは、同期パターンの終了を待って前記第１動作又は第２動作が行われる。
【００４１】
〔２１〕項２０のシリアルインタフェース回路において、前記シリアルインタフェース回路は、前記同期パターンの終了を検出するタイマを更に有する。
【００４２】
〔２２〕項２１のシリアルインタフェース回路において、前記制御レジスタは、シリアル通信の送信側として動作するマスタモード又はシリアル通信の受信側として動作するスレーブモードを指定する通信モード情報(ＯＭＳ)の設定領域と、前記マスタモードにおいて前記タイマを用いて前記同期パターンを生成して出力する同期パターン出力モード又は前記スレーブモードにおいて前記タイマを前記同期パターンの終了検出に利用する同期パターン判定モードを指定するタイマモード情報(ＴＯＭＳ)の設定領域と、を更に有する。
【００４３】
〔２３〕項１３乃至２２の何れかのシリアルインタフェース回路において、前記第１レジスタ、第２レジスタ及び制御レジスタは外部から書き換え可能にされる。
【００４４】
〔２４〕項１３乃至２３の何れかのシリアルインタフェース回路において、前記シリアル通信は調歩同期シリアル通信である。
【００４５】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００４６】
《マイクロコンピュータ》
図１には本発明に係る半導体装置の一実施の形態としてマイクロコンピュータが例示される。同図に示されるマイクロコンピュータ（ＭＣＵ）１は、特に制限されないが、公知の相補型ＭＯＳ集積回路製造技術などによって単結晶シリコンのような１個の半導体基板に形成される。
【００４７】
マイクロコンピュータ1は、順次命令をフェッチして実行する中央処理装置（ＣＰＵ）２、ＣＰＵ２が実行する命令に行って記述されたプログラムやデータを保有する不揮発性メモリ（ＲＯＭ）３、ＣＰＵ２のワーク領域やデータの一次記憶領域などに利用される揮発性メモリ（ＲＡＭ）４、及びＣＰＵ２の初期設定に従ってデータ転送を制御するデータ・トランスファ・コントローラ（ＤＴＣ）５等を備え、それらが接続された内部アドレスバスＩＡＤＲ及び内部データＩＤＡＴがバスコントローラ（ＢＣＯＮＴ）６を介して周辺アドレスバスＰＡＤＲ及び周辺データバスＰＤＡＴにインタフェースされる。周辺アドレスバスＰＡＤＲ及び周辺データバスＰＤＡＴには、周辺回路として入出力ポート（ＰＲＴ）７、割り込みコントローラ（ＩＮＴＣ）８及びシリアルインタフェース回路９等が接続される。割り込みコントローラ８はシリアルインタフェース回路９に代表される周辺回路などから出力される割り込み要求信号ＩＲＱ_Ｂ,ＩＲＱ_Ｘを受け、割り込み要求に対する割り込み優先制御や割り込みマスク制御などを行って、割り込み信号ＩＮＴをＣＰＵ２に与える制御を行う。ＣＰＵ２は割り込み信号が与えられると、途中の命令実行を完了し、必要な退避処理を行なって、その割り込みの要因に応ずる割り込み処理の実行に遷移する。
【００４８】
シリアルインタフェース回路９は、特に制限されないが、調歩同期によるシリアルインタフェースのための送受信動作の基本動作を行うシリアル基本ブロック（ＳＣＩＢ）２０と、フレーム構成の相違する通信プロトコルに対処するためのシリアル拡張ブロック（ＳＣＩＸ）２１によって構成される。シリアル基本ブロック２０とシリアル拡張ブロック２１は異なる回路ブロックとして峻別できることは必須ではく、それらの機能が渾然一体であってよいことは言うまでもない。シリアルインタフェースに割当てられるポート７は端子Ｐ１から受信信号ＲＸＤＸを受信し、端子Ｐ２に送信信号ＴＸＤＸを出力する。受信信号ＲＸＤＸはシリアル拡張ブロック２１に入力され、シリアル拡張ブロック２１は、一旦、受信信号ＲＸＤＸを受信信号ＲＸＤとしてシリアル基本ブロック２０に供給する。シリアル基本ブロック２０は、受信データのスタートフレームに含まれるアドレスフィールドＡＦＬＤのデータなどをシリアル拡張ブロック２１に帰還させ、インフォメーションフレームのデータフィールドＤＦＬＤのデータをデータレジスタ（ＲＤＲ）に蓄積する。シリアル拡張ブロック２１はＣＰＵ２によって予め初期設定された制御レジスタ（ＣＮＴＲＥＧ）２２の設定に従って、帰還されたアドレスフィールドＡＦＬＤのデータ等に対する解析を行って、そのアドレスフィールドＡＦＬＤのデータで指定された宛先が制御レジスタ２２への設定期待値に一致するとき、データフィールドのデータをＣＰＵ２に処理させる割り込み要求ＩＲＱ＿Ｘを割り込みコントローラ８に出力する。ＣＰＵ２はこれに応答してシリアル基本ブロック２０のデータレジスタ（ＲＤＲ）に保持されているインフォメーションフレームのデータを処理する。送信動作においてシリアル基本ブロック２０は送信信号ＴＸＤをシリアル拡張ブロック２１に与え、シリアル拡張ブロック２１は制御レジスタ２２で指定されたフォーマットで送信信号ＴＸＤＸをポート７に与える。以下、シリアルインタフェース回路９についてその詳細を説明する。
【００４９】
《調歩同期のフレーム構成》
図２にはシリアルインタフェース回路９が選択的に対応することができるフレームの基本的な形態が例示される。フレームはスタートフレームＳＦＲＭとインフォメーションフレームＩＦＲＭからなり、インフォメーションフレームＩＦＲＭは複数のデータフィールドＤＦＬＤ(Data Fieldとも記す)から構成される。スタートフレームＳＦＲＭの構成は、ブレークフィールドＢＦＬＤ（Break Field）、コントロールフィールドＣＦＬＤ(Control Field 0とも記す)及びアドレスフィールドＡＦＬＤ(Control Field 1とも記す)から成る第１形態、コントロールフィールドＣＦＬＤ及びアドレスフィールドＡＦＬＤから成る第２形態、ブレークフィールドＢＦＬＤ及びアドレスフィールドＡＦＬＤから成る第３形態、そしてアドレスフィールドＡＦＬＤから成る第４形態に大別される。ここでは通信プロトコルとして調歩同期を一例とし、データフィールドＤＦＬＤ、コントロールフィールドＣＦＬＤ及びアドレスフィールドＡＦＬＤの夫々は、例えば８ビットの情報にローレベルのスタートビットとハイレベルのエンドビットが付加されたビット構成を備える。ブレークフィールドＢＦＬＤは所定のローレベル期間を有する。シリアルインタフェース回路９が上記４形態の内のどのフレーム構成に対応するかは、例えばパワーオンリセット又はシステムリセットにＣＰＵ２が制御レジスタ２２に対する初期設定する内容によって決まる。アドレスフィールドＡＦＬＤは宛先等を示す情報であれる。コントロールフィールドＣＦＬＤは通信プロトコルを示すための情報、例えば、プロトコルの種類、通信状態の確認するためなどの情報である。
【００５０】
《シリアル拡張ブロック》
図３にはシリアルインタフェース回路９の概略的な構成が示される。シリアル拡張ブロック２１は拡張制御部２４とタイマ部２５を有する。ここでは図示を省略するが前記制御レジスタ２２は拡張制御部２４とタイマ部２５に分散されている。拡張制御部２４は制御レジスタの設定にしたがって受信信号ＲＸＤＸに対するスタートフレームの判別などを行う。その詳細は図４に基づいて後述する。ＣＬＫ＿ＳＣＩは調歩同期のシリアル通信のための同期クロック信号としてのシリアル基本クロック信号である。制御データＲＴＳは、データフィールドＤＦＬＤ、コントロールフィールドＣＦＬＤ及びアドレスフィールドＡＦＬＤの夫々を判別するためのサンプリングタイミングを規定するＲＸＤＸ受信サンプリングタイミング選択データであり、制御レジスタＳＸＣＲ２（図８参照）の設定値にしたがって生成される。制御データＲＴＳは、００によりサンプリングタイミングをシリアル基本クロック信号ＣＬＫ＿ＳＣＩの８クロック目の立ち上がり、０１によりサンプリングタイミングをシリアル基本クロック信号ＣＬＫ＿ＳＣＩの１０クロック目の立ち上がり、１０によりサンプリングタイミングをシリアル基本クロック信号ＣＬＫ＿ＳＣＩの１２クロック目の立ち上がり、１１によりサンプリングタイミングをシリアル基本クロック信号ＣＬＫ＿ＳＣＩの１４クロック目の立ち上がり、として規定する。図２の説明に従えば、ＲＴＳ＝０１に設定される。図３においてＤＡＴは、シリアル拡張ブロック２１からシリアルブ基本ブロック２０に渡された受信データＲＸＤのうち、シリアル拡張ブロック２１に返されるアドレスフィールドＡＦＬＤ等のスタートフレームＳＦＲＭのデータを意味する。
【００５１】
タイマ部２５は制御レジスタの設定にしたがってブレークフィールドのローレベル期間の判別や生成のためのタイマ動作を行う。信号ＢＦＬＷ＿Ｉは前記ブレークフィールドのローレベルへの変化をタイマ部２５に通知する信号である。タイマ部２５においてブレークフィールドのローレベル期間の判別動作が指示されているとき信号ＢＦＬＷ＿Ｉの立下り変化に応答してタイマ部２５はタイマ動作開始し、制御レジスタの設定で決まる計数動作の完了に応答してアンダーフロー信号ＵＮＤＲＦＬＷを活性化する。信号ＢＦＬＷ＿Ｏは送信動作に際して前記ブレークフィールドのローレベル期間を生成するための信号である。タイマ部２５の詳細は図５に基づいて後述する。
【００５２】
《拡張制御部》
図４にはシリアル拡張ブロック２１の拡張制御部２４の詳細が例示される。シリアル拡張ブロック２１はコントロールレジスタＳＸＣＲ０（図６参照）のＳＣＩＸイネーブルビットＳＣＩＸＥの論理値1によって動作可能にされ、同じくコントロールレジスタＳＸＣＲ０の動作モード設定ビットＯＭＳの論理値０によってシリアル通信の受信側として動作するスレーブモードが設定され、動作モード設定ビットＯＭＳの論理値１によってシリアル通信の送信側として動作するマスタモードが設定される。
【００５３】
受信信号ＲＸＤＸの経路にはオアゲート３５と入力制御回路３４が配置され、それらは、受信信号ＲＸＤＸに付加されているブレークフィールドＢＦＬＤの入力を禁止するために配置される。ＢＦＬＷ＿Ｉは受信信号ＲＸＤＸに付加されているブレークフィールドＢＦＬＤの入力を検出するためにタイマ部２５に供給される。ＲＸＤ入力制御回路３４はスタートフレームの検出開始指示信号ＢＤＳＴ及び信号ＢＦＥによるブレークフィールド有効の指示によってハイレベルを出力し、タイマ部２５からの信号ＵＮＤＦＬＷの活性化に応答してローレベル出力に変更される。これによりＲＸＤ入力制御回路３４の出力を一方の入力に受け、他方に入力に受信信号ＲＸＤＸを受けるオアゲート回路３５は受信信号ＲＸＤＸに含まれるブレークフィールドＢＦＬＤ（ローレベル期間）の入力を禁止することができる。スタートフレームの検出開始指示信号ＢＤＳＴの値は制御レジスタＳＸＣＲ０（図６参照）の設定値で決まる。信号ＢＦＥはブレークフィールドの有効／無効を制御レジスタＳＸＣＲ０（図６参照）の設定値にしたがって指示する。これにより、図２のスタートフレームＳＦＲＭに対してブレークフィールドの入力を禁止して、後続のコントロールフィールドＣＦＬＤ、アドレスフィールドＡＦＬＤ、データフィールドＤＦＬＤの情報を入力することができる。
【００５４】
受信データ制御回路３０はシリアル基本ブロック２０から帰還される受信データに入力制御を行う。信号ＢＦＥは上述の通りである。信号ＣＦ０ＲＥはコントロールフィールドに受信有効／無効を制御レジスタＳＸＣＲ１（図７参照）の設定値にしたがって指示する。受信データ制御回路３０は信号ＢＦＥによってブレークフィールドの有効が指示されているときは信号ＵＮＤＦＬＷの活性化の後に供給されるデータをデータレジスタＳＸＣＦ０ＲＲ、ＳＸＣＦ１ＲＲにロードする。データレジスタＳＸＣＦ０ＲＲはコントロールフィールドの通信識別データを格納するレジスタであり、ＳＸＣＦ１ＲＲはアドレスフィールドのアドレス情報を格納するレジスタである。受信データ制御回路３０は、信号ＣＦ０ＲＥによってコントロールフィールドの受信が有効にされていれば、先頭のデータＤＡＴをデータレジスタＳＸＣＦ０ＲＲに、次のデータＤＡＴをＳＸＣＦ１ＲＲにロードする。一方、信号ＣＦ０ＲＥによってコントロールフィールドの受信が無効にされていれば、受信データ制御回路３０は、先頭のデータＤＡＴをデータレジスタＳＸＣＦ１ＲＲにロードする。したがって、図２の各種フレーム構造に対して、制御レジスタＳＸＣＲ０の設定に従い、コントロールフィールドＣＦＬＤの通信識別データをデータレジスタＳＸＣＦ０ＲＲに、アドレスフィールドＡＦＬＤのアドレス情報をデータレジスタＳＸＣＦ１ＲＲに確実に格納することができる。
【００５５】
ＳＸＣＦ０ＤＲはデータレジスタＳＸＣＦ０ＲＲに格納されたコントロールフィールドの情報との比較に用いられるコントロール期待データレジスタである。ＳＸＣＦ０ＣＲは、コントロール期待データレジスタＳＸＣＦ０ＤＲの情報を用いて比較するデータレジスタＳＸＣＦ０ＲＲのコントロールフィールドのビット位置を指定するコンペアイネーブル情報が格納されるマスクレジスタとしてのコンペアイネーブルレジスタ（図９参照）である。それらレジスタＳＸＣＦ０ＲＲ，ＳＸＣＦ０ＤＲ，ＳＸＣＦ０ＣＲの値はコントロールフィールド比較回路（ＣＭＰ＿ＣＦ）３１に供給され、コントロールフィールドＣＦＬＤの情報はコンペアイネーブルレジスタＳＸＣＦ０ＣＲで指定されたビット位置に対してＳＸＣＦ０ＤＲの期待データと比較される。比較結果の一致／不一致は信号ＣＦＭＴＣＨに反映される。
【００５６】
ＳＸＰＣＦ１ＤＲ、ＳＸＳＣＦ1ＤＲはデータレジスタＳＸＣＦ１ＲＲに格納されたアドレスフィールドの情報との比較に用いられるプライマリアドレス期待データレジスタ、セカンダリアドレス期待データレジスタである。ＳＸＣＦ１ＣＲは、アドレス期待データレジスタＳＸＰＣＦ１ＤＲ，ＳＸＳＣＦ１ＤＲの情報を用いて比較するデータレジスタＳＸＣＦ１ＲＲのアドレスフィールドのビット位置を指定するコンペアイネーブル情報が格納されるマスクレジスタとしてのコンペアイネーブルレジスタ（図１０参照）である。それらレジスタＳＸＣＦ１ＲＲ，ＳＸＰＣＦ１ＤＲ，ＳＸＳＣＦ1ＤR，ＳＸＣＦ１ＣＲの値はアドレスフィールド比較回路（ＣＭＰ＿ＡＦ）３２に供給される。アドレスフィールド比較回路３２には、プライオリティインタラプトビットセレクト信号（優先判定ビットセレクト情報）ＰＩＢＳ、期待データレジスタの選択信号（プライマリ・セカンダリ選択情報）ＣＦ１ＤＳ、及びプライオリティインタラプトビットイネーブル信号（セレクトビットのイネーブル情報）ＰＩＢＥが供給され、それらの値は制御レジスタとしてのコントロールレジスタＳＸＣＲ１（図７参照）の設定値に従って決定される。
【００５７】
期待データレジスタの選択信号（プライマリ・セカンダリ選択情報）ＣＦ１ＤＳは、その値によって、データレジスタＳＸＣＦ１ＲＲとの比較対象をプライマリアドレス期待データレジスタＳＸＰＣＦ１ＤＲ又はセカンダリアドレス期待データレジスタＳＸＳＣＦ１ＤＲの何れか一方又は双方に指定する。プライオリティインタラプトビットセレクト信号（優先判定ビットセレクト情報）ＰＩＢＳは期待データレジスタＳＸＰＣＦ１ＤＲ、ＳＸＳＣＦ１ＤＲ上のビット位置を任意に指定する情報である。プライオリティインタラプトビットイネーブル信号（セレクトビットのイネーブル情報）ＰＩＢＥはプライオリティインタラプトビットセレクト信号ＰＩＢＳの有効／無効を指示する信号であり、無効とされたときは期待データレジスタＳＸＰＣＦ１ＤＲ、ＳＸＳＣＦ１ＤＲ上の全ビット位置が比較対象になる。
【００５８】
これにより、データレジスタＳＸＣＦ１ＲＲのアドレスフィールドとの比較対象を、期待データレジスタの選択信号（プライマリ・セカンダリ選択情報）ＣＦ１ＤＳで選択された何れか一方又は双方の期待データレジスタＳＸＰＣＦ１ＤＲ、ＳＸＳＣＦ１ＤＲとすることができる。更に、プライオリティインタラプトビットイネーブル信号（セレクトビットのイネーブル情報）ＰＩＢＥによってプライオリティインタラプトビットセレクト信号（優先判定ビットセレクト情報）ＰＩＢＳが有効にされているとき、データレジスタＳＸＣＦ１ＲＲのアドレスフィールドとの比較対象を、プライオリティインタラプトビットセレクト信号（優先判定ビットセレクト情報）ＰＩＢＳで指定されている期待データレジスタＳＸＰＣＦ１ＤＲ、ＳＸＳＣＦ１ＤＲ上のビットに限定する。これにより、アドレスフィールドに対して全部一致だけでなく一部の一致で自らが指定されたと判別する動作が可能になる。例えばマイクロコンピュータ１がシリアル通信線に複数個接続されたネットワークにおいて一つの送信元のマイクロコンピュータ１から別の複数のマイクロコンピュータ１に並列的に送信を行う動作を容易に実現することができる。したがって、比較回路３２によるアドレスフィールドに対する比較判定形態に柔軟性を得ることができる。換言すれば、アドレスフィールドの種々の構成に柔軟に対応することが可能になる。
【００５９】
比較回路３２による比較結果の一致／不一致は信号ＡＦＭＴＣＨと、信号ＰＩＢＭＴＣＨに反映され、データレジスタＳＸＣＦ１ＲＲのアドレスフィールドデータが、選択された期待データレジスタＳＸＰＣＦ１ＤＲ、ＳＸＳＣＦ１ＤＲの値に完全一致したとき信号ＡＦＭＴＣＨが活性化され、プライオリティインタラプトビットセレクト信号（優先判定ビットセレクト情報）ＰＩＢＳで指定されている期待データレジスタＳＸＰＣＦ１ＤＲ、ＳＸＳＣＦ１ＤＲ上のビットとに一致が検出されたときは信号ＰＩＢＭＴＣＨが活性化される。
【００６０】
割り込み発生回路３３は前記信号ＵＮＤＦＬＷ、ＣＦＭＴＣＨ、ＰＩＢＭＴＣＨ、ＡＦＭＴＣＨの状態に応じて割り込み要求信号ＩＲＱ＿Ｘ０，ＩＲＱ＿Ｘ１を割り込みコントローラ８に出力する。割り込み要求信号ＩＲＱ＿Ｘ０，ＩＲＱ＿Ｘ１の意義と割り込み要因を示すステータスＢＦＤＦ，ＣＦ０ＭＦ，ＣＦ１ＭＦ，ＰＩＢＤＦについては図１１に例示される。割り込みコントロールレジスタＳＸＩＣＲは要因毎の割り込み要求信号ＩＲＱ＿Ｘ０，ＩＲＱ＿Ｘ１の許可／禁止を指示する（図１２参照）。割り込み要因を示すステータスＢＦＤＦ，ＣＦ０ＭＦ，ＣＦ１ＭＦ，ＰＩＢＤＦはステータスレジスタＳＸＳＴＲ（図１３参照）にセットされる。特に制限されないがステータスレジスタＳＸＳＴＲのクリアはステータスクリアレジスタＳＴＳＴＣＲ（図１４参照）に対する対応ビットのセットによって可能にされる。
【００６１】
送信データＴＸＤＸは、シリアル基本ブロック２０から供給される送信データＴＸＤに、必要に応じてブレークフィールドロー信号ＢＦＬＷ＿Ｏがアンドゲート３６で負荷してポート７に供給される。
【００６２】
上記拡張制御部２４によれば、制御レジスタＳＸＣＲ０，ＳＸＣＲ１，ＳＸＣＲ２，ＳＸＣＦ０ＣＲ，ＳＸＣＦ１ＣＲ，ＳＣＩＣＲ，ＳＸＳＴＲ，ＳＸＳＴＣＲに設定された情報にしたがって、受信フレームのコントロールフィールドＣＦＬＤの情報（レジスタＳＸＣＦ０ＲＲに保持）と期待データレジスタＳＸＣＦ０ＤＲの情報とを用いた比較が一致し且つ後続のアドレスフィールドＡＦＬＤの情報（レジスタＳＸＣＦ１ＲＲに保持）と期待データレジスタＳＸＰＣＦ１ＤＲ，ＳＸＳＣＦ１ＤＲの情報とを用いた比較が一致することに応答して、アドレスフィールドＡＦＬＤ続くデータフィールドＤＦＬＤの情報をＣＰＵ２に処理させる要求（割り込み要求ＩＲＱ＿Ｘ１イネーブル、ステータスフラグＣＦ０ＭＦ及びＣＦ１ＭＦセット）を出力する第１動作、又は、アドレスフィールドＡＦＬＤの情報（レジスタＳＸＣＦ１ＲＲに保持）と期待データレジスタＳＸＰＣＦ１ＤＲ，ＳＸＳＣＦ１ＤＲの情報とを用いた比較が一致することに応答してアドレスフィールドＡＦＬＤ続くデータフィールドＤＦＬＤの情報をＣＰＵ２に処理させる要求（割り込み要求ＩＲＱ＿Ｘ１イネーブル、ステータスフラグＣＦ０ＭＦ及びＣＦ１ＭＦセット）前記先頭フィールドに続くデータフィールドの情報をCPU２に処理させる要求を出力する第２動作、を選択することができる。この第１動作又は第２動作を選択するための制御情報（第1情報）は、端的には、コントロールレジスタＳＸＣＲ０のＯＭＳ，ＳＣＩＸＥによって受信動作可能にされていることを前提として、コントロールレジスタＳＸＣＲ１のＣＦ０ＲＥである。
【００６３】
《タイマ部》
図５にはタイマ部２５の詳細が例示される。タイマカウンタ部４１は周辺アドレスバスＰＡＤＲ及び周辺データバスＰＤＡＴを介して所定のカウント開始データがプリセットされ、クロック信号ＣＳＣＫに同期してダウンカウントを行う。クロック信号ＣＳＣＫの周波数はタイマモードレジスタＳＸＴＭＲ（図１５参照）のカウントクロックソース選択情報ＴＣＳＳに従ってカウントソースセレクト回路４０が選択する。これにより、同じカウント開始データに対して最大１２８倍までの計数時間を選択できる。タイマカウンタ部４１は初期値から０までダウンカウントを完了したときアンダーフロー信号ＵＮＤＦＬＷを例えばパルス変化させる。タイマカウンタ部４１のカウント動作はカウント制御回路４３で制御される。カウント制御回路４３はタイマモードレジスタＳＸＴＭＲのタイマ動作モード選択情報ＴＯＭＳの値に従ってタイマ動作を制御する。ＴＯＭＳがブレークフィールドの判定モードを指示しているときは信号ＢＦＬＤ＿Ｉの入力とトリガとしてタイマカウント部４１にダウンカウントを開始させ、ＴＯＭＳがブレークフィールドの出力モード（送信時）を指示しているときはタイマコントロールレジスタＳＸＴＣＲ（図１６参照）のカウント開始ビットＴＣＳＴの値1に応答してタイマカウント部４１にダウンカウントを開始させる。ブレークフィールドの出力モードが指示されているときは、トグルフリップフロップ回路４２を用いて、ブレークフィールドのローレベル波形の信号ＢＦＬＷ＿Oを形成する。即ち、トグルフリップフロップ回路４２はアンダーフロー信号ＵＮＤＦＬＷによる最初のアンダーフローパルスで信号ＢＦＬＷ＿Oをローレベルとし、次のアンダーフローパルスで信号ＢＦＬＷ＿Oをハイレベルにする。
【００６４】
図２３には基本ブロック（ＳＣＩＢ）２０の構成が例示される。ボーレートジェネレータ５０はビットレートレジスタＢＲＲの設定値に従った周波数で前記シリアル基本クロックＣＬＫ＿ＳＣＩな内部同期クロック信号等を生成する。送受信制御回路５１はシリアルコントロールレジスタＳＣＲ及びシリアルモードレジスタＳＭＲの設定値並びに制御データＲＳＴに基づいてＳＣＩＢ２０における送受信動作を制御する。ＴＲＤはＣＰＵ２等によって送信データがロードされるトランスミットデータレジスタであり、ここにロードされた送信データは送受信制御回路51の制御に基づいてトランスミットシリアルレジスタＴＳＲにパラレル転送されてシリアルシフト動作され、これによってシリアル送信データＴＸＤを出力する。レシーブデータレジスタＲＤＲは受信データＲＸＤを入力し、入力データをＣＰＵ２等のアクセスに応答してデータバス１３に出力し、また、その入力データを前期データＤＡＴとしてシリアル拡張ブロック２１に帰還させる。
【００６５】
シリアルモードレジスタＳＭＲは調歩同期のシリアル通信におけるデータ長やパリティの設定に関する動作モードが設定されるレジスタである。シリアルコントロールレジスタＳＣＲは、図２４に例示されるように、送信動作を指示するトランスミットイネーブルビット及び受信動作を指示するレシーブイネーブルビット等を有する。シリアルステータスレジスタＳＳＲは、図２５に例示されるように、トランスミットデータレジスタＴＤＲが送信データエンプティか否かを示すエンプティフラグ（ＴＤＲＥ）、レシーブデータレジスタＲＤＲが受信データフルか否かを示すフルフラグ（ＲＤＲＦ）等を有する。レジスタＳＭＲ，ＳＣＲ，ＳＳＲはＣＰＵ２に書き込み及び読出し可能にされる。
【００６６】
《受信動作フロー》
図１７にはブレークフィールドＢＦＬＤ（Break Field）、コントロールフィールドＣＦＬＤ(Control Field 0)及びアドレスフィールドＡＦＬＤ(Control Field 1)から成る第１形態のスタートフレームＳＦＲＭを持つ受信データを処理する場合の動作フローが例示される。
【００６７】
この動作を行うときは、シリアル拡張ブロック２２の制御レジスタ２２にはSCIXE=1、BFE=1、CF0RE=1、PIBE=1などの初期設定が行われ、更にシリアル基本ブロック２０のレジスタＳＣＲなどにレシーブイネーブルビットＲＥ＝１の設定が行われる（Ｓ０）。それらに対する初期設定は、特に制限されないが、パワーオンリセット若しくはシステムリセットの指示に応答するリセット処理の一つとして中央処理装置が行う。初期設定に用いるデータはＲＯＭ３から読み出して利用すればよい。ＲＯＭ３が電気的に書き換え可能であれば、初期化データセットの変更も容易である。
【００６８】
コントロールレジスタＳＸＣＲ０のＢＤＳＴが1にされることによりＲＸＤ入力制御回路３４でスタートフレームの検出を開始する。ＢＦＥがブレークフィールドの有効を示しているときは、信号UNDFLWが活性化されるまでRXD入力制御回路３４がハイレベルを出力し、スタートフレームＳＦＲＭに対してブレークフィールドの入力を禁止する（Ｓ１）。レジスタSXICRのBFDIEが１に設定されている場合は信号UNDFLWの活性化に応答して、レジスタＳＸＳＴＲの値ＢＦＤＦが１にされることにより割り込み要求信号ＩＲＱ＿Ｘ０が発生される(Ｓ２)。ＢＦＥがブレークフィールドの無効を示しているときはRXD入力制御回路３４の出力はローレベルにされる。
【００６９】
レジスタSXSTCRの値BFDCLが１にされることにより、レジスタＳＸＳＴＲのフラグBFDFがクリアされる（Ｓ３）。
【００７０】
データレジスタＳＸＣＦ０ＲＲにロードされたコントロールフィールドＣＦＬＤ（Control Field0）のデータが期待データレジスタＳＸＣＦ０ＤＲに設定された期待データと一致するかが判別され、一致するとステータスレジスタＳＸＳＴＲのＣＦ０ＭＦに１がセットされる（Ｓ４）、次いで、レジスタＳＸＳＴＣＲの値ＣＦ０ＭＣＬが１にされることにより、レジスタSXSTRのフラグCF0MFがクリアされる。（Ｓ５）。
【００７１】
データレジスタＳＸＣＦ１ＲＲにロードされたアドレスフィールドＡＦＬＤ（Control Field1）のデータがプライオリティインタラプトビットセレクト信号ＰＩＢＳで選択されたビット位置で期待データレジスタＳＸＰＣＦ１ＤＲ、ＳＸＳＣＦ１ＤＲに設定された期待データと一致するかが判別され、一致するとき、レジスタSXSTRのPIBDFに1がセットされる（Ｓ６）。このとき、レジスタSXICRのPIBDIEが1にセットされていれば、割り込み要求信号ＩＲＱ＿Ｘ１にてプライオリティインタラプトビット検出割り込みを要求する（ＰＩＢＤＦ）。次いで、レジスタＳＸＳＴＣＲの値ＰＩＢＤＣＬが１にされることにより、レジスタSXSTRのフラグPIBDFがクリアされる。（Ｓ７）。ステップＳ６で上記プライオリティインタラプトビットが検出されない場合は、データレジスタＳＸＣＦ１ＲＲのデータが期待データレジスタSXPCF1DR，SXSCF1DRの設定データと比較され、一致であれば、レジスタフラグＳＸＳＴＲのフラグＣＦ１ＭＦが１にセットされ、割り込み要求信号ＩＲＱ＿Ｘ１にてアドレスフィールド一致検出割り込みを要求する（Ｓ８）。この後、レジスタＳＸＳＴＣＲの値ＣＦ１ＭＣＬが１にされることにより、レジスタＳＸＳＴＲのフラグＣＦ１ＭＦがクリアされる（Ｓ９）。
【００７２】
ステップＳ７又はＳ９の後には、割り込み要求信号に応答してＣＰＵ２がインフォメーションフレームのデータフィールドＤＦＬＤのデータをシリアル基本ブロック（ＳＣＩＢ）２０から取得してインフォメーションフレームの受信処理を開始し（Ｓ１０）、全てのインフォメーションフレームの受信処理を完了したとき（Ｓ１１）、レジスタステータスクリアレジスタSXSTCRを用いてステータスレジスタSXSTRの各フラグビットをクリアする（Ｓ１２）。
【００７３】
図１８にはブレークフィールドＢＦＬＤ（Break Field）がなく、コントロールフィールドＣＦＬＤ(Control Field 0)及びアドレスフィールドＡＦＬＤ(Control Field 1)から成る第２形態のスタートフレームＳＦＲＭを持つ受信データを処理する場合の動作フローが例示される。
【００７４】
この動作を行うときは、制御レジスタ２２には、SCIXE=1、BFE=0、CF0RE=1、PIBE=1などの初期設定が行われる（Ｓ０a）。BFE=0であるから図１７におけるステップＳ２，Ｓ３によるブレークフィールドに入力禁止処理が不要になる。図１８のステップＳ４ａ〜Ｓ１２ａは図１７のステップＳ４〜Ｓ１２の処理と同じであるから、その詳細な説明は省略する。
【００７５】
図１９にはコントロールフィールドＣＦＬＤ(Control Field 0)がなく、ブレークフィールドＢＦＬＤ（Break Field）及びアドレスフィールドＡＦＬＤ(Control Field 1)から成る第３形態のスタートフレームＳＦＲＭを持つ受信データを処理する場合の動作フローが例示される。
【００７６】
この動作を行うときは、制御レジスタ２２には、SCIXE=1、BFE=1、CF0RE=0、PIBE=1などの初期設定が行われる（Ｓ０b）。CF0RE=0であるから図１７におけるステップＳ４，Ｓ５のコントロールフィールドのデータに対する期待値データとの比較判別処理が不要になる。図１９のステップＳ１ｂ〜Ｓ３ｂ、Ｓ６ｂ〜Ｓ１２ｂは図１７のステップＳ１〜Ｓ３、Ｓ６〜Ｓ１２の処理と同じであるから、その詳細な説明は省略する。
【００７７】
図２０にはブレークフィールドＢＦＬＤ（Break Field）及びコントロールフィールドＣＦＬＤ(Control Field 0)がなくアドレスフィールドＡＦＬＤ(Control Field 1)だけから成る第４形態のスタートフレームＳＦＲＭを持つ受信データを処理する場合の動作フローが例示される。
【００７８】
この動作を行うときは、制御レジスタ２２には、SCIXE=1、BFE=0、CF0RE=0、PIBE=1などの初期設定が行われる（Ｓ０ｃ）。BFF=0、CF0RE=0であるから、図１７におけるステップＳ２，Ｓ３によるブレークフィールドに入力禁止処理が不要になり、更に、図１７におけるステップＳ４，Ｓ５のコントロールフィールドのデータに対する期待値データとの比較判別処理が不要になる。図２０のステップＳ１ｃ、Ｓ６ｃ〜Ｓ１２ｃは図１７のステップＳ１、Ｓ６〜Ｓ１２の処理と同じであるから、その詳細な説明は省略する。
【００７９】
《送信動作フロー》
図２６にはブレークフィールドＢＦＬＤ（Break Field）、コントロールフィールドＣＦＬＤ(Control Field 0)及びアドレスフィールドＡＦＬＤ(Control Field 1)から成る第１形態のスタートフレームＳＦＲＭを持つ送信データを処理する場合の動作フローが例示される。
【００８０】
この動作を行うときは、シリアル拡張ブロック２２の制御レジスタ２２には、SCIXE=1などの初期設定が行われ、更にシリアル基本ブロック２０のレジスタＳＣＲなどにトランスミットイネーブルビットＴＥ＝１の設定が行われる（Ｓ０ｄ）。それらに対する初期設定は、特に制限されないが、パワーオンリセット若しくはシステムリセットの指示に応答するリセット処理の一つとして中央処理装置が行う。初期設定に用いるデータはＲＯＭ３から読み出して利用すればよい。ＲＯＭ３が電気的に書き換え可能であれば、初期化データセットの変更も容易である。
【００８１】
先ず、ブレークフィールドを生成するために、コントロールレジスタＳＸＴＣＲのＴＣＳＴが1にされることによりＳＸＩＣ＿ＴＭＲ２５によるタイマ動作が開始され（Ｓ１ｄ）、それがタイムアウトされてレジスタのＳＸＳＴＣＲのフラグＢＦＤＦが1にされるか否かの検出を行い（Ｓ２ｄ）、フラグＢＦＤＦが1にされたとき、レジスタＳＸＴＣＲフラグＢＦＤＣＬを1にしてフラグＢＦＤＦを０にクリアし（Ｓ３ｄ）、レジスタＳＸＴＣＲのビットＴＣＳＴを０にクリアする。これによってブレークフィールドＢＦＬＤのロー期間が形成される。この後、ＣＰＵ２はＳＣＩＢ２０のレジスタＳＳＲのフラグＴＤＲＥをリードして（Ｓ５ｄ）、その値が1にされているか、即ち、レジスタＴＤＲに前の送信データが残っていないかを判別し（Ｓ６ｄ）、エンプティーであるときＳＣＩＢ２０のトランスミットデータレジスタＴＤＲにコントロールフィールド０のデータ（ＣＦＬＤの通信識別データ）を書き込んで（Ｓ７ｄ）、ＣＦＬＤの通信識別データを送信開始させる。この送信中にＣＰＵ２は、ＳＣＩＢ２０のレジスタＳＳＲのフラグＴＤＲＥをリードして（Ｓ８ｄ）、その値が1にされているか、即ち、レジスタＴＤＲの通信識別データが全て送信されてデータエンプティになったか否かを判別する（Ｓ９ｄ）。エンプティーになったときＣＰＵ２はＳＣＩＢ２０のトランスミットデータレジスタＴＤＲに次の送信データであるコントロールフィールド１のデータ（ＡＦＬＤのアドレスデータ）を書き込んで、ＡＦＬＤのアドレスデータの送信を開始させる（Ｓ１０ｄ）。この後は、ＡＦＬＤのアドレスデータの送信完了を待ってインフォメーションフレームの送信を開始し（Ｓ１１ｄ）、インフォメーションフレームの送信を完了させ（Ｓ１２ｄ）、ステップＳ１ｄによる次のデータ送信の開始を待つ。なお、ステップＳ１１ｄ、Ｓ１２ｄの処理ステップについては図示を簡略化しているが、ＳＳＲＥのＴＲＤをリードしてデータエンプティを検出する度にインフォメーションフレームの後続データをＴＤＲにロードして送信する処理を所要の回数繰り返すものとされる。
【００８２】
図２７にはブレークフィールドＢＦＬＤ（Break Field）がなく、コントロールフィールドＣＦＬＤ(Control Field 0)及びアドレスフィールドＡＦＬＤ(Control Field 1)から成る第２形態のスタートフレームＳＦＲＭを持つ送信データを処理する場合の動作フローが例示される。
【００８３】
この動作を行うときも制御レジスタ２２に対する設定は図２６の場合と同じであるが、ＣＰＵ２は図２６で説明したブレークフィールドを形成する処理（Ｓ１ｄ〜Ｓ４ｄ）を省略して、ステップＳ５ｅ〜Ｓ１２ｅの処理を行なう。ステップＳ５ｅ〜Ｓ１２ｅの処理は図２６のステップＳ５ｄ〜Ｓ１２ｄの処理と同じであるから、その詳細な説明は省略する。
【００８４】
図２８にはコントロールフィールドＣＦＬＤ(Control Field 0)がなく、ブレークフィールドＢＦＬＤ（Break Field）及びアドレスフィールドＡＦＬＤ(Control Field 1)から成る第３形態のスタートフレームＳＦＲＭを持つ送信データを処理する場合の動作フローが例示される。
【００８５】
この動作を行うときも制御レジスタ２２に対する設定は図２６の場合と同じであるが、ＣＰＵ２は図２６で説明したコントロールフィールドＣＦＬＤ(Control Field 0)の通信識別データを送信する処理（Ｓ５ｄ〜Ｓ７ｄ）を省略して、ステップＳ０ｆ〜Ｓ４ｆ及びＳ８ｆ〜Ｓ１２ｆの処理を行なう。ステップＳ０ｆ〜Ｓ４ｆの処理は図２６のステップＳ０ｄ〜Ｓ４ｄの処理と同じであり、ステップＳ８ｆ〜Ｓ１２ｆの処理は図２６のステップＳ８ｄ〜Ｓ１２ｄの処理と同じであるから、その詳細な説明は省略する。
【００８６】
図２９にはブレークフィールドＢＦＬＤ（Break Field）及びコントロールフィールドＣＦＬＤ(Control Field 0)がなくアドレスフィールドＡＦＬＤ(Control Field 1)だけから成る第４形態のスタートフレームＳＦＲＭを持つ送信データを処理する場合の動作フローが例示される。
【００８７】
この動作を行うときも制御レジスタ２２に対する設定は図２６の場合と同じであるが、ＣＰＵ２は図２６で説明したブレークフィールドＢＦＬＤ（Break Field）及びコントロールフィールドＣＦＬＤ(Control Field 0)のデータを送信する処理（Ｓ１ｄ〜Ｓ７ｄ）を省略して、ステップＳ０ｇ、Ｓ８ｇ〜Ｓ１２ｇの処理を行なう。ステップＳ０ｇ、Ｓ８ｇ〜Ｓ１２ｇの処理は図２６のステップＳ０ｄ、Ｓ８ｄ〜Ｓ１２ｄの処理と同じであるから、その詳細な説明は省略する。
【００８８】
《ネットワーク構成》
図２１及び図２２には複数のマイクロコンピュータを用いたネットワーク接続の例が示される。各図において１＿Ａ乃至１＿Ｅはシリアル通信線５０を共有するマイクロコンピュータであり、夫々は前記マイクロコンピュータ１の構成を備える。マイクロコンピュータ１＿Ａがマスタモードで動作され、その他のマイクロコンピュータ１＿Ｂ〜１＿Ｅはスレーブモードで動作される。各図において１＿Ａ乃至１＿ＥにはＢ‘０００〜Ｂ’１００までの異なるアドレスが割当てられている。
【００８９】
図２１はアドレスフィールドＡＦＬＤの情報を期待情報と全部比較して宛先を判別する一対一対応の通信を行う。図２２はコントロールレジスタＳＸＣＲ１のＰＩＢＳでプライオリティインタラプトビットを指定し、指定されたプライオリティインタラプトビットが期待値と一致した場合に、スレーブモードのマイクロコンピュータのアドレスがアドレスフィールドの宛先と完全一致でなくても、データ受信を行うようにしたものである。例えばアドレスの最上位ビットの位置をプライオリティインタラプトビット位置に指定し、その値を０とすれば、マイクロコンピュータ１＿Ａの送信データをマイクロコンピュータ１＿Ａ〜１＿Ｄが並列的に受信することができる。
【００９０】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００９１】
例えば、本発明はビット同期としての調歩同期通信に限定されず、キャラクタ同期によるシリアル通信にも適用することができる。シリアル通信の伝送ビットは並列に複数ビットで行ってもよいし、差動シリアル通信であてもよい。また、フレームのフォーマットやフィールドフォーマット、フィールドのデータビット数などは適宜変更可能である。
【符号の説明】
【００９２】
１…マイクロコンピュータ（ＭＣＵ）
２…中央処理装置（ＣＰＵ）
７…入出力ポート（ＰＲＴ）
８…割り込みコントローラ（ＩＮＴＣ）
９…シリアルインタフェース回路
２０…シリアル基本ブロック（ＳＣＩＢ）
２１…シリアル拡張ブロック（ＳＣＩＸ）
２２…制御レジスタ（ＣＮＴＲＥＧ）
ＩＲＱ＿Ｘ…割り込み要求
ＳＦＲＭ…スタートフレーム
ＩＦＲＭ…インフォメーションフレーム
ＤＦＬＤ…データフィールド(Data Field)
ＢＦＬＤ…ブレークフィールド（Break Field）
ＣＦＬＤ…コントロールフィールド(Control Field 0)
ＡＦＬＤ…アドレスフィールド(Control Field 1)
２４…拡張制御部
２５…タイマ部
ＲＸＤＸ…受信信号
ＳＸＣＦ０ＲＲ…コントロールフィールドの通信識別データを格納するデータレジスタ
ＳＸＣＦ１ＲＲ…アドレスフィールドのアドレス情報を格納するデータレジスタ
ＳＸＣＦ０ＤＲ…コントロール期待データレジスタ
ＳＸＰＣＦ１ＤＲ…プライマリアドレス期待データレジスタ
ＳＸＳＣＦ1ＤＲ…セカンダリアドレス期待データレジスタ
３１、３２…比較回路
３３  割り込み発生回路
ＩＲＱ＿Ｘ０，ＩＲＱ＿Ｘ１…割り込み要求信号
４１…タイマカウンタ部
ＳＸＣＲ０…コントロールレジスタ
ＳＸＣＲ１…コントロールレジスタ
ＳＸＣＲ２…コントロールレジスタ
ＳＸＣＦ０ＣＲ…コンペアイネーブルレジスタ
ＳＸＣＦ１ＣＲ…コンペアイネーブルレジスタ
ＳＸＩＣＲ…割り込みコントロールレジスタ
ＳＸＳＴＲ…ステータスレジスタ
ＳＸＳＴＣＲ…ステータスクリアレジスタ
ＳＸＴＭＲ…タイマモードレジスタ
ＳＸＴＣＲ…タイマコントロールレジスタ
ＳＭＲ…シリアルモードレジスタ
ＳＣＲ…シリアルコントロールレジスタ
ＳＳＲ…シリアルステータスレジスタ
ＴＤＲ…トランスミットシリアルレジスタ
ＲＤＲ…レシーブデータレジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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