(57)【特許請求の範囲】
【請求項１】
半導体基板の表面に形成された絶縁層の表面に形成されたゲート電極に電圧が印加されることによって、前記絶縁層と前記半導体基板との界面近傍の前記半導体基板側の領域にチャネルが形成され、前記チャネルを介して、前記半導体基板に形成されたドレイン層とソース層との間に流れる電流が制御される縦型ＭＯＳ型半導体装置において、
前記チャネルは、互いに直交する第一のチャネルと第二のチャネルとからなり、
前記ゲート電極に所定の電圧が印加された場合に、前記ドレイン層と前記ソース層との間に生じる電流経路について、
前記半導体基板に応力が印加されなかった場合の電気抵抗と、
前記半導体基板に所定の応力が印加された場合の電気抵抗と、
が等しくなることを特徴とする縦型ＭＯＳ型半導体装置。
【請求項２】
前記所定の応力は、前記半導体基板の表面に水平な方向に印加される応力であり、
前記第一のチャネルに電流が流れる方向は、前記所定の応力が印加される方向に対して平行であり、
前記第二のチャネルに電流が流れる方向は、前記第一のチャネルに電流が流れる方向と直交し、かつ、前記半導体基板の表面に対して水平な方向であり、
更に、前記第一，第二のチャネルの電気抵抗ｒ1，ｒ2は、
【数１】
0005410649.tif 000021
（但し、ＲDは前記ドレイン層の電気抵抗，σは前記所定の応力の大きさ，ΠPは前記所定の応力と平行な方向に対するピエゾ抵抗係数，ΠVは前記所定の応力と垂直な方向に対するピエゾ抵抗係数である。）
を満たすように設定されることを特徴とする請求項１に記載の縦型ＭＯＳ型半導体装置。
【請求項３】
前記所定の応力は、前記半導体基板の表面に水平な方向に印加される応力であり、
前記第一のチャネルに電流が流れる方向は、前記所定の応力が印加される方向に対して平行であり、
前記第二のチャネルに電流が流れる方向は、前記第一のチャネルに電流が流れる方向と直交し、かつ、前記半導体基板の表面に対して水平な方向であり、
更に、前記第一，第二のチャネルの電気抵抗ｒ1，ｒ2は、
【数２】
0005410649.tif 000022
（但し、σは前記所定の応力の大きさ，ΠPは前記所定の応力と平行な方向に対するピエゾ抵抗係数，ΠVは前記所定の応力と垂直な方向に対するピエゾ抵抗係数である。）
を満たすように設定されることを特徴とする請求項１に記載の縦型ＭＯＳ型半導体装置。
【請求項４】
前記所定の応力は、前記半導体基板の表面に水平な方向に印加される応力であり、
前記第一のチャネルに電流が流れる方向は、前記所定の応力が印加される方向に対して平行であり、
前記第二のチャネルに電流が流れる方向は、前記第一のチャネルに電流が流れる方向と直交し、かつ、前記半導体基板の表面に対して水平な方向であり、
更に、前記第一，第二のチャネルの幅Ｗ1，Ｗ2は、
【数３】
0005410649.tif 000023
（但し、σは前記所定の応力の大きさ，ΠPは前記所定の応力と平行な方向に対するピエゾ抵抗係数，ΠVは前記所定の応力と垂直な方向に対するピエゾ抵抗係数である。）
を満たすように設定されることを特徴とする請求項１または請求項３に記載の縦型ＭＯＳ型半導体装置。
【請求項５】
前記所定の応力は、前記半導体基板の表面に水平な方向に印加される応力であり、
前記第一のチャネルに電流が流れる方向は、前記所定の応力が印加される方向に対して平行であり、
前記第二のチャネルに電流が流れる方向は、前記第一のチャネルに電流が流れる方向と直交し、かつ、前記半導体基板の表面に対して水平な方向であり、
更に、前記第一，第二のチャネルの長さＬ1，Ｌ2は、
【数４】
0005410649.tif 000024
（但し、σは前記所定の応力の大きさ，ΠPは前記所定の応力と平行な方向に対するピエゾ抵抗係数，ΠVは前記所定の応力と垂直な方向に対するピエゾ抵抗係数である。）
を満たすように設定されることを特徴とする請求項１または請求項３または請求項４のいずれか一つに記載の縦型ＭＯＳ型半導体装置。
【請求項６】
前記所定の応力は、前記半導体基板の表面に水平な方向に印加される応力であり、
前記第一のチャネルに電流が流れる方向は、前記所定の応力が印加される方向に対して平行であり、
前記第二のチャネルに電流が流れる方向は、前記半導体基板の表面に対して垂直な方向であり、
更に、前記第一，第二のチャネルの電気抵抗ｒ1，ｒ2は、
【数５】
0005410649.tif 000025
（但し、ＲDは前記ドレイン層の電気抵抗，ΠPは前記所定の応力と平行な方向に対するピエゾ抵抗係数，ΠVは前記所定の応力と垂直な方向に対するピエゾ抵抗係数である。）
を満たすように設定されることを特徴とする請求項１に記載の縦型ＭＯＳ型半導体装置。
【請求項７】
前記所定の応力は、前記半導体基板の表面に水平な方向に印加される応力であり、
前記第一のチャネルに電流が流れる方向は、前記所定の応力が印加される方向に対して平行であり、
前記第二のチャネルに電流が流れる方向は、前記半導体基板の表面に対して垂直な方向であり、
更に、前記第一，第二のチャネルの電気抵抗ｒ1，ｒ2は、
【数６】
0005410649.tif 000026
（但し、ΠPは前記所定の応力と平行な方向に対するピエゾ抵抗係数，ΠVは前記所定の応力と垂直な方向に対するピエゾ抵抗係数である。）
を満たすように設定されることを特徴とする請求項１に記載の縦型ＭＯＳ型半導体装置。
【請求項８】
前記所定の応力は、前記半導体基板の表面に水平な方向に印加される応力であり、
前記第一のチャネルに電流が流れる方向は、前記所定の応力が印加される方向に対して平行であり、
前記第二のチャネルに電流が流れる方向は、前記半導体基板の表面に対して垂直な方向であり、
更に、前記第一，第二のチャネルの長さＬ1，Ｌ2は、
【数７】
0005410649.tif 000027
（但し、ΠPは前記所定の応力と平行な方向に対するピエゾ抵抗係数，ΠVは前記所定の応力と垂直な方向に対するピエゾ抵抗係数である。）
を満たすように設定されることを特徴とする請求項１または請求項７に記載の縦型ＭＯＳ型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ型半導体装置に関する。特に、応力による影響を抑制したＭＯＳ型半導体装置に関する。
【背景技術】
【０００２】
図１は、従来技術におけるＮ型ＭＯＳトランジスタ７０の断面構造を示す図である。Ｎ型ＭＯＳトランジスタ７０は、ドレイン層７４，ソース拡散層７６，Ｐ型拡散層７８，絶縁層８０，ゲート電極層８２，ドレイン電極層８４およびソース電極層８６を備える。
【０００３】
ドレイン層７４は、半導体基板７２の裏面近傍の領域に形成されたＮ型ドーパントを含むＮ型半導体層である。Ｐ型拡散層７８は、半導体基板７２の表面側からＰ型ドーパントが添加され、拡散されて形成されたＰ型半導体層である。ソース拡散層７６は、Ｐ型拡散層の領域内に形成されたＮ型半導体層であり、ドレイン層７４よりも高い濃度でＮ型ドーパントを含む。
【０００４】
絶縁層８０は、半導体基板７２の表面を酸化させることによって、あるいは、半導体基板７２の表面に酸化物，窒化酸化物などの絶縁材料を堆積させることによって形成される。ゲート電極層８２は、Ｎ型あるいはＰ型のドーパントを含む多結晶シリコン（ポリシリコン）、あるいは、アルミニウム，タングステンなどの金属を、絶縁層８０の表面に堆積させることによって形成される。
【０００５】
ドレイン電極層８４及びソース電極層８６は、半導体基板７２の裏面及び表面にそれぞれ形成されたドレイン層７４及びソース拡散層７６に対して、アルミニウム，タングステン，銅などの金属をそれぞれ堆積させることによって形成される。
【０００６】
ドレイン電極層８４には、ソース電極層８６に印加された電位よりも高い電位が印加される。ソース電極層８６の電位よりも十分に高い電位がゲート電極層８２に印加されると、Ｐ型拡散層７８と絶縁層８０との界面近傍のＰ型拡散層７８側の領域がＮ型導電性領域に反転し、チャネル８８が形成される。更に、ドレイン層７４とソース拡散層７６との間がチャネル８８を介して導通状態になり、ドレイン電極層８４からソース電極層８６に向かって電流が流れる。
【０００７】
【特許文献１】特開２００３−３１８０８号公報
【特許文献２】特開平０７−１９３２３６号公報
【非特許文献１】Ｍｉｃｈｉｏ Ｎｅｍｏｔｏ  ａｎｄ  Ｂ．Ｊａｙａｎｔ  Ｂａｌｉｇａ、“Ｔｈｅ  Ｒｅｃｅｓｓｅｄ−Ｇａｔｅ  ＩＧＢＴ  Ｓｔｒｕｃｔｕｒｅ”、ＩＥＥＥ  Ｐｒｏｃ．ｏｆ  ＩＳＰＳＤ、ｐ．１４９−１５２、１９９９
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ゲート電極層８２に高い電位が印加されて、ドレイン電極層８４とソース電極層８６との間が導通状態になると、ドレイン電極層８４とソース電極層８６との間の電気抵抗（チャネル８８の電気抵抗を含む）と、ドレイン電極層８４とソース電極層８６との間に流れる電流とによって決まるジュール熱が、半導体基板７２の内部で発生する。このジュール熱によって半導体基板７２は熱的に膨張し、半導体基板７２には実装基板との熱膨張係数差に起因した応力が印加される。更に、応力が印加された材料においては、ピエゾ抵抗効果によって抵抗率が変化する。
【０００９】
特にパワーＭＯＳトランジスタでは、ドレインとソースとの間に大きな電流が流れるので、発生するジュール熱は大きく、半導体基板７２に印加される熱応力も大きくなる。その結果、ＭＯＳトランジスタのドレイン電極とソース電極との間の電気抵抗が、ピエゾ抵抗効果によって大きく変動する。この電気抵抗の変動によって、ＭＯＳトランジスタのドレイン電極とソース電極との間に流れる電流が所望の値よりも低下したり、自己発熱によってＭＯＳトランジスタが破壊されうるという問題がある。
【００１０】
そこで本発明では、応力による素子電気特性への影響を抑制したＭＯＳ型半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明は、半導体基板の表面に形成された絶縁層の表面に形成されたゲート電極に電圧が印加されることによって、前記絶縁層と前記半導体基板との界面近傍の前記半導体基板側の領域にチャネルが形成され、前記チャネルを介して、前記半導体基板に形成されたドレイン層とソース層との間に流れる電流が制御される縦型ＭＯＳ型半導体装置において、前記チャネルは、互いに直交する第一のチャネルと第二のチャネルとからなり、前記ゲート電極に所定の電圧が印加された場合に、前記ドレイン層と前記ソース層との間に生じる電流経路について、前記半導体基板に応力が印加されなかった場合の電気抵抗と、前記半導体基板に所定の応力が印加された場合の電気抵抗と、が等しくなることを特徴とする。
【００１２】
更に、前記所定の応力は、前記半導体基板の表面に水平な方向に印加される応力であり、前記第一のチャネルに電流が流れる方向は、前記所定の応力が印加される方向に対して平行であり、前記第二のチャネルに電流が流れる方向は、前記第一のチャネルに電流が流れる方向と直交し、かつ、前記半導体基板の表面に対して水平な方向であり、更に、前記第一，第二のチャネルの電気抵抗ｒ1，ｒ2は、
【数１】
0005410649.tif 000002
（但し、ＲDは前記ドレイン層の電気抵抗，σは前記所定の応力の大きさ，ΠPは前記所定の応力と平行な方向に対するピエゾ抵抗係数，ΠVは前記所定の応力と垂直な方向に対するピエゾ抵抗係数である。）を満たすように設定されることが好適である。この場合は、式（１）の条件を満たすようにチャネルの電気抵抗ｒ1，ｒ2を算出し設定することによって、前記ドレイン層と前記ソース層との間の電気抵抗に対する応力の影響を抑制できる点で効果が顕著である。
【００１３】
あるいは、前記所定の応力は、前記半導体基板の表面に水平な方向に印加される応力であり、前記第一のチャネルに電流が流れる方向は、前記所定の応力が印加される方向に対して平行であり、前記第二のチャネルに電流が流れる方向は、前記第一のチャネルに電流が流れる方向と直交し、かつ、前記半導体基板の表面に対して水平な方向であり、更に、前記第一，第二のチャネルの電気抵抗ｒ1，ｒ2は、
【数２】
0005410649.tif 000003
（但し、σは前記所定の応力の大きさ，ΠPは前記所定の応力と平行な方向に対するピエゾ抵抗係数，ΠVは前記所定の応力と垂直な方向に対するピエゾ抵抗係数である。）を満たすように設定されることが好適である。ドレイン層の電気抵抗ＲDがチャネルの電気抵抗ｒ1，ｒ2よりも一桁以上小さい場合には、式（１）は式（２）に簡略化されるので、前記ドレイン層と前記ソース層との間の電気抵抗に対する応力の影響を抑制するために必要なチャネルの電気抵抗ｒ1，ｒ2を式（２）によって容易に算出できる点で効果が顕著である。
【００１４】
更に、前記所定の応力は、前記半導体基板の表面に水平な方向に印加される応力であり、前記第一のチャネルに電流が流れる方向は、前記所定の応力が印加される方向に対して平行であり、前記第二のチャネルに電流が流れる方向は、前記第一のチャネルに電流が流れる方向と直交し、かつ、前記半導体基板の表面に対して水平な方向であり、更に、前記第一，第二のチャネルの幅Ｗ1，Ｗ2は、
【数３】
0005410649.tif 000004
（但し、σは前記所定の応力の大きさ，ΠPは前記所定の応力と平行な方向に対するピエゾ抵抗係数，ΠVは前記所定の応力と垂直な方向に対するピエゾ抵抗係数である。）を満たすように設定されることが好ましい。この場合は、前記ドレイン層と前記ソース層との間の電気抵抗に対する応力の影響を抑制するための条件を、チャネルの幅Ｗ1，Ｗ2の設定によって実現できる点で効果が顕著である。
【００１５】
更に、前記所定の応力は、前記半導体基板の表面に水平な方向に印加される応力であり、前記第一のチャネルに電流が流れる方向は、前記所定の応力が印加される方向に対して平行であり、前記第二のチャネルに電流が流れる方向は、前記第一のチャネルに電流が流れる方向と直交し、かつ、前記半導体基板の表面に対して水平な方向であり、更に、前記第一，第二のチャネルの長さＬ1，Ｌ2は、
【数４】
0005410649.tif 000005
（但し、σは前記所定の応力の大きさ，ΠPは前記所定の応力と平行な方向に対するピエゾ抵抗係数，ΠVは前記所定の応力と垂直な方向に対するピエゾ抵抗係数である。）を満たすように設定されることが好ましい。この場合は、前記ドレイン層と前記ソース層との間の電気抵抗に対する応力の影響を抑制するための条件を、チャネルの長さＬ1，Ｌ2の設定によって実現できる点で効果が顕著である。
【００１６】
また、前記所定の応力は、前記半導体基板の表面に水平な方向に印加される応力であり、前記第一のチャネルに電流が流れる方向は、前記所定の応力が印加される方向に対して平行であり、前記第二のチャネルに電流が流れる方向は、前記半導体基板の表面に対して垂直な方向であり、更に、前記第一，第二のチャネルの電気抵抗ｒ1，ｒ2は、
【数５】
0005410649.tif 000006
（但し、ＲDは前記ドレイン層の電気抵抗，ΠPは前記所定の応力と平行な方向に対するピエゾ抵抗係数，ΠVは前記所定の応力と垂直な方向に対するピエゾ抵抗係数である。）を満たすように設定されることが好適である。前記第二のチャネルに電流が流れる方向が前記半導体基板の表面に対して垂直な方向である場合には、式（５）の条件を満たすようにチャネルの電気抵抗ｒ1，ｒ2を算出し設定することによって、前記ドレイン層と前記ソース層との間の電気抵抗に対する応力の影響を抑制できる点で効果が顕著である。
【００１７】
あるいは、前記所定の応力は、前記半導体基板の表面に水平な方向に印加される応力であり、前記第一のチャネルに電流が流れる方向は、前記所定の応力が印加される方向に対して平行であり、前記第二のチャネルに電流が流れる方向は、前記半導体基板の表面に対して垂直な方向であり、更に、前記第一，第二のチャネルの電気抵抗ｒ1，ｒ2は、
【数６】
0005410649.tif 000007
（但し、ΠPは前記所定の応力と平行な方向に対するピエゾ抵抗係数，ΠVは前記所定の応力と垂直な方向に対するピエゾ抵抗係数である。）を満たすように設定されることが好適である。前記第二のチャネルに電流が流れる方向が前記半導体基板の表面に対して垂直な方向であり、かつ、ドレイン層の電気抵抗ＲDがチャネルの電気抵抗ｒ1，ｒ2よりも一桁以上小さい場合には、式（５）は式（６）に簡略化されるので、前記ドレイン層と前記ソース層との間の電気抵抗に対する応力の影響を抑制するために必要なチャネルの電気抵抗ｒ1，ｒ2を式（６）によって容易に算出できる点で効果が顕著である。
【００１８】
更に、前記所定の応力は、前記半導体基板の表面に水平な方向に印加される応力であり、前記第一のチャネルに電流が流れる方向は、前記所定の応力が印加される方向に対して平行であり、前記第二のチャネルに電流が流れる方向は、前記半導体基板の表面に対して垂直な方向であり、更に、前記第一，第二のチャネルの幅Ｌ1，Ｌ2は、
【数７】
0005410649.tif 000008
（但し、ΠPは前記所定の応力と平行な方向に対するピエゾ抵抗係数，ΠＶは前記所定の応力と垂直な方向に対するピエゾ抵抗係数である。）を満たすように設定されることが好ましい。前記第二のチャネルに電流が流れる方向が前記半導体基板の表面に対して垂直な方向である場合には、前記ドレイン層と前記ソース層との間の電気抵抗に対する応力の影響を抑制するための条件を、チャネルの長さＬ1，Ｌ2の設定によって実現できる点で効果が顕著である。
【発明の効果】
【００１９】
本発明によれば、応力による素子電気特性への影響を抑制したＭＯＳ型半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００２０】
（第一の実施の形態）
図２は、本発明に係るＮ型導電性のＭＯＳトランジスタ１０の上面図を示したものである。図３は、図２のＡ１−Ａ２間の断面構造図を示したものであり、図４は、図２のＢ１―Ｂ２間の断面構造図を示したものである。
【００２１】
ＭＯＳトランジスタ１０は、ドレイン層１４，ソース層１６，ボディ層１８，絶縁層２０，ゲート電極層２２，ドレイン電極層２４およびソース電極層２６を備える。
【００２２】
ＭＯＳトランジスタ１０は、半導体基板であるシリコン基板１２をベースにして形成される。シリコン基板１２は、リン，砒素，アンチモンなどのＮ型ドーパントを低い濃度で含む。例えばシリコン基板１２に含まれるＮ型ドーパントの濃度は１０15ｃｍ-3程度である。
【００２３】
ドレイン層１４は、シリコン基板１２の裏面側からＮ型ドーパントが添加され、拡散されて形成されたＮ型拡散層である。あるいは、シリコン基板１２の裏面側の領域をドレイン層１４として用いてもよい。ドレイン層１４に含まれるＮ型ドーパントの濃度は、シリコン基板１２に含まれるＮ型ドーパントの濃度と同じ程度かそれ以上である。
【００２４】
ボディ層１８は、シリコン基板１２の表面側からボロン，インジウムなどのＰ型ドーパントが添加され、拡散されて形成されたＰ型拡散層である。ボディ層１８には、ドレイン層１４に含まれるＮ型ドーパントの濃度よりも高い濃度でＰ型ドーパントが含まれる。ここで、図２の上面図に示すように、シリコン基板１２の表面に露出されたボディ層１８の周辺の領域は、ドレイン層１４の領域である。
【００２５】
ソース層１６は、シリコン基板１２の表面側からＮ型ドーパントが添加され拡散されて、ボディ層１８の領域内に形成されたＮ型拡散層である。ソース層１６に含まれるＮ型ドーパントの濃度は、ドレイン層１４に含まれるＮ型ドーパントの濃度よりも高く、１０18ｃｍ-3以上である。ここで図２の上面図に示すように、ボディ層１８の領域内にソース層１６の領域が形成される。その結果、シリコン基板１２の表層部において、ボディ層１８の領域は、ソース層１６の領域によって囲まれた第一の領域と、ソース層１６の周辺を囲む第二の領域（後に、チャネル２８，３０が形成される領域）とに分けられる。上記のボディ層１８の第一の領域と第二の領域と、ソース層１６とからなる構成は、シリコン基板１２の表面上で周期的に配置される。
【００２６】
絶縁層２０は、シリコン基板１２の表面を酸化させて、あるいは、シリコン基板１２の表面に酸化物を堆積させることによって形成される。
【００２７】
ゲート電極層２２は、Ｎ型あるいはＰ型のドーパントを含む多結晶シリコン（ポリシリコン）、あるいは、アルミニウム，タングステンなどの金属を、絶縁層２０の表面に堆積させることによって形成される。図２の上面図に示すように、ゲート電極層２２と絶縁層２０との積層構造は、シリコン基板１２の表面上で格子状に配置される。また、シリコン基板１２の表面に露出されたドレイン層１４の領域とボディ層１８の第二の領域とが、絶縁層２０とゲート電極層２２との積層構造によって覆われる。
【００２８】
ドレイン電極層２４は、シリコン基板１２の裏面に形成されたドレイン層１４に対して、アルミニウム，タングステン，銅などの金属を堆積させることによって形成される。ＭＯＳトランジスタ１０は、シリコン基板１２の裏面に形成されたドレイン電極層２４と、半田によって形成された接着層とを介して実装基板上に実装される。
【００２９】
ソース電極層２６は、シリコン基板１２の表面に露出されたボディ層１８の第一の領域を完全に覆い、かつ、ソース層１６の一部の領域を覆うように、アルミニウム，タングステン，銅などの金属を堆積させることによって形成される。
【００３０】
ドレイン電極層２４には、ソース電極層２６の電位よりも高い電位が印加される。更に、ゲート電極層２２に所定の電圧が印加された場合には、ボディ層１８と絶縁層２０との界面近傍のボディ層１８側の領域がＮ型導電性領域に反転し、チャネル２８，３０が形成される。チャネル２８は、ソース層１６からｘ軸と平行な方向に延びるチャネルであり、チャネル３０は、ソース層１６からｙ軸と平行な方向に延びるチャネルである。チャネル２８，３０が形成されると、ドレイン層１４とソース層１６との間は、チャネル２８，３０のそれぞれを介して導通するので、ドレイン電極層２４からソース電極層２６に向かって電流が流れる。
【００３１】
ここで、ゲート電極層２２に印加される所定の電圧とは、ソース電極層２６に印加された電位を基準としたときにゲート電極層２２に印加される電圧であって、チャネル２８，３０を形成するために必要なしきい値電圧以上の電圧であり、ＭＯＳトランジスタ１０を適正に動作させるための条件となる電圧である。
【００３２】
シリコン基板１２に応力が印加されない場合は、ドレイン層１４とソース層１６との間の電気抵抗Ｒ0は次式で表される。
【数８】
0005410649.tif 000009
ここで、ｒ1はチャネル２８の電気抵抗であり、ｒ2はチャネル３０の電気抵抗である。ＲDは、シリコン基板１２の裏面から表面に向かう方向に電流が流れるときのドレイン層１４の電気抵抗である。
【００３３】
ドレイン電極層２４とソース電極層２６との間に流れる電流をＩとすると、ＭＯＳトランジスタ１０では、Ｒ0・Ｉ2によって決まるジュール熱が発生する。その結果、シリコン基板１２は熱膨張する。一方、ＭＯＳトランジスタ１０が接着層を介して実装された実装基板においても、発生したジュール熱によって熱膨張が生じる。シリコン基板１２と実装基板とでは熱膨張時の変化量が異なるので、その結果としてシリコン基板１２には応力が印加される。このとき、シリコン基板１２の表面に対して垂直な方向には、実装基板の熱膨張によって生じる応力の影響は小さい。したがって、ジュール熱の発生によってデバイス温度が変化すると、シリコン基板１２の表面に対して水平な方向にのみ応力が印加されるとみなすことができる。以下では、シリコン基板１２に対して印加される応力の方向を、図２のｘ軸方向とする。また、ＭＯＳトランジスタ１０における発熱によってデバイス温度がＴ0からＴへ上昇したときに、シリコン基板１２に印加される応力の大きさσは、次式によって決まる。
（数９）
σ＝Δα・Ｙsi・（Ｔ−Ｔ0）  ・・・（９）
ここでΔαは、シリコン基板の線膨張係数と実装基板の線膨張係数との差であり、Ｙsiはシリコンのヤング率である。
【００３４】
シリコン基板１２に応力σが印加されると、ＭＯＳトランジスタ１０に含まれる各電気抵抗は、ピエゾ抵抗効果によって変動する。ｘ軸方向に応力σが印加されたときのチャネル２８の電気抵抗ｒ1（σ），チャネル３０の電気抵抗ｒ2（σ），ドレイン層１４の電気抵抗ＲD（σ）は、ピエゾ抵抗効果によってそれぞれ以下のようになる。
（数１０）
ｒ1（σ）＝（１＋ΠPσ）ｒ1    ・・・  （１０）
ｒ2（σ）＝（１＋ΠVσ）ｒ2    ・・・  （１１）
ＲD（σ）＝（１＋ΠVσ）ＲD    ・・・  （１２）
ここでΠPは、応力の方向と平行な方向に対するピエゾ抵抗係数であり、ΠVは、応力の方向と垂直な方向に対するピエゾ抵抗係数である。シリコンにおいては、ピエゾ抵抗係数ΠV，ΠPの符号は互いに異なる。例えば、シリコン結晶の［１００］方向に応力が印加された場合のΠPは−１０２×１０-11／Ｐａであり、ΠVは５３．４×１０-11／Ｐａである。
【００３５】
式（１０），（１１），（１２）より、ｘ軸方向に応力σが印加されたときのドレイン層１４とソース層１６との間の電気抵抗Ｒ（σ）は次のようになる。
【数１１】
0005410649.tif 000010
ここで、Ｒ0＝Ｒ（σ）が成り立つための条件は、次式で表される。
【数１２】
0005410649.tif 000011
【００３６】
本実施の形態においては、まずＭＯＳトランジスタ１０の使用温度Ｔが決まれば、シリコン基板１２に印加される所定の応力の大きさσ（Ｔ）を、式（９）から算出することができる。算出された所定の応力の大きさσ（Ｔ）を式（１４）に代入することによって、式（１４）を満たす電気抵抗ｒ1，ｒ2，ＲDが算出される。そこで、ＭＯＳトランジスタ１０の各電気抵抗を、上記の算出された値に設定する。これにより、使用温度Ｔ付近ではＲ0＝Ｒ（σ）がほぼ成立し、ドレイン層１４とソース層１６との間の電気抵抗に対する応力の影響が抑制される。
【００３７】
ＭＯＳトランジスタ１０におけるドレイン層の電気抵抗ＲDが、チャネル２８，３０の電気抵抗ｒ1，ｒ2に比べて無視できるほど小さい場合には、式（１４）は以下のように簡略化される。
【数１３】
0005410649.tif 000012
式（１５）によれば、ドレイン層１４とソース層１６との間の電気抵抗に対する応力の影響が抑制するための電気抵抗ｒ1，ｒ2を容易に設定することができる。
【００３８】
例えば、ドレイン層の電気抵抗がチャネルの電気抵抗ｒ1，ｒ2よりも一桁以上小さく、かつ、ドレイン層１４とソース層１６との間の電気抵抗が５０ｍΩのＭＯＳトランジスタ１０を設計する場合であって、さらに、最も使用頻度が高いときのデバイス温度が１５０℃である場合には、
（数１４）
σ（１５０）＝５×１０-6×１７０×１０9×（１５０−２５）
＝１．０６×１０8［Ｐａ］                    ・・・（１６）
（但し、実装基板はアルミナ基板であって、Δα＝５×１０-6／℃である。Ｔ0は２５℃とする）。
【数１５】
0005410649.tif 000013
となる。（ｒ1×ｒ2）／（ｒ1＋ｒ2）＝５０ｍΩ、  かつ、ｒ2／ｒ1＝０.４４２を満たすチャネルの電気抵抗はｒ1＝１６３．１ｍΩ、ｒ２＝７２．１ｍΩである。このチャネルの電気抵抗ｒ1，ｒ2を有するＭＯＳトランジスタ１０を構成する。これにより、デバイス温度１５０℃付近において、ドレイン層１４とソース層１６との間の電気抵抗に対する応力の影響を抑制できる。
【００３９】
ＭＯＳトランジスタ１０のチャネル２８，３０の電気抵抗ｒ1，ｒ2は、チャネルの長さＬ1，Ｌ2にそれぞれ比例し、チャネルの幅Ｗ1，Ｗ2にそれぞれ反比例する。
【００４０】
例えば、チャネルの長さＬ1，Ｌ2が互いに等しい場合には、チャネルの幅Ｗ1，Ｗ2を用いて、式（１５）を以下のように変形してもよい。
【数１６】
0005410649.tif 000014
【００４１】
あるいは、チャネルの幅Ｗ1，Ｗ2が互いに等しい場合には、チャネルの長さＬ1，Ｌ2を用いて、式（１５）を以下のように変形してもよい。
【数１７】
0005410649.tif 000015
【００４２】
あるいは、チャネルの長さＬ1，Ｌ2とチャネルの幅Ｗ1，Ｗ2とがそれぞれ自由に設定される場合には、式（１５）を以下のように変形してもよい。
【数１８】
0005410649.tif 000016
【００４３】
式（１８），（１９），（２０）によれば、チャネルの長さやチャネルの幅などのサイズを設定することによって、ドレイン層１４とソース層１６との間の電気抵抗に対する応力の影響が抑制されたＭＯＳトランジスタ１０を実現することができる。
【００４４】
（第二の実施の形態）
図５は、本発明に係るＮ型導電性のＭＯＳトランジスタ５０の上面図を示したものである。図６は、図５のＣ１−Ｃ２間の断面構造図を示したものである。以下、第一の実施の形態と重複する構成要素については、同一符号を付して、説明を省略する。
【００４５】
ドレイン層１４は、シリコン基板１２の裏面側に形成されたＮ型拡散層である。第一の実施の形態とは異なり、ドレイン層１４はシリコン基板１２の表面に露出されない。
【００４６】
ボディ層１８は、シリコン基板１２の表面側からボロン，インジウムなどのＰ型ドーパントが添加され、拡散されて形成されたＰ型拡散層である。あるいは、ドレイン層１４が形成されたシリコン基板に対して、エピタキシャル成長によって堆積されたＰ型ドーパントを含むシリコンエピタキシャル層であってもよい。ボディ層１８には、ドレイン層１４に含まれるＮ型ドーパントの濃度よりも高い濃度のＰ型ドーパントが含まれる。
【００４７】
ソース層１６は、シリコン基板１２の表面側からＮ型ドーパントが添加され拡散さて、ボディ層１８の領域内に形成されたＮ型拡散層である。
【００４８】
シリコン基板１２には、絶縁層２０とゲート電極層２２との積層構造が形成される領域内に、トレンチ（溝）が形成される。図６の断面図に示すように、トレンチの底辺は、ボディ層１８よりも深いところに、特に、ドレイン層１４内に位置するように形成される。
【００４９】
絶縁層２０は、トレンチの側壁及び底辺を含めたシリコン基板１２の表面を酸化させて、あるいは、トレンチの側壁及び底辺を含めたシリコン基板１２の表面に酸化物を堆積させることによって形成される。
【００５０】
ゲート電極層２２は、Ｎ型あるいはＰ型のドーパントを含む多結晶シリコン（ポリシリコン）、あるいは、アルミニウム，タングステンなどの金属を、絶縁層２０の表面に堆積させることによって形成される。図６の断面図に示すように、ゲート電極層２２と絶縁層２０との積層構造は、トレンチ内部を埋めるように、かつ、シリコン基板１２の表面ではソース層１６の一部を覆うように形成される。
【００５１】
ソース電極層２６は、シリコン基板１２の表面に露出されたボディ層１８とソース層１６の一部との境界を跨ぐ領域上に、アルミニウム，タングステン，銅などの金属をそれぞれ堆積させることによって形成される。
【００５２】
また、ＭＯＳトランジスタ５０は、シリコン基板１２の裏面に形成されたドレイン電極層２４と接着層とを介して実装基板上に実装される。
【００５３】
ドレイン電極層２４には、ソース電極層２６の電位よりも高い電位が印加される。更に、ゲート電極層２２に所定の電圧が印加された場合には、ボディ層１８と絶縁層２０との界面近傍のボディ層１８側の領域がＮ型導電性領域に反転し、チャネル５２，５４が形成される。チャネル５２は、ソース層１６からｘ軸と平行な方向に延びるチャネルであり、その長さは、図６に示したＬ1である。チャネル５２は、トレンチの側壁に沿ってシリコン基板１２の表面からｚ軸と平行な方向に延びるチャネルであり、その長さは図６に示したＬ2である。チャネル５２，５４が形成されると、ドレイン層１４とソース層１６との間は、チャネル５２，５４のそれぞれを介して導通するので、ドレイン電極層２４からソース電極層２６に向かって電流が流れる。
【００５４】
シリコン基板１２に応力が印加されない場合は、ドレイン層１４とソース層１６との間の電気抵抗Ｒ0は次式で表される。
（数１９）
Ｒ0＝ｒ1＋ｒ2＋ＲD  ・・・（２１）
ここで、ｒ1はチャネル５２の電気抵抗であり、ｒ2はチャネル５４の電気抵抗である。
【００５５】
第一の実施の形態と同様に、ドレイン電極層２４とソース電極層２６との間に電流が流れると、ジュール熱の発生によってデバイス温度が変化し、シリコン基板１２の表面に対して水平な方向に応力が印加される。以下では、シリコン基板１２に対して印加される応力の方向を、図５のｘ軸方向とする。
【００５６】
シリコン基板１２に応力σが印加されると、ＭＯＳトランジスタ５０に含まれる各電気抵抗は、ピエゾ抵抗効果によって変動する。ｘ軸方向に応力σが印加されたときのドレイン層１４とソース層１６との間の電気抵抗Ｒ（σ）は次のようになる。
（数２０）
Ｒ（σ）＝（１＋ΠPσ）ｒ1＋（１＋ΠVσ）ｒ2＋（１＋ΠVσ）ＲD  ・・・（２２）
ここで、Ｒ0＝Ｒ（σ）が成り立つための条件は、次式で表される。
【数２１】
0005410649.tif 000017
【００５７】
本実施の形態においては、式（２３）のΠP，ΠVに、ｘ軸方向に応力が印加された場合のシリコンのピエゾ抵抗係数を代入し、その結果として得られる数式を満たすように電気抵抗ｒ1，ｒ2，ＲDが算出される。そこで、ＭＯＳトランジスタ５０の各電気抵抗を、上記の算出された値に設定する。これによりＲ0＝Ｒ（σ）がほぼ成立し、ドレイン層１４とソース層１６との間の電気抵抗に対する応力の影響が抑制される。
【００５８】
ＭＯＳトランジスタ５０におけるドレイン層の電気抵抗ＲDが、チャネル５２，５４の電気抵抗ｒ1，ｒ2に比べて無視できるほど小さい場合には、式（２３）は以下のように簡略化される。
【数２２】
0005410649.tif 000018
式（２４）によれば、ドレイン層１４とソース層１６との間の電気抵抗に対する応力の影響が抑制されるために必要な電気抵抗ｒ1，ｒ2を容易に算出することができる。
【００５９】
例えば、ドレイン層の電気抵抗がチャネルの電気抵抗ｒ1，ｒ2よりも一桁以上小さく、かつ、ドレイン層１４とソース層１６との間の電気抵抗が５０ｍΩのＭＯＳトランジスタ１０を設計する場合は、以下のようになる。
【数２３】
0005410649.tif 000019
ｒ1＋ｒ2＝５０ｍΩ、かつ、ｒ2／ｒ1＝１．９１を満たすチャネルの電気抵抗はｒ1＝１７．１８ｍΩ、ｒ２＝３２．８２ｍΩである。このチャネルの電気抵抗ｒ1，ｒ2を有するようにＭＯＳトランジスタ１０を構成する。これにより、ドレイン層１４とソース層１６との間の電気抵抗に対する応力の影響を抑制できる。
【００６０】
ＭＯＳトランジスタ５０のチャネル５２，５４の電気抵抗ｒ1，ｒ2は、チャネルの長さＬ1，Ｌ2にそれぞれ比例する。また、ＭＯＳトランジスタ５０においては、チャネル５２，５４の幅Ｗは同じである。したがって、式（２５）を以下のように変形してもよい。
【数２４】
0005410649.tif 000020
【００６１】
式（２６）によれば、チャネルの長さを設定することによって、ドレイン層１４とソース層１６との間の電気抵抗に対する応力の影響が抑制されたＭＯＳトランジスタ５０を実現することができる。
【００６２】
（他の実施の形態）
Ｎ型導電性のＭＯＳトランジスタ１０，５０において、Ｎ型半導体領域をＰ型半導体領域に、Ｐ型半導体領域をＮ型半導体領域にそれぞれ置き換えることによって、本発明に係るＰ型導電性のＭＯＳトランジスタが実現される。Ｐ型導電性のＭＯＳトランジスタの動作は、Ｎ型導電性のＭＯＳトランジスタの動作とは極性が反対になるだけである。さらに、Ｐ型導電性のＭＯＳトランジスタにおける応力の影響を抑制する手段についても、Ｎ型導電性のＭＯＳトランジスタ１０，５０と同様に実現されるので、以下での説明は省略する。
【図面の簡単な説明】
【００６３】
【図１】従来のＮ型ＭＯＳトランジスタ７０の断面構造を示す図である。
【図２】本発明の第一の実施の形態に係るＮ型導電性のＭＯＳトランジスタ１０の上面図である。
【図３】本発明の第一の実施の形態に係るＮ型導電性のＭＯＳトランジスタ１０の断面構造（図２のＡ１−Ａ２間）を示す図である。
【図４】本発明の第一の実施の形態に係るＮ型導電性のＭＯＳトランジスタ１０の断面構造（図２のＢ１−Ｂ２間）を示す図である。
【図５】本発明の第二の実施の形態に係るＮ型導電性のＭＯＳトランジスタ５０の上面図である。
【図６】本発明の第二の実施の形態に係るＮ型導電性のＭＯＳトランジスタ５０の断面構造（図５のＣ１−Ｃ２間）を示す図である。
【符号の説明】
【００６４】
１０，５０，７０  ＭＯＳトランジスタ、１２  シリコン基板、１４  ドレイン層、１６  ソース層、１８  ボディ層、２０，８０  絶縁層、２２，８２  ゲート電極層、２４，８４  ドレイン電極層、２６，８６  ソース電極層、２８，３０，５２，５４，８８  チャネル。
【図１】
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【図２】
0005410649.tif 000029
【図３】
0005410649.tif 000030
【図４】
0005410649.tif 000031
【図５】
0005410649.tif 000032
【図６】
0005410649.tif 000033