(57)【特許請求の範囲】
【請求項１】
プロセッサと、
統合入出力（ＩＩＯ）ロジックと、
を有する集積回路装置であって、
前記ＩＩＯロジックの少なくとも一部はハードウェア内にあり、前記ＩＩＯロジックは、前記プロセッサと１以上のＩ／Ｏ装置との間の通信のサポートを提供し、
前記ＩＩＯロジックにより生成される側波帯信号は、前記プロセッサの電力管理状態を変更させるためのものである集積回路装置。
【請求項２】
前記ＩＩＯロジックは、前記ＩＩＯがアウェイクしていることを示す信号を生成する側波帯制御ロジックを有する、請求項１記載の装置。
【請求項３】
前記プロセッサは、前記ＩＩＯロジックの電力管理状態を変更させる信号を生成する側波帯制御ロジックを有する、請求項１記載の装置。
【請求項４】
前記プロセッサは、前記プロセッサがアウェイクしていることを示す信号を生成する側波帯制御ロジックを有する、請求項１記載の装置。
【請求項５】
前記プロセッサは、前記ＩＩＯロジックがオン又はオフされることをリクエストする、請求項１記載の装置。
【請求項６】
前記ＩＩＯロジックは、電力が前記ＩＩＯロジック内で十分であり、前記リクエストがアサートされていることを示す信号を生成する、請求項５記載の装置。
【請求項７】
前記プロセッサから前記ＩＩＯロジックに送信されるデータを格納する第１ＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ  Ｆｉｒｓｔ−Ｏｕｔ）装置と、
前記ＩＩＯロジックから前記プロセッサに送信されるデータを格納する第２ＦＩＦＯ装置と、
をさらに有する、請求項１記載の装置。
【請求項８】
前記ＩＩＯロジックに関する１以上のオプションを示す１以上のヒューズをさらに有する、請求項１記載の装置。
【請求項９】
前記プロセッサと前記ＩＩＯロジックとの周波数選択を実行する単一の周波数選択ロジックをさらに有する、請求項１記載の装置。
【請求項１０】
前記プロセッサは、１以上のプロセッサコアを有する、請求項１記載の装置。
【請求項１１】
プロセッサと、
統合入出力（ＩＩＯ）ロジックと、
を有する集積回路装置であって、
前記ＩＩＯロジックの少なくとも一部はハードウェア内にあり、前記ＩＩＯロジックは、前記プロセッサと１以上のＩ／Ｏ装置との間の通信のサポートを提供し、
前記プロセッサにより生成される側波帯信号は、前記ＩＩＯロジックの電力管理状態を変更させるためのものである集積回路装置。
【請求項１２】
前記プロセッサは、前記側波帯信号を生成する側波帯制御ロジックを有する、請求項１１記載の装置。
【請求項１３】
前記ＩＩＯロジックは、前記ＩＩＯがアウェイクしていることを示す信号を生成する側波帯制御ロジックを有する、請求項１１記載の装置。
【請求項１４】
前記ＩＩＯロジックは、前記プロセッサの電力管理状態を変更させる信号を生成する側波帯制御ロジックを有する、請求項１１記載の装置。
【請求項１５】
前記プロセッサは、ＰＥＣＩ（Ｐｌａｔｆｏｒｍ  Ｅｎｖｉｒｏｎｍｅｎｔａｌ  Ｃｏｎｔｒｏｌ  Ｉｎｔｅｒｆａｃｅ）リクエストに応答して、前記ＩＩＯロジックを完全にウェイクすることなく前記ＩＩＯロジックにおいて電力ランプアップを実行させる信号を生成する側波帯制御ロジックを有する、請求項１１記載の装置。
【請求項１６】
前記ＩＩＯロジックは、システムメモリと１以上のＩ／Ｏ装置との間でデータを通信する、請求項１１記載の装置。
【請求項１７】
第１ハードウェア回路が、プロセッサ又はＩＩＯロジックの電力管理状態を変更させる第１信号を生成するステップと、
前記第１信号に応答して、第２ハードウェア回路が、前記プロセッサ又は前記ＩＩＯロジックの１つがアウェイクしていることを示す第２信号を生成するステップと、
を有する方法であって、
前記プロセッサ及び前記ＩＩＯロジックは同一の集積回路ダイ上にあり、
前記ＩＩＯロジックは、前記プロセッサと１以上のＩ／Ｏ装置との間の通信のサポートを提供する方法。
【請求項１８】
前記ＩＩＯロジックを介しシステムメモリと１以上のＩ／Ｏ装置との間でデータを通信するステップをさらに有する、請求項１７記載の方法。
【請求項１９】
前記プロセッサから前記ＩＩＯロジックに送信されたデータを第１ＦＩＦＯに格納し、前記ＩＩＯロジックから前記プロセッサに送信されたデータを第２ＦＩＦＯに格納するステップをさらに有する、請求項１７記載の方法。
【請求項２０】
単一の周波数選択ロジックが、前記プロセッサと前記ＩＩＯロジックとの周波数選択を実行するステップをさらに有する、請求項１７記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般に電子分野に関する。より詳細には、本発明の実施例は、プロセッサと入出力（Ｉ／Ｏ）ハブとの統合のための技術に関する。
【背景技術】
【０００２】
いくつかの現在の実現形態では、プロセッサは、Ｉ／Ｏハブ（ＩＯＨ）を介し入出力（Ｉ／Ｏ）装置と通信する。さらに、プロセッサは、ＩＯＨと異なる集積回路（ＩＣ）装置上に設けられてもよい。バスは、これらのＩＣ装置間で通信するため利用されてもよい。
【０００３】
しかしながら、このような実現形態は、ＩＣ装置間の信号の通信に関する遅延などによって速度を低下させ、ＩＣ装置間の通信を可能にするため要求される追加的な回路の存在などのため、電力消費を増大させるかもしれない。
【図面の簡単な説明】
【０００４】
詳細な説明が、添付した図面を参照して提供される。図面では、参照番号の最左桁は、参照番号が初めて出現した図面を特定する。異なる図面において同一の参照番号を使用することは、同様の又は同一のアイテムを示す。
【図１】図１は、ここに開示される各種実施例を実現するのに利用可能な計算システムの実施例のブロック図を示す。
【図２】図２は、いくつかの実施例によるプロセッサの各部分間でやりとりされる信号又はメッセージを示す。
【図３】図３は、いくつかの実施例によるプロセッサの各部分間でやりとりされる信号又はメッセージを示す。
【図４】図４は、ここに開示される各種実施例を実現するのに利用可能な計算システムの実施例のブロック図を示す。
【図５】図５は、ここに開示される各種実施例を実現するのに利用可能な計算システムの実施例のブロック図を示す。
【図６】図６は、いくつかの実施例によるプロセッサの各部分間でやりとりされる信号又はメッセージを示す。
【図７】図７は、いくつかの実施例によるプロセッサの各部分間でやりとりされる信号又はメッセージを示す。
【発明を実施するための形態】
【０００５】
以下の説明では、各種実施例の完全な理解を提供するため、多数の具体的な詳細が提供される。しかしながら、一部の実施例は特定の詳細なしに実現されてもよい。他の例では、周知の方法、手順、コンポーネント及び回路は、実施例を不明りょうにしないように詳細には説明されていない。
【０００６】
一部の実施例は、遅延の低減、電力消費の低減、ダイサイズの低減及び／又は計算装置における電力管理に係る複雑さの低減のための技術に関する。さらに、一部の実施例は、例えば、電力状態操作／制御をさらに高度化するため、２つの一体化されたコンポーネントの間のより大きな制御及び／又は通信帯域幅を可能にする。
【０００７】
実施例では、ＩＯＨは、プロセッサ（以下でより詳細に説明される１以上のプロセッサコアを含むものであってもよい）と同じＩＣ装置上に統合されてもよい。これは、オフチップ通信にのみ必要とされるロジックの削除を可能にする。例えば、インターコネクト（物理リンクなど）を介しオフチップの信号の送信に関するロジックが削除されてもよい。また、物理リンクの送信、トレーニング、テスト、電力状態管理などを通常制御するロジックが削除されてもよい。
【０００８】
物理リンクと追加的なロジックとが削除されたとしても、他の既存のロジック、通信プロトコル、設計要求などとの互換性を可能にするため、同一の通信機構が、一部の実施例において維持されてもよい。例えば、ＱＰＩ（Ｑｕｉｃｋ  Ｐａｔｈ  Ｉｎｔｅｒｃｏｎｎｅｃｔ）ベースプロセッサにおいて、ＱＰＩ物理レイヤと下位のリンクレイヤとが削除されてもよい。付随するＩＯＨのため、物理レイヤがあってもよい。
【０００９】
一部の実施例では、以下の１以上が統合されたＩＯＨ（ＩＩＯ）とプロセッサとを提供するため利用されてもよい。
【００１０】
１．例えば、高速回路と電力チャレンジなどを解消するため、プロセッサコンポーネントとＩＩＯとを接続するためのよりワイドな及び／又はより低速なバス／インターコネクト（例えば、統合されていないプロセッサとＩＯＨとを接続するバス／インターコネクトと比較したとき）
２．プロセッサと統合されたＩＩＯとの間の決定的なデータ伝送を可能にする１以上のＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ  Ｆｉｒｓｔ−Ｏｕｔ）装置
３．プロセッサとＩＩＯとの間のリンクの電力アップ及びダウンを通知する１以上の側波帯信号
４．プロセッサを含む計算システムのシャットダウン又はウェイクアップを何れかのサイドが開始することを可能にするプロトコル
５．低電力状態の粒度／深さをさらに制御するための任意的な側波帯信号、及び／又は
６．共通の機構を利用する追加的な信号（例えば、より大きなスペース／電力の低減のためなど）
上述された要素の１以上が各種計算環境において提供されてもよい。より詳細には、図１は、実施例による計算システム１００の各部分のブロック図を示す。
【００１１】
システム１００は、プロセッサ部分１０２を有するＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）１０１（又はより一般にはプロセッサ）を含む。ＣＰＵ１０１のコンポーネントは、単一のＩＣダイ上にあってもよい。ＣＰＵ１０１は、例えば、図５などを参照して説明される１以上のプロセッサ（又はプロセッサコア）を有してもよい。プロセッサ１０２は、プライベート又は共有キャッシュ、実行ユニット、１以上のメモリ／グラフィックス制御モジュールなど（図示せず）の各種コンポーネントを有してもよい。さらに、ＣＰＵ１０１は、システムメモリ１０６などの他のコンポーネントとバス１０４を介し通信してもよい。メモリ１０６は、例えば、１以上のＩ／Ｏ装置と通信されるＣＰＵ１０１の指示によりデータを格納する。装置１０７は、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔ）（及びＰＣＩ  ｅｘｐｒｅｓｓ（ＰＣＩｅ）  ｓｐｅｃｉｆｉｃａｔｉｏｎ，Ｒｅｖｉｓｉｏｎ  ２．０，２００６などのそれの変形）、及び／又は一部の実施例ではＤＭＩ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ｉｎｔｅｒｆａｃｅ）などの他の専用又は非専用Ｉ／Ｏインターコネクトに従って通信する周辺装置であってもよい。以下にさらに説明されるように、ＣＰＵ１０１は、上述されたＰＣＩｅ  ｓｐｅｃｉｆｉｃａｔｉｏｎ及び／又はＤＭＩに従って装置１０７と通信するためのサポートを提供するＩＩＯ１２０を有してもよい。
【００１２】
図１に示されるように、プロセッサ１０２は、プロトコルロジック１０８（例えば、システム１００をシャットダウン又はウェイクするためのサポートを提供するためなど）、上位リンクレイヤロジック１１０（例えば、ＩＩＯ１２０との上位リンクレイヤ通信サポートのためのリンクサポートを提供するためなど）及び側波帯制御ロジック１１２（例えば、上述されるようなＱＰＩ物理レイヤと下位リンクレイヤとの削除の代わりに側波帯通信サポートを提供するためなど）を有してもよい。実施例では、上位リンクレイヤロジックは、バーチャルチャネルキュー、フロー制御及び／又はクレジットロジック、ＣＲＣ（Ｃｙｃｌｉｃａｌ  Ｒｅｄｕｎｄａｎｃｙ  Ｃｈｅｃｋ）チェック及び／又は生成ロジック、パラメータ交換ロジックなどの１以上を有してもよい。さらに、いくつかの実施例によると、削除された下位リンクレイヤは、Ｐｈｉｔ／Ｆｌｉｔアセンブリ／デアセンブリ／ｓｗｉｚｚｌｉｎｇ、物理レイヤ制御レジスタ、リンク電力（例えば、Ｌ０ｓなど）及び幅モード、リンク初期化／トレーニングなどを含むものであってもよい。
【００１３】
ＩＩＯ１２０は、側波帯制御ロジック１２４（例えば、ロジック１１２と側波帯信号を通信するためなど）、１以上のＦＩＦＯ１２６（例えば、インターコネクト／バス１２７を介し上位リンクレイヤ１１０とＩＩＯ１２０との間の決定的なデータ伝送を可能にするためなど）、リンクロジック１２８（例えば、プロセッサ１０２とＩＩＯ１２０との間の通信のためのリンクサポートを提供するためなど）、及びプロトコルロジック１３０（例えば、システム１００をシャットダウン又はウェイクするためのサポートを提供するためなど）を有してもよい。
【００１４】
実施例では、相対的に広い及び／又は低速なバス／インターコネクト１２７は、高速回路及び電力チャレンジを解消するようにしてもよい（例えば、非統合プロセッサとＩＯＨとを接続するバス／インターコネクトと比較するとき）。一実施例では、バス１２７は、４倍広くされ、周波数を４倍まで低減することを可能にする。有効ビットが、より大きなフレキシビリティ（ヌルフリット（ｎｕｌｌ  ｆｌｉｔ）は現在任意的であるなど）を可能にし、及び／又はテスタモードをサポートするため追加されてもよい。
【００１５】
いくつかの実施例では、（ＩＩＯ１２０へ及びから）双方向に向かうＦＩＦＯ１２６が追加される。プロセッサ１０２のコンポーネント（ロジック１１０など）とＩＩＯ１２０との間でデータを伝送するとき、データはライトポインタに基づきＦＩＦＯに書き込まれ、リードポインタに基づき受信機により読まれる。ライトポインタとリードポインタとの分離は、例えば、プロセッサ１０２のコンポーネント（ロジック１１０など）とＩＩＯ１２０との間のクロックスキュー差を考慮するなどのためにプログラム可能であってもよい。これは、フレキシビリティ、より詳細な粒度の電力状態などのために異なるＰＰＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ  Ｌｏｏｐ）のプロセッサ１０２及びＩＩＯ１２０が外れることを可能にする。
【００１６】
実施例では、以下の側波帯信号が利用される（例えば、ロジック１１２，１２４などを介し）。
【００１７】
１．ＩＩＯ１２０から：
Ａ．ＩＩＯ＿ｗａｋｅ−ＩＩＯ１２０は、低電力モードにあるシステム１００をウェイクすることを要求する。
Ｂ．ＩＩＯ＿ｉｓ＿ａｗａｋｅ−ＩＩＯ１２０は、アウェイクし、機能してもよい（例えば、電力はランプされ、ＰＬＬはロックされるなど）。
【００１８】
２．プロセッサ１０２から：
Ａ．ｐｒｏｃｅｓｓｏｒ＿ｗａｋｅ（ＷＡＫＥＵＰ＿ＩＩＯ＿ＰＬＬなど）−プロセッサ１０２は、低電力モードにあるシステム１００をウェイクすることを要求する。
Ｂ．ｐｒｏｃｅｓｓｏｒ＿ｉｓ＿ａｗａｋｅ（ＢＧＦＲｕｎなど）−プロセッサ１０２はアウェイクする。一部の実施例では、当該信号はまた、プロセッサ１０２とＩＩＯ１２０との双方がアウェイクされることを示すものであってもよい。さらに、プロセッサ１０２は、ＣＰＵ１０１のチップ全体がＩＩＯ＿ｉｓ＿ａｗａｋｅ信号に基づきアップし、実行準備ができたときを判断してもよい。この信号は、ＦＩＦＯポインタをリセットし、ＦＩＦＯ１２６がデータを伝送することを可能にする。
【００１９】
図２〜３は、一部の実施例によると、プロセッサ１０２とＩＩＯ１２０との間でやりとりされる信号／メッセージを示す。図２は、低電力状態（Ｃ６／Ｃ７など）へのエントリを示す。図３は、図２に示されるケースほど低くない中程度の低電力状態（Ｃ３など）へのエントリを示す（例えば、より速いウェイク時間などによる）。さらに、図２〜３は、“０”が“ｎｏｔ”を示し、“１”が“ｙｅｓ”を示す具体例を示したとしても、各種実施例は、他のタイプのシンボルであるｒｅｖｅｒｓｅ０／１などを用いることによって実現されてもよい。
【００２０】
図２に示されるように、プロセッサ１０２から送信されるＰｏｗｅｒ  Ｍａｎａｇｅｍｅｎｔ  Ｒｅｑｕｅｓｔ（ＰＭＲＥＱ）を含む１以上のハンドシェイク（ＱＰＩなどによる）が実行される。ＩＩＯ１２０は、Ｃｏｍｐｌｅｔｅｄ（ＣＭＰＤ）信号により応答する。プロセッサ１０２は、Ｌ１状態へのエントリを要求する。ＩＩＯ１２０は、Ｌ１リクエストをアクノリッジする。ハンドシェイク後、側波帯信号が、図示されるように送信される。図示されるように、プロセッサは、ｐｒｏｃｅｓｓｏｒ＿ｉｓ＿ａｗａｋｅとｐｒｏｃｅｓｓｏｒ＿ｗａｋｅとの間でそれのＰＬＬをロック解除してもよい。また、ＩＩＯは、ＩＩＯ＿ｗａｋｅとｐｒｏｃｅｓｓｏｒ＿ｉｓ＿ａｗａｋｅとの間でロックアウトウィンドウを有してもよい（例えば、所望しないコーナーケースを回避するためウェイクを開始しないなどのため）。さらに、ｐｒｏｃｅｓｓｏｒ＿ｗａｋｅとＩＩＯ＿ｉｓ＿ａｗａｋｅとの間で、ＩＩＯはそれのＰＬＬをロック解除する。
【００２１】
同様のハンドシェイクが、図３のやりとりにおいて実行されてもよい。ｐｒｏｃｅｓｓｏｒ＿ｗａｋｅとＩＩＯ＿ｉｓ＿ａｗａｋｅ信号は、図２のケースと比較すると送信されない。中程度の低電力状態からウェイクするため、実施例では、ウェイクを開始するため、ｐｒｏｃｅｓｓｏｒ＿ｉｓ＿ａｗａｋｅを送信するプロセッサ又はＩＩＯ＿ｗａｋｅをアサートするＩＩＯをサポートする。同じ機構は、プロセッサ／ＩＩＯが完全に電源ダウンする前に行われる早期のウェイクイベントを処理してもよい。例えば、図３は、プロセッサ／ＩＩＯが最も深い電力状態に移行する前にプロセッサがウェイクを開始する具体例を示す。
【００２２】
さらに、ＩＩＯ又はプロセッサは、低電力状態からウェイクを開始してもよい（例えば、ＱＰＩメッセージなしなど）。これは、アナログレベル及びレベル件手記によりＱＰＩにおいて以前は実行された。実施例では、ＩＩＯは、ＩＩＯ＿ｗａｋｅをアサートすることによってウェイクを開始する。プロセッサは、ｐｒｏｃｅｓｓｏｒ＿ｗａｋｅをアサートすることによってウェイクを開始してもよい。ウェイク信号が送信されると、残りの信号が、ウェイクを完了させるため特定の順序で送信されてもよい。
【００２３】
例えば、ＩＩＯにより開始されたウェイクについて、以下のシーケンスが実行される（信号が通常はハイであることを仮定するが、もちろん、いくつかの実施例では反対の実装が想定されることを仮定する）：
ＩＩＯ＿ｗａｋｅ    ０−＞１
ｐｒｏｃｅｓｓｏｒ＿ｗａｋｅ    ０−＞１
ＩＩＯ＿ｉｓ＿ａｗａｋｅ    ０−＞１（＊）
ｐｒｏｃｅｓｓｏｒ＿ｉｓ＿ａｗａｋｅ    ０−＞１
プロトコル（＊によりマーク付けされる）はまた、ＩＩＯが低電力状態（他の中程度の低電力状態）中にすでにアウェイクされることをサポートする。この場合、ＩＩＯ＿ｉｓ＿ａｗａｋｅは、当該ポイントまでにすでにアサートされているかもしれない。
【００２４】
いくつかの実施例では、任意的な側波帯信号が、以下の１以上などのＩＩＯとプロセッサとの間のより多くの粒度／制御電力モードについて利用される。
【００２５】
１．プロセッサから：
Ａ．ＦｏｒｃｅＰｗｒＲａｍｐ（ＰＣＵｔｏＩＩＯＦｏｒｃｅＲｍｐ）−プロセッサは、ＩＩＯにそれの電力をオン又はオフするよう要求する。これは、プロセッサがウェイク使用としているが、ＩＩＯが完全にウェイクされていないことを知っているモードに有用である。フルプロトコルを経るのでなく、電力のみが、例えば、プロセッサのためにＩＩＯにおいてリピータを用いることを可能にするためオンされる必要がある。
【００２６】
２．ＩＩＯから：
Ａ．ＰｗｒＧｏｏｄ（ＩＩＯｔｏＰＣＵＰｗｒＧｄ）−ＩＩＯは、電力がＩＩＯ内で十分であることを示し、プロセッサのＦｏｒｃｅＰｗｒＲａｍｐがアサートされる。
【００２７】
各種実施例では、追加的な信号がまた、共通の機構（より多くのスペース／電力低減）を利用するため用いられてもよい。例えば、チップにある共通のインフラストラクチャ機能は、以下のような追加的な低減のため組み合わされてもよい。
（１）ヒューズ−いくつかの共通のヒューズとヒューズブロックとの分離は、もはや必要とされない。特有のＩＩＯヒューズオプションのために追加された追加的なヒューズなどを備える単一のヒューズブロックが利用されてもよい。インタフェースは、例えば、プロセッサブロックの残りに接続されるヒューズバスと同一であってもよいＩＩＯとのシリアルダウンロードヒューズバスであってもよい。
（２）周波数選択−非統合コンポーネントは、一般にキーインタフェースの周波数を選択するための別々の機構を必要とする。この選択機構は、電力サイクルのリセットと、２つのコンポーネントの間の注意深い協調とを求める。統合されたＩＩＯとプロセッサによって、１つの周波数選択ロジックが取り除かれてもよく、ＩＩＯとプロセッサとの双方が、単一の周波数選択ロジックから選択されてもよい。これは、クロックレシオを反映する側波帯信号により実行されてもよい。
【００２８】
実施例では、ＩＩＯは、ＩＯＨが別のプロセッサをリセットするのと同じ方法によりプロセッサをリセットする。さらに、ピンを駆動するための回路が、電力／スペースの低減のため取り除かれてもよい。
【００２９】
図４は、本発明の実施例による計算システム４００のブロック図を示す。システム４００は、１以上のエージェント４０２−１〜４０２−Ｍ（まとめて“エージェント４０２”として参照される）。実施例では、エージェント４０２の１以上は、図１又は５を参照して説明される計算システムなどの計算システムのコンポーネントの何れかであってもよい。
【００３０】
図４に示されるように、エージェント４０２は、ネットワーク網４０４を介し通信してもよい。一実施例では、ネットワーク網４０４は、各種エージェント（計算装置など）がデータを通信することを可能にするコンピュータネットワークを有してもよい。実施例では、ネットワーク網４０４は、シリアル（ポイント・ツー・ポイントなど）リンク及び／又は共有された通信ネットワークを介し通信する１以上のインターコネクト（又は相互接続ネットワーク）を含むものであってもよい。例えば、一部の実施例は、ＦＢＤリンクがメモリモジュールとホストコントローラ装置（プロセッサ又はメモリハブなど）とを接続するためのシリアルリンクである場合、完全にバッファされたデュアルインラインメモリモジュール（ＦＢＤ）との通信を可能にするリンク上のコンポーネントのデバッグ又は検証を実現するものであってもよい。デバッグ情報がチャネルトラフィックトレースキャプチャツール（１以上のロジック解析手段など）によってチャネルにおいて観察されるように、デバッグ情報がＦＢＤチャネルホストから送信されてもよい。
【００３１】
一実施例では、システム４００は、物理レイヤ、リンクレイヤ、ルーティングレイヤ、トランスポートレイヤ及び／又はプロトコルレイヤを含む階層化プロトコルスキームをサポートするものであってもよい。ネットワーク網４０４はさらに、ポイント・ツー・ポイント又は共有ネットワークのため、あるプロトコル（例えば、キャッシングプロセッサ又はキャッシングアウェアメモリコントローラなど）から他のプロトコルへのデータの伝送（パケット形式などによる）を実現するものであってもよい。また、一部の実施例では、ネットワーク網４０４は、１以上のキャッシュコヒーラントプロトコルに従う通信を提供するものであってもよい。
【００３２】
さらに、図４の矢印の方向により示されるように、エージェント４０２は、ネットワーク網４０４を介しデータを送受信してもよい。従って、いくつかのエージェントは一方向リンクを利用し、他のエージェントは通信用に双方向リンクを利用してもよい。例えば、１以上のエージェント（エージェント４０２−Ｍなど）はデータを（一方向リンク４０６などを介し）送信し、他のエージェント（エージェント４０２−２など）はデータを（一方向リンク４０８などを介し）受信し、いくつかのエージェント（エージェント４０２−１など）は、データを（双方向リンク４１０などを介し）送受信してもよい。
【００３３】
図５は、本発明の実施例によるポイント・ツー・ポイント（ＰｔＰ）コンフィギュレーションにより構成される計算システム５００を示す。特に、図５は、プロセッサ、メモリ及び入出力装置がいくつかのポイント・ツー・ポイントインタフェースにより相互接続されるシステムを示す。図１〜４を参照して説明される処理は、システム５００の１以上のコンポーネントにより実行されてもよい。
【００３４】
図５に示されるように、システム５００は複数のプロセッサを有してもよく、そのうちの２つのみであるプロセッサ５０２，５０４が簡単化のため示される。プロセッサ５０２，５０４はそれぞれ、メモリ５１０，５１２との通信を可能にするローカルメモリコントローラハブ（ＭＣＨ）５０６，５０８を有してもよい。メモリ５１０及び／又は５１２は、図１のメモリ１０６を参照して説明されたものなどの各種データを格納してもよい。図５に示されるように、プロセッサ５０２，５０４はまた、図１〜４を参照して説明されるものなどのＩＩＯロジック１２０を有してもよい。さらに、ＩＩＯロジック１２０が図５の各プロセッサについて示されるが、いくつかの実施例は単一のＩＩＯロジック１２０を利用してもよい。また、図５は１つのＩ／Ｏ装置又はＩ／Ｏ装置タイプに接続される各ＩＩＯロジック１２０を示すが、各ＩＩＯロジック１２０は、１以上のタイプのＩ／Ｏ装置に接続されてもよい。
【００３５】
実施例では、プロセッサ５０２，５０４は、図５を参照して説明されたプロセッサ５０２の１つであってもよい。プロセッサ５０２，５０４はそれぞれ、ＰｔＰインタフェース回路５１６，５１８を用いてＰｔＰインタフェース５１４を介しデータをやりとりしてもよい。また、プロセッサ５０２，５０４の１以上は、ＰｔＰインタフェース回路５２６，５２８，５３２を用いて個々のＰｔＰインタフェース（インタフェース５２４など）を介しチップセット５２０とデータをやりとりしてもよい。図５に示される実施例では、１つのみのプロセッサ（プロセッサ５０４）がチップセット５２０と通信してもよい。ＩＩＯロジック１２０を介し、プロセッサ（プロセッサ５０４など）は、ハイパフォーマンスグラフィックス回路５３４とデータをやりとりしてもよい。
【００３６】
少なくとも１つの実施例では、Ｉ／Ｏ機能がプロセッサ５０２／５０４に統合されてもよい。しかしながら、本発明の他の実施例は、図５のシステム５００内の他の回路、ロジックユニット又は装置に存在してもよい。さらに、本発明の他の実施例は、図５に示される複数の回路、ロジックユニット又は装置全体に分散されてもよい。
【００３７】
チップセット５２０は、バス５４０と通信してもよい（例えば、インタフェース回路５４１などを用いて）。バス５４０は、（例えば、図５に示されるような他のコンポーネントを介し又は図１に示されるように直接的にＩＩＯと通信してもよい）バスブリッジ５４２及びＩ／Ｏ装置５４３など、それと通信する１以上の装置を有してもよい。バス５４４を介し、バスブリッジ５４２は、キーボード／マウス５４５、通信装置５４６（コンピュータネットワーク４０５と通信するモデム、ネットワークインタフェース装置、又は他の通信装置など）、音声Ｉ／Ｏ装置及び／又はデータ記憶装置５４８などの他の装置と通信してもよい。データ記憶装置５４８は、プロセッサ５０２及び／又は５０４により実行可能なコード５４９を格納してもよい。
【００３８】
図６〜７は、いくつかの実施例によるプロセッサとＩＩＯロジックとの間でやりとりされる信号／メッセージを示す。図６は、ＩＩＯロジックを完全にウェイクすることなくＩＩＯロジックの電力をランプするＰＥＣＩ（例えば、プロセッサの熱管理のためのＰｌａｔｆｏｒｍ  Ｅｎｖｉｒｏｎｍｅｎｔ  Ｃｏｎｔｒｏｌ  Ｉｎｔｅｒｆａｃｅ）ベースのウェイクイベント／リクエストを収容するため、プロセッサにより開始されるウェイクを示す。一般に、ＰＥＣＩは、プロセッサの熱制御／処理を管理するのに利用されるプロセッサとの側波帯インタフェースを表す。それは、プロセッサのウェイク処理を可能にする１つの機構を反映する。それは、Ｉ／Ｏに関係しないウェイクイベントを提供し、ＩＩＯの利用を必要とする。図７は、図６に示されるＰＥＣＩリクエストによるウェイク後のプロセッサにより開始されるスリープを示す。さらに、図６〜７は、“０”が“ｎｏｔ”を示し、“１”が“ｙｅｓ”を示す具体例を示すが、各種実施例が、他のタイプのシンボルであるｒｅｖｅｒｓｅ  ０／１などを用いることによって実現されてもよい。
【００３９】
図６を参照して：
１．ＩＩＯ  ＰＬＬは実行中であってもよいし、そうでなくてもよい。
２．プロセッサは、ＦｏｒｃｅＰｗｒＲａｍｐ（ＰＣＵｔｏＩＩＯＦｏｒｃｅＲｍｐ）＝１の信号をＩＩＯロジックに送信する（ＰＥＣＩリクエストに応答して）。
３．必要である場合、ＩＩＯロジックは、電力をランプし、電力がランプされると、ＰｗｒＧｏｏｄ（ＩＩＯｔｏＰＣＵＰｗｒＧｄ）＝１をアサートする。
４．プロセッサは、ウェイクシーケンスを終了し、ＰＥＣＩリクエストにサービス提供することができる。
【００４０】
図７を参照して：
１．ＩＩＯ  ＰＬＬは、図６を参照して説明されたウェイクにより実行中である。
２．プロセッサは、ＦｏｒｃｅＰｗｒＲａｍｐ（ＰＣＵｔｏＩＩＯＦｏｒｃｅＲｍｐ）＝１の信号をＩＩＯロジックに送信する（ＰＥＣＩリクエストに応答して開始されたウェイクをイグジットするため）。
３．ＩＩＯロジックは、正しいデータを維持するため保持電力状態に入り、電力が保持状態になると、ＰｗｒＧｏｏｄ（ＩＩＯｔｏＰＣＵＰｗｒＧｄ）＝１をアサートする。
【００４１】
本発明の各種実施例では、図１〜７を参照して説明された処理が、上述されたプロセスを実行するようコンピュータをプログラムするのに利用される命令（又はソフトウェアプロシージャ）を格納したマシーン可読又はコンピュータ可読記憶媒体などを含むコンピュータプログラムプロダクトとして提供可能なハードウェア（回路など）、ソフトウェア、ファームウェア、マイクロコード又はこれらの組み合わせとして実現されてもよい。
【００４２】
記憶媒体は、揮発性及び／又は不揮発性メモリ（又はストレージ）を含むものであってもよい。例えば、不揮発性メモリは、ＲＯＭ（Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  ＰＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  ＥＰＲＯＭ）、ディスクドライブ（５２８など）、フロッピー（登録商標）ディスク、ＣＤ−ＲＯＭ（Ｃｏｍｐａｃｔ  Ｄｉｓｋ  ＲＯＭ）、ＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｋ）、フラッシュメモリ、光磁気ディスク、又は電子データ（命令などを含む）を格納可能な他のタイプの不揮発性マシーン可読媒体の１以上を含むものであってもよい。揮発性メモリは、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ  ＲＡＭ）、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  ＦＲＡＭ（登録商標））、ＳＲＡＭ（Ｓｔａｔｉｃ  ＲＡＭ）などの装置を含むものであってもよい。
【００４３】
また、“ロジック”という用語は、例えば、ソフトウェア、ハードウェア又はソフトウェアとハードウェアとの組み合わせを含むものであってもよい。マシーン可読媒体は、ここに説明されたものなどの記憶装置を含むものであってもよい。さらに、このようなコンピュータ可読媒体は、コンピュータプログラムプロダクトとしてダウンロードされてもよく、当該プログラムは、通信リンク（バス、モデム又はネットワーク接続など）を介し伝搬媒体に提供されるデータ信号を介し、リモートコンピュータ（サーバなど）から要求元のコンピュータ（クライアントなど）に伝送されてもよい。
【００４４】
明細書において“一実施例”又は“実施例”という表現は、当該実施例に関して説明される特定の特徴、構成又は特性が少なくとも１つの実現形態に含まれてもよい。明細書の各所における“一実施例では”というフレーズの出現は、全てが同一の実施例を参照していてもよいし、そうでなくてもよい。
【００４５】
また、詳細な説明及び請求項では、“結合される”及び“接続される”という用語が、それらの派生語と共に利用されてもよい。本発明の一部の実施例では、“接続される”とは、２以上の要素が互いに直接的な物理的又は電気的接触状態にあることを示すのに利用されてもよい。“結合される”とは、２以上の要素が直接的な物理的又は電気的接触状態にあることを意味してもよい。しかしながら、“結合される”とはまた、２以上の要素が互いに直接的な接触状態になくてもよく、互いに協調又は相互作用することを意味するものであってもよい。
【００４６】
本発明の実施例が構成的な特徴及び／又は方法的動作に固有の言語により説明されたが、請求される主題は記載された特定の特徴又は動作に限定されなくてもよいことが理解されるべきである。むしろ、これらの特定の特徴及び動作は、請求された主題を実現するサンプルの形態として開示されている。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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