(57)【特許請求の範囲】
【請求項１】
第１素子形成領域と、プレーナゲート型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が形成されている第２素子形成領域とを分離する素子分離部が表面に形成された第１導電型の半導体層と、
前記第１素子形成領域において、前記半導体層の表層部に形成された第２導電型のボディ領域と、
前記半導体層の表面から掘り下がって形成され、前記ボディ領域を貫通するトレンチと、
前記ボディ領域の表層部において、前記トレンチの側方に形成された第１導電型のソース領域と、
前記トレンチの底面および側面上に形成されたゲート絶縁膜と、
前記トレンチに前記ゲート絶縁膜を介して埋設され、その表面が前記ソース領域の表面よりも一段低く形成されたゲート電極と、
前記ゲート電極の表面の周縁部上に形成され、前記トレンチの側面の上端部に対向する周壁膜と、
前記第２素子形成領域において、前記半導体層の表層部に形成された第２導電型のディープウェル領域と、
前記ディープウェル領域の表層部に形成された第１導電型の第１ウェル領域と、
前記ディープウェル領域の表層部に、前記第１ウェル領域と分離して形成された第２導電型の第２ウェル領域とを含む、半導体装置。
【請求項２】
前記プレーナゲート型ＭＯＳＦＥＴは、
第２素子形成領域において、前記半導体層の表面上に形成されたプレーナゲート電極と、
前記プレーナゲート電極の周囲を取り囲み、前記プレーナゲート電極の側面を覆うサイドウォールとを備えている、請求項１に記載の半導体装置。
【請求項３】
トレンチゲート型ＶＤＭＯＳＦＥＴ（Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor）およびプレーナゲート型ＭＯＳＦＥＴを備える半導体装置を製造する方法であって、
前記トレンチゲート型ＶＤＭＯＳＦＥＴが形成される第１素子形成領域に、第１導電型の半導体層の表面から掘り下がったトレンチを形成する工程と、
前記トレンチ内に、前記半導体層の表面よりも一段低い表面を有するトレンチゲート電極を形成する工程と、
前記プレーナゲート型ＭＯＳＦＥＴが形成される第２素子形成領域において、前記半導体層の表面上に、プレーナゲート電極を形成する工程と、
前記トレンチゲート電極および前記プレーナゲート電極の形成後、前記半導体層の表面、前記トレンチゲート電極および前記プレーナゲート電極上に、絶縁性材料の堆積層を形成する工程と、
前記堆積層をエッチバックして、前記トレンチゲート電極の表面の周縁部上およびプレーナゲート電極の側方に、それぞれ前記堆積層が部分的に残留してなる周壁膜およびサイドウォールを形成する工程とを含む、半導体装置の製造方法。
【請求項４】
前記第１素子形成領域において、前記半導体層に前記トレンチゲート型ＶＤＭＯＳＦＥＴのボディ領域を形成するためのボディ領域用凹部を形成する工程と、
エピタキシャル成長法またはＣＶＤ（Chemical Vapor Deposition）法により、前記ボディ領域用凹部に第２導電型の半導体材料を埋設する工程とをさらに含む、請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第２素子形成領域において、前記半導体層に前記プレーナゲート型ＭＯＳＦＥＴのウェル領域を形成するためのウェル領域用凹部を形成する工程を含み、
前記半導体材料を埋設する工程では、前記ボディ領域用凹部への前記半導体材料の埋設と並行して、前記ウェル領域用凹部に前記半導体材料が埋設される、請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート型ＶＤＭＯＳＦＥＴ（Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor）を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来から、高耐圧ＭＯＳＦＥＴとして、トレンチゲート構造を採用したＶＤＭＯＳＦＥＴ（トレンチゲート型ＶＤＭＯＳＦＥＴ）が知られている。
図５は、トレンチゲート型ＶＤＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。
半導体装置１０１は、Ｎ＋型基板１０２を備えている。Ｎ＋型基板１０２上には、Ｎ−型のエピタキシャル層１０３が積層されている。エピタキシャル層１０３の表層部には、Ｐ−型のボディ領域１０４が形成されている。
【０００３】
エピタキシャル層１０３には、トレンチ１０５がその表面から掘り下がって形成されている。トレンチ１０５は、ボディ領域１０４を貫通し、その最深部がボディ領域１０４の下方のエピタキシャル層１０３に達している。トレンチ１０５内には、ゲート絶縁膜１０６を介して、Ｎ型不純物が高濃度にドープされたポリシリコンからなるゲート電極１０７が埋設されている。
【０００４】
また、ボディ領域１０４の表層部には、トレンチ１０５に沿って、Ｎ＋型のソース領域１０８が形成されている。Ｎ＋型ソース領域１０８には、Ｐ＋型のボディコンタクト領域１０９がＮ＋型ソース領域１０８を貫通して形成されている。
Ｎ＋型基板１０２の裏面には、ドレイン電極１１０が形成されている。
ソース領域１０８およびボディコンタクト領域１０９が接地され、ドレイン電極１１０に適当な大きさの正電圧が印加されつつ、ゲート電極１０７の電位が制御されることにより、ボディ領域１０４におけるゲート絶縁膜１０６との界面近傍にチャネルが形成されて、ソース領域１０８とドレイン電極１１０との間に電流が流れる。
【特許文献１】特開２００５−２３５９１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
半導体装置１０１を製造する工程では、トレンチ１０５の内面を含むエピタキシャル層１０３の表面にシリコン酸化膜が形成される。そして、トレンチ１０５内のシリコン酸化膜上に、ドープドポリシリコンからなるゲート電極１０７が形成される。その後、Ｎ＋型ソース領域１０８を形成するためのイオン注入に先立ち、トレンチ１０５外のシリコン酸化膜の表面にＨＦ（フッ酸）が供給されて、そのシリコン酸化膜が除去される。このとき、トレンチ１０５内のシリコン酸化膜の上端部、つまりゲート絶縁膜１０６の上端部もＨＦにより除去され、図５に示すように、ゲート電極１０７とＮ＋型ソース領域１０８とがゲート絶縁膜１０６を挟まずに対向する部分が生じる。そのため、従来の半導体装置では、ゲート電極１０７とＮ＋型ソース領域１０８との間の耐圧（ゲート−ソース間耐圧）が低いという問題があった。
【０００６】
そこで、本発明の目的は、ゲート−ソース間耐圧の向上を図ることができる、半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
前記の目的を達成するための請求項１記載の発明は、第１素子形成領域と、プレーナゲート型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が形成されている第２素子形成領域とを分離する素子分離部が表面に形成された第１導電型の半導体層と、前記第１素子形成領域において、前記半導体層の表層部に形成された第２導電型のボディ領域と、前記半導体層の表面から掘り下がって形成され、前記ボディ領域を貫通するトレンチと、前記ボディ領域の表層部において、前記トレンチの側方に形成された第１導電型のソース領域と、前記トレンチの底面および側面上に形成されたゲート絶縁膜と、前記トレンチに前記ゲート絶縁膜を介して埋設され、その表面が前記ソース領域の表面よりも一段低く形成されたゲート電極と、前記ゲート電極の表面の周縁部上に形成され、前記トレンチの側面の上端部に対向する周壁膜と、前記第２素子形成領域において、前記半導体層の表層部に形成された第２導電型のディープウェル領域と、前記ディープウェル領域の表層部に形成された第１導電型の第１ウェル領域と、前記ディープウェル領域の表層部に、前記第１ウェル領域と分離して形成された第２導電型の第２ウェル領域とを含む、半導体装置である。
【０００８】
この構成によれば、第１導電型の半導体層の表層部には、第２導電型のボディ領域が形成されている。半導体層には、半導体層の表面から掘り下がったトレンチが、ボディ領域を貫通して形成されている。ボディ領域の表層部において、トレンチの側方には、第１導電型のソース領域が形成されている。トレンチの底面および側面には、ゲート絶縁膜が形成されている。トレンチには、ゲート絶縁膜を介して、ゲート電極が埋設されている。ゲート電極の表面は、ソース領域の表面よりも一段低くなっている。そして、ゲート電極の表面の周縁部上には、トレンチの側面の上端部に対向する周壁膜が形成されている。これにより、ゲート電極とソース領域との間には、少なくとも周壁膜が介在される。よって、ゲート電極とソース領域とがゲート絶縁膜を挟まずに対向する部分を有する構造（図５参照）と比較して、ゲート−ソース間耐圧の向上を達成することができる。
【０００９】
また、半導体層、ボディ領域、ソース領域、ゲート絶縁膜およびゲート電極を含むトレンチゲート型ＶＤＭＯＳＦＥＴは、前記半導体層上に、プレーナゲート型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と混載して設けられており、前記半導体層の表面には、第１素子形成領域と第２素子形成領域とを分離する素子分離部が形成される。そして、前記トレンチゲート型ＶＤＭＯＳＦＥＴは、前記第１素子形成領域に形成される。前記プレーナゲート型ＭＯＳＦＥＴは、前記第２素子形成領域に形成される。
【００１０】
請求項２に記載のように、前記プレーナゲート型ＭＯＳＦＥＴは、前記第２素子形成領域において、前記半導体層の表面上に形成されたプレーナゲート電極を備えている。このプレーナゲート電極の周囲には、前記プレーナゲート電極の側面の全周を覆うサイドウォールが形成されていてもよい。
この構造の半導体装置は、請求項３に記載の方法、つまり、前記トレンチゲート型ＶＤＭＯＳＦＥＴが形成される第１素子形成領域に、第１導電型の半導体層の表面から掘り下がったトレンチを形成する工程と、前記トレンチ内に、前記半導体層の表面よりも一段低い表面を有するトレンチゲート電極を形成する工程と、前記プレーナゲート型ＭＯＳＦＥＴが形成される第２素子形成領域において、前記半導体層の表面上に、プレーナゲート電極を形成する工程と、前記トレンチゲート電極および前記プレーナゲート電極の形成後、前記半導体層の表面、前記トレンチゲート電極および前記プレーナゲート電極上に、絶縁性材料の堆積層を形成する工程と、前記堆積層をエッチバックして、前記トレンチゲート電極の表面の周縁部上およびプレーナゲート電極の側方に、それぞれ前記堆積層が部分的に残留してなる周壁膜およびサイドウォールを形成する工程とを含む、半導体装置の製造方法により製造することができる。
【００１１】
この製造方法によれば、サイドウォールの形成と並行して、トレンチゲート電極の表面の周縁部上に周壁膜を形成することができる。
なお、請求項４に記載のように、前記製造方法は、前記第１素子形成領域において、前記半導体層に前記トレンチゲート型ＶＤＭＯＳＦＥＴのボディ領域を形成するためのボディ領域用凹部を形成する工程と、エピタキシャル成長法またはＣＶＤ（Chemical Vapor Deposition）法により、前記ボディ領域用凹部に第２導電型の半導体材料を埋設する工程とをさらに含んでもよい。
【００１２】
第２導電型の半導体材料は、エピタキシャル成長法またはＣＶＤ法により、ボディ領域用凹部に埋設される。そのため、ボディ領域用凹部に埋設された半導体材料からなるボディ領域は、深さ方向（層厚方向）において、ほぼ均一な不純物濃度を有する。したがって、ボディ領域は、その底部においても表層部とほぼ同じ不純物濃度を有する。よって、ボディ領域を不純物の注入および拡散により形成する場合と比較して、ボディ領域のピーク濃度（不純物濃度のピーク値）を上げることなく、底部の不純物濃度を高くすることができる。その結果、第１導電型の半導体層と第２導電型のボディ領域との界面からボディ領域側への空乏層の広がりを抑制することができるので、ボディ領域に生じる空乏層の幅（深さ）を小さくすることができる。
【００１３】
そして、ボディ領域に生じる空乏層の幅を小さくすることができる分、ボディ領域の深さを小さくすることができる。これにより、ボディ領域を貫通して形成されるトレンチの深さを小さくすることができるので、トレンチの上端付近および下端付近に大きなストレスが作用するのを防止でき、ストレスに起因する結晶欠陥の発生を防止することができる。また、チャネル長（ゲート長）を小さくすることができるので、トレンチゲート型ＶＤＭＯＳＦＥＴのオン抵抗を低減させることができる。
【００１４】
さらに、請求項５に記載のように、前記製造方法は、前記第２素子形成領域において、前記半導体層に前記プレーナゲート型ＭＯＳＦＥＴのウェル領域を形成するためのウェル領域用凹部を形成する工程を含み、前記半導体材料を埋設する工程では、前記ボディ領域用凹部への前記半導体材料の埋設と並行して、前記ウェル領域用凹部に前記半導体材料が埋設されてもよい。
【００１５】
この場合、プレーナゲート型ＭＯＳＦＥＴのウェル領域をトレンチゲート型ＶＤＭＯＳＦＥＴのボディ領域と同一工程で形成することができる。
また、前記プレーナゲート型ＭＯＳＦＥＴは、ＮチャネルＭＯＳＦＥＴおよびＰチャネルＭＯＳＦＥＴを含んでいてもよい。この場合、請求項１に記載のように、前記半導体装置は、前記第２素子形成領域において、前記半導体層の表層部に形成された第２導電型のディープウェル領域と、前記ディープウェル領域の表層部に形成された第１導電型の第１ウェル領域と、前記ディープウェル領域の表層部に、前記第１ウェル領域と分離して形成された第２導電型の第２ウェル領域とをさらに含む。
【発明を実施するための最良の形態】
【００１６】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の構造を示す模式的な断面図である。
半導体装置１は、シリコンからなるＮ＋型（高濃度Ｎ型）の半導体基板（図示せず）上に、トレンチゲート型ＶＤＭＯＳＦＥＴ３（以下「ＶＤＭＯＳＦＥＴ３」という。）と、プレーナゲート型ＮチャネルＭＯＳＦＥＴ４（以下「ＮＭＯＳＦＥＴ４」という。）と、プレーナゲート型ＰＭＯＳＦＥＴ５（以下「ＰＭＯＳＦＥＴ５」という。）とを備えている。
【００１７】
半導体基板上には、シリコンからなるＮ型のエピタキシャル層６が形成されている。エピタキシャル層６の表面には、ＶＤＭＯＳ形成領域７とＣＭＯＳ形成領域８とを分離するためのＬＯＣＯＳ酸化膜９が形成されている。
ＶＤＭＯＳＦＥＴ３は、ＶＤＭＯＳ形成領域７に形成されている。
ＶＤＭＯＳ形成領域７において、エピタキシャル層６の表層部には、Ｐ型のボディ領域１０が形成されている。また、ＶＤＭＯＳ形成領域７において、エピタキシャル層６には、トレンチ１１がその表面から掘り下がって形成されている。トレンチ１１は、ボディ領域１０を貫通し、その最深部がボディ領域１０の下方のエピタキシャル層６に達している。また、トレンチ１１は、図１の紙面と直交する方向（ゲート幅に沿う方向）に延びている。
【００１８】
また、ボディ領域１０の表層部には、トレンチ１１に対してゲート幅と直交する方向（図１における左右方向）の両側に、Ｎ＋型のソース領域１２が形成されている。ソース領域１２は、トレンチ１１に沿ってゲート幅に沿う方向に延びている。また、ゲート幅と直交する方向におけるソース領域１２の中央部には、Ｐ＋型のボディコンタクト領域１３がソース領域１２を貫通して形成されている。
【００１９】
トレンチ１１の底面および側面には、ＳｉＯ２（酸化シリコン）からなるゲート絶縁膜１４が形成されている。トレンチ１１内には、ゲート絶縁膜１４を介して、Ｎ型不純物が高濃度にドーピングされたポリシリコンからなるゲート電極１５が埋設されている。ゲート電極１５の表面は、ソース領域１２の表面（エピタキシャル層６の表面）よりも一段低く形成されている。ゲート電極１５の表面の周縁部上には、ＳｉＮ（窒化シリコン）またはＳｉＯ２からなり、トレンチ８の側面の上端部に対向する周壁膜１６が形成されている。
【００２０】
これにより、ゲート電極１５とソース領域１２との間には、少なくとも周壁膜１６が介在される。よって、図５に示す構造と比較して、ゲート−ソース間耐圧の向上を達成することができる。
ＮＭＯＳＦＥＴ４およびＰＭＯＳＦＥＴ５は、ＣＭＯＳ形成領域８内に形成されている。具体的には、ＣＭＯＳ形成領域８において、エピタキシャル層６の表面には、ＮＭＯＳ形成領域１７およびＰＭＯＳ形成領域１８を分離するためのＬＯＣＯＳ酸化膜１９が形成されている。そして、ＮＭＯＳＦＥＴ４およびＰＭＯＳＦＥＴ５は、それぞれＮＭＯＳ形成領域１７およびＰＭＯＳ形成領域１８に形成されている。
【００２１】
ＣＭＯＳ形成領域８には、エピタキシャル層６の表層部に、Ｐ型のディープウェル領域２０が形成されている。ディープウェル領域２０は、ボディ領域１０よりも大きな深さを有している。
ＮＭＯＳ形成領域１７において、ディープウェル領域２０の表層部には、Ｐ型ウェル領域２１が形成されている。このＰ型ウェル領域２１の表層部には、チャネル領域２２を挟んで、Ｎ＋型のソース領域２３およびドレイン領域２４が形成されている。
【００２２】
チャネル領域２２上には、ＳｉＯ２からなるゲート絶縁膜２５が形成されている。ゲート絶縁膜２５上には、Ｎ型不純物が高濃度にドーピングされたポリシリコンからなるゲート電極２６が形成されている。ゲート電極２６の周囲には、ＳｉＮまたはＳｉＯ２からなるサイドウォール２７が形成されている。サイドウォール２７によって、ゲート絶縁膜２５およびゲート電極２６の側面の全周が覆われている。
【００２３】
ＰＭＯＳ形成領域１８において、ディープウェル領域２０の表層部には、Ｎ型ウェル領域２８が形成されている。このＮ型ウェル領域２８の表層部には、チャネル領域２９を挟んで、Ｐ＋型のソース領域３０およびドレイン領域３１が形成されている。
チャネル領域２９上には、ＳｉＯ２からなるゲート絶縁膜３２が形成されている。ゲート絶縁膜３２上には、Ｎ型不純物が高濃度にドーピングされたポリシリコンからなるゲート電極３３が形成されている。ゲート電極３３の周囲には、ＳｉＮまたはＳｉＯ２からなるサイドウォール３４が形成されている。サイドウォール３４によって、ゲート絶縁膜３２およびゲート電極３３の側面の全周が覆われている。
【００２４】
図２Ａ〜２Ｎは、図１に示す半導体装置の製造方法を説明するための模式的な断面図である。
まず、図２Ａに示すように、ＬＯＣＯＳ法により、エピタキシャル層６の表面に、ＬＯＣＯＳ酸化膜９，１９が選択的に形成される。
次に、図２Ｂに示すように、フォトリソグラフィ技術により、エピタキシャル層６上に、ＣＭＯＳ形成領域８に対向する開口を有するレジスト膜（図示せず）が形成される。そして、レジスト膜をマスクとして、エピタキシャル層６にその表面からＰ型不純物（たとえば、ホウ素イオン）が注入されることにより、ディープウェル領域２０が形成される。レジスト膜は、Ｐ型不純物の注入後に除去される。
【００２５】
次いで、図２Ｃに示すように、熱酸化処理により、エピタキシャル層６の表面に、ＳｉＯ２からなる犠牲酸化膜３５が形成される。その後、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により、犠牲酸化膜３５上にＳｉＮ層３６が形成される。
そして、犠牲酸化膜３５およびＳｉＮ層３６が、フォトリソグラフィ技術によりパターニングされ、図２Ｄに示すように、トレンチ８を形成すべき部分に対向する開口を有するハードマスク３７が形成される。
【００２６】
その後、ハードマスク３７を利用して、エピタキシャル層６がエッチングされることにより、図２Ｅに示すように、トレンチ１１が形成される。
次に、図２Ｆに示すように、エピタキシャル層６上にハードマスク３７を残したまま、熱酸化処理が行われることにより、トレンチ１１の内面に、ゲート絶縁膜１４が形成される。
【００２７】
次いで、図２Ｇに示すように、ＣＶＤ法により、ゲート絶縁膜１４上に、Ｎ型不純物が高濃度にドーピングされたポリシリコンの堆積層３８が形成される。トレンチ１１内は、ポリシリコンの堆積層３８により埋め尽くされる。
そして、エッチバックによって、ポリシリコンの堆積層３８のトレンチ１１外に存在する部分が除去される。このポリシリコンの堆積層３８のエッチバックは、トレンチ１１内に埋設されたポリシリコンの堆積層３８の表面が、エピタキシャル層６の表面から０．２μｍ〜０．３μｍ低くなるまで続けられる。その結果、図２Ｈに示すように、ゲート絶縁膜１４を介してトレンチ１１に埋設されたゲート電極１５が得られる。
【００２８】
次いで、図２Ｉに示すように、ハードマスク３７が除去される。これにより、エピタキシャル層６の表面が露出する。
その後、フォトリソグラフィ技術により、エピタキシャル層６上に、ＰＭＯＳ形成領域１８に対向する開口を有するレジスト膜（図示せず）が形成される。そして、レジスト膜をマスクとして、エピタキシャル層６にその表面からＮ型不純物（たとえば、リンイオン）が注入されることにより、図２Ｊに示すように、Ｎ型ウェル領域２８が形成される。レジスト膜は、Ｎ型不純物の注入後に除去される。
【００２９】
また、フォトリソグラフィ技術により、エピタキシャル層６上に、ＮＭＯＳ形成領域１７に対向する開口を有するレジスト膜（図示せず）が形成される。そして、レジスト膜をマスクとして、エピタキシャル層６にその表面からＰ型不純物が注入されることにより、図２Ｊに示すように、Ｐ型ウェル領域２１が形成される。レジスト膜は、Ｐ型不純物の注入後に除去される。
【００３０】
次いで、図２Ｋに示すように、フォトリソグラフィ技術により、エピタキシャル層６上に、ＶＤＭＯＳ形成領域７に対向する開口を有するレジスト膜（図示せず）が形成される。そして、レジスト膜をマスクとして、エピタキシャル層６にその表面からＰ型不純物が注入されることにより、ボディ領域１０が形成される。レジスト膜は、Ｐ型不純物の注入後に除去される。
【００３１】
その後、熱酸化処理を行うことにより、エピタキシャル層６の表面上に、ＳｉＯ２膜（図示せず）が形成される。次いで、熱ＣＶＤ法により、ＳｉＯ２膜上に、ポリシリコン膜（図示せず）が形成される。この後、フォトリソグラフィ技術およびエッチング技術によって、ＳｉＯ２膜およびポリシリコン膜が選択的に除去される。これにより、図２Ｌに示すように、ゲート絶縁膜２５，３２およびゲート電極２６，３３が形成される。
【００３２】
次いで、図２Ｍに示すように、ＣＶＤ法により、ゲート電極１５，２６，３３、ＬＯＣＯＳ酸化膜９，１９およびエピタキシャル層６上に、ＳｉＮ膜（またはＳｉＯ２膜）３９が形成される。
その後、ＳｉＮ膜３９がエッチバックされる。このエッチバックにより、図２Ｎに示すように、ゲート電極２６，３３の周囲にＳｉＮ膜３９が残り、そのＳｉＮ膜３９の残留部分からなるサイドウォール２７，３４が形成される。また、ゲート電極１５の表面の周縁部上にＳｉＮ膜３９が残り、そのＳｉＮ膜３９の残留部分からなる周壁膜１６が形成される。
【００３３】
この後、ソース領域１２，２３およびドレイン領域２４を形成すべき部分に、Ｎ型不純物が高濃度に注入される。また、ボディコンタクト領域１３、ソース領域３０およびドレイン領域３１を形成すべき部分に、Ｐ型不純物が高濃度に注入される。これにより、ソース領域１２，２３，３０、ドレイン領域２４，３１およびボディコンタクト領域１３が形成され、図１に示す構造の半導体装置が得られる。
【００３４】
この製造方法によれば、周壁膜１６を、サイドウォール２７，３４と同じ工程で形成することができる。
なお、前述の処理以外にも、イオンを活性化させるためのアニール処理などが必要に応じて適宜に行われる。
図３Ａ〜３Ｒは、図１に示す半導体装置の他の製造方法を説明するための模式的な断面図である。図３Ａ〜３Ｒにおいて、図２Ａ〜２Ｎに示す各部に相当する部分には、図２Ａ〜２Ｎの場合と同一の参照符号を付している。
【００３５】
まず、図３Ａに示すように、フォトリソグラフィ技術により、エピタキシャル層６上に、ＶＤＭＯＳ形成領域７に対向する開口を有するハードマスク４１が形成される。
その後、ハードマスク４１を利用して、エピタキシャル層６がエッチングされることにより、図３Ｂに示すように、ボディ領域用凹部４２が形成される。
次いで、図３Ｃに示すように、エピタキシャル成長法またはＣＶＤ法により、ハードマスク４１およびボディ領域用凹部４２上に、Ｐ型不純物がドーピングされたシリコンからなる半導体層４３が形成される。ボディ領域用凹部４２は、半導体層４３により埋め尽くされる。
【００３６】
その後、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により、半導体層４３およびハードマスク４１が、エピタキシャル層６の表面が露出するまで研磨される。これにより、図３Ｄに示すように、半導体層４３におけるボディ領域用凹部４２外の部分およびハードマスク４１が除去され、ボディ領域用凹部４２に埋設されたボディ領域１０が得られる。
【００３７】
次に、図３Ｅに示すように、ＣＶＤ法により、エピタキシャル層６およびボディ領域９上に、ＬＯＣＯＳ酸化膜９，１９を形成すべき部分に対向する開口を有するＳｉＮ膜４４が形成される。
その後、図３Ｆに示すように、ＬＯＣＯＳ法により、エピタキシャル層６およびボディ領域９の表面に、ＬＯＣＯＳ酸化膜９，１９が選択的に形成される。ＳｉＮ膜４４は、ＬＯＣＯＳ酸化膜９，１９の形成後に除去される。
【００３８】
次に、図３Ｇに示すように、フォトリソグラフィ技術により、エピタキシャル層６上に、ＣＭＯＳ形成領域８に対向する開口を有するレジスト膜（図示せず）が形成される。そして、レジスト膜をマスクとして、エピタキシャル層６にその表面からＰ型不純物（たとえば、ホウ素イオン）が注入されることにより、ディープウェル領域２０が形成される。レジスト膜は、Ｐ型不純物の注入後に除去される。
【００３９】
次いで、図３Ｈに示すように、熱酸化処理により、エピタキシャル層６の表面に、ＳｉＯ２からなる犠牲酸化膜３５が形成される。その後、ＣＶＤ法により、犠牲酸化膜３５上にＳｉＮ層３６が形成される。
そして、犠牲酸化膜３５およびＳｉＮ層３６が、フォトリソグラフィ技術によりパターニングされ、図３Ｉに示すように、トレンチ８を形成すべき部分に対向する開口を有するハードマスク３７が形成される。
【００４０】
その後、ハードマスク３７を利用して、エピタキシャル層６がエッチングされることにより、図３Ｊに示すように、トレンチ１１が形成される。
次に、図３Ｋに示すように、エピタキシャル層６上にハードマスク３７を残したまま、熱酸化処理が行われることにより、トレンチ１１の内面に、ゲート絶縁膜１４が形成される。
【００４１】
次いで、図３Ｌに示すように、ＣＶＤ法により、ゲート絶縁膜１４上に、Ｎ型不純物が高濃度にドーピングされたポリシリコンの堆積層３８が形成される。トレンチ１１内は、ポリシリコンの堆積層３８により埋め尽くされる。
そして、エッチバックによって、ポリシリコンの堆積層３８のトレンチ１１外に存在する部分が除去される。このポリシリコンの堆積層３８のエッチバックは、トレンチ１１内に埋設されたポリシリコンの堆積層３８の表面が、エピタキシャル層６の表面から０．２μｍ〜０．３μｍ低くなるまで続けられる。その結果、図３Ｍに示すように、ゲート絶縁膜１４を介してトレンチ１１に埋設されたゲート電極１５が得られる。
【００４２】
次いで、図３Ｎに示すように、ハードマスク３７が除去される。これにより、エピタキシャル層６の表面が露出する。
その後、フォトリソグラフィ技術により、エピタキシャル層６上に、ＰＭＯＳ形成領域１８に対向する開口を有するレジスト膜（図示せず）が形成される。そして、レジスト膜をマスクとして、エピタキシャル層６にその表面からＮ型不純物（たとえば、リンイオン）が注入されることにより、図３Ｏに示すように、Ｎ型ウェル領域２８が形成される。レジスト膜は、Ｎ型不純物の注入後に除去される。
【００４３】
また、フォトリソグラフィ技術により、エピタキシャル層６上に、ＮＭＯＳ形成領域１７に対向する開口を有するレジスト膜（図示せず）が形成される。そして、レジスト膜をマスクとして、エピタキシャル層６にその表面からＰ型不純物が注入されることにより、図３Ｏに示すように、Ｐ型ウェル領域２１が形成される。レジスト膜は、Ｐ型不純物の注入後に除去される。
【００４４】
その後、熱酸化処理を行うことにより、エピタキシャル層６の表面上に、ＳｉＯ２膜（図示せず）が形成される。次いで、熱ＣＶＤ法により、ＳｉＯ２膜上に、ポリシリコン膜（図示せず）が形成される。この後、フォトリソグラフィ技術およびエッチング技術によって、ＳｉＯ２膜およびポリシリコン膜が選択的に除去される。これにより、図３Ｐに示すように、ゲート絶縁膜２５，３２およびゲート電極２６，３３が形成される。
【００４５】
次いで、図３Ｑに示すように、ＣＶＤ法により、ゲート電極１５，２６，３３、ＬＯＣＯＳ酸化膜９，１９およびエピタキシャル層６上に、ＳｉＮ膜（またはＳｉＯ２膜）３９が形成される。
その後、ＳｉＮ膜３９がエッチバックされる。このエッチバックにより、図３Ｒに示すように、ゲート電極２６，３３の周囲にＳｉＮ膜３９が残り、そのＳｉＮ膜３９の残留部分からなるサイドウォール２７，３４が形成される。また、ゲート電極１５の表面の周縁部上にＳｉＮ膜３９が残り、そのＳｉＮ膜３９の残留部分からなる周壁膜１６が形成される。
【００４６】
この後、ソース領域１２，２３およびドレイン領域２４を形成すべき部分に、Ｎ型不純物が高濃度に注入される。また、ボディコンタクト領域１３、ソース領域３０およびドレイン領域３１を形成すべき部分に、Ｐ型不純物が高濃度に注入される。これにより、ソース領域１２，２３，３０、ドレイン領域２４，３１およびボディコンタクト領域１３が形成され、図１に示す構造の半導体装置が得られる。
【００４７】
この製造方法によっても、図２Ａ〜２Ｎに示す製造方法と同様な効果を達成することができる。
なお、前述の処理以外にも、イオンを活性化させるためのアニール処理などが必要に応じて適宜に行われる。
さらに、半導体層４３は、エピタキシャル成長法またはＣＶＤ法により、ボディ領域用凹部４２に埋設される。そのため、ボディ領域用凹部４２に埋設された半導体層４３からなるボディ領域１０は、深さ方向（層厚方向）において、ほぼ均一な不純物濃度を有する。したがって、ボディ領域１０は、その底部においても表層部とほぼ同じ不純物濃度を有する。よって、ボディ領域１０を不純物の注入および拡散により形成する場合と比較して、ボディ領域のピーク濃度（不純物濃度のピーク値）を上げることなく、底部の不純物濃度を高くすることができる。その結果、エピタキシャル層６とボディ領域１０との界面からボディ領域側への空乏層の広がりを抑制することができるので、ボディ領域１０に生じる空乏層の幅（深さ）を小さくすることができる。
【００４８】
そして、ボディ領域１０に生じる空乏層の幅を小さくすることができる分、ボディ領域１０の深さを小さくすることができる。これにより、ボディ領域１０を貫通して形成されるトレンチ１１の深さを小さくすることができるので、トレンチ１１の上端付近および下端付近に大きなストレスが作用するのを防止でき、ストレスに起因する結晶欠陥の発生を防止することができる。また、チャネル長（ゲート長）を小さくすることができるので、ＶＤＭＯＳＦＥＴ３のオン抵抗を低減させることができる。
【００４９】
図４Ａ〜４Ｏは、図１に示す半導体装置のさらに他の製造方法を説明するための模式的な断面図である。図４Ａ〜４Ｏにおいて、図２Ａ〜２Ｊに示す各部に相当する部分には、図２Ａ〜２Ｊの場合と同一の参照符号を付している。
まず、図４Ａに示すように、フォトリソグラフィ技術により、エピタキシャル層６上に、ＶＤＭＯＳ形成領域７およびＮＭＯＳ形成領域１７に対向する開口を有するハードマスク５１が形成される。
【００５０】
その後、ハードマスク５１を利用して、エピタキシャル層６がエッチングされることにより、図４Ｂに示すように、ボディ領域用凹部５２およびＰ型ウェル用凹部５３が形成される。
次いで、図４Ｃに示すように、エピタキシャル成長法により、ハードマスク５１、ボディ領域用凹部５２およびＰ型ウェル用凹部５３上に、Ｐ型不純物がドーピングされたシリコンからなる半導体層５４が形成される。ボディ領域用凹部５２およびＰ型ウェル用凹部５３は、半導体層５４により埋め尽くされる。
【００５１】
その後、ＣＭＰ法により、半導体層５４およびハードマスク５１が、エピタキシャル層６の表面が露出するまで研磨される。これにより、図４Ｄに示すように、半導体層５４におけるボディ領域用凹部５２およびＰ型ウェル用凹部５３外の部分ならびにハードマスク５１が除去され、ボディ領域用凹部５２に埋設されたボディ領域１０と、Ｐ型ウェル用凹部５２に埋設されたＰ型ウェル領域２１とが得られる。
【００５２】
次に、図４Ｅに示すように、ＣＶＤ法により、エピタキシャル層６およびボディ領域９上に、ＬＯＣＯＳ酸化膜９，１９を形成すべき部分に対向する開口を有するＳｉＮ膜５５が形成される。
その後、図４Ｆに示すように、ＬＯＣＯＳ法により、エピタキシャル層６およびボディ領域９の表面に、ＬＯＣＯＳ酸化膜９，１９が選択的に形成される。ＳｉＮ膜４４は、ＬＯＣＯＳ酸化膜９，１９の形成後に除去される。
【００５３】
次に、図４Ｇに示すように、フォトリソグラフィ技術により、エピタキシャル層６上に、ＣＭＯＳ形成領域８に対向する開口を有するレジスト膜（図示せず）が形成される。そして、レジスト膜をマスクとして、エピタキシャル層６にその表面からＰ型不純物（たとえば、ホウ素イオン）が注入されることにより、ディープウェル領域２０が形成される。レジスト膜は、Ｐ型不純物の注入後に除去される。
【００５４】
次いで、図４Ｈに示すように、熱酸化処理により、エピタキシャル層６の表面に、ＳｉＯ２からなる犠牲酸化膜３５が形成される。その後、ＣＶＤ法により、犠牲酸化膜３５上にＳｉＮ層３６が形成される。
そして、犠牲酸化膜３５およびＳｉＮ層３６が、フォトリソグラフィ技術によりパターニングされ、図４Ｉに示すように、トレンチ８を形成すべき部分に対向する開口を有するハードマスク３７が形成される。
【００５５】
その後、ハードマスク３７を利用して、エピタキシャル層６がエッチングされることにより、図４Ｊに示すように、トレンチ１１が形成される。
次に、図４Ｋに示すように、エピタキシャル層６上にハードマスク３７を残したまま、熱酸化処理が行われることにより、トレンチ１１の内面に、ゲート絶縁膜１４が形成される。
【００５６】
次いで、図４Ｌに示すように、ＣＶＤ法により、ゲート絶縁膜１４上に、Ｎ型不純物が高濃度にドーピングされたポリシリコンの堆積層３８が形成される。トレンチ１１内は、ポリシリコンの堆積層３８により埋め尽くされる。
そして、エッチバックによって、ポリシリコンの堆積層３８のトレンチ１１外に存在する部分が除去される。このポリシリコンの堆積層３８のエッチバックは、トレンチ１１内に埋設されたポリシリコンの堆積層３８の表面が、エピタキシャル層６の表面から０．２μｍ〜０．３μｍ低くなるまで続けられる。その結果、図４Ｍに示すように、ゲート絶縁膜１４を介してトレンチ１１に埋設されたゲート電極１５が得られる。
【００５７】
次いで、図４Ｎに示すように、ハードマスク３７が除去される。これにより、エピタキシャル層６の表面が露出する。
その後、フォトリソグラフィ技術により、エピタキシャル層６上に、ＰＭＯＳ形成領域１８に対向する開口を有するレジスト膜（図示せず）が形成される。そして、レジスト膜をマスクとして、エピタキシャル層６にその表面からＮ型不純物（たとえば、リンイオン）が注入されることにより、図４Ｏに示すように、Ｎ型ウェル領域２８が形成される。レジスト膜は、Ｎ型不純物の注入後に除去される。
【００５８】
そして、図４Ｏに示す工程の後、図３Ｐ〜３Ｒに示す各工程が行われ、ソース領域１２，２３，３０、ドレイン領域２４，３１およびボディコンタクト領域１３が形成されることにより、図１に示す構造の半導体装置が得られる。
この製造方法によっても、図３Ａ〜３Ｒに示す製造方法と同様な効果を達成することができる。さらに、ＮＭＯＳＦＥＴ４のＰ型ウェル領域２１をＶＤＭＯＳＦＥＴ３のボディ領域１０と同一工程で形成することができる。
【００５９】
なお、前述の処理以外にも、イオンを活性化させるためのアニール処理などが必要に応じて適宜に行われる。
本発明は、他の形態で実施することもでき、たとえば、半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、半導体装置１において、Ｐ型の部分がＮ型であり、Ｎ型の部分がＰ型であってもよい。
【００６０】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００６１】
【図１】図１は、本発明の一実施形態に係る半導体装置の構造を示す模式的な断面図である。
【図２Ａ】図２Ａは、図１に示す半導体装置の製造方法を説明するための模式的な断面図である。
【図２Ｂ】図２Ｂは、図２Ａの次の工程を示す模式的な断面図である。
【図２Ｃ】図２Ｃは、図２Ｂの次の工程を示す模式的な断面図である。
【図２Ｄ】図２Ｄは、図２Ｃの次の工程を示す模式的な断面図である。
【図２Ｅ】図２Ｅは、図２Ｄの次の工程を示す模式的な断面図である。
【図２Ｆ】図２Ｆは、図２Ｅの次の工程を示す模式的な断面図である。
【図２Ｇ】図２Ｇは、図２Ｆの次の工程を示す模式的な断面図である。
【図２Ｈ】図２Ｈは、図２Ｇの次の工程を示す模式的な断面図である。
【図２Ｉ】図２Ｉは、図２Ｈの次の工程を示す模式的な断面図である。
【図２Ｊ】図２Ｊは、図２Ｉの次の工程を示す模式的な断面図である。
【図２Ｋ】図２Ｋは、図２Ｊの次の工程を示す模式的な断面図である。
【図２Ｌ】図２Ｌは、図２Ｋの次の工程を示す模式的な断面図である。
【図２Ｍ】図２Ｍは、図２Ｌの次の工程を示す模式的な断面図である。
【図２Ｎ】図２Ｎは、図２Ｍの次の工程を示す模式的な断面図である。
【図３Ａ】図３Ａは、図１に示す半導体装置の他の製造方法を説明するための模式的な断面図である。
【図３Ｂ】図３Ｂは、図３Ａの次の工程を示す模式的な断面図である。
【図３Ｃ】図３Ｃは、図３Ｂの次の工程を示す模式的な断面図である。
【図３Ｄ】図３Ｄは、図３Ｃの次の工程を示す模式的な断面図である。
【図３Ｅ】図３Ｅは、図３Ｄの次の工程を示す模式的な断面図である。
【図３Ｆ】図３Ｆは、図３Ｅの次の工程を示す模式的な断面図である。
【図３Ｇ】図３Ｇは、図３Ｆの次の工程を示す模式的な断面図である。
【図３Ｈ】図３Ｈは、図３Ｇの次の工程を示す模式的な断面図である。
【図３Ｉ】図３Ｉは、図３Ｈの次の工程を示す模式的な断面図である。
【図３Ｊ】図３Ｊは、図３Ｉの次の工程を示す模式的な断面図である。
【図３Ｋ】図３Ｋは、図３Ｊの次の工程を示す模式的な断面図である。
【図３Ｌ】図３Ｌは、図３Ｋの次の工程を示す模式的な断面図である。
【図３Ｍ】図３Ｍは、図３Ｌの次の工程を示す模式的な断面図である。
【図３Ｎ】図３Ｎは、図３Ｍの次の工程を示す模式的な断面図である。
【図３Ｏ】図３Ｏは、図３Ｎの次の工程を示す模式的な断面図である。
【図３Ｐ】図３Ｐは、図３Ｏの次の工程を示す模式的な断面図である。
【図３Ｑ】図３Ｑは、図３Ｐの次の工程を示す模式的な断面図である。
【図３Ｒ】図３Ｒは、図３Ｑの次の工程を示す模式的な断面図である。
【図４Ａ】図４Ａは、図１に示す半導体装置の他の製造方法を説明するための模式的な断面図である。
【図４Ｂ】図４Ｂは、図４Ａの次の工程を示す模式的な断面図である。
【図４Ｃ】図４Ｃは、図４Ｂの次の工程を示す模式的な断面図である。
【図４Ｄ】図４Ｄは、図４Ｃの次の工程を示す模式的な断面図である。
【図４Ｅ】図４Ｅは、図４Ｄの次の工程を示す模式的な断面図である。
【図４Ｆ】図４Ｆは、図４Ｅの次の工程を示す模式的な断面図である。
【図４Ｇ】図４Ｇは、図４Ｆの次の工程を示す模式的な断面図である。
【図４Ｈ】図４Ｈは、図４Ｇの次の工程を示す模式的な断面図である。
【図４Ｉ】図４Ｉは、図４Ｈの次の工程を示す模式的な断面図である。
【図４Ｊ】図４Ｊは、図４Ｉの次の工程を示す模式的な断面図である。
【図４Ｋ】図４Ｋは、図４Ｊの次の工程を示す模式的な断面図である。
【図４Ｌ】図４Ｌは、図４Ｋの次の工程を示す模式的な断面図である。
【図４Ｍ】図４Ｍは、図４Ｌの次の工程を示す模式的な断面図である。
【図４Ｎ】図４Ｎは、図４Ｍの次の工程を示す模式的な断面図である。
【図４Ｏ】図４Ｏは、図４Ｎの次の工程を示す模式的な断面図である。
【図５】図５は、従来の半導体装置の構造を示す模式的な断面図である。
【符号の説明】
【００６２】
１    半導体装置
３    トレンチゲート型ＶＤＭＯＳＦＥＴ
４    プレーナゲート型ＮＭＯＳＦＥＴ（プレーナゲート型ＭＯＳＦＥＴ）
５    プレーナゲート型ＰＭＯＳＦＥＴ（プレーナゲート型ＭＯＳＦＥＴ）
６    エピタキシャル層（半導体層）
７    ＶＤＭＯＳ形成領域（第１素子形成領域）
９    ＬＯＣＯＳ酸化膜（素子分離部）
１０  ボディ領域
１１  トレンチ
１２  ソース領域
１４  ゲート絶縁膜
１５  ゲート電極（トレンチゲート電極）
１６  周壁膜
１７  ＮＭＯＳ形成領域（第２素子形成領域）
１８  ＰＭＯＳ形成領域（第２素子形成領域）
２０  ディープウェル領域
２１  Ｐ型ウェル領域（第２ウェル領域）
２６  ゲート電極（プレーナゲート電極）
２７  サイドウォール
２８  Ｎ型ウェル領域（第１ウェル領域）
３３  ゲート電極（プレーナゲート電極）
３４  サイドウォール
３８  堆積層
４２  ボディ領域用凹部
４３  半導体層（半導体材料）
５２  ボディ領域用凹部
５３  ウェル領域用凹部
５４  半導体層（半導体材料）
【図１】
0005410055.tif 000002
【図２Ａ】
0005410055.tif 000003
【図２Ｂ】
0005410055.tif 000004
【図２Ｃ】
0005410055.tif 000005
【図２Ｄ】
0005410055.tif 000006
【図２Ｅ】
0005410055.tif 000007
【図２Ｆ】
0005410055.tif 000008
【図２Ｇ】
0005410055.tif 000009
【図２Ｈ】
0005410055.tif 000010
【図２Ｉ】
0005410055.tif 000011
【図２Ｊ】
0005410055.tif 000012
【図２Ｋ】
0005410055.tif 000013
【図２Ｌ】
0005410055.tif 000014
【図２Ｍ】
0005410055.tif 000015
【図２Ｎ】
0005410055.tif 000016
【図３Ａ】
0005410055.tif 000017
【図３Ｂ】
0005410055.tif 000018
【図３Ｃ】
0005410055.tif 000019
【図３Ｄ】
0005410055.tif 000020
【図３Ｅ】
0005410055.tif 000021
【図３Ｆ】
0005410055.tif 000022
【図３Ｇ】
0005410055.tif 000023
【図３Ｈ】
0005410055.tif 000024
【図３Ｉ】
0005410055.tif 000025
【図３Ｊ】
0005410055.tif 000026
【図３Ｋ】
0005410055.tif 000027
【図３Ｌ】
0005410055.tif 000028
【図３Ｍ】
0005410055.tif 000029
【図３Ｎ】
0005410055.tif 000030
【図３Ｏ】
0005410055.tif 000031
【図３Ｐ】
0005410055.tif 000032
【図３Ｑ】
0005410055.tif 000033
【図３Ｒ】
0005410055.tif 000034
【図４Ａ】
0005410055.tif 000035
【図４Ｂ】
0005410055.tif 000036
【図４Ｃ】
0005410055.tif 000037
【図４Ｄ】
0005410055.tif 000038
【図４Ｅ】
0005410055.tif 000039
【図４Ｆ】
0005410055.tif 000040
【図４Ｇ】
0005410055.tif 000041
【図４Ｈ】
0005410055.tif 000042
【図４Ｉ】
0005410055.tif 000043
【図４Ｊ】
0005410055.tif 000044
【図４Ｋ】
0005410055.tif 000045
【図４Ｌ】
0005410055.tif 000046
【図４Ｍ】
0005410055.tif 000047
【図４Ｎ】
0005410055.tif 000048
【図４Ｏ】
0005410055.tif 000049
【図５】
0005410055.tif 000050