(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成され、第一導電型のバッファ層を含む活性層と、
前記活性層の上側に形成されたソース配線、ドレイン配線およびゲート配線と、を備え、
前記ソース配線は、ソース配線基部と、前記ソース配線基部から突出する複数のソース配線指状部とを有する、櫛形状に形成されており、
前記ドレイン配線は、ドレイン配線基部と、前記ドレイン配線基部から突出する複数のドレイン配線指状部とを有する、櫛形状に形成されており、
前記ソース配線と前記ドレイン配線とは、前記ソース配線指状部と前記ドレイン配線指状部とが互いに組み合わさるように、対向して配置されており、
前記ゲート配線は、ゲート配線基部と、前記ゲート配線基部から突出する複数のゲート配線指状部と、隣接する前記ゲート配線指状部の先端部を接続する接続部と、を有し、
前記ゲート配線指状部は、前記ソース配線指状部と前記ドレイン配線指状部との間に配置されており、
前記ゲート配線基部は、前記ソース配線基部と前記ドレイン配線指状部との間に配置され、かつ、前記ソース配線指状部との間に絶縁膜を介在させて前記ソース配線指状部と交差しており、
さらに、前記ソース配線指状部に接続されたベース電極と、
前記ソース配線指状部の少なくとも一部の下側に形成され、前記ベース電極に接触するとともに前記バッファ層に達する、第一導電型のベース領域とを備える、電界効果トランジスタ。
【請求項２】
隣接する前記ゲート配線指状部と、前記ゲート配線指状部を接続する前記接続部とは、第一配線を構成し、
前記ゲート配線基部の、前記接続部によって接続された隣接する前記ゲート配線指状部が前記ゲート配線基部に接続される二点間は、前記第一配線と電気的に並列な第二配線を構成し、
前記第一配線の電気抵抗は、前記第二配線の電気抵抗以上である、請求項１に記載の電界効果トランジスタ。
【請求項３】
前記ゲート配線指状部の縦断面積は、前記ゲート配線基部の縦断面積以下である、請求項１または請求項２に記載の電界効果トランジスタ。
【請求項４】
前記活性層は、
前記バッファ層上に形成され、表面を有する第二導電型のチャネル層と、
前記ソース配線指状部の少なくとも一部に対向する前記チャネル層の前記表面から前記チャネル層の内部に形成された第二導電型のソース領域と、
前記ドレイン配線指状部の少なくとも一部に対向する前記チャネル層の前記表面から前記チャネル層の前記内部に形成された第二導電型のドレイン領域と、
前記ゲート配線指状部の少なくとも一部に対向する前記チャネル層の前記表面から前記チャネル層の前記内部に形成された第一導電型のゲート領域と、を含み、
前記ソース配線指状部と前記ソース領域とを接続するソース電極と、
前記ドレイン配線指状部と前記ドレイン領域とを接続するドレイン電極と、
前記ゲート配線指状部と前記ゲート領域とを接続するゲート電極と、をさらに備える、請求項１から請求項３のいずれか一項に記載の電界効果トランジスタ。
【請求項５】
前記活性層は、
前記バッファ層上に形成された第二導電型のチャネル層と、
前記チャネル層上に形成され、表面を有する第一導電型のリサーフ層と、
前記ソース配線指状部の少なくとも一部に対向する前記リサーフ層の前記表面から前記
チャネル層に達するように形成された第二導電型のソース領域と、
前記ドレイン配線指状部の少なくとも一部に対向する前記リサーフ層の前記表面から前記チャネル層に達するように形成された第二導電型のドレイン領域と、
前記ゲート配線指状部の少なくとも一部に対向する前記リサーフ層の前記表面から前記チャネル層に達するように形成された第一導電型のゲート領域と、を含み、
前記ソース配線指状部と前記ソース領域とを接続するソース電極と、
前記ドレイン配線指状部と前記ドレイン領域とを接続するドレイン電極と、
前記ゲート配線指状部と前記ゲート領域とを接続するゲート電極と、をさらに備える、請求項１から請求項３のいずれか一項に記載の電界効果トランジスタ。
【請求項６】
前記活性層は、
前記バッファ層上に形成され、表面を有する第一導電型のボディ層と、
前記ソース配線指状部の少なくとも一部に対向する前記ボディ層の前記表面から前記ボディ層の内部に形成された第二導電型のソース領域と、
前記ドレイン配線指状部の少なくとも一部に対向する前記ボディ層の前記表面から前記ボディ層の前記内部に形成された第二導電型のドレイン領域と、を含み、
前記ゲート配線指状部の少なくとも一部の下側に形成され、絶縁層を介在させて前記ボディ層上に形成された、ゲート電極と、
前記ソース配線指状部と前記ソース領域とを接続するソース電極と、
前記ドレイン配線指状部と前記ドレイン領域とを接続するドレイン電極と、をさらに備える、請求項１から請求項３のいずれか一項に記載の電界効果トランジスタ。
【請求項７】
前記活性層は、
前記バッファ層上に形成され、表面を有する第二導電型のチャネル層と、
前記ソース配線指状部の少なくとも一部に対向する前記チャネル層の前記表面から前記チャネル層の内部に形成された第二導電型のソース領域と、
前記ドレイン配線指状部の少なくとも一部に対向する前記チャネル層の前記表面から前記チャネル層の前記内部に形成された第二導電型のドレイン領域と、を含み、
前記ゲート配線指状部の少なくとも一部の下側に形成され、前記チャネル層に接触しショットキー特性を示す、ゲート電極と、
前記ソース配線指状部と前記ソース領域とを接続するソース電極と、
前記ドレイン配線指状部と前記ドレイン領域とを接続するドレイン電極と、をさらに備える、請求項１から請求項３のいずれか一項に記載の電界効果トランジスタ。
【請求項８】
前記ベース領域は、前記電界効果トランジスタを平面視したとき、前記ソース領域に取り囲まれている、請求項４から請求項７のいずれか一項に記載の電界効果トランジスタ。
【請求項９】
前記ベース電極は、前記ソース電極よりも下側に設けられている、請求項４から請求項８のいずれか一項に記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタに関し、特に、横型の電界効果トランジスタに関する。
【背景技術】
【０００２】
横型の電界効果トランジスタでは、電流容量を大きくするためゲート幅を拡大する場合に、複数のトランジスタセルを並べて並列に接続できるように、ソース配線とドレイン配線とには櫛形の構造を採用することが多い。このとき、ゲート配線には、ミアンダ形状や櫛形状が採用されている。
【０００３】
従来、櫛形状のソース電極およびドレイン電極の指状部が互いに組み合わさるように対向して位置し、ミアンダ形状のゲート電極がソース電極とドレイン電極との間に位置する形状の上面パターンが形成されている、電界効果トランジスタが提案されている。また、櫛形状のソース電極およびドレイン電極の指状部が互いに組み合わさるように対向して形成され、そのソース電極とドレイン電極との間に櫛形状のゲート電極の指状部が形成され、ゲート電極の指状部の基部となる共通部がトランジスタの外部に形成されている、電界効果トランジスタが提案されている（たとえば、特許文献１参照）。
【０００４】
また、複数のユニットセルのソース接点とドレイン接点とが相互に嵌合し、これらの間にゲート接点が配置され、被覆層が、接点バイアホール中に配設されたｐ＋接点を介して、ソース接点をｐ＋領域に電気的に結合している、トランジスタが提案されている（たとえば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−６６８８７号公報
【特許文献２】国際公開第２００６／０６５３２４号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記文献に開示されているミアンダ形状のゲート電極上には、ゲート電極と同じミアンダ形状のゲート配線があり、その一端がゲートパッドに接続されていると一般的には考えられる。ゲート配線がミアンダ形状である場合、ゲート配線の抵抗が高く、ゲート回路の充放電に時間がかかる。また、ゲート配線が長くなるため、ゲート配線のゲートパッドに近い部分とゲートパッドから遠い部分とで、ゲート電圧変化に時間遅れが生じる。そのため、トランジスタのスイッチングを速くすることができない。
【０００７】
また、ゲート配線は一般に１μｍ程度以下の幅を有するため、製造工程中に、フォトリソグラフィの不良により配線が部分的に形成されない、パターン欠落が生じる場合がある。ゲート配線がミアンダ形状である場合、ゲート配線の一箇所でも途切れてしまうと、その箇所よりもゲートパッドから遠い部分のゲート配線ではゲート電圧が変化せず、その部分のトランジスタが動作しなくなる。そのため、トランジスタの動作不良品が発生しやすい。
【０００８】
一方、上述した特許文献１に開示されている櫛形状のゲート配線では、ゲート配線の指状部がソース配線の基部の下側を通っている。通常、ソース配線の基部は幅を広く取るため、その下側を通るゲート配線が長くなり、抵抗が高くなる。また、ゲート配線とソース配線の基部との交差面積が大きくなるため、ゲート−ソース間の容量が大きくなる。そのため、ゲート回路の充放電に時間がかかり、トランジスタのスイッチングを速くすることができない。加えて、製造工程中で生じたパターン欠落によりゲート配線の指状部が切れ、切断箇所よりも先の部分のトランジスタが作動しなくなり、トランジスタの動作不良品が発生しやすくなる。
【０００９】
本発明は上記の課題に鑑みてなされたものであり、その主たる目的は、スイッチング速度を向上でき、動作不良品を低減できる、横型の電界効果トランジスタを提供することである。
【課題を解決するための手段】
【００１０】
本発明に係る電界効果トランジスタは、基板と、基板上に形成され、第一導電型のバッファ層を含む活性層と、活性層の上側に形成されたソース配線、ドレイン配線およびゲート配線と、を備える。ソース配線は、ソース配線基部と、ソース配線基部から突出する複数のソース配線指状部とを有する、櫛形状に形成されている。ドレイン配線は、ドレイン配線基部と、ドレイン配線基部から突出する複数のドレイン配線指状部とを有する、櫛形状に形成されている。ソース配線とドレイン配線とは、ソース配線指状部とドレイン配線指状部とが互いに組み合わさるように、対向して配置されている。ゲート配線は、ゲート配線基部と、ゲート配線基部から突出する複数のゲート配線指状部と、隣接するゲート配線指状部の先端部を接続する接続部と、を有する。ゲート配線指状部は、ソース配線指状部とドレイン配線指状部との間に配置されている。ゲート配線基部は、ソース配線基部とドレイン配線指状部との間に配置され、かつ、ソース配線指状部との間に絶縁膜を介在させてソース配線指状部と交差している。電界効果トランジスタはさらに、ソース配線指状部に接続されたベース電極と、ソース配線指状部の少なくとも一部の下側に形成され、ベース電極に接触するとともにバッファ層に達する、第一導電型のベース領域とを備える。
【００１１】
好ましくは、隣接するゲート配線指状部と、ゲート配線指状部を接続する接続部とは、第一配線を構成する。ゲート配線基部の、接続部によって接続された隣接するゲート配線指状部がゲート配線基部に接続される二点間は、第一配線と電気的に並列な第二配線を構成する。第一配線の電気抵抗は、第二配線の電気抵抗以上である。
【００１２】
好ましくは、ゲート配線指状部の縦断面積は、ゲート配線基部の縦断面積以下である。
好ましくは、活性層は、バッファ層上に形成され、表面を有する第二導電型のチャネル層と、ソース配線指状部の少なくとも一部に対向するチャネル層の表面からチャネル層の内部に形成された第二導電型のソース領域と、ドレイン配線指状部の少なくとも一部に対向するチャネル層の表面からチャネル層の内部に形成された第二導電型のドレイン領域と、ゲート配線指状部の少なくとも一部に対向するチャネル層の表面からチャネル層の内部に形成された第一導電型のゲート領域と、を含む。電界効果トランジスタは、ソース配線指状部とソース領域とを接続するソース電極と、ドレイン配線指状部とドレイン領域とを接続するドレイン電極と、ゲート配線指状部とゲート領域とを接続するゲート電極と、をさらに備える。
【００１３】
好ましくは、活性層は、バッファ層上に形成された第二導電型のチャネル層と、チャネル層上に形成され、表面を有する第一導電型のリサーフ層と、ソース配線指状部の少なくとも一部に対向するリサーフ層の表面からチャネル層に達するように形成された第二導電型のソース領域と、ドレイン配線指状部の少なくとも一部に対向するリサーフ層の表面からチャネル層に達するように形成された第二導電型のドレイン領域と、ゲート配線指状部の少なくとも一部に対向するリサーフ層の表面からチャネル層に達するように形成された第一導電型のゲート領域と、を含む。電界効果トランジスタは、ソース配線指状部とソース領域とを接続するソース電極と、ドレイン配線指状部とドレイン領域とを接続するドレイン電極と、ゲート配線指状部とゲート領域とを接続するゲート電極と、をさらに備える。
【００１４】
好ましくは、活性層は、バッファ層上に形成され、表面を有する第一導電型のボディ層と、ソース配線指状部の少なくとも一部に対向するボディ層の表面からボディ層の内部に形成された第二導電型のソース領域と、ドレイン配線指状部の少なくとも一部に対向するボディ層の表面からボディ層の内部に形成された第二導電型のドレイン領域と、を含む。電界効果トランジスタは、ゲート配線指状部の少なくとも一部の下側に形成され、絶縁層を介在させてボディ層上に形成された、ゲート電極と、ソース配線指状部とソース領域とを接続するソース電極と、ドレイン配線指状部とドレイン領域とを接続するドレイン電極と、をさらに備える。
【００１５】
好ましくは、活性層は、バッファ層上に形成され、表面を有する第二導電型のチャネル層と、ソース配線指状部の少なくとも一部に対向するチャネル層の表面からチャネル層の内部に形成された第二導電型のソース領域と、ドレイン配線指状部の少なくとも一部に対向するチャネル層の表面からチャネル層の内部に形成された第二導電型のドレイン領域と、を含む。電界効果トランジスタは、ゲート配線指状部の少なくとも一部の下側に形成され、チャネル層に接触しショットキー特性を示す、ゲート電極と、ソース配線指状部とソース領域とを接続するソース電極と、ドレイン配線指状部とドレイン領域とを接続するドレイン電極と、をさらに備える。
【００１７】
好ましくは、ベース領域は、電界効果トランジスタを平面視したとき、ソース領域に取り囲まれている。
【００１８】
好ましくは、ベース電極は、ソース電極よりも下側に設けられている。
【発明の効果】
【００１９】
本発明の電界効果トランジスタによると、スイッチング速度を向上でき、動作不良品を低減することができる。
【図面の簡単な説明】
【００２０】
【図１】実施の形態１の横型電界効果トランジスタの配線形状を示す模式図である。
【図２】実施の形態１の横型電界効果トランジスタの断面図である。
【図３】実施の形態１の横型電界効果トランジスタの他の断面図である。
【図４】実施の形態１の横型電界効果トランジスタのさらに他の断面図である。
【図５】ゲート配線の一部の分解図である。
【図６】図５中のＶＩ−ＶＩ線に沿うゲート配線の基部の断面図である。
【図７】図５中のＶＩＩ−ＶＩＩ線に沿うゲート配線の指状部の断面図である。
【図８】実施の形態１の横型電界効果トランジスタの製造方法を示す流れ図である。
【図９】実施の形態２の横型電界効果トランジスタの断面図である。
【図１０】実施の形態３の横型電界効果トランジスタの断面図である。
【図１１】実施の形態４の横型電界効果トランジスタの断面図である。
【図１２】実施の形態５の横型電界効果トランジスタの断面図である。
【図１３】実施の形態６の横型電界効果トランジスタの断面図である。
【発明を実施するための形態】
【００２１】
以下、図面に基づいてこの発明の実施の形態を説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
【００２２】
（実施の形態１）
図１は、実施の形態１の横型電界効果トランジスタの配線形状を示す模式図である。図１には、横型電界効果トランジスタのソース配線、ドレイン配線およびゲート配線の配置が図示されている。図１に示すように、本実施の形態の横型電界効果トランジスタは、ソース配線２３と、ドレイン配線３３と、ゲート配線４３と、を備える。ソース配線２３は、基部２４と、基部２４から突出する複数の指状部２５とを有する、櫛形状に形成されている。ソース配線２３の複数の指状部２５は、各々基部２４に接続されている。ドレイン配線３３は、基部３４と、基部３４から突出する複数の指状部３５とを有する、櫛形状に形成されている。ドレイン配線３３の複数の指状部３５は、各々基部３４に接続されている。
【００２３】
ソース配線２３とドレイン配線３３とは、櫛形状のソース配線２３の指状部２５とドレイン配線３３の指状部３５とが互いに組み合わさるように、対向して配置されている。すなわち、ソース配線２３の指状部２５とドレイン配線３３の指状部３５とが交互に配置されるように、ソース配線２３とドレイン配線３３とは配置されている。
【００２４】
図１に示すソース配線２３は、三本の指状部２５を有し、指状部２５は、基部２４に対し直交するように、基部２４の一方から突出している。図１に示すドレイン配線３３は、四本の指状部３５を有し、指状部３５は、基部３４に対し直交するように、基部３４の一方から突出している。ソース配線２３の三本の指状部２５が、ドレイン配線３３の四本の指状部３５の間に挿通されるように、ソース配線２３とドレイン配線３３とが配置されている。
【００２５】
ソース配線２３の基部２４と、ドレイン配線３３の基部３４とは、互いに平行に配置されている。ソース配線２３の指状部２５は、ドレイン配線３３の基部３４に向かって、基部２４から延びている。ドレイン配線３３の指状部３５は、ソース配線２３の基部２４に向かって、基部３４から延びている。ソース配線２３の指状部２５と、ドレイン配線３３の指状部３５とは、互いに平行に並べられ、一本ずつ交互に配置されている。
【００２６】
ソース配線２３の指状部２５の、ドレイン配線３３の指状部３５と組み合わされて並べられた部分の下側には、図１中に点線で示すソース電極２２が配置されている。ドレイン配線３３の指状部３５の、ソース配線２３の指状部２５と組み合わされて並べられた部分の下側には、図１中に点線で示すドレイン電極３２が配置されている。本明細書中で、上側とは、半導体の積層方向において基板から離れる側を示し、下側とは、半導体の積層方向において基板に近い側を示す。
【００２７】
ゲート配線４３は、基部４４と、基部４４から突出する複数の指状部４５とを有する。トランジスタを平面視した場合、ソース配線２３の基部２４に近接する側に、ゲート配線４３の基部４４が配置される。ゲート配線４３の基部４４は、ソース配線２３の基部２４とドレイン配線３３の指状部３５との間に配置されている。ゲート配線４３の基部４４は、ソース配線２３の指状部２５の下側に配置されており、絶縁膜を介してソース配線２３の指状部２５と交差している。ゲート配線４３の基部４４の一方端は、金属などの導電体で形成されるゲートパッド４９に接続されている。
【００２８】
ゲート配線４３の指状部４５は、基部４４に対し直交するように、基部４４の一方から突出している。ゲート配線４３の複数の指状部４５は、互いに平行に配置されている。ゲート配線４３の指状部４５は、ソース配線２３の指状部２５と、ドレイン配線３３の指状部３５との間に配置されている。ゲート配線４３の指状部４５は、ドレイン配線３３の基部３４に向かって、基部４４から延びている。ゲート配線４３の指状部４５と、ソース配線２３の指状部２５と、ドレイン配線３３の指状部３５とは、互いに平行に並べられて配置されている。
【００２９】
ゲート配線４３は、隣接する指状部４５の先端部４６を接続する接続部４７をさらに有する。隣接する一組の指状部４５の、ドレイン配線３３の基部３４側の先端部４６同士は、接続部４７によって接続されている。ゲート配線４３の指状部４５は、ソース配線２３の指状部２５を挟んで、隣り合うもの同士の末端が接続部４７により接続されている。ゲート配線４３の指状部４５と接続部４７とは、ソース配線２３の指状部２５を取り囲む、Ｕ字状に形成されている。
【００３０】
図２は、実施の形態１の横型電界効果トランジスタの断面図である。図２では、横型電界効果トランジスタの一例としての、横型のＲＥＳＵＲＦ−ＪＦＥＴ（REduced SURface Field Junction Field Effect Transistor）１の、図１中のＩＩ−ＩＩ線に沿う断面が図示されている。
【００３１】
図２に示すＲＥＳＵＲＦ−ＪＦＥＴ１では、ＳｉＣなどの半導体により形成された基板１０上に、半導体からなる活性層１４が形成されている。ＲＥＳＵＲＦ−ＪＦＥＴ１は、基板１０と、基板１０上に形成された活性層１４とを備える。ソース配線２３と、ドレイン配線３３と、ゲート配線４３とは、活性層１４の上側に形成されている。
【００３２】
活性層１４は、基板１０上に形成されたｐ−型のバッファ層１１と、バッファ層１１上に形成されたｎ型のチャネル層１２と、チャネル層１２上に形成されたｐ型のリサーフ層１３と、を含む。リサーフ層１３は、表面１３ａを有する。リサーフ層１３の表面１３ａからチャネル層１２に達するように、ｎ＋型のソース領域２１と、ｎ＋型のドレイン領域３１と、ｐ＋型のゲート領域４１と、が互いに距離を隔てて形成されている。
【００３３】
バッファ層１１とリサーフ層１３とゲート領域４１とは、導電型が第一導電型としてのｐ型である。ゲート領域４１のｐ型不純物濃度は、リサーフ層１３におけるｐ型不純物濃度よりも高い。バッファ層１１のｐ型不純物濃度は、リサーフ層１３におけるｐ型不純物濃度よりも低い。チャネル層１２とソース領域２１とドレイン領域３１とは、導電型が第二導電型としてのｎ型である。ソース領域２１およびドレイン領域３１のｎ型不純物濃度は、チャネル層１２におけるｎ型不純物濃度よりも高い。
【００３４】
リサーフ層１３の上部表面である表面１３ａ上には、絶縁材料からなるフィールド酸化膜２０が形成されている。フィールド酸化膜２０には、複数の開口部が形成されている。ソース領域２１上に位置する開口部の内部には、ソース電極２２が形成されている。ドレイン領域３１上に位置する開口部の内部には、ドレイン電極３２が形成されている。ゲート領域４１上に位置する開口部の内部には、ゲート電極４２が形成されている。
【００３５】
フィールド酸化膜２０は、リサーフ層１３の表面１３ａにおいて、ソース電極２２、ドレイン電極３２およびゲート電極４２が形成されている領域以外の領域全体を覆うように形成されている。これによりフィールド酸化膜２０は、ソース電極２２、ドレイン電極３２およびゲート電極４２のそれぞれを、電気的に分離する。
【００３６】
電子が供給されるソース領域２１は、ソース配線２３の指状部２５に対向するように形成されている。ソース領域２１上側の、ソース電極２２上には、金属などの導電体からなるソース配線２３が形成されている。ソース電極２２は、ソース配線２３の指状部２５とソース領域２１とを電気的に接続する。
【００３７】
電子が取り出されるドレイン領域３１は、ドレイン配線３３の指状部３５に対向するように形成されている。ドレイン領域３１上側の、ドレイン電極３２上には、導電体からなるドレイン配線３３が形成されている。ドレイン電極３２は、ドレイン配線３３の指状部３５とドレイン領域３１とを電気的に接続する。
【００３８】
ソース領域２１とドレイン領域３１との間に配置され、ソース領域２１とドレイン領域３１との間を電気的に接続および遮断するゲート領域４１は、ゲート配線４３の指状部４５に対向するように形成されている。ゲート領域４１上側の、ゲート電極４２上には、導電体からなるゲート配線４３が形成されている。ゲート電極４２は、ゲート配線４３の指状部４５とゲート領域４１とを電気的に接続する。
【００３９】
フィールド酸化膜２０上には、層間絶縁膜５１が形成されている。層間絶縁膜５１は、ゲート配線４３を覆い、ソース配線２３とドレイン配線３３との間に充填されるように形成されている。層間絶縁膜５１は、ソース配線２３とゲート配線４３とを電気的に絶縁し、かつ、ドレイン配線３３とゲート配線４３とを電気的に絶縁する。
【００４０】
層間絶縁膜５１上には、パッシベーション膜５２が形成されている。パッシベーション膜５２は、ソース配線２３およびドレイン配線３３の全体を含む、ＲＥＳＵＲＦ−ＪＦＥＴ１の全体を覆うように形成されている。パッシベーション膜５２は、ＲＥＳＵＲＦ−ＪＦＥＴ１を外側から保護する表面保護膜として機能する。
【００４１】
図３は、実施の形態１の横型電界効果トランジスタの他の断面図である。図３では、ＲＥＳＵＲＦ−ＪＦＥＴ１の、図１中のＩＩＩ−ＩＩＩ線に沿う断面が図示されている。図３には、ゲート配線４３の基部４４と接続部４７とが図示されている。基部４４と接続部４７との下側にはゲート領域４１が形成されており、ゲート配線４３の基部４４と接続部４７とは、ゲート電極４２を介してゲート領域４１に接続されている。
【００４２】
ゲート配線４３の基部４４と接続部４７との間には、ソース配線２３の指状部２５が設けられている。ソース配線２３の指状部２５の下側には、ソース領域２１が形成されている。図３に示すソース配線２３の左側の端部に、ソース配線２３の基部２４が配置されている。図３において、ソース配線２３の指状部２５は、ゲート領域４１の上側から、ゲート配線４３の基部４４を覆う位置にまで、図中左右方向に延在する。ゲート配線４３の基部４４は、ソース配線２３の指状部２５との間に層間絶縁膜５１を介在させて、ソース配線２３の指状部２５のうち基部２４に近い一部分に対して交差している。
【００４３】
図３には、ドレイン配線３３の基部３４が図示されている。ドレイン電極３２は、図１を参照して説明したように、ドレイン配線３３の指状部３５の下側に配置されるが、ドレイン配線３３の基部３４の下側には配置されない。そのため図３では、ドレイン配線３３の下側には、ドレイン電極３２とドレイン領域３１とは配置されていない。
【００４４】
図４は、実施の形態１の横型電界効果トランジスタのさらに他の断面図である。図４では、ＲＥＳＵＲＦ−ＪＦＥＴ１の、図１中のＩＶ−ＩＶ線に沿う断面が図示されている。図４には、ゲート配線４３の基部４４が図中左右方向に延在して図示されている。基部４４の下側にはゲート領域４１が形成され、ゲート配線４３の基部４４はゲート電極４２を介してゲート領域４１に接続されている。
【００４５】
ゲート配線４３の基部４４は、層間絶縁膜５１によって覆われている。層間絶縁膜５１上に、パッシベーション膜５２に被覆されるように、ソース配線２３の指状部２５が配置されている。つまり、図３および図４より明らかなように、ソース配線２３の指状部２５とゲート配線４３の基部４４との間には、層間絶縁膜５１が介在し、これによりソース配線２３の指状部２５とゲート配線４３の基部４４とは電気的に絶縁されている。
【００４６】
ゲート配線４３の基部４４の一方端はゲートパッド４９に接続されており、ゲートパッド４９は、フィールド酸化膜２０上から層間絶縁膜５１およびパッシベーション膜５２を厚み方向に貫いて、ＲＥＳＵＲＦ−ＪＦＥＴ１の外表面に露出している。このように配置されたゲートパッド４９を介して、ゲート配線４３の外部の電気回路との電気的接続が可能とされている。
【００４７】
図５は、ゲート配線４３の一部の分解図である。図５に示す一対の隣接するゲート配線４３の指状部４５と、指状部４５を接続する接続部４７とは、第一配線１０１を構成する。第一配線１０１は、ゲート配線４３の指状部４５と接続部４７によって形成された、Ｕ字状構造を有する。ゲート配線４３の基部４４の、接続部４７によって接続された隣接する指状部４５が基部４４に接続される二点間は、第一配線１０１と電気的に並列な第二配線１０２を構成する。第二配線１０２は、第一配線１０１のＵ字状構造の先端の二箇所が接続される位置に対応する基部４４の二点を結ぶ、基部４４の一部分である。Ｕ字形状の第一配線１０１と、直線状の第二配線１０２とは、電気的に並列となっている。
【００４８】
ゲート配線４３は、第一配線１０１の電気抵抗が第二配線１０２の電気抵抗以上であるように、形成されている。Ｕ字形状に配置されたゲート配線４３の指状部４５および接続部４７によって形成される導電路の電気抵抗に対し、当該導電路と並列になっているゲート配線４３の基部４４の部分の電気抵抗は、等しいかまたはより小さい。そのため、第一配線１０１よりも第二配線１０２の方が、電流が流れやすくなっている。つまり、第二配線１０２を形成する基部４４に電圧が印加された場合、図５中に矢印で示す図中右側の指状部４５から接続部４７を経由して左側の指状部４５へ流れる電流よりも、基部４４の内部を流れる電流の方がより大きくなる。
【００４９】
図６は、図５中のＶＩ−ＶＩ線に沿うゲート配線４３の基部４４の断面図である。図７は、図５中のＶＩＩ−ＶＩＩ線に沿うゲート配線４３の指状部４５の断面図である。図６と図７とを比較して、ゲート配線４３の指状部４５の縦断面積は、ゲート配線４３の基部４４の縦断面積以下である。ここで、縦断面積とは、配線の延在方向に対して直角方向に切断した場合の、配線の断面積をいう。
【００５０】
たとえば、ゲート配線４３の基部４４の幅ｗ１は５μｍ、厚さｈ１は０．１μｍであってもよい。基部４４の、Ｕ字状の第一配線１０１と並列となる第二配線１０２を形成する長さは、１０μｍであってもよい。また、ゲート配線４３の指状部４５の幅ｗ２は２μｍ、厚さｈ２は０．１μｍであって、指状部４５の長さは１５０μｍであってもよい。
【００５１】
以上の構成を有するＲＥＳＵＲＦ−ＪＦＥＴ１では、ゲート配線４３の基部４４から複数の指状部４５が突き出るように形成され、複数の指状部４５は基部４４に並列接続されている。そのため、従来のミアンダ形状のゲート配線に比べて、ゲートパッド４９からゲートパッド４９に近い指状部４５へ至る経路と、ゲートパッド４９から遠い指状部４５へ至る経路との、電気抵抗値の差を小さくできる。したがって、ゲートパッド４９に近い指状部４５と、ゲートパッド４９から離れる指状部４５とでの、ゲート電圧変化の時間遅れを小さくすることができる。
【００５２】
ゲート配線４３の指状部４５および接続部４７が形成する第一配線１０１の電気抵抗が、基部４４が形成する第一配線１０１と並列な第二配線１０２の電気抵抗以上であるように、ゲート配線４３は形成されている。ゲート配線４３の基部４４における電気抵抗が小さいので、基部４４を流れる電流に対する抵抗を小さくすることができる。かつ、指状部４５と比較して基部４４に電流が流れやすくなりために、ゲートパッド４９に近い指状部４５と遠い指状部４５とでの、ゲート電圧変化の時間遅れを小さくすることができる。ゲート配線４３の指状部４５の縦断面積を基部４４の縦断面積以下とすることにより、指状部４５と比較して基部４４の抵抗を小さくできる効果を、より顕著に得ることができる。
【００５３】
また、ソース配線２３の基部２４とドレイン配線３３との間にゲート配線４３の基部４４が配置されているため、ソース配線２３とゲート配線４３との交差面積が小さくなっている。一般に、ソース配線２３の基部２４の幅（基部２４の延在方向に直交する方向（図１中の上下方向）の寸法）は、ゲート配線４３の基部４４の幅に比べて大きい。そのため、櫛形状のゲート配線の指状部がソース配線の基部の下側を通る従来技術におけるソース配線の基部とゲート配線の指状部との交差面積と比較して、本実施の形態の構成におけるソース配線２３の指状部２５とゲート配線４３の基部４４との交差面積を、より小さくすることができる。したがって、ゲート−ソース間の容量を小さくすることができるので、ゲート回路の充放電に要する時間を短縮することができる。
【００５４】
このように、本実施の形態のＲＥＳＵＲＦ−ＪＦＥＴ１では、ゲート電圧変化の時間遅れが小さくなり、ゲート回路の充放電に要する時間が短縮されているので、ＲＥＳＵＲＦ−ＪＦＥＴ１のスイッチング速度を向上することができる。
【００５５】
一方、本実施の形態のＲＥＳＵＲＦ−ＪＦＥＴ１では、ゲート配線４３の基部４４に複数の指状部４５が並列接続されているため、一つの指状部４５においてパターン欠落が発生しても、他の指状部４５へのゲート電圧変化の伝達には影響しない。また、二つの隣接する指状部４５と接続部４７とにより、基部４４との二箇所の接続を有するＵ字状の配線が形成されるので、たとえ指状部４５の一箇所でパターン欠落が発生し配線が途切れても、配線のその先の部分に、基部４４との他方の接続部からゲート電圧変化を伝えて、トランジスタを動作させることができる。一つのＵ字状の配線内の二箇所以上が途切れた場合には、トランジスタが動作しない部分が発生するが、この場合も同様に、他の指状部４５へのゲート電圧変化の伝達には影響しない。したがって、トランジスタの動作不良品の発生を抑制することができる。
【００５６】
ゲート配線４３の基部４４においてもパターン欠落は発生し得る。しかし、ゲート配線４３の指状部４５の縦断面積を基部４４の縦断面積以下とすることにより、基部４４においてパターン欠落によりゲート配線４３が途切れる可能性を、指状部４５と比較して低減することができる。そのため、したがって、トランジスタの動作不良品の発生を、さらに抑制することができる。
【００５７】
次に、図２〜図４に示したＲＥＳＵＲＦ−ＪＦＥＴ１の製造方法について説明する。図８は、実施の形態１の横型電界効果トランジスタの製造方法を示す流れ図である。本実施の形態に従った横型電界効果トランジスタであるＲＥＳＵＲＦ−ＪＦＥＴ１の製造方法では、以下の工程を実施する。
【００５８】
まず、半導体基板としての基板１０を準備する（Ｓ１０）。たとえば、４Ｈ−ＳｉＣと呼ばれる単結晶タイプのＳｉＣなどの、ｎ型基板を準備する。次に、基板１０の主表面上に位置し、第一導電型不純物としてのｐ型不純物を含むＳｉＣ層からなる、バッファ層１１を形成する（Ｓ２０）。バッファ層１１の厚みはたとえば１０μｍとし、成膜方法としてはエピタキシャル成長法を用いることができる。ｐ型不純物としてはアルミニウム（Ａｌ）が用いられてもよい。バッファ層１１におけるｐ型不純物の濃度はたとえば１．０×１０１６ｃｍ−３とする。
【００５９】
次に、バッファ層１１上に位置し、バッファ層１１におけるｐ型不純物の濃度より高い濃度の第二導電型（ｎ型）不純物を含む、チャネル層１２を形成する（Ｓ３０）。ｎ型不純物として窒素（Ｎ）が用いられてもよい。チャネル層１２の厚みはたとえば０．４μｍとすることができる。チャネル層１２におけるｎ型の導電性不純物の濃度は２．０×１０１７ｃｍ−３とすることができる。その後、チャネル層１２上にリサーフ層１３を形成する（Ｓ４０）。リサーフ層１３は、バッファ層１１におけるｐ型不純物の濃度より高い濃度の第一導電型（ｐ型）不純物を含む。リサーフ層１３の厚みはたとえば０．２５μｍとすることができ、また、リサーフ層１３におけるｐ型の導電性不純物の濃度は２．０×１０１７ｃｍ−３とすることができる。
【００６０】
次に、リサーフ層１３の表面１３ａからリサーフ層１３を貫通してチャネル層１２にまで到達するように、第一導電型（ｐ型）不純物を含むゲート領域４１を形成する（Ｓ５０）。具体的には、フォトリソグラフィ法を用いてパターンを有するレジスト膜を形成する。当該レジスト膜をマスクとして用いることにより、リサーフ層１３およびチャネル層１２にイオン注入法を用いてアルミニウム（Ａｌ）を注入する。このようにして、導電型がｐ型のゲート領域４１を形成する。ゲート領域４１の深さはたとえば０．４μｍとすることができる。また、ゲート領域４１におけるｐ型不純物の濃度はたとえば１．０×１０１９ｃｍ−３とすることができる。
【００６１】
次に、リサーフ層１３の表面１３ａからリサーフ層１３を貫通してチャネル層１２にまで到達するように、ゲート領域４１を挟んで対向する、第二導電型（ｎ型）不純物を含むソース領域２１およびドレイン領域３１を形成する（Ｓ６０）。具体的には、上述したゲート領域４１を形成する工程と同様に、リサーフ層１３およびチャネル層１２にイオン注入法を用いてリン（Ｐ）を注入することにより、導電型がｎ型のソース領域２１およびドレイン領域３１を形成する。ソース領域２１およびドレイン領域３１の深さはたとえば０．４μｍとすることができる。ソース領域２１およびドレイン領域３１におけるｎ型不純物の濃度はたとえば５．０×１０１９ｃｍ−３とすることができる。
【００６２】
次に、上述したゲート領域４１、ソース領域２１およびドレイン領域３１に注入したイオンを活性化するための、活性化アニールを行なう（Ｓ７０）。活性化アニール工程の条件としては、たとえば雰囲気としてアルゴンガスを用い、加熱温度を１７００℃、加熱時間を３０分とすることができる。なお、アニール時の雰囲気圧力はたとえば１００ｋＰａとすることができる。次に、フィールド酸化膜２０を形成する（Ｓ８０）。具体的には、上述した処理を行なった基板１０を酸素雰囲気中で加熱することにより、リサーフ層１３の表面１３ａを熱酸化してフィールド酸化膜２０を形成する。加熱条件としては、たとえば加熱温度を１３００℃、加熱時間を６０分とすることができる。なお、加熱時の雰囲気圧力はたとえば大気圧とすることができる。この結果、厚みが０．１μｍのフィールド酸化膜２０が形成される。
【００６３】
次に、フィールド酸化膜２０の所定領域に開口部を形成する（Ｓ９０）。開口部は、後工程において電極が形成される位置に形成される。具体的には、フィールド酸化膜２０上に、フォトリソグラフィ法を用いて所定のパターンを有するレジスト膜を形成する。このレジスト膜には、開口部が形成されるべき領域に開口パターンが形成されている。このレジスト膜をマスクとして用いて、エッチングを行なうことによりフィールド酸化膜２０を部分的に除去する。このようにして開口部を形成する。
【００６４】
次に、開口部の内部にオーミック電極を形成する（Ｓ１００）。具体的には、開口部の内部およびレジスト膜の上部表面上にオーミック電極を構成する導電体膜（たとえばニッケル（Ｎｉ）膜）を蒸着法を用いて形成する。その後、レジスト膜を除去することにより、当該レジスト膜上に形成されたＮｉ膜の部分も除去する（リフトオフ）。そして、Ｎｉ膜が形成されたＳｉＣ基板をアルゴン雰囲気中で熱処理することにより、Ｎｉ膜をオーミック電極とする。この熱処理の条件としては、たとえば加熱温度を９５０℃とし、加熱時間を２分とすることができる。また、アルゴン雰囲気の圧力は大気圧とすることができる。このようにして、ソース領域２１に接触するソース電極２２、ドレイン領域３１に接触するドレイン電極３２、およびゲート領域４１に接触するゲート電極４２が形成される。
【００６５】
次に、ゲート電極４２上にゲート配線４３を形成する（Ｓ１１０）。具体的には、ゲート電極４２上に、フォトリソグラフィ法を用いてパターンを有するレジスト膜を形成する。当該レジスト膜では、ゲート電極４２を露出させる開口パターンが形成されている。レジスト膜の開口パターン内部に、ゲート配線４３となるべき導電体膜（たとえばアルミニウム膜）を蒸着する。アルミニウム膜の厚みは、たとえば０．１μｍとすることができる。その後、レジスト膜を除去することにより、レジスト膜上に位置する導電体膜の一部を除去する（リフトオフ）。この結果、ゲート電極４２上に位置するゲート配線４３を得る。
【００６６】
次に、ゲート配線４３を覆う層間絶縁膜５１を形成する（Ｓ１２０）。具体的には、プラズマＣＶＤ（Chemical Vapor Deposition；化学蒸着法）法を用いて、厚みが０．２μｍのＳｉＯ２膜からなる層間絶縁膜５１が形成される。このようにして、層間絶縁膜５１が、ゲート配線４３、ソース電極２２、ドレイン電極３２およびフィールド酸化膜２０の表面上に接触するように形成される。
【００６７】
次に、層間絶縁膜５１の一部を除去して、層間絶縁膜５１の所定領域に開口部を形成する（Ｓ１３０）。開口部は、後工程においてゲートパッド４９、ソース配線２３、およびドレイン配線３３が形成される位置に、形成される。具体的には、層間絶縁膜５１の上にレジストが塗布された後、露光および現像が行なわれ、層間絶縁膜５１の所望の領域に開口部を有するレジスト膜が形成される。当該レジスト膜をマスクとして用いて、たとえばＲＩＥ（Reactive Ion Etching）により層間絶縁膜５１が部分的に除去される。このようにして、ソース電極２２およびドレイン電極３２に接触する層間絶縁膜５１が除去され、また、ゲートパッド４９の配置に応じた領域の層間絶縁膜５１が除去される。
【００６８】
次に、パッドを含むソース配線２３、パッドを含むドレイン配線３３、およびゲートパッド４９が形成される（Ｓ１４０）。具体的には、ＲＩＥにより部分的に除去された層間絶縁膜５１上に、たとえばスパッタリングによりアルミニウムからなる厚み３μｍのアルミニウム膜が形成され、所望の形状になるようにエッチングされることにより、ソース配線２３、ドレイン配線３３、およびゲートパッド４９が形成される。
【００６９】
次に、パッシベーション膜５２を形成する（Ｓ１５０）。具体的には、層間絶縁膜５１の表面、工程（Ｓ１４０）で形成されたソース配線２３およびドレイン配線３３の上側など、外部と接続されるゲートパッド４９などのパッド部を除くＲＥＳＵＲＦ−ＪＦＥＴ１の最上面の全面に、たとえばプラズマＣＶＤにより、厚みが５μｍのＳｉＯ２膜からなるパッシベーション膜５２を形成する。保護膜であるパッシベーション膜５２を形成することにより、ＲＥＳＵＲＦ−ＪＦＥＴ１は外側から保護される。
【００７０】
このような製造方法によって、図２〜図４に示すような、スイッチング速度を向上でき、かつ動作不良品を低減できる、ＲＥＳＵＲＦ−ＪＦＥＴ１を容易に得ることができる。
【００７１】
（実施の形態２）
図９は、実施の形態２の横型電界効果トランジスタの断面図である。横型電界効果トランジスタの一例としての、図９に示す横型のＲＥＳＵＲＦ−ＪＦＥＴ１は、実施の形態１のＲＥＳＵＲＦ−ＪＦＥＴ１と同様の基本的な構成を有する。しかし、実施の形態２のＲＥＳＵＲＦ−ＪＦＥＴ１は、バッファ層１１に電気的に接触するベース領域６１が形成されている点で、実施の形態１のＲＥＳＵＲＦ−ＪＦＥＴ１と異なっている。
【００７２】
具体的には、実施の形態２のＲＥＳＵＲＦ−ＪＦＥＴ１は、ソース配線２３の指状部２５の一部の下側に形成された、ｐ＋型のベース領域６１を備える。ベース領域６１は、リサーフ層１３の表面１３ａからバッファ層１１に達するように、形成されている。ベース領域６１上には、ベース領域６１に接触するベース電極６２が形成されている。ベース電極６２は、ソース配線２３の指状部２５とベース領域６１とを接続する。ベース電極６２は、バッファ層１１に電気的に接続する。ベース電極６２は、ソース電極２２と接触するように配置されており、ソース電極２２と同電位となっている。
【００７３】
ベース電極６２は、ソース配線２３に接続できれば任意の場所に設置できるが、ソース配線２３の指状部２５の下側に、ソース電極２２と合わせて設けられることが望ましい。図９にはＲＥＳＵＲＦ−ＪＦＥＴ１の断面が図示されているが、ベース電極６２は平面的に見てソース電極２２に取り囲まれていることがさらに好ましい。すなわち、ＲＥＳＵＲＦ−ＪＦＥＴ１を平面視したとき、ベース領域６１はソース領域２１に取り囲まれていることがさらに好ましい。
【００７４】
このような構成を有する実施の形態２のＲＥＳＵＲＦ−ＪＦＥＴ１では、ソース配線２３の指状部２５の下側にソース電極２２と合わせてベース電極６２が設けられているために、トランジスタセルの動作安定化が促進される。また、バッファ層１１内でのトランジスタのオフ動作時の空乏層伸長、オン動作時の空乏層縮小が促進される。したがって、ＲＥＳＵＲＦ−ＪＦＥＴ１のスイッチング速度を向上することができる。ベース領域６１がソース領域２１に平面的に取り囲まれていることにより、トランジスタセルのさらに安定な動作を得ることができる。
【００７５】
図９に示すＲＥＳＵＲＦ−ＪＦＥＴ１の製造方法は、基本的には図８に示した実施の形態１のＲＥＳＵＲＦ−ＪＦＥＴ１の製造方法と基本的に同様であるが、ベース領域６１を形成する工程が追加される点が異なっている。具体的には、図８に示す工程（Ｓ１０）〜（Ｓ６０）を実施する。その後、アルミニウムをバッファ層１１に届く深さでイオン注入し、ｐ＋型のベース領域６１を形成する。ベース領域６１の深さは、たとえば０．９μｍとすることができる。ベース領域６１におけるｐ型不純物の濃度は、たとえば１．０×１０１９ｃｍ−３とすることができる。
【００７６】
次に、工程（Ｓ７０）において、ゲート領域４１、ソース領域２１およびドレイン領域３１と同時に、ベース領域６１に注入したイオンを活性化するための活性化アニールを行なう。その後、工程（Ｓ８０）〜（Ｓ９０）を行ない、工程（Ｓ１００）において、ソース電極２２と一体で、ベース領域６１上にオーミック電極を形成してベース電極６２を形成する。その後工程（Ｓ１１０）〜（Ｓ１５０）を行なう。このようにして、図９に示すベース領域６１を備えるＲＥＳＵＲＦ−ＪＦＥＴ１を得ることができる。
【００７７】
（実施の形態３）
図１０は、実施の形態３の横型電界効果トランジスタの断面図である。横型電界効果トランジスタの一例としての、図１０に示す横型のＲＥＳＵＲＦ−ＪＦＥＴ１は、図９に示す実施の形態２のＲＥＳＵＲＦ−ＪＦＥＴ１と同様の基本的な構成を有する。しかし、実施の形態３のＲＥＳＵＲＦ−ＪＦＥＴ１は、ベース電極６２がソース電極２２よりも下側に設けられている点で、実施の形態１のＲＥＳＵＲＦ−ＪＦＥＴ１と異なっている。
【００７８】
実施の形態３のＲＥＳＵＲＦ−ＪＦＥＴ１では、リサーフ層１３の表面１３ａからバッファ層１１の方向に掘り込まれた、トレンチが形成されている。ベース領域６１は、当該トレンチの下側に形成されている。ベース電極６２は、ベース領域６１に接触するように、トレンチの底に設けられている。その結果、平面的に見てベース電極６２を取り囲むソース電極２２よりも、ベース電極６２は下側、すなわち、バッファ層１１に近接する側に形成されている。
【００７９】
このような構成を有する実施の形態３のＲＥＳＵＲＦ−ＪＦＥＴ１では、リサーフ層１３の表面１３ａから掘り込まれるトレンチを形成し、そのトレンチの底部にイオン注入することで、ｐ型不純物を含むベース領域６１を形成することができる。つまり、ベース領域６１を形成するために、リサーフ層１３の表面１３ａからバッファ層１１へ向かって深いイオン注入する必要がない。そのため、ＲＥＳＵＲＦ−ＪＦＥＴ１の製造プロセスを簡便にすることができる。
【００８０】
図１０に示すＲＥＳＵＲＦ−ＪＦＥＴ１の製造方法は、基本的には図８に示した実施の形態１のＲＥＳＵＲＦ−ＪＦＥＴ１の製造方法と基本的に同様であるが、リサーフ層１３にトレンチを形成した後にベース領域６１を形成する工程が追加される点が異なっている。具体的には、図８に示す工程（Ｓ１０）〜（Ｓ４０）を実施する。その後、ベース領域６１を形成する場所に対応する領域に、ＲＩＥによりトレンチを形成する。トレンチの深さは、トレンチの底にゲート領域４１と同じ注入深さのｐ型不純物のイオン注入を行なったときに、イオン注入される領域がバッファ層１１に届く程度となるように、決定される。たとえば、トレンチの深さを０．５μｍとすることができる。
【００８１】
次に、工程（Ｓ５０）において、ゲート領域４１を形成するためのイオン注入と同時に、前工程で形成されたトレンチの底部からアルミニウムをイオン注入する。これにより、トレンチの下側にｐ型不純物を含むベース領域６１を形成する。ベース領域６１の深さはたとえば０．４μｍとすることができる。また、ベース領域６１におけるｐ型不純物の濃度はたとえば１．０×１０１９ｃｍ−３とすることができる。
【００８２】
続いて工程（Ｓ６０）を行なった後、工程（Ｓ７０）において、ゲート領域４１、ソース領域２１およびドレイン領域３１と同時に、ベース領域６１に注入したイオンを活性化するための活性化アニールを行なう。その後、工程（Ｓ８０）〜（Ｓ９０）を行ない、工程（Ｓ１００）において、ソース電極２２、ドレイン電極３２およびゲート電極４２の形成と同時に、ベース領域６１上にオーミック電極を形成してベース電極６２を形成する。その後工程（Ｓ１１０）〜（Ｓ１５０）を行なう。このようにして、ベース電極６２がソース電極２２よりも下側に設けられている、図１０に示すＲＥＳＵＲＦ−ＪＦＥＴ１を得ることができる。
【００８３】
（実施の形態４）
図１１は、実施の形態４の横型電界効果トランジスタの断面図である。横型電界効果トランジスタの一例としての、図１１に示す横型のＪＦＥＴ７１は、実施の形態１のＲＥＳＵＲＦ−ＪＦＥＴ１と同様の基本的な構成を有する。しかし、ＪＦＥＴ７１は、チャネル層１２上にリサーフ層が形成されておらず、図２に示すＲＥＳＵＲＦ−ＪＦＥＴ１においてリサーフ層１３が形成されていた領域にもチャネル層１２が形成されている点で、実施の形態１のＲＥＳＵＲＦ−ＪＦＥＴ１と異なっている。
【００８４】
具体的には、図１１に示すＪＦＥＴ７１において、活性層１４は、基板１０の上に形成されたｐ−型のバッファ層１１と、バッファ層１１上に形成されたｎ型のチャネル層１２と、を含む。チャネル層１２は、表面１２ａを有する。チャネル層１２の表面１２ａからチャネル層１２の内部に、ｎ＋型のソース領域２１と、ｎ＋型のドレイン領域３１と、ｐ＋型のゲート領域４１と、が形成されている。チャネル層１２の上部表面である表面１２ａ上に形成されたフィールド酸化膜２０には、複数の開口部が形成されている。
【００８５】
ソース領域２１上に位置する開口部の内部には、ソース電極２２が形成されている。ソース領域２１は、ソース配線２３の指状部２５に対向するように形成されている。ソース電極２２は、ソース配線２３の指状部２５とソース領域２１とを電気的に接続する。
【００８６】
ドレイン領域３１上に位置する開口部の内部には、ドレイン電極３２が形成されている。ドレイン領域３１は、ドレイン配線３３の指状部３５に対向するように形成されている。ドレイン電極３２は、ドレイン配線３３の指状部３５とドレイン領域３１とを電気的に接続する。
【００８７】
ゲート領域４１上に位置する開口部の内部には、ゲート電極４２が形成されている。ゲート領域４１は、ゲート配線４３の指状部４５に対向するように形成されている。ゲート電極４２は、ゲート配線４３の指状部４５とゲート領域４１とを電気的に接続する。
【００８８】
以上の構成を有するＪＦＥＴ７１においても、ゲート配線４３の基部４４がソース配線２３の基部２４とドレイン配線３３との間に配置され、かつ、ゲート配線４３の基部４４とソース配線２３の指状部２５とが交差している。そのため、実施の形態１のＲＥＳＵＲＦ−ＪＦＥＴ１と同様に、ゲート電圧変化の時間遅れが小さくなり、ゲート回路の充放電に要する時間が短縮されているので、ＪＦＥＴ７１のスイッチング速度を向上することができる。かつ、トランジスタの動作不良品の発生を抑制することができる。
【００８９】
図１１に示すＪＦＥＴ１の製造方法は、基本的には図８に示した実施の形態１のＲＥＳＵＲＦ−ＪＦＥＴ１の製造方法と基本的に同様であるが、リサーフ層１３を形成する工程（Ｓ４０）が省略される点が異なっている。具体的には、図８に示す工程（Ｓ１０）〜（Ｓ２０）を実施する。その後、バッファ層１１上にチャネル層１２を形成する（Ｓ３０）。チャネル層１２の厚みはたとえば０．６５μｍとすることができる。チャネル層１２の表面１２ａにおいて、第一導電型（ｐ型）不純物を含むゲート領域４１を形成する（Ｓ５０）。
【００９０】
次に、チャネル層１２の表面１２ａにおいて、ゲート領域４１を挟んで対向するように、第二導電型（ｎ型）不純物を含むソース領域２１およびドレイン領域３１を形成する（Ｓ６０）。続いて、ゲート領域４１、ソース領域２１およびドレイン領域３１に注入したイオンを活性化するための活性化アニールを行なう（Ｓ７０）。次に、チャネル層１２の表面１２ａを熱酸化してフィールド酸化膜２０を形成する（Ｓ８０）。その後工程（Ｓ９０）〜（Ｓ１５０）を行なう。このようにして、図１１に示すＪＦＥＴ７１を得ることができる。
【００９１】
（実施の形態５）
図１２は、実施の形態５の横型電界効果トランジスタの断面図である。横型電界効果トランジスタの一例としての、図１２に示す横型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）８１は、実施の形態１のＲＥＳＵＲＦ−ＪＦＥＴ１と同様の基本的な構成を有する。しかし、ＭＯＳＦＥＴ８１では、バッファ層１１上にｐ型のボディ層８２が形成され、ボディ層８２内には、ソース領域２１、ドレイン領域３１およびｎ型のドリフト層８３が形成される。一方、図２に示すゲート領域４１は形成されない。ゲート電極４２は、フィールド酸化膜２０上に形成されている。
【００９２】
より具体的には、図１２に示すＭＯＳＦＥＴ８１において、活性層１４は、基板１０の上に形成されたｐ−型のバッファ層１１と、バッファ層１１上に形成されたｐ型のボディ層８２と、を含む。ボディ層８２は、表面８２ａを有する。ボディ層８２の表面８２ａからボディ層８２の内部に、ｎ＋型のソース領域２１と、ｎ＋型のドレイン領域３１とが形成されている。ボディ層８２の上部表面である表面８２ａ上に形成されたフィールド酸化膜２０には、複数の開口部が形成されている。
【００９３】
ソース領域２１上に位置する開口部の内部には、ソース電極２２が形成されている。ソース領域２１は、ソース配線２３の指状部２５に対向するように形成されている。ソース電極２２は、ソース領域２１に接触し、ソース配線２３の指状部２５とソース領域２１とを電気的に接続する。
【００９４】
ドレイン領域３１上に位置する開口部の内部には、ドレイン電極３２が形成されている。ドレイン領域３１は、ドレイン配線３３の指状部３５に対向するように形成されている。ドレイン電極３２は、ドレイン領域３１に接触し、ドレイン配線３３の指状部３５とドレイン領域３１とを電気的に接続する。
【００９５】
ｎ型のドリフト層８３は、ボディ層８２の表面８２ａからボディ層８２の内部に形成されている。ドリフト層８３は、ドレイン領域３１に対しソース領域２１に向かう側においてドレイン領域３１に接触し、ソース領域２１との間に間隔を空けて配置されている。
【００９６】
ゲート電極４２は、ボディ層８２上に形成された絶縁性のフィールド酸化膜２０上に形成されている。ゲート電極４２は、絶縁層としてのフィールド酸化膜２０を介在させて、ボディ層８２上に形成されている。ゲート電極４２はフィールド酸化膜２０に接触する。ゲート電極４２が接触するフィールド酸化膜２０は、ボディ層８２に接触するとともに、ボディ層８２内に形成されたソース領域２１およびドリフト層８３に接触する。ゲート電極４２は、ゲート配線４３の指状部４５の一部の下側に形成されている。ソース領域２１およびドリフト層８３は、ゲート電極４２の指状部４５の直下部の近傍にまで延びるように形成されている。
【００９７】
以上の構成を有するＭＯＳＦＥＴ８１においても、ゲート配線４３の基部４４がソース配線２３の基部２４とドレイン配線３３との間に配置され、かつ、ゲート配線４３の基部４４とソース配線２３の指状部２５とが交差している。そのため、実施の形態１のＲＥＳＵＲＦ−ＪＦＥＴ１と同様に、ゲート電圧変化の時間遅れが小さくなり、ゲート回路の充放電に要する時間が短縮されているので、ＭＯＳＦＥＴ８１のスイッチング速度を向上することができる。かつ、トランジスタの動作不良品の発生を抑制することができる。
【００９８】
図１２に示すＭＯＳＦＥＴ８１の製造方法は、基本的には図８に示した実施の形態１のＲＥＳＵＲＦ−ＪＦＥＴ１の製造方法と基本的に同様であるが、ドリフト層８３を形成する工程およびゲート電極４２を形成する工程において異なっている。具体的には、図８に示す工程（Ｓ１０）〜（Ｓ２０）を実施する。その後、バッファ層１１上にボディ層８２を形成する（Ｓ３０）。ボディ層８２の厚みはたとえば０．６μｍとすることができる。
【００９９】
次に、ボディ層８２の表面８２ａにおいて、第二導電型（ｎ型）不純物を含むソース領域２１およびドレイン領域３１を形成する（Ｓ６０）。続いて、ボディ層８２の表面８２ａにおいて、第二導電型（ｎ型）不純物を含むドリフト層８３を形成する。その後、ドリフト層８３、ソース領域２１およびドレイン領域３１に注入したイオンを活性化するための活性化アニールを行なう（Ｓ７０）。次に、ボディ層８２の表面８２ａを熱酸化してフィールド酸化膜２０を形成する（Ｓ８０）。
【０１００】
次に、後工程においてソース電極２２およびドレイン電極３２が形成される位置に相当するフィールド酸化膜２０の所定領域に、開口部を形成する（Ｓ９０）。続いて、開口部の内部にオーミック電極を形成し、同時に、フィールド酸化膜２０にもゲート電極４２に相当するオーミック電極を形成する（Ｓ１００）。このようにして、ソース領域２１に接触するソース電極２２、ドレイン領域３１に接触するドレイン電極３２、およびフィールド酸化膜２０上のゲート電極４２が形成される。その後工程（Ｓ１１０）〜（Ｓ１５０）を行なう。このようにして、図１２に示すＭＯＳＦＥＴ８１を得ることができる。
【０１０１】
（実施の形態６）
図１３は、実施の形態６の横型電界効果トランジスタの断面図である。横型電界効果トランジスタの一例としての、図１３に示す横型のＭＥＳＦＥＴ（MEtal-Semiconductor Field Effect Transistor）９１は、実施の形態１のＲＥＳＵＲＦ−ＪＦＥＴ１と同様の基本的な構成を有する。しかし、ＭＥＳＦＥＴ９１では、ショットキー接合性のゲート電極４２を半導体のチャネル層１２上に形成した構造を有する点で、ＲＥＳＵＲＦ−ＪＦＥＴ１と異なる。
【０１０２】
具体的には、図１３に示すＭＥＳＦＥＴ９１において、活性層１４は、基板１０の上に形成されたｐ−型のバッファ層１１と、バッファ層１１上に形成されたｎ型のチャネル層１２と、を含む。チャネル層１２は、表面１２ａを有する。チャネル層１２の表面１２ａからチャネル層１２の内部に、ｎ＋型のソース領域２１と、ｎ＋型のドレイン領域３１と、が形成されている。チャネル層１２の上部表面である表面１２ａ上に形成されたフィールド酸化膜２０には、複数の開口部が形成されている。
【０１０３】
ソース領域２１上に位置する開口部の内部には、ソース電極２２が形成されている。ソース領域２１は、ソース配線２３の指状部２５に対向するように形成されている。ソース電極２２は、ソース配線２３の指状部２５とソース領域２１とを電気的に接続する。
【０１０４】
ドレイン領域３１上に位置する開口部の内部には、ドレイン電極３２が形成されている。ドレイン領域３１は、ドレイン配線３３の指状部３５に対向するように形成されている。ドレイン電極３２は、ドレイン配線３３の指状部３５とドレイン領域３１とを電気的に接続する。
【０１０５】
ソース電極２２とドレイン電極３２との間のフィールド酸化膜２０にも開口部が形成されており、この開口部の内部にゲート電極４２が形成されている。ゲート電極４２は、ゲート配線４３の指状部４５の一部の下側に形成されている。ゲート電極４２の下側には、実施の形態１で説明したゲート領域は存在しない。ゲート電極４２は、チャネル層１２の表面１２ａ上に直接配置され、チャネル層１２に接触しショットキー特性を示すように、形成されている。
【０１０６】
以上の構成を有するＭＥＳＦＥＴ９１においても、ゲート配線４３の基部４４がソース配線２３の基部２４とドレイン配線３３との間に配置され、かつ、ゲート配線４３の基部４４とソース配線２３の指状部２５とが交差している。そのため、実施の形態１のＲＥＳＵＲＦ−ＪＦＥＴ１と同様に、ゲート電圧変化の時間遅れが小さくなり、ゲート回路の充放電に要する時間が短縮されているので、ＭＥＳＦＥＴ９１のスイッチング速度を向上することができる。かつ、トランジスタの動作不良品の発生を抑制することができる。
【０１０７】
図１３に示すＭＥＳＦＥＴ９１の製造方法は、基本的には図８に示した実施の形態１のＲＥＳＵＲＦ−ＪＦＥＴ１の製造方法と基本的に同様であるが、リサーフ層１３を形成する工程（Ｓ４０）およびゲート領域４１を形成する工程（Ｓ５０）が省略される点が異なっている。具体的には、図８に示す工程（Ｓ１０）〜（Ｓ３０）を実施する。続いて、チャネル層１２の表面１２ａにおいて、第二導電型（ｎ型）不純物を含むソース領域２１およびドレイン領域３１を形成する（Ｓ６０）。
【０１０８】
次に、ソース領域２１およびドレイン領域３１に注入したイオンを活性化するための活性化アニールを行なう（Ｓ７０）。次に、チャネル層１２の表面１２ａを熱酸化してフィールド酸化膜２０を形成する（Ｓ８０）。その後工程（Ｓ９０）〜（Ｓ１５０）を行なう。このようにして、図１３に示すＭＥＳＦＥＴ９１を得ることができる。
【０１０９】
なお、実施の形態１〜６の説明においては、ｐ型が第一導電型であり、ｎ型が第二導電型である横型電界効果トランジスタの例について説明したが、横型電界効果トランジスタの各構成要素の導電型に関して、ｐ型およびｎ型を全て逆とした構成としてもよい。
【０１１０】
以上のように本発明の実施の形態について説明を行なったが、今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。この発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１１１】
１  ＲＥＳＵＲＦ−ＪＦＥＴ、１０  基板、１１  バッファ層、１２  チャネル層、１２ａ，１３ａ，８２ａ  表面、１３  リサーフ層、１４  活性層、２０  フィールド酸化膜、２１  ソース領域、２２  ソース電極、２３  ソース配線、２４，３４，４４  基部、２５，３５，４５  指状部、３１  ドレイン領域、３２  ドレイン電極、３３  ドレイン配線、４１  ゲート領域、４２  ゲート電極、４３  ゲート配線、４６  先端部、４７  接続部、４９  ゲートパッド、５１  層間絶縁膜、５２  パッシベーション膜、６１  ベース領域、６２  ベース電極、８２  ボディ層、８３  ドリフト層、１０１  第一配線、１０２  第二配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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