(57)【特許請求の範囲】
【請求項１】
ドレイン電極側接合部とソース電極側接合部との接続部分に第１の伝導島を形成してなる単一電子トランジスタ部と、
微小絶縁層を挟むように一対の導電層を接合したゲート電極側接合部を有し、上記一対の導電層の一方に入力電圧を受けると共に他方を第２の伝導島に接続してなる量子化器部と、
上記量子化器部の上記第２の伝導島と上記単一電子トランジスタ部の上記第１の伝導島とを結合する結合用コンデンサと
を具え、
上記量子化器部の上記第２の伝導島の浮遊容量により形成された入力側容量の容量値と、上記結合用コンデンサの容量値とを等しい値に選定した
ことを特徴とするアナログ−ディジタル変換素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ−ディジタル変換素子に関し、特に単一電子トランジスタのクーロン・ブロッケイド（Ｃｏｕｌｏｍｂ  ｂｌｏｋａｄｅ）動作を用いた電子回路部材に適用し得るものである。
【背景技術】
【０００２】
この種の単一電子トランジスタを利用した電子回路部材として、特許文献１に記載のものが提案されている。
【特許文献１】特開２０００−２０７８８１公報
【０００３】
単一電子トランジスタは、微小絶縁層を間に挟んで一対の導電層を接合してなる第１及び第２の接合部を有し、当該第１及び第２の接合部の一方の導電層を互いに接続して伝導島を形成すると共に第１及び第２の接合部の他方の導電層をそれぞれドレイン電極及びソース電極としてバイアス電源に接続すると共に、ゲート信号源をゲート側容量を介して伝導島に接続する。
【０００４】
かくして、ゲート信号源から伝導島に与えられる電荷量に応じて第１及び第２の接合部にトンネル電荷が１つずつトンネル動作させることにより、伝導島の電荷量をゲート信号によって制御できるような単一電子トランジスタが形成される。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この単一電子トランジスタは、バイアス電源からドレイン電極を構成する第１の接合部又はソース電極を構成する第２の接合部をトンネル動作させることにより電子を１つずつ注入し又は引き出すことができるので、１０−６ｅまでの微小な電荷の変化量をゲート信号に対応させて検知することができる。
【０００６】
ところが単一電子トランジスタは基本的に、ゲート信号がアナログ的に連続的な変化をした場合には、これに応じて伝導島にブロッケイドされる電荷量も連続的な変化をすることになり、ゲート信号に対してディジタル的に離散した信号を得たい場合に、電子回路部材としての機能が不充分である。
【０００７】
本発明は以上の点を考慮してなされたもので、アナログ入力信号が与えられたとき、これをディジタル信号として出力し得るようにしたアナログ−ディジタル変換素子を提案しようとするものである。
【課題を解決するための手段】
【０００８】
かかる課題を解決するため本発明においては、ドレイン電極側接合部１１とソース電極側接合部１２との接続部分に第１の伝導島１３を形成してなる単一電子トランジスタ部２と、微小絶縁層２１Ａを挟むように一対の導電層２１Ｂ及び２１Ｃを接合したゲート電極側接合部２１を有し、一対の導電層２１Ｂ及び２１Ｃの一方に入力電圧Ｖｉｎを受けると共に他方を第２の伝導島２４に接続してなる量子化器部３と、量子化器部３の第２の伝導島２４と単一電子トランジスタ部２の第１の伝導島１３とを結合する結合用コンデンサ２３とを設けるようにすると共に、量子化器部３の第２の伝導島２４の浮遊容量により形成された入力側容量の容量値と、結合用コンデンサ２３の容量値とを等しい値に選定するようにする。
【発明の効果】
【０００９】
本発明によれば、単一電子トランジスタ部のゲート側の伝導島に、結合用コンデンサを介して微小絶縁層を挟むように一対の導電層を接合したゲート電極側接合部の伝導島を接続し、入力電圧の変化に応じてゲート電極側接合部の微小絶縁層にトンネル動作を生じさせることによって伝導島を介して結合コンデンサに電荷を分配し、当該結合用コンデンサの電荷量の変化に基づいて単一電子トランジスタ部をトンネル動作させ、かくするにつき特に量子化器部の伝導島の浮遊容量により形成された入力側容量の容量値と結合用コンデンサの容量値とを等しい値に選定するようにしたことにより、アナログ入力電圧から離散的なレベル変化をするディジタル出力を得ることができるアナログ−ディジタル変換素子を実現できる。
【発明を実施するための最良の形態】
【００１０】
以下図面について、本発明の一実施の形態を詳述する。
【００１１】
（１）全体構成
図１において、１は全体としてアナログ−ディジタル変換素子を示し、単一電子トランジスタ部２と量子化器部３とを有する。
【００１２】
単一電子トランジスタ部２は、ドレイン電極側接合部１１及びソース電極側接合部１２とを有し、ドレイン側接合部１１は微小絶縁層１１Ａを一対の導電層１１Ｂ及び１１Ｃによって挟むように接合した構成を有すると共に、ソース電極側接合部１２も同様に微小絶縁層１２Ａを一対の導電層１２Ｂ及び１２Ｃで挟むように接合した構成を有する。
【００１３】
ドレイン電極側接合部１１及びソース電極側接合部１２の一方の導電層１１Ｃ及び１２Ｃは互いに接続されて伝導島１３を形成すると共に、ドレイン電極側接合部１１及びソース電極側接合部１２がそれぞれバイアス電源１４+１／2Ｖ[Ｖ]及び１５−1／２Ｖ[Ｖ]に接続されている。
【００１４】
かくしてドレイン電極側接合部１１の導電層１１Ｂには接地ＧＮＤに対して、+Ｖ／２〔Ｖ〕のバイアス電圧が与えられると共に、ソース電極側接合部１２の導電層１２Ｂに対してバイアス電源１５によって接地ＧＮＤに対して−Ｖ／２〔Ｖ〕のバイアス電圧が与えられている。
【００１５】
かくしてドレイン電極側接合部１１は微小絶縁層１１Ａによってトンネル抵抗Ｒ２及びトンネル容量Ｃ２をもつトンネル要素として機能すると共に、ソース側電極側接合部１２の微小絶縁層１２Ａによってトンネル抵抗Ｒ３及びトンネル容量Ｃ３を有するトンネル要素として機能する。
【００１６】
伝導島１３と接地ＧＮＤとの間には、浮遊容量でなるゲート側容量ＣＴが形成され、これによりドレイン電極側接合部１１又はソース電極側接合部１２からトンネル動作によって注入、引出し処理された電荷が伝導島１３に保持される。
【００１７】
量子化器部３はゲート電極側接合部２１を有する。
【００１８】
ゲート電極側接合部２１は、単一電子トランジスタ部２のドレイン電極側接合部１１又はソース電極側接合部１２と同様に、微小絶縁層２１Ａを一対の導電層２１Ｂ及び２１Ｃによって挟むように接合した構成を有し、その一方の導電層２１Ｃを結合用コンデンサ２３（容量ＣＫ）を介して単一電子トランジスタ部２の伝導島１３に接続することにより、伝導島２４を形成する。
【００１９】
ゲート電極側接合部２１の他方の導電層２１Ｂは信号入力端子２５に接続され、これにより入力信号端子２５に与えられた入力電圧Ｖｉｎ[Ｖ]の入力信号に応じてゲート電極側接合部２１の微小絶縁層２１Ａがトンネル抵抗Ｒ１及びトンネル容量Ｃ１によってトンネル動作をすることにより注入された電子が伝導島２４と接地ＧＮＤとの間の浮遊容量に基づく入力側容量ＣＢによって、伝導島２４に保持される。
【００２０】
図１の構成において、量子化器部３は図２に示すような等価回路として動作する。
【００２１】
図２において、信号入力端子２５に正の入力電圧Vｉｎを与えたときに、ゲート電極側接合部２１の、入力側容量２５の容量値ＣＫ及び結合用コンデンサ２３の容量値ＣＫにそれぞれ図２に示す方向の電荷が蓄えられる。
【００２２】
ここで入力電圧Vｉｎを入力したとき、ゲート電極側接合部２１によって形成された微小トンネル接合の両端の電荷Ｑ１が、（１）式
【００２３】
【数１】
0005388002.tif 000002
【００２４】
のようにｅ／２より小さいとき、図３に示すように当該微小トンネル接合はクーロン閉塞（すなわちクーロンブロッケイド）動作をする。
【００２５】
この状態のときゲート電極側接合部２１はキャパシタンスと等価とみなすことができる。
【００２６】
このとき結合用コンデンサ２３及び入力側容量２５には電荷保存則により電荷Ｑ１が容量値ＣＫ及びＣＢの比率で分配されるから、結合容量２３の電荷ＱＫは、（２）式
【００２７】
【数２】
0005388002.tif 000003
【００２８】
となる。
【００２９】
この状態から入力電圧Ｖｉｎを増大させてゲート電極側接合部２１の両端電圧がｅ／２を超えたとき、ゲート電極側接合部２１はトンネル動作をすることにより、伝導島２４から信号入力端子２５側に電子が１つトンネルすることにより伝導島２４の電荷がｅだけ減少する。
【００３０】
この電荷の減少により結合用コンデンサ２３の電荷ＱＫに生ずる変化は、（３）式、
【００３１】
【数３】
0005388002.tif 000004
【００３２】
となり、これによりゲート電極側接合部２１が再びクーロン閉塞動作状態になる。
【００３３】
その後、入力電圧Ｖｉｎが増加してゲート電極側接合部２１の両端の電荷が３ｅ／２を超えたとき、ゲート電極側接合部２１には再度トンネル動作が起きて伝導島２４の電子が１つ信号入力端子２５側にトンネルし、この結果結合用コンデンサ２３の電荷ＱＫは上述の（３）式で表される量だけ変化する。
【００３４】
以下同様にして、入力電圧Ｖｉｎの電圧が５ｅ／２、７ｅ／２……（２ｎ−１）ｅ／２を超えるごとに、ゲート電極側接合部２１がトンネル動作をすることにより伝導島２４の１つの電子が信号入力端子２５側にトンネルする。
【００３５】
かくして結合用コンデンサ２３の電荷量ＱＫは、ゲート電極側接合部２１がトンネル動作をすることにより伝導島２４から電子１つが信号入力端子２５側にトンネルするごとに、結合用コンデンサ２３に生ずる電荷量の変化の総和として、（４）式、
【００３６】
【数４】
0005388002.tif 000005
【００３７】
となる。
【００３８】
ここで、ｎは伝導島２４からゲート電極側接合部２１をトンネルした電子の数を示す。
【００３９】
伝導島２４の入力側容量２５の容量値ＣＢに分配される電荷ＱＢについても同じようにゲート電極側接合部２１がトンネル動作をするごとに電荷ＱＢの電荷量が変化していくことにより、その電荷量は（５）式、
【００４０】
【数５】
0005388002.tif 000006
【００４１】
となる。
【００４２】
（４）式及び（５）式から明らかなように、結合用コンデンサ２３の電荷量ＱＫ及び浮遊容量２５の電荷量ＱＢは、入力電圧Ｖｉｎの変化に対応する変化分と、トンネルした電子の数ｎに基づく変化分とを含み、従って入力電圧Ｖｉｎの変化に応じて変化すると共に、ゲート電極側接合部２１がトンネル動作することによりトンネルした電子の数ｎに対応して変化することになる。
【００４３】
そして結合用コンデンサ２３及び入力側容量２５の当該電荷量の変化の比は（６）式、
【００４４】
【数６】
0005388002.tif 000007
【００４５】
のように、結合用コンデンサ２３の容量値ＣＫと、浮遊容量２５の容量値ＣＢとの比によって決まることになる。
【００４６】
図２においては電源電圧Ｖｉｎが正の電圧である場合について述べたが、図４に示すように、電源電圧Ｖｉｎが負の場合についても、結合用コンデンサ２３及び入力側容量２５に蓄積される電荷量ＱＫ及びＱＢも同様にして求めることができる。
【００４７】
（４）式及び（５）式から、結合用コンデンサ２３の電荷量ＱＫ及び入力側容量２５の電荷量ＱＢは、ゲート電極側接合部２１から信号入力端子２５側にトンネルした電子の数ｎがｎ＝０、１、２……ｎであるとき、クーロン閉塞動作時においては入力電圧Ｖｉｎと比例するように連続的に変化するのに対して、ゲート電極側接合部２１がトンネル動作をして電子が１つずつ信号入力端子２５側にトンネルした時点において、電荷量ＱＫ及びＱＢの値が離散的に変化する。
【００４８】
例えば結合用コンデンサ２３の電荷量ＱＫについて、Ｃ１＝１〔ａＦ〕、ＣＢ＝ＣＫ＝１〔ａＦ〕に選定し、横軸に入力電圧Ｖｉｎ〔Ｖ〕をとり、かつ縦軸に電荷量ＱＫ〔Ｃ〕をとったとき、電荷量ＱＫの変化は、図５に示すように、電子が１つずつトンネルするごとに電荷量ＱＫが離散的に変化することが分かる（ｎ＝……−２、−１、０、１、２……）。
【００４９】
（２）アナログ／ディジタル変換素子の動作
かかる構成の量子化器部３と単一電子トランジスタ部２とを結合する結合用コンデンサ２３の静電容量ＣＫには、ゲート電極側接合部２１のトンネル動作に基づいて、信号入力端子２５に与えられる入力電圧Ｖｉｎの変化に応じて離散的な値を持つ電荷量ＱＫが蓄積されることにより、当該静電容量ＣＫに蓄積された離散的な電荷量ＱＫに応じて、単一電子トランジスタ部２のドレイン電極側接合部１１及びソース電極側接合部１２は、入力電圧Ｖｉｎとバイアス電源１４及び１５のバイアス電圧Ｖとの関係において、図６に示すクーロンブロッケイド領域ＣＫＥを生成することにより、図７に示すような入出力特性を呈するような動作をする。
【００５０】
すなわち、入力電圧Ｖｉｎの変化に応じて量子化器部３のゲート電極側接合部２１が１回ずつトンネル動作をする（ｎ＝……−１、０、１……）、その伝導島２４において増大した電荷量ｅが入力側容量２５及び結合用コンデンサ２３にｅ／２の電荷量の分だけ増大する（入力側容量ＣＢ＝結合容量ＣＫの関係に選んだことにより）。
【００５１】
この結合用コンデンサ２３の電荷量の増大分ｅ／２は単一トランジスタ部２の伝導島１３に同じ電荷量の増大変化を生じさせ、これにより単一電子トランジスタ部２に対してゲート入力電荷信号として与えられることになる。
【００５２】
ここで単一電子トランジスタ部２の入力ゲート電荷が「０」付近の場合は当該単一電子トランジスタ部２のクーロンブロッケイド電圧は図６に示すように最大値付近の値となる。
【００５３】
これに対して、ゲート入力電荷信号がｅ／２付近の場合は単一電子トランジスタ部２のクーロンブロッケイド電圧は「０」付近の値となる。
【００５４】
この結果クーロンブロッケイド領域ＣＫＥのクーロンブロッケイド電圧の値は、量子化器部３のゲート電極側接合部２１の電子のトンネル動作に伴って、大きく変化する。
【００５５】
図６の実施の形態の場合、入力側容量ＣＢの値と結合容量ＣＫの値とを等しい値に選定しており、その結果トンネルした電子の数（ｎ＝……−１、０、１……）について、クーロンブロッケイド領域ＣＫＥの値はゲート入力電荷が……−ｅ／２、ｅ／２、３ｅ／２……の付近において急峻に立ち下がるような特性が得られる。
【００５６】
従ってこのクーロンブロッケイド領域ＣＫＥの特性を利用して単一電子トランジスタ部２のバイアス電源１４及び１５の設定電圧（すなわち動作点電圧）Ｖ０を、図６において破線で示すように、クーロンブロッケイド領域ＣＫＥを横切る値に選定すれば、クーロンブロッケイド領域ＣＫＥ内の点Ａから矢印ａに示すように、入力電圧Ｖｉｎの値を矢印aの方向に点Ｂまで増大させていけば、入力電圧Vｉｎに対する出力電流Ｉｏｕｔの入出力特性は、図７に示すように、クーロンブロッケイド領域ＣＫＥの間の入力電圧Ｖｉｎの値において出力電流Ｉｏｕｔが最大値になるのに対して、入力電圧Ｖｉｎがクーロンブロッケイド領域ＣＫＥ内の値になったとき出力電流Ｉｏｕｔが最大値から急激に「０」の値にまで立ち下がる入出力特性が得られる。
【００５７】
これにより、アナログ／ディジタル変換素子１の全体としての入出力特性は、入力電圧Ｖｉｎが値「０」から大きくなっていったとき、量子化器部３のゲート電極側接合部２１にトンネル動作が生ずるごとに、入力電圧Ｖｉｎの変化に対してリニアではなく、離散的な出力電流Ｉｏｕｔを得ることができ、この結果入力電圧Ｖｉｎの値を離散的なディジタル値に変換した出力信号をアナログ／ディジタル変換素子１の出力として得ることができる。
【００５８】
この実施の形態の場合、図７の入出力特性は、ゲート電極が接合部２１の接合容量Ｃ１をＣ１＝１〔ａＦ〕に選定すると共に、浮遊容量２５の入力側容量ＣＢと結合用コンデンサ２３の結合容量ＣＫとをＣＢ＝ＣＫ＝１〔ａＦ〕、バイアス電圧ＶをＶ＝３０〔ｍＶ〕、ゲート電極側接合部２１、ドレイン電極側接合部１１及びソース電極側接合部１２のトンネル抵抗Ｒ1、Ｒ２、Ｒ３をＲ１＝Ｒ２＝Ｒ３＝１００〔ｋΩ〕に選定した場合の出力電流の計算結果を示したものである。
【００５９】
この図７のアナログ／ディジタル変換素子１の入出力特性に対する比較例として、出力特性波形Ｗ１は、量子化器部３を設けずに単一電子トランジスタ部２だけの入出力特性を示したもので、これによりドレイン電極側接合部２１を設けることにより、そのクーロンブロッケイド領域ＣＫＥがトンネル動作に基づいて急峻なクーロンブロッケイド領域境界電圧として形成されたことにより、アナログ／ディジタル変換出力特性として有効な急峻な入出力特性が得られることが分かる。
【００６０】
以上の構成によれば、単一電子トランジスタ部２の入力側にゲート電極側接合部２１を有する量子化器部３を設け、これを結合用コンデンサ２３によって結合するようにしたことにより、連続的に変化するアナログ入力電圧を、離散的に変化するディジタル出力信号に高い精度で変換することができるアナログ／ディジタル変換素子１を容易に実現できる。
【００６１】
（３）第２の実施の形態
図８は第２の実施の形態によるアナログ／ディジタル変換素子１Ｘを示すもので、図１との対応部分に同一符号を付して示すように、単一電子トランジスタ部２に対して結合用コンデンサ２３を介して接続される量子化器部３Ｘとして、図９に示す等価回路を有するものを用いる。
【００６２】
この場合量子化器部３Ｘは、ゲート電極側接合部２１を構成する微小絶縁層２１Ａを挟む導電層２１Ｂ及び２１Ｃの内、入力信号を受ける側の導電層２１Ｂと信号入力端子２５との間にゲート用コンデンサ３１を接続し、かくして入力側の導電層２１Ｂとゲート用コンデンサ３１とを結ぶ伝導島２４Ｂを形成する。
【００６３】
この実施の形態の場合、入力側の伝導島２４Ｂと接地ＧＮＤとの間に浮遊容量２５Ｂを生成させ、これを入力側前段容量ＣＢ１として用いる。
【００６４】
ゲート電極側接合部２１の出力側の導電層２１Ｃは、図１の場合と同様に結合用コンデンサ２３に接続することにより伝導島２４Ａを形成し、この伝導島２４Ａと接地ＧＮＤとの間の浮遊容量２５Ａによって入力側後段容量ＣＢ２を生成させる。
【００６５】
図８及び図９の構成において、ゲート電極側接合部２１がトンネル動作をしていない状態においては、当該ゲート電極側接合部２１がトンネル容量Ｃ１のコンデンサと同様の動作をすることにより、信号入力端子２５の入力電圧のＶｉｎに対応する入力電荷−ＱＧが伝導島２４Ｂ側の電極に発生し、これがゲート側電極接合部２１のトンネル容量Ｃ１に対する電荷+Ｑ１と、伝導島２４Ｂの浮遊容量２５Ｂによって形成される入力側前段容量ＣＢ１の電荷ＱＢ１として分配される。
【００６６】
これによりゲート側電極接合部２１の伝導島２４Ａ側に生じた電荷+Ｑ１は伝導島２４Ａの浮遊容量２５Ａの入力側後段容量ＣＢ２と結合用コンデンサ２３の結合容量ＣＫに分配されるように蓄積される。
【００６７】
以上の構成において、入力電圧Ｖｉｎの変化に対してゲート電極側接合部２１のトンネル容量Ｃ１に蓄積される電荷がトンネル動作を生じない範囲であれば、当該ゲート側電極接合部２１のトンネル容量Ｃ１が入力電圧Ｖｉｎの変化に応じて変化することにより結合用コンデンサ２３の結合容量ＣＫに蓄積される電荷ＱＫが変化することにより、単一電子トランジスタ部２の出力電流Ｉｏｕｔが入力電圧Ｖｉｎの変化に応じて変化する。
【００６８】
この状態から、入力電圧Ｖｉｎの変化に応じてゲート電極側接合部２１の電荷量−Ｑ１の変化に基づいて当該ゲート電極側接合部２１がトンネル動作をすると、これに応じて伝導島２４Ｂの電子が伝導島２４Ａ側にゲート電極側接合部２１をトンネルすると共に、これにより生じた結合用コンデンサ２３の結合容量ＣＫに蓄積された電荷が離散的に変化する。
【００６９】
その結果図８及び図９の構成の量子化器部３Ｘは、図５について上述したと同様に結合用コンデンサ２３の結合容量ＣＫの電荷量ＱＫが図５について上述したと同様に入力電圧Ｖｉｎの変化に応じてゲート電極側接合部２１がトンネル動作をするごとに離散的に変化するような動作をする。
【００７０】
この結合容量ＣＫの電荷量ＱＫの変化によって単一電子トランジスタ部２が制御されることにより、その出力電流Ｉｏｕｔも図５の離散的変化と同じような変化を呈することになる。
【００７１】
従って図８及び図９の構成によっても、入力電圧Ｖｉｎが連続的な変化をしたとき単一電子トランジスタ部２において離散的な変化に変換して出力することができる。
【００７２】
かくして、結合用コンデンサ２３の結合容量ＣＫには、（７）式
【００７３】
【数７】
0005388002.tif 000008
【００７４】
のような電荷量ＱＫの電荷が蓄積されると共に、入力側後段容量ＣＢ２には、（８）式
【００７５】
【数８】
0005388002.tif 000009
【００７６】
の電荷量ＱＢ２の変化が生ずる。
【００７７】
この結合容量ＣＫの電荷量ＱＫと入力側後段容量ＣＢ２の電荷量ＱＢ２の変化の比率は、（９）式
【００７８】
【数９】
0005388002.tif 000010
【００７９】
のように入力側後段容量ＣＢ２と結合容量ＣＫとの比率になる。
【００８０】
（４）他の実施の形態
図１及び図８の実施の形態においては、単一電子トランジスタ部２の出力として、出力電流Ｉｏｕｔを用いるようにしたが、これに代え、当該出力電流Ｉｏｕｔが流れる回路に出力抵抗を介挿し、その両端電圧を単一電子トランジスタ部２の出力として送出するようにしても良い。
【００８１】
（５）実施例
図１０は上述のアナログ−ディジタル変換素子１又は１Ｘを用いたアナログ−ディジタル変換回路３０を示し、アナログ入力Ｖ１を入力分圧回路３１によって３段の分圧入力Ｖ１Ａ、Ｖ１Ｂ及びＶ１Ｃをアナログ−ディジタル変換素子１又は１Ｘで構成された変換素子１Ａ、１Ｂ及び１Ｃの入力端子２５に入力する。
【００８２】
入力分圧回路３１はアナログ入力電圧Ｖ１を入力コンデンサ３２を介して一端を接地ＧＮＤに接続された直列分圧コンデンサ３３Ａ−３３Ｂ−３３Ｃに入力する。
【００８３】
第1段分圧コンデンサ３３Ａは容量値２Ｃを有し、容量値Ｃを有しかつ接地ＧＮＤに接続された第１段並列分圧コンデンサ３４Ａに接続され、この接続端に得られる分圧入力Ｖ１Ａを第１段変換素子１Ａの信号入力端子２５に入力する。
【００８４】
第２段直列分圧コンデンサ３３Ｂは容量値２Ｃを有し、第１段直列分圧コンデンサ３３Ａとの接続端を、静電容量Ｃを有しかつ接地ＧＮＤに接続された第２段並列分圧コンデンサ３４Ｂに接続し、その接続端に得られる分圧入力Ｖ１Ｂを第２段変換素子１Ｂの信号入力端子２５に与える。
【００８５】
第３段直列分圧コンデンサ３３Ｃは静電容量Ｃを有し、その第２段分圧コンデンサ３３Ｂとの接続端を静電容量Ｃを有しかつ接地ＧＮＤに接続された第３段並列分圧コンデンサ３４Ｃに接続し、その接続端に得られる電圧入力Ｖ１Ｃを第３段変換素子１Ｃの信号入力端子２５に与える。
【００８６】
第1段、２段及び第３段変換素子１Ａ、１Ｂ及び１Ｃは離散的な出力電流Ｉｏｕｔを電圧変換してなる出力電圧Ｖ２Ａ、Ｖ２Ｂ及びＶ２Ｃをディジタル出力Ｄｏｕｔの３ビット分のビット出力として送出する。
【００８７】
図１０の構成において、入力コンデンサ３２を介して入力されたアナログ入力Ｖ１は、直接電圧入力Ｖ１Ａとして第１段変換素子１Ａに入力され、これにより図１１（Ａ）に示すように、図７において単一電子トランジスタ部に出力電流Ｉｏｕｔが流れる入力電圧Ｖ１の範囲Ｖ１１〜Ｖ１３、Ｖ１５〜Ｖ１７……の間の論理「１」レベルに立ち上がるのに対し、出力電流Ｉｏｕｔが流れない入力電圧Ｖ１の範囲Ｖ１０〜Ｖ１１、Ｖ１３〜Ｖ１５、Ｖ１７〜Ｖ１８……の間論理「０」レベルに立ち上がる出力電圧Ｖ２Ａを得る。
【００８８】
アナログ入力Ｖ１によって入力コンデンサ３２に蓄積された電荷が直列分圧コンデンサ３３Ａの容量値２Ｃ及び分圧コンデンサ３４Ａの容量値Ｃにその比率に応じて分配されることにより、直列分圧コンデンサ３３Ａにはアナログ入力電圧Ｖ１の１／２の分圧入力Ｖ１Ｂが得られ、これが変換素子１Ｂに供給される。
【００８９】
かくして変換素子１Ｂは信号入力端子２５に入力される分圧入力がアナログ入力Ｖ１の１／２の電圧値をもつことになるので、図１１（Ｂ）に示すように、図７において出力電流が流れる入力電圧Ｖ１の範囲Ｖ１２〜Ｖ１６……と出力電流が流れない入力電圧Ｖ１の範囲Ｖ１０〜Ｖ１２、Ｖ１６〜Ｖ１８……とがアナログ入力電圧Ｖ１の２倍の変化に対応することになる。
【００９０】
従って第２段変換素子１Ｂの出力電圧Ｖ２Ｂ（図１１（Ｂ））は、第１段の出力電圧Ｖ２Ａ（図１１（Ａ））と比較して２倍のアナログ入力Ｖ１の変化幅で論理「１」及び「０」の区間を発生する。
【００９１】
第２段分圧入力Ｖ１Ｂは直列分圧コンデンサ３３Ｂ及び第２段並列分圧コンデンサ３４Ｂに対してその容量値２Ｃ及びＣの比率で電荷量を分配する。
【００９２】
その結果第３段分圧入力Ｖ１Ｃは分圧入力Ｖ１Ｂの１／２（従ってアナログ入力電圧Ｖ１の１／４の電圧値として第３段変換素子１Ｃの信号入力端子２５に与えられる。
【００９３】
これによって第３段変換素子１Ｃは、図１１（Ｃ）に示すように、入力電圧Ｖ１Ｃが第１段変換素子１Ａの入力電圧Ｖ１Ａと比較して１／４になることにより、図７の出力電流が流れる入力電圧Ｖ１の範囲Ｖ１４〜Ｖ１８……及び出力電圧が流れない電圧の範囲Ｖ１０〜Ｖ１４……が第１段変換素子１Ａの場合と比較して４倍に広がることになる。
【００９４】
かくして変換素子１Ａ、１Ｂ及び１Ｃの出力電圧Ｖ２Ａ、Ｖ２Ｂ及びＶ２Ｃの論理レベルの組み合わせでなるディジタル出力Ｖｏｕｔは、図１１（Ｅ）に示すように、３ビットのグレイ出力として得られる。
【００９５】
以上の構成によれば、電子１個の振る舞いに基づいて動作する単一電子トランジスタ部２が量子化器部３のトンネル動作に基づいて離散的な出力を生成することを利用して、アナログ入力Ｖ１をディジタル出力Ｖｏｕｔに精度良く変換できるアナログ−ディジタル変換回路３０を実現できる。
【００９６】
なお、図１０では、アナログ−ディジタル変換素子１又は１Ｘを用いて、容量ラダーでフラッシュ型のアナログ−ディジタル変換回路を実現した例を示したが、抵抗ラダーで実現することも可能である。
【産業上の利用可能性】
【００９７】
本発明は電子１個の挙動に基づいて離散的な電気出力を得る電子回路素子に利用できる。
【図面の簡単な説明】
【００９８】
【図１】本発明によるアナログ−ディジタル変換素子の一実施の形態を示す電気的接続図である。
【図２】図１の量子化器部の等価回路を示す電気的接続図である。
【図３】ゲート電極側接合部のクーロン閉塞動作の説明に供する特性曲線図である。
【図４】図２の変形例を示す電気的接続図である。
【図５】図１の結合用コンデンサの入力電圧Ｖｉｎに対する電荷量ＱＫの変化を示す特性曲線図である。
【図６】量子化器部のゲート側電極接合部のクーロンブロッケイド領域の説明に供する特性曲線図である。
【図７】アナログ−ディジタル変換素子の入出力特性を示す特性曲線図である。
【図８】第２の実施の形態のアナログ−ディジタル変換素子を示す電気的接続図である。
【図９】図８の量子化器部３Ｘの等価回路を示す電気的接続図である。
【図１０】本発明によるアナログ−ディジタル変換素子を用いたアナログ−ディジタル変換回路を示すブロック図である。
【図１１】（Ａ）〜（Ｅ）はアナログ入力Ｖ１に対するディジタル出力Ｄｏｕｔを示す信号波形図である。
【符号の説明】
【００９９】
１、１Ａ〜１Ｃ……アナログ−ディジタル変換素子、２……単一電子トランジスタ部、３……量子化器部、１１……ドレイン電極側接合部、１１Ａ……微小絶縁層、１１Ｂ、１１Ｃ……導電層、１２……ソース電極側接合部、１２Ａ……微小絶縁層、１２Ｂ、１２Ｃ……導電層、１３……伝導島、１４、１５……バイアス電源、２１……ゲート電極側接合部、２１Ａ……微小絶縁層、２１Ｂ、２１Ｃ……導電層、２３……結合用コンデンサ、２４……伝導島、２５……入力側容量、２５……信号入力端子、３１……ゲート用コンデンサ、３２……入力コンデンサ、３３Ａ、３３Ｂ、３３Ｃ……第１段、第２段、第３段直列分圧コンデンサ、３４Ａ、３４Ｂ、３４Ｃ……並列分圧コンデンサ、３０……アナログ−ディジタル変換回路。
【図１】
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【図６】
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【図８】
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【図９】
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【図１０】
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【図２】
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【図３】
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【図４】
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【図５】
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【図７】
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【図１１】
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