(57)【特許請求の範囲】
【請求項１】
高電位電源に接続された第１のトランジスタと，
前記第１のトランジスタと基準電源との間に設けられ当該第1のトランジスタの導通状態に応じて導通状態が変化するスイッチング素子と，
前記第１のトランジスタと前記スイッチング素子との接続点の電圧に基づく出力電圧をフィードバックした電圧と，基準電圧とを比較し比較信号を生成する比較器と，
前記比較信号に基づいて，前記高電位電源の電圧値より高い第１電圧値と前記高電位電源の電圧値との間で変化する高電圧比較信号を出力するレベルシフト回路と，
前記高電圧比較信号の立ち上がりをトリガーとして，前記第１電圧値と前記高電位電源の電圧値との間で変化する第１の駆動パルスを生成し，前記第１の駆動パルスを前記第１のトランジスタのゲートに出力する第１の駆動パルス生成回路とを有するスイッチングレギュレータ。
【請求項２】
請求項１において，
前記第１の駆動パルス生成回路は，前記レベルシフト回路から前記高電圧比較信号が入力されると，前記第１のトランジスタを第１の期間導通状態にする前記第１の駆動パルスを生成するスイッチングレギュレータ。
【請求項３】
請求項１または２において，
さらに，前記出力電圧を平滑化する平滑化回路と前記平滑化回路の出力に接続された負荷との間に設けられた分圧回路を有し，当該分圧回路は，前記平滑化回路により平滑化された電圧を分圧し前記比較器にフィードバック出力するスイッチングレギュレータ。
【請求項４】
請求項１〜３の何れかにおいて，
前記スイッチング素子は，前記第１のトランジスタの導通時に非導通状態になり当該第１のトランジスタの非導通時に導通状態になるスイッチングレギュレータ。
【請求項５】
請求項４において
前記スイッチング素子は，第２のトランジスタであり，
さらに，前記比較信号の立ち上がりをトリガーとして，第２の駆動パルスを生成し，前記第２の駆動パルスを前記第２のトランジスタのゲートに出力する第２の駆動パルス生成回路を有するスイッチングレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，スイッチングレギュレータに関する。
【背景技術】
【０００２】
従来から，電子機器には，入力電圧を所望の電圧に変換する電源回路が設けられている。このような電源回路は，例えば，トランジスタのスイッチング動作により電源電圧の出力制御を行うスイッチングレギュレータと，スイッチングレギュレータの出力電圧を平滑化する平滑化回路と，平滑化された出力電圧を分圧しスイッチングレギュレータにフィードバック出力する分圧回路とを有する（特許文献１参照）。
【０００３】
このような電源回路のスイッチングレギュレータは，電源に接続されたハイサイド側（高電位側）のトランジスタと，フィードバックされた電圧と基準電圧とを比較し比較信号を生成する比較器と，比較信号に基づきトランジスタのゲートを駆動する駆動パルスを生成する駆動パルス生成回路と，駆動パルス生成回路が生成した駆動パルスの電圧レベルを高めるレベルシフト回路とを有する。ハイサイド側のトランジスタは，この電圧レベルが高められた駆動パルスのハイレベルパルスにより導通状態になる。
【０００４】
レベルシフト回路は，駆動パルス生成回路が生成した駆動パルスの電圧をハイサイド側のトランジスタを制御可能な所定の電圧にまで高めるために設けられているので，レベルシフト回路には高電圧が供給される。そのため，レベルシフト回路内の高電圧が印加されるトランジスタには高耐圧性が要求される。この高電圧によるトランジスタの破壊を防ぐため，高電圧が印加されるトランジスタ（以下，高耐圧トランジスタと略記する）のゲート酸化膜は厚く形成されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−０２８７７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
前述したように，レベルシフト回路内の高耐圧トランジスタのゲート酸化膜は厚く形成されているので，高耐圧トランジスタの伝達コンダクタンスは低くスイッチングスピードも遅い。そのため，このレベルシフト回路に，ハイレベルの駆動パルスを入力してこの駆動パルスのレベルをシフトすると，レベルシフト後のハイレベルパルス幅が短くなる。
【０００７】
駆動パルス生成回路は，スイッチングレギュレータのトランジスタ（以下，出力トランジスタと略記する）の導通時間（オン時間）を高精度に制御するために，高精度なハイレベルパルス幅の駆動パルスを生成する。しかし，前述したように，出力トランジスタに供給されるハイレベルパルスのパルス幅がレベルシフト回路内の高耐圧トランジスタの低速度動作により短くなると，出力トランジスタの導通時間を高精度に制御できなくなる。その結果，スイッチングレギュレータは負荷に供給する電流を高精度に制御できなくなる。
【０００８】
そこで，本発明の目的は，ハイサイド側の出力トランジタを高精度に制御するスイッチングレギュレータを提供することにある。
【課題を解決するための手段】
【０００９】
スイッチングレギュレータの第１の側面は，高電位電源に接続された第１のトランジスタと，
前記第１のトランジスタと基準電源との間に設けられ当該第1のトランジスタの導通状態に応じて導通状態が変化するスイッチング素子と，
前記第１のトランジスタと前記スイッチング素子との接続点における出力電圧をフィードバックした電圧と，基準電圧とを比較し比較信号を生成する比較器と，
前記比較信号の電圧レベルを高めて高電圧比較信号を出力するレベルシフト回路と，
前記高電圧比較信号に基づき前記第１のトランジスタのゲートを駆動する駆動パルスを生成する駆動パルス生成回路とを有する。
【発明の効果】
【００１０】
第１の側面によれば，ハイサイド側の出力トランジタを高精度に制御することができる。
【図面の簡単な説明】
【００１１】
【図１】本実施の形態に関連する電源回路を説明する図である。
【図２】本実施の形態に関連する電源回路の動作を説明するタイミングチャートである。
【図３】レベルシフト回路のブロック図である。
【図４】レベルシフト回路の回路図である。
【図５】レベルシフト回路のタイミングチャートである。
【図６】第１の実施形態の電源回路を説明する図である。
【図７】第１の実施形態の電源回路の動作を説明するタイミングチャートである。
【図８】駆動パルス生成回路を説明する図である。
【図９】駆動パルス生成回路の動作を説明するタイミングチャートである。
【図１０】駆動パルス生成回路の動作を説明する他のタイミングチャートである。
【図１１】第２の実施形態の電源回路を説明する図である。
【図１２】第２の実施形態の電源回路の動作を説明するタイミングチャートである。
【発明を実施するための形態】
【００１２】
図１は，本実施の形態に関連する電源回路を説明する図である。図１の電源回路１は，トランジスタＱ０のスイッチング動作により電源電圧Ｖｄｄの出力制御を行うスイッチングレギュレータ１０と，接続点Ｎ１におけるスイッチングレギュレータ１０の出力電圧を平滑化する平滑化回路２１と，平滑化回路２１により平滑化された出力電圧Ｖｏｕｔを分圧しスイッチングレギュレータ１０の比較器１１にフィードバック電圧Ｖｆｂとしてフィードバック出力する分圧回路２２とを有する。
【００１３】
スイッチングレギュレータ１０は，基準電圧Ｖｒｅｆとフィードバック電圧Ｖｆｂとを比較し比較信号Ｃｍｐを出力する比較器（ＣＭＰ）１１と，比較器１１が出力した比較信号Ｃｍｐに基づき駆動パルスＴｏｎを生成する駆動パルス生成回路（ＤＰＧ）１２と，駆動パルス生成回路１２が出力した駆動パルスＴｏｎの電圧レベルを高めて高電圧の駆動パルスＤｐを出力するレベルシフト回路（ＬＳ）１３と，レベルシフト回路１３が出力した駆動パルスＤｐに基づき導通状態（オン状態），非導通状態（オフ状態）になるトランジスタＱ０と，トランジスタＱ０と基準電源例えばＧＮＤとの間に設けられトランジスタＱ０の導通状態に応じて導通状態が変化するダイオードＤ０（スイッチング素子）とを有する。
【００１４】
比較器１１は，コンパレータとも言われ，非反転入力端子（＋端子）に基準電圧Ｖｒｅｆが入力され，反転入力端子（−端子）にフィードバック電圧Ｖｆｂが入力される。比較器１１は，基準電圧Ｖｒｅｆがフィードバック電圧Ｖｆｂよりも高い場合，ハイレベルの比較信号Ｃｍｐを生成する。また，比較器１１は，基準電圧Ｖｒｅｆがフィードバック電圧Ｖｆｂよりも低い場合，ローレベルの比較信号Ｃｍｐを生成する。そして，比較器１１は，比較信号Ｃｍｐを駆動パルス生成回路１２に出力する。
【００１５】
駆動パルス生成回路１２は，入力信号に基づいてパルスを生成する，いわゆるモノマルチ（単安定マルチバイブレータ）回路である。具体的には，駆動パルス生成回路１２は，比較器１１が出力する比較信号Ｃｍｐの立ち上がりエッジをトリガーとして，トランジスタＱ０を第１の期間オン状態にするハイレベルの駆動パルスＴｏｎを生成する。なお，駆動パルス生成回路については，図８〜図１０で詳細に説明する。
【００１６】
レベルシフト回路１３は，駆動パルス生成回路１２から入力された駆動パルスＴｏｎの電圧レベルを高めて，高電圧の駆動パルスＤｐをトランジスタＱ０のゲートに出力する。このように電圧レベルを高めるのは，ハイサイド側のトランジスタＱ０のゲートに対して，電源電圧Ｖｄｄに対応するソースの電圧よりも高い電圧を印加して，トランジスタＱ０をオン状態にする必要があるからである。なお，詳細については後述する。
【００１７】
トランジスタＱ０は，ＰＭＯＳトランジスタに比べてオン抵抗が小さいＮＭＯＳトランジスタである。以下，トランジスタＱ０をＮＭＯＳトランジスタとして説明する。トランジスタＱ０のドレインは電源電圧Ｖｄｄの電源（高電位の電源）と接続し，ソースは接続点Ｎ１と接続する。
【００１８】
平滑化回路２１は，少なくともインダクタＬ０とキャパシタＣ０を有する。平滑化回路２１は，接続点Ｎ１におけるスイッチングレギュレータ１０の出力電圧を平滑化して，平滑化回路２１の出力に接続された分圧回路２２と負荷２３に出力する。なお，負荷２３は，例えばＣＰＵやＬＳＩである。
【００１９】
分圧回路２２は，出力電圧Ｖｏｕｔを分圧する抵抗Ｒ０と抵抗Ｒ１とを有する。分圧回路２２は，分圧後の電圧をフィードバック電圧Ｖｆｂとしてスイッチングレギュレータ１０の比較器１１の反転入力端子に出力する。
【００２０】
ダイオードＤ０は，トランジスタＱ０と基準電源例えばＧＮＤとの間に設けられたスイッチング素子であり，カソードが接続点Ｎ１に接続する。ダイオードＤ０は，還流ダイオードとも呼ばれる。ダイオードＤ０は，トランジスタＱ０がオフ状態になったときに平滑化回路２１のインダクタＬ０に蓄積した磁気エネルギーを電流として放出するために設けられている。そのため，このスイッチング素子（ダイオードＤ０）は，トランジスタＱ０の導通状態に応じて導通状態が変化する。具体的には，トランジスタＱ０の導通時に非導通状態になりトランジスタＱ０の非導通時に導通状態になる。
【００２１】
電源電圧Ｖｐｐにアノードが接続するダイオードＤ１と接続点Ｎ２に接続するキャパシタＣ１は，いわゆるブートストラップ回路を構成し，レベルシフト回路１３に「電源電圧Ｖｄｄ＋電源電圧Ｖｐｐ」を印加するために設けられている。なお，詳細については後述する。
【００２２】
電源電圧ＶｐｐはダイオードＤ１に印加され，電源電圧ＶｄｄはトランジスタＱ０のドレインに印加される。バイアス電圧Ｖｂｉａｓは比較器１１，駆動パルス生成回路１２，レベルシフト回路１３に印加される。基準電圧Ｖｒｅｆは比較器１１の非反転入力端子に印加される。例えば，電源電圧Ｖｐｐは５Ｖ，電源電圧Ｖｄｄは１２Ｖ，バイアス電圧Ｖｂｉａｓは５Ｖ，基準電圧Ｖｒｅｆは出力電圧Ｖｏｕｔに応じて定められているものとする。
【００２３】
図２は，図１の電源回路１の動作を説明するタイミングチャートで，上から順に，比較器１１が出力する比較信号Ｃｍｐ，駆動パルス生成回路１２が出力する駆動パルスＴｏｎ，レベルシフト回路１３が出力するレベルシフト後の駆動パルスＴｏｎすなわち駆動パルスＤｐ，トランジスタＱ０のオン状態，オフ状態，ＬＭ点の電圧Ｖｌｍ，インダクタＬ０の電流Ｉｌ０および出力電流Ｉｏ，フィードバック電圧Ｖｆｂおよび基準電圧Ｖｒｅｆ，ＶＨ点の電圧Ｖｈを示す。
【００２４】
以下に，図１の電源回路１の動作を図２のタイミングチャートを参照しながら説明する。
【００２５】
時間Ｔ０から時間Ｔ１の間において，フィードバック電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも低くなると，比較器１１はハイレベルの比較信号Ｃｍｐを出力する。すると，駆動パルス生成回路１２はハイレベルの駆動パルスＴｏｎを出力し，レベルシフト回路１３は駆動パルスＴｏｎの電圧を高めたハイレベルの駆動パルスＤｐを出力する。
【００２６】
この時，後述するレベルシフト回路１３の高耐圧トランジスタにより，駆動パルスＤｐの出力タイミングは，駆動パルスＴｏｎの入力タイミングから一定時間（時間Ｔ０から時間Ｔ１の間）遅延する。さらに，駆動パルスＤｐのハイレベルのパルス幅Ｗ２は駆動パルスＴｏｎのハイレベルのパルス幅Ｗ１よりも短くなる。すなわち，駆動パルスＤｐにおいて，駆動パルスＴｏｎのハイレベルがなまる。
【００２７】
駆動パルスＤｐの出力タイミングが遅延し，駆動パルスＤｐのパルス幅Ｗ２が短くなる理由について，図３〜図５を用いて説明する。図３は，レベルシフト回路１３のブロック図，図４は，レベルシフト回路１３の回路図，図５は，レベルシフト回路１３のタイミングチャートである。
【００２８】
まず，レベルシフト回路１３に印加される電圧について図３を用いて説明する。ローサイド側のＶＨ（Ｌ）点の電圧はバイアス電圧Ｖｂｉａｓになり，ＶＬ（Ｌ）点の電圧は，図１のグランドＧＮＤとなる。また，ハイサイド側のＶＨ（Ｈ）点の電圧は電源電圧Ｖｐｐ（最小：５Ｖ）〜「電源電圧Ｖｄｄ＋電源電圧Ｖｐｐ」（最大：１２Ｖ＋５Ｖ）となり，ＶＬ（Ｈ）点の電圧はグランドＧＮＤ付近〜電源電圧Ｖｄｄとなる。なお，ハイサイド側のＶＨ（Ｈ）点の電圧が「電源電圧Ｖｄｄ＋電源電圧Ｖｐｐ」になる理由については後述する。
【００２９】
次に，レベルシフト回路１３の動作を図４，図５を用いて説明する。図４のトランジスタＱ１，Ｑ３，Ｑ４，Ｑ７はＮＭＯＳトランジスタであり，トランジスタＱ２，Ｑ５，Ｑ６，Ｑ８はＰＭＯＳトランジスタである。図５のタイミングチャートは，上から順に，入力端子Ｉｎに入力される駆動パルスＴｏｎ，Ａ点の電圧Ｖａ，Ｂ点の電圧Ｖｂ，出力端子Ｏｕｔから出力される駆動パルスＤｐを示す。Ｂ点の電圧ＶｂにおけるＶｔｈは，トランジスタＱ７，Ｑ８から構成されるインバータのスレッシュホールド電圧である。なお，電圧Ｖｔｈは，例えば，ＶＨ（Ｈ）点に印加される最大電圧（電源電圧Ｖｄｄ＋電源電圧Ｖｐｐ）とＶＬ（Ｈ）点に印加される最小電圧（ＧＮＤ＝０）の中間電圧付近の電圧であるとする。
【００３０】
入力端子Ｉｎにハイレベルの駆動パルスＴｏｎが入力されると，トランジスタＱ２はオフ状態，トランジスタＱ１はオン状態，トランジスタＱ３はオフ状態，トランジスタＱ４はオン状態になる。トランジスタＱ４がオン状態になると，Ｂ点がローレベルになりトランジスタＱ５がオン状態になる。また，トランジスタＱ５がオン状態になると，Ａ点がハイレベルになりトランジスタＱ６がオフ状態になる。この時，図５に示すように，点Ａの電圧Ｖａは０Ｖから上昇し電源電圧Ｖｄｄ＋電源電圧Ｖｐｐになり，点Ｂの電圧Ｖｂは電源電圧Ｖｄｄ＋電源電圧Ｖｐｐから下降し０Ｖになる。電圧Ｖｂが閾値電圧Ｖｔｈ以下になると，インバータとして機能するトランジスタＱ８がオン状態，同トランジスタＱ７がオフ状態になり，出力端子Ｏｕｔからハイレベルの駆動パルスＤｐが出力される。なお，トランジスタＱ６のゲートには，最大「電源電圧Ｖｄｄ＋電源電圧Ｖｐｐ」の電圧が印加される。
【００３１】
入力端子Ｉｎにローレベルの駆動パルスＴｏｎが入力されると，すなわち，駆動パルスＴｏｎが立ち下がると，トランジスタＱ２はオン状態，トランジスタＱ１はオフ状態，トランジスタＱ３はオン状態，トランジスタＱ４はオフ状態になる。トランジスタＱ３がオン状態になると，Ａ点がローレベルになりトランジスタＱ６がオン状態になる。トランジスタＱ６がオン状態になると，Ｂ点がハイレベルになりトランジスタＱ５がオフ状態になる。この時，図５に示すように，点Ａの電圧Ｖａは電源電圧Ｖｄｄ＋電源電圧Ｖｐｐから下降し０Ｖになり，点Ｂの電圧Ｖｂは０Ｖから上昇し電源電圧Ｖｄｄ＋電源電圧Ｖｐｐになる。電圧Ｖｂが閾値電圧Ｖｔｈ以上になると，インバータとして機能するトランジスタＱ８がオフ状態，同トランジスタＱ７がオン状態になり，出力端子Ｏｕｔからローレベルの駆動パルスＤｐが出力される。なお，トランジスタＱ５，Ｑ７，Ｑ８のゲートには，最大「電源電圧Ｖｄｄ＋電源電圧Ｖｐｐ」の電圧が印加される。
【００３２】
以上，説明したように，電圧Ｖｂが閾値電圧Ｖｔｈ以下になり再び閾値電圧Ｖｔｈ以上になるまでの時間，幅Ｗ５を有するハイレベルの駆動パルスＤｐが出力端子Ｏｕｔから出力される。
【００３３】
前述したように，トランジスタＱ５〜Ｑ８のゲートには最大「電源電圧Ｖｄｄ＋電源電圧Ｖｐｐ」の高電圧が印加される。それ故，トランジスタＱ５〜Ｑ８のゲート酸化膜を厚くしてゲートに対する高電圧印加によるトランジスタの破壊を防ぐ必要がある。しかし，ゲート酸化膜を厚くするとＭＯＳトランジスタの伝達コンダクタンスが低下しスイッチングスピードも遅くなる。
【００３４】
トランジスタＱ５〜Ｑ８の伝達コンダクタンスが低下すると，一定時間の電圧Ｖａ，Ｖｂの変化量，すなわち電圧変化の傾きは，伝達コンダクタンスが低下していない場合に比べて小さくなる。その結果，図５に示すように，駆動パルスＴｏｎの立ち上がりタイミングから遅れてレベルシフト後の駆動パルスＤｐが立ち上がる。さらに，この駆動パルスＤｐのハイレベルパルス幅Ｗ５は駆動パルス生成回路１２が出力した駆動パルスＴｏｎのハイレベルパルス幅Ｗ４よりも短くなる。
【００３５】
また，図５の破線で示すように，駆動パルスＴｏｎのハイレベルパルス幅を短くすると，駆動パルスＴｏｎが立ち下がった時点で，電圧Ｖｂが閾値電圧Ｖｔｈ以下にならず，レベルシフト後の駆動パルスＤｐそのものが出力されなくなる。
【００３６】
ところで，近年，ＬＳＩの微細化に伴い負荷となるＬＳＩの電源電圧は低下している。その結果，スイッチングレギュレータが生成する出力電圧Ｖｏｕｔの許容電圧精度は狭くなり，負荷電流の急変に対しても電源回路の高速な追随性（応答性）が要求されている。今後，応答性をさらに向上させようとすると，電源回路の発振周波数を上げる，すなわち，駆動パルス生成回路１２が生成する駆動パルスＴｏｎのハイレベルパルス幅（オンパルス幅）を短くする必要があると共に，このハイレベルパルス幅を高精度に制御しなければならない。
【００３７】
また，平滑化回路２１を小型化する要請があるが，平滑化回路２１を小型化するためには，特にインダクタＬ０を小型化しなければならない。この場合も，駆動パルスＤｐのハイレベルパルス幅を短くする必要がある。
【００３８】
このようにハイレベルパルス幅を短くしなければならない状況下，駆動パルス生成回路１２が生成した駆動パルスＴｏｎのハイレベルパルス幅がレベルシフト回路１３によりなまって短くなると，トランジスタＱ０の導通（時間）を高精度に制御することができなくなる。その結果，負荷に供給する電流を高精度に制御することができなくなる。最悪の場合には，駆動パルスＤｐのハイレベルパルス幅が０になりトランジスタＱ０をオン状態にすることができず，オフ状態のままになる。その結果，負荷に電流を供給できなくなる。
【００３９】
以上説明したように，駆動パルス生成回路１２が生成した駆動パルスＴｏｎのハイレベルパルス幅を短くしても，トランジスタＱ０の導通時間を高精度に制御し，負荷に供給する電流を高精度に制御することが望まれる。
【００４０】
次に，図２の時間Ｔ１から時間Ｔ２の間における電源回路１の動作を説明する。ハイレベルの駆動パルスＴｏｎがレベルシフト回路１３に入力されると，レベルシフト回路１３は駆動パルスＴｏｎをレベルシフトして，ハイレベルの駆動パルスＤｐをトランジスタＱ０のゲートに出力する。すると，トランジスタＱ０がオン状態になり，ＬＭ点（ノードＮ１）の電圧ＶｌｍはグランドＧＮＤ以下（約−０．７Ｖ）から電源電圧Ｖｄｄに変化する。なお，ＬＭ点の電圧ＶｌｍがグランドＧＮＤ以下になるのは，ダイオードＤ０の順方向電圧降下のためである。
【００４１】
トランジスタＱ０がオン状態になると電源ＶｄｄからインダクタＬ０に電流が流れ込みインダクタＬ０の電流Ｉｌ０が上昇する。なお，電流Ｉｏ（負荷電流）は電流Ｉｌ０の時間平均であり一定である。また，ダイオードＤ１とキャパシタＣ１とを有するブートストラップ回路によりＶＨ点の電圧Ｖｈが電源電圧Ｖｐｐから「電源Ｖｄｄ＋電源電圧Ｖｐｐ」に変化する。この変化について以下に説明する。
【００４２】
キャパシタＣ１には電源電圧Ｖｐｐにより電荷が既に蓄積されている。この状態でトランジスタＱ０がオン状態になると，接続点Ｎ１，接続点Ｎ２が電源電圧Ｖｄｄに上昇し，キャパシタＣ１の接続点Ｎ２と反対側の電極は電源電圧Ｖｄｄ＋電源電圧Ｖｐｐにブーストされることになる。その結果，ＶＨ点の電圧Ｖｈが電源電圧Ｖｄｄ＋電源電圧Ｖｐｐとなる。この電源電圧Ｖｄｄ＋電源電圧Ｖｐｐを電源としてレベルシフト回路１３は，トランジスタＱ１を導通する駆動パルスＤｐを生成する。
【００４３】
前述したようにトランジスタＱ０がオン状態になると，電流Ｉｌ０が上昇し，電流Ｉｌ０が電流Ｉｏよりも大きくなる。この時，下降を続けていたフィードバック電圧Ｖｆｂが上昇に転じる。
【００４４】
次に，時間Ｔ２から時間Ｔ３の間における電源回路１の動作を説明する。
【００４５】
駆動パルスＤｐが立ち下がりローレベルになると，トランジスタＱ０がオフ状態になる。その結果，接続点Ｎ１には電源電圧Ｖｄｄが印加されなくなり，ＬＭ点の電圧Ｖｌｍは電源電圧ＶｄｄからグランドＧＮＤ以下に変化し，ダイオードＤ０がオン状態になる。これによりインダクタＬ０の電流ＩＬ０は，ダイオードＤ０を介して流れ続ける。ただし，トランジスタＱ０がオフ状態になると電源電圧ＶｄｄからインダクタＬ０に電流が流れ込まなくなりインダクタＬ０の電流ＩＬ０が下降する。この時，キャパシタＣ０に蓄積されていた電荷が負荷２３に供給される。また，電源電圧ＶｐｐによりキャパシタＣ１に電荷が供給され蓄積される。この時，ＶＨ点の電圧Ｖｈは電源電圧Ｖｐｐに変化する。
【００４６】
そして，上昇していたフィードバック電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも大きくなると，比較器１１はローレベルの比較信号Ｃｍｐを出力する。
【００４７】
次に，時間Ｔ３から時間Ｔ４の間における電源回路１の動作を説明する。
【００４８】
比較器１１がローレベルの比較信号Ｃｍｐを出力すると，駆動パルス生成回路１２は前述したように比較信号Ｃｍｐがローレベルの間，ローレベルの駆動パルスＴｏｎを出力する。レベルシフト回路１３はこの駆動パルスＴｏｎを昇圧した駆動パルスＤｐとして出力する。
【００４９】
前述したようにトランジスタＱ０がオフ状態になると，電流ＩＬ０が下降し，電流Ｉｏよりも小さくなる。この時，上昇を続けていたフィードバック電圧Ｖｆｂが下降に転じ，フィードバック電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも小さくなる。すると，比較器１１はハイレベルの比較信号Ｃｍｐを出力する。
【００５０】
これらの一連の動作を繰り返すことにより，電源回路１は，出力電圧Ｖｏｕｔを基準電圧Ｖｒｅｆ×（Ｒ０＋Ｒ１）／Ｒ１に安定的に制御することができる。
【００５１】
ところで，図１〜図５で説明したように，レベルシフト回路１３が，パルス生成回路１２が出力するハイレベルの駆動パルスＴｏｎをレベルシフトすると，出力後の駆動パルスＤｐにおけるハイレベルパルス幅は短くなる。具体的に説明すると，パルス生成回路１２が出力する駆動パルスＴｏｎのハイレベルパルス幅Ｗ１がトランジスタＱ０をオン状態にする時間として規定され，駆動パルスＴｏｎのローレベルパルス幅Ｗ３がトランジスタＱ０をオフ状態する時間として規定されている。しかし，レベルシフト回路１３により，このトランジスタＱ０をオン状態にする時間が短くなる。その結果，トランジスタＱ０の導通時間を高精度に制御することができず，負荷に供給する電流を高精度に制御することができなくなる。また，最悪の場合，ハイレベルパルス幅が０になり，トランジスタＱ０を導通させることができず，電源回路として機能しなくなる。
【００５２】
そこで，第１実施形態の電源回路では，図１で説明したスイッチングレギュレータ１０を改良し，パルス生成回路１２が出力する駆動パルスのハイレベルパルス幅を短くしても，ハイサイド側のトランジスタＱ０の導通時間を高精度（正確）に制御して，負荷に供給する電流を高精度に制御できるようにした。
【００５３】
（第１実施形態）
図６は，第１実施形態の電源回路６を説明する図である。図６の電源回路６は，スイッチングレギュレータ６０と平滑化回路２１’の構成が図１の電源回路１のスイッチングレギュレータ１０と平滑化回路２１と異なる。その他の構成は図１で説明した電源回路１と同様なので，図６においては，図１と対応する各部に同一の符号を付して説明を省略する。
【００５４】
スイッチングレギュレータ６０は，比較器（ＣＭＰ）６１と，比較信号Ｃｍｐの電圧レベルを高めて高電圧の比較信号Ｌｓを出力するレベルシフト回路（ＬＳ）６２と，レベルシフト回路６２が出力した高電圧比較信号Ｌｓに基づきトランジスタＱ０（第１のトランジスタ）のゲートを駆動する駆動パルスＤｐを生成する駆動パルス生成回路（ＤＰＧ）６３と，トランジスタＱ０と基準電源例えばＧＮＤとの間に設けられトランジスタＱ０の導通状態に応じて導通状態が変化するダイオードＤ０（スイッチング素子）とを有する。図６からも明らかなように，比較器６１の後段にレベルシフト回路６２が設けられ，レベルシフト回路６２の後段に駆動パルス生成回路６３が設けられ，トランジスタＱ０は，駆動パルス生成回路６３が出力する駆動パルスＤｐにより駆動する。
【００５５】
比較器６１は，図１の比較器１１と同機能の比較器であり，フィードバック電圧Ｖｆｂと基準電圧Ｖｒｅｆとを比較し比較信号Ｃｍｐを生成し，レベルシフト回路６２に出力する。フィードバック電圧Ｖｆｂは，分圧回路２２が出力電圧Ｖｏｕｔを分圧した電圧である。出力電圧Ｖｏｕｔは，ダイオードＤ０とトランジスタＱ０との接続点Ｎ１における電圧を平滑化回路２１’が平滑化した電圧である。すなわち，フィードバック電圧Ｖｆｂは，接続点Ｎ１における出力電圧が平滑化回路２１’を介して平滑化され，さらに，分圧回路２２により分圧された電圧である。なお，分圧回路２２により分圧せずに，平滑化回路２１’の出力電圧Ｖｏｕｔをそのまま比較器６１にフィードバックしてもよい。
【００５６】
レベルシフト回路６２は，図３，図４で説明したように，ローサイド側の入力電源端子が電圧Ｖｒｅｆを生成する電源に接続し同出力電源端子がグランドＧＮＤに接続する。そして，ハイサイド側の入力電源端子がＶＨ点に接続し同出力電源端子が接続点Ｎ４に接続する。図２で説明したように，「電源電圧Ｖｄｄ＋電源電圧Ｖｐｐ」が点ＶＨからレベルシフト回路６２に供給される。そして，レベルシフト回路６２は，比較器６１から出力された比較信号Ｃｍｐの電圧レベルを供給された「電源電圧Ｖｄｄ＋電源電圧Ｖｐｐ」により高めて，高電圧の比較信号Ｌｓを駆動パルス生成回路６３に出力する。
【００５７】
駆動パルス生成回路６３は，図１の駆動パルス生成回路と同機能の回路であるが，入力電源端子が接続点Ｎ３に接続し同出力電源端子が接続点Ｎ４に接続する。すなわち，駆動パルス生成回路６３は，ダイオードＤ１とキャパシタＣ１との間の接続点Ｎ３とトランジスタＱ０のソース側の接続点Ｎ４との間に設けられる。そして，駆動パルス生成回路６３は，接続点Ｎ３から供給された「電源電圧Ｖｄｄ＋電源電圧Ｖｐｐ」により動作する。
【００５８】
駆動パルス生成回路６３は，レベルシフト回路６２が出力する高電圧比較信号Ｌｓの立ち上がりエッジをトリガーとして，駆動パルスＤｐをトランジスタＱ０を第１の期間オン状態にするハイレベルにし，トランジスタＱ０のゲートに出力する。なお，駆動パルス生成回路６３の詳細については，第１の実施形態の後半において，図８〜図１０を用いて説明する。
【００５９】
平滑化回路２１’は，図１で説明した平滑化回路２１と同様の構成を有する。しかし，インダクタＬ０’とキャパシタＣ０’のパラメータは，図１で説明したインダクタＬ０とキャパシタＣ０のパラメータよりも小さく，平滑化回路２１’は，小型化されている。
【００６０】
なお，平滑化回路２１’，分圧回路２２をスイッチングレギュレータ６０に含めてもよい。
【００６１】
図７は，図６の電源回路６の動作を説明するタイミングチャートであり，上から順に，比較器６１が出力する比較信号Ｃｍｐ，レベルシフト回路６２が出力する高電圧比較信号Ｌｓ，駆動パルス生成回路６３が出力する駆動パルスＤｐ，トランジスタＱ０のオン状態，オフ状態，インダクタＬ０’の電流Ｉｌ０および出力電流Ｉｏ，フィードバック電圧Ｖｆｂおよび基準電圧Ｖｒｅｆを示す。
【００６２】
まず，図７の時間Ｔ１０から時間Ｔ１１の間における電源回路６の動作を説明する。フィードバック電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも低くなると，比較器６１はハイレベルの比較信号Ｃｍｐを出力する。この比較信号Ｃｍｐの立ち上がりエッジに応答して，レベルシフト回路６２は，高電圧比較信号Ｌｓをレベルシフトして電圧Ｖｄｄから「電源電圧Ｖｄｄ＋電源電圧Ｖｐｐ」に立ち上げる。
【００６３】
次に，時間Ｔ１１から時間Ｔ１２の間における電源回路６の動作を説明する。ハイレベルの高電圧比較信号Ｌｓが駆動パルス生成回路６３に入力されると，駆動パルス生成回路６３は，高電圧比較信号Ｌｓの立ち上がりエッジをトリガーとして，一定時間のハイレベルの駆動パルスＤｐをトランジスタＱ０のゲートに出力する。すると，トランジスタＱ０がオン状態になり，電源電圧ＶｄｄからインダクタＬ０’に電流が流れ込みインダクタＬ０’の電流Ｉｌ０が上昇し，電流Ｉｌ０が電流Ｉｏよりも大きくなる。この時，下降を続けていたフィードバック電圧Ｖｆｂが上昇に転じる。一定時間経過後，ハイレベルの駆動パルスＤｐが立ち下がり，トランジスタＱ０はオフ状態になる。その結果，電源電圧ＶｄｄからインダクタＬ０’に電流が流れ込まなくなり，インダクタＬ０’の電流Ｉｌ０が下降する。以後の時間Ｔ１２〜時間Ｔ１４の間における電源回路６の動作は，図２で説明した電源回路１の動作と同じなので説明を省略する。
【００６４】
比較信号Ｃｍｐは低周波（ハイレベルパルス幅，ローレベルパルス幅が長い）であるので，この比較信号Ｃｍｐがレベルシフト回路６２によりレベルシフトされてハイレベル幅が短くなっても０になることはない。また，駆動パルス生成回路６３は，レベルシフト回路６２が出力する高電圧比較信号Ｌｓの立ち上がりエッジをトリガーとしてハイレベルの駆動パルスＤｐを出力するので，たとえ高電圧比較信号Ｌｓのハイレベル幅が極端に短くなっても，一定時間ハイレベルになる駆動パルスＤｐをトランジスタＱ０のゲートに出力することができる。つまり，駆動パルス生成回路６３は，レベルシフト回路６２の高耐圧トランジスタ動作の影響を受けない一定時間ハイレベルになる駆動パルスＤｐをトランジスタに与えることができる。そのため，駆動パルスＤｐのハイレベルパルス幅が変化することがなく，パルス幅を高精度に制御することができる。その結果，トランジスタＱ０の導通時間を高精度に制御できる。そして，コイル電流ＩＬ０の最大値を正確に制御でき，負荷に供給する電流Ｉｏを高精度に制御することができる。
【００６５】
また，前述したように，平滑化回路２１’（インダクタＬ０’）を小型化して，駆動パルスＤｐのハイレベルパルス幅を短くしている。その結果，電流Ｉｌ０の単位時間当たりの上昇量（傾き）は，図２で説明した電流Ｉｌ０の傾きよりも大きくなり，負荷電流の急変に対しても高速に応答することができる。
【００６６】
以下に，駆動パルス生成回路６３について，図８〜図１０を用いて説明する。
【００６７】
図８は，駆動パルス生成回路６３を説明する図，図９，図１０は，駆動パルス生成回路６３の動作を説明する第１，第２のタイミングチャートである。なお，図８で説明する駆動パルス生成回路６３は，一例であり，これに限定されるものではない。
【００６８】
駆動パルス生成回路６３は，トランジスタＱ１０のオン・オフにより電圧Ｖｐが変化し，この電圧Ｖｐの変化によりハイレベル，ローレベルの駆動パルスを生成する。以下の説明では，トランジスタＱ１０は，ＮＭＯＳトランジスタであり，電源電圧Ｖ１＞電源電圧Ｖ２＞０の関係にあるとする。この電圧Ｖ１，電圧Ｖ２により駆動パルスのハイレベルパルス幅，ローレベルパルス幅が規定される。なお，駆動パルス生成回路６３のインバータ（ＩＮＶ）８１，比較器（ＣＭＰ）８２，８３，ＯＲ（論理和）回路８４，ＮＡＮＤ（否定論理積）回路８５，８６，インバータ（ＩＮＶ）８７は，接続点Ｎ３から供給される電力により動作する。
【００６９】
駆動パルス生成回路６３の動作を簡単に説明する。駆動パルス生成回路６３は，比較信号Ｃｍｐ，ＣｍｐＸ１，ＣｍｐＸ２のレベルに基づき，ＮＡＮＤ回路８５，８６から構成されるフリップフロップ回路の出力信号ＮＡｎｄＸ１の立ち上がり立ち下がりを制御することにより，駆動パルスＤｐを生成する。
【００７０】
図９の時間Ｔ２０から時間Ｔ２１の間の駆動パルス生成回路６３の動作について説明する。この時，キャパシタＣ２に電荷が蓄積されていない状態で，電圧Ｖｐは０Ｖであるとする。比較器８２は，ハイレベルの比較信号ＣｍｐＸ１をＮＡＮＤ回路８５に出力し，比較器８３は，ローレベルの比較信号ＣｍｐＸ２をＯＲ回路８４に出力している。ＯＲ回路８４は，ハイレベルの信号ＯＲを出力し，ＮＡＮＤ回路８５は，ハイレベルの信号ＮＮＡｎｄＸ１を出力し，ＮＡＮＤ回路８６は，ローレベルの信号ＮＮＡｎｄＸ２を出力している。
【００７１】
そこで，比較信号Ｃｍｐが立ち上がると，インバータ８１はその反転信号Ｉｎｖ１を出力する。また，その結果，ＯＲ回路８４は，ローレベルの信号ＯＲをＮＡＮＤ回路８６に出力し，ＮＡＮＤ回路８６の出力信号ＮＡｎｄＸ２はハイレベルになる。その結果，ＮＡＮＤ回路８５は，ローレベルの信号ＮＡｎｄＸ１をインバータ８７およびトランジスタＱ１０に出力する。その結果，インバータ８７は，ハイレベルの駆動パルスＤｐを出力する。このように，比較信号Ｃｍｐが立ち上がると同時に駆動パルスＤｐが立ち上がる。また，トランジスタＱ１０は，ローレベルの信号ＮＡｎｄＸ１によりオフ状態になる。その結果，電流ＩｘがキャパシタＣ２に流れ込むと共に，キャパシタＣ２に電荷が蓄積され，電圧Ｖｐが上昇する。
【００７２】
次に，時間Ｔ２１から時間Ｔ２２の間，つまり，電圧Ｖｐが電圧Ｖ２と電圧Ｖ１の間の駆動パルス生成回路６３の動作について説明する。この時，キャパシタＣ２に流れ込む電流Ｉｘにより電圧Ｖｐは上昇して電圧Ｖ２以上になる。すると，比較器８３は，ハイレベルの比較信号ＣｍｐＸ２をＯＲ回路８４に出力し，ＯＲ回路８４は，ハイレベルの信号ＯＲをＮＡＮＤ回路８６に出力するが，信号ＮＡｎｄＸ１，信号ＮＡｎｄＸ２のレベルは変化しない。したがって，駆動パルスＤｐはハイレベルのままであり，トランジスタＱ１０はオフ状態のままであり，電圧Ｖｐの上昇が続く。
【００７３】
次に，時間Ｔ２２から時間Ｔ２３の間，つまり，電圧Ｖｐが電圧Ｖ１を超えて下降し再び電圧Ｖ１に至るまでの間の駆動パルス生成回路６３の動作について説明する。電圧Ｖｐが上昇して電圧Ｖ１を越えると，比較器８２は，ローレベルの比較信号ＣｍｐＸ１をＮＡＮＤ回路８５に出力する。その結果，ＮＡＮＤ回路８５は，ハイレベルの信号ＮＡｎｄＸ１を出力する。すると，駆動パルスＤｐは立ち下がりローレベルになり，信号ＮＡｎｄＸ２もローレベルになる。また，ハイレベルの信号ＮＡｎｄＸ１によりトランジスタＱ１０はオン状態になる。トランジスタＱ１０がオン状態になると，キャパシタＣ２に蓄えられていた電荷が徐々に放出されると共に電圧Ｖｐが下降する。
【００７４】
次に，時間Ｔ２３から時間Ｔ２４の間，つまり，電圧Ｖｐが電圧Ｖ１から電圧Ｖ２の間の駆動パルス生成回路６３の動作について説明する。ここで，時間Ｔ２４の時点で，比較信号Ｃｍｐが立ち下がりローレベルになるとする。比較信号Ｃｍｐが立ち下がりローレベルになると，ＯＲ回路８４にハイレベルの反転信号Ｉｎｖ１が入力される。ＯＲ回路８４は，ハイレベルの信号ＯＲをそのまま出力する。また，ＮＡＮＤ回路８６は，ハイレベルの信号ＮＡｎｄＸ１とハイレベルの信号ＯＲの否定論理積をとり，ローレベルの信号ＮＡｎｄＸ２を出力し続ける。同じく，ＮＡＮＤ回路８５は，ハイレベルの信号ＮＡｎｄＸ１を出力し続ける。それに伴い，トランジスタＱ１０はオン状態を継続し，電圧Ｖｐが下降し０Ｖになる。その結果，駆動パルス生成回路６３はローレベルの駆動パルスＤｐを出力し続ける。
【００７５】
以上で説明した駆動パルスＤｐのハイレベルパルス幅（Ｗ６）は，キャパシタＣ２のキャパシタンスをＣとすると（キャパシタンスＣ×電圧Ｖ１）／電流Ｉｘで示される。以上説明したように，駆動パルス生成回路６３は，比較信号Ｃｍｐが立ち上がると同時に駆動パルスＤｐを立ち上がらせてハイレベルの駆動パルスＤｐを一定時間（幅Ｗ６）の間出力し続ける。そして，この駆動パルスＤｐにより，フィードバック電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも大きくなり比較信号Ｃｍｐが立ち下がると同時に駆動パルスＤｐを立ち下がらせてローレベルの駆動パルスＤｐを出力する。
【００７６】
なお，負荷２３の要求電流が重く，すなわち負荷が重い場合，１ショットのハイレベル駆動パルスでは，フィードバック電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも大きくならず比較信号Ｃｍｐが立ち下がらないことがある。この場合には，図１０に説明するように，駆動パルス生成回路６３は，再度，ハイレベルの駆動パルスＤｐを生成する。
【００７７】
この場合の駆動パルス生成回路６３の動作について図１０を用いて説明する。
【００７８】
時間Ｔ３０から時間Ｔ３３の間における駆動パルス生成回路６３の動作については，図９と同じ動作なのでその説明を省略する。
【００７９】
時間Ｔ３３から時間Ｔ３４の間，つまり，電圧Ｖｐが電圧Ｖ１から電圧Ｖ２の間の駆動パルス生成回路６３の動作について説明する。比較器８２は，ハイレベルの比較信号ＣｍｐＸ１をＮＡＮＤ回路８５に出力するが，信号ＮＡｎｄＸ２はローレベルのままなので，信号ＮＡｎｄＸ１はハイレベルの状態を維持し，トランジスタＱ１０はオン状態のままになる。その結果，電圧Ｖｐは低下し電圧Ｖ２に至る。
【００８０】
次に，時間Ｔ３４から時間Ｔ３５の間，つまり，電圧Ｖｐが電圧Ｖ２から電圧０の間の駆動パルス生成回路６３の動作について説明する。電圧Ｖｐが電圧Ｖ２になると，比較器８３は，ローレベルの比較信号ＣｍｐＸ２をＯＲ回路８４に出力する。ＯＲ回路８４は，ローレベルの反転信号Ｉｎｖ１とローレベルの比較信号ＣｍｐＸ２との論理和をとり，ローレベルの信号ＯＲをＮＡＮＤ回路８６に出力する。そして，ＮＡＮＤ回路８６は，ハイレベルの信号ＮＡｎｄＸ２を出力する。すると，ＮＡＮＤ回路８５はローレベルの信号ＮＡｎｄＸ１を出力する。その結果，駆動パルスＤｐが立ち上がり，ハイレベルの駆動パルスＤｐが出力される。また，トランジスタＱ１０はオフ状態になる。以後，フィードバック電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高くなって比較信号Ｃｍｐが立ち下がるまで，駆動パルス生成回路６３は，一定のハイレベルパルス幅を有する駆動パルスＤｐを一定周期毎に生成する時間Ｔ３０から時間Ｔ３５の動作を繰り返す。
【００８１】
なお，以上説明した駆動パルス生成回路の構成は，一例であり他にも様々な構成を採用することができる。
【００８２】
（第２実施形態）
図６の電源回路６では，還流用のスイッチング素子としてダイオードＤ０を用いたが，ダイオードを使用すると，ダイオードの順方向電圧降下による電力損失が発生する。そこで，ダイオードＤ０の替わりにスイッチング素子としてトランジスタを用いる。
【００８３】
図１１は，スイッチング素子としてトランジスタＱ２０（第２のトランジスタ）を用いた電源回路９の説明図である。
【００８４】
スイッチングレギュレータ１１０は，図６のスイッチングレギュレータ６０に加えて，レベルシフト回路（ＬＳ）１１１と，駆動パルス生成回路（ＤＰＧ）１１２と，インバータ（ＩＮＶ）１１３と，スイッチング素子として機能するトランジスタＱ２０とを有する。なお，その他の構成は図６で説明した電源回路６と同様なので，図１１においては，図６と対応する各部に同一の符号を付して説明を省略する。
【００８５】
トランジスタＱ２０は，トランジスタＱ０と同じくＮＭＯＳトランジスタである。トランジスタＱ２０は，トランジスタＱ０がオフ状態になると，オン状態になり，平滑化回路２１’のインダクタＬ０’に蓄積した磁気エネルギーを電流として放出する。
【００８６】
ローサイド側のレベルシフト回路１１１は，ハイサイド側のレベルシフト回路６２と同じ構成の回路であるが，電源電圧Ｖｂｉａｓに接続され，比較器６１が出力した比較信号Ｃｍｐをレベルシフト回路６２のように高電圧比較信号にするものではない。レベルシフト回路１１１は，比較信号Ｃｍｐをレベルシフトせずに比較信号Ｌｓ１として駆動パルス生成回路１１２に出力する。レベルシフト回路１１１は，トランジスタＱ０がオン・オフするタイミングとトランジスタＱ２０がオフ・オンするタイミングとを一致させるために，レベルシフト回路６２と同等の遅延特性を有する。
【００８７】
駆動パルス生成回路１１２は，図６の駆動パルス生成回路６３と同機能の回路であり，比較信号Ｌｓ１の立ち上がりで一定時間ハイレベルの駆動パルスＴｏｎ１を生成し，インバータ１１３に出力する。つまり，駆動パルス生成回路１１２は，比較信号Ｌｓ１に基づきトランジスタＱ２０のゲートを駆動する駆動パルスＴｏｎ１を生成する。
【００８８】
インバータ１１３は，駆動パルス生成回路１１２が出力する駆動パルスＴｏｎ１の反転パルスＤｐ１をトランジスタＱ２０のゲートに出力する。
【００８９】
図１２は，図１１の電源回路９の動作を説明するタイミングチャートであり，上から順に，比較器６１が出力する比較信号Ｃｍｐ，レベルシフト回路６２が出力する高電圧比較信号Ｌｓ，駆動パルス生成回路６３が出力する駆動パルスＤｐ，トランジスタＱ０のオン状態，オフ状態，レベルシフト回路１１１が出力する比較信号Ｌｓ１，駆動パルス生成回路１１２が出力する駆動パルスＴｏｎ１，インバータ１１３が出力するＤｐ１，トランジスタＱ２０のオン状態，オフ状態を示す。
【００９０】
まず，レベルシフト回路１１１を設ける理由を説明する。トランジスタＱ２０は，ローサイド側に設けられており，レベルシフト回路１１１を設けて，トランジスタＱ２０を駆動する駆動パルスの電圧レベルを高める必要はない。前述したように，トランジスタＱ０がオフ状態になると，トランジスタＱ２０がオン状態になり，平滑化回路２１’のインダクタＬ０’に蓄積した磁気エネルギーを電流として放出しなければならない。そのためには，トランジスタＱ０がオン・オフするタイミングとトランジスタＱ２０がオフ・オンするタイミングとを一致させなければならない。しかし，ハイサイド側のレベルシフト回路６２は，比較器６１の比較信号Ｃｍｐをレベルシフトして信号Ｌｓを出力するが，信号Ｌｓの出力タイミングは図５で説明したように一定時間遅延する。そこで，比較器６１と駆動パルス生成回路１１２との間にレベルシフト回路１１１を設けて，ハイサイド側の駆動パルス生成回路６３の駆動パルスＤｐの出力タイミングとローサイド側の駆動パルス生成回路１１２の駆動パルスＴｏｎ１の出力タイミングとを一致させる。このように，レベルシフト回路１１１を遅延回路として機能させる。
【００９１】
その結果，時間Ｔ４０から時間Ｔ４１，時間Ｔ４１から時間Ｔ４２に示すように，トランジスタＱ１０がオン・オフするタイミングとトランジスタＱ２０がオフ・オンするタイミングとが一致する。なお，駆動パルスＴｏｎ１は，インバータ１１３を通過するが，インバータ１１３は，通常，１つのＰＭＯＳトランジスタと１つのＮＭＯＳトランジスタと有する単純な構成なのでインバータ１１３による遅延は無視できる。このようにすることで，トランジスタＱ０がオフ状態になると同時に，トランジスタＱ２０がオン状態になり，平滑化回路２１’のインダクタＬ０’に蓄積した磁気エネルギーが電流として放出される。なお，その他の動作については，図７と同様なので説明を省略する。
【００９２】
以上説明したように，スイッチング素子をダイオードからトランジスタに置き換えることで，ダイオードの順方向電圧降下による電力損失がなくなる。
【００９３】
以上をまとめると，以下の付記の通りである。
【００９４】
（付記１）
高電位電源に接続された第１のトランジスタと，
前記第１のトランジスタと基準電源との間に設けられ当該第1のトランジスタの導通状態に応じて導通状態が変化するスイッチング素子と，
前記第１のトランジスタと前記スイッチング素子との接続点における出力電圧をフィードバックした電圧と，基準電圧とを比較し比較信号を生成する比較器と，
前記比較信号の電圧レベルを高めて高電圧比較信号を出力するレベルシフト回路と，
前記高電圧比較信号に基づき前記第１のトランジスタのゲートを駆動する駆動パルスを生成する駆動パルス生成回路とを有するスイッチングレギュレータ。
【００９５】
（付記２）
付記１において，
前記駆動パルス生成回路は，前記レベルシフト回路から前記高電圧比較信号が入力されると，前記第１のトランジスタを第１の期間導通状態にする駆動パルスを生成するスイッチングレギュレータ。
【００９６】
（付記３）
付記１又は２において，
さらに，前記接続点と負荷との間に設けられた前記平滑化回路を有するスイッチングレギュレータ。
【００９７】
（付記４）
付記１〜３の何れかにおいて，
さらに，前記出力電圧を平滑化する平滑化回路と前記平滑化回路の出力に接続された負荷との間に設けられた分圧回路を有し，当該分圧回路は，前記平滑化回路により平滑化された電圧を分圧し前記比較器にフィードバック出力するスイッチングレギュレータ。
【００９８】
（付記５）
付記１〜４の何れかにおいて，
前記スイッチング素子は，前記第１のトランジスタの導通時に非導通状態になり当該第１のトランジスタの非導通時に導通状態になるスイッチングレギュレータ。
【００９９】
（付記６）
付記５において，
前記スイッチング素子は，カソードが前記接続点に接続するダイオードであるスイッチングレギュレータ。
【０１００】
（付記７）
付記５において
前記スイッチング素子は，第２のトランジスタであり，
さらに，前記比較器が出力した比較信号に基づき当該第２のトランジスタのゲートを駆動する駆動パルスを生成する駆動パルス生成回路を有するスイッチングレギュレータ。
【０１０１】
（付記８）
付記７において，
さらに，前記比較器と前記駆動パルス生成回路との間に遅延回路を有するスイッチングレギュレータ。
【符号の説明】
【０１０２】
１，６，９…電源回路，
１０，６０，１１０…スイッチングレギュレータ，
１１，６１，８２，８３…比較器（ＣＭＰ），
１２，６３，１１２…駆動パルス生成回路（ＤＰＧ），
１３，６２，１１１…レベルシフト回路（ＬＳ），
２１…平滑化回路，
２２…分圧回路，
２３…負荷，
８１，８７，１１３…インバータ（ＩＮＶ），
８４…ＯＲ回路（ＯＲ），
８５，８６…ＮＡＮＤ回路（ＮＡＮＤ），
Ｌ０，Ｌ０’…インダクタ，
Ｃ０，Ｃ０’，Ｃ１，Ｃ２…キャパシタ，
Ｄ０，Ｄ１…ダイオード，
Ｑ０〜Ｑ８，Ｑ１０，Ｑ２０…トランジスタ，
Ｒ０，Ｒ１…抵抗，
Ｉｘ…電流
【図１】
0005601176.tif 000002
【図２】
0005601176.tif 000003
【図３】
0005601176.tif 000004
【図４】
0005601176.tif 000005
【図５】
0005601176.tif 000006
【図６】
0005601176.tif 000007
【図７】
0005601176.tif 000008
【図８】
0005601176.tif 000009
【図９】
0005601176.tif 000010
【図１０】
0005601176.tif 000011
【図１１】
0005601176.tif 000012
【図１２】
0005601176.tif 000013