(57)【特許請求の範囲】
【請求項１】
第１の領域と第２の領域とを有する機能ブロックと、
前記第１の領域の所定領域に配置される第１の論理回路素子と、
前記第１の論理回路素子が配置されていない前記第１の領域に配置される第１のデカップリング容量と、
前記第１の論理回路素子と接続される第１のコンタクト上に配置され、前記第１のコンタクトを介して前記第１の論理回路素子と接続される第１の電源線と、
前記第１のデカップリング容量と接続される第２のコンタクト上に配置され、前記第２のコンタクトを介して前記第１のデカップリング容量と接続される第１の接地線と、
前記第２の領域の所定領域に配置される第２の論理回路素子と、
前記第２の論理回路素子が配置されていない前記第２の領域に配置される第２のデカップリング容量と、
前記第２の論理回路素子と接続される第３のコンタクト上に配置され、前記第３のコンタクトを介して前記第２の論理回路素子と接続される第２の接地線と、
前記第２のデカップリング容量と接続される第４のコンタクト上に配置され、前記第４のコンタクトを介して前記第２のデカップリング容量と接続される第２の電源線と、
を含むことを特徴とする半導体装置。
【請求項２】
前記第１のデカップリング容量を、前記第１の論理回路素子の輪郭に応じた形状、前記第１の領域を示す輪郭に応じた形状、または、前記第１の論理回路素子の輪郭に応じた部分と前記第１の領域を示す輪郭に応じた部分とを備えた形状とし、前記第２のデカップリング容量を、前記第２の論理回路素子の輪郭に応じた形状、前記第２の領域を示す輪郭に応じた形状、または、前記第２の論理回路素子の輪郭に応じた部分と前記第２の領域を示す輪郭に応じた部分とを備えた形状とした請求項１記載の半導体装置。
【請求項３】
前記機能ブロックを第１の方向に沿って、前記第１の論理回路素子としてのＰ型のＭＯＳ素子が配置される前記第１の領域と、前記第２の論理回路素子としてのＮ型のＭＯＳ素子が配置される前記第２の領域とに分割し、前記Ｐ型のＭＯＳ素子と前記Ｎ型のＭＯＳ素子とが前記第１の方向と直交する第２の方向に沿って対向するように配置された請求項１または請求項２記載の半導体装置。
【請求項４】
前記第１の領域に、複数種類のサイズの複数の前記Ｐ型のＭＯＳ素子が配置され、前記第２の領域に、複数種類のサイズの複数の前記Ｎ型のＭＯＳ素子が配置された請求項１〜請求項３のいずれか１項記載の半導体装置。
【請求項５】
前記第１のデカップリング容量を、ゲート電極と該ゲート電極に対向する不純物領域とで形成され、かつ前記第１の領域に配置されたＰ型のＭＯＳ容量とし、前記第２のデカップリング容量を、ゲート電極と該ゲート電極に対向する不純物領域とで形成され、かつ前記第２の領域に配置されたＮ型のＭＯＳ容量とした請求項３または請求項４記載の半導体装置。
【請求項６】
前記Ｐ型のＭＯＳ容量及び前記Ｎ型のＭＯＳ容量が、前記Ｐ型のＭＯＳ素子または前記Ｎ型のＭＯＳ素子のゲート電極に対向している部分では、不純物領域がゲート電極より前記Ｐ型のＭＯＳ素子または前記Ｎ型のＭＯＳ素子側へ突き出るように形成され、前記Ｐ型のＭＯＳ素子または前記Ｎ型のＭＯＳ素子の不純物領域に対向している部分では、ゲート電極が不純物領域より前記Ｐ型のＭＯＳ素子または前記Ｎ型のＭＯＳ素子側へ突き出るように形成された請求項５記載の半導体装置。
【請求項７】
第１の領域と第２の領域とを有する機能ブロックの前記第１の領域の所定領域に第１の論理回路素子を配置し、
前記第２の領域の所定領域に第２の論理回路素子を配置し、
前記第１の論理回路素子が配置されていない前記第１の領域に第１のデカップリング容量を配置し、
前記第２の論理回路素子が配置されていない前記第２の領域に第２のデカップリング容量を配置し、
前記第１の論理回路素子と接続される第１のコンタクト上に、前記第１のコンタクトを介して前記第１の論理回路素子と接続される第１の電源線を配置し、
前記第１のデカップリング容量と接続される第２のコンタクト上に、前記第２のコンタクトを介して前記第１のデカップリング容量と接続される第１の接地線を配置し、
前記第２の論理回路素子と接続される第３のコンタクト上に、前記第３のコンタクトを介して前記第２の論理回路素子と接続される第２の接地線を配置し、
前記第２のデカップリング容量と接続される第４のコンタクト上に、前記第４のコンタクトを介して前記第２のデカップリング容量と接続される第２の電源線を配置する
半導体装置の製造方法。
【請求項８】
第１の領域と第２の領域とを有する機能ブロックの前記第１の領域の所定領域に配置される第１の論理回路素子の配置位置、及び前記第２の領域の所定領域に配置される第２の論理回路素子の配置位置を決定し、
配置位置が決定された前記第１の論理回路素子の輪郭から予め定めた距離分前記第１の論理回路素子の外側に離れた輪郭と前記第１の領域を示す枠とで囲まれた領域を第１のデカップリング容量の配置位置、及び配置位置が決定された前記第２の論理回路素子の輪郭から予め定めた距離分前記第２の論理回路素子の外側に離れた輪郭と前記第２の領域を示す枠とで囲まれた領域を第２のデカップリング容量の配置位置として決定し、
前記第１の論理回路素子と接続される第１のコンタクト上に、前記第１のコンタクトを介して前記第１の論理回路素子と接続される第１の電源線の配置位置を決定し、
前記第１のデカップリング容量と接続される第２のコンタクト上に、前記第２のコンタクトを介して前記第１のデカップリング容量と接続される第１の接地線の配置位置を決定し、
前記第２の論理回路素子と接続される第３のコンタクト上に、前記第３のコンタクトを介して前記第２の論理回路素子と接続される第２の接地線の配置位置を決定し、
前記第２のデカップリング容量と接続される第４のコンタクト上に、前記第４のコンタクトを介して前記第２のデカップリング容量と接続される第２の電源線の配置位置を決定する
半導体装置のレイアウト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置、半導体装置の製造方法、及び半導体装置のレイアウト方法に係り、特に、デカップリング容量を設けた半導体装置、半導体装置の製造方法、及び半導体装置のレイアウト方法に関する。
【背景技術】
【０００２】
半導体装置の回路を安定して動作させるためにデカップリング容量が必要であるが、半導体装置の集積回路に用いられているトランジスタのゲート容量及び接合容量がデカップリング容量として機能し、また、素子間を接続する配線に生じる寄生容量も存在するため、ある程度のデカップリング容量は確保されていた。
【０００３】
しかし、近年の半導体の微細加工技術の向上や低消費電力の要請により、半導体装置の電源電圧を小さくする傾向がある一方で、集積回路の大規模化により半導体装置内の消費電流は相変わらず大きい。電源電圧が小さい場合において、動作電流によって電源配線に従来と同程度の電圧降下が生じると回路動作に支障をきたす場合があるため、さらにデカップリング容量を確保する必要がある。
【０００４】
そこで、インバータ回路、ＮＡＮＤ回路、フリップフロップなどを構成するための素子が配置される基本セルとは別に、デカップリング容量を配置するための予備セルを設けて、デカップリング容量を確保する半導体装置が提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２９９８６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記の特許文献１に記載の半導体装置では、デカップリング容量を確保するために基本セルとは別に予備セルを設けているため、半導体装置の面積が大きくなる、という問題がある。
【０００７】
本発明は、上記の問題点を解決するためになされたもので、半導体装置の面積を大きくすることなくデカップリング容量を確保することができる半導体装置、半導体装置の製造方法、及び半導体装置のレイアウト方法を提示することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の半導体装置は、第１の領域と第２の領域とを有する機能ブロックと、前記第１の領域の所定領域に配置される第１の論理回路素子と、前記第１の論理回路素子が配置されていない前記第１の領域に配置される第１のデカップリング容量と、前記第２の領域の所定領域に配置される第２の論理回路素子と、前記第２の論理回路素子が配置されていない前記第２の領域に配置される第２のデカップリング容量と、を含んで構成されている。
【０００９】
本発明の半導体装置によれば、第１の領域と第２の領域とを有する機能ブロックの第１の領域の所定領域に第１の論理回路素子が配置され、第２の領域の所定領域に第２の論理回路素子が配置され、第１の論理回路素子が配置されていない第１の領域に第１のデカップリング容量が配置され、第２の論理回路素子が配置されていない第２の領域に第２のデカップリング容量が配置される。
【００１０】
このように、デカップリング容量を配置するために別途領域を設けるのではなく、機能ブロック内の論理回路素子が配置されていない領域にデカップリング容量を配置するため、半導体装置の面積を大きくすることなくデカップリング容量を確保することができる。
【００１１】
また、前記第１のデカップリング容量を、前記第１の論理回路素子の輪郭に応じた形状、前記第１の領域を示す輪郭に応じた形状、または、前記第１の論理回路素子の輪郭に応じた部分と前記第１の領域を示す輪郭に応じた部分とを備えた形状とし、前記第２のデカップリング容量を、前記第２の論理回路素子の輪郭に応じた形状、前記第２の領域を示す輪郭に応じた形状、または、前記第２の論理回路素子の輪郭に応じた部分と前記第２の領域を示す輪郭に応じた部分とを備えた形状とすることができる。これにより、より大きな面積のデカップリング容量を確保することができる。
【００１２】
また前記機能ブロックを第１の方向に沿って、前記第１の論理回路素子としてのＰ型のＭＯＳ素子が配置される前記第１の領域と、前記第２の論理回路素子としてのＮ型のＭＯＳ素子が配置される前記第２の領域とに分割し、前記Ｐ型のＭＯＳ素子と前記Ｎ型のＭＯＳ素子とが前記第１の方向と直交する第２の方向に沿って対向するように配置するようにすることができる。
【００１３】
また、前記第１の領域に、複数種類のサイズの複数の前記Ｐ型のＭＯＳ素子が配置され、前記第２の領域に、複数種類のサイズの複数の前記Ｎ型のＭＯＳ素子が配置されるようにすることができる。
【００１４】
Ｐ型のＭＯＳ素子とＮ型のＭＯＳ素子とを対向させて配置したＣＭＯＳ集積回路では、機能ブロック内のＰ型のＭＯＳ素子及びＮ型のＭＯＳ素子のサイズが様々であるため、特に小さいサイズのＰ型のＭＯＳ素子及びＮ型のＭＯＳ素子を配置した部分では、機能ブロック内にＰ型のＭＯＳ素子及びＮ型のＭＯＳ素子が配置されていない領域が大きくなる。したがって、本発明をこのような構成の半導体装置に適用することで、より効果を得られる。
【００１５】
また、本発明の半導体装置は、前記第１の論理回路素子と接続される第１のコンタクト上に配置され、前記第１のコンタクトを介して前記第１の論理回路素子と接続される第１の電源線と、前記第１のデカップリング容量と接続される第２のコンタクト上に配置され、前記第２のコンタクトを介して前記第１のデカップリング容量と接続される第１の接地線と、前記第２の領域の所定領域に配置される第２の論理回路素子と、前記第２の論理回路素子が配置されていない前記第２の領域に配置される第２のデカップリング容量と、前記第２の論理回路素子と接続される第３のコンタクト上に配置され、前記第３のコンタクトを介して前記第２の論理回路素子と接続される第２の接地線と、前記第２のデカップリング容量と接続される第４のコンタクト上に配置され、前記第４のコンタクトを介して前記第２のデカップリング容量と接続される第２の電源線と、を含んで構成することができる。これにより、配線の引き込みによる寄生抵抗の増加を防止することができる。
【００１６】
また、前記第１のデカップリング容量を、ゲート電極と該ゲート電極に対向する不純物領域とで形成され、かつ前記第１の領域に配置されたＰ型のＭＯＳ容量とし、前記第２のデカップリング容量を、ゲート電極と該ゲート電極に対向する不純物領域とで形成され、かつ前記第２の領域に配置されたＮ型のＭＯＳ容量とすることができる。ＭＯＳ容量は、単位面積当たりの容量が大きいため、より効果的にデカップリング容量を確保することができる。また、Ｐ型のＭＯＳ素子及びＮ型のＭＯＳ素子と一体形成することができる。
【００１７】
また、前記Ｐ型のＭＯＳ容量及び前記Ｎ型のＭＯＳ容量が、前記Ｐ型のＭＯＳ素子または前記Ｎ型のＭＯＳ素子のゲート電極に対向している部分では、不純物領域がゲート電極より前記Ｐ型のＭＯＳ素子または前記Ｎ型のＭＯＳ素子側へ突き出るように形成され、前記Ｐ型のＭＯＳ素子または前記Ｎ型のＭＯＳ素子の不純物領域に対向している部分では、ゲート電極が不純物領域より前記Ｐ型のＭＯＳ素子または前記Ｎ型のＭＯＳ素子側へ突き出るように形成することができる。これにより、ゲート電極同士または不純物領域同士が近接し過ぎて素子間がショートしてしまうことを防止しつつ、ＭＯＳ容量の面積を最大限まで広げることができ、より効果的にデカップリング容量を確保することができる。
【００１８】
また、上記目的を達成するために、本発明の半導体装置の製造方法は、第１の領域と第２の領域とを有する機能ブロックの前記第１の領域の所定領域に第１の論理回路素子を配置し、前記第２の領域の所定領域に第２の論理回路素子を配置し、前記第１の論理回路素子が配置されていない前記第１の領域に第１のデカップリング容量を配置し、前記第２の論理回路素子が配置されていない前記第２の領域に第２のデカップリング容量を配置し、前記第１の論理回路素子と接続される第１のコンタクト上に、前記第１のコンタクトを介して前記第１の論理回路素子と接続される第１の電源線を配置し、前記第１のデカップリング容量と接続される第２のコンタクト上に、前記第２のコンタクトを介して前記第１のデカップリング容量と接続される第１の接地線を配置し、前記第２の論理回路素子と接続される第３のコンタクト上に、前記第３のコンタクトを介して前記第２の論理回路素子と接続される第２の接地線を配置し、前記第２のデカップリング容量と接続される第４のコンタクト上に、前記第４のコンタクトを介して前記第２のデカップリング容量と接続される第２の電源線を配置する半導体装置の製造方法である。
【００１９】
また、上記目的を達成するために、本発明の半導体装置のレイアウト方法は、第１の領域と第２の領域とを有する機能ブロックの前記第１の領域の所定領域に配置される第１の論理回路素子の配置位置、及び前記第２の領域の所定領域に配置される第２の論理回路素子の配置位置を決定し、配置位置が決定された前記第１の論理回路素子の輪郭から予め定めた距離分前記第１の論理回路素子の外側に離れた輪郭と前記第１の領域を示す枠とで囲まれた領域を第１のデカップリング容量の配置位置、及び配置位置が決定された前記第２の論理回路素子の輪郭から予め定めた距離分前記第２の論理回路素子の外側に離れた輪郭と前記第２の領域を示す枠とで囲まれた領域を第２のデカップリング容量の配置位置として決定し、前記第１の論理回路素子と接続される第１のコンタクト上に、前記第１のコンタクトを介して前記第１の論理回路素子と接続される第１の電源線の配置位置を決定し、前記第１のデカップリング容量と接続される第２のコンタクト上に、前記第２のコンタクトを介して前記第１のデカップリング容量と接続される第１の接地線の配置位置を決定し、前記第２の論理回路素子と接続される第３のコンタクト上に、前記第３のコンタクトを介して前記第２の論理回路素子と接続される第２の接地線の配置位置を決定し、前記第２のデカップリング容量と接続される第４のコンタクト上に、前記第４のコンタクトを介して前記第２のデカップリング容量と接続される第２の電源線の配置位置を決定する半導体装置のレイアウト方法である。
【発明の効果】
【００２０】
以上説明したように、本発明の半導体装置、半導体装置の製造方法、及び半導体装置のレイアウト方法によれば、機能ブロックを表す領域内の論理回路素子が配置されていない領域にデカップリング容量を配置するため、半導体装置の面積を大きくすることなくデカップリング容量を確保することができる、という効果が得られる。
【図面の簡単な説明】
【００２１】
【図１】本実施の形態の半導体装置の概略を示す部分平面図である。
【図２】第１の実施の形態の半導体装置の１つの機能ブロックの概略を示す平面図である。
【図３】図２のＡ−Ａ’断面を模式的に示した断面図である。
【図４】（Ａ）Ｐ型のＭＯＳ容量部分の回路図、（Ｂ）Ｎ型のＭＯＳ容量部分の回路図、（Ｃ）Ｐ型のＭＯＳ容量部分の等価回路、及び（Ｄ）Ｎ型のＭＯＳ容量部分の等価回路である。
【図５】第１の実施の形態の半導体装置の１つの機能ブロックの概略を示す平面図である。
【図６】本実施の形態の半導体装置のレイアウト方法を説明するための図である。
【図７】本実施の形態の半導体装置の製造方法を説明するための図である。
【図８】第２の実施の形態の半導体装置の１つの機能ブロックの概略を示す平面図である。
【発明を実施するための形態】
【００２２】
以下、図面を参照して、本発明の実施の形態について説明する。
【００２３】
図１に、第１の実施の形態の半導体装置１０の部分平面図を示す。半導体装置１０は、図１に示すように機能単位毎の機能ブロック１２を複数個備えている。
【００２４】
図２に、１つの機能ブロック１２の平面図を示す。なお、図２において、半導体素子上に形成される層間絶縁膜や配線等の図示は省略している。機能ブロック１２は、ＰＭＯＳ領域１４とＮＭＯＳ領域１６とに分割されており、ＰＭＯＳ領域１４には複数のＰ型のＭＯＳ−ＦＥＴ１８が配置され、ＮＭＯＳ領域１６には複数のＮ型のＭＯＳ−ＦＥＴ２０が配置されている。また、Ｐ型のＭＯＳ−ＦＥＴ１８とＮ型のＭＯＳ−ＦＥＴ２０とがそれぞれ対向して配置されてＣＭＯＳ集積回路を形成している。また、機能ブロック１２の周縁部には、基板電位を給電するための基板電位給電用拡散層２１が配置されている。
【００２５】
Ｐ型のＭＯＳ−ＦＥＴ１８及びＮ型のＭＯＳ−ＦＥＴ２０は、ＰＭＯＳ領域１４とＮＭＯＳ領域１６との分割方向を水平方向とした場合の垂直方向と平行になるように配置されている。また、Ｐ型のＭＯＳ−ＦＥＴ１８及びＮ型のＭＯＳ−ＦＥＴ２０のサイズは様々であり、機能ブロック１２内での信号のやり取りに使用されるＰ型のＭＯＳ−ＦＥＴ１８及びＮ型のＭＯＳ−ＦＥＴ２０のサイズは、他の機能ブロック１２との信号のやり取りに使用されるＰ型のＭＯＳ−ＦＥＴ１８及びＮ型のＭＯＳ−ＦＥＴ２０のサイズよりも小さいものが多い。
【００２６】
なお、ＰＭＯＳ領域１４内に配置されるＰ型のＭＯＳ−ＦＥＴ１８は、全て異なるサイズとしてもよいし、サイズが各々異なるＰ型のＭＯＳ−ＦＥＴ１８を一組とした組を複数組配置したり、同一サイズのＰ型のＭＯＳ−ＦＥＴ１８を一組とした組を組毎のサイズが各々異なるように複数配置したりしてもよい。ＮＭＯＳ領域１６内に配置されるＮ型のＭＯＳ−ＦＥＴ２０についても同様である。
【００２７】
また、Ｐ型のＭＯＳ−ＦＥＴ１８とＮ型のＭＯＳ−ＦＥＴ２０とは、ＣＭＯＳ集積回路を形成する際の配線の簡易化を図るため、ＰＭＯＳ領域１４とＮＭＯＳ領域１６との分割部分、すなわち機能ブロック１２の内側に詰めて対向配置することが好ましい。これにより、ＰＭＯＳ領域１４及びＮＭＯＳ領域１６の各々において、Ｐ型のＭＯＳ−ＦＥＴ１８とＮ型のＭＯＳ−ＦＥＴ２０とが対向している領域と反対側の領域、すなわち機能ブロックの外側の領域に、Ｐ型のＭＯＳ−ＦＥＴ１８及びＮ型のＭＯＳ−ＦＥＴ２０が配置されていない空領域が存在することになる。特に、小さいサイズのＰ型のＭＯＳ−ＦＥＴ１８及びＮ型のＭＯＳ−ＦＥＴ２０が用いられている箇所では、空領域の面積が大きくなる。
【００２８】
そこで、この空領域に、デカップリング容量を配置する。ここでは、ＰＭＯＳ領域１４に配置されるデカップリング容量としてＰ型のＭＯＳ容量２２を、ＮＭＯＳ領域１６に配置されるデカップリング容量としてＮ型のＭＯＳ容量２４を用いる。なお、ＭＯＳ容量の面積が大きいほど大きなデカップリング容量値を得ることができるため、空領域全体を埋めるようにＭＯＳ容量を形成することが望ましい。
【００２９】
具体的には、Ｐ型のＭＯＳ−ＦＥＴ１８で囲まれた空領域では、Ｐ型のＭＯＳ容量２２を、Ｐ型のＭＯＳ−ＦＥＴ１８の輪郭に応じた形状とすることが好ましい。また、機能ブロック１２の領域を示す輪郭で囲まれた領域では、Ｐ型のＭＯＳ容量２２を、機能ブロック１２の領域を示す輪郭に応じた形状とすることが好ましい。また、Ｐ型のＭＯＳ−ＦＥＴ１８と機能ブロック１２の領域を示す輪郭とで囲まれた空領域では、Ｐ型のＭＯＳ容量２２を、Ｐ型のＭＯＳ−ＦＥＴ１８の輪郭に応じた部分と、機能ブロック１２の領域を示す輪郭に応じた部分とを備えた形状とすることが好ましい。Ｎ型のＭＯＳ容量２４についても同様に、Ｎ型のＭＯＳ−ＦＥＴ２０の輪郭及び機能ブロック１２の領域を示す輪郭に応じた形状とすることが好ましい。
【００３０】
なお、Ｐ型のＭＯＳ−ＦＥＴ１８及びＮ型のＭＯＳ−ＦＥＴ２０の輪郭は、Ｐ型のＭＯＳ−ＦＥＴ１８及びＮ型のＭＯＳ−ＦＥＴ２０の外側にＰ型のＭＯＳ−ＦＥＴ１８及びＮ型のＭＯＳ−ＦＥＴ２０の輪郭から必要距離隔てた輪郭とすることができる。必要距離については、後述のレイアウト方法で詳述する。
【００３１】
図２におけるＡ−Ａ’断面図を図３に示す。半導体装置１０は、Ｐ型基板によりＰ型のＰウェル２６を形成し、Ｐウェル２６の一部の領域にＮ型のＮウェル２８が形成されている。なお、Ｎ型基板によりＮ型のＮウェルを形成し、Ｎウェルの一部の領域にＰ型のＰウェルが形成されたものを用いてもよい。
【００３２】
Ｎウェル２８には、高濃度のＰ型の不純物が導入されたＰ型不純物領域が形成されており、これがＰ型のＭＯＳ−ＦＥＴ１８のソース３０及びドレイン３２となる。Ｐ型のＭＯＳ−ＦＥＴ１８のソース３０とドレイン３２との間はチャネル領域となり、チャネル領域上には、ゲート絶縁膜３４を介して、チャネル領域に流れる電流を制御するためのゲート電極３６が設けられている。Ｐ型のＭＯＳ−ＦＥＴ１８のソース３０は電源線に接続され、ドレイン３２は対向して配置されたＮ型のＭＯＳ−ＦＥＴ２０のドレインと接続され、ゲート電極３６は、対向して配置されたＮ型のＭＯＳ−ＦＥＴ２０のゲート電極と接続される。
【００３３】
また、Ｐ型不純物領域によりＰ型のＭＯＳ容量２２の拡散層３８も形成されており、拡散層３８上には、ゲート絶縁膜３４を介してゲート電極４０が設けられている。拡散層３８及びゲート電極４０によりＰ型のＭＯＳ容量２２が形成されており、Ｐ型のＭＯＳ容量２２の拡散層３８は、電源線に接続され、ゲート電極４０は、接地線に接続される。図４（Ａ）に、Ｐ型のＭＯＳ容量２２部分の回路図、同図（Ｃ）にＰ型のＭＯＳ容量２２部分の等価回路を示す。
【００３４】
Ｐウェル２６には、高濃度のＮ型の不純物が導入されたＮ型不純物領域が形成されており、これがＮ型のＭＯＳ−ＦＥＴ２０のソース４２及びドレイン４４となる。Ｎ型のＭＯＳ−ＦＥＴ２０のソース４２とドレイン４４との間はチャネル領域となり、チャネル領域上には、ゲート絶縁膜３４を介して、チャネル領域に流れる電流を制御するためのゲート電極４６が設けられている。Ｎ型のＭＯＳ−ＦＥＴ２０のソース４２は接地線に接続され、ドレイン４４は対向して配置されたＰ型のＭＯＳ−ＦＥＴ１８のドレインと接続され、ゲート電極４６は、対向して配置されたＰ型のＭＯＳ−ＦＥＴ１８のゲート電極と接続される。
【００３５】
また、Ｎ型不純物領域によりＮ型のＭＯＳ容量２４の拡散層４８も形成されており、拡散層４８上には、ゲート絶縁膜３４を介してゲート電極５０が設けられている。拡散層４８及びゲート電極５０によりＮ型のＭＯＳ容量２４が形成されており、Ｎ型のＭＯＳ容量２４の拡散層４８は、接地線に接続され、ゲート電極５０は、電源線に接続される。図４（Ｂ）に、Ｎ型のＭＯＳ容量２４部分の回路図、同図（Ｄ）にＮ型のＭＯＳ容量２４部分の等価回路を示す。
【００３６】
なお、各素子間は、素子分離領域５２により分離されていることが好ましい。
【００３７】
Ｐ型のＭＯＳ容量２２及びＮ型のＭＯＳ容量２４には、それぞれゲート電極４０、５０及び拡散層３８、４８と電源線及び接地線とを接続するためのコンタクト５４が、それぞれ重複しないように配置されている。また、接触抵抗を低下させるために、１つのＭＯＳ容量に対して複数のコンタクト５４を設けてもよい。
【００３８】
さらに、第１の実施の形態の半導体装置１０では、図５に示すように、ＰＭＯＳ領域１４及びＮＭＯＳ領域１６の各々の領域上に、領域の水平方向に沿って接地線５６ａ、５７ａ、及び電源線５６ｂ、５７ｂを配線することができる。
【００３９】
従来の半導体装置のように、機能ブロックの一端に電源線、他端に接地線が配線されていた場合には、Ｐ型のＭＯＳ容量２２及びＮ型のＭＯＳ容量２４と電源線及び接地線との接続は、ＣＭＯＳ部分を跨いで配線しなければならず、配線の引き回しによって寄生抵抗が大きくなり、デカップリング容量の効果が低減してしまう。本実施の形態の半導体装置１０では、Ｐ型のＭＯＳ容量２２のゲート電極４０は、コンタクト５４を介して接地線５６ａと接続され、Ｐ型のＭＯＳ容量２２の拡散層３８は、電源線５６ｂと接続され、Ｎ型のＭＯＳ容量２４の拡散層４８は、接地線５７ａと接続され、Ｎ型のＭＯＳ容量２４のゲート電極５０は、コンタクト５４を介して電源線５７ｂと接続されるため、配線の引き回しがない。また、Ｐ型のＭＯＳ−ＦＥＴ１８及びＮ型のＭＯＳ−ＦＥＴ２０の配線も簡素化できる。
【００４０】
以上説明したように、第１の実施の形態の半導体装置によれば、機能ブロック内のＰ型のＭＯＳ−ＦＥＴ及びＮ型のＭＯＳ−ＦＥＴが配置されていない領域にＰ型のＭＯＳ容量及びＮ型のＭＯＳ容量を配置するため、半導体装置の面積を大きくすることなくデカップリング容量を確保することができる。また、ＰＭＯＳ領域及びＮＭＯＳ領域の各々の領域上に電源線及び接地線を配置したことにより、配線の引き回しによる寄生抵抗の増加によってデカップリング容量の効果が低減するのを防止することができる。
【００４１】
次に、第１の実施の形態の半導体装置のレイアウト方法について説明する。なお、ここでは、説明の簡略化のため、機能ブロック１２のＰＭＯＳ領域１４のみを図示し、また、配置されるＰ型のＭＯＳ-ＦＥＴ１８が３個の場合について説明する。
【００４２】
まず、図６（Ａ）に示すように、機能ブロック１２内の素子を配置可能な所定領域を示す枠１２ａ内に、Ｐ型のＭＯＳ−ＦＥＴ１８及びＮ型のＭＯＳ−ＦＥＴ２０によりＣＭＯＳ集積回路が形成されるように、Ｐ型のＭＯＳ−ＦＥＴ１８の配置位置及び形状を決定してレイアウトする。
【００４３】
次に、同図（Ｂ）に示すように、Ｐ型のＭＯＳ−ＦＥＴ１８の外側にＰ型のＭＯＳ−ＦＥＴ１８の輪郭から必要距離隔てた輪郭１２ｂを描画する。なお、必要距離とは、素子同士が近接し過ぎてショートしないように素子と素子との間隔として必要な距離である。そして、同図（Ｃ）に示すように、Ｐ型のＭＯＳ−ＦＥＴ１８の輪郭１２ｂと枠１２ａとで囲まれた空領域１２ｃをＰ型のＭＯＳ容量２２の配置位置、及び空領域１２ｃの形状をＰ型のＭＯＳ容量２２の形状として決定する。Ｎ型のＭＯＳ容量２４についても同様にレイアウトする。
【００４４】
なお、ＣＰＵ、ＲＯＭ、及びＲＡＭを含んで構成されたコンピュータを用いて、上記レイアウト方法に従ったレイアウトプログラムをＲＯＭに記憶しておき、レイアウトプログラムをＣＰＵが実行することにより、上記レイアウト方法に従った処理を実行するようにすることができる。
【００４５】
次に、第１の実施の形態の半導体装置の製造方法について説明する。
【００４６】
まず、図７（Ａ）に示すように、Ｐ型の不純物が拡散された基板（Ｐウェル）２６に、上記半導体装置のレイアウト方法によって作成されたレイアウトに従って、素子間に対応する領域に溝を掘って絶縁物を埋めて、素子分離領域５２を形成する。
【００４７】
次に、同図（Ｂ）に示すように、ＰＭＯＳ領域１４となるＰウェル２６の一部に局部的なイオン注入を行ってＮウェル２８を形成する。
【００４８】
次に、同図（Ｃ）に示すように、基板表面に酸化膜を形成し、フォトレジストをマスクとしてゲート電極３６、４０、４６、５０のパターンをエッチングして、ゲート電極３６、４０、４６、５０を形成する。
【００４９】
次に、同図（Ｄ）に示すように、ＮＭＯＳ領域１６をフォトレジストでマスクしておいて、Ｐ型のＭＯＳ−ＦＥＴ１８のソース３０及びドレイン３２、並びにＰ型のＭＯＳ容量２２の拡散層３８を形成するためのＰ型の高濃度不純物を導入する。また、同様に、ＰＭＯＳ領域１４をフォトレジストでマスクしておいて、Ｎ型のＭＯＳ−ＦＥＴ２０のソース４２及びドレイン４４、並びにＭ型のＭＯＳ容量２４の拡散層４８を形成するためのＮ型の高濃度不純物を導入する。
【００５０】
以上説明したように、本実施の形態の半導体装置の製造方法によれば、論理回路素子としてのＰ型のＭＯＳ−ＦＥＴ及びＮ型のＭＯＳ−ＦＥＴの形成と共に、デカップリング容量としてのＰ型のＭＯＳ容量及びＮ型のＭＯＳ容量を形成することができる。
【００５１】
なお、上記では、Ｐ型の不純物が拡散された基板（Ｐウェル）を用いる場合について説明したが、Ｎ型の不純物が拡散された基板（Ｎウェル）を用いてもよい。その場合には、ＮＭＯＳ領域となるＮウェルの一部に局部的なイオン注入を行ってＰウェルを形成するようにするとよい。
【００５２】
次に、第２の実施の形態の半導体装置について説明する。図１に示すように、第２の実施の形態の半導体装置２１０も機能単位毎の機能ブロック２１２を複数個備えている。
【００５３】
図８に、第２の実施の形態の半導体装置２１０の１つの機能ブロック２１２の平面図を示す。なお、第１の実施の形態の半導体装置１０と同一の構成については、同一の符号を付して説明を省略する。
【００５４】
Ｐ型のＭＯＳ容量２２２は、素子同士が近接し過ぎてショートしないように、Ｐ型のＭＯＳ−ＦＥＴ１８と必要距離隔てて配置されている。一般的に、ゲート電極同士または不純物領域同士の必要距離より、ゲート電極と不純物領域との必要距離の方が小さい。そこで、ゲート電極同士または不純物領域同士が対向している部分、ゲート電極と不純物領域とが対抗している部分のそれぞれで必要距離限界までゲート電極２４０または拡散層２３８を広げる。
【００５５】
具体的には、Ｐ型のＭＯＳ容量２２２がＰ型のＭＯＳ−ＦＥＴ１８の不純物領域（ソース３０またはドレイン３２）と対向している部分（図中破線Ａで囲まれた部分）では、ゲート電極２４０が拡散層２３８よりもＰ型のＭＯＳ−ＦＥＴ１８側へ突き出るように形成されている。また、Ｐ型のＭＯＳ容量２２２がＰ型のＭＯＳ−ＦＥＴ１８のゲート電極３６と対向している部分（図中破線Ｂで囲まれた部分）では、拡散層２３８がゲート電極２４０よりもＰ型のＭＯＳ−ＦＥＴ１８側へ突き出るように形成されている。
【００５６】
Ｎ型のＭＯＳ容量２２４についても同様に、Ｎ型のＭＯＳ−ＦＥＴ２０の不純物領域（ソース４２またはドレイン４４）と対向している部分では、ゲート電極２５０が拡散層２４８よりもＮ型のＭＯＳ−ＦＥＴ２０側へ突き出るように形成されている。また、Ｎ型のＭＯＳ容量２２４がＮ型のＭＯＳ−ＦＥＴ２０のゲート電極４６と対向している部分では、拡散層２４８がゲート電極２５０よりもＮ型のＭＯＳ−ＦＥＴ２０側へ突き出るように形成されている。
【００５７】
以上説明したように、第２の実施の形態の半導体装置によれば、ゲート電極同士または不純物領域同士が近接し過ぎて素子間がショートしてしまうことを防止しつつ、ＭＯＳ容量の面積を最大限まで広げることができ、より効果的にデカップリング容量を確保することができる。
【００５８】
なお、第２の実施の形態の半導体装置についても、上記半導体装置のレイアウト方法及び製造方法を適用することができる。
【００５９】
また、上記実施の形態では、論理回路としてＣＭＯＳ集積回路を形成した半導体装置について説明したが、これに限定されるものではなく、機能ブロック内の論理回路素子が配置されていない領域にデカップリング容量を配置する構成であればよい。
【符号の説明】
【００６０】
１０、２１０  半導体装置
１２、２１２  機能ブロック
１４   ＰＭＯＳ領域
１６   ＮＭＯＳ領域
１８   Ｐ型のＭＯＳ−ＦＥＴ
２０   Ｎ型のＭＯＳ−ＦＥＴ
２２、２２２  Ｎ型のＭＯＳ容量
２４、２２４  Ｐ型のＭＯＳ容量
３０   Ｐ型のＭＯＳ−ＦＥＴのソース
３２   Ｐ型のＭＯＳ−ＦＥＴのドレイン
３６   Ｐ型のＭＯＳ−ＦＥＴのゲート電極
３８、２３８  Ｐ型のＭＯＳ容量の拡散層
４０、２４０  Ｐ型のＭＯＳ容量のゲート電極
４２   Ｎ型のＭＯＳ−ＦＥＴのソース
４４   Ｎ型のＭＯＳ−ＦＥＴのドレイン
４６   Ｎ型のＭＯＳ−ＦＥＴのゲート電極
４８、２４８  Ｎ型のＭＯＳ容量の拡散層
５０、２５０  Ｎ型のＭＯＳ容量のゲート電極
５６ａ、５７ａ       接地線
５６ｂ 、５７ｂ      電源線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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