(57)【特許請求の範囲】
【請求項１】
入力端子（１１）と、
バラクタ（４１）を有するバラクタ回路（４０）および少なくとも１つの直列回路（４７、４８、４９）を備える第１の容量性装置（１２）であって、
前記少なくとも１つの直列回路（４７、４８、４９）が、直列接続されたコンデンサ（５０、５２、５４）およびスイッチ（５１、５３、５５）を備え、前記バラクタ回路（４０）と並列に接続されている、第１の容量性装置（１２）と、
追加のコンデンサ（１５）を備える第２の容量性装置（１３）と、
前記第１の容量性装置（１２）および前記第２の容量性装置（１３）を備える回路網（１７、２１）によって前記入力端子（１１）に接続された出力端子（１４）と、
前記少なくとも１つの直列回路（４７、４８、４９）の前記スイッチ（５１、５３、５５）を制御し、前記バラクタ回路（４０）を制御する制御回路（５６）と
を備え、前記制御回路（５６）が、
制御信号（ＳＣ）を受信するための入力（５７）、および
前記制御回路（５６）の前記入力（５７）と前記少なくとも１つの直列回路（４７、４８、４９）の前記スイッチ（５１、５３、５５）の制御端子との間に接続されるアナログ／デジタルコンバータ（６０）を備え、
前記アナログ／デジタルコンバータ（６０）は、パイプラインコンバータとして実現され、第１のコンパレータ（９６）および第１の減算ユニット（９７）を備える第１の副回路（９４）、さらには第２のコンパレータ（１００）および第２の減算ユニット（１０１）を備える第２の副回路（９９）を具備し、これにより、前記第１のコンパレータ（９６）および前記第２のコンパレータ（１００）の出力端子は前記アナログ／デジタルコンバータ（６０）の出力を形成し、前記アナログ／デジタルコンバータ（６０）は発生器（６２）を組み込み、前記発生器（６２）の出力に前記第２の減算ユニット（１０１）の出力が接続され、前記発生器（６２）は、前記第１の容量性装置（１２）の所定の容量値（ＣＳ）と前記少なくとも１つの直列回路（４７、４８、４９）の現在の容量値（ＣＰ）との間の差に依存する発生器信号（ＳＧ）を供給するようになっているか、または
前記アナログ／デジタルコンバータ（６０）は、第１のコンパレータ（８１）、第２のコンパレータ（８２）、および第３のコンパレータ（８３）を備える並列コンバータとして設計され、前記制御回路（５６）は、前記制御回路（５６）の前記入力（５７）と前記バラクタ回路（４０）との間に接続され、前記制御信号（ＳＣ）および前記少なくとも１つの直列回路（４７、４８、４９）によってもたらされる容量値（ＣＰ）に依存する発生器信号（ＳＧ）を供給するように設計される発生器（６２）を備え、前記発生器（６２）は、総和ユニット（８８）および減算ユニット（８９）を備え、前記総和ユニット（８８）はその入力側で前記第１のコンパレータ（８１）、第２のコンパレータ（８２）、および第３のコンパレータ（８３）に接続され、前記減算ユニット（８９）の第１の入力は、前記制御回路（５６）の前記入力（５７）に接続され、前記減算ユニット（８９）の第２の入力は、前記総和ユニット（８８）の出力に接続され、さらには前記減算ユニット（８９）の出力は前記発生器（６２）の出力を形成する、
インピーダンス回路。
【請求項２】
前記回路網（１７、２１）は、並列回路、デルタ回路網（１７）、または星型回路網（２１）として実現される請求項１に記載のインピーダンス回路。
【請求項３】
前記バラクタ回路（４０）は、阻止コンデンサ（４４）を備え、前記阻止コンデンサ（４４）は、前記バラクタ（４１）に直列に接続される請求項１または２に記載のインピーダンス回路。
【請求項４】
前記バラクタ回路（４０）は、前記阻止コンデンサ（４４）と前記バラクタ（４１）との間のバラクタノード（４６）に出力が接続されたバイアス回路（４５）を備える請求項３に記載のインピーダンス回路。
【請求項５】
前記インピーダンス回路（１０）は、前記バラクタ回路（４０）の容量値が第１の容量値（ＣＶＣ１）と第２の容量値（ＣＶＣ２）との間で動作中に変化し、これにより、前記少なくとも１つの直列回路（４７、４８、４９）の前記スイッチ（５１、５３、５５）が導通状態にある場合に前記第１の容量値（ＣＶＣ１）と前記第２の容量値（ＣＶＣ２）との差が前記少なくとも１つの直列回路（４７、４８、４９）の最小容量値（Ｃ１）に等しくなるように設計される請求項１から４の１項に記載のインピーダンス回路。
【請求項６】
前記制御回路（５６）は、前記発生器（６２）と前記バラクタ回路（４０）との間に接続される、非線形特性を有する波形整形回路（６３）を備える請求項１から５の１項に記載のインピーダンス回路。
【請求項７】
前記制御回路（５６）は、前記発生器（６２）と前記波形整形回路（６３）との間に、または前記波形整形回路（６３）と前記バラクタ回路（４０）との間に接続される誤り訂正回路（６４）を備える請求項６に記載のインピーダンス回路。
【請求項８】
前記誤り訂正回路（６４）は、前記バラクタ回路（４０）または前記バラクタ（４１）の容量値（ＣＶＣ、ＣＶ）を第１の基準コンデンサ（１１１）の容量値と比較することによって前記バラクタ回路（４０）を較正するように設計される請求項７に記載のインピーダンス回路。
【請求項９】
前記第２の容量性装置（１３）は、
追加のバラクタを有する追加のバラクタ回路と、
直列接続された前記追加のコンデンサ（１５）および追加のスイッチを備え、前記追加のバラクタ回路と並列に接続された少なくとも１つの追加の直列回路と
を備える請求項１から８の１項に記載のインピーダンス回路。
【請求項１０】
電力増幅器（１３１）と、
アンテナ（１３２）と、
前記電力増幅器（１３１）の出力を前記アンテナ（１３２）に接続する請求項１から９の１項に記載のインピーダンス回路（１０）と
を備える通信回路。
【請求項１１】
信号変換のための方法であって、
第１の容量性装置（１２）は、
バラクタ（４１）を有するバラクタ回路（４０）と、
直列接続されたコンデンサ（５０、５２、５４）およびスイッチ（５１、５３、５５）を備え、前記バラクタ回路（４０）と並列に接続される、少なくとも１つの直列回路（４８、４８、４９）とを具備し、
第２の容量性装置（１３）は、追加のコンデンサ（１５）を具備し、
入力信号（ＳＩＮ）を、前記第１の容量性装置（１２）および前記第２の容量性装置（１３）を備える回路網（１７、２１）を有するインピーダンス回路（１０）の入力端子（１１）に供給するステップと、
第１の信号（Ｓ１）を前記バラクタ回路（４０）に供給し、第２の信号（Ｓ２）を前記少なくとも１つの直列回路（４７、４８、４９）に供給するステップと、
出力信号（ＳＯＵＴ）を、前記回路網（１７、２１）によって前記インピーダンス回路（１０）の前記入力端子（１１）に接続されている前記インピーダンス回路（１０）の出力端子（１４）から取り出すステップと、
前記第１の信号（Ｓ１）および前記第２の信号（Ｓ２）は、制御信号（ＳＣ）に応じて制御回路（５６）によって発生し、前記制御信号（ＳＣ）は、前記制御回路（５６）のアナログ／デジタルコンバータ（６０）に印加され、前記アナログ／デジタルコンバータ（６０）は、デコーダ（６１）を介して少なくとも１つの直列回路（４７、４８、４９）の前記スイッチ（５１、５３、５５）に供給されるデジタル制御信号（ＳＣＤ）を発生させるステップとを含み、
前記アナログ／デジタルコンバータ（６０）は、発生器信号（ＳＧ）を供給する発生器（６２）を組み込み、前記第１の信号（Ｓ１）は、前記発生器信号（ＳＧ）の非線形関数となっており、
前記アナログ／デジタルコンバータ（６０）は、パイプラインコンバータとして実現され、第１のコンパレータ（９６）および第１の減算ユニット（９７）を備える第１の副回路（９４）、さらには第２のコンパレータ（１００）および第２の減算ユニット（１０１）を備える第２の副回路（９９）を具備し、これにより、前記第１のコンパレータ（９６）および前記第２のコンパレータ（１００）の出力端子は前記アナログ／デジタルコンバータ（６０）の出力を形成し、前記発生器（６２）の出力に前記第２の減算ユニット（１０１）の出力が接続され、 または、前記アナログ／デジタルコンバータ（６０）は、第１のコンパレータ（８１）、第２のコンパレータ（８２）、および第３のコンパレータ（８３）を備える並列コンバータとして設計され、前記発生器（６２）は、総和ユニット（８８）および減算ユニット（８９）を備え、前記総和ユニット（８８）はその入力側で前記第１のコンパレータ（８１）、第２のコンパレータ（８２）、および第３のコンパレータ（８３）の出力端子に接続され、前記減算ユニット（８９）の第１の入力は、前記制御回路（５６）の入力（５７）に接続され、前記減算ユニット（８９）の第２の入力は、前記総和ユニット（８８）の出力に接続され、さらには前記減算ユニット（８９）の出力は前記発生器（６２）の出力を形成する、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インピーダンス回路および信号変換のための方法に関する。
【背景技術】
【０００２】
インピーダンス回路は、インピーダンス回路の特性を制御信号によって制御できるような可変容量コンデンサを備えることができる。
【０００３】
特許文献１は、いくつかのバラクタ回路について記載している。特許文献２は、３つの可変容量コンデンサを備える適応型インピーダンス整合モジュール（ａｄａｐｔｉｖｅ  ｉｍｐｅｄａｎｃｅ  ｍａｔｃｈｉｎｇ  ｍｏｄｕｌｅ）に言及している。特許文献３は、スイッチトコンデンサアレイに関するものであり、２つのバラクタの直列回路がスイッチトコンデンサアレイに並列に接続される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２００９／０１３４９６０号
【特許文献２】米国特許出願公開第２００８／０１２２５５３号
【特許文献３】米国特許出願公開第２００７／０２４７２３７号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、インピーダンス回路、ならびにインピーダンス回路の特性および信号変換の特性をそれぞれ調整する高い柔軟性を有する信号変換のための方法を提供することである。
【課題を解決するための手段】
【０００６】
この目的は、請求項１に記載のインピーダンス回路および請求項１１に記載の信号変換のための方法により達成される。インピーダンス回路の実施形態は、従属請求項に記載される。
【０００７】
インピーダンス回路は、入力端子、第１および第２の容量性装置、さらには出力端子を備える。第１の容量性装置は、バラクタを有するバラクタ回路と、直列接続されたコンデンサおよびスイッチを有する少なくとも１つの直列回路とを備える。少なくとも１つの直列回路は、バラクタ回路と並列に接続される。第２の容量性装置は、追加のコンデンサを備える。さらに、入力端子は、回路網によって出力端子に接続される。第１および第２の容量性装置は、この回路網の一部である。
【０００８】
インピーダンス回路の利点は、インピーダンス特性を調整するための少なくとも２つの代替的形態を備える点である。バラクタ回路を使用することで、第１の容量性装置の容量値の連続的調整が可能になる。コンデンサとスイッチとからなる直列回路は、容量値を変化させるためのデジタル方式の方法を提供する。
【０００９】
好ましい一実施形態では、バラクタ回路および少なくとも１つの直列回路は、その制御側に関して分離される。少なくとも１つの直列回路のスイッチの制御端子は、バラクタ回路の制御端子に直接的には接続されない。
【００１０】
一実施形態では、インピーダンス回路は、加えて、受動コンポーネントを備える。回路網は、第１および第２の容量性装置、さらには受動コンポーネントを備える。受動コンポーネントは、インダクタ、抵抗器、およびコンデンサを含む群からの１つの素子を有するものとしてよい。
【００１１】
一実施形態では、回路網は、並列回路、星型回路網、またはデルタ回路網として実現される。そのため、インピーダンス回路を、ハイパスフィルター、ローパスフィルター、またはバンドパスフィルターとして実装することができる。
【００１２】
さらなる改良において、第２の容量性装置は、追加のバラクタを有する追加のバラクタ回路および少なくとも１つの追加の直列回路を備える。少なくとも１つの追加の直列回路は、直列接続された追加のコンデンサと追加のスイッチとを備える。少なくとも１つの追加の直列回路は、追加のバラクタ回路と並列に接続される。そのため、第２の容量性装置の容量値は、有利に制御されうる。第１および第２の容量性装置を備え、これら両装置が調整可能であるインピーダンス回路の利点は、フレキシブルな整合を達成できるという点である。
【００１３】
半導体本体が、インピーダンス回路を備えることができる。インピーダンス回路は、ちょうど１つの半導体本体の第１の表面上に実現することができる。インピーダンス回路は、ガリウムヒ素ヘテロ接合バイポーラトランジスタ技術、略してＧａＡｓＨＢＴ、ガリウムヒ素擬似格子整合高電子移動度トランジスタ技術、略してＧａＡｓｐＨＥＭＴ、ガリウムヒ素バイポーラ電界効果トランジスタ技術、略してＧａＡｓＢｉＦＥＴ、シリコンバイポーラトランジスタ技術、シリコン相補型金属酸化膜半導体電界効果トランジスタ技術、略してシリコンＣＭＯＳ  ＦＥＴ、シリコンバイポーラ相補型金属酸化膜半導体技術、略してシリコンＢｉＣＭＯＳ、シリコンオンインシュレータ技術、略してＳＯＩ、またはこれらの技術の組合せなどの、半導体技術で製造することができる。インピーダンス回路は、インピーダンス回路の特性に対する半導体プロセスのプロセス変動の影響が低くなるように設計される。
【００１４】
インピーダンス回路は、送信器または受信器の連鎖の一部とすることができる。
【００１５】
一実施形態では、通信回路は、電力増幅器、アンテナ、およびインピーダンス回路を備える。インピーダンス回路は、アンテナと電力増幅器とが整合するように有利に設計されうる。インピーダンス回路の利点は、挿入損失と、高調波信号、相互変調信号、およびノイズなどのスプリアス信号の発生とを低減できる点である。
【００１６】
一代替的実施形態では、移相器は、インピーダンス回路を備える。
【００１７】
インピーダンス回路を備えるシステムは、インピーダンス回路の容量値をアナログ信号によって制御することができるため、調節またはスイッチングを高速に行うことができる。
【００１８】
一代替的実施形態では、発振器は、インピーダンス回路を備える。インピーダンス回路は、発振器の発振周波数がインピーダンス回路の調整可能特性に従って変化するような仕方で有利に調整される。インピーダンス回路により、発振器は特定の周波数範囲で調整可能であり、また調整勾配はおおよそ一定であり、単調である。インピーダンス回路は、位相同期ループによって形成される閉ループ内で発振器周波数を調整するように設計されうる。インピーダンス回路は、インピーダンス回路のクオリティファクタが高くなるように実現される。この結果、発振器内の位相ノイズの値が低くなる。
【００１９】
一実施形態では、信号変換のための方法は、インピーダンス回路の入力端子に入力信号を供給することを含む。インピーダンス回路は、第１および第２の容量性装置を備える回路網を有する。第１の容量性装置は、バラクタを有するバラクタ回路および少なくとも１つの直列回路を備える。少なくとも１つの直列回路は、直列接続されたコンデンサおよびスイッチを備え、バラクタ回路と並列に接続される。第２の容量性装置は、追加のコンデンサを備える。第１の信号がバラクタ回路に供給され、第２の信号が少なくとも１つの直列回路に印加される。出力信号は、回路網によってインピーダンス回路の入力端子に接続されているインピーダンス回路の出力端子で供給される。
【００２０】
一実施形態では、バラクタ回路と少なくとも１つの直列回路とを並列接続することは、バラクタ回路にかかるＡＣ電圧は少なくとも１つの直列回路にもかかることを意味する。しかし、バラクタ回路および少なくとも１つの直列回路は、別々に制御される。
【００２１】
一実施形態では、インピーダンス回路は、インピーダンス整合を行うように設計される。信号源は、インピーダンス回路の入力端子に接続される。電気負荷は、インピーダンス回路の出力端子に接続される。インピーダンス回路は、信号源の出力インピーダンスと電気負荷の入力インピーダンスとのインピーダンス整合を行うことができる。インピーダンス回路は、インピーダンス源から電気負荷への電力伝達が最大化されるように有利に設計することができる。これは、信号源と電気負荷の任意の複素インピーダンスが所定の周波数範囲内にある場合であっても達成されうる。負荷からの反射は、インピーダンス回路によって最小化されうる。
【００２２】
一実施形態では、インピーダンス回路は、インピーダンススイッチングを行うように設計される。信号源は、インピーダンス回路の入力端子に入力電圧を供給する。出力電圧は、出力端子から取り出される。インピーダンス回路は、入力端子から出力端子への電圧伝達が最大化されるように実装される。
【００２３】
本発明は、これらの実施形態および関係する図を参照することによってさらに詳しく説明される。同じ構造を有する、または同じ効果を持つデバイスは、同じ参照番号によって表される。異なる図において同じ機能を有する回路またはデバイスの一部の説明は、以下の図のそれぞれにおいて繰り返すことはしない。
【図面の簡単な説明】
【００２４】
【図１Ａ】本発明による例示的なインピーダンス回路を示す図である。
【図１Ｂ】本発明による例示的なインピーダンス回路を示す図である。
【図１Ｃ】本発明による例示的なインピーダンス回路を示す図である。
【図１Ｄ】本発明による例示的なインピーダンス回路を示す図である。
【図２】本発明による例示的な第１の容量性装置を示す図である。
【図３Ａ】本発明による例示的なバラクタ回路を示す図である。
【図３Ｂ】本発明による例示的なバラクタ回路を示す図である。
【図３Ｃ】本発明による例示的なバラクタ回路を示す図である。
【図３Ｄ】本発明による例示的なバラクタ回路を示す図である。
【図４Ａ】例示的な容量特性を示す図である。
【図４Ｂ】例示的な容量特性を示す図である。
【図５】本発明による通信回路を示す図である。
【図６Ａ】本発明による例示的な制御回路を示す図である。
【図６Ｂ】本発明による例示的な制御回路を示す図である。
【図７】本発明による例示的な誤り訂正回路を示す図である。
【図８Ａ】第１の容量性装置の例示的な信号を示す図である。
【図８Ｂ】第１の容量性装置の例示的な信号を示す図である。
【図８Ｃ】第１の容量性装置の例示的な信号を示す図である。
【図８Ｄ】第１の容量性装置の例示的な信号を示す図である。
【図９Ａ】第１の容量性装置の例示的な信号を示す図である。
【図９Ｂ】第１の容量性装置の例示的な信号を示す図である。
【図９Ｃ】第１の容量性装置の例示的な信号を示す図である。
【図９Ｄ】第１の容量性装置の例示的な信号を示す図である。
【発明を実施するための形態】
【００２５】
図１Ａは、例示的なインピーダンス回路を示している。インピーダンス回路１０は、入力端子１１、第１の容量性装置１２、第２の容量性装置１３、および出力端子１４を備える。第１の容量性装置１２および第２の容量性装置１３は、入力端子１１を出力端子１４に接続する。インピーダンス回路１０は、第１の容量性装置１２および第２の容量性装置１３の並列回路の形態の回路網を有する。第１の容量性装置１２は、調整可能である。第１の容量性装置１２は、第１の端子４２および第２の端子４３を有する。第１の端子４２は、入力端子に接続される。第２の端子４３は、出力端子１４に接続される。第２の容量性装置１３は、追加のコンデンサ１５を備える。入力信号ＳＩＮは、入力端子１１に供給される。出力信号ＳＯＵＴは、出力端子１４から取り出される。出力信号ＳＯＵＴは、入力信号ＳＩＮとインピーダンス回路１０との関数となっている。
【００２６】
図１Ｂは、インピーダンス回路のさらなる例示的な実施形態を示している。インピーダンス回路１０は、受動コンポーネント１６をさらに備える。受動コンポーネント１６は、インダクタ２０を備える。受動コンポーネント１６、第１の容量性装置１２、および第２の容量性装置１３は、デルタ回路網１７内に配置される。デルタ回路網１７は、３つの経路および３つの端子を有する。デルタ回路網１７の第１の経路は、第１の容量性装置１２を備え、第２の経路は、第２の容量性装置１３を備える。第２の容量性装置１３は、調整可能コンデンサとして実現される。さらに、第３の経路は、受動コンポーネント１６を備える。入力端子１１は、デルタ回路網１７の第１の端子として実装される。出力端子１４は、デルタ回路網１７の第２の端子として実現される。第１の容量性装置１２は、入力端子１１を、デルタ回路網１７の第３の端子であるさらなる端子１８に接続する。第２の端子４３は、さらなる端子１８に接続される。第２の容量性装置１３は、出力端子１４をさらなる端子１８に接続する。受動コンポーネント１６は、入力端子１１を出力端子１４に接続する。さらなる端子１８は、基準電位端子１９に、または電圧供給端子に接続される。
【００２７】
インピーダンス回路１０は、ローパスフィルターとして設計される。フィルター特性は、第１の容量性装置１２と第２の容量性装置１３とを調整することによって調整することができる。入力信号ＳＩＮおよび出力信号ＳＯＵＴは、基準電位端子１８に関係するＡＣ電圧などのＡＣ信号である。出力信号ＳＯＵＴは、入力信号ＳＩＮがフィルター処理された信号として供給される。インピーダンス回路１０は、望ましくない高調波周波数の信号を有利に減衰させる。
【００２８】
図１Ｃは、図１Ａおよび１Ｂに示されているインピーダンス回路のさらなる改良である例示的なインピーダンス回路を示している。インピーダンス回路１０’は、星型回路網２１内に配置される。星型回路網２１は、中心ノード２２を３つの端子に接続する３つの経路を備える。星型回路網２３の第１の経路は、第１の容量性装置１２を備え、第２の経路は、第２の容量性装置１３を備える。さらに、第３の経路は、受動コンポーネント１６を備える。星型回路網２３の第１の端子は、インピーダンス回路１０の入力端子１１であり、第２の端子は、出力端子１４である。星型回路網２１のさらなる端子１８は、基準電位端子１９または電圧供給端子に接続される。そのため、入力端子１１は、第１の容量性装置１２を介して中心ノード２２に接続される。第２の端子４３は、中心ノード２２に接続される。中心ノード２２は、第２の容量性装置１３を介して出力端子１４に接続される。中心ノード２２は、受動コンポーネント１６を介してさらなる端子１８に接続される。インピーダンス回路１０’は、ハイパスフィルターとして設計される。
【００２９】
図１Ａから１Ｃの代替的実施形態では、第２の端子４３は、入力端子１１に接続される。図１Ａでは、第１の端子４２は、出力端子１４に接続される。次いで、図１Ｂでは、第１の端子４２は、さらなるノード１８に接続される。さらに、図１Ｃでは、第１の端子４２は、中心ノード２２に接続される。
【００３０】
図１Ｄは、さらなる例示的なインピーダンス回路１０’’を示している。インピーダンス回路１０’’は、少なくともさらなる容量性装置２３、少なくともさらなる受動コンポーネント２４、２５、少なくともさらなる入力端子２６、２７、および少なくともさらなる出力端子２８、２９を備える。図１Ａから１Ｄのインピーダンス回路１０は、調整可能整合回路網、調整可能移相器、または調整可能周波数を有する発振器内に実装されうる。
【００３１】
図２は、図１Ａから１Ｄに示されているインピーダンス回路内で使用されうる例示的な第１の容量性装置を示している。図１Ａから１Ｄの第２の容量性装置１３は、図２に示されている第１の容量性装置１２のようなものとして実装することもできる。第１の容量性装置１２は、バラクタ４１を有するバラクタ回路４０を備える。バラクタ回路４０の阻止コンデンサ４４は、バラクタ４１に直列に接続される。バラクタ４１および阻止コンデンサ４４の直列回路は、第１の端子４２と第２の端子４３との間に配置される。阻止コンデンサ４４は、第１の端子４２に接続される。バラクタ４１は、第２の端子４３に接続される。バラクタ回路４０は、バラクタ４１と阻止コンデンサ４４とを備える容量性分圧器として実現される。バラクタ回路４０は、バイアス回路４５を備える。バイアス回路４５は、抵抗器７５を有する。バイアス回路４５の出力は、阻止コンデンサ４４とバラクタ４１との間のバラクタノード４６に接続される。
【００３２】
さらに、第１の容量性装置１２は、少なくとも１つの直列回路４７から４９を備える。バラクタ回路４０は、少なくとも１つの直列回路４７から４９に並列に接続される。第１、第２、および第３の直列回路４７から４９は、第１の端子４２を第２の端子４３に接続する。第１、第２、および第３の直列回路４７から４９は、並列分岐を形成する。第１の直列回路４７は、第１の分岐である。第１の直列回路４７は、直列に配置されている第１のコンデンサ５０および第１のスイッチ５１を備える。第２の直列回路４８および第３の直列回路４９は第１の直列回路４７のようなものとして実装される。第２の直列回路４８は、第２のコンデンサ５２および第２のスイッチ５３を備える。これに対応して、第３の直列回路４９は、第３のコンデンサ５４および第３のスイッチ５５を備える。第２の直列回路４８および第３の直列回路４９は、第２の分岐および第３の分岐を形成する。第１のコンデンサ５０、第２のコンデンサ５２、および第３のコンデンサ５４は、それぞれ、第１の容量値Ｃ１、第２の容量値Ｃ２、および第３の容量値Ｃ３を有する。第１の容量性装置１２は、個数Ｎの直列回路４７から４９の並列回路を備える。数Ｎは、１以上の任意の数とすることができる。Ｎ番目の直列回路のコンデンサの容量値ＣＮは、式（１）
【００３３】
【数１】
0005485408.tif 000002
【００３４】
に従って計算することができ、ただし、第１の容量値Ｃ１は、直列回路４７から４９のコンデンサ５０、５２、５４のうちの最小の容量値である。そして、２進符号化が、第１の容量性装置１２内に実装される。最小の容量値Ｃ１は、最下位ビット容量値と称することもできる。少なくとも１つの直列回路４７から４９の並列回路は、スイッチャブルコンデンサバンクまたはスイッチトコンデンサアレイとして表すこともできる。
【００３５】
さらに、第１の容量性装置１２は、制御回路５６を備える。制御回路５６は、入力５７とバラクタ回路４０に接続されている第１の出力５８とを有する。第１の出力５８は、バイアス回路４５を介してバラクタノード４６に接続される。制御回路５６の第２の出力５９は、第１のスイッチ５１、第２のスイッチ５３、および第３のスイッチ５５の制御端子に接続される。第２の出力５９は、並列バス端子として実装される。制御回路５６は、入力５７を第２の出力５９に接続するアナログ／デジタルコンバータ６０、略してＡＤコンバータを備える。そして、ＡＤコンバータ６０は、入力５７と少なくとも１つの直列回路４７から４９のスイッチ５１、５３、５５の制御端子との間に配置される。ＡＤコンバータ６０は、完全フラッシュコンバータとすることができる。制御回路５６のデコーダ６１は、ＡＤコンバータ６０の出力を第２の出力５９に接続する。さらに、制御回路５６は発生器６２を備える。入力５７は、発生器６２を介して第１の出力５８に接続される。発生器６２は、その入力側でＡＤコンバータ６０の出力にも接続される。制御回路５６の波形整形回路６３は、発生器６２の出力を第１の出力５８に接続する。さらに、制御回路５６は、発生器６２の出力に接続されている誤り訂正回路６４を備える。こうして、誤り訂正回路６４は、発生器６２を波形整形回路６３に結合する。
【００３６】
第１の容量性装置１２を制御するために、制御信号ＳＣが制御回路５６の入力５７に供給される。制御信号ＳＣは、アナログ信号として実装される。これは、電圧として実現され、所定の電圧範囲を有する。第１の信号Ｓ１および第２の信号Ｓ２は、制御信号ＳＣに応じて制御回路５６によって発生する。制御信号ＳＣは、第１の容量性装置１２の所定の容量値ＣＳの一次関数である。制御信号ＳＣは、デジタル制御信号ＳＣＤを発生するＡＤコンバータ６０に印加される。デジタル制御信号ＳＣＤは、デコーダ６１を介してスイッチ５１、５３、５５に供給される。第１のコンデンサ４９、第２のコンデンサ５１、および第３のコンデンサ５３の容量値Ｃ１、Ｃ２、Ｃ３が、式（１）に従って設計されている場合、デコーダ６１は、ＡＤコンバータ６０の出力をスイッチ５１、５３、５５の制御端子に接続するラインのみを備える。ＡＤコンバータ６０の出力は、並列バスの端子として実現される。
【００３７】
発生器６２は、制御信号ＳＣに依存する発生器信号ＳＧおよび少なくとも１つの直列回路４７から４９によって与えられる所望の容量値ＣＰを供給する。発生器６２は、鋸歯状波発生器として実装することができる。発生器信号ＳＧは、アナログ信号である。発生器信号ＳＧは、第１の容量性装置１２の所定の容量値ＣＳと少なくとも１つの直列回路４７から４９の現在の容量値ＣＰとの間の差に依存する。そのため、発生器信号ＳＧは、バラクタ回路４０によって供給されなければならない容量値ＣＶＣに関する情報を含む。第１の容量性装置１２の容量値ＣＳは、バラクタ回路４０の容量値ＣＶＣと少なくとも１つの直列回路４７から４９の容量値ＣＰとの和である、つまり、ＣＳ＝ＣＶＣ＋ＣＰである。そのため、発生器信号ＳＧは、バラクタ回路４０の容量値ＣＶＣの所定の値の一次関数である。第１の信号Ｓ１および第２の信号Ｓ２は、バラクタ回路４０の容量値ＣＶＣと少なくとも１つの直列回路４７から４９の容量値ＣＰとの和が第１の容量性装置１２の所定の容量値ＣＳに等しくなるように供給される。
【００３８】
バラクタ回路４０の容量値ＣＶＣは、第１の信号Ｓ１に非線形的な形で依存するので、波形整形回路７３は、第１の信号Ｓ１が発生器信号ＳＧの非線形関数となるように第１の信号Ｓ１を供給する。誤り訂正回路６４は、バラクタ回路４０の容量値ＣＶＣを較正するように設計されている。誤り訂正回路６４は、バラクタ回路４０の容量値ＣＶＣの範囲が第１のコンデンサ５０の容量値Ｃ１に等しくなるように実現される。誤り訂正回路６４は、リアルタイムで反応する。誤り訂正回路６４は、ソフトウェアテーブルを備えることができる。ソフトウェアテーブルは、インピーダンス回路１０を備えるシステムによって較正手順に従い制御される。
【００３９】
第１の信号Ｓ１は、第１の出力５８を介してバラクタ回路４０に印加される。第１の信号Ｓ１は、バラクタ回路４０の容量値ＣＶＣを制御する。第１の信号Ｓ１は、アナログ信号である。第１の信号Ｓ１は、電圧として実現される。第１の信号Ｓ１により、バラクタ４１にかかるバラクタ電圧ＶＤＣが設定され、したがって、バラクタ４１の容量値ＣＶが制御される。バイアス回路４５は、バラクタノード４６での高周波電圧が第１の出力５８に印加されることを阻止する。容量値ＣＡを有する阻止コンデンサ４４は、ＤＣ電流がバラクタ回路４０内を流れるのを阻止する。
【００４０】
第２の信号Ｓ２は、第２の出力５９を介して第１のスイッチ５１、第２のスイッチ５３、および第３のスイッチ５５の制御端子に供給される。第２の信号Ｓ２は、デジタル並列バス信号として実装される。第２の信号Ｓ２は、少なくとも１つの直列回路４７から４９の並列回路の容量値ＣＰのデジタル制御を行う。第１の動作状態において、第２の信号Ｓ２は、第１のスイッチ５１を導通状態に設定する。したがって、第１の直列回路４７は、第１の容量値Ｃ１を取得する。第２の動作状態において、第１のスイッチ５１は、非導通状態に設定される。そのため、第１の直列回路４７の容量値は、ほぼゼロである。第２の信号Ｓ２は、少なくとも１つの直列回路４７から４９のコンデンサ５０、５２、５４のうちのどれが第１の容量性装置１２の容量値ＣＳに寄与するかを制御する。
【００４１】
第１の容量性装置１２のバラクタ４１およびコンデンサ４４、５０、５２、５４は、半導体技術または微小電気機械システム技術によって製造することができる。スイッチ５１、５３、５５は、電界効果トランジスタとして実現される。インピーダンス回路１０は、シングルチップとして、またはマルチチップとして実現されうる。マルチチップの場合、スイッチャブルコンデンサ５０、５２、５４およびバラクタ４１は、ハイブリッド技術によって集積化される。インピーダンス回路１０は、有利には、アナログ回路によって制御される。したがって、精巧なデジタル制御は不要である。
【００４２】
第１の容量性装置１２は、有利には、第１の容量性装置１２が最小容量値ＣＭＩＮと最大容量値ＣＭＡＸとの間の所定の容量範囲から外れた容量値ＣＳを有するように制御される。有利には、第１の容量性装置１２の容量値ＣＳの単調制御が達成されうる。導関数ｄＣ／ｄＶ、つまり、ｄ  ＣＳ／ｄ  ＳＣは、制御信号ＳＣの全範囲にわたって正であるか、または負であるかのいずれかである。第１の容量性装置１２は、高いクオリティファクタを示す。クオリティファクタは、第１の容量性装置１２のインピーダンスの虚部とインピーダンスの抵抗部との比である。クオリティファクタが高ければ、その結果、整合回路網の挿入損失が低くなる。さらに、第１の容量性装置１２は、低い歪みを示す。数Ｎが大きくなると、歪みは小さくなる。数Ｎは、インピーダンス回路１０の複雑度とインピーダンス回路１０によって引き起こされる歪みとの間に適切なトレードオフの関係を見つけられるように選択されうる。
【００４３】
一代替的実施形態では、第１のコンデンサ５０、第２のコンデンサ５２、および第３のコンデンサ５４の容量値Ｃ１、Ｃ２、Ｃ３は、式（１）に従って実現されない。そのため、デコーダ６１は、論理ゲートを備える。デコーダ６１は、グレイ符号化または温度計符号化を行うように実装することができる。グレイ符号化または温度計符号化では、ある時点において第１のスイッチ５１、第２のスイッチ５３、および第３のスイッチ５５のうちの１つのスイッチだけが作動する。２進符号化、グレイ符号化、または温度計符号化を混合したものも使用することができる。
【００４４】
一代替的実施形態では、誤り訂正回路６４は、波形整形回路６３の出力に接続される。位置は、破線で示されている。
【００４５】
一代替的実施形態では、バイアス回路４５は、ダイオード、トランジスタ、抵抗器７５、およびチョークインダクタなどのインダクタを有する群の少なくとも１つの素子を備える。
【００４６】
図３Ａから３Ｄは、図２に示されているバラクタ回路のさらなる実施形態であり、図２の第１の容量性装置および第２の容量性装置において使用されうる、例示的なバラクタ回路を示している。図３Ａによれば、バラクタ４１は、バラクタノード４３でのＤＣ電圧によりバラクタ４１内をＤＣ電流が通らない向きに配置される。バラクタ４１のカソードは、バラクタノード４６に接続される。バラクタ電圧ＶＤＣが正である場合、ＤＣ電流は、バラクタノード４６から阻止コンデンサ４４を通って流れることも、またバラクタ４１を通って流れることもありえない。そのため、バラクタ４１は、エネルギーを節約できるように制御されうる。
【００４７】
図３Ｂのバラクタ回路４０’において、阻止コンデンサ４４は、第２のバラクタ７０として実装される。第２のバラクタ７０およびバラクタ４１は、ＤＣ電流がバラクタ４１と第２のバラクタ７０との直列回路を通って流れることができない向きに配置される。さらに、バラクタ４１および第２のバラクタ７０は、バラクタノード４６にＤＣ電位が生じることでＤＣ電流がバラクタ４１を通ることも、また第２のバラクタ７０を通ることもない向きに配置される。バラクタ４１と第２のバラクタ７０との直列回路により、バラクタ回路４０’の特性は、図３Ａのバラクタ回路４０の特性と比較してより線形性が高い。さらに、バラクタ回路４０’は、直列に接続されている第３のバラクタ７１および第４のバラクタ７２を備える。第３のバラクタ７１と第４のバラクタ７２との直列回路は、バラクタ４１と第２のバラクタ７０との直列回路に並列に接続される。これら２つの直列回路の並列接続は、バラクタ回路４０’の容量値ＣＶＣを増大させる。第１の出力５８は、さらなるバイアス回路７３を介してさらなるバラクタノード７４に接続される。
【００４８】
図３Ｃによれば、バイアス回路４５は、第１のバイアスバラクタ７６と第２のバイアスバラクタ７７との並列回路を備える。バイアスバラクタ７６、７７の並列回路は、抵抗器７５に直列に接続される。第１のバイアスバラクタ７６のアノードは、第２のバイアスバラクタ７７のカソードに接続される。第２のバイアスバラクタ７７のアノードは、第１のバイアスバラクタ７６のカソードに接続される。逆並列バラクタペア７６、７７により、バイアス回路４５の高いインピーダンスが得られる。そのため、バラクタ電圧ＶＤＣを発生するためのエネルギー消費量は低い。
【００４９】
図３Ｄのバラクタ回路４０’’’は、少なくとも３つのバラクタ４１、７０、７１を備える。図３Ｂから３Ｄのバラクタ回路は、複数のバラクタを備える。そのため、バラクタ回路４０によって引き起こされる歪みは、キャンセル効果によって低減される。
【００５０】
図４Ａは、バラクタ４１の例示的な特性を示している。バラクタ４１の容量値ＣＶは、バラクタ４１のアノードとカソードとの間のＤＣ電圧であるバラクタ電圧ＶＤＣに依存するように示されている。容量値ＣＶは、バラクタ電圧ＶＤＣが増加すると減少する。バラクタ４１は、第１のバラクタ電圧Ｖ１で第１の容量値ＣＶ１を有し、第２のバラクタ電圧Ｖ２で第２の容量値ＣＶ２を有する。第２の電圧Ｖ２は、バラクタ４１に印加される最低電圧であるものとしてよい。第１の電圧Ｖ１は、バラクタ４１に供給される最高電圧であるものとしてよい。容量値ＣＶは、式（２）
【００５１】
【数２】
0005485408.tif 000003
【００５２】
によるバラクタ電圧ＶＤＣに依存し、式（２）中、Ｋ、ｐｈｉ、ｍ、およびＣ０はフィッティングパラメータである。阻止コンデンサ４４は、バラクタ４１に直列に接続されているので、バラクタ電圧ＶＤＣは、インピーダンス回路１０から取り除かれる。バラクタ回路４０の第１の容量値ＣＶＣ１は、バラクタ４１の第１の容量値ＣＶ１および阻止コンデンサ４４の容量値ＣＡに依存する。同様に、バラクタ回路４０の第２の容量値ＣＶＣ２は、第２の容量値ＣＶ２および容量値ＣＡに依存する。値ＣＶＣ１およびＣＶＣ２は、式（３），（４）
【００５３】
【数３】
0005485408.tif 000004
【００５４】
に従って計算することができる。
【００５５】
バラクタ４１、したがってバラクタ回路４０は、連続する範囲の容量値を取得することができる。バラクタ４１および阻止コンデンサ４４の直列回路は、バラクタ回路４０の非線形性を低減する。容量値ＶＣとバラクタ電圧ＶＤＣとの間の関係が非線形であるため、高調波歪みを発生しうる。バラクタ４１および阻止コンデンサ４３を備えるコンデンサデバイダにより、第１の端子４２と第２の端子４３との間の高周波電圧振幅全体のわずかな部分のみがバラクタ４１上で利用可能であることが保証される。歪みは、バラクタ４１にかかる高周波交流電圧の結果生じうるものであり、バラクタ４１を通る交流電流の関数とはならないことがある。バラクタ４１によって引き起こされる歪みの効果が低減されるが、それは、バラクタ４１が阻止コンデンサ４４を使ってインピーダンス回路１０に弱くしか結合されず、バラクタ４１にかかる電圧の振幅が小さいからである。
【００５６】
図４Ｂは、第１の容量性装置の容量値の例示的な特性を示している。バラクタ回路４０の容量値ＣＶＣ、少なくとも１つの直列回路４７から４９の並列回路の容量値ＣＰ、および第１の容量性装置１２の容量値ＣＳは、制御信号ＳＣに依存する。容量値ＣＰは、制御信号ＳＣに応じて段階的に増大する。容量値ＣＰは、階段の形態を有する。１つの段の高さは、第１の容量値Ｃ１に等しい。段の数は、少なくとも１つの直列回路４７から４９の個数Ｎに依存する。容量値ＣＰの最大値ＣＰＭＡＸは、すべてのスイッチ５１、５３、５５が導通状態にある場合に得られる。そのため、第１の容量性装置１２の最小容量値ＣＭＩＮは、バラクタ回路４０の容量値ＣＶＣ１であるが、最大容量値ＣＭＡＸは、値ＣＰＭＡＸと容量値ＣＶＣ２との和である。容量値ＣＳは、制御信号ＳＣに一次比例する。容量値ＣＳの特性には、ほぼ段はない。
【００５７】
バラクタ４１によって引き起こされる高調波および相互変調の歪みの影響は、阻止コンデンサ４４と少なくとも１つの直列回路４７から４９の並列回路とによって低減される。さらに、第１の容量性装置１２は、高いクオリティファクタを取得する。インピーダンス回路１０の容量値の粗調整は、スイッチャブルコンデンサ５０、５２、５４を使って実行され、微調整は、弱く結合されたバラクタ４１によって実行される。容量値ＣＳの全変動は、リニアブロックの容量値ＣＶＣの変動とスイッチャブルブロックの容量値ＣＰの変動の和である。
【００５８】
バラクタ回路４０を使って調整できる容量値範囲は、少なくとも１つの直列回路４７から４９の並列回路の容量値ＣＰの段のそれぞれに等しいか、または高い。これらの段は、第１の容量値Ｃ１に等しい。第１の信号Ｓ１の鋸歯状波の電圧範囲は、バラクタ回路４０の容量値ＣＶＣを、少なくとも１つの直列回路４７から４９の並列回路が変えることができるような同じ最小容量値に正確に変えるように選択される。
【００５９】
図５は、図１Ａから１Ｄのインピーダンス回路を使用することができる例示的な通信回路を示している。通信回路１３０は、電力増幅器１３１、インピーダンス回路１０、およびアンテナ１３２を備える。インピーダンス回路１０は、電力増幅器１３１の出力をアンテナ１３２に接続する。インピーダンス回路１０は、電力増幅器１３１とアンテナ１３２との間に整合回路網として実装される。インピーダンス回路１０は、例えばモバイル通信用の高周波回路内に使用される。
【００６０】
雑音電界強度に関するモバイル通信用のデバイスの要件は、インピーダンス回路１０によって満たすことができる。インピーダンス回路１０は、さまざまな動作状態の下で電力増幅器１３１とアンテナ１３２との間の低損失インピーダンス変換を行う。インピーダンス回路１０は、電力増幅器１３１とアンテナ１３２との不整合を補償し、モバイル通信用のデバイスの放射効率を高める。
【００６１】
図６Ａは、制御回路５６の詳細の例示的な実施形態を示している。ＡＤコンバータ６０は、少なくとも１つのコンパレータ８１を備える。図６ＡのＡＤコンバータ６０は、並列コンバータとして設計される。ＡＤコンバータ６０は、第１、第２、および第３のコンパレータ８１から８３を備える。第１、第２、および第３のコンパレータ８１から８３のうちのそれぞれのコンパレータの入力接続部は、制御回路５６の入力５７に接続される。第１の基準源８４は、第１のコンパレータ８１の第２の入力端子に接続される。それに対応して、第２の基準源８５は、第２のコンパレータ８２の第２の入力に接続される。第３の基準源８６は、第３のコンパレータ８３の第２の入力に接続される。第１の基準電圧源８４、第２の基準電圧源８５、および第３の基準電圧源８６は、少なくとも３つのノードを持つ分圧器によって実装することができる。コンパレータ８１から８３の出力は、ＡＤコンバータ６０の出力を形成する。デコーダ６１は、ＡＤコンバータ６０の出力に接続される。第１のコンデンサ５０、第２のコンデンサ５２、および第３のコンデンサ５４の容量値Ｃ１、Ｃ２、Ｃ３が式（１）に従う場合、デコーダ６１は、デジタル回路を備える。
【００６２】
発生器６２は、総和ユニット８８および減算ユニット８９を備える。総和ユニット８８は、その入力側で第１、第２、および第３のコンパレータ８１から８３の出力端子に接続される。減算ユニット８９の第１の入力は、入力５７に接続される。減算ユニット８９の第２の入力は、総和ユニット８８の出力に接続される。減算ユニット８９の出力は、発生器６２の出力を形成し、第１の出力５８に接続される。バッファ９０は、入力５７を減算ユニット８９の第１の入力端子に接続する。
【００６３】
第１の基準源８４は、第１の基準電圧ＶＲ１を第１のコンパレータ８１の第２の入力に供給する。同様に、第２の基準源８５は、第２の基準電圧ＶＲ２を第２のコンパレータ８２に供給し、第３の基準源８６は、第３のコンパレータ８３に印加する第３の基準電圧ＶＲ３を発生する。第１の基準電圧ＶＲ１、第２の基準電圧ＶＲ２、および第３の基準電圧ＶＲ３を、分圧器のノードから取り出すことができる。第１の基準電圧ＶＲ１は、第２の基準電圧ＶＲ２より小さく、第２の基準電圧ＶＲ２は、第３の基準電圧ＶＲ３より小さい。後の２つの基準電圧の差は、第１の基準電圧ＶＲ１に等しい。この差は、第１のコンデンサ５０の第１の容量値Ｃ１に対応する。３つのコンパレータ８１から８３は、制御信号ＳＣをそれらの対応する基準電圧ＶＲ１、ＶＲ２、ＶＲ３と比較し、第１のコンパレータ信号ＳＣ１、第２のコンパレータ信号ＳＣ２、および第３のコンパレータ信号ＳＣ３を発生させる。デジタル制御信号ＳＣＤは、第１のコンパレータ信号ＳＣ１、第２のコンパレータ信号ＳＣ２、および第３のコンパレータ信号ＳＣ３を含む。
【００６４】
総和ユニット８８は、第１のコンパレータ信号ＳＣ１、第２のコンパレータ信号ＳＣ２、および第３のコンパレータ信号ＳＣ３を受信する。第１のコンパレータ信号ＳＣ１、第２のコンパレータ信号ＳＣ２、および第３のコンパレータ信号ＳＣ３は、制御信号ＳＣが対応する基準電圧ＶＲ１、ＶＲ２、ＶＲ３より大きいことを示している。総和回路８８は、第１のコンパレータ信号ＳＣ１、第２のコンパレータ信号ＳＣ２、および第３のコンパレータ信号ＳＣ３を加算する。総和回路８８は、コンパレータ出力信号ＳＣ１、ＳＣ２、ＳＣ３の論理値を加算する。論理値が１であるコンパレータ出力信号は、第１の基準電圧ＶＲ１の電圧値を有する。総和ユニット８８から出力される総和電圧ＶＳＵＭは、論理値１が出力されているコンパレータの数に第１の基準電圧ＶＲ１を掛けた値に等しい。総和電圧ＶＳＵＭは、現在の制御信号ＳＣより小さい最高基準電圧ＶＲ１、ＶＲ２、ＶＲ３に等しい。減算ユニット８９は、制御信号ＳＣと総和信号ＶＳＵＭとの差である発生器信号ＳＧを発生させる。図６Ａに示されているように、総和信号ＶＳＵＭは、制御信号ＳＣの階段関数であり、制御信号ＳＣが大きくなると、発生器信号ＳＧは鋸歯状になる。
【００６５】
一代替的実施形態では、第１のコンデンサ４９、第２のコンデンサ５１、および第３のコンデンサ５３の容量値Ｃ１、Ｃ２、Ｃ３は、等しい。その場合、デコーダ６１は、第１、第２、および第３のコンパレータ８１から８３を第１のスイッチ５１、第２のスイッチ５３、および第３のスイッチ５５の制御端子に接続する接続線を備えるだけである。第１のコンパレータ８１の出力は、第１のスイッチ８４の制御端子に接続される。例えば、制御信号ＳＣの値が第１の基準電圧ＶＲ１より大きい場合、第１のコンパレータ信号ＳＣ１は、第１のスイッチ８４を導通状態に設定する。
【００６６】
図６Ｂは、制御回路５６の詳細の代替的な実施形態を示している。図６Ａおよび６Ｂの制御回路５６は、図２に示されている第１の容量性装置で使用することができる。ＡＤコンバータ６０は、パイプラインコンバータとして実現される。ＡＤコンバータ６０は、少なくとも１つの副回路９４を備える。第１の副回路９４は、第１のコンパレータ９６および第１の減算ユニット９７を備える。第１のコンパレータ９６の第１の入力および減算ユニット９７の第１の入力は、入力５７に接続される。第１のコンパレータ９６の第２の入力は、基準電圧源９５に接続される。第１の減算ユニット９７の第２の入力は、第１のコンパレータ９６の出力に接続される。第１のバッファ９８は、入力５７を第１の減算ユニット９７の第１の入力に接続する。
【００６７】
第２の副回路９９は、第２のコンパレータ１００および第２の減算ユニット１０１を備える。さらに、これは、第２のバッファ１０２を備える。第２の副回路９９の回路構造は、第１の副回路９４の回路構造に対応する。しかし、第２のコンパレータ１００の第１の入力および第２の減算ユニット１０１の第１の入力は、第１の減算ユニット９７の出力に接続される。第１のコンパレータ９６および第２のコンパレータ１００の出力端子は、ＡＤコンバータ６０の出力を形成する。図６Ａのデコーダ６１も、図６Ｂの制御回路５６内で使用することができる。第２の減算ユニット１０１の出力は、第２の副回路９９の出力を形成し、発生器６２の出力に接続される。そのため、図６ＢのＡＤコンバータ６０は、発生器６２も組み込む。
【００６８】
基準電圧源９５は、基準電圧ＶＲＥＦを発生させる。基準電圧ＶＲＥＦは、第１の容量値Ｃ１に対応する。基準電圧ＶＲＥＦは、第１のコンパレータ９６の第２の入力および第２のコンパレータ１００の第２の入力に印加される。制御信号ＳＣは、第１の減算ユニット９７の第１の入力および第１のコンパレータ９６の第１の入力に供給される。
【００６９】
第１のコンパレータ９６の出力での第１のコンパレータ信号ＳＣ１は、制御電圧ＳＣと基準電圧ＶＲＥＦとの比較結果に依存する。制御電圧ＳＣが、基準電圧ＶＲＥＦより高い場合、第１のコンパレータ信号ＳＣ１は、論理値１と基準電圧ＶＲＥＦに等しい電圧とを有する。この時点において、第１の減算ユニット９７の出力での出力電圧は、制御信号ＳＣから基準電圧ＶＲＥＦを引いた結果に等しい。しかし、制御電圧ＳＣが、基準電圧ＶＲＥＦより小さい場合、第１のコンパレータ信号ＳＣ１は、論理値０を有し、０Ｖの電圧が第１の減算ユニット９７の第２の入力に印加される。第１の減算ユニット９７での出力電圧は、この時点の制御信号ＳＣに等しい。
【００７０】
第１の減算ユニット９７の出力電圧は、第２の副回路９９の入力を介して第２のコンパレータ１００の第１の入力および第２の減算ユニット１０１の第１の入力に供給される。第２の減算ユニット１０１の出力電圧は、第１の減算ユニット９７の出力信号が基準電圧ＶＲＥＦより大きい場合、つまり、現在の制御信号ＳＣが基準電圧ＶＲＥＦの２倍以上である場合に、制御信号ＳＣから基準電圧ＶＲＥＦの２倍を差し引いた電圧である。ＡＤコンバータ６０は、第１の副回路９４および第２の副回路９９の構造を有するさらなる副回路を少なくとも備えることができる。それぞれの後の副回路は、入力信号が基準電圧ＶＲＥＦより高い場合に、基準電圧ＶＲＥＦだけ入力信号を低減する。基準電圧ＶＲＥＦで制御信号ＳＣをその後低減することによって、ＡＤコンバータ６０はデジタル制御信号ＳＣＤを決定する。図６Ｂの場合の第２の副回路９９である最後の副回路の最後の減算ユニットの出力端子に出る信号は、発生器信号ＳＧに等しい。
【００７１】
制御信号ＳＣが高くなると、有利には第１のコンパレータ信号ＳＣ１、第２のコンパレータ信号ＳＣ２、および第３のコンパレータ信号ＳＣ３のうちの１つだけが、図６Ａおよび６Ｂの制御回路５６においてある時点に変更される。
【００７２】
図７は、図２の制御回路で使用することができる例示的な誤り訂正回路を示している。誤り訂正回路６４は、バラクタ回路４０に接続される。誤り訂正回路６４は、増幅器１１０および第１の基準コンデンサ１１１を備える。バラクタノード４６は、増幅器１００の第１の入力に接続される。第１の基準コンデンサ１１１は、増幅器１００の第２の入力を第２の端子４３に接続する。第２の基準コンデンサ１１２は、バラクタ回路４０に直列に接続される。それに対応して、第３の基準コンデンサ１１３は、第１の基準コンデンサ１１１に直列に接続される。バラクタ４０と第２の基準コンデンサ１１２の直列回路、さらには第１の基準コンデンサ１１１と第３の基準コンデンサ１１３の直列回路は、入力ノード１１４と第２の端子４３との間で並列に接続される。そのため、バラクタ回路４０および第１、第２、および第３の基準コンデンサ１１１から１１３は、容量性ブリッジ構成で接続される。第１の基準コンデンサ１１１、第２の基準コンデンサ１１２、および第３の基準コンデンサ１１３の容量値は、等しい。そこで、バラクタ４１は、増幅器１００の第１の入力を第２の端子４３に接続する。増幅器１１０の第１の入力は、第２の基準コンデンサ１１２と阻止コンデンサ４４とを介して入力ノード１１４に接続される。
【００７３】
さらに、発振器１１５は、入力ノード１１４に接続された出力を有する。緩衝増幅器１１６は、発振器１１５と入力ノード１１４との間に配置される。増幅器１００の出力は、整流器１１７の入力に接続される。整流器１１７は、整流ダイオード１１８、整流コンデンサ１１９、および整流抵抗器１２０を備える。整流器１１７の入力は、整流ダイオード１１８を介して整流器１１７の出力に接続される。整流コンデンサ１１９と整流抵抗器１１７との並列回路は、整流器１１７の出力を第２の端子４３に接続する。ループ増幅器１２１は、整流器１１７の出力をバラクタ回路４０に接続する。ループ増幅器１２１は、バイアス回路４５を介してバラクタノード４６に接続される。ループコンデンサ１２２は、ループ増幅器１２１に接続される。
【００７４】
発振器１１５は、緩衝増幅器１１６を介して入力ノード１１４に印加される発振器信号ＶＯＳＣを発生させる。そのため、発振器信号ＶＯＳＣは、バラクタ回路４０および第２の基準コンデンサ１１２を備えるブリッジの第１の経路に、また第１の基準コンデンサ１１１および第３の基準コンデンサ１１３を備えるブリッジの第２の経路に供給される。増幅器１１０は、第１の基準コンデンサ１１１にかかる電圧をバラクタ回路４０によって発生する電圧と比較する。増幅器１００の出力信号は、第１の基準コンデンサ１１１にかかる電圧とバラクタノード４６での電圧との差に依存する。増幅器１１０の出力信号は、整流器１１７によって整流され、バラクタ回路４０にフィードバックされる。整流器１１７の出力信号は、ループ増幅器１２１によって増幅され、バイアス回路４５に第１の信号Ｓ１として印加される。
【００７５】
増幅器１００の２つの入力端子における信号同士の差が存在する場合、第１の信号Ｓ１は、増幅器１００の入力間の差がほぼゼロになるまで変化する。誤り訂正回路６４の利点は、バラクタ４１の最大容量値が第１の基準コンデンサ１１１の容量値に等しくなるように第１の信号Ｓ１の値を決定することができる点である。誤り訂正回路６４は、自己較正を実行することができる。誤り訂正回路６４は、インピーダンス回路１０を備えるシステムでは見えないように設計される。誤り訂正回路６４の支配極は、較正がインピーダンス回路１０を備えるシステムに影響を及ぼさないように十分高いものとなるように選択される。
【００７６】
図示されていない一代替的実施形態では、インピーダンス回路１０を備えるシステム内で取り出せる高周波電圧のわずかな部分が較正目的に使用され、発振器１１５は省かれる。インピーダンス回路１０が通信回路の一部である場合、電力増幅器１３１の内部電圧を基準電圧ＶＯＳＣとして使用することができる。
【００７７】
破線で示されている一代替的実施形態では、増幅器１１０の第１の入力は、バラクタ回路４０と第２の基準コンデンサ１１２との間のノードに接続される。そこで、バラクタ回路４０の容量値ＣＶＣを第１の基準コンデンサ１１１の容量値と比較する。第１の基準コンデンサ１１１の容量値は、第１の容量値Ｃ１に等しくてもよい。
【００７８】
図８Ａから８Ｄは、第１の容量性装置１２のシミュレーション結果を示している。これらの信号は時間ｔに対して示されている。制御信号ＳＣは、１００Ｈｚの周波数を持つ正弦波である。図８Ａは、少なくとも１つの直列回路によってもたらされる容量値ＣＰを示している。図８Ｂは、鋸歯状の形を有する発生器信号ＳＧを例示している。図８Ｃは、第１の容量性装置１２の容量値ＣＳを示している。図８Ｄは、図８Ｃに示されている容量値ＣＳの時間導関数を例示している。図８Ｃに示されている容量値ＣＳおよび図８Ｄに示されている導関数は連続であり、正弦波の形を有するので、バラクタ回路４０と少なくとも１つの直列回路４７から４９との整合が非常によいことが実証される。
【００７９】
図９Ａから９Ｄは、第１の容量性装置１２の異なるコンデンサの容量値の２．５％の不整合について得られた例示的なシミュレーション結果を示している。この不整合の結果、スパイクが発生するが、これは図９Ｄを見るとわかる。スパイクは、適切に設計されうる有限の長さを持つので、送信器または受信チャネル内のノイズなどのスペクトル汚染をシステム限界の範囲内に十分留めることができる。図９Ａから９Ｄに示されている場合でもある、その結果得られる信号の導関数が、正しい符号を依然として有している限り、第１の容量性装置１２は、制御ループの一部として使用することができる。
【符号の説明】
【００８０】
Ｃ１  第１の容量値
Ｃ２  第２の容量値
Ｃ３  第３の容量値
ＣＡ、ＣＰ、ＣＳ、ＣＶ、ＣＶＣ  容量値
ＣＭＡＸ  最大容量値
ＣＭＩＮ  最小容量値
ＣＶ１、ＣＶＣ１  第１の容量値
ＣＶ２、ＣＶＣ２  第１の容量値
Ｓ１  第１の信号
Ｓ２  第２の信号
ＳＣ  制御信号
ＳＣ１  第１のコンパレータ信号
ＳＣ２  第２のコンパレータ信号
ＳＣ３  第３のコンパレータ信号
ＳＣＤ  デジタル制御信号
ＳＧ  発生器信号
ＳＩＮ  入力信号
ＳＯＵＴ  出力信号
ｔ  時間
Ｖ１  第１のバラクタ電圧
Ｖ２  第２のバラクタ電圧
ＶＤＣ  バラクタ電圧
ＶＯＳＣ  発振器信号
ＶＲ１  第１の基準電圧
ＶＲ２  第２の基準電圧
ＶＲ３  第３の基準電圧
ＶＲＥＦ  基準電圧
ＶＳＵＭ  総和信号
１０、１０’、１０’’  インピーダンス回路
１１  入力端子
１２  第１の容量性装置
１３  第２の容量性装置
１４  出力端子
１５  追加のコンデンサ
１６  受動コンポーネント
１７  デルタ回路網
１８  さらなるノード
１９  基準電位端子
２０  インダクタ
２１  星型回路網
２２  中心ノード
２３  さらなる容量性装置
２４、２５  さらなる受動コンポーネント
２６、２７  さらなる入力端子
２８、２９  さらなる出力端子
４０、４０’、４０’’  バラクタ回路
４１  バラクタ
４２  第１の端子
４３  第２の端子
４４  阻止コンデンサ
４５  バイアス回路
４６  バラクタノード
４７  第１の直列回路
４８  第２の直列回路
４９  第３の直列回路
５０  第１のコンデンサ
５１  第１のスイッチ
５２  第２のコンデンサ
５３  第２のスイッチ
５４  第３のコンデンサ
５５  第３のスイッチ
５６  制御回路
５７  入力
５８  第１の出力
５９  第２の出力
６０  アナログ／デジタルコンバータ
６１  デコーダ
６２  発生器
６３  波形整形回路
６４  誤り訂正回路
７０  第２のバラクタ
７１  第３のバラクタ
７２  第４のバラクタ
７３  さらなるバイアス回路
７４  さらなるバラクタノード
７５  抵抗器
７６  第１のバイアスバラクタ
７７  第２のバイアスバラクタ
８１  第１のコンパレータ
８２  第２のコンパレータ
８３  第３のコンパレータ
８４  第１の基準源
８５  第２の基準源
８６  第３の基準源
８８  総和ユニット
８９  減算ユニット
９０  バッファ
９４  第１の副回路
９５  基準電圧源
９６  第１のコンパレータ
９７  第１の減算ユニット
９８  第１のバッファ
９９  第２の副回路
１００  第２のコンパレータ
１０１  第２の減算ユニット
１０２  第２のバッファ
１１０  増幅器
１１１  第１の基準コンデンサ
１１２  第２の基準コンデンサ
１１３  第３の基準コンデンサ
１１４  入力ノード
１１５  発振器
１１６  緩衝増幅器
１１７  整流器
１１８  整流ダイオード
１１９  整流コンデンサ
１２０  整流抵抗器
１２１  ループ増幅器
１２２  ループコンデンサ
１３０  通信回路
１３１  電力増幅器
１３２  アンテナ
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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