(57)【特許請求の範囲】
【請求項１】
入力信号が入力され少なくともインダクタを有する入力整合回路と，
前記入力整合回路を通過した前記入力信号を増幅するアンプと，
前記入力整合回路内の前記インダクタに第１の試験スイッチにより接続されるキャパシタと，前記インダクタに第２の試験スイッチを介して第１の基準電圧との間に設けられた負性抵抗用トランジスタと，第２の基準電圧と前記インダクタとの間に設けられた電流源トランジスタとを含む試験用回路とを有し，
試験時に前記第１，第２の試験スイッチ及び前記電流源トランジスタが導通して前記インダクタと前記試験用回路とで高周波発振器が構成され，通常動作時に前記第１，第２の試験スイッチ及び前記電流源トランジスタが非導通になる高周波パワーアンプ。
【請求項２】
請求項１において，
前記キャパシタは前記インダクタの両側に前記第１の試験スイッチによりそれぞれ接続される１対のキャパシタを有し，
前記負性抵抗用トランジスタは，前記インダクタの両側に前記第２の試験スイッチを介して設けられゲートとドレインが互いに交差接続された第１，第２の負性抵抗用トランジスタを有し，
前記電流源トランジスタは，前記インダクタの両側と前記第２の基準電圧との間にそれぞれ設けられた第１，第２の電流源トランジスタを有し，
前記試験時に構成される高周波発振器は，前記インダクタの両側に逆相の高周波信号を発生する高周波パワーアンプ。
【請求項３】
請求項２において，
前記第１の試験スイッチと前記１対のキャパシタとが複数組設けられ，
前記試験時に前記複数の第１の試験スイッチを周波数制御信号により選択的に導通させて，前記高周波発振器の発振周波数が可変制御される高周波パワーアンプ。
【請求項４】
請求項２において，
前記第１，第２の電流源トランジスタが複数組設けられ，
前記試験時に前記複数組の第１，第２の電流源トランジスタをゲイン制御信号により選択的に導通させて，前記高周波発振器の出力信号のゲインが可変制御される高周波パワーアンプ。
【請求項５】
一次インダクタに入力される入力信号に対して二次インダクタの両側に差動入力信号を出力するトランスフォーマを有する入力整合回路と，
前記差動入力信号をそれぞれ増幅する第１，第２の増幅トランジスタと，
前記二次インダクタの両端子に第１の試験スイッチによりそれぞれ接続される１対のキャパシタと，前記二次インダクタの両端子に第２の試験スイッチを介して第１の基準電圧との間に設けられた第１，第２の負性抵抗用トランジスタと，第２の基準電圧と前記二次インダクタの両端子との間に設けられた１対の電流源トランジスタとを含む試験用回路とを有し，
試験時に前記第１，第２の試験スイッチ及び前記１対の電流源トランジスタが導通して前記インダクタと前記試験用回路とで高周波発振器が構成され，通常動作時に前記第１，第２の試験スイッチ及び前記１対の電流源トランジスタが非導通になる高周波パワーアンプ。
【請求項６】
請求項５において，
前記第１の試験スイッチと１対のキャパシタとが複数組設けられ，
前記試験時に前記複数の第１の試験スイッチを周波数制御信号により選択的に導通させて，前記高周波発振器の発振周波数が可変制御される高周波パワーアンプ。
【請求項７】
請求項５において，
前記１対の電流源トランジスタが複数組設けられ，
前記試験時に前記複数対の電流源トランジスタをゲイン制御信号により選択的に導通させて，前記高周波発振器の出力信号の強度が可変制御される高周波パワーアンプ。
【請求項８】
一次インダクタに入力される入力信号に対して二次インダクタの両側に差動入力信号を出力するトランスフォーマを有する入力整合回路と，
前記差動入力信号をそれぞれ増幅する第１，第２の増幅トランジスタと，
前記一次インダクタに第１の試験スイッチにより接続されるキャパシタと，前記二次インダクタの両端子に第２の試験スイッチを介して第１の基準電圧との間に設けられ，ゲートとドレインが互いに交差接続された第１，第２の負性抵抗用トランジスタと，第２の基準電圧と前記二次インダクタの両端子との間に設けられた１対の電流源トランジスタとを含む試験用回路とを有し，
試験時に前記第１，第２の試験スイッチ及び前記１対の電流源トランジスタが導通して前記インダクタと前記試験用回路とで高周波発振器が構成され，通常動作時に前記第１，第２の試験スイッチ及び前記１対の電流源トランジスタが非導通になる高周波パワーアンプ。
【請求項９】
請求項８において，
前記第１の試験スイッチとキャパシタとが複数組設けられ，
前記試験時に前記複数の第１の試験スイッチを周波数制御信号により選択的に導通させて，前記高周波発振器の発振周波数が可変制御される高周波パワーアンプ。
【請求項１０】
請求項８において，
前記１対の電流源トランジスタが複数組設けられ，
前記試験時に前記複数対の電流源トランジスタをゲイン制御信号により選択的に導通させて，前記高周波発振器の出力信号の強度が可変制御される高周波パワーアンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，高周波パワーアンプに関する。
【背景技術】
【０００２】
高周波信号の電力を増幅する高周波パワーアンプは，たとえば移動通信端末のフロントエンドに設けられ，高周波出力信号の電力を増幅する。このような高周波パワーアンプについては，例えば特許文献１などに記載されている。
【０００３】
また，特許文献２には発振回路を内蔵して外部制御信号に応答して高周波を出力するデジタル集積回路が記載されている。
【０００４】
パワーアンプは，仕様上要求される所定の周波数帯域の入力信号を仕様上要求される所定の振幅（ゲイン）まで増幅する。そのために，パワーアンプの試験工程において，所定の周波数帯域の高周波入力信号を入力し，その高周波出力信号のパワー，信号歪み，消費電流を検査することが必要になる。
【０００５】
この試験工程では，一般的には，ウエハ状態のデバイスに高周波用の試験プローブを接続し，高周波入力信号を与え，同様の試験プローブを介して増幅された高周波出力信号を取り出す。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−１２３７６４号公報
【特許文献２】特開平６−２５８４０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら，上記のような試験方法では，高周波用試験プローブが高価であるとともに，試験プローブを接触させる必要があるため，構造上の理由から，多数の試験プローブを使用して複数のデバイスチップを同時に試験することは困難である。そのため，試験のコストが高くなり，パワーアンプの価格の高騰を招いている。
【０００８】
そこで，本発明の目的は，試験コストを抑制できる高周波パワーアンプを提供することにある。
【課題を解決するための手段】
【０００９】
高周波パワーアンプの第１の側面は，入力信号が入力され少なくともインダクタを有する入力整合回路と，
前記入力整合回路を通過した前記入力信号を増幅するアンプと，
前記入力整合回路内の前記インダクタに第１の試験スイッチにより接続されるキャパシタと，前記インダクタに第２の試験スイッチを介して第１の基準電圧との間に設けられた負性抵抗用トランジスタと，第２の基準電圧と前記インダクタとの間に設けられた電流源トランジスタとを含む試験用回路とを有し，
試験時に前記第１，第２の試験スイッチ及び前記電流源トランジスタが導通して前記インダクタと前記試験用回路とで高周波発振器が構成され，通常動作時に前記第１，第２の試験スイッチ及び前記電流源トランジスタが非導通になる。
【発明の効果】
【００１０】
第１の側面によれば，高周波パワーアンプの試験コストを抑制することができる。
【図面の簡単な説明】
【００１１】
【図１】本実施の形態における高周波パワーアンプの全体構成図である。
【図２】本実施の形態における高周波パワーアンプの３段のアンプ回路を示す図である。
【図３】パワーアンプの出力整合回路１６の回路図である。
【図４】第１の実施の形態におけるパワーアンプの回路図である。
【図５】第１の実施の形態におけるLC発振回路の回路図である。
【図６】第１の実施の形態における試験回路の変型例を示す図である。
【図７】第２の実施の形態におけるパワーアンプの回路図である。
【図８】図６の試験回路による発振動作の特性例を示す図である。
【図９】図６の試験回路による発振動作の特性例を示す図である。
【図１０】第１の実施の形態のパワーアンプの変型例である。
【図１１】変型例のLC発振器の回路図である。
【図１２】第３の実施の形態におけるパワーアンプの回路図である。
【発明を実施するための形態】
【００１２】
図１は，本実施の形態における高周波パワーアンプの全体構成図である。高周波パワーアンプ１０は，第１の基準電圧としてグランド端子GNDが，第２の基準電圧として電源端子VDDがそれぞれ設けられている。図中チップ内のグランド配線は省略されている。そして，高周波入力信号RFINが入力整合回路１２を介して初段のアンプA1に入力される。図１の例では，３段のアンプA1,A2,A3がマッチング回路１４，１５を介して接続され，各段のアンプA1,A2,A3により順に高周波入力信号RFINの振幅が増幅され，３段目のアンプA3の出力が出力整合回路１６を介して出力信号RFOUTとして出力される。各アンプA1,A2,A3にはバイアス生成回路１７からバイアス電圧Vg1，Vg2，Vg3が供給される。
【００１３】
制御部１９は，シリアルパラレルインターフェースSPIを介して入力シリアルデータSDINをパラレルデジタルデータとして入力し，それに基づいて，バイアス生成回路１７が生成するバイアス電圧値を制御する。
【００１４】
本実施の形態では，入力整合回路１２内のインダクタを使用してLC発振回路を構成することができる。すなわち，入力整合回路１２に隣接して後述する試験回路を設けておき，試験時に制御部１９からの制御により制御信号SW1,SW2,SW3を生成して，インダクタに試験回路を接続して発振回路を構成する。この発振回路が生成する発振信号が試験用入力信号として，増幅アンプA1に入力される。
【００１５】
さらに，高周波パワーアンプ１０は，出力信号の電力（または出力電圧，ゲイン）を検出する電力検出器１８を有し，検出した出力電力（または出力電圧，ゲイン）を電力出力端子PDOUTからアナログ電圧のままモニタすることができる。さらに，検出した出力電力（または出力電圧，ゲイン）をアナログデジタルコンバータA/Dによりデジタル信号に変換し，制御部１９からインターフェースSPIを介してシリアルデータ出力端子SDOUTからシリアルに出力する。インターフェースSPIには同期クロックSCLKとチップセレクト信号XCSとが入力される。
【００１６】
図２は，本実施の形態における高周波パワーアンプの３段のアンプ回路を示す図である。図２には，入力整合回路１２と，３段のアンプA1,A2,A3と，それらの間のマッチング回路１４，１５が示されている。
【００１７】
入力整合回路１２は，入力キャパシタCinと，１次インダクタL1と２次インダクタL2とからなるトランスフォーマとを有する。高周波入力信号RFINが１次インダクタL1に入力されると，トランスフォーマはインダクタL1,L2の巻数に比例した電圧に変換し，巻数に反比例した電流に変換する。例えば，インダクタL1の電圧V1，電流I1に対して，インダクタL2の両端n10,nx10間には電圧2V1，電流I1/2が生成される。したがって，２次インダクタL2から見たインピーダンスZ2は，入力信号RFINの端子の入力インピーダンスZ1＝V1/I1に対して，Z2=4V1/I1=4*Z1と４倍に変換される。これにより，変換された入力インピーダンスZ2は，初段のアンプA1のゲートがもつ高い入力インピーダンスZ3と整合する。
【００１８】
トランスフォーマの２次インダクタL2の両端n10,nx10には，入力信号RFINと同じ周波数で逆相の高周波信号が生成される。逆相の高周波信号はそれぞれ，初段アンプA1のNチャネルトランジスタN1,Nx1，２段目アンプA2のNチャネルトランジスタN2,Nx2，３段目アンプA3のNチャネルトランジスタN3,Nx3とによりそれぞれ増幅される。つまり，高周波の差動信号が３段のアンプA1,A2,A3により順次増幅される。各段のアンプのゲインがXdBであれば，合計3XdBのゲインで増幅されることになる。
【００１９】
初段のアンプA1は，インダクタL2の両端n10,nx10に生成される逆相の高周波信号がゲートに供給されるNチャネルの増幅トランジスタN1,Nx1と，ゲートバイアス電圧Vg1が供給される比較的大きな抵抗R1,Rx1と，比較的小さいゲート抵抗R2,Rx2と，トランジスタN1,Nx1のドレイン端子n11,nx11と電源Vddとの間に設けられたRFチョークコイルRFC1とを有する。インダクタL2の両端n10,nx10に生成される逆相の高周波信号が，トランジスタN1,Nx1でそれぞれ増幅され，そのドレイン端子n11,nx11に増幅された逆相の高周波信号が生成される。
【００２０】
２段目のアンプA2は，キャパシタC1,Cx1と抵抗R3,Rx3からなる整合回路１４を介して初段のアンプA1の出力端子n11,nx11と接続される。２段目のアンプA2の構成も，初段のアンプA1と同等であり，NチャネルトランジスタN2,Nx2のゲートに抵抗R4,Rx4を介してゲートバイアス電圧Vg2が印加され，ドレイン端子n12,nx12にRFチョークコイルRFC2を有する。そして，初段アンプA1の出力端子n11,nx11に生成された高周波信号がそれぞれ増幅され，ドレイン端子n12,nx12に増幅された高周波信号が生成される。
【００２１】
３段目のアンプA3も，キャパシタC2,Cx2と抵抗R4,Rx4からなる整合回路１５を介して２段目のアンプA2の出力端子n12,nx12と接続される。３段目のアンプA3の構成も，初段のアンプA1と同等であり，NチャネルトランジスタN3,Nx3のゲートに抵抗R6,Rx6を介してゲートバイアス電圧Vg3が印加される。トランジスタN3,Nx3のドレイン端子には，図３で示すとおり，RFチョークコイルが設けられる。そして，２段目アンプA2の出力端子n12,nx12に生成された高周波信号がそれぞれ増幅され，ドレイン端子に増幅された高周波信号RFOUT1,RFXOUT1が生成される。
【００２２】
入力高周波信号RFINのゲインを可変に制御することで，パワーアンプのゲインが可変制御される。そして，上記のゲートバイアス電圧Vg1,Vg2,Vg3が最適値に設定されることで，パワーアンプは入力高周波信号RFINのゲインにかかわらず同じゲインで増幅する。
【００２３】
図３は，パワーアンプの出力整合回路１６の回路図である。３段目の増幅トランジスタN3,Nx3のドレイン端子間にはRFチョークコイルRFC3が設けられ，そのコイルRFC3を１次インダクタとし，その１次インダクタRFC3と２次インダクタL3とでトランスフォーマが構成される。２次インダクタL3は出力RFOUTとグランドGNDとの間に設けられ，出力RFOUTは単相の高周波出力信号になり，アンテナATに印加される。
【００２４】
この出力整合回路１６は，トランスフォーマのインダクタRFC3とL3の巻数を例えば１：２にすることで，出力インピーダンスZ4を４倍にした出力インピーダンスZ5＝4*Z4を生成する。したがって，出力整合回路１６は，トランスフォーマのインダクタの巻数を適切に選ぶことで，出力インピーダンスZ5をアンテナ側のインピーダンスに整合させることができる。
【００２５】
図４は，第１の実施の形態におけるパワーアンプの回路図である。図２に示したパワーアンプの入力整合回路１２内のインダクタL2に，試験用回路１２Ａが設けられている。この試験用回路１２Ａは，インダクタL2の両端n10,nx10に第１の試験スイッチS1,Sx1によりグランドである第１の基準電圧GNDとの間にそれぞれ接続される１対のキャパシタC10,Cx10と，インダクタL2の両端n10,nx10に第２の試験スイッチS2,Sx2を介して第１の基準電圧GNDとの間に設けられた１対の負性抵抗用トランジスタN11,Nx11と，電源電圧である第２の基準電圧VddとインダクタL2の両端との間にそれぞれ設けられた電流源トランジスタP10,Px10とを有する。
【００２６】
第１，第２の試験スイッチS1,Sx1,S2,Sx2と，負性抵抗用トランジスタN11,Nx11は，Nチャネルトランジスタで構成され，電流源トランジスタP10,Px10は，Pチャネルトランジスタで構成される。第１，第２の試験スイッチS1,Sx1,S2,Sx2は，制御信号SW1により導通状態と非導通状態に制御される。同様に，電流源トランジスタP10,Px10は，制御信号SW2により導通状態と非導通状態に制御される。
【００２７】
なお，第１の試験スイッチS1,Sx1は，キャパシタC10,Cx10とグランドGNDとの間に設けても良い。その場合，第１の試験スイッチが非導通状態ではキャパシタC10,Cx10は動作せず，第１の試験スイッチが導通状態で初めてインダクタL2の両端n10,nx10にキャパシタC10，Cx10が接続された構成になる。
【００２８】
図４において，通常動作状態では，制御信号SW1が０V，制御信号SW2が電源電圧Vddになり，第１，第２の試験スイッチS,Sx1,S2,Sx2と電流源トランジスタP10,Px10は全て非導通状態になる。そのため，パワーアンプの入力整合回路１２は，図２に示した回路と同じ構成になる。
【００２９】
一方，試験時には，制御信号SW1が電源電圧Vdd，制御信号SW2が０Vになり，第１，第２の試験スイッチS1,Sx1,S2,Sx2と電流源トランジスタP10,Px10は全て導通状態になる。その結果，インダクタL2に，１対のキャパシタC10,Cx10と，電流源トランジスタP10,Px10と，負性抵抗用トランジスタN11,Nx11とが接続され，LC発振回路が構成される。このLC発振回路の構成は，図５に示されるとおりである。
【００３０】
図５は，第１の実施の形態におけるLC発振回路の回路図である。図４に示した試験回路１２Ａ内の第１，第２の試験スイッチS1,Sx1,S2,Sx2と電流源トランジスタP10,Px10は全て導通状態になったときに，図５のLC発振回路が構成される。図５中には第１，第２の試験スイッチS1,Sx1,S2,Sx2は省略されている。
【００３１】
このLC発振回路は，インダクタL2の両端に１対のキャパシタC10,Cx10が接続されLC回路を構成する。さらに，LC発振回路は，ゲートに制御信号SW2（０V）が印加される電流源トランジスタP10,Px10と，ゲートとドレインとが交差接続された負性抵抗用トランジスタN11,Nx11を有する。負性抵抗用トランジスタN11,Nx11は，ドレイン端子n10,nx10の電圧が高くなるとドレイン電流が小さくなり，低くなると大きくなるので，負性抵抗と同等の機能を有する。電流源トランジスタと負性抵抗用トランジスタを設けることで，LC回路が発振を継続することができる。
【００３２】
図４に戻って，試験時に入力整合回路１２内のインダクタＬ２と試験回路１２Ａとにより図５に示したＬＣ発振回路が構成され，そのLC発振回路はドレイン端子n10,nx10に逆相の高周波信号を生成する。試験工程において，このLC発振回路が逆相の高周波入力信号を生成するので，チップの外部から試験プローブを介して高周波入力信号RFINを供給する必要はない。しかも，このLC発振回路は，入力整合回路１２内のインダクタを利用しているので，入力整合回路１２とは別に発振回路用のインダクタを設ける必要がない。したがって，チップ内に比較的大きな面積を占めるインダクタ素子を追加することなく，LC発振回路を内蔵させることができる。
【００３３】
LC発振回路は，インバータをリング状に接続したリング発振器などに比較すると，発振周波数がプロセス変動によるトランジスタ特性のばらつきの影響を受けにくい。
【００３４】
試験工程では，制御信号SW1,SW2を図１の制御部１９により電源電圧Vddまたはグランド電圧０Vのいずれかに制御することで，LC発振回路により生成される高周波入力信号を，パワーアンプの初段のアンプ回路A1のトランジスタN1,Nx1のゲートに入力することができる。これにより，パワーアンプが正常に動作するか否か，例えば，適正な出力パワーを得ることができているか，消費電流が規定の範囲内かなどを確認することができる。
【００３５】
図６は，第１の実施の形態における試験回路の変型例を示す図である。この変型例では，第１の試験スイッチS1,Sx1とキャパシタC10,Cx10を，３組S1a,Sx1a，C10a,Cx10a，S1b,Sx1b，C10b,Cx10b，S1c,Sx1c，C10c,Cx10c有する。そして，キャパシタの容量値比は例えば１：２：２２に設定される。３組のキャパシタ対を周波数制御信号SW3a，SW3b，SW3cにより適宜選択することで，CL発振回路のCの容量値を８階調に制御することができる。キャパシタの容量値を可変制御することで，LC発振回路の周波数ｆ＝1/2π√(CL)を可変制御することができる。キャパシタの容量値が大きいほどLC発振回路の周波数は低くなる。
【００３６】
なお，図４における制御信号SW1は，図６の変型例では，スイッチS2,Sx2を制御する信号SW1と，スイッチS1,Sx1を制御する信号SW3a，SW3b，SW3cとに分けられている。
【００３７】
また，変型例では，電流源トランジスタP10,Px10を，３組P10a,Px10a，P10b,Px10b，P10c,Px10c設けて，それらの電流源トランジスタのゲート幅比を例えば例えば１：２：２２に設定される。３組の電流源トランジスタの合計ゲート幅をゲイン制御信号SW2a，SW2b，SW2cにより適宜選択することで，CL発振回路の出力信号の振幅（ゲイン）を7階調に制御することができる。電流源トランジスタの合計ゲート幅を広くするほど出力信号の振幅（ゲイン）を大きくすることができる。
【００３８】
図７は，第２の実施の形態におけるパワーアンプの回路図である。図２に示したパワーアンプの入力整合回路１２内のインダクタL1,L2に，試験用回路１２Ａが設けられている。この試験用回路１２Ａは，インダクタL1のグランドGNDとは反対側の端子にキャパシタC10a，C10b，C10cを設けている。これらのキャパシタは，第１の試験スイッチS1a,S1b，S1cによりインダクタL1とグランドGNDとの間にそれぞれ接続される。さらに，試験回路１２Ａは，インダクタL2の両端n10,nx10に第２の試験スイッチS2,Sx2を介して第１の基準電圧GNDとの間に設けられた１対の負性抵抗用トランジスタN11,Nx11と，電源電圧VddとインダクタL2の両端との間にそれぞれ設けられた電流源トランジスタP10,Px10とを有する。電流源トランジスタは４組P10a,Px10a，P10b,Px10b，P10c,Px10c，P10d,Px10d設けられている。
【００３９】
図４，６の第１の実施の形態と同様に，第１，第２の試験スイッチと電流源トランジスタが通常動作時に非導通に制御され，試験時に導通に制御される。
【００４０】
図７の第２の実施の形態では，３つのキャパシタC10a，C10b，C10cが第１のスイッチS1a，S1b，S1cにより１次インダクタL1とグランドGNDとの間にそれぞれ接続される。これらキャパシタの容量値は，例えば１：２：２２に設定される。それにより，通常動作時には，インダクタL2の両端子n10,nx10からみたインピーダンスZ2を微調整することができる。一方，試験動作時には，電流源トランジスタP10,Px10と負性抵抗用トランジスタN11,Nx11と寄生容量Cpaとからなる発振器が発振動作し，２次インダクタL2に発生する電流に対して１次インダクタL1に発生する電流が，接続されるキャパシタC10a，C10b，C10cに充放電される。そのため，キャパシタの数に応じて発振周波数ｆが可変制御される。
【００４１】
第２の実施の形態も，３つのキャパシタC10a，C10b，C10cの容量値の比が１：２：２２に設定され，周波数制御信号SW3a，SW3b，SW3cにより３つのキャパシタが選択され，８階調の容量値が生成される。これにより，通常動作時はインピーダンスZ2が微調整され，試験時はLC発振回路の周波数が微調整される。同様に，４組の電流源トランジスタ４組P10a,Px10a，P10b,Px10b，P10c,Px10c，P10d,Px10dのゲート幅比が，１：２：２２：２３に設定され，ゲイン制御信号SW2a，SW2b，SW2c，SW2dにより15階調の合計ゲート幅に制御可能である。これにより，発振信号の振幅（ゲイン）を可変制御することができる。
【００４２】
第２の実施の形態の試験回路１２Ａによれば，インダクタＬ２の両側にキャパシタを設ける必要がないので，チップ内の専有面積を小さくすることができ，発振周波数に加えて，入力インピーダンスも微調整することができる。
【００４３】
図８，９は，図６の試験回路による発振動作の特性例を示す図である。図６の試験回路において，試験時に，試験装置から入力されるデジタル信号ＳＤＩＮに基づいて図１の制御部１９が制御信号ＳＷ１を電源Ｖｄｄにする。これにより，試験回路１２Ａ内の負性抵抗用トランジスタN11,Nx11とインダクタL2と寄生容量とにより発振器が構成される。
【００４４】
そして，試験装置から制御部１９を介して，周波数制御信号SW3a,SW3b,SW3cのいずれかを電源電圧Vddにすることにより，キャパシタC10,Cx10の容量値を可変設定して，発振信号の周波数を可変調整する。図８には，横軸の容量値に対する縦軸の発振周波数の関係が示されている。
【００４５】
さらに，試験装置から制御部１９を介して，ゲイン制御信号SW2a,SW2b,SW2cのいずれかをグランド電圧GNDにすることにより，電流源トランジスタP10,Px10のゲート幅を可変設定して，発振信号の振幅（ゲイン）を可変調整する。図９には，横軸の電流源トランジスタのゲート幅に対する，縦軸の発振信号のゲインの関係が示されている。
【００４６】
図６において，例えばキャパシタC10,Cx10の容量値が0.8〜1.6pFに対して，スイッチS2,Sx2のトランジスタの寄生容量が8pFの場合，図８，９に示されるとおり，出力振幅を0.5〜2.0V，周波数を1.9〜2.0GHxに可変制御できる。
【００４７】
試験の前処理として，外部から既知のゲインの高周波入力信号RFINを入力しパワーアンプの出力電力を検出器で検出し，それと同じ出力電力が得られるように試験回路によるLC発振回路の電流源トランジスタが選択される。その結果，内部のLC発振回路の発振信号のゲインを所望のゲインに正しく制御することができる。
【００４８】
その後の試験時には，試験装置が，周波数制御信号によりキャパシタの容量値を可変設定してLC発振回路の周波数をパワーアンプの仕様の周波数範囲内にし，ゲイン制御信号により電流源トランジスタの数を可変設定してLC発振回路の信号強度をパワーアンプの仕様で定められている入力信号RFINの強度の範囲内で変化させ，パワーアンプの出力電力を検出器で検出する。または，パワーアンプの最大出力電力を検出器で検出する。
【００４９】
図１０は，第１の実施の形態のパワーアンプの変型例である。図１１は，LC発振器の回路図である。図１０，図１１からわかるとおり，試験回路１２ＡとインダクタＬ２とにより構成されるLC発振器は，Pチャネルトランジスタによる負性抵抗用トランジスタP11,Px11と，Nチャネルトランジスタによる電流源トランジスタN10,Nx10とを有する。図４，５とはPチャネルトランジスタとNチャネルトランジスタとが逆の関係になっている。それに伴い第２の試験スイッチS2もPチャネルトランジスタである。そして，制御信号SW1は試験時にグランド０Vに，通常動作時に電源電圧Vddに制御される。制御信号SW2,SW3は，図４，５と同じである。
【００５０】
図１０の変型例と同様に，図６，図７のパワーアンプの試験回路も，負性抵抗用トランジスタと電流源トランジスタとをPチャネル，Nチャネルで構成することもできる。
【００５１】
図１２は，第３の実施の形態におけるパワーアンプの回路図である。このパワーアンプは，入力キャパシタCinとインダクタL10とからなる入力整合回路１２と，ノードn20の高周波入力信号RFINがキャパシタC0を介してゲートに入力される増幅トランジスタN1とRFチョッパRFC1とからなる単相のアンプ回路A1とを有する。増幅トランジスタN1のゲートには，ゲートバイアス電圧Vg1が抵抗R1を介して供給される。
【００５２】
そして，インダクタL10の両側端子n20,nx20に接続された試験回路１２Ａを有し，入力整合回路１２内のインダクタL10と試験回路１２ＡとによりLC発振回路が構成される。試験回路１２Ａは，スイッチS3を除いて図６と同じである。そしてLC発振回路は，図５と同等である。
【００５３】
通常動作時は，制御信号SW1a＝0VでスイッチS2は非導通，SW1b＝VddでスイッチS3は導通，SW2a,SW2b,SW2c＝Vddで電流源トランジスタP10,Px10は非導通，SW3a,SW3b,SW3c＝0VでスイッチS1a,Sx1a〜S1c,Sx1cは非導通になる。したがって，インダクタL10は入力整合回路を構成し，高周波入力信号RFINが３段のアンプ回路A1,A2,,A3（A2,A3は図示せず）により増幅される。
【００５４】
一方，試験動作時は，制御信号SW1a＝VddでスイッチS2は導通，SW1b＝0VでスイッチS3は非導通して，LC発振回路が構成される。そして，任意の組み合わせのSW2a,SW2b,SW2c＝0Vで電流源トランジスタP10a,Px10a〜P10c,Px10cのいずれかが導通し，発振出力信号が所望のゲインに制御され，任意の組み合わせのSW3a,SW3b,SW3c＝VddでスイッチS1a,Sx1a〜S1c,Sx1cのいずれかは導通になって，発振出力信号が所望の周波数に制御される。
【００５５】
図１２の第３の実施の形態において，図１０と同様に，試験回路１２Ａ内のPチャネルトランジスタとNチャネルトランジスタとを逆にして，図１１のようなLC発振回路に構成しても良い。
【００５６】
以上のとおり，本実施の形態によれば，パワーアンプ内に自己テスト回路として，周波数精度が高いLC発振回路と，出力電力検出器とを内蔵することにより，チップ外部からプローブを介して高周波入力信号を供給するなどの必要がなく，試験工程のコストを抑制することができる。さらに，内蔵するLC発振回路は，パワーアンプ内の入力整合回路が有するインダクタを利用するので，LC発振回路用に別途インダクタを設ける必要がなく，チップ面積の増大を避けることができる。
【００５７】
以上の実施の形態をまとめると，次の付記のとおりである。
【００５８】
（付記１）
入力信号が入力され，少なくともインダクタを有し，入力インピーダンスの整合をとる入力整合回路と，
前記入力整合回路を通過した前記入力信号を増幅するアンプと，
前記入力整合回路内の前記インダクタに第１の試験スイッチにより接続されるキャパシタと，前記インダクタに第２の試験スイッチを介して第１の基準電圧との間に設けられた負性抵抗用トランジスタと，第２の基準電圧と前記インダクタとの間に設けられた電流源トランジスタとを含む試験用回路とを有し，
試験時に前記第１，第２の試験スイッチ及び前記電流源トランジスタが導通して前記インダクタと前記試験用回路とで高周波発振器が構成され，通常動作時に前記第１，第２の試験スイッチ及び前記電流源トランジスタが非導通になる高周波パワーアンプ。
【００５９】
（付記２）
付記１において，
前記キャパシタは前記インダクタの両側に前記第１の試験スイッチによりそれぞれ接続される１対のキャパシタを有し，
前記負性抵抗用トランジスタは，前記インダクタの両側に前記第２の試験スイッチを介して設けられゲートとドレインが互いに交差接続された第１，第２の負性抵抗用トランジスタを有し，
前記電流源トランジスタは，前記インダクタの両側と前記第２の基準電圧との間にそれぞれ設けられた第１，第２の電流源トランジスタを有し，
前記試験時に構成される高周波発振器は，前記インダクタの両側に逆相の高周波信号を発生する高周波パワーアンプ。
【００６０】
（付記３）
付記１または２において，
前記第１の試験スイッチとキャパシタとが複数組設けられ，
前記試験時に前記複数の第１の試験スイッチを周波数制御信号により選択的に導通させて，前記高周波発振器の発振周波数が可変制御される高周波パワーアンプ。
【００６１】
（付記４）
付記１または２において，
前記電流源トランジスタが複数組設けられ，
前記試験時に前記複数の電流源トランジスタをゲイン制御信号により選択的に導通させて，前記高周波発振器の出力信号のゲインが可変制御される高周波パワーアンプ。
【００６２】
（付記５）
一次インダクタに入力される入力信号に対して二次インダクタの両側に差動入力信号を出力するトランスフォーマを有する入力整合回路と，
前記差動入力信号をそれぞれ増幅する第１，第２の増幅トランジスタと，
前記二次インダクタの両端子に第１の試験スイッチによりそれぞれ接続される１対のキャパシタと，前記二次インダクタの両端子に第２の試験スイッチを介して第１の基準電圧との間に設けられた第１，第２の負性抵抗用トランジスタと，第２の基準電圧と前記二次インダクタの両端子との間に設けられた１対の電流源トランジスタとを含む試験用回路とを有し，
試験時に前記第１，第２の試験スイッチ及び前記１対の電流源トランジスタが導通して前記インダクタと前記試験用回路とで高周波発振器が構成され，通常動作時に前記第１，第２の試験スイッチ及び前記１対の電流源トランジスタが非導通になる高周波パワーアンプ。
【００６３】
（付記６）
付記５において，
前記第１の試験スイッチと１対のキャパシタとが複数組設けられ，
前記試験時に前記複数の第１の試験スイッチを周波数制御信号により選択的に導通させて，前記高周波発振器の発振周波数が可変制御される高周波パワーアンプ。
【００６４】
（付記７）
付記５において，
前記１対の電流源トランジスタが複数組設けられ，
前記試験時に前記複数対の電流源トランジスタをゲイン制御信号により選択的に導通させて，前記高周波発振器の出力信号の強度が可変制御される高周波パワーアンプ。
【００６５】
（付記８）
一次インダクタに入力される入力信号に対して二次インダクタの両側に差動入力信号を出力するトランスフォーマを有する入力整合回路と，
前記差動入力信号をそれぞれ増幅する第１，第２の増幅トランジスタと，
前記一次インダクタに第１の試験スイッチにより接続されるキャパシタと，前記二次インダクタの両端子に第２の試験スイッチを介して第１の基準電圧との間に設けられ，ゲートとドレインが互いに交差接続された第１，第２の負性抵抗用トランジスタと，第２の基準電圧と前記二次インダクタの両端子との間に設けられた１対の電流源トランジスタとを含む試験用回路とを有し，
試験時に前記第１，第２の試験スイッチ及び前記１対の電流源トランジスタが導通して前記インダクタと前記試験用回路とで高周波発振器が構成され，通常動作時に前記第１，第２の試験スイッチ及び前記１対の電流源トランジスタが非導通になる高周波パワーアンプ。
【００６６】
（付記９）
付記８において，
前記第１の試験スイッチとキャパシタとが複数組設けられ，
前記試験時に前記複数の第１の試験スイッチを周波数制御信号により選択的に導通させて，前記高周波発振器の発振周波数が可変制御される高周波パワーアンプ。
【００６７】
（付記１０）
付記８において，
前記１対の電流源トランジスタが複数組設けられ，
前記試験時に前記複数対の電流源トランジスタをゲイン制御信号により選択的に導通させて，前記高周波発振器の出力信号の強度が可変制御される高周波パワーアンプ。
【００６８】
（付記１１）
付記１乃至１０のいずれかにおいて，
さらに，前記増幅トランジスタの高周波出力信号の電力を検出する電力検出器と，
前記電力検出器が検出した電力を外部に出力する出力電力端子とを有する高周波パワーアンプ。
【００６９】
（付記１２）
付記１乃至１０のいずれかにおいて，
さらに，前記試験時に前記第１，第２の試験スイッチ及び前記１対の電流源トランジスタを導通させる制御部を有する高周波パワーアンプ。
【００７０】
（付記１３）
付記３，４，６，７，９，１０のいずれかにおいて，
前記試験時に，外部からの制御信号に基づいて，前記周波数制御信号または前記振幅制御信号を前記第１のスイッチまたは電流源トランジスタに供給する制御部を有する高周波パワーアンプ。
【符号の説明】
【００７１】
１２：入力整合回路                        A1：アンプ回路
L1,L2：トランスフォーマ                   L2:インダクタ
１２Ａ：試験回路                          S1,S2：第１，第２の試験スイッチ
C10,Cx10：キャパシタ                      N11,Nx11：負性抵抗用トランジスタ
SW1,SW2：制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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