(57)【特許請求の範囲】
【請求項１】
画素（１０）として、
第１導電型とされた半導体基板（２０）の一面（２０ａ）側の表層に形成され、前記一面側から入射した光を電荷に変換する第２導電型の光電変換部（２１）と、
該光電変換部で生じた電荷を蓄積するために、前記半導体基板に形成され、第２導電型とされた電荷保持部（２２）と、
該電荷保持部の形成された部分との間で容量結合するように、前記半導体基板に絶縁膜（３４）を介して形成された増倍ゲート電極（３１）と、を有する固体撮像素子であって、
前記電荷保持部と前記絶縁膜との間であって、前記増倍ゲート電極と容量結合する位置に、前記半導体基板よりも不純物濃度の高い第１導電型とされ、前記増倍ゲート電極に電圧が印加される際に前記半導体基板の深さ方向の電界が電荷のアバランシェ増倍が可能な電界に到達するまで前記電荷保持部に電荷を保持させるとともに、前記増倍ゲート電極に所定の電圧が印加されると前記深さ方向に電荷のアバランシェ増倍を生じさせる電荷障壁部（２６）を有することを特徴とする固体撮像素子。
【請求項２】
前記増倍ゲート電極は、前記電荷保持部と少なくとも一部がオーバーラップするように、前記半導体基板の前記一面上に前記絶縁膜を介して形成され、
前記電荷障壁部は、前記半導体基板の一面側の表層において、前記増倍ゲート電極と少なくとも一部がオーバーラップするように形成されることを特徴とする請求項１に記載の固体撮像素子。
【請求項３】
前記増倍ゲート電極は、前記半導体基板において、前記半導体基板の一面に直交する厚さ方向にトレンチ状に形成され、
前記電荷障壁部は、前記一面に直交する面において、前記増倍ゲート電極と少なくとも一部がオーバーラップするように形成されることを特徴とする請求項１に記載の固体撮像素子。
【請求項４】
前記光電変換部と前記電荷保持部とが離間して形成され、
前記半導体基板の一面のうち、前記光電変換部と前記電荷保持部とが形成された部分の間の領域に、前記絶縁膜を介して形成された転送ゲート電極（３０）を有することを特徴とする請求項２または請求項３に記載の固体撮像素子。
【請求項５】
前記半導体基板のうち、前記光電変換部と前記電荷保持部との間の表層に、前記光電変換部および前記電荷保持部よりも低濃度の第２導電型とされた低濃度領域５０を有することを特徴とする請求項４に記載の固体撮像素子。
【請求項６】
前記光電変換部と前記電荷保持部とが隣接して形成されることを特徴とする請求項２または請求項３に記載の固体撮像素子。
【請求項７】
前記電荷保持部は、前記光電変換部よりも不純物濃度が高いことを特徴とする請求項４〜６のいずれか１項に記載の固体撮像素子。
【請求項８】
前記電荷保持部は、前記光電変換部と同一の領域に形成され、前記光電変換部が前記電荷保持部を兼ねることを特徴とする請求項２または請求項３に記載の固体撮像素子。
【請求項９】
前記電荷障壁部は、一部のみが前記増倍ゲート電極とオーバーラップするように形成されていることを特徴とする請求項１〜８のいずれか１項に記載の固体撮像素子。
【請求項１０】
前記半導体基板における前記一面側の表層において、
前記光電変換部、前記電荷保持部、および、前記電荷障壁部と離間して形成され、電荷を電圧に変換するためのソースフォロワ回路（２７）が接続された第２導電型のフローティングディフュージョン部（２３）と、
前記光電変換部、前記電荷保持部、前記電荷障壁部、および、前記フローティングディフュージョン部と離間して形成された、第２導電型のリセットドレイン部（２４）と、を有し、
前記半導体基板の前記一面において、
前記電荷障壁部と前記フローティングディフュージョン部との間の領域に、前記絶縁膜を介して形成された読出しゲート電極（３２）と、
前記フローティングディフュージョン部と前記リセットドレイン部との間の領域に、前記絶縁膜を介して形成されたリセットゲート電極（３３）と、を有することを特徴とする請求項１〜９のいずれか１項に記載の固体撮像素子。
【請求項１１】
前記電荷障壁部の不純物濃度が、１．５×１０１７ｃｍ−３以上、３．０×１０１８ｃｍ−３以下とされることを特徴とする請求項１〜１０のいずれか１項に記載の固体撮像素子。
【請求項１２】
複数の前記画素が、二次元マトリクス状に形成されることを特徴とする請求項１〜１１のいずれか１項に記載の固体撮像素子。
【請求項１３】
前記増倍ゲート電極に、ＨｉｇｈバイアスとＬｏｗバイアスからなるクロックパルスを印加する請求項１〜１２のいずれか１項に記載の固体撮像素子の駆動方法であって、
前記光電変換部と前記電荷保持部の少なくとも一方に電荷を蓄積させる蓄積期間において、前記増倍ゲート電極に前記Ｌｏｗバイアスを印加し、
前記蓄積期間の後、前記電荷保持部に蓄積された電荷を増倍させる増倍期間において、前記増倍ゲート電極に、少なくとも前記Ｈｉｇｈバイアスを印加することを特徴とする固体撮像素子の駆動方法。
【請求項１４】
請求項１３に記載の固体撮像素子の駆動方法であって、
前記増倍期間において、前記増倍ゲート電極に、前記Ｈｉｇｈバイアスを２回以上印加することを特徴とする固体撮像素子の駆動方法。
【請求項１５】
請求項１３または請求項１４に記載の固体撮像素子の駆動方法であって、
前記Ｌｏｗバイアスは、前記半導体基板の電位よりも低いことを特徴とする固体撮像素子の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子に関し、特に、電荷を増倍するためのゲート電極を備えた固体撮像素子およびその駆動方法に関する。
【背景技術】
【０００２】
イメージセンサとして、ＣＣＤイメージセンサやＣＭＯＳイメージセンサに代表される、半導体を用いた固体撮像素子が知られている。これらのイメージセンサは、より高精細な画像を得るために高画素化が進んでいる。これに伴って、一画素あたりの受光面積が小さくなることによる感度の低下が懸念されている。
【０００３】
上記の問題に対応するため、例えば、特許文献１のように、入射光を光電変換するフォトダイオード部と、電荷を電圧に変換するフローティングディフュージョン部との間にアバランシェ増倍を行うためのゲート電極を備えた固体撮像素子が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１４７０６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載の固体撮像素子は、電荷のアバランシェ増倍と、増倍された電子の蓄積と、を行うため、増倍および蓄積にそれぞれ対応した複数の量子井戸構造、ひいては複数のゲート電極、を有する。また、これら量子井戸間で電荷を移動させるため、転送用のゲート電極を有する。すなわち、単位画素内において、電荷の増倍のために少なくとも３つのゲート電極が必要となる。このため、画素サイズが大きくなり、高画素化が困難であるという問題があった。また、このような構成の固体撮像素子では、異なる量子井戸間（異なるゲート電極間）で電荷を増倍するため、電荷の移動経路が長くなる。このため、アバランシェ増倍を可能にする電界を得るための増倍ゲート電極に印加する電圧を低減させることが困難であるという問題がある。
【０００６】
本発明は、上記問題点に鑑みてなされたものであり、増倍部を備える固体撮像素子において、画素の小型化と、増倍ゲート電極に印加する電圧の低電圧化と、を実現することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明は、請求項１に記載のように、
画素（１０）として、
第１導電型とされた半導体基板（２０）の一面（２０ａ）側の表層に形成され、一面側から入射した光を電荷に変換する第２導電型の光電変換部（２１）と、該光電変換部で生じた電荷を蓄積するために、半導体基板（２０）に形成され、第２導電型とされた電荷保持部（２２）と、該電荷保持部（２２）の形成された部分との間で容量結合するように、半導体基板（２０）に絶縁膜（３４）を介して形成された増倍ゲート電極（３１）と、を有する固体撮像素子であって、電荷保持部（２２）と絶縁膜（３４）との間であって、増倍ゲート電極（３１）と容量結合する位置に、半導体基板（２０）よりも不純物濃度の高い第１導電型とされ、増倍ゲート電極（３１）に電圧が印加される際に前記半導体基板（２０）の深さ方向の電界が電荷のアバランシェ増倍が可能な電界に到達するまで前記電荷保持部（２２）に電荷を保持させるとともに、前記増倍ゲート電極に所定の電圧が印加されると前記深さ方向に電荷のアバランシェ増倍を生じさせる電荷障壁部（２６）を有することを特徴としている。
【０００８】
このような構成によれば、絶縁膜（３４）と電荷保持部（２２）との間の電荷障壁部（２６）に、半導体基板（２０）と絶縁膜（３４）との界面および電荷保持部（２２）よりもポテンシャルの浅い領域が形成される。すなわち、絶縁膜（３４）、電荷障壁部（２６）、電荷保持部（２２）の並び方向において、電荷保持部（２２）は、電荷障壁部（２６）および、電荷保持部（２２）に対して電荷障壁部（２６）と反対側の領域に較べて、ポテンシャルが深くなっている。換言するとポテンシャル井戸が形成された状態となっている。このため、光電変換部（２１）で生じた電荷は、電荷保持部（２２）に蓄積される。ところで、増倍ゲート電極（３１）と電荷保持部（２２）との間に、絶縁膜（３４）と電荷障壁部（２６）とが介在されている。この増倍ゲート電極（３１）に所定の電圧が印加されると、絶縁膜（３４）、電荷障壁部（２６）、電荷保持部（２２）の並び方向において、絶縁膜（３４）側ほどポテンシャルが深化される。このため、電荷保持部（２２）に存在する電荷は、絶縁膜（３４）側に向かって加速され、電荷障壁部（２６）において、アバランシェ増倍により電荷が増加する。本発明の、絶縁膜（３４）、電荷障壁部（２６）、電荷保持部（２２）の並び方向の不純物プロファイルにおいては、電荷保持部（２２）に電荷を蓄積させつつ、増倍ゲート電極（３１）に所定に電圧を印加することにより電荷増倍が可能である。したがって、別の電荷保持部および増倍ゲート電極を、異なる領域に形成することなく、電荷の蓄積と増倍を同一の電極で行うことができる。また、電荷の加速および増倍が行われる電荷障壁部（２６）の厚さ、すなわち、電荷の加速に要する距離は、異なる電極間で電荷を加速して増倍を行う構成に較べて小さくすることができる。このため、電荷のアバランシェ増倍が可能となる電界を確保するための、増倍ゲート電極（３１）の印加電圧を低減することができる。
【０００９】
また、上記した固体撮像素子の駆動方法は、請求項１３に記載のように、
上記した構造を有し、増倍ゲート電極（３１）に、ＨｉｇｈバイアスとＬｏｗバイアスからなるクロックパルスを印加する固体撮像素子の駆動方法であって、
光電変換部（２１）と電荷保持部（２２）の少なくとも一方に電荷を蓄積させる蓄積期間において、増倍ゲート電極（３１）にＬｏｗバイアスを印加し、
蓄積期間の後、電荷保持部（２２）に蓄積された電荷を増倍させる増倍期間において、増倍ゲート電極（３１）に、少なくともＨｉｇｈバイアスを印加することを特徴としている。
【００１０】
この駆動方法によれば、蓄積期間において、増倍ゲート電極（３１）にＬｏｗバイアスを印加することにより、電荷障壁部（２６）におけるポテンシャルを、電荷保持部（２２）に較べて浅くすることができる。すなわち、光電変換部（２１）で生じた電荷を半導体基板（２０）の一面（２０ａ）側に移動させることなく、増倍ゲート電極（３１）下の電荷保持部（２２）に蓄積することができる。そして、増倍期間において、増倍ゲート電極（３１）にＨｉｇｈバイアスを印加することにより、絶縁膜（３４）側のポテンシャルを深化させつつ、電荷障壁部（２６）のポテンシャルを電荷保持部（２２）よりも深くすることができる。すなわち、電荷保持部（２２）に蓄積された電荷を絶縁膜（３４）側に向かって加速させることができ、アバランシェ増倍により電荷を増加させることができる。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態に係る固体撮像素子の概略構成を示す図である。
【図２】画素の概略構成を示す断面図である。
【図３】画素のレイアウトの一例を示す上面図である。ＩＩ−ＩＩ線に沿う断面が、図２における断面図に相当する。
【図４】固体撮像素子の駆動タイミングの一例を示すタイミングチャートである。
【図５】半導体基板の厚さ方向と直交する方向における、画素の電位形状を示すポテンシャル図である。
【図６】半導体基板の厚さ方向と直交する方向における、画素の電位形状を示すポテンシャル図である。
【図７】半導体基板の厚さ方向における、画素の電位形状を示すポテンシャル図である。
【図８】半導体基板の厚さ方向における、画素の電位形状を示すポテンシャル図である。
【図９】半導体基板の厚さ方向における、画素の電位形状を示すポテンシャル図である。
【図１０】半導体基板の厚さ方向と直交する方向における、画素の電位形状を示すポテンシャル図である。
【図１１】半導体基板の厚さ方向と直交する方向における、画素の電位形状を示すポテンシャル図である。
【図１２】電荷障壁部における電界強度の最大値の、電荷障壁部における不純物濃度依存性を示す図である。
【図１３】図２におけるＩＩ−ＩＩ線に沿う断面の一部を拡大した断面図およびポテンシャル図である。
【図１４】図２におけるＩＩ−ＩＩ線に沿う断面の一部を拡大した断面図およびポテンシャル図である。
【図１５】第１実施形態の変形例を示す画素の断面図である。
【図１６】第２実施形態に係る画素の概略構成を示す断面図である。
【図１７】第３実施形態に係る画素の概略構成を示す断面図である。
【図１８】第４実施形態に係る画素の概略構成を示す断面図である。
【図１９】画素のレイアウトの一例を示す上面図である。ＸＶＩＩＩ−ＸＶＩＩＩ線に沿う断面が、図１８における断面図に相当する。
【図２０】画素の概略構成を示す、図１９におけるＸＸ−ＸＸ線に沿う断面図である。
【図２１】半導体基板の一面に沿う方向における、画素の電位形状を示すポテンシャル図である。
【図２２】第５実施形態に係る画素における、半導体基板の厚さ方向の電位形状を示すポテンシャル図である。
【図２３】その他の実施形態に係る画素の概略構成を示す断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態を図面に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分に、同一符号を付与する。
【００１３】
（第１実施形態）
最初に、図１を参照して、本実施形態に係る固体撮像素子の概略構成について説明する。
【００１４】
本実施形態における固体撮像素子は、ＣＭＯＳイメージセンサを構成する。この固体撮像素子は、図１に示すように、複数の単位画素（以下、単に画素という場合もある）１０が二次元マトリクス状に配置されたセンサアレイ１１と、垂直駆動回路１２と、相関二重サンプリング（ＣＤＳ）回路１３と、水平駆動回路１４と、Ａ／Ｄ変換回路（ＡＤＣ）１５と、タイミングジェネレータ（ＴＧ）１６と、を備える。
【００１５】
単位画素１０としては、入射光を光電変換して電荷を蓄積する光電変換部と、該光電変換部から電荷を受け取って一時的に保持する電荷保持部と、該電荷保持部から電荷を受け取って電圧に変換するフローティングディフュージョン（ＦＤ）部と、該ＦＤ部の電荷量をリセットするリセットドレイン（ＲＤ）部と、を少なくとも構成要素として含む。また、本実施形態において、画素１０は、光電変換部から電荷保持部への電荷の転送、および、電荷保持部からＦＤ部への電荷の転送に用いられる転送手段を有している。この単位画素１０の具体的な構成については後述する。
【００１６】
垂直駆動回路１２は、行転送線１０ａおよび行選択線１０ｂにより各画素１０と接続され、センサアレイ１１の各画素１０を行単位で読出し行として選択する。すなわち、行転送線１０ａは複数の信号線からなり、後述する光電変換部で発生した信号の転送動作やリセット動作を行うための駆動信号をセンサアレイ１１に供給する。そして、行選択線１０ｂは、読出し行として選択するための信号をセンサアレイ１１に供給する。
【００１７】
ＣＤＳ回路１３は、センサアレイ１１の一画素列または複数画素列ごとに配置され、垂直駆動回路１２によって選択された行から読み出された信号をＣＤＳ処理する。具体的には、各画素１０からリセットレベルと信号レベルとを受け取り、両者の差を取ることによって画素１０ごとの固定パターンノイズを除去する。
【００１８】
水平駆動回路１４は、ＣＤＳ回路１３を介して、列信号線１０ｃにより各画素１０と接続されている。そして、水平駆動回路１４は、ＣＤＳ回路１３においてＣＤＳ処理された後、列ごとに保存されている信号を順番に選択する。そして、ＡＤＣ１５は、水平駆動回路１４により選択された列の信号を、デジタル信号に変換して出力する。
【００１９】
ＴＧ１６は、各種のタイミング信号を生成し、垂直駆動回路１２、ＣＤＳ回路１３、水平駆動回路１４、ＡＤＣ１５の各々を駆動する。
【００２０】
次に、図２を参照して、本実施形態に係る単位画素１０の概略構成を説明する。
【００２１】
単位画素１０は、図２に示すように、Ｐ型（ｐ−）とされた半導体基板２０の一面２０ａ側表層に、光電変換部２１と、電荷保持部２２と、ＦＤ部２３と、ＲＤ部２４と、を有している。本実施形態において、これら各部２１，２２，２３，２４は、互いに離間して形成され、この順で並設されている。なお、本実施形態において、半導体基板２０は、グランド電位とされている。
【００２２】
光電変換部２１は、リン等の不純物ドープによりＮ型（ｎ−）とされている。例えば、不純物の濃度を５．０×１０１６ｃｍ−３とすることができる。光電変換部２１に入射した光は、光電変換により電荷に変換される。本実施形態において、光電変換により生じる電荷は電子である。なお、該光電変換部２１と一面２０ａとの間に、半導体基板２０よりも不純物濃度の高いＰ型（ｐ＋）とされた正孔蓄積層２５が形成されている。すなわち、正孔蓄積層２５は、一面２０ａに露出しており、光電変換部２１は、半導体基板２０の厚さ方向において、正孔蓄積層２５よりも深い位置に形成されている。
【００２３】
電荷保持部２２は、リン等の不純物ドープにより、光電変換部２１よりも高濃度のＮ型（ｎ）とされている。例えば、不純物の濃度を１．０×１０１７ｃｍ−３とすることができる。このため、電荷保持部２２は、電荷保持部２２を囲む半導体基板２０（Ｐ型の領域）よりもポテンシャルが深くなっている。なお、本実施形態において、電荷保持部２２は、光電変換部２１と離間して形成されている。光電変換部２１で生じた電荷は、後述する転送手段によりこの電荷保持部２２に転送された後に、電荷保持部２２で一時的に保持される。なお、該電荷保持部２２と一面２０ａとの間に、電荷保持部２２と接するように電荷障壁部２６が形成されている。すなわち、該電荷障壁部２６は、一面２０ａに露出しており、電荷保持部２２は、半導体基板２０の厚さ方向において、電荷障壁部２６よりも深い位置に形成されている。なお、本実施形態において、電荷保持部２２と電荷障壁部２６の界面は、一面２０ａからの距離が約０．２μｍとなるように形成されている。この電荷障壁部２６は、半導体基板２０よりも不純物濃度の高いＰ型（ｐ）とされている。この電荷障壁部２６の不純物濃度は、１．５×１０１７ｃｍ−３以上、３．０×１０１８ｃｍ−３以下とすることが好ましく、本実施形態では、３．０×１０１７ｃｍ−３とされている。電荷障壁部２６は、本発明の特徴部分であり、この電荷障壁部２６により、半導体基板２０の厚さ方向におけるポテンシャルは、電荷保持部２２を底とする量子井戸状とされる。電荷障壁部２６の具体的な作用効果については後述する。
【００２４】
ＦＤ部２３は、リン等の不純物ドープにより、電荷保持部２２よりも高濃度のＮ型（ｎ＋）とされている。ＦＤ部２３は、光電変換部２１および電荷保持部２２とは離間して設けられている。そして、ＦＤ部２３にはソースフォロワ回路２７が接続されている。本実施形態におけるソースフォロワ回路２７は、３つのトランジスタＴｒ１、Ｔｒ２、Ｔｒ３が直列に接続されて構成されている。トランジスタＴｒ１のゲートはＦＤ部２３に接続され、ドレインは電源電位（図２中、ＶＤＤと記載）に接続されている。トランジスタＴｒ２のゲートは行選択線１０ｂにより垂直駆動回路１２に接続され、ドレインはトランジスタＴｒ１のソースに接続されている。なお、トランジスタＴｒ２のゲートに接続された行選択線１０ｂには、トランジスタＴｒ２のオン／オフを制御するクロックパルス（図２中、ＳＥＬと記載）が入力される。トランジスタＴｒ３のゲートは定電圧源２８に接続され、ドレインはトランジスタＴｒ２のソースに接続されている。なお、トランジスタＴｒ３のソースは接地されている。すなわち、トランジスタＴｒ３は定電流源として機能する。そして、トランジスタＴｒ２のソース（トランジスタＴｒ３のドレイン）には、列信号線１０ｃが接続されている。
【００２５】
ＦＤ部２３は、電荷保持部２２から転送された電荷により、その電位が変化する。行選択線１０ｂに所定の電圧が印加された状態（信号を読み出す対象とされている状態）においては、トランジスタＴｒ２がオン状態であり、ＦＤ部２３の電位の変化に対応した電流が列信号線１０ｃに流れる。なお、行選択線１０ｂに所定電圧が印加されず、トランジスタＴｒ２がオフの状態では、ＦＤ部２３の電位の変化に伴う列信号線１０ｃに流れる電流の変化はない。
【００２６】
ＲＤ部２４は、リン等の不純物ドープにより、ＦＤ部２３とほぼ同濃度のＮ型（ｎ＋）とされている。ＲＤ部２４は、光電変換部２１、電荷保持部２２、および、ＦＤ部２３とは離間して設けられ、定電圧源（図２中、ＶＲＤと記載）に接続されることにより所定の電位とされている。なお、本実施形態では、ＶＲＤがＶＤＤと同一の電源から供給されるように構成されている。ＦＤ部２３に蓄積された電荷は、後述するリセット動作により、ＲＤ部２４に掃き捨てられ、ＦＤ部２３はＲＤ部２４と同電位とされる。
【００２７】
また、単位画素１０は、垂直駆動回路１２により所定のタイミングでオン／オフ動作を行う複数のゲート電極を有している。具体的には、転送ゲート電極３０、増倍ゲート電極３１、読出しゲート（ＲＯＧ）電極３２、および、リセットゲート（ＲＧ）電極３３、を有している。本実施形態では、これら各ゲート電極３０，３１，３２，３３として、不純物ドープによりＮ型とされたポリシリコンを用いている。
【００２８】
転送ゲート電極３０は、半導体基板２０の一面２０ａであって、光電変換部２１と電荷保持部２２との間の領域に、絶縁膜３４を介して形成されている。そして、転送ゲート電極３０は、行転送線１０ａのうち、転送配線３５と接続されて、垂直駆動回路１２によりクロックパルス（図２中、Ｖｔｒと記載）が印加される。
【００２９】
増倍ゲート電極３１は、少なくとも一部が電荷保持部２２とオーバーラップするようにして容量結合されつつ、半導体基板２０の一面２０ａに、絶縁膜３４を介して形成されている。そして、増倍ゲート電極３１は、行転送線１０ａのうち、増倍ゲート配線３６と接続されて、垂直駆動回路１２によりクロックパルス（図２中、ＶＭＧと記載）が印加される。
【００３０】
ＲＯＧ電極３２は、半導体基板２０の一面２０ａであって、電荷保持部２２とＦＤ部２３との間の領域に、絶縁膜３４を介して形成されている。そして、ＲＯＧ電極３２は、行転送線１０ａのうち、読出しゲート（ＲＯＧ）配線３７と接続されて、垂直駆動回路１２によりクロックパルス（図２中、ＶＲＯＧと記載）が印加される。
【００３１】
ＲＧ電極３３は、半導体基板２０の一面２０ａであって、ＦＤ部２３とＲＤ部２４との間の領域に、絶縁膜３４を介して形成されている。そして、ＲＧ電極３３は、行転送線１０ａのうち、リセットゲート（ＲＧ）配線３８と接続されて、垂直駆動回路１２によりクロックパルス（図２中、ＶＲＧと記載）が印加される。
【００３２】
また、本実施形態において、画素１０には、半導体基板２０の一面２０ａ側であって、入射する光により光電変換を行う光電変換部２１以外の領域に、光を遮るための遮光膜３９が形成されている。この遮光膜３９は、例えばアルミニウムで形成されており、センサアレイ１１を覆うように形成されつつ、光電変換部２１および正孔蓄積層２５に対応する部分が開口している。
【００３３】
なお、単位画素１０と別の単位画素１０との間は、図示しない素子分離領域により電気的に分離されている。素子分離領域としては、絶縁膜（例えば、ＬＯＣＯＳ酸化による酸化膜）や、半導体基板２０および電荷障壁部２６よりも高濃度のＰ型とされた不純物領域とすることができる。
【００３４】
次に、図３および図４を参照して、本実施形態に係る単位画素１０の具体的なレイアウト構成について説明する。
【００３５】
図３に示すように、単位画素１０内において、転送ゲート電極３０、増倍ゲート電極３１、ＲＯＧ電極３２、ＲＧ電極３３が、この順で並設されている。そして、各ゲート電極３０，３１，３２，３３にクロックパルス（Ｖｔｒ，ＶＭＧ，ＶＲＯＧ，ＶＲＧ）を印加するための行転送線１０ａが形成されている。具体的には、行転送線１０ａのうち、転送配線３５がコンタクト３５ａを介して転送ゲート電極３０に接続されている。また、増倍ゲート配線３６がコンタクト３６ａを介して増倍ゲート電極３１に接続されている。また、ＲＯＧ配線３７がコンタクト３７ａを介してＲＯＧ電極３２に接続されている。また、ＲＧ配線３８がコンタクト３８ａを介してＲＧ電極３３に接続されている。
【００３６】
また、ソースフォロワ回路２７を含む周辺回路が半導体基板２０に形成され、コンタクト２７ａを介してＦＤ部２３に接続されている。ソースフォロワ回路２７は、行選択線１０ｂにも、コンタクト２７ｂを介して接続されている。また、ソースフォロワ回路２７は、列信号線１０ｃおよび電源電位線４０にも、それぞれ、コンタクト２７ｃおよびコンタクト４０ａを介して接続されている。なお、本実施形態では、電源電位線４０が、コンタクト４０ｂを介して、ＲＤ部２４にも接続されている。なお、図３においては、ＲＤ部２４の図示を省略している。
【００３７】
なお、本実施形態において、行転送線１０ａおよび行選択線１０ｂは、各ゲート電極３０，３１，３２，３３の並設方向に延びて形成され、垂直駆動回路１２に接続されている。そして、列信号線１０ｃおよび電源電位線４０は、行転送線１０ａおよび行選択線１０ｂに直交する方向に延び、水平駆動回路１４に接続されている。
【００３８】
なお、図２に示すように、本実施形態において、増倍ゲート電極３１は、電荷障壁部２６の一部のみとオーバーラップして形成されている。具体的には、各ゲート電極３０，３１，３２，３３の並設方向において、増倍ゲート電極３１の幅が、電荷障壁部２６の幅よりも小さくされている。そして、半導体基板２０の一面２０ａにおいて、電荷障壁部２６が、増倍ゲート電極３１と転送ゲート電極３０の間の領域および増倍ゲート電極３１とＲＯＧ電極３２の間の領域に露出している。
【００３９】
次に、図４〜図１１を参照して、本実施形態に係る固体撮像素子の駆動方法を説明する。
【００４０】
図４は、本実施形態における固体撮像素子を駆動するためのタイミングチャートの一例を示したものである。横軸は時間に相当し、各ゲート電極に印加するクロックパルス（Ｖｔｒ，ＶＭＧ，ＶＲＯＧ，ＶＲＧ）、および、行選択線１０ｂに印加して、トランジスタＴｒ２のオン／オフを制御するクロックパルス（ＳＥＬ）の状態を時系列で示している。すなわち、ある時刻において、各ゲート電極にＨｉｇｈバイアスおよびＬｏｗバイアスのいずれが印加されているかを示している。なお、本実施形態において、電荷の転送に関わるゲート電極３０，３２，３３に印加されるクロックパルスＶｔｒ、ＶＲＯＧ、ＶＲＧは、Ｈｉｇｈバイアスが３．３Ｖ程度、Ｌｏｗバイアスが０Ｖ（グランド電位）とされている。また、電荷の増倍に関わる増倍ゲート電極３１に印加されるクロックパルスであるＶＭＧは、Ｈｉｇｈバイアスが５Ｖ程度、Ｌｏｗバイアスが０Ｖとされている。そして、ＳＥＬは、Ｈｉｇｈバイアスが、ソースフォロワ回路２７のトランジスタＴｒ２がオンする程度とされ、Ｌｏｗバイアスが０Ｖとされている。以下、時刻ごとに駆動の様子を説明する。
【００４１】
時刻ｔ０では、図４に示すように、クロックパルスＶｔｒ，ＶＭＧ，ＶＲＯＧ，ＳＥＬをＬｏｗバイアスとし、ＶＲＧをＨｉｇｈバイアスとする。光電変換部２１、電荷保持部２２、ＦＤ部２３、ＲＤ部２４のゲート電極の並設方向におけるポテンシャルは、各部位の不純物濃度の差異を反映した形状となる。すなわち、図５に示すように、電荷保持部２２は、光電変換部２１よりもポテンシャルが深く（電位としては高く）なる。また、ＦＤ部２３は、電荷保持部２２よりもポテンシャルが深くなり、ＲＤ部２４のポテンシャルは、ＦＤ部２３とほぼ同等となる。そして、時刻ｔ０において、転送ゲート電極３０およびＲＯＧ電極３２の直下の領域におけるポテンシャルは、ほぼグランド電位となる。このため、光電変換部２１と電荷保持部２２とは電気的に分離されている。一方、ＶＲＧをＨｉｇｈバイアスとしているため、ＲＧ電極３３直下のポテンシャルが深化する。このため、ＦＤ部２３とＲＤ部２４とは、電気的に接続されて同電位となっている。なお、光電変換部２１は、転送ゲート電極３０直下の領域の電位がほぼグランド電位であるため、光電変換部２１を底とする量子井戸を形成する。このため、光電変換部２１には、入射した光が光電変換されて生じた信号電荷１００が蓄積されている。
【００４２】
時刻ｔ１〜時刻ｔ２では、図４に示すように、ＶｔｒをＬｏｗバイアスからＨｉｇｈバイアスとする。この状態では、転送ゲート電極３０直下の領域のポテンシャルが深く（電位が高く）なる。このため、光電変換部２１に蓄積された信号電荷１００は、フリンジ電界ドリフトおよび自己誘起ドリフトにより、電荷保持部２２に転送される。
【００４３】
時刻ｔ２では、ＶｔｒをＨｉｇｈバイアスからＬｏｗバイアスとする。これにより、図６に示すように、転送ゲート電極３０直下のポテンシャルはほぼグランド電位となり、光電変換部２１および電荷保持部２２は、他の各部位と電気的に分離された量子井戸となる。したがって、電荷保持部２２において、光電変換部２１から転送された信号電荷１００が保持されるとともに、光電変換部２１においては、入射した光が光電変換により電荷に変換されて、新たな信号電荷２００が蓄積され始める。すなわち、ＶｔｒをＬｏｗバイアスとしたときより、特許請求の範囲に記載の、蓄積期間が開始される。
【００４４】
また、電荷保持部２２と絶縁膜３４との間には、半導体基板２０の一面２０ａに露出するように、電荷障壁部２６が形成されている。このため、半導体基板２０の厚さ方向のポテンシャルは、図７に示すように、絶縁膜３４および電荷障壁部２６において、ほぼグランド電位となり、電荷保持部２２において、電荷障壁部２６よりも深くなり（正の電位となり）、半導体基板２０の厚さ方向において一面２０ａから遠くなるほど、浅くなる（グランド電位に近づく）。すなわち、電荷保持部２２を底とする量子井戸状となる。したがって、信号電荷１００は、半導体基板２０の厚さ方向においても、電荷保持部２２に保持される。なお、本実施形態では、増倍ゲート電極３１として、Ｎ型とされたポリシリコンを用いているため、絶縁膜３４と増倍ゲート電極３１の界面の電位は、わずかに正となる。
【００４５】
時刻ｔ３〜時刻ｔ４では、図４に示すように、ＶＭＧとして、Ｈｉｇｈバイアスを複数回印加する。このクロックパルスのうち、ＬｏｗバイアスからＨｉｇｈバイアスを経て、再びＬｏｗバイアスとなる、一つのパルスを、増倍ゲート電極３１に印加した場合の駆動の様子を、図７〜図９を参照して詳しく説明する。
【００４６】
まず、ＶＭＧをＬｏｗバイアスとしている場合、上述の通り、信号電荷１００は、電荷保持部２２に保持されている（図７）。
【００４７】
その後、ＶＭＧがＬｏｗバイアスからＨｉｇｈバイアスに遷移する過渡状態においては、図８に示すように、半導体基板２０の一面２０ａのポテンシャルが深く（電位が上昇）なりつつ、電荷障壁部２６のポテンシャルが、電荷保持部２２よりも浅い状態を保つことができる。このため、電荷保持部２２に信号電荷１００を保持したまま、電荷障壁部２６に形成されるポテンシャル障壁よりも一面２０ａ側の領域において、電荷のアバランシェ増倍が可能な電界を得ることができる。
【００４８】
そして、ＶＭＧがＨｉｇｈバイアスになると、図９に示すように、電荷障壁部２６のポテンシャルが電荷保持部２２よりも深くなり、電荷保持部２２に蓄積されていた信号電荷１００が一面２０ａに向かって加速される。これにより、信号電荷１００のアバランシェ増倍が行われる。
【００４９】
その後、ＶＭＧがＨｉｇｈバイアスからＬｏｗバイアスに遷移する過渡状態において、半導体基板２０の厚さ方向のポテンシャルは、ＶＭＧがＬｏｗバイアスからＨｉｇｈバイアスに遷移する過渡状態（図８）と同様の形状となる。このとき、信号電荷１００は、電荷障壁部２６に形成されるポテンシャル障壁よりも一面２０ａ側に存在している。
【００５０】
その後、ＶＭＧがＬｏｗバイアスになると、絶縁膜３４および電荷障壁部２６における電位は、ほぼグランド電位となり、図７に示すような、電荷保持部２２を底とする量子井戸状となる。信号電荷１００は、フリンジ電界ドリフトおよび自己誘起ドリフトにより、電荷障壁部２６よりも一面２０ａ側の領域から、電荷保持部２２へ転送される。
【００５１】
以上のように、ＶＭＧをＬｏｗバイアスからＨｉｇｈバイアスに変化させることにより、電荷保持部２２の蓄積された信号電荷１００をアバランシェ増倍させることができる。そして、ＶＭＧをＨｉｇｈバイアスからＬｏｗバイアスに変化させることにより、増倍された信号電荷１００を再び電荷保持部２２で保持することができる。
【００５２】
時刻ｔ３〜時刻ｔ４では、ＶＭＧとして、Ｈｉｇｈバイアスを複数回印加することにより、光電変換により得られた電荷を増倍させることができる。この期間（ｔ４−ｔ３）は特許請求の範囲における、増倍期間、に相当する。
【００５３】
時刻ｔ５では、ＶＲＧをＨｉｇｈバイアスからＬｏｗバイアスとする。これにより、図１０に示すように、ＲＧ電極３３直下の領域におけるポテンシャルが浅くなり、電位として、ほぼグランド電位となる。時刻ｔ５では、ＶＲＯＧもＬｏｗバイアスとされているため、ＦＤ部２３は、電荷保持部２２およびＲＤ部２４と電気的に分離されている。すなわち、ＦＤ部２３は量子井戸を形成している。
【００５４】
時刻ｔ５〜時刻ｔ６では、行選択線１０ｂに印加されるクロックパルスであるＳＥＬをＬｏｗバイアスからＨｉｇｈバイアスとする。これにより、ソースフォロワ回路２７におけるトランジスタＴｒ２がオン状態となり、ＦＤ部２３に接続されたトランジスタＴｒ１のゲート電圧の変化に伴って、列信号線１０ｃに流れる電流を変化させることができる。
【００５５】
時刻ｔ６〜時刻ｔ７では、ＶＲＯＧをＬｏｗバイアスからＨｉｇｈバイアスとする。これにより、図１１に示すように、ＲＯＧ電極３２の直下のポテンシャルを深化させ、電荷保持部２２に蓄積された信号電荷１００をＦＤ部２３へ転送する。信号電荷１００がＦＤ部２３に蓄積されるため、ソースフォロワ回路２７に接続されたトランジスタＴｒ１のゲート電圧が変化する。具体的には、ＦＤ部２３の電位、すなわち、トランジスタＴｒ１のゲート電圧は、信号電荷１００が蓄積される前に較べて低下する。時刻ｔ６〜時刻ｔ７においては、ＳＥＬがＨｉｇｈバイアスであるため、ＦＤ部２３の電位の低下に伴って、列信号線１０ｃに流れる電流が低下する。この電流の低下量は、ＦＤ部２３に転送される信号電荷１００の量に依存する。すなわち、画素１０に入射した光の量が、列信号線１０ｃ電流の低下量に変換されたことになる。
【００５６】
時刻ｔ７において、ＶＲＯＧをＬｏｗバイアスとすることにより、再びＦＤ部２３を量子井戸状とする。このため、時刻ｔ７において、信号電荷１００はＦＤ部２３に保持される。
【００５７】
時刻ｔ７〜時刻ｔ８では、ＳＥＬをＨｉｇｈバイアスからＬｏｗバイアスとし、ＦＤ部２３の電位の変化が列信号線１０ｃに影響しないようにする。
【００５８】
そして、時刻ｔ８において、ＲＧをＬｏｗバイアスからＨｉｇｈバイアスとする。これにより、ＦＤ部２３に保持されていた信号電荷１００は、ＲＤ部２４へ掃き捨てられ、ＦＤ部２３はＲＤ部と同電位（ＶＲＤ）となる。時刻ｔ８の半導体基板２０内におけるポテンシャル形状は、時刻ｔ０におけるポテンシャル形状と同一である。
【００５９】
上記した時刻ｔ０〜時刻ｔ８の動作を繰り返し行うことにより、センサアレイ１１に入射した光を、電圧信号として連続的に出力することができる。なお、時刻ｔ２においてＶｔｒがＨｉｇｈバイアスからＬｏｗバイアスとなってから、時刻ｔ８を経て、時刻ｔ１においてＶｔｒがＬｏｗバイアスからＨｉｇｈバイアスとなるまでの期間は、光電変換部２１において光が電荷に変換されつつ蓄積される期間である。これは、特許請求の範囲における、蓄積期間、に相当する。
【００６０】
次に、本実施形態に係る固体撮像素子の作用効果を説明する。
【００６１】
本実施形態では、半導体基板２０の一面２０ａ側表層に電荷障壁部２６が形成され、この電荷障壁部２６に接しつつ、一面２０ａに対して電荷障壁部２６よりも深い位置に電荷保持部２２が形成されている。このため、増倍ゲート電極３１に印加されるクロックパルスＶＭＧがＬｏｗバイアスの場合には、半導体基板２０の厚さ方向におけるポテンシャル形状は、電荷保持部２２を底とし、電荷障壁部２６および半導体基板２０の電荷保持部２２より深い領域を障壁とする量子井戸状になっている。したがって、電荷保持部２２に転送される電荷を、半導体基板２０の一面２０ａ側に移動させることなく、電荷保持部２２に蓄積させることができる。そして、前述したように、ＶＭＧをＬｏｗバイアスからＨｉｇｈバイアスに遷移させる過渡状態で、電荷保持部２２に電荷を保持しつつ、電荷障壁部２６に電荷のアバランシェ増倍が可能な電界を形成することができる。そして、ＶＭＧをＨｉｇｈバイアスとすることにより、電荷を半導体基板２０の厚さ方向に加速して増倍させることができる。すなわち、電荷の蓄積と増倍を同一の電極で行うことができる。したがって、特許文献１に記載のような、増倍のための電荷の加速を厚さ方向に直交する方向で行う場合に較べて、ゲート電極の数を低減することができる。換言すれば、半導体基板２０の一面２０ａのうち、電荷を増倍する動作に必要な領域の面積を減らすことができる。したがって、単位画素１０の小型化を実現することができる。
【００６２】
また、本実施形態では、電荷の蓄積と増倍を同一の電極、すなわち増倍ゲート電極３１により行うことができる。このため、特許文献１に記載のように、異なる電極間で電荷を加速して増倍を行う構成に較べて、電荷の加速に要する距離を短くすることができる。すなわち、電荷の加速を同一の電位差で行う場合でも、電界を大きくすることができる。換言すれば、アバランシェ増倍に必要な電界を得るために、増倍ゲート電極３１に印加する電圧（ＶＭＧのＨｉｇｈバイアス）を、異なる電極間で電荷を加速して増倍を行う構成に較べて、小さくすることができる。なお、本実施形態の構成においては、ＶＭＧのＨｉｇｈバイアスは５Ｖ〜８Ｖ程度とすることができ、特許文献１に記載の構成における増倍ゲート電極の電圧（１５Ｖ以上）よりも大幅に低減することができる。
【００６３】
なお、上述したように、本実施形態において、電荷障壁部２６の不純物濃度が、１．５×１０１７ｃｍ−３以上、３．０×１０１８ｃｍ−３以下であることが好ましい。この濃度範囲は、発明者がコンピュータシミュレーションを実施して得た結果である。具体的には、図１２に示すように、半導体基板２０のうち、電荷障壁部２６の電界強度の不純物濃度依存性をシミュレーションした結果である。縦軸に相当する電界強度とは、電荷障壁部２６の半導体基板２０の厚さ方向における電界の最大値であり、横軸に相当する不純物濃度とは、電荷障壁部２６にドープするホウ素等の不純物濃度である。電界強度は不純物濃度の増加とともに増加する。電荷のアバランシェ増倍に必要な電界は、２×１０５Ｖ・ｃｍ−１以上である。また、電荷障壁部２６から、電荷障壁部２６と増倍ゲート電極３１との間に形成された絶縁膜３４へのトンネルブレークダウンが発生しない電界は、１×１０６Ｖ・ｃｍ−１以下である。したがって、電荷障壁部２６の電界は、上記範囲内に設定されることが好ましく、この電界範囲から、１．５×１０１７ｃｍ−３以上、３．０×１０１８ｃｍ−３以下という好ましい濃度範囲が得られる。なお、このシミュレーションは、電荷保持部２２と電荷障壁部２６の界面が、一面２０ａから約０．２μｍの距離に形成された条件で実施されたものであるが、電荷障壁部２６が強反転している状況において、電界の最大値は、電荷保持部２２と電荷障壁部２６の界面の一面２０ａからの距離にほとんど依存しない。このため、好ましい濃度範囲（１．５×１０１７ｃｍ−３以上、３．０×１０１８ｃｍ−３以下）は、電荷保持部２２と電荷障壁部２６の界面の一面２０ａからの距離が０．２μｍの場合に限定されるものではない。
【００６４】
また、本実施形態では、光電変換部２１と電荷保持部２２とが離間して形成され、半導体基板２０の一面２０ａのうち、光電変換部２１と電荷保持部２２とが形成された部分の間の領域に、絶縁膜３４を介して形成された転送ゲート電極３０を有している。
【００６５】
このため、光電変換部２１から電荷保持部２２への電荷の転送を、転送ゲート電極３０に印加する電圧により制御することができる。具体的には、転送ゲート電極３０に印加するＶｔｒをＨｉｇｈバイアスとすれば光電変換部２１から電荷保持部２２へ電荷を転送でき、ＶｔｒをＬｏｗバイアスとすれば、電荷保持部２２を光電変換部２１と電気的に分離することができる。加えて、電荷保持部２２とＦＤ部２３との間に形成されたＲＯＧ電極３２にＬｏｗバイアスを印加した状態であれば、電荷保持部２２とＦＤ部２３も電気的に分離された状態となる。このような構成では、光電変換部２１で光電変換された電荷を一時的に蓄積させた後に、所定の順番をもって信号電荷１００を電圧として出力することができる。すなわち、複数の画素１０に対して露光の同時性を確保することができ、グローバル露光を実現することができる。
【００６６】
また、本実施形態では、電荷障壁部２６のうち、一部のみが増倍ゲート電極３１とオーバーラップするように形成されている。換言すれば、電荷障壁部２６は、半導体基板２０の一面２０ａにおいて、増倍ゲート電極３１とオーバーラップしている部分を除く部分が一面２０ａに露出するように形成される。すなわち、図１３に示すように、増倍ゲート電極３１のうち、少なくとも一方の端部３１ａは、電荷障壁部２６と半導体基板２０との境界よりも電荷障壁部２６側に位置している。これによれば、電荷を増倍させるために、増倍ゲート電極３１に印加するクロックパルスＶＭＧをＬｏｗバイアスからＨｉｇｈバイアスに遷移させる過渡状態において、電荷障壁部２６と半導体基板２０との界面近傍におけるポテンシャルディップの発生を抑制することができる。
【００６７】
本効果について、図１３および図１４を参照して説明する。なお、図１３および図１４において、ポテンシャル図中の二点破線Ａは、電荷保持部２２のポテンシャルを、一点破線Ｂは、ＶＭＧがＬｏｗバイアスの場合の電荷障壁部２６のポテンシャルを、実線ＣはＶＭＧがＨｉｇｈバイアスに至るまでの過渡状態における電荷障壁部２６のポテンシャルを、それぞれ表している。
【００６８】
増倍ゲート電極３１に電圧を印加すると、増倍ゲート電極３１の絶縁膜３４と接触している部分のうち、端部３１ａに電界が集中する。このため、例えば、図１４のように、端部３１ａと、電荷障壁部２６と半導体基板２０との界面と、が面一となっている構成では、一面２０ａ側表層において、電荷障壁部２６よりも不純物濃度が低い半導体基板２０側のポテンシャルが、電荷障壁部２６よりも深くなる（図１４の実線Ｃ）。すなわち、電荷障壁部２６と半導体基板２０との界面にポテンシャルディップが発生してしまう。このため、ＶＭＧがＨｉｇｈバイアスとなる前に、電荷保持部２２に蓄積された電荷の一部が半導体基板２０の一面２０ａ側に生じたポテンシャルディップに移動してしまう。その後、ＶＭＧがＨｉｇｈバイアスとなっても、ポテンシャルディップと電荷障壁部２６との電位差は、電荷保持部２２と電荷障壁部２６との電位差よりも小さくなるため、電荷の増倍効率が低下する虞がある。これに対して、図１３に示すように、増倍ゲート電極３１の端部３１ａが、電荷障壁部２６と半導体基板２０との境界よりも電荷障壁部２６側に位置するように形成されることにより、ポテンシャルディップの発生を抑制することができる。
【００６９】
なお、本実施形態のように、各ゲート電極３０，３１，３２，３３がこの順で並設された構成では、並設方向において、増倍ゲート電極３１の幅が、電荷障壁部２６の幅よりも小さくされていることが好ましい。すなわち、半導体基板２０の一面２０ａにおいて、電荷障壁部２６が、増倍ゲート電極３１と転送ゲート電極３０の間の領域および増倍ゲート電極３１とＲＯＧ電極３２の間の領域に露出していることが好ましい。これは、増倍ゲート電極３１と転送ゲート電極３０の間の領域が、前述の素子分離領域に較べて不純物濃度が低いため（あるいは、絶縁膜のように絶縁性でないため）にポテンシャルディップが生じやすいためである。このため、本実施形態のように、並設方向において、増倍ゲート電極３１の幅が、電荷障壁部２６の幅よりも小さくされていることにより、増倍ゲート電極３１と転送ゲート電極３０の間の領域および増倍ゲート電極３１とＲＯＧ電極３２の間の領域においてポテンシャルディップを生じにくくできる。したがって、効果的に電荷を増倍させることができる。
【００７０】
また、本実施形態では、増倍期間において、増倍ゲート電極３１に、ＶＭＧとして、Ｈｉｇｈバイアスを２回以上印加する。このため、ＶＭＧのＨｉｇｈバイアスの期間が１回である場合に較べて、効果的に電荷の増倍を行うことができる。また、Ｈｉｇｈバイアスを印加する回数を任意に設定することができ、電荷の増倍量を設計者が任意に設定することができる。
【００７１】
また、本実施形態における単位画素１０は、ソースフォロワ回路２７が接続されたＦＤ部２３、ＲＤ部２４を有し、電荷を転送するためのＲＯＧ電極３２、および、ＲＧ電極３３を備えている。そして、本実施形態における固体撮像素子は、この単位画素１０が二次元マトリクス状に並んだエリアセンサとしてのＣＭＯＳイメージセンサとすることができる。
【００７２】
（第１実施形態の変形例）
なお、本実施形態では、半導体基板２０のうち、転送ゲート電極３０直下の領域は、Ｐ導電型（ｐ−）とされている例を示したが、当該領域は、図１５に示すように、光電変換部２１よりも不純物濃度の低いＮ導電型（ｎ−−）とされた低濃度領域５０を有することが好ましい。このような構成とすることにより、転送ゲート電極３０直下の領域のポテンシャルを深くすることができ、光電変換部２１と電荷保持部２２との間のフリンジ電界を大きくすることができる。これにより、光電変換部２１から電荷保持部２２へ電荷を転送する際の電荷の転送残し量を低減することができる。
【００７３】
（第２実施形態）
第１実施形態では、光電変換部２１と電荷保持部２２とが互いに離間して形成された例を示した。しかしながら、上記例に限定されるものではない。例えば、図１６に示すように、光電変換部２１と電荷保持部２２とが隣接して形成された構成とすることができる。
【００７４】
このような構成では、光電変換部２１で光電変換により生じた電荷が、発生した時点から電荷保持部２２に転送される。そして、所定の露光時間を経た後に、増倍ゲート電極３１にクロックパルスＶＭＧを印加することにより、電荷の増倍を行う。本実施形態に係る画素１０は、第１実施形態に対して、転送ゲート電極３０を有していない。このため、第１実施形態に記載の構成に較べて、単位画素１０におけるゲート電極の数を減らすことができる。したがって、画素サイズを小型化することができる。あるいは、転送ゲート電極３０を設ける必要がないため、単位画素１０に占める、ゲート電極を配置するための面積を低減でき、感度向上のために光電変換部２１の面積を増大させることができる。また、転送ゲート電極３０に印加するクロックパルスＶｔｒを制御する必要がないため、ＴＧ１６を含むロジック回路の構成を単純化できる。
【００７５】
（第３実施形態）
第１実施形態および第２実施形態では、光電変換部２１と電荷保持部２２とが独立して形成された例を示した。しかしながら、上記例に限定されるものではない。例えば、図１７に示すように、光電変換部２１と電荷保持部２２とが同一の領域に形成されてもよい。換言すれば、光電変換部２１が電荷保持部２２を兼用する構成である。この構成では、光電変換部２１上に絶縁膜３４と増倍ゲート電極３１が形成される。
【００７６】
このような構成では、正孔蓄積層２５が電荷障壁部２６に相当する。光電変換部２１が形成された部分の、半導体基板２０の厚さ方向におけるポテンシャルは、第１実施形態における電荷保持部２２が形成された部分におけるポテンシャルと略同一であり、増倍ゲート電極３１にクロックパルスＶＭＧを印加することにより、電荷を増倍させることができる。
【００７７】
本実施形態においても、第２実施形態と同様、画素１０が転送ゲート電極３０を有さない。このため、第１実施形態に記載の構成に較べて、単位画素１０におけるゲート電極の数を減らすことができる。また、光電変換部２１が電荷保持部２２を兼用する。したがって、画素サイズを、第２実施形態に較べて、さらに小型化することができる。あるいは、単位画素１０に占める、ゲート電極を配置するための面積を低減でき、感度向上のために光電変換部２１の面積を増大させることができる。また、転送ゲート電極３０に印加するクロックパルスＶｔｒを制御する必要がないため、ＴＧ１６を含むロジック回路の構成を単純化できる。
【００７８】
（第４実施形態）
上記した各実施形態では、増倍ゲート電極３１が半導体基板２０の一面２０ａ上に、絶縁膜３４を介して形成される例を示した。これに対して、本実施形態では、図１８に示すように、増倍ゲート電極３１が、半導体基板において、半導体基板２０の厚さ方向にトレンチ状に形成される。
【００７９】
本実施形態は、第３実施形態と同様に、光電変換部２１と電荷保持部２２とが同一の領域に形成され、光電変換部２１が電荷保持部２２を兼用する構成である。すなわち、正孔蓄積層２５が電荷障壁部２６を兼用している。本実施形態における増倍ゲート電極３１は、一部が半導体基板２０の一面２０ａに露出しつつ、正孔蓄積層２５に内包されるように形成される。そして、絶縁膜３４が増倍ゲート電極３１と正孔蓄積層２５との間に介在されている。また、本実施形態における増倍ゲート電極３１は、図１９に示すように、光電変換部２１（電荷保持部２２）を取り囲むように形成されている。すなわち、図２０に示すように、増倍ゲート電極３１が、光電変換部２１、ＦＤ部２３、ＲＤ部２４の並び方向に直交し、且つ、一面２０ａに沿う方向においても、光電変換部２１（電荷保持部２２）を挟むようになっている。なお、図１９中のＸＶＩＩＩ−ＸＶＩＩＩ断面が図１８に示す断面図に相当する。また、図１９のＸＸ−ＸＸ断面が図２０に示す断面図に相当する。
【００８０】
本実施形態に係る構成においては、図１８に示すように、増倍ゲート電極３１、絶縁膜３４、正孔蓄積層２５（電荷障壁部２６）、および、光電変換部２１（電荷保持部２２）がこの順で、一面２０ａに沿う方向に並設されている。このため、これらの並設方向におけるポテンシャルは、図２１に示すように、光電変換部２１（電荷保持部２２）にポテンシャル井戸が形成されるような形状となる。これは、上記した各実施形態における、電荷保持部２２が形成された部分の、半導体基板２０の厚さ方向におけるポテンシャルと同様のポテンシャル形状である。したがって、増倍ゲート電極３１にクロックパルスＶＭＧを印加することにより、電荷を増倍させることができる。なお、図２１に示すポテンシャルは、図１８に示すＸＸＩ方向のポテンシャルである。
【００８１】
また、増倍ゲート電極３１をトレンチ状とすることにより、増倍ゲート電極３１および絶縁膜３４が入射光を遮ることを防ぐことができる。したがって、とくに、第３実施形態や本実施形態のように、光電変換部２１が電荷保持部２２を兼用するような構成の場合にあっては、光電変換部２１への入射光量を確保することができる。
【００８２】
なお、本実施形態では、図１９に示すように、増倍ゲート電極３１が光電変換部２１（電荷保持部２２）を取り囲むように形成されている例を示したが、トレンチ状の増倍ゲート電極３１と電荷保持部２２との間に電荷障壁部２６と絶縁膜３４が介在されている構成であれば良い。ただし、本実施形態のように、増倍ゲート電極３１の、電荷保持部２２に対向する面積を大きくすることにより、より効果的に電荷の増倍を行うことができる。
【００８３】
（第５実施形態）
上記した各実施形態では、増倍ゲート電極３１に印加されるクロックパルスＶＭＧのＬｏｗバイアスを０Ｖとする例を示した。これに対して、本実施形態では、当該Ｌｏｗバイアスを０Ｖよりも低い電位とする。例えば、Ｌｏｗバイアスを−０．５Ｖとする例を示す。
【００８４】
第１実施形態に記載したように、Ｌｏｗバイアスが０Ｖの例では、増倍ゲート電極３１として、Ｎ型とされたポリシリコンを用いているため、電荷障壁部２６および電荷保持部２２を含む、半導体基板２０の厚さ方向におけるポテンシャルにおいて、絶縁膜３４と増倍ゲート電極３１の界面の電位は、わずかに正となる。このため、電荷保持部２２において、増倍ゲート電極３１に印加するＶＭＧをＨｉｇｈバイアスからＬｏｗバイアスに遷移させる場合、信号電荷１００の増倍のため半導体基板２０の一面２０ａ側に移動していた信号電荷１００の一部が、電荷保持部２２に転送されず、一面２０ａ近傍に残る虞がある。これに対して、本実施形態では、Ｌｏｗバイアスを負値、例えば、−０．５Ｖとする。これにより、図２２に示すように、絶縁膜３４と増倍ゲート電極３１の界面の電位を、グランド電位に近づけることができる。したがって、信号電荷１００を、一面２０ａ近傍に残すことなく、電荷保持部２２へ転送することができる。
【００８５】
（その他の実施形態）
以上、本発明の好ましい実施形態について説明したが、本発明は上述した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
【００８６】
第４実施形態では、増倍ゲート電極３１がトレンチ状とされた画素１０であって、光電変換部２１が電荷保持部２２を兼用する例について示した。しかしながら、光電変換部２１と電荷保持部２２とをそれぞれ独立に有する形態においても、増倍ゲート電極３１をトレンチ状とすることができる。具体的には、光電変換部２１、電荷保持部２２、ＦＤ部２３、およびＲＤ部２４の並び方向に直交し、且つ、一面２０ａに沿う方向において、電荷保持部２２を挟み込むように、トレンチ状の増倍ゲート電極３１が形成される構成としてもよい。
【００８７】
また、増倍ゲート電極３１の形成位置として、図２３に示すように、半導体基板２０の内部に埋め込むような様態とすることもできる。この形態において、半導体基板２０は、例えば、ＳＯＩ基板であり、ＳＯＩ基板を構成する絶縁層を、増倍ゲート電極３１と電荷保持部２２との間に介在させることにより、上記した各実施形態における絶縁膜３４として機能させることができる。そして、電荷保持部２２と絶縁膜３４との間には電荷障壁部２６が形成されている。この形態では、電荷障壁部２６やＦＤ部２３、ＲＤ部２４が半導体基板２０の一面２０ａに露出していないため、表面準位に起因するノイズの影響を抑制することができる。また、光電変換部２１と電荷保持部２２とを共用させる形態に変形した場合においても、第３実施形態のように受光面に増倍ゲート電極３１が配置することなく、電荷の増倍が可能である。また、第４実施形態のように、トレンチを形成するスペースを設けることなく、電荷の増倍が可能である。したがって、第３実施形態および第４実施形態に較べて、さらに画素サイズを小型化することができる。あるいは、単位画素１０に占める、ゲート電極を配置するための面積を低減でき、感度向上のために光電変換部２１の面積を増大させることができる。なお、図２３では、転送ゲート電極３０、ＲＯＧ電極３２、ＲＧ電極３３を半導体基板２０内に埋め込む構成について示したが、増倍ゲート電極３１のみを埋め込み電極としてもよい。
【００８８】
また、上記した各実施形態では、単位画素１０が二次元マトリクス状に並んだエリアセンサの例を示したが、単位画素１０が一次元的に配置されたリニアセンサとして用いることもできる。
【００８９】
また、上記した各実施形態では、単位画素１０の構成要素として、電荷保持部２２に蓄積された電荷の転送先として、ＦＤ部２３（ソースフォロワ回路２７含む）を備え、ＦＤ部２３の電荷のリセットを行うＲＤ部２４を備えるＣＭＯＳイメージセンサの例を示した。しかしながら、上記例に限定されるものではない。例えば、電荷保持部２２に蓄積された電荷の転送先が、電荷結合素子（ＣＣＤ）で構成された垂直レジスタを有するＣＣＤイメージセンサとしてもよい。
【００９０】
また、上記した各実施形態では、半導体基板２０をグランド電位とする例を示したが、上記例に限定されるものではない。ただし、転送ゲート電極３０、増倍ゲート電極３１、ＲＯＧ電極３２、ＲＧ電極３３に印加するクロックパルス（Ｖｔｒ，ＶＭＧ，ＶＲＯＧ，ＶＲＧ）のＬｏｗバイアスは、半導体基板２０の電位以下としておくことが好ましい。
【符号の説明】
【００９１】
１０・・・画素
２０・・・半導体基板
２１・・・光電変換部
２２・・・電荷保持部
２３・・・フローティングディフュージョン（ＦＤ）部
２４・・・リセットドレイン（ＲＤ）部
２６・・・電荷障壁部
２７・・・ソースフォロワ回路
３０・・・転送ゲート電極
３１・・・増倍ゲート電極
３２・・・読出し（ＲＯＧ）電極
３３・・・リセットゲート（ＲＧ）電極
３９・・・遮光膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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