(57)【特許請求の範囲】
【請求項１】
相互接続構造であって、
誘電率が３．０以下の誘電材料（５２）であって、疎水性表面層（５２Ｂ）と、前記誘電材料内に埋め込まれた上面を有する少なくとも１つの導電材料（６０）と、を有する、誘電材料（５２）と、
前記少なくとも１つの導電材料の前記上面上に直接に配置された貴金属キャップ（６２）であって、前記少なくとも１つの導電材料に隣接した前記誘電材料の前記疎水性表面層上に実質的に延出せず、前記誘電材料の前記疎水性表面層上に貴金属残留物が存在しない、貴金属キャップ（６２）と、
を含み、
前記少なくとも１つの導電材料の上面が、前記誘電材料の前記疎水性表面層と実質的に同一平面である、
相互接続構造。
【請求項２】
前記疎水性表面層（５２Ｂ）は、０．２ｎｍ〜１ｎｍの深さを有する、請求項１に記載の相互接続構造。
【請求項３】
前記貴金属キャップが、Ｒｕ、Ｉｒ、Ｒｈ、Ｐｔ、およびそれらの合金から成る群から選択される、請求項１に記載の相互接続構造。
【請求項４】
前記貴金属キャップがＲｕおよびＲｕ合金を含む、請求項３に記載の相互接続構造。
【請求項５】
前記誘電材料（５２）および前記貴金属キャップ（６２）の上に配置された誘電キャッピング層（６４）を更に含む、請求項１に記載の相互接続構造。
【請求項６】
相互接続構造であって、
誘電率が３．０以下の誘電材料（５２）であって、疎水性表面層（５２Ｂ）と、前記誘電材料内に埋め込まれた上面を有する少なくとも１つのＣｕ含有導電材料と、を有する、誘電材料（５２）と、
前記少なくとも１つのＣｕ含有導電材料の前記上面上に直接に配置されたＲｕ含有貴金属キャップ（６２）であって、前記少なくとも１つのＣｕ含有導電材料に隣接した前記誘電材料の前記疎水性表面層上に実質的に延出せず、前記誘電材料の前記疎水性表面層上にＲｕ含有貴金属残留物が存在しない、Ｒｕ含有貴金属キャップ（６２）と、
を含み、
前記少なくとも１つの導電材料の上面が、前記誘電材料の前記疎水性表面層と実質的に同一平面である、
相互接続構造。
【請求項７】
前記疎水性表面層（５２Ｂ）は、０．２ｎｍ〜１ｎｍの深さを有する、請求項６に記載の相互接続構造。
【請求項８】
前記誘電材料および前記貴金属キャップの上に位置する誘電キャッピング層を更に含む、請求項６に記載の相互接続構造。
【請求項９】
相互接続構造を形成する方法であって、
誘電率が３．０以下の誘電材料（５２）であって、前記誘電材料内に埋め込まれた上面を有する少なくとも１つの導電材料（６０）を有する誘電材料（５２）を用意するステップと、
前記誘電材料の露出表面上に疎水性表面層（５２Ｂ）を形成するステップと、
前記少なくとも１つの導電材料の前記上面上に直接に貴金属キャップ（６２）を形成するステップであって、前記貴金属キャップが前記少なくとも１つの導電材料に隣接した前記誘電材料の前記疎水性表面層（５２Ｂ）上に実質的に延出せず、前記貴金属キャップ形成の結果として、前記誘電材料の前記疎水性表面層上に貴金属残留物が生じない、ステップと、
を含み、
前記少なくとも１つの導電材料の上面が、前記誘電材料の前記疎水性表面層と実質的に同一平面である、
方法。
【請求項１０】
前記疎水性表面層（５２Ｂ）は、０．２ｎｍ〜１ｎｍの深さを有する、請求項９に記載の方法。
【請求項１１】
前記貴金属キャップ形成ステップが、３００℃以下の温度で実行される化学堆積プロセスを含む、請求項９に記載の方法。
【請求項１２】
前記化学堆積プロセスが化学気相堆積プロセスまたは原子層堆積を含む、請求項１１に記載の方法。
【請求項１３】
前記誘電材料および前記貴金属キャップの上に配置された誘電キャッピング層を形成するステップを更に含む、請求項９に記載の方法。
【請求項１４】
前記貴金属キャップ形成ステップが、Ｒｕ、Ｉｒ、Ｒｈ、Ｐｔ、およびそれらの合金から１つを選択することを含む、請求項９に記載の方法。
【請求項１５】
前記誘電材料の露出表面上の疎水性表面層形成ステップが水素含有雰囲気における熱処理を含む、請求項９に記載の方法。
【請求項１６】
前記熱処理が１００℃から４５０℃までの温度で実行される、請求項１５に記載の方法。
【請求項１７】
前記水素含有雰囲気が２％から１００％までの水素を含む、請求項１５に記載の方法。
【請求項１８】
前記誘電材料の露出表面上の疎水性表面層形成ステップが、水素含有プラズマにおけるプラズマ処理を含む、請求項９に記載の方法。
【請求項１９】
前記水素含有プラズマが２％から１００％までの水素を含む、請求項１８に記載の方法。
【請求項２０】
相互接続構造を形成する方法であって、
誘電率が３．０以下の誘電材料（５２）であって、前記誘電材料内に埋め込まれた上
面を有する少なくとも１つの導電材料（６０）を有する誘電材料（５２）を用意するステ
ップと、
水素含有雰囲気における熱処理によって、前記誘電材料の露出表面上に疎水性表面層（５２Ｂ）を形成するステップと、
前記少なくとも１つの導電材料の前記上面上に直接に貴金属キャップ（６２）を形成するステップであって、前記貴金属キャップが前記少なくとも１つの導電材料に隣接した前記誘電材料の前記疎水性表面層上に実質的に延出せず、前記貴金属キャップ形成の結果として、前記誘電材料の前記疎水性表面層上に貴金属残留物が生じない、ステップと、
を含み、
前記少なくとも１つの導電材料の上面が、前記誘電材料の前記疎水性表面層と実質的に
同一平面である、
方法。
【請求項２１】
前記疎水性表面層（５２Ｂ）は、０．２ｎｍ〜１ｎｍの深さを有する、請求項２０に記載の方法。
【請求項２２】
前記貴金属キャップ形成ステップが、３００℃以下の温度で実行される化学堆積プロセスを含む、請求項２０に記載の方法。
【請求項２３】
前記誘電材料および前記貴金属キャップの上に配置された誘電キャッピング層を形成するステップを更に含む、請求項２０に記載の方法。
【請求項２４】
前記貴金属キャップ形成ステップが、Ｒｕ、Ｉｒ、Ｒｈ、Ｐｔ、およびそれらの合金から１つを選択することを含む、請求項２０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体相互接続構造およびこれを製造する方法に関する。更に具体的には、本発明は、低誘電率ｋの誘電材料内に埋め込まれた導電材料の表面に対する貴金属キャップの選択性を高めた、エレクトロマイグレーション（ＥＭ）の信頼性を向上させた半導体相互接続構造に関する。
【背景技術】
【０００２】
一般に、半導体デバイスは複数の回路を含み、これらの回路が、半導体基板上に製造された集積回路（ＩＣ）を形成する。基板の表面上に分散した回路要素を接続するために、通常、複雑な信号経路ネットワークがルーティングされる。デバイス全体にわたってこれらの信号を効率的にルーティングするには、例えばシングル・ダマシン（single damascene）またはデュアル・ダマシン（dual damascene）配線構造等の多レベルまたは多層の配列を形成する必要がある。この配線構造は、典型的に銅すなわちＣｕを含む。なぜなら、Ｃｕベースの相互接続では、アルミニウムすなわちＡｌベースの相互接続に比べ、複雑な半導体チップ上の多数のトランジスタ間における信号伝送が高速化するからである。
【０００３】
典型的な相互接続構造内では、金属バイアが半導体基板に対して垂直に延在し、金属ラインが半導体基板に対して水平に延在する。今日のＩＣ製品チップでは、金属ラインおよび金属バイア（例えば導電フィーチャ）を、誘電率が４．０未満の誘電材料に埋め込むことによって、いっそうの信号速度の向上および隣接金属ラインにおける信号（「クロストーク」として知られる）の低減が達成されている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体相互接続構造において、１つの金属障害機構として、エレクトロマイグレーション（ＥＭ：electromigration）が認められている。ＥＭは、１９６０年代から、超大規模集積（ＶＬＳＩ）回路および製造において最も重大な信頼性の問題の１つである。この問題は、プロセスを認定するためのプロセス開発期間中に克服する必要があるだけでなく、チップの寿命全体を通して持続する。高密度の電流によって生じる金属イオン移動のために、相互接続構造の金属導体の内部でボイドが生成される。
【０００５】
金属相互接続における高速拡散経路は、チップ製造のために用いられる全体的な集積方式および方法によって変動するが、金属／ポスト平坦化誘電キャップ界面に沿って移動するＣｕ原子等の金属原子が、ＥＭの寿命予測に重要な役割を果たすことがわかっている。ＥＭ初期ボイドは、まず金属／誘電キャップ界面に核生成し、次いで相互接続の底部へ向かう方向に成長し、最終的に回路デッド開口（circuit dead opening）を生じる。
【０００６】
図１から図４は、ＥＭ障害の様々な段階における従来技術の相互接続構造の図である。これらの図面において、参照番号１２は誘電キャップを示し、参照番号１０は金属相互接続フィーチャを示す。ＥＭ問題をあいまいにすることを回避するために、従来技術の相互接続構造の他の全てのコンポーネントは標示していない。図１は、最初の応力段階における図である。図２は、金属相互接続フィーチャ１０／誘電キャップ１２の界面においてボイド１４の核生成が開始した時を示す。図３は、ボイド１４が導電フィーチャ１０の底部へと成長した時を示す。図４は、ボイド１４が拡大して金属相互接続フィーチャ１０を横切り、回路デッド開口を生じた時を示す。
【０００７】
Ｃｕ／誘電界面をＣｕ／金属界面で置換することによって、エレクトロマイグレーション抵抗を１００倍よりも大きく上昇させることが可能であることが証明されている。従来技術の金属キャップは、通常、例えば相互接続構造のＣｕ導体領域の上に選択的に堆積するＣｏＷＰ等、Ｃｏを含有する合金から成る。かかる選択的堆積金属キャップを利用することに伴う１つの問題は、金属キャップの一部が相互接続誘電材料の隣接表面上まで延出し、そのため、隣接する相互接続間で電気的短絡が生じる恐れがあることである。これは、例えば図５に見られる。図５において、参照番号２０は誘電材料を示し、参照番号２２は誘電材料２０内に埋め込まれた導電材料を示し、参照番号２４はＣｏを含有する金属合金キャップを示し、参照番号２５はＣｏを含有する合金キャップ・プロセスからの金属残留物を示す。
【０００８】
上述のことに加えて、例えばＣｕ等の相互接続導電材料を相互接続誘電材料の表面よりも下にくぼませることによって、相互接続導電材料の表面上に直接に金属キャップを設けることが知られている。かかる構造を、例えば図６に示す。この図において、参照番号２０は相互接続誘電材料を示し、参照番号２２は誘電材料２０内に埋め込まれた相互接続導電材料を示し、参照番号２３は誘電キャップを示し、参照番号２４は金属キャップを示す。この従来技術のくぼみプロセスでは、くぼんだ導電材料の表面上にのみ配置された金属キャップが設けられるが、かかるプロセスは高いプロセス・コストが伴うので、問題となる。
【０００９】
また、一般に相互接続誘電材料の表面を洗浄するために用いられる希釈フッ化水素酸での洗浄の間に、金属キャップの腐食が起こり得ることに言及するのは重要である。これは、特に金属キャップ材料としてＣｏＷＰを用いる場合に観察される。
【００１０】
上述のことに鑑み、ＥＭ障害によって生じる回路デッド開口、および、従来技術の選択的に堆積したＣｏ含有金属キャップを用いる場合に典型的に見られる隣接相互接続構造間の電気的短絡を回避する相互接続構造を設けることが要望されている。
【課題を解決するための手段】
【００１１】
本発明は、ＥＭ信頼性を向上させた回路相互接続構造を提供する。また、本発明は、隣接する相互接続構造間の電気的短絡が回避される相互接続構造を提供する。また、本発明は、信頼性が向上すると共に半導体業界に対する技術的な拡張性が向上した相互接続構造を提供する。
【００１２】
特に、本発明が提供する相互接続構造においては、低ｋ誘電材料内に埋め込まれた導電材料のくぼんでいない表面上に、貴金属含有キャップ層が直接存在する。「低ｋ」という言葉は、本出願全体を通じて、誘電率が約３．０以下の相互接続誘電材料を示すために用いられる。出願人らは、金属キャップ形成前に低ｋ誘電材料の露出表面上に疎水性表面層を形成することによって、導電材料のくぼんでいない表面上での金属キャップの直接の選択的形成を制御するための手段を提供する。すなわち、導電材料のくぼんでいない表面上での金属キャップの形成率が、低ｋ誘電材料の疎水性表面層上でのものよりも高いために、導電材料のくぼんでいない表面上での金属キャップの直接の選択的形成が増強される。
【００１３】
一般的な言い方において、本発明の相互接続構造は、
誘電率が約３．０以下の誘電材料であって、疎水性表面層と、前記誘電材料内に埋め込まれた上面を有する少なくとも１つの導電材料と、を有する、誘電材料と、
前記少なくとも１つの導電材料の前記上面上に直接に配置された貴金属キャップであって、前記少なくとも１つの導電材料に隣接した前記誘電材料の前記疎水性表面層上に実質的に延出せず、前記誘電材料の疎水性表面層上に貴金属残留物が存在しない、貴金属キャップと、
を含む。
【００１４】
本発明において、「実質的に延出しない」という言葉は、誘電材料上に疎水性表面層が存在するために、低ｋ誘電材料上には有効な（net）貴金属が全く堆積されていないかまたは最小限にしか堆積されていないことを示すために用いられる。誘電材料の疎水性表面層上への貴金属キャップの最小限の延出は、５Å未満である。また、誘電材料の疎水性表面層上に、貴金属キャップ堆積からの「残留物」は存在しない。「残留物」とは、誘電材料表面上に貴金属材料の断片が形成しないことを意味する。
【００１５】
本発明の相互接続構造に存在する誘電材料は、誘電率が約３．０以下のいずれかの相互接続誘電材料とすれば良い。例示的に、本発明において用いられる誘電材料は、シルセスキオキサン、少なくともＳｉ、Ｃ、Ｏ、およびＨの原子を含むＣをドーピングした酸化物（すなわちオルガノシリケート）、熱硬化性ポリアリレン・エーテル、またはそれらの多層を含む。誘電材料は、多孔性、非多孔性とすることができ、または、多孔性である領域または表面あるいはその両方と、非多孔性である他の領域または表面あるいはその両方と、を含む場合がある。
【００１６】
本発明においては、誘電材料を水素含有プラズマで処理することによって、更に具体的には水素含有雰囲気において熱処理することによって、誘電材料上に存在する疎水性表面層を形成する。疎水性表面層は、誘電材料の上面から誘電材料の内部まで測定した場合に約２ｎｍ以下の深さを有する。典型的には、疎水性表面層は、誘電材料の内部まで約１から約０．２ｎｍまでの深さを有する。
【００１７】
相互接続構造内に埋め込み導電領域を形成する導電材料は、電気を伝導する能力を有するいずれかの材料を含む。導電領域に存在することができる導電材料の例は、例えば、ポリシリコン、導電金属、導電金属合金、導電金属シリサイド、またはそれらの組み合わせおよび多層を含む。本発明の一実施形態では、導電材料は、例えばＣｕ、Ｗ、またはＡｌ、あるいはそれら全て等の導電金属を含む。本発明の極めて好適な実施形態では、導電材料は、例えばＣｕまたはＣｕ合金（ＡｌＣｕ等）のようなＣｕ含有導電材料を含む。
【００１８】
導電材料は、典型的に、拡散バリアによって誘電材料から分離されている。拡散バリアは、導電材料が誘電材料内に拡散することを防ぐ。導電領域内に存在することができる拡散バリアの例は、例えば、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｒｕ、ＲｕＮ、ＲｕＴａ、ＲｕＴａＮ、ＩｒＴａ、ＩｒＴａＮ、Ｗ、ＷＮ、またはそれらの組み合わせおよび多層を含む。
【００１９】
導電材料は、バイア開口、ライン開口、バイアおよびラインの組み合わせ開口、またはそれらのいずれかの組み合わせ内に存在することができる。
【００２０】
少なくとも１つの導電材料の上に配置されたキャップを参照する場合の「貴金属」という言葉は、腐食または酸化に強いいずれかの金属を含む。本発明において使用可能である好適な貴金属は、Ｒｕ、Ｉｒ、Ｒｈ、Ｐｔ、およびそれらの合金から成る群から選択される。更に具体的には、貴金属キャップとして用いられる貴金属は、ＲｕまたはＲｕ合金を含む。
【００２１】
本発明において、少なくとも１つの導電材料の上面は、相互接続誘電材料の疎水性表面そうと実質的に同一表面である。すなわち、本発明は、導電材料がくぼんでいない構造を提供する。
【００２２】
上述の相互接続構造に加えて、本発明は、これを製造する方法も提供する。本発明の方法に関して、出願人らは、貴金属キャップ形成前に、埋め込まれた導電材料を含む誘電材料を処理して疎水性表面層を形成すると、誘電材料でなく導電材料上への貴金属堆積の選択性向上が得られると判定した。誘電材料を水素含有プラズマで処理することによって、更に具体的には水素含有雰囲気において熱処理することによって、誘電材料上に疎水性表面層を形成することができる。
【００２３】
一般的な言い方において、本発明の方法は、
誘電率が約３．０以下の誘電材料であって、前記誘電材料内に埋め込まれた上面を有する少なくとも１つの導電材料を有する誘電材料を用意するステップと、
誘電材料の露出表面上に疎水性表面層を形成するステップと、
前記少なくとも１つの導電材料の前記上面上に直接に貴金属キャップを形成するステップであって、前記貴金属キャップが前記少なくとも１つの導電材料に隣接した前記誘電材料の前記疎水性表面層上に実質的に延出せず、前記貴金属キャップ形成の結果として、前記誘電材料の疎水性表面層上に貴金属残留物が生じない、ステップと、
を含む。
【図面の簡単な説明】
【００２４】
【図１】ＥＭ障害によって生じる従来技術の相互接続構造における回路デッド開口の形成を示す図（横断面図）である。
【図２】ＥＭ障害によって生じる従来技術の相互接続構造における回路デッド開口の形成を示す図（横断面図）である。
【図３】ＥＭ障害によって生じる従来技術の相互接続構造における回路デッド開口の形成を示す図（横断面図）である。
【図４】ＥＭ障害によって生じる従来技術の相互接続構造における回路デッド開口の形成を示す図（横断面図）である。
【図５】誘電材料内に埋め込まれた導電材料の上に配置されたＣｏ含有合金金属キャップを含む従来技術の相互接続構造であり、Ｃｏ含有合金キャップ・プロセスからの金属残留物が誘電体表面上に存在する。
【図６】誘電材料内に埋め込まれたくぼんだ導電材料を含む従来技術の相互接続構造の図である。
【図７】本発明の様々な処理ステップを通して相互接続構造を示す。
【図８】本発明の様々な処理ステップを通して相互接続構造を示す。
【図９】本発明の様々な処理ステップを通して相互接続構造を示す。
【図１０】本発明の様々な処理ステップを通して相互接続構造を示す。
【図１１】本発明の様々な処理ステップを通して相互接続構造を示す。
【図１２】本発明の様々な処理ステップを通して相互接続構造を示す。
【発明を実施するための形態】
【００２５】
回路短絡歩留まりを劣化させることなくエレクトロマイグレーション（ＥＭ）の信頼性を向上させた相互接続構造およびこれを形成する方法を提供する本発明について、これより、以下の考察および本出願に添付する図面を参照することによって、更に詳細に説明する。本出願の図面は例示の目的のためだけに提供されるものであり、このため図面は必ずしも縮尺どおりに描かれていないことに留意すべきである。
【００２６】
以下の説明において、本発明の完全な理解を得るために、特定の構造、コンポーネント、材料、寸法、処理ステップおよび技法等の多数の具体的な詳細事項について述べる。しかしながら、これらの具体的な詳細事項がなくても本発明を実施可能であることは、当業者によって認められよう。他の例では、本発明をあいまいにすることを回避するために、周知の構造または処理ステップについては詳細には説明していない。
【００２７】
層、領域、または基板としての要素が、別の要素の「上に」または「覆うように」あると称する場合、これは他の要素の直接上にある可能性があり、または介在する要素が存在する場合もあることは理解されよう。これに対して、要素が別の要素の「直接上に」または「直接覆うように」あると称する場合、介在する要素は存在しない。また、要素が別の要素に「接続されている」または「結合されている」と称する場合、これは他の要素に直接に接続もしくは結合されている可能性があり、または介在する要素が存在する場合もあることは理解されよう。これに対して、要素が別の要素に「直接に接続されている」もしくは「直接に結合されている」と称する場合、介在する要素は存在しない。
【００２８】
上述のように、本発明は、誘電率が約３．０以下の誘電材料を含む相互接続構造を提供する。この低ｋ誘電材料は、上面が埋め込まれた少なくとも１つの導電材料を有する。また、誘電材料は表面層を有し、この表面層は、貴金属キャップを形成する前に疎水性にされる。貴金属キャップは、少なくとも１つの導電材料の上面上に直接配置される。誘電材料の上に疎水性の表面層が存在するために、貴金属キャップは、少なくとも１つの導電材料に隣接する誘電材料の疎水性表面層上に実質的に延出せず、この疎水性誘電表面上に貴金属キャップ堆積からの金属残留物は形成しない。
【００２９】
また、本発明は、かかる相互接続構造を形成する方法も提供する。この方法において、貴金属キャップ層を形成する前に、埋め込まれた少なくとも１つの導電材料を含む誘電材料の露出表面を疎水性にする。本発明においては、誘電材料を水素含有プラズマで処理することによって、更に具体的には水素含有雰囲気において熱処理することによって、誘電材料内の疎水性表面層を得る。かかる処理を行うのは、誘電材料内に埋め込まれた少なくとも１つの導電材料の形成後であるが貴金属キャップの形成前である。
【００３０】
ここで、様々な処理ステップを通して本発明の一例の相互接続構造を示す図（横断面図）である図７から図１２を参照する。具体的には、図７は、本発明の相互接続構造を製造する際に本発明において使用可能である初期構造５０を示す。初期構造５０は、上面にパッド・スタック５４が配置された誘電材料５２を含む。
【００３１】
初期構造５０は、典型的に、基板（本出願の図面には示していない）の上に配置されることに留意すべきである。基板は、半導体材料、絶縁材料、導電材料、またはそれらの多層を含むいずれかの組み合わせを含むことができる。基板が半導体材料から成る場合、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、および他のＩＩＩ／ＶまたはＩＩ／ＶＩ化合物半導体等のいずれかの半導体を使用可能である。これらの列挙したタイプの半導体材料に加えて、本発明は、半導体基板が、例えばＳｉ／ＳｉＧｅ、Ｓｉ／ＳｉＣ、シリコン・オン・インシュレータ（ＳＯＩ）、またはゲルマニウム・オン・インシュレータ（ＳＧＯＩ）等の積層半導体である場合も想定する。
【００３２】
基板が絶縁材料である場合、絶縁材料は、有機絶縁体、無機絶縁体、または多層を含むそれらの組み合わせとすることができる。基板が導電材料である場合、基板は、例えばポリシリコン、元素金属、元素金属の合金、金属シリサイド、金属窒化物、または多層を含むそれらの組み合わせを含むことができる。基板が半導体材料を含む場合、例えば相補型金属酸化膜半導体（ＣＭＯＳ）デバイス等の１つ以上の半導体デバイスをその上に製造することができる。
【００３３】
基板が絶縁材料および導電材料の組み合わせを含む場合、基板は、多層相互接続構造の第１の相互接続レベルとすることができる。
【００３４】
初期構造５０の誘電材料５２は、無機誘電体または有機誘電体を含むいずれかのレベル間またはレベル内誘電体を含む。誘電材料５２は、多孔性、非多孔性とすることができ、または、多孔性である領域または表面あるいはその両方と、非多孔性とすることができる他の領域または表面あるいはその両方と、を含む場合がある。誘電材料５２として使用可能な適切な誘電体のいくつかの例は、限定ではないが、シルセスキオキサン、Ｓｉ、Ｃ、Ｏ、およびＨの原子を含むＣをドーピングした酸化物（すなわちオルガノシリケート）、熱硬化性ポリアリレン・エーテル、またはそれらの多層を含む。「ポリアリレン」という言葉は、本出願において用いる場合、アリル部分（moieties）または不活性置換アリル部分を示し、結合、縮合環、または、例えば酸素、硫黄、スルホン、スルホキシド、カルボニル等の不活性連結基によって連結される。
【００３５】
誘電材料５２は、典型的に約３．０以下の誘電率を有し、約２．８以下の誘電率がいっそう典型的である。本明細書で言及する全ての誘電率は、特に注記しない限り、真空に対するものである。これらの誘電体は一般に、４．０を超えるもっと高い誘電率を有する誘電材料に比べ、寄生クロストークが低い。誘電材料５２の厚さは、用いる誘電材料および誘電材料５２内の正確な誘電層数によって変動し得る。典型的に、通常の相互接続構造では、誘電材料５２は約５０から約１０００ｎｍまでの厚さを有する。
【００３６】
誘電材料５２は、限定ではないが、化学気相堆積（ＣＶＤ）、プラズマ増強化学気相堆積（ＰＥＣＶＤ）、蒸着、化学溶液堆積、およびスピン・オン・コーティングを含むいずれかの従来の堆積プロセスを用いて形成される。
【００３７】
誘電材料５２を形成した後、誘電材料５２の露出した上面上にパッド・スタック５４を形成する。パッド・スタック５４は、酸化物、窒化物、酸窒化物、またはそれらの多層（例えばパッド酸化物およびパッド窒化物を含むパッド・スタック）を含む。パッド・スタック５４は典型的に、半導体酸化物、半導体窒化物、または半導体酸窒化物あるいはそれら全てを含む。好ましくは、パッド・スタック５４は、シリコンの酸化物またはシリコンの窒化物あるいはその両方を含む。
【００３８】
いくつかの実施形態においては、パッド・スタック５４は、例えば、ＣＶＤ、ＰＥＣＶＤ、蒸着、化学溶液堆積、物理気相堆積（ＰＶＤ）、および原子層堆積を含むいずれかの従来の堆積プロセスを用いて形成することができる。他の実施形態においては、パッド・スタック５４は、例えば熱酸化、熱窒化、または熱酸窒化あるいはその全てのプロセス等の熱プロセスによって形成される。更に別の実施形態では、パッド・スタック５４は、堆積および熱プロセスの組み合わせを用いて形成される。
【００３９】
パッド・スタック５４の厚さは、パッド・スタック自体内の材料数およびこれを形成する際に用いた技法に応じて変動し得る。典型的には、パッド・スタック５４は約１０から約８０ｎｍまでの厚さを有する。
【００４０】
図７に示した初期構造５０を形成した後、パッド・スタック５４をパターン・マスクとして用いて、誘電材料５２内に少なくとも１つの開口５６を形成する。少なくとも１つの開口５６を含む、結果として得られる構造を、例えば図８に示す。少なくとも１つの開口５６は、バイア開口、ライン開口、バイアおよびラインの組み合わせ開口、またはそれらのいずれかの組み合わせを含むことができる。図面においては、限定でない例として３つのライン開口を示す。
【００４１】
少なくとも１つの開口５６は、従来のリソグラフィおよびエッチングを用いて形成される。リソグラフィ・ステップは、例えばＣＶＤ、ＰＥＣＶＤ、およびスピン・オン・コーティング等の従来の堆積プロセスを用いて、パッド・スタック５４の上にフォトレジスト（有機、無機、またはハイブリッド）を形成することを含む。フォトレジストを形成した後、フォトレジストを所望の放射パターンに露光する。次に、従来のレジスト現像プロセスを用いて、露光したフォトレジストを現像する。
【００４２】
現像ステップの後、エッチング・ステップを実行して、パターニングしたフォトレジストからのパターンを第１のパッド・スタック５４内に、次いで誘電材料５２内に転写する。パターニングしたフォトレジストは、典型的には、パターンをパッド・スタック５４内に転写した後、例えば灰化等の従来のレジスト剥離プロセスを用いて、構造の表面から除去される。少なくとも１つの開口５６を形成する際に用いるエッチング・ステップは、ドライ・エッチング・プロセス（反応性イオン・エッチング、イオン・ビーム・エッチング、プラズマ・エッチング、またはレーザ・アブレーションを含む）、ウェット化学エッチング・プロセス、またはそれらのいずれかの組み合わせを含む。典型的には、反応性イオン・エッチングを用いて少なくとも１つの開口５６を形成する。
【００４３】
次に、図９に示すように、少なくとも１つの開口５６の各々の内部に、拡散バリア５８および導電材料６０を形成する。拡散バリア５８は、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｒｕ、ＲｕＮ、ＲｕＴａ、ＲｕＴａＮ、ＩｒＴａ、ＩｒＴａＮ、Ｗ、ＷＮ、または、バリアとして機能して導電材料が拡散するのを防ぐことができる他のいずれかの材料を含む。拡散バリア５８の厚さは、用いる堆積プロセスおよび用いる材料に応じて変動し得る。典型的には、拡散バリア５８は約４から約４０ｎｍまでの厚さを有し、約７から約２０ｎｍまでの厚さがいっそう典型的である。
【００４４】
導電材料６０と誘電材料５２との間に配置される拡散バリア５８は、例えば、ＡＬＤ、ＰＥＬＡＤ、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、スパッタリング、およびめっきを含むいずれかの従来の堆積プロセスによって形成される。
【００４５】
相互接続構造の導電領域を形成する際に用いられる導電材料６０は、例えば、ポリシリコン、導電金属、少なくとも１つの導電金属を含む合金、導電金属シリサイド、またはそれらの組み合わせを含む。好ましくは、導電領域を形成する際に用いる導電材料６０は、Ｃｕ、Ｗ、またはＡｌ等の導電金属であり、本発明においてはＣｕまたはＣｕ合金（ＡｌＣｕ等）が極めて好適である。
【００４６】
例えばＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、スパッタリング、めっき、化学溶液堆積、および無電解めっきを含むいずれかの従来の堆積プロセスを用いて、拡散バリア５８によってライニングされた開口５６の各々の内部に導電材料６０を形成する。導電材料６０を堆積した後、この構造に、例えば化学機械研磨（ＣＭＰ）または研削あるいはその両方等の平坦化プロセスを行う。平坦化プロセスは、図９に示すもの等の平坦な構造を提供する。この構造において、誘電材料５２、拡散バリア５８、および導電材料６０の上面は、相互に実質的に同一平面である。平坦化プロセスの間、構造から残りのパッド・スタック５４が除去されることに留意すべきである。
【００４７】
本発明のいくつかの実施形態においては、図９に示すように、ＣＭＰスラリの結果として、参照番号６１として示す酸化物および有機粒子が、導電材料の表面上に形成される可能性がある。酸化物および有機粒子６１の存在は、相互接続構造において望ましくない。なぜなら、これは、導電材料６０と図１１のキャッピング層６２との間の接着を劣化させる恐れがあるからである。良好なエレクトロマイグレーション抵抗のためには、導電材料６０とキャッピング層６２との間の良好な接着が必要である。更に重要なことは、酸化物および有機粒子６１の存在が相互接続構造において望ましくないのは、これが、導電材料６０の表面と誘電材料５２の表面との間の貴金属キャップ堆積の選択性を劣化させる恐れがあるからである。選択性を向上させるためには、クリーンな導電材料６０の表面が必要である。
【００４８】
また、本発明のこの時点で誘電材料５２の表面（参照場号５２Ａで示す）が親水性であることに言及するのは重要である。
【００４９】
次に、図１０に示すように、導電材料６０または拡散バリア５８を含めずに、誘電材料５２の露出部分内に疎水性表面層５２Ｂを生成するのと同時に、導電材料６０の表面から酸化物および有機粒子６１を除去することができる。本発明において、誘電材料５２の上に存在する疎水性表面層５２Ｂは、誘電材料５２を水素含有プラズマで処理することによって、更に好ましくは水素含有雰囲気において熱処理を行うことによって形成される。これらの処理の各々に関する詳細は、以下に述べる。疎水性表面層５２Ｂは、誘電材料５２の上面から誘電材料の内部まで測定した場合に約２ｎｍ以下の深さを有する。典型的には、疎水性表面層５２Ｂは、誘電材料の内部まで約１から約０．２ｎｍまでの深さを有する。
【００５０】
本発明において、水素含有プラズマを用いて誘電層の疎水性表面層を形成する場合、水素を含むプラズマを発生させる際に、いかなる水素含有源も用いることができる。かかる水素含有源の例は、限定ではないが、ＮＨ3およびＨ2を含む。水素含有源は、単独で、または、例えばＨｅ、Ａｒ、Ｎｅ、およびそれらの混合物等の不活性ガスと混合して、用いることができる。このため、水素含有プラズマは、１００％水素を含むプラズマを含むことができ、または、プラズマにおける水素含有量は、約２％から１００％までの水素の範囲とすることができる。プラズマを発生させる際に水素含有源および不活性ガスの混合物を用いる場合、水素は約２％から約９０％までの量で含有されるのが好ましく、いっそう典型的には水素含有量は約２０％から約７０％までである。水素含有プラズマは、プラズマを発生させることができるいずれかの従来の方法（または装置あるいはその両方）を用いて発生させる。
【００５１】
プラズマ処理は、約１００から約４５０℃までの温度で実行され、いっそう好適なのは約１５０から約３００℃までの温度である。プラズマ処理の時間は、処理される誘電材料に応じて変動し得る。典型的には、プラズマ処理は約１０秒から約５分までの時間期間だけ行われ、いっそう好適なのは約３０秒から約２分までのプラズマ処理時間である。
【００５２】
誘電材料内の疎水性表面層を発生させる際に熱処理を用いる場合、いかなる水素含有源も用いることができる。かかる水素含有源の例は、限定ではないが、ＮＨ３およびＨ２を含む。水素含有源は、単独で、または、例えばＨｅ、Ａｒ、Ｎｅ、およびそれらの混合物等の不活性ガスと混合して、用いることができる。このため、水素含有雰囲気は、１００％水素を含むことができ、または、水素は約２％から１００％までの水素の範囲とすることができる。水素含有源および不活性ガスの混合物を用いる場合、水素は約２％から約９０％までの量で含有されるのが好ましく、いっそう典型的には水素含有量は約２０％から約７０％までである。
【００５３】
水素含有処理における熱処理は、約１００から約４５０℃までの温度で実行され、いっそう好適なのは約１５０から約３００℃までの温度である。熱処理の時間は、処理される誘電材料に応じて変動し得る。典型的には、水素含有雰囲気における熱処理は約１０秒から約５分までの時間期間だけ行われ、いっそう好適なのは約３０秒から約２分までの熱処理時間である。
【００５４】
次に、図１１に示すように、導電材料６０の上に選択的に貴金属キャップ６２を形成する。貴金属キャップ６２のいくつかは、拡散バリア５８の表面上まで延出する場合があるが、前記導電材料６０に横方向に隣接した誘電材料５２の疎水性表面層５２Ｂまで延出する貴金属キャップ６２は、ほとんどないか、または全くない。誘電材料５２の表面上には、貴金属キャップ６２（またはその残留物）は堆積（または形成）されない。
【００５５】
少なくとも１つの導電領域（すなわち導電材料６０）の上に配置されたキャップ６２を参照する場合の「貴金属」という言葉は、腐食または酸化に強いいずれかの金属を含む。本発明において使用可能である好適な貴金属は、Ｒｕ、Ｉｒ、Ｒｈ、Ｐｔ、およびそれらの合金から成る群から選択される。更に具体的には、貴金属キャップとして用いられる貴金属は、ＲｕまたはＲｕ合金を含む。いくつかの実施形態では、貴金属キャップ６２は、多層貴金属または貴金属合金の積層物から成る。
【００５６】
貴金属キャップ６２の厚さは、キャップ内に存在する貴金属の種類、用いる堆積技法および条件、ならびにキャップ内の貴金属数に応じて変動し得る。典型的には、貴金属キャップ６２は約１から約１００Åまでの厚さを有し、いっそう好適なのは約５から約５０Åまでの厚さである。
【００５７】
貴金属キャップ６２は、例えばＣＶＤ、ＰＥＣＶＤ、低圧ＣＶＤ、およびＡＬＤを含む低温堆積プロセスを用いて形成される。「低温」は約３００℃以下の堆積温度を意味し、いっそう好適なのは１５０℃と２５０℃との間の堆積温度である。
【００５８】
導電材料６０上に選択的に貴金属キャップ６２を形成した後、図１１に示す全体的な構造中に誘電キャッピング層６４を形成する。誘電キャッピング層６４を含む、結果として得られる構造を、例えば図１２に示す。誘電キャッピング層６４は、例えば、ＳｉＣ、Ｓｉ４ＮＨ３、ＳｉＯ２、炭素をドーピングした酸化物、窒素および水素をドーピングした炭化ケイ素ＳｉＣ（Ｎ，Ｈ）、またはそれらの多層等のいずれかの適切な誘電キャッピング材料を含む。
【００５９】
誘電キャッピング層６４の厚さは、これを形成するために用いる技法および層の材料構成に応じて変動し得る。典型的には、誘電キャッピング層６４は約１５から約１００ｎｍまでの厚さを有し、いっそう典型的なのは約２５から約４５ｎｍまでの厚さである。
【００６０】
誘電キャッピング層６４は、例えばＣＶＤ、ＰＥＣＶＤ、蒸着、スピン・オン・コーティング、化学溶液堆積、およびＰＶＤを含むいずれかの従来の堆積プロセスを用いて形成される。
【００６１】
本発明について、その好適な実施形態に関連付けて具体的に図示し説明したが、本発明の精神および範囲から逸脱することなく、形態および詳細において前述およびその他の変更を行うことが可能であることは、当業者によって理解されよう。従って、本発明は、説明し図示した正確な形態および詳細に限定されるのではなく、本発明の特許請求の範囲の範囲内に収まることが意図される。
【００６２】
本発明は、エレクトロマイグレーションの信頼性および半導体業界に対する技術的な拡張性が向上した回路相互接続構造の設計および製造において産業上の適用可能性を見出す。これは、特に、コンピュータおよび通信の分野における多種多様な電子および電気装置において用いられる集積回路チップに適用可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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