(57)【特許請求の範囲】
【請求項１】
パワー半導体素子（１）の製造方法であって：
半導体基材（４）の基板（１２）として、行及び列状に配置され、かつ複数のパワー半導体素子の区分を有する、高濃度にドープされた第１伝導型（ｎ）半導体ウェハ又は相補伝導型（ｐ）半導体ウェハを提供する工程；
第１ドリフト領域型（９）用のスターティングマテリアルとして、上記半導体ウェハ上に、第１伝導型（ｎ）エピタキシャル層（１７）を成長させる工程；
上記パワー半導体素子の区分にトレンチ構造物（１３）を導入する工程；
電荷補償領域（１１）用に、相補伝導型（ｐ）ドーパント層によって上記トレンチ構造物の壁（１４、１５）をドーピングする工程；
上記トレンチ構造物（１３）の底部（３０）、及び第１ドリフト領域型（９）の上面（１８）に異方性の除去エッチングを施す工程；及び
第２ドリフト領域型（１０）用のスターティングマテリアルとして、上記トレンチ構造物(13)において、中濃度にドープされた第１伝導型（ｎ）エピタキシャル層（２２）を成長させる工程を含む、パワー半導体素子の製造方法。
【請求項２】
請求項１に記載のパワー半導体素子の製造方法であって：
成長したドリフト領域型（９、１０）の所まで、上記半導体ウェハの上面（１８）を平坦化させて、平坦化された上面（１８）を有する半導体基材（４）を形成する工程；
上記半導体基材（４）内及び／又は上記半導体基材（４）上に、上面構造物及び背面構造物を形成して、上記半導体ウェハの上記パワー半導体素子の区分に上記パワー半導体素子（１）を完成させる工程；及び
上記半導体ウェハを個々のパワー半導体素子（１）に分割する工程を追加的に含む、パワー半導体素子の製造方法。
【請求項３】
上記半導体ウェハ上に上記第１伝導型（ｎ）エピタキシャル層（１７）を成長させる前に、低濃度にドープされた第１伝導型（ｎ）下地エピタキシャル層（２１）を成長させることを特徴とする、請求項１又は２に記載のパワー半導体素子の製造方法。
【請求項４】
上記半導体ウェハ又は下地エピタキシャル層（２１）上に、上記第１伝導型（ｎ）エピタキシャル層（１７）を成長させる前に、補助層（３２）をエッチングされるトレンチ構造物（１３）領域にエピタキシャル法によって導入し、ここで上記補助層はエッチング停止を可能にし、かつ、ＳｉｘＧｅｙ（ｘ＞ｙ）又はＳｉｘＧｅｙＣｚ（ｘ＞ｙかつｘ＞ｚ）を有することを特徴とする、請求項１、２、又は３に記載のパワー半導体素子の製造方法。
【請求項５】
上記補助層（３２）の組成物は、０．８６≦ｘ≦１、ｙ≦０．０７、及びｚ≦０．０７を満たすことを特徴とする、請求項４に記載のパワー半導体素子の製造方法。
【請求項６】
上記半導体ウェハ上又は上記下地エピタキシャル層（２１）上に、上記第１伝導型（ｎ）エピタキシャル層（１７）を成長させる前に、エッチングされるトレンチ構造物（１３）領域内にパターン形成された補助層（３２）を堆積させ、ここで上記補助層はエッチング停止を可能にし、かつ半導体酸化物又は半導体窒化物を有し、微細構造にエッチングされるトレンチ構造物（１３）領域内に上記補助層の構造物を堆積させ、ここで上記微細構造の横方向の単結晶過度成長は可能であることを特徴とする、請求項１、２、又は３に記載のパワー半導体素子の製造方法。
【請求項７】
上記トレンチ構造物（１３）を上記第１伝導型（ｎ）エピタキシャル層（１７）内に導入するために、上記半導体ウェハに、フォトリソグラフィック法によってエッチングマスクを施し、上記パワー半導体素子の区分内のドリフト経路（５）領域内においてストリップ型パターンをエッチングすることを特徴とする、請求項１〜６のいずれか１項に記載のパワー半導体素子の製造方法。
【請求項８】
上記トレンチ構造物（１３）の導入のために、上記トレンチ構造物（１３）に異方性エッチング及び／又は等方性エッチングを行うことを特徴とする、請求項１〜７のいずれか１項に記載のパワー半導体素子の製造方法。
【請求項９】
上記トレンチ構造物（１３）の導入のために、異方性反応性イオンエッチングを行うことを特徴とする、請求項１〜８のいずれか１項に記載のパワー半導体素子の製造方法。
【請求項１０】
上記トレンチ構造物（１３）の導入のために、方向性プラズマエッチングを行うことを特徴とする、請求項１〜９のいずれか１項に記載のパワー半導体素子の製造方法。
【請求項１１】
上記トレンチ構造物（１３）の導入のために、終点検出を伴う方向性プラズマエッチングを行うことを特徴とする、請求項１〜１０のいずれか１項に記載のパワー半導体素子の製造方法。
【請求項１２】
エッチング終了後にフォトリソグラフィック法によるマスクを除去し、上記マスクの除去後に上記半導体ウェハの上面に、上記トレンチ構造物（１３）間に形成されたメサ（３５）を有する第１ドリフト領域型（９）があることを特徴とする、請求項１〜１１のいずれか１項に記載のパワー半導体素子の製造方法。
【請求項１３】
エッチングマスクを施す前に、半導体酸化物、及び／又は、半導体窒化物、及び／又は、Ｓｉ０．８６Ｇｅ０．０７Ｃ０．０７である、ＳｉｘＧｅｙＣｚ層（ｘ＞ｙかつｘ＞ｚ）から成るパターン形成された終点制御層（３３）を堆積させ、上記終点制御層は第１拡散領域型（９）の上面を覆うことを特徴とする、請求項１〜１２のいずれか１項に記載のパワー半導体素子の製造方法。
【請求項１４】
上記トレンチ構造物（１３）の導入後、かつ上記トレンチ構造物の壁（１４、１５）のドーピング前に、上記トレンチ構造物（１３）の表面を化学的に清浄することを特徴とする、請求項１〜１３のいずれか１項に記載のパワー半導体素子の製造方法。
【請求項１５】
上記トレンチ構造物（１３）の導入後、かつ上記トレンチ構造物の壁（１４、１５）のドーピングの前に、上記半導体ウェハの表面を酸化させ、その後、この酸化層をエッチングにより除去することを特徴とする、請求項１〜１４のいずれか１項に記載のパワー半導体素子の製造方法。
【請求項１６】
上記トレンチ構造物（１３）の導入後、かつ上記トレンチ構造物の壁（１４、１５）のドーピング前に、上記トレンチ構造物の壁を水素熱処理工程によって平滑化させることを特徴とする、請求項１〜１５のいずれか１項に記載のパワー半導体素子の製造方法。
【請求項１７】
上記トレンチ構造物（１３）の導入後、かつ上記トレンチ構造物の壁（１４、１５）を相補伝導型（ｐ）にドーピングする前に、メサ（３５）における第１伝導型（ｎ）の濃度を適合かつ増大させるために、上記メサ（３５）を気相からドーピングすることを特徴とする、請求項１〜１６のいずれか１項に記載のパワー半導体素子の製造方法。
【請求項１８】
上記トレンチ構造物の壁（１４、１５）をドーピングして電荷補償領域（１１）を形成するために、上記半導体ウェハ上に、比較的高濃度にドープされた相補伝導性単結晶層（３６）をエピタキシャル法によって成長させることを特徴とする、請求項１〜１７のいずれか１項に記載のパワー半導体素子の製造方法。
【請求項１９】
上記トレンチ構造物の壁（１４、１５）をドーピングして電荷補償領域（１１）を形成するための、比較的高濃度にドープされた相補伝導性単結晶層（３６）を、１００ｎｍ≦ｄ≦１０００ｎｍである厚さｄに成長させることを特徴とする、請求項１〜１７のいずれか１項に記載のパワー半導体素子の製造方法。
【請求項２０】
上記トレンチ構造物の壁（１４、１５）をドーピングして電荷補償領域（１１）を形成するために、ドープされたガラス層を上記トレンチ構造物（１３）の領域上に堆積させ、かつ拡散工程後、上記ガラス層を除去することを特徴とする、請求項１〜１７のいずれか１項に記載のパワー半導体素子の製造方法。
【請求項２１】
上記トレンチ構造物の壁（１４、１５）をドーピングして電荷補償領域（１１）を形成するために、気相からのプレドーピングを行い、次に、ポスト拡散工程を行うことを特徴とする、請求項１〜１７のいずれか１項に記載のパワー半導体素子の製造方法。
【請求項２２】
上記トレンチ構造物の壁（１４、１５）をドーピングして電荷補償領域（１１）を形成するために、トレンチ構造物（１３）の領域上に原子層堆積法を、次の上記壁内への内方拡散と共に行うことを特徴とする、請求項１〜１７のいずれか１項に記載のパワー半導体素子の製造方法。
【請求項２３】
上記トレンチ構造物の壁（１４、１５）をドーピングして電荷補償領域（１１）を形成した後、上記トレンチ構造物（１３）の領域上に拡散阻害単結晶補助層（２３）を堆積させることを特徴とする、請求項１〜４のいずれか１項に記載のパワー半導体素子の製造方法。
【請求項２４】
上記トレンチ構造物の壁（１４、１５）をドーピングして電荷補償領域（１１）を形成した後、上記トレンチ構造物の領域上に、拡散阻害層（２３）を１０ｎｍ≦ｄ≦３００ｎｍの厚さｄに堆積させることを特徴とする、請求項１〜２３のいずれか１項に記載のパワー半導体素子の製造方法。
【請求項２５】
上記トレンチ構造物（１３）の底部（３０）及び／又は第１ドリフト領域型（９）のメサ（３５）の上面（３４）に異方性の除去エッチングを施すために、請求項５〜８のいずれか１項に係るドライエッチング法を用いることを特徴とする、請求項１〜２４のいずれか１項に記載のパワー半導体素子の製造方法。
【請求項２６】
上記トレンチ構造物（１３）において中濃度にドープされた第１伝導型（ｎ）エピタキシャル層（２２）を成長させる前に、上記トレンチ構造物の壁（１４、１５）が斜面を有するように上記トレンチ構造物の壁をエッチングして、上記半導体基材（４）の上面（１８）の幅を上記トレンチ構造物（１３）の底部（３０）の幅とほぼ同一にし、これによって上記トレンチ構造物が略樽形にアンダーカットされることを特徴とする、請求項１〜２５のいずれか１項に記載のパワー半導体素子の製造方法。
【請求項２７】
上記トレンチ構造物（１３）において中濃度にドープされた第１伝導型（ｎ）エピタキシャル層（２２）を成長させる前に、上記トレンチ構造物の壁（１４、１５）が斜面を有するように上記トレンチ構造物の壁をエッチングして、上記半導体基材（４）の上面（１８）における上記トレンチ構造物（１３）の幅を上記トレンチ構造物（１３）の底部（３０）におけるものよりも短くすることを特徴とする、請求項１〜２５のいずれか１項に記載のパワー半導体素子の製造方法。
【請求項２８】
上記トレンチ構造物（１３）において中濃度にドープされた第１伝導型（ｎ）のエピタキシャル層（２２）を成長させる前に、上記トレンチ構造物の壁（１４、１５）が斜面を有するように上記トレンチ構造物の壁をエッチングして、上記半導体基材（４）の上面（１８）における上記トレンチ構造物（１３）の幅を、上記トレンチ構造物（１３）の底部（３０）におけるものよりも長くすることを特徴とする、請求項１〜２５のいずれか１項に記載のパワー半導体素子の製造方法。
【請求項２９】
第２ドリフト領域型（１０）用のスターティングマテリアルとして、上記トレンチ構造物（１３）において中濃度にドープされた第１伝導型（ｎ）エピタキシャル層（１７）を成長させるために、エピタキシャル材料を、［Ｃ］≦１×１０２０ｃｍ−３である濃度［Ｃ］まで炭素でドープすることを特徴とする、請求項１〜２８のいずれか１項に記載のパワー半導体素子の製造方法。
【請求項３０】
第２ドリフト領域型（１０）用のスターティングマテリアルとして、上記トレンチ構造物（１３）において中濃度にドープされた第１伝導型（ｎ）エピタキシャル層（１７）を成長させる時、上記トレンチ構造物（１３）をエピタキシャル材料（１７）によって完全には充填せず、かつ酸化物充填物を上記トレンチ構造物（１３）の終端部として提供することを特徴とする、請求項１〜２９のいずれか１項に記載のパワー半導体素子の製造方法。
【請求項３１】
上記トレンチ構造物（１３）を真性伝導性ポリシリコンによって充填することを特徴とする、請求項１〜３０のいずれか１項に記載のパワー半導体素子の製造方法。
【請求項３２】
上記半導体の上面（１９）を平坦化させて、平坦化された上面（１８）を有する半導体基材（４）を形成するために、化学的機械研磨法（ＣＭＰ）を用いることを特徴とする、請求項１〜３１のいずれか１項に記載のパワー半導体素子の製造方法。
【請求項３３】
上記半導体の上面（１９）を平坦化させて、平坦化された上面（１８）及び背面（３１）を有する半導体基材（４）を形成するために、まず、水平化フォトレジスト層（３７）又はスピンオンガラス層を、平坦でない上面（１８）に堆積させ、選択されたエッチング法又は除去法に関して、ドリフトセル型半導体材料に対するエッチング選択因子をほぼ１とすることを特徴とする、請求項１〜２７のいずれか１項に記載のパワー半導体素子の製造方法。
【請求項３４】
成長されたドリフト領域型（９、１０）まで、上記半導体ウェハの上面（１８）を平坦化するために、堆積され、かつ平坦化されたフォトレジスト層（３７）又はスピンオンガラス層、及びエピタキシャル材料をエッチングバックすることを特徴とする、請求項１〜３３のいずれか１項に記載のパワー半導体素子の製造方法。
【請求項３５】
上記半導体ウェハを、３５０℃≦Ｔ≦５００℃である温度Ｔにおいてアニーリングすると共に、上記半導体ウェハの上面（１８）及び／又は背面（３１）から、プロトン注入を行うことを特徴とする、請求項１〜３４のいずれか１項に記載のパワー半導体素子の製造方法。
【請求項３６】
請求項１〜３５のいずれか１項に記載のパワー半導体素子の製造方法によって製造されたパワー半導体素子内にｎ型ドープ領域を形成する、線形陽子加速器の使用。
【請求項３７】
パワー半導体素子内の補償構造物において、ｎ型ドープ領域を形成する、請求項３６に記載の線形陽子加速器の使用。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、電荷補償構造を有するパワー半導体素子及びその製造方法に関する。上記パワー半導体素子は、半導体基材において、２つの電極間にドリフト経路を有する。ここでは、上記ドリフト経路は、該ドリフト経路内において上記電極間に電流経路を提供する第１伝導型ドリフト領域を有する。さらに上記ドリフト経路は、上記ドリフト経路の電流経路を制限する、相補的な伝導型電荷補償領域を有する。
【０００２】
このような、電荷補償構造を有する半導体素子、及びこれに関連する製造方法は、DE 101 32 136 C1に開示されている。上記半導体素子の電荷補償構造は、断面においては、複数の重なりあった互いに相補的な伝導領域を有する。さらに、これら複数の領域は、選択イオン注入による交互に連続したエピタキシャル形成工程を介し、上記重なりあった相補的な伝導型に対して、範囲を限定された複数のドーパント源を生成する。上記ドーパント源の垂直方向及び側方への拡散は、上記パワー半導体素子のドリフト経路内に、連続した相補的な伝導型電荷補償領域を形成する。
【０００３】
このような電荷補償構造は、対応するイオン注入マスクによって、平面状に欠陥源が形成されるという問題を必ず有し、それ故、製造技術的見地から欠陥源の横の広がりを考えると、任意に減少され得ない。さらに、上記横の広がりは、続く拡散による選択イオン注入の後に、さらに拡大する。このような電荷補償構造に必要とされる半導体基材材料は、上記ドリフト経路の電流経路には、もはや利用することは出来ない。公知の電荷補償構造の断面における側方では、フォトリソグラフィック注入マスクのために、ミクロン範囲において最小サイズで制限されることが必要であり、有義の許容範囲はサブミクロンの範囲である。さらに不都合なことは、このような電荷補償領域の製造には、複数のエピタキシャル工程、アラインメント工程、フォトリソグラフィックマスキング工程、及びイオン注入工程、並びに、最終的に少なくとも１つの拡散工程が必要とされることであり、このため、このようなパワー半導体素子の製造方法のためには、コスト負担が大きくなる。
【０００４】
別の横型パワー半導体素子が、特許文献DE 198 28 191 C1に開示されている。ここでは、拡散した電荷補償領域の代わりにトレンチ構造が、ドリフト経路のエピタキシャル層内に導入されている。その後、相補伝導型電荷補償領域が、上記トレンチ構造物の壁の中及び底の中に内方拡散される。この場合には、上記相補伝導型ドーパント源材料として、上記トレンチ構造物は、高濃度にドープされたポリシリコンによって充填されるか、又は、上記トレンチ構造物の側壁及び底にドーピングガラスが堆積される。この方法によって、少なくともエッジ領域においては、能動的補償領域の幅は縮小されるが、上記トレンチ構造物の容積は、上記パワー半導体素子の２つの電極間の電流経路のためには利用可能でなく、ここでも、このエピタキシャル面積の大部分は、上記ドリフト経路内の電荷補償構造を導入するために、犠牲にならざるを得ない。
【０００５】
文献US6,608,350B2には、さらに、耐高電圧の垂直方向に伝導する半導体素子が開示されており、上記素子は、低濃度にドープされたドリフト経路内に多数のディープトレンチ又は多数のホールを有している。実施形態では、ここでも、上記トレンチ構造物は、半導性ポリシリコン基材によって充填されているが、この相補伝導型壁のドーピングは上記トレンチ構造物の底部領域内には配置されておらず、上記底部領域では、多結晶の半導性シリコンが、上記ドリフト経路の材料に接触している。したがって、上記多結晶のシリコンは、上記２つの電極間に高抵抗の電流経路を供給し、それによって、上記トレンチ構造物の相補伝導型壁の電荷補償領域から始まるドリフト領域内の電解分布の影響は大きくなる。しかしながら、この解決方法によっても、パワー半導体素子にとって１つの不都合が生じる。なぜなら、上記トレンチ構造物の容積は、またここでも、上記ドリフト領域の電流経路に何の貢献もしないからである。
【０００６】
最後に、文献US6,495,294B1には、トレンチ構造物内にエピタキシャル膜を有する半導体基板製造方法が開示されている。このために、第１伝導型第１エピタキシャル層を、単結晶半導体ウェハ上に堆積させて、トレンチ構造物を上記エピタキシャル層内にエッチングする。その後、２段階において、上記第１伝導型に対して相補伝導型半導性単結晶材料によってトレンチ構造物を充填させて、電荷補償領域を形成する。第１段階では、上記トレンチ構造物内に、アモルファスの非晶質の相補的にドープされた層を堆積させる。その後、上記層は熱処理されて、相補的にドープされた単結晶シード層を形成する。その後、第２段階において、上記単結晶シード層上には、上記トレンチ構造物の相補的にドープされた単結晶の充填物を成長させる。上記トレンチ構造物のこの単結晶の充填物によって、幅が正確に規定された補償領域が利用可能である。上記補償領域は、パワー半導体素子のドリフト経路の大部分を占め、これによって、ドリフト領域内に電流経路を形成するための上記第１伝導型エピタキシャル材料の形成を抑えて、低減させるという不都合が生じる。
【０００７】
したがって、一方では成長させる複数のエピタキシャル層を低減し、他方ではトレンチ構造物の容積をパワー半導体素子内のドリフト経路の電流経路に利用可能にするパワー半導体素子を提供することが求められている。最終的に、本発明の目的は、パワー半導体素子内に、その広がりにおいて最小値に低減された電荷補償領域を提供することである。
【０００８】
上記目的を、本独立請求項の内容によって実現する。本発明の有利な発展事項は、本従属請求項に表している。
【０００９】
本発明は、電荷補償構造を有するパワー半導体素子及びその製造方法を提供する。上記パワー半導体素子は、半導体基材において、２つの電極間にドリフト経路を有する。上記ドリフト経路は、上記ドリフト経路における２つの電極間の電流経路を提供する第１伝導型ドリフト領域を含む。上記電荷補償領域は、相補伝導型を有し、かつ上記ドリフト経路の電流経路を制限する。この目的のため、上記ドリフト領域は、エピタキシャル法によって成長され、かつ交互に配置された２つの第１伝導型ドリフト領域型を有している。第１ドリフト領域型は、単結晶基板上に成長された単結晶半導体材料を有する。第２ドリフト領域型は、相補的にドープされた壁を有するトレンチ構造物内における単結晶半導体材料を有し、上記相補的にドープされた壁は上記電荷補償領域を形成している。
【００１０】
このパワー半導体素子は、上記電極間のドリフト経路内の電流経路が著しく増大されるという利点を有する。なぜなら、ここでは、上記第２ドリフト領域型を介して、単結晶半導体材料を充填された上記トレンチ構造物の容積も上記電極間に電流を流すことに寄与するからである。したがって、電荷補償構造を有する上記パワー半導体素子の閉塞特性が損なわれることなく、上記パワー半導体素子の順方向抵抗が有効に低減される。
【００１１】
本発明の好ましい一実施形態では、上記電流経路の横方向の電荷補償領域の幅ｂＫと、上記電流経路の横方向のドリフト領域の幅ｂＤとの間の比率ｖは、ｂＫ／ｂＤ＝ｖ≦０．１である。したがって、ドリフト領域の幅が１０μｍである場合には、電荷補償領域は、１μｍ以下の幅のみを必要とする。上記トレンチ構造物の壁内における上記電荷補償領域の幅は、５００ナノメートル未満に設定されていることが好ましい。
【００１２】
電荷補償領域の幅は、上記相補伝導型ドーパントの上記第１ドリフト領域型ドリフト領域材料内に侵入される侵入深さによって決定されてもよい。これによって、エピタキシャル法を用いて上記第１伝導型単結晶半導体材料を充填された、トレンチ構造物の壁領域における侵入深さが決定される。これら単結晶に充填されたトレンチ構造物は、上記電流経路の方向に広がっている。この侵入深さは、上記トレンチ構造物の壁を被膜し、かつ決定された侵入深さまで拡散工程によって導入される拡散源によって実現され得る。
【００１３】
本発明の他の好ましい一実施形態では、上記電荷補償領域の幅は、エピタキシャル法によって成長される上記相補伝導型単結晶半導体材料層の厚さによって決定される。この場合、上記単結晶半導体材料層は、上記トレンチ構造物の壁領域上に成長し、上記電流経路の方向に広がっている。エピタキシャル法によって成長される単結晶半導体材料層では、急峻なｐｎ接合が、上記トレンチ構造物の壁領域において規定される。しかしながら、上記ｐｎ接合は、拡散工程のために、上記トレンチ構造物を続いて単結晶半導体材料でエピタキシャル充填した結果として元の成長厚さを超え得る。
【００１４】
このような電荷補償領域の利点は、上記電荷補償領域が、上記成長厚さによって比較的正確に設定され得ることであり、上記欠陥濃度及び上記成長厚さの幅は、上記パワー半導体素子がオフ状態の動作時の間、上記電荷補償領域に隣接する、第１ドリフト領域型ドリフト領域及び第２ドリフト領域型ドリフト領域の電荷キャリアを空乏化する要件に適合している。これは、上記欠陥濃度、及びそれによる第１ドリフト領域型ドリフト領域と第２ドリフト領域型ドリフト領域との導電率が、上記電荷補償領域のドーピングと幅とに伴い著しく増大し得、したがって、このようなパワー半導体素子の順方向抵抗が低減されるという利点を有している。
【００１５】
上記電荷補償領域、及びドリフト経路のドリフト領域は、上記電極間にストリップ形に並んで配置されていることが好ましい。本発明のこの有効な実施形態によって、単結晶半導体材料が充填される第２ドリフト領域型は、上記２つの電極間の直線的な電流経路を保証する。上記トレンチ構造物の壁がストリップ形の形状をしていることによって、上記トレンチ構造物の壁内には、縦に広がった電荷補償領域が生じることが有効である。一方、対応するエッチングマスクによって、このトレンチ壁のエッジ構造物をその縦の広がりにおいて中断させて、これによってフロートすると共にｐｎ接合部によって互いに分離されている電荷補償柱部を提供することも可能である。これには、上記トレンチ構造物の既に相補的にドープされた壁をパターン形成するさらなる１つの工程が必要となる。
【００１６】
本発明の好ましい一実施形態では、上記半導体基材は、高濃度にドープされた上記第１伝導型基板又は上記相補伝導型基板を有し、上記基板上には、低濃度から中濃度にドープされた第１伝導型エピタキシャル層が上記ドリフト経路と共に配置されている。ここでは、上記基板の伝導型は、製造されるパワー半導体素子の伝導型に依存している。ユニポーラ半導体素子では、高濃度にドープされた基板は、上記エピタキシャル層と同じ伝導型を有しているが、バイポーラ半導体素子では、高濃度にドープされた基板は、上記エピタキシャル層の伝導型に対して相補伝導型を形成している。このような半導体基材では、上記電荷補償領域は、その深さに関して、上記半導体基材の上面から上記基板の上面まで伸びている。
【００１７】
しかしながら、上記ドリフト経路と上記基板との間の半導体基材内に、パターン形成されていないと共に低濃度にドープされた第１伝導型下地エピタキシャル層（pedestal epitaxial layer）を配置するならば、上記電荷補償領域は、その深さに関して、上記半導体基材の上面から上記下地エピタキシャル層の上面まで伸びる。この場合、形成されているｐｎ接合部によって逆電圧を印加する時、自由電荷キャリアが完全又は部分的に空乏化されるように、上記下地エピタキシャル層の厚さは設けられている。このような下地エピタキシャル層の利点は、第一に、高濃度にドープされた基板から低濃度にドープされた下地エピタキシャル層まで遷移は、上記基板上の欠陥の高濃度から、上記ドリフト領域における低濃度、又は、上記下地エピタキシャル層におけるドーピングの低濃度まで減少させ得る点にある。さらに、このような下地エピタキシャル層は、アバランシェ耐力を向上させるという利点を有している。
【００１８】
本発明のさらなる好ましい一実施形態では、上記パワー半導体素子は、上記電流の方向に対して横方向である上記ドリフト経路の領域において、プロトンが注入された層を有する。これによって、この注入された領域では、追加的なドナードーピングが生じる。これが有する利点は、上記ｐｎ接合部の絶縁耐力を、このプロトンが注入された層によって局所的に低減させると共に、注入パラメータの選択によって的を絞って低減させることが出来る点であり、この結果、この追加的な埋め込みドーピングによって、高度なアバランシェ耐力を達成することが可能である。このアバランシェ耐力は、適したプロトンを注入することによって設定可能である。特に、ここでは、このプロトン注入を、上記ドリフト経路のセルアレイにおいてのみ行うことが可能であり、これは同時に、対応する厚さのポリイミド層が、このようなプロトン注入からこのエッジ領域を保護している場合にのみ有効である。その後、このエッジ領域では、自動的に、上記パワー半導体素子のドリフト経路よりも高い阻止能力が得られる。
【００１９】
プロトン注入のために、パワー半導体素子内にｎ型ドープされた領域を生成するため、特に、上記パワー半導体素子の補償構造物内にｎ型ドープされた領域を生成するための線形加速器を用いることが好ましい。
【００２０】
さらに、上記第１ドリフト領域型及び／又は上記第２ドリフト領域型は、不純物原子を有する上記第１伝導型単結晶半導体材料を備えるように提供される。上記不純物原子は、置換的に及び／又は格子間型に配置され、かつ相補的にドープされた欠陥の拡散係数を低減させる。これは、上記トレンチ壁領域上に堆積させた補償領域の相補伝導性欠陥が、拡散を防止される、又は隣接するドリフト領域型の中への拡散を防止されるという利点を有する。
【００２１】
本発明のさらなる好ましい一実施形態では、上記第２ドリフト領域型は、相補的にドープされた壁を備える上記トレンチ構造物内における、エピタキシャル法によって成長された上記第１伝導型単結晶半導体材料を有しており、上記エピタキシャル法によって成長された上記エピタキシャル層の中には、置換的及び／又は格子間型に配置された炭素濃度［Ｃ］（［Ｃ］≦１×１０２０ｃｍ−３）が組み込まれている。このような、上記単結晶半導体材料の成長とともに上記トレンチ構造物内に導入される炭素濃度は、上記相補伝導型欠陥がこのトレンチ壁から上記第２ドリフト領域型の中に外方拡散することを妨げるという利点を有する。なぜなら、上記単結晶半導体材料の構造物における相補欠陥の拡散定数が、上記炭素濃度によって、大幅に低減されるからである。実際に、この炭素濃度は、拡散障壁を構成し、かつ中濃度にドープされた単結晶半導体材料によって上記トレンチ構造物を充填する場合に、拡散によってこの新たに成長した材料の中への、上記電荷補償領域の伝播速度を大幅に減速させる。
【００２２】
成長する単結晶半導体材料内の炭素濃度は、上記ホウ素の外方拡散を低減させ、上記炭素濃度によって、上記トレンチ壁から成長する半導性シリコン材料内へのホウ素側方拡散が低減される。この結果として、上記順方向抵抗を低減することが可能となる。炭素の代わりに少ない比率のゲルマニウムによっても、同一の拡散阻害効果が得られる。なぜなら、ゲルマニウムも、ホウ素がシリコン内に外方拡散することに反作用するからである。しかしながら、ゲルマニウムを上記側方拡散の防止に用いる場合には、そのバンドギャップは小さいため、電荷キャリアの自由行程長さが同様であるＳｉＧｅの破壊電界強度も、同様に低減されることを考慮する必要がある。
【００２３】
本発明のさらなる一実施形態では、上記第２ドリフト領域型は、相補的にドープされた壁が設けられた上記トレンチ構造物において上記第１伝導型単結晶半導体材料を有する。ここで、上記トレンチ構造物は、完全に充填されておらず、かつ上記トレンチの上部において、絶縁材、好ましくはＳｉＯ２による終端部充填物を有している。このような構造は、主として技工法に関連した利点を有している。なぜなら、上記トレンチ構造物の開口部が早期に過度成長する結果である、上記トレンチ構造物の上部における単結晶度は、充填される単結晶材料内に空洞を形成し得るためである。
【００２４】
これを避けるために、上記トレンチ構造物を充填することを早期に終了させることが可能であると共に、足りない終端部の充填を絶縁材によって完了させることが可能である。このような終端部充填を行う場合、空洞が形成されるリスクは低い。さらに、終端部充填をＳｉＯ２により行う場合、空洞が上記パワー半導体素子の電気特性を損ねることもない。特に、絶縁する終端部充填物の材料内におけるシュリンクホールにもかかわらず、上記パワー半導体素子の阻止能力は、保証された状態を保持する。
【００２５】
さらに、充填する上記第２ドリフト領域型単結晶半導体材料に対して、及び／又は、第１ドリフト領域型に関する境界において、相補的にドープされた上記トレンチ構造物の壁は、拡散を阻害するＳｉｘＧｅｙＣｚによる単結晶層を有するように提供される。ここでは、ｘ＞ｙ、ｘ＞ｚであり、上記層は、好ましくはＳｉ０．８６Ｇｅ０．０７Ｃ０．０７を含有する。上記トレンチ構造物のトレンチ壁上に堆積させたこの組成の単結晶層は、上記相補欠陥の外方拡散を大幅に妨げるという利点を有している。
【００２６】
上記シリコンの格子内のゲルマニウムはより大きく、かつしたがって上記格子の局所的な拡大を生じさせ、一方で、炭素はシリコンと比べるとより小さく、かつ局所的な格子圧縮を生じさせるので、ほぼ釣り合いの取れた状態が全体的に生じる。結果として、これに応じたゲルマニウム及び炭素が少量の場合、特にこれらが同一の重量である場合には、上記単結晶の成長は比較的影響を受けない。しかしながらこれら局所的な格子ひずみは、他の置換的なドーパントの外方拡散することを妨げる。したがって、上記トレンチ構造物のこの被膜もまた、相補的なドーパントが主として上記トレンチ壁内に残留し、かつ、単結晶に成長する上記第２ドリフト領域型の半導体材料をほぼ汚染しない、又はドープし直さないようにさせる。このような効果を生じさせるために、ゲルマニウム及び炭素は、シリコン結晶格子サイト上に置換的に配置されていることが好ましい。
【００２７】
三次元ＳｉＣは、比較的克服が不可能な拡散障壁を構成する。上記三次元ＳｉＣは、拡散阻害結晶層として、上記トレンチ構造物の相補的にドープされた壁上に堆積されてもよい。この場合、特にこの被膜が上記トレンチ構造物の側壁に限定され得るとき、上記三次元ＳｉＣは、上記トレンチ構造物の底部から単結晶が成長することを妨げないことが想定される。同様に、三次元ＳｉＣは上記相補伝導層の内側に導入されてもよい。
【００２８】
上記パワー半導体素子は、少なくとも１つのエッジトレンチをエッジ終端部として備えるエッジ構造物を有していることが好ましい。上記エッジトレンチから、上記パワー半導体素子のエッジに沿って、トレンチ壁の少なくとも１つの相補的にドープされたエッジ補償領域が設けられていおり、上記領域はフロートしてもよい。この目的ため、上記パワー半導体素子のエッジに隣接するトレンチは、単結晶に成長させた半導体材料を有している。上記半導体材料は、上記半導体材料側に、上記エッジトレンチ内に成長させたエピタキシャル層をエッチングすることによって曲がった輪郭を形成するエッジ輪郭を有している。上記曲がった輪郭は、上記半導体基材の上面から、好ましくは上記単結晶半導体材料の領域における基板の中まで伸びている。
【００２９】
このような輪郭を有する半導体層の上には、エッジパッシベーション層（passivation layer）が配置される。このようなエッジ構造は、原理上、上記エッジ領域及びエッジパッシベーション層において追加的に加えられた上述のエッチングのみで、上記ドリフト経路の形成工程の範囲内において実現可能である。上記エッジパッシベーション層の堆積及びパターン形成は、対応するパッシベーション層を上記パワー半導体素子に堆積させることによって、再び調整され得る。結果として、このようなエッジ構造物の形成工程には、追加コストはわずかしか発生しないし、製造リスクもわずかである。上述のように、アバランシェ強度を増大させるために、上記ドリフト経路内の遮断強度が、プロトン注入によってわずかに制限される場合、及び上記エッジ補償領域が、これに応じて準備されたマスキングによって上記プロトン注入から保護される場合にのみ、上記エッジ領域では、論理上の全逆電圧が保持され得る。
【００３０】
上記エッジパッシベーション層は、ＳｉＯ２、Ｓｉ３Ｎ４、ＤＬＣ（ダイヤモンド状炭素）、熱酸化法によって成長された酸化物、及び／又は、ＳｉＣを有していることが好ましい。上記エッジパッシベーション層の材料にとって重要なことは、その特定の阻止能力であり、これは、逆電圧が印加されるとき、上記パワー半導体素子のエッジ構造物中に、ショート及び／又は表面漏れ電流が生じ得ないことを確実にする阻止能力である。このようなエッジ構造物は、上記パワー半導体素子が、上記ドリフト経路内に電荷補償領域を有していない場合にも有利である。この場合、上記エッジ構造物には、エッジ輪郭のパッシベーションと共にエッジ補償領域を有するエッジトレンチが備えられており、上記エッジ輪郭のパッシベーションは、フロートされてもよい。
【００３１】
パワー半導体素子の製造方法は、以下の製造工程を有している。最初に、行及び列に配置された多数のパワー半導体素子の区分を有する、高濃度にドープされた、第１伝導型又は相補伝導型の半導体ウェハを、半導体基材の基板として提供する。その後、上記半導体ウェハ上に、第１伝導型エピタキシャル層を、第１ドリフト領域型用のスターティングマテリアルとして成長させる。この成長させたエピタキシャル層の中に、上記半導体ウェハのパワー半導体素子の区分にあるトレンチ構造物を導入する。その後、上記トレンチ構造物の壁を、電荷補償領域のために相補伝導型ドーパント層によってドープする。続いて、トレンチ構造物の底部、及び、上記第１ドリフト領域型の上面に、異方性の除去エッチングを施す。
【００３２】
上記異方性の除去エッチング工程の後には、上記トレンチ構造物内に、中濃度にドープされた上記第１伝導型エピタキシャル層を、第２ドリフト領域型用のスターティングマテリアルとして成長させる工程を行う。この成長工程中には、上記トレンチ構造物間のメサ構造物の上面にも、エピタキシャル層を成長させるので、その後、上記半導体ウェハの上面を、成長させたドリフト領域型まで平坦化させる工程を行い、平坦化された上面を有すると共にドリフト経路を有する半導体基材を形成する。上記ドリフト経路は、交互に配置された２つの第１伝導型ドリフト領域型を有している。第１ドリフト領域型は、単結晶基板上における単結晶半導体材料を有し、第２ドリフト領域型は、相補的にドープされた壁を有するトレンチ構造物内における単結晶半導体材料を含み、ここで上記相補的にドープされた壁は、上記パワー半導体素子の電荷補償領域を構成している。
【００３３】
上記パワー半導体素子の区分において上記ドリフト経路を完成させた後、上記半導体ウェハ上では、上記半導体基材内及び／又は上記半導体基材上に、上面構造物及び背面構造物を形成する工程を行い、上記パワー半導体素子を完成させる。その後、上記半導体ウェハを、個々のパワー半導体素子に分離させてもよい。
【００３４】
この方法は、特に縦型パワー半導体素子では、複数のエピタキシャル層を重ねて堆積させる必要が無いという利点を有している。さらに、この方法によって、注入マスクの形成工程と、その後の、通常のパワー半導体素子の電荷補償セルのためのフォトリソグラフィ工程及び注入工程とを省くことが可能である。さらに、この方法は、上記ドリフト経路のための上記トレンチ構造物のトレンチ自体を、第２ドリフト領域型として用いることが出来るため、成長させたエピタキシャル層が最適に利用されるという利点を有している。この点は、従来の全ての方法には提供されていないし、実施可能でもない。
【００３５】
最終的に、この方法は、上記トレンチ壁の制限された領域のみが、電荷補償領域の形成に用いられるという利点を有している。対応する追加的なパターン形成手段を介して、縦型パワー半導体素子であってさえ、上記トレンチ構造物の底部に異方性の除去エッチングを施す工程、又は、追加的なエッチング工程によって、上記トレンチ壁内の電荷補償領域を、個々にフロートする電荷補償柱部（pillars）に制限することが可能であり、これによって、追加的な平面が上記ドリフト経路において利用可能となる。
【００３６】
DE 101 32 136 C1の特許明細書により公知である製造方法と比較すると、この方法によれば、極めて薄い電荷補償領域を実現することが可能であり、これによって、同一の誘電耐性に対してより良好な順方向抵抗が得られる。上記電荷補償領域では、必要な補償電荷が保持され、これはつまり、オフ状態において上記電荷が完全に空乏化され得るために、最大２倍のブレークダウン電荷が横方向において保持されることになる。連続的な補償柱部を形成するために、DE 101 32 136 C1明細書では必要であるような上記補償領域の外方拡散は必要ないので、極めて細長く形成された、電荷補償領域ストリップ及び／又は電荷補償領域柱部を形成することが可能である。したがって、現在のＣｏｏｌＭＯＳと比べると、電流輸送のための第１ドリフトセル型及び第２ドリフトセル型を介して、より広い比率の平面が利用可能となる。これは、ドリフトセル型における同一のドーピングに対して、既に、上記ドリフトセルにおける順方向抵抗×断面積（Ｒｏｎ×Ａ）の積を低減させる。
【００３７】
さらに、ストリップレイアウトを用いる場合には、マスキングしているトレンチ構造物フォトレジスト技術のフォトレジスト耐性は、この補償度に影響しない。このレジストエッチング寸法又はトレンチエッチング寸法の偏差は、補償領域が右手に隣接するものよりも左手に隣接するものに対して幾分間隔が広いという、影響を有しているに過ぎない。これは、上記パワー半導体素子の出力キャパシタンス、及び、フィードバックキャパシタンスにわずかに影響し得るが、電荷キャリア補償には影響しない。結果として、上記フォトリソグラフィは、形状の低減、特に、上記電荷補償領域の幅の低減における制限効果を有さない。上記制限は、上記ドリフト経路自体が必要とする面積によって生じる。同様に、上記トレンチの形、又は、その幅の深さにおける偏差は、上記補償度にはほとんど影響を与えない。
【００３８】
上記耐性に関して有効である、さらなる一形態は、上記エピタキシャル堆積の厚さのばらつき、及び、ドーピングのばらつきを考慮することによって実現される。従来の電荷補償パワー半導体素子に対してエピタキシャル成長させる間には、堆積させたドーズ量（厚さ×ドーパント濃度）の＋／−１０％のばらつきは計算されなくてはならず、それは、これが上記電荷補償領域の十分小さな間隔、又は対応して低下された最大ドーピングによってバイアス（bias）されなければならいことを意味している。
【００３９】
上記方法の好ましい実施例では、上記半導体ウェハ上に上記第１伝導型エピタキシャル層を成長させる前に、低濃度にドープされた上記第１伝導型下地エピタキシャル層を成長させる。この方法の変形例は、上記下地エピタキシャル層によって、上記アバランシェ強度が増大されるという利点を有している。上記トレンチ深さが上記下地エピタキシャル層の領域における電荷補償に直接影響を与えるため、上記トレンチ構造物をエッチングする間にいずれの場合にも、上記下地エピタキシャル層が常に得られることを確実にするためには、上記トレンチエッチングの深さばらつきを正確に制御することが有効である。これは、生産技術的な見地から、上記トレンチ深さの源位置干渉計測法によって行うか、又は、例えば上記エッチングの終点制御のために、対応する補助層によって実現することが出来る。
【００４０】
上記下地エピタキシャル層を用いないならば、次のトレンチエッチングを、上記高濃度にドープされた基板の中まで行うことが可能である。その後上記基板の中に生じる電荷補償領域の相補伝導性領域の割合は、上記電荷補償にとっては重要でない。重要なことは、上記エピタキシャル層内に埋め込まれて配置され、かつ上記エピタキシャル層の膜厚によって予め設定される、電荷補償領域の割合だけである。上記トレンチ深さのばらつきは、この場合、上記電荷キャリア補償に極わずかな影響しか与えない。しかしながら、その後上記第２ドリフト領域型が、上記基板の高濃度にドープされたｎ型領域の中に到達するので、上記順方向抵抗はわずかに上昇し得る。
【００４１】
上記方法のさらに好ましい実施例では、上記半導体ウェハ上又は上記下地エピタキシャル層上に第１拡散領域型用の上記第１伝導型エピタキシャル層を成長させる前に、エッチングするトレンチの領域内に、パターン形成された補助層をエピタキシャル法によって成長させる。上記補助層は、エッチング停止又はエッチング終点制御を可能にし、かつ好ましくはＳｉｘＧｅｙ（ｘ＞ｙ）又はＳｉｘＧｅｙＣＺ（ｘ＞ｙ、ｘ＞ｚ）を有する。ゲルマニウムと炭素との両方が、好ましくは置換的に上記シリコン格子内に組み込まれているため、それらは、上記半導体ウェハ上に単結晶半導体領域をエピタキシャル法によって成長させることを大幅に妨げることはない。
【００４２】
しかしながら、上記成長させたエピタキシャル層内にエッチングを施す間、上記補助層は、エッチング停止層又はエンドマーキングを形成する。上記エンドマーキングの場合には、上記トレンチのエッチングの速度をウエットエッチングプロセス中に減速することが可能である。プラズマにおけるドライエッチングプロセス中には、上記トレンチ深さに達した場合に生じるスパッタリングされたゲルマニウムイオン及び炭素イオンを、上記プラズマにおいて検出することが可能であり、上記ドライエッチング法に対するエッチング停止を開始することが可能である。結果として、この方法の変形例によって、極めて正確なトレンチ深さを実現することが可能である。この目的に対して、ＳｉｘＧｅｙＣｚ（好ましくは、０．８６≦ｘ≦１、ｙ≦０．０７、ｚ≦０．０７である）から成る上記パターン形成された補助層の組成は有効である。なぜなら、このような低濃度のゲルマニウム及び／又は炭素は、上記単結晶の成長にわずかしか影響しないからである。
【００４３】
補助層を提供するさらなる一形態は、上記半導体ウェハ上又は上記下地エピタキシャル層上に上記第１伝導型エピタキシャル層を成長させる前に、パターン形成された補助層をエッチングするトレンチの領域内に堆積され、ここで上記補助層は、半導体酸化物層又は半導体窒化物層を有することが好ましく、補助層の構造は、エッチングされるトレンチの領域において、横方向において単結晶に過度に成長することが可能な微細構造に施される。この場合も、プラズマにおけるドライエッチング中の酸素又は窒素の検出が、その後、上記エッチング停止のために、又は上記ドライエッチングの深さ制御のための信号として、用いられてもよい。
【００４４】
上記方法のさらなる実施例では、上記トレンチ構造物を上記第１伝導型エピタキシャル層内に導入するために、上記パワー半導体素子の区分内の上記ドリフト経路領域内においてストリップ型パターンを備える上記半導体ウェハに、フォトリソグラフィック法によってエッチングマスクを施す。上記エッチングマスクを形成した後、単結晶に成長させた上記エピタキシャル層内に、上記トレンチ構造物を異方性エッチングによって導入する。上記異方性エッチングによって、上記トレンチ構造物は、比較的垂直かつ直線的な側壁を有することが可能となる。多くの場合、トレンチの断面には、樽形の輪郭、又は円錐形の輪郭、又は深くアンダーカットされた輪郭が生じ、これら輪郭は、上記導入、及び上記トレンチ壁内における電荷補償領域の動作モードを損なうことはない。
【００４５】
上記異方性エッチングは、異方性反応性イオンエッチングを用いて行われてもよい。上記反応性イオンエッチングの間、上記トレンチ構造物の領域内の半導体材料をスパッタリングするだけでなく、同時に、上記エピタキシャル材料による化学反応によってより高エッチング率を好ましい方向において実現する、イオンが用いられる。反応性イオンエッチングの代わりに、方向性（directional）プラズマエッチングを行ってもよい。上記プラズマエッチングでは、上記トレンチ構造物の材料は、スパッタリングされるだけである。このドライエッチング法の大きな利点は、上記エッチングを、終点検出によって行うことが出来る点にある。上記終点検出は、上述の補助層によって行うことが可能である。なぜならば、反応ガスにおけるエッチング中に上記補助層の遊離イオンが生じ、エッチング停止が製造技術的見地から引き起こされ得るためである。この選択エッチング工程の後、上記マスクを除去し、これによって、上記半導体ウェハの上面には、上記第１ドリフト領域型が形成される。上記第１ドリフト領域型は、導入されたトレンチ間の「メサ」とも呼ばれるメサ構造物の形をしている。
【００４６】
上記トレンチエッチングには、極端に高いアスペクト比は必要ではなく、そのため、この方法は、上記トレンチ構造物の幅を低減させることによって、さらなる縮小化の可能性を提供する。上記トレンチエッチングは、９０度の側壁角度に設定されていることが好ましい。しかしながら、上記トレンチは、樽形の断面すなわち胴の膨らんだ断面を形成し得ることが知られている。これら胴の膨らんだトレンチは、相補型半導体材料を上記トレンチ壁上に等方性に成長させた後にも保持され、かつ次の異方性エッチングが上記トレンチ壁又は略垂直な側壁から非相補伝導型半導体材料を垂直に除去し得るという効果を有す。したがって、上記側壁角度は、上記垂直な側壁において補償電荷を制御しないが、主に、上記垂直側壁において成長された又は内方拡散された層厚の精度を制御する。これは、従来公知であるドリフト経路内に電荷補償領域を製造する方法に対して、極めて大きな利点である。
【００４７】
上記エッチングマスクを形成する前に、方法の信頼性を増大させるために、エッチングバック工程のためのパターン形成された終点制御層を、上記エッチングされたトレンチをエピタキシャル法によって充填した後に堆積させることが可能である。上記終点制御層を、上記トレンチエッチング工程の後にメサの形に残留している領域内の単結晶エピタキシャル層上に堆積させる。上記終点制御層は、上述の補助層と同じく、半導体酸化物、及び／又は、半導体窒化物、及び／又は、ＳｉｘＧｅｙＣｚ層（ｘ＞ｙ、ｘ＞ｚ）、好ましくはＳｉ０．８６Ｇｅ０．０７Ｃ０．０７から形成されていることが好ましく、上記終点制御層は、上記第１拡散領域型の上面のみを覆っている。
【００４８】
さらに、上記トレンチ構造物を導入した後、かつ、上記トレンチ壁をドーピングする前に、上記トレンチ構造物の表面を化学的に清浄するならば、この方法は、さらに信頼性を増すことが可能である。このため、上記半導体ウェハの表面を酸化させ、続いて上記酸化物層を対応するウェットエッチングによってエッチングして、除去してもよい。最終的に、有利に上記トレンチ壁を平滑化する水素熱処理工程を行うことも可能である。
【００４９】
この方法のさらなる一変形は、まず上記第１伝導型を低濃度にドープすることによって、エピタキシャル層を上記半導体基板上に堆積する工程を含む。上記メサをこの低濃度にドープする工程は、上記トレンチ構造物の導入工程の後、例えば気相からドーピングすることによって、上記メサ内の上記第１伝導型濃度を所定の値まで上昇させることが出来る。これは、個々のパワー半導体のタイプに無関係に、均一かつ低濃度にドープされたエピタキシャル層を、これに対応して均一かつ高濃度にドープされたウェハ上に設けることが可能であるという利点を有しており、実際には、上記トレンチの導入工程の後にはじめて、上記第１拡散領域型内に、最終的に中程度に高い濃度を設定すると共に適応させる。これによって収納コストが削減され、既に堆積させた低濃度にドープされたエピタキシャル層を有する対応する半導体ウェハ基板の在庫管理を簡略化することが可能である。
【００５０】
好ましくは、上記トレンチ構造物の壁をドーパント層によってドーピングするために、上記半導体ウェハ上では、比較的高濃度にドープされた相補伝導型単結晶層を、エピタキシャル法によって成長させて、電荷補償領域を形成することが可能である。この場合、半導体ウェハ全体を、これに応じて薄いと共に相補的に比較的高濃度にドープされた層によって被膜して、その後、上記トレンチの底部、及び、上記メサの上面領域を、この高濃度にドープされた相補伝導層から露出させる必要がある。このため、上記基板上に直接堆積させた上記補助層、及び、上記メサ上の終点制御層が有効である。なぜなら、これらのサポートによって、上記メサの底部領域及び上面領域におけるエピタキシャルによって成長させた相補的かつ高濃度にドープされた層を、極めて精度が高く、正確に除去することが出来るからである。
【００５１】
上記底部領域における、相補的かつ比較的高濃度にドープされた層に異方性エッチングバックを行っている間のばらつきは、上記電荷補償、及び、上記順方向抵抗には、極わずかな影響しか与えない。なぜなら、エッチングする相補伝導層の厚さは、例えば５００ｎｍオーダの大きさであるためである。これに応じて、想定される深さのばらつきは、５０〜１００ｎｍの範囲内にあり、例えば４０μｍであると共に、上記トレンチ構造物の深さに相当する上記ドリフト経路の長さと比べると、もはや深刻ではない。
【００５２】
上記トレンチ構造物の壁をドープして、電荷補償領域を形成するための、高濃度にドープされた相補伝導型単結晶層を、厚さｄ（１００ｎｍ≦ｄ≦１０００ｎｍ間、好ましくは２００ｎｍ≦ｄ≦６００ｎｍ）によって、上記トレンチ構造物の上に成長させる。これによって比較的正確に、上記トレンチ構造物の壁内の欠陥濃度を設定すると共に、上記電荷補償領域に設けられた厚さを満たすことが可能である。
【００５３】
上記トレンチ構造物の壁上に電荷補償領域をエピタキシャル法によって堆積させる他の一方法は、上記トレンチ構造物の壁をドープして、ドープされたガラス層によって電荷補償領域を形成することである。上記ドープされたガラス層は、拡散プレコーティングとして上記トレンチ構造物の区分上に堆積されると共に、上記拡散プレコーティングの工程の後には完全に除去される。上記ガラス層を除去するためには、シリコンに対して選択的である等方性エッチング法を用いることが可能である一方、上記トレンチ構造物のドープされた底部層、及び、上記メサのドープされた上面を除去するためには、異方性エッチング法を用いて、明確に、このトレンチ壁内の電荷補償領域を可能な限り得る。
【００５４】
上記トレンチ構造物の壁内に電荷補償領域を形成するためにガラス層を堆積させる上記方法に加えて、続くポスト拡散工程によって、上記気相からトレンチ構造物の壁をドープする方法も存在する。最終的に電荷補償領域を形成するために、上記トレンチ構造物の区分上のドーパントに原子層堆積法を行い、この後、この堆積された原子層を、上記壁内に部分的又は完全に内方拡散させることが可能である。
【００５５】
上記方法のさらなる好ましい変形例によって、上記トレンチ内に単結晶半導体材料をエピタキシャル法によって堆積させる間に、この導入されたドーパントがこのトレンチ壁から外方拡散することを確実に妨げることが可能である。このため、上記トレンチ構造物の壁をドーピングして電荷補償領域を形成した後、拡散阻害単結晶補助層を、上記トレンチ構造物の区分上に堆積させることを提供する。上記補助層は、構成及び組成に関して、補助層として既に詳細に説明した材料に相当するか、又は、単にｎ型ドープされたＳｉパッシベーション層を示す。上記補助層は、第２ドリフトセル型用のトレンチ内に単結晶が成長することを妨害しないという特定の特徴を有する。
【００５６】
上記トレンチ構造物の上面に拡散阻害層を設けるさらなる一変形例は、アモルファスシリコン、又は、炭化ケイ素（好ましくは三次元の炭化ケイ素）、又は、シリコンゲルマニウムを、上記トレンチ構造物の区分上に、１０ｎｍ≦ｄ≦３００ｎｍの厚さ、好ましくは５０ｎｍ≦ｄ≦１５０ｎｍの厚さに堆積させる工程、又は、上記相補伝導層の下に導入する工程である。３５０℃よりも低い温度において、上記トレンチ構造物の壁上に等方性に堆積させることが可能な上記アモルファスシリコンは、既に７００℃において、つまり、上記トレンチ構造物において単結晶シリコンを上記気相から成長させるために必要とされる温度になる前に、それ自体が、シリコンの結晶性形状に遷移するという利点を有している。
【００５７】
この場合、この最小厚さが１０ｎｍ≦ｄ≦３００ｎｍ間であるために、上記アモルファスシリコン層は、完全かつ均一に、単結晶シリコン層に変換されると想定される。上記単結晶シリコン層は、その後、トレンチ構造物内に単結晶半導体材料を上記第２ドリフトセル型用として成長させるシード層として、利用可能である。上記拡散阻害層は、上記トレンチ構造物の壁のみに有効であり、この壁構造物内に導入された欠陥が外方拡散することを妨げる。したがって、異方性ドライエッチング法によって、上記トレンチ構造物の底部と上記メサの上面との両方からこの材料を取り除くことが有効である。この可能な異方性ドライエッチング法については、既に詳細を説明したので、ここでは再び説明しない。
【００５８】
上記方法の好ましい実施例では、中濃度にドープされた上記第１伝導型エピタキシャル層を上記トレンチ構造物内に成長させる前に、上記トレンチ構造物の壁が斜面を有し、上記半導体ウェハの上面における上記トレンチ構造物の幅が、上記トレンチ構造物の底部におけるよりも大きくなるように、上記トレンチ構造物の壁をエッチングする。上記トレンチ構造物のこの台形の断面は、上記第２ドリフト領域型に、単結晶の中濃度にドープされた半導体材料を成長させる場合に、上記トレンチ構造物の上面の早期閉鎖が妨げられるという利点を有している。
【００５９】
さらに、好ましくは、中濃度にドープされた上記第１伝導型（ｎ）のエピタキシャル層を上記トレンチ構造物内に成長させる前に、トレンチ壁（１４、１５）が湾曲部を有し、半導体基材（４）の上面（１８）の幅が、トレンチ構造物（１３）の底部（３０）の幅にほぼ等しいと共に、この場合上記トレンチ構造物がほぼ樽形にアンダーカットされるように、トレンチ壁（１４、１５）をエッチングする。したがって、上記上面のトレンチ幅が狭くなる前に、上記単結晶の成長は有効に停止され、上記樽形の中心部は、さらなるプロセス工程に利用可能な状態で保持される。
【００６０】
さらに、好ましくは、中濃度にドープされた第１伝導型（ｎ）のエピタキシャル層（２２）をトレンチ構造物（１３）内に成長させる前に、トレンチ壁（１４、１５）が斜面を有し、半導体基材（４）の上面（１８）におけるトレンチ構造物（１３）の幅が、トレンチ構造物（１３）の底部（３０）において短くなるように、トレンチ壁（１４、１５）をエッチングする。この方法の変形例は、上記トレンチ構造物が上記上面において過度に成長する前に、上記単結晶の成長が停止され得ると共に、上記トレンチ構造物のより広い底部領域は、さらなるプロセス工程に利用可能な状態で保持されるという利点を有している。
【００６１】
その後、第１エピタキシャル、又は、中濃度にドープされた上記第１伝導型エピタキシャル層を上記トレンチ構造物内に成長させるための、第２ドリフト領域型用のスターティングマテリアルとしてのエピタキシャル材料を、一定の濃度[Ｃ]を有する炭素（[Ｃ]≦１×１０２０ｃｍ−３）、又は、同じように作用する素子によってドープすることを提供する。この方法の変形例では、上記トレンチ構造物を充填するエピタキシャル層自体が、拡散阻害層として、欠陥が相補的に高濃度にドープされたトレンチ壁から外方拡散することに対して効力を発揮することを実現する。
【００６２】
その後、一典型的な方法では、中濃度にドープされた上記第１伝導型エピタキシャル層を、第２ドリフト領域型のためのスターティングマテリアルとして、上記トレンチ構造物内に成長させる場合には、上記トレンチ構造物をエピタキシャル材料によって完全に充填せず、上記トレンチ構造物の終端部として酸化物充填物を設けることを提供する。これは、上記トレンチ構造物の充填物の重要性の高い終端部は、酸化物材料に依存するという利点を有し、この酸化物充填中に生じる複数の空洞が上記パワー半導体素子の特性に与える重要な影響は、上部トレンチ構造物領域内においてシュリンクホール又は空洞が単結晶半導体材料内に生じる場合よりも少ない。この場合、この方法の変形例を、好ましくは、樽形のトレンチの断面、及び／又は、トレンチ深さまで拡大されたトレンチの断面を有するトレンチ構造物のために用いることが有効であることが実証される。
【００６３】
あるいは、上記トレンチ構造物を、真性伝導性のポリシリコンによって充填してもよい。この場合、ソース領域とドレイン領域との間に高抵抗接続を可能にする素子が実現され、上述の利点は十分に効力を発揮する。
【００６４】
上記トレンチ構造物を充填した後には、全く平坦からほど遠い上面を有する半導体ウェハが存在する。上記上面におけるこの非平坦性は、しかしながら、パワー半導体素子を形成するさらなるプロセス工程のためには有利ではない。ここでは、平坦化された上面及び背面を有する半導体基材を形成するために、上記半導体ウェハの上面に平坦化工程を行う。この目的のために、好ましくは最初に、平らなフォトレジスト層を上記不均一な上面に施す。上記フォトレジスト層の材料の選択では、選択されたエッチング法又は除去法に関して、上記ドリフトセル型半導体材料に対する上記エッチング選択因子をほぼ１になるように注意する必要がある。すなわち、平らにされる上面を平坦化する間の除去工程は、完全に均一かつ平坦になるよう、不均一な半導体材料を除去する工程へとフォトレジスト層から移行することが可能である。この場合、これに応じて上記半導体ウェハの上面を成長させたドリフト領域型まで平坦化する間に、このフォトレジスト材料と上記エピタキシャル材料の両方がエッチバックされる。他の一代替方法は、ＣＭＰ法（化学機械研磨法）であり得る。
【００６５】
上記方法のさらなる好ましい実施例では、上記半導体ウェハの上面を平坦化した後、これに、この平坦化された上面から、例えばエッジ領域がマスクされたプロトン注入を施す。上記プロトン注入を、上記半導体ウェハの背面から行ってもよい。上記プロトン注入を導入した後、上記半導体ウェハを、温度Ｔ（３５０℃≦Ｔ≦５００℃）においてアニーリングする。このプロトン注入によって、特に２つの上記ドリフトセル型ドリフト経路領域において、全半導体素子のアバランシェ強度が改善されるという利点が提供する。この場合、上記プロトン注入を、この平坦化工程の直後だけでなく、この製造工程の後の方にも行ってもよい。
【００６６】
ここで、本発明を、添付の図面を参照しながら詳細に説明する。
【００６７】
図１は、本発明の第１実施形態に係るパワー半導体素子を概略的に示す断面図である。
【００６８】
図２〜１２は、図１に係るパワー半導体素子を製造する場合の個々の工程を概略的に示す断面図である。
【００６９】
図２は、下地エピタキシャル層及び第１ドリフト領域型用にエピタキシャル層を堆積さ
せた後の、高濃度にドープされた基板を概略的に示す断面図である。
【００７０】
図３は、下地エピタキシャル層及びパターン形成された補助層を堆積させた後の、高濃度にドープされた基板を概略的に示す断面図である。
【００７１】
図４は、トレンチ構造物を上記エピタキシャル層内に導入した後の、図２に係る高濃度にドープされた基板を概略的に示す断面図である。
【００７２】
図５は、相補的かつ比較的高濃度にドープされた単結晶のエピタキシャル層を上記トレンチ構造物の上面上に堆積させた後の、図4に係る高濃度にドープされた基板を概略的に示す断面図である。
【００７３】
図６は、電荷補償領域を形成する相補的にドープされたトレンチ構造物の壁を有する、トレンチ構造物において、単結晶半導体材料から成る第２ドリフト領域型を製造する方法の略図を、相補的にドープされたトレンチ構造物の壁を製造する方法の３つの変形例と共に示す図である。
【００７４】
図７は、上記トレンチ構造物の底部、及び、メサ形の上記第１ドリフト領域型の上面に、除去エッチング工程を施した後の、図５に係る基板を概略的に示す断面図である。
【００７５】
図８は、第２ドリフト領域型用に上記トレンチ構造物内の単結晶半導体材料を成長させた後の、図７に係る基板を概略的に示す断面図である。
【００７６】
図９は、上記半導体基材の上面をフォトレジスト層によって平らにした後の、図８に係る基板を概略的に示す断面図である。
【００７７】
図１０は、上記半導体基材の上面をエッチングバックした後の、図９に係る基板を概略的に示す断面図である。
【００７８】
図１１は、上記半導体基材の一変形を有する基板、及び、上記上面のエッチングバックを概略的に示す断面図である。
【００７９】
図１２は、図１に係るパワー半導体素子を概略的に示す断面図である。
【００８０】
図１３〜２０は、本発明の第２実施形態のパワー半導体素子を製造する際の、個々の工程を概略的に示す図である。
【００８１】
図１３は、第１ドリフトセル型用にエピタキシャル層を堆積させた後の、高濃度にドープされた基板を概略的に示す断面図である。
【００８２】
図１４は、トレンチ構造物を導入して、電荷補償領域用に高濃度にドープされた相補伝導層を上記トレンチ構造物の壁に堆積させた後の、図１３に係る基板を概略的に示す断面図である。
【００８３】
図１５は、拡散阻害層を上記トレンチ構造物内に堆積させた後の、図１４に係る基板を概略的に示す断面図である。
【００８４】
図１６は、終点制御層を上記メサの上面上に堆積させて、上記トレンチの底部を露出させた後の、図１５に係る基板を概略的に示す断面図である。
【００８５】
図１７は、第２ドリフト領域型用に上記トレンチ構造物内の単結晶半導体材料を成長させた後の、図１６に係る基板を概略的に示す断面図である。
【００８６】
図１８は、上記半導体基材の上面をエッチングバックした後の、図１７に係る基板を概略的に示す断面図である。
【００８７】
図１９は、本発明の第２実施形態に係るパワー半導体素子を概略的に示す断面図である。
【００８８】
図２０〜２６は、エッジ構造物を製造している間のパワー半導体素子のエッジ領域を概略的に示す断面図である。
【００８９】
図２０は、基板、下地エピタキシャル層、及び、エピタキシャル層を有する上記パワー半導体素子のエッジ領域を概略的に示す断面図である。
【００９０】
図２１は、エッジトレンチを有するトレンチ構造物を導入した後の、図２０に係るエッジ領域を概略的に示す断面図である。
【００９１】
図２２は、相補伝導層及び拡散阻害層を上記トレンチ壁上に導入した後の、図２１に係るエッジ領域を概略的に示す断面図である。
【００９２】
図２３は、第２ドリフト領域型及びエッジ構造物のために、トレンチ構造物を単結晶半導体材料によって充填した後の、図２２に係るエッジ領域を概略的に示す断面図である。
【００９３】
図２４は、上記半導体基材の上面をエッチングバックして、エッジの輪郭を露出させた後の、図２３に係るエッジ領域を概略的に示す断面図である。
【００９４】
図２５は、エッジパッシベーション層を堆積させた後の、図２４に係るエッジ領域を概略的に示す断面図である。
【００９５】
図２６は、代替エッジ構造物を概略的に示す断面図である。
【００９６】
図１は、本発明の第１実施形態に係るパワー半導体素子１を概略的に示す断面図である。パワー半導体素子１は、半導体基材４において、２つの電極６、７間にドリフト経路５を有する。電極６、７間のドリフト経路５は、電極６、７間の電流経路に、第１伝導型ｎを提供する。さらに、ドリフト経路５は、相補伝導型ｐの電荷補償領域１１を有し、上記電荷補償領域は、ドリフト経路５の電流経路を制限する。ドリフト経路５内には、交互に配置された２つのドリフト領域型９、１０が配置されている。ここで、第１ドリフト領域型９は、単結晶基板１２上における単結晶半導体材料を有し、第２ドリフト領域型１０は、相補的にドープされたトレンチ構造物の壁１４、１５を備えるトレンチ構造物１３内における単結晶半導体材料を有する。この相補的にドープされた壁１４、１５は、電荷補償領域１１を有している。
【００９７】
ここに示したパワー半導体素子１は、例えば、縦型電界効果トランジスタである。
【００９８】
しかしながら、本発明に係る、単結晶半導体材料によって充填された複数のトレンチ壁１４、１５内に電荷補償構造３を有するドリフト経路５を、横型高電圧電界効果トランジスタに用いてもよい。バイポーラパワートランジスタにも、本発明に係るこのようなドリフト経路を設けてよい。この場合、図１には示していないが、上記ドリフト経路は、上記ドリフト領域と同一の伝導型で高濃度にドープされた基板上には構成されず、上記高濃度にドープされた基板は、上記ドリフト領域に対して相補伝導性にドープされる。バイポーラＩＧＢＴトランジスタ（分離ゲートバイポーラトランジスタ）、又は、ＰＮ−Ｎ＋ダイオード及びショットキーダイオードが、電荷補償領域１１をトレンチ構造物の壁１４、１５内に備えるドリフト経路構造物を有していてもよい。
【００９９】
図１に示した本発明の実施形態の場合には、トレンチ構造物１３は、高濃度にドープされた基板１２までは達しておらず、高濃度にドープされた基板１２とドリフト経路５との間には、低濃度にドープされた下地エピタキシャル層が配置されている。このような下地エピタキシャル層は、アバランシェ強度の改善に役立っている。垂直なドリフト経路５を有するこのパワー半導体素子１の場合には、相補伝導性ボディー領域３９が、半導体基材４の上面１８の近傍に配置されている。上記ボディー領域は、活性化電位がゲート電極８に印加される場合には、電荷キャリアで溢れており、ソース電極６とドレイン電極７との間の電流経路をドリフト領域９、１０においてアクティブにする。
【０１００】
この場合、トレンチ構造物の壁１４、１５、及び、１５内に配置された電荷補償構造３の電荷補償領域１１が極めて細いことにより、ドリフト領域９、１０では、欠陥濃度の増大が許容される。これによって、パワー半導体素子１を活性化する動作では、順方向抵抗が大幅に低減される。断面積が小さいこと、及びしたがって、本発明に係る電荷補償構造３がドリフト領域型９、１０の活性化容積と比べた場合に示す容積比率が小さいことも、順方向抵抗の低減に貢献している。
【０１０１】
図２〜１２は、図１に係るパワー半導体素子１を製造する場合の個々の工程を概略的に示す断面図である。
【０１０２】
図２は、第１ドリフト領域型用に、下地エピタキシャル層２０を基板上面１９上に堆積させて、低濃度にドープされた下地エピタキシャル層２０の上面２１上にさらなる中濃度にドープされたエピタキシャル層１７を堆積させた後の、高濃度にドープされた基板１２を概略的に示す断面図である。この場合、本発明の第１実施形態のパワー半導体素子１を製造するための、高濃度にドープされた基板１２、低濃度にドープされた下地エピタキシャル層２０、及び、中濃度にドープされたエピタキシャル層１７は、同一の第１伝導型を有している。続く図に示すように、トレンチ構造物を導入することによって、中濃度にドープされたエピタキシャル層１７から、上記第１ドリフト領域型を構成することが可能である。
【０１０３】
図３は、下地エピタキシャル層２０及びパターン形成された補助層３２を堆積させた後の、高濃度にドープされた基板１２を概略的に示す断面図である。この補助層３２は、下地エピタキシャル層２０の上面２１に中濃度にドープされたエピタキシャル層１７を堆積させるよりももっと前に堆積されており、トレンチ構造物のエッチングのための制御層を提供する。このため、上記制御層内、又は、上記補助層内には、上記トレンチ構造物をドライエッチングする際に放出された材料内で検出され得る元素が導入される。補助層として、上記下地エピタキシャル層の上面２１上には、中濃度にドープされたエピタキシャル層１７の単結晶の成長をさらに妨げないと共に、エッチングプロセスの速度を大幅に減速させるエッチング停止層を形成する材料を堆積させてもよい。
【０１０４】
このような補助層３２は、ＳｉｘＧｅｙＣｚ（ｘ＞ｙ、ｘ＞ｚ）を有すると共に好ましくはＳｉ０．８６Ｇｅ０．０７Ｃ０．０７を含む組成を有する単結晶材料を備えることが可能である。他の制御層又はエッチング停止層は、微細にパターン形成された形状の半導体材料の酸化物又は窒化物を有することが可能であり、すなわち、このような補助層３２は微細構造であるため、この微細に構成された補助層３２が側方に過度に単結晶成長することが許容される。最終的に、下地エピタキシャル層２０の上面２１内に選択的に炭素注入を行うことによって、補助層３２を製造する方法もある。上記補助層は、面心の三次元ＳｉＣクラスタを有しており、上記ＳｉＣクラスタは、上記トレンチ構造物の導入のための、終点制御層及び／又はエッチング停止層として機能し得る。
【０１０５】
図４は、トレンチ構造物１３を導入した後の、図２に係る高濃度にドープされた基板１２を概略的に示す断面図である。この場合、図３に示した補助層は、トレンチ構造物１３を導入する時に同時に、底部３０において除去される。図２及び図３に示した、中程度に高濃度にドープされた第１伝導型ｎのエピタキシャル層１７からは、トレンチ構造物１３を導入した後には、上面３４を有するメサ構造物（「メサ」３５とも呼ばれる）が残留する。そこで、基板１２上の第１伝導型ｎを中程度に高濃度でドーピングすることによって、第１ドリフト領域型９が完成する。次の工程は、その後相補的にドープされた上記電荷補償領域を、トレンチ構造物の壁１４、１５上に製造する工程である。
【０１０６】
図５は、相補的に高濃度にドープされた単結晶エピタキシャル層３６をトレンチ構造物１３の上面上、及び、メサ３５の上面３４上に成長させた後の、図４に係る高濃度にドープされた基板１２を概略的に示す断面図である。これら、厚さｄ（１００ｎｍ≦ｄ≦１０００ｎｍの間、好ましくは２００ｎｍ≦ｄ≦６００ｎｍ）を有する薄いエピタキシャル層３６を、半導体ウェハ上の複数のパワー半導体素子１のために、形成するドリフト経路５の領域内に堆積させることが可能であり、特に、この構造物の全表面を、単結晶半導体材料から形成してもよい。
【０１０７】
図５に示した実施形態では、厚さｄは５００ｎｍである。この厚さｄによって、トレンチ構造物の壁１４、１５上に堆積させた電荷補償領域１１の幅ｂＫも決定される。この典型的な実施形態では、メサ３５の高さｈは、トレンチ構造物１３のトレンチ深さｔに相当する。ここでは直線的に示されているトレンチ構造物１３の壁１４、１５は、上に向かって斜めに開いていることが可能であり、この場合トレンチ構造物１３は、底部３０におけるよりも、メサ３５の上面３４の領域における方が広くなる。上記トレンチの断面を、樽形に形成してもよい。壁１４、１５の壁輪郭のこれら異なる実施形態は、部分的には異なるエッチング技術に関連している。異方性エッチングは、対応するエッチングマスクを介して行うことが好ましい。
【０１０８】
図６は、電荷補償領域を形成する相補的にドープされたトレンチ構造物の壁を有するトレンチ構造物において、単結晶半導体材料から成る第２ドリフト領域型を製造する方法の略図を、相補的にドープされたトレンチ構造物の壁を製造する方法の３つの変形例と共に示す図である。これら３つの変形例を、参照番号１、２、及び、３によって示している。
【０１０９】
第１変形例１は、図５に示したような、トレンチ構造物エッチングの後に形成されたトレンチ構造物の表面上に、相補伝導性エピタキシャル層を成長させる工程である。第２変形例は、上記トレンチ構造物上にホウケイ酸塩ガラス堆積工程を行うことである。上記ホウケイ酸塩ガラス堆積工程の後、ＲＴＰプレコーティング(急速加熱処理)としても行われる熱処理によるプレコーティングを行う。上記熱処理によるプレコーティングは、十分な数の高濃度のホウ素原子を上記トレンチ構造物の壁内に浸入させるのに十分である。上記ホウケイ酸塩ガラスを、その後、ホウケイ酸塩ガラスエッチング工程によって除去する。
【０１１０】
第３の変形例は、最初にホウ素原子層又はホウ素含有化合物を、熱処理によるプレコーティングを施される分子層内に堆積させる工程から成る。その後、エッチングバック工程を行い、熱処理によるプレコーティングによって上記トレンチ構造物の壁内に浸入した高濃度のホウ素原子だけを除去する。結果として生じた上記トレンチ構造物の壁内の電荷補償領域の厚さ又は幅は、ホウ素が上記第１ドリフト領域型の単結晶半導体材料内に侵入した深さによって決定される。
【０１１１】
相補伝導型材料を導入、又は、成長させた後、上記トレンチの底部をエッチングすること、及び、メサの上面をエッチングバックすることによって、相補伝導性材料から成る高濃度にドープされた層は、上記トレンチ構造物の壁に対して境界が設けられる。上記トレンチ構造物を単結晶半導体材料によって充填する過程において、上記半導体材料が汚染されることを妨げるために、又は、相補欠陥が上記トレンチ壁から外方拡散することによってドープされることを妨げるために、図６に示したさらなる製造工程において、上記構造物の壁上に拡散阻害層を堆積させる。
【０１１２】
上記拡散阻害層は、上記補助層について既に説明したような材料を有していることが可能である。さらに、アモルファスシリコン層を上記トレンチ壁上に堆積させることも可能であり、上記アモルファスシリコン層は、単結晶半導体材料をエピタキシャル法によって堆積させる温度よりも低い温度であっても、約７００℃において結晶質に変化し、これによってこの単結晶の情報は移転される。このようないわゆるキャップ層は、欠陥が上記壁の領域から外方拡散することを妨げるが、上記トレンチ構造物の底部から始まる単結晶シリコン材料の形成及び成長を損なうことはないという利点を有している。図６に示す図の最後の工程、すなわち上記トレンチ構造物におけるｎ型エピタキシャル層の堆積工程は、上記第２ドリフト領域型を生じさせる。上記第２ドリフト領域型は、上記第１ドリフト領域型と共にドリフト経路を提供する。ここでは、上記ドリフト経路は、極めて細い上記補償領域を除いて、パワー半導体素子における電流経路のために完全に利用可能である。
【０１１３】
図７は、トレンチ構造物１３の底部３０、及び、メサの形の上記第１ドリフト領域型９の上面３４に除去エッチング工程を施した後の、図５に係る基板１２を概略的に示す断面図である。図７のトレンチ壁１４、１５上の破線４０は、上述の異なる壁コーティング、例えば、上記第２ドリフト領域型をトレンチ構造物１３内に導入する壁構造物のエッチングバック工程と拡散阻害の実施形態とを示す。さらに、単結晶半導体材料充填物を導入する前に、トレンチ構造物１３のトレンチ壁１４、１５を、化学的に清浄化するか、若しくは、酸化させた後エッチングするか又は縮小させてもよく、最終的に、上記トレンチ壁を水素熱処理工程によって単結晶に成長させるために、平滑化することが可能である。
【０１１４】
図８は、第２ドリフト領域型１０用の単結晶半導体材料をトレンチ構造物１３内に成長させた後の、図７に係る基板１２を概略的に示す断面図である。ここでは、第１ドリフト領域型９のメサ３５の上面も、単結晶材料によって過度に成長しており、したがって結果として半導体基材４には比較的亀裂のある上面１８が生じる。この平坦でないと同時に亀裂のある上面１８を、続く工程によって平坦化する。
【０１１５】
図９は、半導体基材４の上面１８をフォトレジスト層３７によって平らにした後の、図８に係る基板１２を概略的に示す断面図である。複数のフォトレジスト層を、平坦でない表面１８を有する半導体ウェハに堆積させて、その強い粘性によって平坦でない部分をまず平坦化する。上記フォトレジスト層が硬化した後、このようなフォトレジストは、上記半導体材料に対する選択性１を達成することが可能であり、そのため、平らにする上記フォトレジスト及び上記半導体材料は、このエッチングバック工程において、同様に除去される。フォトレジスト層３７の代わりに、スピンオンガラスのような他の材料を、平坦化層として用いてもよい。
【０１１６】
図１０は、半導体基材４の上面１８をエッチングバックした後の、図９に係る基板１２を概略的に示す断面図である。ここでも、図９に示した平らにされたフォトレジスト層には、エッチングバックされた半導体基材４の上面１８が生じ、上記上面は完全に平坦化されている。この平坦化工程の後、上面構造物及び背面構造物を、上記半導体基材内及び／又は上記半導体基材上に導入して、半導体ウェハの対応するパワー半導体素子の区分中に上記パワー半導体素子を完成させることが可能である。
【０１１７】
図１１は、上面１８をエッチングバックした後の、半導体基材４の一変形を有する基板１２を概略的に示す断面図である。半導体基材４のこの変形例の場合には、高濃度にドープされた基板１２の上面１９には、下地エピタキシャル層は設けられていない。これは、製造工程中に１つのエピタキシャル工程を省略することが可能であるという利点を有する。これは、いくつかの種類のパワー半導体素子にとって、少なくとも製造コストに関して有利となる。パワー半導体素子の製造費用を、本発明に係る方法と「Ｃｏｏｌ−ＭＯＳ」の製造方法との間において大まかに比較した場合、約６００Ｖの逆電圧では、エピタキシャル層の堆積が大きく低減され、特に製造に関してかなりの費用及び時間を必要とするフォト平面（photoplane）の数が大幅に低減される。
【０１１８】
図１２は、図１に係るパワー半導体素子１を概略的に示す断面図である。図１の機能と同一の機能を有する素子は、同一の参照番号によって示しており、さらに説明はしない。図１に対する差異は、第２ドリフト領域型１０の領域における破線４０だけであり、上記破線は、第２ドリフト領域型１０の特別な製造変形例を示している。
【０１１９】
図１３〜２０は、本発明の第２実施形態におけるパワー半導体素子を製造する際の個々の工程を概略的に示す図である。
【０１２０】
図１３は、エピタキシャル層１７を第１ドリフトセル型用に堆積させた後の、高濃度にドープされた基板１２を概略的に示す断面図である。このようなエピタキシャル層１７によって高濃度にドープされた半導体基板１２上に直接形成された上記第２実施形態のパワー半導体素子は、第１実施形態のパワー半導体素子とは、下地エピタキシャル層が設けられていない点において異なる。本発明の第２実施形態のように上記下地エピタキシャル層を省略するならば、上記トレンチエッチングを、上記高濃度にドープされた基板の中まで行うことが可能である。その後上記基板内に生じる、上記電荷補償領域用に相補的にドープされた領域の割合は、上記電荷補償には重要ではない。
【０１２１】
上記電荷補償に関連するものは、上記ドリフト経路領域内に生じる電荷補償領域の部分であり、上記部分は、エピタキシャル層１７の層厚Ｗによって予め規定される。この場合、後のトレンチエッチング中に結果として生じるトレンチ深さのばらつきは、上記電荷補償には何の影響も与えないが、深さのばらつきが大きい場合には、上記順方向抵抗の改良は結果として少なくなる。なぜなら、上記ドリフト経路の各第２ドリフト領域は、上記第２ドリフト領域型によって実現され、その後上記基板の中まで達しているからである。
【０１２２】
図１４は、トレンチ構造物１３を導入して、電荷補償領域１１用に高濃度にドープされた相補伝導層３６をトレンチ構造物の壁１４、１５内に堆積させた後の、図１３に係る基板１２を概略的に示す断面図である。このような相補伝導層３６を得るための異なる変形例は、第１実施形態の製造方法において詳細を既に説明したので、ここでは繰り返さない。
【０１２３】
図１５は、拡散阻害層２３をトレンチ構造物１３内に堆積させた後の、図１４に係る基板１２を概略的に示す断面図である。しかしながら、この拡散阻害層２３を堆積する前には、トレンチ構造物１３の底部とメサ３５の上面３４からは、相補的及び高伝導性層３６は除去されている。
【０１２４】
拡散阻害層２３を形成している材料に応じて、この層は、上面３４上に残留することが可能であると共に、底部３０において異方性エッチングを施すことによって選択的に除去されることが可能であり、単結晶材料が、上記第２ドリフト領域型を成長させるためのシード区域として利用可能になることを確実にする。本発明の本実施形態では、拡散阻害層２３として、単結晶に成長させたＳｉｘＧｅｙＣｚ（ｘ＞ｙ、ｘ＞ｚであり、この組成はＳｉ０．８６Ｇｅ０．０７Ｃ０．０７を含むことが好ましい）が用いられる。この場合、上記シリコン格子内のより大きなゲルマニウム原子は局所的に膨張し、上記炭素原子は局所的に圧縮する。その結果、上記シリコン格子では、釣り合いを取った数のゲルマニウム原子及び炭素原子によって、この格子ひずみは解消され、トレンチ構造物１３では、シリコンの単結晶の成長は妨げられない。
【０１２５】
図１６は、終点制御層３３をメサ３５の上面３４上に堆積させると共に、トレンチ底部３０を露出させた後の、図１５に係る基板１２を概略的に示す断面図である。これによって、特に底部３０からは拡散阻害層が完全に除去されているという、第２ドリフト領域型ドリフト領域の単結晶の成長を確実に行うための事前条件が提供される。第１ドリフト領域型９のメサ３５の上面３４上における終点制御層３３によって同時に、トレンチ構造物１３を充填した後の、半導体基材４の表面１８をエッチングバックする工程に対するきっかけが、終点制御層３３によって得られる。
【０１２６】
図１７は、第２ドリフト領域型１０用の単結晶半導体材料をトレンチ構造物１３内に成長させた後の、図１６に係る基板１２を概略的に示す断面図である。既に説明した図と同じ機能を有する素子は、同一の参照番号によって示しており、さらに説明は行わない。トレンチ構造物１３の底部３０からのこの単結晶の成長に関する特別な特徴は、上記側壁が拡散阻害層２３を有している点であり、上記拡散阻害層の基本的構造は、同じく単結晶に構成されているが、置換原子としては、０．０７までの割合の炭素及びゲルマニウム、すなわち８６原子のシリコン上では、７原子までのゲルマニウム、及び、７原子までの炭素が、上記格子を形成している。
【０１２７】
上述のように、上記シリコン原子に対して異なる寸法を有するこれら原子によって生じる格子ひずみは、上記トレンチの底部３０からの上記単結晶の成長がこの側面エッジによって大幅には妨げられない限り、解消される。しかしこのためには、ここで行うように、異方性エッチングによって拡散阻害被膜を底部３０から完全に除去することも有効である。しかしながら、拡散阻害被膜２３のための他の材料、例えば、アモルファスシリコンから成るキャップ層、又は、炭化ケイ素から成る層を、拡散阻害層として上記トレンチ構造物の壁上に堆積させてもよい。しかし、これら拡散阻害層は、トレンチ構造物１３内で単結晶に成長している半導体材料２２において、格子転位、及び、他の結晶欠陥の原因となり得る。
【０１２８】
上記終点制御層に異なる材料を用いることは、特に、次の工程において、その上に形成されている半導体材料を、終点制御層３３まで、及び、さらにその下まで、エッチングバックする場合には、それほど重要度が高くはない。上記トレンチを単結晶半導体材料によって充填した後は、半導体基材４の上面１８は比較的平坦でなく、求められる上面構造物を異なる型のパワー半導体素子のために堆積させる工程に適しているとは思われないので、まず、上面１８を対応するレジスト層又は平坦化層によって平らにして、その後、上述のように均一にエッチングバックする。これは、図１８に示す通りである。
【０１２９】
図１８は、半導体基材４の上面１８をエッチングバックした後の、図１７に係る基板１２を概略的に示す断面図である。半導体基材４の表面１８をエッチングバックした後、ここでは、第１拡散領域型９及び第２拡散領域型１０の拡散領域はそれぞれ、交互に互いに平行に配置され、電荷補償領域を形成している壁１４、１５は追加的に拡散阻害層２３を有しており、ここで、拡散領域型９は拡散阻害層２３有していないという点に関して、拡散領域型９は拡散領域型１０とは異なっている。
【０１３０】
図１９は、本発明の第２実施形態のパワー半導体素子２を概略的に示す断面図である。これを完成させるために、さらなる上面構造物及び背面構造物を、半導体基材４内に、及び／又は、半導体基材４上に導入しており、本発明のこの第２実施形態は、トレンチ構造物において、ゲート電極Ｇのためのゲート構造が実現されているという点に関して、図１に係る本発明の第１実施形態と異なっている。この場合、上記ゲート構造のトレンチ深さは、相補伝導性ボディー領域３９の弱い浸入度よりもわずかに大きい。
【０１３１】
図２０〜２６は、エッジ構造物２４を製造する場合の、パワー半導体素子のエッジ領域３８を概略的に示す断面図である。図１に係る素子のエッジ終端部が概略的に示されている。このようなエッジ終端部を、図１９に係る素子に実現してもよいことは、明らかであろう。
【０１３２】
図２０は、基板１２、下地エピタキシャル層１９、及び、エピタキシャル層１７を有するパワー半導体素子１のエッジ領域３８を概略的に示す断面図である。上記エッジ領域内には、上記トレンチ構造物が導入される。この図は、図２及び図１３に相当し、上記パワー半導体素子のエッジ２７を示している。このエッジ２７には、エッジトレンチ２５が設けられる。
【０１３３】
図２１は、エッジトレンチ２５を有するトレンチ構造物１３を導入した後の、図２０に係るエッジ領域３８を概略的に示す断面図である。エッジトレンチ２５を、トレンチ構造物１３と同じく、下地エピタキシャル層２０の上面２１上の底部３０まで、選択的異方性エッチングによって導入する。その点においては、このような素子のための特別なエッジ構造物の形成は、特別な製造工程を必要としない。
【０１３４】
図２２は、相補伝導層１６をトレンチ壁１４、１５内に導入し、拡散阻害層２３をトレンチ壁１４、１５上に導入した後の、図２１に係るエッジ領域３８を概略的に示す断面図である。これによって、トレンチ構造物１３及びエッジトレンチ２５では、相補伝導性のトレンチ壁１４、１５からの、単結晶に成長する材料の外方拡散は、妨げられないことが保証される。
【０１３５】
図２３は、第２ドリフト領域型１０用に、上記トレンチ構造物を単結晶半導体材料２２によって充填し、同時にエッジトレンチ２５を充填した後の、図２２に係るエッジ領域３８を概略的に示す断面図である。実際には、上記エッチングバック工程を湿式化学的及び等方性に行うことが出来るので、上記エッチングバック工程を用いて、湾曲したエッジ輪郭を充填されたエッジトレンチ２５内に実現することが可能である。
【０１３６】
図２４は、半導体基材４の上面１８をエッチングバックして、エッジトレンチ２５内のエッジ輪郭２８を露出させた後の、図２３に係るエッジ領域３８を概略的に示す断面図である。エッジ輪郭２４が高濃度にドープされた基板１２まで確実に達するには、さらなるエッチング工程が必要であり、上記工程は、トレンチ構造物をエッチングする工程と同時には行うことは出来ない。なぜなら、下地エピタキシャル層２０を、エッジ構造物２４のために除去する必要があるからである。高濃度にドープされた基板１２の上面１９の上までこの追加的なエッチング工程を行った後、エッジ輪郭２８が得られる。上記エッジ輪郭は、フロートすることが可能なエッジ補償領域２６との相互作用によって、ここでエッジ輪郭２８をパッシベーションするように準備されている。
【０１３７】
図２５は、エッジパッシベーション層２９を堆積させた後の、図２４に係るエッジ領域３８を概略的に示す断面図である。このエッジパッシベーション層２９は、その後、上記エッジ領域において、表面漏れ電流が上記パワー半導体素子の特性には影響を与えないことを確実にする。上記エッジパッシベーション層２９は、半導体酸化物、半導体窒化物、ダイヤモンドのような炭素、炭化ケイ素を有していることが可能であり、又は、このようなパッシベーション層を上記パワー半導体素子上において実施する必要があるならば、これらを用いて、上記エッジパッシベーション層を形成してもよい。したがって、上記パワー半導体素子にポリイミド層が必要とされるならば、上記ポリイミド層をこのパッシベーションに用いてもよい。
【０１３８】
図２６は、代替エッジ構造物２４を概略的に示す断面図である。上記代替エッジ構造物は、図２５に係るエッジ構造物とは、下地エピタキシャル層が設けられていないという点において異なっている。さらに、このエッジ構造物２４は、補償原理に基づいて動作する必要が無い横型高電圧半導体素子にも適している。これら素子の場合には、図２６に示すように、上記エッジ領域内にディープトレンチが形成される。上記ディープトレンチは、後に空間電荷領域が到達する深さとほぼ同じ深さか、又は、それよりも幾らか深くまで達していることが好ましい。
【０１３９】
続いて、上記トレンチの表面では、注入法又は内方拡散法によって、若しくは、エピタキシャル成長法によって形成されることが可能な相補伝導性ドーピングを導入する。その後、この相補的にドープされた層の上に、上記第１伝導型層をエピタキシャル法によって堆積させる。あるいは、このドーピングを、続く内方拡散法による注入法又はプレコーティング法を用いて行ってもよい。このため、上記相補伝導性領域は、上記ソース電位のような低電位に電気的に接続されている必要がある。上記エッジトレンチ内に成長させたエピタキシャル層のドーピングは、補償素子と同様に選択され、したがって、上記能動素子領域におけるドリフト領域のドーピング、又は、ベース領域のドーピングよりも極めて高濃度である。
【０１４０】
上記エピタキシャル層の寸法形成工程及びパターン形成工程は、上記エッジ領域に適用されてもよく、特に、エッジ内の相補的かつ第１伝導型に提供される層には十分に良好な補償がなくてはならず、この場合、横方向における、各ｎ伝動型領域及びｐ伝導型領域のブレークダウン電荷は超えられてはならない。上記エッジ領域における上記第１伝導型濃度が増大しているため、表面電荷に対す感度は低減され、したがって、パッシベーションに関する要件はそれほど厳しくはない。他方、上記エッジ領域にプロトン注入を施さないことによって、上記エッジ領域において、上記ドリフト経路領域内の逆電圧の大きさに対する過電圧保護を改善することを提供することが可能である。
【図面の簡単な説明】
【０１４１】
【図１】本発明の第１実施形態に係るパワー半導体素子を概略的に示す断面図である。
【図２】下地エピタキシャル層及び第１ドリフト領域型用にエピタキシャル層を堆積させた後の、高濃度にドープされた基板を概略的に示す断面図である。
【図３】下地エピタキシャル層及びパターン形成された補助層を堆積させた後の、高濃度にドープされた基板を概略的に示す断面図である。
【図４】トレンチ構造物を上記エピタキシャル層内に導入した後の、図２に係る高濃度にドープされた基板を概略的に示す断面図である。
【図５】相補的かつ比較的高濃度にドープされた単結晶のエピタキシャル層を上記トレンチ構造物の上面上に堆積させた後の、図4に係る高濃度にドープされた基板を概略的に示す断面図である。
【図６】電荷補償領域を形成する相補的にドープされたトレンチ構造物の壁を有する、トレンチ構造物において、単結晶半導体材料から成る第２ドリフト領域型を製造する方法の略図を、相補的にドープされたトレンチ構造物の壁を製造する方法の３つの変形例と共に示す図である。
【図７】上記トレンチ構造物の底部、及び、メサ形の上記第１ドリフト領域型の上面に、除去エッチング工程を施した後の、図５に係る基板を概略的に示す断面図である。
【図８】第２ドリフト領域型用に上記トレンチ構造物内における単結晶半導体材料を成長させた後の、図７に係る基板を概略的に示す断面図である。
【図９】上記半導体基材の上面をフォトレジスト層によって平らにした後の、図８に係る基板を概略的に示す断面図である。
【図１０】上記半導体基材の上面をエッチングバックした後の、図９に係る基板を概略的に示す断面図である。
【図１１】上記半導体基材の一変形を有する基板、及び、上記上面のエッチングバックを概略的に示す断面図である。
【図１２】図１に係るパワー半導体素子を概略的に示す断面図である。
【図１３】第１ドリフトセル型用にエピタキシャル層を堆積させた後の、高濃度にドープされた基板を概略的に示す断面図である。
【図１４】トレンチ構造物を導入して、電荷補償領域用に高濃度にドープされた相補伝導層を上記トレンチ構造物の壁に堆積させた後の、図１３に係る基板を概略的に示す断面図である。
【図１５】拡散阻害層を上記トレンチ構造物内に堆積させた後の、図１４に係る基板を概略的に示す断面図である。
【図１６】終点制御層を上記メサの上面上に堆積させて、上記トレンチの底部を露出させた後の、図１５に係る基板を概略的に示す断面図である。
【図１７】第２ドリフト領域型用に上記トレンチ構造物内の単結晶半導体材料を成長させた後の、図１６に係る基板を概略的に示す断面図である。
【図１８】上記半導体基材の上面をエッチングバックした後の、図１７に係る基板を概略的に示す断面図である。
【図１９】本発明の第２実施形態に係るパワー半導体素子を概略的に示す断面図である。
【図２０】基板、下地エピタキシャル層、及び、エピタキシャル層を有する上記パワー半導体素子のエッジ領域を概略的に示す断面図である。
【図２１】エッジトレンチを有するトレンチ構造物を導入した後の、図２０に係るエッジ領域を概略的に示す断面図である。
【図２２】相補伝導層及び拡散阻害層を上記トレンチ壁上に導入した後の、図２１に係るエッジ領域を概略的に示す断面図である。
【図２３】第２ドリフト領域型及びエッジ構造物のために、トレンチ構造物を単結晶半導体材料によって充填した後の、図２２に係るエッジ領域を概略的に示す断面図である。
【図２４】上記半導体基材の上面をエッチングバックして、エッジの輪郭を露出させた後の、図２３に係るエッジ領域を概略的に示す断面図である。
【図２５】エッジパッシベーション層を堆積させた後の、図２４に係るエッジ領域を概略的に示す断面図である。
【図２６】代替エッジ構造物を概略的に示す断面図である。
【符号の説明】
【０１４２】
１  パワー半導体素子（第１実施形態）
２  パワー半導体素子（第２実施形態）
３  電荷補償構造
４  半導体基材
５  ドリフト経路
６  ソース電極
７  ドレイン電極
８  ゲート電極
９  ドリフト領域、第１ドリフト領域型
１０  ドリフト領域、第２ドリフト領域型
１１  電荷補償領域
１２  単結晶基板
１３  トレンチ構造物
１４  トレンチ構造物の壁
１５  トレンチ構造物の壁
１６  トレンチ構造物の壁上の相補伝導層
１７  中濃度にドープされたエピタキシャル層
１８  半導体基材の上面
１９  基板の上面
２０  下地エピタキシャル層
２１  下地エピタキシャル層の上面
２２  充填された単結晶半導体材料
２３  拡散阻害層
２４  エッジ構造物
２５  エッジトレンチ
２６  エッジ補償領域
２７  パワー半導体素子のエッジ
２８  エッジ輪郭
２９  エッジパッシベーション層
３０  トレンチ構造物の底部
３１  半導体基材の背面
３２  パターン形成された補助層
３３  終点制御層
３４  メサの上面
３５  メサ
３６  トレンチ構造物の壁上の高濃度にドープされた単結晶のエピタキシャル層
３７  平らにしているフォトレジスト層
３８  エッジ領域
３９  ｐ伝導型ボディー領域
４０  破線
Ｄ  ドレイン電極
Ｇ  ゲート電極
Ｓ  ソース電極
ｈ  上記メサの高さ
ｔ  トレンチ深さ
Ｗ  上記エピタキシャル層の層厚
【図１】
0005529908.tif 000002
【図２】
0005529908.tif 000003
【図３】
0005529908.tif 000004
【図４】
0005529908.tif 000005
【図５】
0005529908.tif 000006
【図６】
0005529908.tif 000007
【図７】
0005529908.tif 000008
【図８】
0005529908.tif 000009
【図９】
0005529908.tif 000010
【図１０】
0005529908.tif 000011
【図１１】
0005529908.tif 000012
【図１２】
0005529908.tif 000013
【図１３】
0005529908.tif 000014
【図１４】
0005529908.tif 000015
【図１５】
0005529908.tif 000016
【図１６】
0005529908.tif 000017
【図１７】
0005529908.tif 000018
【図１８】
0005529908.tif 000019
【図１９】
0005529908.tif 000020
【図２０】
0005529908.tif 000021
【図２１】
0005529908.tif 000022
【図２２】
0005529908.tif 000023
【図２３】
0005529908.tif 000024
【図２４】
0005529908.tif 000025
【図２５】
0005529908.tif 000026
【図２６】
0005529908.tif 000027