(57)【特許請求の範囲】
【請求項１】
デジタル値をアナログ信号に変換する回路（６０）であって、
−  前記値を表し、且つ、それぞれが相対的な重み付けを有する、１つまたは複数のデジタル信号を受信するように構成された論理ブロック（６４）であって、前記論理ブロック（６４）は、１つまたは複数の信号を出力するようにさらに構成されており、各出力信号は、それぞれのデジタル信号で変調された発振器信号を含む、論理ブロック（６４）と、
−  前記デジタル値を表す前記アナログ信号を生成する生成手段（６９）であって、前記アナログ信号は、前記論理ブロック（６４）から出力された出力信号の重み付けされた合成を含み、前記生成手段（６９）は、それぞれの前記デジタル信号の相対的な重み付けに基づいて、前記論理ブロック（６４）から出力された１または複数の出力信号のそれぞれの相対振幅に相対的に重み付けするように構成される一連の振幅変更器（６２ａ−ｃ）を有する、生成手段（６９）と、
前記回路（６０）の出力インピーダンスを整合する整合回路（６５）と、を備え、
入力インピーダンスは、前記整合された出力インピーダンス値より低い、回路。
【請求項２】
前記論理ブロック（６４）は、一連の乗算素子（６１ａ−ｃ）を備え、各乗算素子（６１ａ−ｃ）は、第１の入力としての発振器信号と、第２の入力としてのそれぞれのデジタル信号と、を受信し、且つ、前記発振器信号を前記それぞれのデジタル信号で乗算するように構成される、請求項１に記載の回路。
【請求項３】
少なくとも１つの乗算素子（６１ａ−ｃ）は、ＮＡＮＤゲート、ＡＮＤゲート、ＯＲゲート、ＮＯＲゲート、ＸＯＲゲート、ＸＮＯＲゲートおよび一連のスイッチ、のうちの少なくとも１つを備える、請求項２に記載の回路。
【請求項４】
少なくとも１つの振幅変更器（６２ａ−ｃ）が、キャパシタ、抵抗器、およびインダクタの少なくとも１つを備える、請求項３に記載の回路。
【請求項５】
前記生成手段（６９）は、振幅変更された信号を合計する手段（６６）をさらに備える、請求項３または４に記載の回路。
【請求項６】
前記１つまたは複数のデジタル信号は、２進数を表し、各デジタル信号は、２進重みを有する、請求項１乃至５の何れかに記載の回路。
【請求項７】
前記１つまたは複数のデジタル信号は、温度計符号化値を表し、各デジタル信号は、均等な重みを有する、ことを特徴とする請求項１乃至６の何れかに記載の回路。
【請求項８】
前記回路は、Ｉブランチ（６７）と、Ｑブランチ（６８）と、を備え、前記Ｉブランチ（６７）は、デジタルデータのＩ成分を受信し、前記Ｑブランチ（６８）は、デジタルデータのＱ成分を受信し、前記Ｑブランチ（６８）の発振器信号は、前記Ｉブランチ（６７）の発振器信号に対して位相が９０°ずれている、請求項１乃至７の何れかに記載の回路。
【請求項９】
少なくとも１つの乗算素子（６１ａ−ｃ）が、
−  ４つの入力（８１ａ−ｄ）であって、第１の入力（８１ａ）は、基準電圧に接続され、第２の入力（８１ｂ）および第３の入力（８１ｃ）は、前記発振器信号に接続され、第４の入力（８１ｄ）は、グラウンドに接続される、４つの入力（８１ａ−ｄ）と、
−  それぞれの前記入力（８１ａ−ｄ）を反転する４つのインバータ（８２ａ−ｄ）と、−  前記乗算素子（６１ａ−ｃ）によって受信されたビットに応じて、反転入力の通過を選択的に許可する、４つのスイッチ（８３ａ−ｄ）と、
−  第１のスイッチ（８３ａ）および第２のスイッチ（８３ｂ）の出力に接続された第１の一連のインバータ（８４ａ，８４ｂ）と、第３のスイッチ（８３ｃ）および第４のスイッチ（８３ｄ）の出力に接続された第２の一連のインバータ（８４ｃ，８４ｄ）と、を備える、請求項２乃至８の何れかに記載の回路。
【請求項１０】
少なくとも１つの振幅変更器（６２ａ−ｃ）は、前記第１の一連のインバータ（８４ａ，８４ｂ）の出力に接続された第１の電極を有する第１のキャパシタ（８５ａ）と、前記第２の一連のインバータ（８４ｃ，８４ｄ）の出力に接続された第１の電極を有する第２のキャパシタ（８５ｂ）と、を備え、前記第１のキャパシタ（８５ａ）の第２の電極および前記第２のキャパシタ（８５ｂ）の第２の電極は、互いに接続される、請求項９に記載の回路。
【請求項１１】
１つまたは複数の前記スイッチ（８３ａ−ｄ）は、トランジスタスイッチを備える、請求項９または１０に記載の回路。
【請求項１２】
前記デジタル値は、符号付きデジタル値であり、前記発振器信号は、非反転発振器信号と、前記デジタル値の符号に依存する反転発振器信号と、のうちの１つを備える、請求項１乃至１１の何れかに記載の回路。
【請求項１３】
請求項１乃至１２の何れかに記載の回路を備える、トランスミッタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線トランスミッタで使用するためのデジタルアナログコンバータを含むデジタルアナログコンバータに関するが、これに限定されるものではない。
【背景技術】
【０００２】
デジタルアナログコンバータ（ＤＡＣ）は、非常に広範囲の応用に用いられている。例えば、ＤＡＣは、無線トランスミッタにおいて、トランスミッタのベースバンドによって生成されたデジタル信号を、アンテナによって送信するための適切なアナログ信号に変換するために用いられる場合がある。典型的なトランスミッタにおいて、デジタル信号は、まず、ＤＡＣを用いてアナログ信号に変換され、次いで、アナログ信号は、電力増幅の前に、フィルタリングステージと、混合ステージと、増幅ステージと、を通過し、最終的に、送信が行われる。
【０００３】
既存の技術における１つの問題は、信号の処理に要求される多数の機能ブロックが、トランスミッタ集積回路（ＴＸＩＣ）上で大きなシリコン領域を必要とする、ということである。もう１つの問題は、要求されるアナログ信号処理の量が大きい、ということである。これらの問題は、例えば、近年の相補型金属酸化膜半導体（ＣＭＯＳ）技術を用いて、トランスミッタを実施することを、より困難にする。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
携帯電話で用いられるものなどの、多くの無線トランスミッタ設計において、多くの場合には、電力消費を最小化すること、従って定電圧電源を用いること、が必要である。しかし、既存の設計における多くのアナログ部品の性能に対する依存性は、結果として、電力消費要求の増加、または、低電力設計における性能の低下、のいずれかをもたらす。
【課題を解決するための手段】
【０００５】
本発明の一態様によると、デジタル値をアナログ信号に変換するための回路が提供され、その回路は、値を表し、且つ、それぞれが相対的な重み付けを有する、１つまたは複数のデジタル信号を受信するように構成された論理ブロックであって、その論理ブロックは、１つまたは複数の信号を出力するようにさらに構成されており、各出力信号は、それぞれのデジタル信号で変調された発振器信号を含む、論理ブロックと、デジタル値を表すアナログ信号を生成するための生成手段であって、そのアナログ信号は、論理ブロックから出力された信号の重み付けされた合成を含み、相対的な重み付けは、それぞれのデジタル信号の相対的な重み付けに基づく、生成手段と、を備える。
【０００６】
本発明の実施形態を、図面を参照し、単に例示として説明する。
【図面の簡単な説明】
【０００７】
【図１】無線トランスミッタを備えるシステムのブロック図。
【図２】図１に示されるＲＦＩＣをより詳細に示したブロック図。
【図３】無線トランスミッタを備える本発明の実施形態に係るシステムのブロック図。
【図４】図３に示されるＤＡＣモジュールの概略図。
【図５】図４に示される整合回路の回路図。
【図６】図４に示されるＤＡＣの一実施形態の回路図。
【図７】ＤＡＣの他の実施形態の回路図。
【発明を実施するための形態】
【０００８】
図１は、例えば携帯電話で用いられる、無線トランスミッタを備えるシステムのブロック図である。トランスミッタ１は、ベースバンドセクション２を備え、そのベースバンドセクションは、シンボルの形態のデジタルデータを生成し、ライン３において無線周波数集積回路（ＲＦＩＣ）４にデジタルデータを出力する。シンボルは、デジタルデータを表し、そのデジタルデータは、トランスミッタによって送信されるべきものであり、且つ、キーボードおよびマイクなどの１つまたは複数の入力デバイス（図示せず）より、ベースバンドセクション２によって受信された信号から得られるものである。ベースバンドセクション２は、これら信号を処理し、デジタルデータを生成する。ＲＦＩＣ４は、ベースバンドセクション２によって生成されたデジタルデータの様々な処理を行い、その様々な処理は、送信に適したアナログ信号４へのデジタルデータの変換を含む。ＲＦＩＣ４は、アナログ信号のフィルタリングと、混合と、増幅と、も行う。ＲＦＩＣ４によって生成された、処理済のアナログ信号５は、電力増幅器（ＰＡ）６に供給され、その電力増幅器（ＰＡ）６は、増幅された信号７がアンテナ８によって送信される前に、信号のさらなる増幅を行う。
【０００９】
図２は、図１に示されるＲＦＩＣ４をより詳細に示す。ベースバンドセクション２からＲＦＩＣ４によって受信されたシンボル３は、はじめに、トランスミッタデジタルフロントエンド（ＴＸＤＦＥ）ブロック２１に供給される。このブロック２１は、デジタルアナログ変換が行われる前に、必要とされる残りのデジタル前処理を行う。ＴＸＤＦＥ２１の出力２２は、次いで、ＤＡＣ２３に供給され、そのＤＡＣ２３は、デジタルデータをアナログ信号２４に変換する。アナログ信号は、次いで、個別のフィルタリングと、混合と、増幅ステージと、を通過する。特に、アナログ信号２４は、はじめに、フィルタ２５を通過する。次いで、信号を局部発振器（ＬＯ）信号と混合することにより、その信号は、ＲＦ周波数にアップコンバートされる。混合ステージは、例えば適切な発振器信号を分割することにより得られる、ＬＯ２９出力を受信する混合器２７によって行われる。混合器２７によって出力されたＲＦ信号３０は、次いで、少なくとも２つの増幅器３１，３２を含む増幅ステージに渡される。これらの増幅器３１，３２は、利得制御を行い、ＲＦＩＣの出力を供給する。図１に示されるように、ＲＦＩＣの出力は、送信される前に、ＰＡ６によってさらに増幅される。
【００１０】
図２および上記から、この構成には、かなりの数のアナログ部品があること、および、ＲＦＩＣにより行われるアナログ信号処理の量が比較的多いこと、が分かる。図３は、無線トランスミッタを備えるシステムのブロック図であり、そのシステムでは、アナログ部品の数を減少させることが可能であり、結果として、より少ないアナログ処理およびより小さいシリコン領域をもたらす。
【００１１】
図３に示されるトランスミッタ４０は、ベースバンドセクション４１と、ＴＸＤＦＥ４２と、ＤＡＣモジュール４４と称されるモジュールと、ＰＡ４５と、アンテナ４６とを備える。上記のように、ベースバンドセクション４１は、送信されるべきデジタルデータを表すシンボルを生成する。シンボルは、処理のためにＴＸＤＦＥ４２にも供給される。例示された実施形態では、ＴＸＤＦＥは、サンプルレートコンバータ（ＳＲＣ）４３を備え、そのサンプルレートコンバータ（ＳＲＣ）４３は、デジタルデータのサンプルレートを、必要に応じて増加または減少させるように構成される。例えば、いくつかの実施形態では、以下により詳細に述べられるＤＡＣモジュール４４は、ベースバンドセクション４１およびＴＸＤＦＥ４２によって供給されない、特定のサンプルレートを必要とする場合がある。当業者に理解されるように、ＳＲＣは、ＴＸＤＦＥに対する比較的小さな変更を表す。
【００１２】
ＤＡＣモジュール４４は、デジタルデータを受信し、以下により詳細に述べるように、アナログ信号の形態の出力を生成する。従って、ＤＡＣモジュール４４は、データのデジタルアナログ変換を行う。しかし、このデジタルアナログ変換は、アナログ処理の量および電力消費を最小化できるように、行われる。ＤＡＣモジュール４４によって生成されるアナログ信号は、ＰＡ４５に供給され、そのＰＡ４５は、送信のために信号をアンテナ４６に供給する前に、信号を増幅する。
【００１３】
ＤＡＣモジュール４４は、デジタルアナログコンバータ（ＤＡＣ）を備え、その一実施形態が、図４により詳細に示される。一般に、ＤＡＣは、値を表す一連の１つまたは複数のデジタル信号を受信する。例えば、信号は、２進数のビットを表してもよく、または、温度計符号化値を表してもよい。第１の例において、信号は、個別のビットの２進重み付けに対応する種々の重みを有する。第２の例では、信号は、それぞれ均等な重みを有する。
【００１４】
ＤＡＣは、論理ブロック６４とも称される第１のステージを備え、その論理ブロックは、各デジタル信号を無線周波数に変換する。各無線周波数信号は、特定周波数の発振器信号を、それぞれのデジタル信号で変調することによって生成される。この変調は、例えば、ＮＡＮＤゲート、ＡＮＤゲート、ＯＲゲート、ＮＯＲゲート、ＸＯＲゲート、もしくはＸＮＯＲゲート、直列スイッチ、またはその他の任意の適切な手段を用いて、発振器信号をデジタル信号に乗ずることによって、行われてもよい。例えば、ＮＡＮＤゲート、ＡＮＤゲート、ＯＲゲート、およびＮＯＲゲートの場合には、結果は、デジタル信号が第１の状態（例えば、ハイ状態またはロー状態）にある場合には、ほぼ一定の信号となり、デジタル信号が第２の状態（例えば、ロー状態またはハイ状態）にある場合には、発振信号となる。
【００１５】
ＤＡＣは、また、アナログデジタル変換を行う、生成手段６９とも称される、第２のステージを備える。第２のステージにおいて、無線周波数信号は、互いに合成されて、その振幅が入力値を表すアナログ信号を生成する。例えば、アナログ信号は、個別の無線周波数信号の重み付けされた合計、またはその他の組み合わせを含む。信号の合計または信号の合成で用いられる重み付けは、それぞれの入力デジタル信号の重みに依存する。例えば、入力信号が２進数を表す場合には、無線周波数信号は、２進重み付けにより加算されるのに対して、温度計符号が用いられる場合には、無線周波数信号は、均等な重み付けにより加算される。様々な実施形態において、キャパシタ、抵抗器、インダクタ、または他の任意の適切な手段が、個別の無線周波数信号の相対振幅を制御してもよい。結果としての振幅変調信号を、互いに加算してもよい。
【００１６】
図４に例示されるＤＡＣの特定の実施形態について、これより説明する。本実施形態では、ＤＡＣモジュール６０は、Ｎビット２進値のストリームを受信し、ストリームから、アナログ信号を生成する。２進値のストリームは、ＴＸＤＦＥおよびＳＲＣ４３によって出力されるデジタルデータストリームに対応する。実際には、データストリームは、Ｉ成分およびＱ成分の両方を含む。図４に例示されるＤＡＣは、２つのステージを備える。第１のステージは、デジタルデータを、ＩＱデータ周波数からＲＦ周波数に、ビット単位で移す。第２のステージは、実際のデジタルアナログ変換を行う。
【００１７】
ＤＡＣモジュール６０は、一連のＮＡＮＤゲート６１ａ−ｃを備え、各ＮＡＮＤゲートは、受信された２進値の各ビットと関連付けられる。よって、それぞれの受信された２進値におけるビット数と同じだけ多くのＮＡＮＤゲート６１ａ−ｃがあるが、図面では、３つのゲート６１ａ−ｃのみが示される。各ＮＡＮＤゲート６１ａ−ｃは、受信された値の１つのビットを表す各信号を処理し、この信号を、ＲＦ周波数に移す。これを達成するために、各ＮＡＮＤゲートは、ＬＯ信号を、第１の入力として受信する。ＬＯ信号は、例えば、特定周波数の正弦波または方形波であってもよい。各ＮＡＮＤゲート６１ａ−ｃの第２の入力は、Ｎビット２進値の各ビットを含む。例えば、第１のＮＡＮＤゲート６１ａは、Ｎビット２進値のビット０を受信し、次のＮＡＮＤゲート６１ｂは、Ｎビット２進値のビット１を受信し、最後のＮＡＮＤゲート６１ｃが、Ｎビット２進値のビットＮ−１を受信するまで、以下同様に続く。ＮＡＮＤゲートのうちの１つに入力されたデータビットが、１に等しい場合には、ＮＡＮＤゲートの出力は、ＬＯ信号の反転版に等しい。データビットが０の値を有する場合には、ＮＡＮＤゲートの出力は、１に等しくなる。このように、結果としてのＮＡＮＤゲート６１ａ−ｃの出力は、ＲＦ周波数に移されるデジタルデータ（即ち、それぞれの２進値）を表す。これらの信号は、次のステージを駆動するために用いられる。上述のように、ＮＡＮＤゲートは、ＬＯ信号をデジタル信号で乗算する他の任意の適切な構成要素と、置き換えられてもよい。
【００１８】
実際のデジタルアナログ変換は、ＮＡＮＤゲート６１ａ−ｃから出力されたＲＦ周波数信号を用いて行われ、一連のそれぞれの重み付けされたキャパシタ６２ａ−ｃを駆動する。各ＮＡＮＤゲート６１ａ−ｃの出力は、それぞれのキャパシタ６２ａ−ｃの一方の電極に接続され、各キャパシタ６２ａ−ｃの他方の電極は、共通加算点６６に接続される。加算点６６は、次に、ＤＡＣモジュール６０の出力を表す出力ノード６３に（後述の整合回路を介して）接続される。各キャパシタ６２ａ−ｃの値は、キャパシタの駆動に関連する特定のデータビットの２進重みにしたがって、２進重み付けされる。例えば、２進値のビットｎを受信するＮＡＮＤゲートの出力に接続されるキャパシタは、２ｎ・Ｃのキャパシタ値を有し、ここで、Ｃは、出力信号の所望の相対的な大きさにしたがって選択された基準値である。この例では、最下位ビットに、ビットゼロの番号が付されるので、Ｎビット値のビットに、０からＮ−１の番号が付される。結果として、ＮＡＮＤゲートから出力される無線周波数信号の相対振幅は、２進値のそれぞれのビットの２進重み付けにしたがって変更される。共通加算点は、次いで、振幅変調信号を加算または合成する。各データビットは、よって、ビット値（例えば０または１）にしたがって共通加算点での信号に寄与するが、対応するキャパシタの重みにも寄与し、これは同様に、当該ビットの２進重みに依存する。共通加算点６６で結果的に生じるアナログ信号は、よって、２進値に比例する大きさを有する。２進値のストリームが、ＤＡＣモジュール６０に入力されるにつれて、アナログ信号の大きさも変化する。
【００１９】
キャパシタの重み付けは、値を表すために使用されたコーディングに応じて選択される。上の例では、値の２進表現が用いられるので、キャパシタは、２進数で重み付けされる。しかし、入力信号が均等な重みとなるように温度計コーディングが用いられる場合には、無線周波数信号は、均等な重みと合成される。この場合には、重み付けされたキャパシタは、必要とされない可能性もある。また、キャパシタを、抵抗器またはインダクタなどの、他の任意の適切な構成要素に置換して、無線周波数信号の振幅を変更してもよいことも理解されたい。信号は、図４に例示される共通加算点以外の手段によって合成されてもよい。
【００２０】
図４に示される実施形態では、整合回路６５が、共通加算点６６と出力ノード６３との間に接続される。整合回路は、ＤＡＣモジュール６０のインピーダンスを特定の値と整合するために、使用される。例えば、一実施形態では、整合回路は、ＤＡＣモジュール６０の容量性インピーダンスを、５０Ωという値に整合するように構成される。入力インピーダンスが、出力インピーダンスよりも低いことを保証することにより、出力での電圧の増加を達成してもよく、これは、改善された性能をもたらす。整合回路は、任意の適切な設計としてもよく、その１つが、図５に例示される。この整合回路６５は、共通加算点と出力ノードとの間に接続された抵抗器７０と、出力ノード６３とグラウンドとの間に接続されたインダクタ７１と、を備える。インダクタ７１および抵抗器７０の値は、例えば、５０Ωのインピーダンスが達成されるように選択してもよい。他の整合回路、例えば、図５に示されるインダクタ７１および抵抗器７０の代わりに、キャパシタおよびインダクタを用いるもの等を使用可能であることも、理解されたい。
【００２１】
図４は、ＤＡＣモジュール６０のＩブランチ６７を、詳細に例示する。特に、イメージリジェクションのために、Ｑブランチ６８も設けられる。Ｑブランチは、Ｉブランチと同じ回路を備える。しかし、ＱブランチのＮＡＮＤゲートによって受信されたＬＯ信号は、ＩブランチのＮＡＮＤゲートによって受信されたＬＯ信号と、位相が９０°ずれている。Ｉブランチは、デジタルデータのＩ成分を受信し、Ｑブランチは、デジタルデータのＱ成分を受信する。図４に示されるように、Ｉブランチの共通加算点およびＱブランチの共通加算点は、整合回路の前の点で接続される。
【００２２】
例示された実施形態では重み付けされたキャパシタが用いられたが、１つまたは複数の重み付けされたキャパシタを、共に均等のキャパシタンスを有する一連のキャパシタと置換することもできる。本発明の実施形態としての目的で、全体のキャパシタンスが達成されるように互いに接続された一群のキャパシタを、全体のキャパシタンスを有する単一のキャパシタと単にみなしてもよい。一実施形態では、キャパシタは、金属−酸化物−金属（ＭＯＭ）キャパシタの形態であるが、他の形態のキャパシタを使用することもできることを、理解されたい。ＤＡＣモジュール４４の性能は、キャパシタ値によって特徴付けられ、デジタルアナログ変換の正確度は、キャパシタの整合に依存する。特に、キャパシタの整合は、正確に行うことができる。
【００２３】
図６は、図４に示されるＤＡＣモジュール６０の１つの可能な実施を例示する。図５に示される回路８０は、図４に示される装置の単一のＮＡＮＤゲートおよびキャパシタブランチ、例えばＮＡＮＤゲート６１ａおよびキャパシタ６２ａと等価である。回路８０は、４つの入力８１ａ−ｄを備える。第１の入力８１ａは、基準電圧ＶＲＥＦ（図４では図示せず）に接続され、第２の８１ｂおよび第３の８１ｃの入力は、ＬＯ信号に接続され、第４の入力８１ｄは、グラウンドに接続される（図４では図示せず）。４つの入力８１ａ−ｄは、それぞれ、４つの各インバータ８２ａ−ｄに接続されており、インバータは、それぞれの入力信号を反転する。各インバータ８２ａ−ｄの出力は、それぞれのスイッチに接続されており、スイッチは、例示された実施形態では、トランジスタスイッチ８３ａ−ｄの形態である。各スイッチは、ＤＡＣモジュールのこのブランチに対応するデータビットによって制御されており、データビットは、この例では、２進値のビット０である。各スイッチ８３ａ−ｄは、同一のデータビットで制御される。例えば、データビットが０に等しい場合には、反転入力は、スイッチの通過が許可されず、データビットが１に等しい場合には、反転信号は、スイッチの通過が許可される。
【００２４】
スイッチ８３ａおよび８３ｂの出力は、それぞれ、２つの直列のインバータ８４ａ，８４ｂに接続される。スイッチ８３ｃおよび８３ｄの出力は、それぞれ、２つのさらなる直列のインバータ８４ｃ，８４ｄに接続される。２つの直列のインバータ８４ａ，８４ｂおよび８４ｃ，８４ｄの２つの出力は、それぞれのキャパシタ８５ａ，８５ｂの一方の電極に接続される。これら２つの並列のキャパシタは、図４に例示されるキャパシタ６２のうちの１つと等価である。各キャパシタ８５ａ，８５ｂの他方の電極は、互いに接続され、且つ、回路の出力に接続される。
【００２５】
前述したように、図６に示される回路は、直列に接続された単一のＮＡＮＤゲートと、キャパシタと、に対応する。したがって、図６に示される回路のＮ個のコピーは、ＤＡＣモジュール６０のＩブランチ６７およびＱブランチ６８のそれぞれを実施するために使用される。ＩブランチまたはＱブランチを形成する、図６に示される回路のＮ個のコピーの出力は、共通加算点６６において、互いに接続される。
【００２６】
上述した実施形態では、デジタル値は、符合なしの値であり、それぞれ、符号（即ち、正または負）ではなく、大きさを有する。しかし、他の実施形態では、デジタル値は、符号付きの値であり、それぞれが、大きさおよび符号の両方を有するものであってもよい。値の符号は、任意の適切な方法、例えば、その値が正か負かを表す符号ビット、を用いて表されてもよい。符号付きの値が用いられる一実施形態を、これより説明する。この実施形態は、図４〜図６に例示された実施形態と同様の設計である。しかし、上述のような発振器信号を用いずに、非反転発振器信号（以下「ＬＯ」という）または反転発振器信号（以下「ＸＬＯ」という）のいずれかが、値の符号に応じて用いられる。発振器信号が、ハイ状態とロー状態との間で発振する方形波である一実施形態では、反転発振器信号は、非反転発振器信号がハイ状態を有する場合にロー状態を有し、且つ、非反転発振器信号がロー状態を有する場合にハイ状態を有する、方形波を含む。発振器信号が正弦波である一実施形態では、反転発振器信号は、反対の符号を有する正弦波を含む。非反転発振器信号および反転発振器信号は、同一の発振器源から得てもよい。
【００２７】
一実施形態では、ＤＡＣモジュール６０に供給されるデジタル値の符号を、例えば符号ビットの状態を調べることにより決定し、次いで、非反転発振器信号または反転発振器信号を、符号に応じて選択的に供給する、符号モジュールが設けられる。例えば、値が正の場合には、符号モジュールは、発振器によって生成された非反転発振器信号を出力として供給する。符号モジュールは、また、発振器によって生成された発振器信号を反転するように構成されており、値が負である場合には、符号モジュールは、反転発振器信号を出力として供給する。符号モジュールによって出力された非反転発振器信号または反転発振器信号は、図４に示される回路と同様の回路に、示された発振器信号（ＬＯ）の代わりに供給される。符号付きデジタル値のストリームが、ＤＡＣモジュール６０に入力された場合には、図４に示される回路に供給される発振器信号は、入力値の変化する符号にしたがって、非反転発振器信号と反転発振器信号との間で切り替わってもよい。
【００２８】
図７は、符号付き値が用いられるＤＡＣモジュール６０の１つの可能な実施を例示する。この構成は、非反転発振器信号（ＬＯ）または反転発振器信号（ＸＬＯ）のいずれかを使用可能にする変更を除いて、図６に示される構成と同様である。前述のように、値の単一ビットを処理するための回路を表す、ＤＡＣの単一のブランチのみが示される。同様のブランチ（図示せず）が、値の大きさを表す、値のそれぞれの他のビットのためにも提供されており、結果として生ずる個々の信号が、次いで合成され、上述のようなアナログ信号が得られる。
【００２９】
回路１００は、６つの入力１０１ａ−ｆを備える。第１の入力１０１ａは、基準電圧ＶＲＥＦに接続され、第６の入力１０１ｆは、グラウンドに接続される。第２の入力１０１ｂおよび第５の入力１０１ｅは、ＬＯ信号源に接続され、第３の入力１０１ｃおよび第４の入力１０１ｄは、ＸＬＯ信号源に接続される。６つの入力１０１ａ−ｆは、６つのそれぞれのインバータ１０２ａ−ｆに接続され、６つのインバータ１０２ａ−ｆは、それぞれの入力信号１０１ａ−ｆを反転する。各インバータ１０２ａ−ｆの出力は、それぞれのスイッチ１０３ａ−ｆに接続されており、スイッチ１０３ａ−ｆは、例えば、トランジスタスイッチの形態であってもよい。
【００３０】
各スイッチ１０３ａ−ｆは、ＤＡＣモジュール６０のこのブランチに対応するデータビットを用いて制御され、これによって、このブランチの各スイッチ１０３ａ−ｆは、同一のデータビットを用いて制御される。第１のスイッチ１０３ａおよび第６のスイッチ１０３ｆのケースでは、データビットが０に等しい場合には、反転入力は、スイッチの通過が許可されず、データビットが１に等しい場合には、反転信号は、スイッチの通過が許可される。他のスイッチ１０３ｂ−ｅは、データビットだけでなく、値の符号ビットによっても制御される。具体的には、符号ビットが０に等しい場合には、反転ＸＬＯ信号は、データビットの値にかかわらず、それぞれのスイッチ１０３ｃ，１０３ｄの通過が許可されず、一方で、反転ＬＯ信号は、データビットが１に等しい場合にのみ、それぞれのスイッチ１０３ｂ，１０３ｅの通過を許可される。符号ビットが１に等しい場合には、反転ＬＯ信号は、データビットの値にかかわらず、それぞれのスイッチ１０３ｃ，１０３ｄの通過を許可されず、一方で、反転ＸＬＯ信号は、データビットが１に等しい場合にのみ、それぞれのスイッチ１０３ｂ，１０３ｅの通過を許可される。
【００３１】
スイッチ１０３ａ−ｃの出力は、それぞれ、２つの直列のインバータ１０４ａ，１０４ｂに接続される。スイッチ１０３ｄ−ｆの出力は、それぞれ、２つのさらなる直列のインバータ１０４ｃ，１０４ｄに接続される。２つの直列のインバータ１０４ａ−ｄの２つの出力は、それぞれのキャパシタ１０５ａ，１０５ｂの一方の電極と接続される。各キャパシタ１０５ａ，１０５ｂの他方の電極は、互いに接続され、且つ、回路１００の出力に接続される。図７に示される回路は、デジタル値の符号に応じて、無条件のＬＯ信号８１ｂ，８１ｃの代わりに、ＬＯ信号１０１ｂ，１０１ｅまたはＸＬＯ信号１０１ｃ，１０１ｄが選択的に用いられることを除いて、図６に示される回路と同様に機能することが分かる。図６に示される構成のように、図７に示される回路の出力は、他のデータビットに対応する同様の回路の出力と合成され、デジタル値に対応するアナログ信号を生成する。
【００３２】
デジタル値が符号付きである本発明の実施形態では、使用可能な値の範囲は、２倍になる。
【００３３】
以上から分かるように、ＤＡＣモジュール６０の構造は、比較的簡素である。さらに、既知の装置と比べて、必要なアナログ部品の数がより少なく、結果として、アナログ処理が減少する。
【００３４】
例えば、ＮＡＮＤゲート６１ａ−ｃは、デジタル部品である。本発明の実施形態は、電力消費、雑音、およびシリコン面積を減少させることが可能なＤＡＣを提供する。
【００３５】
本発明の様々な例示的な実施形態を説明したが、当業者は、様々な変更が可能であることを理解されたい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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