(57)【特許請求の範囲】
【請求項１】
半導体基板上に設けられ、電荷蓄積層と制御ゲート電極とを含む複数のメモリセルと、
セレクトゲート電極を含み、前記メモリセルのアクティブエリアに接続されて形成されたセレクトゲートトランジスタと、
ワード線方向に隣接する前記電荷蓄積層間の前記制御ゲート電極下に潜り込むように設けられ、前記セレクトゲート電極に隣接する前記電荷蓄積層と前記セレクトゲート電極の間まで連続して延び、前記メモリセルのアクティブエリアを分離する前記半導体基板に設けられたトレンチに入り込み、かつ、下面が前記電荷蓄積層の下面よりも低い位置に存在する第１の空隙と、
ビット線方向に隣接する前記電荷蓄積層間に設けられた第２の空隙とを備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１の空隙は、隣接するメモリセルに渡って前記トレンチ内に連続して形成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１の空隙は、前記トレンチに沿って前記セレクトゲート電極下に存在することを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１の空隙は、前記トレンチに沿って前記セレクトゲート電極下を貫通していることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記セレクトゲート電極と前記セレクトゲート電極に隣接する電荷蓄積層との間に形成された第３の空隙をさらに備えることを特徴とする請求項３または４に記載の不揮発性半導体記憶装置。
【請求項６】
前記セレクトゲート電極の側壁に形成された第４の空隙をさらに備えることを特徴とする請求項３から５のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項７】
半導体基板上にトンネル絶縁膜を介して電荷蓄積層材を成膜する工程と、
前記電荷蓄積層材および前記トンネル絶縁膜を介して前記半導体基板にトレンチをビット線方向に形成する工程と、
前記トレンチ内に埋め込み絶縁膜を形成する工程と、
前記埋め込み絶縁膜および前記電荷蓄積層材上に電極間絶縁膜を形成する工程と、
前記電極間絶縁膜上に制御ゲート電極材を成膜する工程と、
前記制御ゲート電極材、前記電極間絶縁膜および前記電荷蓄積層材をパターニングすることにより、メモリセルごとに分離された電荷蓄積層を形成するとともに、前記電荷蓄積層上に配置された制御ゲート電極をワード線方向に形成する工程と、
前記制御ゲート電極材、前記電極間絶縁膜および前記電荷蓄積層材をパターニングすることにより、セレクトゲート電極をワード線方向に形成する工程と、
前記トレンチ内に埋め込まれた埋め込み絶縁膜の少なくとも一部を除去することで、前記ワード線方向に隣接する前記電荷蓄積層間の前記制御ゲート電極下に潜り込むように前記セレクトゲート電極に隣接する前記電荷蓄積層と前記セレクトゲート電極の間まで連続して延び、下面が前記電荷蓄積層の下面よりも低い位置に存在するに第１の空隙を形成する工程と、
前記制御ゲート電極間に架け渡されたカバー絶縁膜を形成することで、前記ビット線方向に隣接する前記電荷蓄積層間に第２の空隙を形成する工程とを備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項８】
前記トレンチ内に埋め込まれた埋め込み絶縁膜の少なくとも一部を除去した後、前記第１の空隙および前記電荷蓄積層間が埋め込まれるように前記半導体基板上に犠牲膜を形成する工程と、
前記犠牲膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を平坦化する工程と、
前記層間絶縁膜を平坦化した後、前記犠牲膜を除去する工程とを備えることを特徴とする請求項７に記載の不揮発性半導体記憶装置の製造方法。
【請求項９】
前記メモリセルのアクティブエリアを分離するトレンチ内は、架橋にて固化される流動性埋め込み絶縁膜にて途中まで埋め込まれ、周辺回路の素子分離に用いられるトレンチ内は、前記流動性埋め込み絶縁膜および非流動性埋め込み絶縁膜にて埋め込まれていることを特徴とする請求項７または８に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリなどの不揮発性半導体記憶装置において、高集積化を図るために、メモリセルが微細化されると、隣接ワード線間距離および隣接ビット線間距離が小さくなる。このため、ワード線方向またはビット線方向に隣接する浮遊ゲート電極間の寄生容量が増大し、メモリセルトランジスタのゲート長が１Ｘｎｍ以下の世代では、書き込み速度の低下を招いていた。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】ＵＳ２００６／０００１０７３
【特許文献２】ＵＳ２００６／０２３１８８４
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態の目的は、隣接する浮遊ゲート電極間の間隔を増大させることなく、隣接する浮遊ゲート電極間の寄生容量を低減することが可能な不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の不揮発性半導体記憶装置によれば、メモリセルと、第１の空隙と、第２の空隙とが設けられている。メモリセルは、電荷蓄積層が設けられている。第１の空隙は、ワード線方向に隣接する前記電荷蓄積層間に設けられている。第２の空隙は、ビット線方向に隣接する前記電荷蓄積層間に設けられている。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る不揮発性半導体記憶装置のメモリセルの概略構成を示す斜視図である。
【図２】図２は、第２実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの概略構成を示す平面図である。
【図３】図３は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図４】図４は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図５】図５は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図６】図６は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図７】図７は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図８】図８は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図９】図９は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１０】図１０は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１１】図１１は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１２】図１２は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１３】図１３は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１４】図１４は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１５】図１５は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１６】図１６は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１７】図１７は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１８】図１８は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１９】図１９は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図２０】図２０は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図２１】図２１は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図２２】図２２は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図２３】図２３は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図２４】図２４は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図２５】図２５は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図２６】図２６は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図２７】図２７は、第４実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図２８】図２８は、第４実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図２９】図２９は、第４実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図３０】図３０は、第４実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図３１】図３１は、第４実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図３２】図３２は、第４実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図３３】図３３は、第５実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図３４】図３４は、第６実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図３５】図３５は、第６実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【発明を実施するための形態】
【０００７】
以下、実施形態に係る不揮発性半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る不揮発性半導体記憶装置のメモリセルの概略構成を示す斜視図である。
図１において、半導体基板１には、ビット線方向ＤＢにトレンチ２が形成され、半導体基板１に形成されるメモリセルのアクティブエリアが分離されている。なお、アクティブエリアは、メモリセルに設けられたメモリトランジスタのチャネル領域およびソース／ドレイン領域を言う。また、半導体基板１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＧａＩｎＡｓＰまたはＺｎＳｅなどから選択することができる。
【０００９】
そして、トレンチ２には、第１の埋め込み絶縁膜３を介して第２の埋め込み絶縁膜４が埋め込まれている。なお、第１の埋め込み絶縁膜３は、ウェット処理に対してエッチングレートが低く（少なくとも第２の埋め込み絶縁膜４のエッチングレートよりも低く）、第２の埋め込み絶縁膜４は、ウェット処理に対してエッチングレートが高く（少なくとも第１の埋め込み絶縁膜３のエッチングレートよりも高く）なるようにすることができる。例えば、第１の埋め込み絶縁膜３としてはＣＶＤ(Chemical Vapor Deposition)酸化膜やＡＬＤ(Atomic Layer Deposition)酸化膜など、第２の埋め込み絶縁膜４としてはSOG(Spin On Glass)酸化膜や凝縮CVD酸化膜などを用いることができる。なお、トレンチ２に埋め込まれる埋め込み絶縁膜の構成は必ずしも２層構造でなくてもよく、例えば、１層構造または３層構造であってもよい。
【００１０】
また、半導体基板１上のアクティブエリアには、トンネル絶縁膜５を介して浮遊ゲート電極６がメモリセルごとに形成されている。この浮遊ゲート電極６は電荷蓄積層として用いることができる。なお、トンネル絶縁膜５としては、例えば、熱酸化膜であってもよいし、熱酸窒化膜であってもよい。あるいは、ＣＶＤ酸化膜であってもよいし、ＣＶＤ酸窒化膜であってもよい。あるいは、Ｓｉを挟んだ絶縁膜であってもよいし、Ｓｉがドット状に埋め込まれた絶縁膜であってもよい。浮遊ゲート電極６は、Ｎ型不純物またはＰ型不純物がドーピングされた多結晶シリコンであってもよいし、Ｍｏ、Ｔｉ、Ｗ、ＡｌまたはＴａなどを用いたメタル膜あるいはポリメタル膜であってもよいし、窒化膜であってもよい。
【００１１】
浮遊ゲート電極６上には、電極間絶縁膜７を介して制御ゲート電極８がワード線方向ＤＷに形成されている。なお、制御ゲート電極８はワード線を構成することができる。ここで、浮遊ゲート電極６と制御ゲート電極８との間のカップリング比を向上させるため、浮遊ゲート電極６の側壁に回り込むように制御ゲート電極８を形成することができる。
【００１２】
制御ゲート電極８上にはシリサイド層９が形成され、シリサイド層９上にはカバー絶縁膜１０が形成されている。なお、電極間絶縁膜７としては、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。あるいは、ＯＮＯ膜などのシリコン酸化膜とシリコン窒化膜との積層構造であってもよい。あるいは、酸化アルミニウムまたは酸化ハフニウムなどの高誘電率膜であってもよいし、シリコン酸化膜またはシリコン窒化膜などの低誘電率膜と高誘電率膜との積層構造であってもよい。制御ゲート電極８は、Ｎ型不純物またはＰ型不純物がドーピングされた多結晶シリコンであってもよい。あるいは、制御ゲート電極８は、Ｍｏ、Ｔｉ、Ｗ、ＡｌまたはＴａなどを用いたメタル膜あるいはポリメタル膜であってもよい。制御ゲート電極８としてメタル膜あるいはポリメタル膜を用いる場合、シリサイド層９はなくてもよい。シリサイド層９としては、例えば、ＣｏＳｉ、ＮｉＳｉ、ＰｔＳｉ、ＷＳｉまたはＭｏＳｉなどを用いることができる。また、カバー絶縁膜１０としては、例えば、シリコン酸化膜を用いることができる。
【００１３】
ここで、トレンチ２内に埋め込まれた第２の埋め込み絶縁膜４の一部が除去されることで、ワード線方向ＤＷに隣接する浮遊ゲート電極６間に空隙ＡＧ１が形成されている。空隙ＡＧ１は、トレンチ２に入り込むように形成されることで、浮遊ゲート電極６の下面よりも深い位置まで至るようにしてもよい。また、空隙ＡＧ１は、制御ゲート電極８下に潜るようにして隣接するメモリセルに渡ってトレンチ２内に連続して形成することができる。
【００１４】
また、カバー絶縁膜１０は、浮遊ゲート電極６間が完全に埋め込まれないようにして制御ゲート電極８間に掛け渡されることで、ビット線方向にＤＢに隣接する浮遊ゲート電極６間に空隙ＡＧ２が形成されている。なお、空隙ＡＧ２は、上下が非対称になるように形成することができ、その上端は尖塔形状を持つことができる。
【００１５】
ここで、浮遊ゲート電極６間に空隙ＡＧ１、ＡＧ２（例えば、空気の比誘電率は１）を設けることにより、浮遊ゲート電極６間に絶縁体（例えば、シリコン酸化膜の比誘電率は３．９）が埋め込まれた場合に比べて浮遊ゲート電極間の寄生容量を低減することができる。このため、浮遊ゲート電極間の寄生容量に起因した隣接セル間の電界の干渉を低減することができ、セルトランジスタのしきい値電圧の分布幅を小さくすることができる。
【００１６】
また、浮遊ゲート電極６の下面よりも深い位置まで空隙ＡＧ１を配置することにより、すなわち、空隙ＡＧ１が浮遊ゲート電極６の下面よりも低い位置に存在することにより、制御ゲート電極８と半導体基板１との間のフリンジ容量を低減することができる。このため、浮遊ゲート電極６と制御ゲート電極８とのカップリング比を向上させることができ、書き込み電圧を低下させることができる。
【００１７】
（第２実施形態）
図２は、第２実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの概略構成を示す平面図である。
図２において、ビット線方向ＤＢにはトレンチ２が形成され、アクティブエリアＡＡはトレンチＴＣにて分離されている。また、ワード線方向ＤＷには、ワード線ＷＬ０、ＷＬ１、・・がそれぞれ形成されるとともに、セレクトゲート電極ＳＧ１、ＳＧ２が形成されている。そして、セレクトゲート電極ＳＧ１、ＳＧ２間のアクティブエリアＡＡ上にはビット線コンタクトＣＢがそれぞれ形成されている。
【００１８】
そして、ビット線方向ＤＢにはトレンチ２に沿って空隙ＡＧ１が形成されている。また、ワード線方向ＤＷにおいて、ワード線ＷＬ０、ＷＬ１、・・間には空隙ＡＧ２が形成されている。また、ワード線ＷＬ０とセレクトゲート電極ＳＧ１との間には空隙ＡＧ３を、セレクトゲート電極ＳＧ１、２の側壁には空隙ＡＧ４を形成することができる。なお、空隙ＡＧ３、ＡＧ４はプロセスフローによっては絶縁膜で埋め戻し、空隙ＡＧ３、ＡＧ４を形成しないようにしてもよい。
【００１９】
ここで、セレクトゲート電極ＳＧ１、ＳＧ２の周囲にも空隙ＡＧ３、ＡＧ４を設けることにより、セレクトゲート電極ＳＧ１、ＳＧ２からチャネル領域に回り込むフリンジ容量を低減することができる。このため、ゲート電界によるチャネルの制御性および駆動性を向上させることができ、セレクトトランジスタのＳファクタを改善することができる。
【００２０】
（第３実施形態）
図３〜図２６は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。なお、図３（ａ）〜図９（ａ）、図１１（ｃ）、図１２（ｂ）、図１３（ｃ）〜図２３（ｃ）および図２６（ｃ）は図２のＡ−Ａ線で切断した断面図、図３（ｂ）〜図９（ｂ）、図１１（ｄ）、図１２（ｃ）、図１３（ｄ）〜図２３（ｄ）および図２６（ｄ）は周辺回路部で切断した断面図、図１０（ａ）、図１０（ｂ）および図１２（ａ）〜図２４（ａ）は図２のＣ−Ｃ線で切断した断面図、図１１（ａ）は、図１０（ｂ）のＥ−Ｅ線で切断したメモリセルアレイの断面図、図１０（ｂ）のＥ−Ｅ線で切断した周辺回路部の断面図、図１３（ｂ）〜図２３（ｂ）および図２６（ｂ）は図２のＢ−Ｂ線で切断した断面図、図２４は図２３の工程において図２のＤ−Ｄ線で切断した断面図、図２５は図２３の工程において図２のＤ−Ｄ線で切断した構成のその他の例を示す断面図である。
【００２１】
図３において、熱酸化などの方法を用いることにより、半導体基板１上にトンネル絶縁膜５を形成する。そして、ＣＶＤなどの方法を用いることにより、トンネル絶縁膜５上に浮遊ゲート電極材６´を成膜し、浮遊ゲート電極材６´上にハードマスクＭ１を形成する。なお、ハードマスクＭ１としては、例えば、シリコン酸化膜、アモルファスシリコン膜、シリコン窒化膜、カーボンを含む有機膜などを用いることができる。
【００２２】
次に、図４に示すように、フォトリソグラフィ技術を用いることにより、開口部Ｋ１、Ｋ１´が設けられたレジストパターンＲ１をハードマスクＭ１上に形成する。
【００２３】
次に、図５に示すように、レジストパターンＲ１をマスクとしてハードマスクＭ１をパターニングした後、そのハードマスクＭ１をマスクとして浮遊ゲート電極材６´、トンネル絶縁膜５および半導体基板１をエッチングすることにより、半導体基板１にトレンチ２、２´を形成する。なお、トレンチ２´は、周辺回路の素子分離に用いることができる。
【００２４】
次に、図６に示すように、ハードマスクＭ１を除去した後、ＣＶＤなどの方法を用いることにより、トレンチ２、２´の側壁が覆われるようにして第１の埋め込み絶縁膜３を浮遊ゲート電極材６´上に形成する。そして、塗布やＣＶＤなどの方法を用いることにより、トレンチ２、２´全体が埋め込まれるようにして第１の埋め込み絶縁膜３上に第２の埋め込み絶縁膜４を形成する。
【００２５】
次に、図７に示すように、ＣＭＰなどの方法を用いることにより、第１の埋め込み絶縁膜３および第２の埋め込み絶縁膜４を平坦化し、浮遊ゲート電極材６´の表面を露出させる。
【００２６】
次に、図８に示すように、ＲＩＥなどの異方性エッチングを用いることにより、第１の埋め込み絶縁膜３および第２の埋め込み絶縁膜４の一部を除去し、浮遊ゲート電極材６´の側壁の一部を露出させる凹部１１を形成する。なお、凹部１１を形成する場合、第１の埋め込み絶縁膜３および第２の埋め込み絶縁膜４は、トンネル絶縁膜５より上に残存させることが好ましい。
【００２７】
次に、図９に示すように、ＣＶＤなどの方法を用いることにより、浮遊ゲート電極材６´の側壁が覆われるようにして浮遊ゲート電極材６´上に電極間絶縁膜７を形成する。そして、ＣＶＤなどの方法を用いることにより、凹部１１全体が埋め込まれるようにして制御ゲート電極材８´を電極間絶縁膜７上に成膜する。
【００２８】
次に、図１０（ａ）に示すように、フォトリソグラフィ技術を用いることにより、セレクトゲート電極１３の形成部分に開口部Ｋ２が設けられたレジストパターンＲ２を制御ゲート電極材８´上に形成する。
【００２９】
次に、図１０（ｂ）および図１１に示すように、レジストパターンＲ２をマスクとして制御ゲート電極材８´、電極間絶縁膜７および浮遊ゲート電極材６´をエッチングすることにより、セレクトゲート電極１３下の電極間絶縁膜７に開口部Ｋ２´を形成する。
【００３０】
次に、図１２に示すように、レジストパターンＲ２を除去した後、ＣＶＤなどの方法を用いることにより、開口部Ｋ２´を介して制御ゲート電極材８´に接続された制御ゲート電極材８´´を制御ゲート電極材８´上に成膜する。そして、ＣＶＤなどの方法を用いることにより、キャップ絶縁膜１２およびハードマスクＭ２を制御ゲート電極材８´´上に順次形成する。なお、キャップ絶縁膜１２およびハードマスクＭ２としては、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。そして、フォトリソグラフィ技術を用いることにより、開口部Ｋ３が設けられたレジストパターンＲ３を制御ゲート電極材８´´上に形成する。
【００３１】
次に、図１３に示すように、レジストパターンＲ３をマスクとしてハードマスクＭ３をパターニングした後、そのハードマスクＭ３をマスクとして制御ゲート電極材８´、８´´、電極間絶縁膜７および浮遊ゲート電極材６´をエッチングすることにより、メモリセルごとに分離された浮遊ゲート電極６を形成するとともに、電極間絶縁膜７を介して浮遊ゲート電極６上に配置された制御ゲート電極８およびセレクトゲート電極１３をワード線方向に形成する。ここで、セレクトゲート電極１３は、開口部Ｋ２´を介してその下の浮遊ゲート電極６と接続される。
【００３２】
次に、図１４に示すように、ウェットエッチングなどの方法を用いることにより、第２の埋め込み絶縁膜４の一部を除去し、ワード線方向ＤＷに隣接する浮遊ゲート電極６間に空隙ＡＧ１を形成する。なお、第２の埋め込み絶縁膜４の一部を除去する場合、空隙ＡＧ１の上端が電極間絶縁膜７の下面まで、空隙ＡＧ１の下端がトンネル絶縁膜５より下までくるようにすることが好ましい。
【００３３】
次に、図１５に示すように、ＣＶＤなどの方法を用いることにより、露出面全体が覆われるようにスペーサ絶縁膜１４を形成する。なお、スペーサ絶縁膜１４としては、例えば、シリコン酸化膜を用いることができる。そして、半導体基板１に不純物を選択的にイオン注入することにより、チャネル拡散層Ｈ１およびＬＤＤ層Ｈ２を半導体基板１に形成する。
【００３４】
次に、図１６に示すように、ＣＶＤなどの方法を用いることにより、空隙ＡＧ１および浮遊ゲート電極６間が埋め込まれるようにスペーサ絶縁膜１４上に犠牲膜１５を形成する。なお、犠牲膜１５としては、例えば、シリコン窒化膜を用いることができる。この犠牲膜１５に用いるシリコン窒化膜としては、後に剥離することが容易となるように、通常のＤＣＳ窒化膜（ジクロロシラン）に比べて、ウェットエッチングレートの速いＨＣＤ窒化膜（ヘキサクロロジシラン）やＡＬＤ窒化膜（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）を用いる事が望ましい。
【００３５】
次に、図１７に示すように、犠牲膜１５の異方性エッチングを行うことによりスペーサ絶縁膜１４の表面を露出させ、セレクトゲート電極１３の側面にサイドウォール１８を形成する。そして、半導体基板１に不純物を選択的にイオン注入することにより、ソース／ドレイン拡散層Ｈ３を半導体基板１に形成する。
【００３６】
次に、図１８に示すように、ＣＶＤなどの方法を用いることにより、スペーサ絶縁膜１４および犠牲膜１５上にストッパ膜１６を形成する。なお、ストッパ膜１６としては、例えば、シリコン窒化膜を用いることができる。このストッパ膜１６に用いるシリコン窒化膜としては、後の犠牲膜１５の剥離時に同時に除去されてしまわないように、ウェットエッチングレートの遅いＤＣＳ窒化膜（ジクロロシラン）やＴＣＳ窒化膜（テトラクロロジシラン）を用いる事が望ましい。
【００３７】
次に、図１９に示すように、ＣＶＤなどの方法を用いることにより、ストッパ膜１６上に層間絶縁膜１７を形成する。なお、層間絶縁膜１７としては、例えば、ＮＳＧ(Non Dope Silicate Glass)膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜またはＨＤＰ(High Density Plasma)膜などのＣＶＤ酸化膜を用いることができる。そして、ストッパ膜１６をストッパとしてＣＭＰを行うことにより、層間絶縁膜１７を平坦化する。
【００３８】
次に、図２０に示すように、層間絶縁膜１７、ストッパ膜１６、犠牲膜１５、スペーサ絶縁膜１４およびキャップ絶縁膜１２の異方性エッチングを行うことにより、層間絶縁膜１７、ストッパ膜１６、犠牲膜１５およびスペーサ絶縁膜１４を薄膜化するとともに、キャップ絶縁膜１２を除去し、制御ゲート電極８およびセレクトゲート電極１３の表面を露出させる。
【００３９】
次に、図２１に示すように、ウェットエッチングなどの方法を用いることにより、空隙ＡＧ１、浮遊ゲート電極６間およびセレクトゲート電極１３の側壁の犠牲膜１５を除去する。なお、犠牲膜１５がシリコン窒化膜の場合、犠牲膜１５を除去する薬液としてホット燐酸を用いることができる。
【００４０】
次に、図２２に示すように、制御ゲート電極８およびセレクトゲート電極１３の表層をシリサイド化することにより、制御ゲート電極８およびセレクトゲート電極１３上にシリサイド層９を形成する。
【００４１】
次に、図２３および図２４に示すように、プラズマＣＶＤなどの方法を用いることにより、制御ゲート電極８間に架け渡されるようにシリサイド層９上にカバー絶縁膜１０を形成し、ビット線方向にＤＢに隣接する浮遊ゲート電極６間に空隙ＡＧ２を形成する。この時、制御ゲート電極８とセレクトゲート電極１３の間に空隙ＡＧ３を形成し、セレクトゲート電極１３の側面に空隙ＡＧ４を形成し、周辺回路部の制御ゲート電極８の側面に空隙ＡＧ５を形成することもできる。なお、カバー絶縁膜１０としては、例えば、プラズマＴＥＯＳ膜やプラズマＳｉＨ４膜などのＣＶＤ酸化膜（シリコン酸化膜）を用いることができる。また、シリサイド層９上にカバー絶縁膜１０を形成する場合、空隙ＡＧ１〜ＡＧ５がカバー絶縁膜１０にて埋め込まれないようにするために、カバレッジの悪い条件に設定することができる。
【００４２】
ここで、図２４に示すように、空隙ＡＧ１は、制御ゲート電極８とセレクトゲート電極１３下に潜るようにしてトレンチ２に沿って連続的に形成するようにしてもよい。あるいは、図２５に示すように、トレンチ２上のセレクトゲート電極１３下に第２の埋め込み絶縁膜４が高さ方向に完全に残るようにし、トレンチ２上のセレクトゲート電極１３下で空隙ＡＧ１が分断されるようにしてもよい。
【００４３】
次に、図２６に示すように、フォトリソグラフィ技術を用いることにより、ビットコンタクトＣＢの形成部分に開口部Ｋ４が設けられたレジストパターンＲ４をカバー絶縁膜１０上に形成する。そして、レジストパターンＲ４をマスクとしてカバー絶縁膜１０をエッチングすることにより、ビットコンタクトＣＢを形成する。
【００４４】
（第４実施形態）
図２７〜図３２は、第４実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。なお、図２７（ａ）〜図３２（ａ）は図２のＣ−Ｃ線で切断した断面図、図２７（ｂ）〜図３２（ｂ）は図２のＢ−Ｂ線で切断した断面図、図２７（ｃ）〜図３２（ｃ）は図２のＡ−Ａ線で切断した断面図、図２７（ｄ）〜図３２（ｄ）は周辺回路部で切断した断面図である。
【００４５】
図２７において、図３〜図１５と同様の工程を行うことより、露出面全体が覆われるようにスペーサ絶縁膜１４を形成する。なお、図２７の工程では、制御ゲート電極８およびセレクトゲート電極１３の代わり制御ゲート電極２１およびセレクトゲート電極２２が用いられている。なお、制御ゲート電極２１およびセレクトゲート電極２２はポリメタルやメタルゲートを用いることができる。この制御ゲート電極２１およびセレクトゲート電極２２としてポリメタルやメタルゲートを用いる場合、図９〜１１の工程の制御ゲート電極材８´を省略し、図１２の工程で制御ゲート電極材８´´を電極間絶縁膜７上に直接形成することができる。また、ポリメタルとしては、多結晶シリコン上にＭｏ、Ｔｉ、Ｗ、ＡｌまたはＴａなどのメタル膜が積層された構造を用いることができる。この多結晶シリコンとメタル膜との間にＴｉＮなどのバリアメタル膜があってもよい。メタルゲートとしては、上記ポリメタルにおいて、多結晶シリコンを用いず、Ｍｏ、Ｔｉ、Ｗ、ＡｌまたはＴａなどのメタル膜のみを積層した構造である。
【００４６】
次に、図２８に示すように、プラズマＣＶＤなどの方法を用いることにより、制御ゲート電極２１間に架け渡されるようにカバー絶縁膜２３を形成し、ビット線方向ＤＢに隣接する浮遊ゲート電極６間に空隙ＡＧ２を形成する。なお、カバー絶縁膜２３としては、例えば、プラズマＴＥＯＳ膜やプラズマＳｉＨ４膜などのＣＶＤ酸化膜（シリコン酸化膜）を用いることができる。また、制御ゲート電極２１上にカバー絶縁膜２３を形成する場合、空隙ＡＧ１、ＡＧ２がカバー絶縁膜２３にて埋め込まれないようにするために、カバレッジの悪い条件に設定することができる。なお、制御ゲート電極２１およびセレクトゲート電極２２としてポリメタルを用いる場合、制御ゲート電極２１およびセレクトゲート電極２２上にシリサイド層を形成する工程が省略されるため、制御ゲート電極２１およびセレクトゲート電極２２上にはキャップ絶縁膜１２が残されている。
【００４７】
次に、図２９に示すように、フォトリソグラフィ技術を用いることにより、セレクトゲート電極２２の側壁部分に開口部Ｋ５が設けられたレジストパターンＲ５をカバー絶縁膜２３上に形成する。そして、レジストパターンＲ５をマスクとしてカバー絶縁膜２３の異方性エッチングを行うことにより、セレクトゲート電極２２の側面にサイドウォール２６を形成する。そして、半導体基板１に不純物を選択的にイオン注入することにより、ソース／ドレイン拡散層Ｈ３を半導体基板１に形成する。
【００４８】
次に、図３０に示すように、レジストパターンＲ５を除去した後、ＣＶＤなどの方法を用いることにより、カバー絶縁膜２３上にストッパ膜２４を形成する。なお、ストッパ膜２４としては、例えば、シリコン窒化膜を用いることができる。
【００４９】
次に、図３１に示すように、ＣＶＤなどの方法を用いることにより、ストッパ膜２４上に層間絶縁膜２５を形成する。なお、層間絶縁膜２５としては、例えば、ＮＳＧ膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜またはＨＤＰ膜などのＣＶＤ酸化膜を用いることができる。そして、ストッパ膜２４をストッパとしてＣＭＰを行うことにより、層間絶縁膜２５を平坦化する。
【００５０】
次に、図３２に示すように、フォトリソグラフィ技術を用いることにより、ビットコンタクトＣＢの形成部分に開口部Ｋ６が設けられたレジストパターンＲ６をストッパ膜２４および層間絶縁膜２５上に形成する。そして、レジストパターンＲ６をマスクとして層間絶縁膜２５をエッチングすることにより、ビットコンタクトＣＢを形成する。
【００５１】
（第５実施形態）
図３３は、第５実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。なお、図３３は、図７の工程に対応する。それ以外の工程は、第３実施形態と同様である。
図３３において、トレンチ２、２´の側壁は第１の埋め込み絶縁膜３にて覆われている。そして、トレンチ２、２´の下側には第１の埋め込み絶縁膜３０が埋め込まれ、第１の埋め込み絶縁膜３０上に第２の埋め込み絶縁膜４が積層されることでトレンチ２、２´全体が埋め込まれている。なお、第１の埋め込み絶縁膜３０は、第２の埋め込み絶縁膜４よりもエッチングレートを低くすることができる。なお、第１の埋め込み絶縁膜３０としては、例えば、ＮＳＧ膜（ノンドープシリケードグラス）またはオゾンテオス膜などのＣＶＤ酸化膜を用いることができる。
【００５２】
ここで、トレンチ２、２´に埋め込まれる埋め込み絶縁膜を第１の埋め込み絶縁膜３０と第２の埋め込み絶縁膜４との積層構造にすることにより、トレンチ２に形成される空隙ＡＧ１の深さの制御性を向上させることができる。
【００５３】
（第６実施形態）
図３４および図３５は、第６実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。なお、図３４および図３５は、図６および図７の工程に対応する。それ以外の工程は、第３実施形態と同様である。
図３４において、ＣＶＤなどの方法を用いることにより、第２の埋め込み絶縁膜４の代わりに流動性埋め込み絶縁膜４´をトレンチ２、２´に埋め込む。なお、流動性埋め込み絶縁膜４´は、第２の埋め込み絶縁膜４よりも流動性が高く、架橋にて固化させることができる材料を用いることができ、例えば、流動性を有する一次反応物をＣＶＤ法によって形成した後に架橋させることが可能な酸化膜を用いることができる。また、流動性埋め込み絶縁膜４´は、第２の埋め込み絶縁膜４よりも不純物を低減することができる。この時、流動性埋め込み絶縁膜４´は流動性が高いため、幅の狭いトレンチ２は第２の埋め込み絶縁膜４´にて完全に埋め込まれるが、幅の広いトレンチ２´は流動性埋め込み絶縁膜４´にて途中まで埋め込まれる。
【００５４】
そして、流動性埋め込み絶縁膜４´を架橋にて固化させた後、ＣＶＤなどの方法を用いることにより、トレンチ２´全体が埋め込まれるように流動性埋め込み絶縁膜４´上に非流動性埋め込み絶縁膜４´´を形成する。なお、例えば、非流動性埋め込み絶縁膜４´´としてはシリコン酸化膜を用いることができる。
【００５５】
次に、図３５に示すように、ＣＭＰなどの方法を用いることにより、第１の埋め込み絶縁膜３、流動性埋め込み絶縁膜４´および非流動性埋め込み絶縁膜４´´を薄膜化し、浮遊ゲート電極材６´の表面を露出させる。
【００５６】
これにより、トレンチ２は、第１の埋め込み絶縁膜３および流動性埋め込み絶縁膜４´の２層構造にて埋め込まれる。トレンチ２´は、第１の埋め込み絶縁膜３、流動性埋め込み絶縁膜４´および非流動性埋め込み絶縁膜４´´の３層構造にて埋め込まれる。
【００５７】
ここで、流動性埋め込み絶縁膜４´をトレンチ２内に埋め込むことにより、不純物を低減することが可能となるとともに、流動性埋め込み絶縁膜４´上に非流動性埋め込み絶縁膜４´´を形成することで、トレンチ２´内を平坦化することができる。
【００５８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５９】
１  半導体基板、２、２´、ＴＣ  トレンチ、３、３０  第１の埋め込み絶縁膜、４  第２の埋め込み絶縁膜、４´  流動性埋め込み絶縁膜、４´´  非流動性埋め込み絶縁膜、５  トンネル絶縁膜、６  浮遊ゲート電極、７  電極間絶縁膜、８、２１  制御ゲート電極、９  シリサイド層、１０、２３  カバー絶縁膜、ＡＧ１〜ＡＧ５  空隙、ＡＡ  アクティブエリア、ＣＢ  ビットコンタクト、ＷＬ０、ＷＬ１  ワード線、ＳＧ１、ＳＧ２、１３、２２  セレクトゲート電極、ＢＢ、ＢＷ  素子分離領域、６´  浮遊ゲート電極材、８´  制御ゲート電極材、Ｍ１、Ｍ２  ハードマスク、Ｒ１〜Ｒ６  レジストパターン、Ｋ１〜Ｋ６、Ｋ１´〜Ｋ２´  開口部、１１  凹部、１２  キャップ絶縁膜、１４  スペーサ絶縁膜、Ｈ１  チャネル拡散層、Ｈ２  ＬＤＤ層、Ｈ３  ソース／ドレイン拡散層、１５  犠牲膜、１６、２４  ストッパ膜、１７、２５  層間絶縁膜、１８、２６  サイドウォール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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