(57)【特許請求の範囲】
【請求項１】
第１のワード線と、前記第１のワード線の活性化により接続される第１及び第２の拡散層領域と、前記第１及び第２の拡散層領域にそれぞれ接続された第１及び第２のセルコンタクトと、前記第１及び第２のセルコンタクトにそれぞれ接続された第１及び第２の柱状体と、前記第１の柱状体に接続されたビット線と、前記第２の柱状体に接続された第１の容量コンタクトと、前記第１の容量コンタクトに接続された第１のストレージキャパシタとを備え、
前記第１及び第２の柱状体は、同一の配線層に形成されており、
前記第１及び第２の柱状体は、底面部の径よりも上面部の径の方が小さいことを特徴とする半導体記憶装置。
【請求項２】
前記第１及び第２の柱状体は、金属材料を含んでいることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１及び第２のセルコンタクトのうち前記第１及び第２の柱状体と接する上部領域は、金属材料を含んでいることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記第１及び第２のセルコンタクトのうち前記第１及び第２の拡散層領域と接する下部領域はポリシリコンを含んでおり、前記下部領域と前記上部領域との界面における前記第１及び第２のセルコンタクトの径は、前記第１及び第２の拡散層領域との界面における前記第１及び第２のセルコンタクトの径よりも大きいことを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記第１の容量コンタクトは、金属材料を含んでいることを特徴とする請求項２乃至４のいずれか一項に記載の半導体記憶装置。
【請求項６】
第２のワード線と、前記第２のワード線の活性化により前記第１の拡散層領域と接続される第３の拡散層領域と、前記第３の拡散層領域に接続された第３のセルコンタクトと、前記第３のセルコンタクトに接続された第３の柱状体と、前記第３の柱状体に接続された第２の容量コンタクトと、前記第２の容量コンタクトに接続された第２のストレージキャパシタとをさらに備え、
前記第１乃至第３の柱状体は、同一の配線層に形成されていることを特徴とする請求項１乃至５のいずれか一項に記載の半導体記憶装置。
【請求項７】
第１及び第２の拡散層領域を含むトランジスタを形成する第１の工程と、
前記第１及び第２の拡散層領域にそれぞれ接続された第１及び第２のセルコンタクトを同時に形成する第２の工程と、
前記第１及び第２のセルコンタクトにそれぞれ接続された第１及び第２の柱状体を同時に形成する第３の工程と、
前記第１の柱状体に接続されたビット線を形成する第４の工程と、
前記第２の柱状体に接続された容量コンタクトを形成する第５の工程と、
前記容量コンタクトに接続されたストレージキャパシタを形成する第６の工程とを備え、
前記第３の工程においては、底面部の径よりも上面部の径の方が小さくなるよう、前記第１及び第２の柱状体を形成することを特徴とする半導体記憶装置の製造方法。
【請求項８】
前記第３の工程においては、金属材料をパターニングすることにより前記第１及び第２の柱状体を形成することを特徴とする請求項７に記載の半導体記憶装置の製造方法。
【請求項９】
前記第２の工程を行った後、前記第３の工程を行う前に、前記第１及び第２のセルコンタクトをオーバーエッチングすることにより凹部を形成する工程と、前記凹部に金属材料を埋め込む工程とをさらに備えることを特徴とする請求項８に記載の半導体記憶装置の製造方法。
【請求項１０】
前記第４の工程においては、ダマシン法により前記ビット線を形成することを特徴とする請求項７乃至９のいずれか一項に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）のメモリセル及びその製造方法に関するものである。
【背景技術】
【０００２】
半導体記憶装置の一つであるＤＲＡＭは、１個のセルトランジスタと１個のストレージキャパシタによってメモリセルが構成されるため、他の半導体記憶装置に比べて高い記憶容量を得ることが可能である。しかしながら、ＤＲＡＭのメモリセルを微細化すると、１個のストレージキャパシタに割り当て可能な基板上の面積が小さくなる。このため、十分な容量値を確保するためには、ストレージキャパシタの構造を立体的とすることが必須である。立体的構造を有するストレージキャパシタとしては、スタック型キャパシタが広く知られている（特許文献１〜３参照）。
【０００３】
図１４は、スタック型キャパシタを有する一般的なメモリセル構造を示す略断面図である。
【０００４】
図１４に示すように、一般的なＤＲＡＭにおいては、素子分離領域１２によって区画された１つの活性領域１１に２つのメモリセルが形成される。つまり、活性領域１１内には３つの拡散層領域２１〜２３が形成され、隣り合う拡散層領域２１，２２の上部、並びに、隣り合う拡散層領域２１，２３の上部には、ゲート絶縁膜１３を介してゲート電極１４が形成されている。ゲート電極１４はメモリセルのワード線である。
【０００５】
また、これら３つの拡散層領域２１〜２３は、それぞれセルコンタクト３１〜３３に接続されている。これらセルコンタクト３１〜３３のうち、中央の拡散層領域２１に接続されたセルコンタクト３１は、層間絶縁膜６１を貫通するビットコンタクト４１を介して、ビット線１５に接続されている。一方、セルコンタクト３１〜３３のうち、両端の拡散層領域２２，２３に接続されたセルコンタクト３２，３３は、層間絶縁膜６１，６２を貫通する容量コンタクト５２，５３を介して、それぞれストレージキャパシタ７０に接続されている。
【０００６】
ストレージキャパシタ７０は、厚い層間絶縁膜６３に埋め込まれており、ポリシリコンからなる容量コンタクト５２，５３に接続された下部電極７１と、プレート電位が与えられる上部電極７２と、下部電極７１と上部電極７２との間に設けられた容量絶縁膜７３によって構成される。上部電極７２は、層間絶縁膜６４によって覆われる。
【０００７】
このような構造を有するメモリセルを微細化すると、ビットコンタクト４１とポリシリコンからなる容量コンタクト５２，５３との距離Ｄが狭くなり、加工マージンが減少する。このため、ビットコンタクト４１と容量コンタクト５２，５３がショートしやすくなる。
【０００８】
ショート不良を避けるためには、ビットコンタクト４１の上面と同じ高さに位置する容量コンタクト５２，５３の径を小さくする必要が生じる。そのため、容量コンタクトホールを、開口部の径に対して下方の径が小さくなるように、傾斜をつけて形成する必要がある。容量コンタクトホールに傾斜をつけて形成するために、層間絶縁膜６２の厚さとしては例えば５００ｎｍ程度に厚く設定する必要がある。上記のように、ビットコンタクト４１と容量コンタクト５２，５３のショートを回避するために、容量コンタクト５２，５３の底部における径（ボトム径）を小さくせざるを得ず、その結果、抵抗値が高くなってしまう。
【０００９】
このように、容量コンタクトの抵抗値と信頼性とはトレードオフの関係にあるため、従来は、容量コンタクトの抵抗値を下げつつ、ショート不良の発生を防止することは困難であった。
【特許文献１】特開２００６−１２０８３２号公報
【特許文献２】特開２０００−７７６２０号公報
【特許文献３】特開２００３−２６４１９６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
したがって本発明は、容量コンタクトの抵抗値を下げつつ、ショート不良の発生を防止することが可能な半導体記憶装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明による半導体記憶装置は、ワード線と、前記ワード線の活性化により接続される第１及び第２の拡散層領域と、前記第１及び第２の拡散層領域にそれぞれ接続された第１及び第２のセルコンタクトと、前記第１及び第２のセルコンタクトにそれぞれ接続された第１及び第２の柱状体と、前記第１の柱状体に接続されたビット線と、前記第２の柱状体に接続された容量コンタクトと、前記容量コンタクトに接続されたストレージキャパシタとを備え、前記第１及び第２の柱状体は、同一の配線層に形成されていることを特徴とする。
【００１２】
また、本発明による半導体記憶装置の製造方法は、第１及び第２の拡散層領域を含むトランジスタを形成する第１の工程と、前記第１及び第２の拡散層領域にそれぞれ接続された第１及び第２のセルコンタクトを同時に形成する第２の工程と、前記第１及び第２のセルコンタクトにそれぞれ接続された第１及び第２の柱状体を同時に形成する第３の工程と、前記第１の柱状体に接続されたビット線を形成する第４の工程と、前記第２の柱状体に接続された容量コンタクトを形成する第５の工程と、前記容量コンタクトに接続されたストレージキャパシタを形成する第６の工程とを備えることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、セルコンタクトと容量コンタクトとの間に柱状体が介在することから、その分、容量コンタクトの深さを浅くすることができる。これにより、容量コンタクトのボトム径を従来よりも拡大することができるとともに、容量コンタクトを精度良く形成できる。したがって、容量コンタクトの抵抗値を下げつつ、ショート不良の発生を防止することが可能となる。
【発明を実施するための最良の形態】
【００１４】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１５】
図１は、本発明の好ましい実施形態による半導体記憶装置の構造を示す略断面図である。本実施形態による半導体記憶装置はＤＲＡＭであり、素子分離領域１１２によって区画された１つの活性領域１１１には、２つのメモリセルが形成されている。
【００１６】
図１に示すように、素子分離領域１１２によって区画された１つの活性領域１１１には、３つの拡散層領域１２１〜１２３が形成されている。隣り合う拡散層領域１２１，１２２の上部には、ゲート絶縁膜１１３を介してゲート電極１１４が形成されており、これにより１つのセルトランジスタが構成されている。したがって、ゲート電極１１４が活性化すると、隣り合う拡散層領域１２１，１２２が接続されることになる。
【００１７】
同様に、隣り合う拡散層領域１２１，１２３の上部には、ゲート絶縁膜１１３を介してゲート電極１１５が形成されており、これによりもう１つのセルトランジスタが構成されている。したがって、ゲート電極１１５が活性化すると隣り合う拡散層領域１２１，１２３が接続されることになる。ゲート電極１１４，１１５はメモリセルのワード線である。
【００１８】
３つの拡散層領域１２１〜１２３は、それぞれセルコンタクト１３１〜１３３に接続されている。これらセルコンタクト１３１〜１３３は、それぞれ下部領域１３１ａ〜１３３ａと上部領域１３１ｂ〜１３３ｂを含む２層構造を有している。下部領域１３１ａ〜１３３ａはドープトポリシリコンからなり、それぞれ拡散層領域１２１〜１２３と接している。また、上部領域１３１ｂ〜１３３ｂは金属材料からなり、後述する柱状体と接している。
【００１９】
本実施形態では、下部領域１３１ａ〜１３３ａと上部領域１３１ｂ〜１３３ｂとの界面は、セルコンタクトの径が拡大された部分に位置している。つまり、セルコンタクト１３１〜１３３は、拡散層領域１２１〜１２３との界面において径が小さく、上部において径が拡大された形状を有しており、このように径が拡大された領域に界面を位置させている。これは、ドープトポリシリコンと金属材料とが接する面積を十分に確保することによって、界面抵抗をより低減するためである。
【００２０】
尚、図１４に示した従来の半導体記憶装置においては、セルコンタクト３１とビットコンタクト４１との界面が、ドープトポリシリコンと金属材料との界面となる。このため、界面の面積はビットコンタクト４１の底面積によって制限され、十分な面積を確保することができない。しかも、アライメントにずれが生じると、セルコンタクト３１とビットコンタクト４１との重なり面積は、さらに小さくなってしまう。これに対し、本実施形態では、セルコンタクト１３１〜１３３の内部にこのような界面を形成していることから、アライメントとは無関係に十分な接触面積を確保することが可能となる。
【００２１】
図１に示すように、このようなセルコンタクト１３１〜１３３は、上層に形成された柱状体１４１〜１４３にそれぞれ接続されている。柱状体１４１〜１４３は金属材料からなり、いずれも層間絶縁膜１６１内に埋め込まれている。つまり、同一の配線層に形成されている。
【００２２】
柱状体１４１〜１４３は、底面部の径よりも上面部の径の方が小さい台形形状を有している。これは、底面部においてセルコンタクト１３１〜１３３との接触面積を十分に確保しつつ、上面部において後述する容量コンタクトとの距離Ｄを確保するためである。
【００２３】
このような柱状体１４１〜１４３のうち、中央の柱状体１４１は、いわゆるビットコンタクトに相当する。したがって、中央の柱状体１４１は、上層に形成されたビット線１５０に接続されている。一方、両端に位置する柱状体１４２，１４３は、層間絶縁膜１６２を貫通する容量コンタクト１５２，１５３を介して、それぞれストレージキャパシタ１７０に接続されている。
【００２４】
ここで、上述の通り、柱状体１４１〜１４３は台形形状を有していることから、容量コンタクト１５２，１５３の底部と柱状体１４１の上部との距離Ｄは、従来よりも広くなる。これにより、容量コンタクト１５２，１５３の加工マージンが拡大されることから、容量コンタクト１５２，１５３と柱状体１４１とのショート不良を防止することが可能となる。
【００２５】
ストレージキャパシタ１７０は、厚い層間絶縁膜１６３に埋め込まれている。その構造については特に限定されないが、本実施形態では、容量コンタクト１５２，１５３に接続された下部電極１７１と、プレート電位が与えられる上部電極１７２と、下部電極１７１と上部電極１７２との間に設けられた容量絶縁膜１７３によって構成される。上部電極１７２は、層間絶縁膜１６４によって覆われている。
【００２６】
以上が本実施形態による半導体記憶装置の構造である。
【００２７】
このように、本実施形態による半導体記憶装置は、従来の半導体記憶装置とは異なり、セルコンタクト１３２，１３３と容量コンタクト１５２，１５３との間に柱状体１４２，１４３が介在している。このため、柱状体１４２，１４３の高さ分、容量コンタクト１５２，１５３の深さを浅くすることができる。つまり、柱状体１４２，１４３が存在しない場合には、層間絶縁膜１６２，１６１を貫通する深い容量コンタクト１５２，１５３を形成する必要があるが、本実施形態では層間絶縁膜１６１内に柱状１４２，１４３が埋め込まれていることから、その分、容量コンタクト１５２，１５３の深さを浅くすることが可能となる。
【００２８】
これにより、容量コンタクト１５２，１５３のボトム径を従来よりも拡大することができるとともに、容量コンタクト１５２，１５３を精度良く形成できる。したがって、容量コンタクト１５２，１５３の抵抗値を下げつつ、ショート不良の発生を防止することが可能となる。しかも、柱状体１４２，１４３は、ビットコンタクトに相当する柱状体１４１と同時に形成することができるため、この部分において工程数が増大することもない。
【００２９】
また、柱状体１４１〜１４３が金属材料によって構成されていることから、拡散層領域１２１，１２２とストレージキャパシタ１７０との間の直列抵抗が低減される。さらに、柱状体１４１〜１４３は、底面部よりも上面部の方が径が小さい台形形状を有していることから、容量コンタクト１５２，１５３の加工マージンが拡大される。これにより、容量コンタクト１５２，１５３と柱状体１４１とのショート不良を防止することも可能となる。
【００３０】
次に、本実施形態による半導体記憶装置の製造方法について工程順に説明する。
【００３１】
図２〜図１３は、本発明の好ましい実施形態による半導体記憶装置の製造方法を説明するための工程図であり、いずれも（ａ）は略平面図であり、（ｂ）はＰ−Ｐ線に沿った略断面図である。尚、平面図においては、図面の見やすさを考慮して、一部の構成要素（絶縁膜など）を透過して表示している。
【００３２】
まず、図２（ａ），（ｂ）に示すように、シリコン基板１００上にＳＴＩ（Shallow Trench Isolation）等の方法により素子分離領域１１２を形成し、これにより複数の活性領域１１１を形成する。活性領域１１１は、所定の長さを有する略帯状の領域であって、複数の活性領域１１１がその長手方向に一直線上に形成されている。特に限定されるものではないが、活性領域１１１の長手方向は、ワード線の延在方向と直交する方向をＸ方向とするとき、Ｘ方向に対して所定の角度θを有している。特に限定されるものではないが、角度θとしては、約１８°程度に設定することが好ましい。
【００３３】
次に、図３（ａ），（ｂ）に示すように、活性領域１１１が形成されたシリコン基板上に複数のワード積層体１０１〜１０３を形成する。ワード積層体１０１〜１０３はＹ方向に配線される。一つの活性領域１１１には２本のワード積層体１０１，１０２が交差している。これに対し、ワード積層体１０３は活性領域１１１と交差していない。
【００３４】
ワード積層体１０１〜１０３の形成においては、まず活性領域１１１の表面にゲート絶縁膜１１３を形成した後、その上にポリシリコン膜、タングステンシリサイド膜（ＷＳｉ）、窒化タングステン膜（ＷＮ）及びタングステン膜（Ｗ）を順次積層してなる導電膜１１０を形成し、さらにシリコン窒化膜からなるゲートキャップ絶縁膜１１８を形成する。
【００３５】
特に限定されるものではないが、導電膜１１０を構成するポリシリコン膜は、ＬＰ−ＣＶＤ法により形成することができ、その膜厚は７０〜８０ｎｍ程度に設定すればよい。また、導電膜１１０を構成するタングステンシリサイド膜（ＷＳｉ）、窒化タングステン膜（ＷＮ）及びタングステン膜（Ｗ）については、ＰＶＤ法又はＣＶＤ法によって形成することができ、その膜厚はそれぞれ７ｎｍ、１０ｎｍ、４０ｎｍ程度に設定すればよい。さらに、ゲートキャップ絶縁膜１１８は、ＬＰ−ＣＶＤ法により形成することができる。
【００３６】
次に、これらゲート絶縁膜１１３、導電膜１１０及びゲートキャップ絶縁膜１１８からなる多層膜を直線状にパターニングする。これにより、ワード積層体１０１〜１０３が形成される。ワード積層体１０１に含まれる導電膜はゲート電極（ワード線）１１４となり、ワード積層体１０２に含まれる導電膜はゲート電極（ワード線）１１５となる。一方、ワード積層体１０３に含まれる導電膜は、実際にワード線として機能しないダミーワード線である。
【００３７】
次に、図４（ａ），（ｂ）に示すように、ワード積層体１０１〜１０３の両側にサイドウォール１１９を形成する。サイドウォール１１９は、基板全面に２６ｎｍ程度の厚みを有するシリコン窒化膜を形成した後、これをエッチバックすることにより形成することができる。その後、イオン注入を行うことにより、拡散層領域１２１〜１２３を形成する。イオン注入は、サイドウォール１１９の形成前にも行うことにより、ＬＤＤ領域を形成することが好ましい。
【００３８】
次に、図５（ａ），（ｂ）に示すように、全面に所定の厚みを有するＢＰＳＧ（Boro-Phospho Silicate Glass）からなる層間絶縁膜１６０を形成した後、ドライエッチングを行うことにより、拡散層領域１２１〜１２３を露出させる開口１３０ａを形成する。開口１３０ａは、ゲートキャップ絶縁膜１１８及びサイドウォール１１９の存在により、ゲート電極１１４，１１５に対して自己整合的に形成することができる。このため、開口１３０ａの径は、ゲートキャップ絶縁膜１１８及びサイドウォール１１９が存在しない上部側において大きく、ゲートキャップ絶縁膜１１８及びサイドウォール１１９が存在する下部側において小さくなる。
【００３９】
次に、全面にドープトポリシリコン（ＤＯＰＯＳ）を形成することによって、開口１３０ａの内部をドープトポリシリコンで埋め込んだ後、ドープトポリシリコンをエッチバックする。
【００４０】
これにより、図６（ａ），（ｂ）に示すように、開口１３０ａの内部には、セルコンタクトの下部領域１３１ａ〜１３３ａが形成される。ドープトポリシリコンのエッチバックにおいては、オーバーエッチングを行うことによって、開口１３０ａの上部に凹部１３０ｂを形成する。オーバーエッチング量は、下部領域１３１ａ〜１３３ａの上面がゲートキャップ絶縁膜１１８よりも上側となるよう、調整することが好ましい。これは、ゲートキャップ絶縁膜１１８よりも上側において開口１３０ａの径が大きいからである。これにより、凹部１３０ｂにて露出する下部領域１３１ａ〜１３３ａの表面積が十分に確保される。
【００４１】
次に、全面にチタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）をこの順に形成することによって、少なくとも凹部１３０ｂの内部をこれらの金属材料で埋め込んだ後、ＣＭＰ法により研磨除去する。
【００４２】
これにより、図７（ａ），（ｂ）に示すように、凹部１３０ｂの内部には、セルコンタクトの上部領域１３１ｂ〜１３３ｂが形成される。上述の通り、下部領域１３１ａ〜１３３ａの上面は、ゲートキャップ絶縁膜１１８よりも上側に位置しており、その表面積が十分に確保されていることから、下部領域１３１ａ〜１３３ａと上部領域１３１ｂ〜１３３ｂとの界面は、十分に広い面積となる。これにより、シリコンと金属との界面における抵抗を低減することが可能となる。
【００４３】
次に、図８（ａ），（ｂ）に示すように、全面にタングステン（Ｗ）などからなる金属膜１４０ａ、シリコン酸化膜１４０ｂ、反射防止膜１４０ｃをこの順に形成した後、柱状体１４１〜１４３を形成すべき領域にフォトレジスト１４０ｄを形成する。金属膜１４０ａの形成方法としてはスパッタリング法を用いることができ、厚さ１５ｎｍの窒化チタン（ＴｉＮ）、厚さ１００ｎｍのタングステン（Ｗ）をこの順に形成すればよい。また、シリコン酸化膜１４０ｂの形成方法としては、ＴＥＯＳ (Tetra Methoxy Silane) を原料ガスとしたＣＶＤ法を用いることができ、膜厚は２００ｎｍ程度に設定すればよい。反射防止膜１４０ｃは、ＢＡＲＣと呼ばれる有機系塗布膜からなる膜であり、その膜厚は６０〜９０ｎｍ程度に設定すればよい。フォトレジスト１４０ｄの厚さとしては２００ｎｍ程度に設定すればよい。
【００４４】
次に、図９（ａ），（ｂ）に示すように、フォトレジスト１４０ｄをマスクとして反射防止膜１４０ｃ及びシリコン酸化膜１４０ｂをパターニングすることにより、ハードマスク１４０ｂ１〜１４０ｂ３を形成する。ハードマスクの形成には、電極温度を約６０℃に設定した有磁場ＲＩＥエッチャーを用いることができる。条件としては、反射防止膜１４０ｃのエッチングにおいては、圧力を１００ｍＴｏｒｒ、ＲＦパワーを４００Ｗに設定し、エッチングガスとしてＣＦ４を用いて流量を２４０ｓｃｃｍに設定すればよい。また、シリコン酸化膜１４０ｂのエッチングにおいては、圧力を１８０ｍＴｏｒｒ、ＲＦパワーを１０００Ｗに設定し、エッチングガスとしてＣＦ４、ＣＨＦ３、Ａｒを用い、流量をそれぞれ３５ｓｃｃｍ、１００ｓｃｃｍ、２００ｓｃｃｍに設定すればよい。
【００４５】
次に、図１０（ａ），（ｂ）に示すように、ハードマスク１４０ｂ１〜１４０ｂ３をマスクとして金属膜１４０ａをパターニングすることにより、柱状体１４１〜１４３を形成する。金属膜１４０ａのエッチング条件としては、金属膜１４０ａがタングステン（Ｗ）からなる場合、電極温度を約２０℃に設定したＩＣＰプラズマエッチャーを用い、圧力を１０ｍＴｏｒｒ、ソースパワーを８００Ｗ、バイアスパワーを９０Ｗに設定し、エッチングガスとしてＳＦ６、Ｃｌ２、Ｎ２、Ａｒを用い、流量をそれぞれ３０ｓｃｃｍ、７０ｓｃｃｍ、２５ｓｃｃｍ、１００ｓｃｃｍに設定すればよい。
【００４６】
このような条件で金属膜１４０ａのエッチングを行うと、柱状体１４１〜１４３は、底面部の径よりも上面部の径の方が小さい台形形状となる。特に限定されるものではないが、柱状体１４１〜１４３の上面部における径を７０ｎｍ程度、底面部における径を９０〜１００ｎｍ程度とすればよい。
【００４７】
尚、金属膜１４０ａのエッチングにおいては、セルコンタクトの上部領域１３１ｂ〜１３３ｂも多少エッチングされてしまう。したがって、エッチング量が多すぎると、柱状体１４１〜１４３に覆われていない部分において上部領域１３１ｂ〜１３３ｂが全てエッチングされてしまい、下部領域１３１ａ〜１３３ａと上部領域１３１ｂ〜１３３ｂとの接触面積が低減してしまう。このため、金属膜１４０ａのエッチングにおいては、柱状体１４１〜１４３に覆われていない部分の上部領域１３１ｂ〜１３３ｂが全てエッチングされないよう、エッチング量を調整することが好ましい。
【００４８】
次に、図１１（ａ），（ｂ）に示すように、全面に層間絶縁膜１６１を形成することによって柱状体１４１〜１４３を埋め込んだ後、ダマシン用の溝１５０ａを形成する。ダマシン用の溝１５０ａは、図１１（ａ）に示すように、柱状体１４１上を露出させる一方、柱状体１４２，１４３を避けるように、蛇行しながらＸ方向に形成される。
【００４９】
次に、図１２（ａ），（ｂ）に示すように、ビット線の材料となる金属材料を全面に形成した後、ＣＭＰ法により研磨することによって、溝１５０ａの内部に厚さ１００ｎｍ程度のビット線１５０を形成する。ダマシン法によってビット線１５０を形成すれば、微細なパターンを精度良く形成することが可能となる。また、銅（Ｃｕ）のようにパターニングが困難な金属材料をビット線１５０の材料として用いることも可能となる。特に限定されるものではないが、ダマシン法によれば、ビット線１５０の配線幅を３５ｎｍ程度、配線間距離（スペース）を１０５ｎｍ程度とすることができる。
【００５０】
次に、図１３（ａ），（ｂ）に示すように、シリコン酸化膜からなる厚い層間絶縁膜１６２を形成した後、柱状体１４２，１４３を露出させるコンタクトホールを形成する。次に、コンタクトホールの内部を含む基板全面にタングステン（Ｗ）などの金属材料を堆積した後、この金属材料をＣＭＰにより研磨する。これにより、容量コンタクト１５２，１５３が形成される。
【００５１】
容量コンタクト１５２，１５３の形成においては、ビット線１５０とのショートが生じないよう、ビット線間（例えば１０５ｎｍ程度）に正しくコンタクトホールを形成する必要がある。このため、コンタクトホールが深くなればなるほど、ボトム径の確保が困難となる。しかしながら、本実施形態では、柱状体１４２，１４３の存在により、コンタクトホールの深さを浅くすることができる。これにより、コンタクトホールのボトム径を拡大することができることから、容量コンタクト１５２，１５３の抵抗を低減することが可能となる。
【００５２】
具体的には、層間絶縁膜１６２の膜厚が５００ｎｍである場合、容量コンタクト１５２，１５３のトップ径を８０ｎｍ程度とすれば、容量コンタクト１５２，１５３のボトム径を４０ｎｍ程度確保することが可能となる。
【００５３】
その後は、公知の方法によって、容量コンタクト１５２，１５３の上方にストレージキャパシタ１７０を形成すれば、図１に示した半導体記憶装置が完成する。
【００５４】
このように、本実施形態によれば、金属膜１４０ａをパターニングすることによって柱状体１４１〜１４３を形成していることから、ビットコンタクトに相当する柱状体１４１を形成すると同時に、柱状体１４２，１４３を形成することが可能となる。つまり、工程を追加することなく、柱状体１４２，１４３を形成することが可能となる。しかも、本実施形態では、柱状体１４２，１４３及び容量コンタクト１５２，１５３が金属材料によって構成されていることから、拡散層領域１２１，１２２とストレージキャパシタ１７０との間の直列抵抗を低減することも可能である。
【００５５】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００５６】
例えば、上記実施形態では、柱状体１４１〜１４３が金属材料によって構成されているが、本発明においてこの点は必須でない。但し、柱状体１４１〜１４３を金属材料によって構成すれば、上述の通り、拡散層領域１２１，１２２とストレージキャパシタ１７０との間の直列抵抗を低減することが可能となる。
【００５７】
また、上記実施形態では、柱状体１４１〜１４３の形状として、底面部の径よりも上面部の径の方が小さい台形形状を有しているが、本発明においてこの点は必須でない。但し、柱状体１４１〜１４３をこのような形状とすれば、上述の通り、容量コンタクト１５２，１５３と柱状体１４１との距離Ｄを拡大することが可能となる。
【００５８】
また、上記実施形態では、セルコンタクト１３１〜１３３の上部領域１３１ｂ〜１３３ｂが金属材料によって構成されているが、本発明においてこの点は必須でない。但し、セルコンタクト１３１〜１３３の上部領域１３１ｂ〜１３３ｂを金属材料によって構成すれば、上述の通り、ポリシリコンと金属材料との界面の面積を十分に確保することが可能となり、拡散層領域１２１，１２２とストレージキャパシタ１７０との間の直列抵抗を低減することが可能となる。なお、セルコンタクト１３１〜１３３の上部領域に金属材料を形成しない場合は、セルコンタクト１３１〜１３３は全てドープドポリシリコンで構成されるので、その上に形成する柱状体１４１〜１４３は、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）からなる積層膜とする必要がある。
【００５９】
また、上記実施形態においては、ダマシン法によってビット線１５０を形成しているが、ビット線１５０の形成方法がこれに限定されるものではない。したがって、通常のパターニング法を用いてビット線１５０を形成しても構わない。但し、ビット線１５０をダマシン法によって形成すれば、上述の通り、微細なパターンを精度よく形成することが可能となる。
【００６０】
また、上記実施形態においては、ストレージキャパシタ１７０がシリンダ形状を有しているが、ストレージキャパシタの形状がこれに限定されるものではなく、柱型やクラウン型など、他の形状を有していても構わない。
【図面の簡単な説明】
【００６１】
【図１】本発明の好ましい実施形態による半導体記憶装置の構造を示す略断面図である。
【図２】本発明の好ましい実施形態による半導体記憶装置の製造方法の一工程（素子分離領域１１２の形成）を示す工程図であり、（ａ）は略平面図であり、（ｂ）はＰ−Ｐ線に沿った略断面図である。
【図３】本発明の好ましい実施形態による半導体記憶装置の製造方法の一工程（ワード積層体１０１〜１０３の形成）を示す工程図であり、（ａ）は略平面図であり、（ｂ）はＰ−Ｐ線に沿った略断面図である。
【図４】本発明の好ましい実施形態による半導体記憶装置の製造方法の一工程（サイドウォール１１９の形成）を示す工程図であり、（ａ）は略平面図であり、（ｂ）はＰ−Ｐ線に沿った略断面図である。
【図５】本発明の好ましい実施形態による半導体記憶装置の製造方法の一工程（開口１３０ａの形成）を示す工程図であり、（ａ）は略平面図であり、（ｂ）はＰ−Ｐ線に沿った略断面図である。
【図６】本発明の好ましい実施形態による半導体記憶装置の製造方法の一工程（セルコンタクトの下部領域１３１ａ〜１３３ａの形成）を示す工程図であり、（ａ）は略平面図であり、（ｂ）はＰ−Ｐ線に沿った略断面図である。
【図７】本発明の好ましい実施形態による半導体記憶装置の製造方法の一工程（セルコンタクトの上部領域１３１ｂ〜１３３ｂの形成）を示す工程図であり、（ａ）は略平面図であり、（ｂ）はＰ−Ｐ線に沿った略断面図である。
【図８】本発明の好ましい実施形態による半導体記憶装置の製造方法の一工程（金属膜１４０ａ、シリコン酸化膜１４０ｂ、反射防止膜１４０ｃ及びフォトレジスト１４０ｄの形成）を示す工程図であり、（ａ）は略平面図であり、（ｂ）はＰ−Ｐ線に沿った略断面図である。
【図９】本発明の好ましい実施形態による半導体記憶装置の製造方法の一工程（ハードマスク１４０ｂ１〜１４０ｂ３の形成）を示す工程図であり、（ａ）は略平面図であり、（ｂ）はＰ−Ｐ線に沿った略断面図である。
【図１０】本発明の好ましい実施形態による半導体記憶装置の製造方法の一工程（柱状体１４１〜１４３の形成）を示す工程図であり、（ａ）は略平面図であり、（ｂ）はＰ−Ｐ線に沿った略断面図である。
【図１１】本発明の好ましい実施形態による半導体記憶装置の製造方法の一工程（溝１５０ａの形成）を示す工程図であり、（ａ）は略平面図であり、（ｂ）はＰ−Ｐ線に沿った略断面図である。
【図１２】本発明の好ましい実施形態による半導体記憶装置の製造方法の一工程（ビット線１５０の形成）を示す工程図であり、（ａ）は略平面図であり、（ｂ）はＰ−Ｐ線に沿った略断面図である。
【図１３】本発明の好ましい実施形態による半導体記憶装置の製造方法の一工程（容量コンタクト１５２，１５３の形成）を示す工程図であり、（ａ）は略平面図であり、（ｂ）はＰ−Ｐ線に沿った略断面図である。
【図１４】スタック型キャパシタを有する一般的なメモリセル構造を示す略断面図である。
【符号の説明】
【００６２】
１００      シリコン基板
１０１〜１０３      ワード積層体
１１０      導電膜
１１１      活性領域
１１２      素子分離領域
１１３      ゲート絶縁膜
１１４，１１５      ゲート電極
１１８      ゲートキャップ絶縁膜
１１９      サイドウォール
１２１〜１２３      拡散層領域
１３０ａ    開口
１３０ｂ    凹部
１３１〜１３３      セルコンタクト
１３１ａ〜１３３ａ      セルコンタクトの下部領域
１３１ｂ〜１３３ｂ      セルコンタクトの上部領域
１４０ａ    金属膜
１４０ｂ    シリコン酸化膜
１４０ｂ１〜１４０ｂ３      ハードマスク
１４０ｃ    反射防止膜
１４０ｄ    フォトレジスト
１４１〜１４３      柱状体
１５０      ビット線
１５０ａ    溝
１５２，１５３      容量コンタクト
１６０〜１６４      層間絶縁膜
１７０      ストレージキャパシタ
１７１      下部電極
１７２      上部電極
１７３      容量絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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