(57)【特許請求の範囲】
【請求項１】
一対の高電位側信号線，低電位側信号線によりハイ，ローの２値レベルに変化する差動信号を伝送する伝送線路に接続され、前記信号の伝送に伴い発生するリンギングを抑制するリンギング抑制回路において、
前記一対の信号線間に接続される電圧駆動型で単一の線間スイッチング素子と、
前記差動信号のレベルが変化したことを検出すると、前記線間スイッチング素子を一定期間オンさせることで信号線間のインピーダンスを低下させる制御手段とを備えることを特徴とするリンギング抑制回路。
【請求項２】
前記制御手段は、前記差動信号のレベルを反転して出力する反転回路と、
前記差動信号のレベルを前記一定期間遅延させて出力する遅延回路とを備え、
前記反転回路より出力される信号と、前記遅延回路より出力される信号との論理積信号を前記線間スイッチング素子の制御端子に出力することを特徴とする請求項１記載のリンギング抑制回路。
【請求項３】
前記反転回路は、制御端子が前記一対の信号線の一方に接続され、電位基準側導通端子が前記一対の信号線の他方に接続され、非基準側導通端子が前記線間スイッチング素子の制御端子に接続される電圧駆動型の第１スイッチング素子で構成され、
前記遅延回路は、前記第１スイッチング素子に並列に接続される電圧駆動型の第２スイッチング素子と、ＲＣフィルタ回路と、電位基準側導通端子が前記第２スイッチング素子の電位基準側導通端子に接続される電圧駆動型の第３スイッチング素子とを備え、
前記第３スイッチング素子の非基準側導通端子は、前記第２スイッチング素子の制御端子に接続され、
前記ＲＣフィルタ回路は、前記一対の信号線の一方と、前記第３スイッチング素子の制御端子との間に接続されることを特徴とする請求項２記載のリンギング抑制回路。
【請求項４】
前記反転回路は、制御端子が前記一対の信号線の一方に接続され、電位基準側導通端子が前記一対の信号線の他方に接続され、非基準側導通端子が前記線間スイッチング素子の制御端子に接続される電圧駆動型の第１スイッチング素子で構成され、
前記遅延回路は、前記第１スイッチング素子に並列に接続される電圧駆動型の第２スイッチング素子と、ＲＣフィルタ回路と、電位基準側導通端子が前記第２スイッチング素子の電位基準側導通端子に接続される電圧駆動型の第３スイッチング素子とを備え、
前記第３スイッチング素子の制御端子は、前記一対の信号線の一方に接続され、
前記ＲＣフィルタ回路は、前記第３スイッチング素子の非基準側導通端子と前記第２スイッチング素子の制御端子との間に接続されることを特徴とする請求項２記載のリンギング抑制回路。
【請求項５】
前記一対の信号線間に、前記各スイッチング素子が、前記低電位側信号線の電位を基準電位としてスイッチング動作する第１抑制回路と、
前記各スイッチング素子が、前記高電位側信号線の電位を基準電位としてスイッチング動作する第２抑制回路とを並列に接続したことを特徴とする請求項３又は４記載のリンギング抑制回路。
【請求項６】
前記線間スイッチング素子は、ゲートが抵抗素子を介してプルアップされ、ドレインが前記高電位側信号線に接続され、ソースが前記低電位側信号線に接続される第０ＮチャネルＭＯＳＦＥＴであり、
前記第１スイッチング素子は、ゲートが前記高電位側信号線に接続され、ドレインが前記第０ＮチャネルＭＯＳＦＥＴのゲートに接続され、ソースが前記低電位側信号線に接続される第１ＮチャネルＭＯＳＦＥＴであり、
前記第２スイッチング素子は、前記第１ＮチャネルＭＯＳＦＥＴに並列に接続される第２ＮチャネルＭＯＳＦＥＴであり、
前記第３スイッチング素子は、ドレインが抵抗素子を介してプルアップされ、ソースが前記低電位側信号線に接続される第３ＮチャネルＭＯＳＦＥＴであることを特徴とする請求項３乃至５の何れかに記載のリンギング抑制回路。
【請求項７】
前記線間スイッチング素子のゲートをプルアップする抵抗素子に、アノードが電源側となるダイオードと、抵抗値が前記プルアップ用の抵抗素子よりも小さく設定される抵抗素子との直列回路を並列に接続したことを特徴とする請求項６記載のリンギング抑制回路。
【請求項８】
前記第０ＮチャネルＭＯＳＦＥＴのゲートと、前記第２ＮチャネルＭＯＳＦＥＴのドレインとの間に接続される遮断用素子と、
この遮断用素子のオンオフを制御する遮断用素子制御手段とを備え、
前記遮断用素子制御手段は、前記伝送線路に接続されている通信ノードをスタンバイ状態に移行させるため、スタンバイ信号を出力する前記通信ノードの制御部であり、
前記スタンバイ信号を前記遮断用素子の制御端子に与え、前記スタンバイ状態に移行すると前記遮断用素子をオフさせることを特徴とする請求項６又は７記載のリンギング抑制回路。
【請求項９】
前記第０ＮチャネルＭＯＳＦＥＴのゲートと、前記第２ＮチャネルＭＯＳＦＥＴのドレインとの間に接続される遮断用素子と、
この遮断用素子のオンオフを制御する遮断用素子制御手段とを備え、
前記遮断用素子制御手段は、前記伝送線路における差動電圧レベルを検出し、前記差動電圧レベルが所定の閾値を下回る期間に前記遮断用素子をオフさせることを特徴とする請求項６又は７記載のリンギング抑制回路。
【請求項１０】
前記一対の信号線間に接続される抵抗素子及びコンデンサの直列回路を備え、
前記直列回路の共通接続点は、第１ＮチャネルＭＯＳＦＥＴのゲートに接続されることを特徴とする請求項６乃至９の何れかに記載のリンギング抑制回路。
【請求項１１】
アノードが前記直列回路の共通接続点側となる方向で、前記抵抗素子に並列に接続されるダイオードを備えることを特徴とする請求項１０記載のリンギング抑制回路。
【請求項１２】
前記線間スイッチング素子は、ゲートが抵抗素子を介してプルダウンされ、ドレインが前記低電位側信号線に接続され、ソースが前記高電位側信号線に接続される第０ＰチャネルＭＯＳＦＥＴであり、
前記第１スイッチング素子は、ゲートが前記低電位側信号線に接続され、ドレインが前記第０ＰチャネルＭＯＳＦＥＴのゲートに接続され、ソースが前記高電位側信号線に接続される第１ＰチャネルＭＯＳＦＥＴであり、
前記第２スイッチング素子は、前記第１ＰチャネルＭＯＳＦＥＴに並列に接続される第２ＰチャネルＭＯＳＦＥＴであり、
前記第３スイッチング素子は、ドレインが抵抗素子を介してプルダウンされ、ソースが前記高電位側信号線に接続される第３ＰチャネルＭＯＳＦＥＴであることを特徴とする請求項３乃至５の何れかに記載のリンギング抑制回路。
【請求項１３】
前記線間スイッチング素子のゲートをプルダウンする抵抗素子に、カソードがグランド側となるダイオードと、抵抗値が前記プルダウン用の抵抗素子よりも小さく設定される抵抗素子との直列回路を並列に接続したことを特徴とする請求項１２記載のリンギング抑制回路。
【請求項１４】
前記第０ＰチャネルＭＯＳＦＥＴのゲートと、前記第２ＰチャネルＭＯＳＦＥＴのドレインとの間に接続される遮断用素子と、
この遮断用素子のオンオフを制御する遮断用素子制御手段とを備え、
前記遮断用素子制御手段は、前記伝送線路に接続されている通信ノードをスタンバイ状態に移行させるため、スタンバイ信号を出力する前記通信ノードの制御部であり、
前記スタンバイ信号を前記遮断用素子の制御端子に与え、前記スタンバイ状態に移行すると前記遮断用素子をオフさせることを特徴とする請求項１２又は１３記載のリンギング抑制回路。
【請求項１５】
前記第０ＰチャネルＭＯＳＦＥＴのゲートと、前記第２ＰチャネルＭＯＳＦＥＴのドレインとの間に接続される遮断用素子と、
この遮断用素子のオンオフを制御する遮断用素子制御手段とを備え、
前記遮断用素子制御手段は、前記伝送線路における差動電圧レベルを検出し、前記差動電圧レベルが所定の閾値を下回る期間に前記遮断用素子をオフさせることを特徴とする請求項１２又は１３記載のリンギング抑制回路。
【請求項１６】
前記一対の信号線間に接続されるコンデンサ及び抵抗素子の直列回路を備え、
前記直列回路の共通接続点は、第１ＰチャネルＭＯＳＦＥＴのゲートに接続されることを特徴とする請求項１２ないし１５の何れかに記載のリンギング抑制回路。
【請求項１７】
アノードが前記直列回路の共通接続点側となる方向で、前記抵抗素子に並列に接続されるダイオードを備えたことを特徴とする請求項１６記載のリンギング抑制回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一対の高電位側信号線，低電位側信号線により差動信号を伝送する伝送線路に接続され、前記信号の伝送に伴い発生するリンギングを抑制する回路に関する。
【背景技術】
【０００２】
伝送線路を介してデジタル信号を伝送する場合、受信側においては、信号レベルが変化するタイミングで信号エネルギーの一部が反射することで、オーバーシュートやアンダーシュートのような波形の歪み，すなわちリンギングが生じる問題がある。そして、従来、波形歪みを抑制する技術については様々な提案がされている。例えば特許文献１では、伝送路の終端回路１１において、信号の電圧レベルがロー，ハイ間で遷移する場合に、遅延回路１３において付与される遅延時間の間、終端５のインピーダンスを一時的に低下させる技術が開示されている。
【０００３】
特許文献１では、従来使用されている終端切換回路４０に対して並列に補助切換回路４１を接続しており、補助切換回路４１では、電源Ｖccとグランドとの間に４個のＭＯＳＦＥＴを直列に接続し、それらのスイッチング制御を、終端５に伝送された信号と、当該信号を３直列のインバータ２１〜２３により遅延させ、且つ反転させた信号とにより行っている。しかしながら、このような構成では、終端５を電源Ｖcc又はグランドに一時的に接続する際に過渡的に、両者の間に複数のＭＯＳＦＥＴのオン抵抗が直列に、若しくは直列及び並列に接続される状態となる。このため、終端５のインピーダンスを十分に低下させることができない。オン抵抗を低下させるにはＭＯＳＦＥＴのサイズを大きくする必要があるが、そうすると、終端回路１１が大型化することになる。
【０００４】
また、特許文献２では、差動信号を伝送する高電圧信号線路１０２，低電圧信号線路１０３の間にスイッチ２０２を接続し、波形歪検出部２０１が線路１０２，１０３間電圧の大小関係が逆転したことを検出すると、スイッチ２０２を閉じて線路１０２，１０３間を短絡させる構成が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−１２７８０５号公報（図１参照）
【特許文献２】特開２０１０−１０３９４４号公報（図８参照）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献２のように、線路１０２，１０３間を短絡させれば線路間インピーダンスはゼロになり、伝送された信号を受信するノードの近傍では信号波形の歪みを低減することができる。しかしながら、短絡の場合は波形の歪み成分のエネルギーが消費されないため、そのエネルギーは短絡点より反射して信号を送信したノードの側に到達することになる。したがって、他のノードに悪影響を及ぼす結果となる。
【０００７】
本発明は上記事情に鑑みてなされたものであり、その目的は、より簡単な構成で波形歪みのエネルギーを消費させ、リンギングを確実に抑制できるリンギング抑制回路を提供することにある。
【課題を解決するための手段】
【０００８】
請求項１記載のリンギング抑制回路によれば、伝送線路を構成する一対の信号線間に、電圧駆動型で単一の線間スイッチング素子を接続し、制御手段は、伝送線路を介して伝送される差動信号のレベルがハイ，ローの間で変化したことを検出すると、線間スイッチング素子を一定期間オンさせる。すなわち、差動信号のレベルが遷移する期間に線間スイッチング素子が導通することで信号線間のインピーダンスを大きく低下させ、差動信号波形の歪みエネルギーを吸収させてリンギングの発生をより確実に抑制することができる。
【０００９】
請求項２記載のリンギング抑制回路によれば、制御手段を、差動信号のレベルを反転して出力する反転回路と、差動信号のレベルを一定期間遅延させて出力する遅延回路とを備えて構成し、反転回路より出力される信号と、遅延回路より出力される信号との論理積信号によって線間スイッチング素子のスイッチング動作を制御する。尚、ここで言う「論理積」は、入出力が正論理，負論理の何れでも良く、例えば入力が正論理で出力が負論理であっても良い。斯様に構成すれば、遅延回路によって付与される一定期間の間に、反転回路の出力信号と遅延回路の出力信号とが同じ論理となるので、その論理積信号により線間スイッチング素子を導通させればリンギングを抑制できる。
【００１０】
請求項３記載のリンギング抑制回路によれば、反転回路を第１スイッチング素子で構成し、遅延回路を、第２及び第３スイッチング素子と、ＲＣフィルタ回路とを備えて構成しする。そして、第３スイッチング素子の非基準側導通端子を第２スイッチング素子の制御端子に接続し、ＲＣフィルタ回路を、一対の信号線の一方と第３スイッチング素子の制御端子との間に接続する。すなわち、第１スイッチング素子を介すことで信号レベルを反転させることができ、ＲＣフィルタ回路の時定数に応じて信号の遅延時間を設定できる。そして、ＲＣフィルタ回路を介して遅延させた信号により第３及び第２スイッチング素子をスイッチング動作させて、並列に接続されている第１スイッチング素子との論理積により線間スイッチング素子を導通させることができる。
【００１１】
ところで、伝送線路を介して差動信号を伝送する構成では、送信側のノードは、自身のグランド電位を基準に信号線をドライブすることで信号を送信する。しかしながら、伝送線路が長くなり、送信側のノードと受信側のノード若しくは終端回路との距離が離れている状態では、各ノードにおけるグランド電位が数Ｖ程度相違することがある。したがって、リンギング抑制回路と送信側のノードとの間でグランド電位が相違しているためＲＣフィルタ回路を構成するコンデンサの充放電時間が変化すると、リンギングの抑制効果を十分に得られなくなることが想定される。
【００１２】
これに対して請求項３の構成では、ＲＣフィルタ回路が伝送路間に接続されているので（コンデンサが第２スイッチング素子の制御端子と信号線の他方との間に接続される）、たとえノード間にグランド電位差があったとしてもコンデンサの充放電時間は差動信号の電位差で決まるので、線間スイッチング素子を導通させる時間が一定となる。したがって、グランド電位差の影響を排除してリンギングの抑制を確実に行うことができる。
【００１３】
請求項４記載のリンギング抑制回路によれば、第３スイッチング素子の制御端子を、一対の信号線の一方に接続し、ＲＣフィルタ回路を、第３スイッチング素子の非基準側導通端子と第２スイッチング素子の制御端子との間に接続する。このように構成すれば、差動信号のレベルが変化したことをトリガとし、第２スイッチング素子を介してＲＣフィルタ回路を構成するコンデンサの充電状態を変化させ、前記充電状態の変化に応じて第３スイッチング素子のスイッチング状態を変化させて一定期間の遅延を付与することができる。
【００１４】
すなわち、第１スイッチング素子を介すことで信号レベルを反転させることができ、ＲＣフィルタ回路の時定数に応じて信号の遅延時間を設定できる。そして、ＲＣフィルタ回路を介して遅延させた信号により第２スイッチング素子をスイッチング動作させて、並列に接続されている第１スイッチング素子との論理積により線間スイッチング素子を導通させることができる。
【００１５】
請求項５記載のリンギング抑制回路によれば、一対の信号線間に、各スイッチング素子が、低電位側信号線の電位を基準電位としてスイッチング動作する第１抑制回路と、各スイッチング素子が、高電位側信号線の電位を基準電位としてスイッチング動作する第２抑制回路とを並列に接続する。すなわち、電圧駆動型のスイッチング素子は、電位基準側導通端子との制御端子との電位差（端子間電位差と称す）に応じてスイッチング動作する。したがって、基準電位とする低電位側信号線の電位又は高電位側信号線の電位が変化すると、各スイッチング素子の導電型や接続状態に応じて、端子間電位差が拡がる場合と狭まる場合とがある。
【００１６】
第１抑制回路を構成する各スイッチング素子は、低電位側信号線の電位を基準電位としてスイッチング動作するので、低電位側信号線と制御端子との電位差が大きくなればスイッチング動作が確実に行われるが、前記電位差が小さくなればスイッチング動作が行われ難くなる。また、第２抑制回路を構成する各スイッチング素子は、高電位側信号線の電位を基準電位としてスイッチング動作するので、高電位側信号線と制御端子との電位差が大きくなればスイッチング動作が確実に行われるが、前記電位差が小さくなればスイッチング動作が行われ難くなる。
【００１７】
そして、請求項４について述べたように、各ノード間のグランド電位に差があることで、差動信号がハイレベルとなる時の低電位側信号線の電位が抑制回路側のグランドレベルに対して高くなっていれば、制御端子と低電位側信号線との電位差が狭まることで第１抑制回路側のスイッチング素子はスイッチング動作し難くなる。しかしこの時、高電位側信号線の電位も、抑制回路側のグランドレベルに対して通常より高くなるため、第２抑制回路側のスイッチング素子はスイッチング動作し易くなる。
【００１８】
逆に、差動信号がハイレベルとなる時の低電位側信号線の電位が抑制回路側のグランドレベルに対して低くなっていれば、制御端子と低電位側信号線との電位差が拡がることで第１抑制回路側のスイッチング素子はスイッチング動作し易くなるが、高電位側信号線の電位も抑制回路側のグランドレベルに対して通常より低くなるため、第２抑制回路側のスイッチング素子はスイッチング動作し難くなる。そこで、一対の信号線間に第１及び第２抑制回路を並列に接続すれば、ノード間のグランド電位に差がある状態でも第１又は第２抑制回路の何れか一方が確実に動作するようになり、リンギングの抑制を確実に行うことができる。
【００１９】
請求項６記載のリンギング抑制回路によれば、線間スイッチング素子並びに第１〜第３スイッチング素子を、第０〜第３ＮチャネルＭＯＳＦＥＴで構成する。この場合、各ＮチャネルＭＯＳＦＥＴの電位基準側導通端子であるソースは何れも低電位側信号線に接続され、第１ＮチャネルＭＯＳＦＥＴは、ゲートに接続される高電位側信号線との電位差に応じてスイッチング動作する。すなわち、差動信号がハイレベルであればオン，ローレベルであればオフする。
【００２０】
第３ＮチャネルＭＯＳＦＥＴは、ドレインが抵抗素子を介してプルアップされ、請求項３に対応する構成では差動信号レベルがハイの場合にオン状態となり、ＲＣフィルタ回路のコンデンサを放電させる。これにより、第２ＮチャネルＭＯＳＦＥＴはオフとなっているが、第１ＮチャネルＭＯＳＦＥＴがオンしているので、第０ＮチャネルＭＯＳＦＥＴのゲート電位はローレベルとなり、オフ状態となっている。
【００２１】
そして、差動信号レベルがハイからローに変化すると第１ＮチャネルＭＯＳＦＥＴがターンオフするので、第０ＮチャネルＭＯＳＦＥＴは、ゲート電位がハイレベルとなりターンオンする。これにより、１対の信号線間は第０ＮチャネルＭＯＳＦＥＴのオン抵抗を介して接続され、差動信号波形の立下り時の歪みエネルギーが消費される。同時に、第３ＮチャネルＭＯＳＦＥＴがターンオフしてＲＣフィルタ回路のコンデンサの充電が開始される。一定期間が経過してコンデンサの端子電圧が閾値電圧を超えると第２ＮチャネルＭＯＳＦＥＴがターンオンするので、第０ＮチャネルＭＯＳＦＥＴは、ゲート電位がローレベルとなりターンオフする。
【００２２】
また、請求項４に対応する構成では第３ＮチャネルＭＯＳＦＥＴとＲＣフィルタ回路との接続順序が逆になるので、差動信号レベルがハイの場合はＲＣフィルタ回路のコンデンサは充電されており、第３ＮチャネルＭＯＳＦＥＴがオンして第２ＮチャネルＭＯＳＦＥＴはオフしている。そして、差動信号レベルがハイからローに変化するとコンデンサの放電が開始され、閾値電圧を下回ると第３ＮチャネルＭＯＳＦＥＴがターンオフして第２ＮチャネルＭＯＳＦＥＴがターンオンする。したがって、第２ＮチャネルＭＯＳＦＥＴ以降の動作は請求項３の場合と同様になる。
【００２３】
請求項７記載のリンギング抑制回路によれば、線間スイッチング素子のゲートをプルアップする抵抗素子に、アノードが電源側となるダイオードと、抵抗値がプルアップ用の抵抗素子よりも小さく設定される抵抗素子との直列回路を並列に接続する。このように構成すれば、電源より線間スイッチング素子のゲートを充電する電流を流す際の電流経路の抵抗値が低くなる。したがって、線間スイッチング素子をより早くターンオンさせてリンギングを一層抑制することができる。
【００２４】
請求項８記載のリンギング抑制回路によれば、遮断用素子制御手段を、伝送線路に接続されている通信ノードをスタンバイ状態に移行させるためスタンバイ信号を出力する、前記通信ノードの制御部とする。そして、遮断用素子制御手段は、第０ＮチャネルＭＯＳＦＥＴと第２ＮチャネルＭＯＳＦＥＴとの間に接続した遮断用素子の制御端子にスタンバイ信号を与え、スタンバイ状態に移行すると遮断用素子をオフさせる。
【００２５】
すなわち、請求項６又は７の構成では、第２ＮチャネルＭＯＳＦＥＴは、ゲートがプルアップされているので差動信号がローレベルとなる期間にオン状態となっている。そのため、電流が電源から第２ＮチャネルＭＯＳＦＥＴを介して低電位信号線側に流れ、不要な電流消費が発生している。そして、通信ノードがスタンバイ状態に移行している期間は通信が行われる可能性が無いので、スタンバイ信号により遮断用素子をオフさせることで上記の電流経路を遮断して不要な電流消費を抑制できる。
【００２６】
請求項９記載のリンギング抑制回路によれば、遮断用素子制御手段は、伝送線路における差動電圧レベルを検出し、差動電圧レベルが所定の閾値を下回る期間に遮断用素子をオフさせる。すなわち、伝送線路において差動信号が伝送されない期間は信号線間の差動電圧が０Ｖ（ローレベル）になっているので、その状態を検知して遮断用素子をオフさせれば不要な電流消費を抑制できる。
【００２７】
請求項１０記載のリンギング抑制回路によれば、一対の信号線間に接続される抵抗素子及びコンデンサの直列回路を備え、直列回路の共通接続点を第１ＮチャネルＭＯＳＦＥＴのゲートに接続する。すなわち、上記直列回路は、差動信号がハイレベルとなった場合に第１ＮチャネルＭＯＳＦＥＴのゲート電位を上昇させる時間を遅延させる遅延回路として作用する。これにより、差動信号波形が立下った後にオーバーシュートが発生した場合、そのオーバーシュートに追従して第１ＮチャネルＭＯＳＦＥＴがターンオンすることを抑制し、第０ＮチャネルＭＯＳＦＥＴが一時的にターンオフすることを防止できる。
【００２８】
請求項１１記載のリンギング抑制回路によれば、アノードが直列回路の共通接続点側となる方向で、抵抗素子に並列に接続されるダイオードを備える。これにより、差動信号レベルがハイからローに変化した場合に、コンデンサの充電電荷をダイオードを介して急速に放電させて、差動信号波形が立下った場合は第１ＮチャネルＭＯＳＦＥＴを直ちにターンオフさせることができる。
【００２９】
請求項１２記載のリンギング抑制回路によれば、線間スイッチング素子並びに第１〜第３スイッチング素子を、第０〜第３ＰチャネルＭＯＳＦＥＴで構成する。この場合、各ＰチャネルＭＯＳＦＥＴの電位基準側導通端子であるソースは何れも高電位側信号線に接続され、第１ＰチャネルＭＯＳＦＥＴは、ゲートに接続される低電位側信号線との電位差に応じてスイッチング動作する。すなわち、差動信号がハイレベルであればオン，ローレベルであればオフする。
【００３０】
第３ＰチャネルＭＯＳＦＥＴは、ドレインが抵抗素子を介してプルダウンされ、請求項３に対応する構成では差動信号レベルがハイの場合にオン状態となり、ＲＣフィルタ回路のコンデンサを放電させる。これにより、第２ＰチャネルＭＯＳＦＥＴはオフとなっているが、第１ＰチャネルＭＯＳＦＥＴがオンしているので、第０ＰチャネルＭＯＳＦＥＴのゲート電位はローレベルとなり、オフ状態となっている。
【００３１】
そして、差動信号レベルがハイからローに変化すると第１ＰチャネルＭＯＳＦＥＴがターンオフするので、第０ＰチャネルＭＯＳＦＥＴは、ゲート電位がローレベルとなりターンオンする。これにより、１対の信号線間は第０ＰチャネルＭＯＳＦＥＴのオン抵抗を介して接続され、差動信号波形の立下り時の歪みエネルギーが消費される。同時に、第３ＰチャネルＭＯＳＦＥＴがターンオフしてＲＣフィルタ回路のコンデンサの充電が開始される。一定期間が経過してコンデンサの端子電圧が閾値電圧を超えると第２ＰチャネルＭＯＳＦＥＴがターンオンするので、第０ＰチャネルＭＯＳＦＥＴは、ゲート電位がハイレベルとなりターンオフする。
【００３２】
また、請求項４に対応する構成では第３ＰチャネルＭＯＳＦＥＴとＲＣフィルタ回路との接続順序が逆になるので、差動信号レベルがハイの場合はＲＣフィルタ回路のコンデンサは充電されており、第３ＰチャネルＭＯＳＦＥＴがオンして第２ＰチャネルＭＯＳＦＥＴはオフしている。そして、差動信号レベルがハイからローに変化するとコンデンサの放電が開始され、閾値電圧を下回ると第３ＰチャネルＭＯＳＦＥＴがターンオフして第２ＰチャネルＭＯＳＦＥＴがターンオンする。したがって、第２ＰチャネルＭＯＳＦＥＴ以降の動作は請求項３の場合と同様になる。
【００３３】
請求項１３記載のリンギング抑制回路によれば、線間スイッチング素子のゲートをプルダウンする抵抗素子に、カソードがグランド側となるダイオードと、抵抗値がプルダウン用の抵抗素子よりも小さく設定される抵抗素子との直列回路を並列に接続する。このように構成すれば、線間スイッチング素子のゲートを放電する電流を低電位側信号線に流す際の電流経路の抵抗値が低くなる。したがって、線間スイッチング素子をより早くターンオンさせてリンギングを一層抑制することができる。
【００３４】
請求項１４記載のリンギング抑制回路によれば、遮断用素子制御手段を、伝送線路に接続されている通信ノードをスタンバイ状態に移行させるためスタンバイ信号を出力する、通信ノードの制御部とする。そして、遮断用素子制御手段は、第０ＰチャネルＭＯＳＦＥＴと第２ＰチャネルＭＯＳＦＥＴとの間に接続した遮断用素子の制御端子にスタンバイ信号を与え、スタンバイ状態に移行すると遮断用素子をオフさせる。
【００３５】
すなわち、請求項１２又は１３の構成では、第２ＰチャネルＭＯＳＦＥＴは、ゲートがプルダウンされているので差動信号が非伝送状態となる期間にオン状態となっている。そのため、電流が電源から第２ＰチャネルＭＯＳＦＥＴを介して低電位信号線側に流れ、不要な電流消費が発生している。そして、通信ノードがスタンバイ状態に移行している期間は通信が行われる可能性が無いので、スタンバイ信号により遮断用素子をオフさせることで上記の電流経路を遮断して不要な電流消費を抑制できる。
【００３６】
請求項１５記載のリンギング抑制回路によれば、遮断用素子制御手段は、伝送線路における差動電圧レベルを検出し、差動電圧レベルが所定の閾値を下回る期間に遮断用素子をオフさせる。すなわち、伝送線路において差動信号が伝送されない期間は信号線間の差動電圧が０Ｖになっているので、その状態を検知して遮断用素子をオフさせれば不要な電流消費を抑制できる。
【００３７】
請求項１６記載のリンギング抑制回路によれば、一対の信号線間に接続されるコンデンサ及び抵抗素子の直列回路を備え、直列回路の共通接続点を第１ＰチャネルＭＯＳＦＥＴのゲートに接続する。すなわち、上記直列回路は、差動信号がハイレベルとなった場合に第１ＰチャネルＭＯＳＦＥＴのソース−ゲート間電圧を上昇させる時間を遅延させる遅延回路として作用する。これにより、差動信号波形が立下った後にオーバーシュートが発生した場合、そのオーバーシュートに追従して第１ＰチャネルＭＯＳＦＥＴがターンオンすることを抑制し、第０ＰチャネルＭＯＳＦＥＴが一時的にターンオフすることを防止できる。
【００３８】
請求項１７記載のリンギング抑制回路によれば、アノードが直列回路の共通接続点側となる方向で、抵抗素子に並列に接続されるダイオードを備える。これにより、差動信号レベルがハイからローに変化した場合に、コンデンサの充電電荷をダイオードを介して急速に放電させて、差動信号波形が立下った場合は第１ＰチャネルＭＯＳＦＥＴを直ちにターンオフさせることができる。
【図面の簡単な説明】
【００３９】
【図１】第１実施例であり、リンギング抑制回路の構成を示す図
【図２】リンギング抑制回路の動作を示すタイミングチャート
【図３】第２実施例を示す図１相当図
【図４】図２相当図
【図５】第３実施例を示す図１相当図
【図６】第４実施例を示す図１相当図
【図７】リンギング抑制回路の動作をシミュレーションした結果を示す図
【図８】第５実施例を示す図１相当図
【図９】図７相当図（グランドオフセット０Ｖの場合）
【図１０】図７相当図（グランドオフセット−７．５Ｖの場合）
【図１１】図７相当図（グランドオフセット＋９．５Ｖの場合）
【図１２】第６実施例を示す図１相当図
【図１３】図７相当図（グランドオフセット０Ｖの場合）
【図１４】図７相当図（グランドオフセット−７．５Ｖの場合）
【図１５】図７相当図（グランドオフセット＋９．５Ｖの場合）
【図１６】第７実施例を示す図１２相当図
【図１７】リンギング抑制回路の動作をシミュレーションした結果を示す図
【図１８】第８実施例を示す図５相当図
【図１９】リンギング抑制回路の動作をシミュレーションした結果を示す図
【図２０】通信ノードの構成を概略的に示すブロック図
【図２１】第９実施例を示す図１８相当図
【図２２】図２相当図
【図２３】第１０実施例を示す図１８相当図
【発明を実施するための形態】
【００４０】
（第１実施例）
以下、第１実施例について図１及び図２を参照して説明する。図１は、リンギング抑制回路の構成を示している。リンギング抑制回路１は、送信回路（又は受信回路でも良い）２と共に、高電位側信号線３Ｐ，低電位側信号線３Ｎよりなる伝送線路３の間に並列に接続されている。リンギング抑制回路１は、ソース（電位基準側導通端子）が何れも低電位側信号線３Ｎに接続される４つのＮチャネルＭＯＳＦＥＴ４〜７（第３〜第０ＮチャネルＭＯＳＦＥＴ）を備え、ＮチャネルＭＯＳＦＥＴ４及び６のゲート（制御端子）は、高電位側信号線３Ｐに接続されている。
【００４１】
ＮチャネルＭＯＳＦＥＴ７（線間スイッチング素子）のドレイン（非基準側導通端子）は、高電位側信号線３Ｐに接続されており、ＮチャネルＭＯＳＦＥＴ４及び６のドレインは、ＮチャネルＭＯＳＦＥＴ７のゲートに接続されていると共に抵抗素子８を介してハイレベル（電源レベル；Ｖcc）にプルアップされている。ＮチャネルＭＯＳＦＥＴ４（第３スイッチング素子）のドレインは、抵抗素子９を介してハイレベルにプルアップされていると共に、抵抗素子１０を介してＮチャネルＭＯＳＦＥＴ５（第２スイッチング素子）のゲートに接続されている。また、前記ゲートは、コンデンサ１１を介して低電位側信号線３Ｎに接続されている。
すなわち、抵抗素子１０及びコンデンサ１１は、ＲＣフィルタ回路１２を構成している。そして、ＮチャネルＭＯＳＦＥＴ４及び５，抵抗素子９及びＲＣフィルタ回路１２は遅延回路１３を構成しており、遅延回路１３と、抵抗素子８及びＮチャネルＭＯＳＦＥＴ６（第１スイッチング素子）とは制御回路（制御手段）１４を構成している。
【００４２】
次に、第１実施例の作用について図２を参照して説明する。伝送線路３は、例えば車載ＬＡＮの１つであるＣＡＮのように、伝送線路３によりハイレベル，ローレベルの２値信号を差動信号として伝送する。例えば電源電圧が５Ｖの場合、高電位側信号線３Ｐ（ＣＡＮ−Ｈ），低電位側信号線３Ｎ（ＣＡＮ−Ｌ）は、非ドライブ状態において何れも中間電位である２．５Ｖに設定され、差動電圧は０Ｖであり、差動信号はローレベル（レセッシブ）となる。
【００４３】
そして、送信回路２が伝送線路３をドライブすると、高電位側信号線３Ｐは例えば３．５Ｖ以上に、低電位側信号線３Ｎは例えば１．５Ｖ以下にドライブされ、差動電圧は２Ｖ以上となり、差動信号はハイレベル（ドミナント）となる。また、図示しないが、高電位側信号線３Ｐ，低電位側信号線３Ｎの両端は１２０Ωの抵抗素子により終端されている。したがって、差動信号レベルがハイからローに変化する際には、伝送線路３が非ドライブ状態となり伝送線路３のインピーダンスが高くなることから、差動信号波形にリンギングが発生する。
【００４４】
図２は、（ａ）差動信号レベルがハイからローに変化する際の各ＮチャネルＭＯＳＦＥＴ４〜７のゲート電位，すなわちオンオフ状態を示している。差動信号レベルがハイの場合、（ｃ）ＮチャネルＭＯＳＦＥＴ４及び６はオンしているので、（ｄ）ＮチャネルＭＯＳＦＥＴ５はオフしている。したがって、（ｂ）ＮチャネルＭＯＳＦＥＴ７はオフ状態となっている。
【００４５】
この状態から、（ａ）差動信号レベルがハイからローに変化すると、（ｃ）ＮチャネルＭＯＳＦＥＴ４及び６がターンオフするので（ｂ）ＮチャネルＭＯＳＦＥＴ７がターンオンする。すると、高電位側信号線３Ｐ，低電位側信号線３Ｎ間はＮチャネルＭＯＳＦＥＴ７のオン抵抗を介して接続されることになり、インピーダンスが低下する。これにより、差動信号レベルがハイからローに変化する立下り期間に発生する波形歪みのエネルギーが上記オン抵抗により消費され、リンギングが抑制される。
【００４６】
ＮチャネルＭＯＳＦＥＴ４がターンオフすると、コンデンサ１１が抵抗素子９及び１０を介して充電されるので、コンデンサ１１の端子電圧がＮチャネルＭＯＳＦＥＴ５の閾値電圧を超えて上昇すると、（ｄ）ＮチャネルＭＯＳＦＥＴ５がターンオンする。すると、（ｂ）ＮチャネルＭＯＳＦＥＴ７のゲート電圧がローレベルとなり、ＮチャネルＭＯＳＦＥＴ７はターンオフする。すなわち、ＮチャネルＭＯＳＦＥＴ７は、ＮチャネルＭＯＳＦＥＴ４〜６が何れもオフしている期間（歪み抑制期間）にオンとなり、高電位側信号線３Ｐ，低電位側信号線３Ｎ間をそのオン抵抗を介して接続する。
【００４７】
ここで、リンギング抑制回路１が、差動信号がハイレベルからローレベルに変化したことをトリガとしてＮチャネルＭＯＳＦＥＴ７をターンオンさせる動作は、以下のようなロジックで動作していると見ることができる。すなわち、ＮチャネルＭＯＳＦＥＴ６は、ゲートに与えられる差動信号レベルを反転させてドレインに出力する反転回路であり、ＮチャネルＭＯＳＦＥＴ５は、差動信号の立下り変化を、ＮチャネルＭＯＳＦＥＴ４及びＲＣフィルタ回路１２を介し、一定時間遅延させてドレインに出力する。そして、ＮチャネルＭＯＳＦＥＴ７は、ＮチャネルＭＯＳＦＥＴ４及び６のドレインレベルが何れもハイを示す期間に自身のゲートがハイレベルとなり、すなわち双方のドレインレベルの論理積条件によりターンオンする。したがって、反転回路の出力信号と遅延回路１３の出力信号との論理積信号が、ＮチャネルＭＯＳＦＥＴ７のゲートに出力される構成と等価である。
【００４８】
以上のように本実施例によれば、一対の信号線３Ｐ，３Ｎ間にＮチャネルＭＯＳＦＥＴ７を接続し、制御回路１４は、伝送線路３を介して伝送される差動信号のレベルがハイからローに変化したことを検出すると、ＮチャネルＭＯＳＦＥＴ７を一定期間オンさせる。すなわち、差動信号のレベルが遷移する期間にＮチャネルＭＯＳＦＥＴ７が導通することで信号線３Ｐ，３Ｎ間のインピーダンスを大きく低下させ、差動信号波形の歪みエネルギーを吸収させてリンギングの発生をより確実に抑制することができる。
【００４９】
そして、制御回路１４を、差動信号のレベルを反転して出力する反転回路；ＮチャネルＭＯＳＦＥＴ６と、差動信号のレベルを一定期間遅延させて出力する遅延回路１３とを備えて構成し、反転回路より出力される信号と遅延回路１３より出力される信号との論理積信号によりＮチャネルＭＯＳＦＥＴ７をターンオンさせる構成とした。また、遅延回路１３を、ＮチャネルＭＯＳＦＥＴ４及び５と、ＲＣフィルタ回路１２を有してなる構成とし、ＮチャネルＭＯＳＦＥＴ５のドレインをＮチャネルＭＯＳＦＥＴ７のゲートに接続し、ＲＣフィルタ回路１２、ＮチャネルＭＯＳＦＥＴ４のドレインを信号線３Ｎとの間に接続した。
【００５０】
これにより、差動信号のレベルが変化したことをトリガとし、ＮチャネルＭＯＳＦＥＴ４を介してＲＣフィルタ回路１２を構成するコンデンサ１１の充電状態を変化させ、前記充電状態の変化に応じて、すなわちＲＣフィルタ回路１２の時定数に応じてＮチャネルＭＯＳＦＥＴ５のスイッチング状態を変化させ一定期間の遅延を付与することができる。したがって、ＲＣフィルタ回路１２により遅延時間として付与される一定期間の間に、ＮチャネルＭＯＳＦＥＴ６の出力信号と遅延回路１３の出力信号とが同じ論理となるので、それらの論理積信号でＮチャネルＭＯＳＦＥＴ７をオンさせてリンギングを抑制できる。
【００５１】
（第２実施例）
図３及び図４は第２実施例であり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第２実施例のリンギング抑制回路１５は、第１実施例のリンギング抑制回路１の構成において、ＮチャネルＭＯＳＦＥＴ４とＲＣフィルタ回路１２との接続順序を入れ替えたものとなっている。すなわち、ＲＣフィルタ回路１２の入力端子である抵抗素子１０の一端が高電位側信号線３Ｐに接続され、ＲＣフィルタ回路１２の出力端子である抵抗素子１０の他端がＮチャネルＭＯＳＦＥＴ４のゲートに接続されている。そして、ＮチャネルＭＯＳＦＥＴ４のドレインが、ＮチャネルＭＯＳＦＥＴ５のゲートに接続されている。尚、ＮチャネルＭＯＳＦＥＴ４とＲＣフィルタ回路１２との接続順序を入れ替えた構成が遅延回路１６を構成しており、遅延回路１６にＮチャネルＭＯＳＦＥＴ６及び抵抗素子８を加えたものが制御回路（制御手段）１７を構成している。
【００５２】
図４は図２相当図であり、（ａ）差動信号レベルがハイからローに変化すると、（ｅ）最初はＮチャネルＭＯＳＦＥＴ６のみがターンオフし、（ｄ）この時点でＮチャネルＭＯＳＦＥＴ５はオフ状態を維持しているので（ｂ）ＮチャネルＭＯＳＦＥＴ７がターンオンする。そして、差動信号レベルがハイの状態で充電されていたＲＣフィルタ回路１２のコンデンサ１１が放電される間に遅延時間が付与され、（ｃ）ＮチャネルＭＯＳＦＥＴ４のゲートがローレベルになると、ＮチャネルＭＯＳＦＥＴ４がターンオフする。すると、（ｄ）ＮチャネルＭＯＳＦＥＴ５がターンオンするので（ｂ）ＮチャネルＭＯＳＦＥＴ７のゲート電圧がローレベルとなり、ＮチャネルＭＯＳＦＥＴ７はターンオフする。結果として、第１実施例と同様の動作となる。
【００５３】
また、第２実施例のリンギング抑制回路１５には、以下のような作用がある。第１実施例のリンギング抑制回路１の場合、ＲＣフィルタ回路１２の入力端子に抵抗素子９を介して付与される電源電圧は、リンギング抑制回路１のグランドレベルＧ１を基準として５Ｖなどに設定されている。一方、伝送線路３を介して伝送される差動信号のハイ，ローレベルは、伝送線路３をドライブする送信ノードのグランドレベルＧ２に応じて決まる。そして、車載ＬＡＮの伝送線路３のように車両の各部に通信ノードが配置される構成の場合、各通信ノードにおけるグランドの電位が異なること（グランドオフセット）が想定される。
【００５４】
例えば双方のグランドレベルＧ１，Ｇ２の大小関係がＧ１＞Ｇ２になっていると、差動信号がドミナントとなった場合の低電位側信号線３Ｎのローレベルが想定しているレベルよりも低くなり（例えば、上述のように１．５Ｖで想定していたものがより低いレベルであった場合）、電源−ローレベル間の電位差がより大きくなる。すると、ＲＣフィルタ回路１２のコンデンサ１１を充電する時間が短くなるため、ＲＣフィルタ回路１２により付与される遅延時間がより短くなって、ＮチャネルＭＯＳＦＥＴ７がオンする期間が短くなることでリンギングの抑制効果が十分に得られなくなる可能性がある。
【００５５】
これに対して、第２実施例のリンギング抑制回路１５では、ＲＣフィルタ回路１２が高電位側信号線３Ｐ，低電位側信号線３Ｎ間に直接接続されているので、差動信号がドミナントとなった場合の差動電圧は、グランドレベルＧ１，Ｇ２の大小関係に関わらず一定となる。したがって、ＲＣフィルタ回路１２により付与される遅延時間は一定となるのでＮチャネルＭＯＳＦＥＴ７がオンする期間も一定となり、リンギングの抑制効果を確実に得られるようになる。
【００５６】
以上のように第２実施例によれば、遅延回路１６を構成するＲＣフィルタ回路１２を、高電位側信号線３ＰとＮチャネルＭＯＳＦＥＴ５のゲートとの間に接続する。このように構成すれば、差動信号のレベルがハイからローに変化したことをトリガとして、ＲＣフィルタ回路１２を構成するコンデンサ１１の充電状態が変化する。そして、前記充電状態の変化に応じてＮチャネルＭＯＳＦＥＴ５及び６のスイッチング状態を変化させて、一定期間の遅延を付与することができる。したがって、通信ノード間，或いは通信ノード−リンギング抑制回路１５間にグランド電位差があったとしてもコンデンサ１１の充放電時間は差動信号の電位差で決まるので、ＮチャネルＭＯＳＦＥＴ７を導通させる時間が一定となり、グランド電位差の影響を排除してリンギングの抑制を確実に行うことができる。
【００５７】
（第３実施例）
図５は第３実施例であり、第２実施例と異なる部分のみ説明する。第３実施例のリンギング抑制回路１８は、第２実施例のリンギング抑制回路１５とはＮチャネルＭＯＳＦＥＴ６のゲート側の構成が相違している。高電位側信号線３Ｐ，低電位側信号線３Ｎ間には、抵抗素子１９及びコンデンサ２０の直列回路が接続されており、両者の共通接続点がＮチャネルＭＯＳＦＥＴ６のゲートに接続されている。また、ダイオード２１が、抵抗素子１９に対して並列に、アノードが上記ゲート側となるように接続されている。これらは遅延回路２２を構成している。そして、第２実施例の制御回路１７に遅延回路２２を加えたものが、制御回路（制御手段）２３を構成している。
【００５８】
次に、第３実施例の作用について説明する。第２実施例のリンギング抑制回路１５では、差動信号レベルがハイからローに変化する際に立下がった後にオーバーシュートが発生すると、ＮチャネルＭＯＳＦＥＴ６がターンオンしてＮチャネルＭＯＳＦＥＴ７がターンオフするため、リンギング抑制効果が低減することが想定される。そこで、ＮチャネルＭＯＳＦＥＴ６のゲートを高電位側信号線３Ｐに直接接続せずに遅延回路２２に接続する。
【００５９】
すなわち、遅延回路２２の作用により、差動信号の立ち下り後に発生するオーバーシュートのようにレベルがローからハイに変化する場合は、コンデンサ２０への充電が抵抗素子１９を介して行われるので、ＮチャネルＭＯＳＦＥＴ７がターンオフし難くなる。一方、差動信号レベルがハイからローに変化する場合は、コンデンサ２０の充電電荷がダイオード２１を介して直ちに放電されるので、ＮチャネルＭＯＳＦＥＴ７のターンオンに影響を与えることは無い。
【００６０】
以上のように第３実施例によれば、信号線３Ｐ，３Ｎ間に接続される抵抗素子１９及びコンデンサ２０の直列回路を接続し、抵抗素子１９に並列にダイオード２１を接続して遅延回路２２を構成し、抵抗素子１９及びコンデンサ２０の共通接続点をＮチャネルＭＯＳＦＥＴ６のゲートに接続した。したがって、差動信号波形が立下った後にオーバーシュートが発生した場合、そのオーバーシュートに追従してＮチャネルＭＯＳＦＥＴ６がターンオンすることを抑制し、ＮチャネルＭＯＳＦＥＴ７が一時的にターンオフすることを防止できる。また、抵抗素子１９に並列に接続したダイオード２１により、差動信号レベルがハイからローに変化した場合に、コンデンサ２０の充電電荷をダイオード２１を介して急速に放電させて、差動信号波形が立下った場合はＮチャネルＭＯＳＦＥＴ６を直ちにターンオフさせることができる。
【００６１】
（第４実施例）
図６及び図７は第４実施例である。第４実施例のリンギング抑制回路２４は、第１実施例のリンギング抑制回路１をリンギング抑制回路１Ｎ（第１抑制回路）として、リンギング抑制回路１と同様の作用を成す構成をＰチャネルＭＯＳＦＥＴを用いて対称に構成したリンギング抑制回路１Ｐ（第２抑制回路）と共に、伝送線路３に並列に接続したものである。
【００６２】
以下、リンギング抑制回路１Ｐの構成を、リンギング抑制回路１Ｎの構成要素に対応するものには符号に「Ｐ」を付して説明する。リンギング抑制回路１Ｐは、ソースが何れも高電位側信号線３Ｐに接続される４つのＰチャネルＭＯＳＦＥＴ４Ｐ〜７Ｐ（第３〜第０ＰチャネルＭＯＳＦＥＴ）を備え、ＰチャネルＭＯＳＦＥＴ４Ｐ及び６Ｐのゲート（制御端子）は、低電位側信号線３Ｎに接続されている。
【００６３】
ＰチャネルＭＯＳＦＥＴ７Ｐのドレインは、低電位側信号線３Ｎに接続されており、ＰチャネルＭＯＳＦＥＴ４Ｐ及び６Ｐのドレインは、ＰチャネルＭＯＳＦＥＴ７Ｐのゲートに接続されていると共に抵抗素子８Ｐを介してローレベル（グランドレベル）にプルダウンされている。ＰチャネルＭＯＳＦＥＴ４Ｐのドレインは、抵抗素子９Ｐを介してローレベルにプルダウンされていると共に、抵抗素子１０Ｐを介してＮチャネルＭＯＳＦＥＴ５Ｐのゲートに接続されている。また、前記ゲートは、コンデンサ１１Ｐを介して高電位側信号線３Ｐに接続されている。すなわち、抵抗素子１０Ｐ及びコンデンサ１１Ｐは、ＲＣフィルタ回路１２Ｐを構成している。
【００６４】
リンギング抑制回路１Ｐの動作は、リンギング抑制回路１Ｎと同様になる。すなわち、差動信号レベルがハイの場合、ＰチャネルＭＯＳＦＥＴ４Ｐ及び６Ｐはオンしているので、ＰチャネルＭＯＳＦＥＴ５Ｐはオフしており、ＰチャネルＭＯＳＦＥＴ７Ｐはオフ状態となっている。そして、差動信号レベルがハイからローに変化すると、ＰチャネルＭＯＳＦＥＴ４Ｐ及び６ＰがターンオフするのでＰチャネルＭＯＳＦＥＴ７Ｐがターンオンする。すると、高電位側信号線３Ｐ，低電位側信号線３Ｎ間はＰチャネルＭＯＳＦＥＴ７Ｐのオン抵抗を介して接続されてインピーダンスが低下し、波形歪みのエネルギーが上記オン抵抗により消費され、リンギングが抑制される。
【００６５】
ＰチャネルＭＯＳＦＥＴ４Ｐがターンオフすると、コンデンサ１１Ｐが抵抗素子９Ｐ及び１０Ｐを介した経路で充電されるので、コンデンサ１１Ｐの端子電圧がＰチャネルＭＯＳＦＥＴ５Ｐの閾値電圧を超えて上昇すると、ＰチャネルＭＯＳＦＥＴ５Ｐがターンオンする。すると、ゲート電圧がローレベルとなり、ＰチャネルＭＯＳＦＥＴ７Ｐはターンオフする。
【００６６】
そして、伝送線路３にリンギング抑制回路１Ｎ及び１Ｐを並列に接続することで、以下のような効果が得られる。リンギング抑制回路１Ｎだけが接続されている場合、第２実施例で説明したように、グランドレベルＧ１，Ｇ２に電位差があり、Ｇ１＜Ｇ２になっているとリンギング抑制回路１Ｎについては、ＮチャネルＭＯＳＦＥＴ４Ｎ〜７Ｎのゲート−ソース間電圧がより小さくなるため、これらを確実にターンオンさせ難くなる。しかしながら、この状態をリンギング抑制回路１Ｐについて見ると、ＰチャネルＭＯＳＦＥＴ４Ｐ〜７Ｐのゲート−ソース間電圧がより大きくなるため、これらは確実にターンオンするようになる。また、グランドレベルＧ１，Ｇ２の大小関係がＧ１＞Ｇ２になっていれば、上記の関係が逆転してリンギング抑制回路１Ｎが動作し易く、リンギング抑制回路１Ｐが動作し難くなる。
したがって、リンギング抑制回路１Ｎ，１Ｐを並列に接続することで、通信ノード間にグランドオフセットが存在する場合でも、少なくともリンギング抑制回路１５Ｎ，１５Ｐの何れか一方が確実に動作する。
【００６７】
図７は、送信ノード，受信ノードのグランドレベルにオフセットが存在しない場合についてリンギング抑制回路２４の動作をシミュレーションした結果を示す。図７は、シミュレーションに用いたネットワークモデルを示す。３つのジャンクションコネクタＪ／Ｃ１，Ｊ／Ｃ２，Ｊ／Ｃ３の間は５ｍの伝送線路で接続されており、ジャンクションコネクタＪ／Ｃ１，Ｊ／Ｃ３には、それぞれ６つの通信ノードが何れも２ｍの伝送線路を介して接続されている。そして、ジャンクションコネクタＪ／Ｃ２には、送信ノード，受信ノードがそれぞれ４ｍの伝送線路を介して接続されており、受信ノード側の伝送線路にリンギング抑制回路２４を接続している。
【００６８】
図７には、シミュレーション結果であり、リンギング抑制回路２４を接続した場合（実線；歪抑制あり）と接続しない場合（破線；歪抑制なし）との双方を示している。図７（ａ）は差動信号がドミナントからレセッシブに変化する場合の電圧波形であり、図７（ｂ）はその際の信号線ＣＡＮ−Ｈ，ＣＡＮ−Ｌそれぞれの電圧波形である。図７（ａ）に示すように、「歪抑制あり」の方が、レセッシブに移行した後の電圧波形の振動がより早く収束していることが分かる。
【００６９】
以上のように第４実施例によれば、信号線３Ｐ，３Ｎ間に、各スイッチング素子がＮチャネルＭＯＳＦＥＴ４Ｎ〜７Ｎで構成されるリンギング抑制回路１Ｎと、各スイッチング素子がＰチャネルＭＯＳＦＥＴ４Ｐ〜７Ｐで構成されるリンギング抑制回路１Ｐとを並列に接続したので、通信ノード間のグランド電位に差がある状態でもリンギング抑制回路１Ｎ，１Ｐの何れか一方が確実に動作するようになり、リンギングの抑制を確実に行うことができる（尚、この作用に関するシミュレーションについては第５実施例で示す）。
【００７０】
（第５実施例）
図８ないし図１１は第５実施例である。第５実施例のリンギング抑制回路２５は、第２実施例のリンギング抑制回路１５をリンギング抑制回路１５Ｎ（第１抑制回路）として、リンギング抑制回路１５と同様の作用を成す構成をＰチャネルＭＯＳＦＥＴを用いて対称に構成したリンギング抑制回路１５Ｐ（第２抑制回路）と共に、伝送線路３に並列に接続したものである。そして、図９はグランドオフセットが無い場合、図１０はグランドオフセットが−７．５Ｖの場合、図１１はグランドオフセットが＋９．５Ｖの場合の図８相当図である。したがって、図１０（ｂ）ではレセッシブ状態での中間電位が−５Ｖに、図１１（ｂ）では同中間電位が１２Ｖになっている。そして、図９（ａ）〜図１１（ａ）に示すように、グランドオフセットの有無にかかわらず、リンギング抑制回路２５を接続した方がリンギング波形の変動が抑制されていることが判る。
【００７１】
（第６実施例）
図１２ないし図１５は第６実施例である。第６実施例のリンギング抑制回路２６は、第３実施例のリンギング抑制回路１８をリンギング抑制回路１８Ｎ（第１抑制回路）として、リンギング抑制回路１８と同様の作用を成す構成をＰチャネルＭＯＳＦＥＴを用いて対称に構成したリンギング抑制回路１８Ｐ（第２抑制回路）と共に、伝送線路３に並列に接続したものである。但し、ダイオード２１は接続されておらず、抵抗素子１０の両端にダイオード２７が接続されている。ダイオード２７Ｎのアノードは高電位側信号線３Ｐに接続され、ダイオード２７ＰのアノードはＰチャネルＭＯＳＦＥＴ４Ｐのゲートに接続されている。
【００７２】
そして、図１３はグランドオフセットが無い場合、図１４はグランドオフセットが−７．５Ｖの場合、図１５はグランドオフセットが＋９．５Ｖの場合の図８相当図である。したがって、図１４（ｂ）ではレセッシブ状態での中間電位が−５Ｖに、図１５（ｂ）では同中間電位が１２Ｖになっている。そして、図１３（ａ）〜図１５（ａ）に示すように、グランドオフ線との有無にかかわらず、リンギング抑制回路２６を接続した方がリンギング波形の変動が抑制されていることが判る。
【００７３】
（第７実施例）
図１６及び図１７は第７実施例である。第７実施例のリンギング抑制回路２８は、第６実施例のリンギング抑制回路１８Ｎ，１８Ｐについて、抵抗素子１９に対し、第３実施例と同様にダイオード２１を並列に接続している。また、抵抗素子８に対し、ダイオード２９及び抵抗素子３０の直列回路を並列に接続している。抵抗素子８Ｎについては、ダイオード２９Ｎのアノードが電源Ｖcc側となる方向で、抵抗素子８Ｐについては、ダイオード２９Ｐのカソードがグランド側となる方向で接続されている。以上がリンギング抑制回路１８Ｎ’，１８Ｐ’を構成している。尚、抵抗素子３０Ｎの抵抗値は、プルアップ用の抵抗素子８Ｎの抵抗値よりも小さく設定されており、抵抗素子３０Ｐの抵抗値は、プルダウン用の抵抗素子８Ｐの抵抗値よりも小さく設定されている。
【００７４】
次に、第７実施例の作用について図１７を参照して説明する。図１７は、リンギング抑制回路１８Ｐについて回路動作をシミュレーションした結果である。尚、縦軸の電圧０Ｖは通信電圧（差動電圧）についての０Ｖであり、ＰチャネルＭＯＳＦＥＴ７Ｐのゲート電圧については図示の都合上、基準電圧をずらして示している。ダイオード２９及び抵抗素子３０の直列回路を設ける前（対策なし）の波形を破線で、設けた後（対策あり）の波形を実線で示している。
【００７５】
プルダウン抵抗である素子８Ｐにダイオード２９Ｐ及び抵抗素子３０Ｐの直列回路を並列に接続したことで、ＰチャネルＭＯＳＦＥＴ７Ｐのゲート電圧Ｖgsがハイレベルからローレベルに遷移しようとする際に、ゲートからグランドに放電電流を流す経路の抵抗値がより低くなる。これにより、ゲート電圧Ｖgsの立ち下がりが直列回路を接続しない場合よりも急峻になっており、ＰチャネルＭＯＳＦＥＴ７Ｐ（最終段のＰＭＯＳ）がより早くターンオンするようになる。
【００７６】
また、ＮチャネルＭＯＳＦＥＴ７Ｎについても、プルアップ抵抗である素子８Ｎにダイオード２９Ｎ及び抵抗素子３０Ｎの直列回路を並列に接続したことで、ＮチャネルＭＯＳＦＥＴ７Ｎのゲート電圧Ｖgsがローレベルからハイレベルに遷移しようとする際に、電源Ｖccよりゲートに充電電流を流す経路の抵抗値がより低くなる。これにより、ゲート電圧Ｖgsの立ち上がりが直列回路を接続しない場合よりも急峻になるので、ＮチャネルＭＯＳＦＥＴ７Ｎがより早くターンオンするようになる。
以上のように構成される第７実施例によれば、ＮチャネルＭＯＳＦＥＴ７Ｎ，７Ｐをより早くターンオンさせることが可能となり、リンギングを一層抑制することができる。
【００７７】
（第８実施例）
図１８ないし図２０は第８実施例である。伝送線路３に接続される各通信ノード３１は、図２０に示すように、送信回路及び受信回路２からなるトランシーバＩＣ３２と、通信制御を行うコントローラＩＣ３３（遮断用素子制御手段，制御部）とで構成されている。コントローラＩＣ３３は、マイクロコンピュータを中心に構成されており、例えば通信を行う必要が無いアイドル状態ではスタンバイモードに移行して消費電力を低減する機能を有しているものがある。そこで、第８実施例では、コントローラＩＣ３３がスタンバイモードに移行する際に、トランシーバＩＣ３２にハイアクティブのスタンバイ信号を出力する。
【００７８】
また、第８実施例では、図１８に示すように、図５に示す第３実施例の構成について、ＮチャネルＭＯＳＦＥＴ６のドレインとＮチャネルＭＯＳＦＥＴ５のドレインとの間にＰチャネルＭＯＳＦＥＴ３４（遮断用素子）を接続し、ＰチャネルＭＯＳＦＥＴ３４のゲート（制御端子）に上記スタンバイ信号を与える。以上がリンギング抑制回路３５を構成している。
【００７９】
次に、第８実施例の作用について説明する。コントローラＩＣ３３が通常の動作モードで通信を行う場合、スタンバイ信号はインアクティブ（ロー）となっているので、ＰチャネルＭＯＳＦＥＴ３４はオンしている。したがって、リンギング抑制回路３５は第３実施例と同様に動作する。一方、コントローラＩＣ３３がスタンバイモードに移行すると、スタンバイ信号をアクティブ（電源電圧Ｖccレベル）に変化させるため、ＰチャネルＭＯＳＦＥＴ３４はオフする。
【００８０】
すなわち、伝送線路３において差動信号が伝送されず差動電圧が０Ｖ（ローレベル）であっても、ＮチャネルＭＯＳＦＥＴ５は、ゲートがプルアップされているのでオン状態を維持している。したがって、電源から抵抗素子８及びＮチャネルＭＯＳＦＥＴ５を介して信号線３Ｎに電流が流れている。そこで、ＰチャネルＭＯＳＦＥＴ３４をオフすれば、上記の状態で流れている電流を遮断して消費電力を抑制できる。
【００８１】
尚、図１９は、ＰチャネルＭＯＳＦＥＴ３４を追加しない状態（対策なし）と追加した状態（対策あり）とについて、差動信号の立ち下がり波形をシミュレーションしたものである。ＰチャネルＭＯＳＦＥＴ３４を追加することで、ＮチャネルＭＯＳＦＥＴ７のゲートに接続される経路の抵抗値がＰチャネルＭＯＳＦＥＴ３４のオン抵抗分だけ増加することになる。しかし、両者の差はほとんどなく、リンギング抑制効果に影響を及ぼすことはない。
【００８２】
以上のように第８実施例によれば、コントローラＩＣ３３は、ＮチャネルＭＯＳＦＥＴ７のゲートとＮチャネルＭＯＳＦＥＴ５のドレインとの間に接続したＰチャネルＭＯＳＦＥＴ３４のオンオフを制御する。この場合、コントローラＩＣ３３は、通信ノード３１をスタンバイ状態に移行させるためのスタンバイ信号を、ＰチャネルＭＯＳＦＥＴ３４のゲートに与えて、スタンバイ状態に移行する期間にＰチャネルＭＯＳＦＥＴ３４をオフさせる。
すなわち、通信ノード３１がスタンバイ状態に移行している期間は通信が行われる可能性が無いので、スタンバイ信号によりＰチャネルＭＯＳＦＥＴ３４をオフさせることで、電流が電源からＮチャネルＭＯＳＦＥＴ５を介して低電位信号線３Ｎ側に流れる経路を遮断して、不要な電流消費を抑制できる。
【００８３】
（第９実施例）
図２１及び図２２は第９実施例である。第９実施例では第８実施例と同様に、ＮチャネルＭＯＳＦＥＴ６のドレインとＮチャネルＭＯＳＦＥＴ５のドレインとの間にＰチャネルＭＯＳＦＥＴ３４を接続する。ここで、受信回路２は、伝送線路３により差動信号が伝送されたか否かを判定するための構成を内蔵している。例えば、差動増幅回路により伝送線路３の差動電圧を検出し、差動増幅回路の出力信号をコンパレータにより所定の閾値電圧と比較することで、ドミナントレベルの信号を受信したか否かを判断する。
【００８４】
そこで、上記コンパレータの出力信号を受信回路２からコントローラＩＣ３３Ａに入力して、伝送線路３の差動電圧が閾値である例えば１．０Ｖを超えると、コントローラＩＣ３３Ａにハイレベルの信号を入力する。コントローラＩＣ３３Ａは、ＰチャネルＭＯＳＦＥＴ３４のゲートにゲート信号を与えるが、上記入力信号がローレベルであればゲート信号をハイレベルに、前記入力信号がハイレベルであればゲート信号をローレベルにする。図２２は図２相当図であり、伝送線路３において差動信号が伝送されていない状態ではＰチャネルＭＯＳＦＥＴ３４がオフされる（（ａ），（ｅ）参照）。したがって、電源から抵抗素子８及びＮチャネルＭＯＳＦＥＴ５を介して信号線３Ｎに電流が流れることを阻止できる。以上が、リンギング抑制回路３５’を構成している。
【００８５】
以上のように第９実施例によれば、コントローラＩＣ３３Ａは、受信回路３が伝送線路における差動電圧レベルを検出して、差動電圧レベルが所定の閾値を下回るとＰチャネルＭＯＳＦＥＴ３４をオフさせる。これにより、伝送線路３において差動信号がローレベルとなる期間に不要な電流消費を抑制できる。
【００８６】
（第１０実施例）
図２３は第１０実施例である。第１０実施例は、第８実施例の構成を図８に示すリンギング抑制回路１５Ｐに適用したもので、ＰチャネルＭＯＳＦＥＴ５ＰのドレインとＰチャネルＭＯＳＦＥＴ７Ｐのゲートとの間にＮチャネルＭＯＳＦＥＴ３７（遮断用素子）を接続し、リンギング抑制回路３８Ｐを構成している。ＮチャネルＭＯＳＦＥＴ３７のゲートには、第８実施例と同様にコントローラＩＣによりゲート信号が与えられるが、その信号レベルは第８実施例の反転となる。以上のように構成される第１０実施例によれば、ＰチャネルＭＯＳＦＥＴで構成されるリンギング抑制回路３８Ｐにおいても、不要な電力消費を低減できる。
【００８７】
本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変型又は拡張が可能である。
リンギング抑制回路は、伝送線路の何れか１か所以上に接続すれば良いが、各通信ノードの近傍にそれぞれ接続しても良い。
遅延回路については、ＲＣフィルタ回路に限ることなく、例えばディレイライン等を用いても良い。
リンギング抑制回路を、差動信号レベルがローからハイに変化する場合に発生するリンギングを抑制するように構成しても良い。
第７〜第１０実施例の構成を、その他の実施例に適用しても良い。例えば、第９，第１０実施例を組み合わせて実施しても良い。
通信プロトコルはＣＡＮに限ることなく、一対の信号線からなる伝送線路により差動信号を伝送する通信プロトコルであれば適用が可能である。
【符号の説明】
【００８８】
図面中、１はリンギング抑制回路、３は伝送線路、３Ｐは高電位側信号線、３Ｎは低電位側信号線、４Ｎ〜６ＮはＮチャネルＭＯＳＦＥＴ（第３〜第１スイッチング素子）、４Ｐ〜６ＰはＰチャネルＭＯＳＦＥＴ（第３〜第１スイッチング素子）、７ＮはＮチャネルＭＯＳＦＥＴ（線間スイッチング素子）、７ＰはＰチャネルＭＯＳＦＥＴ（線間スイッチング素子）、８〜１０は抵抗素子、１１はコンデンサ、１２はＲＣフィルタ回路、１３は遅延回路、１４は制御回路（制御手段）、１５はリンギング抑制回路、１６は遅延回路、１７は制御回路（制御手段）、１８はリンギング抑制回路、１９は抵抗素子、２０はコンデンサ、２１はダイオード、２２は遅延回路、２３は制御回路（制御手段）、２４〜２６，２８はリンギング抑制回路、２９はダイオード、３０は抵抗素子、３１は通信ノード、
３３，３３ＡはコントローラＩＣ（遮断用素子制御手段，制御部）、３４はＰチャネルＭＯＳＦＥＴ（遮断用素子）、３５，３５’はリンギング抑制回路、３７はＮチャネルＭＯＳＦＥＴ（遮断用素子）、３８Ｐはリンギング抑制回路を示す。
【図１】
0005498527.tif 000002
【図２】
0005498527.tif 000003
【図３】
0005498527.tif 000004
【図４】
0005498527.tif 000005
【図５】
0005498527.tif 000006
【図６】
0005498527.tif 000007
【図７】
0005498527.tif 000008
【図８】
0005498527.tif 000009
【図９】
0005498527.tif 000010
【図１０】
0005498527.tif 000011
【図１１】
0005498527.tif 000012
【図１２】
0005498527.tif 000013
【図１３】
0005498527.tif 000014
【図１４】
0005498527.tif 000015
【図１５】
0005498527.tif 000016
【図１６】
0005498527.tif 000017
【図１７】
0005498527.tif 000018
【図１８】
0005498527.tif 000019
【図１９】
0005498527.tif 000020
【図２０】
0005498527.tif 000021
【図２１】
0005498527.tif 000022
【図２２】
0005498527.tif 000023
【図２３】
0005498527.tif 000024