(57)【特許請求の範囲】
【請求項１】
デジタル領域とアナログ領域とが混載された半導体装置であって、
基板と、
前記基板上に形成された層間絶縁膜と、
前記層間絶縁膜中に埋設された第１の導電膜により構成され、平面視で前記デジタル領域および前記アナログ領域の外周を取り囲むシールリングと、
前記層間絶縁膜中に埋設された第２の導電膜により構成され、前記シールリングで囲まれた領域内で、前記デジタル領域と前記アナログ領域との間に設けられ、前記アナログ領域を前記デジタル領域から隔離するとともに、前記シールリングに電気的に接続されたガードリングと、
前記ガードリング近傍で当該ガードリングと電気的に接続された第１の電極パッドと、
を含み、
前記ガードリングの前記第２の導電膜は、前記基板の導電型と同じ導電型の不純物拡散層と、前記基板の導電型と同じ導電型の第１のウェルと、を介して、前記基板に接続され、
前記シールリングの前記第１の導電膜は、前記基板の導電型と同じ導電型の不純物拡散層と、前記基板の導電型と反対導電型の第２のウェルと、を介して、前記基板に接続された半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の電極パッドは、接地端子に接続された半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第１の電極パッドは、外部の接地端子に接続された半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記第１の電極パッドは、平面視で前記アナログ領域内の前記ガードリング近傍に配置された半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記第１の電極パッドは、前記層間絶縁膜中に埋設された導電膜を介して前記第１の導電膜または前記第２の導電膜と接続された半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記第１の電極パッドは、前記層間絶縁膜中に埋設された導電膜を介して前記第１の導電膜と接続され、前記第１の電極パッドは、前記シールリングを介して前記ガードリングに接続された半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
複数の前記第１の電極パッドを含み、
前記複数の第１の電極パッドの一部は、前記層間絶縁膜中に埋設された導電膜を介して前記第１の導電膜と接続され、
前記複数の第１の電極パッドの他の一部は、前記層間絶縁膜中に埋設された導電膜を介して前記第２の導電膜と接続された半導体装置。
【請求項８】
デジタル領域とアナログ領域とが混載された半導体装置であって、
基板と、
前記基板上に形成された層間絶縁膜と、
前記層間絶縁膜中に埋設された第１の導電膜により構成され、平面視で前記デジタル領域および前記アナログ領域の外周を取り囲むシールリングと、
前記層間絶縁膜中に埋設された第２の導電膜により構成され、前記シールリングで囲まれた領域内で、前記デジタル領域と前記アナログ領域との間に設けられ、前記アナログ領域を前記デジタル領域から隔離するとともに、前記シールリングに電気的に接続されたガードリングと、
前記ガードリング近傍で当該ガードリングと電気的に接続された第１の電極パッドと、
を含み、
前記ガードリングの前記第２の導電膜は、前記基板の導電型と反対導電型の不純物拡散層を介すことなく、前記基板に接続され、
前記シールリングの前記第１の導電膜は、前記基板の導電型と同じ導電型の不純物拡散層と、前記基板の導電型と反対の導電型のウェルと、を介して、前記基板に接続されている半導体装置。
【請求項９】
請求項１に記載の半導体装置において、
前記基板が接地されている半導体装置。
【請求項１０】
デジタル領域とアナログ領域とが混載された半導体装置であって、
基板と、
前記基板上に形成された層間絶縁膜と、
前記層間絶縁膜中に埋設された第１の導電膜により構成され、平面視で前記デジタル領域および前記アナログ領域の外周を取り囲むシールリングと、
前記層間絶縁膜中に埋設された第２の導電膜により構成され、前記シールリングで囲まれた領域内で、前記デジタル領域と前記アナログ領域との間に設けられ、前記アナログ領域を前記デジタル領域から隔離するとともに、前記シールリングに電気的に接続されたガードリングと、
前記ガードリング近傍で当該ガードリングと電気的に接続された第１の電極パッドと、
を含み、
前記アナログ領域には、ノイズの影響を受けやすい被保護回路が形成されており、
前記第１の電極パッドは、所定の周波数において、前記デジタル領域から前記被保護回路へのノイズの伝搬経路と前記ガードリングとが交差する交差点から当該第１の電極パッドまでの導電経路に基づき算出されるインピーダンスＺ２が、前記交差点から前記被保護回路までの前記伝搬経路に基づき算出されるインピーダンスＺ１の１／２となるように、前記ガードリングに接続された半導体装置。
【請求項１１】
請求項３に記載の半導体装置において、
前記第１の電極パッドは、ボンディングワイヤを介して前記接地端子に接続された半導体装置。
【請求項１２】
請求項９に記載の半導体装置において、
前記第１の電極パッドは、平面視で、ボンディングワイヤと接続される箇所と重ならない箇所において、前記層間絶縁膜中に形成されたビアと接続され、当該ビアを介して前記第１の導電膜または前記第２の導電膜と接続された半導体装置。
【請求項１３】
請求項３に記載の半導体装置において、
前記接地端子は、配線基板に設けられた端子、当該半導体装置が搭載されるダイパッド、またはリードである半導体装置。
【請求項１４】
請求項３に記載の半導体装置において、
前記接地端子は、当該半導体装置が搭載されるダイパッドであって、前記基板は、当該ダイパッドを介して接地されている半導体装置。
【請求項１５】
請求項１に記載の半導体装置において、
前記アナログ領域には、ノイズの影響を受けやすい被保護回路が形成されており、
前記被保護回路近傍で前記シールリングまたは前記ガードリングと電気的に接続された電極パッドをさらに含み、当該電極パッドは、接地端子に接続されて接地電位とされた半導体装置。
【請求項１６】
請求項１に記載の半導体装置において、
前記アナログ領域には、ノイズの影響を受けやすい被保護回路が形成されており、
前記被保護回路近傍で前記シールリングまたは前記ガードリングと電気的に接続された電極パッドをさらに含み、当該電極パッドは、外部の接地端子に接続されて接地電位とされた半導体装置。
【請求項１７】
デジタル領域とアナログ領域とが混載された半導体装置であって、
基板と、
前記基板上に形成された層間絶縁膜と、
前記層間絶縁膜中に埋設された第１の導電膜により構成され、平面視で前記デジタル領域および前記アナログ領域の外周を取り囲むシールリングと、
前記層間絶縁膜中に埋設された第２の導電膜により構成され、前記シールリングで囲まれた領域内で、前記デジタル領域と前記アナログ領域との間に設けられ、前記アナログ領域を前記デジタル領域から隔離するとともに、前記シールリングに電気的に接続されたガードリングと、
を含み、
前記ガードリングの前記第２の導電膜は、第１導電型の第１の不純物拡散層と、第１導電型のウェルと、を介して、前記基板に接続され、
前記シールリングの前記第１の導電膜は、第１導電型の第２の不純物拡散層と、第２導電型のウェルと、を介して、前記基板に接続され、
前記基板は、第１導電型である半導体装置。
【請求項１８】
請求項１７に記載の半導体装置において、
前記ガードリング近傍で当該ガードリングと電気的に接続された第１の電極パッドをさらに含み、
前記アナログ領域には、ノイズの影響を受けやすい被保護回路が形成されており、
前記第１の電極パッドは、所定の周波数において、前記デジタル領域から前記被保護回路へのノイズの伝搬経路と前記ガードリングとが交差する交差点から当該第１の電極パッドまでの導電経路に基づき算出されるインピーダンスＺ２が、前記交差点から前記被保護回路までの前記伝搬経路に基づき算出されるインピーダンスＺ１の１／２となるように、前記ガードリングに接続された半導体装置。
【請求項１９】
請求項１に記載の半導体装置において、
前記アナログ領域には、ノイズの影響を受けやすい被保護回路が形成されており、
前記第１の電極パッドは、前記第１の電極パッドと前記ガードリングとの間において決定されるインピーダンスに従って、前記ガードリングに接続された半導体装置。
【請求項２０】
請求項１に記載の半導体装置において、
前記シールリングに電気的に接続された複数の電極パッドをさらに備え、
前記アナログ領域に配置された前記電極パッドの数は、前記デジタル領域に配置された前記電極パッドの数よりも多い半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル領域およびアナログ領域が混載された半導体装置に関する。
【背景技術】
【０００２】
半導体装置には、回路が形成される素子形成領域を外界の水分等の影響から保護するために、素子形成領域の外周に、シールリングと呼ばれる保護構造が設けられる。シールリングは、基板上の多層配線構造の全層にわたって形成される。また、シールリングは、素子形成領域に形成される配線やビア等と同様のたとえば銅を主成分とする導電膜によって形成される。
【０００３】
特許文献１（特開２００８−１７７２４６号公報）には、コンタクトと、基板表面の拡散層とを介してガードリング（シールリング）を接地電位に接続した構成が記載されている。当該文献には、複数のガードリングで形成される寄生バイポーラ素子の動作を抑制するために、コンタクトを適切に配置する技術が記載されている。
【０００４】
特許文献２（特開２００８−０７１９３１号公報）には、素子形成領域及び該素子形成領域を囲んで形成された周辺領域を有する半導体チップと、半導体チップの周辺領域上に複数個同心円状に形成され、金属層を複数積み上げてなる金属リングと、素子領域上に形成された多層に形成された配線とを具備し、多層に形成された配線のうち、複数の金属リングの最内周の金属リング（シールリング）に近接した配線領域には上下に電気的に接続された積層配線層を有し、該積層配線層と最内周の金属リングとは、対向する一対の電極として所定の電位差を有するキャパシタを構成している半導体装置が記載されている。ここで、積層配線層は、電源電位に接続され、最内周の金属リングは、接地電位に接続されている。これにより、大容量のキャパシタが必要な半導体装置のチップサイズを小さくすることができるとされている。
【０００５】
特許文献３（特表２００７−５３１２８１号公報）には、分離ガードリングがチップ金属を介して接地リード線に接続されること（段落００３３）、および分離ガードリングがチップ金属を介してオフチップ接地へ結合されるボンドパッドに接続されることが記載されている（段落００３４）。
【０００６】
特許文献４（特開２００４−３２７９４１号公報）には、Ｐ型基板の表面に、内部回路を囲むようにリング状のｐ＋拡散領域を形成し、Ｐ型基板上のｐ＋拡散領域の直上域を含む領域にシャント配線を形成した構成が記載されている。ここで、シャント配線は、複数のコンタクトによりｐ＋拡散領域に接続されている。シャント配線には、内部回路を囲む環状のリング部と、このリング部から引き出されたメアンダ型インダクタとが設けられている。メアンダ型インダクタの一端は接地電位配線ＧＮＤに接続されており、Ｐ型基板及びｐ＋拡散領域とシャント配線との間の寄生容量と、シャント配線のインダクタンスとにより、共振回路が形成される。これにより、基板ノイズにおける所望の周波数成分を選択的に除去できるとされている。
【０００７】
特許文献５（特開平０１−１０３８５９号公報）には、ガードリング（シールリング）に接地電位が与えられることが記載されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−１７７２４６号公報
【特許文献２】特開２００８−０７１９３１号公報
【特許文献３】特表２００７−５３１２８１号公報
【特許文献４】特開２００４−３２７９４１号公報
【特許文献５】特開平０１−１０３８５９号公報
【特許文献６】特開２００６−１４７６６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、基板上の素子形成領域に、デジタル回路が形成されたデジタル領域とアナログ回路が形成されたアナログ領域とが混載された半導体装置においては、デジタル領域で発生するノイズがシールリングを介してアナログ領域に伝搬し、アナログ領域に設けられた素子の誤作動を引き起こすことがある（特許文献６（特開２００６−１４７６６８号公報））。また、基板を介してノイズが伝搬することもある。
【００１０】
上述したように、従来、シールリングを接地する技術は知られているが、従来の方法では、このようなデジタル領域とアナログ領域とが混載された半導体装置において、ノイズの伝搬の低減化が不充分だった。本発明者の検討によれば、単にデジタル領域とアナログ領域とを含む素子形成領域を取り囲むシールリングを接地しただけでは、とくにデジタル領域で高周波の信号が用いられる場合に、デジタル領域で発生したノイズのアナログ領域への伝搬を充分に行うことができないことが明らかになった。これは、とくに、高周波の信号を用いた場合、基板を介して伝搬するノイズの影響が大きくなるためと考えられる。
【課題を解決するための手段】
【００１１】
本発明によれば、
デジタル領域とアナログ領域とが混載された半導体装置であって、
基板と、
前記基板上に形成された層間絶縁膜と、
前記層間絶縁膜中に埋設された第１の導電膜により構成され、平面視で前記デジタル領域および前記アナログ領域の外周を取り囲む環状のシールリングと、
前記層間絶縁膜中に埋設された第２の導電膜により構成され、前記シールリングで囲まれた領域内で、前記デジタル領域と前記アナログ領域との間に設けられ、前記アナログ領域を前記デジタル領域から隔離するとともに、前記シールリングに電気的に接続されたガードリングと、
前記ガードリング近傍で当該ガードリングと電気的に接続された第１の電極パッドと、
を含み、
前記第１の電極パッドは、外部の接地端子に接続されて接地電位とされた半導体装置が提供される。
【００１２】
この構成によれば、デジタル領域とアナログ領域との間に、アナログ領域をデジタル領域から隔離するガードリングが設けられ、当該ガードリングが接地電位とされているので、デジタル領域からアナログ領域に伝搬するノイズをグランドに逃がすことができる。また、接地電位とされる第１の電極パッドが、ガードリング近傍で当該ガードリングと電気的に接続されているので、高周波の信号を用いた場合でも、デジタル領域からのノイズを低インピーダンスでガードリングを介してグランドに逃がすことができる。これにより、デジタル領域で発生したノイズによるアナログ領域中のノイズの影響を受けやすい回路への影響を低減して、当該回路の特性の劣化を防ぐことができる。また、シールリングも、ガードリングと電気的に接続されているため、接地電位とすることができ、シールリングを介して伝搬するノイズの影響も低減することができる。
【００１３】
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１４】
本発明によれば、デジタル領域とアナログ領域とが混載された半導体装置におけるデジタル領域からアナログ領域へのノイズ伝搬を効果的に抑制することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態における半導体装置の構成の一例を示す平面図である。
【図２】本発明の実施の形態における半導体装置の構成の一例を示す断面図である。
【図３】本発明の実施の形態における半導体装置の構成の他の例を示す断面図である。
【図４】本発明の実施の形態における半導体装置の基板上のウェルの形成状態を示す平面図である。
【図５】本発明の実施の形態における半導体装置の構成を模式的に示す回路図である。
【図６】本発明の実施の形態における半導体装置の構成の他の例を示す平面図である。
【図７】本発明の実施の形態における半導体装置の構成の他の例を示す平面図である。
【図８】本発明の実施の形態における半導体装置の構成の一例を示す断面図である。
【図９】本発明の実施の形態における半導体装置の構成の他の例を示す平面図である。
【図１０】本発明の実施の形態における半導体装置の構成の他の例を示す平面図である。
【図１１】本発明の実施の形態における半導体装置の構成の他の例を示す平面図である。
【図１２】本発明の実施の形態における半導体装置の効果を説明するための図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１７】
図１は、本実施の形態における半導体装置の構成を示す平面図である。図２は、図１のＩ−Ｉ’断面およびＩＩ−ＩＩ’断面を示す断面図である。
半導体装置１００は、デジタル領域１２０とアナログ領域１３０とが混載された構成とすることができる。ここで、デジタル領域１２０とは、ロジック回路が形成された領域とすることができる。本実施の形態において、デジタル領域１２０では、たとえば１０８Ｈｚ以上程度の高周波の信号が用いられる構成とすることができる。アナログ領域１３０とは、アナログ回路が形成された領域とすることができる。アナログ領域１３０には、たとえばＬＮＡ（Low Noise Amplifier）等のノイズの影響を受けやすい被保護回路１３２が形成されている。
【００１８】
半導体装置１００は、基板１０２と、基板１０２上に形成されたｐウェル１０４およびｎウェル１０６と、ｐウェル１０４およびｎウェル１０６上にそれぞれ形成された拡散層１１０および拡散層１１２と、ウェルや拡散層を分離する素子分離絶縁膜１０８と、その上に形成された層間絶縁膜１１４とを含む。基板１０２は、シリコン基板等の半導体基板とすることができる。
【００１９】
また、半導体装置１００は、層間絶縁膜１１４に埋設された第１の導電膜１４２により構成されたシールリング１４０と、層間絶縁膜１１４中に埋設された第２の導電膜１５２により構成されたガードリング１５０とを含む。シールリング１４０は、平面視でデジタル領域１２０およびアナログ領域１３０の外周を取り囲む環状に形成される。つまり、シールリング１４０は、基板１０２の周縁に沿って設けられている。シールリング１４０は、たとえば、半導体装置１００のダイシングラインに沿って設けられた構成とすることができるが、必ずしもダイシングラインに沿って設けられていなくてもよく、少なくともデジタル領域１２０とアナログ領域１３０とを囲む構成となっていればよい。本実施の形態において、シールリング１４０は、半導体装置１００内のデジタル領域１２０およびアナログ領域１３０を含む素子形成領域内に外界の水分等が浸入するのを防ぐ機能を有する。第１の導電膜１４２および第２の導電膜１５２は、銅（Ｃｕ）等の金属により形成され、シングルダマシン法やデュアルダマシン法等により形成された配線やビアとすることができる。
【００２０】
本実施の形態において、ガードリング１５０は、デジタル領域１２０で発生したノイズがアナログ領域１３０に伝搬するのを防ぐ機能を有する。ガードリング１５０は、平面視で、シールリング１４０で囲まれた領域内で、デジタル領域１２０とアナログ領域１３０との間に設けられ、アナログ領域１３０をデジタル領域１２０から隔離するとともに、シールリング１４０に電気的に接続される。シールリング１４０とガードリング１５０とは、第１の導電膜１４２や第２の導電膜１５２によって電気的に接続されている。
【００２１】
図２に示すように、シールリング１４０およびガードリング１５０は、それぞれ、基板１０２と接続された構成とすることができる。シールリング１４０は、基板１０２上に設けられた多層配線構造の全層にわたって設けられた構成とすることができる。ここでは、層間絶縁膜１１４を単体で示しているが、層間絶縁膜１１４は、複数の絶縁膜の積層構造とすることができる。シールリング１４０を多層配線構造の全層にわたって設けることにより、デジタル領域１２０およびアナログ領域１３０（図１参照）に外部から水分等が浸入するのを防ぐことができる。また、ここでは、シールリング１４０を一重のリング状の第１の導電膜１４２で構成した例を示しているが、シールリング１４０は、多重のリング状の第１の導電膜１４２により構成することもできる。
【００２２】
ガードリング１５０は、基板１０２上に設けられた多層配線構造の一部の層にのみ設けられた構成とすることができる。また、ガードリング１５０は、図３に示すように、シールリング１４０と同様、基板１０２上に設けられた多層配線構造の全層にわたって設けられた構成とすることもできる。
【００２３】
本実施の形態において、基板１０２は、ｐウェル１０４と同じ導電型で、ｐ型不純物を含む構成とすることができる。また、シールリング１４０の下には、基板１０２と反対導電型のｎウェル１０６が形成されている。拡散層１１０および拡散層１１２は、基板１０２と同じ導電型のｐ＋拡散層とすることができる。また、拡散層１１０および拡散層１１２表面には、それぞれシリサイド層１１１およびシリサイド層１１３が形成された構成とすることができる。
【００２４】
図４は、図２のＡ−Ａ’断面を示す、基板１０２上のウェルの形成状態を示す平面図である。以下、図２から図４を参照して説明する。
ｎウェル１０６の上には、基板と同じ導電型の拡散層１１０が形成されている。シールリング１４０は、拡散層１１０およびｎウェル１０６を介して、基板１０２と接続される。このような構成により、シールリング１４０を構成する第１の導電膜１４２と基板１０２との間には、拡散層１１０とｎウェル１０６、およびｎウェル１０６と基板１０２との間にｐｎ接合部が設けられることになる。このようなｐｎ接合部を設けることにより、ｐｎ接合部の空乏層の広がりにより、シールリング１４０と基板１０２との間のインピーダンスが高くなる。そのため、デジタル領域１２０から基板１０２へのノイズの伝搬を抑制することができる。これにより、シールリング１４０および基板１０２を介したデジタル領域１２０からアナログ領域１３０へのノイズの伝搬を抑制することができる。
【００２５】
一方、ガードリング１５０の下には、ｎウェル１０６は形成されず、ガードリング１５０を構成する第２の導電膜１５２は、基板１０２と反対導電型の拡散層を介することなく、基板１０２に接続される。第２の導電膜１５２は、基板１０２と同じ導電型の拡散層１１２と基板１０２と同じ導電型のｐウェル１０４を介して基板１０２に接続される。本実施の形態において、基板１０２は、接地した構成とすることができる。このような構成とすると、ガードリング１５０から基板１０２にノイズを逃がすこともでき、デジタル領域１２０からアナログ領域１３０へのノイズの伝搬を防ぐことができる。本実施の形態において、シールリング１４０下にだけ選択的にｎウェル１０６を形成することにより、デジタル領域１２０において、シールリング１４０から基板１０２にノイズが伝わらないようにすることができるとともに、ガードリング１５０からは、ノイズを接地電位に逃がすことができ、デジタル領域１２０からアナログ領域１３０へのノイズの伝搬を効果的に抑制することができる。
【００２６】
さらに、図１に示すように、半導体装置１００のアナログ領域１３０内において、層間絶縁膜１１４（図２参照）上の表面には、複数の電極パッド１６０が設けられている。各電極パッド１６０は、それぞれ、ボンディングワイヤ１７０を介してアウターリード１８０に接続される。
【００２７】
本実施の形態において、複数の電極パッド１６０のうち、ガードリング１５０近傍に配置された電極パッド１６０ａ（第１の電極パッド）は、ガードリング１５０の近傍で、接続部材１６２ａを介してシールリング１４０を構成する第１の導電膜１４２に接続されている。また、電極パッド１６０ａは、ボンディングワイヤ１７０ａを介して半導体装置１００外部の接地端子であるアウターリード１８０ａに接続されている。アウターリード１８０ａは、接地電位とされている。
【００２８】
本実施の形態において、ガードリング１５０に近接した位置に、電極パッド１６０ａを配置し、電極パッド１６０ａをシールリング１４０を介してガードリング１５０と電気的に接続する。このような構成で、電極パッド１６０ａを接地電位とすることにより、ガードリング１５０と電極パッド１６０ａとの間を低インピーダンスとすることができる。本実施の形態において、ガードリング１５０は、シールリング１４０と電気的に接続されているので、電極パッド１６０ａは、シールリング１４０を介してガードリング１５０と電気的に接続されていることになる。これにより、シールリング１４０からノイズをグランド（接地電位）に逃がすことができるとともに、ガードリング１５０からもノイズをグランドに効率よく逃がすことができる。
【００２９】
また、被保護回路１３２は、デジタル領域１２０から遠い位置に設けることができる。図５は、半導体装置１００の構成を模式的に示す回路図である。図５に示すように、ノイズ源であるデジタル領域１２０から接地電位とされた電極パッド１６０ａまでのインピーダンスＺ２が、デジタル領域１２０と被保護回路１３２との間のインピーダンスＺ１よりも充分小さければ、デジタル領域１２０からの信号（ノイズ源電力）が電極パッド１６０ａに伝搬する。一方、インピーダンスＺ２が大きくなると、被保護回路１３２に伝搬する信号が多くなる。
【００３０】
本実施の形態において、電極パッド１６０ａ等、ガードリング１５０を接地するための電極パッドのうちの少なくとも一つは、所定の周波数において、デジタル領域１２０から被保護回路１３２へのノイズの伝搬経路とガードリング１５０とが交差する交差点から当該電極パッドまでの導電経路に基づき算出されるインピーダンスＺ２が、交差点から被保護回路１３２までの伝搬経路に基づき算出されるインピーダンスＺ１より小さい値（たとえばインピーダンスＺ１の１／２程度）となるようにガードリング１５０に接続される。ここで、交差点から当該電極パッドまでの導電経路、交差点から第２の導電膜１５２や第１の導電膜１４２等を経由して電極パッド１６０ａに至る経路のことである。交差点から当該電極パッドまでの導電経路および交差点から被保護回路１３２までの伝搬経路におけるそれぞれのインピーダンスは、たとえばＡｓｓｕｒａ−ＲＣＸ（登録商標）等のシミュレーションソフトを用いて算出することができる。本実施の形態において、被保護回路１３２の配置および電極パッド１６０ａの配置は、このようなシミュレーション結果を考慮して決定することができる。
【００３１】
さらに、本実施の形態において、電極パッド１６０ａに加えて、被保護回路１３２の近接した位置に、さらに電極パッド１６０（図中電極パッド１６０ｃと示す）を配置し、当該電極パッド１６０を接続部材１６２ｃを介してシールリング１４０と接続し、ボンディングワイヤ１７０ｃを介して接地電位とされたアウターリード１８０ｃと接続した構成とすることができる。さらに、同様に、接地電位とされた電極パッド１６０を複数箇所でそれぞれ接続部材１６２を介してシールリング１４０やガードリング１５０と接続することができる。このようにシールリング１４０やガードリング１５０を複数形路で接地電位に接続することにより、低インピーダンスを保つようにすることができる。
【００３２】
また、図６に示すように、電極パッド１６０ａは、接続部材１６２ａを介してガードリング１５０を構成する第２の導電膜１５２に接続された構成とすることもできる。この場合も、電極パッド１６０ａは、ボンディングワイヤ１７０ａを介して半導体装置１００外部の接地端子であるアウターリード１８０ａに接続されている。さらに、図７に示すように、複数の電極パッド１６０のうち、ガードリング１５０近傍に配置された電極パッド１６０ａおよび電極パッド１６０ｂが、それぞれ、第２の導電膜１５２および第１の導電膜１４２に接続されるようにすることもできる。ここでは図示していないが、電極パッド１６０ａは、その下層に形成された接続部材１６２ａを介してガードリング１５０と電気的に接続されている。この場合、電極パッド１６０ｂは、接続部材１６２ｂを介して第１の導電膜１４２と接続され、またボンディングワイヤ１７０ｂを介して接地されたアウターリード１８０ｂと接続され、接地された構成とすることができる。
【００３３】
また、本実施の形態において、接地端子と接続される電極パッド１６０（電極パッド１６０ａ、電極パッド１６０ｂ、電極パッド１６０ｃ等）は、平面視で、ボンディングワイヤ１７０（ボンディングワイヤ１７０ａ、ボンディングワイヤ１７０ｂ、ボンディングワイヤ１７０ｃ等）と接続される箇所と重ならない箇所において、層間絶縁膜１１４（図２参照）中に形成されたビアと接続され、当該ビアを介して第１の導電膜１４２または第２の導電膜１５２と接続された構成とすることができる。
【００３４】
図８は、図１のＩＩＩ−ＩＩＩ’断面の一部の層を示す断面図である。
ここでは、電極パッド１６０ａおよび第１の導電膜１４２が接続される場合を例として示す。他の電極パッドと導電膜とが接続される場合も同様とすることができる。なお、図１等の平面図において、説明のために接続部材１６２を示しているが、接続部材１６２は、電極パッド１６０と同層に設けられるのではなく、電極パッド１６０が形成された層の下層の電極パッド１６０とは異なる層に形成されことができる。
電極パッド１６０ａは、平面視で、ボンディングワイヤ１７０ａと接続される箇所と重ならない箇所において、層間絶縁膜１１４（ここでは不図示）中に形成されたビア１６４と接続される。電極パッド１６０ａは、ビア１６４を含む接続部材１６２ａを介して第１の導電膜１４２と接続される。このような構成とすることにより、ボンディングワイヤ形成時に電極パッド１６０（電極パッド１６０ａ、電極パッド１６０ｂ、電極パッド１６０ｃ等）のボンディング箇所にダメージが生じても、電極パッド１６０とシールリング１４０やガードリング１５０を低インピーダンスでビアを介して接続することができる。また、電極パッド１６０とシールリング１４０やガードリング１５０をビア１６４を介して接続することにより、ボンディングワイヤ形成時に電極パッド１６０にクラックが生じても、シールリング１４０やガードリング１５０にまで影響を及ぼさないようにすることができる。
【００３５】
次に、本実施の形態における半導体装置１００の他の例を説明する。
電極パッド１６０ａ、電極パッド１６０ｂ、電極パッド１６０ｃ等の電極パッド１６０と接続する接地端子は、半導体装置１００が搭載されるダイパッドとすることもできる。図９は、ダイパッド１８２も示す半導体装置１００の平面図である。ここでは、ダイパッド１８２を接地電位とすることができる。このような構成とした場合、基板１０２の裏面もダイパッド１８２と電気的に接続され、ダイパッド１８２を介して接地された構成とすることができる。このような構成とすると、電極パッド１６０ａの電位と基板１０２の電位とを同じとすることができ、安定的に、ガードリング１５０を接地電位に接続することができる。これにより、ＧＮＤピン数を削減できるとともにボンディング長を短くでき、電極パッド１６０ａを低インピーダンスで接地電位に接続することができる。
【００３６】
また、以上の実施の形態において、電極パッド１６０ａ等の電極パッド１６０をボンディングワイヤを介して接地端子と接続する例を示したが、電極パッド１６０は、ボンディングワイヤではなく、フリップチップ接続等により、接地端子と接続することもできる。図１０には、電極パッド１６０をフリップチップ接続で外部の接地端子と接続する場合を例として示す。このような構成とした場合、ボンディングワイヤ１７０との接続を考慮する必要がないため、任意の箇所に電極パッド１６０を配置しやすくなる。そのため、たとえば、半導体装置１００上の中心部のガードリング１５０上等にも電極パッド１６０ａを配置することができる。図示していないが、電極パッド１６０ａは、その下層に形成された接続部材１６２ａを介してガードリング１５０と電気的に接続されている。これにより、電極パッド１６０とガードリング１５０とのインピーダンスをより低くすることができ、ノイズを低減することができる。
【００３７】
また、図１１に示すように、ガードリング１５０は、アナログ領域１３０を囲む構成とすることもできる。また、ガードリング１５０は、アナログ領域１３０をリング状に囲んだ構成とすることもできる。
【００３８】
次に、本実施の形態における半導体装置１００の効果を説明する。
本実施の形態の半導体装置１００によれば、デジタル領域１２０とアナログ領域１３０との間に、アナログ領域１３０をデジタル領域１２０から隔離するガードリング１５０が設けられ、ガードリング１５０が接地電位とされている。これにより、デジタル領域１２０からアナログ領域１３０に伝搬するノイズをグランドに逃がすことができる。また、接地電位とされる電極パッド１６０ａが、ガードリング１５０近傍でガードリング１５０と電気的に接続されているので、高周波の信号を用いた場合でも、デジタル領域１２０からのノイズを低インピーダンスでガードリング１５０を介してグランドに逃がすことができる。
【００３９】
図１２は、本実施の形態における半導体装置１００の効果を説明するための図である。ここでは、図１に示したような構成の半導体装置１００において、所定の周波数において、ノイズ源とセンサとの間にガードリングを配置し、当該ガードリングと接地電位との間にインダクタを接続した。ガードリングとセンサとの距離は０．１６μｍ、ノイズ源とセンサとの距離は５０μｍとした。このような状態で、インダクタの寄生インダクタンスを変化させた場合の、センサにおけるノイズ源からのノイズの伝搬性をシミュレーションで算出した。図１２において、シミュレーション結果を破線で示す。また、ガードリングを配置しなかった場合のセンサでのノイズの測定結果も示す。ここで、ガードリングを配置していた場合、寄生インダクタンスが低い場合は、ノイズが大幅に低減されている。一方、ガードリングを配置していた場合でも、インダクタの寄生インダクタンスが増加するにつれて、ガードリングが配置されていない場合と同様のノイズがセンサに伝搬することが明らかになった。本実施の形態の半導体装置１００において、電極パッド１６０ａを、ガードリング１５０と電極パッド１６０ａとの間のインピーダンスが低くなるように配置することにより、ガードリング１５０を配置したことの効果を充分に発揮することができる。
【００４０】
以上のように、本実施の形態における半導体装置１００により、デジタル領域１２０で発生したノイズによるアナログ領域１３０中の被保護回路１３２への影響を低減して、被保護回路１３２の特性の劣化を防ぐことができる。また、シールリング１４０も、ガードリング１５０と電気的に接続されているため、接地電位とすることができ、シールリング１４０を介して伝搬するノイズの影響も低減することができる。
【００４１】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００４２】
以上の実施の形態において、図２および図３に示したように、シールリング１４０が形成された領域には、基板１０２と反対導電型のｎウェル１０６を設ける構成とした。他の例において、シールリング１４０の下方にｎウェル１０６を設けず、拡散層１１０を基板１０２と反対導電型の不純物拡散層とすることもできる。このようにしても、シールリング１４０と基板１０２との間にｐｎ接合部が設けられるので、ｐｎ接合部の空乏層の広がりにより、シールリング１４０と基板１０２との間のインピーダンスが高くなる。そのため、デジタル領域１２０から基板１０２へのノイズの伝搬を抑制することができる。これにより、シールリング１４０および基板１０２を介したデジタル領域１２０からアナログ領域１３０へのノイズの伝搬を抑制することができる。
【００４３】
以上の実施の形態では、接地端子として、アウターリードまたはダイパッドを用いる例を示したが、接地端子は、プリント基板等の配線基板に設けられた端子とすることもできる。
【００４４】
さらに、図示していないが、デジタル領域１２０にも電極パッドが設けられ、接地端子と接続されるようにすることもできる。
【００４５】
また、電極パッド１６０ａ等の電極パッド１６０をボンディングワイヤを介して接地端子と接続する構成の場合も、配置が可能であれば、電極パッド１６０をガードリング１５０の上等、半導体装置１００の中心部に配置してもよい。
なお、本発明は、以下の態様を含む。
（付記１）
デジタル領域とアナログ領域とが混載された半導体装置であって、
基板と、
前記基板上に形成された層間絶縁膜と、
前記層間絶縁膜中に埋設された第１の導電膜により構成され、平面視で前記デジタル領域および前記アナログ領域の外周を取り囲む環状のシールリングと、
前記層間絶縁膜中に埋設された第２の導電膜により構成され、前記シールリングで囲まれた領域内で、前記デジタル領域と前記アナログ領域との間に設けられ、前記アナログ領域を前記デジタル領域から隔離するとともに、前記シールリングに電気的に接続されたガードリングと、
前記ガードリング近傍で当該ガードリングと電気的に接続された第１の電極パッドと、
を含み、
前記第１の電極パッドは、外部の接地端子に接続されて接地電位とされた半導体装置。
（付記２）
付記１に記載の半導体装置において、
前記第１の電極パッドは、平面視で前記アナログ領域内の前記ガードリング近傍に配置された半導体装置。
（付記３）
付記１または２に記載の半導体装置において、
前記第１の電極パッドは、前記層間絶縁膜中に埋設された導電膜を介して前記第１の導電膜または前記第２の導電膜と接続された半導体装置。
（付記４）
付記１から３いずれかに記載の半導体装置において、
前記第１の電極パッドは、前記層間絶縁膜中に埋設された導電膜を介して前記第１の導電膜と接続され、前記第１の電極パッドは、前記シールリングを介して前記ガードリングに接続された半導体装置。
（付記５）
付記１から４いずれかに記載の半導体装置において、
複数の前記第１の電極パッドを含み、
前記複数の第１の電極パッドの一部は、前記層間絶縁膜中に埋設された導電膜を介して前記第１の導電膜と接続され、
前記複数の第１の電極パッドの他の一部は、前記層間絶縁膜中に埋設された導電膜を介して前記第２の導電膜と接続された半導体装置。
（付記６）
付記１から５いずれかに記載の半導体装置において、
前記基板には、前記シールリングの下方において、前記基板の導電型と反対導電型の第１の拡散層が形成されており、
前記シールリングの前記第１の導電膜は、前記第１の拡散層を介して前記基板に接続された半導体装置。
（付記７）
付記１から６いずれかに記載の半導体装置において、
前記ガードリングの前記第２の導電膜は、前記基板の導電型と反対導電型の拡散層を介すことなく、前記基板に接続された半導体装置。
（付記８）
付記１から７いずれかに記載の半導体装置において、
前記基板が接地されている半導体装置。
（付記９）
付記１から８いずれかに記載の半導体装置において、
前記アナログ領域には、ノイズの影響を受けやすい被保護回路が形成されており、
前記第１の電極パッドは、所定の周波数において、前記デジタル領域から前記被保護回路へのノイズの伝搬経路と前記ガードリングとが交差する交差点から当該第１の電極パッドまでの導電経路に基づき算出されるインピーダンスＺ２が、前記交差点から前記被保護回路までの前記伝搬経路に基づき算出されるインピーダンスＺ１の１／２となるように、前記ガードリングに接続された半導体装置。
（付記１０）
付記１から９いずれかに記載の半導体装置において、
前記第１の電極パッドは、ボンディングワイヤを介して前記接地端子に接続された半導体装置。
（付記１１）
付記１０に記載の半導体装置において、
前記第１の電極パッドは、平面視で、前記ボンディングワイヤと接続される箇所と重ならない箇所において、前記層間絶縁膜中に形成されたビアと接続され、当該ビアを介して前記第１の導電膜または前記第２の導電膜と接続された半導体装置。
（付記１２）
付記１から１１いずれかに記載の半導体装置において、
前記接地端子は、配線基板に設けられた端子、当該半導体装置が搭載されるダイパッド、またはリードである半導体装置。
（付記１３）
付記１から１２いずれかに記載の半導体装置において、
前記接地端子は、当該半導体装置が搭載されるダイパッドであって、前記基板は、当該ダイパッドを介して接地されている半導体装置。
（付記１４）
付記１から１３いずれかに記載の半導体装置において、
前記アナログ領域には、ノイズの影響を受けやすい被保護回路が形成されており、
前記被保護回路近傍で前記シールリングまたは前記ガードリングと電気的に接続された電極パッドをさらに含み、当該電極パッドは、外部の接地端子に接続されて接地電位とされた半導体装置。
【符号の説明】
【００４６】
１００ 半導体装置
１０２ 基板
１０４ ｐウェル
１０６ ｎウェル
１０８ 素子分離絶縁膜
１１０ 拡散層
１１１ シリサイド層
１１２ 拡散層
１１３ シリサイド層
１１４ 層間絶縁膜
１２０ デジタル領域
１３０ アナログ領域
１３２ 被保護回路
１４０ シールリング
１４２ 第１の導電膜
１５０ ガードリング
１５２ 第２の導電膜
１６０ 電極パッド
１６０ａ 電極パッド
１６０ｂ 電極パッド
１６０ｃ 電極パッド
１６２ 接続部材
１６２ａ 接続部材
１６２ｂ 接続部材
１６２ｃ 接続部材
１６４ ビア
１７０ ボンディングワイヤ
１７０ａ ボンディングワイヤ
１７０ｂ ボンディングワイヤ
１７０ｃ ボンディングワイヤ
１８０ アウターリード
１８０ａ アウターリード
１８０ｂ アウターリード
１８０ｃ アウターリード
１８２ ダイパッド
【図１】
0005638205.tif 000002
【図２】
0005638205.tif 000003
【図３】
0005638205.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
0005638205.tif 000008
【図８】
0005638205.tif 000009
【図９】
0005638205.tif 000010
【図１０】
0005638205.tif 000011
【図１１】
0005638205.tif 000012
【図１２】
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