(57)【特許請求の範囲】
【請求項１】
第１の入力パルスを受信するための第１の入力フィルタと、
前記第１の入力フィルタに並列に接続された第１のジョセフソン接合および第２のジョセフソン接合と、
第２の入力パルスを受信するための第２の入力フィルタと、
前記第２の入力フィルタに並列に接続された第３のジョセフソン接合および第４のジョセフソン接合と、
前記第１の入力および前記第２の入力と通信する第１の出力ノードと、
前記第１の入力パルスを前記第１の出力ノードに到達させるため、かつ前記第１の入力パルスが前記第２のジョセフソン接合に到達するのを防ぐための第１のループ変圧器と、
第３の入力パルスを受信するための第３の入力フィルタと、
前記第３の入力フィルタに並列に接続された第５のジョセフソン接合および第６のジョセフソン接合と、
前記第２の入力および前記第３の入力と通信する第２の出力ノードと、
前記第３の入力パルスを前記第２の出力ノードに到達させるため、かつ前記第３の入力パルスが前記第５のジョセフソン接合に到達するのを防ぐための第２のループ変圧器と
を備え、前記第３の入力パルスは、前記第１の入力パルスの逆である、
二重分岐ゲート。
【請求項２】
前記第１のループ変圧器は、前記第１の入力パルスを前記第３のジョセフソン接合に到達させ、かつ前記第１の入力パルスが前記第２のジョセフソン接合に到達するのを防ぐ、請求項１に記載の二重分岐ゲート。
【請求項３】
前記第１の出力ノードは、前記第１の入力フィルタと前記第２の入力フィルタとの間に置かれる、請求項１に記載の二重分岐ゲート。
【請求項４】
前記第２の出力ノードは、前記第２の入力フィルタと前記第３の入力フィルタとの間に置かれる、請求項１に記載の二重分岐ゲート。
【請求項５】
前記第１の出力ノードは、前記第１の入力と前記第２の入力との組み合わせである出力を提供する、請求項１に記載の二重分岐ゲート。
【請求項６】
前記第１のループ変圧器は、前記第１の入力フィルタのインダクタンスと実質的に同様のループインダクタンスをさらに備えている、請求項１に記載の二重分岐ゲート。
【請求項７】
前記第１のループ変圧器は、前記第２のジョセフソン接合のインダクタンスと実質的に同様のインダクタンスを規定する、請求項１に記載の二重分岐ゲート。
【請求項８】
前記第１のジョセフソン接合と前記第４のジョセフソン接合との間に定インピーダンスを提供することをさらに含み、前記定インピーダンスは、前記第１の入力フィルタのインピーダンスと実質的に同様である、請求項１に記載の二重分岐ゲート。
【請求項９】
二重レール分岐ゲートを実装する方法であって、
第１のフィルタを有する第１の回路を提供することであって、前記第１の回路は、第１および第２のジョセフソン接合を有する、ことと、
第２のフィルタを有する第２の回路を提供することであって、前記第２の回路は、第３および第４のジョセフソン接合を有する、ことと、
前記第２のフィルタで第２の入力パルスを受信することと、
第１の入力パルスが前記第１のフィルタで受信される場合、前記第２の回路で第１のループインダクタンスを形成することによって、前記第２のフィルタから第１の出力に前記第２のパルスを方向付けることと、
前記第１の入力パルスが前記第１のフィルタで受信されない場合、前記第２の回路で第２のループインダクタンスを形成することによって、前記第２のフィルタから第２の出力に前記第２のパルスを方向付けることと
を含む、方法。
【請求項１０】
前記第１の入力パルスおよび前記第２の入力パルスのそれぞれは、独立した単一磁束量子（ＳＦＱ）パルスを規定する、請求項９に記載の方法。
【請求項１１】
前記第１のループインダクタンスは、前記第２のフィルタのインダクタンスと実質的に同様である、請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、出願番号１１／９６５，２９３号（２００７年１２月１３日出願）の一部継続出願であり、該出願は、出願番号１１／６５４，６３２号（２００７年１月１８日出願）の一部継続出願であり、両出願の開示は、それらの全体が本明細書に引用される。
【０００２】
（発明の分野）
本開示は、単一磁束量子論理ゲートを提供するための方法および装置に関する。より具体的には、本開示は、単一磁束量子（ＳＦＱ）パルスを処理するための、混合ゲート、連結ゲート、および二重レール分岐ゲートを提供することに関する。
【背景技術】
【０００３】
デジタル論理の分野において、周知の高度に発展したＣＭＯＳ（相補型金属酸化膜半導体）技術が広く利用されている。ＣＭＯＳは、技術として成熟期を迎え始めているので、速度、電力計算密度、相互接続帯域幅等の観点から、より高い性能効率に繋がり得る代替物に関心が寄せられている。
【０００４】
ＣＭＯＳ技術への代替的なアプローチは、典型的な信号電力は約４ｎＷで、典型的なデータ処理速度は２０Ｇｂ／ｓ以上である、超電導ジョセフソン接合を利用する、超電導体ベースの単一磁束量子回路を含む。そのようなデバイスは、約４°Ｋの動作温度を有する。
【０００５】
ジョセフソン効果に基づく超電導体デバイスが、高性能および低電力向けの半導体技術に基づく従来のデバイスに代わりつつある。超電導体デバイスは、高速、低電力のデジタル論理ファミリとしてよく知られており、超大規模集積回路（ＶＬＳＩ）に拡張可能である。超電導体デバイスを採用し、現在の回路製作技術を使用して製作されるデジタル回線は、１０〜１００ＧＨｚ間のクロック速度で動作する。高度な超電導デバイスの開発は、超電導の原理に基づいて動作する高性能のジョセフソン接合論理ゲートを必要とする。したがって、そのような高度な論理ゲートに対する必要性がある。
【発明の概要】
【課題を解決するための手段】
【０００６】
一実施形態において、本開示は、交流電源によって電力供給される単一磁束量子（ＳＦＱ）信号伝送線に関する。交流電源は、一次巻線および二次巻線を有する変圧器に電力を供給する。一次巻線は、交流信号を受信し、二次巻線は、ＳＦＱ伝送線に信号を伝達する。伝送線は、随意で、到来ＳＦＱパルスを受信するための入力フィルタ回路を含むことができる。フィルタ回路は、並列に接続された抵抗およびインダクタを有することができる。代替的な配置において、フィルタ回路は、インダクタを備えることができる。第１のジョセフソン接合を、フィルタ回路および二次巻線に接続することができる。ジョセフソン接合は、到来ＳＦＱパルスに応答してトリガし、二次巻線からの電力放電に応答してパルス信号を再生する。
【０００７】
別の実施形態において、本開示は、第１のＳＦＱパルスを受信するための第１の入力と、第２のＳＦＱ入力パルスを受信するための第２の入力とを備えている、高速ＳＦＱ混合ゲートに関する。第１のジョセフソン接合および第３のジョセフソン接合は、第１の入力フィルタに並列に接続され、一方、第２のジョセフソン接合および第４のジョセフソン接合は、第２の入力フィルタに並列に接続される。第１の入力パルスを第４のジョセフソン接合に到達させるため、かつ第１の入力パルスが第２のジョセフソン接合に到達するのを防ぐための、第１のバイアス回路が提供される。同様に、第２の入力パルスを第３のジョセフソン接合に到達させるため、かつ第２の入力パルスが第１のジョセフソン接合に到達するのを防ぐための、第２のバイアス回路が提供される。回路に電力供給するために、随意の直流または交流電源を追加することができる。また、混合ゲートに入力および出力フィルタを追加することもできる。
【０００８】
さらに別の実施形態において、本開示は、第１の入力パルスを受信するための第１の入力と、第２の入力パルスを受信するための第２の入力とを有する、磁束駆動の論理ゲートに関する。第１の入力は、第１のジョセフソン接合および第３のジョセフソン接合に並列に接続され、第２の入力は、第２のジョセフソン接合および第４のジョセフソン接合に並列に接続される。第１の誘導経路は、第１のジョセフソン接合を第４のジョセフソン接合に接続し、第２の誘導経路は、第２のジョセフソン接合を第３のジョセフソン接合に接続する。第３および第４のジョセフソン接合と並列に、随意の出力ゲートを配線することができる。
【０００９】
さらに別の実施形態において、本開示は、２ｘ２配列のジョセフソン接合と、各対向する対のジョセフソン接合間に形成された一対の誘導経路とを有する、磁束駆動の論理ゲートに関する。論理ゲートは、第１の入力を受信するための第１の入力ゲートと、第２の入力を受信するための第２の入力ゲートと、並列に接続される第１のジョセフソン接合および第３のジョセフソン接合と、並列に接続される第２のジョセフソン接合および第４のジョセフソン接合と、第１のジョセフソン接合と第４のジョセフソン接合との間に第１のループインダクタンスを提供するための第１の誘導経路と、第２のジョセフソン接合と第３のジョセフソン接合との間に第２のループインダクタンスを提供するための第２の誘導経路と、第１、第２、第３または第４のジョセフソン接合のうちの１つから伝送されるパルスを受信するための出力ゲートとを備えている。第１の誘導経路は、第１のジョセフソン接合で受信される入力パルスが、第２のジョセフソン接合に方向付けられるのを防ぐことができる。
【００１０】
本開示の一実施形態に従う方法は、第１の入力ゲートに第１の入力パルスを提供するステップと、第１のジョセフソン接合をトリガするように、第１の入力ゲートから第１の入力パルスを方向付けるステップとを含む。第１のジョセフソン接合をトリガした後、第２および第３のジョセフソン接合をバイアスすることによって、第１の入力パルスは、第４のジョセフソン接合をトリガするようにされる。同様に、第２の入力パルスは、第２の入力ゲートに提供され、第２のジョセフソン接合をトリガする。第１および第４のジョセフソン接合をバイアスすることによって、第２の入力パルスは、第３のジョセフソン接合をトリガするようにされ、次いで、出力ゲートに方向付けられる。
【００１１】
別の実施形態において、本開示は、（１）第１の入力ゲートに第１の入力パルスを提供するステップと、（２）第１の入力パルスを使用して、第１のジョセフソン接合をトリガするステップと、（３）第１のジョセフソン接合を第４のジョセフソン接合と結合し、トリガされた第１のジョセフソン接合から結合を通して第４のジョセフソン接合に第１の入力パルスを方向付けるステップと、（４）第１のジョセフソン接合から第４のジョセフソン接合を通して出力ゲートに第１の入力パルスを方向付けるように、第２のジョセフソン接合および第３のジョセフソン接合をバイアスするステップとを実行することによって、ＳＦＱバリスティック混合ゲートに電力供給をする方法に関する。
【００１２】
さらに別の実施形態において、本開示は、第１の入力パルスを受信するための第１の入力フィルタと、第２の入力パルスを受信するための第２の入力フィルタとを有する、二重分岐ゲートに関する。第１のジョセフソン接合および第２のジョセフソン接合は、第１の入力フィルタに並列に接続され、第３のジョセフソン接合および第４のジョセフソン接合は、第２の入力フィルタに並列に接続される。第１の出力ノードは、第１および第２の入力のそれぞれと通信する。第１のバイアス回路は、第１の入力パルスを第１の出力ノードに到達させ、かつ第１の入力パルスが第２のジョセフソン接合に到達するのを防ぐ。実施形態は、随意で、第３の入力パルスを受信するための第３の入力フィルタと、第３の入力フィルタに並列に接続される第５および第６のジョセフソン接合とを含み得る。第２の出力ノードは、第２の入力および第３の入力と通信し、第２のバイアス回路は、第３の入力パルスを第２の出力ノードに到達させ、かつ第３の入力パルスが第５のジョセフソン接合に到達するのを防ぐ。第３の入力は、随意で、第１の入力パルスの逆パルスを規定することができる。
【００１３】
さらに別の実施形態において、本開示は、二重レール分岐ゲートを実装する方法に関する。方法は、（１）第１のフィルタを有する第１の回路を提供するステップであって、第１の回路は、第１および第２のジョセフソン接合を有する、ステップと、（２）第２のフィルタを有する第２の回路を提供するステップであって、第２の回路は、第３および第４のジョセフソン接合を有する、ステップと、（３）第１の回路で第１の入力パルスを受信するステップと、（４）第１のループインダクタンスを使用して、第１のバイアス回路を通して第１のジョセフソン接合および出力ゲートに第１の入力パルスを方向付けるステップと、（５）第２の回路で第２の入力パルスを受信するステップと、（６）第２のループインダクタンスを使用して、第２のバイアス回路を通して第４のジョセフソン接合および出力ゲートに第２の入力パルスを方向付けるステップと、（７）出力ゲートで第１の入力パルスおよび第２の入力パルスを受信するステップとを含む。
本発明は、たとえば、以下の項目も提供する。
（項目１）
一次巻線および二次巻線を有する変圧器であって、前記一次巻線は、交流信号を受信する、変圧器と、
接続された抵抗およびインダクタを有するフィルタ回路であって、入力ＳＦＱパルスを受信するフィルタ回路と、
前記フィルタ回路および前記二次巻線に接続された第１のジョセフソン接合であって、前記ＳＦＱパルスに応答してトリガし、かつ前記二次巻線からの放電に応答してパルス信号電力を再生するジョセフソン接合と
を備えている、単一磁束量子（ＳＦＱ）信号伝送線。
（項目２）
前記第１のジョセフソン接合に並列に接続された複数のジョセフソン接合をさらに備えている、項目１に記載のＳＦＱ信号伝送線。
（項目３）
前記第１のジョセフソン接合は、一端で接地されている、項目１に記載のＳＦＱ信号伝送線。
（項目４）
前記フィルタ回路の前記インダクタおよび前記抵抗は、並列に接続されている、項目１に記載のＳＦＱ信号伝送線。
（項目５）
前記フィルタ回路は、前記信号伝送線に影響を及ぼす高調波信号を除去する、項目１に記載のＳＦＱ信号伝送線。
（項目６）
前記変圧器は、前記ジョセフソン接合に交流電力を提供する、項目１に記載のＳＦＱ信号伝送線。
（項目７）
第１の入力パルスを受信するための第１の入力フィルタと、
前記第１の入力フィルタに並列に接続された第１のジョセフソン接合および第３のジョセフソン接合と、
第２の入力パルスを受信するための第２の入力フィルタと、
前記第２の入力フィルタと並列に接続された第２のジョセフソン接合および第４のジョセフソン接合と、
前記第１の入力パルスを前記第４のジョセフソン接合に到達させるため、かつ前記第１の入力パルスが前記第２のジョセフソン接合に到達するのを防ぐための第１のループ変圧器と、
前記第２の入力パルスを前記第３のジョセフソン接合に到達させるため、かつ前記第２の入力パルスが前記第１のジョセフソン接合に到達するのを防ぐための第２のループ変圧器と
を備え、第１のバイアス回路または第２のバイアス回路のうちの少なくとも１つは、電源を含む、
ＳＦＱバリスティック回路。
（項目８）
前記第１の入力フィルタは、並列に接続されたインダクタおよび抵抗を備えている、項目７に記載のバリスティック回路。
（項目９）
前記第１のバイアス回路および前記第２のバイアス回路は、電源を共有する、項目７に記載のバリスティック回路。
（項目１０）
前記回路に電力供給するための交流電源および変圧器をさらに備えている、項目７に記載のバリスティック回路。
（項目１１）
前記回路は、前記回路に電力供給するための直流電源および抵抗をさらに備えている、項目７に記載のバリスティック回路。
（項目１２）
交流電源および変圧器を有する第１の電源と、直流電源および抵抗を有する第２の電源とをさらに備えている、項目７に記載のバリスティック回路。
（項目１３）
前記第１のジョセフソン接合と前記第４のジョセフソン接合との間の結合をさらに備えている、項目７に記載のバリスティック回路。
（項目１４）
前記第２のジョセフソン接合と前記第３のジョセフソン接合との間の誘導結合をさらに備えている、項目７に記載のバリスティック回路。
（項目１５）
前記第１のバイアス回路および前記第２のバイアス回路は、単一回路を規定する、項目７に記載のバリスティック回路。
（項目１６）
第１の入力パルスを受信するための第１の入力であって、第１のジョセフソン接合および第３のジョセフソン接合に並列に接続された第１の入力と、
第２の入力パルスを受信するための第２の入力であって、第２のジョセフソン接合および第４のジョセフソン接合に並列に接続された第２の入力と、
前記第１のジョセフソン接合を前記第４のジョセフソン接合に接続する第１の誘導経路と、
前記第２のジョセフソン接合を前記第３のジョセフソン接合に接続する第２の誘導経路と、
前記第３のジョセフソン接合および前記第４のジョセフソン接合に並列に接続された出力ゲートと
を備えている、磁束駆動の論理ゲート。
（項目１７）
前記第１の入力は、第１の入力フィルタをさらに備えている、項目１６に記載の磁束駆動の論理ゲート。
（項目１８）
前記第１の誘導経路は、前記第１のジョセフソン接合と前記第４のジョセフソン接合との間に定インピーダンスを提供する、項目１６に記載の磁束駆動の論理ゲート。
（項目１９）
前記第１の誘導経路は、前記第１のジョセフソン接合がトリガされた後に、前記第４のジョセフソン接合をトリガする、項目１６に記載の磁束駆動の論理ゲート。
（項目２０）
前記出力ゲートに供給されるバイアス電流をさらに備えている、項目１６に記載の磁束駆動の論理ゲート。
（項目２１）
前記第１の誘導経路または前記第２の誘導経路のうちの少なくとも１つは、変圧器をさらに備えている、項目１６に記載の磁束駆動の論理ゲート。
（項目２２）
前記第１の入力は、第１のインダクタンス値を有する第１のインダクタを備えている、項目１６に記載の磁束駆動の論理ゲート。
（項目２３）
前記第１の誘導経路は、第１のループ変圧器をさらに備え、前記第１のループ変圧器請は、前記第１のインダクタンス値と実質的に等しいインダクタンス値を提供する、求項２２に記載の磁束駆動の論理ゲート。
（項目２４）
前記第１の入力で受信された入力パルスは、前記出力ゲートに到着する前に、前記第１のジョセフソン接合および前記第４のジョセフソン接合をトリガする、項目１６に記載の磁束駆動の論理ゲート。
（項目２５）
前記第２の入力で受信された入力パルスは、前記出力ゲートに到着する前に、前記第２のジョセフソン接合および前記第３のジョセフソン接合をトリガする、項目１６に記載の磁束駆動の論理ゲート。
（項目２６）
第１の入力を受信するための第１の入力ゲートと、
第２の入力を受信するための第２の入力ゲートと、
並列に接続された第１のジョセフソン接合および第３のジョセフソン接合と、
並列に接続された第２のジョセフソン接合および第４のジョセフソン接合と、
前記第１のジョセフソン接合と前記第４のジョセフソン接合との間に第１のループインダクタンスを提供する第１の誘導経路と、
前記第２のジョセフソン接合と前記第３のジョセフソン接合との間に第２のループインダクタンスを提供する第２の誘導経路と、
前記第１、第２、第３または第４のジョセフソン接合のうちの１つから伝送されるパルスを受信する出力ゲートと
を備え、前記第１の誘導経路は、前記第１のジョセフソン接合で受信された入力パルスが、前記第２のジョセフソン接合に方向付けられるのを防ぐ、
磁束駆動の論理ゲート。
（項目２７）
前記第１の入力ゲートは、第１の入力フィルタをさらに備えている、項目２６に記載の磁束駆動の論理ゲート。
（項目２８）
前記第１の誘導経路は、前記第１の入力ゲートで受信された入力パルスを、前記第４のジョセフソン接合に方向付ける、項目２６に記載の磁束駆動の論理ゲート。
（項目２９）
前記第１のループインダクタンス値は、前記第１のゲートにおけるインダクタのインダクタンス値と実質的に同一である、項目２６に記載の磁束駆動の論理ゲート。
（項目３０）
前記磁束駆動の論理ゲートにバイアス電流を供給するための電源をさらに備えている、項目２６に記載の磁束駆動の論理ゲート。
（項目３１）
前記出力ゲートに直列に接続された電源をさらに備え、前記電源は、前記第１の誘導経路への入力パルスが、前記第４のジョセフソン接合を通って前記出力ゲートへ伝播するように、論理回路をバイアスする、項目２６に記載の磁束駆動の論理ゲート。
（項目３２）
前記出力ゲートへ入力パルスを優先的に伝播させるように、前記第１の誘導経路または前記第２の誘導経路のうちの１つをバイアスする電源をさらに備えている、項目２６に記載の磁束駆動の論理ゲート。
（項目３３）
前記第１の誘導経路または前記第２の誘導経路のうちの少なくとも１つは、ループ変圧器をさらに備えている、項目２６に記載の磁束駆動の論理ゲート。
（項目３４）
ＳＦＱバリスティック混合ゲートを提供する方法であって、
第１の入力ゲートに第１の入力パルスを提供することと、
第１のジョセフソン接合をトリガするように、前記第１の入力ゲートから前記第１の入力パルスを方向付けることと、
第４のジョセフソン接合をトリガするように、前記第１のジョセフソン接合から前記第１の入力パルスを方向付けることと、
トリガされた前記第４のジョセフソン接合から出力ゲートに前記第１の入力パルスを方向付けるように、第２のジョセフソン接合および第３のジョセフソン接合をバイアスすることと、
第２の入力ゲートに第２の入力パルスを提供することと、
前記第２のジョセフソン接合をトリガするように、前記第２の入力から前記第２の入力パルスを方向付けることと、
前記第３のジョセフソン接合をトリガするように、前記第２のジョセフソン接合から前記第２の入力パルスを方向付けることと、
前記第４のジョセフソン接合から前記出力ゲートに前記第２の入力パルスを方向付けるように、前記第１のジョセフソン接合および前記第４のジョセフソン接合をバイアスすることと
を含み、前記第１の入力パルスおよび前記第２の入力パルスは、前記出力ゲートで連続的に受信される、
方法。
（項目３５）
前記第１のジョセフソン接合と前記第４のジョセフソン接合との間の誘導結合を通して第４のジョセフソン接合をトリガするように、トリガされた前記第１のジョセフソン接合から前記第１の入力パルスを方向付けることをさらに含む、項目３４に記載の方法。
（項目３６）
前記第２のジョセフソン接合と前記第３のジョセフソン接合との間の誘導結合を通して前記第３のジョセフソン接合をトリガするように、前記トリガされた第２のジョセフソン接合から前記第２の入力パルスを方向付けることをさらに含む、項目３４に記載の方法。
（項目３７）
第１の入力フィルタを通して前記第１の入力パルスをフィルタすることをさらに含む、項目３４に記載の方法。
（項目３８）
交流電源で前記ＳＦＱバリスティック混合ゲートをバイアスすることさらに含む、項目３４に記載の方法。
（項目３９）
直流電源で前記ＳＦＱバリスティック混合ゲートをバイアスすることさらに含む、項目３４に記載の方法。
（項目４０）
一対のジョセフソン接合間に有利な経路を提供するように、前記ＳＦＱバリスティック混合ゲートをバイアスすることさらに含む、項目３４に記載の方法。
（項目４１）
前記第２のジョセフソン接合および第３のジョセフソン接合をバイアスすることは、前記第４のジョセフソン接合から前記出力ゲートに前記第１の入力パルスを方向付けるように、ループ変圧器中で相互インダクタンスを生成することをさらに含む、項目３４に記載の方法。
（項目４２）
ＳＦＱバリスティック混合ゲートに電力供給する方法であって、
第１の入力ゲートに第１の入力パルスを提供することと、
前記第１の入力パルスを使用して、第１のジョセフソン接合をトリガすることと、
前記第１のジョセフソン接合を第４のジョセフソン接合と結合し、トリガされた前記第１のジョセフソン接合から結合を通して前記第４のジョセフソン接合に前記第１の入力パルスを方向付けることと、
前記第１のジョセフソン接合から第４のジョセフソン接合を通して出力ゲートに前記第１の入力パルスを方向付けるように、第２のジョセフソン接合および第３のジョセフソン接合をバイアスすることと
を含む、方法。
（項目４３）
第２の入力ゲートに第２の入力パルスを提供することと、
前記第２の入力パルスを使用して、第２のジョセフソン接合をトリガすることと、
前記第２のジョセフソン接合を第３のジョセフソン接合と結合し、トリガされた前記第２のジョセフソン接合から結合を通して前記第３のジョセフソン接合に前記第２の入力パルスを方向付けることと、
前記トリガされた第３のジョセフソン接合から前記出力ゲートに前記第２の入力パルスを方向付けるように、前記第１のジョセフソン接合および前記第４のジョセフソン接合をバイアスすることと
をさらに含む、項目４２に記載の方法。
（項目４４）
インダクタに並列に接続された抵抗を有するフィルタ回路を通して、前記第１の入力パルスをフィルタすることをさらに含む、項目４２に記載の方法。
（項目４５）
交流電力回路で前記ＳＦＱバリスティック混合ゲートをバイアスすることをさらに含む、項目４２に記載の方法。
（項目４６）
前記第２のジョセフソン接合をバイアスすることは、交流電源で前記ＳＦＱバリスティック混合ゲートを誘導的に結合することをさらに含む、項目４２に記載の方法。
（項目４７）
前記第１のジョセフソン接合から前記第４のジョセフソン接合に前記第１の入力パルスを方向付けるように、前記第１のジョセフソン接合および前記第４のジョセフソン接合をバイアスすることをさらに含む、項目４２に記載の方法。
（項目４８）
前記第１、第２、第３および第４のジョセフソン接合は、段階ごとに、実質的に一定のループインダクタンスを生成するように配置されている、項目４２に記載の方法。
（項目４９）
第１の入力パルスを受信するための第１の入力フィルタと、
前記第１の入力フィルタに並列に接続された第１のジョセフソン接合および第２のジョセフソン接合と、
第２の入力パルスを受信するための第２の入力フィルタと、
前記第２の入力フィルタに並列に接続された第３のジョセフソン接合および第４のジョセフソン接合と、
前記第１の入力および前記第２の入力と通信する第１の出力ノードと、
前記第１の入力パルスを前記第１の出力ノードに到達させるため、かつ前記第１の入力パルスが前記第２のジョセフソン接合に到達するのを防ぐための第１のループ変圧器と、
第３の入力パルスを受信するための第３の入力フィルタと、
前記第３の入力フィルタに並列に接続された第５のジョセフソン接合および第６のジョセフソン接合と、
前記第２の入力および前記第３の入力と通信する第２の出力ノードと、
前記第３の入力パルスを前記第２の出力ノードに到達させるため、かつ前記第３の入力パルスが前記第５のジョセフソン接合に到達するのを防ぐための第２のループ変圧器と
を備え、前記第３の入力パルスは、前記第１の入力パルスの逆である、
二重分岐ゲート。
（項目５０）
前記第１のループ変圧器は、前記第１の入力パルスを前記第３のジョセフソン接合に到達させ、かつ前記第１の入力パルスが前記第２のジョセフソン接合に到達するのを防ぐ、項目４９に記載の二重分岐ゲート。
（項目５１）
前記第１の出力ノードは、前記第１の入力フィルタと前記第２の入力フィルタとの間に置かれる、項目４９に記載の二重分岐ゲート。
（項目５２）
前記第２の出力ノードは、前記第２の入力フィルタと前記第３の入力フィルタとの間に置かれる、項目４９に記載の二重分岐ゲート。
（項目５３）
前記第１の出力ノードは、前記第１の入力と前記第２の入力との組み合わせである出力を提供する、項目４９に記載の二重分岐ゲート。
（項目５４）
前記第１のループ変圧器は、前記第１の入力フィルタのインダクタンスと実質的に同様のループインダクタンスをさらに備えている、項目４９に記載の二重分岐ゲート。
（項目５５）
前記第１のループ変圧器は、前記第２のジョセフソン接合のインダクタンスと実質的に同様のインダクタンスを規定する、項目４９に記載の二重分岐ゲート。
（項目５６）
前記第１のジョセフソン接合と前記第４のジョセフソン接合との間に定インピーダンスを提供することをさらに含み、前記定インピーダンスは、前記第１の入力フィルタのインピーダンスと実質的に同様である、項目４９に記載の二重分岐ゲート。
（項目５７）
二重レール分岐ゲートを実装する方法であって、
第１のフィルタを有する第１の回路を提供することであって、前記第１の回路は、第１および第２のジョセフソン接合を有する、ことと、
第２のフィルタを有する第２の回路を提供することであって、前記第２の回路は、第３および第４のジョセフソン接合を有する、ことと、
前記第２のフィルタで第２の入力パルスを受信することと、
第１の入力パルスが前記第１のフィルタで受信される場合、前記第２の回路で第１のループインダクタンスを形成することによって、前記第２のフィルタから第１の出力に前記第２のパルスを方向付けることと、
前記第１の入力パルスが前記第１のフィルタで受信されない場合、前記第２の回路で第２のループインダクタンスを形成することによって、前記第２のフィルタから第２の出力に前記第２のパルスを方向付けることと
を含む、方法。
（項目５８）
前記第１の入力パルスおよび前記第２の入力パルスのそれぞれは、独立した単一磁束量子（ＳＦＱ）パルスを規定する、項目５７に記載の方法。
（項目５９）
前記第１のループインダクタンスは、前記第２のフィルタのインダクタンスと実質的に同様である、項目５７に記載の方法。
（項目６０）
連結ゲートを通した相互データ符号化のための方法であって、
第１のゲートで第１の入力パルスを受信することと、
第２の入力が実質的に同時に第２の入力ゲートで受信された場合に、第１の出力に前記第１の入力パルスを方向付けることと、
前記第１の入力および前記第２の入力のそれぞれに接続された第１のジョセフソン接合をトリガすることと、
出力ゲートで出力パルスを提供することであって、前記出力パルスは、前記第１の入力と前記第２の入力とのパルス列によって規定される、ことと
を含む。方法。
（項目６１）
前記第１の入力および前記第２の入力は、前記第１の入力および前記第２の入力と並列に接続されている、項目６０に記載の方法。
（項目６２）
第３のゲートで第３の入力パルスを受信することと、前記第１の入力および前記第３の入力が実質的に同時に受信される場合、前記第１の入力と前記第３の入力とのパルス列によって規定される第３の出力を提供することとをさらに含む、項目６０に記載の方法。
（項目６３）
前記第１の入力ゲートに並列に接続された第１のループ回路および第２のループ回路をさらに備えている、項目６０に記載の方法。
（項目６４）
前記第１のループ回路または前記第２のループ回路のうちの１つは、前記ループで相互インダクタンスの関数として前記入力パルスを方向付ける、項目６３に記載の方法。
（項目６５）
前記第１のループ回路は、前記第２のループ回路を通して前記第１の出力ゲートに前記第１の入力パルスを方向付けるように従事する、項目６３に記載の方法。
（項目６６）
第１の誘導経路および第２の誘導経路をさらに備え、前記第２の誘導経路は、前記第１の入力ゲートを第１のジョセフソン接合に接続し、前記第２の誘導経路は、前記第１の入力ゲートを第３のジョセフソン接合に接続し、前記第２の誘導経路は、前記第２の入力パルスが前記第２のゲートで受信された場合に従事し、それによって、前記第１の出力ゲートに前記第１の入力パルスおよび前記第２の入力パルスを方向付ける、項目６０に記載の方法。
（項目６７）
第１の誘導経路および第２の誘導経路をさらに備え、前記第１の誘導経路および第２の誘導経路は、前記第１の入力ゲートに並列に接続され、前記第２の誘導経路は、前記第２の入力パルスが受信された場合に、前記第１の出力ゲートに前記第１の入力パルスを方向付け、かつ第３の入力パルスが第３の入力ゲートで受信された場合に、第２の出力ゲートに前記第１の入力パルスを方向付ける、項目６０に記載の方法。
（項目６８）
前記第１の入力ゲートで前記第１のパルスをフィルタすることをさらに含む、項目６０に記載の方法。
（項目６９）
交流または直流電源のうちの１つを使用して、前記第１のジョセフソン接合をリセットすることをさらに含む、項目６０に記載の方法。
【図面の簡単な説明】
【００１４】
本開示のこれらおよび他の実施形態は、以下の例示的かつ非限定的な図面を参照して説明され、これら図面において、同様の要素には同様の番号が付されている。
【図１Ａ】図１Ａは、従来のジョセフソン伝送線を示す。
【図１Ｂ】図１Ｂは、磁束駆動のジョセフソン伝送線を示す。
【図１Ｃ】図１Ｃは、部分的なバリスティックジョセフソン伝送線を示す。
【図１Ｄ】図１Ｄは、抵抗減衰およびバイアス供給が排除される本開示の別の実施形態に従う、完全なバリスティックＪＴＬを示す。
【図２Ａ】図２Ａは、従来の混合ゲートを記号的に示す。
【図２Ｂ】図２Ｂは、従来の高速ＳＦＱ混合ゲートを示す。
【図２Ｃ】図２Ｃは、本開示の一実施形態に従うバリスティック混合ゲートを示す。
【図３Ａ】図３Ａは、可逆二重レール論理連結ゲートの記号的表示である。
【図３Ｂ】図３Ｂは、本開示の一実施形態に従うバリスティック二重レール連結ゲートの略図である。
【図３Ｃ】図３Ｃは、本開示の実施形態に従う図３Ｂのバリスティック二重レール分岐連結ゲートに対する回路図である。
【図４】図４は、本開示の別の実施形態に従う二重レールバリスティック連結ゲートを示す。
【図５】図５は、図４のバリスティック連結ゲートに対する回路トポロジを示す表記上の物理ＩＣレイアウトを示す。
【図６Ａ】図６Ａは、二重レール分岐論理ゲートの記号的表示である。
【図６Ｂ】図６Ｂは、本開示の一実施形態に従う二重レール分岐ゲート回路を示す。
【図７Ａ】図７Ａは、図３〜６の回路構成を使用して、可逆二重レール論理ユニットとして実装することができる、ＣＮＯＴゲートを記号的に示す。
【図７Ｂ】図７Ｂは、本明細書に開示される分岐ゲートを使用することによって実装することができる、ＣＮＯＴ論理ゲートを記号的に示す。
【図７Ｃ】図７Ｃは、本明細書に開示さレール連結ゲートを使用して実装することができる、ＣＮＯＴゲートを記号的に示す。
【図８Ａ】図８Ａは、本発明の原理に従う、分岐ゲートを使用して構成することができる、可逆二重レールトフォリ論理ゲートを記号的に示す。
【図８Ｂ】図８Ｂは、本明細書に開示されるような二対の分岐および逆分岐ゲートを使用する、図８Ａの可逆二重レールトフォリ実装を記号的に示す。
【図８Ｃ】図８Ｃは、本発明の原理を使用して構成することができる、可逆二重レールフレドキンゲートを記号的に示す。
【図８Ｄ】図８Ｄは、二対の分岐および逆分岐ゲートを使用する、図８Ｃの可逆二重レール論理実装を記号的に示す。
【図９】図９は、本明細書に開示さレール連結ゲートを使用して構成することができる、可逆二重レールトフォリゲート実装を記号的に示す。
【発明を実施するための形態】
【００１５】
図１Ａは、従来のジョセフソン伝送線（ＪＴＬ）の一部を示す。図１ＡのＪＴＬ１００は、記号「Ｘ」で表され、第１および第２の端子ＪｘおよびＪｙを有するジョセフソン接合１０８を含む。従来のジョセフソン接合は、絶縁体の非常に薄い層によって分離される、２層の超電導体で構成されている。超電導温度まで冷却され、特定の臨界電流Ｉｃを下回る直流電流で源１０４からバイアスされる場合、ジョセフソン接合は超電導であり、電圧降下を生じさせず、かつ実質的に電気抵抗を示さずに電流を伝導する。
【００１６】
以前の超電導回路から導かれる、単一磁束量子パルス（ＳＦＱ）と呼ばれる、入力電圧パルス信号が印加された時、（過渡電圧パルスを生成することによって）ジョセフソン接合をトリガまたはフリップさせる、臨界電流を達成するのに十分な信号電流が供給される。フリッピングは、単一磁束量子入力パルスに応答して単一磁束量子出力パルスを生成する。そのような回路は、インピーダンス整合の目的で、複数の後続の回路に給電するために使用され得る。
【００１７】
図１Ａにおいて、直流バイアス電流は、端子１０４を介して抵抗１０６を通してジョセフソン接合１０８に供給され、接地１０７へ流れる。次いで、ジョセフソン接合１０８を通る臨界電流Ｉｃが達成され、出力パルスが出力端子Ｑで生成される。抵抗１０６を通る直流電流は、好適でない熱を生成する、所望されない静的電力消費を表す。この熱を相殺するため、超電導回路に付加的な冷却要求が供給されなければならない。
【００１８】
図１Ｂは、本開示の一実施形態に従う磁束駆動のＪＴＬを示す。図１ＢのＪＴＬ１１０は、熱放散抵抗１０６への要求を完全に排除する、交流電源および変圧器１１４を含む。図２の回路は、接地１１７に接続されるジョセフソン接合１１０を含む。ジョセフソン接合１１０および分路抵抗１１９は、図１Ａと同様に並列に接続される。分路抵抗１１９は、回路を通して共鳴する高調波を抑制する。
【００１９】
１Ａの回路と同様に、磁束駆動のＪＴＬは、インダクタ１１２を通してジョセフソン接合１１８に接続される入力信号Ｓを受信する入力端子を含む。インダクタ１１２は、入力インダクタまたは入力フィルタを規定する。ＪＴＬ１１０は、出力端子Ｑを含む。回路１１０は、抵抗のないバイアス配置を提供する。代わりに、一次および二次巻線ＬｐおよびＬｓを有する超電導バイアス変圧器１１４を含む。交流バイアス電流は、変圧器２０の端子ｔ１およびｔ２にわたって印加される。
【００２０】
一例として、交流バイアス回路は、台形波形を提供することができる。二次巻線Ｌｓからのバイアス電流は、Ｉｃ未満の電流値でジョセフソン接合１１０に供給される。交流電力が回路１１０に供給される時に、入力電圧パルスを入力端子Ａに印加することができる。臨界電流Ｉｃが達成される時、ジョセフソン接合１１０はフリップし、出力パルスが出力端子Ｑで生成される。
【００２１】
ジョセフソン接合を通る逆電流は、後続のフリッピングのために接合をリセットするであろう。これは、ジョセフソン接合１１０を通して逆電流を供給する、入力波形の後縁を通して達成することができる。逆電流は、接合をフリップさせ、接合の以前のフリッピングに起因する電流を効果的にキャンセルするように、出力パルスを提供し、かつ逆方向に電流を送り返す。したがって、回路は、次の入力パルスの準備が整う。
【００２２】
図１Ｃは、本開示の実施形態に従う部分的なバリスティックＪＴＬ１３０を示す。図１Ｃにおいて、分路抵抗（図１Ｂの抵抗１１９参照）は、熱放散を低減するために除去される。その代わり、到来信号を受信するために、入力フィルタ１２５が提供される。入力フィルタ１２５は、並列に接続された抵抗１２３およびインダクタ１２２を備えている。複数のＪＴＬ１３０を有する伝送線において、線の各ＪＴＬ段階で、約１０％のみの信号エネルギーが失われる。
【００２３】
図１Ｄは、抵抗減衰およびバイアス供給が排除される本開示の別の実施形態に従う、完全なバリスティック伝送線を示す。図１Ｂおよび１ＣのＪＴＬ回路と比べると、完全なバリスティックＪＴＬ１４０は、電源、入力フィルタおよび分路抵抗を欠く。ＪＴＬ１４０は、分路抵抗を欠くため、抵抗散逸が生じない。結果的に、複数のＪＴＬ１４０段階が直列に結合される時、ＪＴＬ１４０は、受動伝送線と同様に動作する。複数のＪＴＬ段階を有する回路における、起こり得る減衰（または単純な高調波）に対応するために、例えば、１００また１，０００のＪＴＬの後に、抑制抵抗を追加することができる。
【００２４】
図２Ａは、従来の混合ゲートを記号的に示す。混合ゲートは、論理回路の構成要素である。図２Ａの表示において、ＳＦＱパルスＡおよびＳＦＱパルスＢは、混合ゲート２００に供給され、パルスＱは、出力として提供される。出力Ｑは、ＡおよびＢパルスの組み合わせを表し、２つの加算ではない。つまり、出力パルスＱは、入力パルスＡおよび入力パルスＢのそれぞれからのパルスを含む。
【００２５】
図２Ｂは、従来の高速ＳＦＱゲートを示す。下記に示すように、可逆の二重分岐および連結ゲートを構成するために、混合ゲートの構造を使用することができる。図２Ｂの回路２１０において、入力パルスＡは、入力インダクタ２１１に方向付けられ、入力パルスＢは、入力インダクタ２１３に方向付けられる。インダクタ２１１および２１３は、入力フィルタである。ジョセフソン接合Ｊ１およびＪ３は、インダクタ２１１に並列に接続される。ジョセフソン接合Ｊ２およびＪ４は、インダクタ２１３に並列に接続される。ジョセフソン接合Ｊ１、Ｊ２、Ｊ３、Ｊ４およびＪ５のそれぞれは、抵抗２１２、２１４、２１６、２１８および２１９のうちの１つにそれぞれ結合される。ジョセフソン接合の抵抗への並列結合は、高調波共鳴を抑制する。入力Ａに方向付けられるＳＦＱパルスは、出力Ｑに到達する前に、インダクタ２１１、ジョセフソン接合Ｊ１、中央ノード２１９および逃避接合２０９を通って移動する。回路２１０の不利な点は、抵抗２０８を通した熱放散である。別の不利な点な、パルスは、出力ジョセフソン接合２１９で単一パルスに組み合わされるため、パルスＡおよびＢは、同時に進入することができないことである。
【００２６】
図２Ｃは、本開示の一実施形態に従うバリスティック混合ゲートを示す。図２Ｃにおいて、入力パルスＡは、フィルタＦ１に提供される。上記のように、入力パルスは、ＳＦＱパルスを規定し得る。フィルタＦ１は、並列に接続されるインダクタ２２７および抵抗２２６を備えている。入力パルスＢは、フィルタＦ２に提供される。フィルタＦ２は、抵抗２２８およびインダクタ２２９を備えている。出力Ｑは、図２Ａに関連して説明したように、入力ＡおよびＢの混合された出力を提供する。交流電力は、一次巻線Ｌｐおよび二次巻線Ｌｓを有する変圧器２２４を通して回路に提供される。
【００２７】
ループ変圧器Ｂ１およびＢ２は、入力ＡおよびＢの間に置かれる。各ループ変圧器は、抵抗および２つのインダクタを備えている。例えば、ループ変圧器Ｂ１において、インダクタ２３４は、インダクタ２３２との相互インダクタンスを形成するように位置付けられる。同様に、ループ変圧器Ｂ２において、インダクタ２３８は、インダクタ２４０との相互インダクタンスを形成するように位置付けられる。ジョセフソン接合Ｊ１、Ｊ２、Ｊ３およびＪ４は、入力ＡとＢとの間に位置付けられるため、ループ変圧器Ｂ１およびＢ２は、入力パルスを所望のジョセフソン接合に誘導するように機能する。図２Ｃの実施形態において、ループ変圧器は、入力パルスの移動をバイアスするように使用される。しかしながら、本明細書に開示される原理は、ループ変圧器を使用することに限定されず、本発明の原理から逸脱することなく、回路を通してＳＦＱパルスの流れをバイアスする他の手段を使用することができる。
【００２８】
例えば、回路２２０を参照して、ループ変圧器Ｂ１は、（Ｊ１をトリガした後に）入力Ａからの入力パルスをＪ４に到達させ、入力パルスがＪ２に到達するのを防ぐ。この経路は、信号経路が一貫したインピーダンスを有する場合に実装される。ループ変圧器Ｂ１相互接続の明示的インダクタンスは、接合のジョセフソンインダクタンス未満である。Ｊ１〜Ｊ４を通ったノードＱから接地へのジョセフソンインダクタンスは、単一接合のジョセフソンインダクタンスと同じである。したがって、入力Ａは、Ｊ１をトリガする。付加的な要素Ｂ１は、Ｊ１にＪ４をトリガさせる。これは、Ａにおける信号をＱへ伝播し、かつ信号が入力Ｂへ伝播することを防ぐ。
【００２９】
回路２２０がループ変圧器Ｂ１およびＢ２の相互接続なしで設計された場合、Ａへの入力パルスは、Ｊ１のみをトリガし、さらなる接合はトリガされないであろう。Ｊ２またはＪ３をトリガせずに、ＡからＱへパルスを伝播するために、ループ変圧器Ｂ１が提供される。ループ変圧器Ｂ１の２つのインダクタは、比較的大きいことが可能である。しかしながら、ループ変圧器Ｂ１のループインダクタンスは、好ましくは、値がインダクタ２２７のものと同様である。これは、Ｊ１とＪ４との間に定インピーダンスを提供し、Ｊ１の後にＪ４をトリガさせる。
【００３０】
Ｊ４がトリガされた後の最終要求は、Ｊ４からＱへの伝播を強制することである。本開示の一実施形態において、これは、接合Ｊ１、Ｊ２、Ｊ３、Ｊ４を通して接地にバイアス電流を投入する交流電力を用いて達成される。入力ＡがＪ１をトリガする場合、電流は、Ｊ４がエネルギー的により有利にトリガされるようにし、Ｊ３およびＪ２があまり有利にトリガされないようにする。バイアス電流は、バイアス電流がなければ等しく有利な２つの経路のうちの１つにパルスを導く必要があるだけであるため、非常に小さいことが可能である。しかしながら、バイアス電流は、システムに電力を投入し、これは、最も厳密な意味で、完全に可逆であり得ることを意味する。バイアス電流に対する必要性は、混合操作において情報が失われるため、混合ゲートは可逆であり得ないという、可逆計算理論によって予想される。
【００３１】
同様に、ループ変圧器Ｂ２は、入力Ｂからの入力を第３のジョセフソン接合に到達させ、第２の入力パルスが第１のジョセフソン接合に到達するのを防ぐ。入力Ａにおける入力パルスは、入力フィルタＦ１を通してフィルタされ、次いで、Ｊ１およびＪ４を通して出力Ｑに方向付けられる。入力Ｂにおける入力パルスは、入力フィルタＦ２を通してフィルタされ、次いで、Ｊ２およびＪ３を通して出力Ｑに方向付けられる。ループ変圧器回路は、連続的なジョセフソン接合要素間に低インダクタンス結合を提供する。高インダクタンス値を回避するために、ＡからＱへの経路は、逃避接合を迂回する。言い換えれば、ループ変圧器は、入力Ａから入力ＢへのＳＦＱパルスの流れを防ぐ。
【００３２】
本開示の一実施形態において、図２Ｃの回路２２０によって提供されるデータ符号化は、相互的である。つまり、交流電源に相当するように、かつゲートに位置付けられる変圧器のために、各正ＳＦＱパルスに負ＳＦＱパルスが続く。
【００３３】
図２Ｃの実施形態は、静的熱放散（図２Ｂ、抵抗２０８を参照）を回避し、かつ信号熱放散（図２Ｂ、抵抗２１２、２１４、２１６、２１８および２１９を参照）を低減させる理由により、図２Ｂの従来の技術の回路よりも有利である。
【００３４】
本開示の別の実施形態は、可逆連結ゲートに関する。本開示の一実施形態において、連結ゲートは、８倍の対称性を提供する形で、４つの共に連結された混合ゲート構造を含む。任意のそのような連結ゲートにおいて、任意の単一入力は、等しく有利な２つの可能な出力経路を有することができる。しかしながら、二重レール符号化では、常に２つの隣接する入力があり、２つの入力にとって共通の出力への経路をたどることが有利である。２つの入力信号ごとに１つの出力信号がある。出力が入力のエネルギーの２倍を有するため、エネルギーは保存される。
【００３５】
ゲートにおけるエネルギー散逸は、信号エネルギーよりも任意に小さくてもよいという意味で、ゲートは可逆である。入力および出力が互いに交換可能であるという意味でも、ゲートはまた可逆である。つまり、入力に印加される信号は、出力に伝播するが、出力に印加される信号は、入力へ同様に伝播する。
【００３６】
図３Ａは、可逆二重レール論理連結ゲートに対する分岐記号を示す。図３Ａの分岐回路は、入力Ａ、Ｂ、Ａ！およびＢ！を有する。出力は、Ａ＆Ｂ、Ａ＆！Ｂ、！Ａ＆！Ｂ、！Ａ＆Ｂを含む。入力および出力は、混合ゲートに対して逆であり、信号符号化は、二重レールであり、ゲートは、理論的に完全に可逆であり、変圧器結合定数が１に近づき、かつ電力（混合ゲートと同様に）が使用され得るが、必須ではない場合に、特定のジョセフソン接合は除去され得る、という点で、連結ゲートの操作の論理は分岐ゲートのものと同様である。
【００３７】
図３Ｂは、本開示の一実施形態に従うバリスティック二重レール連結ゲートの略図である。図３Ｂの回路３００は、入力Ａ、Ｂ、！Ａおよび！Ｂを受信し、出力Ａ＆Ｂ、！Ａ＆Ｂ、！Ａ＆！ＢおよびＡ＆！Ｂを提供する。入力フィルタ３０２、３０４、３０６および３０８は、それぞれＳＦＱパルスＡ、Ｂ、！Ａおよび！Ｂを受信するように位置付けられる。出力フィルタ３１０、３１２、３１４および３１６は、各出力ノードで位置付けられ、それぞれ出力Ａ＆Ｂ、！Ａ＆Ｂ、！Ａ＆！ＢおよびＡ＆！Ｂに対応する。ジョセフソン接合３３１、３３２、３３３、３３４、３３５および３３６は、回路３００の上半分に位置付けられる。
【００３８】
上記６つのジョセフソン接合は、入力ゲートと出力ゲートとの間に定インダクタンス／インピーダンス環境を産生するように、２ｘ２直列／並列配列で配置される。変圧器３２２、３２４、３２６および３２８はまた、定インダクタンス／インピーダンスを用いて入力を出力に接続する。
【００３９】
必須ではないが、電力は、回路３００に供給され得る。先の実施形態に示したように、変圧器とともに交流電力を供給することができる。代替的な実施形態において、抵抗とともに直流電力を供給することができる。回路３００の上半分は、二重レールデータ符号化に対して下半分に複製される。
【００４０】
図３Ｃは、図３Ｂのバリスティック二重レール分岐連結ゲートに対する回路図である。図３Ｃの回路３５０は、入力信号Ａ、Ｂ、！Ａおよび！Ｂを受信し、それぞれフィルタＦ１、Ｆ２、Ｆ３およびＦ４を通して信号を処理する。２つの隣接する入力のそれぞれは、出力ノードを共有する。例えば、ノード３０２は、ノード３５２で出力パルス列（Ａ＆Ｂ）を提供する。図３Ｃに図示されていないが、出力ノードは、インダクタに並列に接続された抵抗を備えている、出力フィルタ（図３Ｂ参照）を有することができる。出力ノード３５４は、！Ａ＆Ｂの出力パルス列を提供し、出力ノード３５６は、！Ａ＆！Ｂの出力パルス列を提供し、出力ノード３５８は、Ａ＆！Ｂの出力パルス列を提供する。
【００４１】
図２の混合ゲートと同様に、到来ＳＦＱに対する入力から出力への有利な移動経路を生成するように、種々のループ変圧器が配置される。この点を例証するため、相互インダクタンスＭ１、Ｍ２、Ｍ３およびＭ４が同定される。相互インダクタンスによって提供される低さは、入力パルスを所望の出力ノードに接続する。
【００４２】
図４は、本開示の別の実施形態に従う二重レールバリスティック連結ゲートを示す。二重レールバリスティック連結ゲート４００は、入力フィルタＦ１、Ｆ２、Ｆ３およびＦ４ならびに出力ノード４３０、４３２、４３４および４３６を含む。図３Ｃの実施形態と比べると、各入力フィルタは、インダクタを備えている。ここで、フィルタ抵抗は、排除される。浮遊ジョセフソン接合もまた排除される。これは、図２Ｃの混合ゲートにおいて接合Ｊ３およびＪ４を除去することと同様である。
【００４３】
入力フィルタＦ１に方向付けられたＳＦＱパルスは、２つの同一の経路を有することができる。第１の経路は、インダクタ４０２を通ることができ、第２の経路は、インダクタ４０４を通ることができる。上記のように、２つの入力信号を混合することが可能な信号経路は、有利な経路である。ＡにおけるＳＦＱパルスがＢにおけるＳＦＱパルスと一致する時、信号経路は、インダクタ４０２を通り、ジョセフソン接合Ｊ１は、トリガされ、パルスは、出力４３０に方向付けられる。同様に、入力パルスＢは、入力フィルタＦ２およびインダクタ４１２に方向付けられる。ＡおよびＢにおけるＳＦＱパルスは、実質的に同時に受信される必要はない。それらが容認可能な時間帯内で受信される限り、出力は、Ａ＆Ｂとして方向付けられる。
【００４４】
一方で、入力パルスＡが受信される時に、パルスがフィルタＦ２で受信されない場合、次いで、ＳＦＱパルスＡは、インダクタ４０２および４０４を通る２つの等しく実行可能な経路を有する。入力パルスＡが入力パルス！Ｂと実質的に同時に受信される場合、次いで、誘導経路４０４は、ジョセフソン接合Ｊ３をトリガするよう方向付け、出力Ａ＆！Ｂは、出力ゲートで受信されるであろう。回路４００は対称であるため、回路の残りは、提供された説明と同様に動作し、簡潔のために、出力ゲート４３２および４３４の操作は説明されない。
【００４５】
上述のように、回路４００は、交流または直流電源によって電力供給され得ることも留意すべきである。直流電源を使用する場合、直流電流源および分路抵抗を有するように、回路を構成することができる。交流電源を使用する場合、交流電源および変圧器を用いて、回路を構成することができる。一実施形態において、変圧器は、回路に台形電力信号を提供する。
【００４６】
図５は、図４のバリスティック連結ゲートに対する回路トポロジを示す、表記上の物理ＩＣレイアウトを示す。図５の回路５００は、ジョセフソン接合５１０、５２０、５３０、５４０、５５０、５６０、５７０および５８０を示す。
【００４７】
図６Ａは、二重レール論理分岐ゲートの記号的表示である。図６Ａの二重レール論理分岐ゲートは、可逆計算および信号符号化に使用することができる。論理ゲート６００は、入力Ａ、Ｂ、！Ｂおよび！Ａを受信する。論理ゲート６００の出力は、Ａ、！Ａ＆Ｂ、Ａ＆Ｂ、！Ａ＆！Ｂ、Ａ＆！Ｂおよび！Ａを含む。
【００４８】
図６Ｂは、本開示の一実施形態に従う二重レール分岐ゲートを示す。図６Ｂの二重分岐ゲートは、共に結合された（上記のもの等の）２つの混合ゲートとみなすことができる。図６Ｂの回路６０５は、図６Ａの記号的表示を実装することができる。図６Ａと同様に、回路６０５は、入力フィルタ６１０、６１２、６１４および６１６で入力パルスＡ、Ｂ、！Ａおよび！Ｂを受信する。電力は、交流電源ならびに変圧器６０８および６０９を通して回路に提供される。回路出力は、Ａ、Ａ＆Ｂ、！Ａ＆Ｂ、！Ａ、！Ａ＆！ＢおよびＡ＆！Ｂを含む。
【００４９】
例示的な入力パルスＡは、入力フィルタ６１０で受信され、ジョセフソン接合Ｊ１またはＪ２に方向付けることができる。付加的な入力は、パルスＡを所望の出力に導くことができる。付加的な入力は、補助的な入力とみなすことができる。入力パルスに影響を及ぼすループ変圧器によって、十分なバイアスが提供される場合、入力パルスＡをＪ１に導き、出力６２０に方向付けることができる。回路６０５において、補助的な入力パルスは、信号パルスＡおよびＢを出力６２０に方向付けることができる。
【００５０】
図７Ａは、図６Ｂの回路構成を使用して、可逆二重レール論理ユニットとして実装することができる、ＣＮＯＴゲートを記号的に示す。図７ＡのＣＮＯＴゲートは、入力ＡおよびＢを有する。！Ａおよび！Ｂに対して別々の入力を提供することができる。代替的に、入力ＡおよびＢを、本明細書に開示される原理に従って、！Ａおよび！Ｂに変換することができる。ＣＮＯＴゲートの出力は、
【００５１】
【化１】
0005442110.tif 000002
である。
【００５２】
図７Ｂは、分岐ゲートを使用するＣＮＯＴ論理ゲート実装を記号的に示す。ＣＮＯＴ論理ゲート７１０への入力は、パルス信号Ａ、Ｂ、！Ａおよび！Ｂであり、出力は、
【００５３】
【化２】
0005442110.tif 000003
を含む。図７Ｂの実装は、図７Ａのものと同じ入力を有する。しかしながら、図７Ａと対照的に、論理ゲートは、直列に配置される前方分岐ゲート７１２および後方分岐ゲート７１４として実装される。図６Ｂに図示したもの等の二重分岐ゲートを、この実装に使用することができる。
【００５４】
図７Ｃは、連結ゲートを使用するＣＮＯＴゲート実装を記号的に示す。論理ユニット７２０は、直列に接続される前方連結ゲート７２２および後方連結ゲート７２４を備えている。連結ゲート７２２および７２４は、図３Ａ〜３Ｃに図示したものと同様であることができる。連結ゲート７２２への入力は、ＳＦＱパルスＡ、Ｂ、！Ａおよび！Ｂを含み、出力は、
【００５５】
【化３】
0005442110.tif 000004
を含む。接続線７２６を、信号エネルギーの２倍を提供するようにサイズ決めすることができる。
【００５６】
図８Ａ〜８Ｄは、汎用論理ファミリに関する。具体的には、図８Ａは、本明細書に開示される実施形態に従って構成することができる、トフォリ論理ゲートを示す。論理ゲート８００は、ＳＦＱ入力パルスＡ、Ｂ、Ｃ、！Ａ、！Ｂおよび！Ｃを有する汎用可逆論理ゲートである。出力は、Ａ、Ｂ、Ｔ、！Ａ、！Ｂおよび！Ｔであり、Ｔおよび！Ｔは、以下の式で規定される。
【００５７】
【化４】
0005442110.tif 000005
図８Ａは、本開示の原理を３つの入力を有する論理ゲートにまで広げる。図８Ｂは、二対の分岐および逆分岐ゲートを使用する図８Ａのトフォリ実装を記号的に示す。図８Ａと同様に、分岐論理ゲートへの入力は、Ａ、Ｂ、Ｃ、！Ａ、！Ｂおよび！Ｃを含む。本明細書に開示される原理に従って、分岐論理ゲート８２０を配線することができる。論理ゲート８２２および８２４は、逆分岐ゲートを規定し、論理ゲート８２６は、出力Ａ、Ｂ、Ｔ、！Ａ、！Ｂおよび！Ｔを提供する分岐ゲートを規定する。
【００５８】
図８Ｃは、本発明の原理を使用して構成することができる、可逆二重レールフレドキンゲートを記号的に示す。論理ユニット８３０への入力は、Ａ、Ｂ、Ｃ、！Ｃ、！Ｂおよび！Ａを含む。出力は、Ａ’、Ｂ’、Ｃ、！Ｃ、！Ｂ’および！Ａ’であり、Ａ’、Ｂ’、！Ｂ’および！Ａ’は、以下の式で規定される。
【００５９】
【化５】
0005442110.tif 000006
図８Ｄは、二対の分岐および逆分岐ゲートを使用する図８Ｃの可逆二重レール論理実装を記号的に示す。論理ゲート８４０および８４６は、本明細書において提示されるものと同様の分岐論理ゲートを規定する。論理ゲート８４２および８４６は、逆分岐ゲートを規定する。論理ゲート８４０への入力は、Ｃ、Ｂ、Ａ、！Ｃ、！Ｂおよび！Ａを含む。論理ゲート８４６の出力は、Ｃ、Ｂ’、Ａ’、！Ｃ、！Ｂ’および！Ａ’を含む。
【００６０】
図９は、本発明の原理に従って、連結ゲートを使用して実装された可逆二重レールトフォリゲートを記号的に示す。論理ゲート９１０への入力は、Ａ、１、！Ａおよび０を含む。論理ゲート９１５への入力は、Ｃおよび！Ｃである。論理ゲート９２０への入力は、Ｂおよび！Ｂであり、論理ゲート９４５への入力は、１および０である。論理ゲート９３０の出力は、Ｔおよび！Ｔであり、Ｔおよび！Ｔは、上記の式（１）および（２）に従って規定される。論理ユニット９４０の出力は、Ａ、１、！Ａおよび０であり、論理ゲート９６５の出力は、１および０である。図９において、二重線で表される接続線は、信号エネルギーの２倍を提供するための大きなコネクタである。図９は、開示された原理に従う連結ゲートを、可逆汎用二重レールゲートを形成するために使用することができることを示す。
【００６１】
本開示の原理を、本明細書に示される例示的な実施形態に関して例証したが、本開示の原理はそれらに限定されず、それらの任意の変更例、変型例、または置換例を含む。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図９】
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