(57)【特許請求の範囲】
【請求項１】
交互に配置された複数のドレイン領域および複数のソース領域と、前記複数のドレイン領域および複数のソース領域のうち隣り合うドレイン領域とソース領域の間に配置されたゲート電極と、前記複数のドレイン領域、前記複数のソース領域および前記ゲート電極の周囲に配置された基板コンタクトとを備えた、複数のトランジスタが一体化した構造を有するＥＳＤ保護用のＭＯＳトランジスタにおいて、
前記複数のドレイン領域は外部接続端子と電気的に接続され、
前記複数のソース領域はグランド電位供給ラインと電気的に接続されており、
前記複数のドレイン領域の各々に形成されたサリサイド金属と直近のゲート電極との距離が、前記基板コンタクトのうちで最も近くにある基板コンタクトからの位置に応じて、前記位置が遠くなるほど前記距離が連続的に短くなるように形成されている半導体装置であって、
前記複数のドレイン領域上のコンタクトが各々のドレイン領域において複数列ある場合において、前記サリサイド金属の端と前記コンタクトを形成しているコンタクトホールとの距離が一定になるように前記コンタクトホールが配置されていることを特徴とする半導体装置。
【請求項２】
交互に配置された複数のドレイン領域および複数のソース領域と、前記複数のドレイン領域および複数のソース領域のうち隣り合うドレイン領域とソース領域の間に配置されたゲート電極と、前記複数のドレイン領域、前記複数のソース領域および前記ゲート電極の周囲に配置された基板コンタクトとを備えた、複数のトランジスタが一体化した構造を有するＥＳＤ保護用のＭＯＳトランジスタにおいて、
前記複数のドレイン領域は外部接続端子と電気的に接続され、
前記複数のソース領域はグランド電位供給ラインと電気的に接続されており、
前記複数のドレイン領域の各々に形成されたサリサイド金属と直近のゲート電極との距離が、前記外部端子からの位置に応じて、前記位置が遠くなるほど前記距離が短く形成されていることを特徴とする半導体装置。
【請求項３】
前記複数のドレイン領域上のコンタクトが各々のドレイン領域において複数列ある場合において、前記サリサイド金属の端と前記コンタクトを形成しているコンタクトホールとの距離が一定になるように前記コンタクトホールが配置されていることを特徴とする請求項２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチフィンガータイプ（櫛形）のＭＯＳ型トランジスタをＥＳＤ保護素子として使用する半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳ型トランジスタを有する半導体装置では、外部接続用の端子（ＰＡＤ）からの静電気による内部回路の破壊を防止するためのＥＳＤ保護素子として、Ｎ型ＭＯＳトランジスタのゲート電位をグランド（Ｖｓｓ）に固定してオフ状態として設置する、いわゆるオフトランジスタが知られている。
【０００３】
オフトランジスタは、他ロジック回路などの内部回路を構成するＭＯＳ型トランジスタと異なり、一時に多量の静電気による電流を流しきる必要があるため、数百ミクロン程度の大きなゲート幅（Ｗ幅）を有するトランジスタで形成されることが多い。
【０００４】
このため、オフトランジスタは占有面積の省略化のために、複数のドレイン領域、ソース領域、ゲート電極を櫛形に組み合わせたマルチフィンガータイプの形態を取ることが多い。
【０００５】
しかしながら、複数のトランジスタを組み合わせた構造をとることにより、ＥＳＤ保護用のＭＯＳトランジスタ全体で均一な動作をさせることは難しく、例えば外部接続端子からの距離が近い部分、または配線抵抗と配線間の抵抗の合計の小さい部分に電流集中が起こり、本来のＥＳＤ保護機能を十分に発揮できずに一極にストレスが集中して破壊してしまうことがある。
【０００６】
この改善策として、外部接続端子からの距離に応じて、または基板コンタクトからの距離に応じて、特にドレイン領域上のサリサイド化を防ぐサリサイドブロックの距離を、基板コンタクトからの距離が遠いほど長くして、トランジスタの動作を均一にする工夫をした提案もされている（例えば、特許文献１参照。）
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１１６０４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、例えばオフトランジスタの動作を均一にしようとゲート幅を小さくすると、十分な保護機能を果たせなくなってしまう。また上記特許文献１では、基板コンタクトからの距離に応じて、ドレイン領域上における、サリサイド化を防ぐサリサイドブロックからゲート電極までの距離を調節することにより、高抵抗領域の長さをコントロールして、局所的にトランジスタの動作速度を調整するものであるが、基板コンタクトに近いほどサリサイドブロック長が、短いという特徴を有するために、外部接続端子に近いオフトランジスタのゲート電極とドレイン領域上のサリサイド金属間の抵抗がサリサイドブロック長に応じて小さいことにより、オフトランジスタのゲート電極幅全体で動作することなく、外部接続端子に近い一部分で一極集中的な破壊を起こしてしまう課題を有している。特に近年の高融点金属を含む配線による配線の低抵抗化で、サージの伝播スピードがさらに速くなり、逆に一部のドレイン領域上のサリサイド領域にサージが集中してしまい、オフトランジスタのゲート電極幅全体で動作しないという問題を有している。また、ドレイン領域上における、サリサイドブロックとゲート電極間の距離が一定の場合においても、外部接続端子に近いゲート電極とドレイン間の一部分で一極集中的な破壊を起こしてしまうという問題を有している。図５は、ＥＳＤサージ印加破壊後にオフトランジスタの破壊箇所を特定した顕微鏡写真である。図の中で丸線に囲まれた箇所がサージにより破壊された箇所を示す。図５に示すとおり、外部接続端子に近く、ゲート電極とドレイン間の一部分で一極的に破壊していることが判る。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明は半導体装置を以下のように構成した。
複数のドレイン領域と複数のソース領域が交互に配置され、前記ドレイン領域と前記ソース領域の間にゲート電極が配置された、複数のトランジスタが一体化した構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタにおいて、ドレイン領域は外部接続端子と電気的に接続され、ソース領域はグランド電位供給ラインと電気的に接続されており、ドレイン領域上に設けられるサリサイドブロックを基板コンタクトからの距離に応じて遠くなるほどに、ゲート電極とコンタクト数の比に応じて、短くなるように長さを変えて形成する。
【００１０】
また、ドレイン領域上のサリサイドブロックを、外部接続端子から遠くなるほどに、長くなるように長さ変えて形成する。
【００１１】
また、ドレイン領域上に２列以上のコンタクトを設置する場合において、前述のサリサイドブロックとコンタクトホールとの距離を一定に保つように配置する。
【発明の効果】
【００１２】
以上説明したように、本発明によれば、これらの手段によって、高融点金属を含む高速配線多層配線を使用してトランジスタに導入されるＥＳＤサージがオフトランジスタのチャネル幅方向と垂直の方向から導入される場合においても、ＥＳＤ保護用のＭＯＳトランジスタのマルチフィンガー全体で均一に動作させることができるようにした。
【００１３】
このため、十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＭＯＳトランジスタを有する半導体装置を得ることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明による半導体装置のＥＳＤ保護用のＭＯＳトランジスタの第１の実施例を示す模式的平面図である。
【図２】本発明による半導体装置のＥＳＤ保護用のＭＯＳトランジスタの第２の実施例を示す模式的平面図である。
【図３】本発明による半導体装置のＥＳＤ保護用のＭＯＳトランジスタの第３の実施例を示す模式的平面図である。
【図４】本発明による半導体装置のＥＳＤ保護用のＭＯＳトランジスタの第４の実施例を示す模式的平面図である。
【図５】従来のＥＳＤ保護用のＭＯＳトランジスタのＥＳＤサージ印加後に破壊箇所を特定した際の顕微鏡写真である。
【発明を実施するための形態】
【００１５】
本発明を実施するための形態について図面を参照して説明する。
【実施例１】
【００１６】
図１は、本発明による半導体装置のＥＳＤ保護用のＭＯＳトランジスタの第１の実施例を示す模式的平面図である。
【００１７】
高濃度不純物領域からなる第１のソース領域１０１と第１のドレイン領域３０１が形成されており、第１のソース領域１０１と第１のドレイン領域３０１の間には、図示しないがシリコン酸化膜などからなるゲート絶縁膜が設けられ、その上面にポリシリコンなどからなるゲート電極２０１が形成されている。続いて、繰り返しパターン的に、第１のドレイン領域３０１からゲート電極２０１を介して第２のソース領域１０２、またゲート電極２０１を介して第２のドレイン領域３０２、さらにゲート電極２０１を介して第３のソース領域１０３、またゲート電極２０１を介して第３のドレイン領域３０３、さらにゲート電極２０１を介して第４のソース領域１０４が形成されている。各ドレイン領域上とソース領域上には、サリサイド化を防ぐサリサイドブロックにより、ゲート電極２０１から一定の距離をもつサリサイド金属領域４０１が形成されている。
【００１８】
実施例においては、ソース領域を４つ、ドレイン領域を３つ、ゲート電極を６つ配置した形の例を示した。ＭＯＳトランジスタとしては６つのものが組み合わさった形である。
【００１９】
簡単のため図示は省略するが、第１のソース領域１０１、第２のソース領域１０２、第３のソース領域１０３、および第４のソース領域１０４には、高融点金属を含むメタル材料などで形成され太く低抵抗な配線で形成されるグランド電位供給ラインに接続された高融点金属を含む材料などで形成されたメタル配線によりグランド電位が供給される。メタル配線は、ＥＳＤ保護用のＭＯＳトランジスタのチャネル幅方向と垂直な向きでグランド電位供給ラインから配線されており、図示しないが、ビアホールなどを介して、高融点金属を含む材料などからなるメタル配線と接続され、第１のソース領域１０１、第２のソース領域１０２、第３のソース領域１０３、および第４のソース領域１０４へコンタクトホール５０１を介して接続される。
【００２０】
一方、外部接続端子８０１には、高融点金属を含む材料などからなる（第１の）メタル配線６０１が接続され、第１のドレイン領域３０１、第２のドレイン領域３０２、および第３のドレイン領域３０３に導入される。そしてコンタクトホール５０１を介して第１のドレイン領域３０１、第２のドレイン領域３０２、および第３のドレイン領域３０３と第１のメタル配線６０１が接続されている。
【００２１】
図１に示した第１の実施例においては、ＥＳＤ保護用のＭＯＳトランジスタのドレイン領域上のサリサイドブロックについて、ゲート電極２０１からの距離を、基板コンタクト７０１から遠ざかるほどに、短くするように形成している。ゲート電極２０１の中央付近でサリサイド金属領域４０１との距離が短くなるように工夫されている。
【００２２】
例えば、本発明では説明省略のために、コンタクトホール５０１が１列の場合について説明しているが、そのコンタクトホール５０１が基板コンタクト７０１から、１番近いドレイン領域上のコンタクトホール５０１とゲート電極２０１間のサリサイドブロックとの距離を１０μｍとした場合に、基板コンタクトから１０番目のコンタクトホールとゲート電極２０１との距離を９μｍとして抵抗差を設けるようにした（算出例：距離＝〔１０−（基板コンタクトからの個数÷１０）〕）。同様に２０番目であれば、８μｍという条件でドレイン領域上のサリサイドブロックの距離を形成した。なお、距離の設定については、使用される半導体素子のＥＳＤ特性が最大となるように自由に設定されてよい。
【実施例２】
【００２３】
図２は、本発明による半導体装置のＥＳＤ保護用の型ＭＯＳトランジスタの第２の実施例を示す模式的平面図である。本説明では省略のため、図１と対応する部分には同じ番号が付してある。
【００２４】
図１に示した第１の実施例と異なる点は、ドレイン領域上のサリサイド化を防ぐサリサイドブロックの距離の取り方である。図１に示した第１の実施例では、基板コンタクト７０１からの距離に応じて設置されて、基板コンタクト７０１に近いコンタクトホール５０１とゲート電極２０１の間のサリサイドブロックとの距離が長く、基板コンタクト７０１から１番遠いコンタクトホール５０１とゲート電極２０１の間のサリサイドブロックとの距離が短くなるようにサリサイドブロックを形成した。
【００２５】
一方、図２に示した第２の実施においては、外部接続端子８０１からの距離に応じて設置されている。これは外部接続端子８０１に近いコンタクトホール５０１とゲート電極２０１の間のサリサイドブロックとの距離が長く、外部接続端子から１番遠いコンタクトホール５０１とゲート電極２０１の間のサリサイドブロックとの距離が短くなるようにサリサイドブロックを形成した。すなわち外部接続端子８０１に近いほどコンタクトホール５０１とゲート電極２０１間の抵抗を高くし、外部接続端子８０１から遠いほどコンタクトホール５０１とゲート電極２０１間の抵抗を小さくして、ＥＳＤサージが印加された場合にゲート電極幅全体でオフトランジスタが動作するように配置した。
【実施例３】
【００２６】
図３は、本発明による半導体装置のＥＳＤ保護用のＭＯＳトランジスタの第３の実施例を示す模式的平面図である。第１の実施例と同じ説明は省略し、異なる点において説明を行なう。
【００２７】
図１に示した第１の実施例と異なる点は、コンタクトホール５０１が複数列配置される例についての、コンタクトホール５０１の配置位置である。第１の実施例では、１列に配置されるコンタクトホール５０１のため、サリサイド化を防ぐサリサイドブロックとの距離は固定されておらず、ドレイン領域上の中央に配置されていたが、第３の実施例においては、複数列配置されるコンタクトホール５０１とサリサイド金属領域４０１端との距離を一定にするように配置した。
【００２８】
なお、固定される距離の設定については、使用される半導体素子のＥＳＤ特性が最大となるような寸法を自由に設定されてよい。
【実施例４】
【００２９】
図４は、本発明による半導体装置のＥＳＤ保護用のＭＯＳトランジスタの第４の実施例を示す模式的平面図である。本説明では省略のため、２列のコンタクトホールを有するオフトランジスタを例に挙げて図示する。第２の実施例と同じ説明は省略し、異なる点において説明を行なう。図２に示した第２の実施例と異なる点は、コンタクトホール５０１が複数列配置される例についての、コンタクトホール５０１の配置位置である。
【００３０】
第２の実施例では、一列に配置されるコンタクトホール５０１のため、サリサイド化を防ぐサリサイドブロックとの距離は固定されておらず、ドレイン領域上の中央に配置されていたが、第４の実施例においては、複数列配置される全てのコンタクトホール５０１とサリサイド金属領域４０１端との距離を一定にするように配置した。
【００３１】
なお、固定される距離の設定については、使用される半導体素子のＥＳＤ特性が最大となるような寸法を自由に設定されてよい。
【符号の説明】
【００３２】
１０１  第１のソース領域
１０２  第２のソース領域
１０３  第３のソース領域
１０４  第４のソース領域
２０１  ゲート電極
３０１  第１のドレイン領域
３０２  第２のドレイン領域
３０３  第３のドレイン領域
４０１  サリサイド金属領域
５０１  コンタクトホール
６０１  （第１の）メタル配線
７０１  基板コンタクト
８０１  外部接続端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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