(57)【特許請求の範囲】
【請求項１】
印加されるアナログ信号の大きさに応じて、出力するパルス信号の遅延時間が変化する論理素子からなる反転回路が奇数段連結され、最終段の前記反転回路からの出力信号が初段の前記反転回路に入力されると共に、任意の段の前記反転回路からの出力信号が１段後の前記反転回路と任意の後段の前記反転回路との双方に入力されるパルス走行回路と、
前記パルス走行回路から出力される前記パルス信号の走行位置を検出し、前記走行位置に応じた論理信号を生成する第１のパルス走行位置検出回路と、
前記パルス走行回路から出力される前記パルス信号の周回数を検出し、前記周回数に応じた論理信号を生成する第２のパルス走行位置検出回路と、
前記第１のパルス走行位置検出回路及び前記第２のパルス走行位置検出回路から出力される論理信号を合成し、前記アナログ信号の大きさに応じたデジタル信号を生成するデジタル信号生成回路とを有し、
前記パルス走行回路は、Ｎ（Ｎ：自然数）周期目に前記パルス信号が走行する前記反転回路の数と、Ｎ＋１周期目に前記パルス信号が走行する前記反転回路の数との総和が２のべき乗となるように構成されることを特徴とするＡ／Ｄ変換回路。
【請求項２】
前記パルス走行回路は、任意の段の前記反転回路からの出力信号が１段後の前記反転回路と３段後の前記反転回路との双方に入力されることを特徴とする請求項１に記載のＡ／Ｄ変換回路。
【請求項３】
前記反転回路は、全てＮＯＲ回路で構成されることを特徴とする請求項１に記載のＡ／Ｄ変換回路。
【請求項４】
前記反転回路は、全てＮＡＮＤで構成されることを特徴とする請求項１に記載のＡ／Ｄ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号を時間領域でデジタル信号に変換するＡ／Ｄ変換回路に関する。
【背景技術】
【０００２】
従来、電源電圧として印加されるアナログ信号（アナログ入力信号）の大きさに応じてパルス信号の遅延時間が変化する論理素子からなる反転回路を用いて、アナログ信号を時間領域でデジタル信号に変換する技術がある。例えば、特許文献１には、２のべき乗個の反転回路が連結され、パルス信号が周回するように構成されたリングオシレータからパルス信号の走行位置と周回数を検出し、検出したパルス信号の走行位置と周回数からアナログ信号の大きさに応じたデジタル信号を生成するパルス位相差符号化回路が開示されている。
【０００３】
図１２は、特許文献１のパルス位相差符号化回路の構成を示している。図１２に示すパルス位相差符号化回路２００は、リングオシレータ４０と、パルスセレクタ＆エンコーダ４１と、カウンタ＆ラッチ４２と、マルチプレクサ４３と、から構成されている。
【０００４】
リングオシレータ４０は、２のべき乗段（３２段）の反転回路（ＮＡＮＤ１、ＩＮＶ２〜ＩＮＶ３１、ＮＡＮＤ３２）が直列に連結された構成を有する。これらの反転回路は、ＮＡＮＤ１、ＩＮＶ２〜ＩＮＶ３１、ＮＡＮＤ３２の順に接続されている。ＮＡＮＤ１の一方の入力端子には外部から供給される駆動信号ＰＡが入力され、他方の入力端子にはＮＡＮＤ３２からの出力信号が入力される。ＮＡＮＤ３２の一方の入力端子にはＩＮＶ１８からの出力信号が入力され、他方の入力端子にはＩＮＶ３１からの出力信号が入力される。したがって、リングオシレータ４０に入力された駆動信号ＰＡに基づくパルス信号が、リングオシレータ４０を構成する反転回路を周回する。また、リングオシレータ４０を構成する全ての反転回路の最高電位には外部から供給されるアナログ入力信号ＶＡが印加され、最低電位にはＧＮＤが印加される。
【０００５】
パルスセレクタ＆エンコーダ４１は、リングオシレータ４０を構成する各反転回路からの出力信号Ｄ１〜Ｄ３２に基づいて、リングオシレータ４０を走行するパルス信号の走行位置を、外部から供給される制御信号ＰＢに同期して検出し、エンコードした後、後段のマルチプレクサ４３へ出力する。パルスセレクタ＆エンコーダ４１から出力される、エンコード後の走行位置を示す出力信号Ｄ３３は、例えば４ビットのデジタル信号である。
【０００６】
カウンタ＆ラッチ４２は、ＮＡＮＤ３２からの出力信号Ｄ３２に基づいて、リングオシレータ４０を走行するパルス信号の周回数（出力信号Ｄ３２から検出されるパルス信号の数）を、外部から供給される制御信号ＰＢに同期して検出し、後段のマルチプレクサ４３へ出力する。カウンタ＆ラッチ４２から出力される、周回数を示す出力信号Ｄ３４は、例えば６ビットのデジタル信号である。
【０００７】
マルチプレクサ４３は、パルスセレクタ＆エンコーダ４１が検出したパルス信号の走行位置（Ｄ３３）を下位ビットとし、カウンタ＆ラッチ４２が検出したパルス信号の周回数（Ｄ３４）を上位ビットとして出力信号Ｄ３３及び出力信号Ｄ３４を合成し、外部から供給される制御信号ＰＢに同期して、アナログ入力信号ＶＡの大きさに応じたデジタル信号を生成すると共に、図示しない後段回路へ出力する。マルチプレクサ４３から出力されるデジタル信号ＤＡは、例えば１０ビットの信号である。
【０００８】
なお、特許文献１の図３に示すパルス位相差符号化回路４と、図１２に示すパルス位相差符号化回路２００との構成の対応関係は、以下の通りである。
偶数段リングオシレータ２＝リングオシレータ４０
パルスセレクタ６、及びエンコーダ８＝パルスセレクタ＆エンコーダ４１
カウンタ１０、及びラッチ１２＝カウンタ＆ラッチ４２
マルチプレクサ１８＝マルチプレクサ４３
【０００９】
２のべき乗段（３２段）の反転回路で構成されたリングオシレータ４０にパルス信号を安定的に周回させるためには、図１３及び図１４に示すように、リングオシレータ４０に２つのパルス信号（メインパルス、リセットパルス）を併走させる必要がある。図１３及び図１４は、リングオシレータ４０を構成する各反転回路の論理状態を示している。図１３及び図１４の最上段に記載されている１，２〜３１，３２の数字はそれぞれＮＡＮＤ１、ＩＮＶ２〜ＩＮＶ３１、ＮＡＮＤ３２に対応している。
【００１０】
メインパルスとは、外部から供給される駆動信号ＰＡが「Ｈ」レベルである期間中に、ＮＡＮＤ１を基点としてＮＡＮＤ３２までの全ての反転回路を繰り返し走行するパルス信号である。また、リセットパルスとは、外部から供給される駆動信号ＰＡが「Ｈ」レベルである期間中に、ＮＡＮＤ３２を基点としてＩＮＶ３１までの全ての反転回路を１周期のみ走行するパルス信号であって、メインパルスの走行によって反転した各反転回路の論理状態を初期状態にリセットするためのパルスを示す。なお、リセットパルスが１周期のみ走行するとは、リセットパルスが１周期ごとに消滅し、メインパルスによって新たに生成されることを意味する。
【００１１】
具体的には、時刻０で各反転回路は、図１３に示す論理状態の信号を出力する。時刻１では、駆動信号ＰＡによってＮＡＮＤ１の出力が「Ｈ」レベルから「Ｌ」レベルに反転し、メインパルスが１周目の走行を開始する。時刻１９では、時刻１８でＩＮＶ１８が出力した「Ｈ」レベルのメインパルスによってＮＡＮＤ３２の出力が「Ｈ」レベルから「Ｌ」レベルに反転することによってリセットパルスが生成され、リセットパルスが走行を開始する。
【００１２】
時刻３３では、時刻３２でＮＡＮＤ３２が出力した「Ｈ」レベルのメインパルスによってＮＡＮＤ１の出力が「Ｈ」レベルから「Ｌ」レベルに反転し、メインパルスが２周目の走行を開始する。時刻５１では、時刻５０でＩＮＶ１８が出力した「Ｈ」レベルのメインパルス、及びＩＮＶ３１が出力した「Ｈ」レベルのリセットパルスによってＮＡＮＤ３２の出力が「Ｈ」レベルから「Ｌ」レベルに反転することによって新たにリセットパルスが生成され、リセットパルスが走行を開始する。以降も、上記と同様にメインパルスとリセットパルスがリングオシレータ４０を走行する。
【００１３】
上記のように、メインパルスは、それ自体の走行によってＮＡＮＤ３２の出力が「Ｌ」レベルから「Ｈ」レベルに反転することによって、ＮＡＮＤ１を基点としてＮＡＮＤ３２までの全ての反転回路を繰り返し走行する。一方、リセットパルスは、メインパルスの走行によってＩＮＶ１８の出力が「Ｌ」レベルから「Ｈ」レベルに反転することによって、ＮＡＮＤ３２を基点としてＩＮＶ３１までの全ての反転回路を１周期のみ走行する。
【００１４】
奇数個の反転回路を直列に接続し、最終段の反転回路からの出力信号を初段の反転回路に入力させるように構成した場合、１つのパルス信号を周回させることによって発振動作を行うことができる。しかし、偶数個の反転回路を直列に接続し、最終段の反転回路からの出力信号を初段の反転回路に入力させるように構成した場合、１つのパルス信号を周回させても、各反転回路の論理状態が固定されてしまい、発振動作を行うことができない。そこで、偶数個の反転回路を直列に接続し、最終段の反転回路からの出力信号を初段の反転回路に入力させるように構成した場合には、上記のように２つのパルス信号（メインパルス、リセットパルス）を走行させることによって、発振動作を行えるようになっている。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特許第３４５５９８２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
２つのパルス信号を走行させ、リングオシレータ４０が発振動作を行うためには、リセットパルスの走行開始に係る反転動作において、ＩＮＶ３１の論理状態がＩＮＶ１８の論理状態よりも先に確定する必要がある。例えば、図１４の時刻５０でＩＮＶ１８とＩＮＶ３１の両方の出力が「Ｌ」レベルから「Ｈ」レベルに反転することによって、時刻５１でＮＡＮＤ３２の出力が「Ｈ」レベルから「Ｌ」レベルに反転し、リセットパルスが走行を開始している。しかし、ＩＮＶ３１の出力がＩＮＶ１８の出力よりも先に「Ｈ」レベルになるという関係が成り立たなければリセットパルスは消滅し、リングオシレータ４０は発振動作を行うことができない。
【００１７】
このため、図１７及び図１８に示すように、偶数段目の反転回路では、入力信号が「Ｌ」レベルから中点電位となった後、出力信号が「Ｈ」レベルから中点電位となるまでの時間（以下、TpdHL）よりも、入力信号が「Ｈ」レベルから中点電位となった後、出力信号が「Ｌ」レベルから中点電位となるまでの時間（以下、TpdLH）の方が長くなるように設定されている。なお、図１７はＩＮＶ２、ＩＮＶ４、・・・、ＩＮＶ３０に対応し、図１８はＮＡＮＤ３２に対応する。また、図１５及び図１６に示すように、奇数段目の反転回路では、TpdHLよりも、TpdLHの方が短くなるように設定されている。なお、図１５はＩＮＶ３、ＩＮＶ５、・・・、ＩＮＶ３１に対応し、図１６はＮＡＮＤ１に対応する。
【００１８】
図１５〜図１８に示す設定により、反転回路の入力信号が「Ｈ」レベルから「Ｌ」レベルに変化するとき、その反転回路の出力信号は「Ｌ」レベルから「Ｈ」レベルに変化するが、このときの反転回路における遅延時間（TpdLH）は偶数段目の反転回路よりも奇数段目の反転回路のほうが短くなるように設定されている。また、反転回路の入力信号が「Ｌ」レベルから「Ｈ」レベルに変化するとき、その反転回路の出力信号は「Ｈ」レベルから「Ｌ」レベルに変化するが、このときの反転回路における遅延時間（TpdHL）は奇数段目の反転回路よりも偶数段目の反転回路のほうが短くなるように設定されている。このため、前段の反転回路の出力が「Ｌ」レベルから「Ｈ」レベルに反転する場合、ＩＮＶ３１の出力がＩＮＶ１８の出力よりも先に「Ｈ」レベルになる。
【００１９】
TpdHL ＞TpdLHの場合、「Ｈ」レベルの期間は「Ｌ」レベルの期間よりも長く、TpdLH＞TpdHLの場合、「Ｈ」レベルの期間は「Ｌ」レベルの期間よりも短い。図１９（ａ）は奇数段の反転回路における「Ｈ」レベルの期間と「Ｌ」レベルの期間を示し、図１９（ｂ）は偶数段の反転回路における「Ｈ」レベルの期間と「Ｌ」レベルの期間を示している。図１９に示す例では、偶数段目の反転回路における「Ｈ」レベルの期間をＴＨ１、「Ｌ」レベルの期間をＴＬ１、奇数段目の反転回路における「Ｈ」レベルの期間をＴＨ２、「Ｌ」レベルの期間ＴＬ２とすると、ＴＨ１≠ＴＬ１、ＴＨ２≠ＴＬ２かつＴＨ１≠ＴＨ２、ＴＬ１≠ＴＬ２である。
【００２０】
パルスセレクタ＆エンコーダ４１は、各反転回路からの出力信号Ｄ１〜Ｄ３２に基づいて、各反転回路の論理状態すなわちパルス信号の走行位置を、外部から供給される制御信号ＰＢに同期して時間的に等間隔で検出する。しかし、上記のような各反転回路におけるTpdLH とTpdHLの違いのため、偶数段目と奇数段目の反転回路を一組とした単位を最小単位とし、その最小単位の回路の出力からパルス信号の走行位置を検出しなければ、パルス信号の走行位置を時間的に等間隔で検出することができない。すなわち、特許文献１のリングオシレータ４０は、３２段の反転回路で構成されているが、パルス信号の走行位置を１６段の反転回路でしか検出することができない。
【００２１】
本発明は、上述した課題に鑑みてなされたものであって、パルス信号の走行位置を各反転回路単位で検出することにより、Ａ／Ｄ変換精度を向上することができるＡ／Ｄ変換回路を提供することを目的とする。
【課題を解決するための手段】
【００２２】
本発明は、上記の課題を解決するためになされたもので、印加されるアナログ信号の大きさに応じて、出力するパルス信号の遅延時間が変化する論理素子からなる反転回路が奇数段連結され、最終段の前記反転回路からの出力信号が初段の前記反転回路に入力されると共に、任意の段の前記反転回路からの出力信号が１段後の前記反転回路と任意の後段の前記反転回路との双方に入力されるパルス走行回路と、前記パルス走行回路から出力される前記パルス信号の走行位置を検出し、前記走行位置に応じた論理信号を生成する第１のパルス走行位置検出回路と、前記パルス走行回路から出力される前記パルス信号の周回数を検出し、前記周回数に応じた論理信号を生成する第２のパルス走行位置検出回路と、前記第１のパルス走行位置検出回路及び前記第２のパルス走行位置検出回路から出力される論理信号を合成し、前記アナログ信号の大きさに応じたデジタル信号を生成するデジタル信号生成回路とを有し、前記パルス走行回路は、Ｎ（Ｎ：自然数）周期目に前記パルス信号が走行する前記反転回路の数と、Ｎ＋１周期目に前記パルス信号が走行する前記反転回路の数との総和が２のべき乗となるように構成されることを特徴とするＡ／Ｄ変換回路である。
【００２３】
また、本発明のＡ／Ｄ変換回路において、前記パルス走行回路は、任意の段の前記反転回路からの出力信号が１段後の前記反転回路と３段後の前記反転回路との双方に入力されることを特徴とする。
【００２４】
また、本発明のＡ／Ｄ変換回路において、前記反転回路は、全てＮＯＲ回路で構成されることを特徴とする。
【００２５】
また、本発明のＡ／Ｄ変換回路において、前記反転回路は、全てＮＡＮＤで構成されることを特徴とする。
【発明の効果】
【００２６】
本発明によれば、パルス信号の走行位置を各反転回路単位で検出することにより、Ａ／Ｄ変換精度を向上することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施形態によるＡ／Ｄ変換回路の構成を示すブロック図である。
【図２】本発明の一実施形態における反転回路の特性を示す参考図である。
【図３】本発明の一実施形態における反転回路の特性を示す参考図である。
【図４】本発明の一実施形態によるＡ／Ｄ変換回路の動作を示すタイミングチャートである。
【図５】本発明の一実施形態におけるパルス信号の走行位置のデコード方法を示す参考図である。
【図６】本発明の一実施形態によるＡ／Ｄ変換回路（変形例）の構成を示すブロック図である。
【図７】本発明の一実施形態によるＡ／Ｄ変換回路（変形例）の構成を示すブロック図である。
【図８】本発明の一実施形態によるＡ／Ｄ変換回路（変形例）の構成を示すブロック図である。
【図９】本発明の一実施形態によるＡ／Ｄ変換回路（変形例）の構成を示すブロック図である。
【図１０】本発明の一実施形態における反転回路の特性を示す参考図である。
【図１１】本発明の一実施形態によるＡ／Ｄ変換回路（変形例）の動作を示すタイミングチャートである。
【図１２】従来のパルス位相差符号化回路の構成を示すブロック図である。
【図１３】従来のパルス位相差符号化回路における反転回路の論理状態を示す参考図である。
【図１４】従来のパルス位相差符号化回路における反転回路の論理状態を示す参考図である。
【図１５】従来の反転回路の特性を示す参考図である。
【図１６】従来の反転回路の特性を示す参考図である。
【図１７】従来の反転回路の特性を示す参考図である。
【図１８】従来の反転回路の特性を示す参考図である。
【図１９】従来の反転回路の特性を示す参考図である。
【発明を実施するための形態】
【００２８】
以下、図面を参照し、本発明の実施形態を説明する。図１は、本発明の一実施形態によるＡ／Ｄ変換回路の構成を示している。図１に示すＡ／Ｄ変換回路１００は、パルス走行回路１０と、パルス走行位置検出回路１１と、パルス走行位置検出回路１２と、デジタル信号生成回路１３と、から構成されている。
【００２９】
パルス走行回路１０は、奇数段（図１では９段）の反転回路（ＮＯＲ１、ＩＮＶ２〜ＩＮＶ８、ＮＯＲ９）が直列に連結された構成を有する。これらの反転回路は、ＮＯＲ１、ＩＮＶ２〜ＩＮＶ８、ＮＯＲ９の順に接続されている。ＮＯＲ１の一方の入力端子には外部から供給される駆動制御信号ＳｔａｒｔＰが入力され、他方の入力端子にはＮＯＲ９からの出力信号Ｄ９が入力される。ＩＮＶ２の入力端子にはＮＯＲ１からの出力信号Ｄ１が入力される。ＩＮＶ３の入力端子にはＩＮＶ２からの出力信号Ｄ２が入力される。ＩＮＶ４の入力端子にはＩＮＶ３からの出力信号Ｄ３が入力される。ＩＮＶ５の入力端子にはＩＮＶ４からの出力信号Ｄ４が入力される。ＩＮＶ６の入力端子にはＩＮＶ５からの出力信号Ｄ５が入力される。ＩＮＶ７の入力端子にはＩＮＶ６からの出力信号Ｄ６が入力される。ＩＮＶ８の入力端子にはＩＮＶ７からの出力信号Ｄ７が入力される。ＮＯＲ９の一方の入力端子にはＩＮＶ８からの出力信号Ｄ８が入力され、他方の入力端子にはＩＮＶ６からの出力信号Ｄ６が入力される。
【００３０】
したがって、パルス走行回路１０に入力された駆動制御信号ＳｔａｒｔＰに基づくパルス信号は、パルス走行回路１０を構成する反転回路を周回する。また、パルス走行回路１０を構成する全ての反転回路の最高電位には外部から供給されるアナログ入力信号ＶＡが印加され、最低電位にはＧＮＤが印加される。
【００３１】
パルス走行位置検出回路１１は、パルス走行回路１０を構成する各反転回路からの出力信号Ｄ１〜Ｄ９に基づいて、パルス走行回路１０を走行するパルス信号の走行位置を、外部から供給される制御信号ＣＬＫに同期して検出し、エンコードした後、後段のデジタル信号生成回路１３へ出力する。パルス走行位置検出回路１１から出力される、エンコード後の走行位置を示す出力信号Ｄ１０は、例えば４ビットのデジタル信号である。
【００３２】
パルス走行位置検出回路１２は、パルス走行回路１０を走行するパルス信号の周回数（出力信号Ｄ９から検出されるパルス信号の数）を、外部から供給される制御信号ＣＬＫと同期して検出する。また、パルス走行位置検出回路１２は、検出した周回数（Ｄ１１）を後段のデジタル信号生成回路１３へ出力する。パルス走行位置検出回路１２から出力される、周回数を示す出力信号Ｄ１１は、例えば６ビットのデジタル信号である。
【００３３】
デジタル信号生成回路１３は、パルス走行位置検出回路１１が検出したパルス信号の走行位置（Ｄ１０）を下位ビットとし、パルス走行位置検出回路１２が検出したパルス信号の周回数（Ｄ１１）を上位ビットとして出力信号Ｄ１０及び出力信号Ｄ１１を合成し、外部から供給される制御信号ＣＬＫと同期して、アナログ入力信号ＶＡの大きさに応じたデジタル信号ＤＴを生成すると共に、図示しない後段回路へ出力する。デジタル信号生成回路１３から出力されるデジタル信号ＤＴは、例えば１０ビットの信号である。
【００３４】
また、各反転回路（ＮＯＲ１、ＩＮＶ２〜ＩＮＶ８、ＮＯＲ９）は、図２及び図３に示すように、各反転回路の入力信号が「Ｈ」レベルから中点電位となった後、出力信号が「Ｌ」レベルから中点電位となるまでの時間（TpdLH）と、各反転回路の入力信号が「Ｌ」レベルから中点電位となった後、出力信号が「Ｈ」レベルから中点電位となるまでの時間（TpdHL）が略同一となるように設定されている。なお、図２はＩＮＶ２〜ＩＮＶ８に対応し、図３はＮＯＲ１、ＮＯＲ９に対応する。
【００３５】
図２及び図３に示す設定により、入力信号が「Ｈ」レベルから「Ｌ」レベルに変化するとき、及び入力信号が「Ｌ」レベルから「Ｈ」レベルに変化するときのいずれにおいても、各反転回路における遅延時間が略等しくなる。これにより、パルス信号の走行間隔（各反転回路の出力信号におけるＨ期間とＬ期間）が等しくなり、各反転回路の出力信号からパルス信号の走行位置を時間的に等間隔で検出することが可能となっている。図２及び図３に示す設定は、各反転回路を構成するトランジスタのサイズを、トランジスタにおけるキャリア移動度に応じて調整する、又は各反転回路間の配線長を等しくすることにより、実現可能である。
【００３６】
次に、以上のように構成されたＡ／Ｄ変換回路１００における動作例について、タイミングチャートを併用して説明する。図４は、本実施形態によるＡ／Ｄ変換回路１００の動作例を示している。
【００３７】
（時刻ＴＳ：パルス走行回路１０のスタンバイ期間）
ＮＯＲ１へ「Ｈ」レベルの駆動制御信号ＳｔａｒｔＰが入力され、パルス走行回路１０の出力信号Ｄ２、Ｄ４、Ｄ６、Ｄ８は「Ｈ」レベル、  出力信号Ｄ１、Ｄ３、Ｄ５、Ｄ７、Ｄ９は「Ｌ」レベルを保持する。
【００３８】
（時刻Ｔ０：パルス走行回路１０の動作開始期間）
ＮＯＲ１へ「Ｌ」レベルの駆動制御信号ＳｔａｒｔＰと、ＮＯＲ９からの「Ｌ」レベルの出力信号が入力され、各反転回路は、アナログ入力信号ＶＡに応じたパルス信号（Ｄ１〜Ｄ９）を出力し始める。また、パルス走行位置検出回路１１及びパルス走行位置検出回路１２へ外部から「Ｈ」レベルの制御信号ＣＬＫが入力され、パルス走行位置検出回路１１は、パルス走行回路１０を走行するパルス信号の走行位置（Ｄ１０）の検出を開始し、パルス走行位置検出回路１２は、パルス走行回路１０を走行するパルス信号の周回数（Ｄ１１）の検出を開始する。
【００３９】
（時刻Ｔ１：パルス走行回路１０の動作期間）
ＮＯＲ１へ「Ｌ」レベルの駆動制御信号ＳｔａｒｔＰと、ＮＯＲ９からの「Ｌ」レベルの出力信号が入力されると、ＮＯＲ１の出力信号Ｄ１は「Ｌ」レベルから「Ｈ」レベルに変化し、他の出力信号（Ｄ２〜Ｄ９）は時刻ＴＳ及び時刻Ｔ０の論理を保持する。
【００４０】
（時刻Ｔ２：パルス走行回路１０の動作期間）
ＩＮＶ２へＮＯＲ１からの「Ｈ」レベルの出力信号Ｄ１が入力されると、ＩＮＶ２の出力信号Ｄ２は「Ｈ」レベルから「Ｌ」レベルに変化し、他の出力信号Ｄ１、Ｄ３〜Ｄ９は時刻Ｔ１の論理を保持する。
【００４１】
（時刻Ｔ３：パルス走行回路１０の動作期間）
ＩＮＶ３へＩＮＶ２からの「Ｌ」レベルの出力信号Ｄ２が入力されると、ＩＮＶ３の出力信号Ｄ３は「Ｌ」レベルから「Ｈ」レベルに変化し、他の出力信号Ｄ１、Ｄ２、Ｄ４〜Ｄ９は時刻Ｔ２の論理を保持する。
【００４２】
（時刻Ｔ４：パルス走行回路１０の動作期間）
ＩＮＶ４へＩＮＶ３からの「Ｈ」レベルの出力信号Ｄ３が入力されると、ＩＮＶ４の出力信号Ｄ４は「Ｈ」レベルから「Ｌ」レベルに変化し、他の出力信号Ｄ１〜Ｄ３、Ｄ５〜Ｄ９は時刻Ｔ３の論理を保持する。
【００４３】
（時刻Ｔ５：パルス走行回路１０の動作期間）
ＩＮＶ５へＩＮＶ４からの「Ｌ」レベルの出力信号Ｄ４が入力されると、ＩＮＶ５の出力信号Ｄ５は「Ｌ」レベルから「Ｈ」レベルに変化し、他の出力信号Ｄ１〜Ｄ４、Ｄ６〜Ｄ９は時刻Ｔ４の論理を保持する。
【００４４】
（時刻Ｔ６：パルス走行回路１０の動作期間）
ＩＮＶ６へＩＮＶ５からの「Ｈ」レベルの出力信号Ｄ５が入力されると、ＩＮＶ６の出力信号Ｄ６は「Ｈ」レベルから「Ｌ」レベルに変化し、他の出力信号Ｄ１〜Ｄ５、Ｄ７〜Ｄ９は時刻Ｔ５の論理を保持する。
【００４５】
（時刻Ｔ７：パルス走行回路１０の動作期間）
ＩＮＶ７へＩＮＶ６からの「Ｌ」レベルの出力信号Ｄ６が入力されると、ＩＮＶ７の出力信号Ｄ７は「Ｌ」レベルから「Ｈ」レベルに変化し、他の出力信号Ｄ１〜Ｄ６、Ｄ８、Ｄ９は時刻Ｔ６の論理を保持する。なお、ＮＯＲ９には、ＩＮＶ６からの「Ｌ」レベルの出力信号Ｄ６とＩＮＶ８からの「Ｈ」レベルの出力信号Ｄ８とが入力されているため、ＮＯＲ９の出力信号Ｄ９は「Ｌ」レベルを保持する。
【００４６】
（時刻Ｔ８：パルス走行回路１０の動作期間）
ＩＮＶ８へＩＮＶ７からの「Ｈ」レベルの出力信号Ｄ７が入力されると、ＩＮＶ８の出力信号Ｄ８は「Ｈ」レベルから「Ｌ」レベルに変化し、他の出力信号Ｄ１〜Ｄ７、Ｄ９は時刻Ｔ７の論理を保持する。
【００４７】
（時刻Ｔ９：パルス走行回路１０の動作期間）
ＮＯＲ９へＩＮＶ８からの「Ｌ」レベルの出力信号Ｄ８が入力されると、ＮＯＲ９の出力信号Ｄ９は「Ｌ」レベルから「Ｈ」レベルに変化し、他の出力信号Ｄ１〜Ｄ８は時刻Ｔ８の論理を保持する。
【００４８】
（時刻Ｔ１０：パルス走行回路１０の動作期間）
ＮＯＲ１へＮＯＲ９からの「Ｈ」レベルの出力信号Ｄ９が入力されると、ＮＯＲ１の出力信号Ｄ１は「Ｈ」レベルから「Ｌ」レベルに変化し、他の出力信号Ｄ２〜Ｄ９は時刻Ｔ９の論理を保持する。
【００４９】
（時刻Ｔ１１：パルス走行回路１０の動作期間）
ＩＮＶ２へＮＯＲ１からの「Ｌ」レベルの出力信号Ｄ１が入力されると、ＩＮＶ２の出力信号Ｄ２は「Ｌ」レベルから「Ｈ」レベルに変化し、他の出力信号Ｄ１、Ｄ３〜Ｄ８は時刻Ｔ１０の論理を保持する。
【００５０】
（時刻Ｔ１２：パルス走行回路１０の動作期間）
ＩＮＶ３へＩＮＶ２からの「Ｈ」レベルの出力信号Ｄ２が入力されると、ＩＮＶ３の出力信号Ｄ３は「Ｈ」レベルから「Ｌ」レベルに変化し、他の出力信号Ｄ１、Ｄ２、Ｄ４〜Ｄ９は時刻Ｔ１１の論理を保持する。
【００５１】
（時刻Ｔ１３：パルス走行回路１０の動作期間）
ＩＮＶ４へＩＮＶ３からの「Ｌ」レベルの出力信号Ｄ３が入力されると、ＩＮＶ４の出力信号Ｄ４は「Ｌ」レベルから「Ｈ」レベルに変化し、他の出力信号Ｄ１〜Ｄ３、Ｄ５〜Ｄ８は時刻Ｔ１２の論理を保持する。
【００５２】
（時刻Ｔ１４：パルス走行回路１０の動作期間）
ＩＮＶ５へＩＮＶ４からの「Ｈ」レベルの出力信号Ｄ４が入力されると、ＩＮＶ５の出力信号Ｄ５は「Ｈ」レベルから「Ｌ」レベルに変化し、他の出力信号Ｄ１〜Ｄ４、Ｄ６〜Ｄ９は時刻Ｔ１３の論理を保持する。
【００５３】
（時刻Ｔ１５：パルス走行回路１０の動作期間）
ＩＮＶ６へＩＮＶ５からの「Ｌ」レベルの出力信号Ｄ５が入力されると、ＩＮＶ６の出力信号Ｄ６は「Ｌ」レベルから「Ｈ」レベルに変化し、他の出力信号Ｄ１〜Ｄ５、Ｄ７〜Ｄ８は時刻Ｔ１２の論理を保持する。
【００５４】
（時刻Ｔ１６：パルス走行回路１０の動作期間）
ＩＮＶ７へＩＮＶ６からの「Ｈ」レベルの出力信号Ｄ６が入力されると、ＩＮＶ７の出力信号Ｄ７は「Ｈ」レベルから「Ｌ」レベルに変化する。また、ＩＮＶ６からの「Ｈ」レベルの出力信号Ｄ６とＩＮＶ８からの「Ｌ」レベルの出力信号Ｄ８とがＮＯＲ９に入力されると、ＮＯＲ９の出力信号Ｄ９は「Ｈ」レベルから「Ｌ」レベルに変化し、他の出力信号（Ｄ１〜Ｄ６、Ｄ８）は時刻Ｔ１５の論理を保持する。
【００５５】
パルス走行回路１０を走行するパルス信号は、１周期目（時刻Ｔ１〜時刻Ｔ９の期間からなる奇数周期）はパルス走行回路１０の全ての反転回路（ＮＯＲ１、ＮＯＲ９、ＩＮＶ２〜ＩＮＶ８の９段）を走行するが、２周期目（時刻Ｔ１０〜時刻Ｔ１６の期間からなる偶数周期）はパルス走行回路１０の一部の反転回路（ＮＯＲ１、ＮＯＲ９、ＩＮＶ２〜ＩＮＶ６の７段）のみ走行する。なお、本明細書では、駆動制御信号ＰＡが入力される初段の反転回路であるＮＯＲ１の出力信号の論理が反転してからその論理を保っている期間を一周期とする。
【００５６】
例えば、ＩＮＶ７の出力信号Ｄ７とＮＯＲ９の出力信号Ｄ９に注目する。１周期目においてＩＮＶ７とＮＯＲ９の各出力信号が「Ｌ」レベルから「Ｈ」レベルに変化する時点を比較すると、ＮＯＲ９の出力信号Ｄ９はＩＮＶ７の出力信号Ｄ７に対して反転回路２個分の遅延がある。これに対して、２周期目においてＩＮＶ７とＮＯＲ９の各出力信号は「Ｈ」レベルから「Ｌ」レベルに同時に変化する。このため、１周期目（奇数周期）と２周期目（偶数周期）に走行するパルス走行回路１０の反転回路の総和は１６段、すなわち２のべき乗段となる。
【００５７】
時刻Ｔ１７〜時刻Ｔ３１５までは、時刻Ｔ１〜時刻Ｔ１６までの動作が繰り返し行われるため、説明を省略する。また、時刻Ｔ１７〜時刻Ｔ３１５までの任意の時刻に、外部から供給される制御信号ＣＬＫは「Ｈ」レベルから「Ｌ」レベルへ変化するが、パルス走行回路１０の各出力信号（Ｄ１〜Ｄ９）には影響しない。
【００５８】
（時刻Ｔ３１６：パルス走行回路１０の動作期間）
ＩＮＶ３へＩＮＶ２からの「Ｈ」レベルの出力信号Ｄ２が入力されると、ＩＮＶ３の出力信号Ｄ３は「Ｈ」レベルから「Ｌ」レベルに変位し、他の出力信号Ｄ１、Ｄ２、Ｄ４〜Ｄ９は時刻Ｔ１１の論理を保持する。
【００５９】
また、パルス走行位置検出回路１１及びパルス走行位置検出回路１２へ外部から「Ｈ」レベルの制御信号ＣＬＫが入力され、パルス走行位置検出回路１１は、パルス走行回路１０を走行するパルス信号の走行位置（Ｄ１０）を検出し、パルス走行位置検出回路１２は、パルス走行回路１０を走行するパルス信号の周回数（Ｄ１１）を検出する。より具体的には、パルス走行位置検出回路１１は、パルス走行回路１０の各出力信号Ｄ１〜Ｄ９の論理を保持した上で、隣り合う反転回路の出力信号（例えば、出力信号Ｄ１と出力信号Ｄ２、出力信号Ｄ２と出力信号Ｄ３、・・・、出力信号Ｄ９と出力信号Ｄ１）が同一の論理となっている位置情報（時刻Ｔ３１６では出力信号Ｄ３と出力信号Ｄ４）及び出力信号Ｄ９の論理（時刻Ｔ３１６では「Ｈ」レベル）を検出する。
【００６０】
そして、パルス走行位置検出回路１１は、検出した位置情報の内、前段側の反転回路の出力信号（時刻Ｔ３１６では出力信号Ｄ３）及び出力信号Ｄ９の論理（時刻Ｔ３１６では「Ｈ」レベル）に応じて、パルス信号の走行位置を４ビットにエンコードし、出力信号Ｄ１０としてデジタル信号生成回路１３へ出力する。時刻Ｔ３１６では出力信号Ｄ１０は上位ビット側から１.１.０.０となる。
【００６１】
以下、パルス走行位置検出回路１１によるエンコードの詳細を説明する。上述したように、パルス走行回路１０を走行するパルス信号は１周期目（奇数周期目）に９段の反転回路を通過し、２周期目（偶数周期目）に７段の反転回路を通過する。したがって、パルス信号は１周期目と２周期目を合わせて１６段の反転回路を通過する。
【００６２】
次に、パルス走行位置検出回路１１が検出するパルス信号の走行位置（Ｄ１０）は、
隣り合う反転回路の出力論理が同一論理となる位置と出力論理の２つにより決まる。
例えば、時刻Ｔ３１６では出力信号Ｄ３と出力信号Ｄ４が同一論理となっているが、前段側の出力信号（Ｄ３）とその出力論理（Ｌ）の組み合わせに応じて、図５に示すように走行位置Ｄ１０（走行位置がＤ３で出力論理がＬのため、Ｄ１０は１．１．０．０となる）が決定される。
【００６３】
一方、パルス走行位置検出回路１２は、パルス信号がパルス走行回路を周回した数（偶数周期に出力信号Ｄ９から検出されるパルス信号の数）を検出し、パルス信号が周回した数と反転回路の総段数（１６段）の積を６ビットで算出し、出力信号Ｄ１１としてデジタル信号生成回路１３へ出力する。時刻Ｔ３１６ではパルス信号が周回した数が１９であるため、出力信号Ｄ１１は上位ビット側から０.１.０.０.１.１.０.０.０.０となる。
【００６４】
デジタル信号生成回路１３は、パルス走行位置検出回路１１からの出力信号Ｄ１０を下位ビットとし、パルス走行位置検出回路１２からの出力信号Ｄ１１を上位ビットとして合成したデジタル信号ＤＴを生成し、図示しない後段回路へ出力する。時刻Ｔ３１６ではデジタル信号ＤＴは上位ビット側から０.１.０.０.１.１.１.１.０.０となる。
【００６５】
時刻Ｔ３１７以降は、再度外部から供給される制御信号ＣＬＫが「Ｌ」レベルから「Ｈ」レベルへ変化するまで時刻Ｔ１３以降の動作が繰り返し行われるため、説明を省略する。
【００６６】
上述したように、本実施形態によるＡ／Ｄ変換回路１００では、パルス走行回路１０が９段の反転回路で構成されているが、１周期目にパルス信号が９段の反転回路を通過し、２周期目にパルス信号が７段の反転回路を通過することにより、パルス信号の走行位置を２のべき乗段（１６段）で検出することが可能となる。また、本実施形態によるＡ／Ｄ変換回路１００では、各反転回路のTpdLHとTpdHLを略同一とし、パルス信号の走行間隔（各反転回路の出力信号におけるＨ期間とＬ期間）を等しく設定することにより、パルス信号の走行位置を各反転回路単位（最小単位）で検出することが可能となるため、従来のパルス位相差符号化回路２００と比較して、Ａ／Ｄ変換精度を２倍に向上することができる。言い換えると、パルス信号の走行位置を４ビットで検出するために従来のパルス位相差符号化回路２００では３２段の反転回路が必要であったが、本実施形態によるＡ／Ｄ変換回路１００では９段の反転回路で良いため、従来と同じＡ／Ｄ変換精度を得るために必要なＡ／Ｄ変換回路の回路規模を削減することができる。
【００６７】
また、本実施形態では、ＩＮＶ６の出力信号をＮＯＲ９に入力するようにＩＮＶ６の出力信号をバイパスしているが、出力信号が２つ分の反転回路を跳び越して３段後の反転回路に入力すればよく、同様の効果を得ることができる。例えば、図６に示すように、ＩＮＶ５の出力信号をＮＯＲ８に入力してもよい。
【００６８】
また、本実施形態では、パルス走行回路１０を構成する反転回路の段数を、１周期目（奇数周期）にパルス信号が通過する反転回路の段数と２周期目（偶数周期）にパルス信号が通過する反転回路の段数との総和として２のべき乗段（１６段）としたが、同じく２のべき乗段であれば１６段に限定しなくても、同様の効果を得ることができる。
【００６９】
さらに、図示しない後段回路で補正処理を行うと共に、パルス走行回路１０を構成する反転回路のバイパス箇所を変更すれば、パルス走行回路１０を構成する反転回路の段数を２のべき乗以外の偶数段や奇数段に設定しても、同様の効果を得ることができる。例えば、９段の反転回路を直列に接続し、パルス信号の走行位置を４ビットで検出可能とするためには一つの反転回路の出力信号をその１段後の反転回路と３段後の反転回路との両方に入力すれば良いが、１１段の反転回路を直列に接続し、パルス信号の走行位置を４ビットで検出可能とするためには一つの反転回路の出力信号をその１段後の反転回路と７段後の反転回路との両方に入力すれば良い。
【００７０】
また、本実施形態では、パルス走行回路１０を構成する反転回路の最高電位を外部から供給されるアナログ入力信号ＶＡとし、最低電位を図示しないＧＮＤとしたが、図７に示すように、パルス走行回路１０を構成する反転回路の最高電位を図示しない電源電圧とし、最低電位をアナログ入力信号ＶＡとしても、同様の効果を得ることができる。
【００７１】
また、本実施形態では、パルス走行回路１０を構成する反転回路を２つのＮＯＲ回路（ＮＯＲ１、ＮＯＲ９）と７つのＩＮＶ回路（ＩＮＶ２〜ＩＮＶ８）としたが、図８に示すように、全ての反転回路をＮＯＲ回路（ＮＯＲ１〜ＮＯＲ９）で構成しても、同様の効果を得ることができる。なお、図８におけるＮＯＲ２〜ＮＯＲ８の他方の入力には、ＧＮＤが接続されているが、図示を省略している。
【００７２】
また、本実施形態では、パルス走行回路１０を構成する反転回路を２つのＮＯＲ回路（ＮＯＲ１、ＮＯＲ９）と７つのＩＮＶ回路（ＩＮＶ２〜ＩＮＶ８）としたが、図９に示すように、全ての反転回路をＮＡＮＤ回路（ＮＡＮＤ１〜ＮＡＮＤ９）で構成しても、同様の効果を得ることができる。なお、図９におけるＮＡＮＤ２〜ＮＡＮＤ８の他方の入力には、アナログ入力信号ＶＡ又は電源電圧が接続されているが、図示を省略している。
【００７３】
図１０は、ＮＡＮＤ１〜ＮＡＮＤ９のTpdLHとTpdHLを示している。図１１は、図９に示すパルス走行回路１０の動作を示している。図１１に示すように、外部から供給される駆動制御信号ＳｔａｒｔＰ及びパルス走行回路１０の各反転回路の出力信号Ｄ１〜Ｄ９は、図４と比較して論理が反転しているが、同様な信号処理を行うことで、同様の効果を得ることができる。
【００７４】
また、本実施形態では、パルス走行回路１０を走行するパルス信号が１周期目に全ての反転回路を通過し、２周期目に一部の反転回路を通過する例を示したが、パルス信号が１周期目に一部の反転回路を通過し、２周期目に全ての反転回路を通過するようにしても良い。
【００７５】
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【符号の説明】
【００７６】
１０・・・パルス走行回路、１１・・・パルス走行位置検出回路（第１のパルス走行位置検出回路）、１２・・・パルス走行位置検出回路（第２のパルス走行位置検出回路）、１３・・・デジタル信号生成回路、１００・・・Ａ／Ｄ変換回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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