(57)【特許請求の範囲】
【請求項１】
半導体基板上に第１の絶縁膜を介して形成されている下部電極と、
前記下部電極の周囲に前記下部電極と分離して形成され、前記下部電極の表面よりも高い表面を有するダミー電極と、
前記下部電極上に前記ダミー電極の最上表面よりも表面が低い位置にある誘電体膜を介して形成された上部電極と、
前記ダミー電極に周囲を囲まれた窪みを埋める第２の絶縁膜と、を具備する
半導体装置。
【請求項２】
前記ダミー電極、前記上部電極及び前記第２の絶縁膜上に第３の絶縁膜が形成されて層間絶縁膜が形成され、前記層間絶縁膜に開口された第１のビア・ホールを介して前記上部電極に接続する第１の配線層、及び前記層間絶縁膜に開口された第２のビア・ホールを介して前記下部電極に接続する第２の配線層がそれぞれ形成されている請求項１に記載の半導体装置。
【請求項３】
前記ダミー電極の下方に設けられた段差用のダミー層が、他の素子の電極又は抵抗層と同じ材料層で形成されている請求項１又は２に記載の半導体装置。
【請求項４】
半導体基板上に第１の絶縁膜を介して形成されている下部電極と、
前記下部電極の周囲に前記下部電極と分離して形成され、前記下部電極の表面よりも高い表面を有するダミー電極と、
前記下部電極上に誘電体膜を介して形成され、前記ダミー電極の最上表面よりも表面が低い位置にある上部電極と、
前記ダミー電極に周囲を囲まれた窪みを埋めると共に、前記下部電極及び前記上部電極の表面を被覆している第２の絶縁膜と、を具備する
半導体装置。
【請求項５】
前記ダミー電極、前記上部電極及び前記第２の絶縁膜上に第３の絶縁膜が形成されて層間絶縁膜が形成され、前記層間絶縁膜に開口された第１のビア・ホールを介して前記上部電極に接続する第１の配線層、及び前記層間絶縁膜に開口された第２のビア・ホールを介して前記下部電極に接続する第２の配線層がそれぞれ形成されている請求項４に記載の半導体装置。
【請求項６】
前記ダミー電極の下方に設けられた段差用のダミー層が、他の素子の電極又は抵抗層と同じ材料層で形成されている請求項４又は５に記載の半導体装置。
【請求項７】
半導体基板上の容量素子形成予定領域の周囲に、第１の絶縁膜を介して所定の厚さの段差用のダミー層を形成する工程と、
前記第１の絶縁膜及び前記ダミー層上に、導電体膜を堆積した後、前記導電体膜をパターニングして、下部電極を容量素子形成予定領域に形成すると共に、前記下部電極と分離して、前記ダミー層を被覆し、前記下部電極の表面よりも高い表面を有するダミー電極を容量素子形成予定領域の周囲に形成する工程と、
前記下部電極上に、前記ダミー電極の最上表面よりも表面が低い位置にある誘電体膜を介して、上部電極を形成する工程と、
基体全面に第２の絶縁膜を形成して前記ダミー電極によって周囲を囲まれた窪みを埋める工程と
を有する半導体装置の製造方法。
【請求項８】
前記ダミー電極、上部電極及び第２の絶縁膜を含む基体全面に第３の絶縁膜を形成して層間絶縁膜を形成する工程と、
前記上部電極上の前記層間絶縁膜に第１のビア・ホールを開口すると共に、前記下部電極上の前記層間絶縁膜に第２のビア・ホールを開口する工程と、
前記第１のビア・ホールを介して前記上部電極に接続する第１の配線層を形成すると共に、前記第２のビア・ホールを介して前記下部電極に接続する第２の配線層を形成する工程とを有する請求項７に記載の半導体装置の製造方法。
【請求項９】
前記段差用のダミー層の形成工程を、他の素子の電極又は抵抗層の形成工程と兼ねる請求項７又は８に記載の半導体装置の製造方法。
【請求項１０】
半導体基板上の容量素子形成予定領域の周囲に、第１の絶縁膜を介して所定の厚さの段差用のダミー層を形成する工程と、
前記第１の絶縁膜及び前記ダミー層上に、導電体膜を堆積した後、前記導電体膜をパターニングして、下部電極を容量素子形成予定領域に形成すると共に、前記下部電極と分離して、前記ダミー層を被覆し、前記下部電極の表面よりも高い表面を有するダミー電極を容量素子形成予定領域の周囲に形成する工程と、
前記下部電極上に、誘電体膜を介して、前記ダミー電極の最上表面よりも表面が低い位置にある上部電極を形成する工程と、
基体全面に第２の絶縁膜を形成して前記ダミー電極によって周囲を囲まれた窪みを埋めると共に、前記下部電極及び前記上部電極の表面を被覆する工程と
を有する半導体装置の製造方法。
【請求項１１】
前記ダミー電極及び前記第２の絶縁膜を含む基体全面に第３の絶縁膜を形成して層間絶縁膜を形成する工程と、
前記上部電極上の前記層間絶縁膜に第１のビア・ホールを開口すると共に、前記下部電極上の前記層間絶縁膜に第２のビア・ホールを開口する工程と、
前記第１のビア・ホールを介して前記上部電極に接続する第１の配線層を形成すると共に、前記第２のビア・ホールを介して前記下部電極に接続する第２の配線層を形成する工程と
を有する請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記段差用のダミー層の形成工程を、他の素子の電極又は抵抗層の形成工程と兼ねる請求項１０又は１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に半導体基板上に容量素子が搭載されている半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
従来のＬＳＩ（大規模集積回路）の製造プロセスにおいて、半導体基板上に容量素子を形成する場合を、図３９〜図４１の概略工程断面を用いて説明する。
【０００３】
先ず、図３９に示されるように、半導体基板１０上に、例えばＳｉＯ２膜等からなる第１の絶縁膜１２及び第２の絶縁膜１６を順に積層して形成する。
【０００４】
続いて、例えばスパッタ（Sputtering）法を用いて、この第２の絶縁膜１６上に、Ｔｉ層、ＴｉＯＮ層、Ｔｉ層、Ａｌ−Ｓｉ層、ＴｉＮ層を下から順に堆積して、ＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉ積層膜を形成する。
【０００５】
続いて、例えばＣＶＤ（Chemical Vapor Deposition；化学的気相成長）法を用いて、このＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉ積層膜上にＳｉＯ２，ＳｉＮ，Ｔａ２Ｏ５等の誘電体膜を堆積し、更に例えばスパッタ法を用いて、この誘電体膜上にＴｉ層、ＴｉＮ層等の導電体層を堆積する。
【０００６】
そして、フォトリソグラフィ（Photo Lithography）工程及びＲＩＥ（Reactive Ion Etching；反応性イオンエッチング）工程により、これら積層された導電体層及び誘電体膜を選択的にエッチング除去して所定の形状にパターニングし、ＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉ積層膜上にＳｉＯ２，ＳｉＮ又はＴａ２Ｏ５等の誘電体膜２０を介してＴｉ，ＴｉＮ等による上部電極２２を形成する。
【０００７】
続いて、フォトリソグラフィ工程及びＲＩＥ工程により、ＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉ積層膜１８を選択的にエッチング除去して所定の形状にパターニングし、ＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉ積層膜による下部電極１８ｄを形成する。
このようにして、誘電体膜２０を間に挟む上部電極２２と下部電極１８ｄとから構成される容量素子を形成する。
【０００８】
続いて、例えばＴＥＯＳ（tetraethoxy silane；Ｓｉ（ＯＣ２Ｈ５）４）を原料とするプラズマＣＶＤ法を用いて、上部電極２２及び下部電極１８ｄを含む基体全面に、ＳｉＯ２膜を堆積し、更にこのＳｉＯ２膜上にＳＯＧ（Spin On Glass）膜をコーティングした後、これらのＳＯＧ膜及びＳｉＯ２膜をエッチバックする平滑化処理を行う。即ち、ＳｉＯ２膜及びＳＯＧ膜からなる平滑化絶縁膜２４によって基体表面の凹凸を埋めて平滑化する。
なお、このとき、下部電極１８ｄ上に形成されている上部電極２２の表面は、下部電極１８ｄの表面よりも高い位置にあるため、上部電極２２の表面は露出した状態になる場合があった。
【０００９】
次いで、図４０に示されるように、例えばプラズマＣＶＤ法を用いて、上部電極２２及び平滑化絶縁膜２４を含む基体全面に、例えばＳｉＯ２膜からなる絶縁膜２６を堆積する。ここで、平滑化絶縁膜２４と絶縁膜２６で層間絶縁膜２７が形成される。
【００１０】
続いて、フォトリソグラフィ工程及びドライ（Dry）エッチング法を用いて、上部電極２２上の層間絶縁膜２７を選択的にエッチング除去すると共に、下部電極１８ｄ上の層間絶縁膜２７を選択的にエッチング除去して、第１及び第２のビア・ホール２８ｄ，２８ｅをそれぞれ開口する。ここで、コンタクト抵抗を低減するために、下部電極１８ｄの表面のＴｉＮを除去する場合もある。
【００１１】
次いで、図４１に示されるように、例えばスパッタ法を用いて、基体全面に、Ａｌ合金層を堆積した後、フォトリソグラフィ工程及びドライエッチング法を用いて、このＡｌ合金層を加工し、第１及び第２のビア・ホール２８ｄ，２８ｅを介して上部電極２２及び下部電極１８ｄにそれぞれ接続する第１及び第２のＡｌ合金上層配線層３０ｄ，３０ｅを形成する。
【００１２】
しかしながら、上記従来の容量素子の形成プロセスにおいては、誘電体膜２０を間に挟む上部電極２２と下部電極１８ｄとから構成される容量素子を形成した後、ＳｉＯ２膜及びＳＯＧ膜からなる平滑化絶縁膜２４によって基体表面の凹凸を埋めて平滑化する平滑化処理を行う際に、下部電極１８ｄ上に形成されている上部電極２２の表面は下部電極１８ｄの表面よりも高い位置にあるため、この平滑化処理工程のエッチバックによって上部電極２２や更にはその下の誘電体膜２０までもがエッチングされていた。即ち、平滑化処理工程において、上部電極２２や更にはその下の誘電体膜２０がダメージを受けていた。
【００１３】
従って、容量素子の容量値等の特性が変動したり、信頼性が劣化したりして、良好な特性と高い信頼性をもつ容量素子が得られないという問題があった。
【００１４】
また、容量素子の上部電極２２及び下部電極１８ｄにそれぞれ接続する第１及び第２のＡｌ合金上層配線層３０ｄ，３０ｅを形成するために第１及び第２のビア・ホール２８ｄ，２８ｅをそれぞれ開口する際、第１のビア・ホール２８ｄを開口するためにエッチングする上部電極２２上の層間絶縁膜２７の膜厚が、第２のビア・ホール２８ｅを開口するためにエッチングする下部電極１８ｄ上の層間絶縁膜２７膜厚よりも厚くなっているため、これら第１及び第２のビア・ホール２８ｄ，２８ｅを共に良好に開口しようとすると、止むなく上部電極２２の表面に対する過大なオーバーエッチングが行われることになる。そして、このオーバーエッチングによって上部電極２２やその下の誘電体膜２０がダメージを受けることになる。
【００１５】
従って、この点からも、容量素子の容量値等の特性が変動したり、信頼性が劣化したりして、良好な特性と高い信頼性をもつ容量素子が得られないという問題があった。
更に、次のような問題も生じた。
【００１６】
即ち、従来の容量素子においては、容量素子として実効的に機能する上部電極２２と下部電極１８ｄとの対向領域から第１及び第２のＡｌ合金上層配線層３０ｄ，３０ｅまでの距離を比較すると、一般に下部電極側が上部電極側よりも長くなる傾向にあり、結果的にインピーダンスに差異が生じ、特性に非対称性が発生するという問題があった。
【００１７】
そして、上記従来の容量素子における第１及び第２のビア・ホール２８ｄ，２８ｅを比較すると、下部電極側の第２のビア・ホール２８ｅの深さが上部電極側の第１のビア・ホール２８ｄの深さより深くなっている。このため、従来からの特性の非対称性を更に増大させることになった。
【発明の概要】
【発明が解決しようとする課題】
【００１８】
本発明は、上記の問題点を鑑みてなされたものであり、容量素子の製造プロセスにおいて上部電極や誘電体膜がダメージを受けて、容量値等の特性が変動したり、信頼性が劣化したりすることを防止し、更に特性の非対称性の増大を抑制して、容量素子の良好な特性と高い信頼性を実現することが可能な半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明に係る半導体装置は、半導体基板上に第１の絶縁膜を介して形成されている下部電極と、この下部電極の周囲に下部電極と分離して形成され、下部電極の表面よりも高い表面を有するダミー電極と、下部電極上にダミー電極の最上表面よりも表面が低い位置にある誘電体膜を介して形成された上部電極と、ダミー電極に周囲を囲まれた窪みを埋める第２の絶縁膜とを具備して成る。
【００２０】
なお、ここで、「誘電体膜の表面よりも高い表面を有するダミー電極」とは、半導体基板の表面又は裏面の平坦面を基準として、ダミー電極の最上表面が下部電極の表面よりも高いことをいい、「ダミー電極の最上表面」とは、ダミー電極の表面のうちで、最も高い位置にある表面をいう。この定義は、これ以降においても同様に適用する。
【００２１】
本発明は、上記半導体装置において、ダミー電極、上部電極及び第２の絶縁膜上に第３の絶縁膜が形成されて層間絶縁膜が形成され、層間絶縁膜に開口された第１のビア・ホールを介して上部電極に接続する第１の配線層、及び層間絶縁膜に開口された第２のビア・ホールを介して下部電極に接続する第２の配線層がそれぞれ形成される。
【００２２】
本発明に係る半導体装置は、半導体基板上に第１の絶縁膜を介して形成されている下部電極と、この下部電極の周囲に下部電極と分離して形成され、下部電極の表面よりも高い表面を有するダミー電極と、下部電極上に誘電体膜を介して形成され、ダミー電極の最上表面よりも表面が低い位置にある上部電極と、ダミー電極に周囲を囲まれた窪みを埋めると共に、下部電極及び上部電極の表面を被覆している第２の絶縁膜とを具備して成る。
【００２３】
なお、ここで、「下部電極の表面よりも高い表面を有するダミー電極」とは、半導体基板の表面又は裏面の平坦面を基準として、ダミー電極の最上表面が下部電極の表面よりも高いことをいい、「ダミー電極の最上表面」とは、ダミー電極の表面のうちで、最も高い位置にある表面をいう。この定義は、これ以降においても同様に適用する。
【００２４】
本発明は、上記半導体装置において、ダミー電極、上部電極及び第２の絶縁膜上に第３の絶縁膜が形成されて層間絶縁膜が形成され、層間絶縁膜に開口された第１のビア・ホールを介して上部電極に接続する第１の配線層、及び層間絶縁膜に開口された第２のビア・ホールを介して下部電極に接続する第２の配線層がそれぞれ形成される。
【００２５】
上述の半導体装置においては、下部電極の周辺部の下方に段差用のダミー層が設けられ、これによって下部電極が凹型断面形状に形成される。
また、上記半導体装置においては、ダミー電極の下方に段差用のダミー層が設けられ、これによってダミー電極が下部電極より高い位置に形成される。
このような段差用のダミー層は、半導体装置における他の素子の電極又は抵抗層と同じ材料層で形成することができる。段差用のダミー層は、絶縁層で形成することもできる。
【００２６】
本発明に係る半導体装置の製造方法は、半導体基板上の容量素子形成予定領域の周囲に、第１の絶縁膜を介して、所定の厚さの段差用のダミー層を形成する工程と、これら第１の絶縁膜及びダミー層上に、導電体膜を堆積した後、この導電体膜をパターニングして、下部電極を容量素子形成予定領域に形成すると共に、下部電極と分離して、ダミー層を被覆し、下部電極の表面よりも高い表面を有するダミー電極を容量素子形成予定領域の周囲に形成する工程と、下部電極上に、ダミー電極の最上表面よりも表面が低い位置にある誘電体膜を介して、上部電極を形成する工程と、基体全面に第２の絶縁膜を形成して、ダミー電極によって周囲を囲まれた窪みを埋める工程とを有する。
【００２７】
本発明は、上記半導体装置の製造方法において、ダミー電極、上部電極及び第２の絶縁膜を含む基体全面に第３の絶縁膜を形成して層間絶縁膜を形成する工程と、上部電極上の層間絶縁膜に第１のビア・ホールを開口すると共に、下部電極上の層間絶縁膜に第２のビア・ホールを開口する工程と、第１のビア・ホールを介して上部電極に接続する第１の配線層を形成すると共に、第２のビア・ホールを介して下部電極に接続する第２の配線層を形成する工程とを有する。
【００２８】
本発明に係る半導体装置の製造方法は、半導体基板上の容量素子形成予定領域の周囲に、第１の絶縁膜を介して、所定の厚さの段差用のダミー層を形成する工程と、これら第１の絶縁膜及びダミー層上に、導電体膜を堆積した後、この導電体膜をパターニングして、下部電極を容量素子形成予定領域に形成すると共に、下部電極と分離して、ダミー層を被覆し、下部電極の表面よりも高い表面を有するダミー電極を容量素子形成予定領域の周囲に形成する工程と、下部電極上に、誘電体膜を介して、ダミー電極の最上表面よりも表面が低い位置にある上部電極を形成する工程と、基体全面に第２の絶縁膜を形成して、ダミー電極によって周囲を囲まれた窪みを埋めると共に、下部電極及び上部電極の表面を被覆する工程とを有する。
【００２９】
本発明は、上記半導体装置の製造方法において、さらにダミー電極及び第２の絶縁膜を含む基体全面に第３の絶縁膜を含む基体全面に第３の絶縁膜を形成して層間絶縁膜を形成する工程と、上部電極上の層間絶縁膜に第１のビア・ホールを開口すると共に、下部電極上の層間絶縁膜に第２のビア・ホールを開口する工程と、第１のビア・ホールを介して上部電極に接続する第１の配線層を形成すると共に、第２のビア・ホールを介して下部電極に接続する第２の配線層を形成する工程とを有する。
【００３０】
上述の半導体装置の製造方法において、段差用のダミー層の形成工程は、半導体装置における他の素子の電極又は抵抗層の形成工程を兼ねることができる。段差用のダミー層は絶縁層で形成することもできる。
【発明の効果】
【００３１】
本発明に係る半導体装置によれば、下部電極と、この下部電極の周囲に形成され、下部電極の表面よりも高い表面を有するダミー電極と、下部電極上に誘電体膜を介して形成された上部電極とを有し、下部電極上の誘電体膜の表面が下部電極の周囲のダミー電極の最上表面よりも低くなっていることにより、基体全面に平滑化絶縁膜となる第２の絶縁膜を形成する際に、たとえ基体全面に堆積した絶縁膜をエッチバックする平滑化処理を行っても、ダミー電極がエッチングストッパーとなり、誘電体膜がダメージを受けることを防止することができる。従って、特性の変動が少なく、信頼性の高い容量素子を得ることができる。
【００３２】
本発明に係る半導体装置によれば、下部電極と、この下部電極の周囲に形成され、下部電極の表面よりも高い表面を有するダミー電極と、下部電極上に誘電体膜を介して形成された上部電極とを有し、下部電極上の上部電極の表面が下部電極の周囲のダミー電極の最上表面よりも低くなっていることにより、基体全面に平滑化絶縁膜となる第２の絶縁膜を形成する際に、この第２の絶縁膜によって上部電極の表面を被覆することを容易に実現することが可能になるため、たとえ基体全面に堆積した絶縁膜をエッチバックする平滑化処理を行っても、ダミー電極がエッチングストッパーとなることと相侯って、上部電極の表面がエッチングされて上部電極や更にはその下の誘電体膜がダメージを受けることを防止することができる。従って、特性の変動が少なく、信頼性の高い容量素子を得ることができる。
【００３３】
上述の本発明の半導体装置において、下部電極の周辺部の下方に設けられた段差用のダミー層が、半導体装置の他の素子の電極又は抵抗層と同じ材料層で形成するときは、製造の簡素化を図ることができる。また、ダミー電極の下方に設けられた段差用のダミー層が、半導体装置の他の素子の配線層と同じ導電体層で形成するときは、製造の簡素化を図ることができる。
【００３４】
本発明に係る半導体装置の製造方法によれば、半導体基板上の容量素子形成予定領域の周囲に、第１の絶縁膜を介して所定の厚さの段差用のダミー層を形成した後、これら第１の絶縁膜及びダミー層上に堆積した導電体膜をパターニングして、下部電極を容量素子形成予定領域に形成すると共に、ダミー層を被覆し、下部電極の表面よりも高い表面を有するダミー電極を容量素子形成予定領域の周囲に形成し、更にこの下部電極上に、ダミー電極の最上表面よりも表面が低い位置にある誘電体膜を介して、上部電極を形成することにより、平滑化絶縁膜となる第２の絶縁膜の形成の際に、たとえ基体全面に堆積した絶縁膜をエッチバックする平滑化処理を行っても、ダミー電極がエッチングストッパーとして働き、誘電体膜がダメージを受けることを防止することができる。従って、特性の変動が少なく、信頼性の高い容量素子を得ることができる。
【００３５】
本発明に係る半導体装置の製造方法によれば、半導体基板上の容量素子形成予定領域の周囲に、第１の絶縁膜を介して所定の厚さの段差用のダミー層を形成した後、これら第１の絶縁膜及びダミー層上に堆積した導電体膜をパターニングして、下部電極を容量素子形成予定領域に形成すると共に、ダミー層を被覆し、下部電極の表面よりも高い表面を有するダミー電極を容量素子形成予定領域の周囲に形成し、更にこの下部電極上に、誘電体膜を介して、ダミー電極の最上表面よりも表面が低い位置にある上部電極を形成することにより、基体全面に形成する第２の絶縁膜によって上部電極の表面を被覆することを容易に実現することが可能になるため、この平滑化絶縁膜となる第２の絶縁膜の形成の際に、たとえ基体全面に堆積した絶縁膜をエッチバックする平滑化処理を行っても、ダミー電極がエッチングストッパーとなることと相侯って、上部電極や更にはその下の誘電体膜がダメージを受けることを防止することができる。従って、特性の変動が少なく、信頼性の高い容量素子を得ることができる。
【図面の簡単な説明】
【００３６】
【図１】本発明の第１の実施形態に係る容量素子を示す概略断面図である。
【図２】図１に示される容量素子の製造方法を説明するための概略工程断面図（その１）である。
【図３】図１に示される容量素子の製造方法を説明するための概略工程断面図（その２）である。
【図４】図１に示される容量素子の製造方法を説明するための概略工程断面図（その３）である。
【図５】図１に示される容量素子の製造方法を説明するための概略工程断面図（その４）である。
【図６】図１に示される容量素子の製造方法を説明するための概略工程断面図（その５）である。
【図７】図１に示される容量素子の製造方法を説明するための概略工程断面図（その６）である。
【図８】図１に示される容量素子の製造方法を説明するための概略工程断面図（その７）である。
【図９】図１に示される容量素子の製造方法を説明するための概略工程断面図（その８）である。
【図１０】本発明の第２の実施形態に係る容量素子を示す概略断面図である。
【図１１】図１０に示される容量素子の製造方法を説明するための概略工程断面図（その１）である。
【図１２】図１０に示される容量素子の製造方法を説明するための概略工程断面図（その２）である。
【図１３】本発明の第３の実施形態に係る容量素子を示す概略断面図である。
【図１４】図１３に示される、容量素子の製造方法を説明するための概略工程断面図（その１）である。
【図１５】図１３に示される容量素子の製造方法を説明するための概略工程断面図（その２）である。
【図１６】図１３に示される容量素子の製造方法を説明するための概略工程断面図（その３）である。
【図１７】図１３に示される容量素子の製造方法を説明するための概略工程断面図（その４）である。
【図１８】図１３に示される容量素子の製造方法を説明するための概略工程断面図（その５）である。
【図１９】図１３に示される容量素子の製造方法を説明するための概略工程断面図（その６）である。
【図２０】本発明の第４の実施形態に係る容量素子を示す概略断面図である。
【図２１】図２０に示される容量素子の製造方法を説明するための概略工程断面図（その１）である。
【図２２】図２０に示される容量素子の製造方法を説明するための概略工程断面図（その２）である。
【図２３】図２０に示される容量素子の製造方法を説明するための概略工程断面図（その３）である。
【図２４】図２０に示される容量素子の製造方法を説明するための概略工程断面図（その４）である。
【図２５】図２０に示される容量素子の製造方法を説明するための概略工程断面図（その５）である。
【図２６】図２０に示される容量素子の製造方法を説明するための概略工程断面図（その６）である。
【図２７】図２０に示される容量素子の製造方法を説明するための概略工程断面図（その７）である。
【図２８】図２０に示される容量素子の製造方法を説明するための概略工程断面図（その８）である。
【図２９】本発明の第５の実施形態に係る容量素子を示す概略断面図である。
【図３０】図２９に示される容量素子の製造方法を説明するための概略工程断面図（その１）である。
【図３１】図２９に示される容量素子の製造方法を説明するための概略工程断面図（その２）である。
【図３２】本発明の第６の実施形態に係る容量素子を示す概略断面図である。
【図３３】図３２に示される容量素子の製造方法を説明するための概略工程断面図（その１）である。
【図３４】図３２に示される容量素子の製造方法を説明するための概略工程断面図（その２）である。
【図３５】図３２に示される容量素子の製造方法を説明するための概略工程断面図（その３）である。
【図３６】図３２に示される容量素子の製造方法を説明するための概略工程断面図（その４）である。
【図３７】図３２に示される容量素子の製造方法を説明するための概略工程断面図（その５）である。
【図３８】図３２に示される容量素子の製造方法を説明するための概略工程断面図（その６）である。
【図３９】従来の容量素子の製造方法を説明するための概略工程断面図（その１）である。
【図４０】従来の容量素子の製造方法を説明するための概略工程断面図（その２）である。
【図４１】従来の容量素子の製造方法を説明するための概略工程断面図（その３）である。
【発明を実施するための形態】
【００３７】
以下、添付図面を参照しながら、本発明の実施の形態を説明する。
【００３８】
（第１の実施形態）
図１は本発明の第１の実施形態に係る容量素子を示す概略断面図であり、図２〜図９はそれぞれ図１に示される容量素子の製造方法を説明するための概略工程断面図である。
【００３９】
図１に示されるように、本実施形態に係る容量素子においては、半導体基板１０上の容量素子形成領域の周辺部に、例えばＳｉＯ２膜からなる第１の絶縁膜１２介して、所要の厚さ、例えば厚さ１００〜５００ｎｍ程度のポリシリコン（Poly Silicon）層からなる段差用のポリシリコン・ダミー層１４が形成されている。また、第１の絶縁膜１２及びポリシリコン・ダミー層１４上には、第２の絶縁膜１６が形成されている。なお、第２の絶縁膜１６については、省略することも可能である。
【００４０】
また、この第２の絶縁膜１６上には、例えば厚さ５〜７０ｎｍ程度のＴｉ層、厚さ１０〜２００ｎｍ程度のＴｉＯＮ層、厚さ５〜７０ｎｍ程度のＴｉ層、厚さ３００〜１５００ｎｍ程度のＡｌ−Ｓｉ層、厚さ５〜７０ｎｍ程度のＴｉＮ層が下から順に堆積されたＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉ積層構造膜、あるいはＣｕ，Ａｌ−Ｃｕ等による下部電極１８ａが形成されている。本例ではＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉ積層膜の下部電極１８ａが形成される。
【００４１】
即ち、この凹型断面形状の下部電極１８ａにおいては、その中央部の表面よりも厚さ１００〜５００ｎｍ程度の段差用のポリシリコン・ダミー層１４上方における周辺部の表面が例えば１００〜５００ｎｍ程度高い位置にある。
【００４２】
なお、このような積層構造のＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉの下部電極１８ａにおいては、最上層のＴｉＮ層が、製造プロセス中のフォトリソグラフィ工程における反射防止膜及びその下のＡｌ−Ｓｉ層の酸化防止膜として機能し、Ａｌ−Ｓｉ層が、導電特性を要する電極の主要部として機能し、下層のＴｉ／ＴｉＯＮ／Ｔｉ積層膜が、バリアメタルとして機能する。
【００４３】
また、下部電極１８ａの中央部上には、所要の厚さ、例えば厚さ１０〜３００ｎｍ程度のＴａ２Ｏ５，ＳｉＯ２又はＳｉＮ等の誘電体膜２０、本例ではＴａ２Ｏ５の誘電体膜を介して、厚さ５〜１００ｎｍ程度のＴｉ，ＴｉＮ又はＴｉとＴｉＮの積層膜からなる上部電極２２が形成されている。誘電体膜２０をＴａ２Ｏ５で形成するときは、上部電極２２を酸素と反応しにくいＴｉＮ又はＴｉＮとＴｉをこの順で堆積させた積層膜で形成するのが好ましい。誘電体膜２０をＳｉＯ２，ＳｉＮ等で形成するときは、上部電極２２をＴｉ，ＴｉＮ又はＴｉＮとＴｉの積層膜で形成することができる。
【００４４】
こうして、誘電体膜２０を間に挟む上部電極２２と下部電極１８ａとから容量素子が構成されている。
【００４５】
そして、この容量素子の凹型断面形状の下部電極１８ａの中央部上に形成されている上部電極２２の表面は、凹型断面形状の下部電極１８ａのポリシリコン・ダミー層１４上方における周辺部の表面よりもその高さが低くなっている。
【００４６】
また、上部電極２２や下部電極１８ａからなる基体表面の凹凸部に対する平滑化処理がなされている。即ち、例えばＴＥＯＳを原料とするプラズマＣＶＤ法を用いて基体全面に堆積したＳｉＯ２膜やその上にコーティングしたＳＯＧ膜からなる平滑化絶縁膜２４が形成され、この平滑化絶縁膜２４によって下部電極１８ａの凹型断面形状の窪みが埋められていると共に、上部電極２２の表面が被覆されている。
【００４７】
また、平滑化されている基体全面、即ち下部電極１８ａの周辺部及び平滑化絶縁膜２４上には、例えばＳｉＯ２膜からなる絶縁膜２６が堆積されている。平滑化絶縁膜２４と絶縁膜２６で層間絶縁膜２７が形成される。
【００４８】
そして、上部電極２２上の層間絶縁膜２７に開口された第１のビア・ホール２８ａを介して、上部電極２２に接続する例えばＡｌ合金層からなる第１の上層配線層３０ａが形成されている。
また、下部電極１８ａの周辺部上の層間絶縁膜２７に開口された第２のビア・ホール２８ｂを介して、下部電極１８ａの周辺部に接続する例えばＡｌ合金層からなる第２の上層配線層３０ｂが形成されている。
【００４９】
次に、図１に示される容量素子の製造方法、図２〜図９の概略工程断面図を用いて説明する。
先ず、図２に示されるように、半導体基板１０上に、例えばＳｉＯ２膜からなる第１の絶縁膜１２を形成した後、更にこの第１の絶縁膜１２上に、例えばポリシリコン層を所要の厚さ、例えば１００〜５００ｎｍ程度の厚さに形成する。続いて、フォトリソグラフィ工程及びＲＩＥ工程により、このポリシリコン層を選択的にエッチング除去して所定の形状にパターニングする。
【００５０】
こうして、半導体基板１０上の容量素子形成予定領域の周辺部に、第１の絶縁膜１２を介して、厚さ１００〜５００ｎｍ程度のポリシリコン層からなる段差用のポリシリコン・ダミー層１４を形成する。
なお、このポリシリコン・ダミー層１４の形成工程は、ＬＳＩの他の素子、例えばＭＯＳＴｒ（Metal Oxide Semiconductor Transistor）のゲート（Gate）電極や、抵抗素子の抵抗層や、ＢｉｐＴｒ（Bipolar Transistor）の電極として用いるポリシリコン層の形成工程と兼用することが可能である。
【００５１】
次いで、図３に示されるように、この段差用のポリシリコン・ダミー層１４を含む基体全面に、第２の絶縁膜１６を形成する。なお、第２の絶縁膜１６の形成は省略できる。
次いで、図４に示されるように、例えばスパッタ法を用いて、この第２の絶縁膜１６上に、所要の厚さの導電体膜、例えば厚さ５〜７０ｎｍ程度のＴｉ層、厚さ１０〜２００ｎｍ程度のＴｉＯＮ層、厚さ５〜７０ｎｍ程度のＴｉ層、厚さ３００〜１５００ｎｍ程度のＡｌ−Ｓｉ層、厚さ５〜７０ｎｍ程度のＴｉＮ層を下から順に堆積して、ＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉ積層膜１８を形成する。
【００５２】
なお、このような積層構造においては、最上層のＴｉＮ層が、製造プロセス中のフォトリソグラフィ工程における反射防止膜及びその下のＡｌ−Ｓｉ層の酸化防止膜として機能し、Ａｌ−Ｓｉ層が、導電特性を要する電極の主要部として機能し、下層のＴｉ／ＴｉＯＮ／Ｔｉ積層膜がバリアメタルとして機能する。
また、このＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉ積層膜１８において、厚さ１００〜５００ｎｍ程度の段差用のポリシリコン・ダミー層１４上方における表面は、このポリシリコン・ダミー層１４に囲まれた領域における表面よりもその高さが１００〜５００ｎｍ程度高くなっている。
【００５３】
次いで、図５に示されるように、例えばＣＶＤ法を用いて、このＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉ積層膜１８上に、Ｔａ２Ｏ５，ＳｉＯ２，ＳｉＮ等、本例ではＴａ２Ｏ５の誘電体膜を所要の厚さ、例えば１０〜３００ｎｍ程度の厚さに堆積する。更に、例えばスパッタ法を用いて、この誘電体膜上に、例えばＴｉ層、ＴｉＮ層又はＴｉとＴｉＮの積層膜による導電体層を所要の厚さ、例えば５〜１００ｎｍ程度の厚さに堆積する。
【００５４】
続いて、フォトリソグラフィ工程及びＲＩＥ工程により、これら積層された導電体層及び誘電体膜を選択的にエッチング除去して所定の形状にパターニングする。
こうして、段差用のポリシリコン・ダミー層１４に囲まれた領域のＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉ積層膜１８上に、厚さ１０〜３００ｎｍ程度の誘電体膜２０を介して、厚さ５〜１００ｎｍ程度のＴｉ層、ＴｉＮ層、又はＴｉとＴｉＮの積層膜からなる上部電極２２を形成する。
なお、このときの上部電極２２の表面は、積層膜１８のポリシリコン・ダミー層１４上方における表面よりもその高さが低くなっている。
【００５５】
次いで、図６に示されるように、フォトリソグラフィ工程及びＲＩＥ工程により、ＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉ積層膜１８を選択的にエッチング除去して所定の形状にパターニングする。
こうして、上部電極２２が形成されている中央部の表面よりも段差用のポリシリコン・ダミー層１４上方の周辺部の表面が高い位置にある凹型断面形状のＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉ積層膜による下部電極１８ａを形成する。また、この下部電極１８ａの形成と同時に、ＬＳＩの他の素子のＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉ積層膜による下層配線層（図示せず）を形成する。
【００５６】
このようにして、誘電体膜２０を間に挟む上部電極２２と下部電極１８ａとから構成される容量素子を形成する。
なお、このときの容量素子の上部電極２２の表面は、下部電極１８ａのポリシリコン・ダミー層１４上方における周辺部の表面よりもその高さが低くなっている。
【００５７】
次いで、図７に示されるように、基体全面の凹凸を平滑化する平滑化処理を行う。即ち、例えばＴＥＯＳを原料とするプラズマＣＶＤ法を用いて、上部電極２２及び下部電極１８ａを含む基体全面に、例えば、ＳｉＯ２膜を３００〜１５００ｎｍ程度の厚さに堆積する。更に、このＳｉＯ２膜上に、ＳＯＧ膜をコーティングする。その後、これらのＳＯＧ膜及びＳｉＯ２膜をエッチバックする。
こうして、下部電極１８ａの凹型断面形状の窪みを埋めると共に、上部電極２２の表面を被覆して、基体全面を平滑化する平滑化絶縁膜２４を形成する。
【００５８】
なお、この基体全面の平滑化工程、即ち平滑化絶縁膜２４の形成工程においては、凹型断面形状の下部電極１８ａの中央部上に形成されている上部電極２２の表面が、凹型断面形状の下部電極１８ａのポリシリコン・ダミー層１４上方における周辺部の表面よりもその高さが低くなっている。また、一般的な平滑化エッチバックでは、ＳｉＯ２とＴｉ及びＴｉＮとのエッチングレートは大きく変わらないため、ＳＯＧ膜及びＳｉＯ２膜の形成後のエッチバックの際にも、下部電極１８ａの周辺部の表面は露出するものの、上部電極２２の表面は常に平滑化絶縁膜２４によって被覆された状態であり、エッチングによって露出することはない。即ち、上部電極２２やその下の誘電体膜２０がダメージを受けることはない。
【００５９】
次いで、図８に示されるように、例えばプラズマＣＶＤ法を用いて、下部電極１８ａの周辺部及び平滑化絶縁膜２４を含む基体全体に、例えばＳｉＯ２膜からなる絶縁膜２６を堆積する。平滑化絶縁膜２４と絶縁膜２６で層間絶縁膜２７が形成される。
【００６０】
続いて、フォトリソグラフィ工程及びドライエッチング法を用いて、上部電極２２上の層間絶縁膜２７を選択的にエッチング除去すると共に、下部電極１８ａの周辺部上の層間絶縁膜２７を選択的にエッチング除去して、第１及び第２のビア・ホール２８ａ，２８ｂをそれぞれ開口する。このとき、コンタクト抵抗低減のために、下部電極１８ａ表面のＴｉＮ層のみ除去することもある。
【００６１】
なお、このとき、第１のビア・ホール２８ａを開口するためにエッチングする上部電極２２上の層間絶縁膜２７の合計膜厚が、第２のビア・ホール２８ｂを開口するためにエッチングする下部電極１８ａの周辺部上の層間絶縁膜２７の膜厚よりも厚くなっているため、これら第１及び第２のビア・ホール２８ａ，２８ｂの開口の際に、上部電極２２の表面に対する過大なオーバーエッチングが行われることはない。
【００６２】
次いで、図９に示されるように、例えばスパッタ法を用いて、例えばＡｌ合金層を堆積した後、フォトリソグラフィ工程及びドライエッチング法を用いて、このＡｌ合金層を加工し、第１及び第２のビア・ホール２８ａ，２８ｂを介して上部電極２２及び下部電極１８ａの周辺部にそれぞれ接続するＡｌ合金層からなる第１及び第２の上層配線層３０ａ，３０ｂを形成する。
【００６３】
また、この第１及び第２の上層配線層３０ａ，３０ｂの形成と同時に、ＬＳＩの他の素子の上層配線層（図示せず）を形成する。
【００６４】
以上のように本実施形態によれば、半導体基板１０上の容量素子形成予定領域の周辺部に、第１の絶縁膜１２を介して厚さ１００〜５００ｎｍ程度のポリシリコン層からなる段差用のポリシリコン・ダミー層１４を形成し、このポリシリコン・ダミー層１４を含む基体全面に第２の絶縁膜１６を形成し、この第２の絶縁膜１６上に、中央部の表面よりもポリシリコン・ダミー層１４上方の周辺部の表面が高い位置にある凹型断面形状の下部電極１８ａを形成すると共に、その中央部上に、所要の厚さ、例えば厚さ１０〜３００ｎｍ程度の誘電体膜２０を介して、所要の厚さ、例えば厚さ５〜１００ｎｍ程度の上部電極２２を形成して、上部電極２２の表面の高さを下部電極１８ａのポリシリコン・ダミー層１４上方における周辺部の表面の高さよりも低くすることにより、基体全面にＳｉＯ２膜を堆積し更にＳＯＧ膜をコーティングした後にエッチバックする平滑化処理を行う際に、下部電極１８ａの凹型断面形状の窪みを埋めて基体全面を平滑化する平滑化絶縁膜２４が上部電極２２の表面を常に被覆しているため、この平滑化処理の際のエッチングによって上部電極２２や更にはその下の誘電体膜２０がダメージを受けることはない。従って、容量素子の容量値等の特性の変動及び信頼性の劣化を抑制して、良好な特性と高い信頼性をもつ容量素子を得ることができる。
【００６５】
また、容量素子の上部電極２２及び下部電極１８ａにそれぞれ接続する第１及び第２の上層配線層３０ａ，３０ｂを形成するために第１及び第２のビア・ホール２８ａ，２８ｂをそれぞれ開口する際に、第１のビア・ホール２８ａを開口するためにエッチングする上部電極２２上の層間絶縁膜２７の合計膜厚が、第２のビア・ホール２８ｂを開口するためにエッチングする下部電極１８ａの周辺部上の層間絶縁膜２７の膜厚よりも厚くなっているため、上部電極２２の表面に対する過大なオーバーエッチングが行われることはなく、上部電極２２やその下のＴａ２Ｏ５誘電体膜２０がダメージを受けることはない。従って、容量素子の容量値等の特性の変動及び信頼性の劣化を更に抑制して、より良好な特性とより高い信頼性をもつ容量素子を得ることができる。
【００６６】
また、第１及び第２のビア・ホール２８ａ，２８ｂを比較すると、下部電極１８ａ上に開口する第２のビア・ホール２８ｂの深さが上部電極２２上に開口する第１のビア・ホール２８ａの深さより浅くなっていることにより、容量素子として実効的に機能する上部電極２２と下部電極１８ａとの対向領域から第１及び第２の上層配線層３０ａ，３０ｂまでの距離において一般に上部電極側よりも長くなる傾向にある下部電極側の距離を短縮することになるため、インピーダンスの差異を減少させて容量素子の特性の非対称性の増大を抑制することができる。即ち、容量素子の特性の対称性を向上することができる。
【００６７】
（第２の実施形態）
図１０は本発明の第２の実施形態に係る容量素子を示す概略断面図であり、図１１及び図１２はそれぞれ図１０に示される容量素子の製造方法を説明するための概略工程断面図である。なお、ここで、上記第１の実施形態の図１〜図９に示す容量素子の構成要素と同一の要素には同一の符号を付して説明を省略する。
【００６８】
図１０に示されるように、本実施形態に係る容量素子においては、上記第１の実施形態の図１に示す容量素子における段差用のポリシリコン・ダミー層１４の代わりに、所要の厚さのＳｉＮ，ＳｉＯ２等による絶縁ダミー層、例えば、厚さ１００〜５００ｎｍ程度のＳｉＮ層からなる段差用のＳｉＮダミー層３２が形成されている点に特徴がある。そして、その他の構成要素は上記第１の実施形態の場合と同様である。
【００６９】
次に、図１０に示される容量素子の製造方法を、図１１及び図１２の概略工程断面図を用いて説明する。
先ず、図１１に示されるように、半導体基板１０上に、例えばＳｉＯ２膜からなる第１の絶縁膜１２を形成した後、更にこの第１の絶縁膜１２上に、この第１の絶縁膜１２とは異なる種類の絶縁膜、例えばＳｉＮ膜を１００〜５００ｎｍ程度の厚さに形成する。続いて、フォトリソグラフィ工程及びエッチング工程により、このＳｉＮ膜を選択的にエッチング除去して、所定の形状にパターニングする。
【００７０】
こうして、半導体基板１０上の容量素子形成予定領域の周辺部に、第１の絶縁膜１２を介して、厚さ１００〜５００ｎｍ程度のＳｉＮ膜からなるＳｉＮダミー層３２を形成する。
【００７１】
次いで、図１２に示されるように、上記第１の実施形態の図３〜図９に示す工程と同様にして、このＳｉＮダミー層３２を含む基体全面に、第２の絶縁膜１６を形成し、この第２の絶縁膜１６上に、ＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉ積層膜１８を形成し、このＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉ積層膜１８上に、誘電体膜２０を介して上部電極２２を形成し、フォトリソグラフィ工程及びＲＩＥ工程により、ＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉ積層膜１８をパターニングして、上部電極２２が形成されている中央部の表面よりもＳｉＮダミー層３２上方の周辺部の表面が高い位置にある凹型断面形状の下部電極１８ａを形成する。
【００７２】
こうして、誘電体膜２０を間に挟む上部電極２２と下部電極１８ａとから構成される容量素子を形成する。
なお、このときの容量素子の上部電極２２の表面は、下部電極１８ａのＳｉＮダミー層３２上方における周辺部の表面よりもその高さが低くなっている。
【００７３】
続いて、上部電極２２及び下部電極１８ａを含む基体全面に、ＳｉＯ２膜を堆積し、更にＳＯＧ膜をコーティングした後、これらのＳＯＧ膜及びＳｉＯ２膜をエッチバックする平滑化処理を行い、下部電極１８ａの凹型断面形状の窪みを埋めると共に、上部電極２２の表面を被覆して、基体全面を平滑化する平滑化絶縁膜２４を形成する。
【００７４】
なお、この基体全面の平滑化工程、即ち平滑化絶縁膜２４の形成工程においては、凹型断面形状の下部電極１８ａの中央部上に形成されている上部電極２２の表面が、凹型断面形状の下部電極１８ａのＳｉＮダミー層３２上方における周辺部の表面よりもその高さが低くなっている。一般的な平滑化エッチバック条件ではＳｉＯ２とＴｉ，ＴｉＮとのエッチレートの差は大きくないため、ＳＯＧ膜及びＳｉＯ２膜のエッチバックの際にも、下部電極１８ａの周辺部の表面は露出するものの、上部電極２２の表面は常に平滑化絶縁膜２４によって被覆された状態であり、エッチングによって露出することはない。
【００７５】
続いて、下部電極１８ａの周辺部及び平滑化絶縁膜２４を含む基体全面に、例えばＳｉＯ２膜からなる絶縁膜２６を堆積して平滑化絶縁膜２４と絶縁膜２６とによる層間絶縁膜２７を形成する。そして、上部電極２２上の層間絶縁膜２７を選択的にエッチング除去すると共に、下部電極１８ａの周辺部上の層間絶縁膜２７を選択的にエッチング除去して、第１及び第２のビア・ホール２８ａ，２８ｂをそれぞれ開口する。下部電極１８ａ表面のＴｉＮ層が除去されることもある。
【００７６】
なお、このとき、第１のビア・ホール２８ａを開口するためにエッチングする上部電極２２上の層間絶縁膜２７の合計膜厚が、第２のビア・ホール２８ｂを開口するためにエッチングする下部電極１８ａの周辺部上の層間絶縁膜２６の膜厚よりも厚くなっているため、これら第１及び第２のビア・ホール２８ａ，２８ｂの開口の際に、上部電極２２の表面に対する過大なオーバーエッチングが行われることはない。
【００７７】
続いて、第１及び第２のビア・ホール２８ａ，２８ｂを介して上部電極２２及び下部電極１８ａの周辺部にそれぞれ接続する第１及び第２の上層配線層３０ａ，３０ｂを形成する。
【００７８】
以上のように本実施形態によれば、半導体基板１０上の容量素子形成予定領域の周辺部に、第１の絶縁膜１２を介して所要の厚さ、例えば１００〜５００ｎｍ程度の段差用のＳｉＮダミー層３２を形成し、このＳｉＮダミー層３２を含む基体全面に第２の絶縁膜１６を形成し、この第２の絶縁膜１６上に、中央部の表面よりもＳｉＮダミー層３２上方の周辺部の表面が高い位置にある凹型断面形状の下部電極１８ａを形成すると共に、その中央部上に誘電体膜２０を介して上部電極２２を形成して、上部電極２２の表面の高さを下部電極１８ａのＳｉＮダミー層３２上方における周辺部の表面の高さよりも低くすることにより、基体全面にＳｉＯ２膜を堆積し更にＳＯＧ膜をコーティングした後にエッチバックする平滑化処理を行う際に、下部電極１８ａの凹型断面形状の窪みを埋めて基体全面を平滑化する平滑化絶縁膜２４が上部電極２２の表面を常に被覆しているため、この平滑化処理の際のエッチングによって上部電極２２や更にはその下の誘電体膜２０がダメージを受けることはない。従って、上記第１の実施形態の場合と同様に、容量素子の容量値等の特性の変動及び信頼性の劣化を抑制して、良好な特性と高い信頼性をもつ容量素子を得ることができる。
【００７９】
また、容量素子の上部電極２２及び下部電極１８ａにそれぞれ接続する第１及び第２の上層配線層３０ａ，３０ｂを形成するために第１及び第２のビア・ホール２８ａ，２８ｂをそれぞれ開口する際に、第１のビア・ホール２８ａを開口するためにエッチングする上部電極２２上の層間絶縁膜２７の合計膜厚が、第２のビア・ホール２８ｂを開口するためにエッチングする下部電極１８ａの周辺部上の層間絶縁膜２７の膜厚よりも厚くなっているため、上部電極２２の表面に対する過大なオーバーエッチングが行われることはなく、上部電極２２やその下の誘電体膜２０がダメージを受けることはない。従って、上記第１の実施形態の場合と同様に、容量素子の容量値等の特性の変動及び信頼性の劣化を更に抑制して、より良好な特性とより高い信頼性をもつ容量素子を得ることができる。
【００８０】
また、下部電極１８ａ上に開口する第２のビア・ホール２８ｂの深さが上部電極２２上に開口する第１のビア・ホール２８ａの深さより浅くなっていることにより、容量素子として実効的に機能する上部電極２２と下部電極１８ａとの対向領域から第１及び第２の上層配線層３０ａ，３０ｂまでの距離において一般に上部電極側よりも長くなる傾向にある下部電極側の距離を短縮することになるため、上記第１の実施形態の場合と同様に、インピーダンスの差異を減少させて容量素子の特性の非対称性の増大を抑制し、容量素子の特性の対称性を向上することができる。
【００８１】
なお、上記第２の実施形態においては、半導体基板１０上の容量素子形成予定領域の周辺部に、第１の絶縁膜１２を介して所要の厚さ、例えば厚さ１００〜５００ｎｍ程度の段差用のＳｉＮダミー層３２を形成しているが、このようなＳｉＮダミー層３２を形成する代わりに、フォトリソグラフィ工程及びエッチング工程により、半導体基板１０上の容量素子形成予定領域の中央部の第１の絶縁膜１２を選択的にエッチング除去して、深さ１００〜５００ｎｍ程度の窪みを形成してもよい。さらには、第１の絶縁膜１２の選択エッチングと、ダミー層３２（又はダミー層１４、後述するダミー層３４）の組み合わせで最終的なダミー層を形成して深さ１００〜５００ｎｍ程度の窪みを形成することもできる。
【００８２】
これらの場合においても、この容量素子形成予定領域の中央部に深さ１００〜５００ｎｍ程度の窪みが形成された第１の絶縁膜１２上に、上記第２の実施形態の場合と同様にして、第２の絶縁膜１６を形成し、この第２の絶縁膜１６上に、ＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉ積層膜１８を形成し、このＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉ積層膜１８をパターニングすることにより、第１の絶縁膜１２に形成された窪みの上方の中央部の表面よりも周辺部の表面が高い位置にある凹型断面形状の下部電極１８ａを形成することが可能になる。従って、上記第２の実施形態の場合と同様の作用・効果を奏することができる。
【００８３】
（第３の実施形態）
図１３は本発明の第３の実施形態に係る容量素子を示す概略断面図であり、図１４〜図１９はそれぞれ図１３に示される容量素子の製造方法を説明するための概略工程断面図である。なお、ここで、上記第１の実施形態の図１〜図９に示す容量素子の構成要素と同一の要素には同一の符号を付して説明を省略する。
【００８４】
図１３に示されるように、本実施形態に係る容量素子においては、上記第１の実施形態の図１に示す容量素子と比較すると、その容量素子の周辺部に段差用のポリシリコン・ダミー層１４が形成されている代わりに、同じ厚さ、例えば厚さ１００〜５００ｎｍ程度の段差用のポリシリコン・ダミー層３４が容量素子の周囲に形成されている点に特徴がある。
【００８５】
また、上記第１の実施形態の図１に示す凹型断面形状の例えばＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉの下部電極１８ａの代わりに、表面が平坦な例えばＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉの下部電極１８ｂが形成されていると共に、この下部電極１８ｂと分離して、容量素子の周囲の段差用のポリシリコン・ダミー層３４上方に、上部電極２２の表面よりも高い表面を有する例えばＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉのダミー電極１８ｃが形成されている点に特徴がある。
【００８６】
このため、上記第１の実施形態においては、下部電極１８ａの凹型断面形状の窪みを埋めている平滑化絶縁膜２４が上部電極２２の表面を被覆しているのに対して、本実施形態においては、ダミー電極１８ｃによって周囲を囲まれた窪みを埋めている平滑化絶縁膜２４が下部電極１８ｂ上に形成されている上部電極２２の表面を被覆している。
そして、その他の構成要素は上記第１の実施形態の場合と略同様である。
【００８７】
次に、図１３に示される容量素子の製造方法を、図１４〜図１９の概略工程断面図を用いて説明する。
先ず、図１４に示されるように、半導体基板１０上に、例えばＳｉＯ２膜からなる第１の絶縁膜１２を形成した後、更にこの第１の絶縁膜１２上に、例えばポリシリコン層を所要の厚さ、例えば１００〜５００ｎｍ程度の厚さに形成する。続いて、フォトリソグラフィ工程及びＲＩＥ工程により、このポリシリコン層を選択的にエッチング除去して所定の形状にパターニングする。
【００８８】
こうして、半導体基板１０上の容量素子形成予定領域の周囲に、第１の絶縁膜１２を介して、厚さ１００〜５００ｎｍ程度のポリシリコシ層からなる段差用のポリシリコン・ダミー層３４を形成する。
なお、このポリシリコン・ダミー層３４の形成工程は、ＬＳＩの他の素子、例えばＭＯＳＴｒのゲート電極や、抵抗素子の抵抗層や、ＢｉｐＴｒの電極として用いるポリシリコン層の形成工程と兼用することが可能である。
【００８９】
次いで、図１５に示されるように、上記第１の実施形態の図３〜図５に示す工程と同様にして、段差用のポリシリコン・ダミー層３４を含む基体全面に、第２の絶縁膜１６を形成する。絶縁膜１６は省略することもできる。そして、この第２の絶縁膜１６上に、ＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉ積層構造膜、あるいはＣｕ，Ａｌ−Ｃｕ等による積層膜、本例ではＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉ積層膜１８を形成し、このＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉ積層膜１８上に、Ｔａ２Ｏ５，ＳｉＯ２，ＳｉＮ等、本例ではＴａ２Ｏ３の誘電体膜１０を介してＴｉ，ＴｉＮ又はＴｉとＴｉＮの積層膜による上部電極２２を形成する。
【００９０】
なお、このときの上部電極２２の表面は、ＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉ積層膜１８のポリシリコン・ダミー層３４上方における最上表面よりもその高さが低くなっている。
次いで、図１６に示されるように、フォトリソグラフィ工程及びＲＩＥ工程により、ＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉ積層膜１８を選択的にエッチング除去して所定の形状にパターニングする。
【００９１】
こうして、第２の絶縁膜１６上の容量素子形成予定領域に、ＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉによる下部電極１８ｂを形成すると共に、この下部電極１８ｂと分離して、容量素子形成予定領域の周囲のポリシリコン・ダミー層３４上方に、下部電極１８ｂの表面よりも高い最上表面を有するＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉによるダミー電極１８ｃを形成する。
【００９２】
また、この下部電極１８ｂの形成と同時に、ＬＳＩの他の素子のＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉ積層膜による下層配線層（図示せず）を形成する。
このようにして、誘電体膜２０を間に挟む上部電極２２と下部電極１８ｂとから構成される容量素子を形成する。
【００９３】
なお、このときの容量素子の上部電極２２の表面は、容量素子形成領域の周囲のダミー電極１８ｃのポリシリコン・ダミー層３４上方における最上表面よりもその高さが低くなっている。
【００９４】
次いで、図１７に示されるように、上部電極２２及び下部電極１８ｂを含む基体全面に、ＳｉＯ２膜を３００〜１５００ｎｍ程度の厚さに堆積する。更に、このＳｉＯ２膜上に、ＳＯＧ膜をコーティングする。その後、これらのＳＯＧ膜及びＳｉＯ２膜をエッチバックする平滑化処理を行う。
【００９５】
こうして、ダミー電極１８ｃによって周囲を囲まれた窪みを埋めると共に、上部電極２２及び下部電極１８ｂの表面を被覆して、基体全面を平滑化する平滑化絶縁膜２４を形成する。
【００９６】
なおこの基体全面の平滑化工程、即ち平滑化絶縁膜２４の形成工程においては、下部電極１８ｂ上に形成されている上部電極２２の表面が、容量素子形成領域の周囲のダミー電極１８ｃのポリシリコン・ダミー層３４上方における最上表面よりもその高さが低くなっているため、ＳＯＧ膜及びＳｉＯ２膜のエッチバックの際にも、下部電極１８ｂの表面と共に上部電極２２の表面は常に平滑化絶縁膜２４によって被覆された状態であり、エッチングによって露出することはない。
【００９７】
次いで、図１８に示されるように、例えばプラズマＣＶＤ法を用いて、ダミー電極１８ｃ及び平滑化絶縁膜２４を含む基体全面に、絶縁膜２６を堆積する。この平滑化絶縁膜２４と絶縁膜２６で層間絶縁膜２７が形成される。
【００９８】
続いて、フォトリソグラフィ工程及びドライエッチング法を用いて、上部電極２２及び下部電極１８ｂ上の層間絶縁膜２７を選択的にエッチング除去して、第１及び第２のビア・ホール２８ａ，２８ｃをそれぞれ開口する。
【００９９】
次いで、図１９に示されるように、例えばスパッタ法を用いて、例えばＡｌ合金層を堆積した後、フォトリソグラフィ工程及びドライエッチング法を用いて、このＡｌ合金層を加工し、第１及び第２のビア・ホール２８ａ，２８ｃを介して上部電極２２及び下部電極１８ｂの周辺部にそれぞれ接続するＡｌ合金層からなる第１及び第２の上層配線層３０ａ，３０ｃを形成する。
【０１００】
また、この第１及び第２の上層配線層３０ａ，３０ｃの形成と同時に、ＬＳＩの他の素子の上層配線層（図示せず）を形成する。
【０１０１】
以上のように本実施形態によれば、半導体基板１０上の容量素子形成予定領域の周囲に、第１の絶縁膜１２を介して厚さ１００〜５００ｎｍ程度の段差用のポリシリコン・ダミー層３４を形成し、このポリシリコン・ダミー層３４を含む基体全面に、第２の絶縁膜１６を介して例えばＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉ積層膜１８を形成して所定の形状にパターニングし、容量素子形成予定領域にＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉの下部電極１８ｂを形成し、その周囲のポリシリコン・ダミー層３４上方に下部電極１８ｂの表面よりも高い表面を有するＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉのダミー電極１８ｃを形成すると共に、下部電極１８ｂ上に誘電体膜２０を介して上部電極２２を形成して、上部電極２２の表面の高さをダミー電極１８ｃのポリシリコン・ダミー層３４上方における最上表面の高さよりも低くすることにより、基体全面にＳｉＯ２膜を堆積し更にＳＯＧ膜をコーティングした後にエッチバックする平滑化処理を行う際に、ダミー電極１８ｃによって周囲を囲まれた窪みを埋めて基体全面を平滑化する平滑化絶縁膜２４が上部電極２２の表面を常に被覆しているため、この平滑化処理の際のエッチングによって上部電極２２や更にはその下の誘電体膜２０がダメージを受けることはない。従って、上記第１の実施形態の場合と同様に、容量素子の容量値等の特性の変動及び信頼性の劣化を抑制して、良好な特性と高い信頼性をもつ容量素子を得ることができる。
【０１０２】
なお、上記第１〜第３の実施形態においては、容量素子の下部電極１８ａ，１８ｂは、第２のビア・ホール２８ｂ，２８ｃを介して第２の上層配線層３０ｂ，３０ｃに接続されている場合について説明しているが、下部電極１８ａ，１８ｂがそのまま配線層を兼ねて、ＬＳＩの他の素子に接続する場合もある。
そして、この場合には、下部電極１８ａ，１８ｂ上の層間絶縁膜２７を選択的にエッチング除去して、第２のビア・ホール２８ｂ，２８ｃを開口する必要はなくなる。
【０１０３】
また、第１及び第２の上層配線層３０ａ，３０ｂ，３０ｃの形成は、Ａｌ合金層を堆積し加工する代わりに、ＣＶＤ法を用いて、Ｗ（タングステン）層を堆積した後、エッチバックして、第１及び第２のビア・ホール２８ａ，２８ｂ，２８ｃをそれぞれ埋め込むＷプラグを形成し、更にスパッタ法を用いて、Ａｌ合金層を堆積した後、フォトリソグラフィ工程及びドライエッチング法を用いて、このＡｌ合金層を加工して、第１及び第２のビア・ホール２８ａ，２８ｂ，２８ｃ内のＷプラグにそれぞれ接続する第１及び第２の上層配線層を形成する方法を用いてもよい。
【０１０４】
（第４の実施形態）
図２０は本発明の第４の実施形態に係る容量素子を示す概略断面図であり、図２１〜図２８はそれぞれ図２０に示される容量素子の製造方法を説明するための概略工程断面図である。
【０１０５】
図２０に示されるように、本実施形態に係る容量素子においては、半導体基板１０上の容量素子形成領域の周辺部に、例えばＳｉＯ２膜からなる第１の絶縁膜１２介して、所要の厚さ、例えば厚さ１００〜５００ｎｍ程度のポリシリコン（Ｐｏｌｙ Ｓｉｌｉｃｏｎ）層からなる段差用のポリシリコン・ダミー層１４が形成されている。また、第１の絶縁膜１２及びポリシリコン・ダミー層１４上には、第２の絶縁膜１６が形成されている。なお、第２の絶縁膜１６については、省略することも可能である。
【０１０６】
また、この第２の絶縁膜１６上には、例えば厚さ５〜７０ｎｍ程度のＴｉ層、厚さ１０〜２００ｎｍ程度のＴｉＯＮ層、厚さ５〜７０ｎｍ程度のＴｉ層、厚さ３００〜１５００ｎｍ程度のＡｌ−Ｓｉ層、厚さ５〜７０ｎｍ程度のＴｉＮ層が下から順に堆積されたＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉ積層構造膜、あるいはＣｕ，Ａｌ−Ｃｕ等による下部電極１８ａが形成されている。本例ではＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉ積層膜の下部電極１８ａが形成される。
即ち、この凹型断面形状の下部電極１８ａにおいては、その中央部の表面よりも厚さ１００〜５００ｎｍ程度の段差用のポリシリコン・ダミー層１４上方における周辺部の表面が例えば１００〜５００ｎｍ程度高い位置にある。
【０１０７】
なお、このような積層構造のＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉの下部電極１８ａにおいては、最上層のＴｉＮ層が、製造プロセス中のフォトリソグラフィ工程における反射防止膜及びその下のＡｌ−Ｓｉ層の酸化防止膜として機能し、Ａｌ−Ｓｉ層が、導電特性を要する電極の主要部として機能し、下層のＴｉ／ＴｉＯＮ／Ｔｉ積層膜が、バリアメタルとして機能する。
【０１０８】
また、下部電極１８ａの中央部上には、所要の厚さ、例えば厚さ１０〜３００ｎｍ程度のＴａ２Ｏ５，ＳｉＯ２又はＳｉＮ等の誘電体膜２０、本例ではＴａ２Ｏ５の誘電体膜を介して、厚さ５〜１００ｎｍ程度のＴｉ，ＴｉＮ又はＴｉとＴｉＮの積層膜からなる上部電極２２が形成されている。誘電体膜２０をＴａ２Ｏ５で形成するときは、上部電極２２を酸素と反応しにくいＴｉＮ又はＴｉＮとＴｉをこの順で堆積させた積層膜で形成するのが好ましい。誘電体膜２０をＳｉＯ２，ＳｉＮ等で形成するときは、上部電極２２をＴｉ，ＴｉＮ又はＴｉＮとＴｉの積層膜で形成することができる。
【０１０９】
こうして、誘電体膜２０を間に挟む上部電極２２と下部電極１８ａとから容量素子が構成されている。
【０１１０】
そして、この容量素子の凹型断面形状の下部電極１８ａの中央部上に形成されている誘電体膜２０の表面は、凹型断面形状の下部電極１８ａのポリシリコン・ダミー層１４上方における周辺部の表面よりもその高さが低くなっている。
【０１１１】
また、上部電極２２や下部電極１８ａからなる基体表面の凹凸部に対する平滑化処理がなされている。即ち、例えばＴＥＯＳを原料とするプラズマＣＶＤ法を用いて基体全面に堆積したＳｉＯ２膜やその上にコーティングしたＳＯＧ膜からなる平滑化絶縁膜２４が形成され、この平滑化絶縁膜２４によって下部電極１８ａの凹型断面形状の窪みが埋められている。
【０１１２】
また、平滑化されている基体全面、即ち下部電極１８ａの周辺部及び平滑化絶縁膜２４上には、例えばＳｉＯ２膜からなる絶縁膜２６が堆積されている。平滑化絶縁膜２４と絶縁膜２６で層間絶縁膜２７が形成される。
【０１１３】
そして、上部電極２２上の層間絶縁膜２７に開口された第１のビア・ホール２８ａを介して、上部電極２２に接続する例えばＡｌ合金層からなる第１の上層配線層３０ａが形成されている。
【０１１４】
また、下部電極１８ａの周辺部上の層間絶縁膜２７に開口された第２のビア・ホール２８ｂを介して、下部電極１８ａの周辺部に接続する例えばＡｌ合金層からなる第２の上層配線層３０ｂが形成されている。
【０１１５】
次に、図２０に示される容量素子の製造方法、図２１〜図２８の概略工程断面図を用いて説明する。
先ず、図２１に示されるように、半導体基板１０上に、例えばＳｉＯ２膜からなる第１の絶縁膜１２を形成した後、更にこの第１の絶縁膜１２上に、例えばポリシリコン層を所要の厚さ、例えば１００〜５００ｎｍ程度の厚さに形成する。続いて、フォトリソグラフィ工程及びＲＩＥ工程により、このポリシリコン層を選択的にエッチング除去して所定の形状にパターニングする。
【０１１６】
こうして、半導体基板１０上の容量素子形成予定領域の周辺部に、第１の絶縁膜１２を介して、厚さ１００〜５００ｎｍ程度のポリシリコン層からなる段差用のポリシリコン・ダミー層１４を形成する。
なお、このポリシリコン・ダミー層１４の形成工程は、ＬＳＩの他の素子、例えばＭＯＳＴｒ（Metal Oxide Semiconductor Transistor）のゲート（Gate）電極や、抵抗素子の抵抗層や、ＢｉｐＴｒ（Bipolar Transistor）の電極として用いるポリシリコン層の形成工程と兼用することが可能である。
【０１１７】
次いで、図２２に示されるように、この段差用のポリシリコン・ダミー層１４を含む基体全面に、第２の絶縁膜１６を形成する。なお、第２の絶縁膜１６の形成は省略できる。
【０１１８】
次いで、図２３に示されるように、例えばスパッタ法を用いて、この第２の絶縁膜１６上に、所要の厚さの導電体膜、例えば厚さ５〜７０ｎｍ程度のＴｉ層、厚さ１０〜２００ｎｍ程度のＴｉＯＮ層、厚さ５〜７０ｎｍ程度のＴｉ層、厚さ３００〜１５００ｎｍ程度のＡｌ−Ｓｉ層、厚さ５〜７０ｎｍ程度のＴｉＮ層を下から順に堆積して、ＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉ積層膜１８を形成する。
【０１１９】
なお、このような積層構造においては、最上層のＴｉＮ層が、製造プロセス中のフォトリソグラフィ工程における反射防止膜及びその下のＡｌ−Ｓｉ層の酸化防止膜として機能し、Ａｌ−Ｓｉ層が、導電特性を要する電極の主要部として機能し、下層のＴｉ／ＴｉＯＮ／Ｔｉ積層膜がバリアメタルとして機能する。
【０１２０】
また、このＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉ積層膜１８において、厚さ１００〜５００ｎｍ程度の段差用のポリシリコン・ダミー層１４上方における表面は、このポリシリコン・ダミー層１４に囲まれた領域における表面よりもその高さが１００〜５００ｎｍ程度高くなっている。
【０１２１】
次いで、図２４に示されるように、例えばＣＶＤ法を用いて、このＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉ積層膜１８上に、Ｔａ２Ｏ５，ＳｉＯ２，ＳｉＮ等、本例ではＴａ２Ｏ５の誘電体膜を所要の厚さ、例えば１０〜３００ｎｍ程度の厚さに堆積する。更に、例えばスパッタ法を用いて、この誘電体膜上に、例えばＴｉ層、ＴｉＮ層又はＴｉとＴｉＮの積層膜による導電体層を所要の厚さ、例えば２０〜５００ｎｍ程度の厚さに堆積する。
【０１２２】
続いて、フォトリソグラフィ工程及びＲＩＥ工程により、これら積層された導電体層及び誘電体膜を選択的にエッチング除去して所定の形状にパターニングする。
【０１２３】
こうして、段差用のポリシリコン・ダミー層１４に囲まれた領域のＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉ積層膜１８上に、厚さ１０〜３００ｎｍ程度の誘電体膜２０を介して、厚さ２０〜５００ｎｍ程度のＴｉ層、ＴｉＮ層又はＴｉとＴｉＮの積層膜からなる上部電極２２を形成する。上部電極２２の表面は、積層膜１８のダミー層１４上方における表面と同一面、あるいはそれより高い位置にする。
【０１２４】
なお、このときの誘電体膜２０の表面は、積層膜１８のポリシリコン・ダミー層１４上方における表面よりもその高さが低くなっている。
【０１２５】
次いで、図２５に示されるように、フォトリソグラフィ工程及びＲＩＥ工程により、ＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉ積層膜１８を選択的にエッチング除去して所定の形状にパターニングする。
【０１２６】
こうして、上部電極２２が形成されている中央部の誘電体膜２０の表面よりも段差用のポリシリコン・ダミー層１４上方の周辺部の表面が高い位置にある凹型断面形状のＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉ積層膜による下部電極１８ａを形成する。また、この下部電極１８ａの形成と同時に、ＬＳＩの他の素子のＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉ積層膜による下層配線層（図示せず）を形成する。
【０１２７】
このようにして、誘電体膜２０を間に挟む上部電極２２と下部電極１８ａとから構成される容量素子を形成する。
なお、このときの容量素子の誘電体膜２０の表面は、下部電極１８ａのポリシリコン・ダミー層１４上方における周辺部の表面よりもその高さが低くなっている。
【０１２８】
次いで、図２６に示されるように、基体全面の凹凸を平滑化する平滑化処理を行う。即ち、例えばＴＥＯＳを原料とするプラズマＣＶＤ法を用いて、上部電極２２及び下部電極１８ａを含む基体全面に、例えば、ＳｉＯ２膜を３００〜１５００ｎｍ程度の厚さに堆積する。更に、このＳｉＯ２膜上に、ＳＯＧ膜をコーティングする。その後、これらのＳＯＧ膜及びＳｉＯ２膜をエッチバックする。
【０１２９】
こうして、下部電極１８ａの凹型断面形状の窪みを埋めると共に、基体全面を平滑化する平滑化絶縁膜２４を形成する。
【０１３０】
なお、この基体全面の平滑化工程、即ち平滑化絶縁膜２４の形成工程においては、凹型断面形状の下部電極１８ａの中央部上に形成されている誘電体膜２０の表面が、凹型断面形状の下部電極１８ａのポリシリコン・ダミー層１４上方における周辺部の表面よりもその高さが低くなっている。また、一般的な平滑化エッチバックでは、ＳｉＯ２とＴｉ及びＴｉＮとのエッチングレートは大きく変わらないため、ＳＯＧ膜及びＳｉＯ２膜の形成後のエッチバックの際にも、下部電極１８ａの周辺部の表面は露出するものの、誘電体膜２０の表面は、エッチングによって露出することはない。即ち、下部電極１８ａの周辺部がエッチングストッパーとなり、上部電極２２下の誘電体膜２０がダメージを受けることはない。
【０１３１】
次いで、図２７に示されるように、例えばプラズマＣＶＤ法を用いて、下部電極１８ａの周辺部及び平滑化絶縁膜２４を含む基体全体に、例えばＳｉＯ２膜からなる絶縁膜２６を堆積する。平滑化絶縁膜２４と絶縁膜２６で層間絶縁膜２７が形成される。
【０１３２】
続いて、フォトリソグラフィ工程及びドライエッチング法を用いて、上部電極２２上の層間絶縁膜２７を選択的にエッチング除去すると共に、下部電極１８ａの周辺部上の層間絶縁膜２７を選択的にエッチング除去して、第１及び第２のビア・ホール２８ａ，２８ｂをそれぞれ開口する。このとき、コンタクト抵抗低減のために、下部電極１８ａ表面のＴｉＮ層のみ除去することもある。
【０１３３】
なお、このとき、第１のビア・ホール２８ａを開口するためにエッチングする上部電極２２上の層間絶縁膜２７膜厚が、第２のビア・ホール２８ｂを開口するためにエッチングする下部電極１８ａの周辺部上の層間絶縁膜２７の膜厚とほぼ等しくなっているため、これら第１及び第２のビア・ホール２８ａ，２８ｂの開口の際に、上部電極２２の表面に対する過大なオーバーエッチングが行われることはない。
【０１３４】
次いで、図２８に示されるように、例えばスパッタ法を用いて、例えばＡｌ合金層を堆積した後、フォトリソグラフィ工程及びドライエッチング法を用いて、このＡｌ合金層を加工し、第１及び第２のビア・ホール２８ａ，２８ｂを介して上部電極２２及び下部電極１８ａの周辺部にそれぞれ接続するＡｌ合金層からなる第１及び第２の上層配線層３０ａ，３０ｂを形成する。
【０１３５】
また、この第１及び第２の上層配線層３０ａ，３０ｂの形成と同時に、ＬＳＩの他の素子の上層配線層（図示せず）を形成する。
【０１３６】
以上のように本実施形態によれば、半導体基板１０上の容量素子形成予定領域の周辺部に、第１の絶縁膜１２を介して厚さ１００〜５００ｎｍ程度のポリシリコン層からなる段差用のポリシリコン・ダミー層１４を形成し、このポリシリコン・ダミー層１４を含む基体全面に第２の絶縁膜１６を形成し、この第２の絶縁膜１６上に、中央部の表面よりもポリシリコン・ダミー層１４上方の周辺部の表面が高い位置にある凹型断面形状の下部電極１８ａを形成すると共に、その中央部上に、所要の厚さ、例えば厚さ１０〜３００ｎｍ程度の誘電体膜（即ち、ダミー層１４より薄い誘電体膜）２０を介して、所要の厚さ、例えば厚さ５〜１００ｎｍ程度の上部電極２２を形成し、誘電体膜２０の表面の高さを下部電極１８ａのポリシリコン・ダミー層１４上方における周辺部の表面の高さよりも低くすることにより、基体全面にＳｉＯ２膜を堆積し更にＳＯＧ膜をコーティングした後にエッチバックする平滑化処理を行う際に、下部電極１８ａの周辺部がエッチングストッパーとして働き、エッチングによって誘電体膜２０がダメージを受けることはない。従って、容量素子の容量値等の特性の変動及び信頼性の劣化を抑制して、良好な特性と高い信頼性をもつ容量素子を得ることができる。
【０１３７】
また、容量素子の上部電極２２及び下部電極１８ａにそれぞれ接続する第１及び第２の上層配線層３０ａ，３０ｂを形成するために第１及び第２のビア・ホール２８ａ，２８ｂをそれぞれ開口する際に、第１のビア・ホール２８ａを開口するためにエッチングする上部電極２２上の層間絶縁膜２７の膜厚が、第２のビア・ホール２８ｂを開口するためにエッチングする下部電極１８ａの周辺部上の層間絶縁膜２７の膜厚とほぼ等しくなっているため、上部電極２２の表面に対する過大なオーバーエッチングが行われることはなく、上部電極２２やその下のＴａ２Ｏ５誘電体膜２０がダメージを受けることはない。従って、容量素子の容量値等の特性の変動及び信頼性の劣化を更に抑制して、より良好な特性とより高い信頼性をもつ容量素子を得ることができる。
【０１３８】
また、第１及び第２のビア・ホール２８ａ，２８ｂを比較すると、下部電極１８ａ上に開口する第２のビア・ホール２８ｂの深さが上部電極２２上に開口する第１のビア・ホール２８ａの深さより浅くなっていることにより、容量素子として実効的に機能する上部電極２２と下部電極１８ａとの対向領域から第１及び第２の上層配線層３０ａ，３０ｂまでの距離において一般に上部電極側よりも長くなる傾向にある下部電極側の距離を短縮することになるため、インピーダンスの差異を減少させて容量素子の特性の非対称性の増大を抑制することができる。即ち、容量素子の特性の対称性を向上することができる。
【０１３９】
（第５の実施形態）
図２９は本発明の第５の実施形態に係る容量素子を示す概略断面図であり、図３０及び図３１はそれぞれ図２９に示される容量素子の製造方法を説明するための概略工程断面図である。なお、ここで、上記第４の実施形態の図２１〜図２８に示す容量素子の構成要素と同一の要素には同一の符号を付して説明を省略する。
【０１４０】
図２９に示されるように、本実施形態に係る容量素子においては、上記第４の実施形態の図２０に示す容量素子における段差用のポリシリコン・ダミー層１４の代わりに、所要の厚さのＳｉＮ，ＳｉＯ２等による絶縁ダミー層、例えば、厚さ１００〜５００ｎｍ程度のＳｉＯ２層からなる段差用のＳｉＯ２ダミー層３２が形成されている点に特徴がある。そして、その他の構成要素は上記第４の実施形態の場合と同様である。
【０１４１】
次に、図２９に示される容量素子の製造方法を、図３０及び図３１の概略工程断面図を用いて説明する。
先ず、図３０に示されるように、半導体基板１０上に、例えばＳｉＯ２膜からなる第１の絶縁膜１２を形成した後、更にこの第１の絶縁膜１２上に、絶縁膜、例えばＳｉＯ２膜を１００〜５００ｎｍ程度の厚さに形成する。続いて、フォトリソグラフィ工程及びエッチング工程により、このＳｉＯ２膜を選択的にエッチング除去して、所定の形状にパターニングする。
【０１４２】
こうして、半導体基板１０上の容量素子形成予定領域の周辺部に、第１の絶縁膜１２を介して、厚さ１００〜５００ｎｍ程度のＳｉＯ２膜からなるＳｉＯ２ダミー層３２を形成する。
次いで、図３１に示されるように、上記第４の実施形態の図２２〜図２８に示す工程と同様にして、このＳｉＯ２ダミー層３２を含む基体全面に、第２の絶縁膜１６を形成し、この第２の絶縁膜１６上に、ＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉ積層膜１８を形成し、このＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉ積層膜１８上に、誘電体膜２０を介して上部電極２２を形成し、フォトリソグラフィ工程及びＲＩＥ工程により、ＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉ積層膜１８をパターニングして、上部電極２２が形成されている中央部の表面よりもＳｉＯ２ダミー層３２上方の周辺部の表面が高い位置にある凹型断面形状の下部電極１８ａを形成する。
【０１４３】
こうして、誘電体膜２０を間に挟む上部電極２２と下部電極１８ａとから構成される容量素子を形成する。
なお、このときの容量素子の誘電体膜２０の表面は、下部電極１８ａのＳｉＯ２ダミー層３２上方における周辺部の表面よりもその高さが低くなっている。
【０１４４】
続いて、上部電極２２及び下部電極１８ａを含む基体全面に、ＳｉＯ２膜を堆積し、更にＳＯＧ膜をコーティングした後、これらのＳＯＧ膜及びＳｉＯ２膜をエッチバックする平滑化処理を行い、下部電極１８ａの凹型断面形状の窪みを埋めると共に、上部電極２２の表面を被覆して、基体全面を平滑化する平滑化絶縁膜２４を形成する。
【０１４５】
なお、この基体全面の平滑化工程、即ち平滑化絶縁膜２４の形成工程においては、凹型断面形状の下部電極１８ａの中央部上に形成されている誘電体膜２０の表面が、凹型断面形状の下部電極１８ａのＳｉＯ２ダミー層３２上方における周辺部の表面よりもその高さが低くなっている。一般的な平滑化エッチバック条件ではＳｉＯ２とＴｉ，ＴｉＮとのエッチレートの差は大きくないため、ＳＯＧ膜及びＳｉＯ２膜のエッチバックの際にも、下部電極１８ａの周辺部がエッチングストッパーとして働き、下部電極１８ａの周辺部の表面は露出する場合があっても、誘電体膜２０の表面はエッチングによって露出することはない。
【０１４６】
続いて、下部電極１８ａの周辺部及び平滑化絶縁膜２４を含む基体全面に、例えばＳｉＯ２膜からなる絶縁膜２６を堆積して平滑化絶縁膜２４と絶縁膜２６とによる層間絶縁膜２７を形成する。そして、上部電極２２上の層間絶縁膜２７を選択的にエッチング除去すると共に、下部電極１８ａの周辺部上の層間絶縁膜２７を選択的にエッチング除去して、第１及び第２のビア・ホール２８ａ，２８ｂをそれぞれ開口する。下部電極１８ａ表面のＴｉＮ層が除去されることもある。
【０１４７】
なお、このとき、第１のビア・ホール２８ａを開口するためにエッチングする上部電極２２上の層間絶縁膜２７の膜厚が、第２のビア・ホール２８ｂを開口するためにエッチングする下部電極１８ａの周辺部上の層間絶縁膜２６の膜厚とほぼ等しくなっているため、これら第１及び第２のビア・ホール２８ａ，２８ｂの開口の際に、上部電極２２の表面に対する過大なオーバーエッチングが行われることはない。
【０１４８】
続いて、第１及び第２のビア・ホール２８ａ，２８ｂを介して上部電極２２及び下部電極１８ａの周辺部にそれぞれ接続する第１及び第２の上層配線層３０ａ，３０ｂを形成する。
以上のように本実施形態によれば、半導体基板１０上の容量素子形成予定領域の周辺部に、第１の絶縁膜１２を介して所要の厚さ、例えば１００〜５００ｎｍ程度の段差用のＳｉＯ２ダミー層３２を形成し、このＳｉＯ２ダミー層３２を含む基体全面に第２の絶縁膜１６を形成し、この第２の絶縁膜１６上に、中央部の表面よりもＳｉＯ２ダミー層３２上方の周辺部の表面が高い位置にある凹型断面形状の下部電極１８ａを形成すると共に、その中央部上に誘電体膜２０を介して上部電極２２を形成して、誘電体膜２０の表面の高さを下部電極１８ａのＳｉＯ２ダミー層３２上方における周辺部の表面の高さよりも低くすることにより、基体全面にＳｉＯ２膜を堆積し更にＳＯＧ膜をコーティングした後にエッチバックする平滑化処理を行う際に、下部電極１８ａの周辺部がエッチングストッパーとして働き、エッチングによって誘電体膜２０がダメージを受けることはない。従って、上記第１の実施形態の場合と同様に、容量素子の容量値等の特性の変動及び信頼性の劣化を抑制して、良好な特性と高い信頼性をもつ容量素子を得ることができる。
【０１４９】
また、容量素子の上部電極２２及び下部電極１８ａにそれぞれ接続する第１及び第２の上層配線層３０ａ，３０ｂを形成するために第１及び第２のビア・ホール２８ａ，２８ｂをそれぞれ開口する際に、第１のビア・ホール２８ａを開口するためにエッチングする上部電極２２上の層間絶縁膜２７の膜厚が、第２のビア・ホール２８ｂを開口するためにエッチングする下部電極１８ａの周辺部上の層間絶縁膜２７の膜厚とほぼ等しくなっているため、上部電極２２の表面に対する過大なオーバーエッチングが行われることはなく、上部電極２２やその下の誘電体膜２０がダメージを受けることはない。従って、上記第１の実施形態の場合と同様に、容量素子の容量値等の特性の変動及び信頼性の劣化を更に抑制して、より良好な特性とより高い信頼性をもつ容量素子を得ることができる。
【０１５０】
また、下部電極１８ａ上に開口する第２のビア・ホール２８ｂの深さが上部電極２２上に開口する第１のビア・ホール２８ａの深さとほぼ等しくなっていることにより、容量素子として実効的に機能する上部電極２２と下部電極１８ａとの対向領域から第１及び第２の上層配線層３０ａ，３０ｂまでの距離において一般に上部電極側よりも長くなる傾向にある下部電極側の距離を短縮することになるため、上記第１の実施形態の場合と同様に、インピーダンスの差異を減少させて容量素子の特性の非対称性の増大を抑制し、容量素子の特性の対称性を向上することができる。
【０１５１】
なお、上記第５の実施形態においては、半導体基板１０上の容量素子形成予定領域の周辺部に、第１の絶縁膜１２を介して所要の厚さ、例えば厚さ１００〜５００ｎｍ程度の段差用のＳｉＯ２ダミー層３２を形成しているが、このようなＳｉＯ２ダミー層３２を形成する代わりに、フォトリソグラフィ工程及びエッチング工程により、半導体基板１０上の容量素子形成予定領域の中央部の第１の絶縁膜１２を選択的にエッチング除去して、深さ１００〜５００ｎｍ程度の窪みを形成してもよい。さらには、第１の絶縁膜１２の選択エッチングと、ダミー層３２（又はダミー層１４、後述するダミー層３４）の組み合わせで最終的なダミー層を形成して深さ１００〜５００ｎｍ程度の窪みを形成することもできる。
【０１５２】
これらの場合においても、この容量素子形成予定領域の中央部に深さ１００〜５００ｎｍ程度の窪みが形成された第１の絶縁膜１２上に、上記第２の実施形態の場合と同様にして、第２の絶縁膜１６を形成し、この第２の絶縁膜１６上に、ＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉ積層膜１８を形成し、このＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉ積層膜１８をパターニングすることにより、第１の絶縁膜１２に形成された窪みの上方の中央部の表面よりも周辺部の表面が高い位置にある凹型断面形状の下部電極１８ａを形成することが可能になる。従って、上記第５の実施形態の場合と同様の作用・効果を奏することができる。
【０１５３】
（第６の実施形態）
図３２は本発明の第６の実施形態に係る容量素子を示す概略断面図であり、図３３〜図３８はそれぞれ図３２に示される容量素子の製造方法を説明するための概略工程断面図である。なお、ここで、上記第４の実施形態の図２０〜図２８に示す容量素子の構成要素と同一の要素には同一の符号を付して説明を省略する。
【０１５４】
図３２に示されるように、本実施形態に係る容量素子においては、上記第４の実施形態の図２０に示す容量素子と比較すると、その容量素子の周辺部に段差用のポリシリコン・ダミー層１４が形成されている代わりに、同じ厚さ、例えば厚さ１００〜５００ｎｍ程度の段差用のポリシリコン・ダミー層３４が容量素子の周囲に形成されている点に特徴がある。
【０１５５】
また、上記第４の実施形態の図２０に示す凹型断面形状の例えばＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉの下部電極１８ａの代わりに、表面が平坦な例えばＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉの下部電極１８ｂが形成されていると共に、この下部電極１８ｂと分離して、容量素子の周囲の段差用のポリシリコン・ダミー層３４上方に、上部電極２２の表面よりも高い表面を有する例えばＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉのダミー電極１８ｃが形成されている点に特徴がある。
そして、その他の構成要素は上記第４の実施形態の場合と略同様である。
【０１５６】
次に、図３２に示される容量素子の製造方法を、図３２〜図３８の概略工程断面図を用いて説明する。
先ず、図３３に示されるように、半導体基板１０上に、例えばＳｉＯ２膜からなる第１の絶縁膜１２を形成した後、更にこの第１の絶縁膜１２上に、例えばポリシリコン層を所要の厚さ、例えば１００〜５００ｎｍ程度の厚さに形成する。続いて、フォトリソグラフィ工程及びＲＩＥ工程により、このポリシリコン層を選択的にエッチング除去して所定の形状にパターニングする。
【０１５７】
こうして、半導体基板１０上の容量素子形成予定領域の周囲に、第１の絶縁膜１２を介して、厚さ１００〜５００ｎｍ程度のポリシリコン層からなる段差用のポリシリコン・ダミー層３４を形成する。
なお、このポリシリコン・ダミー層３４の形成工程は、ＬＳＩの他の素子、例えばＭＯＳＴｒのゲート電極や、抵抗素子の抵抗層や、ＢｉｐＴｒの電極として用いるポリシリコン層の形成工程と兼用することが可能である。
【０１５８】
次いで、図３４に示されるように、上記第４の実施形態の図２２〜図２４に示す工程と同様にして、段差用のポリシリコン・ダミー層３４を含む基体全面に、第２の絶縁膜１６を形成する。絶縁膜１６は省略することもできる。そして、この第２の絶縁膜１６上に、ＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉ積層構造膜、あるいはＣｕ，Ａｌ−Ｃｕ等による積層膜、本例ではＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉ積層膜１８を形成し、このＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉ積層膜１８上に、Ｔａ２Ｏ５，ＳｉＯ２，ＳｉＮ等、本例ではＴａ２Ｏ３の誘電体膜１０を介してＴｉ，ＴｉＮ又はＴｉとＴｉＮの積層膜による上部電極２２を形成する。
【０１５９】
なお、このときの誘電体膜２０の表面は、ＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉ積層膜１８のポリシリコン・ダミー層３４上方における最上表面よりもその高さが低くなっている。
次いで、図３５に示されるように、フォトリソグラフィ工程及びＲＩＥ工程により、ＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉ積層膜１８を選択的にエッチング除去して所定の形状にパターニングする。
【０１６０】
こうして、第２の絶縁膜１６上の容量素子形成予定領域に、ＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉによる下部電極１８ｂを形成すると共に、この下部電極１８ｂと分離して、容量素子形成予定領域の周囲のポリシリコン・ダミー層３４上方に、下部電極１８ｂの表面よりも高い最上表面を有するＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉによるダミー電極１８ｃを形成する。
【０１６１】
また、この下部電極１８ｂの形成と同時に、ＬＳＩの他の素子のＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉ積層膜による下層配線層（図示せず）を形成する。
このようにして、誘電体膜２０を間に挟む上部電極２２と下部電極１８ｂとから構成される容量素子を形成する。
【０１６２】
なお、このときの容量素子の誘電体膜２０の表面は、容量素子形成領域の周囲のダミー電極１８ｃのポリシリコン・ダミー層３４上方における最上表面よりもその高さが低くなっている。
【０１６３】
次いで、図３６に示されるように、上部電極２２及び下部電極１８ｂを含む基体全面に、ＳｉＯ２膜を３００〜１５００ｎｍ程度の厚さに堆積する。更に、このＳｉＯ２膜上に、ＳＯＧ膜をコーティングする。その後、これらのＳＯＧ膜及びＳｉＯ２膜をエッチバックする平滑化処理を行う。
【０１６４】
こうして、ダミー電極１８ｃによって周囲を囲まれた窪みを埋める平滑化する平滑化絶縁膜２４を形成する。
【０１６５】
なおこの基体全面の平滑化工程、即ち平滑化絶縁膜２４の形成工程においては、下部電極１８ｂ上に形成されている誘電体膜２０の表面が、容量素子形成領域の周囲のダミー電極１８ｃのポリシリコン・ダミー層３４上方における最上表面よりもその高さが低くなっている。通常のエッチバック条件ではＴｉ，ＴｉＮとＳｉＯ２のエッチングレート差は大きくないので、ＳＯＧ膜及びＳｉＯ２膜のエッチバックの際にも、誘電体膜２０の表面はエッチングによって露出することはない。
【０１６６】
次いで、図３７に示されるように、例えばプラズマＣＶＤ法を用いて、ダミー電極１８ｃ及び平滑化絶縁膜２４を含む基体全面に、絶縁膜２６を堆積する。この平滑化絶縁膜２４と絶縁膜２６で層間絶縁膜２７が形成される。
【０１６７】
続いて、フォトリソグラフィ工程及びドライエッチング法を用いて、上部電極２２及び下部電極１８ｂ上の層間絶縁膜２７を選択的にエッチング除去して、第１及び第２のビア・ホール２８ａ，２８ｃをそれぞれ開口する。
【０１６８】
次いで、図３８に示されるように、例えばスパッタ法を用いて、例えばＡｌ合金層を堆積した後、フォトリソグラフィ工程及びドライエッチング法を用いて、このＡｌ合金層を加工し、第１及び第２のビア・ホール２８ａ，２８ｃを介して上部電極２２及び下部電極１８ｂの周辺部にそれぞれ接続するＡｌ合金層からなる第１及び第２の上層配線層３０ａ，３０ｃを形成する。
【０１６９】
また、この第１及び第２の上層配線層３０ａ，３０ｃの形成と同時に、ＬＳＩの他の素子の上層配線層（図示せず）を形成する。
【０１７０】
以上のように本実施形態によれば、半導体基板１０上の容量素子形成予定領域の周囲に、第１の絶縁膜１２を介して厚さ１００〜５００ｎｍ程度の段差用のポリシリコン・ダミー層３４を形成し、このポリシリコン・ダミー層３４を含む基体全面に、第２の絶縁膜１６を介して例えばＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉ積層膜１８を形成して所定の形状にパターニングし、容量素子形成予定領域にＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉの下部電極１８ｂを形成し、その周囲のポリシリコン・ダミー層３４上方に下部電極１８ｂの表面よりも高い表面を有するＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉのダミー電極１８ｃを形成すると共に、下部電極１８ｂ上に誘電体膜２０を介して上部電極２２を形成して、誘電体膜２０の表面の高さをダミー電極１８ｃのポリシリコン・ダミー層３４上方における最上表面の高さよりも低くすることにより、基体全面にＳｉＯ２膜を堆積し更にＳＯＧ膜をコーティングした後にエッチバックする平滑化処理を行う際に、ダミー電極１８ｃがエッチングストッパーとして働き、エッチングによって上部電極２２の下の誘電体膜２０がダメージを受けることはない。従って、上記第４の実施形態の場合と同様に、容量素子の容量値等の特性の変動及び信頼性の劣化を抑制して、良好な特性と高い信頼性をもつ容量素子を得ることができる。
【０１７１】
なお、上記第４〜第６の実施形態においては、容量素子の下部電極１８ａ，１８ｂは、第２のビア・ホール２８ｂ，２８ｃを介して第２の上層配線層３０ｂ，３０ｃに接続されている場合について説明しているが、下部電極１８ａ，１８ｂがそのまま配線層を兼ねて、ＬＳＩの他の素子に接続する場合もある。
そして、この場合には、下部電極１８ａ，１８ｂ上の層間絶縁膜２７を選択的にエッチング除去して、第２のビア・ホール２８ｂ，２８ｃを開口する必要はなくなる。
【０１７２】
また、第１及び第２の上層配線層３０ａ，３０ｂ，３０ｃの形成は、Ａｌ合金層を堆積し加工する代わりに、ＣＶＤ法を用いて、Ｗ（タングステン）層を堆積した後、エッチバックして、第１及び第２のビア・ホール２８ａ，２８ｂ，２８ｃをそれぞれ埋め込むＷプラグを形成し、更にスパッタ法を用いて、Ａｌ合金層を堆積した後、フォトリソグラフィ工程及びドライエッチング法を用いて、このＡｌ合金層を加工して、第１及び第２のビア・ホール２８ａ，２８ｂ，２８ｃ内のＷプラグにそれぞれ接続する第１及び第２の上層配線層を形成する方法を用いてもよい。
【０１７３】
１０・・半導体基板、１２・・第１の絶縁膜、１４・・ポリシリコン・ダミー層、１６・・第２の絶縁膜、１８・・ＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＯＮ／Ｔｉ積層膜、１８ａ，１８ｂ，１８ｄ・・下部電極、１８ｃ・・ダミー電極、２０・・誘電体膜、２２・・上部電極、２４・・平滑化絶縁膜、２６・・絶縁膜、２７・・層間絶縁膜、２８ａ，２８ｄ・・第１のビア・ホール、２８ｂ，２８ｃ，２８ｅ・・第２ノビア・ホール、３０ａ，３０ｄ・・第１の上層配線層、３０ｂ，３０ｃ，３０ｅ・・第２の上層配線層、３２・・絶縁ダミー層、３４・・ポリシリコン・ダミー層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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