(57)【特許請求の範囲】
【請求項１】
表示装置であって、
基板と、
前記基板上の領域のうち画像を表示するための表示領域に形成された画素回路と、
前記表示領域に形成され、前記画素回路の一部を構成する複数の走査信号線と、
前記基板上の領域のうち前記表示領域外の領域に形成され、第１の状態と第２の状態とを有し互いに直列に接続され前記複数の走査信号線と１対１で対応するように設けられた複数の双安定回路からなり、複数のクロック信号に基づいて前記複数の双安定回路が順次に第１の状態となることによって前記複数の走査信号線を順次に駆動するシフトレジスタと、
前記シフトレジスタが形成されている領域であるシフトレジスタ領域を基準にして前記表示領域とは反対側の領域に形成され、前記複数のクロック信号を含み前記複数の双安定回路の動作を制御するための信号であるシフトレジスタ駆動信号を伝達する駆動信号用幹配線と、
前記駆動信号用幹配線と各双安定回路とを接続する駆動信号用枝配線と、
前記複数の双安定回路に与えられるべき直流電源電位を伝達する直流電源電位用幹配線と、
前記直流電源電位用幹配線と各双安定回路とを接続する直流電源電位用枝配線と
を備え、
前記直流電源電位用幹配線は、前記シフトレジスタ領域と前記表示領域との間の領域に形成され、
前記基板は、前記複数の双安定回路に設けられる薄膜トランジスタのソース電極を含む配線パターンを形成する第１の金属膜と前記薄膜トランジスタのゲート電極を含む配線パターンを形成する第２の金属膜とを含む層構造を有し、
前記直流電源電位用幹配線と前記直流電源電位用枝配線とは、前記第１の金属膜または前記第２の金属膜のいずれか同じ金属膜で形成され、
前記直流電源電位用幹配線には、前記複数の双安定回路に与えられるべきローレベルの直流電源電位を伝達する第１の直流電源電位用幹配線と、前記複数の双安定回路に与えられるべきハイレベルの直流電源電位を伝達する第２の直流電源電位用幹配線とが含まれていることを特徴とする、表示装置。
【請求項２】
前記第１の直流電源電位用幹配線は、前記第１の金属膜で形成されていることを特徴とする、請求項１に記載の表示装置。
【請求項３】
前記直流電源電位用枝配線には、さらに、前記第１の直流電源電位用幹配線と各双安定回路とを接続する第１の直流電源電位用枝配線と、前記第２の直流電源電位用幹配線と各双安定回路とを接続する第２の直流電源電位用枝配線とが含まれ、
前記第１の直流電源電位用幹配線と前記第１の直流電源電位用枝配線とは、前記第１の金属膜または前記第２の金属膜のいずれか同じ金属膜で形成され、
前記第２の直流電源電位用幹配線と前記第２の直流電源電位用枝配線とは、前記第１の金属膜または前記第２の金属膜のいずれか同じ金属膜で形成され、
前記第１の直流電源電位用幹配線と前記第２の直流電源電位用幹配線とは、互いに異なる金属膜で形成されていることを特徴とする、請求項１に記載の表示装置。
【請求項４】
前記駆動信号用幹配線は、前記第１の金属膜で形成されていることを特徴とする、請求項１に記載の表示装置。
【請求項５】
前記直流電源電位用幹配線および前記駆動信号用幹配線を構成するすべての配線について、配線幅が互いに等しくなっていることを特徴とする、請求項１に記載の表示装置。
【請求項６】
表示装置であって、
基板と、
前記基板上の領域のうち画像を表示するための表示領域に形成された画素回路と、
前記表示領域に形成され、前記画素回路の一部を構成する複数の走査信号線と、
前記基板上の領域のうち前記表示領域外の領域に形成され、第１の状態と第２の状態とを有し互いに直列に接続され前記複数の走査信号線と１対１で対応するように設けられた複数の双安定回路からなり、複数のクロック信号に基づいて前記複数の双安定回路が順次に第１の状態となることによって前記複数の走査信号線を順次に駆動するシフトレジスタと、
前記シフトレジスタが形成されている領域であるシフトレジスタ領域を基準にして前記表示領域とは反対側の領域に形成され、前記複数のクロック信号を含み前記複数の双安定回路の動作を制御するための信号であるシフトレジスタ駆動信号を伝達する駆動信号用幹配線と、
前記駆動信号用幹配線と各双安定回路とを接続する駆動信号用枝配線と、
前記複数の双安定回路に与えられるべき直流電源電位を伝達する直流電源電位用幹配線と、
前記直流電源電位用幹配線と各双安定回路とを接続する直流電源電位用枝配線と
を備え、
前記直流電源電位用幹配線は、前記シフトレジスタ領域と前記表示領域との間の領域に形成され、
前記シフトレジスタ駆動信号のうちの前記複数のクロック信号以外の信号であって１フレーム期間中に５回以下のパルスを生成する信号を伝達する幹配線が、前記シフトレジスタ領域と前記表示領域との間の領域に形成されていることを特徴とする、表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス型の表示装置に関し、より詳しくは、表示装置内の走査信号線駆動回路およびその近傍のレイアウトに関する。
【背景技術】
【０００２】
従来、ａ−ＳｉＴＦＴ液晶パネル（薄膜トランジスタの半導体層にアモルファスシリコンを用いた液晶パネル）を採用した液晶表示装置においては、アモルファスシリコンの移動度が比較的小さいため、ゲートバスライン（走査信号線）を駆動するためのゲートドライバは、パネルを構成する基板の周辺部にＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）チップとして搭載されていた。ところが、近年、装置の小型化や低コスト化などを図るために、基板上に直接的にゲートドライバを形成することが行われている。このようなゲートドライバは「モノリシックゲートドライバ」などと呼ばれている。また、モノリシックゲートドライバを備えたパネルは「ゲートドライバモノリシックパネル」などと呼ばれている。【０００３】
図２１は、ゲートドライバモノリシックパネルを採用した従来の液晶表示装置におけるゲートドライバ（モノリシックゲートドライバ）のレイアウト例を示す図である。図２１に示すように、ゲートドライバには、表示部に配設された複数本のゲートバスライン（走査信号線）を順次に駆動するための複数段からなるシフトレジスタと、当該シフトレジスタを動作させるためのクロック信号等を伝達する配線とが含まれている。シフトレジスタの各段は、各時点において２つの状態（第１の状態および第２の状態）のうちのいずれか一方の状態となっていて当該状態を示す信号（状態信号）を出力用トランジスタ（導通端子の一方が走査信号出力用の端子に接続されたトランジスタであって、当該トランジスタの制御端子の電位を変動させることによって状態信号の電位を制御するためのトランジスタ）を介して走査信号として出力する双安定回路となっている。なお、図２１には、シフトレジスタの２段分に対応するレイアウトのみを示している。配線としては、クロック信号ＣＫ１，ＣＫ１Ｂ，ＣＫ２，およびＣＫ２Ｂや各双安定回路の状態を初期化するためのクリア信号ＣＬＲを伝達する駆動信号用幹配線、ローレベルの直流電源電位ＶＳＳを伝達するＶＳＳ用幹配線、および駆動信号用幹配線やＶＳＳ用幹配線と各双安定回路とを接続する枝配線とが基板上に形成されている。なお、以下においては、シフトレジスタが形成されている領域のことを「シフトレジスタ領域」といい、駆動信号用およびＶＳＳ用の幹配線が形成されている領域のことを「幹配線領域」といい、表示部に相当する領域のことを「表示領域」という。【０００４】
ところで、一般的に回路を構成する場合、入力部に隣接するように回路部が配置され、その回路部に隣接するように出力部が配置される。従来のモノリシックゲートドライバにおいても、図２１に示すように、入力部に相当する幹配線領域がシフトレジスタ領域に隣接するように設けられ、出力部に相当する符号９０で示す部分もシフトレジスタ領域に隣接するように設けられている。このような配置が一般的であり、各種信号用の幹配線は上述の幹配線領域にまとめて形成されている。図２１に示す構成において、各配線の具体的な配置に着目すると、駆動信号用幹配線およびＶＳＳ用幹配線は、シフトレジスタ領域を基準とすると表示領域とは反対側の領域に形成されている。駆動信号用幹配線とＶＳＳ用幹配線との位置関係に着目すると、駆動信号用幹配線よりもＶＳＳ用幹配線の方がパネルのエッジ部に近い領域に形成されている。また、図２１に示す例においては、ＶＳＳ用幹配線と枝配線とは同じ層に形成され、駆動信号用幹配線と枝配線とは異なる層に形成されている。このため、駆動信号用幹配線と枝配線とはコンタクトを介して接続されている。【０００５】
なお、本件発明に関連して、以下の先行技術文献が知られている。日本の特開２００６−７９０４１号公報，日本の特開２００７−３１６６４２号公報，および日本の特表２００５−５２７８５６号公報には、ゲートドライバ内のシフトレジスタの２段分についてのレイアウト例が開示されている。特に、日本の特開２００６−７９０４１号公報の図２および日本の特表２００５−５２７８５６号公報の図６には、パネルのエッジ部からシフトレジスタ領域に近づくにつれて幹配線の幅が狭くなるように構成されたレイアウト例が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】日本の特開２００６−７９０４１号公報
【特許文献２】日本の特開２００７−３１６６４２号公報
【特許文献３】日本の特表２００５−５２７８５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところが、従来の構成によると、図２１において符号９１で示す部分のように、直流電源電位ＶＳＳをＶＳＳ用幹配線から双安定回路に与えるための枝配線と駆動信号用幹配線との重畳部が存在する。この重畳部は負荷容量となるので、以下のような現象が生じ得る。まず、ＶＳＳ用幹配線から双安定回路には本来一定の電位であるＶＳＳ電位が与えられるべきであるが、クロック信号の波形の変動に起因してＶＳＳ電位が変動する。また、駆動信号用幹配線によって伝達されるクロック信号等に関し、上記重畳部の負荷容量に起因して波形なまりが生じる。従来の構成によると、以上のような現象が生じ得るので、表示品位の低下が懸念される。また、図２１に示した構成と同様の駆動信号用幹配線が設けられている場合にクリア信号ＣＬＲ用の幹配線とシフトレジスタ領域との間にＶＳＳ用幹配線が配置されると、駆動信号用の枝配線とＶＳＳ用幹配線との重畳部が存在することになるので、クロック信号の波形の変動に起因してＶＳＳ電位が変動する。従って、図２１に示した構成と同様、表示品位の低下が懸念される。また、従来より、表示装置に関し、低消費電力化や小型化が強く求められている。【０００８】
そこで本発明は、モノリシックゲートドライバを備えた表示装置において、表示品位を低下させることなく、消費電力を低減しつつ小型化を実現することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の第１の局面は、表示装置であって、
基板と、
前記基板上の領域のうち画像を表示するための表示領域に形成された画素回路と、
前記表示領域に形成され、前記画素回路の一部を構成する複数の走査信号線と、
前記基板上の領域のうち前記表示領域外の領域に形成され、第１の状態と第２の状態とを有し互いに直列に接続され前記複数の走査信号線と１対１で対応するように設けられた複数の双安定回路からなり、複数のクロック信号に基づいて前記複数の双安定回路が順次に第１の状態となることによって前記複数の走査信号線を順次に駆動するシフトレジスタと、
前記シフトレジスタが形成されている領域であるシフトレジスタ領域を基準にして前記表示領域とは反対側の領域に形成され、前記複数のクロック信号を含み前記複数の双安定回路の動作を制御するための信号であるシフトレジスタ駆動信号を伝達する駆動信号用幹配線と、
前記駆動信号用幹配線と各双安定回路とを接続する駆動信号用枝配線と、
前記複数の双安定回路に与えられるべき直流電源電位を伝達する直流電源電位用幹配線と、
前記直流電源電位用幹配線と各双安定回路とを接続する直流電源電位用枝配線と
を備え、
前記直流電源電位用幹配線は、前記シフトレジスタ領域と前記表示領域との間の領域に形成され、
前記基板は、前記複数の双安定回路に設けられる薄膜トランジスタのソース電極を含む配線パターンを形成する第１の金属膜と前記薄膜トランジスタのゲート電極を含む配線パターンを形成する第２の金属膜とを含む層構造を有し、
前記直流電源電位用幹配線と前記直流電源電位用枝配線とは、前記第１の金属膜または前記第２の金属膜のいずれか同じ金属膜で形成され、
前記直流電源電位用幹配線には、前記複数の双安定回路に与えられるべきローレベルの直流電源電位を伝達する第１の直流電源電位用幹配線と、前記複数の双安定回路に与えられるべきハイレベルの直流電源電位を伝達する第２の直流電源電位用幹配線とが含まれていることを特徴とする。
【００１２】
本発明の第２の局面は、本発明の第１の局面において、
前記第１の直流電源電位用幹配線は、前記第１の金属膜で形成されていることを特徴とする。
【００１４】
本発明の第３の局面は、本発明の第１の局面において、
前記直流電源電位用枝配線には、さらに、前記第１の直流電源電位用幹配線と各双安定回路とを接続する第１の直流電源電位用枝配線と、前記第２の直流電源電位用幹配線と各双安定回路とを接続する第２の直流電源電位用枝配線とが含まれ、
前記第１の直流電源電位用幹配線と前記第１の直流電源電位用枝配線とは、前記第１の金属膜または前記第２の金属膜のいずれか同じ金属膜で形成され、
前記第２の直流電源電位用幹配線と前記第２の直流電源電位用枝配線とは、前記第１の金属膜または前記第２の金属膜のいずれか同じ金属膜で形成され、
前記第１の直流電源電位用幹配線と前記第２の直流電源電位用幹配線とは、互いに異なる金属膜で形成されていることを特徴とする。
【００１５】
本発明の第４の局面は、本発明の第１の局面において、
前記駆動信号用幹配線は、前記第１の金属膜で形成されていることを特徴とする。
【００１６】
本発明の第５の局面は、本発明の第１の局面において、
前記直流電源電位用幹配線および前記駆動信号用幹配線を構成するすべての配線について、配線幅が互いに等しくなっていることを特徴とする。
【００１７】
本発明の第６の局面は、表示装置であって、
基板と、
前記基板上の領域のうち画像を表示するための表示領域に形成された画素回路と、
前記表示領域に形成され、前記画素回路の一部を構成する複数の走査信号線と、
前記基板上の領域のうち前記表示領域外の領域に形成され、第１の状態と第２の状態とを有し互いに直列に接続され前記複数の走査信号線と１対１で対応するように設けられた複数の双安定回路からなり、複数のクロック信号に基づいて前記複数の双安定回路が順次に第１の状態となることによって前記複数の走査信号線を順次に駆動するシフトレジスタと、
前記シフトレジスタが形成されている領域であるシフトレジスタ領域を基準にして前記表示領域とは反対側の領域に形成され、前記複数のクロック信号を含み前記複数の双安定回路の動作を制御するための信号であるシフトレジスタ駆動信号を伝達する駆動信号用幹配線と、
前記駆動信号用幹配線と各双安定回路とを接続する駆動信号用枝配線と、
前記複数の双安定回路に与えられるべき直流電源電位を伝達する直流電源電位用幹配線と、
前記直流電源電位用幹配線と各双安定回路とを接続する直流電源電位用枝配線と
を備え、
前記直流電源電位用幹配線は、前記シフトレジスタ領域と前記表示領域との間の領域に形成され、
前記シフトレジスタ駆動信号のうちの前記複数のクロック信号以外の信号であって１フレーム期間中に５回以下のパルスを生成する信号を伝達する幹配線が、前記シフトレジスタ領域と前記表示領域との間の領域に形成されていることを特徴とする。
【発明の効果】
【００１８】
本発明の第１の局面によれば、直流電源電位用幹配線はシフトレジスタ領域と表示領域との間の領域に形成され、駆動信号用幹配線はシフトレジスタ領域を基準として表示領域とは反対側の領域に形成される。このため、従来の構成とは異なり、直流電源電位用幹配線から双安定回路に直流電源電位を与えるための直流電源電位用枝配線と駆動信号用幹配線との重畳部が存在しない。従って、そのような重畳部に起因する負荷容量が生ずることなく、クロック信号等の駆動信号の波形の変動に起因する直流電源電位の変動が抑止される。これにより、ローレベルの直流電源電位とハイレベルの直流電源電位とが与えられるシフトレジスタを備えた表示装置において、直流電源電位用幹配線の幅を従来よりも狭くすることが可能となる。また、直流電源電位用枝配線と駆動信号用幹配線との重畳部に起因する負荷容量が生じないことから、駆動信号用幹配線によって伝達されるクロック信号等の駆動信号の波形なまりの発生が抑止される。これにより、駆動信号用幹配線の幅を従来よりも狭くすることが可能となる。さらに、従来よりも負荷容量が低減されるので、低消費電力化が可能となる。さらにまた、上述したように直流電源電位用幹配線の幅や駆動信号用幹配線の幅を従来よりも狭くすることができるので、パネルの狭額縁化が可能となる。
また、直流電源電位用幹配線と直流電源電位用枝配線とを接続するためのコンタクトが不要となるので、コンタクト部分で配線幅が狭くなることに起因する抵抗の増大が抑止される。
【００２１】
本発明の第２の局面によれば、ローレベルの直流電源電位を伝達する幹配線は、シフトレジスタを構成する双安定回路内の薄膜トランジスタのソース電極と同じ金属膜で形成される。ここで、一般的に、双安定回路ではローレベルの直流電源電位は薄膜トランジスタのソース電極に与えられる。以上より、シフトレジスタ領域にコンタクトを備えることなく、双安定回路内の薄膜トランジスタのソース電極にローレベルの直流電源電位を与えることができる。
【００２３】
本発明の第３の局面によれば、ローレベルの直流電源電位とハイレベルの直流電源電位とが与えられるシフトレジスタを備えた表示装置において、ローレベルの直流電源電位用の配線およびハイレベルの直流電源電位用の配線の双方について幹配線と枝配線とを接続するためのコンタクトが不要となるので、コンタクト部分で配線幅が狭くなることに起因する抵抗の増大が抑止される。
【００２４】
本発明の第４の局面によれば、シフトレジスタ領域にコンタクトを備えることなく、双安定回路内の薄膜トランジスタにクロック信号等の駆動信号を与えることができる。
【００２５】
本発明の第５の局面によれば、直流電源電位用幹配線の配線幅が駆動信号用幹配線の配線幅と等しくされた構成において、本発明の第１の局面と同様の効果が得られる。
【００２６】
本発明の第６の局面によれば、直流電源電位用幹配線だけではなくオンデューティの小さい信号を伝達する幹配線もシフトレジスタ領域と表示領域との間の領域に形成された構成において、本発明の第１の局面と同様の効果が得られる。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１の実施形態に係るアクティブマトリクス型の液晶表示装置におけるゲートドライバおよびその近傍のレイアウト図である。
【図２】上記第１の実施形態において、液晶表示装置の全体構成を示すブロック図である。
【図３】上記第１の実施形態におけるアレイ基板の部分断面図である。
【図４】上記第１の実施形態において、ゲートドライバの構成を説明するためのブロック図である。
【図５】上記第１の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。
【図６】上記第１の実施形態において、ゲートドライバの動作について説明するための信号波形図である。
【図７】上記第１の実施形態において、ゲートドライバの動作について説明するための信号波形図である。
【図８】上記第１の実施形態において、シフトレジスタの一段分（双安定回路）の構成例を示す回路図である。
【図９】上記第１の実施形態において、シフトレジスタの動作を説明するための信号波形図である。
【図１０】上記第１の実施形態の変形例におけるゲートドライバおよびその近傍のレイアウト図である。
【図１１】上記第１の実施形態の変形例におけるゲートドライバ内のシフトレジスタの構成を示すブロック図である。
【図１２】本発明の第２の実施形態に係るアクティブマトリクス型の液晶表示装置におけるシフトレジスタの一段分（双安定回路）の一構成例を示す回路図である。
【図１３】上記第２の実施形態におけるゲートドライバおよびその近傍のレイアウト図である。
【図１４】上記第２の実施形態の第１の変形例におけるゲートドライバおよびその近傍のレイアウト図である。
【図１５】上記第２の実施形態の第２の変形例におけるゲートドライバおよびその近傍のレイアウト図である。
【図１６】上記第２の実施形態の第３の変形例におけるゲートドライバおよびその近傍のレイアウト図である。
【図１７】上記第２の実施形態の第４の変形例におけるゲートドライバおよびその近傍のレイアウト図である。
【図１８】本発明の第３の実施形態に係るアクティブマトリクス型の液晶表示装置におけるゲートドライバおよびその近傍のレイアウト図である。
【図１９】上記第３の実施形態の第１の変形例におけるゲートドライバおよびその近傍のレイアウト図である。
【図２０】上記第３の実施形態の第２の変形例におけるゲートドライバおよびその近傍のレイアウト図である。
【図２１】ゲートドライバモノリシックパネルを採用した従来の液晶表示装置におけるゲートドライバのレイアウト例を示す図である。
【発明を実施するための形態】
【００２８】
以下、添付図面を参照しつつ、本発明の実施形態について説明する。
【００２９】
＜１．第１の実施形態＞
＜１．１  全体構成および動作概要＞
図２は、本発明の第１の実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。図２に示すように、この液晶表示装置は、電源１００とＤＣ／ＤＣコンバータ１１０と表示制御回路２００とソースドライバ（映像信号線駆動回路）３００とゲートドライバ（走査信号線駆動回路）４００と共通電極駆動回路５００と表示部６００とを備えている。なお、本実施形態においては、ゲートドライバ４００と表示部６００とは同一基板（液晶パネルを構成する２枚の基板のうちの一方の基板であるアレイ基板）７上に形成される。すなわち、本実施形態におけるゲートドライバ４００は「モノリシックゲートドライバ」である。
【００３０】
表示部６００には、複数本（ｊ本）のソースバスライン（映像信号線）ＳＬ１〜ＳＬｊと、複数本（ｉ本）のゲートバスライン（走査信号線）ＧＬ１〜ＧＬｉと、それらのソースバスラインＳＬ１〜ＳＬｊとゲートバスラインＧＬ１〜ＧＬｉとの交差点にそれぞれ対応して設けられた複数個（ｉ×ｊ個）の画素形成部とを含む画素回路が形成されている。
【００３１】
上記複数個の画素形成部はマトリクス状に配置されて画素アレイを構成する。各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されると共に当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタ（ＴＦＴ）６０と、その薄膜トランジスタ６０のドレイン端子に接続された画素電極と、上記複数個の画素形成部に共通的に設けられた対向電極である共通電極Ｅｃと、上記複数個の画素形成部に共通的に設けられ画素電極と共通電極Ｅｃとの間に挟持された液晶層とからなる。そして、画素電極と共通電極Ｅｃとにより形成される液晶容量により、画素容量Ｃｐが構成される。なお、通常、画素容量Ｃｐに確実に電圧を保持すべく、液晶容量に並列に補助容量が設けられるが、補助容量は本発明には直接に関係しないのでその説明および図示を省略する。
【００３２】
電源１００は、ＤＣ／ＤＣコンバータ１１０と表示制御回路２００と共通電極駆動回路５００とに所定の電源電圧を供給する。ＤＣ／ＤＣコンバータ１１０は、ソースドライバ３００およびゲートドライバ４００を動作させるための所定の直流電圧を電源電圧から生成し、それをソースドライバ３００およびゲートドライバ４００に供給する。共通電極駆動回路５００は、共通電極Ｅｃに所定の電位Ｖｃｏｍを与える。
【００３３】
表示制御回路２００は、外部から送られる画像信号ＤＡＴおよび水平同期信号や垂直同期信号などのタイミング信号群ＴＧを受け取り、デジタル映像信号ＤＶと、表示部６００における画像表示を制御するためのソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，ラッチストローブ信号ＬＳ，ゲートスタートパルス信号ＧＳＰ，ゲートエンドパルス信号ＧＥＰ，およびゲートクロック信号ＧＣＫとを出力する。なお、本実施形態においては、ゲートクロック信号ＧＣＫは４相のクロック信号ＣＫ１（以下「第１ゲートクロック信号」という。），ＣＫ１Ｂ（以下「第２ゲートクロック信号」という。），ＣＫ２（以下「第３ゲートクロック信号」という。），およびＣＫ２Ｂ（以下「第４ゲートクロック信号」という。）によって構成されている。
【００３４】
ソースドライバ３００は、表示制御回路２００から出力されるデジタル映像信号ＤＶ，ソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，およびラッチストローブ信号ＬＳを受け取り、各ソースバスラインＳＬ１〜ＳＬｊに駆動用映像信号Ｓ（１）〜Ｓ（ｊ）を印加する。
【００３５】
ゲートドライバ４００は、表示制御回路２００から出力されるゲートスタートパルス信号ＧＳＰ，ゲートエンドパルス信号ＧＥＰ，およびゲートクロック信号ＧＣＫに基づいて、アクティブな走査信号Ｇｏｕｔ（１）〜Ｇｏｕｔ（ｉ）の各ゲートバスラインＧＬ１〜ＧＬｉへの印加を１垂直走査期間を周期として繰り返す。なお、このゲートドライバ４００についての詳しい説明は後述する。
【００３６】
以上のようにして、各ソースバスラインＳＬ１〜ＳＬｊに駆動用映像信号Ｓ（１）〜Ｓ（ｊ）が印加され、各ゲートバスラインＧＬ１〜ＧＬｉに走査信号Ｇｏｕｔ（１）〜Ｇｏｕｔ（ｉ）が印加されることにより、外部から送られた画像信号ＤＡＴに基づく画像が表示部６００に表示される。
【００３７】
＜１．２  アレイ基板の構造＞
図３は、アレイ基板７の部分断面図である。アレイ基板７はゲートドライバ４００や画素回路などを形成すべく積層構造となっており、その積層構造内には２つの金属膜（金属層）が含まれている。具体的には、図３に示すように、ガラス基板７００上に金属膜７０２，保護膜７１２，金属膜７０１，および保護膜７１１が積層されている。金属膜７０１は、ゲートドライバ４００や画素回路に設けられる薄膜トランジスタのソース電極（およびドレイン電極）を形成するために用いられている。そこで、以下、このような金属膜７０１のことを「ソースメタル」７０１という。金属膜７０２は、上記薄膜トランジスタのゲート電極を形成するために用いられている。そこで、以下、このような金属膜７０２のことを「ゲートメタル」７０２という。なお、ソースメタル７０１およびゲートメタル７０２については、薄膜トランジスタの電極として利用されるだけではなく、ゲートドライバ４００内あるいは画素回路内に形成される配線パターンとしても利用される。また、本実施形態においては、ソースメタル７０１によって第１の金属膜が実現され、ゲートメタル７０２によって第２の金属膜が実現されている。
【００３８】
＜１．３  ゲートドライバ＞
＜１．３．１  ゲートドライバの構成および動作＞
次に、本実施形態におけるゲートドライバ４００の構成について説明する。図４に示すように、ゲートドライバ４００は複数段のシフトレジスタ４１０によって構成されている。表示部６００にはｉ行×ｊ列の画素マトリクスが形成されているところ、それら画素マトリクスの各行と１対１で対応するようにシフトレジスタ４１０の各段が設けられている。また、シフトレジスタ４１０の各段は、各時点において２つの状態（第１の状態および第２の状態）のうちのいずれか一方の状態となっていて当該状態を示す信号（以下「状態信号」という。）を出力する双安定回路となっている。このように、このシフトレジスタ４１０はｉ個の双安定回路で構成されている。なお、ゲートドライバ４００のレイアウトについては後述する。
【００３９】
図５は、ゲートドライバ４００内のシフトレジスタ４１０の構成を示すブロック図である。上述したように、このシフトレジスタ４１０はｉ個の双安定回路で構成されている。各双安定回路には、４相のクロック信号ＣＫＡ（以下「第１クロック」という。），ＣＫＢ（以下「第２クロック」という。），ＣＫＣ（以下「第３クロック」という。），およびＣＫＤ（以下「第４クロック」という。）を受け取るための入力端子と、セット信号Ｓを受け取るための入力端子と、リセット信号Ｒを受け取るための入力端子と、クリア信号ＣＬＲを受け取るための入力端子と、ローレベルの直流電源電位ＶＳＳを受け取るための入力端子と、状態信号Ｑを出力するための出力端子とが設けられている。
【００４０】
シフトレジスタ４１０の各段（各双安定回路）の入力端子に与えられる信号は次のようになっている。１段目については、第１ゲートクロック信号ＣＫ１が第１クロックＣＫＡとして与えられ、第２ゲートクロック信号ＣＫ１Ｂが第２クロックＣＫＢとして与えられ、第４ゲートクロック信号ＣＫ２Ｂが第３クロックＣＫＣとして与えられ、第３ゲートクロック信号ＣＫ２が第４クロックＣＫＤとして与えられる。２段目については、第２ゲートクロック信号ＣＫ１Ｂが第１クロックＣＫＡとして与えられ、第１ゲートクロック信号ＣＫ１が第２クロックＣＫＢとして与えられ、第３ゲートクロック信号ＣＫ２が第３クロックＣＫＣとして与えられ、第４ゲートクロック信号ＣＫ２Ｂが第４クロックＣＫＤとして与えられる。３段目以降については、上述した１段目から２段目までの構成と同様の構成が２段ずつ繰り返される。また、１段目には、ゲートスタートパルス信号ＧＳＰがセット信号Ｓとして与えられる。２段目以降については、前段の状態信号Ｑがセット信号Ｓとして与えられる。さらに、ｉ段目には、ゲートエンドパルス信号ＧＥＰがリセット信号Ｒとして与えられる。１〜（ｉ−１）段目については、次段の状態信号Ｑがリセット信号Ｒとして与えられる。なお、ローレベルの直流電源電位ＶＳＳとクリア信号ＣＬＲについては、全ての段に共通的に与えられる。
【００４１】
次に、図５〜図７を参照しつつ、本実施形態におけるゲートドライバ４００の動作について説明する。シフトレジスタ４１０には、４相のクロック信号（第１ゲートクロック信号ＣＫ１，第２ゲートクロック信号ＣＫ１Ｂ，第３ゲートクロック信号ＣＫ２，および第４ゲートクロック信号ＣＫ２Ｂ），ゲートスタートパルス信号ＧＳＰ，ゲートエンドパルス信号ＧＥＰ，ローレベルの直流電源電位ＶＳＳ，およびクリア信号ＣＬＲが与えられる。
【００４２】
図６に示すように、第１ゲートクロック信号ＣＫ１と第２ゲートクロック信号ＣＫ１Ｂとは１８０度（１水平走査期間に相当する期間）位相がずれており、第３ゲートクロック信号ＣＫ２と第４ゲートクロック信号ＣＫ２Ｂとは１８０度位相がずれている。また、第３ゲートクロック信号ＣＫ２については、第１ゲートクロック信号ＣＫ１よりも位相が９０度遅れている。これら第１〜第４ゲートクロック信号ＣＫ１，ＣＫＢ１，ＣＫ２，およびＣＫ２Ｂについては、いずれも１水平走査期間おきにハイレベル（Ｈレベル）の状態となる。
【００４３】
このシフトレジスタ４１０の１段目にセット信号Ｓとしてのゲートスタートパルス信号ＧＳＰが与えられると、上記第１〜第４ゲートクロック信号ＣＫ１，ＣＫＢ１，ＣＫ２，およびＣＫ２Ｂに基づいて、ゲートスタートパルス信号ＧＳＰに含まれるパルス（このパルスは各段から出力される状態信号Ｑに含まれる）が１段目からｉ段目へと順次に転送される。そして、このパルスの転送に応じて、シフトレジスタ４１０の各段から出力される状態信号Ｑが順次にハイレベルとなる。そして、各段から出力される状態信号Ｑは、走査信号Ｇｏｕｔ（１）〜Ｇｏｕｔ（ｉ）として各ゲートバスラインＧＬ１〜ＧＬｉに与えられる。これにより、図７に示すように、１水平走査期間ずつ順次にハイレベルとなる走査信号が表示部６００内のゲートバスラインに与えられる。
【００４４】
＜１．３．２  双安定回路の構成および動作＞
図８は、シフトレジスタ４１０に含まれている双安定回路の構成（シフトレジスタ４１０の１段分の構成）を示す回路図である。図８に示すように、この双安定回路は、１０個の薄膜トランジスタＭＡ，ＭＢ，ＭＩ，ＭＦ，ＭＪ，ＭＫ，ＭＥ，ＭＬ，ＭＮ，およびＭＤと、キャパシタＣＡＰ１とを備えている。また、この双安定回路は、第１クロックＣＫＡを受け取る入力端子，第２クロックＣＫＢを受け取る入力端子，第３クロックＣＫＣを受け取る入力端子，第４クロックＣＫＤを受け取る入力端子，セット信号Ｓを受け取る入力端子，リセット信号Ｒを受け取る入力端子，クリア信号ＣＬＲを受け取る入力端子，および状態信号Ｑを出力する出力端子を備えている。なお、上述の薄膜トランジスタの半導体層は、アモルファスシリコン，微結晶シリコン，金属酸化物（例えばＺｎを含む酸化物、Ｉｎを含む酸化物、Ｇａを含む酸化物）などを用いて基板上に形成されている。
【００４５】
薄膜トランジスタＭＢのソース端子と薄膜トランジスタＭＡのドレイン端子と薄膜トランジスタＭＪのゲート端子と薄膜トランジスタＭＥのドレイン端子と薄膜トランジスタＭＬのドレイン端子と薄膜トランジスタＭＩのゲート端子とキャパシタＣＡＰ１の一端とは互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「第１ノード」といい、符号Ｎ１を付す。
【００４６】
薄膜トランジスタＭＪのドレイン端子と薄膜トランジスタＭＫのドレイン端子と薄膜トランジスタＭＦのソース端子と薄膜トランジスタＭＥのゲート端子とは互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「第２ノード」といい、符号Ｎ２を付す。
【００４７】
次に、各構成要素のこの双安定回路における機能について説明する。薄膜トランジスタＭＡは、クリア信号がハイレベルになっているときに、第１ノードＮ１の電位をローレベルにする。薄膜トランジスタＭＢは、セット信号Ｓがハイレベルになっているときに、第１ノードＮ１の電位をハイレベルにする。薄膜トランジスタＭＩは、第１ノードＮ１の電位がハイレベルになっているときに、第１クロックＣＫＡの電位を出力端子に与える。薄膜トランジスタＭＦは、第３クロックＣＫＣがハイレベルになっているときに、第２ノードＮ２の電位をハイレベルにする。
【００４８】
薄膜トランジスタＭＪは、第１ノードＮ１の電位がハイレベルになっているときに、第２ノードＮ２の電位をローレベルにする。この双安定回路の出力端子に接続されたゲートバスラインが選択されている期間（以下、「選択期間」という。）中に仮に第２ノードＮ２がハイレベルとなって薄膜トランジスタＭＥがオン状態になると、第１ノードＮ１の電位が低下して薄膜トランジスタＭＩがオフ状態となる。そのような現象を防止するために薄膜トランジスタＭＪが設けられている。
【００４９】
薄膜トランジスタＭＫは、第４クロックＣＫＤがハイレベルになっているときに、第２ノードＮ２の電位をローレベルにする。仮に薄膜トランジスタＭＫが設けられていなければ、選択期間以外の期間中、第２ノードＮ２の電位は常にハイレベルとなり薄膜トランジスタＭＥにバイアス電圧がかかり続けることになる。そうすると、薄膜トランジスタＭＥの閾値電圧が上昇し、薄膜トランジスタＭＥはスイッチとして充分に機能しなくなる。このような現象を防止するために薄膜トランジスタＭＫが設けられている。
【００５０】
薄膜トランジスタＭＥは、第２ノードＮ２の電位がハイレベルになっているときに、第１ノードＮ１の電位をローレベルにする。薄膜トランジスタＭＬは、リセット信号Ｒがハイレベルになっているときに、第１ノードＮ１の電位をローレベルにする。薄膜トランジスタＭＮは、リセット信号Ｒがハイレベルになっているときに、出力端子の電位をローレベルにする。薄膜トランジスタＭＤは、第２クロックＣＫＢがハイレベルになっているときに、出力端子の電位をローレベルにする。キャパシタＣＡＰ１は、この双安定回路の出力端子に接続されたゲートバスラインが選択されている期間中に第１ノードＮ１の電位をハイレベルに維持するための補償容量として機能する。
【００５１】
次に、図８および図９を参照しつつ、本実施形態における双安定回路の動作について説明する。この液晶表示装置の動作中、双安定回路には図９に示すような波形の第１〜第４クロックＣＫＡ〜ＣＫＤが与えられる。時点ｔ０になると、セット信号Ｓのパルスが双安定回路に与えられる。薄膜トランジスタＭＢはダイオード接続となっているので、このセット信号Ｓのパルスによって、ｔ０〜ｔ１の期間中、第１ノードＮ１はプリチャージされる。この期間中、薄膜トランジスタＭＪはオン状態となるので第２ノードＮ２の電位はローベルとなる。また、この期間中、リセット信号Ｒはローレベルとなっている。以上より、薄膜トランジスタＭＥおよび薄膜トランジスタＭＬはオフ状態となり、プリチャージによって上昇した第１ノードＮ１の電位が時点ｔ０〜時点ｔ１の期間中に低下することはない。
【００５２】
時点ｔ１になると、第１クロックＣＫＡがローレベルからハイレベルに変化する。ここで、薄膜トランジスタＭＩのソース端子には第１クロックＣＫＡが与えられており、また、薄膜トランジスタＭＩのゲート−ソース間には寄生容量（不図示）が存在する。このため、薄膜トランジスタＭＩのソース電位の上昇に従って、第１ノードＮ１の電位も上昇する（第１ノードＮ１がブートストラップされる）。その結果、薄膜トランジスタＭＩはオン状態となる。第１クロックＣＫＡがハイレベルにされた状態は時点ｔ２まで維持されるので、時点ｔ１〜時点ｔ２の期間中、状態信号Ｑはハイレベルとなる。これにより、このハイレベルの状態信号Ｑを出力する双安定回路に接続されたゲートバスラインが選択状態となり、当該ゲートバスラインに対応する行の画素形成部において画素容量Ｃｐへの映像信号の書き込みが行われる。なお、時点ｔ１〜時点ｔ２の期間中、時点ｔ０〜時点ｔ１の期間と同様、薄膜トランジスタＭＥおよび薄膜トランジスタＭＬはオフ状態となる。このため、時点ｔ１〜時点ｔ２の期間中、第１ノードＮ１の電位が低下することはない。
【００５３】
時点ｔ２になると、第１クロックＣＫＡはハイレベルからローレベルに変化する。また、第２クロックＣＫＢはローレベルからハイレベルに変化する。さらに、リセット信号Ｒがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＭＤ，ＭＬ，およびＭＮはオン状態となる。薄膜トランジスタＭＤおよび薄膜トランジスタＭＮがオン状態になることにより、状態信号Ｑの電位はローレベルにまで低下する。また、薄膜トランジスタＭＬがオン状態になることにより、第１ノードＮ１の電位はローレベルにまで低下する。
【００５４】
以上のようにして、１水平走査期間（ほぼ時点ｔ１〜時点ｔ２の期間に相当する期間）だけハイレベルで維持される状態信号Ｑが各双安定回路から出力され、当該状態信号Ｑが走査信号Ｇｏｕｔとしてゲートバスラインに与えられる。
【００５５】
＜１．３．３  ゲートドライバのレイアウト＞
本実施形態においては、ゲートドライバ４００およびその近傍は、図１に示すようなレイアウトとなっている。なお、図１には、シフトレジスタ４１０の２段分に対応するレイアウトのみを示している。第１ゲートクロック信号ＣＫ１，第２ゲートクロック信号ＣＫ１Ｂ，第３ゲートクロック信号ＣＫ２，第４ゲートクロック信号ＣＫ２Ｂ，およびクリア信号ＣＬＲなど双安定回路の動作を制御するための信号（シフトレジスタ駆動信号）を伝達する駆動信号用幹配線７１は、シフトレジスタ領域とパネルのエッジ部との間の領域に形成されている。ローレベルの直流電源電位ＶＳＳを伝達するＶＳＳ用幹配線７３は、シフトレジスタ領域と表示領域との間の領域に形成されている。以上のように、駆動信号用幹配線７１，ＶＳＳ用幹配線７３とシフトレジスタ４１０とはアレイ基板上にモノリシックに形成されている。なお、以下においては、駆動信号用幹配線７１が形成されている領域のことを「駆動信号用幹配線領域」という。
【００５６】
駆動信号用幹配線７１は、いずれもソースメタル７０１によって形成されている。シフトレジスタ４１０内の各双安定回路と駆動信号用幹配線７１とは、ゲートメタル７０２で形成された配線パターン（以下、「駆動信号用枝配線」という。）７２によって接続されている。なお、駆動信号用幹配線７１と駆動信号用枝配線７２とはコンタクトＣＴを介して接続されている。ＶＳＳ用幹配線７３は、ソースメタル７０１によって形成されている。シフトレジスタ４１０内の各双安定回路とＶＳＳ用幹配線７３とは、ソースメタル７０１で形成された配線パターン（以下、「ＶＳＳ用枝配線」という。）７４によって接続されている。ゲートバスラインについては、出力用トランジスタ４５から表示領域側へと延びソースメタル７０１で形成された配線パターンと、表示領域内からシフトレジスタ領域側へと延びゲートメタル７０２で形成された配線パターンと、ソースメタル７０１で形成された配線パターンとゲートメタル７０２で形成された配線パターンとを接続するコンタクトＣＴとによって構成されている。
【００５７】
以上のように、本実施形態においては、駆動信号用幹配線７１については、従来（図２１参照）と同様、シフトレジスタ領域とパネルのエッジ部との間の領域に形成されている。すなわち、駆動信号用幹配線７１については、シフトレジスタ領域を基準として表示領域とは反対側の領域に形成されている。これに対して、ＶＳＳ用幹配線７３については、従来と異なり、シフトレジスタ領域と表示領域との間の領域に形成されている。
【００５８】
なお、本実施形態においては、ＶＳＳ用幹配線７３によって第１の直流電源電位用幹配線が実現され、ＶＳＳ用枝配線７４によって第１の直流電源電位用枝配線が実現されている。
【００５９】
＜１．４  効果＞
本実施形態によれば、従来の構成（図２１参照）とは異なり、直流電源電位ＶＳＳをＶＳＳ用幹配線７３から双安定回路に与えるためのＶＳＳ用枝配線７４と駆動信号用幹配線７１との重畳部が存在しない。このため、そのような重畳部に起因する負荷容量は生じない。従って、クロック信号の波形の変動（図６参照）に起因するＶＳＳ電位の変動が抑止される。これにより、ＶＳＳ用幹配線７３の幅を従来よりも狭くすることが可能となる。例えば、ＶＳＳ用幹配線７３の幅をクロック信号等を伝達する駆動信号用幹配線７１の幅と等しくすることが可能となる。また、ＶＳＳ用枝配線７４と駆動信号用幹配線７１との重畳部に起因する負荷容量が生じないことから、駆動信号用幹配線７１によって伝達されるクロック信号等の波形なまりの発生が抑止される。これにより、駆動信号用幹配線７１の幅を従来よりも狭くすることが可能となる。さらに、従来よりも負荷容量が低減されるので、低消費電力化が可能となる。さらにまた、上述したようにＶＳＳ用幹配線７３の幅や駆動信号用幹配線７１の幅を従来よりも狭くすることができるので、パネルの狭額縁化が可能となる。以上のように、モノリシックゲートドライバを備えた液晶表示装置において、表示品位を低下させることなく、消費電力を低減しつつ小型化を実現することが可能となる。
【００６０】
ところで、図８から把握されるように、シフトレジスタ４１０内の各双安定回路では、ローレベルの直流電源電位ＶＳＳは薄膜トランジスタＭＡ，ＭＤ，ＭＥ，ＭＪ，ＭＫ，ＭＬ，ＭＮのソース端子に与えられている。本実施形態では、ＶＳＳ用幹配線７３およびＶＳＳ用枝配線７４はソースメタル７０１によって形成されているので、シフトレジスタ領域にコンタクトを備えることなく、上記薄膜トランジスタＭＡ，ＭＤ，ＭＥ，ＭＪ，ＭＫ，ＭＬ，ＭＮのソース端子にＶＳＳ電位を与えることができる。また、図８から把握されるように、クロック信号については薄膜トランジスタのゲート端子に与えられるものが多い。本実施形態では、クロック信号用の枝配線（駆動信号用枝配線７２）はゲートメタル７０２によって形成されているので、シフトレジスタ領域にコンタクトを備えることなく、薄膜トランジスタにクロック信号を与えることができる。なお、このとき、クロック信号用の幹配線（駆動信号用幹配線７１）はソースメタル７０１によって形成されている。
【００６１】
＜１．５  変形例＞
上記第１の実施形態においてはＶＳＳ用幹配線７３と駆動信号用幹配線７１とは同じ層に形成されているが、本発明はこれに限定されず、図１０に示すように、ＶＳＳ用幹配線７３と駆動信号用幹配線７１とが異なる層に形成されていても良い。具体的には、図１０に示す構成においては、ＶＳＳ用幹配線７３はゲートメタル７０２によって形成され、駆動信号用幹配線７１はソースメタル７０１によって形成されている。ＶＳＳ用幹配線７３がゲートメタル７０２によって形成されているため、上記第１の実施形態とは異なり、ＶＳＳ用枝配線７４はゲートメタル７０２で形成され、ゲートバスラインに設けられるコンタクトＣＴはＶＳＳ用幹配線７３よりも表示領域側に配置されている。
【００６２】
また、上記第１の実施形態においてはゲートドライバ４００内には１個のシフトレジスタ４１０が含まれていたが、本発明はこれに限定されず、ゲートドライバ４００内に複数個のシフトレジスタが含まれていても良い。例えば図１１に示すように、ゲートドライバ４００内に２個のシフトレジスタ（奇数段目の双安定回路からなるシフトレジスタ４１１および偶数段目の双安定回路からなるシフトレジスタ４１２）が含まれる構成であっても良い。なお、図１１に示す構成の場合、シフトレジスタ４１１については第１ゲートクロック信号ＣＫ１または第２ゲートクロック信号ＣＫ１Ｂが第１クロックＣＫＡとして双安定回路に与えられ、シフトレジスタ４１２については第３ゲートクロック信号ＣＫ２または第４ゲートクロック信号ＣＫ２Ｂが第１クロックＣＫＡとして双安定回路に与えられる。また、図１１に示す構成の場合、ゲートスタートパルス信号としてシフトレジスタ４１１用のゲートスタートパルス信号ＧＳＰ＿Ｏとシフトレジスタ４１２用のゲートスタートパルス信号ＧＳＰ＿Ｅとが用いられ、ゲートエンドパルス信号としてシフトレジスタ４１１用のゲートエンドパルス信号ＧＥＰ＿Ｏとシフトレジスタ４１２用のゲートエンドパルス信号ＧＥＰ＿Ｅとが用いられる。
【００６３】
さらに、上記第１の実施形態においては、ゲートバスラインが配設されている方向について表示部６００の一端側にのみゲートドライバ４００が設けられているが、本発明はこれに限定されず、表示部６００の両端側にゲートドライバが設けられる構成であっても良い。特に大型パネルのように負荷容量が大きいパネルが採用される場合、表示部６００の両端側にゲートドライバを設けることによって画素容量の充電不足を抑制することができる。
【００６４】
さらにまた、双安定回路の具体的な構成についても図８に示した構成には限定されない。例えば、薄膜トランジスタＭＦに代えて、第３クロックＣＫＣを受け取る入力端子と第２ノードＮ２との間にキャパシタを備える構成にしても良い。また、例えば、第１ノードＮ１における電流のリークが抑制されるよう、薄膜トランジスタＭＥ，ＭＬがマルチゲート化された構成にしても良いし、薄膜トランジスタＭＥ，ＭＬ，およびＭＢがマルチゲート化された構成にしても良い。
【００６５】
＜２．第２の実施形態＞
＜２．１  全体構成など＞
次に、本発明の第２の実施形態について説明する。全体構成およびゲートドライバの構成については、上記第１の実施形態と同様であるので、説明を省略する（図２〜図５を参照）。但し、上記第１の実施形態とは異なり、ローレベルの直流電源電位ＶＳＳだけではなくハイレベルの直流電源電位ＶＤＤも各双安定回路に与えられる。各双安定回路において、ハイレベルの直流電源電位ＶＤＤは例えば薄膜トランジスタのドレイン端子に与えられる。このように、本実施形態においては、シフトレジスタ４１０を構成する双安定回路に２種類の直流電源電位が与えられる。図１２は、２種類の直流電源電位を用いて動作する双安定回路の一構成例を示す回路図である。
＜２．２  レイアウト＞
【００６６】
図１３は、本実施形態におけるゲートドライバ４００およびその近傍のレイアウト図である。上記第１の実施形態においては、双安定回路に与えられるべき直流電源電位を伝達するための幹配線として、ローレベルの直流電源電位ＶＳＳを伝達するＶＳＳ用幹配線７３が基板上に形成されていた。これに対して、本実施形態においては、図１３に示すように、ローレベルの直流電源電位ＶＳＳを伝達するＶＳＳ用幹配線７３に加えて、ハイレベルの直流電源電位ＶＤＤを伝達するＶＤＤ用幹配線７５が基板上に形成されている。ＶＳＳ用幹配線７３とＶＤＤ用幹配線７５とはいずれもシフトレジスタ領域と表示領域との間の領域に形成されている。ＶＳＳ用幹配線７３とＶＤＤ用幹配線７５との位置関係については、本実施形態においては、ＶＤＤ用幹配線７５よりもＶＳＳ用幹配線７３の方がシフトレジスタ領域に近い領域に形成されている。
【００６７】
上記第１の実施形態と同様、駆動信号用幹配線７１は、いずれもソースメタル７０１によって形成され、各双安定回路と駆動信号用幹配線７１とは、ゲートメタル７０２で形成された駆動信号用枝配線７２によって接続されている。なお、駆動信号用幹配線７１と駆動信号用枝配線７２とはコンタクトＣＴを介して接続されている。
【００６８】
ＶＳＳ用幹配線７３とＶＤＤ用幹配線７５とは、いずれもソースメタル７０１によって形成されている。各双安定回路とＶＳＳ用幹配線７３とは、ソースメタル７０１で形成されたＶＳＳ用枝配線７４によって接続されている。各双安定回路とＶＤＤ用幹配線７５とは、ゲートメタル７０２で形成されたＶＤＤ用枝配線７６によって接続されている。ＶＤＤ用幹配線７５とＶＤＤ用枝配線７６とはコンタクトＣＴを介して接続されている。
【００６９】
なお、本実施形態においては、ＶＳＳ用幹配線７３によって第１の直流電源電位用幹配線が実現され、ＶＤＤ用幹配線７５によって第２の直流電源電位用幹配線が実現され、ＶＳＳ用枝配線７４によって第１の直流電源電位用枝配線が実現され、ＶＤＤ用枝配線７６によって第２の直流電源電位用枝配線が実現されている。
【００７０】
＜２．３  効果＞
本実施形態によれば、２種類の直流電源電位が与えられるべきシフトレジスタ４１０を有するモノリシックゲートドライバを備えた液晶表示装置において、直流電源電位用の枝配線７４，７６と駆動信号用幹配線７１との重畳部が存在しない。このため、上記第１の実施形態と同様、直流電源電位用の幹配線７３，７５の幅や駆動信号用幹配線７１の幅を従来よりも狭くすることが可能となる。また、従来よりも負荷容量が低減されるので、低消費電力化が可能となる。さらに、上述したように直流電源電位用の幹配線７３，７５の幅や駆動信号用幹配線７１の幅を従来よりも狭くすることができるので、パネルの狭額縁化が可能となる。
【００７１】
ところで、本実施形態においては、図１３において符号７９で示す部分のように、ＶＳＳ用幹配線７３とＶＤＤ用枝配線７６との重畳部が存在する。このため、その重畳部に起因する負荷容量が生じる。しかしながら、図２１に示した従来の構成とは異なり、重畳部に存在する２本の配線はいずれも直流電源電位すなわち一定の電位を伝達するための配線である。このため、容量カップリングに起因する直流電源電位（ＶＳＳ電位およびＶＤＤ電位）の変動は生じない。
【００７２】
以上のように、２種類の直流電源電位が与えられるべきシフトレジスタ４１０を有するモノリシックゲートドライバを備えた液晶表示装置において、表示品位を低下させることなく、消費電力を低減しつつ小型化を実現することが可能となる。
【００７３】
＜２．４  変形例＞
以下、上記第２の実施形態の変形例について説明する。なお、上記第２の実施形態および以下の変形例において、ＶＳＳ用幹配線７３の位置とＶＤＤ用幹配線７５の位置とを互いに逆にしても良い。
【００７４】
＜２．４．１  第１の変形例＞
図１４は、上記第２の実施形態の第１の変形例におけるゲートドライバ４００およびその近傍のレイアウト図である。本変形例においては、上記第２の実施形態とは異なり、ＶＳＳ用幹配線７３とＶＤＤ用幹配線７５とは、いずれもゲートメタル７０２によって形成されている。各双安定回路とＶＳＳ用幹配線７３とは、ゲートメタル７０２で形成されたＶＳＳ用枝配線７４によって接続されている。各双安定回路とＶＤＤ用幹配線７５とは、ソースメタル７０１で形成されたＶＤＤ用枝配線７６によって接続されている。なお、ＶＤＤ用幹配線７５とＶＤＤ用枝配線７６とはコンタクトＣＴを介して接続されている。
【００７５】
＜２．４．２  第２の変形例＞
図１５は、上記第２の実施形態の第２の変形例におけるゲートドライバ４００およびその近傍のレイアウト図である。本変形例においては、ゲートバスラインに設けられたコンタクトＣＴとシフトレジスタ領域との間の領域にＶＤＤ用幹配線７５が形成され、ゲートバスラインに設けられたコンタクトＣＴと表示領域との間の領域にＶＳＳ用幹配線７３が形成されている。ＶＤＤ用幹配線７５はゲートメタル７０２によって形成され、ＶＳＳ用幹配線７３はソースメタル７０１によって形成されている。各双安定回路とＶＤＤ用幹配線７５とは、ゲートメタル７０２で形成されたＶＤＤ用枝配線７６によって接続されている。各双安定回路とＶＳＳ用幹配線７３とは、ソースメタル７０１で形成されたＶＳＳ用枝配線７４によって接続されている。
【００７６】
＜２．４．３  第３の変形例＞
図１６は、上記第２の実施形態の第３の変形例におけるゲートドライバ４００およびその近傍のレイアウト図である。本変形例においては、ＶＤＤ用幹配線７５はソースメタル７０１によって形成され、ＶＳＳ用幹配線７３はゲートメタル７０２によって形成されている。ＶＳＳ用幹配線７３とＶＤＤ用幹配線７５との位置関係に着目すると、ＶＳＳ用幹配線７３よりもＶＤＤ用幹配線７５の方がパネルのシフトレジスタ領域に近い領域に形成されている。各双安定回路とＶＤＤ用幹配線７５とは、ソースメタル７０１で形成されたＶＤＤ用枝配線７６によって接続されている。各双安定回路とＶＳＳ用幹配線７３とは、ゲートメタル７０２で形成されたＶＳＳ用枝配線７４によって接続されている。ゲートバスラインは、図１６に示すように、ＶＤＤ用幹配線７５との重畳部が生じるようにゲートメタル７０２で形成された配線パターン（以下、「ゲートメタル部」という。）と、出力用トランジスタ４５に接続されるとともにコンタクトＣＴを介してゲートメタル部の一端に接続されソースメタル７０１で形成された配線パターンと、コンタクトＣＴを介してゲートメタル部の他端に接続されＶＳＳ用幹配線７３との重畳部が生じるようにソースメタル７０１で形成された配線パターンとによって構成されている。
【００７７】
＜２．４．４  第４の変形例＞
図１７は、上記第２の実施形態の第４の変形例におけるゲートドライバ４００およびその近傍のレイアウト図である。本変形例においては、直流電源電位を伝達する幹配線（ＶＳＳ用幹配線７３およびＶＤＤ用幹配線７５）のうちＶＳＳ用幹配線７３のみがシフトレジスタ領域と表示領域との間の領域に形成されている。ＶＤＤ用幹配線７５は、駆動信号用幹配線領域とパネルのエッジ部との間の領域に形成されている。
【００７８】
＜２．４．５  変形例の効果＞
上記第１〜第４の変形例においても、上記第２の実施形態と同様、２種類の直流電源電位が与えられるべきシフトレジスタ４１０を有するモノリシックゲートドライバを備えた液晶表示装置において、表示品位を低下させることなく、消費電力を低減しつつ小型化を実現することが可能となる。
【００７９】
上記第２の変形例および上記第３の変形例においては、ＶＳＳ用の配線およびＶＤＤ用の配線の双方について幹配線と枝配線とが同じ金属膜で形成されるので、幹配線と枝配線とを接続するためのコンタクトＣＴが不要となり、コンタクト部分で配線幅が狭くなることに起因する抵抗の増大が抑止される。
【００８０】
＜３．第３の実施形態＞
＜３．１  レイアウト＞
次に、本発明の第３の実施形態について説明する。全体構成およびゲートドライバの構成については、上記第１の実施形態と同様であるので、説明を省略する（図２〜図５を参照）。
【００８１】
図１８は、本実施形態におけるゲートドライバ４００およびその近傍のレイアウト図である。上記第１の実施形態においては、シフトレジスタ領域と表示領域との間の領域には、ローレベルの直流電源電位ＶＳＳを伝達するＶＳＳ用幹配線７３のみが基板上に形成されていた。これに対して、本実施形態においては、図１８に示すように、シフトレジスタ領域と表示領域との間の領域には、ローレベルの直流電源電位ＶＳＳを伝達するＶＳＳ用幹配線７３に加えて、各双安定回路の状態を初期化するためのクリア信号ＣＬＲを伝達するクリア信号用幹配線７７が基板上に形成されている。ＶＳＳ用幹配線７３とクリア信号用幹配線７７との位置関係については、本実施形態においては、クリア信号用幹配線７７よりもＶＳＳ用幹配線７３の方がシフトレジスタ領域に近い領域に形成されている。
【００８２】
上記第１の実施形態と同様、駆動信号用幹配線７１は、いずれもソースメタル７０１によって形成され、各双安定回路と駆動信号用幹配線７１とは、ゲートメタル７０２で形成された駆動信号用枝配線７２によって接続されている。なお、駆動信号用幹配線７１と駆動信号用枝配線７２とはコンタクトＣＴを介して接続されている。
【００８３】
ＶＳＳ用幹配線７３とクリア信号用幹配線７７とは、いずれもソースメタル７０１によって形成されている。各双安定回路とＶＳＳ用幹配線７３とは、ソースメタル７０１で形成されたＶＳＳ用枝配線７４によって接続されている。各双安定回路とクリア信号用幹配線７７とは、ゲートメタル７０２で形成されたクリア信号用枝配線７８によって接続されている。クリア信号用幹配線７７とクリア信号用枝配線７８とはコンタクトＣＴを介して接続されている。
【００８４】
ゲートバスラインについては、出力用トランジスタ４５から表示領域側へと延びソースメタル７０１で形成された配線パターンと、表示領域内からシフトレジスタ領域側へと延びゲートメタル７０２で形成された配線パターンと、ソースメタル７０１で形成された配線パターンとゲートメタル７０２で形成された配線パターンとを接続するコンタクトＣＴとによって構成されている。
【００８５】
なお、ＶＳＳ用幹配線７３の位置とクリア信号用幹配線７７の位置とを互いに逆にしても良い。但し、ＶＳＳ用幹配線７３にはコンタクトＣＴを備えない構成とすることが好ましい。その理由は、ＶＳＳ用幹配線７３とＶＳＳ用枝配線７４とがコンタクトＣＴで接続された構成にすると、当該コンタクトＣＴ部分で幹配線の幅が実質的に狭くなって配線抵抗が高くなるからである。
【００８６】
また、シフトレジスタ領域と表示領域との間の領域にはＶＳＳ用幹配線７３に加えてクリア信号用幹配線７７が形成されているが、本発明はこれに限定されない。シフトレジスタ４１０を駆動するための信号のうち典型的には１フレーム期間中に１回だけパルスを生成するようなオンデューティの小さい信号を伝達する幹配線がクリア信号用幹配線７７に代えてシフトレジスタ領域と表示領域との間の領域に形成された構成であっても良い。また、オンデューティの小さい信号を伝達する複数の幹配線がＶＳＳ用幹配線７３に加えてシフトレジスタ領域と表示領域との間の領域に形成された構成であっても良い。
【００８７】
＜３．２  効果＞
本実施形態によれば、上記第１の実施形態と同様、モノリシックゲートドライバを備えた液晶表示装置において、表示品位を低下させることなく、消費電力を低減しつつ小型化を実現することが可能となる。
【００８８】
ところで、本実施形態においては、ＶＳＳ用幹配線７３とクリア信号用枝配線７８との重畳部が存在する。このため、その重畳部に起因する負荷容量が生じる。しかしながら、クリア信号用枝配線７８で伝達されるクリア信号ＣＬＲのオンデューティは極めて小さい（１フレーム期間中に１回だけハイレベルとなる）ので、容量カップリングに起因する直流電源電位の変動によって表示品位が低下することはない。
【００８９】
＜３．３  変形例＞
以下、上記第３の実施形態の変形例について説明する。
【００９０】
＜３．３．１  第１の変形例＞
図１９は、上記第３の実施形態の第１の変形例におけるゲートドライバ４００およびその近傍のレイアウト図である。本変形例においては、上記第３の実施形態とは異なり、ＶＳＳ用幹配線７３とクリア信号用幹配線７７とは、いずれもゲートメタル７０２によって形成されている。各双安定回路とＶＳＳ用幹配線７３とは、ゲートメタル７０２で形成されたＶＳＳ用枝配線７４によって接続されている。各双安定回路とクリア信号用幹配線７７とは、ソースメタル７０１で形成されたクリア信号用枝配線７８によって接続されている。クリア信号用幹配線７７とクリア信号用枝配線７８とはコンタクトＣＴを介して接続されている。ＶＳＳ用幹配線７３およびクリア信号用幹配線７７がゲートメタル７０２で形成されているので、ゲートバスラインに設けられるコンタクトＣＴは、上記第３の実施形態とは異なり、ＶＳＳ用幹配線７３およびクリア信号用幹配線７７よりも表示領域側に配置されている。
【００９１】
＜３．３．２  第２の変形例＞
図２０は、上記第３の実施形態の第２の変形例におけるゲートドライバ４００およびその近傍のレイアウト図である。本変形例においては、ゲートバスラインに設けられたコンタクトＣＴとシフトレジスタ領域との間の領域にクリア信号用幹配線７７が形成され、ゲートバスラインに設けられたコンタクトＣＴと表示領域との間の領域にＶＳＳ用幹配線７３が形成されている。クリア信号用幹配線７７はゲートメタル７０２によって形成され、ＶＳＳ用幹配線７３はソースメタル７０１によって形成されている。各双安定回路とクリア信号用幹配線７７とは、ゲートメタル７０２で形成されたクリア信号用枝配線７８によって接続されている。各双安定回路とＶＳＳ用幹配線７３とは、ソースメタル７０１で形成されたＶＳＳ用枝配線７４によって接続されている。
【００９２】
＜３．３．３  変形例の効果＞
上記第１の変形例および上記第２の変形例においても、上記第３の実施形態と同様、モノリシックゲートドライバを備えた液晶表示装置において、表示品位を低下させることなく、消費電力を低減しつつ小型化を実現することが可能となる。
【００９３】
＜４．その他＞
上記各実施形態においては液晶表示装置を例に挙げて説明したが、本発明はこれに限定されない。有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）等の他の表示装置にも本発明を適用することができる。
【符号の説明】
【００９４】
７…アレイ基板
７１…駆動信号用幹配線
７２…駆動信号用枝配線
７３…ＶＳＳ用幹配線
７４…ＶＳＳ用枝配線
７５…ＶＤＤ用幹配線
７６…ＶＤＤ用枝配線
４００…ゲートドライバ（走査信号線駆動回路）
４１０…シフトレジスタ
６００…表示部
７０１…ソースメタル
７０２…ゲートメタル
ＣＫ１…第１ゲートクロック信号
ＣＫ１Ｂ…第２ゲートクロック信号
ＣＫ２…第３ゲートクロック信号
ＣＫ２Ｂ…第４ゲートクロック信号
ＣＬＲ…クリア信号
ＣＴ…コンタクト
ＧＬ…ゲートバスライン
ＶＤＤ…ハイレベルの直流電源電位
ＶＳＳ…ローレベルの直流電源電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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