(57)【特許請求の範囲】
【請求項１】
コントローラ回路（３１０）とメモリアレイ（２００）を有するメモリデバイス（３０１）との間をインターフェースするアナログ入力／出力データインターフェースであって、前記インターフェースが、
前記メモリデバイスと前記コントローラ回路とを接続するアナログインターフェース（３０５）と、
データを示すアナログ信号（４５０）を記憶するために、前記アナログインターフェースと前記メモリアレイとの間を接続するアナログデータキャッシュ（６０２）と、を備えており、
前記アナログインターフェースおよび前記アナログデータキャッシュが、前記コントローラ回路からの前記アナログ信号を受信して前記メモリアレイに記憶し、前記メモリアレイに記憶された前記アナログ信号を読み出し、該読み出した複数の前記アナログ信号の電圧レベルを用いて、どの程度の前記電圧レベルがアナログ信号の生成に関与したかを予測し、該予測結果を用いて、個々の前記メモリアレイに記憶されたデータ値を予測する、インターフェース。
【請求項２】
前記アナログデータキャッシュが、前記アナログ信号を記憶するための容量性素子（８０６）を備える、請求項１に記載のインターフェース。
【請求項３】
前記アナログインターフェースが、ユニティゲインを有する増幅器（７０３）を備える、請求項１に記載のインターフェース。
【請求項４】
前記増幅器が、前記メモリアレイからの増幅出力信号の出力を有効にするための双方向増幅器であり、前記増幅出力信号が、選択されたメモリセルに記憶されたデジタルビットパターンを示すアナログ電圧である、請求項３に記載のインターフェース。
【請求項５】
ビット線（２０４）に接続された列（２０６）において組織された複数のメモリセル（２００）を有するメモリアレイ（１０４）と、
前記メモリアレイに接続されたアナログ入力／出力データインターフェース（３０５）と、を備えるメモリデバイス（１０１）であって、
前記インターフェースが、その各々が、前記メモリアレイにおける選択されたメモリセルの中にプログラムされた、前記メモリデバイスに入力されたアナログ信号（４５０）を記憶するための記憶素子（８０６）を備える複数のアナログデータパス（６０２）を備え、
前記インターフェースが、前記メモリアレイに記憶された前記アナログ信号を読み出し、該読み出した複数の前記アナログ信号の電圧レベルを用いて、どの程度の前記電圧レベルがアナログ信号の生成に関与したかを予測し、該予測結果を用いて、個々の前記メモリアレイに記憶されたデータ値を予測する、メモリデバイス（１０１）。
【請求項６】
前記アナログ入力／出力データインターフェースが、前記記憶素子と前記選択されたメモリセルとを接続するコンパレータ回路（８１５）をさらに備えており、前記コンパレータ回路が、前記記憶されたアナログ信号入力と、前記選択されたメモリセルにおけるプログラム電圧とを比較し、プログラムされた指示を生成する（９１５）ように構成される、請求項５に記載のデバイス。
【請求項７】
前記アナログ信号入力に応答して前記選択されたメモリセルのプログラミングを制御するように構成されるメモリコントローラ（３１０）をさらに含む、請求項６に記載のデバイス。
【請求項８】
各アナログデータパスが異なるビット線に接続されており、各アナログデータパスが、前記メモリデバイスに入力されたアナログ入力信号を記憶するための第１の容量性素子（８０６）と、ターゲット電圧を記憶するための第２の容量性素子（８１１）とをさらに備える、請求項５に記載のデバイス。
【請求項９】
各アナログデータパスが、前記第２の容量性素子に記憶される前の前記ターゲット電圧を増幅するためのユニティゲイン増幅器（７０３）をさらに備える、請求項８に記載のデバイス。
【請求項１０】
前記選択されたメモリセルがターゲット電圧によりプログラムされるときに、前記プログラムされた指示が、前記選択されたメモリセルのプログラミングを抑制するのに用いられる抑制信号を含む、請求項７に記載のデバイス。
【請求項１１】
前記メモリコントローラが、Ｖｃｃを有する前記選択されたメモリセルに接続されたビット線をバイアスすることによって、前記抑制信号に応答して、前記選択されたメモリセルのプログラミングを抑制する（９１５）ように適応する、請求項１０に記載のデバイス。
【請求項１２】
メモリアレイ（１０４）に接続された複数のアナログデータパス（６０２）を有するメモリデバイス（１０１）を作動するための方法であって、前記方法が、
前記複数のデータパスのうちの少なくとも１つのアナログデータパスにおけるアナログデータ信号（４５０）を記憶するステップ（９０１）と、
前記アナログデータ信号により選択されたメモリセルをプログラムするために、バイアス電圧により、前記メモリアレイのワード線（２０２）をバイアスするステップ（９０４）と、
前記選択されたメモリセルのプログラミングを有効にするために、ビット線（２０４）をバイアスするステップと、
前記選択されたメモリセルがプログラムされたプログラム電圧をベリファイするステップ（９０５）と、
前記プログラム電圧が、前記アナログデータ信号を示すターゲット電圧以上である場合に、プログラミングを抑制するステップ（９１５）と、
前記メモリセルにプログラムされた前記プログラム電圧を読み出し、複数の前記読み出したプログラム電圧レベルを用いて、どの程度の前記読み出したプログラム電圧レベルが前記アナログデータ信号に関与したかを予測し、該予測結果を用いて、前記メモリセルに記憶されたデータ値を予測するステップと、
を含む、方法。
【請求項１３】
プログラミングを抑制するステップが、前記プログラム電圧とターゲット電圧とを比較するステップ（９１１）と、前記プログラム電圧が、前記ターゲット電圧以上である場合に、抑制信号を生成するステップ（９１５）と、を含む、請求項１２に記載の方法。
【請求項１４】
前記プログラム電圧が、前記ターゲット電圧よりも小さい場合に、前記選択されたメモリセルにおける前記バイアス電圧を増大するステップ（９１３）と、前記プログラム電圧が、前記ターゲット電圧以上になるまで、前記選択されたメモリセルのプログラムを継続するステップ（９０４）と、をさらに含む、請求項１３に記載の方法。
【請求項１５】
前記アナログデータ信号を記憶するステップが、前記アナログデータパスの容量性素子（８０６）における前記アナログデータ信号を記憶するステップに先立って、ユニティゲインを有する増幅器（７０３）により、前記アナログデータ信号を増幅するステップを含む、請求項１２に記載の方法。
【請求項１６】
前記アナログデータ信号を記憶するステップが、前記複数のデータパスの第１のアナログデータパスにおける開始アドレスを受信するステップ（９００）と、前記複数のアナログデータパスを介して増大するステップ（９２０）と、前記複数のアナログデータパス各々におけるアナログデータ信号を記憶するステップ（９０１）と、を含む、請求項１２に記載の方法。
【請求項１７】
前記複数のアナログデータパスが、メモリセルのページにおける前記ビット線に接続される、請求項１２に記載の方法。
【請求項１８】
前記複数のアナログデータパスが、メモリセルのブロックにおける前記ビット線に接続される、請求項１２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般的な半導体メモリに関し、特に、１つ以上の実施形態における不揮発性メモリデバイスに関する。
【背景技術】
【０００２】
電子装置は、一般的に、これらに利用可能ないくつかの種類の大容量記憶装置を有する。この一般的な例として、ハードディスクドライブ（ＨＤＤ）が挙げられる。ＨＤＤは比較的低価格であり、大容量の記憶が可能で現在、消費者向けに１テラバイトを超える容量のＨＤＤが市販されている。
【０００３】
ＨＤＤは、一般的には回転する磁気媒体またはプラッタにデータを格納する。データは一般的に磁束反転のパターンとしてプラッタに格納される。一般的なＨＤＤへのデータの書き込みでは、プラッタの上を浮いている書き込みヘッドが、プラッタが高速で回転する間にデータを示す磁性粒子をプラッタに並べるために一連の磁気パルスを発生する。一般的なＨＤＤからのデータの読み出しでは、読み取りヘッドが高速で回転するプラッタの上を浮かぶときに磁気抵抗を有する読み取りヘッドの抵抗値に変化が生じる。実際に得られるデータ信号は、山と谷とが磁束反転のデータパターンの結果であるアナログ信号である。そして、パーシャルレスポンス最大公算（ＰＲＭＬ）と呼ばれるデジタル信号処理技術は、データ信号を生成するのに関与する類似データパターンを決定するためにアナログデータ信号をサンプリングするのに用いられる。
【０００４】
ＨＤＤには、機械的な特質を原因とする特定の欠点がある。ＨＤＤは、ダメージ、またはショック、振動もしくは強い磁場を原因とする過度の読み出し／書き込みエラーに対して敏感である。加えてＨＤＤは、携帯用電子機器の中で比較的大きいパワーを使用するものである。
【０００５】
大容量記憶装置の別の例としてソリッドステートドライブ（ＳＳＤ）がある。回転するメディアにデータを保存する代わりに、ＳＳＤはそれらのデータを保存するのに半導体記憶装置を利用し、それらが典型的なＨＤＤであるかのようにそれらをそれらのホストシステムに見せるインターフェースとフォームファクターとを含んでいる。通常、ＳＳＤのメモリデバイスは、不揮発性フラッシュメモリデバイスである。
【０００６】
フラッシュメモリデバイスは、不揮発性メモリが電子機器で幅広く用いられる源泉として発展している。フラッシュメモリデバイスは、通常、高い記憶密度、高信頼性、および低消費電力を可能とする１トランジスタのメモリセルを使用する。電荷蓄積もしくはトラッピング層のプログラミングまたは他の物理的な現象を介した、セルのしきい値電圧の変動により、各セルのデータ値が決定される。フラッシュメモリおよび他の不揮発性メモリの一般的な用途はパーソナルコンピュータ、携帯情報端末（ＰＤＡ）、デジタルカメラ、デジタルメディアプレーヤ、デジタルレコーダ、ゲーム、電気機器、車両、ワイヤレス機器、携帯電話、および着脱式メモリモジュールを含んでおり、そして不揮発性メモリの用途は広がり続けている。
【０００７】
ＳＳＤの操作は、ＨＤＤとは異なり、一般的にそれらのソリッドステートの性質を原因とする振動、ショックまたは磁場の影響を受けない。同様に、可動部が無いので、ＳＳＤはＨＤＤよりも所要電力が少ない。しかしながら、ＳＳＤは、現在、同じフォームファクターのＨＤＤと比較してかなり容量が小さく、また１ビットあたりの価格が非常に高価である。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述した理由、および当業者が本明細書を読んで理解することによって明らかになる他の理由により、この技術の分野には新しい大容量記憶装置のオプションが必要である。
【図面の簡単な説明】
【０００９】
【図１】図１は、本開示の一実施形態に従った、メモリデバイスを示す簡易化されたブロック図である。
【図２】図２は、図１に示すメモリデバイスに用いられる例示的なＮＡＮＤメモリアレイの一部を示す概略図である。
【図３】図３は、本開示の一実施形態に従った、ソリッドステート大容量記憶装置システムを示す概略ブロック図である。
【図４】図４は、本開示の一実施形態に従った、読み出し／書き込みチャネルによってメモリデバイスから受信する概念的なデータ信号を示す波形図である。
【図５】図５は、本開示の一実施形態に従った、電子システムを示す概略ブロック図である。
【図６】図６は、アナログ電圧レベルを読み出す／書き込むための入力／出力インターフェースを有する、図３に示す大容量記憶装置システムに従った一実施形態におけるメモリデバイスを示すブロック図である。
【図７】図７は、図６に示すメモリデバイスに従った、一実施形態におけるアナログＩ／０データパスを示すブロック図である。
【図８】図８は、図６に示すメモリデバイスに従った、一実施形態におけるデータキャッシュ回路を示すブロック図である。
【図９】図９は、アナログデータパスを有する図６に示すメモリデバイスをプログラミングする一実施形態における方法のフローチャートである。
【発明を実施するための形態】
【００１０】
本実施形態についての以下の詳細な記述では、本開示の一部であり、本実施形態を具体的に実現する特定の実施形態を、例示目的で示す図面を参照している。これらの実施形態は、当業者が本発明を実施可能な程度に十分詳細に説明されており、そして、他の実施形態は利用され得、本開示の範囲から逸脱せずに処理的、電気的または機械的に変更が成されると理解されるべきである。以下の詳細な記述は、従って、限定的な意味に取るべきではない。
【００１１】
従来のソリッドステートメモリデバイスは、二値信号の形でデータを渡す。通常グランド電位は、データビットの第１の論理レベル、例えば「０」のデータ値を示し、一方、供給電位は、データビットの第２の論理レベル、例えば「１」のデータ値を示す。マルチレベルセル（ＭＬＣ）では、例えば、各々２００ｍＶの範囲の４つの異なるしきい値電圧（Ｖｔ）範囲をあてがい、各範囲を異なるデータ状態と対応させ、その結果、４つのデータ値またはビットパターンを示す。Ｖｔの分布が重なるのを防ぐため、各範囲の間には、通常、０．２Ｖから０．４Ｖのデッドスペースまたはマージンがある。最初の範囲の中にセルのＶｔがある場合には、セルは、論理的な１１状態を保存すると考えてもよく、セルの消去状態にあると通常考えられる。２番目の範囲の中にＶｔがある場合には、セルが論理的な１０状態を保存すると考えてもよい。３番目の範囲の中にＶｔがある場合には、セルは論理的に００の状態を保存すると考えてもよい。そして、Ｖｔが４番目の範囲にある場合には、セルは論理的に０１の状態を保存すると考えてもよい。
【００１２】
従来のＭＬＣ装置を上述したようにプログラミングするとき、消去状態に対応するように、ブロックとしてセルは通常は最初に消去される。１ブロックのセルの消去に続いて、必要に応じて、各セルの最下位ビット（ＬＳＢ）は最初にプログラムされる。例えば、ＬＳＢが１である場合にはプログラミングは必要ないが、ＬＳＢが０である場合には、ターゲットメモリセルのＶｔは、１１の論理状態に対応するＶｔの範囲から１０の論理状態に対応するＶｔの範囲に移される。ＬＳＢのプログラミングに続いて、それぞれのセルの最上位ビット（ＭＳＢ）が同様に、必要なところにＶｔを移動させてプログラムされる。従来のメモリデバイスのＭＬＣから読み出すときは、一般的にセル電圧Ｖｔがいずれの範囲に入るかが、１以上の読み出し処理で確定される。例えば、第１の読み出し処理は、ターゲットメモリセルのＶｔが、ＭＳＢが１であることを示すか、または０であることを示すかを確定し得、一方で、第２の読み出し処理は、ターゲットセルのＶｔが、ＬＳＢが１であることを示すか、または０であることを示すかを確定できる。しかしながら、どんなに多くのビットが各セルに保持されていても、ターゲットメモリセルへの１つの読み出し処理に対して、その都度単一ビットを返す。多重プログラムおよび読み出し処理におけるこの問題は、各ＭＬＣがより多くのビットを保持する場合に非常に厄介となる。かかる各プログラムまたは読み出し処理はバイナリ処理なので、すなわち、各々はセルあたり単一ビットの情報をプログラムまたは応答するので、各ＭＬＣがより多くのビットを保持することは処理時間の増加を招く。
【００１３】
本実施形態のメモリデバイスは、データを、メモリセルでのＶｔの範囲として記憶する。しかしながら、従来のメモリデバイスとは対照的に、プログラムおよび読み出し処理は、データ信号をＭＬＣデータ値の個別のビットとしてではなく、その全体のビットパターンといった、ＭＬＣデータ値の完全な表現として利用する。例えば、２ビットＭＬＣ装置において、１つのセルのＬＳＢのプログラミングを行い、続いてそのセルのＭＳＢのプログラミングを行う代わりに、ターゲットしきい値電圧がそれら２ビットのビットパターンを示すようにプログラムされてもよい。すなわち、第１のビットに対する第１のしきい値電圧のプログラミング、第２のビットに対する第２のしきい値電圧へのシフト等よりむしろ、そのメモリセルがターゲットしきい値電圧を得るまで、一連のプログラムおよびベリファイ処理がメモリセルに適用される。同様に、セルに記憶されている各ビットを確定するのに多重読み出し処理を利用する代わりに、そのセルのしきい値電圧が、セルの完全なデータ値またはセルのビットパターンを示す単一信号として確定され渡されてもよい。種々の本実施形態のメモリデバイスは、従来のメモリデバイスが行っているように、メモリセルがいくつかの公称のしきい値電圧以上または以下であるかを単に認識しない。代わりに、連続した可能なしきい値電圧にわたるそのメモリセルにおける実際のしきい値電圧を示す電圧信号が生成される。このアプローチによる優位性は、セルあたりのビット数が増えるにつれてより重要になる。例えば、メモリセルが８ビットの情報を保存するなら、１つの読み出し処理において８ビットの情報を示す１つのアナログデータ信号が返される。
【００１４】
図１は本開示の実施形態におけるメモリデバイス１０１を示す簡易化されたブロック図である。メモリデバイス１０１は、行と列とに配列されたメモリセルのアレイ１０４を含む。種々の実施形態は主としてＮＡＮＤメモリアレイを参照しているが、種々の実施形態はメモリアレイ１０４の特定の構成に制限されるものではない。本実施形態に適応する他のアレイ構造として、ＮＯＲアレイ、ＡＮＤアレイ、およびバーチャルグランドアレイが挙げられる。しかしながら、通常、ここに説明された実施形態は、各メモリセルのしきい値電圧を示すデータ信号を生成することが可能なあらゆるアレイ構造に適用できる。
【００１５】
行デコード回路１０８および列デコード回路１１０は、メモリデバイス１０１に供給されるアドレス信号をデコードするために備えられる。アドレス信号は、メモリアレイ１０４にアクセスするために受け取られてデコードされる。また、メモリデバイス１０１は、メモリデバイス１０１からのデータおよびステータス情報の出力だけでなく、メモリデバイス１０１へのコマンド、アドレスおよびデータの入力を管理する入力／出力（Ｉ／Ｏ）制御回路１１２を含む。アドレスレジスタ１１４は、Ｉ／Ｏ制御回路１１２と行デコード回路１０８および列デコード回路１１０との間に接続され、アドレス信号をデコードする前にラッチする。コマンドレジスタ１２４は、Ｉ／Ｏ制御回路１１２とコントロールロジック１１６との間に接続され、入ってくるコマンドをラッチする。コントロールロジック１１６は、コマンドに応答してメモリアレイ１０４へのアクセスを制御し、外部のプロセッサ１３０に対するステータス情報を生成する。コントロールロジック１１６は、行デコード回路１０８および列デコード回路１１０に接続され、アドレスに応答して行デコード回路１０８および列デコード回路１１０を制御する。
【００１６】
コントロールロジック１１６はまた、サンプルアンドホールド回路１１８に接続される。サンプルアンドホールド回路１１８は、入ってくるか、または出て行くかのいずれかのアナログ電圧レベル形式におけるデータをラッチする。例えば、サンプルアンドホールド回路は、メモリセルに書き込まれることになるデータを示す、入ってくる電圧信号か、またはメモリセルから送られるしきい値電圧を示す、出て行く電圧信号をサンプリングするためのキャパシタまたは他のアナログ保持デバイスを含む。サンプルアンドホールド回路１１８はさらに、より強いデータ信号を外部装置に供給するためにサンプリングした電圧の増幅および／またはバッファリングを行ってもよい。
【００１７】
アナログ電圧信号の取り扱いは、撮像装置の画素への照明の入射に対応して生成されるチャージレベルがキャパシタ上に保存されるＣＭＯＳ撮像装置の技術の分野において公知となっている手法と同様の手法を取ってもよい。これらのチャージレベルは、次に、参照キャパシタを２番目の入力とした差動増幅器を使用することによって、電圧信号に変換される。次に、差動増幅器の出力は、アナログ／デジタル変換（ＡＤＣ）デバイスに送られ、照明強度を示すデジタル値を得る。本実施形態では、メモリセルの読み出しのためにキャパシタが従うメモリセルの実際の電圧レベル、またはメモリセルをプログラムするためにキャパシタが従うメモリセルのターゲットしきい値電圧に応じて電荷がキャパシタに保持されてもよい。この電荷は、２番目の入力がグランド入力または他の参照信号である差動増幅器の使用によってアナログ電圧に変換することができる。差動増幅器の出力は、読み出し処理では、次にメモリデバイスから出力するためにＩ／Ｏ制御回路１１２に送られるか、またはメモリデバイスをプログラムするときに、１回以上のベリファイ処理中における比較に用いられる。Ｉ／Ｏ制御回路１１２は、メモリデバイス１０１がアナログまたはデジタルデータインターフェースのいずれとも通信できるように、アナログ信号からの読み出しデータをデジタルビットパターンに変換するために、かつデジタルビットパターンからの書き込みデータをアナログ信号に変換するために、オプション的にアナログ／デジタル変換の機能およびデジタル／アナログ変換（ＤＡＣ）の機能を含むこともできる。
【００１８】
書き込み処理の間、メモリアレイ１０４のターゲットメモリセルは、それらのＶｔレベルを示す電圧が、サンプルアンドホールド回路１１８に保持されるレベルと一致するまでプログラムされる。これは、一例として差動感知デバイスを用いて保持電圧とターゲットメモリセルのしきい値電圧とを比較することによって達成される。従来のメモリプログラミングのように、メモリセルのしきい値電圧が増大して所望の値に達するかまたは超えるまで、プログラミングパルスはターゲットメモリセルに加えられる。読み出し処理では、外部プロセッサ（図１では不図示）に渡すために、ターゲットメモリセルのＶｔレベルは、ＡＤＣ／ＤＡＣ機能がメモリデバイス外部もしくは内部に提供されているかに応じて、直接アナログ信号として、またはアナログ信号をデジタル化してサンプルアンドホールド回路１１８に送られる。
【００１９】
セルのしきい値電圧は、種々の方法により決定されてもよい。例えば、ターゲットメモリセルがアクティブとなったときにワード線の電圧がサンプリングされてもよい。代替的に、ブースト電圧をターゲットメモリセルの第１のソース／ドレイン側に印加し、そのしきい値電圧はコントロールゲート電圧と他のソース／ドレイン側の電圧との差分とすることができる。電圧をキャパシタと結合することによって、電荷はそのサンプル電圧を保持するためにキャパシタと共有される。サンプル電圧はしきい値電圧と等しい必要はなく、単にその電圧を示すことに留意されたい。例えば、ブースト電圧をメモリセルの第１のソース／ドレイン側に供給し、また、そのコントロールゲートに既知の電圧を供給した場合、メモリセルの第２のソース／ドレイン側で生じた電圧は、メモリセルのしきい値電圧を示しているので、データ信号として得ることができる。
【００２０】
サンプルアンドホールド回路１１８は、キャッシング、すなわち、各データ値への複数の記憶位置を含み得て、その結果メモリデバイス１０１は、最初のデータ値を外部プロセッサに送っている間に次のデータ値を読み出すか、または最初のデータ値をメモリアレイ１０４に書き込んでいる間に次のデータ値を受信する。ステータスレジスタ１２２は、外部プロセッサへ出力するステータス情報をラッチするために、Ｉ／Ｏ制御回路１１２とコントロールロジック１１６との間に結合される。
【００２１】
メモリデバイス１０１は、制御リンク１３２を介してコントロールロジック１１６において制御信号を受信する。制御信号は、チップイネーブルＣＥ＃、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブルＡＬＥ、およびライトイネーブルＷＥ＃を含んでもよい。メモリデバイス１０１は、コマンド（コマンド信号の形で）、アドレス（アドレス信号の形で）、およびデータ（データ信号の形で）を外部プロセッサからマルチプル入力／出力（Ｉ／Ｏ）バス１３４を介して受信してもよく、Ｉ／Ｏバス１３４を通して外部プロセッサにデータを出力してもよい。
【００２２】
具体的な例では、コマンドは、Ｉ／Ｏバス１３４の入力／出力（Ｉ／Ｏ）ピン［７：０］を介してＩ／Ｏ制御回路１１２において受信され、そしてコマンドレジスタ１２４に書き込まれる。アドレスは、バス１３４の入力／出力（Ｉ／Ｏ）ピン［７：０］を介してＩ／Ｏ制御回路１１２において受信され、そして、アドレスレジスタ１１４に書き込まれる。データは、デバイスが８パラレル信号を受信可能なように入力／出力（Ｉ／Ｏ）ピン［７：０］を介してか、またはデバイスが１６パラレル信号を受信可能なように入力／出力（Ｉ／Ｏ）ピン［１５：０］を介してＩ／Ｏ制御回路１１２において受信され、そして、サンプルアンドホールド回路１１８に転送される。データは、デバイスが８パラレル信号を転送可能なように入力／出力（Ｉ／Ｏ）ピン［７：０］を介して出力されてもよく、またはデバイスが１６パラレル信号を転送可能なように入力／出力（Ｉ／Ｏ）ピン［１５：０］を介して出力されてもよい。回路および信号を追加可能なのは当業者に明らかであり、図１のメモリデバイスは、本開示の実施形態において焦点を合わせることを助けるために簡素化している。加えて図１のメモリデバイスは、種々の信号の受信および出力が一般的な慣習に従って表現されているが、種々の実施形態は、本明細書において明確に述べられない限りは、記述されている詳細な信号およびＩ／Ｏ構成に制限されるものではない。例えば、コマンドおよびアドレス信号を、データ信号を受信する入力とは別の入力として受信できる。また、Ｉ／Ｏバス１３４のただ１つのＩ／Ｏ線を介してシリアルにデータ信号を送信できる。データ信号が個々のビットの代わりにビットパターンを示すので、８ビットのデータ信号のシリアル通信は、個々のビットを示す８信号のパラレル通信と同程度に効率的となる。
【００２３】
図２は図１に示すメモリアレイ１０４として使用される、例示的なＮＡＮＤメモリアレイ２００の一部を示す概略図である。図２では、メモリアレイ２００は、ワード線２０２１から２０２Ｎおよびそれに交差するビット線２０４１から２０４Ｍを含む。デジタル環境におけるアドレッシングの容易さのため、ワード線２０２の数およびビット線２０４の数は、ほとんどの場合それぞれ２の累乗である。
【００２４】
メモリアレイ２００は、ＮＡＮＤストリング２０６１から２０６Ｍを含む。各ＮＡＮＤストリングは、ワード線２０２とビット線２０４との交点の位置にそれぞれ配置されたトランジスタ２０８１から２０８Ｎを含む。トランジスタ２０８は、データを保持する不揮発性のメモリセルを表し、図２ではフローティングゲートのトランジスタとして示されている。各ＮＡＮＤストリング２０６のフローティングゲートトランジスタ２０８は、１つ以上のソース選択ゲート２１０例えば電界効果トランジスタ（ＦＥＴ）と、１つ以上のドレイン選択ゲート２１２例えばＦＥＴとの間でソースとドレインとが直列に接続される。各ソース選択ゲート２１０は、ローカルビット線２０４とソース選択線２１４との交点に配置され、一方、各ドレイン選択ゲート２１２は、ローカルビット線２０４とドレイン選択線２１５との交点に配置される。
【００２５】
各ソース選択ゲート２１０のソースは、共通ソース線２１６に接続されている。各ソース選択ゲート２１０のドレインは、対応するＮＡＮＤストリング２０６の第１のフローティングゲートトランジスタ２０８のソースに接続している。例えば、ソース選択ゲート２１０１のドレインは、対応するＮＡＮＤストリング２０６１のフローティングゲートトランジスタ２０８１のソースに接続している。各ソース選択ゲート２１０のコントロールゲートは、ソース選択線２１４に接続している。複数のソース選択ゲート２１０が、所定のＮＡＮＤストリング２０６のために利用される場合には、それらは共通ソース線２１６とそのＮＡＮＤストリング２０６の第１のフローティングゲートトランジスタ２０８との間に直列に接続される。
【００２６】
各ドレイン選択ゲート２１２のドレインは、対応するＮＡＮＤストリングのためにローカルビット線２０４とドレインコンタクトにおいて接続される。例えば、ドレイン選択ゲート２１２１のドレインは、対応するＮＡＮＤストリング２０６１のためにローカルビット線２０４１とドレインコンタクトにおいて接続される。各ドレイン選択ゲート２１２のソースは、対応するＮＡＮＤストリング２０６の最後のフローティングゲートトランジスタ２０８のドレインに接続される。例えば、ドレイン選択ゲート２１２１のソースは、対応するＮＡＮＤストリング２０６１のフローティングゲートトランジスタ２０８Ｎのドレインに接続される。複数のドレイン選択ゲート２１２が、所定のＮＡＮＤストリング２０６のために利用される場合には、それらは、対応するビット線２０４とそのＮＡＮＤストリング２０６の最後のフローティングゲートトランジスタ２０８Ｎとの間に直列に接続される。
【００２７】
一般的なフローティングゲートトランジスタ２０８の構成は、図２に示すように、ソース２３０およびドレイン２３２、フローティングゲート２３４、並びにコントロールゲート２３６を含む。フローティングゲートトランジスタ２０８は、ワード線２０２に接続されたそれらのコントロールゲート２３６を有する。フローティングゲートトランジスタ２０８の列は、所定のローカルビット線２０４に接続されたそれらのＮＡＮＤストリング２０６である。フローティングゲートトランジスタ２０８の行は、所定のワード線２０２に共通接続されたそれらのトランジスタである。また、他の形式のトランジスタ２０８として、２つまたはそれ以上のしきい値電圧範囲のうちの１つを仮定するようにプログラムされることが可能な、例えばＮＲＯＭ、磁気または強誘電トランジスタ、および他のトランジスタを、開示の実施形態と共に利用してもよい。
【００２８】
種々の実施形態におけるメモリデバイスは、大容量記憶装置内において有効に使用されてもよい。種々の実施形態による、これら大容量記憶装置は、従来のＨＤＤと等しいフォームファクターおよび通信バスインターフェースを有しても良く、その結果さまざまな用途において、それらの大容量記憶装置をこのようなドライブと置き換えることができる。ＨＤＤに対するいくつかの共通するフォームファクターは、現在のパーソナルコンピュータおよびより大型のデジタルメディアレコーダにおいて一般に用いられる３．５”、２．５”およびＰＣＭＣＩＡ（ＰＣメモリカード国際協会）のフォームファクターだけでなく、携帯電話、携帯情報端末（ＰＤＡ）、およびデジタルメディアプレーヤといった、より小さなパーソナル機器で一般に使用される１．８”、および１”のフォームファクターも含む。一部のコモンバスインターフェースは、ユニバーサルシリアルバス（ＵＳＢ）、〔統合ドライブ電子またはＩＤＥとしても公知となっている〕ＡＴアタッチメントインターフェース（ＡＴＡ）、シリアルＡＴＡ（ＳＡＴＡ）、スモールコンピュータシステムインターフェース（ＳＣＳＩ）、および米国電気電子技術者学会（ＩＥＥＥ）１３９４規格を含む。種々のフォームファクターおよび通信インターフェースを記載したが、本実施形態は特定のフォームファクターまたは通信規格に限定されるものではない。さらに、本実施形態は、ＨＤＤフォームファクター、または通信インターフェースに準拠していなくてもよい。図３は、本開示の一実施形態に従ったソリッドステート大容量記憶装置３００の概略ブロック図である。
【００２９】
大容量記憶装置３００は、本開示の実施形態に従ったメモリデバイス３０１、読み出し／書き込みチャネル３０５およびコントローラ３１０を含む。読み出し／書き込みチャネル３０５は、メモリデバイス３０１から受け取ったデータ信号のＡ／Ｄ変換のためだけでなく、コントローラ３１０から受け取ったデータ信号のＤ／Ａ変換のためにも設けられている。コントローラ３１０は、バスインターフェース３１５を介して大容量記憶装置３００と外部プロセッサ（図３では不図示）との間を通信するために設けられている。読み出し／書き込みチャネル３０５は、メモリデバイス３０１’として点線により示されるような１つ以上の追加メモリデバイスへのサービス提供を行うことができる。通信のための単一メモリデバイス３０１の選択は、マルチビットチップイネーブル信号または他の多重化方式を通して扱うことができる。
【００３０】
メモリデバイス３０１は、アナログインターフェース３２０およびデジタルインターフェース３２５を介して、読み出し／書き込みチャネル３０５と結合する。アナログインターフェース３２０は、メモリデバイス３０１と読み出し／書き込みチャネル３０５との間のアナログデータ信号の経路として設けられており、またデジタルインターフェース３２５は、読み出し／書き込みチャネル３０５からメモリデバイス３０１への制御信号、コマンド信号およびアドレス信号の経路として設けられている。デジタルインターフェース３２５は、さらにメモリデバイス３０１から読み出し／書き込みチャネル３０５へのステータス信号の経路としても設けられる。アナログインターフェース３２０およびデジタルインターフェース３２５は、図１のメモリデバイス１０１に関連して記述したように信号線を共有できる。図３の実施形態では、メモリデバイスへのアナログ／デジタルの両方のインターフェースを記述しているが、制御信号、コマンド信号、ステータス信号、アドレス信号およびデータ信号の経路としてデジタルインターフェースのみを使用して、メモリデバイス３０１が直接コントローラ３１０と通信するように、読み出し／書き込みチャネル３０５の機能を、図１に関連して記載したようにオプション的にメモリデバイス３０１に組み込むこともできる。
【００３１】
読み出し／書き込みチャネル３０５は、データインターフェース３３０および制御インターフェース３３５といった１つ以上のインターフェースを介してコントローラ３１０に接続される。データインターフェース３３０は、読み出し／書き込みチャネル３０５とコントローラ３１０との間のデジタルデータ信号の経路として設けられている。制御インターフェース３３５は、コントローラ３１０から読み出し／書き込みチャネル３０５への制御信号、コマンド信号およびアドレス信号の経路として設けられている。制御インターフェース３３５は、さらに、読み出し／書き込みチャネル３０５からコントローラ３１０へのステータス信号の経路として設けられる。ステータスおよびコマンド／制御信号は、制御インターフェース３３５とデジタルインターフェース３２５とを接続する点線によって描かれるように、コントローラ３１０とメモリデバイス３０１との間を直接送られてもよい。
【００３２】
図３では、２つの異なったデバイスとして描かれているが、読み出し／書き込みチャネル３０５とコントローラ３１０との機能は、代替的に単一の集積回路デバイスに実行させることもできる。個々のデバイスが、異なったフォームファクターおよび通信インターフェースに本実施形態が適応するように、より柔軟性を備えるようにメモリデバイス３０１を維持する一方で、メモリデバイス３０１もまたＩＣデバイスであるため、全体の大容量記憶装置３００を１つのＩＣデバイスとして製造することができる。
【００３３】
読み出し／書き込みチャネル３０５は、少なくともデジタルデータストリームをアナログデータストリームに変換したり、その逆を行ったりするように構成されたシングルプロセッサである。デジタルデータストリームは、データ信号をバイナリ電圧レベルの形、すなわち第１のバイナリデータ値、例えば０を有する１つのビットを示唆する第１の電圧レベル、および第２のバイナリデータ値、例えば１を有する１つのビットを示唆する第２の電圧レベルにおいて供給する。アナログデータストリームは、２ビット以上の異なるビットパターンに対応する異なった電圧レベルまたは範囲を有する、２つ以上のレベルを有するアナログ電圧の形でデータ信号を供給する。例えば、メモリセルあたり２ビットを保持するシステムにおいて、アナログデータストリームの電圧レベルの第１の電圧レベルまたは範囲は、ビットパターン１１に対応することができ、アナログデータストリームの電圧レベルの第２の電圧レベルまたは範囲は、ビットパターン１０に対応することができ、アナログデータストリームの電圧レベルの第３の電圧レベルまたは範囲は、ビットパターン００に対応することができ、アナログデータストリームの電圧レベルの第４の電圧レベルまたは範囲は、ビットパターン０１に対応することができる。それ故、種々の実施形態における１つのアナログデータ信号は、２つ以上のデジタルデータ信号に変換され、そして逆もまた同様である。
【００３４】
実際、制御信号およびコマンド信号は、コントローラ３１０を介してメモリデバイス３０１にアクセスするためにバスインターフェース３１５において受信される。アドレス値およびデータ値はまた、例えば読み出し、書き込み、フォーマット等、どのようなタイプのアクセスが望まれているかに依存してバスインターフェース３１５において受信されてもよい。共有バスシステムでは、バスインターフェース３１５は、種々の他のデバイスと共にバスに接続される。特定デバイスと直接的に通信するために、続くコマンドに従って動作するのがバス上のどのデバイスであるかを示唆する識別値がそのバスに配置されてもよい。識別値が、大容量記憶装置３００が持つ値と一致する場合には、コントローラ３１０は、バスインターフェース３１５において続くコマンドを引き受ける。識別値が一致しない場合には、コントローラ３１０は、続くコマンドを無視する。同様に、バス上における衝突を避けるために、共有バス上の種々のデバイスは、個別にバスを制御している間、他のデバイスに対してアウトバンド通信を中断するよう命令してもよい。バスの共有および衝突回避のプロトコルは、よく知られたものなのでここでは詳細を記述しない。次に、コントローラ３１０は、処理を行うために、コマンド、アドレスおよびデータの信号を読み出し／書き込みチャネル３０５へ送る。コントローラ３１０から読み出し／書き込みチャネル３０５へと通過したコマンド、アドレスおよびデータの信号は、バスインターフェース３１５において受け取った信号と同一の信号である必要はない。例えば、バスインターフェース３１５の通信規格は、読み出し／書き込みチャネル３０５またはメモリデバイス３０１の通信規格と異なっていてもよい。この状況で、コントローラ３１０は、メモリデバイス３０１にアクセスするのに先立って、コマンドおよび／またはアドレス方式を変換してもよい。加えて、コントローラ３１０が１つ以上のメモリデバイス３０１内の負荷平準化を提供してもよく、その場合、メモリデバイス３０１の物理アドレスは、所定の論理アドレスに時間と共に変化しても良い。従って、コントローラ３１０は、外部デバイスからの論理アドレスをターゲットメモリデバイス３０１の物理アドレスにマッピングする。
【００３５】
書き込み要求に関しては、コマンドおよびアドレスの信号に加え、コントローラ３１０は、デジタルデータ信号を読み出し／書き込みチャネル３０５に送る。例えば１６ビットデータワードでは、コントローラ３１０は、第１または第２のバイナリ論理レベルを有する１６個の個別信号を送る。読み出し／書き込みチャネル３０５は、次に、デジタルデータ信号をそのデジタルデータ信号のビットパターンを示すアナログデータ信号に変換する。上述の例に続き、読み出し／書き込みチャネル３０５は、１６個の個別のデジタルデータ信号を、所望の１６ビットデータパターンを示す電位レベルを有する単一のアナログ信号に変換するためにＤ／Ａ変換を用いる。一実施形態では、デジタルデータ信号のビットパターンを示すアナログデータ信号は、ターゲットメモリセルの所望のしきい値電圧を示している。しかしながら、ワン−トランジスタメモリセルのプログラミングにおいては、隣接しているメモリセルのプログラミングは、既にプログラムされたメモリセルのしきい値電圧をしばしば増大させる。それ故、別の実施形態では、読み出し／書き込みチャネル３０５は、しきい値電圧におけるこれらの種類の予想される変動を考慮に入れることができ、最終的な所望のしきい値電圧よりも低いしきい値電圧を示すようなアナログデータ信号に調節することができる。コントローラ３１０からのデジタルデータ信号の変換後、読み出し／書き込みチャネル３０５は、次に、書き込みコマンドおよびアドレス信号を、個々のメモリセルをプログラムするために用いるアナログデータ信号と共にメモリデバイス３０１へ送る。プログラミングはセル毎に行うことができるが、一般的には１動作あたりに、１ページのデータに対して行われる。典型的なメモリアレイ構造では、１ページのデータは、１つのワード線に接続されている１つおきのメモリセルを含む。
【００３６】
読み出し要求については、コントローラは、コマンドおよびアドレスの信号を読み出し／書き込みチャネル３０５に送る。読み出し／書き込みチャネル３０５は、読み出しコマンドおよびアドレスの信号をメモリデバイス３０１に送る。読み出し処理の後で、メモリデバイス３０１は、応答として、アドレス信号と読み出しコマンドで定義されたメモリセルのしきい値電圧を示すアナログデータ信号とを返す。メモリデバイス３０１は、これらのアナログデータ信号をパラレルまたはシリアル方式で転送できる。
【００３７】
アナログデータ信号はまた、別々の電圧パルスとしてではなく、実質上アナログ信号の連続ストリームとして転送できる。この状態において、読み出し／書き込みチャネル３０５は、ＨＤＤへのアクセスで使用されるＰＲＭＬすなわちパーシャルレスポンス最大公算と呼ばれる信号処理と類似した信号処理を使用する。従来のＨＤＤのＰＲＭＬ処理においては、ＨＤＤの読み出しヘッドは、ＨＤＤプラッタに対する読み出し処理中に生じる磁束反転を示すアナログ信号のストリームを出力する。読み出しヘッドにより引き起こされる磁束反転によって生じるこのアナログ信号の正確な山と谷とをとらえるのを試みるよりもむしろ、信号パターンのデジタル表現を生成するために信号を定期的にサンプリングする。このデジタル表現は、次に、そのアナログ信号パターンの生成に関与する磁束反転が起こりそうなパターンを決定するために分析される。これと同じ種類の処理を、本開示の実施形態と共に利用することができる。メモリデバイス３０１からのアナログ信号のサンプリングによって、ＰＲＭＬ処理はそのアナログ信号の生成に関与するしきい値電圧の起こりそうなパターンを決定するのに用いることができる。
【００３８】
図４は、本開示の実施形態に基づいた読み出し／書き込みチャネル３０５によってメモリデバイス３０１から受信されるようなデータ信号４５０を概念的に示した波形を示す図である。データ信号４５０は、定期的にサンプリングされ、そしてデータ信号４５０のデジタル表現は、サンプリングされた電圧レベルの振幅により生成される。一実施形態では、データ信号４５０の定常状態部分の間サンプリングが発生するように、そのサンプリングはそのデータ出力と同期されてもよい。そのような実施形態は、時間ｔ１、ｔ２、ｔ３、およびｔ４において点線によって示されるようなサンプリングにより描かれる。しかしながら、同期したサンプリングが正しく配置されていない場合には、データサンプルの値は定常状態値とかなり異なる場合がある。代替的な実施形態では、データサンプルによって示唆される勾配の変動を観察するなどによって、定常状態が発生すると思われる場所を判定できるようサンプリングレートを増加することができる。そのような実施形態は、時間ｔ５、ｔ６、ｔ７、およびｔ８において点線によって示されるサンプリングにより描かれており、ここで、時間ｔ６におけるデータサンプルとｔ７におけるデータサンプルとの間の勾配は定常状態を示す。このような実施形態では、サンプリングレートと表現精度との間においてトレードオフが行われる。より高いサンプリングレートは、より正確な表現となるが、処理時間が長くなる。そして、サンプリングがデータ出力に同期されているか否か、またはより頻繁にサンプリングを行っているか否かにかかわらず、デジタル表現は、その後、入ってくるどの程度の電圧レベルが、そのアナログ信号パターンの生成におそらく関与したかの予測に使用できる。換言すると、入って来る電圧レベルのこの予想されたパターンから、読み出される個々のメモリセルのありそうなデータ値を予測できる。
【００３９】
メモリデバイス３０１からデータ値を読み出す際に誤りが発生するであろうことを認識すると、読み出し／書き込みチャネル３０５は誤り訂正を含み得る。誤り訂正は予期された誤りから復旧するために、ＨＤＤだけでなくメモリデバイスにおいて一般的に用いられる。一般的には、メモリデバイスは、ユーザデータを第１のセット位置に、そして誤り訂正符号（ＥＣＣ）を第２のセット位置に記憶する。読み出し処理の期間では、ユーザデータおよびＥＣＣの両方は、ユーザデータの読み出し要求に対する応答として読み出される。公知のアルゴリズムを用いて、読み出し処理から返されたユーザデータはＥＣＣと比較される。誤りがそのＥＣＣの範囲内である場合にはその誤りは訂正される。
【００４０】
図５は、本開示の実施形態に従った電子システムを示すブロック略図である。例示的な電子システムは、パーソナルコンピュータ、ＰＤＡ、デジタルカメラ、デジタルメディアプレーヤ、デジタルレコーダ、電子ゲーム、電気器具、車両、ワイヤレス機器、携帯電話、および同等物を含み得る。
【００４１】
電子システムは、ホストプロセッサ５００の効率を上げるキャッシュメモリ５０２を含み得るホストプロセッサ５００を含む。プロセッサ５００は、通信バス５０４に接続される。種々の他のデバイスは、プロセッサ５００の制御に基づいて通信バス５０４に接続され得る。例えば、電子システムは、ランダムアクセスメモリ（ＲＡＭ）５０６、キーボード、タッチパッド、ポインティングデバイス等の１つ以上の入力デバイス５０８、オーディオコントローラ５１０、ビデオコントローラ５１２、および１つ以上の大容量記憶装置５１４を含み得る。少なくとも１つの大容量記憶装置５１４は、バス５０４と通信を行うためのデジタルバスインターフェース５１５、本開示の実施形態に従った２ビット以上のデータのデータパターンを示すデータ信号を受け渡すアナログインターフェースを有する１つ以上のメモリデバイス、およびバスインターフェース５１５から受け取ったデジタルデータ信号のＤ／Ａ変換およびその（複数の）メモリデバイスから受け取ったアナログ信号のＡ／Ｄ変換を行う信号プロセッサを含む。
【００４２】
図６は、アナログ信号を読み出す／書き込むためのアナログ入力／出力データインターフェースを有する、図３に示す大容量記憶デバイスシステムにおける一実施形態のメモリデバイス６００を示すブロック図である。図６に示すブロック図は、本開示のアナログＩ／０データインターフェースに関連する構成要素を際立たせる簡易化されたメモリデバイスのみを示す。メモリデバイス６００の他の構成要素は、上述された実施形態に示され、記載されるか、当業者に公知である。
【００４３】
メモリデバイス６００は、行列に組織された不揮発性メモリセルを有するメモリアレイ６０１から構成される。行はワード線に接続され、列はビット線に接続される。アレイフォーマットは、ＮＡＮＤ構造、ＮＯＲ構造、または他の種類の構造として構成されてもよい。不揮発性メモリセルは、一実施形態では、フローティングゲートメモリセルである。
【００４４】
メモリアレイ６０１は、複数のアナログデータパス６０２に接続される。一実施形態では、メモリアレイ６０１の各ビット線に対して１つのデータパスが存在する。ビット線に接続された各アナログデータパス６０２は、その特定のビット線におけるメモリセルの全てを共有する。ベリファイ電圧により特定のワード線を選択することにより、そのワード線を、そのそれぞれのアナログデータパスに接続させる。
【００４５】
アナログデータパス６０２は、データを記憶するデータキャッシュと、アレイ６０１におけるメモリセルにアクセスする入力パスとの両方として機能する。データパス６０２は、メモリデバイス６００のアナログＩ／０パッド６１０と、メモリアレイ６０１との間に配置される。データパス６０２は、８または１６ビットワイドバスによって８または１６アナログＩ／０パッド６１０に接続される。代替的な実施形態では、他のバス幅が用いられ得る。アナログデータパス６０５の一実施形態を図７に示す。
【００４６】
図７に示すアナログＩ／０データパス６０５は、ユニティゲイン増幅器７０３を含むＩ／０パッド７０１から構成される。増幅器７０３は、入力アナログ電圧の信号強度を向上するための１つの増幅定数を提供する。一実施形態では、増幅器ブロック７０３は、Ｉ／０パッド７０１を出力するために、メモリアレイからのイネーブル電圧に対して双方向性である。
【００４７】
図７に示すアナログＩ／０パス６０５に接続されたアナログデータキャッシュ回路を図８に示す。一実施形態では、データキャッシュ回路は、図６に示すアナログデータパス６０５の一部であると考慮される。
【００４８】
アナログデータキャッシュ回路は、読み出し回路８００、ベリファイ回路８０１、および基準回路８０２を含んで構成される。図８に示す回路は、データキャッシュ機能が多くの異なる方法において達成されるものとして図示される。
【００４９】
読み出し回路は、回路のサンプルアンドホールド部分を構成する電圧記憶デバイス８０６を含んで構成される。図示された実施形態では、電圧を記憶するキャパシタ８０６を用いる。代替的な実施形態では、他のタイプの容量性素子、または他の何らかの電圧記憶手段を用いることができる。キャパシタ８０６は、スイッチ８０４を介して選択されたワード線ランプ電圧に接続される。スイッチは、センス増幅器回路からの制御信号によって制御される。処理中に、選択されたワード線ランプ電圧は、選択されたメモリセルをターンオンするＶｔに到達するまで増大する。電圧がランプされている間、キャパシタ８０６に記憶された電圧が入力電圧と共に増大するように、通常、スイッチは閉じられる。ランプ電圧が選択されたメモリセルにおけるＶｔに到達すると、電流がビット線を流れ始める。センス増幅器が電流を検出し、そして、スイッチ８０４を開くための制御信号を生成する。スイッチ８０４が開くことにより、電流の流れを開始したＶｔレベルをキャパシタ８０６に記憶させる。これは、選択されたメモリセルがその時点においてプログラムされるしきい値電圧である。
【００５０】
記憶されたしきい値電圧は、そのトランジスタ８０５のソース接続を介して電源８０７に接続されるＮＭＯＳトランジスタ８０５を介して出力される。トランジスタ８０５のドレイン接続は、供給電圧Ｖｃｃに接続される。
【００５１】
ＮＭＯＳトランジスタ８０５は、記憶されたしきい値電圧を駆動するために、ソースフォロア構成において出力スイッチ８０８を介してメモリデバイスのＩ／０ノード（すなわち、Ｉ／０ライン）まで接続される。出力スイッチ８０８は、通常、Ｉ／０ラインから読み出し回路８００への接続を断つために開かれる。この期間中に、ラインに印加されるあらゆる電圧が０Ｖにおいて開始されるように、Ｉ／０ラインをグランドに放電するためにＩ／０スイッチ８２０は閉じられる。選択されたセルのＶｔがキャパシタ８０６に記憶された後に、ＮＭＯＳトランジスタ８０５をＩ／０ラインに接続するために出力スイッチ８０８が閉じられて、そしてＩ／０スイッチ８２０が開かれる。Ｉ／０ラインにおける電源８２１は、ラインにおける駆動電流を増大する。
【００５２】
読み出し回路８００の出力は、キャパシタ８０４に記憶されたＶｔと等しくはならない。ＶｔがＮＭＯＳトランジスタ８０５のゲートに適用されていることから、トランジスタ８０５のソースは、１．３０Ｖがトランジスタ８０５のゲート−ソース電圧ドロップＶｔである場合には、１．３０Ｖにまで上昇する。つまり、Ｖｔが１．０Ｖである場合には、次に、読み出し回路は、読み出しＶｔとして０．３０Ｖを出力する。
【００５３】
図８に示される一実施形態では、基準回路８０２を用いる。この基準回路８０２は、センス増幅器制御信号によって制御されるスイッチ、記憶キャパシタ８２６、ソース接続における電源８２７と共にソースフォロア構成において構成されるＮＭＯＳトランジスタ８２５、Ｖｔがキャパシタ８２６に記憶されて入力スイッチ８２４が開かれるまで開いている出力スイッチ８２８を含んで構成されるという点において、実質的に読み出し回路８００に類似している。
【００５４】
基準回路８０２は、基準回路８０２のキャパシタ８２６において選択されたメモリセルのターゲットＶｔを記憶するためのコマンドをメモリコントローラが電圧ソースに送信することによって作動する。入力スイッチ８２４は、次に、キャパシタ８２６におけるターゲットＶｔを含むようにコントローラによって開かれる。基準回路８０２は、次に、出力スイッチ８２８を介してこの値をＩ／０ラインに送り出す。上述したように、出力電圧が０Ｖから開始されるように、放電スイッチ８２０によってＩ／０ラインが最初に放電される。読み出し回路８００におけるのと同一の電圧ドロップが、トランジスタ８２５にわたって存在する場合であっても、メモリコントローラは、ここで、基準回路８０２に記憶された実際のＶｔを検知する。メモリコントローラによって基準回路８０２の出力がＩ／０ラインから読み取られたときに、コントローラは、Ｉ／０ラインから読み取られた電圧に対応するＶｔの値を検知する。それ故、読み出し回路８００がその電圧をＩ／０ライン上に駆動している期間中において、コントローラがこの同一の電圧を読み取るときに、それは、読み出し回路キャパシタ８０６に記憶されたＶｔを検知する。
【００５５】
読み出し回路８００の出力および基準回路８０２の出力が、個々の読み出しサイクル中に、メモリコントローラによってＩ／０ラインに交互に接続されてもよい。コントローラは、Ｉ／０ラインに所望の出力を加えるために、回路８００の出力スイッチ８０８と、回路８０２の出力スイッチ８２８とにおける閉じる動作を交互に行う。Ｉ／０ラインは、図７に示したユニティゲイン増幅器７０３に接続される。
【００５６】
基準回路は、温度変化に対して読み出し回路Ｖｔを補正する追加的な利点を有する。基準回路の出力電圧が、読み出し回路出力および基準回路に記憶されたＶｔの値と類似の方法において変化することが公知となっているため、メモリコントローラは、メモリに記憶された換算表によって読み出し回路に記憶された実際のＶｔを決定できる。
【００５７】
ベリファイ回路８０１は、一実施形態において、コンパレータ８１５として構成される演算増幅器を備えるコンパレータ機能８１５を含む。コンパレータ回路８１５は、読み出し回路８００からの出力電圧と、ベリファイ回路８０１からの出力電圧とを比較する。コンパレータ回路８１５は、次に、２つの信号が実質的に等しいときに、ＩＮＨＩＢＩＴ信号を出力する。ＩＮＨＩＢＩＴ信号は、それ自体のしきい値電圧に到達したメモリセルのプログラミングを抑制するのに用いられる。
【００５８】
回路における処理中に、セルにプログラムされたアナログ電圧は、サンプル／ホールド回路内において読み込まれる。これは、受信データがＣ１  ８１１によってサンプリングされるようにスイッチＳ１  ８１０を閉じることによって達成される。次に、Ｓ１  ８１０が開かれて、Ｃ１  ８１１は、ここでターゲットデータを保持する。
【００５９】
選択されたセルは、次に、下記に記述するようにプログラムされる。選択されたセルに適応する各プログラミングパルスは、所定のしきい値電圧間隔にＶｔを変更する。読み出しおよびベリファイ処理は、Ｖｔがターゲット電圧に到達したか否かを決定するために、各プログラミングパルスの間に実行される。
【００６０】
ベリファイ処理は、ベリファイ回路８０１のキャパシタ８１１といった、データ記憶デバイスにターゲットＶｔを記憶することを含む。これは、ベリファイ処理中、または基準回路８０２におけるキャパシタ８２６がターゲットＶｔにプログラムされたときと同時に達成される。ベリファイキャパシタ８１１がプログラムされた後に、キャパシタ８１１における電圧を記憶するために入力スイッチ８１０が開かれる。次に、読み出し処理が実行される。
【００６１】
上述したように、Ｖｔが所定の値に到達し、キャパシタ８０６に記憶されるまで、読み出し処理は、読み出し回路８００の入力に適応するランプ電圧を表すことを含む。ソースフォロアトランジスタ８０５の出力は、次に、コンパレータ回路８１５の入力に用いられる。セルＶｔがターゲットＶｔよりも小さい場合には、ＩＮＨＩＢＩＴ信号は、セルが追加的なプログラムパルスを必要とすることを示唆する（例えば、論理低信号）。次に、上述したプログラミングシーケンスが繰り返される。セルＶｔがターゲットＶｔよりも大きいか、実質的に等しい場合には、ＩＮＨＩＢＩＴ信号は、セルがさらなるプログラムパルスを必要としないことを示唆する（例えば、論理高信号）。そして、セルは「抑制」状態になる。
【００６２】
「抑制」状態は、読み出し回路のソースフォロアトランジスタ８０５の出力がベリファイ回路８０１のソースフォロアトランジスタ８１２の出力に少なくとも等しいときに示される。この時点において、コンパレータ回路８１５は、ＩＮＨＩＢＩＴ信号を出力する。一実施形態では、ＩＮＨＩＢＩＴ信号は論理的に１である。ＩＮＨＩＢＩＴ信号は、抑制機能を起動するのに用いられる。
【００６３】
抑制機能は、ＩＮＨＩＢＩＴ信号を受信する回路に応答する種々の方法を利用して達成される。例えば、ビット線のバイアスは、０Ｖのプログラムイネーブル電圧から、プログラミング処理中に用いられて、その特定のビット線に接続されたメモリセルのプログラミングを抑制するＶｃｃに変えることができる。また、ビット線電圧は、プログラミングを完全に抑制する代わりに、プログラミングを遅くするために、０ＶとＶｃｃとの間において変えることもできる。
【００６４】
上述の実施形態のためのアナログランプ電圧の表現は、選択されたワード線ランプ電圧の調整されたバージョンとなり得る。調整処理は、電圧範囲の減少（例えば、選択されたワード線ランプ電圧を５分割する）、レベルシフティング（例えば、−２Ｖから＋３Ｖの選択されたワード線ランプ電圧変位を、＋２Ｖから＋３Ｖにシフトさせる）、およびバッファリングを含む。
【００６５】
図６に示す回路における処理の一実施形態が図９のフローチャートに示される。プログラミングが開始される９００において、アドレスがメモリデバイスに受信され、方法が開始される。コントローラは、次に、開始アドレスに関連するアナログデータパスにおけるアナログ電圧９０１を記憶する。このアナログ電圧は、アナログデータパスにその時点において関連するメモリセルに書き込まれる電圧である。関連するメモリセルは、ワード線と関連するビット線との交差点における選択されたメモリセルにより示される。
【００６６】
上述したように、選択されたメモリセルに書き込まれたアナログ電圧は、選択されたメモリセルに記憶されたマルチプルビットパターンを示す。このビットパターンは、各ビットパターンが異なるしきい値電圧によって表される２つ以上のビットになり得る。別の実施形態では、各メモリセルにおける単一ビットのみを記憶する。
【００６７】
現在のメモリセルアドレスに現在関連するデータパスは、次に、それがプログラミング９０２のための最終のデータパスであるか否かを確認される。最終のデータパスは、メモリコントローラによって、（開始アドレスから測定される）レングスコマンドにおいて、プログラムされたメモリページもしくはブロックのための最後のデータパスを示す最終のアドレスコマンドにおいて、またはプログラミングのための最終のアナログデータパスを判定する他の何らかの手段において、示され得る。
【００６８】
プログラムされたデータパスが最終のデータパスでない場合には（９０２）、プログラミングは、ページまたはブロックにおいて、次のデータパスにクロックまたは増大される（９２０）。次に、次のデータパスがアナログ電圧にプログラムされ、最終のデータパスが到着するまで処理が繰り返される（９０２）。
【００６９】
所望のアナログデータパスの全てが、それらの各メモリセルの中にプログラムされるために、適切なアナログ電圧（すなわち、データ）において読み込まれると、次に、電圧が各メモリセルに転送される。これは、メモリセルプログラミング／ベリファイ処理を介して達成される。
【００７０】
選択されたメモリセルにプログラムされる所望のアナログ電圧（すなわち、ターゲットデータ）を示すターゲット電圧は、サンプル／ホールド回路のベリファイ回路の一部に記憶される（９０３）。代替的な実施形態では、基準回路もこのデータにプログラムされる。次に、選択されたメモリセル９０４の制御ゲートに接続されるワード線をバイアスするために、初期のプログラミングパルスが生成される。
【００７１】
通常のプログラミング処理中に、徐々に増大する一連のプログラミングパルスによって選択されたセルがバイアスされる。メモリセルは、通常、負のしきい値電圧による消去済みの状態においてプログラミング処理を開始する。各プログラミングパルスは、メモリセルにおけるしきい値電圧Ｖｔを、プログラミング電圧パルスレベルに応じた所定の電圧に増大する。
【００７２】
上述したベリファイ処理は、次に、ターゲットしきい値電圧をプログラムされたか否かを決定するために（９１１）、選択されたメモリセルにおいて実行される（９０５）。ベリファイ処理は、選択されたセルのしきい値電圧が、記憶されたターゲット電圧以上であるか否かを決定する。
【００７３】
上述したように、ベリファイ処理は、メモリセルがビット線における電流の導きおよび生成を開始するまで、ランプ電圧おいてワード線をバイアスすることを含む。電流検出回路がビット線における電流を一旦検出すると、それは、現在のランプされた読み出し電圧を記憶するために、サンプル／ホールド回路に指示する制御信号、またはセルをターンオンさせる現在のランプされた読み出し電圧の表示を生成する。記憶されたターゲットアナログ電圧は、選択されたメモリセルがターゲットしきい値電圧をプログラムされたか否かを決定するために（９１１）、ランプされた読み出し電圧からのサンプリングアンドホールド電圧と比較される。換言すれば、選択されたセルは、ターゲットデータがプログラムされたか否かを決定するために確認される。
【００７４】
選択されたメモリセルがプログラムされた場合には（９１１）、選択されたセルにおけるさらなるプログラミングが抑制される（９１５）。ビット線の抑制は、上述した方法または他の何らかの抑制方法を利用して達成される。
【００７５】
選択されたメモリセルがターゲットしきい値電圧に未だ達していない場合には（９１１）、プログラミング電圧が増大される（９１３）。次に、増大されたプログラミング電圧における別のプログラミングパルスが生成されて、選択されたセルのしきい値電圧がプログラムされた記憶されたアナログ電圧と実質的に等しくなるまで処理が繰り返される。選択されたセルがプログラムされた電圧に達したと判定されるためには、選択されたセルのしきい値電圧が、所望のアナログ電圧と厳密に等しくなくともよい。セルは、プログラムされた電圧に対し、何百分の１または何千分の１ボルト単位で上回っても下回っていてもよく、その場合でもプログラムされた電圧と判定される。
【００７６】
結論
本開示における１つ以上の実施形態は、デジタルビットパターンを示すアナログ電圧を記憶するように適応されたメモリデバイスを備えたアナログＩ／０データインターフェースを提供する。１つのこのようなアナログＩ／０データインターフェースは、記憶および比較機能を有する複数のアナログデータパスから構成されており、各ビット線のためのターゲット電圧を記憶し、そして、各プログラムされたセルにおけるしきい値電圧と、記憶されたターゲット電圧とを比較する。データパスは、次に、ターゲット電圧が一旦所定の値に達すると、さらなるプログラミングを抑制する。
【００７７】
特定の実施形態が本明細書において例証されそして説明されているが、同一の目的を達成するように計算されるあらゆるアレンジが、示されたその特定の実施形態の代わりとなることが当業者によって理解される。本開示における多くの適応が、当業者には明らかとなる。従って、この適応が、本開示におけるあらゆる適用または変形をカバーするように意図される。
【図２】
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【図１】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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