(57)【特許請求の範囲】
【請求項１】
１または複数のメモリセルから成る記憶装置であって、
各メモリセルは、
磁気抵抗性を示す第１の多層薄膜記憶素子と、
前記第１の多層薄膜記憶素子の上側に配置され、前記第１の多層薄膜記憶素子と電気的に絶縁されている第１の信号線と、
前記第１の信号線の上側に配置され、前記第１の薄膜記憶素子および第１の信号線の両方と電気的に絶縁されている第２の信号線と、
前記第２の信号線の上側に配置され、前記第１の薄膜記憶素子、前記第１の信号線、および前記第２の信号線と電気的に絶縁され、磁気抵抗性を示す第２の多層薄膜記憶素子と、
前記第１の薄膜記憶素子および前記第２の薄膜記憶素子と直接接触する２つの非導電性保持素子とを備え、
前記第１の薄膜記憶素子、前記第２の薄膜記憶素子、および前記保持素子とが前記第１および第２の信号線の周りに完全磁束閉鎖構造を形成する、記憶装置。  
【請求項２】
前記１または複数のメモリセルは複数の列と複数の行に配列されている複数のメモリセルを備え、前記メモリセルの各列内の第１の薄膜記憶素子は第１の連続薄膜構造の一部であり、各メモリセルの第１の信号線はメモリセルの対応する列の第１の連続駆動線の一部であり、各メモリセルの第２の信号線はメモリセルの対応する行の第２の連続駆動線の一部であり、前記第１の信号線の１つと前記第２の信号線の１つは各メモリセルにて交差し、それぞれの信号線の電流の方向が各メモリセルにおいて平行となるように構成されている、請求項１に記載の記憶装置。
【請求項３】
第１の駆動線の各々が蛇行パターンに構成され、隣接するメモリセルの列に対応する第１の駆動線は、各メモリセルに関連するセル面積が、ｆをリソグラフィ印刷の特徴サイズとした場合に４ｆ2となるように重なり合う、請求項２に記載の記憶装置。
【請求項４】
１ビット以上の情報を記憶するように第１の薄膜記憶素子が構成されている、請求項１に記載の記憶装置。
【請求項５】
前記１または複数のメモリセルは、少なくとも一個の処理装置と関連するキャッシュ記憶装置と長期記憶とを含む記憶階層状に配置されているメモリセルの複数のアレイを備える、請求項１に記載の記憶装置。
【請求項６】
請求項１に記載の記憶装置であって、各メモリセルが磁気抵抗性を示す多層薄膜記憶素子を備え、前記記憶素子は水平幅と鉛直厚さで特徴付けられ、前記記憶素子の鉛直厚さが記憶素子の水平幅に対して前記記憶素子の体積が所定期間記憶素子の磁化状態の熱的安定を確保するのに十分であるように制御される、記憶装置。
【請求項７】
請求項６に記載の記憶装置であって、各記憶素子が少なくとも１周期の層から成り、各周期の層が高保磁力層、低保磁力層、及び高保磁力層と低保磁力層の間の非磁気層を含み、前記記憶素子の鉛直厚さは高保磁力層、低保磁力層、或は非磁気層の一枚以上の層の厚さを調整することで制御される、記憶装置。
【請求項８】
請求項６に記載の記憶装置であって、各記憶素子が複数の周期の層から成り、各周期の層が高保磁力層、低保磁力層、及び高保磁力層と低保磁力層の間の非磁気層を含み、記憶素子の鉛直厚さは層の周期の数で制御される、記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
［関連特許出願］
本出願は、「ＩＮＨＥＲＥＮＴＬＹ  ＲＡＤＨＡＲＤ  ＮＯＮＶＯＬＡＴＩＬＥ  ＭＥＭＯＲＹ」の名称で２００７年５月１７日に提出された米国仮出願６０/９３８６７８号、「ＩＮＨＥＲＥＮＴＬＹ  ＲＡＤＨＡＲＤ  ＮＯＮＶＯＬＡＴＩＬＥ  ＭＥＭＯＲＹ」の名称で２００７年１２月７日に提出された米国仮出願６１/０１２１０６号、及び、「ＭＡＧＮＥＴＯＲＥＳＩＳＴＩＶＥ  ＭＥＭＯＲＩＥＳ」の名称で２００７年６月１２日に提出された米国仮特許出願６０/９４３５１３号を基に米国特許法３５Ｕ．Ｓ．Ｃ．１１９（ｅ）によって優先権を主張するものである。本出願は、更に「ＳＣＡＬＡＢＬＥ  ＮＯＮＶＩＬＡＴＩＶＥ  ＭＥＭＯＲＹ」の名称で２００８年５月１４日に提出された米国特許出願１２/１２０５４９号を基に米国特許法３５Ｕ．Ｓ．Ｃ．１２０によって優先権を主張するものである。
【０００２】
本発明は不揮発性記憶装置に関し、殊に、磁気抵抗性に基づく記憶装置に関する。
【背景技術】
【０００３】
半導体及び磁気ＲＡＭ（ＭＲＡＭ）を含む従来の不揮発性記憶装置は、放射線から保護するための遮蔽を必要とする。従来のＭＲＡＭ構成は磁気的記憶素子を使用することで不揮発性を提供するが、個々のメモリセルにアドレスするためにＣＭＯＳトランジスタを使用されるので、システムに対して放射障害に対する脆弱性が取り込まれる。
【０００４】
近年に於いて、ＭＲＡＭ産業では磁気トンネル接合型（ＭＴＪ）構造に基づく不揮発性記憶装置の開発と商業化に主として焦点をあてている。従来のＭＴＪ記憶装置および最近開発されたるトグル型ＭＴＪ記憶装置は共に製品化に際して求められる程度の密度を達成するために障害となる欠点を有している。先ず、ＭＴＪ記憶装置のセルは、セルデザインの複雑さ及び密接したセルの干渉の理由により、ＣＭＯＳのプロセシングの線幅よりかなり大きい。
【０００５】
次に、セル間の距離の縮小に従って、完全選択（ｆｕｌｌ−ｓｅｌｅｃｔｅｄ）と半選択（ｈａｌｆ−ｓｅｌｅｃｔｅｄ）セルの切り換えフィールド分布間の重なりの結果、恐らく近隣セルからの消磁場に起因して、許容不可能な高い書き込みエラー率をもたらず。最後に、殆どのＭＴＪデザインには通称「磁化クリープ」なる現象であって、セルが時間と共に消磁されて情報内容が喪失されるという問題を有している。
【発明の概要】
【０００６】
本発明の種々の実施例において、メモリセル及び磁気抵抗性に基づく構成、及び同製造方法が提供される。具体的な種類の実施例に於いては、一個以上のメモリセルを含む記憶装置（及びかような記憶装置を内蔵する電子システム）で各メモリセルが磁気抵抗性を示す第１の多層薄膜記憶素子を含むものが許容される。第１の信号線は前記第１の多層薄膜記憶素子の上側に配置され、第１の多層薄膜記憶素子と電気的に絶縁されている。第２の信号線は第１の信号線の上側に配置され、前記第１の薄膜記憶素子と第１の信号線の両方と電気的に絶縁されている。少なくとも一個の非導電性保持（ｋｅｅｐｅｒ）素子が前記第１の薄膜記憶素子と直接接触している。前記第１の薄膜記憶素子と前記保存素子とは完全閉鎖フラクス構造の少なくとも一部を形成する。実施例の種々のサブセットに於いて、第１の薄膜記憶素子の各々は一個以上のＧＭＲ素子、ＭＴＪ素子、ＣＩＰ素子、またはＣＰＰ素子を含むものであってよい。種々の別のサブセットに於いて、各メモリセルの第１の信号線と第２の信号線とは、その各々に関連する電流方向が平行するように構成される。
【０００７】
更に他の実施例の記憶装置（及びそのような記憶装置を内蔵する電子システム）は、絶縁体によって隔離された第１と第２の磁気層を有する磁気トンネル接合型（ＭＴＪ）記憶素子が配列の中の各メモリセルに含まれることが許容される。各列のメモリセルの第１の磁気層は直列に接続されて第１のセンス線を形成し、各列のメモリセルの第２の磁気層は直列に接続されて第２のセンス線を形成する。  
【０００８】
更に他の実施例に於いては、各メモリセルが磁気抵抗性を示す多層薄膜記憶素子を含む記憶装置、そのような記憶装置を内蔵する電子システム、及びそのような記憶装置の製造の方法が可能とされる。記憶素子は水平幅と鉛直厚さで特徴付けられる。記憶素子の鉛直厚さは記憶素子の水平幅に対し、記憶素子の体積が所定期間、記憶素子の磁化状態の熱的安定を確保するのに十分であるように制御される。
【０００９】
本発明の特徴及び利点は、明細書の残りと図面を参照することによって更に明確になることであろう。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施例と共に使用されるメモリセルの簡素化された断面である。
【図２】セルの長さの関数としての消磁場の図面の一例である。
【図３】セルの長さの関数としての消磁場の図面の異なる二つの間隙サイズの場合の一例である。
【図４】開放フラクス構造と保存装置付きの構造との理論的書き込み電流の図面の一例である。
【図５】本発明の種々の実施例で使用可能な完全閉鎖フラクス構造を有するメモリセルの簡素化断面である。
【図６】本発明の特種実施例による記憶装置配列の簡素化上面図である。
【図７】本発明の特種実施例による記憶装置配列の簡素化上面図である。
【図８】本発明の特種実施例による記憶装置配列の簡素化上面図である。
【図９】本発明の特種実施例による記憶装置配列の簡素化上面図である。
【図１０】本発明の特種実施例による記憶装置配列の簡素化上面図である。
【図１１】本発明の種々の実施例に使用可能な完全閉鎖フラクス構造を有するメモリセルの簡素化断面である。
【図１２】本発明の種々の実施例に使用可能な完全閉鎖フラクス構造を有するメモリセルの簡素化断面である。
【図１３】本発明の種々の実施例に使用可能な完全閉鎖フラクス構造を有するメモリセルの種々の観点の簡素化した図である。
【図１４】本発明の種々の実施例に使用可能な完全閉鎖フラクス構造を有するメモリセルの種々の観点の簡素化した図である。
【図１５】本発明の種々の実施例に使用可能な完全閉鎖フラクス構造を有するメモリセルの種々の観点の簡素化した図である。
【図１６】本発明の種々の実施例に使用可能な完全閉鎖フラクス構造を有するメモリセルの種々の観点の簡素化した図である。
【発明を実施するための形態】
【００１１】
発明を実施するに当たり、発明者が最良とみなす形体を含めた実施例を、以降、詳細に参照することにする。これらの具体的な実施例は添付された図に示されている。本発明はこれらの実施例によって記述されるものではあるが、本発明はこれらの実施例によって限定されるものではなく、後述の請求項で定義されるように、本発明の趣旨を逸脱しない範囲で代替物、改良物、均等物などを含むものとする。以後の記述に於いて、本発明の完璧な理解のために具体的に詳述される。本発明はこれら具体的な詳細例の一部または全部を備えることなく実施可能である。別の例として、本発明の実際の内容を不明確にしない目的のため、周知の機能・構成についての説明は省略する。
【００１２】
本発明の種々の実施例に於いて、種々の磁気抵抗機構に基づく不揮発性記憶装置が可能とされる。本明細書に記述されるいくつかの実施例は、細小化に関する問題を解消し、従来の技術で不可能であった大きさの磁気抵抗性記憶装置を可能とした。具体的な種類の実施例に於いて、メモリセルや構成は、書き込み電流密度がリソグラフィ印刷における線幅に対してほぼ不変、即ち書き込み電流が線幅に比例して縮小する完全閉鎖フラクス構造を有するメモリセルデザインを使用して実施される。本明細書に図示されるメモリセルや配列の構成は簡素化されており、種々の関係ある特徴を明確に示すために、必ずしもスケール通りには示されていない。
【００１３】
本明細書において、磁気的媒体に関して「消磁場」の用語が使用される場合、これは、媒体自身が磁化されたソースからなる磁気媒体内部の場を意味する。この場は磁気媒体の外側に延び、通常「フリンジ場」と呼ばれている。しかし、これは同じ現象に関する二つの異なる名称であると理解されるべきである。磁気媒体の内部では、消磁場は駆動電流に向き合っており、素子サイズの減少と共に大幅に増大する。これが従来のＭＴＪ  ＭＲＡＭデザインにおいて大きな書き込み電流が必要とされる理由である。フリンジ場は、磁気ディスクへの書き込みに使用されるディスクヘッドに於いて必須である。しかしながら、ＭＲＡＭの場合には、一個のセルからのフリンジ場が近隣のセルのビット値を変えるので、重大な問題となる。
【００１４】
飽和矩形セルは磁化方向に垂直なセルの各端部にシート状の極を有する。その近接場Ｈdは２πＭで不変であり、これはＮｉＦｅの場合５０００ガウスでフィルム保磁力の２Ｏｅより遥かに大きい。従って端部は消磁され、極はセルの端部に広げられる。事実、Ｍはメモリセル上の位置と共に変化する可能性がある。
【００１５】
開放フラクス構造においては、書き込み電流がＨdに打ち勝つ場を供給しなくてはならないので、消磁場Ｈd及びそれに対応する駆動電流が極めて大きくなる。本願発明の種々の実施例に於いて、消磁場はキーパー層（保持部：ｋｅｅｐｅｒ）の使用によって減少され、閉鎖の促進及び／または閉鎖構造の形成をすることになる。キーパー層とは低保磁力のフィルムであって、その磁化の結果の境界条件として、フィルム面での磁界が消去され、消磁場が弱められる。具体的な実施例に於いて、キーパー層は消磁場を弱化することと、必要とする駆動電流を弱化すること（これは消磁場とは別問題である）と、二つの機能を持つ。例えば、駆動電流を半分にすることで、消費電力は４分の１に減少され、選択に必要とされる面積が縮小される。
【００１６】
消磁場Ｈdの例えば図１に示されるようなメモリ素子の関連するパラメタへの依存度を調べるために、Ｍをセルの位置の関数とし、その結果セル中央に於けるＨdを以下のようにした。
【００１７】
【数１】
0005498376.tif 000002
【００１８】
ここで、Ｌは易軸（ｅａｓｙ  ａｘｉｓ）に沿ったセルの長さ、ａは難軸（ｈａｒｄ  ａｘｉｓ）に沿ったセルの幅、Ｔは磁気層全体（介在する導体層や非磁気層を除く）の厚さ、ｇはセルとキーパー層間の間隙の厚さ（即ち、絶縁体１の厚さ）、及びＭ0は中央の最大磁化である。
【００１９】
この積分値はＭａｔｈｃａｄを使用して数値的に得られた。セルの長さの関数とし、他のパラメタの値を一定とした場合の消磁場の図面を図２に示す。この例において、消磁場Ｈdはｏｅの単位で与えられており、Ｌの単位はμｍである。更にＭ0＝８００ガウス、Ｔ＝２０ｎｍ、ｇ＝０．１μｍ、ａ＝１μｍである。一定の方向比（ａ／Ｌ）の場合、間隙の大きさが一定ならばＨdはセルのスケールが縮小するにつれて増大する。従って、セルの大きさがナノ規模に縮小されると、消磁場は許容不可能な程に大きくなる。図３は、間隙の二つの大きさの場合について、消磁場をＬ（Ｌ＝３ａ）の関数として示すものである。即ち間隙が２０ｎｍ(下側の曲線)と、間隙が１０ｎｍ(上側の曲線)との場合であり、Ｍ0＝８００ガウス、Ｔ＝１０ｎｍである。
【００２０】
開放フラクス構造とキーパー層を有する構造についての、Ｈd＝２５ｏｅの薄膜セルへの理論的書き込み電流が図４に於いて比較されている。図示されているように、少なくとも部分的フラクス閉鎖を供するキーパー層は、ビット或はセル幅が間隙（ギャップ）の大きさに近づくまで書き込み電流を減少するために有効である。
【００２１】
シミュレーションの結果でも、消磁場に急激な増加がある場合、最小サイズが約１μｍ以下に縮小すると、図１に示されるセルのようなセルのための駆動場が非常に大きくなることを示唆している。従って、ミクロン以下のレベルに於いては、このようなセルデザインは受け入れがたい。従って、発明の具体的な実施例に於いて、記憶素子とキーパー層との間の間隙を無くし、その結果、駆動電流がセルの幅と事実上リニアに縮小し続けるようなセルデザインが提供される。
【００２２】
ＧＭＲ（ｇｉａｎｔ  ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ：巨大磁気抵抗）薄膜素子に基づく具体的な実施例群について記述する。これらの実施例で使用される薄膜構造とはＧＭＲを示すものであり、その中での高い保磁力を持つ（即ち比較的高い場で転換する）磁性層が記憶に使用され、低い保磁力を持つ（即ち比較的低い場で転換する）磁性層が読み出しに使用されるものである。ビット値は磁化方向として記憶される。素子の抵抗値は、硬層と軟層の相対的磁化方向に依存する。そのような実施例と共に使用するのに適したＧＭＲ素子が非磁性的導体層を介在させた各々のタイプの磁気層をもつもの、あるいは数周期のそのような層をもつものであってよいと理解されよう。
【００２３】
完全閉鎖フラクス構造を持つ「無間隙：ギャップレス（ｇａｐｌｅｓｓ）」セルデザインの例であって、本発明の具体的な実施例によって設計された例が図５に示されている。このようなメモリセルの配列は図６に示されるように構成されてもよい。この構成に於いて、個々のセルは交差する駆動（アドレス）線の配列によってアクセスされる。書き込みは交差する駆動線の各々に与えられる二本の半選択電流の一致による。半選択電流の各々は硬（記憶）層を転換するのに必要な場の半分を供給するものである。このような構成は典型的にクロスポイント（ｃｒｏｓｓｐｏｉｎｔ）メモリ配置と呼ばれている。図６のセルはＧＭＲセンス線の中にあり、その一部をなす。従って、セルは、ＧＭＲ素子の中にあって物理的に別個の物体ではないが直列なのであり、即ちそこには連続的な線が存在することになる。ＧＭＲ線の活性部分（メモリセル）は、直線や蛇行線のオーバーレイのもと、これらの線が平行であるＧＭＲ線の部分によって物理的に決定される。例として、直線の駆動線をワード線、蛇行線の駆動線をデジット線と呼ぶことにする。しかし、これらの名称は任意の名称であり、発明の範囲を限定するものではない。読み出しには、硬層のいずれも転換せず（非破壊的読み出し）その行のすべてのセルの軟層を転換するために十分の力を有し、しかし硬層を転換する半選択電流より弱い全選択電流パルスが関係する。センス線バイアス電流はＧＭＲ線に信号を生成する。例えば、コバルト（記憶）層を転換する全選択場は１０ｏｅであり、パーマロイ（読み出し）層を転換する全選択場は２ｏｅであってもよい。
【００２４】
描かれたデザインが、メモリセルに於いて平行なワードとデジット線を使用する理由は２つある。第一の理由は、これによってキーパー層の端部がＧＭＲ素子に近く位置され、Ｈdを小さくすることが出来るからである。第２の理由は、パルス的硬軸場と硬軸場の変化中にオンする易軸場との結合によって生じる累積的妨害機構（磁化クリープとも呼ばれる）が存在するからである。セル自身が消磁されて情報内容が失われることになるこの阻害の形態は、易軸場のみを使用するこのデザインによって回避される。この易軸（ｅａｓｙ−ａｘｉｓ）構成を利用するメモリセルの配列は、図５で示された構成に限られるものでない。例えば、図１及び図１１〜１６に示されるメモリセルは同様な構成に変更されてもよい。
【００２５】
図５のメモリセルは完全閉鎖フラクス構造であり、その結果、ビット転換に要する場はセルサイズが減少しても一定である。即ち、阻害問題の緩和に関する実験的証拠は、二つの問題に共通する物理的要因、即ち消磁場を持つが故に、駆動電流はフィーチャー（特徴）サイズの減少に対応することを強く示唆している。ナノ規模の特徴的サイズに於けるミクロアンプ程度の駆動電流は予期されており、クロスポイントメモリ配列の理論的限界に近いセルサイズ即ちアドレス線の交差する配列によりアクセスされる記憶装置は実現可能である。これは、典型的なＭＴＪ  ＭＲＡＭセルのそれより一桁小さいものである。
【００２６】
マクスウエルの方式∇ｘＨ＝Ｊfree（ＳＩ単位）によれば、電線内の電流による磁場はＨ＝１／２Ｉ（ａ＋Ｔ）であることを示している。ここで線の幅と層の厚さはメートル単位であり、Ｉはアンペア単位の電流である。即ち、ストリップ線内部に生じる場は、駆動電流に比例し、（Ｔ≪ａであるから）特徴サイズに反比例する。必要とされる転換場は、消磁場が存在しない限り、特徴サイズに依存しない。従って、書き込み電流は消磁場が存在しない限り線の幅に比例した規模となる。
【００２７】
本願発明の具体的な実施例として、様々な手法によって、外部磁場に対する保護が提供される。上記の如く、キーパー層は、キーパー層がその上に置かれた構造に外部磁場が入り込まないようにするために使用することが出来る。外部磁場が存在する場合、それが迷走磁場であっても印加磁場であっても、キーパー層内の磁化が、その極が外部場に対して等しくて反対の磁場を生成する構成へと変化し、キーパー層で保護された構造内への進入を中和するように機能する。
【００２８】
更に、具体的な実施例の場合、チップ全体を保護するコネティク（ｃｏｎｅｔｉｃ）磁気遮蔽が供給される。このような遮蔽は長期間に亘って軍関係に於いて潜水艦、航空機、ミサイル内での磁気薄膜メモリの保護に使用されていた。
【００２９】
図１、５および１１〜１６に示されたようなメモリセルを配置するための幾何学形が次に図７−９を参照して記述される。最初の２例はパーマロイのキーパー層を使用することに基づいたものである。パーマロイは導電性金属合金であり、短絡のないようにキーパー層と磁気抵抗素子との間の絶縁が必要とされる(例えば図１のセル）。より密度の高い第三の幾何学形が、非導電性保存装置と無間隙デザインの使用によって可能とされる（例えば図５のセル）。
【００３０】
図７に示される第１の幾何学形では、間隔仕様要求を控え目に最低特徴サイズのｆと仮定し、その結果セル面積を約１６ｆ2とする。ビット線は濃淡の灰色のシェイディングで示す如く重なった（しかし絶縁された）蛇行形導電体である。ワード線は白色で示されたストリップ線であり、図では一部ビット線に隠されている。ＧＭＲ線（センス線としても使用される）は示される如く水平のストリップ線である。キーパー層はＸｓで示されて居る。
【００３１】
図８に示される第２の幾何学形は、従来の半導体処理過程で周知であったように、異なる層で製造される特徴は間隔をより密に出来ると仮定したものである。この例に於いては、異なる層に形成された特徴間の距離をｆ／２としてある。導電性キーパー層の絶縁をより薄くする結果として、セル面積は約９ｆ2となる。
【００３２】
図９に示される第三の幾何学形は不導電性磁性体のキーパー層材料を使用して居る。これによって別個の絶縁層が不必要となり、その結果セル面積が単ビットセルの理論的限界である４ｆ2となる。
【００３３】
フェライトは絶縁性磁性体である。数年前、記録用ディスク産業界では、ハードドライブ用のフェライトで覆われたディスクがかなり成功しており、ここでは高磁力の材料に焦点が置かれていた。図９での４ｆ2のセルのキーパー層は低保磁性で高透磁率の材料から成る。非結晶フェライト膜はそのような実施例のキーパー層のための使用に好適な例である。前記の配列幾何学的形の例のように、ビット線は濃淡の灰色のシェイディングで示す如く重なった（しかし絶縁された）蛇行形導電体である。ワード線は白色で示されたストリップ線であり、一部ビット線で隠されて居る。ＧＭＲ線（センス線としても使用される）はキーパー層の下の(同様に白色の）水平なストリップ線であり、同様に一部隠されている。キーパー層はやはりＸｓで示されている。
【００３４】
一般的に、本発明の種々な実施例による保存装置の実施には広範囲の材料が使用可能なものであり、好適な新しい材料は続々と開発されて居る。使用に好適な例を網羅することは非現実的なことであり、若干の例を此処に掲げることにする。
【００３５】
好適な材料の一例は、ＭＯ−Ｆｅ2Ｏ3のようなスピネル構造のフェライトであり、此処でＭとはＭｎ，Ｆｅ，Ｃｏ，Ｎｉ，Ｃｕ，Ｍｇ，Ｌｉのような二価の金属である。このようなフェライトの混合物も使用可能である。好適な材料の別例は、ヘマタイト（アルファＦｅ2Ｏ3）、イルメナイト（ＦｅＴｉＯ3）のようなコランダム系の酸化物である。又、ＭをＣｏ，Ｎｉ，或いはＭｎとしてのＭＴｉＯ−Ｆｅ2Ｏ3、及びＭをＢａ，Ｓｒ，或いはＰｂのような大きい二価のイオンとするＭＯ−６Ｆｅ2Ｏ3のようなマグネトプランバイト酸化物も使用可能である。更に使用可能な別例は、ＭがＬａ，Ｃａ，Ｂａ，或いはＳｔの一つであるＭＦｅＯ3のようなパーヴォスカイト酸化物である。その他、ＮＭｎＯ3やＭＣｏＯ3も好適である。ＭがＳｍ，Ｅｕ，Ｇｄ，Ｔｂ，Ｄｙ，Ｈｏ，Ｅｒ，Ｔｍ，Ｙｂ，Ｌｕ或いはＹのような三価の金属の一つである３Ｍ2Ｏ3−５Ｆｅ2Ｏ3のようなフェリマグネティクガーネットも使用出来る。以上に加え、上記及びその他の適切な材料の混合物も使用可能である。
【００３６】
本発明の実施例のキーパー層の実施に好適な材料に関する更なる情報については、Ｓｏｓｈｉｎ  Ｃｈｉｋａｚｕｍｉによる題名”Ｆｅｒｒｉｍａｇｎｅｔｉｃ  Ｏｘｉｄｅｓ  ａｎｄ  Ｃｏｍｐｏｕｎｄｓ”なる  Ｊｏｈｎ  Ｗｉｌｅｙ  ＆  Ｓｏｎｓ  （１９６４）”発行の教科書Ｐｈｙｓｉｃｓ  ｏｆ  Ｍａｇｎｅｔｉｓｍの５．３節に記載されて居り、同書の全体はあらゆる目的のために此処に取り込まれたものとする。更に、Ｍをアルカリ土類金属イオン、Ｍｅを二価金属とするＭ3Ｍｅ2Ｆｅ24Ｏ41のような新しい材料も使用出来る。
【００３７】
具体的な実施例によれば、別個の堆積とパタニングの二工程で交互のデジット線を製造し、絶縁性のキーパー層材料を使用することで、セル面積は４ｆ2にまで縮小可能である。このような配置で重なったデジット線の平面図が図１０に示されて居る。別個に堆積された二組の蛇行デジット線１００２と１００４は二つの暗い灰色で示され、これらは互いに絶縁されて居る。蛇行線の下にはＧＭＲ線は無く、重なりによって妨害が生じることはない。明示の目的のため、キーパー層は開示されていない。更に、図は正確なスケールを示すものではなく、例えばデジット線は実際より狭く示されて居る。
【００３８】
別個に堆積された二組の蛇行的デジット線は相互に、更にはワード線及びＧＭＲ素子から絶縁されている。従って、三枚の絶縁層があることになる。図１０に示される配置の断面に於けるこれらの層の順番は、その断面図が配置の何処に於いてとられたものかに依存する。図１１は、本発明の種々の実施例で使用される、夫々一個のＧＭＲ素子を含む二種類の無間隙の４ｆ2セルの中央を通る二つの断面を示すものである。図１１（ａ）ではデジット線はＧＭＲ素子に近く、絶縁体２と３が隣接して居る。図１１（ｂ）ではデジット線はワード線に近く、絶縁体１と２が隣接して居る。具体的な実施例に於いては、或るデジット線に沿ったビットは総て同一のタイプであり、隣接したデジット線に沿ったものは異なるタイプである。絶縁体であるキーパー層は二本の駆動線のみならずＧＭＲ層に接触し、その結果各セルが完全閉鎖フラクス構造となる。
【００３９】
本発明の種々の実施例に於いて使用可能なその他の４ｆ2デザインの例として、重なるデジット線、絶縁性キーパー層、及び二個のＧＭＲ素子を含むもの（例えば図５に示されたデザインと同様なもの）が図１２に示されて居る。図１２（a）ではデジット線はＧＭＲ素子に近く、絶縁体２と３が隣接して居る。図１２（b）ではデジット線はワード線に近く、絶縁体１と２が隣接している。
【００４０】
これらの実施例に於いて、上方と下方のＧＭＲ素子に貯蔵されるデータは同一である。即ち、各ビット値は与えられたセルの異なる２個の位置に貯蔵される。これら２個の薄膜構造は抵抗を２倍にして、図１１のセルデザインの場合に比して２倍の信号が実施されるように、直列に接続されてもよい。ノイズはRの平方根に依存するので、図１２のセルは比較的少ない追加的処理の複雑さに拘らず、図１１のものよりこの面で機能的に優秀である。従って、ＧＭＲ素子はノイズが２．５倍に増えるのみで、センス信号を倍加すべく直列に接続することが出来る。
【００４１】
上記に於いて、完全閉鎖フラクス構造を持つメモリセル用の基礎としてＧＭＲ薄膜素子を使用する具体的な実施例を記述したが、本発明はこれに限定されるものでない。具体的な実施例に於いて、閉鎖フラクス構成を有するＭＴＪ素子を使用するメモリセルや配置が考察されている。
【００４２】
具体的な実施例に於いて、上記のメモリセルや配置構成と同様であって、ＧＭＲ薄膜素子がＭＴＪ素子（「トンネル対」とも呼ばれる）で置き換えられたものが提供されている。一実施例によれば、各センス線が一対のセンス線として実施され、センシングはトンネル接合の抵抗により（直列でなく）並列に行われる。
【００４３】
トンネル対は図１３に示されるように、絶縁間隙によって隔離された一対の磁気フィルム１３０２と１３０４によって実施されてもよい。この二枚の磁気フィルムは介在する絶縁体を通る電子のトンネル効果によって電気的に接続されて居る。絶縁体の抵抗の大小は、二枚のフィルムの磁化の方向が平行なのか反平行なのかに依存する。図１４に示される如く、ＭＴＪ素子は平行に、即ち上方のフィルムを上方のフィルムに、下方のフィルムを下方のフィルムに接続して、一対のセンス線を形成することが出来る。
【００４４】
特定のＭＴＪ素子のセンシングは素子のフィルムの中の一枚の磁化を前後に動かしてビットの対の間の抵抗を転換することで行ってもよい。これは図１５に示される如く、ＭＴＪ素子の上のワード及びデジット線１５０２及び１５０４によって行うことが出来る。上記の如く、ワード及びデジット線は、同様な利点を得るために図６に示された如く各ＭＴＪ素子の領域に於いて平行であってもよい。更に、図１６に示される如く、キーパー層構造１６０２が各ＭＴＪ素子の上で直接接触するようにされてあり、そのようにして、消磁場を除去する完全閉鎖フラクス構造が与えられる。
【００４５】
完全閉鎖フラクスデザインはＭＴＪ素子を使用して実施してもよいが、ＧＭＲに基づいた実施で達成出来る様な小規模の場合、そのような規模では熱効果による不安定性が障碍となるので、かようなメモリセルの配列は不適当たり得る。
【００４６】
これらのセル、配列、及び構成を実現するのに本発明の種々の実施例と共に使用可能である量子磁気抵抗（ＱＭＲ）に基づくメモリセル及び配列構造（ＧＭＲ及びＭＴＪ構造を含む）及び関連技術に関する更なる詳細については、米国特許５２３７５２９，５５９２４１３及び５５８７９４３を参照されたい。更に、例えばプロセッサキャッシュメモリ、システムメモリ、長期貯蔵、その他のようなメモリ階層レベルの一部或は全部に於いて実施可能な計算システムは、本明細書に記述した技術を使用して実現可能なものである。
【００４７】
メモリセル自身のみならず、関連電子部品をすべて金属とする実施例も考慮されている。このような全金属メモリチップは元来、放射線に対して耐性を有している。このようなメモリ、当該メモリを部品として含むシステムを実現するために使用可能な全金属汎用電子部品を実施するための情報については、米国特許５９２９６３６，６０３１２７３，６４６９９２７及び６４８４７４０を参照のこと。これら特許引例の各々のすべての開示内容はすべての目的に於いて、本願内に組み込まれるものとする。
【００４８】
上記のごとく、叉本発明の実施例に従い、理論上最低値に近いメモリセルサイズが実現可能の技術が提供されている。これにより、高程度の情報密度を持つメモリ構成が可能となる。更に大きな密度を実現するため、此処に開示された技術はその他の技術と併用されてもよいことに留意されるべきである。例えば、開示内容をすべての目的に於いて本願内に組み込まれるものとする米国特許６５９４１７５に記載のテクニクを使用して個々のメモリセルが複数ビットの情報を貯蔵することが考慮されている。他の例として、開示内容をすべての目的に於いて本願内に組み込まれるものとする米国特許６９９２９１９に記載の如く、密度を更に増大すべく、三次元的に構成された複数レベルノメモリセルと関連した電子部品とが製造されてもよい。
【００４９】
更に、リソグラフィ印刷技術の将来の発展により、水平方向及び面内の大きさをより縮小したメモリ素子の製造が可能となるであろう。面積の縮小化により、種々の次世代の磁気ＲＡＭデザインが期待される。
【００５０】
その一例として、巨大磁気抵抗（ＧＭＲ）に基づくＣＰＰ（Ｃｕｒｒｅｎｔ  Ｐｅｒｐｅｎｄｉｃｕｌａｒ  ｔｏ  ｔｈｅ  Ｐｌａｎｅ）メモリ素子がある。これらの素子内では、ＣＩＰ（ｃｕｒｒｅｎｔ  ｉｎ  ｐｌａｎｅ）素子の場合水平に流れるのと異なり、センス電流は素子内を鉛直に流れる。これにより、好適な条件のもとではＧＭＲのより高い値が得られることが知られている。ＣＰＰ素子に関連する問題の一つは、水平方向の次元より厚さの極めて小さいＧＭＲフィルムの結果として、鉛直方向の電流に対して素子の抵抗が低すぎることになり、センシングが難しくなると言うことである。従って、ある実施例の場合、この問題に対応するＣＰＰメモリ素子が与えられ、より大きな情報密度を可能とする機構を供給する。そのような実施例に於いて、幅の広さより厚みのあるＣＰＰ素子とし、それによって抵抗値を適当なものとする。
【００５１】
増加する微小化に関する別の問題は、メモリ素子の総体積が小さくなり過ぎて、その熱的安定性が許容不可能な程度になると言うことである。即ち、かなり小さい粒子の場合、室温における熱エネルギ（ｋＴ）はかなり大きいものとなり、粒子の磁化は熱変動に対して不安定（逆行自発性）になる可能性がある。これは緩和現象である。初期に於いて磁化されたサンプルの磁化は以下のように自発的に変化する：
Ｍ（ｔ）  ＝  Ｍ0ｅｘｐ（−ｔ／τ）
ここで緩和時間は
τ＝τ0ｅｘｐ｛ＫＶ／（ｋＴ）｝
で与えられ、ここでＫは材料の本質的異方性であり、Ｖはサンプルの体積、そして典型的にτ0は１０−9秒である。情報が少なくとも１０年間安定であるため、ＫＶ＞４０ｋＴであることが望ましい。典型的な材料の場合Ｋは約２．２ｘ１０5Ｊ／ｍ3であり、それは最小サンプル体積が約１０3ｎｍ3であることを意味する。
【００５２】
本発明の種々の実施例の場合、ＣＰＰメモリ素子の鉛直方向の厚さは、その質量或は体積を所定の時間の間熱的安定性が確保されるだけのレベルに保たれるようにその厚さが縮小されるに従って十分増加される。厚さの増加は層の枚数（基本的薄膜構成の複数周期）を増加することで達成可能であり、これがＧＭＲ値と信号を更に増加させるものであると言うことが追加的利点となる。実験的複数周期或は格子フィルムのＧＭＲ値は、室温に於いて１００％前後の範囲と知られて居る。
【００５３】
これらの厚さが増加されると、それに従って、磁気層間の非磁気的金属層の厚さも低保磁力層が独立に転換出来る点まで二層間に交換される力が増加しないように増加されなくてはいけないかも知れないことに留意することが必要である。そうであれば、この解決法はトンネル層の効果がトンネリングを可能にする為に非常に狭い範囲になくてはならないその厚さに鋭敏であるＭＴＪに基づくメモリとってそれ程効果的でないかも知れない。しかし、トンネル層への制限条件が満たされて居る限り、此処に記述された技術はこのようなメモリ素子の実施に使用可能であろう。
【００５４】
具体的な実施例によれば、質量と体積を事実上一定に保つため、メモリ素子の鉛直方向の厚さは水平方向の特徴サイズの二乗に比例して増加される。従って、例えば最小特徴サイズが約６ｎｍであって方向比が約１である場合、ミクロン程度の最小特徴サイズで各々が約８ｎｍの二層ＧＭＲフィルムの個々の層の厚さは各々約１５ｎｍ増加される。別例とし、厚さの総合的増加は、個々の層の厚さを約８ｎｍに保持し、単一のＧＭＲフィルムを３周期の複周期構造で置き換えることで実施することが出来る。これら二つの方法は結合して行うことも出来る。具体的な実施例に於いて、これは記憶層および読み出し層は共に別個に熱的不安定に対する脆弱性を有し得るので、これは記憶層と読み出し層の両方に行われる。上記の如く、これは両者間の非磁気層に対して行われてもよい。
【００５５】
この新しい手法は、更に高密度のシステムの達成の為に、ここに記述されたその他の新たな手法と共に実施されてよいものと留意されるべきものである。別例として、本明細書に記述されたＣＰＰメモリ素子は、本明細書に記述されたその他の技術を使用せずに実施されてもよいものである。
【００５６】
本発明は明確に理解されるべく詳細に亘って記述されたものであるが、当業者には本発明の意図や範囲から脱却することなく本明細書に記述された実施例の形態とか詳細とかに変更が加えられることが自明であろう。更に、種々の実施例によって本発明の種々なる利点、観点、目的などが記述されてあるが、本発明の範囲とはこれらの利点，観点、目的などによって限定されるものではないと理解されるであろう。むしろ、発明の範囲とは添付された請求項によって決定されるものである。
適用例１：メモリセルの配列から成る記憶装置であって、各メモリセルは、磁気抵抗性を示す第１の多層薄膜記憶素子と、前記第１の多層薄膜記憶素子の上側に配置され、前記第１の多層薄膜記憶素子と電気的に絶縁されている第１の信号線と、前記第１の信号線の上側に配置され、前記第１の薄膜記憶素子および第１の信号線の両方と電気的に絶縁されている第２の信号線と、前記第１の薄膜記憶素子と直接接触する少なくとも一つの非導電性保持素子とを備え、前記第１の薄膜記憶素子と前記保持素子とが完全閉鎖フラクス構造の少なくとも一部を形成する、記憶装置。  
適用例２：第１の薄膜記憶素子の各々が一つ以上のＧＭＲ素子、ＭＴＪ素子、ＣＩＰ素子、またはＣＰＰ素子を含む、適用例１に記載の記憶装置。
適用例３：前記配列中の前記メモリセルは複数の列と複数の行に配列され、前記メモリセルの各列内の第１の薄膜記憶素子は第１の連続薄膜構造の一部であり、各メモリセルの第１の信号線はメモリセルの対応する列の第１の連続駆動線の一部であり、各メモリセルの第２の信号線はメモリセルの対応する行の第２の連続駆動線の一部であり、第１の駆動線の一本と第２の駆動線の一本とが各メモリセルで交差し、各々に関連する電流方向が各メモリセルにおいて平行であるように構成されている、適用例１に記載の記憶装置。
適用例４：第１の駆動線の各々が蛇行パターンに構成され、隣接するメモリセルの列に対応する第１の駆動線が重なり合う、適用例３に記載の記憶装置。
適用例５：隣接するメモリセルの列に対応する第１の駆動線は、各メモリセルに関連するセル面積が、ｆをリソグラフィ印刷の特徴サイズとした場合に４ｆ2となるように重なり合う、適用例４に記載の記憶装置。
適用例６：１ビット以上の情報を記憶するように第１の薄膜記憶素子が構成されている、適用例１に記載の記憶装置。
適用例７：各メモリセルは更に、第１の及び第２の信号線の上部に配置され、第１および第２の信号線と電気的に絶縁されている第２の多層薄膜記憶素子を備え、前記第２の薄膜記憶素子は完全閉鎖フラクス構造の一部を形成する、適用例１に記載の記憶装置。
適用例８：各列のメモリセル内の第２の薄膜記憶素子が第２の連続薄膜構造の一部であり、メモリセルの各列に関連する第１の及び第２の連続薄膜構造が電気的に並列に接続されている、適用例７に記載の記憶装置。
適用例９：システム記憶装置を含む電子システムであって、前記システム記憶装置が複数の記憶セルを備え、各記憶セルは、磁気抵抗性を示す多層薄膜記憶素子と、前記第１の多層薄膜記憶素子の上側に配置され、前記第１の多層薄膜記憶素子と電気的に絶縁されている第１の信号線と、第１の信号線の上側に配置され、前記第１の薄膜記憶素子と第１の信号線の両方と電気的に絶縁されている第２の信号線と、前記第１の薄膜記憶素子と直接接触する少なくとも１つの非導電性保持素子とを備え、前記第１の薄膜記憶素子と前記保存素子とが完全閉鎖フラクス構造の少なくとも一部を形成する、電子システム。
適用例１０：  システム記憶装置が少なくとも一個の処理装置と関連するキャッシュ記憶装置と長期記憶とを含む記憶階層の一部であり、記憶階層の少なくとも他の一部分が完全閉鎖フラクス構造を持つメモリセルの追加的配列を含むも、適用例９に記載の電子システム。
適用例１１：複数の列と複数の行に配列されたメモリセルの配列を備える記憶装置であって、各メモリセルは、磁気トンネル接合型（ＭＴＪ）記憶素子と、前記ＭＴＪ記憶素子の上部に配置され、前記ＭＴＪ記憶素子と電気的に絶縁されている第１の信号線と、前記第１の信号線の上部に配置され、前記ＭＴＪ記憶素子と第１の信号線の両方と電気的に絶縁されている第２の信号線とを備え、各メモリセルの前記第１の信号線はメモリセルの対応する列の第１の連続駆動線の一部であり、各メモリセルの前記第２の信号線はメモリセルの対応する行の第２の連続駆動線の一部であり、前記第１の駆動線の一本と第２の駆動線の一本とが各メモリセルで交差し、各々に関連する電流方向が各メモリセルにおいて平行であるように構成されている、記憶装置。
適用例１２：前記第１の駆動線の各々が蛇行パターンに構成され、隣接するメモリセルの列に対応する第１の駆動線が重なり合う、適用例１１に記載の記憶装置。
適用例１３：複数の列と複数の行に配列されたメモリセルの配列を備える記憶装置であって、各メモリセルは、絶縁体によって隔離された第１と第２の磁気層を有し、各列のメモリセルの第１の磁気層は直列に接続されて第１のセンス線を形成し、各列のメモリセルの第２の磁気層は直列に接続されて第２のセンス線を形成する、磁気トンネル接合型（ＭＴＪ）記憶素子と、前記ＭＴＪ記憶素子の上部に配置され、前記ＭＴＪ記憶素子と電気的に絶縁されている第１の信号線と、前記第１の信号線の上部に配置され、前記ＭＴＪ記憶素子と第１の信号線の両方と電気的に絶縁されている第２の信号線と、
前記ＭＴＪ記憶素子と直接接触する少なくとも一個の非導電性保持素子とを備え、
前記ＭＴＪ記憶素子と前記保存素子とが完全閉鎖フラクス構造の少なくとも一部を形成する、記憶装置。
適用例１４：複数のメモリセルから成る記憶装置であって、各メモリセルが磁気抵抗性を示す多層薄膜記憶素子を備え、前記記憶素子は水平幅と鉛直厚さで特徴付けられ、前記記憶素子の鉛直厚さが記憶素子の水平幅に対して前記記憶素子の体積が所定期間記憶素子の磁化状態の熱的安定を確保するのに十分であるように制御される、記憶装置。
適用例１５：各記憶素子が少なくとも１周期の層から成り、各周期の層が高保磁力層、低保磁力層、及び高保磁力層と低保磁力層の間の非磁気層を含み、前記記憶素子の鉛直厚さは高保磁力層、低保磁力層、或は非磁気層の一枚以上の層の厚さを調整することで制御される、適用例１４に記載の記憶装置。
適用例１６：各記憶素子が複数の周期の層から成り、各周期の層が高保磁力層、低保磁力層、及び高保磁力層と低保磁力層の間の非磁気層を含み、記憶素子の鉛直厚さは層の周期の数で制御される、適用例１４に記載の記憶装置。
適用例１７：各記憶素子が更に前記薄膜記憶素子と直接接触する少なくとも１つの非導電性保持素子を備え、前記薄膜記憶素子と前記保存素子とが完全閉鎖フラクス構造の少なくとも一部を形成する、適用例１４に記載の記憶装置。
適用例１８：複数のメモリが複数の列と複数の行から成る配列に整列され、各メモリセルは更に薄膜記憶素子の上側に配置され前記薄膜記憶素子と電気的に絶縁されたている第１の信号線と第１の信号線の上側に配置され、前記薄膜記憶素子と第１の信号線の両方と電気的に絶縁されている第２の信号線とを備え、各メモリセルの第１の信号線はメモリセルの対応する列の第１の連続駆動線の一部であり、各メモリセルの第２の信号線はメモリセルの対応する行の第２の連続駆動線の一部であり、第１の駆動線の一本と第２の駆動線の一本とが各メモリセルで交差し、各々に関連する電流方向が各メモリセルにおいて平行であるように構成されている、適用例１４に記載の記憶装置。
適用例１９：第１の駆動線の各々が蛇行パターンに構成され、隣接するメモリセルの列に対応する第１の駆動線が重なり合う、適用例１４に記載の記憶装置。
適用例２０：複数のメモリセルを形成する工程を備える記憶装置の製造方法であって、各メモリセルは磁気抵抗性を示す多層薄膜記憶素子を備え、前記記憶素子は水平幅と鉛直厚さで特徴付けられ、前記複数のメモリセルを形成する工程は，記憶素子の鉛直厚さが記憶素子の水平幅に対し、記憶素子の体積が所定期間、記憶素子の磁化状態の熱的安定を確保するのに十分であるように制御する工程を備える、方法。  
適用例２１：磁気抵抗性を示す第１の多層薄膜記憶素子と、前記第１の多層薄膜記憶素子の上側に配置され、前記第１の多層薄膜記憶素子と電気的に絶縁されている第１の信号線と、第１の信号線の上側に配置され、前記第１の薄膜記憶素子と第１の信号線の両方と電気的に絶縁されている第２の信号線と、前記第１の薄膜記憶素子と直接接触する少なくとも１つの非導電性保持素子とを備え、前記第１の薄膜記憶素子と前記保存素子とが完全閉鎖フラクス構造の少なくとも一部を形成する、メモリセル。
適用例２２：前記第１の薄膜記憶素子の各々が一個以上のＧＭＲ素子、ＭＴＪ素子、ＣＩＰ素子、またはＣＰＰ素子を含む、適用例２１に記載のメモリセル。
適用例２３：前記第１の信号線と第２の信号線は、各々に関連する電流方向が平行するように構成されている、適用例２１に記載のメモリセル。
適用例２４：１ビット以上の情報を記憶するように前記第１の薄膜記憶素子が構成されている、適用例２１に記載のメモリセル。
適用例２５：前記第１の及び第２の信号線の上部に配置され、前記第１および第２の信号線と電気的に絶縁されている第２の多層薄膜記憶素子を更に備え、前記第２の薄膜記憶素子が完全閉鎖フラクス構造の一部を形成する、適用例２１に記載のメモリセル。
【図２】
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【図３】
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【図４】
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【図１】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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