(57)【特許請求の範囲】
【請求項１】
基板に形成された第１の活性領域上に設けられたＮ型ＭＯＳトランジスタと、素子分離領域により前記第１の活性領域とは分離された前記基板に形成された第２の活性領域上に設けられたＰ型ＭＯＳトランジスタとを備えた半導体装置であって、
前記Ｎ型ＭＯＳトランジスタでは、
前記第１の活性領域上には、第１のゲート絶縁膜が形成されており、
前記第１のゲート絶縁膜は、第１の金属酸化物からなる第１の高誘電率材料と、前記Ｎ型ＭＯＳトランジスタのフラットバンド電圧を負側に変更する第１の金属とを含んでおり、
前記Ｐ型ＭＯＳトランジスタでは、
前記第２の活性領域上には、第２のゲート絶縁膜が形成されており、
前記第２のゲート絶縁膜は、第２の金属酸化物からなる第２の高誘電率材料と、前記Ｐ型ＭＯＳトランジスタのフラットバンド電圧を正側に変更する第２の金属とを含んでおり、
前記第１の金属酸化物は、アモルファス構造を有し、
前記第２の金属酸化物は、正方晶系又は立方晶系の結晶構造を有している半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第１の金属酸化物及び前記第２の金属酸化物は、ハフニウム、ジルコニウム及びイットリウムの少なくとも一つを含む酸化物であり、
前記第１の金属は、ランタノイド、スカンジウム、ストロンチウム又はマグネシウムであり、
前記第２の金属は、アルミニウム又はタンタルである半導体装置。
【請求項３】
請求項１または２に記載の半導体装置であって、
前記第１の活性領域と前記第１のゲート絶縁膜との界面、及び前記第２の活性領域と前記第２のゲート絶縁膜との界面には、界面層が形成されている半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記界面層はシリコン酸化膜である半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置であって、
前記Ｎ型ＭＯＳトランジスタ及び前記Ｐ型ＭＯＳトランジスタは、メタル電極とポリシリコン電極が積層されたゲート電極を有する半導体装置。
【請求項６】
請求項５に記載の半導体装置であって、
前記ゲート電極の側壁にサイドウオールを有する半導体装置。
【請求項７】
請求項５または６に記載の半導体装置であって、
前記ポリシリコン電極の上部はシリサイドである半導体装置。
【請求項８】
請求項１〜７のいずれか１項に記載の半導体装置であって、
前記第１の金属酸化物及び前記第２の金属酸化物は、ハフニウム酸化物であり、
前記第１の金属は、ランタンであり、
前記第２の金属は、アルミニウムである半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、詳細には、高誘電体ゲート絶縁膜を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の高速化及び高集積化に伴い、トランジスタの微細化が進められている。CMOS（complementary metal oxide semiconductor）トランジスタは、nMOS（negative channel metal oxide semiconductor）トランジスタとpMOS（positive channel metal oxide semiconductor）トランジスタとの２種類のトランジスタで構成されている。nMOSトランジスタは電子の移動によって電流のオン及びオフを制御し、pMOSトランジスタは正孔の移動によって電流のオン及びオフを制御する。トランジスタのオン時にチャネルに流れる電流（オン電流）の大きさId(線形領域)は、次式（１）のように表現される。【０００３】
Id＝μWCox{(Vgs-Vt)Vds-Vds2/2｝/L・・・（１）
上記式（１）において、μはチャネルとなる反転層におけるキャリアの移動度であり、Ｗはトランジスタのゲート幅であり、Coxはゲート酸化膜の静電容量であり、Lはトランジスタのゲート長さであり、Vgsはゲート−ソース間の電圧であり、Vtは閾値電圧であり、Vdsはドレイン−ソース間の電圧である。【０００４】
上記式（１）から、半導体装置の更なる高速化を図るためには、つまり、より大きなオン電流を得るためには、μ、W、Coxもしくは(Vgs-Vt)を増大させる又はLを縮小させれば良いよいことがわかる。半導体装置の高速化は、Lの縮小、つまり、トランジスタの形状の微細化によって進められてきた。しかし、近年、リソグラフィ技術の進歩が止まりつつある。そのため、トランジスタの形状の微細化によりトランジスタのオン電流を向上させるのではなく、μ又はCoxを増大させることによりトランジスタのオン電流を向上させるという技術が進化している。Coxは以下の式（２）で表される。よって、Coxを増大させるためには、ゲート絶縁膜の比誘電率εγを増大させる又はゲート絶縁膜の物理膜厚Toxを減少させれば良い。そのため、オン電流の向上を目指して、ゲート酸化膜の物理膜厚（酸化膜厚）Toxの極薄化等が試みられている。【０００５】
Cox＝ε0εγ(S/Tox)・・・（２）
ここで、式（２）において、ε0は真空誘電率であり、Sはゲート絶縁膜の厚み方向に対して垂直に延びる面の面積である。【０００６】
45nm世代までのCMOSトランジスタに形成されているゲート絶縁膜は一般的にシリコン酸化膜であり、その誘電率は3.9である。しかし、トランジスタの形状の微細化に伴ってゲート絶縁膜が薄膜化されると、トンネルリーク電流の増大を引き起こし、よって、高い待機電力を持つトランジスタとなる。4.0以上の誘電率をもつ材料（高誘電率材料）をゲート絶縁膜の材料に用いれば、実際の膜厚（物理膜厚）はシリコン酸化膜より厚くても実効的な膜厚（EOT：Equivalent Oxide Thickness）を薄膜化できる。そのため、高誘電率材料からなるゲート絶縁膜（High-kゲート絶縁膜）の開発が進んでいる。【０００７】
しかしながら、従来のポリシリコンゲート電極とHigh-kゲート絶縁膜との組み合わせでは、ゲート電極の空乏化と呼ばれる現象が発生し、EOTが薄いというHigh-kゲート絶縁膜の利点を得ることは難しい。ゲート電極の空乏化を防ぐために、High-kゲート絶縁膜と金属ゲート電極とを組み合わせることが好ましい。High-kゲート絶縁膜と金属ゲート電極とを組み合わせてCMOSトランジスタを構築する際には、閾値電圧の制御方法が重要となる。【０００８】
ポリシリコンゲート電極を用いてCMOSトランジスタを作製する場合には、nMOSトランジスタとpMOSトランジスタとでは、ポリシリコン電極中に添加される不純物とチャネルにおける不純物濃度とを変えている。これにより、フェルミレベルを制御することができるので、nMOSトランジスタ及びpMOSトランジスタの各トランジスタのＶｔの最適化が可能である。また、nMOSトランジスタとpMOSトランジスタとでは、ゲート電極の構成が変わる。【０００９】
High-kゲート絶縁膜中には多数の欠陥が存在する。そのため、チャネルに不純物を注入したときに、不純物の一部分がHigh-kゲート絶縁膜でトラップされる場合がある。よって、通常のイオン注入法等において注入される不純物の量と同程度の量の不純物を注入した時には、チャネルにおける不純物濃度をnMOSトランジスタとpMOSトランジスタとで変えることができず、従って、nMOSトランジスタ及びpMOSトランジスタの各トランジスタのＶｔを最適化させることができない場合がある（フェルミレベルピニングの発生）。そこで、High-kゲート絶縁膜を有するCMOSトランジスタでは、nMOSトランジスタとpMOSトランジスタとでチャネル領域における不純物濃度を変えるという方法ではなく半導体と金属との仕事関数の差及び固定電荷をそれぞれ変えるという方法を用いて、nMOSトランジスタ及びpMOSトランジスタの各トランジスタのＶｔを最適化させている。フラットバンド電圧Vfbは、以下の式（３）で示すように、イオン注入によるフェルミレベルを示す項（式（３）の第１項）と、ゲート絶縁膜中の固定電荷が示す項(qNfix)と、メタルゲート電極の仕事関数（work function）とチャネル領域の仕事関数との差（φms）で示される。【００１０】
Vfb＝(kT/q)ln(Na/ni)-qNfix−φms・・・（３）
ここで、式（３）において、kはボルツマン定数であり、Tは絶対温度であり、qは電荷量であり、NaはSi基板中の不純物濃度であり、niは真性キャリア濃度（〜1.45×1010(/cm3)であり、Nfixは固定電荷の個数である。【００１１】
フラットバンド電圧Vfbを負側にシフトさせるキャップ層（nMOSトランジスタに設けられるキャップ層）としては例えばLaOx（0＜x≦2.5）を挙げることができ、フラットバンド電圧Vfbを正側にシフトさせるキャップ層（pMOSトランジスタに設けられるキャップ層）としては例えばAlOy（0＜y≦1.5）を挙げることができる。【００１２】
AlOy膜は、High-k膜（例えばハフニウム酸化膜）に比べて誘電率が小さい。そのため、AlOy膜をキャップ層として用いた場合には、EOTの増大を引き起こし、よって、High-k膜を用いてEOTを薄膜化した効果が低減する場合がある。【００１３】
また、駆動電流を向上させる場合又はHigh-kゲート絶縁膜の信頼性を従来のSiONゲート絶縁膜と同等以上にする場合には、半導体基板とHigh-kゲート絶縁膜との間にIL(interlayer）と呼ばれるSiO2層（厚みが1.0nm程度である）を設けることが好ましい。つまり、ゲート絶縁膜の誘電率を低下させてEOTを増大させる要因であるIL又はAlOyからなるキャップ層を用いた状態で、EOTを減少させることが要求される。そこで、物理膜厚が大きくなってもEOTの増加を抑制できる誘電率の高いHigh-k材料が必要となる。【００１４】
例えば引用文献１には、High-k材料としてTiO等が挙げられている。しかし、High-k材料としてTiOを選択すると、リーク電流が増大するため、半導体装置の消費電力の増加を引き起こす。【００１５】
引用文献２及び非特許文献１には、High-k材料であるハフニウム酸化物（本明細書では「HfOz」と記す。但し、zは0＜z≦2）の結晶構造を立方晶系又は正方晶系とすればHfOzの誘電率を向上させることができる，と記載されている。具体的には、High-kゲート絶縁膜上にTiN膜又はPoly-Si電極を形成してから、600〜900℃程度のアニール処理を行ってHfOzを結晶化させている。これにより、EOTを更に減少させることができる。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】US 7,508,649 B2
【特許文献２】特開2008−306036号公報
【非特許文献】
【００１７】
【非特許文献１】2008 Symposium on VLSI Technology Digest of Technical Papers pp152-153
【発明の概要】
【発明が解決しようとする課題】
【００１８】
しかしながら、TiN膜又はPoly-Si電極を形成してからアニールするという方法を用いてCMOSトランジスタを製造することは難しい。特に、フラットバンド電圧Vfbを最適化させるために例えばpMOSトランジスタの結晶化HfOz（正方晶系又は立方晶系に結晶されたHfOz）にAlOyを混ぜると、アモルファスHfOzにAlOyを混ぜた場合よりもフラットバンド電圧の変化量が小さくなる。nMOSトランジスタの場合であっても同様である。【００１９】
また、High-kゲート絶縁膜上にTiN膜を形成してからアニールを行うと、アニールによりTiがHigh-kゲート絶縁膜中に拡散し易くなるので、High-kゲート絶縁膜中ではTiOが形成される。これにより、リーク電流の増大の原因になる。【００２０】
本発明は、上記課題に鑑みてなされたものであり、その目的は、リーク電流の増大を抑制しつつゲート絶縁膜の更なる高誘電率化を図ることである。
【課題を解決するための手段】
【００２１】
上記課題を解決するために、本発明者らは、High-k材料を結晶化させるときの条件を詳細に検討し、次に示す知見を得た。【００２２】
熱処理により収縮し易い膜（応力付与膜）をHigh-k膜上に形成してから、600度以上の温度でアニールする。すると、応力付与膜が収縮するので、High-k材料が立方晶系又は正方晶系に結晶化される。【００２３】
本発明に係る半導体装置の第１の製造方法では、半導体基板上に、金属酸化物からなる高誘電率膜を形成する工程（ａ）と、高誘電率膜上に、応力付与膜を形成する工程（ｂ）と、工程（ｂ）の後で、６００度以上の温度で熱処理する工程（ｃ）とを備えている。工程（ａ）〜工程（ｃ）を備えることにより、高誘電率膜は正方晶系又は立方晶系の結晶構造からなるゲート絶縁膜を形成する。【００２４】
後述の好ましい実施形態では、工程（ｃ）における熱処理により、応力付与膜が引張応力を有する又は応力付与膜の内部応力が圧縮応力から引張応力へ変化する。このとき、応力付与膜は、SiN、SiO2、TiOx、TaOx、YOx、SiBN、SiCN及びSiBCN（ここで、0＜x≦2.5）の少なくとも一つであることが好ましく、プラズマCVD法を用いて形成されることが好ましい。【００２５】
後述の別の好ましい実施形態では、工程（ｃ）における熱処理により、応力付与膜が引張応力を有する又は応力付与膜の内部応力が圧縮応力から引張応力へ変化する。このとき、応力付与膜は、TiN、TaN、TaCN、TaC、AlN、HfN、W及びWNの少なくとも一つであることが好ましく、PVD法を用いて形成されることが好ましい。【００２６】
本発明の半導体装置の第２の製造方法は、半導体領域における第１の活性領域上に設けられた第１導電型の第１のトランジスタと、素子分離領域により第１の活性領域とは分離された半導体領域における第２の活性領域上に設けられた第２導電型の第２のトランジスタとを備えた半導体装置の製造方法である。具体的には、第１の活性領域上及び第２の活性領域上に、金属酸化物からなる高誘電率膜を形成する工程（ｄ）と、第１の活性領域上に、第１のトランジスタのフラットバンド電圧を変更する第１の金属を含む第１のキャップ膜を形成する工程（ｅ）と、第２の活性領域上に、第２のトランジスタのフラットバンド電圧を変更する第２の金属を含む第２のキャップ膜を形成する工程（ｆ）と、第２の活性領域上における高誘電率膜上に、引張応力を有する応力付与膜を形成する工程（ｇ）と、工程（ｅ）〜（ｇ）の後で、６００度以上の温度で熱処理する工程（ｈ）とを備えている。これにより、リーク電流の増大を抑制しつつゲート絶縁膜の更なる高誘電率化を図ることができる。【００２７】
本発明の半導体装置の第２の製造方法では、工程（ｈ）は、第１の金属を第１のキャップ膜から第１の活性領域上における高誘電率膜へ拡散させる工程と、第２の活性領域上において金属酸化物を正方晶系又は立方晶系に結晶化させる工程とを有していることが好ましい。【００２８】
本発明の半導体装置の第２の製造方法に従って作製された半導体装置は、以下に示す構成を有している。第１のトランジスタでは、第１の活性領域上には、第１のゲート絶縁膜が形成されており、第１のゲート絶縁膜は、第１の金属酸化物からなる第１の高誘電率材料と第１のトランジスタのフラットバンド電圧を変更する第１の金属とを含んでいる。第２のトランジスタでは、第２の活性領域上には、第２のゲート絶縁膜が形成されており、第２のゲート絶縁膜は、第２の金属酸化物からなる第２の高誘電率材料と第２のトランジスタのフラットバンド電圧を変更する第２の金属とを含んでいる。第１の金属酸化物はアモルファス構造を有し、第２の金属酸化物は正方晶系又は立方晶系の結晶構造を有している。【００２９】
後述の好ましい実施形態では、第１のトランジスタはＮ型ＭＯＳトランジスタであり、第２のトランジスタはＰ型ＭＯＳトランジスタであり、第１の金属酸化物及び第２の金属酸化物は、ハフニウム、ジルコニウム及びチタンの少なくとも一つを含む酸化物であり、第１の金属はランタンであり、第２の金属はアルミニウムである。
【発明の効果】
【００３０】
本発明によれば、リーク電流の増大を抑制しつつゲート絶縁膜の更なる高誘電率化を図ることができる。
【図面の簡単な説明】
【００３１】
【図１】図１（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】図２（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】図３（ａ）はTiがHfOz膜中に拡散した場合とTiがHfOz膜中に拡散していない場合とにおけるEOTとeWF（仕事関数）との関係を示したグラフ図であり、図３（ｂ）はTiがHfOz膜中に拡散した場合とTiがHfOz膜中に拡散していない場合とにおけるEOTとリーク電流（Jg）との関係を示したグラフ図である。
【図４】図４（ａ）はHfOz膜上にTiN膜を形成してから熱処理を行うことにより得られたサンプルのXRD(X-ray Diffraction)の結果を示すグラフ図であり、図４（ｂ）はTiN膜をPVD（Physical Vaper Deposition)法で作製した場合におけるHfOz膜の断面TEM写真図であり、図４（ｃ）はTiN膜をALD(Atomic Layer Deposition)法で作製した場合におけるHfOz膜の断面TEM写真図である。
【図５】図５（ａ）はHfOz膜上に絶縁膜を形成してから熱処理を行うことにより得られたサンプルのXRDの結果を示すグラフ図であり、図５（ｂ）はHfOz膜上にプラズマCVD(Chemical Vapor Deposition)法によりSiN膜を形成した場合におけるHfOz膜の断面TEM写真図である。
【図６】図６（ａ）〜（ｄ）は、熱処理前後における基板の反りの変化を模式的に示す図である。
【図７】図７は、HfOz膜の光学膜厚とEOTとの関係を示したグラフ図である。
【図８】図８は、EOTとリーク電流Jgとの関係を示したグラフ図である。
【図９】図９は、ゲート電圧Vgと容量との関係を示したグラフ図である。
【発明を実施するための形態】
【００３２】
以下では、図面を参照しながら本発明に係る実施形態を説明する。なお、本発明は、以下に示す実施形態に限定されない。
【００３３】
図１（ａ）〜図２（ｃ）は、本実施形態に係る半導体装置の製造方法を工程順に示す断面図である。なお、図中の「nFET」はnMOSトランジスタが形成されるnMOSトランジスタ形成領域を示し、「pFET」はpMOSトランジスタが形成されるpMOSトランジスタ形成領域を示している。
【００３４】
まず、図１（ａ）に示すように、例えばシリコンからなる基板（以下では「基板」と記す。）１０１にトレンチ（不図示）を作製し、トレンチ内に例えばSiO2を充填する。これにより、基板１０１には素子分離領域１０２が形成される。また、nMOSトランジスタ形成領域nFETには、素子分離領域１０２により囲まれた基板１０１からなる第１の活性領域１０１ａが形成され、pMOSトランジスタ形成領域pFETには、素子分離領域１０２により囲まれた基板１０１からなる第２の活性領域１０１ｂが形成される。その後、第１の活性領域１０１ａにp型ウェル領域１０３を形成し、第２の活性領域１０１ｂにn型ウェル領域１０４を形成する。
【００３５】
次に、水蒸気雰囲気下又は一酸化窒素雰囲気下で、基板１０１の上面を酸化する。これにより、基板１０１の上面には、例えばSiO2層（不図示、厚みが例えば0.5〜1.2nmである）が形成される。このSiO2層は、界面層又はInter Layer(IL)と呼ばれている。
【００３６】
続いて、SiO2層上に、厚みが例えば0.5〜2.0nmであるHigh-k膜を形成する（工程（ａ），工程（ｄ））。例えば、ALD法あるいはPVD法を用いて、Al（第２の金属）を含んだHfOz（ハフニウムアルミネート）をSiO2層の上面全体に形成しても良い。このとき、Alは、High-k膜中においてIL側に偏析していても良いし、HfOz膜上にキャップ層として存在していても良い。本実施形態では、図１（ｂ）に示すように、AlOy膜１０５をSiO2膜（上記IL）上に形成してから（工程（ｆ））、HfOz膜１０６をAlOy膜（第２のキャップ膜）１０５上に形成する。これにより、AlはIL側に偏析する。なお、HfOz膜１０６に対するAlOy膜１０５の膜厚の比率は、40%以下であれば良く10%以上40%以下であることが好ましい。
【００３７】
AlOyは、pMOSトランジスタの閾値電圧（Vt)を最適化するために、つまりpMOSトランジスタの実効仕事関数(eWF：effective work function)を高めるために、pMOSトランジスタに添加される。しかし、AlOyの誘電率は、HfOz等のHigh-k材料よりも小さい。そのため、AlOyを添加するとEOTの増大を引き起こす。EOTの増大を抑えるためには、High-k材料を立方晶系又は正方晶系に結晶化させることによりゲート絶縁膜全体の誘電率を高めることが有効である。High-k材料を立方晶系又は正方晶系に結晶化させる方法としては、High-k膜をTiN膜でカバーして800℃以上の温度で熱処理するという方法（非特許文献１に開示）が知られている。しかし、この熱処理中にはTiがHigh-k膜中に拡散し、これにより、そこ（High-k膜中に存在するTi）がリークスポットとなってリーク電流の増大を引き起こす。
【００３８】
図３（ａ）は、TiがHfOz膜中に拡散した場合とTiがHfOz膜中に拡散していない場合とにおけるEOTとpMOSトランジスタのeWF（仕事関数）との関係を示したグラフ図であり、図３（ｂ）は、TiがHfOz膜中に拡散した場合とTiがHfOz膜中に拡散していない場合とにおけるEOTとpMOSトランジスタで発生したリーク電流（Jg）との関係を示したグラフ図である。
【００３９】
EOTとpMOSトランジスタのeWF（仕事関数）との関係は、TiがHfOz膜中に拡散した場合とTiがHfOz膜中に拡散していない場合とでそれほど変わらなかった。しかし、EOTが同一である場合のpMOSトランジスタで発生したリーク電流（Jg）は、TiがHfOz膜中に拡散した場合の方がTiがHfOz膜中に拡散していない場合に比べて２〜３桁以上であった。その理由としては、TiがHfOz膜中へ拡散したためにリーク電流のパスが形成されたからであると考えられる。
【００４０】
図３（ａ）及び（ｂ）に示す結果から次に示すことが言える。TiN膜でHigh-k膜をマスクして熱処理を加えることによりHfOzを立方晶系に結晶化させる技術はリーク電流の増大を引き起こし易く、よって、この技術を用いて低消費電力デバイスを形成することは難しい。また、TiN膜の成膜方法としてはPVD法、CVD法及びALD法等が知られているが、非特許文献１ではTiN膜の成膜方法に言及していない。また、非特許文献１では、High-k膜をTiN膜でカバーしてから熱処理すればなぜHfOzが立方晶系に結晶化されるのかは説明されていない。そこで、本発明者らは、この点について鋭意検討をした。
【００４１】
図４（ａ）は、HfOz膜上にTiN膜を形成してから熱処理を行うことにより得られたサンプルのXRDの結果を示すグラフ図であり、図４（ａ）中における線４１はTiN膜をPVD法で作製した場合の結果であり、図４（ａ）中における線４２はTiN膜をALD法で作製した場合の結果である。TiN膜をALD法で作製した場合（線４２）、HfOzの立方晶系のピークとして帰属されている2θ=30.2度のピークは出現しなかった。一方、TiN膜をPVD法で作製した場合（線４１）、HfOzの立方晶系のピークは出現した。
【００４２】
図４（ａ）に示すXRD測定では、回折強度を向上させるためには最小でも100×100μｍ２のＸ線スポット径が必要であり、今回の測定領域は400×200μｍ２であった。そのため、ゲート長が50nm以下のトランジスタのゲート電極に対してXRD測定を行うことは難しい。しかし、トランジスタのゲート電極部分に対して断面TEM（transmission electron microscopy）観察をすれば、HfOzの結晶配向性を容易に観察することができるため、HfOzの結晶構造を推定することが可能である。図４（ｂ）はTiN膜をPVD法で作製した場合におけるHfOz膜の断面TEM写真図であり、図４（ｃ）はTiN膜をALD法で作製した場合におけるHfOz膜の断面TEM写真図である。TiN膜をPVD法で作製した場合、Hf原子が垂直方向（図４（ｂ）における上下方向）に並んでいることが分かり、つまり、HfOzの結晶構造が立方晶系であることが分かる。電子線回折法によって結晶配向率を確認すれば、結晶配向率を定量化することができる。一方、TiN膜をALD法で作製した場合、Hf原子が一定の方向に並んでおらず、つまり、HfOzの結晶構造は、立方晶系ではなく、アモルファス領域と結晶領域とが微視的に混じり合った混晶であることが分かる。
【００４３】
図５（ａ）は、HfOz膜上に絶縁膜を形成してから熱処理を行うことにより得られたサンプルのXRDの結果を示すグラフ図であり、図５（ａ）中における線５１はHfOz膜上にプラズマCVD法でSiN膜を形成した場合の結果であり、図５（ａ）中における線５２はHfOz膜上にアモルファスSi膜を形成した場合の結果である。また、図５（ｂ）は、HfOz膜上にプラズマCVD法によりSiN膜を形成した場合におけるHfOz膜の断面TEM写真図である。HfOz膜上にアモルファスSi膜を形成した場合（線５２）、HfOzの立方晶系のピークとして帰属されている2θ=30.2度のピークは出現しなかった。一方、HfOz膜上にプラズマCVD法によりSiN膜を形成した場合（線５１）、HfOzの立方晶系のピークは出現した。このことは、図５（ｂ）に示す断面TEM写真図からも明らかである。
【００４４】
このようにHigh-k膜上に形成する膜の成膜方法が異なれば熱処理によるHigh-k材料の結晶構造が変わる理由として、本発明者らは、熱処理（600℃以上の温度での熱処理）の前後における基板の反りが影響していると考えている。図６（ａ）〜図６（ｄ）は熱処理前後における基板の反りの変化を模式的に示す図であり、何れの図においても矢印よりも下には熱処理前における基板の反り具合を模式的に示しており、矢印よりも上には熱処理後における基板の反り具合を模式的に示している。図６（ａ）〜図６（ｄ）には、それぞれ、High-k膜上にアモルファスSi膜を形成した場合、High-k膜上にALD法によりTiN膜を形成した場合、High-k膜上PVD法によりTiN膜を形成した場合、及び、High-k膜上にプラズマCVD法によりSiN膜を形成した場合を図示している。
【００４５】
HfOz膜上にアモルファスSi膜を形成した場合（図６（ａ））、基板は、熱処理により、上（アモルファスSi膜側）に凸となるように反る。そのため、HfOz膜には、Hf-O結合の切断を引き起こすような応力（引張応力）が印加される。よって、HfOzは、立方晶系（立方晶系は最密結晶構造である）に結晶化されにくい。また、HfOz膜上にALD法によりTiN膜を形成した場合（図６（ｂ））、基板の反り具合は、熱処理により変化しない。そのため、HfOz膜にはそれほど大きな応力が印加されないため、HfOzの結晶構造を変化させることは難しい。
【００４６】
一方、HfOz膜上にPVD法によりTiN膜を形成した場合（図６（ｃ））、基板は、熱処理前では上に凸となるように反っている一方、熱処理後では下に凸となるように反っている。このようにPVD法により作製されたTiN膜の内部応力は、熱処理により、圧縮応力から引張応力へ変化する。また、HfOz膜上にプラズマCVD法によりSiN膜を形成した場合（図６（ｄ））、基板は、熱処理前では上にも下にも反っていない一方、熱処理後では下に凸となるように反っている。このようにプラズマCVD法により作製されたSiN膜は、熱処理により、引張応力を有する。つまり、熱処理により基板の反りを引張応力側へ変化させることができる膜をHfOz膜上に形成すれば、HfOzを立方晶系に結晶化させることができる。その理由としては、次に示すことを考えている。
【００４７】
一般に、金属酸化物が立方晶系に結晶化されるときには、まず、Random close packing構造と呼ばれる酸素原子の最密パッキングで構造が決まり、次に、Hfなどの金属原子がその定まった構造に配置される。そのため、HfOz膜上に形成された膜が引張応力を有していれば、熱処理により基板を下に凸となるように反らすことができるので、HfOzは圧縮される。これにより、HfOzは、最密結晶構造である立方晶系の結晶構造をとることができる。なお、このことは、HfOzの結晶構造を制御する場合だけでなく、ZrOz（0＜z≦2）、LaOx及びTaOx等の結晶構造を制御する場合にも当てはまる。
【００４８】
このように熱処理により引っ張り応力を有する膜としては、プラズマCVD法により作製されたSiO2膜、TiOx膜、TaOx膜、YOx膜、SiBN膜、SiCN膜及びSiBCN膜（何れも、0＜x≦2.5）を挙げることができ、さらには、PVD法で作製されたTiN膜、TaN膜、TaCN膜、TaC膜、AlN膜、HfN膜、W膜及びWN膜を挙げることができる。しかし、応力付与膜としてプラズマCVD法により作製されたSiN膜を用いると、次に示す２つの効果を得ることができる。つまり、HfOzとSiNとではフッ素プラズマを用いたドライエッチングの選択性及び燐酸による洗浄選択性が高いため、図２（ａ）に示す工程においてSiN膜を容易に除去することができる。また、High-k膜へのSiNの拡散を防止できるので、リーク電流の増大を防止することができる。そのため、本実施形態では、応力付与膜としてプラズマCVD法により作製されたSiN膜を用いている。
【００４９】
ところで、nMOSトランジスタのHigh-k膜は、フラットバンド電圧を低くする金属（第１の金属，例えばLa）を含んでいることが好ましい。しかし、Laの原子半径はHfの原子半径よりも大きいため、立方晶系に結晶化されたHfOz膜中にLaを拡散させることは難しい。そこで、本実施形態に係る半導体装置の製造方法では、HfOzが立方晶系に結晶化されるのと同時にLaをnMOSトランジスタのHigh-k膜中へ拡散させている。では、本実施形態に係る半導体装置の製造方法の続きを説明する。
【００５０】
HfOz膜１０６上に、プラズマCVD法によりSiN膜（応力付与膜）１０７を形成する（工程（ｂ），工程（ｇ））。プラズマCVD法の条件としては、例えば、堆積温度は300度であり、SiH4の流量は60sccmであり、NH3の流量は900sccmであり、RF（radio frequency）は100Wである。また、SiN膜１０７の膜厚は10nm以上30nm以下であれば良い。
【００５１】
次に、pMOSトランジスタ形成領域pFETをレジスト膜（図示せず）でパターニングしてから、nMOSトランジスタ形成領域nFETにおけるSiN膜１０７をドライエッチングさせる。例えば、nMOSトランジスタ形成領域nFETにおけるSiN膜１０７にフッ素ラジカルを照射してSiNをSiFとして揮発させれば良い。なお、SiF4の沸点は−94.8℃であり、HfF4の昇華点は970℃であり、炭化フッ素系ガスを用いればSiNとHfOzとのドライエッチングの選択比を好ましい値とすることができる。ドライエッチングの条件としては、例えば、圧力は25mTであり、 RFは575Wであり、Ar：CF4：CHF3：CH2F2：O2=1500：50：80：10：20sccm（流量比）である。ドライエッチングが終了すれば、レジスト膜を除去する。
【００５２】
続いて、図１（ｃ）に示すように、ALD法又はPVD法によりLaOx膜（第１のキャップ膜）１０８を形成する（工程（ｅ））。これにより、LaOx膜１０８は、nMOSトランジスタ形成領域nFETにおけるHfOz膜１０６上、及び、pMOSトランジスタ形成領域pFETにおけるSiN膜１０７上に形成される。なお、LaOx膜１０８の膜厚は、例えば1〜3nmである。その後、例えば700℃〜900℃の温度で1分〜10分間、熱処理を行う（工程（ｃ），工程（ｈ））。熱処理は、抵抗加熱ヒータ又はランプ加熱ヒータにより実施する。このとき、nMOSトランジスタの目標フラットバンド電圧Vfbの値に応じて、熱処理の温度及び熱処理の時間を設定すれば良い。
【００５３】
この熱処理により、nMOSトランジスタ形成領域nFETでは、LaがLaOx膜１０８からHfOz膜１０６へ拡散するので、AlOy膜１０５上にはLaを含むHfOz膜１０９が形成される（図２（ａ）参照）。よって、nMOSトランジスタのフラットバンド電圧Vfbを所望の値とすることができる。
【００５４】
また、pMOSトランジスタ形成領域pFETでは、HfOz膜に圧縮応力が印加されるので、AlOy膜１０５上には立方晶系に結晶化されたHfOz膜１１０が形成される（図２（ａ）参照）。よって、pMOSトランジスタのフラットバンド電圧Vfbを所望の値とすることができる。
【００５５】
熱処理が終了したら、HCl：H2O＝１：１０００（体積比）のエッチング液を用いて、HfOz膜１０６に拡散せずに残っているLaOx膜とSiN膜１０７上に形成されたLaOx膜とを除去する。また、120〜160℃の熱りん酸を用いて、pMOSトランジスタ形成領域pFETに形成されたSiN膜１０７を除去する。
【００５６】
続いて、ALD法又はPVD法を用いて、Laを含むHfOz膜１０９上及び結晶化されたHfOz膜１１０上にTiN膜１１１を形成する。TiN膜１１１を成膜するための材料としては、例えばTiCl4とアンモニアとの組み合わせを用いることができる。Tiのソースとしては、TiCl4ではなくアミノ系又はイミド系等を用いても良い。Nのソースとしては、アンモニアではなく、アンモニアにプラズマを印加することにより生じたアンモニアラジカル、又は、イオン化された窒素等を用いても良い。
【００５７】
続いて、TiN膜１１１上に、ポリシリコン膜１１２を形成する。例えば、600℃〜630℃でSiH4を流せば良い。また、ポリシリコン膜１１２の代わりに、シランとゲルマン（GeH4）とを加えてシリコンゲルマニウム膜を形成しても良い。
【００５８】
続いて、フォトリソグラフィー技術とエッチング技術とによりゲート電極レジストパターン（図示せず）を形成し、ハロゲン系のエッチングガスを用いてポリシリコン膜１１２、TiN膜１１１、立方晶系に結晶化されたHfOz膜１１０、Laを含むHfOz膜１０９及びAlOy膜１０５に対して異方性エッチングを行う。これにより、図２（ｂ）に示すように、第１の活性領域１０１ａ上には、Laを含むHfOz膜１０９Ａからなる第１のゲート絶縁膜と、第１のメタル電極１１１Ａ及び第１のポリシリコン電極１１２Ａからなる第１のゲート電極とが順に形成される。また、第２の活性領域１０１ｂ上には、AlOy膜１０５Ｂ及び立方晶系に結晶化されたHfOz膜１１０Ｂからなる第２のゲート絶縁膜と、第２のメタル電極１１１Ｂ及び第２のポリシリコン電極１１２Ｂからなる第２のゲート電極とが順に形成される。
【００５９】
続いて、フッ酸系洗浄により、ドライエッチングされずに残ったHigh-k膜を除去する。その後、例えば600℃以下の成膜温度で、シリコン窒化膜（不図示）を基板１０１の上面全体に形成する。このシリコン窒化膜の成膜方法としては、ALD法を用いることが最も好ましく、例えば、ジクロロシラン（SiH2Cl2）とアンモニアとを交互に供給することにより膜厚が5nm〜10nmであるシリコン窒化膜を形成する。その後、ハロゲン系のガスを用いてシリコン窒化膜に対してドライエッチングを施すことにより、第１のゲート電極の側壁上及び第２のゲート電極の側壁上にシリコン窒化膜（不図示）を形成する。
【００６０】
続いて、ｎ型ウェル領域１０４をレジストで保護してから、ｐ型ウェル領域１０３にリン、砒素又はアンチモン等のｎ型不純物をイオン注入する。ｎ型ウェル領域１０４におけるレジストを除去した後、ｐ型ウェル領域１０３をレジストで保護する。ｎ型ウェル領域１０４にボロン又はインジウム等のｐ型不純物をイオン注入してから、９００〜１０００℃の温度で熱処理を行って注入したイオンを活性化させる。これにより、図２（ｂ）に示すように、第１の活性領域１０１ａのうち第１のゲート電極の側方下にはｎ型エクステンション領域１１３Ａが形成され、第２の活性領域１０１ｂのうち第２のゲート電極の側方下にはｐ型エクステンション領域１１３Ｂが形成される。
【００６１】
続いて、基板１０１の上面全体に膜厚が5nm〜10nmであるシリコン酸化膜と膜厚が10nm〜30nmであるシリコン窒化膜とを順に形成し、その後、このシリコン酸化膜及びシリコン窒化膜に対して異方性のドライエッチングを行う。これにより、第１のゲート電極の側面上には第１のサイドウォール１１４Ａが形成され、第２のゲート電極の側面上には第２のサイドウォール１１４Ｂが形成される。なお、サイドウォールは、シリコン酸化膜単層からなっても良く、シリコン窒化膜単層からなっても良い。
【００６２】
続いて、ｎ型ウェル領域１０４の上部をレジスト（不図示）で保護してから、ｐ型ウェル領域１０３にリン、砒素又はアンチモン等のｎ型不純物をイオン注入する。ｎ型ウェル領域１０４上のレジストを除去してから、ｐ型ウェル領域１０３の上部をレジスト（不図示）で保護する。その後、ｐ型ウェル領域１０３にボロン又はインジウム等のｐ型不純物をイオン注入する。そして、例えば９００℃〜１０５０℃の温度で熱処理を行って、注入したイオンを活性化させる。これにより、図２（ｃ）に示すように、第１の活性領域１０１ａのうち第１のサイドウォール１１４Ａの側方下にはｎ型ソースドレイン領域１１５Ａが形成され、第２の活性領域１０１ｂのうち第２のサイドウォール１１４Ｂの側方下にはｐ型ソースドレイン領域１１５Ｂが形成される。これにより、図２（ｃ）に示す半導体装置が得られる。
【００６３】
続いて、ｎ型ソースドレイン領域１１５Ａ、ｐ型ソースドレイン領域１１５Ｂ、第１のポリシリコン電極１１２Ａ及び第２のポリシリコン電極１１２Ｂの各上部に、Ni又はPtによるシリサイド化を行う。その後、基板１０１の上面全体に、シリコン窒化膜（図示せず，コンタクトホールを形成する際のエッチングストッパーとして機能）とシリコン酸化膜（図示せず，層間絶縁膜として機能）を形成してから平坦化処理等の通常の工程を経る。
【００６４】
では、本実施形態に係る半導体装置が有する性能について説明する。
【００６５】
図７は、HfOz膜の光学膜厚とEOTとの関係を示すグラフ図である。図７中の□は、本実施形態における方法に従ってHfOzを立方晶系に結晶化させた場合の結果であり、図７中の■は、HfOzが立方晶系に結晶化されていない場合の結果である。
【００６６】
HfOzが立方晶系に結晶化されていない場合にはAlOyを含むHfOzゲート絶縁膜の誘電率は29.3である一方、HfOzが立方晶系に結晶化されている場合にはAlOyを含むHfOzの誘電率で換算してHfOz膜の誘電率を罫線すると46.8であった。
【００６７】
ここで、誘電率は、SiO2の誘電率である3.9を、光学膜厚に対するEOTの１次間数の傾きで割った値である。非特許文献１で開示されている誘電率はHfOzのみの誘電率であり、本実施形態ではAlOyを含んだHfOzの誘電率を高くすることができた。
【００６８】
図８は、EOTとゲートリーク電極Jgとの関係を示すグラフ図である。図８中の□は、本実施形態における方法に従ってHfOzを立方晶系に結晶化させた場合の結果であり、図８中の■は、HfOzが立方晶系に結晶化されていない場合の結果である。なお、ゲートリーク電流値は、Vfbから1.0V引いた電圧でのリーク電流値である。ゲートリーク電流値はEOTと相関している。リーク電流は、HfOzが立方晶系に結晶化されていない場合よりもHfOzが立方晶系に結晶化されている場合の方が大きい。しかし、HfOzが立方晶系に結晶化されている場合の結果とHfOzが立方晶系に結晶化されていない場合の結果とは略同一直線上にある。そのため、HfOzが立方晶系に結晶化されている場合にリーク電流が増大している理由は、図３（ｂ）に示すような膜質に起因するリーク電流の増大ではない。また、HfOzが立方晶系に結晶化されていない場合には、HfOz膜の膜厚を1.0nmにしてもEOTが1.2nmまでしか向上しなかった。一方、HfOzが立方晶系に結晶化されている場合には、EOTを、HfOzが立方晶系に結晶化されていない場合におけるEOTの上限値よりも高くすることができる。
【００６９】
図９は、ゲート電圧Vgに対する容量の関係を示すグラフ図である。本実施形態では、LaはアモルファスHfOz中に拡散しているので、nMOSトランジスタのフラットバンド電圧Vfbをミッドギャップよりも小さくすることができた。具体的には、nMOSトランジスタの仕事関数は4.20eVであり、pMOSトランジスタの仕事関数は4.95eVであった。よって、nMOSトランジスタ及びpMOSトランジスタの各フラットバンド電圧を所望の値とすることができた。
【００７０】
以上説明したように、本発明者らは、HfOz膜を立方晶系に結晶化させる方法を詳細に検討したところ、High-k膜上に形成された膜が600℃以上での温度における熱処理により引張応力を有する場合にはそのHigh-k材料を立方晶系に結晶化させることができることが分かった。600℃以上での温度における熱処理により引張応力を有する膜としては、プラズマCVD法により作製されたSiO2膜、TiOx膜、TaOx膜、YOx膜、SiBN膜、SiCN膜又はSiBCN膜であっても良く、PVD法により作製されたTiN膜、TaN膜、TaCN膜、TaC膜、AlN膜、HfN膜、W膜又はWN膜であっても良い。このことは、本発明者らが初めて発見したことである。
【００７１】
本実施形態は、以下に示す構成を有していても良い。
【００７２】
図１（ｂ）に示す工程では、AlOy膜を基板の上面全体に形成してから、nMOSトランジスタ形成領域nFETにおけるAlOy膜を除去しても良い。
【００７３】
図１（ｃ）における熱処理の結果、HfOzの結晶構造が正方晶系となった場合であっても、本実施形態において得られる効果と同一の効果を得ることができる。
【００７４】
図１（ｃ）に示す工程では、LaOx膜を基板１０１の上面全体に形成してから、pMOSトランジスタ形成領域pFETにおけるLaOx膜を除去し、それから熱処理を行っても良い。
【００７５】
図１（ｃ）に示す工程では、紫外線を照射しながら熱処理を行っても良い。
【００７６】
図１（ｃ）に示す工程における熱処理の温度では、700℃以上900℃以下に限定されることはなく、600℃以上950℃以下であれば良い。
【００７７】
High-k膜を構成する材料は、例えば、ハフニウム(Hf)、ジルコニウム(Zr)若しくはイットリウム(Y)等の酸化物であっても良い。何れの材料を用いた場合であっても、本実施形態において得られる効果と同一の効果を得ることができる。
【００７８】
第１の金属は、High-k膜への添加によりゲート電圧Vgを負側にシフトさせる金属であり、例えば、ランタノイド系元素、スカンジウム(Sc)、ストロンチウム(Sr)又はマグネシウム(Mg)等である。
【００７９】
第２の金属は、ゲート電圧Vgを正側にシフトさせる金属であり、アルミニウムの他にタンタルであっても良い。
【産業上の利用可能性】
【００８０】
本発明に係る半導体装置及び半導体装置の製造方法は、半導体集積回路を用いる種々の電子機器に好ましく用いられる。
【符号の説明】
【００８１】
101      基板
101a     第１の活性領域
101b     第２の活性領域
102      素子分離領域
105      AlOy膜（第２のキャップ膜）
105A     AlOy膜
105B     AlOy膜
106      HfOz膜（高誘電率膜）
107      SiN膜（応力付与膜）
108      LaOx膜（第１のキャップ膜）
109      Laを含むHfOz膜
109A     Laを含むHfOz膜
110      立方晶系に結晶化されたHfOz膜
110B     立方晶系に結晶化されたHfOz膜
【図１】
0005456150.tif 000002
【図２】
0005456150.tif 000003
【図３】
0005456150.tif 000004
【図６】
0005456150.tif 000005
【図７】
0005456150.tif 000006
【図８】
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【図９】
0005456150.tif 000008
【図４】
0005456150.tif 000009
【図５】
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