(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の上面に形成された、前記第１導電型とは反対の第２導電型のベース領域と、
前記半導体基板と前記ベース領域の間に選択的に形成され、前記半導体基板より不純物濃度が高い前記第１導電型のキャリア蓄積層と、
前記ベース領域の表面に選択的に形成された前記第１導電型のエミッタ領域と、
前記エミッタ領域及び前記ベース領域を貫通して前記半導体基板まで到達するトレンチ溝と、
前記トレンチ溝の内部に絶縁膜を介して埋設されたゲート電極と、
前記ベース領域と前記エミッタ領域の上に形成され、前記ベース領域と前記エミッタ領域に接続されたエミッタ電極と、
前記半導体基板の下面に形成された前記第２導電型のコレクタ領域と、
前記コレクタ領域の下に形成され、前記コレクタ領域に接続されたコレクタ電極とを備え、
前記キャリア蓄積層は、前記トレンチ溝の近傍に存在する第１のキャリア蓄積層と、前記トレンチ溝から離間した領域に存在し前記第１のキャリア蓄積層より不純物濃度が高い第２のキャリア蓄積層とを有し、
前記エミッタ領域の直下に前記第２のキャリア蓄積層が存在しないことを特徴とする絶縁ゲート型半導体装置。
【請求項２】
前記トレンチ溝の平面形状はストライプ形状であり、
前記エミッタ領域の平面形状は、前記トレンチ溝に対して垂直方向に延びるストライプ形状であり、
前記第２のキャリア蓄積層は、隣り合う前記エミッタ領域の間に配置されていることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項３】
前記トレンチ溝の平面形状はストライプ形状であり、
隣接する前記トレンチ溝の中間領域に、前記第２のキャリア蓄積層が存在し、前記エミッタ領域は存在しないことを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項４】
第１導電型の半導体基板と、
前記半導体基板の上面に形成された、前記第１導電型とは反対の第２導電型のベース領域と、
前記半導体基板と前記ベース領域の間に選択的に形成され、前記半導体基板より不純物濃度が高い前記第１導電型のキャリア蓄積層と、
前記ベース領域の表面に選択的に形成された前記第１導電型のエミッタ領域と、
前記エミッタ領域及び前記ベース領域を貫通して前記半導体基板まで到達するトレンチ溝と、
前記トレンチ溝の内部に絶縁膜を介して埋設されたゲート電極と、
前記ベース領域と前記エミッタ領域の上に形成され、前記ベース領域と前記エミッタ領域に接続されたエミッタ電極と、
前記半導体基板の下面に形成された前記第２導電型のコレクタ領域と、
前記コレクタ領域の下に形成され、前記コレクタ領域に接続されたコレクタ電極とを備え、
前記キャリア蓄積層は、前記トレンチ溝の近傍に存在する第１のキャリア蓄積層と、前記トレンチ溝から離間した領域に存在し前記第１のキャリア蓄積層より不純物濃度が高い第２のキャリア蓄積層とを有し、
前記ベース領域は、前記トレンチ溝の近傍に存在する第１のベース領域と、前記トレンチ溝から離間した領域に存在し前記第１のベース領域より不純物濃度が高い第２のベース領域とを有することを特徴とする絶縁ゲート型半導体装置。
【請求項５】
第１導電型の半導体基板の上面に前記第１導電型の不純物を選択的に注入してキャリア蓄積層を形成する工程と、
前記半導体基板の上面に、前記第１導電型とは反対の第２導電型の不純物を選択的に注入して熱拡散させて、第１のベース領域と、前記第１のベース領域より不純物濃度が高い第２のベース領域とを形成する工程と、
前記第１及び第２のベース領域の表面に前記第１導電型の不純物を選択的に注入してエミッタ領域を形成する工程と、
前記エミッタ領域及び前記第１のベース領域を貫通して前記半導体基板まで到達するトレンチ溝を形成する工程と、
前記トレンチ溝の内部に絶縁膜を介してゲート電極を埋設する工程と、
前記第１及び第２のベース領域と前記エミッタ領域の上に形成され、前記第１及び第２のベース領域と前記エミッタ領域に接続されたエミッタ電極を形成する工程と、
前記半導体基板の下面に第２導電型のコレクタ領域を形成する工程と、
前記コレクタ領域の下に形成され、前記コレクタ領域に接続されたコレクタ電極を形成する工程とを備えることを特徴とする絶縁ゲート型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャリア蓄積型トレンチゲートＩＧＢＴ（CSTBT: Carrier Stored Trench Gate Bipolar Transistor）に関し、特にパンチスルーを防止することができる絶縁ゲート型半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
トレンチゲート絶縁ゲート型バイポーラトランジスタ(IGBT: Insulated Gate Bipolar Transistor)として、ｎ＋型キャリア蓄積層を備えたキャリア蓄積型トレンチゲートＩＧＢＴ（CSTBT: Carrier Stored Trench Gate Bipolar Transistor）が提案されている。このｎ＋型キャリア蓄積層は、正孔がエミッタ電極に通過するのを防止し、正孔を蓄積する。この結果、オン電圧が低減される。
【０００３】
ＣＳＴＢＴは、トレンチ溝の近傍のチャネル領域にｎ＋型キャリア蓄積層、ｐ−型ベース領域、及びｎ＋型エミッタ領域を備える。それぞれの拡散層の不純物注入工程及び拡散工程によって、チャネル領域の不純物濃度プロファイルが決定される。不純物濃度プロファイルのバラツキは、デバイスの電気特性、特に閾値電圧に大きく影響する。従って、これらの工程を厳重に管理しなければならない。
【０００４】
そこで、部分キャリア蓄積層構造が提案されている（例えば、特許文献１参照）。この構造では、チャネル領域のキャリア蓄積層の不純物濃度が、それ以外のキャリア蓄積層の不純物濃度より低い。これにより、チャネル領域のキャリア蓄積層の不純物濃度が低減され、キャリア蓄積層の不純物濃度による閾値電圧への影響が低減される。よって、閾値電圧がｐ−型ベース領域とｎ＋型エミッタ領域の不純物濃度によって決定されるため、閾値電圧のバラツキを抑制することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−３４７２８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
部分キャリア蓄積層構造では、チャネル領域に低濃度のキャリア蓄積層が存在するため、通常設計されている閾値電圧を得るためには比較的低濃度のｐ−型ベース領域が必要となる。しかし、高濃度のキャリア蓄積層が存在するため、ｐ−型ベース領域の不純物濃度が低すぎるとｐ−型ベース領域の空乏層がパンチスルーし易くなるという問題があった。特に、ｎ＋型エミッタ領域の下方でｐ−型ベース領域の厚みが薄くなるため、パンチスルーが顕著となる。
【０００７】
本発明は、上述のような課題を解決するためになされたもので、その目的は、パンチスルーを防止することができる絶縁ゲート型半導体装置及びその製造方法を得るものである。
【課題を解決するための手段】
【０００８】
本発明は、第１導電型の半導体基板と、前記半導体基板の上面に形成された、前記第１導電型とは反対の第２導電型のベース領域と、前記半導体基板と前記ベース領域の間に選択的に形成され、前記半導体基板より不純物濃度が高い前記第１導電型のキャリア蓄積層と、前記ベース領域の表面に選択的に形成された前記第１導電型のエミッタ領域と、前記エミッタ領域及び前記ベース領域を貫通して前記半導体基板まで到達するトレンチ溝と、前記トレンチ溝の内部に絶縁膜を介して埋設されたゲート電極と、前記ベース領域と前記エミッタ領域の上に形成され、前記ベース領域と前記エミッタ領域に接続されたエミッタ電極と、前記半導体基板の下面に形成された前記第２導電型のコレクタ領域と、前記コレクタ領域の下に形成され、前記コレクタ領域に接続されたコレクタ電極とを備え、前記キャリア蓄積層は、第１のキャリア蓄積層と、前記第１のキャリア蓄積層より不純物濃度が高い第２のキャリア蓄積層とを有し、前記エミッタ領域の直下に前記第２のキャリア蓄積層が存在しないことを特徴とする絶縁ゲート型半導体装置である。
【発明の効果】
【０００９】
本発明により、パンチスルーを防止することができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１に係る絶縁ゲート型半導体装置を示す上面図である。
【図２】図１のＡ−Ａ´に沿った断面図である。
【図３】図１のＢ−Ｂ´に沿った断面図である。
【図４】図１のＣ−Ｃ´に沿った断面図である。
【図５】比較例１に係る絶縁ゲート型半導体装置を示す上面図である。
【図６】図５のＡ−Ａ´に沿った断面図である。
【図７】図５のＢ−Ｂ´に沿った断面図である。
【図８】実施の形態２に係る絶縁ゲート型半導体装置を示す上面図である。
【図９】図８のＡ−Ａ´に沿った断面図である。
【図１０】図８のＢ−Ｂ´に沿った断面図である。
【図１１】図８のＣ−Ｃ´に沿った断面図である。
【図１２】実施の形態３に係る絶縁ゲート型半導体装置を示す上面図である。
【図１３】図１２のＡ−Ａ´に沿った断面図である。
【図１４】実施の形態４に係る絶縁ゲート型半導体装置の製造方法を説明するための断面図である。
【図１５】実施の形態４に係る絶縁ゲート型半導体装置の製造方法を説明するための断面図である。
【図１６】実施の形態４に係る絶縁ゲート型半導体装置の製造方法を説明するための断面図である。
【図１７】実施の形態４に係る絶縁ゲート型半導体装置の製造方法を説明するための断面図である。
【図１８】実施の形態４に係る絶縁ゲート型半導体装置の製造方法を説明するための断面図である。
【図１９】実施の形態４に係る絶縁ゲート型半導体装置の製造方法を説明するための断面図である。
【図２０】比較例２に係る絶縁ゲート型半導体装置の製造方法を説明するための断面図である。
【図２１】比較例２に係る絶縁ゲート型半導体装置の製造方法を説明するための断面図である。
【図２２】比較例２に係る絶縁ゲート型半導体装置の製造方法を説明するための断面図である。
【図２３】比較例２に係る絶縁ゲート型半導体装置の製造方法を説明するための断面図である。
【図２４】比較例２に係る絶縁ゲート型半導体装置の製造方法を説明するための断面図である。
【図２５】比較例２に係る絶縁ゲート型半導体装置の製造方法を説明するための断面図である。
【図２６】実施の形態５に係る絶縁ゲート型半導体装置を示す上面図である。
【図２７】図２６のＡ−Ａ´に沿った断面図である。
【図２８】図２６のＢ−Ｂ´に沿った断面図である。
【図２９】実施の形態５に係る絶縁ゲート型半導体装置の製造方法を説明するための断面図である。
【図３０】実施の形態５に係る絶縁ゲート型半導体装置の製造方法を説明するための断面図である。
【図３１】実施の形態５に係る絶縁ゲート型半導体装置の製造方法を説明するための断面図である。
【図３２】実施の形態５に係る絶縁ゲート型半導体装置の製造方法を説明するための断面図である。
【図３３】実施の形態５に係る絶縁ゲート型半導体装置の製造方法を説明するための断面図である。
【図３４】実施の形態５に係る絶縁ゲート型半導体装置の製造方法を説明するための断面図である。
【図３５】実施の形態５に係る絶縁ゲート型半導体装置の製造方法を説明するための断面図である。
【図３６】実施の形態５に係る絶縁ゲート型半導体装置の製造方法を説明するための断面図である。
【図３７】実施の形態６に係る絶縁ゲート型半導体装置を示す上面図である。
【図３８】図３７のＡ−Ａ´に沿った断面図である。
【図３９】図３７のＢ−Ｂ´に沿った断面図である。
【図４０】実施の形態６に係る絶縁ゲート型半導体装置の製造方法を説明するための断面図である。
【図４１】実施の形態６に係る絶縁ゲート型半導体装置の製造方法を説明するための断面図である。
【図４２】実施の形態６に係る絶縁ゲート型半導体装置の製造方法を説明するための断面図である。
【図４３】実施の形態６に係る絶縁ゲート型半導体装置の製造方法を説明するための断面図である。
【図４４】実施の形態６に係る絶縁ゲート型半導体装置の製造方法を説明するための断面図である。
【図４５】実施の形態６に係る絶縁ゲート型半導体装置の製造方法を説明するための断面図である。
【発明を実施するための形態】
【００１１】
本発明の実施の形態に係る絶縁ゲート型半導体装置について図面を参照して説明する。同じ構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１２】
実施の形態１．
図１は、実施の形態１に係る絶縁ゲート型半導体装置を示す上面図である。図２は図１のＡ−Ａ´に沿った断面図であり、図３は図１のＢ−Ｂ´に沿った断面図であり、図４は図１のＣ−Ｃ´に沿った断面図である。
【００１３】
ｎ−型基板１の上面に、ｐ−型ベース領域２が形成されている。ｎ−型基板１とｐ−型ベース領域２の間に、ｎ−型基板１より不純物濃度が高いｎ＋型キャリア蓄積層３ａ，３ｂが選択的に形成されている。ｐ−型ベース領域２の表面にｎ＋型エミッタ領域４が選択的に形成されている。ｎ＋型エミッタ領域４以外のｐ−型ベース領域２の表面にｐ＋型エミッタ領域５が形成されている。
【００１４】
ｎ＋型エミッタ領域４及びｐ−型ベース領域２を貫通してｎ−型基板１まで到達するトレンチ溝６が形成されている。トレンチ溝６の内部に絶縁膜７を介してゲート電極８が埋設されている。ゲート電極８上に層間絶縁膜９が配置されている。ｐ−型ベース領域２とｎ＋型エミッタ領域４にエミッタ電極１０が接続されている。ｎ−型基板１の下面にｐ＋型コレクタ領域１１が形成されている。ｐ＋型コレクタ領域１１にコレクタ電極１２が接続されている。
【００１５】
トレンチ溝６の平面形状はストライプ形状である。ｎ＋型キャリア蓄積層３ａはトレンチ溝６の近傍のチャネル領域に存在する。ｎ＋型キャリア蓄積層３ｂは、トレンチ溝６から離間した領域に存在しｎ＋型キャリア蓄積層３ａより不純物濃度が高い。ｎ＋型エミッタ領域４の平面形状は、トレンチ溝６に対して垂直方向に延びるストライプ形状である。ｎ＋型キャリア蓄積層３ｂは、隣り合うｎ＋型エミッタ領域４の間に配置されている。ここで、ｎ−型基板１の材料はシリコンである。ｐ−型ベース領域２、ｎ＋型キャリア蓄積層３ａ，３ｂ、ｎ＋型エミッタ領域４、ｐ＋型エミッタ領域５、及びｐ＋型コレクタ領域１１はシリコンによるプロセスで形成される。ｎ型不純物は例えばヒ素またはリンであり、ｐ型不純物は例えばボロンである。これらの材料、プロセス、及び不純物は上記の例に限定されず、絶縁ゲート型半導体装置の機能を発揮する限り他の種類を用いてもよい。
【００１６】
本実施の形態に係る絶縁ゲート型半導体装置の効果について比較例１と比較して説明する。図５は、比較例１に係る絶縁ゲート型半導体装置を示す上面図である。図６は図５のＡ−Ａ´に沿った断面図であり、図７は図５のＢ−Ｂ´に沿った断面図である。
【００１７】
比較例１のＢ−Ｂ´では、ｎ＋型エミッタ領域４の下側にもｎ＋型キャリア蓄積層３ｂが形成されている。従って、ｐ−型ベース領域２の不純物濃度が低すぎるとｐ−型ベース領域２の空乏層がパンチスルーし易くなるという問題がある。
【００１８】
一方、本実施の形態のＢ−Ｂ´では、ｐ＋型コレクタ領域１１、ｎ−型基板１、ｐ−型ベース領域２、及びｎ＋型エミッタ領域４というトレンチＩＧＢＴと同じ構造となっている。即ち、ｎ＋型エミッタ領域４の直下に高濃度のｎ＋型キャリア蓄積層３ｂが存在しない。これにより、閾値電圧を下げるためにｐ−型ベース領域２の不純物濃度を低くしても、ｐ−型ベース領域２の実効的な不純物濃度が高くなる。従って、ｐ−型ベース領域２の空乏層のエミッタ側への広がりを抑制できるため、パンチスルーを防止することができる。
【００１９】
また、本実施の形態のＡ−Ａ´では、ｐ＋型コレクタ領域１１、ｎ−型基板１、ｎ＋型キャリア蓄積層３ｂ、ｐ−型ベース領域２、及びｐ＋型エミッタ領域５という構造となっている。即ち、ｎ＋型エミッタ領域４が形成されていない。これにより、ｐ−型ベース領域２の不純物濃度を低くしても、ｐ−型ベース領域２の空乏層の広がり幅を十分に確保できる。
【００２０】
実施の形態２．
図８は、実施の形態２に係る絶縁ゲート型半導体装置を示す上面図である。図９は図８のＡ−Ａ´に沿った断面図であり、図１０は図８のＢ−Ｂ´に沿った断面図であり、図１１は図８のＣ−Ｃ´に沿った断面図である。ｎ＋型エミッタ領域４の平面形状が図５に示す比較例１と同じであるが、実施の形態１と同様にｎ＋型エミッタ領域４の直下に高濃度のｎ＋型キャリア蓄積層３ｂが形成されていない。これにより、実施の形態１と同様にパンチスルーを防止することができる。
【００２１】
実施の形態３．
図１２は、実施の形態３に係る絶縁ゲート型半導体装置を示す上面図である。図１３は図１２のＡ−Ａ´に沿った断面図である。ｎ＋型エミッタ領域４は、トレンチ溝６間で断線しており、隣接するトレンチ溝６の中間領域には存在しない。一方、ｎ＋型キャリア蓄積層３ｂは、この中間領域に存在する。従って、実施の形態１と同様にｎ＋型エミッタ領域４の直下に高濃度のｎ＋型キャリア蓄積層３ｂが形成されていない。これにより、実施の形態１と同様にパンチスルーを防止することができる。
【００２２】
実施の形態４．
実施の形態４に係る絶縁ゲート型半導体装置の製造方法について説明する。図１４〜図１９は、実施の形態４に係る絶縁ゲート型半導体装置の製造方法を説明するための断面図である。
【００２３】
まず、図１４に示すように、高加速電圧注入装置によりレジスト１３を介してｎ−型基板１の上面にｎ型の不純物を選択的に深く注入する。その後、熱処理を行うが、熱処理時間を調整して不純物拡散を短くする。これにより、図１５に示すように、ｎ−型基板１の上面から離れた位置にｎ＋型キャリア蓄積層３ａ，３ｂを形成する。
【００２４】
次に、図１６に示すように、ｎ−型基板１の上面にｐ型の不純物を注入する。そして、熱処理を行うことで、図１７に示すようにｐ−型ベース領域２を形成する。さらに、図１８に示すように、ｐ−型ベース領域２内にｎ型の不純物を選択的に注入してｎ＋型エミッタ領域４を形成する。
【００２５】
次に、図１９に示すように、ｎ＋型エミッタ領域４及びｐ−型ベース領域２を貫通してｎ−型基板１まで到達するトレンチ溝６を形成する。そして、トレンチ溝６の内部に絶縁膜７を介してゲート電極８を埋設する。
【００２６】
その後、ｐ−型ベース領域２とｎ＋型エミッタ領域４に接続されたエミッタ電極１０を形成する。ｎ−型基板１の下面にｐ＋型コレクタ領域１１を形成する。ｐ＋型コレクタ領域１１に接続されたコレクタ電極１２を形成する。
【００２７】
本実施の形態に係る絶縁ゲート型半導体装置の製造方法の効果について比較例２と比較して説明する。図２０〜図２５は、比較例２に係る絶縁ゲート型半導体装置の製造方法を説明するための断面図である。
【００２８】
比較例２では、まず、図２０に示すように、レジスト１３を介してｎ−型基板１の上面にｎ型の不純物を選択的に浅く注入する。そして、熱処理を行うことで、図２１に示すように、ｎ−型基板１の上面にｎ＋型キャリア蓄積層３ｂを形成する。
【００２９】
次に、図２２に示すように、ｎ＋型キャリア蓄積層３ｂの表面にｐ型の不純物を注入する。そして、熱処理を行うことで、図２３に示すようにｐ−型ベース領域２を形成する。さらに、図２４に示すように、ｐ−型ベース領域２内にｎ型の不純物を選択的に注入してｎ＋型エミッタ領域４を形成する。そして、図２５に示すようにトレンチ溝６を形成する。その後の工程は本実施の形態と同様である。
【００３０】
比較例２では、ｎ＋型キャリア蓄積層３ｂにｐ型の不純物を注入してｐ−型ベース領域２を形成する。このため、ｐ−型ベース領域２の実効的な不純物濃度が低くなる。従って、ｐ−型ベース領域２の空乏層が広がってパンチスルーが発生する。
【００３１】
一方、本実施の形態では、ｎ＋型キャリア蓄積層３ｂの不純物を深く打ち込むことで、ｎ−型基板１の上面付近におけるｎ＋型キャリア蓄積層３ｂの不純物濃度を低下する。このため、ｐ−型ベース領域２の実効的な不純物濃度が高くなる。従って、ｐ−型ベース領域２の空乏層のエミッタ側への広がりを抑制できるため、パンチスルーを防止することができる。
【００３２】
実施の形態５．
図２６は、実施の形態５に係る絶縁ゲート型半導体装置を示す上面図である。図２７は図２６のＡ−Ａ´に沿った断面図であり、図２８は図２６のＢ−Ｂ´に沿った断面図である。
【００３３】
本実施の形態のｐ−型ベース領域は、トレンチ溝６の近傍のチャネル領域に存在するｐ−型ベース領域２ａと、トレンチ溝６から離間した領域に存在しｐ−型ベース領域２ａより不純物濃度が高いｐ−型ベース領域２ｂとを有する。
【００３４】
続いて、上記の絶縁ゲート型半導体装置の製造方法について説明する。図２９〜図３６は、実施の形態５に係る絶縁ゲート型半導体装置の製造方法を説明するための断面図である。
【００３５】
まず、図２９に示すように、レジスト１３を介してｎ−型基板１の上面にｎ型の不純物を選択的に注入する。そして、熱処理を行うことで、図３０に示すように、ｎ−型基板１の上面にｎ＋型キャリア蓄積層３ａ，３ｂを形成する。
【００３６】
次に、図３１に示すように、ｎ−型基板１の上面に、ｐ型の不純物を注入してｐ−型ベース領域２ａを形成する。そして、図３３に示すように、レジスト１４を介してｐ−型ベース領域２ａ内にｐ型の不純物を選択的に注入する。そして、熱処理を行うことで、図３４示すように、ｐ−型ベース領域２ａより不純物濃度が高いｐ−型ベース領域２ｂを形成する。
【００３７】
次に、図３５に示すように、ｐ−型ベース領域２ａ，２ｂ内にｎ型の不純物を選択的に注入してｎ＋型エミッタ領域４を形成する。
【００３８】
次に、図３６に示すように、ｎ＋型エミッタ領域４及びｐ−型ベース領域２ａを貫通してｎ−型基板１まで到達するトレンチ溝６を形成する。そして、トレンチ溝６の内部に絶縁膜７を介してゲート電極８を埋設する。
【００３９】
その後、ｐ−型ベース領域２ａ，２ｂとｎ＋型エミッタ領域４に接続されたエミッタ電極１０を形成する。ｎ−型基板１の下面にｐ＋型コレクタ領域１１を形成する。ｐ＋型コレクタ領域１１に接続されたコレクタ電極１２を形成する。
【００４０】
以上説明したように、本実施の形態では、不純物濃度が高いｎ＋型キャリア蓄積層３ｂ上に、不純物濃度が高いｐ−型ベース領域２ｂが配置されている。これにより、ｐ−型ベース領域の空乏層のエミッタ側への広がりを抑制できるため、パンチスルーを防止することができる。また、チャネルに寄与しない領域にｐ−型ベース領域２ｂを形成するため、ｐ−型ベース領域２ｂの不純物注入量や拡散のバラツキは閾値電圧に影響しない。
【００４１】
なお、図３１のｐ−型ベース領域２ａの不純物注入工程の直後に拡散工程を行わずに、図３２のｐ−型ベース領域２ａの不純物注入工程を行った後にまとめて拡散工程を行ってもよい。これにより、図３２の拡散工程を省略することができる。
【００４２】
実施の形態６．
図３７は、実施の形態６に係る絶縁ゲート型半導体装置を示す上面図である。図３８は図３７のＡ−Ａ´に沿った断面図であり、図３９は図３７のＢ−Ｂ´に沿った断面図である。本実施の形態に係る絶縁ゲート型半導体装置の構造は、実施の形態５の装置とほぼ同じである。
【００４３】
続いて、上記の絶縁ゲート型半導体装置の製造方法について説明する。図４０〜図４５は、実施の形態６に係る絶縁ゲート型半導体装置の製造方法を説明するための断面図である。
【００４４】
まず、図４０に示すように、レジスト１３を介してｎ−型基板１の上面にｎ型の不純物を選択的に注入する。そして、熱処理を行うことで、図４１に示すように、ｎ−型基板１の上面にｎ＋型キャリア蓄積層３ａ，３ｂを同時に形成する。
【００４５】
次に、図４２に示すように、レジスト１４を介してｎ−型基板１の上面に、ｐ型の不純物を選択的に注入する。そして、熱処理を行うことで、図４３に示すように、ｐ−型ベース領域２ａと、ｐ−型ベース領域２ａより不純物濃度が高いｐ−型ベース領域２ｂとを同時に形成する。
【００４６】
次に、図４４に示すように、ｐ−型ベース領域２ａ，２ｂ内にｎ型の不純物を選択的に注入してｎ＋型エミッタ領域４を形成する。そして、図４５に示すようにトレンチ溝６を形成する。その後の工程は実施の形態５と同様である。
【００４７】
本実施の形態では、図４２に示すようにｐ型の不純物を選択的に注入し、注入した不純物を横方向に拡散させる。これにより、トレンチ溝６の近傍に不純物濃度が薄いｐ−型ベース領域２ａを形成し、隣接するトレンチ溝６の中間領域に不純物濃度が高いｐ−型ベース領域２ｂを形成することができる。よって、実施の形態５よりも製造工程を簡略化できる。その他、実施の形態５と同様の効果を得ることもできる。
【符号の説明】
【００４８】
１  ｎ−型基板（半導体基板）
２  ｐ−型ベース領域（ベース領域）
２ａ  ｐ−型ベース領域（第１のベース領域）
２ｂ  ｐ−型ベース領域（第２のベース領域）
３ａ  ｎ＋型キャリア蓄積層（第１のキャリア蓄積層）
３ｂ  ｎ＋型キャリア蓄積層（第２のキャリア蓄積層）
４  ｎ＋型エミッタ領域（エミッタ領域）
６  トレンチ溝
７  絶縁膜
８  ゲート電極
１０  エミッタ電極
１１  ｐ＋型コレクタ領域（コレクタ領域）
１２  コレクタ電極
【図１】
0005533202.tif 000002
【図２】
0005533202.tif 000003
【図３】
0005533202.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
0005533202.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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