(57)【特許請求の範囲】
【請求項１】
アモルファス半導体材料を含む構造層を提供する工程と、
構造層の第１部分の上にシールド層を形成し、構造層の第２部分を露出したままにする工程と、
第１フルエンスを用いて第２部分をアニールする工程と、
シールド層を除去する工程と、
第２フルエンスを用いて第１部分と第２部分とをアニールする工程と、を含み、
第２フルエンスは、第１フルエンスの半分より小さい方法。
【請求項２】
第１フルエンスを用いて第２部分をアニールする工程は、構造層の第２部分の電気抵抗率を変更する工程を含む請求項１に記載の方法。
【請求項３】
第１フルエンスを用いて第２部分をアニールする工程の前に、第２部分が初期電気抵抗率を有し、第２部分の電気抵抗率を変更する工程は、第２部分の電気抵抗率を初期抵抗率から所定の抵抗率に低減する工程を含む請求項２に記載の方法。
【請求項４】
初期抵抗率と所定の抵抗率との差は、少なくとも一部は第１フルエンスに基づく請求項３に記載の方法。
【請求項５】
第２フルエンスを用いて第１部分と第２部分とをアニールする工程は、第１部分の歪勾配を変更する工程を含む請求項１に記載の方法。
【請求項６】
第２フルエンスを用いて第１部分と第２部分とをアニールする工程の前に、第１部分は初期歪勾配を有し、第１部分の歪勾配を変更する工程は、第１部分の歪勾配を初期歪勾配から所定の歪勾配に低減する工程を含む請求項５に記載の方法。
【請求項７】
初期歪勾配と所定の歪勾配との差は、少なくとも一部は第２フルエンスに基づく請求項６に記載の方法。
【請求項８】
第１フルエンスを用いて第２部分をアニールする工程は、第２部分の少なくとも一部をアモルファス半導体材料から結晶半導体材料に変える工程を含む請求項１に記載の方法。
【請求項９】
第２部分の少なくとも一部をアモルファス半導体材料から結晶半導体材料に変える工程は、実質的に第２部分の全体をアモルファス半導体材料から結晶半導体材料に変える工程を含む請求項８に記載の方法。
【請求項１０】
第２フルエンスを用いて第１部分と第２部分とをアニールする工程は、第１部分の少なくとも一部をアモルファス半導体材料から結晶半導体材料に変える工程を含む請求項１に記載の方法。
【請求項１１】
第１部分の少なくとも一部をアモルファス半導体材料から結晶半導体材料に変える工程は、少なくとも第１部分の上部をアモルファス半導体材料から結晶半導体材料に変える工程を含む請求項１０に記載の方法。
【請求項１２】
アモルファス半導体材料の構造層を提供する工程は、４００℃以下の温度で行われる請求項１に記載の方法。
【請求項１３】
シールド層は、反射材料を含む請求項１に記載の方法。
【請求項１４】
アモルファス半導体材料を含む構造層を提供する工程と、
構造層の第１部分の上にシールド層を形成し、構造層の第２部分を露出したままにする工程と、
第１レーザパルスフルエンスを含むパラメータの第１セットを用いて第２部分をアニールし、これにより第２部分の電気抵抗率を低減する工程と、
シールド層を除去する工程と、
第２レーザパルスフルエンスを含むパラメータの第２セットを用いて少なくとも第１部分をアニールし、これにより第１部分の歪勾配を低減する工程と、を含む方法。
【請求項１５】
第１レーザパルスフルエンスは、第２レーザパルスフルエンスより大きい請求項１４に記載の方法。
【請求項１６】
パラメータの第１セットは、更に、第１レーザパルス数と、第１パルス繰り返し数とを含み、第２部分の電気抵抗率を低減する工程は、第１レーザパルスフルエンス、第１レーザパルス数、および第１パルス繰り返し数の少なくとも１つに基づく量により、第２部分の電気抵抗率を低減する工程を含む請求項１４に記載の方法。
【請求項１７】
パラメータの第２セットは、更に、第２レーザパルス数と、第２パルス繰り返し数とを含み、第１部分の歪勾配を低減する工程は、第２レーザパルスフルエンス、第２レーザパルス数、および第２パルス繰り返し数の少なくとも１つに基づく量により、第１部分の歪勾配を低減する工程を含む請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロマシンデバイスの製造方法に関し、特に、例えば３．４ｍΩ・ｃｍ以下の電気抵抗率のような、低い電気抵抗率を有するコンタクト領域と、例えば６．８×１０−６μｍ−１以下の歪勾配値のような低歪勾配吊り下げ領域（low strain gradient suspended region）を有し、マイクロマシンデバイスの作製に適した構造上のシリコンゲルマニウム層の製造方法に関する。
【背景技術】
【０００２】
過去数年間に、マイクロエレクトロメカニカルシステム（ＭＥＭＳ）（またはマイクロマシンデバイスとも呼ばれる）を予め作製した相補型金属酸化物半導体（ＣＭＯＳ）エレクトロニクスと集積し、小型で改良されたデバイスを作製する必要性が、活性ＭＥＭＳ材料の処理温度に幾つかの制限を与えた。モノリシック集積化の後処理は、最大処理温度が４２０℃から５２０℃の範囲に押さえられた。
【０００３】
多結晶シリコンゲルマニウムは、多結晶シリコン処理に必要とされる温度より低い温度で、良好な電気、機械、および温度性能が得られ、ＭＥＭＳ後処理のための魅力的な材料である。
【０００４】
例えば受動基板やフレキシブル基板のような、温度に敏感な基板上での（ＭＥＭＳ）作製への新たな興味は、更に、活性層や構造層の処理温度を制限する。ベンゾシクロブテン（benzocyclobutene：ＢＣＢ）、シリコーン、ポリイミド（ＰＩ）またはポリエチレンテレフタレート（ＰＥＴ）のような基板材料の使用は、最大処理温度を３００℃以下に制限する。
【０００５】
このように、多結晶シリコンゲルマニウムの構造層の処理温度の低減について、連続した必要性がある。
【０００６】
ＥＰ１８０１０６７Ａ２では、実質的に４００℃より低い温度で、表面加工ＭＥＭＳデバイスの構造シリコンゲルマニウム層を作製する方法が記載されている。この方法は、プラズマ強化化学気相堆積（ＰＥＣＶＤ）を用いて、４００℃より低い温度でアモルファスシリコンゲルマニウム（ａ−ＳｉＧｅ）を堆積させる工程を含む。そのような、堆積させたままのａ−ＳｉＧｅは、低下した電気的および機械的特性を有し、特に、高い応力、歪勾配および電気抵抗率を有し、それらの全てが、機能的で信頼性のある構造層には受け入れられない。この方法は、更に、堆積させたままのａ−ＳｉＧｅの機械的特性（応力および／または歪）の改良のために制限されたレーザーフルーエンスを用いたアニール工程を含む。制限されたレーザーフルーエンスを用いることにより、低い歪勾配が得られる。しかしながら、これにより得られた構造層は、高いシート抵抗を有する。堆積されたままのａ−ＳｉＧｅのパラメータを更に調整することにより（例えば、ゲルマニウム（Ｇｅ）の含有量を低減することにより）、より高いレーザーパルスの数を用いることにより、より低い抵抗率が達成できる。しかしながら、高いＧｅ含有量は、標準的なＣＭＯＳプロセスに完全に互換性があるわけではない。更に、高いＧｅ含有量は、デバイスの信頼性に影響する。
【発明の目的】
【０００７】
本発明の具体例の目的は、従来技術に関する欠点を克服することである。本発明の具体例の目的は、４００℃より低い温度で、駆動電子作製プロセスや使用される基板の型から独立である、マイクロマシンデバイス（ＭＥＭＳデバイス）を製造する方法を提供することである。特に、本発明の具体例は、構造層の１つの部分に対して最適化された電気的特性（例えば、３．４ｍΩ・ｃｍより低い低抵抗率）と、構造層の他の部分に対して最適化された機械的特性（例えば、６．８×１０−６μｍ−１より低い低歪勾配）を有する最適化された構造層の形成方法を提供する。本発明の具体例は、構造層の１つの部分に対して予め決められた歪勾配を有し、構造層の他の部分に対して予め決められた抵抗率を有した最適化された構造層を形成す方法を提供する。
【発明の概要】
【０００８】
上述の目的は、本発明の具体例にかかる方法およびデバイスにより達成される。
【０００９】
本発明の特定の好ましい形態は、添付された独立請求項および従属請求項に述べられる。従属請求項の特徴は、独立請求項の特徴と組み合わせても良く、他の従属請求項の特徴と組み合わせても良く、単に請求項に明確に述べられた通りではない。
【００１０】
本発明の具体例では、マイクロマシンデバイスの製造方法が記載され、この方法は、
アモルファス半導体材料の構造層を提供する工程と、
構造層中に第１領域と第２領域とを規定する工程と、
第１領域の上にシールド層を形成し、これにより第２領域を露出したままにする工程と、
その後に、構造層の第２領域を、第１フルーエンスを用いてアニールする工程と、
その後に、シールド層を除去する工程と、
その後に、構造層の第１領域および第２領域を、第１フルーエンスより実質的に小さい第２フルーエンスを用いてアニールする工程と、を含み、第２フルーエンスは、例えば第１フルーエンスの半分より大きくなく、例えば第２フルーレンスは第１フルーエンスの１０％から３０％の間である。
【００１１】
本発明の具体例では、マイクロマシンデバイスの製造方法が記載され、この方法は、
アモルファス半導体材料の構造層を提供する工程と、
構造層中に第１領域と第２領域とを規定する工程と、
第１領域の上にシールド層を形成し、これにより第２領域を露出したままにする工程と、
その後に、構造層の第２領域を、第１フルーエンスを用いてアニールし、これにより第２領域のアモルファス半導体材料の少なくとも一部を変換する工程と、
その後に、シールド層を除去する工程と、
その後に、構造層の第１領域および第２領域を、第１フルーエンスより実質的に小さい第２フルーエンスを用いてアニールする工程と、を含み、第２フルーエンスは、例えば第１フルーエンスの半分より大きくなく、例えば第２フルーレンスは第１フルーエンスの１０％から３０％の間である。
【００１２】
本発明の具体例の長所は、マイクロマシン応用のための最適化された構造層が形成されることである。
【００１３】
本発明の具体例の長所は、電気的特性（低い抵抗率）および／または機械的特性（低い歪勾配、歪勾配は、マイクロマシンデバイスのカンチレバーの上部と底部の間の歪の正の差異を、その膜厚で割って定義される）の双方が、マイクロマシン応用のための構造層のために最適化される。
【００１４】
本発明の具体例では、第２領域のアモルファス半導体材料の少なくとも一部を変換する工程は、第２領域のアモルファス半導体材料を完全に変換する工程を含んでも良い。
【００１５】
本発明の具体例では、構造層の第１領域および第２領域を、第２フルーエンスを用いてアニールする工程は、アニールして、これにより第１領域のアモルファス半導体材料の少なくとも一部を変換する工程を含む。第１領域のアモルファス半導体材料の少なくとも一部は、第１領域のアモルファス半導体材料の少なくとも上部を含んでも良い。
【００１６】
具体例では、アモルファス半導体材料を変換する工程は、アモルファス半導体材料を結晶半導体材料に変換する工程を含む。アモルファス半導体材料は、例えばアモルファスシリコンゲルマニウムでも良い。
【００１７】
具体例では、アモルファス半導体層の少なくとも一部、またはアモルファス半導体層の全体が、結晶半導体材料に変換される。
【００１８】
具体例では、アモルファス半導体材料の構造層を提供する工程は、プラズマ強化化学気相堆積（ＰＥＣＶＤ）プロセスの手段により行われる。アモルファス半導体材料の構造を提供する工程は、４００℃より低い温度で行われる。
【００１９】
具体例では、構造層中に第１領域および第２領域を規定する工程は、構造層中にコンタクト領域と吊り下げ領域を規定する工程を含んでも良い。具体例では、シールド層は、反射材料を含む、反射材料は、例えばアルミニウムでも良い。
【００２０】
本発明の具体例の長所は、第１アニール工程後に、シールド領域（第１領域）で、劇的な変化が検出されないことである。
【００２１】
具体例では、第１フルーエンス（時間で積分されたフラックス）は、６００ｍＪ／ｃｍ２より高い。第１フルーエンスは、６００〜１０００ｍＪ／ｃｍ２の範囲でも良い。第１のレーザーパルス数は、１と１０００の間、例えば１と５００の間でも良い。本発明の具体例では、レーザーパルス数は、歪勾配を調整するための結晶化深を減らすように選択される。第１パルスの反復速度は、１Ｈｚと５０Ｈｚの間の範囲でも良い。本発明の具体例では、パルスの反復速度は、歪勾配を調整するための結晶化深を減らすように選択される。特徴的には、第１アニール工程は、６００と１０００ｍＪ／ｃｍ２の間のフルーエンスを有する１つのパルス（パルスの反復速度ではない）を含む。
【００２２】
具体例では、第２フルーエンスは、２５０ｍＪ／ｃｍ２より小さくても良い。
【００２３】
本発明の具体例では、マイクロマシンデバイスの製造方法が記載され、この方法は、
アモルファス半導体材料の構造層を提供する工程であって、構造層は初期の歪勾配と初期の抵抗率とを有する工程と、
構造層中に第１領域および第２領域を規定する工程と、
第１領域についてシールド層を形成し、これにより第２領域を露出したままにする工程と、
その後に、構造層の第２領域を、第１フルーエンスを用いてアニールし、これにより第２領域の初期の抵抗率を所定の抵抗率まで低減する工程と、
その後に、シールド層を除去する工程と、
その後に、構造層の第１領域および第２領域を、第１フルーエンスより実質的に小さい第２フルーエンスを用いてアニールし、これにより第１領域の初期の歪勾配を所定の歪勾配まで低減する工程と、を含む。
【００２４】
本発明の他の具体例では、半導体デバイスが記載され、この半導体デバイスは、ＳｉＧｅ層を含み、このＳｉＧｅ層は所定の歪勾配を有する第１領域と、所定の抵抗率を有する第２領域とを含む。半導体デバイスは、ＭＥＭＳデバイスでも良い。
【００２５】
本発明と、従来技術を越えて達成される長所を要約する目的で、本発明の所定の目的と長所が上述された。もちろん、そのような目的や長所の全てが、本発明の特定の具体例によって達成される必要がないことが理解される。このように、例えば、当業者は、ここで教示または示唆された他の目的や長所を必ずしも達成することなく、ここで教示される１の長所や長所のグループの達成や最適化を行う手段により、本発明が具体化または実行できることを当業者は認識するであろう。
【図面の簡単な説明】
【００２６】
【図１】本発明の具体例にかかる方法からの異なる工程にかかる模式的なフローダイアグラムを示す。
【図２】本発明の具体例にかかる方法からの異なる工程にかかる模式的なフローダイアグラムを示す。
【図３】本発明の具体例にかかる方法からの異なる工程にかかる模式的なフローダイアグラムを示す。
【図４】本発明の具体例にかかる方法からの異なる工程にかかる模式的なフローダイアグラムを示す。
【図５】本発明の具体例にかかる方法からの異なる工程にかかる模式的なフローダイアグラムを示す。
【図６】マイクロマシンデバイスのための構造層の異なる部分の模式的な表示を示す。
【図７】本発明の具体例にかかる開放されたカンチレバーの２次電子顕微鏡（ＳＥＭ）像を示す。
【図８】本発明の具体例にかかる開放されたカンチレバーの２次電子顕微鏡（ＳＥＭ）像を示す。
【図９】本発明の具体例にかかる熱処理後の多結晶ＳｉＧｅを有する層のスタックの透過電子顕微鏡（ＴＥＭ）像を示す。
【図１０】本発明の具体例にかかる熱処理に対する抵抗率とシングルパルスフルーエンスプロットとの関係を示す。
【図１１】本発明の具体例にかかる熱処理後の多結晶ＳｉＧｅ層の透過電子顕微鏡（ＴＥＭ）像を示す。
【図１２】本発明の具体例にかかる熱処理後アモルファスＳｉＧｅ層の透過電子顕微鏡（ＴＥＭ）像を示す。
【図１３】本発明の具体例にかかる方法からの異なる工程にかかるマイクロマシンデバイスの模式的な表示を示す。
【図１４】本発明の具体例にかかる開放されたカンチレバーの２次電子顕微鏡（ＳＥＭ）像を示す。
【図１５】本発明の具体例にかかる開放されたカンチレバーの２次電子顕微鏡（ＳＥＭ）像を示す。
【発明を実施するための形態】
【００２７】
本発明は、特定の具体例に関して、所定の図面を参照しながら記載するが、本発明は、これに限定されるものではなく、請求の範囲によってのみ限定される。記載された図面は、模式的であり、限定的ではない。図面において、幾つかの要素の寸法は、図示目的で誇張されて、実寸通りではない。寸法と、対応する寸法とは、本発明を実施する上で、実際の縮尺通りではない。請求の範囲中の参照符号は、範囲を限定するように解釈すべきではない。異なる図面において、同一の参照符号は、同一または類似要素を示す。
【００２８】
更に、説明や請求の範囲中の、上、下、上に、下に等の用語は、記載目的のために使用され、相対的な位置を示すものではない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された発明は、ここに記載や図示されたものと異なる位置でも操作できることを理解すべきである。
【００２９】
また、請求の範囲で使用される「含む（comprising）」の用語は、それ以降に並べられる要素に限定して解釈すべきではなく、他の要素や工程を排除しない。このように、言及された特徴、数字、工程、または成分は、その通りに解釈され、１またはそれ以上の他の特徴、数字、工程、または成分、またはこれらの組み合わせの存在または追加を排除してはならない。このように、「手段ＡおよびＢを含むデバイス」の表現の範囲は、構成要素ＡとＢのみを含むデバイスに限定されるべきではない。本発明では、単にデバイスに関連した構成要素がＡとＢであることを意味する。
【００３０】
この明細書を通じて参照される「一の具体例（one embodiment）」または「具体例（an embodiment）」は、この具体例に関係して記載された特定の長所、構造、または特徴は、本発明の少なくとも１つの具体例に含まれることを意味する。このように、この明細書を通して多くの場所の「一の具体例（one embodiment）」または「具体例（an embodiment）」の語句の表現は、同じ具体例を表す必要はなく、表しても構わない。更に、特定の長所、構造、または特徴は、この記載から当業者に明らかなように、１またはそれ以上の具体例中で適当な方法で組み合わせることができる。
【００３１】
更に、ここで記載された幾つかの具体例は幾つかの特徴で、他の具体例に含まれる以外の特徴を含み、異なった具体例の長所の組み合わせは、本発明の範囲に入ることを意味し、当業者に理解されるように異なった具体例を形成する。
【００３２】
この記載は、マイクロマシンデバイスの製造方法に関し、特定の具体例に関してより詳しく説明されるが、本発明はこれに限定されるものではなく、請求の範囲によってのみ限定される。
【００３３】
本発明の具体例では、マイクロマシンデバイスの製造方法が記載され、この方法は、
アモルファス半導体材料の構造層１０１を提供する工程と、
構造層１０１中に、第１領域１１１と第２領域１１２を規定する工程と、
第１領域１１１の上にシールド層１０４を形成し、これにより第２領域１１２を露出したままにする工程と、
その後に、構造層１０１の第２領域１１２を、第１フルーエンスを用いてアニールする工程と、
その後に、シールド層１０４を除去する工程と、
その後に、構造層１０１の第１領域１１１および第２領域１１２を、第１フルーエンスより実質的に小さい第２フルーエンスを用いてアニールする工程と、を含む。
【００３４】
アモルファス半導体材料の構造層を提供する工程は、プラズマ強化化学気相堆積（ＰＥＣＶＤ）プロセスの手段で行われても良い。
【００３５】
アモルファス半導体材料の構造層を提供する工程は、４００℃より低い温度で行われても良い。
【００３６】
構造層１０１中に、第１領域１１１と第２領域１１２を規定する工程は、コンタクト領域と吊り下げ領域（suspended region）をそれぞれ規定する工程を含んでも良い。吊り下げ領域は、下層１０３とのコンタクトの無い領域を規定する。
【００３７】
コンタクト領域は、吊り下げ領域が、下層１０３に固定または接続された構造層１０１の領域を規定する。ＭＥＭＳデバイスでは、弾力性のある梁が、構造層の一例である。ＭＥＭＳ梁は、一般には、梁の自立部と梁の固定部とを含む構造層として形成され、弾力性のある梁は、下層１０３に接続される。
【００３８】
ＭＥＭＳデバイスの構造層は、一般には、少なくとも１つの吊り下げ部分を備える少なくとも１つの領域と、少なくとも１つのコンタクト領域とを含む。ＭＥＭＳデバイスの構造層は、例えば、自立梁を含んでも良い。自立梁は、その固定部分で下層１０３に取り付けられる。構造層は、このように、吊り下げ部分（自立梁）を有する領域と、コンタクト領域（自立梁の固定点）とを含む。もし、吊り下げ部分を有する少なくとも１つの領域が低い歪勾配（歪勾配は、吊り下げ部分の上部と底部との間の歪の正の違いを、膜厚で割って規定される）、例えば６．８×１０−６μｍ−１のような歪勾配を有し、少なくとも１つのコンタクト領域が低い電気抵抗率、例えば３．４ｍΩ・ｃｍより低い抵抗率を有する場合、有利である。
【００３９】
図１は、基板層１００、基板層１００の上の下層１０３、下層１０３の上の犠牲層１０２、および犠牲層１０２の上の構造層１０１を含む層のスタックの模式図である。構造層１０１中に構造を形成した後、犠牲層１０２は一般に除去され、これにより構造層１０１の自立部分と、下層１０３との間に空洞を形成する。
【００４０】
歪勾配の計算は、構造の撓みと寸法を考慮して、式（１）で規定される。
【００４１】
（２×撓み）／（長さ）２                          （１）
【００４２】
ここで、撓みは、水平０と比較したカンチレバーの先端から撓みであり、長さは、カンチレバーの長さである。
【００４３】
図６は、ＭＥＭＳデバイスの構造層の異なる部分を示す。基板層６０１は、構造材料と犠牲材料の交互の多層がその上に形成されてマイクロメカニカル構造を実現するためにパターニングされる、サポート層として使用される。犠牲層６０２は、基板層６０１の上に形成される。犠牲層６０２はパターニングされて下にある基板層６０１への開口部６０６を形成する。基板層６０７は、犠牲層６０２の上に堆積され、例えば自立梁のような所望の形状にパターニングされる。犠牲材料６０２は、除去されて、構造層の１つの部分６０５が吊り下げられた領域において離され、一方、構造層の他に部分６０４は固定または接続領域において下の基板層６０１に接続されたままとなる。
【００４４】
図１に示された構造に戻ると、図２に示すように、シールド層１０４が第１領域１１１の上に形成される。シールド層１０４は第２領域１１２には存在しない。シールド層１０４が第１領域１１１の上に存在する限り、基板層１０１の上で行われる熱処理は、第２領域１１２のみに影響し、実質的に第１領域１１１には影響しない。第１領域１１１の上のシールド層１０４は、第１アニール工程中に第１領域１１１を被覆する。シールド層１０４が第１領域１１１の上に存在する場合、第１領域１１１は、実質的に第１アニール工程では影響されない。特に、第１領域１１１の電気的特性および／または機械的特性は、シールド層１０４が第１領域１１１の上に存在する限り、第１アニール工程によって実質的に影響されない。
【００４５】
本発明の具体例では、シールド層１０４は、６００ｍＪ／ｃｍ２より高い、例えば９６０ｍＪ／ｃｍ２のレーザーフルーエンス６０００パルスのような高温フルーエンスに、強烈な変化や劣化無しに耐えることができる材料を含んでも良い。
【００４６】
本発明の具体例では、シールド層１０４は、代わりにまたはその上に、例えばアルミニウムのような反射材料を含んでも良い。アルミニウムは、９０％の反射率を有する。
【００４７】
本発明の具体例の特徴は、第１アニール工程後に、シール領域（第１領域１１１）で大きな変化が検出されないことである。
【００４８】
シールド層１０４を形成した後、第１熱処理１１３が構造層１０１に行われる。第１領域１１１はシールド層１０４で保護されるため、第２領域１１２のみが第１熱処理１１３により影響される（図３）。
【００４９】
本発明の具体例では、構造層１０１の第２領域１１２を、第１フルーエンスを用いてアニールする工程は、これにより第２領域１１２のアモルファス半導体材料の少なくとも一部を結晶材料に変える工程を含んでも良い。第２領域１１２中のアモルファス半導体材料は、部分的にまたは完全に変えられても良い。
【００５０】
第１熱処理１１３は、第１アニール工程、特に第１レーザーアニール工程を含んでも良い。第１アニール工程のプロセスパラメータは、第１レーザーパルスフルーエンス、第１レーザーパルス数、および第１パルス繰り返し率を含んでも良い。第１アニール工程は、６００ｍＪ／ｃｍ２より高い第１フルーエンスにより特徴付けられる。第１フルーエンスは、６００〜１０００ｍＪ／ｃｍ２の間でも良い。第１のレーザーパルス数は、１と１０００の間であり、例えば１と５００の間である。レーザーパルスの数は、歪勾配を調整する結晶化深さを減らすように選択しても良い。第１パルス繰り返し率は、１Ｈｚと５０Ｈｚの間である。パルス繰り返し率は、歪勾配を調整する結晶化深さを減らすように選択しても良い。有利には、第１アニール工程は、６００〜１０００ｍＪ／ｃｍ２の間のフルーエンスを用いた１つのパルス（パルス繰り返し率ではない）を含む。
【００５１】
第１熱処理１１３の後、構造層１０１の第２領域１１２のアモルファス半導体材料が、部分的に、または完全に結晶半導体材料１０５に変えられても良い。例えば、ａ−ＳｉＧｅは、第１アニール工程を行った後にｐｏｌｙ−ＳｉＧｅに変えられても良い。第２領域１１２のアモルファス半導体材料は、有利には完全に結晶半導体材料に変換される。そのような第２領域１１２のアモルファス半導体材料の完全な変換は、より深い結晶化深さでも、電気抵抗率がより低くなるために有利である。
【００５２】
第２領域１１２の結晶化深さは、構造より低い抵抗率となるために、層１０１の膜厚と同等またはより小さい。第２領域１１２の結晶化深さは、有利には、構造層１０１の膜厚と等しい。熱浸透深さは、有利には、第２領域１１２のアモルファス半導体層に限定される。
【００５３】
第１フルーエンスを用いて第２領域１１２をアニールした後、第１領域１１１の初期抵抗率への実質的な影響無しに、第２領域の初期抵抗率が低減される。実質的とは、第１アニール工程の適用後（および第２アニール工程の適用前）の第１領域１１１の抵抗率が、第１領域１１１の初期抵抗率より、１５パーセントより小さくはならないことをいう。第１アニール工程後の第２領域１１２の抵抗率は、初期抵抗率より、少なくとも９９％低くなっている。
【００５４】
第１アニール工程後、シールド層１０４が除去される（図４）。シールド層１０４の除去は、例えば化学エッチング工程のような、好適な方法で行っても良い。
【００５５】
シールド層１０４を除去した後に、第２熱処理１１４が構造層１０１に行われる（図４）。第２熱処理１１４は、第２アニール工程であり、特に、第２レーザーアニール工程である。第２アニール工程のプロセスパラメータは、第２レーザーパルスフルーエンス、第２レーザーパルス数、および第２パルス繰り返し率を含む。第２フルーエンスは、第１フルーエンスより小さい。第２フルーエンスは、有利には、第フルーエンスより、少なくとも１．５倍小さい、例えば少なくとも２倍小さく、例えば２．４倍小さい。パルス速度に依存して、即ち多重パルスが用いられた場合、第２フルーエンスは、第１フルーエンスの少なくとも３倍小さく、例えば少なくとも４倍小さく、例えば少なくとも４．６倍小さい。
【００５６】
第２フルーエンスは、有利には、２５０ｍＪ／ｃｍ２より小さい。これが平坦なカンチレバーを形成するのに十分な、浅い結晶化深さを保証するからである。
【００５７】
第２のレーザーパルス数は、１と１０００の間、または１と５００の間である。第２パルス繰り返し率は１Ｈｚと５０Ｈｚの間である。
【００５８】
第２のレーザーパルスフルーエンスは、シングルパルスでは２５０ｍＪ／ｃｍ２より小さく、有利には多重パルスでは１３０ｍＪ／ｃｍ２より小さい。
【００５９】
第２のレーザーパルスフルーエンスは、シングルパルスでは２３０〜２５０ｍＪ／ｃｍ２の間であり、多重パルスでは８０〜１３０ｍＪ／ｃｍ２の間であり、例えが１００〜１０００パルスの範囲のパルス数である。第２のレーザーパルス数は、１と１０００の間、またが１と５００の間である。もし、多重パルスが適用された場合、第２パルス繰り返し率は、１Ｈｚと５０Ｈｚの間でも良い。
【００６０】
第２アニール工程は、第１領域１１１と第２領域１１２の双方に適用されても良い。第２フルーエンスは、第１フルーエンスより、例えば少なくとも１．５倍小さく、例えば少なくとも２倍小さく、例えば２．４倍小さいため、第２領域１１２は、実質的に第２フルーエンスによって影響されない。第２領域１１２の抵抗率は、第２熱処理工程１１４の後に、実質的に変化しない。
【００６１】
第２フルーエンスを用いて、第１領域１１１および第２領域１１２をアニールした後、初期歪勾配は第１領域で減少する。それでも、第２アニール工程のより低いレーザーフルーエンスは、先に結晶化された領域１１２を変えないという事実にもかかわらず、第２アニール工程は第１領域１１１ののみ適用されても良い。これには、第２の被覆工程（図示せず）が必要となる。
【００６２】
第１領域１１１の初期歪勾配は、このように所定の歪勾配まで低減しても良い。（パルスフルーエンス、パルス率、パルス数のような）第２アニール工程のパラメータは、第２アニール工程で、堆積されたアモルファス半導体層１０１からの圧縮応力が低減されるように選択されても良い。特に、初期歪、例えばアモルファス半導体層１０１の初期圧縮応力は、第２アニール工程により低い引っ張り応力に変わっても良い。
【００６３】
第１熱処理１１３は、粗いレーザーアニール工程でも良く、一方、第２熱処理１１４は、緩やかなレーザーアニール工程である。電気的特性（低抵抗率）および機械的特性（低歪勾配）の双方が、マイクロマシン応用の構造層のために最適化されることが、本発明の具体例の優位点である。電気的特性（低抵抗率）または機械的特性（低歪勾配）が変わるか否かの事実は、フルーエンスのパラメータに依存する。レーザーアニールは、電気的特性と機械的特性に同時に影響する。本発明の具体例では、第１処理は、電気的特性を最適化するために調整されるが、もし機械的特性がチェックされた場合、過大の引っ張り応力と歪勾配が見出されるであろう。これは、例えばアルミニウムのシールド層のようなシールド層が、第１レーザーアニール処理中に、吊り下げ構造を保護するために使用される理由である。このように、第１レーザー処理は、良好な電気的特性が望まれる領域、例えば固定領域にのみ適用される。そのような位置は、吊り下げられないため、過大な歪に耐えることができる。
【００６４】
本発明の具体例では、第２処理が、機械的特性を最適化するために調整される。なぜなら、吊り下げられた構造ではそれが重要だからである。もし電気的特性がチェックされた場合、抵抗率は、例えばａ−ＳｉＧｅのようなアモルファス半導体材料よりは低いが、第２領域１１２ほどには低くないことが見出される．レーザーフルーエンスは電気抵抗率に比例する。
【００６５】
本発明の具体例では、第２フルーエンスを用いた構造層１０１の第１領域１１１および第２領域１１２へのアニール工程は、アニールを行い、これにより第１領域１１１中のアモルファス半導体材料の少なくとも一部を変える工程を含む。第１領域１１１中のアモルファス半導体材料の少なくとも一部は、第１領域１１１中のアモルファス半導体材料の少なくとも上部を含んでも良い（図５）。
【００６６】
第２熱処理１１４中に、構造層１０１の第１領域１１１の上部が、結晶半導体材料１０６に変えられても良い。例えばアモルファスＳｉＧｅが構造層１０１のために使用された場合、第１熱処理中に第２領域１２でａ−ＳｉＧｅはｐｏｌｙ−ＳｉＧｅに変えられても良く、第１領域１１１の上部のａ−ＳｉＧｅは、第１領域１１１中のｐｏｌｙ−ＳｉＧｅに変えられても良い。第１領域中の結晶化深さは、約２００ｎｍ以下である。
【００６７】
第１および第２のアニール工程は、パルス状エキシマレーザーを用いて行っても良い。
【００６８】
本発明の具体例にかかる異なる工程を行った後に、犠牲層１０２が除去されて、下層１０３と接続していない第１領域１１１を有する自立構造層と、構造層１０１の第２領域１１２を下層１０３に接続した固定点とを形成しても良い（図１３）。
【００６９】
アモルファス半導体材料を変える工程は、アモルファス半導体材料を結晶半導体材料に変える工程を含んでも良い。アモルファス半導体材料は、例えばアモルファスシリコンゲルマニウムでも良い。例えばレーザーアニールで、アモルファスシリコンゲルマニウム（ａ−ＳｉＧｅ）をアニールすることにより、アモルファスシリコンゲルマニウムは結晶シリコンゲルマニウム（ｐｏｌｙ−ＳｉＧｅ）に変えられる。アモルファス半導体材料層１０１の膜厚に応じて、およびアニール工程の特性（即ち、例えばフルーエンス、パルスの数）に応じて、アモルファス半導体層の少なくとも一部またはアモルファス半導体層１０１の全体が、結晶半導体材料の変えても良い。
【００７０】
本発明の具体例の利点は、マイクロマシン応用のための構造層が、電気的特性および／または機械的特性、例えば抵抗率および／または歪勾配に関して最適化されるように形成されることである。
【００７１】
本発明の具体例では、マイクロマシンデバイスの製造方法が記載され、この方法は、
アモルファス半導体材料からなり、初期歪勾配と初期抵抗率を有する構造層１０１を提供する工程と、
構造層１０１中に、第１領域１１１と第２領域１１２とを規定する工程と、
第１領域１１１の上にシールド層１０４を形成し、これにより第２領域を被覆しないで残す工程と、
この後に、第１フルーエンスを用いて構造層１０１の第２領域１１２をアニールし、これにより第２領域１１２中の初期抵抗率を所定の抵抗率に低減する工程と、
この後に、シールド層１０４を除去する工程と、
この後に、第２フルーエンスを用いて構造層１０１の第１領域１１１および第２領域１１２をアニールする工程であって、第２フルーエンスは第１フルーエンスより小さく、これにより第１領域１１１中の初期歪勾配を所定の歪勾配に低減する工程と、を含む。
【００７２】
本発明の具体例にかかる異なる処理工程を適用した後、特に、第１および第２のアニール工程を適用した後、構造層１０１は所定の歪勾配を有する１つの部分１０５と、所定の抵抗率を有する他の部分１０６を含んでも良い。所定の歪勾配は、初期歪勾配より小さい。
【００７３】
最適化された構造層を形成するために、即ち、最適化された電気的特性と最適化された機械的特性を有するように、第１および第２のアニール工程は、第２（コンタクト）領域に適用され、第２アニール工程は、構造層１０１の第１（吊り下げ）領域に適用されても良い。第１アニール工程を適用した後、第２領域１１２の電気的特性が最適化され、一方、第２アニール工程を適用した後、第１領域１１１の機械的特性が最適化される。
【００７４】
第１アニール工程を適用した後、第２領域１１２は、初期抵抗率とは異なる所定の抵抗率により特徴付けられる。所定の抵抗率は、初期抵抗率より小さくても良い。第２アニール工程を適用した後、第１領域１１１は、初期歪勾配とは異なる所定の歪勾配により特徴付けられる。所定の歪勾配は、初期歪勾配より小さくても良い。
【００７５】
図９は、２μｍＳｉＯ２９０３で覆われたＳｉウエハ９０５の上に２１０℃で準備されたＰＥＣＶＤＳｉＧｅ層についての実験結果を示す。２００ｎｍのａ−Ｓｉ層９０４が、接着を改良するために、ＢドープＳｉ７２Ｇｅ２８と２μｍ膜厚の犠牲酸化物９０３との間に使用された。異なる実験では、ＳｉＧｅ層が１．０μｍ、１．６μｍ、１．８μｍの膜厚であった。成長したままのアモルファスとレーザーアニール層の電気的特性および機械的特性が、以下のように決定された。シート抵抗および表面粗さは、４点プローブとＤｅｋｔａｋ表面プロファイラとをそれぞれ用いて、ブランケット（blanket）の試料で測定された。歪勾配は、カンチレバーの面外偏差（out of plane deflection）から決定された。
【００７６】
ブランケットとパターンされた試料上でのレーザー結晶化が、スポットサイズが２３ｍｍ２でパルス持続期間が２４ｎｓのＫｒＦエキシマレーザー（２４８ｎｍ）を用いて行われた。ブランケット試料は、結晶化深さを増加させ、層の抵抗率を低減するために、粗いレーザー処理が行われ、一方、レーザーフルーエンスは、パターニングされた試料の歪勾配の最適化のために、最大で１２０ｍＪ／ｃｍ２に制限された。粗いレーザー処理とは、６００ｍＪ／ｃｍ２より大きく１０００ｍＪ／ｃｍ２までのフルーエンスを用いたレーザー処理を意味する。
【００７７】
加えて、パターニングされたおよびブランケットの１μｍアルミニウム層が、粗いレーザーアニール（ＬＡ）条件下でのＡｌのシールド特性を調査するために使用された。Ａｌ層が、室温のスパッターで、ａ−ＳｉＧｅ上に直接堆積された。それらはパターンニングされ、またはブランケットのまま残され、レーザービームに露出された。処理の後、表面粗さの変化がブランケットのＡｌ層上で測定され、粗いレーザーアニール条件に対する層の耐久性が試験された。パターニングされたＡｌ試料では、レーザー処理後に、希釈されたＨＦ中でのウエットエッチングで、Ａｌが除去された。
【００７８】
下部のＳｉＧｅ層は、続いてＳＥＭで試験され、露出したＳｉＧｅと露出していないＳｉＧｅとの間の視覚的な変化が検出された。加えて、シート抵抗と表面粗さが、処理された位置と未処理の位置で測定され、成長したままのａ−ＳｉＧｅ試料および先にレーザーアニールされたｐｏｌｙ−ＳｉＧｅ試料と比較された。
【００７９】
成長させたままの堆積層は、高い圧縮になるように調整された。レーザーパルスは、応力をより引っ張りの値にシフトさせ、初期の高圧縮応力を有する層は、最大レーザーフルーエンスに対してより高い限界を有した。２８％の低Ｇｅ濃度は、耐える粗いレーザーアニール条件で、より効果的になることが判明した。より高いＧｅ濃度は、材料の融点を低下させ、それゆえにレーザーパルスのわずかなばらつきに、より敏感になった。
【００８０】
膜は、初期は４．０２×１０３Ω・ｃｍの最小抵抗率を有するアモルファスであった。成長したままの層の測定された表面粗さは、３５．７ｎｍから６９．３ｎｍの範囲であった。成長させたままの層は、０．６５ｎｍ長さの梁が、基板に触れる先端を有し、８．９μｍと１８．９μｍの間の面外偏差を有するような初期歪勾配を有した。図７は、レーザーアニール処理前の、解放された（released）カンチレバー７０１の２次電子顕微鏡（ＳＥＭ）像を示す。図８は、１０Ｈｚ、１２０ｍＪ／ｃｍ２で５００パルスのレーザーアニール処理後の、放されたカンチレバー７０１の２次電子顕微鏡（ＳＥＭ）像を示し、歪勾配が低減されている。
【００８１】
シングルまたは多重パルス技術のいずれかは、歪勾配を最小にするために使用される２１０℃で堆積された１．８μｍ膜厚のＳｉ７２Ｇｅ２８膜については、１０Ｈｚ、１２０ｍＪ／ｃｍ２で５００パルスは、−１．６×１０−７μｍ−１まで歪勾配を低減するのに十分である。しかしながら、このレーザーフルーエンスでの処理は、並の抵抗値である３５．８ｍΩ・ｃｍとなる。低減された歪勾配値を確実にするための制限は、シングルパルス処理に対する全供給エネルギを２４０ｍＪ／ｃｍ２より低く維持することである。透過電子顕微鏡（ＴＥＭ）分析は、最大結晶化深さ０．２μｍのみが、１０Ｈｚ、１２０ｍＪ／ｃｍ２で５００パルスを用いてアニールされた１．８μｍＳｉＧｅ膜について達成されることを示す。図９は、１．８μｍ膜厚のＳｉ７２Ｇｅ２８層９０１に適用された、１０Ｈｚ、１２０ｍＪ／ｃｍ２で５００パルスの多重パルス処理に対するＴＥＭ像を示す。アニール処理後、Ｓｉ７２Ｇｅ２８層９０１の上部のみが多結晶ＳｉＧｅ（ｐｏｌｙ−ＳｉＧｅ）９０２に変えられる。単に０．２μｍの結晶化深さが達成されている。
【００８２】
レーザーフルーエンスの増加は、結晶化深さを増加させ、抵抗率を低下させる。図１０は、Ｓｉ７２Ｇｅ２８試料の抵抗率に対するシングルパルスフルーエンスの影響の概略である。抵抗率は、シングルパルスフルーエンスの関数としてプロットされている。レーザーに供給されたエネルギが増加すると、構造変化がより深く、より効果的になり、抵抗率が低下する。６８０ｍＪ／ｃｍ２のレーザーフルーエンスは、表面粗さが１２５．５ｎｍで、抵抗率が２．８３Ωｍ・ｃｍの低い値まで低減するのに十分である。そのような熱処理で形成された結晶化深さは、図１１に示されるように１μｍである。図１１は、６８０ｍＪ／ｃｍ２のシングルレーザーフルーエンスを用いて、１．６μｍ膜厚のＳｉ７２Ｇｅ２８層のレーザー処理後のｐｏｌｙ−ＳｉＧｅ層１１０２のＴＥＭ像を示す。約０．６μｍから１μｍの結晶化深さが達成される。層の深さ方向の結晶粒のサイズのばらつきは、レーザーアニール工程中の温度勾配による。約０．５７μｍの深さのより大きな結晶粒の層１１０２が、約０．２５μｍの深さのより微細な結晶粒の層１１０１と同様に測定される。ｐｏｌｙ−ＳｉＧｅ層が２００ｎｍのａ−Ｓｉ層上に形成される（図１１では明確には見えないが、図９では層９０４として見える）。ａ−Ｓｉ層は、２μｍＳｉＯ２１１００の上に形成される。しかしながら、吊り下げ構造への、そのような粗いレーザー処理は、過剰な歪勾配となり、材料の機械的特性を劣化させる。図１１は、更にＣＶＤ酸化層１１０３を示し、この層は、試料の準備中に試料を保護するために、ＴＥＭ分析中に追加されたものである。
【００８３】
良好な、（例えばコンタクト領域に対する）電気的特性（低抵抗率）と、（例えば吊り下げられた領域に対する）機械的特性（低歪勾配）の双方を有する最適化された構造層に対して、コンタクト上で結晶化深さを増加させるために、より高いレーザーフルーエンスが使用されなければならず、より低いレーザーフルーエンスが、構造が吊り下げられる部分に適用されなければならない。これは、吊り下げられた構造を高いフルーエンスレーザービームから保護するシールド材料１０４（図３）の使用により達成できる。
【００８４】
そのような保護層１０４の部分は、挑戦的である。なぜなら、この層は、大きな変化無しに高いレーザーフルーエンスに耐えなければならないからである。適当なシールド材料を選択するために多くの試みが行われ（Ｓｉ３Ｎ４、厚いフォトレジスト、ＳｉＯ２、およびＡｌ）、Ａｌが、その高い反射率により最良の結果を示した。アルミニウムは、２４８ｎｍにおいて、９０％やそれ以上の反射率を提供できる。
【００８５】
初期抵抗率が４．０±０．９×１０３Ω・ｃｍで、表面粗さが６９．３ｎｍの、アモルファスの１．６μｍＳｉＧｅ層が、パターニングされた１μｍのＡｌ層を用いて保護された。試料は、６８０ｍＪ／ｃｍ２のレーザー処理に晒された。Ａｌシールドは、希釈されたＨＦ中のウエットエッチにより除去され、試料が試験された。レーザービームに晒された被覆されていない部分で、層の抵抗率は３．４７ｍΩ・ｃｍに低下し、一方、被覆された部分では３．４×１０３Ω・ｃｍの高い値のままであった。図１２は、高いレーザーフルーエンスに、一部が被覆され一部が露出した、ａ−ＳｉＧｅ層のＳＥＭ像を示す。露出した部分１２０２と露出しない部分１２０１の間のＳｉＧｅ表面粗さの明らかな変化が、明確に見られる。露出したｐｏｌｙ−ＳｉＧｅ領域１２０２の表面粗さは１７４ｎｍまで増加し、同じフルーエンスを用いて処理した１．８μｍ膜厚の試料で先に得られた値と類似する。
【００８６】
更に、Ａｌ層１０４へのテスト自身が、表面粗さが殆ど変わらないことを示す。ブランケットの１μｍのＡｌ層は、９６０ｍＪ／ｃｍ２の粗いレーザーフルーエンスに晒され、より高いレーザーアニール条件についての層の耐久性が試験された。層の表面粗さは、３０ｎｍの前処理の値から開始して、後処理で単に３１ｎｍまで増加した。実際、表面粗さを７２ｎｍまで増加させるためには、同じレーザーフルーエンスで２４００パルスが適用されなければならない。粗さが２２１ｎｍまで増加するのは、６０００パルス後であった。
【００８７】
図１４は、本発明の具体例で製造された一連のカンチレバーの２次電子顕微鏡（ＳＥＭ）像を示す。一連のカンチレバーのコンタクト領域１４００に第１アニールを適用する場合に、吊り下げられた領域１４０１は、Ａｌ層で被覆された。１００ｍＪのレーザーエネルギーが適用され、放されたカンチレバーが歪により影響されることがわかる（曲がったカンチレバー）。
【００８８】
図１５は、本発明の具体例で製造された一連のカンチレバーの２次電子顕微鏡（ＳＥＭ）像を示す。一連のカンチレバーのコンタクト領域１５００に第１アニールを適用する場合に、吊り下げられた領域１５０１は、Ａｌ層で被覆された。１００ｍＪのレーザーエネルギーが適用された。その後、アルミニウム層が除去され、第２レーザーアニールは、一連のカンチレバーのコンタクト領域１５００と吊り下げられた領域１５０１の双方に適用された。第１アニールは１００ｍＪのシングルパルスアニールであり、一方、第２アニールは２０ｍＪで２０Ｈｚ、１０００パルスのパルスアニールであった。解放されたカンチレバーは、歪により影響されず、曲がることなく良好に解放された。
【００８９】
本発明の具体例は、１つの工程がパターニングされたシールド層、例えばＡｌシールド層を用いる、２工程のレーザーアニールプロセスを用いて、コンタクト領域で（３．４７ｍΩ・ｃｍまで下げた）低抵抗率と、自由構造で−１．６×１０−７μｍ−１の低歪勾配を有する、２１０℃で堆積させた、半導体膜、特にＳｉＧｅ膜を実現する可能性について示す。Ａｌシールド層は、ＵＶ照射を高度に反射し、レーザーアニール後に大きな変化がシールド中で検出されない。
【００９０】
材料とともに、好適な具体例、特定の構造および形態について、本発明のデバイスのためにここで検討したが、形態や細部における様々な変化や変形が、本発明の範囲や精神から離れることなく行えることは、理解すべきである。機能が、ブロックダイアグラムに追加されまたは削除されても良く、操作は機能ブロック間で入れ替えても良い。工程が、本発明の範囲内で、記載された方法に追加または削除されても良い。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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