(57)【特許請求の範囲】
【請求項１】
光電変換領域を構成するように、第一導電型の第一不純物領域と、信号取り出し領域を構成する第二導電型の第二不純物領域とを含む画素を複数配置してなる光電変換装置において、
前記第一不純物領域は、前記第二不純物領域の側方および下面を取り囲むように配置され、
各画素の周囲に当該画素の前記第一不純物領域の側方をその全周にわたって囲むように第一導電型の不純物領域が配置され、前記不純物領域は、前記第一不純物領域の不純物濃度よりも高い不純物濃度を有し、前記第一不純物領域の側方をその全周にわたって囲むように一周する経路において、第一導電型の第三不純物領域と、第一導電型の第四不純物領域とを含み、
前記第四不純物領域は隣接する画素の前記第二不純物領域の間に配置され、隣接する画素の前記第二不純物領域の間における前記第四不純物領域の幅は隣接する画素の間における前記第三不純物領域の幅より狭いことを特徴とする光電変換装置。
【請求項２】
前記第四不純物領域の深さは前記第三不純物領域の深さより浅いことを特徴とする請求項１に記載の光電変換装置。
【請求項３】
前記第三不純物領域と前記第四不純物領域で囲われた領域が長方形であり、該長方形の長辺側に第四不純物領域が配置されていることを特徴とする請求項１又は請求項２に記載の光電変換装置。
【請求項４】
前記複数の画素は１つの行として配置されていることを特徴とする請求項１から３のいずれか１項に記載の光電変換装置。
【請求項５】
前記複数の画素は複数の行として配置されていることを特徴とする請求項１から３のいずれか１項に記載の光電変換装置。
【請求項６】
請求項１から請求項５のいずれか１項に記載の光電変換装置を複数列状に配置したことを特徴とするマルチチップイメージセンサ。
【請求項７】
請求項６にマルチチップイメージセンサと、レンズアレイとを有することを特徴とするスキャナ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は光電変換装置及びマルチチップイメージセンサに係わり、特にスキャナ、ビデオカメラ、デジタルスチルカメラ等に用いられる光電変換装置及びマルチチップイメージセンサに関する。
【背景技術】
【０００２】
画素読み取り用のスキャナ、ファクシミリの読み取りに用いられるリニア型の光電変換装置には、従来、半導体領域を第一導電型の埋め込み領域と第一導電型のバリア領域で分離することで隣接する画素間を分離していた。各画素は、エピタキシャル層からなる第一導電型領域と第一導電型領域内に形成された第二導電型領域のＰＮ接合で作られるフォトダイオードを有している（特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−０２７５５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１の構成においては、上記画素分離領域を有する画素の配置ピッチが狭くなっていくと、第一導電型のバリア領域と第二導電型の領域の間隔が狭くなり、フォトダイオードのPN接合容量が増加して感度が低下するという問題があった。
【０００５】
本発明の目的は、ＰＮ接合容量を増やさずに画素間隔を狭めることが可能となる光電変換装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の１つの側面は、光電変換領域を構成するように、第一導電型の第一不純物領域と、信号取り出し領域を構成する第二導電型の第二不純物領域とを含む画素を複数配置してなる光電変換装置において、前記第一不純物領域は、前記第二不純物領域の側方および下面を取り囲むように配置され、各画素の周囲に当該画素の前記第一不純物領域の側方をその全周にわたって囲むように第一導電型の不純物領域が配置され、前記不純物領域は、前記第一不純物領域の不純物濃度よりも高い不純物濃度を有し、前記第一不純物領域の側方をその全周にわたって囲むように一周する経路において、第一導電型の第三不純物領域と、第一導電型の第四不純物領域とを含み、前記第四不純物領域は隣接する画素の前記第二不純物領域の間に配置され、隣接する画素の前記第二不純物領域の間における前記第四不純物領域の幅は隣接する画素の間における前記第三不純物領域の幅より狭いことを特徴とする。
【発明の効果】
【０００７】
本発明によれば、ＰＮ接合容量を増やさずに画素間隔を狭めることが可能となる。
【図面の簡単な説明】
【０００８】
【図１】本発明における第一の実施形態の３画素分の構造を示す平面図である。
【図２】（ａ）は図１におけるＡ−Ａ’切断面の断面構造の模式図、（ｂ）は図１におけるＢ−Ｂ’切断面の断面構造の模式図である。
【図３】本発明における第一の実施形態の画素構造の半導体プロセスにおける製造工程を説明するための工程図である。
【図４】本発明における第一の実施形態の画素構造の半導体プロセスにおける製造工程を説明するための工程図である。
【図５】本発明における第二の実施形態の３画素分の構造を示す平面図である。
【図６】（ａ）は図４におけるＡ−Ａ’切断面の断面構造の模式図、（ｂ）は図４におけるＢ−Ｂ’切断面の断面構造の模式図である。
【図７】本発明の第三の実施形態の光電変換装置の平面図である。
【図８】本発明における第三の実施形態の画素構造の半導体プロセスにおける製造工程を説明するための工程図である。
【図９】本発明における第三の実施形態の画素構造の半導体プロセスにおける製造工程を説明するための工程図である。
【図１０】本発明の光電変換装置を用いたマルチチップイメージセンサの構成図である。
【図１１】本発明の光電変換装置を用いたマルチチップイメージセンサの光学系の図面である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態について図面を用いて詳細に説明する。
（第一の実施形態）
図１は本発明の第一の実施形態における３画素分の平面図である。図２（ａ）は図１のA-A’断面における断面構造の模式図であり、図２（ｂ）は図１のB-B’断面における断面構造の模式図である。また図1、図２において同一構成部分には同一符号を付している。
【００１０】
図1、図２において、１００は半導体基板である。本実施形態ではN型の半導体基板の場合を例にして説明する。１０１はN型の埋め込み拡散領域、１０２は半導体基板１００上に形成されたN型のエピタキシャル領域（光電変換領域を構成する第一不純物領域となる）である。また１０３は第一のN型画素分離領域（第三不純物領域となる）、１０４は第二のN型画素分離領域（第四不純物領域となる）、１０５はP型の電荷取り出し領域（信号取り出し領域を構成する第二不純物領域となる）である。エピタキシャル領域１０２と電荷取り出し領域１０５とは画素を構成し、画素は半導体基板に複数個配置される。また、エピタキシャル領域１０２と電荷取り出し領域１０５はＰＮ接合を形成し、画素の受光部（光電変換部となる）を構成する。第一のN型画素分離領域１０３と第二のN型画素分離領域１０４とは、各画素を分離するため、画素の周囲に設けられる。第二のN型画素分離領域１０４は隣接する画素間に配される。P型電荷取り出し領域１０５は金属電極１０７を介して、ここでは図示していないが読み出し回路へと接続される。また点線で囲われた領域１０６はPN接合の空乏層領域を示している。
【００１１】
断面図の図２（ａ）及び図2（ｂ）の１０８はN型エピタキシャル領域１０２上に形成された層間絶縁膜である。
【００１２】
図１に示したように、各画素の受光部は平面的には第一のN型画素分離領域１０３と第二のN型画素分離領域１０４に囲まれている。さらに深さ方向は、図２（ａ）に示したように、N型埋め込み領域１０１と第一のN型画素分離領域１０３とで囲まれている。N型エピタキシャル領域１０２に入射した光に応じて、光電変換によりで発生した光電荷（ここではホール）はP型電荷取り出し領域１０５へと集められ、金属電極１０７を介して読出し回路へと読み出される。本実施形態において読み出し回路の構成及び動作は省略する。
【００１３】
発生した光電荷は空乏層１０６の外部であれば拡散によってP型電荷取り出し領域１０５に集められ、空乏層領域１０６内であればドリフトによってP型電荷取り出し領域１０５に集められる。
【００１４】
N型エピタキシャル領域１０２は、第一のN型画素分離領域１０３、第二のN型画素分離領域１０４、N型埋め込み領域１０１よりも不純物濃度が低くなるように形成されている。そのためN型エピタキシャル領域１０２と、第一のN型画素分離領域１０３、第二のN型画素分離領域１０４、N型埋め込み領域１０１との間にはポテンシャル差が生じる。このポテンシャル差は画素間での光電荷の行き来、つまりはクロストークを低減するように作用する。また、ポテンシャル差はN型半導体基板１００への光電荷の流失を低減して、感度の低下を抑制するように作用する。
【００１５】
ここで、課題について説明する。P型電荷取り出し領域１０５に集められた光電荷は、P型電荷取り出し領域１０５とN型のエピタキシャル領域１０２とのPN接合の容量を含む検出容量Cpdによって電荷-電圧変換される。この電荷-電圧変換の式は出力電圧をV、光電荷量をQとすると、出力電圧Ｖは、
V=Q/Cpd
であらわされる。
【００１６】
したがって集められた光電荷が同じであれば検出容量Cpdが小さいほど出力電圧Ｖは大きくなり、感度の高い光電変換装置を形成することができる。よって、本構造の画素を用いて、感度の高く良好な画像を得ることのできる光電変換装置を実現する為には、この検出容量Cpdを小さくすることが重要である。
【００１７】
検出容量の一部を形成する、P型電荷取り出し領域１０５とN型エピタキシャル領域１０２間のＰＮ接合の容量Ｃｊは、単位接合面積あたり、
【００１８】
【数１】
0005474220.tif 000002
【００１９】
として求められる。ここでεSはSiの比誘電率でありWは空乏層幅である。
【００２０】
またVbiは内蔵電位、Vは印加電圧、ｑは電荷素量、NＢは本例においてはN型エピタキシャル領域１０２の不純物濃度である。
【００２１】
したがってN型エピタキシャル領域１０２の不純物濃度を低くすることでPN接合の接合容量を小さくすることができる。
【００２２】
ここで、画素ピッチが狭くなって行くと、画素分離領域がP型電荷取り出し領域に近接しＰＮ接合に影響を与える、あるいはＰＮ接合を形成する。このような場合において、式１のＮＢはエピタキシャル領域よりも濃度が高い画素分離領域の不純物濃度に置き換わる。従って、ＰＮ接合の容量Ｃｊが大きくなり出力電圧Ｖが小さくなるため、感度が低下してしまう。そこで、本実施形態では、単に画素分離領域を設けるだけでなく不純物濃度がN型エピタキシャル領域１０２よりも高く、第一のN型画素分離領域１０３より低い第二のN型画素分離領域１０４を新たに設けることで光電荷の流出によるクロストークを最小限に抑えつつ、感度を向上させている。
【００２３】
これは先に述べた、光電荷が空乏層領域１０６の外部であれば拡散によって、空乏層領域１０６内であればドリフトによってP型電荷取り出し領域１０５へと集められる特性を利用している。
【００２４】
つまり図1において空乏層領域1０６内で発生した光電荷は、ドリフトによってP型電荷取り出し領域１０５へと集められる。このため空乏層領域１０６を画素境界近傍まで広げれば、高濃度のポテンシャルによって画素間を分離しなくても必要な光電荷をドリフトにより集めることができ、隣接する画素間の光電荷の出入りも低減できる。
【００２５】
特に、空乏層領域１０６近傍には、第一の画素分離領域１０３より濃度の低い、第二の画素分離領域１０４を形成することで、PN接合容量へ画素分離領域が与える影響を低減するため検出容量の増加を抑えることができる。
【００２６】
一方、空乏層領域１０６の外で発生した光電荷を拡散によって十分に集めるために、空乏層領域１０６の空乏層への影響の少ない領域はポテンシャル障壁を高くするために、第一の画素分離領域１０３によって分離している。
【００２７】
このように、第一のN型画素分離領域１０３と、第一のN型画素分離領域１０３より低濃度の第二の画素分離領域１０４とを平面的に配置して画素分離を行う。この構成により、高解像度の画素ピッチにおいてもクロストーク増加の防止と感度の低下防止を両立できる画素構造を有した光電変換装置を実現できる。
【００２８】
ここでは、第二の画素分離領域１０４は長方形の画素の長い側に設けられているが、画素が短辺側で隣接する場合には短辺側に設ける。つまり、第二の画素分離領域１０４は画素間の最も信号読み出し領域に近接した部分に置くことが好ましい。
【００２９】
ただし図１のように隣接する二つの画素の電荷取り出し領域１０５の間に第二の画素分離領域１０４を配置する構成の場合、狭画素ピッチのセンサ形成する上で特に効果が高い。これは隣接する画素の二つの電荷取り出し領域１０５の間が画素分離領域と電荷取り出し領域との距離を最も確保しにくいため、空乏層の広がりへの影響が大きい為である。
【００３０】
図３（a）〜図３（ｈ）及び図４（a）〜図４（ｈ）は図１、図２の画素構造の製造工程を説明するための工程図である。図３（a）〜図３（ｈ）は図１のA-A’断面に対応し、図４（a）〜図４（ｈ）は図１のB-B’断面に対応している。
【００３１】
以下、図面を用いて工程ごとに本画素構造の製造工程を説明する。なお製造工程の説明は本画素構造を形成するために必要な拡散領域についてのみとしており、本光電変換装置の読み出し回路を形成するMOSFFET等の製造工程の説明は簡略化のため省略している。 
まず、図３（ａ）及び図４（ａ）に示すように、 N型半導体基板１００を用意する。
【００３２】
次に、図３（ｂ）及び図４（ｂ）に示すように、Ｎ型半導体基板１００上にＮ型埋め込み領域１０１をイオン注入工程により形成する。
【００３３】
次に、図３（ｃ）及び図４（ｃ）に示すように、Ｎ型埋め込み層１０１上にＮ型エピタキシャル領域１０２をエピタキシャル成長により形成する。
【００３４】
次に、図３（ｄ）及び図４（ｄ）に示すように、Ｎ型エピタキシャル領域１０２中のフォト工程で規定された領域内に、第一のＮ型画素分離領域１０３をイオン注入工程により形成する。
【００３５】
次に、図３（ｅ）及び図４（ｅ）に示すように、Ｎ型埋め込み領域１０１と第一のＮ型画素分離領域１０３を熱拡散により拡散する。
【００３６】
次に、図３（ｆ）及び図４（ｆ）に示すように、Ｎ型エピタキシャル領域１０２中のフォト工程で規定された領域内に第二のＮ型画素分離領域１０４をイオン注入工程により生成する。
【００３７】
ここでN型エピタキシャル領域１０１の不純物濃度は1e14〜1e15cm3程度であり、またN型埋め込み層１０２及び第一のN型画素分離領域１０３の不純物濃度はエピタキシャル領域１０１よりも高い濃度で、例えば1e16〜1e18cm3を超える濃度である。N型エピタキシャル領域１０１と第一のN型画素分離領域１０３とは、画素分離のためのポテンシャルの障壁を形成するため、１０〜１００倍以上の不純物濃度差を有することが望ましい。一方、第二のN型画素分離領域の不純物濃度は1e15〜1e17cm3程度とし、第一のN型画素分離領域よりも不純物濃度を低く構成する。不純物としては、リンやヒ素が用いられる。
【００３８】
次に、図３（ｇ）及び図４（ｇ）に示すように、Ｎ型エピタキシャル領域１０２中のフォト工程で規定された領域内に、Ｐ型電荷取り出し領域１０５をイオン注入工程により形成する。
【００３９】
最後に、図３（ｈ）及び図４（ｈ）に示すように、層間絶縁膜１０８と金属電極１０７を形成する。
【００４０】
第一のN型画素分離領域１０３を図３（ｅ）及び図４（ｅ）で述べた熱拡散工程によって形成すると、深さ方向のみならず横方向にも同様に拡散するため、先に述べたように第一のN型画素分離領域１０３とP型電荷取り出し領域１０５の距離が近くなりやすく、検出容量の増加による感度の低下が本製造工程においては特に問題となりやすい。
【００４１】
例えば第一のN型画素分離領域の不純物濃度が1e18cm3(1×1018cm3)であり、エピタキシャル領域の不純物濃度が1e14cm3であった場合、N型画素分離領域部付近のエピタキシャル領域はこの中間の不純物濃度を有する。この中間濃度のプロファイルの傾きが仮に1μmあたり濃度が1/10ずつ変化する傾きであるとすると、1e18cm3のN型画素分離領域がエピタキシャル領域の濃度1e15cm3と同じになるには4μmの幅を有する。
【００４２】
すなわち、式１に示すＰＮ接合容量に影響する濃度をエピタキシャル領域の不純物濃度１e14とするためには、第一のN型画素分離領域から空乏層領域端までを最低でも4μm以上も確保する必要がある。例えば、2400ｄｐｉの解像度を持つラインセンサの場合、画素ピッチが約10.5μｍとなるため、第一のN型画素分離領域から空乏層領域の端まで片側4μｍづつ計8μｍの距離を設けると空乏層領域幅、Ｐ型画素分離領域幅を確保することが非常に困難である。そこで、不純物濃度が低い第二のN型画素分離領域は、例えばその不純物濃度を1ｅ16とすると、第二のN型画素分離領域から空乏層領域端までの距離は2μｍ以上であればよい。
【００４３】
このため、濃度の異なる第一のN型画素分離領域１０３と第二のN型画素分離領域１０４とを用いる構造が特に有効に機能する。また本製造工程で示したように第一のN型画素分離領域１０３の熱拡散の工程後に第二のN型画素分離領域１０４を形成すれば、第二のN型画素分離領域の横方向の広がりを抑えることができるため、高い効果が得られる。
【００４４】
第二のN型画素分離領域の深さ方向の濃度分布は、空乏層領域１０６が最適に形成されるように選べばよい。
【００４５】
また、第二の画素分離領域１０４を、イオン注入をせず、第一の画素分離領域１０３からの拡散によって形成することも可能である。このようにして形成された第二の画素分離領域を用いた場合においても本実施形態と同様の効果が得られるものである。
（第二の実施形態）
図５は本発明の第二の実施形態における３画素分の平面図であり、図６（ａ）は図５のA-A’断面における断面構造の模式図であり、図６（ｂ）は図５のB-B’断面における断面構造の模式図である。また図５，図６において図１，図２と同一の部分には同一符号を付している。図５、図６の構造に関して第一の実施形態と同一の構成部材については説明を省略する。
【００４６】
図５及び図６において、第三のN型画素分離領域４０１は、第一のN型画素分離領域１０３よりも画素分離領域の幅を狭く形成している。この構造は、例えば先に説明した第一のN型画素分離領域１０３を形成する工程において、フォト工程で規定するイオン注入領域の形状の幅を制御することで同時に形成できる。本実施形態では第三のＮ型画素分離領域の不純物濃度は第一のＮ型画素分離領域と同じとした。
【００４７】
Ｐ型電荷取り出し領域105とエピタキシャル領域102の間の逆バイアスによって空乏層はエピタキシャル層側に伸びるが、空乏層は第三のN型画素分離領域４０１に達しないように第三のN型画素領域４０１の幅を設計した。第一のＮ型画素分離領域よりも第三のN型が素分離領域４０１の不純物濃度が高くても、空乏層が第三のＮ型画素分離領域４０１に達しなければよい。もちろん、第一のＮ型画素分離領域よりも第三のN型が素分離領域４０１の不純物濃度が低くてもよい。
【００４８】
その結果、感度は高く、クロストークの増加を抑えた画素ピッチの小さい光電変換装置を作ることができた。
（第三の実施形態）
図７は第三の実施形態の光電変換装置の平面図である。
【００４９】
本実施形態では、第二のＮ型不純物領域１０４が第一のＮ型画素分離領域１０３よりも画素分離領域の深さを浅く形成していることが特徴である。例えば、第一のN型画素分離領域１０３が複数層の不純物領域から構成されているのに対し、第二のN型画素分離領域１０４は１層の不純物領域で構成されている。
【００５０】
図８（a）〜図８（ｈ）及び図９（a）〜図９（ｈ）は図７の画素構造の製造工程を説明するための工程図である。図８（a）〜図８（ｈ）は図７のA-A’断面に対応し、図９（a）〜図９（ｈ）は図７のB-B’断面に対応している。
【００５１】
完成した断面図は図８（ｈ）及び図９（ｈ）であり、図８（ｈ）及び図９（ｈ）にいたる工程を示したものが図８（a）〜図８（ｇ）及び図９（a）〜図９（ｇ）である。
【００５２】
なお製造工程の説明は本画素構造を形成するために必要な拡散領域のみについて行い、本光電変換装置の読み出し回路を形成するためのMOSFFET等の製造工程は簡略化のため省略している。
【００５３】
また図８及び図９において、図３及び図４と同一構成部材には同一符号を付しており説明を省略する。
【００５４】
まず、図８（ａ）及び図９（ａ）に示すように、 N型半導体基板１００を用意する。
【００５５】
次に、図８（ｂ）及び図９（ｂ）に示すように、Ｎ型半導体基板１００上にＮ型埋め込み領域１０１をイオン注入により形成する。
【００５６】
次に、図８（ｃ）及び図９（ｃ）に示すように、Ｎ型埋め込み領域１０１上に1e14〜1e15cm3程度の不純物濃度を有するＮ型エピタキシャル領域１０２をエピタキシャル成長により形成する。
次に、図８（ｄ）及び図９（ｄ）に示すように、高エネルギーイオン注入用の厚膜フォトレジスト１１０を一部を残してフォト工程でパターニングする。
次に、図８（ｅ）及び図９（ｅ）に示すように、Ｎ型エピタキシャル領域１０２中に上記厚膜レジストを介して500kev〜2.0MeV以上の高エネルギーイオン注入工程により、フォト工程で規定された領域内にN型拡散領域６０１が形成される。そして、フォト工程で規定された周辺のレジストの薄い領域に、N型拡散領域６０２が形成される。Ｎ型拡散領域６０１の不純物濃度は1e16cm3(1×1016cm3)以上であり、Ｎ型拡散領域６０２の不純物濃度は1e15〜1e17cm3となる。
【００５７】
次に、図８（ｆ）及び図９（ｆ）に示すように、N型エピタキシャル領域１０２中のフォト工程で規定された領域内に５０ｋeV〜２００ｋeV程度のイオン注入工程によりＮ型拡散領域６０３を生成する。Ｎ型拡散領域６０３の不純物濃度は1e17cm3以上となる。なお、A-A’断面のN型拡散領域６０１，６０２、６０３はN型の拡散領域としてつながり、第一の画素分離領域１０３となる。B-B’断面のＮ型拡散領域６０３はそのまま第二の画素分離領域１０４と成る。
【００５８】
次に、図８（ｇ）及び図９（ｇ）に示すように、N型エピタキシャル領域１０２中のフォト工程で規定された領域内にイオン注入工程によりＰ型電荷取り出し領域１０５を形成する。
【００５９】
最後に、図８（ｈ）及び図９（ｈ）に示すように、層間絶縁膜１０８と金属電極１０７を形成する。
【００６０】
ＢＢ’断面で、深い位置にあるＮ型不純物層６０１を形成すると、ＡＡ’断面と同様に、ＢＢ’断面にもＮ型不純物層６０２と同じ深さにＮ型不純物層が形成されてしまうことになる。これは高エネルギーのイオン注入の際に用いる厚いレジスト膜が開口付近で“ダレ”を起こしやすいことにより、シリコン表面から比較的浅い位置にイオンが注入されてしまうことによる。このＮ型不純物層により、Ｐ型信号取り出し領域１０７から広がった空乏層の広がりが抑えられ、光電変換装置の感度低下の原因となる。よって、取り出し電極の近傍には、深い位置に形成されたＮ型不純物層を作らないことが、高感度を保ちつつ、低クロストークを得るのに適した構造である。
【００６１】
一方、ＢＢ’断面のように信号取り出し電極から遠い位置では、Ｎ型不純物領域を複数層とすることで、隣接画素への電荷のもれこみを抑えることができる。
【００６２】
また本実施形態ではレジスト形状に‘ダレ’が生じることで分離幅が広がることを例としてあげたが、この他にも例えば高エネルギー用の厚膜フォトレジストは通常のレジストよりも、微細なエッチングが行いにくいため、分離幅を広くせざるを得ない。また熱拡散で分離幅を深くまで到達させる場合も、深さの方向のみならず横方向にも拡散するため分離幅が広くなる。
【００６３】
このように一般的に深い分離層を形成すると横方向に広い分離幅となりやすく、浅い分離層を形成すると横方向は狭い分離幅で形成することが可能である。
【００６４】
したがって本実施形態では第一の画素分離領域１０３を第二の画素分離領域１０４のピーク濃度よりも深い位置に形成することで感度の低下抑制とクロストークの低減を両立できる画素構造を有した光電変換装置を実現できる。
【００６５】
上記実施形態ではイオン注入エネルギーを変えた複数回のイオン注入を組み合わせて形成する場合を説明したが、第一の画素分離領域１０３を一度のイオン注入工程で形成してもよい。また第二の画素分離領域１０４を形成するイオン注入工程を第一の画素分離領域１０３を形成するためにも用いたが、別々のイオン注入で形成してもよい。
【００６６】
上記第一〜第三の実施形態はN型領域中にP型の電荷取り出し領域を設けた場合を例にとって説明したが、これにかぎるものではなく、逆の導電型の組み合わせにおいても同様の効果が得られるものである。
【００６７】
また、第一〜第三の実施形態は受光部にエピタキシャル成長により形成した低濃度領域を用いた場合を例にして説明したが、これに限るものではない。例えばシリコン基板に高エネルギーイオン注入で埋め込み領域１０１して、前述した画素分離構造を形成した場合でも本発明は有効である。その時、受光部は、シリコン基板を利用してもよいし、適切な不純物濃度になるように、別途イオン注入工程で形成してもよい。
【００６８】
以上説明した第一〜第三の実施形態は光電変換装置としてラインセンサの例について説明した。しかしながら、一チップ上に複数行の画素行、例えばＲ行、Ｇ行、Ｂ行と画素行が複数配された二次元のセンサにも本発明を適用できる。Ｒ行、Ｇ行、Ｂ行と画素行が複数配された二次元のセンサの場合は真ん中の画素行は、四方の隣接する画素間に第二のN型画素分離領域（第四不純物領域）が配置されることになる。そして、両端の画素行は三方の隣接する画素間に第二のN型画素分離領域（第四不純物領域）が配置されることになる。また、Ｒ色、Ｇ色、Ｂ色の３つの本実施形態のラインセンサを並べて二次元のセンサを構成することができることは勿論である。
（第四の実施形態）
図１０は本発明における第四の実施形態におけるマルチチップ方式の半導体イメージセンサの概略図である。S1〜S(n)はイメージセンサ実装用基板７０２に実装された複数の半導体イメージセンサであり、第一〜第三の実施形態の光電変換装置を用いることができる。つまり、マルチチップ方式の半導体イメージセンサは第一〜第三の実施形態の光電変換装置を複数列状に配置して構成されている。
【００６９】
図７は図１０のマルチチップ方式の半導体イメージセンサのA部拡大図である。A部拡大図において図１と同一のものには同一符号を付してあるので、説明を省略する。図１１は上記マルチチップ方式の半導体イメージセンサを用いた光学系を示す断面構成図である。
【００７０】
図１１において、８０１は原稿、８０３はセルフォックレンズアレイ（商品名、日本板硝子（株）製）、８０４は原稿照明用ＬＥＤアレイを示している。原稿照明用ＬＥＤアレイ８０４の替わりにＬＥＤと導光体との組み合わせもよく用いられる。
【００７１】
図１０及び図１１における矢印７００は原稿の副走査方向を示す。この副走査方向の解像度は主にスキャンピッチによって決定される。これに対して主走査方向のピッチはイメージセンサの仕様で決まるので、副走査方向に面積を広げることで感度を向上させている。
【００７２】
ラインセンサにおいて光電変換装置を機械的に動かして画像をスキャンする光電変換装置の場合、主走査方向の解像度よりも副走査方向の解像度が重要と成る場合が多い。このため本実施形態では図７に示すように解像度と感度を両立させるためにアスペクト比が１以上であるように、長方形の画素を形成している。
【００７３】
単位画素における主走査方向と副走査方向のアスペクト比が１以上の長方形の画素である場合は、本実施形態に示すように長方形の長辺側に対してのみ、第二のN型画素分離領域１０４を配置させる構成をとることで、クロストークの増加を最小限に抑えつつ、高精細、高感度のマルチチップイメージセンサを実現できた。
【産業上の利用可能性】
【００７４】
本発明は、スキャナ、ビデオカメラ、デジタルスチルカメラ等に用いられる光電変換装置に適用される。
【符号の説明】
【００７５】
１００ Ｎ型半導体基板
１０１ Ｎ型埋め込み拡散領域
１０２ Ｎ型エピタキシャル領域
１０３ 第一のＮ型画素分離領域
１０４ 第二のＮ型画素分離領域
１０５ Ｐ型電荷取り出し領域
1０６空乏層領域
１０７ 金属電極
１０８ 層間絶縁膜
１１０ 高エネルキーイオン注入用厚膜フォトレジスト
４０１ 第三のＮ型画素分離領域
６０１ 高エネルギーイオン注入によって形成されたＮ型拡散領域
６０２ 高エネルギーイオン注入によってレジストの薄い部分に形成されたＮ型拡散領域
６０３ イオン注入によって形成されたＮ型拡散領域
７００ 原稿スキャン方向矢印
７０２ 回路基板
ｓ１〜s(n) マルチチップ方式の半導体イメージセンサ
８０１ 原稿
８０３ セルフォックレンズアレイ
８０４ LEDアレイ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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