(57)【特許請求の範囲】
【請求項１】
半導体基板に第１開口部を形成する工程と、
前記第１開口部の内壁に第１絶縁膜を形成する工程と、
前記第１絶縁膜が形成された前記第１開口部内に埋め込み材を形成する工程と、
前記埋め込み材が形成された前記第１開口部上に第１ダミーゲート電極を、前記半導体基板上であってトランジスタを形成する領域上に第２ダミーゲート電極を、それぞれ形成する工程と、
前記半導体基板上に、前記第１ダミーゲート電極及び前記第２ダミーゲート電極を被覆する第２絶縁膜を形成する工程と、
前記第２絶縁膜から前記第１ダミーゲート電極及び前記第２ダミーゲート電極を露出させる工程と、
前記第１ダミーゲート電極と、前記第１開口部内に形成された前記埋め込み材とを除去して第２開口部を形成し、前記第２ダミーゲート電極を除去して第３開口部を形成する工程と、
前記第２開口部及び前記第３開口部に導電材料を形成し、前記第２開口部にビアを形成すると共に、前記第３開口部にゲート電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１開口部の内面に露出する前記半導体基板を酸化することによって、前記第１絶縁膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記埋め込み材を形成する工程後、前記第１ダミーゲート電極及び前記第２ダミーゲート電極を形成する工程前に、
前記トランジスタを形成する領域上と、前記埋め込み材を形成した前記第１開口部上とを含む前記半導体基板の表面に、ゲート絶縁膜を形成する工程と、
前記埋め込み材が形成された前記第１開口部上の前記ゲート絶縁膜を選択的に除去する工程と、
を含むことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１ダミーゲート電極及び前記第２ダミーゲート電極を形成する工程後、前記第２絶縁膜を形成する工程前に、前記トランジスタを形成する領域の前記半導体基板内に、ソース領域及びドレイン領域を形成する工程を含むことを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記第２開口部及び前記第３開口部を形成する工程後、前記導電材料を形成する工程前に、前記第２開口部内、前記第３開口部内及び前記第２絶縁膜上に、バリアメタル膜を形成する工程を含み、
前記導電材料を形成する工程は、
前記バリアメタル膜上に前記導電材料を形成する工程と、
前記第２絶縁膜上に形成された前記導電材料及び前記バリアメタル膜を研磨により除去する工程と、
を含むことを特徴とする請求項１乃至４のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板にビアが設けられる半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置に用いられている半導体基板にビアを設け、そのビアを利用して半導体装置の表裏面間を導通させる技術が知られている。このような半導体装置は、例えば、それらを複数積層して互いに電気的に接続した、スタック構造のデバイスに用いられる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２００９−５２４２２０号公報
【特許文献２】特開２００７−１６５４６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体基板にビアが設けられる半導体装置を製造する際には、トランジスタ等の素子に加え、半導体基板にビアを形成するために、その製造プロセスが複雑になってしまう場合がある。
【課題を解決するための手段】
【０００５】
本発明の一観点によれば、半導体基板に第１開口部を形成する工程と、前記第１開口部の内壁に第１絶縁膜を形成する工程と、前記第１絶縁膜が形成された前記第１開口部内に埋め込み材を形成する工程と、前記埋め込み材が形成された前記第１開口部上に第１ダミーゲート電極を、前記半導体基板上であってトランジスタを形成する領域上に第２ダミーゲート電極を、それぞれ形成する工程と、前記半導体基板上に、前記第１ダミーゲート電極及び前記第２ダミーゲート電極を被覆する第２絶縁膜を形成する工程と、前記第２絶縁膜から前記第１ダミーゲート電極及び前記第２ダミーゲート電極を露出させる工程と、前記第１ダミーゲート電極と、前記第１開口部内に形成された前記埋め込み材とを除去して第２開口部を形成し、前記第２ダミーゲート電極を除去して第３開口部を形成する工程と、前記第２開口部及び前記第３開口部に導電材料を形成し、前記第２開口部にビアを形成すると共に、前記第３開口部にゲート電極を形成する工程と、を含む半導体装置の製造方法が提供される。
【発明の効果】
【０００６】
開示の方法によれば、半導体基板に設けられたビアを有する半導体装置を、その製造プロセスの複雑化を抑えて製造することが可能になる。
【図面の簡単な説明】
【０００７】
【図１】半導体装置形成方法の一例の説明図（その１）である。
【図２】半導体装置形成方法の一例の説明図（その２）である。
【図３】半導体装置形成方法の一例の説明図（その３）である。
【図４】半導体装置形成方法の一例の説明図（その４）である。
【図５】半導体装置形成方法の一例の説明図（その５）である。
【図６】半導体装置形成方法の一例の説明図（その６）である。
【図７】半導体装置形成方法の一例の説明図（その７）である。
【図８】半導体装置形成方法の一例の説明図（その８）である。
【図９】半導体装置形成方法の一例の説明図（その９）である。
【図１０】半導体装置形成方法の一例の説明図（その１０）である。
【図１１】半導体装置形成方法の一例の説明図（その１１）である。
【図１２】半導体装置形成方法の一例の説明図（その１２）である。
【図１３】半導体装置形成方法の一例の説明図（その１３）である。
【図１４】半導体装置形成方法の一例の説明図（その１４）である。
【図１５】半導体装置形成方法の一例の説明図（その１５）である。
【図１６】半導体装置形成方法の変形例の説明図である。
【発明を実施するための形態】
【０００８】
図１〜図１５は、半導体装置形成方法の一例の説明図である。ここでは、メタルゲート電極を備えたトランジスタ構造と、金属が充填された貫通シリコンビア（Through Silicon Via；ＴＳＶ）を有する半導体装置の形成方法を例にして説明する。以下、その形成方法を順に説明していく。
【０００９】
まず、図１に示す工程について述べる。図１（Ａ）はトレンチ形成工程の要部断面模式図、図１（Ｂ）は絶縁膜形成工程の要部断面模式図、図１（Ｃ）は絶縁膜研磨工程の要部断面模式図である。
【００１０】
ここでは、半導体基板としてシリコン（Ｓｉ）基板１を用いる。まず、Ｓｉ基板１上に、図１（Ａ）に示すように、酸化シリコン（ＳｉＯ）膜２、及び窒化シリコン（ＳｉＮ）膜３を形成する。ＳｉＯ膜２は、例えば、膜厚１０ｎｍで形成する。ＳｉＮ膜３は、例えば、膜厚９０ｎｍで形成する。次いで、図１（Ａ）に示したように、ＳｉＮ膜３及びＳｉＯ膜２を貫通し、Ｓｉ基板１の内部に達するトレンチ４を形成する。トレンチ４は、例えば、Ｓｉ基板１の表面から３００ｎｍの深さで形成する。
【００１１】
トレンチ４の形成後は、図１（Ｂ）に示すように、トレンチ４を埋め込むようにＳｉＯ膜５を形成する。このＳｉＯ膜５は、例えば、膜厚５００ｎｍで形成する。
ＳｉＯ膜５によるトレンチ４の埋め込み後は、図１（Ｃ）に示すように、ＳｉＮ膜３の上面に形成されたＳｉＯ膜５を、ＳｉＮ膜３をストッパにして、研磨により除去する。この研磨は、ＣＭＰ（Chemical Mechanical Polishing）により行うことができる。
【００１２】
これまでの工程により、トレンチ４にＳｉＯ膜５が埋め込まれたＳＴＩ（Shallow Trench Isolation）５ａが形成される。尚、このＳＴＩ５ａによって画定される領域が、トランジスタ構造を形成する領域（素子領域）ＡＲとなる。
【００１３】
続いて、図２に示す工程について述べる。図２（Ａ）はビアホール形成工程の要部断面模式図、図２（Ｂ）は絶縁膜形成工程の要部断面模式図である。
ＳＴＩ５ａの形成後は、ＳｉＮ膜３及びＳｉＯ膜２を貫通し、Ｓｉ基板１の内部に達するビアホール（開口部）６を形成する。ビアホール６は、最終的にＳｉ基板１を貫通するＴＳＶを形成する領域に、形成する。ここでは一例として、素子領域ＡＲ外の４箇所にビアホール６を形成する場合を示す。各ビアホール６は、例えば、Ｓｉ基板１の表面から深さ３０μｍ〜５０μｍ、直径１００ｎｍ〜２００ｎｍで、形成する。
【００１４】
ビアホール６の形成後は、図２（Ｂ）に示すように、ビアホール６の内壁に絶縁膜７を形成する。絶縁膜７は、例えば、後述のようにビアホール６に金属を含む材料が埋め込まれた場合に、そのような材料のＳｉ基板１への拡散や、Ｓｉ基板１表面のシリサイド化を抑え、Ｓｉ基板１へのリーク電流が発生するのを抑える役割を果たす。このような絶縁膜７として、例えば、膜厚５ｎｍ〜２０ｎｍのＳｉＯ膜を形成する。
【００１５】
絶縁膜７としてＳｉＯ膜を形成する場合、ＳｉＯ膜は、例えば、ビアホール６の内面に露出するＳｉ基板１を酸化することによって、形成することができる。酸化によって形成するＳｉＯ膜の膜厚は、熱処理条件によって制御することができる。例えば、ビアホール６の形成後、酸化雰囲気（例えば酸素（Ｏ2）と塩化水素（ＨＣｌ）を含む雰囲気）中、９００℃、３０分の条件で熱処理を行うことにより、ビアホール６の内面のＳｉ基板１を熱酸化する。熱酸化を行うことにより、ビアホール６の内面に、絶縁膜７として、膜質の良好なＳｉＯ膜を形成することができる。尚、図２（Ｂ）には、絶縁膜７として、このような熱酸化法を用いてＳｉＯ膜を形成した場合を例示している。
【００１６】
絶縁膜７として形成するＳｉＯ膜は、このような熱酸化法のほか、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いて形成することもできる。例えば、７００℃といった比較的高温の条件でＣＶＤを行い、ＳｉＯ膜を形成する。尚、ここでは図示を省略するが、このようにＣＶＤ法を用いてＳｉＯ膜を形成した場合には、ビアホール６の内面のほか、ＳｉＮ膜３の上面にも、ＳｉＯ膜が形成されるようになる。
【００１７】
上記のように絶縁膜７は、熱酸化法やＣＶＤ法によって形成可能であるが、絶縁膜７を形成する際には、５００℃以上の比較的高温の条件を用いることができる。これは、この段階で高温の熱処理を行っても、素子領域ＡＲには未だトランジスタ構造が形成されていないため、高温で加熱されることによってトランジスタ構造に不具合が生じることがないためである。
【００１８】
続いて、図３に示す工程について述べる。図３（Ａ）は第１犠牲層形成工程の要部断面模式図、図３（Ｂ）は第１犠牲層研磨工程の要部断面模式図である。
絶縁膜７の形成後は、図３（Ａ）に示すように、ビアホール６内を含む表面に、犠牲層８ａ（埋め込み材）を形成する。犠牲層８ａとして、例えば、膜厚２００ｎｍ〜３００ｎｍのポリシリコン層を形成する。
【００１９】
犠牲層８ａの形成後は、図３（Ｂ）に示すように、ＳｉＮ膜３の上面に形成された犠牲層８ａを、ＳｉＮ膜３をストッパにして、研磨により除去する。この研磨は、ＣＭＰにより行うことができる。これにより、ビアホール６を犠牲層８ａで埋め込んだ状態を得る。
【００２０】
続いて、図４に示す工程について述べる。図４（Ａ）は絶縁膜除去工程の要部断面模式図、図４（Ｂ）はゲート絶縁膜形成工程の要部断面模式図である。
ビアホール６の犠牲層８ａによる埋め込み後は、Ｓｉ基板１の表面に形成していたＳｉＮ膜３及びＳｉＯ膜２を除去し、それにより、図４（Ａ）に示すような状態を得る。ここで、ＳｉＮ膜３は、例えば、リン酸（Ｈ3ＰＯ4）を用いて、選択的に除去する。ＳｉＯ膜２は、例えば、フッ酸（ＨＦ）を用いて、選択的に除去する。ＨＦを用いたＳｉＯ膜２の選択的除去の際には、ＳＴＩ５ａのＳｉ基板１から突出する部分も除去することができ、図４（Ａ）には、そのような状態を例示している。
【００２１】
ＳｉＮ膜３及びＳｉＯ膜２の除去後は、図４（Ｂ）に示すように、ＳＴＩ５ａ並びに、絶縁膜７及び犠牲層８ａが形成されたビアホール６を含むＳｉ基板１上に、ゲート絶縁膜９を形成する。ゲート絶縁膜９は、例えば、膜厚３ｎｍで形成する。
【００２２】
ゲート絶縁膜９には、例えば、高誘電率（Ｈｉｇｈ−ｋ）材料を用いる。例えば、上層側に酸化ハフニウム（ＨｆＯ）等のＨｉｇｈ−ｋ膜、下層側にＳｉＯ膜を含んだ積層構造のゲート絶縁膜９を形成する。この場合、上層側のＨｆＯ膜には、窒素（Ｎ）、Ｓｉ等が添加されてもよく（ＨｆＯＮ膜、ＨｆＯＳｉ膜、ＨｆＯＮＳｉ膜）、下層側のＳｉＯ膜には、Ｎが添加されてもよい（ＳｉＯＮ膜）。このような積層構造のゲート絶縁膜９は、例えば、Ｓｉ基板１上にＨｉｇｈ−ｋ膜を形成した後、酸化雰囲気中で熱処理を行うことにより、形成することができる。また、ここではＨｉｇｈ−ｋ膜としてＨｆＯ系の膜を例示したが、酸化ジルコニウム（ＺｒＯ）系の膜を形成することも可能である。
【００２３】
尚、ここでは図示を省略するが、ゲート絶縁膜９上には、後に形成されるゲート電極（メタルゲート電極）の仕事関数を制御する仕事関数制御層を形成してもよい。仕事関数制御層には、例えば、窒化チタン（ＴｉＮ）、又はアルミニウム（Ａｌ）を添加した窒化チタンアルミニウム（ＴｉＡｌＮ）を用いることができる。ＴｉＮとＴｉＡｌＮのいずれを形成するかは、形成するトランジスタ構造のチャネル導電型に応じて選択すればよい。仕事関数制御層は、例えば、膜厚３ｎｍ〜１０ｎｍで形成する。
【００２４】
続いて、図５に示す工程について述べる。図５（Ａ）はゲート絶縁膜除去工程の要部断面模式図、図５（Ｂ）は第２犠牲層及びハードマスク形成工程の要部断面模式図である。
ゲート絶縁膜９の形成後（仕事関数制御層を形成する場合には、仕事関数制御層の形成後）は、レジスト形成とその露光及び現像を行い、図５（Ａ）に示すように、ビアホール６に対応する領域に開口部１０ａを有するレジストパターン１０を形成する。そして、そのレジストパターン１０をマスクにしてエッチングを行い、ビアホール６上のゲート絶縁膜９（又はゲート絶縁膜９と仕事関数制御層）を除去する。これにより、図５（Ａ）に示したような状態を得る。
【００２５】
このようなレジストパターン１０を用いたエッチング後、レジストパターン１０は除去する。
レジストパターン１０の除去後は、図５（Ｂ）に示すように、レジストパターン１０除去後の表面に、犠牲層８ｂを形成し、更にその上に、ハードマスク１１を形成する。犠牲層８ｂとしては、例えば、膜厚８０ｎｍのポリシリコン層を形成する。ハードマスク１１としては、例えば、膜厚５０ｎｍのＳｉＮ膜を形成する。ハードマスク１１は、後述するダミーゲート加工時のマスクや、ＣＭＰ時のストッパとしての役割を果たす。
【００２６】
尚、ここで形成する犠牲層８ｂ、及び先にビアホール６内に形成した犠牲層８ａは、後述のように、最終的には除去される。ビアホール６内に形成した犠牲層８ａを除去するために、上記のようにこの段階でビアホール６上（絶縁膜７上を除く）のゲート絶縁膜９を除去しておく。この場合、ゲート絶縁膜９は、ビアホール６上で、絶縁膜７よりも内側には、残っていない方が好ましい。ゲート絶縁膜９が、ビアホール６上で、絶縁膜７よりも内側に残っていると、そのゲート絶縁膜９によってビアホール６の間口が狭くなり、犠牲層８ａの除去方法にもよるが、内部に埋め込まれている犠牲層８ｂが除去し難くなる可能性があるためである。
【００２７】
このような観点から、図５（Ａ）に示したレジストパターン１０の形成時には、ビアホール６に対応する領域にビアホール６の直径よりも大きな開口部１０ａを有するレジストパターン１０を形成し、それをマスクにしてエッチングを行うようにしてもよい。
【００２８】
また、図５（Ａ）には、各ビアホール６上のゲート絶縁膜９（又はゲート絶縁膜９と仕事関数制御層）をそれぞれ除去する場合を例示したが、複数のビアホール６を含む、より広い領域について、ゲート絶縁膜９等の除去を行うようにしてもよい。ゲート絶縁膜除去工程の別例の要部断面模式図を図１６に示す。
【００２９】
例えば、図１６に示すように、複数（ここでは４つ）のビアホール６が包含される領域に開口部１０ｂを有するレジストパターン１０を形成し、それをマスクにしてエッチングを行う。それにより、各ビアホール６上とその周囲のゲート絶縁膜９等も除去する。図１６に示すようにしてゲート絶縁膜９等の除去を行った後は、上記同様、レジストパターン１０を除去し、犠牲層８ｂ及びハードマスク１１を形成すればよい。
【００３０】
但し、以降の説明では、上記図５に示したような方法でゲート絶縁膜９等の除去を行った場合を例にして説明する。
尚、犠牲層８ａ，８ｂは、同じ材質とすることができるほか、異なる材質とすることもできるが、除去プロセスの簡便化のためには、同じ材質としておくことが好ましい。
【００３１】
続いて、図６に示す工程について述べる。図６（Ａ）はダミーゲート加工工程の要部断面模式図、図６（Ｂ）は第１不純物拡散領域形成工程の要部断面模式図、図６（Ｃ）は第２不純物拡散領域等形成工程の要部断面模式図である。
【００３２】
犠牲層８ｂ及びハードマスク１１の形成後は、図６（Ａ）に示すように、そのハードマスク１１を用いてダミーゲート加工を行う。それにより、ＳＴＩ５ａで画定された素子領域ＡＲ上、及び犠牲層８ａで埋め込まれたビアホール６上に、それぞれダミーゲート電極１２ａ，１２ｂを形成する。ここでは、犠牲層８ｂとハードマスク１１の積層構造部をダミーゲート電極１２ａ，１２ｂと言う。
【００３３】
このようなダミーゲート電極１２ａ，１２ｂを形成するためのダミーゲート加工は、エッチングにより行うことができる。その際は、まず、ハードマスク１１を所定形状にパターニングするエッチングを行い、それをマスクにして犠牲層８ｂのエッチングを行う。このようにしてダミーゲート電極１２ａ，１２ｂを形成した後は、同様にハードマスク１１をマスクにして、更に下のゲート絶縁膜９（又はゲート絶縁膜９と仕事関数制御層）をエッチングする。
【００３４】
上記のような加工を行った後は、図６（Ｂ）に示すように、素子領域ＡＲに形成されたダミーゲート電極１２ａの両側のＳｉ基板１内に、エクステンション領域（ソース領域及びドレイン領域の一部）となる不純物拡散領域１３を形成する。この不純物拡散領域１３は、所定導電型の不純物を、比較的浅い領域に比較的低濃度でイオン注入することによって、形成する。
【００３５】
不純物拡散領域１３の形成後は、まず、図６（Ｃ)に示すように、ダミーゲート電極１２ａ，１２ｂの側壁に、サイドウォール１４を形成する。サイドウォール１４には、例えば、ＳｉＯ膜を用いる。サイドウォール１４を形成する際には、上記加工後に得られるダミーゲート電極１２ａ，１２ｂを被覆するように、不純物拡散領域１３形成後のＳｉ基板１の上に、ＳｉＯ膜を所定膜厚（例えば１０ｎｍ）で形成し、それをエッチバックする。これにより、ダミーゲート電極１２ａ，１２ｂの側壁に、図６（Ｃ）に示すようなサイドウォール１４が形成される。
【００３６】
サイドウォール１４の形成後は、図６（Ｃ）に示すように、素子領域ＡＲに形成されたダミーゲート電極１２ａの両側のＳｉ基板１内に、ソース領域及びドレイン領域となる不純物拡散領域１５を形成する。この不純物拡散領域１５は、所定導電型の不純物を、比較的深い領域に比較的高濃度でイオン注入することによって、形成する。
【００３７】
このようにして不純物拡散領域１５の形成まで行った後は、所定の熱処理を行い、不純物拡散領域１５、及び先に形成した不純物拡散領域１３に注入された不純物の活性化を行う。
【００３８】
素子領域ＡＲの不純物拡散領域１５の表層部には、図６（Ｃ）に示すように、シリサイド層１６を形成してもよい。例えば、ニッケル（Ｎｉ）、コバルト（Ｃｏ）等の金属を堆積し、熱処理を行ってＳｉ基板１（不純物拡散領域１５の表層部）と反応させ、その後、未反応金属を除去することにより、シリサイド層１６を形成する。
【００３９】
以上のようにして、素子領域ＡＲに、サイドウォール１４が側壁に形成されたダミーゲート電極１２ａ、ソース領域及びドレイン領域を備えるトランジスタ構造ＴＲが形成される。また、ビアホール６上には、サイドウォール１４が側壁に形成されたダミーゲート電極１２ｂが形成される。
【００４０】
尚、図６に示したようなトランジスタ構造ＴＲの形成時には、図２に示したように、既にビアホール６の内壁に絶縁膜７が形成されている。そのため、トランジスタ構造ＴＲの形成時には、その形成に適した温度条件（不純物拡散領域１３，１５やシリサイド層１６の形成時の温度条件等）を用いることができる。換言すれば、ビアホール６の内壁に絶縁膜７を形成する際には、トランジスタ構造ＴＲの形成に適した温度よりも高温の条件を用いて絶縁膜７を形成することができる。
【００４１】
仮に、トランジスタ構造ＴＲの形成後にビアホール６内壁の絶縁膜７を形成しようとした場合、形成済の不純物拡散領域１３，１５からの不要な不純物拡散を抑えるために、高い温度をかけることが難しい。トランジスタ構造ＴＲの形態にもよるが、例えば、５００℃以上といった比較的高温の温度をかけると、そのような不要な不純物拡散が起こり易くなる。また、仮に、Ａｌゲート電極等のメタルゲート電極を有するトランジスタ構造ＴＲを形成した後に、上記のようなビアホール６を形成し、その内壁に絶縁膜７を形成する場合には、メタルゲート電極が形成済のため、高温条件で絶縁膜７を形成することが難しい。
【００４２】
一方、上記のように、トランジスタ構造ＴＲの形成前に、ビアホール６を形成し、その内壁に絶縁膜７を形成する場合には、絶縁膜７を比較的高温の条件で形成することができる。このように絶縁膜７を高温条件で形成可能であるため、ビアホール６内壁に膜質の良好な絶縁膜７が形成可能になる。従って、後述のようにビアホール６に金属を含む材料が埋め込まれた場合にも、膜質の良好な絶縁膜７によって、そのような材料のＳｉ基板１への拡散等を抑え、Ｓｉ基板１へのリーク電流を効果的に抑えることが可能になる。
【００４３】
続いて、図７に示す工程について述べる。図７（Ａ）はダミーゲート電極被覆工程の要部断面模式図、図７（Ｂ）はダミーゲート電極露出工程の要部断面模式図である。
ダミーゲート電極１２ａ，１２ｂ及びトランジスタ構造ＴＲの形成後は、図７（Ａ）に示すように、ダミーゲート電極１２ａ，１２ｂを被覆するように、Ｓｉ基板１上に絶縁膜１７を形成する。絶縁膜１７として、例えば、膜厚３００ｎｍのＳｉＯ膜を形成する。
【００４４】
絶縁膜１７の形成後は、図７（Ｂ）に示すように、ダミーゲート電極１２ａ，１２ｂを絶縁膜１７から露出させるための処理を行う。ここでは、ハードマスク１１をストッパとするＣＭＰを行い、ダミーゲート電極１２ａ，１２ｂの上面（ハードマスク１１）が露出するまで、絶縁膜１７を研磨する。
【００４５】
続いて、図８に示す工程について述べる。図８（Ａ）はハードマスク除去工程の要部断面模式図、図８（Ｂ）は犠牲層除去工程の要部断面模式図である。
ダミーゲート電極１２ａ，１２ｂを絶縁膜１７から露出させた後は、まず、露出させたダミーゲート電極１２ａ，１２ｂのハードマスク１１を除去し、図８（Ａ）に示すような状態を得る。ハードマスク１１の除去は、ウェットエッチング又はドライエッチングにより行うことができる。上記のように、ハードマスク１１をＳｉＮで、絶縁膜１７をＳｉＯで、犠牲層８ｂをポリシリコンで、それぞれ形成しておくことで、ＳｉＮのハードマスク１１を、ＳｉＯの絶縁膜１７及びポリシリコンの犠牲層８ｂに対して選択的に除去することができる。
【００４６】
ハードマスク１１の除去後は、犠牲層８ａ，８ｂを除去し、図８（Ｂ）に示すような状態を得る。犠牲層８ａ，８ｂの除去は、ウェットエッチング又はドライエッチングにより行うことができる。上記のように、犠牲層８ａ，８ｂをポリシリコンで、絶縁膜７，１７をＳｉＯで、ゲート絶縁膜９をＨｉｇｈ−ｋ材料で、それぞれ形成しておくことで、ポリシリコンの犠牲層８ａ，８ｂを、絶縁膜７，１７等に対して選択的に除去することができる。
【００４７】
素子領域ＡＲ側の犠牲層８ｂと、ビアホール６側の犠牲層８ａ，８ｂとは、同じプロセスで除去することができる。即ち、素子領域ＡＲ側とビアホール６側の双方を同じエッチング（ウェットエッチング又はドライエッチング）環境に曝し、犠牲層８ａ，８ｂを除去する。
【００４８】
また、素子領域ＡＲ側の犠牲層８ｂと、ビアホール６側の犠牲層８ａ，８ｂとを、別々のプロセスで除去することもできる。例えば、ビアホール６側をマスクする等して、素子領域ＡＲ側をエッチング環境に曝して犠牲層８ｂを除去し、それから、素子領域ＡＲ側をマスクする等して、ビアホール６側をエッチング環境に曝して犠牲層８ａ，８ｂを除去する。勿論、先にビアホール６側の犠牲層８ａ，８ｂを除去した後に、素子領域ＡＲ側の犠牲層８ｂを除去するようにしてもよい。
【００４９】
上記のようにしてハードマスク１１及び犠牲層８ａ，８ｂを除去することにより、図８（Ｂ）に示すように、素子領域ＡＲ側には、ダミーゲート電極１２ａ（ハードマスク１１及び犠牲層８ｂ）が除去された部分に開口部１８が形成される。また、図８（Ｂ）に示すように、ビアホール６側には、ダミーゲート電極１２ｂ（ハードマスク１１及び犠牲層８ｂ）とその下の犠牲層８ａが除去された部分に開口部１９が形成される。
【００５０】
尚、このようにして犠牲層８ａ，８ｂは除去されるため、前述のように、ビアホール６上のゲート絶縁膜９が予め除去されている（図５又は図１６）。仮に、ゲート絶縁膜９が、ビアホール６上で、絶縁膜７よりも内側に残っていると、そのゲート絶縁膜９が庇のようになり、ビアホール６の間口が狭くなってしまう。その場合、例えば、エッチング条件にもよるが、犠牲層８ａをドライエッチングで除去することが難しくなることが起こり得る。また、ウェットエッチングの際に、ビアホール６内にエッチング液が滞留し易くなるといったことも起こり得る。このような観点から、図５又は図１６に示したように、ゲート絶縁膜９は、絶縁膜７よりも内側に残らないように、ビアホール６上から除去しておくことが好ましい。
【００５１】
続いて、図９に示す工程について述べる。図９（Ａ）はバリアメタル膜及び導電材料形成工程の要部断面模式図、図９（Ｂ）はバリアメタル膜及び導電材料研磨工程の要部断面模式図である。
【００５２】
開口部１８，１９の形成後は、図９（Ａ）に示すように、まず、開口部１８，１９内、及び絶縁膜１７の上面に、バリアメタル膜２０を形成する。バリアメタル膜２０には、例えば、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、ＴｉＮのうち１種又は２種以上を用いることができる。例えば、バリアメタル膜２０として、膜厚５ｎｍのＴｉＮ膜を形成する。
【００５３】
バリアメタル膜２０の形成後は、その上に、図９（Ａ）に示すように、導電材料２１を形成する。この導電材料２１により、開口部１８，１９を共に埋める。ここでは導電材料２１として、Ａｌ等の金属材料を用いる。例えば、膜厚２００ｎｍ〜３００ｎｍのＡｌ膜を、ＣＶＤ法を用いて形成する。
【００５４】
このようにバリアメタル膜２０及び導電材料２１を形成した後は、図９（Ｂ）に示すように、絶縁膜１７の上面に形成されている導電材料２１及びバリアメタル膜２０を、研磨により除去する。この研磨は、絶縁膜１７をストッパにしたＣＭＰにより行うことができる。この研磨により、図９（Ｂ）に示すように、素子領域ＡＲ側の開口部１８に埋め込まれた導電材料２１と、ビアホール６側の開口部１９に埋め込まれた導電材料２１とが分離される。それにより、素子領域ＡＲ側の開口部１８にゲート電極１８ａ（メタルゲート電極）が形成されて、ゲート電極１８ａを備えるトランジスタ構造ＴＲが形成され、一方、ビアホール６側の開口部１９にはビア１９ａが形成される。即ち、ゲート電極１８ａとビア１９ａが、この段階で同時に形成されるようになる。
【００５５】
尚、Ｓｉ基板１に設けられたビアホール６の内壁には、比較的高温の条件で形成された、膜質の良好な絶縁膜７が形成されているため、ビア１９ａの導電材料２１のＳｉ基板１への拡散や、バリアメタル膜２０とＳｉ基板１との反応（シリサイド化）が抑えられる。それにより、ビア１９ａからＳｉ基板１へのリーク電流が効果的に抑えられるようになる。
【００５６】
上記のように、ゲート電極１８ａが形成されたときに、同時にビア１９ａも形成されるため、以後はゲート電極１８ａ及びビア１９ａの形成後の基体上に多層配線等の配線構造を形成してくことができる。
【００５７】
続いて、図１０に示す工程について述べる。図１０（Ａ）は層間絶縁膜形成工程の要部断面模式図、図１０（Ｂ）はプラグ形成工程の要部断面模式図である。
ゲート電極１８ａ及びビア１９ａの形成後は、まず、図１０（Ａ）に示すように、ゲート電極１８ａ及びビア１９ａの形成後の基体上に層間絶縁膜３１を形成する。層間絶縁膜３１として、例えば、膜厚２００ｎｍのＳｉＯ膜を形成する。
【００５８】
層間絶縁膜３１の形成後は、図１０（Ｂ）に示すように、層間絶縁膜３１及び絶縁膜１７を貫通し、トランジスタ構造ＴＲのソース領域及びドレイン領域（不純物拡散領域１３，１５及びシリサイド層１６）に達するプラグ３２ａを形成する。更に、層間絶縁膜３１を貫通し、ビア１９ａに達するプラグ３２ｂも併せて形成する。これらのプラグ３２ａ，３２ｂには、例えば、タングステン（Ｗ）等の金属材料を用いることができる。プラグ３２ａ，３２ｂは、ＴｉやＴａ等を含むバリアメタル膜を介してＷ等の金属材料を形成した構造とすることができる。
【００５９】
続いて、図１１に示す工程について述べる。図１１は第１配線層形成工程の要部断面模式図である。
プラグ３２ａ，３２ｂの形成後は、図１１に示すように、エッチングストッパ又は拡散防止膜として機能する絶縁膜３３を形成し、更にその上に層間絶縁膜３４を形成する。絶縁膜３３として、例えば、膜厚３０ｎｍの炭化シリコン（ＳｉＣ）膜又は炭化窒化シリコン（ＳｉＣＮ）膜を形成する。また、層間絶縁膜３４として、例えば、膜厚１００ｎｍの炭化酸化シリコン（ＳｉＯＣ）膜を形成する。
【００６０】
絶縁膜３３及び層間絶縁膜３４の形成後は、それらを貫通し、先に形成したプラグ３２ａ，３２ｂに電気的に接続された配線３５ａ，３５ｂを形成する。このような配線３５ａ，３５ｂは、例えば、ダマシンプロセスにより形成することができる。配線３５ａ，３５ｂには、例えば、銅（Ｃｕ）等の金属材料を用いることができる。配線３５ａ，３５ｂは、ＴｉやＴａ等を含むバリアメタル膜を介してＣｕ等の金属材料を形成した構造とすることができる。
【００６１】
この図１１に示す工程により、第１配線層Ｌ１が形成される。
続いて、図１２に示す工程について述べる。図１２は第２配線層形成工程の要部断面模式図である。
【００６２】
配線３５ａ，３５ｂの形成後は、上記同様、図１２に示すように、エッチングストッパ又は拡散防止膜として機能する絶縁膜３６を形成し、更にその上に層間絶縁膜３７を形成する。絶縁膜３６として、例えば、膜厚３０ｎｍのＳｉＣ膜又はＳｉＣＮ膜を形成する。また、層間絶縁膜３７として、例えば、膜厚２００ｎｍ〜３００ｎｍのＳｉＯＣ膜を形成する。
【００６３】
絶縁膜３６及び層間絶縁膜３７の形成後は、配線３５ａ或いはトランジスタ構造ＴＲに電気的に接続されたビア３８及び配線３９ａ、並びに配線３５ｂに電気的に接続された配線３９ｂを形成する。このようなビア３８及び配線３９ａ，３９ｂは、例えば、デュアルダマシンプロセスにより形成することができる。ビア３８及び配線３９ａ，３９ｂには、例えば、Ｃｕ等の金属材料を用いることができる。ビア３８及び配線３９ａ，３９ｂは、ＴｉやＴａ等を含むバリアメタル膜を介してＣｕ等の金属材料を形成した構造とすることができる。
【００６４】
この図１２に示す工程により、第２配線層Ｌ２が形成される。
３層以上の配線層を含む多層配線を形成する場合には、以降同様にして、第１，第２配線層Ｌ１，Ｌ２に電気的に接続された、第３配線層Ｌ３から第ｎ配線層Ｌｎまでを形成する。
【００６５】
続いて、図１３に示す工程について述べる。図１３はプラグ及びパッド形成工程の要部断面模式図である。
第ｎ配線層Ｌｎの形成まで行った後は、図１３に示すように、絶縁膜４０，４１を形成し、例えば、ビア１９ａに電気的に接続されたプラグ４２を形成する。絶縁膜４０として、例えば、膜厚３０ｎｍのＳｉＣ膜又はＳｉＣＮ膜を形成し、絶縁膜４１として、例えば、膜厚２００ｎｍのＳｉＯ膜を形成する。また、プラグ４２には、例えば、Ｗ等の金属材料を用いることができる。プラグ４２は、ＴｉやＴａ等を含むバリアメタル膜を介してＷ等の金属材料を形成した構造とすることができる。
【００６６】
プラグ４２の形成後は、プラグ４２に電気的に接続されたパッド４３を形成し、保護膜４４で被覆する。パッド４３には、例えば、Ａｌ等の金属材料を用いることができる。保護膜４４は、例えば、膜厚１００ｎｍのＳｉＯ膜で形成され、Ａｌ等で形成されるパッド４３を水分から保護する等の役割を果たす。
【００６７】
パッド４３及び保護膜４４の形成後は、カバー膜４５を形成する。カバー膜４５として、例えば、膜厚５００ｎｍのＳｉＮ膜を形成する。カバー膜４５上には、ポリイミド膜４６を形成する。その後は、ポリイミド膜４６、カバー膜４５及び保護膜４４を貫通し、パッド４３に達する開口部４７を形成して、パッド４３の表面を部分的に露出させる。露出させたパッド４３上には、バンプ４８を形成する。
【００６８】
以上の図１０〜図１３に示した工程により、ゲート電極１８ａ及びビア１９ａの形成まで行った基体上に形成する配線構造３０が得られる。
尚、配線層を含む配線構造を形成する途中、或いは形成した後に、Ｓｉ基板の内部にまで達するようなビアを形成する場合、そのビアホールをエッチングで形成する際には、材質の異なる膜を繰り返しエッチングしていく必要がある。そのため、Ｓｉ基板内部に達するビアホールを形成するためのエッチングプロセスが複雑になる。また、配線構造内には、その形成過程で行われるＣＭＰで各層の平坦性を確保するために、ダミー配線がしばしば設けられる。しかし、配線構造を形成する途中、或いは形成した後に、Ｓｉ基板内部に達するようなビアを形成する場合には、当該ビアの形成可能な位置が、そのようなダミー配線の配置に影響されてしまう。或いは、当該ビアを形成する位置を避けてダミー配線を配置することで、配線構造内の各配線層の平坦性を確保できなくなるといったことも起こり得る。
【００６９】
これに対し、上記の形成方法では、ゲート電極１８ａとビア１９ａが同時に出来上がり（図９）、以後はそれらの上に配線構造３０を形成してくことができる（図１０〜図１３）。そのため、エッチングプロセスが複雑になるのを抑えることができる。また、配線構造３０内にダミー配線を配置する場合でも、その配置の自由度を高め、平坦性の良好な配線構造３０を形成することが可能になる。更に、ビア１９ａを形成する位置がそのようなダミー配線に影響されるのを抑えることが可能になる。
【００７０】
続いて、図１４に示す工程について述べる。図１４はバックグラインド工程の要部断面模式図である。
上記のようにして配線構造３０を形成した後は、Ｓｉ基板１の裏面側（配線構造３０側と反対の面側）からバックグラインドを行う。このバックグラインドは、ビア１９ａが露出するまで行う。これにより、Ｓｉ基板１を貫通するＴＳＶが形成される。
【００７１】
続いて、図１５に示す工程について述べる。図１５はバンプ形成工程の要部断面模式図である。
上記のようにしてＳｉ基板１の裏面にビア１９ａが露出するＴＳＶを形成した後は、Ｓｉ基板１の裏面に露出するビア１９ａ上に、バンプ４９を形成する。例えば、Ｓｉ基板１の裏面に、ビア１９ａの形成領域に開口部５０を有するポリイミド膜５１を形成し、その開口部５０にバンプ４９を形成する。
【００７２】
以上の工程により、表裏面のバンプ４８，４９の間が、ビア１９ａ、プラグ３２ｂ，４２及び配線３５ｂ，３９ｂを含む導電部で電気的に接続されて導通可能とされた、半導体装置が得られる。
【００７３】
以上説明したように、上記の半導体装置の形成方法では、トランジスタ構造ＴＲの形成前に、ＴＳＶ用のビアホール６を形成し、その内壁に膜質の良好な絶縁膜７を形成する。そして、その後、トランジスタ構造ＴＲのゲート電極１８ａ及びＴＳＶ用のビア１９ａを、同一導電材料の埋め込みとその研磨により、同時に形成する。このような方法により、ＴＳＶを備えた、信頼性の高い半導体装置を、その製造プロセスの複雑化を抑えて、製造することが可能になる。
【００７４】
以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１）  半導体基板に第１開口部を形成する工程と、
前記第１開口部の内壁に第１絶縁膜を形成する工程と、
前記第１絶縁膜が形成された前記第１開口部内に埋め込み材を形成する工程と、
前記埋め込み材が形成された前記第１開口部上に第１ダミーゲート電極を、前記半導体基板上であってトランジスタを形成する領域上に第２ダミーゲート電極を、それぞれ形成する工程と、
前記半導体基板上に、前記第１ダミーゲート電極及び前記第２ダミーゲート電極を被覆する第２絶縁膜を形成する工程と、
前記第２絶縁膜から前記第１ダミーゲート電極及び前記第２ダミーゲート電極を露出させる工程と、
前記第１ダミーゲート電極と、前記第１開口部内に形成された前記埋め込み材とを除去して第２開口部を形成し、前記第２ダミーゲート電極を除去して第３開口部を形成する工程と、
前記第２開口部及び前記第３開口部に導電材料を形成し、前記第２開口部にビアを形成すると共に、前記第３開口部にゲート電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【００７５】
（付記２）  前記第１開口部の内面に露出する前記半導体基板を酸化することによって、前記第１絶縁膜を形成することを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）  前記埋め込み材を形成する工程後、前記第１ダミーゲート電極及び前記第２ダミーゲート電極を形成する工程前に、
前記トランジスタを形成する領域上と、前記埋め込み材を形成した前記第１開口部上とを含む前記半導体基板の表面に、ゲート絶縁膜を形成する工程と、
前記埋め込み材が形成された前記第１開口部上の前記ゲート絶縁膜を選択的に除去する工程と、
を含むことを特徴とする付記１又は２に記載の半導体装置の製造方法。
【００７６】
（付記４）  前記第１ダミーゲート電極及び前記第２ダミーゲート電極を形成する工程後、前記第２絶縁膜を形成する工程前に、前記トランジスタを形成する領域の前記半導体基板内に、ソース領域及びドレイン領域を形成する工程を含むことを特徴とする付記１乃至３のいずれかに記載の半導体装置の製造方法。
【００７７】
（付記５）  前記埋め込み材と前記第１ダミーゲート電極及び前記第２ダミーゲート電極とは、同じ材質であることを特徴とする付記１乃至４のいずれかに記載の半導体装置の製造方法。
【００７８】
（付記６）  前記第２開口部及び前記第３開口部を形成する工程後、前記導電材料を形成する工程前に、前記第２開口部内、前記第３開口部内及び前記第２絶縁膜上に、バリアメタル膜を形成する工程を含み、
前記導電材料を形成する工程は、
前記バリアメタル膜上に前記導電材料を形成する工程と、
前記第２絶縁膜上に形成された前記導電材料及び前記バリアメタル膜を研磨により除去する工程と、
を含むことを特徴とする付記１乃至５のいずれかに記載の半導体装置の製造方法。
【００７９】
（付記７）  前記半導体基板の、前記ビア及び前記ゲート電極の形成面側に、前記ビア及び前記ゲート電極にそれぞれ電気的に接続された導電部を備える配線層を形成する工程を含むことを特徴とする付記１乃至６のいずれかに記載の半導体装置の製造方法。
【００８０】
（付記８）  前記半導体基板を、前記ビア及び前記ゲート電極の形成面側と反対の面側から研削し、前記反対の面側に前記ビアを露出させる工程を含むことを特徴とする付記１乃至７のいずれかに記載の半導体装置の製造方法。
【符号の説明】
【００８１】
１  Ｓｉ基板
２，５  ＳｉＯ膜
３  ＳｉＮ膜
４  トレンチ
５ａ  ＳＴＩ
６  ビアホール
７，１７，３３，３６，４０，４１  絶縁膜
８ａ，８ｂ  犠牲層
９  ゲート絶縁膜
１０  レジストパターン
１０ａ，１０ｂ，１８，１９，４７，５０  開口部
１１  ハードマスク
１２ａ，１２ｂ  ダミーゲート電極
１３，１５  不純物拡散領域
１４  サイドウォール
１６  シリサイド層
１８ａ  ゲート電極
１９ａ，３８  ビア
２０  バリアメタル膜
２１  導電材料
３０  配線構造
３１，３４，３７  層間絶縁膜
３２ａ，３２ｂ，４２  プラグ
３５ａ，３５ｂ，３９ａ，３９ｂ  配線
４３  パッド
４４  保護膜
４５  カバー膜
４６，５１  ポリイミド膜
４８，４９  バンプ
ＡＲ  素子領域
ＴＲ  トランジスタ構造
Ｌ１〜Ｌｎ  配線層
【図１】
0005533398.tif 000002
【図２】
0005533398.tif 000003
【図３】
0005533398.tif 000004
【図４】
0005533398.tif 000005
【図５】
0005533398.tif 000006
【図６】
0005533398.tif 000007
【図７】
0005533398.tif 000008
【図８】
0005533398.tif 000009
【図９】
0005533398.tif 000010
【図１０】
0005533398.tif 000011
【図１１】
0005533398.tif 000012
【図１２】
0005533398.tif 000013
【図１３】
0005533398.tif 000014
【図１４】
0005533398.tif 000015
【図１５】
0005533398.tif 000016
【図１６】
0005533398.tif 000017