(57)【特許請求の範囲】
【請求項１】
複数のビット線と複数のワード線との各交叉部にメモリセルが形成されているメモリセルアレイと、前記ビット線を所定電位にプリチャージするビット線駆動部と、を備えた半導体メモリであって、
アドレスデータによって示されるアドレスが遷移したか否かを検出するアドレス遷移検出部と、前記アドレスの遷移が検出されてから所定の遅延期間が経過したときに前記ビット線のプリチャージを実行させるべきプリチャージ指令信号を前記ビット線駆動部に供給するプリチャージ指令信号生成部と、を備え、
前記プリチャージ指令信号生成部は、前記アドレスの遷移が検出されたときに第１期間のパルス幅を有する基準遅延パルスを生成する基準遅延パルス生成部と、前記第１期間を前記遅延期間とすべく遅延の非延長を表す遅延期間延長信号が設定される一方、前記アドレスデータにおけるアドレススキュー期間が前記第１期間よりも長い場合には前記アドレススキュー期間よりも長い第２期間を前記遅延期間とすべく遅延の延長を表す前記遅延期間延長信号が設定される設定部とを含み、前記遅延期間延長信号に応じて前記遅延期間の調整を行うことを特徴とする半導体メモリ。
【請求項２】
前記プリチャージ指令信号生成部は、前記遅延期間延長信号が遅延期間の非延長を表す場合には前記基準遅延パルスを遅延パルスとする一方、前記遅延期間延長信号が遅延期間の延長を表す場合には前記基準遅延パルスのパルス幅を前記第２期間に拡張したものを前記遅延パルスとする遅延期間調整部と、
前記遅延パルスの後縁部のタイミングで前記ビット線のプリチャージを実行させるべき前記プリチャージ指令信号を出力するプリチャージ指令出力部と、を含むことを特徴とする請求項１記載の半導体メモリ。
【請求項３】
前記設定部は、前記遅延期間延長信号を外部から設定する為の入力パッドであることを特徴とする請求項１又は２に記載の半導体メモリ。
【請求項４】
遅延期間を延長させない場合には前記遅延期間延長信号として所定の第１電圧を前記入力パッドに固定供給する一方、遅延期間を延長する場合には前記遅延期間延長信号として前記第１電圧とは異なる第２電圧を前記入力パッドに固定供給することを特徴とする請求項３記載の半導体メモリ。
【請求項５】
前記設定部は、ヒューズ素子を含み、
前記ヒューズ素子が切断されているか否かにより、遅延期間を延長するか否かを表す前記遅延期間延長信号が生成されることを特徴とする請求項１又は２に記載の半導体メモリ。
【請求項６】
前記設定部は、セルヒューズと、前記セルヒューズに書き込まれている情報を読み出すセルヒューズ読出部と、を含み、
前記セルヒューズには、遅延期間を延長するか否かを表す情報が予め書き込まれており、
前記セルヒューズ読出部は、前記セルヒューズに書き込まれている情報を前記遅延期間延長信号として読み出すことを特徴とする請求項１又は２に記載の半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリに関し、特に、データ読み出し時にメモリセルのビット線をプリチャージするようにした半導体メモリに関する。
【背景技術】
【０００２】
非同期型の半導体メモリとして、アドレスが次のアドレスに遷移したことを検出した際にメモリセルのビット線のプリチャージを開始し、該プリチャージの完了後にデータ読み出しを行うようにしたものが知られている（例えば、特許文献１の図１参照）。かかる半導体メモリでは、ＡＴＤ回路３によって、アドレスが次のアドレスに遷移したか否かを検出してアドレス変化検出信号ＡＴＤを生成する。そして、かかるアドレス変化検出信号ＡＴＤに応じて、プリチャージイネーブル信号ＰＥが生成され、このプリチャージイネーブル信号ＰＥに応じて、上記した如き次のアドレスに対応したメモリセル６のビット線に対してプリチャージを行うようにしている（例えば、特許文献１の図１及び図３参照）。
【０００３】
ここで、アドレスが次のアドレスに遷移する際には、アドレススキューの影響により、”次のアドレス”に到る直前に、アドレスが変動して不定となる期間（アドレススキュー期間と称する）が存在する。よって、アドレススキュー期間が比較的長期におよぶと、プリチャージイネーブル信号ＰＥに応じて、このアドレススキュー期間において表れる不定アドレス群の各ビット線に対して順次プリチャージが実施され、引き続き、”次のアドレス”に対応したビット線に対して本来実施すべきプリチャージが為されることになる。この際、不定アドレス群に対応したビット線各々の内で、”次のアドレス”に対応したビット線に隣接するものが存在する場合には、不定アドレスに対応したビット線を介したセルの復帰動作に伴いカップリングノイズが発生し、誤ったデータ読み出しが為される虞が生じる。
【０００４】
したがって、情報処理システムが構築されている基板に用いるＲＡＭ（Random Access Memory）として上記の如き半導体メモリを採用する場合には、基板で許容されているアドレススキュー期間が半導体メモリで規定されているアドレススキュー期間と同一、或いは短い必要がある。つまり、基板で許容されているアドレススキュー期間が、半導体メモリで規定されているアドレススキュー期間よりも長い場合には、誤ったデータ読み出しが為される虞がある為、この半導体メモリを基板に搭載することが出来ないという問題が生じた。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−８５９７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、供給されるアドレスのスキュー期間の長さに拘わらず、誤動作することなくデータ読み出しを行うことが可能な半導体メモリを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明による半導体メモリは、複数のビット線と複数のワード線との各交叉部にメモリセルが形成されているメモリセルアレイと、前記ビット線を所定電位にプリチャージするビット線駆動部と、を備えた半導体メモリであって、アドレスデータによって示されるアドレスが遷移したか否かを検出するアドレス遷移検出部と、前記アドレスの遷移が検出されてから所定の遅延期間が経過したときに前記ビット線のプリチャージを実行させるべきプリチャージ指令信号を前記ビット線駆動部に供給するプリチャージ指令信号生成部と、を備え、前記プリチャージ指令信号生成部は、前記アドレスの遷移が検出されたときに第１期間のパルス幅を有する基準遅延パルスを生成する基準遅延パルス生成部と、前記第１期間を前記遅延期間とすべく遅延の非延長を表す遅延期間延長信号が設定される一方、前記アドレスデータにおけるアドレススキュー期間が前記第１期間よりも長い場合には前記アドレススキュー期間よりも長い第２期間を前記遅延期間とすべく遅延の延長を表す前記遅延期間延長信号が設定される設定部とを含み、前記遅延期間延長信号に応じて前記遅延期間の調整を行う。
【発明の効果】
【０００８】
本発明による半導体メモリは、アドレスの遷移が検出されてから所定の遅延期間が経過したときにメモリセルアレイに形成されているビット線を駆動（プリチャージ）するにあたり、入力パッドを介した外部設定、或いはヒューズ素子又はセルヒューズによる内部設定によって、上記遅延期間を調整できるようにしている。これにより、供給されるアドレスのスキュー期間が長い場合には、遅延期間を延長させることにより、アドレススキュー期間中の不定アドレスに対応したビット線への駆動（プリチャージ）が防止され、アドレススキュー期間経過後の次のアドレスに対応したビット線だけを駆動（プリチャージ）することが可能となる。よって、不定アドレスに対応したビット線、及び次のアドレスに対応したビット線が順次駆動されることによって生じるカップリングノイズが防止され、データ読み出しが正しく為されるようになる。
【図面の簡単な説明】
【０００９】
【図１】本発明による半導体メモリの回路ブロックを示す図である。
【図２】プリチャージ指令信号生成部２０の内部構成の一例を示す図である。
【図３】プリチャージ指令信号生成部２０の内部動作を示す図である。
【図４】プリチャージ指令信号生成部２０の内部構成の他の一例を示す図である。
【図５】プリチャージ指令信号生成部２０の内部構成の他の一例を示す図である。
【発明を実施するための形態】
【００１０】
アドレスが遷移したか否かを検出し、アドレスの遷移が検出されてから所定の遅延期間が経過したときにメモリセルアレイに形成されているビット線をプリチャージするにあたり、遅延期間延長信号に応じて上記した遅延期間を調整可能な構成とする。
【実施例】
【００１１】
以下、図面を参照して本発明の実施形態について説明する。
【００１２】
図１は、本発明による半導体メモリに構築されている回路ブロックを示す図である。
【００１３】
図１において、アドレス処理部１は、この半導体メモリの入力パッドＰを介して外部から供給されたｎビット（ｎは２以上の整数）のアドレスデータＡＤを取り込み、これを内部アドレスデータＬＡＤとして、アドレス遷移検出部２、ロウデコーダ３及びカラムデコーダ４の各々に供給する。
【００１４】
アドレス遷移検出部２は、ｎビットの内部アドレスデータＬＡＤによって示されるアドレスが他のアドレスに遷移したか否かを検出し、遷移したことを検出した場合に論理レベル１となるパルス波形を有するアドレス遷移検出信号ＡＴＤを生成し、これをロウ・カラム制御部５及びプリチャージ指令信号生成部２０の各々に供給する。
【００１５】
ロウ・カラム制御部５は、アドレス遷移検出信号ＡＴＤに応じて、後述するメモリセルアレイ７のワード線ＷＬを活性化させるべきロウイネーブル信号ＲＥを生成してこれをロウデコーダ３に供給する。又、ロウ・カラム制御部５は、アドレス遷移検出信号ＡＴＤに応じて、メモリセルアレイ７のビット線ＢＬを活性化させるべきカラムイネーブル信号ＣＥを生成してこれをカラムデコーダ４に供給する。更に、ロウ・カラム制御部５は、アドレス遷移検出信号ＡＴＤに応じて、後述するセンスアンプ８を活性化させるべきセンスアンプイネーブル信号ＳＥを生成し、これをセンスアンプ８に供給する。ロウデコーダ３は、ロウイネーブル信号ＲＥに応じて、上記した内部アドレスデータＬＡＤによって示されるアドレスに対応したワード線を求め、このワード線を活性化させるべきワード線駆動信号をメモリセルアレイ７に供給する。
【００１６】
メモリセルアレイ７は、行方向において夫々伸張して形成されている複数のワード線ＷＬと、列方向において夫々伸張して形成されている複数のビット線ＢＬとの各交叉部に、例えば１トランジスタ及び１キャパシタを含むメモリセルが配置されてなる。カラムデコーダ４は、カラムイネーブル信号ＣＥに応じて、上記内部アドレスデータＬＡＤによって指定されたビット線を求め、このビット線を選択させるべきカラム選択信号をメモリセルアレイ７に供給する。
【００１７】
プリチャージ指令信号生成部２０は、アドレス遷移検出信号ＡＴＤに応じて、このＡＴＤによるアドレス遷移検出時点から所定の遅延期間だけ遅延させたパルス波形を有するプリチャージ指令信号ＤＩＳを生成し、これをプリチャージ部６に供給する。尚、プリチャージ指令信号生成部２０は、入力パッドＰを介して外部設定された遅延期間延長信号ＡＴＸに基づきその遅延期間を延長する。
【００１８】
プリチャージ部６は、上記プリチャージ指令信号ＤＩＳに応じて、メモリセルアレイ７のビット線ＢＬの電位を所定電位にプリチャージする。 この際、上記したカラム選択信号によって選択されたビット線ＢＬがプリチャージされる。 
【００１９】
センスアンプ８は、上記センスアンプイネーブル信号ＳＥに応じて、メモリセルアレイ７に形成されている複数のビット線ＢＬ各々の内で、上記カラム選択信号によって選択されたビット線ＢＬの電位をセンス・増幅してデータバスＢＵＳ上に送出する。これにより、センスアンプ８は、上記ロウイネーブル信号ＲＥに応じて活性化されたワード線に接続されているメモリセル各々に書き込まれているデータをデータバスＢＵＳ上に読み出すのである。又、センスアンプ８は、後述する入出力バッファ９を介してデータバスＢＵＳに送出されたデータをビット線ＢＬ経由でメモリセル７に書き込む。入出力バッファ９は、入出力パッドＰＱを介して外部から供給されたｍビット（ｍは２以上の整数）のデータＤＤを取り込み、これをデータバスＢＵＳを介してセンスアンプ８に供給する。又、入出力バッファ９は、センスアンプ８を介してメモリセルアレイ７から読み出されたデータバスＢＵＳ上のデータをデータＤＤとして、入出力パッドＰＱを介して外部に送出する。
【００２０】
以上の如き構成により、図１に示す半導体メモリにおいては、外部から供給されたデータＤＤを、入出力バッファ９、センスアンプ８及びビット線ＢＬを介してメモリセル７内における上記アドレスデータＡＤにて示されるアドレスに属するメモリセルに書き込む。又、メモリセル７内における上記アドレスデータＡＤにて示されるアドレスに属するメモリセルに記憶されているデータを、ビット線ＢＬ、センスアンプ８及び入出力バッファ９を介して読み出す。
【００２１】
次に、かかる半導体メモリにおけるデータの読み出し動作時において、アドレスデータＡＤが次のアドレスに変化する度に実施されるプリチャージの開始タイミングについて説明する。
【００２２】
図２は、プリチャージを実行させる為のプリチャージ指令信号ＤＩＳを生成するプリチャージ指令信号生成部２０の内部構成の一例を示す図である。
【００２３】
図２において、基準遅延パルス生成部２１は、図３に示すように、アドレス遷移検出信号ＡＴＤに応じて、所定の基準遅延期間Ｔ１と同一パルス幅を有するパルスを生成し、これを基準遅延パルス信号ＯＲＧとして遅延期間調整部２２に供給する。
【００２４】
遅延期間調整部２２は、アドレス遷移検出時点からプリチャージの実行タイミングまでの遅延期間に対してその遅延期間の非延長を表す論理レベル０の遅延期間延長信号ＡＴＸが供給されている場合には、図３に示す如く、基準遅延期間Ｔ１と同一パルス幅を有するパルス列からなる上記基準遅延パルス信号ＯＲＧをそのまま遅延パルス信号ＤＬとしてプリチャージ指令送出部２３に供給する。一方、遅延期間の延長を表す論理レベル１の遅延期間延長信号ＡＴＸが供給されている場合には、遅延期間調整部２２は、上記基準遅延パルス信号ＯＲＧにおける各パルスのパルス幅を、基準遅延期間Ｔ１よりも大なる拡張遅延期間Ｔ２に拡張したものを遅延パルス信号ＤＬとしてプリチャージ指令送出部２３に供給する。すなわち、遅延期間調整部２２は、遅延期間延長信号ＡＴＸに応じて、アドレス遷移検出時点からプリチャージの実行タイミングまでの遅延期間を、基準遅延期間Ｔ１及びこのＴ１よりも長い拡張遅延期間Ｔ２の２段階で調整するのである。
【００２５】
プリチャージ指令送出部２３は、遅延パルス信号ＤＬにおける各パルスの後縁部のタイミングにて所定パルス幅のパルスを生成し、これをプリチャージ指令信号ＤＩＳとしてプリチャージ部６に供給する。すなわち、プリチャージ指令送出部２３は、論理レベル０の遅延期間延長信号ＡＴＸが供給されている場合には、図３に示す如く、アドレス遷移検出信号ＡＴＤによるアドレス遷移検出時点から基準遅延期間Ｔ１だけ遅延したタイミングでパルスＰＬ１を生成し、かかるパルスＰＬ１からなるプリチャージ指令信号ＤＩＳをプリチャージ部６に供給する。一方、論理レベル１の遅延期間延長信号ＡＴＸが供給されている場合には、プリチャージ指令送出部２３は、アドレス遷移検出信号ＡＴＤによるアドレス遷移検出時点から拡張遅延期間Ｔ２だけ遅延したタイミングで図３に示す如きパルスＰＬ２を生成し、かかるパルスＰＬ２からなるプリチャージ指令信号ＤＩＳをプリチャージ部６に供給する。
【００２６】
かかる構成により、プリチャージ指令信号生成部２０は、入力パッドを介して外部設定された遅延期間延長信号ＡＴＸが遅延期間の非延長を表す場合には、図３に示す如き、アドレス遷移検出時点から基準遅延期間Ｔ１だけ遅延したパルスＰＬ１からなるプリチャージ指令信号ＤＩＳを生成する。一方、かかる遅延期間延長信号ＡＴＸが遅延期間の延長を表す場合には、アドレス遷移検出時点から、基準遅延期間Ｔ１よりも遅延期間が長い拡張遅延期間Ｔ２だけ遅延したパルスＰＬ２からなるプリチャージ指令信号ＤＩＳを生成する。この際、プリチャージ部６は、図３に示す如きプリチャージ指令信号ＤＩＳにおけるパルスＰＬ１又はＰＬ２の供給期間に亘り、その時点で供給されているアドレスデータＡＤに対応したビット線ＢＬに対してプリチャージを行う。
【００２７】
すなわち、プリチャージ指令信号生成部２０は、アドレス遷移検出時点から所定の遅延期間経過したときにビット線ＢＬをプリチャージさせるべきプリチャージ指令信号ＤＩＳを生成するにあたり、その遅延期間を、遅延期間延長信号ＡＴＸに基づいて調整できるようにしているのである。
【００２８】
ここで、アドレスデータＡＤにおけるアドレススキュー期間が長い場合に、図３に示す如きアドレス遷移検出時点から基準遅延期間Ｔ１だけ遅延したパルスＰＬ１からなるプリチャージ指令信号ＤＩＳでプリチャージを実行すると、前述した如きカップリングノイズが発生する虞がある。
【００２９】
例えば、図３に示すように、アドレスデータＡＤが”Ａ１”から”Ａ２”に遷移する際に比較的長いアドレススキュー期間ＴＳＱ１が生じる基板のＲＡＭとして、本半導体メモリを用いる場合に、遅延期間の非延長を表す論理レベル０の遅延期間延長信号ＡＴＸを外部から設定するとする。かかる論理レベル０の遅延期間延長信号ＡＴＸに応じて、図３に示す如きパルスＰＬ１からなるプリチャージ指令信号ＤＩＳでプリチャージが実施されることになる。この際、プリチャージ指令信号ＤＩＳにおけるパルスＰＬ１は、図３に示すように、アドレススキュー期間ＴＳＱ１から、アドレスデータＡＤが”Ａ２”の状態にある時点にまで跨っている。これにより、先ず、アドレススキュー期間ＴＳＱ１において変動して表れる不定アドレス群に対応したビット線ＢＬの各々で順次プリチャージが実施され、引き続きアドレス”Ａ２”に対応したビット線ＢＬでプリチャージが実施されることになる。この際、不定アドレス群に対応したビット線ＢＬ各々の内で、アドレス”Ａ２”に対応したビット線ＢＬに隣接するものが存在する場合には、不定アドレスに対応したビット線ＢＬを介したセルの復帰動作に伴いカップリングノイズが発生し、誤ったデータ読み出しが為される虞が生じる。
【００３０】
そこで、このような不具合を回避する為に、アドレス遷移検出時点からプリチャージ実行タイミングまでの遅延期間を延長することを表す論理レベル１の遅延期間延長信号ＡＴＸを入力パッドを介して供給する。例えば、遅延期間延長信号ＡＴＸの入力パッドＰに、論理レベル１に対応した第１電圧を固定供給するのである。この際、プリチャージ指令送出部２３は、アドレス遷移検出時点から上記基準遅延期間Ｔ１よりも長い拡張遅延期間Ｔ２だけ遅延したパルスＰＬ２からなるプリチャージ指令信号ＤＩＳをプリチャージ部６に供給するようになる。これにより、図３に示す如く、アドレスデータＡＤが完全に”Ａ２”の状態に遷移してからプリチャージ指令信号ＤＩＳにおけるパルスＰＬ２が表れることになるので、アドレススキュー期間中の不定アドレスに対応したビット線へのプリチャージが防止され、アドレス”Ａ２”に対応したビット線ＢＬのみにプリチャージが実施されるようになる。よって、不定アドレスに対応したビット線、及び次のアドレスに対応したビット線が順次プリチャージされてしまうことに起因するカップリングノイズが防止され、データ読み出しが正しく為されるようになるのである。
【００３１】
尚、アドレスデータＡＤにおけるアドレススキュー期間が短い基板のＲＡＭとして本半導体メモリを用いる場合には、前述した如き不具合が生じる虞は無い。そこで、アドレス遷移検出時点から基準遅延期間Ｔ１だけ遅延したパルスＰＬ１からなるプリチャージ指令信号ＤＩＳに応じてプリチャージを実行させるべく、遅延期間の非延長を表す論理レベル０の遅延期間延長信号ＡＴＸを外部から供給する。例えば、遅延期間延長信号ＡＴＸの入力パッドＰに、論理レベル０に対応した電圧を固定印加するのである。これにより、アドレスアクセスタイムの短縮を図ることが可能となる。
【００３２】
このように、上記実施例による半導体メモリによれば、入力パッドを介した外部設定により、アドレススキュー期間が短い情報処理システムが構築されている基板のみならず、アドレススキュー期間が長い情報処理システムが構築されている基板に搭載しても、誤動作することなくデータの読み出しを行うことが可能となる。
【００３３】
尚、上記実施例では、半導体メモリの入力パッドＰを介して設定された遅延期間延長信号ＡＴＸによって、アドレス遷移検出時点からプリチャージの実行タイミングまでの遅延期間を延長するか否かを設定するようにしているが、このような設定を半導体メモリ内部に設けたヒューズ素子によって行うようにしても良い。
【００３４】
図４は、かかる点に鑑みて為されたプリチャージ指令信号生成部２０の内部構成を示す図である。
【００３５】
図４に示されるプリチャージ指令信号生成部２０では、ヒューズ素子２５を新たに設けた点を除く他の構成は図２に示すものと同一である。ただし、遅延期間延長信号ＡＴＸ  を外部から入力する為の入力パッドＰが不要となる。
【００３６】
以下にヒューズ素子２５による動作を中心に図４に示されるプリチャージ指令信号生成部２０の動作を説明する。
【００３７】
ヒューズ素子２５は、例えば、そのヒューズが切断されていない場合には、上記した遅延期間の非延長を表す所定の低電圧を有する遅延期間延長信号ＡＴＸを遅延期間調整部２２に供給する。一方、ヒューズが切断されている場合には、ヒューズ素子２５は、遅延期間の延長を表す所定の高電圧を有する遅延期間延長信号ＡＴＸを遅延期間調整部２２に供給する。
【００３８】
これにより、図４に示される構成を有するプリチャージ指令信号生成部２０は、ヒューズ素子２５から上記した所定の低電圧が供給されている場合には、アドレス遷移検出時点から基準遅延期間Ｔ１だけ遅延したパルスＰＬ１からなるプリチャージ指令信号ＤＩＳを生成する。一方、ヒューズ素子２５から上記した所定の高電圧が供給されている場合には、プリチャージ指令信号生成部２０は、アドレス遷移検出時点から拡張遅延期間Ｔ２（Ｔ１＜Ｔ２）だけ遅延したパルスＰＬ２からなるプリチャージ指令信号ＤＩＳを生成する。
【００３９】
すなわち、アドレススキュー期間が長い情報処理システムが構築されている基板に、図４に示すプリチャージ指令信号生成部２０を備えた半導体メモリを搭載する場合には、ヒューズ素子２５のヒューズを予め切断しておく。一方、アドレススキュー期間が短い情報処理システムが構築されている基板に搭載する場合には、ヒューズ素子２５のヒューズに対する切断は行わず、そのまま使用する。
【００４０】
かかる構成を採用することにより、アドレス遷移検出時点からプリチャージの実行タイミングまでの遅延期間を延長するか否かを外部設定する為の入力パッドが不要となり、その入力パッドに対するワイヤボンディング処理も不要となるので、図２に示す構成を採用した場合に比して製造コストを低下させることが可能となる。
【００４１】
又、かかるヒューズ素子２５に代わりに、メモリセルヒューズを用いるようにしても良い。
【００４２】
図５は、かかる点に鑑みて為されたプリチャージ指令信号生成部２０の内部構成を示す図である。
【００４３】
図５に示されるプリチャージ指令信号生成部２０では、図４に示されるヒューズ素子２５に代わりセルヒューズ２６及びセルヒューズ読出部２７を採用した点を除く他の構成は図４に示すものと同一である。よって、以下にセルヒューズ２６及びセルヒューズ読出部２７の動作を中心にその動作を説明する。
【００４４】
セルヒューズ２６には、アドレス遷移検出時点からプリチャージの実行タイミングまでの遅延期間を延長するか否かを表すビット情報が予め書き込まれている。セルヒューズ読出部２７は、セルヒューズ２６に書き込まれているビット情報を読み取り、これが遅延期間の非延長を表す場合には所定の低電圧を有する遅延期間延長信号ＡＴＸを遅延期間調整部２２に供給する。一方、かかるビット情報が遅延期間の延長を表す場合には、セルヒューズ読出部２７は、所定の高電圧を有する遅延期間延長信号ＡＴＸを遅延期間調整部２２に供給する。
【００４５】
すなわち、アドレススキュー期間が短い情報処理システムが構築されている基板に、図５に示すプリチャージ指令信号生成部２０を備えた半導体メモリを搭載する場合には、遅延期間の非延長を表す例えば論理レベル０のビット情報を予めセルヒューズ２６に書き込んでおく。一方、アドレススキュー期間が長い情報処理システムが構築されている基板に搭載する場合には、遅延期間の延長を表す例えば論理レベル１のビット情報を予めセルヒューズ２６に書き込んでおく。
【００４６】
かかる構成を採用することにより、図４に示す構成を採用した場合と同様に、遅延期間を延長するか否かを外部から指定する為の入力パッドが不要となるので、図２に示す構成を採用した場合に比して製造コストを低下させることが可能となる。
【００４７】
尚、上記した遅延期間調整部２２では、遅延期間延長信号ＡＴＸに応じて、アドレス遷移検出時点からプリチャージの実行タイミングまでの遅延期間を、基準遅延期間Ｔ１及び拡張遅延期間Ｔ２の２段階で調整するようにしているが、ｍ個（ｍ：３以上の整数）の夫々異なる遅延期間によって、ｍ段階で調整を行うようにしても良い。この際、その遅延期間の延長度合いに対応させたｍ値の遅延期間延長信号ＡＴＸを設定する。
【符号の説明】
【００４８】
２            アドレス遷移検出部
６            プリチャージ部
７            メモリセルアレイ
２０          プリチャージ指令信号生成部
２１          基準遅延パルス生成部  
２２          遅延期間調整部
２３          プリチャージ指令送出部
２５          ヒューズ素子
２６          セルヒューズ
【図１】
0005529661.tif 000002
【図２】
0005529661.tif 000003
【図３】
0005529661.tif 000004
【図４】
0005529661.tif 000005
【図５】
0005529661.tif 000006