(57)【特許請求の範囲】
【請求項１】
負荷とそれを駆動するための駆動信号、及び前記駆動信号とは別のバラツキを検出するためのバラツキ検出信号を生成し、供給する駆動信号生成手段と、
前記駆動信号と前記バラツキ検出信号とを同一のＩＣを介して供給するバッファ手段と、
前記駆動信号生成手段で生成された、前記駆動信号以外の２信号のバラツキを検出するバラツキ検出手段と、
前記バラツキ検出手段で検出された信号バラツキを前記駆動信号生成手段にフィードバックするフィードバック手段と、を備え、
前記駆動信号生成手段は、フィードバックされたバラツキ情報としての駆動信号以外の２信号の電位差を基に前記負荷の入力端でＨ期間及びＬ期間におけるデューティー比のバラツキをより小さくするように、駆動信号の立上がり位置及び立下がり位置を制御する位相制御手段を備えることを特徴とする負荷駆動装置。
【請求項２】
前記駆動信号以外の２信号は、前記駆動信号と同一の前記バッファ手段を介した信号と、介していない信号であることを特徴とする請求項１記載の負荷駆動装置。
【請求項３】
前記バラツキ検出手段は、前記２信号の電位差を検出することを特徴とする請求項２に記載の負荷駆動装置。
【請求項４】
前記バラツキ検出信号及び前記バラツキ検出手段は、１つの前記バッファ手段につき１つずつ所有することを特徴とする請求項１から３のいずれか１項に記載の負荷駆動装置。
【請求項５】
前記位相制御手段は、複数の遅延素子及び位相セレクタ、位相比較器からなるＤＬＬで構成されることを特徴とする請求項１から４のいずれか１項に記載の負荷駆動装置。
【請求項６】
前記バラツキ検出手段は、前記駆動信号生成手段の内部で構成されることを特徴とする請求項１又は３、４に記載の負荷駆動装置。
【請求項７】
タイミング制約の厳しい前記駆動信号同士を、同一の前記バッファ手段を介して供給する構成であることを特徴とする請求項１から６のいずれか１項に記載の負荷駆動装置。
【請求項８】
前記駆動信号と同一の前記バッファ手段を介して供給される前記バラツキ検出信号は、バッファ出力後分圧されることを特徴とする請求項１から７のいずれか１項に記載の負荷駆動装置。
【請求項９】
前記駆動信号と同一の前記バッファ手段を介して供給される前記バラツキ検出信号は、バッファ出力後レベルシフト素子により論理レベルを変換することを特徴とする請求項１から７のいずれか１項に記載の負荷駆動装置。
【請求項１０】
前記負荷は、イメージセンサであることを特徴とする請求項１から９のいずれか１項に記載の負荷駆動装置。
【請求項１１】
請求項１０に記載の負荷駆動装置を備えたことを特徴とする負荷駆動回路。
【請求項１２】
請求項１１に記載の負荷駆動回路を備えたことを特徴とする画像読取装置。
【請求項１３】
請求項１２に記載の画像読取装置を備えたことを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像読取装置（スキャナ）、及び、該画像読取装置を備えた画像形成装置（複写機、ＭＦＰ、ＰＰＣ）におけるセンサ（ＣＣＤ）の高速駆動技術に関する。
【背景技術】
【０００２】
画像読取装置としてのスキャナは、原稿からの反射光を取得し、センサ基板（ＳＢＵ）内に配置されたＣＣＤで光電変換し電気信号に変えることで原稿を読み取る。
【０００３】
ＳＢＵは主に、原稿からの反射光を光電変換するＣＣＤ、ＣＣＤからの出力信号に種々のアナログ処理を施すＡＦＥ（Analog-Front-End）、ＣＣＤ又はＡＦＥを駆動するための駆動信号を発生するタイミングジェネレータ（ＴＧ、Timing-Generator）、ＣＣＤを駆動するＣＣＤドライバで構成される。
【０００４】
ＴＧで生成されたＣＣＤ駆動信号は、ＣＣＤドライバを介してＣＣＤに入力されるが、ＣＣＤを駆動するためには、ＣＣＤ入力端において任意の２信号間の信号タイミングを一定期間以上確保しなければいけないといったように、単一又は２信号間における様々なタイミング制約を満足する必要がある。
【０００５】
しかし、ＣＣＤ駆動を高速にするにつれ、タイミング制約を満足することが困難となる。これは、ＣＣＤドライバでの入出力遅延や、抵抗/容量の公差、伝送線路の寄生成分（抵抗／容量／インダクタ成分）、ＣＣＤの端子容量など、回路上に多数のバラツキ要因が存在しているためである。特にＣＣＤドライバの立上り／立下り特性のバラツキにより、駆動信号の立上りエッジと立ち下がりエッジでＣＣＤドライバの入出力遅延時間がばらつくことや、それによりＣＣＤ駆動信号のＨ／Ｌ期間のデューティー比がばらつくことが大きな問題となる。ＣＣＤ駆動回路はこれらバラツキが要因ワーストとなった場合でも、タイミング制約を全て満足できるようにマージンを持たせて設計しなければならないが、高速化によってそのタイミングマージンが取れなくなる。
【０００６】
上記問題に対応する技術としては、ＣＣＤに入力している駆動信号をＴＧにフィードバックし、それにより任意の信号の遅延（位相）を制御する構成とすることで、各バラツキ要因を最小限にし、ＣＣＤの高速駆動を可能にすることができる技術が既に知られている。
【０００７】
関連する技術として、ＣＣＤ駆動信号のタイミングスキューなどのばらつき要因を最低限にする目的で、駆動信号を発生して出力する駆動信号発生手段と、駆動信号発生手段から負荷に出力される駆動信号を駆動信号発生手段にフィードバックするフィードバック手段と、を備え、駆動信号発生手段は、フィードバックされた駆動信号に基づいて遅延を制御した駆動信号を発生して出力する構成が開示されている。これにより、ＣＣＤ駆動信号のタイミングスキューなどのばらつき要因を最低限にする（特許文献１参照）。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、今までの技術は、信号の遅延差を検出するためのフィードバック回路が駆動信号に直接つながっていることにより余分な負荷が増え、フィードバック回路の寄生成分などにより駆動信号に影響を与え、特に負荷の軽い信号では、遅延差バラツキを制御しても、ＣＣＤ入力端での信号タイミングは結局ばらついてしまい最適にできないという問題があった。
【０００９】
本発明の目的は、ＣＣＤドライバ入出力での駆動信号の遅延バラツキ、Ｈ／Ｌ期間のデューティーのバラツキを最小限にし、ＣＣＤ入力端での信号タイミングを最適にすることにより、ＣＣＤ高速駆動を可能とする負荷駆動装置、負荷駆動回路、画像読取装置および画像形成装置を提供することにある。
【課題を解決するための手段】
【００１０】
請求項１記載の発明は、負荷とそれを駆動するための駆動信号、及び駆動信号とは別のバラツキを検出するためのバラツキ検出信号を生成し、供給する駆動信号生成手段と、駆動信号とバラツキ検出信号とを同一のＩＣを介して供給するバッファ手段と、駆動信号生成手段で生成された、駆動信号以外の２信号のバラツキを検出するバラツキ検出手段と、バラツキ検出手段で検出された信号バラツキを駆動信号生成手段にフィードバックするフィードバック手段と、を備え、駆動信号生成手段は、フィードバックされたバラツキ情報としての駆動信号以外の２信号の電位差を基に負荷の入力端でＨ期間及びＬ期間におけるデューティー比のバラツキをより小さくするように、駆動信号の立上がり位置及び立下がり位置を制御する位相制御手段を備えることを特徴とする。
【発明の効果】
【００２１】
本発明によれば、ＣＣＤ駆動信号に影響を与えることなく、ＣＣＤドライバ入出力での駆動信号の遅延バラツキ、Ｈ／Ｌ期間のデューティーのバラツキを最小限にし、ＣＣＤ入力端での信号タイミングを最適にすることができる。ＣＣＤ駆動信号の他に、駆動信号のバラツキを検出するための信号（ref_clk）を設け、駆動信号と同一のＣＣＤドライバを介す構成としref_clkのＣＣＤドライバ入力と出力でバラツキを検出し、バラツキに応じてタイミングジェネレータでの駆動信号の位相設定を制御することにより、駆動信号に影響を与えることなく、信号タイミングのバラツキを最小限にすることができるからである。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施の形態におけるＳＢＵでの信号の流れをについて説明する図である。
【図２】本発明の実施の形態におけるＣＣＤ駆動信号のタイミング制約について説明する図である。
【図３】本発明の実施の形態におけるＣＣＤドライバ入出力での遅延バラツキ、Ｈ／Ｌ期間バラツキについて説明する図である。
【図４】本発明の実施の形態における構成について説明する図である。
【図５】本発明の実施の形態におけるバラツキ検出手段の構成について説明する図である。
【図６】本発明の実施の形態におけるバラツキ検出の方法について説明する図である。
【図７】本実施の形態による効果について説明する図である。
【図８】複数のＣＣＤドライバが存在するときの構成について説明する図である。
【図９】図８の構成の効果について説明する図である。
【図１０】位相制御部の構成について説明する図である。
【図１１】位相セレクタの動作について説明する図である。
【図１２】位相セレクタでの位相変化について説明する図である。
【図１３】バラツキ検出手段をＴＧ内に配置する構成について説明する図である。
【図１４】タイミング制約が厳しい信号を同一のＣＣＤドライバを介して供給する構成について説明する図である。
【図１５】ＣＣＤドライバ出力のref（２）を分圧する構成について説明する図である。
【図１６】ref（２）の信号レベルを変換するレベルシフト素子を挿入する構成について説明する図である。
【発明を実施するための形態】
【００２３】
図１は、ＳＢＵでの信号の流れをについて説明する図である。
【００２４】
スキャナは、原稿からの反射光を取得し、センサ基板（ＳＢＵ）内に配置されたＣＣＤで光電変換し電気信号に変えることで原稿を読み取る（図示せず）。その中でＳＢＵは主に、原稿からの反射光を光電変換するＣＣＤ、ＣＣＤからの出力信号に種々のアナログ処理を施すＡＦＥ（Analog-Front-End）、ＣＣＤ又はＡＦＥを駆動するための駆動信号を発生するタイミングジェネレータ（ＴＧ、Timing-Generator）、ＣＣＤを駆動するＣＣＤドライバで構成される。
【００２５】
ＣＣＤおよびＡＦＥの駆動に必要な駆動信号（ＣＣＤ＿ＣＬＫ、ＡＦＥ＿ＣＬＫ）、及び、各種ゲート信号（ＧＡＴＥ）は、ＴＧで生成され、ＣＣＤやＡＦＥに入力される。ＴＧで生成されたＣＣＤ駆動信号は、ＣＣＤドライバを介してＣＣＤに供給し、ＣＣＤは原稿からの反射光を光電変換しアナログ電気信号として出力する。出力されたアナログ電気信号は、バッファ回路（エミッタフォロワ回路で構成される）を介してコンデンサにより交流結合され、ＡＦＥに入力される。ＡＦＥでは、クランプ部によって基準黒レベルがＡＦＥの内部基準電圧に補正され、サンプル・ホールド部で画像信号がサンプリングされ、増幅部で増幅された後、A/D変換部でデジタル画像データとして出力される（図示せず）。
【００２６】
図２は、ＣＣＤ駆動信号のタイミング制約について説明する図である。
【００２７】
ＴＧで生成されたＣＣＤ駆動信号は、ＣＣＤドライバを介してＣＣＤに入力される（φ1,φ2,φ2L,RS,CP）が、各駆動信号は、図２のように単一又は２信号間でのタイミング制約が存在する。例えば、ＲＳのＨｉｇｈ期間(t5)、又は、ＲＳ↓吐ＣＰ↓(t7)には各々確保しなければならない最小値が設定されており、ＣＣＤを駆動する上では、部品のばらつきがある場合でも、これらのタイミング制約を全て満足しなければならない（t1~t4,t6,t8の規格についても同様に確保しなければならない最小値が設定されている）。
【００２８】
また、Vx1はφ1↓-φ2↑,φ1↑-φ2↓のクロスポイントに関する規格であり、所定の電圧以上でクロスポイントを確保するように制約されている。例えば、図２(ａ)でφ2↑タイミングが遅れた場合、φ1↓-φ2↑クロスポイントVx1は小さくなり、φ2↑遅延時間が大きくなるとVx1は所定の電圧以下となり制約を満足できなくなる。そのためこの制約を満足するためには、ばらついた場合でもクロスポイントが確保できるようにφ1↓-φ2↑,φ1↑とφ2↓のタイミングを揃える必要がある。φ1↓-φ2L↑,φ1↑-φ2L↓のクロスポイントVx2に関しても同様である。
【００２９】
ここで、φ1/φ2はＣＣＤイメージセンサ内のフォトダイオード（ＰＤ）で得られた信号電荷をアナログシフトレジスタ上で電荷転送を行うための転送クロックであり、φ2Lは最終段の転送クロックである。また、RSは出力段に転送されてきた信号電荷を電圧として検出するフローティングキャパシタに蓄積した信号電荷を初期状態にリセットするリセット信号であり、ＣＰはＣＣＤ出力信号の基準を任意の電圧となるように調整（クランプ）するクランプ信号である。また、上記以外に、ＰＤで得られた信号電荷を１ラインに１回アナログシフトレジスタに転送するためのシフトゲート信号があるが図示していない。
【００３０】
一方、各駆動信号はＴＧ内のクロック生成部（図示せず）にて任意のタイミング関係となるように生成される。
【００３１】
図３は、ＣＣＤドライバ入出力での遅延バラツキ、Ｈ／Ｌ期間バラツキについて説明する図である。
【００３２】
ＣＣＤ駆動を高速にするにつれ、タイミング制約を満足することが困難となる。これは、ＣＣＤドライバでの入出力遅延や、抵抗/容量の公差、伝送線路の寄生成分（抵抗／容量／インダクタ成分）、ＣＣＤの端子容量など、回路上に多数のバラツキ要因が存在しているためである。
【００３３】
図３に示すように、特にＣＣＤドライバの立上り／立下り特性のバラツキにより、駆動信号の立上りエッジでの入出力遅延時間(ta)、立ち下がりエッジでの入出力遅延時間（tb）がばらつくことや、ta,tbがばらつくことによりＣＣＤ駆動信号のＨ／Ｌ期間のデューティー比がばらつくことが大きな問題となる。
【００３４】
ＣＣＤ駆動回路はこれらバラツキ要因がワーストとなった場合でも、タイミング制約を全て満足できるようにマージンを持たせて設計しなければならないが、高速化によって特性バラツキが満足すべきタイミングに対して大きくなるために、そのタイミングマージンが取れなくなる。
【００３５】
尚、ＣＣＤドライバをバッファタイプを例として説明するが、インバータタイプでも良い。
【００３６】
図４は、本実施の形態での構成について説明する図である。
【００３７】
ＣＣＤ駆動信号とは別の２信号であるバラツキ検出用信号（ref_clk）を設け、その２信号の遅延差をバラツキ検出手段で検出し、ＴＧにある位相制御手段にフィードバックし、２信号の遅延差分ＣＣＤ駆動信号の位相を制御できる構成とする。これにより、駆動信号に影響を与えることなく、検出された２信号の遅延差分駆動信号を補正することができる。
【００３８】
ここで、図４に示すように、ＣＣＤ駆動信号とは別の２信号とは、バラツキ検出用信号（ref_clk）のＣＣＤドライバを介さない信号（ref（１））とＣＣＤドライバを介す信号（ref（２））とする。ref（１）とref（２）の遅延差をバラツキ検出手段で検出し、ＴＧの位相制御手段にフィードバックし、駆動信号を制御することにより、高速駆動の際に問題となるＣＣＤドライバの入出力での遅延バラツキや、Ｈ／Ｌ期間のデューティーバラツキを補正することができる。
【００３９】
図５は、バラツキ検出手段の構成について説明する図である。
【００４０】
バラツキ検出手段の構成は図５に示すように、バラツキ検出用信号のＣＣＤドライバを介さない信号ref（１）とＣＣＤドライバを介すref（２）をそれぞれ広域カットフィルタ（FIL）に供給し、高周波成分を除去し直流信号に変換し、それぞれの電圧の差分を検出する構成とし、その電圧の差分をＴＧにフィードバックする。
【００４１】
図６は、バラツキ検出の方法について説明する図である。
【００４２】
ＣＣＤドライバを介したバラツキ検出用信号（ref（２））は、ＣＣＤドライバを介さないバラツキ検出用信号（ref（１））と比べ、立上りエッジは立上りの入出力遅延T1、立下りエッジは立下りの入出力遅延T2、それぞれ遅延する。このとき、ref（２）のＨ期間は（T1−T2）削られることになる。このT1,T2はＣＣＤドライバのパッケージが異なれば図３のように大きくばらつくので、高速駆動の際はバラツキを含めて各信号のタイミング規格を満足することは困難とり、T1,T2のバラツキを抑制することは必須となる。
【００４３】
そこで、ref（１）、ref（２）をそれぞれ高域カットフィルタに通すと、例えばＣＣＤドライバを介さない信号ref（１）のＨ期間とＬ期間の比が１：１であれば、高域カットＦＩＬを通すことによりVcc/2の直流信号が得られる（Vccは電源電圧）。また、ＣＣＤドライバを介した信号ref（２）のＨ期間とＬ期間の比が１：２だとすると、ＦＩＬを通すことによりVcc/3の直流信号が得られることになる。この電位差Vd=（Vcc/2−Vcc/3）が電位差検出手段で検出され、ＣＣＤドライバを介すことにより削られたＨ期間（T1−T2）に対応することになる。検出された電位差Vd=（Vcc/2−Vcc/3）をＴＧの位相制御手段にフィードバックする。
【００４４】
図７は、本実施の形態による効果について説明する図である。
【００４５】
電位差検出手段で検出された電位差Vd=（Vcc/2−Vcc/3）をＴＧの位相制御手段にフィードバックし、位相制御手段では電位差Vd=（Vcc/2−Vcc/3）に対応した期間（T1−T2）、ＣＣＤ駆動信号のH期間を広げるように位相を制御する。これにより、位相制御後のＣＣＤドライバを介した後のＣＣＤ＿ＣＬＫＩは、位相制御前のＣＣＤドライバを介す
前の信号ＣＣＤ＿ｃｌｋ（１）と同一のＨ／Ｌ期間となり、ＣＣＤドライバを介すことにより生じるＨ／Ｌ期間のデューティー比のバラツキ（T1−T2のバラツキ）を実質無しにすることができる。
【００４６】
また、同一のＣＣＤドライバを介す信号同士であればT1,T2のバラツキは特性トラッキングにより、小さくなるので、ＣＣＤ＿ＣＬＫＩと同一ＣＣＤドライバを介している別の
駆動信号ＣＣＤ＿ＣＬＫＩＩとの信号間のタイミングバラツキを最小限に抑えることができ、適切なタイミングでＣＣＤに供給することができる。
【００４７】
図８は、複数のＣＣＤドライバが存在するときの構成について説明する図である。
【００４８】
図８のようにＣＣＤ駆動に際して、ＣＣＤドライバが複数個存在するときには、1つのＣＣＤドライバにつきref_clkを1信号供給し、それぞれＣＣＤドライバを介さない信号ref（１）とＣＣＤドライバを介すref（１）、バラツキ検出手段を設け、各々ＣＣＤドライバ入出力でのバラツキを検出する構成とする。ＣＣＤドライバの特性は、同一パッケージ内では特性はトラッキングし、バラツキを小さく抑えることができる。しかし、パッケージが異なると特性バラツキは大きくなり、さらにＣＣＤドライバの使用数が増えると、同一基板上にロットが異なるＣＣＤドライバが搭載される可能性もあり、その場合バラツキはさらに大きくなる。そこで、各ＣＣＤドライバにバラツキ検出用信号を設け、それぞれＣＣＤドライバを介さない信号ref（１）とＣＣＤドライバを介すref（１）を設けることにより、ＣＣＤドライバ毎に入出力での遅延バラツキや、Ｈ／Ｌ期間のデューティーバラツキを制御することができ、ＣＣＤドライバの特性バラツキに関係なく各駆動信号を適切な位相に補正することができる。
【００４９】
図９は、図８の構成の効果について説明する図である。
【００５０】
異なるパッケージのＣＣＤドライバでは、立上りエッジの入出力遅延時間（T1,T3）と立下りエッジの入出力遅延時間（T2,T3）のバラツキが大きくなり、T1−T2、T3−T4の時間も大きくばらつくことになる。図9のように、ＣＣＤドライバ入力前の駆動信号（ＣＣＤ＿ｃｌｋ（１）、ＣＣＤ＿ｃｌｋ（１））のＨ／Ｌ期間デューティーが同一であったとしても、異なるドライバを介すことによりドライバ出力後には、Ｈ／Ｌ期間のデューティーがＣＣＤ＿ｃｌｋ（１）とＣＣＤ＿ｃｌｋ（１）のように大きくばらつく場合がある。
【００５１】
そこで、図８のような構成にすることにより、ＣＣＤドライバ毎に入出力での遅延バラツキや、Ｈ／Ｌ期間のデューティーバラツキを補正することができ、パッケージの違いによるＣＣＤドライバの特性バラツキを抑制し、ＣＣＤ＿ＣＬＫＩ、ＣＣＤ＿ＣＬＫＩＩＩのように各駆動信号を適切な位相に制御することができる。
【００５２】
図１０は、位相制御部の構成について説明する図である。図１１は、位相セレクタの動作について説明する図である。図１２は、位相セレクタでの位相変化について説明する図である。
【００５３】
位相制御手段は、図１０のようなＤＬＬ（Delay-Lock-Loop）を用いることで、誤差の少ない構成にすることができる。 ＴＧ内で生成される各駆動信号（S1〜S4）をＤＬＬの基準信号としており、それと遅延素子（D）の出力との位相を位相比較器で比較し、各遅延素子の遅延を制御し、最終的に基準信号と遅延素子の出力との位相が３６０°異なる（１周期分異なる）ように調整される（位相がロックされる）。このとき、遅延素子１段当たりの遅延量Ｄは、基準信号の周期Ｔ、遅延素子の数nとすると、Ｄ＝Ｔ/n となり、遅延量Ｄは基準信号の周期Ｔと遅延素子数nのみで決まる。分解能を上げる（設定ステップを細かくする）ためには遅延素子数nを大きくすればよい。
【００５４】
また、位相セレクタにはバラツキ検出手段で検出された電圧差Vdがフィードバックされ、その電位差に応じて図１１に示すような動作を行う。例えば、図１２に示すように、遅延素子の数n=16、初期位相が立上りエッジはD（1）、立下りエッジはD（10）であったとする。バラツキ検出手段でVd=Vcc/8の電位差が検出されフィードバックされたとき、Vd=2＊Vcc/16＝Vcc/8となり立下りの位相を+2してD（12）となるように制御させる。これにより、ＣＣＤドライバの入出力でH期間のデューティーが小さくなる分を位相制御手段で補正することができる。
【００５５】
図１３は、バラツキ検出手段をＴＧ内に配置する構成について説明する図である。
【００５６】
これまでは、ＣＣＤの入出力での遅延バラツキを検出して位相を制御する構成であった。しかし、厳密には、生成された駆動信号がＴＧを出力する際にも、立上りエッジと立下りエッジの出力遅延バラツキが存在し、Ｈ／Ｌ期間のデューティーがばらつく要因となる。
【００５７】
そこで、図１３に示すようにバラツキ検出手段をＴＧ内に配置し、ＴＧで生成されるバラツキ検出用信号の内部信号（ref（１））、ＴＧから出力されＣＣＤドライバを介した信号（ref（２））をＴＧにフィードバックした信号のバラツキを検出し、位相制御を行う構成とする。これにより、ＣＣＤドライバ入出力での遅延バラツキに加え、ＴＧ出力の際の立上りエッジと立下りエッジの出力遅延バラツキも含めた遅延バラツキを検出し制御することができるので、図４に示す構成よりもさらにバラツキを小さくすることができ、ＣＣＤ入力端でのタイミングをより最適にすることができる。
【００５８】
図１４は、タイミング制約が厳しい信号を同一のＣＣＤドライバを介して供給する構成について説明する図である。
【００５９】
ここで、図２のt3〜t8のようにφ2LとRSとCPの信号間では、満足しなければならないタイミング規格が多く存在し、タイミングの制約が厳しくなりＣＣＤの高速駆動の際に課題となるケースがある。これらの駆動信号を別パッケージのＣＣＤドライバを介して供給する場合、それぞれの信号のＨ／Ｌ期間デューティーを最適に制御することができても、図９に示すＣＣＤドライバの入出力遅延時間T1とT3のバラツキが問題となりタイミング制約を満足させることができなくなる。
【００６０】
そこで、図１３に示すようにタイミング制約が厳しくなる信号（φ2L,RS,CP）は、同一のＣＣＤドライバを介する構成とする。これにより、ＣＣＤドライバの入出力遅延バラツキは同一のICでは特性トラッキングにより小さくすることができるので、タイミング制約が厳しくなる信号間のタイミング規格を満足させるのに有利になる。
【００６１】
ＴＧ出力の駆動信号の論理レベルは、ＣＣＤドライバ出力の駆動信号の論理レベルよりも低い場合がある。このとき、ＣＣＤドライバ出力のバラツキ検出用信号（ref（２））の信号レベルを、ＴＧ出力のバラツキ検出用信号（ref（１））の信号レベルに合わせる必要がある。
【００６２】
この問題に関しては、図１５に示すようにＣＣＤドライバ出力のref（２）を分圧することや、図１６のようにref（２）の信号レベルを変換するレベルシフト素子を挿入することなどで対応できる。これにより、ＴＧ出力の駆動信号の論理レベルがＣＣＤドライバ出力の駆動信号の論理レベルよりも低い場合でも、バラツキ検出手段でＣＣＤドライバ入出力での信号バラツキを検出することができる。
【００６３】
なお、上述する各実施の形態は、本発明の好適な実施の形態であり、本発明の要旨を逸脱しない範囲内において種々の変更実施が可能である。
【先行技術文献】
【特許文献】
【００６４】
【特許文献１】特開２００８−０７２３９２号公報
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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