(57)【特許請求の範囲】
【請求項１】
複合ドレイン、複合ソース及び複合ゲートを有する積層複合デバイスであって、前記積層複合デバイスは、
IV族横型トランジスタと、
前記IV族横型トランジスタの上に積層されたIII−Ｖ族トランジスタを備え、
前記IV族横型トランジスタの上面のドレイン電極が前記III−Ｖ族トランジスタの背面上のソース電極と直接接触され、前記III−Ｖ族トランジスタの前記背面は、前記IV族横型トランジスタの前記ドレイン電極上に直接積層され、
前記IV族横型トランジスタのソースが前記積層複合デバイスの上面の前記複合ソースを与えるために前記III−Ｖ族トランジスタのゲートに結合され、
前記III−Ｖ族トランジスタのドレインが前記積層複合デバイスの前記上面の前記複合ドレインを与え、
前記IV族縦トランジスタのゲートが前記積層複合デバイスの前記上面の前記複合ゲートを与え、
前記IV族横型トランジスタの基板が前記積層複合デバイスの底面にある、
積層複合デバイス。
【請求項２】
前記III−Ｖ族トランジスタがノーマリオンデバイスであり、前記積層複合デバイスがノーマリオフデバイスである、請求項１記載の積層複合デバイス。
【請求項３】
前記III−Ｖ族トランジスタが高電圧トランジスタである、請求項１記載の積層複合デバイス。
【請求項４】
前記III−Ｖ族トランジスタがIII−窒化物トランジスタである請求項１記載の積層複合デバイス。
【請求項５】
前記IV族横型トランジスタが低電圧トランジスタである、請求項１記載の積層複合デバイス。
【請求項６】
前記IV族横型トランジスタのダイ及び前記III−Ｖ族トランジスタのダイの少なくとも一つが６０μｍ未満の厚さを有する、請求項１記載の積層複合デバイス。
【請求項７】
前記IV族横型トランジスタがシリコンよりなる、請求項１記載の積層複合デバイス。
【請求項８】
前記IV族横型トランジスタの前記ソースが前記III−Ｖ族トランジスタの前記ゲートに少なくとも一つのボンドワイヤにより結合されている、請求項１記載の積層複合デバイス。
【請求項９】
複合デバイスパッケージであって、前記複合デバイスパッケージは
第１のアクティブダイ内にIV族横型トランジスタを備え、
第２のアクティブダイ内に前記IV族横型トランジスタの上に積層されたIII−Ｖ族トランジスタを備え、前記第１のアクティブダイの側面積が前記第２のアクティブダイの側面積より大きく、
前記IV族横型トランジスタのドレイン電極が前記III−Ｖ族トランジスタの背面上のソース電極と直接接触され、前記III−Ｖ族トランジスタの前記背面は、前記IV族横型トランジスタの前記ドレイン電極上に直接積層され、
前記IV族横型トランジスタのソースが前記複合デバイスパッケージの上面の複合ソースを与えるために前記III−Ｖ族トランジスタのゲートに結合され、
前記III−Ｖ族トランジスタのドレインが前記複合デバイスパッケージの上面の複合ドレインを与え、
前記IV横型トランジスタのゲートが前記複合デバイスパッケージの前記上面の複合ゲートを与え、
前記IV族横型トランジスタの基板が前記複合デバイスパッケージの底面にある、
複合デバイスパッケージ。
【請求項１０】
前記III−Ｖ族トランジスタがノーマリオンデバイスであり、前記III−Ｖ族トランジスタ及び前記IV族横型トランジスタからなる複合デバイスがノーマリオフデバイスである、請求項９記載の積層複合デバイス。
【請求項１１】
前記III−Ｖ族トランジスタが高電圧トランジスタであり、前記IV族横型トランジスタが低電圧トランジスタである、請求項９記載の積層複合デバイス。
【請求項１２】
前記III−Ｖ族トランジスタはIII−窒化物トランジスタである、請求項９記載の複合デバイスパッケージ。
【請求項１３】
前記第１のアクティブダイ及び前記第２のアクティブダイの少なくとも一つが６０μｍ未満の厚さを有する、請求項９記載の積層複合デバイス。
【請求項１４】
前記IV族横型トランジスタがシリコンよりなる、請求項９記載の複合デバイスパッケージ。
【請求項１５】
前記IV族横型トランジスタの前記ソースが前記III−Ｖ族トランジスタの前記ゲートに少なくとも一つのボンドワイヤにより結合されている、請求項９記載の積層複合デバイス。
【請求項１６】
複合ドレイン、複合ソース及び複合ゲートを有する積層複合デバイスであって、前記積層複合デバイスは、
シリコン横型ＦＥＴと、
前記シリコン横型ＦＥＴの上に積層されたIII−窒化物トランジスタを備え、
前記シリコン横型ＦＥＴの上面のドレイン電極が前記III−窒化物トランジスタの背面上のソース電極と直接接触され、前記III−窒化物トランジスタの前記背面は、前記シリコン横型ＦＥＴの前記ドレイン電極上に直接積層され、
前記シリコン横型ＦＥＴの上面のソースが前記積層複合デバイスの底面の前記複合ソースを与えるために前記III−窒化物トランジスタのゲートに結合され、
前記III−窒化物トランジスタのドレインが前記積層複合デバイスの上面の前記複合ドレインを与え、
前記シリコン横型ＦＥＴのゲートが前記積層複合デバイスの前記上面の前記複合ゲートを与え、
前記シリコン横型トランジスタの基板が前記積層複合デバイスの底面にある、
積層複合デバイス。
【請求項１７】
前記III−Ｖ族トランジスタがノーマリオンデバイスであり、前記積層複合デバイスがノーマリオフデバイスである、請求項１６記載の積層複合デバイス。
【請求項１８】
前記III−窒化物トランジスタが高電圧トランジスタであり、前記シリコン横型ＦＥＴが低電圧トランジスタである、請求項１６記載の積層複合デバイス。
【請求項１９】
前記III−窒化物トランジスタが窒化ガリウム（ＧａＮ）からなる、請求項１５記載の積層複合デバイス。
【請求項２０】
前記IV族横型トランジスタの前記ソースが前記III−Ｖ族トランジスタの前記ゲートに少なくとも一つのボンドワイヤにより結合されている、請求項１６記載の積層複合デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、「Group III-Nitride and Group IV Composite Devices」の名称で２０１１年４月１１日に出願された同時継続仮出願番号第６１／４７３，９０７号の優先権の利益を主張する。この同時継続仮出願の開示内容は参照することにより本出願に全て組み込まれる。
【背景技術】
【０００２】
定義
本明細書で使用される、用語「III−Ｖ族」は少なくとも一つのIII族元素と少なくとも一つのＶ族元素を含む化合物半導体を言う。例えば、III−Ｖ族半導体は、III−窒化物半導体の形を取り得る。「III−窒化物」又は「III−Ｎ」は窒素とアルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）及びボロン（Ｂ）などの少なくとも一つのIII族元素を含む化合物半導体を言い、これらに限定されないが、例えば窒化アルミニウムガリウム（ＡｌｘＧａ(1-x)Ｎ、窒化インジウムガリウムＩｎｙＧａ(1-y)Ｎ、窒化アルミニウムインジウムガリウムＡｌxＩｎｙＧａ(1-x-y)Ｎ、窒化ガリウム砒化リン化窒化物（ＧａＡｓａＰｂＮ(1-a-b)）、砒化リン化窒化アルミニウムインジウムガリウム（ＡｌｘＩｎｙＧａ(1-x-y)ＡｓａＰｂＮ(1-a-b)）などの合金を含む。また、III―窒化物は一般に、これらに限定されないが、Ｇａ極性、Ｎ極性、半極性又は無極性の結晶方位を含む任意の極性に関連する。また、III−窒化物材料はウルツ鉱、閃亜鉛鉱又は混晶ポリタイプも含み、単結晶、単結晶構造、多結晶構造又は非晶質構造を含み得る。
【０００３】
また、本明細書で使用される、用語「IV族」はシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）及び炭素（Ｃ）を含む少なくとも一つのIV族の元素を含み、例えばシリコンゲルマニウム（ＳｉＧｅ）及び炭化シリコン（ＳｉＣ）などの化合物半導体も含む。また、IV族は歪化されたIV族材料を生成するためにIV族元素の２つ以上の層又はIV族元素のドーピングを含む半導体材料も指し、例えばシリコンオンインシュレータ（ＳＯＩ）、酸素注入分離基板（ＳＩＭＯＸ）及びシリコンオンサファイヤ（ＳＯＳ）などの複合基板も含み得る。
【０００４】
発明の背景
高電力及び高性能回路の用途には、多くの場合、砒化ガリウム（ＧａＮ）電界効果トランジスタ（ＦＥＴ）及び高移動度電子トランジスタ（ＨＥＭＴ）などのIII−窒化物トランジスタが高い効率及び高電圧動作のために望ましい。更に、高性能の複合スイッチングデバイスを生成するために、多くの場合、このようなIII−窒化物トランジスタはシリコンＦＥＴなどの他のＦＥＴと組み合わせるのが望ましい。
【０００５】
ノーマリオフ特性のパワーデバイスが望ましい消費電力管理用途においては、デプリーションモード（ノーマリオン）のIII−窒化物トランジスタを低電圧（ＬＶ）又は中電圧（ＭＶ）のIV族半導体トランジスタ（例えばシリコンＦＥＴ）と組み合わせてエンハンスメントモード（ノーマリオフ）複合パワーデバイスを生成することができる。しかし、III−窒化物トランジスタをシリコンＦＥＴと組み合わせる従来のパッケージング技術は多くの場合III−窒化物デバイスにより与えられる効果を相殺する。例えば、従来のパッケージ設計は、ダイレクトボンド銅（ＤＢＣ）基板又はリードフレーム上のセラミック基板などのセラミックベース基板を用いて実現される共通の支持表面上に個別のコンポーネントを並置することができる。このような並置構成は複合パワーデバイスの電流通路の寄生のインダクタンス及び抵抗を不所望に増大し、パッケージの放熱要件も増大する。更に、共通基板上におけるデバイスの並置はパッケージのフォームファクタ並びに製造コストを不所望に増大する。
【発明の概要】
【０００６】
本発明は、少なくとも一つの図に示され且つ又少なくとも一つの図と関連して十分に説明され且つ特許請求の範囲に完全に記載されているような、III−Ｖ族トランジスタ及びIV族横型トランジスタを含む積層複合デバイスを目的とするものである。
【図面の簡単な説明】
【０００７】
【図１】複合デバイスの一つの模範的な実施形態を表す図を提示する。
【図２】Ａは、一実施形態による積層複合デバイス用に適した模範的なIII−Ｖ族トランジスタの前面を示す斜視図を提示する。Ｂは、図２Ａに示す模範的なIII−Ｖ族トランジスタの背面を示す斜視図を提示する。
【図３】一実施形態による積層複合デバイス用に適した模範的なIV族横型トランジスタの上面を示す斜視図を提示する。
【図４】図２Ａ及、図２Ｂ及び図３に示されるトランジスタを用いて実施された模範的な積層複合デバイスの上面を示す斜視図を提示する。
【図５】Ａは、別の実施形態による積層複合デバイス用に適した模範的なIII−Ｖ族トランジスタの前面を示す斜視図を提示する。Ｂは、図５Ａに示す模範的なIII−Ｖ族トランジスタの背面を示す斜視図を提示する。
【図６】別の実施形態による積層複合デバイス用に適した模範的なIV族横型トランジスタの上面を示す斜視図を提示する。
【図７】図５Ａ及、図５Ｂ及び図６に示されるトランジスタを用いて実装された模範的な積層複合デバイスの上面を示す斜視図を提示する。
【発明を実施するための形態】
【０００８】
以下の説明には本発明の実施形態に関連する具体的な情報が含まれる。当業者に明らかなように、本発明は本明細書に具体的に記載される態様と異なる態様で実施することができる。本願の添付図面及びそれらの詳細説明は模範的な実施形態を対象にしているにすぎない。特に断らない限り、図中の同等もしくは対応する構成要素は同等もしくは対応する参照番号で示されている。更に、本願の図面及び説明図は一般に正しい寸法比で示されておらず、実際の相対寸法に対応するものではない。
【０００９】
III−窒化物材料は、例えば砒化ガリウム（ＧａＮ）及びその合金、例えば窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）及び窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）を含む。これらの材料は、比較的広い直接バンドギャップ及び強い圧電分極を有する半導体化合物であり、高い降伏電界、高い飽和速度及び２次元電子ガス（２ＤＥＧ）の生成を可能にする。その結果、ＧａＮなどのIII−窒化物材料が、例えばデプリーションモード（例えばノーマリオン）及びエンハンスメントモード（例えばノーマリオフ）のパワー電界効果トランジスタ（ＦＥＴ）及び高電子移動度トランジスタ（ＨＲＭＴ）として多くのマイクロエレクトロニクス応用に使用されている。
【００１０】
ノーマリオフ特性のパワーデバイスを必要とするパワーマネジメント用途においては、デプリーションモードのIII−窒化物又は他のIII−Ｖ族デバイスを低電圧（ＬＶ）のIV族半導体デバイスとカスコード結合してエンハンスメントモード複合パワーデバイスを生成することができる。しかし、III−窒化物トランジスタをシリコン又は他のIV族半導体ＦＥＴと組み合わせる従来のパッケージング技術は多くの場合III−窒化物デバイスにより与えられる利点を相殺し得るので、このような複合デバイスの有用性及び信頼性は従来のパッケージング技術により損なわれ得る。例えば、上述したように、従来のパッケージ設計は、ダイレクトボンド銅（ＤＢＣ）基板又はリードフレーム上のセラミック基板などのセラミックベース基板を用いて実現される共通の支持表面上に個別のコンポーネントを並置することができる。このような並置構成は複合パワーデバイスの電流通路の寄生のインダクタンス及び抵抗を不所望に増大し、パッケージの放熱要件も増大する。更に、共通基板上におけるデバイスの並置はパッケージのフォームファクタのみならず製造コストも不所望に増大する。その結果、III−窒化物又は他のIII−Ｖ族トランジスタをIV族ダイオードと一体化するコンパクトでコストエフェクティブなパッケージング解決が必要とされている。
【００１１】
必要とされるパッケージングソリューションをもたらす一つの手法は、2011年3月22日に「III-Nitride Transistor Stacked with Diode in a Package」の名称で出願された米国特許出願番号第13/053,646号及び同様に2011年3月22日に「III-Nitride Transistor Stacked with FET in a Package」の名称で出願された米国特許出願番号第13/053,556号に記載されているように、III−窒化物又は他のIII−Ｖ族アクティブダイの上面にシリコン又は他のIV族アクティブダイを垂直に積層することによって実施され、これらの出願は両方とも参照することによりそっくりそのままここに組み込まれる。
【００１２】
本発明は、内部に横型トランジスタが形成されたシリコン又はIV族アクティブダイの上面にIII−Ｖ族アクティブダイが積層された積層複合デバイスを目的とする。本発明の手法の動機の一つは、通常より大きなダイサイズが底部ダイに必要とされるということにある。つまり、複合デバイスの底部（大きな）アクティブダイをシリコンなどの安価なIV族材料を用いて実現し、ＧａＮなどのより高価なIII−Ｖ族材料からなる小さなアクティブダイを大きなIV族アクティブダイの上に積層することによって、III−Ｖ族トランジスタによって可能になる性能優位性を有利に発揮するコストエフェクティブなパッケージングソリューションが本願明細書に開示される。
【００１３】
本発明の一実施形態によれば、積層複合デバイスはＬＶのIV族横型トランジスタとカスコード結合されたIII−窒化物パワートランジスタを含むことができる。ノーマリオンとし得るIII−窒化物パワートランジスタと例えばＬＶのIV族横型トランジスタのカスコード結合を実現することによってノーマリオフの複合パワーデバイスを生成することができる。更に、本願により開示される複合デバイスの構成は寄生インダクタンス及び抵抗を十分に低減するとともに、従来の集積パッケージングソリューションに比べて複合デバイスパッケージによる放熱を高めるように設計されている。
【００１４】
図１につき説明すると、図１は複合デバイスの一つの模範的な実施形態を示す。図１に示すように、複合デバイス１０１はIV族トランジスタ１２０とカスコード結合されたIII−Ｖ族トランジスタ１１０を含む。図１には、さらに、複合デバイス１０１の複合ソース１０２、複合ドレイン１０４及び複合ゲート１０６、III−Ｖ族トランジスタ１１０のソース１１２、ドレイン１１４及びゲート１１６、及びIV族トランジスタ１２０の本体ダイオード１２１、ソース１２２、ドレイン１２４及びゲート１２６が示されている。
【００１５】
III−Ｖ族トランジスタ１１０はIII−窒化物パワートランジスタとすることができ、例えば絶縁ゲートＦＥＴ（ＩＧＦＥＴ）として又はヘテロ構造ＦＥＴ（ＨＦＥＴ）として実装することができる。一実施形態では、III−Ｖ族トランジスタ１１０は金属−絶縁体−半導体ＦＥＴ（ＭＩＳＦＥＴ）、例えば金属−酸化物−半導体ＦＥＴ（ＭＯＳＦＥＴ）の形態とし得る。或いは、ＨＦＥＴとして実装するときは、III−Ｖ族トランジスタ１１０は２ＤＥＧを発生するように構成されたＨＥＭＴとすることができる。一実施形態では、例えば、III−Ｖ族トランジスタ１１０は約６００Ｖのドレイン電圧を維持するように構成された、約４０Ｖのゲート定格電圧を有する高電圧（ＨＶ）デバイスとすることができる。いくつかの実施形態では、複合デバイス１０１はパワートランジスタとして、III−Ｖ族ＦＥＴ又はＨＥＭＴの代わりに絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を使用することができる点に留意されたい。更に、複合デバイス１０１は、III−Ｖ族トランジスタ１１０として、III−Ｎ ＦＥＴ又はＨＥＭＴ以外のIII−Ｖ族ＦＥＴ又はＨＥＭＴ、例えばIII−Ａｓ、III−Ｐ又はIII−ＡｓａＰｂＮ(1-a-b)ＦＥＴ又はＨＥＭＴなどを使用することもできる点に留意されたい。
【００１６】
図１に示す実施形態によれば、IV族トランジスタ１２０はＬＶのIV族横型トランジスタ、例えば約２５Ｖの降伏電圧を有するシリコン横型トランジスタとして実装することができる。一実施形態によれば、IV族トランジスタ１２０は例えばシリコンＭＩＳＦＥＴ又はＭＯＳＦＥＴとすることができる。しかし、他の実施形態では、IV族トランジスタ１２０は任意の適切なIV族材料、例えば炭化シリコン（ＳｉＣ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）又は歪化されたIV族元素又は化合物を含むものとし得る。
【００１７】
III−Ｖ族トランジスタ１１０及びIV族トランジスタ１２０のカスコード結合は複合デバイス１０１を形成し、この複合デバイスは、図１に示す実施形態によれば、IV族トランジスタ１２０により与えられる複合ソース１０２及び複合ゲート１０６及びIII−Ｖ族トランジスタ１１０により与えられる複合ドレイン１０４を有する複合トランジスタとして事実上機能する複合３端子デバイスをもたらす。更に、模範的な実施形態について以下に詳細に説明するように、複合デバイス１０１は、寄生インダクタンス及び抵抗が低減され放熱性が向上したコンパクトなパッケージに収容されるように構成することができる。
【００１８】
続いて図２Ａ及び図２Ｂにつき説明すると、図２Ａは本発明による積層複合デバイス用に適した模範的なIII−Ｖ族トランジスタ２１０の前面２１３を示す斜視図を提示し、図２ＢはIII−Ｖ族トランジスタ２１０の背面２１５を示す斜視図を提示する。図２Ａに示されるように、III−Ｖ族トランジスタ２１０は側面積２１７を有するアクティブダイ２１１を含み、アクティブダイ２１１はその前面上に形成されたドレイン電極２１４を含む。図２Ａには、さらに、ドレイン電極２１４をアクティブダイ２１１の背面２１５上のドレインパッド２１９に電気的に結合する基板貫通ビア２１８ａ及び２１８ｂの前面側端も示されている（ドレインパッド２１９及び基板貫通ビア２１８ａ及び２１８ｂの背面側端は図２Ｂに示されている）。更に図２Ｂに示されるように、ソース電極２１２、ゲート電極２１６及び基板貫通ビア２１８ａ及び２１８ｂの背面側端を含むドレインパッド２１９がアクティブダイ２１１の背面２１５上に形成される。基板貫通ビア２１８ａ及び２１８ｂの前面側端は概念を明瞭にするためにドレイン電極２１４を「貫通して見える」ように示されているが、実際には基板貫通ビア２１８ａ及び２１８ｂの前面側端はドレイン電極２１４の存在によって覆い隠されるので、図２Ａに示す斜視図からは目に見えない点に注意されたい。同様に、アクティブダイ２１１の背面２１５上のドレインパッド２１９を「貫通して見える」ように示されている基板貫通ビア２１８ａ及び２１８ｂの背面側端は、ドレインパッド２１９の存在によって覆い隠されるので、図２Ｂに示す斜視図からは目に見えない。
【００１９】
アクティブダイ２１１はIII−窒化物材料からなり、例えばＨＥＭＴとして実装することができる。上述したように、ドレインパッド２１９は基板貫通ビア２１８ａ及び２１８ｂによりドレイン電極２１４に結合される。ソース電極２１２、ドレイン電極２１４及びゲート電極２１６を有するIII−Ｖ族トランジスタ２１０は図１のソース１１２、ドレイン１１４及びゲート１１６を有するIII−Ｖ族トランジスタ１１０に対応し、上記の対応するデバイスに予め帰属する如何なる特性も共有することができる。
【００２０】
図３に移り説明すると、図３は本発明による積層複合デバイス用に適した模範的なIV族横型トランジスタ３２０の上面３２３を示す斜視図を提示する。図３に示されるように、IV族横型トランジスタ３２０は任意の適切なIV族半導体からなるアクティブダイ３２１を含み、アクティブダイ３２１の上面３２３上にソース電極３２２、ドレイン電極３２４及びゲート電極３２６を有する。IV横型トランジスタ３２０は、例えばシリコン横型ＦＥＴなどのIV横型ＦＥＴとして実装することができる。図３には、アクティブダイ３２１の上面３２３に対向する底面３２５上のIV族横型トランジスタ３２０の基板及びアクティブダイ３２１の側面積３２７も示されている。アクティブダイ３２１の側面積３２７は図２Ａ及び２Ｂのアクティブダイ２１１の側面積２１７より大きい点に注意されたい。
【００２１】
次に図４につき説明すると、図４は本発明による模範的な積層複合デバイスを含むパッケージングソリューションの上面を示す斜視図を提示する。図４に示されるように、複合デバイスパッケージ４００はIV族横型トランジスタ４２０の上にIII−Ｖ族トランジスタ４１０を積層しカスコード結合してなる積層複合デバイス４０１を含む。積層複合デバイス４０１は図１の複合デバイス１０１に対応する点に留意されたい。更に、背面４１５及び前面４１３にドレイン電極４１４（基板貫通ビア４１８ａ及び４１８ｂの前面側端を含む）を有するIII−Ｖ族トランジスタ４１０は図２Ａ及び２ＢのIII−Ｖ族トランジスタ２１０に対応する。従って、ドレイン電極４１４を「貫通して見える」ように示されている基板貫通ビア４１８ａ及び４１８ｂの前面側端は実際にはドレイン電極４１４で覆われているために図４の斜視図からは見えない。更に、アクティブダイ４２１の上面４２３にソース電極４２２、ドレイン電極４２４及びゲート電極４２６を有し、積層複合デバイス４０１の底面４０５に基板４２５を含むIV族横型トランジスタ４２０は図３のIV族横型トランジスタ３２０に対応する。更に、III−Ｖ族トランジスタ４１０がIII−Ｖ族トランジスタ２１０に対応し、IV族横型トランジスタ４２０がIV族横型トランジスタ３２０に対応する限り、IV族横型トランジスタ４２０のアクティブダイ４２１は、図４に示されるように、III−Ｖ族トランジスタ４１０のアクティブダイ４１１の側面積より大きい側面積を有する。
【００２２】
積層複合デバイス４０１は、図１の複合デバイス１０１の複合ソース１０２、複合ドレイン１０４及び複合ゲート１０６にそれぞれ対応する複合ソース電極４０２、複合ドレイン電極４０４及び複合ゲート電極４０６を含む。図４に示されるように、積層複合デバイス４０１はIV族横型トランジスタ４２０とこのIV族横型トランジスタ４２０上に積層されたIII−Ｖ族トランジスタ４１０を含む。図４に示す実施形態によれば、IV族横型トランジスタ４２０のドレイン電極４２４がアクティブダイ４１１の背面４１５上のソース電極（図２ＢのIII−Ｖ族トランジスタ２１０のソース電極２１２に対応する）と接触される。更に、IV族横型トランジスタ４２０のソース電極４２２が積層複合デバイス４０１の上面４０３上の複合ソース電極４０２を与えるためにアクティブダイ４１１の背面４１５上のゲート電極（図２ＢのIII−Ｖ族トランジスタ１０のゲート電極２１６に対応する）に結合さる。更に、III−Ｖ族トランジスタ４１０のドレイン電極４１４が上面４０３上の複合ドレイン電極４０４を与え、IV族横型トランジスタ４２０のゲート電極４２６が上面４０３上の複合ゲート電極４０６を与えるとともに、IV族横型トランジスタ４２０の基板４２５が積層複合デバイス４０１の底面４０５にある。
【００２３】
図４において、積層複合デバイス４０１は、例えばIII−Ｖ族トランジスタ４１０の背面４１５をIV族横型トランジスタ４２０のドレイン電極４２４の上に直接積層することによって形成できる。この実施形態においては、III−Ｖ族トランジスタ４１０のソース電極がIV族横型トランジスタ４２０のドレイン電極４２４と直接接触するように、且つIII−Ｖ族トランジスタ４１０のゲート電極がIV族横型トランジスタ４２０のソース電極４２２と直接接触するように、アクティブダイ４１１をアライメントさせることができる。この実施形態においては、複合ソース電極４０２をIV族横型と４２０のドレイン電極４２４から十分に絶縁分離する必要がある。
【００２４】
IV族横型トランジスタ４２０の上面へのIII−Ｖ族トランジスタ４１０の積層は、IV族横型トランジスタ４２０とIII−Ｖ族トランジスタ４１０との間に機械的な直接接触を形成する、例えばはんだ、導電性接着剤、導電性テープ、シンタリング又は他の装着方法を用いて達成することができる。IV族横型トランジスタ４２０とIII−Ｖ族トランジスタ４１０のこのような直接装着は寄生インダクタンス及び抵抗を有利に低減し、放熱性を向上し、従来のパッケージングソリューションに比較してフォームファクタ及び製造コストを低減する。放熱性を更に向上させるために、III−Ｖ族トランジスタ４１０のアクティブダイ４１１及び／又はIV族横型トランジスタ４２０のアクティブダイ４２１をダイの厚さが約３０ミクロンから約６０ミクロンの範囲になるように薄層化して熱伝導率を高めることができる。
【００２５】
図４に示す模範的な積層複合デバイスの実施形態に対して、特定の例によって代表される特徴及び特性が概念的理解の助けとして詳しく記述されているが、限定として解釈すべきでないことを強調したい。例えば、寸法、デバイスレイアウトなどの実装上の細部は使用する個々のデバイス及び積層複合デバイスの特定の設計目的に大きく依存する。従って、図４に示す特定の例により説明される本発明の原理はここに開示される発明の思想の範囲から逸脱することなく多くの実装上の変更を可能にする。
【００２６】
次に図５Ａ及び５Ｂにつき説明すると、図５Ａは本発明による積層複合デバイス用に適した模範的なIII−Ｖ族トランジスタ５１０の前面５１３を示す斜視図を提示し、図５ＢはIII−Ｖ族トランジスタ５１０の背面５１５を示す斜視図を提示する。図５Ａに示されるように、III−Ｖ族トランジスタ５１０は側面積５１７を有するアクティブダイ５１１を含み、アクティブダイ５１１は前面５１３上に形成されたドレイン電極５１４、ゲート電極５１６及びソースパッド５３９を有する。図５Ａには、さらに、ソースパッド５３９をアクティブダイ５１１の背面５１５上のソース電極５１２に電気的に結合する基板貫通ビア５３８ａ及び５３８ｂの前面側端も示されている（ソース電極５１２及び基板貫通ビア５３８ａ及び５３８ｂの背面側端は図５Ｂに示されている）。更に図５Ｂに示されるように、III−Ｖ族トランジスタ５１０のソース電極５１２がアクティブダイ５１１の背面５１５上に形成される。基板貫通ビア５３８ａ及び５３８ｂの前面側端は概念を明瞭にするためにソースパッド５３９を「貫通して見える」ように示されているが、実際には基板貫通ビア５３８ａ及び５３８ｂの前面側端はソースパッド５３９の存在によって覆い隠されるので、図５Ａに示す斜視図からは目に見えない点に注意されたい。同様に、アクティブダイ５１１の背面５１５上のソース電極５１２を「貫通して見える」ように示されている基板貫通ビア５３８ａ及び５３８ｂの背面側端は、ソース電極５１２の存在によって覆い隠されるので、図５Ｂに示す斜視図からは目に見えない。
【００２７】
アクティブダイ５１１は任意のIII−窒化物材料からなるものとし得る。ソース電極５１２、ドレイン電極５１４及びゲート電極５１６を有するIII−Ｖ族トランジスタ５１０は図１のソース１１２、ドレイン１１４及びゲート１１６を有するIII−Ｖ族トランジスタ１１０に対応し、上記の対応するデバイスに予め帰属する如何なる特性も共有することができる。
【００２８】
図６に移り説明すると、図６は本発明による積層複合デバイス用に適した模範的なIV族横型トランジスタ６２０の上面６２３を示す斜視図を提示する。図６に示されるように、IV族横型トランジスタ６２０は任意の適切なIV族半導体からなるアクティブダイ６２１を含み、アクティブダイ６２１の上面６２３上にソース電極６２２、ドレイン電極６２４及びゲート電極６２６を有する。IV横型トランジスタ６２０は、例えばシリコン横型ＦＥＴなどのIV横型ＦＥＴとして実装することができる。図６には、アクティブダイ６２１の上面６２３に対向する底面６２５上のIV族横型トランジスタ６２０の基板及びアクティブダイ６２１の側面積６２７も示されている。アクティブダイ６２１の側面積６２７は図５Ａ及び５Ｂのアクティブダイ５１１の側面積５１７より大きい点に注意されたい。
【００２９】
次に図７につき説明すると、図７は本発明による模範的な積層複合デバイスを含むパッケージングソリューションの上面を示す斜視図を提示する。図７に示されるように、複合デバイスパッケージ７００はIV族横型トランジスタ７２０の上にIII−Ｖ族トランジスタ７１０を積層しカスコード結合してなる積層複合デバイス７０１を含む。積層複合デバイス７０１は図１の複合デバイス１０１に対応する点に留意されたい。更に、背面７１５及び前面７１３にドレイン電極７１４、ゲート電極７１６及びソースパッド７３９（基板貫通ビア７３８ａ及び７３８ｂの前面側端を含む）を有するアクティブダイ７１１を含むIII−Ｖ族トランジスタ７１０は図５Ａ及び５ＢのIII−Ｖ族トランジスタ５１０に対応する。従って、ソースパッド７３９を「貫通して見える」ように示されている基板貫通ビア７３８ａ及び７３８ｂの前面側端は実際にはソースパッド７３９で覆われているために図７の斜視図からは見えない。更に、アクティブダイ７２１の上面７２３にソース電極７２２、ドレイン電極７２４及びゲート電極７２６を有し、積層複合デバイス７０１の底面７０５に基板７２５を含むIV族横型トランジスタ７２０は図６のIV族横型トランジスタ６２０に対応する。更に、III−Ｖ族トランジスタ７１０がIII−Ｖ族トランジスタ５１０に対応し、IV族横型トランジスタ７２０がIV族横型トランジスタ６２０に対応する限り、IV族横型トランジスタ７２０のアクティブダイ７２１は、図４に示されるように、III−Ｖ族トランジスタ７１０のアクティブダイ７１１の側面積より大きい側面積を有する。
【００３０】
複合デバイスパッケージ７００は、図１の複合デバイス１０１の複合ソース１０２、複合ドレイン１０４及び複合ゲート１０６にそれぞれ対応する複合ソース電極７０２、複合ドレイン電極７０４及び複合ゲート電極７０６を含む。図７に示されるように、複合デバイスパッケージ７００はIV族横型トランジスタ７２０とこのIV族横型トランジスタ７２０上に積層されたIII−Ｖ族トランジスタ７１０を含む。図７に示す実施形態によれば、IV族横型トランジスタ７２０のドレイン電極７２４がアクティブダイ７１１の背面７１５上のソース電極（図５ＢのIII−Ｖ族トランジスタ２１０のソース電極５１２に対応する）と接触され、従って基板貫通ビア７３８ａ及び７３８ｂを経てソースパッド７３９に電気的に接続される。更に、IV族横型トランジスタ７２０のソース電極７２２が複合デバイスパッケージ７００の上面７０３上の複合ソース電極７０２を与えるために一以上のボンドワイヤ７０８によってアクティブダイ７１１の前面７１３上のゲート電極７１６に結合される。更に、III−Ｖ族トランジスタ７１０のドレイン電極７１４が上面７０３上の複合ドレイン電極７０４を与え、IV族横型トランジスタ７２０のゲート電極７２６が上面７０３上の複合ゲート電極７０６を与えるとともに、IV族横型トランジスタ７２０の基板７２５が複合デバイスパッケージ７００の底面７０５にある。
【００３１】
積層複合デバイス７０１は、例えばIII−Ｖ族トランジスタ７１０の背面７１５をIV族横型トランジスタ７２０のドレイン電極４２４の上に直接積層することによって形成できる。この実施形態においては、III−Ｖ族トランジスタ７１０のゲート電極７１６はIV族横型トランジスタ７２０のソース電極７２２に一以上のボンドワイヤ７０８、例えば金（Ａｕ）又は銅（Ｃｕ）のボンドワイヤによって結合されるように示されているが、他の実施形態においては一以上のボンドワイヤの代わりにＡｌ，Ａｕ，Ｃｕ及び／又は他の金属又は複合材料などの導電性材料からなる導電性リボン、導電生起金属クリップ又は他のコネクタを使用することができる。
【００３２】
図４につき上で説明したように、放熱性を優先する実施形態においては、III−Ｖ族トランジスタ７１０のアクティブダイ７１１及び／又はIV族横型トランジスタ７２０のアクティブダイ７２１は熱伝導性を高めるためにダイの厚さが約３０μｍから約６０μｍの範囲になるように薄層化することができる。更に、図７に示す特定の実施形態により代表される特徴及び特性が概念的理解の助けとして詳しく記述されているが、これらの特徴及び特性は限定として解釈すべきでないことを再度表明しておきたい。
【００３３】
このように、大きな側面積を有するIV族ダイオードの上にIII−Ｖ族トランジスタを積層して積層複合デバイスを形成することによって、本願に開示される実施形態はフォームファクタ及びコストが低減されるパッケージングソリューションをもたらす。更に、IV族横型トランジスタの上にIII−Ｖ族トランジスタを積層すると、寄生インダクタンス及び抵抗が有利に低減され、放熱性が向上して積層複合デバイスの性能を向上させることができる。
【００３４】
以上の説明から明らかなように、本願に記載の発明の概念は本発明の概念の範囲を逸脱することなく種々の技術を用いて実施することができる。更に、特に幾つかの実施形態について本発明の概念を説明したが、当業者であれば、それらの形態及び細部に本発明の概念の精神及び範囲を逸脱することなく種々な変更を加えることができることは理解されよう。従って、上述した実施形態はあらゆる点において例示的なものであり、限定的なものではないと考慮されたい。更に、本発明は上述した特定の実施形態に限定されず、本発明の範囲から逸脱することなしに、本発明に多くの再配置、変形及び置換を行い得ることを理解されたい。
【００３５】
以上の説明から明らかなように、本願に記載の発明の概念は本発明の概念の範囲を逸脱することなく種々の技術を用いて実施することができる。更に、特に幾つかの実施形態について本発明の概念を説明したが、当業者であれば、それらの形態及び細部に本発明の概念の精神及び範囲を逸脱することなく種々な変更を加えることができることは理解されよう。従って、上述した実施形態はあらゆる点において例示的なものであり、限定的なものではないと考慮されたい。更に、本発明は上述した特定の実施形態に限定されず、本発明の範囲から逸脱することなしに、本発明に多くの再配置、変形及び置換を行い得ることを理解されたい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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