(57)【特許請求の範囲】
【請求項１】
第１電極、第２電極、及び、前記第１電極と前記第２電極の間に挟持された可変抵抗体を備え、前記第１電極と前記第２電極の間に電気的ストレスを与えることで、当該電極間の抵抗状態が二以上の異なる状態間で遷移し、当該遷移後の抵抗状態を情報の記憶に用いる可変抵抗素子と、
一組の入力端子対と一の制御端子を備えたセルトランジスタとを備え、
前記セルトランジスタの前記入力端子対の一方端を、前記可変抵抗素子の前記第１電極と接続した複数のメモリセルを、行及び列方向に夫々マトリクス状に配列したメモリセルアレイを有する半導体記憶装置であって、
同一行に配列された前記メモリセルの前記制御端子同士を接続する、行方向に延伸するワード線、
同一列に配列された前記メモリセルの前記可変抵抗素子の前記第２電極同士を接続する、列方向に延伸するビット線、
前記メモリセルの前記セルトランジスタの前記入力端子対の他方端同士を接続する、少なくとも行または列の何れかの方向に延伸するコモン線、
前記可変抵抗素子に記憶された情報の書き換えにおいて、書き換え対象として選択された前記メモリセルに接続する前記ワード線に電圧を印加するワード線電圧印加回路、
前記選択されたメモリセルに接続する前記ビット線に前記書き換えのための電圧を印加するビット線電圧印加回路、及び、
放電回路を備え、
前記可変抵抗素子は、フォーミング処理を施すことにより、前記第１および第２電極間の抵抗状態が前記フォーミング処理前の初期高抵抗状態から可変抵抗状態に変化し、
前記可変抵抗状態において、前記第１電極と前記第２電極の間に電気的ストレスを与えることで、当該電極間の抵抗状態が二以上の異なる状態間で遷移するものであり、
前記放電回路は、前記フォーミング処理対象の前記メモリセルの前記可変抵抗素子を前記初期高抵抗状態から前記可変抵抗状態に変化させるためのフォーミング電圧を印加した結果、当該対象メモリセルに接続する前記ビット線と当該対象メモリセルの前記可変抵抗素子の前記第１電極との間の寄生容量に蓄積される電荷を放電することを特徴とする半導体記憶装置。
【請求項２】
前記放電回路は、前記ビット線毎に設けられた並列抵抗回路からなり、
前記並列抵抗回路の夫々は、その一方端が前記ビット線と接続し、他方端が固定電位または当該ビット線が接続する前記メモリセルが接続する前記コモン線と接続していることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記並列抵抗回路が、制御トランジスタを備えてなり、
前記制御トランジスタの入出力端子の一方端が前記ビット線と接続し、前記制御トランジスタの入出力端子の他方端が前記固定電位または前記コモン線と接続し、
前記選択されたメモリセルの前記可変抵抗素子を高抵抗状態から低抵抗状態に書き換えるための電圧を印加する期間のうち少なくとも一部の低抵抗化が開始された後の期間、前記選択されたメモリセルが接続する前記ビット線と接続する前記制御トランジスタをオン状態とすることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記放電回路は、前記制御トランジスタの一方端と前記ビット線の間、又は、前記制御トランジスタの他方端と前記固定電位または前記コモン線との間に挿入され、前記並列抵抗回路と直列に接続される第２の並列抵抗回路を備えることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記第２の並列抵抗回路が、トランジスタを含むことを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記放電回路は、前記選択されたメモリセルの前記可変抵抗素子を前記可変抵抗状態における高抵抗状態から低抵抗状態に書き換えるための電圧を前記選択されたメモリセルに接続するビット線に印加した結果、前記選択されたメモリセルの前記可変抵抗素子の前記第１電極と前記ビット線間の寄生容量に蓄積される電荷の少なくとも一部を放電することを特徴とする請求項１〜５の何れか一項に記載の半導体記憶装置。
【請求項７】
第１電極、第２電極、及び、前記第１電極と前記第２電極の間に挟持された可変抵抗体を備え、前記第１電極と前記第２電極の間に電気的ストレスを与えることで、当該電極間の抵抗状態が二以上の異なる状態間で遷移し、当該遷移後の抵抗状態を情報の記憶に用いる可変抵抗素子と、
一組の入力端子対と一の制御端子を備えたセルトランジスタとを備え、
前記セルトランジスタの前記入力端子対の一方端を、前記可変抵抗素子の前記第１電極と接続したメモリセルの書き換えを行う方法であって、
前記可変抵抗素子は、フォーミング処理を施すことにより、前記第１および第２電極間の抵抗状態が前記フォーミング処理前の初期高抵抗状態から可変抵抗状態に変化し、
前記可変抵抗状態において、前記第１電極と前記第２電極の間に電気的ストレスを与えることで、当該電極間の抵抗状態が二以上の異なる状態間で遷移するものであり、
前記フォーミング処理時において、前記メモリセルの前記可変抵抗素子に前記フォーミング処理に必要な電圧が印加されるように、前記第２電極、及び、前記セルトランジスタの前記入力端子対の他方端に所定の電圧を印加するとともに、前記メモリセルに対して並列の関係となる放電回路を前記第２電極に接続して、前記メモリセルの前記可変抵抗素子の前記第１電極と前記第２電極間の寄生容量に蓄積される電荷の少なくとも一部を放電することを特徴とするメモリセルの書き換え方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変抵抗素子を備えたメモリセルを情報の記憶に用いる半導体記憶装置、並びに当該メモリセルの書き換え方法に関する。
【背景技術】
【０００２】
携帯用電子機器等のモバイル機器の普及と共に、電源オフ時にも記憶したデータを保持することの出来る大容量で安価な不揮発性メモリとしてフラッシュメモリが広く使用されている。しかし近年、フラッシュメモリの微細化限界が見えてきており、ＭＲＡＭ（磁気抵抗変化メモリ）、ＰＣＲＡＭ（相変化メモリ）、ＣＢＲＡＭ（固体電解質メモリ）、抵抗変化メモリ（非特許文献１参照）などの不揮発性メモリの開発が盛んに行われている。
【０００３】
これらの不揮発性メモリの中でも抵抗変化メモリは、金属酸化物中の酸素欠損の変化を利用した抵抗変化型不揮発メモリで、大きな抵抗変化と高速書き換えが可能であり、単純なメモリ構造が取れることから高集積可能なメモリとして有望である。
【０００４】
上記の抵抗変化メモリでは、可変抵抗体となる金属酸化物を第１電極と第２電極間に挟持した可変抵抗素子を用いて一のメモリセルを構成する。尚、当該可変抵抗体の材料としては、非特許文献１に記載のハフニウム酸化（ＨｆＯ２）膜のほか、ペロブスカイト型酸化物であるプラセオジウム・カルシウム・マンガン酸化物Ｐｒ１−ｘＣａｘＭｎＯ３（ＰＣＭＯ）膜、或いは、チタン酸化（ＴｉＯ２）膜、ニッケル酸化（ＮｉＯ）膜、酸化亜鉛（ＺｎＯ）膜、酸化ニオブ（Ｎｂ２Ｏ５）膜などの遷移金属元素の酸化物が、可逆的な抵抗変化を示すことが知られている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】H. Y. Leeほか、"Low Power and High Speed Bipolar Switching with A Thin Reactive Ti Buffer Layer in Robust HfO2 Based RRAM", IEDM Tech. Dig. pp. 297-300, 2008年
【発明の概要】
【発明が解決しようとする課題】
【０００６】
抵抗変化メモリのような二端子型可変抵抗素子の信頼性を向上させるためには、駆動電流を小さくし、可変抵抗素子が受ける負荷を軽減することが重要である。近年、一のトランジスタと一の可変抵抗素子を用いた１Ｔ１Ｒ型のメモリセルが盛んに検討されている。１Ｔ１Ｒ型メモリセルでは、可変抵抗素子を高抵抗状態から低抵抗状態に遷移させるセット動作において、トランジスタによる電流制限を行うことで、素子の低抵抗化に伴いメモリセルに流れる電流の増加を抑制する。一方、低抵抗状態から高抵抗状態へ遷移させるリセット動作では、電流制限を行わないため、直前の低抵抗状態の抵抗値に依存した電流が流れる。
【０００７】
従って、セット動作時において、低抵抗状態の抵抗値が低くなりすぎると、リセット動作時に大きな電流が流れ、可変抵抗素子が大きな負荷を受けることになる。
【０００８】
尚、以降の説明では、セット動作時において、低抵抗状態の抵抗値が低くなりすぎることを「オーバーセット」と、リセット動作において、高抵抗状態の抵抗値が高くなりすぎることを「オーバーリセット」と、夫々称する。
【０００９】
上記の従来技術における問題点を鑑み、本発明は、可変抵抗素子のオーバーセットを防ぎ、以てリセット動作時の電流が低減され、可変抵抗素子が受ける負荷が軽減された信頼性の高い半導体記憶装置を提供することをその目的とする。
【００１０】
加えて、本発明は、メモリセルの書き換えにおいて、リセット動作時の電流が低減され、可変抵抗素子が受ける負荷が軽減される書き換え方法を提供することをその目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するための本発明に係る半導体記憶装置は、
第１電極、第２電極、及び、前記第１電極と前記第２電極の間に挟持された可変抵抗体を備え、前記第１電極と前記第２電極の間に電気的ストレスを与えることで、当該電極間の抵抗状態が二以上の異なる状態間で遷移し、当該遷移後の抵抗状態を情報の記憶に用いる可変抵抗素子と、
一組の入力端子対と一の制御端子を備えたセルトランジスタとを備え、
前記セルトランジスタの前記入力端子対の一方端を、前記可変抵抗素子の前記第１電極と接続した複数のメモリセルを、行及び列方向に夫々マトリクス状に配列したメモリセルアレイを有する半導体記憶装置であって、
同一行に配列された前記メモリセルの前記制御端子同士を接続する、行方向に延伸するワード線、
同一列に配列された前記メモリセルの前記可変抵抗素子の前記第２電極同士を接続する、列方向に延伸するビット線、
前記メモリセルの前記セルトランジスタの前記入力端子対の他方端同士を接続する、少なくとも行または列の何れかの方向に延伸するコモン線、
前記可変抵抗素子に記憶された情報の書き換えにおいて、書き換え対象として選択された前記メモリセルに接続する前記ワード線に電圧を印加するワード線電圧印加回路、
前記選択されたメモリセルに接続する前記ビット線に前記書き換えのための電圧を印加するビット線電圧印加回路、及び、
放電回路を備え、
前記可変抵抗素子は、フォーミング処理を施すことにより、前記第１および第２電極間の抵抗状態が前記フォーミング処理前の初期高抵抗状態から可変抵抗状態に変化し、
前記可変抵抗状態において、前記第１電極と前記第２電極の間に電気的ストレスを与えることで、当該電極間の抵抗状態が二以上の異なる状態間で遷移するものであり、
前記放電回路は、前記フォーミング処理対象の前記メモリセルの前記可変抵抗素子を前記初期高抵抗状態から前記可変抵抗状態に変化させるためのフォーミング電圧を印加した結果、当該対象メモリセルに接続する前記ビット線と当該対象メモリセルの前記可変抵抗素子の前記第１電極との間の寄生容量に蓄積される電荷を放電することを特徴とする。
【００１２】
更に、本発明に係る半導体記憶装置は、上記特徴に加えて、前記放電回路は、前記ビット線毎に設けられた並列抵抗回路からなり、
前記並列抵抗回路の夫々は、その一方端が前記ビット線と接続し、他方端が固定電位または当該ビット線が接続する前記メモリセルが接続する前記コモン線と接続していることが好ましい。
【００１３】
更に、本発明に係る半導体記憶装置は、上記特徴に加えて、前記並列抵抗回路が、制御トランジスタを備えてなり、
前記制御トランジスタの入出力端子の一方端が前記ビット線と接続し、前記制御トランジスタの入出力端子の他方端が前記固定電位または前記コモン線と接続し、
前記選択されたメモリセルの前記可変抵抗素子を高抵抗状態から低抵抗状態に書き換えるための電圧を印加する期間のうち少なくとも一部の低抵抗化が開始された後の期間、前記選択されたメモリセルが接続する前記ビット線と接続する前記制御トランジスタをオン状態とすることが好ましい。
【００１４】
更に、本発明に係る半導体記憶装置は、上記特徴に加えて、前記制御トランジスタの一方端と前記ビット線の間、又は、前記制御トランジスタの他方端と前記固定電位または前記コモン線との間に挿入され、前記並列抵抗回路と直列に接続される第２の並列抵抗回路を備えることが好ましい。
【００１５】
更に、本発明に係る半導体記憶装置は、上記特徴に加えて、前記第２の並列抵抗回路が、トランジスタを含むことが好ましい。
【００１６】
更に、本発明に係る半導体記憶装置は、上記特徴に加えて、
前記放電回路は、前記選択されたメモリセルの前記可変抵抗素子を前記可変抵抗状態における高抵抗状態から低抵抗状態に書き換えるための電圧を前記選択されたメモリセルに接続するビット線に印加した結果、前記選択されたメモリセルの前記可変抵抗素子の前記第１電極と前記ビット線間の寄生容量に蓄積される電荷の少なくとも一部を放電することが好ましい。
【００１７】
上記目的を達成するための本発明に係るメモリセルの書き換え方法は、
を備え、前記第１電極と前記第２電極の間に電気的ストレスを与えることで、当該電極間の抵抗状態が二以上の異なる状態間で遷移し、当該遷移後の抵抗状態を情報の記憶に用いる可変抵抗素子と、
一組の入力端子対と一の制御端子を備えたセルトランジスタとを備え、
前記セルトランジスタの前記入力端子対の一方端を、前記可変抵抗素子の前記第１電極と接続したメモリセルの書き換えを行う方法であって、
前記可変抵抗素子は、フォーミング処理を施すことにより、前記第１および第２電極間の抵抗状態が前記フォーミング処理前の初期高抵抗状態から可変抵抗状態に変化し、
前記可変抵抗状態において、前記第１電極と前記第２電極の間に電気的ストレスを与えることで、当該電極間の抵抗状態が二以上の異なる状態間で遷移するものであり、
前記フォーミング処理時において、前記メモリセルの前記可変抵抗素子に前記フォーミング処理に必要な電圧が印加されるように、前記第２電極、及び、前記セルトランジスタの前記入力端子対の他方端に所定の電圧を印加するとともに、前記メモリセルに対して並列の関係となる放電回路を前記第２電極に接続して、前記メモリセルの前記可変抵抗素子の前記第１電極と前記第２電極間の寄生容量に蓄積される電荷の少なくとも一部を放電することを特徴とする。
【発明の効果】
【００１８】
本発明では、セット動作における、可変抵抗素子の寄生容量により生ずる自己放電電流に着目し、ビット線（メモリセルの可変抵抗素子側の端子）とコモン線（メモリセルのセルトランジスタ側の端子）の間に、メモリセルに対して並列な関係となるように放電回路を接続し、当該放電回路を介して寄生容量に蓄積された電荷を放電させる構成とした。
【００１９】
尚、ここで、放電回路が、メモリセルに対して「並列な関係」にあるとは、メモリセルと並列に放電回路が接続され、当該放電回路の両端に夫々メモリセルの両端と同じ電圧が印加される場合のほか、放電回路の一方端がメモリセルの一方端と接続されてはいるが、放電回路の他方端はメモリセルの他方端と接続されていない場合であっても、当該他方端同士のインピーダンスが低く、且つ、メモリセルの当該他方端に印加される電圧と同電圧を放電回路の当該他方端に印加する場合を含む。従って、例えば放電回路の一方端がメモリセルの可変抵抗素子側に接続され、他方端がメモリセルに接続されていない場合であっても、メモリセルのセルトランジスタ側が接地（固定電位に接続）される場合には、接地端子同士の接続は低インピーダンスとみなせるため、放電回路の他方端が同様に接地されことで、メモリセルと放電回路は並列の関係となる。
【００２０】
このようにすることで、可変抵抗素子の寄生容量により蓄積された電荷の放電経路が、ビット線、コモン線、及び、放電回路を介して形成されるため、セット動作又はフォーミング処理時において可変抵抗素子に流れる電流のうち、当該自己放電による寄与を低減することができる。
【００２１】
これにより、セット動作時におけるオーバーセット、又は、フォーミング処理時におけるオーバーフォーミングを防ぐことができるため、リセット動作時の電流を低減することができる。その結果、可変抵抗素子が受ける負荷が軽減され信頼性の向上につながる。
【００２２】
従って、本発明に依れば、可変抵抗素子が受ける負荷が軽減された信頼性の高い半導体記憶装置、及び、可変抵抗素子が受ける負荷が軽減されるメモリセルの書き換え方法を実現することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施形態に係る半導体記憶装置のメモリセルアレイ周辺の構成を示す回路図
【図２】本発明において利用可能な可変抵抗素子の素子構造の一例を示す模式的構造図
【図３】本発明の一実施形態に係る半導体記憶装置の概略の構成を示すブロック図
【図４】従来構成のメモリセルアレイにおける選択メモリセルのセット動作につき説明するための図
【図５】本発明の放電回路（並列抵抗回路）を備えたメモリセルアレイにおける選択メモリセルのセット動作につき説明するための図
【図６】従来構成のメモリセルの書き換え方法を用いた場合の、複数回書き換え後の可変抵抗素子の抵抗値の累積頻度分布を示す図
【図７】本発明のメモリセルの書き換え方法を適用した場合の、書き換え後の可変抵抗素子の抵抗値の累積頻度分布を示す図
【図８】書き換え回数に対する不良素子数の推移を、本発明の書き換え方法と従来の書き換え方法で比較した図
【図９】本発明に係る半導体記憶装置の他の構成例を示す回路構成図
【図１０】本発明に係る半導体記憶装置の他の構成例を示す回路構成図
【図１１】本発明に係る半導体記憶装置の他の構成例を示す回路構成図
【図１２】本発明に係る半導体記憶装置の他の構成例を示す回路構成図
【図１３】本発明の放電回路（並列抵抗回路）の、メモリセルのフォーミング動作における使用につき説明するための図
【発明を実施するための形態】
【００２４】
〈第１実施形態〉
本発明の一実施形態に係る半導体記憶装置（以降、適宜「本発明装置１」と称す）の回路構成図を図１に示す。尚、図１では、特にメモリセルアレイ周辺の回路構成について詳述することとし、記憶装置全体としての回路構成については図３において後述する。尚、以降に示す図面では、説明の都合上、要部を強調して示すこととし、素子各部の寸法比と実際の寸法比とは必ずしも一致しない場合がある。
【００２５】
図１に示すように、可変抵抗素子１０５の一方端とセルトランジスタ１０６のドレイン（入出力端子対の一方端）を接続し、メモリセル１０７が構成されている。そして、複数のメモリセル１０７を行及び列方向に夫々マトリクス状に配列して、メモリセルアレイ１０８が構成されている。同一行に配列された各メモリセル１０７のセルトランジスタ１０６のゲート（制御端子）が、行方向に延伸するワード線（ＷＬ１〜ＷＬｎ）に接続されており（ｎは自然数）、同一列に配列された各メモリセル１０７の可変抵抗素子の他方端が、列方向に延伸するビット線（ＢＬ１〜ＢＬｍ）に接続されている（ｍは自然数）。また、同一行に配列された各メモリセル１０７のセルトランジスタ１０６のソース（入出力端子対の他方端）が、行方向に延伸するコモン線（ＣＬ１〜ＣＬｎ）に接続されている。
【００２６】
各ワード線ＷＬ１〜ＷＬｎは、夫々、ワード線電圧印加回路１０９に接続され、各ビット線ＢＬ１〜ＢＬｍは、夫々、ビット線電圧印加回路１１０に接続され、各ソース線ＣＬ１〜ＣＬｎは、夫々、コモン線電圧印加回路１１１に接続されている。これらの電圧印加回路１０９、１１０、１１１は、夫々、後述する制御回路からの指示に基づき、動作対象のメモリセルを選択し、選択されたメモリセル１０７に接続するワード線、ビット線、及び、コモン線の夫々に、当該メモリセルの動作に必要な電圧を各別に印加する。
【００２７】
更に、放電回路１２０内において、並列抵抗回路１２１としてのトランジスタを、ビット線毎に備えてなり、当該トランジスタのドレインがビット線に、ソースが固定電位（ここでは、０Ｖ）に接続されている。選択コモン線に０Ｖを印加するとき、選択ビット線と接続する当該トランジスタのソースの電位と選択ソース線の電位が同電位であることにより、選択されたメモリセルと当該トランジスタとは、選択ビット線と選択コモン線の間で並列な関係となる。このとき、選択ビット線と接続する当該トランジスタをオン状態とすることで、当該トランジスタを抵抗素子として使用できる。この結果、選択されたメモリセル１０７に書き換え電圧（セット電圧）を印加するとき、選択ビット線から並列抵抗回路１２１を経由して選択コモン線へ至る、選択されたメモリセル１０７の可変抵抗素子の寄生容量に蓄積された電荷の放電経路が形成される。
【００２８】
尚、並列抵抗回路１２１のトランジスタのオン抵抗は、好ましくは、１００ｋΩ〜３００ｋΩ程度である。抵抗値が１００ｋΩ未満の場合、並列抵抗回路１２１に大きな電流が流れ、メモリセルに印加されるべきセット電圧が所望の値まで上がりきらない虞がある。一方、抵抗値を３００ｋΩより大きくした場合、放電電流の低減量が減ってしまい、オーバーセットの低減効果が不十分となる。
【００２９】
また、並列抵抗回路１２１のトランジスタの所望のオン抵抗は、トランジスタのチャネル長を調整することにより実現することができる。更に、ゲート電圧を調整することにより、より細かな調整が可能である。
【００３０】
本発明装置１において用いることのできる可変抵抗素子の素子構造を、一例として、図２に模式的に示す。図２に示す可変抵抗素子１０５ａは、下部電極（第１電極）１０１上に、金属酸化物を用いた可変抵抗体１０２、及び、上部電極（第２電極）１０３を順に形成した構造であり、下部電極１０１を下部に形成されるセルトランジスタ１０６のドレインと接続することで、図１のメモリセル１０７が形成される。
【００３１】
尚、可変抵抗体１０２の材料としては、本実施形態では、バンドギャップの大きな絶縁体である酸化ハフニウム（ＨｆＯＸ）を選んで用いる。しかしながら、本発明はこの構成に限定されるものではない。可変抵抗体として酸化ジルコニウム（ＺｒＯＸ）、酸化チタン（ＴｉＯＸ）、酸化タンタル（ＴａＯＸ）、酸化バナジウム（ＶＯＸ）、酸化ニオブ（ＮｂＯＸ）、酸化タングステン（ＷＯＸ）、或いは、チタン酸ストロンチウム（ＳｒＴｉＯＸ）等を用いてもよい。
【００３２】
尚、これらの遷移金属酸化物を可変抵抗体１０２の材料として用いる場合、可変抵抗素子の製造直後の初期抵抗は非常に高く、電気的ストレスによって高抵抗状態と低抵抗状態を切り替え可能な状態にするためには、使用前に、通常の書き換え動作に用いる電圧パルスより電圧振幅が大きく、かつパルス幅が長い電圧パルスを製造直後の初期状態の可変抵抗素子に印加し、抵抗スイッチングがおきる電流パスを形成する、所謂フォーミング処理を行っておく必要がある。このフォーミング処理によって形成される電流パス（フィラメントパスと呼ばれる）がその後の素子の電気特性を決定することが知られている。
【００３３】
図３に本発明装置１の概略の構成例を示す回路ブロック図を示す。図３に示すように、本発明装置１は、メモリセルアレイ１０８、ワード線電圧印加回路１０９、ビット線電圧印加回路１１０、コモン線電圧印加回路１１１、電圧発生回路１１２、制御回路１１３、及び、放電回路１２０を備えて構成される。うちメモリセルアレイ１０８および放電回路１２０の構成については、既に図１を参照して説明した通りである。
【００３４】
制御回路１１３は、メモリセルアレイ１０８の書き換え（セット及びリセット）、読み出し、フォーミングの各メモリ動作の制御を行う。具体的には、制御回路１１３はアドレス線から入力されたアドレス信号、データ線から入力されたデータ入力、制御信号線から入力された制御入力信号に基づいて、ワード線電圧印加回路１０９、ビット線電圧印加回路１１０、及び、コモン線電圧印加回路１１１を制御して、メモリセルの各メモリ動作を制御する。尚、図３に示す例では、制御回路１１３は、一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
【００３５】
電圧発生回路１１２は、書き換え（セット及びリセット）、読み出し、フォーミングの各メモリ動作において、動作対象のメモリセルを選択するために必要な選択ワード線電圧及び非選択ワード線電圧を発生してワード線電圧印加回路１０９に供給し、選択ビット線電圧及び非選択ビット線電圧を発生してビット線電圧印加回路１１０に供給する。また、動作対象のメモリセルを選択するために必要な選択コモン線電圧及び非選択コモン線電圧を発生してコモン線電圧印加回路１１１に供給する。
【００３６】
ワード線電圧印加回路１０９は、書き換え（セット及びリセット）、読み出し、フォーミングの各メモリ動作において、動作対象のメモリセルがアドレス線に入力され指定されると、制御回路１１３からの指示に基づき、当該アドレス線に入力されたアドレス信号に対応するワード線を選択し、選択されたワード線と非選択のワード線に、夫々選択ワード線電圧と非選択ワード線電圧を各別に印加する。ビット線電圧印加回路１１０、コモン線電圧印加回路１１１についても略同様である。これにより、当該各メモリ動作に対し、動作対象のメモリセル１０７が接続された選択ワード線、選択ビット線、及び、選択コモン線にのみ所望の電圧を印加することができる。
【００３７】
尚、制御回路１１３、電圧発生回路１１２、ワード線電圧印加回路１０９、ビット線電圧印加回路１１０、及び、コモン線電圧印加回路１１１の詳細な回路構成、デバイス構造、並びに、製造方法については、公知の回路構成を用いて実現可能であり、公知の半導体製造技術を用いて作製可能であるので説明を割愛する。メモリセルアレイ１０８のデバイス構造ならびに製造方法についても、公知の回路構成を用いて実現可能であり、公知の半導体製造技術を用いて作製可能であるので説明を割愛する。
【００３８】
以下に、本発明装置１のメモリ動作方法について詳述する。
【００３９】
〈１．フォーミング動作〉
本実施形態において、可変抵抗体１０２の材料として用いられる金属酸化物は、製造後の初期状態において絶縁体であり、可変抵抗素子１０５の抵抗状態は製造後の初期状態において初期高抵抗状態にある。当該可変抵抗素子を二以上の抵抗状態の何れかを不揮発的に保持するメモリとして使用するためには、前述したフォーミング処理と呼ばれる電圧印加処理を行って、可変抵抗素子を低抵抗化し、可変抵抗素子を初期高抵抗状態から抵抗状態の遷移が可能な可変抵抗状態に遷移させる必要がある。
【００４０】
この場合、ワード線電圧印加回路１０９により、フォーミング対象のメモリセルと接続する選択ワード線に対して選択電圧Ｖｓｅｌｅｃｔ１（例えば、１．４Ｖ）を印加し、ビット線電圧印加回路１１０により、フォーミング対象のメモリセルと接続する選択ビット線にフォーミングに必要な電圧Ｖｆｏｒｍ（例えば、５Ｖ）を印加し、コモン線電圧印加回路１１１により、フォーミング対象のメモリセルと接続する選択コモン線を０Ｖとする。
【００４１】
このとき、フォーミング対象のメモリセルと接続する選択ビット線と、ドレインが接続する並列抵抗回路１２１内のトランジスタは、本実施形態ではオフ状態にする。
【００４２】
更に、このとき、可変抵抗素子１０５の低抵抗化に伴い、大電流が流れ、素子が破壊されるのを防ぐため、セルトランジスタのゲートに印加される選択電圧Ｖｓｅｌｅｃｔ１を調節し、可変抵抗素子に所定の制限電流値以上の電流が流れないようにしている。
【００４３】
〈２．セット動作〉
通常の書き換え動作において、可変抵抗素子１０５の抵抗状態を高抵抗状態から低抵抗状態にするセット動作では、ワード線電圧印加回路１０９により、選択ワード線に選択電圧Ｖｓｅｌｅｃｔ２（例えば、１．８Ｖ）を印加し、ビット線電圧印加回路１１０により、選択ビット線にセット動作に必要な電圧Ｖｓｅｔ（例えば、５Ｖ、５０ｎｓｅｃ）を印加し、コモン線電圧印加回路１１１により選択コモン線を０Ｖとする。このセット動作により、選択メモリセルの可変抵抗素子を高抵抗状態から低抵抗状態にできる。このとき、少なくとも可変抵抗素子１０５の低抵抗化が開始された後の期間、選択ビット線と接続する並列抵抗回路１２１内のトランジスタをオン状態にする。
【００４４】
尚、このとき、可変抵抗素子１０５の低抵抗化に伴い、大電流が流れ、素子が破壊されるのを防ぐため、セルトランジスタのゲートに印加される選択電圧Ｖｓｅｌｅｃｔ２を調節し、可変抵抗素子に所定の制限電流値以上の電流が流れないようにしている。
【００４５】
〈３．リセット動作〉
通常の書き換え動作において、可変抵抗素子１０５の抵抗状態を低抵抗状態から高抵抗状態にするリセット動作では、ワード線電圧印加回路１０９により、選択ワード線に選択電圧Ｖｓｅｌｅｃｔ３（例えば、９Ｖ）を印加し、選択コモン線に対する選択ビット線の電圧がリセット動作に必要な電圧−Ｖｒｅｓｅｔとなるように、コモン線電圧印加回路１１１により、選択コモン線に電源電圧Ｖｄｄ（例えば、１．６Ｖ）を印加し、ビット線電圧印加回路１１０により、選択ビット線にＶｂｉｔ（例えば、０Ｖ、５０ｎｓｅｃ）の電圧パルスを印加する。このとき、選択コモン線に接続された並列抵抗回路１２１内のトランジスタは、オフ状態にする。このリセット動作により、選択メモリセルの可変抵抗素子を低抵抗状態から高抵抗状態にできる。
【００４６】
〈４．読み出し動作〉
可変抵抗素子１０５の抵抗状態を検出するための読み出し動作では、ワード線電圧印加回路１０９により、選択ワード線に選択電圧Ｖｓｅｌｅｃｔ４（例えば、１．６Ｖ）を印加し、ビット線電圧印加回路１１０により、選択ビット線に読み出し動作に必要な電圧Ｖｒｅａｄ（例えば、０．３Ｖ）を印加し、コモン線電圧印加回路１１１により選択コモン線を０Ｖとする。このとき、選択コモン線に接続された並列抵抗回路１２１内のトランジスタは、オフ状態にする。そして、選択コモン線に接続されたセンス回路（図示せず）により、選択メモリセルに流れる電流量を検知する。この読み出し動作により、選択メモリセルの可変抵抗素子の抵抗状態を検出できる。
【００４７】
以下に、本発明装置１における放電回路１２０（並列抵抗回路１２１）の作用効果について、図４及び図５を参照して説明する。
【００４８】
図４（ａ）、（ｂ）は、セット動作における、従来構成のメモリセルアレイにおける選択メモリセルの状態を示す模式図、図５（ａ）、（ｂ）は、セット動作における、本発明装置１の選択メモリセルの状態を示す模式図であり、可変抵抗素子の寄生容量Ｃが抵抗成分と並列に図示されている。
【００４９】
図４（ａ）は、並列抵抗回路１２１が無い場合のセット動作における選択メモリセルの概略図であり、選択ワード線にはＶｓｅｌｅｃｔ２が、選択ビット線にはＶｓｅｔが印加されているが、可変抵抗素子１０５は高抵抗状態（Ｒ＿ｈｉｇｈ）であり、低抵抗状態に遷移する前の状態である。セルトランジスタ１０６のドレインと可変抵抗素子１０５の第１電極との接続ノードＡの電位は、セルトランジスタのオン抵抗に対して可変抵抗素子の高抵抗状態の抵抗値が十分高いため、０Ｖとみなせる。即ち、可変抵抗素子１０５とセルトランジスタ１０６の直列回路に印加される電圧Ｖｓｅｔのうち、殆ど全ての電圧が可変抵抗素子に分圧されているとみなせる。このとき、可変抵抗素子１０５の寄生容量Ｃには電荷量Ｑ１（＝Ｃ・Ｖｓｅｔ）が充電される。
【００５０】
図４（ｂ）は、並列抵抗回路１２１が無い場合のセット動作における選択メモリセルの概略図であり、選択ワード線にはＶｓｅｌｅｃｔ２が、選択ビット線にはＶｓｅｔが印加されているが、可変抵抗素子１０５は高抵抗状態から低抵抗状態（Ｒ＿ｌｏｗ）へ遷移している。可変抵抗素子が高抵抗状態から低抵抗状態へ遷移すると、可変抵抗素子の低抵抗状態の抵抗値と、セルトランジスタのオン抵抗によりビット線電圧Ｖｓｅｔが分配され、ノードＡの電位はΔＶとなり、可変抵抗素子にかかる電圧は、Ｖｓｅｔ−ΔＶとなる。その結果、可変抵抗素子１０５の寄生容量Ｃにより、ΔＱ（＝Ｃ・ΔＶ）に相当する電荷量が放電され、可変抵抗素子１０５の導電パスに、セット電流の一部として流れ込む。この自己放電による電流Ｉ２は、セット動作における低抵抗状態の抵抗値をさらに押し下げるオーバーセットの要因となる。
【００５１】
つまり、並列抵抗回路１２１の存在しない系においては、セット動作時に可変抵抗素子１０５の寄生容量に起因する電荷量Ｑ１が放電され、セット電流の一部として、可変抵抗素子の導電パスへ流れることになる。そして、この自己放電による電流は、オーバーセットの要因となる。
【００５２】
これに対し、図５（ａ）は、並列抵抗回路１２１が有る場合のセット動作における選択メモリセルの概略図であり、選択ワード線にはＶｓｅｌｅｃｔ２が、選択ビット線にはＶｓｅｔが印加されているが、可変抵抗素子１０５は高抵抗状態（Ｒ＿ｈｉｇｈ）であり、低抵抗状態に遷移する前の状態である。図４（ａ）と同様、セルトランジスタ１０６のドレインと可変抵抗素子１０５の第１電極との接続ノードＡの電位は、セルトランジスタのオン抵抗に対して可変抵抗素子の高抵抗状態の抵抗値が十分高いため、０Ｖとみなせる。即ち、可変抵抗素子１０５とセルトランジスタ１０６の直列回路に印加される電圧Ｖｓｅｔのうち、殆ど全ての電圧が可変抵抗素子に分圧されているとみなせる。このとき、可変抵抗素子の寄生容量Ｃには電荷量Ｑ１（＝Ｃ・Ｖｓｅｔ）が充電される。
【００５３】
図５（ｂ）は、並列抵抗回路１２１が無い場合のセット動作における選択メモリセルの概略図であり、選択ワード線にはＶｓｅｌｅｃｔ２が、選択ビット線にはＶｓｅｔが印加されているが、可変抵抗素子は高抵抗状態から低抵抗状態（Ｒ＿ｌｏｗ）へ遷移している。図４（ｂ）と同様、可変抵抗素子が高抵抗状態から低抵抗状態へ遷移すると、可変抵抗素子の低抵抗状態の抵抗値と、セルトランジスタのオン抵抗によりビット線電圧Ｖｓｅｔが分配され、ノードＡの電位はΔＶとなり、可変抵抗素子にかかる電圧は、Ｖｓｅｔ−ΔＶとなる。その結果、可変抵抗素子の寄生容量Ｃにより、ΔＱ（＝Ｃ・ΔＶ）に相当する電荷量が自己放電電流Ｉ２として流れ出す。
【００５４】
しかしながら、並列抵抗回路１２１がビット線ＢＬとコモン線ＣＬの間に挿入されていることにより、当該自己放電電流の少なくとも一部は、並列抵抗回路１２１を介して、ビット線からコモン線へ流れ込む。可変抵抗素子１０５を介さない放電パスが存在することにより、並列抵抗回路１２１に電流Ｉｒ２が流れ、可変抵抗素子に流れる自己放電電流は、Ｉ２−Ｉｒ２となって低減される。この並列抵抗回路１２１に流れる電流Ｉｒ２により可変抵抗素子のオーバーセットが低減される。
【００５５】
つまり、並列抵抗回路１２１をメモリセルに対して並列な関係となるように接続した系においては、セット動作時に可変抵抗素子の寄生容量に起因する電荷量Ｑ１が放電されるが、その自己放電電流の少なくとも一部が並列抵抗回路１２１を介して流れる。即ち、本実施形態では、自己放電時において、可変抵抗素子１０５を介さない放電パスを形成し、当該自己放電電流の少なくとも一部を並列抵抗回路１２１を介して逃がすようにすることで、セット電流の一部として可変抵抗素子の導電パスに流れる放電電流を低減できる。この結果、オーバーセットを低減することができる。
【００５６】
オーバーセットを低減し、低抵抗状態の抵抗値が低くなりすぎないようにすることで、リセット電流が低減され、過剰なエネルギーがストレスとなって可変抵抗素子に加わることを防げる。この結果、素子の寿命を延ばし、書き換え回数などの信頼性を向上させることにつながる。
【００５７】
尚、上記では可変抵抗素子１０５の寄生容量に起因して放電される電荷量Ｑ１に基づいて説明したが、実際には、可変抵抗素子１０５自身の寄生容量のほか、可変抵抗素子１０５の第１電極１０１からセルトランジスタ１０６のドレイン電極に至る配線、及び、ビット線にも寄生容量が存在し、当該配線による寄生容量も、可変抵抗素子の寄生容量と同様にセット時におけるオーバーセットの要因となる。本発明では、これら配線による寄生容量についても、各寄生容量に蓄積された電荷を可変抵抗素子１０５を介さない放電パスを形成して逃がすことで、セット電流の一部として可変抵抗素子の導電パスに流れる放電電流を低減できる。その結果、オーバーセットを低減することができる。
【００５８】
図６及び図７は、複数のメモリセル１０７に対し、可変抵抗素子１０５のエンデュランス測定を行った結果であり、セット時において、コモン線を０Ｖとし、ビット線に５Ｖ、５０ｎｓｅｃのセットパルスを、リセット時において、コモン線を１．６Ｖとし、ビット線に０Ｖ、５０ｎｓｅｃのリセットパルスを印加して、セット動作とリセット動作を交互に複数回行った後の高抵抗状態と低抵抗状態の抵抗値の累積頻度分布図を表している。図６は並列抵抗回路１２１がない場合、図７は並列抵抗回路１２１がある場合の結果である。図７において、並列抵抗回路１２１の抵抗値は３００ｋΩである。また、測定素子数は夫々２５６素子である。
【００５９】
並列抵抗回路１２１がない場合の２回目のセット動作後の低抵抗状態の抵抗値（図６の○印）と、並列抵抗回路１２１がある場合の２回目のセット動作後の低抵抗状態の抵抗値（図７の□印）の抵抗値を、累積確率が５０％の値（中央値）で比較すると、並列抵抗回路がある方が、数ｋΩ高いことが分かる。これは、並列抵抗回路により自己放電電流が低減され、オーバーセットが低減された効果と考えられる。
【００６０】
一方、リセット後の高抵抗状態の抵抗値の累積頻度分布は、並列抵抗回路１２１がない場合（図６の○印）、１０５〜１０８Ω付近まで抵抗値が分布しているのに対して、並列抵抗回路１２１がある場合（図７の□印）は、３×１０６Ωを超える素子はなかった。これは、低抵抗状態の抵抗値が比較的高いと、リセット動作時に流れる電流が少なくなり、オーバーリセットが低減されたためと考えられる。
【００６１】
１５０００回のリセット動作後の高抵抗状態の抵抗値の累積頻度分布において、１０５Ω以下の抵抗値を不良と見なすとすると、並列抵抗回路１２１がない場合（図６の△印）の不良が、２５％程度であるのに対して、並列抵抗回路１２１がある場合（図７の◇印）の不良は、約１５％に減少している。これは、自己放電電流が可変抵抗素子に流れ込まないことにより、リセット動作時のストレスが低減された効果と考えられる。
【００６２】
図８は、図６及び図７に示す実験を行った素子において、書き換え回数と不良素子数の変化を表したグラフであり、並列抵抗回路の有無により、１０００回の書き換え動作後、以降の不良素子数に明確な差が生じることが分かる。
【００６３】
以上の結果から、本発明装置１が、可変抵抗素子の信頼性向上に有効であることが分かる。
【００６４】
以下に、本発明の別実施形態について説明する。
【００６５】
〈１〉上記実施形態では、並列抵抗回路１２１が一のトランジスタからなる場合を例として、詳細に説明したが、本発明はこれに限られるものではない。更に別のトランジスタあるいは抵抗素子を直列に接続して並列抵抗回路を構成しても構わない。
【００６６】
図９の回路構成図に示す本発明に係る半導体記憶装置２は、並列抵抗回路１２１（トランジスタ）と固定電位との間に、第２の並列抵抗回路１２２としてトランジスタを挿入した構成である。
【００６７】
図１０の回路構成図に示す本発明に係る半導体記憶装置３は、並列抵抗回路１２１（トランジスタ）と固定電位との間に、第２の並列抵抗回路１２３として固定抵抗素子を挿入した構成である。
【００６８】
〈２〉また、上記実施形態では、メモリセルアレイ１０８が、コモン線が行方向に、ビット線と垂直方向に延伸する場合を例として説明したが、本発明はこれに限られるものではなく、例えばビット線とコモン線が平行に延伸していても構わない。
【００６９】
図１１の回路構成図に示す本発明に係る半導体記憶装置４は、ビット線とコモン線がともに列方向に延伸して構成され、同じメモリセル１０７に接続するビット線とコモン線同士が、夫々、抵抗素子からなる並列抵抗回路１２１を介して接続されている。
【００７０】
図１２の回路構成図に示す本発明に係る半導体記憶装置５は、ビット線とコモン線がともに列方向に延伸して構成され、ビット線の夫々は、抵抗素子からなる並列抵抗回路１２１を介して固定電位に接続されている。
【００７１】
勿論、上記半導体記憶装置４、５において、並列抵抗回路１２１としてトランジスタを用いても構わない。
【００７２】
また、メモリセルアレイ１０８内の全てのメモリセル１０７に対して、セルトランジスタ１０６のソースを共通のコモン線または固定電位に接続する構成としてもよい。その場合、コモン線は行方向と列方向の両方に延伸しているといえる。
【００７３】
〈３〉上記実施形態では、セット動作において、可変抵抗素子の寄生容量に蓄積された電荷を並列抵抗回路１２１を介して放電させ、以てオーバーセットを低減させる方法について説明した。一方、フォーミング動作においても、当該フォーミング動作は電圧パルスの印加により可変抵抗素子の抵抗状態を初期の高抵抗状態から可変抵抗状態へ低抵抗化させるものであるため、同様の効果を期待できる。即ち、フォーミング処理後の抵抗値が低抵抗化しすぎること（以降、適宜「オーバーフォーミング」と称す）を防ぐことができる。
【００７４】
図１３を参照し、フォーミング処理時における並列抵抗回路１２１の利用について説明する。まず、図１３（ａ）に示すように、選択ビット線ＢＬと選択コモン線ＣＬの間に、並列抵抗回路１２１を並列の関係となるように接続する。並列抵抗回路１２１は、トランジスタで構成することが好ましい。選択ワード線にＶｓｅｌｅｃｔ１を、選択ビット線にはＶｆｏｒｍを、コモン線に０Ｖを印加して、フォーミングを開始する。このとき、並列抵抗回路１２１のトランジスタはオフ状態としておく。そして、フォーミングが完了する前に、トランジスタをオン状態とし、放電経路を形成する。このとき、可変抵抗素子１０７は初期の高抵抗状態にあり、絶縁状態にあるため、可変抵抗素子とセルトランジスタの直列回路に印加される電圧Ｖｆｏｒｍのうち、可変抵抗素子１０７に殆ど全ての電圧が分圧される。このため、可変抵抗素子の寄生容量Ｃには電荷量Ｑ３（＝Ｃ・Ｖｆｏｒｍ）が充電される。
【００７５】
フォーミングが完了し、可変抵抗素子が可変抵抗状態へ遷移し、低抵抗化すると、図１３（ｂ）に示されるように、可変抵抗素子の可変抵抗状態の抵抗値と、セルトランジスタのオン抵抗によりフォーミング電圧Ｖｆｏｒｍが分配され、セルトランジスタに印加される電圧がΔＶ’、可変抵抗素子に印加される電圧がＶｆｏｒｍ−ΔＶ’となる。その結果、可変抵抗素子の寄生容量Ｃにより、ΔＱ’（＝Ｃ・ΔＶ’）に相当する電荷量が自己放電電流Ｉ４として流れ出す。この自己放電による電流Ｉ４が可変抵抗素子内を経由して流れることで、フォーミング後の可変抵抗状態の抵抗値をさらに押し下げるオーバーフォーミングの要因となる。
【００７６】
しかしながら、並列抵抗回路１２１がビット線ＢＬとコモン線ＣＬの間に挿入されていることにより、当該自己放電電流の少なくとも一部は、並列抵抗回路１２１を介して、ビット線からコモン線へ流れ込む。可変抵抗素子を介さない放電パスが存在することにより、並列抵抗素子に電流Ｉｒ４が流れ、可変抵抗素子に流れる自己放電電流は、Ｉ４−Ｉｒ４となって低減される。この並列抵抗回路１２１に流れる電流Ｉｒ４により可変抵抗素子のオーバーフォーミングを低減することができる。
【００７７】
〈４〉上記実施形態では、可変抵抗素子１０５の構成として、図２に示される素子構造のものを例示したが、本発明は当該構造の素子に限られるものではない。
【産業上の利用可能性】
【００７８】
本発明は、半導体記憶装置に利用可能であり、特に電圧印加によって抵抗状態が遷移し、当該遷移後の抵抗状態が不揮発的に保持される不揮発性の可変抵抗素子を備えてなる半導体記憶装置に利用可能である。
【符号の説明】
【００７９】
１〜５：  本発明に係る半導体記憶装置
１０１：  第１電極
１０２：  可変抵抗体
１０３：  第２電極
１０５、１０５ａ：  可変抵抗素子
１０６：  セルトランジスタ
１０７：  メモリセル
１０８：  メモリセルアレイ
１０９：  ワード線電圧印加回路
１１０：  ビット線電圧印加回路
１１１：  コモン線電圧印加回路
１１２：  電圧発生回路
１１３：  制御回路
１２０：  放電回路
１２１：  並列抵抗回路
１２２、１２３：  第２の並列抵抗回路
ＢＬ１〜ＢＬｍ：  ビット線
ＣＬ１〜ＣＬｎ：  コモン線
Ｃ：      可変抵抗素子の寄生容量
Ｉ２、Ｉ４：  可変抵抗素子の放電により流れる電流
Ｉｒ２、Ｉｒ４：  並列抵抗回路を介して流れる放電電流
Ｑ１〜Ｑ４：  可変抵抗素子の寄生容量に蓄積される電荷量
Ｒ＿ｈｉｇｈ：  可変抵抗素子の高抵抗状態
Ｒ＿ｌｏｗ：  可変抵抗素子の低抵抗状態
Ｖｆｏｒｍ：  フォーミング電圧
Ｖｓｅｔ：  セット電圧
Ｖｓｅｌｅｃｔ１〜４：  セルトランジスタのゲートに印加される電圧
ΔＶ、ΔＶ’：  セルトランジスタと可変抵抗素子の接続ノードＡの電位
ＷＬ１〜ＷＬｎ：  ワード線
【図１】
0005638424.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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