(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された第１導電層と、
前記第１導電層上に形成されたＮドープまたはＰドープの第１半導体層と、
前記第１半導体層上に形成され、レーザーアニールによりシリコンリッチ凝集を誘起して形成された複数のレーザー誘起凝集シリコンナノドットを有し、その密度が約１×１０１１／ｃｍ２〜１×１０１２／ｃｍ２であるシリコンリッチ誘電体層と、
前記シリコンリッチ誘電体層上に形成されたＮドープまたはＰドープの第２半導体層と、
前記第２半導体層上に形成された第２導電層と、
を含み、
前記基板、前記第１導電層、および前記第１半導体層と、前記第２半導体層および前記第２導電層と、のいずれかは、透明材料からなる
ことを特徴とする太陽電池。
【請求項２】
前記シリコンリッチ誘電体層は、シリコンリッチ酸化物、シリコンリッチ窒化物、シリコンリッチ酸窒化物、シリコンリッチ炭化物、または上述の組み合わせである請求項１に記載の太陽電池。
【請求項３】
少なくとも一部の前記レーザー誘起凝集シリコンナノドットの直径は、３〜１０ｎｍである請求項１に記載の太陽電池。
【請求項４】
前記第１半導体層及び前記第２半導体層は、レーザー結晶化（ｌａｓｅｒ  ｃｒｙｓｔａｌｌｉｚｅｄ）Ｎ型半導体またはレーザー結晶化Ｐ型半導体である請求項１に記載の太陽電池。
【請求項５】
前記第１導電層及び前記第２導電層は、金属または金属酸化物である請求項１に記載の太陽電池。
【請求項６】
前記第２導電層は、インジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、アルミニウムドープ酸化亜鉛（ＡＺＯ）、ハフニウム酸化物（ＨｆＯ）、または上述の組み合わせを含む請求項１に記載の太陽電池。
【請求項７】
前記第２導電層は、金、銀、銅、鉄、スズ、鉛、カドミウム、チタン、タンタル、タングステン、モリブデン、ハフニウム、ネオジム、これらの合金、複合層、これらの窒化物またはこれらの酸化物を含む請求項１に記載の太陽電池。
【請求項８】
前記第２導電層は、透明材料と反射材料とを組み合わせて形成される請求項１に記載の太陽電池。
【発明の詳細な説明】
【技術分野】
【０００１】
本件発明は、太陽電池に関する。
【背景技術】
【０００２】
光電池（又は光起電）素子（Ｐｈｏｔｏ−Ｖｏｌｔａｉｃ  Ｄｅｖｉｃｅ、  ＰＶ）は、例えば太陽電池、タッチパネル、環境光（ＵＶ−ｂｌｕｅ）センサ、全領域の光検出器と、高解像度薄膜トランジスタディスプレイなどの各種領域に広く用いられている。光起電素子は、通常、ナノ結晶が形成されている。一般的に、例えば、シリコン、ゲルマニウムなどの半導体材料は、材料のバンドギャップと量子ドットの閉じ込め効果に基づいてナノ結晶が製造される。特許文献１には光起電素子が開示されている。シリコンナノクラスターの製造は、通常、ＳｉＯｘ（ｘ＜２）からシリコンナノクラスターを凝結し、化学気相堆積法、高周波（ＲＦ）スパッタリング、又はシリコン注入法を用いて薄膜を形成している。この薄膜は、通常、シリコンリッチ酸化シリコン（ＳＲＳＯ）、又はシリコンリッチ酸化物（ＳＲＯ）と言われている。化学気相堆積法、高周波スパッタリングを用いて高温でアニールを行った時、通常、シリコンリッチ酸化シリコンで波長５９０ｎｍ〜７５０ｎｍの範囲内でフォトルミネセンス（ＰＬ）のピークを得ることができる。しかし、シリコンリッチ酸化物（ＳＲＯ）の量子効率が比較的低いため、フォトルミネセンスの強度が弱く、その応用は光起電素子に限定されている。
【０００３】
エルビウムドープのナノ結晶シリコンを作るエルビウム（Ｅｒ）注入の技術もシリコンをベースにした光源に用いられている。しかし、従来の注入プロセスの技術は、ドーパントを均一に分布させることができないため、発光効率は低く、且つコストは増加する。また、現在のインターフェースの技術は、このようなドーパントを用いるのに不十分である。Ｓｉ／ＳｉＯ２超格子構造を用いて結晶サイズを制御するには時間がかかり、且つ高温で行う堆積プロセスとなり、シリコン結晶のサイズと、ナノ結晶シリコンと二酸化シリコンのインターフェースの制御を両立できない。この素子の効率は、非常に低く、素子の応用可能な範囲は限定される。素子の効率を改善するために、ナノ結晶シリコンと二酸化シリコンとの間に大きなインターフェース面積が必要となる。
【０００４】
また、不揮発性メモリ市場は、主にフローティングゲート素子を用いている。国際半導体技術２００１年のロードマップ（ｉｎｔｅｒｎａｔｉｏｎａｌ  ｔｅｃｈｎｏｌｏｇｙ  ｒｏａｄｍａｐ  ｆｏｒ  ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ  ２００１）に基づくと、フローティングゲート素子のトンネル酸化物（ｔｕｎｎｅｌ  ｏｘｉｄｅｓ）の厚さは、次世代で約５ｎｍの厚さとなり、トンネル酸化物が薄くなると、酸化物に１つ又は２つの欠陥があれば異常な漏電を招き、不揮発性メモリ素子に保存したデータの流出が生じてしまう。電荷保存を不連続的にすれば、上述の問題を回避することができるため、トンネル酸
化物にたいするプログラム／消去電圧を低電圧化できる。低電圧化できれば、電圧印加ポンプを小さくすることができ、フローティンゲイト素子の集積化に当たっては、ダブルポリシステムを省略することに因るコストダウンが可能になる。よって、分離（ｄｉｓｃｒｅｔｅ）、トラップ状（ｔｒａｐ−ｌｉｋｅ）の記憶ノードを用いた不揮発性メモリ素子は、新たな注目を引いている。
【０００５】
図２７は、従来のフローティングゲートの不揮発性メモリ素子１６００を表しており、ソース電極１６０２、ドレイン電極１６０６と、ゲート電極１６０４を含み、反転層１６１２がｐ型半導体基板のソース電極１６０２とドレイン電極１６０６との間に形成され、絶縁層１６０８がフローティングゲート１６１０とゲート電極１６０４との間に形成されている。フローティングゲート１６１０は、絶縁層１６０８によって囲まれるため、保存電荷がフローティングゲート１６１０内に位置される。
【０００６】
図２８は、従来のシリコン酸化窒化酸化シリコン（ＳＯＮＯＳ）型の不揮発性メモリ素子１７００の断面図を表しており、堆積構造を取っている。ソース電極とドレイン電極（図示していない）は、半導体基板（表示していない）上に形成され、且つ半導体基板のソース領域１７１０とドレイン領域１７２０にそれぞれ接続する。堆積構造は、トンネル酸化層となる第１酸化シリコン層１７３０、多結晶シリコン層１７４０、第２酸化シリコン層１７５０、窒化ケイ素層１７６０、第３酸化シリコン層１７７０と、ゲート電極となる導電層１７８０で構成されている。シリコン酸化窒化酸化シリコン（ＳＯＮＯＳ）型の不揮発性メモリ素子の製造プロセスは、非常に複雑で、且つトンネル酸化層を薄くすると、異常な漏電の問題を招く。
【０００７】
従来は、シリコンリッチ窒化物とシリコンリッチ酸化物に埋設されたシリコンナノドットは、不揮発性メモリ素子のデータの保存時間と信頼度を増加するための電荷トラップ媒体として用いられるが、ポストアニーリング工程で高温処理が必要である。しかし、前述の製造の困難さにより、一般の製造プロセスではガラスパネルに組む入れることが容易ではなかった。従って、高温ポストアニールのステップを必要とせず、従来の低温ポリシリコン薄膜トランジスタ（ＬＴＰＳ  ＴＦＴ）と集積可能な、簡単で高効率の発光素子の製造プロセスが光素子（発光素子と光検出素子）にとって必要とされていた。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許公開  ２００６／０１８９０１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
シリコンナノドットを含むシリコンリッチ誘電体層を備える多層構造体及びその製造方法、並びにそのシリコンナノドットを含むシリコンリッチ誘電体層を備える多層構造体を備える太陽電池、不揮発メモリ素子、感光素子とその製造方法を提供する。
【課題を解決するための手段】
【００１０】
本件発明に係る太陽電池：基板と、前記基板上に形成された第１導電層と、前記第１導電層上に形成されたＮドープまたはＰドープの第１半導体層と、前記第１半導体層上に形成され、レーザーアニールによりシリコンリッチ凝集を誘起して形成された複数のレーザー誘起凝集シリコンナノドットを有し、その密度が約１×１０１１／ｃｍ２〜１×１０１２／ｃｍ２であるシリコンリッチ誘電体層と、前記シリコンリッチ誘電体層上に形成されたＮドープまたはＰドープの第２半導体層と、前記第２半導体層上に形成された第２導電層と、を含み、前記基板、前記第１導電層、および前記第１半導体層と、前記第２半導体層および前記第２導電層と、のいずれかは、透明材料からなることを特徴としている。
【００１１】
本件発明に係る太陽電池においては、前記シリコンリッチ誘電体層は、シリコンリッチ酸化物、シリコンリッチ窒化物、シリコンリッチ酸窒化物、シリコンリッチ炭化物、または上述の組み合わせであることも好ましい。
【００１６】
本件発明に係る太陽電池においては、少なくとも一部の前記レーザー誘起凝集シリコンナノドットの直径は、３〜１０ｎｍであることも好ましい。
【００１７】
本件発明に係る太陽電池においては、前記第１半導体層及び前記第２半導体層は、レーザー結晶化（ｌａｓｅｒ  ｃｒｙｓｔａｌｌｉｚｅｄ）Ｎ型半導体またはレーザー結晶化Ｐ型半導体であることも好ましい。
【００１８】
本件発明に係る太陽電池においては、前記第１導電層及び前記第２導電層は、金属または金属酸化物であることも好ましい。
【００１９】
本件発明に係る太陽電池においては、前記第２導電層は、インジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、アルミニウムドープ酸化亜鉛（ＡＺＯ）、ハフニウム酸化物（ＨｆＯ）、または上述の組み合わせを含むことも好ましい。
【００２０】
本件発明に係る太陽電池においては、前記第２導電層は、金、銀、銅、鉄、スズ、鉛、カドミウム、チタン、タンタル、タングステン、モリブデン、ハフニウム、ネオジム、これらの合金、複合層、これらの窒化物またはこれらの酸化物を含むことも好ましい。
【００２１】
本件発明に係る太陽電池においては、前記第２導電層は、透明材料と反射材料とを組み合わせて形成されることも好ましい。
【発明の効果】
【００２２】
本件発明は、太陽電池素子の光起電素子層、又は光検出器の感光層を構成するシリコンナノドットを含むシリコンリッチ誘電体層を備える多層構造体の製造に低温下で高効率のレーザーアニールプロセスを用い、シリコンリッチ誘電体層内にレーザー誘起凝集シリコンナノドットを形成する。この、レーザー誘起凝集シリコンナノドットは、高密度で均一に分布しており、直径のバラツキも小さい。このプロセスを採用すれば、高温ポストアニールのプロセスが必要無いため、従来の低温ポリシリコン薄膜トランジスタを集積した構造で製造することができる。本件発明に係るレーザー誘起凝集シリコンナノドットを含むシリコンリッチ誘電体層は、太陽電池の他、タッチパネル式フラットパネルディスプレイ、環境光センサや光検出器にも適用が可能である。本件発明の実施例で製造したシリコンナノドットの量子ドットを不揮発性メモリ素子の記憶ノードとすれば、より高い保存時間、信頼度と、操作速度を提供することができる。
【図面の簡単な説明】
【００２３】
【図１】本件発明に係るシリコンリッチ誘電体層内にシリコンナノドットを含むシリコンリッチ誘電体層を備える多層構造体の断面図である。
【図２】本件発明に係るシリコンリッチ誘電体層内にシリコンナノドットを含むシリコンリッチ誘電体層を備える多層構造体の製造方法である。
【図３】本件発明に係るシリコンリッチ誘電体層内にシリコンナノドットを含むシリコンリッチ誘電体層を備える多層構造体の製造の流れ図である。
【図４】本件発明に係るシリコンリッチ誘電体層が含むシリコンナノドットの直径分布である。
【図５】フォトルミネセンスの強度とシリコンナノドットを含むシリコンリッチ誘電体層の多層構造体から照射された光の波長の関係である。
【図６】本件発明に係るシリコンリッチ誘電体層内にレーザー誘起凝集（ｌａｓｅｒ−ｉｎｄｕｃｅｄ  ａｇｇｒｅｇａｔｉｏｎ  ）を含むシリコンリッチ誘電体層を備える多層構造体を備える多層構造体太陽電池の断面図である。
【図７】本件発明に係るシリコンリッチ誘電体層内にシリコンナノドットを含むシリコンリッチ誘電体層を備える多層構造体を備える太陽電池の断面図である。
【図８】本件発明に係るシリコンリッチ誘電体層内にシリコンナノドットを含むシリコンリッチ誘電体層を備える多層構造体を備える太陽電池の断面図である。
【図９】本件発明に係るシリコンリッチ誘電体層内にシリコンナノドットを含むシリコンリッチ誘電体層を備える多層構造体を備える太陽電池の断面図である。
【図１０】本件発明に係るシリコンリッチ誘電体層内にシリコンナノドットを含むシリコンリッチ誘電体層を備える多層構造体を備える太陽電池の製造方法である。
【図１１】本件発明に係るシリコンリッチ誘電体層内にシリコンナノドットを含むシリコンリッチ誘電体層を備える多層構造体を備える太陽電池の製造方法である。
【図１２】本件発明に係るシリコンリッチ誘電体層内にシリコンナノドットを含むシリコンリッチ誘電体層を備える多層構造体を備える太陽電池のマルチバンドギャップスペクトルである。
【図１３】本件発明に係るシリコンリッチ誘電体層内にシリコンナノドットを含むシリコンリッチ誘電体層を備える多層構造体を備える不揮発性メモリ素子である。
【図１４】本件発明に係るシリコンリッチ誘電体層内にシリコンナノドットを含むシリコンリッチ誘電体層を備える多層構造体を備える不揮発性メモリ素子である。
【図１５】本件発明に係るシリコンリッチ誘電体層内にシリコンナノドットを含むシリコンリッチ誘電体層を備える多層構造体を備える不揮発性メモリ素子である。
【図１６】本件発明に係るに係るシリコンリッチ誘電体層内にシリコンナノドットを含むシリコンリッチ誘電体層を備える多層構造体を備える不揮発性メモリ素子の製造方法である。
【図１７】本件発明に係るシリコンリッチ誘電体層内にシリコンナノドットを含むシリコンリッチ誘電体層を備える多層構造体を備える不揮発性メモリ素子の製造方法である。
【図１８】本件発明に係るシリコンリッチ誘電体層内にシリコンナノドットを含むシリコンリッチ誘電体層を備える多層構造体を備える不揮発性メモリ素子の製造方法である。
【図１９】本件発明に係るシリコンリッチ誘電体層内にシリコンナノドットを含むシリコンリッチ誘電体層を備える多層構造体を備える不揮発性メモリ素子に書き込み、読み取り及び消去を行うバンド図である。
【図２０】本件発明に係るシリコンリッチ誘電体層内にシリコンナノドットを含むシリコンリッチ誘電体層を備える多層構造体を備える感光素子の概略図である。
【図２１】本件発明に係るシリコンリッチ誘電体層内にシリコンナノドットを含むシリコンリッチ誘電体層を備える多層構造体を備える感光素子の応用例の概略図である。
【図２２】本件発明に係るシリコンリッチ誘電体層内にシリコンナノドットを含むシリコンリッチ誘電体層を備える多層構造体を備える多重（ｍｕｌｔｉｐｌｅ）感光素子を含む共通回路である。
【図２３】本件発明に係るシリコンリッチ誘電体層内にシリコンナノドットを含むシリコンリッチ誘電体層を備える多層構造体を備える読み取り用の薄膜トランジスタと感光素子の断面図である。
【図２４】本件発明に係るシリコンリッチ誘電体層内にシリコンナノドットを含むシリコンリッチ誘電体層を備える多層構造体を備える感光素子を低温ポリシリコン薄膜トランジスタ（ＬＴＰＳ）に統合した断面図である。
【図２５】本件発明に係るシリコンリッチ誘電体層内にシリコンナノドットを含むシリコンリッチ誘電体層を備える多層構造体を備えるディスプレイパネルである。
【図２６】本件発明に係るシリコンリッチ誘電体層内にシリコンナノドットを含むシリコンリッチ誘電体層を備える多層構造体を備える表示領域の複数の画素の１つの画素である。
【図２７】従来のフローティングゲートの不揮発性メモリ素子である。
【図２８】従来のシリコン酸化窒化酸化シリコン（ＳＯＮＯＳ）型の不揮発性メモリ素子の側面図である。
【発明を実施するための形態】
【００２４】
本件発明についての目的、特徴、長所が一層明確に理解できるよう、以下に実施形態を例示し、図面を参照しつつ、詳細に説明する。
【００２５】
先ず、図１〜図３を説明する。１００が本件発明に係るシリコンリッチ誘電体層３０内にシリコンナノドット４０を含む多層構造体である。図１は、シリコンリッチ誘電体層３０のシリコンナノドット４０を含む多層構造体１００の断面図である。この多層構造体１００は、基板１０、第１導電層２０、シリコンリッチ誘電体層３０と、シリコンリッチ誘電体層３０内に含まれる複数のシリコンナノドット４０で構成されている。図２Ｄに示されるように、もう１つの導電層５０は、シリコンナノドット４０を有するシリコンリッチ誘電体層４５上に形成できる。図３は、図２Ａ〜図２Ｄの流れ図３００を表しており、シリコンリッチ誘電体層３０内のシリコンナノドット４０を含む多層構造体１００の形成方法を示している。
【００２６】
図３に示すように、図１に示すシリコンリッチ誘電体層３０内にシリコンナノドット４０を含む多層構造体１００の製造方法は、以下のステップを含む
（ａ）基板１０上（図３のステップ３１０）に第１導電層２０を形成するステップ。
（ｂ）第１導電層２０上（図３のステップ３２０）にシリコンリッチ誘電体層３０を形成するステップ。
（ｃ）シリコンリッチ誘電体層３０に少なくともレーザーアニールを行い、シリコンリッチ誘電体層３０内のシリコンリッチ成分を凝集させ、シリコンリッチ誘電体層３０に複数のシリコンナノドット４０（図３のステップ３３０）を形成するステップ。
（ｄ）シリコンリッチ誘電体層４５上に第２導電層５０（図３のステップ３４０）を形成するステップ。
【００２７】
上記製造工程のステップは、順次に行う必要が無く、且つ上記のプロセスは本件発明の唯一の方法でもない。
【００２８】
ある実施形態では基板１０にはガラス基板を用い、別の実施形態では、基板１０にはプラスチック薄膜を用いることもできる。
【００２９】
そして、第１導電層２０と第２導電層５０は、金属、金属酸化物、又はこれらの組み合わせとできる。金属は、アルミニウム、銅、銀、金、チタン、モリブデン、リチウム、上述の合金、又はその組み合わせとできる。金属酸化物は、インジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、又はこれらの組み合わせとできる。
【００３０】
ある実施形態では、シリコンリッチ誘電体層３０は、シリコンリッチ酸化薄膜であり、別の実施形態では、シリコンリッチ誘電体層３０は、シリコンリッチ窒化薄膜である。シリコンリッチ誘電体層３０は、プラズマ化学気相成長法（ＰＥＣＶＤ）によって形成され、そのプロセスの条件は、気圧が１トル（ｔｏｒｒ）の低圧、温度が４００℃以下である。ある実施形態では、シリコンリッチ誘電体層３０を形成する温度は、２００〜４００℃、又は３５０〜４００℃であるが、３７０℃が好ましい。シリコンリッチ誘電体層を形成する有効な製造プロセスの時間は、約１３秒〜２５０秒であり、２５秒〜１２５秒が好ましい。シリコンリッチ誘電体層の厚さは、１００〜５００ｎｍが好ましい。シリコンリッチ誘電体層を形成する製造プロセスでは、シリコン含有量比［（ＳｉＨ４）：（Ｎ２Ｏ）］を調整することでシリコンリッチ誘電体層３０の屈折率を制御する。ある実施形態では、シリコン含有量比［（ＳｉＨ４）：（Ｎ２Ｏ）］は、１：１０〜２：１０の範囲で調整され、製造されるシリコンリッチ誘電体層の屈折率は、約１．４０〜２．３０、又は１．４７〜２．５０である。シリコン含有量比［（ＳｉＨ４）：（Ｎ２Ｏ）］は、１：５〜１：１の範囲で調整されることが好ましく、製造されるシリコンリッチ誘電体層の屈折率は、約１．５０〜２．３０、又は１．５０〜２．５０であるか、又はシリコン含有量比［（ＳｉＨ４）：（Ｎ２Ｏ）］の範囲が約１：１０〜１：１でシリコンリッチ誘電体層の屈折率を少なくとも１．４７〜２．５０の範囲内にする。シリコンリッチ誘電体層はまた、その他の方法、又は製造プロセスを用いて製造することもできる。
【００３１】
効率的なフォトルミネセンス効果を得るためには、シリコンリッチ誘電体層３０の屈折率は、特定範囲にあるのが好ましい。ある実施形態では、シリコンリッチ誘電体層の屈折率は、約１．４７〜２．５０である。別の実施形態では、シリコンリッチ誘電体層の屈折率は、約１．７０〜２．５０である。
【００３２】
レーザーアニールのステップでは、４００℃以下の温度に調整した周波数率とレーザーエネルギー密度のエキシマレーザー光によってシリコンリッチ誘電体層３０にアニールを行う。ある実施形態では、エキシマレーザー光の照射条件は、圧力が約１気圧（７６０  ｔｏｒｒ）、又は１×１０−３パスカル（Ｐａ）、温度が４００℃以下である。別の実施形態では、エキシマレーザアニールの温度は、室温（約２０〜２５℃又は６８〜７７°Ｆ）であり、本件発明は、その他の形態の製造プロセスとして、異なるエキシマレーザー光の照射条件を用いることができる。
【００３３】
本実施形態では、レーザー波長とレーザーエネルギーを調整して必要な直径のシリコンナノドットを得る。シリコンナノドットの直径範囲は、約３〜１０ｎｍ（３〜６ｎｍが好ましい）である。ある実施形態では、シリコンリッチ誘電体層３０に対して行うアニールで採用するエキシマレーザー光の波長は３０８ｎｍであり、そのレーザーエネルギーの密度は、約７０〜３００ｍＪ／ｃｍ２であり、７０〜２００ｍＪ／ｃｍ２が好ましい。しかし、レーザーエネルギーの密度が２００ｍＪ／ｃｍ２を超えると、シリコンリッチ誘電体層３０下の金属層の破損や剥落を招くことがある。シリコンリッチ誘電体層３０により大きな直径（４〜１０ｎｍ）のシリコンナノドットを含ませるためには、エキシマレーザー光のレーザーエネルギー密度は、２００〜３００ｍＪ／ｃｍ２が好ましい。また、シリコンリッチ誘電体層３０により小さな直径（３〜６ｎｍ）のシリコンナノドットを含ませるためには、エキシマレーザー光のレーザーエネルギー密度は、７０〜２００ｍＪ／ｃｍ２が好ましい。図４に、本件発明に係るシリコンリッチ誘電体層４００が含むシリコンナノドットの直径分布を示す。
【００３４】
レーザーアニールのステップ後、シリコンリッチ誘電体層３０は、シリコンナノドット４０を複数含むシリコンリッチ誘電体層３０となる。図２Ｃと図２Ｄでは、シリコンナノドットを複数含むシリコンリッチ誘電体層は、記号４５で表示されている。シリコンリッチ誘電体層３０のシリコンナノドット４０の密度は、１×１０１１／ｃｍ２〜１×１０１２／ｃｍ２が好ましく、シリコンリッチ誘電体層３０には、Ｎ型シリコン又はＰ型シリコンをドープすることができる。
【００３５】
図２Ｄと図３のステップ３４０に示されるように、シリコンリッチ誘電体層３０をエキシマレーザー光によってアニールし、シリコンナノドット４０を複数含むシリコンリッチ誘電体層４５上に第２導電層５０を形成する。この第２導電層を備える多層構造体は、不揮発性メモリ素子に用いることができ、シリコンナノドット４０は、記憶ノードとして用いることができる。別の実施形態では、第２導電層５０は、透明なインジウムスズ酸化物（ＩＴＯ）層であり、この透明なインジウムスズ酸化物層５０を備える多層構造体は、液晶ディスプレイに用いることができる。しかし、本件発明は用途をこれらに限定するもの
ではなく、第２導電層５０は金属層として、第１導電層２０は、例えば、インジウムスズ酸化物（ＩＴＯ）層、又はインジウム亜鉛酸化物（ＩＺＯ）層の透明な導電層にできる。
また、第２導電層５０は、例えば、インジウムスズ酸化物（ＩＴＯ）層、又はインジウム亜鉛酸化物（ＩＺＯ）層の透明な導電層として、第１導電層２０を金属層にもできる。第１導電層２０と第２導電層５０は、光を透過する透明な導電層、又は薄い金属層にすることもできる。
【００３６】
図５は、フォトルミネセンスの強度を表しており、フォトルミネセンスの強度とシリコンナノドットを含むシリコンリッチ誘電体層を備える多層構造体から照射された光の波長との関係である。シリコンリッチ誘電体層の厚さは約１００ｎｍであり、且つ本件発明の実施形態では、シリコンリッチ誘電体層は、４種類の異なるエネルギーレベルのエキシマレーザー光によってアニールされている。
【００３７】
前記強度は、シリコンナノドット４０のシリコンリッチ誘電体層４５の多層構造体１００のフォトルミネセンス素子のフォトルミネセンスの強度である。フォトルミネセンスの強度は、ｎｍを単位にした波長毎にフォトルミネセンスの強度を測定し、フォトルミネセンスの強度は、４つの異なる実施例を対比している。各実施例は、異なるエネルギー密度のエキシマレーザー光を用いたプロセスである。曲線５１０のレーザーエネルギー密度は、１００ｍＪ／ｃｍ２であり、曲線５２０のレーザーエネルギー密度は、２００ｍＪ／ｃｍ２であり、曲線５３０のレーザーエネルギー密度は、３００ｍＪ／ｃｍ２であり、曲線５４０のレーザーエネルギー密度は、４００ｍＪ／ｃｍ２である。図に示されるように、各実施例のシリコンリッチ誘電体層は、フォトルミネセンススペクトル３５０ｎｍ〜５５０ｎｍの範囲でピークを有しており、このピークはシリコンナノドットの存在に因るものである。
【００３８】
本件発明が開示している方法によれば、高効率のレーザーアニールプロセスを低温下で実施し、発光素子のフォトルミネセンス層と、又は光検出素子の感光層を製造することができる。本件発明の実施例で製造した誘電体層が含むシリコンナノドットは、高密度で非常に均一に分布しており、且つ、一致した直径を有している。尚、本件発明の実施例では、低温のエキシマレーザー光を用いてアニールを行っている。本件発明の製造プロセスによれば、高温でのポストアニールプロセスを必要とせず、且つ従来の製造プロセスと統合して低温ポリシリコン薄膜トランジスタ（ＬＴＰＳ  ＴＦＴ）を製造することができる。本件発明の実施例で製造したシリコンナノドットを含むシリコンリッチ誘電体層は、太陽電池、タッチパネル、環境光（ａｍｂｉｅｎｔ  ｌｉｇｈｔ  ｓｅｎｓｏｒ）センサと、光検出器に用いることができ、且つ全領域高解像度の薄膜トランジスタディスプレイにも適用できる。本件発明の実施例で製造したシリコンナノドットの量子ドットは、不揮発性メモリ素子の記憶ノードに用いれば、より高い保存時間、信頼度と、操作速度を提供することができる。
【００３９】
以下、図１〜図３に示す本件発明の別の実施形態のシリコンリッチ誘電体層３０に、レーザー誘起（ｌａｓｅｒ  ｉｎｄｕｃｅｄ）でシリコンナノドット４０を凝集させた多層構造体１００とその製造方法を示す。本実施形態と上述の実施形態で共通する部分には同じ記号を用いており、構造は同じであるが、製造方法は上述の実施形態とは異なることを断っておく。図１は、シリコンリッチ誘電体層３０に、レーザー誘起でシリコンナノドット４０を凝集させた多層構造体１００の断面図である。この多層構造体１００は、基板１０、導電層２０、シリコンリッチ誘電体層３０と、シリコンリッチ誘電体層３０内にはレーザー誘起凝集シリコンナノドット４０を複数含んでいる。レーザー誘起凝集シリコンナノドットを複数含むシリコンリッチ誘電体層は、記号４５で表示している。図２Ａ〜図２Ｄに示すように、もう１つの導電層５０は、シリコンリッチ誘電体層４５上に形成される。図３は、図２Ａ〜図２Ｄの流れ図３００を表しており、シリコンリッチ誘電体層３０内のレーザー誘起凝集シリコンナノドット４０を含む多層構造体１００の形成方法を示している。
【００４０】
図２Ａ〜図２Ｄに示す実施形態では、シリコンリッチ誘電体層３０内のレーザー誘起凝集シリコンナノドット４０を含む多層構造体１００の製造方法は、以下のステップを含む。
（ａ）基板１０上（図３のステップ３１０）に第１導電層２０を形成するステップ。
（ｂ）第１導電層２０上（図３のステップ３２０）にシリコンリッチ誘電体層３０を形成するステップ。
（ｃ）シリコンリッチ誘電体層３０にレーザーアニールを行い、シリコンリッチ誘電体層３０内のシリコンリッチを凝集させ、シリコンリッチ誘電体層３０にシリコンナノドット４０（図３のステップ３３０）を複数形成するステップ。
（ｄ）レーザー誘起凝集シリコンナノドット４０を複数含むシリコンリッチ誘電体層３０上に第２導電層５０を形成する、任意に実施するステップ（図３のステップ３４０）。
【００４１】
上述のプロセスのステップは、記載の順番通りに行う必要は無く、且つ、本件発明は、上記のプロセスに限定されない。
【００４２】
ある実施形態では、基板１０は、透明基板、例えば、ガラス、石英、又はその他の材料を用いた基板や、フレキシブル基板、例えば、薄いガラス、ポリエチレンテレフタレート（ＰＥＴ）、ベンゾシクロブタン（ＢＣＢ）、ポリシロキサン、ポリアニリン、ポリメチルメタアクリレート（ＰＭＭＡ）、プラスチック、ゴム、又はこれらの組み合わせから形成されている。別の実施形態では、基板１０は、例えば、シリコンウエハー、セラミック材料、又はその他の適合する材料などのリジッド基板である。基板１０は、例えば、ガラス、石英、セラミック材料、薄いガラス、ポリエチレンテレフタレート（ＰＥＴ）、ベンゾシクロブタン（ＢＣＢ）、ポリシロキサン、ポリアニリン、ポリメチルメタアクリレート（ＰＭＭＡ）、プラスチック、ゴム、又はこれらの組み合わせなどの非半導体の材料が好ましい。本実施形態では基板１０にガラス基板を用いているが、これに限定されるもの
ではない。
【００４３】
図２Ｃに示すように、ある実施形態では、レーザーアニールプロセスでは、レーザー光６２を多層構造体の上部からシリコンリッチ誘電体層３０に照射する。別の実施形態では、基板１０と第１導電層２０は、透明材料から形成されるため、レーザーアニールプロセスでは、多層構造体の底部から行い、レーザー光６４を基板１０と第１導電層２０を透過させ、シリコンリッチ誘電体層３０に照射することができる。更に別の実施形態のレーザーアニールプロセスでは、多層構造体の上部と底部からレーザー光６２とレーザー光６４をシリコンリッチ誘電体層３０に照射することもできる。
【００４４】
ある実施形態では、レーザーアニールは、レーザー誘起凝集シリコンナノドットを複数形成できる。別の実施形態では、レーザーアニールは、レーザー誘起凝集シリコンナノドットを形成しない。第１導電層２０と第２導電層５０は、金属、金属酸化物、又は上述の任意の組み合わせから選択できる。金属は、反射性を有する材料、例えば、アルミニウム、銅、銀、金、チタン、モリブデン、リチウム、タンタル、ネオジム、タングステンやこれらの合金及び複合体、又はその他、適合する材料から選択できる。金属酸化物は、透明な材料、例えば、インジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、アルミニウムドープ酸化亜鉛（ＡＺＯ）、ハフニウム酸化物（ＨｆＯ）、又はこれらの組み合わせから選択できる。金属は、反射材料又は透明材料の組み合わせから選択することができ、本件発明の実施形態では、第１導電層２０と、又は第２導電層５０は、単一層、又は複合層から選択することができ、且つ単一層、又は複合層の中の１つの層の構成材料には、上述の材料を用いることができる。
【００４５】
ある実施形態では、シリコンリッチ誘電体層３０は、シリコンリッチ酸化薄膜であり、別の実施形態では、シリコンリッチ誘電体層３０は、シリコンリッチ窒化薄膜であり、また別の実施形態では、シリコンリッチ誘電体層３０は、シリコンリッチ酸窒化薄膜である。シリコンリッチ誘電体層３０は、単一層、又は多層構造体、又は、シリコンリッチ誘電体層は、シリコンリッチ酸化薄膜、シリコンリッチ窒化薄膜、又はシリコンリッチ酸窒化薄膜の１つを少なくとも含んでいれば良い。
【００４６】
本実施形態のシリコンリッチ誘電体層３０は、プラズマ化学気相成長法（ＰＥＣＶＤ）によって形成され、そのプロセスの条件は、気圧が１トル（ｔｏｒｒ）の低圧、温度が４００℃以下である。ある実施形態では、シリコンリッチ誘電体層３０を形成する温度は、２００℃〜４００℃、又は３５０℃〜４００℃であるが、３７０℃が好ましい。シリコンリッチ誘電体層を形成するために必要な処理時間は、約１３秒〜２５０秒であり、２５秒〜１２５秒が好ましく、５０ｎｍ〜１０００ｎｍの厚さのシリコンリッチ誘電体層３０を形成する。シリコンリッチ誘電体層３０を形成するプロセスでは、シリコン含有量比［（ＳｉＨ４）：（Ｎ２Ｏ）］を調整することでシリコンリッチ誘電体層３０の屈折率を調整する。ある実施形態では、シリコン含有量比［（ＳｉＨ４）：（Ｎ２Ｏ）］は、１：１０〜２：１の範囲で調整され、製造されるシリコンリッチ誘電体層の屈折率は、約１．４７〜２．５０（又は１．４７〜２．３０）である。シリコン含有量比［（ＳｉＨ４）：（Ｎ２Ｏ）］は、１：５〜２：１（又は１：５〜１：１）の範囲で調整されることが好ましく、製造されるシリコンリッチ誘電体層の屈折率は、約１．７０〜２．５０（又は１．７０〜２．３０）である。シリコンリッチ誘電体層はまた、その他の手法や製造プロセスを用いて製造することもできる。
【００４７】
効率の良いフォトルミネセンス素子を製造するために、シリコンリッチ誘電体層３０の屈折率は、特定範囲にあることが好ましい。ある実施形態では、シリコンリッチ誘電体層の屈折率は、約１．４７〜２．５０である。別の実施形態では、シリコンリッチ誘電体層の屈折率は、約１．７０〜２．５０である。
【００４８】
本実施形態は、例えば、エキシマレーザー光を用いてシリコンリッチ誘電体層３０にアニールを行うレーザーアニール処理においては、４００℃の温度下に調整できる周波数に設定したレーザーエネルギー密度のエキシマレーザー光を用い、シリコンリッチ誘電体層にアニールを行う際の圧力が約１気圧（７６０  ｔｏｒｒ）、又は１×１０−３パスカル（Ｐａ）である。別の実施形態では、エキシマレーザー光の温度は、室温（約２０℃〜２５℃又は６８°Ｆ〜７７°Ｆ）であり、本件発明は、その他の条件設定としたエキシマレーザー光を用いたプロセスとすることもできる。
【００４９】
本実施例は、レーザー波長とレーザーエネルギーを調整して所定の直径のシリコンナノドットを得ることができる。用いるレーザー波長は２６６ｎｍ〜１０２４ｎｍであり、例えば、エキシマレーザアニール（ＥＬＡ）、連続波レーザー結晶化（ＣＬＣ）、固体連続波緑色レーザー（ｓｏｌｉｄ−ｓｔａｔｅ  ＣＷ  ｇｒｅｅｎ  ｌａｓｅｒ）、又はその他のレーザーなどの任意のレーザー光源を用いることができる。レーザー誘起凝集シリコンナノドットの直径範囲は、約２ｎｍ〜１０ｎｍであり、３ｎｍ〜６ｎｍが好ましい。ある実施形態では、シリコンリッチ誘電体層３０に対して行うエキシマレーザアニールのエ
キシマレーザー光の波長は、２６６ｎｍ〜５３２ｎｍ（３０８ｎｍが好ましい）であり、
そのレーザーエネルギーの密度は、約７０ｍＪ／ｃｍ２〜３００ｍＪ／ｃｍ２（更に、７０ｍＪ／ｃｍ２〜２００ｍＪ／ｃｍ２が好ましく、この範囲内であれば、レーザーはシリコンリッチ誘電体層下の金属層の破損、又は剥落を招くことが無い）である。別の実施形態では、シリコンリッチ誘電体層３０に連続波レーザー結晶化（ＣＬＣ）を行うレーザー波長は、約５３２〜１０２４ｎｍである。また別の実施形態では、シリコンリッチ誘電体層３０に固体連続波緑色レーザー照射を行うレーザー波長は、約５３２ｎｍである。しかし、レーザーエネルギーの密度が２００ｍＪ／ｃｍ２を超えた時、シリコンリッチ誘電体層３０下の金属層の破損、又は剥落を招く可能性がある。
【００５０】
シリコンリッチ誘電体層３０により大きな直径（４ｎｍ〜１０ｎｍ）のレーザー誘起凝集シリコンナノドットを製造するために、シリコンリッチ誘電体層３０に対してアニールを行うエキシマレーザー光のレーザーエネルギー密度は、２００ｍＪ／ｃｍ２〜３００ｍＪ／ｃｍ２が好ましい。また、シリコンリッチ誘電体層３０により小さな直径（２ｎｍ〜６ｎｍ）のレーザー誘起凝集シリコンナノドットを製造できるようにするために、エキシマレーザー光のレーザーエネルギー密度は、７０ｍＪ／ｃｍ２〜２００ｍＪ／ｃｍ２が好ましい。
【００５１】
レーザーアニールのステップ後、シリコンリッチ誘電体層３０は、レーザー誘起凝集シリコンナノドット４０を複数含むシリコンリッチ誘電体層３０となる。図２Ｃと２Ｄでは、レーザー誘起凝集シリコンナノドットを複数含むシリコンリッチ誘電体層は、記号４５で表示されている。シリコンリッチ誘電体層３０のレーザー誘起凝集シリコンナノドット４０の密度は、１×１０１１／ｃｍ２〜１×１０１２／ｃｍ２が好ましく、シリコンリッチ誘電体層３０にはまた、Ｎ型シリコン又はＰ型シリコンをドープすることができる。
【００５２】
図２Ｄと図３のステップ３４０に示されるように、シリコンリッチ誘電体層３０でレーザーアニールした後、レーザー誘起凝集シリコンナノドット４０を複数含むシリコンリッチ誘電体層３０上に第２導電層５０を形成する。このシリコンナノドットは、不揮発性メモリ素子に用いることができ、レーザー誘起凝集シリコンナノドット４０は、記憶ノードとして用いてデータを保存することができる。別の実施形態では、第２導電層５０は、透明層、又は反射層から選択することができ、透明層は、例えば、インジウムスズ酸化物（ＩＴＯ）層、インジウム亜鉛酸化物（ＩＺＯ）、アルミニウムドープ酸化亜鉛（ＡＺＯ）、ハフニウム酸化物（ＨｆＯ）、又はこれらの組み合わせから選択できる。反射層は、例えば、アルミニウム、銅、銀、金、チタン、モリブデン、リチウム、タンタル、ネオジム、タングステンやこれらの合金及び複合体、又はその他、適合する材料から選択できる。
本件発明の実施例では、第１導電層２０と、又は第２導電層５０は、単一層、又は複合層から選択することができ、且つ単一層、又は複合層の中の１つの層の構成材料は、上述の材料を用いることができる。この例えば、インジウムスズ酸化物（ＩＴＯ）を含む透明材料の第２導電層５０の多層構造体は、例えば、液晶ディスプレイ、ＥＬディスプレイ、又は上記を組み合わせたディスプレイに用いることができる。しかし、第２導電層５０は、金属層から選択することができ、第１導電層２０は、例えば、インジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、アルミニウムドープ酸化亜鉛（ＡＺＯ）、ハフニウム酸化物（ＨｆＯ）、又はこれらを組み合わせた透明な導電層から選択できる。別の実施形態では、第２導電層５０は、例えば、インジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、アルミニウムドープ酸化亜鉛（ＡＺＯ）、ハフニウム酸化物（ＨｆＯ）、又はこれらを組み合わせた透明な導電層から選択することができ、第１導電層２０は、金属層から選択できる。第１導電層２０と第２導電層５０の中の１つの層は、光を透過させることができる透明な導電層、又は薄い金属層から選択できる。又は、第１導電層２０と第２導電層５０は、全て光を透過する透明な導電層、又は薄い金属層から選択できる。
【００５３】
本実施形態で透明導電層を用いれば、第２導電層を形成する前、又は後にレーザーアニールを行うことができ、且つ、多層構造体の上部からのアニール、多層構造体の底部からのアニール、又は多層構造体の上部と底部からのアニールが可能である。
【００５４】
以下、本件発明に係る方法、素子と、関連する用途について述べる。以下に述べる論述、標題、副標題、又は条件は、本件発明の説明を補助するもので、本件発明を限定するものではないことを断っておく。
【実施例１】
【００５５】
実施例１では、本件発明に係るシリコンナノドットを含むシリコンリッチ誘電体層を備える多層構造体を太陽電池に応用した例を説明する。図６に、本件発明に係るシリコンリッチ誘電体層４３０内にレーザー誘起凝集（ｌａｓｅｒ−ｉｎｄｕｃｅｄ  ａｇｇｒｅｇａｔｉｏｎ  ）シリコンナノドット４３５を含む太陽電池４００の断面図を示す。ここで示す実施形態では、太陽電池４００は、以下の構成を備える。
（ａ）基板４１０。
（ｂ）基板４１０上に形成され、それが次のステップでＮ＋又はＰ＋のドーパントでドープされ、第１Ｎドープ又はＰドープの半導体層４２５を形成する、例えばアモルファスシリコンの第１半導体層。
（ｃ）第１Ｎドープ又はＰドープの半導体層４２５上に形成され、それがレーザー誘起凝集プロセスによって形成されたレーザー誘起凝集シリコンナノドット４３５を複数含むシリコンリッチ誘電体層４３０。
（ｄ）シリコンリッチ誘電体層４３０上に形成され、それが次のステップでＮ＋又はＰ＋のドーパントでドープされ、第２Ｎドープ又はＰドープの半導体層４４５を形成する、例えばアモルファスシリコンの第２半導体層。
【００５６】
図７に示す実施形態では、太陽電池４０２は、基板４１０と第１半導体層４２０との間に形成される第１導電層４１５（又は底部導電層と言われる）を更に含む。別の実施形態では、図８に示すように、太陽電池４０４は、第２Ｎドープ又はＰドープの半導体層４４５に形成される第２導電層４５０（又は上部導電層と言われる）を更に含む。別の実施形態では、図９に示すように、太陽電池４０６は、基板４１０と第１半導体層４２０との間に形成される第１導電層４１５と、第２Ｎドープ又はＰドープの半導体層４４５に形成される第２導電層４５０を更に含む。
【００５７】
例えば、第２導電層４５０は、透明な材料層、例えば、インジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、アルミニウムドープ酸化亜鉛（ＡＺＯ）、ハフニウム酸化物（ＨｆＯ）、又はこれらの組み合わせが好ましい。第２導電層はまた、反射材料層、例えば、金、銀、銅、鉄、スズ、鉛、カドミウム、チタン、タンタル、タングステン、モリブデン、ハフニウム、ネオジムやこれらの合金、複合層、そして、窒化物や酸化物で形成することもできる。ある実施形態では、第２導電層４５０も透明材料、又は反射材料で形成されている。
【００５８】
ある実施形態では、シリコンリッチ誘電体層４３０は、シリコンリッチ酸化物、シリコンリッチ窒化物、シリコンリッチ酸窒化物、シリコンリッチ炭化物、又はこれらの組み合わせから形成されている。
【００５９】
ある実施形態では、第１半導体層４２０と第２半導体層４４０は、少なくとも１つのＮ型半導体層である。別の実施形態では、第１半導体層４２０と第２半導体層４４０は、少なくとも１つのＰ型半導体層である。また別の実施形態では、第１半導体層４２０と第２半導体層４４０は、少なくとも１つのＮ型半導体層とＰ型半導体層の組み合わせである。
【００６０】
ある実施形態では、第１半導体層４２０と第２半導体層４４０のいずれかは、アモルファスシリコン、ポリシリコン、微結晶シリコン（ｍｉｃｒｏ−ｃｒｙｓｔａｌｌｉｚｅｄ  ｓｉｌｉｃｏｎ）、単結晶シリコン（ｍｏｎｏ−ｃｒｙｓｔａｌｌｉｚｅｄ  ｓｉｌｉｃｏｎ）、又はこれらの組み合わせから形成されている。レーザー結晶化Ｎ型半導体層とレーザー結晶化Ｐ型半導体層は、レーザー結晶化プロセスで形成できる。
【００６１】
図１０〜図１１は、以下に示すステップを含む、ある実施形態における、レーザー誘起凝集シリコンナノドットを複数含むシリコンリッチ誘電体層を備える太陽電池の形成工程を表している。
（ａ）基板５１０を提供するステップ。
（ｂ）基板５１０上に第１半導体層５２０を形成するステップ。
（ｃ）第１Ｎドープ又は第１Ｐドープの半導体層５２５を形成するステップ。
（ｄ）第１Ｎドープ又は第１Ｐドープの半導体層５２５上にシリコンリッチ誘電体層５３０を形成するステップ。
（ｅ）レーザー誘起凝集プロセスを行い、シリコンリッチ誘電体層５３０内に複数のレーザー誘起凝集シリコンナノドット５３５を形成するステップ。
（ｆ）複数のレーザー誘起凝集シリコンナノドット５３５を含むシリコンリッチ誘電体層５３０上に第２半導体層５４０を形成するステップ。
（ｇ）第２Ｎドープ又は第２Ｐドープの半導体層５４５を形成するステップ。
本実施例の工程のステップは、上述の順序で実施しても、順序を変更して実施しても構わない。
【００６２】
ある実施形態では、上述のプロセスは、基板５１０と第１半導体層５２０との間に第１導電層５１５を形成できる。ある実施形態では、第１Ｎドープ又は第１Ｐドープの半導体層５２５を形成するステップは、第１半導体層５２０にドープを行うステップを含む。別の実施形態では、第１Ｎドープ又は第１Ｐドープの半導体層５２５を形成するステップは、第１導電層５１５に同環境（ｉｎ−ｓｉｔｕ）プラズマＣＶＤドーピングプロセスを行うステップを含み、第１Ｎドープ又は第１Ｐドープの半導体層５２５を形成する。
【００６３】
ある実施形態では、第２Ｎドープ又は第２Ｐドープの半導体層５４５は、第２半導体層５４０にドープを行うことによって形成できる。別の実施形態では、プラズマ化学気相成長法（ＰＥＣＶＤ）によって第２半導体層５４０を製造する時、レーザー誘起凝集シリコンナノドット５３５を含むシリコンリッチ誘電体層５３０上に第２Ｎドープ又は第２Ｐドープの半導体層５４５を形成できる。
【００６４】
ある実施形態では、レーザー誘起凝集のプロセスは、シリコンリッチ誘電体層５３０の上部から行う。別の実施形態では、仮に基板５１０と第１Ｎドープ又は第１Ｐドープの半導体層５２５が透明な場合、レーザー誘起凝集のプロセスは、基板５１０と第１Ｎドープ又は第１Ｐドープの半導体層５２５の底部から行う。また別の実施形態では、レーザー誘起凝集のプロセスは、シリコンリッチ誘電体層５３０の上部から行い、且つ基板５１０と第１Ｎドープ又は第１Ｐドープの半導体層５２５の底部から行う。本実施形態は、レーザーのエネルギーを調整し、それを基板５１０と第１Ｎドープ又はＰドープの半導体層５２５を透過させ、シリコンリッチ誘電体層５３０に照射することができる。仮に第２Ｎドープ又は第２Ｐドープの半導体層５４５が透明な場合、レーザー光、又は光線を透過させることができる。従って、本実施形態のレーザープロセスは、シリコンリッチ誘電体層５３０上に第２Ｎドープ又は第２Ｐドープの半導体層５４５を形成した後（以上のステップｇ）実施できる。
【００６５】
ある実施形態では、このプロセスは、第２半導体層５４０上に第２導電層５５０を形成するステップを更に含む。第２導電層５５０は、透明な材料、例えば、インジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、アルミニウムドープ酸化亜鉛（ＡＺＯ）、ハフニウム酸化物（ＨｆＯ）、及びこれらの組み合わせ、又はその他の適合する材料で形成するのが好ましい。また、第２導電層５５０は、反射材料、例えば、金、銀、銅、鉄、スズ、鉛、カドミウム、チタン、タンタル、タングステン、モリブデン、ハフニウム、ネオジムやこれらの合金又は複合層、そして、これらの窒化物や酸化物で形成することができる。第２導電層５５０も、透明材料や反射材料を組み合わせて形成することもできる。
【００６６】
ある実施形態では、太陽電池のシリコンリッチ誘電体層５３０の構成材料は、シリコンリッチ酸化物、シリコンリッチ窒化物、シリコンリッチ酸窒化物、シリコンリッチ炭化物、又はこれらの組み合わせから形成されている。ある実施形態では、下電極５１５は、基板５１０上に形成することができる。ある実施形態では、基板５１０には、例えばガラスの透明基板を採用することができる。別の実施形態では、基板５１０には、例えばプラスチック基板などの屈曲性を有する基板を採用することができる。
【００６７】
ある実施形態では、第１半導体層５２０と第２半導体層５４０は、少なくとも１つのア
モルファスシリコン、ポリシリコン、微結晶シリコン（ｍｉｃｒｏ−ｃｒｙｓｔａｌｌｉｚｅｄ  ｓｉｌｉｃｏｎ）、単結晶シリコン（ｍｏｎｏ−ｃｒｙｓｔａｌｌｉｚｅｄ  ｓｉｌｉｃｏｎ）、又はこれらの組み合わせから形成されている。また、第１半導体層５２０と第２半導体層５４０の少なくとも１つは、Ｎ型半導体、Ｐ型半導体、レーザー結晶化（ｌａｓｅｒ  ｃｒｙｓｔａｌｌｉｚｅｄ）Ｎ型半導体、レーザー結晶化Ｐ型半導体、またはこれらの組み合わせて形成することができる。レーザー結晶化Ｎ型半導体とレーザー結晶化Ｐ型半導体とは、レーザー結晶化プロセスで形成することができる。
【００６８】
ある実施形態では、基板５１０、第１半導体層５２０と、第２半導体層５４０の少なくとも１つは、透明材料、不透明材料、反射材料、又はこれらの組み合わせから形成されている。本実施例のレーザー結晶化プロセスでは、レーザーは、任意の適当な方向に向けて１つ又は複数の透明層を透過し、第１半導体層５２０と第２半導体層５４０の両者の少なくとも１つの層に照射する。ある実施形態のレーザー誘起凝集プロセスでは、レーザーは、任意の適当な方向に向けて１つ又は複数の透明層を透過し、シリコンリッチ誘電体層５３０に照射する。
【００６９】
本件発明はまた、太陽電池の製造に適用できる。ある実施形態では、この方法は以下のステップを含む
（ａ）基板５１０を提供するステップ。
（ｂ）基板５１０上に少なくとも２つの層を含む多層構造体を形成し、それぞれの層が第１の形態と第２の形態を備えるステップ。
（ｃ）レーザー光でこの多層構造体を照射し、この多層構造体の少なくとも１つの層を第１の形態から第２の形態に変換するステップ。
【００７０】
多層構造体の層の第１の形態は、非晶質である。多層構造体の少なくとも１つの層は、レーザー誘起凝集シリコンナノドットを複数含み、且つ実質的に非晶質の第２の形態を備える。多層構造体の層の第２の形態は、実質的に結晶質、実質的に微結晶質、又は非晶質から選択できる。実質的な結晶質、実質的な微結晶質は、レーザー結晶化プロセスによって形成される。
【００７１】
ある実施形態では、上述の方法は、基板と多層構造体との間に第１導電層を形成するステップを更に含むことができる。別の実施形態では、上述の方法は、多層構造体上に第２導電層を形成するステップを更に含むことができる。基板５１０、多層構造体の構造層、第１導電層、又は第２導電層の少なくとも１つは、透明材料、不透明材料、反射材料、又はこれらを組み合わせて形成することができる。レーザー光は、任意の適当な方向に向けて１つ又は複数の透明層を透過し、多層構造体に照射される。
【００７２】
本件発明の実施形態のマルチバンドギャップ（ｍｕｌｔｉｐｌｅ−ｂａｎｄｇａｐ）を有するシリコンナノドットの太陽電池（単一接合を有する）は、多重接合素子に置き換えることができる。多重接合素子は、単一接合のセルを個別に有し、バンドギャップの高い順に堆積する。多重接合セル素子では、上部のセルは、高エネルギーの光子を捉え、且つその残りの光子をより低いバンドギャップ（ｌｏｗｅｒ−ｂａｎｄｇａｐ）のセルに伝送して吸収させる。異なる半導体材料が異なる融点とエネルギー吸収効率を有することから、レーザー誘起凝集シリコンナノドットも多結晶シリコン、又はアモルファスシリコン薄膜に対するレーザー結晶化プロセスで形成することができる。よって、レーザー結晶化プロセスを用いれば、マルチバンドギャップの光吸収構造を構築できる。このマルチバンドギャップの光吸収構造は、高効率の太陽電池に適用することができる。図１２は、本件発明の実施例に基づく太陽電池のマルチバンドギャップスペクトルを複数の狭領域に分けている。この実施形態であれば、各領域と強調する光子が変換され、高効率の太陽電池を形成できる。
【実施例２】
【００７３】
実施例２では、シリコンナノドットを含むシリコンリッチ誘電体層を備える多層構造体を不揮発メモリ素子に適用した例を説明する。図１３に、本件発明に係るシリコンリッチ誘電体層のレーザー誘起凝集（ｌａｓｅｒ−ｉｎｄｕｃｅｄ  ａｇｇｒｅｇａｔｉｏｎ  ）シリコンナノドット４３５を含む不揮発メモリ素子７００を示す。ここで示す実施形態では、不揮発メモリ素子７００は、以下の構成を備える。
（ａ）導電層７１０。
（ｂ）半導体層７５０。
（ｃ）導電層７１０と半導体層７５０との間に位置されるレーザー誘起凝集シリコンナノドット７４０を含むシリコンリッチ誘電体層７３０。
（ｄ）半導体層７５０に形成されたドレイン領域７２２。
（ｅ）半導体層７５０に形成されたソース領域７２４。
（ｆ）ドレイン領域７２２とソース領域７２４との間に形成され、例えばシリコンリッチ誘電体層７３０に直接接続するチャンネル領域７２０。
【００７４】
上述のように、レーザー誘起凝集シリコンナノドット７４０は、シリコンリッチ誘電体層７３０にレーザーアニールプロセスで形成される。ある実施形態では、ソース電極は、ソース電極７２４上に形成され、ドレイン電極は、ドレイン電極７２２上に形成される。
【００７５】
ある実施形態では、不揮発メモリ素子７００のゲート電極となる導電層７１０は、透明材料、不透明材料、反射材料、又はこれらの組み合わせから形成されている。導電層７１０は、透明層を選択して形成することもでき、例えば、インジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、アルミニウムドープ酸化亜鉛（ＡＺＯ）、ハフニウム酸化物（ＨｆＯ）、又はこれらを組み合わせた透明な材料で形成することができる。ある実施形態では、シリコンリッチ誘電体層７３０の厚さは、約３０〜５０ｎｍであるが本件発明はこれに限定されるものではない。レーザー誘起凝集シリコンナノドット７４０は、シリコンリッチ誘電体層７３０の内部に形成され、且つ分布している。レーザー誘起凝集シリコンナノドット７４０が存在する領域は、シリコンリッチ誘電体層７３０の底面上の約２〜５ｎｍの領域、又はシリコンリッチ誘電体層７３０の上面上の約２〜５ｎｍの領域になる。レーザー誘起凝集シリコンナノドット７４０の直径は、２〜６ｎｍが好ましい。
【００７６】
ある実施形態では、半導体層７２０は、基板７５０上に形成され、且つアモルファスシリコン、ポリシリコン、微結晶シリコン、単結晶シリコン、又はこれらの組み合わせから形成されている。半導体層７２０は、Ｎ型半導体層、Ｐ型半導体層、レーザー結晶化Ｎ型半導体層、レーザー結晶化Ｐ型半導体層、又はこれらの組み合わせとすることができ、レーザー結晶化Ｎ型半導体層とレーザー結晶化Ｐ型半導体層は、レーザー結晶化プロセスで形成できる。
【００７７】
ある実施形態では、シリコンリッチ誘電体層７３０は、シリコンリッチ酸化物、シリコンリッチ窒化物、シリコンリッチ酸窒化物、シリコンリッチ炭化物、又はこれらの組み合わせから形成されている。基板７５０、半導体層７２０と、導電層７１０の少なくとも１つは、透明材料、不透明材料、反射材料、又はこれらを組み合わせて形成できる。
【００７８】
ある実施形態では、不揮発メモリ素子７００の半導体層７２０は、レーザー結晶化Ｎ型シリコンである。別の実施形態では、不揮発メモリ素子７００の半導体層７２０は、レーザー結晶化Ｐ型シリコンである。ある実施形態では、ソース電極（図示していない）は、ソース電極７２４上に形成され、ドレイン電極（図示していない）は、ドレイン電極７２２上に形成される。また、両者は、その他の素子、例えば、信号線、コンデンサ、スイッチ、電源ラインなどに接続することができる。
【００７９】
図１４に、本件発明に係るシリコンリッチ誘電体層７３０のレーザー誘起凝集シリコンナノドット７４０を含む不揮発性メモリ素子７０２を示す。この実施形態では、不揮発性メモリ素子７０２は、以下の構成を備える。
（ａ）導電層７１０。
（ｂ）半導体層７５０。
（ｃ）導電層７１０と半導体層７５０との間に配置されたレーザー誘起凝集シリコンナノドット７４０を含むシリコンリッチ誘電体層７３０。
（ｄ）半導体層７５０に形成されたドレイン領域７２２。
（ｅ）半導体層７５０に形成されたソース領域７２４。
（ｆ）ドレイン領域７２２とソース領域７２４との間に形成されたチャンネル領域７２０。
（ｇ）チャンネル領域７２０とシリコンリッチ誘電体層７３０との間に形成されたトンネル（ｔｕｎｎｅｌ）誘電体層７３６。
【００８０】
上述のように、レーザー誘起凝集シリコンナノドット７４０は、シリコンリッチ誘電体層７３０にレーザーアニールプロセスで形成される。ある実施形態では、ソース電極（図示していない）は、ソース電極７２４上に形成され、ドレイン電極（図示していない）は、ドレイン電極７２２上に形成される。また、両者は、その他の素子、例えば、信号線、コンデンサ、スイッチ、電源ラインなどに接続することができる。
【００８１】
ある実施形態では、半導体層７２０は、基板７５０上に形成され、且つアモルファスシリコン、ポリシリコン、微結晶シリコン、単結晶シリコン、又はこれらの組み合わせから形成されている。半導体層７２０は、Ｎ型半導体層、Ｐ型半導体層、レーザー結晶化Ｎ型半導体層、レーザー結晶化Ｐ型半導体層、又はこれらの組み合わせとすることができ、レーザー結晶化Ｎ型半導体層とレーザー結晶化Ｐ型半導体層は、レーザー結晶化プロセスで形成できる。
【００８２】
シリコンリッチ誘電体層は、シリコンリッチ酸化物、シリコンリッチ窒化物、シリコンリッチ酸窒化物、シリコンリッチ炭化物、又はこれらの組み合わせとすることができ、基板、半導体層と、導電層の少なくとも１つは、透明材料、不透明材料、反射材料、又はこれらの組み合わせとすることができる。
【００８３】
ある実施形態では、不揮発性メモリ素子７０２の半導体層７２０は、レーザー結晶化Ｎ型シリコンである。別の実施形態では、不揮発性メモリ素子７０２の半導体層７２０は、レーザー結晶化Ｐ型シリコンである。ある実施形態では、ソース電極（図示していない）は、ソース電極７２４上に形成され、ドレイン電極（図示していない）は、ドレイン電極７２２上に形成される。また、両者は、その他の素子、例えば、信号線、コンデンサ、スイッチ、電源ラインなどに接続することができる。
【００８４】
図１５は、本件発明に係るレーザー誘起凝集シリコンナノドットを含む不揮発メモリ素子７０４を示す。この実施形態では、不揮発メモリ素子７０４は、以下の構成を備える。
（ａ）導電層７１０。
（ｂ）基板７０５上に位置された緩衝（ｂｕｆｆｅｒ）誘電体層７５０。
（ｃ）緩衝誘電体層７５０上に形成された半導体層７５０。
（ｄ）導電層７１０とチャンネル領域７２０との間に位置されたレーザー誘起凝集シリコンナノドット７４０を含むシリコンリッチ誘電体層７３０。
（ｅ）半導体層７２０に形成されたドレイン領域７２２。
（ｆ）半導体層７２０に形成されたソース領域７２４。
（ｇ）ドレイン領域７２２とソース領域７２４との間に形成され、シリコンリッチ誘電体層７３０に直接接触されるチャンネル領域７２０。
【００８５】
緩衝誘電体層７５０は、無機材料、有機材料、又はこれらを組み合わせて形成できる。無機材料は、例えば、酸化シリコン、窒化ケイ素、酸窒化シリコン、炭化シリコン、又はこれらの組み合わせである。有機材料は、例えば、ポリエチレンテレフタレート（ＰＥＴ）、ベンゾシクロブタン（ＢＣＢ）、ポリシロキサン、ポリアニリン、ポリメチルメタアクリレート（ＰＭＭＡ）、プラスチック、ゴム、又はこれらの組み合わせである。本件発明の実施形態では、緩衝誘電体層７５０は、単一層、又は複合層から選択することができ、且つ単一層、又は複合層の少なくとも１つの層は、上述の材料で形成できる。本実施形態では、緩衝誘電体層７５０は、例えば、酸化シリコン、又は窒化ケイ素の無機材料であり、もう１つの不揮発性メモリ素子７０４の実施例では、基板７０５に緩衝誘電体層７５０が形成しなくても良い。上述のように、レーザー誘起凝集シリコンナノドット７４０は、シリコンリッチ誘電体層７３０にレーザーアニールプロセスによって形成される。ある実施形態では、ソース電極（図示していない）は、ソース電極７２４上に形成され、ドレイン電極（図示していない）は、ドレイン電極７２２上に形成される。
【００８６】
ある実施形態では、ソース電極（図示していない）は、ソース電極７２４上に形成され、ドレイン電極（図示していない）は、ドレイン電極７２２上に形成される。また、両者は、その他の素子、例えば、信号線、コンデンサ、スイッチ、電源ラインなどに接続することができる。
【００８７】
メモリ素子７０４の構造と不揮発性メモリ素子７０２の構造は類似しているが、メモリ素子７０４の構造は、トンネル誘電体層７３６を備える必要が無く、且つ、基板には、ガラス基板を用いる。
【００８８】
また、図１３〜図１５に示す実施形態は、トップゲート型構造（ｔｏｐ−ｇａｔｅ  ｔｙｐｅ  ｓｔｒｕｃｔｕｒｅ）としているが、本件発明はこれを限定するものではなく、本件発明では、ボトムゲート型構造（ｂｏｔｔｏｍ−ｇａｔｅ  ｔｙｐｅ  ｓｔｒｕｃｔｕｒｅ）としても構わない。
【００８９】
また、本件発明は、不揮発性メモリ素子の製造方法に関する。ある実施形態では、この方法は、以下のステップを含む製造方法を用いる。
（ａ）ソース領域７２４とドレイン領域７２２を有する半導体層７２０を提供するステップ。
（ｂ）半導体層７２０上にシリコンリッチ誘電体層７３０を形成するステップ。
（ｃ）シリコンリッチ誘電体層７３０にレーザー誘起凝集プロセスを行い、シリコンリッチ誘電体層７３０に複数のレーザー誘起凝集シリコンナノドット７４０を形成するステップ。
（ｄ）シリコンリッチ誘電体層７３０に導電層７１０を形成するステップ。
この方法では、更に以下に示す１つ又は複数のステップを含むことができる。
（ｅ）ソース領域７２４とドレイン領域７２２にそれぞれ電気的に接続されるソース領域とドレイン領域を提供するステップ。
（ｆ）半導体層７２０とシリコンリッチ誘電体層７３０との間にトンネル誘電体層７３６を形成するステップ。
（ｇ）ガラス基板７０５上に緩衝誘電体層７５０を形成し、緩衝誘電体層７５０上に半導体層７２０を形成するステップ。
【００９０】
導電層７１０は、透明材料、不透明材料、反射材料、又はこれらを組み合わせて形成できる。半導体層７２０は、アモルファスシリコン、ポリシリコン、微結晶シリコン、単結晶シリコン、又はこれらを組み合わせて形成できる。半導体層７２０は、Ｎ型半導体層、Ｐ型半導体層、レーザー結晶化Ｎ型半導体層、レーザー結晶化Ｐ型半導体層、又はこれらの組み合わせとすることができ、レーザー結晶化Ｎ型半導体層とレーザー結晶化Ｐ型半導体層は、レーザー結晶化プロセスで形成できる。
【００９１】
ある実施形態では、基板７５０、半導体層７２０と、導電層７１０の少なくとも１つは、透明材料、不透明材料、反射材料、又はこれらの組み合わせから形成されている。本実施形態のレーザー結晶化プロセスでは、レーザーは、任意の適当な方向に向けて半導体層７２０に照射される。別の実施形態のレーザー結晶化プロセスでは、レーザーは、任意の適当な方向に向けて１つ又は複数の透明層を透過し、シリコンリッチ誘電体層７３０に照射される。
【００９２】
また、図１６〜図１８に、以下のステップを含む不揮発性メモリ素子の製造方法を示す。
（ａ）基板８１０上に緩衝誘電体層８２０を提供するステップ。
（ｂ）緩衝誘電体層８２０上にポリシリコン半導体層を提供し、半導体層内にソース領域８３０（ｎ＋又はＰ＋）、例えばｎチャンネル又はＰチャンネルのイントリンシックチャネル領域８５０（ｉｎｔｒｉｎｓｉｃ  ｃｈａｎｎｅｌ）と、ドレイン領域（ｎ＋又はＰ＋）が形成するステップ。
（ｃ）ポリシリコン半導体層上にトンネル誘電体層８６０を提供するステップ。
（ｄ）トンネル誘電体層８６０上にシリコンリッチ誘電体層８７０を形成するステップ。
（ｅ）シリコンリッチ誘電体層８７０にレーザー誘起凝集プロセスを行い、シリコンリッチ誘電体層８７０内にレーザー誘起凝集シリコンナノドット８７５を複数形成するステップ。
（ｆ）レーザー誘起凝集シリコンナノドット８７５を含むシリコンリッチ誘電体層８７０上に導電層８８０を形成し、ゲートを制御するステップ。
【００９３】
ある実施形態では、ステップ（ｅ）では、レーザー誘起凝集プロセスは、レーザー光がシリコンリッチ誘電体層８７０の上部から照射される。別の実施形態では、導電層８８０を透明材料で形成すれば、レーザー誘起凝集プロセスはまた、ステップ（ｆ）の後、シリコンリッチ誘電体層８７０上に導電層８８０が形成された後に行うこともできる。
【００９４】
緩衝誘電体層８２０とトンネル誘電体層８６０の少なくとも１つは、無機材料、有機材料、又はこれらを組み合わせて形成できる。無機材料は、例えば、酸化シリコン、窒化ケイ素、酸窒化シリコン、炭化シリコン、又はこれらの組み合わせである。有機材料は、例えば、ポリエチレンテレフタレート（ＰＥＴ）、ベンゾシクロブタン（ＢＣＢ）、ポリシロキサン、ポリアニリン、ポリメチルメタアクリレート（ＰＭＭＡ）、プラスチック、ゴム、又はこれらの組み合わせである。本件発明の実施形態では、緩衝誘電体層８２０とトンネル誘電体層８６０の少なくとも１つは、単一層、又は複合層から選択することができ、且つ単一層、又は複合層の少なくとも１つの層は、上述の材料で形成される。本実施例では、緩衝誘電体層８２０は、例えば、酸化シリコン、又は窒化ケイ素であり、トンネル誘電体層８６０は、例えば、酸化シリコンである。
【００９５】
本件発明の実施形態では、緩衝誘電体層８２０とトンネル誘電体層８６０のいずれかを形成しない場合もある。
【００９６】
ある実施形態では、不揮発性メモリ素子の導電層８８０は、透明層、例えば、インジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、アルミニウムドープ酸化亜鉛（ＡＺＯ）、ハフニウム酸化物（ＨｆＯ）、又はこれらの組み合わせ、又はその他の適合する材料から選択することができ、且つある実施形態では、ゲートは、導電層８８０と接続される。
【００９７】
ある実施形態では、シリコンリッチ誘電体層８７０は、シリコンリッチ酸化物、シリコンリッチ窒化物、シリコンリッチ酸窒化物、シリコンリッチ炭化物、又はこれらの組み合わせから形成されている。ある実施形態では、基板８１０は、例えばガラスの透明基板を採用する。別の実施形態では、基板８１０は、例えばプラスチック基板などの屈曲性を有する基板を採用する。
【００９８】
ある実施形態では、半導体層は、アモルファスシリコン、ポリシリコン、微結晶シリコン、単結晶シリコン、又はこれらの組み合わせから形成されている。
【００９９】
図１９には、電子が量子ドットをレーザー誘起凝集シリコンナノドットの  深いエネルギーバンドにトンネリングさせた時を比較したバンド図をＡ〜Ｃに示している。図１９Ａでは書き込みを行い、図１９Ｂでは読み取りを行い、図１９Ｃでは不揮発性メモリ素子のデータを消去している。
【実施例３】
【０１００】
実施例３では、シリコンナノドットを含むシリコンリッチ誘電体層を備える多層構造体を感光素子に適用した例を説明する。図２０に、本件発明に係る感光素子１０００を示す。シリコンリッチ誘電体層は、複数のレーザー誘起凝集シリコンナノドットを含み、感光素子１０００は、以下の構成を備える。
（ａ）第１導電層１０１０。
（ｂ）第２導電層１０４０。
（ｃ）第１導電層１０１０と第２導電層１０４０との間に配置され、レーザー誘起凝集
シリコンナノドット１０２０を複数含むシリコンリッチ誘電体層１０３０。
【０１０１】
上述のように、感光素子１０００のレーザー誘起凝集シリコンナノドット１０２０は、シリコンリッチ誘電体層１０３０にレーザーアニールプロセスで形成される。第２導電層１０４０は透明であるため、例えば感光素子１０００のシリコンリッチ誘電体層１０３０にレーザー光の可視光を照射できる。ある実施形態では、感光素子１０００の第１導電層１０１０は、例えば、金、銀、銅、鉄、スズ、鉛、カドミウム、チタン、タンタル、タングステン、モリブデン、ハフニウム、ネオジムやこれらの合金及び複合体、これらの窒化物や酸化物から形成される反射材料層である。ある実施形態では、感光素子１０００の第２導電層１０４０は、例えば、インジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、アルミニウムドープ酸化亜鉛（ＡＺＯ）、ハフニウム酸化物（ＨｆＯ）等の透明な材料とこれらの組み合わせ、又はその他の適合する材料で形成される透明層であるが、感光素子１０００の第２導電層１０４０も、例えば、金、銀、銅、鉄、スズ、鉛、カドミウム、チタン、タンタル、タングステン、モリブデン、ハフニウム、ネオジムやこれらの合金及び複合体、これらの窒化物や酸化物の反射材料層で形成することができる。
【０１０２】
シリコンリッチ誘電体層１０３０は、レーザー誘起凝集シリコンナノドット１０２０を複数含む。シリコンリッチ誘電体層１０３０の構成材料は、シリコンリッチ酸化物、シリコンリッチ窒化物、シリコンリッチ酸窒化物、シリコンリッチ炭化物、又はこれらの組み合わせである。
【０１０３】
ある実施形態では、第１導電層１０１０は、基板上に形成され、第１導電層１０１０、第２導電層１０４０と基板の少なくとも１つは、透明材料、不透明材料、反射材料、又はこれらの組み合わせから形成されている。
【０１０４】
本実施例では、１つ又は複数の上述の感光素子を用いて光検出器を形成することができる。感光素子はまた、光センサ（ｐｈｏｔｏ  ｓｅｎｓｏｒ）、光センサ光検出器（ｐｈｏｔｏ  ｓｅｎｓｏｒ  ｌｉｇｈｔ  ｄｅｔｅｃｔｏｒ）、指紋センサ、環境光センサと、タッチディスプレイに用いるディスプレイパネルとして用いることができる。
【０１０５】
図２０に示す実施形態では、電池１０５０は、感光素子１０００を可視光１００２、１００４に露光して発電した電荷を保存し、且つ電流計１０６０は、感光素子１０００が発電した電流を測定する。ある実施形態では、感光素子１０００のシリコンリッチ誘電体層１０３０は、シリコンリッチ酸化物、シリコンリッチ窒化物、シリコンリッチ酸窒化物、シリコンリッチ炭化物、又はこれらの組み合わせから形成されている。
【０１０６】
また、本件発明に係る感光素子１０００の形成方法は、以下のステップを含む。
（ａ）第１導電層１０１０を提供するステップ。
（ｂ）第１導電層１０１０上にシリコンリッチ誘電体層１０３０を形成するステップ。
（ｃ）シリコンリッチ誘電体層１０３０にレーザー誘起凝集プロセスを施し、シリコンリッチ誘電体層１０３０内にレーザー誘起凝集シリコンナノドット１０２０を複数形成するステップ。
（ｄ）レーザー誘起凝集シリコンナノドット１０２０を含むシリコンリッチ誘電体層１０３０上に第２導電層１０４０を形成するステップ。
【０１０７】
上記の方法のある実施形態では、導電体層をその上に形成した基板を提供するステップを更に含む。第１導電層１０１０、第２導電層１０４０と、基板の少なくとも１つは、透明材料、不透明材料、反射材料、又はこれらを組み合わせて形成される。ある実施形態では、シリコンリッチ誘電体層は、シリコンリッチ酸化物、シリコンリッチ窒化物、シリコンリッチ酸窒化物、シリコンリッチ炭化物、又はこれらの組み合わせから形成されている。本実施例のレーザー結晶化プロセスでは、レーザーは、任意の適当な方向に向けて１つ又は複数の透明層を透過し、シリコンリッチ誘電体層に照射される。
【０１０８】
本件発明は、必ずしも上述のステップの順序を採用しなければならないわけでもなければ、このプロセスが本件発明を実行する唯一の手段でもない。言い換えれば、上述のプロセスのステップは、異なる順序で行うことができる。ある実施形態では、感光素子の第１導電層は金属層である。別の実施形態では、感光素子１０００の第１導電層１０１０と第２導電層１０４０は、全て透明層であり、例えば、以下に示すインジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、アルミニウムドープ酸化亜鉛（ＡＺＯ）、又はハフニウム酸化物（ＨｆＯ）、又はこれらの組み合わせからなる透明材料で構成する。
しかし、感光素子１０００の第１導電層１０１０と第２導電層１０４０は、その他の材料で形成することができる。
【０１０９】
ある実施形態では、感光素子１０００のシリコンリッチ誘電体層１０３０は、シリコンリッチ酸化物、シリコンリッチ窒化物、シリコンリッチ酸窒化物、シリコンリッチ炭化物、又はこれらの組み合わせから形成されている。
【０１１０】
図２１は、本件発明に係る感光素子１０００の応用例を示しており、この感光素子は、シリコンリッチ誘電体層１０３０でレーザー誘起凝集シリコンナノドット１０２０を含み、且つ読み取り用の薄膜トランジスタ（ＴＦＴ）に連結する。図２０に示すように、感光素子は、基板上の第１導電層１０１０、レーザー誘起凝集シリコンナノドット１０２０を含むシリコンリッチ誘電体層１０３０と、第２導電層１０４０を含む。読み取り用の薄膜トランジスタは、高ドープＮ型シリコンソース領域１１１０、高ドープＮ型シリコンドレイン領域１１２０、ゲート電極１１３０、ゲート電極、高ドープＮ型シリコンソース領域１１１０と、高ドープＮ型シリコンドレイン領域１１２０との間に位置された誘電体層（図示していない）を備える。感光素子１０００は、光ダイオードとして用いられ、その第２導電層１０４０は、接続線１０４０Ａによって回路（図示していない）の接地に電気的に接続し、且つその第１導電層１０１０は、読み取り用の薄膜トランジスタのソース領域１１１０に電気的に接続する。ゲート電極１１３０は、接続線１１４０によって回路（図示していない）のもう１つの部分に電気的に接続する。ゲート電極１１３０とドレイン領域１１２０は、それぞれ接続線１１４０、１１５０経由外部の回路に電気的に接続する。
【０１１１】
図２２には、本件発明に係る多重（ｍｕｌｔｉｐｌｅ）感光素子の共通回路を表しており、シリコンリッチ誘電体層の多重感光素子は、レーザー誘起凝集シリコンナノドットを含む。図２２では、感光素子を４つのみ表示している。感光素子は、通常、Ｎ×Ｍマトリクスの方式で光センサ、又は光検出器を構成する。前記ＮとＭは、ゼロではない整数である。この代表的な回路では、電源供給ＶＤＤ、接地ＧＮＤと、リセット入力は、全ての感光素子が共用する。各行と各列は、その入力を対応する行（ＲＯＷ１、ＲＯＷ２、…ＲＯＷＮ）と列（ＣＯＬ１、ＣＯＬ２、…ＣＯＬＭ）とそれぞれ共用する。
【０１１２】
図２３に、本件発明に係る読み取り用の薄膜トランジスタと感光素子の断面図を示す。
感光素子は、シリコンリッチ誘電体層内にレーザー誘起凝集シリコンナノドットを含み、且つ低温ポリシリコン（ＬＴＰＳ）パネル１３００に集積されている。感光素子の第１部分１３４０では、感光素子は、レーザー誘起凝集シリコンナノドットのシリコンリッチ誘電体層１３１４と第２導電層１３１６を含む第１導電層１３１２を備え、感光素子の第２部分１３５０では、読み取り用の薄膜トランジスタ（ＴＦＴ）が基板上に形成され、基板１３１０は、ソース領域１３２２、ドレイン領域１３２４と、ゲート電極１３２６を備える。
【０１１３】
本実施形態では、第１導電層１３１２は金属層であり、読み取り用の薄膜トランジスタのソース領域１３２２に電気的に接続する。第２導電層１３１６は、透明導電層であり、可視光を透過させ、光線をレーザー誘起凝集シリコンナノドットを含むシリコンリッチ誘電体層１３１４に伝送させる。ゲート電極１３２６とドレイン領域１３２４は、外部の回路に電気的に接続する。本実施例の感光素子の上部に明示した窓（ｗｉｎｄｏｗ）１３３０は光線を透過さ、本願発明の関連分野では、充填因子（ｆｉｌｌ  ｆａｃｔｏｒ）と言われる。
【０１１４】
図２４は、本件発明の感光素子を低温ポリシリコン薄膜トランジスタ（ＬＴＰＳ）に集積した別の実施形態を表しており、より広い充填因子を備える。図１４では、感光素子は、読み取り用の薄膜トランジスタ上に３層堆積した構造を備える。感光素子には、第１導電層１４１２とレーザー誘起凝集シリコンナノドットを含むシリコンリッチ誘電体層１４１４と第２導電層１４１６が形成される。本実施形態は、この感光素子の３層構造によって感光素子の充填因子を拡大し、より広い領域を覆う。読み取り用の薄膜トランジスタは、ソース領域１４２２、ドレイン領域１４２４と、ゲート電極１４２６を備える。ソース領域は、感光素子の第１導電層１４１２に電気的に接続され、読み取り用の薄膜トランジスタは、基板１４１０上に形成される。ある実施形態では、基板１４１０は、例えばガラスの透明基板を採用する。別の実施形態では、基板１４１０は、例えばプラスチックのフレキシブル基板を採用する。感光素子をディスプレイパネルに用いる時は、感光素子を環境光１４３０に面するように設置する。また、バックライト１４４０は、ディスプレイパネルにデータを表示するようにのみ用い、バックライトが感光素子に影響するのを防ぐため、第１導電層１４１２は、効果的にバックライトをブロックするように用いられる。
【０１１５】
本件発明はまた、シリコンリッチ誘電体層にレーザー誘起凝集シリコンナノドットを含むシリコンリッチ誘電体層を備える多層構造体に関する。ある実施形態では、多層構造体は以下を備える。
（ａ）基板。
（ｂ）基板上に位置された第１導電体層、及び
（ｃ）第１導電体層上に位置され、レーザー誘起凝集シリコンナノドットを含むシリコンリッチ誘電体層。
【０１１６】
ある実施形態では、シリコンリッチ誘電体層は、酸化シリコン薄膜、窒化ケイ素薄膜、酸窒化シリコン薄膜、炭化シリコン薄膜、又はこれらの組み合わせから形成されている。酸化シリコン層の屈折率は、約１．４７〜２．３０であり、約１．４７〜２．５０が好ましい。窒化ケイ素層の屈折率は、約１．７〜２．３０であり、約１．７０〜２．５０が好ましい。少なくとも一部のレーザー誘起凝集シリコンナノドットの直径範囲は、約２ｎｍ〜１０ｎｍである。
【０１１７】
この多層構造体では、シリコンリッチ誘電体層の厚さは、約５０ｎｍ〜１０００ｎｍであり、レーザー誘起凝集シリコンナノドットの密度は、１×１０１１／ｃｍ２〜１×１０１２／ｃｍ２が好ましい。ある実施形態では、多層構造体は、第２導電層も含み、第１導電層と第２導電層の少なくとも１つは、透明材料、不透明材料、反射材料、又はこれらの組み合わせから形成されている。
【０１１８】
この多層構造体は、太陽電池、感光素子と、ディスプレイパネルに用いることもできる。更に、タッチパネルとして用いるディスプレイパネルとすることもできる。また、この多層構造体は、不揮発性メモリ素子に用いることができ、少なくとも一部のシリコンナノドットは、記憶ノードとして用いることができる。
【０１１９】
本件発明の１つ又は複数の感光素子は、光センサ、光検出器、ディスプレイパネルやタッチ可能なディスプレイパネルの形成に用いることができる。図２５は、本件発明に係るディスプレイパネル１５００である。このディスプレイパネル１５００は、（ａ）データを表示する表示領域１５１０、（ｂ）データを伝送し、ユーザーが信号を入力する表示領域１５２０、（ｃ）光を検出する光検出器１５３０、（ｄ）太陽エネルギーを電力に変換する太陽電池１５４０、（ｅ）環境光を検出する環境光センサ１５５０を備えるものである。上述の素子は、全てが少なくとも１つのレーザー誘起凝集シリコンナノドットを複数含むシリコンリッチ誘電体層を備える。本件発明の実施例では、ディスプレイパネル１５００は、長方形であり、その幅は約３８ｍｍであり、高さは約５４ｍｍである。
【０１２０】
ある実施形態では、ディスプレイパネル１５００は、データを表示する表示領域１５１０を備える。非表示領域では、ディスプレイパネルは、光を検出する光検出器１５３０、太陽エネルギーを電力に変換する太陽電池１５４０と、環境光を検出する環境光センサ１５５０を備える。光検出器１５３０と環境光センサ１５５０は、任意の角の領域に設置され、環境光、又はその他の光線を検出する。太陽電池１５４０は、表示領域１５１０の周囲に設置され、太陽エネルギーを電力に変換し、ディスプレイパネル１５００が消耗するエネルギーを補給する。
【０１２１】
別の実施形態では、ディスプレイパネル１５００は、データを表示し、ユーザーの制御信号を受ける表示領域１５１０を備える。ディスプレイパネルそのものはタッチパネルである。
【０１２２】
更に別の実施形態では、ディスプレイパネル１５００は、データを表示し、ユーザーの制御信号を受ける表示領域１５１０と、非表示領域を備える。非表示領域には、光を検出する光検出器１５３０、太陽エネルギーを電力に変換する太陽電池１５４０と、環境光を検出する環境光センサ１５５０の少なくとも１つを備える。光検出器１５３０と環境光センサ１５５０は、任意の角の領域に設置され、環境光、又はその他の光線を検出する。太陽電池１５４０は、表示領域１５１０の任意の角の領域に設置され、受けた光線を電力に変換し、ディスプレイパネル１５００が消耗するエネルギーを補給する。
【０１２３】
他の実施形態では、ディスプレイパネル１５００は、データを表示する表示領域を備え、且つデータを表示し、ユーザーの制御信号を受ける表示領域１５１０と、非表示領域を備える。ディスプレイパネル１５００は、光を検出する光検出器１５３０、太陽エネルギーを電力に変換する太陽電池１５４０と、環境光を検出する環境光センサ１５５０も備える。光検出器１５３０と環境光センサ１５５０は、表示領域１５１０の任意の領域に設置され、環境光、又はその他の光線を検出する。太陽電池１５４０は、表示領域１５１０の任意の領域に設置され、表示領域１５１０の表面が受けた光線を電力に変換し、ディスプレイパネル１５００が消耗するエネルギーを補給する。
【０１２４】
本件発明は、本件発明の要旨を逸脱することが無ければ、ディスプレイパネルの素子の組み合わせはいかようにもできる。
【０１２５】
マトリクス配列された感光素子を有する表示領域１５１０は、ディスプレイパネル１５００の表面にユーザーが与える制御信号を検出することができる。このディスプレイパネル１５００は、前記に開示している技術の１つの例示だけで、本件発明を限定するものではない。
【０１２６】
図２６は、本件発明に係る図２５が備えるの複数の画素の１つの画素を抽出した図である。各表示領域１５１０の複数の画素は、少なくとも１つの表示領域１５６０、スキャンライン１５７０と、データライン１５８０をそれぞれ含む。隣接した画素用のスキャンラインは１５７２であり、隣接した画素用のデータラインは１５８２である。各画素は、少なくとも１つの表示画素、タッチパネル画素、光検出器１５３０、太陽電池１５４０と、環境光センサ１５５０を備える。複数の画素は、Ｎ×Ｍのマトリクス配列から選択することができ、光検出器１５３０、太陽電池１５４０と、環境光センサ１５５０の任意、又は全ての機能を有する大型表示パネル、又はタッチパネルを形成できる。
【０１２７】
以上、本件発明の好適な実施例を例示したが、例えば、本件発明がインジウムスズ酸化物（ＩＴＯ）を用いた例を開示していても、インジウム亜鉛酸化物（ＩＺＯ）を用いることもできる。実施例は、本件発明の製造プロセス、装置、構成、製造と、使用の特定方法を表示するためだけのもので、これは本件発明を限定するものではなく、本件発明の精神及び範囲を逸脱しない限りにおいては、当業者であれば行い得る少々の変更や修飾を付加することは可能であることを断っておく。従って、本件発明が保護を請求する範囲は、特許請求の範囲を基準としている。
【産業上の利用可能性】
【０１２８】
本件発明は、太陽電池素子の光起電素子層、又は光検出器の感光層を構成するシリコンナノドットを含むシリコンリッチ誘電体層を備える多層構造体の製造に低温下で高効率のレーザーアニールプロセスを用い、シリコンリッチ誘電体層内にレーザー誘起凝集シリコンナノドットを形成する。この、レーザー誘起凝集シリコンナノドットは、高密度で均一に分布しており、直径のバラツキも小さい。このプロセスを採用すれば、高温ポストアニールのプロセスが必要無いため、従来の低温ポリシリコン薄膜トランジスタを集積した構造で製造することができる。本件発明に係るレーザー誘起凝集シリコンナノドットを含むシリコンリッチ誘電体層は、太陽電池の他、タッチパネル式フラットパネルディスプレイ、環境光センサや光検出器にも適用が可能である。本件発明の実施例で製造したシリコンナノドットの量子ドットを不揮発性メモリ素子の記憶ノードとすれば、より高い保存時間、信頼度と、操作速度を提供することができる。
【符号の説明】
【０１２９】
１０  基板  
２０  第１導電層
３０  シリコンリッチ誘電体層
４０  シリコンナノドット
４５  シリコンリッチ誘電体層
５０  第２導電層
６２  レーザー光
６４  レーザー光
１００  多層構造体
３００  流れ図
３１０、３２０、３３０、３４０  ステップ
４００、４０２、４０４、４０６  太陽電池
４１０  基板  
４１５  第１導電層
４２０  第１半導体層
４２５  第１Ｎドープ又は第１Ｐドープの半導体層
４３５  シリコンナノドット
４４０  第２半導体層
４４５  第２Ｎドープ又は第２Ｐドープの半導体層
４５０  第２導電層
５１０  曲線／基板
５１５  第１導電層
５２０  第１半導体層／曲線
５２５  第１Ｎドープ又は第１Ｐドープの半導体層
５３０  シリコンリッチ誘電体層／曲線
５３５  シリコンナノドット
５４０  第２半導体層／曲線
５４５  第２Ｎドープ又は第１Ｐドープの半導体層
５５０  第２導電層
７００  不揮発メモリ素子
７０２、７０４  不揮発性メモリ素子
７０５  基板  
７１０  導電層
７２０  チャンネル領域／半導体層
７２２  ドレイン領域
７２４  ソース領域
７３０  シリコンリッチ誘電体層
７３６  トンネル（ｔｕｎｎｅｌ）誘電体層
７４０  シリコンナノドット
７５０  半導体層／基板／緩衝（ｂｕｆｆｅｒ）誘電体層
８１０  基板
８２０  緩衝誘電体層
８３０  ソース領域
８４０  ドレイン領域
８５０  チャンネル領域
８６０  トンネル誘電体層
８７０  シリコンリッチ誘電体層
８７５  シリコンナノドット
８８０  導電層
９１０  ゲート
９２０  チャンネル
９３０  コントロールオキサイド
９４０  トンネルオキサイド
１０００  感光素子
１００２、１００４  可視光
１０１０  第１導電層
１０２０  シリコンナノドット
１０３０  シリコンリッチ誘電体層
１０４０  第２導電層
１０４１  接続線
１０５０  電池
１０６０  電流計
１１１０  高ドープＮ型シリコンソース領域
１１２０  高ドープＮ型シリコンドレイン領域
１１３０  ゲート電極
１１４０、１１５０  接続線
１３００  低温ポリシリコン（ＬＴＰＳ）パネル
１３１０  基板
１３１２  第１導電層
１３１４  シリコンリッチ誘電体層
１３１６  第２導電層
１３２２  ソース領域
１３２４  ドレイン領域
１３２６  ゲート電極
１３３０  窓（ｗｉｎｄｏｗ）
１３４０  第１部分
１３５０  第２部分
１４１０  基板
１４１２  第１導電層
１４１４  シリコンリッチ誘電体層
１４１６  第２導電層
１４２２  ソース領域
１４２４  ドレイン領域
１４２６  ゲート電極
１４３０  環境光
１４４０  バックライト
１５００  ディスプレイパネル
１５１０  データを表示する表示領域
１５２０  信号を入力する表示領域
１５３０  光検出器
１５４０  太陽電池
１５５０  環境光センサ
１５６０  ディスプレイ領域
１５７０、１５７２  スキャンライン
１５８０、１５８２  データライン
１６００  フローティングゲートの不揮発性メモリ素子
１６０２  ソース電極
１６０４  ゲート電極
１６０６  ドレイン電極
１６０８  絶縁層
１６１０  フローティングゲート
１６１２  反転層
１７００  （ＳＯＮＯＳ）型の不揮発性メモリ素子
１７１０  ソース領域
１７２０  ドレイン領域
１７３０  第１酸化シリコン層
１７４０  多結晶シリコン層
１７５０  第２酸化シリコン層
１７６０  窒化ケイ素層
１７７０  第３酸化シリコン層
１７８０  導電層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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