(57)【特許請求の範囲】
【請求項１】
高周波回路を備えた高周波回路部品であって、
前記高周波回路は、スイッチング回路と、第１及び第２のアンテナ端子と、第１の通信システム用の送信端子並びに第１及び第２の受信端子と、前記スイッチング回路と前記第１の受信端子を繋ぐ受信経路に配置された第１のフィルタ回路と、前記スイッチング回路と前記第２の受信端子を繋ぐ受信経路に配置された第２のフィルタ回路とを備え、
前記スイッチング回路は、前記送信端子が前記第１及び第２のアンテナ端子のどちらかを選択して接続可能であると共に、前記第１の受信端子が前記第１のアンテナ端子側のみの接続／非接続を切り替え、前記第２の受信端子が前記第２のアンテナ端子側のみの接続／非接続を切り替えるように動作し、
前記高周波回路部品は、電極パターンが形成される複数の層が積層された積層体を有し、
該積層体は、前記第１と第２のフィルタ回路の電極パターンの少なくとも一部が形成されると共に、前記第１のフィルタ回路と第２のフィルタ回路が、前記積層体の積層方向に見て異なる領域に形成されていることを特徴とする高周波回路部品。
【請求項２】
請求項１に記載の高周波回路部品であって、
前記高周波回路は、更に、
前記第１のフィルタ回路の後段に配置された第３のフィルタ回路と、前記第２のフィルタ回路の後段に配置された第４のフィルタ回路を備え、
前記積層体には、前記第３及び第４のフィルタ回路のそれぞれの電極パターンの少なくとも一部が形成されており、該第３及び第４のフィルタ回路の電極パターンは前記積層体の積層方向に見て異なる領域に形成されていることを特徴とする高周波回路部品。
【請求項３】
請求項２に記載の高周波回路部品であって、
前記第１及び第３のフィルタ回路の電極パターンと、前記第２及び第４のフィルタ回路の電極パターンが分かれて配置されていることを特徴とする高周波回路部品。
【請求項４】
高周波回路を備えた高周波回路部品であって、
前記高周波回路は、スイッチング回路と、第１及び第２のアンテナ端子と、第１の通信システム用の送信端子並びに第１及び第２の受信端子と、前記スイッチング回路と前記第１の受信端子を繋ぐ受信経路に配置された第１のフィルタ回路と、前記スイッチング回路と前記第２の受信端子を繋ぐ受信経路に配置された第２のフィルタ回路と、前記スイッチング回路と前記送信端子を繋ぐ送信経路に配置された第６のフィルタ回路とを備え、
前記スイッチング回路は、前記送信端子が前記第１及び第２のアンテナ端子のどちらかを選択して接続可能であると共に、前記第１の受信端子が前記第１のアンテナ端子側のみの接続／非接続を切り替え、前記第２の受信端子が前記第２のアンテナ端子側のみの接続／非接続を切り替えるように動作し、
前記高周波回路部品は、電極パターンが形成される複数の層が積層された積層体を有し、
該積層体は、前記第１、第２、及び第６のフィルタ回路の電極パターンの少なくとも一部が形成されると共に、前記第６のフィルタ回路の電極パターンは、前記第１及び第２のフィルタ回路の電極パターンと、前記積層体の積層方向に見て異なる領域に形成されていることを特徴とする高周波回路部品。
【請求項５】
請求項４に記載の高周波回路部品であって、
前記高周波回路は、更に、
前記第１のフィルタ回路の後段に配置された第３のフィルタ回路と、前記第２のフィルタ回路の後段に配置された第４のフィルタ回路と、前記第６のフィルタ回路の前段に配置された第５のフィルタ回路を備え、
前記積層体には、前記第３、第４、及び第５のフィルタ回路の電極パターンの少なくとも一部が形成されており、各フィルタ回路は、前記積層体の積層方向に見て異なる領域に形成されていることを特徴とする高周波回路部品。
【請求項６】
請求項５に記載の高周波回路部品であって、
前記第１及び第３のフィルタ回路の電極パターンと前記第６及び第５のフィルタ回路の電極パターンが分かれて配置されており、かつ、前記第６及び第５のフィルタ回路の電極パターンの少なくとも一部と前記第２及び第４のフィルタ回路の電極パターンの少なくとも一部が分かれて配置されていることを特徴とする高周波回路部品。
【請求項７】
請求項５又は６に記載の高周波回路部品であって、
前記積層体は放熱用のビアを備え、前記第１及び第３のフィルタ回路の電極パターンの少なくとも一部と、前記第２及び第４のフィルタ回路の電極パターンの少なくとも一部が、前記放熱用のビアを境に分かれて配置されていることを特徴とする高周波回路部品。
【請求項８】
請求項４乃至６のいずれか１項に記載の高周波回路部品であって、
前記スイッチング回路が、積層体内の前記第６のフィルタ回路の電極パターンの少なくとも一部と重なるように、搭載面上に配置されることを特徴とする高周波回路部品。
【請求項９】
請求項１乃至６のいずれか１項に記載の高周波回路部品であって、
前記スイッチング回路は、
前記第１のアンテナ端子が前記送信端子及び前記第１の受信端子のどちらかを選択して接続を可能とする第１のスイッチと、
前記第２のアンテナ端子が前記送信端子及び前記第２の受信端子のどちらかを選択して接続を可能とする第２のスイッチと、
前記送信端子が前記第１及び第２のアンテナ端子のどちらかを選択して接続を可能とする第３のスイッチを備え、
前記第１〜第３のスイッチは前記積層体の搭載面に設置され、所定の方向に見て、その並び順が、第１のスイッチ、第３のスイッチ、第２のスイッチの順に並び、かつ第１のスイッチと第３のスイッチ、第２のスイッチと第３のスイッチを互いに接続するための各端子間の距離が実質的に同じであることを特徴とする高周波回路部品。
【請求項１０】
請求項９に記載の高周波回路部品であって、
前記第１〜第３のスイッチは単極双投スイッチであり、
前記第１のアンテナ端子に第１の単極双投スイッチの単極側端子が接続され、
前記第１の単極双投スイッチは双投側端子の一方が前記第１の通信システム用の第１の受信端子と接続され、
前記第２のアンテナ端子に第２の単極双投スイッチの単極側端子が接続され、
前記第２の単極双投スイッチは双投側端子の一方が前記第１の通信システム用の第２の受信端子と接続され、
前記第１の通信システム用の送信端子に前記第３の単極双投スイッチの単極側端子が接続され、
前記第１と第２の単極双投スイッチの双投側端子のそれぞれ他方に、前記第３の単極双投スイッチの双投側端子が繋がるように接続されていることを特徴とする高周波回路部品。
【請求項１１】
請求項１乃至６のいずれか１項に記載の高周波回路部品であって、
前記スイッチング回路は複数のトランジスタ回路からなり、
前記第１のアンテナ端子と前記第１の受信端子間の接続又は非接続を切り替える第１のトランジスタ回路と、
前記第２のアンテナ端子と前記第２の受信端子間の接続又は非接続を切り替える第５のトランジスタ回路と、
前記第１の受信端子と前記第１のトランジスタ回路の間にあるノード、及びグランド間の接続又は非接続を切り替える第２のトランジスタ回路と、
前記第２の受信端子と前記第５のトランジスタ回路の間にあるノード、及びグランド間の接続又は非接続を切り替える第６のトランジスタ回路を備え、
前記第１のアンテナ端子と前記送信端子が接続された状態においては前記第６のトランジスタ回路が前記第２の受信端子と前記第５のトランジスタ回路の間にあるノードとグランドの間を接続した状態となり、
前記第２のアンテナ端子と前記送信端子が接続された状態においては前記第２のトランジスタ回路が前記第１の受信端子と前記第１のトランジスタ回路の間にあるノードとグランドの間を接続した状態となることを特徴とする高周波回路部品。
【請求項１２】
請求項１乃至６のいずれか１項に記載の高周波回路部品であって、
前記スイッチング回路は複数のトランジスタ回路からなり、
前記第１のアンテナ端子と前記第１の受信端子間の接続又は非接続を切り替える第１のトランジスタ回路と、
前記第１のアンテナ端子と前記送信端子間の接続又は非接続を切り替える第４のトランジスタ回路と、
前記第２のアンテナ端子と前記第２の受信端子間の接続又は非接続を切り替える第５のトランジスタ回路と、
前記第２のアンテナ端子と前記送信端子の接続又は非接続を切り替える第８のトランジスタ回路と、
前記第１の受信端子と前記第１のトランジスタ回路の間にあるノード、及びグランド間の接続又は非接続を切り替える第２のトランジスタ回路と、
前記第２の受信端子と前記第５のトランジスタ回路の間にあるノード、及びグランド間の接続又は非接続を切り替える第６のトランジスタ回路を備え、
前記第１のアンテナ端子と前記送信端子が接続された状態においては前記第６のトランジスタ回路が前記第２の受信端子と前記第５のトランジスタ回路の間にあるノードとグランドの間を接続した状態となり、
前記第２のアンテナ端子と前記送信端子が接続された状態においては前記第２のトランジスタ回路が前記第１の受信端子と前記第１のトランジスタ回路の間にあるノードとグランドの間を接続した状態となることを特徴とする高周波回路部品。
【請求項１３】
請求項１２に記載の高周波回路部品であって、
前記高周波回路は、前記第１のアンテナ端子と前記第４のトランジスタ回路間の接続又は非接続を切り替える第３のトランジスタ回路と、前記第２のアンテナ端子と前記第８のトランジスタ回路間の接続又は非接続を切り替える第７のトランジスタ回路を備え、前記第２と第３のトランジスタ回路、前記第６と第７のトランジスタ回路が、それぞれ同じ電源端子に接続されることを特徴とする高周波回路部品。
【請求項１４】
請求項１３に記載の高周波回路部品であって、
前記第３のトランジスタ回路と第４のトランジスタ回路の間にあるノード、及びグランド間の接続又は非接続を切り替える第９のトランジスタ回路と、前記第７のトランジスタ回路と第８のトランジスタ回路の間にあるノード、及びグランド間の接続又は非接続を切り替える第１０のトランジスタ回路を備え、前記第４のトランジスタ回路と第１０のトランジスタ回路、前記第８のトランジスタ回路と第９のトランジスタ回路は同じ電源端子に接続されることを特徴とする高周波回路部品。
【請求項１５】
請求項１乃至６のいずれか１項に記載の高周波回路部品であって、
前記スイッチング回路は複数のトランジスタ回路からなり、
前記第１のアンテナ端子と前記第１の受信端子間の接続又は非接続を切り替える第１のトランジスタ回路と、
前記第１のアンテナ端子と前記送信端子間の接続又は非接続を切り替える第３、第４のトランジスタ回路と、
前記第２のアンテナ端子と前記第２の受信端子間の接続又は非接続を切り替える第５のトランジスタ回路と、
前記第２のアンテナ端子と前記送信端子間の接続又は非接続を切り替える第７、第８のトランジスタ回路と、
前記第３のトランジスタ回路と第４のトランジスタ回路の間にあるノード、及びグランド間の接続又は非接続を切り替える第９のトランジスタ回路と、
前記第７のトランジスタ回路と第８のトランジスタ回路の間にあるノード、及びグランド間の接続又は非接続を切り替える第１０のトランジスタ回路を備え、
前記第４のトランジスタ回路と第１０のトランジスタ回路、前記第８のトランジスタ回路と第９のトランジスタ回路は同じ電源端子に接続されることを特徴とする高周波回路部品。
【請求項１６】
請求項１１に記載の高周波回路部品であって、
前記第２及び第６のトランジスタ回路は、そのソース又はドレインの一方が接地され、他方のソース又はドレインが信号経路のノードに接続され、抵抗が前記ソース及びドレイン間に接続されていることを特徴とする高周波回路部品。
【請求項１７】
請求項１２に記載の高周波回路部品であって、
前記第２及び第６のトランジスタ回路に用いるトランジスタ素子の少なくとも一つは、前記第１、第５、第４および第８のトランジスタ回路に用いるトランジスタ素子よりも耐圧が小さいことを特徴とする高周波回路部品。
【請求項１８】
請求項１３又は１４に記載の高周波回路部品であって、
前記第３及び第７のトランジスタ回路に用いるトランジスタ素子の少なくとも一つは、前記第４および第８のトランジスタ回路に用いるトランジスタ素子よりも耐圧が小さいことを特徴とする高周波回路部品。
【請求項１９】
請求項１１に記載の高周波回路部品であって、
前記スイッチング回路は、各トランジスタ素子が一体の半導体基板上に配置されたものであることを特徴とする高周波回路部品。
【請求項２０】
請求項１９に記載の高周波回路部品であって、
前記半導体基板は矩形状であり、前記半導体基板上に前記第１および第２のアンテナ端子に接続される電極と、前記第１および第２の受信端子に接続される電極と、送信端子に接続される電極が形成されており、
前記第１と第２のアンテナ端子に接続される電極が、隣接する角にそれぞれ配置され、前記第１と第２の受信端子に接続される電極が他の２つの角にそれぞれ配置されることを特徴とする高周波回路部品。
【請求項２１】
請求項１９に記載の高周波回路部品であって、
前記送信端子に接続される電極が前記第１と第２の受信端子に接続される電極の中間点に配置され、前記送信端子に接続される電極と第１の受信端子に接続される電極の間、前記送信端子に接続される電極と第２の受信端子に接続される電極の間に、グランド電極が形成されていることを特徴とする高周波回路部品。
【請求項２２】
請求項１９に記載の高周波回路部品であって、
前記半導体基板上に形成される前記各トランジスタ素子に接続される電源ラインが、前記第１および第２のアンテナ端子に接続される電極、前記第１および第２の受信端子に接続される電極、送信端子に接続される電極の少なくとも一つの電極よりも前記半導体基板の外周側で引き回されていることを特徴とする高周波回路部品。
【請求項２３】
請求項２２に記載の高周波回路部品であって、
前記半導体基板上において、電源端子に接続される電源ラインが、基板の少なくとも一辺に沿って形成されていることを特徴とする高周波回路部品。
【請求項２４】
請求項１乃至６のいずれか１項に記載の高周波回路部品であって、
前記高周波回路部品は第２の通信システム用の送信端子を備え、
前記第１及び第２の通信システム用の送信端子が、
第４のスイッチを介して前記スイッチング回路と接続されていることを特徴とする高周波回路部品。
【請求項２５】
請求項２４に記載の高周波回路部品であって、
前記第４のスイッチと前記第１の通信システム用の送信端子の間、前記第４のスイッチと前記第２の通信システム用の送信端子の間には、それぞれ高周波増幅回路が配置され、前記高周波増幅回路の少なくとも一つと前記第４のスイッチがそれぞれ同じ電源端子に接続されることを特徴とする高周波回路部品。
【請求項２６】
請求項１乃至６のいずれか１項に記載の高周波回路部品であって、
前記高周波回路部品は第２の通信システム用の第１と第２の受信端子と、第２の通信システム用の送信端子を備え、
前記第１の通信システム用の第１の受信端子と前記第２の通信システム用の第１の受信端子は、第５のスイッチング回路又は第１の分波回路を介して前記スイッチング回路に接続され、
前記第１の通信システム用の第２の受信端子と前記第２の通信システム用の第２の受信端子は、第６のスイッチ回路又は第２の分波回路を介して前記スイッチング回路に接続されていることを特徴とする高周波回路部品。
【請求項２８】
スイッチング回路と、第１及び第２のアンテナ端子と、通信システム用の第１及び第２の送信端子並びに第１及び第２の受信端子を備え、
前記スイッチング回路は、
前記第１のアンテナ端子に単極３投の第７のスイッチの単極側端子が接続され、
前記第７のスイッチは３投側端子の１つが前記第１の受信端子と接続され、
前記第２のアンテナ端子に単極３投の第８のスイッチの単極側端子が接続され、
前記第８のスイッチは３投側端子の１つが前記第２の受信端子と接続され、
前記第１の送信端子に単極双投の第９のスイッチの単極側端子が接続され、前記第７と第８のスイッチの３投側端子のそれぞれ１つに、前記第９のスイッチの双投側端子が接続され、
前記第２の送信端子に単極双投の第１０のスイッチの単極側端子が接続され、前記第７と第８のスイッチの３投側端子のそれぞれ１つに、前記第１０のスイッチの双投側端子が接続されており、
前記第１及び第２の送信端子のどちらか一方が前記第１及び第２のアンテナ端子のどちらかを選択して接続可能であると共に、前記第１の受信端子が前記第１のアンテナ端子側のみの接続／非接続を切り替え、前記第２の受信端子が前記第２のアンテナ端子側のみの接続／非接続を切り替えるように動作することを特徴とする高周波回路。
【請求項２９】
スイッチング回路と、第１及び第２のアンテナ端子と、通信システム用の第１及び第２の送信端子並びに第１及び第２の受信端子を備え、
前記スイッチング回路は、
前記第１のアンテナ端子に単極双投の第１１のスイッチの単極側端子が接続され、
前記第１１のスイッチは双投側端子の１つが前記第１の受信端子と接続され、
前記第２のアンテナ端子に単極双投の第１２のスイッチの単極側端子が接続され、
前記第１２のスイッチは双投側端子の１つが前記第２の受信端子と接続され、
前記第１及び第２の送信端子に双極双投の第１３のスイッチの一方の双極側端子が接続され、前記第１１と第１２のスイッチの双極側端子のそれぞれ１つに、前記第１３のスイッチの他方の双投側端子が接続されており、
前記第１及び第２の送信端子のどちらか一方が前記第１及び第２のアンテナ端子のどちらかを選択して接続可能であると共に、前記第１の受信端子が前記第１のアンテナ端子側のみの接続／非接続を切り替え、前記第２の受信端子が前記第２のアンテナ端子側のみの接続／非接続を切り替えるように動作することを特徴とする高周波回路。
【請求項３０】
請求項１乃至６のいずれか１項に記載の高周波回路部品を用いたことを特徴とする通信装置。
【請求項３１】
請求項１乃至請求項３の何れかに記載の高周波回路部品であって、
前記第１乃至第４のフィルタ回路の電極パターンが形成される領域は、前記積層体の異なる層に形成される第１と第２のグランド電極によって積層方向に挟まれていることを特徴とする高周波回路部品。
【請求項３２】
請求項６に記載の高周波回路部品であって、
前記第１乃至第６のフィルタ回路の電極パターンが形成される領域は、前記積層体の異なる層に形成される第１と第２のグランド電極によって積層方向に挟まれていることを特徴とする高周波回路部品。
【請求項３３】
請求項３２に記載の高周波回路部品であって、
前記各フィルタ回路の電極パターンが形成される領域の間の少なくとも一つには、複数のビアによるシールドが形成されていることを特徴とする高周波回路部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波信号の信号経路を切り変えるためのスイッチング回路を用いた高周波回路、高周波回路部品、及び、これを用いた通信装置に関する。
【背景技術】
【０００２】  現在ＩＥＥＥ  ８０２．１１規格に代表される無線ＬＡＮによるデータ通信は広く一般化しており、例えばパーソナルコンピュータ（ＰＣ）、プリンタやハードディスク、ブロードバンドルーター等のＰＣの周辺機器、ＦＡＸ、冷蔵庫、標準テレビ（ＳＤＴＶ）、高品位テレビ（ＨＤＴＶ）、デジタルカメラ、デジタルビデオカメラ、携帯電話等の電子機器、自動車内や航空機内での有線通信に代わる信号伝達手段に採用されている。【０００３】  無線ＬＡＮの規格として、ＩＥＥＥ  ８０２．１１ａは、ＯＦＤＭ（Ｏｒｔｈｏｇｏｎａｌ  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｓ：直交周波数多重分割）変調方式を用いて最大５４  Ｍｂｐｓの高速データ通信をサポートするものであり、５ＧＨｚの周波数帯域を使用する。またＩＥＥＥ  ８０２．１１ｂは、ＤＳＳＳ（Ｄｉｒｅｃｔ  Ｓｅｑｕｅｎｃｅ  Ｓｐｒｅａｄ  Ｓｐｅｃｔｒｕｍ：ダイレクト・シーケンス・スペクトル拡散）方式で、５．５Ｍｂｐｓ及び１１Ｍｂｐｓの高速通信をサポートするものであり、無線免許なしに自由に利用可能な２．４ＧＨｚのＩＳＭ（Ｉｎｄｕｓｔｒｉａｌ  Ｓｃｉｅｎｔｉｆｉｃ  ａｎｄ  Ｍｅｄｉｃａｌ：産業、科学及び医療）帯域を使用する。またＩＥＥＥ  ８０２．１１ｇは、ＯＦＤＭ変調方式を用いて最大５４Ｍｂｐｓの高速データ通信をサポートするものであり、ＩＥＥＥ  ８０２．１１ｂと同様に２．４ＧＨｚ帯域を使用する。また数ｋｍ程度の通信距離をカバーする高速無線通信規格として提案されたＷｉＭＡＸ（ＩＥＥＥ  ８０２．１６−２００４、ＩＥＥＥ  ８０２．１６ｅ−２００５等）は、２．５ＧＨｚ帯、３．５ＧＨｚ帯及び５ＧＨｚ帯の三つの周波数帯域を用い、光通信のいわゆるラストワンマイルを補う技術として期待されている。【０００４】  近年通信特性に優れたＭＩＭＯ（Ｍｕｌｔｉｐｌｅ−Ｉｎｐｕｔ，Ｍｕｌｔｉｐｌｅ−Ｏｕｔｐｕｔ）方式の無線通信システムが注目されている。ＭＩＭＯ方式は、一つの通信システムに対して独立して同時に受信可能な複数の受信端子を必要とする。ここでは、ＭＩＭＯはＳＩＭＯ（Ｓｉｎｇｌｅ−Ｉｎｐｕｔ，Ｍｕｌｔｉｐｌｅ−Ｏｕｔｐｕｔ）をも含むものとする。ＭＩＭＯ方式の無線通信システムでは一つの通信システムに対する受信端子等の回路構成が増えるので、複数の通信システム間のアイソレーションが困難であるだけでなく、回路構成も複雑になる。そのため、ＭＩＭＯ方式をマルチバンド無線通信に適用するのは非常に困難である。特に高い送信電力を取り扱うＷｉＭＡＸの場合、送信電力の損失を低減するために複数の通信システム間のアイソレーションが重要である。【０００５】  無線ＬＡＮ、ＷｉＭＡＸ等の複数の通信システムを用いる高周波部品にとって、これらの通信システムの送受信信号をいかに分離して取り扱うかが重要である。例えば、無線通信システムとして送信ダイバーシティ回路が着目されている。送信ダイバーシティは複数本のアンテナを備え、その中から電波状況に応じて最適なアンテナを選択できるので、送信電力を低減することが可能であり、携帯機器は長時間稼動することが可能になる。【０００６】  特許文献１では、ダイバーシティの回路として、ＦＥＴスイッチで構成し���高周波スイッチを用いることが記載されている。また、特許文献２には３つのＳＰＤＴスイッチを組み合わせて構成したスイッチ回路が従来技術として記載され、また、半導体チップ上にＦＥＴスイッチで集積回路化したスイッチが記載されている。また、特許文献３には複数のスイッチ回路を用いて構成されたＴＤＭＡ方式無線装置の送信ダイバーシティ回路として、図１に示すように、各経路にフィルタ回路を配置した無線装置が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平６−２３７１０１号公報
【特許文献２】特開平１０−１５０３９５号公報
【特許文献３】特開平１０−２０９９３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】  しかし上記の従来技術では依然として複数の通信システム間のアイソレーションを確保することが難しい。特に、スイッチング回路を含めた送信ダイバーシティ回路を積層構造の回路部品で構成する場合に、積層体内部の各信号経路間の干渉を抑制する点については開示が無い。Ｔｘダイバシティ回路においては、異なるアンテナから入力されるそれぞれの信号を実質同じ感度で受信できる回路部品が求められている。
従って本発明の目的は、送信時に電波状況に応じて最適なアンテナを選択でき送信電力の損失を抑制できる高周波回路、高周波回路部品、及びこれを用いた通信装置を提供することである。
【課題を解決するための手段】
【０００９】  第１の発明は、高周波回路を備えた高周波回路部品であって、
前記高周波回路は、スイッチング回路と、第１及び第２のアンテナ端子と、第１の通信システム用の送信端子並びに第１及び第２の受信端子と、前記スイッチング回路と前記第１の受信端子を繋ぐ受信経路に配置された第１のフィルタ回路と、前記スイッチング回路と前記第２の受信端子を繋ぐ受信経路に配置された第２のフィルタ回路とを備え、
前記スイッチング回路は、前記送信端子が前記第１及び第２のアンテナ端子のどちらかを選択して接続可能であると共に、前記第１の受信端子が前記第１のアンテナ端子側のみの接続／非接続を切り替え、前記第２の受信端子が前記第２のアンテナ端子側のみの接続／非接続を切り替えるように動作し、
前記高周波回路部品は、電極パターンが形成される複数の層が積層された積層体を有し、
該積層体は、前記第１と第２のフィルタ回路の電極パターンの少なくとも一部が形成されると共に、前記第１のフィルタ回路と第２のフィルタ回路が、前記積層体の積層方向に見て異なる領域に形成されていることを特徴とする。【００１０】  第２の発明は、上記第１の発明の高周波回路部品において、
前記高周波回路は、更に、
前記第１のフィルタ回路の後段に配置された第３のフィルタ回路と、前記第２のフィルタ回路の後段に配置された第４のフィルタ回路を備え、
前記積層体には、前記第３及び第４のフィルタ回路のそれぞれの電極パターンの少なくとも一部が形成されており、該第３及び第４のフィルタ回路の電極パターンは前記積層体の積層方向に見て異なる領域に形成されていることを特徴とする。【００１１】  第３の発明は、上記第２の発明の高周波回路部品において、
前記第１及び第３のフィルタ回路の電極パターンと、前記第２及び第４のフィルタ回路の電極パターンが分かれて配置されていることを特徴とする。【００１２】  第４の発明は、上記第１乃至３の発明の高周波回路部品において、
前記第１乃至第４のフィルタ回路の電極パターンが形成される領域は、前記積層体の異なる層に形成される第１と第２のグランド電極によって積層方向に挟まれていることを特徴とする。【００１３】  第５の発明は、高周波回路を備えた高周波回路部品であって、
前記高周波回路は、スイッチング回路と、第１及び第２のアンテナ端子と、第１の通信システム用の送信端子並びに第１及び第２の受信端子と、前記スイッチング回路と前記第１の受信端子を繋ぐ受信経路に配置された第１のフィルタ回路と、前記スイッチング回路と前記第２の受信端子を繋ぐ受信経路に配置された第２のフィルタ回路と、前記スイッチング回路と前記送信端子を繋ぐ送信経路に配置された第６のフィルタ回路とを備え、
前記スイッチング回路は、前記送信端子が前記第１及び第２のアンテナ端子のどちらかを選択して接続可能であると共に、前記第１の受信端子が前記第１のアンテナ端子側のみの接続／非接続を切り替え、前記第２の受信端子が前記第２のアンテナ端子側のみの接続／非接続を切り替えるように動作し、
前記高周波回路部品は、電極パターンが形成される複数の層が積層された積層体を有し、
該積層体は、前記第１、第２、及び第６のフィルタ回路の電極パターンの少なくとも一部が形成されると共に、前記第６のフィルタ回路の電極パターンは、前記第１及び第２のフィルタ回路の電極パターンと、前記積層体の積層方向に見て異なる領域に形成されていることを特徴とする。【００１４】  第６の発明は、上記第５の発明の高周波回路部品において、
前記高周波回路は、更に、
前記第１のフィルタ回路の後段に配置された第３のフィルタ回路と、前記第２のフィルタ回路の後段に配置された第４のフィルタ回路と、前記第６のフィルタ回路の前段に配置された第５のフィルタ回路を備え、
前記積層体には、前記第３、第４、及び第５のフィルタ回路の電極パターンの少なくとも一部が形成されており、各フィルタ回路は、前記積層体の積層方向に見て異なる領域に形成されていることを特徴とする。【００１５】  第７の発明は、上記第６の発明の高周波回路部品において、
前記第１及び第３のフィルタ回路の電極パターンと前記第６及び第５のフィルタ回路の電極パターンが分かれて配置されており、かつ、前記第６及び第５のフィルタ回路の電極パターンの少なくとも一部と前記第２及び第４のフィルタ回路の電極パターンの少なくとも一部が分かれて配置されていることを特徴とする。【００１６】  第８の発明は、上記第６又は７の発明の高周波回路部品において、
前記積層体は放熱用のビアを備え、前記第１及び第３のフィルタ回路の電極パターンの少なくとも一部と、前記第２及び第４のフィルタ回路の電極パターンの少なくとも一部が、前記放熱用のビアを境に分かれて配置されていることを特徴とする。【００１７】  第９の発明は、上記第７の発明の高周波回路部品において、
前記第１乃至第６のフィルタ回路の電極パターンが形成される領域は、前記積層体の異なる層に形成される第１と第２のグランド電極によって積層方向に挟まれていることを特徴とする。【００１８】  第１０の発明は、上記第９の発明の高周波回路部品において、
前記各フィルタ回路の電極パターンが形成される領域の間の少なくとも一つには、複数のビアによるシールドが形成されていることを特徴とする。【００１９】  第１１の発明は、上記第５乃至７の何れかの発明の高周波回路部品において、
前記スイッチング回路が、積層体内の前記第６のフィルタ回路の電極パターンの少なくとも一部と重なるように、搭載面上に配置されることを特徴とする。【００２０】  第１２の発明は、上記第１乃至７の何れかの発明の高周波回路部品において、
前記スイッチング回路は、
前記第１のアンテナ端子が前記送信端子及び前記第１の受信端子のどちらかを選択して接続を可能とする第１のスイッチと、
前記第２のアンテナ端子が前記送信端子及び前記第２の受信端子のどちらかを選択して接続を可能とする第２のスイッチと、
前記送信端子が前記第１及び第２のアンテナ端子のどちらかを選択して接続を可能とする第３のスイッチを備え、
前記第１〜第３のスイッチは前記積層体の搭載面に設置され、所定の方向に見て、その並び順が、第１のスイッチ、第３のスイッチ、第２のスイッチの順に並び、かつ第１のスイッチと第３のスイッチ、第２のスイッチと第３のスイッチを互いに接続するための各端子間の距離が実質的に同じであることを特徴とする。【００２１】  第１３の発明は、上記第１２の発明の高周波回路部品において、
前記第１〜第３のスイッチは単極双投スイッチであり、
前記第１のアンテナ端子に第１の単極双投スイッチの単極側端子が接続され、
前記第１の単極双投スイッチは双投側端子の一方が前記第１の通信システム用の第１の受信端子と接続され、
前記第２のアンテナ端子に第２の単極双投スイッチの単極側端子が接続され、
前記第２の単極双投スイッチは双投側端子の一方が前記第１の通信システム用の第２の受信端子と接続され、
前記第１の通信システム用の送信端子に前記第３の単極双投スイッチの単極側端子が接続され、
前記第１と第２の単極双投スイッチの双投側端子のそれぞれ他方に、前記第３の単極双投スイッチの双投側端子が繋がるように接続されていることを特徴とする。【００２２】  第１４の発明は、上記第１乃至７の何れかの発明の高周波回路部品において、
前記スイッチング回路は複数のトランジスタ回路からなり、
前記第１のアンテナ端子と前記第１の受信端子間の接続又は非接続を切り替える第１のトランジスタ回路と、
前記第２のアンテナ端子と前記第２の受信端子間の接続又は非接続を切り替える第５のトランジスタ回路と、
前記第１の受信端子と前記第１のトランジスタ回路の間にあるノード、及びグランド間の接続又は非接続を切り替える第２のトランジスタ回路と、
前記第２の受信端子と前記第５のトランジスタ回路の間にあるノード、及びグランド間の接続又は非接続を切り替える第６のトランジスタ回路を備え、
前記第１のアンテナ端子と前記送信端子が接続された状態においては前記第６のトランジスタ回路が前記第２の受信端子と前記第５のトランジスタ回路の間にあるノードとグランドの間を接続した状態となり、
前記第２のアンテナ端子と前記送信端子が接続された状態においては前記第２のトランジスタ回路が前記第１の受信端子と前記第１のトランジスタ回路の間にあるノードとグランドの間を接続した状態となることを特徴とする。【００２３】  第１５の発明は、上記第１乃至７の何れかの発明の高周波回路部品において、
前記スイッチング回路は複数のトランジスタ回路からなり、
前記第１のアンテナ端子と前記第１の受信端子間の接続又は非接続を切り替える第１のトランジスタ回路と、
前記第１のアンテナ端子と前記送信端子間の接続又は非接続を切り替える第４のトランジスタ回路と、
前記第２のアンテナ端子と前記第２の受信端子間の接続又は非接続を切り替える第５のトランジスタ回路と、
前記第２のアンテナ端子と前記送信端子の接続又は非接続を切り替える第８のトランジスタ回路と、
前記第１の受信端子と前記第１のトランジスタ回路の間にあるノード、及びグランド間の接続又は非接続を切り替える第２のトランジスタ回路と、
前記第２の受信端子と前記第５のトランジスタ回路の間にあるノード、及びグランド間の接続又は非接続を切り替える第６のトランジスタ回路を備え、
前記第１のアンテナ端子と前記送信端子が接続された状態においては前記第６のトランジスタ回路が前記第２の受信端子と前記第５のトランジスタ回路の間にあるノードとグランドの間を接続した状態となり、
前記第２のアンテナ端子と前記送信端子が接続された状態においては前記第２のトランジスタ回路が前記第１の受信端子と前記第１のトランジスタ回路の間にあるノードとグランドの間を接続した状態となることを特徴とする。【００２４】  第１６の発明は、上記第１５の発明の高周波回路部品において、
前記高周波回路は、前記第１のアンテナ端子と前記第４のトランジスタ回路間の接続又は非接続を切り替える第３のトランジスタ回路と、前記第２のアンテナ端子と前記第８のトランジスタ回路間の接続又は非接続を切り替える第７のトランジスタ回路を備え、前記第２と第３のトランジスタ回路、前記第６と第７のトランジスタ回路が、それぞれ同じ電源端子に接続されることを特徴とする。【００２５】  第１７の発明は、上記第１６の発明の高周波回路部品において、
前記第３のトランジスタ回路と第４のトランジスタ回路の間にあるノード、及びグランド間の接続又は非接続を切り替える第９のトランジスタ回路と、前記第７のトランジスタ回路と第８のトランジスタ回路の間にあるノード、及びグランド間の接続又は非接続を切り替える第１０のトランジスタ回路を備え、前記第４のトランジスタ回路と第１０のトランジスタ回路、前記第８のトランジスタ回路と第９のトランジスタ回路は同じ電源端子に接続されることを特徴とする。【００２６】  第１８の発明は、上記第１乃至７の何れかの発明の高周波回路部品において、
前記スイッチング回路は複数のトランジスタ回路からなり、
前記第１のアンテナ端子と前記第１の受信端子間の接続又は非接続を切り替える第１のトランジスタ回路と、
前記第１のアンテナ端子と前記送信端子間の接続又は非接続を切り替える第３、第４のトランジスタ回路と、
前記第２のアンテナ端子と前記第２の受信端子間の接続又は非接続を切り替える第５のトランジスタ回路と、
前記第２のアンテナ端子と前記送信端子間の接続又は非接続を切り替える第７、第８のトランジスタ回路と、
前記第３のトランジスタ回路と第４のトランジスタ回路の間にあるノード、及びグランド間の接続又は非接続を切り替える第９のトランジスタ回路と、
前記第７のトランジスタ回路と第８のトランジスタ回路の間にあるノード、及びグランド間の接続又は非接続を切り替える第１０のトランジスタ回路を備え、
前記第４のトランジスタ回路と第１０のトランジスタ回路、前記第８のトランジスタ回路と第９のトランジスタ回路は同じ電源端子に接続されることを特徴とする。【００２７】  第１９の発明は、上記第１４の発明の高周波回路部品において、
前記第２及び第６のトランジスタ回路は、そのソース又はドレインの一方が接地され、他方のソース又はドレインが信号経路のノードに接続され、抵抗が前記ソース及びドレイン間に接続されていることを特徴とする。【００２８】  第２０の発明は、上記第１５の発明の高周波回路部品において、
前記第２及び第６のトランジスタ回路に用いるトランジスタ素子の少なくとも一つは、前記第１、第５、第４および第８のトランジスタ回路に用いるトランジスタ素子よりも耐圧が小さいことを特徴とする。【００２９】  第２１の発明は、上記第１６又は１７の発明の高周波回路部品において、
前記第３及び第７のトランジスタ回路に用いるトランジスタ素子の少なくとも一つは、前記第４および第８のトランジスタ回路に用いるトランジスタ素子よりも耐圧が小さいことを特徴とする。【００３０】  第２２の発明は、上記第１４の発明の高周波回路部品において、
前記スイッチング回路は、各トランジスタ素子が一体の半導体基板上に配置されたものであることを特徴とする。【００３１】  第２３の発明は、上記第２２の発明の高周波回路部品において、
前記半導体基板は矩形状であり、前記半導体基板上に前記第１および第２のアンテナ端子に接続される電極と、前記第１および第２の受信端子に接続される電極と、送信端子に接続される電極が形成されており、
前記第１と第２のアンテナ端子に接続される電極が、隣接する角にそれぞれ配置され、前記第１と第２の受信端子に接続される電極が他の２つの角にそれぞれ配置されることを特徴とする。【００３２】  第２４の発明は、上記第２２の発明の高周波回路部品において、
前記送信端子に接続される電極が前記第１と第２の受信端子に接続される電極の中間点に配置され、前記送信端子に接続される電極と第１の受信端子に接続される電極の間、前記送信端子に接続される電極と第２の受信端子に接続される電極の間に、グランド電極が形成されていることを特徴とする。【００３３】  第２５の発明は、上記第２２の発明の高周波回路部品において、
前記半導体基板上に形成される前記各トランジスタ素子に接続される電源ラインが、前記第１および第２のアンテナ端子に接続される電極、前記第１および第２の受信端子に接続される電極、送信端子に接続される電極の少なくとも一つの電極よりも前記半導体基板の外周側で引き回されていることを特徴とする。【００３４】  第２６の発明は、上記第２５の発明の高周波回路部品において、
前記半導体基板上において、電源端子に接続される電源ラインが、基板の少なくとも一辺に沿って形成されていることを特徴とする。【００３５】  第２７の発明は、上記第１乃至３及び５乃至７の何れかの発明の高周波回路部品において、
前記高周波回路部品は第２の通信システム用の送信端子を備え、
前記第１及び第２の通信システム用の送信端子が、
第４のスイッチを介して前記スイッチング回路と接続されていることを特徴とする。【００３６】  第２８の発明は、上記第２７の発明の高周波回路部品において、
前記第４のスイッチと前記第１の通信システム用の送信端子の間、前記第４のスイッチと前記第２の通信システム用の送信端子の間には、それぞれ高周波増幅回路が配置され、前記高周波増幅回路の少なくとも一つと前記第４のスイッチがそれぞれ同じ電源端子に接続されることを特徴とする。【００３７】  第２９の発明は、上記第１乃至３及び５乃至７の何れかの発明の高周波回路部品において、
前記高周波回路部品は第２の通信システム用の第１と第２の受信端子と、第２の通信システム用の送信端子を備え、
前記第１の通信システム用の第１の受信端子と前記第２の通信システム用の第１の受信端子は、第５のスイッチング回路又は第１の分波回路を介して前記スイッチング回路に接続され、
前記第１の通信システム用の第２の受信端子と前記第２の通信システム用の第２の受信端子は、第６のスイッチ回路又は第２の分波回路を介して前記スイッチング回路に接続されていることを特徴とする。【００３８】  第３０の発明は、高周波回路であって、
スイッチング回路と、第１及び第２のアンテナ端子と、通信システム用の第１及び第２の送信端子並びに第１及び第２の受信端子を備え、
前記スイッチング回路は、
前記第１のアンテナ端子に単極３投の第７のスイッチの単極側端子が接続され、
前記第７のスイッチは３投側端子の１つが前記第１の受信端子と接続され、
前記第２のアンテナ端子に単極３投の第８のスイッチの単極側端子が接続され、
前記第８のスイッチは３投側端子の１つが前記第２の受信端子と接続され、
前記第１の送信端子に単極双投の第９のスイッチの単極側端子が接続され、前記第７と第８のスイッチの３投側端子のそれぞれ１つに、前記第９のスイッチの双投側端子が接続され、
前記第２の送信端子に単極双投の第１０のスイッチの単極側端子が接続され、前記第７と第８のスイッチの３投側端子のそれぞれ１つに、前記第１０のスイッチの双投側端子が接続されており、
前記第１及び第２の送信端子のどちらか一方が前記第１及び第２のアンテナ端子のどちらかを選択して接続可能であると共に、前記第１の受信端子が前記第１のアンテナ端子側のみの接続／非接続を切り替え、前記第２の受信端子が前記第２のアンテナ端子側のみの接続／非接続を切り替えるように動作する
ことを特徴とする。【００３９】  第３１の発明は、高周波回路であって、
スイッチング回路と、第１及び第２のアンテナ端子と、通信システム用の第１及び第２の送信端子並びに第１及び第２の受信端子を備え、
前記スイッチング回路は、
前記第１のアンテナ端子に単極双投の第１１のスイッチの単極側端子が接続され、
前記第１１のスイッチは双投側端子の１つが前記第１の受信端子と接続され、
前記第２のアンテナ端子に単極双投の第１２のスイッチの単極側端子が接続され、
前記第１２のスイッチは双投側端子の１つが前記第２の受信端子と接続され、
前記第１及び第２の送信端子に双極双投の第１３のスイッチの一方の双極側端子が接続され、前記第１１と第１２のスイッチの双極側端子のそれぞれ１つに、前記第１３のスイッチの他方の双投側端子が接続されており、
前記第１及び第２の送信端子のどちらか一方が前記第１及び第２のアンテナ端子のどちらかを選択して接続可能であると共に、前記第１の受信端子が前記第１のアンテナ端子側のみの接続／非接続を切り替え、前記第２の受信端子が前記第２のアンテナ端子側のみの接続／非接続を切り替えるように動作する
ことを特徴とする。
【発明の効果】
【００４０】  本発明により、送信時に電波状況に応じて最適なアンテナを選択でき送信電力の損失を抑制できるとともに、信号経路間のアイソレーションを確保することができる高周波回路を提供できる。
【図面の簡単な説明】
【００４１】
【図１】図１は、送信ダイバーシティ回路の一例を示す図である。
【図２】図２は、実施形態の高周波回路のブロック図である。
【図３】図３は、図２のブロック図の等価回路である。
【図４】図４は、図２のブロック図の他の部分の等価回路である。
【図５】図５は、図２のブロック図の他の部分の等価回路である。
【図６】図６は、図２のブロック図の他の部分の等価回路である。
【図７Ａ】図７Ａは、実施形態の積層体におけるフィルタ回路が形成される領域を説明するための図である。
【図７Ｂ】図７Ｂは、実施形態の積層体におけるフィルタ回路が形成される領域を説明するための図である。
【図８Ａ】図８Ａは、実施形態の積層体の積層図である。
【図８Ｂ】図８Ｂは、実施形態の積層体の積層図である。
【図９】図９は、別の実施形態の高周波回路のブロック図である。
【図１０】図１０は、図９のブロック図の等価回路である。
【図１１】図１１は、図９のブロック図の他の部分の等価回路である。
【図１２】図１２は、図９のブロック図の他の部分の等価回路である。
【図１３Ａ】図１３Ａは、別の実施形態の積層体の積層図である。
【図１３Ｂ】図１３Ｂは、別の実施形態の積層体の積層図である。
【図１４】図１４は、実施形態に用いるスイッチング回路を説明するための図である。
【図１５】図１５は、実施形態に用いる別のスイッチング回路を説明するための図である。
【図１６】図１６は、一体の半導体基板に形成した場合の図１５のスイッチング回路の基板面である。
【図１７】図１７は、別の実施形態の高周波回路のブロック図である。
【図１８】図１８は、別の実施形態の高周波回路のブロック図である。
【図１９】図１９は、スイッチ部材と高周波増幅回路の電源端子を共有化した状態を示す図である。
【図２０】図２０は、別の高周波回路のブロック図である。
【図２１】図２１は、図２０の高周波回路に用いるスイッチング回路のブロック図である。
【図２２】図２２は、図２１のスイッチング回路の一例である。
【図２３】図２３は、図２０の高周波回路に用いる別のスイッチング回路のブロック図である。
【図２４】図２３のスイッチング回路の一例である。
【発明を実施するための形態】
【００４２】  ［１］高周波回路
本発明の高周波回路は、少なくとも第１及び第２のアンテナ端子と、第１の通信システム用の送信端子及び第１及び第２の受信端子を有し、第１及び第２のアンテナ端子を選択して前記送信端子と接続するスイッチング回路を備える。この構成により送信信号の損失を低減することができる。スイッチング回路は、送信端子が前記第１及び第２のアンテナ端子のどちらかを選択して接続可能であると共に、第１の受信端子が第１のアンテナ端子側のみの接続／非接続を切り替えるように動作し、第２の受信端子が前記第２のアンテナ端子側のみの接続／非接続を切り替えるように動作する。本発明の高周波回路の具体的な構成を詳細に説明するが、本発明はそれら実施形態に限定されるものではない。各図において同様の機能を発揮する要素には同じ符号を付する。
【００４３】  （１）第１の実施形態
図２は、本実施形態の高周波回路であるＴｘダイバーシティ回路の一例である。この高周波回路は、第１及び第２のアンテナ端子ＡＮＴ１，ＡＮＴ２と、第１の通信システム用の送信端子Ｔｘ、第１の受信端子Ｒｘ１、及び第２の受信端子Ｒｘ２、およびスイッチング回路ＤＰ３Ｔ１を有する。例えばこれらの送信端子Ｔｘ、受信端子Ｒｘ１，Ｒｘ２には２．５ＧＨｚ帯用のＷｉＭＡＸ用ＲＦＩＣ回路に接続される。スイッチング回路ＤＰ３Ｔ１は、２つのアンテナ端子ＡＮＴ１、ＡＮＴ２と、送信端子Ｔｘ、第１と第２の受信端子Ｒｘ１，Ｒｘ２に接続される各スイッチ端子を持つ。このスイッチング回路ＤＰ３Ｔ１は、送信端子Ｔｘからの信号が、２つのアンテナ端子ＡＮＴ１，ＡＮＴ２に選択的に出力されるように切り替わる。また、２つのアンテナ端子ＡＮＴ１，ＡＮＴ２でそれぞれ受信される受信信号が、同時にそれぞれ別の受信端子Ｒｘ１、Ｒｘ２に出力されるように切り替わる。スイッチング回路の詳細は後述する。
【００４４】  図２に示すように、第１のアンテナ端子ＡＮＴ１と第１の受信端子Ｒｘ１の間には、受信信号を増幅する低雑音増幅器回路ＬＮＡ１が接続されていることが好ましい。また、低雑音増幅器回路ＬＮＡ１の前段（アンテナ端子側）か後段（受信端子側）の少なくとも一方にフィルタ回路が配置されることが好ましい。フィルタ回路により他の通信システムの信号も含めた不要信号が低雑音増幅器回路ＬＮＡ１や受信端子Ｒｘ１に入力することを抑制することができる。本実施形態ではフィルタ回路として、低雑音増幅器回路の前段にバンドパスフィルタ回路ＢＰＦ１−１、後段にバンドパスフィルタ回路ＢＰＦ１−３が配置される。第１の受信端子Ｒｘ１と後段のバンドパスフィルタ回路ＢＰＦ１−３の間には平衡−不平衡変換回路ＢＡＬ１ａが配置される。第２のアンテナ端子ＡＮＴ２と第２の受信端子Ｒｘ２の間には、受信信号を増幅する低雑音増幅器回路ＬＮＡ２が接続されることが好ましい。また、低雑音増幅器回路ＬＮＡ２の前段か後段の少なくとも一方にフィルタ回路が配置されることが好ましい。フィルタ回路により他の通信システムの信号も含めた不要信号が低雑音増幅器回路ＬＮＡ２や受信端子Ｒｘ２に入力することを抑制することができる。本実施形態ではフィルタ回路として、低雑音増幅器回路ＬＮＡ２の前段にバンドパスフィルタ回路ＢＰＦ１−２、後段にバンドパスフィルタ回路ＢＰＦ１−４が配置される。第２の受信端子Ｒｘ２と後段のバンドパスフィルタ回路ＢＰＦ１−４の間には平衡−不平衡変換回路ＢＡＬ２ａが配置される。
【００４５】  図２に示すように、スイッチング回路ＤＰ３Ｔ１と送信端子Ｔｘの間には、高周波増幅回路ＨＰＡを配置することが好ましい。高周波増幅回路ＨＰＡにより、高周波回路の高集積化を図ることができる。スイッチング回路ＤＰ３Ｔ１と高周波増幅回路ＨＰＡの間には、フィルタ回路を配置することが好ましい。この実施形態では高周波増幅回路ＨＰＡの後段（送信経路においてはアンテナ端子側）にローパスフィルタ回路ＬＰＦ１が配置される。このローパスフィルタ回路ＬＰＦ１は、高周波増幅回路ＨＰＡで発生する高調波がアンテナ端子Ｔｘに入力されることを抑制することができる。高周波増幅回路ＨＰＡの前段（送信経路においては送信端子側）にはフィルタ回路を配置することが好ましい。この実施形態ではバンドパスフィルタ回路ＢＰＦ１−５が配置される。このバンドパスフィルタ回路ＢＰＦ１−５は、送信信号以外の不要な帯域のノイズが高周波増幅回路ＨＰＡに入力することを防ぐことができる。送信端子Ｔｘとバンドパスフィルタ回路ＢＰＦ１−５の間には平衡−不平衡変換回路ＢＡＬ３ａが配置される。
【００４６】［２］等価回路１
図３〜図６は図２のブロック回路の等価回路である。
【００４７】  図３は主にスイッチング回路ＤＰ３Ｔ１から第１及び第２のアンテナ端子までの等価回路を示す図である。図中のＴ１、Ｔ２は、後述の図４のＴ１，Ｔ２にそれぞれ繋がり、Ｔ３が後述の図６のＴ３に繋がる。スイッチング回路ＤＰ３Ｔ１は、後述するように、単極双投のスイッチＳＷ１〜ＳＷ３の組み合わせで構成される。
【００４８】  第１のスイッチＳＷ１と第２のスイッチＳＷ２は制御端子Ｖｔ、Ｖｒに繋がる共通の電源ラインにより制御される。第１のスイッチＳＷ１が第１の受信端子Ｒｘ１と第１のアンテナ端子ＡＮＴ１を接続するときに、第２のスイッチＳＷ２が第２の受信端子Ｒｘ２と第２のアンテナ端子ＡＮＴ２を接続するように同期して切り替わり、二つのアンテナ端子から同時に受信信号を受信することができる。送信端子Ｔｘからの信号の切り換えは、第３のスイッチＳＷ３で行なうことができる。
【００４９】  各信号経路の接続／非接続はスイッチング回路に接続される電源端子Ｖａ１、Ｖａ２、Ｖｔ、Ｖｒにより切り替えられる。スイッチング回路の切り替えによって、高周波増幅回路ＨＰＡに接続される電源端子Ｖｃｃ１、Ｖｃｃ２、Ｖｂ、Ｖａｔｔ、低雑音増幅回路ＬＮＡ１に接続されるＶｂＬ１、ＬＮＡ２に接続されるＶｂＬ２、低雑音増幅回路ＬＮＡ１とＬＮＡ２の両方の共有電源端子ＶｃＬのＯＮ／ＯＦＦが切り替わる。
例えば、各アンテナ端子と送信端子、各受信端子の間を接続した時の各制御端子の電圧は次の表のように制御される。表中の数字の単位はボルト（Ｖ）である。
【００５０】
【表１】
0005630441.tif 000002
【００５１】
表中のＭｏｄｅ
Ｔｘ１は、送信端子Ｔｘと第１のアンテナ端子ＡＮＴ１が接続される状態を示す。Ｍｏｄｅ  Ｔｘ２は、送信端子Ｔｘと第２のアンテナ端子ＡＮＴ２が接続される状態を示す。Ｍｏｄｅ  Ｒｘは、第１のアンテナ端子と第１の受信端子Ｒｘ１が接続され、かつ、第２のアンテナ端子ＡＮＴ２と第２の受信端子Ｒｘ２が接続された状態を示す。
【００５２】  Ｍｏｄｅ  Ｔｘ１、ＭｏｄｅＴｘ２について説明する。
電源端子Ｖｔから電圧値３．０Ｖ、電源端子Ｖｒから電圧値０．０Ｖが印加され、共有の電源端子Ｖｔ、Ｖｒに接続された第１のスイッチＳＷ１は第１のアンテナ端子ＡＮＴ１と第３のスイッチＳＷ３側の端子を接続し、かつ、第２のスイッチＳＷ２は第２のアンテナ端子ＡＮＴ２と第３のスイッチＳＷ３側の端子を接続する。送信端子Ｔｘと第１のスイッチＳＷ１側の端子、第２のスイッチＳＷ２側の端子の接続／非接続は第３のスイッチＳＷ３で切り替えられる。第３のスイッチの切り替えは電源端子Ｖａ１，Ｖａ２により行なわれ、それ以外の電源端子からの電圧の高／低は同じである。また、高周波増幅回路に接続される電源端子Ｖｂは電圧値が高くなり、ＭｏｄｅＴｘ１、Ｔｘ２のどちらの場合にも送信信号を増幅する。
【００５３】  Ｍｏｄｅ  Ｒｘについて説明する。
電源端子Ｖｔから電圧値０．０Ｖ、電源端子Ｖｒから電圧値３．０Ｖが印加され、共有の電源端子Ｖｔ、Ｖｒに接続された第１のスイッチＳＷ１は第１のアンテナ端子ＡＮＴ１と第１の受信端子ＲＸを接続し、かつ、第２のスイッチＳＷ２は第２のアンテナ端子ＡＮＴ２と第２の受信端子Ｒｘ２を接続する。第３のスイッチの切り替えは電源端子Ｖａ１，Ｖａ２により行なわれるが、電圧のＨｉｇｈ／Ｌｏｗはどのような組合せでもよい。また、低雑音増幅回路ＬＮＡ１、ＬＮＡ２は、電源端子Ｖｂｌ及びＶｂｌ２から電圧が印加されて駆動し、受信信号が増幅される。
【００５４】  図４はスイッチング回路ＤＰ３Ｔ１の後段から第１及び第２の受信端子の間の等価回路を示す図である。
【００５５】  バンドパスフィルタ回路ＢＰＦ１−１、１−２は２本の共振線路が電磁気的に結合する二段のバンドパスフィルタである。共振線路の一端には接地容量が接続され、他端はＧＮＤに接地される。また、入出力側にはＤＣカットコンデンサが接続されている。後段側のＤＣカットコンデンサと低雑音増幅器ＬＮＡ１、ＬＮＡ２の間には、入力整合をとるために積層体上面に搭載されたチップインダクタＬｒ２ａとＬｒ１、Ｌｒ２ｂとＬｒ４が接続されている。このチップインダクタの定数の変更により、入力整合の調整が容易に可能である。
【００５６】  低雑音増幅器ＬＮＡ１、ＬＮＡ２のＯＮ／ＯＦＦの切替えは、制御電圧ＶｂＬ１、ＶｂＬ２により行う。低雑音増幅器にはＶｃＬ（ドレイン電圧）が通常３．０〜４．０Ｖ印加されている。制御電圧ＶｂＬ１、ＶｂＬ２は、受信信号の増幅が必要なときに２．０〜３．０Ｖ程度の電圧が印加され、低雑音増幅器をＯＮモードにする。
【００５７】  またＶｂＬ１、ＶｂＬ２がオフモードのときは、低雑音増幅器がバイパスモードとなる。バイパスモードは大電力の信号がアンテナから入力された際に、低雑音増幅器の飽和を防ぐために使用されるが、必要に応じてバイパスモードが無い低雑音増幅器ＬＮＡを使用してもよい。またＶｃＬ端子にはチョークコイルＬｒ３、Ｌｒ６とノイズカットコンデンサＣｒ１とＣｒ２，Ｃｒ３が接続される。
【００５８】  低雑音増幅器ＬＮＡ１、ＬＮＡ２で増幅された信号は、出力側の整合を取るためのインダクタＬｒ２、Ｌｒ５を通過し、後段のバンドパスフィルタ回路ＢＰＦ１−３、１−４に入力される。後段のバンドパスフィルタ回路ＢＰＦ１−３、１−４は積層体内にて形成された２本の伝送線路が電磁気的に結合する二段のバンドパスフィルタである。共振線路の一端には接地容量が接続され、他端はＧＮＤに接地される。また、入出力側にはＤＣカットコンデンサが接続されている。さらに共振器どうしの結合を強めるため、コンデンサが接続されている。これにより通過帯域外の減衰量を大きくとることが可能となる。伝送線路による共振器の本数を３本とし、通過帯域外の減衰量を大きくとっても良い。
【００５９】  後段のバンドパスフィルタ回路ＢＰＦ１−３、１−４を通過した信号は、平衡−不平衡変換回路ＢＡＬ１ａ、ＢＡＬ２ａにて平衡信号に変換される。平衡−不平衡変換回路は、積層体内に形成された伝送線路を用いて構成される。この平衡−不平衡変換回路ＢＡＬ１ａ、ＢＡＬ２ａは、後段のバンドパスフィルタ回路と平衡−不平衡変換回路との整合をとる伝送線路が含まれていても良い。また平衡−不平衡変換回路側の伝送線路には、積層体上面に搭載しているコンデンサＣｒ５、Ｃｒ６が接続されている。コンデンサＣｒ５、Ｃｒ６により、受信端子Ｒｘ１−、Ｒｘ１＋に出力される受信信号の位相差を調整することができる。受信端子Ｒｘ１−、Ｒｘ１＋はＲＦＩＣ回路部に接続される。平衡入出力のほうが不平衡入出力より耐ノイズ性に優れているため、ＲＦＩＣ回路部は平衡入力、平衡出力であることが多い。一方スイッチング回路や低雑音増幅回路などは不平衡デバイスであるため、ＲＦＩＣ回路部とのインターフェースとして、平衡−不平衡変換回路を設けることが多い。平衡−不平衡変換回路を積層体内部にて設計することにより、高周波部品の小型化が可能となり、通信機器の小型化を実現することができる。
【００６０】  図５は送信端子Ｔｘから高周波増幅回路の前段側までの等価回路を示す図である。ＲＦＩＣ回路部からの送信信号は、平衡−不平衡変換回路ＢＡＬ３ａを介してバンドパスフィルタ回路ＢＰＦ１−５に入力される。図中のＴ４は図６のＴ４に繋がる。
【００６１】  平衡−不平衡変換回路ＢＡＬ３ａは、積層体内に形成された伝送線路を用いて構成される。また、伝送線路の間には、ＤＣフィード電圧端子Ｖｄが接続され、用いるＲＦＩＣ回路の仕様によりＴｘ−端子とＴｘ＋端子に同時に直流電圧を印加できる。ＤＣフィード電圧端子ＶｄとＢＡＬ３ａの間には積層体の搭載面に搭載される接地容量Ｃｔ６が接続される。この実施形態においては平衡−不平衡変換回路ＢＡＬ３ａに接地容量Ｃｔｘを接続しており、位相及び振幅の調整を容易に行なうことができる。
【００６２】  バンドパスフィルタ回路１−５は、前記のバンドパスフィルタ回路ＢＰＦ１−３，ＢＰＦ１−４と同様の２本の共振線路を持つ２段のバンドパスフィルタである。なお、このバンドパスフィルタ回路が無い高周波回路でもＴｘダイバーシティの高周波回路として機能する。
【００６３】  図６は高周波増幅回路の前段からスイッチング回路ＤＰ３Ｔ１の前段までの等価回路を示す図である。送信端子からの信号は、アッテネータを介して高周波増幅回路ＨＰＡに入力される。必要により、アッテネータは制御電圧Ｖａｔｔにより制御される。電源ラインの一部となる伝送線路ｌｖａｔｔは積層体内の電極パターンで形成される。
【００６４】  高周波増幅回路ＨＰＡは、駆動電圧Ｖｃｃ１、Ｖｃｃ２からの電圧により駆動する。駆動電源Ｖｃｃ１、Ｖｃｃ２からの電圧は定電圧供給回路を介して高周波増幅回路ＨＰＡに入力され、定電圧供給回路は積層体内に形成される電極パターンｌｖｃｃ１ａ、ｌｖｃｃ１ｂと積層体上面に搭載される接地容量Ｃｔ３，Ｃｔ７、及び、電極パターンｌｉｎｄ、ｌｖｃｃ２と積層体上面に搭載される接地容量Ｃｔ１，Ｃｔ２により形成される。また、高周波増幅回路ＨＰＡは、バイアス電圧Ｖｂからの電圧により制御される。バイアス電圧Ｖｂは出力電力を制御するための制御電圧回路を介して高周波回路ＨＰＡに入力され、制御電圧回路は積層体内に形成される電極パターンｌｖｂ１，ｌｂｖ２と積層体上面に搭載される接地容量Ｃｔ４，抵抗Ｒｔ２、接地抵抗Ｒｔ３により形成される。
【００６５】  高周波増幅回路ＨＰＡで増幅された信号は、出力整合回路、及びＤＣカットコンデンサＣｔ６を介してローパスフィルタ回路ＬＰＦ１に接続される。出力整合回路は、積層体内の電極パターンｌｍ１、ｌｍ２、及び接地容量ｃｍ１、ｃｍ２により形成される。
【００６６】  このローパスフィルタ回路ＬＰＦ１は、寄生容量が発生する事から実際はパイ型のローパスフィルタである。入出力端子の間には並列共振回路が形成される。また、並列共振回路の入力端子側には接地容量が接続される。また、並列共振回路の前段には直列に接続された伝送線路が接続される。
【００６７】  これらの電極パターンは絶縁体の層と導体パターンとを含む積層体内部に形成される。絶縁体層としては、誘電体セラミックス、樹脂、樹脂とセラミックとの複合材を用いることが可能である。積層体化は公知の工法を用いて行なわれ、例えば誘電体セラミックスを用いる場合にはＬＴＣＣ（低温同時焼成セラミック）技術や、ＨＴＣＣ（高温同時焼成セラミック）技術により、樹脂等ではビルドアップ技術による。
【００６８】  ＬＴＣＣ技術であれば、積層体は、例えば絶縁体層として、１０００℃以下の低温で焼結可能なセラミック誘電体からなり、ＡｇやＣｕ等の導電ペーストを印刷して所定の導体パターンを形成した厚さ１０〜２００μｍの複数のセラミックグリーンシートを用い、これを積層し、一体的に焼結することにより形成することができる。低温で焼結可能なセラミック誘電体としては、例えばＡｌ，Ｓｉ及びＳｒを主成分として、Ｔｉ，Ｂｉ，Ｃｕ，Ｍｎ，Ｎａ，Ｋ等を副成分とするセラミックス、Ａｌ，Ｍｇ，Ｓｉ及びＧｄを含むセラミックス、Ａｌ，Ｓｉ，Ｚｒ及びＭｇを含むセラミックスが挙げられる。
【００６９】［３］積層体１
図７Ａおよび図７Ｂは、実施形態の積層体の一例として、各フィルタ回路及び各平衡−不平衡変換回路が形成される領域を簡略化して示す斜視図である。
【００７０】  また、図８Ａ、図８Ｂは、図７Ａおよび図７Ｂの実施形態の一例を示す積層図である。
【００７１】  図７Ａおよび図７Ｂから解るように、積層体は、その上層側（積層中央よりも搭載面側）の内層に第１のグランド電極が形成された層１０３と、積層方向に見て間に他のグランド電極を挟まない状態で形成され、下層側（搭載面とは逆側）の内層に第２のグランド電極が形成された層１１５備え、第１のグランド電極と第２のグランド電極の間に各フィルタ回路のそれぞれ少なくとも一部の電極パターンが形成される領域ＦＩＬ１〜６を有する。第１のグランド電極と第２のグランド電極は、各領域を積層方向に見て覆うように形成される。第１のグランド電極、第２のグランド電極は、積層体の層のほぼ全体を覆うように形成することが好ましい。領域ＦＩＬ１とＦＩＬ２、領域ＦＩＬ３とＦＩＬ４は複数のビアからなるシールド（図中の円柱状部）を境に分かれて形成される。ビアは実質的に積層方向に伸び、このビアが複数含まれる同一平面をシールドとみなせる。必要により複数のビアからなるシールドが形成される。シールドは必要により、他のフィルタ回路同士の領域間に形成してもよい。シールドは第１と第２のグランド電極に接続される。シールド及びグランド電極により、各領域は電磁気的に区画される。これにより回路基板、搭載部品、第１及び第２のグランド電極よりも外層側の層に形成される電源線路との間の干渉が抑制される。
【００７２】  この実施形態の積層体は、第１のグランド電極の層１０３と第２のグランド電極の層１１５に間に、スイッチング回路と低雑音増幅器ＬＮＡ１の間に形成される前段のバンドパスフィルタ回路ＢＰＦ１−１の少なくとも一部が形成される領域ＦＩＬ１、低雑音増幅器ＬＮＡ１と第１の受信端子の間に形成される後段のバンドパスフィルタ回路ＢＰＦ１−３の少なくとも一部が形成される領域ＦＩＬ３、及び、後段のバンドパスフィルタ回路ＢＰＦ１−３と第１の受信端子の間に形成される平衡−不平衡変換回路ＢＡＬ１ａの少なくとも一部が形成される領域ＢＡＬ１が、積層方向に見て重ならないように形成される。これらの領域は上記に記載した順に並び、平衡−不平衡変換回路の領域ＢＡＬ１は積層体の辺に沿って配置される。前段と後段のバンドパスフィルタ回路の領域間には複数のビアからなるシールドが形成される。
【００７３】  また、この実施形態の積層体は、第１のグランド電極の層１０３と第２のグランド電極の層１１５の間に、スイッチング回路と低雑音増幅器ＬＮＡ２の間に形成される前段のバンドパスフィルタ回路ＢＰＦ１−２の少なくとも一部が形成される領域ＦＩＬ２、低雑音増幅器ＬＮＡ１と第２の受信端子の間に形成される後段のバンドパスフィルタ回路ＢＰＦ１−４の少なくとも一部が形成される領域ＦＩＬ４、及び、後段のバンドパスフィルタ回路ＢＰＦ１−４と第２の受信端子の間に形成される平衡−不平衡変換回路ＢＡＬ２ａの少なくとも一部が形成される領域ＢＡＬ２が、積層方向に見て重ならないように形成される。これらの領域は上記に記載した順に並び、平衡−不平衡変換回路の領域ＢＡＬ２は積層体の辺側に配置される。前段と後段のバンドパスフィルタ回路の領域間には複数のビアからなるシールドが形成される。
【００７４】  また、この実施形態の積層体は、第１のグランド電極の層１０３と第２のグランド電極の層１１５の間に、スイッチング回路と高周波増幅器ＨＰＡの間に形成されるローパスフィルタ回路ＬＰＦ１の少なくとも一部が形成される領域ＦＩＬ６、高周波増幅器ＨＰＡと送信端子Ｔｘの間に形成されるバンドパスフィルタ回路ＢＰＦ１−５の少なくとも一部が形成される領域ＦＩＬ５、及び、バンドパスフィルタ回路ＢＰＦ１−５と送信端子Ｔｘの間に形成される平衡−不平衡変換回路ＢＡＬ３の少なくとも一部が形成される領域ＢＡＬ３が、積層方向に見て重ならないように形成される。これらの領域は上記に記載した順に並び、平衡−不平衡変換回路ＢＡＬ３ａの領域ＢＡＬ３は積層体の辺側に配置される。ローパスフィルタ回路ＬＰＦ１の領域ＦＩＬ６とバンドパスフィルタ回路ＢＰＦ１−５の領域ＦＩＬ５の間には複数のビアからなるシールドが形成される。このシールドは、複数のサーマルビアで形成される。
【００７５】  前段のバンドパスフィルタ回路の領域ＦＩＬ１とＦＩＬ２は積層方向に重ならず、かつ、シールドを境に分かれた状態で隣接している。同様に、後段のバンドパスフィルタ回路の領域ＦＩＬ３とＦＩＬ４は積層方向に重ならず、かつ、シールドを境に分かれた状態で隣接している。同様に、平衡−不平衡変換回路の領域ＢＡＬ１、ＢＡＬ２も積層方向に重ならず、かつ、複数のビアからなるシールドを境に分かれた状態で隣接している。シールドにより各フィルタ回路及び受信経路間でのアイソレーションを確保することができる。送信経路に配置されるバンドパスフィルタ回路が不要の場合には、ＦＩＬ５の領域にフィルタ回路用の電極パターンが形成されない場合もある。また、同様に他のフィルタ回路が不要な場合もある。
【００７６】  また、送信経路に配置されるローパスフィルタ回路の領域ＦＩＬ６は、前段のバンドパスフィルタ回路の領域ＦＩＬ１、ＦＩＬ２と積層方向に重ならないように形成される。さらに、複数のビアからなるシールドを境に領域ＦＩＬ１とＦＩＬ６が分かれて隣接されることが好ましい。送信経路に配置されるバンドパスフィルタ回路の領域ＦＩＬ５は、領域ＦＩＬ３と積層方向に重ならず、かつ、複数のビアからなるシールドを境に分かれて隣接している。平衡−不平衡変換回路の領域ＢＡＬ３は、領域ＢＡＬ２に対して積層方向に重ならず、かつ、複数のビアからなるシールドを境に分かれて隣接している。シールドにより各フィルタ回路及び送信経路と受信経路間でのアイソレーションを確保することができる。
【００７７】  図７Ｂに一例を示すように、第１のグランド電極の層１０３より上層側、若しくは第２のグランド電極の層１１５よりも下層側にフィルタ回路の電極パターンの一部を形成する層１１６を配置こともでき、その場合はグランド電極間の電極パターンと、グランド電極より外層側の電極パターンが一部積層方向に重なる事を許容できる。また、第３のグランド電極として積層体の下面の層１１８において中央部を含む領域を広く覆う導体パターンを設けることができる。さらに、第４のグランド電極として第２のグランド電極と第３のグランド電極の間に形成される領域を広く覆う導体パターンを設けることができる。
【００７８】  次に、図８Ａ〜Ｂの積層図を参照して、積層体内部の上記等価回路に関する電極パターンについて説明する。
【００７９】  図８Ａ左上の搭載面と記載された層は、積層体の最外層（搭載面）にスイッチング回路ＳＷ１〜ＳＷ３、高周波増幅器ＨＰＡ、低雑音増幅器ＬＮＡ１、ＬＮＡ２、及び各チップインダクタと各チップコンデンサを配置した状態を示す簡略図である。
【００８０】  搭載面のスイッチング回路は、送信端子に接続されるスイッチＳＷ３が、第１の受信端子に接続されるスイッチＳＷ１と第２の受信端子に接続されるスイッチＳＷ３の間に配置され、所定の方向、例えば積層体の辺に沿って、その並び順が、第１のスイッチ、第３のスイッチ、第２のスイッチの順に並ぶように配置される。スイッチＳＷ３とスイッチＳＷ１の距離と、スイッチＳＷ３とスイッチＳＷ２の距離が等しくなるように配置することが好ましい。搭載面上の接続ワイヤや搭載面の電極パターンで形成される接続部の長さをほぼ同じにしやすく、両方の受信経路の挿入損失差を小さくできる。
【００８１】  また、スイッチＳＷ１とスイッチＳＷ２は、積層体内の、領域ＦＩＬ１と領域ＦＩＬ２が並ぶ方向に対して平行に並び、さらに、その並び順が同じであることが好ましい。スイッチＳＷ１と領域ＦＩＬ１内のフィルタ回路を接続する積層体内の伝送線路の長さ、スイッチＳＷ２と領域ＦＩＬ２内のフィルタ回路を接続するための積層体内の伝送線路の長さを、それぞれ短くすることができる。これにより挿入損失を小さくでき、また、他の回路素子との干渉を抑制できる。また、送信端子が第１のアンテナ端子に接続される状態の挿入損失と第２のアンテナ端子に接続される状態の挿入損失の差を小さくできる。
【００８２】  各層の左上の番号は、搭載面を第１層として、以下順次積層数順に付した番号である。図中、各フィルタ回路を構成する電極パターンは、そのフィルタ回路（ＢＰＦ１−１〜ＢＰＦ１−５、ＬＰＦ１、及びＢＡＬ１ａ〜ＢＡＬ３ａ）の名称を記載している。
【００８３】  第１層には、各スイッチのワイヤを接続するための伝送線路が形成できる。
【００８４】  搭載面の直下の第２層は、高周波増幅器、低雑音増幅器、スイッチを駆動又は制御するための電源ラインとなる電極パターンが形成される。これらの電源ラインは、第３層に形成された第１のグランド電極を介して第４層以下のフィルタ回路と電磁気的に隔離されているため、フィルタ回路からのアイソレーションを確保しながら比較的自由に配線を引き回すことができる。また、積層体内部電極と、積層体上面に搭載された能動素子などとの干渉を防ぐことができる。
【００８５】  第４層〜第１４層には、図面左上に、平衡−不平衡変換回路ＢＡＬ２ａの電極パターンが形成される領域ＢＡＬ２が設けられる。図８Ａの第４層にのみ領域を破線で図示するが、本実施形態では積層方向に見て第４層〜第１４層のこの範囲も同じ領域内である。以下、他の領域においても同様である。ＢＡＬ２の図面下側にはバンドパスフィルタ回路ＢＰＦ１−４の電極パターンが形成される領域ＦＩＬ４が設けられる。その領域ＦＩＬ４の図面下側にはバンドパスフィルタ回路ＢＰＦ１−２の電極パターンが形成される領域ＦＩＬ２が設けられる。
【００８６】  また、第４層〜第１４層には、領域ＢＡＬ２の図面右側に、平衡−不平衡変換回路ＢＡＬ１ａの領域ＢＡＬ１が設けられる。その領域ＢＡＬ１の図面下側には、バンドパスフィルタ回路ＢＰＦ１−３の電極パターンが形成される領域ＦＩＬ３が設けられる。その領域ＦＩＬ３の図面下側にはバンドパスフィルタ回路ＢＰＦ１−１の電極パターンが形成される領域ＦＩＬ１が設けられる。
【００８７】  また、第４層〜第１４層には、領域ＢＡＬ１ａの図面右側に、平衡−不平衡変換回路ＢＡＬ３ａの領域ＢＡＬ３が設けられる。その領域ＢＡＬ３の図面下側には、バンドパスフィルタ回路ＢＰＦ１−５の電極パターンが形成される領域ＦＩＬ５が設けられる。その領域ＦＩＬ５の図面下側には、搭載面の高周波増幅回路の設置面に設けられた熱放射用の複数のサーマルビアが設けられる。サーマルビアもシールドとして活用できる。その図面下側にローパスフィルタ回路ＬＰＦ１の電極パターンが形成される領域ＦＩＬ６が設けられる。なお、ローパスフィルタ回路の電極パターンは、第９層、第１０層、第１１層に形成され、第４層には形成されていないが、説明のため、第４層にはこれらの伝送線路が形成される領域を積層方向に見た場合の位置を示した。
【００８８】  第５層の積層図に、複数のビアからなるシールドを１点破線で囲む。シールドは、領域ＦＩＬ１とＦＩＬ２、ＦＩＬ３とＦＩＬ４の境界部にあたる位置に形成された複数のビアからなるグランド電極である。このビアは第３層の第１のグランド電極ＧＮＤ１と第２のグランド電極ＧＮＤ２の両方に接続され、積層方向に実質直線状のビアで形成されている。ビアが多少ずれていても、積層方向に見て上層のビアと下層のビアが部分的に重なる程度であれば十分シールドとして機能する。また、第５層、第１０層では互いのビアを接続する電極パターンが形成され、積層方向のみならず、面内方向に広がるシールドが形成される。ＦＩＬ１とＦＩＬ２、ＦＩＬ３とＦＩＬ４の間に形成されるシールドは平行もしくは実質的に同一平面上になるよう形成されることが好ましい。領域ＦＩＬ１、ＦＩＬ３と、ＦＩＬ２、ＦＩＬ４はシールドを境に同方向に分かれて形成される。
【００８９】  このシールドにより、各受信経路間のアイソレーションが保たれ、さらに、上下の第１と第２グランド電極ＧＮＤ１、ＧＮＤ２の間に形成されることで、他の回路とのアイソレーション、特に表面実装されている回路部品や、積層体裏面に形成される電源端子やそれに繋がる電源ラインとの信号の干渉を抑制できるため、複雑な回路構成においてもノイズの少ない回路を構成することができる。
【００９０】  なお、領域ＦＩＬ３と領域ＦＩＬ５もシールドを境に分かれて形成される。
【００９１】  バンドパスフィルタ回路ＢＰＦ１−１とバンドパスフィルタ回路ＢＰＦ１−２の積層体内の構成について説明する。
【００９２】  第４層、第５層にはバンドパスフィルタ回路ＢＰＦ１−１の容量が形成され、バンドパスフィルタ回路の入出力端子側のＤＣカットコンデンサとなる。ＤＣカットコンデンサは、第６層から第９層のビアを介して第１０層〜第１２層の共振線路に接続される。
【００９３】  第１０層の共振線路は、両端がスルーホールにより接続されたものを３層に渡って配置した電極パターンにより形成される。多層に渡ってこの並列線路を構成したことにより、バンドパスフィルタ回路の挿入損失を改善できる。各バンドパスフィルタの共振線路は同じ誘電体層に形成されており、二つの受信経路のバンドパスフィルタの特性を合わせるのが容易である。また伝送線路は整合を取るために、伝送線路どうしの間隔を調整したり、伝送線路の幅を調整したり、伝送線路の長さなどを調整しても良い。
【００９４】  共振線路はそれぞれ略直線状をなしている。さらに、バンドパスフィルタ回路ＢＰＦ１−１の複数の共振線路と、バンドパスフィルタ回路ＢＰＦ１−２の複数の共振線路が実質的に同一の直線上に形成される。かかる構成によってバンドパスフィルタを密に配置することができる。なお、後述する他のバンドパスフィルタ回路を含め、共振線路の長手方向は、全てのバンドパスフィルタで同じになっており、五つ以上のバンドパスフィルタを有する高周波部品においても、バンドパスフィルタを密に配置することが可能であり、高周波部品の小型化に寄与している。また、バンドパスフィルタの長手方向が同じであるため、電極を印刷によって形成する場合、電極の形状ばらつきによる特性変動が抑制される効果もある。
【００９５】  第１６層には接地容量の電極パターンが形成される。グランド電極との接地容量次第ではこれらの接地容量は第２のグランド電極ＧＮＤ２よりも上層側に形成してもよい。これらの接地容量は部分的に他のフィルタ回路や平衡−不平衡変換回路の電極パターンと重なっても良い。
【００９６】  第１の受信端子側の受信経路と第２の受信端子側の受信経路の引き回しの電送線路長を同程度にすることで、両受信経路での挿入損失差を小さくできる。
【００９７】  バンドパスフィルタ回路の共振線路の形状は、結合量などの違いから太さ、線路同士の幅を異なるようにすることができる。
【００９８】  ローパスフィルタ回路の伝送線路の一部は積層体内で螺旋状になるよう形成される。
【００９９】  平衡−不平衡変換回路は、最下層の裏面に形成された第１の受信端子Ｒｘ１＋、Ｒｘ１−に接続される。平衡−不平衡変換回路ＢＡＬ３ａは、上記のＢＡＬ１ａ，ＢＡＬ２ａの構成と概略同じであるが、ＤＣフィード電圧によりＴｘ−端子とＴｘ＋端子に同時に直流電圧が印加できるように形成される。
【０１００】  第１５層はほぼ全面に第２のグランド電極ＧＮＤ２を形成する。これにより第１６層で形成する接地容量との干渉を防ぐことができる。第１６層ではバンドパスフィルタの接地容量となる電極を配置する。第１７層も第１５層と同様に全面に第４のグランド電極ＧＮＤ４を形成する。当該３層によりバンドパスフィルタ回路の接地容量の大部分を形成することができる。またこの３層の積層体シート厚は他の層と比較して薄いほうが良い。薄いシートを用いることにより、小さな電極面積で大きな容量をとることが可能になり、高周波部品の小型化が可能となる。
【０１０１】  第１及び第２のグランド電極の間には、積層体を広い面積で覆うグランド電極は形成されないことが好ましい。積層数を減らすことができ、低背化できる。なお、第１及び第２のグランド電極よりも外層側の層にフィルタ回路や平衡−不平衡変換回路の電極パターンの一部が形成される場合には、グランド電極を介して内部のフィルタ回路と積層方向に見て一部重なってもよい。グランド電極によりアイソレーションが確保できるため、部分的な重なりは許容できる。
【０１０２】  上記の説明では、積層体内に設けられた電極の一部について説明を行ったが、本実施形態ではアンテナ端子ＡＮＴ２から第２の受信端子Ｒｘ２までの回路を構成する電極や、アンテナ端子ＡＮＴ１から送信端子Ｔｘまでの回路を構成する電極も積層体内にて配置されている。これらの回路も同様にバンドパスフィルタ回路や整合回路を構成するインダクタンス素子やキャパシタンス素子の一部を、積層体内部の電極にて構成する。またスイッチング回路やパワーアンプなどの能動素子を積層体上面に搭載する。
【０１０３】  第３のスイッチＳＷ３の単極側端子に接続される第２層の伝送線路は第３層目の第１のグランド電極を介して積層体の内部側のローパスフィルタの電極パターンに接続され、再度第３層目のグランド層と第１層目の層を介して表面実装された高周波増幅器に接続されている。最も他の回路から影響を受けやすい送信経路を実質的に搭載面の直下の第２層では形成せず、第１のグランド電極よりも内層側に引き込むように信号線路を形成することで、他の回路とのアイソレーション、特に表面実装されている回路部品や、制御端子との信号の干渉を抑制できるため、複雑な回路構成においてもノイズの少ない回路を構成することができる。また、第２層の伝送線路はスイッチＳＷ１が搭載される搭載面の比較的大きな電極パターンと重なるように形成される。上記の電極パターンにより、搭載面のスイッチＳＷ１とＳＷ３の間を接続するワイヤや搭載面の伝送線路との干渉を抑制できるので、スイッチング回路と第１のアンテナ端子の間の送信経路において挿入損失を小さくでき、スイッチング回路と第１及び第２のアンテナ端子の間の送信経路同士の挿入損失差を小さくできる。
【０１０４】  積層体内部に引き込まれた送信経路を形成する電極パターンは、ローパスフィルタ回路ＬＰＦ１を含め、積層方向に見て、積層体内の受信経路、特に受信経路に配置される前段のフィルタ回路が重ならないように配置している。
【０１０５】  このように各回路を構成することで、送信経路と受信経路の間の干渉を抑制できる。
【０１０６】  ［４］等価回路２
（２）第２の実施形態
図９は、別の実施形態の回路ブロック図である。図２のブロック図とほぼ同じであるが、スイッチング回路ＤＰ３Ｔ２は複数のトランジスタ回路を用いた半導体基板上で一体化されたチップスイッチである点で異なる。スイッチング回路ＤＰ３Ｔ２と第１の受信端子Ｒｘ１間には図２と同様に低周波増幅回路ＬＮＡ１の前段と後段にフィルタ回路ＢＰＦ２−１，ＢＰＦ２−３が配置される。同様にスイッチング回路ＤＰ３Ｔ２と第２の受信端子Ｒｘ２間にはフィルタ回路ＢＰＦ２−２，ＢＰＦ２−４が配置される。また、スイッチング回路ＤＰ３Ｔ２と送信端子Ｔｘの間にはフィルタ回路ＬＰＦ２，ＢＰＦ２−５が配置される。図９では説明のために高周波増幅回路ＨＰＡと送信端子Ｔｘの間に配置されるバンドパスフィルタＢＰＦ２−５が記載されているが、図１０〜１３ではこのバンドパスフィルタＢＰＦ２−５が無い実施形態で記載している。
【０１０７】  図１０〜図１２に図９の回路ブロック図の等価回路を示す。
【０１０８】  図１０は、スイッチング回路ＤＰ３Ｔ２からアンテナ端子までの等価回路を示す図である。アンテナ端子とスイッチング回路の間には直流カットコンデンサが配置され、直流カットコンデンサとアンテナ端子の間には整合回路ｌａｎｔ１ａ、ｌａｎｔ２ａが形成される。また、伝送線路ｌａｎｔ１ｂ、ｌａｎｔ２ｂは搭載面上の電極パターンであり、搭載面上に設置されたチップコンデンサとスイッチング回路ＤＰ３Ｔ２を繋ぐ。スイッチング回路ＤＰ３Ｔ２については後述する。
【０１０９】  図１１は、バンドパスフィルタ回路ＢＰＦ２−１を説明するための等価回路である。３段の共振線路を持つ構造である点で図４の等価回路と異なるが、それ以外は図４で示したバンドパスフィルタ回路ＢＰＦ１−１と同じ構造である。また、バンドパスフィルタ回路ＢＰＦ２−２、２−３、２−４はバンドパスフィルタ回路ＢＰＦ２−１と同様の構成であるため説明は省略する。スイッチング回路ＤＰ３Ｔ２の後段から第１及び第２の受信端子の間の等価回路はこのバンドパスフィルタ回路の構成が異なる以外は図４と同様である。
【０１１０】  送信端子から高周波増幅回路ＨＰＡの前段側の間の等価回路は、図５の平衡−不平衡変換回路ＢＡＬ３ａのみの等価回路と実質同じであり説明を省略する。バンドパスフィルタ回路が無い点で図５の等価回路と異なる。
【０１１１】  図１２は、スイッチング回路ＤＰ３Ｔ２の送信端子側から高周波増幅回路までの等価回路を示す図である。送信端子からの信号は、アッテネータを介して高周波増幅回路ＨＰＡに入力される。必要により、アッテネータは制御電圧Ｖａｔｔにより制御され、電源ラインの一部となる伝送線路ｌｖａｔｔは積層体内の電極パターンで形成される。
【０１１２】  高周波増幅回路ＨＰＡは、駆動電圧Ｖｃｃ１、Ｖｃｃ２からの電圧により駆動する。駆動電圧Ｖｃｃ１、Ｖｃｃ２からの電圧は定電圧供給回路を介して高周波増幅回路ＨＰＡに入力され、定電圧供給回路は積層体内に形成される電極パターンｌｖｃｃ１と積層体上面に搭載される接地容量Ｃｔ３，Ｃｔ７、及び、電極パターンｌｖｃｃ２ａ，ｌｖｃｃ２ｂと積層体上面に搭載される接地容量Ｃｔ１により形成される。また、高周波増幅回路ＨＰＡは、バイアス電圧Ｖｂからの電圧により制御される。バイアス電圧Ｖｂは出力電力を制御するための制御電圧回路を介して高周波回路ＨＰＡに入力され、制御電圧回路は積層体上面に搭載される接地容量Ｃｔ４，抵抗Ｒｔ２、接地抵抗Ｒｔ３により形成される。
【０１１３】  高周波増幅回路ＨＰＡで増幅された信号は、出力整合回路、及びＤＣカットコンデンサＣｔ６を介してローパスフィルタ回路ＬＰＦに接続される。出力整合回路は、積層体内の電極パターンｌｍａ、及び接地容量ｃｍａ１、ｃｍａ２により形成される。
【０１１４】  ［積層体２］
積層体は、図７Ａ、図７Ｂと同様に、その上層側の内層に第１のグランド電極が形成された層と、下層側の内層に第２のグランド電極が形成された層を備え、第１のグランド電極と第２のグランド電極に間に各フィルタ回路のそれぞれ少なくとも一部の電極パターンが形成される領域ＦＩＬ１〜ＦＩＬ６を有する。
【０１１５】  ただし、この積層体は、図７Ａ、図７Ｂ、図８Ａ、及び図８Ｂに示した積層体と異なり、スイッチング回路から第１の受信端子Ｒｘ１までの受信経路に配置されるフィルタ回路ＢＰＦ２−１，２−３が形成される領域ＦＩＬ１、ＦＩＬ３と、スイッチング回路から第２の受信端子Ｒｘ２までの受信経路に配置されるフィルタ回路ＢＰＦ２−２，２−４が形成される領域ＦＩＬ２、ＦＩＬ４が、積層体の対向する２辺に沿って配置される。また、その領域間にはスイッチング回路から送信端子Ｔｘまでの送信経路に配置されるフィルタ回路ＬＰＦ２−１、ＢＰＦ２−５が形成される領域ＦＩＬ６、ＦＩＬ５が配置される。なお、上記で説明したように、フィルタ回路ＢＰＦ２−５は無くても実施可能である。また、他のフィルタ回路が無い構成とすることもできる。詳細は積層図である図１３Ａ〜Ｂで説明する。
【０１１６】  次に、図１３Ａ、図１３Ｂを参照して、積層体内部の電極パターン示し、上記等価回路に関する電極について説明する。各フィルタ回路を構成する電極パターンは、そのフィルタ回路の名称（ＢＰＦ２−１〜ＢＰＦ２−４、ＬＰＦ２、およびＢＡＬ１ｂ〜ＢＡＬ３ｂ）を記載している。
【０１１７】  第１層は、高周波回路部品の搭載面であり、スイッチング回路、高周波増幅器、低雑音増幅器、及び複数のチップインダクタ、チップコンデンサが配置される。説明のため、スイッチング回路ＤＰ３Ｔ２、高周波増幅器ＨＰＡ、低雑音増幅器ＬＮＡ１、ＬＮＡ２が搭載される設置場所を図示する。
【０１１８】  スイッチング回路ＤＰ３Ｔ２は、搭載面の一辺に沿った場所でその辺の中央付近に配置される。このスイッチング回路ＤＰ３Ｔ２からは、受信経路となる電極パターンｌａｎｔ１ａ、ｌａｎｔ２ａ、ｌａｎｔ１ｂ、ｌａｎｔ２ｂが左右対称に配置される。また、このスイッチング回路から第１のアンテナ端子と第１の受信端子の間の受信経路、第２のアンテナ端子と第２の受信端子の間の受信経路となる信号ラインｌｒｘ１，ｌｒｘ２も左右対称に配置される。この信号ラインは対向する２辺に形成されたビアに接続され、積層体内の各フィルタ回路に接続される。
【０１１９】  スイッチング回路を積層体の一つの辺の中央に配置し、かつ、第１のアンテナ端子ＡＮＴ１と第１の受信端子Ｒｘ１の間の受信経路、第２のアンテナ端子ＡＮＴ２と第２の受信端子Ｒｘ２の間の受信経路をこのスイッチング回路を中心にほぼ左右対称になるように積層体内で形成することで、両者の受信経路での挿入損失差を小さくできる。
【０１２０】  また、受信経路を積層体内の左右に分けることで必然的に送信経路が中央に形成されるため、受信経路同士のアイソレーションが取りやすくなるとともに、挿入損失の差を小さくすることができる。
【０１２１】  低雑音増幅器ＬＮＡ１、ＬＡＮ２もこのスイッチング回路ＳＷ３を中心にほぼ左右対称に配置される。
【０１２２】  高周波増幅器ＨＰＡは第１層のほぼ中央に配置される。高周波増幅回路が配置される位置には複数のビアが形成される。このビアを熱放射のためのサーマルビアとして使用すると共に、シールドの一部として使用できる。サーマルビアは第１のグランド電極と第２のグランド電極を繋ぐようにすることが好ましい。グランド電極を利用した放熱性の向上が期待できる。また、複数のビアが両方の受信経路の間に配置されるので、受信経路同士のアイソレーションを向上することもできる。
【０１２３】  第２層は、スイッチング回路を制御するための電源が形成される。これらの電源ラインも、積層方向に見てスイッチング回路を中心として左右対称に形成される。電源ラインが左右対称に形成されることで、両方の受信経路における挿入損失差を小さくできる。これらの電源ラインは、第３層に形成された第１のグランド電極ＧＮＤ１を介して第４層以下のフィルタ回路と電磁気的に隔離されているため、フィルタ回路からのアイソレーションを確保しながら比較的自由に配線を引き回すことができる。また、積層体内部電極と、積層体上面に搭載された能動素子などとの干渉を防ぐことができる。
【０１２４】  また、ローパスフィルタ回路ＬＰＦ２は第３層目のグランド層を介して表面実装された高周波増幅器ＨＰＡに接続されている。
【０１２５】  最も他の回路から影響を受けやすい送信経路を実質的に搭載面の直下の第２層で実質的に形成せず、第１のグランド電極よりも内層側に引き込むように信号線路を形成することで、他の回路とのアイソレーション、特に表面実装されている回路部品や、制御端子との信号の干渉を抑制できるため、複雑な回路構成においてもノイズの少ない回路を構成することができる。
【０１２６】  第４層〜第１２層には、図面左上に、平衡−不平衡変換回路ＢＡＬ２ｂの電極パターンが形成される領域ＢＡＬ２が設けられる。第４層にのみ領域を破線で図示するが、本実施形態では積層方向に見て第４層〜第１３層の同じ範囲も同じ領域内である。以下、他の領域においても同様である。
【０１２７】  ＢＡＬ２の図面下側にはバンドパスフィルタ回路ＢＰＦ２−４の電極パターンが形成される領域ＦＩＬ４が設けられる。その領域ＦＩＬ４の図面下側にはバンドパスフィルタ回路ＢＰＦ２−２の電極パターンが形成される領域ＦＩＬ２が設けられる。
【０１２８】  また、第４層〜第１２層には、図面右上に、平衡−不平衡変換回路ＢＡＬ１ｂの電極パターンが形成される領域ＢＡＬ１が設けられる。その領域ＢＡＬ１の図面下側には、バンドパスフィルタ回路ＢＰＦ２−３の電極パターンが形成される領域ＦＩＬ３が設けられる。その領域ＦＩＬ３の図面下側にはバンドパスフィルタ回路ＢＰＦ２−１の電極パターンが形成される領域ＦＩＬ１が設けられる。
【０１２９】  また、第４層〜第１２層には、領域ＢＡＬ１と領域ＢＡＬ２の間に、送信経路の平衡−不平衡変換回路ＢＡＬ３ｂの領域ＢＡＬ３が設けられる。その領域ＢＡＬ３の図面下側には、比較的電極パターンが形成されていない領域を介して、搭載面の高周波増幅回路の接地面からつながる複数のサーマルビアが形成される領域を備え、さらにその図面下側にはローパスフィルタ回路ＬＰＦ１の電極パターンが形成される領域ＦＩＬ６が設けられる。
【０１３０】  領域ＢＡＬ３と領域ＦＩＬ６の間には、送信端子Ｔｘと高周波増幅回路の間にバンドパスフィルタ回路ＢＰＦ２−５の電極パターンが形成される領域ＦＩＬ５を設けても良い。
【０１３１】  第５層の積層図に、複数のビアからなるシールドを１点破線で示す。このビアによるシールドを境に領域ＦＩＬ１とＦＩＬ３、ＦＩＬ２とＦＩＬ４が分かれて形成される。また、領域ＦＩＬ１とＦＩＬ３の左側と、領域ＦＩＬ２とＦＩＬ４の右側の位置にもシールドが形成され、このシールドの一部を境にローパスフィルタ回路の領域ＦＩＬ６とバンドパスフィルタ回路ＢＰＦ２−１の領域ＦＩＬ１が分かれて形成され、ローパスフィルタ回路の領域ＦＩＬ６とバンドパスフィルタ回路ＢＰＦ２−２の領域ＦＩＬ２が分かれて形成される。このビアは第１のグランド電極と第２のグランド電極の両方に接続される。このシールドにより、各受信経路間のアイソレーションが保たれ、さらに、上下のグランド電極の間に形成されることで、他の回路とのアイソレーション、特に表面実装されている回路部品や、制御端子との信号の干渉を抑制できるため、複雑な回路構成においてもノイズの少ない回路を構成することができる。
【０１３２】  領域ＦＩＬ１とＦＩＬ３の間、領域ＦＩＬ２とＦＩＬ４の間にあるシールドは前段と後段のフィルタ回路同士の干渉を防ぐことができ、所望の周波数帯域のみを通過させることができるので通信特性の向上に寄与する。
【０１３３】  積層体内部に引き込まれた送信経路を形成する電極パターンは、ローパスフィルタ回路ＬＰＦ１を含め、積層方向に見て、積層体内の受信経路、特に受信経路に配置される前段のフィルタ回路が重ならないように配置している。受信経路同士の挿入損失差を小さくできる。
【０１３４】
【０１３５】  ローパスフィルタ回路の伝送線路の一部は積層体内で螺旋状になるよう形成される。スイッチング回路ＤＰ３Ｔ２は、この積層体内のローパスフィルタ回路ＬＰＦ２の電極パターンが形成される領域と重なるように搭載面上に配置される。スイッチング回路ＤＰ３Ｔ２とローパスフィルタ回路ＬＰＦ２が近接するので、送信経路の伝送線路を短くすることができ挿入損失の低下を抑制できる。
【０１３６】  平衡−不平衡変換回路は、最下層の裏面に形成された第１の受信端子Ｒｘ１＋、Ｒｘ１−、Ｒｘ２＋、Ｒｘ２−に接続される。平衡−不平衡変換回路ＢＡＬ３ａは、上記のＢＡＬ１ｂ，ＢＡＬ２ｂの構成と概略同じであるが、搭載面から引き回された第２層の伝送線路と不平衡側の線路が接続される。
【０１３７】  第１３層、第１４層について説明する。第１３層はほぼ全面に第２のグランド電極ＧＮＤ２を形成する。これにより第１４層で形成する接地容量との干渉を防ぐことができる。また、第１５層はほぼ全面に第５のグランド電極ＧＮＤ５を形成する。第１７層も同様に全面に第４のグランド電極ＧＮＤ４を形成する。当該５層によりバンドパスフィルタ回路の接地容量を形成することができる。
【０１３８】  ［６］スイッチング回路
図２に記載したスイッチング回路ＤＰ３Ｔ１について以下に説明する。スイッチング回路ＤＰ３Ｔ１は、第１及び第２のアンテナ端子ＡＮＴ１、ＡＮＴ２に接続される端子（以下、スイッチング回路の説明においては説明を簡略するため同じ名称のアンテナ端子ＡＮＴ１，ＡＮＴ２とする）と、第１の通信システム用の送信端子Ｔｘ１及び第１及び第２の受信端子Ｒｘ１、Ｒｘ２に接続される端子（以下、単に送信端子Ｔｘ、第１の受信端子Ｒｘ１、第２の受信端子Ｒｘ２とする）を有する。
【０１３９】  この図２のスイッチング回路ＤＰ３Ｔ１は、第１〜第３のスイッチＳＷ１、ＳＷ２、ＳＷ３を用いることができ、この実施形態ではスイッチに全て単極双投の（Ｓｉｎｇｌｅ−Ｐｏｌｅ，Ｄｕａｌ−Ｔｈｒｏｗ）スイッチＳＷ１、ＳＷ２、ＳＷ３を３個用いる。
【０１４０】  これらのスイッチＳＷ１、ＳＷ２、ＳＷ３は、図８Ａ〜Ｂの搭載面に示すように、それぞれを積層体の搭載面上に配置し、各スイッチの端子同士をワイヤや搭載面上の伝送線路等で接続した構成とすることができる。
【０１４１】  この図２のスイッチング回路ＤＰ３Ｔ１において、スイッチＳＷ１は、単極側端子が第１のアンテナ端子ＡＮＴ１に接続され、双投側端子の一方が第１の受信端子Ｒｘ１に接続され、他方が後述するスイッチＳＷ３の双投側端子の一方に接続される。スイッチＳＷ２は、単極側端子が第２のアンテナ端子ＡＮＴ２に接続され、双投側端子の一方が第２の受信端子Ｒｘ２に接続され、他方がスイッチＳＷ３の双投側端子の他方に接続される。スイッチＳＷ３は、単極側端子が送信端子Ｔｘに接続され、双投側端子の二つが上述のようにスイッチＳＷ１、ＳＷ２の双投側端子に繋がる。前記スイッチＳＷ３は、スイッチＳＷ１又はスイッチＳＷ２との接続を切り換え可能である。スイッチＳＷ１とＳＷ２は、同じ制御端子に接続することが好ましい。端子数を少なくすることができ、小型化や電源ライン数を減らす事によって高周波回路部品内の他の回路素子への干渉を減らすことができる。
【０１４２】  この構成のスイッチング回路を用いる場合には、スイッチＳＷ１とＳＷ３、スイッチＳＷ２とＳＷ３の間を繋ぐ経路にキャパシタを配置しない構成とすることが好ましい。部品点数を削減でき、かつ挿入損失の低減を図ることができる。さらに、積層体の表面に実装配置する場合には、部品点数の削減によるスイッチング回路の小型化が可能である。スイッチ間にキャパシタを配置する必要が無いため、スイッチング回路の実装面積を少なくすることができる。特に、スイッチの双極側端子同士が接続される側はこのキャパシタを配置しない構成とすることが好ましい。
【０１４３】  上記スイッチはＦＥＴ素子を用いることができるがその他のトランジスタ素子でもよい。ＦＥＴ素子は、ｐ−ＨＥＭＴ（ｐｓｅｕｄｏｍｏｒｐｈｉｃ  ｈｉｇｈ  ｅｌｅｃｔｒｏｎ  ｍｏｂｉｌｉｔｙ  ｔｒａｎｓｉｓｔｏｒ）を用いた。この実施形態において、ＦＥＴ素子のドレイン電極とソース電極は接続を逆にしても同様の機能を持つ高周波回路を構成することができる。
【０１４４】  図１４は、図９の実施形態に用いることが可能なスイッチング回路ＤＰ３Ｔ２の等価回路図の一例である。スイッチング回路ＤＰ３Ｔ１が複数のスイッチを用いた構成であるのに対し、図１４のスイッチング回路ＤＰ３Ｔ２は、６つ以上のトランジスタ素子を一体の半導体基板上で組み合わせて用いる。実質的に図２のスイッチング回路ＤＰ３Ｔ１と同様の切り替え動作を行なうことができる。また、一つの半導体基板上に全てのトランジスタを配置できるので、スイッチング回路を小型化できる。
【０１４５】  図１４のスイッチング回路は、第１，２，４，５，６，８のトランジスタからなる。トランジスタとしてＦＥＴ素子を用いた。以降はＦＥＴ素子として説明する。
【０１４６】  第１のＦＥＴ素子Ｔｒ１は、ドレイン電極かソース電極のどちらか一方が第１のアンテナ端子ＡＮＴ１に、他方が第１の受信端子Ｒｘ１に接続される。また、第１のＦＥＴ素子Ｔｒ１のゲート電極は制御端子Ｖｒ１の電源ラインが接続される。
【０１４７】  第４のＦＥＴ素子Ｔｒ４は、ドレイン電極かソース電極のどちらか一方が第１のアンテナ端子に接続され、他方が送信端子Ｔｘに接続される。第４のＦＥＴ素子Ｔｒ４のゲート電極は制御端子Ｖａ１の電源ラインに接続される。
【０１４８】  第５のＦＥＴ素子Ｔｒ５はドレイン電極とソース電極のどちらか一方が第２のアンテナ端子ＡＮＴ２に繋がれ、他方が第２の受信端子Ｒｘ２に繋がれる。また、第５のＦＥＴ素子Ｔｒ５のゲート電極は制御端子Ｖｒ２の電源ラインが接続される。
【０１４９】  第８のＦＥＴ素子Ｔｒ８は、ドレイン電極とソース電極のどちらか一方が第２のアンテナ端子に接続され、他方が送信端子Ｔｘに接続される。第８のＦＥＴ素子Ｔｒ８のゲート電極は制御端子Ｖａ２の電源ラインに接続される。
【０１５０】  第２のＦＥＴ素子Ｔｒ２は、ドレイン電極とソース電極のどちらか一方が第１のＦＥＴ素子Ｔｒ１と第１の受信端子の間にあるノードに接続され、他方が接地される。第２のＦＥＴ素子Ｔｒ２のゲート電極は制御端子Ｖｔ１の電源ラインに接続される。
【０１５１】  第６のＦＥＴ素子Ｔｒ６は、ドレイン電極とソース電極のどちらか一方が第５のＦＥＴ素子Ｔｒ５と第２の受信端子の間にあるノードに接続され、他方が接地される。第６のＦＥＴ素子Ｔｒ６のゲート電極は制御端子Ｖｔ２の電源ラインに接続される。
【０１５２】  第１及び第２のアンテナ端子ＡＮＴ１，２、第１及び第２の受信端子Ｒｘ１、Ｒｘ２、送信端子Ｔｘには直流電源をカットするためのＤＣカットコンデンサを配置することができる。また、第２のＦＥＴ素子Ｔｒ２と接地の間、第６のＦＥＴ素子Ｔｒ６と接地の間にもＤＣカットコンデンサを配置することができる。
【０１５３】  第１及び第２の受信端子Ｒｘ１、Ｒｘ２、送信端子Ｔｘに分波回路などを接続し、第１の通信システムの周波数帯域と第２の通信システムの周波数帯域の信号を分派すれば、異なる二つの通信システムに対応する高周波回路とすることができる。
【０１５４】  例えば、各アンテナ端子ＡＮＴ１，ＡＮＴ２と送信端子Ｔｘ、各受信端子Ｒｘ１、Ｒｘ２の間を接続するためには、各制御端子の電圧を次の表のように制御すればよい。ＭｏｄｅＴｘ１、Ｔｘ２，Ｒｘと各端子の接続は表１での説明と同様である。
【０１５５】
【表２】
0005630441.tif 000003
【０１５６】
制御端子Ｖｔ１とＶｔ２は常に印加する電圧の高／低（接続／非接続）が同じであるため、制御端子を共通化することができる。また、第１のアンテナ端子ＡＮＴ１と送信端子Ｔｘの信号経路を接続させた状態において、ＦＥＴ素子Ｔｒ２、Ｔｒ６は、制御端子Ｖｔ１，Ｖｔ２から高い電圧が印加されてＦＥＴスイッチのドレイン電極とソース電極間が接続された状態であるため、第１の受信端子Ｒｘ１と第１のＦＥＴ素子Ｔｒ１の間のノードから接地されるシャント回路と、第２の受信端子Ｒｘ２と第５のＦＥＴ素子Ｔｒ５の間のノードから接地されるシャント回路が形成され、送信経路と受信経路の間のアイソレーションを確保することができる。
【０１５７】  この実施形態のスイッチ回路は、上記のような構造を持つために、第２、第６のトランジスタ素子Ｔｒ２、Ｔｒ６は、第１、第４、第５、第８のＦＥＴ素子Ｔｒ１、Ｔｒ３〜５よりゲート数が少なく、耐圧が低いものを用いることができる。ゲート数が少ないＦＥＴ素子は小型で安価であり低損失であるため有利である。ここで耐圧の高い、低いとは、ゲート−ソース間を非接続とした状態のＦＥＴ素子に、ドレイン端子から高周波電力を与えたときにソース端子側に電力が漏洩しない状態を保つための耐電力値の値で判断できる。
【０１５８】  以下に上記の理由を詳述する。送信端子Ｔｘから第１のアンテナ端子ＡＮＴ１の信号経路が接続される場合、送信経路から第２のアンテナ端子ＡＮＴ２は高周波的に切り離されるため、第８のＦＥＴ素子Ｔｒ８はＯＦＦ状態となる。また、第１のＦＥＴ素子Ｔｒ１も第１の受信端子側へ信号が漏洩しないように非接続の状態となる。そのため、送信端子Ｔｘから第１のＦＥＴ素子Ｔｒ１を介して接続される第２のＦＥＴ素子Ｔｒ２は、高い電圧が直接印加されることが無いため、耐圧が低いものを用いることができる。
【０１５９】  また、信号を受信する場合には第１のアンテナ端子ＡＮＴ１と第１の受信端子Ｒｘ１が接続される。この時、第１のＦＥＴ素子Ｔｒ１のドレイン−ソース間が接続されたＯＮ状態となり、第２、第４のＦＥＴ素子Ｔｒ２，Ｔｒ４は非接続の状態である。受信信号の電力は、送信経路の信号電力よりも遥に小さいため、第２のＦＥＴ素子は耐圧が低いものを用いることができる。
【０１６０】  第６のＦＥＴ素子Ｔｒ６の耐圧が低いものでもよい理由も、上記と同様の理由による。
【０１６１】  ＦＥＴ素子のドレイン−ソース間が非接続の状態の時に十分大きな電力の高周波信号が加わった場合には、ゲート−ソース間電圧が閾値を越えるようになり、ＦＥＴ素子のドレイン−ソース間はオフ状態を維持できなくなり、高調波歪や相互変調歪が発生する。そのためこのような歪みが発生しない耐圧の高いトランジスタ回路とすることが好ましい。
【０１６２】  図１５は、スイッチング回路ＤＰ３Ｔ２の他の実施形態を示す図である。図１４と説明が同じになるＦＥＴ素子については説明を一部省略する。
【０１６３】  第３のＦＥＴ素子Ｔｒ３と第４のＦＥＴ素子Ｔｒ４が、第１のアンテナ端子ＡＮＴ１から送信端子Ｔｘに繋がる信号経路に配置される。第３のＦＥＴ素子Ｔｒ３はドレイン電極かソース電極のどちらか一方が第１のアンテナ端子ＡＮＴ１に接続され、他方が第４のＦＥＴ素子Ｔｒ４に接続される。第４のＦＥＴ素子Ｔｒ４はドレイン電極かソース電極のどちらか一方が第３のＦＥＴ素子Ｔｒ３に接続され、他方が送信端子Ｔｘに接続される。第３のＦＥＴ素子Ｔｒ３のゲート電極は制御端子Ｖｔ１の電源ラインに、第４のＦＥＴ素子Ｔｒ４のゲート電極は制御端子Ｖａ１の電源ラインに接続される。
【０１６４】  第７のＦＥＴ素子Ｔｒ４と第８のＦＥＴ素子Ｔｒ８が、第２のアンテナ端子ＡＮＴ２から送信端子Ｔｘに繋がる信号経路に配置される。第７のＦＥＴ素子Ｔｒ７はドレイン電極とソース電極のどちらか一方が第２のアンテナ端子ＡＮＴ２に接続され、他方が第８のＦＥＴ素子Ｔｒ８に接続される。第８のＦＥＴ素子Ｔｒ８はドレイン電極とソース電極のどちらか一方が第７のＦＥＴ素子Ｔｒ７に接続され、他方が送信端子Ｔｘに接続される。第７のＦＥＴ素子Ｔｒ７のゲート電極は制御端子Ｖｔ２の電源ラインに、第８のＦＥＴ素子Ｔｒ８のゲート電極は制御端子Ｖａ２の電源ラインに接続される。
【０１６５】  第９のＦＥＴ素子Ｔｒ９はドレイン電極とソース電極のどちらか一方が第３のＦＥＴ素子Ｔｒ３と第４のＦＥＴ素子Ｔｒ４の間にあるノードに接続され、他方が接地される。第９のＦＥＴ素子Ｔｒ９と接地点との間の信号経路にはキャパシタを配置しても良い。また、第９のＦＥＴ素子Ｔｒ９のゲート電極は、制御端子Ｖａ２の電源ラインが第８のＦＥＴ素子Ｔｒ８と共有された状態で接続される。
【０１６６】  第１０のＦＥＴ素子Ｔｒ１０はドレイン電極とソース電極のどちらか一方が第７のＦＥＴ素子Ｔｒ７と第８のＦＥＴ素子Ｔｒ８の間にあるノードに接続され、他方が接地される。第１０のＦＥＴ素子Ｔｒ１０と接地点との間の信号経路にはキャパシタを配置しても良い。また、第１０のＦＥＴ素子Ｔｒ１０のゲート電極は、制御端子Ｖａ１の電源ラインが第４のＦＥＴ素子と共有された状態で接続される。
【０１６７】  第８と第９のＦＥＴ素子Ｔｒ８，Ｔｒ９、第４と第１０のＦＥＴ素子Ｔｒ４，Ｔｒ１０は電源ラインが共有化されているため、そのＯＮ／ＯＦＦが同じになるように制御することができる。このため、例えば第１の送信端子Ｔｘから第１のアンテナ端子間の経路に信号を流す場合、第８のＦＥＴ素子Ｔｒ８を介して第２のアンテナ端子へ漏洩する漏洩信号の影響を小さくできる。また、電源端子を共有させることで、電源端子数や電源ラインを少なくでき、回路部品の構造簡略化や小型化が行いやすい。
【０１６８】  また、第２のＦＥＴ素子Ｔｒ２はドレイン電極とソース電極のどちらか一方が第１のＦＥＴ素子と第１の受信端子Ｒｘ１の間にあるノードに接続され、他方が接地される。この場合、第２のＦＥＴ素子Ｔｒ２のゲート電極は、制御端子Ｖｔ１の電源ラインが第３のＦＥＴ素子Ｔｒ３と共有された状態で接続される構成とすることができる。第２のＦＥＴ素子Ｔｒ２と接地の間には、キャパシタを配置しても良い。
【０１６９】  同様に、第６のＦＥＴ素子Ｔｒ６はドレイン電極とソース電極のどちらか一方が第５のＦＥＴ素子と第２の受信端子Ｒｘ２の間にあるノードに接続され、他方が接地される。この場合、第６のＦＥＴ素子Ｔｒ６のゲート電極は、制御端子Ｖｔ２の電源ラインが第７のＦＥＴ素子Ｔｒ７と共有された状態で接続される構成とすることができる。第６のＦＥＴ素子Ｔｒ６と接地の間には、キャパシタを配置しても良い。
【０１７０】  この実施形態に用いる高周波回路は、前記のように電源端子を共有させることで、電源端子数や電源ラインを少なくでき、回路部品の構造の簡略化、小型化が行いやすい。
【０１７１】  なお、第１の受信端子と第１のアンテナ端子を接続する際に、第２の受信端子と第２のアンテナ端子を同時接続するようなスイッチングを行なう場合には、制御端子Ｖｒ１とＶｒ２，Ｖｔ１とＶｔ２も共通化することができる。
【０１７２】  なお、第３のＦＥＴ素子Ｔｒ３と第７のＦＥＴ素子Ｔｒ７が無い構成でも実施形態の高周波回路部品に用いるスイッチング回路として使用できるが、第７のＦＥＴ素子Ｔｒ７と第６のＦＥＴ素子Ｔｒ６が有る構成のスイッチング回路にすれば、送信経路と受信経路のアイソレーションを確保しやすい。
【０１７３】  図１５のスイッチング回路において、第２及び第６のトランジスタ回路Ｔｒ２，Ｔｒ６を用いる場合、第２及び第６のトランジスタ回路Ｔｒ２，Ｔｒ６の少なくともどちらか一方は第４および第８のトランジスタ回路Ｔｒ４，Ｔｒ８よりも耐圧が低いことが好ましい。第２及び第６のトランジスタ回路Ｔｒ２，Ｔｒ６の両方を第４および第８のトランジスタ回路よりも耐圧が低いものとすることがなお好ましい。
【０１７４】  また、第３及び第７のトランジスタ回路Ｔｒ３，Ｔｒ７の少なくともどちらか一方は、第４および第８のトランジスタ回路Ｔｒ４，Ｔｒ８よりも耐圧が低いことが好ましい。第３及び第７のトランジスタ回路Ｔｒ３，Ｔｒ７の両方を第４および第８のトランジスタ回路Ｔｒ４，Ｔｒ８よりも耐圧が低いものとすることがなお好ましい。ＦＥＴ素子部材を直列に接続した場合には高周波信号による電圧は分圧されるため、各ＦＥＴ素子部材のソースの電位変動は小さくなり、ＦＥＴ素子が単体のＦＥＴ素子部材に比べてより大きな電圧に耐えうる。ＦＥＴ素子Ｔｒ３とＦＥＴ素子Ｔｒ７を配置した事で、一つのＦＥＴ素子だけを用いたときよりも、両方のＦＥＴ素子は耐圧が低いものを用いることができる。ソース電極とドレイン電極が接続されている状態においては、ＦＥＴ素Ｔｒ３、Ｔｒ７には、ソース電極−ドレイン電極の間に大きな電圧がかからないため、耐圧が低いものでも問題にはならない。
【０１７５】  第２及び第６のトランジスタ回路Ｔｒ２，Ｔｒ６の少なくともどちらか一方は第４および第８のトランジスタ回路よりも耐圧が低いものを用いることができる理由は、図１４のスイッチング回路の説明で述べたとおりである。
【０１７６】  第３及び第７のトランジスタ回路Ｔｒ３，Ｔｒ７の耐圧が低くて良い理由を述べる。
【０１７７】  送信端子Ｔｘから第１のアンテナ端子ＡＮＴ１の信号経路が接続される場合、送信経路から第２のアンテナ端子ＡＮＴ２は高周波的に切り離されるため、第８のトランジスタ回路Ｔｒ８はＯＦＦ状態となる。この時、第７のトランジスタ回路Ｔｒ７もＯＦＦ状態であるが、送信信号は第８のトランジスタ回路で遮断されるので、第７のトランジスタ回路Ｔｒ７に高い電圧が付加されることがない。したがって第７のトランジスタ回路Ｔｒ７は、耐圧が小さくゲート数の少ないトランジスタ回路でも使用することができる。ゲート数が少ないトランジスタ回路は小型で安価であり低損失であるため有利である。
【０１７８】  送信端子Ｔｘから第２のアンテナ端子ＡＮＴ２の信号経路が接続される場合は、第４及び第３のトランジスタ回路Ｔｒ３，Ｔｒ４はＯＦＦ状態になるので、同様に、第１のアンテナ端子ＡＮＴ１側に、ゲート数の少なく、耐圧が小さい第３のトランジスタ素子Ｔｒ３を用いることができる。
【０１７９】  また、受信の場合を考えると、第１のアンテナ端子ＡＮＴ１と第１の受信端子Ｒｘ１が接続され、第２のアンテナ端子ＡＮＴ２と第２の受信端子Ｒｘ２が接続される。この時、第１及び第５のトランジスタ回路Ｔｒ１，Ｔｒ５がＯＮ状態となり、第２、第３、第６及び第７のトランジスタ回路Ｔｒ２，Ｔｒ３，Ｔｒ６，Ｔｒ７がＯＦＦ状態となる。受信信号の電力は、送信時の信号電力よりも遥に小さいため、これらＯＦＦ状態のトランジスタ回路に必要とされる耐圧は低く、ゲート数の少ない小型または安価なトランジスタ素子を用いることができる。
【０１８０】  各アンテナ端子と送信端子、各受信端子の間を接続するためには、前記の表２と同じ制御ロジックを用いることができる。
【０１８１】  第１のアンテナ端子ＡＮＴ１と送信端子Ｔｘの信号経路を繋げた状態であるＭｏｄｅ  Ｔｘ１について述べる。
【０１８２】  制御端子Ｖａ１とＶｔ１からＨｉｇｈ電圧（３．０Ｖ）が印加され、制御端子Ｖａ１に繋がる第４のトランジスタ回路と、制御端子Ｖｔ１に繋がる第３のトランジスタ回路Ｔｒ３がＯＮ状態になる。第１のアンテナ端子ＡＮＴ１と送信端子Ｔｘの信号経路が接続された状態になる。
【０１８３】  またこの状態において、制御端子Ｖａ２はＬｏｗ電圧（０．０Ｖ）が印加され、制御端子Ｖａ２に繋がる第８のトランジスタ回路はＯＦＦ状態になる。これにより、第２のアンテナＡＮＴ２と送信端子Ｔｘの信号経路に流れる信号は遮断される。
【０１８４】  また、制御端子Ｖａ１は第１０のトランジスタ回路Ｔｒ１０にも繋がっており、第１０のトランジスタ回路Ｔｒ１０はＯＮ状態になるため、第８のトランジスタ回路Ｔｒ８と第７のトランジスタ回路Ｔｒ７の間にあるノードから接地される経路はシャント回路として作用する。このため、トランジスタ回路Ｔｒ８から漏洩した信号は、このシャント回路側に流れるため、送信端子Ｔｘから第２のアンテナ端子ＡＮＴ２に流れる信号量がさらに少なくなり、アンテナ端子間の送信経路同士及び送信端子から第１の受信端子へのアイソレーションを確保することができ、Ｔｘダイバーシティ回路として好ましい送信状態を維持できる。
【０１８５】
【０１８６】  制御端子Ｖｔ２への印加電圧はＨｉｇｈでもＬｏｗでも、スイッチ回路として動作させることは可能である。ただし、制御端子Ｖｔ２からＨｉｇｈ電圧（３．０Ｖ）電圧が印加されれば、制御端子Ｖｔ２に繋がる第６と第７のトランジスタ回路Ｔｒ６，Ｔｒ７がＯＮ状態となり、第５のトランジスタ回路Ｔｒ５と第２の受信端子Ｒｘ２の間から接地される信号経路がシャント回路となるので、第５のトランジスタ回路Ｔｒ５から第２の受信端子Ｔｒ２に漏洩する信号があっても第２の受信端子Ｒｘ２側に信号が行かないため、送信経路と受信経路のアイソレーションを確保することができる。
【０１８７】  ＭｏｄｅがＴｘ２の場合も、上記と同様に、各信号経路に対応したトランジスタ回路の接続／非接続が切り替わる。説明は省略する。
【０１８８】  ＭｏｄｅがＲｘの場合を説明する。
【０１８９】  制御端子Ｖｒ１とＶｒ２からＨｉｇｈ電圧（３．０Ｖ）が印加され、制御端子Ｖｒ１に繋がる第１のトランジスタ回路Ｔｒ１と、制御端子Ｖｒ２に繋がる第５のトランジスタ回路Ｔｒ５がＯＮ状態になる。これにより、第１のアンテナ端子ＡＮＴ１と第１の受信端子Ｒｘ１、第２のアンテナ端子ＡＮＴ２と第２の受信端子Ｒｘ２の信号経路が接続された状態になる。
【０１９０】  この状態において、制御端子Ｖｔ１とＶｔ２からはＬｏｗ電圧（０．０Ｖ）が印加され、制御端子Ｖｔ１に繋がる第２と第３のトランジスタ回路Ｔｒ２，Ｔｒ３、制御端子Ｖｔ２に繋がる第６と第７のトランジスタ回路Ｔｒ６，Ｔｒ７はＯＦＦ状態となる。これにより、第１のアンテナ端子ＡＮＴ１と第１の受信端子Ｒｘ１の信号経路、第２のアンテナ端子ＡＮＴ２と第２の受信端子Ｒｘ２の信号経路から信号が他の経路に漏れることが抑制される。
【０１９１】  この状態において、制御端子Ｖａ１とＶａ２の印加電圧はＨｉｇｈでも、Ｌｏｗでも、スイッチ回路として動作させることは可能である。制御端子Ｖａ１とＶａ２にＨｉｇｈ電圧が印加されていれば、第９、第１０のトランジスタ回路Ｔｒ９，Ｔｒ１０がＯＮ状態となりシャント回路となるので、たとえ第３、第７のトランジスタ回路Ｔｒ３，Ｔｒ７から送信端子Ｔｘ側に信号が漏洩したとしても信号はシャント回路側に流れるので、送信経路と受信経路のアイソレーションを確保することができるため、好ましい。
【０１９２】  図１６は、トランジスタ素子を一つの半導体基板上で構成したスイッチング回路の基板面のレイアウトの模式図である。信号経路は実線で、電源ラインは破線で示す。
【０１９３】  送信端子Ｔｘに接続される端子（以下、説明を簡略するために単に送信端子Ｔｘとする）、第１及び第２の受信端子に接続される端子（以下単に第１の受信端子Ｒｘ１、第２の受信端子Ｒｘ２）が、単一の半導体シリコン基板の基板面上に形成される。
【０１９４】  第１の受信端子Ｒｘ１、第２の受信端子Ｒｘ２が、隣り合う角に配置される。受信端子が角側に配置されるので、他の端子と離した状態で回路が設計でき、他の信号経路とのアイソレーションを確保できる。トランジスタ素子はこの受信端子より角から離れた内部側に配置される。
【０１９５】  送信端子Ｔｘは受信端子Ｒｘ１，Ｒｘ２が配置される角に挟まれた辺に反って配置され、受信端子Ｒｘ１，Ｒｘ２の中間点に配置される。送信端子Ｔｘが受信端子Ｒｘ１、Ｒｘ２の中間点に配置されるため、トランジスタ素子などの回路素子もこの送信端子Ｔｘを中心に線対称になるよう配置でき、送信端子Ｔｘと受信端子Ｒｘ１，Ｒｘ２の間のアイソレーションがほぼ同じ程度に確保できる。また、送信端子Ｔｘと受信端子Ｒｘ１、Ｒｘ２の間にキャパシタ等のほかの素子も配置できるので、回路設計が容易になる。また、グランド電極を形成することで、送信経路と受信経路のアイソレーションを確保することができる。
【０１９６】  また、スイッチを組み合わせるスイッチング回路と異なり、伝送線路の一部を共有化できるので、スイッチング回路の小型化が可能であり、高周波回路部品の搭載面の設計レイアウトが容易になる。また、伝送線路が共有化されて短くできる分、損失を減らすことができる。
【０１９７】  また、スイッチを組み合わせるスイッチング回路よりも左右対称の回路を形成しやすいため、受信経路同士や、送信経路を切り換えた場合にリターンロスや挿入損失が同様に変化するので、各アンテナからの出力電圧を一定にできる。
【０１９８】  第１のアンテナ端子ＡＮＴ１に接続される電極と第２のアンテナ端子ＡＮＴ２に接続される電極（以下、単にアンテナ端子ＡＮＴ１、ＡＮＴ２）は、残る二つの角側に配置される。アンテナ端子ＡＮＴ１、ＡＮＴ２が角側に配置されるので、他の端子と離した状態で回路が設計でき、他の信号経路とのアイソレーションを確保できる。トランジスタ素子は搭載面においてアンテナ端子より内部側に配置される。電源ラインはこのアンテナ端子ＡＮＴ１、ＡＮＴ２、受信端子Ｒｘ１、Ｒｘ２、送信端子Ｔｘの少なくとも一つより、角側（外周側）に回りこむように形成すれば、他のトランジスタ素子との干渉が小さくなり、各信号経路のアイソレーションを確保できる。電源ラインは半導体基板の少なくとも一つの辺に沿って形成されることが好ましい。
【０１９９】  この端子配置において、第４のトランジスタ回路Ｔｒ４と第８のトランジスタ素子Ｔｒ８が送信端子Ｔｘに対して等距離かつ他のトランジスタ素子より近接するように配置される。
【０２００】  第９のトランジスタ素子Ｔｒ９は第４のトランジスタ素子Ｔｒ４を介して送信端子Ｔｘから離れる側に配置、接続される。また、第１０のトランジスタ素子Ｔｒ１０は第８のトランジスタ素子Ｔｒ８を介して送信端子Ｔｘから離れる側に配置、接続される。
【０２０１】  第３のトランジスタ素子Ｔｒ３は、第９のトランジスタ素子Ｔｒ９と第１のアンテナ端子ＡＮＴ１の間に配置される。また、第７のトランジスタ素子Ｔｒ７は、第１０のトランジスタ素子Ｔｒ１０と第２のアンテナ端子ＡＮＴ２の間に配置される。
【０２０２】  第１のトランジスタ素子Ｔｒ１は第９のトランジスタ素子Ｔｒ９と第１の受信端子Ｒｘ１の間に配置される。第１のトランジスタ素子Ｔｒ１は第１のアンテナ端子ＡＮＴ１と第１の受信端子Ｒｘ１の間にある受信経路を開閉するための素子であるため、送信経路とのアイソレーション確保を行なうことが好ましい。そのために第１のトランジスタ素子Ｔｒ１は、第１の受信端子Ｒｘ１との距離が、送信経路に配置される各トランジスタ素子Ｔｒ３、Ｔｒ９、Ｔｒ４との距離より近くなるように配置されている。
【０２０３】  第５のトランジスタ素子Ｔｒ５は第１０のトランジスタ素子Ｔｒ１０と第２の受信端子Ｒｘ２の間に配置される。第５のトランジスタ素子Ｔｒ５は、第１のトランジスタと同様の理由から、第２の受信端子Ｒｘ２との距離が、送信経路に配置される各トランジスタ素子Ｔｒ７、Ｔｒ１０、Ｔｒ８との距離より近くなるように配置されている。
【０２０４】  第２のトランジスタ素子Ｔｒ２は、第１の受信端子Ｒｘ１と送信端子の間に配置され、第２のトランジスタ素子Ｔｒ２に接続される第１のキャパシタＣ１、および第１のグランド端子電極ＧＮＤ１と共に、半導体基板の辺に沿って配置されている。また、第６のトランジスタ素子Ｔｒ６は、第２の受信端子電極Ｒｘ２と送信端子電極Ｔｘの間に配置され、第６のトランジスタ素子Ｔｒ６に接続される第４キャパシタＣ４および第４のグランド端子ＧＮＤ４と共に、半導体基板の辺に沿って配置されている。
【０２０５】  上記のような素子配置とすることで、アイソレーション特性に優れたＴｘダイバーシティ回路を得ることができる。
【０２０６】（３）第３の実施形態
図１７は、別の実施形態を示すブロック図である。
【０２０７】  第１及び第２の分波回路ＤＩＰ１，ＤＩＰ２の各々は、第１の通信システムの周波数帯域を通過帯域とし第２の通信システムの周波数帯域を阻止帯域とするローパスフィルタ部と、第１の通信システムの周波数帯域を阻止帯域とし第２の通信システムの周波数帯域を通過帯域とするハイパスフィルタ部とで構成されているダイプレクサである。第１の分波回路ＤＩＰ１のローパスフィルタ部と第１の通信システム用の第１の受信端子Ｒｘ１−１との間に、ＤＩＰ１から順にバンドパスフィルタ回路ＢＰＦ３−１−１、及び第１の通信システムの受信信号を増幅する低雑音増幅器回路ＬＮＡ１−１が接続されている。バンドパスフィルタ回路ＢＰＦ３−１−１は、第２の通信システムの信号も含めた不要信号が低雑音増幅器回路ＬＮＡ１−１に入力するのを防ぐ。
【０２０８】  また第１の分波回路ＤＩＰ１のハイパスフィルタ部と第２の通信システム用の第１の受信端子Ｒｘ１−２との間に、ＤＩＰ１から順にバンドパスフィルタ回路ＢＰＦ３−１−２、及び第２の通信システムの受信信号を増幅する低雑音増幅器回路ＬＮＡ１−２が接続されている。バンドパスフィルタ回路ＢＰＦ３−１−２は、第１の通信システムの信号も含めた不要信号が低雑音増幅器回路ＬＮＡ１−２に入力するのを防ぐ。
【０２０９】  また第２の分波回路ＤＩＰ２のローパスフィルタ部と第１の通信システム用の第２の受信端子Ｒｘ２−１との間に、ＤＩＰ２から順にバンドパスフィルタ回路ＢＰＦ３−２−１及び低雑音増幅器回路ＬＮＡ２−１が接続されており、第２の分波回路ＤＩＰ２のハイパスフィルタ部と第２の通信システム用の第２の受信端子Ｒｘ２−２との間に、ＤＩＰ２から順にバンドパスフィルタ回路ＢＰＦ３−２−２及び低雑音増幅器回路ＬＮＡ２−２が接続されている。これらの回路の配置及び機能は、第１の分波回路ＤＩＰ１と第１の通信システム用の第１の受信端子Ｒｘ１−１及び第２の通信システム用の第１の受信端子Ｒｘ１−２との間の回路のものと同じであるので、説明を省略する。
【０２１０】  図１７に示す低雑音増幅器回路ＬＮＡ１−１，ＬＮＡ１−２，ＬＮＡ２−１，ＬＮＡ２−２を有することにより高周波回路の高集積化を図ることができる。但し、上記各分波回路と各受信端子との間の構成は、必要な特性に応じて省略するか、若しくはさらにフィルタ回路を追加しても良い。
【０２１１】  分波回路ＤＩＰ３は、第１、第２の分波回路ＤＩＰ１，ＤＩＰ２と同様に、第１の通信システムの周波数帯域を通過帯域とし第２の通信システムの周波数帯域を阻止帯域とするローパスフィルタ部と、第１の通信システムの周波数帯域を阻止帯域とし第２の通信システムの周波数帯域を通過帯域とするハイパスフィルタ部とで構成されているダイプレクサである。
【０２１２】  分波回路ＤＩＰ３のローパスフィルタ部と第１の通信システム用の送信端子Ｔｘ１との間に、ＤＩＰ３から順に送信信号を増幅する高周波増幅回路ＨＰＡ１、及びバンドパスフィルタ回路ＢＰＦ３−５−１が接続されている。バンドパスフィルタ回路ＢＰＦ３−５−１は送信信号以外の不要な帯域のノイズが高周波増幅回路ＨＰＡ１に入力することを防ぐ。分波回路ＤＩＰ３のローパスフィルタ部は、高周波増幅回路ＨＰＡ１で発生する高調波を抑制することもできる。
【０２１３】  分波回路ＤＩＰ３のハイパスフィルタ部と第２の通信システム用の送信端子Ｔｘ２との間に、ＤＩＰ３から順に送信信号を増幅する高周波増幅回路ＨＰＡ２、及びバンドパスフィルタ回路ＢＰＦ３−５−２が接続されている。バンドパスフィルタ回路ＢＰＦ３−５−２は送信信号以外の不要な帯域のノイズが高周波増幅回路ＨＰＡ２に入力することを防ぐ。
【０２１４】  図１７に示す高周波増幅回路ＨＰＡ１，ＨＰＡ２を有することにより高周波回路の高集積化を図ることができる。分波回路ＤＩＰ３と第１の通信システム用の送信端子Ｔｘ１との間の構成、及び分波回路ＤＩＰ３と第２の通信システム用の送信端子Ｔｘ２との間の構成は、必要な特性に応じて省略するか、若しくはさらにフィルタ回路を追加しても良い。
【０２１５】  第１及び第２の分波回路ＤＩＰ１，ＤＩＰ２の代わりに単極双投型のスイッチ回路を設けても良い。
【０２１６】  図１７に示す実施形態では、第１の通信システム用の第１の受信端子Ｒｘ１−１と第１の通信システム用の第２の受信端子Ｒｘ２−１とは別々のアンテナに独立に接続されているため、アンテナの切り換えを行うことなく、第１の通信システムの受信信号を同時に複数の受信端子に出力することができる。同様に、第２の通信システムの受信信号を同時に複数の受信端子に出力することができる。このようなマルチインプット方式の高周波回路を用いることにより、受信感度が向上する。
【０２１７】  この実施形態においても、積層体内部での受信経路に配置されるフィルタ回路は積層方向に見て重ならず、かつ、受信経路同士の間、送信経路と受信経路の間にビアによるシールドを配置する。
【０２１８】（４）第４の実施形態
図１８は、別のＴｘダイバーシティ回路の一例である。図１８の高周波回路は、例えば第１の通信システムが２．５ＧＨｚ帯のＷｉＭＡＸ、第２の通信システムが第１の通信システムより周波数帯域が高周波側である３．５ＧＨｚ帯のＷｉＭＡＸである無線通信装置に用いるフロンドエンドモジュールとして用いることができる。また、例えば２．４ＧＨｚ帯と５ＧＨｚ帯の無線ＬＡＮ、ＷｉＭＡＸと無線ＬＡＮとの組合せ等、別の組合せでもこの実施形態の構成を用いることができる。
【０２１９】  この高周波回路は、第１及び第２のアンテナ端子ＡＮＴ１，ＡＮＴ２と、第１の通信システムの第１の受信端子Ｒｘ１−１と第２の通信システムの第１の受信端子Ｒｘ１−２、第１の通信システムの送信端子Ｔｘ１と第２の通信システムの送信端子Ｔｘ２、第１の通信システムの第２の受信端子Ｒｘ２−１と第２の通信システムの第２の受信端子Ｒｘ２−２、および、スイッチング回路ＤＰ３Ｔ１を有する。スイッチング回路ＤＰ３Ｔ１は前記で説明したスイッチング回路と同じものを用いることができる。
【０２２０】  スイッチング回路ＤＰ３Ｔ１に単極双投の第４のスイッチＳＷ４を配置する。第４のスイッチＳＷ４の単極側端子がスイッチング回路ＤＰ３Ｔ１に接続され、双投側端子がそれぞれ第１の通信システム用の送信端子Ｔｘ１と第２の通信システム用の送信端子Ｔｘ２に接続される。第４のスイッチＳＷ４は送信経路を適宜切り替え、スイッチング回路ＤＰ３Ｔ１とともに切り替わる事で各送信端子からの信号を第１のアンテナ端子ＡＮＴ１、第２のアンテナ端子ＡＮＴ２に送信することができる。このように、第４のスイッチＳＷ４を設ける事で複数の周波数帯の通信システムに対応するＴｘダイバーシティ回路とすることができる。第４のスイッチＳＷ４を用いたので、同じ位置に分波回路を用いた回路よりも、第１と第２の通信システムの周波数帯域が近いものであっても、確実に両方の送信端子からの信号を各アンテナ端子に送信でき、また送信ロスも抑えることが出来る。
【０２２１】  第４のスイッチＳＷ４と各送信端子Ｔｘ１、Ｔｘ２の間には、高周波増幅回路ＨＰＡ１、ＨＰＡ２を配置することが好ましい。高周波増幅回路ＨＰＡ１、ＨＰＡ２は、同一のチップに集積し、高集積化することができる。
【０２２２】  この第４のスイッチＳＷ４は、既知の単極双投のスイッチを用いることができる。高周波増幅回路ＨＰＡ１あるいはＨＰＡ２の制御端子と、この高周波増幅回路ＨＰＡ１、ＨＰＡ２が接続される双投側端子と単極側端子の間のトランジスタ素子の制御端子とが、共通の端子に接続される構造とすることが好ましい。このようにすることで、回路全体の制御端子の数を減少させることが出来る。
【０２２３】  高周波増幅回路ＨＰＡ１、ＨＰＡ２と送信端子Ｔｘ１、Ｔｘ２の間にはバンドパスフィルタ回路ＢＰＦ４−５−１，ＢＰＦ４−５−２をそれぞれ配置することが好ましい。このバンドパスフィルタ回路ＢＰＦ４−５−１、ＢＰＦ４−５−２は、送信信号以外の不要な帯域のノイズが高周波増幅回路ＨＰＡ１、ＨＰＡ２に入力することを防ぐことができる。
【０２２４】  また、第４のスイッチＳＷ４と高周波増幅回路ＨＰＡ１、ＨＰＡ２の間には、ローパスフィルタ回路ＬＰＦ４−１、ＬＰＦ４−２を配置することが好ましい。このローパスフィルタ回路ＬＰＦ４−１、ＬＰＦ４−２は、高周波増幅回路ＨＰＡ１、ＨＰＡ２で発生する高調波を抑制することができる。
【０２２５】  第１の通信システムの第１の受信端子Ｒｘ１−１と第２の通信システムの第１の受信端子Ｒｘ１−２は、第１の分波回路ＤＩＰ１を介してスイッチング回路ＤＰ３Ｔ１の第１の受信端子Ｒｘ１に接続される。
【０２２６】  同様に、第１の通信システムの第２の受信端子Ｒｘ２−１と第２の通信システムの第２の受信端子Ｒｘ２−２は、第２の分波回路ＤＩＰ２を介してスイッチング回路ＤＰ３Ｔ１の第２の受信端子Ｒｘ２に接続される。
【０２２７】  図１８では分波回路ＤＩＰ１、２を用いた例を示すが、上記のように分波回路はスイッチ回路でも良い。
【０２２８】  スイッチ又は分波回路と各受信端子の間には、受信信号を増幅する低雑音増幅器回路ＬＮＡ１−１、１−２、２−１、２−２が接続されていることが好ましい。また、スイッチ回路又は分波回路と各受信端子の間には、低雑音増幅器回路ＬＮＡの前段か後段の少なくとも一方にバンドパスフィルタ回路ＢＰＦ４−３−１、４−３−２、４−４−１、４−４−２が配置されていることが好ましい。これらのバンドパスフィルタ回路は、各通信システムの信号も含めた不要信号が低雑音増幅器回路や各受信端子に入力するのを防ぐ。
【０２２９】  また、受信経路に分波回路を用いた場合は、低雑音増幅器回路の前段にフィルタ回路を配置しなくとも不要信号が低雑音増幅器回路ＬＮＡに入力するのを抑制することができる。そのためフィルタ回路を低雑音増幅器回路ＬＮＡの後段のみに配置する構造を用いることができる。用いるフィルタ回路はバンドパスフィルタ回路が好ましい。
【０２３０】  スイッチＳＷ４は、図１９に示すように、送信経路に配置された高周波増幅回路ＨＰＡ１、ＨＰＡ２の制御端子と、スイッチＳＷ４のゲート電極に繋がる端子を共通化できる。
【０２３１】  この実施形態においても、積層体内部での受信経路に配置されるフィルタ回路は積層方向に見て重ならず、かつ、受信経路同士の間、送信経路と受信経路の間にビアによるシールドを配置する。
【０２３２】（５）第５の実施形態
図２０は、デュアルバンドの高周波回路の別のブロック図である。この高周波回路は、双極４投のスイッチング回路ＤＰ４Ｔを使用している。スイッチング回路ＤＰ４Ｔには二つの送信端子Ｔｘ１、Ｔｘ２が設けられ、一方は第１の通信システム用の送信端子Ｔｘ１に接続され、他方は第２の通信システム用の送信端子Ｔｘ２に接続される。
【０２３３】  分波回路ＤＩＰ１と第１の受信端子Ｒｘ１−１およびＲｘ１−２の間につながれた各回路、分波回路ＤＩＰ２と第１の受信端子Ｒｘ２−１およびＲｘ２−２の間につながれた各回路は、図１７のブロック図の回路と同じであり、その構成および効果の説明を省略するが、この実施形態に限らず、必要により各フィルタ回路を追加、省略しても良いし、異なる種類のフィルタ回路を用いても良い。
【０２３４】  スイッチング回路ＤＰ４Ｔと第１の通信システム用の送信端子Ｔｘ１との間に、スイッチング回路ＤＰ４Ｔから順に、ローバスフィルタ回路ＬＰＦ５−１、送信信号を増幅する高周波増幅回路ＨＰＡ１、及びバンドパスフィルタ回路ＢＰＦ５−５−１が接続されている。
【０２３５】  また、スイッチング回路ＤＰ４Ｔと第２の通信システム用の送信端子Ｔｘ２との間に、スイッチング回路ＤＰ４Ｔから順に、ローバスフィルタ回路ＬＰＦ５−２、送信信号を増幅する高周波増幅回路ＨＰＡ２、及びバンドパスフィルタ回路ＢＰＦ５−５−２が接続されている。
【０２３６】  第５の実施形態の高周波回路は、第３の実施形態の高周波回路よりも分波回路が少なくてもよいため、積層体内の回路素子の設計自由度が高く、かつ、送信経路と受信経路を積層体内で離れるように設計ができ、特に送信経路でのアイソレーション確保に効果がある。
【０２３７】  図２１は、上記スイッチング回路ＤＰ４Ｔ１を４つのスイッチで構成した一例を示す。スイッチング回路ＤＰ４Ｔ１は、第１のアンテナ端子ＡＮＴ１に単極３投のスイッチＳＷ１ｓの単極側端子が接続され、この第１の単極３投高周波スイッチＳＷ１ｓは３投側端子の１つが第１の受信端子Ｒｘ１に接続され、第２のアンテナ端子ＡＮＴ２に単極３投のスイッチＳＷ２ｓの単極側端子が接続され、この第２の単極３投のスイッチＳＷ２ｓは３投側端子の１つが第２の受信端子Ｒｘ２に接続されている。
【０２３８】  また、単極双投の高周波スイッチＳＷ３ｓは、第１と第２の単極３投の高周波スイッチＳＷ１ｓ、ＳＷ２ｓの３投側端子のそれぞれ１つに双投側端子が繋がるように接続されている。同様に、単極双投の高周波スイッチＳＷ４ｓが、第１と第２の単極３投のスイッチＳＷ１ｓ、ＳＷ２ｓの３投側端子の残りのそれぞれ１つに双投側端子が繋がるように接続されている。
【０２３９】  各スイッチＳＷ１ｓ、ＳＷ２ｓ、ＳＷ３ｓ、ＳＷ４ｓの切り替えによって、第１および第２の受信端子はそれぞれ同時に第１および第２のアンテナ端子ＡＮＴ１、ＡＮＴ２に接続可能に構成される。また、送信端子Ｔｘ１およびＴｘ２のどちらか一方は前記第１および第２のアンテナ端子ＡＮＴ１、ＡＮＴ２を選択して接続可能に構成されている。
【０２４０】  図２２は、図２１の高周波回路に用いることが可能なスイッチング回路の等価回路の一形態を示す図である。
この実施形態のスイッチング回路は第１〜第１６のＦＥＴ素子を用いたものであるが、必要となるアイソレーション特性やリターンロス特性によりＦＥＴ素子を適宜省略または新たに付加することも可能である。
【０２４１】  第１のＦＥＴ素子Ｔｒ１は、ドレイン電極かソース電極のどちらか一方が第１のアンテナ端子ＡＮＴ１に、他方が第１の受信端子Ｒｘ１に接続される。また、第１のＦＥＴ素子Ｔｒ１のゲート電極は制御端子Ｖｒ１の電源ラインが接続される。非接続状態とすることで送信経路から信号が漏洩することを抑制できる。
【０２４２】  第３のＦＥＴ素子Ｔｒ３と第４のＦＥＴ素子Ｔｒ４は、第１のアンテナ端子ＡＮＴ１から第１の送信端子Ｔｘ１に繋がる信号経路に配置される。第３のＦＥＴ素子Ｔｒ３はドレイン電極かソース電極のどちらか一方が第１のアンテナ端子ＡＮＴ１に接続され、他方が第４のＦＥＴ素子Ｔｒ４に接続される。第４のＦＥＴ素子Ｔｒ４はドレイン電極かソース電極のどちらか一方が第３のＦＥＴ素子Ｔｒ３に接続され、他方が第１の送信端子Ｔｘ１に接続される。第３のＦＥＴ素子Ｔｒ３のゲート電極は制御端子Ｖｔ１の電源ラインに、第４のＦＥＴ素子Ｔｒ４のゲート電極は制御端子Ｖａ１の電源ラインに接続される。
【０２４３】  第１３のＦＥＴ素子Ｔｒ１３と第１１のＦＥＴ素子Ｔｒ１１が、第２のアンテナ端子ＡＮＴ２から第１の送信端子Ｔｘ１に繋がる信号経路に配置される。第１３のＦＥＴ素子Ｔｒ１３はドレイン電極とソース電極のどちらか一方が第２のアンテナ端子ＡＮＴ２に接続され、他方が第１１のＦＥＴ素子Ｔｒ１１に接続される。第１１のＦＥＴ素子Ｔｒ１１はドレイン電極とソース電極のどちらか一方が第１３のＦＥＴ素子Ｔｒ１３に接続され、他方が第１の送信端子Ｔｘ１に接続される。第１３のＦＥＴ素子Ｔｒ１３のゲート電極は制御端子Ｖｔ２の電源ラインに、第１１のＦＥＴ素子Ｔｒ１１のゲート電極は制御端子Ｖｂ１の電源ラインに接続される。
【０２４４】  第３と第４のＦＥＴ素子、第１１と第１５のＦＥＴ素子はどちらかのみでも良いが、それぞれ配置することで漏洩信号が抑制でき好ましい。
【０２４５】  第９のＦＥＴ素子Ｔｒ９はドレイン電極とソース電極のどちらか一方が第３のＦＥＴ素子Ｔｒ３と第４のＦＥＴ素子Ｔｒ４の間にあるノードに接続され、他方が接地される。第９のＦＥＴ素子Ｔｒ９と接地点との間の信号経路にはキャパシタを配置しても良い。また、第９のＦＥＴ素子Ｔｒ９のゲート電極は、制御端子Ｖｂ１の電源ラインが第１１のＦＥＴ素子Ｔｒ１１と共有された状態で接続される。
【０２４６】  第１５のＦＥＴ素子Ｔｒ１５はドレイン電極とソース電極のどちらか一方が第１３のＦＥＴ素子Ｔｒ１３と第１１のＦＥＴ素子Ｔｒ１１の間にあるノードに接続され、他方が接地される。第１５のＦＥＴ素子Ｔｒ１５と接地点との間の信号経路にはキャパシタを配置しても良い。また、第１５のＦＥＴ素子Ｔｒ１５のゲート電極は、制御端子Ｖａ１の電源ラインが第４のＦＥＴ素子Ｔｒ４と共有された状態で接続される。
【０２４７】  この第９のＦＥＴ素子Ｔｒ９によりシャント回路を形成することで、送信端子Ｔｘ１が一方のアンテナ端子に接続された際、他方への信号の漏洩を抑制できる。
【０２４８】  第５のＦＥＴ素子Ｔｒ５はドレイン電極とソース電極のどちらか一方が第２のアンテナ端子ＡＮＴ２に繋がれ、他方が第２の受信端子Ｒｘ２に繋がれる。また、第５のＦＥＴ素子Ｔｒ５のゲート電極は制御端子Ｖｒ２の電源ラインが接続される。非接続状態とすることで送信経路から信号が漏洩することを抑制できる。
【０２４９】  第７のＦＥＴ素子Ｔｒ７と第８のＦＥＴ素子Ｔｒ８が、第２のアンテナ端子ＡＮＴ２から第２の送信端子Ｔｘ２に繋がる信号経路に配置される。第７のＦＥＴ素子Ｔｒ７はドレイン電極とソース電極のどちらか一方が第２のアンテナ端子ＡＮＴ２と第１３のＦＥＴ素子Ｔｒ１３間のノードに接続され、他方が第８のＦＥＴ素子Ｔｒ８に接続される。第８のＦＥＴ素子Ｔｒ８はドレイン電極とソース電極のどちらか一方が第７のＦＥＴ素子Ｔｒ７に接続され、他方が第２の送信端子Ｔｘに接続される。第７のＦＥＴ素子Ｔｒ７のゲート電極は制御端子Ｖｔ２の電源ラインに第６、第１３のＦＥＴ素子Ｔｒ６、Ｔｒ１３と共有された状態で接続される。第８のＦＥＴ素子Ｔｒ８のゲート電極は制御端子Ｖａ２の電源ラインに接続される。
【０２５０】  第１４のＦＥＴ素子Ｔｒ１４と第１２のＦＥＴ素子Ｔｒ１２が、第１のアンテナ端子ＡＮＴ１から第２の送信端子Ｔｘ２に繋がる信号経路に配置される。第１４のＦＥＴ素子Ｔｒ１４はドレイン電極とソース電極のどちらか一方が第１のアンテナ端子ＡＮＴ１と第３のＦＥＴ素子Ｔｒ３の間のノードに接続され、他方が第１２のＦＥＴ素子Ｔｒ１２に接続される。第１２のＦＥＴ素子Ｔｒ１２はドレイン電極とソース電極のどちらか一方が第１４のＦＥＴ素子Ｔｒ１４に接続され、他方が第２の送信端子Ｔｘ２に接続される。第１４のＦＥＴ素子Ｔｒ１４のゲート電極は制御端子Ｖｔ１の電源ラインに、第１２のＦＥＴ素子Ｔｒ１２のゲート電極は制御端子Ｖｂ２の電源ラインに接続される。
【０２５１】  第１６のＦＥＴ素子Ｔｒ１６は、ドレイン電極とソース電極のどちらか一方が第１４のＦＥＴと第１２のＦＥＴ素子Ｔｒ１２の間にあるノードに接続され、他方が接地される。第１６のＦＥＴ素子Ｔｒ１６と接地点との間の信号経路にはキャパシタを配置しても良い。また、第１６のＦＥＴ素子Ｔｒ１６のゲート電極は、制御端子Ｖａ２の電源ラインに第８のＦＥＴ素子Ｔｒ８と共有された状態で接続される。
【０２５２】  第１０のＦＥＴ素子Ｔｒ１０は、ドレイン電極とソース電極のどちらか一方が第７のＦＥＴ素子Ｔｒ７と第８のＦＥＴ素子Ｔｒ８の間にあるノードに接続され、他方が接地される。第１０のＦＥＴ素子Ｔｒ１０と接地点との間の信号経路にはキャパシタを配置しても良い。また、第１０のＦＥＴ素子Ｔｒ１０のゲート電極は、制御端子Ｖｂ２の電源ラインに第１２のＦＥＴ素子Ｔｒ１２と共有された状態で接続される。
【０２５３】  また、第２のＦＥＴ素子Ｔｒ２はドレイン電極とソース電極のどちらか一方が第１のＦＥＴ素子Ｔｒ１と第１の受信端子Ｒｘ１の間にあるノードに接続され、他方が接地される。第２のＦＥＴ素子Ｔｒ２のゲート電極は、制御端子Ｖｔ１の電源ラインに第３及び第１４のＦＥＴ素子Ｔｒ１４と共有された状態で接続された構成とすることができる。第２のＦＥＴ素子Ｔｒ２と接地の間には、キャパシタを配置しても良い。
【０２５４】  同様に、第６のＦＥＴ素子Ｔｒ６はドレイン電極とソース電極のどちらか一方が第５のＦＥＴ素子Ｔｒ５と第２の受信端子Ｒｘ２の間にあるノードに接続され、他方が接地される。第６のＦＥＴ素子Ｔｒ６のゲート電極は、制御端子Ｖｔ２の電源ラインに第７及び第１３のＦＥＴ素子Ｔｒ１３と共有された状態で接続された構成とすることができる。第６のＦＥＴ素子Ｔｒ６と接地の間には、キャパシタを配置しても良い。
【０２５５】  第２、第３及び第１４のＦＥＴ素子Ｔｒ２，Ｔｒ３，Ｔｒ１４、並びに、第６、第７及び第１３のＦＥＴ素子Ｔｒ６，Ｔｒ７，Ｔｒ１３は電源ラインが共有化されているため、その接続／非接続が同じになるように制御することができる。このため、例えば第１又は第２の送信端子Ｔｘ１，Ｔｘ２から第１のアンテナ端子ＡＮＴ１間の経路に信号を流す場合、つまり第３又は第１４のＦＥＴ素子Ｔｒ１４が接続された状態となる場合には、第２のＦＥＴ素子Ｔｒ２が接続された状態となるため、第２の受信端子Ｒｘ２と第５のＦＥＴ素子Ｔｒ５の間でシャント回路が形成される。これにより第１のトランジスタ素子Ｔｒ１を介して第２のアンテナ端子へ漏洩する漏洩信号を抑制でき、送信経路と受信経路のアイソレーションを高めることができる。
【０２５６】  また、第１又は第２の送信端子Ｔｘ１，Ｔｘ２から第１のアンテナ端子ＡＮＴ１間の経路に信号を流す場合、第６のＦＥＴ素子Ｔｒ６をＯＮ状態にするので、第２の受信端子Ｒｘ２と第５のＦＥＴ素子Ｔｒ５の間にシャント回路が形成され、第２の受信端子Ｒｘ２側に信号が漏洩することを抑制でき、送信経路と受信経路のアイソレーションを高めることができる。
【０２５７】  また、電源端子を共有させることで、電源端子数や電源ラインを少なくでき、回路部品の構造簡略化や小型化が行いやすい。
なお、第１の受信端子Ｒｘ１と第１のアンテナ端子ＡＮＴ１を接続する際に、第２の受信端子Ｒｘ２と第２のアンテナ端子ＡＮＴ２を接続するようなスイッチングを行なう場合には、制御端子Ｖｒ１及びＶｒ２も共通化することができる。
【０２５８】  なお、第３、第７、第１３、第１４のＦＥＴ素子Ｔｒ３、Ｔｒ７、Ｔｒ１３，Ｔｒ１４が無い構成でも実施形態の高周波回路部品に用いるスイッチング回路として使用できるが、これらのＦＥＴ素子が有る構成のスイッチング回路にすれば、送信経路と受信経路のアイソレーションを確保しやすい。
【０２５９】  また、第９、第１０、第１５、第１６のＦＥＴ素子Ｔｒ９、Ｔｒ１０、Ｔｒ１５、Ｔｒ１６が構成素子の一部となる各シャント回路が無い構成でも実施形態の高周波回路部品に用いるスイッチング回路として使用できるが、これらのシャント回路が有る構成のスイッチング回路にすれば、送信経路と受信経路のアイソレーションを確保しやすい。
【０２６０】  図２２のスイッチング回路において、第２及び第６のＦＥＴ素子Ｔｒ２、Ｔｒ６を用いる場合、第２及び第６のＦＥＴ素子Ｔｒ２、Ｔｒ６の少なくとも一つは第４、第８、第１１、及び第１２のＦＥＴ素子Ｔｒ４、Ｔｒ８、Ｔｒ１１、Ｔｒ１２よりも耐圧が低いものであることが好ましい。第２及び第６のＦＥＴ素子Ｔｒ２、Ｔｒ６の両方を第４、第８、第１１、及び第１２のＦＥＴ素子Ｔｒ４、Ｔｒ８、Ｔｒ１１、Ｔｒ１２よりも耐圧が低いものであることがなお好ましい。
【０２６１】  また、第３、第７、第１３、及び第１４のＦＥＴ素子Ｔｒ３，Ｔｒ７，Ｔｒ１３，Ｔｒ１４の少なくとも一つは、第４、第８、第１１、及び第１２のＦＥＴ素子Ｔｒ４、Ｔｒ８、Ｔｒ１１、Ｔｒ１２よりも耐圧が低いものであることが好ましい。第３、第７、第１３、及び第１４のＦＥＴ素子Ｔｒ３，Ｔｒ７，Ｔｒ１３，Ｔｒ１４の全てを第４、第８、第１１、及び第１２のＦＥＴ素子Ｔｒ４、Ｔｒ８、Ｔｒ１１、Ｔｒ１２よりも耐圧が低いものであることがなお好ましい。
【０２６２】  例えば、各アンテナ端子と送信端子、各受信端子の間を接続するためには、各制御端子の電圧を次の表のように制御すればよい。Ｍｏｄｅ  Ｔｘ１−１は、第１の送信端子Ｔｘ１と第１のアンテナ端子ＡＮＴ１を接続する状態を示す。Ｍｏｄｅ  Ｔｘ１−２は、第１の送信端子Ｔｘ１と第２のアンテナ端子ＡＮＴ２を接続する状態を示す。Ｍｏｄｅ  Ｔｘ２−１は、第２の送信端子Ｔｘ２と第１のアンテナ端子ＡＮＴ１を接続する状態を示す。Ｍｏｄｅ  Ｔｘ２−２は、第２の送信端子Ｔｘ２と第２のアンテナ端子ＡＮＴ２を接続する状態を示す。Ｍｏｄｅ  Ｒｘは、第１のアンテナ端子と第１の受信端子を接続し、かつ、第２のアンテナ端子と第２の受信端子を接続する状態を示す。
【０２６３】
【表３】
0005630441.tif 000004
【０２６４】
図２３は、図２０の高周波回路に用いた双極４投スイッチング回路ＤＰ４Ｔの別の回路構成である。双極４投スイッチ回路ＤＰ４Ｔ２は、第１のアンテナ端子に単極双投のスイッチＳＷ１ｔの単極側端子が接続され、この単極双投のスイッチＳＷ１ｔは双投側端子の一方が第１の受信端子Ｒｘ１に接続され、第２のアンテナ端子に別の単極双投のスイッチＳＷ２ｔの単極側端子が接続され、この単極双投スイッチＳＷ２ｔは双投側端子の一方が第２の受信端子Ｒｘ２に接続されている。また、双極双投スイッチＳＷ３ｔの一方の双極側端子が、上記２つの単極双投スイッチＳＷ１ｔ、ＳＷ２ｔの双投側端子のそれぞれ他方に繋がるように接続されている。
【０２６５】  各スイッチＳＷ１ｔ、ＳＷ２ｔ、ＳＷ３ｔの切り替えによって、第１および第２の受信端子はそれぞれ同時に第１および第２のアンテナ端子ＡＮＴ１、ＡＮＴ２に接続可能に構成され、送信端子Ｔｘ１およびＴｘ２は前記第１および第２のアンテナ端子ＡＮＴ１、ＡＮＴ２を選択して接続可能に構成されている。
【０２６６】  図２４は、図２３の高周波回路に用いることが可能なスイッチング回路の等価回路の一形態を示す図である。
【０２６７】  このスイッチング回路は第１〜第１２のＦＥＴ素子を用いたものである。
【０２６８】  第１のＦＥＴ素子Ｔｒ１は、ドレイン電極かソース電極のどちらか一方が第１のアンテナ端子ＡＮＴ１に、他方が第１の受信端子Ｒｘ１に接続される。また、第１のＦＥＴ素子Ｔｒ１のゲート電極は制御端子Ｖｒ１の電源ラインが接続される。
【０２６９】  第３のＦＥＴ素子Ｔｒ３と第４のＦＥＴ素子Ｔｒ４は、第１のアンテナ端子ＡＮＴ１から第１の送信端子Ｔｘ１に繋がる信号経路に配置される。第３のＦＥＴ素子Ｔｒ３はドレイン電極かソース電極のどちらか一方が第１のアンテナ端子ＡＮＴ１に接続され、他方が第４のＦＥＴ素子Ｔｒ４に接続される。第４のＦＥＴ素子Ｔｒ４はドレイン電極かソース電極のどちらか一方が第３のＦＥＴ素子Ｔｒ３に接続され、他方が第１の送信端子Ｔｘ１に接続される。第３のＦＥＴ素子Ｔｒ３のゲート電極は制御端子Ｖｔ１の電源ラインに、第４のＦＥＴ素子Ｔｒ４のゲート電極は制御端子Ｖａ１の電源ラインに接続される。
【０２７０】  第１１のＦＥＴ素子Ｔｒ１１はドレイン電極かソース電極のどちらか一方が第１の送信端子Ｔｘ１に接続され、他方が後述する第７と第８のＦＥＴ素子Ｔｒ８の間にあるノードに接続される。また、第１１のＦＥＴ素子Ｔｒ１１のゲート電極は制御端子Ｖｂ１の電源ラインが接続される。
第９のＦＥＴ素子Ｔｒ９はドレイン電極とソース電極のどちらか一方が第３のＦＥＴ素子Ｔｒ３と第４のＦＥＴ素子Ｔｒ４の間にあるノードに接続され、他方が接地される。第９のＦＥＴ素子Ｔｒ９と接地点との間にはキャパシタを配置しても良い。また、第９のＦＥＴ素子Ｔｒ９のゲート電極は、制御端子Ｖｓ１の電源ラインに接続される。
【０２７１】  第５のＦＥＴ素子Ｔｒ５はドレイン電極とソース電極のどちらか一方が第２のアンテナ端子ＡＮＴ２に繋がれ、他方が第２の受信端子Ｒｘ２に繋がれる。また、第５のＦＥＴ素子Ｔｒ５のゲート電極は制御端子Ｖｒ２の電源ラインが接続される。
【０２７２】  第７のＦＥＴ素子Ｔｒ７と第８のＦＥＴ素子Ｔｒ８が、第２のアンテナ端子ＡＮＴ２から第２の送信端子Ｔｘ２に繋がる信号経路に配置される。第７のＦＥＴ素子Ｔｒ７はドレイン電極とソース電極のどちらか一方が第２のアンテナ端子ＡＮＴ２に接続され、他方が第８のＦＥＴ素子Ｔｒ８に接続される。第８のＦＥＴ素子Ｔｒ８はドレイン電極とソース電極のどちらか一方が第７のＦＥＴ素子Ｔｒ７に接続され、他方が第２の送信端子Ｔｘ２に接続される。第７のＦＥＴ素子Ｔｒ７のゲート電極は制御端子Ｖｔ２の電源ラインに、第８のＦＥＴ素子Ｔｒ８のゲート電極は制御端子Ｖａ２の電源ラインに接続される。
【０２７３】  第１２のＦＥＴ素子Ｔｒ１２はドレイン電極かソース電極のどちらか一方が第２の送信端子Ｔｘ２に接続され、他方が第４のＦＥＴ素子Ｔｒ４と第９のＦＥＴ素子Ｔｒ９が接続される前記ノードとの間にあるノードに接続される。また、第１２のＦＥＴ素子Ｔｒ１２のゲート電極は制御端子Ｖｂ２の電源ラインに接続される。
【０２７４】  第１０のＦＥＴ素子Ｔｒ１０は、ドレイン電極とソース電極のどちらか一方が第７のＦＥＴと前記の第１１のＦＥＴ素子Ｔｒ１１が接続されたノードとの間にあるノードに接続され、他方が接地される。第１０のＦＥＴ素子Ｔｒ１０と接地点との間にはキャパシタを配置しても良い。また、第１０のＦＥＴ素子Ｔｒ１０のゲート電極は制御端子Ｖｓ２の電源ラインに接続される。
【０２７５】  また、第２のＦＥＴ素子Ｔｒ２はドレイン電極とソース電極のどちらか一方が第１のＦＥＴ素子Ｔｒ１と第１の受信端子Ｒｘ１の間にあるノードに接続され、他方が接地される。第２のＦＥＴ素子Ｔｒ２のゲート電極は、制御端子Ｖｔ１の電源ラインに第３のＦＥＴ素子Ｔｒ３と共有された状態で接続された構成とすることができる。第２のＦＥＴ素子Ｔｒ２と接地の間には、キャパシタを配置しても良い。
【０２７６】  同様に、第６のＦＥＴ素子Ｔｒ６はドレイン電極とソース電極のどちらか一方が第５のＦＥＴ素子Ｔｒ５と第２の受信端子Ｒｘ２の間にあるノードに接続され、他方が接地される。第６のＦＥＴ素子Ｔｒ６のゲート電極は、制御端子Ｖｔ２の電源ラインが第７のＦＥＴ素子Ｔｒ７と共有された状態で接続された構成とすることができる。第６のＦＥＴ素子Ｔｒ６と接地の間には、キャパシタを配置しても良い。
【０２７７】  第２と第３のＦＥＴ素子Ｔｒ２、Ｔｒ３、第６と第７のＦＥＴ素子Ｔｒ６、Ｔｒ７は電源ラインが共有化されているため、その接続／非接続が同じになるように制御することができる。このため、例えば第１又は第２の送信端子Ｔｘ１，Ｔｘ２から第１のアンテナ端子ＡＮＴ１間の経路に信号を流す場合、つまり第３のＦＥＴ素子Ｔｒ３が接続された状態となる場合には、第２のＦＥＴ素子Ｔｒ２が接続された状態となるため、第１の受信端子Ｒｘ１と第１のＦＥＴ素子Ｔｒ１の間でシャント回路が形成される。これにより第１のＦＥＴ素子Ｔｒ１を介して第１の受信端子Ｒｘ１へ漏洩する漏洩信号を抑制でき、送信経路と受信経路のアイソレーションを高めることができる。
【０２７８】  また、第１又は第２の送信端子Ｔｘ１，Ｔｘ２から第２のアンテナ端子ＡＮＴ２間の経路に信号を流す場合、第６のＦＥＴ素子Ｔｒ６をＯＮ状態にするので、第２の受信端子Ｒｘ２と第５のＦＥＴ素子Ｔｒ５の間にシャント回路が形成され、第２の受信端子Ｒｘ２側に信号が漏洩することを抑制でき、送信経路と受信経路のアイソレーションを高めることができる。
【０２７９】  なお、第１の受信端子Ｒｘ１と第１のアンテナ端子ＡＮＴ１を接続する際に、第２の受信端子Ｒｘ２と第２のアンテナ端子ＡＮＴ２を接続するようなスイッチングを行なう場合には、制御端子Ｖｒ１及びＶｒ２も共通化することができる。
【０２８０】  なお、第３及び第７のＦＥＴ素子Ｔｒ３、Ｔｒ７が無い構成でも実施形態の高周波回路部品に用いるスイッチング回路として使用できるが、第３のＦＥＴ素子Ｔｒ３と第７のＦＥＴ素子Ｔｒ７が有る構成のスイッチング回路にすれば、送信経路と受信経路のアイソレーションを確保しやすい。
【０２８１】  また、第９及び第１０のＦＥＴ素子Ｔｒ９，１０が構成素子の一部となる各シャント回路が無い構成でも実施形態の高周波回路部品に用いるスイッチング回路として使用できるが、第９のＦＥＴ素子Ｔｒ９と第１０のＦＥＴ素子Ｔｒ１０が有る構成のスイッチング回路にすれば、送信経路と受信経路のアイソレーションを確保しやすい。
【０２８２】  図２４のスイッチング回路においても、第２及び第６のＦＥＴ素子Ｔｒ２、Ｔｒ６の少なくともどちらか一方は第４、第８、第１１、及び第１２のＦＥＴ素子Ｔｒ４，Ｔｒ８，Ｔｒ１１，Ｔｒ１２よりも耐圧が低いものであることが好ましい。第２及び第６のＦＥＴ素子Ｔｒ２，Ｔｒ６の両方を第４、第８、第１１、及び第１２のＦＥＴ素子Ｔｒ４，Ｔｒ８，Ｔｒ１１，Ｔｒ１２よりも耐圧が低いものであることがなお好ましい。
【０２８３】  また、第３及び第７のＦＥＴ素子Ｔｒ３、Ｔｒ７の少なくともどちらか一方は、第４、第８、第１１、及び第１２のＦＥＴ素子Ｔｒ４，Ｔｒ８，Ｔｒ１１，Ｔｒ１２よりも耐圧が低いものであることが好ましい。第３及び第７のＦＥＴ素子Ｔｒ３、Ｔｒ７の両方を第４、第８、第１１、及び第１２のＦＥＴ素子Ｔｒ４，Ｔｒ８，Ｔｒ１１，Ｔｒ１２よりも耐圧が低いものであることがなお好ましい。
【０２８４】  例えば、各アンテナ端子と送信端子、各受信端子の間を接続するためには、各制御端子の電圧を次の表のように制御すればよい。各Ｍｏｄｅの説明は表４でした説明と同じである。
【０２８５】
【表４】
0005630441.tif 000005
【符号の説明】
【０２８６】
ＡＮＴ：アンテナ端子
ＳＷ：スイッチ
ＤＰ３Ｔ、ＤＰ４Ｔ：スイッチング回路
ＢＰＦ：バンドパスフィルタ回路
ＬＰＦ：ローパスフィルタ回路
ＨＰＡ：高周波増幅回路
ＬＮＡ：低雑音増幅器回路
ＤＩＰ：分波回路
ＢＡＬ：バラン（平衡不平衡変換回路）
Ｒｘ１：第１の受信端子
Ｒｘ２：第２の受信端子
Ｔｘ：送信端子
Ｖａ，Ｖｂ，Ｖｔ，Ｖｒ，Ｖｓ：制御端子
ＦＩＬ１〜６：フィルタ回路が形成される積層体内の領域
ＢＡＬ１〜３：平衡−不平衡変換回路が形成される積層体内の領域
【図１】
0005630441.tif 000006
【図２】
0005630441.tif 000007
【図３】
0005630441.tif 000008
【図４】
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【図５】
0005630441.tif 000010
【図６】
0005630441.tif 000011
【図７Ａ】
0005630441.tif 000012
【図７Ｂ】
0005630441.tif 000013
【図８Ａ】
0005630441.tif 000014
【図８Ｂ】
0005630441.tif 000015
【図９】
0005630441.tif 000016
【図１０】
0005630441.tif 000017
【図１１】
0005630441.tif 000018
【図１２】
0005630441.tif 000019
【図１３Ａ】
0005630441.tif 000020
【図１３Ｂ】
0005630441.tif 000021
【図１４】
0005630441.tif 000022
【図１５】
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【図１６】
0005630441.tif 000024
【図１７】
0005630441.tif 000025
【図１８】
0005630441.tif 000026
【図１９】
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【図２０】
0005630441.tif 000028
【図２１】
0005630441.tif 000029
【図２２】
0005630441.tif 000030
【図２３】
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【図２４】
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