(57)【特許請求の範囲】
【請求項１】
ＭＯＳＦＥＴもしくはＩＧＢＴのＭＯＳトランジスタで構成された主電流を流す主半導体素子部と、ＭＯＳＦＥＴもしくはＩＧＢＴのＭＯＳトランジスタで構成された前記主電流を検出するためのセンス電流を流すセンス半導体素子部を同一半導体基板に設け、
前記主半導体素子部および前記センス半導体素子部のうち、少なくとも一方の半導体素子部が電流容量の異なる複数の半導体素子部から構成され、
前記主半導体素子部と前記センス半導体素子部の組み合わせを選択することにより使用する主電流の範囲で前記主電流と前記センス電流の比であるセンス比を一定にするため、前記センス比の設計値を主ＭＯＳトランジスタのソース層またはエミッタ層の総面積と前記センスＭＯＳトランジスタのソース層またはエミッタ層の総面積の比で決定した、１個の前記の主ＭＯＳトランジスタと電流容量の異なる２個の前記のセンスＭＯＳトランジスタを有する半導体装置において、
両ＭＯＳトランジスタに共通のゲート電極パッドと、当該電極パッドに接続する１個の端子と、
両ＭＯＳトランジスタに共通のドレイン電極もしくはコレクタ電極と、当該電極に接続する１個の端子と、
１個の前記の主ＭＯＳトランジスタのソース電極もしくはエミッタ電極と、当該電極に接続する１個の端子と、
２個の前記のセンスＭＯＳトランジスタのそれぞれのソース電極もしくはエミッタ電極と、それぞれの当該電極にそれぞれ接続する２個の端子と、
を備えたことを特徴とする半導体装置。
【請求項２】
ＭＯＳＦＥＴもしくはＩＧＢＴのＭＯＳトランジスタで構成された主電流を流す主半導体素子部と、ＭＯＳＦＥＴもしくはＩＧＢＴのＭＯＳトランジスタで構成された前記主電流を検出するためのセンス電流を流すセンス半導体素子部を同一半導体基板に設け、
前記主半導体素子部および前記センス半導体素子部のうち、少なくとも一方の半導体素子部が電流容量の異なる複数の半導体素子部から構成され、
前記主半導体素子部と前記センス半導体素子部の組み合わせを選択することにより使用する主電流の範囲で前記主電流と前記センス電流の比であるセンス比を一定にするため、前記センス比の設計値を主ＭＯＳトランジスタのソース層またはエミッタ層の総面積と前記センスＭＯＳトランジスタのソース層またはエミッタ層の総面積の比で決定した、１個の前記の主ＭＯＳトランジスタと電流容量の異なる２個の前記のセンスＭＯＳトランジスタを有する半導体装置であって、
主ＭＯＳトランジスタのゲート電極パッドと、当該電極パッドに接続する１個の端子と、
２個の前記センスＭＯＳトランジスタのそれぞれのゲート電極パッドと、それぞれの当該電極パッドにそれぞれ接続する２個の端子と、
両ＭＯＳトランジスタに共通のドレイン電極もしくはコレクタ電極と、当該電極に接続する１個の端子と、
１個の前記の主ＭＯＳトランジスタのソース電極もしくはエミッタ電極と、当該電極に接続する１個の端子と、
２個の前記のセンスＭＯＳトランジスタに共通のソース電極もしくはエミッタ電極と、当該電極に接続する１個の端子と、
を備えたことを特徴とする半導体装置。
【請求項３】
ＭＯＳＦＥＴもしくはＩＧＢＴのＭＯＳトランジスタで構成された主電流を流す主半導体素子部と、ＭＯＳＦＥＴもしくはＩＧＢＴのＭＯＳトランジスタで構成された前記主電流を検出するためのセンス電流を流すセンス半導体素子部を同一半導体基板に設け、
前記主半導体素子部および前記センス半導体素子部のうち、少なくとも一方の半導体素子部が電流容量の異なる複数の半導体素子部から構成され、
前記主半導体素子部と前記センス半導体素子部の組み合わせを選択することにより使用する主電流の範囲で前記主電流と前記センス電流の比であるセンス比を一定にするため、前記センス比の設計値を主ＭＯＳトランジスタのソース層またはエミッタ層の総面積と前記センスＭＯＳトランジスタのソース層またはエミッタ層の総面積の比で決定した、電流容量の異なる２個の前記の主ＭＯＳトランジスタと１個の前記のセンスＭＯＳトランジスタを有する半導体装置であって、
両ＭＯＳトランジスタに共通のゲート電極パッドと、当該電極パッドに接続する１個の端子と、
両ＭＯＳトランジスタに共通のドレイン電極もしくはコレクタ電極と、当該電極に接続する１個の端子と、
２個の前記の主ＭＯＳトランジスタのそれぞれのソース電極もしくはエミッタ電極と、それぞれの当該電極にそれぞれ接続する２個の端子と、
1個の前記のセンスＭＯＳトランジスタのソース電極もしくはエミッタ電極と、当該電極に接続する１個の端子と、
を備えたことを特徴とする半導体装置。
【請求項４】
ＭＯＳＦＥＴもしくはＩＧＢＴのＭＯＳトランジスタで構成された主電流を流す主半導体素子部と、ＭＯＳＦＥＴもしくはＩＧＢＴのＭＯＳトランジスタで構成された前記主電流を検出するためのセンス電流を流すセンス半導体素子部を同一半導体基板に設け、
前記主半導体素子部および前記センス半導体素子部のうち、少なくとも一方の半導体素子部が電流容量の異なる複数の半導体素子部から構成され、
前記主半導体素子部と前記センス半導体素子部の組み合わせを選択することにより使用する主電流の範囲で前記主電流と前記センス電流の比であるセンス比を一定にするため、前記センス比の設計値を主ＭＯＳトランジスタのソース層またはエミッタ層の総面積と前記センスＭＯＳトランジスタのソース層またはエミッタ層の総面積の比で決定した、電流容量の異なる２個の前記の主ＭＯＳトランジスタと１個の前記のセンスＭＯＳトランジスタを有する半導体装置であって、
２個の前記の主ＭＯＳトランジスタのそれぞれのゲート電極パッドと、それぞれの当該電極パッドにそれぞれ接続する２個の端子と、
１個のセンスＭＯＳトランジスタのゲート電極パッドと、当該電極に接続する１個の端子と、
両ＭＯＳトランジスタに共通のドレイン電極もしくはコレクタ電極と、当該電極に接続する１個の端子と、
２個の前記の主ＭＯＳトランジスタに共通のソース電極もしくはエミッタ電極と、当該電極に接続する１個の端子と、
1個の前記のセンスＭＯＳトランジスタのソース電極もしくはエミッタ電極と、当該電極に接続する１個の端子と、
を備えたことを特徴とする半導体装置。
【請求項５】
ＭＯＳＦＥＴもしくはＩＧＢＴのＭＯＳトランジスタで構成された主電流を流す主半導体素子部と、ＭＯＳＦＥＴもしくはＩＧＢＴのＭＯＳトランジスタで構成された前記主電流を検出するためのセンス電流を流すセンス半導体素子部を同一半導体基板に設け、
前記主半導体素子部および前記センス半導体素子部のうち、少なくとも一方の半導体素子部が電流容量の異なる複数の半導体素子部から構成され、
前記主半導体素子部と前記センス半導体素子部の組み合わせを選択することにより使用する主電流の範囲で前記主電流と前記センス電流の比であるセンス比を一定にするため、前記センス比の設計値を主ＭＯＳトランジスタのソース層またはエミッタ層の総面積と前記センスＭＯＳトランジスタのソース層またはエミッタ層の総面積の比で決定した、電流容量の異なる２個の前記の主ＭＯＳトランジスタと電流容量の異なる２個の前記のセンスＭＯＳトランジスタを有する半導体装置であって、
両ＭＯＳトランジスタに共通のゲート電極パッドと、当該電極パッドに接続する１個の端子と、
両ＭＯＳトランジスタに共通のドレイン電極もしくはコレクタ電極と、当該電極に接続する１個の端子と、
２個の前記の主ＭＯＳトランジスタのそれぞれのソース電極もしくはエミッタ電極と、それぞれの当該電極にそれぞれ接続する２個の端子と、
２個の前記のセンスＭＯＳトランジスタのそれぞれのソース電極もしくはエミッタ電極と、それぞれの当該電極にそれぞれ接続する２個の端子と、
を備えたことを特徴とする半導体装置。
【請求項６】
ＭＯＳＦＥＴもしくはＩＧＢＴのＭＯＳトランジスタで構成された主電流を流す主半導体素子部と、ＭＯＳＦＥＴもしくはＩＧＢＴのＭＯＳトランジスタで構成された前記主電流を検出するためのセンス電流を流すセンス半導体素子部を同一半導体基板に設け、
前記主半導体素子部および前記センス半導体素子部のうち、少なくとも一方の半導体素子部が電流容量の異なる複数の半導体素子部から構成され、
前記主半導体素子部と前記センス半導体素子部の組み合わせを選択することにより使用する主電流の範囲で前記主電流と前記センス電流の比であるセンス比を一定にするため、前記センス比の設計値を主ＭＯＳトランジスタのソース層またはエミッタ層の総面積と前記センスＭＯＳトランジスタのソース層またはエミッタ層の総面積の比で決定した、電流容量の異なる２個の前記の主ＭＯＳトランジスタと電流容量の異なる２個の前記のセンスＭＯＳトランジスタを有する半導体装置であって、
２個の前記の主ＭＯＳトランジスタのそれぞれのゲート電極パッドと、それぞれの当該電極パッドにそれぞれ接続する２個の端子と、
２個の前記のセンスＭＯＳトランジスタのゲート電極パッドと、それぞれの当該電極パッドにそれぞれ接続する２個の端子と、
両ＭＯＳトランジスタに共通のドレイン電極もしくはコレクタ電極と、当該電極に接続する１個の端子と、
２個の前記の主ＭＯＳトランジスタに共通のソース電極もしくはエミッタ電極と、当該電極に接続する１個の端子と、
２個の前記のセンスＭＯＳトランジスタの共通のソース電極もしくはエミッタ電極と、当該電極に接続する１個の端子と、
を備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、主電流の大きさを検出するためのセンス素子を内蔵したパワーＭＯＳＦＥＴ（ＭＯＳゲート型電界効果トランジスタ）やＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などの半導体装置に関する。
【背景技術】
【０００２】
自動車などに搭載される半導体装置は電子化が進むににつれて、多種多様の半導体装置が用いられている。これらの半導体装置に流れる主電流は小さい電流から大きな電流まで高精度に制御されることが要求される。
【０００３】
この主電流を検出する方法として、例えば、パワーＭＯＳＦＥＴの場合、小さなセンスＭＯＳＦＥＴを同一半導体基板に形成し、このセンスＭＯＳＦＥＴに流れる電流の大きさで、主電流の大きさを検出している。具体的にはセンスＭＯＳＦＥＴに流れた電流をセンス抵抗に流し、センス抵抗の両端の電圧の大きさで主電流の大きさを検出している。
【０００４】
図２２および図２３は、センスＭＯＳＦＥＴを有する従来のパワーＭＯＳＦＥＴ７００の構成図であり、図２２はチップの要部平面図、図２３はチップの要部断面図である。
チップ９６の表面には、メインＭＯＳＦＥＴ９１のソース電極８０とセンスＭＯＳＦＥＴ９２のソース電極８１とメインＭＯＳＦＥＴ９１のゲート電極６にゲート配線７を経由して接続する主ゲート電極パッド８が形成されている。
【０００５】
メインＭＯＳＦＥＴ９１に流れる電流ＩｏとセンスＭＯＳＦＥＴ９２に流れる電流Ｉｓの比がセンス比（Ｉｏ／Ｉｓ）である。
このセンス比の設計値は、メインＭＯＳＦＥＴ９１のｎ＋ソース層５の総面積とセンスＭＯＳＦＥＴ９２のｎ＋ソース層５の総面積の比をで決まる。
【０００６】
図２４は、センスＭＯＳＦＥＴを有するパワーＭＯＳＦＥＴ７００の回路図である。
このパワーＭＯＳＦＥＴ７００は、主電流を流すメインＭＯＳＦＥ９１とその主電流を検出するセンスＭＯＳＦＥＴ９２で構成され、電源の高電位側７５にドレイン端子１８を経由して接続するメインＭＯＳＦＥＴ９１とセンスＭＯＳＦＥＴ９２のドレイン電極１３が接続する。メインＭＯＳＦＥＴ９１のソース端子８５は抵抗負荷や誘導負荷などの負荷７１に接続し、電源のグランド７６と接続する。センスＭＯＳＦＥＴ９２のソース端子８６はセンス抵抗７２に接続し、電源のグランド７６と接続する。センスＭＯＳＦＥＴ９２のソース端子８６は検出回路７３を経由して制御回路７４に接続する。メインＭＯＳＦＥＴ９１とセンスＭＯＳＦＥＴ９２のゲートはゲート配線７に接続し、ゲート配線７は主ゲート電極パッド８と主ゲート端子１４を経由して制御回路７４に接続する。
【０００７】
センスＭＯＳＦＥＴ９２に流れたセンス電流Ｉｓはセンス抵抗７２を通ってグランド７６に流れる。このセンス電流Ｉｓにより発生したセンス抵抗７２の電圧は検出回路７３に入力され、検出回路７３から出力された信号により、制御回路７４を介してパワーＭＯＳＦＥＴ７００の主電流Ｉｏが制御される。
【０００８】
なお、図中の符号において、１はｎ＋ドレイン層、２はｎ−ドリフト層、３はｐ−ウエル層、４はトレンチ、９は層間絶縁膜、４３は単位セル、９７はケースである。
つぎに、パワーＭＯＳＦＥＴ７００の動作を説明する。電源からメインＭＯＳＦＥＴ９１に主電流Ｉｏが流れ、この主電流Ｉｏは負荷７１へ流れる。このとき、センスＭＯＳＦＥＴ９２にセンス電流Ｉｓが流れ、そのセンス電流Ｉｓはセンス抵抗７２に流れる。センスＭＯＳＦＥＴ９２のｎ＋ソース層５の総面積をメインＭＯＳＦＥＴ９１のｎ＋ソース層５の総面積の１／１００００に設計すると、センス電流Ｉｓは主電流Ｉｏの１／１００００となる。従って、センス比（Ｉｏ／Ｉｓ）は１００００となる。このセンス電流Ｉｓによるセンス抵抗７２の電圧を検出回路７３に入力することで、メインＭＯＳＦＥＴ９１の主電流Ｉｏの大きさを検出する。なお、センスＭＯＳＦＥＴ９２のｎ＋ソース層５の総面積とメインＭＯＳＦＥＴ９１のｎ＋ソース層５の総面積の比はセンス比の設計値となる。
【０００９】
図２５は、センス比とメインＭＯＳＦＥＴの主電流の関係を示す図である。センス比とはメインＭＯＳＦＥＴ９１に流れる電流ＩｏとセンスＭＯＳＦＥＴ９２に流れるセンス電流Ｉｓとの比（Ｉｏ／Ｉｓ）である。主電流Ｉｏが小さくなると図示するようにセンス比のばらつきは増大しセンス比が不安定になる（一定値からずれる）。
【００１０】
図２５では、主電流Ｉｏが１０Ａ付近以上ではセンス比のばらつきは小さく安定しているが、電流が数Ａと小さくなるとセンス比のばらつきは大きくなりセンス比は一定値を示さず不安定になる。センス比が不安定になると負荷７１に流れる電流を高精度に検出できなくなる。そのため、従来は負荷７１の電流レベルが小さい場合には、センス比の小さなパワーＭＯＳＦＥＴを選定していた。
【００１１】
また、特許文献１には、パワーＭＯＳトランジスタとこのパワーＭＯＳトランジスタの電流を検出して外部の制御回路に供給する検出信号を生成するための電流検出用トランジスタおよびパワーＭＯＳトランジスタの電流を検出して所定以上の電流が流れたときに強制的にパワーＭＯＳトランジスタのゲート電圧を下げることにより電流を抑える保護回路を構成する素子を同一半導体チップに設けるようにした半導体装置とそれを用いた制御システムが開示されている。
【００１２】
また、特許文献２には、ゲート電極パッドと駆動領域をそれぞれ同数に分割し、駆動条件によって、駆動領域を変更することで損失の低減を図ることができる半導体装置が開示されている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００６−１２９６０号公報
【特許文献２】特開２００６−２７８７７２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
前記したように、負荷７１の電流レベルに合わせてセンスＭＯＳＦＥＴ９２を有するパワーＭＯＳＦＥ７００を選定すると、多種類のパワーＭＯＳＦＥＴ７００を用意する必要があり、製造コストが増大する。また、パワーＭＯＳＦＥＴ７００を使用する時に負荷７１によるパワーＭＯＳＦＥＴ７００の選定作業が必要となり電力変換装置の組み立てにおいて作業が煩雑になるという課題が生じる。
【００１５】
なお、特許文献１および特許文献２において、主電流の範囲を分割し、分割した電流範囲に対応してメインのスイッチング素子やセンスのスイッチング素子を複数個設け、センス比を安定化するためにメインとセンスのスイッチング素子の組み合わせを選定して使用できる半導体装置については記載されていない。
【００１６】
この発明の目的は、前記の課題を解決して、製造コストを低減し、使用時の煩雑さを解消し、低電流から大電流までセンス比のばらつきが小さく一定になりセンス比が安定する半導体装置を提供することにある。
【課題を解決するための手段】
【００１７】
前記の目的を達成するために、本願に記載の発明によれば、主電流を流す主半導体素子部と、前記主電流を検出するためのセンス電流を流すセンス半導体素子部を同一半導体基板に設けた半導体装置において、前記主半導体素子部および前記センス半導体素子部のうち、少なくとも一方の半導体素子部が電流容量の異なる複数の半導体素子部からなる構成とする。
【００１８】
本願に記載の発明によれば、前記主半導体素子部と前記センス半導体素子部の組み合わせを選択することにより使用する主電流の範囲で前記主電流と前記センス電流の比であるセンス比を一定にする。
【００１９】
本願に記載の発明によれば、前記の両半導体素子がＭＯＳＦＥＴもしくはＩＧＢＴのＭＯＳトランジスタで構成され、前記センス比の設計値が主ＭＯＳトランジスタのソース層またはエミッタ層の総面積と前記センスＭＯＳトランジスタのソース層またはエミッタ層の総面積の比で決定される。
【００２０】
特許請求の範囲の請求項１に記載の発明によれば、上記に加えて、1個の前記の主ＭＯＳトランジスタと電流容量の異なる２個の前記のセンスＭＯＳトランジスタを有する半導体装置であって、両ＭＯＳトランジスタに共通のゲート電極パッドと、両ＭＯＳトランジスタに共通のドレイン電極もしくはコレクタ電極と、1個の前記の主ＭＯＳトランジスタのソース電極もしくはエミッタ電極と、２個の前記のセンスＭＯＳトランジスタのそれぞれのソース電極もしくはエミッタ電極と、前記の各電極および前記のゲート電極パッドとそれぞれ接続する５個の端子を具備する構成とする。
【００２１】
特許請求の範囲の請求項２に記載の発明によれば、上記に加えて、1個の前記の主ＭＯＳトランジスタと電流容量の異なる２個の前記のセンスＭＯＳトランジスタを有する半導体装置であって、主ＭＯＳトランジスタのゲート電極パッドと、２個の前記センスＭＯＳトランジスタのそれぞれのゲート電極パッドと、両ＭＯＳトランジスタに共通のドレイン電極もしくはコレクタ電極と、1個の前記の主ＭＯＳトランジスタのソース電極もしくはエミッタ電極と、２個の前記のセンスＭＯＳトランジスタに共通のソース電極もしくはエミッタ電極と、前記の各電極および前記のゲート電極パッドとそれぞれ接続する６個の端子を具備する構成とする。
【００２２】
特許請求の範囲の請求項３に記載の発明によれば、上記に加えて、電流容量の異なる２個の前記の主ＭＯＳトランジスタと１個の前記のセンスＭＯＳトランジスタを有する半導体装置であって、両ＭＯＳトランジスタに共通のゲート電極パッドと、両ＭＯＳトランジスタに共通のドレイン電極もしくはコレクタ電極と、２個の前記の主ＭＯＳトランジスタのそれぞれのソース電極もしくはエミッタ電極と、1個の前記のセンスＭＯＳトランジスタのソース電極もしくはエミッタ電極と、前記の各電極および前記のゲート電極パッドとそれぞれ接続する５個の端子を具備する構成とする。
【００２３】
特許請求の範囲の請求項４に記載の発明によれば、上記に加えて、電流容量の異なる２個の前記の主ＭＯＳトランジスタと１個の前記のセンスＭＯＳトランジスタを有する半導体装置であって、２個の前記の主ＭＯＳトランジスタのそれぞれのゲート電極パッドと、１個のセンスＭＯＳトランジスタのゲート電極パッドと、両ＭＯＳトランジスタに共通のドレイン電極もしくはコレクタ電極と、２個の前記の主ＭＯＳトランジスタに共通のソース電極もしくはエミッタ電極と、1個の前記のセンスＭＯＳトランジスタのソース電極もしくはエミッタ電極と、前記の各電極および前記のゲート電極パッドとそれぞれ接続する６個の端子を具備する構成とする。
【００２４】
特許請求の範囲の請求項５に記載の発明によれば、上記に加えて、電流容量の異なる２個の前記の主ＭＯＳトランジスタと電流容量の異なる２個の前記のセンスＭＯＳトランジスタを有する半導体装置であって、両ＭＯＳトランジスタに共通のゲート電極パッドと、両ＭＯＳトランジスタに共通のドレイン電極もしくはコレクタ電極と、２個の前記の主ＭＯＳトランジスタのそれぞれのソース電極もしくはエミッタ電極と、２個の前記のセンスＭＯＳトランジスタのソース電極もしくはエミッタ電極と、前記の各電極および前記のゲート電極パッドとそれぞれ接続する６個の端子を具備する構成とする。
【００２５】
特許請求の範囲の請求項６に記載の発明によれば、上記に加えて、電流容量の異なる２個の前記の主ＭＯＳトランジスタと電流容量の異なる２個の前記のセンスＭＯＳトランジスタを有する半導体装置であって、２個の前記の主ＭＯＳトランジスタのそれぞれのゲート電極パッドと、２個の前記のセンスＭＯＳトランジスタのゲート電極パッドと、両ＭＯＳトランジスタに共通のドレイン電極もしくはコレクタ電極と、２個の前記の主ＭＯＳトランジスタに共通のソース電極もしくはエミッタ電極と、２個の前記のセンスＭＯＳトランジスタの共通のソース電極もしくはエミッタ電極と、前記の各電極および前記のゲート電極パッドとそれぞれ接続する７個の端子を具備する構成とする。
【発明の効果】
【００２６】
この発明によれば、メインＭＯＳＦＥＴおよびセンスＭＯＳＦＥＴのうち少なくとも一方を複数設けて、主電流の通電範囲でメインＭＯＳＦＥＴとセンスＭＯＳＦＥＴの組み合わせを選択する。一つのパワーＭＯＳＦＥＴを主電流の広い範囲の中で用いたとしても、センス比のばらつきを小さく一定にできて、センス比を安定化することができる。
【００２７】
負荷の電流レベルに合わせて、従来のようにパワーＭＯＳＦＥＴを選定する必要がなく、また電流レベルに合わせてパワーＭＯＳＦＥＴを製造する必要がないため、製造コストの低減と使用時の煩雑さの解消を同時に図れる。
【図面の簡単な説明】
【００２８】
【図１】この発明の第１実施例の半導体装置のチップの要部平面図である。
【図２】図１のチップの要部断面図である。
【図３】図１および図２のパワーＭＯＳＦＥＴ１００の等価回路である。
【図４】第１センスＭＯＳＦＥＴを用いた場合のメインＭＯＳＦＥＴの電流Ｉｏとセンス比の関係を示す図である。
【図５】第２センスＭＯＳＦＥＴを用いた場合のメインＭＯＳＦＥＴの電流Ｉｏとセンス比の関係を示す図である。
【図６】パワーＭＯＳＦＥＴ１００の主電流Ｉｏとセンス比の関係を示す図である。
【図７】この発明の第２実施例の半導体装置の要部平面図である。
【図８】図７のチップの要部断面図である。
【図９】図７および図８のパワーＭＯＳＦＥＴ２００の等価回路である。
【図１０】この発明の第３実施例の半導体装置の要部平面図である。
【図１１】図１０のチップの要部断面図である。
【図１２】図１０および図１１のパワーＭＯＳＦＥＴ３００の等価回路である。
【図１３】この発明の第４実施例の半導体装置の要部平面図である。
【図１４】図１３のチップの要部断面図である。
【図１５】図１３および図１４のパワーＭＯＳＦＥＴ４００の等価回路である。
【図１６】この発明の第５実施例の半導体装置の要部平面図である。
【図１７】図１６のチップの要部断面図である。
【図１８】図１６および図１７のパワーＭＯＳＦＥＴ５００の等価回路である。
【図１９】この発明の第６実施例の半導体装置の要部平面図である。
【図２０】図１９のチップの要部断面図である。
【図２１】図１９および図２０のパワーＭＯＳＦＥＴ６００の等価回路である。
【図２２】センスＭＯＳＦＥＴを有する従来のパワーＭＯＳＦＥＴ７００のチップの要部平面図である。
【図２３】図２２のチップの要部断面図である。
【図２４】センスＭＯＳＦＥＴを有するパワーＭＯＳＦＥＴ７００の回路図である。
【図２５】メインＭＯＳＦＥＴの電流とセンス比の関係を示す図である
【図２６】図１および図２のパワーＭＯＳＦＥＴ１００の応用例の等価回路である。
【発明を実施するための形態】
【００２９】
実施の形態を以下の実施例で説明する。なお、従来構造と同一部位には同一の符号を付した。
【実施例１】
【００３０】
図１および図２は、この発明の第１実施例の半導体装置の構成図であり、図１はチップの要部平面図、図２は図１の要部断面図である。この半導体装置はセンスＭＯＳＦＥＴを有するパワーＭＯＳＦＥＴ１００であり、図１のチップ３１の外周を取り囲む点線はチップ４１を収納するケース４２であり、主ソース電極１０内、第１、第２ソース電極１１，１２内に示した点線は単位セル４３を表す。単位セル４３は図２で示すｎ＋ドレイン層１（ｎ＋半導体基板）、ｎ−ドリフト層２（ｎ−エピタキシャル層）、ｐ−ウエル層３、ｎ＋ソース層５およびトレンチ４内に形成されたゲート電極６などで構成される。この単位セル４３は、後述のメインＭＯＳＦＥＴ６１ならびに第１センスＭＯＳＦＥＴ６２および第２センスＭＯＳＦＥＴ６３において同様に構成されているものとする。また、図３は図１および図２のパワーＭＯＳＦＥＴ１００の等価回路である。この等価回路ではＭＯＳＦＥＴ１００の外部に接続する負荷７１、センス抵抗７２、検出回路７３および制御回路７４も示されている。
【００３１】
図１および図２において、メインＭＯＳＦＥＴ６１ではｎ＋ドレイン層１となるｎ＋半導体基板上にｎ−ドリフト層２となるｎ−エピタキシャル層を設け、このｎ−エピタキシャル層の表面にｐ−ウエル層３を設け、このｐ−ウエル層３を貫通するトレンチ４を設ける。このｐ−ウエル層３の表面にトレンチ４に接するｎ＋ソース層５を設け、ｎ＋ソース層５とｎ−エピタキシャル層（ｎ−ドリフト層２）に挟まれたｐ−ウエル層３に図示しないゲート絶縁膜を介してゲート電極６を設ける。ｎ＋ソース層５上とｐ−ウエル層３上に主ソース電極１０を設け、ｎ＋半導体基板であるｎ＋ドレイン層１上にドレイン電極１３を設ける。ゲート電極６はゲート配線７（ゲートランナー）を経由して主ゲート電極パッド８に接続する。
【００３２】
第１センスＭＯＳＦＥＴ６２および第２センスＭＯＳＦＥＴ６３では、ｎ＋ドレイン層５となるｎ＋半導体基板（ｎ＋ドレイン層１）上にｎ−エピタキシャル層（ｎ−ドリフト層２）を設け、このｎ−エピタキシャル層の表面にｐ−ウエル層３を設け、このｐ−ウエル層３を貫通するトレンチ４を設ける。このｐ−ウエル層３の表面にトレンチ４に接するｎ＋ソース層５を設け、ｎ＋ソース層５とｎ−エピタキシャル層（ｎ−ドリフト層２）に挟まれたｐ−ウエル層３に図示しないゲート絶縁膜を介してゲート電極６を設ける。ｎ＋ソース層５上とｐ−ウエル層３上に第１ソース電極１１および第２ソース電極１２を設け、ｎ＋半導体基板であるｎ＋ドレイン層１上にメインＭＯＳＦＥＴ６１と共通のドレイン電極１３を設ける。ゲート電極６はゲート配線７を経由してメインＭＯＳＦＥＴ５１の主ゲート電極パッド８に接続する。
【００３３】
第１センスＭＯＳＦＥＴ６２のｎ＋ソース層５の総面積と第２センスＭＯＳＦＥＴ６３のｎ＋ソース層５の総面積を、メインＭＯＳＦＥＴ６１のｎ＋ソース層５の総面積に対して例えば１００００分の１と１０００分の１にする。そうすると、第１センスＭＯＳＦＥＴ６２を用いた場合のセンス比の設計値は１００００であり、第２センスＭＯＳＦＥＴ６３を用いた場合にはセンス比の設計値は１０００となる。
【００３４】
ここで、ソース層の面積とは、各ソース層の半導体基板表面における面積を指すものとする。前述のとおり、メインＭＯＳＦＥＴ６１，第１センスＭＯＳＦＥＴ６２，第２センスＭＯＳＦＥＴ６３において、単位セルを同様に構成しているため、ソースの面積の比によって、センス比の設計が可能となる。
【００３５】
図３において、前記のメインＭＯＳＦＥＴ６１の主ソース電極１０は主ソース端子１５を経由して負荷６１に接続する。負荷７１の他端は電源の低電位側(グランド７６)に接続する。ドレイン電極１４はドレイン端子１８を経由して電源の高電位側７５に接続する。主ゲート電極パッド８は主ゲート端子１４を経由して制御回路７４に接続する。
【００３６】
一方、メインＭＯＳＦＥＴ６１が１０Ａ〜１００Ａで使用される場合は第１センスＭＯＳＦＥＴ６２を用いる。第１センスＭＯＳＦＥＴ６２の第１ソース電極１１は第１ソース端子１６を経由してセンス抵抗７２に接続し、センス抵抗７２の他端はグランド８２に接続する。第１センスＭＯＳＦＥＴ６２の第１ソース端子１６とセンス抵抗７２の接続点は検出回路７３に接続する。第１センスＭＯＳＦＥＴ６２のゲート電極６（図示しない）は主ゲート電極パッド８を経由して主ゲート端子１４と接続する。
【００３７】
さらに、メインＭＯＳＦＥＴ６１が１Ａ〜１０Ａで使用される場合は第２センスＭＯＳＦＥＴ６３を用いる。第２センスＭＯＳＦＥＴ６３の第２ソース電極１２は第２ソース端子１７を経由してセンス抵抗７２に接続し、センス抵抗７２の他端はグランド８２に接続する。第２センスＭＯＳＦＥＴ６３の第２ソース端子１７とセンス抵抗７２の接続点は検出回路７３に接続する。第２センスＭＯＳＦＥＴ６３のゲート電極６（図示しない）は主ゲート電極パッド８を経由して主ゲート端子１４と接続する。
【００３８】
従って、本発明の半導体装置は、ゲート端子が１個（主ゲート端子１４）、ソース端子が３個（主ソース電極１０、第１、第２ソース電極１１、１２）、ドレイン端子１８が１個の５端子のパワーＭＯＳＦＥＴ１００である。
【００３９】
チップ４１を樹脂等でパッケージするに当たり、図３に示すように、チップ４１の電極パッド８，１０，１１，１２，１３に対応し外部に導出された端子１４，１５，１６，１７，１８を備えたケース３２に組み込む。電極パッド８，１０，１１，１２，１３は、それぞれ端子１４，１５，１６，１７，１８に接続され、ケース３２にパッケージされたＭＯＳＦＥＴ１００となる。この例では、パッケージの外部に導出された端子１６，１７のどちらかを選択して、あるいは並列にセンス抵抗等を接続することにより、所望のセンス比を選択することができる。
【００４０】
あるいは、チップ４１をケース３２に組み込む際に、センス比を選択してもよい。例えば、電極パッド８，１０，１３に対応し外部に導出された端子１４，１５，１８と、電極パッド１１，１２に対応した端子１６（図３において端子１７を省略）を備えたケース３２に組み込む。
【００４１】
そして、所望のセンス比に応じて、電極パッド１１，１２の一方あるいは双方を端子１６に接続した後、ケース３２に組み込めばよい。
図２６は、実施例１の応用例を示す図であり、図３に対して、端子１７を省略している。図２６では電極１１，１２のうち電極１１を例えばワイヤボンディングで端子１６に接続している。電極１２を選択する場合は、電極１２と端子１６を接続した後に、ケースに組み込む。
【００４２】
このように、チップ４１をリードフレーム（図示せず）に搭載し、樹脂封止する場合、前者の例では、封止後においてもセンス比を選択することができ、後者の例では、外部に導出される端子（リード）を削減することができる。
【００４３】
また、このパワーＭＯＳＦＥＴ１００に接続する負荷７１、センス抵抗７２、検出回路７３および制御回路７４などは外付けになり、ＭＯＳＦＥＴ１００を使用する際に取り付けることが多い。なお、この実施例では半導体装置をパワーＭＯＳＦＥＴ１００で示したが、ＩＧＢＴの場合でもよい。ＩＧＢＴの場合にはソース端子１５、１６、１７はエミッタ端子１８にドレイン端子はコレクタ端子に置き換えられる。
【００４４】
このパワーＭＯＳＦＥＴ１００の用い方について説明する。
メインＭＯＳＦＥＴ６１を通して負荷６１に流れる主電流Ｉｏが１０Ａ〜１００Ａの範囲である場合は第１センスＭＯＳＦＥＴ６２を使用する。メインＭＯＳＦＥＴ６１のｎ＋ソース層５の総面積：第１センスＭＯＳＦＥＴ６２のｎ＋ソース層５の総面積＝１００００：１であるので、センス比の設計値は１００００である。
【００４５】
図４は、第１センスＭＯＳＦＥＴを用いた場合のメインＭＯＳＦＥＴの電流Ｉｏとセンス比の関係を示す図である。Ｉｏが１０Ａ〜１００Ａのとき、Ｉｓ１は０．００１Ａ〜０．０１Ａとなる。このＩｓ１の範囲ではセンス比のばらつきは小さく一定となりセンス比は安定する。そのため、負荷７１に流れる主電流Ｉｏを高精度に検出することができる。但し、「センス比が一定になる」とは、使用する主電流の範囲でセンス比が一定になり電流依存性がないことを表す。
【００４６】
また、センス抵抗７２を例えば１００Ωにすると、検出回路７２に入力される電圧は０．１Ｖ〜１．０Ｖとなり検出回路７２を安定して動作させる電圧となる。
つぎに、メインＭＯＳＦＥＴ６１を通して負荷７１に流れる電流Ｉｏが１Ａ〜１０Ａの範囲である場合、第２センスＭＯＳＦＥＴ６２を使用する。センス比の目標値は１０００であるので、Ｉｓ２＝０．００１〜０．０１Ａの電流が第２センスＭＯＳＦＥＴ６２に流れる。
【００４７】
図５は、第２センスＭＯＳＦＥＴを用いた場合のメインＭＯＳＦＥＴの電流Ｉｏとセンス比の関係を示す図である。Ｉｏが１Ａ〜１０Ａのとき、Ｉｓ１は０．００１Ａ〜０．０１Ａとなり、センス比のばらつきは小さく一定で安定している。センス比が安定しているので、負荷７１に流れる主電流Ｉｏを高精度に検出することができる。
【００４８】
このように電流レベルによって、センスＭＯＳＦＥＴ６２、６３を選定することで、図６に示すように、一つのパワーＭＯＳＦＥＴ１００で広い電流範囲（１Ａ〜１００Ａ）でセンス比のばらつきを小さく一定にしてセンス比を安定化することができる。センス比が安定になることで、負荷７１に流れる電流を広範囲に高精度で検出することができる。
【００４９】
その結果、電力変換装置の組み立てに係わる煩雑さが軽減される。また、電流容量の異なる各種のパワーＭＯＳＦＥＴを製造する必要がなくなり、同一パワーＭＯＳＦＥＴを多数製造できるので製造コストを低減することができる。
【００５０】
なお、センスＭＯＳＦＥＴの個数をさらに増やすことで、一つのセンスＭＯＳＦＥＴの受け持つ電流範囲を狭くできて、１個のパワーＭＯＳＦＥＴを用いて広い電流範囲でセンス比のばらつきをさらに小さく一定にしてセンス比を安定化することができる。また、前記ではセンス抵抗７２を１００Ωにした場合を示したが、検出回路７３の特性を考慮して、検出回路７３に入力する電圧が最適になるようにセンス抵抗７２を選定するとよい。
【００５１】
また、２個のセンスＭＯＳＦＥＴ６２、６３を並列接続して、センス比を１００００／１１＝９０９にするとセンス比が３段階（９０９、１０００、１００００）のパワーＭＯＳＦＥＴとして使用できる。
【００５２】
また。図３では、センス電流Ｉｓ１、Ｉｓ２はセンス抵抗７２を通ってグランド７６へ流れて行く場合を示したが、センス抵抗７２をグランド７６ではなく負荷７１へ接続して、センス抵抗７２から流出したセンス電流Ｉｓ１，Ｉｓ２が負荷７１を通してグランド７６へ流れて行くようにした場合もある。どちらの接続にするかは使用時に選択すればよい。
【実施例２】
【００５３】
図７および図８は、この発明の第２実施例の半導体装置の構成図であり、図７はチップの要部平面図、図８は図７の要部断面図である。この半導体装置はセンスＭＯＳＦＥＴを有するパワーＭＯＳＦＥＴ２００であり、図９は図７および図８のパワーＭＯＳＦＥＴ２００の等価回路である。等価回路にはＭＯＳＦＥＴ２００の外部に接続する回路も示した。
【００５４】
実施例１との違いは、図１および図２の第１センスＭＯＳＦＥＴ６２の第１ソース電極１１と第２センスＭＯＳＦＥＴ６３の第２ソース電極１２を共通にし、第１センスＭＯＳＦＥＴ６２と第２センスＭＯＳＦＥＴ６３のゲートをそれぞれ分けて第１ゲート電極パッド１４から切り離なし第１ゲート電極バッド２０ａと第２ゲート電極パッド２１ａを設けた点である。メインＭＯＳＦＥＴ６１の主電流が１０Ａ〜１００Ａのときは第１センスＭＯＳＦＥＴ６２を用い、１Ａ〜１０Ａのときは、第２センスＭＯＳＦＥＴ６３を用いる。この場合も実施例１と同様の効果を得ることができる。
【００５５】
本発明の半導体装置は、ゲート端子が３個、ソース端子が２個、ドレイン端子が１個の６端子のパワーＭＯＳＦＥ２００である。
なお、図７〜図９において、図中の符号で１９は共通のソース端子、２０は第１センスＭＯＳＦＥＴ６２の第１ゲート端子、２０ａは第１センスＭＯＳＦＥＴ６２の第１ゲート電極、２１は第２センスＭＯＳＦＥＴ６３の第２ゲート端子、２１ａは第２センスＭＯＳＦＥＴ６３の第２ゲート電極、２２は共通のソース電極、４４はチップおよび４５はケースである。
【００５６】
この例においても、実施例１と同様に、ケース４５に、チップ４４の電極パッド８，１３，１０，２２，２０ａ，２１ａに対応した電極１４，１８，１５，１９，２０，２１を備えればよい。この場合は、チップ４４をケース４５に組み込んだ（封止などをした）あとに、センス比を選択することができる。
【００５７】
あるいは、ケース４５に、チップ４４の電極パッド８，１３，１０，２２に対応した電極１４，１８，１５，１９を備え、さらに電極パッド２０ａ，２１ａに対応した端子２０を備えればよい。この場合、チップ４４をケース４５に組み込む際に、センス比を選択することができ、端子の数を削減することができる。
【実施例３】
【００５８】
図１０および図１１は、この発明の第３実施例の半導体装置の構成図であり、図１０はチップの要部平面図、図１１は図１０の要部断面図である。この半導体装置はセンスＭＯＳＦＥＴを有するパワーＭＯＳＦＥＴ３００であり、図１２は図１０および図１１のパワーＭＯＳＦＥＴ３００の等価回路である。等価回路にはＭＯＳＦＥＴ３００の外部に接続する回路も示した。
【００５９】
実施例１との違いは、メインＭＯＳＦＥＴ６４、６５が２個あり、センスＭＯＳＦＥＴ６６が１個である点である。この場合は、例えば、第１メインＭＯＳＦＥＴ６４の電流範囲を１０Ａ〜１００Ａとし、第２メインＭＯＳＦＥＴ６５の電流範囲を１Ａ〜１０Ａとする。第１メインＭＯＳＦＥＴ６４と組み合わせる場合に、第１メインＭＯＳＦＥＴ６４のｎ＋ソース層５の総面積をセンスＭＯＳＦＥＴ６６のｎ＋ソース層５の総面積の１００００倍にすると、センス比の設計値は１００００となる。
【００６０】
また第２メインＭＯＳＦＥＴ６５と組み合わせる場合に、第２メインＭＯＳＦＥＴのｎ＋ソース層５の総面積をセンスＭＯＳＦＥＴ６６のｎ＋ソース層５の総面積の１０００倍にするとセンス比の設計値は１０００となる。
【００６１】
従って、本半導体装置は、ゲート端子が１個、ソース端子が３個およびドレイン端子が１個の５端子のパワーＭＯＳＦＥＴ３００となる。
こうすることで、センスＭＯＳＦＥＴに流れる電流Ｉｓが０．００１〜０．０１Ａとなり、センス抵抗７２を１００Ωとすると、Ｒｓに発生する電圧は０．１Ｖ〜１Ｖとなる。この電圧を検出回路に入力することで、前記のように、負荷に流れる電流を広範囲に高精度で検出することができる。
【００６２】
なお、図１０〜図１２において、図中の符号で２３は第１メインＭＯＳＦＥＴ６４の第１ソース電極、２４は第２メインＭＯＳＦＥＴ６５の第２ソース電極、２５はセンスＭＯＳＦＥＴ６６のソース電極、２６は第１メインＭＯＳＦＥＴ６４の第１ソース端子、２７は第２メインＭＯＳＦＥＴ６５の第２ソース端子、２８はセンスＭＯＳＦＥＴ６６のゲート端子、４６はチップおよび４７はケースである。
【００６３】
なお、上記の各実施例と同様に、センス比を決定するための端子２６，２７を電極パッド２３，２４に対応させてケース４７に設けて、ケース４７への組み込み後にセンス比を選択可能としたり、チップ４６をケースに組み込む際にセンス比を選択して、電極パッド２３，２４の何れかもしくは双方を１つの端子（例えば端子２６）へ接続して、端子２７を削減することが可能である。
【実施例４】
【００６４】
図１３および図１４は、この発明の第４実施例の半導体装置の構成図であり、図１３はチップの要部平面図、図１４は図１３の要部断面図である。この半導体装置はセンスＭＯＳＦＥＴを有するパワーＭＯＳＦＥＴ４００であり、図１５は図１３および図１４のパワーＭＯＳＦＥＴ４００の等価回路である。等価回路にはＭＯＳＦＥＴ４００の外部に接続する回路も示した。
【００６５】
実施例３との違いは、ゲート端子が３個でソース端子が２個である点である。図１０および図１１の第１メインＭＯＳＦＥＴ６４の第１ソース電極２３と第２メインＭＯＳＦＥＴ６５の第２ソース電極２４はチップ４８上で接続し共通のソース電極１０ａとなっている。
【００６６】
第１メインＭＯＳＦＥＴ６４とセンスＭＯＳＦＥＴ６６を組み合わせる場合は、第１メインＭＯＳＦＥＴ６４の第１ゲート電極６が第１ゲート電極パッド８ａを経由して接続する第１ゲート端子１５ａと、センスＭＯＳＦＥＴ６６のセンスゲート電極６がセンスゲート電極パッド２５を経由してセンスゲート端子２８と接続し、さらに外部の検出回路７３を通して制御回路７４と接続する。
【００６７】
第２メインＭＯＳＦＥＴ６５とセンスＭＯＳＦＥＴ６６を組み合わせる場合は、第２メインＭＯＳＦＥＴ６６の第２ゲート電極６が第２ゲート電極パッド２９を経由して接続する第２ゲート端子３０と、センスＭＯＳＦＥＴ６６のセンスゲート電極６がセンスゲート電極パッド３５を経由してセンスゲート端子２８と接続し、さらに外部の検出回路７３を通して制御回路７４と接続する。
【００６８】
従って、本半導体装置は、ゲート端子が３個、ソース端子が２個およびドレイン端子が１個の６端子のパワーＭＯＳＦＥＴ４００となる。
また、このパワーＭＯＳＦＥＴ４００の用い方は実施例３と同じである。この場合も実施例３と同様の効果がある。
【００６９】
なお、図１３〜図１５において、図中の符号で８ａは第１メインＭＯＳＦＥＴ６４の第１ゲート電極パッド、１５ａは第１メインＭＯＳＦＥＴ６４の第１ゲート端子、２９は第２メインＭＯＳＦＥＴ６５の第２ゲート電極パッド、３０は第２メインＭＯＳＦＥＴ６５の第２ゲート端子、４８はチップおよび４９はケースである。
【００７０】
なお、上記の各実施例と同様に、センス比を決定するための端子１４ａ，３０を電極パッド８ａ，２９に対応させてケース４９に設けて、ケース４９への組み込み後にセンス比を選択可能としたり、チップ４８をケースに組み込む際にセンス比を選択して、電極パッド８ａ，２９の何れかもしくは双方を１つの端子（例えば端子１４ａ）へ接続して、端子３０を削減することが可能である。
【実施例５】
【００７１】
図１６および図１７は、この発明の第５実施例の半導体装置の構成図であり、図１６はチップの要部平面図、図１７は図１６の要部断面図である。この半導体装置はセンスＭＯＳＦＥＴを有するパワーＭＯＳＦＥＴ５００であり、図１８は図１６および図１７のパワーＭＯＳＦＥＴ５００の等価回路である。等価回路にはＭＯＳＦＥＴ５００の外部に接続する回路も示した。
【００７２】
実施例１との違いは、メインＭＯＳＦＥＴ６４、６５も２個となった点である。この場合は、例えば、第１メインＭＯＳＦＥＴ６４の電流範囲を１０Ａ〜１００Ａとし、第２メインＭＯＳＦＥＴ６５の電流範囲を１Ａ〜１０Ａとする。第１メインＭＯＳＦＥＴ６４と第１センスＭＯＳＦＥＴ６２を組み合わせる場合に、第１メインＭＯＳＦＥＴ６４のｎ＋ソース層６の総面積を第１センスＭＯＳＦＥＴ６２のｎ＋ソース層６の総面積の１００００倍にするとセンス比の設計値は１００００になる。
【００７３】
また、第２メインＭＯＳＦＥＴ６５と第２センスＭＯＳＦＥＴ６３を組み合わせる場合に、第２メインＭＯＳＦＥＴ６５のｎ＋ソース層６の総面積を第２センスＭＯＳＦＥＴ６３のｎ＋ソース層６の総面積の１０００倍にするとセンス比の設計値は１０００になる。
【００７４】
第１、第２メインＭＯＳＦＥＴ６４、６５および第１、第２センスＭＯＳＦＥＴ６２、６３のそれぞれのゲート電極６は主ゲート電極パッド８を経由して主ゲート端子１０に接続する。
【００７５】
従って、本半導体装置は、ゲート端子が１個、ソース端子が４個およびドレイン端子が１個の６端子のパワーＭＯＳＦＥＴ４００となる。
本実施例においても、メインＭＯＳＦＥＴ６４、６５とセンスＭＯＳＦＥＴ６２、６３を組み合わせることで、広範囲でセンス比のばらつを小さく一定にでき、センス比を安定化することができる。
【００７６】
なお、上記の各実施例と同様に、センス比を決定するための端子１６，１７を電極パッド１１，１２に対応させ、さらに、端子２６，２７を電極パッド２３，２４に対応させてケース５１に設けて、ケース５１への組み込み後にセンス比を選択可能としたり、チップ５０をケース５１に組み込む際にセンス比を選択して、電極パッド１１，１２の何れかもしくは双方を１つの端子（例えば端子１６）へ接続して端子１７を削減し、電極パッド２３，２４の何れかもしくは双方を１つの端子（例えば端子２３）へ接続して端子２４を削減することが可能である。
【実施例６】
【００７７】
図１９および図２０は、この発明の第６実施例の半導体装置の構成図であり、図１９はチップの要部平面図、図２０は図１９の要部断面図である。この半導体装置はセンスＭＯＳＦＥＴを有するパワーＭＯＳＦＥＴ６００であり、図２１は図１９および図２０のパワーＭＯＳＦＥＴ６００の等価回路である。等価回路にはＭＯＳＦＥＴ６００の外部に接続する回路も示した。
【００７８】
実施例５との違いは、第１センスＭＯＳＦＥＴ６２の第１ゲート電極パッド２０ａと第２センスＭＯＳＦＥＴ６３の第２ゲート電極パッド２１ａを分離して設け、また第１メインＭＯＳＦＥＴ６４と第２メインＭＯＳＦＥＴのソース電極を共通（ソース電極１０ａ）にし、第１センスＭＯＳＦＥＴと第２センスＭＯＳＦＥＴのソース電極を共通（ソース電極２２）にした点である。
【００７９】
本半導体装置は、４個のゲート端子、２個のソース端子、１個のドレイン端子の７端子のパワーＭＯＳＦＥＴ６００である。
この場合も電流範囲でメインＭＯＳＦＥＴ６４、６５とセンスＭＯＳＦＥＴ６２，６３を組み合わせることで、センス比のばらつを小さく一定にでき、センス比を安定化できる。
【００８０】
なお、上記の各実施例と同様に、センス比を決定するための端子１４ａ，３０を電極パッド８ａ，２９に対応させ、さらに、端子２０，２１を電極パッド２０ａ，２１ａに対応させてケース５３に設けて、ケース５３への組み込み後にセンス比を選択可能としたり、チップ５２をケース５３に組み込む際にセンス比を選択して、電極パッド８ａ，２９の何れかもしくは双方を１つの端子（例えば端子１４ａ）へ接続して端子３０を削減し、電極パッド２０ａ，２１ａの何れかもしくは双方を１つの端子（例えば端子２０）へ接続して端子２１を削減することが可能である。
【００８１】
なお、実施例１〜実施例６において、パワーＭＯＳトランジスタである半導体装置としてパワーＭＯＳＦＥＴを例に挙げて説明したが、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などにも本発明は適用できる。また、前記実施例ではゲート構造はトレンチ型を例として示したがプレーナ型の場合もある。
【符号の説明】
【００８２】
１    ｎ＋ドレイン層（ｎ＋半導体基板）
２    ｎ−ドリフト層（ｎ−エピタキシャル層）
３    ｐ−ウエル層
４    トレンチ
５    ｎ＋ソース層
６    ゲート電極
７    ゲート配線（ゲートランナー）
８    主ゲート電極パッド
９    層間絶縁膜
１０    主ソース電極
１１    第１ソース電極(第１センスＭＯＳＦＥＴ)
１２    第２ソース電極（第２センスＭＯＳＦＥＴ）
１３    ドレイン電極
１４    主ゲート端子
１５    主ソース端子
１６、２０  第１ソース端子(第１センスＭＯＳＦＥＴ)
１７、２１  第２ソース端子(第２センスＭＯＳＦＥＴ)
１８    ドレイン端子
１９    共通のソース端子（センスＭＯＳＦＥＴ）
２０ａ  第１ゲート電極パッド
２１ａ  第２ゲート電極パッド
２２    共通のソース電極（センスＭＯＳＦＥＴ）
４１、４４    チップ
４２、４５    ケース
４３    単位セル
６１    メインＭＯＳＦＥＴ
６２    第１センスＭＯＳＦＥＴ
６３    第２センスＭＯＳＦＥＴ
７１    負荷
７２    センス抵抗
７３    検出回路
７４    制御回路
７５    電源の高電位側
７６    電源の低電位側（グランド）
１００、２００  パワーＭＯＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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