(57)【特許請求の範囲】
【請求項１】
ピニング層を有するピンドフォトダイオードと、
転送制御信号を受信するように構成されたゲート端子を備える電荷転送トランジスタであって、前記転送制御信号に応答して前記ピンドフォトダイオードにより蓄積された電荷をセンシングノードへ転送するように構成された、電荷転送トランジスタと、
前記電荷転送トランジスタの前記ゲート端子と前記ピニング層との間に連結し、所定の電圧を前記ピニング層へ加えるように構成されたダイオードと
を備える、画像センサの画素。
【請求項２】
前記ピニング層に連結し、前記所定の電圧を受けるように構成されたフィールドストップドープ領域を更に備える、請求項１に記載の画素。
【請求項３】
前記ダイオードは直列連結した少なくとも２つのダイオードを備える、請求項１に記載の画素。
【請求項４】
前記ダイオードは、前記電荷転送トランジスタの前記ゲート端子に加えられた入力電圧を受信し、該受信した入力電圧を低下させ、該低下させた入力電圧を前記ピニング層に加えるように更に構成されている、請求項１に記載の画素。
【請求項５】
前記ダイオードはＰＮ接合多結晶シリコン層を備え、該ＰＮ接合多結晶シリコン層は前記電荷転送トランジスタの前記ゲート端子の側面に形成されたＰ型領域と、前記ピニング層に形成されたＮ型領域とを含む、請求項１に記載の画素。
【請求項６】
リセット制御信号を受信するように構成されたゲート端子を備えるリセットトランジスタであって、前記リセット制御信号に応答して、前記センシングノードをリセットするように構成されたリセットトランジスタを更に備える、請求項１に記載の画素。
【請求項７】
前記センシングノードに連結したソースフォロワトランジスタを更に備える、請求項１に記載の画素。
【請求項８】
前記ソースフォロワトランジスタの出力を画素出力線へ転送するように構成された選択トランジスタを更に備える、請求項７に記載の画素。
【請求項９】
ピニング層を有するピンドフォトダイオードと、
前記ピンドフォトダイオード内に蓄積された電荷を受け取るように構成されたセンシングノードと、
リセット制御信号を受信するように構成されたゲート端子を備えるリセットトランジスタであって、前記リセット制御信号に応答して、前記センシングノードをリセットするように構成されたリセットトランジスタと、
前記リセットトランジスタの前記ゲート端子と前記ピニング層と間に連結し、所定の電圧を前記ピニング層に加えるように構成されたダイオードと
を備える、画像センサの画素。
【請求項１０】
前記ピニング層に連結し、前記所定の電圧を受けるように構成されたフィールドストップドープ領域を更に備える、請求項９に記載の画素。
【請求項１１】
前記ダイオードは直列連結した少なくとも２つのダイオードを備える、請求項９に記載の画素。
【請求項１２】
前記ダイオードは、前記リセットトランジスタの前記ゲート端子に加えられた入力電圧を受信し、該受信した入力電圧を低下させ、該低下させた入力電圧を前記ピニング層に加えるように構成されている、請求項９に記載の画素。
【請求項１３】
前記ダイオードはＰＮ接合多結晶シリコン層を備え、該ＰＮ接合多結晶シリコン層は前記リセットトランジスタの前記ゲート端子の側面に形成したＰ型領域と、前記ピニング層に形成したＮ型領域を含む、請求項９に記載の画素。
【請求項１４】
前記センシングノードに連結したソースフォロワトランジスタを更に備える、請求項９に記載の画素。
【請求項１５】
前記ソースフォロワトランジスタの出力を画素出力線へ転送するように構成された選択トランジスタを更に備える、請求項１４に記載の画素。
【請求項１６】
転送制御信号に応答して前記ピンドフォトダイオードからの電荷を前記センシングノードへ転送するように構成された電荷転送トランジスタを更に備える、請求項９に記載の画素。
【請求項１７】
請求項１〜１６のいずれかに記載の画素を複数備える画素アレイを備える画像センサ。
【請求項１８】
側壁及び下部を有する絶縁領域を形成するためにエピタキシャル層の上面をエッチングするステップと、
第１の導電型を有する第１のドープ領域と第２の導電型を有する第２のドープ領域とを含むフォトダイオードを形成するステップであって、前記第１のドープ領域は、前記エピタキシャル層の前記上面に沿って配置したピニング層と、前記絶縁領域の前記側壁及び前記下部に沿って配置したフィールドストップ領域とを備える、ステップと、
前記第１のドープ領域に電圧を加えるように構成されたダイオードを形成するステップと、
前記エピタキシャル層にセンシングノードを形成するステップと、
前記フォトダイオードと前記センシングノードとの間で前記エピタキシャル層の前記上面に転送トランジスタのゲートを形成するステップと
を備え、
前記ダイオードを形成するステップは、該ダイオードによって前記転送トランジスタの前記ゲートを前記ピニング層に連結するように該ダイオードを形成するステップを備える、
方法。
【請求項１９】
側壁及び下部を有する絶縁領域を形成するためにエピタキシャル層の上面をエッチングするステップと、
第１の導電型を有する第１のドープ領域と第２の導電型を有する第２のドープ領域とを含むフォトダイオードを形成するステップであって、前記第１のドープ領域は、前記エピタキシャル層の前記上面に沿って配置したピニング層と、前記絶縁領域の前記側壁及び前記下部に沿って配置したフィールドストップ領域とを備える、ステップと、
前記第１のドープ領域に電圧を加えるように構成されたダイオードを形成するステップと、
前記エピタキシャル層にセンシングノードを形成するステップと、
前記リセットトランジスタのゲートに加えた信号に応答して前記センシングノードをリセットするように構成されたリセットトランジスタを形成するステップと
を備え、
前記ダイオードを形成するステップは、該ダイオードによって前記リセットトランジスタの前記ゲートを前記ピニング層に連結するように該ダイオードを形成するステップを備える
方法。
【請求項２０】
ダイオードを形成する前記ステップは、
多結晶シリコン層を堆積するステップと、
前記多結晶シリコン層をマスキングし、イオン注入処理を行なって、前記第１の導電型を有する第１の領域を形成するステップと、
前記多結晶シリコン層をマスキングし、イオン注入処理を行って、前記第１の領域の隣に第２の導電型を有する第２の領域を形成するステップとを備える、請求項１８又は１９に記載の方法。
【請求項２１】
ダイオードを形成する前記ステップは、
多結晶シリコン層を堆積するステップと、
前記多結晶シリコン層をマスキングし、イオン注入処理を行なって、前記第１の導電型を有する複数の第１の領域を形成するステップと、
前記多結晶シリコン層をマスキングし、イオン注入処理を行って、前記複数の第１の領域と組み合わせて前記第２の導電型を有する複数の第２の領域を形成するステップと
によって、直列連結した複数のダイオードとして前記ダイオードを形成するステップを備える、請求項１８又は１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体画像センサに関する。詳細には、本発明は、暗電流を減らすことができ、
全ての画素において均一な空乏層を形成できる画像センサに関する。本発明は、ピンドフ
ォトダイオード（pinned photodiode）を有する全ての種類の画像センサに適用できる。
本発明はＣＩＳ（ＣＭＯＳ画像センサ）にとってとりわけ有利である。
【背景技術】
【０００２】
一般に、ＣＭＯＳ画像センサは、衝突する光子を電子に変換し、この電子をセンサ画素
に集め、これにより光を検出する。これを実現するためにＣＭＯＳ画像センサの画素はフ
ォトダイオードを含む。詳細には、ＣＭＯＳ画像センサの画素はピンドフォトダイオード
を含み、画素は暗電流を減らして、蓄積される電荷の量を増やすことができる。
【０００３】
図１は、関連技術の１つのダイオード及び４つのトランジスタを有する４Ｔ画素の断面
図及び関連回路図である。
【０００４】
図１で、Ｐ−型シリコンｅｐｉ層１０１及びＰ＋型シリコン基板１００を形成し、次い
でＰ−型シリコンｅｐｉ層１０１の表面をエッチングして、二酸化シリコンを充填したＳ
ＴＩ（Shallow Trench Isolation、浅溝分離）領域を形成する。二酸化シリコン１０３は
残りの画素表面を覆う。
【０００５】
第１の浅いｐ＋型ドープ領域１０４ａ及び第２の浅いｐ＋型ドープ領域１０４ｂは、Ｓ
ＴＩ領域の下部及び側壁のためのパッシベーション層（passivation layer）として機能
し、画素表面としても機能する。画素表面の第１の浅いｐ＋型ドープ領域１０４ａは、ピ
ンドフォトダイオードのピニング層（pinning layer）として機能する。ＳＴＩ領域の下
部及び側壁のためのパッシベーション層として機能する第２の浅いｐ＋型ドープ領域１０
４ｂは、画素間のクロストークの発生を阻止する電位障壁として機能する。
【０００６】
グラウンド電圧がｐ＋型シリコン基板１００に加わり、Ｖｄｄ電圧がｎ型ドープ領域１
０５に加わると、ピンドフォトダイオードを含むｎ型ドープ領域１０５は完全に空乏状態
になり、これにより空乏領域１０９が形成される。この場合、ピニング層として機能する
第１の浅いｐ＋ドープ領域１０４ａは、空乏領域１０９が広がってシリコンと二酸化シリ
コンとの間の境界面（即ちシリコンｅｐｉ層の表面）に達するのを阻止し、それによって
暗電流が生ずるのを阻止する。この場合、空乏領域１０９がシリコン表面に達しない状態
は「表面ピニング（surface pinning）」と呼ばれる。
【０００７】
光電荷がピンドフォトダイオードのｎ型ドープ領域１０５内に集められる。電荷収集周
期が終わると即座に、ｎ型ドープ領域１０５からの電荷がゲート１０７をオンにし、これ
により電荷はＦＤ（Floating Diffusion、浮遊拡散）領域１０６に供給される。ＦＤ領域
１０６は、リセットトランジスタ１１８により適正な電位（例えばＶｄｄ）にリセットさ
れる。ＦＤ領域１０６の電荷はソースフォロワトランジスタ１１４により検出される。画
素への働きかけは選択トランジスタ１１５により行われる。
【０００８】
制御信号が、（信号Ｔｘのための）転送ゲートバス１１２、（信号Ｒｘのための）リセ
ットゲートバス１２０及び（信号Ｓｘのための）アドレスゲートバス１２１を介して画素
へ供給される。画素からの出力信号は画素列バス１１６へ供給される。
【０００９】
光子１２２が画素に衝突すると、光子１２２はその波長に応じてシリコンバルク内に浸
透し、これにより電子正孔対が形成される。電子は非空乏領域にも空乏領域１０８にも生
ずる。シリコンの非空乏領域から生ずる電子１１０は、ｎ型ドープ領域１０５に入って拡
散する。
【００１０】
しかしながら中性非空乏領域から生ずる電子は横方向に拡散することもある。従って、
第２の浅いｐ＋型ドープ領域１０４ｂが形成されているにもかかわらず、クロストークが
画素と画素との間に生ずることもある。従って空乏領域深さ（Ｘｃ）１１１は適正な値で
なければならない。
【００１１】
一方、前述のように、ピニング層である第１の浅いｐ＋型ドープ領域１０４ａは、表面
ピニングに用いられる。これを実現するためには、第１の浅いｐ＋型ドープ領域１０４ａ
のドープレベルを最適化しなければならない。当業者に一般的に知られているように、Ｐ
Ｎ接合内の空乏層は、Ｐ型ドープ層及びＮ型ドープ層のドープレベルとこれら２つのドー
プ層の間の電位差とに応じて決まる。
【００１２】
しかしながら既存の技術では空乏層の厚さは、ドープレベルのみにより決まり、ピニン
グ層は地電位を有する。
【００１３】
しかしながらピニング層の電位は、地電位に完全には等しくはなく、ピニング層は浮遊
状態にある。浮遊状態にある理由は、ピニング層がシリコン基板１０１から、高抵抗の他
の層（即ちｐ型ｅｐｉ層）によって所定の距離だけ離れるからであり、ｐ型ｅｐｉ層の抵
抗は、ＳＴＩ領域の深さに応じて異なるからである。
【００１４】
その結果、従来の画像センサ内のフォトダイオードのピニング層の電位は不安定である
。従って表面ピニングを達成できない。
【００１５】
これに加えて、全ての画素において均一な電位がピニング層に転送されるならば、画素
間に均一な表面ピニングを達成できる。しかしながら従来の技術では上記の理由から画素
間に均一な表面ピニングを達成できない。
【発明の概要】
【発明が解決しようとする課題】
【００１６】
本発明は、従来の技術における上記の問題を解決するためになされ、本発明の目的は、
暗電流を減らすことができ、全ての画素において均一な表面ピニングを行うことができる
画像センサの画素を提供することにある。
【００１７】
本発明の別の１つの目的は、フォトダイオードのピニング層に電圧を強制的に加える装
置と一体化した画像センサを提供することにある。
【００１８】
本発明の別の１つの目的は、既存のレイアウト表面の領域を維持しながらピニング層に
所定の電圧を供給できる画像センサを提供することにある。
【００１９】
本発明の別の１つの目的は、全ての画素のピニング層に同一の強度の電位を加えること
により、画素間のリセット信号のばらつきを改善することができる画像センサを提供する
ことにある。
【００２０】
本発明の別の１つの目的は、ピニング層に接続したフィールドストップ（field-stop）
領域へ所定の電圧を供給することにより、画素と画素間のクロストークを阻止できる画像
センサを提供することにある。
【課題を解決するための手段】
【００２１】
本発明の１つの実施形態で、ピニング層を有するピンドフォトダイオードと、ピニング
層に接続し、ピンドフォトダイオードが空乏状態になるとピニング層に所定の電圧を供給
する電圧供給装置とを備える画像センサを提供する。
【００２２】
本発明の別の１つの実施形態では、ピニング層を有するピンドフォトダイオードと、電
荷転送トランジスタであって、自身のゲート端子を介して転送制御信号を受取って、ピン
ドフォトダイオードにより蓄積された電荷をセンシングノードへ転送する電荷転送トラン
ジスタと、所定の電圧を前記ピニング層へ加えることができるように電荷転送トランジス
タのゲート端子とピニング層との間に接続したダイオードとを備える画像センサの画素が
提供される。
【００２３】
本発明の別の１つの実施形態では、ピニング層を有するピンドフォトダイオードと、ピ
ンドフォトダイオードに蓄積された電荷を受取るためのセンシングノードと、リセットト
ランジスタであって、自身のゲート端子を介してリセット制御信号を受取って、センシン
グノードをリセットするリセットトランジスタと、ピニング層に所定の電圧を加えること
ができるようにリセットトランジスタのゲート端子とピニング層と間に接続したダイオー
ドとを備える画像センサの画素が提供される。
【００２４】
前述のように本発明の画像センサでは、フォトダイオードのピニング層を電気的に制御
できる。即ちピニング層は、フォトダイオードが空乏状態である期間にわたり浮遊状態に
あるのではなく、所定の電圧を受取る。従って安定した表面ピニングが得られる。
【００２５】
全ての画素において均一な電圧がフォトダイオードのピニング層に加わるので、画素間
に均一なピニングが得られる。これに加えて、画素間のリセット信号のばらつきを改善す
ることができる。
【００２６】
フィールドストップドープ領域に電圧を加えるので、フィールド酸化膜から基板まで電
界が形成され、これによりクロストークを防止する。
【００２７】
本発明の前述の目的及びその他の目的、特徴、利点が、添付図面を参照した後述の詳細
な説明から明らかとなる。
【図面の簡単な説明】
【００２８】
【図１】関連技術の４Ｔ画素の構造を示す図である。
【図２】本発明の１つの実施形態での画像センサの構造を示すブロック概略図である。
【図３】図２の電圧供給部を示すブロック図である。
【図４】本発明の別の１つの実施形態での画像センサの画素の構造を示す概略図である。
【図５】図４のダイオード部が多結晶シリコン層を含むときの基板を示す断面図である。
【図６】図４の画素を示す配置図である。
【発明を実施するための形態】
【００２９】
以下、本発明の例示的な実施形態を添付図面を参照しながら説明する。
【００３０】
図２は、本発明の実施形態に係る画像センサの構成を示す概略図である。
【００３１】
図２で、画素列２１０を構成する画素２１２Ａ、２１２Ｂ、２１２Ｃ及び２１２Ｄは各
々、基板Ｐ−Ｅｐｉのドープ領域であるＰ＋型ドープ領域２０４ａ及びＮ型ドープ領域２
０５により形成されたピンドフォトダイオードを含む。Ｐ＋型ドープ領域２０４ａはピニ
ング層として機能し、このピニング層は、フィールド酸化膜ＦＯＸの側面と、Ｐ＋型ドー
プ領域２０４ａの下方にあるフィールドストップドープ領域２０４ｂとに接続されている
。
【００３２】
電圧供給部２２０は約０．５Ｖ〜約０．９Ｖの正電圧を発生し、ピンドフォトダイオー
ドのピニング層２０４ａにこの正電圧を供給する。ピニング層２０４ａは、画素の動作中
にピンドフォトダイオードの空乏期間にわたり正電圧を受け取る。
【００３３】
１つの電圧供給部２２０は、１つの画素のために設けられても良く、複数の画素のため
に設けられても良い。
【００３４】
図３は、電圧供給部２２０の構造を示す詳細図である。電圧供給部２２０は、正電圧Ｖ
ｐｏｓｉｔｉｖｅを発生する電圧発生器２２２と、制御信号ＣＯＮＴによってピニング層
に正電圧Ｖｐｏｓｉｔｉｖｅを転送する切換え部とを含む。制御信号ＣＯＮＴは、ピンド
フォトダイオードが空乏状態にある期間にわたり作動される。これに加えて、制御信号Ｃ
ＯＮＴは、複数の画素から特定の画素が選択されたときに選択情報を表す。
【００３５】
本発明の画像センサではフォトダイオードのピニング層は、空乏期間にわたり所定の電
圧を直接受ける。この正電圧は約０．５Ｖ〜０．９Ｖで、グラウンド電圧より僅かに高い
。
【００３６】
従って、ピニング層は浮遊状態ではなく、フォトダイオードの空乏期間にわたり所定の
電圧を受けるので、ピニング層は安定した表面ピニングを得ることができる。
【００３７】
これに加え、全ての画素において電圧がフォトダイオードのピニング層に均一に加わる
ので、画素間に均一なピニングを達成できる。
【００３８】
フィールドストップドープ領域に電圧を加えて、フィールド酸化膜ＦＯＸから基板Ｐ−
Ｅｐｉまで電界を形成し、これによりクロストークを防止する。即ちフォトダイオード内
に集められた光電荷が、センシングノード（即ち浮遊拡散ノード）に供給される前に隣の
画素に漏れるのを阻止することができる。
【００３９】
図４は、本発明の別の実施形態に係る画素の構成を示す。図４では、前述の実施形態と
異なり、ダイオードが、付加的な電圧発生器及び付加的なスイッチを設けずに画素内に形
成され、従って正電圧をピニング層に加えることができる。
【００４０】
図４で、Ｐ型シリコンｅｐｉ層４０１がＰ＋型シリコン基板４００上に形成され、フィ
ールド酸化膜ＦＯＸがＳＴＩ（浅溝分離）処理によりＰ型シリコンｅｐｉ層４０１内に形
成される。これに加えてＰ＋型ドープ領域４０４ａ及びＮ型ドープ領域４０５がＰシリコ
ンｅｐｉ層４０１内に形成され、これにより、ピンドフォトダイオードが形成される。
【００４１】
第１の浅いＰ＋型ドープ領域４０４ａ及び第２の浅いＰ＋型ドープ領域４０４ｂは、Ｓ
ＴＩ領域の下部及び側壁のためのパッシベーション層として機能すると共に、画素表面と
して機能する。第１の浅いＰ＋型ドープ領域４０４ａは、ピンドフォトダイオードのピニ
ング層として機能する。ＳＴＩ領域の下部及び側壁のためのパッシベーション層として機
能する第２の浅いＰ＋型ドープ領域４０４ｂは、画素間のクロストークの発生を阻止する
電位障壁として機能するフィールドストップドープ領域となる。
【００４２】
Ｎ＋型ドープ領域４０６はセンシングノードが、ピンドフォトダイオードから光電荷を
受け取るために形成される。センシングノードは、リセット制御信号Ｒｘにより制御され
るリセットトランジスタ４１８によりリセットされる。センシングノードの値は、ソース
フォロワトランジスタ４１４により増幅され、増幅信号は、選択トランジスタ４１５が選
択制御信号Ｓｘによりオンにされたときに画素出力線に供給される。ピンドフォトダイオ
ード内に蓄積された光電荷は、転送制御信号Ｔｘにより制御される電荷転送トランジスタ
４０７によりＮ＋型ドープ領域４０６に供給される。
【００４３】
正電圧がピニング層に加わるように、ダイオードがリセットトランジスタ４１８のゲー
ト端子とＰ＋型ドープ領域（ピニング層４０４ａ）と間に付加的に形成される。
【００４４】
リセット制御信号ＲｘがＶＤＤ電圧レベルであれば、リセットトランジスタ４１８はオ
ンとなる。リセット制御信号Ｒｘがグラウンドレベルであれば、リセットトランジスタ４
１８はオフとなる。
【００４５】
リセットトランジスタ４１８がオンになると、ピンドフォトダイオードは空乏状態にな
り、電荷転送トランジスタ４０７はオンになる。すなわち、シリコンｅｐｉ層４０１はグ
ラウンド状態にあるので、ＶＤＤ電圧がＮ型ドープ領域４０５に転送され、空乏状態が生
じる。この場合、リセット制御信号Ｒｘの電圧レベルは論理ハイ状態を示すＶＤＤである
ので、リセット制御信号Ｒｘはダイオード部４６０によってダウンシフトされ、低い正電
圧のリセット制御信号Ｒｘがピニング層に供給される。
【００４６】
従来、空乏層の厚さはドープレベルのみにより決まり、ピニング層は地電位を有する。
しかしながらピニング層の電位は完全には地電位ではない。何故ならばピニング層は所定
の距離だけシリコン基板から離れ、高抵抗の他の層即ちＰ−型シリコンｅｐｉ層によって
シリコン基板から分離している。本発明ではピニング層に正電圧を強制的に加えるので、
ピニング層の電位が安定している。従って表面ピニングをより効果的に達成できる。
【００４７】
これに加えて、全ての画素のピニング層に均一な電位が加わると、優れた特徴が得られ
る。しかしながら従来技術ではピニング層は、前述のように浮遊状態にあるので、全ての
画素の相互間に均一な電位がピニング層に加わらない。本発明では各画素のピニング層に
正電圧が加わるので、画素間に均一な表面ピニングが得られる。
【００４８】
これに加えて、フィールドストップドープ領域４０４ｂに電圧を加えて、フィールド酸
化膜ＦＯＸからＰ＋型シリコン基板４００まで電界を形成し、これによりクロストークを
防止する。
【００４９】
図５は、図４のダイオード部４６０が多結晶シリコン層を含む場合の基板５０１の断面
図である。
【００５０】
図５で、絶縁層５０２が基板５０１上に形成され、多結晶シリコンダイオード５１０が
絶縁層５０２上に形成されている。絶縁層５０２は絶縁領域のフィールド酸化膜を含むこ
ともある。
【００５１】
多結晶シリコンダイオード５１０は、多結晶シリコン層を堆積し、次いでマスク及びイ
オン注入によって形成する。多結晶シリコンダイオード５１０はＰ＋型領域５１１及びＮ
型領域５１２を有する。Ｐ＋型領域５１１とＮ型領域５１２とをＰＮ接合して１つのダイ
オードを形成している。これに加えて、多結晶シリコンダイオード５１０はＰ＋型領域５
１３及びＮ型領域５１４を有する。Ｐ＋型領域５１３とＮ型領域５１４とをＰＮ接合して
、別のダイオードを形成する。このようにして１又は複数の多結晶シリコンダイオードを
形成することができる。
【００５２】
多結晶シリコンダイオード５１０のＰ型領域は、リセットトランジスタのゲート端子に
接続されている。多結晶シリコンダイオード５１０のＮ型領域はピニング層に接続されて
いる。詳細には、Ｐ＋領域５１１は、コンタクト５０４Ｂ及び相互接続子５０５ｂを介し
てリセットトランジスタのゲート端子に接続されている。これに加えて、Ｎ＋領域５１６
は、コンタクト５０４ａ及び相互接続子５０５ａを介してピニング層に接続されている。
Ｎ＋領域５１３とＰ＋領域５１４とは、ワイドコンタクト５０４ｃを介して互いに接続さ
れている。参照番号５０３は絶縁層を示す。
【００５３】
図６は、図４の画素を示す配置図である。
【００５４】
図６に示すように、多結晶シリコンダイオード６１０は、既存の配置をばらばらにせず
にピニング層とリセットトランジスタのゲート端子とに接続しても良い。即ち、既存の画
素レイアウト表面のレイアウト領域はそのままにして正電圧をピニング層に供給すること
ができる。
【００５５】
一方、前述のように、リセットトランジスタ及び電荷転送トランジスタをオンにすると
、フォトダイオードは空乏状態になる。従って本発明の別の実施形態で、フォトダイオー
ドが空乏状態になったときにピニング層に正電圧を加えるために、電荷転送トランジスタ
のゲート端子とピニング層と間にダイオードを形成することができる。このダイオードの
形成は、図４、５及び６を参照して説明した実施形態に類似している。
【００５６】
これに加えて、４Ｔ画素構造に関連して本発明の実施形態を説明したが、本発明が３Ｔ
画素構造にも適用できることは当業者には十分に理解できる。何故ならば画像センサが電
荷転送トランジスタを含まない３Ｔ画素構造を有することは、当業者には一般的に知られ
ているからである。
【００５７】
以上、例示目的で本発明の例示的な実施形態を説明したが、当業者は添付の特許請求の
範囲に記載の本発明の精神及び範囲内で種々の変更、追加及び代替を理解するものである
。
【図１】
0005529302.tif 000002
【図２】
0005529302.tif 000003
【図３】
0005529302.tif 000004
【図４】
0005529302.tif 000005
【図５】
0005529302.tif 000006
【図６】
0005529302.tif 000007