(57)【特許請求の範囲】
【請求項１】
基板上に設けられ、電子が走行するＧａＮチャネル層と、
前記ＧａＮチャネル層上に設けられた、Ｉｎ、Ａｌ、Ｇａのいずれか一つ以上とＮとを含むバリア層と、
前記バリア層上に設けられたゲート電極と、
前記ゲート電極を挟んで、前記基板上に設けられた、ソース電極及びドレイン電極と
を備えた半導体装置であって、
前記ゲート電極と前記ドレイン電極との間の前記バリア層において、
前記バリア層は少なくともＡｌ組成の異なる３層から構成され、
かつ、前記ゲート電極と前記ドレイン電極との間の前記バリア層の最上層の平面方向の一部における厚み方向の一部もしくは全部が除去されていることにより、前記ゲート電極側の分極の大きさは、前記ドレイン電極側の分極より弱くなっている
ことを特徴とする半導体装置。
【請求項２】
前記ゲート電極と前記ドレイン電極との間の前記バリア層は、Ａｌ組成の異なる、ＡｌxＧａ1-xＮ（０＜ｘ≦１）、ＡｌyＧａ1-yＮ（０≦ｙ＜１）、及び、ＡｌzＧａ1-zＮ（０＜ｚ≦１）の３層を少なくとも含み、
ここで、ｘとｙはｘ＞ｙの関係にあり、ｙとｚはｙ＜ｚの関係にあり、
当該バリア層における前記ゲート電極側の領域において、前記３層のうちの前記ＡｌzＧａ1-zＮの層の平面方向の一部における厚み方向の一部もしくは全部が除去されており、
前記ゲート電極の下方には、前記３層のうちの前記ＡｌxＧａ1-xＮの層のみが設けられている
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極と前記ドレイン電極との間の前記バリア層は、Ａｌ組成の異なる、ＡｌxＧａ1-xＮ（０＜ｘ≦１）、ＡｌyＧａ1-yＮ（０＜ｙ≦１）、ＡｌzＧａ1-zＮ（０≦ｚ＜１）の３層を少なくとも含み、
ここで、ｘとｙはｘ＜ｙの関係にあり、ｙとｚはｙ＞ｚの関係にあり、
当該バリア層における前記ドレイン電極側の領域において、前記３層のうちの前記ＡｌzＧａ1-zＮの層の平面方向の一部における厚み方向の一部もしくは全部が除去されており、
前記ゲート電極の下方には、前記３層のうちの前記ＡｌxＧａ1-xＮの層のみが設けられている
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ＡｌzＧａ1-zＮ（０≦ｚ＜１）の層は、ＧａＮ（ｚ＝０）であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ＡｌzＧａ1-zＮの層の平面方向の一部における厚み方向の一部もしくは全部が除去された前記ゲート電極側の領域の平面方向の長さは、０．０７μｍ以上であることを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記ドレイン電極側の領域で前記ＡｌzＧａ1-zＮの層の平面方向の一部における厚み方向の一部もしくは全部が除去されたときに、当該ＡｌzＧａ1-zＮの層が残された前記ゲート電極側の領域の平面方向の長さは、０．０７μｍ以上であることを特徴とする請求項３または４に記載の半導体装置。
【請求項７】
前記ＡｌyＧａ1-yＮの層および前記ＡｌzＧａ1-zＮの層の少なくともいずれか１つが、多結晶またはアモルファスで形成されていることを特徴とする請求項２ないし６のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、ＧａＮに代表される窒化物半導体を使った高電子移動度トランジスタ装置等の半導体装置を高効率化する構造およびその製造方法に関する。
【背景技術】
【０００２】
ＧａＮに代表される窒化物半導体を利用したＨＥＭＴ（以下、ＧａＮ ＨＥＭＴとする）等の従来の半導体装置では、ゲート電極からドレイン電極に至るＡｌＧａＮバリア層の膜厚は一定である。以下、非特許文献１の電子情報通信学会論文誌のＪ９２−Ｃ巻のｐ７６２（２００９年）に掲載された「Ｘ帯及びＫｕ帯高出力ＧａＮ ＨＥＭＴの現状」を例にとり、説明する。この文献に示されるように、ＳｉＣ基板上に、半導体ＧａＮチャネルおよびＡｌＧａＮバリアがあり、その上部にソース、ゲート、ドレイン電極が形成されている。ＡｌＧａＮバリアは、ゲート電極からドレイン電極に至るまで同じ膜厚で形成されている。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】高木一考，「Ｘ帯及びＫｕ帯高出力ＧａＮ ＨＥＭＴの現状」，電子情報通信学会論文誌，電子情報通信学会，２００９年，Ｖｏｌ．Ｊ９２−Ｃ，Ｎｏ．１２，ｐｐ．７６２−７６９
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＧａＮ ＨＥＭＴはマイクロ波増幅器として利用される。増幅器において重要な指標のひとつに、ＰＡＥ（電力付加効率：Ｐｏｗｅｒ  ａｄｄｅｄ  ｅｆｆｉｃｉｅｎｃｙ）がある。これは、ＤＣ入力とＲＦ入力をいかに効率よくＲＦ出力に変換できるかの指標である。ＲＦ出力に変換されなかった電力は熱となり、無駄に消費される。このため、ＰＡＥが小さいと、同じＲＦ出力を得るのに、大きな電源が必要となり、システムが大きくなるという問題を生じる。特に、電源の上限が決まっているようなシステムにおいては、ＰＡＥを向上させることは非常に重要となる。【０００５】
ＰＡＥをηａｄｄとすると、利得Ｇ、ドレイン効率ηｄを使って、下記の（１）式で表わされる。【０００６】
【数１】
0005506919.tif 000002
【０００７】
（１）式から、利得Ｇとドレイン効率ηｄを増加させることが、ＰＡＥ向上のポイントとなることがわかる。【０００８】
ここで、利得Ｇは、下記の（２）式で表わされる。【０００９】
【数２】
0005506919.tif 000003
【００１０】
ただし、Ａは比例定数、ｇｍは相互コンダクタンス、Ｃｇｄはゲート・ドレイン間容量である。（２）式から、利得Ｇは、ｇｍを増加、Ｃｇｄを低減させることで、増加できることがわかる。また、ｇｍは、ソース抵抗（Ｒｓ）を低減することで、増加する。【００１１】
一方、ドレイン効率ηｄは、負荷に電力を送ることができるか否かを示す指標であるため、負荷での消費電力を増やすことができれば、増加する。負荷での消費電力ＰRLは、下記の（３）式で表わされる。【００１２】
【数３】
0005506919.tif 000004
【００１３】
ただし、Ｒｄはドレイン抵抗、Ｇｄｓはソース・ドレイン間抵抗の逆数、ωは角周波数、Ｉｄｓはドレイン電流、Ｃｄｓはソース・ドレイン容量である。（３）式からわかるように、Ｒｄ、Ｃｄｓ、Ｃｇｄなどを低減させれば、負荷での消費電力ＰRLを増加させることができるため、ηｄの改善には有効である。以上の考察から、ＲｄとＣｇｄとを同時に低減できれば、ＰＡＥを向上できることがわかる。【００１４】
しかしながら、非特許文献１に記載の従来例のように、ＡｌＧａＮ膜厚が一定の構造では、Ｃｇｄ低減とＲｄ低減とはトレードオフの関係となる。すなわち、Ｒｄを低減するために、ＡｌＧａＮバリアを厚くすると、チャネルの２次元電子ガスが増加してしまう。２次元電子ガスにより電子濃度が増えると、Ｃｇｄが増加する。このように、Ｒｄを低減させるとＣｇｄが増加してしまい、逆に、Ｃｇｄを低減させるとＲｄが増加してしまうので、ＲｄとＣｇｄとを同時に低減させることは困難であった。したがって、従来の半導体装置においては、このＲｄとＣｇｄのトレードオフの条件下で、構造の最適化を図ることになり、ＰＡＥの向上には限界があった。【００１５】
本発明は、かかる問題点を解決するためになされたものであり、ＲｄとＣｇｄとを同時に低減することにより、ＰＡＥの向上を図ることが可能な、半導体装置およびその製造方法を得ることを目的とする。
【課題を解決するための手段】
【００１６】
本発明は、基板上に設けられ、電子が走行するＧａＮチャネル層と、前記ＧａＮチャネル層上に設けられた、Ｉｎ、Ａｌ、Ｇａのいずれか一つ以上とＮとを含むバリア層と、前記バリア層上に設けられたゲート電極と、前記ゲート電極を挟んで、前記基板上に設けられた、ソース電極及びドレイン電極とを備えた半導体装置であって、前記ゲート電極と前記ドレイン電極との間の前記バリア層において、前記バリア層は少なくともＡｌ組成の異なる３層から構成され、かつ、前記ゲート電極と前記ドレイン電極との間の前記バリア層の最上層の平面方向の一部における厚み方向の一部もしくは全部が除去されていることにより、前記ゲート電極側の分極の大きさは、前記ドレイン電極側の分極より弱くなっていることを特徴とする半導体装置である。
【発明の効果】
【００１７】
本発明は、基板上に設けられ、電子が走行するＧａＮチャネル層と、前記ＧａＮチャネル層上に設けられた、Ｉｎ、Ａｌ、Ｇａのいずれか一つ以上とＮとを含むバリア層と、前記バリア層上に設けられたゲート電極と、前記ゲート電極を挟んで、前記基板上に設けられた、ソース電極及びドレイン電極とを備えた半導体装置であって、前記ゲート電極と前記ドレイン電極との間の前記バリア層において、前記バリア層は少なくともＡｌ組成の異なる３層から構成され、かつ、前記ゲート電極と前記ドレイン電極との間の前記バリア層の最上層の平面方向の一部における厚み方向の一部もしくは全部が除去されていることにより、前記ゲート電極側の分極の大きさは、前記ドレイン電極側の分極より弱くなっていることを特徴とする半導体装置であるので、ＲｄとＣｇｄとを同時に低減することにより、ＰＡＥの向上を図ることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態１に係る半導体装置の構成を示す断面図である。
【図２】本発明の実施の形態１に係る半導体装置において、ゲート側のＡｌＧａＮバリア厚と、利得、ドレイン効率、および、ＰＡＥとの関係を示す図である。
【図３】本発明の実施の形態１に係る半導体装置において、ゲート側のＡｌＧａＮバリア厚と、利得、ドレイン効率、および、ＰＡＥとの関係を示す図である。
【図４】本発明の実施の形態２に係る半導体装置の構成を示す断面図である。
【図５】本発明の実施の形態２に係る半導体装置において、ＡｌＧａＮバリア厚と、利得、ドレイン効率、および、ＰＡＥとの関係を示す図である。
【図６】本発明の実施の形態２に係る半導体装置において、ＡｌＧａＮバリア厚と、利得、ドレイン効率、および、ＰＡＥとの関係を示す図である。
【図７】本発明の実施の形態３に係る半導体装置の構成を示す断面図である。
【図８】本発明の実施の形態３に係る半導体装置において、ＡｌＧａＮバリア厚と、利得、ドレイン効率、および、ＰＡＥとの関係を示す図である。
【図９】本発明の実施の形態３に係る半導体装置において、ＡｌＧａＮバリア厚と、利得、ドレイン効率、および、ＰＡＥとの関係を示す図である。
【図１０】本発明の実施の形態３に係る半導体装置において、ＡｌＧａＮバリア厚と、利得、ドレイン効率、および、ＰＡＥとの関係を示す図である。
【図１１】本発明の実施の形態３に係る半導体装置において、ゲート側のＡｌＧａＮ３を残す長さと、利得、ドレイン効率、および、ＰＡＥとの関係を示す図である。
【図１２】本発明の実施の形態１の半導体装置の製造方法を示す図である。
【図１３】本発明の実施の形態１の半導体装置の製造方法を示す図である。
【図１４】本発明の実施の形態１の半導体装置の製造方法を示す図である。
【図１５】本発明の実施の形態１の半導体装置の製造方法を示す図である。
【図１６】本発明の実施の形態２の半導体装置の製造方法を示す図である。
【図１７】本発明の実施の形態２の半導体装置の製造方法を示す図である。
【図１８】本発明の実施の形態２の半導体装置の製造方法を示す図である。
【図１９】本発明の実施の形態２の半導体装置の製造方法を示す図である。
【図２０】本発明の実施の形態３の半導体装置の製造方法を示す図である。
【図２１】本発明の実施の形態３の半導体装置の製造方法を示す図である。
【図２２】本発明の実施の形態３の半導体装置の製造方法を示す図である。
【図２３】本発明の実施の形態３の半導体装置の製造方法を示す図である。
【図２４】本発明の実施の形態３の半導体装置の他の製造方法を示す図である。
【図２５】本発明の実施の形態３の半導体装置の他の製造方法を示す図である。
【図２６】本発明の実施の形態３の半導体装置の他の製造方法を示す図である。
【図２７】本発明の実施の形態３の半導体装置の他の製造方法を示す図である。
【発明を実施するための形態】
【００１９】
本発明の半導体装置は、電子が走行するＧａＮチャネル層と、ＧａＮチャネル層に対して２次元電子ガスを形成するために設けられ、Ｉｎ、Ａｌ、Ｇａの少なくともいずれか１つとＮとを含むバリア層とを備えている。当該構成において、ドレイン抵抗Ｒｄとゲート・ドレイン間容量Ｃｇｄとを同時に低減することにより、ＰＡＥの向上を図る。具体的には、ゲート電極とドレイン電極との間のバリア層の膜厚（及び／または組成）を制御することで、ゲート電極側のバリア層の分極の大きさを、ドレイン電極側より小さくする。これにより、従来技術におけるＲｄとＣｇｄとの間のトレードオフの制限を取り払うことができ、著しいＰＡＥの向上が期待できる。Ｃｇｄは、利得とドレイン効率の両方を向上できるため、Ｃｇｄの低減は特に重要である。さらに、ソース抵抗Ｒｓについても、ソース電極側のバリア層の構造を、ドレイン電極側のバリア層の構造と同じにすることで、Ｒｓを低減する。従って、本発明によれば、Ｒｄ、Ｒｓ、Ｃｇｄを同時に低減することができ、ＰＡＥをさらに向上させることができる。
【００２０】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置の構成を示した断面図である。なお、図１においては、半導体装置として、ＧａＮ ＨＥＭＴを例に挙げて記載している。図１において、１は基板、２は基板１上に設けられたバッファ、３は、バッファ２上に設けられ、電子が走行するＧａＮチャネル、５は、ＧａＮチャネル３上に設けられたｎ型の高濃度不純物（以下、ｎ＋領域５とする）、６はｎ＋領域５上に設けられたソース電極、７はｎ＋領域５上に設けられたドレイン電極、８は、後述するＡｌＧａＮバリア９上に設けられたゲート電極である。
【００２１】
９は、ＡｌＧａＮバリア（バリア層）あり、ＧａＮチャネル３に２次元電子ガスを形成するためにＧａＮチャネル３上に設けられている。また、ＡｌＧａＮバリア９は、複数の膜厚を有する凹凸のある構造となっている。また、図１において、１０は距離１、１１は距離２、１２は、距離１（符号１０）の部分（以下、部分１とする）のＡｌＧａＮバリア９の膜厚、１３は、距離２（符号１１）の部分（以下、部分２とする）のＡｌＧａＮバリア９の膜厚、２２は、ゲート電極８とソース電極６との間に設けられているＡｌＧａＮバリア９の一部分（以下、部分３とする）の幅である距離３、２３は、ゲート電極８の下方の部分（以下、部分４とする）のＡｌＧａＮバリア９の膜厚である。ここで、部分１は、ゲート電極８とドレイン電極７との間のゲート電極８側のＡｌＧａＮバリア９の一部分（ゲート電極８側の領域）である。部分２は、部分１以外の、ゲート電極８とドレイン電極７との間のＡｌＧａＮバリア９の部分（ドレイン電極側の領域）である。
【００２２】
なお、図１においては、ｎ＋領域５を示しているが、ｎ＋領域５は必ずしも形成しなくてもよく、その場合においても、正常なＧａＮ ＨＥＭＴの動作は可能となる。また、実際の半導体装置では、上述の構成だけでなく、素子分離領域、配線、および、保護膜などが設けられているが、本発明の動作とは関連がないため、図１においては、図示を省略している。
【００２３】
本発明のＧａＮ ＨＥＭＴは、単体の増幅器としても利用できるが、ＭＭＩＣを構成するトランジスタとしても利用可能である。また、基板１としては、サファイア、ＳｉＣ、Ｓｉ、ＧａＮ基板などが用いられる。特に熱伝導率の良好な半絶縁性ＳｉＣ基板が、基板１として、一般的に利用される。バッファ２は、基板１とＧａＮチャネル３との間に挿入される層で、ＧａＮチャネル３の結晶性を向上させること、および、電子をＧａＮチャネル３に閉じ込めることを目的に、ＡｌＮ、ＡｌＧａＮ、ＧａＮ／ＩｎＧａＮ、ＡｌＮ／ＡｌＧａＮなどの様々な構造が用いられる。また、ｎ＋領域５は、ソース電極６とドレイン電極７のコンタクト抵抗を低減する目的で、ソース電極６とドレイン電極７の下に形成されている。本実施の形態では、ソース電極６とドレイン電極７に対して、オーミック性のコンタクトが形成できれば、ｎ＋領域５は無くても効果が得られるが、ある方が望ましい。
【００２４】
次に、本実施の形態１に係る半導体装置の動作について説明する。上述したように、ＰＡＥの向上には、Ｒｓ、Ｒｄ、Ｃｇｄの低減が重要である。Ｒｓはソース電極６からゲート電極８までの抵抗、Ｒｄはゲート電極８からドレイン電極７までの抵抗と考えられる。Ｃｇｄはゲート電極８とドレイン電極７との間の容量である。半導体装置（増幅器）の動作時のバイアスは、ゲート電極８とドレイン電極７との間に逆方向のバイアスが印加されている。このため、ゲート電極８とドレイン電極７との間の電圧は主にゲート電極８側にかかっている。したがって、Ｃｇｄは、ゲート電極８とドレイン電極７との間のゲート電極８側に形成されていると考えられる。また、Ｃｇｄは、電子濃度を低くすることで低減できる。以上から、ゲート電極８とドレイン電極７との間のゲート電極８側の領域の電子濃度を少なくしてＣｇｄを低減し、それ以外のゲート電極８とドレイン電極７との間の領域の電子濃度を高くしてＲｄを低減すれば良い。後で述べるが、Ｃｇｄを低減するために必要な距離１（符号１０）は短く、ほとんどＲｄに影響を与えないものと考えられる。
【００２５】
ＧａＮ ＨＥＭＴでは、チャネルの電子濃度は、分極の影響の強さ（具体的には分極の大きさとＡｌＧａＮバリア９の膜厚）に依存する。表面の影響により、ＡｌＧａＮバリア９が薄いと電子濃度は少なく、逆に、ＡｌＧａＮバリア９が厚いと電子濃度は多くなる。よって、図１に示すように、ゲート電極８側の距離１（符号１０）のＡｌＧａＮバリア９の部分１における膜厚１２を薄くして、Ｃｇｄを低減させ、また、ドレイン電極７側の距離２（符号１１）のＡｌＧａＮバリア９の部分２における膜厚１３を厚くして、Ｒｄを低減させた。さらに、Ｒｓに関しては、ソース電極６とゲート電極８との間の距離３（符号２２）のＡｌＧａＮバリア９の部分３における膜厚を厚くすれば良いので、図１では、部分３の膜厚を、部分２の膜厚１３と同じ膜厚とした。また、ゲート電極８の真下の部分（以下、部分４とする）のＡｌＧａＮバリア９の膜厚２３は、ピンチオフ電圧を決める。このため、本実施の形態１では、ゲート電極８の真下の部分４のＡｌＧａＮバリア９の膜厚２３を含めると、ソース電極６からドレイン電極７に至る間で、ＡｌＧａＮバリア９が、３種類の膜厚１２，１３，２３を有することになる。
【００２６】
次に、図１の構造で、利得、ドレイン効率、および、ＰＡＥを計算したので、その結果について説明する。図２は、ＡｌＧａＮバリア９のＡｌ組成を０．２とし、距離２（符号１１）の部分２のＡｌＧａＮバリア９の膜厚１３を２０ｎｍとし、ゲート電極８の真下の部分４の膜厚２３を１０ｎｍとした構造において、距離１（符号１０）のＡｌＧａＮバリア９の部分１の膜厚１２を変えた場合の計算結果を示す。また、図３は、ＡｌＧａＮバリア９のＡｌ組成を０．２、距離２（符号１１）の部分２のＡｌＧａＮバリア９の膜厚１３を４０ｎｍとし、ゲート電極８の真下の部分４の膜厚２３を１０ｎｍとした構造での計算結果を示す。図２，図３において、太い実線が本実施の形態のＰＡＥ、破線が本実施の形態のドレイン効率ηｄ、一点鎖線が本実施の形態の利得Ｇを示す。
【００２７】
図２、図３の計算結果から、ＡｌＧａＮバリア９の部分１の膜厚１２を薄くすることで、利得Ｇ、ドレイン効率ηｄ、および、ＰＡＥが、とも向上することがわかる。なお、図２、図３においては、比較のために、Ａｌ組成０．２で、ＡｌＧａＮバリアの膜厚が１０ｎｍで一定とした従来構造の計算結果を、細い実線で示した。図２の場合、ＡｌＧａＮバリア９の部分１の膜厚１２を、２０ｎｍ以下、図３の場合、３６ｎｍ以下とすることで、従来例より高いＰＡＥが得られている。当該結果から、本実施の形態では、ＡｌＧａＮバリア９の部分１の膜厚１２を、ＡｌＧａＮバリア９の部分２，４の膜厚１３より低くすることで、従来より高いＰＡＥが得られることがわかる。特に、ＡｌＧａＮバリア９の部分１の膜厚１２が２０ｎｍ以下である場合、ＰＡＥの向上の度合いが著しいので、ＡｌＧａＮバリア９の部分１の膜厚１２は２０ｎｍ以下にすることが望ましい。なお、図２、図３では、ゲート電極８とｎ＋領域５との間の距離３（符号２２）を３μｍ、ゲート電極８側の距離１（符号１０）を１μｍとして計算した。
【００２８】
次に、本実施の形態１に係る半導体装置の製造方法について、図１２〜図１５を用いて説明する。図１２において、２１はレジストである。
【００２９】
まず、基板１の上に、バッファ２、ＧａＮチャネル３、ＡｌＧａＮバリア９を順に、結晶成長させる。結晶成長にはＭＯＣＶＤ、ＭＢＥ法を用いることができる。このときのＡｌＧａＮバリア９の膜厚は、膜厚１３で均一である。次に、写真製版、リフトオフを使い、ｎ＋領域５、ソース電極６、ドレイン電極７を形成する。ここまでは、従来と同じ工程で作製できる。次に、図１２に示すように、ＡｌＧａＮバリア９のうち、エッチングの際に除去しない部分を、レジスト２１で被う。次に、プラズマや化学的なエッチングで、ＡｌＧａＮバリア９のうちの、レジスト２１から露出している部分を除去する。ＡｌＧａＮバリア９は、例えば、塩素ガス、Ａｒガスの混合ガスをプラズマ状態にして照射することでエッチングすることが可能である。また、レジスト２１の代わりに、ＳｉＯやＳｉＮをマスクとしても良い。エッチング後に、レジスト２１を取ると、図１３に示すように、レジスト２１から露出していた部分のＡｌＧａＮバリア９の膜厚が薄くなり、膜厚２３となっている。さらに、再度、別のレジストパターンを形成し、エッチングを行う。これにより、図１４のように、膜厚２３だった部分の一部分に、膜厚２３よりさらに薄い膜厚１２の部分が形成され、段差が２つある構造が形成できる（部分１〜４）。次に、図１５に示すように、ＡｌＧａＮバリア９の膜厚２３を有する部分４の上に、ゲート電極８を形成する。ゲート電極８は、写真製版とリフトオフにより形成可能である。以上の工程により、図１に示す構造が作製できる。
【００３０】
以上のように、本実施の形態においては、ゲート電極８とドレイン電極７との間のゲート電極８側のバリア層の部分１の膜厚を、ドレイン電極７側のバリア層の部分２の膜厚より薄くした。こうすることで、ゲート電極８とドレイン電極７との間で、ゲート電極８側のバリア層の分極の大きさがドレイン電極７側より弱くなる。このように、本実施の形態においては、ゲート電極８とドレイン電極７との間のバリア層の膜厚を制御することで、ゲート電極８側では電子濃度を少なくしてＣｇｄを低減し、ドレイン電極７側では電子濃度を高くしてＲｄを低減する。これにより、従来技術におけるＣｇｄとＲｄとの間のトレードオフの制限を解決することができ、ＣｇｄとＲｄとを同時に低減することができる。さらに、本実施の形態においては、ソース電極６とゲート電極８との間のバリア層の部分３の膜厚を厚くして、Ｒｓを低減させた。これにより、Ｒｄ、Ｒｓ、Ｃｇｄの３つを同時に低減することができ、ＰＡＥを著しく向上でき、消費電力の低い半導体装置が実現できる。なお、利得やドレイン効率は周波数が増加すると減少する特性を持つため、ミリ波のように周波数が高い場合には、本実施の形態のこの構造が非常に有効である。
【００３１】
なお、上記の説明においては、バリア層として、ＡｌＧａＮバリア９を例に挙げて説明したが、これに限定されるものでない。バリア層としては、ＡｌxＧａ1-xＮ（０＜ｘ≦１）によって構成されたバリアであれば、Ａｌ組成が０のＧａＮ、Ａｌ組成が１のＡｌＮ等、いずれのものでもよい。
【００３２】
実施の形態２．
上述の実施の形態１では、バリア層を単一のＡｌ組成から構成した例（ＡｌＧａＮバリア９）について示した。本実施の形態２では、バリア層を、互いに異なる複数のＡｌ組成から構成する例について述べる。本実施の形態２では、複数のＡｌ組成を用いることで、選択エッチングができ、プロセスの制御性が向上し、電気的特性が安定する利点がある。
【００３３】
図４は、本実施の形態２に係る半導体装置の構成を示した断面図である。図４において、１４は、ＡｌＧａＮバリア（以下、バリア１とする）、１５は、バリア１（符号１４）よりＡｌ組成の低いＡｌＧａＮバリア（以下、バリア２とする）、１６は、バリア２（符号１５）以上のＡｌ組成を持つＡｌＧａＮバリア（以下、バリア３とする）、１７は、バリア３（符号１６）が除去されているゲート電極８側の部分（以下、部分５とする）の距離４である。また、２４は、バリア２（符号１５）の膜厚、２５は、バリア３（符号１６）の膜厚である。なお、距離４（符号１７）は、図１の距離１（符号１０）と略々同じ長さであり、膜厚２３，２４，２５の総和は膜厚１３と略々同じになる。他の構成については、実施の形態１と同じであるため、同一符号により示し、ここでは説明を省略する。
【００３４】
実施の形態１で述べたように、ＧａＮ ＨＥＭＴでは、チャネルの電子濃度はバリア層の分極に依存する。また、Ａｌ組成が高いほど、分極は強くなる。よって、ＡｌＧａＮバリアの上にＡｌ組成の高いＡｌＧａＮバリアを積むことで分極を強く、逆に、ＡｌＧａＮバリアの上にＡｌ組成の低いＡｌＧａＮバリアを積むことで分極を弱くすることができる。そこで、図４に示すように、ゲート電極８とドレイン電極７との間の、ＧａＮチャネル３上に、膜厚２３のバリア１（符号１４）を設ける。また、バリア１（符号１４）上に、膜厚２４のバリア２（符号１５）を設ける。バリア２（符号１５）は、Ａｌ組成の低いＡｌＧａＮバリアである。さらに、ドレイン電極７側の、バリア２（符号１５）上に、膜厚２５のバリア３（符号１６）を設ける。バリア３（符号１６）は、Ａｌ組成の高いＡｌＧａＮバリアである。このようにして、ゲート電極８側にはＡｌ組成の低いバリア２だけを設け、ドレイン電極７側には、バリア２の上に、Ａｌ組成の高いバリア３を設ける。これにより、ゲート電極８側では分極が弱く、ドレイン電極７側では分極が強くなる。
【００３５】
なお、分極の影響の強さは膜厚を薄くすることでも得られることを実施の形態１で述べた。このため、ゲート電極８側のバリア３は全てを除去する必要はなく、部分的に除去されていれば良い。しかしながら、ゲート電極８側のバリア３の全てを除去した場合には、最も大きな効果が得られる。
【００３６】
また、本実施の形態２においても、Ｒｓの低減のために、ゲート電極８とソース電極６との間のバリア層の構造を、ドレイン電極７側のバリア層の構造とおなじにした。すなわち、ゲート電極８とソース電極６との間のバリア層では、バリア１の上に、バリア２とバリア３とが順に積まれている。これにより、バリア層の膜厚が厚くなり、Ｒｓが低減できる。
【００３７】
図５、図６は、バリア１（符号１４）を、実施の形態１のＡｌＧａＮバリア９と同様に、Ａｌ組成０．２とし、膜厚２３を１０ｎｍとした構造において、バリア２（符号１５）の膜厚２４を変えた場合の計算結果を示す。なお、バリア２（符号１５）のＡｌ組成は、０（ＧａＮ）としている。また、バリア３は、図５では、Ａｌ組成が１（ＡｌＮ）で、膜厚２５が２ｎｍであり、図６では、Ａｌ組成が０．３で、膜厚２５が２０ｎｍである。図５、図６から、バリア２（符号１５）の膜厚２４が厚くなると、ＰＡＥが向上することがわかる。さらに、どの膜厚においても、細い実線で示す従来装置より、高いＰＡＥが得られており、本構造の有効性が示されている。
【００３８】
バリア２（符号１５）およびバリア３（符号１６）は、分極の強さを制御するために利用するだけで、電子が走行するＧａＮチャネル３とは離れている。このため、バリア２（符号１５）およびバリア３（符号１６）は結晶である必要はなく、多結晶や、アモルファスでも良い。また、バリア２（符号１５）およびバリア３（符号１６）は、分極の強さを制御できれば良いため、ＡｌＧａＮに限定する必要はなく、ＩｎＧａＮ、ＡｌＩｎＧａＮなど、Ｉｎ、Ｇａ、Ａｌ、Ｎから構成される材料であれば、いずれのものでもよい。
【００３９】
次に、本実施の形態２に係る半導体装置の製造方法について、図１６〜図１９を用いて説明する。
【００４０】
まず、ＭＯＣＶＤ、ＭＢＥなどの結晶成長法により、基板１上に、バッファ２、ＧａＮチャネル３、バリア１（符号１４）、バリア２（符号１５）、バリア３（符号１６）を順に結晶成長させる。但し、バリア２（符号１５）およびバリア３（符号１６）については結晶である必要はなく、多結晶や、アモルファスでも良い。このため、バリア２（符号１５）およびバリア３（符号１６）は、スパッタや、蒸着など、他の方法で形成しても良い。このとき、バリア１（符号１４）の膜厚２３と、バリア２（符号１５）の膜厚２４と、バリア３（符号１６）の膜厚２５との総和が、膜厚１３と同じになるように、バリア１〜３（符号１４〜１６）を形成する。次に、図１６に示すように、バリア３（符号１６）を除去する部分を開口するように、レジスト２１を形成する。こうして、バリア３（符号１６）を、プラズマや化学的なエッチングで選択的に除去した後に、レジスト２１を取り除くと、図１７に示す構造となる。次に、バリア２（符号１５）を除去する部分を開口するように、別のレジストを形成し、バリア２（符号１５）を、プラズマや化学的なエッチングで選択的に除去し、当該レジストを取り除くと、図１８に示すように、バリア２（符号１５）が選択的に除去される。このとき、バリア２（符号１５）とバリア３（符号１６）との距離の差が、距離４（符号１７）になるように、バリア２（符号１５）を選択的に除去する。次に、図１９に示すように、バリア２（符号１５）が除去された部分に、ゲート電極８を形成する。図１７および図１８のエッチングにおいて、塩素ガスに酸素やフッ素を含んだガスを添加することで、ＧａＮを含む低Ａｌ組成のＡｌＧａＮバリア（バリア２）を選択的に除去できる。また、図１６のエッチングにおいて、ＫＯＨを含んだ液により、ＡｌＮや高Ａｌ組成のＡｌＧａＮバリア（バリア３）を選択的に除去できる。この場合、光を照射しながらエッチングすることが有効である。また、結晶でなく、多結晶やアモルファスで構成されたバリア層の方がエッチングしやすい傾向にある。
【００４１】
以上のように、本実施の形態２においては、互いに異なる複数のＡｌ組成のバリア層（バリア１，２，３）を選択的に積層することで、ゲート電極８とドレイン電極７との間のバリア層のゲート電極８側の領域の膜厚２４を、ドレイン電極７側の領域の膜厚（２４＋２５）より薄くした。こうすることで、ゲート電極８側のバリア層の分極の大きさが、ドレイン電極７側より弱くなる。このように、本実施の形態においては、ゲート電極８とドレイン電極７との間のバリア層の膜厚を制御することで、ゲート電極８側では電子濃度を少なく、ドレイン電極７側では電子濃度を高くする。これにより、従来技術におけるＣｇｄとＲｄとの間のトレードオフの制限を無くすことができ、ＣｇｄとＲｄとを同時に低減することができる。また、膜厚を変えるだけでなく、ゲート電極８側にはＡｌ組成の低いバリア２を設け、ドレイン電極７側にはＡｌ組成の高いバリア３を設けるようにしたので、ゲート電極８側とドレイン電極７側とで、バリア層の分極の大きさの差がより明確になる。さらに、本実施の形態においては、ソース電極６とゲート電極８との間のバリア層の部分の膜厚（２４＋２５）を厚くして、Ｒｓを低減させた。これにより、Ｒｄ、Ｒｓ、Ｃｇｄの３つを同時に低減することができ、ＰＡＥを著しく向上でき、消費電力の低い半導体装置が実現できる。なお、利得やドレイン効率は周波数が増加すると減少する特性を持つため、ミリ波のように周波数が高い場合には、本実施の形態のこの構造が非常に有効である。また、本実施の形態２においては、複数のＡｌ組成を用いるようにしたので、選択エッチングが可能となり、プロセスの制御性が向上し、電気的特性が安定するという効果も得られる。
【００４２】
実施の形態３．
上述の実施の形態２では、バリア２（符号１５）を低Ａｌ組成、バリア３（符号１６）を高Ａｌ組成とした。本実施の形態３では、バリア２を高Ａｌ組成、バリア３を低Ａｌ組成にした例を示す。
【００４３】
図７は、本実施の形態３に係る半導体装置の構成を示した断面図である。図７において、１８は、バリア１（符号１４）以上のＡｌ組成を持つＡｌＧａＮバリア（以下、バリア２とする）、１９は、バリア２（符号１８）よりＡｌ組成の低いＡｌＧａＮバリア（以下、バリア３とする）、２０は、バリア３（符号１９）の距離５である。また、２６は、バリア２（符号１８）の膜厚であり、２７は、バリア３（符号１９）の膜厚である。本実施の形態では、ゲート電極８とドレイン電極７との間において、バリア１（符号１４）上に、バリア２（符号１８）が設けられ、さらに、ゲート電極８側の領域では、バリア２（符号１８）上に、バリア３（符号１９）が設けられている。他の構成については、実施の形態１または２と同じであるため、同一符号により示し、説明は省略する。なお、本実施の形態３においても、実施の形態１および２と同様に、ソース電極６とゲート電極８との間のバリア構造は、ドレイン電極７側の領域と同じバリア構造になっている。また、距離５（符号２０）は、図１の距離１（符号１０）と略々同じ距離になっている。また、膜厚２３，２６，２７の総和は、膜厚１３と略々同じになる。
【００４４】
本実施の形態３では、高Ａｌ組成のＡｌＧａＮバリアであるバリア２（符号１８）をバリア１（符号１４）の上に積むため、ゲート電極８とドレイン電極７との間のゲート電極８側にだけ、分極強さを弱めるための低Ａｌ組成のバリア３（符号１９）をバリア２（符号１８）上に積んでいる。これにより、本実施の形態３においても、ゲート電極８側のバリア層の分極の大きさが、ドレイン電極７側より弱くなる。従って、ゲート電極８側では電子濃度が少なくなってＣｇｄが低減され、ドレイン電極７側では電子濃度が高くなってＲｄが低減される。さらに、本実施の形態３においても、実施の形態１および２と同様に、ソース電極６とゲート電極８との間のバリア構造を、ドレイン電極７側と同じにして、Ｒｓを低減している。
【００４５】
図８、図９に、本実施の形態３の構造で、利得、ドレイン効率、ＰＡＥを計算した結果を示す。図８、図９は、バリア１（符号１４）を、実施の形態１のＡｌＧａＮバリア９と同様に、Ａｌ組成を０．２とし、膜厚２３を１０ｎｍとした構造において、バリア２（符号１８）の膜厚２６を変えた場合の計算結果を示す。図８では、バリア２（符号１８）のＡｌ組成を１（ＡｌＮ）とし、バリア３（符号１９）の膜厚２７を２ｎｍとした。また、図９では、バリア２（符号１８）のＡｌ組成を０．３とし、バリア３（符号１９）の膜厚２７を３ｎｍとした。なお、図８、図９ともに、バリア３のＡｌ組成は０（ＧａＮ）である。図８、図９から、バリア２（符号１８）の膜厚２６が薄くなると、ＰＡＥは向上することがわかる。図８でバリア２（符号１８）の膜厚２６が８ｎｍ以下、図９でバリア２（符号１８）の膜厚２６が４２ｎｍ以下において、従来のＰＡＥを超える値が得られており、本実施の形態３の効果が実証された。図８、図９から、バリア２（符号１８）の膜厚２６は、１０〜４０ｎｍ以下が望ましいことがわかる。
【００４６】
図１０は、バリア１（符号１４）のＡｌ組成および膜厚を、図８、図９と同じにし、バリア２（符号１８）のＡｌ組成を０．３、膜厚２６を３０ｎｍとして、バリア３（符号１９）の膜厚２７を変化させた場合の計算結果を示す。バリア３のＡｌ組成は、０（ＧａＮ）とする。図１０から、バリア３（符号１９）の膜厚１９は、１ｎｍ以上あれば、従来例より高いＰＡＥが実現できることがわかる。
【００４７】
なお、図８〜図１０においては、ゲート電極８とｎ＋領域５との間の距離３（符号２２）を３μｍ、ゲート電極８側の距離５（符号２０）を１μｍとして計算した。
【００４８】
図１１では、バリア２（符号１８）のＡｌ組成を０．３とし、膜厚２６を２ｎｍとし、バリア３（符号１９）のＡｌ組成を０とし、膜厚２７を３ｎｍに固定して、ゲート電極８側の距離５（符号２０）を変えて計算した結果を示す。図１１から、距離５（符号２０）が０．０７μｍ以上あれば、従来例より高いＰＡＥが得られていることがわかる。また、距離５（符号２０）の値（０．０７μｍ）は、ゲート電極８とｎ＋領域５との間の距離３（符号２２）の３μｍに比べて、非常に小さいため、Ｃｇｄ低減のために形成した距離５(符号２０）の部分がほとんどＲｄに影響ないと考えられる。このことは、上記の実施の形態１および２でも同様のことが言える。
【００４９】
次に、図２０〜２３を用いて、本実施の形態３の製造方法について述べる。当該製造方法は、実施の形態２（図１６〜１９）と同様の方法で実施できる。すなわち、まず、ＭＯＣＶＤ、ＭＢＥなどの結晶成長法により、基板１上に、バッファ２、ＧａＮチャネル３、バリア１（符号１４）、バリア２（符号１８）、バリア３（符号１９）を順に結晶成長させる。バリア２（符号１８）およびバリア３（符号１９）については結晶である必要はなく、多結晶や、アモルファスでも良い。このため、バリア２（符号１８）およびバリア３（符号１９）は、スパッタや、蒸着など、他の方法で形成しても良い。このとき、バリア１（符号１４）の膜厚２３と、バリア２（符号１８）の膜厚２６と、バリア３（符号１９）の膜厚２７との総和が、膜厚１３と同じになるように、形成する。次に、図２０に示すように、バリア３（符号１９）を除去する部分を開口するように、レジスト２１を形成する。こうして、バリア３（符号１９）を、プラズマや化学的なエッチングで選択的に除去すると、図２１に示す構造となる。このとき、バリア３（符号１９）上に形成するレジスト２１の幅を、距離５（符号２０）と同じにして、エッチングを行う。次に、レジスト２１を取り除いた後に、写真製版、リフトオフを使い、ｎ＋領域５、ソース電極６、ドレイン電極７を形成する。また、バリア２（符号１８）を除去する部分を開口するように、別のレジストを形成し、バリア２（符号１８）を、プラズマや化学的なエッチングで選択的に除去する。エッチング後に、当該レジストを取り除くと、図２２に示すように、バリア２（符号１８）が選択的に除去されている。次に、図２３に示すように、バリア２（符号１８）が除去された部分に、ゲート電極８を形成する。図２２のエッチングにおいて、塩素ガスに酸素やフッ素を含んだガスを添加することで、ＧａＮを含む低Ａｌ組成のＡｌＧａＮ（バリア２）を選択的に除去できる。また、図２０のエッチングにおいて、ＫＯＨを含んだ液によりＡｌＮや高Ａｌ組成のＡｌＧａＮ（バリア３）を選択的に除去できる。この場合、光を照射しながらエッチングすることが有効である。また、結晶でなく、多結晶やアモルファスの方がエッチングしやすい傾向にある。
【００５０】
また、本実施の形態３では、図２４〜２７に示すように、バリア１９を必要な部分以外を除去して（図２４）、ソース電極６、ドレイン電極７を形成する（図２５）ことが可能である。すなわち、図２４に示すように、ＭＯＣＶＤ、ＭＢＥなどの結晶成長法により、基板１上に、バッファ２、ＧａＮチャネル３、バリア１（符号１４）、バリア２（符号１８）、バリア３（符号１９）を順に結晶成長させる。次に、バリア３（符号１９）上にレジストを形成して、エッチングにより、図２４に示すように、一部分だけを残してバリア３（符号１９）を除去し、当該レジストを取り除く。エッチングにより除去されなかったバリア１９の当該一部分の幅は、距離５（符号２０）となっている。次に、図２５に示すように、写真製版、リフトオフを使い、ｎ＋領域５、ソース電極６、ドレイン電極７を形成する。次に、バリア２（符号１８）上に別のレジストを形成し、エッチングにより、図２６に示すように、バリア２（符号１８）の一部分を除去し、当該レジストを取り除く。次に、バリア２（符号１８）が除去された部分に、図２７に示すように、ゲート電極８を形成する。このようにすることで、ソース電極６およびドレイン電極７の下の電子濃度も増やすことができ、オーミック性の特性を得ることが容易くなる。なお、図２５〜２７には、ｎ＋領域５を示したが、これを形成しなくても正常なＧａＮ ＨＥＭＴの動作は可能となる。
【００５１】
以上のように、本実施の形態３においては、互いに異なる複数のＡｌ組成のバリア層（バリア１，２，３）を選択的に積層し、ゲート電極８側においては、高Ａｌ組成のバリア２（符号１８）上に、低Ａｌ組成のバリア３（符号１９）を設け、ドレイン電極７側では、高Ａｌ組成のバリア２（符号１８）のみを設ける構成にした。これにより、ゲート電極８側のバリア層の分極の大きさが、ドレイン電極７側より弱くなる。このように、本実施の形態３においては、ゲート電極８とドレイン電極７との間のバリア層の膜厚および組成を制御することで、ゲート電極８側では電子濃度を少なく、ドレイン電極７側では電子濃度を高くする。これにより、従来技術におけるＣｇｄとＲｄとの間のトレードオフの制限を無くすことができ、ＣｇｄとＲｄとを同時に低減することができる。さらに、本実施の形態３においては、ソース電極６とゲート電極８との間のバリア層の構造を、ドレイン電極７側のバリア層の構造と同じにして、Ｒｓを低減させた。これにより、Ｒｄ、Ｒｓ、Ｃｇｄの３つを同時に低減することができ、ＰＡＥを著しく向上でき、消費電力の低い半導体装置が実現できる。なお、利得やドレイン効率は周波数が増加すると減少する特性を持つため、ミリ波のように周波数が高い場合には、本実施の形態のこの構造が非常に有効である。
【００５２】
なお、上述した実施の形態１〜３においては、ゲート電極８の形状を矩形とした例について述べた。しかしながら、これに限定されるものではなく、ゲート電極８は、ゲート抵抗を低減するためのＴ型としてもよく、その場合においても、本発明の効果は得られる。また、電界緩和のようなフィールドプレートも、ゲート電極８として適用可能である。
【符号の説明】
【００５３】
１  基板、２  バッファ、３  ＧａＮチャネル、５  ｎ＋領域、６  ソース電極、７  ドレイン電極、８  ゲート電極、９  ＡｌＧａＮバリア、１０  距離１、１１  距離２、１２  膜厚、１３  膜厚、１４  バリア１、１５  バリア２、１６  バリア３、１７  距離、１８  バリア２、１９  バリア３、２０  距離５、２１  レジスト、２２  距離３、２３  膜厚、２４  膜厚、２５  膜厚、２６  膜厚、２７  膜厚。
【図１】
0005506919.tif 000005
【図２】
0005506919.tif 000006
【図３】
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【図４】
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【図５】
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【図６】
0005506919.tif 000010
【図７】
0005506919.tif 000011
【図８】
0005506919.tif 000012
【図９】
0005506919.tif 000013
【図１０】
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【図１１】
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【図１２】
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【図１３】
0005506919.tif 000017
【図１４】
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【図１５】
0005506919.tif 000019
【図１６】
0005506919.tif 000020
【図１７】
0005506919.tif 000021
【図１８】
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【図１９】
0005506919.tif 000023
【図２０】
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【図２１】
0005506919.tif 000025
【図２２】
0005506919.tif 000026
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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