(57)【特許請求の範囲】
【請求項１】
一つの受信されたシーケンスと一つの基準プルアンブルとに基づいて、周波数ドメインにおける差動位相相関を実行するステップと、
前記差動位相相関の結果に基づいて、整数周波数オフセットを検出するステップとを備え、
前記差動位相相関を実行するステップは、
前記受信されたシーケンスに基づいて差動位相シーケンスを発生するステップと、
基準プリアンブルに基づいて差動位相基準プリアンブルを発生するステップと、
前記差動位相シーケンスと前記差動位相基準プリアンブルとに基づいて周波数ドメイン相関を計算するステップとを備え、
差動位相シーケンスを発生するステップは、
前記受信されたシーケンスを遅延するステップと、
前記受信されたシーケンスに対して共役オペレーションを実行するステップと、
前記遅延された受信されたシーケンスと前記共役後の受信されたシーケンスとに基づく複素乗算を実行するステップとを備え、
差動位相基準プリアンブルを発生するステップは、
前記基準プリアンブルを遅延するステップと、
前記遅延された基準プリアンブルと前記基準プリアンブルとに基づく実乗算を実行するステップとを備え、
前記周波数ドメイン相関を計算するステップは、
切捨てられた差動位相シーケンスと前記差動位相基準プリアンブルとに基づく複素乗算を実行するステップと、
相関長によって、複素乗算結果に対して複素アキュムレーションを実行するステップとを備えることを特徴とする整数周波数オフセット推定のための方法。
【請求項２】
前記整数周波数オフセットを検出するステップは、
切捨てられた差動位相シーケンスと差動位相基準プリアンブルとに基づいて、適当な閾値を取得するステップと、
前記差動位相相関の最大結果のピークポジションを位置づけるステップと、
前記ピークポジションのオフセットを除去するステップとを備えることを特徴とする請求項１に記載の方法。
【請求項３】
前記ピークポジションのオフセットは、基準プリアンブルの左側のガードバンドサブキャリアの数であることを特徴とする請求項２に記載の方法。
【請求項４】
前記受信されたシーケンスは周期的に繰返されることを特徴とする請求項１に記載の方法
【請求項５】
前記受信されたシーケンスは、ＩＥＥＥ８０２．１６e仕様に基づく直交周波数分割多
元接続の無線通信システムからのものであることを特徴とする請求項１に記載の方法。
【請求項６】
一つの受信されたシーケンスと一つの基準プルアンブルとに基づいて、周波数ドメインにおける差動位相相関を実行するように構成された差動位相相関器と、
前記差動位相相関の結果に基づいて、整数周波数オフセットを検出するピーク検出器とを備え、
前記差動位相相関器は、
前記受信されたシーケンスに基づいて差動位相シーケンスを発生するように構成された第１の差動位相発生器と、
基準プリアンブルに基づいて差動位相基準プリアンブルを発生するように構成された第２の差動位相発生器と、
前記差動位相シーケンスと前記差動位相基準プリアンブルとに基づいて周波数ドメインにおける相関を計算するように構成された周波数ドメイン相関器とを備え、
前記第１の差動位相発生器は、
前記受信されたシーケンスを遅延するように構成された遅延デバイスと、
前記受信されたシーケンスに対して共役オペレーションを実行するように構成された共役オペレータと、
前記遅延された受信されたシーケンスと前記共役後の受信されたシーケンスとに基づく複素乗算を実行するように構成された乗算器とを備え、
前記第２の差動位相発生器は、
前記基準プリアンブルを遅延するように構成された遅延デバイスと、
前記遅延された基準プリアンブルと前記基準プリアンブルとに基づく実乗算を実行するように構成された乗算器とを備え、
前記周波数ドメイン相関器は、
切捨てられた受信された差動位相シーケンスに前記差動位相基準プリアンブルを掛けるように構成された簡略化された複素乗算器と、
複素乗算結果の加算を実行するように構成された複素アキュムレータとを備えることを特徴とする整数周波数オフセット推定のための装置。
【請求項７】
前記ピーク検出器は、
前記差動位相相関の結果と所定の閾値とを比較し、且つ前記差動位相相関の結果が前記所定の閾値より大きい場合、前記差動位相相関の結果のピークポジションを出力するように構成された比較器と、
前記ピークポジションから前記ピークポジションのオフセットを除去し、前記整数周波数オフセットを出力するように構成された減算器とを備えることを特徴とする請求項６に記載の装置。
【請求項８】
前記閾値は、信号対雑音比に関連付けられていることを特徴とする請求項７に記載の装置。
【請求項９】
前記ピークポジションのオフセットは、基準プリアンブルの左側のガードバンドサブキャリアの数であることを特徴とする請求項７に記載の装置。
【請求項１０】
前記受信されたシーケンスは周期的に繰返されることを特徴とする請求項６に記載の
装置
【請求項１１】
前記受信されたシーケンスは、ＩＥＥＥ８０２．１６e仕様に基づく直交周波数分割多
元接続の無線通信システムからのものであることを特徴とする請求項６に記載の装置。
【請求項１２】
直接に時間ドメイン相関の位相に基づいて、分数キャリア周波数オフセットを推定するように構成された分数周波数オフセット推定のための装置と、
前記分数周波数オフセット推定のための装置と結合する整数周波数オフセット推定のための装置とを備える受信機であって、
前記整数周波数オフセット推定のための装置は、
一つの受信されたシーケンスと一つの基準プルアンブルとに基づいて、周波数ドメインにおける差動位相相関を実行するように構成された差動位相相関器と、
前記差動位相相関の結果に基づいて、前記整数周波数オフセットを検出するピーク検出器とを備え、
前記差動位相相関器は、
前記受信されたシーケンスに基づいて差動位相シーケンスを発生するように構成された第１の差動位相発生器と、
基準プリアンブルに基づいて差動位相基準プリアンブルを発生するように構成された第２の差動位相発生器と、
前記差動位相シーケンスと前記差動位相基準プリアンブルとの間の相互相関を計算するように構成された周波数ドメイン相関器とを備え、
前記第１の差動位相発生器は、
前記受信されたシーケンスを遅延するように構成された遅延デバイスと、
前記受信されたシーケンスに対して共役オペレーションを実行するように構成された共役オペレータと、
前記遅延された受信されたシーケンスと前記共役後の受信されたシーケンスとに基づく複素乗算を実行するように構成された乗算器とを備え、
前記第２の差動位相発生器は、
前記基準プリアンブルを遅延するように構成された遅延デバイスと、
前記遅延された基準プリアンブルと前記基準プリアンブルとに基づく実乗算を実行するように構成された乗算器とを備え、
前記周波数ドメイン相関器は、
切捨てられた受信された差動位相シーケンスに前記差動位相基準プリアンブルを掛けるように構成された簡略化された複素乗算器と、
複素乗算結果の加算を実行するように構成された複素アキュムレータとを備えることを特徴とする受信機。
【請求項１３】
前記ピーク検出器は、
前記差動位相相関の結果と所定の閾値とを比較し、且つ前記差動位相相関の結果が前記所定の閾値より大きい場合、前記差動位相相関の結果のピークポジションを出力するように構成された比較器と、
前記ピークポジションから前記ピークポジションのオフセットを除去し、前記整数周波数オフセットを出力するように構成された減算器と、
を備えることを特徴とする請求項１２に記載の受信機。
【請求項１４】
前記受信されたシーケンスは、ＩＥＥＥ８０２．１６e仕様に基づく直交周波数分割多
元接続の無線通信システムからのものであることを特徴とする請求項１２に記載の受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直交周波数分割多元接続（ＯＦＤＭＡ）無線通信に関し、より具体的にはＯＦＤＭＡ無線通信用の、特にワイマックス(ＷｉＭＡＸ:Worldwide Interoperability for Microwave Access）システムにおける整数キャリア周波数オフセット（ＩＣＦＯ）推定に関する。
【背景技術】
【０００２】
直交周波数分割多重（ＯＦＤＭ）は、有望な技術として、無線通信システムに広く用いられ、入力されたハイレートのデータストリームを複数のローレートのサブストリームに分散することにより、周波数選択性チャネルを周波数フラットサブチャネルの集合に変換する。周波数割り当ての効率を高めるためには、利用可能となるサブキャリアを、同時伝送のために特定の複数ユーザに割り当てる相互に排他的なクラスタに分割することにより、複数のユーザが同じチャネルをアクセスすることが可能となる直交周波数分割多元接続（ＯＦＤＭＡ）の技術が提案された。サブキャリアの直交性は複数のアクセスの干渉に対する本質的な保護を確保し、動的なサブキャリア割り当てのストラテジーの採用はリソース管理の柔軟性が高いシステムを提供する。ＯＦＤＭＡは、次世代のブロードバンド無線ネットワーク用の有望な候補として、無線メトロポリタンエリアネットワーク用のＩＥＥＥ８０２．１６の一部となる。
【０００３】
ＯＦＤＭＡは、入力信号と信号復調用の局部基準との間のタイミングエラー及びキャリア周波数オフセット（ＣＦＯ）に非常に敏感である。タイムエラーは、ＦＦＴウィンドウに影響し、シンボル間干渉（ＩＳＩ）を発生させる。キャリア周波数オフセットの不正確な補償は、サブキャリア間の直交性を壊し、キャリア間干渉（ＩＣＩ）を発生させる。一般的には、キャリア周波数オフセットは、分数キャリア周波数オフセット（ＦＣＦＯ）と整数キャリア周波数オフセット（ＩＣＦＯ）という二つの部分に分けられる。ＦＣＦＯは、サブキャリア間の直交性を壊し、ＩＣＦＯは、複数のサブキャリア周波数間隔という周波数偏移を引き起こす。
【０００４】
ＯＦＤＭＡシステムにおいて、ＩＣＦＯは、粗周波数オフセットであり、周波数ドメインにおける原始スペクトル上のサブキャリア偏移の数を示す。ＩＣＦＯ補償がなければ、ＯＦＤＭＡ受信機の後処理デコーダにおいて、５０パーセントのビット誤り率がある。したがって、ＩＣＦＯ推定は下りリンク受信機における同期プロセスの重要な部分である。
【０００５】
キャリア周波数オフセット推定のためのアルゴリズムは複数の種類がある。しかしながら、ほとんどのアルゴリズムはＦＣＦＯ推定用である。一般的には、ＦＣＦＯは時間ドメイン相関で推定されるが、ＩＣＦＯは周波数ドメインにおいて推定される。
【０００６】
一つの公知の方法は、T.M.SchmidlとD.C.Coxの“ＯＦＤＭ用の確実な周波数及び時間同期”（IEEE Trans.Commun.,vol.45,no.12,pp.1613-1621,1997年12月）に公開されている。この方法において、粗推定のために二つの連続するＯＦＤＭシンボルの間にサブキャリアの相関が実行される。さらに、相関は所定の推定領域における全ての可能整数周波数オフセットに対して行わなければならない。その結果、当該方法は、計算複雑度を引き起こし、実際の応用に利用できない。
【０００７】
一つの改善された方法は、Bo-Seok SeoとSu-Chang Kimの「差動変調されたサブキャリアによるＯＦＤＭシステム用の高速粗周波数オフセット推定」（消費者用電子機器に関するＩＥＥＥ会報(IEEE Transactions on Consumer Electronics),Vol.48,No.4,pp.1075-1081,2002年11月）に公開されている。その方法は、一つのＯＦＤＭシンボルにおける隣接するサブキャリアの位相差により相関を行い、整数周波数オフセットは、二つの連続するシンボルの間の相関位相差から取得される。しかし、ＯＦＤＭＡＷｉＭＡＸシステムにおいて、プリアンブルは一つのシンボルのみを有し、且つ固定差動変調の特性を示していない。したがって、前述方法は、一つのシンボルにおけるＩＣＦＯを直接に且つ迅速に推定することができない。
【０００８】
また、シンボルにおけるブーストパワーを有するパイロットの固定ポジションを検出する、もう一つの技術が提案されている。しかしながら、当該技術は、低い信号対雑音比（ＳＮＲ）の状況下ではあまり役に立たない。さらに、周波数ドメインにおける位相回転による不正確な時間推定も、周波数オフセット推定をより困難にさせる。
【発明の概要】
【課題を解決するための手段】
【０００９】
本発明は、整数キャリア周波数オフセット推定のための装置と方法、及びその受信機を提供する。整数周波数オフセットは、受信されたトーンの差動位相シーケンスと基準プリアンブルとの間の周波数ドメイン相関により推定される。周波数ドメインシーケンスとそれの遅延されたシーケンスとに基づく共役乗算により、差動位相シーケンスはタイミングオフセットによる位相回転を除去し、推定をより確実にさせる。整数周波数オフセットは、差動位相相関のピークポジションを検出することにより取得される。
【００１０】
これにより、本発明は、一つのＯＦＤＭシンボルによりＩＣＦＯを推定することを可能にし、簡単な方法でＩＣＦＯ検出を容易にする。また、本発明によると、整数周波数オフセット推定の性能は、ハイノイズと時間-変動のフェーディングチャネルにおいてより確実になるとともに、ハードウエアの複雑度が低減される。
【００１１】
本発明の一つの実施形態において、整数周波数オフセット推定のための方法が提供される。前記方法は、一つの受信されたシーケンスと一つの基準プリアンブルとに基づいて、周波数ドメインにおける差動位相相関を実行するステップと、前記差動位相相関の結果に基づいて、整数周波数オフセットを検出するステップとを備える。一つの受信されたシーケンスと一つの基準プリアンブルとに基づく前記差動位相相関は、前記受信されたシーケンスの共役されたシーケンスとそれの遅延されたシーケンスとに基づく複素乗算を実行すること、前記基準プリアンブルシーケンスとそれの遅延されたシーケンスとに基づく実乗算を実行すること、前記二つの乗算の結果の間の相互相関を計算することにより実行される。
【００１２】
本発明のそのほかの実施形態において、整数周波数オフセット推定のための装置が提供される。前記装置は、一つの受信されたシーケンスと一つの基準プリアンブルとに基づいて、周波数ドメインにおける差動位相相関を実行するように構成された差動位相相関器と、前記差動位相相関の結果に基づいて、整数周波数オフセットを検出するように構成されたピーク検出器とを備える。
【００１３】
本発明のさらにそのほかの実施形態において、ＯＦＤＭＡ受信機が提供される。前記装置は、直接に時間ドメイン相関の位相に基づいて、分数キャリア周波数オフセットを推定するように構成された分数キャリア周波数オフセット推定のための装置と、前記分数キャリア周波数オフセット推定のための装置と結合する整数キャリア周波数オフセット推定のための装置とを備える。前記整数キャリア周波数オフセット推定のための装置は、一つの受信されたシーケンスと一つの基準プリアンブルとに基づいて、周波数ドメインにおける差動位相相関を実行するように構成された差動位相相関器と、前記差動位相相関の結果に基づいて、整数周波数オフセットを検出するように構成されたピーク検出器とを備える。
【００１４】
図面の中で、各々の図面に記載された同一又は近似的に同一の部分は同じ符号で示す。明瞭にするために、各図面には全ての部分を記したものではない。
【図面の簡単な説明】
【００１５】
【図１】ＯＦＤＭＡ受信機における同期モジュールのブロック図を示す。
【図２】周波数ドメインにおける１０２４個のサブキャリアを有するＯＦＤＭＡプリアンブルをプロットした図を示す。
【図３】本発明の一つの実施形態に係る整数周波数オフセット推定のための装置のブロック図を示す。
【図４】本発明の一つの実施形態に係る差動位相相関器のブロック図を示す。
【図５】本発明の一つの実施形態に係る簡略化された実乗算器の図を示す。
【図６】本発明の一つの実施形態に係る差動位相相関器におけるピーク検出器の図を示す。
【図７】差動位相相関の結果をプロットした図を示す。
【図８】異なるチャネルにおけるＩＣＦＯ検出の失敗率をプロットした図を示す。
【図９】残留タイミングオフセットに対するＩＣＦＯ検出の失敗率をプロットした図を示す。
【発明を実施するための形態】
【００１６】
本発明の実施形態に係る目的、技術手段、利点は、添付の図面と関連して理解されるこの実施形態の次の説明によって、より明白となる。
【００１７】
図１は、ＯＦＤＭＡ受信機における同期モジュールのブロック図を示す。一般的には、ＯＦＤＭＡ受信機は、時間推定モジュール１００と、ＦＣＦＯ推定モジュール１０１と、周波数訂正モジュール１０２と、サイクリックプリフィックス除去モジュール１０３と、ＩＣＦＯ推定モジュール１０５と、ＦＦＴプロセッサ１０４と、チャネル等化器１０６とを備える。ＯＦＤＭＡ受信機は、さらに後処理装置例えばデマッパ、復調部又はデコーダを備えてもよいが、それらは常用手段なので此処で示していない。時間推定モジュール１００とＦＣＦＯ推定モジュール１０１において行われたプロセスは、最初に同期モジュールにおいて処理され、つまり受信された時間ドメインにおけるシンボルシーケンス１１０によって時間ドメインにおいて同時に処理される。時間推定モジュール１００は、時間ドメイン相関によりシンボルの境界を位置づけるように構成される。ＦＣＦＯ推定モジュール１０１は、直接に時間ドメイン相関の位相に基づいて、分数キャリア周波数オフセットを推定するように構成される。周波数訂正ユニット１０２は、時間ドメインにおけるＯＦＤＭＡシンボルの周波数オフセットを補償する。サイクリックプリフィックス除去モジュール１０３でサイクリックプリフィックスサンプルを除去した後、高速フーリエ変換（ＦＦＴ）ウィンドウの中のサンプリングシーケンスは、ＦＦＴプロセッサ１０４により周波数ドメインにおけるＯＦＤＭＡサブキャリアシーケンスに変換される。ＩＣＦＯ推定モジュール１０５は、周波数ドメイン相関を行うことにより整数キャリア周波数オフセットを推定するように構成される。チャネル等化器１０６は、シンボル間干渉をできるだけ低減することにより、訂正決定の確率を最大化にする。
【００１８】
プリアンブルは、ＷｉＭＡＸＯＦＤＭＡフレームにおいてデータトーンにわたって典型的に９ｄＢブーストパワーを有する特別なシンボルである。最高のパワーと良好な相関特性を有するので、時間又は周波数オフセットを検出するために選ばれるのは自然である。
【００１９】
図２は、１０２４個のサブキャリアを有するプリアンブルの図を示す。スペクトルの左側と右側に８６個のガードバンドサブキャリアがあり、そのほかのサブキャリアは３個のサブキャリア毎に特定の疑似ノイズ（ＰＮ）コードでＢＰＳＫにより変調される。各サブキャリアの一般的な変調されたシーケンスは、数式（１）で得られる。
【００２０】
【数１】
0005477481.tif 000002
【００２１】
数式（１）において、mはサブキャリアインデックスであり、Ｎはスペクトルにおけるサブキャリアの合計数であり、ＦＦＴサイズに等しい。Ｇｌはスペクトルの左側のガードバンドサブキャリアの数であり、Ｇｒは右側のガードバンドサブキャリアの数である。Ｎは１０２４である場合、ＧｌとＧｒは８６に等しい。ｑは疑似ノイズコード用のランニングインデックスであり、ｎはインデックスが0…2であるプリアンブルキャリアセットの数である。
【００２２】
もし時間同期は完璧に実行され、且つ受信されたシンボルシーケンス１１０はＦＦＴの後で周波数ドメインシーケンスに変換されれば、ＩＣＦＯは数式（２）で示す周波数ドメイン相関に基づいて直接に推定されることができる。
【００２３】
【数２】
0005477481.tif 000003
【００２４】
数式（２）において、Ｙ（ｍ）は受信された第ｍサブキャリアのシーケンスを示し、Ｃ（ｋ）は周波数ドメインにおける第ｋサブキャリアの基準プリアンブルシーケンスを示し、ここで基準プリアンブルインデックスはセルラシステムにおける常用のセルサーチプロセスにより取得され、(.)*は複素共役オペレーションを示す。よって、Ｒ（ｍ）の最大ポジションは、ＩＣＦＯを表すことに用いられる。
【００２５】
実際の応用において、タイミングオフセット又はサンプリングタイムエラーは、完全に補償できないことにより、周波数ドメインにおける受信されたシーケンスに対して位相回転を引き起こす。分数周波数オフセットはＦＦＴの前に時間ドメインにおいて補償されたので、各サブキャリアの周波数ドメインシーケンスは以下のように示す。
【００２６】
【数３】
0005477481.tif 000004
【００２７】
図３は、本発明の一つの実施形態に係る図１に示すＩＣＦＯ推定モジュールの図を示す。整数周波数オフセット推定のための装置ともいうＩＣＦＯ推定モジュールは、差動位相相関器３００とピーク検出器３０４とを備える。差動位相相関器３００は、第１の差動位相発生器３０１と、第２の差動位相発生器３０２と、周波数ドメイン相関器３０３とを備える。第１の差動位相発生器３０１は、周波数ドメインにおける受信されたシンボルのシーケンスに基づいて、差動位相シーケンスを発生する。第２の差動位相発生器３０２は、局部で発生された基準プリアンブルに基づいて、差動位相基準プリアンブルを発生する。周波数ドメイン相関器３０３は、差動位相シーケンスと差動位相基準プリアンブルとに基づいて、周波数ドメインにおける相互相関を計算するためである。周波数ドメイン相関器３０３は、異なるサブキャリアインデックスによって、異なる位相回転係数を消去することにより、残留タイミングオフセットの問題を解決することができる。ピーク検出器３０４は、ＩＣＦＯ値を示す最大相関結果の最大ポジションを捜すためである。
【００２８】
これにより、常用の従来技術は、ＩＣＦＯを推定するには二つのシンボルが必要であるが、第１の差動位相発生器３０１および第２の差動位相発生器３０２の使用とそれらの相関により、本発明において一つのＯＦＤＭシンボルを用いてＩＣＦＯを推定することを可能にする。
【００２９】
受信されたシーケンス３１０に基づく第１の差動位相発生器３０１からの出力は、数式（４）で示す。
【００３０】
【数４】
0005477481.tif 000005
【００３１】
ここで、ｄは差動距離であり、ＷｉＭＡＸシステムにおいて３に等しい。
同様に、基準プリアンブル３２０用の第２の差動位相発生器３０２は数式（５）で示す。
【００３２】
【数５】
0005477481.tif 000006
【００３３】
差動位相を有する受信されたシーケンス３１０と基準プリアンブル３２０とに基づいて実行した相関器３０３は、数式（６）で示す。
【００３４】
【数６】
0005477481.tif 000007
【００３５】
Ｙｄ（ｍ）は数式（７）に示すように展開される。
【００３６】
【数７】
0005477481.tif 000008
【００３７】
Ｗ（ｍ）とＣ（ｍ）の統計平均はゼロであるので、数式（６）における相関結果は、近似的には数式（８）で示す。
【００３８】
【数８】
0005477481.tif 000009
【００３９】
数式（１）によると、数式（６）はさらに、
【００４０】
【数９】
0005477481.tif 000010
【００４１】
図４は、本発明の一つの実施形態に係る、図３に示す差動位相相関器３００の図を示す。差動位相相関器３００は、二つの差動位相発生器３０１、３０２と、周波数ドメイン相関器３００とを有する。
【００４２】
第１の差動位相発生器３０１は、遅延デバイス４００と、複素共役オペレータ４０１と、複素乗算器４０２とを有する。基準プリアンブルの共役はプリアンブル自身であるので、第２の差動位相発生器３０２の構成は、遅延デバイス４０３と実乗算器４０４とを有するように簡略化されてもよい。
【００４３】
図４において、遅延デバイス４００および４０３は受信されたシーケンスと基準プリアンブルを遅延し、ｄサブキャリアという遅延距離を生成する。共役オペレータ４０１は、受信されたシーケンスに対して共役オペレーションを実行する。乗算器４０２は、遅延されたシーケンスと共役シーケンスとに基づく複素乗算を実行し、固定差動位相を発生する。乗算器４０４は遅延された基準プリアンブルと基準プリアンブルに基づく実複素乗算を実行する。
【００４４】
なお、第２の差動位相発生器３０２は、第１の差動位相発生器３０１と同じ配置を使用してもよい。基準プリアンブルは二位相偏移変調（ＢＰＳＫ）方式で変調された場合、第２の差動位相発生器３０２用の乗算器は、簡単に実乗算を実行してもよい。且つ、第１の差動位相発生器３０１用の複素共役オペレータは、第２の差動位相発生器３０２用の基準プリアンブルに影響しない。
【００４５】
周波数ドメイン相関器３０３は、Ｌ個の複素乗算器４０５と、アキュムレータ４０６と、絶対オペレータ４０７とを備える。アキュムレータ４０６は全てのＬ個の乗算出力を加算し、絶対オペレータ４０７は相関結果の大きさを生成する。便宜上、複素数ｙに対する絶対オペレーションを以下の形式と取り替えてもよい。
【００４６】
【数１０】
0005477481.tif 000011
【００４７】
相関器３０３において、複素乗算器４０５は、ほとんどのオペレーションを含み、ここで複素乗算器の合計数はＬである。公知のように、一つの複素乗算器は、四つの実乗算器と二つの加算器とから構成される。乗算器のデータ幅を最小限にすれば、乗算器のオペレーションを大きく低減することができる。本発明において、受信されたシーケンスは、二つの最も有効なビットのみが相関オペレーションに参加するように切捨てられ、且つＬが小さすぎなければ、その相関の性能は少しだけ劣化する。切捨てられたシーケンスの第１のビットは符号ビットであり、第２のビットは、０と１を区別するために用いられている。さらに、図５に示すように、実乗算器の機能を、同等な組み合わせロジックと取り替える。これにより、相関器３０３におけるハードウエア複雑度は、常用の１０-ビット量子化入力と比べて９０パーセント以上低減される。
【００４８】
本発明における差動相関のメカニズムによると、整数周波数オフセット推定は、簡単なピーク検出器で実現することができる。図６は、本発明の一つの実施形態に係る、図３に示すピーク検出器３０４のブロック図を示す。ピーク検出器３０４は、比較器６００と減算器６０２とを備える。
【００４９】
比較器６００は、相関結果と所定の閾値ＴＨ６０１とを比較し、最大ポジションｋ０における最大値を取得する。半値全幅は非常に狭い（サブキャリアの間隔以内）ので、最大ポジションは、相関結果がＴＨ６０１より大きいところに出現する。一つの実施形態において、閾値ＴＨ６０１は、切捨てられた受信されたシーケンスとプリアンブルにおけるＰＮコードとの原因で、数式（１１）のように簡略化される。
【００５０】
【数１１】
0005477481.tif 000012
【００５１】
図８は本発明の一つの実施形態に係る、図３に示す異なるチャネルにおけるＩＣＦＯ検出の失敗率をプロットした図を示す。図８における曲線は、それぞれ加法性白色ガウス雑音（ＡＷＧＮ）チャネルと、スピードが３ｋｍｐｈであるITU Pedestrian Bチャネルと、スピードが１２０ｋｍｐｈであるITU Vehicular-Aチャネルにおいてシミュレートされたものである。それによると、本発明におけるＩＣＦＯ推定の性能は、整数キャリア周波数オフセットに従い劣化せず、且つ低いＳＮＲとマルチパスチャネルにおいて確実な性能を示した。
【００５２】
図９は本発明の一つの実施形態に係る、残留タイミングオフセットに伴うＩＣＦＯ検出の失敗率をプロットした図を示す。図９における曲線は、残留タイミングオフセットが-50,-20,0,20,50サンプリング周期である場合、スピードが１２０ｋｍｐｈであるITU Vehicular-Aチャネルにおいてシミュレートされたものである。図９は、タイミングオフセットが完全に補償されなくても本発明におけるＩＣＦＯの性能も劣化しないことを示した。言い換えれば、本発明におけるＩＣＦＯ推定の方法は、周波数ドメインにおける受信された信号の位相回転には敏感でない。
【００５３】
本発明における実施形態の全て又は一部は、上記説明された機能を実行するように構成された汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ：digital signal processor）、特定用途向け集積回路（ＡＳＩＣ：application specific integrated circuit）、ＦＰＧＡ（field programmable gate array）又はそのほかのプログラマブルロジックデバイス（ＰＬＤ：programmable logic circuit）、ディスクリートゲート又はトランジスタロジック、ディスクリートハードウエア部品又はこれらの組み合わせとで実現または実行されてもよい。汎用プロセッサは、マイクロプロセッサでもよいが、その代わりに、プロセッサは、全ての商用プロセッサ、コントローラ、マイクロコントローラ、又はそのほかの組み合わせ構成でもよい。
【００５４】
この発明は構成特徴及び/又は方法方式に特定する言語で説明されたが、添付の請求の範囲に定義された発明は説明された特定の特徴又は方式に限定されるものではない。なお、上記特定の特徴及び方式は請求された発明を実現する例示として開示されている。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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