(57)【特許請求の範囲】
【請求項１】
第２の半導体層を形成し、前記第２の半導体層上に第１の半導体層を形成する半導体層形成工程と、
前記第１の半導体層の少なくとも一部に接し、前記第１の半導体層に含まれる不純物の固溶度が、前記第１の半導体層より高い第１の犠牲層を形成する第１犠牲層形成工程と、
前記第１の犠牲層および前記第１の半導体層をアニールするアニール工程と、
前記第１の犠牲層をウェットプロセスで除去する除去工程と、
前記除去工程の後に、前記第１の半導体層の一部をエッチングして、前記第２の半導体層を露出させるエッチング工程と、
前記エッチング工程で露出した前記第２の半導体層に接し、前記第２の半導体層に含まれる不純物の固溶度が、前記第２の半導体層より高い第２の犠牲層を形成する第２犠牲層形成工程と、
前記第２の犠牲層および前記第２の半導体層をアニールし、しかる後、前記第２の犠牲層をウェットプロセスで除去する第２犠牲層処理工程と、
前記第１の半導体層に電気的に接続された電極層を形成する電極形成工程と、
を備える半導体装置の製造方法。
【請求項２】
前記第１の半導体層が、ＩＩＩ−Ｖ族化合物半導体からなる請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の半導体層が、窒化ガリウム系半導体からなる請求項２に記載の半導体装置の製造方法。
【請求項４】
前記電極形成工程において、ソース電極およびドレイン電極を形成する請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第２犠牲層処理工程の後に、前記第２の半導体層を絶縁層で覆う絶縁層形成工程をさらに備える請求項１から４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記絶縁層は、ゲート絶縁膜である請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１の犠牲層が５００℃以下で形成される請求項１から６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記第１の犠牲層が、ＳｉＯＸ（０＜Ｘ≦２）、ＡｌＯＸ（０＜Ｘ≦１．５）、ＳｉＮＸ（０＜Ｘ≦４／３）、ＧａＯＸ（０＜Ｘ≦１．５）、ＨｆＯＸ（０＜Ｘ≦２）、ＧｄＯＸ（０＜Ｘ≦１．５）、ＭｇＯＸ（０＜Ｘ≦１）、ＳｃＯＸ（０＜Ｘ≦１．５）、ＺｒＯＸ（０＜Ｘ≦２）、ＴａＯＸ（０≦Ｘ≦２．５）、ＴｉＯＸ（０≦Ｘ≦２）、ＮｉＯＸ（０≦Ｘ≦１．５）、およびＶのいずれか一つ以上からなる請求項１から７のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
前記第１の犠牲層は、ＣＶＤ法、スパッタリング、又は蒸着により成膜される請求項１から８のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
前記アニール工程が、６００℃以上で行われる請求項１から９のいずれか一項に記載の半導体装置の製造方法。
【請求項１１】
前記第１犠牲層形成工程、前記アニール工程、および前記除去工程を２回以上繰り返す、請求項１から１０のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体表面の前処理として、従来、窒化ガリウム（ＧａＮ）系半導体の表面をウェットプロセスで処理して、不純物を除去することが行われている（例えば、非特許文献１参照）。また、ＧａＮ系半導体の表面をＩＣＰで酸化して、酸化した部分をフッ酸で除去することが提案されている（例えば、非特許文献２参照）。
【０００３】
非特許文献１  W. Huang, ISPSD2008, May 2008, p. 295
非特許文献２  Ji-Myon Lee, et. al., "Removal of dry etch damage in p-type GaN by wet etching of sacrificial oxide layer", Journal of Vacuum Science and Technology B, American Vacuum Society, Mar. 2004, Vol. 22, pp. 479−482
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、ＧａＮ系の半導体は安定なので、ウェットプロセスではＧａＮを十分にエッチングすることができない。このため、半導体表面の不純物の除去が、ウェットプロセスでは十分ではなかった。また、エッチングを容易にするべく、半導体表面をＩＣＰで酸化すると、誘電結合プラズマは電子温度が高いので、半導体に高エネルギーのイオンが衝突して、半導体がダメージを受ける。酸化した部分をフッ酸で除去しても半導体にダメージが残る。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明の第１の態様においては、第１の半導体層の少なくとも一部に接し、第１の半導体層に含まれる不純物の固溶度が、第１の半導体層より高い第１の犠牲層を形成する第１犠牲層形成工程と、第１の犠牲層および第１の半導体層をアニールするアニール工程と、第１の犠牲層をウェットプロセスで除去する除去工程と、除去工程の後に、第１の半導体層の少なくとも一部を覆う絶縁層を形成する絶縁層形成工程および第１の半導体層の一部をエッチングするエッチング工程の少なくとも一の工程と、第１の半導体層に電気的に接続された電極層を形成する電極形成工程と、を備える半導体装置の製造方法を提供する。
【０００６】
本発明の第２の態様においては、第１の半導体層と、第１の半導体層の一部が除去されたリセス部と、第１の半導体層の下に形成され、ＧａＮ系半導体からなる第２の半導体層と、を備え、リセス部における、第２の半導体層のリセス面に存在するハロゲンが３ａｔｏｍ％以下であるＧａＮ系半導体装置を提供する。
【０００７】
本発明の第３の態様においては、ＧａＮ系半導体からなる第１の半導体層を形成する第１半導体層形成工程と、第１の半導体層の一部を、臭素系ガスを用いて、マイクロ波プラズマプロセスでドライエッチングして、リセス部を形成するリセス部形成工程と、を備えるＧａＮ系半導体装置を製造する半導体装置の製造方法を提供する。
【０００８】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【０００９】
【図１】本発明に係る半導体装置の断面図である。
【図２Ａ】図１に示した第１の実施形態に係る半導体装置の、第１の実施形態に係る製造方法を示す。
【図２Ｂ】図１に示した第１の実施形態に係る半導体装置の、第１の実施形態に係る製造方法を示す。
【図２Ｃ】図１に示した第１の実施形態に係る半導体装置の、第１の実施形態に係る製造方法を示す。
【図３】マイクロ波プラズマ装置の断面図である。
【図４】第１の実施形態に係る製造方法で製造した半導体装置の表面のＡＦＭ像である。
【図５】比較例の半導体装置の表面のＡＦＭ像である。
【図６Ａ】図１に示した第１の実施形態に係る半導体装置の、第２の実施形態に係る製造方法を示す。
【図６Ｂ】図１に示した第１の実施形態に係る半導体装置の、第２の実施形態に係る製造方法を示す。
【図６Ｃ】図１に示した第１の実施形態に係る半導体装置の、第２の実施形態に係る製造方法を示す。
【図６Ｄ】図１に示した第１の実施形態に係る半導体装置の、第２の実施形態に係る製造方法を示す。
【図６Ｅ】図１に示した第１の実施形態に係る半導体装置の、第２の実施形態に係る製造方法を示す。
【図７】第２の実施形態に係る製造方法で製造した半導体装置の表面のＡＦＭ像である。
【図８】第１および第２の実施形態に係る製造方法で製造した半導体装置のＣ−Ｖ特性を示す。
【図９】第１および第２の実施形態に係る製造方法で製造した半導体装置のＪ−Ｅ特性を示す。
【図１０】第１および第２の実施形態に係る製造方法で製造した半導体装置の伝達特性を示す。
【図１１】第１および第２の実施形態に係る製造方法で製造した半導体装置の、キャリアの電界効果移動度を示す。
【図１２】第３の実施形態に係るＨＦＥＴの断面図である。
【図１３】基板上に、バッファ層、チャネル層、ドリフト層、電子供給層、および第１の犠牲層を形成した半導体基板の断面図である。
【図１４】図１３に示した半導体基板のＳＩＭＳ測定結果を示す。
【図１５】基板上に、バッファ層、チャネル層、および第２の犠牲層を、形成した半導体基板の断面図である。
【図１６】図１４に示した半導体基板のＳＩＭＳ測定結果を示す。
【発明を実施するための形態】
【００１０】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１１】
図１は、本発明の第１または第２の実施形態に係る製造方法で製造した半導体装置１００の模式的な断面図である。半導体装置１００は、例えば、ＧａＮ系ＭＯＳ型電界効果トランジスタである。半導体装置１００は、基板１０２、バッファ層１０４、チャネル層１０６、ドリフト層１０８、電子供給層１１０、ゲート絶縁膜１２０、ソース電極１２２、ドレイン電極１２４、およびゲート電極１２６を備える。
【００１２】
基板１０２は、（１１１）面を主表面とするシリコン基板であってよい。また、基板１０２は、（０００１）ｃ面を主表面とするサファイア基板であってもよい。さらに、基板１０２は、ＳｉＣ基板、または、ＧａＮ基板であってもよい。バッファ層１０４は、基板１０２上に形成される。バッファ層１０４は、例えば、ＧａＮからなる半導体層と、ＡｌＮからなる半導体層とを、交互に、それぞれ８層ずつ積層した半導体層である。ＧａＮからなる半導体層の厚さは、例えば、２００ｎｍである。ＡｌＮからなる半導体層の厚さは、例えば、２０ｎｍである。チャネル層１０６はバッファ層１０４上に形成される。チャネル層１０６は、例えば、Ｍｇが１×１０１７ｃｍ−３程度にドープされた、厚さ５００ｎｍのｐ型ＧａＮからなる半導体層である。チャネル層１０６におけるドーパントは、ＺｎあるいはＢｅでもよい。
【００１３】
ドリフト層１０８は、チャネル層１０６上に形成される。ドリフト層１０８は、例えば、厚さ２０ｎｍのアンドープのＧａＮからなる半導体層（ｕ−ＧａＮ層）である。ドリフト層１０８には、チャネル層１０６よりもｐ型の不純物濃度が低いＧａＮからなる半導体層を用いてもよい。電子供給層１１０は、ドリフト層１０８上に形成される。電子供給層１１０は、例えば、厚さ２０ｎｍのＡｌＹＧａ１−ＹＮ（Ｙ＝０．２５）からなる半導体層である。電子供給層１１０におけるＡｌの組成比は、０＜Ｙ＜１の範囲で設定してよい。ＡｌＹＧａ１−ＹＮは、ＧａＮよりバンドギャップが大きい。バンドギャップの差とピエゾ効果によって、ドリフト層１０８の、電子供給層１１０との界面付近に、２次元電子ガスが形成される。
【００１４】
ソース電極１２２とドレイン電極１２４との間の一部に、リセス部１１６が形成されている。リセス部１１６では、電子供給層１１０およびドリフト層１０８の一部が、除去されている。また、電子供給層１１０およびドリフト層１０８の下に形成された、チャネル層１０６の表面の一部が除去され、リセス面１２８を形成している。
【００１５】
ゲート絶縁膜１２０は、チャネル層１０６のリセス面１２８、ドリフト層１０８の側面、および、電子供給層１１０の側面と表面に接して、これらを覆って形成される。ゲート絶縁膜１２０は、例えば、厚さ６０ｎｍのＳｉＯ２膜である。ただし、ソース電極１２２およびドレイン電極１２４が形成される部分では、ゲート絶縁膜１２０は除去されている。
【００１６】
ソース電極１２２およびドレイン電極１２４は、電子供給層１１０上の一部分に形成される。ソース電極１２２およびドレイン電極１２４は、例えば、いずれも厚さ２５ｎｍのＴｉ層上に、厚さ３００ｎｍのＡｌ層を形成した複合層である。ソース電極１２２およびドレイン電極１２４は電子供給層１１０上の全体にわたって形成されていてもよい。ソース電極１２２およびドレイン電極１２４は、仕事関数の大きい他の金属材料でよく、例えば、Ｔｉ／ＡｌＳｉ／Ｍｏからなる複合層であってもよい。
【００１７】
ゲート電極１２６は、リセス部１１６における、ゲート絶縁膜１２０上に形成される。ゲート電極１２６は、例えば、厚さ２５ｎｍのＴｉ層上に、厚さ３００ｎｍのＡｌ層を形成した複合層である。ゲート電極１２６はＴｉ／Ａｕからなる複合層であってもよい。
【００１８】
電子供給層１１０およびドリフト層１０８は、半導体装置１００の端部で除去され、隣接する他の素子と絶縁されている。さらに、チャネル層１０６およびバッファ層１０４の全部又は一部を、半導体装置１００の端部で除去して、隣接する他の素子との絶縁性を高めてもよい。
【００１９】
図２Ａ〜図２Ｃは、図１に示した半導体装置１００の、本発明の第１の実施形態に係る製造方法を示す。図２Ａ〜図２Ｃにおいて図１と同一の符号を付した要素は、図１において説明した要素と同一の機能および構成を有してよい。図２Ａは、基板１０２上に、バッファ層１０４、チャネル層１０６、ドリフト層１０８、および、電子供給層１１０が形成された状態を示す。
【００２０】
基板１０２上に、ＧａＮ層とＡｌＮ層が複数積層されたバッファ層１０４、およびｐ型ＧａＮからなるチャネル層１０６を、トリメチルガリウム（ＴＭＧａ）、トリメチルアルミニウム（ＴＭＡｌ）、およびアンモニア（ＮＨ３）を用いて、ＭＯＣＶＤ法によりエピタキシャル成長してよい。チャネル層１０６のＭｇのドーピング源として、ビス（シクロペンタジエニル）マグネシウム（Ｃｐ２Ｍｇ）を用いてよい。
【００２１】
チャネル層１０６上に、ｕ−ＧａＮからなるドリフト層１０８を、ＴＭＧａおよびＮＨ３を用いて、ＭＯＣＶＤ法によりエピタキシャル成長してよい。また、ドリフト層１０８上に、ＡｌＹＧａ１−ＹＮからなる電子供給層を、ＴＭＧａ、ＴＭＡｌおよびＮＨ３を用いて、ＭＯＣＶＤ法によりエピタキシャル成長してよい。バッファ層１０４、チャネル層１０６、ドリフト層１０８および電子供給層１１０の成長温度は１０５０℃とし、キャリアガスに水素ガスを使用してよい。
【００２２】
図２Ｂは、図２Ａに示した電子供給層１１０上にマスク層１１４を形成した状態を示す。マスク層１１４は、例えば、アモルファスシリコンからなる。電子供給層１１０上に、プラズマ化学気相成長（ＰＣＶＤ）法を用いて、厚さ５００ｎｍのアモルファスシリコン（ａ−Ｓｉ）層を形成する。形成したａ−Ｓｉ層を、フォトリソグラフィーおよびＣＦ４ガスを用いたドライエッチングによってパターニングして、マスク層１１４とする。
【００２３】
図２Ｃは、リセス部１１６を形成した状態を示す。図２Ｂに示したマスク層１１４を形成した後に、臭素系ガスを用いて、マイクロ波プラズマプロセスでドライエッチングし、リセス部１１６を形成する。マイクロ波プラズマプロセスとは、マイクロ波によりプラズマ化されたエッチング用ガスで、対象をエッチングするプロセスである。電子供給層１１０およびドリフト層１０８の、マスク層１１４で覆われていない部分が、ドライエッチングされて、深さ方向に貫通し、ドリフト層１０８の下に形成されているチャネル層１０６が、当該部分で部分的に露出して、リセス面１２８を形成してよい。さらに、チャネル層１０６の表面の一部分を、ドライエッチングして、チャネル層１０６のリセス面１２８を形成してよい。
【００２４】
ドライエッチングによって、マスク層１１４も同時にエッチングされるので、電子供給層１１０およびドリフト層１０８のエッチング中に、マスク層１１４がすべてエッチングされてしまわないように、マスク層１１４が十分な厚さを有することが好ましい。臭素系のエッチング用ガスは、例えば、臭化水素（ＨＢｒ）である。臭素系のエッチング用ガスは、臭素（Ｂｒ２）、三臭化ホウ素（ＢＢｒ３）あるいはこれらの混合ガスでもよい。
【００２５】
その後、残ったマスク層１１４を除去し、ゲート絶縁膜１２０、ソース電極１２２、ドレイン電極１２４、およびゲート電極１２６を形成して、半導体装置１００とする。ＳｉＯ２からなるゲート絶縁膜１２０は、ＳｉＨ４およびＮ２Ｏを原料ガスとして、ＰＣＶＤ法で形成してよい。ゲート絶縁膜１２０の一部分をフッ酸で除去して、電子供給層１１０を露出してよい。電子供給層１１０が露出した部分にソース電極１２２およびドレイン電極１２４を、リフトオフ法により、形成してよい。リセス部１１６のゲート絶縁膜１２０上にゲート電極１２６を、リフトオフ法により形成してよい。
【００２６】
図３は、マイクロ波プラズマプロセスによるドライエッチングを行う、マイクロ波プラズマ装置２５０の模式的な断面図である。マイクロ波プラズマ装置２５０は、ステージ２５４、マイクロ波を供給するアンテナ２６２、マイクロ波を導入する誘電体２５６、誘電体と処理基板との間にエッチング用ガスを導入するシャワーヘッド２６０、および、プラズマを用いた処理を行う処理室２５８を備える。ステージ２５４上に、処理基板２５２を配置する。
【００２７】
誘電体２５６から導入したマイクロ波により、シャワーヘッド２６０から導入された臭素系ガスがプラズマ化して、処理基板２５２上に形成された半導体層をドライエッチングする。アンテナ２６２は、例えば、複数のスロット形状の孔を有する平面アンテナである。アンテナ２６２は、ＲＬＳＡ（ラジアンラインスロットアンテナ）でよい。
【００２８】
マイクロ波プラズマプロセスには、例えば、周波数９１５ＭＨｚのマイクロ波を用いる。他に、周波数９００ＭＨｚから２．５ＧＨｚの間の周波数のマイクロ波を用いることができる。例えば、１．９８ＧＨｚ、または、２．４５ＧＨｚのマイクロ波を用いることができる。
【００２９】
図４は、図２Ｃに示すプロセスにより形成された、チャネル層１０６のリセス面１２８のＡＦＭ写真である。マイクロ波プラズマプロセスは、均一性に優れるので、チャネル層１０６のリセス面１２８の算術平均粗さＲａが１ｎｍ以下、リセス面１２８の断面曲線の最大山高さと最大谷深さの差Ｐ−Ｖが１５ｎｍ以下、および、リセス面１２８の二乗平均粗さＲＭＳが１．４ｎｍ以下のいずれかとなる。第１の実施形態に係る製造方法で製造した半導体装置においては、リセス面１２８の算術平均粗さＲａが０．６７７３ｎｍ、断面曲線の最大山高さと最大谷深さの差Ｐ−Ｖが１１．６１ｎｍ、二乗平均粗さＲＭＳが１．２３５ｎｍとなった。
【００３０】
図５は、比較例として、電子供給層１１０およびドリフト層１０８の一部のエッチング、およびチャネル層１０６の表面の一部のエッチングを、ＩＣＰ−ＲＩＥで行って図２Ｃの状態にしたときの、リセス面１２８のＡＦＭ写真である。リセス面１２８の算術平均粗さＲａが１．１１１２ｎｍ、断面曲線の最大山高さと最大谷深さの差Ｐ−Ｖが１６．２７ｎｍ、二乗平均粗さＲＭＳが１．４３６ｎｍとなった。誘電結合プラズマは電子温度が高く、リセス面１２８に高エネルギーのイオン種が衝突するので、エッチングされた表面の凹凸が大きくなる。
【００３１】
表１は、図４に示したリセス面１２８の元素の組成を、Ｘ線光電子分光（ＸＰＳ）で分析した結果である。比較例として、電子供給層１１０およびドリフト層１０８の一部、並びにチャネル層１０６の表面の一部を、塩素ガス（Ｃｌ２）を用いたマイクロ波プラズマプロセスでドライエッチングし、図２Ｃの状態にしたときの、リセス面１２８の表面組成を示す。表１において、０．０ａｔｏｍ％と記載されている元素は、ＸＰＳ分析で検出下限以下であった。
【００３２】
【表１】
0005506055.tif 000002
【００３３】
臭素系のガスをエッチング用ガスに使用すると、チャネル層のリセス面１２８に存在するハロゲンが３ａｔｏｍ％以下となる。第１の実施形態に係る製造方法では、ＨＢｒをエッチング用ガスに用いて、リセス面１２８に存在するハロゲンが０．２ａｔｏｍ％となった。これに対して、塩素系のガスをエッチング用ガスに使用すると、エッチング後にＧａＮ系半導体の表面に、多くのハロゲンが残留する。表１の比較例では、リセス面１２８に４．６ａｔｏｍ％の塩素が残留した。これは、塩素が半導体表面に残留しやすいことによる。チャネル層１０６の表面にハロゲン原子が残留していると、キャリアの電界効果移動度が低下する。したがって、チャネル層１０６の表面に残留するハロゲンを少なくすることが好ましい。
【００３４】
図６Ａ〜図６Ｅは、図１の半導体装置１００の、本発明の第２の実施形態に係る製造方法を示す。図６Ａ〜図６Ｅにおいて図１または図２Ａ〜図２Ｃと同一の符号を付した要素は、図１または図２Ａ〜図２Ｃにおいて説明した要素と同一の機能および構成を有してよい。図６Ａは、基板１０２上に、バッファ層１０４、チャネル層１０６、ドリフト層１０８、および、電子供給層１１０を形成した状態である。
【００３５】
図６Ｂは、図６Ａに示した電子供給層１１０上に接して、第１の犠牲層１１２を形成した状態を示す。第１の犠牲層１１２は、第１の犠牲層１１２の下に接して形成されている半導体層である電子供給層１１０に含まれる不純物の固溶度が、電子供給層１１０より高い。ここで半導体層の不純物には、半導体層の表面が酸化されて形成された酸化物、その他、半導体層の表面に存在する不純物が含まれる。
【００３６】
電子供給層１１０はＡｌＹＧａ１−ＹＮで形成してよい。ＡｌＹＧａ１−ＹＮからなる電子供給層１１０の表面には、蒸気圧の高い窒素が選択的に離脱して、ＡｌおよびＧａが化学量論よりも多く存在し、不純物となっている。また、ＡｌＹＧａ１−ＹＮからなる電子供給層１１０の表面に、ガリウム酸化物、アルミニウム酸化物などが不純物として存在する。ここで、例えば、ＳｉＯ２は、当該不純物の固溶度が、ＡｌＹＧａ１−ＹＮより高い。したがって、第１の犠牲層１１２はＳｉＯ２からなってよい。
【００３７】
第１の犠牲層１１２は、電子供給層１１０の全面に接してよい。または、電子供給層１１０の一部を処理するために、第１の犠牲層１１２を電子供給層１１０の一部に接して形成してよい。例えば、ＳｉＯ２からなる第１の犠牲層１１２を、ＳｉＨ４およびＮ２Ｏを原料ガスとして、ＰＣＶＤ法で形成する。第１の犠牲層１１２の膜厚は、例えば、６０ｎｍである。
【００３８】
第１の犠牲層１１２および電子供給層１１０をアニールしてよい。アニールの温度は６００℃以上であってよい。例えば、窒素雰囲気中において、第１の犠牲層１１２および電子供給層１１０を８００℃で３０分間、アニールする。アニールには電気炉を使用してよい。電子供給層１１０の不純物の固溶度が、電子供給層１１０よりも、第１の犠牲層１１２に対して高いので、アニール中に電子供給層１１０から第１の犠牲層１１２に当該不純物が拡散する。例えば、ＡｌＹＧａ１−ＹＮからなる電子供給層１１０の不純物である、電子供給層１１０の表面のガリウムおよびガリウム酸化物が第１の犠牲層１１２に拡散する。
【００３９】
第１の犠牲層１１２および電子供給層１１０をアニールした後、第１の犠牲層１１２をウェットプロセスで除去する。当該ウェットプロセスでは、電子供給層１１０に対して、第１の犠牲層１１２を選択的にウェットエッチングできるエッチャントを使用する。ＳｉＯ２を選択的にエッチングできるフッ酸をエッチャントして用いることができる。例えば、液温２３℃に制御したバッファードフッ酸を用いる。ウェットエッチングによって、第１の犠牲層１１２に拡散した電子供給層１１０の不純物が、第１の犠牲層１１２と共に除去される。これにより、清浄でかつ平坦な、電子供給層１１０の表面が得られる。
【００４０】
変形例として、第１の犠牲層１１２を形成する工程、第１の犠牲層１１２と電子供給層１１０をアニールする工程、および第１の犠牲層１１２を除去する工程を、２回以上繰り返してもよい。これにより、電子供給層１１０の表面をさらに清浄にすることができる。
【００４１】
図６Ｃは、図６Ｂに示した電子供給層１１０上に、マスク層１１４を形成した状態を示す。マスク層１１４はａ−Ｓｉで形成してよい。マスク層１１４は、図２Ｂに示したマスク層１１４と同一の方法で形成してよい。図６Ｄは、リセス部１１６を形成した状態を示す。本例のリセス部１１６は、図２Ｃのリセス部１１６と同一の方法で形成してよい。チャネル層１０６の一部が露出して、リセス面１２８を形成してよい。電子供給層１１０およびドリフト層１０８の一部をドライエッチングする前に、電子供給層１１０の表面における不純物を除去したので、平坦なリセス面１２８を形成することができる。
【００４２】
図６Ｅは、第２の犠牲層１１８を形成した状態を示す。第２の犠牲層１１８は、チャネル層１０６の、露出しているリセス面１２８に接して形成される。第２の犠牲層１１８は、第２の犠牲層１１８の下に接して形成されている半導体層であるチャネル層１０６に含まれる不純物の固溶度が、チャネル層１０６より高い。
【００４３】
チャネル層１０６はｐ型ＧａＮで形成してよい。ｐ型ＧａＮからなるチャネル層１０６の表面には、蒸気圧の高い窒素が選択的に離脱して、Ｇａが化学量論よりも多く存在し、不純物となっている。また、ｐ型ＧａＮからなるチャネル層１０６の表面に、ガリウム酸化物などが不純物として存在する。なお、ここでいうチャネル層の不純物は、ｐ型ＧａＮのドーパントを含まない。例えば、ＳｉＯ２は、当該不純物の固溶度が、ｐ型ＧａＮより高い。したがって、第２の犠牲層１１８はＳｉＯ２からなってよい。
【００４４】
第２の犠牲層１１８は、チャネル層１０６が露出しているリセス面１２８に接する。第２の犠牲層１１８は、パターニングされたドリフト層１０８および電子供給層１１０も覆ってよい。例えば、ＳｉＯ２からなる第２の犠牲層１１８を、ＳｉＨ４およびＮ２Ｏを原料ガスとして、ＰＣＶＤ法で形成する。第２の犠牲層１１８の膜厚は、例えば、６０ｎｍである。
【００４５】
その後、第２の犠牲層１１８およびチャネル層１０６のアニール、および第２の犠牲層１１８の除去を、第１の犠牲層１１２と同様に行う。チャネル層１０６のリセス面１２８の不純物が、第２の犠牲層１１８およびチャネル層のアニールで第２の犠牲層１１８に拡散する。当該アニールで、チャネル層１０６の不純物であるＧａおよびＧａ酸化物などが、第２の犠牲層１１８に拡散する。当該不純物が、第２の犠牲層１１８をウェットプロセスで除去するときに、第２の犠牲層１１８と共に除去され、清浄で、かつ、平坦な、チャネル層１０６のリセス面１２８が得られる。その後、ゲート絶縁膜１２０を、チャネル層１０６のリセス面１２８、ドリフト層１０８の側面、および、電子供給層１１０の側面と表面に接して、これらを覆って形成してよい。電子供給層１１０の表面の一部でゲート絶縁膜１２０を除去して、ゲート絶縁膜１２０が除去された部分にソース電極１２２およびドレイン電極１２４を形成し、図１の半導体装置１００を製造してよい。
【００４６】
変形例として、第２の犠牲層１１８を形成する工程、第２犠牲層１１８とチャネル層１０６をアニールする工程、および第２の犠牲層１１８を除去する工程を、２回以上繰り返してもよい。
【００４７】
上記以外の製造方法は、第１の実施形態に係る製造方法と同様である。こうして、図１の半導体装置１００が得られる。
【００４８】
第１の犠牲層１１２および第２の犠牲層１１８は、基板１０２の温度が５００℃以下で形成するのが好ましい。基板１０２の温度が５００℃を超えると、ＧａＮ系半導体から窒素（Ｎ）が離脱して、組成が化学量論からずれることがある。
【００４９】
第１の犠牲層１１２および第２の犠牲層１１８は、ＣＶＤで成膜したＳｉＯ２に限られず、ＣＶＤ法、スパッタリング、又は蒸着により成膜した、ＳｉＯＸ（０＜Ｘ≦２）、ＡｌＯＸ（０＜Ｘ≦１．５）、ＳｉＮＸ（０＜Ｘ≦４／３）、ＧａＯＸ（０＜Ｘ≦１．５）、ＨｆＯＸ（０＜Ｘ≦２）、ＧｄＯＸ（０＜Ｘ≦１．５）、ＭｇＯＸ（０＜Ｘ≦１）、ＳｃＯＸ（０＜Ｘ≦１．５）、ＺｒＯＸ（０＜Ｘ≦２）、ＴａＯＸ（０≦Ｘ≦２．５）、ＴｉＯＸ（０≦Ｘ≦２）、ＮｉＯＸ（０≦Ｘ≦１．５）、およびバナジウム（Ｖ）のいずれか一つ以上からなる膜でよい。ＧａＮ系半導体の不純物の固溶度は、ＧａＮ系不純物よりも、これらの材料に対して高いためである。
【００５０】
さらに好ましくは、ＳｉＯＸ（０＜Ｘ≦２）、ＡｌＯＸ（０＜Ｘ≦１．５）、ＳｉＮＸ（０＜Ｘ≦４／３）、ＧａＯＸ（０＜Ｘ≦１．５）、ＨｆＯＸ（０＜Ｘ≦２）、ＧｄＯＸ（０＜Ｘ≦１．５）、ＭｇＯＸ（０＜Ｘ≦１）、ＳｃＯＸ（０＜Ｘ≦１．５）、ＺｒＯＸ（０＜Ｘ≦２）、ＴａＯＸ（０＜Ｘ≦２．５）、ＴｉＯＸ（０＜Ｘ≦２）、およびＮｉＯＸ（０＜Ｘ≦１．５）のいずれか一つ以上からなる、第１の犠牲層１１２または第２の犠牲層１１８は、ＣＶＤ法により形成してよい。また、Ｔａ、Ｔｉ、Ｎｉ、およびＶのいずれか一つ以上からなる、第１の犠牲層１１２または第２の犠牲層１１８は、スパッタ法あるいは蒸着法により形成してよい。
【００５１】
図７は、図６Ｄに示したプロセスで形成された、チャネル層１０６のリセス面１２８のＡＦＭ写真である。マイクロ波プラズマプロセスが均一性に優れる。また、第１の犠牲層１１２を用いた前処理によって電子供給層１１０の表面が清浄かつ平坦になる。これによって、チャネル層１０６のリセス面１２８の算術平均粗さＲａが０．５ｎｍ以下、リセス面１２８の断面曲線の最大山高さと最大谷深さの差Ｐ−Ｖが１０ｎｍ以下、および、リセス面１２８の二乗平均粗さＲＭＳが１．１ｎｍ以下のいずれかとなる。したがって、電子供給層１１０およびドリフト層１０８の一部分のドライエッチングを、均一に行うことができる。第２の実施形態に係る製造方法で製造した半導体装置においては、リセス面１２８の算術平均粗さＲａが０．４３２２ｎｍ、断面曲線の最大山高さと最大谷深さの差Ｐ−Ｖが５．６１８ｎｍ、二乗平均粗さＲＭＳが０．５４９４ｎｍとなった。
【００５２】
図８は、第１および第２の実施形態に係る製造方法で製造した半導体装置１００のゲート電極１２６と、チャネル層１０６の間の電圧−容量特性（Ｃ−Ｖ特性）を示す。破線が第１の実施形態、実線が第２の実施形態で製造した半導体装置１００に、それぞれ対応する。Ｃ−Ｖ特性の測定は、１ＭＨｚで行った。ゲート電圧（Ｖｇ）が０Ｖのとき、第１の実施形態で製造した半導体装置１００では、Ｃ／Ｃｏｘが０．９である。第２の実施形態で製造した半導体装置１００では、Ｃ／Ｃｏｘが０．９５を超えている。Ｃ−Ｖ特性曲線の傾きが、第１の実施形態で製造した半導体装置１００より、第２の実施形態で製造した半導体装置１００で大きい。これは、第１の実施形態で製造した半導体装置１００より、第２の実施形態で製造した半導体装置１００で、チャネル層１０６とゲート絶縁膜１２０の界面の、界面準位密度が小さいことを示す。
【００５３】
図９は、第１および第２の実施形態に係る製造方法で製造した半導体装置１００のＪ−Ｅ特性を示す。横軸はチャネルの電界強度、縦軸はチャネルの電流密度を表す。破線が第１の実施形態、実線が第２の実施形態で製造した半導体装置１００に、それぞれ対応する。第１の実施形態で製造した半導体装置１００では、電界強度が４．５ＭＶ／ｃｍ２近辺から電流密度が立ち上がり始め、１１ＭＶ／ｃｍ２で降伏現象が起こる。第２の実施形態で製造した半導体装置１００では、電界強度が６．５ＭＶ／ｃｍ２近辺から電流密度が立ち上がり始め、降伏現象が起こるのは、電界強度が１２ＭＶ／ｃｍ２を超えてからである。
【００５４】
図１０は、第１および第２の実施形態に係る製造方法で製造した半導体装置１００の伝達特性を示す。破線が第１の実施形態、実線が第２の実施形態で製造した半導体装置１００に、それぞれ対応する。ソース電極１２２と、ドレイン電極１２４との間の電圧（Ｖｄｓ）を０．１Ｖ、チャネル長を６μｍ、チャネル幅を０．８４ｍｍとした。チャネル長は、図１において、ソース電極１２２下に形成されたドリフト層１０８のゲート電極１２６側に近い端部と、ドレイン電極１２４下に形成されたドリフト層１０８のゲート電極１２６側に近い端部との、間の長さに対応する。第１の実施形態で製造した半導体装置１００では、ゲート電圧が１０Ｖでドレイン電流が０．３７ｍＡ、ゲート電圧が１５Ｖでドレイン電流が０．７ｍＡである。第２の実施形態で製造した半導体装置１００では、ゲート電圧が１０Ｖでドレイン電流が０．５ｍＡ、ゲート電圧が１５Ｖでドレイン電流が０．９ｍＡである。
【００５５】
図１１は、第１および第２の実施形態に係る製造方法で製造した半導体装置１００の、キャリアの電界効果移動度を示す。黒い四角形が第１の実施形態、中の白い四角形が第２の実施形態で製造した半導体装置１００に、それぞれ対応する。ソース電極１２２と、ドレイン電極１２４との間の電圧（Ｖｄｓ）を０．１Ｖとした。第１の実施形態で製造した半導体装置１００は、チャネル長が３０μｍ以上で、キャリアの電界効果移動度が１４０ｃｍ２／Ｖｓを超えており、チャネル長が５０μｍで、電界効果移動度が１６０ｃｍ２／Ｖｓとなる。第２の実施形態で製造した半導体装置１００では、チャネル長が１５μｍ以上となるとキャリアの電界効果移動度が１４０ｃｍ２／Ｖｓを超えており、チャネル長が３０μｍで電界効果移動度が１７０ｃｍ２／Ｖｓ以上、チャネル長が５０μｍで電界効果移動度が１９０ｃｍ２／Ｖｓとなる。
【００５６】
図１２は、本発明の第３の実施形態に係るＨＦＥＴ１３０（ＧａＮ系ヘテロ接合電界効果トランジスタ）の模式的な断面図である。図１２において図１と同一の符号を付した要素は、図１において説明した要素と同一の機能および構成を有してよい。ＨＦＥＴ１３０は、基板１０２、バッファ層１０４、電子走行層１３２、電子供給層１１０、絶縁層１３４、ソース電極１２２、ドレイン電極１２４、およびゲート電極１２６を備える。基板１０２として、（１１１）面を主表面とするシリコン基板を用いてよい。サファイア基板、ＳｉＣ基板、または、ＧａＮ基板を用いることもできる。バッファ層１０４は、基板１０２上に形成される。バッファ層１０４は、ＡｌＧａＮからなる半導体層でよい。電子走行層１３２は、バッファ層１０４上に形成される。電子走行層１３２は、ＧａＮからなる半導体層でよい。電子供給層１１０は、電子走行層１３２上に形成される。電子供給層１１０は、Ａｌ０．２５Ｇａ０．７５Ｎからなる半導体層であってよい。電子走行層１３２の、電子供給層１１０との界面付近に、２次元電子ガスが形成される。ソース電極１２２、ドレイン電極１２４、およびゲート電極１２６は、電子供給層１１０上の一部分に形成される。
【００５７】
ＨＦＥＴ１３０は以下のようにして形成してよい。以下の説明において、図６Ａ〜図６Ｅと同一の符号を用いて説明した要素は、図６Ａ〜図６Ｅにおいて説明した要素と同一の機能および構成を有してよい。まず、基板１０２上に、バッファ層１０４、電子走行層１３２、および電子供給層１１０を形成する。その後、電子供給層１１０に接して、電子供給層１１０の不純物の固溶度が、電子供給層１１０より高い第１の犠牲層を形成する。電子供給層１１０および第１の犠牲層をアニールした後、第１の犠牲層をウェットプロセスで除去する。これにより、電子供給層１１０の不純物を除去し、電子供給層１１０の表面を平坦にする。第１の犠牲層を用いた前処理は、第２の実施形態に係る製造方法と同様に行ってよい。
【００５８】
電子供給層１１０の表面を、第１の犠牲層で前処理した後に、絶縁層１３４を、電子供給層１１０上に形成する。絶縁層１３４は、ＣＶＤ法で形成したＳｉＯ２膜でよい。ソース電極１２２、ドレイン電極１２４、およびゲート電極１２６を形成する部分の絶縁層１３４を除去する。当該除去は、臭素系のエッチング用ガスを用いた、マイクロ波プラズマプロセスによるドライエッチングで行ってよい。マイクロ波プラズマプロセスは第１の実施形態に係る製造方法と同様に行ってよい。臭素系のエッチング用ガスを用いたマイクロ波プラズマプロセスによって、電子供給層１１０の表面が平坦となり、表面に残留するハロゲンの量が少なくなる。絶縁層１３４を除去した部分の電子供給層１１０上に、ソース電極１２２、ドレイン電極１２４、およびゲート電極１２６が形成される。ソース電極１２２、ドレイン電極１２４、およびゲート電極１２６は、蒸着法で形成したＴｉ／Ａｌ／Ａｕであってよい。
【００５９】
以上の実施形態では、ＧａＮ系のＭＯＳ型電界効果トランジスタおよびＧａＮ系ヘテロ接合電界効果トランジスタの製造方法を説明したが、これに限られず、ＩＩＩ−Ｖ族化合物半導体を含む、他の半導体を用いたＭＯＳ型電界効果トランジスタおよびヘテロ接合電界効果トランジスタにも、第１および第２の実施形態に係る製造方法で説明した犠牲層を適用することができる。例えば、ＧａＡｓおよびＡｌＧａＡｓなどのＧａＡｓ系半導体装置において、ＧａＡｓ系半導体層の表面に、Ａｓが化学量論よりも過剰に存在し、不純物となる。また、Ａｓ酸化物がＧａＡｓ系半導体層の表面に存在する。そこで、ＧａＡｓ系半導体層の不純物の固溶度が、ＧａＡｓ系半導体層よりも高い犠牲層を、ＧａＡｓ系半導体層上に形成してよい。ＧａＡｓ系半導体層および当該犠牲層をアニールした後、当該犠牲層をウェットプロセスで除去することができる。したがって、ＧａＡｓ系半導体層の表面を、犠牲層で前処理して、ＧａＡｓ系半導体層の表面を清浄でかつ平坦にすることができる。ＧａＡｓ系半導体層に用いる当該犠牲層は、例えば、Ａｓの固溶度が、ＧａＡｓ系半導体層より高いポリシリコン膜、あるいはアモルファスシリコン膜でよい。
【００６０】
また、マイクロ波プラズマを用いたエッチング、および犠牲層を用いた前処理を、ＭＩＳＦＥＴ、バイポーラトランジスタ、ショットキーダイオードその他の半導体デバイスの製造方法に用いることができる。
【００６１】
図１３は、基板１０２上に、バッファ層１０４、チャネル層１０６、ドリフト層１０８、電子供給層１１０、および第１の犠牲層１１２を形成した状態を示す。図１３において図６Ｂと同一の符号を付した要素は、図６Ｂにおいて説明した要素と同一の機能および構成を有してよい。本例においては、バッファ層１０４はＧａＮ層およびＡｌＮ層を交互に積層した複合層である。チャネル層１０６は、ｐ型ＧａＮからなる。ドリフト層１０８は、ｕ−ＧａＮからなる。電子供給層１１０は、ＡｌＹＧａ１−ＹＮ（０＜Ｙ＜１）からなる。第１の犠牲層１１２は厚さ６０ｎｍのＳｉＯ２からなる。この構成は、図６Ｂに示す電子供給層１１０上に第１の犠牲層１１２を形成した状態に相当する。
【００６２】
図１４のグラフは、図１３に示した状態で、シリコン、酸素およびガリウムの原子の深さ方向分布をＳＩＭＳ分析により測定した結果を示す。ＳＩＭＳ分析の一次イオンにはセシウムイオンを用いた。グラフの横軸が表面からの深さ、縦軸がイオンカウントを表す。グラフにおいて、二点鎖線は、第１の犠牲層１１２を形成して、アニールを行う前に測定した結果を示す。一点鎖線は、第１の犠牲層１１２を形成して、８００℃で３０分間、窒素雰囲気中でアニールした状態で測定した結果を示す。アニール後に、バッファードフッ酸で第１の犠牲層１１２を除去し、もう一度、第１の犠牲層１１２を形成して、ＳＩＭＳ分析を行った結果を、実線で示す。その後、８００℃で３０分間、窒素雰囲気中でアニールして、ＳＩＭＳ分析を行った結果を破線で示す。
【００６３】
ＳＩＭＳ分析の結果から、アニールにより、ＡｌＹＧａ１−ＹＮからなる電子供給層１１０の表面から、ＳｉＯ２からなる第１の犠牲層１１２に、Ｇａ原子が拡散していることがわかる。ここで、電子供給層１１０の表面には、化学量論より過剰なＧａが不純物として存在し、また、Ｇａの酸化物が不純物として存在する。ＳＩＭＳ分析の結果は、第１の犠牲層１１２に、当該不純物がゲッタリングされたことを示す。これは、Ｇａの固溶度が、ＡｌＹＧａ１−ＹＮよりも、ＳｉＯ２に対して高いことによる。
【００６４】
また、図１４に示したＳＩＭＳ分析の結果は、第１の犠牲層１１２を形成して、第１の犠牲層１１２および電子供給層１１０をアニールし、その後、第１の犠牲層１１２を除去することにより、電子供給層１１０の表面の酸化物が除去されていることを示す。当該結果は、第１の犠牲層１１２を用いた前処理を繰り返すことによって、ＡｌＹＧａ１−ＹＮの不純物の除去が進んで、電子供給層１１０の表面が、清浄になることを示す。
【００６５】
図１５は、基板１０２上に、ＧａＮ層およびＡｌＮ層を交互に積層したバッファ層１０４、ｐ型ＧａＮからなるチャネル層１０６、および厚さ６０ｎｍのＳｉＯ２からなる第２の犠牲層１１８を、形成した状態を示す。図１５において図６Ｅと同一の符号を付した要素は、図６Ｅにおいて説明した要素と同一の機能および構成を有してよい。この構成は、図６Ｅに示すチャネル層１０６のリセス面１２８上に第２の犠牲層１１８を形成した状態に相当する。
【００６６】
図１６のグラフは、図１５に示した状態で、シリコン、酸素およびガリウムの原子の深さ方向分布をＳＩＭＳで測定した結果を示す。ＳＩＭＳ分析は図１４に示した分析と同様に行った。二点鎖線は、第２の犠牲層１１８を形成し、アニールを行う前に測定した結果を示す。一点鎖線は、第２の犠牲層１１８を形成して、８００℃で３０分間、窒素雰囲気中でアニールした状態で測定した結果を示す。アニール後に、バッファードフッ酸で第２の犠牲層１１８を除去し、もう一度、第２の犠牲層１１８を形成して、ＳＩＭＳ分析を行った結果を実線で示す。その後、８００℃で３０分間、窒素雰囲気中でアニールして、ＳＩＭＳ分析を行った結果を、破線で示す。
【００６７】
ＳＩＭＳ分析の結果から、アニールにより、ｐ型ＧａＮからなるチャネル層１０６の表面から、ＳｉＯ２からなる第２の犠牲層１１８に、Ｇａ原子が拡散していることがわかる。ここで、チャネル層１０６の表面には、化学量論より過剰なＧａが不純物として存在し、また、Ｇａの酸化物が不純物として存在する。ＳＩＭＳ分析の結果は、第２の犠牲層１１８に、当該不純物がゲッタリングされたことを示す。これは、Ｇａの固溶度が、ｐ型ＧａＮよりも、ＳｉＯ２に対して高いことによる。また、図１６に示したＳＩＭＳ分析の結果は、第２の犠牲層１１８を形成して、第２の犠牲層１１８およびチャネル層１０６をアニールし、その後第２の犠牲層１１８を除去することにより、チャネル層１０６の表面の酸化物が除去されていることを示す。
【００６８】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００６９】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００７０】
１００  半導体装置、１０２  基板、１０４  バッファ層、１０６  チャネル層、１０８  ドリフト層、１１０  電子供給層、１１２  犠牲層、１１４  マスク層、１１６  リセス部、１１８  犠牲層、１２０  ゲート絶縁膜、１２２  ソース電極、１２４  ドレイン電極、１２６  ゲート電極、１２８  リセス面、１３０  ＨＦＥＴ、１３２  電子走行層、１３４  絶縁層、２５０  マイクロ波プラズマ装置、２５２  処理基板、２５４  ステージ、２５６  誘電体、２５８  処理室、２６０  シャワーヘッド、２６２  アンテナ
【図１】
0005506055.tif 000003
【図２Ａ】
0005506055.tif 000004
【図２Ｂ】
0005506055.tif 000005
【図２Ｃ】
0005506055.tif 000006
【図３】
0005506055.tif 000007
【図６Ａ】
0005506055.tif 000008
【図６Ｂ】
0005506055.tif 000009
【図６Ｃ】
0005506055.tif 000010
【図６Ｄ】
0005506055.tif 000011
【図６Ｅ】
0005506055.tif 000012
【図８】
0005506055.tif 000013
【図９】
0005506055.tif 000014
【図１０】
0005506055.tif 000015
【図１１】
0005506055.tif 000016
【図１２】
0005506055.tif 000017
【図１３】
0005506055.tif 000018
【図１４】
0005506055.tif 000019
【図１５】
0005506055.tif 000020
【図１６】
0005506055.tif 000021
【図４】
0005506055.tif 000022
【図５】
0005506055.tif 000023
【図７】
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