(57)【特許請求の範囲】
【請求項１】
供給電圧ノードを出力電圧ノードに接続するプルアップｐ型閾値デバイスであって、制御信号に依存してオフに切り替えられるように構成されるプルアップｐ型閾値デバイスと、
前記出力電圧ノードを基準電圧ノードに接続するプルダウンスタックであって、直列に接続されたプルダウンｐ型閾値デバイスおよびプルダウンｎ型閾値デバイスを備えるプルダウンスタックと、
前記出力電圧ノードから入力を受け取るように構成され、カットオフ信号を生成するように構成されるインバータと、
を備え、
前記プルダウンｎ型閾値デバイスが、前記制御信号に依存してオンに切り替えられるように構成され、前記プルダウンｐ型閾値デバイスが前記カットオフ信号に依存してオフに切り替えられるように構成される、
電圧調整回路。
【請求項２】
前記インバータが、前記供給電圧ノードと前記基準電圧ノードとの間に直列で接続される追加のｐ型閾値デバイスおよび追加のｎ型閾値デバイスを備え、前記追加のｐ型閾値デバイスが前記供給電圧ノードをカットオフノードに接続し、前記追加のｎ型閾値デバイスが前記カットオフノードを前記基準電圧ノードに接続し、
前記追加のｐ型閾値デバイスが、前記出力電圧ノードからの前記入力が閾値電圧未満であるときに、オンに切り替えられるように構成され、前記追加のｎ型閾値デバイスが、前記制御信号の反転バージョンに依存してオンに切り替えられるように構成され、前記カットオフ信号が前記カットオフノードで提供される、
請求項１に記載の電圧調整回路。
【請求項３】
前記出力電圧ノードが、少なくとも１つのメモリビットセルにビットセル供給電圧を提供する、請求項１に記載の電圧調整回路。
【請求項４】
前記制御信号が、前記少なくとも１つのメモリビットセルの書込み手順中にアサートされるように構成される、請求項３に記載の電圧調整回路。
【請求項５】
書込み手順制御信号に依存して前記制御信号を生成するように構成される制御信号生成回路をさらに備え、
前記制御信号生成回路が、前記書込み手順制御信号に関わりなく、電力ゲート信号に応えて前記制御信号をアサートするように構成される、
請求項４に記載の電圧調整回路。
【請求項６】
前記出力電圧ノードが、複数のメモリビットセルに前記ビットセル供給電圧を提供し、前記書込み手段制御信号が、前記複数のメモリビットセルと書込みマスク制御信号の間で選択するように構成されるマルチプレクサ信号を備える、請求項５に記載の電圧調整回路。
【請求項７】
前記少なくとも１つのメモリビットセルが、少なくとも１つのＳＲＡＭメモリビットセルである、請求項３に記載の電圧調整回路。
【請求項８】
前記出力電圧ノードが、１列のメモリビットセルにビットセル供給電圧を提供する、請求項３に記載の電圧調整回路。
【請求項９】
前記インバータの切り替え閾値が、前記制御信号がアサートされた後、前記カットオフ信号によって前記プルダウンｐ型閾値デバイスが、前記制御信号がデアサートされる前にオフに切り替えられるように構成される、請求項１に記載の電圧調整回路。
【請求項１０】
前記追加のｐ型閾値デバイスの切り替え閾値が、前記制御信号がアサートされた後、前記カットオフ信号によって、前記プルダウンｐ型閾値デバイスが、前記制御信号がデアサートされる前にオフに切り替えられるように構成される、請求項２に記載の電圧調整回路。
【請求項１１】
前記インバータの切り替え閾値が、前記カットオフ信号によって前記プルダウンｐ型閾値デバイスが、前記出力電圧ノードからの前記入力の閾値電圧に達するとオフに切り替えられるように構成される、請求項１に記載の電圧調整回路。
【請求項１２】
前記追加のｐ型閾値デバイスの切り替え閾値が、前記カットオフ信号によって、前記プルダウンｐ型閾値デバイスが、前記出力電圧ノードからの前記入力の前記閾値電圧に達するとオフに切り替えられるように構成される、請求項２に記載の電圧調整回路。
【請求項１３】
前記プルアップｐ型閾値デバイスおよび前記プルダウンｐ型閾値デバイスがＰＭＯＳ閾値デバイスであり、前記プルダウンｎ型閾値デバイスがＮＭＯＳ閾値デバイスである、請求項１に記載の電圧調整回路。
【請求項１４】
前記追加のｐ型閾値デバイスがＰＭＯＳ閾値デバイスであり、前記追加のｎ型閾値デバイスがＮＭＯＳ閾値デバイスである、請求項２に記載の電圧調整回路。
【請求項１５】
前記プルアップｐ型閾値デバイスが、前記プルダウンｎ型閾値デバイスおよび前記プルダウンｐ型閾値デバイスよりも大きい、請求項１に記載の電圧調整回路。
【請求項１６】
請求項１に記載の電圧調整回路を備えるメモリデバイス。
【請求項１７】
供給電圧ノードを出力電圧ノードに接続するためのプルアップｐ型閾値手段であって、制御信号に依存してオフに切り替えられるように構成されるプルアップｐ型閾値手段と、
前記出力電圧ノードを基準電圧ノードに接続するためのプルダウンスタック手段であって、直列に接続されたプルダウンｎ型閾値デバイスおよびプルダウンｐ型閾値デバイスを備えるプルダウンスタック手段と、
前記出力電圧ノードから入力を受け取り、カットオフ信号を生成するための反転手段と、
を備え、
前記プルダウンｎ型閾値デバイスが、前記制御信号に依存してオンに切り替えられるように構成され、前記プルダウンｐ型閾値デバイスが前記カットオフ信号に依存してオフに切り替えられるように構成される、
電圧調整回路。
【請求項１８】
基準電圧ノードを出力電圧ノードに接続するプルダウンｎ型閾値デバイスであって、制御信号に依存して切り替えられるように構成されるプルダウンｎ型閾値デバイスと、
前記出力電圧ノードを供給電圧ノードに接続するプルアップスタックであって、直列に接続されたプルアップｐ型閾値デバイスおよびプルアップｎ型閾値デバイスを備えるプルアップスタックと、
前記出力電圧ノードから入力を受け取るように構成され、カットオフ信号を生成するように構成されるインバータと、
を備え、
前記プルアップｐ型閾値デバイスが、前記制御信号に依存して切り替えられるように構成され、前記プルアップｎ型閾値デバイスが前記カットオフ信号に依存して切り替えられるように構成される、
電圧調整回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧調整回路に関する。より詳細には、本発明は、供給電圧に依存する出力電圧を、その供給電圧と基準電圧との間に接続され、制御信号に依存して切り替えられるプルアップ閾値デバイスおよびプルダウン閾値デバイスを使用して提供することに関する。
【背景技術】
【０００２】
出力電圧および中間出力電圧ノードを生成するために供給電圧ノードと基準電圧ノードとの間に接続される電圧調整回路を提供することが知られており、その電圧調整回路の閾値デバイスは制御信号に依存して切り替えられる。これによって、出力電圧レベルを制御信号に依存して制御することができる。このような電圧調整回路を使用してもよい１つの環境は、メモリアレイのビットセルに供給電圧を提供する状況においてである。例示的な既知のビットセルは、図１Ａに概略的に示されている。ビットセル１０は、ビットセルノード１６および１８のそれぞれで論理値を保持できるようにする逆方向結合インバータ１２および１４を備える。示されている例では、論理値「１」がビットセルノード１６に保持され、一方論理値「０」がビットセルノード１８に保持されている。ビットセルインバータ１２および１４のそれぞれは、ビットセル供給電圧ＶＤＤＣＥによって電力を供給され、基準電圧ＶＳＳＥに接続される。ビットセル１０は、それぞれがワードライン信号ＷＬによって制御されるパスゲート２０および２２を介してビットラインＢＬおよびＮＢＬに接続される。
【０００３】
高度処理技術における（たとえばＳＲＡＭセルである場合がある）このようなビットセルで生じることがある問題は、現代の集積回路で所望される低操作電圧でビットセルが動作しているときに、前に記憶されていた論理値「１」を保持しているビットセルノードで論理「０」を書き込むことが困難になる場合があるという点である。この問題の発生は、図１Ｂを参照してさらに説明される。図１Ｂは、論理値「１」を保持するビットセルノード１６を概略的に示す。この値が論理値「０」として書き換えられるためには、ワードライン生成回路３０は、パスゲート２０を制御するワードライン信号ＷＬをアサートし、ビットセルＢＬを介してビットセルノード１６を放電する。しかしながら、パスゲート２０が相対的に弱い場合、パスゲート２０がそのビットセル内のプルアップデバイス２４を克服することが困難になる場合がある。
【０００４】
この問題に対する既知の解決策は、ビットセル・プルアップデバイス２４をより弱く、より克服しやすくするために書込みプロセスの間にビットセル供給電圧ＶＤＤＣＥを一時的に引き下げることである。このようなメモリアレイが、一般に、その動作のために多様な自己タイミング信号を利用することを考慮すれば、通常の手法は、ビットセル供給電圧ＶＤＤＣＥのプルダウンのために自己タイミング・パルスを生成することである。ただし、メモリアレイ内のメイン自己タイミング経路に関して歪められることがある、この自己タイミング・パルスを生成するためには余分な制御回路を提供しなければならない。さらに、ビットセル供給電圧をプルダウンする場合、ビットセル供給電圧が低く下がり過ぎることがないことが保証されなければならない。これは、保証されなければビットセル・コンテンツ（特に、このビットセル供給電圧を共用する他のビットセルのコンテンツ）が破損することがあるためである。加えて、ビットセル供給電圧が必要とするより低下することに関連する電力及びサイクル時間のオーバヘッドがある。さらに、（プロセス、温度変化等に起因する）ビットセル供給電圧の低下速度の変動性は、プルダウンのために自己タイミング・パルスを生成するときに、これらの変動にも関わらず確実な動作を保証するためには、余分なマージンを残す必要があることを意味する。これらの要因によって、予想されるプロセス、温度、パルス幅、およびビットセル列サイズの変動のすべての範囲に渡って機能する単一回路を提供することは困難になる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
したがって、このような電圧調整回路を提供するための改善された技法を提供することが望ましい。
【課題を解決するための手段】
【０００６】
第１の態様から見ると、本発明は、供給電圧ノードを出力電圧ノードに接続するプルアップｐ型閾値デバイスであって、制御信号に依存してオフに切り替えられるように構成される前記プルアップｐ型閾値デバイスと、前記出力電圧ノードを基準電圧ノードに接続するプルダウンスタックであって、直列で接続されたプルダウンｐ型閾値デバイスおよびプルダウンｎ型閾値デバイスを備える前記プルダウンスタックと、前記出力電圧ノードから入力を受け取るように構成され、カットオフ信号を生成するように構成されるインバータとを備え、前記プルダウンｎ型閾値デバイスが前記制御信号に依存してオンに切り替えられるように構成され、前記プルダウンｐ型閾値デバイスが前記カットオフ信号に依存してオフに切り替えられるように構成される、電圧調整回路を提供する。
【０００７】
したがって、出力電圧ノードが、制御信号に依存してオフに切り替えられるプルアップｐ型閾値デバイスを介して供給電圧ノードに接続され、言い換えると制御信号がアサートされていないとき、プルアップｐ型閾値デバイスがオンに切り替えられ、出力電圧ノードを、供給電圧ノードによって提供される電圧までプルアップさせる電圧調整回路が提供される。また、出力電圧ノードは、直列で接続されているプルダウンｐ型閾値デバイスおよびプルダウンｎ型閾値デバイスを含むプルダウンスタックを介して基準電圧ノードに接続される。また、プルダウンｎ型閾値デバイスは、制御信号に依存して切り替えられ、制御信号に依存してオンに切り替えられるように構成される。したがって、制御信号がアサートされるとき、プルダウンｎ型閾値デバイスはオンに切り替えられ、プルアップｐ型閾値デバイスはオフに切り替えられ、出力電圧ノードでの電圧は基準電圧ノードの電圧に向かって引き下げられる。
【０００８】
しかしながら、プルダウンスタックは、カットオフ信号に依存してオフに切り替えられるように構成されるプルダウンｐ型閾値デバイスも備え、カットオフ信号は、その入力として出力電圧ノードから電圧を受け取るインバータによって生成される。したがって、制御信号がアサートされ、出力電圧ノードが低下し始めるとき、インバータは、相応して上昇するカットオフ信号を生成する。最終的に上昇するカットオフ信号によって、プルダウンスタック内のプルダウンｐ型閾値デバイスがオフに切り替えられ、出力電圧ノードを基準電圧ノードから隔離し、出力電圧ノードで提供される電圧がさらに低下するのを妨げる。
【０００９】
プルダウンスタック内のプルダウンｐ型閾値デバイスの切り替えが、たとえば制御信号のタイミングに依存するのではなく、出力電圧ノードでの電圧に依存することは、これが、電圧調整回路は、自己タイミング回路が敏感であるようにプロセスおよび温度変化等の要因に敏感ではないことを意味するため、特に有利である。さらに、プルダウンスタック内のｐ型閾値デバイスを使用することによって、出力電圧ノードからの高速帰還信号を提供できるようになり、（このようなプルダウンスタックで、通常、使用されることが予想される可能性がある）ｎ型閾値デバイスがこの帰還切り替えデバイスに使用されたとしたら必要になるであろう追加の反転段に対する必要性が回避される。さらに、プルダウンスタックの中にｐ型閾値デバイスが含まれていることは、出力電圧の低下の速度が、それがｐ型閾値デバイスの閾値電圧に近づくにつれて減速することを意味する。この減速は、帰還ループの制御を容易にする。しかしながら、カットオフデバイスとしてｐ型閾値デバイスを使用することによって、そのゲート電圧（つまり、カットオフ信号）が同時に上昇している間にその電源電圧（つまり出力電圧ノードでの電圧）が低下しているため、このデバイスをより迅速にオフに切り替えることができることにも留意しなければならない。したがって、このデバイスのＶｓｇは、（そのソースが接地に固定されている）ｎ型閾値デバイスの場合よりも速く減少する。
【００１０】
インバータは、多くの方法で設けることができるが、一実施形態においては、前記インバータは、前記供給電圧ノードと前記基準電圧ノードとの間に直列で接続される追加のｐ型閾値デバイスおよび追加のｎ型閾値デバイスを備え、前記追加のｐ型閾値デバイスは前記供給電圧ノードをカットオフノードに接続し、前記追加のｎ型閾値デバイスは前記カットオフノードを前記基準電圧ノードに接続し、前記追加のｐ型閾値デバイスは、前記出力電圧ノードからの前記入力が閾値電圧未満であるときにオンに切り替えられるように構成され、前記追加のｎ型閾値デバイスは前記制御信号の反転バージョンに依存してオンに切り替えられるように構成され、前記カットオフ信号は前記カットオフノードで提供される。
【００１１】
したがって、インバータは、出力電圧ノードからの入力が（閾値電圧を超えて）高いときにオフに切り替えられ、出力電圧ノードからの入力が（閾値電圧未満の）低いときにオンに切り替えられる、追加のｐ型閾値デバイスによって本質的に提供される。同時に、追加のｎ型閾値デバイスは、制御信号の反転バージョンに依存してカットオフノードを基準電圧ノードに接続する。つまり、制御信号がアサートされない（したがって反転バージョンがアサートされる）とき、カットオフノードでの電圧が基準電圧にプルダウンされる。反対に、制御信号がアサートされる（したがって、制御信号の反転バージョンはアサートされない）場合、追加のｎ型閾値デバイスはオフに切り替えられ、カットオフノードでの電圧は、追加のｐ型閾値デバイスによって制御できるようになる。したがって、制御信号がオフに切り替えられるときにカットオフノードを基準電圧ノードから隔離することによって、静電流の漏れを回避するダイナミックインバータが提供される。
【００１２】
電圧調整回路は、多くの状況で実装できるが、有利なことに、前記出力電圧ノードは、少なくとも１つのメモリビットセルにビットセル供給電圧を提供する。これは、メモリビットセルが（たとえば書込み手順の間に）削減されることが、ビットセル供給電圧にとって有用である一方、この削減はビットセル・コンテンツを破損させる危険があるため、ビットセル供給電圧が、低く下がりすぎないことが必要であるという事実に起因する。電圧調整回路は、出力電圧をプルダウンするために自己タイミング・パルスに依存する装置が敏感であるように、プロセス、温度、パルス幅、およびビットセル列サイズの変動に敏感ではないため、提供される電圧調整回路は、少なくとも１つのメモリビットセルのためのビットセル供給電圧という状況ではさらに有利である。
【００１３】
少なくとも１つのメモリビットセルにビットセル供給電圧を提供するという状況では、電圧調整回路によって提供される出力電圧の一時的なプルダウンは多くの点で有用である場合があり、特に一実施形態では、前記制御信号は、前記少なくとも１つのメモリビットセルの書込み手順中にアサートされるように構成される。たとえば、メモリビットセルの書込み手順中、ビットセル供給電圧の一時的な減少は、ビットセル内のビットセル供給電圧に接続されるプルアップデバイスを一時的に弱め、したがってそのプルアップデバイスと関連して保持される値を克服し、「上書きする」ことをさらに容易にすることによって、書込み手順を支援できる。
【００１４】
１つのこのような実施形態では、電圧調整回路は、書込み手順制御信号に依存して前記制御信号を生成するように構成される制御信号生成回路をさらに備え、前記制御信号生成回路は、前記書込み手順制御信号とは関係なく、電力ゲート信号に応答して前記制御信号をアサートするように構成される。したがって、電力ゲート信号は、プルアップｐ型閾値デバイスがオフに切り替えられ、プルダウンｎ型閾値デバイスがオンに切り替えられ、出力電圧ノードを低い値に保持し、したがってビットセルの漏れを削減することを保証する。電圧調整回路内で出力電圧ノードから基準電圧ノードへの経路をこのようすることを可能にすることによってある程度の電力が消費される。一方、メモリビットセルが相対的に長い期間不活性となることが意図される場合、このトレードオフはそれだけの価値がある。反対に、メモリビットセルが相対的に短い期間だけ不活性である必要がある場合、このトレードオフがあまり価値はないことがある。
【００１５】
このような一実施形態では、前記出力電圧ノードは、複数のメモリビットセルに前記ビットセル供給電圧を提供し、前記書込み手順制御信号は、前記複数のメモリビットセルと、書込みマスク制御信号との間で選択するように構成されるマルチプレクサ信号を備える。したがって、ビットセル供給電圧は、（たとえば、より大きなメモリアレイの中でモジュール方式で提供される等）多くのメモリビットセルに提供さてもよく、マルチプレクサ信号は（たとえば、モジュールの中でメモリビットセルの１つのグループを選択する等）メモリビットセルの間で選択するために提供されてもよい。電力ゲート信号は、これらの書込み手順制御信号を上書きし、したがってビットセルの漏れを削減できるようにする。
【００１６】
一実施形態では、前記少なくとも１つのメモリビットセルは、少なくとも１つのＳＲＡＭメモリビットセルである。たとえば、ＳＲＡＭメモリビットセルは、上述したように、ビットセル供給電圧の「書込み支援」減少から恩恵を得ることができる。ＳＲＡＭビットセルは、通常、６トランジスタ単一ポート・ビットセルであるが、本発明の技法はそれに制限されず、他の数のトランジスタを有するすべての単一ポート・ビットセルおよび二重ポート・ビットセルに適用できることが理解される。
【００１７】
一実施形態では、前記出力電圧ノードは、１列のメモリセルにビットセル供給電圧を提供する。１列の中の１個のメモリビットセルが書き込まれているときには、その列の中の他の諸メモリビットセルは、その選択されたビットセル上で継続している書込み手順によって影響を及ぼされずにそれらのコンテンツを保持する必要があるので、電圧調整回路は、１列のメモリビットセルにビットセル供給電圧を提供する状況では特に有利となることがある。確実にビットセル供給電圧が低く下がり過ぎないようにすることによって、他の諸ビットセルのコンテンツが保護されることが保証される。
【００１８】
一実施形態では、前記インバータの切り替え閾値は、前記制御信号がアサートされた後、前記制御信号がデアサートされる前に、前記カットオフ信号によって前記プルダウンｐ型閾値デバイスがオフに切り替えられるように構成される。したがって、制御信号のアサートと、その後のデアサートの間の期間中にインバータの切り替え閾値にすでに達し、したがって、結果として得られるカットオフ信号によって、プルダウンｐ型閾値デバイスはオフに切り替えられ、このようにして出力電圧の追加の低下を妨げる。したがって、電圧調整回路は、制御信号がアサートされる期間中には、出力電圧の低下が制限されるように構成できる。
【００１９】
インバータが、追加のｐ型閾値デバイスおよび追加のｎ型閾値デバイスによって提供されるとき、制御信号がアサートされる期間中の出力電圧の低下のこの制限は、前記制御信号がアサートされた後に、前記カットオフ信号によって前記プルダウンｐ型閾値デバイスが、前記制御信号がデアサートされる前にオフに切り替えられるように構成される前記追加のｐ型閾値デバイスの切り替え閾値によって提供され得る。
【００２０】
一実施形態では、前記インバータの切り替え閾値は、前記出力電圧ノードからの前記入力の閾値電圧に達するときに、前記カットオフ信号によって前記プルダウンｐ型閾値デバイスがオフに切り替えられるように構成される。したがって、インバータは、出力電圧ノードでの電圧が、その閾値電圧を下回るのを妨げられるように手配できる。この閾値電圧は、既知の条件下で動作する特定の十分に理解された回路のために事前に定義される可能性がある一方、一般に、インバータの切り替え閾値は、供給電圧、周囲温度等の要因に依存し、したがってシステム設計者が事前に定義することはできない場合があることが認識される。
【００２１】
インバータが、追加のｐ型閾値デバイスおよび追加のｎ型閾値デバイスによって提供される実施形態では、前記追加のｐ型閾値デバイスの切り替え閾値は、前記出力電圧ノードからの前記入力の前記閾値電圧に達するときに、前記カットオフ信号によって前記プルダウンｐ型閾値デバイスがオフに切り替えられるように構成され得る。上述したように、この閾値電圧は、既知の条件下で動作する特定の十分に理解された回路に対して事前に定義されている可能性はあるが、一般に、追加のｐ型閾値デバイスの切り替え閾値は、供給電圧、周囲温度等の要因に依存し、したがってシステム設計者が事前に定義することはできない場合があることが認識される。
【００２２】
ｐ型閾値デバイスおよびｎ型閾値デバイスが、多くの技術を使用して提供できるが、一実施形態では前記プルアップｐ型閾値デバイスおよび前記プルダウンｐ型閾値デバイスはＰＭＯＳ閾値デバイスであり、前記プルダウンｎ型閾値デバイスはＮＭＯＳ閾値デバイスであることが理解される。同様に、一実施形態では、前記ｐ型閾値デバイスはＰＭＯＳ閾値デバイスであり、前記追加のｎ型閾値デバイスはＮＭＯＳ閾値デバイスである。
【００２３】
一実施形態では、前記プルアップｐ型閾値デバイスは前記プルダウンｎ型閾値デバイスおよび前記プルダウンｐ型閾値デバイスよりも大きい。有利なことに、プルダウンｎ型閾値デバイスおよびプルダウンｐ型閾値デバイスは、提供されるプロセスの最小サイズで（つまり、そのプロセススケールの下限でのサイズに作られた、所与のプロセススケールでの所与の集積回路内で）構成できる一方、プルアップｐ型閾値デバイスの方が（たとえば、一桁）大きい場合は、これによって、制御信号がデアサートされるときに出力電圧を迅速に供給電圧に向けてプルアップできるため有利である。
【００２４】
第２の態様から見ると、本発明は、第１の態様による電圧調整回路を含むメモリデバイスを提供する。
【００２５】
第３の態様から見ると、本発明は、供給電圧ノードを出力電圧ノードに接続するためのプルアップｐ型閾値手段であって、制御信号に依存してオフに切り替えられるように構成される前記プルアップｐ型閾値手段と、前記出力電圧ノードを基準電圧ノードに接続するためのプルダウンスタック手段であって、直列に接続されるプルダウンｎ型閾値デバイスおよびプルダウンｐ型閾値デバイスを備える前記プルダウンスタック手段と、前記出力電圧ノードから入力を受け取り、カットオフ信号を生成するための反転手段とを備え、前記プルダウンｎ型閾値デバイスが、前記制御信号に依存してオンに切り替えられるように構成され、前記プルダウンｐ型閾値デバイスが前記カットオフ信号に依存してオフに切り替えられるように構成される、電圧調整回路を提供する。
【００２６】
本発明の上記の態様および実施形態は、低下する出力電圧にカットオフを提供することに関して説明してきたが、本発明の技法が、補足的な装置、つまり上昇する出力電圧のためのカットオフが提供される装置においても等しく適用できることが留意されるべきである。したがって、第４の態様から見ると、本発明は、基準電圧ノードを出力電圧ノードに接続するプルダウンｎ型閾値デバイスであって、制御信号に依存して切り替えられるように構成された前記プルダウンｎ型閾値デバイスと、前記出力電圧ノードを供給電圧ノードに接続するプルアップスタックであって、直列に接続されるプルアップｐ型閾値デバイスおよびプルアップｎ型閾値デバイスを備える前記プルアップスタックと、前記出力電圧ノードから入力を受け取るように構成され、カットオフ信号を生成するように構成されたインバータとを備え、前記プルアップｐ型閾値デバイスは前記制御信号に依存して切り替えられるように構成され、前記プルアップｎ型閾値デバイスは前記カットオフ信号に依存して切り替えられるように構成される、電圧調整回路を提供する。
【００２７】
本発明は、添付図面に示されるその実施形態を参照して、ほんの一例としてさらに説明される。
【図面の簡単な説明】
【００２８】
【図１Ａ】本発明の既知のメモリビットセルを概略的に示す。
【図１Ｂ】論理「１」を保持しているビットセルノードに論理「０」を書き込む際に関与するその既知のビットセルのサブコンポーネントを概略的に示す。
【図２】一実施形態による電圧調整回路を概略的に示す。
【図３】一実施形態による電圧調整回路を概略的に示す。
【図４Ａ】一実施形態のモジュール式列に配列されるメモリビットセルのアレイおよび関連するアクセス制御回路を概略的に示す。
【図４Ｂ】図４Ａに示されるアレイなどのメモリビットセルのアレイのための制御信号および反転制御信号の生成を概略的に示す。
【図５Ａ】一実施形態による電圧調整回路内の多様な信号の時間変動を概略的に示す。
【図５Ｂ】一実施形態による電圧調整回路内の多様な信号の時間変動を概略的に示す。
【図６】一実施形態による電圧調整回路を概略的に示す。
【図７】一実施形態による電圧調整回路および関連する制御信号生成回路を概略的に示す。
【図８】図7に概略的に示される電圧調整回路における多様な信号のシミュレーションを概略的に示す。
【発明を実施するための形態】
【００２９】
図２は、一実施形態による電圧調整回路を概略的に示す。電圧調整回路１００は、供給電圧ノード（ＶＤＤＣＥ）と基準電圧ノード（ＶＳＳＥ）の間に直列で接続される２つのｐ型閾値デバイス１０２、１０４、および１つのｎ型閾値デバイス１０６を備える。プルアップｐ型閾値デバイス１０２は、制御信号ＣＴＬによって制御されるＰＭＯＳトランジスタであり、（制御信号ＣＴＬに依存して）供給電圧ノードＶＤＤＣＥを出力電圧ノードＶＤＤＣに接続する。プルダウンｐ型閾値デバイス１０４およびプルダウンｎ型閾値デバイス１０６は、出力電圧ノードＶＤＤＣＥを基準電圧ノードＶＳＳＥに接続するプルダウンスタックを形成する。プルダウンｐ型閾値デバイス１０４は、カットオフ信号（ＣＵＴＯＦＦ）に依存して制御されるＰＭＯＳトランジスタであって、プルダウンｎ型閾値デバイス１０６は、やはり制御信号ＣＴＬによって制御されるＮＭＯＳトランジスタである。インバータ１０８はその入力を出力電圧ノード（ＶＤＤＣ）から受信し、プルダウンＰＭＯＳ１０４を制御するカットオフ信号ＣＵＴＯＦＦを生成する。
【００３０】
セットアップ段階では、制御信号ＣＴＬはアサートされず、したがってＮＭＯＳ１０６はオフに切り替えられ、ＰＭＯＳ１０２はオンに切り替えられる。したがって、ＰＭＯＳ１０２は出力ノードを供給ノードに接続し、ＶＤＤＣはＶＤＤＣＥにプルアップされる。さらに、インバータ１０８の入力でのＶＤＤＣの高い値から、ＰＭＯＳ１０４をオンに切り替えるＣＵＴＯＦＦ信号の低い値が生じるが、ＶＤＤＣとＶＳＳＥとの間の経路は言うまでもなくオフに切り替えられているＮＭＯＳ１０６によって遮断される。
【００３１】
動作中、制御信号ＣＴＬはアサートされ、ＰＭＯＳ１０２をオフにし、ＮＭＯＳ１０６をオンにする。よってＶＤＤＣは低下し、ＶＳＳＥの方へプルダウンされる。次いで、なんらかの時点でのインバータ１０８の入力でのＶＤＤＣのこの低下する値が、インバータ１０８の切り替え閾値を渡し、信号ＣＵＴＯＦＦがアサートされる。このカットオフ信号のアサートによってＰＭＯＳ１０４はオフに切り替えられ、ＶＤＤＣがさらにＶＳＳＥに向かって低下するのを妨ぐ。ｐ型閾値デバイスをカットオフデバイス（ＰＭＯＳ１０４）として使用することは、その電源電圧（つまり、出力電圧ノードでの電圧）は、そのゲート電圧（つまり、カットオフ信号）が同時に上昇している間に低下するので、このデバイスを迅速に（この位置にある対応するＮＭＯＳデバイスよりも迅速に）オフに切り替えることができることを意味する。したがって、このｐ型デバイスのＶｓｇは（そのソースが接地に固定される）ｎ型閾値デバイスの場合よりも速く減少する。インバータ１０８の切り替え閾値は、制御信号ＣＴＬがアサートされるべきである期間中に、カットオフ信号ＣＵＴＯＦＦによってＰＭＯＳ１０４が、その制御信号ＣＴＬがデアサートされる前にオフに切り替えられるようにもっとも有用に構成される。
【００３２】
図３は、出力電圧ノードＶＤＤＣがメモリアレイ内のメモリビットセルにビットセル供給電圧を提供する一実施形態における電圧調整回路１２０を概略的に示す。図３で分かるように、ＰＭＯＳトランジスタ１０２、１０４、およびＮＭＯＳトランジスタ１０６は、供給電圧ノードＶＤＤＣＥと基準電圧ノードＶＳＳＥと、図２を参照して説明されたのと同じ方式で接続されている。しかしながら、図３に概略的に示す実施形態では、静止インバータ１０８が、ＰＭＯＳトランジスタ１２２およびＮＭＯＳトランジスタ１２４を含むダイヤミックインバータによって置き換えられている。ＰＭＯＳトランジスタ１２２は、出力電圧ノードでの電圧に依存して切り替えられ、一方ＮＭＯＳトランジスタ１２４は、制御信号ＣＴＬの反転バージョン、すなわちＮＣＴＬに依存して切り替えられる。
【００３３】
図２を参照して説明された実施形態と同様に、図３に概略的に示される実施形態では、セットアップ段階で、制御信号がデアサートされ（ＣＴＬ＝０）、よってその反転バージョンがアサートされる（つまり、ＮＣＴＬ＝１）。したがって、ＮＭＯＳ１２４はオンに切り替えられ、カットオフノード１２６での電圧はＮＭＯＳ１２４を介して放電される。カットオフ信号の低い値はＰＭＯＳ１０４をオンに切り替えるが、ＶＳＳＥへの経路が、ＣＴＬ＝０がＮＭＯＳ１０６をオフにしたという事実のおかげで遮断されるのは言うまでもない。一方、ＣＴＬの低い値は、ＰＭＯＳ１０２をオンに切り替え、出力ノードでのＶＤＤＣは供給ノードでのＶＤＤＣＥにプルアップされる。
【００３４】
電圧調整回路１２０がビットセル供給電圧として出力電圧ＶＤＤＣを提供するメモリビットセルの内の１つの書込み手順中に、（図４Ａ、図４Ｂ、図５Ａおよび図５Ｂを参照してより詳しく以下に説明する）対応する書込み手順制御信号によって、制御信号ＣＴＬがアサートされ、その反転バージョンＮＣＴＬがデアサートされる。したがって、ＰＭＯＳ１０２はオフに切り替えられ、ＮＭＯＳ１０６はオンに切り替えられ、ＶＤＤＣにＰＭＯＳ１０４およびＮＭＯＳ１０６を介した放電を開始させる。同時に、ＮＣＴＬのデアサートにより、ＮＭＯＳ１２４がオフに切り替わり、ＣＵＴＯＦＦをリリースし、ＣＵＴＯＦＦをフロートできるようにする。ＣＵＴＯＦＦは前に低に保持されていたので、しばらくの間ＰＭＯＳ１０４はオンに切り替えられたままとなる。その後、ＶＤＤＣが下がると、ＰＭＯＳ１２２がオンになり始め、カットオフノード１２６での電圧をＶＤＤＣＥへ向けてプルアップし始める。ＶＤＤＣが下がり、ＣＵＴＯＦＦが上がると、ＰＭＯＳ１０４はオフになり始め、ＶＤＤＣのプルダウンが減速する。最終的に、ＰＭＯＳ１０４はオフになり、ＶＤＤＣの低下は止まり、ＶＤＤＣはフロートしたままとなり、ＣＵＴＯＦＦは高にプルされている。このようにして、ビットセル供給電圧ＶＤＤＣは、制御装置ＣＴＬのアサートに応答してプルダウンされるが、そのプルダウンは一定のレベルの後に自動的に切断される。この切断がいつ発生するのかは、ＰＭＯＳ１２２の切り替え閾値を選択することによって決定できる。図３での多様な信号の相対的なタイミングは、図５Ａおよび図５Ｂを参照して以下に説明する。最後に、いったんＣＴＬがデアサートされると、ＶＤＤＣはＰＭＯＳ１０２を通して再びＶＤＤＣＥにプルアップされる（一方、同時に、ＮＭＯＳ１０６を通るＶＳＳＥへの経路は、ＮＭＯＳ１０６がオフに切り替えられることによって無効にされる）。ＶＤＤＣのこのプルアップが迅速に発生できるようにするために、ＰＭＯＳ１０２は、通常、電圧調整回路内の他のＰＭＯＳ／ＮＭＯＳデバイスよりも大きいサイズにされる。たとえば、示している実施形態では、ＰＭＯＳ１０２は１μｍのサイズで作られている。一方ＰＭＯＳデバイス１０４および１２２、ならびにＮＭＯＳデバイス１０６および１２４は０．１０４μｍのサイズで作られている。ＣＴＬのデアサートは、ＮＭＯＳ１２４をオンに切り替え、カットオフノード１２６をＶＳＳＥに放電するＮＣＴＬのアサートに対応する。
【００３５】
メモリアレイのメモリビットセルにビットセル供給電圧を提供する、図３に概略的に示す電圧調整回路１２０の状況は、図４Ａおよび図４Ｂを参照してさらに説明される。図４Ａは、メモリアレイ２００およびその関連する制御回路２０５を概略的に示す。メモリアレイ２００は、ビットセルの４つモジュール２１０、２１２、２１４および２１６を含む。各モジュールは４列のビットセル（モジュール２１０に例証的に示されるビットセル列０〜３を参照）を含む。メモリアレイ２００のための書込み手順中、書込みマスク制御信号ＷＥＮ（０〜３）が、モジュール２１０、２１２、２１４、および２１６の間の選択機構を提供する。一方、マルチプレクサＨＤＲＥＮ信号は、所与のモジュールにおけるビット列の間で選択する。書込み手順制御信号を無視し、したがってメモリアレイ２００のメモリビットセルを低電力状態に保持できるようにする電力ゲート信号ＰＧも提供される。メモリ制御回路２０５は、制御信号ＣＴＬ（およびその反転バージョンＮＣＴＬ）を生成し、ビットセル供給電圧ＶＤＤＣをビットセル列ごとに適切に提供する。したがって、電圧調整回路は、必要とされる別々のＶＤＤＣビットセル供給のそれぞれに反復される制御回路２０５の中で検出されるべきである。図中、ＶＤＤＣ〔２〕は、モジュール２１４に提供される（そのモジュールの中のビットセル列２にビットセル供給を提供する）と例証的に示されている。
【００３６】
メモリ制御回路２０５内での制御信号ＣＴＬおよびＮＣＴＬの生成は、図４Ｂを参照して説明される。ＣＴＬおよびＮＣＴＬのそれぞれが４ビット値として提供され、それぞれが各モジュールのビットセル列の内の１つを制御することに留意されたい。書込み先の所与のビットセル列内のメモリビットセルの場合、対応するマルチプレクサ信号ＨＤＲＥＮが、そのモジュールのための書込みマスク制御信号ＷＥＮとともにその列についてアサートされなければならない。言うまでもなく、電力ゲート信号ＰＧもアサートされてはならない。特定のビットセル列およびモジュールに対応するＨＤＲＥＮおよびＷＥＮの組み合わせは、対応するＮＣＴＬ信号をデアサートし、対応するＣＴＬ信号をアサートする。しかしながら、電力ゲート信号はＷＥＮおよびＨＤＲＥＮを無効にする能力を備え、ＮＣＴＬを強制的にデアサートし、ＣＴＬをアサートすることに留意されたい。
【００３７】
図３に示す電圧調整回路などの電圧調整回路における信号の相対的なタイミングが、図５Ａおよび図５Ｂに示される。図５Ａおよび図５Ｂは、同じ時間スケールを表し、信号が図５Ａと図５Ｂの間で分けられているのは説明を明確にするためだけである。図５Ａおよび図５Ｂで与えられる例示的な信号は、図４Ａおよび図４Ｂを参照して説明したモジュール式の実施形態におけるビットセル列などの第４のビットセル列（ビットセル列３）に対応する。図５Ａでは、ＨＤＲＥＮ〔３〕のアサートによって、ＮＣＴＬ〔３〕がデアサートされ、ＣＴＬ〔３〕がアサートされることがわかる。対応するビットセル供給電圧ＶＤＤＣ〔３〕は、次いで下がり始め、一方カットオフ信号ＣＵＴＯＦＦ〔３〕は上がり始める。最終的に、ＣＵＴＯＦＦ〔３〕の上昇する値によって、プルダウンＰＭＯＳトランジスタ（たとえば、図３のＰＭＯＳ１０４）がオフに切り替えられ、ＶＤＤＣ〔３〕がさらに低下するのを妨げる。書込み手順の最後に、ＨＤＲＥＮ〔３〕がデアサートされ、ＮＣＴＬ〔３〕を再アサートさせ、ＣＴＬ〔３〕をデアサートさせる。その結果、ＶＤＤＣ〔３〕は再び急速にプルアップされ、一方ＣＵＴＯＦＦ〔３〕はＶＳＳＥの値にプルダウンされ直す。
【００３８】
上述の実施形態は、低下を切断する前に出力電圧ＶＤＤＣをプルダウンすることに関していたが、本発明の技法は、上昇する電圧信号が調整される、つまり上昇し過ぎるのを妨げられる補足的な実施形態で等しく適用できる。このような例示的な実施形態は、電圧調整回路３００を示す図６に概略的に示す。ここで、プルダウンｎ型閾値デバイス（ＮＭＯＳ３０２）が、基準電圧ノードＶＳＳＥを出力電圧ノードＶＳＳに接続する。出力電圧ノードＶＳＳは、プルアップｐ型閾値デバイス（ＰＭＯＳ３０６）およびプルアップｎ型閾値デバイス（ＮＭＯＳ３０４）を含むプルアップスタックを介して供給電圧ノードＶＤＤＣＥに接続される。ＰＭＯＳ３０４およびＮＭＯＳ３０２は、制御信号ＮＣＴＬに依存して切り替えられる。したがって、ＮＣＴＬが高い（セットアップ段階にある）動作では、出力電圧ノードＶＳＳはＶＳＳＥにプルダウンされる。次に、ＮＣＴＬがデアサートされるときの動作で、ＮＭＯＳ３０２はオフに切り替えられ、ＰＭＯＳ３０６はオンに切り替えられ、出力ノードＶＳＳをＶＤＤＣＥへ向けてプルアップさせる。出力ノードＶＳＳでの上昇する値によって、カットオフ信号ＣＵＴＯＦＦは（インバータ３０８によって反転されるように）下げられ、最終的にＮＭＯＳ３０４をオフに切り替え、出力ノードＶＳＳでの電圧の追加の上昇を妨げる。最後に、ＮＣＴＬが再びアサートされると、出力ノードＶＳＳがＶＳＳＥにプルダウンされ直す。
【００３９】
本発明の実施形態の、および先行技術に関するその状況の多様な特徴は、図７および図８を参照して以下の付録に説明する。
【００４０】
本明細書には、本発明の特定の実施形態が説明されてきたが、本発明がそれに制限されないこと、および多くの変更および追加を本発明の範囲内で加えることができることが明らかであろう。たとえば、以下の従属項の特徴の、独立請求項の特徴との多様な組み合わせは、本発明の範囲から逸脱することなく行うことができる。
付録
【００４１】
書込み支援用ＳＲＡＭビットセル供給の自動調整のための回路。
【００４２】
高度処理技術におけるＳＲＡＭセルの場合、低供給電圧および高ＮＭＯＳパスゲート閾値電圧のため、低電圧で「０」を書き込むことは困難である。１つの解決策は、ビットセルＰＭＯＳプルアップデバイスを弱くし、克服しやすくするビットセル供給を引き下げることである。しかし、ビットセル供給は、低く下げすぎてはならない。さもなければ、ビットセル・コンテンツは破損することがある。また、電力消費およびサイクル時間が上昇する。この回路はビットセル供給をプルダウンする。一定の電圧レベルに達すると、保持マージン、つまり書込みマージンを保持し、電力およびサイクル時間の不利な条件を制限するプルダウンは自動的に停止する。
【００４３】
ビットセル供給を調整するための１つの解決策は、プルダウンのために自己タイミング・パルスを生成することである。これには、メインの自己タイミング経路に関して曲げられることがある余分な制御回路が必要になる。それは、パルス幅の変動およびビットセル供給の低下の速度の変動に対処するための多くのマージンも必要とする。プロセス、温度、パルス幅、およびビットセル列サイズの変動のすべての範囲に渡り機能する単一回路を有することは困難である。
【００４４】
開示されている回路は、それがビットセル供給を直接的に検出し、ビットセル供給レベルに従ってプルダウンパルスを調整するため、自己タイミング経路を必要としない。開示されている回路は、低下の速度よりむしろ、ビットセル供給電圧レベルに基づいてプルダウンを切断するために機能する。したがって、開示されている回路はどのような列サイズにも機能できる。さらに、開示されている回路の帰還は静電流を消散しないダイナミックインバータによって行われる。また、プルダウンスタックでＰＭＯＳデバイスを使用すると、低下するビットセル供給が一旦ＰＭＯＳ閾値電圧近くに達すると、低下するビットセル供給は徐々に収まる。これは、最終的なカットオフ電圧の、帰還経路の速度に対する依存を少なくすることによって保持マージンを改善する。また、ＰＭＯＳデバイスの使用は、帰還経路から反転段を取り除くことによってビットセル供給からのより速い帰還も可能にする。
【００４５】
本発明の実施形態の概略図は、図７に示され、以下の段落にさらに説明される。
【００４６】
１つのこのような回路は、各メモリＩ／Ｏ列に設置できる。
【００４７】
ＨＤＲＥＮ信号は、復号された列ｍｕｘ選択信号、およびメモリの中心制御ブロックの書込みクロックから形成される。ＰＧ信号は電力ゲートを制御し、ＷＥＮ信号はこの列の書込みマスクを制御する。これらは、プルダウンを開始するＣＴＬ／ＮＣＴＬ信号の中に織り込まれる。
【００４８】
通常の動作ＰＧ＝０中。セットアップ段階の間、ＨＤＲＥＮ０／１／２／３＝０。したがって、ＮＣＴＬ＝１およびＣＴＬ＝０である。ＣＵＴＯＦＦはＮ１によって０に放電される。ビットセル供給ＶＤＤＣはＰＨＤによってＶＤＤＣＥにプルアップされる。Ｎ０およびＰ０はオフである。
【００４９】
書込みサイクルの間、ＨＤＲＥＮ信号の内の１つが高になる。Ｎ０がオンになる。予備放電されたノードＣＵＴＯＦＦがリリースされ、フロートする。ＣＵＴＯＦＦ＝０なので、Ｐ１はオンのままである。ＰＨＤはオフになり、ＶＤＤＣはＰ１およびＮ０を通して放電を開始する。ＶＤＤＣが下がると、Ｐ０はオンになり、ＣＵＴＯＦＦをプルアップし始める。ＣＵＴＯＦＦが上昇すると、Ｐ１はオフになり始め、プルダウンは減速する。最終的に、Ｐ１はオフになり、ＶＤＤＣはフロートしたままとなり、ＣＵＴＯＦＦは高にプルされる。
【００５０】
図８に示される波形。
【００５１】
このようにして、ビットセル供給ＶＤＤＣはプルダウンされ、このプルダウンは、一定のレベルの後に自動的に切断される。デバイスＰ０は、初期の切断の間、低−ＶＴとすることができる。
【００５２】
ＰＧ信号を使用すると、ビットセル供給を、電力ゲートモードで非常に低くプルできる。これによってビットセルの漏れが削減される。
【００５３】
ダイナミックインバータ（Ｐ０＋Ｎ１）は、なんらかの静電流が許容できる場合、静的インバータによって替えることができる。
【００５４】
回路は、ゆっくりと下がる信号を調整しなければならない場合にいつでも使用できる。相補バージョンは、ゆっくりと上昇する信号に使用できる。
【符号の説明】
【００５５】
１００  電圧調整回路
１０２、１０４  ｐ型閾値デバイス
１０６  ｎ型閾値デバイス
１０８  インバータ
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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