(57)【特許請求の範囲】
【請求項１】
基板上に緩衝膜およびハードマスクを形成するステップと、
前記ハードマスクおよび前記緩衝膜をエッチングしてハードマスクパターンおよび緩衝膜パターンを形成するステップと、
前記ハードマスクパターンをエッチング障壁層として利用した蒸気エッチング工程を介して前記基板を一部エッチングし、前記基板内に互いに離隔した第１トレンチおよび第２トレンチを形成するステップと、
前記第１トレンチおよび第２トレンチを埋め込むように埋め込み絶縁膜を形成するステップと、
前記ハードマスクパターンおよび前記緩衝膜パターンを取り除くステップと、
前記第１トレンチと第２トレンチとの間の前記基板上にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜を覆うように導電膜を形成するステップと、
前記導電膜をエッチングしてゲート電極を形成するステップと、
を含むトリプルゲート形成方法において、
前記第１トレンチおよび第２トレンチを形成するステップの後、
前記第１トレンチおよび第２トレンチの内部面に保護膜を形成するステップと、
前記ハードマスクパターンを一部エッチングして前記ハードマスクパターンの両側を前記第１トレンチおよび第２トレンチの両側の隅に整列させるステップと、
前記緩衝膜パターンを一部エッチングして前記第１トレンチおよび第２トレンチの両側の隅に整列させるステップと、
をさらに含むことを特徴とする半導体素子のトリプルゲート形成方法。
【請求項２】
前記蒸気エッチング工程は、塩化水素（ＨＣｌ）または塩素（Ｃｌ２）を使用して実施することを特徴とする請求項１に記載の半導体素子のトリプルゲート形成方法。
【請求項３】
前記蒸気エッチング工程は、６００℃〜１１００℃の温度で実施することを特徴とする請求項２に記載の半導体素子のトリプルゲート形成方法。
【請求項４】
前記蒸気エッチング工程は、０．０１Ｔｏｒｒ  〜７６０Ｔｏｒｒの圧力で実施することを特徴とする請求項３に記載の半導体素子のトリプルゲート形成方法。
【請求項５】
前記保護膜は、酸化工程または蒸着工程で形成することを特徴とする請求項１に記載の半導体素子のトリプルゲート形成方法。
【請求項６】
前記保護膜は、熱酸化膜で１００Å〜１０００Åの厚さで形成することを特徴とする請求項１に記載の半導体素子のトリプルゲート形成方法。
【請求項７】
前記ハードマスクパターンは窒化膜で形成し、前記緩衝膜パターンは酸化膜で形成することを特徴とする請求項１に記載の半導体素子のトリプルゲート形成方法。
【請求項８】
前記ハードマスクパターンを一部エッチングするステップはリン酸溶液を使用し、前記緩衝膜パターンを一部エッチングするステップはＢＯＥ（Ｂｕｆｆｅｒｅｄ  Ｏｘｉｄｅ  Ｅｔｃｈａｎｔ）溶液またはＤＨＦ（ＤｉｌｕｔｅｄＨＦ）溶液を使用することを特徴とする請求項７に記載の半導体素子のトリプルゲート形成方法。
【請求項９】
前記埋め込み絶縁膜は、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）、ＵＳＧ（Ｕｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜で形成することを特徴とする請求項１に記載の半導体素子のトリプルゲート形成方法。
【請求項１０】
前記ハードマスクパターンおよび前記緩衝膜パターンを取り除くステップの後、前記埋め込み絶縁膜を一部リセスして前記第１トレンチおよび第２トレンチの内側壁を一部露出させるステップをさらに含むことを特徴とする請求項１に記載の半導体素子のトリプルゲート形成方法。
【請求項１１】
前記埋め込み絶縁膜を形成するステップは、
前記第１トレンチおよび第２トレンチを埋め込むように埋め込み絶縁膜を蒸着するステップと、
前記ハードマスクパターンを研磨停止膜で前記埋め込み絶縁膜を研磨するステップと、
を含むことを特徴とする請求項１に記載の半導体素子のトリプルゲート形成方法。
【請求項１２】
前記基板は、支持基板、埋め込み絶縁層、および半導体層からなる基板を使用することを特徴とする請求項１に記載の半導体素子のトリプルゲート形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体製造の技術に関し、特に、多面チャネルを有するトランジスタのゲート形成方法に関する。
【背景技術】
【０００２】
最近、半導体素子の高集積化が進んでいることによってトランジスタのチャネル長は減少し、ソースおよびドレインの濃度は増加しつつある。これによって、ソースとドレインとの間に干渉が深化して閾電圧が減少し、漏れ電流が増加してしまう、短チャネル効果が発生する。このような短チャネルの形成を抑制するために、多面チャネルを有するトランジスタのうち、リセスゲート型トランジスタおよびトリプルゲート型トランジスタに対する研究が活発に行なわれている。
【０００３】
まず、リセスゲート型トランジスタの形成方法について説明すると、まずチャネル領域の基板を一定の深さにエッチングしてトレンチ（ｔｒｅｎｃｈ）を形成した後、その内部面に沿ってゲート絶縁膜を形成する。その後、トレンチを埋め込むようにゲート絶縁膜上にゲートを形成する。かかる構造ではソースとドレインとの間の干渉が抑制されて電気的な特性が大きく改善される。
【０００４】
しかし、リセスゲート型トランジスタの形成方法では、基板をプラズマのエッチング工程を用いてエッチングするため、チャネルが形成される領域にプラズマに起因した損傷が発生してしまい、積層欠陥（ｓｔａｃｋｉｎｇ  ｆａｕｌｔ）のような結晶欠陥（ｃｒｙｓｔａｌ  ｄｅｆｅｃｔ）が発生する。これによって、界面の捕獲密度（ｉｎｔｅｒｆａｃｅ  ｔｒａｐ  ｄｅｎｓｉｔｙ）が高まる。また、プラズマのエッチング工程の特性上、表面の粗さが劣化する。それだけではなく、基板をエッチングしてトレンチを形成すると、上部の隅部が鋭く形成され、この部分に電場（ｅｌｅｃｔｒｉｃ  ｆｉｅｌｄ）が集中して素子特性および信頼性が劣化する。
【０００５】
次に、トリプルゲート型トランジスタの問題点について説明する。
【０００６】
図１は、一般的なトリプルゲート型トランジスタを説明するために示す簡略図である。
【０００７】
同図に示すように、一般的なトリプルゲート型トランジスタは、チャネルが形成される面が３面である。すなわち、両側面（壁）および上面にチャネルが形成される。このように、両側面をチャネルで形成するため、同じサイズの素子であっても更に大きい電流を獲得することができる。同図において、「Ｇ」はゲート電極、「Ｄ」はドレイン領域、「Ｓ」はソース領域を示す。
【０００８】
図２は、一般的なトリプルゲート型トランジスタの問題点を説明するために示す簡略図である。
【０００９】
同図に示すように、側面をチャネルとして利用するためには基板をエッチングしなければならないため、従来技術ではプラズマのエッチング工程を用いて実施している。
【００１０】
このように、プラズマのエッチング工程を実施する場合、次のような３つの問題点が発生する。
【００１１】
第１に、プラズマ損傷に起因した結晶欠陥が発生する。側面Ａはチャネルとして利用される領域であるが、この部分にプラズマ損傷による結晶欠陥が発生すると素子特性が劣化する。特に、信頼性に対する劣化を招く。
【００１２】
第２に、プラズマのエッチング工程を利用する場合、側面Ａに必然的に細い溝（ｓｔｒｉａｔｉｏｎ）のような表面の粗さが劣化する。側面Ａの粗さはキャリヤ移動を難しくし、結果的に素子特性の劣化につながる。
【００１３】
第３に、上部の隅部Ｂにおける電界の集中現象である。隅部Ｂの曲率半径が小さい場合、ゲート酸化膜にかかる電界が増加してゲート酸化膜の不良を誘発したり、ゲート酸化膜の寿命を減少させる。図３に示すように、曲率半径が７ｎｍである場合、平面部分よりも９％程高い電場を有することとなる。
【発明の概要】
【発明が解決しようとする課題】
【００１４】
本発明は、従来技術に係る問題点を解決するために提案されたものであって、次のような目的がある。
【００１５】
第１に、本発明は、プラズマのエッチング工程によって発生する素子特性および信頼性の劣化を防止することのできる半導体素子のゲート形成方法を提供することにある。
【００１６】
第２に、本発明は、プラズマのエッチング工程によって発生する上部の隅部における電界の集中現象を防止することのできる半導体素子のゲート形成方法を提供することにある。
【課題を解決するための手段】
【００１７】
前述した目的を達成するための一側面に係る本発明の半導体素子のトリプルゲート形成方法は、支持基板と、埋め込み絶縁層および半導体層からなる基板を備えるステップと、蒸気エッチング工程で前記半導体層をエッチングして互いに離隔した第１トレンチおよび第２トレンチを形成するステップと、前記第１トレンチおよび第２トレンチを備える前記基板の上面にゲート絶縁膜を形成するステップと、前記ゲート絶縁膜上にゲート導電膜を形成するステップとを含む。
【００１８】
前述した目的を達成するための他の側面による本発明の半導体素子のトリプルゲート形成方法は、基板上に緩衝膜およびハードマスクを形成するステップと、前記ハードマスクおよび前記緩衝膜をエッチングしてハードマスクパターンおよび緩衝膜パターンを形成するステップと、前記ハードマスクパターンをエッチング障壁層として利用した蒸気エッチング工程を介して前記基板を一部エッチングし、前記基板内に互いに離隔した第１トレンチおよび第２トレンチを形成するステップと、前記第１トレンチおよび第２トレンチを埋め込むように埋め込み絶縁膜を形成するステップと、前記ハードマスクパターンおよび前記緩衝膜パターンを取り除くステップと、前記第１トレンチと第２トレンチとの間の前記基板上にゲート絶縁膜を形成するステップと、前記ゲート絶縁膜を覆うように導電膜を形成するステップと、前記導電膜をエッチングしてゲート電極を形成するステップとを含む。
【００１９】
前述した目的を達成するための更なる側面による本発明の半導体素子のリセスゲート形成方法は、蒸気エッチング工程で基板を一部エッチングしてトレンチを形成するステップと、前記トレンチの内部面に沿って前記基板上にゲート絶縁膜を形成するステップと、前記ゲート絶縁膜上に導電膜を形成するステップと、前記導電膜および前記ゲート絶縁膜をエッチングしてゲート電極を形成するステップとを含む。
【００２０】
また、前述した目的を達成するための更なる側面による本発明の半導体素子のリセスゲート形成方法は、基板上に緩衝膜が形成された基板を備えるステップと、前記緩衝膜を一部エッチングして前記基板を露出させるステップと、前記緩衝膜をエッチング障壁層として利用した蒸気エッチング工程で前記基板を一部エッチングしてトレンチを形成するステップと、前記緩衝膜を取り除くステップと、前記トレンチの内部面に沿って前記基板上にゲート絶縁膜を形成するステップと、前記ゲート絶縁膜上に導電膜を形成するステップと、前記導電膜および前記ゲート絶縁膜をエッチングしてゲート電極を形成するステップとを含む。
【発明の効果】
【００２１】
本発明によると、次のような効果が得られる。
【００２２】
第１に、本発明によると、半導体素子のゲート形成方法において、蒸気エッチング工程でトレンチを形成することによりプラズマによる損傷がないことから素子の特性および信頼性を改善することができる。
【００２３】
第２に、本発明によると、半導体素子のゲート形成方法において、塩化水素（ＨＣｌ）ガスを利用した蒸気エッチング工程でトレンチを形成することによって、塩化水素（ＨＣｌ）の蒸気エッチングの工程特性上、トレンチの側面２０および上面１０が露出し、断面の構造上４５゜に近い斜面が形成され、これによって上部の隅部に集中する電場の強さを弱化させることができる。
【００２４】
第３に、本発明によると、ＳＯＩ基板を使用することによって素子分離膜を形成するためのＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）工程を省略することができるため、製造工程を単純化することができる。すなわち、第１トレンチおよび第２トレンチを埋め込み絶縁層まで拡張させて形成することによって、素子間の分離が可能になり、素子分離膜を別途に形成するためのＳＴＩ工程を実施する必要がない。
【図面の簡単な説明】
【００２５】
【図１】一般的なトリプルゲート型トランジスタを説明するために示す簡略図である。
【図２】一般的なトリプルゲート型トランジスタの問題点を説明するために示す簡略図である。
【図３】曲率半径によるゲート酸化膜の電界集中を示す図である。
【図４】本発明の第１実施形態に係る半導体素子のトリプルゲート形成方法を介して製造されたトリプルゲートを示す斜視図である。
【図５Ａ】本発明の第１実施形態に係る半導体素子のトリプルゲート形成方法の工程を説明するための断面図である。
【図５Ｂ】本発明の第１実施形態に係る半導体素子のトリプルゲート形成方法の工程を説明するための断面図である。
【図５Ｃ】本発明の第１実施形態に係る半導体素子のトリプルゲート形成方法の工程を説明するための断面図である。
【図５Ｄ】本発明の第１実施形態に係る半導体素子のトリプルゲート形成方法の工程を説明するための断面図である。
【図５Ｅ】本発明の第１実施形態に係る半導体素子のトリプルゲート形成方法の工程を説明するための断面図である。
【図５Ｆ】本発明の第１実施形態に係る半導体素子のトリプルゲート形成方法の工程を説明するための断面図である。
【図５Ｇ】本発明の第１実施形態に係る半導体素子のトリプルゲート形成方法の工程を説明するための断面図である。
【図６Ａ】本発明の第２実施形態に係る半導体素子のトリプルゲート形成方法の工程を説明するための断面図である。
【図６Ｂ】本発明の第２実施形態に係る半導体素子のトリプルゲート形成方法の工程を説明するための断面図である。
【図６Ｃ】本発明の第２実施形態に係る半導体素子のトリプルゲート形成方法の工程を説明するための断面図である。
【図６Ｄ】本発明の第２実施形態に係る半導体素子のトリプルゲート形成方法の工程を説明するための断面図である。
【図６Ｅ】本発明の第２実施形態に係る半導体素子のトリプルゲート形成方法の工程を説明するための断面図である。
【図６Ｆ】本発明の第２実施形態に係る半導体素子のトリプルゲート形成方法の工程を説明するための断面図である。
【図６Ｇ】本発明の第２実施形態に係る半導体素子のトリプルゲート形成方法の工程を説明するための断面図である。
【図６Ｈ】本発明の第２実施形態に係る半導体素子のトリプルゲート形成方法の工程を説明するための断面図である。
【図６Ｉ】本発明の第２実施形態に係る半導体素子のトリプルゲート形成方法の工程を説明するための断面図である。
【図６Ｊ】本発明の第２実施形態に係る半導体素子のトリプルゲート形成方法の工程を説明するための断面図である。
【図７Ａ】本発明の第３実施形態に係る半導体素子のリセスゲート形成方法の工程を説明するための断面図である。
【図７Ｂ】本発明の第３実施形態に係る半導体素子のリセスゲート形成方法の工程を説明するための断面図である。
【図７Ｃ】本発明の第３実施形態に係る半導体素子のリセスゲート形成方法の工程を説明するための断面図である。
【図７Ｄ】本発明の第３実施形態に係る半導体素子のリセスゲート形成方法の工程を説明するための断面図である。
【図７Ｅ】本発明の第３実施形態に係る半導体素子のリセスゲート形成方法の工程を説明するための断面図である。
【図７Ｆ】本発明の第３実施形態に係る半導体素子のリセスゲート形成方法の工程を説明するための断面図である。
【発明を実施するための形態】
【００２６】
以下、本発明の最も好ましい実施形態を添付の図面を参照して説明する。また、図面において、層および領域の厚さおよび間隔は、説明の便宜および明確性を期するために誇張したものであり、層が異なる層、領域または基板「上」または「上部」にあると言及した場合は、それは異なる層、領域または基板上に直接形成され得、またはそれらの間に第３の層が介在し得る。また、明細書の全体にわたって同じ図面番号に表示した部分は同じ層を表し、各図面の番号に英文を含む場合は、同じ層がエッチングまたは研磨工程などを介して一部が変形されていることを意味する。
【００２７】
＜第１実施形態＞
図４は、本発明の第１実施形態に係る半導体素子のトリプルゲート形成方法を介して製造されたトリプルゲートを示す斜視図である。また、図５Ａないし図５Ｇは、本発明の第１実施形態に係る半導体素子のトリプルゲート形成方法の工程を説明するための断面図である。
【００２８】
まず、図５Ａに示すように、基板１００を備える。基板１００は、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板であって、支持基板１０１、埋め込み絶縁層１０２、および半導体層１０３を備える。埋め込み絶縁層１０２は酸化膜で形成され、１００Å以上、好ましくは１００Å〜１０００Åの範囲の厚さで形成される。半導体層１０３は、３００Å以上、好ましくは３００Å〜１０００Åの範囲の厚さで形成される。半導体層１０３はエピタキシャル層（ｅｐｉｔａｘｉａｌ  ｌａｙｅｒ）を備えることができる。
【００２９】
その後、図５Ｂに示すように、基板１００上に緩衝膜１０４およびハードマスク１０５を順に形成する。緩衝膜１０４は酸化膜で形成する。好ましくは、シリコン酸化膜（ＳｉＯ２）で形成する。このような緩衝膜１０４は、酸化工程または蒸着工程を介して形成し得る。好ましくは、酸化工程で形成する。ハードマスク１０５は窒化膜で形成する。好ましくは、シリコン窒化膜（ＳｉＮまたはＳｉ３Ｎ４）で形成する。ハードマスク１０５は、ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）方式で形成する。
【００３０】
その後、ハードマスク１０５上に感光膜パターン１０６を形成する。
【００３１】
その後、図５Ｃに示すように、感光膜パターン１０６をエッチングマスクとして利用したエッチング工程を実施することで、ハードマスク１０５および緩衝膜１０４をエッチングする。これによって、ハードマスクパターン１０５Ａおよび緩衝膜パターン１０４Ａが形成される。このとき、ハードマスクパターン１０５Ａを形成するためのエッチング工程は、プラズマを利用したドライエッチング工程で実施する。また、緩衝膜パターン１０４Ａを形成するためのエッチング工程は、ＢＯＥ溶液（Ｂｕｆｆｅｒｅｄ  Ｏｘｉｄｅ  Ｅｔｃｈａｎｔ、ＨＦとＮＨ４Ｆとを混合した溶液）を利用したウェットエッチング工程で実施し得る。
【００３２】
その後、感光膜パターン１０６を取り除く。
【００３３】
その後、図５Ｄに示すように、ハードマスクパターン１０５Ａをエッチング障壁層として利用したエッチング工程を実施することで、基板１００Ａ内に互いに離隔された第１トレンチおよび第２トレンチ１０７、１０８を形成する。このとき、エッチング工程は蒸気エッチング工程で実施する。すなわち、プラズマを使用せずに気体状態の化学物質を用いてエッチングする。半導体層１０３Ａは、エッチング工程により選択的にエッチングされ、埋め込み絶縁層１０２が露出する。
【００３４】
蒸気エッチング工程は、化学反応によるエッチングであるため、選択性に非常に優れてプラズマによる損傷がない。また、等方性エッチングが可能である。また、ウェットエッチングと同じ特性を有するが、溶液を使用しないことから容易に１つの装置内で反応イオンビームエッチング（Ｒｅａｃｔｉｖｅ  Ｉｏｎｂｅａｍ  Ｅｔｃｈｉｎｇ、ＲＩＥ）反応管と蒸気エッチング反応管とを組合せることができる利点もある。
【００３５】
蒸気エッチング工程は、エッチングガスとして塩化水素（ＨＣｌ）または塩素（Ｃｌ２）ガスを使用して６００〜１１００℃の温度で実施する。このとき、圧力は、０．０１〜７６０Ｔｏｒｒに維持する。温度の熱源は、ハロゲンランプ（ｈａｌｏｇｅｎ  ｒａｍｐ）を利用した急速熱処理（Ｒａｐｉｄ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｐｒｏｃｅｓｓ、ＲＴＰ）方式を使用して獲得したり、ヒータ（ｈｅａｔｅｒ）方式を使用して獲得できる。
【００３６】
その後、図５Ｅに示すように、第１トレンチおよび第２トレンチ１０７、１０８の内部面に保護膜（図示せず）を形成することができる。このとき、保護膜は、蒸着工程または熱酸化（ｔｈｅｒｍａｌ  ｏｘｉｄａｔｉｏｎ）工程、好ましくは、熱酸化工程で形成する。また、保護膜は１００〜１０００Åの厚さで形成する。保護膜は、後続するハードマスクパターン１０５Ａ（図５Ｄ参照）の除去工程の時に使用されるリン酸溶液（Ｈ３ＰＯ４）から基板１００Ａを保護する役割を果たす。
【００３７】
その後、ハードマスクパターン１０５Ａおよび緩衝膜パターン１０４Ａを取り除く。ハードマスクパターン１０５Ａは、リン酸溶液（Ｈ３ＰＯ４）で取り除く。緩衝膜パターン１０４Ａは、ＢＯＥ溶液またはＤＨＦ溶液（Ｄｉｌｕｔｅｄ  ＨＦ、Ｈ２０で希薄されたＨＦ溶液）を使用して取り除く。この過程において、前記保護膜も一部エッチングされて除去されるか、全体がエッチングされて除去され得る。
【００３８】
その後、図５Ｆに示すように、第１トレンチおよび第２トレンチ１０７、１０８を備える露出した半導体層１０３Ａ上にゲート絶縁膜１０９を形成する。ゲート絶縁膜１０９は、シリコン酸化膜（ＳｉＯ２）で形成する。ゲート絶縁膜１０９は、酸化工程、ドライ酸化工程、ウェット酸化工程またはラジカルイオン（ｒａｄｉｃａｌ  ｉｏｎ）を利用した酸化工程で形成する。また、ゲート絶縁膜１０９と半導体層１０３Ａとの間には窒化層が更に形成され得る。
【００３９】
その後、図５Ｇに示すように、ゲート絶縁膜１０９上にゲート導電膜１１０を形成する。ゲート導電膜１１０は、多結晶シリコン膜（ｐｏｌｙ−ｓｉｌｉｃｏｎ）、遷移金属、金属シリサイド層、金属窒化膜、またはこれらが２層以上積層された積層構造で形成できる。
【００４０】
その後、ゲート導電膜１１０およびゲート絶縁膜１０９をエッチングしてゲート電極を形成する。
【００４１】
その後、ゲート電極の両側に露出した半導体層１０３Ａ内にソースおよびドレイン領域（図示せず）を形成する。
【００４２】
＜第２実施形態＞
図６Ａないし図６Ｊは、本発明の第２実施形態に係る半導体素子のトリプルゲート形成方法の工程を説明するための断面図である。
【００４３】
まず、図６Ａに示すように、基板２００上に緩衝膜２０２およびハードマスク２０４を形成する。このとき、緩衝膜２０２は酸化膜で形成する。好ましくは、シリコン酸化膜（ＳｉＯ２）で形成する。このような緩衝膜２０２は、酸化工程または蒸着工程を介して形成し得る。好ましくは、酸化工程を介して形成する。ハードマスク２０４は、窒化膜で形成する。好ましくは、シリコン窒化膜（ＳｉＮまたはＳｉ３Ｎ４）で形成する。このようなハードマスク２０４は、ＬＰＣＶＤ方式で形成する。
【００４４】
その後、ハードマスク２０４上に感光膜パターン２０６を形成する。
【００４５】
その後、図６Ｂに示すように、感光膜パターン２０６をエッチングマスクとして利用したエッチング工程を実施することで、ハードマスク２０４および緩衝膜２０２をエッチングする。これにより、ハードマスクパターン２０４Ａおよび緩衝膜パターン２０２Ａが形成される。このとき、ハードマスクパターン２０４Ａを形成するためのエッチング工程は、プラズマを利用したドライエッチング工程で実施する。また、緩衝膜パターン２０６Ａを形成するためのエッチング工程は、ＢＯＥ溶液を利用したウェットエッチング工程で実施できる。
【００４６】
その後、図６Ｃに示すように、感光膜パターン２０６を取り除いた後、ハードマスクパターン２０４Ａをエッチング障壁層として利用したエッチング工程を実施し、基板２００Ａ内に互いに離隔した第１トレンチおよび第２トレンチ２０７、２０８を形成する。このとき、エッチング工程は、蒸気エッチング工程で実施する。すなわち、プラズマを使用せずに気体状態の化学物質を用いてエッチングする。蒸気エッチング工程は、化学反応によるエッチングであるため、選択性が非常に優れてプラズマによる損傷がなく、等方性エッチングが可能である。また、ウェットエッチングと同じ特性を有するが、溶液を使用しないことから容易に１つの装置内でＲＩＥ反応管と蒸気エッチング反応管とを組み合せることができるという利点もある。例えば、蒸気エッチング工程は、エッチングガスとして塩化水素（ＨＣｌ）または塩素（Ｃｌ２）ガスを使用し、６００〜１１００℃の温度で０．０１〜７６０Ｔｏｒｒの圧力で実施する。このとき、温度の熱源は、ハロゲンランプを利用したＲＴＰ方式を使用したり、ヒータを使用することもできる。
【００４７】
その後、図６Ｄに示すように、第１トレンチおよび第２トレンチ２０７、２０８（図６Ｃ参照）の内部面に各々保護膜２１０を形成する。このとき、保護膜２１０は、酸化工程を介して熱酸化膜で形成する。また、保護膜２１０は、１００〜１０００Åの範囲の厚さで形成する。このような保護膜１１０は、図６Ｅにおいて実施されるハードマスクパターン２０４Ｂのエッチング工程時に使用されるリン酸溶液（Ｈ３ＰＯ４）から基板２００Ａを保護する役割を果たす。
【００４８】
その後、図６Ｅに示すように、ハードマスクパターン２０４Ｂを一部エッチングする。このとき、エッチング工程は、ハードマスクパターン２０４Ｂの両側が第１トレンチおよび第２トレンチ２０７、２０８（図６Ｃ参照）の両側の隅部に整列されるまで実施する。そして、エッチング工程は、リン酸溶液（Ｈ３ＰＯ４）を使用する。
【００４９】
その後、図６Ｆに示すように、緩衝膜パターン２０２Ｂを一部エッチングして両側をハードマスクパターン２０４Ｂの両側と整列させる。このとき、エッチング工程は、ＢＯＥ溶液またはＤＨＦ溶液を使用し得る。一方、同図において、保護膜２１０が残留しているが、保護膜２１０が一部エッチングされたり全体がエッチングされることにより取り除くこともできる。
【００５０】
図６Ｇに示すように、第１トレンチおよび第２トレンチ２０７、２０８（図６Ｃ参照）を埋め込むよう、ハードマスクパターン２０４Ｂ上に埋め込み絶縁膜２１２を形成する。このとき、埋め込み絶縁膜２１２は埋め込み特性が優秀なＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）、ＵＳＧ（Ｕｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜で形成し得る。
【００５１】
その後、図６Ｈに示すように、埋め込み絶縁膜２１２Ａを平坦化する。このとき、平坦化工程は、化学的／機械的な研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ、ＣＭＰ）工程で実施する。化学的／機械的な研磨工程は、ハードマスクパターン２０４Ｂを研磨停止膜として使用する。
【００５２】
その後、図６Ｉに示すように、ハードマスクパターン２０４Ｂ（図６Ｈ参照）および緩衝膜パターン２０２Ｂ（図６Ｈ参照）を取り除く。ハードマスクパターン２０４Ｂの除去工程はリン酸溶液を使用し、緩衝膜パターン２０２Ｂの除去工程はＢＯＥ溶液またはＤＨＦ溶液を使用する。この過程において、埋め込み絶縁膜２１２Ｂも一定の厚さでエッチングしてリセス（ｒｅｃｅｓｓ）される。
【００５３】
一方、緩衝膜パターン２０２Ｂの除去時に、埋め込み絶縁膜２１２Ｂのエッチングされる量が少ない場合、別途のエッチング工程を実施して埋め込み絶縁膜２１２Ｂをリセスさせ得る。このとき、エッチング工程は、第１トレンチおよび第２トレンチ２０７Ａ、２０８Ａの内側壁のうちの上側壁が一部露出するまで実施する。
【００５４】
その後、図６Ｊに示すように、埋め込み絶縁膜２１２Ｂにより覆われずに露出した基板２００Ａ上にゲート絶縁膜２１４を形成する。このとき、ゲート絶縁膜２１４はシリコン酸化膜（ＳｉＯ２）で形成する。このようなゲート絶縁膜２１４は、酸化工程、例えばドライ酸化、ウェット酸化またはラジカルイオンを利用した酸化工程で形成する。また、ゲート絶縁膜２１４は、シリコン酸化膜と基板２００Ａとの間の界面に窒化層が形成された構造で形成することもできる。
【００５５】
その後、ゲート絶縁膜２１４上に導電膜２１６を形成する。このとき、導電膜２１６は、多結晶シリコン膜で形成するか、遷移金属のいずれか１つで形成できる。
【００５６】
その後、導電膜２１６およびゲート絶縁膜２１４をエッチングしてゲート電極を形成する。
【００５７】
その後、イオン注入工程を実施して前記ゲート電極の両側に露出した基板２００Ａ内にソースおよびドレイン領域（図示せず）を形成する。
【００５８】
＜第３実施形態＞
図７Ａないし図７Ｆは、本発明の第３実施形態に係る半導体素子のリセスゲート形成方法の工程を説明するための断面図である。
【００５９】
まず、図７Ａに示すように、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）工程を実施して基板３００内に素子分離膜３０２を形成した後、基板３００上に緩衝膜３０４を形成する。このとき、緩衝膜３０４は酸化膜で形成する。好ましくは、シリコン酸化膜（ＳｉＯ２）で形成する。さらに好ましくは、熱酸化膜またはＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌｅ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）膜で形成する。緩衝膜３０４は、酸化工程または蒸着工程で形成する。酸化工程の場合、ドライ酸化工程またはウェット酸化工程を含む。蒸着工程の場合ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）工程、またはＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）工程を含む。
【００６０】
その後、図７Ｂに示すように、緩衝膜３０４上に感光膜パターン３０６を形成する。
【００６１】
その後、感光膜パターン３０６をエッチングマスクとして利用したエッチング工程を実施し、緩衝膜３０４（図７Ａ参照）をエッチングして緩衝膜パターン３０４Ａを形成する。これにより、リセスゲートを一部埋め込んだトレンチ領域が画定される。
【００６２】
その後、図７Ｃに示すように、感光膜パターン３０６（図７Ｂ参照）を取り除く。
【００６３】
その後、図７Ｄに示すように、緩衝膜パターン３０４Ａをエッチング障壁層として利用したエッチング工程を実施し、基板３００Ａ内部にトレンチ３０８を形成する。このとき、エッチング工程は蒸気エッチング工程で実施する。すなわち、プラズマを使用せずに気体状態の化学物質を用いてエッチングする。蒸気エッチング工程は化学反応によるエッチングであるため、選択性に非常に優れてプラズマによる損傷がなく、等方性エッチングが可能である。また、ウェットエッチングと同じ特性を有するが、溶液を使用しないことから容易に１つの装置内でＲＩＥ反応管と蒸気エッチング反応管とを組合せることができるという利点もある。例えば、蒸気エッチング工程は、エッチングガスとして塩化水素（ＨＣｌ）または塩素（Ｃｌ２）ガスを使用し、６００〜１１００℃の温度で０．０１〜７６０Ｔｏｒｒの圧力で実施する。このとき、温度の熱源は、ハロゲンランプを利用したＲＴＰ方式を使用したり、ヒータを使用することもできる。
【００６４】
その後、図７Ｅに示すように、緩衝膜３０４Ａ（図７Ｄ参照）をエッチングして取り除く。このとき、エッチング工程はＢＯＥ溶液またはＤＨＦ溶液を使用して実施し得る。
【００６５】
その後、トレンチ３０８（図７Ｄ参照）の内部面に沿って基板３００Ａ上にゲート絶縁膜３１０を形成する。このとき、ゲート絶縁膜３１０はシリコン酸化膜（ＳｉＯ２）で形成する。このようなゲート絶縁膜３１０は、酸化工程、例えばドライ酸化、ウェット酸化またはラジカルイオンを利用した酸化工程で形成する。また、ゲート絶縁膜３１０は、シリコン酸化膜と基板３００Ａとの間の界面に窒化層が形成した構造で形成することもできる。
【００６６】
その後、ゲート絶縁膜３１０上にゲート導電膜３１２を形成する。このとき、ゲート導電膜３１２は多結晶シリコン膜で形成したり、遷移金属のいずれか１つで形成することができる。
【００６７】
その後、図７Ｆに示すように、ゲート絶縁膜３１０およびゲート導電膜３１２をエッチングしてゲート導電膜パターン３１２Ａおよびゲート絶縁膜パターン３１０Ａで構成されたゲート電極を形成する。
【００６８】
その後、イオン注入工程を実施して前記ゲート電極の両側に露出した基板３００Ａ内にソースおよびドレイン領域３１４、３１６を形成する。
【００６９】
その後、前記ゲート電極の両側壁にスペーサ３１８を形成する。このとき、スペーサ３１８は、酸化膜、窒化膜または酸化膜および窒化膜が積層された積層膜で形成する。
【００７０】
以上で説明したように、本発明の技術的な思想は好ましい実施形態から具体的に記述したが、前記した実施形態はその説明のためのものであり、その制限のためのものでないことを注意すべきである。このように、この技術分野の通常の専門家ならば本発明の技術思想の範囲内で多様な実施形態が可能であることを理解することができるであろう。
【符号の説明】
【００７１】
１００、１００Ａ、２００、２００Ａ、３００、３００Ａ      基板
１０１      支持基板
１０２      埋め込み絶縁層
１０３、１０３Ａ      半導体層
１０４、２０２、３０４      緩衝膜
１０４Ａ、２０２Ａ、２０２Ｂ、３０４Ａ      緩衝膜パターン
１０５、２０４      ハードマスク
１０５Ａ、２０４Ａ、２０４Ｂ      ハードマスクパターン
１０６、２０６、３０６      感光膜パターン
１０７、２０７      第１トレンチ
１０８、２０８      第２トレンチ
１０９、２１４、３１０      ゲート絶縁膜
１１０、２１６、３１２      ゲート導電膜
１１１、３１４      ソース領域
１１２、３１６      ドレイン領域
２１０      保護膜
２１２、２１２Ａ、２１２Ｂ      埋め込み絶縁膜
３０２      素子分離膜
３０８      トレンチ
３１８      スペーサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
0005506248.tif 000006
【図５Ｂ】
0005506248.tif 000007
【図５Ｃ】
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【図５Ｄ】
0005506248.tif 000009
【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
0005506248.tif 000015
【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図６Ｇ】
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【図６Ｈ】
0005506248.tif 000020
【図６Ｉ】
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【図６Ｊ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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