(57)【特許請求の範囲】
【請求項１】
データを一時的に保持するラッチ回路と、
絶縁膜を挟んで積層される第１磁性層と第２磁性層とを含む第１磁気抵抗素子及び第２磁気抵抗素子と、
前記ラッチ回路の状態に応じて、前記第１磁気抵抗素子及び前記第２磁気抵抗素子の磁化状態を相補に変化させる電流供給部と
を具備し、
前記第１磁気抵抗素子の前記第１磁性層と前記第２磁気抵抗素子の前記第１磁性層とは直列接続され、
前記ラッチ回路は、前記磁化状態に対応するデータを、前記ラッチ回路が保持するデータとする機能を有し、
前記第１磁気抵抗素子の前記第２磁性層上の端子が接地され、前記第２磁気抵抗素子の前記第２磁性層上の端子がスィッチ部を介して電源線に接続される
不揮発性ラッチ回路。
【請求項２】
請求項１に記載の不揮発性ラッチ回路において、
前記電流供給部は、前記ラッチ回路の状態に応じた向きで、前記第１磁気抵抗素子と前記第２磁気抵抗素子とに前記直列接続に沿って流れるように磁化反転電流を供給する
不揮発性ラッチ回路。
【請求項３】
データを一時的に保持するラッチ回路と、
絶縁膜を挟んで積層される第１磁性層と第２磁性層とを含む第１磁気抵抗素子及び第２磁気抵抗素子と、
前記ラッチ回路の状態に応じて、前記第１磁気抵抗素子及び前記第２磁気抵抗素子の磁化状態を相補に変化させる電流供給部と
を具備し、
前記第１磁気抵抗素子の前記第１磁性層と前記第２磁気抵抗素子の前記第１磁性層とは直列接続され、
前記ラッチ回路は、前記磁化状態に対応するデータを、前記ラッチ回路が保持するデータとする機能を有し、
前記第１磁気抵抗素子及び前記第２磁気抵抗素子の各々は、
前記第１磁性層の両端に第１端子及び第２端子を有し、
前記第２磁性層の上部に第３端子を有し、
前記第１磁気抵抗素子の前記第２端子と前記第２磁気抵抗素子の前記第２端子とが接続され、
前記第１磁気抵抗素子の前記第３端子が接地され、
前記第２磁気抵抗素子の前記第３の端子が第１スィッチ部を介して電源線と接続される
不揮発性ラッチ回路。
【請求項４】
請求項３に記載の不揮発性ラッチ回路において、
前記電流供給部は、前記第１磁気抵抗素子の前記第１端子と、前記第２磁気抵抗素子の前記第１端子との間に磁化反転電流を供給し、
前記ラッチ回路が保持するデータに応じて、前記磁化反転電流の向きを制御する
不揮発性ラッチ回路。
【請求項５】
請求項１乃至４のいずれか一項に記載の不揮発性ラッチ回路において、
前記ラッチ回路は、前記電源線から前記第２磁気抵抗素子及び前記第１磁気抵抗素子を介して前記接地に電流が流れるとき、前記第１磁気抵抗素子と前記第２磁気抵抗素子との接続部に生じた電圧に対応するデータを前記ラッチ回路が保持するデータとする
不揮発性ラッチ回路。
【請求項６】
データを一時的に保持するラッチ回路と、
絶縁膜を挟んで積層される第１磁性層と第２磁性層とを含む第１磁気抵抗素子及び第２磁気抵抗素子と、
前記ラッチ回路の状態に応じて、前記第１磁気抵抗素子及び前記第２磁気抵抗素子の磁化状態を相補に変化させる電流供給部と
を具備し、
前記第１磁気抵抗素子の前記第１磁性層と前記第２磁気抵抗素子の前記第１磁性層とは直列接続され、
前記ラッチ回路は、前記磁化状態に対応するデータを、前記ラッチ回路が保持するデータとする機能を有し、
前記ラッチ回路は、
第１反転回路と第２反転回路とによる正帰還を行うデータ保持回路と、
前記第１反転回路の出力端子と前記第２反転回路の入力端子との間に設けられた第３スィッチ部と
を備え、
前記第１磁気抵抗素子と前記第２磁気抵抗素子とが接続される接続端子と、前記第２反転回路の入力端子との間に第２スィッチ部を具備し、
前記第１磁気抵抗素子及び前記第２磁気抵抗素子に蓄えられた前記磁化状態を示す記憶情報の呼び出し動作時において、前記第２スィッチ部をオン状態とし、前記第３スィッチ部をオフ状態にし、
前記接続端子と前記第２スィッチ部との間に設けられた第３反転回路を更に備える
不揮発性ラッチ回路。
【請求項７】
請求項６に記載の不揮発性ラッチ回路において、
前記第１反転回路と前記第３スィッチ部とがクロックト・インバータで形成され、
前記第３反転回路と前記第２スィッチ部とがクロックト・インバータで形成される
不揮発性ラッチ回路。
【請求項８】
データを出力する回路と、
前記データを一時的に保持する請求項１乃至７に記載の不揮発性ラッチ回路と
を具備する
論理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気抵抗素子（ＭＴＪ：Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ）を記憶素子として含む不揮発性ラッチ回路及びそれを用いた論理回路に関する。 
【背景技術】
【０００２】
大規模集積回路（ＬＳＩ：Ｌａｒｇｅ−Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）には、多数の論理回路が使用されている。これら論理回路は、論理ゲートと双安定論理回路とに大別される。論理ゲートは、デジタル論理値を処理するために用いられ、インバータやＮＡＮＤ、ＮＯＲゲートに代表される。双安定論理回路は、デジタル論理値を一時的に保持、保存するために用いられ、多種のラッチ回路や、それらを組み合わせた多種のフリップフロップ回路に代表される。典型的なＬＳＩには、多数の論理ゲートと多数の双安定論理回路とが組み合わせられて内蔵されている。そのＬＳＩには、さらに、ランダムアクセスメモリ（ＲＡＭ）やリードオンリーメモリ（ＲＯＭ）等のメモリコアも同時に内蔵されることが近年増加してきている。【０００３】
近年のＬＳＩでは、製造プロセスの微細化技術の進展により、莫大な数の論理回路が集積されるようになってきている。それに伴い、高速化による動作電力の増大やリーク電流に代表されるスタンバイ電力の増大が問題となっている。その解決方法の一つとして、使用されていない回路ブロックへの電源供給、又は、ＬＳＩ全体の電源供給を停止する方法が知られている。しかし、この方法では、データの初期値や中間処理値、処理後のデータ等が消失してしまう。そのため、電源供給の停止直前に処理データを不揮発性のストレージデバイスに転送する手順が必要になる。これは、電源制御が複雑化し、且つ、システムの部品コストを増加させてしまう。また、落雷による停電や不慮の事故等による電源の瞬停では処理データの転送手順が適切に実行できない可能性がある。また、ラッチ回路やフリップフロップ回路においては、その初期値が不定であるため、電源投入時に論理回路の初期化動作が必要となり、システムの起動が遅くなる欠点がある。 【０００４】
上記課題を解決する手段として、電源供給の停止後もラッチ回路やフリップフロップ回路の状態を保持できる回路的工夫が提案されている。例えば、特開平０５−２１８８５０号公報（対応米国特許５，４８６，７７４Ａ）では、電源スィッチを介した仮想電源を用いたフリップフロップ回路が提案されている。このフリップフロップ回路は、動作時では、電源スィッチをオン状態にし、主電源及び仮想電源の両方で動作して高速性を維持する。スタンバイ時では、電源スィッチをオフ状態にし、仮想電源を遮断して主電源でのみでフリップフロップ回路の状態を保持する。それにより、電力の削減が期待できる。 【０００５】
また、上記課題を解決する手段として、フリップフロップ回路と不揮発性メモリ素子とを組み合わせる方法も提案されている。例えば、特開２００４−８８４６９号公報（対応米国特許ＵＳ７，０８０，２７０Ｂ２）では、フリップフロップ回路の状態を強誘電体キャパシタに記憶する回路が提案されている。この回路では、フリップフロップ回路に用いられるインバータの出力に強誘電体キャパシタが接続されており、書き込み手段が別に設けられる必要がない。例えば、特表２００２−５１１６３１号公報（対応欧州出願ＥＰ１，０７２，０４０Ａ１）、特開２００３−１５７６７１号公報、特開２００４−２０６８３５号公報（対応米国出願ＵＳ２００４１２５６６０Ａ１）では、ラッチ回路の状態を磁気抵抗素子（例示：ＭＴＪ素子）に記憶する回路が提案されている。この回路では、ラッチ回路のインバータと電源との間にＭＴＪ素子が挿入され、且つ、フリップフロップ回路の状態をＭＴＪ素子にストアするための書き込み手段が設けられている。一般に、ＭＴＪ素子の書き換え回数は無限大（１０１５回以上）と言われている。したがって、この回路では、ストア動作の常時実行が可能となる。また、書き込みを数ナノ秒以下という高速で行うことができる。さらに、ＭＴＪ素子は配線プロセスの過程で成膜されるため、ＭＴＪ素子をトランジスタの真上に積層することができる。従って、セルレイアウト面積のオーバヘッドを抑制できる可能性がある。 【０００６】
関連する技術として特開２００７−２０７４０６号公報（対応米国出願ＵＳ２００７１５９８７６Ａ１）に半導体記憶装置が開示されている。この半導体記憶装置は、行列に並べられたメモリセルを備えるメモリセルアレイとセンスアンプ回路とを具備する。メモリセルのそれぞれは、データを記憶する少なくとも一の磁気抵抗素子と、磁気抵抗素子に電流が流されることによって生成される電位を増幅する増幅手段とを備える。センスアンプ回路は、増幅手段の出力に応答して、磁気抵抗素子に記憶された前記データを識別する。【０００７】
また、特表２００６−５２６９０７号公報（対応米国出願ＵＳ２００７１６４７８１Ａ１）に機能のコンフィギュレーション可能な論理回路デバイスを有する構成要素が記載されている。この構成要素は、機能のコンフィギュレーション可能な論理回路デバイスを有し複数のデータ線（７）を含む。この構成要素において、データ線（７）の少なくとも１つの部分に相異なる離散的な抵抗を有する２つの状態の間を切換可能な少なくとも１つの要素（１）が対応付けられており、該要素（１）を介して切換えられた状態に応じてデータ線（７）が開通または遮断され、その際該要素（１）の切換状態が不揮発性に記憶可能であり、また迅速に切換可能であることを特徴とする。【０００８】
また、ＷＯ２００３／０８５７４１号公報（対応米国出願ＵＳ２００４１４１３６３Ａ１）に不揮発性フリップフロップが開示されている。この不揮発性フリップフロップは、一対の逆論理のデータを記憶するための一対の記憶ノードを有するフリップフロップ部と、一対の記憶ノードとそれぞれ接続され、その抵抗が保存可能に変化する一対の不揮発性抵抗変化素子とを備える。ストア動作において、一対の記憶ノードのそれぞれの電位に応じて、一対の不揮発性抵抗変化素子の抵抗を変化させ、リコール動作において、一対の記憶ノードのそれぞれを一対の不揮発性抵抗変化素子の抵抗の差に応じた電位にすることが可能なように構成されている。【０００９】
また、特開平８−１９１２３４号公報にＤフリップフロップ回路が開示されている。このＤフリップフロップ回路は、フィードフォワードパスを構成する第１のインバータ（Ｉ１）と、フィードバックパスを構成する第２のインバータ（Ｉ２）、第１の伝送ゲート（ＴＧ１）とによってマスターが構成され、フィードフォワードパスを構成する第３のインバータ（Ｉ３）と、フィードバックパスを構成する第４のインバータ（Ｉ４）、第２の伝送ゲート（ＴＧ２）とによってスレーブが構成され、Ｄフリップフロップ回路の入力端子と上記第１のインバータ（Ｉ１）との間に第３の伝送ゲート（ＴＧ３）が設けられ、上記マスターと上記スレーブとの間に第４の伝送ゲート（ＴＧ４）が設けられ、上記第２、第３の伝送ゲート（ＴＧ２、ＴＧ３）が第１の制御信号（Ｓ１）によって制御され、上記第１、第４の伝送ゲート（ＴＧ１、ＴＧ４）が、上記第１の制御信号（Ｓ１）と逆相の第２の制御信号（Ｓ２）によって制御されている。
このＤフリップフロップ回路において、上記Ｄフリップフロップ回路がパワーセーブから復帰したときに上記マスターのフィードバックパスを遮断する第５の伝送ゲート（ＴＧ５）と；上記Ｄフリップフロップ回路がパワーセーブから復帰したときに上記スレーブのフィードバックパスを遮断する第６の伝送ゲート（ＴＧ６）と；正極性端子と負極性端子とを具備し、上記正極性端子から書き込まれたデータについては、上記正極性端子に真値を出力し上記負極性端子に真値の逆値を出力し、上記負極性端子から書き込まれたデータについては、上記負極性端子に真値を出力し上記正極性端子に真値の逆値を出力し、上記マスターと上記スレーブとは別系統の電源が供給される記憶回路（Ｍ１）と；上記Ｄフリップフロップ回路がパワーセーブ中であるときに、上記記憶回路（Ｍ１）の負極性端子と上記第１のインバータ（Ｉ１）の入力端子との経路を遮断する第７の伝送ゲート（ＴＧ７）と；上記Ｄフリップフロップ回路がパワーセーブ中であるときに、上記記憶回路（Ｍ１）の正極性端子と上記第３のインバータ（Ｉ３）の入力端子との経路を遮断する第８の伝送ゲート（ＴＧ８）と；上記第２の制御信号（Ｓ２）によって上記マスターと上記スレーブとが遮断されているときに、上記記憶回路（Ｍ１）の負極性端子と上記第１のインバータ（Ｉ１）の入力端子との経路を遮断する第９の伝送ゲート（ＴＧ９）と；を有することを特徴とする。【００１０】
また、特開昭６３−１３６３８６号公報（対応米国特許ＵＳ４，７５１，６７７）に多重磁気構造メモリセルが記載されている。この多重磁気構造メモリセルは、第１の記憶構造及び第２の記憶構造を含む複数の記憶構造と、第１のインピーダンス手段及び第２のインピーダンス手段と、第１のスイッチング手段及び第２のスイッチング手段とを備える。【００１１】
電源スィッチや仮想電源を利用したラッチ回路やフリップフロップ回路では、メモリ素子のための特殊な製造プロセスが不要である。しかし、主電源は停止されないため、ゲートリーク電流やサブスレッショルドリーク電流の増大を防ぐために閾値電圧の高いトランジスタを使用する必要がある。また、主電源線、仮想電源線、及び接地線の３つの電源線が必要なためレイアウトが複雑化し、自動レイアウトツールによる設計が困難である。従って、設計コストが増大する問題がある。 【００１２】
強誘電体キャパシタを利用したラッチ回路やフリップフロップ回路では、強誘電体キャパシタの製造時に高温プロセスが必要である。したがって、強誘電体キャパシタを配線層に積層することが難しい。そのため、強誘電体キャパシタを半導体基板上に形成する必要があり、フリップフロップ回路のセル面積が増大してしまう。また、ストア動作時に、フリップフロップ回路に用いられるインバータの負荷容量が増大してしまう。また、強誘電体キャパシタへの書き込み時間は数１０ナノ秒かかってしまうため、動作速度が低下してしまう。さらに、強誘電体キャパシタの一方の端子に低インピーダンスのプレート線を配線する必要があるため、自動レイアウトツールによる設計が困難になる可能性がある。【００１３】
磁気抵抗素子（例示：ＭＴＪ素子）を利用したラッチ回路やフリップフロップ回路では、ＭＴＪ素子の下方、あるいは上方に位置する配線層に電流を流し、その電流が発生する磁場によるＭＴＪ素子の磁化方向を反転させて書き込みを行う。この電流で磁場を発生させる効率は低く、典型的には数ｍＡの電流が必要である。従って、ラッチ回路に併用される電流供給手段に用いられるトランジスタのサイズが大きくなり、フリップフロップのセル面積の増加は免れない。さらに、ＭＴＪ素子の信号量（低抵抗状態と高抵抗状態の差）は１００％以下と小さい。リコール動作時は、クロスカップルされた互いのインバータの入出力を短絡させ、トランジスタのオン抵抗とＭＴＪ素子の抵抗との合成抵抗で読み出しを行うため、さらに信号量が低下してしまう。このため、トランジスタの閾値電圧のばらつきとＭＴＪ素子抵抗のばらつきを考慮すると、リコール動作を正常に実行するのは容易ではない。 
【発明の開示】
【００１４】
本発明の目的は、磁気抵抗素子を利用した不揮発性ラッチ回路において、電源供給の停止・遮断後もラッチ回路やフリップフロップ回路の状態を効率的かつ高い信頼性で保持することが可能な不揮発性ラッチ回路及びそれを用いた論理回路を提供することにある。
【００１５】
この発明のこれらの目的とそれ以外の目的と利益とは以下の説明と添付図面とによって容易に確認することができる。
【００１６】
本発明の第１の不揮発性ラッチ回路は、ラッチ回路と、第１磁気抵抗素子及び第２磁気抵抗素子と、電流供給部とを具備する。ラッチ回路は、データを一時的に保持する。第１磁気抵抗素子及び第２磁気抵抗素子は、絶縁膜を挟んで積層される第１磁性層と第２磁性層とを含む。電流供給部は、ラッチ回路の状態に応じて、第１磁気抵抗素子及び第２磁気抵抗素子の磁化状態を相補に変化させる。第１磁気抵抗素子の第１磁性層と第２磁気抵抗素子の第１磁性層とは直列接続されている。ラッチ回路は、磁化状態に対応するデータを、ラッチ回路が保持するデータとする機能を有する。
【００１７】
本発明の第１の論理回路は、回路と、不揮発性ラッチ回路とを具備する。回路は、データを出力する。不揮発性ラッチ回路は、データを一時的に保持する上記の不揮発性ラッチ回路である。
【図面の簡単な説明】
【００１８】
【図１】図１は、本発明の実施の形態に係る不揮発性ラッチ回路の構成を示す概略構成図である。
【図２Ａ】図２Ａは、本発明の実施の形態に係る磁気抵抗素子の構成例を示す断面図である。
【図２Ｂ】図２Ｂは、本発明の実施の形態に係る磁気抵抗素子の他の構成例を示す断面図である。
【図２Ｃ】図２Ｃは、本発明の実施の形態に係る磁気抵抗素子の構成例及び他の構成例を示す平面図である。
【図３Ａ】図３Ａは、本発明の実施の形態に係る磁気抵抗素子の更に他の構成例を示す断面図である。
【図３Ｂ】図３Ｂは、本発明の実施の形態に係る磁気抵抗素子の更に他の構成例を示す平面図である。
【図４】図４は、本発明の実施の形態に係る不揮発性ラッチ回路のリコール動作を示す等価回路である。
【図５Ａ】図５Ａは、本発明の第１の実施の形態に係る不揮発性ラッチ回路の具体例を示す回路図である。
【図５Ｂ】図５Ｂは、本発明の第１の実施の形態に係る不揮発性ラッチ回路の具体例を示す回路図である。
【図６】図６は、本発明の第１の実施の形態に係る不揮発性ラッチ回路の通常動作を示すタイミングチャートである。
【図７】図７は、本発明の第１の実施の形態に係る不揮発性ラッチ回路のリコール動作を示すタイミングチャートである。
【図８Ａ】図８Ａは、本発明の実施の形態に係る不揮発性ラッチ回路に用いられる電流供給部の構成例を示す回路図である。
【図８Ｂ】図８Ｂは、本発明の実施の形態に係る不揮発性ラッチ回路に用いられる電流供給部の他の構成例を示す回路図である。
【図８Ｃ】図８Ｃは、本発明の実施の形態に係る不揮発性ラッチ回路に用いられる電流供給部の更に他の構成例を示す回路図である。
【図９Ａ】図９Ａは、本発明の実施の形態に係る不揮発性ラッチ回路に用いられる電流供給部と磁気抵抗素子の配置を示す構成図である。
【図９Ｂ】図９Ｂは、本発明の実施の形態に係る不揮発性ラッチ回路に用いられる電流供給部と磁気抵抗素子の他の配置を示す構成図である。
【図９Ｃ】図９Ｃは、本発明の実施の形態に係る不揮発性ラッチ回路に用いられる電流供給部と磁気抵抗素子の更に他の配置を示す構成図である。
【図９Ｄ】図９Ｄは、本発明の実施の形態に係る不揮発性ラッチ回路に用いられる電流供給部と磁気抵抗素子の別の配置を示す構成図である。
【図１０】図１０は、本発明の第２の実施の形態に係る不揮発性ラッチ回路の構成を示す概略構成図である。
【図１１】図１１は、本発明の第２の実施の形態に係る不揮発性ラッチ回路の通常動作を示すタイミングチャートである。
【図１２】図１２は、本発明の第２の実施の形態に係る不揮発性ラッチ回路のリコール動作を示すタイミングチャートである。
【図１３】図１３は、本発明の第３の実施の形態に係る不揮発性ラッチ回路の構成を示す概略構成図である。
【図１４】図１４は、本発明の第３の実施の形態に係る不揮発性ラッチ回路の通常動作を示すタイミングチャートである。
【図１５Ａ】図１５Ａは、本発明の第３の実施の形態に係る不揮発性ラッチ回路のスレーブ・ラッチ回路側におけるリコール動作を示すタイミングチャートである。
【図１５Ｂ】図１５Ｂは、本発明の第３の実施の形態に係る不揮発性ラッチ回路のマスター・ラッチ回路側におけるリコール動作を示すタイミングチャートである。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の不揮発性ラッチ回路及びそれを用いた論理回路の実施の形態に関して、添付図面を参照して説明する。【００２０】
（第１の実施の形態）
本発明の第１の実施の形態に係る不揮発性ラッチ回路の構成について説明する。図１は、本発明の第１の実施の形態に係る不揮発性ラッチ回路の構成を示す概略構成図である。不揮発性ラッチ回路１は、ＭＴＪ素子に例示される磁気抵抗素子を利用した不揮発性ラッチ回路である。不揮発性ラッチ回路１は、ラッチ回路１１と、二つの磁気抵抗素子１３−１、１３−２と、電流供給部１２とを具備する。【００２１】
ラッチ回路１１は、クロック信号ＣＬＫがハイレベル（又は、ローレベル）の時間において、論理回路内の他の回路（図示されず）から供給される入力データＤｉｎを一時的に保持（ラッチ）する。そして、ラッチされたデータ（ラッチデータ）を出力データＱｏｕｔとして出力する。また、ラッチ回路１１は、ラッチデータを示すデータ信号ＤＷ（又はその反転信号／ＤＷ）を電流供給部１２へ供給する。また、リコール動作時に、二つの磁気抵抗素子１３−１、１３−２に記憶されたデータに基づく出力ＱＲを受け取る。【００２２】
電流供給部１２は、データ信号ＤＷ（又はその反転信号／ＤＷ）をラッチ回路１１から受け取る。そして、ストア・イネーブル信号／ＷＥが活性化されるタイミングにおいて、データ信号ＤＷに対応して、端子ＮＷ、／ＮＷに相補の電圧を印加する。それにより、データ信号ＤＷに対応して、二つの磁気抵抗素子１３−１、１３−２へ異なる向きに磁化反転電流Ｉｗを流す。【００２３】
磁気抵抗素子１３−１、１３−２の各々は、ＭＴＪ素子に例示され、一つの上部端子と二つの下部端子の合計三つの端子を有している。
磁気抵抗素子１３−１では、上部端子が接地及びスイッチ１４（例示：ｐチャネル・トランジスタ）のいずれか一方に接続されている。一方の下部端子が電流供給部１２の端子／ＮＷへ接続されている。他方の下部端子がノードｎ０を介して磁気抵抗素子１３−２の他方の下部端子に接続されている。磁気抵抗素子１３−２では、上部端子が接地及びスイッチ１４の他方を介して電源電圧Ｖｄｄに接続されている。一方の下部端子が電流供給部１２の端子ＮＷへ接続されている。他方の下部端子がノードｎ０を介して磁気抵抗素子１３−１の他方の下部端子に接続されている。【００２４】
磁気抵抗素子１３−１、１３−２は、電流供給部１２からの磁化変転電流Ｉｗにより、互いに逆向きの磁化が書き込まれる。すなわち、磁気抵抗素子１３−１、１３−２には、データ信号ＤＷに対応した相補のデータが書き込まれる。このようにして、ラッチ回路１１のラッチデータ、すなわち、出力データＱｏｕｔに対応する１ビットのデータが、二つの磁気抵抗素子１３−１、１３−２に転送され、それらの相補な磁化状態として記憶される。 【００２５】
図２Ａ〜図２Ｃは、本実施の形態に係る磁気抵抗素子の構成例を示す断面図及び平面図である。図２Ａは磁気抵抗素子の一例の断面図、図２Ｂは磁気抵抗素子の他の例の断面図、図２Ｃは図２Ａ及び図２Ｂの磁気抵抗素子に共通な平面図をそれぞれ示している。以下、これらの図を参照して、磁化反転電流Ｉｗが発生する磁場により磁化自由層の磁化状態を反転させる原理を説明する。【００２６】
図２Ａの磁気抵抗素子１３（１３−１と１３−２とで共通）は、導電層２４と磁化固定層２３とトンネルバリア層２２と磁化自由層２１とを備える。導電層２４は、導電性を有する層であり、その両端にそれぞれ下部端子３２、３３を備えている。磁化固定層２３は、その磁化ＭＰが固定された層であり、導電層２４の上面に直接積層されている。トンネルバリア層２２は、絶縁性又は非磁性の層であり、磁化固定層２３の上面に、磁化固定層２３よりも小さい形状で積層されている。磁化自由層２１は、その磁化ＭＦが磁化ＭＰに対して平行又は反平行に反転可能な層であり、トンネルバリア層２２の上面に積層されている。磁化自由層２１は、その上面に上部端子３１を設けている。【００２７】
磁化反転電流Ｉｗは、書き込みデータに応じて異なる向きに、下部端子３２、３３のいずれか一方から他方へ導電層２４を流れる。その書き込みデータは、データ信号ＤＷに対応している。この場合、導電層２４を磁化固定層２３の直下に設けることにより、導電層２４と磁化自由層２１との距離をわずか数１０ｎｍに短縮できる。そのため、磁化反転電流Ｉｗを１ｍＡ以下にすることができる。【００２８】
図２Ｂの磁気抵抗素子１３ａ（１３−１と１３−２とで共通）は、導電層２４と磁化固定層２３とトンネルバリア層２２と磁化自由層２１とを備える。これらは、基本的に磁気抵抗素子１３と同じであるが、積層順序及び一部形状が異なる。すなわち、磁化自由層２１は、導電層２４の上面に、導電層２４よりも小さい形状で直接積層されている。トンネルバリア層２２は、磁化自由層２１の上面に積層されている。さらに、磁化固定層２３は、トンネルバリア層２２の上面に積層されている。この場合、導電層２４を磁化自由層２１の直下に設けることにより、導電層２４と磁化自由層２１との距離を限界まで近づけることができる。そのため、さらに磁化反転電流Ｉｗを低減することが可能となる。【００２９】
図２Ｃは、図２Ａ、図２Ｂの磁気抵抗素子の平面図を示している。ただし、磁化固定層２３及びトンネルバリア層２２を省略している。磁化固定層２３の磁化ＭＰの方向、及び、磁化自由層２１の磁化ＭＦの方向は、導電層２４の長手方向と平行な方向（Ｘ方向）対して４５度傾いている。この磁化ＭＰ及び磁化ＭＦの磁化方向は、Ｘ方向に平行でなければ自由に設定できる。例えば、Ｘ方向に対して３０度、４５度、６０度、９０度等が考えられる。図２Ｃでは、磁化固定層２３の磁化ＭＰが、＋Ｘ方向から＋Ｙ方向に４５度傾いて固定されていると仮定している。この時、−Ｘ方向から＋Ｘ方向への向きに磁化反転電流Ｉｗを導電層２４に流すと、磁化自由層２１へ印加される磁場Ｈ０は下向きとなり、磁化固定層２３の磁化ＭＰと磁化自由層２１の磁化ＭＦとが反平行状態となり、磁気抵抗素子１３又は１３ａは高抵抗状態（データ“１”）となる（図２Ｃの状態）。 同様に、＋Ｘ方向から−Ｘ方向への向きに磁化反転電流Ｉｗを導電層２４に流すと、磁化自由層２１へ印加される磁場Ｈ０は上向きとなり、磁化ＭＰと磁化ＭＦとが平行状態となり、磁気抵抗素子１３又は１３ａは低抵抗状態（データ“０”）となる（図示されず）。【００３０】
図３Ａ及び図３Ｂは、本実施の形態に係る磁気抵抗素子の更に他の構成例を示す断面図及び平面図である。図３Ａは磁気抵抗素子の更に他の例の断面図、図３Ｂは磁気抵抗素子の更に他の例の平面図をそれぞれ示している。以下、これらの図を参照して、磁化反転電流Ｉｗの電子が持つスピンによって磁化自由層の磁化状態を反転させる原理を説明する。【００３１】
図３Ａに示すように、磁気抵抗素子１３ｂ（１３−１と１３−２とで共通）は、スピン源２５、２６と磁化自由層２１とトンネルバリア層２２と磁化固定層２３とを備える。スピン源２５、２６は、それぞれ、その上面を磁化自由層２１の両端に接続されている。スピン源２５、２６は、それぞれ、その下面に下部端子３２、３３を備えている。トンネルバリア層２２は、磁化自由層２１の上面に、磁化自由層２３よりも小さい形状で積層されている。磁化固定層２３は、トンネルバリア層２２の上面に積層されている。磁化固定層２３は、その上面に上部端子３１を設けている。【００３２】
これらスピン源２５、２６、磁化自由層２１、及び磁化固定層２３の各磁性層では、その磁化方向が垂直方向（Ｚ方向）である。磁化固定層２３の磁化ＭＰは＋Ｚ方向に固定されている。スピン源２５の磁化ＭＳ１は−Ｚ方向に固定され、スピン源２６の磁化ＭＳ２は＋Ｚ方向に固定されている。磁化自由層２１の磁化ＭＦは、スピン源２５、２６のいずれかの近傍に生じる磁壁ＤＷを境界として、−Ｚ方向に向く領域（磁化ＭＦ１）と＋Ｚ方向に向く領域（磁化ＭＦ２）とに分かれる。例えば、図３Ｂのように、磁化反転電流Ｉｗを、−Ｘ方向から＋Ｘ方向へスピン源２５、磁化自由層２１及びスピン源２６を介して流した場合、＋Ｘ側のスピン源２６近傍にあった磁化自由層２１の磁壁ＤＷが、磁化反転電流Ｉｗの電子が持つスピントルク作用によって−Ｘ方向へ移動し、−Ｘ側のスピン源２５の近傍に留まる。その結果、磁化固定層２３直下の磁化自由層２１の磁化ＭＦは磁化ＭＦ２となって、磁化固定層２３の磁化ＭＰと同じ向き（平行状態）となり、磁気抵抗素子１３ｂは低抵抗状態（データ“０”）となる。同様に、磁化反転電流Ｉｗを、＋Ｘ方向から−Ｘ方向へスピン源２６、磁化自由層２１及びスピン源２５を介して流した場合、−Ｘ側のスピン源２５近傍にあった磁化自由層２１の磁壁ＤＷが、磁化反転電流Ｉｗの電子が持つスピントルク作用によって＋Ｘ方向へ移動し、＋Ｘ側のスピン源２６の近傍に留まる。その結果、磁化固定層２３直下の磁化自由層２１の磁化ＭＦは磁化ＭＦ１となって、磁化固定層２３の磁化ＭＰと反対向き（反平行状態）となり、磁気抵抗素子１３ｂは高抵抗状態（データ“１”）となる。本磁気抵抗素子１３ｂによると、磁化反転電流Ｉｗを数１００μＡ程度に低減でき、その結果、電流供給部１２の面積オーバヘッドを抑制できる。 【００３３】
以上、図２Ａ〜図２Ｃや図３Ａ〜図３Ｂで例示した３端子を持つ磁気抵抗素子１３、１３ａ、１３ｂのいずれかが、図１に示された不揮発性ラッチ回路１に二つの磁気抵抗素子１３−１、１３−２として適用される。ここで、二つの磁気抵抗素子１３（又は１３ａ，１３ｂ）の各々の一端の下部端子３２は、それぞれ電流供給部１２の端子／ＮＷ、ＮＷに電気的に接続され、他端の下部端子３３は互いに電気的に接続される。一方の磁気抵抗素子１３の上部端子３１はスィッチ１４を介して電源電圧（Ｖｄｄ）に接続され、他方の磁気抵抗素子１３の上部端子３１は接地される（図示されていないが、スィッチを介して接地されても良い）。上記スィッチ１４は、図１ではｐチャネル・トランジスタが用いられている。 【００３４】
図４は、本発明の実施の形態に係る不揮発性ラッチ回路のリコール動作を示す等価回路である。リコール動作とは、二つの磁気抵抗素子１３−１、１３−２に記憶された１ビットのデータをラッチ回路１１へ転送する動作である。リコール・イネーブル信号／ＲＥが活性化されると、スイッチ１４としてのｐチャネル・トランジスタがオン状態となり、電源電圧Ｖｄｄと接地Ｇｎｄとの間に二つの磁気抵抗素子１３−２、１３−１の直列電流パスが形成される。この直列電流パスの二つの磁気抵抗素子１３−２、１３−１のトンネル接合Ｊｔ、Ｊｎには、トンネル電流ＩＴが流れる。一方、二つの磁気抵抗素子１３−２、１３−１の間のノードｎ０には、それら磁気抵抗素子１３−２、１３−１（トンネル接合Ｊｔ、Ｊｎ）の磁化状態（抵抗状態）に応じた電圧Ｖｓが生じる。その電圧Ｖｓは出力ＱＲとしてラッチ回路１１へ供給される。【００３５】
電圧Ｖｓは、具体的には、例えば以下のようになる。
磁気抵抗素子１３−１が低抵抗状態（Ｒｌｏｗ）、磁気抵抗素子１３−２が高抵抗状態（Ｒｈｉｇｈ）の場合、
電圧Ｖｓは、
Ｖｓ＝Ｖｄｄ・Ｒｌｏｗ／（Ｒｌｏｗ＋Ｒｈｉｇｈ）＜Ｖｄｄ／２…（１）
となる。
一方、磁気抵抗素子１３−１が高抵抗状態、磁気抵抗素子１３−２が低抵抗状態の場合、
電圧Ｖｓは、
Ｖｓ＝Ｖｄｄ・Ｒｈｉｇｈ／（Ｒｌｏｗ＋Ｒｈｉｇｈ）＞Ｖｄｄ／２…（２）
となる。式（１）、（２）で表される電圧Ｖｓはラッチ回路１１へ渡され、論理振幅レベルに増幅される。【００３６】
このようにして、磁気抵抗素子１３−２、１３−１（トンネル接合Ｊｔ、Ｊｎ）の磁化状態として記憶されていた１ビットのデータはラッチ回路１１へ転送される。ここで、電圧Ｖｓはほぼ磁気抵抗素子１３−２、１３−１の抵抗値のみで決まるため、磁気抵抗素子１３−２、１３−１の信号量が１００％以下であっても高い信頼性でリコール動作を実行できる。以上説明したように、本実施の形態の不揮発性ラッチ回路によれば、電源が非供給状態となり、ラッチ回路１１が保持していたデータが失われたとしても、磁気抵抗素子の磁化状態を検出することで当該データを再び取り出すことができる。 【００３７】
次に、本実施の形態に係る不揮発性ラッチ回路について図５Ａ〜図７を参照して具体的に説明する。 
図５Ａは、本実施の形態に係る不揮発性ラッチ回路の具体例を示す回路図である。この不揮発性ラッチ回路１ａは、磁気抵抗素子を利用した不揮発性ハイスルー・ラッチ回路である。図５Ａは、後述されるように、通常動作におけるストア動作の状態を示している。不揮発性ラッチ回路１ａは、ラッチ回路１１、電流供給部１２、信号変換部１６、信号変換部１７、クロックト・インバータＣＩ４、磁気抵抗素子１３−１、１３−２を備える。【００３８】
ラッチ回路１１は、クロックト・インバータＣＩ１、クロックト・インバータＣＩ２、クロックト・インバータＣＩ３を備える。クロックト・インバータＣＩ１は、入力データＤｉｎとクロック信号ｐ１、／ｐ１とを供給され、それらに基づいて、信号をノードｎ１へ出力する。クロックト・インバータＣＩ２は、ノードｎ１の信号とリコール・イネーブル信号ｐ３、／ｐ３とを供給され、それらに基づいて、信号をノードｎ２へ出力する。クロックト・インバータＣＩ３は、ノードｎ２の信号とクロック信号ｐ１、／ｐ１とを供給され、それらに基づいて、信号をノードｎ１へ出力する。ノードｎ１は、出力データＱｏｕｔを出力する端子及び電流供給部１２にも接続されている。ノードｎ２は、電流供給部１２及びクロックト・インバータＣＩ４にも接続されている。ノードｎ１、ｎ２の信号は、データ信号ＤＷ（又はその反転信号／ＤＷ）に対応する。【００３９】
電流供給部１２は、磁気抵抗素子１３−１、１３−２への書込み動作時に、ストア・イネーブル信号／ＷＥの反転信号ｐ２とラッチ回路１１からのノードｎ１、ｎ２の信号（データ信号ＤＷ、／ＤＷに相当）の反転信号を供給される。そして、それらに基づいて、磁気抵抗素子１３−１と磁気抵抗素子１３−２とを経由する直流電流パスに順方向又は逆方向で磁化反転電流Ｉｗを流す。【００４０】
信号変換部１６は、クロック信号ＣＬＫを、クロック信号ＣＬＫを反転したクロック信号／ｐ１と、クロック信号／ｐ１を反転したクロック信号ｐ１とに変換して出力する。信号変換部１７は、リコール・イネーブル信号／ＲＥを、リコール・イネーブル信号／ＲＥを反転したリコール・イネーブル信号／ｐ３と、リコール・イネーブル信号／ｐ３を反転したリコール・イネーブル信号ｐ３とに変換して出力する。クロックト・インバータＣＩ４は、リコール・イネーブル信号ｐ３、／ｐ３とノードｎ０の電圧Ｖｓに相当する出力ＱＲとを供給される。そして、それらに基づいて、信号をノードｎ２へ出力する。【００４１】
ここで、信号変換部１６、信号変換部１７、及びクロックト・インバータＣＩ４は、ラッチ回路１１に含まれていても良い。また、磁気抵抗素子１３−１、１３−２は、既述のとおりである。【００４２】
次に、図５Ａ及び図６を参照して、図５Ａの不揮発性ラッチ回路１ａの通常動作（ストア動作を含む）について説明する。ここで、図６は、本実施の形態に係る不揮発性ラッチ回路の通常動作を示すタイミングチャートである。ただし、（ａ）は入力データＤｉｎ、（ｂ）はクロック信号ＣＬＫ、（ｃ）はストア・イネーブル信号／ＷＥ、（ｄ）は出力データＱｏｕｔ、（ｅ）は磁化反転電流Ｉｗをそれぞれ示す。【００４３】
通常動作では、ストア・イネーブル信号／ＷＥが非活性状態（ハイレベル）であり、リコール・イネーブル信号／ＲＥ（図示されず）も非活性状態（ハイレベル）である。これは、例えば、図６の時刻ｔ１〜ｔ２、ｔ２〜ｔ３に対応する。この時、クロックト・インバータＣＩ２は常時オン状態、クロックト・インバータＣＩ４は常時オフ状態である。この状態で、例えば、クロック信号ＣＬＫがハイレベルの時、クロックト・インバータＣＩ１がオン状態、クロックト・インバータＣＩ３がオフ状態である。その場合、データ入力（Ｄｉｎ）がデータ出力（Ｑｏｕｔ）としてそのまま出力される（スルー）。クロック信号ＣＬＫがローレベルの時、クロックト・インバータＣＩ１がオフ状態、クロックト・インバータＣＩ３がオン状態になる。その場合、データ入力（Ｄｉｎ）は遮断され、ノードｎ１、ｎ２の状態、すなわち、クロック信号ＣＬＫの立ち下がりにおける入力データ（＝出力データ）をそのまま保持する（ラッチ）。本ラッチ回路１１は、ノードｎ１、ｎ２の寄生容量の増加分だけ動作速度が劣化するがその影響は小さく、一般的なラッチ回路とほぼ同性能で動作する。 【００４４】
ストア動作では、ストア・イネーブル信号／ＷＥが活性状態（ローレベル）となる。この時、電流供給部１２のｎチャネル・トランジスタＭ１、Ｍ２がオン状態となる。それにより、ラッチ回路１１内のノードｎ１、ｎ２の状態に応じた相補の電圧（データ信号ＤＷ、／ＤＷに対応）が端子ＮＷ、／ＮＷに印加され、二つの磁気抵抗素子１３−１、１３−２に磁化反転電流Ｉｗが供給される。例えば、図６の時刻ｔ３〜ｔ４の場合、ラッチ回路１１が保持状態である時にストア・イネーブル信号／ＷＥ信号が活性化（ローレベル）されている。この時、ラッチデータ（Ｑｏｕｔ）が“１”であり、ノードｎ１はローレベル、ノードｎ２はハイレベルの状態に保持されている。電流供給部１２は、端子ＮＷにハイレベル、端子／ＮＷにローレベルを与え、端子ＮＷから端子／ＮＷに向かって磁化反転電流Ｉｗを供給する。図５Ａにおいて、磁化反転電流Ｉｗがノードｎ０から端子ＮＷ、／ＮＷへ流れる場合に磁気抵抗素子１３−２、１３−１に“０”が書き込まれ、磁化反転電流Ｉｗが端子ＮＷ、／ＮＷからノードｎ０へ流れる場合に磁気抵抗素子１３−２、１３−１に“１”が書き込まれるとする。その場合、磁気抵抗素子１３−２（Ｊｔ）は“１”、磁気抵抗素子１３−１（Ｊｎ）は“０”の状態となる。【００４５】
同様に、例えば、図６の時刻ｔ５〜ｔ６の場合、ラッチ回路１１が保持状態である時にストア・イネーブル信号／ＷＥ信号が活性化（ローレベル）されている。この時、ラッチデータ（Ｑｏｕｔ）が“０”であり、ノードｎ１はハイレベル、ノードｎ２はローレベルの状態に保持されている。電流供給部１２は、端子ＮＷにローレベル、端子／ＮＷにハイレベルを与え、端子／ＮＷから端子ＮＷに向かって磁化反転電流Ｉｗを供給する。その場合、磁気抵抗素子１３−２（Ｊｔ）は“０”、磁気抵抗素子１３−１（Ｊｎ）は“１”の状態となる。【００４６】
本実施の形態において、ストア・イネーブル信号／ＷＥが活性化されるタイミングは任意である。例えば、図６の時刻ｔ４〜ｔ５においては、ラッチ回路１１がスルーの状態である時にストア・イネーブル信号／ＷＥ信号が活性化（ローレベル）されている。この時、ノードｎ１はデータ入力の反転、ノードｎ２はデータ入力の正転がそのまま出力されているから、磁化反転電流Ｉｗの向きはデータ入力の値に応じて変化してしまう。そして、磁化反転電流Ｉｗのパルス幅が微小パルスとなって、磁気抵抗素子１３の磁化反転が正常に実行されない可能性が十分考えられる。従って、ストア・イネーブル信号／ＷＥの活性化タイミングは、データが保持（ラッチ）されている期間内に実行されることが望ましい。【００４７】
次に、図５Ｂ及び図７を参照して、図５Ｂの不揮発性ラッチ回路１ａのリコール動作について説明する。ここで、図５Ｂは、本実施の形態に係る不揮発性ラッチ回路の具体例を示す回路図である。図５Ｂの回路は、図５Ａと同じである。ただし、図５Ｂは、リコール動作の状態を示している。図７は、本実施の形態に係る不揮発性ラッチ回路のリコール動作を示すタイミングチャートである。ただし、（ａ）はクロック信号ＣＬＫ、（ｂ）はリコール・イネーブル信号／ＲＥ、（ｃ）はノードｎ０の電圧Ｖｓ（出力ＱＲ）、（ｄ）はＱｏｕｔに出力されるリコールデータをそれぞれ示す。【００４８】
リコール動作では、クロック信号ＣＬＫをローレベル、ストア・イネーブル信号／ＷＥ（図示されず）を非活性状態（ハイレベル）にした状態で、リコール・イネーブル信号／ＲＥを活性化（ローレベル）にする（時刻ｔ１１）。この時、クロックト・インバータＣＩ１、ＣＩ２がオフ状態、クロックト・インバータＣＩ３、ＣＩ４がオン状態となる。また、電流供給部１２のｎチャネル・トランジスタＭ１、Ｍ２はオフ状態となり、スイッチ１４としてのｐチャネル・トランジスタＭ３がオン状態となる。その結果、磁気抵抗素子１３−１（Ｊｎ）、１３−２（Ｊｔ）にトンネル電流ＩＴが流れる。この時、上記の式（１）、（２）で示したように、ノードｎ０に生じる電圧Ｖｓ（出力ＱＲ）は、磁気抵抗素子１３−１、１３−２に記憶された記憶データに応じて、Ｖｄｄ／２より高い電圧、又は、Ｖｄｄ／２より低い電圧となる（時刻ｔ１２）。クロックト・インバータＣＩ４の閾値電圧を約Ｖｄｄ／２になるよう設計すれば、ノードｎ２は論理振幅まで増幅される。例えば、磁気抵抗素子１３−２（Ｊｔ）が“０”の状態（低抵抗状態）、磁気抵抗素子１３−１（Ｊｎ）が“１”の状態（高抵抗状態）であるとき、ノードｎ０の電圧Ｖｓ（出力ＱＲ）はＶｄｄ／２よりも高い電圧となる（時刻ｔ１２）。このとき、ノードｎ２はローレベルとなり、リコールされたデータとしてＱｏｕｔ＝“０”が出力される。一方、磁気抵抗素子１３−２（Ｊｔ）が“１”の状態（高抵抗状態）、磁気抵抗素子１３−１（Ｊｎ）が“０”の状態（低抵抗状態）であるとき、ノードｎ０に生じる電圧Ｖｓ（出力ＱＲ）はＶｄｄ／２よりも低い電圧となる（時刻ｔ１２）。この時、ノードｎ２はハイレベルとなり、リコールされたデータとしてＱｏｕｔ＝“１”が出力される。次に、クロック信号ＣＬＫをローレベルに維持した状態で、リコール・イネーブル信号／ＲＥを非活性状態（ハイレベル）にする（時刻ｔ１３）。この時、クロックト・インバータＣＩ１、ＣＩ４がオフ状態、ＣＩ２、ＣＩ３がオン状態となり、ノードｎ１、ｎ２の状態が保持、すなわち、リコールされたデータが保持される。以上で、磁気抵抗素子１３−１、１３−２に記憶されていた１ビットのデータがラッチ回路１１に呼び出され、リコール動作が終了となる。【００４９】
以上説明したリコール動作は多くの場合、電源投入時に実行される。これにより、磁気抵抗素子１３−１、１３−２に記憶された１ビットのデータがラッチ回路１１へ転送され、電源遮断直前の状態（データ）を呼び出すことができる。 【００５０】
なお、ラッチ回路１１は、データ保持回路と、第３スィッチ部とを備えていると見ることも出来る。
ここで、データ保持回路は、第１反転回路と、第２反転回路とによる正帰還を行う。ただし、第１反転回路は、クロックト・インバータＣＩ２の電源電圧に接続されたｐチャネル・トランジスタと、接地に接続されたｎチャネル・トランジスタである。第２反転回路は、クロックト・インバータＣＩ３である。第３スィッチ部は、クロックト・インバータＣＩ２の出力側（ノードｎ２）のｐチャネル・トランジスタ（入力：／ｐ３）とｎチャネル・トランジスタ（入力：ｐ３）である。
そして、不揮発性ラッチ回路は、第２スィッチ部と第３反転回路とを具備していると見ることが出来る。ここで、第２スィッチ部は、磁気抵抗素子１３−１と磁気抵抗素子１３−２とが接続されるノードｎ０と、第２反転回路としてのクロックト・インバータＣＩ３の入力端子との間に設けられている。第２スィッチ部は、クロックト・インバータＣＩ４の出力側（ノードｎ２）のｐチャネル・トランジスタ（入力：ｐ３）とｎチャネル・トランジスタ（入力：／ｐ３）である。第３反転回路は、ノードｎ０と第２スィッチ部との間に設けられ、クロックト・インバータＣＩ４の電源電圧に接続されたｐチャネル・トランジスタと、接地に接続されたｎチャネル・トランジスタである。
また、磁気抵抗素子１３−１と磁気抵抗素子１３−２とに蓄えられた磁化状態を示す記憶情報の呼び出し動作時において、第２スィッチ部をオン状態とされ、第３スィッチ部をオフ状態とされる。【００５１】
電流供給部１２は、本実施の形態において図５Ａ及び図５Ｂに示したものに限定されることはない。図８Ａ〜図８Ｃは、本実施の形態に係る不揮発性ラッチ回路に用いられる電流供給部の構成例を示す回路図である。ただし、図８Ａの電流供給部１２は図５Ａや図５Ｂに示した電流供給部１２と同じであるので説明を省略する。【００５２】
図８Ｂの電流供給部１２ａは、電流供給部１２ａへの入力が、ノードｎ１又はノードｎ２に接続された一端子である。この場合、電流供給部１２の場合に比較してラッチ回路１１と電流供給部１２ａとの間の配線本数を減らせるメリットがある。ただし、ｎチャネル・トランジスタＭ１、Ｍ２のオン抵抗を小さくしすぎると二段目のインバータの入力電圧が中間値をとりやすくなり、インバータの貫通電流が流れやすくなる。【００５３】
図８Ｃの電流供給部１２ｂは、“０”データをストアする時（ストア・イネーブル信号／ＷＥがローレベル、データ信号（ノードｎ１の電圧）ＤＷがローレベル、データ信号／ＤＷ（ノードｎ２の電圧）がハイレベル）において、ｎチャネル・トランジスタＭ１２、Ｍ１３がオン状態、ｎチャネル・トランジスタＭ１１、Ｍ１４がオフ状態となる。その結果、磁化反転電流Ｉｗ、は端子／ＮＷから端子ＮＷの方向に磁気抵抗素子１３−１、１３−２を介して流れる。“１”データをストアする時（ストア・イネーブル信号／ＷＥがローレベル、データ信号（ノードｎ１の電圧）ＤＷがハイレベル、データ信号（ノードｎ２の電圧）／ＤＷがローレベル）において、ｎチャネル・トランジスタＭ１１、Ｍ１４がオン状態、ｎチャネル・トランジスタＭ１２、Ｍ１３がオフ状態となる。その結果、磁化反転電流Ｉｗは、端子ＮＷから端子／ＮＷの方向に磁気抵抗素子１３−２、１３−１を介して流れる。ストア動作をしない時（ストア・イネーブル信号／ＷＥがハイレベル、データ信号（ノードｎ１の電圧）ＤＷ、データ信号（ノードｎ２の電圧）／ＤＷは任意）は、ｎチャネル・トランジスタＭ１〜Ｍ４は全てオフ状態となり、磁化反転電流Ｉｗは磁気抵抗素子１３−２、１３−１に供給されない。本電流供給部１２ｂでは、ｎチャネル・トランジスタＭ１１、Ｍ１２のサイズを小さくできるため１ｍＡ以上に磁化反転電流が大きい場合には図８Ａの電流供給部１２に比べて回路面積を小さできる可能性がある。 【００５４】
以上、本発明の第１の実施の形態について詳述したが、これは図５Ａや図５Ｂに示す回路に限定されず、本発明の技術思想の範囲内において適宜変更され得る。 【００５５】
例えば、本不揮発性ラッチ回路におけるレイアウト・セルの配置や磁化固定層の磁化方向等によって、セルレイアウトや配線接続を最適に変更しても構わない。図９Ａ〜図９Ｄは、本実施の形態に係る不揮発性ラッチ回路に用いられる電流供給部と磁気抵抗素子の配置を示す構成図である。図９Ａは、図１と同様の不揮発ラッチ・セルレイアウトを示している。図９Ｂは、図９ＡのセルレイアウトをＸ軸に対して反転させたセルレイアウトを示している。図９Ｃは、図９ＡのセルレイアウトをＹ軸に対して反転させたセルレイアウトを示している。図９Ｄは、図９ＡのセルレイアウトをＸ軸とＹ軸の両方に対して反転させたセルレイアウトを示している。ここで、図９Ａ〜図９Ｄの全てのセルレイアウトにおいて、磁気抵抗素子１３−１、１３−２の磁化方向（ＭＰ、ＭＦ）が、＋Ｘ方向から＋Ｙ方向へ４５度傾いた方向となるようレイアウトを適宜変更している。さらに、磁化反転電流Ｉｗの流れる向きが反転しないように、端子ＮＷ、／ＮＷの接続を適宜変更している。例えば、図９Ｃ、図９Ｄのセルレイアウトでは、端子ＮＷと／ＮＷの接続を入れ替えることにより、磁化反転電流Ｉｗの流れる向きを整合することが可能である。 【００５６】
例えば、図５Ａ及び図５Ｂにおいて、リコール時のデータ論理が反転しないように考慮しながら、磁気抵抗素子１３−１（Ｊｎ）の上部端子にスイッチ（トランジスタ）を接続し、磁気抵抗素子１３−２（Ｊｔ）の上部端子を接地し、且つ、ノードｎ０に入力端子を接続されたインバータを新たに追加し、そのインバータの出力をクロックト・インバータＣＩ４へ入力する回路構成としても良い。 【００５７】
例えば、図５Ａ及び図５Ｂにおいて、クロックト・インバータＣＩ１〜ＣＩ４は、それぞれインバータと伝送ゲートに置き換えることができる。 【００５８】
例えば、図５Ａ及び図５Ｂではハイスルー・ラッチを例として具体的に回路構成を例示している。しかし、クロック信号ｐ１を入力する端子とクロック信号／ｐ１を入力する端子とを入れ替えることでロースルー・ラッチとして機能させることが可能である。【００５９】
さらに、磁気抵抗素子の構造は図２Ａ〜図２Ｃ、図３Ａ〜図３Ｂに限定されない。例えば、磁化反転電流を流す導電層（又は配線層）がトンネル接合の平面方向と水平に、トンネル接合の上面又は下面に具備され、更にその導電層とトンネル接合の一端子が電気的に接続される構造を有する磁気抵抗素子であれば、本実施の形態に適用することが可能である。【００６０】
本発明により、磁気抵抗素子を利用した不揮発性ラッチ回路において、フリップフロップ回路の状態をストアする回数の制限と動作速度の劣化を実質的に無くすことが可能となる。また、リコール動作を高い信頼性で実行することが可能となる。更に、プリミティブセル面積の増大やＬＳＩのレイアウト設計コストのオーバヘッドを抑制することが可能となる。そして、容易、且つ迅速に電源停止や電源供給を行うことが可能となる。【００６１】
（第２の実施の形態）
本発明の不揮発性ラッチ回路として磁気抵抗素子を利用した不揮発性ラッチ回路を遅延型フリップフロップ（ＤＦＦ）に応用した例について説明する。図１０は、本発明の第２の実施の形態に係る不揮発性ラッチ回路の構成を示す概略構成図である。不揮発性ラッチ回路１ｂは、マスター・スレーブ方式の遅延型フリップフロップにおいて、図５Ａ及び図５Ｂで示されるハイスルー・ラッチ回路（不揮発性ラッチ回路１ａ）と等価な回路をスレーブ・ラッチとして用いている。不揮発性ラッチ回路１ｂは、マスター・ラッチ回路１１−１、スレーブ・ラッチ回路１１−２、電流供給部１２、信号変換部１６、信号変換部１７、クロックト・インバータＣＩ１５、磁気抵抗素子１３−１、１３−２を備える。【００６２】
マスター・ラッチ回路１１−１は、クロックト・インバータＣＩ１１、ＣＩ１２を備える。クロックト・インバータＣＩ１１は、入力データＤｉｎとクロック信号ｐ１、／ｐ１とを供給され、それらに基づいて、信号をノードｎ１１へ出力する。ノードｎ１１の信号はインバータで反転されノードｎ１２に出力される。クロックト・インバータＣＩ１２は、ノードｎ１２の信号とクロック信号ｐ１、／ｐ１とを供給され、それらに基づいて、信号をノードｎ１１へ出力する。ノードｎ１２は、スレーブ・ラッチ回路１１−２にも接続されている。【００６３】
スレーブ・ラッチ回路１１−２は、伝送ゲートＴＧと、クロックト・インバータＣＩ１３、ＣＩ１４とを備える。伝送ゲートＴＧは、ノードｎ１２の信号とクロック信号ｐ１、／ｐ１とを供給され、それらに基づいて、信号をノードｎ１３へ出力する。クロックト・インバータＣＩ１３は、ノードｎ１３の信号とリコール・イネーブル信号ｐ３、／ｐ３とを供給され、それらに基づいて、信号をノードｎ１４へ出力する。クロックト・インバータＣＩ１４は、ノードｎ１４の信号とクロック信号ｐ１、／ｐ１とを供給され、それらに基づいて、信号をノードｎ１３へ出力する。ノードｎ１４は、出力データＱｏｕｔを出力する端子及び電流供給部１２にも接続されている。ノードｎ１３は、電流供給部１２にも接続されている。ノードｎ１３、ｎ１４の信号は、データ信号ＤＷ（又はその反転信号／ＤＷ）に対応する。【００６４】
電流供給部１２は、磁気抵抗素子１３−１、１３−２への書込み動作時に、ストア・イネーブル信号／ＷＥの反転信号ｐ２とスレーブ・ラッチ回路１１−２からのノードｎ１３、ｎ１４の信号の反転信号を供給される。そして、それらに基づいて、端子ＮＷ、／ＮＷ間における磁気抵抗素子１３−２と磁気抵抗素子１３−１とを経由する直流電流パスに順方向又は逆方向で磁化反転電流Ｉｗを流す。【００６５】
信号変換部１６、信号変換部１７は、第１の実施の形態と同様である。クロックト・インバータＣＩ１５は、リコール・イネーブル信号ｐ３、／ｐ３とノードｎ０の電圧Ｖｓに相当する出力ＱＲとを供給される。そして、それらに基づいて、信号をノードｎ１４へ出力する。【００６６】
ここで、信号変換部１６、信号変換部１７、及びクロックト・インバータＣＩ１５は、マスター・ラッチ回路１１−１及びスレーブ・ラッチ回路１１−２のいずれかに含まれていても良い。また、磁気抵抗素子１３−１、１３−２は、第１の実施の形態のとおりである。ただし、磁気抵抗素子１３−１の上部端子にスイッチ１４が接続され、磁気抵抗素子１３−２の上部端子に接地が接続されている。【００６７】
次に、図１０及び図１１を参照して、図１０の不揮発性ラッチ回路１ｂの通常動作（ストア動作を含む）について説明する。ここで、図１１は、本実施の形態に係る不揮発性ラッチ回路の通常動作を示すタイミングチャートである。ただし、（ａ）は入力データＤｉｎ、（ｂ）はクロック信号ＣＬＫ、（ｃ）はストア・イネーブル信号／ＷＥ、（ｄ）は出力データＱｏｕｔ、（ｅ）は磁化反転電流Ｉｗをそれぞれ示す。【００６８】
通常動作（例示：図１１のｔ２１〜ｔ２４）では、ストア・イネーブル信号／ＷＥが非活性状態（ハイレベル）であり、リコール・イネーブル信号／ＲＥ（図示されず）も非活性状態（ハイレベル）である。この時、クロックト・インバータＣＩ１３がオン状態、クロックト・インバータＣＩ１５がオフ状態、ｎチャネル・トランジスタＭ１、Ｍ２、及びスイッチ１４としてのｐチャネル・トランジスタＭ３が全てオフ状態、で動作する。すなわち、一般的な遅延型フリップフロップの動作と同様であり、一般的な遅延型フリップフロップとほぼ同じ動作速度を実現できる。 【００６９】
ストア動作（例示：図１１のｔ２４〜ｔ２８）では、ストア・イネーブル信号／ＷＥが活性化され（ローレベル）、ｎチャネル・トランジスタＭ１、Ｍ２が共にオン状態となる。それにより、遅延型フリップフロップの出力データ（Ｑｏｕｔ）に対応するノードｎ１３、ｎ１４の状態に依存した相補の電圧（データ信号ＤＷ、／ＤＷ）に対応）が端子ＮＷ、／ＮＷに印加され、二つの磁気抵抗素子１３−２（Ｊｔ）、１３−１（Ｊｎ）に、磁化反転電流Ｉｗが流れる。例えば、図１１の時刻ｔ２４〜ｔ２５、及び時刻ｔ２６〜ｔ２７の場合、遅延型フリップフロップの出力（Ｑｏｕｔ）が“１”、すなわち、ノードｎ１３がハイレベル、ノードｎ１４がローレベルである。したがって、電流供給部１２は、端子ＮＷにハイレベル、端子／ＮＷにローレベルを与え、端子ＮＷから端子／ＮＷに向かって磁化反転電流Ｉｗを供給する。この時、磁気抵抗素子１３−２（Ｊｔ）に“１”、磁気抵抗素子１３−１（Ｊｎ）に“０”が書き込まれる。【００７０】
同様に、例えば、図１１の時刻ｔ２５〜ｔ２６、及び時刻ｔ２７〜ｔ２８の場合、遅延型フリップフロップの出力（Ｑｏｕｔ）が“０”、すなわち、ノードｎ１３がローレベル、ノードｎ１４がハイレベルである。したがって、電流供給部１２は、端子ＮＷにローレベル、端子／ＮＷにハイレベルを与え、端子／ＮＷから端子ＮＷに向かって磁化反転電流Ｉｗを供給する。この時、磁気抵抗素子１３−２（Ｊｔ）に“０”、磁気抵抗素子１３−１（Ｊｎ）に“１”が書き込まれる。【００７１】
図１１のタイミングチャートでは、ストア・イネーブル信号／ＷＥはクロック信号ＣＬＫに同期しており、ストア・イネーブル信号／ＷＥはクロック信号ＣＬＫがローレベルの時に活性化されている。しかし、本実施の形態において、ストア・イネーブル信号／ＷＥが活性化されるタイミングは任意である。ノードｎ１３、ｎ１４の電圧はクロック信号ＣＬＫの立ち上がりエッジでしか遷移しないため、ストア・イネーブル信号／ＷＥの活性化がクロック周期内であれば安定して磁気抵抗素子１３−１、１３−２に保持データをストアすることが可能である。 【００７２】
次に、図１０及び図１２を参照して、図１０の不揮発性ラッチ回路１ｂのリコール動作について説明する。ここで、図１２は、本実施の形態に係る不揮発性ラッチ回路のリコール動作を示すタイミングチャートである。ただし、（ａ）はクロック信号ＣＬＫ、（ｂ）はリコール・イネーブル信号／ＲＥ、（ｃ）はノードｎ０の電圧Ｖｓ（出力ＱＲ）、（ｄ）はＱｏｕｔに出力されるリコールデータをそれぞれ示す。【００７３】
リコール動作は、第１の実施の形態と同様に、クロック信号ＣＬＫをローレベル、ストア・イネーブル信号／ＷＥ（図示されず）を非活性状態（ハイレベル）にした状態で、リコール・イネーブル信号／ＲＥを活性化（ローレベル）にする（時刻ｔ３１）。この時、スレーブ・ラッチ回路１１−２において、伝送ゲートＴＧとクロックト・インバータＣＩ１３がオフ状態、クロックト・インバータＣＩ１４、ＣＩ１５がオン状態となる。また、電流供給部１２のｎチャネル・トランジスタＭ１、Ｍ２はオフ状態となり、スイッチ１４としてのｐチャネル・トランジスタＭ３がオン状態となる。その結果、磁気抵抗素子１３−１（Ｊｎ）、１３−２（Ｊｔ）にトンネル電流ＩＴトンネル電流が流れる。この時、上記の式（１）、（２）で示したように、ノードｎ０に生じる電圧Ｖｓ（出力ＱＲ）は、磁気抵抗素子１３−１、１３−２に記憶された記憶データに応じて、Ｖｄｄ／２より高い電圧、又は、Ｖｄｄ／２より低い電圧となる。例えば、磁気抵抗素子１３−２（Ｊｔ）が“０”の状態（低抵抗状態）、磁気抵抗素子１３−１（Ｊｎ）が“１”の状態（高抵抗状態）であるとき、ノードｎ０の電圧Ｖｓ（出力ＱＲ）はＶｄｄ／２よりも低い電圧となる（時刻ｔ３２）。このとき、ノードｎ１４はハイレベルとなり、リコールされたデータとして、遅延型フリップフロップの出力（Ｑｏｕｔ）は“０”が出力される。一方、磁気抵抗素子１３−２（Ｊｔ）が“１”の状態（高抵抗状態）、磁気抵抗素子１３−１（Ｊｎ）が“０”の状態（低抵抗状態）である時、ノードｎ０の電圧Ｖｓ（出力ＱＲ）はＶｄｄ／２よりも高い電圧となる（時刻ｔ３２）。このとき、ノードｎ１４はローレベルとなり、リコールされたデータとして、遅延型フリップフロップの出力（Ｑｏｕｔ）は“１”が出力される。次に、クロック信号ＣＬＫをローレベルに維持した状態で、リコール・イネーブル信号／ＲＥは非活性状態（ハイレベル）とする（時刻ｔ３３）。このとき、クロックト・インバータＣＩ１３がオン状態、クロックト・インバータＣＩ１４とスイッチ１４としてのｐチャネル・トランジスタＭ３がオフ状態となる。すなわち、この状態は通常動作において遅延型フリップフロップの出力（Ｑｏｕｔ）がスレーブ・ラッチ回路１１−２でデータ保持されている状態である。以上で、磁気抵抗素子１３−１、１３−２に記憶されていた１ビットのデータが遅延型フリップフロップに呼び出され、リコール動作が終了となる。【００７４】
以上説明したリコール動作は多くの場合、電源投入時に実行される。これにより、磁気抵抗素子１３−１、１３−２に記憶された１ビットのデータが遅延型フリップフロップへ転送され、電源遮断直前の状態（データ）を呼び出すことができる。 【００７５】
以上、本発明の第２の実施の形態について詳述したが、この不揮発性ラッチ回路１ｂは、図１０に示す回路に限定されず、本発明の技術思想の範囲内において適宜変更され得る。例えば、第１の実施の形態に基づく不揮発性のロースルー・ラッチをマスター・ラッチ回路として適用することで不揮発性遅延型フリップフロップ回路を構成することも可能である。【００７６】
本発明により、磁気抵抗素子を利用した不揮発性ラッチ回路において、フリップフロップ回路の状態をストアする回数の制限と動作速度の劣化を実質的に無くすことが可能となる。また、リコール動作を高い信頼性で実行することが可能となる。更に、プリミティブセル面積の増大やＬＳＩのレイアウト設計コストのオーバヘッドを抑制することが可能となる。そして、容易、且つ迅速に電源停止や電源供給を行うことが可能となる。 【００７７】
（第３の実施の形態）
本発明の不揮発性ラッチ回路として磁気抵抗素子を利用した不揮発性ラッチ回路を遅延型フリップフロップ（ＤＦＦ）に応用した他の例について説明する。図１３は、本発明の第３の実施の形態に係る不揮発性ラッチ回路の構成を示す概略構成図である。不揮発性ラッチ回路１ｃは、マスター・スレーブ方式の遅延型フリップフロップにおいて、第１の実施の形態に基づく磁気抵抗素子を用いた不揮発性のロースルー・ラッチ回路をマスター・ラッチ回路として用い、且つ、第１の実施の形態に基づく磁気抵抗素子を用いた不揮発性のハイスルー・ラッチ回路をスレーブ・ラッチ回路として用いている。不揮発性ラッチ回路１ｃは、マスター・ラッチ回路１１−１ａ、クロックト・インバータＣＩ２４、電流供給部１２−１、磁気抵抗素子１３−１１、１３−２１、スレーブ・ラッチ回路１１−２ａ、クロックト・インバータＣＩ２７、電源供給部１２−２、磁気抵抗素子１３−１２、１３−２２、信号変換部１６ａ、信号変換部１７を備える。【００７８】
マスター・ラッチ回路１１−１ａは、クロックト・インバータＣＩ２１、ＣＩ２２、ＣＩ２３を備える。クロックト・インバータＣＩ２１は、入力データＤｉｎとクロック信号ｐ１、／ｐ１とを供給され、それらに基づいて、信号をノードｎ２１へ出力する。クロックト・インバータＣＩ２２は、ノードｎ２１の信号とリコール・イネーブル信号ｐ３、／ｐ３とを供給され、それらに基づいて、信号をノードｎ２２へ出力する。クロックト・インバータＣＩ２３は、ノードｎ２２の信号とクロック信号ｐ１、／ｐ１とを供給され、それらに基づいて、信号をノードｎ２１へ出力する。ノードｎ２２は、スレーブ・ラッチ回路１１−２ａ及び電流供給部１２−１にも接続されている。ノードｎ２１は、電流供給部１２−１にも接続されている。ノードｎ２１、ｎ２２の信号は、マスター・ラッチ回路１１−１ａのデータ信号ＤＷ（又はその反転信号／ＤＷ）に対応する。【００７９】
電流供給部１２−１は、磁気抵抗素子１３−１１、１３−２１への書込み動作時に、クロック信号ＣＬＫに同期したストア・イネーブル信号／ＷＥの反転信号ｐ２とマスター・ラッチ回路１１−１ａからのノードｎ２１、ｎ２２の信号の反転信号を供給される。そして、それらに基づいて、端子ＮＷｍ、／ＮＷｍ間における磁気抵抗素子１３−２１と磁気抵抗素子１３−１１とを経由する直流電流パスに順方向又は逆方向で磁化反転電流Ｉｗを流す。【００８０】
磁気抵抗素子１３−１１、１３−２１は、第１の実施の形態のとおりである。ただし、磁気抵抗素子１３−２１の上部端子にスイッチ１４−１（例示：ｐチャネル・トランジスタ）が接続され、磁気抵抗素子１３−１１の上部端子に接地が接続されている。【００８１】
クロックト・インバータＣＩ２４は、リコール・イネーブル信号ｐ３、／ｐ３と磁気抵抗素子１３−１１、１３−２１間のノードｎ０−１の電圧Ｖｓ＿ｍに相当する出力ＱＲｍとを供給される。そして、それらに基づいて、信号をノードｎ２２へ出力する。【００８２】
スレーブ・ラッチ回路１１−２ａは、伝送ゲートＴＧと、クロックト・インバータＣＩ２５、ＣＩ２６とを備える。伝送ゲートＴＧは、ノードｎ２２の信号とクロック信号ｐ１、／ｐ１とを供給され、それらに基づいて、信号をノードｎ２３へ出力する。クロックト・インバータＣＩ２５は、ノードｎ２３の信号とリコール・イネーブル信号ｐ３、／ｐ３とを供給され、それらに基づいて、信号をノードｎ２４へ出力する。クロックト・インバータＣＩ２６は、ノードｎ２４の信号とクロック信号ｐ１、／ｐ１とを供給され、それらに基づいて、信号をノードｎ２３へ出力する。ノードｎ２４は、出力データＱｏｕｔを出力する端子及び電流供給部１２−２にも接続されている。ノードｎ２３は、電流供給部１２−２にも接続されている。ノードｎ２３、ｎ２４の信号は、スレーブ・ラッチ回路１１−２ａのデータ信号ＤＷ（又はその反転信号／ＤＷ）に対応する。【００８３】
電流供給部１２−２は、磁気抵抗素子１３−１２、１３−２２への書込み動作時に、クロック信号ＣＬＫに同期したストア・イネーブル信号／ＷＥの反転信号ｐ２を反転した信号／ｐ２とスレーブ・ラッチ回路１１−２ａからのノードｎ２３、ｎ２４の信号の反転信号を供給される。そして、それらに基づいて、端子ＮＷｓ、／ＮＷｓ間における磁気抵抗素子１３−２２と磁気抵抗素子１３−１２とを経由する直流電流パスに順方向又は逆方向で磁化反転電流Ｉｗを流す。【００８４】
磁気抵抗素子１３−１２、１３−２２は、第１の実施の形態のとおりである。ただし、磁気抵抗素子１３−１２１の上部端子にスイッチ１４−２（例示：ｐチャネル・トランジスタ）が接続され、磁気抵抗素子１３−２２の上部端子に接地が接続されている。【００８５】
クロックト・インバータＣＩ２７は、リコール・イネーブル信号ｐ３、／ｐ３と磁気抵抗素子１３−１２、１３−２２間のノードｎ０−２の電圧Ｖｓ＿ｓに相当する出力ＱＲｓとを供給される。そして、それらに基づいて、信号をノードｎ２４へ出力する。【００８６】
信号変換部１６ａは、クロック信号ＣＬＫを、クロック信号ＣＬＫを反転したクロック信号／ｐ１と、クロック信号／ｐ１を反転したクロック信号ｐ１とに変換して出力する。加えて、信号変換部１６ａは、ストア・イネーブル信号／ＷＥを、クロック信号ＣＬＫに同期したストア・イネーブル信号／ＷＥの反転信号ｐ２と、クロック信号ＣＬＫに同期したストア・イネーブル信号／ＷＥの反転信号ｐ２を反転した信号／ｐ２とに変換して出力する。信号変換部１７は、第１の実施の形態と同様である。【００８７】
ここで、信号変換部１６ａ、信号変換部１７、及びクロックト・インバータＣＩ２４は、マスター・ラッチ回路１１−１ａに含まれていても良い。クロックト・インバータＣＩ２７は、スレーブ・ラッチ回路１１−２ａに含まれていても良い。【００８８】
次に、図１３及び図１４を参照して、図１３の不揮発性ラッチ回路１ｃの通常動作（ストア動作を含む）について説明する。ここで、図１４は、本実施の形態に係る不揮発性ラッチ回路の通常動作を示すタイミングチャートである。ただし、（ａ）は入力データＤｉｎ、（ｂ）はクロック信号ＣＬＫ、（ｃ）はストア・イネーブル信号／ＷＥ、（ｄ）はマスター・ラッチ回路１１−１ａのノードｎ２２、（ｅ）はスレーブ・ラッチ回路１１−２ａの出力データＱｏｕｔ、（ｆ）はマスター・ラッチ回路１１−１ａ側での磁化反転電流Ｉｗｍ、（ｇ）はスレーブ・ラッチ回路１１−２ａ側での磁化反転電流Ｉｗｓをそれぞれ示す。【００８９】
通常動作（例示：図１４のｔ４１〜ｔ４４）では、ストア・イネーブル信号／ＷＥが非活性状態（ハイレベル）であり、リコール・イネーブル信号／ＲＥ（図示されず）も非活性状態（ハイレベル）である。この時、クロックト・インバータＣＩ２２、ＣＩ２５がオン状態、クロックト・インバータＣＩ１２４、ＣＩ２７がオフ状態、ｎチャネル・トランジスタＭ１、Ｍ２、Ｍ４、Ｍ５及びスイッチ１４−１、１４−２としてのｐチャネル・トランジスタＭ３、Ｍ６が全てオフ状態、で動作する。すなわち、一般的な遅延型フリップフロップの動作と同様であり、一般的な遅延型フリップフロップとほぼ同じ動作速度を実現できる。 【００９０】
ストア動作（例示：図１４のｔ４４〜ｔ４８）では、ストア・イネーブル信号／ＷＥが活性状態（ローレベル）になると、ストア動作が開始される。本実施の形態では、ストア動作時にクロック信号ＣＬＫがハイレベルの時間では、マスター・ラッチ回路１１−１ａの保持データが磁気抵抗素子１３−２１（Ｊｔｍ）、１３−１１（Ｊｎｍ）に記憶され、クロック信号ＣＬＫがローレベルの時間では、スレーブ・ラッチ回路１１−２ａの保持データが磁気抵抗素子１３−２２（Ｊｔｓ）、１３−１２（Ｊｎｓ）に記憶される。具体的には、以下のようになる。【００９１】
マスター・ラッチ回路１１−１ａ側では、クロック信号ＣＬＫがハイレベルの時間に、ストア・イネーブル信号ｐ２がハイレベルになり、ｎチャネル・トランジスタＭ１、Ｍ２がオン状態となる。それにより、マスター・ラッチ回路１１−１ａにおいて、マスター・ラッチ回路１１−１ａの保持データに対応するノードｎ２１、ｎ２２の状態に依存した相補の電圧が端子ＮＷｍ、／ＮＷｍに印加され、二つの磁気抵抗素子１３−２１（Ｊｔｍ）、１３−１１（Ｊｎｍ）に、磁化反転電流Ｉｗｍが流れる。【００９２】
例えば、図１４の時刻ｔ４４〜ｔ４５、及び時刻ｔ４６〜ｔ４７の場合、マスター・ラッチ回路１１−１ａの保持データ（ノードｎ２２）が“１”、すなわち、ノードｎ２１がローレベル、ノードｎ２２がハイレベルである。したがって、電流供給部１２−１は、端子ＮＷｍにハイレベル、端子／ＮＷｍにローレベルを与え、端子ＮＷｍから端子／ＮＷｍに向かって磁化反転電流Ｉｗｍを供給する。この時、磁気抵抗素子１３−２１（Ｊｔｍ）に“１”、磁気抵抗素子１３−１１（Ｊｎｍ）に“０”が書き込まれる。【００９３】
同様に、例えば、図１４の時刻ｔ４５〜ｔ４６、及び時刻ｔ４７〜ｔ４８の場合、マスター・ラッチ回路１１−１ａの保持データ（ノードｎ２２）が“０”、すなわち、ノードｎ２１がハイレベル、ノードｎ２２がローレベルである。したがって、電流供給部１２−２は、端子ＮＷｍにローレベル、端子／ＮＷｍにハイレベルを与え、端子／ＮＷｍから端子ＮＷｍに向かって磁化反転電流Ｉｗｍを供給する。この時、磁気抵抗素子１３−２１（Ｊｔｍ）に“０”、磁気抵抗素子１３−１１（Ｊｎｍ）に“１”が書き込まれる。【００９４】
スレーブ・ラッチ回路１１−２ａ側では、クロック信号ＣＬＫがローレベルの時間に、ストア・イネーブル信号／ｐ２がハイレベルになり、ｎチャネル・トランジスタＭ４、Ｍ５がオン状態となる。それにより、スレーブ・ラッチ回路１１−２ａにおいて、スレーブ・ラッチ回路１１−２ａの保持データ（出力データＱｏｕｔ）に対応するノードｎ２３、ｎ２４の状態に依存した相補の電圧が端子ＮＷｓ、／ＮＷｓに印加され、二つの磁気抵抗素子１３−２２（Ｊｔｓ）、１３−１２（Ｊｎｓ）に、磁化反転電流Ｉｗｓが流れる。【００９５】
例えば、図１４の時刻ｔ４４〜ｔ４５、及び時刻ｔ４６〜ｔ４７の場合、スレーブ・ラッチ回路１１−２ａの保持データ（ノードｎ２４）が“０”（出力データＱｏｕｔ＝“１”）、すなわち、ノードｎ２３がハイレベル、ノードｎ２４がローレベルである。したがって、電流供給部１２−２は、端子ＮＷｓにハイレベル、端子／ＮＷｓにローレベルを与え、端子ＮＷｓから端子／ＮＷｓに向かって磁化反転電流Ｉｗｓを供給する。この時、磁気抵抗素子１３−２２（Ｊｔｓ）に“１”、磁気抵抗素子１３−１２（Ｊｎｓ）に“０”が書き込まれる。【００９６】
同様に、例えば、図１４の時刻ｔ４５〜ｔ４６、及び時刻ｔ４７〜ｔ４８の場合、スレーブ・ラッチ回路１１−２ａの保持データ（ノードｎ２４）が“１”（出力データＱｏｕｔ＝“０”）、すなわち、ノードｎ２３がローレベル、ノードｎ２４がハイレベルである。したがって、電流供給部１２−２は、端子ＮＷｓにローレベル、端子／ＮＷｓにハイレベルを与え、端子／ＮＷｓから端子ＮＷｓに向かって磁化反転電流Ｉｗｓを供給する。この時、磁気抵抗素子１３−２２（Ｊｔｓ）に“０”、磁気抵抗素子１３−１２（Ｊｎｓ）に“１”が書き込まれる。【００９７】
本実施の形態においては、マスター・ラッチ回路１１−１ａの保持データとスレーブ・ラッチ回路１１−２ａの保持データとがクロック信号ＣＬＫの位相に同期して交互に磁気抵抗素子へ転送することができる。そのため、いかなるタイミングで電源供給が瞬停しても、少なくとも一方の保持データを、正常な状態で磁気抵抗素子に格納することができるメリットがある。例えば、クロック信号ＣＬＫがハイレベル時に電源が瞬停した場合、マスター・ラッチ回路１１−１ａ側の磁気抵抗素子１３−２１、１３−１１は書き込み途中であるのに対し、スレーブ・ラッチ回路１１−２ａ側の磁気抵抗素子１３−２２、１３−１２は既に書き込みが終了している。つまり、スレーブ・ラッチ回路１１−２ａ側の磁気抵抗素子１３−２２、１３−１２には正常な書き込みが成されている。そのため、次回の電源投入時にはスレーブ・ラッチ回路１１−２ａ側の磁気抵抗素子１３−２２、１３−１２の記憶データを呼び出せば正常な状態を復元することが可能である。同様に、クロック信号ＣＬＫがローレベル時に電源が瞬停した場合、スレーブ・ラッチ回路１１−２ａ側の磁気抵抗素子１３−２２、１３−１２は書き込み途中であるのに対し、マスター・ラッチ回路１１−１ａ側の磁気抵抗素子１３−２１、１３−１１は既に書き込みが終了している。つまり、マスター・ラッチ回路１１−１ａ側の磁気抵抗素子１３−２１、１３−１１には正常に書き込みが成されている。そのため、次回の電源投入時にはマスター・ラッチ回路１１−１ａ側の磁気抵抗素子１３−２１、１３−１１の記憶データを呼び出せば正常な状態を復元することが可能である。第２の実施の形態においては、スレーブ・ラッチ回路側（あるいは、マスター・ラッチ回路側）にのみ不揮発性ラッチ回路の構成となっている。そのため、磁気抵抗素子への書き込みが実行されている途中で電源が瞬停されると、正常な状態を呼び出すことができない可能性がある。しかし、本実施の形態では、電源瞬停のタイミングに依存することなく正常な状態を呼び出すことが保証される。【００９８】
次に、図１３及び図１５Ａ及び図１５Ｂを参照して、図１３の不揮発性ラッチ回路１ｃのリコール動作について説明する。ここで、図１５Ａは、本実施の形態に係る不揮発性ラッチ回路のスレーブ・ラッチ回路側におけるリコール動作を示すタイミングチャートである。（ａ）はクロック信号ＣＬＫ、（ｂ）はリコール・イネーブル信号／ＲＥ、（ｃ）は磁気抵抗素子１３−２２、１３−１２間のノードｎ０−２の電圧Ｖｓｓ（出力ＱＲｓ）、（ｄ）はＱｏｕｔに出力されるスレーブ側のリコールデータをそれぞれ示す。また、図１５Ｂは、本実施の形態に係る不揮発性ラッチ回路のマスター・ラッチ回路側におけるリコール動作を示すタイミングチャートである。（ａ）はクロック信号ＣＬＫ、（ｂ）はリコール・イネーブル信号／ＲＥ、（ｃ）は磁気抵抗素子１３−２１、１３−１１間のノードｎ０−１の電圧Ｖｓｍ（出力ＱＲｍ）、（ｄ）はＱｏｕｔに出力されるマスター側のリコールデータをそれぞれ示す。本実施の形態では、スレーブ・ラッチ回路側でのスレーブ・データのリコール動作とマスター・ラッチ回路側でのマスター・データのリコール動作とでは方法が異なっている。 【００９９】
図１５Ａに示すように、スレーブ・データのリコール動作では、クロック信号ＣＬＫをローレベル、ストア・イネーブル信号／ＷＥ（図示されず）を非活性状態（ハイレベル）にした状態で、リコール・イネーブル信号／ＲＥを活性化（ローレベル）させる（時刻ｔ５１）。この時、クロックト・インバータＣＩ２１、ＣＩ２４、ＣＩ２６、ＣＩ２７がオン状態であり、クロックト・インバータＣＩ２２、ＣＩ２３、ＣＩ２５と伝送ゲートＴＧがオフ状態である。また、スイッチ１４−１、１４−２としてのｐチャネル・トランジスタＭ３、Ｍ６がオン状態となって、マスター・ラッチ回路１１−１ａ側の磁気抵抗素子１３−２１、１３−１１（Ｊｔｍ、Ｊｎｍ）と、スレーブ・ラッチ回路１１−２ａ側の磁気抵抗素子１３−２２、１３−１２（Ｊｔｓ、Ｊｎｓ）の両方の電流パスにトンネル電流ＩＴ１、ＩＴ２が流れる。ノードｎ０−１には、磁気抵抗素子１３−２１、１３−１１（Ｊｔｍ、Ｊｎｍ）に記憶されているマスター・データに応じた電圧Ｖｓ＿ｍ（出力ＱＲｍ）が出力され、ノードｎ２２に伝送される。ノードｎ０−２には、磁気抵抗素子１３−２２、１３−１２（Ｊｔｓ、Ｊｎｓ）に記憶されているスレーブ・データに応じた電圧Ｖｓ＿ｓ（出力ＱＲｓ）が出力され、ノードｎ４を介して遅延型フリップフロップの出力データ（Ｑｏｕｔ）として伝送される（時刻ｔ５２）。次に、リコール・イネーブル信号／ＲＥが非活性状態（ハイレベル）になると、クロックト・インバータＣＩ２２とＣＩ２５がオン状態、クロックト・インバータＣＩ２４、ＣＩ２７がオフ状態となる（時刻ｔ５３）。ノードｎ２２に伝送されたマスター・データは破棄され、データ入力Ｄｉｎに対応するデータに更新される。一方、オン状態のＣＩ２５とＣＩ２６によりノードｎ２４に伝送されたスレーブ・データがラッチされる。このように、磁気抵抗素子１３−２２、１３−１２（Ｊｔｓ、Ｊｎｓ）に記憶されていたスレーブ・データを呼び出すことができる。 【０１００】
図１５Ｂに示すように、マスター・データのリコール動作では、クロック信号ＣＬＫをハイレベル、ストア・イネーブル信号／ＷＥ（図示されず）を非活性状態（ハイレベル）にした状態で、リコール・イネーブル信号／ＲＥを活性化（ローレベル）させる（時刻ｔ６１）。この時、クロックト・インバータＣＩ２３、ＣＩ２４、ＣＩ２７と伝送ゲートＴＧがオン状態であり、クロックト・インバータＣＩ１、ＣＩ２、ＣＩ２５、ＣＩ２６がオフ状態である。また、スイッチ１４−１、１４−２としてのｐチャネル・トランジスタＭ３とＭ６がオン状態となって、マスター・ラッチ回路１１−１ａ側の磁気抵抗素子１３−２１、１３−１１（Ｊｔｍ、Ｊｎｍ）と、スレーブ・ラッチ回路１１−２ａ側の磁気抵抗素子１３−２２、１３−１２（Ｊｔｓ、Ｊｎｓ）の両方の電流パスにトンネル電流ＩＴ１、ＩＴ２が流れる。ノードｎ０−１には、磁気抵抗素子１３−２１、１３−１１（Ｊｔｍ、Ｊｎｍ）に記憶されているマスター・データに応じた電圧Ｖｓ＿ｍ（出力ＱＲｍ）が出力され、伝送ゲートＴＧを介してノードｎ２３に伝送される（時刻ｔ６２）。ノードｎ０−２には、磁気抵抗素子１３−２２、１３−１２（Ｊｔｓ、Ｊｎｓ）に記憶されているスレーブ・データに応じた電圧Ｖｓ＿ｓ（出力ＱＲｓ）が出力され、ノードｎ２４に伝送され、遅延型フリップフロップの出力（Ｑｏｕｔ）に一時的に伝送される。次に、リコール・イネーブル信号／ＲＥが非活性状態（ハイレベル）になると、クロックト・インバータＣＩ２、ＣＩ５がオン状態、クロックト・インバータＣＩ４、ＣＩ７がオフ状態となる（時刻ｔ６３）。ここでノードｎ２３に伝送されていたマスター・データがノードｎ２４に伝送され、スレーブ・データは破棄される。すなわち、遅延型フリップフロップの出力データ（Ｑｏｕｔ）としてマスター・データが出力される。さらに、クロック信号ＣＬＫをローレベルにすると、クロックト・インバータＣＩ６がオン状態となり、呼び出されたマスター・データはスレーブ・ラッチに保持される（時刻６４）。このように、磁気抵抗素子１３−２１、１３−１１（Ｊｔｍ、Ｊｎｍ）に記憶されていたマスター・データを呼び出すことができる。【０１０１】
本実施の形態においては、クロックの位相を検出し、その位相情報を磁気抵抗素子等の不揮発性記憶素子に記録する回路と併用することで、マスター・データとスレーブ・データのどちらを呼び出すべきかを判別することができる。例えば、図８Ａ〜図８Ｃに例示した電流供給部の端子ＤＷに直接クロック信号を接続し、常時磁気抵抗素子に書き込み動作を行うことで、電源瞬停時のクロックの位相を取り出すことが可能となる。 【０１０２】
本発明の実施の形態に係る不揮発性ラッチ回路では、電源線と接地線との間に二つの磁気抵抗素子が直列に接続され、且つ、磁気抵抗素子の接続端子がラッチ回路に接続されている。また、磁化反転電流が流れる導電層が磁性層と電気的に接続され、また、その導電層が磁気抵抗素子に組み込まれている。これに対し、特表２００２−５１１６３１号公報（対応欧州出願ＥＰ１，０７２，０４０Ａ１）、特開２００３−１５７６７１号公報、特開２００４−２０６８３５号公報（対応米国出願ＵＳ２００４１２５６６０Ａ１）に開示された磁気抵抗素子（ＭＴＪ素子）を用いた不揮発性ラッチ回路によると、二つの磁気抵抗素子（ＭＴＪ素子）が並列に接続され、各々の磁気抵抗素子（ＭＴＪ素子）の片側端子がラッチ回路に接続されている。また、特表２００２−５１１６３１号公報（対応欧州出願ＥＰ１，０７２，０４０Ａ１）の図２、図７、及び、特開２００３−１５７６７１号公報の図１、図２を参照すると、磁化反転電流が流れる配線層は、磁気抵抗素子（ＭＴＪ素子）と物理的にも電気的にも分離されている。従って、これら特許文献の記載のいかなる不揮発性ラッチ回路とも同一性、容易類推性を有していないことが明らかである。【０１０３】
以上説明したように、本発明の不揮発性ラッチ回路によれば、磁気抵抗素子（ＭＴＪ素子）の信号変化量がさほど高くなくても、高い信頼性でリコール動作が可能となる。また、不揮発化に伴う論理回路の面積オーバヘッドを最小限にでき、且つ、高速動作が可能であり、さらに、プリミティブセルの電源を単一にできるため、自動レイアウトツールによるが可能となる。また、非動作回路の電源を遮断しても、電源遮断直前の状態を高速に復帰させることができる。本発明の不揮発性ラッチ回路は、大規模集積回路（ＬＳＩ）に含まれる多数の論理回路内に、ラッチ回路として用いることが可能である。そして、高性能、且つ、低電力なＬＳＩを実現することが可能となる。【０１０４】
本発明により、磁気抵抗素子を利用した不揮発性ラッチ回路及びそれを用いた論理回路において、電源供給の停止・遮断後もラッチ回路やフリップフロップ回路の状態を効率的かつ高い信頼性で保持することが可能となる。【０１０５】
上記各実施の形態において用いられる各構成や各動作、各技術は、技術的に矛盾の発生しない限り、他の実施の形態に適用することが可能である。【０１０６】
以上、実施の形態を参照して本発明を説明したが、本発明は上記実施の形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をすることができる。【０１０７】
また、本発明はいくつかの実施の形態と併せて上述されたが、これらの実施の形態は本発明を説明するために単に提供されたものであることは当業者にとって明らかであり、意義を限定するように添付の請求項を解釈するために用いてはならない。【０１０８】
この出願は、２００７年１２月１４日に出願された特許出願番号２００７−３２４０４６号の日本特許出願に基づいており、その出願による優先権の利益を主張し、その出願の開示は、引用することにより、そっくりそのままここに組み込まれている。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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