(57)【特許請求の範囲】
【請求項１】
ゲートが第二ディプレッション型ＮＭＯＳトランジスタのゲートと第一端子とに接続され、ドレインが電源端子に接続される第一ディプレッション型ＮＭＯＳトランジスタと、
ソースが第二端子に接続され、ドレインが電源端子に接続される前記第二ディプレッション型ＮＭＯＳトランジスタと、
ドレインが前記第一端子に接続され、ソースが接地端子に接続される第一ＮＭＯＳトランジスタと、
ゲートがドレインと前記第一ＮＭＯＳトランジスタのゲートと前記第二端子とに接続され、ソースが基準電圧出力端子に接続され、前記第一ＮＭＯＳトランジスタの閾値電圧よりも低い閾値電圧を有する第二ＮＭＯＳトランジスタと、
第三ディプレッション型ＮＭＯＳトランジスタを有し、前記基準電圧出力端子と接地端子との間に基準電圧を発生する電圧発生回路と、
を備えることを特徴とする基準電圧回路。
【請求項２】
前記第一ディプレッション型ＮＭＯＳトランジスタのゲートとソースとは接続され、
前記電圧発生回路は、
ゲート及びソースが接地端子に接続され、ドレインが前記基準電圧出力端子に接続される前記第三ディプレッション型ＮＭＯＳトランジスタ、
を有することを特徴とする請求項１記載の基準電圧回路。
【請求項３】
前記第一ディプレッション型ＮＭＯＳトランジスタのゲートとソースとは接続され、
前記電圧発生回路は、
ソースが接地端子に接続され、ドレインが前記基準電圧出力端子に接続される第三エンハンスメント型ＮＭＯＳトランジスタと、
ゲートがドレインと前記第三エンハンスメント型ＮＭＯＳトランジスタのゲートとに接続され、ソースが接地端子に接続される第四エンハンスメント型ＮＭＯＳトランジスタと、
ゲートがソースと前記第四エンハンスメント型ＮＭＯＳトランジスタのドレインとに接続され、ドレインが電源端子に接続される前記第三ディプレッション型ＮＭＯＳトランジスタと、
を有することを特徴とする請求項１記載の基準電圧回路。
【請求項４】
前記第一ディプレッション型ＮＭＯＳトランジスタのゲートとソースとは接続され、
前記電圧発生回路は、
ソースが接地端子に接続され、ドレインが前記基準電圧出力端子に接続される第三エンハンスメント型ＮＭＯＳトランジスタと、
ゲートがドレインと前記第三エンハンスメント型ＮＭＯＳトランジスタのゲートとに接続され、ソースが接地端子に接続される第四エンハンスメント型ＮＭＯＳトランジスタと、
ゲートが前記第一ディプレッション型ＮＭＯＳトランジスタのゲートに接続され、ソースが前記第四エンハンスメント型ＮＭＯＳトランジスタのドレインに接続され、ドレインが電源端子に接続される前記第三ディプレッション型ＮＭＯＳトランジスタと、
を有することを特徴とする請求項１記載の基準電圧回路。
【請求項５】
前記電圧発生回路は、
ソースが接地端子に接続され、ドレインが前記基準電圧出力端子に接続される第三エンハンスメント型ＮＭＯＳトランジスタと、
ゲートがドレインと前記第三エンハンスメント型ＮＭＯＳトランジスタのゲートとに接続され、ソースが接地端子に接続される第四エンハンスメント型ＮＭＯＳトランジスタと、
ゲートがソースと前記第一ディプレッション型ＮＭＯＳトランジスタのゲートと前記第四エンハンスメント型ＮＭＯＳトランジスタのドレインとに接続され、ドレインが電源端子に接続される前記第三ディプレッション型ＮＭＯＳトランジスタと、
を有することを特徴とする請求項１記載の基準電圧回路。
【請求項６】
ソースが電源端子に接続され、ドレインが第一端子に接続される第一エンハンスメント型ＰＭＯＳトランジスタと、
ゲートがドレインと前記第一エンハンスメント型ＰＭＯＳトランジスタのゲートと第二端子とに接続され、ソースが電源端子に接続される第二エンハンスメント型ＰＭＯＳトランジスタと、
ゲートがドレインと第二ＮＭＯＳトランジスタのゲートと前記第一端子とに接続され、ソースが接地端子に接続される第一ＮＭＯＳトランジスタと、
ドレインが前記第二端子に接続され、ソースが基準電圧出力端子に接続され、前記第一ＮＭＯＳトランジスタの閾値電圧よりも低い閾値電圧を有する前記第二ＮＭＯＳトランジスタと、
第三ディプレッション型ＮＭＯＳトランジスタを有し、前記基準電圧出力端子と接地端子との間に基準電圧を発生する電圧発生回路と、
を備えることを特徴とする基準電圧回路。
【請求項７】
前記電圧発生回路は、
ゲート及びソースが接地端子に接続され、ドレインが前記基準電圧出力端子に接続される前記第三ディプレッション型ＮＭＯＳトランジスタ、
を有することを特徴とする請求項６記載の基準電圧回路。
【請求項８】
前記電圧発生回路は、
ソースが接地端子に接続され、ドレインが前記基準電圧出力端子に接続される第三エンハンスメント型ＮＭＯＳトランジスタと、
ゲートがドレインと前記第三エンハンスメント型ＮＭＯＳトランジスタのゲートとに接続され、ソースが接地端子に接続される第四エンハンスメント型ＮＭＯＳトランジスタと、
ゲートがソースと前記第四エンハンスメント型ＮＭＯＳトランジスタのドレインとに接続され、ドレインが電源端子に接続される前記第三ディプレッション型ＮＭＯＳトランジスタと、
を有することを特徴とする請求項６記載の基準電圧回路。
【請求項９】
ゲートがソースと第二ディプレッション型ＮＭＯＳトランジスタのゲートと第一端子とに接続され、ドレインが電源端子に接続される第一ディプレッション型ＮＭＯＳトランジスタと、
ソースが第二端子に接続され、ドレインが電源端子に接続される前記第二ディプレッション型ＮＭＯＳトランジスタと、
ドレインが前記第一端子に接続され、ソースが接地端子に接続される第一ＮＭＯＳトランジスタと、
ゲートがドレインと前記第一ＮＭＯＳトランジスタのゲートと前記第二端子とに接続され、ソースが基準電圧出力端子に接続され、前記第一ＮＭＯＳトランジスタの閾値電圧よりも低い閾値電圧を有する第二ＮＭＯＳトランジスタと、
第五エンハンスメント型ＮＭＯＳトランジスタを有し、前記基準電圧出力端子と接地端子との間に基準電圧を発生する電圧発生回路と、
を備えることを特徴とする基準電圧回路。
【請求項１０】
前記第五エンハンスメント型ＮＭＯＳトランジスタは、ゲートが前記第二エンハンスメント型ＮＭＯＳトランジスタのゲートに接続され、ソースが接地端子に接続され、ドレインが前記基準電圧出力端子に接続される、
ことを特徴とする請求項９記載の基準電圧回路。
【請求項１１】
ゲートが前記第五エンハンスメント型ＮＭＯＳトランジスタのゲートに接続され、ソースが接地端子に接続され、ドレインが前記第一ＮＭＯＳトランジスタのソースに接続される第六エンハンスメント型ＮＭＯＳトランジスタ、
をさらに有することを特徴とする請求項１０記載の基準電圧回路。
【請求項１２】
前記第五エンハンスメント型ＮＭＯＳトランジスタは、ゲート及びドレインが前記基準電圧出力端子に接続され、ソースが接地端子に接続される、
ことを特徴とする請求項９記載の基準電圧回路。
【請求項１３】
前記第一ＮＭＯＳトランジスタは、エンハンスメント型であり、
前記第二ＮＭＯＳトランジスタは、エンハンスメント型である、
ことを特徴とする請求項１から１２のいずれか１つに記載の基準電圧回路。
【請求項１４】
前記第一ＮＭＯＳトランジスタは、エンハンスメント型であり、
前記第二ＮＭＯＳトランジスタは、ディプレッション型である、
ことを特徴とする請求項１から１２のいずれか１つに記載の基準電圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エンハンスメント型ＮＭＯＳトランジスタ（Ｅ型ＮＭＯＳトランジスタ）及びディプレッション型ＮＭＯＳトランジスタ（Ｄ型ＮＭＯＳトランジスタ）を用いた基準電圧回路に関する。
【背景技術】
【０００２】
近年、例えば、リチウム電池保護用ＩＣ（Integrated Circuit）において、リチウム電池は、リチウム電池の使用可能な温度範囲で、つまり、電安法によって定められるリチウム電池の過充電検出電圧までの範囲で充電されることが求められる。ここで、前述の過充電検出電圧の温度特性が悪いと、温度変化により、前述の過充電検出電圧が低くなってしまうと、リチウム電池が完全に充電されなくなってしまい、リチウム電池を使用する電子機器の使用時間が短くなってしまう。また、前述の過充電検出電圧が高くなってしまうと、リチウム電池の電池電圧が過充電検出電圧を越えてしまい、発火事故の可能性が高くなってしまう。よって、前述の過充電検出電圧の温度特性の良いＩＣが望まれている。つまり、この過充電検出電圧はＩＣ内部の基準電圧回路から出力される基準電圧であり、この基準電圧の温度特性の良いＩＣが望まれている。
【０００３】
また、他の用途のＩＣにおいても、基準電圧の温度特性が悪いと、温度変化により、誤動作などの不具合が発生してしまう可能性がある。よって、やはり、基準電圧の温度特性の良いＩＣが望まれている。
【０００４】
そこで、従来の基準電圧回路について説明する。図８は、従来の基準電圧回路を示す図である。図９は、従来の温度に対する基準電圧を示す図である。
【０００５】
Ｄ型ＮＭＯＳトランジスタ９１のゲート・ソース間電圧をＶＧＤ、閾値電圧をＶＴＤ、Ｋ値（ドライブ能力）をＫＤとすると、ドレイン電流ＩＤは以下の式１で表される。
ＩＤ＝ＫＤ・（ＶＧＤ−ＶＴＤ）2      （１）
Ｄ型ＮＭＯＳトランジスタ９１のゲートとソースとは接続しているので、ＶＧＤ＝０であり、以下の式２が成立する。
ＩＤ＝ＫＤ・（０−ＶＴＤ）2＝ＫＤ・（｜ＶＴＤ｜）2      （２）
また、Ｅ型ＮＭＯＳトランジスタ９２のゲート・ソース間電圧をＶＧＥ、閾値電圧をＶＴＥ、Ｋ値をＫＥとすると、ドレイン電流ＩＥは以下の式３で表される。
ＩＥ＝ＫＥ・（ＶＧＥ−ＶＴＥ）2      （３）
ここで、Ｄ型ＮＭＯＳトランジスタ９１及びＥ型ＮＭＯＳトランジスタ９２に同じドレイン電流が流れるので、ＩＤ＝ＩＥが成立し、以下の式４が成立する。また、式４から、以下の式５が成立する。
ＩＤ＝ＩＥ＝ＫＤ・（｜ＶＴＤ｜）2＝ＫＥ・（ＶＧＥ−ＶＴＥ）2      （４）
ＶＧＥ＝ＶＴＥ＋（ＫＤ／ＫＥ）1/2・｜ＶＴＤ｜      （５）
Ｅ型ＮＭＯＳトランジスタ９２は飽和結線し、ゲート電圧とドレイン電圧とは等しい。このドレイン電圧は基準電圧Ｖｒｅｆになっている。よって、基準電圧Ｖｒｅｆは以下の式６で表される。
ＶＧＥ＝Ｖｒｅｆ＝ＶＴＥ＋（ＫＤ／ＫＥ）1/2・｜ＶＴＤ｜      （６）
ここで、（ＫＤ／ＫＥ）1/2＝αとし、以下の式７が成立することによって基準電圧Ｖｒｅｆの温度特性が良くなるように、つまり、温度に対する基準電圧Ｖｒｅｆの傾きの変化が抑えられるように、Ｄ型ＮＭＯＳトランジスタ９１及びＥ型ＮＭＯＳトランジスタ９２のＫ値が適宜回路設計される。
【０００６】
【数７】
0005506594.tif 000002
【０００７】
しかし、基準電圧Ｖｒｅｆは、図９の実線２０１のように、温度に対してほぼ二次関数的に湾曲する。つまり、以下の式（８）は０にならない。
【０００８】
【数８】
0005506594.tif 000003
【０００９】
また、基準電圧回路を有するＩＣが量産されると、様々な要因によって閾値電圧がばらついてしまう。ここで、Ｅ型ＮＭＯＳトランジスタ９２よりもＤ型ＮＭＯＳトランジスタ９１の方が大きい閾値電圧のばらつきを持つことが知られている。すなわち、式７の右辺の第1項と第２項がばらついてしまい、式（７)が成立しなくなる。従って、図９の点線２０２及び破線２０３のように、温度に対して変化してしまう（例えば、特許文献１参照）。
【００１０】
上記の対策とし、基準電圧Ｖｒｅｆの温度特性が良くなるように、基準電圧回路によって出力された基準電圧Ｖｒｅｆに対する温度補正回路を追加する技術が提案されている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平０８−３３５１２２号公報（図２）
【特許文献２】特開平１１−１３４０５１号公報（図１）
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかし、特許文献２によって開示された技術では、基準電圧Ｖｒｅｆの温度特性は良くなるが、基準電圧回路によって出力された基準電圧Ｖｒｅｆに対する温度補正回路が基準電圧回路と別に追加されるので、その分、回路規模が大きくなってしまう。
【００１３】
本発明は、上記課題に鑑みてなされ、基準電圧の温度特性の良い、かつ、回路規模の小さい基準電圧回路を提供する。
【課題を解決するための手段】
【００１４】
本発明は、上記課題を解決するため、ゲートが第二ディプレッション型ＮＭＯＳトランジスタのゲートと第一端子とに接続され、ドレインが電源端子に接続される第一ディプレッション型ＮＭＯＳトランジスタと、ソースが第二端子に接続され、ドレインが電源端子に接続される前記第二ディプレッション型ＮＭＯＳトランジスタと、ドレインが前記第一端子に接続され、ソースが接地端子に接続される第一ＮＭＯＳトランジスタと、ゲートがドレインと前記第一ＮＭＯＳトランジスタのゲートと前記第二端子とに接続され、ソースが基準電圧出力端子に接続され、前記第一ＮＭＯＳトランジスタの閾値電圧よりも低い閾値電圧を有する第二ＮＭＯＳトランジスタと、第三ディプレッション型ＮＭＯＳトランジスタを有し、前記基準電圧出力端子と接地端子との間に基準電圧を発生する電圧発生回路と、を備えることを特徴とする基準電圧回路を提供する。
【発明の効果】
【００１５】
本発明の基準電圧回路は、基準電圧回路と別の温度補正回路等を利用せずに、２個のエンハンスメント型ＮＭＯＳトランジスタの閾値電圧の差分電圧とディプレッション型ＮＭＯＳトランジスタの閾値電圧との加算によって基準電圧を生成することにより、基準電圧の温度特性の悪化要因であるディプレッション型ＮＭＯＳトランジスタによる基準電圧への影響を小さくし、温度に対する基準電圧の傾きの変化及び湾曲を抑えることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第一実施形態の基準電圧回路を示す回路図である。
【図２】本発明の第一実施形態の基準電圧回路の他の例を示す回路図である。
【図３】本発明の第一実施形態の基準電圧回路の他の例を示す回路図である。
【図４】本発明の第一実施形態の基準電圧回路の他の例を示す回路図である。
【図５】本発明の第一実施形態の基準電圧回路の他の例を示す回路図である。
【図６】本発明の第一実施形態の基準電圧回路の他の例を示す回路図である。
【図７】本発明の第二実施形態の基準電圧回路を示す回路図である。
【図８】従来の基準電圧回路を示す図である。
【図９】従来の温度に対する基準電圧を示す図である。
【図１０】本発明の第三実施形態の基準電圧回路を示す回路図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施形態を、図面を参照して説明する。
【００１８】
＜第一実施形態＞
まず、本発明の第一実施形態について説明する。図１は、本発明の第一実施形態の基準電圧回路を示す回路図である。
【００１９】
基準電圧回路は、ディプレッション型ＮＭＯＳトランジスタ（Ｄ型ＮＭＯＳトランジスタ）１１〜１３及びエンハンスメント型ＮＭＯＳトランジスタ（Ｅ型ＮＭＯＳトランジスタ）１４〜１５を備える。
【００２０】
Ｄ型ＮＭＯＳトランジスタ１１のゲートは、ソースとＤ型ＮＭＯＳトランジスタ１２のゲートとＥ型ＮＭＯＳトランジスタ１４のドレインとに接続し、ドレインは、電源端子に接続する。Ｄ型ＮＭＯＳトランジスタ１２のドレインは、電源端子に接続する。Ｅ型ＮＭＯＳトランジスタ１５のゲートは、ドレインとＥ型ＮＭＯＳトランジスタ１４のゲートとＤ型ＮＭＯＳトランジスタ１２のソースとに接続し、ソースは、基準電圧出力端子に接続する。Ｅ型ＮＭＯＳトランジスタ１４のソースは、接地端子に接続する。Ｄ型ＮＭＯＳトランジスタ１３のゲート及びソースは、接地端子に接続し、ドレインは、基準電圧出力端子に接続する。
【００２１】
Ｄ型ＮＭＯＳトランジスタ１１〜１３は負の閾値電圧を有し、Ｅ型ＮＭＯＳトランジスタ１４〜１５は正の閾値電圧を有する。また、Ｅ型ＮＭＯＳトランジスタ１５の閾値電圧はＥ型ＮＭＯＳトランジスタ１４の閾値電圧よりも低い。また、本実施形態では、Ｄ型ＮＭＯＳトランジスタ１１〜１３及びＥ型ＮＭＯＳトランジスタ１４〜１５はＮチャネル型のＮＭＯＳトランジスタである。
【００２２】
電流出力回路は、Ｄ型ＮＭＯＳトランジスタ１１〜１２から構成され、電源端子とＥ型ＮＭＯＳトランジスタ１４〜１５の各ドレインとの間に設けられ、Ｄ型ＮＭＯＳトランジスタ１１〜１２の各ソースから電流をそれぞれ出力する。電圧発生回路は、Ｄ型ＮＭＯＳトランジスタ１３から構成され、基準電圧出力端子と接地端子との間に設けられ、基準電圧出力端子に基準電圧を発生する。
【００２３】
次に、基準電圧回路の動作について説明する。
【００２４】
Ｄ型ＮＭＯＳトランジスタ１１のゲート・ソース間電圧をＶＧＤ１、閾値電圧をＶＴＤ１、Ｋ値（ドライブ能力）をＫＤ１とすると、ドレイン電流ＩＤ１は以下の式１Ａで表される。
ＩＤ１＝ＫＤ１・（ＶＧＤ１−ＶＴＤ１）2      （１Ａ）
Ｄ型ＮＭＯＳトランジスタ１１のゲートとソースとは接続しているので、ＶＧＤ１＝０であり、以下の式２Ａが成立する。
ＩＤ１＝ＫＤ１・（０−ＶＴＤ１）2＝ＫＤ１・（｜ＶＴＤ１｜）2      （２Ａ）
また、Ｅ型ＮＭＯＳトランジスタ１４のゲート・ソース間電圧をＶＧＥ１、閾値電圧をＶＴＥ１、Ｋ値をＫＥ１とすると、ドレイン電流ＩＥ１は以下の式（３Ａ）で表される。
ＩＥ１＝ＫＥ１・（ＶＧＥ１−ＶＴＥ１）2      （３Ａ）
ここで、Ｅ型ＮＭＯＳトランジスタ１５のゲート電圧及びドレイン電圧を電圧Ｖ１、ソース電圧を基準電圧Ｖｒｅｆとする。また、Ｄ型ＮＭＯＳトランジスタ１１及びＥ型ＮＭＯＳトランジスタ１４に同じドレイン電流が流れるので、ＩＤ１＝ＩＥ１が成立し、ＶＧＥ１＝Ｖ１であるので、以下の式９が成立する。また、式９から、以下の式１０が成立する。
ＩＤ１＝ＩＥ１＝ＫＤ１・（｜ＶＴＤ１｜）2＝ＫＥ１・（Ｖ１−ＶＴＥ１）2      （９）
Ｖ１＝ＶＴＥ１＋（ＫＤ１／ＫＥ１）1/2・｜ＶＴＤ１｜      （１０）
また、Ｄ型ＮＭＯＳトランジスタ１３のゲート・ソース間電圧をＶＧＤ２、閾値電圧をＶＴＤ２、Ｋ値をＫＤ２とし、Ｅ型ＮＭＯＳトランジスタ１５のゲート・ソース間電圧をＶＧＥ２、閾値電圧をＶＴＥ２、Ｋ値をＫＥ２とすると、Ｄ型ＮＭＯＳトランジスタ１２は電圧Ｖ１が一定になるよう動作し、Ｄ型ＮＭＯＳトランジスタ１３及びＥ型ＮＭＯＳトランジスタ１５に同じドレイン電流が流れるので、Ｄ型ＮＭＯＳトランジスタ１３のドレイン電流ＩＤ２とＥ型ＮＭＯＳトランジスタ１５のドレイン電流ＩＥ２とは等しくなり、以下の式１１が成立する。また、式１１から、以下の式１２が成立する。
ＩＤ２＝ＩＥ２＝ＫＤ２・（｜ＶＴＤ２｜）2＝ＫＥ２・（Ｖ１−Ｖｒｅｆ−ＶＴＥ２）2    （１１）
Ｖｒｅｆ＝Ｖ１−ＶＴＥ２−（ＫＤ２／ＫＥ２）1/2・｜ＶＴＤ２｜      （１２）
ここで、式１０と式１２より、以下の式１３が成立する。
Ｖｒｅｆ＝ＶＴＥ１−ＶＴＥ２＋（ＫＤ１／ＫＥ１）1/2・｜ＶＴＤ１｜−（ＫＤ２／ＫＥ２）1/2・｜ＶＴＤ２｜      （１３）
この時、ＫＤ１＝ＫＤ２であってかつＶＴＤ１＝ＶＴＤ２であるようにＤ型ＮＭＯＳトランジスタ１１及びＤ型ＮＭＯＳトランジスタ１３が設計されると、式１３より、以下の式１４が成立する。
Ｖｒｅｆ＝ＶＴＥ１−ＶＴＥ２＋｛（ＫＤ１／ＫＥ１）1/2−（ＫＤ１／ＫＥ２）1/2｝・｜ＶＴＤ１｜・・・・・（１４）
ここで、（ＫＤ１／ＫＥ１）1/2−（ＫＤ１／ＫＥ２）1/2＝βとし、以下の式１５が成立することによって基準電圧Ｖｒｅｆの温度特性が良くなるように、つまり、温度に対する基準電圧Ｖｒｅｆの傾きの変化が抑えられるように、Ｄ型ＮＭＯＳトランジスタ１１とＤ型ＮＭＯＳトランジスタ１３とＥ型ＮＭＯＳトランジスタ１４とＥ型ＮＭＯＳトランジスタ１５のＫ値が適宜回路設計される。ここで、一般的な半導体製造プロセスが使用される場合、１>>βである。
【００２５】
【数１５】
0005506594.tif 000004
【００２６】
この時、基準電圧Ｖｒｅｆは、従来と同様に、温度に対してほぼ二次関数的に湾曲する。この湾曲は以下の式１６で表される。
【００２７】
【数１６】
0005506594.tif 000005
【００２８】
式１６において、右辺の第１項と第２項の差の値は小さい。また、一般的な半導体製造プロセスが使用される場合１>>βであるので、右辺の第３項の値も小さい。従って、式１６の値も小さくなり、温度に対する基準電圧Ｖｒｅｆの湾曲が抑えられる。この時、βが小さいことにより、Ｄ型ＮＭＯＳトランジスタ１１及びＤ型ＮＭＯＳトランジスタ１３の閾値電圧である｜ＶＴＤ１｜がばらついても、｜ＶＴＤ１｜に小さい値のβが乗算されるので、基準電圧Ｖｒｅｆはばらつきにくくなっている。つまり、βが小さいことにより、基準電圧ＶｒｅｆへのＤ型ＮＭＯＳトランジスタ１１及びＤ型ＮＭＯＳトランジスタ１３による影響が小さくなっている。なお、Ｅ型ＮＭＯＳトランジスタ１４〜１５の閾値電圧ＶＴＥ１〜２は、同程度にばらつくので、（ＶＴＥ１−ＶＴＥ２）はほとんど変化しない。つまり、基準電圧ＶｒｅｆへのＥ型ＮＭＯＳトランジスタ１４〜１５による影響も小さくなっている。
【００２９】
基準電圧回路は、閾値電圧の異なる２個のＥ型ＮＭＯＳトランジスタ、及び、閾値電圧の異なるまたは閾値電圧の等しい２個のＤ型ＮＭＯＳトランジスタを用いる。または、基準電圧回路は、閾値電圧の異なる２個のＥ型ＮＭＯＳトランジスタ、及び、１個のＤ型ＮＭＯＳトランジスタを用いる。
【００３０】
この基準電圧回路は、基準電圧回路と別の温度補正回路等を利用せずに、２個のＥ型ＮＭＯＳトランジスタ１４〜１５の閾値電圧の差分電圧とＤ型ＮＭＯＳトランジスタの閾値電圧との加算によって基準電圧Ｖｒｅｆを生成することにより、基準電圧Ｖｒｅｆの温度特性の悪化要因であるＤ型ＮＭＯＳトランジスタによる基準電圧Ｖｒｅｆへの影響を小さくし、温度に対する基準電圧Ｖｒｅｆの傾きの変化及び湾曲を抑えることができる。
【００３１】
また、電源投入時において、Ｄ型ＮＭＯＳトランジスタ１１は、ゲートとソースとを接続されているので、電流を流す。よって、Ｄ型ＮＭＯＳトランジスタ１１とカレントミラー接続するＤ型ＮＭＯＳトランジスタ１２も、電流を流す。この電流は、基準電圧回路を起動する起動電流として機能し、電源端子からＥ型ＮＭＯＳトランジスタ１４〜１５のゲートに流れ込み、Ｅ型ＮＭＯＳトランジスタ１４〜１５のゲート容量をチャージする。このチャージにより、所望の電流が流れる動作点と電流が０アンペアになる動作点とにおいて、前者の動作点で基準電圧回路は安定動作する。つまり、電源投入時において、定電流回路は、起動回路を利用せずに、必ず起動することができる。
【００３２】
なお、図２に示すように、図１と比較して、Ｄ型ＮＭＯＳトランジスタ１３がＥ型ＮＭＯＳトランジスタ２６に変更されてＤ型ＮＭＯＳトランジスタ２３及びＥ型ＮＭＯＳトランジスタ２７が追加されても良い。この時、Ｄ型ＮＭＯＳトランジスタ２３のゲートは、ソースとＥ型ＮＭＯＳトランジスタ２７のゲート及びドレインとＥ型ＮＭＯＳトランジスタ２６のゲートとに接続し、ドレインは、電源端子に接続する。Ｅ型ＮＭＯＳトランジスタ２７のソースは、接地端子に接続する。Ｅ型ＮＭＯＳトランジスタ２６のソースは、接地端子に接続し、ドレインは、基準電圧出力端子に接続する。すると、図１の基準電圧回路と比較し、基準電圧Ｖｒｅｆが低くても、基準電圧出力端子と接地端子との間のトランジスタが飽和動作することができる。
【００３３】
また、図３に示すように、図２と比較して、Ｄ型ＮＭＯＳトランジスタ２３のゲートの接続先がＤ型ＮＭＯＳトランジスタ１１のゲートに変更されても良い。
【００３４】
また、図４に示すように、図２と比較して、Ｄ型ＮＭＯＳトランジスタ１１〜１２のゲートの接続先がＤ型ＮＭＯＳトランジスタ２３のゲートに変更されても良い。
【００３５】
また、図５に示すように、図１と比較して、Ｄ型ＮＭＯＳトランジスタ１３がＥ型ＮＭＯＳトランジスタ３５に変更されても良い。この時、Ｅ型ＮＭＯＳトランジスタ３５のゲートは、Ｅ型ＮＭＯＳトランジスタ１４〜１５のゲートに接続し、ソースは、接地端子に接続し、ドレインは、基準電圧出力端子に接続する。すると、図１の基準電圧回路と比較し、基準電圧Ｖｒｅｆが低くても、基準電圧出力端子と接地端子との間のトランジスタが飽和動作することができる。また、図２〜４の基準電圧回路と比較し、回路規模が小さいので、消費電流が少なくなる。
【００３６】
また、図６に示すように、図５と比較して、Ｅ型ＮＭＯＳトランジスタ３６が追加されても良い。この時、Ｅ型ＮＭＯＳトランジスタ３６のゲートは、Ｅ型ＮＭＯＳトランジスタ３５のゲートに接続し、ソースは、接地端子に接続し、ドレインは、Ｅ型ＮＭＯＳトランジスタ１４のソースに接続する。すると、図５の基準電圧回路と比較し、Ｅ型ＮＭＯＳトランジスタ１４のソース電圧が基準電圧Ｖｒｅｆ（Ｅ型ＮＭＯＳトランジスタ１５のソース電圧）に連動するので、基準電圧回路に流れる電流がより正確に制御されることができる。
【００３７】
また、Ｅ型ＮＭＯＳトランジスタ１５は、Ｄ型ＮＭＯＳトランジスタでも良い。すると、基準電圧Ｖｒｅｆが高くなりやすくなるので、基準電圧出力端子と接地端子との間のトランジスタが飽和動作しやすくなる。
【００３８】
＜第二実施形態＞
次に、本発明の第二実施形態の基準電圧回路ついて説明する。図７は、本発明の第二実施形態の基準電圧回路を示す回路図である。
【００３９】
図５と比較して、Ｅ型ＮＭＯＳトランジスタ３５のゲートの接続先が基準電圧出力端子に変更される。
【００４０】
次に、基準電圧回路の動作について説明する。
【００４１】
ここで、第一実施形態のように、式（１Ａ）・（２Ａ）・（３Ａ）・（９）・（１０）が成立する。
【００４２】
また、Ｅ型ＮＭＯＳトランジスタ３５のゲート・ソース間電圧をＶＧＥ３、閾値電圧をＶＴＥ３、Ｋ値をＫＥ３とし、Ｅ型ＮＭＯＳトランジスタ１５のゲート・ソース間電圧をＶＧＥ２、閾値電圧をＶＴＥ２、Ｋ値をＫＥ２とすると、Ｄ型ＮＭＯＳトランジスタ１２は電圧Ｖ１が一定になるよう動作し、Ｅ型ＮＭＯＳトランジスタ３５及びＥ型ＮＭＯＳトランジスタ１５に同じドレイン電流が流れるので、Ｅ型ＮＭＯＳトランジスタ３５のドレイン電流ＩＥ３とＥ型ＮＭＯＳトランジスタ１５のドレイン電流ＩＥ２とは等しくなり、以下の式（３１）が成立する。また、式（３１）から、以下の式（３２）が成立する。
ＩＥ３＝ＩＥ２＝ＫＥ３・（Ｖｒｅｆ−ＶＴＥ３）2＝ＫＥ２・（Ｖ１−Ｖｒｅｆ−ＶＴＥ２）2・・・・・（３１）
【００４３】
【数３２】
0005506594.tif 000006
【００４４】
ここで、（ＫＤ１／ＫＥ１）1/2＝β、（ＫＥ３／ＫＥ２）1/2＝γとし、以下の式（３３）が成立することによって基準電圧Ｖｒｅｆの温度特性が良くなるように、つまり、温度に対する基準電圧Ｖｒｅｆの傾きの変化が抑えられるように、Ｄ型ＮＭＯＳトランジスタ１１とＥ型ＮＭＯＳトランジスタ３５とＥ型ＮＭＯＳトランジスタ１４〜１５とのＫ値が適宜回路設計される。
【００４５】
【数３３】
0005506594.tif 000007
【００４６】
この時、基準電圧Ｖｒｅｆは、従来と同様に、温度に対してほぼ二次関数的に湾曲する。この湾曲は以下の式（３４）で表される。
【００４７】
【数３４】
0005506594.tif 000008
【００４８】
このようにすると、第一実施形態と比較すると、式（３４）において、１／（１＋γ）が新たに乗算されることにより、温度に対する基準電圧Ｖｒｅｆの湾曲が小さくなりやすい。
【００４９】
なお、Ｅ型ＮＭＯＳトランジスタ１５は、Ｄ型ＮＭＯＳトランジスタでも良い。すると、基準電圧Ｖｒｅｆが高くなりやすくなるので、基準電圧出力端子と接地端子との間のトランジスタが飽和動作しやすくなる。
【００５０】
＜第三実施形態＞
次に、本発明の第三実施形態の基準電圧回路ついて説明する。図１０は、本発明の第三実施形態の基準電圧回路を示す回路図である。
【００５１】
図１と比較して、Ｄ型ＮＭＯＳトランジスタ１１〜１２がＥ型ＰＭＯＳトランジスタ４１〜４２に変更される。また、Ｅ型ＰＭＯＳトランジスタ４１〜４２はカレントミラー回路を構成し、Ｅ型ＰＭＯＳトランジスタ４２のゲートとドレインとが接続される。また、Ｅ型ＮＭＯＳトランジスタ１４〜１５はカレントミラー回路を構成し、Ｅ型ＮＭＯＳトランジスタ１４のゲートとドレインとが接続される。
【００５２】
次に、基準電圧回路の動作について説明する。
【００５３】
ここで、第一実施形態のように、式（３Ａ）・（１１）・（１２）が成立する。
【００５４】
Ｅ型ＮＭＯＳトランジスタ１４のゲート及びドレインとＥ型ＮＭＯＳトランジスタ１５のゲートとは接続されているため、ＶＧＥ１＝Ｖ１となる。また、Ｅ型ＮＭＯＳトランジスタ４１〜４２はカレントミラー回路であり、Ｅ型ＮＭＯＳトランジスタ４１〜４２の閾値電圧やサイズなどが調整され、Ｅ型ＮＭＯＳトランジスタ１４にＤ型ＮＭＯＳトランジスタ１３と同じドレイン電流が流れるようにすると、以下の式（３５）が成立し、式（３５）から式（３６）が成立する。
ＩＥ１＝ＩＤ２＝ＫＤ２・（｜ＶＴＤ２｜）2＝ＫＥ１・（Ｖ１−ＶＴＥ１）2・・・（３５）
Ｖ１＝ＶＴＥ１＋（ＫＤ２／ＫＥ１）1/2・｜ＶＴＤ２｜・・・（３６）
式（１２）・（３６）から、以下の式（３７）が成立する。
Ｖｒｅｆ＝ＶＴＥ１−ＶＴＥ２＋｛（ＫＤ２／ＫＥ１）1/2−（ＫＤ２／ＫＥ２）1/2｝・｜ＶＴＤ２｜・・・（３７）
このようにすると、第一実施形態と比較すると、半導体シリコン基板がＰ型である場合、Ｄ型ＮＭＯＳトランジスタ１１とＤ型ＮＭＯＳトランジスタ１３とが同じ閾値電圧・同じサイズで作製されても、Ｄ型ＮＭＯＳトランジスタ１１にバックゲートバイアスがかかってしまうので、Ｄ型ＮＭＯＳトランジスタ１１とＤ型ＮＭＯＳトランジスタ１３とが同じドレイン電流を流しにくくなってしまう。よって、式（１４）が成立しにくくなる。しかし、第三実施形態では、半導体シリコン基板がＰ型である場合であっても、バックゲートバイアスの影響は排除され、式（３７）は満たされる。
【００５５】
なお、図１〜２においても同様に、Ｄ型ＮＭＯＳトランジスタ１１〜１２がＥ型ＰＭＯＳトランジスタに変更されてもよい。
【００５６】
また、Ｅ型ＮＭＯＳトランジスタ１５は、Ｄ型ＮＭＯＳトランジスタでも良い。すると、基準電圧Ｖｒｅｆが高くなりやすくなるので、基準電圧出力端子と接地端子との間のトランジスタが飽和動作しやすくなる。
【符号の説明】
【００５７】
１１、１２、１３、２３  ディプレッション型ＮＭＯＳトランジスタ
１４、１５、２６、２７、３５  エンハンスメント型ＮＭＯＳトランジスタ
【図１】
0005506594.tif 000009
【図２】
0005506594.tif 000010
【図３】
0005506594.tif 000011
【図４】
0005506594.tif 000012
【図５】
0005506594.tif 000013
【図６】
0005506594.tif 000014
【図７】
0005506594.tif 000015
【図８】
0005506594.tif 000016
【図９】
0005506594.tif 000017
【図１０】
0005506594.tif 000018