(57)【特許請求の範囲】
【請求項１】
外部電源から受信されたイネーブル信号に応答して第１基準値を出力する第１基準発生回路と、
前記第１基準値を受信し、第２基準値を出力する第２基準発生回路と、
前記第２基準値が所定の基準値を超過する時、セット信号を出力するセット信号発生回路とを有し、
前記第１基準発生回路と前記第２基準発生回路との間に接続されるスイッチと、
前記イネーブル信号を受信し、所定の時間間隔（ｐｅｒｉｏｄ  ｏｆ  ｔｉｍｅ）後に前記スイッチにスタートアップ信号を出力するスタートアップトリガーをさらに有し、
前記スタートアップ信号を受信し、前記第１基準値に従ってパワー（ｐｏｗｅｒ）を出力するパワーコンバータをさらに有することを特徴とするリセット制御装置。
【請求項２】
前記スタートアップトリガーは、前記第１基準発生回路に接続されることを特徴とする請求項１に記載のリセット制御装置。
【請求項３】
前記第１基準発生回路は、前記パワーコンバータと統合し一体となっていることを特徴とする請求項１に記載のリセット制御装置。
【請求項４】
前記パワーコンバータにより出力された前記パワーの大きさ（ｍａｇｎｉｔｕｄｅ）と前記第２基準値との間の差を出力する第１比較器と、
前記差と前記所定の基準値とを比較する第２比較器とをさらに有し、
前記セット信号発生回路は、前記差が他の所定の基準値より小さい時、前記セット信号を出力することを特徴とする請求項１に記載のリセット制御装置。
【請求項５】
機能回路と、
前記機能回路にパワーを供給するように適用された電力管理回路とを有し、
前記電力管理回路は、外部電源から受信されたイネーブル信号に応答して第１基準値を出力する第１基準発生回路と、
前記第１基準値を受信し、第２基準値を出力する第２基準発生回路と、
前記第２基準値が所定の基準値を超過する時、セット信号を出力するセット信号発生回路とを含み、
スタートアップ信号を受信し、前記第１基準値に従ってパワー（ｐｏｗｅｒ）を出力するパワーコンバータをさらに有することを特徴とするリセット制御システム。
【請求項６】
前記機能回路と前記電力管理回路は、スタンドアローン（ｓｔａｎｄ−ａｌｏｎｅ）集積回路であることを特徴とする請求項５に記載のリセット制御システム。
【請求項７】
前記機能回路と前記電力管理回路は、システムオンチップ（ｓｙｓｔｅｍ  ｏｎ  ｃｈｉｐ）の形態で形成されることを特徴とする請求項５に記載のリセット制御システム。
【請求項８】
外部電源から受信されたイネーブル信号に応答して第１基準信号を発生させる段階と、
前記第１基準信号に応答して第２基準信号を発生させる段階と、
前記第２基準信号が所定の基準値を超過する時、セット信号を出力する段階とを有し、
スタートアップ信号を受信し、第１基準値に従ってパワー（ｐｏｗｅｒ）を出力するパワーコンバータをさらに有することを特徴とするセット信号発生方法。
【請求項９】
前記第２基準信号を発生させる段階は、所定の時間間隔（ｐｅｒｉｏｄ  ｏｆ  ｔｉｍｅ）後に発生させることを特徴とする請求項８に記載のセット信号発生方法。
【請求項１０】
前記所定の時間間隔後に前記第１基準信号に従ってパワーを出力する段階をさらに有することを特徴とする請求項９に記載のセット信号発生方法。
【請求項１１】
前記パワーの大きさ（ｍａｇｎｉｔｕｄｅ）と前記第２基準信号との間の差を判断する段階と、
前記差と前記所定の基準値とを比較する段階とをさらに有し、
前記セット信号を出力する段階は、前記差が前記所定の基準値より小さい時、前記セット信号を出力することを特徴とする請求項１０に記載のセット信号発生方法。
【請求項１２】
データを含む媒体にアクセスできる機械（ｍａｃｈｉｎｅ）を含む製造物において、
前記製造物は、前記機械にアクセスした際、前記機械がセット信号を発生する方法を遂行するように構成され、
前記セット信号を発生する方法は、外部電源からイネーブル信号を受信する段階と、
前記イネーブル信号に応答して第１基準信号を発生させる段階と、
前記第１基準信号に応答して第２基準信号を発生させる段階と、
前記第２基準信号が所定の基準値を超過する時、セット信号を出力する段階とを有し、
スタートアップ信号を受信し、第１基準値に従ってパワー（ｐｏｗｅｒ）を出力するパワーコンバータをさらに有することを特徴とする製造物。
【請求項１３】
パワーコンバータと、
処理部と、
前記処理部と操作可能に結合されており、前記処理部が外部電源から受信されたイネーブル信号に応答して第１基準信号を発生させ、前記第１基準信号に応答して第２基準信号を発生させ、前記第２基準信号が所定の基準値を超過する時、セット信号を出力し、前記パワーコンバータが外部電源からパワーを供給するのを許可するようにする演算命令語（ｏｐｅｒａｔｉｏｎａｌ  ｉｎｓｔｒｕｃｔｉｏｎｓ）を含むメモリ部とを有し、
スタートアップ信号を受信し、第１基準値に従ってパワー（ｐｏｗｅｒ）を出力するパワーコンバータをさらに有することを特徴とする電力管理集積回路。
【請求項１４】
前記パワーコンバータからパワーを受ける機能回路をさらに有することを特徴とする請求項１３に記載の電力管理集積回路。
【請求項１５】
前記パワーコンバータから出力されたパワーは、外部機能回路に供給されることを特徴とする請求項１３に記載の電力管理集積回路。
【請求項１６】
外部電源から受信されたイネーブル信号に応答して第１基準値を出力する第１基準発生回路と、
前記第１基準値を受信し、第２基準値を出力する第２基準発生回路と、
前記第２基準値が所定の基準値を超過する時、セット信号を出力するセット信号発生回路と、
前記外部電源からパワーの供給を受けて電源電圧を発生させるパワースイッチと、
同期信号を前記パワースイッチと前記第２基準発生回路とに出力する同期信号発生回路とを有し、
スタートアップ信号を受信し、前記第１基準値に従ってパワー（ｐｏｗｅｒ）を出力するパワーコンバータをさらに有することを特徴とする電力管理集積回路。
【請求項１７】
外部電源から受信されたイネーブル信号に応答し、
スタートアップ信号を受信し、第１基準値に従ってパワー（ｐｏｗｅｒ）を出力するパワーコンバータと、
前記イネーブル信号に応答して周期信号（ｐｅｒｉｏｄｉｃ  ｓｉｇｎａｌ）を出力するタイマーと、
前記周期信号に応答してセット信号を出力するセット信号発生回路とを有することを特徴とする電力管理集積回路。
【請求項１８】
電源電圧と前記セット信号を受信する機能回路をさらに有することを特徴とする請求項１７に記載の電力管理集積回路。
【請求項１９】
外部電源から受信されたイネーブル信号に応答し、
スタートアップ信号を受信し、第１基準値に従ってパワー（ｐｏｗｅｒ）を出力するパワーコンバータと、
前記パワーコンバータの安定化周期をシミュレーションするための手段とを有することを特徴とする電力管理集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はリセット（ｒｅｓｅｔ）制御方法及び装置に関し、特に、機能回路を適切にイネーブルさせ、電源のノイズを減少させることのできるリセット制御装置及びそれを有する製造物、並びにリセット制御システム、セット信号発生方法及び電力管理集積回路に関する。
【背景技術】
【０００２】
機能回路ブロックが適切に動作するためには、電源（ｐｏｗｅｒ  ｓｕｐｐｌｙ）の出力が安定されるまで、そのブロックの動作を遅延させることが必要である。電源が集積回路（ＩＣ）の外にある場合、集積回路上の機能回路ブロックの動作は比較的に簡単である。しかし、パワーコンバータがＩＣ上にある場合、特に電源の過渡区間（ｔｒａｎｓｉｔｉｏｎ  ｐｅｒｉｏｄ）の間の動作は保障することが難しい。
【０００３】
電力管理回路（Ｐｏｗｅｒ  ｍａｎａｇｅｍｅｎｔ  ｃｉｒｃｕｉｔｓ：ＰＭＣｓ）は、機能回路ブロックが初期過渡区間、例えば、上昇区間（ｒｉｓｉｎｇ  ｐｅｒｉｏｄ）又は下降区間（ｆａｌｌｉｎｇ  ｐｅｒｉｏｄ）で誤作動しないようにするのに使われる。
特に、過渡区間の間、ＰＭＣが制御する出力電圧は必要な電圧より低い場合がある。電圧源として出力電圧を使用する機能回路ブロックは低い電圧及び／又は電圧の変動のため、誤作動しうる。このような問題を避けるために機能回路ブロックは過渡区間の間、リセット（ｒｅｓｅｔ）状態に置くことができる。
【０００４】
電力管理回路（ＰＭＣｓ）を使用することは、簡単な力学（ｄｙｎａｍｉｃｓ）、簡単な出力電圧制御、及び変圧器（ｔｒａｎｓｆｏｒｍｅｒ）の飽和問題の緩和など多くの長所がある。しかし、電力管理回路（ＰＭＣｓ）を使用して供給するパワーは、外部から供給するパワーに比べてノイズの影響を受けやすいという問題があった。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで、本発明は上記従来の電力管理回路における問題点に鑑みてなされたものであって、本発明の目的は、機能回路を適切にイネーブルさせることのできるリセット制御装置及びそれを有する製造物、並びにリセット制御システム、セット信号発生方法及び電力管理集積回路を提供することにある。
【０００６】
また、本発明の他の目的は、電源のノイズを減少させることのできるリセット制御装置及びそれを有する製造物、並びにリセット制御システム、セット信号発生方法及び電力管理集積回路を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するためになされた本発明によるリセット制御装置は、外部電源から受信されたイネーブル信号に応答して第１基準値を出力する第１基準発生回路と、前記第１基準値を受信し、第２基準値を出力する第２基準発生回路と、前記第２基準値が所定の基準値を超過する時、セット信号を出力するセット信号発生回路とを有し、
前記第１基準発生回路と前記第２基準発生回路との間に接続されるスイッチと、
前記イネーブル信号を受信し、所定の時間間隔（ｐｅｒｉｏｄ  ｏｆ  ｔｉｍｅ）後に前記スイッチにスタートアップ信号を出力するスタートアップトリガーをさらに有し、
前記スタートアップ信号を受信し、前記第１基準値に従ってパワー（ｐｏｗｅｒ）を出力するパワーコンバータをさらに有することを特徴とする。
【０００８】
前記スタートアップトリガーは、前記第１基準発生回路に接続されること。
前記第１基準発生回路は、前記パワーコンバータと統合し一体となっていること。
前記パワーコンバータにより出力された前記パワーの大きさ（ｍａｇｎｉｔｕｄｅ）と前記第２基準値との間の差を出力する第１比較器と、前記差と前記所定の基準値とを比較する第２比較器とをさらに有し、前記セット信号発生回路は、前記差が他の所定の基準値より小さい時、前記セット信号を出力すること。
【０００９】
上記目的を達成するためになされた本発明によるリセット制御システムは、機能回路と、前記機能回路にパワーを供給するように適用された電力管理回路とを有し、前記電力管理回路は、外部電源から受信されたイネーブル信号に応答して第１基準値を出力する第１基準発生回路と、前記第１基準値を受信し、第２基準値を出力する第２基準発生回路と、前記第２基準値が所定の基準値を超過する時、セット信号を出力するセット信号発生回路とを含むことを特徴とする。
【００１０】
前記機能回路と前記電力管理回路は、スタンドアローン（ｓｔａｎｄ−ａｌｏｎｅ）集積回路であること。
前記機能回路と前記電力管理回路は、システムオンチップ（ｓｙｓｔｅｍ  ｏｎ  ｃｈｉｐ）の形態で形成されること。
【００１１】
上記目的を達成するためになされた本発明によるセット信号発生方法は、外部電源から受信されたイネーブル信号に応答して第１基準信号を発生させる段階と、前記第１基準信号に応答して第２基準信号を発生させる段階と、前記第２基準信号が所定の基準値を超過する時、セット信号を出力する段階とを有することを特徴とする。
【００１２】
前記第２基準信号を発生させる段階は、所定の時間間隔（ｐｅｒｉｏｄ  ｏｆ  ｔｉｍｅ）後に発生させること。
前記所定の時間間隔後に前記第１基準信号に従ってパワーを出力する段階をさらに有すること。
前記パワーの大きさ（ｍａｇｎｉｔｕｄｅ）と前記第２基準信号との間の差を判断する段階と、前記差と前記所定の基準値とを比較する段階とをさらに有し、前記セット信号を出力する段階は、前記差が前記所定の基準値より小さい時、前記セット信号を出力すること。
【００１３】
上記目的を達成するためになされた本発明による製造物は、データを含む媒体にアクセスできる機械（ｍａｃｈｉｎｅ）を含む製造物において、前記製造物は、前記機械にアクセスした際、前記機械がセット信号を発生する方法を遂行するように構成され、前記セット信号を発生する方法は、外部電源からイネーブル信号を受信する段階と、前記イネーブル信号に応答して第１基準信号を発生させる段階と、前記第１基準信号に応答して第２基準信号を発生させる段階と、前記第２基準信号が所定の基準値を超過する時、セット信号を出力する段階とを有することを特徴とする。
【００１４】
上記目的を達成するためになされた本発明による電力管理集積回路は、パワーコンバータと、処理部と、前記処理部と操作可能に結合されており、前記処理部が外部電源から受信されたイネーブル信号に応答して第１基準信号を発生させ、前記第１基準信号に応答して第２基準信号を発生させ、前記第２基準信号が所定の基準値を超過する時、セット信号を出力し、前記パワーコンバータが外部電源からパワーを供給するのを許可するようにする演算命令語（ｏｐｅｒａｔｉｏｎａｌ  ｉｎｓｔｒｕｃｔｉｏｎｓ）を含むメモリ部とを有することを特徴とする。
【００１５】
前記パワーコンバータからパワーを受ける機能回路をさらに有すること。
前記パワーコンバータから出力されたパワーは、外部機能回路に供給されること。
【００１６】
また、上記目的を達成するためになされた本発明による電力管理集積回路は、外部電源から受信されたイネーブル信号に応答して第１基準値を出力する第１基準発生回路と、前記第１基準値を受信し、第２基準値を出力する第２基準発生回路と、前記第２基準値が所定の基準値を超過する時、セット信号を出力するセット信号発生回路と、前記外部電源からパワーの供給を受けて電源電圧を発生させるパワースイッチと、同期信号を前記パワースイッチと前記第２基準発生回路とに出力する同期信号発生回路とを有し、スタートアップ信号を受信し、前記第１基準値に従ってパワー（ｐｏｗｅｒ）を出力するパワーコンバータをさらに有することを特徴とする。
【００１７】
また、上記目的を達成するためになされた本発明による電力管理集積回路は、外部電源から受信されたイネーブル信号に応答し、スタートアップ信号を受信し、第１基準値に従ってパワー（ｐｏｗｅｒ）を出力するパワーコンバータと、前記イネーブル信号に応答して周期信号（ｐｅｒｉｏｄｉｃ  ｓｉｇｎａｌ）を出力するタイマーと、前記周期信号に応答してセット信号を出力するセット信号発生回路とを有することを特徴とする。
【００１８】
前記電源電圧と前記セット信号を受信する機能回路をさらに有すること。
【００１９】
また、上記目的を達成するためになされた本発明による電力管理集積回路は、外部電源から受信されたイネーブル信号に応答し、スタートアップ信号を受信し、第１基準値に従ってパワー（ｐｏｗｅｒ）を出力するパワーコンバータと、
前記パワーコンバータの安定化周期をシミュレーションするための手段とを有することを特徴とする。
【発明の効果】
【００２０】
本発明に係るリセット制御装置及びそれを有する製造物、並びにリセット制御システム、セット信号発生方法及び電力管理集積回路によれば、本発明の電力管理回路は、基準電圧に基づいてリセット信号を発生させ、電力管理回路の動作初期に過渡区間において機能回路ブロックを非活性状態におき、電力管理回路の基準電圧が設定されたレベルに到達すると、機能回路ブロックに電力を供給して機能回路ブロックを安定的に動作させることができるという効果がある。
【００２１】
また、本発明の電力管理回路はワッチドッグタイマーを用いてリセット信号を発生させることで電力管理回路動作の初期に過渡区間において機能回路ブロックをリセット状態にして機能回路ブロックが誤動作することを防止することができるという効果がある。
【発明を実施するための最良の形態】
【００２２】
次に、本発明に係るリセット制御装置及びそれを有する製造物、並びにリセット制御システム、セット信号発生方法及び電力管理集積回路を実施するための最良の形態の具体例を図面を参照しながら説明する。
【００２３】
第１、第２などの用語は、多用な構成用語を説明するにおいて使用することができるが、前記構成要素は、前記用語によって限定されてはならない。前記用語は１つの構成要素を他の構成要素と区別する目的のみに使用される。例えば、本発明の権利範囲より離脱されない状態で第１構成要素は、第２構成要素に命名されることができ、類似に第２構成要素も第１構成要素に命名されることができる。
【００２４】
ある構成要素が他の構成要素に「つながって」又は「接続されて」いると言及された場合には、その他の構成要素に直接的に接続されているか、又は接続されている可能性はあるが、中間に他の構成要素が存在しうると理解すべきである。反面、ある構成要素が他の構成要素に「直接つながって」又は「直接接続されて」いると言及された場合には、中間に他に構成要素が存在しないことであると理解すべきである。構成要素間の関係を説明する他の表現、つまり、「〜の間に」と「すぐ〜の間に」又は「〜に隣合う」と「〜に直接隣合う」などと同様に解釈されるべきである。
【００２５】
本出願において使用した用語は、ただ特定の実施形態を説明するために使用されたもので、本発明を限定しようとする意図ではない。単数の表現は、文脈上に明白な言及のない限り、複数の表現を含む。本出願において、「含む」又は「有する」などの用語は説明した特長、数字、段階、動作、構成要素、部分品、又はこれらを組み合せたものが存在することを指定するためで、１つ又はそれ以上の他の特徴、数字、段階、動作、構成要素、部分品、又はこれらを組み合せたものの存在、或いは付加可能性を予め排除しないことと理解すべきである。
【００２６】
改めて定義しない限り、技術的又は科学的な用語を含め、ここにおいて使用する全ての用語は、本発明が属する技術分野において通常の知識を有する者により一般的に理解されることと同様の意味を有している。一般的に使用される辞典に定義されているような用語は関連技術の文脈上に有する意味と一致する意味を有することと解釈されるべきであり、本出願において明白に定義されない限り、理想的又は過度に形式的な意味で解釈されない。
【００２７】
他方、ある実施形態が違って具現される可能性がある場合に、特定ブロック内に明記された機能又は動作がフローチャートに明記された順序と異なって起こる可能性もある。例えば、連続する２つのブロックが実際には実質的に同時に遂行されることもありうるし、関連する機能又は動作によっては前記ブロックが逆に遂行されることもありうる。
【００２８】
後述するように、本発明の実施形態は電力管理及び１つ以上の機能回路部をイネーブルさせるために基準電圧を使用する。機能回路部は、任意形態の回路、システム、又は部品に成りうる。例えば、機能回路部はデジタル信号プロセッサ、インコーダ、デコーダ、マイクロプロセッサ、メモリなどと成りうる。
【００２９】
図１は、本発明の一実施形態によるスタンドアローン集積回路（ｓｔａｎｄ−ａｌｏｎｅ  ＩＣ）で具現された電力管理回路（Ｐｏｗｅｒ  Ｍａｎａｇｅｍｅｎｔ  Ｃｉｒｃｕｉｔ：以下、ＰＭＣと記す）の概要を示すブロック図である。
図１に示すように、スタンドアローン（ｓｔａｎｄ−ａｌｏｎｅ）ＩＣ１００は、ＰＭＣ２００及び機能回路３００を含む。機能回路３００は任意に望む機能を遂行する複数の機能回路部（機能回路−１〜機能回路−ｎ）を含む。ＰＭＣ２００は、基準発生回路２１０、リセット信号発生回路２２０、及びオンチップ（ｏｎ−ｃｈｉｐ）のパワーコンバータ（ｐｏｗｅｒ  ｃｏｎｖｅｒｔｅｒ）２３０を含む。
【００３０】
基準発生回路２１０は、例えば、バンドギャップ基準（ｂａｎｄ−ｇａｐ  ｒｅｆｅｒｅｎｃｅ）（ＢＧＲ）回路であることができ、パワーコンバータ２３０と分離させることもでき、統合させることもできる。パワーコンバータ２３０は外部電源（図示せず）から受けたパワーより電源電圧又は電源電流を発生させることができる。図１において、この電源電圧は、出力電圧（Ｖｏ）で表示される。
【００３１】
一般的に、リセット信号発生回路２２０は、基準発生回路２１０の出力である第１基準電圧（ＲＥＦ１）を検出することができる。リセット信号発生回路２２０は、第１基準電圧ＲＥＦ１が過渡区間（ｔｒａｎｓｉｔｉｏｎ  ｐｅｒｉｏｄ）にある時、機能回路３００をリセット（ｒｅｓｅｔ）し、第１基準電圧（ＲＥＦ１）が正常状態に到達した時、機能回路３００をセット（ｓｅｔ）できる。
【００３２】
図２は、図１に示した本発明の一実施形態によるスタンドアロン集積回路１００に含まれる電力管理回路のリセット信号発生回路とパワーコンバータを詳細に示したブロック図である。
図３は、図２のＰＭＣのタイミング図である。
【００３３】
図２を参照すると、リセット信号発生回路２２０は選択回路２２１、増幅器２２２、比較器２２３、レベルシフタ２２４、スタートアップトリガ（ｓｔａｒｔ−ｕｐ  ｔｒｉｇｇｅｒ）２２５、及びラッチ２２６を含む。パワーコンバータ２３０はパワースイッチ２３７及び制御器（ｃｏｎｔｒｏｌｌｅｒ）２３８を含む。
【００３４】
図２に示したリセット信号発生回路２２０とパワーコンバータ２３０の動作は、図３のタイミング図を参照して詳しく説明する。
イネーブル（ＥＮＡＢＬＥ）が「ロー」の時、外部パワーが供給されても機能回路３００は、リセット状態にあるため、動作しない。
イネーブル（ＥＮＡＢＬＥ）が「ハイ」の時、基準発生回路２１０は、第１基準電圧（ＲＥＦ１）を発生させ、スタートアップトリガ２２５は、レベルシフタ２２４により遅延時間（ｄｅｌａｙ）後に提供される、「ハイ」から「ロー」に遷移するスタートダウン信号（ＳＴＡＲＴ＿ＤＯＷＮ）を発生させる。
【００３５】
スタートアップトリガ２２５の出力信号であるスタートダウン信号（ＳＴＡＲＴ＿ＤＯＷＮ）が「ロー」になると、選択回路２２１は、第１基準電圧（ＲＥＦ１）を増幅器２２２に出力し、制御器２３８は、パルス幅変調（ＰＷＭ）信号を出力する。ＰＷＭ信号はパワースイッチ２３７を制御して出力電圧（Ｖｏ）を発生させる。
【００３６】
第１基準電圧（ＲＥＦ１）を受信した後、増幅器２２２は、ゆっくりと一定の比率で増加する（ｒａｍｐ  ｕｐ）第２基準電圧（ＲＥＦ２）を発生させ、キャパシタ（Ｃ）を第１基準電圧（ＲＥＦ１）から誘導された検出基準電圧（Ｖｒ）まで充電する。比較器２２３は、増幅器２２２の出力である第２基準電圧（ＲＥＦ２）と検出基準電圧（Ｖｒ）とを比較する。
【００３７】
第２基準電圧（ＲＥＦ２）が検出基準電圧（Ｖｒ）に到達すると、比較器２２３は、ロック信号（ＬＯＣＫ）をラッチ２２６に出力する。ラッチ２２６は、またスタートアップトリガ２２５からの出力信号であるスタートダウン信号（ＳＴＡＲＴ＿ＤＯＷＮ）を受信する。
ラッチ２２６は、「ハイ」のロック信号と「ロー」のスタートダウン信号（ＳＴＡＲＴ＿ＤＯＷＮ）を受信した時、リセット（ＲＥＳＥＴ）をキャンセル（ｃａｎｃｅｌ）することができる。
即ち、ラッチ２２６は、機能回路３００を動作することを許容することができる。一端、ロック信号（ＬＯＣＫ）が「ロー」になり、スタートダウン信号（ＳＴＡＲＴ＿ＤＯＷＮ）が「ハイ」になると、ラッチ２２６はリセット信号（ＲＥＳＥＴ）を出力して機能回路３００の動作を中断させることができる。
【００３８】
図４は、本発明の一実施形態による電力管理回路の基準発生回路とリセット信号発生回路の部分を詳細に示した回路図である。
レベルシフタ２２４はイネーブル信号（ＥＮＡＢＬＥ）が「ロー」の時、「ロー」から「ハイ」にゆっくりと遷移する互いに直列接続された複数のトランジスタを含む。
レベルシフタ２２４の出力はスタートアップトリガ２２５に供給される。
【００３９】
次に、イネーブル信号（ＥＮＡＢＬＥ）が基準発生回路２１０内にあるスタートアップ回路（ｓｔａｒｔ−ｕｐ  ｃｉｒｃｕｉｔ）に提供される時、スタートアップ回路がトリガ電流を発生させ、基準発生回路２１０をターンオンさせる。基準発生回路２１０が動作した後、スタートアップ回路はディスエイーブル（ｄｉｓａｂｌｅ）される。
【００４０】
基準発生回路２１０は、並列接続された３つのトランジスタを含むことができる。このトランジスタは電流ミラー（ｃｕｒｒｅｎｔ−ｍｉｒｒｏｒ）を形成し、３つの経路の電流は実質的に同一である。
上述のように、第１電流経路（Ａ）はスタートアップトリガ２２５に電流を提供する。他の２つの電流の経路は、抵抗とダイオード接続されたバイポーラトランジスタを通じてアースに接続される。
【００４１】
基準発生回路２１０は、またこれらの他の２つの電流経路にある、少なくとも１つの抵抗とバイポーラトランジスタとの間のノードから電圧を受信する演算増幅器を含む。演算増幅器の出力は電流ミラーにフィードバックされてクローズドループ（ｃｌｏｓｅｄ  ｌｏｏｐ）を形成する。
基準発生回路２１０の出力である第１基準電圧（ＲＥＦ１）は実質的に温度に依存しない（ｔｅｍｐｅｒａｔｕｒｅ−ｉｎｄｅｐｅｎｄｅｎｔ）。基準発生回路２１０から出力された第１基準電圧（ＲＥＦ１）は選択回路２２１及び検出電圧発生回路２２９に提供される。図４において、選択回路２２１はインバータを含む。
【００４２】
スタートアップトリガ２２５は、複数のトランジスタ、キャパシタ、及びインバータを含む。キャパシタはイネーブル信号（ＥＮＡＢＬＥ）が「ハイ」の時、ゼロ（ｚｅｒｏ）に放電される。キャパシタは、基準発生回路２１０から出力された電流により充電される。スタートアップトリガ２２５内にあるインバータに充分な電圧が印加されると、「ロー」のスタートダウン信号（ＳＴＡＲＴ＿ＤＯＷＮ）が選択回路２２１とラッチ２２６に出力される。
【００４３】
スタートアップトリガ２２５から出力されたスタートダウン信号（ＳＴＡＲＴ＿ＤＯＷＮ）が「ロー」の場合、選択回路２２１は、第１基準電圧（ＲＥＦ１）を増幅器２２２に出力する。
図４に示したように、増幅器２２２は演算トランスコンダクタンス増幅器（ｏｐｅｒａｔｉｏｎａｌ  ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ  ａｍｐｌｉｆｉｅｒ：ＯＴＡ）でありうる。増幅器（ＯＴＡ）２２２は一般的に演算増幅器に比べて非常に高いインピーダンスを有する。増幅器（ＯＴＡ）２２２は、第１基準電圧（ＲＥＦ１）と増幅器（ＯＴＡ）２２２の出力からフィードバックされた信号に応答して第２基準電圧（ＲＥＦ２）を出力する。増幅器（ＯＴＡ）２２２の出力段にあるキャパシタ（Ｃ）は、第２基準電圧（ＲＥＦ２）がゆっくりと一定の比率で増加する（ｒａｍｐ  ｕｐ）際、ゆっくり充電される。第２基準電圧（ＲＥＦ２）は比較器２２３に出力される。
【００４４】
検出基準電圧（Ｖｒ）は、クローズドループ（ｃｌｏｓｅｄ  ｌｏｏｐ）演算増幅器を使用して第１基準電圧（ＲＥＦ１）から発生させることができる。図３から分かるように、検出基準電圧（Ｖｒ）は第２基準電圧（ＲＥＦ２）に比べて正常状態（ｓｔｅａｄｙ  ｓｔａｔｅ）に非常に早く到達する。検出基準電圧（Ｖｒ）は比較器２２３に出力される。
【００４５】
第２基準電圧（ＲＥＦ２）が検出基準電圧（Ｖｒ）を超過すると、比較器２２３はロック信号（ＬＯＣＫ）をラッチ２２６に出力する。図４に示したように、ラッチ２２６は「Ｓ」入力においてロック信号（ＬＯＣＫ）を受信し、「Ｒ」入力においてスタートダウン信号（ＳＴＡＲＴ＿ＤＯＷＮ）を受信する簡単なＳＲラッチでありうる。
【００４６】
図５は、図４に示した本発明の一実施形態によるＰＭＣ２００の動作を示すフローチャートである。
ステップ４０２において、イネーブル信号（ＥＮＡＢＬＥ）はＰＭＣ２００により受信される。ステップ４０４において、基準発生回路がイネーブル信号（ＥＮＡＢＬＥ）に応答して動作し、時間遅延、例えば２５μｓ後に電流と第１基準電圧（ＲＥＦ１）を出力する。ステップ４０６において、イネーブル信号（ＥＮＡＢＬＥ）と電流に応答して、スタートダウン信号（ＳＴＡＲＴ＿ＤＯＷＮ）を発生させる。ステップ４０８において、第１基準電圧（ＲＥＦ１）に応答して検出基準電圧（Ｖｒ）を発生させる。ステップ４１０において、一旦ステップ４０６からスタートダウン信号（ＳＴＡＲＴ＿ＤＯＷＮ）が受信されると、第１基準電圧（ＲＥＦ１）に応答してゆっくりと一定の比率で増加する第２基準電圧（ＲＥＦ２）を発生させる。
【００４７】
ステップ４１２において、第２基準電圧（ＲＥＦ２）は検出基準電圧（Ｖｒ）と比較される。第２基準電圧（ＲＥＦ２）が検出基準電圧（Ｖｒ）を超過しない場合には、ステップ４０４に戻って第２基準電圧（ＲＥＦ２）を続けて増加させる。第２基準電圧（ＲＥＦ２）が検出基準電圧（Ｖｒ）を超過する場合には、セット信号（ＳＥＴ）を発生させ、動作をステップ４１４まで進行させてセット信号（ＳＥＴ）とスタートダウン信号（ＳＴＡＲＴ＿ＤＯＷＮ）に応答してリセットをキャンセルする。この全体の動作は約１ｍｓかかる。
【００４８】
図６は本発明の他の実施形態によるスタンドアローン集積回路（ｓｔａｎｄ−ａｌｏｎｅ  ＩＣ）に具現されたＰＭＣの概要を示すブロック図である。
図６に示したように、スタンドアローンＩＣ６００は、ＰＭＣ７００及び機能回路３００を含む。ＰＭＣ７００は基準発生回路７１０、リセット信号発生回路７２０、及びオンチップ（ｏｎ−ｃｈｉｐ）のパワーコンバータ（ｐｏｗｅｒ  ｃｏｎｖｅｒｔｅｒ）７３０を含む。基準発生回路７１０は、例えば、バンドギャップ基準（ｂａｎｄ−ｇａｐ  ｒｅｆｅｒｅｎｃｅ）（ＢＧＲ）回路であることができ、パワーコンバータ２３０と分離させることもでき、統合させることもできる。
【００４９】
本実施形態において、制御電圧（Ｖｃ）は、出力電圧（Ｖｏ）と第２基準電圧（ＲＥＦ２）との差を示し、機能回路３００のリセットを制御するのに使用できる。制御電圧（Ｖｃ）はパワーコンバータ７３０により決定され、図６において、実線で示したようにリセット信号発生回路７２０に出力される。また、リセット信号発生回路７２０は図６において破線で示したようにパワーコンバータ７３０から出力電圧（Ｖｏ）を受信し、内部で制御電圧（Ｖｃ）を発生させることができる。
【００５０】
スタンドアローンＩＣ６００に含まれたリセット信号発生回路７２０とパワーコンバータ７３０の詳細なブロック図を図７に示す。
図７に示したように、リセット信号発生回路７２０は、選択回路７２１、増幅器７２２、第１比較器７２３、レベルシフタ７２４、スタートアップトリガ（ｓｔａｒｔ−ｕｐ  ｔｒｉｇｇｅｒ）７２５、ラッチ７２６、第２比較器７２７、第３比較器７２８、及びロジックゲート７２９を含む。ここで、ロジックゲート７２９はＡＮＤゲートである。パワーコンバータ７３０はパワースイッチ７３４及び制御器７３２を含む。
【００５１】
図８は、図７のＰＭＣのタイミング図である。
図７に示したブロック図の動作を図８のタイミング図を参照して詳細に説明する。
イネーブル信号（ＥＮＡＢＬＥ）が「ロー」の時、外部のパワーが供給されても機能回路３００は動作しない。イネーブル信号（ＥＮＡＢＬＥ）が「ハイ」の時、基準発生回路７１０は、第１基準電圧（ＲＥＦ１）を発生させ、スタートアップトリガ７２５は、レベルシフタ７２４により遅延時間（ｄｅｌａｙ）後に提供される「ハイ」から「ロー」に遷移するスタートダウン信号（ＳＴＡＲＴ＿ＤＯＷＮ）を発生させる。
【００５２】
スタートアップトリガ７２５の出力信号であるスタートダウン信号（ＳＴＡＲＴ＿ＤＯＷＮ）が「ロー」になると、選択回路７２１は、第１基準電圧（ＲＥＦ１）を増幅器７２２に出力し、制御器７３２は、パルス幅変調（ＰＷＭ）動作を開始する。制御器７３２は、基準発生回路７１０から第１基準電圧（ＲＥＦ１）を受信する。制御器７３２の出力であるＰＷＭ信号はパワースイッチ７３４を制御して出力電圧（Ｖｏ）を発生させる。
【００５３】
第１基準電圧（ＲＥＦ１）を受信した後、増幅器７２２、例えばＯＴＡは、第２基準電圧（ＲＥＦ２）をゆっくりと一定の比率で増加させ（ｒａｍｐ  ｕｐ）、キャパシタ（Ｃ）を第１基準電圧（ＲＥＦ１）から誘導された検出基準電圧（Ｖｒ）まで充電する。
第１比較器７２３は、増幅器７２２の出力である第２基準電圧（ＲＥＦ２）を検出基準電圧（Ｖｒ）と比較する。第２基準電圧（ＲＥＦ２）が検出電圧（Ｖｒ）に到達すると、第１比較器７２３は、ロック信号（ＬＯＣＫ）をロジックゲート（ＡＮＤゲート）７２９に出力する。このように、ロック信号（ＬＯＣＫ）は、前述の実施形態でのように発生させることができる。
【００５４】
第３比較器７２８は、第２基準電圧（ＲＥＦ２）をパワースイッチ７３４の出力であるフィードバック電圧（ＦＢ）と比較し、制御電圧（Ｖｃ）を第２比較器７２７及び制御器７３２に出力する。
第２比較器７２７は、制御電圧（Ｖｃ）を第１基準電圧（ＲＥＦ１）から誘導された検出基準電圧（Ｖｂ）と比較する。第２比較器７２７は、比較の結果としてソフトスタートエンド（Ｓｏｆｔ＿Ｓｔａｒｔ  ＥＮＤ）信号（ＳＳＥ）を出力する。Ｖｃ＞Ｖｂであるとき、ＳＳＥは「ハイ」であり、Ｖｂ＞Ｖｃであるとき、ＳＳＥは「ロー」である。
【００５５】
ソフトスタートエンド信号（ＳＳＥ）は、ロジックゲート（ＡＮＤゲート）７２９に出力される。ソフトスタートエンド信号（ＳＳＥ）とロック信号（ＬＯＣＫ）とが両方とも「ハイ」であると、ロジックゲート（ＡＮＤゲート）７２９はラッチ７２６に「ハイ」の信号を出力する。
ラッチ７２６はまたスタートアップトリガ７２５の出力信号であるスタートダウン信号（ＳＴＡＲＴ＿ＤＯＷＮ）を受信する。ラッチ２２６は、ロジックゲート（ＡＮＤゲート）７２９からの出力である「ハイ」の信号と「ロー」のスタートダウン信号（ＳＴＡＲＴ＿ＤＯＷＮ）を受信したとき、リセット（ＲＥＳＥＴ）をキャンセル（ｃａｎｃｅｌ）することができる。
即ち、ラッチ７２６は、機能回路３００を動作することを許容することができる。一端、ロジックゲート（ＡＮＤゲート）７２９の出力信号が「ロー」になり、スタートダウン信号（ＳＴＡＲＴ＿ＤＯＷＮ）が「ハイ」になると、ラッチ７２６はリセット信号（ＲＥＳＥＴ）を出力して機能回路３００の動作を中断させることができる。
【００５６】
従って、本実施形態によるＰＭＣ７００は、第２基準電圧（ＲＥＦ２）が検出基準電圧（Ｖｒ）を超過するか、又は制御電圧（Ｖｃ）が検出基準電圧（Ｖｂ）より小さいと、機能回路３００をセット（ｓｅｔ）させる。よって、パワーコンバータ７３０からリセット信号発生回路７２０へのフィードバックが具現され、機能回路３００の適切なイネーブルが可能である。
【００５７】
図９は、図７に示した本発明の他の実施形態によるスタンドアロン集積回路に具現されたＰＭＣ７００の動作を示すフローチャートである。
ステップ８０２において、イネーブル信号（ＥＮＡＢＬＥ）はＰＭＣ７００によって受信される。ステップ８０４において、基準発生回路がイネーブル信号（ＥＮＡＢＥＬ）に応答して動作し、時間遅延、例えば２５μｓ後に電流と第１基準電圧（ＲＥＦ１）を出力する。ステップ８０６において、イネーブル信号（ＥＮＡＢＬＥ）と電流に応答してスタートダウン信号（ＳＴＲＡＴ＿ＤＯＷＮ）を発生させる。ステップ８０８において、第１基準電圧（ＲＥＦ１）に応答して検出基準電圧（Ｖｒ）を発生させる。ステップ８１０において、一端ステップ８０６からスタートダウン信号（ＳＴＡＲＴ＿ＤＯＷＮ）が受信されると、第１基準電圧（ＲＥＦ１）に応答してゆっくりと一定の比率で増加する第２基準電圧（ＲＥＦ２）を発生させる。
【００５８】
ステップ８１２において、第２基準電圧（ＲＥＦ２）は検出基準電圧（Ｖｒ）と比較される。第２基準電圧（ＲＥＦ２）が検出基準電圧（Ｖｒ）を超過しないときには、動作はステップ８０４に戻って第２基準電圧（ＲＥＦ２）を継続増加させる。第２基準電圧（ＲＥＦ２）が検出基準電圧（Ｖｒ）を超過するときには、ロック信号（Ｌｏｃｋ）が「ハイ」で発生され、動作はステップ８１４まで進行される。
【００５９】
並行して、ステップ８１６において、出力電圧（Ｖｏ）が感知される。ステップ８１８において、フィードバック信号（ＶＢ）経由の出力電圧（Ｖｏ）と第２基準電圧（ＲＥＦ２）との差がステップ８２０に出力され、入れ替わりに（ｉｎ  ｔｕｒｎ）制御電圧（Ｖｃ）を発生させる。ステップ８２２において、第１基準電圧（ＲＥＦ１）から検出基準電圧（Ｖｂ）を発生させる。ステップ８２４において、制御電圧（Ｖｃ）は検出基準電圧（Ｖｂ）と比較される。制御電圧（Ｖｃ）が検出基準電圧（Ｖｂ）を超過するときには、動作は再び出力電圧（Ｖｏ）を感知するためにステップ８１６に戻る。制御電圧（Ｖｃ）が検出基準電圧（Ｖｂ）より小さいときには、ソフトスタートエンド信号（ＳＳＥ）が「ハイ」で出力され、動作はステップ８１４に進む。
【００６０】
ステップ８１４において、ロック信号（Ｌｏｃｋ）とソフトスタートエンド信号（ＳＳＥ）を論理積する。ロック信号（Ｌｏｃｋ）とソフトスタートエンド信号（ＳＳＥ）が両方とも「ハイ」であるとき、セット信号（ＳＥＴ）が発生され、動作をステップ８３０まで進行してセット信号（ＳＥＴ）とスタートダウン信号（ＳＴＡＲＴ＿ＤＯＷＮ）に応答してリセットをキャンセルする。この全体の動作は約１ｍｓかかる。
【００６１】
図１０は、本発明の更に他の実施形態によるスタンドアローンＩＣに具現されたＰＭＣの概要を示すブロック図である。
図１０に示したように、スタンドアローンＩＣ８００は、ＰＭＣ９００及び機能回路３００を含む。ＰＭＣ９００は、基準発生回路９１０、リセット信号発生回路９２０、オン−チップ（ｏｎ−ｃｈｉｐ）パワーコンバータ（ｐｏｗｅｒ  ｃｏｎｖｅｒｔｅｒ）９３０、及びワッチドッグタイマー（ｗａｔｃｈ  ｄｏｇ  ｔｉｍｅｒ）９４０を含む。基準発生回路９１０は、例えば、バンドギャップ基準（ｂａｎｄ−ｇａｐ  ｒｅｆｅｒｅｎｃｅ）（ＢＧＲ）回路であってもよく、パワーコンバータ９３０と分離してもよく、統合してもよい。
【００６２】
図１０に示した本実施形態のＰＭＣ９００は、出力電圧（Ｖｏ）が所定時間の後で安定化するという仮定（ａｓｓｕｍｉｎｇ）下に動作する。ワッチドッグタイマー９４０は周期的に規則的な信号をリセット信号発生回路９２０に出力する。リセット信号発生回路９２０は、ワッチドッグタイマー９４０からの信号に応答して周期的にリセット信号（ＲＥＳＥＴ）とセット信号（ＳＥＴ）を出力する。
【００６３】
図１１は、上述したいくつかの実施形態によるＰＭＣ（例えば、２００、７００、９００）を有する電力管理部（Ｐｏｗｅｒ  Ｍａｎａｇｅｍｅｎｔ  Ｕｎｉｔ：以下、ＰＭＵと記す）の第１の応用形態を示すブロック図である。
ＳｏＣ（Ｓｙｓｔｅｍ  ｏｎ  Ｃｈｉｐ）１１００は、ＰＭＵ１１１０と機能回路１１２０を含む。ＰＭＵ１１１０は電源（Ｖｉｎ）からのパワーを出力電圧（Ｖｏ）に変換し、出力電圧（Ｖｏ）を機能回路１１２０に供給する。ＰＭＵ１１１０は、機能回路１１２０のイネーブル（ｅｎａｂｌｅ）を制御して、一端、出力電圧（Ｖｏ）が安定すると、機能回路１１２０をイネーブルさせる。
【００６４】
図１２は、上述したいくつかの実施形態によるＰＭＣ（例えば、２００、７００、９００）を有する電力管理部（ＰＭＵ）の第２の応用形態を示すブロック図である。
印刷回路基板（ＰＣＢ）１２００は、ＰＭＵ１２１０と複数のチップ１２２０（Ｃｈｉｐ  １〜Ｃｈｉｐ  ｎ）を含む。各チップは、一つ以上の機能回路を有する。ＰＭＵ１２１０は電源（Ｖｉｎ）からのパワーを出力電圧（Ｖｏ）に変換し、出力電圧（Ｖｏ）をチップ１２２０に供給する。ＰＭＵ１２１０は、チップ１２２０のイネーブル（ｅｎａｂｌｅ）を制御し、一端、出力電圧（Ｖｏ）が安定すると、チップ１１２０をイネーブルさせる。
【００６５】
本発明の上述したいくつかの実施形態による電力管理回路は、単独集積回路（ｓｔａｎｄ−ａｌｏｎｅ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）として存在してもよく、半導体集積回路、特にシステムオンチップ（ＳｏＣ）内に存在してもよい。
【００６６】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【図面の簡単な説明】
【００６７】
【図１】本発明の一実施形態によるスタンドアローン集積回路（ｓｔａｎｄ−ａｌｏｎｅ  ＩＣ）で具現された電力管理回路の概要を示すブロック図である。
【図２】図１に示した本発明の一実施形態によるスタンドアローン集積回路で具現された電力管理回路を詳細に示したブロック図である。
【図３】図２の電力管理回路のタイミング図である。
【図４】図２に示した本発明の一実施形態による電力管理回路の回路図である。
【図５】図４に示した本発明の一実施形態による電力管理回路の動作を示すフローチャートである。
【図６】本発明の他の実施形態によるスタンドアローン集積回路で具現された電力管理回路の概要を示すブロック図である。
【図７】図６に示した本発明の他の実施形態によるスタンドアローン集積回路で具現された電力管理回路を詳細に示すブロック図である。
【図８】図７の電力管理回路のタイミング図である。
【図９】図７に示した本発明の他の実施形態によるスタンドアローン集積回路で具現された電力管理回路の動作を示すフローチャートである。
【図１０】本発明の更に他の実施形態によるスタンドアローン集積回路で具現された電力管理回路の概要を示すブロック図である。
【図１１】本発明のいくつかの実施形態による電力管理回路の第１の応用形態を示すブロック図である。
【図１２】本発明のいくつかの実施形態による電力管理回路の第２の応用形態を示すブロック図である。
【符号の説明】
【００６８】
１００、６００、８００    スタンドアローンＩＣ
２００、７００、９００    電力管理回路（ＰＭＣ）
２１０、７１０、９１０    基準発生回路
２２０、７２０、９２０    リセット信号発生回路
２２１      選択回路
２２２      増幅器
２２３      比較器
２２４、７２４    レベルシフタ
２２５、７２５    スタートアップトリガ
２２６、７２６    ラッチ
２２９      検出電圧発生回路
２３０、７３０、９３０    パワーコンバータ
２３７、７３４    パワースイッチ
２３８、７３２    制御器
３００、１１２０    機能回路
７２０      リセット信号発生回路
７２１      選択回路
７２２      増幅器
７２３      第１比較器
７２７      第２比較器
７２８      第３比較器
７２９      ロジックゲート（ＡＮＤゲート）
９４０      ワッチドッグタイマー
１１００      システムオンチップ（ＳｏＣ）
１１１０、１２１０    電力管理部（ＰＭＵ）
１２００      印刷回路基板
１２２０      チップ
【図１】
0005442963.tif 000002
【図２】
0005442963.tif 000003
【図３】
0005442963.tif 000004
【図４】
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【図５】
0005442963.tif 000006
【図６】
0005442963.tif 000007
【図７】
0005442963.tif 000008
【図８】
0005442963.tif 000009
【図９】
0005442963.tif 000010
【図１０】
0005442963.tif 000011
【図１１】
0005442963.tif 000012
【図１２】
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