(57)【特許請求の範囲】
【請求項１】
各々が入射光に応じて画素信号を出力する、行列状に配列された複数の画素と、前記複数の画素の列に対応して設けられた複数のＡ／Ｄ変換回路と、を備える撮像システムであって、
前記Ａ／Ｄ変換回路は、
前記画素信号を電圧レベルとして保持する保持部と、
前記保持部に保持された電圧レベルと基準レベルとの比較を行う比較器と、
前記保持部に保持された電圧レベルが第１の割合と前記第１の割合よりも小さい第２の割合とで前記基準レベルに近づくように前記保持部に保持された電圧レベルを変化させる手段と、を備え、
前記保持部に保持された前記画素信号の電圧レベルを前記第１の割合で変化させ、前記保持部に保持された電圧レベルと前記基準レベルとの関係が逆転したことに応じて上位ビットを決定し、その後、前記保持部に保持された電圧レベルを前記第２の割合で変化させ、前記保持部に保持された電圧レベルと前記基準レベルとの関係が逆転したことに応じて下位ビットを決定し、
前記撮像システムはさらに、
前記上位ビットの決定の後の前記保持部に保持された電圧レベルが取り得る範囲に渡って前記保持部に保持された電圧レベルと前記下位ビットとの関係が線形となるように、前記上位ビットの決定の後、前記第２の割合で前記保持部に保持された電圧レベルを変化させるまでの期間に、前記保持部に保持された電圧レベルを調整する調整部を備えることを特徴とする撮像システム。
【請求項２】
撮像装置と、前記撮像装置を調整するための調整装置と、を有する撮像システムにおいて、
前記撮像装置は、複数の光電変換素子が二次元アレイ状に配置された画素領域を含む撮像部と、前記撮像部の出力を上位ビットおよび下位ビットからなるディジタル信号に変換するＡ／Ｄ変換回路と、調整データを記憶するメモリとを有し、
前記Ａ／Ｄ変換回路は、
電圧レベルを保持する保持部と、
前記撮像部から出力された信号の電圧レベルを初期レベルとして前記保持部に保持させる書き込み部と、を備え、
前記Ａ／Ｄ変換回路は、前記保持部によって保持された電圧レベルを前記初期レベルから第１の傾きで基準レベルに向けて変化させながら、その変化を開始した時刻から前記電圧レベルが前記基準レベルと交差する時刻までの時間をカウントするカウンタによるカウント値を前記上位ビットとし、前記電圧レベルが前記基準レベルと交差し、前記電圧レベルと前記基準レベルとの間に差分が生じた後に前記電圧レベルを第２の傾きで前記基準レベルに向けて変化させながら、前記第２の傾きで変化を開始した時刻から前記電圧レベルが前記基準レベルと再び交差する時刻までの時間をカウントする前記カウンタによるカウント値を前記下位ビットとするように構成され、前記差分の発生量は前記メモリに格納された前記調整データに従って調整され、
前記調整装置は、
前記Ａ／Ｄ変換回路に複数の電圧レベルを順に提供して、前記Ａ／Ｄ変換回路に前記複数の電圧レベルをディジタル信号に変換させる提供部と、
前記複数の電圧レベルとそれらが前記Ａ／Ｄ変換回路に提供されたときに前記Ａ／Ｄ変換回路から出力されるディジタル信号の値とが前記電圧レベルのとり得る範囲の全域にわたって線形になるように前記差分の発生量を調整するための前記調整データを前記メモリに格納する処理部と、
を具備することを特徴とする撮像システム。
【請求項３】
複数の光電変換素子が二次元アレイ状に配置された画素領域を含む撮像部と、前記撮像部の出力を上位ビットおよび下位ビットからなるディジタル信号に変換するＡ／Ｄ変換回路と、調整データを記憶するメモリと、調整回路とを備える撮像装置であって、  前記Ａ／Ｄ変換回路は、
電圧レベルを保持する保持部と、
前記光電変換素子から出力された信号の電圧レベルを初期レベルとして前記保持部に保持させる書き込み部とを備え、
前記Ａ／Ｄ変換回路は、前記保持部によって保持された電圧レベルを前記初期レベルから第１の傾きで基準レベルに向けて変化させながら、その変化を開始した時刻から前記電圧レベルが前記基準レベルと交差する時刻までの時間をカウントするカウンタによるカウント値を前記上位ビットとし、前記電圧レベルが前記基準レベルと交差し、前記電圧レベルと前記基準レベルとの間に差分が生じた後に前記電圧レベルを第２の傾きで前記基準レベルに向けて変化させながら、前記第２の傾きで変化を開始した時刻から前記電圧レベルが前記基準レベルと再び交差する時刻までの時間をカウントする前記カウンタによるカウント値を前記下位ビットとするように構成され、前記差分の発生量は前記メモリに格納された前記調整データに従って調整され、
前記調整データは、
前記Ａ／Ｄ変換回路に複数の電圧レベルを供給したときに前記Ａ／Ｄ変換回路から出力されるディジタル信号の値と前記複数の電圧レベルとの関係が前記Ａ／Ｄ変換回路の入力の値がとり得る範囲の全域にわたって線形となるように前記差分の発生量を制御するデータであり、
前記調整回路は、前記調整データを前記メモリから読み出して前記差分の発生量を制御する差分制御回路を備えることを特徴とする撮像装置。
【請求項４】
前記Ａ／Ｄ変換回路は、前記保持部にそれぞれ互いに電流値の異なる第１および第２の電流を供給する第１および第２の電流源を更に備え、前記第１および第２の電流を前記保持部に供給することによって前記第１及び第２の傾きで前記電圧レベルを変化させることを特徴とする請求項３に記載の撮像装置。
【請求項５】
前記差分制御回路は、前記Ａ／Ｄ変換回路を駆動するクロック信号の位相を制御することを特徴とする請求項３に記載の撮像装置。
【請求項６】
前記差分制御回路は、前記電圧レベルに対して前記第２の傾きで変化を開始した時刻から前記カウンタによるカウントの開始までの時間を制御することを特徴とする請求項３に記載の撮像装置。
【請求項７】
前記Ａ／Ｄ変換回路は、前記保持部によって保持された電圧レベルを前記初期レベルから前記第１の傾きで前記基準レベルに向けて変化させたときに前記電圧レベルが前記基準レベルと交差した後であって、前記電圧レベルを前記第２の傾きで前記基準レベルに向けて変化させる前に電流を前記保持部に供給することによって前記電圧レベルを変化させる第３の電流源を更に備え、前記差分制御回路は前記第３の電流源で前記電圧レベルを変化させる時間を制御することによって前記差分の発生量を制御することを特徴とする請求項４に記載の撮像装置。
【請求項８】
前記Ａ／Ｄ変換回路は、前記保持部によって保持された電圧レベルを前記初期レベルから前記第１の傾きで前記基準レベルに向けて変化させたときに前記電圧レベルが前記基準レベルと交差した後であって、前記電圧レベルを前記第２の傾きで前記基準レベルに向けて変化させる前に電流を前記保持部に供給することによって前記電圧レベルを変化させる電流源を更に備え、前記差分制御回路は前記電流源が前記保持部に供給する電流の値を制御することによって前記差分の発生量を制御することを特徴とする請求項３に記載の撮像装置。
【請求項９】
前記Ａ／Ｄ変換回路は前記下位ビットのビット数を変更可能に構成されていることを特徴とする請求項３に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は撮像システム及び撮像装置に関する。
【背景技術】
【０００２】
近年の撮像装置に用いられるＡ／Ｄ(Analog  to Digital)変換方法として、イメージセンサの画素の一列ごとにＡ／Ｄ変換器を設置するカラムＡ／Ｄと呼ばれる方法がある。カラムＡ／Ｄに用いられるＡ／Ｄ変換器として積分型Ａ／Ｄ変換方式が挙げられる。中でも上位のビットと下位のビットの２段階、もしくはそれ以上に分けてＡ／Ｄ変換を行うマルチステップ方式が特許文献1に開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−３４８３２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献1によると、二次元アレイ状にセンシング素子がならべられ、センシング素子の列ごとにＡ／Ｄ変換器が設けられている撮像装置が開示されている。この撮像装置において、Ａ／Ｄ変換器は、アナログ信号となるセンシング素子の信号に対応した電気信号を初期値として記憶部に保持する。そののちに入力される第１の固定信号により記憶部の充電もしくは放電を行う。放電もしくは充電の開始時間から記憶部の電気信号が基準信号に達するまで時間を離散的に計測する。その後入力される第２の固定信号により記憶部の放電もしくは充電を行い、計測後の記憶部の基準信号を超えた電気信号が基準信号に達するまでの時間を離散的に計測してディジタル値とする。より具体的には、積分器の出力を画素信号電圧にセットした後、負の傾きで積分を開始する。ある時刻に積分器の出力は基準電圧を下回り上位ＮビットのＡ／Ｄ変換が終了する。終了した時点で積分が一度中断されるが、スイッチは離散時間で制御されているために積分器の出力と基準電圧の差は0にならず、両者の間には電位差（残差信号）が存在する。次のステップで、一回目の電位差を再度積分することで下位Ｍビットの変換を行う。その後のある時刻に再度比較器の基準電圧と積分器出力が交わり、下位ＭビットのＡ／Ｄ変換が終了する。
【０００５】
しかしながら、上記従来例では上位変換後の積分器出力と基準電圧の差である残差信号にリークや遅延などによってオフセットが乗ると、下位カウント期間終了までに判定を終えない、又は逆に下位変換カウント前に比較器が反転する場合がある。このような場合、変換の線形性を悪化させる。
【０００６】
本発明の目的はＡ／Ｄ変換回路に入力される電圧レベルとＡ／Ｄ変換回路から出力されるディジタル信号との線形性を調整することができる撮像システム及び撮像装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明の１つの側面は、各々が入射光に応じて画素信号を出力する、行列状に配列された複数の画素と、前記複数の画素の列に対応して設けられた複数のＡ／Ｄ変換回路と、を備える撮像システムであって、前記Ａ／Ｄ変換回路は、前記画素信号を電圧レベルとして保持する保持部と、前記保持部に保持された電圧レベルと基準レベルとの比較を行う比較器と、前記保持部に保持された電圧レベルが第１の割合と前記第１の割合よりも小さい第２の割合とで前記基準レベルに近づくように前記保持部に保持された電圧レベルを変化させる手段と、を備え、前記保持部に保持された前記画素信号の電圧レベルを前記第１の割合で変化させ、前記保持部に保持された電圧レベルと前記基準レベルとの関係が逆転したことに応じて上位ビットを決定し、その後、前記保持部に保持された電圧レベルを前記第２の割合で変化させ、前記保持部に保持された電圧レベルと前記基準レベルとの関係が逆転したことに応じて下位ビットを決定し、
前記撮像システムはさらに、前記上位ビットの決定の後の前記保持部に保持された電圧レベルが取り得る範囲に渡って前記保持部に保持された電圧レベルと前記下位ビットとの関係が線形となるように、前記上位ビットの決定の後、前記第２の割合で前記保持部に保持された電圧レベルを変化させるまでの期間に、前記保持部に保持された電圧レベルを調整する調整部を備えることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、Ａ／Ｄ変換回路に入力される電圧レベルとＡ／Ｄ変換回路から出力されるディジタル信号との線形性を調整することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明が適用される撮像システムを示す図である。
【図２】実施例１を説明する回路図である。
【図３】図1の駆動タイミング図、及び動作波形である。
【図４】オーバーレンジの状態を説明する図である。
【図５】本発明による差分を調整する方法を説明する図である。
【図６】実施例２を説明する回路図である。
【図７】図５の駆動タイミング図、及び動作波形である。
【図８】実施例３を説明する回路図である。
【図９】図７の駆動タイミング図、及び動作波形である。
【図１０】実施例４を説明する回路図である。
【図１１】図９の駆動タイミング図、及び動作波形である。
【図１２】実施例５の駆動タイミング図である。
【発明を実施するための形態】
【００１０】
図１に本発明の実施形態の撮像システムを示す。図１において、撮像システム５０は、光学系１と、撮像装置８と、調整部を構成する調整装置７と、信号処理回路５とを含む。撮像装置８は撮像部２と、Ａ／Ｄ変換回路３と、メモリ４とを備える。光学系１は、撮像部２の撮像面に被写体の像を形成する。撮像部２は、例えばＣＭＯＳイメージセンサまたはＣＣＤイメージセンサ等の固体撮像素子である。撮像部２の撮像面には、入射光に応じて画素信号を発生する光電変換素子を含む画素が複数行および複数列を構成するように二次元アレイ状、すなわち行列状に配列されている。撮像部２で撮像された画像の信号は、アナログ画素信号Ｖｐｉｘとして撮像部２から出力される。Ａ／Ｄ変換回路３は、撮像部２から出力されたアナログ画素信号Ｖｐｉｘをディジタル信号に変換して出力する。信号処理回路５は、Ａ／Ｄ変換回路３から出力されたディジタル信号を処理して出力端子６から出力する。
【００１１】
撮像部２とＡ／Ｄ変換回路３とは、１つの半導体チップ上に形成されてもよいし、別々の半導体チップ上に形成されてもよい。ただ、少なくとも撮像部２の画素アレイとＡ/Ｄ変換回路は同一の半導体チップ上に形成される。また、メモリ４も撮像部２と同一の半導体チップ上に設けられてもよい。撮像部２とＡ／Ｄ変換回路３とが１つの半導体チップ上に形成される場合において、画素の１又は複数の列ごとにＡ／Ｄ変換回路が設けられてもよいし、画素信号の出力数と同数のＡ／Ｄ変換回路が設けられてもよいし、他の形態が採用されてもよい。
【００１２】
調整装置７はＡ／Ｄ変換回路３に複数の参照信号を提供する提供部７１と調整データをメモリ４に記憶する処理部７２を具備する。なお、ここでメモリ４には例えばバッテリーでバックアップされた揮発性のメモリや、不揮発性のメモリが用いられる。
【００１３】
図２は、上位変換と下位変換の２段階でＡ／Ｄ変換を行うＡ／Ｄ変換回路３の実施例１の構成を示す図である。第１の電流源である上位電流源回路１０１、第２の電流源である下位電流源回路１０２はそれぞれ図３に示される第１および第２の傾きΔV１／Δt１，ΔV２／Δt２で保持部を構成する積分回路１２によって保持された電圧レベルを変化させる上位電流源回路、下位電流源回路である。それぞれ電流Ｉ_hi及びI_loを積分回路１２に供給している。これらの電流の値によって前記第１の割合とこれよりも小さい第２の割合が決定される。ここで電流を供給するという表現は、積分回路１２に電流を流す動作だけではなく、積分回路から電流を引き出す動作の両方を含む。下位変換をMビットで行う場合、Ｉ_hi=−I_lo×２Mである。上位電流源回路１０１と下位電流源回路１０２は制御部１００１からの制御信号Ｃ0によって制御されるスイッチ１０３で選択される。また選択された電流源と画素出力Ｖ_pixは制御部１００１からの制御信号Ｃ1によって制御されるスイッチ１０４で選択される。選択された信号は入力容量１０５を介し、演算増幅器１０６、制御部１００１からの制御信号Ｃ2によって制御されるリセットスイッチ１０７、積分制御回路１１５によって制御される積分制御スイッチ１０８、積分容量１０９からなる保持部を構成する積分回路１２に供給される。
【００１４】
ノードＶｏｕｔの積分回路１２の出力は接続容量１１０を介して比較器１１１に入力される。比較器１１１はクロック信号ＣＬＫ１の立ち上がりのタイミングで比較判定を行い、積分回路１２の出力が基準電圧を下回ったときにlatch_hを、積分回路１２の出力が上回ったときにlatch_loを出力する。出力latch_h,及びlatch_lはそれぞれ上位メモリ１１２と下位メモリ１１３に入力される。１１４は可変位相器９９によって位相を調整されたクロック信号ＣＬＫ２及び制御部１００１からの制御信号Ｃ4で制御されるカウンタで、上位のカウンタ値COUNT_hiが上位メモリ１１２、下位のカウンタ値COUNT__lが下位メモリ１１３に入力される。上位メモリ１１２、下位メモリ１１３はそれぞれｌａｔｃｈ＿h,ｌａｔｃｈ＿lが入力された時のカウンタ値を保持する。最終的なＡ／Ｄ変換のディジタル信号出力は上位メモリ１１２の値である上位ビットと下位メモリ１１３の値である下位ビットを結合した値である。
【００１５】
１１５は積分制御回路で積分制御スイッチ１０８のON／OFFを行う。積分制御回路１１５はＣＬＫ２及び制御部１００１からの制御信号Ｃ3に応じて動作し、ｌａｔｃｈ＿hが入力された後のＣＬＫ２の立ち上がりタイミングで積分制御スイッチ１０８をOFFする。また、積分制御回路１１５は、当該制御信号Ｃ3がハイレベルとなった後に可変位相器９９から入力されるＣＬＫ２の立ち上がりで、積分制御スイッチ１０８をＯＮする。
【００１６】
ここで、図２において１１はスイッチ１０４によって保持部を構成する積分回路１２に画素出力Ｖｐｉｘを初期値として設定するための書き込み部である。
【００１７】
図３は図２の駆動状態を示す駆動タイミング図、及び動作波形である。図３においてＶｏｕｔは、図２におけるノードＶｏｕｔの電位を表している。
【００１８】
まず、通常の撮像動作時、撮像部２から出力されるアナログ画素信号ＶｐｉｘをＡ／Ｄ変換回路３でＡ／Ｄ変換する動作を説明する。書き込み部１１を構成するスイッチ１０４が画素信号Ｖｐｉｘを選択することによって、この画素信号Ｖｐｉｘが積分回路１２に供給され、Ｖｏｕｔのノードは画素信号Ｖｐｉｘによって充電される。時刻ｔ3１において、ＣＬＫ２の立ち上がりに同期して、積分制御回路１１５が積分制御スイッチ１０８をＯＮにし、上位ビットに係る積分動作が始まる。この時、スイッチ１０３及び１０４によって入力には上位電流源回路１０１が選択されおり、上位電流Ｉ_hiによって積分回路１２が放電されることでノードＶｏｕｔの電位が低下する。これによって積分回路１２の電圧レベルを、画素出力Ｖｐｉｘに設定された初期レベルから第１の傾き（第１の割合）−ΔＶ１／Δt１によって変化させる動作が行われる。比較部を構成する比較器１１１の判定はCLK1の立ち上がりのタイミングで行われている。そのためノードＶｏｕｔの電位が基準電圧を下回った後、すなわち両者の関係が逆転した後にＣＬＫ１が初めて立ち上がるタイミングである時刻ｔ32に比較器１１１の出力が反転し、ハイレベルのｌａｔｃｈ＿hが出力される。ハイレベルのｌａｔｃｈ＿hを受けた上位メモリ112はこの時点でのカウント値を保持する。このカウント値が上位ビットとなり上位ビットが決定される。一方、積分制御回路１１５はハイレベルのｌａｔｃｈ＿ｈが入力された後のＣＬＫ２の立ち上がりで積分制御スイッチ１０８をOFFにするため、時刻t33で積分動作が停止する。時刻t34はカウンタ１１４の上位ビットが"111"となったタイミングで上位変換の終了時刻である。上位ビット決定の後、時刻t35でスイッチ１０３を下位電流源回路１０２に切り替えるとともに再び積分制御スイッチ１０８をONにし、下位ビットに係る積分を開始する。これによって積分回路１２の電圧レベルを基準電圧と交差し、基準電圧との間に差分が生じた電圧レベルを第２の傾き（第２の割合）＋ΔV２／Δt２で変化させる動作が行われる。時刻t36で積分回路１２の電圧レベルが基準電圧を上回る、すなわち両者の関係が再度逆転するために、比較器１１１の出力が再び反転し、ハイレベルのｌａｔｃｈ＿lを出力する。ハイレベルのｌａｔｃｈ＿lを受けた下位メモリ１１３はこの時点でのカウンタ値を保持する。時刻t37はカウンタ１１４の下位ビットが"111"となったタイミングで下位変換の終了時刻である。
【００１９】
本実施例では比較器１１１と積分制御スイッチ108をそれぞれＣＬＫ１とＣＬＫ２に応じて動作させることで、比較判定時刻t32から積分停止時刻t33間での期間ｐ3１の間、差分の発生量に対してオフセットを与えている。期間ｐ3１は可変位相器９９によってＣＬＫ１とＣＬＫ２のタイミングを変更することで調整可能である。可変位相器９９は例えばＤＬＬ回路を含んで構成される。期間ｐ3１の長さによって積分出力Ｖｏｕｔと基準レベルとなる基準電圧Ｖｒｅｆとの差分にあたる残差信号に付与されるオフセット量を調整できる。これにより、下位の判定が下位変換期間ｐ2内に終えるように調整ができ、結果として線形性の悪化を抑制することができる。
【００２０】
この例ではＣＬＫ１とＣＬＫ２とで制御しているが、一つのクロック信号を遅延させることで２つのクロック信号を生成したり、又は一つのクロック信号の立ち上がりと立下りを用いて期間p31を作ったりしても良い。
【００２１】
残差信号の調整量を決める方法として入力をスイープさせたときの下位出力から判定する方法がある。図４にオーバーレンジしている場合と、適切な範囲である場合の下位出力を示す。図４(a)の場合最小出力が連続して出力されている。これは残差信号が理想より小さいためオーバーレンジしている（図３で下位の判定が下位変換期間ｐ2の前半のみ）場合である。同様に図４(b)では最大の出力が連続して出力されており、残差信号が理想より大きいためオーバーレンジしている（図３で下位の判定が下位変換期間ｐ2の後半のみ）場合である。すなわち、光電変換素子の出力の変化範囲で下位ビットが非線形に変化していることがわかる。それに対して図４(c)は適切な範囲で動作している場合であり最小出力や最大出力は連続して出力されていない。すなわち前記光電変換素子の出力の値と前記ディジタル信号の下位信号の値との関係が前記光電変換素子の出力の値がとり得る範囲の全域にわたって線形となるように変化している（図３で下位の判定が下位変換期間ｐ2の全体に広がる）ことがわかる。このような状態を理想の状態として想定している。よって最小出力が連続して出力される場合残差信号を増やす方向に調整を行う。逆に最大出力が連続する場合は残差信号を減らす方向に調整を行い、最小出力や最大出力が連続して出力されていない状態まで続けることで適切な調整量を得ることができる。
【００２２】
実施例1では入力をスイープさせ、最小出力が連続して出力される場合に、期間ｐ3１を徐々に増やしていき、最小出力が連続して出力されなくなった時の期間ｐ3１が調整量として適している。
【００２３】
次に図５を参照してキャリブレーション時に、この期間ｐ3１を調整する方法について説明する。例えば工場出荷時に、図１の調整装置７に設けられたスイープ信号発生器９７から連続的に変化するスイープ信号が積分回路１２（図２）に供給される。すなわち、複数の電圧レベルがこのスイープ信号発生器９７によって積分回路１２に順に提供され、上位及び下位のＡ／Ｄ変換が行われる。ここで、下位メモリ１１３からの信号を検出回路９８に供給して、この検出回路９８で下位信号が最大値、または最小値をどの程度連続して出力しているかを検出する。そしてこの検出回路９８の出力を例えばLUT（ルックアップテーブル）を有する調整データ決定回路１００で検出回路９８の出力に従って調整データを決定する。この調整データをメモリ４に格納する。なお、この検出回路９８及び調整データ決定回路１００は図１の調整装置７の処理部７２に設けられている。調整データ決定回路１００の出力によって差分制御回路を構成する可変位相器９９を制御する。それにより、ＣＬＫ１とＣＬＫ２の位相差を制御し期間ｐ3１を残差信号が理想となるよう変更する。また、上述したように最小出力が連続した場合には期間ｐ3１を徐々に増加させる。逆に最大値が連続した場合には期間ｐ3１を徐々に減少させる。そして最小出力または最大出力が連続しないように、ある程度時間をかけて制御するようにしてもよい。この調整装置７によって複数の電圧レベルが順に提供されたときに、Ａ／Ｄ変換回路３から出力されるディジタル信号とこの電圧レベルとの関係が、この電圧レベルのとり得る範囲の全域にわたって線形になるように期間ｐ3１が制御される。これにより第４図（c）に示されるような関係が実現される。このようにして得られた期間ｐ3１のデータが図１のメモリ４に格納される。撮像装置８の通常動作時はこのメモリ４に格納された期間ｐ3１のデータが調整データとして用いられる。なお、このメモリ４に格納される調整データは画素領域の列ごとに発生させて、それぞれ異なるアドレスに格納してもよい。また、全列共通の調整データを格納してもよい。上記した調整方法は実施例１以外の他の実施例にも適用できる。
【００２４】
図６はＡ／Ｄ変換回路３の実施例２の構成を示した図である。図２との違いを説明する。図６では比較器１１１とカウンタ１１４は共通のＣＬＫ１で制御されている。一方、実施例２の制御部１００２はパルス生成回路１１６を有し、積分制御回路115は積分開始をパルス生成回路１１６によって生成されるパルスＥＮＩＮＴの立ち上がりで、停止をｌａｔｃｈ＿hでの立ち上がりでコントロールされている。なお、実施例２では、下位変換時のカウンタ１１４のカウント開始は制御信号Ｃ4によって上位変換時のカウンタ１１４のカウント終了から遅延を有するよう制御され、その間でパルスＥＮＩＮＴの出力を制御する。他の構成は、図２と同様である。
【００２５】
図７は図６の駆動状態を示す駆動タイミング図、及び動作波形である。
【００２６】
まず、ノードＶｏｕｔは画素出力によってあらかじめ充電されているものとする。時刻t71において、ハイレベルのパルスＥＮＩＮＴが積分制御回路１１５に入力されて積分制御スイッチ108がONになることで、上位ビットに係る積分動作が始まる。また、同時にカウンタ１１４によるカウント動作を開始している。
この時、スイッチ１０３及び１０４によって入力には上位電流源回路101が入力容量１０５に電流を供給するように選択されており、上位電流Ｉ＿hiによって積分回路が放電されることでノードＶｏｕｔの電位が低下する。比較の判定はＣＬＫ１の立ち上がりのタイミングで行われるため、ノードＶｏｕｔの電位がＶｒｅｆを下回った後にＣＬＫ１が初めて立ち上がる時刻t72において比較器の反転動作が行われ、ハイレベルのｌａｔｃｈ＿hが出力される。ハイレベルのｌａｔｃｈ＿hを受けた上位メモリ112はその時点でのカウント値を保持する。同時にハイレベルのｌａｔｃｈ＿hを受けた積分制御回路115は積分制御スイッチ108をOFFにして積分を停止する。時刻t73はカウンタ１１４の上位ビットが"111"となったタイミングで上位変換の終了時刻である。
【００２７】
その後、スイッチ１０３を下位電流源回路１０２に切り替え、時刻t74でパルスＥＮＩＮＴが立ち上がり再び積分制御スイッチ１０８をONにして下位積分を開始する。この時、積分制御スイッチ１０８がＯＮしてもそれに同期してカウンタ１１４は動作せず、時刻t74から期間ｐ7１経過した後の時刻t75でカウント動作を開始する。かかる期間ｐ7１は、パルスＥＮＩＮＴの発生する時刻t74（前のパルスＥＮＩＮＴの発生した時刻t7１からのＣＬＫ１の数）により決まる。
【００２８】
時刻t76で再び比較器が反転しハイレベルのｌａｔｃｈ＿lを出力し、ハイレベルのｌａｔｃｈ＿lを受けた下位メモリ１１３はカウンタ値を保持する。時刻t77はカウンタ１１４の下位ビットが"111"となったタイミングで下位変換の終了時刻である。
【００２９】
本実施例では下位ビットに係る積分開始時刻t74からカウント開始時刻t75までの期間ｐ7１の長さによって残差信号のオフセット量を調整することができる。ｐ7１を残差信号の理想値との差に応じた値にすることで、下位変換期間ｐ2内で変換が行われるように調整することが可能であり、結果として線形性の悪化を抑制することができる。調整量の決定の仕方は、実施例１において説明したものと同様である。すなわち、実施例１と同様にスイープ信号発生器９７、検出回路９８、調整データ決定回路１００を設ける。積分回路の入力Ｖｐｉｘを提供部７１に設けられたスイープ信号発生器９７から供給されるスイープ信号によってスイープして連続的に変化させたときに、下位メモリ１１３の出力を検出回路９８によって検出する。この検出回路９８で下位信号が最大値、または最小値をどの程度連続して出力しているかを検出する。また、この検出回路９８の出力によって調整データ決定回路１００で調整データを決定する。なお、この検出回路９８及び調整データ決定回路１００は図１の調整装置７の処理部７２に設けられる。その調整データをパルス生成回路１１６に供給して、パルスＥＮＩＮＴのタイミングを制御することでｐ7１の期間を調整することができる。このようにして得られた期間ｐ7１のデータが図１のメモリ４に格納される。撮像装置８の通常動作時はこのメモリ４に格納された期間ｐ7１のデータがパルスＥＮＩＮＴのタイミングを制御するための調整データとして用いられる。なお、実施例２では、制御信号Ｃ4による下位変換時のカウンタ１１４のカウント開始時期t75の調整や、あるいはパルスＥＮＩＮＴのタイミングt74とカウント開始時期t75を共に調整してもよい。
【００３０】
図８は実施例3に係るＡ／Ｄ変換回路３の構成例を示す回路図である。
【００３１】
図２との違いを説明する。図８では上位電流源回路１０１、下位電流源回路１０２の他にオフセット電流源回路１２１が設けられる。オフセット電流源回路１２１により供給される電流I＿offは任意の値である。電流源回路１０１、１０２、１２１は制御部１００３からの制御信号Ｃ0'によってスイッチ１２２によって選択される。また、積分制御スイッチ１０８はＣＬＫ１とｌａｔｃｈ＿hによって駆動される積分制御回路１１５からの信号の他に制御部１００３が有するパルス幅制御回路１５０からの信号でもスイッチングする。なお、図８の積分制御スイッチ１０８は、積分制御回路１１５からの信号とパルス幅制御回路１５０からの信号のいずれかがハイであれば、接続される。また、実施例３では、下位変換時のカウンタ１１４のカウント開始は制御信号Ｃ4によって上位変換時のカウンタ１１４のカウント終了から遅延を有するよう制御され、その間でパルス幅制御回路１５０からの信号の出力を制御する。他の構成は、図２と同様である。
【００３２】
図９は図８の駆動状態を示す駆動タイミング図、及び動作波形である。
まず、Ｖｏｕｔは画素出力によってあらかじめ充電されているものとする。時刻t91において、ＣＬＫ１に同期して積分制御回路１１５が積分制御スイッチ１０８をＯＮにすることで、上位ビットに係る積分動作が開始される。また、同時にカウンタ１１４によるカウント動作を開始している。この時、スイッチ１２２及び１０４によって、上位電流源回路１０１からの電流が入力容量１０６に供給されるように選択されており、上位電流I＿hiによって積分回路が放電されることでノードＶｏｕｔの電位が低下する。比較器１１１の判定はＣＬＫ１の立ち上がりのタイミングで行われるため、ノードＶｏｕｔの電位がＶｒｅｆを下回った後にＣＬＫ１が初めて立ち上がる時刻t92において比較器１１１の出力が反転し、ハイレベルのｌａｔｃｈ＿hが出力される。ハイレベルのｌａｔｃｈ＿hを受けた上位メモリ１１２はその時点のカウント値を保持する。同時にハイレベルのｌａｔｃｈ＿hを受けた積分制御回路115は積分制御スイッチ108をOFFにして積分を停止する。時刻t93はカウンタ１１４の上位ビットが"111"となったタイミングで上位変換の終了時刻である。
【００３３】
その後、スイッチ１２２をオフセット電流源回路１２１に切り替え、時刻t94でパルス制御回路１５０から出力される信号ＯＦＦＳＥＴＳＥＬが立ち下がり、積分制御スイッチをONする。信号ＯＦＦＳＥＴＳＥＬがハイの期間ｐ9１の後、時刻t95でオフセット積分を停止する。その後、スイッチ１２２を下位電流源回路１０２に切り替え、時刻t96で下位ビットに係る積分と下位カウントを開始する。
【００３４】
時刻t97で再び比較器が反転しハイレベルのｌａｔｃｈ＿lを出力し、ハイレベルのｌａｔｃｈ＿lを受けた下位メモリ１１３はカウント値を保持する。時刻t98はカウンタ１１４のs下位ビットが"111"となったタイミングで下位変換の終了時刻である。
【００３５】
本実施例では上位変換と下位変換の間に第３の電流源であるオフセット電流源回路１２１が供給するオフセット電流注入期間を設け任意の電流Ｉ＿offで期間ｐ9１の間積分している。よって、期間ｐ9１を変えることで、下位残差量を調整することができる。期間ｐ9１を下位残差信号の理想値との差に応じた値にすることで、下位の判定が下位変換期間ｐ2内に終えるように調整ができ、結果として線形性の悪化を抑制することができる。具体的な調整方法としては上述と同様に、積分回路の入力Ｖｐｉｘをスイープして連続的に変化させる。すなわち複数の電圧レベルを順にＡ／Ｄ変換回路を構成する積分回路に提供する。そのとき下位メモリ１１３の出力を検出回路９８によって検出し、この検出回路９８で下位信号が最大値、または最小値をどの程度連続して出力しているかを検出する。また、この検出回路９８の出力によって調整データ決定回路１００で調整データを決定する。なお、この検出回路９８及び調整データ決定回路１００は図１の調整装置７の処理部７２に設けられる。その調整データを信号ＯＦＦＳＥＴＳＥＬのパルス幅を制御するパルス幅制御回路１５０に供給して、その出力で積分スイッチ１０８を制御してオフセット電流Ｉ＿offよる積分期間ｐ１を制御することができる。このようにして得られた期間ｐ9１のデータが図１のメモリ４に格納される。撮像装置８の通常動作時はこのメモリ４に格納された期間ｐ9１のデータが調整データとして用いられる。
【００３６】
図１０はＡ／Ｄ変換回路３の実施例４に係る回路図である。
【００３７】
図８との違いを説明する。図１０では電流源回路として電流ＤＡＣ１３１を用いて任意の電流を供給している。電流ＤＡＣ１３１は、例えば外部からのディジタル制御信号Ｃ0"に応じた電流を供給するものが考えられる。実施例４では、制御部１００４にパルス幅が固定のパルス生成回路１５０'と電流ＤＡＣ１３１の電流を調整データに従って調整する制御信号Ｃ0"を生成する電流制御回路１６０が設けられている。他の構成は図８と同様である。
【００３８】
図１１は図１０の駆動状態を示す駆動タイミング図、及び動作波形である。
【００３９】
まず、ノードＶｏｕｔは画素出力によってあらかじめ充電されているものとする。時刻t111において、ＣＬＫ１に同期して積分制御回路１１５が積分制御スイッチ１０８をＯＮにし、上位ビットに係る積分動作が始まる。電流DAC１３１は期間ｐ0の間、上位電流Ｉ＿hiを供給している。時刻t112で上位の判定が行われた後、時刻t113でカウンタ１１４の上位ビットが"111"となったタイミングで上位変換が終了する。次に、時刻t114でハイレベルの信号ＯＦＦＳＥＴＳＥＬによって積分制御スイッチ１０８がONし、期間ｐ112の間、積分動作をする。期間ｐ112は固定でよい。期間ｐ112では電流DACは制御信号Ｃ0"により決定される任意の電流Ｉ＿offを供給している。
【００４０】
時刻t115でオフセット電流による積分動作を停止した後、時刻t116で下位ビットに係る積分動作を開始し、時刻t117で下位の判定が行われる。期間ｐ2では、電流DACは下位電流I＿loを供給している。下位変換をＭｂｉｔで変換する場合、Ｉ＿hi=−I_lo×2Mである。電流ＤＡＣ１３１を用いることで期間ｐ112で供給される電流Ｉ＿offを任意の値にし、残差量を調整することが可能である。電流Ｉ＿offを下位残差信号の理想値との差に応じた値にすることで、下位の判定が下位変換の期間ｐ2内に終わるようにすることができ、結果として線形性の悪化を抑制することが可能である。具体的な調整方法としては上述と同様積分回路の入力Ｖｐｉｘをスイープして連続的に変化させる。すなわち、複数電圧レベルを順にＡ／Ｄ変換回路を構成する積分回路に提供する。そのとき、下位メモリ１１３の出力を検出回路９８によって検出し、この検出回路９８で下位信号が最大値、または最小値をどの程度連続して出力しているかを検出する。また、この検出回路９８の出力によって調整データ決定回路１００で調整データを決定する。なお、この検出回路９８及び調整データ決定回路１００は図１の調整装置７の処理部７２に設けられる。その調整データを電流源ＤＡＣ１３１に供給し電流値I＿offを制御することによって調整が可能である。このようにして得られた電流値Ｉ＿offのデータが図１のメモリ４に格納される。撮像装置８の通常動作時はこのメモリ４に格納されたＩ＿offのデータが調整データとして用いられる。
【００４１】
次に、Ａ／Ｄ変換回路３の実施例５を示す。実施例5は下位変換に冗長bitを持たせた例である。すなわち下位ビットのビット数を変更可能とした例である。
【００４２】
本実施例の説明に用いる回路図は図２と同様である。ただし、カウンタ１１４による下位のカウントは、上位のカウントのMbit精度に対して1bit冗長bitを持たせて(M+1)bitで行う。よって下位出力は(M+1)bitである。上位出力のLSB（最下位ビット）は下位出力のMSB（最上位ビット）に相当する。また、電流源回路から供給される電流はＩ＿hi=−I_lo×2Mである。
【００４３】
図１２は本実施例の駆動状態を示す駆動タイミング図、及び動作波形である。Ｖｏｕｔ＿h, Vout＿lはそれぞれ積分出力Ｖｏｕｔの最大信号と最小信号である。時刻t121で上位変換が開始し、積分出力Ｖｏｕｔは時刻t122で比較器の反転動作が行われて上位のカウントが上位メモリ１１２に記憶される。その後、ＣＬＫ１とＣＬＫ２の位相差の期間ｐ3１を経て時刻t123で積分動作が停止する。そして、時刻t124でカウンタ１１４の上位ビットが"111"となったタイミングで上位変換が終了する。その後、時刻t125で下位の積分及びカウントが始まり、入力がＶｏｕｔ＿hの場合に時刻t126で、入力がＶｏｕｔ＿lの場合に時刻t127で比較器の反転し、それぞれｌａｔｃｈ＿l１とｌａｔｃｈ＿l２を出力する。信号ｌａｔｃｈ＿ｌ１はＶｏｕｔ＿ｈが変換に供された場合に比較器１１１から出力されるｌａｔｃｈ＿ｌの信号、信号ｌａｔｃｈ＿ｌ２はＶｏｕｔ＿ｌが変換に供された場合に比較器１１１から出力されるｌａｔｃｈ＿ｌの信号である。時刻t128はカウンタ１１４の下位ビットが"1111"となったタイミングで下位変換の終了時刻である。
【００４４】
ここで、理想的には下位変換は時刻t126から時刻t127までの期間ｐ22の幅を持って行われるが、ランダムノイズやＡＤＣ間のばらつきなどにより実際には積分器の反転タイミング分布は図１２の下位反転タイミング分布のようになる。下位bitが冗長化されている場合、この分布が下位変換期間ｐ21内にあるように、期間ｐ3１を調整することでリニアリティの悪化を抑制することができる。
【００４５】
本実施例では残差信号の調整機能と下位bitの冗長化をあわせることで、下位出力がばらついた場合でもリニアリティの悪化を抑制する。また残差信号の調整精度が低くても許容される。
【００４６】
以上の各実施例においては、画素アレイの１列に対応する読み出し回路のみを示した。2次元に画素が配置された画素アレイに対しては同じ構成の読み出し回路が並列に設けられており、図２、６、８、１０において、上位電流源回路１０１、下位電流源回路１０２、およびカウンタ１１４は、複数の読み出し回路に共通の構成となる。なお、実施例では積分回路に電流を供給しているが、電圧を用いたマルチステップ方式A/D変換回路構成にも適用可能である。
【符号の説明】
【００４７】
１０１  上位電流源回路、１０２  下位電流源回路、１２    積分回路、１１１  比較器、１１２  上位メモリ、１１３  下位メモリ、１１４  カウンタ、１１５  積分制御回路
【図１】
0005498304.tif 000002
【図２】
0005498304.tif 000003
【図３】
0005498304.tif 000004
【図４】
0005498304.tif 000005
【図５】
0005498304.tif 000006
【図６】
0005498304.tif 000007
【図７】
0005498304.tif 000008
【図８】
0005498304.tif 000009
【図９】
0005498304.tif 000010
【図１０】
0005498304.tif 000011
【図１１】
0005498304.tif 000012
【図１２】
0005498304.tif 000013