(57)【特許請求の範囲】
【請求項１】
第一の導電型の半導体領域と、
前記半導体領域と絶縁膜を挟んで接続された選択電極と、
前記選択電極の両側における前記半導体領域内に形成された第二の導電型の第一の半導体領域および第二の半導体領域と、
前記第一の半導体領域に接続された第一の抵抗変化層と、
前記第二の半導体領域に接続された第二の抵抗変化層と、
前記第一の抵抗変化層に接続された第一の配線層と、
前記第二の抵抗変化層に接続された第二の配線層と、を有し、
前記選択電極は、前記半導体領域に埋め込まれている、半導体記憶装置。
【請求項２】
第一の導電型の半導体領域と、
前記半導体領域と絶縁膜を挟んで接続された選択電極と、
前記選択電極の両側における前記半導体領域内に形成された第二の導電型の第一の半導体領域および第二の半導体領域と、
前記第一の半導体領域に接続された第一の抵抗変化層と、
前記第二の半導体領域に接続された第二の抵抗変化層と、
前記第一の抵抗変化層に接続された第一の配線層と、
前記第二の抵抗変化層に接続された第二の配線層と、を有し、
前記半導体領域内の、前記第一の半導体領域および前記第二の半導体領域の間に素子分離領域が形成されている、半導体記憶装置。
【請求項３】
請求の範囲第１項または第２項に記載の半導体記憶装置において、
前記第一の抵抗変化層および前記第二の抵抗変化層のそれぞれは、第一のビア層を挟んで前記第一の半導体領域および前記第二の半導体領域のそれぞれに接続されている、半導体記憶装置。
【請求項４】
請求の範囲３項に記載の半導体記憶装置において、
前記第一の配線層および前記第二の配線層のそれぞれは、第二のビア層を挟んで前記第一の抵抗変化層および前記第二の抵抗変化層のそれぞれに接続されている、半導体記憶装置。
【請求項５】
請求の範囲第１項ないし第４項のいずれか１項に記載の半導体記憶装置において、
前記第一の抵抗変化層および前記第二の抵抗変化層は、絶縁層を金属で挟んだＭＩＭ構造を有する、半導体記憶装置。
【請求項６】
請求の範囲第１項ないし第４項のいずれか１項に記載の半導体記憶装置において、
前記第一の抵抗変化層および前記第二の抵抗変化層は、相変化層である、半導体記憶装置。
【請求項７】
請求の範囲第１項ないし第６項のいずれか１項に記載の半導体記憶装置において、
前記半導体領域内の第一導電型の不純物濃度が１Ｅ＋１８ｃｍ−２以上であり、前記第一の半導体領域内および前記第二の半導体領域内の不純物濃度が１Ｅ＋１８ｃｍ−２以上である、半導体記憶装置。
【請求項８】
請求の範囲第１項ないし第６項のいずれか１項に記載の半導体記憶装置において、
前記半導体領域内の第一導電型の不純物濃度が１Ｅ＋１９ｃｍ−２以上であり、前記第一の半導体領域内および前記第二の半導体領域内の不純物濃度が１Ｅ＋１９ｃｍ−２以上である、半導体記憶装置。
【請求項９】
請求の範囲第１項ないし第８項のいずれか１項に記載の半導体記憶装置を単位メモリセルとして有し、また、複数のビット線と、複数のワード線とを有するメモリセルアレイであって、
前記単位メモリセルは、前記ビット線の延伸方向および前記ワード線の延伸方向のそれぞれに複数並べられ、各メモリセルの選択電極が前記ワード線に接続され、各メモリセルの第一の配線層および第二の配線層が前記ビット線に接続され、
前記単位メモリセルの半導体領域が連続し、かつ、導通している、メモリセルアレイ。
【請求項１０】
半導体層内に第一の導電型の半導体領域を形成する第一工程と、
前記半導体領域と絶縁膜を挟んで接続する選択電極を形成し、当該選択電極の両側における半導体領域内に、第二の導電型の第一の半導体領域および第二の半導体領域を形成する第二の工程と、
前記第一の半導体領域の上に第一の抵抗変化層を形成し、前記第二の半導体領域の上に第二の抵抗変化層を形成する第三の工程と、
前記第一の抵抗変化層の上に第一の配線層を形成し、前記第二の抵抗変化層の上に第二の配線層を形成する第四の工程と、を含み、
前記第二の工程は、
前記半導体領域に第二の導電型の不純物をイオン注入し、前記半導体領域内に第二の導電型の不純物領域を形成する工程と、
前記半導体領域および前記不純物領域の所定領域に溝を形成する工程と、
前記溝内に前記絶縁膜を挟んで選択電極を形成すると共に、前記不純物領域を前記第一の半導体領域および前記第二の半導体領域として形成する工程と、を含む、半導体記憶装置の製造方法。
【請求項１１】
半導体層内に第一の導電型の半導体領域を形成する第一工程と、
前記半導体領域と絶縁膜を挟んで接続する選択電極を形成し、当該選択電極の両側における半導体領域内に、第二の導電型の第一の半導体領域および第二の半導体領域を形成する第二の工程と、
前記第一の半導体領域の上に第一の抵抗変化層を形成し、前記第二の半導体領域の上に第二の抵抗変化層を形成する第三の工程と、
前記第一の抵抗変化層の上に第一の配線層を形成し、前記第二の抵抗変化層の上に第二の配線層を形成する第四の工程と、を含み、
前記第二の工程は、
前記半導体領域の上に前記絶縁膜を挟んで前記選択電極を形成する工程と、
前記選択電極をマスクとして、前記半導体領域に第二の導電型の不純物をイオン注入し
て、自己整合的に前記第二の導電型の第一の半導体領域および前記第二の半導体領域を形
成する工程と、
前記半導体領域内に素子分離領域を形成した後、当該素子分離領域の上に前記選択電極を形成する工程と、を含む、半導体記憶装置の製造方法。
【請求項１２】
請求の範囲第１０項または第１１項に記載の半導体記憶装置の製造方法において、
前記第三の工程は、
第一の層間膜を堆積し、当該第一の層間膜に、前記第一の半導体領域および前記第二の半導体領域のそれぞれと連通するビアを開け、各ビアの中に金属を堆積して、前記第一の半導体領域および前記第二の半導体領域のそれぞれと接続する第一のビア層を形成する工程と、
前記第一の半導体領域と接続する第一ビア層の上に前記第一の抵抗変化層を形成し、前記第二の半導体領域と接続する第一ビア層の上に前記第二の抵抗変化層を形成する工程と、を含む、半導体記憶装置の製造方法。
【請求項１３】
請求の範囲第１２項に記載の半導体記憶装置の製造方法において、
前記第四の工程は、
第二の層間膜を堆積し、当該第二の層間膜に、前記第一の抵抗変化層および前記第二の抵抗変化層のそれぞれに連通するビアを開け、各ビアの中に金属を堆積して、前記第一の抵抗変化層および前記第二の抵抗変化層のそれぞれと接続する第二のビア層を形成する工程と、
前記第一の抵抗変化層と接続された第二のビア層の上に前記第一の配線層を形成し、前記第二の抵抗変化層と接続された第二のビア層の上に前記第二の配線層を形成する工程と、を含む、半導体記憶装置の製造方法。
【請求項１４】
請求の範囲第１０項ないし第１３項のいずれか１項に記載の半導体記憶装置の製造方法において、
前記第一の抵抗変化層および前記第二の抵抗変化層は、絶縁層を金属で挟んだＭＩＭ構造を有する、半導体記憶装置の製造方法。
【請求項１５】
請求の範囲第１０項ないし第１３項のいずれか１項に記載の半導体記憶装置の製造方法において、
前記第一の抵抗変化層および前記第二の抵抗変化層は、相変化層を有する、半導体記憶装置の製造方法。
【請求項１６】
請求の範囲第１項ないし第８項のいずれか１項に記載の半導体記憶装置の駆動方法であって、
前記半導体領域の電位を基準電位とし、前記第一の抵抗変化層および第二の抵抗変化層のうち情報の読み出しまたは書き換えを行う抵抗変化層に接続された前記第一の配線層または前記第二の配線層と、前記選択電極とに逆極性の読み出し電圧を印加して、情報の読み出しまたは書き換えを行う、半導体記憶装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置、メモリセルアレイ、半導体記憶装置の製造方法および駆動方法に関し、特には、抵抗変化型の半導体記憶装置、メモリセルアレイ、半導体記憶装置の製造方法および駆動方法
【背景技術】
【０００２】
０.１３μｍ世代までのフラッシュメモリには、電子を捕縛することで情報を保持する電子捕獲層としてフローティングゲート（Floating  Gate:ＦＧ）を用いたＦＧ型メモリ素子が用いられていた。また、ＦＧ型メモリ素子の微細化には、セル面積の縮小や絶縁膜の薄膜化が主に行われていた。しかしながら、９０ｎｍ世代以降のフラッシュメモリでは、情報の保持特性の観点から絶縁膜の薄膜化が困難である。このため、ＦＧ型メモリ素子の代わりに、絶縁膜に電子をトラップして情報を保持するトラップ型メモリ素子が注目されるようになった。【０００３】
トラップ型メモリ素子は、ＦＧ型メモリ素子に比べて酸化膜換算膜厚を低減できること、および、ＦＧ型メモリ素子に比べてデバイス構造が単純であることなどの利点を有する。なお、酸化膜換算膜厚の低減には、トンネル酸化膜の薄膜化が含まれている。【０００４】
また、トラップ型メモリ素子は、電子の局所性を利用することにより、１つ当たり２ビット以上の情報を書き込むことが可能である。このため、トラップ型メモリ素子では、１ビット当たりのセル面積を縮小することが可能となり、フラッシュメモリの製造コストを低減させることが可能になる。【０００５】
図１は、トラップ型メモリ素子の構造の一例を示した断面図である。図１で示したように、トラップ型メモリ素子では、ｐ型半導体基板１のチャネル領域上に、トラップ絶縁膜４を挟んでゲート電極５が形成される。また、ゲート電極５の両側におけるｐ型半導体基板１内に、ｎ型のソース・ドレイン領域２および３が形成される。ソース・ドレイン領域２および３は、その一方がソースとなり、他方がドレインとなる拡散領域である。また、ソース・ドレイン領域２および３では、ソースおよびドレインは、書き込み状態と読み出し状態とで互いに切り替わる。また、ゲート電極５の両端付近がメモリノードＡおよびＢの電子蓄積領域となる。なお、トラップ絶縁膜４には、通常、酸化膜／窒化膜／酸化膜の積層構造が用いられる。【０００６】
図２は、トラップ型メモリ素子の動作の一例を説明するための説明図である。【０００７】
メモリノードＡを書き込み状態にする場合、ソース・ドレイン領域２およびゲート電極５のそれぞれに、正の電圧が印加される。この場合、メモリノードＡ付近にチャネルホットエレクトロン（ＣＨＥ：Channel  Hot  Electron）が発生し、メモリノードＡ付近のトラップ絶縁膜４に電子が注入される。これにより、トラップ絶縁膜４に電子が蓄積されることとなり、メモリノードＡが書き込み状態になる。【０００８】
メモリノードＡを消去状態にする場合、ソース・ドレイン領域２に正の電圧が印加され、かつ、ゲート電極５に負の電圧が印加される。この場合、メモリノードＡ付近にバンド間トンネリングに起因するホットホールが発生する。このホットホールがトラップ絶縁膜４に注入される。これにより、トラップ絶縁膜４に蓄積された電子が中和されることとなり、メモリノードＡが消去状態になる。【０００９】
メモリノードＡから情報を読み出す場合、ソース・ドレイン領域３およびゲート電極５のそれぞれに正の電圧が印加され、ソース・ドレイン領域２および３間の電流値が読み取られる。なお、メモリノードＡに電子が蓄積されている場合、ソースとなるソース・ドレイン領域２付近のフラットバンド電圧が正側にシフトするため、ソース・ドレイン領域２および３間の電流値が下がる。この電流値が所定値未満の場合、メモリノードＡが書き込み状態であるとし、この電流値が所定値以上の場合、メモリノートＡが消去状態であるとすることで、メモリの状態が識別される。【００１０】
また、メモリノードＢを書き込み状態にする場合、ソース・ドレイン領域３およびゲート電極５のそれぞれに、正の電圧が印加される。これにより、メモリノードＢ付近にチャネルホットエレクトロンが発生し、メモリノードＢ付近のトラップ絶縁膜４に電子が注入されて蓄積される。また、メモリノードＢを消去状態にする場合、ソース・ドレイン領域３に正の電圧が印加され、かつ、ゲート電極５に負の電圧が印加される。これにより、メモリノードＢ付近に、バンド間トンネリングによるホットホールが発生して、蓄積電子が中和される。さらに、メモリノードＢを読み出し状態にする場合、ソース・ドレイン領域２およびゲート電極５のそれぞれに正の電圧が印加され、ソース・ドレイン領域２および３間の電流値が読み取られる。【００１１】
しかしながら、このようなトラップ型メモリ素子では、情報の読み出し時に、トラップ絶縁膜４にホットキャリアが注入されるので、情報の読み出し回数が多くなると、蓄積されている電子の量が変化し、記録されている情報が変化するという問題（読み出しＤｉｓｔｕｒｂ）がある。【００１２】
より具体的には、図２に示す様に、メモリノードＡから情報を読み出す場合、ソース・ドレイン領域３およびゲート電極５に正の電圧が印加されるが、その時に僅かながらメモリノードＢ付近にチャネルホットエレクトロンが発生する。このため、メモリノードＢが消去状態の場合、メモリノードＡからの情報の読み出しが数多く行われると、消去状態が書き込み状態に変化して、メモリノードＢに誤動作が発生する。また、メモリノードＢからの情報の読み出しが数多く行われると、メモリノードＡの状態が変化する。【００１３】
また、トラップ絶縁膜４にホットエレクトロンおよびホットホールが注入されることで、情報の書き込みおよび消去が行われるため、情報の書き込みと消去とが繰り返されると、トラップ絶縁膜４が劣化し、電子の保持機能が劣化するという問題がある。これは、トラップ絶縁膜４がゲート電極５の絶縁膜を兼ねているためである。【００１４】
この間題を根本的に解決するためには、記憶領域であるトラップ絶縁膜４をホットキャリアが発生するチャネル領域から離す必要がある。しかしながら、トラップ絶縁膜４をホットキャリアの発生するチャネル領域から離すと、トラップ型メモリは、電子を蓄積することができず、したがって、情報を記録することができない。【００１５】
このように、トラップ型メモリ素子には、読み出しＤｉｓｔｕｒｂや保持機能の劣化などが発生するので、信頼性が低かった。【００１６】
この信頼性が低いという問題を解決するメモリ素子としては、抵抗変化型メモリ素子がある。抵抗変化型メモリ素子は、６５ｎｍ世代以降のフラッシュメモリのメモリ素子として注目を集めている。【００１７】
図３は、抵抗変化型メモリ素子の構造の一例を示した断面図である。図３において、抵抗変化型メモリ素子は、ドレイン領域１２およびソース領域１３が形成された半導体基板１１、半導体基板１１上に形成された絶縁膜１６、絶縁膜１６上に形成されたゲート電極１５、ドレイン領域１２に接続された抵抗変化層１７、および、抵抗変化層１７に接続された配線層１８を有する。なお、絶縁膜１６は、電子をトラップしない材質で形成される。【００１８】
抵抗変化層１７では、一般的に、酸化ニッケル（ＮｉＯ）、酸化バナジウム（Ｖ２Ｏ５）、酸化亜鉛（ＺｎＯ）、二酸化チタニウム（ＴｉＯ２）または三酸化タングステン（ＷＯ３）などの遷移金属酸化物を、窒化チタン（ＴｉＮ）、白金（Ｐｔ）またはルテニウム（Ｒｕ）などの金属で挟んだＭＩＭ（Ｍｅｔａｌ／Ｉｎｓｕｒａｔｏｒ／Ｍｅｔａｌ）構造が用いられる。【００１９】
図４は、抵抗変化型メモリ素子を用いたメモリセルアレイの構成の一例を示した構成図である。このようなメモリセルアレイは、例えば、特許文献１に記載されている。【００２０】
図４で示されたように、抵抗変化型メモリ素子を用いたメモリセルアレイでは、カラムデコーダ３１が、ｎ本のビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・、ＢＬ(ｎ)に接続され、ワードデコーダ３２がｍ本のワード線ＷＬ１、ＷＬ２、・・・、ＷＬ(ｍ)に接続されている。【００２１】
ビット線ＢＬ１〜ＢＬ(ｎ)のそれぞれは、ワード線ＷＬ２〜ＷＬ(ｍ)のそれぞれと交差するように配置され、抵抗変化型メモリ素子３３は、それらの交差部に配置される。このとき、抵抗変化型メモリ素子３３の配線層１８が、ビット線に接続され、抵抗変化型メモリ素子３３のゲート電極１５がワード線に接続される。なお、図４において、抵抗変化層１７による可変抵抗３４が示されている。【００２２】
この抵抗変化型メモリ素子３３に対する情報の書き込みおよび消去は、配線層１８およびゲート電極１５に正の電圧を印加し、ソース領域１３からドレイン領域１２を介して抵抗変化層１７に流れる電流を調整することで行われる。抵抗変化型メモリ素子３３からの情報の読み出しは、配線層１８およびゲート電極１５に正の電圧を印加し、抵抗変化層１７の抵抗値に応じて変化するソース領域１３およびドレイン領域１２との間に流れる電流を読み取ることで行われる。ただし、読み出し時に配線層１８に印加される電圧は、正の電圧であり、書き込み時に配線層１８に印加される電圧より低い。【００２３】
抵抗変化型メモリ素子を用いた場合、記憶領域である抵抗変化層１７が、ゲート電極１５のゲート絶縁膜を兼ねておらず、さらにチャネル領域から十分離れている。このため、ホットエレクトロンやホットホールに起因した読み出しディスターブ（Ｄｉｓｔｕｒｂ）や保持機能の低下などの、信頼性が低いという問題を解決することができる。さらに、消去時にホットキャリアを発生させる必要がないため、動作電圧の低電圧化が可能である。
【特許文献１】特開２００４−１８５７５４号公報
【発明の開示】
【発明が解決しようとする課題】
【００２４】
抵抗変化型メモリ素子では、ソース領域１３が必要となるため、一つのメモリセル（より具体的には、ゲート電極１５）に対して一つの記億領域しか形成できない。したがって、抵抗変化型メモリ素子では、一つのメモリセルに対し２つの記憶領域を有するトラップ型メモリと比べて、１ビット当たりのセル面積が増大する。つまり、セル面積の縮小によるコスト低減の面で、抵抗変化型メモリ素子はトラップ型メモリ素子に劣っている。【００２５】
一方、トラップ型メモリ素子では、読み出しディスターブ（Ｄｉｓｔｕｒｂ）や保持機能の低下などが発生するため、信頼性が低かった。【００２６】
したがって、抵抗変化型メモリ素子およびトラップ型メモリ素子では、高信頼性とセル面積低減とを両立させることができないという問題があった。【００２７】
本発明の目的は、上記の課題である、高信頼性とセル面積低減とを両立させることができないという問題を解決する半導体記憶装置、メモリセルアレイ、半導体記憶装置の製造方法および駆動方法を提供することである。
【課題を解決するための手段】
【００２８】
本発明による半導体記憶装置は、第一の導電型の半導体領域と、前記半導体領域と絶縁膜を挟んで接続された選択電極と、前記選択電極の両側における前記半導体領域内に形成された第二の導電型の第一の半導体領域および第二の半導体領域と、前記第一の半導体領域に接続された第一の抵抗変化層と、前記第二の半導体領域に接続された第二の抵抗変化層と、前記第一の抵抗変化層に接続された第一の配線層と、
前記第二の抵抗変化層に接続された第二の配線層と、を有する。【００２９】
本発明によるメモリセルアレイは、上記の半導体記憶装置を単位メモリセルとして有し、また、複数のビット線と、複数のワード線とを有するメモリセルアレイであって、前記単位メモリセルは、前記ビット線の延伸方向および前記ワード線の延伸方向のそれぞれに複数並べられ、各メモリセルの選択電極が前記ワード線に接続され、各メモリセルの第一の配線層および第二の配線層が前記ビット線に接続され、前記単位メモリセルのうちの複数の単位メモリセルの半導体領域が連続し、かつ、導通している。【００３０】
本発明による半導体記憶装置の製造方法は、半導体層内に第一の導電型の半導体領域を形成する第一工程と、前記半導体領域と絶縁膜を挟んで接続する選択電極を形成し、当該選択電極の両側における半導体領域内に、第二の導電型の第一の半導体領域および第二の半導体領域を形成する第二の工程と、前記第一の半導体領域の上に第一の抵抗変化層を形成し、前記第二の半導体領域の上に第二の抵抗変化層を形成する第三の工程と、前記第一の抵抗変化層の上に第一の配線層を形成し、前記第二の抵抗変化層の上に第二の配線層を形成する第四の工程と、を含む。【００３１】
本発明による半導体記憶装置の駆動方法は、上記の半導体記憶装置の駆動方法であって、前記半導体領域の電位を基準電位とし、前記第一の抵抗変化層および第二の抵抗変化層のうち情報の読み出しまたは書き換えを行う抵抗変化層に接続された前記第一の配線層または前記第二の配線層と、前記選択電極とに逆極性の読み出し電圧を印加して、情報の読み出しまたは書き換えを行う。
【発明の効果】
【００３２】
本発明によれば、高信頼性とセル面積低減とを両立させることが可能になる。
【図面の簡単な説明】
【００３３】
【図１】トラップ型メモリ素子の構造の一例を示した断面図である。
【図２】トラップ型メモリ素子の動作の一例を説明するための説明図である。
【図３】抵抗変化型メモリ素子の構造の一例を示した断面図である。
【図４】抵抗変化型メモリ素子を用いたメモリセルアレイの構成の一例を示した構成図である。
【図５】第一の実施形態の半導体記憶装置の構造を示した断面図である。
【図６】第一の実施形態の半導体記憶装置を用いたメモリセルアレイの構成の一例を示した構成図である。
【図７】第一の実施形態の半導体記憶装置の動作を説明するための説明図である。
【図８】第二の実施形態の半導体記憶装置の構造を示した断面図である。
【図９Ａ】第二の実施形態の半導体記憶装置の製造方法のある工程を説明するための断面図である。
【図９Ｂ】第二の実施形態の半導体記憶装置の製造方法の他の工程を説明するための断面図である。
【図９Ｃ】第二の実施形態の半導体記憶装置の製造方法の他の工程を説明するための断面図である。
【図９Ｄ】第二の実施形態の半導体記憶装置の製造方法の他の工程を説明するための断面図である。
【図９Ｅ】第二の実施形態の半導体記憶装置の製造方法の他の工程を説明するための断面図である。
【図９Ｆ】第二の実施形態の半導体記憶装置の製造方法の他の工程を説明するための断面図である。
【図９Ｇ】第二の実施形態の半導体記憶装置の製造方法の他の工程を説明するための断面図である。
【図１０】第三の実施形態の半導体記憶装置の構造を示した断面図である。
【図１１Ａ】第三の実施形態の半導体記憶装置の製造方法のある工程を説明するための断面図である。
【図１１Ｂ】第三の実施形態の半導体記憶装置の製造方法の他の工程を説明するための断面図である。
【図１１Ｃ】第三の実施形態の半導体記憶装置の製造方法の他の工程を説明するための断面図である。
【図１１Ｄ】第三の実施形態の半導体記憶装置の製造方法の他の工程を説明するための断面図である。
【図１１Ｅ】第三の実施形態の半導体記憶装置の製造方法の他の工程を説明するための断面図である。
【図１１Ｆ】第三の実施形態の半導体記憶装置の製造方法の他の工程を説明するための断面図である。
【図１２】第四の実施形態の半導体記憶装置の構造を示した断面図である。
【図１３Ａ】第四の実施形態の半導体記憶装置の製造方法のある工程を説明するための断面図である。
【図１３Ｂ】第四の実施形態の半導体記憶装置の製造方法の他の工程を説明するための断面図である。
【図１３Ｃ】第四の実施形態の半導体記憶装置の製造方法の他の工程を説明するための断面図である。
【図１３Ｄ】第四の実施形態の半導体記憶装置の製造方法の他の工程を説明するための断面図である。
【図１３Ｅ】第四の実施形態の半導体記憶装置の製造方法の他の工程を説明するための断面図である。
【図１３Ｆ】第四の実施形態の半導体記憶装置の製造方法の他の工程を説明するための断面図である。
【図１３Ｇ】第四の実施形態の半導体記憶装置の製造方法の他の工程を説明するための断面図である。
【図１３Ｈ】第四の実施形態の半導体記憶装置の製造方法の他の工程を説明するための断面図である。
【図１４】第五の実施形態の半導体記憶装置の構造を示した断面図である。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の実施形態について図面を参照して詳細に説明する。【００３５】
（第一の実施形態）
図５は、本発明の第一の実施形態の半導体記憶装置の構造を示した断面図である。  図５に示すように、本実施形態の半導体記憶装置では、半導体層である半導体基板１０１内にｐ型半導体領域１０２が形成され、そのｐ型半導体領域１０２の上に絶縁膜１０５を挟んで選択電極１０６が形成されている。また、選択電極１０６の両側におけるｐ型半導体領域１０２内に、自己整合的に第一のｎ型半導体領域１０３および第二のｎ型半導体領域１０４が形成されている。【００３６】
第一のｎ型半導体領域１０３には、第一の抵抗変化層１０７が接続され、第二のｎ型半導体領域１０４には、第二の抵抗変化層１０９が接続されている。また、第二の抵抗変化層１０９には、第一の配線層１０８が接続され、第二の抵抗変化層１０９には、第二の配線層１１０が接続される。これにより、ｎ型半導体領域１０３には、第一の抵抗変化層１０７を挟んで第一の配線層１０８が接続され、ｎ型半導体領域１０４には、第二の抵抗変化層１０９を挟んで第二の配線層１１０が接続されている。【００３７】
図６は、図５で示した半導体記憶装置を単位メモリセルとして有するメモリセルアレイの構成の一例を示した構成図である。【００３８】
図６では、単位メモリセルである半導体記憶装置は、トランジスタ２０３と可変抵抗素子２０４および２０５とで示されている。可変抵抗素子２０４は、第一の抵抗変化層１０７を示し、可変抵抗素子２０５は、第二の抵抗変化層１０９を示している。また、トランジスタ２０３は、選択電極１０６をゲートとし、ｎ型半導体領域１０３および１０４を、ソースおよびドレインとするトランジスタを示している。【００３９】
図６において、メモリセルアレイは、ｎ本のビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・、ＢＬ（ｎ）と、ｍ本のワード線ＷＬ１、ＷＬ２、・・・、ＷＬ（ｍ）と、カラムデコーダ２０１と、ワードデコーダ２０２と、複数の単位メモリセルを有する。なお、ｎおよびｍは、２以上の整数であるとする。つまり、ビット線およびワード線は、複数ある。【００４０】
ビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・、ＢＬ（ｎ）のそれぞれは、縦方向に延伸している。また、ワード線ＷＬ１、ＷＬ２、・・・、ＷＬ（ｍ）のそれぞれは、横方向に延伸している。カラムデコーダ２０１は、ビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・、ＢＬ（ｎ）に並列に接続され、ワードデコーダ２０２は、ワード線ＷＬ１、ＷＬ２、・・・、ＷＬ（ｍ）に並列に接続される。【００４１】
単位メモリセルは、ビット線のＢＬ１、ＢＬ２、ＢＬ３、・・・、ＢＬ（ｎ）の延伸方向である縦方向と、ワード線ＷＬ１、ＷＬ２、・・・、ＷＬ（ｍ）の延伸方向である横方向とのそれぞれに複数並べられている。【００４２】
単位メモリセルの選択電極１０６は、ワード線に接続される。また、配線層１０８は、隣り合う２本のビット線のうちの一方に接続され、配線層１１０は、その隣り合う２本のビット線のうちの他方に接続されている。【００４３】
より具体的には、隣り合う２本のビット線ＢＬ１およびＢＬ２のうち、一方のビット線（奇数番目のビット線ＢＬ１とする）は、一列目の各単位メモリセルの配線層１０８に接続され、他方のビット線（偶数番目のビット線ＢＬ２とする）は、一列目の各単位メモリセルの配線層１１０に接続される。同様に、他の隣り合う２本のビット線ＢＬ２〜ＢＬ(n)のうちの奇数番目のビット線と偶数番目のビット線のそれぞれは、同一の列に並ぶ各単位メモリセルの配線層１０８および１１０のそれぞれに接続される。【００４４】
また、ワード線ＷＬ１は、一行目の横方向に並ぶ各単位メモリセルの選択電極１０６に共通に接続される。同様に、他のワード線ＷＬ２〜ＷＬ(m)のそれぞれは、二行目〜ｍ行目のそれぞれの横方向に並ぶ各単位メモリセルの選択電極１０６に共通接続される。【００４５】
また、隣接する複数の単位メモリセルのｐ型半導体領域１０２は、連続し、かつ、導通している。そして、その連続したｐ型半導体領域１０２が共通ウェル（Well）配線に接続される。これにより、複数の単位メモリセルを、１個の共通ｗｅｌｌ配線に接続することが可能になり、メモリセル全体の面積を低減できる。【００４６】
次に半導体記憶装置の各部材の材料について説明する。【００４７】
絶縁膜１０５は、電子をトラップしない材料で形成されることが望ましい。例えば、絶縁膜１０５は、二酸化シリコン（ＳｉＯ２）、窒素添加酸化シリコン（ＳｉＯＮ）、酸化ハフニウム（ＨｆＯ２）、ハフニウムシリケート（ＨｆＳｉＯ）、窒素添加ハフニウムシリケート（ＨｆＳｉＯＮ）、三酸化アルミニウム（Ａｌ２Ｏ３）または二酸化ジルコニウム（ＺｒＯ２）等で形成されることが望ましい。以下では、絶縁膜１０５として、ＳｉＯ２で形成された膜（ＳｉＯ２膜）を用いる。【００４８】
また、選択電極１０６としては、リンを添加したｎ型のポリシリコンを用いる。【００４９】
さらに、抵抗変化層１０７および１０９のそれぞれには、酸化ニッケル（ＮｉＯ）、酸化バナジウム（Ｖ２Ｏ５）、酸化亜鉛（ＺｎＯ）、二酸化ジルコニウム（ＺｒＯ２）、二酸化チタン（ＴｉＯ２）または三酸化タングステン（ＷＯ３）などの遷移金属酸化物を窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、白金（Ｐｔ）またはルテニウム（Ｒｕ）などの金属で挟んだＭＩＭ構造を用いるのが望ましい。以下では、抵抗変化層１０７および１０９のそれぞれには、ＴｉＯ２をＴｉＮで挟んだＭＩＭ構造を用いる。【００５０】
そして、配線層１０８および１１０としては、アルミニウム（Ａｌ）を用いる。【００５１】
ｐ型半導体領域１０２のｐ型の不純物濃度と、ｎ型半導体領域１０３および１０４のそれぞれのｎ型の不純物濃度とは、その不純物濃度のピーク部で１Ｅ＋１８ｃｍ−２以上の高濃度であることが望ましく、１Ｅ＋１９ｃｍ−２以上であることがさらに望ましい。特に、ｐ型半導体領域１０２、ｎ型半導体領域１０３および１０４のそれぞれでは、選択電極１０６下のＰＮジャンクション部で高濃度かつ急峻な不純物濃度プロファイルが形成されていることが望ましい。【００５２】
次に、情報を読み出す際の半導体記憶装置の駆動方法について説明する。図７は、この情報の読み出し動作を説明するための説明図である。【００５３】
先ず、ｐ型半導体領域１０２の電位を基準電位とし、抵抗変化層１０７および１０９のうち抵抗値を読み出すことで情報を読み出す抵抗変更層に接続された配線層１０８または１１０と、選択電極１０６とに、互いに逆極性の電圧を印加する。より具体的には、配線層１０８または１１０に正の電圧が印加され、選択電極１０６に負の電圧が印加される。【００５４】
以下は、抵抗値を読み出す抵抗変更層を、抵抗変化層１０７とする。この場合、正の電圧が印加される配線層は、配線層１０８となる。また、配線層１０８には、ビット線ＢＬ（ｎ）が接続され、選択電極１０６にはワード線ＷＬ（ｍ）が接続されているものとする。したがって、図６で示したカラムデコーダ２０１が、ビット線ＢＬ（ｎ）を介して配線層１０８に正の電圧を印加し、ワードデコーダ２０２が、ワード線ＷＬ（ｍ）を介して選択電極１０６に負の電圧を印加する。【００５５】
配線層１０８および選択電極１０６に上記のような電圧が印加されると、図７で示したように、選択電極１０６下のｐ型半導体領域１０２とｎ型半導体領域１０３とのＰＮジャンクションに、バンド間トンネル電流が流れる。これにより、ｐ型半導体領域１０２とｎ型半導体領域１０３間の抵抗（Ｒｂａｎｄ１）が下がり、配線層１０８とｐ型半導体領域１０２の間に電流が流れるようになる。【００５６】
この電流値（以下、読み取り電流値と称する）は、抵抗変化層１０７の抵抗値（Ｒｍｅｍｏｒｙ１）に大きく依存する。このため、この読み取り電流値を測定することで、抵抗変化層１０７の抵抗値を読み取ることができる。この抵抗値が所定値以上の場合、抵抗変化層１０７に情報が記録されているＳｅｔ状態（セット状態）であるとし、この抵抗値が所定値未満の場合、抵抗変化層１０７に情報が記録されていないＲｅｓｅｔ状態（リセット状態）であるとする。【００５７】
ここで、選択電極１０６下のｐ型半導体領域１０２の不純物濃度が１Ｅ＋１８ｃｍ−２以上であると、配線層１０８に正の電圧が印加された時に、ｎ型半導体領域１０３からｎ型半導体領域１０４に流れるパンチスルー電流に起因した隣接メモリノード間の誤作動を回避することができる。【００５８】
さらに、バンド間トンネル電流は、選択電極１０６下のＰＮジャンクション付近におけるｐ型半導体領域１０２およびｎ型半導体領域１０３の不純物濃度と不純物プロファイルの急峻性に大きく依存する。また、不純物プロファイルが急峻で、かつ、ｐ型半導体領域１０２とｎ型半導体領域１０３の不純物濃度が共に１Ｅ＋１８ｃｍ−２以上であると、読み出し動作に十分なバンド間トンネル電流を流すことができる。【００５９】
また、ｐ型半導体領域１０２とｎ型半導体領域１０３の不純物濃度が１Ｅ＋１９ｃｍ−２以上であると、寄生抵抗であるｐ型半導体領域１０２の抵抗値Ｒｐとｎ型半導体領域の抵抗値Ｒｎとが抵抗変化層１０７に対して無視できる程度に低減する。このため、抵抗変化層１０７がＲｅｓｅｔ状態の場合、読み出し電流値を増大させることができる。特に、本実施形態では、ｐ型半導体領域１０２が複数の単位メモリセルに対して共通であり、共通Ｗｅｌｌ配線への接続位置が各単位メモリセルから離れているため、不純物濃度が１Ｅ＋１９ｃｍ−２以上の高濃度化による抵抗値Ｒｐの低減が効果的である。また、本実施形態では、Ｒｅｓｅｔ状態における読み出し電流の増大により、メモリの高速化が可能になる。【００６０】
次に、情報を書き換える際の半導体記憶装置の駆動方法について説明する。【００６１】
先ず、ｐ型半導体領域１０２の電位を基準電位とし、抵抗変化層１０７および１０９のうち抵抗値を書き換えることで情報を書き換える抵抗変更層に接続された配線層１０８または１１０と、選択電極１０６とに、互いに逆極性の電圧を印加する。より具体的には、配線層１０８または１１０に正の電圧が印加され、選択電極１０６に負の電圧が印加される。さらに、配線層１０８または１１０には、情報の読み出し時に印加された電圧よりも高い正の電圧を印加し、選択電極１０６には、情報の読み出し時に印加された電圧よりも低い負の電圧を印加する。これにより、読み出し時よりも大きい電流が抵抗変化層１０７または１０９を流れる。この大きい電流によって、抵抗変化層１０７または１０９が、Ｓｅｔ状態からＲｅｓｅｔ状態、もしくは、Ｒｅｓｅｔ状態からＳｅｔ状態に変化する。【００６２】
次に効果を説明する。【００６３】
本実施形態では、ｐ型半導体領域１０２と絶縁膜１０５を挟んで選択電極１０６が形成されている。また、選択電極１０６の両側におけるｐ型半導体領域１０２内に第一のｎ型半導体領域１０３および第二のｎ型半導体領域１０４が形成されている。第一のｎ型半導体領域１０３には、第一の抵抗変化層１０７が接続され、第二のｎ型半導体領域１０４には、第二の抵抗変化層１０９が接続されている。また、第二の抵抗変化層１０９には、第一の配線層１０８が接続され、第二の抵抗変化層１０９には、第二の配線層１１０が接続される。【００６４】
この場合、ｐ型半導体領域１０２内にｎ型半導体領域１０３および１０４が形成されている。また、抵抗変化層１０７がｎ型半導体領域１０３に接続され、抵抗変化層１０９がｎ型半導体領域１０４に接続される。したがって、トラップ型メモリ素子と異なり、情報を保持するメモリ機能を有する抵抗変化層１０７および１０９を、ホットキャリアが発生するｐ型半導体領域１０２から離すことが可能になる。よって、読み出しＤｉｓｔｕｒｂや保持機能の劣化などの信頼性の低下を回避することができる。【００６５】
また、配線層１０８または１１０と選択電極１０６とに電圧を印加することで、選択電極１０６下のｐ型半導体領域１０２とｎ型半導体領域１０３の間に形成されたＰＮジャンクションに流れるバンド間トンネル電流を用いて、メモリ情報の書き換えおよび読み出しを行うことが可能になる。このため、ソース・ドレイン間を流れる電流を用いた抵抗変化型メモリ素子の異なり、メモリ素子にソース領域を設けなくてもよくなる。このため、一つのメモリセルに対して２つの記憶領域を形成することが可能になり、１ビット当たりのセル面積を縮小することができる。【００６６】
つまり、本実施形態によれば、高信頼性と１ビットあたりのセル面積低減を両立させることが可能になる。【００６７】
また、本実施形態では、メモリセルアレイは、高信頼性と１ビットあたりのセル面積低減を両立させることが可能な半導体記憶装置を単位メモリセルとして有しているので、メモリセルアレイの高信頼性とセル面積低減を両立させることが可能になる。【００６８】
また、本実施形態では、メモリセルアレイにおける各単位メモリセルのｐ型半導体領域１０２が連続し、かつ、導通している。この場合、各単位メモリセルのｐ型半導体領域１０２を一つの共通ＷＥＬＬ配線に接続することが可能になり、メモリセルアレイの面積を低減させることが可能になる。【００６９】
次に、半導体記憶装置の製造方法について説明する。【００７０】
先ず、半導体基板１０１の所定の領域にボロンをイオン注入して、その領域を活性化することで、その領域をｐ型半導体領域１０２として形成する。イオン注入されるボロンのドーズ量は、２Ｅ＋１５ｃｍ−２であるとする。【００７１】
続いて、絶縁膜１０５を挟んでｐ型半導体領域１０２と接続する選択電極１０６を形成する。具体的には、ｐ型半導体領域１０２の上にＳｉＯ２の絶縁膜１０５およびリン添加ポリシリコンを堆積し、そのリン添加ポリシリコンに露光工程とドライエッチング工程を用いてパターニングすることで、リン添加ポリシリコンを選択電極１０６として形成する。【００７２】
その後、選択電極１０６の両側におけるｐ型半導体領域１０２内に、ｎ型半導体領域１０３および１０４を形成する。具体的には、選択電極１０６をマスクとして、ｐ型半導体領域１０２にリンをイオン注入して、自己整合的に選択電極１０６の両側におけるｐ型半導体領域１０２内に、ｎ型半導体領域１０３および１０４を形成する。イオン注入されるリンのドーズ量は、２Ｅ＋１５ｃｍ−２であるとする。【００７３】
そして、ｎ型半導体領域１０３の上に抵抗変化層１０７を形成し、ｎ型半導体領域１０４の上に抵抗変化層１０９を形成する。【００７４】
最後に、抵抗変化層１０７の上に配線層１０８を形成し、抵抗変化層１０９の上に配線層１１０を形成する。【００７５】
（第二の実施形態）
図８は、本発明の第二の実施形態の半導体記憶装置の構造を示した断面図である。なお、図８において、図５と同じ構成には同じ符号を付し、その説明を省略することがある。【００７６】
図８における半導体記憶装置では、第一のｎ型半導体領域１０３には、第一のビア層１１１、第一の抵抗変化層１１２、第二のビア層１１３および第一の配線層１０８が順番に接続されている。また、第二のｎ型半導体領域１０４には、第一のビア層１１１、第二の抵抗変化層１１４、第二のビア層１１３および第二の配線層１１０が順番に接続されている。【００７７】
したがって、第一の抵抗変化層１１２は、第一のビア層１１１を挟んで第一のｎ型半導体領域１０３に接続され、第二の抵抗変化層１１４は、第一のビア層１１１を挟んでｎ型半導体領域１０４を挟んで接続される。また、第一の配線層１０８は、第二のビア層１１３を挟んで第一の抵抗変化層１１２に接続され、第二の配線層１１０は、第二のビア層１１３を挟んで第二の抵抗変化層１１４に接続される。【００７８】
なお、本実施形態の半導体記憶装置は、第一の実施形態と同様に、単位メモリセルを構成する。単位メモリセルは、図６で示したメモリセルアレイと同様に、メモリセルアレイを構成することができる。より具体的には、図８で示した半導体記憶装置が単位メモリセルとして、２次元的に複数並べられる。また、複数の単位メモリセルのｐ型半導体領域１０２が連続して形成されて互いに導通している。【００７９】
絶縁膜１０５、選択電極１０６、抵抗変化層１０７および１０９、および、配線層１０８および１１０の材料は、第一の実施形態と同じである。ビア層１１１および１１３としては、周辺との密着層としてＴｉＮ層を含むタングステン（Ｗ）を用いる。【００８０】
次に効果を説明する。【００８１】
本実施形態によれば、第一の抵抗変化層１１２は、第一のビア層１１１を挟んで第一のｎ型半導体領域１０３に接続され、第二の抵抗変化層１１４は、第一のビア層１１１を挟んでｎ型半導体領域１０４を挟んで接続される。また、第一の配線層１０８は、第二のビア層１１３を挟んで第一の抵抗変化層１１２に接続され、第二の配線層１１０は、第二のビア層１１３を挟んで第二の抵抗変化層１１４に接続される。【００８２】
この場合、抵抗変化層１１２および１１４がビア層１１１を挟んでｎ型半導体領域１０３および１０４に接続されているため、抵抗変化層１１２および１１４を、ホットキャリアが発生するｐ型半導体領域１０２からさらに離すことが可能になり、さらなる高信頼性を得ることが可能になる。【００８３】
なお、本実施形態でも、第一の実施形態と同様に、選択電極１０６下のｐ型半導体領域１０２とｎ型半導体領域１０３のＰＮジャンクションに流れるバンド間トンネル電流を用いて、メモリ情報の書き換えおよび読み出しが可能であるため、メモリ素子にソース領域を設けなくてもよくなる。したがって、本実施形態でも、高信頼性と１ビットあたりのセル面積低減を両立させることが可能になる。【００８４】
次に、本実施形態の半導体記憶装置の製造方法を説明する。図９Ａ〜図９Ｇは、この製造方法における各工程の半導体記憶装置の断面を示した断面図である。【００８５】
先ず、半導体基板１０１の所定の領域にボロンをイオン注入して、その領域を活性化することで、その領域をｐ型半導体領域１０２として形成する。イオン注入されるボロンのドーズ量は、２Ｅ＋１５ｃｍ−２であるとする。【００８６】
続いて、図９Ａに示すように、ｐ型半導体領域１０２上にＳｉＯ２の絶縁膜１０５およびリン添加ポリシリコンを堆積し、そのリン添加ポリシリコンに露光工程とドライエッチング工程を用いてパターニングすることで、リン添加ポリシリコンを選択電極１０６として形成する。【００８７】
その後、図９Ｂに示すように、選択電極１０６をマスクとして、ｐ型半導体領域１０２にリンをイオン注入して、自己整合的に選択電極１０６の両側におけるｐ型半導体領域１０２内に、ｎ型半導体領域１０３および１０４を形成する。イオン注入されるリンのドーズ量は、２Ｅ＋１５ｃｍ−２であるとする。【００８８】
さらに、図９Ｃに示すように、素子全面に第一の層間膜１１７を堆積し、その堆積された第一の層間膜１１７の表面を、ＣＭＰ（Chemical  Mechanical  Polishing）法を用いて平坦化する。ここでは、第一の層間膜１１７として、酸化膜を用いる。【００８９】
その後、第一の層間膜１１７に、露光工程とドライエッチング工程を用いてｎ型半導体領域１０３および１０４のそれぞれに連通する二つのビアを開け、そのビアの中に金属であるＴｉＮおよびＷを所定の順番および厚さで堆積する。続いて、図９Ｄに示すように、ＣＭＰ法を用いて、その堆積物の表面を平坦化すると共に、ビア部以外にあるＴｉＮおよびＷを除去することで、ｎ型半導体領域１０３および１０４のそれぞれに接続された第一のビア層１１１を形成する。【００９０】
そして、図９Ｅに示すように、ビア層１１１のそれぞれの上に、ＴｉＮ、ＴｉＯ２およびＴｉＮを順番に所定の厚さで堆積し、その堆積物を、露光工程とドライエッチング工程を用いてパターニングして、ＭＩＭ構造の第一の抵抗変化層１１２および第二の抵抗変化層１１４を形成する。具体的には、ｎ型半導体領域１０３に接続されたビア層１１１の上に第一の抵抗変化層１１２を形成し、ｎ型半導体領域１０４に接続されたビア層１１１の上に第二の抵抗変化層１１４を形成する。【００９１】
その後、図９Ｆに示すように、第二の層間膜１１８を素子全面に堆積した後、ＣＭＰ法によって第二の層間膜１１８の表面を平坦化し、第一のビア層１１１と同様の工程により、抵抗変化層１１２および１１４のそれぞれと接続する第二のビア層１１３を形成する。第二の層間膜１１８としては、ここでは、酸化膜を用いる。また、第二のビア層１１３としては、ここではＴｉＮおよびＷの積層構造を用いる。【００９２】
最後に、図９Ｇに示すように、素子全面にＡｌを堆積し、その堆積物を、露光工程とドライエッチング工程を用いてパターニングすることで、配線層１０８および１１０を形成する。これにより、抵抗変化層１１２と接続された第二のビア層１１３の上に配線層１０８が形成され、抵抗変化層１１４と接続された第二のビア層１１３の上に配線層１１０が形成される。【００９３】
（第三の実施形態）
図１０は、本発明の第三の実施形態の半導体記憶装置の構造を示した断面図である。なお、図１０において、図８と同じ構成には同じ符号を付し、その説明を省略することがある。【００９４】
図１０における半導体記憶装置では、第一のｎ型半導体領域１０３に接続された第一のビア層１１１の上部に第一の抵抗変化層１１９が形成され、その抵抗変化層１１９の上部に第一の配線層１０８が形成されている。また、第二のｎ型半導体領域１０４に接続された第一のビア層１１１の上部に第二の抵抗変化層１２０が形成され、その抵抗変化層１２０の上部に第二の配線層１１０が形成されている。これにより、抵抗変化層１１９および１２０のそれぞれは、ビア層１１１を挟んでｎ型半導体領域１０３および１０４のそれぞれに接続される。また、配線層１０８および１１０のそれぞれは、抵抗変化層１１９および１２０と直接接続される。【００９５】
なお、本実施形態の半導体記憶装置は、第一の実施形態と同様に、単位メモリセルを構成する。単位メモリセルは、図６で示したメモリセルアレイと同様に、メモリセルアレイを構成することができる。より具体的には、図１０で示した半導体記憶装置が単位メモリセルとして、２次元的に複数並べられる。また、複数の単位メモリセルのｐ型半導体領域１０２が連続して形成されて互いに導通している。【００９６】
絶縁膜１０５および選択電極１０６の材料は、第一の実施形態と同じであり、ビア層１１１の材料は、第二の実施形態と同じである。抵抗変化層１１９および１２０としては、第一のビア層１１１の上部を酸化された材料（ここでは、酸化タングステン（ＷＯ）とする）を用いる。配線層１０８および１１０としては、ＴｉＮとＡｌの積層構造を用いる。【００９７】
次に効果を説明する。【００９８】
本実施形態によれば、抵抗変化層１１９および１２０のそれぞれは、ビア層１１１を挟んでｎ型半導体領域１０３および１０４のそれぞれに接続される。このため、第二の実施形態と同様に、抵抗変化層１１９を、ホットキャリアが発生するｐ型半導体領域１０２からさらに離すことが可能になり、さらなる高信頼性を得ることが可能になる。なお、本実施形態でも、第一および第二の実施形態と同様に、選択電極１０６下のｐ型半導体領域１０２とｎ型半導体領域１０３のＰＮジャンクションに流れるバンド間トンネル電流を用いて、メモリ情報の書き換えおよび読み出しが可能であるため、メモリ素子にソース領域を設けなくてもよくなる。したがって、本実施形態でも、高信頼性と１ビットあたりのセル面積低減を両立させることが可能になる。【００９９】
また、本実施形態では、配線層１０８および１１０のそれぞれが、抵抗変化層１１９および１２０と直接接続される。このため、ビア層１１１が下部電極を兼ね、配線層１０８および１１０が上部電極を兼ねることとなり、製造方法を簡便化することが可能になる。また、図８の第二のビア層１１３を設ける必要がないので、半導体記憶装置の縦方向のスケールを小さくすることが可能になる。【０１００】
また、本実施形態では、抵抗変化層１１９および１２０には、第一のビア層１１１を酸化させた材料を用いる。このため、抵抗変化層１１９および１２０を形成する際に、ビア層１１１を酸化させればよいので、製造方法をさらに簡便化することが可能になる。【０１０１】
これらの理由により、本実施形態の半導体記憶装置を用いた場合、大幅なコストダウンが可能となる。【０１０２】
次に、本実施形態の半導体記憶装置の製造方法を説明する。図１１Ａ〜図１１Ｆは、この製造方法における各工程の半導体記憶装置の断面を示した断面図である。【０１０３】
先ず、半導体基板１０１の所定の領域にボロンをイオン注入して、その領域を活性化することで、その領域をｐ型半導体領域１０２として形成する。イオン注入されるボロンのドーズ量は、第二の実施形態と同様に２Ｅ＋１５ｃｍ−２であるとする。【０１０４】
続いて、図１１Ａに示すように、ｐ型半導体領域１０２上にＳｉＯ２の絶縁膜１０５およびリン添加ポリシリコンを堆積し、そのリン添加ポリシリコンに露光工程とドライエッチング工程を用いてパターニングすることで、リン添加ポリシリコンを選択電極１０６として形成する。【０１０５】
その後、図１１Ｂに示すように、選択電極１０６をマスクとして、ｐ型半導体領域１０２にリンをイオン注入して、自己整合的に選択電極１０６の両側におけるｐ型半導体領域１０２内に、ｎ型半導体領域１０３および１０４を形成する。イオン注入されるリンのドーズ量は、２Ｅ＋１５ｃｍ−２であるとする。イオン注入されるリンのドーズ量は、第二の実施形態と同様に、２Ｅ＋１５ｃｍ−２であるとする。【０１０６】
さらに、図１１Ｃに示すように、素子全面に第一の層間膜１１７を堆積し、その堆積された第一の層間膜１１７の表面を、ＣＭＰ法を用いて平坦化する。ここでは、第一の層間膜１１７として、酸化膜を用いる。【０１０７】
その後、第一の層間膜１１７に、露光工程とドライエッチング工程を用いてｎ型半導体領域１０３および１０４のそれぞれに連通する二つのビアを開け、そのビアの中にＴｉＮおよびＷを堆積する。続いて、図１１Ｄに示すように、ＣＭＰ法を用いてｍその堆積物の表面を平坦化すると共に、ビア部以外のＴｉＮおよびＷを除去することで、ｎ型半導体領域１０３およびｎ型半導体領域１０４のそれぞれに接続された第一のビア層１１１を形成する。【０１０８】
そして、図１１Ｅに示すように、第一のビア層１１１の上部にプラズマ酸化を行いことで、その第一のビア層１１１の上部を酸化してＷＯを形成し、そのＷＯを第一の抵抗変化層１１９および第二の抵抗変化層１２０として形成する。【０１０９】
最後に、図１１Ｆに示すように、素子全面にＴｉＮおよびＡｌを順番に所定の膜厚で堆積し、その堆積物に露光工程とドライエッチング工程を用いてパターニングすることで、配線層１０８および１１０を形成する。【０１１０】
本実施形態の製造方法では、図９で示した第二の実施形態の製造方法に比べて、抵抗変化層１１９および１２０であるＭＩＭ構造のパターニングプロセスと、第二の層間膜を形成するプロセスと、第二のビア層を形成するプロセスとを省略することができるため、工程数が大幅に減り、コストを大幅にさげることができる。【０１１１】
（第四の実施形態）
図１２は、本発明の第四の実施形態の半導体記憶装置の構造を示した断面図である。なお、図１２において、図８と同じ構成には、同じ符号を付し、その説明を省略することがある。また、図１２における半導体記憶装置は、選択電極が半導体基板内に埋め込まれている点に特徴がある。【０１１２】
図１２における半導体記憶装置では、半導体基板１０１上にｐ型半導体領域１０２が形成され、ｐ型半導体領域１０２の中に絶縁膜１２１を挟んで埋め込み選択電極１２２が埋め込まれている。また、埋め込み選択電極１２２の両側におけるｐ型半導体領域１０２内に、自己整合的に第一のｎ型半導体領域１２３および第二のｎ型半導体領域１２４が形成されている。選択電極１２２がワード線に接続されている。第一のｎ型半導体領域１２３の上には、第一のビア層１１１、第一の抵抗変化層１１２、第二のビア層１１３および配線層１０８が順番に形成されている。第二のｎ型半導体領域１２４の上には、第一のビア層１１１、第二の抵抗変化層１１４、第二のビア層１１３および配線層１１０が順番に形成されている。【０１１３】
本実施形態の半導体記憶装置は、第一の実施形態と同様に、単位メモリセルを構成する。また、単位メモリセルは、図６で示したメモリセルアレイと同様に、メモリセルアレイを構成することができる。より具体的には、図１２で示した半導体記憶装置が単位メモリセルとして、２次元的に複数並べられる。また、複数の単位メモリセルのＰ型半導体領域１０２が連続して形成されて互いに導通している。【０１１４】
ビア層１１１および１１３、抵抗変化層１１２および１１４、および、配線層１０８および１１０の材料は、第二の実施形態と同じである。また、絶縁膜１２１は、図５の絶縁膜１０５と同様に、電子をトラップしない材料で形成されることが望ましく、ＳｉＯ２、ＳｉＯＮ、ＨｆＯ２、ＨｆＳｉＯ、ＨｆＳｉＯＮ、Ａｌ２Ｏ３またはＺｒＯ２等が望ましい。以下、絶縁膜１２１として、ＳｉＯ２膜を用いる。また、選択電極１２２としては、図５の選択電極１０６と同様に、リンを添加したｎ型のポリシリコンを用いる。【０１１５】
次に効果を説明する。【０１１６】
本実施形態でも、第一〜第三の実施形態と同様に、メモリ機能を有する抵抗変化層１１２および１１４を、ホットキャリアが発生するｐ型半導体領域１０２から離すことが可能になる。よって、読み出しＤｉｓｔｕｒｂや保持機能の信頼性劣化を回避することができる。また、本実施形態でも、第一〜第三の実施形態と同様に、埋め込み選択電極１０６下のｐ型半導体領域１０２とｎ型半導体領域１０３のＰＮジャンクションに流れるバンド間トンネル電流を用いて、メモリ情報の書き換えおよび読み出しが可能であるため、メモリ素子にソース領域を設けなくてもよくなる。したがって、本実施形態でも、高信頼性と１ビットあたりのセル面積低減を両立させることが可能になる。【０１１７】
また、本実施形態では、埋め込み選択電極１２２は、ｐ型半導体領域１０２に埋め込まれている。このため、ｎ型半導体領域１２３および１２４間の実効的な距離を大きくすることができる。このため、誤動作の原因である左右のメモリノード間を流れる漏れ電流が抑えながら、微細化することが可能となる。【０１１８】
なお、第二のビア層１１３を設けることなく、図１０で示した第三の実施形態の半導体記憶装置ように、抵抗変化層１１２および１１４のそれぞれに、配線層１０８および１１０のそれぞれを直接に形成することも可能である。【０１１９】
次に、本実施形態の半導体記憶装置の製造方法を説明する。図１３Ａ〜図１３Ｈは、この製造方法における各工程の半導体記憶装置の断面を示した断面図である。【０１２０】
先ず、半導体基板１０１の所定の領域にボロンをイオン注入して、その領域を活性化することで、その領域をｐ型半導体領域１０２として形成する。イオン注入されるボロンのドーズ量は、第三および第四の実施形態と同様に、２Ｅ＋１５ｃｍ−２であるとする。【０１２１】
続いて、図１３Ａに示すように、ｐ型半導体領域１０２上の所定の領域にリンを注入し、その領域を活性化することで、そのリンが注入された領域をｎ型半導体領域１２５として形成する。【０１２２】
その後、図１３Ｂに示すように、半導体基板１０１を露光工程とドライエッチング工程を用いてパターニングすることで、半導体基板１０１のｐ型半導体領域１０２およびｎ型半導体領域１２５に溝部１２６を形成する。続いて、図１３Ｃに示すように、溝部１２６が形成された素子全面に、ＳｉＯ２の絶縁膜１２７およびリン添加ポリシリコン１２８を順番に所定の厚さで堆積する。【０１２３】
続いて、ｎ型半導体領域１２５上の絶縁膜１２７およびリン添加ポリシリコン１２８を除去すると共に、ＣＭＰ法を用いてｎ型半導体領域１２５を平坦化する。これにより、図１３Ｄに示すように、ｐ型半導体領域１０２上に、絶縁膜１２７から作られた絶縁膜１２１を介して、リン添加ポリシリコン１２８で作られた埋め込み選択電極１２２が形成されると共に、埋め込み選択電極１２２の両側にｎ型半導体領域１２５から作られた第一のｎ型半導体領域１２３および第二のｎ型半導体領域１２４が形成される。【０１２４】
次に、図１３Ｄに示すように、素子全面に第一の層間膜１１７を堆積し、その堆積された第一の層間膜１１７の表面を、ＣＭＰ法を用いて平坦化する。ここでは、第一の層間膜１１７として、酸化膜を用いる。【０１２５】
さらに、第一の層間膜１１７に露光工程とドライエッチング工程を用いて、ｎ型半導体領域１２３および１２４に連通するビアを開け、そのビアの中に、ＴｉＮおよびＷを所定の順番および厚さで堆積する。続いて、図１３Ｅに示すように、その堆積物の表面を、ＣＭＰ法を平坦化すると共に、ビア部以外のＴｉＮおよびＷを除去することで、ｎ型半導体領域１２３およびｎ型半導体領域１２４のそれぞれに接続される第一のビア層１１１を形成する。【０１２６】
そして、図１３Ｆに示すように、素子全面にＴｉＮ、ＴｉＯ２およびＴｉＮをこの順番で所定の厚さで堆積し、その堆積物に露光工程とドライエッチング工程を用いてパターニングすることで、ＭＩＭ構造を有する第一の抵抗変化層１１３および第二の抵抗変化層１１４を形成する。【０１２７】
その後、図１３Ｇに示すように、素子全面に第二の層間膜１１８を堆積し、その堆積された第二の層間膜１１８の表面を、ＣＭＰ法を用いて平坦化し、第一のビア層１１１と同様の工程により、第二のビア層１１３を形成する。ここでは、第二の層間膜１１８としては、酸化膜を用いる。また、第二のビア層１１３としては、ＴｉＮおよびＷの積層構造を用いる。【０１２８】
最後に、図１３Ｈに示すように、素子全面にＡｌを堆積し、その堆積物に露光工程とドライエッチング工程を用いてパターニングすることで、配線層１０８および１１０を形成する。【０１２９】
（第五の実施形態）
図１４は、本発明の第五の実施形態の半導体記憶装置の構造を示した断面図である。なお、図１４において、図５と同じ構成には、同じ符号を付し、その説明を省略することがある。【０１３０】
図１４に示すように、本実施形態の半導体記憶装置では、ｐ型半導体領域１０２内の、第一のｎ型半導体領域１０３および第二のｎ型半導体領域１０４の間に素子分離領域１３０が形成されている。【０１３１】
なお、素子分離領域１３０以外の部材については、第一の実施形態と同じである。【０１３２】
また、本実施形態の半導体記憶装置は、第一の実施形態と同様に、単位メモリセルを構成する。単位メモリセルは、図６で示したメモリセルアレイと同様に、メモリセルアレイを構成することができる。より具体的には、図１４で示した半導体記憶装置が単位メモリセルとして、２次元的に複数並べられる。また、複数の単位メモリセルのｐ型半導体領域１０２が連続して形成されて互いに導通している。【０１３３】
本実施形態の半導体記憶装置の製造方法では、選択電極１０６を形成する前に、ｐ型半導体領域１０２ないに素子分離領域１３０を形成する。そして、素子分離領域１３０が形成した後、素子分離領域１３０の上に選択電極１０６を形成する。【０１３４】
次に効果を説明する。【０１３５】
本実施形態でも、第一〜第四の実施形態と同様に、一つの選択電極１０６に対して２つのメモリノードを持つため、一つの選択電極１０６に対して１つのメモリノードしかもたない抵抗変化型メモリ素子に比べて、１ビット当たりのメモリセル面積を大幅に低減できる。【０１３６】
また、本実施形態では、ｎ型半導体領域１０３および１０４の間に素子分離領域１３０が形成されているため、ｎ型半導体領域１０３および１０４の間の漏れ電流を大幅に低減することができ、誤動作を防ぐことが可能となる。【０１３７】
以上、実施形態を参照して本願発明を説明したが、本願発明は、上記実施形態に限定されたものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更を行うことができる。【０１３８】
例えば、各実施形態において、第一の導電型としてｐ型を用い、第二の導電型としてｎ型を用いたが、第一の導電型としてｎ型を用い、第二の導電型としてｐ型を用いてもよい。この場合の動作方法は、それぞれの半導体領域に各実施形態とは正負逆の電圧を印加する。【０１３９】
また、抵抗変化層としてＭＩＭ構造の代わりに相変化層を用いてもよい。この場合でも、高信頼性化とセル面積縮小の両立させることが可能になる。【０１４０】
この出願は、２００８年３月２５日に出願された日本出願特願２００８−７９０６９号公報を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図９Ｆ】
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【図９Ｇ】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１１Ｅ】
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【図１１Ｆ】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１３Ｄ】
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【図１３Ｅ】
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【図１３Ｆ】
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【図１３Ｇ】
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【図１３Ｈ】
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【図１４】
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