(57)【特許請求の範囲】
【請求項１】
発振周波数で発振するように動作可能であり、増幅手段、フィルタリング手段、および位相シフトを与える手段を有するループと、
前記ループに直列結合された容量性素子と、
前記発振周波数より低い帯域幅を有する入力信号を前記ループに加算する手段と、
前記入力信号の積分に依存した発振信号のための出力と、を備える積分器。
【請求項２】
前記発振信号は、前記入力信号の積分によって変調されたパルス幅である、請求項１に記載の積分器。
【請求項３】
前記フィルタリング手段は、前記入力信号の前記帯域幅におけるスペクトル成分に対して、前記発振周波数でのスペクトル成分を減衰するように動作可能である、請求項１または請求項２に記載の積分器。
【請求項４】
前記増幅手段および前記位相シフトを与える手段は、増幅および位相シフト要素として与えられ、
前記フィルタリング手段は、前記加算手段の出力と、前記増幅および位相シフト要素の入力と、の間に結合される、請求項１から３のいずれか一項に記載の積分器。
【請求項５】
前記増幅手段および前記位相シフトを与える手段は、増幅および位相シフト要素として与えられ、
前記フィルタリング手段は、前記増幅および位相シフト要素の出力と、前記加算手段の入力と、の間に結合される、請求項１から３のいずれか一項に記載の積分器。
【請求項６】
前記増幅および位相シフト要素は、直列結合された第１の複数のインバータを有する第１の信号経路を含む、請求項４または請求項５に記載の積分器。
【請求項７】
前記増幅および位相シフト要素は、少なくとも１つのさらなる信号経路を含み、
前記信号経路は、前記第１の信号経路の前記第１の複数のインバータのうちの１つまたは複数のインバータに並列結合された並列結合インバータを含む、請求項６に記載の積分器。
【請求項８】
前記さらなる信号経路の少なくとも１つは、位相シフトネットワークを含む、請求項７に記載の積分器。
【請求項９】
差動形式の前記入力信号を受信し、差動形式の前記発振信号を送信するように構成された、請求項１から８のいずれか一項に記載の積分器。
【請求項１０】
前記増幅手段および前記位相シフトを与える手段は、増幅および位相シフト要素として与えられ、
前記増幅および位相シフト要素は、差動形式の前記発振信号を処理するように構成され、
前記増幅および位相シフト要素は、
第１の差動成分入力および第２の差動成分入力を有する差動入力と、
第１の差動成分出力および第２の差動成分出力を有する差動出力と、
前記第１の差動成分入力と、前記第１の差動成分出力と、の間に直列結合された第１の複数のインバータを有する第１の信号経路と、
前記第２の差動成分入力と、前記第２の差動成分出力と、の間に直列結合された第２の複数のインバータを有する第２の信号経路と、
前記第１の差動成分入力と、前記第２の複数のインバータの１つのインバータの出力と、の間に結合された第１の交差結合容量性素子と、
前記第２の差動成分入力と、前記第１の複数のインバータの１つのインバータの出力と、の間に結合された第２の交差結合容量性素子と、を備える、請求項１に記載の積分器。
【請求項１１】
前記インバータの少なくとも１つは、標準電圧しきい値トランジスタを含む、請求項６、請求項７、請求項８または請求項１０に記載の積分器。
【請求項１２】
前記直列結合された容量性素子（１４０）は、直列結合された抵抗素子を含む、請求項１から１１のいずれか一項に記載の積分器。
【請求項１３】
請求項１から１２のいずれか一項に記載の少なくとも１つの積分器と、
前記発振周波数で減衰を与えるために前記少なくとも１つの積分器の出力に結合されたフィルタと、を備える回路。
【請求項１４】
前記回路は、シグマ−デルタ・アナログ−ディジタル変換器、フィルタ、制御ループ、アナログ−ディジタル変換器、ディジタル‐アナログ変換器のうちの１つである、請求項１３に記載の回路。
【請求項１５】
請求項１１または請求項１２に記載の回路を含むモバイル通信デバイス。
【請求項１６】
増幅、フィルタリングおよび位相シフトをループに与えることによって、発振周波数で発振を生成するステップと、
前記ループに直列結合された容量を設けるステップと、
前記発振周波数より低い帯域幅を有する入力信号を前記ループに加算するステップと、
前記入力信号の積分に依存した発振信号を前記ループから送信するステップと、を含む積分方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、積分器および積分方法、１つまたは複数の積分器を備えるデバイス、ならびにこのようなデバイスを備えるモバイル通信デバイスに関する。
【背景技術】
【０００２】
積分器の応用範囲は、さまざまな電子回路、例えば、アナログ−ディジタル変換器、特に、シグマ−デルタ・アナログ−ディジタル変換器、ディジタル‐アナログ変換器、およびフィルタ、特に、制御ループのループフィルタなど多岐にわたる。このような回路を利用する多くの電磁デバイス、特に、モバイル電子デバイスでは、低電圧動作および低電力消費が重要である。従来の回路を低電力動作に適応すると、例えば、ゲインを増加するために折返しカスコードを使用することが必要な場合もあるため、信号電圧の振れの許容範囲に望ましくない制限が生じ得るとともに、電力消費の望ましくない増大も生じうる。電力消費量を低減するための回路には、低電圧での使用が非現実的なものもある。したがって、改良された積分器が必要とされている。
【発明の概要】
【課題を解決するための手段】
【０００３】
（好ましい実施形態の概要）
第１の態様によれば、
発振周波数で発振するように動作可能であり、増幅手段、フィルタリング手段、および位相シフトを与える手段を有するループと、
ループに直列結合された容量性素子と、
発振周波数より低い帯域幅を有する入力信号をループに加算する手段と、
入力信号の積分に依存した発振信号のための出力と
を備える積分器が提供される。
【０００４】
第２の態様によれば、
増幅、フィルタリングおよび位相シフトをループに与えることによって、発振周波数で発振を生成するステップと、
ループに直列結合された容量を設けるステップと、
発振周波数より低い帯域幅を有する入力信号をループに加算するステップと、
入力信号の積分に依存した発振信号をループから送信するステップと
を含む積分方法が提供される。
【０００５】
この積分器および積分方法は、入力信号の積分に依存した発振信号を生成するため、ディジタル回路、特に、標準的なセルインバータなどの低電力消費、低電圧回路が採用されうる。この積分器および積分方法は、発振ループを採用するため、外部クロックが不要で、発振信号の遷移が周期的な間隔に制限されないため、量子化雑音を低減または削減することが可能となる。
【０００６】
入力信号の積分に依存する発振信号は、入力信号の積分によって変調されたパルス幅でありうる。このような発振信号は、電力効率良く増幅することができ、入力信号の積分が、フィルタリングによって発振信号から抽出され得る。発振信号は、略矩形状のパルスを含みうるが、略三角形または正弦波などの他のパルス形状が使用されてもよい。
【０００７】
フィルタリング手段は、入力信号の帯域幅におけるスペクトル成分に対して、発振周波数でのスペクトル成分を減衰するように動作可能でもよい。同様に、この方法は、入力信号の帯域幅におけるスペクトル成分に対して発振周波数でのスペクトル成分を減衰するステップを含んでもよい。このようにして、入力信号の帯域幅における比較的低い振幅のスペクトル成分、および、発振周波数での比較的高い振幅のスペクトル成分を含むループ内の信号の振幅が制御されうる。これにより、ループ内の回路には、ダイナミックレンジ内の信号が与えられ、例えば、ディジタル回路は入力信号の帯域幅におけるスペクトル成分を増幅できる。
【０００８】
増幅手段および位相シフトを与える手段は、増幅および位相シフト要素として与えられうる。フィルタリング手段は、加算手段の出力と、増幅および位相シフト要素の入力との中間に結合されうる。他の形態において、または追加して、フィルタリング手段は、増幅および位相シフト要素の出力と、加算手段の入力との中間に結合されうる。同様に、この方法は、加算後かつ増幅および位相シフト前にフィルタリングを実行するステップを含み、および／または、増幅および位相シフト後かつ加算前にフィルタリングを実行するステップを含みうる。この特徴により、例えば、積分器の出力での発振信号の所望の波形に従って、種々の要求に対して最適化された積分器または積分方法の実施形態を選択するという柔軟性が得られる。
【０００９】
増幅および位相シフト要素は、直列結合された第１の複数のインバータを有する第１の信号経路を含みうる。
【００１０】
インバータは、略２レベルの出力信号を与えうるが、このレベルは、入力での信号がしきい値より高いかまたは低いかに依存する。しかしながら、入力で信号振幅を適切に選択することによって、インバータにより増幅が与えられ、出力で信号の有限立ち上がり時間を採用することによって、位相シフトが与えられうる。また、パルス幅変調は、有限立ち上がり時間を有する発振ループの信号とともに入力信号を加算することによって発振信号に容易に導入されうる。また、インバータは、低複雑性および低電力消費を有するとともに、低電圧から動作可能である。これにより、インバータを使用することで、カスコードの使用を回避でき、幅広い電圧の振れ、例えば、レール・ツー・レール（rail-to-rail）電圧振れを有する信号が生成されうる。また、インバータは、低複雑性および低電力消費を有するとともに、低電圧から動作可能である。
【００１１】
直列結合される複数のインバータの数を選択することにより、ループに生じる増幅および位相シフトを選択することができる。これにより、ループの動作の安定を確保することができる。また、位相シフトを選択することにより、適宜の発振周波数を選択でき、発振周波数は、直列のインバータの数の逆に依存する。
【００１２】
増幅および位相シフト要素は、１つまたは複数の並列接続されたインバータを有する、少なくとも１つのさらなる信号経路を含みうる。この１つまたは複数の並列接続されたインバータは、第１の信号経路の第１の複数のインバータの１つまたは複数のインバータに並列結合されている。この特徴により、所望の増幅および位相シフト特性を有する積分器の実施形態を選択する際に柔軟性が得られる。
【００１３】
さらなる信号経路の少なくとも１つは、位相シフトネットワークを含みうる。この特徴により、所望の位相シフト特性、安定した発振周波数、低複雑性および低電力消費を有する積分器の実施形態を選択する際の柔軟性が得られる。特に、位相シフトネットワークは受動的でありうる。
【００１４】
積分器は、差動形式の信号を受信し、差動形式の発振信号を送信するように構成されうる。同様に、この方法は、差動形式の入力信号を受信するステップと、差動形式の発振信号を送信するステップとを含みうる。このような形式は、高い雑音排除性を与えうる。
【００１５】
１つの実施形態において、増幅手段および位相シフトを与える手段は、増幅および位相シフト要素として与えられてもよい。増幅および位相シフト要素は、差動形式の発振信号を処理するように構成され、増幅および位相シフト要素が、第１の差動成分入力および第２の差動成分入力を有する差動入力と、第１の差動成分出力および第２の差動成分出力を有する差動出力と、第１の差動成分入力と第１の差動成分出力との間に直列結合された第１の複数のインバータを有する第１の信号経路と、第２の差動成分入力と第２の差動成分出力との間に直列結合された第２の複数のインバータを有する第２の信号経路と、第１の差動成分入力と第２の複数のインバータの１つのインバータの出力との間に結合された第１の交差結合（cross-coupled）容量性素子と、第２の差動成分入力と第１の複数のインバータの１つのインバータの出力との間に結合された第２の交差結合容量性素子と、を備えてもよい。これにより、アクティブ回路の必要性が低くなることで、電力消費を低減させることができる。
【００１６】
インバータの少なくとも１つは、標準電圧しきい値（ＳＶＴ）トランジスタを含みうる。ＳＶＴトランジスタを使用することにより、低電圧動作に対して高電圧しきい値（ＨＶＴ）または低電圧しきい値（ＬＶＴ）プロセスを使用する必要性が低減され、または不要になり、集積回路の製造で必要となるマスクの数を低減することができる。
【００１７】
直列結合された容量性素子は、直列結合された抵抗素子を含みうる。この特徴は、より高い信号周波数での積分器の性能の向上に寄与しうる。
【００１８】
積分器は、積分器の出力に結合されたフィルタを備える回路に設けられ、フィルタは、発振周波数で減衰を与える。したがって、第１の態様による少なくとも１つの積分器と、発振周波数で減衰を与えるための少なくとも１つの積分器の出力に結合されたフィルタとを備える回路も提供される。このような回路は、シグマ−デルタ・アナログ−ディジタル変換器、フィルタ、制御ループ、アナログ−ディジタル変換器、ディジタル‐アナログ変換器のうちの１つでありうる。
【００１９】
回路に適用される積分器は、モバイル通信デバイスに共に設けられうる。したがって、このような回路を備えるモバイル通信デバイスも提供される。
【００２０】
以下、添付の図面を参照しながら、例示的目的でのみ、好ましい実施形態について記載する。
【図面の簡単な説明】
【００２１】
【図１】積分器の概略図。
【図２】積分器の概略図。
【図３】積分器の概略図。
【図４】積分器の概略図。
【図５】増幅および位相シフト要素の概略図。
【図６】加算ステージおよびフィルタの概略図。
【図７】位相シフトネットワークの概略図。
【図８】シグマ−デルタ・アナログ−ディジタル変換器の概略図。
【図９】モバイル通信デバイスのブロック概略図。
【図１０】
【発明を実施するための形態】
【００２２】
（好ましい実施形態の詳細な説明）
図１を参照すると、積分器１００は、入力信号のための入力１１０と、入力信号の積分に依存する発振信号のための出力１２０とを有する。積分器１００の増幅および位相シフト要素１７０は、入力１７２と、出力１７６とを有する。増幅および位相シフト要素１７０の出力１７６は、入力信号に依存する発振信号を送信するために、積分器１００の出力１２０に結合される。
【００２３】
増幅および位相シフト要素１７０の外側には、増幅および位相シフト要素１７０の出力１７６と入力１７２との間に結合された、フィードバック経路１３０がある。したがって、フィードバック経路１３０と増幅および位相シフト要素１７０との組み合わせでループが形成される。フィードバック経路１３０は、ループに発振を生じる。発振周波数は、ループ内、特に、増幅および位相シフト要素１７０内の位相シフト量に依存する。発振周波数は、入力信号のスペクトルの着目する最高周波数より高くなるように構成され、例えば、入力信号のスペクトルの着目する最高周波数の１０倍になるように選択されうる。
【００２４】
フィードバック経路１３０は、容量性素子１４０を含む。容量性素子１４０の第１の端子は、増幅および位相シフト要素１７０の出力１７６に結合され、容量性素子１４０の第２の端子は、加算ステージ１５０の第１の入力１５２に結合される。加算ステージ１５０の第２の入力は、積分器１００の入力１１０に結合される。加算ステージ１５０は、入力信号と、容量性素子１４０を介して増幅および位相シフト要素１７０の出力１７６からフィードバックされる信号との和を形成する。この和は、フィルタ１６０の入力１６２に結合される加算ステージ１５０の出力に送信される。フィルタ１６０の出力が、増幅および位相シフト要素１７０の入力１７２に結合される。
【００２５】
ループは、発振および積分のために、必要に応じて反転を含む。反転は、ループコンポーネントの任意のもの、すなわち、増幅および位相シフト要素１７０、加算ステージ１５０、または、フィルタ１６０によって導入されうる。他の実施形態において、反転は別の反転ステージによって導入されうる。実際、概して、ループに奇数の反転があれば、ループ内の複数箇所で反転が起こりうる。
【００２６】
増幅および位相シフト要素１７０によって与えられる増幅および加算ステージ１５０の固有入力インピーダンスとともに、容量性素子１４０は、入力信号の積分を与える。さらに、加算ステージ１５０によって、入力信号とループ内の発振信号とを加算することにより、入力信号の積分により発振信号が変調される。したがって発振信号は入力信号の積分に依存する。特に、発振信号が、ループの要素、特に、フィルタ１６０に固有の有限帯域幅のために有限立ち上がり時間を有するため、発振信号がしきい値（例えば最小供給電圧と最大供給電圧との間の電圧）と交差する時間は、入力信号、より詳しくは、入力信号の積分に依存する。このように、発振信号のパルス幅が変調されうることにより、発振信号のパルス幅が入力信号の積分によって変調される。
【００２７】
フィルタ１６０は、入力信号の帯域幅におけるスペクトル成分に対して、発振周波数でのスペクトル成分を減衰する。例えば、フィルタ１６０は、発振周波数およびより高いすべての周波数でのスペクトル成分を等しい量だけ減衰してもよいし、発振周波数を超える周波数に対してより大きく減衰してもよい。このような減衰がなければ、増幅および位相シフト要素１７０の入力１７２での発振信号の振幅は、最小および最大供給電圧まで増加し、その結果、増幅および位相シフト要素１７０は飽和して全く増幅できなくなる。このような状況下で、増幅および位相シフト要素１７０の入力１７２および出力１７６の両方での信号の振幅は同一であり、電源電圧レール間の差に等しく、増幅は起こらない。特に、この状況では、増幅および位相シフト要素１７０は、入力信号の帯域幅のスペクトル成分を増幅できず、したがって、積分器１００が入力信号を積分できない。したがって、フィルタ１６０は、増幅および位相シフト要素１７０の入力１７２での信号が、増幅および位相シフト要素１７０の入力ダイナミックレンジより小さくなることを保証し、これにより、増幅および位相シフト要素１７０による増幅が保証される。典型的に、増幅および位相シフト要素１７０は、５０〜７０ｄＢの範囲で増幅してもよい。増幅および位相シフト要素１７０が飽和してもよく、出力１７６で電圧レール信号に電圧レールを送信するが、これは必須ではない。フィルタ１６０は、積分器１００の入力１２０に供給された入力信号の着目する帯域幅内にあるスペクトル成分を、減衰しないか、または比較的低い減衰を与える。
【００２８】
発振周波数は、複雑性を最小限に抑えてフィルタリングを行うのに適した値で選択されうる。また、以下に記載されるように、発振周波数は、フィルタリングによってパルス幅変調された信号から積分された入力信号を、その後に回復させるのに適した値で選択されうる。例示的に、１つの実施形態において、入力信号の着目する周波数は０〜１０ＭＨｚを占め、発振周波数は１００ＭＨｚであり、フィルタ１６０は、およそ最大１０ＭＨｚまでの周波数に対して０ｄＢのゲインを与え、１００ＭＨｚ以上の周波数に対して２５ｄＢの減衰を与えてもよい。他の実施形態において、これらのパラメータのそれぞれに対して他の値が使用されてもよい。
【００２９】
積分器１００のコンポーネントは、異なる順序で配置されうる。例えば、図２は、積分器２００の１つの実施形態を示し、同図において、フィルタ１６０および増幅および位相シフト要素１７０の順序は逆である。加算ステージ１５０の出力は増幅および位相シフト要素１７０の入力１７２に結合され、増幅および位相シフト要素１７０の出力１７６はフィルタ１６０の入力に結合される。フィルタ１６０の出力は容量性素子１４０の第１の端子に結合されるとともに、積分器２００の出力１２０に結合される。あるいは、フィルタ１６０により整形された発振信号を出力することが望ましいか、フィルタ１６０により整形される前の発振信号を出力するのが望ましいかに応じて、積分器２００の出力１２０が増幅および位相シフト要素１７０の出力１７６に結合されうる。図１および図２に共通する要素は、図１および図２の両方において同一の参照番号を有し、再度説明はしないことにする。
【００３０】
図３は、図１に示す形態の積分器３００の１つの実施形態をより詳細に示す。加算ステージ１５０の第１の入力は、積分器３００の入力１１０が結合される。加算ステージ１５０は、加算ステージ１５０の第１の入力と加算ステージ１５０の出力との間に結合された抵抗素子１５４を含む。加算ステージ１５０の第２の入力１５２は、抵抗素子１５４と加算ステージ１５０の出力との間に結合される。抵抗素子１５４がループに結合される点で、抵抗素子１５４の電流はフィードバック経路１３０の電流と加算される。
【００３１】
フィルタ１６０は、フィルタ１６０の入力１６２と、フィルタ１６０の出力との間に結合された抵抗素子１６５を有する。抵抗素子１６５とフィルタ１６０の出力との間から接地との間に、直列の容量性素子１６７および抵抗素子１６６が結合される。抵抗素子１６５、１６６と容量性素子１６７とを組み合わせることにより、低域通過周波数応答が得られる。また、これらのコンポーネントは位相シフトを与える。
【００３２】
増幅および位相シフト要素１７０は、直列結合された第１〜第５のインバータ１７４ａ〜１７４ｅを備える。図４の実施形態に示すインバータ１７４ａ〜１７４ｅの数は５であるが、異なる数が使用されてもよい。積分および発振のためには、ループ内に奇数の反転数が必要である。しかしながら、加算ステージ１５０またはフィルタ１６０において反転が起これば、増幅および位相シフト要素１７０は、偶数のインバータ１７４ａ〜１７４ｅを有しうる。第１のインバータ１７４ａは、フィルタ１６０によって第１のインバータ１７４ａに送信された信号を増幅して、供給レール間の電圧差に対応する振幅を有する限定された信号を生成する。後続のインバータ１７４ｂ〜１７４ｅは、限定された信号の傾きを連続的に増大し、遅延すなわち位相シフトを与える。選択される数のインバータ１７４ａ〜１７４ｅは、所望の発振周波数および所望の増幅度に依存し、ループの他のコンポーネントに与えられる任意の位相シフトの程度に依存する。他の実施形態において、単一のインバータ１７４ａ〜１７４ｅで十分な場合もあれば、５つのインバータ１７４ａ〜１７４ｅより多い数が採用されることもある。図３に示すように、出力１２０は、第５のインバータ１７４ｅの出力に結合された増幅および位相シフト要素１７０の出力１７６に結合されうる。あるいは、インバータ１７４ａ〜１７４ｅの他の１つの出力が、出力１２０に結合されうる後続の信号処理ステージでの使用に適していれば、出力１２０は、インバータ１７４ａ〜１７４ｅの他の１つの出力に結合されてもよい。
【００３３】
容量性素子１４０は、フィードバック経路１３０に直列結合されたコンデンサ１４２を含む。フィードバック経路１３０に直列に容量を与える別の手段、例えば、容量性半導体接合が使用されてもよい。入力信号の着目する帯域幅に適した積分時定数を与えるために、コンデンサ１４２の容量が、抵抗素子１５４の抵抗とともに選択される。
【００３４】
図４は、図３の増幅および位相シフト要素１７０とは異なる構成を有する増幅および位相シフト要素４７０と、図３のフィルタ１６０とは異なる構成のフィルタ４６０とを有する積分器４００を示す。図３および図４に共通する要素は、図３および図４の両方において同一の参照番号を有し、再度説明はしないことにする。フィードバック経路４３０は、容量性素子１４０と、加算ステージ１５０と、フィルタ４６０とを含む。
【００３５】
フィルタ４６０は、加算ステージ１５０の出力に結合された入力４６２と、増幅および位相シフト要素４７０の入力４７２に結合された出力とを有する。フィルタ４６０の入力４６２と出力との間に結合された抵抗素子４６５がある。抵抗素子４６５とフィルタ４６０の出力との間から接地までの間に、容量性素子４６７が結合される。抵抗素子４６５と容量性素子４６７とを組み合わせることにより、低域通過周波数応答が得られるとともに、位相シフトも得られる。典型的に、この位相シフトは、発振周波数でほぼ９０度である。
【００３６】
増幅および位相シフト要素４７０は、複数の信号経路を与える。増幅および位相シフト要素４７０を通る第１の信号経路は、増幅および位相シフト要素４７０の入力４７２と出力４７６との間に直列結合された第１〜第５のインバータ４７４ａ〜４７４ｅを含む。また、第２のインバータ４７４ｂの入力と接地との間に結合された容量性素子４７８と、第３のインバータ４７４ｃの入力と接地との間に結合された容量性素子４７９がある。これらの容量性素子４７８、４７９は、第２および第３のインバータ４７４ｂ、４７４ｃの入力インピーダンスとともに、追加のフィルタリングを与えて、発振周波数およびそれ以上の周波数を減衰し、これにより、第１のインバータ４７４ａにより与えられる増幅に加えて、第２および第３のインバータ４７４ｂ、４７４ｃも増幅を与えることができる。少なくとも、第１および第２のインバータ４７４ａ、４７４ｂは、非制限モードで動作されうるため、それぞれの出力での信号は、供給レール間の電圧差に対応する最大振幅を有する必要がない。実際、容量性素子４７８、４７９はそれぞれ先行するインバータ４７４ａ、４７４ｂに負荷をかけ、これらのインバータ４７４ａ、４７４ｂの出力で信号の立ち上がり時間を増大するとともに、制限を防ぐ。このようにして、容量性素子４７８、４７９はまた、ループ内に位相シフトを与える。
【００３７】
増幅および位相シフト要素４７０を通る第２の信号経路が、反転ステージ４７５と、第２のインバータ４７４ｂの入力と第４のインバータ４７４ｄの入力との間に直列結合された第６のインバータ４７４ｆとを含み、第１、第４および第５のインバータ４７４ａ、４７４ｄ、４７４ｅをさらに含む。このようにして、反転ステージ４７５および第６のインバータ４７４ｆは、第２および第３のインバータ４７４ｂ、４８４ｃの組み合わせに対して並列に結合される。単一利得を有しうる反転ステージ４７５により、第２の信号経路は奇数の信号反転を含むことが確保される。差動信号を用いる実施形態において、反転ステージ４７５は、差動信号対の反転信号を使用することで簡単に実現されてもよい。
【００３８】
増幅および位相シフト要素４７０を通る第３の信号経路が、任意の位相シフトネットワーク４７３、および第１のインバータ４７４ａの入力と第４のインバータ４７４ｄの入力との間に直列結合された第７のインバータ４７４ｇを含み、第４および第５のインバータ４７４ｄ、４７４ｅをさらに含む。このようにして、任意の位相シフトネットワーク４７３および第７のインバータ４７４ｇは、第１、第２および第３のインバータ４７４ａ、４７４ｂ、４７４ｃの直列の組み合わせに対して並列に結合される。第３の信号経路はまた、奇数の信号反転を含む。第３の信号経路は、位相シフトを与えることによって、発振周波数を決定することに寄与する。位相シフトを与えるために受動的な位相シフトネットワーク４７３を使用することにより、追加のインバータを使用したり、あるいは、インバータ４７４ａ〜４７４ｃの出力に負荷をかけるために増大した容量を使用したりするよりも、電力消費を低くすることができる。
【００３９】
増幅および位相シフト要素４７０を通る複数の信号経路により、増幅および位相シフト要素４７０は、図３の増幅および位相シフト要素１７０の第１〜第５のインバータ１７４ａ〜１７４ｅによって与えられる単一の信号経路で得られるものより高い安定性を与え、それによってループが所望の高い発振周波数でのみ発振し、低周波数では発振しないことが確保される。
【００４０】
図４に示すように、出力１２０は増幅および位相シフト要素４７０の出力４７６に結合され、増幅および位相シフト要素４７０の出力４７６は第５のインバータ４７４ｅの出力に結合されうる。あるいは、出力１２０は、増幅および位相シフト要素４７０の別の場所、例えば、第４のインバータ４７４ｄの出力または第３のインバータ４７４ｃの出力に結合されてもよい。
【００４１】
いくつかの応用において、例えば、電源雑音の排除性を高めるために、差動形式で、積分器１００、２００、３００、４００の入力１１０の入力信号と、出力１２０の信号とを有することが望ましい場合もある。したがって、積分器は、差動信号を使用して実現されてもよい。特に、このような積分器は、入力信号の差動対の各信号に対してループを含みうる。
【００４２】
図５は、積分器１００、２００の差動信号に対して使用されうる増幅および位相シフト要素５７０を示す。図５を参照すると、差動信号対に対して一対の入力５７２があり、差動信号対に対して一対の出力５７６がある。信号対の１つの信号の第１の信号経路は、入力５７２の一方と出力５７６の一方との間に直列結合されたインバータ５７４ａ〜５７４ｅを含む。信号対の他方の信号の第１の信号経路は、入力５７２の他方と出力５７６の他方との間に直列結合されたインバータ５７８ａ〜５７８ｅを含む。インバータ５７４ａ〜５７４ｂおよびインバータ５７８ａ〜５７８ｂの出力は、コンデンサ５７５ａ〜５７５ｂおよびコンデンサ５７７ａ〜５７７ｂをそれぞれ介して、接地、あるいは、基準電圧に結合される。
【００４３】
増幅および位相シフト要素５７０を通る追加の信号経路が設けられる。信号対の一方の信号の第２の信号経路は、インバータ５７４ａの出力に結合された入力と、インバータ５７８ｄの入力に結合された出力とを有するインバータ５７４ｆを含み、インバータ５７４ａ、５７８ｄおよび５７８ｅをさらに含む。信号対の他方の信号の第２の信号経路は、インバータ５７８ａの出力に結合された入力と、インバータ５７４ｄの入力に結合された出力とを有するインバータ５７８ｆを含み、インバータ５７８ａ、５７４ｄおよび５７４ｅをさらに含む。
【００４４】
信号対の一方の信号の第３の信号経路は、インバータ５７４ａの入力に結合された入力と、インバータ５７４ｄの入力に結合された出力とを有するインバータ５７４ｇを含み、インバータ５７４ｄおよび５７４ｅをさらに含む。信号対の他方の第３の信号経路は、インバータ５７８ａの入力に結合された入力と、インバータ５７８ｄの入力に結合された出力とを有するインバータ５７８ｇを含み、インバータ５７８ｄおよび５７８ｅをさらに含む。インバータ５７４ｅおよび５７８ｅの出力は、差動信号に対して増幅および位相シフト要素５７０のそれぞれの出力５７６に結合される。
【００４５】
図１０は、積分器１００、２００の差動信号に対して使用されうる別の増幅および位相シフト要素５８０を示す。図１０を参照すると、第１の差動成分入力５８２ａおよび第２の差動成分入力５８２ｂを有する差動入力５８２がある。第１の差動成分出力５８６ａおよび第２の差動成分出力５８６ｂを有する差動出力５８６がある。差動信号の１つの信号成分の第１の信号経路は、第１の差動成分入力５８２ａと第１の差動成分出力５８６ａとの間に直列結合された第１〜第５の直列結合インバータ５８４ａ〜５８４ｅを含む。差動信号の別の信号成分の第２の信号経路は、第２の差動成分入力５８２ｂと第２の差動成分出力５８６ｂとの間に直列結合された第６〜第１０の直列結合インバータ５８８ａ〜５８８ｅを含む。第１の交差結合容量性素子５８５ａは、第１の差動成分入力５８２ａと、直列結合された第６のインバータ５８８ａの出力との間に結合され、直列結合された第６のインバータ５８８ａは、直列結合された第６〜第１０のインバータ５８８ａ〜５８８ｅの直列配列の１番目に位置付けられる。第２の交差結合容量性素子５８７ａは、第２の差動成分入力５８２ｂと、直列結合された第１のインバータ５８４ａの出力との間に結合され、直列結合された第１のインバータ５８４ａは、直列結合された第１〜第５のインバータ５８４ａ〜５８４ｅの直列配列の１番目に位置付けられる。第３の交差結合容量性素子５８５ｂは、第１の差動成分入力５８２ａと、直列結合された第７のインバータ５８８ｂの出力との間に結合され、直列結合された第７のインバータ５８８ｂは、直列結合された第６〜第１０のインバータ５８８ａ〜５８８ｅの直列配列の２番目に位置付けられる。第４の交差結合容量性素子５８７ｂは、第２の差動成分入力５８２ｂと、直列結合された第２のインバータ５８４ｂの出力との間に結合され、直列結合された第２のインバータ５８４ｂは、直列結合された第１〜第５のインバータ５８４ａ〜５８４ｅの直列配列の２番目に位置付けられる。
【００４６】
図１０に示す増幅および位相シフト要素５８０は、図５に示す増幅および位相シフト要素５７０より低い電力消費を有する点で有益である。このように、第１〜第４の交差結合容量性素子５８５ａ、５８７ａ、５８５ｂ、５８７ｂを用いることによって、図５に示す増幅および位相シフト要素５７０の追加の信号経路の必要性がなくなるため、追加の信号経路におけるインバータの電力消費が回避されるので、有益である。詳細に言えば、インバータ５７４ｆ、５７４ｇ、５７８ｆ、５７８ｇが不要となる。図１０に示す増幅および位相シフト要素５７０の一般論において、第１および第２の信号経路に直列結合インバータ５８４ａ〜５８４ｅ、５８８ａ〜５８８ｅの数を増減させたものが設けられてもよく、第１および第２の差動成分入力５８２ａ、５８２ｂと直列結合インバータ５８４ａ〜５８４ｅ、５８８ａ〜５８８ｅのそれぞれの出力との間に、交差結合容量性素子５８５ａ、５８７ａ、５８５ｂ、５８７ｂの数を増減させたものが設けられてもよい。増幅および位相シフトに必要な伝達関数に応じて、このような別の個数が選択されてもよい。図６は、加算ステージ６５０と、差動信号に適したフィルタ６６０とを示す。加算ステージ６５０は、それぞれの差動信号経路において、加算ステージ６５０の第１の入力６１０と加算ステージ６５０の出力との間に結合された、等しい値Ｒ１を有する抵抗素子６５４、６５６を含む。加算ステージ６５０の第２の入力６５２は、抵抗素子６５４、６５６と、それぞれの差動信号経路に対してそれぞれの出力６５２との間に結合される。
【００４７】
加算ステージ６５０の出力は、それぞれの差動信号経路においてフィルタ６６０の入力６６２に結合される。フィルタ６６０は、それぞれの差動信号経路において、フィルタ６６０の入力６６２とフィルタ６６０の出力６７２との間に結合された、等しい値Ｒ２を有するレジスタ６６４、６６６を含む。等しい値Ｃ１を有する容量性素子６６５、６６７は、それぞれの抵抗素子６６４、６６６およびフィルタ６６０の出力６７２の間から、接地、あるいは基準電圧に結合される。
【００４８】
図７は、差動信号に対する位相シフトネットワーク７００を示し、例えば、図４の積分器４００の位相シフトネットワーク４７３に対応して、増幅および位相シフト要素４７０の第３の信号経路に使用されうる。図７を参照すると、位相シフトネットワーク７００は、差動信号対の入力７１０を有する。入力７１０間には、抵抗Ｒ３を有する第１の抵抗素子７３２と、容量Ｃ３を有する第１の容量性素子７３４とが直列結合される。また、入力７１０の間には、第１の抵抗素子７３２および第１の容量性素子７３４に相補的に、容量Ｃ３を有する第２の容量性素子７３６と、抵抗Ｒ３を有する第２の抵抗素子７３８が結合される。差動信号対の位相シフトネットワーク７００の出力７２０は、第１の抵抗素子７３２と第１の容量性素子７３４との間、および、第２の容量性素子７３６と第２の抵抗素子７３８との間に、それぞれ結合される。位相シフトネットワーク７００は、全周波数で単一利得を有し、周波数１／２πＲ３Ｃ３で−９０度の位相シフト、比較的低い周波数で０度、比較的高い周波数で−１８０度の位相シフトを与えうる。
【００４９】
図８は、シグマ−デルタ・アナログ−ディジタル変換器８００を示す。シグマ−デルタ・アナログ−ディジタル変換器８００は、アナログ信号の入力８１０を含む。入力８１０は、減算ステージ８３０の非反転入力に結合される。減算ステージ８３０の出力は、積分器８４０ａの入力に結合される。積分器８４０ａの出力は、減算ステージ８５０ａの非反転入力に結合される。減算ステージ８５０ａの出力は、積分器８４０ｂの入力に結合される。積分器８４０ｂの出力は、積分器８４０ｃの入力に結合され、積分器８４０ｃの出力は、減算ステージ８５０ｂの非反転入力に結合される。減算ステージ８５０ｂの出力は、積分器８４０ｄの入力に結合され、積分器８４０ｄの出力は、積分器８４０ｅの入力に結合される。
【００５０】
積分器８４０ｃの出力は、入力８０２および出力８０３を有する増幅器８０１を介して、減算ステージ８５０ａの反転入力に結合される。したがって、減算ステージ８５０ａは、積分器８４０ｂの入力に差信号を送信し、この差信号は、非反転入力の信号と反転入力の信号との差である。同様の方法で、積分器８４０ｅの出力は、入力８０５および出力８０６を有する増幅器８０４を介して、減算ステージ８５０ｂの反転入力に結合される。したがって、減算ステージ８５０ｂは積分器８４０ｄの入力に差信号を送信し、この差信号は、非反転入力の信号と反転入力の信号との差である。積分器８４０ａ〜８４０ｅの出力のそれぞれは、それぞれ増幅器８０７ａ〜８０７ｅを介して、加算ステージ８６０のそれぞれの入力に結合される。加算ステージ８６０の出力は、入力での信号の和を比較器８７０に送信するために、比較器８７０の入力に結合される。比較器８７０は、クロック信号用にさらなる入力８８０を有し、クロック信号の周期に対応する時間間隔で、比較器８７０の入力での信号の和が、比較器しきい値より高いか低いかを示す極性を有する２レベル信号を、出力８２０に送信する。出力８２０は、減算ステージ８３０の反転入力に結合され、したがって、減算ステージ８３０は、積分器８４０ａの入力に差信号を送信し、この差信号は、入力８１０の信号と出力８２０の信号との差である。
【００５１】
積分器８４０ａ〜８４０ｅの任意のもの、あるいは、好ましくは、すべてが、積分器１００、２００、３００、４００または本明細書に記載するそれらの変形例と同一でありうる。本明細書に記載するもの以外のアーキテクチャを有するシグマ−デルタ・アナログ−ディジタル変換器が、積分器１００、２００、３００、４００または本明細書に記載するそれらの変形例を採用してもよい。
【００５２】
図９は、無線周波数信号を送受信するためのアンテナ９１０を含むモバイル通信デバイス９００を示す。アンテナ９１０は送受信機９２０に結合され、送受信機９２０はベースバンド信号プロセッサ９３０に結合される。送受信機９２０は、アンテナ９１０が受信した無線周波数信号を増幅し、フィルタリングし、より低い周波数に変換し、その結果得られた信号をベースバンド信号プロセッサ９３０に送る。ベースバンド信号プロセッサ９３０は、送受信機９２０から受信した信号をディジタル化するためのアナログ−ディジタル変換器９３２を含む。ベースバンド信号プロセッサ９３０は、情報を抽出するために、ディジタル化された信号を復調および復号化する。ベースバンド信号プロセッサ９３０はまた、送信される情報を符号化し、ディジタル領域で、符号化された情報を搬送波信号に変調する。ベースバンド信号プロセッサ９３０は、搬送波信号をアナログ領域に変換するためのディジタル‐アナログ変換器９３４を含む。その結果得られるアナログ信号は、無線周波数への変換および増幅のために送受信機９２０に送られ、その結果得られる増幅された無線周波数信号は放射用のアンテナ９１０に送られる。アナログ−ディジタル変換器９３２は、図８を参照しながら記載したシグマ−デルタ・アナログ−ディジタル変換器または本明細書に記載する任意の変形例と同一のものであってもよい。
【００５３】
モバイル通信デバイス９００は、他のアーキテクチャ、特に、異なる場所にアナログ−ディジタル変換器９３２を採用してもよい。例えば、送受信機９２０が受信した無線周波数信号は、より低い周波数に変換する前にディジタル化されてもよい。
【００５４】
図３および図４の抵抗素子１５４は、独立要素として示されているが、実際、この要素は、入力１１０に結合された信号源の出力インピーダンスによって与えられてもよい。
【００５５】
共通の要素、詳細に言えば、増幅および位相シフト要素１７０、４７０、５７０、５８０において増幅および位相シフトが実現される実施形態について記載してきたが、これは必須ではなく、増幅および位相シフトが別々の要素で与えられてもよい。
【００５６】
別々の実施形態の文脈において記載される特徴は、単一の実施形態において組み合わせて与えられてもよい。逆に、単一の実施形態の文脈において略して記載されるさまざまな特徴はまた、別々に、または任意の適切な小結合で与えられてもよい。
【００５７】
完全性を期すために、「ｃｏｍｐｒｉｓｉｎｇ（を備える、含む）」という用語は、他の要素またはステップを除外するものではなく、「ａ」または「ａｎ」という用語は、複数を除外するものではなく、特許請求の範囲の参照符号は、特許請求の範囲を限定するものとして解釈されるべきではないことについても言及される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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