(57)【特許請求の範囲】
【請求項１】
直列接続されたハイサイドスイッチ素子およびローサイドスイッチ素子と、当該ハイサイドスイッチ素子および当該ローサイドスイッチ素子に１次巻線が接続されたトランスと、を備えた共振型のスイッチング電源の制御回路であって、
前記ハイサイドスイッチ素子および前記ローサイドスイッチ素子のオンオフを制御する制御手段と、
キャパシタと、
前記キャパシタの端子間電圧に応じて当該キャパシタを充放電する充放電手段と、を備え、
前記制御手段は、
前記キャパシタの端子間電圧が第１電圧から第２電圧まで変化する期間では、前記ハイサイドスイッチ素子および前記ローサイドスイッチ素子をオフ状態にし、
前記キャパシタの端子間電圧が前記第２電圧から前記第１電圧まで変化する期間では、当該期間に移行するたびに、前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子とを交互にオン状態にするとともに、前記第１電圧を変化させることを特徴とするスイッチング電源の制御回路。
【請求項２】
前記第１電圧は、前記第２電圧より低く設定され、
前記キャパシタの端子間電圧は、
前記充放電手段により前記キャパシタが充電されると、前記第１電圧から前記第２電圧まで上昇し、
前記充放電手段により前記キャパシタが放電されると、前記第２電圧から前記第１電圧まで低下することを特徴とする請求項１に記載のスイッチング電源の制御回路。
【請求項３】
前記制御手段は、前記キャパシタの端子間電圧が前記第２電圧から前記第１電圧まで低下する期間であって前記ローサイドスイッチ素子がオン状態である期間に移行するたびに、前記第１電圧を低下させることを特徴とする請求項２に記載のスイッチング電源の制御回路。
【請求項４】
前記制御手段は、前記スイッチング電源の出力電力が低下する状態であることを示す待機状態信号を受信すると、前記キャパシタの端子間電圧が前記第２電圧から前記第１電圧まで変化する期間に移行するたびに、前記第１電圧を変化させることを特徴とする請求項１乃至３のいずれかに記載のスイッチング電源の制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング電源の制御回路に関する。
【背景技術】
【０００２】
従来より、共振型のスイッチング電源が様々な機器に用いられている。
【０００３】
［スイッチング電源１００の構成］
図９は、従来例に係る電流共振型のスイッチング電源１００の回路図である。スイッチング電源１００は、トランスＴと、制御回路１２０と、ＮチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑ１、Ｑ２と、ダイオードＤ１、Ｄ２と、キャパシタＣ１、Ｃ２と、を備え、負荷２００に直流電力を供給する。
【０００４】
まず、トランスＴの１次側におけるスイッチング電源１００の構成について説明する。スイッチ素子Ｑ１は、いわゆるハイサイドスイッチ素子であり、スイッチ素子Ｑ２は、いわゆるローサイドスイッチ素子である。すなわち、トランスＴの１次巻線Ｔ１の一端には、スイッチ素子Ｑ１のソースと、スイッチ素子Ｑ２のドレインと、が接続される。スイッチ素子Ｑ１のドレインには、入力端子ＩＮ１が接続され、スイッチ素子Ｑ２のソースには、基準電位源ＧＮＤに接続された入力端子ＩＮ２が接続される。スイッチ素子Ｑ１、Ｑ２のそれぞれのゲートには、制御回路１２０が接続される。
【０００５】
トランスＴの１次巻線Ｔ１の他端には、キャパシタＣ１を介して、入力端子ＩＮ２が接続される。なお、入力端子ＩＮ１からは、入力端子ＩＮ２を基準とした直流電力が入力される。
【０００６】
次に、トランスＴの２次側におけるスイッチング電源１００の構成について説明する。トランスＴの第１の２次巻線Ｔ２の一端には、ダイオードＤ１のアノードが接続され、ダイオードＤ１のカソードには、キャパシタＣ２の一方の電極と、ダイオードＤ２のカソードと、出力端子ＯＵＴ１を介して負荷２００の一端と、が接続される。トランスＴの第１の２次巻線Ｔ２の他端には、キャパシタＣ２の他方の電極と、基準電位源ＧＮＤと、出力端子ＯＵＴ２を介して負荷２００の他端と、が接続される。
【０００７】
トランスＴの第２の２次巻線Ｔ３の一端には、キャパシタＣ２の他方の電極と、基準電位源ＧＮＤと、出力端子ＯＵＴ２を介して負荷２００の他端と、が接続される。トランスＴの第２の２次巻線Ｔ３の他端には、ダイオードＤ２のアノードが接続され、ダイオードＤ２のカソードには、キャパシタＣ２の一方の電極と、ダイオードＤ１のカソードと、出力端子ＯＵＴ１を介して負荷２００の一端と、が接続される。
【０００８】
［スイッチング電源１００の動作］
以上の構成を備えるスイッチング電源１００は、制御回路１２０によりスイッチ素子Ｑ１、Ｑ２を交互にオン状態にすることで、トランスＴの第１の２次巻線Ｔ２および第２の２次巻線Ｔ３に起電力を発生させる。そして、この起電力をダイオードＤ１、Ｄ２により整流し、キャパシタＣ２により平滑化した後、負荷２００に供給する。
【０００９】
ここで、スイッチング電源１００のような電流共振型のスイッチング電源は、図１０に示すように、疑似共振型のスイッチング電源と比べて、高効率である。図１０において、横軸は負荷を示し、縦軸は効率を示す。
【００１０】
ところが、電流共振型のスイッチング電源では、軽負荷になると、負荷に供給する電流に対する励磁電流の割合が大きくなり、効率が低下してしまう。
【００１１】
すなわち、電流共振型のスイッチング電源には、負荷に供給する電流以外に、共振によりトランスの１次側にのみ流れる励磁電流が存在する。この励磁電流は、負荷で消費される電流にかかわらず流れ続けるため、軽負荷時には、励磁電流による効率の低下が大きくなってしまう。
【００１２】
そこで、軽負荷時には、ローサイドスイッチ素子のオン幅を最低発振周波数に応じた幅に固定し、周波数制御でフィードバックすることでハイサイドスイッチ素子のオン幅のみを変化させるスイッチング電源が提案されている（例えば、特許文献１参照）。特許文献１に記載のスイッチング電源によれば、ハイサイドスイッチ素子のオン幅と比べて、ローサイドスイッチ素子のオン幅が大きくなり、上述の励磁電流が小さくなるので、軽負荷時の効率を改善できる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００９−１８９１０７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
ＰＦＣ（力率改善）回路を入力端子ＩＮ１、ＩＮ２の前段に設け、定常負荷状態では、ＰＦＣ回路を動作させることで高い入力電圧状態でスイッチング電源を動作させ、軽負荷状態では、ＰＦＣ回路を無効にすることでワールドワイド入力に対応した広い入力電圧範囲でスイッチング電源を動作させる場合について、以下に検討する。特許文献１に記載のスイッチング電源では、入力電圧が高く、ハイサイドスイッチ素子およびローサイドスイッチ素子のスイッチング周波数が高い場合には、上述のように、ハイサイドスイッチ素子のオン幅と比べて、ローサイドスイッチ素子のオン幅が大きくなるので、軽負荷時の効率を改善できる。ところが、入力電圧が低下し、上述のスイッチング周波数が低下すると、ハイサイドスイッチ素子のオン幅と、ローサイドスイッチ素子のオン幅と、の差分が小さくなり、軽負荷時に改善できる効率が低下してしまう。そして、ハイサイドスイッチ素子のオン幅が、ローサイドスイッチ素子のオン幅に等しくなると、効率の改善効果が低下し、さらに入力電圧が低下してしまうと、負荷に電力を供給できず、出力電圧が低下してしまう。
【００１５】
そこで、本発明は、上述の課題に鑑みてなされたものであり、軽負荷時においても高効率なスイッチング電源について、入力電圧範囲を拡大することを目的とする。
【課題を解決するための手段】
【００１６】
本発明は、上述の課題を解決するために、以下の事項を提案している。
（１）  本発明は、直列接続されたハイサイドスイッチ素子およびローサイドスイッチ素子と、当該ハイサイドスイッチ素子および当該ローサイドスイッチ素子に１次巻線が接続されたトランスと、を備えた共振型のスイッチング電源の制御回路であって、前記ハイサイドスイッチ素子および前記ローサイドスイッチ素子のオンオフを制御する制御手段と、キャパシタと、前記キャパシタの端子間電圧に応じて当該キャパシタを充放電する充放電手段と、を備え、前記制御手段は、前記キャパシタの端子間電圧が第１電圧から第２電圧まで変化する期間では、前記ハイサイドスイッチ素子および前記ローサイドスイッチ素子をオフ状態にし、前記キャパシタの端子間電圧が前記第２電圧から前記第１電圧まで変化する期間では、当該期間に移行するたびに、前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子とを交互にオン状態にするとともに、前記第１電圧を変化させることを特徴とするスイッチング電源の制御回路を提案している。
【００１７】
この発明によれば、直列接続されたハイサイドスイッチ素子およびローサイドスイッチ素子と、ハイサイドスイッチ素子およびローサイドスイッチ素子に１次巻線が接続されたトランスと、を備えた共振型のスイッチング電源の制御回路に、ハイサイドスイッチ素子およびローサイドスイッチ素子のオンオフを制御する制御手段と、キャパシタと、キャパシタの端子間電圧に応じてこのキャパシタを充放電する充放電手段と、を設けた。そして、キャパシタの端子間電圧が第１電圧から第２電圧まで変化する期間では、制御手段により、ハイサイドスイッチ素子およびローサイドスイッチ素子をオフ状態にすることとした。一方、キャパシタの端子間電圧が第２電圧から第１電圧まで変化する期間では、制御手段により、この期間に移行するたびに、ハイサイドスイッチ素子とローサイドスイッチ素子とを交互にオン状態にするとともに、第１電圧を変化させることとした。
【００１８】
このため、例えば、第１電圧が第２電圧より低いものとする。この場合、キャパシタの端子間電圧が第１電圧から第２電圧まで上昇する期間では、ハイサイドスイッチ素子およびローサイドスイッチの双方がオフ状態となる、いわゆるデッドタイムとなる。一方、キャパシタの端子間電圧が第２電圧から第１電圧まで低下する期間では、この期間に移行するたびに、ハイサイドスイッチ素子とローサイドスイッチ素子とが交互にオン状態になるとともに、第１電圧が変化する。したがって、ハイサイドスイッチ素子をオン状態にする期間と比べて、ローサイドスイッチ素子をオン状態にする期間では、第１電圧を低下させると、第２電圧から第１電圧まで低下する時間が長くなる。これによれば、ハイサイドスイッチ素子のオン幅と比べて、ローサイドスイッチ素子のオン幅を大きくすることができるので、軽負荷時におけるスイッチング電源の効率を改善できる。
【００１９】
また、例えば、第１電圧が第２電圧より高いものとする。この場合、キャパシタの端子間電圧が第１電圧から第２電圧まで低下する期間では、ハイサイドスイッチ素子およびローサイドスイッチの双方がオフ状態となる、いわゆるデッドタイムとなる。一方、キャパシタの端子間電圧が第２電圧から第１電圧まで上昇する期間では、この期間に移行するたびに、ハイサイドスイッチ素子とローサイドスイッチ素子とが交互にオン状態になるとともに、第１電圧が変化する。これによれば、上述の第１電圧が第２電圧より低い場合と同様に、ハイサイドスイッチ素子のオン幅と比べて、ローサイドスイッチ素子のオン幅を大きくすることができるので、軽負荷時におけるスイッチング電源の効率を改善できる。
【００２０】
また、スイッチング電源に入力される入力電圧が低下した場合であっても予め定められた電力を出力しようとする場合、スイッチング電源は、ハイサイドスイッチ素子およびローサイドスイッチ素子のスイッチング周波数を低下させる。ハイサイドスイッチ素子およびローサイドスイッチ素子のスイッチング周波数が低下すると、キャパシタの端子間電圧の単位時間当たりの変化量は、一律に少なくなる。このため、入力電圧が変化しても、ハイサイドスイッチ素子のオン幅と、ローサイドスイッチ素子のオン幅と、の比を略一定に保つことができる。
【００２１】
以上によれば、入力電圧が変化しても、軽負荷時におけるスイッチング電源の効率を改善できる。すなわち、軽負荷時においても高効率なスイッチング電源について、入力電圧範囲を拡大することができる。
【００２２】
（２）  本発明は、（１）のスイッチング電源の制御回路について、前記第１電圧は、前記第２電圧より低く設定され、前記キャパシタの端子間電圧は、前記充放電手段により前記キャパシタが充電されると、前記第１電圧から前記第２電圧まで上昇し、前記充放電手段により前記キャパシタが放電されると、前記第２電圧から前記第１電圧まで低下することを特徴とするスイッチング電源の制御回路を提案している。
【００２３】
この発明によれば、第１電圧を第２電圧より低く設定した。そして、充放電手段によりキャパシタを充電すると、キャパシタの端子間電圧が第１電圧から第２電圧まで上昇し、充放電手段によりキャパシタを放電すると、キャパシタの端子間電圧が第２電圧から第１電圧まで低下することとした。このため、上述した効果と同様の効果を奏することができる。
【００２４】
（３）  本発明は、（２）のスイッチング電源の制御回路について、前記制御手段は、前記キャパシタの端子間電圧が前記第２電圧から前記第１電圧まで低下する期間であって前記ローサイドスイッチ素子がオン状態である期間に移行するたびに、前記第１電圧を低下させることを特徴とするスイッチング電源の制御回路を提案している。
【００２５】
この発明によれば、制御手段により、キャパシタの端子間電圧が第２電圧から第１電圧まで低下する期間であってローサイドスイッチ素子がオン状態である期間に移行するたびに、第１電圧を低下させることとした。このため、ローサイドスイッチ素子のオン幅を段階的に大きくすることができるので、ローサイドスイッチ素子のオン幅を急激に大きくする場合と比べて、スイッチング電源の制御を安定して行うことができる。
【００２６】
（４）  本発明は、（１）〜（３）のいずれかのスイッチング電源の制御回路について、前記制御手段は、前記スイッチング電源の出力電力が低下する状態であることを示す待機状態信号を受信すると、前記キャパシタの端子間電圧が前記第２電圧から前記第１電圧まで変化する期間に移行するたびに、前記第１電圧を変化させることを特徴とするスイッチング電源の制御回路を提案している。
【００２７】
この発明によれば、制御手段により、スイッチング電源の出力電力が低下する状態であることを示す待機状態信号を受信すると、キャパシタの端子間電圧が第２電圧から第１電圧まで変化する期間に移行するたびに、第１電圧を変化させることとした。
【００２８】
ここで、スイッチング電源から出力される出力電力により動作する機器が、いわゆる待機電力モードといった電力をあまり必要としない状態になった場合に、上述の待機状態信号を出力するものとする。すると、上述の機器が予め定められた閾値以上の電力を必要とする状態では、ハイサイドスイッチ素子のオン幅と、ローサイドスイッチ素子のオン幅と、を等しくし、上述の機器が上述の電力をあまり必要としない状態では、ハイサイドスイッチ素子のオン幅と比べて、ローサイドスイッチ素子のオン幅を大きくすることができる。
【００２９】
（５）  本発明は、直列接続されたハイサイドスイッチ素子およびローサイドスイッチ素子と、当該ハイサイドスイッチ素子および当該ローサイドスイッチ素子に１次巻線が接続されたトランスと、を備えた共振型のスイッチング電源の制御回路であって、前記ハイサイドスイッチ素子および前記ローサイドスイッチ素子のオンオフを制御する制御手段と、キャパシタと、前記キャパシタの端子間電圧に応じて当該キャパシタを充放電する充放電手段と、を備え、前記制御手段は、前記キャパシタの端子間電圧が第１電圧から第２電圧まで変化する期間では、前記ハイサイドスイッチ素子および前記ローサイドスイッチ素子をオフ状態にし、前記キャパシタの端子間電圧が前記第２電圧から前記第１電圧まで変化する期間では、当該期間に移行するたびに、前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子とを交互にオン状態にし、前記充放電手段は、前記キャパシタの端子間電圧が前記第２電圧から前記第１電圧まで変化する期間では、当該期間に移行するたびに、単位時間当たりの当該キャパシタの充放電量を変化させることを特徴とするスイッチング電源の制御回路を提案している。
【００３０】
この発明によれば、直列接続されたハイサイドスイッチ素子およびローサイドスイッチ素子と、ハイサイドスイッチ素子およびローサイドスイッチ素子に１次巻線が接続されたトランスと、を備えた共振型のスイッチング電源の制御回路に、ハイサイドスイッチ素子およびローサイドスイッチ素子のオンオフを制御する制御手段と、キャパシタと、キャパシタの端子間電圧に応じてこのキャパシタを充放電する充放電手段と、を設けた。そして、キャパシタの端子間電圧が第１電圧から第２電圧まで変化する期間では、制御手段により、ハイサイドスイッチ素子およびローサイドスイッチ素子をオフ状態にすることとした。一方、キャパシタの端子間電圧が第２電圧から第１電圧まで変化する期間では、制御手段により、この期間に移行するたびに、ハイサイドスイッチ素子とローサイドスイッチ素子とを交互にオン状態にするとともに、充放電手段により、この期間に移行するたびに、単位時間当たりのキャパシタの充放電量を変化させることとした。
【００３１】
このため、例えば、第１電圧が第２電圧より低いものとする。この場合、キャパシタの端子間電圧が第１電圧から第２電圧まで上昇する期間では、ハイサイドスイッチ素子およびローサイドスイッチの双方がオフ状態となる、いわゆるデッドタイムとなる。一方、キャパシタの端子間電圧が第２電圧から第１電圧まで低下する期間では、この期間に移行するたびに、ハイサイドスイッチ素子とローサイドスイッチ素子とが交互にオン状態になるとともに、単位時間当たりのキャパシタの充放電量が変化する。したがって、ハイサイドスイッチ素子をオン状態にする期間と比べて、ローサイドスイッチ素子をオン状態にする期間では、単位時間当たりのキャパシタの充放電量を少なくすると、第２電圧から第１電圧まで低下する時間が長くなる。これによれば、ハイサイドスイッチ素子のオン幅と比べて、ローサイドスイッチ素子のオン幅を大きくすることができるので、軽負荷時におけるスイッチング電源の効率を改善できる。
【００３２】
また、例えば、第１電圧が第２電圧より高いものとする。この場合、キャパシタの端子間電圧が第１電圧から第２電圧まで低下する期間では、ハイサイドスイッチ素子およびローサイドスイッチの双方がオフ状態となる、いわゆるデッドタイムとなる。一方、キャパシタの端子間電圧が第２電圧から第１電圧まで上昇する期間では、この期間に移行するたびに、ハイサイドスイッチ素子とローサイドスイッチ素子とが交互にオン状態になるとともに、単位時間当たりのキャパシタの充放電量が変化する。これによれば、上述の第１電圧が第２電圧より低い場合と同様に、ハイサイドスイッチ素子のオン幅と比べて、ローサイドスイッチ素子のオン幅を大きくすることができるので、軽負荷時におけるスイッチング電源の効率を改善できる。
【００３３】
また、スイッチング電源に入力される入力電圧が低下した場合であっても予め定められた電力を出力しようとする場合、スイッチング電源は、ハイサイドスイッチ素子およびローサイドスイッチ素子のスイッチング周波数を低下させる。ハイサイドスイッチ素子およびローサイドスイッチ素子のスイッチング周波数が低下すると、キャパシタの端子間電圧の単位時間当たりの変化量は、一律に少なくなる。このため、入力電圧が変化しても、ハイサイドスイッチ素子のオン幅と、ローサイドスイッチ素子のオン幅と、の比を略一定に保つことができる。
【００３４】
以上によれば、入力電圧が変化しても、軽負荷時におけるスイッチング電源の効率を改善できる。すなわち、軽負荷時においても高効率なスイッチング電源について、入力電圧範囲を拡大することができる。
【００３５】
（６）  本発明は、（５）のスイッチング電源の制御回路について、前記第１電圧は、前記第２電圧より低く設定され、前記キャパシタの端子間電圧は、前記充放電手段により前記キャパシタが充電されると、前記第１電圧から前記第２電圧まで上昇し、前記充放電手段により前記キャパシタが放電されると、前記第２電圧から前記第１電圧まで低下することを特徴とするスイッチング電源の制御回路を提案している。
【００３６】
この発明によれば、第１電圧を第２電圧より低く設定した。そして、充放電手段によりキャパシタを充電すると、キャパシタの端子間電圧が第１電圧から第２電圧まで上昇し、充放電手段によりキャパシタを放電すると、キャパシタの端子間電圧が第２電圧から第１電圧まで低下することとした。このため、上述した効果と同様の効果を奏することができる。
【００３７】
（７）  本発明は、（６）のスイッチング電源の制御回路について、前記充放電手段は、前記キャパシタの端子間電圧が前記第２電圧から前記第１電圧まで低下する期間であって前記ローサイドスイッチ素子がオン状態である期間に移行するたびに、前記単位時間当たりのキャパシタの放電量を減少させることを特徴とするスイッチング電源の制御回路を提案している。
【００３８】
この発明によれば、充放電手段により、キャパシタの端子間電圧が第２電圧から第１電圧まで低下する期間であってローサイドスイッチ素子がオン状態である期間に移行するたびに、単位時間当たりのキャパシタの放電量を減少させることとした。このため、ローサイドスイッチ素子のオン幅を段階的に大きくすることができるので、ローサイドスイッチ素子のオン幅を急激に大きくする場合と比べて、スイッチング電源の制御を安定して行うことができる。
【００３９】
（８）  本発明は、（５）〜（７）のいずれかのスイッチング電源の制御回路について、前記制御手段は、前記スイッチング電源の出力電力が低下する状態であることを示す待機状態信号を受信すると、前記キャパシタの端子間電圧が前記第２電圧から前記第１電圧まで変化する期間に移行するたびに、前記充放電量を変化させることを特徴とするスイッチング電源の制御回路を提案している。
【００４０】
この発明によれば、制御手段により、スイッチング電源の出力電力が低下する状態であることを示す待機状態信号を受信すると、キャパシタの端子間電圧が第２電圧から第１電圧まで変化する期間に移行するたびに、単位時間当たりのキャパシタの充放電量を変化させることとした。
【００４１】
ここで、スイッチング電源から出力される出力電力により動作する機器が、いわゆる待機電力モードといった電力をあまり必要としない状態になった場合に、上述の待機状態信号を出力するものとする。すると、上述の機器が予め定められた閾値以上の電力を必要とする状態では、ハイサイドスイッチ素子のオン幅と、ローサイドスイッチ素子のオン幅と、を等しくし、上述の機器が上述の電力をあまり必要としない状態では、ハイサイドスイッチ素子のオン幅と比べて、ローサイドスイッチ素子のオン幅を大きくすることができる。
【発明の効果】
【００４２】
本発明によれば、軽負荷時においても高効率なスイッチング電源について、入力電圧範囲を拡大することができる。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１実施形態に係るスイッチング電源の回路図である。
【図２】前記スイッチング電源が備える制御回路の回路図である。
【図３】前記スイッチング電源のタイミングチャートである。
【図４】本発明の第２実施形態に係る制御回路の回路図である。
【図５】前記制御回路を備えるスイッチング電源のタイミングチャートである。
【図６】本発明の第３実施形態に係る制御回路の回路図である。
【図７】前記制御回路を備えるスイッチング電源のタイミングチャートである。
【図８】変形例に係る制御回路を備えるスイッチング電源のタイミングチャートである。
【図９】従来例に係る電流共振型のスイッチング電源の回路図である。
【図１０】前記スイッチング電源の効率を説明するための図である。
【発明を実施するための形態】
【００４４】
以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の実施形態における構成要素は適宜、既存の構成要素などとの置き換えが可能であり、また、他の既存の構成要素との組合せを含む様々なバリエーションが可能である。したがって、以下の実施形態の記載をもって、特許請求の範囲に記載された発明の内容を限定するものではない。
【００４５】
＜第１実施形態＞
［スイッチング電源１の構成］
図１は、本発明の第１実施形態に係るスイッチング電源１の回路図である。スイッチング電源１は、図９に示した従来例に係るスイッチング電源１００とは、電流電圧変換部１０、高圧シフト部４０、出力電圧検出部５０、抵抗Ｒ１、およびフォトダイオードＰＣ１を備える点と、制御回路１２０の代わりに制御回路２０を備える点と、が異なる。なお、スイッチング電源１において、スイッチング電源１００と同一構成要件については、同一符号を付し、その説明を省略する。
【００４６】
制御回路２０は、制御手段３０と、キャパシタＣ３と、フォトダイオードＰＣ１と対に設けられたフォトトランジスタＰＣ２と、を備える。
【００４７】
制御手段３０には、端子Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５が設けられる。端子Ｐ１には、キャパシタＣ３を介して基準電位源ＧＮＤが接続される。このキャパシタＣ３には、フォトトランジスタＰＣ２が並列接続される。端子Ｐ２には、キャパシタＣ１と入力端子ＩＮ２との間に設けられた電流電圧変換部１０が接続され、端子Ｐ３には、基準電位源ＧＮＤが接続される。端子Ｐ４には、ローサイドスイッチ素子としてのスイッチ素子Ｑ２のゲートが接続され、端子Ｐ５には、高圧シフト部４０を介して、ハイサイドスイッチ素子としてのスイッチ素子Ｑ１のゲートが接続される。
【００４８】
出力電圧検出部５０には、第１端子、第２端子、および第３端子が設けられる。第１端子には、基準電位源ＧＮＤが接続される。第２端子には、ダイオードＤ１のカソードと、ダイオードＤ２のカソードと、が接続される。第３端子には、フォトダイオードＰＣ１および抵抗Ｒ１を介して、ダイオードＤ１のカソードと、ダイオードＤ２のカソードと、が接続される。
【００４９】
［スイッチング電源１の動作］
以上の構成を備えるスイッチング電源１は、制御手段３０からスイッチ素子Ｑ１、Ｑ２に制御信号を供給して、デッドタイムを挟んでスイッチ素子Ｑ１、Ｑ２を交互にオン状態にすることで、負荷２００に直流電力を供給する。ここで、デッドタイムとは、スイッチ素子Ｑ１、Ｑ２の双方がオフとなる期間のことである。
【００５０】
スイッチ素子Ｑ１がオン状態でかつスイッチ素子Ｑ２がオフ状態である期間では、入力端子ＩＮ１から入力された電流がオン状態のスイッチ素子Ｑ１を介してトランスＴの１次巻線Ｔ１に供給され、トランスＴの１次巻線Ｔ１の一端から他端に電流が流れる。すると、トランスＴの第１の２次巻線Ｔ２と、トランスＴの第２の２次巻線Ｔ３とには、他端から一端に向かって電流を流そうとする起電力がそれぞれ発生し、ダイオードＤ１ではアノードの電圧がカソードの電圧より高くなり、ダイオードＤ１が導通する。その結果、トランスＴの第１の２次巻線Ｔ２に発生した起電力は、整流され、キャパシタＣ２で平滑されて、負荷２００に供給される。
【００５１】
スイッチ素子Ｑ１がオフ状態でかつスイッチ素子Ｑ２がオン状態である期間では、トランスＴの１次巻線Ｔ１の一端から他端に電流が流れた期間にトランスＴおよびキャパシタＣ１に蓄えられたエネルギーにより、トランスＴの１次巻線Ｔ１の一端からオン状態のスイッチ素子Ｑ２を介して入力端子ＩＮ２に電流が流れ、トランスＴの１次巻線Ｔ１の他端から一端に電流が流れる。すると、トランスＴの第１の２次巻線Ｔ２と、トランスＴの第２の２次巻線Ｔ３とには、一端から他端に向かって電流を流そうとする起電力がそれぞれ発生し、ダイオードＤ２ではアノードの電圧がカソードの電圧より高くなり、ダイオードＤ２が導通する。その結果、トランスＴの第２の２次巻線Ｔ３に発生した起電力は、整流され、キャパシタＣ２で平滑されて、負荷２００に供給される。
【００５２】
負荷２００に供給される直流電力は、抵抗Ｒ１を介してフォトダイオードＰＣ１に供給されるとともに、出力電圧検出部５０に供給される。出力電圧検出部５０は、負荷２００に供給される直流電圧を監視し、この直流電圧が高くなるに従って、フォトダイオードＰＣ１に流れる電流を増加させて、フォトダイオードＰＣ１から出射される光の光量を増加させる。
【００５３】
フォトダイオードＰＣ１から出射された光は、フォトトランジスタＰＣ２で受光される。フォトトランジスタＰＣ２に流れる電流は、受光した光の光量が増加するに従って、増加する。
【００５４】
ここで、キャパシタＣ３は、図２を用いて後述するように、制御手段３０により充放電される。また、フォトトランジスタＰＣ２には、キャパシタＣ３に蓄えられた電荷により、電流が流れる。すなわち、キャパシタＣ３は、フォトトランジスタＰＣ２により放電される。以上によれば、制御手段３０およびフォトトランジスタＰＣ２は、キャパシタＣ３を充放電する放電手段として機能する。
【００５５】
制御手段３０は、端子Ｐ１の電圧と、端子Ｐ２の電圧と、に応じて、スイッチ素子Ｑ１、Ｑ２をスイッチングさせる。ここで、端子Ｐ１の電圧は、キャパシタＣ３の端子間電圧に等しい。
【００５６】
また、端子Ｐ２の電圧は、スイッチ素子Ｑ１、Ｑ２に流れる電流を電流電圧変換部１０により電圧に変換したものであり、スイッチ素子Ｑ１、Ｑ２に流れる電流が大きくなるに従って、高くなる。そこで、制御手段３０は、端子Ｐ２の電圧をコンパレータＣＭＰ（後述の図２参照）で監視して、予め定められた電流より大きい過度な電流がスイッチ素子Ｑ１、Ｑ２に流れるのを防止する、いわゆる過電流保護を行う。
【００５７】
［制御手段３０の構成］
図２は、制御手段３０を備える制御回路２０の回路図である。制御手段３０は、制御部３１と、コンパレータＣＭＰと、直流電源Ｖｒｅｆと、定電圧源ＶＤＤと、定電流源Ｉｒｅｆ１、Ｉｒｅｆ２と、スイッチＳＷ１と、ヒステリシスコンパレータＨＣと、インバータＩＮＶと、を備える。
【００５８】
端子Ｐ１には、定電流源Ｉｒｅｆ２の入力端と、スイッチＳＷ１の一端と、ヒステリシスコンパレータＨＣの入力端と、が接続される。定電流源Ｉｒｅｆ２の出力端には、基準電位源ＧＮＤが接続される。スイッチＳＷ１の他端には、定電流源Ｉｒｅｆ１の出力端が接続され、定電流源Ｉｒｅｆ１の入力端には、定電圧源ＶＤＤが接続される。ヒステリシスコンパレータＨＣの出力端には、制御部３１が接続されるとともに、インバータＩＮＶの入力端が接続される。
【００５９】
端子Ｐ２には、コンパレータＣＭＰの非反転入力端子が接続される。コンパレータＣＭＰの反転入力端子には、直流電源Ｖｒｅｆの正極が接続され、直流電源Ｖｒｅｆの負極には、基準電位源ＧＮＤが接続される。コンパレータＣＭＰの出力端子には、制御部３１が接続される。
【００６０】
端子Ｐ３には、基準電位源ＧＮＤが接続され、端子Ｐ４および端子Ｐ５には、制御部３１が接続される。
【００６１】
［制御手段３０の動作］
コンパレータＣＭＰは、上述のように、過電流保護を行うために設けられている。このコンパレータＣＭＰは、端子Ｐ２の電圧と、直流電源Ｖｒｅｆから供給される基準電圧と、を比較する。そして、端子Ｐ２の電圧が基準電圧以上の場合には、過電流保護を行う必要があるとして、過電流保護信号を出力する。一方、端子Ｐ２の電圧が基準電圧未満の場合には、過電流保護を行う必要はないとして、定常状態信号を出力する。
【００６２】
定電流源Ｉｒｅｆ２は、端子Ｐ１から基準電位源ＧＮＤに定電流を流すことで、キャパシタＣ３を放電する。
【００６３】
定電流源Ｉｒｅｆ１は、スイッチＳＷ１がオン状態であれば、オン状態のスイッチＳＷ１を介して端子Ｐ１に定電流を流すことで、キャパシタＣ１を充電する。スイッチＳＷ１は、インバータＩＮＶからＨレベル電圧が供給された場合、すなわちヒステリシスコンパレータＨＣからＬレベル電圧が出力された場合には、オン状態となる。一方、スイッチＳＷ１は、インバータＩＮＶからＬレベル電圧が供給された場合、すなわちヒステリシスコンパレータＨＣからＨレベル電圧が出力された場合には、オフ状態となる。
【００６４】
なお、定電流源Ｉｒｅｆ１の出力電流は、定電流源Ｉｒｅｆ２の出力電流と、フォトトランジスタＰＣ２を流れる電流と、の総和より大きく設定されている。このため、スイッチＳＷ１がオン状態である期間では、キャパシタＣ３の端子間電圧が上昇し、スイッチＳＷ１がオフ状態である期間では、キャパシタＣ３の端子間電圧が低下する。以降では、キャパシタＣ３の端子間電圧が上昇する期間、すなわち端子Ｐ１の電圧が上昇する期間のことを、充電期間と呼び、キャパシタＣ３の端子間電圧が低下する期間、すなわち端子Ｐ１の電圧が低下する期間のことを、放電期間と呼ぶこととする。
【００６５】
ヒステリシスコンパレータＨＣは、端子Ｐ１の電圧ＶＰ１と、制御部３１から供給される電圧と、を比較して、比較結果に応じて、Ｈレベル電圧を出力したり、Ｌレベル電圧を出力したりする。具体的には、電圧ＶＰ１が上限電圧（後述の図３のＶ１に相当）まで上昇すると、Ｈレベル電圧を出力し、電圧ＶＰ１が下限電圧（後述の図３のＶ２またはＶ３に相当）まで低下すると、Ｌレベル電圧を出力する。すなわち、ヒステリシスコンパレータＨＣは、電圧ＶＰ１が下限電圧から上限電圧まで上昇している期間、すなわち充電期間では、Ｌレベル電圧を出力し、電圧ＶＰ１が上限電圧から下限電圧まで低下している期間、すなわち放電期間では、Ｈレベル電圧を出力する。
【００６６】
制御部３１は、コンパレータＣＭＰから定常状態信号が供給される場合には、ヒステリシスコンパレータＨＣから出力される電圧に応じて、スイッチ素子Ｑ１、Ｑ２のオンオフを制御するとともに、ヒステリシスコンパレータＨＣの下限電圧を設定する。
【００６７】
具体的には、ヒステリシスコンパレータＨＣからＬレベル電圧が出力される期間、すなわち充電期間では、スイッチ素子Ｑ１、Ｑ２の双方をオフ状態にして、いわゆるデッドタイムとする。
【００６８】
一方、ヒステリシスコンパレータＨＣからＨレベル電圧が出力される期間、すなわち放電期間では、放電期間に移行するたびに、スイッチ素子Ｑ１とスイッチ素子Ｑ２とを交互にオン状態にする。また、スイッチ素子Ｑ１をオン状態にする放電期間では、上述の下限電圧を第２電圧としてのＶ２（後述の図３参照）に設定し、スイッチ素子Ｑ２をオン状態にする放電期間では、上述の下限電圧をＶ２より低い第１電圧としてのＶ３（後述の図３参照）に設定する。
【００６９】
ただし、制御部３１は、コンパレータＣＭＰから過電流保護信号が供給される場合には、スイッチ素子Ｑ１、Ｑ２のオン幅を小さく制御して、出力電力を制限する。
【００７０】
図３は、スイッチング電源１のタイミングチャートである。ＶＧＳＱ１は、スイッチ素子Ｑ１のゲート−ソース間電圧を示し、ＶＧＳＱ２は、スイッチ素子Ｑ２のゲート−ソース間電圧を示す。なお、本実施形態では、ゲート−ソース間電圧ＶＧＳＱ１がＶＧＨの場合には、スイッチ素子Ｑ１がオン状態であり、ゲート−ソース間電圧ＶＧＳＱ１がＶＧＬの場合には、スイッチ素子Ｑ１がオフ状態であるものとする。また、スイッチ素子Ｑ２についても、スイッチ素子Ｑ１と同様に、ゲート−ソース間電圧ＶＧＳＱ２に応じてオンオフするものとする。
【００７１】
時刻ｔ１において、電圧ＶＰ１がＶ１となる。すると、ヒステリシスコンパレータＨＣは、Ｈレベル電圧を出力する。
【００７２】
ヒステリシスコンパレータＨＣからＨレベル電圧が出力されることにより、制御部３１は、スイッチ素子Ｑ１をオン状態にするとともに、Ｖ２を下限電圧に設定する。
【００７３】
また、ヒステリシスコンパレータＨＣからＨレベル電圧が出力されることにより、インバータＩＮＶがＬレベル電圧を出力し、スイッチＳＷ１がオフ状態になる。このため、放電期間となり、電圧ＶＰ１は、時間が経過するに従って低下し、時刻ｔ２においてＶ２となる。
【００７４】
すると、時刻ｔ２において、ヒステリシスコンパレータＨＣは、Ｌレベル電圧を出力する。
【００７５】
ヒステリシスコンパレータＨＣからＬレベル電圧が出力されることにより、制御部３１は、スイッチ素子Ｑ１、Ｑ２の双方をオフ状態にする。
【００７６】
また、ヒステリシスコンパレータＨＣからＬレベル電圧が出力されることにより、インバータＩＮＶがＨレベル電圧を出力し、スイッチＳＷ１がオン状態になる。このため、充電期間となり、電圧ＶＰ１は、時間が経過するに従って上昇し、時刻ｔ３においてＶ１となる。
【００７７】
すると、時刻ｔ３において、ヒステリシスコンパレータＨＣは、Ｈレベル電圧を出力する。
【００７８】
ヒステリシスコンパレータＨＣからＨレベル電圧が出力されることにより、制御部３１は、スイッチ素子Ｑ２をオン状態にするとともに、下限電圧をＶ２からＶ３に変更する。
【００７９】
また、ヒステリシスコンパレータＨＣからＨレベル電圧が出力されることにより、インバータＩＮＶがＬレベル電圧を出力し、スイッチＳＷ１がオフ状態になる。このため、放電期間となり、電圧ＶＰ１は、時間が経過するに従って低下し、時刻ｔ４においてＶ３となる。
【００８０】
すると、時刻ｔ４において、ヒステリシスコンパレータＨＣは、Ｌレベル電圧を出力する。
【００８１】
ヒステリシスコンパレータＨＣからＬレベル電圧が出力されることにより、制御部３１は、スイッチ素子Ｑ１、Ｑ２の双方をオフ状態にする。
【００８２】
また、ヒステリシスコンパレータＨＣからＬレベル電圧が出力されることにより、インバータＩＮＶがＨレベル電圧を出力し、スイッチＳＷ１がオン状態になる。このため、充電期間となり、電圧ＶＰ１は、時間が経過するに従って上昇し、時刻ｔ５においてＶ１となる。
【００８３】
以降、図３においては、時刻ｔ１〜ｔ３までの期間と、時刻ｔ３〜ｔ５までの期間と、を交互に繰り返している。
【００８４】
以上のスイッチング電源１によれば、以下の効果を奏することができる。
【００８５】
制御手段３０およびフォトトランジスタＰＣ２により、キャパシタＣ３を充放電し、端子Ｐ１の電圧が、キャパシタＣ３の端子間電圧に応じて変化する。そして、端子Ｐ１の電圧ＶＰ１が下限電圧からＶ１まで上昇する充電期間では、スイッチ素子Ｑ１、Ｑ２の双方をオフ状態とし、電圧ＶＰ１がＶ１から下限電圧まで低下する放電期間では、放電期間に移行するたびに、スイッチ素子Ｑ１とスイッチ素子Ｑ２とを交互にオン状態にする。さらに、制御部３１により、スイッチ素子Ｑ１をオン状態にする放電期間では、上述の下限電圧をＶ２に設定し、スイッチ素子Ｑ２をオン状態にする放電期間では、上述の下限電圧をＶ２より低いＶ３に設定する。これによれば、電圧ＶＰ１がＶ１から下限電圧まで低下する時間は、スイッチ素子Ｑ１がオン状態である期間と比べて、スイッチ素子Ｑ２がオン状態である期間の方が長くなるので、スイッチ素子Ｑ１のオン幅と比べて、スイッチ素子Ｑ２のオン幅を大きくすることができる。このため、トランスＴの１次側にのみ流れる励磁電流が小さくなるので、スイッチング電源１は、軽負荷時における効率を改善できる。
【００８６】
ここで、入力電圧が低下した場合であっても予め定められた電力を出力しようとする場合、スイッチング電源１は、出力電圧検出部５０の制御によりフォトトランジスタＰＣ２のコレクタ電流を減少させて、スイッチ素子Ｑ１、Ｑ２のスイッチング周波数を低下させる。スイッチ素子Ｑ１、Ｑ２のスイッチング周波数が低下すると、スイッチ素子Ｑ１をオン状態にする放電期間における電圧ＶＰ１の傾きと、スイッチ素子Ｑ２をオン状態にする放電期間における電圧ＶＰ１の傾きとは、一律に緩やかになる。このため、入力電圧が変化しても、スイッチ素子Ｑ１のオン幅と、スイッチ素子Ｑ２のオン幅と、の比を略一定に保つことができる。
【００８７】
以上によれば、スイッチング電源１は、入力電圧が変化しても、軽負荷時における効率を改善できる。すなわち、スイッチング電源１は、軽負荷時においても高効率なスイッチング電源について、入力電圧範囲を拡大することができる。
【００８８】
＜第２実施形態＞
［制御手段３０Ａの構成］
図４は、本発明の第２実施形態に係る制御手段３０Ａを備える制御回路２０Ａの回路図である。制御回路２０Ａは、図２に示した本発明の第１実施形態に係る制御回路２０とは、定電流源Ｉｒｅｆ２の代わりに抵抗Ｒ２を備える点が異なる。なお、制御回路２０Ａにおいて、制御回路２０と同一構成要件については、同一符号を付し、その説明を省略する。また、制御回路２０の代わりに制御回路２０Ａが設けられたスイッチング電源１のことを、以降ではスイッチング電源１Ａと呼ぶこととする。
【００８９】
［制御手段３０Ａの動作］
制御手段３０によるキャパシタＣ３の放電は、定電流源Ｉｒｅｆ２により行われたが、制御手段３０ＡによるキャパシタＣ３の放電は、抵抗Ｒ２により行われる。すなわち、抵抗Ｒ２は、端子Ｐ１から基準電位源ＧＮＤに電流を流すことで、キャパシタＣ３を放電する。
【００９０】
なお、定電流源Ｉｒｅｆ１の出力電流は、抵抗Ｒ２を流れる電流と、フォトトランジスタＰＣ２を流れる電流と、の総和より大きく設定されている。このため、スイッチング電源１Ａでは、スイッチング電源１と同様に、スイッチＳＷ１がオン状態である期間では、キャパシタＣ３の端子間電圧が上昇し、スイッチＳＷ１がオフ状態である期間では、キャパシタＣ３の端子間電圧が低下する。
【００９１】
図５は、スイッチング電源１Ａのタイミングチャートである。図５では、図３と比べて、放電期間における電圧ＶＰ１の傾きが異なる。具体的には、図３では、電圧ＶＰ１の傾きが略一定であるのに対して、図５では、電圧ＶＰ１の傾きが時刻に応じて変化している。これは、制御手段３０では、キャパシタＣ３を放電する定電流源Ｉｒｅｆ１の出力電流が、定電流であるのに対して、制御手段３０Ａでは、キャパシタＣ３を放電する抵抗Ｒ２に流れる電流が、キャパシタＣ３の容量と抵抗Ｒ２の抵抗値とで定まる時定数に応じた電流であるためである。
【００９２】
以上のスイッチング電源１Ａによれば、スイッチング電源１と同様の効果を奏することができる。
【００９３】
＜第３実施形態＞
［制御手段３０Ｂの構成］
図６は、本発明の第３実施形態に係る制御手段３０Ｂを備える制御回路２０Ｂの回路図である。制御回路２０Ｂは、図２に示した本発明の第１実施形態に係る制御回路２０とは、定電流源Ｉｒｅｆ２１およびスイッチＳＷ２１を備える点と、制御部３１の代わりに制御部３１Ａを備える点と、が異なる。なお、制御回路２０Ｂにおいて、制御回路２０と同一構成要件については、同一符号を付し、その説明を省略する。また、制御回路２０の代わりに制御回路２０Ｂが設けられたスイッチング電源１のことを、以降ではスイッチング電源１Ｂと呼ぶこととする。
【００９４】
制御部３１Ａは、制御部３１とは、ヒステリシスコンパレータＨＣの下限電圧を設定する代わりに、スイッチＳＷ２１のオンオフを制御する点が異なる。
【００９５】
定電流源Ｉｒｅｆ２１とスイッチＳＷ２１とは、直列接続される。ここで、定電流源Ｉｒｅｆ２１とスイッチＳＷ２１とを直列接続したものを直列回路と呼ぶこととすると、この直列回路は、定電流源Ｉｒｅｆ２に並列接続されている。すなわち、スイッチＳＷ２１の一端には、端子Ｐ１が接続され、スイッチＳＷ２１の他端には、定電流源Ｉｒｅｆ２１の入力端が接続され、定電流源Ｉｒｅｆ２１の出力端には、基準電位源ＧＮＤが接続される。
【００９６】
［制御手段３０Ａの動作］
制御部３１Ａは、上述のように、ヒステリシスコンパレータＨＣの下限電圧を設定しない。このため、ヒステリシスコンパレータＨＣの下限電圧は、Ｖ２で固定されている。一方、制御部３１Ａは、上述のように、スイッチＳＷ２１のオンオフを制御する。
【００９７】
以上によれば、制御部３１Ａは、コンパレータＣＭＰから定常状態信号が供給される場合には、ヒステリシスコンパレータＨＣから出力される電圧に応じて、スイッチ素子Ｑ１、Ｑ２のオンオフを制御するとともに、スイッチＳＷ２１のオンオフを制御する。
【００９８】
具体的には、ヒステリシスコンパレータＨＣからＬレベル電圧が出力される期間、すなわち充電期間では、スイッチ素子Ｑ１、Ｑ２の双方をオフ状態にして、いわゆるデッドタイムとする。
【００９９】
また、充電期間では、スイッチＳＷ１がオン状態になるが、制御部３１Ａは、スイッチＳＷ２１をオフ状態する。これによれば、端子Ｐ１には、キャパシタＣ３を放電する電流として、定電流源Ｉｒｅｆ２の出力電流と、フォトトランジスタＰＣ２を流れる電流と、が流れるとともに、キャパシタＣ３を充電する電流として、定電流源Ｉｒｅｆ１の出力電流が流れることとなる。ここで、定電流源Ｉｒｅｆ１の出力電流は、定電流源Ｉｒｅｆ２の出力電流と、フォトトランジスタＰＣ２を流れる電流と、の総和より大きく設定されているため、充電期間では、キャパシタＣ３の端子間電圧が上昇し、電圧ＶＰ１が上昇する。
【０１００】
一方、ヒステリシスコンパレータＨＣからＨレベル電圧が出力される期間、すなわち放電期間では、放電期間に移行するたびに、スイッチ素子Ｑ１とスイッチ素子Ｑ２とを交互にオン状態にする。また、スイッチ素子Ｑ１をオン状態にする放電期間では、スイッチＳＷ１がオフ状態になるが、制御部３１Ａは、スイッチＳＷ２１をオン状態にする。一方、スイッチ素子Ｑ２をオン状態にする放電期間では、スイッチＳＷ１がオフ状態になるが、制御部３１Ａは、スイッチＳＷ２１をオフ状態にする。これによれば、端子Ｐ１には、キャパシタＣ３を放電する電流として、定電流源Ｉｒｅｆ２の出力電流と、定電流源Ｉｒｅｆ２１の出力電流と、フォトトランジスタＰＣ２に流れる電流と、が流れ、キャパシタＣ３を充電する電流は流れないこととなる。そして、スイッチ素子Ｑ１をオン状態にする放電期間では、キャパシタＣ３の端子間電圧が低下し、電圧ＶＰ１が低下する。また、スイッチ素子Ｑ２をオン状態にする放電期間では、スイッチ素子Ｑ１をオン状態にする放電期間と比べて、緩やかにキャパシタＣ３の端子間電圧が低下し、緩やかに電圧ＶＰ１が低下する。
【０１０１】
ただし、制御部３１Ａは、コンパレータＣＭＰから過電流保護信号が供給される場合には、スイッチ素子Ｑ１、Ｑ２のオン幅を小さく制御して、出力電力を制限する。
【０１０２】
図７は、スイッチング電源１Ｂのタイミングチャートである。Ｉｄｃは、キャパシタＣ３を放電する電流として制御部３１Ａ内を流れる電流を示す。
【０１０３】
時刻ｔ１１において、電圧ＶＰ１がＶ１となる。すると、ヒステリシスコンパレータＨＣは、Ｈレベル電圧を出力する。
【０１０４】
ヒステリシスコンパレータＨＣからＨレベル電圧が出力されることにより、制御部３１Ａは、スイッチ素子Ｑ１をオン状態にするとともに、スイッチＳＷ２１をオン状態にする。このため、電流Ｉｄｃは、定電流源Ｉｒｅｆ２の出力電流と、定電流源Ｉｒｅｆ２１の出力電流と、の総和に等しいＩ１となる。
【０１０５】
また、ヒステリシスコンパレータＨＣからＨレベル電圧が出力されることにより、インバータＩＮＶがＬレベル電圧を出力し、スイッチＳＷ１がオフ状態になる。
【０１０６】
以上によれば、時刻ｔ１１において、キャパシタＣ３を放電する電流は、上述のＩ１と、フォトトランジスタＰＣ２を流れる電流と、の総和に等しく、キャパシタＣ３を充電する電流は、「０」である。このため、放電期間となり、電圧ＶＰ１は、時間が経過するに従って低下し、時刻ｔ１２においてＶ２となる。
【０１０７】
すると、時刻ｔ１２において、ヒステリシスコンパレータＨＣは、Ｌレベル電圧を出力する。
【０１０８】
ヒステリシスコンパレータＨＣからＬレベル電圧が出力されることにより、制御部３１Ａは、スイッチ素子Ｑ１、Ｑ２の双方をオフ状態にするとともに、スイッチＳＷ２１をオフ状態にする。このため、電流Ｉｄｃは、定電流源Ｉｒｅｆ２の出力電流に等しく、上述のＩ１より少ないＩ２となる。
【０１０９】
また、ヒステリシスコンパレータＨＣからＬレベル電圧が出力されることにより、インバータＩＮＶがＨレベル電圧を出力し、スイッチＳＷ１がオン状態になる。このため、充電期間となり、電圧ＶＰ１は、時間が経過するに従って上昇し、時刻ｔ１３においてＶ１となる。
【０１１０】
すると、時刻ｔ１３において、ヒステリシスコンパレータＨＣは、Ｈレベル電圧を出力する。
【０１１１】
ヒステリシスコンパレータＨＣからＨレベル電圧が出力されることにより、制御部３１Ａは、スイッチ素子Ｑ２をオン状態にするとともに、スイッチＳＷ２１をオフ状態にする。このため、電流Ｉｄｃは、定電流源Ｉｒｅｆ２の出力電流に等しいＩ２となる。
【０１１２】
また、ヒステリシスコンパレータＨＣからＨレベル電圧が出力されることにより、インバータＩＮＶがＬレベル電圧を出力し、スイッチＳＷ１がオフ状態になる。
【０１１３】
以上によれば、時刻ｔ１３において、キャパシタＣ３を放電する電流は、上述のＩ２と、フォトトランジスタＰＣ２を流れる電流と、の総和に等しく、キャパシタＣ３を充電する電流は、「０」である。このため、放電期間となるが、時刻ｔ１１〜ｔ１２までの期間と比べて、定電流源Ｉｒｅｆ２１の出力電流の分だけ、キャパシタＣ３を放電する電流が少ないので、電圧ＶＰ１の傾きが緩やかになる。そして、電圧ＶＰ１は、時間が経過するに従って低下し、時刻ｔ１４においてＶ１となる。
【０１１４】
すると、時刻ｔ１４において、ヒステリシスコンパレータＨＣは、Ｌレベル電圧を出力する。
【０１１５】
ヒステリシスコンパレータＨＣからＬレベル電圧が出力されることにより、制御部３１Ａは、スイッチ素子Ｑ１、Ｑ２の双方をオフ状態にするとともに、スイッチＳＷ２１をオフ状態にする。このため、電流Ｉｄｃは、定電流源Ｉｒｅｆ２の出力電流に等しいＩ２となる。
【０１１６】
また、ヒステリシスコンパレータＨＣからＬレベル電圧が出力されることにより、インバータＩＮＶがＨレベル電圧を出力し、スイッチＳＷ１がオン状態になる。このため、充電期間となり、電圧ＶＰ１は、時間が経過するに従って上昇し、時刻ｔ１５においてＶ１となる。
【０１１７】
以降、図７においては、時刻ｔ１１〜ｔ１３までの期間と、時刻ｔ１３〜ｔ１５までの期間と、を交互に繰り返している。
【０１１８】
以上のスイッチング電源１Ｂによれば、以下の効果を奏することができる。
【０１１９】
制御手段３０ＢおよびフォトトランジスタＰＣ２により、キャパシタＣ３を充放電し、端子Ｐ１の電圧が、キャパシタＣ３の端子間電圧に応じて変化する。そして、端子Ｐ１の電圧ＶＰ１がＶ２からＶ１まで上昇する充電期間では、スイッチ素子Ｑ１、Ｑ２の双方をオフ状態とし、電圧ＶＰ１がＶ１からＶ２まで低下する放電期間では、放電期間に移行するたびに、スイッチ素子Ｑ１とスイッチ素子Ｑ２とを交互にオン状態にする。さらに、制御部３１Ａにより、スイッチ素子Ｑ１をオン状態にする放電期間では、スイッチＳＷ２１をオン状態にして、定電流源Ｉｒｅｆ２の出力電流と、フォトトランジスタＰＣ２に流れる電流と、に加えて、定電流源Ｉｒｅｆ２１の出力電流により、キャパシタＣ３を放電する。一方、制御部３１Ａにより、スイッチ素子Ｑ２をオン状態にする放電期間では、スイッチＳＷ２１をオフ状態にして、定電流源Ｉｒｅｆ２の出力電流と、フォトトランジスタＰＣ２に流れる電流と、により、キャパシタＣ３を放電する。以上によれば、スイッチ素子Ｑ２をオン状態にする放電期間では、スイッチ素子Ｑ１をオン状態にする放電期間と比べて、キャパシタＣ３を放電する電流が小さくなるので、電圧ＶＰ１の傾きが小さくなり、電圧ＶＰ１がＶ１からＶ２まで低下する時間が長くなる。このため、スイッチ素子Ｑ１のオン幅と比べて、スイッチ素子Ｑ２のオン幅を大きくすることができる。したがって、トランスＴの１次側にのみ流れる励磁電流が小さくなるので、スイッチング電源１Ｂは、軽負荷時における効率を改善できる。
【０１２０】
ここで、入力電圧が低下した場合であっても予め定められた電力を出力しようとする場合、スイッチング電源１Ｂは、出力電圧検出部５０の制御によりフォトトランジスタＰＣ２のコレクタ電流を減少させて、スイッチ素子Ｑ１、Ｑ２のスイッチング周波数を低下させる。スイッチ素子Ｑ１、Ｑ２のスイッチング周波数が低下すると、スイッチ素子Ｑ１をオン状態にする放電期間における電圧ＶＰ１の傾きと、スイッチ素子Ｑ２をオン状態にする放電期間における電圧ＶＰ１の傾きとは、一律に緩やかになる。このため、入力電圧が変化しても、スイッチ素子Ｑ１のオン幅と、スイッチ素子Ｑ２のオン幅と、の比を略一定に保つことができる。
【０１２１】
以上によれば、スイッチング電源１Ｂは、入力電圧が変化しても、軽負荷時における効率を改善できる。すなわち、スイッチング電源１Ｂは、軽負荷時においても高効率なスイッチング電源について、入力電圧範囲を拡大することができる。
【０１２２】
本発明は、上述の実施形態に限定されるものではなく、この発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。
【０１２３】
例えば、上述の第１実施形態では、下限電圧としてＶ２およびＶ３の２つを設けたが、これに限らない。例えば、下限電圧として、Ｖ２と、Ｖ２より低くＶ３より高いＶ３１と、Ｖ３１より低くＶ３より高いＶ３２と、の４つを設けてもよい。ここで、下限電圧としてＶ２およびＶ３の代わりにＶ２、Ｖ３１、Ｖ３２、Ｖ３の４つが設けられたスイッチング電源１をスイッチング電源１Ｃと呼ぶこととすると、スイッチング電源１Ｃのタイミングチャートは、図８のように表される。このスイッチング電源１Ｃは、スイッチ素子Ｑ２をオン状態にする放電期間における下限電圧を、Ｖ２、Ｖ３１、Ｖ３２、Ｖ３の順に切り替えており、スイッチング電源１と比べて、下限電圧を緩やかに低下させている。このため、スイッチ素子Ｑ２をオン状態にする放電期間における下限電圧をＶ２からＶ３に一気に切り替えるスイッチング電源１と比べて、スイッチング電源１Ｃの制御を安定して行うことができる。
【０１２４】
また、上述の第３実施形態では、定電流源Ｉｒｅｆ２に、定電流源Ｉｒｅｆ２１およびスイッチＳＷ２１で構成される直列回路を１つ並列接続したが、これに限らず、この直列回路を例えば２つまたは３つ並列接続してもよい。これによれば、上述のスイッチング電源１Ｃと同様に、下限電圧を緩やかに低下させることができる。
【０１２５】
また、上述の各実施形態において、負荷２００に供給される出力電圧が低下すると、負荷２００から待機状態信号を受信し、この待機状態信号を受信した場合に、図３、５、８に示したように下限電圧を低下させたり、図７に示したようにキャパシタＣ３を放電する電流を小さくしたりしてもよい。これによれば、負荷２００が予め定められた閾値以上の電力を必要とする定常状態では、スイッチ素子Ｑ１のオン幅と、スイッチ素子Ｑ２のオン幅と、を等しくし、負荷２００が待機電力モードといったあまり電力を必要としない状態では、スイッチ素子Ｑ１のオン幅と比べて、スイッチ素子Ｑ２のオン幅を大きくすることができる。
【符号の説明】
【０１２６】
１、１Ａ、１Ｂ、１Ｃ、１００；スイッチング電源
２０、２０Ａ、２０Ｂ、１２０；制御回路
３０、３０Ａ、３０Ｂ；制御手段
３１、３１Ａ；制御部
Ｃ１、Ｃ２、Ｃ３；キャパシタ
ＨＣ；ヒステリシスコンパレータ
ＩＮＶ；インバータ
Ｉｒｅｆ１、Ｉｒｅｆ２、Ｉｒｅｆ２１；定電流源
Ｐ１〜Ｐ５；端子
ＰＣ１；フォトダイオード
ＰＣ２；フォトトランジスタ
Ｑ１、Ｑ２；スイッチ素子
Ｒ１、Ｒ２；抵抗
ＳＷ１、ＳＷ２１；スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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