(57)【特許請求の範囲】
【請求項１】
ダイヤモンド基板と、
前記ダイヤモンド基板上の、Ｓｉを含む第１の層と、
前記第１の層上の、単結晶窒化物で構成される第２の層と
を備え、
前記第１の層は、厚さが０．２５ｎｍ以上１０ｎｍ以下で、かつ面密度１×１０14ｃｍ-2以上１×１０16ｃｍ-2以下のＳｉを含有し、
前記第２の層は、単結晶ＡｌＮ層または単結晶ＡｌＧａＮ層であり、膜厚が１５００ｎｍ以下である
ことを特徴とする半導体積層構造。
【請求項２】
前記第１の層は、Ｓｉ以外の成分として、Ａｌ、Ｃ及びＮのうちの少なくとも１つを含むことを特徴とする請求項１に記載の半導体積層構造。
【請求項３】
前記第２の層上の、ＡｌＮ層とＧａＮ層が交互に配置された多層膜で構成される第３の層と、
前記第３の層上の、単結晶窒化物で構成される第４の層と
をさらに備えることを特徴とする請求項１または２に記載の半導体積層構造。
【請求項４】
前記第３の層は、膜厚２００ｎｍ以下のＡｌＮ層と、膜厚２００ｎｍ以下のＧａＮ層が交互に積層された多層膜であり、
前記多層膜は、積層周期が１周期以上であり、多層膜全体の厚さが１０００ｎｍ以下であることを特徴とする請求項３に記載の半導体積層構造。
【請求項５】
前記ダイヤモンド基板は、（１１１）又は（１１０）の面方位を有することを特徴とする請求項１から４のいずれかに記載の半導体積層構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体積層構造および電界効果トランジスターに関し、より詳細には、単結晶窒化物層を有する半導体積層構造および電界効果トランジスターに関する。具体的には、絶縁ゲートバイポーラトランジスター（ＩＧＢＴ）を越えるパワートランジスターや、進行波管に代わるマイクロ波・ミリ波帯パワートランジスターに関する。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）等の窒化物は、大きい絶縁破壊電界や高いキャリア速度を有しているため、高出力の電子・光デバイスへの応用が期待されているが、高出力動作時に自己発熱により出力特性が制限されるといった問題がある。ダイヤモンドは物質中で最大の熱伝導率を有しているため、ダイヤモンド上に作製した電界効果トランジスターは、他の基板上では原理的に実現できない高出力動作ができる。
【０００３】
しかしながら、ダイヤモンド上に窒化物層を直接成長させる従来の技術では、窒化物層が多結晶になりやすく、また窒化物層表面にクラックが生じる問題がある。そのため、従来技術によりダイヤモンド上に作製した電界効果トランジスターはドレイン電流が低く、高い出力電力密度が得られなかった。以下に、従来技術によりダイヤモンド基板に成長した窒化物層の構造と電界効果トランジスターについて述べる。
【０００４】
図１（ａ）は、従来技術によりダイヤモンド基板上に窒化物層としてＡｌＮを直接成長させた構造である。ＡｌＮ層の成長には有機金属化学気相成長法（ＭＯＣＶＤ法）を用いた。ＡｌＮ層の膜厚は２００ｎｍである。この従来技術で作製したＡｌＮ層のＸ線回折２θ-ωスキャンを図１（ｂ）に示す。ＡｌＮ層のＸ線回折２θ-ωスキャンでは、ＡｌＮ（０００２）面、ＡｌＮ（１０−１１）面、ＡｌＮ（１０−１０）面、ＡｌＮ（１０−１３）面からの回折ピークが観測された。これは、従来技術で作製したＡｌＮ層が、ダイヤモンド基板表面に対してＡｌＮ（０００１）面、ＡｌＮ（１０−１１）面、ＡｌＮ（１０−１０）面、ＡｌＮ（１０−１３）面が平行な、異なる４種類の結晶相から構成された多結晶であることを示している。窒化物層としてＡｌＮ層ではなくＧａＮ層、ＡｌＧａＮ層をダイヤモンド基板上に直接成長した場合も、ＧａＮ層とＡｌＧａＮ層は多結晶であった。このように、ダイヤモンド基板上に窒化物を直接成長した構造では、単結晶窒化物層の成長はできない（非特許文献１参照）。
【０００５】
図２（ａ）は、ダイヤモンド基板上に膜厚１０００ｎｍのＡｌＮ層を直接成長させた構造である。この場合、ＡｌＮ層が多結晶構造であるだけでなく、ＡｌＮ表面には複数のクラックが生じる(図２（ｂ）参照)。窒化物層としてＡｌＮ層ではなくＧａＮ層、ＡｌＧａＮ層をダイヤモンド基板上に直接成長した場合も、ＧａＮ層とＡｌＧａＮ層は多結晶であり、その表面には複数のクラックが生じた。このようにダイヤモンド基板上に窒化物を直接成長した構造では、クラックのない膜厚１０００ｎｍ以上の厚い単結晶窒化物層の成長はできない（非特許文献２参照）。
【０００６】
図３は、従来技術により、ダイヤモンド基板上に半導体積層構造を用いた電界効果トランジスターを作製するための工程図である。単結晶ダイヤモンド（１１１）基板上にＭＯＣＶＤ法を用いて、１２００℃で膜厚２００ｎｍのＡｌＮ層を直接成長する（図３（ａ））。そのＡｌＮ層上に、膜厚１３００ｎｍのＧａＮ層、膜厚２５ｎｍでＡｌ組成０．２５のＡｌＧａＮ層を順に成長する（図３（ｂ））。最後に、ＧａＮ層とＡｌＧａＮ層とのヘテロ接合界面に形成される二次元電子ガス（２ＤＥＧ）とオーミック接触するソース電極およびドレイン電極と、２ＤＥＧとショットキー接触するゲート電極を形成する（図３（ｃ））。この従来技術で作製したダイヤモンド基板上の半導体積層構造を用いた電界効果トランジスターでは、半導体積層構造も多結晶であるため結晶性が悪く、また表面にクラックが生じていた。このため、この電界効果トランジスターのドレイン電流は２５０ｍＡ／ｍｍと低く（図４参照）、高い出力電力密度が得られない。
【０００７】
このように、従来技術によりダイヤモンド基板上に膜厚１０００ｎｍ以上の窒化物層を直接成長した場合、クラックのない単結晶窒化物層が得られない。また、そのため、クラックのない単結晶窒化物層を用いたドレイン電流と出力電力密度が高い電界効果トランジスターを作製することができない。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】Masataka Imura, et al., ‘‘Growth mechanism of c-axis-oriented AlN on (111) diamond substrates by metal-organic vapor phase epitaxy,’’ Journal of Crystal Growth, 312 (2010), pp. 1325-1328.
【非特許文献２】A. Dussaigne, et al., ‘‘GaN grown on (111) single crystal diamond substrate by molecular beam epitaxy,’’ Journal of Crystal Growth, 311 (2009), pp. 4539-4542.
【発明の概要】
【発明が解決しようとする課題】
【０００９】
以上のように、従来技術では、ダイヤモンド基板上に窒化物層を直接成長していた。しかし、この場合、窒化物層は多結晶であり、さらに膜厚が１０００ｎｍ以上の厚い窒化物層にはクラックが生じる。クラックを生じた多結晶窒化物層の電気伝導性は極めて低いため、ダイヤモンド基板上に窒化物半導体積層構造を直接成長して作製した電界効果トランジスターのドレイン電流は低く、高い出力電力密度が得られなかった。
【課題を解決するための手段】
【００１１】
このような目的を達成するために、本発明の第１の態様は、ダイヤモンド基板と、前記ダイヤモンド基板上の、Ｓｉを含む第１の層と、前記第１の層上の、単結晶窒化物で構成される第２の層とを備え、前記第１の層は、厚さが０．２５ｎｍ以上１０ｎｍ以下で、かつ面密度１×１０14ｃｍ-2以上１×１０16ｃｍ-2以下のＳｉを含有し、前記第２の層は、単結晶ＡｌＮ層または単結晶ＡｌＧａＮ層であり、膜厚が１５００ｎｍ以下であることを特徴とする半導体積層構造である。
【００１２】
また、本発明の第２の態様は、第１の態様において、前記第１の層が、Ｓｉ以外の成分として、Ａｌ、Ｃ及びＮのうちの少なくとも１つを含むことを特徴とする。
【００１５】
また、本発明の第３の態様は、第１又は第２の態様において、前記第２の層上の、ＡｌＮ層とＧａＮ層が交互に配置された多層膜で構成される第３の層と、前記第３の層上の、単結晶窒化物で構成される第４の層とをさらに備えることを特徴とする。
【００１６】
また、本発明の第４の態様は、第３の態様において、前記第３の層が、膜厚２００ｎｍ以下のＡｌＮ層と、膜厚２００ｎｍ以下のＧａＮ層が交互に積層された多層膜であり、前記多層膜は、積層周期が１周期以上であり、多層膜全体の厚さが１０００ｎｍ以下であることを特徴とする。
【００１７】
また、本発明の第５の態様は、第１から第４のいずれかの態様において、前記ダイヤモンド基板が、（１１１）又は（１１０）の面方位を有することを特徴とする。
【発明の効果】
【００２０】
本発明によれば、Ｓｉを含む第１の層をダイヤモンド基板と第２の層との間に設けることにより、ダイヤモンド基板上にクラックが抑制され、膜厚が厚い単結晶窒化物層を成長可能になる。その結果、ダイヤモンド基板上で、クラックが抑制された単結晶の半導体積層構造を用いた、ドレイン電流および出力電力密度が高い電界効果トランジスターを作製することができる。
【図面の簡単な説明】
【００２１】
【図１】（ａ）は、従来技術によりダイヤモンド基板上に窒化物層としてＡｌＮを直接成長させた構造であり、（ｂ）は、当該ＡｌＮ層のＸ線回折２θ-ωスキャンを示す図である。
【図２】（ａ）は、ダイヤモンド基板上に膜厚１０００ｎｍのＡｌＮ層を直接成長させた構造の側面図であり、（ｂ）は、その上面図である。
【図３】従来技術によりダイヤモンド基板上に半導体積層構造を用いた電界効果トランジスターを作製するための工程図である。
【図４】図３の電界効果トランジスターの特性を説明するためのグラフを示す図である。
【図５】窒化物層としてＡｌＮ層を成長した場合の実施例１に係る工程図である。
【図６】第２の層であるＡｌＮ層のＸ線回折２θ-ωスキャン及び成長表面の光学顕微鏡像を（ａ）及び（ｂ）にそれぞれ示す図である。
【図７】（ａ）は、第２の層であるＡｌＮ層のＸ線回折２θ-ωスキャンにおけるＡｌＮ（０００２）以外の面からの回折強度の合計と、ＡｌＮ（０００２）面の回折強度との比を示す図であり、（ｂ）は、Ｓｉ面密度がＡｌＮ層の結晶構造とクラックの形成に与える影響を示す図である。
【図８】膜厚が厚い単結晶ＧａＮを窒化物層としてダイヤモンド基板上に成長させるための実施例２に係る工程図である。
【図９】第３の層である多層膜の積層周期が多層膜上の窒化物層の結晶構造とクラックの形成に与える影響を示す図である。
【図１０】ダイヤモンド基板上に、ＡｌＧａＮ／ＧａＮヘテロ接合構造の二次元電子ガスを利用した電界効果トランジスターを形成するための実施例３に係る工程図である。
【図１１】ダイヤモンド基板上に成長したＡｌＧａＮ／ＧａＮ構造からなる電界効果トランジスターのドレイン電流とゲート電圧の関係を示す図である。
【図１２】ダイヤモンド基板上に、多層膜とＧａＮ層とのヘテロ接合構造に形成される二次元電子ガスを利用した電界効果トランジスターを作製するための実施例４に係る工程図である。
【図１３】ダイヤモンド基板上に成長した多層膜とＧａＮ層とのヘテロ接合構造からなる電界効果トランジスターのドレイン電流とゲート電圧の関係を示す図である。
【発明を実施するための形態】
【００２２】
以下、図面を参照して本発明の実施形態について詳細に説明する。
【００２３】
本発明の概要 
ダイヤモンド基板上に直接成長した窒化物層が多結晶となる上記課題を解決するため、本発明に係る半導体積層構造は、ダイヤモンド基板と、ダイヤモンド基板上の、Ｓｉを含む第１の層と、第１の層上の、単結晶窒化物で構成される第２の層とを備える。Ｓｉを含む第１の層をダイヤモンド基板と第２の層との間に設けることにより、第２の層の膜厚を大きくしても、第２の層を構成する窒化物を、クラックの抑制された単結晶とすることができる。したがって、当該半導体積層構造を利用することで、高いドレイン電流および出力電力密度を有する電界効果トランジスターを実現することが可能である。
【００２４】
また、第２の層上の、ＡｌＮ層とＧａＮ層が交互に配置された多層膜で構成される第３の層と、第３の層上の、単結晶窒化物で構成される第４の層とをさらに備えてもよい。多層膜で構成される第３の層の上に単結晶窒化物層である第４の層を形成することにより、単結晶窒化物層の膜厚を一層大きくしてもクラックの発生を抑制することができる。したがって、当該半導体積層構造を利用することで、より高いドレイン電流および出力電力密度を有する電界効果トランジスターを実現することが可能である。
【００２５】
第１の層は、厚さ０．２５ｎｍ以上１０ｎｍ以下であるのが好ましく、また、面密度１０14ｃｍ-2から１０16ｃｍ-2のＳｉを含有することが好ましい。第１の層には、Ｓｉ以外の成分として、Ａｌ、Ｃ及びＮのうちの少なくとも１つを含むことができ、ＴＭＡ、ＮＨ3、ＳｉＨ4を用いてＭＯＣＶＤ法で成長することができる。
【００２６】
第２の層は、単結晶ＡｌＮまたは単結晶ＡｌＧａＮであることが好ましく、膜厚が１５００ｎｍ以下であることが好ましい。
【００２７】
第３の層は、第３の層を構成するＡｌＮ層およびＧａＮ層が、それぞれ膜厚２００ｎｍ以下であることが好ましい。また、多層膜の積層周期が１周期以上であり、かつ多層膜全体の厚さが１０００ｎｍ以下であることが好ましい。
【００２８】
第４の層は、膜厚５ｎｍから３０ｎｍ、かつＡｌ組成０．２から０．４のＡｌＧａＮと、膜厚１００ｎｍから２０００ｎｍのＧａＮとを有することが好ましい。この場合、ＡｌＧａＮとＧａＮのヘテロ接合構造に二次元電子ガスが形成される。また、第４の層は、第３の層とのヘテロ接合構造に二次元電子ガスを有する膜厚２０ｎｍから５００ｎｍのＧａＮであってもよい。
【００２９】
ダイヤモンド基板は、（１１１）または（１１０）の面方位を有するものを用いることができる。
【００３０】
以下、具体的な実施例を数例挙げて説明するが、ここで言及する数値等のみに本発明を限定する意図ではないことに留意されたい。
【００３１】
実施例１ 
ダイヤモンド基板上にクラックが抑制された単結晶窒化物層を形成するための構造を説明する。図５は、窒化物層としてＡｌＮ層を成長した場合の工程図である。ＡｌＮ層は、ＭＯＣＶＤ法により成長した。原料には、トリメチルアルミニウム（ＴＭＡ）、アンモニア（ＮＨ3）を用いた。キャリアガスには水素を用いた。Ｓｉ原料としてシラン（ＳｉＨ4）を用いた。まず、ダイヤモンド（１１１）基板５０１の表面を水素雰囲気、１２００℃でサーマルクリーニングした。その後、サーマルクリーニングしたダイヤモンド（１１１）基板５０１の表面に、１２００℃でＳｉ原子を含む第１の層５０２を成長した（図５（ａ））。第１の層５０２は、ＴＭＡ、ＮＨ3、ＳｉＨ4を用いてＭＯＣＶＤ法で成長した。ＴＭＡはＡｌとＣの原料、ＮＨ3はＮの原料、ＳｉＨ4はＳｉの原料となる。ＴＭＡ、ＮＨ３の供給量を制御することで、第１の層はＳｉ以外の成分としてＡｌ、Ｃ及びＮのうちの少なくとも１つを含む。第１の層５０２を構成する原子は、互いに共有結合で結びついている。また、第１の層５０２はダイヤモンド基板５０１とも共有結合によって結びついているため、基板との接触力が強い。なお、第１の層５０２は、表面の平坦化が難しいダイヤモンドの直上に形成され、かつ厚さが薄いため、その構造を特定することは困難である。第１の層５０２のＳｉ面密度は、ＳＩＭＳ測定で得られたＳｉの深さ方向プロファイルを積分して算出した。第１の層は１０ｎｍよりも薄い。本実施例では、第１の層のＳｉ面密度は１０15ｃｍ-2である。第１の層上に、１２００℃で膜厚１０００ｎｍのＡｌＮで構成された第２の層５０３を成長した（図５（ｂ））。
【００３２】
窒化物で構成された第２の層５０３をＡｌＮ層として説明したが、第２の層５０３をＡｌＧａＮ層とした場合は、原料としてトリメチルガリウム（ＴＭＧａ）、ＴＭＡ、ＮＨ3を用いる。また、ダイヤモンド基板５０１の面方位を（１１１）として説明したが、面方位が（１１０）や（００１）の場合も同様の工程である。
【００３３】
図６（ａ）及び（ｂ）に、ＡｌＮ層のＸ線回折２θ-ωスキャンと成長表面の光学顕微鏡像をそれぞれ示す。図６（ａ）では、ＡｌＮ（０００２）面以外の面からの多結晶相の存在を示す回折ピークは検出されず、ＡｌＮ（０００２）面からの回折ピークのみが観測されることから、ＡｌＮ層が（０００１）配向した単結晶であることが分かる。このように、Ｓｉを含む第１の層５０２をダイヤモンド基板５０１とＡｌＮで構成された第２の層５０３との間に設けることで、単結晶のＡｌＮ（０００１）層が得られた。また膜厚１０００ｎｍのＡｌＮ層の表面にはクラックが生じていない(図６（ｂ）参照)。ここで、Ｓｉを含む第１の層５０２の厚さは、０．２５ｎｍ以上１０ｎｍ以下であることがＡｌＮで構成された第２の層５０３の結晶性が向上することが実験的に分かっている。
【００３４】
次に、Ｓｉを含む第１の層のＳｉ面密度がＡｌＮ層の結晶性とクラック形成に与える影響を説明する。Ｓｉ面密度は、ＳｉＨ4の供給量で制御した。図７（ａ）に、Ｘ線回折２θ-ωスキャンにおけるＡｌＮ（０００２）以外の面からの回折強度の合計と、ＡｌＮ（０００２）面の回折強度との比を示す。Ｓｉ面密度が１０8ｃｍ-2から１０13ｃｍ-2の場合、ＡｌＮ（０００２）面以外の面からの回折ピークが検出され、ＡｌＮ層は多結晶であった。一方、Ｓｉの面密度が１×１０14ｃｍ-2以上１×１０16ｃｍ-2以下の場合では、ＡｌＮ（０００２）面以外の面からの回折ピークは検出されず、ＡｌＮ層は単結晶であった。
【００３５】
図７（ｂ）は、Ｓｉ面密度がＡｌＮ層の結晶構造とクラックの形成に与える影響を示す。Si面密度が１０8ｃｍ-2から１０13ｃｍ-2の場合、多結晶である上、ＡｌＮ層の膜厚が１０００ｎｍ以上ではクラックが生じた。一方、Ｓｉの面密度が１０14ｃｍ-2から１０16ｃｍ-2の場合、ＡｌＮ層の膜厚が１０００ｎｍを超えてもクラックが生じなかった。ただし、Ｓｉの面密度が１０14ｃｍ-2から１０16ｃｍ-2の場合も、ＡｌＮ層の膜厚が１５００ｎｍ以上ではクラックが生じた。
【００３６】
ダイヤモンド基板上に窒化物層としてＡｌＧａＮを成長した場合も、ＡｌＮの場合と同様に単結晶が得られた。
【００３７】
また、ダイヤモンド基板の面方位が（１１０）の場合も、（１１１）と同様のＳｉ面密度の範囲で単結晶窒化物層が得られたが、（１１０）の場合、窒化物層の膜厚が１２００ｎｍ以上でクラックが生じた。一方、（００１）の場合はＳｉ面密度に依存せず、窒化物層は多結晶であった。
【００３８】
実施例２ 
ダイヤモンド基板上に、クラックが抑制された膜厚１５００ｎｍ以上の単結晶窒化物層を形成するための構造を説明する。図８は、膜厚が厚い単結晶ＧａＮを窒化物層としてダイヤモンド基板上に成長させるための工程図である。ＧａＮ層は、ＭＯＣＶＤ法により成長した。原料にはＴＭＧａ、ＮＨ3を用いた。キャリアガスには水素を用いた。ダイヤモンド基板８０１の（１１１）表面を水素雰囲気、１２００℃でサーマルクリーニング後、そのダイヤモンド基板８０１の表面に１２００℃でＳｉ原子を含む第１の層８０２を成長した（図８（ａ））。Ｓｉ原子を含む第１の層８０２のＳｉ面密度は１０15ｃｍ-2である。その上に、１２００℃で膜厚２００ｎｍの単結晶ＡｌＮで構成された第２の層８０３を成長した（図８（ｂ））。さらに、ＡｌＮ層８０３上に、１０００℃で膜厚３ｎｍのＡｌＮ層と膜厚１１ｎｍのＧａＮ層とを交互に積層した多層膜である第３の層８０４を成長した後（図８（ｃ））、膜厚２０００ｎｍの単結晶ＧａＮで構成された第４の層８０５を成長した（図８（ｄ））。
【００３９】
第３の層８０４上の窒化物層が単結晶ＧａＮ層である場合を説明したが、窒化物層が単結晶ＡｌＧａＮ層である場合は、原料にＴＭＡ、ＴＭＧａ、ＮＨ3を用いる。また、窒化物層が単結晶ＡｌＮ層である場合は原料にＴＭＡ、ＮＨ3を用いる。また、ダイヤモンド基板８０１の面方位を（１１１）として説明したが、面方位が（１１０）や（００１）の場合も同様の工程である。
【００４０】
図９に、多層膜の積層周期が多層膜上の窒化物層の結晶構造とクラックの形成に与える影響を示す。多層膜を用いない場合、実施例１で説明したように、膜厚が１５００ｎｍ以上の窒化物層にはクラックが生じるのに対して、積層周期が１周期以上の多層膜上では、クラックのない膜厚１５００ｎｍ以上の窒化物層を成長することができる。多層膜の積層周期が増えるに従ってクラックを生じることなく成長できる膜厚は増加する。その結果、多層膜の積層周期が３０周期の場合では、多層膜上の窒化物層の膜厚が３０００ｎｍとなるまでクラックを生じることなく成長可能となった。
【００４１】
多層膜におけるＡｌＮ層とＧａＮ層の膜厚がそれぞれ３ｎｍと１１ｎｍである場合を説明したが、ＡｌＮ層とＧａＮ層の膜厚が共に２００ｎｍ以下の場合でも図９と同じ膜厚までクラックは発生しなかった。しかし、ＡｌＮ層とＧａＮ層のどちらか一方でも、その膜厚が２００ｎｍを超えると多層膜にクラックが発生した。また、多層膜全体の膜厚が１０００ｎｍを超えると多層膜にクラックが発生した。
【００４２】
Ｓｉ原子を含む第１の層８０２のＳｉ面密度が１０15ｃｍ-2である場合を説明したが、第１の層８０２のＳｉ面密度が１０14ｃｍ-2から１０16ｃｍ-2の範囲でも、多層膜上の窒化物層は単結晶であり、図９と同じ膜厚までクラックは発生しなかった。
【００４３】
また、ダイヤモンド基板８０１の面方位を（１１１）として説明したが、面方位が（１１０）の場合は（１１１）の場合より３００ｎｍ薄い膜厚までクラックが生じた。一方、（００１）の場合では多層膜上の窒化物層は多結晶であり、膜厚に関わらずクラックが発生した。
【００４４】
実施例３ 
ダイヤモンド基板上に、ＡｌＧａＮ／ＧａＮヘテロ接合構造の二次元電子ガスを利用した、高いドレイン電流および出力電力密度を有する電界効果トランジスターを形成するための構造を説明する。図１０にその工程図を示す。ダイヤモンド基板１００１の（１１１）表面を、水素雰囲気、１２００℃でサーマルクリーニング後、１２００℃でＳｉ原子を含む第１の層１００２を成長した（図１０（ａ））。第１の層１００２のＳｉ面密度は１０15ｃｍ-2である。その上に、ＭＯＣＶＤ法により１２００℃で膜厚２００ｎｍの単結晶ＡｌＮで構成された第２の層１００３を成長した（図１０（ｂ））。次に、ＡｌＮ層１００３上に、１０００℃で膜厚３ｎｍのＡｌＮ層と膜厚１１ｎｍのＧａＮ層とを交互に２０周期積層した多層膜で構成される第３の層１００４を成長した（図１０（ｃ））。そして、多層膜１００４上に、膜厚１３００ｎｍのＧａＮ層とＡｌ組成０．２５で膜厚２５ｎｍのＡｌＧａＮ層とからなるＡｌＧａＮ／ＧａＮ構造を有する第４の層１００５を成長した（図１０（ｄ））。最後に、第４の層１００５のＡｌＧａＮ層上に、ソース電極およびドレイン電極と、ソース電極・ドレイン電極間のゲート電極を形成する（図１０（ｅ））。これにより、ダイヤモンド基板８０１上に半導体積層構造を利用した電界効果トランジスターが完成する。
【００４５】
ダイヤモンド基板８０１の面方位を（１１１）として説明したが、面方位が(１１０)、（００１)の場合も同様の工程である。
【００４６】
図１１に、ダイヤモンド基板上に成長したＡｌＧａＮ／ＧａＮ構造からなる電界効果トランジスターのドレイン電流とゲート電圧の関係を示す。Ｓｉ原子を含む層と多層膜の両方を用いた構造では、ドレイン電流は１５００ｍＡ／ｍｍであり、図４に示した従来構造（２５０ｍＡ／ｍｍ）の６倍に増加した。また、多層膜を用いず、Ｓｉ原子を含む層のみを用いた構造では、ドレイン電流は１０００ｍＡ／ｍｍであり、従来構造の４倍に増加した。一方、Ｓｉ原子を含む層を用いず多層膜のみを用いた構造では、ドレイン電流は３５０ｍＡ／ｍｍであり、従来技術の約１．４倍であった。従来構造ではドレイン電流が低いため出力電力密度は評価できなかったが、Ｓｉ原子を含む層と多層膜を用いた構造と、Ｓｉ原子を含む層のみを用いた構造では、ドレイン電流が高いため出力電力密度が評価可能となり、８ＧＨｚにおいてそれぞれ３０Ｗ／ｍｍ、２０Ｗ／ｍｍと高い出力電力密度が得られた(表１参照)。
【００４７】
【表１】
0005498318.tif 000002
【００４８】
図１１では、上記ＡｌＧａＮ／ＧａＮ構造におけるＡｌＧａＮ層のＡｌ組成が０．２５である場合のドレイン電流とゲート電圧の関係を示したが、ＡｌＧａＮ層のＡｌ組成が０．２から０．４の範囲でも同様の高いドレイン電流と出力電力密度が得られた。ＡｌＧａＮ層とＧａＮ層の膜厚をそれぞれ２５ｎｍ、１３００ｎｍとして説明したが、ＡｌＧａＮ層の膜厚が２０ｎｍから３０ｎｍ、ＧａＮ層の膜厚が１００ｎｍから２０００ｎｍの範囲でも同様の高いドレイン電流と出力電力密度が得られた。
【００４９】
また、Ｓｉ原子を含む層のＳｉ面密度が１０15ｃｍ-2である場合を説明したが、Ｓｉ原子を含む層のＳｉ面密度を１０14ｃｍ-2から１０16ｃｍ-2とした場合も図１１と同様の高いドレイン電流と出力電力密度が得られた。
【００５０】
また、図１０では、多層膜を構成するＡｌＮ層とＧａＮ層の膜厚をそれぞれ３ｎｍ、１１ｎｍ、積層周期を２０周期として説明したが、多層膜全体の厚さが１０００ｎｍ以下の範囲で、多層膜中のＡｌＮ層とＧａＮ層の膜厚をそれぞれ２００ｎｍ以下、積層周期を１周期以上とした場合でも同様の高いドレイン電流と出力電力密度が得られた。
【００５１】
また、ダイヤモンド基板の面方位を（１１１）として説明したが、面方位が（１１０）の場合も（１１１）上と同様の高いドレイン電流および出力電力密度が得られた。Ｓｉ原子を含む層と多層膜を用いた構造と、Ｓｉ原子を含む層のみを用いた構造でのドレイン電流はそれぞれ１４００ｍＡ／ｍｍ、９００ｍＡ／ｍｍである。また、８ＧＨｚにおける大出力電力密度はそれぞれ２８Ｗ／ｍｍ、１８Ｗ／ｍｍと高い値が得られた（上掲の表１参照）。ただし、（００１）の場合、多層膜上のＡｌＧａＮ／ＧａＮ構造は多結晶であり、電界効果トランジスターは動作しなかった。
【００５２】
実施例４ 
ダイヤモンド基板上に、多層膜とＧａＮ層とのヘテロ接合構造に形成される二次元電子ガスを利用した、高いドレイン電流と出力電力密度を有する電界効果トランジスターを作製するための構造を説明する。図１２に、その工程図を示す。ダイヤモンド基板１２０１の（１１１）表面を、水素雰囲気、１２００℃でサーマルクリーニング後、１２００℃でＳｉ原子を含む第１の層１２０２を成長した（図１２（ａ））。第１の層１２０２のＳｉ面密度は１０15ｃｍ-2である。その上に、ＭＯＣＶＤ法により１２００℃で膜厚２００ｎｍの単結晶ＡｌＮで構成された第２の層１２０３を成長した（図１２（ｂ））。次に、ＡｌＮ層１２０３上に、１０００℃で膜厚３ｎｍのＡｌＮ層と膜厚１１ｎｍのＧａＮ層を交互に２０周期積層した多層膜で構成される第３の層１２０４を成長した（図１２（ｃ））。そして、多層膜１２０４上に、膜厚５００ｎｍのＧａＮで構成された第４の層１２０５を成長した（図１２（ｄ））。最後に、ＧａＮ層１２０５上にソース電極およびドレイン電極と、ソース電極・ドレイン電極間のゲート電極を形成する（図１２（ｅ））。これにより、ダイヤモンド基板１２０１上に半導体積層構造を利用した電界効果トランジスターが完成する。
【００５３】
ダイヤモンド基板１２０１の面方位を（１１１）として説明したが、面方位が（１１０）、（００１）の場合も同様の工程である。
【００５４】
図１３に、ダイヤモンド基板上に成長した多層膜とＧａＮ層とのヘテロ接合構造からなる電界効果トランジスターのドレイン電流とゲート電圧の関係を示す。Ｓｉ原子を用いた構造では、ドレイン電流は１４００ｍＡ／ｍｍであり、図４に示した従来構造（２５０ｍＡ／ｍｍ）の約５倍に増加し、８ＧＨｚにおける出力電力密度は２８Ｗ／ｍｍとなり高出力電力動作が可能になった（表２参照）。一方、Ｓｉ原子を用いない構造では、ドレイン電流は３５０ｍＡ／ｍｍであり、従来構造の約１．４倍であった。
【００５５】
【表２】
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【００５６】
ＧａＮ層１２０５の膜厚を５００ｎｍとして説明したが、ＧａＮ層の膜厚が２０ｎｍから５００ｎｍの範囲でも図１３と同様の高いドレイン電流と出力電力密度が得られた。
【００５７】
また、Ｓｉ原子を含む層のＳｉ面密度が１０15ｃｍ-2である場合を説明したが、Ｓｉ原子を含む層のＳｉ面密度を１０14ｃｍ-2から１０16ｃｍ-2とした場合も、図１３と同様の高いドレイン電流および出力電力密度が得られた。
【００５８】
また、多層膜を構成するＡｌＮ層とＧａＮ層の膜厚をそれぞれ３ｎｍ、１１ｎｍ、積層周期を２０周期として説明したが、多層膜全体の厚さが１０００ｎｍ以下となる範囲において、ＡｌＮとＧａＮの膜厚をそれぞれ２００ｎｍ以下、積層周期を１周期以上とした場合でも図１３と同様の高いドレイン電流と出力電力密度が得られた。
【００５９】
また、ダイヤモンド基板の面方位を（１１１）として説明したが、面方位が（１１０）の場合も従来構造と比べて高いドレイン電流および出力電力密度が得られ、それぞれ１３００ｍＡ／ｍｍ、２６Ｗ／ｍｍであった。ただし、（００１）の場合、多層膜上のＡｌＧａＮ／ＧａＮ構造は多結晶であり、電界効果トランジスターは動作しなかった。
【符号の説明】
【００６０】
５０１、８０１、１００１、１２０１  ダイヤモンド基板
５０２、８０２、１００２、１２０２  Ｓｉを含む層（「第１の層」に対応）
５０３、８０３、１００３、１２０３  単結晶ＡｌＮ層（「第２の層」に対応）
８０４、１００４、１２０４  ＡｌＮ／ＧａＮ多層膜（「第３の層」に対応）
８０５、１００５、１２０５  第４の層
【図１】
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【図３】
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【図４】
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【図５】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図２】
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【図６】
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