(57)【特許請求の範囲】
【請求項１】
半導体層に形成されたチャネル層と、
このチャネル層を挟んで前記半導体層に形成されたソースおよびドレインと、
前記ソースおよび前記ドレインの位置から離間して前記チャネル層の上に形成された第１ゲート電極と、
この第１ゲート電極および前記ソースの間の前記チャネル層の上に前記第１ゲート電極と絶縁分離されて形成された第２ゲート電極と、
前記第１ゲート電極および前記ドレインの間の前記チャネル層の上に前記第１ゲート電極と絶縁分離されて形成された第３ゲート電極と、
前記チャネル層を挟んで前記第１ゲート電極，前記第２ゲート電極，および前記第３ゲート電極に対向配置された第４ゲート電極と
を少なくとも備え、
前記第２ゲート電極および前記第３ゲート電極に各々電圧が印加されることで、前記第２ゲート電極および前記第３ゲート電極の位置の前記チャネル層の各々にキャリアが誘起された２つの蓄積層が形成され、
２つの前記蓄積層が形成されている状態で、前記第１ゲート電極にゲート電圧が印加されることで、２つの前記蓄積層の間の前記チャネル層に反転層が形成されて２つの前記蓄積層が前記反転層で接続され、前記ソースと前記ドレインとの間に電流を流すことが可能とされることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第２ゲート電極および前記第３ゲート電極は等電位とされている
ことを特徴とする半導体装置。
【請求項３】
請求項１または２記載の半導体装置において、
前記ソースおよびドレインは、前記半導体層に不純物が導入された領域である
ことを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、
２つの前記蓄積層が形成されている状態で、前記第１ゲート電極に前記ゲート電圧が印加されているときに、前記第４ゲート電極に前記ゲート電圧と同極性の電圧が印加される
ことを特徴とする半導体装置。
【請求項５】
請求項１〜３のいずれか１項に記載の半導体装置において、
２つの前記蓄積層が形成されている状態で、前記第１ゲート電極に前記ゲート電圧が印加されているときに、前記第４ゲート電極に前記ゲート電圧と異なる極性の電圧が印加される
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、急峻なオン・オフ電流特性を、低電圧で実現する半導体装置に関するものである。
【背景技術】
【０００２】
トランジスタは、スイッチング素子としてコンピュータや様々な電子機器に利用されている。例えば、電界効果型トランジスタ（ＦＥＴ）は、広く一般に用いられている。このＦＥＴは、図６Ａに示すように、例えばシリコン基板６０１に絶縁層６０２を介して形成されたゲート電極６０３と、ゲート電極６０３を挟むようにシリコン基板６０１に形成されたソース６０４およびドレイン６０５から構成されている。ソース６０４およびドレイン６０５は、いわゆる不純物を導入することで形成されている。
【０００３】
このＦＥＴは、ソース６０４，ドレイン６０５に用いる不純物の種類、ゲート電極６０３に印加する電圧、およびソース・ドレイン間に印加すする電圧の制御により、ソース６０４からドレイン６０５に対して正孔または電子を流すことが可能になる。このようなＦＥＴは、図６Ｂに示すような、ゲート電圧（Ｖg）に対するソース・ドレイン間の電流（Ｉ）の特性を備えている。
【０００４】
通常、ＦＥＴをスイッチング素子として利用するときは、十分なソース・ドレイン間電流（オン電流Ｉon）が得られるゲート電圧（オン電圧Ｖon）と、電流値が小さいソース・ドレイン間電流（オフ電流Ｉoff）となるゲート電圧（オフ電圧Ｖoff）とを２値信号として利用する。このため、正常なスイッチング動作を実現するためには、十分に大きなオン電流Ｉonおよびオン／オフ比（Ｉon／Ｉoff）を得ることとが重要となる。一方、低消費電力化などの観点から、オン電圧Ｖonとオフ電圧Ｖoffの差は小さいことが望まれている。
【０００５】
これらを実現するため、一般的に、ソース・ドレイン間電流が、ゲート電圧に対して非線形に変化する飽和領域にオフ電圧Ｖoffを設定し、線形的に変化する線形領域にオン電圧Ｖonを設定している。また、さらなる改善として、飽和領域においてｌｏｇ（Ｉ）／Ｖgを大きくすることも望まれる。このｌｏｇ（Ｉ）／Ｖgの逆数は、サブスレッショルドスイング値（subthreshold swing value：Ｓ値）と表現され、ＦＥＴの重要な性能（特性）を示すものとして用いられている。現在、ＦＥＴの構造によりＳ値を小さくすることが試みられているが、Ｓ値の最小値は温度で決定され、上述した構造のＦＥＴでは、室温（２０℃）で６０ｍＶ／ｄｅｃ以下にすることはできない。
【０００６】
一方、Ｓ値を６０ｍＶ／ｄｅｃ以下にする新たなＦＥＴも報告されている。この一例として、インパクト・イオン化現象を用いたＭＯＳ（Metal Oxide Semiconductor）がある（非特許文献１参照）。インパクト・イオン化現象を用いるＭＯＳは、図７Ａに示すように、絶縁層７０２を介して形成されたゲート電極７０３と、ゲート電極７０３を挟むように配置されたソース７０４およびドレイン７０５を備え、ソース７０４はｐ型領域とされ、ドレイン７０５はｎ型領域とされ、ソース７０４は、ゲート電極７０３から離れて形成されている。
【０００７】
このＭＯＳでは、単にドレイン７０５に正のバイアスを印加した状態では、図７Ａの（ａ）に示すように、ｐｎ接合ダイオードの逆バイアス状態となるので、電流は流れない。ところが、この状態で、ゲート電極７０３にゲート電圧を印加してゲート電極７０３直下の半導体領域を反転すれば、図７Ａの（ｂ）に示すように、キャリアが直下の半導体領域に注入されてドレイン７０５と同じ電位となり、形成された反転領域の端（ピンチオフ点）とソース７０４端との間の電界が大きくなる。
【０００８】
これにより高電界領域で加速される少数キャリアが、高エネルギーを持つことになり電子−正孔ペアを形成する。この現象が雪崩式に起きることで、図７Ａの（ｂ）に示すように、急激に電子（白丸）および正孔（黒丸）が発生し、電子はｎ領域であるドレイン７０５に流れ込み、正孔はｐ領域であるソース７０４に流れ込む。この結果、ソース・ドレイン電流が発生するようになる。
【０００９】
上述したインパクト・イオン化現象を用いたＭＯＳ（インパクト・イオン化ＭＯＳ）では、雪崩式に発生するキャリアを利用するので、図７Ｂに示すように、通常のトランジスタに比べ、ゲート電圧の印加により急激に電流が増える特性が得られ、６０ｍＶ／ｄｅｃより小さなＳ値を得ることができる。従って、インパクト・イオン化ＭＯＳでは、ＶonとＶoffの差を小さくしても大きなＩon／Ｉoffが確保でき、低消費電力化や高速動作が期待できる。このため、インパクト・イオン化ＭＯＳは、高性能素子として注目を浴びている。
【先行技術文献】
【非特許文献】
【００１０】
【非特許文献１】K. Gopalakrishnan, et al, "Impact Ionization MOS (I-MOS).Part I: Device and Circuit Simulations", IEEE TRANSACTIONS ON ELECTRON DEVICES, vol.52, no.1, pp.69-76, 2005.
【非特許文献２】William M. Reddick and Gehan A. J. Amaratunga, "Silicon surface tunnel transistor", Appl. Phys. Lett. , vol.67,  no.4, pp.494-496, 1995.
【非特許文献３】N. Abele1, et al. , "Suspended-Gate MOSFET: bringing new MEMS functionality into solid-state MOS transistor",International Electron Devices Meeting Technical Digest, pp.479-481, 2005.
【非特許文献４】K. Nishiguchi, et al. ,"Long Retention of Gain-Cell Dynamic Random Access Memory With Undoped Memory Node",IEEE ELECTRON DEVICE LETTERS, vol.28, no.1, pp.48-50, 2007.
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、上述したインパクト・イオン化ＭＯＳは、次に示すような問題がある。
【００１２】
まず、インパクト・イオン化ＭＯＳは、電子−正孔ペアを形成するのに十分なエネルギーをキャリアに持たせるために、大きなソース・ドレイン間電圧が必要となる点が問題となる。一般的な報告として、上述したソース・ドレイン間電圧として、５Ｖ以上は必要となっている。ソース−ドレイン間電圧で消費電力が決まるので、大きなソース・ドレイン間電圧は、低消費電力化の妨げとなる。
【００１３】
また、インパクト・イオン化ＭＯＳでは、電流−ゲート電圧特性にヒステリシスが現れる点が、問題点としてあげられる。インパクト・イオン化ＭＯＳでは、図７Ｃに示すように、オン状態における電流−ゲート電圧特性（実線）とオフ状態における電流−ゲート電圧特性（点線）とが異なる。これは、インパクト・イオン化ＭＯＳでは、オフ状態からオン状態にし、もう一度オフ状態に戻す際、雪崩的に増えたキャリアを除去することができないためである。また、インパクト・イオン化ＭＯＳでは、オフ状態であっても、少数キャリアは電流として流れてしまうので、オフ電流Ｉoffが通常のＦＥＴより大きくなってしまう傾向にある。これらは、本質的に解決が難しいといえる。
【００１４】
また、作製上の難しさもある。インパクト・イオン化ＭＯＳでは、ソースおよびドレインを異なる導電形とし、また、ソースをゲート電極より離して形成することになる。このように、ソースおよびドレインで導入する不純物を異なるものとし、また、ゲート電極とソースとの間にギャップを形成することは、通常のＦＥＴと比較し、作製方法が複雑になるという問題がある。
【００１５】
また、上述したインパクト・イオン化ＭＯＳ以外にも、Ｓ値をより小さくする新しいＦＥＴが提案されている。例えば、トンネルＦＥＴ（非特許文献２参照）および架橋ゲート型ＦＥＴ（非特許文献３参照）などがある。しかしながら、これらのＦＥＴにおいても、高いドレイン−ソース間電圧や、複雑な素子構造、電流特性におけるヒステリシスなどの問題がある。
【００１６】
本発明は、以上のような問題点を解消するためになされたものであり、製造しやすい構造で、ソース・ドレイン間電圧を高くすることなく、安定した電流特性で、ＦＥＴのＳ値を小さくすることを目的とする。
【課題を解決するための手段】
【００１７】
本発明に係る半導体装置は、半導体層に形成されたチャネル層と、このチャネル層を挟んで半導体層に形成されたソースおよびドレインと、ソースおよびドレインの位置から離間してチャネル層の上に形成された第１ゲート電極と、第１ゲート電極およびソースの間のチャネル層の上に第１ゲート電極と絶縁分離されて形成された第２ゲート電極と、第１ゲート電極およびドレインの間のチャネル層の上に第１ゲート電極と絶縁分離されて形成された第３ゲート電極と、チャネル層を挟んで第１ゲート電極，第２ゲート電極，および第３ゲート電極に対向配置された第４ゲート電極とを少なくとも備える。
【００１８】
上記半導体装置において、第２ゲート電極および第３ゲート電極は等電位とされていてもよい。また、ソースおよびドレインは、半導体層に不純物が導入された領域であればよい。
【００１９】
上記半導体装置は、第２ゲート電極および第３ゲート電極に各々電圧が印加されることで、第２ゲート電極および第３ゲート電極の位置のチャネル層の各々にキャリアが誘起された２つの蓄積層が形成され、２つの蓄積層が形成されている状態で、第１ゲート電極にゲート電圧が印加されることで、２つの蓄積層の間のチャネル層に反転層が形成されて２つの蓄積層が反転層で接続され、ソースとドレインとの間に電流を流すことが可能とされる。
【００２０】
上記半導体装置において、２つの蓄積層が形成されている状態で、第１ゲート電極にゲート電圧が印加されているときに、第４ゲート電極にゲート電圧と同極性の電圧が印加されるようにしてもよい。また、２つの蓄積層が形成されている状態で、第１ゲート電極にゲート電圧が印加されているときに、第４ゲート電極にゲート電圧と異なる極性の電圧が印加されるようにしてもよい。
【発明の効果】
【００２１】
以上説明したように、本発明によれば、第１ゲート電極およびソースの間のチャネル層の上に第１ゲート電極と絶縁分離されて形成された第２ゲート電極、および第１ゲート電極およびドレインの間のチャネル層の上に第１ゲート電極と絶縁分離されて形成された第３ゲート電極を備えるようにしたので、製造しやすい構造で、ソース・ドレイン間電圧を高くすることなく、安定した電流特性で、ＦＥＴのＳ値を小さくすることできるという優れた効果が得られる。
【図面の簡単な説明】
【００２２】
【図１Ａ】本発明の実施の形態１における半導体装置の一部構成を示す断面図である。
【図１Ｂ】本発明の実施の形態１における半導体装置の一部構成を示す平面図である。
【図１Ｃ】本発明の実施の形態１における半導体装置の一部構成を示す断面図である。
【図２Ａ】本発明の実施の形態１における半導体装置の一部構成を示す断面図である。
【図２Ｂ】本発明の実施の形態１における半導体装置の一部構成を示す断面図である。
【図２Ｃ】本発明の実施の形態１における半導体装置の一部構成を示す断面図である。
【図３Ａ】本発明の実施の形態１における半導体装置の一部構成を示す断面図である。
【図３Ｂ】本発明の実施の形態１における半導体装置の等価回路を示す回路図である。
【図３Ｃ】本発明の実施の形態１における半導体装置の特性を示す特性図である。
【図４】本発明の実施の形態１における半導体装置の一部構成を示す断面図である。
【図５】本発明の実施の形態２における半導体装置の一部構成を示す断面図である。
【図６Ａ】電界効果型のトランジスタの構成を示す断面図である。
【図６Ｂ】電界効果型のトランジスタの特性を示す特性図である。
【図７Ａ】インパクト・イオン化ＭＯＳの構成を示す断面図である。
【図７Ｂ】インパクト・イオン化ＭＯＳの特性を示す特性図である。
【図７Ｃ】インパクト・イオン化ＭＯＳの特性を示す特性図である。
【発明を実施するための形態】
【００２３】
以下、本発明の実施の形態について図を参照して説明する。
【００２４】
［実施の形態１］
はじめに、本発明の実施の形態１について説明する。本実施の形態１における半導体装置は、図１Ａ〜１Ｃに示すように、まず、半導体層１００に形成されたチャネル層１０１と、チャネル層１０１の上に形成された第１ゲート電極１０３と、チャネル層１０１を挟んで半導体層１００に形成されたソース１０４およびドレイン１０５とを備えている。また、第１ゲート電極１０３は、絶縁層１０２を介してチャネル層１０１の上に形成され、ソース１０４およびドレイン１０５の位置から離間してチャネル層１０１の上に形成されている。なお、図１Ａは、図１Ｂの平面図のａａ’線の断面を示し、図１Ｃは、図１Ｂの平面図のｃｃ’線の断面を示している。
【００２５】
また、本実施の形態における半導体装置は、第１ゲート電極１０３およびソース１０４の間のチャネル層１０１の上に第１ゲート電極１０３と絶縁分離されて形成された第２ゲート電極１０９と、第１ゲート電極１０３およびドレイン１０５の間のチャネル層１０１の上に第１ゲート電極１０３と絶縁分離されて形成された第３ゲート電極１１１とを備える。また、チャネル層１０１を挟んで第１ゲート電極１０３，第２ゲート電極１０９，および第３ゲート電極１１１に対向配置された第４ゲート電極１０７を備える。第２ゲート電極１０９は、絶縁層１０８により第第１ゲート電極１０３と絶縁分離し、第３ゲート電極１１１は、絶縁層１１０により第１ゲート電極１０３と絶縁分離している。また、第４ゲート電極１０７とチャネル層１０１との間には、絶縁層１０６が形成されている。
【００２６】
例えば、よく知られたＳＯＩ（Silicon on Insulator）基板を用いることで、本実施の形態における半導体装置を作製することができる。この場合、ＳＯＩ基板のシリコン基部が、第４ゲート電極１０７となり、埋め込み絶縁層が絶縁層１０６となり、表面シリコン層が半導体層１００となる。
【００２７】
製造方法について簡単に説明すると、まず、ＳＯＩ基板の表面シリコン層を、公知のフォトリソグラフィー技術とエッチング技術とによりパターニングし、幅５０ｎｍおよび高さ（厚さ）３０ｎｍ程度の筋状の半導体層１００を形成する。半導体層１００に、チャネル層１０１およびソース１０４，ドレイン１０５が形成される。
【００２８】
次に、形成した半導体層１００を覆う絶縁層（絶縁層１０２）を形成し、この絶縁層の上にポリシリコン層を形成する。これらは、よく知られたＣＶＤ法やスパッタ法などにより各材料を堆積することで形成すればよい。次に、形成したポリシリコン層を、公知のフォトリソグラフィー技術とエッチング技術とによりパターニングし、第１ゲート電極１０３を形成する。第１ゲート電極１０３は、半導体層１００の延在方向に直交する方向に延在する状態に形成する。
【００２９】
次に、第１ゲート電極１０３を覆う絶縁層を形成する。例えば、第１ゲート電極１０３の表面を熱酸化することで、この絶縁層を形成することができる。この絶縁層が絶縁層１０８および絶縁層１１０となる。
【００３０】
次に、上述した絶縁層を形成した第１ゲート電極１０３を覆うように、第１ゲート電極１０３の上にポリシリコン層を形成し、このポリシリコン層を、公知のフォトリソグラフィー技術とエッチング技術とによりパターニングする。このパターニングでは、半導体層１００が延在する方向において、チャネル層１０１を形成しようとする領域に対応する幅となるポリシリコンパターンを形成する。
【００３１】
次に、このポリシリコンパターンをエッチバックして第１ゲート電極１０３の絶縁層が形成されている上面を露出させ、第１ゲート電極１０３の両脇に、第２ゲート電極１０９および第３ゲート電極１１１が形成された状態とする。例えば、よく知られたＣＭＰ法を用いてエッチバックすればよい。
【００３２】
次に、上述したようにすることで形成した第２ゲート電極１０９，第３ゲート電極１１１，および第１ゲート電極１０３をマスクとし、半導体層１００の上に形成されている絶縁層を選択的にエッチングする。このエッチングにより、前述した絶縁層１０２が形成され、絶縁層１０２により被覆されている領域の半導体層１００にチャネル層１０１が形成され、半導体層１００の、ソース１０４およびドレイン１０５となる領域が露出する。
【００３３】
次に、例えば、よく知られたイオン注入法により、半導体層１００の上述した露出部分に不純物を導入し、例えば、ｎ形とすることで、チャネル層１０１を挟むソース１０４およびドレイン１０５を形成する。以上のことにより、半導体層１００，チャネル層１０１，第１ゲート電極１０３，ソース１０４，ドレイン１０５，第２ゲート電極１０９，第３ゲート電極１１１，および第４ゲート電極１０７が形成される。
【００３４】
この後、図１Ａ〜図１Ｃには示していないが、第２ゲート電極１０９，第３ゲート電極１１１，および第１ゲート電極１０３などを覆う層間絶縁層を形成し、また、層間絶縁層にコンタクトホールを形成することで、ソース１０４，ドレイン１０５に接続するソース電極配線，ドレイン電極配線を形成する。また、同様にすることで、第１ゲート電極１０３，第２ゲート電極１０９，第３ゲート電極１１１の各々に接続するゲート電極配線を形成すればよい。
【００３５】
ここで、各部分の設計寸法について、一例を示す。絶縁層１０２，絶縁層１０６，絶縁層１０８，および絶縁層１１０は、ＦＥＴを駆動する際の電圧で絶縁破壊が起きない程度で可能な限り薄い方が良い。例えば、これらの層厚は、駆動電圧（ゲート電圧など）が１０Ｖであれば、１０ｎｍ程度でよい。また、駆動電圧が下がれば、これに比例して層厚を薄くすることができる。また、絶縁層１０２，絶縁層１０８，および絶縁層１１０に関しては、これらの接する各ゲート電極からチャネル層１０１に電流が流れないことが望ましく、５ｎｍ以上が求められる。
【００３６】
チャネル層１０１は、層厚が２０〜４０ｎｍ程度であればよい。また、幅（図１Ｂの紙面上下方向の長さ）は、２０〜１００ｎｍ程度であればよい。また、第１ゲート電極１０３の高さ（層厚）は、５０ｎｍ程度であればよく、幅（図１Ｂの紙面左右方向の長さ）は、１０ｎｍ以上であればよい。また、第２ゲート電極１０９および第３ゲート電極１１１は、高さが５０ｎｍ程度であればよい。また、第２ゲート電極１０９および第３ゲート電極１１１は、チャネル層１０１の幅内に収まっていればよい。
【００３７】
次に、各ゲート電極や、ソース１０４およびドレイン１０５における不純物濃度について説明する。各ゲート電極をシリコンで構成する場合、リンなどのドナーを不純物として導入して金属的な特性を示す状態とすればよい。また、ソース１０４およびドレイン１０５についても同様である。このためには、例えば、導入されているリンの濃度が１０18／ｃｍ3程度あれば問題ない。チャネル層１０１は、半導体特性を有する程度の不純物濃度であれば良い。ただし、後述するように、ソース１０４およびドレイン１０５との間に形成される物理的なｐｎ接合を起因とするオフ電流Ｉoffを下げるためには、チャネル層１０１に含まれている不純物は低濃度のほうが望ましい。
【００３８】
次に、本実施の形態における半導体装置（ＦＥＴ）の動作について説明する。
【００３９】
初期状態としては、第１ゲート電極１０３，第２ゲート電極１０９，および第３ゲート電極１１１に電圧を印加せず、図２Ａに示すように、チャネル層１０１に電子がない場合を考える。
【００４０】
この初期状態に対し、第２ゲート電極１０９および第３ゲート電極１１１に正の電圧を印加する。例えば、第２ゲート電極１０９および第３ゲート電極１１１に、同じ正の電圧を印加する。この印加電圧がある値以上になると、チャネル層１０１が反転し、図２Ｂに示すように、第２ゲート電極１０９の下のチャネル層１０１に電子（キャリア）が誘起された蓄積層２０１が形成され、第３ゲート電極１１１の下のチャネル層１０１にも、電子が誘起された蓄積層２０２が形成される。これは、いわゆるソースおよびドレインを、電気的に形成したことを意味する。
【００４１】
このようにして蓄積層２０１および蓄積層２０２が形成されている状態で、第１ゲート電極１０３に正の電圧を印加すれば、図２Ｃに示すように、第１ゲート電極１０３の下のチャネル層１０１に反転層２０３が形成され、蓄積層２０１と蓄積層２０２とが反転層２０３で接続されて、ソース１０４とドレイン１０５との間に電流が流れるようになる。
【００４２】
以上に説明したように、本実施の形態によれば、トランジスタ電流に寄与する第１ゲート電極１０３で形成する反転層と、第２ゲート電極１０９および第３ゲート電極１１１で電気的に形成するソース（蓄積層）とドレイン（蓄積層）との間に物理的なｐｎ接合がないため、物理的なｐｎ接合に起因するオフ電流Ｉoffを抑制することが可能となる。よく知られているように、ＭＯＳトランジスタなどでは、ソース／反転層および反転層／ドレインにｐｎ接合が存在しており、このｐｎ接合に起因するオフ電流がｎチャネルＭＯＳトランジスタで問題となる（非特許文献３参照）。これに対し、本実施の形態における半導体装置によれば、反転層２０３と、これに隣接する蓄積層２０１および蓄積層２０２との間にはｐｎ接合がないため、オフ電流の問題が発生しない。
【００４３】
次に、本実施の形態の半導体装置におけるＳ値について説明する。まず、ドレイン１０５に正の電圧を印加し、ソース１０４を接地した場合を考える。この場合、図３Ａに示すように、第１ゲート電極１０３の下に完全な反転層が形成されず、少数の電子（白丸）がソース１０４からドレイン１０５に流れているとき、チャネル層１０１を構成する半導体のバンドギャップ以上のエネルギーを持った電子は、ある確率で電子−正孔ペアを形成する。また、新たに発生した電子はドレイン１０５に流れ込む。
【００４４】
一方、正孔（黒丸）は、第１ゲート電極１０３とは反対側（第４ゲート電極１０７の側）のチャネル層１０１に溜まる。これは、いわゆる、フローティングボディー効果と呼ばれる現象が原因である。他方、ソース１０４−チャネル層１０１−ドレイン１０５は，ｎ領域−真性領域（または低濃度領域）−ｎ領域というバイポーラ・トランジスタ構造となっており、各々エミッタ−ベース−コレクタの役割をなす。この状態は、図３Ｂに示すように、通常の電界効果トランジスタにバイポーラ・トランジスタが並列に接続された状態に等しい。
【００４５】
従って、チャネル層１０１に溜まった正孔は、ベース領域に流れ込むことになり、エミッタからコレクタ、つまりソース１０４からドレイン１０５に流れ込む電子数が増幅される。これにより、さらに電子−正孔ペアが形成（増幅）され、ソース・ドレイン間電流が雪崩式に急激に増加する。これは、結果的に電流特性のＳ値が小さくなることに等しい。
【００４６】
本実施の形態によれば、チャネル層１０１に溜まる正孔や、この正孔と電子との再結合レートなどを、素子寸法およびゲート電圧などで制御することで、図３Ｃに示すように、ドレイン電圧の低減化、小ヒステリシス特性を実現しながら、Ｓ値を６０ｍＶ／ｄｅｃ以下に下げることができる。
【００４７】
ところで、上述したようにバイポーラ・トランジスタ構造による増幅効果を利用すると、一般にはオフ電流Ｉoffも増幅されてしまうが、本実施の形態では、上述したように、オフ電流Ｉoff自体が抑えられているので、図３Ｃに示すように良好なオフ電流特性が得られる。
【００４８】
以上に説明したように、本実施の形態における半導体装置では、まず、第２ゲート電極および第３ゲート電極を新たに設ければよく、また、ソースおよびドレインを同じ導電形とすればよい。また、ソースとゲート電極との間隔およびドレインとゲート電極との間隔を、異なる状態とする必要がない。このように、本実施の形態における半導体装置は、現在一般に用いられているＦＥＴの製造プロセスを大きく変更するとなく、容易に製造できる構造となっている。また、本実施の形態における半導体装置によれば、上述したように、ソース・ドレイン間電圧を高くすることなく、安定した電流特性で、ＦＥＴのＳ値を小さくすることができる。
【００４９】
次に、他の動作について説明する。
【００５０】
上述では、第４ゲート電極１０７を固定電位としたが、これに限るものではな。例えば、第４ゲート電極１０７を利用することで、より柔軟な電流制御が可能となる。第４ゲート電極１０７もチャネル層１０１と容量結合しているので、例えば正の電圧を印加することで、チャネル層１０１における蓄積層や反転層がより形成されやすくなる。この結果、第１ゲート電極１０３，第２ゲート電極１０９，および第３ゲート電極１１１への印加電圧を下げることができる。
【００５１】
例えば、第４ゲート電極１０７に正の電圧（ゲート電圧と同極性の電圧）を印加することで、第１ゲート電極１０３に対するゲート電圧を低くしても、ソース・ドレイン間に流せる電流が小さくならずに済み、第１ゲート電極１０３に対するゲート電圧を低くしても、前述した場合と同程度の電流を流すことが可能となる。言い換えると、同じゲート電圧であれば、第４ゲート電極１０７に正の電圧を印加することで、ソース・ドレイン間の電流を増幅することができる。
【００５２】
ところで、第１ゲート電極１０３と、第２ゲート電極１０９および第３ゲート電極１１１との間には絶縁層１０８，絶縁層１１０があるため、これらの絶縁層の直下のチャネル層１０１においては、形成しようとする蓄積層の電荷密度が下がる。このため、動作時において、第１ゲート電極１０３，第２ゲート電極１０９，および第３ゲート電極１１１への印加電圧が大きくなる可能性がある。これに対し、第４ゲート電極１０７を利用する（第４ゲート電極１０７にゲート電圧と同極性の電圧を印加する）ことで、上述した各ゲート電極への印加電圧を補償することが可能となる。
【００５３】
また、第４ゲート電極１０７に印加する電圧により、ソース１０４およびドレイン１０５の間の電圧をさらに下げることが可能となる。第４ゲート電極１０７に負の電圧（ゲート電圧と異なる極性の電圧）を印加すると、図４に示すように、チャネル層１０１中の正孔（黒丸）は第４ゲート電極１０７の側に溜まりやすくなる。これにより、図３Ｂを用いて説明したバイポーラ・トランジスタ効果が、より顕著になり、さらにソース１０４−ドレイン１０５間の低電圧化が可能となる。これは、ソース・ドレイン間電圧を低くしても、前述の場合と同程度のソース・ドレイン間電流が得られることを示しており、言い換えると、第４ゲート電極１０７に対する電圧の印加により、ソース・ドレイン間電流の増幅効果が得られることになる。
【００５４】
［実施の形態２］
次に、本発明の実施の形態２について説明する。上述では、第２ゲート電極１０９および第３ゲート電極１１１に同じ電位を印加する場合について説明した。これは、第２ゲート電極１０９および第３ゲート電極１１１を一体に形成した場合と同様であり、例えば、図５に示すように、第１ゲート電極１０３の上を跨ぐように、絶縁層５０８を介して一体に形成した電極５０９としてもよい。なお、図５において、他の構成は、図１Ａ〜図１Ｃを用いて説明した半導体装置と同様である。
【００５５】
ただし、前述した実施の形態１において、第２ゲート電極１０９および第３ゲート電極１１１は、等電位とする必要はなく、各々に異なる電位を与え、第２ゲート電極１０９および第３ゲート電極１１１の下のチャネル層１０１に、各々異なる状態の電子の蓄積層を形成してもよい。
【００５６】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形が実施可能であることは明白である。
【００５７】
例えば、上述では、ソースおよびドレインとする領域にいわゆる不純物を導入し、半導体層に不純物が導入された領域とすることで、ｎ形もしくはｐ形としているが、これに限るものではない。例えば、チャネル層およびソース・ドレインを形成するシリコン層が２０ｎｍ以下と薄い場合、ソース・ドレインに不純物を導入しなくてもよい。この場合、ソース・ドレインに対する電気的なコンタクトを金属で形成する際、金属が半導体領域と反応しその部分がｎ領域として作用するためである。また、第４ゲート電極１０７でチャネル層などの半導体領域を反転することでも、ソース・ドレインに不純物を導入する必要がなくなる。
【００５８】
また、上述では、第１ゲート電極形成位置とソースとの間隔、および第１ゲート電極形成位置とドレインとの間隔を、同じ距離としたが、これに限るものではなく、これらの距離を異なる状態としてもよい。また、上述では、ソースおよびドレインをｎ形としたが、これに限るものではなく、ソースおよびドレインをｐ形の領域としてもよい。この場合、電流（ソース・ドレイン間電流）のキャリアは正孔となり、印加する各電圧の極性を逆にする。
【００５９】
また、上述では、半導体としてシリコンを用いて説明したが、これに限るものではなく、例えば、ゲルマニウムや、化合物半導体などの他の半導体材料を用いる場合についても同様である。
【符号の説明】
【００６０】
１００…半導体層、１０１…チャネル層、１０２…絶縁層、１０３…第１ゲート電極、１０４…ソース、１０５…ドレイン、１０６…絶縁層、１０７…第４ゲート電極、１０８…絶縁層、１０９…第２ゲート電極、１１０…絶縁層、１１１…第３ゲート電極。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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