(57)【特許請求の範囲】
【請求項１】
複数のゲート信号線のうち対応するゲート信号線に接続されるとともに、１画面表示期間のうち、信号ハイ期間にハイ電圧となり、前記信号ハイ期間以外の期間である信号ロー期間にロー電圧となるゲート信号を、接続される前記対応するゲート信号線に出力する、シフトレジスタ基本回路を、
複数備える、ゲート信号線駆動回路であって、
各前記シフトレジスタ基本回路は、
前記ハイ期間に前記ハイ電圧となる信号が入力端子に入力され、前記対応するゲート信号線に出力端子が接続され、スイッチに制御電圧が印加されるとともに、前記信号ハイ期間に応じて前記スイッチにオン電圧が印加されてオン状態となり、前記信号ハイ期間に前記対応するゲート信号線に前記ハイ電圧を印加し、前記信号ハイ期間経過後に前記スイッチにオフ電圧が印加されてオフ状態となる、ゲート線ハイ電圧印加回路と、
前記ロー電圧が入力端子に印加され、前記対応するゲート信号線に出力端子が接続され、スイッチに制御電圧が印加されるとともに、前記ゲート線ハイ電圧印加回路がオフされてから後に前記スイッチにオン電圧が印加されてオン状態となり、前記対応するゲート信号線に前記ロー電圧を印加する、第１のゲート線ロー電圧印加回路と、
前記ロー電圧が入力端子に印加され、前記対応するゲート信号線に出力端子が接続され、スイッチに制御電圧が印加されるとともに、前記ゲート線ハイ電圧印加回路がオフされてから、前記第１のゲート線ロー電圧印加回路がオンされるまでの期間の、少なくとも一部において前記スイッチにオン電圧が印加されてオン状態となり、前記対応するゲート信号線に前記ロー電圧を印加する、第２のゲート線ロー電圧印加回路と、
オフ電圧が入力端子に印加され、前段の前記シフトレジスタ基本回路の前記第１のゲート線ロー電圧印加回路の前記スイッチにスイッチが接続されるとともに、前記前段の前記シフトレジスタ基本回路の前記第１のゲート線ロー電圧印加回路の前記スイッチに印加される制御電圧がオフ電圧からオン電圧に変化するタイミングに応じて、前記ゲート線ハイ電圧印加回路の前記スイッチにオフ電圧を印加する、ハイ電圧印加オフ制御回路と、
を備える、ゲート信号線駆動回路。
【請求項２】
各前記シフトレジスタ基本回路の前記第２のゲート線ロー電圧印加回路の前記スイッチに、後段のゲート信号が入力される、
ことを特徴とする、請求項１に記載のゲート信号線駆動回路。
【請求項３】
各前記シフトレジスタ基本回路は、
所定の周期であり互いに位相が異なる２相のクロック信号が入力し、
該２相のうち一方のクロック信号が前記ロー電圧から前記ハイ電圧となるタイミングで、前記第１のゲート線ロー電圧印加回路の前記スイッチに印加される前記制御電圧をオン電圧に昇圧する、ロー電圧印加オン制御回路を、さらに備え、
該２相のうち前記一方とは他方のクロック信号が、前記ゲート線ハイ電圧印加回路に入力される、
ことを特徴とする、請求項１に記載のゲート信号線駆動回路。
【請求項４】
各前記シフトレジスタ基本回路は、
オフ電圧が入力端子に印加され、前記ゲート線ハイ電圧印加回路の前記スイッチに出力端子が接続され、スイッチに制御電圧が印加されるとともに、前記スイッチにオン電圧が印加されてオン状態となり、前記ゲート線ハイ電圧印加回路の前記スイッチにオフ電圧を印加する、ハイ電圧印加駆動オフ制御回路と、
オフ電圧が入力端子に印加され、前記第１のゲート線ロー電圧印加回路の前記スイッチに出力端子が接続され、スイッチに制御電圧が印加されるとともに、前記スイッチにオン電圧が印加されてオン状態となり、前記第１のゲート線ロー電圧印加回路の前記スイッチにオフ電圧を印加する、ロー電圧印加駆動オフ制御回路と、を備える、
ことを特徴とする、請求項１乃至請求項３のいずれかに記載のゲート信号線駆動回路。
【請求項５】
各前記シフトレジスタ基本回路において、
前記ハイ電圧印加駆動オフ制御回路の前記スイッチと、前記ロー電圧印加駆動オフ制御回路の前記スイッチに、該シフトレジスタ基本回路が駆動しない場合に、前記ロー電圧より高く前記ハイ電圧より低い中間電圧が印加されて、前記ハイ電圧印加駆動オフ制御回路、及び前記ロー電圧印加駆動オフ制御回路がそれぞれ、オンされる、
ことを特徴とする、請求項４に記載のゲート信号線駆動回路。
【請求項６】
前記中間電圧とは、接地電圧である、
ことを特徴とする、請求項５に記載のゲート信号線駆動回路。
【請求項７】
各前記シフトレジスタ基本回路において、
前記ハイ電圧印加駆動オフ制御回路、及び前記ロー電圧印加駆動オフ制御回路は、該シフトレジスタ基本回路が駆動しない場合に、１画面表示期間のうち、前記複数のゲート信号線の電圧がすべて前記ロー電圧となる帰線期間の少なくとも一部において、ともにオフされ、それ以外の期間において、それぞれ、オンされる、
ことを特徴とする、請求項４に記載のゲート信号線駆動回路。
【請求項８】
各前記シフトレジスタ基本回路は、
前記ハイ電圧印加駆動オフ制御回路のスイッチ及び前記ロー電圧印加駆動オフ制御回路のスイッチに、オン電圧を供給する、スイッチング制御回路、をさらに備える、
請求項４に記載のゲート信号線駆動回路。
【請求項９】
各前記シフトレジスタ基本回路の前記スイッチング制御回路のスイッチに、前記ロー電圧より高く前記ハイ電圧より低い中間電圧が印加され、前記スイッチング制御回路はオンされる、
ことを特徴とする、請求項８に記載のゲート信号線駆動回路。
【請求項１０】
各前記シフトレジスタ基本回路の前記スイッチング制御回路は、
該シフトレジスタ基本回路が駆動しない場合に、１画面表示期間のうち、前記複数のゲート信号線の電圧がすべて前記ロー電圧となる帰線期間の少なくとも一部において、オフ電圧を供給し、それ以外の期間において、オン電圧を供給する、
ことを特徴とする、請求項８に記載のゲート信号線駆動回路。
【請求項１１】
各前記シフトレジスタ基本回路において、
前記スイッチング制御回路がオン電圧を供給する際、前記スイッチング制御回路に前記ハイ電圧が入力される、
ことを特徴とする、請求項９に記載のゲート信号線駆動回路。
【請求項１２】
請求項１乃至請求項１１のいずれかに記載のゲート信号線駆動回路を備える表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート信号線駆動回路及びそれを用いた表示装置に関する。
【背景技術】
【０００２】
従来より、例えば、液晶表示装置などの表示装置において、複数のゲート信号線に対して順にハイ電圧となるゲート信号を出力する複数のシフトレジスタ基本回路、を備えるゲート信号線駆動回路が、表示部に配置される薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと記す）と同一基板上に形成される方式が採用される場合がある。従来技術に係るゲート信号線駆動回路として、特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１１３２４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
例えば、特許文献１に記載のシフトレジスタ基本回路において、信号ハイ期間にオン状態となり、ゲート信号線にハイ電圧を印加するゲート線ハイ電圧印加回路（トランジスタ９３，９４）のスイッチに、信号ハイ期間の後に、後段のシフトレジスタ基本回路の内部信号によって、オフ電圧が印加され、ゲート線ハイ電圧印加回路がオフされている。
【０００５】
また、ゲート信号線駆動回路に備えられるシフトレジスタ基本回路が、信号ハイ期間以外の期間である信号ロー期間に、ゲート信号線に安定的にロー電圧を出力するよう、信号オフ期間に応じてオン状態となり、ゲート信号線にロー電圧を印加するゲート線ロー電圧印加回路をさらに備える場合がある。その場合、ゲート線ロー電圧印加回路のスイッチを、同様に、制御する必要がある。
【０００６】
そのためには、ゲート線ハイ電圧印加回路のスイッチやゲート線ロー電圧印加回路のスイッチに印加する電圧を制御する制御回路が必要であり、当該制御回路を制御する制御信号を、シフトレジスタ基本回路の外部より取得する必要があるので、シフトレジスタ基本回路の回路規模の増大を招くことになってしまう。
【０００７】
本発明の目的は、このような課題を鑑みて、回路規模の増大を抑制しつつ、ゲート信号線に出力するゲート信号の電圧品質が向上される、ゲート信号線駆動回路、及び、それを用いた表示装置の提供にある。
【課題を解決するための手段】
【０００８】
（１）上記課題を解決するために、本発明に係るゲート信号線駆動回路は、１画面表示期間のうち、信号ハイ期間にハイ電圧となり、前記信号ハイ期間以外の期間である信号ロー期間にロー電圧となるゲート信号を、対応するゲート信号線に出力する、シフトレジスタ基本回路を、複数備える、ゲート信号線駆動回路であって、各前記シフトレジスタ基本回路は、前記信号ハイ期間に応じてオン状態となり、対応するゲート信号線に前記ハイ電圧を印加する、ゲート線ハイ電圧印加回路と、前記信号ロー期間に応じてオン状態となり、対応するゲート信号線に前記ロー電圧を印加する、ゲート線ロー電圧印加回路と、前記ゲート線ハイ電圧印加回路がオフされてから、前記ゲート線ロー電圧印加回路がオンされるまでの期間の、少なくとも一部においてオン状態となり、対応するゲート信号線に前記ロー電圧を印加する、第２のゲート線ロー電圧印加回路と、を備える。
【０００９】
（２）上記（１）に記載のゲート信号線駆動回路であって、各前記シフトレジスタ基本回路の前記第２のゲート線ロー電圧印加回路のスイッチに、後段のゲート信号が入力されてもよい。
【００１０】
（３）上記（１）に記載のゲート信号線駆動回路であって、各前記シフトレジスタ基本回路は、前段の前記シフトレジスタ基本回路の前記ゲート線ロー電圧印加回路のスイッチに印加される制御電圧がオフ電圧からオン電圧に変化するタイミングに応じて、前記ゲート線ハイ電圧印加回路のスイッチにオフ電圧を印加する、ハイ電圧印加オフ制御回路、をさらに備えていてもよい。
【００１１】
（４）上記（１）に記載のゲート信号線駆動回路であって、各前記シフトレジスタ基本回路は、所定の周期であり互いに位相が異なる２相のクロック信号が入力するとともに、該２相のうち一方のクロック信号が前記ロー電圧から前記ハイ電圧となるタイミングで、前記ゲート線ロー電圧印加回路のスイッチに印加される制御電圧をオン電圧に昇圧する、ロー電圧印加オン制御回路を、さらに備え、該２相のうち前記一方とは他方のクロック信号が、前記ゲート線ハイ電圧印加回路に入力されてもよい。
【００１２】
（５）上記（１）乃至（４）のいずれかに記載のゲート信号線駆動回路であって、各前記シフトレジスタ基本回路は、オン状態にあっては、前記ゲート線ハイ電圧印加回路のスイッチにオフ電圧を印加する、ハイ電圧印加駆動オフ制御回路と、オン状態にあっては、前記ゲート線ロー電圧印加回路のスイッチにオフ電圧を印加する、ロー電圧印加駆動オフ制御回路と、を備えていてもよい。
【００１３】
（６）上記（５）に記載のゲート信号線駆動回路であって、各前記シフトレジスタ基本回路において、前記ハイ電圧印加駆動オフ制御回路のスイッチと、前記ロー電圧印加駆動オフ制御回路のスイッチに、該シフトレジスタ基本回路が駆動しない場合に、前記ロー電圧より高く前記ハイ電圧より低い中間電圧が印加されて、前記ハイ電圧印加駆動オフ制御回路、及び前記ロー電圧印加駆動オフ制御回路がそれぞれ、オンされてもよい。
【００１４】
（７）上記（６）に記載のゲート信号線駆動回路であって、前記中間電圧とは、接地電圧であってもよい。
【００１５】
（８）上記（５）に記載のゲート信号線駆動回路であって、各前記シフトレジスタ基本回路において、前記ハイ電圧印加駆動オフ制御回路、及び前記ロー電圧印加駆動オフ制御回路は、該シフトレジスタ基本回路が駆動しない場合に、１画面表示期間のうち、前記複数のゲート信号線の電圧がすべて前記ロー電圧となる帰線期間の少なくとも一部において、ともにオフされ、それ以外の期間において、それぞれ、オンされてもよい。
【００１６】
（９）上記（５）に記載のゲート信号線駆動回路であって、各前記シフトレジスタ基本回路は、前記ハイ電圧印加駆動オフ制御回路のスイッチ及び前記ロー電圧印加駆動オフ制御回路のスイッチに、オン電圧を供給する、スイッチング制御回路、をさらに備えてもよい。
【００１７】
（１０）上記（９）に記載のゲート信号線駆動回路であって、各前記シフトレジスタ基本回路の前記スイッチング制御回路のスイッチに、前記ロー電圧より高く前記ハイ電圧より低い中間電圧が印加され、前記スイッチング制御回路はオンされてもよい。
【００１８】
（１１）上記（９）に記載のゲート信号線駆動回路であって、各前記シフトレジスタ基本回路の前記スイッチング制御回路は、該シフトレジスタ基本回路が駆動しない場合に、１画面表示期間のうち、前記複数のゲート信号線の電圧がすべて前記ロー電圧となる帰線期間の少なくとも一部において、オフ電圧を供給し、それ以外の期間において、オン電圧を供給してもよい。
【００１９】
（１２）上記（１０）に記載のゲート信号線駆動回路であって、各前記シフトレジスタ基本回路において、前記スイッチング制御回路がオン電圧を供給する際、前記スイッチング制御回路に前記ハイ電圧が入力されてもよい。
【００２０】
（１３）本発明に係る表示装置は、上記（１）乃至（１２）のいずれかに記載のゲート信号線駆動回路を備えていてもよい。
【発明の効果】
【００２１】
本発明により、回路規模の増大を抑制しつつ、ゲート信号におけるノイズが抑制されるゲート信号線駆動回路、及び、それを用いた表示装置が提供される。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施形態に係る液晶表示装置の全体斜視図である。
【図２】本発明の実施形態に係る液晶表示装置のＴＦＴ基板の構成を示すブロック構成図である。
【図３】本発明の実施形態に係るＴＦＴ基板主要部の等価回路の概念図である。
【図４】本発明の第１の実施形態に係るゲート信号線駆動回路に備えられる複数のシフトレジスタ基本回路のブロック図である。
【図５】本発明の第１の実施形態に係るゲート信号線駆動回路のｎ番目のシフトレジスタ基本回路の回路図である。
【図６】本発明の第１の実施形態に係るゲート信号線駆動回路の駆動を示す図である。
【図７】本発明の第２の実施形態に係る順方向駆動を行うゲート信号線駆動回路のｎ番目のシフトレジスタ基本回路の回路図である。
【図８】本発明の第２の実施形態に係るゲート信号線駆動回路の順方向駆動を示す図である。
【図９】本発明の第３の実施形態に係る順方向駆動を行うゲート信号線駆動回路のｎ番目のシフトレジスタ基本回路の回路図である。
【図１０】本発明の第３の実施形態に係るゲート信号線駆動回路の順方向駆動を示す図である。
【図１１】本発明の第４の実施形態に係るプリチャージ回路、ＲＧＢ選択回路、及び検出回路の概略回路図である。
【図１２】本発明の第４の実施形態に係るプリチャージ回路及びＲＧＢ選択回路の駆動を示す図である。
【図１３】本発明の第５の実施形態の一例に係るプリチャージ回路、ＲＧＢ選択回路、及び検出回路の概略回路図である。
【図１４】本発明の第５の実施形態の他の一例に係る検出回路の概略回路図である。
【図１５】本発明の第６の実施形態に係るイコライズ回路、ＲＧＢ選択回路、及び検出回路の概略回路図である。
【図１６】本発明の第６の実施形態に係るイコライズ回路及びＲＧＢ選択回路の駆動を示す図である。
【図１７】本発明の実施形態に係る他の液晶表示装置に備えられるＴＦＴ基板主要部の等価回路の概念図である。
【発明を実施するための形態】
【００２３】
［第１の実施形態］
本発明の第１の実施形態に係る表示装置は、たとえば、ＩＰＳ（In-Plane Switching）方式の液晶表示装置１であって、図１に示す当該実施形態に係る液晶表示装置１の全体斜視図の通り、ＴＦＴ基板１２と、当該ＴＦＴ基板１２に対向し、カラーフィルタが設けられたフィルタ基板１１と、当該両基板に挟まれた領域に封入された液晶材料と、ＴＦＴ基板１２のフィルタ基板１１側とは反対側に接して配置されるバックライト１３と、を含んで構成されている。ここで、ＴＦＴ基板１２には、後述する通り、ゲート信号線１０５、映像信号線１０７、画素電極１１０、コモン電極１１１、及び、ＴＦＴ１０９などが配置される（図３参照）。
【００２４】
図２は、当該実施形態に係る液晶表示装置１のＴＦＴ基板１２の構成を示すブロック構成図である。ＴＦＴ基板１２に、ＦＰＣ２０（フレキシブルプリント基板）が圧着により接続されており、ＦＰＣ２０を介して、外部より制御信号がＴＦＴ基板１２に入力される。
【００２５】
ＴＦＴ基板１２に、表示部２７、ドライバＩＣ２１、ゲート信号線駆動回路２２、ＲＧＢ選択回路２４、プリチャージ回路２５、及び検出回路２６が、備えられている。ゲート信号線駆動回路２２は、表示部２７の両側それぞれに配置されており、図には、表示部２７の右側に配置されるゲート信号線駆動回路２２Ｒと、表示部２７左側にゲート信号線駆動回路２２Ｌとして、それぞれ示されている。ゲート信号線駆動回路２２に、ドライバＩＣ２１より制御信号が入力される。
【００２６】
図３は、当該実施形態に係るＴＦＴ基板１２主要部の等価回路の概念図である。図３に示す通り、ＴＦＴ基板１２において、ゲート信号線駆動回路２２に接続された複数のゲート信号線１０５が、互いに等間隔をおいて図中横方向に延びている。
【００２７】
ゲート信号線駆動回路２２には、複数のゲート信号線１０５それぞれに対応して、シフトレジスタ基本回路ＳＲが複数備えられている。例えば、ゲート信号線１０５が８５４本存在しているとき、同じく、シフトレジスタ基本回路ＳＲが８５４個、ゲート信号線駆動回路２２に備えられる。ドライバＩＣ２１から入力される制御信号により、各シフトレジスタ基本回路ＳＲは、１画面を表示する期間である１フレーム期間ＴＦ（１画面表示期間）のうち、対応する信号ハイ期間にハイ電圧となり、それ以外の期間である信号ロー期間にロー電圧となるゲート信号を、対応するゲート信号線１０５に出力している。
【００２８】
なお、ここでは、ドライバＩＣ２１が出力する制御信号１１５により、ゲート信号線駆動回路２２に備えられる複数のシフトレジスタ基本回路ＳＲをドライバＩＣ２１が制御しているとしたが、この例に限られない。例えば、ゲート信号線駆動回路２２に、シフトレジスタ制御回路を設け、出力する制御信号により、複数のシフトレジスタ基本回路ＳＲをシフトレジスタ制御回路が制御してもよい。この場合、外部よりＦＰＣ２０を介して制御信号がシフトレジスタ制御回路に入力され、シフトレジスタ制御回路が、複数のシフトレジスタ基本回路ＳＲへ出力する制御信号を生成する。
【００２９】
また、ＲＧＢ選択回路２４に接続された複数の映像信号線１０７が互いに等間隔をおいて図中縦方向に延びている。そして、これらゲート信号線１０５及び映像信号線１０７により碁盤状に並ぶ表示ドットがそれぞれ区画されている。また、各ゲート信号線１０５と平行にコモン信号線１０８が図中横方向に延びている。なお、コモン信号線１０８が、映像信号線１０７と同様に、図中縦方向に延びていてもよい。
【００３０】
ゲート信号線１０５及び映像信号線１０７により区画される各表示ドットの隅には、ＴＦＴ１０９が形成されており、映像信号線１０７と画素電極１１０に接続されている。また、ＴＦＴ１０９のゲート電極は、ゲート信号線１０５と接続されている。各表示ドットには、画素電極１１０に対向してコモン電極１１１が形成されている。
【００３１】
以上の回路構成において、各表示ドットのコモン電極１１１にコモン信号線１０８を介して基準電圧ＣＯＭが印加される。また、ゲート信号線駆動回路２２より、対応するゲート信号線１０５にゲート信号が出力され、ゲート信号線１０５に接続される複数のＴＦＴ１０９のゲートにゲート信号の電圧が印加される。ゲート信号のハイ電圧が印加された複数のＴＦＴ１０９はオン状態となり、ドライバＩＣ２１がＲＧＢ選択回路２４を介して対応する映像信号線１０７に供給する映像信号の電圧が、オン状態となるＴＦＴ１０９を介して、対応する画素電極１１０に印加される。なお、画素電極１１０に映像信号の電圧が供給される動作を、表示ドットに映像データを書き込むという。これにより、画素電極１１０とコモン電極１１１との間に電位差が生じ、液晶分子の配向などを制御し、それにより、バックライト１３からの光を遮蔽の度合を制御し、画像を表示することとなる。
【００３２】
図３では、簡単の説明のために、ゲート信号線駆動回路２２は、図３において、表示部２７の左側にのみ図示されているが、実際には、ゲート信号線駆動回路２２は、表示部２７の両側に配置されている。
【００３３】
図４は、当該実施形態に係るゲート信号線駆動回路２２に備えられる複数のシフトレジスタ基本回路ＳＲのブロック図である。図には、1個のダミー回路ＳＲ０と、４個のシフトレジスタ基本回路ＳＲが示されているが、実際には、例えば、ゲート信号線駆動回路２２は、表示部２７の両側にそれぞれに備えられるゲート信号線駆動回路２２Ｒ，２２Ｌからなり、それぞれがダミー回路の他に８５４個のシフトレジスタ基本回路ＳＲを有しており、各シフトレジスタ基本回路ＳＲが、対応するゲート信号線１０５へ、ゲート信号を出力している。ここでは、後述する順方向駆動をする複数のシフトレジスタ基本回路ＳＲについて示しており、上から順に、１番目のシフトレジスタ基本回路ＳＲ１、２番目のシフトレジスタ基本回路ＳＲ２、３番目のシフトレジスタ基本回路ＳＲ３・・・とし、一般には、ｎ番目のシフトレジスタ基本回路ＳＲｎとする。
【００３４】
当該実施形態に係るゲート信号線駆動回路２２において、１番目、２番目、３番目、・・・８５４番目のシフトレジスタ基本回路ＳＲが、１フレーム期間ＴＦのうち、上から順に、ハイ電圧となるゲート信号を、対応するゲート信号線１０５へそれぞれ出力している。すなわち、１番目のゲート信号Ｇ１、２番目のゲート信号Ｇ２、３番目のゲート信号Ｇ３、・・・８５４番目のゲート信号Ｇ８５４は、１フレーム期間ＴＦのうち、この順に、ハイ電圧となる信号ハイ期間が続いている。これを、順方向駆動とすると、当該実施形態に係るゲート信号線駆動回路２２は、順方向駆動を行うことが出来る。
【００３５】
図２に示す通り、表示部２７の右側にゲート信号線駆動回路２２Ｒが、表示部２７の左側にゲート信号線駆動回路２２Ｌが、配置されており、ともに、順方向駆動のみを行うことが出来る。それゆえ、ゲート信号線駆動回路２２Ｒに備えられる８５４個のシフトレジスタ基本回路ＳＲと、ゲート信号線駆動回路２２Ｌに備えられる８５４個のシフトレジスタ基本回路ＳＲとは、ともに、順方向駆動を行い、それぞれに備えられるｎ番目のシフトレジスタ基本回路ＳＲｎは、同じ信号ハイ期間にハイ電圧となる同じゲート信号Ｇｎを、表示部２７へ出力する。ゲート信号線駆動回路２２Ｒ，２２Ｌが、表示部２７の両側にそれぞれ配置されることにより、各シフトレジスタ基本回路ＳＲにかかる負荷を半分にすることが出来る。また、各シフトレジスタ基本回路ＳＲにかかる負荷が問題にならないときには、ゲート信号線駆動回路２２を、表示部２７の片側にのみ配置すればよい。
【００３６】
ドライバＩＣ２１がゲート信号線駆動回路２２へ入力する制御信号１１５とは、２相のクロック信号ＶＣＫ１，ＶＣＫ２と、ロー電圧電源線ＶＧＬと、緩衝電圧電源線ＶＤＤと、１画面（フレーム）表示のトリガとなるスタート信号ＶＲＥＳなどである。
【００３７】
ここで、一般に、ｍ相のクロック信号について説明する。ｍ相のクロック信号は、ともに、所定の周期Ｔで、互いに位相が異なるクロック信号である。クロック信号の周期をＴとして、ｍ相のクロック信号の場合、１周期Ｔは、Ｔ／ｍの期間に細分化することが出来る。Ｔ／ｍの期間を１クロックと呼ぶこととすると、１周期Ｔは、ｍクロックからなっている。ｍ相のクロック信号は、順番にハイ電圧になるよう、並んでいる。あるクロックを第１クロックとして、第１クロックにハイ電圧となるクロック信号を、クロック信号ＶＣＫ１とする。クロック信号ＶＣＫ１は、第１クロックにハイ電圧となり、それ以外のクロックにはロー電圧となっている。ある１周期Ｔの期間において、クロック信号ＶＣＫ１，ＶＣＫ２，ＶＣＫ３，・・・ＶＣＫｍは、第１クロック、第２クロック、第３クロック、・・・、第ｍクロックに、順にハイ電圧になっている。ここで、隣り合う２個のクロック信号がそれぞれハイ電圧となっている期間の間に、ともにロー電圧となっている期間が存在していてもよい。すなわち、あるクロック信号がハイ電圧となっているクロックに、一部、当該クロック信号がロー電圧である期間が含まれていてもよい。また、各クロック信号のロー電圧を、ロー電圧電源線ＶＧＬと同じ電圧とし、各クロック信号のハイ電圧を、ハイ電圧電源線ＶＧＨ（図示せず）と同じ電圧とする。
【００３８】
次に、各シフトレジスタ基本回路ＳＲの入力端子及び出力端子について説明する。ｎ番目のシフトレジスタ基本回路ＳＲｎは、４個の入力端子ＩＮ１，ＩＮ２，ＩＮ３，ＩＮ４と、３個の出力端子ＯＵＴ１，ＯＵＴ２，ＯＵＴ３とを有し、さらに、ｎ番目のシフトレジスタ基本回路ＳＲｎに入力する２相のクロック信号ＶＣＫ１，ＶＣＫ２の一方がＶｎと、他方がＶｎ＋１として示されている。ここで、一般に、ｍ相のクロック信号が入力されるとき、Ｖｎ＋ｍ＝Ｖｎ＝Ｖｎ−ｍであるとし、当該実施形態に係るゲート信号線駆動回路２２では、２相（ｍ＝２）のクロック信号ＶＣＫ１，ＶＣＫ２が入力されているので、Ｖｎ＋２＝Ｖｎ＝Ｖｎ−２，Ｖｎ＋１＝Ｖｎ−１である。
【００３９】
ｎ番目のシフトレジスタ基本回路ＳＲｎの出力端子ＯＵＴ１よりゲート信号Ｇｎが、出力端子ＯＵＴ２より、後述するノードＮＢｎが、出力端子ＯＵＴ３より、後述するノードＮＣｎが、それぞれ出力する。出力端子ＯＵＴ１は、対応するゲート信号線１０５に接続されている。そして、ｎ番目のシフトレジスタ基本回路ＳＲｎの入力端子ＩＮ１へは、ｎ＋１番目のシフトレジスタ基本回路ＳＲｎ＋１より出力されるｎ＋１番目のゲート信号Ｇｎ＋１が、２個の入力端子ＩＮ２，ＩＮ３へは、ｎ−１番目のシフトレジスタ基本回路ＳＲｎ−1の出力端子ＯＵＴ２，ＯＵＴ３よりそれぞれ出力されるノードＮＢｎ−１，ＮＣｎ−１が、入力端子ＩＮ４へはスタート信号ＶＲＥＳが、それぞれ入力される。
【００４０】
ここで、順方向の順に、ハイ電圧となるゲート信号を出力する複数のシフトレジスタ基本回路ＳＲのうち、一般に、ｎ番目のシフトレジスタ基本回路ＳＲｎにとって、前段のシフトレジスタ基本回路ＳＲとは、ｎ−１番目のシフトレジスタ基本回路ＳＲｎ−1を指し、後段のシフトレジスタ基本回路ＳＲとは、ｎ＋１番目のシフトレジスタ基本回路ＳＲｎ＋１を指している。
【００４１】
奇数番目のシフトレジスタ基本回路ＳＲのＶｎにはクロック信号ＶＣＫ１が、Ｖｎ＋１にはクロック信号ＶＣＫ２が、それぞれ入力される。他方、偶数番目のシフトレジスタ基本回路ＳＲのＶｎにはクロック信号ＶＣＫ２が、Ｖｎ＋１にはクロック信号ＶＣＫ１が、それぞれ入力される。すなわち、ｎが奇数のとき、Ｖｎとはクロック信号ＶＣＫ１であり、Ｖｎ＋１とはクロック信号ＶＣＫ２であり、ｎが偶数のときは、Ｖｎとはクロック信号ＶＣＫ２であり、Ｖｎ＋１とはクロック信号ＶＣＫ１である。
【００４２】
なお、１番目のシフトレジスタ基本回路ＳＲ１の前段に、ダミー回路ＳＲ０が配置されている。ダミー回路ＳＲ０の入力端子ＩＮ２には、スタート信号ＶＲＥＳが入力される。ダミー回路ＳＲ０は、入力端子ＩＮ１，ＩＮ３，ＩＮ４及び出力端子ＯＵＴ１は必ずしも必要ではなく、省略することができる。
【００４３】
図５は、当該実施形態に係るゲート信号線駆動回路２２のｎ番目のシフトレジスタ基本回路ＳＲｎの回路図である。
【００４４】
図５に示す通り、ゲート線ハイ電圧印加回路（トランジスタＴ１）のスイッチ（ゲート）に印加される電圧がノードＮＡであり、次段制御信号出力回路（トランジスタＴ１４とトランジスタＴ３）が出力する信号電圧がノードＮＢであり、ゲート線ロー電圧印加回路（トランジスタＴ９）のスイッチ（ゲート）に印加される電圧（制御電圧）がノードＮＣである。ここでは、ｎ番目のシフトレジスタ基本回路ＳＲｎのノードＮＡ，ＮＢ，ＮＣであることを明らかにするために、それぞれノードＮＡｎ，ＮＢｎ，ＮＣｎと、図５に示されている。
【００４５】
なお、図５に示すトランジスタは、ｎ型ＴＦＴであり、当該トランジスタに用いられる半導体は、低温ポリシリコン（Low Temperature Poly-Silicon：以下、ＬＴＰＳ）である。ＬＴＰＳは、例えば、基板上に成膜したアモルファスシリコン膜を１００〜６００℃程度の低温で溶解した後、結晶化させることにより、形成される。ＬＴＰＳの移動度は、１０〜６００ｃｍ２／Ｖｓ程度である。ＬＴＰＳを用いたトランジスタのソース・ドレイン間の耐圧は、比較的低く、トランジスタがオフ状態のときに、ソースとドレインの間に、もれ電流（リーク電流）が流れるという問題がある。当該実施形態に係るトランジスタは、直列に接続される２個のトランジスタとすることにより、オフ状態におけるリーク電流を抑制している。しかし、当該トランジスタは、直列に接続される２個のトランジスタに限定されることはなく、各トランジスタのソース・ドレイン間の耐圧が使用する電圧に対して十分に大きいときには１個のトランジスタでもあってもよいし、逆に、各トランジスタのソース・ドレイン間の耐圧が使用する電圧に対してさらに小さいときには、直列に接続される３個以上のトランジスタであってもよいし、それ以外の構造であってもよい。また、ここでは、当該トランジスタに用いられる半導体は、ＬＴＰＳとしたが、これに限定されることがないのはいうまでもない。
【００４６】
ｎ型ＴＦＴは、ゲート電位がソース電位と比べて、閾値電圧ＶＴＨより高くなるとき、オン状態となる。ｎ型ＴＦＴをオン状態とする電圧が、オン電圧である。また、同様に、オフ状態とする電圧が、オフ電圧である。なお、ここでは、当該実施形態に係るトランジスタを、ｎ型ＴＦＴとして説明しているが、本発明をｐ型ＴＦＴに適用することは可能である。ただし、ｐ型ＴＦＴは、ゲート電位がソース電位と比べて、閾値電圧ＶＴＨより低くなるとき、オン状態となる。その電圧をオン電圧として、同様に、オフ状態とする電圧をオフ電圧とすればよい。
【００４７】
本発明の特徴は、シフトレジスタ基本回路ＳＲが、オン状態にあって出力端子ＯＵＴ１に対してロー電圧を出力する第２のゲート線ロー電圧印加回路（トランジスタＴ１０）を備えている点にある。ｎ番目のシフトレジスタ基本回路ＳＲｎにおいて、ゲート線ハイ電圧印加回路（トランジスタＴ１）が、信号ハイ期間に、出力端子ＯＵＴ１にハイ電圧を印加する。そして、ゲート線ハイ電圧印加回路がオフされてから、ゲート線ロー電圧印加回路（トランジスタＴ９）がオンされるまでの期間の、少なくとも一部において、第２のゲート線ロー電圧印加回路はオン状態となり、出力端子ＯＵＴ１にロー電圧を印加する。これにより、第２のゲート線ロー電圧印加回路がオン状態となっている期間、出力端子ＯＵＴ１に対して安定的にロー電圧が印加され、ｎ番目のシフトレジスタ基本回路ＳＲｎは、より高品質のゲート信号Ｇｎを出力することが出来る。
【００４８】
次に、図５に示す、当該実施形態に係るゲート信号線駆動回路２２のｎ番目のシフトレジスタ基本回路ＳＲｎの回路図の構成について、説明する。
【００４９】
トランジスタＴ１は、ゲート線ハイ電圧印加回路である。２相のクロック信号ＶＣＫ１，ＶＣＫ２のいずれかである、クロック信号Ｖｎが、トランジスタＴ１の入力側に接続され、出力端子ＯＵＴ１が、トランジスタＴ１の出力側に接続されている。トランジスタＴ１のゲートに印加される電圧が、ノードＮＡｎである。信号ハイ期間に応じて、ノードＮＡｎがオン電圧となり、ノードＮＡｎがオン電圧であるとき、トランジスタＴ１はオン状態となり、トランジスタＴ１は、入力されるクロック信号Ｖｎを、出力端子ＯＵＴ１に印加する。クロック信号Ｖｎは、信号ハイ期間にハイ電圧となっているので、出力端子ＯＵＴ１より出力されるゲート信号Ｇｎは、信号ハイ期間にハイ電圧となっている。
【００５０】
トランジスタＴ２は、電圧緩衝回路であり、急激な電圧変化を緩衝する役割を担っている。トランジスタＴ２のゲートには、緩衝電圧電源線ＶＤＤの電圧である緩衝電圧が接続されている。ここで、緩衝電圧とは、ハイ電圧とロー電圧の間にあるいずれかの電圧であり、ロー電圧に対してトランジスタがオンされるのに十分な電圧である。例えば、ハイ電圧が＋１０Ｖであり、ロー電圧が−７Ｖであるとき、緩衝電圧は、−７Ｖより高く＋１０Ｖより低い適当な電圧を選択すればよく、例えば、＋５Ｖである。さらに、緩衝電圧を接地電圧ＧＮＤ（＝０Ｖ）とすると、とくに電圧源を必要とせず、消費電力の低減が実現出来る。
【００５１】
トランジスタＴ２は、入力端子ＩＮ２と、ノードＮＡｎの間に、配置されている。ここでは、便宜上、トランジスタＴ２の入力側が入力端子ＩＮ２と、トランジスタＴ２の出力側がノードＮＡｎと接続されているとする。よって、トランジスタＴ２は、ノードＮＡｎがロー電圧であるとき、緩衝電圧によりオン状態となっている。入力端子ＩＮ２に緩衝電圧より高い電圧が入力するとき、該高い電圧を降圧して、トランジスタＴ２は、緩衝電圧をノードＮＡｎに印加する。すなわち、ノードＮＡｎのオン電圧とは、緩衝電圧となっている。また、後述する通り、ノードＮＡｎは、ブートストラップ効果により、通常のオン電圧より高い電圧となる場合が生じるが、この場合に、トランジスタＴ２は、入力端子ＩＮ２の電圧が、緩衝電圧より上昇するのを抑制する。
【００５２】
トランジスタＴ２の入力側に、入力端子ＩＮ２と並列に、トランジスタＴ８の出力側が接続されている。トランジスタＴ８は、ハイ電圧印加オフ制御回路である。トランジスタＴ８の入力側には、ロー電圧電源線ＶＧＬが接続されており、トランジスタＴ８のゲートには、入力端子ＩＮ３が接続されている。よって、入力端子ＩＮ３にオン電圧が印加されるとき、トランジスタＴ８はオン状態となり、トランジスタＴ８は、トランジスタＴ２の入力側に、ロー電圧電源線ＶＧＬのロー電圧（オフ電圧）を印加する。このとき、トランジスタＴ２のゲートに印加される緩衝電圧電源線ＶＤＤの緩衝電圧によりオン状態となっており、トランジスタＴ２は、ノードＮＡｎにオフ電圧を印加する。すなわち、オン状態にあって、トランジスタＴ８は、ノードＮＡｎにオフ電圧を印加する、ハイ電圧印加オフ制御回路である。
【００５３】
トランジスタＴ１４及びトランジスタＴ３は、次段制御信号出力回路である。トランジスタＴ１４の入力側には、クロック信号Ｖｎが接続され、トランジスタＴ１４のゲートには、ノードＮＡｎが接続されている。トランジスタＴ１４の出力側には、トランジスタＴ３の入力側とゲートが接続されており、ダイオード接続となっている。トランジスタＴ３の出力側には、出力端子ＯＵＴ２が接続されている。よって、ノードＮＡｎがオン電圧となるとき、トランジスタＴ１同様に、トランジスタＴ１４はオン状態となり、トランジスタＴ１４は、入力されるクロック信号Ｖｎを出力側より出力する。クロック信号Ｖｎは、前述の通り、信号ハイ期間にハイ電圧となっているので、信号ハイ期間に、トランジスタＴ３はオン状態となり、トランジスタＴ３は、出力端子ＯＵＴ２に、クロック信号Ｖｎのハイ電圧を印加する。なお、出力端子ＯＵＴ２の電圧が、ノードＮＢｎである。また、トランジスタＴ３はダイオード接続されているので、トランジスタＴ３の出力側が入力側より高い電圧となっているとき、トランジスタＴ３はオフ状態となる。
【００５４】
トランジスタＴ９は、ゲート線ロー電圧印加回路である。ロー電圧電源線ＶＧＬが、トランジスタＴ９の入力側に接続され、出力端子ＯＵＴ１が、トランジスタＴ９の出力側に接続されている。トランジスタＴ９のゲートに印加される電圧が、ノードＮＣｎであり、出力端子ＯＵＴ３には、ノードＮＣｎが印加される。ノードＮＣｎがオン電圧であるとき、トランジスタＴ９はオン状態となり、トランジスタＴ９は、ロー電圧電源線ＶＧＬのロー電圧を、出力端子ＯＵＴ１に印加する。
【００５５】
トランジスタＴ７は、オン状態にあっては、ノードＮＣにオフ電圧を印加する、ロー電圧印加オフ制御回路である。トランジスタＴ７の入力側には、ロー電圧電源線ＶＧＬが接続されており、トランジスタＴ７の出力側には、ノードＮＣｎが接続されており、トランジスタＴ７のゲートには、入力端子ＩＮ２及びトランジスタＴ８の出力側が接続されている。よって、入力端子ＩＮ２がハイ電圧となっているとき、トランジスタＴ７はオン状態となり、トランジスタＴ７は、ノードＮＣｎに、ロー電圧電源線ＶＧＬのロー電圧（オフ電圧）を印加する。さらに、トランジスタＴ８がオン状態となり、トランジスタＴ７のゲートにロー電圧（オフ電圧）が印加されると、トランジスタＴ７はオフされる。
【００５６】
ロー電圧印加オン制御回路２９は、トランジスタＴ４、トランジスタＴ５、トランジスタＴ６、及び、容量Ｃ１を含んで構成されており、ノードＮＣをオン電圧に昇圧する、昇圧回路である。
【００５７】
トランジスタＴ４の入力側とゲートが、クロック信号Ｖｎ＋１に接続されており、ダイオード接続となっている。トランジスタＴ４の出力側と、トランジスタＴ６の入力側の間には、トランジスタＴ５が配置されている。トランジスタＴ５は、トランジスタＴ２と同様に電圧緩衝回路であり、トランジスタＴ５のゲートには、緩衝電圧電源線ＶＤＤが接続されている。トランジスタＴ６のゲートと入力側との間に、容量Ｃ１が配置されている。トランジスタＴ６のゲートには、クロック信号Ｖｎが接続されており、トランジスタＴ６の出力側がノードＮＣｎに接続されている。なお、容量Ｃ１の図中上側の電極を第１電極、図中下側の電極を第２電極とする。
【００５８】
クロック信号Ｖｎがロー電圧であり、クロック信号Ｖｎ＋１がハイ電圧であるとき、トランジスタＴ４はオン状態となっており、トランジスタＴ４の出力側はハイ電圧となる。このとき、オン状態となっているトランジスタＴ５によって降圧され、トランジスタＴ５の出力側は、緩衝電圧電源線ＶＤＤの緩衝電圧（オン電圧）となっている。よって、トランジスタＴ６の入力側及び容量Ｃ１の第１電極はオン電圧となっている。また、トランジスタＴ６のゲート及び容量Ｃ１の第２電極はロー電圧となっており、トランジスタＴ６はオフ状態となっているとともに、容量Ｃ１は、第１電極が第２電極より高くなるよう充電されている。
【００５９】
そして、クロック信号Ｖｎ＋１がハイ電圧からロー電圧へ変化し、その後、クロック信号Ｖｎがロー電圧からハイ電圧へ変化する。クロック信号Ｖｎ＋１がハイ電圧からロー電圧に変化することにより、トランジスタＴ４はオフされる。また、クロック信号Ｖｎがロー電圧からハイ電圧に変化することにより、容量Ｃ１の第２電極がハイ電圧となるとともに、容量Ｃ１のカップリングにより、容量Ｃ１の第１電極の電圧が上昇する。それゆえ、トランジスタＴ６がオンされ、容量Ｃ１の第１電極に蓄えられた正電荷が、オン状態となっているトランジスタＴ６を介してノードＮＣｎへ移動することにより、ノードＮＣｎが昇圧される。すなわち、クロック信号Ｖｎがロー電圧からハイ電圧となるタイミングで、ロー電圧印加オン制御回路２９は、ノードＮＣｎをオン電圧に昇圧する。
【００６０】
そして、クロック信号Ｖｎがハイ電圧からロー電圧へ変化し、その後、クロック信号Ｖｎ＋１がロー電圧からハイ電圧へ変化する。トランジスタＴ６がオフ状態となり、容量Ｃ１が再び充電される。これを繰り返すことにより、ノードＮＣｎは、オン電圧に維持されることとなる。
【００６１】
トランジスタＴ１０は、第２のゲート線ロー電圧印加回路である。トランジスタＴ９と同様に、ロー電圧電源線ＶＧＬが、トランジスタＴ１０の入力側に接続され、出力端子ＯＵＴ１が、トランジスタＴ１０の出力側に接続されている。すなわち、トランジスタＴ１０は、出力端子ＯＵＴ１に対して、トランジスタＴ９と並列に配置される。トランジスタＴ１０のゲートには、入力端子ＩＮ１が接続される。入力端子ＩＮ１にオン電圧が印加されると、トランジスタＴ１０はオン状態となり、トランジスタＴ１０は、ロー電圧電源線ＶＧＬのロー電圧を、出力端子ＯＵＴ１に印加する。
【００６２】
トランジスタＴ１１は、リセット回路である。トランジスタＴ１１の入力側とゲートには、入力端子ＩＮ４が接続されており、ダイオード接続となっている。そして、入力端子ＩＮ４に、スタート信号ＶＲＥＳが入力される。また、トランジスタＴ１１の出力側には、ノードＮＣｎが接続されている。スタート信号ＶＲＥＳは、１フレーム期間ＴＦのスタート時にオン電圧となり、それ以外の期間において、オフ電圧となっている。よって、スタート信号ＶＲＥＳがオン電圧となっているとき、スタート信号ＶＲＥＳに接続される各シフトレジスタ基本回路ＳＲのトランジスタＴ１１は、一斉にオン状態となり、各シフトレジスタ基本回路ＳＲのノードＮＣに、オン電圧を印加する。これにより、ロー電圧印加オン制御回路２９に加えて、トランジスタＴ１１により、ノードＮＣｎは、信号ロー期間に応じて、安定的にオン電圧に維持され、オン状態となるトランジスタＴ９が、出力端子ＯＵＴ１にロー電圧を安定的に印加する。
【００６３】
図６は、当該実施形態に係るゲート信号線駆動回路２２の駆動を示す図である。図６には、ｎ番目のシフトレジスタ基本回路ＳＲｎが、奇数番目のシフトレジスタ基本回路ＳＲである場合について示されており、クロック信号Ｖｎは、クロック信号ＶＣＫ１であり、クロック信号Ｖｎ−１は、クロック信号ＶＣＫ２である。図６には、スタート信号ＶＲＥＳと、クロック信号Ｖｎ−１，Ｖｎと、ｎ−１番目及びｎ番目のシフトレジスタ基本回路ＳＲｎ−１，ＳＲｎそれぞれのノードＮＡ及びＮＣと、ｎ−１番目からｎ＋１番目のゲート信号Ｇｎ−１，Ｇｎ，Ｇｎ＋１とが、時間経過とともに示されている。図に示す期間（クロック）を、それぞれＰ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５と、図に示す時刻をそれぞれｔ１，ｔ２，ｔ３とする。なお、前述の通り、２相のクロック信号がともにロー電圧となっている期間が存在しているので、例えば、期間Ｐ１は、クロック信号Ｖｎがハイ電圧となっている期間に加えて、クロック信号Ｖｎがロー電圧となっている期間を含んでいる。なお、ｎ番目のシフトレジスタ基本回路ＳＲｎのノードＮＢｎは、ｎ＋１番目のシフトレジスタ基本回路ＳＲｎ＋１のノードＮＡｎ＋１がオン電圧となっている期間と同じ期間に、オン電圧以上になっている。
【００６４】
ｎ番目のシフトレジスタ基本回路ＳＲｎの入力端子ＩＮ２には、ｎ−１番目のシフトレジスタ基本回路ＳＲｎ−１のノードＮＢｎ−１が入力され、同様に、ｎ番目のシフトレジスタ基本回路ＳＲｎの入力端子ＩＮ３には、ノードＮＣｎ−１が入力される。また、各シフトレジスタ基本回路ＳＲの入力端子ＩＮ４には、スタート信号ＶＲＥＳが入力される。
【００６５】
図６に示す通り、スタート信号ＶＲＥＳがロー電圧からハイ電圧に変化してから、再びロー電圧からハイ電圧に変化するまで期間を、１フレーム期間ＴＦとする。よって、スタート信号ＶＲＥＳは、１フレーム期間ＴＦの始まりを定義する信号でもある。前述の通り、１フレーム期間ＴＦのスタート時に、スタート信号ＶＲＥＳがオン電圧となり、各シフトレジスタ基本回路ＳＲのリセット回路（トランジスタＴ１１）は、ノードＮＣにオン電圧を印加する。
【００６６】
そして、期間Ｐ１において、ノードＮＡｎ−１はオン電圧であり、ノードＮＣｎ−１はオフ電圧（ロー電圧）である。また、期間Ｐ１において、ｎ−１番目のゲート信号Ｇｎ−１はロー電圧であり、後述する通り、ノードＮＢｎ−１はロー電圧である。
【００６７】
ここで、ｎ番目のシフトレジスタ基本回路ＳＲｎにおける駆動について説明する。期間Ｐ１において、入力端子ＩＮ２に入力されるノードＮＢｎ−１がロー電圧となっており、さらに、入力端子ＩＮ３に入力されるノードＮＣｎ−１はオフ電圧となっていることにより、トランジスタＴ８がオフ状態となっている。それゆえ、トランジスタＴ２の入力側はロー電圧（オフ電圧）であり、オン状態となっているトランジスタＴ２を介して、ノードＮＡｎは、オフ電圧に維持されている。ノードＮＡｎがオフ電圧となっていることにより、トランジスタＴ１及びトランジスタＴ１４はオフ状態である。よって、ノードＮＢｎはロー電圧に維持されている。また、ノードＮＣｎは、ロー電圧印加オン制御回路２９によって、オン電圧に維持されている。
【００６８】
時刻ｔ１に、クロック信号Ｖｎ−１がロー電圧からハイ電圧に変化する。ゲート信号Ｇｎ−１がロー電圧からハイ電圧に変化するのに伴い、ノードＮＢｎ−１は、ロー電圧からハイ電圧に変化する。よって、オン状態となっているトランジスタＴ２を介して、ノードＮＡｎがオフ電圧からオン電圧へ変化する。なお、トランジスタＴ８はオフ状態で維持される。また、トランジスタＴ７のゲートがロー電圧からハイ電圧へ変化するので、トランジスタＴ７がオンされ、ノードＮＣｎがオン電圧からオフ電圧へ変化する。
【００６９】
以上により、期間Ｐ２において、ノードＮＡｎはオン電圧であり、ノードＮＣｎはオフ電圧である。なお、ノードＮＡｎがオン電圧となっていることにより、トランジスタＴ１及びトランジスタＴ１４はオン状態である。しかし、期間Ｐ２において、クロック信号Ｖｎはロー電圧となっているので、トランジスタＴ１は出力端子ＯＵＴ１に、クロック信号Ｖｎのロー電圧を印加するので、ゲート信号Ｇｎはロー電圧で維持される。また、同様に、トランジスタＴ１４はトランジスタＴ３のゲートと入力側にロー電圧を印加し、トランジスタＴ３はオフ状態となる。よって、後述する通り、ゲート信号Ｇｎと同様に、ノードＮＢｎはロー電圧で維持される。
【００７０】
期間Ｐ３（一部を除く）に、クロック信号Ｖｎはハイ電圧となっており、クロック信号Ｖｎがハイ電圧となっている期間、オン状態となっているトランジスタＴ１が、クロック信号Ｖｎのハイ電圧を、出力端子ＯＵＴ１に、ハイ電圧を印加する。すなわち、期間Ｐ３にクロック信号Ｖｎがハイ電圧となっている期間が、信号ハイ期間であり、信号ハイ期間の間、出力端子ＯＵＴ１より出力されるゲート信号Ｇｎはハイ電圧となっている。同様に、信号ハイ期間に、オン状態となっているトランジスタＴ１４が、クロック信号Ｖｎのハイ電圧を出力し、オン状態となっているトランジスタＴ３を介して、出力端子ＯＵＴ２に印加される電圧であるノードＮＢｎはハイ電圧となる。
【００７１】
ここで、実際には、期間Ｐ２において、ノードＮＡｎはオン電圧であり、クロック信号Ｖｎのハイ電圧より低い電圧となっている。この電圧では、期間Ｐ３において、トランジスタＴ１を十分にオンすることが出来ないが、トランジスタＴ１のゲートと出力側の間には、寄生容量Ｃ（図示せず）が発生するように、トランジスタＴ１は形成されている。期間Ｐ２に、ノードＮＡｎの電圧はオン電圧となっており、この電圧が寄生容量Ｃに充電されている。期間Ｐ３の始まりの時刻において、ノードＮＡｎはオン電圧に維持され、トランジスタＴ１はオン状態で維持される。オン状態のトランジスタＴ１の入力側に、ハイ電圧となるクロック信号Ｖｎが入力され、トランジスタＴ１出力側の電圧が上昇する。その際、寄生容量Ｃの容量カップリングにより、出力側の電圧に寄生容量Ｃの電圧を加えた電圧に、ノードＮＡｎは昇圧される。これを、ブートストラップ効果と呼んでいる。これにより、トランジスタＴ１は十分にオン状態となり、出力端子ＯＵＴ１より出力されるゲート信号Ｇｎは、入力されるクロック信号Ｖｎのハイ電圧とほぼ同電圧に昇圧される。図６には、期間Ｐ３にゲート信号Ｇｎがハイ電圧となっている期間、ノードＮＡｎの電圧がブートストラップ効果によって昇圧されている状態が示されている。なお、トランジスタＴ１において、ゲートと出力側の間に生じる寄生容量が大きく、ゲートと入力側の間に生じる寄生容量が小さくなるよう、トランジスタＴ１を形成するのが望ましい。また、ゲートと出力側の間に存在する寄生容量が十分に大きくない場合は、ゲートと出力側の間に、容量を配置すればよい。
【００７２】
ブートストラップ効果により、ノードＮＡｎはオン電圧より高い電圧に昇圧される場合であっても、オン状態となってるトランジスタＴ２が緩衝電圧に降圧することにより、入力端子ＩＮ２の電圧は、オン電圧となる。すなわち、期間Ｐ３に、入力端子ＩＮ２に接続されるノードＮＢｎ−１は、オン電圧となる。
【００７３】
時刻ｔ２に、クロック信号Ｖｎ−１がロー電圧からハイ電圧に変化する。これに伴い、ｎ−１番目のシフトレジスタ基本回路ＳＲｎ−１のロー電圧印加オン制御回路２９により、ノードＮＣｎ−１は、オフ電圧からオン電圧に変化する。よって、ノードＮＣｎ−１が入力される入力端子ＩＮ３に接続されているトランジスタＴ８のゲートがオフ電圧からオン電圧に変化し、トランジスタＴ８はオンされ、トランジスタＴ８は、ロー電圧電源線ＶＧＬのロー電圧（オフ電圧）を、トランジスタＴ２の入力側に印加する。オン状態のトランジスタＴ２を介して、ノードＮＡｎがオン電圧からオフ電圧に変化する。すなわち、ノードＮＣｎ−１がオフ電圧からオン電圧に変化するタイミングに応じて、オンされるトランジスタＴ８により、ノードＮＡｎにオフ電圧が印加され、トランジスタＴ１及びトランジスタＴ１４がオフされる。同時に、オンされたトランジスタＴ８により、トランジスタＴ７のゲートがオン電圧からオフ電圧に変化するので、トランジスタＴ７がオフされる。よって、期間Ｐ４に、ノードＮＡｎがオフ電圧となっており、トランジスタＴ１及びトランジスタＴ１４はオフ状態となる。また、期間Ｐ４には、クロック信号Ｖｎがロー電圧となっているので、トランジスタＴ６はオフ状態となっており、ノードＮＣｎはオフ電圧に維持されている。その結果、トランジスタＴ９はオフ状態で維持される。
【００７４】
よって、期間Ｐ４には、トランジスタＴ１及びトランジスタＴ９がともに、オフ状態となっているので、もしもトランジスタＴ１０がないとすると、出力端子ＯＵＴ１はフロート状態となってしまう。しかし、トランジスタＴ１０のゲートと接続される入力端子ＩＮ１に、ｎ＋１番目のゲート信号Ｇｎ＋１が入力されており、時刻ｔ２に、ゲート信号Ｇｎ＋１がロー電圧からハイ電圧へ変化し、トランジスタＴ１０がオンされる。よって、ｎ＋１番目のゲート信号Ｇｎ＋１の信号ハイ期間に、トランジスタＴ１０がオン状態となり、トランジスタＴ１０が、ロー電圧電源線ＶＧＬのロー電圧を、出力端子ＯＵＴ１に印加している。
【００７５】
図６には、期間Ｐ４に、ノードＮＣｎはオフ電圧に維持されているが、ゲート信号Ｇｎ＋１がハイ電圧となり、トランジスタＴ１０がオン状態となっている期間が、ノードＮＣｎの電圧に重ねて、斜線で示している。すなわち、トランジスタＴ１０は、ノードＮＡｎがオン電圧からロー電圧に変化して、ノードＮＣｎがオフ電圧からオン電圧に変化するまでの期間の、少なくとも一部においてオン状態となっており、オン状態となっている期間が、斜線で示される期間である。
【００７６】
クロック信号Ｖｎ−１がハイ電圧からロー電圧に変化した後、時刻ｔ３に、クロック信号Ｖｎがロー電圧からハイ電圧に変化し、ロー電圧印加オン制御回路２９によって、ノードＮＣｎはオフ電圧からオン電圧に変化する。よって、期間Ｐ５に、ノードＮＣｎはオン電圧となり、期間Ｐ５後も、ロー電圧印加オン制御回路２９が周期的に（２クロック毎に）ノードＮＣｎをオン電圧に昇圧するので、ノードＮＣｎはオン電圧で維持される。
【００７７】
なお、時刻ｔ２に、ノードＮＣｎ−１がオフ電圧からオン電圧に変化することにより、トランジスタＴ８はオンされ、トランジスタＴ８は、ロー電圧電源線ＶＧＬのロー電圧を、トランジスタＴ２の入力側とともに、入力端子ＩＮ２に印加する。よって、入力端子ＩＮ２に接続されているｎ−１番目のシフトレジスタ基本回路ＳＲｎ−１のノードＮＢｎ−１は、オン電圧からロー電圧（オフ電圧）となる。その後、ノードＮＣｎ−１がオン電圧に維持されるので、その間、ノードＮＢｎ−１はロー電圧で維持されることとなる。
【００７８】
同様に、時刻ｔ３に、ノードＮＣｎがオフ電圧からオン電圧に変化することにより、ノードＮＢｎは、オン電圧からロー電圧（オフ電圧）となり、その後、ロー電圧で維持される。また、時刻ｔ１にノードＮＣｎがオン電圧からオフ電圧に変化することにより、ｎ＋１番目のシフトレジスタ基本回路ＳＲｎ＋１のトランジスタＴ８はオフ状態となるが、期間Ｐ２に、ｎ＋１番目のシフトレジスタ基本回路ＳＲｎ＋１の入力端子ＩＮ２はロー電圧で維持され、ノードＮＢｎは同様に、ロー電圧で維持される。それゆえ、ノードＮＢｎは、期間Ｐ３と期間Ｐ４に、オン電圧以上となっており、この期間は、ノードＮＡｎ＋１がオン電圧となっている期間と等しい。
【００７９】
ここで、ｎ番目のシフトレジスタ基本回路ＳＲｎの入力端子ＩＮ２に、ノードＮＢｎ−１が入力されるとしている。これにより、ｎ番目のゲート信号Ｇｎが、ｎ＋１番目（次段）の入力端子ＩＮ２の電圧変化の影響を直接受けることがなく、ゲート信号Ｇｎの品質向上に寄与している。しかし、当該実施形態に係るゲート信号線駆動回路２２のように、順方向のみ駆動する場合には、ノードＮＢｎ−1へ、ｎ−１番目（前段）のゲート信号Ｇｎ−1が入力されるとしてもよい。この場合、トランジスタＴ８が出力する電圧やノードＮＡｎの電圧により、ｎ−1番目のゲート信号Ｇｎ−１が影響を受けるのを抑制するために、トランジスタＴ３を、入力端子ＩＮ２と、トランジスタＴ２の入力側（トランジスタＴ８の出力側）と、の間に設ける必要がある。この場合、トランジスタＴ１４を新たに設ける必要がなくなり、回路規模が縮小される。
【００８０】
また、ここで、ゲート信号線駆動回路２２に入力されるクロック信号は、２相のクロック信号ＶＣＫ１，ＶＣＫ２としている。２相のクロック信号ＶＣＫ１，ＶＣＫ２を用いることにより、ロー電圧印加オン制御回路２９が２クロック毎にノードＮＣｎをオン電圧に昇圧している。それゆえ、図６に示す通り、時刻ｔ２に、ノードＮＡｎがオン電圧からオフ電圧に変化した後、１クロック後である時刻ｔ３に、ロー電圧印加オン制御回路２９がノードＮＣｎをオフ電圧からオン電圧に変化させている。すなわち、ロー電圧印加オン制御回路２９は、外部から制御信号を必要とせず、２相のクロック信号によって、時刻ｔ３に、ノードＮＣｎをオフ電圧からオン電圧に変化させている。これにより、外部から制御信号を必要としないことにより、回路規模の縮小が実現出来ている。
【００８１】
さらに、ゲート信号線駆動回路２２に入力されるクロック信号は、２相のクロック信号ＶＣＫ１，ＶＣＫ２に限られず、一般に、ｍ相（ｍは２以上）のクロック信号がゲート信号線駆動回路２２に入力されていてもよい。各シフトレジスタ基本回路ＳＲにおいて、ノードＮＡがオン電圧からオフ電圧に変化するタイミングと、ロー電圧印加オン制御回路２９がノードＮＣを昇圧するタイミングとの間に、期間が存在する（時間差が生じる）場合に、この期間の少なくとも一部において、第２のゲート線ロー電圧印加回路（トランジスタＴ１０）がオン状態となり、第２のゲート線ロー電圧印加回路が、出力端子ＯＵＴ１にロー電圧を印加すればよい。
【００８２】
なお、図４に示すダミー回路ＳＲ０には、トランジスタＴ８及びトランジスタＴ１１を配置しなくてもよい。このように、１番目のシフトレジスタ基本回路ＳＲ１の前段に１以上のダミー回路を配置することにより、外部から新たに制御信号を入力しなくても、必要なクロックが生成可能となる。また、例えばシフトレジスタ基本回路が８５４個ある場合、８５４番目のシフトレジスタ基本回路ＳＲ８５４の次に、ダミー回路ＳＲ８５５を設け、当該ダミー回路ＳＲ８５５が出力するダミーのゲート信号Ｇ８５５が、８５４番目のシフトレジスタ基本回路ＳＲ８５４の入力端子ＩＮ１に入力されるように接続すればよい。同様に、ダミー回路ＳＲ８５５により、外部から新たな制御信号を入力しなくても、必要なクロックが生成可能となる。
【００８３】
［第２の実施形態］
本発明の第２の実施形態に係る表示装置は、第１の実施形態に係る表示装置と、基本的には同じ構成をしている。第１の実施形態に係る表示装置との主な違いは、当該実施形態に係るゲート信号線駆動回路２２は、双方向駆動が可能であり、順方向駆動又は逆方向駆動のいずれかを選択して駆動することが出来る点にある。
【００８４】
第１の実施形態に係るゲート信号線駆動回路２２は、図２の右側に示すゲート信号線駆動回路２２Ｒと、図２の左側に示すゲート信号線駆動回路２２Ｌとが、ともに、順方向駆動を行っている。これに対して、当該実施形態に係るゲート信号線駆動回路２２においては、例えば、図２の右側に示すゲート信号線駆動回路２２Ｒが駆動すると、図２の左側に示すゲート信号線駆動回路２２Ｌは駆動しない。このとき、ゲート信号線駆動回路２２Ｒは、ハイ電圧となるゲート信号を、順方向の順に、対応するゲート信号線１０５に出力する順方向駆動をする。また、図２の左側に示すゲート信号線駆動回路２２Ｌが駆動すると、図２の右側に示すゲート信号線駆動回路２２Ｒは駆動しない。このとき、ゲート信号線駆動回路２２Ｌは、ハイ電圧となるゲート信号を、上記順方向とは逆となる順（逆方向の順）に、対応するゲート信号線１０５に出力する逆方向駆動をする。
【００８５】
そして、例えば、ゲート信号線１０５が８５４本ある場合、順方向駆動を行うゲート信号線駆動回路２２Ｒ、及び逆方向駆動を行うゲート信号線駆動回路２２Ｌは、それぞれ、８５４個のシフトレジスタ基本回路ＳＲとを、備えている。
【００８６】
図４に示す複数のシフトレジスタ基本回路ＳＲのブロック図は、順方向駆動を行う場合について示してあり、順方向駆動を行うゲート信号線駆動回路２２Ｒに備えられる複数のシフトレジスタ基本回路ＳＲに対応している。ここで、図４に示す、２相のクロック信号ＶＣＫ１，ＶＣＫ２、及び、スタート信号ＶＲＥＳを、それぞれ、右側のゲート信号線駆動回路２２Ｒに接続されていることを明らかとするために、２相のクロック信号ＶＣＫ１（Ｒ），ＶＣＫ２（Ｒ）、及び、スタート信号ＶＲＥＳ（Ｒ）とし、同様に、逆方向駆動を行うゲート信号線駆動回路２２Ｌに接続されていることを明らかにするために、２相のクロック信号ＶＣＫ１（Ｌ），ＶＣＫ２（Ｌ）、及び、スタート信号ＶＲＥＳ（Ｌ）とする。当該実施形態に係るゲート信号線駆動回路２２Ｒ，２２Ｌには、それぞれ、駆動方向制御線ＶＤＲ（Ｒ），ＶＤＲ（Ｌ）がさらに接続されている。
【００８７】
なお、逆方向駆動を行うゲート信号線駆動回路２２Ｌにおいて、ｎ番目のシフトレジスタ基本回路ＳＲｎの入力端子ＩＮ２，ＩＮ３には、ｎ＋１番目のシフトレジスタ基本回路ＳＲｎ＋１の出力端子ＯＵＴ２，ＯＵＴ３よりそれぞれ出力されるノードＮＢｎ＋１，ノードＮＣｎ＋１がそれぞれ入力される。また、ｎ番目のシフトレジスタ基本回路ＳＲｎの入力端子ＩＮ１には、ｎ−１番目のゲート信号Ｇｎ−1が入力される。逆方向の順に、ハイ電圧となるゲート信号を出力する複数のシフトレジスタ基本回路ＳＲのうち、一般に、ｎ番目のシフトレジスタ基本回路ＳＲｎにとって、前段のシフトレジスタ基本回路ＳＲとは、ｎ＋１番目のシフトレジスタ基本回路ＳＲｎ＋１を指し、後段のシフトレジスタ基本回路ＳＲとは、ｎ−１番目のシフトレジスタ基本回路ＳＲｎ−1を指している。また、８５４番目のシフトレジスタ基本回路ＳＲ８５４の前段に、ダミー回路ＳＲ８５５が配置され、図４に示すダミー回路ＳＲ０と同様に、入力端子ＩＮ２に、スタート信号ＶＲＥＳが入力される。１番目のシフトレジスタ基本回路ＳＲ１の後段に、ダミー回路ＳＲ０が配置され、１番目のシフトレジスタ基本回路ＳＲ１の入力端子ＩＮ１に、ダミー回路ＳＲ０が出力するダミーのゲート信号Ｇ０が入力される。
【００８８】
図７は、当該実施形態に係る順方向駆動を行うゲート信号線駆動回路２２Ｒのｎ番目のシフトレジスタ基本回路ＳＲｎの回路図である。
【００８９】
図５に示す第１の実施形態に係るｎ番目のシフトレジスタ基本回路ＳＲｎとの主な違いは、図７に示す当該実施形態に係るｎ番目のシフトレジスタ基本回路ＳＲｎは、駆動方向制御線ＶＤＲをさらに備え、ハイ電圧印加駆動オフ制御回路（トランジスタＴ１２）及びロー電圧印加駆動オフ制御回路（トランジスタＴ１３）をさらに備えている点にある。
【００９０】
トランジスタＴ１２は、駆動方向が異なる場合に、オン状態となって、ノードＮＡにオフ電圧を印加する、ハイ電圧印加駆動オフ制御回路である。トランジスタＴ１２のゲートには、駆動方向制御線ＶＤＲが接続されており、トランジスタＴ１２の入力側には、ロー電圧電源線ＶＧＬが接続されており、トランジスタＴ１２の出力側は、トランジスタＴ２の入力側と接続されている。
【００９１】
同様に、トランジスタＴ１３は、駆動方向が異なる場合に、オン状態となって、ノードＮＣにオフ電圧を印加する、ロー電圧印加駆動オフ制御回路である。トランジスタＴ１３のゲートには、駆動方向制御線ＶＤＲが接続されており、トランジスタＴ１３の入力側には、ロー電圧電源線ＶＧＬが接続されており、トランジスタＴ１３の出力側には、ノードＮＣｎが接続されている。
【００９２】
順方向駆動を行うゲート信号線駆動回路２２Ｒに接続される、駆動方向制御線ＶＤＲ（Ｒ）は、順方向駆動時にはロー電圧となり、逆方向駆動を行うときには、中間電圧ＶＭとなっている。すなわち、駆動方向制御線ＶＤＲは、双方向のうち選択される駆動方向が、接続されるゲート信号線駆動回路が担う駆動方向と、同じ場合にはオフ電圧となり、異なる場合には、中間電圧ＶＭとなっている。
【００９３】
ここで、中間電圧ＶＭは、緩衝電圧電源線ＶＤＤの電圧である緩衝電圧と同様に、ハイ電圧とロー電圧の間にあるいずれかの電圧であり、ロー電圧に対してトランジスタがオンされるのに十分な電圧である。例えば、ハイ電圧が＋１０Ｖであり、ロー電圧が−７Ｖであるとき、中間電圧ＶＭは、−７Ｖより高く＋１０Ｖより低い適当な電圧を選択すればよい。中間電圧ＶＭは、緩衝電圧電源線ＶＤＤの緩衝電圧と等しくとると、駆動方向制御線ＶＤＲの電圧を生成するのに、新たな電圧源を必要とせず、消費電力の低減が実現出来る。さらに、中間電圧ＶＭを、接地電圧ＧＮＤとすると、さらに消費電力の低減が実現出来る。
【００９４】
順方向駆動時には、駆動方向制御線ＶＤＲ（Ｒ）はロー電圧となっているので、トランジスタＴ１２及びトランジスタＴ１３それぞれのゲートにはロー電圧（オフ電圧）が印加され、トランジスタＴ１２及びトランジスタＴ１３はともにオフ状態で維持される。逆方向駆動時には、駆動方向制御線ＶＤＲ（Ｒ）は中間電圧ＶＭとなっているので、トランジスタＴ１２及びトランジスタＴ１３それぞれのゲートにはオン電圧となる中間電圧ＶＭが印加され、トランジスタＴ１２及びトランジスタＴ１３はともにオン状態で維持される。
【００９５】
オン状態となっているトランジスタＴ１２は、トランジスタＴ２の入力側に、ロー電圧電源線ＶＧＬのロー電圧を印加するので、オン状態となっているトランジスタＴ２を介して、ノードＮＡｎがオフ電圧に維持される。すなわち、トランジスタＴ１２がオン状態となることにより、ノードＮＡｎにオフ電圧が印加される。このとき、トランジスタＴ１はオフ状態で維持されるので、トランジスタＴ１がクロック信号Ｖｎを出力端子ＯＵＴ１に印加することはない。トランジスタＴ１４はオフ状態に維持されるので、出力端子ＯＵＴ２により出力されるノードＮＢｎがハイ電圧となることはない。同様に、オン状態となっているトランジスタＴ１３は、ノードＮＣｎに、ロー電圧電源線ＶＧＬのロー電圧（オフ電圧）を印加するので、トランジスタＴ９がオフ状態で維持される。
【００９６】
図８は、当該実施形態に係るゲート信号線駆動回路２２の順方向駆動を示す図である。順方向駆動を行う場合、順方向駆動を行うゲート信号線駆動回路２２Ｒに接続される、スタート信号ＶＲＥＳ（Ｒ）、クロック信号ＶＣＫ１（Ｒ），ＶＣＫ２（Ｒ）は、図６に示す駆動と同じである。また、前述の通り、駆動方向制御線ＶＤＲ（Ｒ）は、ロー電圧に維持されており、トランジスタＴ１２及びトランジスタＴ１３はオフ状態で維持されている。
【００９７】
これに対して、逆方向駆動を行うゲート信号線駆動回路２２Ｌに接続される、スタート信号ＶＲＥＳ（Ｌ）、クロック信号ＶＣＫ１（Ｌ），ＶＣＫ２（Ｌ）は、ロー電圧に維持され、駆動方向制御線ＶＤＲ（Ｌ）は、中間電圧ＶＭに維持されている。ここでは、中間電圧ＶＭが接地電圧ＧＮＤである場合が示されている。
【００９８】
前述の通り、駆動方向制御線ＶＤＲ（Ｌ）が中間電圧ＶＭに維持されているとき、逆方向駆動を行うゲート信号線駆動回路２２Ｌの各シフトレジスタ基本回路ＳＲにおいて、トランジスタＴ１２及びトランジスタＴ１３はオン状態であり、ノードＮＡ及びノードＮＣはともにオフ電圧に維持されるため、各シフトレジスタ基本回路ＳＲは出力端子ＯＵＴ１への出力に全く寄与しない。
【００９９】
なお、当該実施形態に係るゲート信号線駆動回路２２が、逆方向駆動を行う場合、逆方向駆動を行うゲート信号線駆動回路２２Ｌに接続される、スタート信号ＶＲＥＳ（Ｌ）、クロック信号ＶＣＫ１（Ｌ），ＶＣＫ２（Ｌ）、駆動方向制御線ＶＤＲ（Ｌ）が、図８に示す、スタート信号ＶＲＥＳ（Ｒ）、クロック信号ＶＣＫ１（Ｒ），ＶＣＫ２（Ｒ）、駆動方向制御線ＶＤＲ（Ｒ）と同じ駆動を、それぞれ行う。これに対して、順方向駆動を行うゲート信号線駆動回路２２Ｒに接続される、スタート信号ＶＲＥＳ（Ｒ）、クロック信号ＶＣＫ１（Ｒ），ＶＣＫ２（Ｒ）、駆動方向制御線ＶＤＲ（Ｒ）が、図８に示す、スタート信号ＶＲＥＳ（Ｌ）、クロック信号ＶＣＫ１（Ｌ），ＶＣＫ２（Ｌ）、駆動方向制御線ＶＤＲ（Ｌ）と同じ駆動を、それぞれ行う。
【０１００】
例えば、図８に示す通り、順方向駆動を行う場合は、逆方向駆動を行うゲート信号線駆動回路２２Ｌは駆動していない。このとき、駆動方向制御線ＶＤＲ（Ｌ）は中間電圧ＶＭに維持されており、ゲート信号線駆動回路２２Ｌに備えられる各シフトレジスタ基本回路ＳＲのトランジスタＴ１２のゲート及びトランジスタＴ１３のゲートには、ともに、駆動方向制御線ＶＤＲ（Ｌ）の中間電圧ＶＭが印加されており、トランジスタＴ１２及びトランジスタＴ１３は、ともにオン状態で維持される。一般に、トランジスタのゲートにＤＣストレスを長時間印加した場合、トランジスタの閾値電圧ＶＴＨは、製造工程におけるＮａ汚染などの影響により、負側にシフトしてしまう。しかし、ここで、トランジスタＴ１２のゲート及びトランジスタＴ１３のゲートに印加する電圧を、ハイ電圧より低い、中間電圧ＶＭとすることにより、トランジスタＴ１２及びトランジスタＴ１３の閾値電圧ＶＴＨの負側へのシフトは抑制され、ゲート信号線駆動回路２２の信頼性を向上させる。中間電圧ＶＭを接地電圧ＧＮＤとすることで、消費電力の低減が実現出来るのは前述の通りである。
【０１０１】
［第３の実施形態］
本発明の第３の実施形態に係る表示装置は、第２の実施形態に係る表示装置と、基本的には同じ構成をしている。当該実施形態に係るゲート信号線駆動回路２２は、第２の実施形態に係るゲート信号線駆動回路２２と同様に、双方向駆動が可能であり、順方向駆動又は逆方向駆動のいずれかを選択して駆動することが出来る。そして、第２の実施形態に係る表示装置との主な違いは、シフトレジスタ基本回路ＳＲの構成にある。
【０１０２】
図９は、当該実施形態に係る順方向駆動を行うゲート信号線駆動回路２２Ｒのｎ番目のシフトレジスタ基本回路ＳＲｎの回路図である。図７に示す第２の実施形態に係るｎ番目のシフトレジスタ基本回路ＳＲｎの回路図と比較して、当該実施形態に係るｎ番目のシフトレジスタ基本回路ＳＲｎは、スイッチング制御回路（トランジスタＴ１５）をさらに備えている。
【０１０３】
トランジスタＴ１５は、スイッチング制御回路であり、ハイ電圧印加駆動オフ制御回路（トランジスタＴ１２）やロー電圧印加駆動オフ制御回路（トランジスタＴ１３）それぞれのスイッチ（ゲート）に制御電圧を供給している。トランジスタＴ１５のゲートには、緩衝電圧電源線ＶＤＤが接続されており、トランジスタＴ１５のゲートにはオン電圧が印加されている。トランジスタＴ１５の入力側には、駆動方向制御線ＶＤＲが接続されており、トランジスタＴ１５の出力側は、トランジスタＴ１２及びトランジスタＴ１３のゲートに接続されている。オン状態となっているトランジスタＴ１５を介して、トランジスタＴ１２及びトランジスタＴ１３のゲートに、駆動方向制御線ＶＤＲの電圧が制御電圧として印加されている。なお、駆動方向制御線ＶＤＲの電圧が緩衝電圧電源線ＶＤＤの緩衝電圧より高い場合には、トランジスタＴ１５により、駆動方向制御線ＶＤＲの電圧が緩衝電圧に降圧され、その電圧が制御電圧となる。
【０１０４】
図１０は、当該実施形態に係るゲート信号線駆動回路２２の順方向駆動を示す図である。順方向駆動を行う場合、順方向駆動を行うゲート信号線駆動回路２２Ｒに接続される、スタート信号ＶＲＥＳ（Ｒ）、クロック信号ＶＣＫ１（Ｒ），ＶＣＫ２（Ｒ）は、図８に示す駆動と同じである。また、前述の通り、駆動方向制御線ＶＤＲ（Ｒ）は、ロー電圧に維持されている。
【０１０５】
逆方向駆動を行うゲート信号線駆動回路２２Ｌに接続される、スタート信号ＶＲＥＳ（Ｌ）、クロック信号ＶＣＫ１（Ｌ），ＶＣＫ２（Ｌ）は、図８と同様に、ロー電圧に維持される。図８との違いは、駆動方向制御線ＶＤＲ（Ｌ）の電圧は、クロック信号と同じく、ハイ電圧（ＶＧＨ）とロー電圧（ＶＧＬ）を繰り返している。ここで、１フレーム期間ＴＦのうち、帰線期間ＴＢの少なくとも一部の期間に、駆動方向制御線ＶＤＲ（Ｌ）はロー電圧となっており、それ以外の期間には、ハイ電圧となっている。なお、帰線期間ＴＢとは、１フレーム期間ＴＦのうち、いずれのゲート信号もロー電圧となっている期間をいう。すなわち、帰線期間ＴＢにおいて、いずれのゲート信号もハイ電圧となっていない（信号ハイ期間となっていない）。
【０１０６】
駆動方向制御線ＶＤＲの電圧を、クロック信号と同様に、ハイ電圧とロー電圧とを繰り返すことにより、２相のクロック信号ＶＣＫ１，ＶＣＫ２を生成するのに必要な電圧源を用いて、駆動方向制御線ＶＤＲを生成することが可能であり、新たな電圧源を必要としない。
【０１０７】
図１０に示す通り、１フレーム期間ＴＦのうち、順方向駆動を行うゲート信号線駆動回路２２Ｒが出力する複数のゲート信号のいずれかがハイ電圧となっている期間において、駆動方向制御線ＶＤＲ（Ｌ）がハイ電圧に維持されている。よって、この期間、逆方向駆動を行うゲート信号線駆動回路２２Ｌの各シフトレジスタ基本回路ＳＲにおいて、トランジスタＴ１５の入力側には、駆動方向制御線ＶＤＲ（Ｌ）の電圧であるハイ電圧が印加されるが、トランジスタＴ１５のゲートには、緩衝電圧電源線ＶＤＤの緩衝電圧が印加されているので、トランジスタＴ１５の出力側から、ハイ電圧より降圧された緩衝電圧が出力され、トランジスタＴ１２のゲート及びトランジスタＴ１３のゲートに緩衝電圧がオン電圧として印加される。
【０１０８】
さらに、図１０に示す通り、１フレーム期間ＴＦのうち、帰線期間ＴＢの少なくとも一部において、駆動方向制御線ＶＤＲ（Ｌ）がロー電圧に維持されている。よって、この期間、逆方向駆動を行うゲート信号線駆動回路２２Ｌの各シフトレジスタ基本回路ＳＲにおいて、トランジスタＴ１５の入力側には、駆動方向制御線ＶＤＲ（Ｌ）の電圧であるロー電圧が印加され、トランジスタＴ１５は、トランジスタＴ１２のゲート及びトランジスタＴ１３のゲートにロー電圧を印加する。よって、トランジスタＴ１２及びトランジスタＴ１３はオフ状態となる。
【０１０９】
なお、当該実施形態に係るゲート信号線駆動回路２２が、逆方向駆動を行う場合、逆方向駆動を行うゲート信号線駆動回路２２Ｌに接続される、スタート信号ＶＲＥＳ（Ｌ）、クロック信号ＶＣＫ１（Ｌ），ＶＣＫ２（Ｌ）、駆動方向制御線ＶＤＲ（Ｌ）が、図１０に示す、スタート信号ＶＲＥＳ（Ｒ）、クロック信号ＶＣＫ１（Ｒ），ＶＣＫ２（Ｒ）、駆動方向制御線ＶＤＲ（Ｒ）と同じ駆動を、それぞれ行う。反対に、順方向駆動を行うゲート信号線駆動回路２２Ｒに接続される、スタート信号ＶＲＥＳ（Ｒ）、クロック信号ＶＣＫ１（Ｒ），ＶＣＫ２（Ｒ）、駆動方向制御線ＶＤＲ（Ｒ）が、図１０に示す、スタート信号ＶＲＥＳ（Ｌ）、クロック信号ＶＣＫ１（Ｌ），ＶＣＫ２（Ｌ）、駆動方向制御線ＶＤＲ（Ｌ）と同じ駆動を、それぞれ行う。
【０１１０】
例えば、図１０に示す通り、順方向駆動を行う場合は、逆方向駆動を行うゲート信号線駆動回路２２Ｌは駆動していない。駆動が行われない複数のシフトレジスタ基本回路ＳＲのトランジスタＴ１２及びトランジスタＴ１３は、駆動方向制御線ＶＤＲがハイ電圧となっているときに、オン状態となっているが、駆動方向制御線ＶＤＲの電圧がハイ電圧となっているにもかかわらず、トランジスタＴ１２のゲート及びトランジスタＴ１３のゲートに印加される電圧は、緩衝電圧電源線ＶＤＤの緩衝電圧まで降下されており、トランジスタＴ１２及びトランジスタＴ１３の閾値電圧ＶＴＨの負側へのシフトは抑制される。このとき、トランジスタＴ１５のゲートには緩衝電圧が印加されているが、入力側のハイ電圧より低い電圧となっており、トランジスタＴ１５の閾値電圧ＶＴＨの負側へのシフトは抑制される。
【０１１１】
１フレーム期間ＴＦのうち、帰線期間ＴＢの少なくとも一部において、トランジスタＴ１２のゲート及びトランジスタＴ１３のゲートにロー電圧を印加し、トランジスタＴ１２及びトランジスタＴ１３をオフ状態とすることにより、トランジスタＴ１２及びトランジスタＴ１３が長期間に亘ってオン状態となっているときに比べて、トランジスタＴ１２及びトランジスタＴ１３の閾値電圧ＶＴＨの負側へのシフトはさらに抑制され、ゲート信号線駆動回路２２の信頼性を向上させる。
【０１１２】
ここで、駆動方向制御線ＶＤＲの電圧は、ハイ電圧とロー電圧の繰り返しとしたが、これに限定されることはない。第２の実施形態と同様に、ハイ電圧の代わりに中間電圧ＶＭとして、駆動方向制御線ＶＤＲの電圧を、中間電圧ＶＭとロー電圧の繰り返しとしてもよい。そして、中間電圧ＶＭを緩衝電圧電源線ＶＤＤの緩衝電圧と同じにしてもよく、さらに、中間電圧ＶＭを接地電圧ＧＮＤとしてもよい。
【０１１３】
また、第２の実施形態において、駆動が行われない複数のシフトレジスタ基本回路ＳＲに接続される駆動方向制御線ＶＤＲの電圧は、中間電圧ＶＭに維持されるとしているが、第３の実施形態と同様に、１フレーム期間ＴＦのうち、帰線期間ＴＢの少なくとも一部に、駆動方向制御線ＶＤＲの電圧をロー電圧としてもよい。トランジスタＴ１２及びトランジスタＴ１３が長期間に亘ってオン状態となっているときに比べて、トランジスタＴ１２及びトランジスタＴ１３の閾値電圧ＶＴＨの負側へのシフトはさらに抑制され、ゲート信号線駆動回路２２の信頼性を向上させる。
【０１１４】
［第４の実施形態］
本発明の第４の実施形態に係る表示装置は、たとえば、ＩＰＳ方式の液晶表示装置１であって、第１乃至第３のいずれかの実施形態に係るゲート信号線駆動回路２２を備えている。そして、当該実施形態に係る液晶表示装置１のＴＦＴ基板１２の構成は、図２に示すブロック図と同じである。表示部２７に規則的に表示ドットが配置されており、赤色の表示ドット（Ｒ）と、緑色の表示ドット（Ｇ）、青色の表示ドット（Ｂ）の３個の表示ドットが図２の横方向に順に並んでおり、３個の表示ドットで１つの画素を構成している。さらに、当該実施形態に係る液晶表示装置１はドット反転駆動によって画像表示を行っている。ここで、ドット反転駆動とは、ある１フレーム期間ＴＦにおいて、図２に示す表示部２７の複数の表示ドットの画素電極１１０に供給される映像信号の電圧の符号は、チェスボード（又は、市松模様）のように、互いに隣り合う表示ドットにおいて異なるように、ドライバＩＣ２１が各表示ドットの画素電極１１０に映像信号の電圧を供給している。
【０１１５】
図１１は、当該実施形態に係るプリチャージ回路２５、ＲＧＢ選択回路２４、及び検出回路２６の概略回路図である。
【０１１６】
前述の通り、表示部２７の複数の表示ドットに対して、ドット反転駆動によって、それぞれ映像信号の電圧が供給されている。例えば、横方向１行に並ぶ画素を、左から順に、第１画素、第２画素、第３画素、第４画素とする。前述の通り、各画素は、赤色、緑色、及び青色の３個の表示ドットがこの順で並んでいる。よって、第１画素は、第１Ｒ表示ドット、第１Ｇ表示ドット、第１Ｂ表示ドットからなり、他の画素についても同様である。あるフレーム期間ＴＦにおいて、ドット反転駆動により、ドライバＩＣ２１が第１Ｒ表示ドットへ供給する映像信号の電圧の符号が、正であるとき、第１Ｇ表示ドットへ供給する映像信号の電圧の符号は、負である。このとき、第１Ｒ表示ドットから順に、左方向に、映像信号の電圧の符号は、正、負、正、負と、互いに異なっている。
【０１１７】
プリチャージ回路２５は、複数の映像信号線１０７（図示せず）に対応してそれぞれ配置される複数のスイッチング素子（トランジスタ）を備え、左から数えて奇数番目のトランジスタのゲートには、奇プリチャージ制御線ＰＲＧ１が、左から数えて偶数番目のトランジスタのゲートには、偶プリチャージ制御線ＰＲＧ２が、接続されている。また、各スイッチング素子の入力側には、プリチャージ電圧線ＰＲＮが接続されている。
【０１１８】
スイッチング素子の出力側は、対応する映像信号線１０７に接続しており、左から順に、第１Ｒ表示ドット、第１Ｇ表示ドット、第１Ｂ表示ドット、第２Ｒ表示ドット、第２Ｇ表示ドット、第２Ｂ表示ドット、・・・に、オン状態にあっては、各スイッチング素子は、プリチャージ電圧線ＰＲＮのプリチャージ電圧を供給する。各スイッチング素子の出力側の端子は、第１Ｒ表示ドット、第１Ｇ表示ドット、第１Ｂ表示ドット、・・・に対応する映像信号線１０７に接続されるので、ＤＲ１，ＤＧ１，ＤＢ１，・・・と示されている。
【０１１９】
奇プリチャージ制御線ＰＲＧ１又は偶プリチャージ制御線ＰＲＧ２がオン電圧となるとき、それぞれ接続される複数のトランジスタのゲートにオン電圧が印加され、オン状態となっているトランジスタを介して、対応する表示ドットの画素電極１１０に、プリチャージ電圧線ＰＲＮのプリチャージ電圧が供給される。
【０１２０】
後述する通り、当該実施形態に係る液晶表示装置１において、各ゲート信号の信号ハイ期間（水平期間Ｈ）に映像データの書き込みを行う表示ドットのうち、供給される映像信号の電圧の符号が正となる表示ドットに対して、映像信号が供給される前に、プリチャージ駆動を行う。それゆえ、各ゲート信号の信号ハイ期間（水平期間Ｈ）の始まりに、すなわち、信号ハイ期間の開始に応じて、映像信号の電圧の符号が正となる表示ドットの画素電極１１０に対応して、奇プリチャージ制御線ＰＲＧ１又は偶プリチャージ制御線ＰＲＧ２のいずれかの電圧がオン電圧となり、対応する複数のトランジスタのゲートにオン電圧が印加され、オン状態となっているトランジスタを介して、対応する表示ドットの画素電極１１０に、プリチャージ電圧線ＰＲＮのプリチャージ電圧が供給される。プリチャージ電圧は、対応する映像信号線１０７に供給される、映像信号の電圧の最小値よりも、さらに低い電圧である。なお、映像信号の電圧の最小値とは、映像信号の電圧の符号が負であり、基準電圧に対する映像信号の電圧の絶対値が最大となっているときの値である。
【０１２１】
ＲＧＢ選択回路２４は、複数の映像信号線１０７に対応してそれぞれ配置される複数のスイッチング素子（トランジスタ）を備え、２個の画素（６個の表示ドット）を１組にして、左から１番目と４番目の（赤色の表示ドット用）トランジスタのゲートに、第１スイッチ制御線ＡＳＷ１が、２番目と５番目の（緑色の表示ドット用）トランジスタのゲートに、第２スイッチ制御線ＡＳＷ２が、３番目と６番目の（青色の表示ドット用）トランジスタのゲートに、第３スイッチ制御線ＡＳＷ３が、それぞれ接続されている。また、１番目、３番目、５番目（奇数番目）のトランジスタの入力側に、第１データ電圧供給線ＳＩＧ１（奇データ電圧供給線）が、２番目、４番目、６番目（偶数番目）のトランジスタの入力側に、第２データ電圧供給線ＳＩＧ２（偶データ電圧供給線）が、それぞれ接続されている。
【０１２２】
１フレーム期間ＴＦにおいて、ゲート信号線駆動回路２２が、対応するゲート信号線１０５に出力するゲート信号の信号ハイ期間（水平期間Ｈ）が、対応するゲート信号線１０５に接続される１行に並ぶ各画素に映像データを書き込む期間である。１水平期間Ｈの間に、第１スイッチ制御線ＡＳＷ１、第２スイッチ制御線ＡＳＷ２、及び、第３スイッチ制御線ＡＳＷ３が、順にオン電圧となり、オン状態のトランジスタを介して、対応する表示ドットに映像データが順に書き込まれる。
【０１２３】
前述の通り、当該実施形態に係る液晶表示装置１は、ドット反転駆動を行っているので、隣り合う表示ドットに供給される映像信号の電圧の符号は異なっている。例えば、第１画素の各表示ドットに供給される映像信号の電圧の符号は、第１Ｒ表示ドット、第１Ｇ表示ドット、第１Ｂ表示ドットの順に、正、負、正となる。ある１水平期間Ｈに、映像信号の電圧の符号が正となる表示ドットが、第１Ｒ表示ドット、第１Ｂ表示ドット、第２Ｇ表示ドットとする。なお、これらの表示ドットを、奇表示ドットとする。これに対して、この１水平期間Ｈに、映像信号の電圧の符号が負となる表示ドットは、第１Ｇ表示ドット、第２Ｒ表示ドット、第２Ｂ表示ドットであり、これらの表示ドットを、偶表示ドットとする。
【０１２４】
第１及び第２画素の表示ドットのうち、３個の奇表示ドットは、対応するトランジスタを介して、奇データ電圧供給線である第１データ電圧供給線ＳＩＧ１に、３個の偶表示ドットは、対応するトランジスタを介して、偶データ電圧供給線である第２データ電圧供給線ＳＩＧ２に、それぞれ接続されている。
【０１２５】
ＲＧＢ選択回路２４がかかる構成をしていることにより、各データ電圧供給線が、各水平期間Ｈに映像データを書き込む３個の表示ドットに供給する、映像信号の電圧の符号はすべて等しくなっており、各水平期間Ｈに３個の表示ドットに、映像信号を供給する際にかかるドライバＩＣ２１への負荷は軽減される。
【０１２６】
検出回路２６は、複数のデータ電圧供給線に対応してそれぞれ配置される複数のスイッチング素子（トランジスタ）を備えている。奇データ電圧供給線に接続されるスイッチング素子を奇スイッチング素子（奇トランジスタ）とし、偶データ電圧供給線に接続されるスッチング素子を偶スイッチング素子（偶トランジスタ）とする。左から数えて奇数番目のトランジスタ（奇トランジスタ）の入力側には、第１検出電圧供給線ＱＤＳ１（奇検出電圧供給線）が、左から数えて偶数番目のトランジスタ（偶トランジスタ）の入力側には、第２検出電圧供給線ＱＤＳ２（偶検出電圧供給線）が、それぞれ接続されている。また、各スイッチング素子のゲートには、検出制御線ＱＤＧが接続されている。
【０１２７】
検出回路２６は、当該実施形態に係る液晶表示装置１のＴＦＴ基板１２を製造後、ＴＦＴ基板１２の性能や歩留まりを検出テストするために用いる。当該検出テストを行う際、ゲート信号線駆動回路２２に対して、例えば、順方向駆動を行うよう、制御信号を出力し、ゲート信号線駆動回路２２は、順方向の順に、信号ハイ期間となるゲート信号を出力する。各水平期間Ｈに、検出制御線ＱＤＧにオン電圧を供給し、検出回路２６の各スイッチング素子をオン状態にする。また、対応する表示ドットに対して検出電圧（例えば、最大階調値の映像データの電圧）を、第１検出電圧供給線ＱＤＳ１及び第２検出電圧供給線ＱＤＳ２それぞれに供給する。これにより、オン状態となっている各スイッチング素子を介して、対応する表示ドットの画素電極１１０に、検出電圧が供給される。
【０１２８】
この際、各水平期間Ｈに、各データ電圧供給線より、対応する３個の表示ドットに検出電圧が供給されるよう、各水平期間Ｈに、第１スイッチ制御線ＡＳＷ１、第２スイッチ制御線ＡＳＷ２、及び、第３スイッチ制御線ＡＳＷ３が、順にオン電圧となり、オン状態となっているＲＧＢ選択回路２４の複数のトランジスタを介して、順に、対応する表示ドットの画素電極１１０に、検出電圧が供給される。
【０１２９】
前述の通り、当該液晶表示装置１は、ドット反転駆動によって画像表示を行っているので、検出回路２６及びＲＧＢ選択回路２４がかかる構成をしていることにより、各データ電圧供給線が、各水平期間Ｈに３個の表示ドットに供給する、検出電圧の符号はすべて等しくなっており、各水平期間Ｈに３個の表示ドットに検出電圧を供給する。
【０１３０】
図１２は、当該実施形態に係るプリチャージ回路２５及びＲＧＢ選択回路２４の駆動を示す図である。図１２には、ｎ番目とｎ＋１番目のゲート信号Ｇｎ，Ｇｎ＋１と、奇プリチャージ制御線ＰＲＧ１と、プリチャージ電圧線ＰＲＮと、第１乃至第３スイッチ制御線ＡＳＷ１，ＡＳＷ２，ＡＳＷ３と、第１データ電圧供給線ＳＩＧ１に供給する映像信号の電圧と、第１データ電圧供給線ＳＩＧ１に接続される３本の映像信号線１０７のうち第１Ｒ表示ドットに接続される映像信号線１０７に印加される電圧とが、時間経過とともに示されている。
【０１３１】
当該実施形態に係る液晶表示装置１の駆動の特徴は、映像信号の電圧の符号が正となる表示ドットに対して、映像信号が供給される前に、プリチャージ駆動を行う点にある。図には、このプリチャージ駆動を、ＰＲＮプリチャージ駆動４１として示されている。
【０１３２】
ここで、あるフレーム期間ＴＦにおいて、順方向の順にｎ行目に並ぶ第１画素及び第２画素において、第１データ電圧供給線ＳＩＧ１に接続される第１Ｒ表示ドット、第１Ｂ表示ドット、及び第２Ｇ表示ドットにそれぞれ供給される映像信号の電圧の符号はともに負であり、ｎ＋１行目に並ぶ第１Ｒ表示ドット、第１Ｂ表示ドット、及び第２Ｇ表示ドットにそれぞれ供給される映像信号の電圧の符号はともに正である。それゆえ、第１データ電圧供給線ＳＩＧ１に供給される映像信号の電圧の符号は、図の左に示す、ｎ番目のゲート信号Ｇｎがハイ期間となる水平期間Ｈｎに負であり、図の右に示す、ｎ＋1番目のゲート信号Ｇｎ＋１がハイ電圧となる水平期間Ｈｎ＋１に正である。
【０１３３】
それゆえ、水平期間Ｈｎには、第１データ電圧供給線ＳＩＧ１に供給される映像信号の電圧の符号が負となっており、奇プリチャージ制御線ＰＲＧ１はオフ電圧で維持され、水平期間Ｈｎ＋１には、映像信号の電圧の符号が正となっており、水平期間Ｈｎ＋１の始まりに、（水平期間Ｈｎ＋１の開始に応じて）奇プリチャージ制御線ＰＲＧ１はオン電圧となる。
【０１３４】
図には、当該プリチャージ駆動が、ＰＲＮプリチャージ駆動４１として示されており、水平期間Ｈｎ＋１の始まりに、奇プリチャージ制御線ＰＲＧ１がオン電圧となっている。なお、これに対して、水平期間Ｈｎの始まりに、偶プリチャージ制御線ＰＲＧ２はオン電圧となり、水平期間Ｈｎ＋１には、偶プリチャージ制御線ＰＲＧ２はオフ電圧で維持される。
【０１３５】
プリチャージ電圧線ＰＲＮに印加されるプリチャージ電圧は、前述の通り、映像信号線１０７に供給される、映像信号の電圧の最小値より、さらに低い電圧である。奇プリチャージ制御線ＰＲＧ１がオン電圧となっているとき、図１１の左から数えて奇数番目のトランジスタがオン状態となり、オン状態となっているトランジスタを介して、プリチャージ電圧線ＰＲＮのプリチャージ電圧が、対応する映像信号線１０７に印加される。ここでは、第１画素及び第２画素において、第１Ｒ表示ドット、第１Ｂ表示ドット、及び、第２Ｇ表示ドットの画素電極１１０に接続される映像信号線１０７にプリチャージ電圧が印加される。
【０１３６】
次に、ＧＮＤプリチャージ駆動４２を行う。当該実施形態に係る液晶表示装置１はドット反転駆動によって表示を行っており、隣り合う表示ドットの画素電極１１０に供給される映像信号の電圧の符号は互いに異なっている。そして、ある水平期間Ｈにおいて、ある表示ドットの画素電極１１０に供給される映像信号の電圧の符号が負（正）であるとき、次に続く水平期間Ｈにおいて、当該表示ドットの画素電極１１０に供給される映像信号の電圧の符号は正（負）となる。当該表示ドットに接続される映像信号線１０７に印加される電圧を、ドライバＩＣ２１により負から正（正から負）へ変化させようとすると、ドライバＩＣ２１にかかる負荷が大きくなる。
【０１３７】
それゆえ、ゲート信号がハイ電圧となっているゲート信号線１０５に接続される１行の表示ドットすべてに対してＧＮＤプリチャージ駆動４２を行い、複数の映像信号線１０７及び当該行の表示ドットの画素電極１１０の電圧を接地電圧ＧＮＤに変化させる。具体的には、ドライバＩＣ２１は、第１乃至第３スイッチ制御線ＡＳＷ１，ＡＳＷ２，ＡＳＷ３すべてをオン電圧とし、さらに、複数のデータ電圧供給線すべてに接地電圧ＧＮＤを供給する。
【０１３８】
この際、ＰＲＮプリチャージ駆動４１と異なり、ＧＮＤプリチャージ駆動４２は、各水平期間Ｈにおいて行うこととし、図には、ＧＮＤプリチャージ駆動４２として、示されている。なお、前の水平期間Ｈにおいて、隣り合う映像信号線１０７に供給される電圧の符号は互いに異なっているので、ＧＮＤプリチャージ駆動４２を行うことにより、複数の映像信号線１０７を接地電圧ＧＮＤにする際に、ドライバＩＣ２１にかかる負荷は軽減されることとなる。
【０１３９】
ＧＮＤプリチャージ駆動４２を行った後、各表示ドットに映像データの書き込みを行う。前述の通り、第１スイッチ制御線ＡＳＷ１、第２スイッチ制御線ＡＳＷ２、及び、第３スイッチ制御線ＡＳＷ３が、順にオン電圧となり、オン状態のトランジスタを介して、対応する表示ドットに映像データを書き込む。ここで、第１データ電圧供給線ＳＩＧ１は、第１画素及び第２画素の奇表示ドットに映像データを書き込む。第１データ電圧供給線ＳＩＧ１を介して、第１Ｒ表示ドット、第２Ｇ表示ドット、第１Ｂ表示ドットの順に、画素電極１１０に映像信号の電圧が印加される。図１２には、第１データ電圧供給線ＳＩＧ１に供給される映像信号が示されており、水平期間Ｈｎに、対応する３個の表示ドットに供給される映像信号の電圧の符号は負であり、水平期間Ｈｎ＋１に、対応する３個の表示ドットに供給される映像信号の電圧の符号は正である。
【０１４０】
なお、第２データ電圧供給線ＳＩＧ２は、偶表示ドットに映像データを書き込んでおり、第２データ電圧供給線ＳＩＧ２に供給される映像信号の電圧の符号は、第１データ電圧供給線ＳＩＧ１に供給される映像信号の電圧の符号と、常に異なっている。そして、各水平期間Ｈに、第２Ｒ表示ドット、第１Ｇ表示ドット、第２Ｂ表示ドットの順に、画素電極１１０に映像信号の電圧が印加される。
【０１４１】
図１２の最下段には、第１データ電圧供給線ＳＩＧ１と接続される第１Ｒ表示ドットの映像信号線１０７に印加される電圧が模式的に示されている。以下、第１データ電圧供給線ＳＩＧ１と接続される第１Ｒ表示ドットの映像信号線１０７に印加される電圧を、簡単のために、単に、映像信号線１０７に印加される電圧と記す。
【０１４２】
ｎ−１番目のゲート信号Ｇｎ−１がハイ電圧となる水平期間Ｈｎ−１（図示せず）において、第１データ電圧供給線ＳＩＧ１は、ｎ−１行目に並ぶ第１画素及び第２画素のうち、奇表示ドットに映像信号の電圧を供給しており、当該電圧の符号は正である。よって、映像信号線１０７に印加される電圧の符号は正となっている。
【０１４３】
水平期間Ｈｎにおいて、ｎ行目に並ぶ奇表示ドットに供給される映像信号の電圧の符号は負である。よって、当該表示ドットに対してはＰＲＮプリチャージ駆動４１を行わず、図１２に示す通り、映像信号線１０７に印加される電圧は、ｎ−１番目の行に並ぶ奇表示ドットの映像信号の電圧となっており、正の電圧ＳＩＧ  Ｈｉｇｈとして、図に示されている。
【０１４４】
次に、ＧＮＤプリチャージ駆動４２を行うが、これにより、第１データ電圧供給線ＳＩＧ１及び接続される３本の映像信号線１０７に印加される電圧は、接地電圧ＧＮＤとなる。さらに、各表示ドットに映像データの書き込みが行われるが、ｎ行目に並ぶ奇表示ドットに供給する映像信号の電圧の符号は負であるので、図１２に示す通り、映像信号線１０７に印加される電圧は、ｎ番目の行に並ぶ奇表示ドットの映像信号の電圧になっており、負の電圧ＳＩＧ  Ｌｏｗとして、図に示されている。
【０１４５】
水平期間Ｈｎ＋１において、ｎ＋１行目に並ぶ奇表示ドットに供給される映像信号の電圧の符号は正である。よって、当該表示ドットに対しては、ＰＲＮプリチャージ駆動４１を行う。図１２に示す通り、映像信号線１０７に印加される電圧は、プリチャージ電圧線ＰＲＮのプリチャージ電圧となっており、ＰＲＮとして、図に示されている。
【０１４６】
その後は、水平期間Ｈｎと同様に、ＧＮＤプリチャージ駆動４２によって、第１データ電圧供給線ＳＩＧ１及び接続する映像信号線１０７に印加される電圧は接地電圧ＧＮＤとなり、さらに、当該表示ドットに対して映像データを書き込むことにより、映像信号線１０７に印加される電圧は、正の電圧ＳＩＧ  Ｈｉｇｈとして、図に示されている。
【０１４７】
以上、当該実施形態に係る液晶表示装置１の駆動について説明した。表示装置がドット反転方式によって表示を行う場合、１フレーム期間ＴＦにおいて、各水平期間Ｈ毎に、映像信号線１０７に印加される映像信号の電圧の符号は異なることとなる。すなわち、映像信号線１０７に印加される電圧の符号が正と負に繰り返し変動することとなる。映像信号線１０７とコモン信号線１０８の間には、容量カップリングが存在しており、映像信号線１０７に印加される電圧が変動するのに伴い、容量カップリングによって、コモン信号線１０８（コモン電極１１１）に印加される基準電圧が変動してしまう。
【０１４８】
映像信号線１０７に印加される電圧が負の方向へ変化する際に生じる、コモン信号線１０８の変動と、映像信号線１０７に印加される電圧が正の方向へ変化する際に生じる、コモン信号線１０８の変動とが、等しく、対称的であるとする。この場合、１フレーム期間ＴＦにおいて、ある水平期間Ｈにおいて、映像信号線１０７に印加される電圧が負から正へ（正の方向へ）変化した後、次の水平期間Ｈにおいて、当該電圧は正から負へ（負の方向へ）変化するので、１フレーム期間ＴＦにおいて、コモン信号線１０８の変動の影響は打ち消されるものと考えられる。また、隣り合う映像信号線に印加される電圧の符号は互いに異なっているので、ある水平期間Ｈにおいて、ある映像信号線１０７に印加する電圧が負から正へ（正の方向へ）変化すると、隣に位置する映像信号線１０７に印加する電圧が正から負へ（負の方向へ）変化するので、コモン信号線１０８の変動の影響は打ち消されるものと考えられる。
【０１４９】
しかし、映像信号の電圧の符号が負となる書込み前にＰＲＮプリチャージ駆動４１を実施すると、プリチャージ電圧が映像信号の電圧の最小値よりも低いことから、コモン信号線１０８は正の方向へ変動し、映像信号の電圧の符号が正となる書込み時も、コモン信号線１０８は正の方向へ変動することにより、コモン信号線１０８の変動の影響は打ち消されなくなる。
【０１５０】
発明者らは研究を通して、映像信号電圧の符号が負となる書込み後、映像信号電圧の符号が正となる書込み前に、ＰＲＮプリチャージ駆動４１を実施することで、コモン信号線１０８の変動の影響を打ち消すことが可能であることを発見した。よって、当該実施形態に係る液晶表示装置１の駆動を、図１２に示す駆動とすることとする。
【０１５１】
当該実施形態に係る液晶表示装置１の駆動の特徴は、前述の通り、映像信号の電圧の符号が正となる表示ドットに対して、映像信号が供給する前に、ＰＲＮプリチャージ駆動４１を行う点にある。図１２に示す通り、ＰＲＮプリチャージ駆動４１を行うことにより、映像信号線１０７に印加される電圧を、ｎ番目の行の表示ドットの映像信号の電圧（負の電圧）より、さらに低いプリチャージ電圧線ＰＲＮのプリチャージ電圧へ下げることにより、映像信号線１０７に印加される電圧を、負の方向へ変化させる。この際に、容量カップリングにより、コモン信号線１０８は、負の方向へ変動する。その後、映像信号線１０７に印加される電圧を、通常通り、正の方向へ変化させ、この際に、容量カップリングにより、コモン信号線１０８は、正の方向へ変動する。ＰＲＮプリチャージ駆動４１により、映像信号線１０７に印加される電圧が負から正へ変化する際に生じる、コモン信号線１０８の変動の影響を弱めることが出来る。これにより、ある映像信号線１０７の隣り合う水平期間Ｈにおける異なる変動や、同じ水平期間Ｈにおける隣り合う映像信号線１０７の異なる変動によって、コモン信号線１０８の変動の影響は打ち消し合い、表示異常が抑制されることとなる。
【０１５２】
［第５の実施形態］
本発明の第５の実施形態に係る表示装置は、第４の実施形態に係る液晶表示装置１と、基本的な構成は同じである。当該実施形態に係る液晶表示装置１は、プリチャージ回路２５、ＲＧＢ選択回路２４、及び検出回路２６の構造が、第４の実施形態に係る液晶表示装置１と、異なる。
【０１５３】
図１３は、当該実施形態の一例に係るプリチャージ回路２５、ＲＧＢ選択回路２４、及び検出回路２６の概略回路図である。
【０１５４】
図１１に示す、第４の実施形態に係るＲＧＢ選択回路２４において、２個の画素のうち、３個の奇表示ドットと、第１データ電圧供給線ＳＩＧ１（奇データ電圧供給線）とが接続し、３個の偶表示ドットと、第２データ電圧供給線ＳＩＧ２（偶データ電圧供給線）とが接続するように、複数のスイッチング素子（トランジスタ）が配置されている。これに対して、当該実施形態に係るＲＧＢ選択回路２４において、各画素の３個の表示ドットと、各データ電圧供給線とが接続するように、各画素に対応する複数のスイッチング素子（トランジスタ）が配置されている。すなわち、例えば、第１画素の３個の表示ドット（第１Ｒ表示ドット、第１Ｇ表示ドット、及び第１Ｂ表示ドット）が、第１データ電圧供給線ＳＩＧ１と接続されている。
【０１５５】
前述の通り、ドライバＩＣ２１は、ある水平期間Ｈに、各データ電圧供給線に接続される３個の表示ドットのうち、隣り合う２個の表示ドットに供給される映像信号の電圧の符号は異なっている。このような場合であっても、ドライバＩＣ２１の駆動能力に余裕があるときは、図１３に示すＲＧＢ選択回路２４とすることにより、回路規模の軽減がなされる。
【０１５６】
図１１に示す当該実施形態に係る検出回路２６は、当該実施形態に係るＲＧＢ選択回路２４に対応して、複数のデータ電圧供給線それぞれに対応して配置される複数のスイッチング素子（トランジスタ）を備えている。液晶表示装置１の性能や歩留まりを検出テストを行う際、各水平期間Ｈに、第１乃至第３スイッチ制御線ＡＳＷ１，ＡＳＷ２，ＡＳＷ３が順にオン電圧になるのに伴い、各データ電圧供給線に対して、対応する３個の表示ドットの画素電極１１０に、順に、検出電圧を供給する、この際、当該３個の表示ドットのうち、隣り合う２個の表示ドットに供給される検出電圧の符号は異なっている。
【０１５７】
この場合であっても、図１２に示す第４の実施形態における駆動と同様に、供給する映像信号の電圧が正となる表示ドットに対して、映像信号を供給する前に、ＰＲＮプリチャージ駆動４１を行うことにより、表示異常が抑制される。
【０１５８】
図１４は、当該実施形態の他の例に係る検出回路２６の概略回路図である。図１３に示す場合と異なり、ＲＧＢ選択回路２４及びプリチャージ回路２５が、ドライバＩＣ２１に内蔵されており、ドライバＩＣ２１より、直接、映像信号線１０７に対して、映像信号の電圧が供給される。
【０１５９】
検出回路２６は、各列に並ぶ複数の表示ドットに接続される映像信号線１０７毎に配置される。各画素の３個の表示ドットそれぞれと、スイッチング素子（トランジスタ）が、対応する映像信号線１０７を介して接続されている。各スイッチング素子（トランジスタ）のスイッチ（ゲート）には、検出制御線ＱＤＧが接続されている。さらに、複数のスイッチング素子（トランジスタ）の入力側には、赤、緑、青の順に、それぞれ、第１検出電圧供給線ＱＤＳ１、第２検出電圧供給線ＱＤＳ２、第３検出電圧供給線ＱＤＳ３が接続されている。
【０１６０】
この場合であっても、同様に、供給する映像信号の電圧の符号が正となる表示ドットに対して、対応する映像信号線１０７に映像信号を供給する前に、映像信号線１０７に対して、ＰＲＮプリチャージ駆動４１を行うことにより、表示異常が抑制される。
【０１６１】
［第６の実施形態］
本発明の第６の実施形態に係る表示装置は、第４の実施形態に係る表示装置と、基本的な構成は同じである。第４の実施形態に係る液晶表示装置１が、ドット反転駆動により、画像表示を行っているのに対して、当該実施形態に係る液晶表示装置１は、ライン反転駆動によって、画像表示を行っている。
【０１６２】
ここで、ライン反転駆動とは、表示部２７に備えられる複数の表示ドットそれぞれに供給される映像信号の電圧の符号が、例えば図３に示す縦方向に対して、互いに隣り合う表示ドットにおいて異なり、横方向に対して同じである駆動をいう。
【０１６３】
当該実施形態に係るＴＦＴ基板１２は、図２に示すＴＦＴ基板１２と異なり、プリチャージ回路２５の代わりに、イコライズ回路３５を備えている。
【０１６４】
図１５は、当該実施形態に係るイコライズ回路３５、ＲＧＢ選択回路２４、及び検出回路２６の概略回路図である。
【０１６５】
イコライズ回路３５は、複数のトランジスタ素子（トランジスタ）を備えており、各映像信号線１０７（図示せず）に対して、並列に配置される２個のスイッチング素子（トランジスタ）が配置される。一方のトランジスタのゲートには、イコライズ制御線ＥＱＧが接続され、入力側にコモン信号線１０８に供給される基準電圧ＣＯＭが入力される。もう一方のトランジスタのゲートには、ディスチャージ制御線ＶＳＳが接続され、入力側にはディスチャージ電圧線ＤＩＳが接続される。
【０１６６】
イコライズ制御線ＥＱＧがオン電圧となると、オン状態となるトランジスタを介して、複数の映像信号線１０７に、コモン信号線１０８に供給される基準電圧ＣＯＭが印加される。これにより、後述する通り、イコライズ駆動４３を行う。
【０１６７】
また、ディスチャージ制御線ＶＳＳは、液晶表示装置１の駆動時、常時オフ電圧であるが、バッテリなど液晶表示装置１の供給源を取り外したときにオン電圧となり、オン状態となるトランジスタを介して、複数の映像信号線１０７に、ディスチャージ電圧線ＤＩＳの電圧が印加される。ディスチャージ電圧線ＤＩＳの電圧とは例えば接地電圧ＧＮＤである。これにより、ディスチャージ駆動を行い、液晶表示装置１の表示部２７に溜まった電荷を放電する。
【０１６８】
横方向１行に並ぶ表示ドットを、左から順に、第１Ｒ表示ドット、第１Ｇ表示ドット、第１Ｂ表示ドット、第２Ｒ表示ドット、第２Ｇ表示ドット、第２Ｂ表示ドットとすると、各スイッチング素子の出力側は、対応する映像信号線１０７に接続しており、図１１に示すプリチャージ回路２５と同様に、図１５には、左から順に、ＤＲ１，ＤＧ１，ＤＢ１，・・・と示されている。なお、図１５に示すＲＧＢ選択回路２４及び検出回路２６は、図１３に示すＲＧＢ選択回路２４及び検出回路２６と同じ構成である。
【０１６９】
図１６は、当該実施形態に係るイコライズ回路３５及びＲＧＢ選択回路２４の駆動を示す図である。図１６には、ｎ番目とｎ＋１番目のゲート信号Ｇｎ，Ｇｎ＋１と、イコライズ制御線ＥＱＧと、基準電圧ＣＯＭと、第１乃至第３スイッチ制御線ＡＳＷ１，ＡＳＷ２，ＡＳＷ３と、第１データ電圧供給線ＳＩＧ１に供給する映像信号の電圧と、第１データ電圧供給線ＳＩＧ１に接続される３本の映像信号線１０７のうち第１Ｒ表示ドットに接続される映像信号線１０７に印加される電圧とが、時間経過とともに示されている。
【０１７０】
当該実施形態に係る液晶表示装置１の駆動の特徴は、各水平期間Ｈの始まりにおいて、イコライズ駆動を行う点にある。図１６には、イコライズ駆動４３として示されている。前述の通り、映像信号線１０７とコモン信号線１０８の間には、容量カップリングが存在しているので、コモン信号線１０８の電圧が変動するのに伴い、容量カップリングによって、映像信号線１０７に印加される電圧が変動してしまう。イコライズ駆動４３とは、映像信号線１０７とコモン信号線１０８をショートさせる駆動をいい、イコライズ駆動４３により、コモン信号線１０８の電圧の変動に伴う、映像信号線１０７の変動を抑制することができる。
【０１７１】
前述の通り、各水平期間Ｈの始まりに、イコライズ駆動４３を行う。よって、水平期間Ｈｎの始まりにおいても、水平期間Ｈｎ＋１の始まりにおいても、イコライズ制御線ＥＱＧはオン電圧となっており、イコライズ駆動４３をおこなっている。
【０１７２】
水平期間Ｈｎの始まりにおいて、コモン信号線１０８に供給される基準電圧ＣＯＭは、負の符号の電圧から正の符号の電圧に変化する。これに伴い、イコライズ駆動４３を行わないと、容量カップリングにより、映像信号線１０７に印加される電圧が、正の方向へ変動してしまうところ、イコライズ駆動４３により、映像信号線１０７に印加される電圧は、正の符号を有する基準電圧ＣＯＭとなっている。図１５には、簡単のため、映像信号の電圧が正の符号を有する電圧と、基準電圧ＣＯＭが正の符号を有する電圧とが、等しい場合について示しており、映像信号線１０７に印加される電圧は一定に維持されている。
【０１７３】
イコライズ駆動４３の後に、図１２に示す駆動と同様に、各表示ドットに映像データの書き込みを行う。すなわち、前述の通り、第１スイッチ制御線ＡＳＷ１、第２スイッチ制御線ＡＳＷ２、及び、第３スイッチ制御線ＡＳＷ３が、順にオン電圧となり、オン状態のトランジスタを介して、対応する表示ドットに映像データを書き込む。
【０１７４】
水平期間Ｈｎ＋１の始まりにおいて、基準電圧ＣＯＭは、正の符号の電圧から負の符号の電圧に変化する。これに伴い、イコライズ駆動４３を行わないと、容量カップリングにより、映像信号線１０７に印加される電圧が、負の方向へ変動してしまうところ、イコライズ駆動４３により、映像信号線１０７に印加される電圧は、負の符号を有する基準電圧ＣＯＭとなっている。イコライズ駆動４３の後に、同様に、各表示ドットに映像データの書き込みを行う。
【０１７５】
当該実施形態に係る液晶表示装置１において、図１４と同様に、ＲＧＢ選択回路２４及びイコライズ回路３５が、ドライバＩＣ２１に内蔵されていてもよい。
【０１７６】
本発明の実施形態に係る表示装置において、上記では、図２に示す通り、ＩＰＳ方式の液晶表示装置について説明しているが、本発明に係る表示装置は、ＶＡ（Vertically Aligned）方式やＴＮ（Twisted Nematic）方式等、その他の駆動方式の液晶表示装置であってもよいし、有機ＥＬ表示装置など、他の表示装置であってもよい。図１７は、ＶＡ方式及びＴＮ方式の液晶表示装置に備えられるＴＦＴ基板１２の等価回路の概念図である。ＶＡ方式及びＴＮ方式の場合には、コモン電極１１１がＴＦＴ基板１２と対向するフィルタ基板１１に設けられている。
【符号の説明】
【０１７７】
１  液晶表示装置、１１  フィルタ基板、１２  ＴＦＴ基板、１３  バックライト、２０  ＦＰＣ、２１  ドライバＩＣ、２２  ゲート信号線駆動回路、２４  ＲＧＢ選択回路、２５  プリチャージ回路、２６  検出回路、２７  表示部、２９  ロー電圧印加オン制御回路、３５  イコライズ回路、４１  ＰＲＮプリチャージ駆動、４２  ＧＮＤプリチャージ駆動、４３  イコライズ駆動、１０５  ゲート信号線、１０７  映像信号線、１０８  コモン信号線、１０９  ＴＦＴ、１１０  画素電極、１１１  コモン電極、１１５  制御信号、ＡＳＷ１  第１スイッチ制御線、ＡＳＷ２  第２スイッチ制御線、ＡＳＷ３  第３スイッチ制御線、Ｃ１  容量、ＣＯＭ  基準電圧、ＥＱＧ  イコライズ制御線、ＤＩＳ  ディスチャージ電圧線、Ｇｎ  ゲート信号、ＩＮ１，ＩＮ２，ＩＮ３，ＩＮ４  入力端子、ＧＮＤ  接地電圧、ＮＡ，ＮＢ，ＮＣ  ノード、ＯＵＴ１，ＯＵＴ２，ＯＵＴ３  出力端子、ＰＲＮ  プリチャージ電圧線、ＰＲＧ１  奇プリチャージ制御線、ＰＲＧ２  偶プリチャージ制御線、ＱＤＧ  検出制御線、ＱＤＳ１  第１検出電圧供給線、ＱＤＳ２  第２検出電圧供給線、ＱＤＳ３  第３検出電圧供給線、ＳＩＧ１  第１データ電圧供給線、ＳＩＧ２  第２データ電圧供給線、ＳＲ  シフトレジスタ基本回路、Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６，Ｔ７，Ｔ８，Ｔ９，Ｔ１０，Ｔ１１，Ｔ１２，Ｔ１３，Ｔ１４，Ｔ１５  トランジスタ、ＶＣＫ１，ＶＣＫ２，Ｖｎ  クロック信号、ＶＤＤ  緩衝電圧電源線、ＶＤＲ  駆動方向制御線、ＶＧＨ  ハイ電圧電源線、ＶＧＬ  ロー電圧電源線、ＶＭ  中間電圧、ＶＲＥＳ  スタート信号、ＶＳＳ  ディスチャージ制御線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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