(57)【特許請求の範囲】
【請求項１】
試験対象の半導体集積回路を指定する試験対象情報を入力して試験装置内の記憶領域に格納する入力手段と、
前記半導体集積回路のメモリへの書き込みを試験する試験パタンデータを生成し、前記半導体集積回路内の記憶領域に前記試験パタンデータを書き込む書き込み試験手段とを有し、
前記書き込み試験手段は、
前記半導体集積回路を特定するためのＬＳＩ特定情報と前記メモリの操作対象アドレスを特定するアドレス特定情報とを対応付けた定義テーブルから、前記試験装置内の記憶領域に格納された前記試験対象情報に対応する操作対象アドレス情報を取得し、前記メモリの全ビットに対して操作条件が設定された操作条件テーブルから前記操作対象アドレス情報に対する操作条件を取得して、前記メモリの全ビットのアドレス情報を含み、前記メモリの全ビットに対して非操作条件が設定された非操作条件テーブルにマージするマージ手段を有することを特徴とする半導体集積回路の試験装置。
【請求項２】
試験対象の前記半導体集積回路を指定する試験対象情報を入力して前記試験装置内の記憶領域に格納する入力手段を有し、
前記書き込み試験手段は、
前記半導体集積回路を特定するためのＬＳＩ特定情報と前記メモリの操作対象アドレスを特定するアドレス特定情報とを対応付けた定義テーブルから、前記試験装置内の記憶領域に格納された前記試験対象情報に対応する操作対象アドレス情報を取得し、前記メモリの全ビットに対して操作条件が設定された操作条件テーブルから前記操作対象アドレス情報に対する操作条件を取得して、前記メモリの全ビットのアドレス情報を含み、前記メモリの全ビットに対して非操作条件が設定された非操作条件テーブルにマージした後、該操作対象アドレス以外のアドレスに係るデータを削除するマージ手段を有することを特徴とする請求項１記載の半導体集積回路の試験装置。
【請求項３】
前記書き込み試験手段は、前記定義テーブルに前記試験対象情報に対応する操作対象アドレスを取得できない場合、該定義テーブルからデフォルト対象アドレス情報を取得し、
前記マージ手段は、前記操作条件テーブルから前記デフォルト対象アドレス情報に対する操作条件を取得して、前記非操作条件テーブルにマージすることを特徴とする請求項１又は２記載の半導体集積回路の試験装置。
【請求項４】
前記書き込み試験手段は、前記半導体集積回路のメモリ毎に前記試験パタンデータを生成することを特徴とする請求項３記載の半導体集積回路の試験装置。
【請求項５】
コンピュータが半導体集積回路を試験する試験方法であって、該コンピュータが、
試験対象の前記半導体集積回路を指定する試験対象情報を入力して試験装置内の記憶領域に格納する入力手順と、
前記半導体集積回路のメモリへの書き込みを試験する試験パタンデータを生成し、前記試験パタンデータを前記半導体集積回路内の記憶領域に書き込む書き込み試験手順とを有し、
前記書き込み試験手順は、
前記半導体集積回路を特定するためのＬＳＩ特定情報と前記メモリの操作対象アドレスを特定するアドレス特定情報とを対応付けた定義テーブルから、前記試験装置内の記憶領域に格納された前記試験対象情報に対応する操作対象アドレス情報を取得し、前記メモリの全ビットに対して操作条件が設定された操作条件テーブルから前記操作対象アドレス情報に対する操作条件を取得して、前記メモリの全ビットのアドレス情報を含み、前記メモリの全ビットに対して非操作条件が設定された非操作条件テーブルにマージするマージ手順を有することを特徴とする半導体集積回路の試験方法。
【請求項６】
コンピュータを半導体集積回路の試験装置として機能させるためのコンピュータ実行可能なプログラムであって、
前記コンピュータは、
試験対象の前記半導体集積回路を指定する試験対象情報を格納した第一記憶領域と、
前記半導体集積回路のメモリの全ビットのアドレス情報を含み、前記メモリの全ビットに対して非操作条件が設定された非操作条件テーブルと、前記メモリの全ビットに対して操作条件が設定された操作条件テーブルと、前記半導体集積回路を特定するためのＬＳＩ特定情報と前記メモリの操作対象アドレスを特定するアドレス特定情報とを対応付けた定義テーブルとを格納した第二記憶領域とを有し、
前記コンピュータ実行可能なプログラムは、前記コンピュータに、
前記第二記憶領域に格納された前記定義テーブルから、前記第一記憶領域に格納された前記試験対象情報に対応する操作対象アドレス情報を取得し、
前記第二記憶領域に格納された操作条件テーブルから前記操作対象アドレス情報に対する操作条件を取得して、前記非操作条件テーブルにマージすることによって試験パタンデータを生成し、
前記試験パタンデータを前記半導体集積回路内の記憶領域に書き込む書き込み試験手順を実行させることを特徴とするコンピュータ実行可能なプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の試験装置、試験方法、及びプログラムに関し、試験パタンデータを生成して半導体集積回路へ書き込むことに関する。
【背景技術】
【０００２】
従来より、一度だけ書き込みが出来る不揮発性メモリが搭載されたチップにおいて、チップ内に搭載されたテスト回路を動かすための書き込み用パタンをその不揮発性メモリに予め格納しておくことがなされている。
【０００３】
暗号キー等で使用されるＯＴＰ（One Time Programmable）メモリとして、一度だけ書き込みが出来るＰＲＯＭ（Programmable Read Only Memory）が内蔵される場合、ＰＲＯＭは暗号キーで使用するため、チップによって書き込みセルを変更する必要がある。従って、書き込み用の回路を別途用意し、チップ毎に発生する書き込みパタンデータを変えていた。そのため、チップに内臓されるテスト回路の設計工数が掛かり、また、マクロの面積が大きくなると言った問題があった。
【０００４】
テスト回路の設計工数の削減及びマクロによる消費面積の削減を行うために、チップの試験をする際に、外部から書き込みパタンデータを書き込んで試験することが考えられる。外部から書き込みパタンデータを書き込むと言う観点において、例えば、書き込みの際に発生する熱による影響等を一箇所に集中させないように予め定めた順序でデータを書き込むこと、書き込みデータの容量に応じた書き込み時間を設定してデータの書き込みを行うこと、共通データと個別データとをそれぞれ記憶するメモリを有し、共通データ及び個別データを指定して書き込むことなどが提案されている（例えば、特許文献１〜３を参照。）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開昭５４−０５２９３３号公報
【特許文献２】特開２００３−１９６９９１号公報
【特許文献３】特開２００４−１９９８２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＬＳＩチップ内に予め用意される書き込み用のデータは、書き込み動作を試験するためのデータであるので、書き込みビット（アドレス）を指定した書き込みデータでなければならない。また、上述したように、チップによって書き込みセルを変更する必要があるため、用意された書き込みデータを一律にどのチップに対しても同様に書き込むということができない、と言った問題がある。
【課題を解決するための手段】
【０００７】
開示の技術は、試験対象の半導体集積回路を指定する試験対象情報を入力して試験装置内の記憶領域に格納する入力手段と、
前記半導体集積回路のメモリへの書き込みを試験する試験パタンデータを生成し、前記半導体集積回路内の記憶領域に前記試験パタンデータを書き込む書き込み試験手段とを有し、前記書き込み試験手段は、前記半導体集積回路を特定するためのＬＳＩ特定情報と前記メモリの操作対象アドレスを特定するアドレス特定情報とを対応付けた定義テーブルから、前記試験装置内の記憶領域に格納された前記試験対象情報に対応する操作対象アドレス情報を取得し、前記メモリの全ビットに対して操作条件が設定された操作条件テーブルから前記操作対象アドレス情報に対する操作条件を取得して、前記メモリの全ビットのアドレス情報を含み、前記メモリの全ビットに対して非操作条件が設定された非操作条件テーブルにマージするマージ手段を有する半導体集積回路の試験装置とすることができる。
【発明の効果】
【０００８】
開示の技術において、ＯＴＰメモリを実装したＬＳＩに対して、ＬＳＩの試験装置側で書き込み用パタンデータを生成してＬＳＩのＯＴＰメモリに書き込むため、ＬＳＩに書き込み用パタンデータを生成するためのパタン生成回路を不要とすることができ、パタン生成回路の設計工数、また、マクロの面積を削減することができる。
【図面の簡単な説明】
【０００９】
【図１】試験装置の機能構成例を示す図である。
【図２】パタン生成用データの例を示す図である。
【図３】パタンマージ処理を説明するためのフローチャート図である。
【図４】パタンマージの例を示す図である。
【図５】試験装置におけるパタンマージ処理を含めた全体処理を説明するためのフローチャート図である。
【図６】試験装置のハードウェア構成例を示す図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態を図面に基づいて説明する。半導体集積回路（以下、チップ２と言う）を試験する試験装置は、例えば、図１に示す機能構成を有する。図１は、試験装置の機能構成例を示す図である。図１において、試験装置１００は、主に、試験対象情報入力部３１と、試験プログラム起動部３２と、試験部４０とを有する。試験装置１００は、ＣＰＵによって制御され、ＣＰＵが対応するプログラムを実行することによって試験対象情報入力部３１と、試験プログラム起動部３２と、試験部４０として機能する。
【００１１】
試験対象情報入力部３１は、試験対象を指定するための試験対象情報５１を入力し、試験部４０に与える処理部である。試験対象情報５１は、ロットＮｏ．、ウェハＮｏ．、チップＮｏ．の１つ以上、又は組合せを指定する情報である。例えば、ウェハＮｏ．とチップＮｏ．とは指定されずに特定のロットのみが指定される、チップＮｏ．は指定されずに特定のロット及びウェハのみが指定される等である。チップＮｏ．のみが指定された場合には、ロット及びウェハを限定しないことを指定する。
【００１２】
試験プログラム起動部３２は、試験実行情報５２を試験装置１００内の記憶領域にロードし格納した後、試験部４０による試験を開始させる。試験実行情報５２は、ＤＣ試験部４１として機能するＤＣ試験プログラム５３及びＤＣ試験で使用するＤＣ試験パタン５３ｄと、書き込み試験プログラム５４及び書き込み試験部４２によってチップ２用の書き込み用パタンデータを生成するためのパタン生成用データ５４ｄと、を含んでいる。
【００１３】
試験部４０は、ＤＣ試験部４１と、書き込み試験部４２とを有する。ＤＣ試験部４１は、試験プログラム起動部３２によってロードされたＤＣ試験プログラム５３がＣＰＵによって実行されることによって実現される処理部である。
【００１４】
書き込み試験部４２は、試験プログラム起動部３２によってロードされた書き込み試験プログラム５４がＣＰＵによって実行されることによって実現される処理部であり、パタンマージ部４３を有している。パタンマージ部４３は、試験プログラム起動部３２がロードした試験実行情報５２のパタン生成用データ５４ｄに含まれる全ビット書き込み無しテーブル、全ビット書き込み有りテーブル、ユーザー定義テーブルを用いてマージして生成した書き込み試験用のパタンを書き込み用パタンデータ４４として記憶領域に格納する。
【００１５】
書き込み試験部４２は、チップ２の書き込み試験を実行する際に、チップ２のＰＲＯＭ２３の所定記憶領域に、パタンマージ部４３によって生成された書き込み用パタンデータ４４をチップ２用の書き込み用パタンデータ２４として書き込む。
【００１６】
チップ２は、メモリ試験に係り、メモリ試験制御部２１と、ＰＲＯＭ２３とを有する。チップ２において、メモリ試験制御部２１は、ＰＲＯＭ２３に書き込まれた書き込み用パタンデータ２４を用いてメモリ試験を実行する。
【００１７】
書き込み用パタンデータ２４を生成するためのパタン生成用データ５４ｄに含まれる全ビット書き込み無しテーブル、全ビット書き込み有りテーブル、ユーザー定義テーブルは、図２に示されるように構成される。図２は、パタン生成用データ５４ｄの例を示す図である。
【００１８】
図２（Ａ）に例示される全ビット書き込み無しテーブル５ａは、全ビットに書き込まないパタンを示すデフォルト定義テーブルであり、ＣＹＣ、ＡＤＤＲＥＳＳ、ＰＧＭの項目を有する。ＣＹＣでは、書き込まない場合の書き込まない用パタンを送出するサイクル時間を示し、ＡＤＤＲＥＳＳでは、書き込まない用パタンのアドレスを３ビットの２進数で表記し、ＰＧＭでは、書き込まない場合のＰＧＭＣＭＤ信号の値を示している。
【００１９】
ＡＤＤＲＥＳＳは、ｂ’０００〜ｂ’１１１（ビット０からビット７）までを示す。ＰＧＭＣＭＤ信号は、書き込み時には「１」、また、書き込まない場合には「０」を送出する書き込み用信号である。
【００２０】
図２（Ａ）に示すこの例では、ＡＤＤＲＥＳＳで指定されるビット０からビット７までの全ビットで、ＣＹＣが「１００ｎｓ」及びＰＧＭが「０」で指定された全ビットに書き込まないパタンを定義している。
【００２１】
図２（Ｂ）に例示される全ビット書き込み有りテーブル５ｂは、全ビットに書き込むパタンを示すデフォルト定義テーブルであり、ＡＤＤ、ＰＡＤ、ＩＮＩＴ、ＰＧＭ、ＣＹＣの項目を有する。ＡＤＤでは、何行目が対象なのかを示す書き込み用パタンのアドレスカウントが１０進数で表記され、ＰＡＤでは、ＰＧＭＣＭＤ信号の端子番号が指定され、ＩＮＩＴでは、書き込まない場合のＰＧＭＣＭＤ信号の値を示している。また、ＰＧＭでは、書き込む場合のＰＧＭＣＭＤ信号の値を示し、ＣＹＣでは、書き込まない場合の書き込まない用パタンを送出するサイクル時間を示している。
【００２２】
図２（Ｃ）に示すこの例では、ＡＤＤで示される「０」〜「７」は、図２（Ａ）に例示する全ビット書き込み無しテーブル５ａの１行目から８行目に対応しており、ＰＡＤにより端子番号「１」が指定されている。また、ＩＮＩＴにより書き込まない場合のＰＧＭＣＭＤ信号の値は「０」が示され、ＰＧＭにより書き込む場合のＰＧＭＣＭＤ信号の値は「１」が示され、ＣＹＣにより「１μｓ」が示されている。
【００２３】
図２（Ｃ）に例示されるユーザー定義テーブル５ｃは、試験対象となるチップ２を開発設計したユーザーから提供される書き込み要否を示す定義テーブルであり、ＤＥＦ、ＬＯＴ、ＷＡＦ、ＣＨＩＰ、ＡＤＤの項目を有する。ＤＥＦでは、非書き込みを「０」で示し、書き込みを「１」で示す。ＬＯＴは、ロット番号を指定し、値が「０」ならロットを限定しないことを示す。ＷＡＦは、ウェハ番号を指定し、値が「０」ならウェハを限定しないことを示す。ＣＨＩＰは、チップ番号を指定し、値が「０」ならチップを限定しないことを示す。ＡＤＤは、図２（Ｂ）に示す全ビット書き込み有りテーブル５ｂのＡＤＤに対応する。
【００２４】
ロット番号、ウェハ番号、チップ番号の指定される組み合せ毎にＡＤＤが「０」から「７」のパタンが定義される。
【００２５】
図２（Ｃ）に示すこの例では、ＬＯＴ「ＸＸ−ＸＸＸＸ」のＷＡＦ「１０」のＣＨＩＰ「１」が指定され、ＤＥＦ「１」によってＡＤＤ「１」と「６」に対して書き込みを行うことが指定されている。
【００２６】
図２（Ａ）に示す全ビット書き込み無しテーブル５ａと、図２（Ｂ）に示す全ビット書き込み有りテーブル５ｂとは、試験側で予め用意しておく情報である。図２（Ｃ）に示すユーザー定義テーブル５ｃは、顧客側で定義し試験側に提供される情報である。
【００２７】
このような３種類のテーブルを用いて行われる、書き込み試験部４２のパタンマージ部４３によるパタンマージ処理について図３及び図４で説明する。図３は、パタンマージ処理を説明するためのフローチャート図である。図４は、パタンマージの例を示す図である。
【００２８】
図３において、試験部４０は、試験プログラム起動部３２によって格納されたパタン生成用データ５４ｄの３つのテーブルを記憶領域から読み込む（ステップＳ７１）。例えば、図４に示す全ビット書き込み無しテーブル５ａ、全ビット書き込み有りテーブル５ｂ、ユーザー定義テーブル５ｃが読み込まれる。
【００２９】
そして、試験部４０は、パタン生成用データ５４ｄに含まれるユーザー定義テーブル５ｃからＬＯＴ、ＷＡＦ、ＣＨＩＰの値の組み合わせを全て抽出する（ステップＳ７２）。図４の例では、組み合わせ（ＬＯＴ、ＷＡＦ、ＣＨＩＰ）は、（１２３、１０、１）、（１２３、１０、２）、（２３４、１、２）である。一方、試験部４０は、試験対象情報入力部３１によって格納された試験対象情報５１を記憶領域から読み込む（ステップＳ７３）。
【００３０】
試験部４０は、ステップＳ７２で抽出した組み合わせ（ＬＯＴ、ＷＡＦ、ＣＨＩＰ）と、ステップＳ７３で読み込んだ試験対象情報５１とを比較して、項目値が一致する組み合わせが存在した場合、ステップＳ７４又はステップＳ７４−２へと進み、一致する組み合わせが存在しない場合、ユーザー定義テーブル５ｃからデフォルトパタン５ｄを取得する（ステップＳ７３）。
【００３１】
ステップＳ７４又はステップＳ７４−２の選択は、図４に示す書き込み用全ビットパタン８ａ又は書き込み用対象ビットパタン８ｂを選択するもので、このパタンマージ処理のプログラム設計時に何れかで設計しておいても良いし、試験対象情報５１又は試験実行情報５２を試験装置１００に読み込む際に書き込み用全ビットパタン８ａ又は書き込み用対象ビットパタン８ｂを選択可能としても良い。
【００３２】
先ず、書き込み用全ビットパタン８ａを生成する処理についてステップＳ７４及びＳ７５で説明する。試験部４０は、ステップＳ７２の抽出した組み合わせ（ＬＯＴ、ＷＡＦ、ＣＨＩＰ）のうち項目値が一致したパタンをユーザー定義テーブル５ｃから取得し、ＤＥＦが「１」を示す書き込み対象となるＡＤＤを特定して、全ビット書き込み有りテーブル５ｂから特定したＡＤＤの書き込み条件を抽出する（ステップＳ７４）。
【００３３】
例えば、試験対象情報５１にてロットＮｏ．２３４、ウェハＮｏ．１、チップＮｏ．２が指定されている場合、図４のユーザー定義テーブル５ｃから組み合わせ（ＬＯＴ＝２３４、ＷＡＦ＝１、ＣＨＩＰ＝２）が一致するパタン５ｓが読み出され、ＤＥＦが「１」を示すＡＤＤ「１」及びＡＤＤ「６」が特定され、図４の全ビット書き込み有りテーブル５ｂから一致するＡＤＤ「１」及びＡＤＤ「６」の書き込み条件が抽出される。この場合、書き込み条件として、図４の全ビット書き込み有りテーブル５ｂから、ＣＹＣとＰＧＭの値とが抽出される。ＡＤＤ「１」及びＡＤＤ「６」について、ＣＹＣ「１μｓ」とＰＧＭ「１」とが抽出される。
【００３４】
次に、試験部４０は、ステップＳ７４で抽出した書き込み条件を用いて、全ビット書き込み無しテーブル５ａの書き込み対象ＡＤＤについて書き込むパタンに変更して、書き込み用全ビットパタン８ａを生成する（ステップＳ７５）。図４の全ビット書き込み無しテーブル５ａのＡＤＤ「１」及びＡＤＤ「６」について、ＣＹＣ「１μｓ」とＰＧＭ「１」のパタンに変更され、図４の書き込み用全ビットパタン８ａが書き込み用パタンデータ４４（図１）の記憶領域に出力される。
【００３５】
そして、試験部４０は、書き込み用パタンデータ４４に格納された書き込み用全ビットパタン８ａを、試験対象情報５１に基づいて、チップ２のＰＲＯＭ２３に書き込み用パタンデータ２４として書き込んで、このパタンマージ処理を終了する（ステップＳ７８）。
【００３６】
次に、書き込み用対象ビットパタン８ｂを生成する処理についてステップＳ７４−２及びＳ７５−２で説明する。試験部４０は、ステップＳ７２の抽出した組み合わせ（ＬＯＴ、ＷＡＦ、ＣＨＩＰ）のうち項目値が一致したパタンをユーザー定義テーブル５ｃから取得し、（ａ）ＤＥＦが「１」を示す書き込み対象となるＡＤＤとを特定して、全ビット書き込み有りテーブル５ｂから特定したＡＤＤの書き込み条件を抽出し、また、（ｂ）ＤＥＦが「０」を示す書き込み非対象となるＡＤＤを抽出する（ステップＳ７４−２）。
【００３７】
上記処理（ａ）によって、図４の例では、試験対象情報５１にてロットＮｏ．２３４、ウェハＮｏ．１、チップＮｏ．２が指定されている場合、図４のユーザー定義テーブル５ｃから組み合わせ（ＬＯＴ＝２３４、ＷＡＦ＝１、ＣＨＩＰ＝２）が一致するパタン５ｓが読み出され、ＤＥＦが「１」を示すＡＤＤ「１」及びＡＤＤ「６」が書き込み対象として特定され、図４の全ビット書き込み有りテーブル５ｂから一致するＡＤＤ「１」及びＡＤＤ「６」の書き込み条件が抽出される。この場合、書き込み条件として、図４の全ビット書き込み有りテーブル５ｂから、ＣＹＣとＰＧＭの値とが抽出される。ＡＤＤ「１」及びＡＤＤ「６」について、ＣＹＣ「１μｓ」とＰＧＭ「１」とが抽出される。
【００３８】
次に、上記処理（ｂ）によって、パタン５ｓにおいて、ＤＥＦが「０」を示すＡＤＤ「０」、ＡＤＤ「２」からＡＤＤ「５」、及びＡＤＤ「７」が非対象として抽出される。
【００３９】
ステップＳ７４−２の処理の後、試験部４０は、ステップＳ７４−２にて抽出された書き込み条件を用いて、全ビット書き込み無しテーブル５ａの書き込み対象ＡＤＤについて書き込むパタンに変更し、また、書き込み非対象ＡＤＤについてパタンを削除する（ステップＳ７５−２）。図４の全ビット書き込み無しテーブル５ａにおいて、ＡＤＤ「１」及びＡＤＤ「６」について、ＣＹＣ「１μｓ」とＰＧＭ「１」のパタンに変更され、また、ＡＤＤ「０」、ＡＤＤ「２」からＡＤＤ「５」、及びＡＤＤ「７」の行が削除されて、図４の書き込み用対象ビットパタン８ｂが書き込み用パタンデータ４４（図１）の記憶領域に出力される。
【００４０】
そして、試験部４０は、書き込み用パタンデータ４４に格納された書き込み用対象ビットパタン８ｂを、試験対象情報５１に基づいて、チップ２のＰＲＯＭ２３に書き込み用パタンデータ２４として書き込んで、このパタンマージ処理を終了する（ステップＳ７８）。
【００４１】
一方、ステップＳ７３にて、ステップＳ７２で抽出した組み合わせ（ＬＯＴ、ＷＡＦ、ＣＨＩＰ）とステップＳ７３で読み込んだ試験対象情報５１とで一致する組み合わせが存在しない場合には、ステップＳ７６及びステップＳ７７が実行される。
【００４２】
試験部４０は、ユーザー定義テーブル５ｃのデフォルトパタン５ｄからＤＥＦとＡＤＤの情報のみ使用して、ＤＥＦが「１」を示す書き込み対象となるＡＤＤを特定し、全ビット書き込み有りテーブル５ｂから書き込み条件を抽出する（ステップＳ７６）。図４のデフォルトパタン５ｄからＤＥＦが「１」を示す書き込み対象となるＡＤＤ「０」、「２」、「４」、「５」、「６」を特定し、全ビット書き込み有りテーブル５ｂから特定したＡＤＤ「０」、「２」、「４」、「５」、「６」のＣＹＣ「１μｓ」とＰＧＭ「１」とが抽出される。
【００４３】
次に、試験部４０は、ステップＳ７６で抽出した書き込み条件を用いて、全ビット書き込み無しテーブル５ａの書き込み対象ＡＤＤについて書き込むパタンに変更して、書き込み用デフォルトパタン８ｃを生成する（ステップＳ７５）。図４の全ビット書き込み無しテーブル５ａのＡＤＤ「０」、「２」、「４」、「５」、「６」について、ＣＹＣ「１μｓ」とＰＧＭ「１」のパタンに変更され、図４の書き込み用デフォルトパタン８ｃが書き込み用パタンデータ４４（図１）の記憶領域に出力される。
【００４４】
そして、試験部４０は、書き込み用パタンデータ４４に格納された書き込み用デフォルトパタン８ｃを、試験対象情報５１に基づいて、チップ２のＰＲＯＭ２３に書き込み用パタンデータ２４として書き込んで、このパタンマージ処理を終了する（ステップＳ７８）。
【００４５】
試験装置１００による、上述したパタンマージ処理を含めた全体処理について図５で説明する。図５は、試験装置におけるパタンマージ処理を含めた全体処理を説明するためのフローチャート図である。
【００４６】
図５において、試験装置１００は、試験プログラム起動部３２によって、試験実行情報５２を記憶領域に読み込む（ステップＳ１１）。試験実行情報５２に含まれるＤＣ試験プログラム５３及びＤＣ試験パタン５３ｄと、書き込み試験プログラム５４及びパタン生成用データ５４ｄとが読み込まれる。
【００４７】
また、試験装置１００は、試験対象情報入力部３１によって、試験対象情報５１を記憶領域に読み込む（ステップＳ１２）。試験対象情報５１で指定されるロットＮｏ．、ウェハＮｏ．、チップＮｏ．とが読み込まれる。
【００４８】
試験装置１００は、チップＮｏ．とウェハ上のＸＹ座標とを対応させた測定マップを参照して、試験対象情報５１で指定されるチップＮｏ．からウェハ上のＸＹ座標を特定して、試験部４０に試験を開始させる（ステップＳ１３）。試験部４０では、先ず、ＸＹ座標で指定されるチップ２に対して、ＤＣ試験プログラム５３が実行されることによりＤＣ試験部４１が起動し、チップ２に対するＤＣ試験が実行される（ステップＳ１４）。続けて、書き込み試験プログラム５４が実行されることにより書き込み試験部４２が起動し、チップ２に対する書き込み試験が実行される（ステップＳ１５）。
【００４９】
ステップＳ１５で行われる書き込み試験について以下に説明する。書き込み試験部４２は、図３で説明したパタンマージ処理を実行し、試験対象情報５２に基づいて、全ビット書き込み無しテーブル５ａと、全ビット書き込み有りテーブル５ｂと、ユーザー定義テーブル５ｃとをマージして（ステップＳ１５−１）、書き込み用パタンデータ４４を生成する（ステップＳ１５−２）。
【００５０】
そして、書き込み試験部４２は、チップ２に対する端子設定を行い（ステップＳ１５−３）、電源設定を行い（ステップＳ１５−４）、タイミング設定を行った（ステップＳ１５−５）後、ステップＳ１５−２にて生成した書き込み用パタンデータ４４をチップ２のＰＲＯＭ２３に書き込み用パタンデータ２４として入力する（ステップＳ１５−６）。チップ２内にて書き込み試験が実行される。
【００５１】
書き込み試験部４２から書き込み試験の終了通知を受けて（ステップＳ１６）、試験部４０は、試験対象情報５１に基づいて、全ての試験対象チップに対する試験を終了したか否かを判断する（ステップＳ１７）。試験対象情報５１に基づく試験対象チップのうち、未試験のチップが存在する場合、試験部４０は、ステップＳ１３へ戻り、上述した同様の処理を繰り返す。一方、試験対象情報５１に基づく試験対象チップの全てに対して試験を終了している場合、試験装置１００による試験を終了する。
【００５２】
上述した機能構成及びパタンマージ処理を含む全体処理を実現する試験装置１００は、例えば、図６のように構成される。図６は、試験装置のハードウェア構成例を示す図である。図６において、試験装置１００は、コンピュータによって制御される端末であって、ＣＰＵ（Central Processing Unit）１１と、メモリユニット１２と、表示ユニット１３と、出力ユニット１４と、入力ユニット１５と、インターフェース（Ｉ／Ｆ）１６と、記憶装置１７と、ドライバ１８とを有し 、システムバスＢに接続される。
【００５３】
ＣＰＵ１１は、メモリユニット１２に格納されたプログラムに従って試験装置１００を制御する。メモリユニット１２には、ＲＡＭ（Random Access Memory）及びＲＯＭ（Read-Only Memory）等が用いられ、ＣＰＵ１１にて実行されるプログラム、ＣＰＵ１１での処理に必要なデータ、ＣＰＵ１１での処理にて得られたデータ等を格納する。また、メモリユニット１２の一部の領域が、ＣＰＵ１１での処理に利用されるワークエリアとして割り付けられている。
【００５４】
表示ユニット１３は、ＣＰＵ１１の制御のもとに必要な各種情報を表示する。出力ユニット１４は、プリンタ等を有し、試験者からの指示に応じて各種情報を出力するために用いられる。入力ユニット１５は、マウス、キーボード等を有し、試験者が試験装置１００が処理を行なうための必要な各種情報を入力するために用いられる。Ｉ／Ｆ１６は、ウェハ２００を搭載するプローバ１６−２とケーブル接続するためのインターフェースである。
【００５５】
記憶装置１７には、例えば、ハードディスクユニットが用いられ、各種処理を実行するプログラム等のデータを格納する。上述した図１に示す試験対象情報入力部３１、試験プログラム起動部３２、試験部４０を有する試験装置１００として機能させるプログラムが記憶装置１７に格納される。
【００５６】
試験装置１００よって行われる処理を実現するプログラムは、例えば、ＣＤ−ＲＯＭ（Compact Disc Read-Only Memory）等の記憶媒体１９によって試験装置１００に提供される。即ち、試験プログラム起動部３２、試験部４０等として機能するためのプログラムが保存された記憶媒体１９がドライバ１８にセットされると、ドライバ１８が記憶媒体１９からプログラムを読み出し、その読み出されたプログラムがシステムバスＢを介して記憶装置１７にインストールされる。そして、プログラムが起動されると、記憶装置１７にインストールされたプログラムに従ってＣＰＵ１１がその処理を開始する。尚、プログラムを格納する媒体としてＣＤ−ＲＯＭに限定するものではなく、コンピュータが読み取り可能な媒体であればよい。
【００５７】
また、記憶装置１７又はメモリユニット１２の記憶領域に、入力ユニット１５等から入力された試験対象情報５１が格納される。また、試験実行情報５２が記憶された記憶媒体１９からドライバ１８を介して記憶装置１７又はメモリユニット１２の記憶領域に記憶される。
【００５８】
試験装置１００は、プローバ１６−２に搭載されたウェハ２００の試験対象情報５１で指定されるチップＮｏ．のチップ２に対して、ＤＣ試験部４１によるＤＣ試験を実行し、また、書き込み試験部４２によって、書き込み用パタンデータ４４をチップ２に書き込み後に書き込み試験を実行する。
【００５９】
上述したように、ＰＲＯＭ等のＯＴＰメモリを実装したチップ２に対して、試験装置１００側で書き込み用パタンデータ４４を生成するため、チップ２に書き込み用パタンデータを生成するためのパタン生成回路を不要とすることができる。従って、パタン生成回路の設計工数、また、マクロの面積を削減することができる。
【００６０】
本発明は、具体的に開示された実施例に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
【００６１】
以上の説明に関し、更に以下の項を開示する。
（付記１）
半導体集積回路のメモリへの書き込みを試験するための試験パタンデータを生成するパタンデータ生成手段と、
前記試験パタンデータを前記半導体集積回路の該試験パタンデータを格納する記憶領域へ書き込む書き込み手段と、
を有することを特徴とする半導体集積回路の試験装置。
（付記２）
前記パタンデータ生成手段は、
試験対象の前記半導体集積回路を指定する試験対象情報を入力して前記試験装置内の記憶領域に格納する入力手段と、
前記半導体集積回路を特定するためのＬＳＩ特定情報と前記メモリの操作対象ビットを特定するビット特定情報とを対応付けた定義テーブルから、前記試験装置内の記憶領域に格納された前記試験対象情報に対応する操作対象ビット情報を取得する操作対象ビット取得手段と、
全ビットに対して操作条件が設定された操作条件テーブルから前記操作対象ビット情報に対する操作条件を取得して、全ビットのアドレス情報を含み、全ビットに対して非操作条件が設定された非操作条件テーブルにマージするマージ手段と
を有することを特徴とする付記１記載の半導体集積回路の試験装置。
（付記３）
前記パタンデータ生成手段は、
試験対象の前記半導体集積回路を指定する試験対象情報を入力して前記試験装置内の記憶領域に格納する入力手段と、
前記半導体集積回路を特定するためのＬＳＩ特定情報と前記メモリの操作対象ビットを特定するビット特定情報とを対応付けた定義テーブルから、前記試験装置内の記憶領域に格納された前記試験対象情報に対応する操作対象ビット情報を取得する操作対象ビット取得手段と、
全ビットに対して操作条件が設定された操作条件テーブルから前記操作対象ビット情報に対する操作条件を取得して、全ビットのアドレス情報を含み、全ビットに対して非操作条件が設定された非操作条件テーブルにマージした後、該操作対象ビット以外のビットに係るデータを削除するマージ手段と
を有することを特徴とする付記１記載の半導体集積回路の試験装置。
（付記４）
前記操作対象ビット取得手段は、前記定義テーブルに前記試験対象情報に対応する操作対象ビットを取得できない場合、該定義テーブルからデフォルト対象ビット情報を取得し、
前記マージ手段は、前記操作条件テーブルから前記デフォルト対象ビット情報に対する操作条件を取得して、前記非操作条件テーブルにマージすることを特徴とする付記２又は３記載の半導体集積回路の試験装置。
（付記５）
前記パタンデータ生成手段は、前記半導体集積回路毎に前記試験パタンデータを生成することを特徴とする付記４記載の半導体集積回路の試験装置。
（付記６）
コンピュータが半導体集積回路を試験する試験方法であって、該コンピュータが、
前記半導体集積回路のメモリへの書き込みを試験するための試験パタンデータを生成するパタンデータ生成手順と、
前記パタンデータ生成手順によって生成された前記試験パタンデータを前記半導体集積回路の該試験パタンデータを格納する記憶領域へ書き込む書き込み手順と、
を有することを特徴とする半導体集積回路の試験方法。
（付記７）
前記パタンデータ生成手順は、
試験対象の前記半導体集積回路を指定する試験対象情報を入力して前記コンピュータの記憶領域に格納する入力手順と、
前記半導体集積回路を特定するためのＬＳＩ特定情報と前記メモリの操作対象ビットを特定するビット特定情報とを対応付けた定義テーブルから、前記コンピュータの記憶領域に格納された前記試験対象情報に対応する操作対象ビット情報を取得する操作対象ビット取得手順と、
全ビットに対して操作条件が設定された操作条件テーブルから前記操作対象ビット情報に対する操作条件を取得して、全ビットのアドレス情報を含み、全ビットに対して非操作条件が設定された非操作条件テーブルにマージするマージ手順と
を有することを特徴とする付記６記載の半導体集積回路の試験方法。
（付記８）
コンピュータを半導体集積回路の試験装置として機能させるためのコンピュータ実行可能なプログラムであって、
前記コンピュータは、
試験対象の前記半導体集積回路を指定する試験対象情報を格納した第一記憶領域と、
全ビットのアドレス情報を含み、全ビットに対して非操作条件が設定された非操作条件テーブルと、全ビットに対して操作条件が設定された操作条件テーブルと、前記半導体集積回路を特定するためのＬＳＩ特定情報と前記メモリの操作対象ビットを特定するビット特定情報とを対応付けた定義テーブルとを格納した第二記憶領域とを有し、
前記コンピュータ実行可能なプログラムは、前記コンピュータに、
前記第二記憶領域に格納された前記定義テーブルから、前記第一記憶領域に格納された前記試験対象情報に対応する操作対象ビット情報を取得する操作対象ビット取得手順と、
前記第二記憶領域に格納された操作条件テーブルから前記操作対象ビット情報に対する操作条件を取得して、前記非操作条件テーブルにマージすることによって試験パタンデータを生成するパタンデータ生成手順と、
前記試験パタンデータを前記半導体集積回路の該試験パタンデータを格納する記憶領域へ書き込む書き込み手順と、
を実行させることを特徴とするコンピュータ実行可能なプログラム。
（付記９）
前記コンピュータに、前記マージした後、前記操作対象ビット以外のビットに係るデータを削除するマージ手順を実行させることを特徴とする付記８記載のコンピュータ実行可能なプログラム。
（付記１０）
前記操作対象ビット取得手順は、前記定義テーブルに前記試験対象情報に対応する操作対象ビットを取得できない場合、該定義テーブルからデフォルト対象ビット情報を取得し、
前記マージ手順は、前記操作条件テーブルから前記デフォルト対象ビット情報に対する操作条件を取得して、前記非操作条件テーブルにマージすることを特徴とする付記８記載のコンピュータ実行可能なプログラム。
【符号の説明】
【００６２】
２          チップ
５ａ        全ビット書き込み無しテーブル
５ｂ        全ビット書き込み有りテーブル
５ｃ        ユーザー定義テーブル
５ｄ        デフォルトパタン
５ｓ        パタン
８ａ        書き込み用全ビットパタン
８ｂ        書き込み用対象ビットパタン
８ｃ        書き込み用デフォルトパタン
１１        ＣＰＵ
１２        メモリユニット
１３        表示ユニット
１４        出力ユニット
１５        入力ユニット
１６        Ｉ／Ｆ
１６−２    プローバ
１７        記憶装置
１８        ドライバ
１９        記憶媒体
２１        メモリ試験制御部
２３        ＰＲＯＭ
２４        書き込み用パタンデータ
３１        試験対象情報入力部
３２        試験プログラム起動部
４０        試験部
４１        ＤＣ試験部
４２        書き込み試験部
４３        パタンマージ部
４４        書き込み用パタンデータ
５１        試験対象情報
５２        試験実行情報
５３        ＤＣ試験プログラム
５３ｄ      ＤＣ試験パタン
５４        書き込み試験プログラム
５４ｄ      パタン生成用データ
１００      試験装置
２００      ウェハ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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