(57)【特許請求の範囲】
【請求項１】
出力信号源と出力端子との間に並列に設けられた複数のＰＭＯＳトランジスタとして、
ゲートが複数のスイッチの何れかに接続され、ソースが全ＰＭＯＳトランジスタで共通のＶＤＤに接続され、ドレインが全ＰＭＯＳトランジスタで共通の抵抗及び全ＰＭＯＳトランジスタで共通の出力端子と接続された、複数のＰＭＯＳトランジスタを備え、
前記複数のＰＭＯＳトランジスタを、順次、非導通状態から導通状態にする制御手段として、
イネーブル信号の有無に応じて、入力信号又はＶＤＤの何れかを切り替えて出力する前記複数のスイッチと、
グラウンドと接続された前記抵抗と、
を備え、
前記各スイッチに接続された複数のイネーブル信号が順次アクティブに切り替わると前記スイッチが出力をＶＤＤから入力信号へ切り替えることを特徴とする突入電流防止回路。
【請求項２】
請求項１に記載の突入電流防止回路であって、
前記制御手段は、イネーブル信号を基に、異なった遅延時間を有する複数のイネーブル信号を生成する手段を備え、前記複数のイネーブル信号により前記複数のトランジスタを、順次、非導通状態から導通状態にすることを特徴とする突入電流防止回路。
【請求項３】
請求項１又は２に記載の突入電流防止回路であって、
前記制御手段は、複数のトランジスタの制御端子の電圧を制御することにより、前記複数のトランジスタを、順次、非導通状態から導通状態にすることを特徴とする突入電流防止回路。
【請求項４】
請求項１に記載の突入電流防止回路であって、
前記制御手段は、イネーブル信号を基に、異なった遅延時間を有する複数のイネーブル信号を生成する手段と、複数のイネーブル信号の各々を基に、複数のトランジスタの各々の制御端子の電圧を制御するための制御信号を生成する手段と、を備え、複数の制御信号により前記複数のトランジスタを、順次、非導通状態から導通状態にすることを特徴とする突入電流防止回路。
【請求項５】
請求項１乃至４の何れか１項に記載の突入電流防止回路であって、
前記複数のトランジスタは、ソース接地又はソースフォロワーであることを特徴とする突入電流防止回路。
【請求項６】
出力信号源と出力端子との間に並列に設けられた複数のＰＭＯＳトランジスタとして、
ゲートが複数のスイッチの何れかに接続され、ソースが全ＰＭＯＳトランジスタで共通のＶＤＤに接続され、ドレインが全ＰＭＯＳトランジスタで共通の抵抗及び全ＰＭＯＳトランジスタで共通の出力端子と接続された、複数のＰＭＯＳトランジスタを備えた突入電流防止回路の突入電流防止方法において、
当該突入電流防止回路が更に備える制御手段が、
イネーブル信号の有無に応じて、入力信号又はＶＤＤの何れかを切り替えて出力する前記複数のスイッチと、
グラウンドと接続された前記抵抗と、
を備え、
前記制御手段が、
前記各スイッチに接続された複数のイネーブル信号が順次アクティブに切り替わると前記スイッチが出力をＶＤＤから入力信号へ切り替えることにより前記複数のＰＭＯＳトランジスタを、順次、非導通状態から導通状態にすることを特徴とする突入電流防止方法。
【請求項７】
請求項６に記載の突入電流防止方法であって、
前記制御手段が、イネーブル信号を基に、異なった遅延時間を有する複数のイネーブル信号を生成し、
更に前記制御手段が、
前記複数のイネーブル信号により前記複数のトランジスタを、順次、非導通状態から導通状態にすることを特徴とする突入電流防止方法。
【請求項８】
請求項６又は７に記載の突入電流防止方法であって、
前記制御手段が、複数のトランジスタの制御端子の電圧を制御することにより、前記複数のトランジスタを、順次、非導通状態から導通状態にすることを特徴とする突入電流防止方法。
【請求項９】
請求項６に記載の突入電流防止方法であって、
前記制御手段が、イネーブル信号を基に、異なった遅延時間を有する複数のイネーブル信号を生成し、
更に前記制御手段が、複数のイネーブル信号の各々を基に、複数のトランジスタの各々の制御端子の電圧を制御するための制御信号を生成し、
更に前記制御手段が、複数の制御信号により前記複数のトランジスタを、順次、非導通状態から導通状態にすることを特徴とする突入電流防止方法。
【請求項１０】
請求項６乃至９の何れか１項に記載の突入電流防止方法であって、
前記複数のトランジスタは、ソース接地又はソースフォロワーであることを特徴とする突入電流防止方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、突入電流防止回路及び突入電流防止方法に関し、特に、電源に用いられる突入電流防止回路及び突入電流防止方法に関する。
【背景技術】
【０００２】
まず、一般的なＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）の特性について、図４−１、図４−２及び図４−３を参照して簡単に説明する。なお、ここでいう特性とは出力電流と出力抵抗の関係の特性を指す。また、以下の説明ではＭＯＳＦＥＴを適宜「ＭＯＳトランジスタ」と呼ぶ。
【０００３】
最初に図４−１を参照する。今回の例では、ＮＭＯＳトランジスタ５０２のゲートソース間にＶｇｓ５０３の電源が接続され、ＮＭＯＳトランジスタ５０２のソース・ドレイン間にＶｄｓ５０５の電源が接続されている。また、今回の例では、ＮＭＯＳトランジスタ５０２のＷサイズをパラメータとし、Ｗサイズ（ゲート幅）を１倍〜３２倍まで変化させるものとする。この場合のＶｄｓ−Ｉｄ特性（ソース・ドレイン間電圧対ドレイン電流特性）を表す図が図４−２である。
【０００４】
また、図４−３は、図４−２のグラフにおいてソース・ドレイン間電圧＝１Ｖ時の、各Ｗサイズにおける出力抵抗をグラフ化して表した図である。図４−３ではＸ軸がドレイン電流、Ｙ軸が出力抵抗について表されている。
【０００５】
そして、図４−２及び図４−３のグラフから、負荷駆動能力を上げるためにはＷサイズを大きくすることにより、出力抵抗を小さくするとよいことが解る。
【０００６】
ただし、Ｗサイズを大きくすることは、すなわち、ＭＯＳトランジスタ面積を大きくすることである。そのため、むやみにＷサイズを大きくすることは集積回路設計上デメリットになる。よって、想定範囲内で最適なサイズを選択する必要はあるが、想定範囲内でさえあれば出力抵抗を小さくすることが可能である。
【０００７】
この点、一般的には電源供給用アンプの出力抵抗は数十ｍΩ〜数Ω程度である。一方、上述したように出力抵抗を小さくした駆動能力の大きなアンプであれば、出力抵抗は数ｍΩ程度まで低くなる。
【０００８】
しかしながら、このような低出力抵抗のアンプでは、電源投入時に負荷回路に定格以上の電流が流れ込む、という現象が起きるため問題となる。この現象は低出力抵抗アンプの出力端子とＧＮＤとの間に接続されている容量性負荷（おおむねｕＦ以上）への充電電流が原因で起きる。
【０００９】
この点について具体的に説明する。電源投入時は容量性負荷の端子間電位差は０Ｖである。そして、電源投入後、アンプから容量性負荷に電荷の蓄積を開始し、その容量性負荷の端子間電位差がアンプの出力電圧と一致するまで流れ込む。この電流のことを突入電流あるいはインラッシュカレント（inrush current）という。
【００１０】
突入電流は時として負荷回路や電源供給用アンプ自体に定格以上の電流が流れることにつながり、素子を劣化させる懸念があった。
【００１１】
ここで突入電流について図５−１及び図５−２を参照して更に詳細に説明する。
【００１２】
図５−１は一般的なアンプ出力段と負荷回路６０９が含まれる電気回路６００である。
【００１３】
ＰＭＯＳトランジスタ６０５のドレイン端子と出力端子６０８の間にはインダクタ成分６０７を含む。インダクタ成分６０７は、例えばボンディングワイヤに寄生している。負荷回路６０９は容量性負荷と抵抗性負荷でモデリングされ、それぞれ容量６１０と抵抗６１１としている。
【００１４】
図５−１に表される構成において、初期状態はイネーブル信号６０２がインアクティブであるとする。そのためＰＭＯＳトランジスタ６０５はオフであり、よって出力端子６０８の電位は抵抗６１２によりＧＮＤレベルである。
【００１５】
次状態でイネーブル信号６０２がインアクティブからアクティブレベルに変化すると、ＰＭＯＳトランジスタ６０５のゲート６０４は入力信号６０１と接続されオンとなる。上記したように、初期状態では出力端子６０８はＧＮＤレベルとなっているため、ＰＭＯＳトランジスタ６０５のドレイン電流は負荷回路６０９の容量６１０が満充電となるまで流れ込む。負荷回路６０９に流れ込む電流は、インダクタ成分６０７と容量６１０と抵抗６１１により減衰振動を伴う。減衰振動を伴いながら出力電流は容量６１０が満充電になると、それ以降は抵抗６１１に流れる電流値（定常電流）に収束する。
【００１６】
以上説明した定常電流に収束するまでの突入電流は、集積回路内外の素子に対し定格値を超えることもあり、素子を劣化させる要因となっていた。
【００１７】
このような、突入電流による素子の劣化を防止するための技術として、例えば、特許文献１に記載の技術が挙げられる。
【００１８】
特許文献１に記載の技術では、立ち上げ時において、突入電流により大電流が流れて電圧異常状態、電流異常状態、温度異常状態になった場合には、電流制御部に設けられた一部の制御素子をオフにするか又は半導通状態にすることで、安定かつすばやい立上動作が可能となる。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開２００８−１４６５７６号公報
【発明の概要】
【発明が解決しようとする課題】
【００２０】
上述したように、特許文献１に記載の技術等を用いることにより電流が異常状態にあることを検知し、電流を制御することが可能となる。
【００２１】
しかしながら、特許文献１に記載の技術では出力端子の出力電圧を常に監視しなければならないという問題があった。
【００２２】
特許文献１に記載の技術では、出力から検出した電圧と一定の基準電圧とを比較し、その差分に応じた電圧値を制御信号として出力し、その制御信号に応じて出力に流れる電流を制御している。すなわち出力を監視し、その監視結果をフィードバックすることにより電流を制御している。
【００２３】
よって、出力を監視する回路及び監視結果をフィードバックする回路が必須となり、これが回路設計上の制約となっていた。
【００２４】
そこで、本願発明は、出力端子の監視結果をフィードバックする必要がなく、電源投入時に外部負荷に流れ込む突入電流を抑止することが可能な、突入電流防止回路及び突入電流防止方法を提供することを目的とする。
【課題を解決するための手段】
【００２５】
本発明の第１の観点によれば、出力信号源と出力端子との間に並列に設けられた複数のＰＭＯＳトランジスタとして、ゲートが複数のスイッチの何れかに接続され、ソースが全ＰＭＯＳトランジスタで共通のＶＤＤに接続され、ドレインが全ＰＭＯＳトランジスタで共通の抵抗及び全ＰＭＯＳトランジスタで共通の出力端子と接続された、複数のＰＭＯＳトランジスタを備え、前記複数のＰＭＯＳトランジスタを、順次、非導通状態から導通状態にする制御手段として、イネーブル信号の有無に応じて、入力信号又はＶＤＤの何れかを切り替えて出力する前記複数のスイッチと、グラウンドと接続された前記抵抗と、を備え、前記各スイッチに接続された複数のイネーブル信号が順次アクティブに切り替わると前記スイッチが出力をＶＤＤから入力信号へ切り替えることを特徴とする突入電流防止回路が提供される。
【００２６】
本発明の第２の観点によれば、出力信号源と出力端子との間に並列に設けられた複数のＰＭＯＳトランジスタとして、ゲートが複数のスイッチの何れかに接続され、ソースが全ＰＭＯＳトランジスタで共通のＶＤＤに接続され、ドレインが全ＰＭＯＳトランジスタで共通の抵抗及び全ＰＭＯＳトランジスタで共通の出力端子と接続された、複数のＰＭＯＳトランジスタを備えた突入電流防止回路の突入電流防止方法において、当該突入電流防止回路が更に備える制御手段が、イネーブル信号の有無に応じて、入力信号又はＶＤＤの何れかを切り替えて出力する前記複数のスイッチと、グラウンドと接続された前記抵抗と、を備え、前記制御手段が、前記各スイッチに接続された複数のイネーブル信号が順次アクティブに切り替わると前記スイッチが出力をＶＤＤから入力信号へ切り替えることにより前記複数のＰＭＯＳトランジスタを、順次、非導通状態から導通状態にすることを特徴とする突入電流防止方法が提供される。
【発明の効果】
【００２７】
本発明によれば、出力端子の監視結果をフィードバックする必要がなく、電源投入時に外部負荷に流れ込む突入電流を抑止することを行うことが可能となる。
【図面の簡単な説明】
【００２８】
【図１−１】本発明の第１の実施形態の基本的構成を表す図である。
【図１−２】本発明の第１の実施形態の２接点スイッチの基本的構成を表す図である。
【図１−３】本発明の第１の実施形態の動作説明図である。
【図２−１】本発明の第２の実施形態の基本的構成を表す図である。
【図２−２】本発明の実施形態における遅延回路の構成例を表す図である。
【図３】一般的な技術と本実施形態のアンプ出力応答波形をそれぞれ表す図である。
【図４−１】ＮＭＯＳトランジスタ静特性測定回路を表す図である。
【図４−２】ＮＭＯＳトランジスタ静特性を表す図である。
【図４−３】ＮＭＯＳトランジスタ出力抵抗のドレイン電流依存性を表す図である。
【図５−１】一般的な技術例のアンプ出力段と負荷回路接続を表す図である。
【図５−２】一般的な技術例のアンプ出力波形を表す図である。
【発明を実施するための形態】
【００２９】
次に、本発明の実施形態について図面を参照して詳細に説明する。
【００３０】
図１−１は本発明の第１の実施形態である突入電流防止回路１００の構成を表す図である。
【００３１】
本発明の第１の実施形態である突入電流防止回路１００は、概略、アンプ出力段のトランジスタをＮ分割し、アンプ起動時に分割したトランジスタを逐次オンさせるというものである。そして、オン抵抗を制御することにより出力電流を制限し、突入電流を防止する。また、突入電流防止回路１００は、例えば電源供給用アンプの一部として実装される。
【００３２】
図１−１を参照すると、突入電流防止回路１００は、第１の２接点スイッチ３−１〜第Ｎの２接点スイッチ３−Ｎ、第１のゲート４−１〜第Ｎのゲート４−Ｎ、第１のＰＭＯＳ５−１〜第ＮのＰＭＯＳ５−Ｎ、ＶＤＤ６、抵抗７、ＧＮＤ８、出力端子９及びインダクタ成分１１を含む。
【００３３】
ここで、出力段ＰＭＯＳトランジスタの分割数であるＮは任意の数とすることが可能である。今回の説明においては、Ｎ＝１０としている。よって、２接点スイッチ３及びＰＭＯＳ５（並びにＰＭＯＳ５のゲート４）はそれぞれ１０ずつ存在する。
【００３４】
もっとも、図１−１では、第２の２接点スイッチ３−２〜第９の２接点スイッチ３−９、第２のゲート４−２〜第９のゲート４−９及び第２のＰＭＯＳ５−２〜第９のＰＭＯＳ５−９については図示を省略する。
【００３５】
また、突入電流防止回路１００では、φ１イネーブル信号２−１は第１の２接点スイッチ３−１の第１の端子に接続する。同様に、φＮイネーブル信号２−Ｎは第Ｎの２接点スイッチ３−Ｎの第１の端子に接続する。図示を省略した、第２の２接点スイッチ３−２〜第９の２接点スイッチ３−９の第１の端子についてもそれぞれ、φ２イネーブル信号２−２〜φ９イネーブル信号２−９が接続される。
【００３６】
入力信号１は、第１の２接点スイッチ３−１〜第Ｎの２接点スイッチ３−Ｎのそれぞれの第２の端子に接続する。
【００３７】
第１の２接点スイッチ３−１〜第Ｎの２接点スイッチ３−Ｎの第３の端子は、それぞれ第１のＰＭＯＳ５−１〜第ＮのＰＭＯＳ５−Ｎの第１のゲート４−１と第Ｎのゲート４−Ｎに接続する。
【００３８】
全ての２接点スイッチ３（第１の２接点スイッチ３−１〜第Ｎの２接点スイッチ３−Ｎ）の第４の端子はＶＤＤ６に接続する。
【００３９】
第１のＰＭＯＳ５−１〜第ＮのＰＭＯＳ５−Ｎの各ドレインそれぞれには、抵抗７の第１の端子７−１と、出力端子９とを接続する。
【００４０】
また、抵抗７の第２の端子７−２はＧＮＤ８と接続する。
【００４１】
第１のＰＭＯＳ５−１〜第ＮのＰＭＯＳ５−Ｎのドレイン及び抵抗７の第１の端子７−１と、出力端子９間にはインダクタ成分１１が含まれる。このインダクタ成分１１は、例えばボンディングワイヤに寄生している。
【００４２】
続いて、図１−２を参照して、第１の２接点スイッチ３−１の内部について説明する。なお、今回は第１の２接点スイッチ３−１を例にとって説明するが、他の２接点スイッチ（第２の２接点スイッチ３−２〜第Ｎの２接点スイッチ３−Ｎ）も同様の構成をするものとする。
【００４３】
第１の２接点スイッチ３−１は、上述のように第１の端子にφ１イネーブル信号２−１を接続している。そして、φ１イネーブル信号２−１がＬ（インアクティブレベル）の場合、第３の端子と第４の端子が接続される。すなわち、第１のＰＭＯＳ５−１の第１のゲート４−１はＶＤＤ６と接続される。
【００４４】
そして、第１の２接点スイッチ３−１は、各イネーブル信号がインアクティブレベルからＨ（アクティブレベル）に変化すると、第１のＰＭＯＳ５−１の第１のゲート４−１の接続をＶＤＤ６から入力信号１に切り替える。
［動作の説明］
次に図１−３のタイムチャートを用いて本実施形態の動作について説明する。
【００４５】
図１−３は、突入電流防止回路１００が組み込まれたアンプのイネーブル信号２（φ１イネーブル信号２−１〜φＮイネーブル信号２−Ｎ）を、順次、Ｌ（インアクティブレベル）からＨ（アクティブレベル）に変化させたときのアンプの出力電流を表す図である。
【００４６】
今回は、時刻０．１でφ１（すなわち、φ１イネーブル信号２−１）をＬ（インアクティブレベル）からＨ（アクティブレベル）に変化させる。そして、その後時刻０．１ずつ遅延させて、φ２（すなわち、φ２イネーブル信号２−２）以降のイネーブル信号を１つずつＬからＨに変化させる。最終的には、時刻１の時点でφ１０（すなわち、φＮイネーブル信号２−Ｎ）がＬからＨに変化する。
【００４７】
イネーブル信号φ１〜φ１０と接続している第１の２接点スイッチ３−１〜第Ｎの２接点スイッチ３−Ｎは、各イネーブル信号がインアクティブレベルからアクティブレベルに変化すると各ＰＭＯＳ５の各ゲート４の接続を逐次ＶＤＤ６から入力信号１に切り替える。切り替えられた各ＰＭＯＳ５の各ゲート４はハイインピーダンスからアクティブ状態に変化しドレイン電流を流し始める。
【００４８】
今回は、説明上の例としてＮ＝１０としているため、φ１がＬからＨに変化したときアンプの出力抵抗はＲで、次は（１／２）Ｒ、（１／３）Ｒ、・・・・最後のφ１０がＬからＨに変化したとき（１／１０）Ｒとなる。
【００４９】
よってアンプの出力電流は（１／１０）Ｉ、（２／１０）Ｉ、（３／１０）Ｉ、・・・、Ｉと増加する。通常であれば、アンプの出力電流は、一度にＩも変化する。一方、本実施形態では、電流の変化量が通常の１／１０に低下するためアンプから負荷に流れ込むときに発生する突入電流も低下する。これにより、本実施形態は、出力電流を制限し、突入電流を防止するという効果を奏する。
【００５０】
次に、本発明の第２の実施形態について図面を参照して詳細に説明する。
【００５１】
図２−１は、本発明の第２の実施形態による突入電流防止回路２００である。
【００５２】
第１の実施形態と異なる点は、出力段トランジスタをＰＭＯＳからＮＭＯＳに変更している点、及び、出力端子とＧＮＤ間を抵抗ではなく定電流源にしている点である。
【００５３】
また、出力段トランジスタをＰＭＯＳからＮＭＯＳに変更したことに伴い、第１の実施形態で２接点スイッチの端子１、２、３、４には、各々、イネーブル信号と入力信号とＰＭＯＳゲートとＶＤＤに接続していたが、第２の実施形態ではイネーブル信号と入力信号とＮＭＯＳゲートとＧＮＤに接続する。
【００５４】
更に、第１の実施形態では出力段ＰＭＯＳはソース接地形式であったが、第２の実施形態ではＮＭＯＳソースフォロア形式である。ＮＭＯＳソースフォロア形式に変更したため、イネーブル信号がインアクティブ時はＮＭＯＳのゲートをＧＮＤに接続する。
【００５５】
図２−１に表される、一般的な差動増幅回路への適用例を参照して具体的に説明する。
【００５６】
図２−１を参照すると第２の実施形態である、突入電流防止回路２００は、初段アンプ２１０、スイッチ群２２０、出力トランジスタ群２３０、ＶＤＤ２４０、ＧＮＤ２５１、ＧＮＤ２５２、遅延回路２６０、位相補償容量２７０及び出力端子２９０を含む。
【００５７】
初段アンプ２１０は、ＭＯＳトランジスタであるトランジスタＭ２１１〜トランジスタＭ２１４を含む。また、スイッチ群２２０は、２接点スイッチであるスイッチＳ２２１〜スイッチＳ２２Ｎを含む。更に、出力トランジスタ群２３０は、トランジスタ２３１〜２３Ｎを含む。また、遅延回路２６０は、遅延素子Ｄ２６１〜遅延素子Ｄ２６Ｎを含む。続いて、これら各部の接続について説明する。
【００５８】
初段アンプ２１０はＩＮ＋とＩＮ−の信号入力を持ち、ＰＭＯＳトランジスタであるトランジスタＭ２１１，トランジスタＭ２１２と、ＮＭＯＳトランジスタであるトランジスタＭ２１３，トランジスタＭ２１４と、定電流源で実現される。
【００５９】
トランジスタＭ２１２とトランジスタＭ２１４のドレインを接続し、その接続点を初段アンプ２１０の出力端子とする。トランジスタＭ２１１とトランジスタＭ２１２のソースはＶＤＤ２４０に接続し、トランジスタＭ２１１とトランジスタＭ２１２のゲートはトランジスタＭ２１１のドレインとトランジスタＭ２１３のドレインに接続する。
【００６０】
トランジスタＭ２１３のソースとトランジスタＭ２１４のソースを接続し、その接続点にｉ１定電流源２８１の第１の端子を接続する。ｉ１定電流源２８１の第２の端子はＧＮ遅延素子Ｄ２５２に接続する。トランジスタＭ２１２とトランジスタＭ２１４のドレイン接続点は初段アンプ出力で、スイッチ群２２０と位相補償容量２７０の第１の端子に接続する。
【００６１】
スイッチはスイッチＳ２２１〜スイッチＳ２２Ｎまでの２接点スイッチで構成される。スイッチＳ２２１〜スイッチＳ２２Ｎの第１の端子は対応する遅延回路出力遅延素子Ｄ２６１〜遅延素子Ｄ２６Ｎの出力と接続し、第２の端子は初段アンプ出力と接続し、第３の端子は対応する出力トランジスタトランジスタＭＰ２３１〜トランジスタＭＰ２３Ｎのゲートに接続し、第４の端子はＧＮ遅延素子Ｄ２５１に接続する。
【００６２】
出力トランジスタ群２３０は、ＮＭＯＳトランジスタであるトランジスタＭＰ２３１〜トランジスタＭＰ２３Ｎを含む。トランジスタＭＰ２３１〜トランジスタＭＰ２３ＮのドレインはＶＤＤ２４０に接続し、トランジスタＭＰ２３１〜トランジスタＭＰ２３Ｎのソースは位相補償容量２７０の第２の端子とｉ２定電流源２８２の第１の端子に接続する。ｉ２定電流源２８２の第２の端子はＧＮ遅延素子Ｄ２５２に接続する。
【００６３】
初段アンプ出力はスイッチ群２２０と位相補償容量２７０の第２の端子に接続する。イネーブル信号は遅延回路２６０に接続する。また、遅延素子Ｄ２６１出力は次段の遅延素子Ｄ２６２入力に接続し、遅延素子Ｄ２６２出力は次段の遅延素子Ｄ２６３入力に接続し、以下同様に２６Ｎまで接続する。更に、遅延回路内の遅延素子Ｄ２６１〜遅延素子Ｄ２６Ｎはスイッチ群２２０に含まれるスイッチＳ２２１〜スイッチＳ２２Ｎとそれぞれ接続する。
【００６４】
ここで、図２−２を参照して、イネーブル信号を所定のタイミングで遅延させるための遅延回路２６０の構成例を説明する。
【００６５】
図２−２を参照すると、イネーブル信号の遅延回路２６０の一例として、ゲート遅延型、ＣＲ遅延型及びＤ−ＦＦ遅延型の３つの構成が表されている。イネーブル信号の遅延回路はこれら３つの構成のうちの、いずれの構成でも実現可能であるが、温度や電源電圧といった環境変化やプロセス変動があっても遅延時間がほとんど変わらないという観点では、Ｄ−ＦＦ遅延型が制御し易い。またこれら３つの構成を混在させた混在型によりイネーブル信号の遅延回路を実現させてもよい。
【００６６】
続いて、第２の実施形態の動作について説明する。
【００６７】
初期状態として、イネーブル信号がＬレベル（インアクティブレベル）であるとする。この場合、スイッチ群２２０内のスイッチＳ２２１〜スイッチＳ２２Ｎにより、トランジスタＭＰ２３１〜トランジスタＭＰ２３ＮのそれぞれのゲートとＧＮ遅延素子Ｄ２５１が接続される。これにより出力トランジスタトランジスタＭＰ２３１〜トランジスタＭＰ２３Ｎのソース・ドレイン間のゲート電位はＧＮＤレベルとなる。この点、トランジスタＭＰ２３１〜トランジスタＭＰ２３ＮはＮＭＯＳであるので、トランジスタＭＰ２３１〜トランジスタＭＰ２３Ｎのソース・ドレイン間はハイインピーダンスとなる。
【００６８】
一方、トランジスタＭＰ２３１〜トランジスタＭＰ２３Ｎのソースは、位相補償容量２７０と出力端子２９０と電流源２８２に接続されており、トランジスタＭＰ２３１〜トランジスタＭＰ２３Ｎのソース・ドレイン間がハイインピーダンスなら出力端子２９０の電位はＧＮＤレベルとなる。
【００６９】
次状態で、イネーブル信号がＬからＨ（インアクティブからアクティブレベル）に変化すると、遅延回路２６０内の遅延素子Ｄ２６１〜２６Ｎが、遅延回路２６０に入力されたイネーブル信号から多相のイネーブル信号を生成する。遅延素子Ｄ２６１〜２６Ｎが生成した多相のイネーブル信号は対応するスイッチスイッチＳ２２１〜スイッチＳ２２Ｎの第１の端子と接続している。そして、多相イネーブル信号のそれぞれと接続されたスイッチＳ２２１、スイッチＳ２２２、スイッチＳ２２３・・・・スイッチＳ２２Ｎは、順次切り替えを行う。これにより、スイッチ群２２０に含まれるスイッチ２２１〜２２Ｎの第３の端子はスイッチ２２１〜２２Ｎの第１の端子と接続される。そのため、トランジスタＭＰ２３１〜トランジスタＭＰ２３Ｎのそれぞれのゲートと初段アンプ出力が順次接続される。
【００７０】
その変化に従い、出力トランジスタ群２３０に含まれるトランジスタＭＰ２３１、トランジスタＭＰ２３２、・・・・トランジスタＭＰ２３Ｎは、順にオンとなる。
【００７１】
そして、出力トランジスタ群２３０の出力抵抗は、ハイインピーダンス、Ｒ、（１／２）Ｒ、（１／３）Ｒ、・・・、（１／Ｎ）Ｒとなり徐々に電流駆動能力が上がってくる。このように、出力抵抗を可変制御することで負荷回路への突入電流を防止できる。
【００７２】
図３に、一般的な技術と本実施形態のアンプ出力応答波形をそれぞれ表す。
【００７３】
時刻０．１でイネーブル信号がインアクティブレベルからアクティブレベルに変化したときのアンプの出力電流波形である。図３において、破線は一般的な技術における出力電流波形、実線は本実施形態における出力電流波形を表す。
【００７４】
時刻０．１５近辺で一般的な技術では−０．１５まで電流が流れ出しているのに対し、本実施形態では全時刻において−０．０６程度までしか流出していない。
【００７５】
以上説明したように、本発明の各実施形態では、出力トランジスタの出力抵抗を制御することにより突入電流を防止し、突入電流による素子の劣化をも防止するという効果を奏する。
【００７６】
その理由を説明する。各実施形態は、イネーブル信号群を順次インアクティブからアクティブ状態にすることでＮ分割された出力段トランジスタ（ＰＭＯＳ又はＮＭＯＳ）がハイインピーダンスからオン状態に変化する。個々の出力段トランジスタ（ＰＭＯＳ又はＮＭＯＳ）の出力抵抗は全トランジスタオン時のＮ倍である。Ｎ倍された出力抵抗が突入電流量を１／Ｎにする。分割数Ｎは回路設計段階で負荷回路や電源供給用アンプ出力段の定格を満足させるよう調整することで、突入電流による素子の劣化を防止できる。以上が、上記効果を奏する理由である。
【００７７】
なお、分割数Ｎはアンプと接続する負荷の定格に合わせて適宜決定すればよい。本実施形態では１０等分しているが、２の冪乗（１，１／２，１／４，１／８・・・）といった系列でも良い。
【００７８】
また、ＭＯＳトランジスタの代わりに、他の種類のトランジスタ（例えば、バイポーラ型トランジスタ）を用いてもよい。
【００７９】
上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
【００８０】
（付記１）  出力信号源と出力端子との間に並列に設けられた複数のトランジスタと、
前記複数のトランジスタを、順次、非導通状態から導通状態にする制御手段と、
を備えることを特徴とする突入電流防止回路。
【００８１】
（付記２）  付記１に記載の突入電流防止回路であって、
前記制御手段は、イネーブル信号を基に、異なった遅延時間を有する複数のイネーブル信号を生成する手段を備え、前記複数のイネーブル信号により前記複数のトランジスタを、順次、非導通状態から導通状態にすることを特徴とする突入電流防止回路。
【００８２】
（付記３）  付記１又は２に記載の突入電流防止回路であって、
前記制御手段は、複数のトランジスタの制御端子の電圧を制御することにより、前記複数のトランジスタを、順次、非導通状態から導通状態にすることを特徴とする突入電流防止回路。
【００８３】
（付記４）  付記１に記載の突入電流防止回路であって、
前記制御手段は、イネーブル信号を基に、異なった遅延時間を有する複数のイネーブル信号を生成する手段と、複数のイネーブル信号の各々を基に、複数のトランジスタの各々の制御端子の電圧を制御するための制御信号を生成する手段と、を備え、複数の制御信号により前記複数のトランジスタを、順次、非導通状態から導通状態にすることを特徴とする突入電流防止回路。
【００８４】
（付記５）  付記１乃至４の何れか１に記載の突入電流防止回路であって、
前記複数のトランジスタは、ソース接地又はソースフォロワーであることを特徴とする突入電流防止回路。
【００８５】
（付記６）  出力信号源と出力端子との間に並列に設けられた複数のトランジスタを備えた突入電流防止回路の突入電流防止方法において、
当該突入電流防止回路が更に備える制御手段が、前記複数のトランジスタを、順次、非導通状態から導通状態にすることを特徴とする突入電流防止方法。
【００８６】
（付記７）  付記６に記載の突入電流防止方法であって、
前記制御手段が、イネーブル信号を基に、異なった遅延時間を有する複数のイネーブル信号を生成し、
更に前記制御手段が、
前記複数のイネーブル信号により前記複数のトランジスタを、順次、非導通状態から導通状態にすることを特徴とする突入電流防止方法。
【００８７】
（付記８）  付記６又は７に記載の突入電流防止方法であって、
前記制御手段が、複数のトランジスタの制御端子の電圧を制御することにより、前記複数のトランジスタを、順次、非導通状態から導通状態にすることを特徴とする突入電流防止方法。
【００８８】
（付記９）  付記６に記載の突入電流防止方法であって、
前記制御手段が、イネーブル信号を基に、異なった遅延時間を有する複数のイネーブル信号を生成し、
更に前記制御手段が、複数のイネーブル信号の各々を基に、複数のトランジスタの各々の制御端子の電圧を制御するための制御信号を生成し、
更に前記制御手段が、複数の制御信号により前記複数のトランジスタを、順次、非導通状態から導通状態にすることを特徴とする突入電流防止方法。
【００８９】
（付記１０）  付記６乃至９の何れか１に記載の突入電流防止方法であって、
前記複数のトランジスタは、ソース接地又はソースフォロワーであることを特徴とする突入電流防止方法。
【００９０】
（付記１１）  イネーブル信号の有無に応じて、入力信号又はＶＤＤの何れかを切り替えて出力する複数のスイッチと、
ゲートが前記スイッチの何れかに接続され、ソースが全ＰＭＯＳトランジスタで共通のＶＤＤに接続され、ドレインが全ＰＭＯＳトランジスタで共通の抵抗及び全ＰＭＯＳトランジスタで共通の出力端子と接続された、複数のＰＭＯＳトランジスタと、
グラウンドと接続された前記抵抗と、
を備え、
前記各スイッチに接続された複数のイネーブル信号が順次アクティブに切り替わると前記スイッチが出力をＶＤＤから入力信号へ切り替えることを特徴とする突入電流防止回路。
【００９１】
（付記１２）  付記１１に記載の突入電流防止回路であって、
前記スイッチは、第１の端子をイネーブル信号入力とし、第２の端子を入力信号とし、第３の端子をＶＤＤ入力とし、第４の端子を出力としており、該第１の端子の入力がインアクティブであれば該第３の端子と該第４の端子を接続し、該第１の端子の入力がアクティブであれば該第２の端子と該第４の端子を接続することを特徴とする突入電流防止回路。
【００９２】
（付記１３）  付記１２に記載の突入電流防止回路であって、
前記イネーブル信号の入力本数、前記スイッチの個数、及び、ＰＭＯＳトランジスタの個数はＮ（２以上の整数）とし、該各イネーブル信号をＮ個の該スイッチの第１の端子にそれぞれ接続し、該スイッチの第４の端子をそれぞれＮ個の該ＰＭＯＳトランジスタのゲートに接続し、Ｎ個の該ＰＭＯＳトランジスタのドレインは共通に接続することを特徴とする突入電流防止回路。
【００９３】
（付記１４）  イネーブル信号の有無に応じて、入力信号又はグラウンド出力の何れかを切り替えて出力する複数のスイッチと、
ゲートが前記スイッチの何れかに接続され、ドレインが全ＮＭＯＳトランジスタで共通のＶＤＤに接続され、ソースが全ＮＭＯＳトランジスタで共通の抵抗及び全ＮＭＯＳトランジスタで共通の出力端子と接続された、複数のＮＭＯＳトランジスタと、
グラウンドと接続された前記抵抗と、
を備え、
前記各スイッチに接続された複数のイネーブル信号が順次アクティブに切り替わると前記スイッチが出力をグラウンド出力から入力信号へ切り替えることを特徴とする突入電流防止回路。
【００９４】
（付記１５）  付記１４に記載の突入電流防止回路であって、
前記スイッチは、第１の端子をイネーブル信号入力とし、第２の端子を入力信号とし、第３の端子をＧＮＤ出力とし、第４の端子を出力としており、該第１の端子の入力がインアクティブであれば該第３の端子と該第４の端子を接続し、該第１の端子の入力がアクティブであれば該第２の端子と該第４の端子を接続することを特徴とする突入電流防止回路。
【００９５】
（付記１６）  付記１５に記載の突入電流防止回路であって、
前記イネーブル信号の入力本数、前記スイッチの個数、及び、ＮＭＯＳトランジスタの個数はＮ（２以上の整数）とし、該各イネーブル信号をＮ個の該スイッチの第１の端子にそれぞれ接続し、該スイッチの第４の端子をそれぞれＮ個の該ＮＭＯＳトランジスタのゲートに接続し、Ｎ個の該ＮＭＯＳトランジスタのソースは共通に接続することを特徴とする突入電流防止回路。
【００９６】
（付記１７）  付記１１乃至１６の何れか１に記載の突入電流防止回路であって、前記出力端子と前記グラウンド間に接続した抵抗の代わりに定電流源を接続したことを特徴とする突入電流防止回路。
【００９７】
（付記１８）  イネーブル信号遅延回路と、突入電流防止回路と、を含んだアンプ出力回路において、
前記イネーブル信号遅延回路は、入力されたイネーブル信号を遅延させながら複数出力することにより、前記突入電流防止回路が備える複数のスイッチに対して順次イネーブル信号をアクティブにし、
前記突入電流防止回路が付記１１乃至１７の何れか１に記載の突入電流防止回路であることを特徴とするアンプ出力回路。
【００９８】
（付記１９）  イネーブル信号の有無に応じて、入力信号又はＶＤＤの何れかを切り替えて出力する複数のスイッチと、
ゲートが前記スイッチの何れかに接続され、ソースが全ＰＭＯＳトランジスタで共通のＶＤＤに接続され、ドレインが全ＰＭＯＳトランジスタで共通の抵抗及び全ＰＭＯＳトランジスタで共通の出力端子と接続された、複数のＰＭＯＳトランジスタと、
グラウンドと接続された前記抵抗と、
を備えた突入電流防止回路が、
前記各スイッチに接続された複数のイネーブル信号が順次アクティブに切り替わると前記スイッチが出力をＶＤＤから入力信号へ切り替えることを特徴とする突入電流防止方法。
【００９９】
（付記２０）  イネーブル信号の有無に応じて、入力信号又はグラウンド出力の何れかを切り替えて出力する複数のスイッチと、
ゲートが前記スイッチの何れかに接続され、ドレインが全ＮＭＯＳトランジスタで共通のＶＤＤに接続され、ソースが全ＮＭＯＳトランジスタで共通の抵抗及び全ＮＭＯＳトランジスタで共通の出力端子と接続された、複数のＮＭＯＳトランジスタと、
グラウンドと接続された前記抵抗と、
を備えた突入電流防止回路が、
前記各スイッチに接続された複数のイネーブル信号が順次アクティブに切り替わると前記スイッチが出力をグラウンド出力から入力信号へ切り替えることを特徴とする突入電流防止方法。
【産業上の利用可能性】
【０１００】
本発明は、電源回路(例えば、カメラ、携帯電話機、ゲーム機、ネットワーク機器)等に好適である。
【符号の説明】
【０１０１】
１、６０１  入力信号
２−１〜２−Ｎ、６０２  イネーブル信号
３−１〜３−Ｎ、２２１〜２２Ｎ、６０３  ２接点スイッチ
４−１〜４−Ｎ、６０４  ゲート
５−１〜５−Ｎ、６０５  ＰＭＯＳ
６、２４０、６０６  ＶＤＤ
７、６１１、６１２  抵抗
７−１  第１の端子
７−２  第２の端子
８、２５１、２５２、５０１、６１３  ＧＮＤ
９、２９０、６０８  出力端子
１１、６０７  インダクタ成分
１００、２００  突入電流防止回路
２１０  初段アンプ
２１１〜２１４  Ｍ（ＭＯＳトランジスタ）
２２０  スイッチ群
２３０  出力トランジスタ群
２３１〜２３Ｎ  ＭＰ（ＮＭＯＳ）
２６０  遅延回路
２６１〜２６Ｎ  Ｄ（遅延素子）
２７０  位相補償容量
２８１  ｉ１定電流源
２８２  ｉ２定電流源
５０２  ＮＭＯＳトランジスタ
５０３  Ｖｇｓ
５０４  Ｒｏｕｔ
５０５  Ｖｄｓ
６００  電気回路
６０９  負荷回路
６１０  容量
【図１−１】
0005630836.tif 000002
【図１−２】
0005630836.tif 000003
【図１−３】
0005630836.tif 000004
【図２−１】
0005630836.tif 000005
【図２−２】
0005630836.tif 000006
【図３】
0005630836.tif 000007
【図４−１】
0005630836.tif 000008
【図４−２】
0005630836.tif 000009
【図４−３】
0005630836.tif 000010
【図５−１】
0005630836.tif 000011
【図５−２】
0005630836.tif 000012