(57)【特許請求の範囲】
【請求項１】
ベース基板上にモリブデンまたはモリブデン合金で形成された第１下部層とアルミニウムまたはアルミニウム合金で形成された第１上部層とで構成されるゲート金属層を形成する段階と、
第１フォトレジストパターンを用いて前記ゲート金属層をパターニングしてゲート配線と、スイッチング素子のゲート電極と、ストレージ共通電極とを含むゲートパターンを形成する段階と、
前記ゲートパターンが形成されたベース基板上にモリブデンまたはモリブデン合金で形成された第２下部層とアルミニウムまたはアルミニウム合金で形成された第２上部層とで構成されるソース金属層を形成する段階と、
第２フォトレジストパターンを用いて前記ソース金属層をパターニングして前記ゲート配線と交差するソース配線と、前記スイッチング素子のソース及びドレイン電極とを含むソースパターンを形成する段階と、
第３フォトレジストパターンを用いて前記ドレイン電極と接続される画素電極を形成する段階とを有し、
前記ソースパターンを形成する段階は、前記ソース金属層が形成されたベース基板上に、ソース電極領域と、ドレイン電極領域と、ソース配線領域と、ストレージキャパシタ領域とに第１厚さに形成される第１パターンと、前記スイッチング素子のチャンネル領域に第２厚さに形成される第２パターンとを含む第２フォトレジストパターンを形成する段階と、
前記第２フォトレジストパターンを用いて前記ソース金属層及びチャンネル層をエッチングする段階と、
前記第２フォトレジストパターンを所定の厚さ除去して前記チャンネル領域のソース金属層を一部分露出させる段階と、
前記露出したソース金属層を除去して前記スイッチング素子のソース電極と、ドレイン電極と、チャンネルとを形成する段階とを含み、
前記画素電極を形成する段階は、前記ゲートパターン及びソースパターンが形成されたベース基板上に保護絶縁層を形成する段階と、
前記保護絶縁層が形成されたベース基板上のスイッチング素子領域と、ゲート配線領域と、ソース配線領域とに第３フォトレジストパターンを形成する段階と、
前記第３フォトレジストパターンを用いて前記保護絶縁層の画素電極領域、コンタクト部領域、第１コンタクトホール領域、及び第２コンタクトホール領域に形成されたゲート絶縁層及び保護絶縁層を除去する第１エッチング段階と、
第３フォトレジストパターンを用いて前記第１エッチングされたベース基板の前記画素電極領域中のストレージキャパシタ領域に露出された第２ソースパターン、前記コンタクト部領域に露出されたドレイン電極の一端部、前記第１コンタクトホール領域に露出されたゲート端部パターン、及び前記第２コンタクトホールに露出されたソース端部パターンをエッチングする第２エッチング段階と、
前記第２エッチングされたベース基板上に透明導電層を形成する段階と、
前記透明導電層をパターニングするために前記第３フォトレジストパターンを除去して、その結果として前記画素電極を形成する段階とを含み、
前記第２エッチングする段階において、エッチングガスは塩素系ガスとフッ素系ガスとが混合された混合ガスであることを特徴とする表示基板の製造方法。
【請求項２】
前記ソースパターンは、前記ソース配線から延長したソース端部パターンを含むことを特徴とする請求項１に記載の表示基板の製造方法。
【請求項３】
前記第２エッチングする段階は、前記第２コンタクトホールを通じて前記ソース端部パターンをエッチングしてソース端部パターンの側面を形成する段階を含むことを特徴とする請求項２に記載の表示基板の製造方法。
【請求項４】
前記透明導電層をパターニングして前記画素電極に形成する段階において、
前記ソース端部パターンの側面と電気的に接続されて形成された透明導電層をパターニングしてソースパッドパターンを形成することを特徴とする請求項３に記載の表示基板の製造方法。
【請求項５】
前記ゲートパターンは、前記ゲート配線から延長されたゲート端部パターンを含むことを特徴とする請求項１に記載の表示基板の製造方法。
【請求項６】
前記第２エッチングする段階は、前記第１コンタクトホールを通じて前記ゲート端部パターンをエッチングしてゲート端部パターンの側面を形成する段階を含むことを特徴とする請求項５に記載の表示基板の製造方法。
【請求項７】
前記透明導電層をパターニングして前記画素電極に形成する段階において、
前記ゲート端部パターンの側面と電気的に接続されて形成された透明導電層をパターニングしてゲートパッドパターンを形成することを特徴とする請求項５に記載の表示基板の製造方法。
【請求項８】
ベース基板上にモリブデンまたはモリブデン合金で形成された第１下部層とアルミニウムまたはアルミニウム合金で形成された第１上部層とで構成されるゲート金属層を形成する段階と、
第１フォトレジストパターンを用いて前記ゲート金属層をパターニングしてゲート配線と、スイッチング素子のゲート電極と、ストレージ共通電極とを含むゲートパターンを形成する段階と、
前記ゲートパターンが形成されたベース基板上にモリブデンまたはモリブデン合金で形成された第２下部層とアルミニウムまたはアルミニウム合金で形成された第２上部層とで構成されるソース金属層を形成する段階と、
第２フォトレジストパターンを用いて前記ソース金属層をパターニングして前記ゲート配線と交差するソース配線と、前記スイッチング素子のソース及びドレイン電極とを含むソースパターンを形成する段階と、
第３フォトレジストパターンを用いて前記ドレイン電極と接続される画素電極を形成する段階とを有し、
前記ソースパターンを形成する段階は、前記ソース金属層が形成されたベース基板上に、ソース電極領域と、ドレイン電極領域と、ソース配線領域とに第１厚さに形成される第１パターンと、前記スイッチング素子のチャンネル領域に第２厚さに形成される第２パターンとを含む第２フォトレジストパターンを形成する段階と、
前記第２フォトレジストパターンを用いて前記ソース金属層及びチャンネル層をエッチングする段階と、
前記第２フォトレジストパターンを所定の厚さに除去して前記チャンネル領域のソース金属層を露出させる段階と、
前記露出したソース金属層を除去して前記スイッチング素子のソース電極と、ドレイン電極と、チャンネルとを形成する段階とを含み、
前記画素電極を形成する段階は、前記ゲートパターン及びソースパターンが形成されたベース基板上に保護絶縁層を形成する段階と、
前記保護絶縁層が形成されたベース基板上のスイッチング素子領域と、ゲート配線領域と、ソース配線領域とに第１厚さに形成される第３パターンと、ストレージキャパシタ領域に第２厚さに形成される第４パターンとを含む第３フォトレジストパターンを形成する段階と、
前記第３フォトレジストパターンを用いて前記保護絶縁層の画素電極領域、コンタクト部領域、第１コンタクトホール領域、及び第２コンタクトホール領域に形成されたゲート絶縁層及び保護絶縁層を除去する第１エッチング段階と、
前記第３フォトレジストパターンを所定の厚さ除去して前記ストレージキャパシタ領域の保護絶縁層を露出させる段階と、
前記第３フォトレジストパターンの第３パターンを用いて前記露出した保護絶縁層を含むベース基板の前記コンタクト部領域に露出されたドレイン電極の一端部、前記第１コンタクトホールによって露出されたゲート端部パターン、及び前記第２コンタクトホールによって露出されたソース端部パターンを除去する第２エッチング段階と、
前記第２エッチングしたベース基板上に透明導電層を形成する段階と、
前記透明導電層をパターニングするために前記第３フォトレジストパターンを除去して、その結果として前記画素電極を形成する段階と、を含み、
前記第２エッチングする段階において、エッチングガスは塩素系ガスとフッ素系ガスとが混合された混合ガスであることを特徴とする表示基板の製造方法。
【請求項９】
前記ゲートパターンは、前記ゲート配線から延長されたゲート端部パターンを含み、
前記ソースパターンは、前記ソース配線から延長されたソース端部パターンを含むことを特徴とする請求項８に記載の表示基板の製造方法。
【請求項１０】
前記第２エッチングする段階は、前記第１及び第２コンタクトホールを通じて前記ゲート端部パターンの第１側面及びソース端部パターンの第２側面をそれぞれ形成する段階を含み、
前記透明導電層をパターニングして前記画素電極に形成する段階は、前記ゲート端部パターンの第１側面及びソース端部パターンの第２側面と電気的に接続されて形成された透明導電層をパターニングしてゲートパッドパターン及びソースパッドパターンを形成することを特徴とする請求項９に記載の表示基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示基板及びその製造方法に関し、より詳細には低抵抗金属配線を具備した表示基板の製造方法に関する。
【背景技術】
【０００２】
一般的に、液晶表示装置（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ；ＬＣＤ）は、表示基板（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ  ｓｕｂｓｔｒａｔｅ）と対向基板（ｃｏｕｎｔｅｒ  ｓｕｂｓｔｒａｔｅ）と、それらの間に注入された液晶層とを含む。表示基板には、ゲート配線及びゲート配線と交差するソース配線が形成され、ゲート配線とソース配線に接続されたスイッチング素子と、スイッチング素子に接続された画素電極が形成される。スイッチング素子はゲート配線から延長されたゲート電極、ゲート電極と絶縁されゲート電極と重なったチャンネル、ソース配線から形成され、チャンネルに電気的に接続されたソース電極、及びソース電極と離隔されチャンネルに電気的に接続されたドレイン電極を含む。
【０００３】
表示基板を製造するためにはマスクが必要であり、近年では工程時間の短縮及び低コストの具現のためにマスクの個数を減らす工程を開発しつつある。例えば、５枚のマスク工程は、ゲート配線を含むゲート金属パターン工程、チャンネルパターン工程、ソース金属パターン工程、コンタクトホール工程、及び画素電極パターン工程に各１枚のマスクを用いる。４枚のマスク工程は、５枚のマスク工程でチャンネルパターン工程及びソース金属パターン工程を１枚のマスクで具現することで総４枚のマスクを用いる。
【０００４】
また、近年、表示装置の大型化及び高精細化することによって表示基板に形成された金属配線のＲＣ遅延（Ｒｅｓｉｓｔｉｖｅ−Ｃａｐａｃｉｔｉｖｅ  （ＲＣ）  ｄｅｌａｙ）が増加する問題点が発生しつつある。これを解決するために、ＲＣ遅延を最小化するために、低抵抗金属であるアルミニウムを用いて金属配線を具現することができる。しかし、アルミニウム配線は、ＲＣ遅延を解決することができるが、製造工程中における不良発生率の高いという短所を有する問題があった。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで、本発明は上記従来の表示基板における問題点に鑑みてなされたものであって、本発明の目的は、低抵抗金属配線の不良を防止することのできる表示基板の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するためになされた本発明による表示基板の製造方法は、ベース基板上にモリブデンまたはモリブデン合金で形成された第１下部層とアルミニウムまたはアルミニウム合金で形成された第１上部層とで構成されるゲート金属層を形成する段階と、第１フォトレジストパターンを用いて前記ゲート金属層をパターニングしてゲート配線と、スイッチング素子のゲート電極と、ストレージ共通電極とを含むゲートパターンを形成する段階と、前記ゲートパターンが形成されたベース基板上にモリブデンまたはモリブデン合金で形成された第２下部層とアルミニウムまたはアルミニウム合金で形成された第２上部層とで構成されるソース金属層を形成する段階と、第２フォトレジストパターンを用いて前記ソース金属層をパターニングして前記ゲート配線と交差するソース配線と、前記スイッチング素子のソース及びドレイン電極とを含むソースパターンを形成する段階と、第３フォトレジストパターンを用いて前記ドレイン電極と接続される画素電極を形成する段階とを有し、前記ソースパターンを形成する段階は、前記ソース金属層が形成されたベース基板上に、ソース電極領域と、ドレイン電極領域と、ソース配線領域と、ストレージキャパシタ領域とに第１厚さに形成される第１パターンと、前記スイッチング素子のチャンネル領域に第２厚さに形成される第２パターンとを含む第２フォトレジストパターンを形成する段階と、前記第２フォトレジストパターンを用いて前記ソース金属層及びチャンネル層をエッチングする段階と、前記第２フォトレジストパターンを所定の厚さ除去して前記チャンネル領域のソース金属層を一部分露出させる段階と、前記露出したソース金属層を除去して前記スイッチング素子のソース電極と、ドレイン電極と、チャンネルとを形成する段階とを含み、前記画素電極を形成する段階は、前記ゲートパターン及びソースパターンが形成されたベース基板上に保護絶縁層を形成する段階と、前記保護絶縁層が形成されたベース基板上のスイッチング素子領域と、ゲート配線領域と、ソース配線領域とに第３フォトレジストパターンを形成する段階と、前記第３フォトレジストパターンを用いて前記保護絶縁層の画素電極領域、コンタクト部領域、第１コンタクトホール領域、及び第２コンタクトホール領域に形成されたゲート絶縁層及び保護絶縁層を除去する第１エッチングする段階と、第３フォトレジストパターンを用いて前記第１エッチングされたベース基板の前記画素電極領域中のストレージキャパシタ領域に露出された第２ソースパターン、前記コンタクト部領域に露出されたドレイン電極の一端部、前記第１コンタクトホール領域に露出されたゲート端部パターン、及び前記第２コンタクトホールに露出されたソース端部パターンをエッチングする第２エッチングする段階と、前記第２エッチングされたベース基板上に透明導電層を形成する段階と、前記透明導電層をパターニングするための前記第３フォトレジストパターンを除去して、その結果として前記画素電極を形成する段階とを含み、前記第２エッチングする段階において、エッチングガスは塩素系ガスとフッ素系ガスとが混合された混合ガスであることを特徴とする。
【０００７】
上記目的を達成するためになされた本発明による表示基板の製造方法は、ベース基板上にモリブデンまたはモリブデン合金で形成された第１下部層とアルミニウムまたはアルミニウム合金で形成された第１上部層とで構成されるゲート金属層を形成する段階と、第１フォトレジストパターンを用いて前記ゲート金属層をパターニングしてゲート配線と、スイッチング素子のゲート電極と、ストレージ共通電極とを含むゲートパターンを形成する段階と、前記ゲートパターンが形成されたベース基板上にモリブデンまたはモリブデン合金で形成された第２下部層とアルミニウムまたはアルミニウム合金で形成された第２上部層とで構成されるソース金属層を形成する段階と、第２フォトレジストパターンを用いて前記ソース金属層をパターニングして前記ゲート配線と交差するソース配線と、前記スイッチング素子のソース及びドレイン電極とを含むソースパターンを形成する段階と、第３フォトレジストパターンを用いて前記ドレイン電極と接続される画素電極を形成する段階とを有し、前記ソースパターンを形成する段階は、前記ソース金属層が形成されたベース基板上に、ソース電極領域と、ドレイン電極領域と、ソース配線領域とに第１厚さに形成される第１パターンと、前記スイッチング素子のチャンネル領域に第２厚さに形成される第２パターンとを含む第２フォトレジストパターンを形成する段階と、前記第２フォトレジストパターンを用いて前記ソース金属層及びチャンネル層をエッチングする段階と、前記第２フォトレジストパターンを所定の厚さに除去して前記チャンネル領域のソース金属層を露出させる段階と、前記露出したソース金属層を除去して前記スイッチング素子のソース電極と、ドレイン電極と、チャンネルとを形成する段階とを含み、前記画素電極を形成する段階は、前記ゲートパターン及びソースパターンが形成されたベース基板上に保護絶縁層を形成する段階と、前記保護絶縁層が形成されたベース基板上のスイッチング素子領域と、ゲート配線領域と、ソース配線領域とに第１厚さに形成される第３パターンと、ストレージキャパシタ領域に第２厚さに形成される第４パターンとを含む第３フォトレジストパターンを形成する段階と、前記第３フォトレジストパターンを用いて前記保護絶縁層の画素電極領域、コンタクト部領域、第１コンタクトホール領域、及び第２コンタクトホール領域に形成されたゲート絶縁層及び保護絶縁層を除去する第１エッチングする段階と、前記第３フォトレジストパターンを所定の厚さ除去して前記ストレージキャパシタ領域の保護絶縁層を露出させる段階と、前記第３フォトレジストパターンの第３パターンを用いて前記露出した保護絶縁層を含むベース基板の前記コンタクト部領域に露出されたドレイン電極の一端部、前記第１コンタクトホールによって露出されたゲート端部パターン、及び前記第２コンタクトホールによって露出されたソース端部パターンを除去する第２エッチングする段階と、前記第２エッチングしたベース基板上に透明導電層を形成する段階と、前記透明導電層をパターニングするための前記第３フォトレジストパターンを除去して、その結果として前記画素電極を形成する段階と、を含み、前記第２エッチングする段階において、エッチングガスは塩素系ガスとフッ素系ガスとが混合された混合ガスであることを特徴とする。
【発明の効果】
【０００８】
本発明に係る表示基板の製造方法によれば、ゲート金属層及びソース金属層をモリブデン（Ｍｏ）またはモリブデン合金で形成された下部層とアルミニウム（Ａｌ）またはアルミニウム合金で形成された上部層で構成された二重膜構造（Ｍｏ／Ａｌ）で形成することで下部の他の膜との接触力を向上させ、低抵抗特性を維持させ、アルミニウム腐食によるコンタクト不良を防止することができるという効果がある。
【０００９】
具体的には、、既存のモリブデン／アルミニウム／モリブデン（Ｍｏ／Ａｌ／Ｍｏ）からなる三重膜構造及びアルミニウム／モリブデン（Ａｌ／Ｍｏ）からなる二重膜構造の低抵抗金属配線は、アルミニウム層上にモリブデン層が形成される構造でエッチングガスに含まれたフッ素イオンとモリブデンイオンが反応し、このとき、フッ素イオンはキャザー（ｇａｔｈｅｒ）として作用してフォトレジストパターン及び下部アルミニウム層の表面に吸着されて塩素イオンを効果的に置換及び除去することが困難である。しかし、本発明によれば、上部アルミニウム層が形成された低抵抗金属配線でアルミニウムはギャザー、即ち、フッ素イオンがなくても塩素系ガスとフッ素系ガスとの混合ガスによって腐食のないエッチングが容易である特性を有する。したがって、腐食による配線不良を防止することができるという効果がある。
【発明を実施するための最良の形態】
【００１０】
次に、本発明に係る表示基板の製造方法を実施するための最良の形態の具体例を図面を参照しながら説明する。
図１は、本発明の実施形態による表示パネルの概略的な平面図である。
図２は、図１のＩ−Ｉ’線に沿って見た表示パネルの断面図である。
図１及び図２を参照すると、表示パネルはアレイ基板（表示基板）１００と、アレイ基板１００と対向するカラーフィルタ基板２００及び前記二枚の基板（１００、２００）の間に介在する液晶層３００を含む。

【００１１】
アレイ基板１００は、第１ベース基板１０１を含む。第１ベース基板１０１は、複数のゲート配線（ＧＬｎ−１、ＧＬｎ）と、複数のソース配線（ＤＬｍ、ＤＬｍ＋１）、画素部（Ｐ）、スイッチング素子（ＴＦＴ）、ストレージ共通電極１１５、及び画素電極（ＰＥ）を含む。
【００１２】
ゲート配線（ＧＬｎ−１、ＧＬｎ）は、第１方向に延長して形成され、ゲート金属層に形成される。
ゲート金属層は、モリブデン（Ｍｏ）またはモリブデン合金で形成された第１下部層１１０ａとアルミニウム（Ａｌ）またはアルミニウム合金で形成された第１上部層１１０ｂからなる二重膜構造（Ｍｏ／Ａｌ）を有する。
【００１３】
ゲート配線（ＧＬｎ−１、ＧＬｎ）は、低抵抗性の優秀なアルミニウムを含む金属物質で形成された第１上部層１１０ｂを有することによって配線のＲＣ遅延を最小化することがことができる。また、接着性が優秀なモリブデンを含む金属物質で形成された第１下部層１１０ａを有することによってアレイ基板１００への接合性を改善し、隣接する他の層との接触抵抗を最小化することができる。
【００１４】
ゲート配線（ＧＬｎ）の端部にはゲートパッド（ＧＰ）が形成される。ゲートパッド（ＧＰ）は、ゲート配線（ＧＬｎ）から延長されたゲート端部パターン１１３と、ゲート端部パターン１１３と第１コンタクトホール１７３を通じて電気的に接続されたゲートパッドパターン１６３を含む。第１コンタクトホール１７３は、ゲート端部パターン１１３に対応して複数個を形成することができる
【００１５】
ソース配線（ＤＬｍ、ＤＬｍ＋１）は、第１方向と交差する第２方向に延長して形成され、ソース金属層に形成される。ソース金属層は、モリブデン（Ｍｏ）またはモリブデン合金で形成された第２下部層１４０ａとアルミニウム（Ａｌ）またはアルミニウム合金で形成された第２上部層１４０ｂからなる二重膜構造（Ｍｏ／Ａｌ）を有する。
【００１６】
ソース配線（ＤＬｍ、ＤＬｍ＋１）は、低抵抗性の優秀なアルミニウム（Ａｌ）を含む金属物質で形成された第２上部層１４０ｂを有することによって配線のＲＣ遅延を最小化することができる。また、接着性の優秀なモリブデン（Ｍｏ）を含む金属物質で形成された第２下部層１４０ａを有することによってアレイ基板１００への接合性を改善し、隣接する他の層との接触抵抗を最小化することができる。
【００１７】
ソース配線（ＤＬｎ）の端部にはソースパッド（ＤＰ）が形成される。ソースパッド（ＤＰ）は、ソース配線（ＤＬｍ）から延長されたソース端部パターン１４７と、ソース端部パターン１４７と第２コンタクトホール１７７を通じて電気的に接続されたソースパッドパターン１６７を含む。第２コンタクトホール１７７は、ソース端部パターン１４７に対応して複数個を形成することができる。
【００１８】
画素部（Ｐ）は、ゲート配線（ＧＬｎ−１、ＧＬｎ）と、ソース配線（ＤＬｍ、ＤＬｍ＋１）によって定義された領域に形成される。画素部（Ｐ）は、スイッチング素子（ＴＦＴ）、ストレージ共通電極１１５、及び画素電極（ＰＥ）を含む。
【００１９】
スイッチング素子（ＴＦＴ）は、ゲート配線（ＧＬｎ）から延長して形成されたゲート電極１１１と、ソース配線（ＤＬｍ）から延長して形成されたソース電極（ＳＥ）及び画素電極（ＰＥ）とコンタクト部１７１を通じて電気的に接続されたドレイン電極（ＤＥ）を含む。また、ゲート電極１１１と重なりソース電極（ＳＥ）及びドレイン電極（ＤＥ）と電気的に接続されたチャンネル層１３１を含む。チャンネル層１３１は、非晶質シリコン（ａ−Ｓｉ）で形成された活性層１３０ａとｎ＋イオンが高濃度でドープされたオーミックコンタクト層（ｎ＋ａ−Ｓｉ）１３０ｂを含む。
【００２０】
ストレージ共通電極１１５は、ゲート金属層（１１０ａ、１１０ｂ）で形成されたゲート配線（ＧＬｎ−１）と電気的に接続され画素電極（ＰＥ）の下部に形成される。即ち、画素部（Ｐ）にはストレージ共通電極１１５を第１電極、画素電極（ＰＥ）を第２電極とし、この二つの電極（１１５、ＰＥ）の間に介在された絶縁層（１２５、１３５）を誘電体とするストレージキャパシタ（ＣＳＴ）が形成される。ここで、図面符号１２５は、パターニングされたゲート絶縁層であり、図面符号１３５は、パターニングされた活性層１３０ａ及びオーミックコンタクト層１３０ｂである。
【００２１】
ストレージキャパシタ（ＣＳＴ）は、前段ゲート配線（ＧＬｎ−１）にゲートオフ電圧が印加されると、ストレージ共通電極１１５にゲートオフ電圧が共通電圧に印加される。これによってストレージキャパシタ（ＣＳＴ）は、画素電極（ＰＥ）に印加された画素電圧を一定時間に維持させる前端（ｆｒｏｎｔ−ｅｎｄ）ゲートプロセスとして駆動される。ここで、前端ゲートプロセスで駆動されるストレージキャパシタ（ＣＳＴ）を例として説明したが、別途の共通電圧が印加されて駆動される独立配線方式で具現することもできる。
【００２２】
画素電極（ＰＥ）は、透明導電層で形成され、図示したようにドレイン電極（ＤＥ）の一端部に形成されたコンタクト部１７１を通じてドレイン電極（ＤＥ）と電気的に接続される。画素電極（ＰＥ）は透明導電性物質で形成され、透明導電性物質は、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）、アルミニウム（Ａｌ）、及びガリウム（Ｇａ）から選択された一種以上を含んだ酸化物質である。
【００２３】
カラーフィルタ基板２００は、第２ベース基板２０１を含む。第２ベース基板２０１は、遮光パターン２１０、カラーフィルタ層２２０、オーバーコーティング層２３０、及び共通電極層２４０を含む。
遮光パターン２１０は、画素部（Ｐ）に対応して内部空間を定義し、漏洩光を遮断する。
【００２４】
カラーフィルタ層２２０は、複数のカラーフィルタパターンを含み、各カラーフィルタパターンは、遮光パターン２１０によって定義された内部空間に充填される。カラーフィルタパターンは、入射される光に応答して固有の色光を発現する。望ましくは、カラーフィルタパターンは、赤色、緑色、及び青色フィルタを含む。
オーバーコーティング層２３０は、カラーフィルタ層２２０上に形成され、第２ベース基板２０１の平坦化を図り、カラーフィルタ層２２０を保護する。
【００２５】
共通電極層２４０は、オーバーコーティング層２３０上（図２では下に）に形成され、アレイ基板１００の画素電極（ＰＥ）に対向する電極に共通電圧が印加される。これによって、画素部（Ｐ）には画素電極（ＰＥ）を第１電極にし、共通電極層２４０を第２電極として、液晶層３００を誘電体にする液晶キャパシタ（ＣＬＣ）が形成される。
【００２６】
液晶層３００は、相互結合されたアレイ基板１００とカラーフィルタ基板２００との間に介在される。液晶層３００は、アレイ基板１００の画素電極（ＰＥ）と、カラーフィルタ基板２００の共通電極層２４０によって形成された電界の強さに対応して液晶分子の配列角が変化し、これによって階調を表示する。
【００２７】
図３〜図５は、図２に示すコンタクト部、ゲートパッド、及びソースパッドに対する拡大図である。
図３は、図２のコンタクト部に対する拡大図である。図１及び図３を参照すると、コンタクト部１７１は、スイッチング素子（ＴＦＴ）のドレイン電極（ＤＥ）と画素電極（ＰＥ）を電気的に接続する部分である。コンタクト部１７１は、ドレイン電極（ＤＥ）の第１側面（ＳＣ１）に形成され、第１側面（ＳＣ１）と画素電極（ＰＥ）が電気的に接続される。ドレイン電極（ＤＥ）は、モリブデンまたはモリブデン合金からなる第２下部層１４０ａとアルミニウムまたはアルミニウム合金からなる第２上部層１４０ｂで構成されたソース金属層に形成される。
【００２８】
画素電極（ＰＥ）との接着特性が優秀なモリブデンからなる第２下部層１４０ａと画素電極（ＰＥ）とが接触することによってコンタクト部１７１のコンタクト特性を向上させることができる。また、アルミニウムからなる第２上部層１４０ｂによって低抵抗の特性を向上させることができる。
【００２９】
図４は、図２のゲートパッドに対する拡大図である。図１及び図４を参照すると、ゲートパッド（ＧＰ）は、ゲート配線（ＧＬｎ）の一端部に形成され、ゲート信号を出力する外部装置の端子と接触する部分である。ゲートパッド（ＧＰ）は、第１コンタクトホール１７３が形成されたゲート端部パターン１１３、ゲート絶縁層１２０、保護絶縁層１５０と、第１コンタクトホール１７３を通じてゲート端部パターン１１３の第２側面（ＳＣ２）と電気的に接続されるゲートパッドパターン１６３を含む。
【００３０】
ゲート端部パターン１１３は、ゲート配線（ＧＬｎ）から延長されて形成されることによってモリブデンまたはモリブデン合金からなる第１下部層１１０ａと、アルミニウムまたはアルミニウム合金からなる第１上部層１１０ｂを含む。ゲートパッドパターン１６３は、画素電極（ＰＥ）と同一物質で形成される。
【００３１】
第２側面（ＳＣ２）の第１下部層１１０ａとゲートパッドパターン１６３が接触することによってゲート端部パターン１１３とゲートパッドパターン１６３が電気的に接続される。望ましくは、第１コンタクトホール１７３を複数形成して、ゲートパッドパターン１６３が接触する第２側面（ＳＣ２）を複数形成することで電気的接触面積を増大させることができる。
【００３２】
また、ゲート端部パターン１１３の第１上部層１１０ｂを第１コンタクトホール１７３を通じて除去することでアルミニウムからなる第１上部層１１０ｂによって生じるアルミニウムヒロック（Ｈｉｌｌｏｃｋ）現象及びアルミニウム腐食によるコンタクト抵抗の増加などの問題点を防止することができる。
【００３３】
図５は、図２のソースパターンに対する拡大図である。図１及び図５を参照すると、ソースパッド（ＤＰ）はソース配線（ＤＬｍ）の一端部に形成されてソース信号を出力する外部装置の端子と接触する端部である。ソースパッド（ＤＰ）は第２コンタクトホール１７７が形成されたソース端部パターン１４７、保護絶縁層１５０、第２コンタクトホール１７７を通じてソース端部パターン１４７の第３側面（ＳＣ３）と電気的に接触されるソースパッドパターン１６７を含む。
【００３４】
ソース端部パターン１４７は、ソース配線（ＤＬｍ）から延長されて形成されることによってモリブデンまたはモリブデン合金からなる第２下部層１４０ａと、アルミニウムまたはアルミニウム合金からなる第２上部層１４０ｂを含む。ソースパッドパターン１６７は、画素電極（ＰＥ）と同一物質で形成される。
第３側面（ＳＣ３）の第２下部層１４０ａとソースパッドパターン１６７とが接触することによってソース端部パターン１４７とソースパッドパターン１６７とが電気的に接続される。望ましくは、第２コンタクトホール１７７を複数形成して、ソースパッドパターン１６７と接触する第３側面（ＳＣ３）を複数形成することで電気的接触面積を増大させることができる。
【００３５】
また、ソース端部パターン１４７の第２上部層１４０ｂを第２コンタクトホール１７７を通じて除去することでアルミニウムからなる第２上部層１４０ｂによって生じるアルミニウムヒロック現象及びアルミニウム腐食によるコンタクト抵抗増加などの問題点を防止することができる。
【００３６】
図６〜図１４は、図２に示すアレイ基板の製造方法を説明するための工程断面図である。
まず、図１及び図６を参照すると、第１ベース基板１０１上にモリブデンまたはモリブデン合金で形成された第１下部層１１０ａ及びアルミニウムまたはアルミニウム合金で形成された第１上部層１１０ｂを順次積層してゲート金属層１１０を形成する。第１下部層１１０ａは、後述するゲートパッドパターン１６３と接触を容易にするために約５００〜１５００Åの厚さに形成する。第１下部層１１０ａは、製造工程上アルミニウム間のストレスによるヒロック現象を防止するためにチタン（Ｔｉ）で形成することもできる。
【００３７】
ゲート金属層１１０が形成された第１ベース基板１０１上に第１フォトレジスト層を形成し、第１フォトレジスト層をパターニングして第１フォトレジストパターン（ＰＲ１）を形成する。
【００３８】
第１フォトレジストパターン（ＰＲ１）は、ゲート配線（ＧＬｎ−１、ＧＬｎ）が形成されるゲート配線領域（図示せず）、ゲートパッド（ＧＰ）が形成されるゲートパッド領域（ＧＰＡ）、スイッチング素子（ＴＦＴ）のゲート電極１１１が形成されるゲート電極領域（ＧＥＡ）及びストレージキャパシタ（ＣＳＴ）のストレージ共通電極１１５が形成されるストレージキャパシタ領域（ＣＳＴＡ）に形成される。
【００３９】
次に、図１及び図７を参照すると、第１フォトレジストパターン（ＰＲ１）を用いてゲート金属層１１０をパターニングして、ゲート配線（ＧＬｎ−１、ＧＬｎ）、ゲート端部パターン１１３、ゲート電極１１１、及びストレージ共通電極１１５を含むゲートパターンを形成する。
【００４０】
ゲートパターンが形成された第１ベース基板１０１上にゲート絶縁層１２０を形成する。ゲート絶縁層１２０は、ゲートパターンの上部層１１０ｂに含まれたアルミニウムのヒロック現象を防止するために１００℃〜１５０℃程度の低温工程で形成する。またはゲート絶縁層１２０を二重膜構造に形成することもできる。即ち、アルミニウムが含まれた上部層１１０ｂと向い合う下部絶縁層は低温工程で形成してアルミニウムヒロック現象を防止し、下部絶縁層上にノーマル工程で上部絶縁層を形成する。
【００４１】
ゲート絶縁層１２０が形成された第１ベース基板１０１上に非晶質シリコン（ａ−Ｓｉ）で形成された活性層１３０ａ、ｎ＋イオンが高濃度でドープされた非晶質シリコン（ｎ＋ａ−Ｓｉ）で形成されたオーミックコンタクト層１３０ｂを順次積層する（チャンネル層１３０）。オーミックコンタクト層１３０ｂが形成された第１ベース基板１０１上にモリブデンまたはモリブデン合金で形成された第２下部層１４０ａ及びアルミニウムまたはアルミニウム合金で形成された第２上部層１４０ｂを順次積層してソース金属層１４０を形成する。第２下部層１４０ａは後述する画素電極（ＰＥ）及びソースパッドパターン１６７と接触を容易にするために約５００〜１５００Åの厚さに形成する。ここで、第２下部層１４０ａは製造工程上アルミニウム間のストレスによるヒロック現象を防止するためにチタン（Ｔｉ）で形成することもできる。
【００４２】
ソース金属層１４０が形成された第１ベース基板１０１上に第２フォトレジスト層を形成し、第２フォトレジスト層をパターニングして第２フォトレジストパターン（ＰＲ２１、ＰＲ２２）を形成する。
【００４３】
第２フォトレジストパターン（ＰＲ２１、ＰＲ２２）は、スイッチング素子（ＴＦＴ）のソース電極（ＳＥ）が形成されるソース電極領域（ＳＥＡ）、活性層１３１ａが露出されるチャンネル領域（ＣＨＡ）、ドレイン電極（ＤＥ）が形成されるドレイン電極領域（ＤＥＡ）、ストレージキャパシタが定義されるストレージキャパシタ領域（ＣＳＴＡ）、ソースパッド（ＳＰ）が形成されるソースパッド領域（ＤＰＡ）に形成される。また、図示していないが、第２フォトレジストパターン（ＰＲ２１、ＰＲ２２）は、ソース配線（ＤＬｍ、ＤＬｍ＋１）が形成されるソース配線領域（図示せず）にも形成される。
【００４４】
具体的には、第２フォトレジストパターンは、ソース電極領域（ＳＥＡ）、ドレイン電極領域（ＤＥＡ）、ストレージキャパシタ領域（ＣＳＴＡ）、ソースパッド領域（ＤＰＡ）、及びソース配線領域（図示せず）に第１厚さ（ｔ１）に形成された第１パターン（ＰＲ２１）と、チャンネル領域（ＣＨＡ）に第２厚さ（ｔ２）に形成された第２パターン（ＰＲ２２）を含む。第２フォトレジスト層がポジティブ型である場合、第２パターン（ＰＲ２２）はスリットマスクまたはハーフトーンマスクによってパターニングされて第１厚さ（ｔ１）より薄い第２厚さ（ｔ２）に形成される。
【００４５】
次に、図１及び図８を参照すると、第２フォトレジストパターン（ＰＲ２１、ＰＲ２２）を用いてソース金属層１４０及びチャンネル層１３１をエッチング工程を通じてソースパターンを形成する。ソースパターンは、ソース電極領域（ＳＥＡ）、ドレイン電極領域（ＤＥＡ）、及びチャンネル領域（ＣＨＡ）に形成された第１ソースパターン（１３１、１４１）と、ストレージキャパシタ領域（ＣＳＴＡ）に形成された第２ソースパターン（１３５、１４５）及びソースパッド領域（ＤＰＡ）に形成された第３ソースパターン（１３７、１４７）を含む。第３ソースパターン（１３７、１４７）は、ソース配線領域（図示せず）に形成されたソースパターンを含む。
【００４６】
その後、第２フォトレジストパターン（ＰＲ２１、ＰＲ２２）をエッチバック工程を通じて所定の厚さだけ除去する。除去する厚さは、第２厚さ（ｔ２）以上であり、第１厚さ（ｔ１）より小さい。
【００４７】
次に、図１及び図９を参照すると、エッチバック工程によってチャンネル領域（ＣＨＡ）に形成された第２パターン（ＰＲ２２）は除去され、ソース電極領域（ＳＥＡ）、ドレイン電極領域（ＤＥＡ）、ストレージキャパシタ領域（ＣＳＴＡ）、及びソースパッド領域（ＤＰＡ）には第３厚さ（ｔ３）の第３パターン（ＰＲ２３）が残るようになる。
【００４８】
第３パターン（ＰＲ２３）を用いて第１ソースパターン（１３１、１４１）をパターニングしてソース電極（ＳＥ）及びドレイン電極（ＤＥ）を形成する。その後、ソース及びドレイン電極（ＳＥ、ＤＥ）を用いてチャンネル領域（ＣＨＡ）のオーミックコンタクト層１３０ｂを除去して活性層１３０ａを露出させる。これによってスイッチング素子（ＴＦＴ）のソース電極（ＳＥ）、ドレイン電極（ＤＥ）、及びチャンネル部１３１が完成する。
【００４９】
次に、図１及び図１０を参照すると、チャンネル領域（ＣＨＡ）の活性層１３０ａが露出された第１ベース基板１０１上に保護絶縁層１５０を形成する。
保護絶縁層１５０が形成された第１ベース基板１０１上に第３フォトレジスト層を形成し、第３フォトレジスト層をパターニングして第３フォトレジストパターン（ＰＲ３）を形成する。
【００５０】
第３フォトレジストパターン（ＰＲ３）は、スイッチング素子（ＴＦＴ）が形成されるスイッチング素子領域（ＳＷＡ）に形成され、また、画素電極領域（ＰＥＡ）、コンタクト部領域（ＣＡ１）、第１コンタクトホール領域（ＣＡ２）、及び第２コンタクトホール領域（ＣＡ３）を除いた第１ベース基板１０１の残り領域に形成される。即ち、第３フォトレジストパターン（ＰＲ３）は、スイッチング素子領域（ＳＷＡ）と、ソース配線（ＤＬｍ、ＤＬｍ＋１）、及びゲート配線（ＧＬｎ−１、ＧＬｎ）が形成された配線領域（図示せず）に形成される。
【００５１】
次に、図１及び図１１を参照すると、第３フォトレジストパターン（ＰＲ３）を用いて第１エッチング工程で画素電極領域（ＰＥＡ）、コンタクト部領域（ＣＡ１）、第１コンタクトホール領域（ＣＡ２）、及び第２コンタクトホール領域（ＣＡ３）に形成されたゲート絶縁層１２０及び保護絶縁層１５０を除去する。ここで、第１エッチング工程はドライエッチング工程が望ましい。
【００５２】
これによって、ゲート電極１１１上に形成されるゲート絶縁層のパターンと、ソース電極（ＳＥ）及びドレイン電極（ＤＥ）上には第１保護絶縁パターン１５１が形成される。コンタクト部領域（ＣＡ１）には、ドレイン電極（ＤＥ）の一端部（側面）が露出され、第１コンタクトホール領域（ＣＡ２）には第１コンタクトホール１７３が形成され、第２コンタクトホール領域（ＣＡ３）には、第２コンタクトホール１７７が形成される。第１コンタクトホール１７３及び第２コンタクトホール１７７は、複数に形成することもできる。
一方、スイッチング素子（ＴＦＴ）、ゲート配線（ＧＬｎ−１、ＧＬｎ）及びソース配線（ＤＬｍ、ＤＬｍ＋１）上にゲート絶縁層１２０及び／または保護絶縁層１５０が残る。
【００５３】
次に、図１及び図１２を参照すると、第３フォトレジストパターン（ＰＲ３）を用いて第２エッチング工程でコンタクト部領域（ＣＡ１）に露出されたドレイン電極（ＤＥ）の一端部と、第１コンタクトホール領域（ＣＡ２）に露出されたゲート端部パターン１１３と、ストレージキャパシタ領域（ＣＳＴＡ）に露出された第２ソースパターン１４５及び第２コンタクトホール（ＣＡ３）に露出されたソース端部パターン１４７をエッチングする。これによってドレイン電極（ＤＥ）の一端部には第１側面（ＳＣ１）が形成され、ゲート端部パターン１１３には第２側面（ＳＣ２）が形成され、ソース端部パターン１４７には第３側面（ＳＣ３）が形成される。
【００５４】
ここで、第２エッチング工程は、ドライエッチング工程が望ましい。第２エッチング工程は第１〜第３側面（ＳＣ１、ＳＣ２、ＳＣ３）の上部層に含まれるアルミニウムが腐食されることを防止するために塩素（Ｃｌ）系ガスとフッ素（Ｆ）系ガスとが混合された混合ガスでエッチングする。混合ガスをエッチングガスとして用いる場合、第１〜第３側面（ＳＣ１、ＳＣ２、ＳＣ３）の表面に吸着された塩素イオンをフッ化イオンに置換する反応が起こって腐食の原因である塩素イオンの残留を防止することができる。
【００５５】
また、腐食を防止するための他の方法としてはアルミニウムを塩素系ガスで１次エッチングした後、下部層のモリブデンをフッ素系ガスで第２エッチングする場合、フッ素系ガスによって第１ベース基板１０１に残留する塩素イオンを除去することもできる。
【００５６】
次に、図１及び図１３を参照すると、第１〜第３側面（ＳＣ１、ＳＣ２、ＳＣ３）が形成された第１ベース基板１０１上に透明導電層１６０を形成する。透明導電層１６０は、透明導電性物質で形成され、透明導電性物質は、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）、アルミニウム（Ａｌ）、及びガリウム（Ｇａ）から選択された一種以上を含んだ酸化物質である。
【００５７】
透明導電層１６０は、ドレイン電極（ＤＥ）の第１側面（ＳＣ１）と接触し、ゲート端部パターン１１３の第２側面（ＳＣ２）と接触し、ソース端部パターン１４７の第３側面（ＳＣ３）と接触する。
【００５８】
その後、第３フォトレジストパターン（ＰＲ３）をストリップ工程を通じて除去する。
図１及び図１４を参照すると、第３フォトレジストパターン（ＰＲ３）が形成されたスイッチング素子領域（ＳＷＡ）に形成された透明導電層１６０は、第３フォトレジストパターン（ＰＲ３）が除去されると共に除去される。また、図示していないが、ソース配線（ＤＬｍ、ＤＬｍ＋１）及びゲート配線（ＧＬｎ−１、ＧＬｎ）上に形成された第３フォトレジストパターン（ＰＲ３）によってソース配線（ＤＬｍ、ＤＬｍ＋１）及びゲート配線（ＧＬｎ−１、ＧＬｎ）上に形成された透明導電層１６０もまた第３フォトレジストパターン（ＰＲ３）が除去されると同時に除去される。
【００５９】
第３フォトレジストパターン（ＰＲ３）のストリップ工程を通じて透明導電層１６０はパターニングされ、画素電極（ＰＥ）、ゲートパッドパターン１６３、及びソースパッドパターン１６７が形成される。
【００６０】
具体的に、ドレイン電極（ＤＥ）の第１側面（ＳＣ１）と画素電極（ＰＥ）が接触するコンタクト部１７１を通じてドレイン電極（ＤＥ）と画素電極（ＰＥ）が電気的に接続される。また、第１コンタクトホール１７３を通じてゲート端部パターン１１３の第２側面（ＳＣ２）と接触したゲートパッドパターン１６３にゲートパッド（ＧＰ）が定義され、第２コンタクトホール１７７を通じてソース端部パターン１４７の第３断面（ＳＣ３）と接触したソースパッドパターン１６７にソースパッド（ＤＰ）が定義される。
【００６１】
また、画素電極（ＰＥ）とストレージ共通電極１１５によってストレージキャパシタ（ＣＳＴ）が定義される。
以上のように、ゲート金属層及びソース金属層をモリブデン（Ｍｏ）またはモリブデン合金で形成された下部層とアルミニウム（Ａｌ）またはアルミニウム合金で形成された上部層で構成された二重膜構造（Ｍｏ／Ａｌ）で形成することで下部の他の膜との接着力を向上させ、低抵抗特性を維持させ、アルミニウム腐食によるコンタクト不良を防止することができる。
【００６２】
具体的には、ソース金属層で形成されたソース電極（ＳＥ）及びドレイン電極（ＤＥ）と、ソース電極（ＳＥ）及びドレイン電極（ＤＥ）の下部に形成されたオーミックコンタクト層との接触性を向上させてスイッチング素子（ＴＦＴ）の特性低下を防止することができる。
【００６３】
また、ゲートパッド（ＧＰ）及びソースパッド（ＤＰ）でゲート端部パターン１１３及びソース端部パターン１４７に第１コンタクトホール１７３及び第２コンタクトホール１７７を通じてアルミニウム（Ａｌ）で構成された上部層及びモリブデンで構成された下部層を同時に除去することでエッチング工程時のアルミニウム腐食による不良を防止することができる。
【００６４】
図１５〜図２２は、図２に示すアレイ基板の他の実施形態による製造方法を説明するための工程断面図である。
図１及び図１５を参照すると、第１ベース基板４０１上にはゲートパターン（４１１、４１３、４１５）、ゲート絶縁層４２０、チャンネル層４３０、及びソース金属層４４０が前述した図６、７で説明したものと実質的に同様な方式で形成する。
【００６５】
ソース金属層４４０が形成された第１ベース基板４０１上に第２フォトレジストパターン（ＰＲ２１、ＰＲ２２）を形成する。第２フォトレジストパターンは、ソース電極領域（ＳＥＡ）、ドレイン電極領域（ＤＥＡ）、ソースパッド領域（ＤＰＡ）に第１厚さ（ｔ１）に形成された第１パターン（ＰＲ２１）と、チャンネル領域（ＣＨＡ）に第２厚さ（ｔ２）に形成された第２パターン（ＰＲ２２）を含む（ここで、ｔ１＞ｔ２）。
【００６６】
即ち、図７に示した一実施形態による第２フォトレジストパターンは、ストレージキャパシタ領域（ＣＳＴＡ）にも形成されるが、一方ここではストレージキャパシタ領域（ＣＳＴＡ）に第２フォトレジストパターンが形成されない。
【００６７】
次に、図１及び図１６を参照すると、第２フォトレジストパターン（ＰＲ２１、ＰＲ２２）を用いてソース金属層４４０及びチャンネル層４３０をエッチングしてソースパターンを形成する。ソースパターンは、ソース電極領域（ＳＥＡ）、チャンネル領域（ＣＨＡ）、及びドレイン電極領域（ＤＥＡ）に形成された第１ソースパターン（４３１、４４１）と、ソースパッド領域（ＤＰＡ）に形成された第２ソースパターン（４３７、４４７）を含む。第２ソースパターン（４３７、４４７）はソース配線を含む。
【００６８】
次に、図１及び図１７を参照すると、第２フォトレジストパターン（ＰＲ２１、ＰＲ２２）をエッチバック工程を通じて所定の厚さだけ除去する。除去する厚さは、第２厚さ（ｔ２）以上であり、第１厚さ（ｔ１）より小さい。
エッチバック工程によってチャンネル領域（ＣＨＡ）に形成された第２パターン（ＰＲ２２）は除去され、ソース電極領域（ＳＥＡ）、ドレイン電極領域（ＤＥＡ）、及びソースパッド領域（ＤＰＡ）には第３厚さ（ｔ３）の第３パターン（ＰＲ２３）が残るようになる。
【００６９】
第３パターン（ＰＲ２３）を用いて第１ソースパターン（４３１、４４１）をパターニングしてソース電極（ＳＥ）及びドレイン電極（ＤＥ）を形成し、チャンネル領域（ＣＨＡ）のオーミックコンタクト層４３０ｂを除去して活性層４３０ａを露出させる。これによってスイッチング素子（ＴＦＴ）のソース電極（ＳＥ）、ドレイン電極（ＤＥ）、及びチャンネル部４３１が完成する。
【００７０】
次に、図１及び図１８を参照すると、スイッチング素子（ＴＦＴ）のチャンネル部４３１が形成された第１ベース基板４０１上に保護絶縁層４５０を形成する。保護絶縁層４５０が形成された第１ベース基板４０１上に第３フォトレジスト層を蒸着及びパターニングして第３フォトレジストパターン（ＰＲ３１、ＰＲ３２）を形成する。
【００７１】
第３フォトレジストパターン（ＰＲ３１、ＰＲ３２）は、スイッチング素子（ＴＦＴ）が形成されるスイッチング素子領域（ＳＷＡ）及びストレージキャパシタ領域（ＣＳＴＡ）に形成され、また、画素電極領域（ＰＥＡ）、コンタクト部領域（ＣＡ１）、第１コンタクトホール領域（ＣＡ２）、及び第２コンタクトホール領域（ＣＡ３）を除いた第１ベース基板４０１の残りの領域に形成される。
【００７２】
具体的には、スイッチング素子領域（ＳＷＡ）及び配線（ＤＬｍ、ＤＬｍ＋１、ＧＬｎ−１、ＧＬｎ）が形成される領域（図示せず）には第１厚さ（ｔ１）の第１パターン（ＰＲ３１）が形成され、ストレージキャパシタ領域（ＣＳＴＡ）には第２厚さ（ｔ２）の第２パターン（ＰＲ３２）が形成される。第３フォトレジスト層がポジティブ型である場合、第２パターン（ＰＲ３２）はスリットマスクまたはハフトーンマスクを通じてパターニングされて第１厚さ（ｔ１）より薄い第２厚さ（ｔ２）に形成される。
【００７３】
図１及び図１９を参照すると、第３フォトレジストパターン（ＰＲ３１、ＰＲ３２）を用いて第１エッチング工程で画素電極領域（ＰＥＡ）、コンタクト部領域（ＣＡ１）、第１コンタクトホール領域（ＣＡ２）及び第２コンタクトホール領域（ＣＡ３）に形成されたゲート絶縁層４２０及び保護絶縁層４５０を除去する。ここで、第１エッチング工程は、ドライエッチング工程が望ましい。
【００７４】
これによって、ゲート電極４１１上に形成されるゲート絶縁層のパターンと、ソース電極（ＳＥ）及びドレイン電極（ＤＥ）上には第１保護絶縁パターン４５１が形成される。コンタクト部領域（ＣＡ１）は、ドレイン電極（ＤＥ）の一端部が露出され、第１コンタクトホール領域（ＣＡ２）にはゲート絶縁層４２０及び保護絶縁層４５０が除去された第１コンタクトホール４７３が形成され、第２コンタクトホール領域（ＣＡ３）には保護絶縁層４５０が除去された第２コンタクトホール４７７が形成される。第１コンタクトホール４７３及び第２コンタクトホール４７７は、複数に形成することができる。
【００７５】
即ち、第１エッチング工程によってドレイン電極（ＤＥ）の一端部が露出され、第１コンタクトホール４７３によってゲート端部パターン４１３が露出され、第２コンタクトホール４７７によってソース端部パターン４４７が露出される。
【００７６】
一方、ストレージキャパシタ領域（ＣＳＴＡ）には、ストレージ共通電極４１５上にゲート絶縁パターン４２５及び保護絶縁パターン４５５が形成される。
その後、第３フォトレジストパターン（ＰＲ３１、ＰＲ３２）をエッチバック工程を通じて所定の厚さだけ除去する。除去する厚さは、第２厚さ（ｔ２）以上であり、第１厚さ（ｔ１）より小さい。
【００７７】
次に、図１及び図２０を参照すると、前記エッチバック工程よってストレージキャパシタ領域（ＣＳＴＡ）に形成された第２パターン（ＰＲ３２）は除去され、スイッチング素子領域（ＳＷＡ）及び配線（ＤＬｍ、ＤＬｍ＋１、ＧＬｎ−１、ＧＬｎ）が形成された配線領域（図示せず）には第３厚さ（ｔ３）の第３パターン（ＰＲ３３）が残るようになる。
【００７８】
第３パターン（ＰＲ３３）を用いて第２エッチング工程で露出されたドレイン電極（ＤＥ）の一端部と、第１コンタクトホール４７３によって露出されたゲート端部パターン４１３及び第２コンタクトホール４７７によって露出されたソース端部パターン４４７を除去する。これによってドレイン電極（ＤＥ）の一端部には第１側面（ＳＣ１）が形成され、ゲート端部パターン４１３には第２側面（ＳＣ２）が形成され、ソース端部パターン４４７には第３側面（ＳＣ３）が形成される。一方、ストレージキャパシタ領域（ＣＳＴＡ）の第２保護絶縁パターン４５５は除去され、ストレージ共通電極４１５上には第２ゲート絶縁パターン４２５のみ残る。
【００７９】
ここで、第２エッチング工程は、ドライエッチング工程が望ましい。第２エッチング工程は、第１〜第３側面（ＳＣ１、ＳＣ２、ＳＣ３）の上部層に含まれたアルミニウムが腐食することを防止するために、塩素（Ｃｌ）系ガスのみでエッチングせずフッ素（Ｆ）系ガスを塩素系ガスと混合した混合ガスでエッチングする。混合ガスをエッチングガスとして用いる場合、第１〜第３側面（ＳＣ１、ＳＣ２、ＳＣ３）の表面に吸着された塩素イオンをフッ素イオンに置換する反応が起こって腐食の原因である塩素イオンの残留を防止することができる。
【００８０】
また、腐食を防止するための他の方法としてはアルミニウムを塩素系ガスで１次エッチングした後、下部層のモリブデンをフッ素系ガスで第２エッチングする場合、フッ素系ガスによって第１ベース基板４０１に残留する塩素イオンを除去することもできる。
【００８１】
次に、図１及び図２１を参照すると、第１〜第３側面（ＳＣ１、ＳＣ２、ＳＣ３）が形成された第１ベース基板４０１上に透明導電層４６０を形成する。
透明導電層４６０は、ドレイン電極（ＤＥ）の第１側面（ＳＣ１）と接触し、ゲート端部パターン４１３の第２側面（ＳＣ２）と接触し、ソース端部パターン４４７の第３側面（ＳＣ３）と接触する。
その後、第３フォトレジストパターン（ＰＲ３３）をストリップ工程を通じて除去する。
【００８２】
次に、図１及び図２２を参照すると、第３フォトレジストパターン（ＰＲ３３）のストリップ工程を通じて透明導電層４６０はパターニングされ、画素電極（ＰＥ）、ゲートパッドパターン４６３、及びソースパッドパターン４６７が形成される。
【００８３】
具体的には、ドレイン電極（ＤＥ）の第１側面（ＳＣ１）と画素電極（ＰＥ）が接触したコンタクト部４７１を通じてドレイン電極（ＤＥ）と画素電極（ＰＥ）が電気的に接続される。また、第１コンタクトホール４７３を通じてゲート端部パターン４１３の第２側面（ＳＣ２）と接触したゲートパッドパターン４６３にゲートパッド（ＧＰ）が定義され、第２コンタクトホール４７７を通じてソース端部パターン４４７の第３側面（ＳＣ３）と接触したソースパッドパターン４６７を通じてソースパッド（ＤＰ）が定義される。また、画素電極（ＰＥ）とストレージ電極４１５によってストレージキャパシタ（ＣＳＴ）が定義される。
【００８４】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【図面の簡単な説明】
【００８５】
【図１】本発明の実施形態による表示パネルの概略的な平面図である。
【図２】図１のＩ−Ｉ’線に沿って見た表示パネルの断面図である。
【図３】図２に示すコンタクト部の拡大図である。
【図４】図２に示すゲートパッドの拡大図である。
【図５】図２に示すソースパッドの拡大図である。
【図６】図２に示すアレイ基板の製造方法を説明するための工程断面図である。
【図７】図２に示すアレイ基板の製造方法を説明するための工程断面図である。
【図８】図２に示すアレイ基板の製造方法を説明するための工程断面図である。
【図９】図２に示すアレイ基板の製造方法を説明するための工程断面図である。
【図１０】図２に示すアレイ基板の製造方法を説明するための工程断面図である。
【図１１】図２に示すアレイ基板の製造方法を説明するための工程断面図である。
【図１２】図２に示すアレイ基板の製造方法を説明するための工程断面図である。
【図１３】図２に示すアレイ基板の製造方法を説明するための工程断面図である。
【図１４】図２に示すアレイ基板の製造方法を説明するための工程断面図である。
【図１５】図２に示すアレイ基板の他の実施形態による製造方法を説明するための工程断面図である。
【図１６】図２に示すアレイ基板の他の実施形態による製造方法を説明するための工程断面図である。
【図１７】図２に示すアレイ基板の他の実施形態による製造方法を説明するための工程断面図である。
【図１８】図２に示すアレイ基板の他の実施形態による製造方法を説明するための工程断面図である。
【図１９】図２に示すアレイ基板の他の実施形態による製造方法を説明するための工程断面図である。
【図２０】図２に示すアレイ基板の他の実施形態による製造方法を説明するための工程断面図である。
【図２１】図２に示すアレイ基板の他の実施形態による製造方法を説明するための工程断面図である。
【図２２】図２に示すアレイ基板の他の実施形態による製造方法を説明するための工程断面図である。
【符号の説明】
【００８６】
１０１、４０１    第１ベース基板
１１０        ゲート金属層
１１０ａ、４１０ａ    第１下部層
１１０ｂ、４１０ｂ    第１上部層
１１１、４１１    ゲート電極
１１３、４１３    ゲート端部パターン
１１５、４１５    ストレージ共通電極
１２０、４２０    ゲート絶縁層
１３０ａ、４３０ａ    活性層
１３０ｂ、４３０ｂ    オーミックコンタクト層
１３１        チャンネル部
１３０、４３０    チャンネル層
１４０、４４０    ソース金属層
１４０ａ、４４０ａ    第２下部層
１４０ｂ、４４０ｂ    第２上部層
１４７        ソース端部パターン
１５０、４５０    保護絶縁層
１５１、４５１    第１保護絶縁パターン
１６３、４６３    ゲートパッドパターン
１６７、４６７    ソースパッドパターン
１７１、４７１    コンタクト部
１７３、４７３    第１コンタクトホール
１７７、４７７    第２コンタクトホール
２０１        第２ベース基板
２１０        遮光パターン
２２０        カラーフィルタ層
２３０        オーバーコーティング層
２４０        共通電極層
３００        液晶層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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