(57)【特許請求の範囲】
【請求項１】
半導体基板上に所定の厚さの第１の絶縁膜を形成する工程と、
該第１の絶縁膜上に該第１の絶縁膜より厚く、該第１の絶縁膜よりエッチングレートの早い第２の絶縁膜を形成する工程と、
前記第１の絶縁膜の第１の開口部と前記第２の絶縁膜の第２の開口部を同一マスクで同時に形成する工程と、
前記第２の開口部が形成された前記第２の絶縁膜と第１の開口部が形成された前記第１の絶縁膜をマスクとして前記半導体基板にトレンチを異方性エッチングで前記半導体基板の厚さ方向に形成する工程と、
前記第１の絶縁膜と該第１の絶縁膜よりエッチングレートの早い前記第２の絶縁膜を同時に第１の等方性エッチングの処理を行い、前記第１の開口部の端部を前記トレンチの開口部の端部から所定の距離Ｘだけ後退させ、前記第２の開口部の端部を前記第１の開口部の端部よりさらに後退させる工程と、
前記第１の絶縁膜をマスクとして、前記トレンチに隣接して露出した前記半導体基板および該半導体基板よりエッチングレートが小さい前記第１の絶縁膜とを同時に第２の等方性エッチングで処理し前記第１の開口部の端部を後退させながら前記所定の距離Ｘより浅い段差を前記トレンチに接して形成し、前記トレンチの開口部の端部と前記段差の端部をそれぞれ丸める工程と、
前記第１の絶縁膜と前記第２の絶縁膜を除去し、前記トレンチ内壁に犠牲酸化処理を行った後、前記トレンチ上から前記段差上および該段差の周囲の前記半導体基板上に渡ってゲート絶縁膜を形成する工程と、
を有する半導体装置の製造方法であって、
前記所定の距離Ｘと前記段差形成のエッチング量Ｙの比（Ｘ／Ｙ）が２〜５の範囲であることを特徴とする半導体装置の製造方法。
【請求項２】
前記の比（Ｘ／Ｙ）が、２．２以上で４．２以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記所定の距離Ｘが、０．０５μｍ〜０．３μｍであることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記エッチング量Ｙが、エッチングレートとエッチング時間の積で算出される値であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記半導体基板がシリコン基板であり、前記第１の絶縁膜が熱酸化で形成したシリコン酸化膜であり、前記第２の絶縁膜がＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で形成したシリコン酸化膜であることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記第１の絶縁膜の所定の厚さが、５ｎｍ〜４０ｎｍであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
９５０℃未満の温度で前記犠牲酸化処理を行った後に形成される前記ゲート絶縁膜が、９５０℃未満の温度で熱酸化により形成されるシリコン酸化膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
前記トレンチ形成後の熱処理は、９００℃以下で７５０℃以上で行うことを特徴とする請求項１に記載の半導体装置の製造方法。

【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、トレンチ構造を有するＭＯＳ素子のゲート酸化膜を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年の半導体装置の低消費電力化に伴い、搭載される半導体素子としてはオン抵抗の小さい特性が求められる。半導体素子のオン抵抗を低減するためには、個々の単位トランジスタ（セル）の占める面積を少なくし、単位面積当たりに集積化されるトランジスタ数（セル数）を増加させることが一つの方法として考えられる。
【０００３】
トレンチ構造のＭＯＳ素子は、プレーナ構造のＭＯＳ素子と比較して、半導体基板の縦方向、すなわち、深さ方向を有効に利用できることから、オン抵抗が低減できてパワーデバイスの適用分野に広く用いられている。
【０００４】
図１５は、従来のトレンチ構造のＭＯＳ素子の構成図であり、同図（ａ）はトレンチの平面図、同図（ｂ）は同図（ａ）のＸ１−Ｘ１線で切断したソース層が形成された箇所のトレンチの要部断面図、同図（ｃ）は同図（ａ）のＸ２−Ｘ２線で切断したトレンチ端部のゲート引き出し部の要部断面図である。
【０００５】
このトレンチ構造のＭＯＳ素子は、例えば、図１５（ｂ）に示すように、そのゲート電極５６は、トレンチ５３側壁に形成したゲート酸化膜５４を介して、主に、ポリシリコンをトレンチ５３内に埋め込んだ構造をしている。このゲート電極５６にゲートしきい値電圧を越える電圧を印加すると、トレンチ５３側壁のウェル層５２にチャネルが形成される。このチャネルを介して、ソース層５５からドレイン層６０へ向って（縦方向、すなわち深さ方向に）電子が流れ、トランジスタがオンする。
【０００６】
トレンチ構造のゲート電極５６は外部からの信号をやり取りするために、トレンチ５３内からシリコン基板５１表面に引き出す必要がある。この場合、ゲート電極５６の引き出し部５７は、図１５（ｃ）に示すように、トレンチ５３の開口部５３ａの端部Ｃを横断する形となる。尚、図中の５８は層間絶縁膜、５９はソース電極、６１はドレイン電極である。
【０００７】
ゲート酸化膜５４は、主に、熱酸化により形成され、その膜厚は、熱酸化時の応力の影響から、平坦な領域と比較して角部（端部Ｃ）では薄膜化する現象が生じる。その結果、ゲート電極５６に電圧が印加されると、酸化膜厚が薄くなったトレンチ５３の開口部５３ａの端部Ｃの角部に電界が集中してこの箇所で絶縁破壊を起こすことがある。この端部Ｃに丸みをつけてゲート酸化膜５４の膜厚が薄くなるのを防止する方法が特許文献１〜特許文献３に記載されている。
【０００８】
次に、特許文献１、２に記載されている方法について説明する。
図１６、図１７は、要部製造工程断面図であり、図１５（ａ）のＸ２−Ｘ２線で切断した断面図を示す。
【０００９】
半導体基板７０上に形成されたマスク７３に対し、異方性エッチングを行い、基板７０の厚さ方向（深さ方向）にトレンチ７５を掘る（図１６（ａ））。
次に、前記トレンチ７５の開口部７６から端部７８が所定の距離だけ退いた開口部７４ａを有するマスク７３ａを基板７０上に設ける（図１６（ｂ））。
【００１０】
次に、前記マスク７３ａを用いて、前記基板７０に対して等方性ドライエッチングを施し段差７９を形成し端部７８をなだらかにする（図１６（ｃ））。
次に、前記マスク７８ａを全面除去し、犠牲酸化処理を１０００℃以上で行った後、義戦酸化膜を除去し、１０００℃以下の水蒸気雰囲気において、前記トレンチ１０の内部を酸化させてゲート酸化膜８０を形成する（図１６（ｄ））。
【００１１】
次に、前記トレンチ７５を埋め、前記ゲート酸化膜８０を介してゲート電極８１を形成する（図１７（ｅ））。図中の７１はｎドリフト層、７２はｐベース層、７４はマスク７３の開口部、７７はマスク７３ａの開口部、７８はトレンチ７５の開口部７６の端部である。
【００１２】
尚、図１８は、図１７（ｅ）の工程での図１５（ａ）のＸ１−Ｘ１線で切断した断面図に相当する要部製造工程断面図である。
これにより、トレンチ７５の開口部７６の端部７８が面取りされる結果、この箇所での電界集中が緩和されてゲート耐圧特性が向上し、リーク電流を小さくすることができる。
【００１３】
また、前記トレンチ７５の開口部７６から退く距離Ｄとしては、１００ｎｍ以上４００ｎｍ以下とすることができる。前記等方性ドライエッチングを行った後に、前記マスク７３ａを全面除去した後、一旦、犠牲酸化膜を形成し、更にこれを除去することを行うことで、前記トレンチ７５の開口部７６は一層なだらかな形状となる。
【００１４】
つまり、開口部７６形状をなだらかな形状とした後に、１０００℃以下の温度による熱酸化で、ゲート酸化膜８０の形成を行うことで、処理温度の低温化を図っている。
この特許文献３では、その段落０００８から段落００１０に半導体基板へのトレンチトレンチの形成および丸み工程について記載されている。また、マスクとしてトレンチの開口部の端部から後退させた熱酸化膜とこれよりもさらに後退したＣＶＤ酸化膜の２層膜を用いることが記載されている。トレンチの開口部の端部から後退させる方法についてはウェットエッチングとドライエッチングを用い、その詳細は特許文献１，２に記載されている。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特許第３３９６５５３号公報
【特許文献２】特許第３７８８９７１号公報
【特許文献３】特開２００１−８５６８６号公報（図１）
【発明の概要】
【発明が解決しようとする課題】
【００１６】
前記の特許文献１、２では、トレンチ７５の開口部７６の端部７８における丸め処理をさらに徹底するために、９５０℃以上の犠牲酸化処理が必要である。しかし、この場合、すでに拡散している不純物の熱拡散が促進されて、各拡散層（ｐベース層７２や図示しないｎエミッタ層など）の深さが設計値より深くなる。したがって、このような丸め処理により不純物の熱拡散が無視できない素子の拡散層については、ゲート酸化膜８０形成後に作り込みを行う必要がある等、製造工程上の制約条件となり、自由度がなくなる。
【００１７】
また、マスクである熱酸化膜をトレンチ７５の開口部７６の端部７８から１００ｎｍ〜４００ｎｍ後退させて（Ｄの値）、半導体基板８０を等方性エッチングすることで丸み形状が得られることが記載されている。しかし、丸み形状は、後退量Ｄの規定のみでは得ることができないことが発明者の実験で判明した。すなわち、丸み形状は、後退量Ｄの他に、丸みを形成するためのエッチング量およびエッチングのために用いるマスク７３の厚みなどが影響するが、特許文献１、２にはそのことについての記載はない。
【００１８】
前記の特許文献３でもまた、丸み形状が、後退量の他に、丸みを形成するためのエッチング量およびエッチングのために用いるマスクの厚みなどが影響することについての記載はない。
【００１９】
この発明の目的は、前記の課題を解決して、マスクの厚さを所定の値にし、後退量とエッチング量の比を所定の値にしてトレンチの開口部の端部を丸めることで、ゲート酸化膜形成温度を９５０℃未満の低い処理温度にした場合でもゲート酸化膜の良好な耐圧特性と長期信頼性が得られる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００２０】
前記の目的を達成するために、特許請求の範囲の請求項１に記載の発明によれば、半導体基板上に所定の厚さの第１の絶縁膜を形成する工程と、該第１の絶縁膜上に該第１の絶縁膜より厚く、該第１の絶縁膜よりエッチングレートの早い第２の絶縁膜を形成する工程と、前記第１の絶縁膜の第１の開口部と前記第２の絶縁膜の第２の開口部を同一マスクで同時に形成する工程と、前記第２の開口部が形成された前記第２の絶縁膜と第１の開口部が形成された前記第１の絶縁膜をマスクとして前記半導体基板にトレンチを異方性エッチングで前記半導体基板の厚さ方向に形成する工程と、前記第１の絶縁膜と該第１の絶縁膜よりエッチングレートの早い前記第２の絶縁膜を同時に第１の等方性エッチングの処理を行い、前記第１の開口部の端部を前記トレンチの開口部の端部から所定の距離Ｘだけ後退させ、前記第２の開口部の端部を前記第１の開口部の端部よりさらに後退させる工程と、前記第１の絶縁膜をマスクとして、前記トレンチに隣接して露出した前記半導体基板および該半導体基板よりエッチングレートが小さい前記第１の絶縁膜とを同時に第２の等方性エッチングで処理し前記第１の開口部の端部を後退させながら前記所定の距離Ｘより浅い段差を前記トレンチに接して形成し、前記トレンチの開口部の端部と前記段差の端部をそれぞれ丸める工程と、前記第１の絶縁膜と前記第２の絶縁膜を除去し、前記トレンチ内壁に犠牲酸化処理を行った後、前記トレンチ上から前記段差上および該段差の周囲の前記半導体基板上に渡ってゲート絶縁膜を形成する工程と、を有する半導体装置の製造方法であって、前記所定の距離Ｘと前記段差形成のエッチング量Ｙの比（Ｘ／Ｙ）が２〜５の範囲である半導体装置の製造方法とする。
【００２２】
また、特許請求の範囲の請求項２に記載の発明によれば、請求項１に記載の発明において、前記の比（Ｘ／Ｙ）が、２．２以上で４．２以下であるとよい。
また、特許請求の範囲の請求項３記載の発明によれば、請求項１または２に記載の発明において、前記所定の距離Ｘが、０．０５μｍ〜０．３μｍであるとよい。
【００２３】
また、特許請求の範囲の請求項４に記載の発明によれば、請求項１に記載の発明において、前記エッチング量Ｙが、エッチングレートとエッチング時間の積で算出される値であるとよい。
【００２４】
また、特許請求の範囲の請求項５に記載の発明によれば、請求項１に記載の発明において、前記半導体基板がシリコン基板であり、前記第１の絶縁膜が熱酸化で形成したシリコン酸化膜であり、前記第２の絶縁膜がＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で形成したシリコン酸化膜であるとよい。
【００２５】
また、特許請求の範囲の請求項６に記載の発明によれば、請求項１に記載の発明において、前記第１の絶縁膜の所定の厚さが、５ｎｍ〜４０ｎｍであるとよい。
【００２６】
また、特許請求の範囲の請求項７に記載の発明によれば、請求項１に記載の発明において、９５０℃未満で前記犠牲酸化処理を行った後に形成される前記ゲート絶縁膜が、９５０℃未満の温度で熱酸化により形成されるシリコン酸化膜であるとよい。
【００２７】
また、特許請求の範囲の請求項８に記載の発明によれば、請求項１に記載の発明において、前記トレンチ形成後の熱処理は、９００℃以下で７５０℃以上で行うとよい。
【発明の効果】
【００２８】
本発明では、マスクであるシリコン酸化膜をトレンチの開口部から後退させる量Ｘと、等方性ドライエッチングによるエッチング量Ｙとの比（Ｘ／Ｙ）を２以上５以下に設定することにより、良好なトレンチの開口部形状（丸み形状）が得られる。その結果、熱酸化による応力を低減することができて、その後の酸化処理や、ゲート酸化膜の形成が行われる処理温度を、９５０℃未満、あるいは、９００℃以下で７５０℃以上で行った場合でも、ゲート酸化膜の良好な耐圧特性と長期信頼性を得ることが可能となる。
【００２９】
トレンチ形成後の酸化処理等における熱処理を低温化することで、熱処理による素子特性への影響が抑えられ、製造工程上の制約や素子特性の性能低下を引き起こすことがなくなる。
【図面の簡単な説明】
【００３０】
【図１】この発明の第１実施例の半導体装置の要部製造工程断面図である。
【図２】図１に続く、この発明の第１実施例の半導体装置の要部製造工程断面図である。
【図３】図２に続く、この発明の第１実施例の半導体装置の要部製造工程断面図である。
【図４】図３に続く、この発明の第１実施例の半導体装置の要部製造工程断面図である。
【図５】図４（ｎ）の工程で形成されるゲート電極部の要部製造工程断面図である。
【図６】後退量Ｘとエッチング量Ｙとの比とＱｂｄの関係を示す図である。
【図７】後退量Ｘとエッチング量Ｙとの比（Ｘ／Ｙ）を２未満とした場合のトレンチ８の開口部９の端部Ａと段差１２の端部Ｂの断面形状であり、実際に観察した断面の写真の転写図である。
【図８】後退量Ｘとエッチング量Ｙとの比（Ｘ／Ｙ）を５超とした場合のトレンチ８の開口部９の端部Ａと段差１２の端部Ｂの断面形状であり、実際に観察した断面の写真の転写図である。
【図９】後退量Ｘとエッチング量Ｙとの比（Ｘ／Ｙ）の値Ｍを３とした場合のトレンチ８の開口部の端部Ａと段差の端部Ｂの断面写真の転写図である。
【図１０】この発明の第２実施例の半導体装置の要部製造工程断面図である。
【図１１】図１０に続く、この発明の第２実施例の半導体装置の要部製造工程断面図である。
【図１２】図１１に続く、この発明の第２実施例の半導体装置の要部製造工程断面図である。
【図１３】図１２に続く、この発明の第２実施例の半導体装置の要部製造工程断面図である。
【図１４】図１３（ｍ）の工程で形成されるゲート電極部の要部製造工程断面図である。
【図１５】従来のトレンチ構造のＭＯＳ素子の構成図であり、（ａ）はトレンチの平面図、（ｂ）は（ａ）のＸ１−Ｘ１線で切断したエミッタ層が形成された箇所のトレンチの要部断面図、（ｃ）は（ａ）のＸ２−Ｘ２線で切断したトレンチ端部のゲート電極引き出し部の要部断面図である。
【図１６】従来のトレンチ構造のＭＯＳ素子の要部製造工程断面図であり、図１５（ａ）のＸ２−Ｘ２線で切断した断面図である。
【図１７】図１６に続く、従来のトレンチ構造のＭＯＳ素子の要部製造工程断面図である。
【図１８】図１６（ｅ）の工程での図１５（ａ）のＸ１−Ｘ１線で切断した断面図に相当する要部製造工程断面図である。
【発明を実施するための形態】
【００３１】
実施の形態を以下の実施例で説明する。
【実施例１】
【００３２】
図１〜図４は、この発明の第１実施例の半導体装置の製造方法を説明する図であり、工程順に示した要部製造工程断面図である。この断面図はゲート電極と繋がるゲート引き出し部の断面図であり、図１５（ｃ）に相当する断面図である。但し、ウェル層、層間絶縁膜およびソース電極は省略されている。この半導体装置はトレンチ型ＭＯＳ素子を例に挙げ、トレンチ部のゲート酸化膜の形成方法について説明している。また、半導体基板としてはシリコン基板１を例に挙げる。
【００３３】
図１（ａ）に示すように、シリコン基板１上に、例えば、熱酸化によりシリコン酸化膜２を５ｎｍ〜４０ｎｍ程度の厚さで形成する。この厚さは、トレンチ８の開口部９の端部Ａ（図２（ｇ）参照）の角張った部分を等方性エッチングでなだらかに丸めるときに必要となる厚さである。また、シリコン酸化膜２を形成するときの熱処理温度は９５０℃未満で７５０℃以上である。
【００３４】
次に、図１（ｂ）に示すように、シリコン酸化膜２上に、例えば、シリコン酸化膜３を、減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、１００ｎｍ〜８００ｎｍ形成する。この厚さがあると、トレンチ８を形成するときの異方性エッチングでシリコン酸化膜３が消失しない。
【００３５】
次に、図１（ｃ）に示すように、フォトレジスト４を全面に塗布し、続いて、フォトリソグラフィー技術でフォトレジスト４を開口して開口部５を形成する。
次に、図１（ｄ）に示すように、開口部５が形成されたフォトレジスト４をマスクとして、例えば、異方性のドライエッチングを行う。この異方性エッチングにより、シリコン酸化膜２およびシリコン酸化膜３をエッチングしてそれぞれに開口部６，７を形成し、開口部７下にシリコン基板１面を露出させる。このときシリコン酸化膜２の開口部７の側壁面とシリコン酸化膜３の開口部の側壁面は面一になる。
【００３６】
次に、図２（ｅ）に示すように、フォトレジスト４を全面除去する。
次に、図２（ｆ）に示すように、シリコン酸化膜２およびシリコン酸化膜３をマスクとして、例えば、シリコン基板１の異方性のドライエッチングを行う。この異方性エッチングを行うことにより、シリコン基板１に所定の深さのトレンチ８を形成する。このトレンチ８の深さは、例えば、１μｍ〜５μｍである。
【００３７】
次に、図２（ｇ）に示すように、シリコン基板１と比較して、シリコン酸化膜２およびシリコン酸化膜３のエッチングレートが十分に大きいエッチング手法を用いて等方性エッチングを行う。この等方性エッチングでシリコン酸化膜２の開口部７の端部１０はトレンチ８の開口部９の端部Ａ（側壁）から後退する。この後退した距離を後退量Ｘという。また、この等方性エッチングでエッチングレートが大きいシリコン酸化膜３は、開口部６の端部１１がシリコン酸化膜２の開口部７の端部１０より大きく後退する。
【００３８】
次に、図２（ｈ）に示すように、シリコン酸化膜２をマスクとして、等方性ドライエッチングでトレンチ８とその周辺をエッチングして段差１２を形成する。このとき後述の図６に示すように、後退量Ｘとエッチング量Ｙの比（Ｘ／Ｙ）の値Ｍが２〜５の範囲になるように等方性ドライエッチングをする。この範囲にすることでトレンチ８の開口部９の端部Ａと段差１２の端部Ｂはなだらかに丸められる。エッチング量Ｙは、予め実測で求めたエッチングレートとエッチング時間の積から算出される。
【００３９】
次に、図３（ｉ）に示すように、残存したマスクのシリコン酸化膜２およびシリコン酸化膜３を全面に渡り除去する。
次に、図３（ｊ）に示すように、９５０℃未満で７５０℃以上の温度で熱酸化することにより、シリコン酸化膜１３を、１０〜４０ｎｍ形成する。ここで、シリコン酸化膜１３の形成は、一般に、犠牲酸化と呼ばれる処理（犠牲酸化処理）であり、通常、ゲート酸化膜形成前に行う。この犠牲酸化により、シリコン基板１の表面は清浄化され、汚染物質等がゲート酸化膜１４中に取り込まれることを回避することができる。犠牲酸化処理の処理温度は、トレンチ８の開口部９の端部Ａと段差１２の端部Ｂが既に丸められているので、９５０℃以上の高温にする必要はない。
【００４０】
次に、図３（ｋ）に示すように、シリコン酸化膜１３を全面除去し、９５０℃未満（もしくは９００℃以下で８００℃以上の熱処理温度で熱酸化を行い、ゲート酸化膜１４となるシリコン酸化膜を、例えば、１０〜１５０ｎｍ形成する。ゲート酸化膜１４は酸化膜と窒化膜の積層された絶縁膜であっても構わない。
【００４１】
次に、図３（ｌ）に示すように、例えば、減圧ＣＶＤ法により、ポリシリコン膜１５を、２００〜６００ｎｍの厚さで全面に形成する。
次に、図４（ｍ）に示すように、フォトレジスト１６を全面に塗布し、フォトリソグラフィー技術により、ゲート電極１７上とゲート電極引き出し部１８となる箇所上にフォトレジスト１６を残存させる。
【００４２】
次に、図４（ｎ）に示すように、フォトレジスト１６をマスクとして、全面にわたりドライエッチングしてゲート電極１７（図５参照）とゲート電極引き出し部１８を形成する。
【００４３】
次に、図４（ｏ）に示すように、フォトレジスト１６を全面除去してゲート電極１７とこのゲート電極１７に繋がるゲート電極引き出し部１８（ゲートランナー）２７の形成が完了する。
【００４４】
前記の一連の工程でさらに詳細な説明を要する工程について次に述べる。
図１（ａ）の工程において、シリコン酸化膜２の厚さが５ｎｍ未満では、図２（ｇ）の等方性エッチングおよび図２（ｈ）の等方性エッチングでシリコン酸化膜２が消滅することがある。また４０ｎｍを超えると図２（ｇ）の等方性エッチングの後の厚さが厚すぎて、図２（ｈ）の等方性エッチングでシリコン酸化膜２の後退が殆ど起こらないために、シリコン酸化膜２の端部１０の下のシリコン基板１が侵食され食い込んだ状態となり角張ってくる。
【００４５】
図２（ｆ）の工程において、シリコン酸化膜３はシリコン酸化膜２よりエッチングレートが大きいのでシリコン酸化膜３の後退量はシリコン酸化膜２よりさらに大きくなる。尚、シリコン酸化膜２の後退量Ｘとは、前記したように、トレンチ８の開口部９の端部Ａからシリコン酸化膜２の端部１０までの距離のことである。
【００４６】
ここでのエッチング手法としては、シリコン基板１への損傷を抑える目的から、フッ酸によるウエットエッチング処理が好ましい。勿論、シリコン基板１への損傷は多少あるがドライエッチングによる等方性エッチングでも前記の後退量Ｘを得ることはできる。
【００４７】
また、ここでは、下層のシリコン酸化膜２として、熱酸化により形成されたシリコン酸化膜を例に挙げた。また、上層のシリコン酸化膜３として、減圧ＣＶＤ法により形成されたシリコン酸化膜を例として挙げた。しかし、上層のシリコン酸化膜のエッチングレートが下層のシリコン酸化膜のエッチングレートと比較して大きければ、シリコン酸化膜の形成方法（膜質）に依らず、同様の効果を得ることができる。
【００４８】
図２（ｇ）の工程において、シリコン酸化膜２としては、続いて行われる等方性ドライエッチングにおいて、シリコン基板１表面がエッチングされないよう、シリコン酸化膜２がマスクとして機能するだけの膜厚が残存していれば良い。さらに、本実施例では、シリコン酸化膜２の後退量Ｘと、続いて行われるシリコン基板１に対する等方性ドライエッチングによるエッチング量Ｙの比（Ｘ／Ｙ）が重要であり、従来例のように、後退量Ｘを１００ｎｍ以上４００ｎｍ以下に限定する必要は無い。
【００４９】
図２（ｈ）の工程において、エッチングでトレンチ８の開口部９の端部Ａに隣接するシリコン基板１に極浅い段差１２を形成する。この段差１２はトレンチ８に繋がり、エッチング量Ｙが少ないとこの段差１２の端部Ｂ（段差１２面とシリコン基板１表面が交わる角部）は丸まる。一方、トレンチ８の開口部９の端部Ａ（トレンチ８の側壁面と段差１２面が交わる角部）は角張るようになる。またエッチング量Ｙが多いと、トレンチ８の開口部９の端部Ａは丸まり、逆に段差１２の端部Ｂは角張ってくる。端部Ａ，Ｂが角張るか丸まるかは後退量Ｘとエッチング量Ｙの比（Ｘ／Ｙ）に依存する（図６参照）。この比（Ｘ／Ｙ）が２〜５の範囲では、端部Ａ，Ｂとも角張らず丸まる。例えば、後退量Ｘを７５ｎｍ、比（Ｘ／Ｙ）を中心値近傍の３に設定した場合は、エッチング量Ｙを２５ｎｍ（７５÷３）にすれば、トレンチ８の開口部９の端部Ａと段差１２の端部Ｂをともに丸めることができる。勿論、比（Ｘ／Ｙ）が２〜５、つまり、エッチング量Ｙが１５ｎｍ〜３７．５ｎｍの範囲で端部Ａ，Ｂを丸めることができる。
【００５０】
これにより、後述の熱酸化によるゲート酸化膜１４の形成過程でトレンチ８で発生する応力を低く抑えることが可能となり、結果として、応力の影響を及ぼすゲート酸化膜１４の薄膜化を抑えることが可能となる。
【００５１】
また、図２（ｈ）の等方性ドライエッチングとしては、例えば、ＣＦ４（四弗化炭素）とＯ２（酸素）の混合ガスを用いたケミカルドライエッチング法により行われることが好ましい。この方法により、シリコン酸化膜２およびシリコン酸化膜３に対するシリコン基板１のエッチングレートが十分大きくなるようエッチング条件を設定することが可能であり、シリコン酸化膜２をマスクとしたシリコン基板１のエッチングを行うことができる。
【００５２】
一方、この等方性ドライエッチングの過程において、シリコン基板１のエッチングと同時に、シリコン酸化膜２およびシリコン酸化膜３のエッチングもわずかながら進行する。
ここで、本実施例では、マスクとなるシリコン酸化膜２、３が、複合膜で構成されており、前記マスクを後退させる過程において、上層の厚いシリコン酸化膜３が下層の薄いシリコン酸化膜２よりも後退している。このため、等方性ドライエッチングの過程において、実質的にエッチングのマスクとなるのは膜厚が薄い下層のシリコン酸化膜２となる。
【００５３】
この状態で、等方性ドライエッチングを行うと、薄い下層のシリコン酸化膜２の端部１０は、各方向からのエッチングが同時進行する。その結果、丸みを形成するシリコン基板１のエッチングの過程（段差１２を形成する過程）で、シリコン酸化膜２の端部１０（開口部の端部）は横方向へ徐々に後退して行く。
【００５４】
この結果、シリコン酸化膜２の界面付近のシリコン基板１は、シリコン酸化膜２の影響が緩和されつつエッチングが進むため、シリコン酸化膜２の界面付近のトレンチ８の開口部９の端部Ａの角部はエッチングが進むにつれて、なだらかな丸みを帯びた形状になる。
【００５５】
これに対し、シリコン酸化膜２が厚い場合は、シリコン酸化膜２の側面からのエッチングのみが進行し、シリコン酸化膜２の表面からのエッチングはシリコン酸化膜２の端部１０の後退に寄与しないため、シリコン酸化膜２の端部１０の後退は極めて小さい。つまり、シリコン酸化膜２下のシリコン基板１のエッチングは、シリコン酸化膜２の影響を受ける形でエッチングが進む。そのため、シリコン酸化膜２の界面付近のシリコン基板１のエッチングに遅れが生じシリコン酸化膜２の端部１０付近のシリコン基板１の形状は侵食されて食い込んだ形状となる。その結果、厚いシリコン酸化膜２の端部１０付近では、シリコン酸化膜２とシリコン基板１の界面付近で段差１２の端部Ｂは角張った形状となる。これは、単層の厚いシリコン酸化膜の場合と同様である。
【００５６】
本実施例において、マスクとして２層構造のシリコン酸化膜２，３を用いた場合の例を示した。しかし、マスクとして、２層以上の構造を有するシリコン酸化膜を用いても良い。この場合、マスクとなるシリコン酸化膜は、下層から順にエッチングレートが大きくなる膜質を有するシリコン酸化膜を積層した構造とする。この場合、最下層のシリコン酸化膜は等方性エッチングで消滅しないように５〜４０ｎｍの厚さに設定する。これによりマスクを２層構造とした場合と同様の効果を得ることができる。
【００５７】
図６は、後退量Ｘとエッチング量Ｙとの比とＱｂｄの関係を示す図である。ここで実験に用いた供試品について説明する。シリコン酸化膜２は熱酸化法で形成しその膜厚は２５ｎｍであるが、前記したように５ｎｍ〜４０ｎｍの範囲にあればよい。また、犠牲酸化膜とゲート酸化膜の処理温度は８００℃であるが、前記したように９５０℃未満で７５０℃以上であればよい。ここではＸを０．０５μｍ≦Ｘ≦０．３μｍの範囲にして実験を行った。また、Ｑｂｄの単位はＣ／ｃｍ２、Ｘ、Ｙの単位はμｍである。縦軸にＱｂｄを表し、横軸に比を表す。縦軸のＱｂｄ（Ｃｈａｒｇｅ  ｔｏ  Ｂｒｅａｋｄｏｗｎ）は、Ｑｂｄ試験の特性値であり、ゲート酸化膜特性と品質の試験の一方法である。
【００５８】
また、横軸の後退量Ｘは、トレンチからマスクを退かせる量であり、トレンチ側壁からの距離である。また、エッチング量Ｙはシリコン基板を等方性のドライエッチングした場合の距離でり、エッチングレートとエッチング時間の積から算出される基板表面からの距離である。
【００５９】
ここで、Ｑｂｄ試験は、ゲート酸化膜へ一定の電流、すなわち電荷を強制的に注入し、破壊に至るまでの時間を測定することで、ゲート酸化膜が破壊に至る電荷量を見積もるゲート酸化膜の特性試験である。特性値が高い程、ゲート酸化膜としての特性、品質が優れていることを示しており、ゲート酸化膜の優れた耐圧特性と長期信頼性を得ることができる。
【００６０】
また、量産品においては、Ｑｂｄ≧１０Ｃ／ｃｍ２が良品扱いとなる。そのため、図６から、後退量Ｘとエッチング量Ｙとの比（Ｘ／Ｙ）を２以上、５以下の範囲にするとよい。図６ではこの比（Ｘ／Ｙ）をＭで表す。また、比（Ｘ／Ｙ）を２．２以上、４．２以下とするとＱｂｄの特性値が２０Ｃ／ｃｍ２以上とさらに高くなり好ましい。また、等方性エッチングでシリコン酸化膜２もエッチングされて薄くなるので、エッチング量Ｙの最大値はシリコン酸化膜２が消失しないことが条件である。
【００６１】
前記したように、Ｑｂｄの特性値を左右するトレンチ８の開口部９の端部Ａと段差１２の端部Ｂの形状が、上記の比（Ｘ／Ｙ）の範囲に設定することで、丸み形状となる。その結果、ゲート酸化膜１４を形成するための熱酸化の過程で発生する応力を低く抑えることが可能となり、ゲート酸化膜１４の薄膜化現象を防止することができる。
【００６２】
尚、比（Ｘ／Ｙ）を２〜５にすると、トレンチ８の開口部９の端部Ａと段差１２の端部Ｂを丸められるのは、エッチング条件や方法には殆ど依存しない。
図７は、後退量Ｘとエッチング量Ｙとの比（Ｘ／Ｙ）を２未満とした場合のトレンチ８の開口部９の端部Ａと段差１２の端部Ｂの断面形状であり、実際に観察した断面の写真の転写図である。この条件下では、同図（ａ）から分かるように、段差１２の端部Ｂにおいて、突起形状が見られており、この部分のゲート酸化膜１４厚みが薄膜化しており、電界が集中する結果、Ｑｂｄの特性値が低下している。
【００６３】
一方、図８は、後退量Ｘとエッチング量Ｙとの比（Ｘ／Ｙ）を５超とした場合のトレンチ８の開口部９の端部Ａと段差１２の端部Ｂの断面形状であり、実際に観察した断面の写真の転写図である。この条件下では、転写図から分かるように、段差１２の端部Ｂにおいて、突起形状が見られており、この部分のゲート酸化膜１４の厚みが薄膜化しており、電界が集中する結果、Ｑｂｄの特性値が低下している。
【００６４】
図９は、後退量Ｘとエッチング量Ｙとの比（Ｘ／Ｙ）を３とした場合のトレンチ８の開口部の端部Ａと段差の端部Ｂの断面写真の転写図である。図９から分かるように、この場合には、トレンチ８の開口部９の端部Ａおよび段差１２の端部Ｂに突起形状が見られておらず、ゲート酸化膜１４の薄膜化が回避されるため、電界集中が生じることは無く、Ｑｂｄの特性値を高くすることが可能となる。
【００６５】
また、本実施例では、図２（ｈ）の等方性ドライエッチング後のゲート酸化膜１４の形成において、トレンチ８の開口部９の突起形状の形成と、それに伴うゲート酸化膜１４の薄膜化を回避できる。また、このゲート酸化膜１４の形成時には粘性流動が生じない、９５０℃未満もしくは９００℃以下で８００℃以上の形成温度とすることができる。
【００６６】
以上により、トレンチ８形成後のゲート酸化膜１４形成における熱処理温度を低温化した場合でもゲート酸化膜１４の耐圧特性および長期信頼性が確保され、熱処理による素子特性への影響が抑えられる。
【実施例２】
【００６７】
図１０〜図１３は、この発明の第２実施例の半導体装置の製造方法を説明する図であり、工程順に示した要部製造工程断面図である。この半導体装置はトレンチ型ＭＯＳ素子を例に挙げ、トレンチ部のゲート酸化膜の形成方法について説明している。また、半導体基板としてはシリコン基板を例に挙げる。実施例１との違いは、段差１２形成のマスクとあいて、薄いシリコン酸化膜２の代わりに厚いシリコン酸化膜２１の単層膜を用いている点である
図１０（ａ）に示すように、シリコン基板１上に、例えば、シリコン酸化膜２１を、熱酸化、もしくは、減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、１００〜８００ｎｍ形成する。
【００６８】
次に、図１０（ｂ）に示すように、フォトレジスト４を全面に塗布し、続いて、周知のフォトリソグラフィー技術によりフォトレジストを開口し開口部５を形成する。
次に、図１０（ｃ）に示すように、フォトレジスト１６をマスクとして、例えば、異方性のドライエッチングを行うことにより、シリコン酸化膜２１の一部領域をエッチング除去し開口部２２を形成し、開口部２２下のシリコン基板１を露出させる。
【００６９】
次に、図１０（ｄ）に示すように、フォトレジスト４を全面除去する。
次に図１１（ｅ）に示すように、シリコン酸化膜２１をマスクとして、例えば、異方性のドライエッチングを行うことにより、開口部２２下のシリコン基板１をエッチングし、例えば、深さ１μｍ〜５μｍのトレンチ８を形成する。
【００７０】
次に、図１１（ｆ）に示すように、等方性エッチング、例えば、ウエットエッチング処理を行うことにより、シリコン酸化膜２１を、所定の距離だけトレンチ８側面から後退させる。この所定の距離が後退量Ｘである。この等方性エッチングによりシリコン酸化膜２１の厚さを５ｎｍ〜４０ｎｍの範囲とする。エッチング手法としては、ドライエッチングによるエッチングでも同様の効果が得られるが、ここでは、シリコン基板１への損傷を抑える目的から、フッ酸によるウエットエッチング処理を行った。
【００７１】
次に、図１１（ｇ）に示すように、シリコン酸化膜２１をマスクとして、等方性ドライエッチングを行うことにより、シリコン基板１の露出した箇所に段差１２を形成する。前記の後退量Ｘと等方性エッチングのエッチング量Ｙの比（Ｘ／Ｙ）を２〜５になるように段差１２を形成するとトレンチ８の開口部９の端部Ａと段差１２の端部Ｂを丸めることができる。例えば、後退量Ｘを７５ｎｍとしてエッチング量Ｙを２５ｎｍとすれば比（Ｘ／Ｙ）が３となり、トレンチ８の開口部９の端部Ａと段差１２の端部Ｂを丸めることができる。尚、エッチング量Ｙはエッチングレートとエッチング時間から算出された基板表面からの距離である。
【００７２】
次に、図１１（ｈ）に示すように、残存したマスクのシリコン酸化膜２１を全面にわたり除去する。
次に、図１２（ｉ）に示すように、９５０℃未満の温度での熱酸化により、シリコン酸化膜１３を、１０〜４０ｎｍ形成する。ここで、シリコン酸化膜１３の形成は、一般に、犠牲酸化と呼ばれる処理（犠牲酸化処理）であり、通常、ゲート酸化膜１４形成前に行う。この犠牲酸化により、シリコン基板１の表面、とりわけ、エッチングに晒されたトレンチ８側面は清浄化され、汚染物質等がゲート酸化膜１４中に取り込まれることを回避することができる。
【００７３】
この犠牲酸化処理の処理温度は、トレンチ８の開口部９の端部Ａと段差１２の端部Ｂが既に丸められているので、９５０℃以上の高温にする必要はない。
次に、図１２（ｊ）に示すように、シリコン酸化膜１３を全面除去し、熱酸化により、シリコン酸化膜を、例えば、１０〜１５０ｎｍ形成し、ゲート酸化膜１４を形成する。
【００７４】
次に、図１２（ｋ）に示すように、例えば、減圧ＣＶＤ法により、ポリシリコン膜１５を、２００ｎｍ〜１０００ｎｍ全面に形成する。
次に、図１２（ｌ）に示すように、フォトレジスト１６を全面に塗布し、フォトリソ技術により、一部領域を露光し、ゲート電極１７とゲート電極引き出し部１８となる箇所上のフォトレジスト１６を残存させる。
【００７５】
次に、図１３（ｍ）に示すように、フォトレジスト１６をマスクとして、全面にわたりドライエッチングすることにより、ゲート電極１７（図１５参照）とゲート電極引き出し部１８を形成する。
【００７６】
次に、図１３（ｎ）に示すように、フォトレジスト１６を全面除去することで、トレンチ部のゲート電極１７およびゲート電極引き出し部１８の形成が終了する。
前記したように、図１１（ｆ）の等方性エッチング後のシリコン酸化膜２１の厚さを５ｎｍ〜４０ｎｍの範囲にし、図１２（ｇ）の段差１２を形成する等方性エッチングで、後退量Ｘとエッチング量Ｙの比（Ｘ／Ｙ）を２〜５（さらに好ましくは２．２〜４．２）にすることで、トレンチ８の開口部９の端部Ａと段差１２の端部Ｂを丸めることができる。その結果、トレンチ８形成後のゲート酸化膜１４形成における熱処理温度を低温化した場合でもゲート酸化膜１４の耐圧特性および長期信頼性が確保され、熱処理による素子特性への影響が抑えられる。
【符号の説明】
【００７７】
１    シリコン基板
２，３，１３，２１  シリコン酸化膜
４，１６  フォトレジスト
５，６，７，９，２２  開口部
８    トレンチ
１０，１１    端部
１２    段差
１４    ゲート酸化膜
１５    ポリシリコン膜
１７    ゲート電極
１８    ゲート電極引き出し部
Ａ，Ｂ  端部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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