(57)【特許請求の範囲】
【請求項１】
第１の導電型の第１の化合物半導体層と、
前記第１の化合物半導体層の上方に形成された電子走行層と、
前記電子走行層の上方に形成された電子供給層と、
前記電子供給層の上方に形成されたゲート電極及びソース電極と、
前記第１の化合物半導体層の下方に形成されたドレイン電極と、
前記電子走行層と前記ドレイン電極との間に形成された前記第１の導電型と異なる第２の導電型の第２の化合物半導体層と、
前記第２の化合物半導体層の電位を制御する制御手段と、
前記電子走行層と前記ドレイン電極との間に前記第２の化合物半導体層と接するように形成され、開口部を備えた電流狭窄層と、
を有し、
前記電流狭窄層は、ＡｌＮ層であり、
前記電子走行層は、ＧａＮ層であり、
前記電流狭窄層と前記電子走行層との間に形成されたｎ型ＡｌＧａＮ層を有することを特徴とする化合物半導体装置。
【請求項２】
前記電子走行層と前記第２の化合物半導体層との間に形成された前記第１の導電型の第３の化合物半導体層を有することを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記開口部内に形成された前記第１の導電型の第３の化合物半導体層を有することを特徴とする請求項１に記載の化合物半導体装置。
【請求項４】
前記第２の化合物半導体層は、前記第１の化合物半導体層と前記電子走行層との間に位置していることを特徴とする請求項１乃至３のいずれか１項に記載の化合物半導体装置。
【請求項５】
前記第２の化合物半導体層の厚さは、１ｎｍ乃至１μｍであることを特徴とする請求項１乃至４のいずれか１項に記載の化合物半導体装置。
【請求項６】
第１の導電型の第１の化合物半導体層上方に、前記第１の導電型と異なる第２の導電型の第２の化合物半導体層を形成する工程と、
開口部を備えた電流狭窄層を前記第１の化合物半導体層の上方に前記第２の化合物半導体層と接するように形成する工程と、
前記第２の化合物半導体層の上方に電子走行層を形成する工程と、
前記電子走行層上に電子供給層を形成する工程と、
前記電子供給層の上方にゲート電極及びソース電極を形成する工程と、
前記第１の化合物半導体層の下方にドレイン電極を形成する工程と、
前記第２の化合物半導体層の電位を制御する制御手段を形成する工程と、
を有し、
前記電流狭窄層として、ＡｌＮ層を形成し、
前記電子走行層として、ＧａＮ層を形成し、
前記電流狭窄層を形成する工程と前記電子走行層を形成する工程との間に、前記電流狭窄層上にｎ型ＡｌＧａＮ層を形成する工程を有することを特徴とする化合物半導体装置の製造方法。
【請求項７】
前記第２の化合物半導体層の厚さを１ｎｍ乃至１μｍとすることを特徴とする請求項６に記載の化合物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、基板の上方に結晶成長によりＡｌＧａＮ層及びＧａＮ層が形成され、ＧａＮ層が電子走行層として機能する高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）についての研究が行われている。ＧａＮのバンドギャップは３．４ｅＶであり、ＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きい。このため、ＧａＮ系のＨＥＭＴの耐圧は高く、自動車用等の高耐圧電力デバイスとして有望である。【０００３】
また、ＧａＮ系のＨＥＭＴの構造には、ソース及びドレインが基板の表面に平行に配置された横型構造と、ソース及びドレインが基板の表面に垂直に配置された縦型構造とがある。【０００４】
縦型構造は、電流の経路が３次元的になるため、チップ当たりの電流量を横型構造と比較して増加することができる。また、ドレイン電極及びソース電極が基板の上下に位置するため、これらの面積を大きくしてもチップの面積を小さくしやすい。従って、大きな電流を流すために、ドレイン電極及びソース電極の面積を大きくしても、チップの面積は増加しにくい。更に、チップ当たりの金属の割合が大きくなるため、放熱特性が向上する。【０００５】
ＧａＮ系のＨＥＭＴにおいては、ゲートに電圧を印加しない場合でも、ＧａＮ層とＡｌＧａＮ層との間の格子定数の差に起因する２次元電子ガスが存在するため、チャネルに電流が流れる。つまり、ノーマリーオン動作をする。一方、電源投入時及びゲート電極が破壊された時等のゲート電極に意図的でなく０Ｖが印加されている時に、ソースとドレインとの間に電流が流れてしまうことも考えられる。そこで、フェールセーフの観点からもＧａＮ系ＨＥＭＴのノーマリーオフ動作が望まれている。【０００６】
【特許文献１】特開２００６−１４０３６８号公報
【非特許文献１】Japanese Journal of AppliedPhysics vol. 46, No. 21, 2007, pp. L503-L505
【発明の開示】
【０００７】
本発明は、ソースとドレインとの間で電荷を適切に制御することができる化合物半導体装置及びその製造方法を提供することを目的とする。
【０００８】
化合物半導体装置の一態様には、第１の導電型の第１の化合物半導体層と、前記第１の化合物半導体層の上方に形成された電子走行層と、前記電子走行層の上方に形成された電子供給層と、前記電子供給層の上方に形成されたゲート電極及びソース電極と、前記第１の化合物半導体層の下方に形成されたドレイン電極と、が設けられている。更に、前記電子走行層と前記ドレイン電極との間に形成された前記第１の導電型と異なる第２の導電型の第２の化合物半導体層と、前記第２の化合物半導体層の電位を制御する制御手段と、前記電子走行層と前記ドレイン電極との間に前記第２の化合物半導体層と接するように形成され、開口部を備えた電流狭窄層と、が設けられている。前記電流狭窄層は、ＡｌＮ層であり、前記電子走行層は、ＧａＮ層であり、前記電流狭窄層と前記電子走行層との間にｎ型ＡｌＧａＮ層が形成されている。
【０００９】
化合物半導体装置の製造方法の一態様では、第１の導電型の第１の化合物半導体層上方に、前記第１の導電型と異なる第２の導電型の第２の化合物半導体層を形成し、開口部を備えた電流狭窄層を前記第１の化合物半導体層の上方に前記第２の化合物半導体層と接するように形成し、前記第２の化合物半導体層の上方に電子走行層を形成する。次に、前記電子走行層上に電子供給層を形成し、その後、前記電子供給層の上方にゲート電極及びソース電極を形成する。また、前記第１の化合物半導体層の下方にドレイン電極を形成し、前記第２の化合物半導体層の電位を制御する制御手段を形成する。前記電流狭窄層として、ＡｌＮ層を形成し、前記電子走行層として、ＧａＮ層を形成し、前記電流狭窄層の形成と前記電子走行層の形成との間に、前記電流狭窄層上にｎ型ＡｌＧａＮ層を形成する。
【図面の簡単な説明】
【００１０】
【図１】図１は、第１の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。
【図２】図２は、複数のＧａＮ系ＨＥＭＴが集積した構造のレイアウトの例を示す図である。
【図３】図３は、複数のＧａＮ系ＨＥＭＴが集積した構造のレイアウトの他の例を示す図である。
【図４Ａ】図４Ａは、ＧａＮ系ＨＥＭＴのオフ時のゲート電極１５の下方におけるキャリア密度の分布を示すグラフである。
【図４Ｂ】図４Ｂは、ＧａＮ系ＨＥＭＴのオン時のゲート電極１５の下方におけるキャリア密度の分布を示すグラフである。
【図５Ａ】図５Ａは、第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図５Ｂ】図５Ｂは、図５Ａに引き続き、ＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図５Ｃ】図５Ｃは、図５Ｂに引き続き、ＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図５Ｄ】図５Ｄは、図５Ｃに引き続き、ＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図５Ｅ】図５Ｅは、図５Ｄに引き続き、ＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図５Ｆ】図５Ｆは、図５Ｅに引き続き、ＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図５Ｇ】図５Ｇは、図５Ｆに引き続き、ＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図５Ｈ】図５Ｈは、図５Ｇに引き続き、ＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図５Ｉ】図５Ｉは、図５Ｈに引き続き、ＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図５Ｊ】図５Ｊは、図５Ｉに引き続き、ＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図５Ｋ】図５Ｋは、図５Ｊに引き続き、ＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図５Ｌ】図５Ｌは、図５Ｋに引き続き、ＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図５Ｍ】図５Ｍは、図５Ｌに引き続き、ＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図６】図６は、ＨＶＰＥ装置の構成を示す図である。
【図７】図７は、ＭＯＣＶＤ装置の構成を示す図である。
【図８】図８は、第２の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。
【図９】図９は、第３の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。
【図１０】図１０は、第４の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。
【図１１】図１１は、第５の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。
【図１２Ａ】図１２Ａは、第１の実施形態に倣ったＧａＮ系ＨＥＭＴのオフ動作時のＩ−Ｖ特性を示すグラフである。
【図１２Ｂ】図１２Ｂは、第１の実施形態に倣ったＧａＮ系ＨＥＭＴのオン動作時のＩ−Ｖ特性を示すグラフである。
【図１３Ａ】図１３Ａは、第３の実施形態に倣ったＧａＮ系ＨＥＭＴのオフ動作時のＩ−Ｖ特性を示すグラフである。
【図１３Ｂ】図１３Ｂは、第３の実施形態に倣ったＧａＮ系ＨＥＭＴのオン動作時のＩ−Ｖ特性を示すグラフである。
【発明を実施するための最良の形態】
【００１１】
以下、実施形態について、添付の図面を参照して具体的に説明する。【００１２】
（第１の実施形態）
先ず、第１の実施形態について説明する。図１は、第１の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。【００１３】
第１の実施形態では、基板１上にＡｌＮ層２及びｎ型ＧａＮ層３（第１の化合物半導体層）が形成されている。基板１は、例えばｎ型のシリコン単結晶基板である。ＡｌＮ層２の厚さは１μｍ〜１０μｍ程度である。ｎ型ＧａＮ層３にはＳｉが１×１０１７ｃｍ−３〜１×１０２０ｃｍ−３程度ドーピングされており、その厚さは１μｍ〜１０μｍ程度である。【００１４】
ｎ型ＧａＮ層３上に、ｐ型ＧａＮ層４が電流制御層（第２の化合物半導体層）として形成されている。ｐ型ＧａＮ層４にはＭｇが１×１０１７ｃｍ−３程度〜１×１０２０ｃｍ−３程度ドーピングされており、その厚さは、例えば１ｎｍ〜１μｍ程度であることが好ましい。１ｎｍより薄いと十分な耐圧が取れなくなり、１μｍより厚いとオン抵抗の増加により、オン時の電流密度が低下するためである。【００１５】
ｐ型ＧａＮ層４上に、開口部５ａを備えたシリコン酸化膜５が電流狭窄層（電流ブロック層）として形成されている。電流通過領域としての開口部５ａの平面形状は、例えば縦横の長さが夫々０．５μｍ、５００μｍの長方形である。また、シリコン酸化膜５の厚さは１０ｎｍ〜１０００ｎｍ程度である。【００１６】
そして、開口部５ａ内にｎ型ＧａＮ層６が形成されている。ｎ型ＧａＮ層６には、ｎ型ＧａＮ層３と同様に、Ｓｉが１×１０１７ｃｍ−３〜１×１０１９ｃｍ−３程度ドーピングされている。【００１７】
更に、シリコン酸化膜５及びｎ型ＧａＮ層６上に、ノンドープのＧａＮ層７、ノンドープのＡｌＧａＮ層８、ｎ型ＡｌＧａＮ層９及びｎ型ＧａＮ層１０が形成されており、これらに、素子分離溝１１が形成されている。ＧａＮ層７の厚さは０．０５μｍ〜５μｍ程度であり、ＧａＮ層７は電子走行層として機能する。ＡｌＧａＮ層８の厚さは１ｎｍ〜２０ｎｍ程度である。ｎ型ＡｌＧａＮ層９にはＳｉが１×１０１７ｃｍ−３〜１×１０１９ｃｍ−３程度ドーピングされており、その厚さは５ｎｍ〜５０ｎｍ程度である。ｎ型ＡｌＧａＮ層９は、ＧａＮ層７（電子走行層）に電子を供給する電子供給層として機能し、ＡｌＧａＮ層８は、ＧａＮ層７（電子走行層）とｎ型ＡｌＧａＮ層９（電子供給層）とを互いから離間するスペーサ層として機能する。ＡｌＧａＮ層８のバンドギャップが広いため、ＧａＮ層７のＡｌＧａＮ層８との界面近傍に深いポテンシャルウェルが形成され、ここに２次元電子ガス２ＤＥＧが生じる。ｎ型ＧａＮ層１０にはＳｉが１×１０１７ｃｍ−３〜１×１０１９ｃｍ−３程度ドーピングされており、その厚さは１ｎｍ〜２０ｎｍ程度である。【００１８】
また、ｎ型ＧａＮ層１０上にシリコン窒化膜１２が形成されている。平面視で、シリコン窒化膜１２の中央部にゲート電極用の開口部が形成され、更に、この開口部を取り囲むソース電極用の開口部が形成されている。ｎ型ＧａＮ層１０には、シリコン窒化膜１２のソース電極用の開口部に整合する開口部１０ａが形成されている。【００１９】
そして、シリコン窒化膜１２のゲート電極用の開口部内にゲート電極１５が形成され、シリコン窒化膜１２のソース電極用の開口部及びｎ型ＧａＮ層１０の開口部１０ａ内にソース電極１３が形成されている。また、基板１の裏面にドレイン電極１４が形成されている。更に、素子分離溝１１内においてシリコン酸化膜５上に、ｐ型ＧａＮ層４の電位を制御する制御電極１６が形成されている。【００２０】
このようにして、１個のＧａＮ系ＨＥＭＴが構成されている。また、このようなＧａＮ系ＨＥＭＴは、図２に示すように、素子分離溝１１を介して互いに直交する２方向に配列するように設けられている。また、このようなＧａＮ系ＨＥＭＴが、図３に示すように、素子分離溝１１を介して一方向に配列するように設けられていてもよい。【００２１】
そして、ゲート電極１５に電圧を印加せずに上記のＧａＮ系ＨＥＭＴをオフの状態としておく場合には、ゲート電極１５及び制御電極１６の電位をソース電極１３の電位と等しくしておく。このような制御の結果、電子はｐ型ＧａＮ層４の内部に進入することができず、ノーマリーオフ動作が確保される。ｐ型ＧａＮ層４の導電型がｐ型であり、伝導帯のバンドが上昇しており、電子の存在確率が著しく小さいためである。一方、上記のＧａＮ系ＨＥＭＴをオンの状態とする場合には、電流値を増大させるためにゲート電極１５に例えば１Ｖの電圧を印加し、制御電極１６に所定の電圧、例えば５Ｖの電圧を印加する。このような制御を行うことにより、ｐ型ＧａＮ層４に電流が流れ、更に電流量をゲート電極１５で制御することができるようになる。ノーマリーオフ動作については、次に詳細に説明する。また、動作中にオン抵抗が変化する電流コラプス現象が、ｎ型ＧａＮ層１０及びシリコン窒化膜１２の作用により抑制される。【００２２】
図４Ａは、ＧａＮ系ＨＥＭＴ（ｐ型ＧａＮ層４の厚さ：１００ｎｍ）のオフ時のゲート電極１５の下方におけるキャリア密度の分布を示すグラフである。図４Ａに示すように、オフ時には、ＧａＮ層７において、深さに付随してキャリア密度が減少し、ｎ型ＧａＮ層６においてキャリア密度は増大する。そして、ｐ型ＧａＮ層４（電流制御層）においてキャリア密度が極めて小さくなり、ｎ型ＧａＮ層３においてキャリア密度が再び急激に増大している。このようなキャリア密度の分布があるため、ゲート電極１５に電圧を印加したとしても、ソース電極１３とドレイン電極１４との間には電流が流れない。
【００２３】
図４Ｂは、ＧａＮ系ＨＥＭＴ（ｐ型ＧａＮ層４の厚さ：１００ｎｍ）のオン時のゲート電極１５の下方におけるキャリア密度の分布を示すグラフである。図４Ｂに示すように、オン時には、制御電極１６に印加された電圧の影響によりｐ型ＧａＮ層４のキャリア密度がオフ時よりも著しく高くなる。このため、ゲート電極１５に所定の電圧を印加すれば、ソース電極１３とドレイン電極１４との間に電流が流れる。
【００２４】
次に、上述のようなＧａＮ系ＨＥＭＴを製造する方法について説明する。図５Ａ乃至図５Ｍは、第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を工程順に示す断面図である。【００２５】
先ず、図５Ａに示すように、基板１上に、ハロゲン化気相エピタキシ（ＨＶＰＥ：halide vapor
phase epitaxy）法によりＡｌＮ層２を形成する。【００２６】
ここで、ＨＶＰＥ装置について説明する。図６は、ＨＶＰＥ装置の構成を示す図である。石英製反応管３０の周囲に誘導加熱用の高周波コイル３１が巻回され、その内部に基板１０１を載置するためのカーボンサセプタ３２が配置されている。反応管３０の上流端（図６中の左側の端部）に、２本のガス導入管３４及び３５が接続され、反応管３０の下流端（図６中の右側の端部）には１本のガス排出管３６が接続されている。反応管３０内のサセプタ３２よりも上流側にボート３８が配置され、その内部に成長すべき化合物のＩＩＩ族元素のソース３９が収容される。ソース３９は、例えばＡｌＮ層を結晶成長させる場合はＡｌである。ガス導入管３４からＮソースガスとしてアンモニア（ＮＨ３）ガスが導入され、ガス導入管３５から塩化水素（ＨＣｌ）ガスが導入される。ＨＣｌガスはボート３８中のＩＩＩ族ソース３９と反応し、ＩＩＩ族元素塩化物（ＡｌＣｌ等）をソースガスとして生成する。ソースガス（ＡｌＣｌガス等）及びＮＨ３ガスは基板１０１上に運ばれ、基板１０１の表面で反応してＡｌＮ層等を成長させる。余剰のガスはガス排出管３６から除害塔へ排出される。なお、ＧａＮ層を結晶成長させる場合のソース３９はＧａであり、ＩＩＩ族元素塩化物のソースガスはＧａＣｌとなる。【００２７】
ＡｌＮ層２を形成する場合の条件は、例えば、以下のように設定する。
圧力：常圧、
ＨＣｌガスの流量：１００ｃｃｍ（１００ｃｍ３／ｍｉｎ）、
ＮＨ３ガスの流量：１０ｌｍ（１０リットル／ｍｉｎ）、
温度：１１００℃。【００２８】
ＡｌＮ層２を形成した後には、図５Ｂに示すように、ＡｌＮ層２上に、有機化学気相堆積（ＭＯＣＶＤ：metal organic chemical vapor
deposition）法によりｎ型ＧａＮ層３を形成する。【００２９】
ここで、ＭＯＣＶＤ装置について説明する。図７は、ＭＯＣＶＤ装置の構成を示す図である。石英製反応管４０の周囲に高周波コイル４１が配置され、反応管４０の内側に基板１０１を載置するためのカーボンサセプタ４２が配置されている。反応管４０の上流端（図７中の左側の端部）に、２本のガス導入管４４及び４５が接続され、化合物のソースガスが供給される。例えば、ガス導入管４４からＮソースガスとしてＮＨ3ガスが導入され、ガス導入管４５からＩＩＩ族元素のソースガスとしてトリメチルアルミニウム（ＴＭＡ）、トリメチルガリウム（ＴＭＧ）、トリメチルインジウム（ＴＭＩ）等の有機ＩＩＩ族化合物原料が導入される。基板１０１上で結晶成長が行われ、余剰のガスはガス排出管４６から除害塔へ排出される。なお、ＭＯＣＶＤ法による結晶成長を減圧雰囲気で行う場合は、ガス排出管４６は真空ポンプへ接続され、真空ポンプの排出口が除害塔に接続される。ＭＯＣＶＤ装置は、ｎ型ＧａＮ層３だけでなく、ｐ型ＧａＮ層４等の形成にも使用される。
【００３０】
ｎ型ＧａＮ層３を形成する場合の条件は、例えば、以下のように設定する。
トリメチルガリウム（ＴＭＧ）の流量：０〜５０ｓｃｃｍ、
トリメチルアルミニウム（ＴＭＡ）の流量：０〜５０ｓｃｃｍ、
トリメチルインジウム（ＴＭＩ）の流量：０〜５０ｓｃｃｍ、
アンモニア（ＮＨ３）の流量：２０ｓｌｍ、
ｎ型不純物：シラン（ＳｉＨ４）、
圧力：１００Ｔｏｒｒ、
温度：１１００℃。【００３１】
ｐ型ＧａＮ層４等を形成する場合の条件は、例えば、以下のように設定する。
トリメチルガリウム（ＴＭＧ）の流量：０〜５０ｓｃｃｍ、
トリメチルアルミニウム（ＴＭＡ）の流量：０〜５０ｓｃｃｍ、
トリメチルインジウム（ＴＭＩ）の流量：０〜５０ｓｃｃｍ、
アンモニア（ＮＨ３）の流量：２０ｓｌｍ、
ｐ型不純物：ビスシクロペンタディエニルマグネシウム（Ｃｐ２Ｍｇ）、
圧力：１００Ｔｏｒｒ、
温度：１１００℃。【００３２】
なお、基板１としてシリコン基板を用いる場合、ＡｌＮ層２が形成されていても、その上にＧａＮ層は成長しにくい。このため、ｎ型ＧａＮ層３の形成の初期段階において、Ａｌを１０原子％（ａｔ％）含むＡｌＧａＮ層（図示せず）を形成することが好ましい。【００３３】
ｎ型ＧａＮ層３を形成した後には、図５Ｃに示すように、ｎ型ＧａＮ層３上に、ＭＯＣＶＤ法によりｐ型ＧａＮ層４（電流制御層）を形成する。【００３４】
次いで、図５Ｄに示すように、ｐ型ＧａＮ層４上に、開口部５ａを備えたシリコン酸化膜５（電流狭窄層）を形成する。このようなシリコン酸化膜５の形成に際しては、例えば、全面にシリコン酸化膜を形成し、その上に開口部５ａを形成する予定の領域を露出するレジストパターンを形成し、このレジストパターンをマスクとしてシリコン酸化膜をエッチングすればよい。その後、レジストパターンは除去する。【００３５】
続いて、図５Ｅに示すように、開口部５ａ内にＭＯＣＶＤによりｎ型ＧａＮ層６を形成する。なお、ｎ型ＧａＮ層６は選択成長により開口部５ａから露出しているｐ型ＧａＮ層４上において厚さ方向に成長し、シリコン酸化膜５上では厚さ方向に成長しない。【００３６】
次いで、図５Ｆに示すように、シリコン酸化膜５及びｎ型ＧａＮ層６上に、ノンドープのＧａＮ層７（電子走行層）をＭＯＣＶＤ法により形成する。ＧａＮ層７はｎ型ＧａＮ層６上において厚さ方向に成長すると共に、厚さ方向に成長した部分から横方向に成長する。【００３７】
その後、図５Ｇに示すように、ＧａＮ層７上に、ノンドープのＡｌＧａＮ層８、ｎ型ＡｌＧａＮ層９及びｎ型ＧａＮ層１０をＭＯＣＶＤ法によりこの順で形成する。【００３８】
続いて、図５Ｈに示すように、ｎ型ＧａＮ層１０、ｎ型ＡｌＧａＮ層９、ＡｌＧａＮ層８及びＧａＮ層７に、素子分離溝１１をリセスエッチングにより形成する。【００３９】
次いで、図５Ｉに示すように、基板１の表面側の全面にシリコン窒化膜１２をプラズマＣＶＤ法により形成し、シリコン窒化膜１２にゲート電極用の開口部及びソース電極用の開口部を形成する。これらの開口部の形成の際には、レジストパターンをマスクとして、ＳＦ６ガスを用いた選択エッチングを行う。【００４０】
その後、図５Ｊに示すように、ｎ型ＧａＮ層１０のソース電極用の開口部から露出している部分に対して、塩素ガスを用いた時間制御によるエッチングを行うことにより、開口部１０ａを形成する。【００４１】
続いて、図５Ｋに示すように、シリコン窒化膜１２のソース電極用の開口部及びｎ型ＧａＮ層１０の開口部１０ａ内にソース電極１３を、例えばリフトオフ法により形成する。ソース電極１３の形成の際には、Ｔａ膜を形成し、その上にＡｌ膜を形成する。【００４２】
次いで、図５Ｌに示すように、基板１の表面側の全面に表面保護層１９を形成し、基板１の表裏を反転させる。その後、必要に応じて、基板１の裏面を研磨することにより、基板１の厚さを所定の厚さにする。そして、基板１の裏面の全体にドレイン電極１４を形成する。【００４３】
続いて、図５Ｍに示すように、基板１の表裏を反転させ、表面保護層１９を除去する。次いで、例えばリフトオフ法により、シリコン窒化膜１２のゲート電極用の開口部内にゲート電極１５を形成し、露出しているシリコン窒化膜１２上に制御電極１６を形成する。ゲート電極１５及び制御電極１６の形成の際には、Ｎｉ膜を形成し、その上にＡｕ膜を形成する。
【００４４】
このようにしてＧａＮ系ＨＥＭＴを形成する。その後、必要に応じてパッシベーション膜及び外部電極等を形成してＧａＮ系ＨＥＭＴが集積した半導体装置を完成させる。【００４５】
（第２の実施形態）
次に、第２の実施形態について説明する。図８は、第２の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。【００４６】
第２の実施形態では、シリコン酸化膜５の代わりに、開口部２２ａが形成されたアルミニウム窒化膜（ＡｌＮ膜）２２が設けられている。また、第１の実施形態では、ｎ型ＧａＮ層６及びＧａＮ層７がシリコン酸化膜５と直接接しているが、第２の実施形態では、ｎ型ＧａＮ層６及びＧａＮ層７とアルミニウム窒化膜２２との間にｎ型ＡｌＧａＮ層２１が形成されている。ｎ型ＡｌＧａＮ層２１にはＳｉが１．０×１０１７ｃｍ−３〜１．０×１０１９ｃｍ−３程度ドーピングされており、その厚さは１ｎｍ〜５０ｎｍ程度である。他の構成は第１の実施形態と同様である。【００４７】
このような第２の実施形態では、ＧａＮ層７のｎ型ＡｌＧａＮ層２１との界面近傍に固定の負の電荷が発生する。この電荷は、ＧａＮとＡｌＧａＮとの間の格子定数の違いにより発生するピエゾ電荷である。そして、この負電荷と反発することで、電子が電流狭窄部（開口部２２ａ）内に存在しにくくなり、電子狭窄部における電流は著しく減少する。一方、制御電極１６に正電圧を印加すると、ｐ型ＧａＮ層４の電位が上昇し、そこではじめて電流狭窄部に電子が存在するようになり、電流が流れる。このように、制御電極１６に電圧を印加しなければ電流狭窄部を介して電流が流れず、電圧を印加すれば電流が流れるようになるので、ノーマリーオフ動作がより確実になる。また、ｎ型ＧａＮ層６のｎ型ＡｌＧａＮ層２１との界面近傍にも２次元電子ガスが発生し、その部分にも電流が流れる。このため、動作時のオン抵抗が低減される。
【００４８】
（第３の実施形態）
次に、第３の実施形態について説明する。図９は、第３の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。【００４９】
第３の実施形態では、シリコン酸化膜５及びｎ型ＧａＮ層６がｎ型ＧａＮ層３と接するように形成され、シリコン酸化膜５及びｎ型ＧａＮ層６上にｐ型ＧａＮ層４が形成されている。つまり、ｐ型ＧａＮ層４と、シリコン酸化膜５及びｎ型ＧａＮ層６の組み合わせとの積層関係が第１の実施形態と比較して反対になっている。他の構成は第１の実施形態と同様である。【００５０】
このような第３の実施形態によっても第１の実施形態と同様の効果を得ることができる。また、第３の実施形態では、ｐ型ＧａＮ層４が２ＤＥＧ領域に近いため、空乏層が２ＤＥＧ領域にまで広がって、オフ電流を減少させることができる。【００５１】
（第４の実施形態）
次に、第４の実施形態について説明する。図１０は、第４の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。【００５２】
第４の実施形態では、ｎ型ＧａＮ層３の代わりに、ｎ型ＧａＮ層３ａ及び３ｂが設けられており、これらの間にｐ型ＧａＮ層４が設けられている。つまり、ＡｌＮ層２上にｎ型ＧａＮ層３ａが形成され、ｎ型ＧａＮ層３ａ上にｐ型ＧａＮ層４が形成され、ｐ型ＧａＮ層４上にｎ型ＧａＮ層３ｂが形成されている。他の構成は第１の実施形態と同様である。【００５３】
このような第４の実施形態によっても第１の実施形態と同様の効果を得ることができる。また、第４の実施形態では、ｐ型ＧａＮ層４がエッチングされないため、その結晶性が高く保持されやすい。この結果、オン抵抗をより低くすることができ、また、オフ時の電流阻止能力を向上させることができる。【００５４】
なお、制御電極１６からｐ型ＧａＮ層４に電圧を効率的に印加するためには、ｎ型ＧａＮ層３ｂの制御電極１６とｐ型ＧａＮ層４との間に位置する部分は除去されていることが好ましい。但し、ｎ型ＧａＮ層３ｂが残っていても、制御電極１６の面積と比較してｎ型ＧａＮ層３ｂが非常に薄いため、制御電極１６からｐ型ＧａＮ層４に電圧を印加することは可能である。【００５５】
（第５の実施形態）
次に、第５の実施形態について説明する。図１１は、第５の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。【００５６】
第５の実施形態では、ｎ型ＧａＮ層６が開口部５ａ内だけでなく、シリコン酸化膜５上にも広がって形成されている。本実施形態におけるｎ型ＧａＮ層６の厚さは５００ｎｍ程度である。ｎ型ＧａＮ層６は、開口部５ａ内において厚さ方向に成長した後に、厚さ方向に成長した部分から横方向に成長している。他の構成は第１の実施形態と同様である。【００５７】
このような第５の実施形態によっても第１の実施形態と同様の効果を得ることができる。また、第５の実施形態では、２ＤＥＧ領域とｎ型ＧａＮ層６との接触面積広いため、オン抵抗が低減される。なお、第５の実施形態におけるｎ型ＧａＮ層６を第２〜第４の実施形態に適用してもよい。【００５８】
なお、いずれの実施形態においても、基板１及び各層の材料、厚さ及び不純物濃度等は特に限定されない。例えば、基板１として、導電性のシリコン基板の他に、導電性サファイア基板、導電性ＳｉＣ基板、導電性ＧａＮ基板等を用いてもよい。また、電流狭窄層（電流ブロック層）として、シリコン酸化膜及びアルミニウム窒化膜の他に、ｐ型ＧａＮ層を用いてもよい。【００５９】
但し、ｐ型ＧａＮ層のエッチングは、シリコン酸化膜及びアルミニウム窒化膜のエッチングと比較すると困難であり、ピンチオフ特性が低くなりやすい。また、サファイア基板の格子定数が、窒化物系の化合物半導体層の格子定数と比較的大きく相違しているため、化合物半導体層に転位が生じやすく、結晶性が低くなりやすい。このため、所望の特性が得にくくなる。従って、基板としては導電性の半導体基板が好ましく、電流狭窄層（電流ブロック層）としては、シリコン酸化膜又はアルミニウム窒化膜が好ましい。【００６０】
また、いずれの実施形態においても、制御電極１６とｐ型ＧａＮ層４とが直接接していてもよい。【００６１】
次に、本願発明者が実際に行った実験について説明する。この実験では、第１の実施形態に倣ったＧａＮ系ＨＥＭＴ（図１参照）、及び第３の実施形態に倣ったＧａＮ系ＨＥＭＴ（図９参照）を作製した。このとき、ｐ型ＧａＮ層４の厚さは、０．５ｎｍ、１ｎｍ、１０ｎｍ、１００ｎｍ、１μｍ及び２μｍの６種類とし、総計で６個の試料を作製した。そして、各試料のＩ−Ｖ特性を測定した。この結果を、図１２Ａ、図１２Ｂ、図１３Ａ及び図１３Ｂに示す。図１２Ａ、図１２Ｂは、夫々、第１の実施形態に倣ったＧａＮ系ＨＥＭＴのオフ動作時、オン動作時の特性を示す。また、図１３Ａ及び図１３Ｂは、夫々、第３の実施形態に倣ったＧａＮ系ＨＥＭＴのオフ動作時、オン動作時の特性を示す。各グラフにおける横軸は、ソース電極１３とドレイン電極１４との間に印加した電圧（Ｖｄｓ）を示し、縦軸は、ソース電極１３とドレイン電極１４との間に流れた電流の密度（Ｉｄｓ）を示す。【００６２】
図１２Ａ及び図１３Ａに示すように、いずれの実施形態に倣ったＧａＮ系ＨＥＭＴにおいても、ｐ型ＧａＮ層４の厚さが１ｎｍ、１０ｎｍ、１００ｎｍ又は１μｍであれば、ノーマリーオフ動作が確認され、図１２Ｂ及び図１３Ｂに示すように、オン動作時には適切な密度で電流が流れた。一方、図１２Ａ及び図１３Ａに示すように、ｐ型ＧａＮ層４の厚さが０．５ｎｍの試料では、ノーマリーオフ動作が確認されなかった。また、図１２Ｂ及び図１３Ｂに示すように、ｐ型ＧａＮ層４の厚さが２μｍの試料では、オン時の電流密度が非常に低かった。従って、ｐ型ＧａＮ層４の厚さが１ｎｍ以上、１μｍ以下であれば、ｐ型ＧａＮ層４は、オフ時に十分な電流ブロック特性を発揮し、かつ、オン抵抗を十分に低くすることができると考えられる。【００６３】
なお、第１の実施形態に倣ったＧａＮ系ＨＥＭＴにおいて耐電圧が高く、第３の実施形態に倣ったＧａＮ系ＨＥＭＴにおいてオン動作時の抵抗が高くなっている。これは、第３の実施形態に倣ったＧａＮ系ＨＥＭＴでは、ｐ型ＧａＮ層４の形成がｎ型ＧａＮ層６の選択成長の後に行われており、ｐ型ＧａＮ層４の周辺部に欠陥が比較的多くなったためであると考えられる。
以下、本発明の諸態様を付記としてまとめて記載する。
（付記１）
第１の導電型の第１の化合物半導体層と、
前記第１の化合物半導体層の上方に形成された電子走行層と、
前記電子走行層の上方に形成された電子供給層と、
前記電子供給層の上方に形成されたゲート電極及びソース電極と、
前記第１の化合物半導体層の下方に形成されたドレイン電極と、
前記電子走行層と前記ドレイン電極との間に形成された前記第１の導電型と異なる第２の導電型の第２の化合物半導体層と、
前記第２の化合物半導体層の電位を制御する制御手段と、
を有することを特徴とする化合物半導体装置。
（付記２）
前記電子走行層と前記ドレイン電極との間に形成され、開口部を備えた電流狭窄層を有することを特徴とする付記１に記載の化合物半導体装置。
（付記３）
前記電子走行層と前記第２の化合物半導体層との間に形成された前記第１の導電型の第３の化合物半導体層を有することを特徴とする付記１に記載の化合物半導体装置。
（付記４）
前記開口部内に形成された前記第１の導電型の第３の化合物半導体層を有することを特徴とする付記２に記載の化合物半導体装置。
（付記５）
前記第２の化合物半導体層は、前記第１の化合物半導体層と前記電子走行層との間に位置していることを特徴とする付記１に記載の化合物半導体装置。
（付記６）
前記第２の化合物半導体層は、前記第１の化合物半導体層と前記電流狭窄層との間に位置していることを特徴とする付記２に記載の化合物半導体装置。
（付記７）
前記第２の化合物半導体層は、前記電流狭窄層と前記電子走行層との間に位置していることを特徴とする付記２に記載の化合物半導体装置。
（付記８）
前記電流狭窄層は、ＡｌＮ層であり、
前記電子走行層は、ＧａＮ層であり、
前記電流狭窄層と前記電子走行層との間に形成されたｎ型ＡｌＧａＮ層を有することを特徴とする付記２に記載の化合物半導体装置。
（付記９）
前記第１の化合物半導体層と前記ドレイン電極との間に位置する導電性基板を有することを特徴とする付記１に記載の化合物半導体装置。
（付記１０）
前記第２の化合物半導体層の厚さは、１ｎｍ乃至１μｍであることを特徴とする付記１に記載の化合物半導体装置。
（付記１１）
第１の導電型の第１の化合物半導体層上方に、前記第１の導電型と異なる第２の導電型の第２の化合物半導体層を形成する工程と、
前記第２の化合物半導体層の上方に電子走行層を形成する工程と、
前記電子走行層上に電子供給層を形成する工程と、
前記電子供給層の上方にゲート電極及びソース電極を形成する工程と、
前記第１の化合物半導体層の下方にドレイン電極を形成する工程と、
前記第２の化合物半導体層の電位を制御する制御手段を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。
（付記１２）
前記電子走行層を形成する工程の前に、開口部を備えた電流狭窄層を前記第１の化合物半導体層の上方に形成する工程を有することを特徴とする付記１１に記載の化合物半導体装置の製造方法。
（付記１３）
前記第２の化合物半導体層を形成する工程と前記電子走行層を形成する工程との間に、前記第２の化合物半導体層の上方に前記第１の導電型の第３の化合物半導体層を形成する工程を有することを特徴とする付記１１に記載の化合物半導体装置の製造方法。
（付記１４）
前記開口部内に、前記第１の導電型の第３の化合物半導体層を形成する工程を有することを特徴とする付記１２に記載の化合物半導体装置の製造方法。
（付記１５）
前記電流狭窄層を形成する工程を、前記第２の化合物半導体層を形成する工程と前記電子走行層を形成する工程との間に行うことを特徴とする付記１２に記載の化合物半導体装置の製造方法。
（付記１６）
前記電流狭窄層を形成する工程を、前記第２の化合物半導体層を形成する工程の前に行うことを特徴とする付記１２に記載の化合物半導体装置の製造方法。
（付記１７）
前記電流狭窄層として、ＡｌＮ層を形成し、
前記電子走行層として、ＧａＮ層を形成し、
前記電流狭窄層を形成する工程と前記電子走行層を形成する工程との間に、前記電流狭窄層上にｎ型ＡｌＧａＮ層を形成する工程を有することを特徴とする付記１２に記載の化合物半導体装置の製造方法。
（付記１８）
前記第２の化合物半導体層の厚さを１ｎｍ乃至１μｍとすることを特徴とする付記１１に記載の化合物半導体装置の製造方法。
【産業上の利用可能性】
【００６４】
化合物半導体装置及びその製造方法によれば、ノーマリーオフ動作が可能となる。このため、自動車等の部品として実用化することも可能である。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
0005533661.tif 000008
【図５Ｃ】
0005533661.tif 000009
【図５Ｄ】
0005533661.tif 000010
【図５Ｅ】
0005533661.tif 000011
【図５Ｆ】
0005533661.tif 000012
【図５Ｇ】
0005533661.tif 000013
【図５Ｈ】
0005533661.tif 000014
【図５Ｉ】
0005533661.tif 000015
【図５Ｊ】
0005533661.tif 000016
【図５Ｋ】
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【図５Ｌ】
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【図５Ｍ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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