(57)【特許請求の範囲】
【請求項１】
入力端子（Ｉｎ）および出力端子（Ｏｕｔ）を有する主増幅器（Ａｍｐ）及び調節増幅器（ｒＡｍｐ）を備え、
前記調節増幅器（ｒＡｍｐ）が、
基準レベル（Ｖｒｅｆ）に接続された第１の入力端子、前記出力端子（Ｏｕｔ）に接続された第２の入力端子（Ａｉｎ）、および、第１のスイッチ（Ｓ１）を介して前記入力端子（Ｉｎ）に接続された出力端子（Ａｏｕｔ）を有する補助増幅器（Ａ）と、
前記入力端子（Ｉｎ）に接続されたキャンセルコンデンサ（Ｃｃ）と、
第１の回路ノード（ｎ１）にて、前記出力端子（Ｏｕｔ）と前記キャンセルコンデンサ（Ｃｃ）との間に接続された第２のスイッチ（Ｓ２）と、
前記第１の回路ノード（ｎ１）と前記基準レベル（Ｖｒｅｆ）の間に接続された第３のスイッチ（Ｓ３）とを備え、
リセット段階時に、前記第１および前記第２のスイッチが電気的に閉じられ、前記第３のスイッチが電気的に開かれ、
増幅段階時に、前記第１および前記第２のスイッチが電気的に開かれ、前記第３のスイッチが電気的に閉じられる、スイッチング増幅器回路構成。
【請求項２】
前記主増幅器（Ａｍｐ）が反転増幅器である、請求項１に記載のスイッチング増幅器回路構成。
【請求項３】
前記主増幅器（Ａｍｐ）は、
バイアススイッチ（Ｓ０）と、
前記バイアススイッチ（Ｓ０）を介して第２の回路ノード（ｎ２）に接続されたバイアス電圧端子（Ｖｂｉａｓ）と、
前記第２の回路ノード（ｎ２）と前記第１のスイッチ（Ｓ１）との間に接続されたバイアスコンデンサ（Ｃｂ）と、を備える請求項１または２に記載のスイッチング増幅器回路構成。
【請求項４】
前記反転増幅器が、
前記第２の回路ノード（ｎ２）に接続された制御端子（Ｇ１）を有し、その負荷側において、システムの最も正の電源電圧（Ｖｄｄ）と第３の回路ノード（ｎ３）との間に接続され、前記第３の回路ノード（ｎ３）が、前記出力端子（Ｏｕｔ）と前記補助増幅器（Ａ）の前記第２の入力端子（Ａｉｎ）との間に接続された、第１のトランジスタ（Ｐ１）と、
前記入力端子（Ｉｎ）に接続された制御端子（Ｇ２）を有し、その負荷側において、システムの最も負の電源電圧（Ｖｓｓ）および前記第３の回路ノード（ｎ３）に接続された、第２のトランジスタ（Ｎ１）と
を備える、請求項３に記載のスイッチング増幅器回路構成。
【請求項５】
前記反転増幅器は、
第１のバイアス電圧（Ｖｂｐ）に接続された制御端子（Ｇ３）を有し、その負荷側において、前記第１のトランジスタ（Ｐ１）と前記第３の回路ノード（ｎ３）との間に接続された、第３のトランジスタ（Ｐ２）と、
第２のバイアス電圧（Ｖｂｎ）に接続された制御端子（Ｇ４）を有し、その負荷側において、前記第２のトランジスタ（Ｎ１）と前記第３の回路ノード（ｎ３）との間に接続された、第４のトランジスタ（Ｎ２）と、
を備えるカスコード反転増幅器を有する請求項４に記載のスイッチング増幅器回路構成。
【請求項６】
前記反転増幅器がバイポーラトランジスタを備える、請求項４または５に記載のスイッチング増幅器回路構成。
【請求項７】
前記反転増幅器がユニポーラトランジスタを備える、請求項４または５に記載のスイッチング増幅器回路構成。
【請求項８】
前記補助増幅器（Ａ）が差動増幅器を備える、請求項１から７のいずれか１項に記載のスイッチング増幅器回路構成。
【請求項９】
前記主増幅器（Ａｍｐ）が演算増幅器を備える、請求項１から３のいずれか１項に記載のスイッチング増幅器回路構成。
【請求項１０】
前記スイッチがそれぞれ少なくとも１つのトランジスタを備える、請求項１から９のいずれか１項に記載のスイッチング増幅器回路構成。
【請求項１１】
請求項１から１０のいずれか１項に記載のスイッチング増幅器回路構成及び積分回路（Ｉｎｔ）を備え、
前記積分回路（Ｉｎｔ）は、
電圧入力端子（Ｖｉｎ）に接続された第４のスイッチ（Ｓ４）、サンプリングコンデンサ（Ｃｓ）、第７のスイッチ（Ｓ７）、および、前記第２の入力端子（Ａｉｎ）に接続された積分コンデンサ（Ｃｉ）を備える直列接続部と、
前記第４のスイッチ（Ｓ４）と前記サンプリングコンデンサ（Ｃｓ）との間に接続された第４の回路ノード（ｎ４）と、
前記第４の回路ノード（ｎ４）および共通接地部に接続された第５のスイッチ（Ｓ５）と、
前記サンプリングコンデンサ（Ｃｓ）と一方の側で仮想接地部に接続され且つ他方の側で前記第３のスイッチ（Ｓ３）および前記第７のスイッチ（Ｓ７）に接続された第６のスイッチ（Ｓ６）との間に接続された第５の回路ノード（ｎ５）と、を有する積分器。
【請求項１２】
前記スイッチング増幅器回路構成として設けられた第１のスイッチング増幅器回路構成（ＳＷＡ１）、第２のスイッチング増幅器回路構成（ＳＷＡ２）、第１の同相モード帰還回路（ＦＢ１）、及び第２の同相モード帰還回路（ＦＢ２）を有し、
前記第１のスイッチング増幅器回路構成（ＳＷＡ１）は、前記第１のスイッチング増幅器回路構成（ＳＷＡ１）の出力端子（Ｖｏｕｔａ）と第１の電圧出力端子（Ｖｏｕｔ−）との間に接続された第１の出力スイッチ（Ｓ８ａ）を備え、
前記第２のスイッチング増幅器回路構成（ＳＷＡ２）は、前記第２のスイッチング増幅器回路構成（ＳＷＡ２）の出力端子（Ｖｏｕｔｂ）と第２の電圧出力端子（Ｖｏｕｔ＋）との間に接続された第２の出力スイッチ（Ｓ８ｂ）を備え、
前記第１のスイッチング増幅器回路構成（ＳＷＡ１）の電圧入力端子（Ｖｉｎ＋）は、前記第２のスイッチング増幅器回路構成（ＳＷＡ２）の前記第５のスイッチ（Ｓ５ｂ）に接続され、
前記第２のスイッチング増幅器回路構成（ＳＷＡ２）の電圧入力端子（Ｖｉｎ−）は、前記第１のスイッチング増幅器回路構成（ＳＷＡ１）の前記第５のスイッチ（Ｓ５ａ）に接続され、
前記第１の同相モード帰還回路（ＦＢ１）は、前記第１のスイッチング増幅器回路構成（ＳＷＡ１）の前記第５のノード（ｎ５ａ）に接続され、
前記第２の同相モード帰還回路（ＦＢ２）は、前記第２のスイッチング増幅器回路構成（ＳＷＡ２）の前記第５のノード（ｎ５ｂ）に接続された、請求項１１に記載の積分器。
【請求項１３】
前記第１および第２の同相モード帰還回路（ＦＢ１、ＦＢ２）がそれぞれ、
第６の回路ノード（ｎ６）と、第１の同相モードスイッチ（Ｓｃｍ１）および第２の同相モードスイッチ（Ｓｃｍ２）を介して前記第２の電圧出力端子（Ｖｏｕｔ＋）および共通接地部とに接続された、第１の同相モードコンデンサ（Ｃｃｍ１）と、
前記第６の回路ノード（ｎ６）と、第３のスイッチ（Ｓｃｍ３）および第４のスイッチ（Ｓｃｍ４）を介して前記第１の電圧出力端子（Ｖｏｕｔ−）および共通接地部とに接続された、第２の同相モードコンデンサ（Ｃｃｍ２）とを備え、
前記第１の同相モード帰還回路（ＦＢ１）の前記第６の回路ノード（ｎ６ａ）が、前記第１のスイッチング増幅器回路構成（ＳＷＡ１）の第５の回路ノード（ｎ５ａ）を介して前記第１のスイッチング増幅器回路構成（ＳＷＡ１）に接続され、
前記第２の同相モード帰還回路（ＦＢ２）の前記第６の回路ノード（ｎ６ｂ）が、前記第２のスイッチング増幅器回路構成（ＳＷＡ２）の第５の回路ノード（ｎ５ｂ）を介して前記第２のスイッチング増幅器回路構成（ＳＷＡ２）に接続されている、請求項１２に記載の積分器。
【請求項１４】
チップ上に実装された、請求項１から１０のいずれか１項に記載のスイッチング増幅器回路構成および／または請求項１１から１３のいずれか１項に記載の積分器と、
チップに外部接続された、またはチップ上で集積化された、すべてのバイアスコンデンサおよびキャンセルコンデンサ（Ｃｂ、Ｃｃ）および／または積分コンデンサ、サンプリングコンデンサ、および同相モードコンデンサ（Ｃｉ、Ｃｓ、Ｃｃｍ１、Ｃｃｍ２）と
を有する、請求項１から１３のいずれか１項に記載のチップアセンブリ。
【請求項１５】
請求項１に記載のスイッチング増幅器回路構成においてリセット段階と増幅段階とを連続して切り換えるステップを含むスイッチング増幅の方法であって、
前記リセット段階が、
オフセット電圧を用いて前記キャンセルコンデンサ（Ｃｃ）を充電するステップと、
基準レベル（Ｖｒｅｆ）を前記スイッチング増幅器回路構成に供給するステップと、
前記スイッチング増幅器回路構成の入力動作点を調節するステップと、
前記スイッチング増幅器回路構成の出力動作点を前記基準レベル（Ｖｒｅｆ）に設定するステップと、
前記出力動作点を前記基準レベル（Ｖｒｅｆ）と比較するステップと、
その比較に応じて前記入力動作点を調節するステップと、
前記入力動作点を調節するステップ、前記出力動作点を設定するステップ、比較するステップ、および調節するステップを繰り返すステップとを含み、
前記増幅段階が、
前記入力動作点、前記出力動作点、および前記キャンセルコンデンサ（Ｃｃ）からの前記オフセット電圧に応じて信号を増幅するステップを含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング増幅器回路構成、積分器、チップアセンブリ、およびスイッチング増幅の方法に関する。
【背景技術】
【０００２】
スイッチング増幅器は、音声用など信号処理の広い分野において様々な用途を有する。スイッチング増幅器は、スイッチトキャパシタフィルタおよびデータ変換器などの、離散時間信号処理のための中心的な部品として、積分器および変調器で使用することができる。スイッチング増幅器の性能は、増幅器の入力および出力動作点を正確に設定できるかどうかに依存している。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明の一目的は、入力および出力動作点を独立に設定し調節することができる、スイッチング増幅器回路構成およびスイッチング増幅の方法を提供することである。
【課題を解決するための手段】
【０００４】
この目的は、請求項１に記載のスイッチング増幅器回路構成、および請求項１５に記載のスイッチング増幅の方法によって解決される。好ましい実施形態は従属請求項に示される。
【０００５】
本発明の一態様によれば、スイッチング増幅器回路構成は、入力端子および出力端子を有する主増幅器と、主増幅器の入力および出力動作点を設定するための調節増幅器とを備える。この調節増幅器は、基準レベルに接続された第１の入力端子と、主増幅器の出力端子に接続された第２の入力端子と、第１のスイッチによって主増幅器の入力端子に接続された出力端子とを有する補助増幅器を備える。調節増幅器はさらに入力端子に接続されたキャンセルコンデンサと、第１の回路ノードにおいて出力端子とキャンセルコンデンサとの間に接続された第２のスイッチと、第１の回路ノードと基準レベルとの間に接続された第３のスイッチとをさらに備える。
【０００６】
スイッチング増幅器回路構成は、２つの段階にて動作する。リセット段階時は、第１のスイッチおよび第２のスイッチが閉じられる。同時に第３のスイッチは、開いたままとなる。第１のスイッチおよび補助増幅器を介して形成される帰還ループは、入力ＤＣ動作点を自発的に調節し、主増幅器の出力ＤＣ動作点を基準レベルに設定する。好ましくは基準レベルは、システムの共通接地部に等しくすべきである。一実施形態ではキャンセルコンデンサは、基本的にＤＣ分離コンデンサであり、オフセット電圧を維持するように充電され、同時に帰還ループを安定化するためのミラー補償コンデンサとして働く。
【０００７】
増幅段階では第３のスイッチのみが閉じられ、第１および第２のスイッチは開かれたままとなる。主増幅器は、リセット段階時に得られた動作点に基づいた通常増幅モードになる。具体的には、出力ＤＣ動作点は、基準レベルに維持される。主増幅器の入力動作点と仮想接地部との電圧差は、キャンセルコンデンサすなわちこの段階ではＤＣレベル分離コンデンサによって維持される。
【０００８】
有利なことに、動作点すなわち入力および出力ＤＣ動作点は、帰還ループを用いて別々に設定され調節される。帰還ループは、入力動作点をその最適値に自発的に最適化し調節する。さらに帰還ループは、入力および出力動作点の強固な（robust）かつ正確な設定を可能にする。最適な性能のためには、基準レベルはシステムの仮想接地部電位とするべきである。さらにキャンセルコンデンサは、帰還ループを安定化するだけでなく、ミラー補償コンデンサを構成する。したがってこれは主増幅器のために必要な電流を低減して帰還ループの安定性を保証し、主増幅器および補助増幅器の両方の電流消費を非常に低くすることができる。これにより補助増幅器の帯域幅要件が引き下げられる。
【０００９】
他の態様によれば、スイッチング増幅器回路構成内の主増幅器は、反転増幅器を備える。
【００１０】
増幅段階時は反転増幅器は、プッシュ／プル構成にて動作する。
【００１１】
有利なことに、反転増幅器を用いることにより、たとえば通常に用いられる演算増幅器と比べて低い電源電圧動作および電力消費が可能になる。同時に反転増幅器は、さらに小型化されたＣＭＯＳプロセスでのより容易な集積化を可能にする。
【００１２】
他の態様によればスイッチング増幅器回路構成は、バイアススイッチを介して第２の回路ノードに接続されたバイアス電圧端子、及び第２の回路ノードと第１のスイッチとの間に接続されたバイアスコンデンサを備える。
【００１３】
リセット段階ではバイアススイッチは閉じられ、ある電圧でバイアススイッチを介してバイアスコンデンサに対して充電する。増幅段階時において、バイアスコンデンサは、２つのトランジスタの制御端子の間にフローティング電圧源を形成し、それにより主増幅器の出力特性を規定する。
【００１４】
バイアス電圧でバイアスコンデンサに充電することにより、主増幅器の増幅モードを設定することが可能になる。好ましくはバイアス電圧は、増幅段階時の主増幅器のＡＢ級増幅を可能にするように選択される。これらの特徴は、低電圧動作および低電流消費と共に、高スルーレート、高速セトリング、および大きな出力スイングをもたらす。
【００１５】
他の態様によれば、スイッチング増幅器回路構成は、第１および第２のトランジスタを有する反転増幅器を備える。第１のトランジスタは、第２の回路ノードに接続された制御端子を備え、その負荷側において、電源電圧と第３の回路ノードとの間に接続されている。第３の回路ノードは、出力端子と補助増幅器の第２の入力端子との間に接続されている。さらに第２のトランジスタは、入力端子に接続された制御端子を備え、その負荷側において、もう１つの電源電圧および第３の回路ノードに接続されている。
【００１６】
有利なことに、トランジスタを用いることにより、集積回路上での集積化に役立ち、低電流消費をもたらす。この特徴により補助増幅器に対する帯域幅要件が軽減され、したがって反転増幅器の低電流動作が可能になる。
【００１７】
他の態様によれば、スイッチング増幅器回路構成は、カスコード反転増幅器として構成された反転増幅器を備える。反転増幅器はさらに、第３および第４のトランジスタを備える。第３のトランジスタは、第１のバイアス電圧に接続された制御端子を有し、その負荷側において、第１のトランジスタと第３の回路ノードとの間に接続されている。さらに第４のトランジスタは、第２のバイアス電圧に接続された制御端子を備え、その負荷側において、第２のトランジスタと第３の回路ノードとの間に接続されている。要するに第３および第４のトランジスタは、第１および第２のトランジスタに対してそれぞれカスコード段を形成する。
【００１８】
カスコード反転増幅器は、やはり集積回路上での容易な集積化および低電流消費をもたらすという点で、反転増幅器回路と同様である。しかしカスコード反転増幅器は、高利得用途を可能にする。
【００１９】
他の態様によれば反転増幅器は、バイポーラトランジスタを備える。
【００２０】
他の態様によれば反転増幅器は、ユニポーラトランジスタを備える。
【００２１】
他の態様によれば補助増幅器は、差動増幅器を備える。
【００２２】
他の態様によれば主増幅器は、演算増幅器を備える。
【００２３】
他の態様によればスイッチは、それぞれ少なくとも１つのトランジスタを備える。
【００２４】
本発明の一態様によれば、積分器は、上述のようなスイッチング増幅器回路構成と、積分回路とを備える。積分回路は、電圧入力端子に接続された第４のスイッチと、サンプリングコンデンサと、第７のスイッチと、第２の入力端子に接続された積分コンデンサとを備える直列接続部を有する。さらに積分回路は、第４のスイッチとサンプリングコンデンサとの間に接続された第４の回路ノード、一方の側のサンプリングコンデンサと他方の側の第３のスイッチおよび第７のスイッチとの間に接続された第５の回路ノード、並びに第５のノードおよび共通接地部に接続された第６のスイッチとを備える。
【００２５】
リセット段階では、バイアススイッチ、第１、第２、および第４のスイッチは閉じられる。他のすべてのスイッチは開いたままとなる。好ましくはバイアス電圧は、主増幅器のＡＢ級増幅をもたらすように選択される。リセット段階時は反転増幅器は、帰還ループおよび補助増幅器で切り換えられ、オフセット電圧がキャンセルコンデンサに印加される。同時に入力での電圧が、共通接地部を基準としてサンプリングコンデンサに印加される。この段階では、反転増幅器内の両方のトランジスタは、非常に低くさらにはゼロであり得る静電流でバイアスされる。増幅段階の開始時には、入力での電圧の極性に応じて反転増幅器内の第１または第２のトランジスタのいずれかがターンオンされ、他方は完全にオフされる。積分コンデンサを通して形成される負帰還経路により、反転増幅器の入力での電圧は、その最適動作点に戻るように強制される。次いでサンプリングコンデンサ内の電荷は、従来型のＳＣ回路と同様にして積分コンデンサ内に移動される。電荷移動が完了すると、反転増幅器の入力はその最適動作点に戻り、反転増幅器内のトランジスタは静電流でバイアスされる。したがって最小の静電流で、高スルーレートが得られる。
【００２６】
有利なことに、積分器内へのスイッチング増幅器回路構成の集積化は、低電流消費、高スルーレート、高速セトリング、および大きな出力スイングを特徴とする。さらに補償コンデンサは一般に予測できないオフセット電圧に対処し、ミラー補償コンデンサとして働く。これにより補助増幅器に対する帯域幅要件を軽減し、主増幅器の低電流消費を可能にする。
【００２７】
他の態様によれば積分器は、擬似差動の形に接続された第１のスイッチング増幅器回路構成と、第２のスイッチング増幅器回路構成とを備える。第１のスイッチング増幅器回路構成は、第１のスイッチング増幅器回路構成の出力端子と第１の電圧出力端子との間に接続された第１の出力スイッチを備える。第２のスイッチング増幅器回路構成は、第２のスイッチング増幅器回路構成の出力端子と第２の電圧出力端子との間に接続された第２の出力スイッチを備える。さらに積分器は、第２のスイッチング増幅器回路構成の第５のスイッチに接続された、第１のスイッチング増幅器回路構成の電圧入力端子、および同様に第１のスイッチング増幅器回路構成の第５のスイッチに接続された、第２のスイッチング増幅器回路構成の電圧入力端子を備える。加えて積分器はまた、第１のスイッチング増幅器回路構成の第５のノードに接続された第１の同相モード帰還回路と、第２のスイッチング増幅器回路構成の第５のノードに接続された第２の同相モード帰還とを備える。
【００２８】
積分器は擬似差動積分器を構成し、ノイズ耐性の改善および非線形性の低減のために設けられる。有利なことに、同相モード帰還回路は、両方の入力信号に共通な電圧変動が出力信号に及ぼす影響を低減する。
【００２９】
他の態様によれば、第１および第２の同相モード帰還回路はそれぞれ、第６の回路ノードと、第１の同相モードスイッチおよび第２の同相モードスイッチを介して第２の電圧出力端子および共通接地部とに接続された、第１の同相モードコンデンサとを備える。さらに第２の同相モードコンデンサは、第６の回路ノードと、第３の同相モードスイッチおよび第４の同相モードスイッチを介して第１の電圧出力端子および共通接地部とに接続されている。第１の同相モード帰還回路の第６の回路ノードは、第５の回路ノードを介して第１のスイッチング増幅器回路構成に接続され、第２の同相モード帰還回路の第６の回路ノードは、第２のスイッチング増幅器回路構成の第５の回路ノードを介して第２のスイッチング増幅器回路構成に接続されている。
【００３０】
リセット段階時は同相モードコンデンサは、共通接地部に放電される。増幅段階では同相モードコンデンサは、仮想接地部と共通接地部との差を検出し、この差を第１および第２のスイッチング増幅器回路構成に供給し、それにより同相モード帰還ループが確立され、同相モード変動が除去される。
【００３１】
本発明の一態様によればチップアセンブリは、チップ上に実装された上記によるスイッチング増幅器回路構成および／または積分器を備え、すべてのバイアスコンデンサおよびキャンセルコンデンサ、および／または積分コンデンサ、サンプリングコンデンサ、同相モードコンデンサはチップに外部接続される。
【００３２】
チップに外部接続されたコンデンサにより、集積回路構造へのスイッチング増幅器回路構成および／または積分器の容易な集積化が可能になる。代替実施形態ではコンデンサは、必要な静電容量がむしろ小さいので集積回路構造に集積化される。
【００３３】
本発明の一態様によれば、スイッチング増幅の方法は、リセットおよび増幅段階を含む。リセット段階は、バイアス電圧で電荷蓄積体に充電し、基準レベルを供給することによって開始するいくつかの動作を含む。次の動作は、入力動作点を設定するステップと、基準レベルの関数として出力動作点を設定するステップと、出力動作点を基準レベルと比較するステップと、入力動作点を調節するステップとを含む。最後に入力および出力動作点を設定するステップ、比較するステップ、および調節するステップの動作は、リセット段階のたびに繰り返される。
【００３４】
増幅段階は、入力動作点および出力動作点、ならびに電荷蓄積体からのバイアス電圧に応じて信号を増幅するステップを含む。
【００３５】
有利なことに、入力および出力動作点は独立に設定および調節され、したがって所与の用途およびその特性パラメータに対して最適化することができる。
【図面の簡単な説明】
【００３６】
【図１】提示されている原理によるスイッチング増幅器回路構成の例示的実施形態を示す図である。
【図２】提示されている原理による、反転増幅器を有するスイッチング増幅器回路構成の例示的実施形態を示す図である。
【図３】提示されている原理による、カスコード反転増幅器を有するスイッチング増幅器回路構成の例示的実施形態を示す図である。
【図４】提示されている原理によるスイッチング増幅器回路構成に基づく積分器の例示的実施形態を示す図である。
【図５】提示されている原理による、擬似差動構成での積分器の例示的実施形態を示す図である。
【発明を実施するための形態】
【００３７】
以下では上述の原理について、例示的実施形態を示す図面に関連してさらに詳しく述べる。
【００３８】
同じ参照番号は、対応する同様な部分または要素を指す。
【００３９】
図１は、提示されている原理によるスイッチング増幅器回路構成の例示的実施形態を示す。スイッチング増幅器回路構成は、２つの基本要素を備える。第１には、入力端子Ｉｎおよび出力端子Ｏｕｔを有する主増幅器Ａｍｐである。第２には、主増幅器Ａｍｐの入力および出力動作点を設定するための調節増幅器ｒＡｍｐである。調節増幅器ｒＡｍｐは、基準レベルＶｒｅｆに接続された第１の入力端子と、出力端子Ｏｕｔに接続された第２の入力端子Ａｉｎと、入力端子Ｉｎに第１のスイッチＳ１を介して接続された出力端子Ａｏｕｔとを有する補助増幅器Ａを備える。さらに調節増幅器ｒＡｍｐは、入力端子Ｉｎに接続されたキャンセルコンデンサＣｃと、第１の回路ノードｎ１の位置であって出力端子ＯｕｔとキャンセルコンデンサＣｃとの間に接続された第２のスイッチＳ２と、回路ノードｎ１と基準レベルＶｒｅｆとの間に接続された第３のスイッチＳ３とを有する。
【００４０】
スイッチング増幅器回路構成は、２つの段階にて動作する。リセット段階では、第１のスイッチＳ１および第２のスイッチＳ２が閉じられる。第３のスイッチＳ３は開いたままとなる。第１のスイッチＳ１と補助増幅器Ａとによって形成される帰還ループは、入力端子Ｉｎを出力端子Ｏｕｔに接続する。リセット段階時に帰還ループは、入力ＤＣ動作点を自発的に調節し、出力ＤＣ動作点を基準レベルＶｒｅｆに設定する。同時にキャンセルコンデンサＣｃは、オフセット電圧で充電される。増幅段階では、第１のスイッチＳ１および第２のスイッチＳ２は開かれ、第３のスイッチＳ３は閉じられる。主増幅器Ａｍｐは通常増幅モードとなる。しかしこのときキャンセルコンデンサＣｃは、入力Ｉｎと基準レベルＶｒｅｆとの間に接続され、リセット段階で得られた入力および出力ＤＣ動作点の電圧差をもたらす。出力ＤＣ動作点は、依然として基準レベルＶｒｅｆに維持される。
【００４１】
有利なことに、入力ＤＣおよび出力ＤＣに対する動作点は、帰還ループを用いて分離される。したがって２つの動作点は、互いに独立に設定および最適化することができ、回路の特別な構成により強固（robust）かつ正確である。キャンセルコンデンサＣｃは、リセット段階ではミラー補償コンデンサとなり、補助増幅器Ａの帯域幅要件を引き下げる。言い換えると補助増幅器Ａは低電流消費だけであることが特徴であり、したがってこれは主増幅器Ａｍｐにも当てはまる。ＡＢ級増幅モードでの好ましい動作は、高スルーレート、高速セトリング、および大きな出力スイングを可能にする。
【００４２】
図２は、反転増幅器を有するスイッチング増幅器回路構成の例示的実施形態を示す。バイアス電圧端子Ｖｂｉａｓは第２の回路ノードｎ２に接続され、バイアスコンデンサＣｂは第２の回路ノードｎ２と第１のスイッチＳ１との間に接続されている。バイアススイッチＳ０は、電圧端子Ｖｂｉａｓと第２の回路ノードｎ２との間に接続されている。スイッチング増幅器回路構成上の主増幅器Ａｍｐは、反転増幅器を備える。反転増幅器は、第２の回路ノードｎ２に接続された制御端子Ｇ１を有する第１のトランジスタＰ１を備え、これは、その負荷側において、システムの最も正の電源電圧Ｖｄｄと第３の回路ノードｎ３との間に接続され、当該第３の回路ノードｎ３は、出力端子Ｏｕｔと補助増幅器Ａの第２の入力端子Ａｉｎとに接続されている。さらに反転増幅器は、入力端子Ｉｎに接続された制御端子Ｇ２を有する第２のトランジスタＮ１を備え、これはその負荷側において、システムの最も負の電源電圧Ｖｓｓおよび第３の回路ノードｎ３に接続されている。
【００４３】
リセット段階時はバイアススイッチＳ０は閉じられ、バイアスコンデンサＣｂはバイアス電圧によって充電される。増幅段階時は、好ましくはバイアスコンデンサＣｂに印加されたバイアス電圧は、反転増幅器にＡＢ級バイアスをもたらす。反転増幅器は、プッシュ／プルの形で動作点に基づいて機能する。
【００４４】
有利なことに、増幅器構造として反転増幅器を用いることにより、帯域幅および電流消費が低減される。さらにトランジスタを用いることにより電流消費がさらに低減され、集積回路上への容易な集積化が可能になる。
【００４５】
図３は、提示されている原理による、カスコード反転増幅器を有するスイッチング増幅器回路構成の例示的実施形態を示す。さらに図２の反転増幅器と比べると、カスコード反転増幅器はさらに、第１のバイアス電圧Ｖｐｂに接続された制御端子Ｇ３を有する第３のトランジスタＰ２を備え、これはその負荷側において、第１のトランジスタＰ１と第３の回路ノードｎ３との間に接続されている。さらにカスコード反転増幅器は、第２のバイアス電圧Ｖｂｎに接続された制御端子Ｇ４を有する第４のトランジスタＮ２を備え、これはその負荷側において、第２のトランジスタＮ１と第３の回路ノードｎ３との間に接続されている。
【００４６】
カスコード反転増幅器の動作は図２による反転増幅器と同様であるが、カスコード回路は増幅利得がより高いという利点を有する。
【００４７】
図４は、提示されている原理による積分器の例示的実施形態を示す。積分器は、２つの基本要素を備える。第１には、提示されている原理によるスイッチング増幅器回路構成である。第２には、電圧入力端子Ｖｉｎに接続された第４のスイッチＳ４と、サンプリングコンデンサＣｓと、第７のスイッチＳ７と、第２の入力端子Ａｉｎに接続された積分コンデンサＣｉとを備える直列接続部を有する、積分回路Ｉｎｔである。さらに積分回路Ｉｎｔは、第４のスイッチＳ４とサンプリングコンデンサＣｓとの間に接続された第４の回路ノードｎ４と、一方の側にあるサンプリングコンデンサＣｓと他方の側にある第３のスイッチＳ３および第７のスイッチＳ７との間に接続された第５の回路ノードｎ５とを有する。積分回路Ｉｎｔの第６のスイッチＳ６は、第５の回路ノードｎ５および共通接地部に接続されている。
【００４８】
リセット段階では、第４のスイッチＳ４および第６のスイッチＳ６が閉じられる。その結果、入力電圧Ｖｉｎは、共通接地部を基準としてサンプリングコンデンサＣｓに印加される。同時にオフセット電圧は、調節増幅器ｒＡｍｐのキャンセルコンデンサＣｃに印加される。リセット段階では反転増幅器内の両方のトランジスタは、静電流でバイアスされ、これは非常に低くさらにはゼロであり得る。増幅段階の開始時には、入力の極性に応じて反転増幅器内のトランジスタの１つだけがターンオンされ、他方は完全にオフとなる。サンプリングコンデンサＣｓ内の電荷は、従来型のＳＣ回路と同様にして積分コンデンサＣｉに移動される。電荷移動が完了すると、反転増幅器内のトランジスタは再び静電流でバイアスされる。次いで反転増幅器の入力電圧は、積分コンデンサＣｉを通して形成される負帰還経路により、その最適動作点に戻る。したがって、遷移時に１つのトランジスタを完全にターンオンする必要があるだけなので、最小の静電流で高スルーレートが得られる。
【００４９】
図５は、提示されている原理による擬似差動構成での積分器の例示的実施形態を示す。積分器Ｉｎｔは第１のスイッチング増幅器回路構成ＳＷＡ１を備え、第１のスイッチング増幅器回路構成ＳＷＡ１は、第１のスイッチング増幅器回路構成ＳＷＡ１の出力端子Ｖｏｕｔａと電圧出力端子Ｖｏｕｔ−との間に接続された第１の出力スイッチＳ８ａを有する。積分器Ｉｎｔはさらに第２のスイッチング増幅器回路構成ＳＷＡ２を備え、第２のスイッチング増幅器回路構成ＳＷＡ２は、第２のスイッチング増幅器回路構成ＳＷＡ２の出力端子Ｖｏｕｔｂと第２の電圧出力端子Ｖｏｕｔ＋との間に接続された第２の出力スイッチＳ８ｂを有する。さらに第１のスイッチング増幅器回路構成ＳＷＡ１の電圧入力端子Ｖｉｎ＋は、第２のスイッチング増幅器回路構成ＳＷＡ２の第５のスイッチＳ５ｂに接続されている。同様に第２のスイッチング増幅器回路構成ＳＷＡ２の電圧入力端子Ｖｉｎ−は、第１のスイッチング増幅器回路構成ＳＷＡ１の第５のスイッチＳ５ａに接続されている。第１の同相モード帰還回路ＦＢ１は、第１のスイッチング増幅器回路構成ＳＷＡ１の第５のノードｎ５ａに接続されている。第２の同相モード帰還回路ＦＢ２は、第２のスイッチング増幅器回路構成ＳＷＡ２の第５の回路ノードｎ５ｂに接続されている。さらに第１および第２の同相モード帰還回路はそれぞれ、第６の回路ノードｎ６と、第１の同相モードスイッチＳｃｍ１および第２の同相モードスイッチＳｃｍ２を介して第２の電圧出力端子Ｖｏｕｔ＋および共通接地部とに接続された、第１の同相モードコンデンサＣｃｍ１を備える。第２の同相モードコンデンサＣｃｍ２は、第６の回路ノードｎ６と、第３のスイッチＳｃｍ３および第４のスイッチＳｃｍ４を介して第１の電圧出力端子Ｖｏｕｔ−および共通接地部とに接続されている。第１の同相モード帰還回路ＦＢ１の第６の回路ノードｎ６ａは、第１のスイッチング増幅器回路構成ＳＷＡ１に対して、その第５の回路ノードｎ５ａを介して接続されている。第２の同相モード帰還回路ＦＢ２の第６の回路ノードｎ６ｂは、第２のスイッチング増幅器回路構成ＳＷＡ２に対して、その第５の回路ノードｎ５ｂを介して接続されている。
【００５０】
２つの同相モード帰還回路ＦＢ１およびＦＢ２のそれぞれの同相モード帰還コンデンサＣｃｍ１およびＣｃｍ２は、リセット段階時に仮想接地部と共通接地部レベルの差を検出し、次いで増幅段階時にこの差で充電／放電し、それにより同相モード帰還ループが実現される。
【００５１】
図５に示される回路構成は、擬似差動積分器を構成し、ノイズ耐性を改善し非線形性を低減するために設けられる。
【符号の説明】
【００５２】
Ａ  補助増幅器
Ａｉｎ  補助増幅器の入力端子
Ａｍｐ  主増幅器
Ａｏｕｔ  補助増幅器の出力端子
Ｃｃ  キャンセルコンデンサ
Ｃｂ  バイアスコンデンサ
Ｃｃｍ１  第１の同相モードコンデンサ
Ｃｃｍ２  第２の同相モードコンデンサ
ＦＢ１  第１の同相モード帰還回路
ＦＢ２  第２の同相モード帰還回路
Ｇ１  第１のトランジスタの制御端子
Ｇ２  第２のトランジスタの制御端子
Ｇ３  第３のトランジスタの制御端子
Ｇ４  第４のトランジスタの制御端子
Ｉｎ  入力端子
Ｉｎｔ  積分回路
ｎ１  第１の回路ノード
ｎ２  第２の回路ノード
ｎ３  第３の回路ノード
ｎ４  第４の回路ノード
ｎ５  第５の回路ノード
ｎ５ａ  第１のスイッチング増幅器回路構成の第５の回路ノード
ｎ５ｂ  第２のスイッチング増幅器回路構成の第５の回路ノード
ｎ６  第６の回路ノード
ｎ６ａ  第１のスイッチング増幅器回路構成の第６の回路ノード
ｎ６ｂ  第２のスイッチング増幅器回路構成の第６の回路ノード
Ｎ１  第２のトランジスタ
Ｎ２  第４のトランジスタ
Ｐ１  第１のトランジスタ
Ｐ２  第３のトランジスタ
ｒＡｍｐ  調節増幅器
Ｓ１  第１のスイッチ
Ｓ２  第２のスイッチ
Ｓ３  第３のスイッチ
Ｓ４  第４のスイッチ
Ｓ５  第５のスイッチ
Ｓ５ａ  第１のスイッチング増幅器回路構成の第５のスイッチ
Ｓ５ｂ  第２のスイッチング増幅器回路構成の第５のスイッチ
Ｓ６  第６のスイッチ
Ｓ７  第７のスイッチ
Ｓ８ａ  第１のスイッチング増幅器回路構成の第８のスイッチ
Ｓ８ｂ  第２のスイッチング増幅器回路構成の第８のスイッチ
ＳＷＡ１  第１のスイッチング増幅器回路構成
ＳＷＡ２  第２のスイッチング増幅器回路構成
Ｏｕｔ  出力端子
Ｖｂｉａｓ  バイアス電圧端子
Ｖｂｐ  第１のバイアス電圧
Ｖｂｎ  第２のバイアス電圧
Ｖｄｄ  システムの最も正の電源電圧
Ｖｇｎｄ  共通接地部
Ｖｏｕｔａ  第１のスイッチング増幅器回路構成の出力端子
Ｖｏｕｔｂ  第２のスイッチング増幅器回路構成の出力端子
Ｖｏｕｔ−  第１の電圧出力端子
Ｖｏｕｔ＋  第２の電圧出力端子
Ｖｒｅｆ  基準レベル
Ｖｓｓ  システムの最も負の電源電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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