(57)【特許請求の範囲】
【請求項１】
基板上に形成された酸化シリコンより誘電率の低い低誘電率絶縁膜の直上に、ハードマスクとして第１の金属膜またはシリコン膜を形成するハードマスク形成工程と、
フォトリソグラフィーとエッチングにより、前記ハードマスクおよび前記低誘電率絶縁膜を貫く開口を形成する開口形成工程と、
前記開口内の側壁に形成されたダメージ層を、前記ハードマスクよりも前記ダメージ層のほうがエッチングされやすいエッチング条件で除去する洗浄工程と、
前記洗浄工程の後、前記ハードマスクを除去するハードマスク除去工程と、
前記ハードマスク除去工程の後、前記低誘電率絶縁膜の直上に、前記開口を埋める第２の金属膜を形成する金属膜形成工程と、
を有する半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記第１の金属膜は、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、ＷＳｉ、Ａｌ、ＡｌＮ、Ｔａ、ＴａＮ、Ｒｕ、ＲｕＮ、Ｃｏ、ＣｏＮ、Ｃｒ、および、ＣｒＮの中のいずれかである半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
前記低誘電率絶縁膜は、多孔質の絶縁膜である半導体装置の製造方法。
【請求項４】
請求項１から３のいずれか一に記載の半導体装置の製造方法において、
前記低誘電率絶縁膜は、ＳｉＣＯＨ、ＨＳＱ、ＭＳＱ、および、有機ポリマーの中のいずれかである半導体装置の製造方法。
【請求項５】
請求項１から４のいずれか一に記載の半導体装置の製造方法において、
前記洗浄工程は、
前記開口内の側壁に形成されたダメージ層を除去する工程である半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記洗浄工程は、洗浄液を用いたウェットエッチングである半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）デバイスの微細化に伴い、配線信号の伝播速度の遅延が問題となってきている。そのため２８ｎｍまたは３２ｎｍ以降のデバイスでは、ｋ≦２．５以下のポーラスＳｉＣＯＨ膜（以下、「ｐ−ＳｉＣＯＨ膜」という）が検討されている。
【０００３】
関連する技術としては、特許文献１に記載されたものがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−４１５１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図３（Ａ）〜（Ｌ）を用いて、ｐ−ＳｉＣＯＨ膜（ｋ＝２．４）を用いたｖｉａ−ｆｉｒｓｔによるＤｕａｌ  Ｄａｍａｓｃｅｎｅ加工を例に、半導体装置の製造方法に関する問題点を説明する。なお、トレンチファースト法を用いた場合も同様の問題が生じ得る。
【０００６】
まず、図３（Ａ）に示すように、第１のｐ−ＳｉＣＯＨ膜１０１を層間絶縁膜として用いた第１のＣｕ配線１０２を形成した後、その上に、ＳｉＣＮ膜１０３および第２のｐ−ＳｉＣＯＨ膜１０４をこの順に積層する。
【０００７】
次に、図３（Ｂ）に示すように、第２のｐ−ＳｉＣＯＨ膜１０４の上に、ハードマスクとしてＳｉＯ２膜１０６を成膜する。この時、ＳｉＯ２膜１０６の成膜ガスとして、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）,Ｏ２を用いる場合がある。かかる場合、成膜ガス中に酸素が入っているため、ＳｉＯ２膜１０６を成膜した後の第２のｐ−ＳｉＣＯＨ膜１０４のＳｉＯ２膜１０６と接する部分に、ダメージ層１０５が形成される。
【０００８】
次に、図３（Ｃ）に示すように、ＳｉＯ２膜１０６の上に第１の下層レジスト１０７、反射防止膜１０８、および、第１の上層レジスト１０９、を順次形成後、露光、現像により、第１の上層レジスト１０９をビアパターンにパターニングする。その後、パターニングした第１の上層レジスト１０９をマスクとして、反射防止膜１０８、第１の下層レジスト１０７、ＳｉＯ２膜１０６、および、第２のｐ−ＳｉＣＯＨ膜１０４をエッチングしてビアとなる開口を形成する。この時、ダメージ層１０５の一部も除去される。また、第１の上層レジスト１０９および第１の上層レジスト１０９でマスクされていた反射防止膜１０８も除去される。続いて、残っている第１の下層レジスト１０７をプラズマアッシング処理により除去することで、図３（Ｄ）に示す構造を得ることができる。なお、この時、開口の側壁、すなわち、第２のｐ−ＳｉＣＯＨ膜１０４の露出面には、ダメージ層１１０が形成される。
【０００９】
次に、図３（Ｅ）に示すように、ＳｉＯ２膜１０６の上に、ビアとなる開口を埋めるよう第２の下層レジスト１１１を形成した後、その上に、ＬＴＯ（低温酸化膜）膜１１２、第２の反射防止膜１１９、および、第２の上層レジスト１１３を順次形成後、露光、現像により、第２の上層レジスト１１３を、配線となるトレンチパターンにパターニングする。その後、パターニングした第２の上層レジスト１１３をマスクとして、第２の反射防止膜１１９、ＬＴＯ膜１１２、第２の下層レジスト１１１、ＳｉＯ２膜１０６、および、第２のｐ−ＳｉＣＯＨ膜１０４を、第２のｐ−ＳｉＣＯＨ膜１０４の５０％程度の深さに達するまでエッチングすることで、配線となるトレンチとビアとなる開口を含む開口を形成する。この時、ダメージ層１０５および１１０の一部も除去される。また、第２の上層レジスト１１３および第２の上層レジスト１１３でマスクされていた第２の反射防止膜１１９およびＬＴＯ膜１１２も除去される。続いて、残っている第２の下層レジスト１１１をプラズマアッシング処理により除去することで、図３（Ｆ）に示す構造を得ることができる。なお、この時、開口の側壁、すなわち、第２のｐ−ＳｉＣＯＨ膜１０４の露出面には、ダメージ層１１０が形成される。
【００１０】
その後、上記処理により形成した開口を金属で埋めてビアおよび配線を形成することとなるが、開口の側壁に形成されたダメージ層１１０が残存した状態のまま金属を埋めると、誘電率が高くなってしまい、所望の配線間容量が得られないという問題が発生する。そこで、金属埋設の前処理として、ダメージ層１１０を除去する処理を行う必要がある。この処理は、例えばＤＨＦ（Ｄｉｌｕｔｅｄ−ＨＦ）などのフッ酸を含んだ洗浄液を用いて行われる。当該処理により、開口の側壁に形成されたダメージ層１１０を除去することができ、図３（Ｈ）の構造を得ることができる。
【００１１】
なお、図３（Ｈ）の構造では、洗浄処理におけるＳｉＯ２膜１０６とダメージ層１１０とのエッチングレート差（ダメージ層１１０の方がＳｉＯ２エッチングレートより圧倒的に速い）に起因して、ＳｉＯ２膜１０６とその下の層との間に段差が生じる。すなわち、ＳｉＯ２膜１０６によるひさし部Ａが形成される。このようなひさし部Ａが形成されてしまうと、その後の工程において以下のような問題が生じ得る。
【００１２】
まず、図３（Ｈ）に示すようにダメージ層１１０を除去した後には、開口の側壁に沿ってバリアメタル１１４を形成する。しかし、ひさし部Ａが存在する場合、図３（Ｉ）に示すように、ひさし部Ａ付近においてバリアメタル１１４が十分に成膜できないという問題が発生し得る。
【００１３】
また、バリアメタル１１４の形成後には、シードＣｕをスパッタで形成し、その後、メッキ法でＣｕメッキ膜を形成することで、開口を埋めるようにＣｕ膜１１５を形成する。しかし、ひさし部Ａが存在する場合、図３（Ｊ）に示すように、Ｃｕ膜１１５による開口の埋設が完全でなく、ボイド１１６が発生してしまう恐れがある。なお、このボイド１１６は、開口のアスペクト比が高いことにも起因すると考えられる。
【００１４】
さらに、その後のＣｕメッキの熱処理後、ＣｕがＳｉＯ２膜１０６および第２のｐ−ＳｉＣＯＨ膜１０４側に飛び出し、Ｃｕはみ出し１１７が発生する恐れもある（図３（Ｋ））。
【００１５】
結果、その後のＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理後、図３（Ｌ）に示すように、ボイド１１６によるスリット１１８が発生し、また、Ｃｕはみ出し１１７がそのまま残ってしまうなどの問題が生じ得る。
【００１６】
なお、上記問題を解決する手段として、開口内に金属を埋める前に、ＳｉＯ２膜１０６（ハードマスク）を除去する手段が考えられる。この手段によれば、ひさし部Ａの除去および開口のアスペクト比の改善が実現される。
【００１７】
しかし、上述のように第２のｐ−ＳｉＣＯＨ膜１０４のＳｉＯ２膜１０６と接する部分にダメージ層１０５が形成されている場合には、ＳｉＯ２膜１０６剥離後の露出面はデコボコとなり、表面積が増加する。すなわち、第２のｐ−ＳｉＣＯＨ膜１０４が空気中の水分を吸収しやすい構造となってしまう。かかる場合、製造過程の早い段階においてＳｉＯ２膜１０６を除去してしまうと、第２のｐ−ＳｉＣＯＨ膜１０４が多くの水分（空気中の水分等）を吸収してしまうという新たな問題が生じることを本発明者は見出した。
【００１８】
なお、上記半導体装置の製造方法においては、以下のような他の問題が生じる恐れもある。
【００１９】
すなわち、図３（Ｈ）の状態を得た後の上記開口内の洗浄処理において、第２のｐ−ＳｉＣＯＨ膜１０４のＳｉＯ２膜１０６と接する部分に形成されたダメージ層１０５の一部または全部が除去されてしまう事態が生じる場合がある（図３（Ｇ））。
【００２０】
かかる場合、ＳｉＯ２膜１０６の一部または全部がリフトオフにより剥離してしまう。その結果、第２のｐ−ＳｉＣＯＨ膜１０４の洗浄液と接する面積が大きくなってしまい、第２のｐ−ＳｉＣＯＨ膜１０４が多くの洗浄液を吸収してしまうという問題が生じる。また、剥がれたＳｉＯ２膜１０６が、半導体装置上の意図しない箇所に付着するという問題が生じる。
【課題を解決するための手段】
【００２１】
本発明によれば、基板上に形成された酸化シリコンより誘電率の低い低誘電率絶縁膜の直上に、ハードマスクとして第１の金属膜またはシリコン膜を形成するハードマスク形成工程と、フォトリソグラフィーとエッチングにより、前記ハードマスクおよび前記低誘電率絶縁膜を貫く開口を形成する開口形成工程と、前記開口内を洗浄する洗浄工程と、前記洗浄工程の後、前記ハードマスクを除去するハードマスク除去工程と、前記ハードマスク除去工程の後、前記低誘電率絶縁膜の直上に、前記開口を埋める第２の金属膜を形成する金属膜形成工程と、を有する半導体装置の製造方法が提供される。
【００２２】
本発明の半導体装置の製造方法では、低誘電率絶縁膜の直上に形成されるハードマスクとして、膜中の組成に酸素が含まれない第１の金属膜またはシリコン膜を形成する。このため、ハードマスク形成処理に起因して、低誘電率絶縁膜のハードマスクと接する部分にダメージ層が形成されるのを抑制することができる。
【００２３】
かかる場合、製造過程の比較的早い段階でハードマスクを除去しても、低誘電率絶縁膜が多くの水分（空気中の水分等）を吸収してしまうなどという不都合が生じにくい。すなわち、ビア等となる開口内に金属を埋める前にハードマスクを除去することが可能となる。
【００２４】
本発明の半導体装置の製造方法では、上述の通り、ビア等となる開口内に金属を埋める前にハードマスクを除去することができるので、開口内に金属を埋める処理の前にひさし部を除去することができる。また、ハードマスクの除去により開口のアスペクト比を低減できる。
【００２５】
その結果、開口内に埋め込んだ金属にボイドが発生するのを抑制することができる。また、Ｃｕメッキの熱処理後、Ｃｕが低誘電率絶縁膜側に飛び出し、Ｃｕはみ出しが発生するのを抑制することができる。
【発明の効果】
【００２６】
本発明によれば、ビア等となる開口内への金属の埋設において、ボイドの発生を抑制することが可能となる。
【図面の簡単な説明】
【００２７】
【図１（Ａ）】実施形態１の半導体装置の製造方法の一例の製造工程を模式的に示した断面図である。
【図１（Ｂ）】実施形態１の半導体装置の製造方法の一例の製造工程を模式的に示した断面図である。
【図１（Ｃ）】実施形態１の半導体装置の製造方法の一例の製造工程を模式的に示した断面図である。
【図１（Ｄ）】実施形態１の半導体装置の製造方法の一例の製造工程を模式的に示した断面図である。
【図１（Ｅ）】実施形態１の半導体装置の製造方法の一例の製造工程を模式的に示した断面図である。
【図１（Ｆ）】実施形態１の半導体装置の製造方法の一例の製造工程を模式的に示した断面図である。
【図１（Ｇ）】実施形態１の半導体装置の製造方法の一例の製造工程を模式的に示した断面図である。
【図１（Ｈ）】実施形態１の半導体装置の製造方法の一例の製造工程を模式的に示した断面図である。
【図１（Ｉ）】実施形態１の半導体装置の製造方法の一例の製造工程を模式的に示した断面図である。
【図１（Ｊ）】実施形態１の半導体装置の製造方法の一例の製造工程を模式的に示した断面図である。
【図１（Ｋ）】実施形態１の半導体装置の製造方法の一例の製造工程を模式的に示した断面図である。
【図１（Ｌ）】実施形態１の半導体装置の製造方法の一例の製造工程を模式的に示した断面図である。
【図２（Ａ）】実施形態２の半導体装置の製造方法の一例の製造工程を模式的に示した断面図である。
【図２（Ｂ）】実施形態２の半導体装置の製造方法の一例の製造工程を模式的に示した断面図である。
【図２（Ｃ）】実施形態２の半導体装置の製造方法の一例の製造工程を模式的に示した断面図である。
【図２（Ｄ）】実施形態２の半導体装置の製造方法の一例の製造工程を模式的に示した断面図である。
【図２（Ｅ）】実施形態２の半導体装置の製造方法の一例の製造工程を模式的に示した断面図である。
【図２（Ｆ）】実施形態２の半導体装置の製造方法の一例の製造工程を模式的に示した断面図である。
【図２（Ｇ）】実施形態２の半導体装置の製造方法の一例の製造工程を模式的に示した断面図である。
【図２（Ｈ）】実施形態２の半導体装置の製造方法の一例の製造工程を模式的に示した断面図である。
【図２（Ｉ）】実施形態２の半導体装置の製造方法の一例の製造工程を模式的に示した断面図である。
【図２（Ｊ）】実施形態２の半導体装置の製造方法の一例の製造工程を模式的に示した断面図である。
【図２（Ｋ）】実施形態２の半導体装置の製造方法の一例の製造工程を模式的に示した断面図である。
【図２（Ｌ）】実施形態２の半導体装置の製造方法の一例の製造工程を模式的に示した断面図である。
【図２（Ｍ）】実施形態２の半導体装置の製造方法の一例の製造工程を模式的に示した断面図である。
【図３（Ａ）】半導体装置の製造方法の一例の製造工程を模式的に示した断面図である。
【図３（Ｂ）】半導体装置の製造方法の一例の製造工程を模式的に示した断面図である。
【図３（Ｃ）】半導体装置の製造方法の一例の製造工程を模式的に示した断面図である。
【図３（Ｄ）】半導体装置の製造方法の一例の製造工程を模式的に示した断面図である。
【図３（Ｅ）】半導体装置の製造方法の一例の製造工程を模式的に示した断面図である。
【図３（Ｆ）】半導体装置の製造方法の一例の製造工程を模式的に示した断面図である。
【図３（Ｇ）】半導体装置の製造方法の一例の製造工程を模式的に示した断面図である。
【図３（Ｈ）】半導体装置の製造方法の一例の製造工程を模式的に示した断面図である。
【図３（Ｉ）】半導体装置の製造方法の一例の製造工程を模式的に示した断面図である。
【図３（Ｊ）】半導体装置の製造方法の一例の製造工程を模式的に示した断面図である。
【図３（Ｋ）】半導体装置の製造方法の一例の製造工程を模式的に示した断面図である。
【図３（Ｌ）】半導体装置の製造方法の一例の製造工程を模式的に示した断面図である。
【発明を実施するための形態】
【００２８】
以下、本発明の実施の形態について、図面を用いて説明する。すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００２９】
＜実施形態１＞
図１（Ａ）〜（Ｌ）は、本実施形態の半導体装置の製造方法の一例を示す製造工程断面図である。以下、図１（Ａ）〜（Ｌ）を用いて、本実施形態の半導体装置の製造方法の一例について説明する。
【００３０】
（１）ハードマスク形成工程
まず、基板上に形成された低誘電率絶縁膜の直上に、ハードマスクとして第１の金属膜またはシリコン膜を形成する。
【００３１】
例えば、図１（Ａ）に示すように、基板（図示せず）上に、第１のｐ−ＳｉＣＯＨ膜２０１を層間絶縁膜として用いた第１のＣｕ配線２０２を形成した後、その上に、第１のＳｉＣＮ膜２０３（例：膜厚３０ｎｍ）を形成する。その後、その上に、第２のｐ−ＳｉＣＯＨ膜２０４（例：膜厚２００ｎｍ）を形成する。
【００３２】
なお、第２のｐ−ＳｉＣＯＨ膜２０４の代わりに、その他の低誘電率絶縁膜を適用することもできる。低誘電率絶縁膜とは、酸化シリコンより誘電率の低い絶縁膜のことである。このような低誘電率絶縁膜としては、ＳｉＣＯＨ膜、ＨＳＱ（Ｈｙｄｒｏｇｅｎ  Ｓｉｌｓｅｑｕｉｏｘａｎｅ）膜、ＭＳＱ（Ｍｅｔｈｙｌ  Ｓｉｌｓｅｑｕｉｏｘａｎｅ）膜、有機ポリマー、ポーラスＨＳＱ膜、ポーラスＭＳＱ膜、その他の多孔質絶縁膜などが考えられる。
【００３３】
次に、例えば、図１（Ｂ）に示すように、第２のｐ−ＳｉＣＯＨ膜２０４（低誘電率絶縁膜）の直上に、スパッタ法を用いて、ＴｉＮ膜（ハードマスク）２０５（例：膜厚２０ｎｍ）を形成する。ハードマスクとしてはＴｉＮ膜２０５のほか、Ｔｉ、Ｗ、ＷＮ、ＷＳｉ、Ａｌ、ＡｌＮ、Ｔａ、ＴａＮ、Ｒｕ、ＲｕＮ、Ｃｏ、ＣｏＮ、Ｓｉ、Ｃｒ、および、ＣｒＮの中のいずれかにより形成された膜、またはシリコン膜とすることができる。ハードマスクをこのような膜とした場合、膜中の組成に酸素が含まれないので、ハードマスク形成処理に起因して低誘電率絶縁膜（例：第２のｐ−ＳｉＣＯＨ膜２０４）のハードマスクと接する部分にダメージ層が形成されるのを回避することができる。
【００３４】
（２）開口形成工程
上記ハードマスク形成工程の後、フォトリソグラフィーとエッチングにより、ハードマスクおよび低誘電率絶縁膜を貫く開口を形成する。
【００３５】
例えば、図１（Ｃ）に示すように、ＴｉＮ膜２０５の上に、第１の下層レジスト２０６、反射防止膜２０７、および、第１の上層レジスト２０８を順次形成後、露光、現像により、第１の上層レジスト２０８をビアパターンにパターニングする。その後、パターニングした第１の上層レジスト２０８をマスクとして、反射防止膜２０７、第１の下層レジスト２０６、ＴｉＮ膜２０５、および、第２のｐ−ＳｉＣＯＨ膜２０４をエッチングして、ビアとなる開口を形成する。この処理により、第１の上層レジスト２０８および第１の上層レジスト２０８でマスクされていた反射防止膜２０７も除去される。
【００３６】
その後、残っている第１の下層レジスト２０６をプラズマアッシング処理により除去することで、図１（Ｄ）に示す構造を得ることができる。なお、この時、開口の側壁、すなわち、第２のｐ−ＳｉＣＯＨ膜２０４の露出面には、ダメージ層２０９が形成される。
【００３７】
続いて、第２の配線となるトレンチパターンのフォトリソグラフィーを多層レジスト法により実施してもよい。
【００３８】
例えば、図１（Ｅ）に示すように、ＴｉＮ膜２０５の上に、第２のｐ−ＳｉＣＯＨ膜２０４およびＴｉＮ膜２０５を貫く開口を埋めるように第２の下層レジスト２１０を形成した後、その上に、ＬＴＯ膜２１１、第２の反射防止膜２２０、および、第２の上層レジスト２１２を順次形成後、露光、現像により、第２の上層レジスト２１２を第２の配線となるトレンチパターンにパターニングする。その後、パターニングした第２の上層レジスト２１２をマスクとして、第２の反射防止膜２２０、ＬＴＯ膜２１１、第２の下層レジスト２１０、ＴｉＮ膜２０５、および、第２のｐ−ＳｉＣＯＨ膜２０４を、第２のｐ−ＳｉＣＯＨ膜２０４の５０％程度の深さに達するまでエッチングする。このエッチングにより、第２の配線となるトレンチおよびビアとなる開口を含む開口を形成することができる。この開口形成処理により、第２の上層レジスト２１２と、第２の上層レジスト２１２でマスクされていた第２の反射防止膜２２０およびＬＴＯ膜２１１とが、除去される。続いて、残っている第２の下層レジスト２１０をプラズマアッシング処理により除去することで、図１（Ｆ）に示す構造を得ることができる。なお、この時、開口の側壁、すなわち、第２のｐ−ＳｉＣＯＨ膜２０４の露出面には、ダメージ層２０９が形成される。
【００３９】
（３）洗浄工程
上記開口形成工程の後、開口内を洗浄する。
【００４０】
すなわち、開口内を洗浄することで、開口の側壁に形成されたダメージ層２０９を除去する。この洗浄に用いる洗浄液としてはフッ酸を含んだ洗浄液、例えばＤＨＦまたはＢＨＦ（Ｂｕｆｆｅｒｅｄ−ＨＦ）を利用することができる。その他、洗浄液としては、硫酸や塩酸などを利用することもできる。このような洗浄液を選択すれば、ダメージ層２０９を十分に除去でき、誘電率が高くなってしまうことを回避することができる。
【００４１】
なお、洗浄処理後には、図１（Ｇ）に示すように、洗浄処理におけるＴｉＮ膜２０５とダメージ層２０９とのエッチングレート差（ダメージ層２０９の方がＴｉＮ膜２０５のエッチングレートより圧倒的に速い）に起因して、ＴｉＮ膜２０５とその下の層との間に段差が生じる。すなわち、ＴｉＮ膜２０５によるひさし部Ａが形成される。なお、ＴｉＮ膜２０５を上述のその他の材料からなるハードマスクに置き換えた場合においても同様に、ひさし部Ａが形成される。
【００４２】
（４）ハードマスク除去工程
洗浄工程の後、ハードマスクを除去する。
【００４３】
例えば、図１（Ｇ）に示す構造を得た後、ＴｉＮ膜２０５を、ＤＨＦを含んだ洗浄液を利用した長時間のウェット処理により除去する。ハードマスクを除去する手段は特段制限されず、ハードマスクの種類に応じて様々な手段を選択することができる。ハードマスク除去工程を経ることで、図１（Ｈ）に示す構造が得られる。
【００４４】
なお、本実施形態の場合、第２のｐ−ＳｉＣＯＨ膜２０４のＴｉＮ膜２０５と接する部分に、ダメージ層が形成されていないので、ＴｉＮ膜２０５を除去した後の露出面がデコボコになり、空気中の水分を吸収してしまうなどの不都合が生じることを抑制できる。
【００４５】
（５）金属膜形成工程
ハードマスク除去工程の後、低誘電率絶縁膜の直上に、開口を埋める第２の金属膜を形成する。
【００４６】
例えば、まず、図１（Ｉ）に示すように、バリアメタル２１３としてＴａ（上層）／ＴａＮ（下層）（例：合計膜厚１５ｎｍ）でスパッタする。次に、図１（Ｊ）に示すように、バリアメタル２１３の上にシードＣｕ（例：膜厚４０ｎｍ）でスパッタし、その後、メッキ法でＣｕメッキ膜（例：膜厚３００ｎｍ）を形成することでＣｕ膜２１４を形成する。続いて、例えば窒素雰囲気で３００℃、３０分間の熱処理を実施する。次に、ＣＭＰを行うことで、図１（Ｋ）に示す第２のＣｕ配線２１５を有する構造を得ることができる。
【００４７】
なお、上記処理を繰り返し行うことで、図１（Ｌ）に示すような積層構造を形成してもよい。また、図１（Ｌ）以上の数の層を積層した積層構造を形成してもよい。
【００４８】
次に、本実施形態の半導体装置の製造方法の作用効果について説明する。
【００４９】
本実施形態の半導体装置の製造方法では、低誘電率絶縁膜（例：第２のｐ−ＳｉＣＯＨ膜２０４）の直上に形成されるハードマスクとして、膜中の組成に酸素が含まれない第１の金属膜（例：ＴｉＮ膜２０５）またはシリコン膜を形成する。このため、ハードマスク形成処理に起因して、低誘電率絶縁膜（例：第２のｐ−ＳｉＣＯＨ膜２０４）のハードマスク（例：ＴｉＮ膜２０５）と接する部分にダメージ層が形成されるのを抑制することができる。
【００５０】
かかる場合、製造過程の比較的早い段階でハードマスクを除去しても、低誘電率絶縁膜が多くの水分（空気中の水分等）を吸収してしまうなどという不都合が生じにくい。すなわち、ビア等となる開口内に金属を埋める前にハードマスクを除去することが可能となる。
【００５１】
本実施形態の半導体装置の製造方法では、上述の通り、ビア等となる開口内に金属を埋める前にハードマスクを除去することができるので、開口内に金属を埋める処理の前にひさし部（図１（Ｇ）のＡ参照）を除去することができる。また、ハードマスクの除去により開口のアスペクト比を低減できる。
【００５２】
その結果、開口内に埋め込んだ金属にボイドが発生するのを抑制することができる。また、Ｃｕメッキの熱処理後、Ｃｕが低誘電率絶縁膜側に飛び出し、Ｃｕはみ出しが発生するのを抑制することができる。
【００５３】
その他、本実施形態の半導体装置の製造方法では、上述の通り、低誘電率絶縁膜（例：第２のｐ−ＳｉＣＯＨ膜２０４）のハードマスク（例：ＴｉＮ膜２０５）と接する部分にダメージ層が形成されるのを抑制することができるので、以下のような効果も奏する。
【００５４】
すなわち、金属を埋める開口の側壁に形成されたダメージ層（例：図１（Ｆ）に示すダメージ層２０９）を除去するための洗浄工程において、フッ酸を含んだ洗浄液を用いる等、十分にダメージ層を除去できる洗浄処理を行っても、この洗浄処理に起因してハードマスクの一部または全部が意図せず除去されてしまうという不都合が生じにくい。このため、開口の側壁に形成されたダメージ層を十分に除去することが可能となり、結果、このダメージ層に起因して誘電率が高くなってしまい、所望の配線間容量が得られなくなるという問題を回避することができる。
【００５５】
＜実施形態２＞
実施形態１では、ビアファースト法による例を示したが、本実施形態では、トレンチファースト法による例を示す。
【００５６】
以下、図２（Ａ）〜（Ｍ）を用いて、本実施形態の半導体装置の製造方法の一例について説明する。図２（Ａ）〜（Ｍ）は、本実施形態の半導体装置の製造方法の一例を示す製造工程図である。
【００５７】
（１）ハードマスク形成工程
まず、基板上に形成された低誘電率絶縁膜の直上に、ハードマスクとして第１の金属膜またはシリコン膜を形成する。
【００５８】
例えば、図２（Ａ）に示すように、基板（図示せず）の上に、第１のｐ−ＳｉＣＯＨ膜３０１を層間絶縁膜として用いた第１のＣｕ配線３０２を形成する。続いて、その上に、第１のＳｉＣＮ膜３０３（例：膜厚３０ｎｍ）を形成する。さらに続いて、その上に、第２のｐ−ＳｉＣＯＨ膜３０４（例：膜厚２００ｎ）を形成する。
【００５９】
なお、第２のｐ−ＳｉＣＯＨ膜３０４の代わりに、その他の低誘電率絶縁膜を適用することもできる。低誘電率絶縁膜としては、ＳｉＣＯＨ膜、ＨＳＱ（Ｈｙｄｒｏｇｅｎ  Ｓｉｌｓｅｑｕｉｏｘａｎｅ）膜、ＭＳＱ（Ｍｅｔｈｙｌ  Ｓｉｌｓｅｑｕｉｏｘａｎｅ）膜、有機ポリマー、ポーラスＨＳＱ膜、ポーラスＭＳＱ膜、その他の多孔質絶縁膜などが考えられる。
【００６０】
次に、図２（Ｂ）に示すように、第２のｐ−ＳｉＣＯＨ膜３０４（低誘電率絶縁膜）の直上に、例えばスパッタ法を用いて、ＴｉＮ膜（ハードマスク）３０５（例：膜厚２０ｎｍ）を形成する。ハードマスクとしてはＴｉＮ膜３０５のほか、Ｔｉ、Ｗ、ＷＮ、ＷＳｉ、Ａｌ、ＡｌＮ、Ｔａ、ＴａＮ、Ｒｕ、ＲｕＮ、Ｃｏ、ＣｏＮ、Ｓｉ、Ｃｒ、ＣｒＮの中のいずれかにより形成された膜、またはシリコン膜とすることができる。ハードマスクをこのような膜とした場合、膜中の組成に酸素が含まれないので、ハードマスク形成処理に起因して低誘電率絶縁膜（例：第２のｐ−ＳｉＣＯＨ膜３０４）のハードマスクと接する部分にダメージが形成されるのを回避することができる。
【００６１】
（２）開口形成工程
上記ハードマスク形成工程の後、フォトリソグラフィーとエッチングにより、ハードマスクおよび低誘電率絶縁膜を貫く開口を形成する。
【００６２】
例えば、ハードマスク形成工程の後、多層レジスト法を用いて、第２のｐ−ＳｉＣＯＨ膜３０４にトレンチパターンを形成する。
【００６３】
まず、図２（Ｃ）に示すように、ＴｉＮ膜３０５の上に、第１の下層レジスト３０６、第１の反射防止膜３０７、および、第１の上層レジスト３０８を順次形成後、露光、現像により、第１の上層レジスト３０８を第２の配線となるトレンチのパターンにパターニングする。その後、パターニングした第１の上層レジスト３０８をマスクとし、塩素系のエッチングガスを利用して、ＴｉＮ膜３０５を加工する。この処理により、第１の上層レジスト３０８および第１の上層レジスト３０８でマスクされていた第１の反射防止膜３０７も除去される。
【００６４】
続いて、残っている第１の下層レジスト３０６をプラズマアッシング処理により除去することで、図２（Ｄ）に示す構造を得ることができる。なお、この時、ＴｉＮ膜３０５に形成された開口の底面となっている第２のｐ−ＳｉＣＯＨ膜３０４の露出面には、ダメージ層３０９が薄く形成される。
【００６５】
上述のように、第２のｐ−ＳｉＣＯＨ膜３０４にトレンチパターンを形成後、例えば、多層レジスト法を用いて、第２のｐ−ＳｉＣＯＨ膜３０４にビアパターンを形成する。
【００６６】
まず、図２（Ｅ）に示すように、ＴｉＮ膜３０５の上に、ＴｉＮ膜３０５に形成された開口を埋めるように第２の下層レジスト３１０を形成した後、その上に、第２の反射防止膜３１１、および、第２の上層レジスト３１２を順次形成後、露光、現像により、第２の上層レジスト３１２をビアパターンにパターニングする。その後、パターニングした第２の上層レジスト３１２をマスクとして、第２の反射防止膜３１１、第２の下層レジスト３１０、および、第２のｐ−ＳｉＣＯＨ膜３０４を、第２のｐ−ＳｉＣＯＨ膜３０４の５０％程度の深さに達するまでエッチングする。第２のｐ−ＳｉＣＯＨ膜３０４のエッチングは、ＣＦ系のエッチングガスを用いて行うことができる。このエッチングにより、第２の配線となるトレンチおよびビアとなる開口を含む開口を形成することができる。このとき、第２の下層レジスト３１０、または、第２の上層レジスト３１２に覆われていないＴｉＮ膜３０５の部分（図示せず）が存在する場合があっても、ＴｉＮ膜３０５はＣＦ系のエッチングガスにより除去されないのでそのまま残存する。かかる場合、このＴｉＮ膜３０５に覆われている第２のｐ−ＳｉＣＯＨ膜３０４は除去されず残存する。
【００６７】
続いて、残っている第２の下層レジスト３１０をプラズマアッシング処理により除去することで、図２（Ｆ）に示す構造を得ることができる。なお、この時、第２のｐ−ＳｉＣＯＨ膜３０４に形成された開口の底面および側壁には、ダメージ層３１３が形成される。
【００６８】
次に、トレンチパターンに加工したＴｉＮ膜３０５をマスクにし、ＣＦ系のガスで第２のｐ−ＳｉＣＯＨ膜３０４を加工することで、図２（Ｇ）の構造を得る。その後、図２（Ｈ）に示すように、第２のｐ−ＳｉＣＯＨ膜３０４をマスクにして、第１のＳｉＣＮ膜３０３をエッチングする。この時、開口の側壁にダメージ層３１４が形成されたが、実施形態１の場合に比べて少なくすることができる。これは実施形態１で開口の側壁に形成されるダメージ層２０９（図１（Ｆ）参照）は、図１（Ｅ）のトレンチエッチング後に残っている第２の下層レジスト２１０を例えば酸素含有のガスによるプラズマアッシング処理により除去する際に形成されるものである。これは、トレンチとビアエッチングによるダメージとレジストのプラズマアッシングによるダメージの総和であるが、プラズマアッシングによるダメージのほうが支配的でダメージ層全体の約８割と推定される。一方、本実施形態で開口の側壁に形成されるダメージ層３１４（図２（Ｈ）参照）は、トレンチエッチングの後には代価層レジストが残っていないため、レジストを剥離するためのプラズマアッシングをする必要がなく、トレンチエッチングによる加工ダメージのみのため、本実施形態の方が開口の側壁に形成されるダメージ層を少なくすることができる。
【００６９】
（３）洗浄工程
上記開口形成工程の後、開口内を洗浄する。
【００７０】
すなわち、開口内を洗浄することで、開口の側壁に形成されたダメージ層３１４を除去する。この洗浄に用いる洗浄液としてはフッ酸を含んだ洗浄液、例えばＤＨＦまたはＢＨＦ（Ｂｕｆｆｅｒｅｄ−ＨＦ）を用いることができる。その他、洗浄液としては、硫酸や塩酸などを利用することもできる。このような洗浄液を選択すれば、ダメージ層３１４を十分に除去でき、誘電率が高くなってしまうことを回避することができる。
【００７１】
以下、洗浄工程以降の処理例について説明する。
【００７２】
例えば、ＤＨＦを含んだ洗浄液を利用した長時間のウェット処理によりＴｉＮ膜３０５を除去する。洗浄工程およびＴｉＮ膜３０５の除去処理を経ることで、図２（Ｉ）に示す構造が得られる。
【００７３】
続いて、例えば、図２（Ｊ）に示すように、バリアメタル３１５としてＴａ（上層）／ＴａＮ（下層）（例：合計膜厚１５ｎｍ）をスパッタする。次に、図２（Ｋ）に示すように、バリアメタル３１５の上にシードＣｕ（例：膜厚４０ｎｍ）をスパッタし、その後、メッキ法でＣｕメッキ膜（例：膜厚３００ｎｍ）を形成することでＣｕ膜３１６を形成する。続いて、例えば窒素雰囲気で３００℃、３０分間の熱処理を実施する。次に、ＣＭＰを行って、図２（Ｌ）に示す構造を得ることができる。
【００７４】
なお、上記処理を繰り返し行うことで、図２（Ｍ）に示すような積層構造を形成してもよい。また、図２（Ｍ）以上の数の層を積層した積層構造を形成してもよい。
【００７５】
以上のような本実施形態の半導体装置の製造方法の場合、実施形態１と同様の作用効果を得ることができるほか、実施形態１の半導体装置の製造方法に比べて、低誘電率絶縁膜に形成した開口の側壁にダメージが形成されにくいので、ＣＤシフト量が少ないというメリットがある。
以下、参考形態の例を付記する。
１．  基板上に形成された酸化シリコンより誘電率の低い低誘電率絶縁膜の直上に、ハードマスクとして第１の金属膜またはシリコン膜を形成するハードマスク形成工程と、
フォトリソグラフィーとエッチングにより、前記ハードマスクおよび前記低誘電率絶縁膜を貫く開口を形成する開口形成工程と、
前記開口内を洗浄する洗浄工程と、
前記洗浄工程の後、前記ハードマスクを除去するハードマスク除去工程と、
前記ハードマスク除去工程の後、前記低誘電率絶縁膜の直上に、前記開口を埋める第２の金属膜を形成する金属膜形成工程と、
を有する半導体装置の製造方法。
２．  １に記載の半導体装置の製造方法において、
前記第１の金属膜は、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、ＷＳｉ、Ａｌ、ＡｌＮ、Ｔａ、ＴａＮ、Ｒｕ、ＲｕＮ、Ｃｏ、ＣｏＮ、Ｓｉ、Ｃｒ、および、ＣｒＮの中のいずれかである半導体装置の製造方法。
３．  １または２に記載の半導体装置の製造方法において、
前記低誘電率絶縁膜は、多孔質の絶縁膜である半導体装置の製造方法。
４．  １から３のいずれか一に記載の半導体装置の製造方法において、
前記低誘電率絶縁膜は、ＳｉＣＯＨ、ＨＳＱ、ＭＳＱ、および、有機ポリマーの中のいずれかである半導体装置の製造方法。
５．  １から４のいずれか一に記載の半導体装置の製造方法において、
前記洗浄工程は、
前記開口内の側壁に形成されたダメージ層を除去する工程である半導体装置の製造方法。
６．  ５に記載の半導体装置の製造方法において、
前記洗浄工程は、洗浄液を用いたウェットエッチングである半導体装置の製造方法。
【符号の説明】
【００７６】
２０１    第１のｐ−ＳｉＣＯＨ
２０２    第１のＣｕ配線
２０３    第１のＳｉＣＮ膜
２０４    第２のｐ−ＳｉＣＯＨ
２０５    ＴｉＮ膜
２０６    第１の下層レジスト
２０７    反射防止膜
２０８    第１の上層レジスト
２０９    ダメージ層
２１０    第２の下層レジスト
２１１    ＬＴＯ膜
２１２    第２の上層レジスト
２１３    バリアメタル
２１４    Ｃｕ膜
２１５    第２のＣｕ配線
２１６    第２のＳｉＣＮ膜
２１７    第３のｐ−ＳｉＣＯＨ
２１８    第３のＣｕ配線
２１９    第３のＳｉＣＮ膜
２２０    第２の反射防止膜
３０１    第１のｐ−ＳｉＣＯＨ
３０２    第１のＣｕ配線
３０３    第１のＳｉＣＮ膜
３０４    第２のｐ−ＳｉＣＯＨ
３０５    ＴｉＮ膜
３０６    第１の下層レジスト
３０７    第１の反射防止膜
３０８    第１の上層レジスト
３０９    ダメージ層
３１０    第２の下層レジスト
３１１    第２の反射防止膜
３１２    第２の上層レジスト
３１３    ダメージ層
３１４    ダメージ層
３１５    バリアメタル
３１６    Ｃｕ膜
３１７    第２のＣｕ配線
３１８    第２のＳｉＣＮ膜
３１９    第３のｐ−ＳｉＣＯＨ
３２０    第３のＣｕ配線
３２１    第３のＳｉＣＮ膜
Ａ        ひさし部
【図１（Ａ）】
0005498808.tif 000002
【図１（Ｂ）】
0005498808.tif 000003
【図１（Ｃ）】
0005498808.tif 000004
【図１（Ｄ）】
0005498808.tif 000005
【図１（Ｅ）】
0005498808.tif 000006
【図１（Ｆ）】
0005498808.tif 000007
【図１（Ｇ）】
0005498808.tif 000008
【図１（Ｈ）】
0005498808.tif 000009
【図１（Ｉ）】
0005498808.tif 000010
【図１（Ｊ）】
0005498808.tif 000011
【図１（Ｋ）】
0005498808.tif 000012
【図１（Ｌ）】
0005498808.tif 000013
【図２（Ａ）】
0005498808.tif 000014
【図２（Ｂ）】
0005498808.tif 000015
【図２（Ｃ）】
0005498808.tif 000016
【図２（Ｄ）】
0005498808.tif 000017
【図２（Ｅ）】
0005498808.tif 000018
【図２（Ｆ）】
0005498808.tif 000019
【図２（Ｇ）】
0005498808.tif 000020
【図２（Ｈ）】
0005498808.tif 000021
【図２（Ｉ）】
0005498808.tif 000022
【図２（Ｊ）】
0005498808.tif 000023
【図２（Ｋ）】
0005498808.tif 000024
【図２（Ｌ）】
0005498808.tif 000025
【図２（Ｍ）】
0005498808.tif 000026
【図３（Ａ）】
0005498808.tif 000027
【図３（Ｂ）】
0005498808.tif 000028
【図３（Ｃ）】
0005498808.tif 000029
【図３（Ｄ）】
0005498808.tif 000030
【図３（Ｅ）】
0005498808.tif 000031
【図３（Ｆ）】
0005498808.tif 000032
【図３（Ｇ）】
0005498808.tif 000033
【図３（Ｈ）】
0005498808.tif 000034
【図３（Ｉ）】
0005498808.tif 000035
【図３（Ｊ）】
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【図３（Ｋ）】
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【図３（Ｌ）】
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