(57)【特許請求の範囲】
【請求項１】
互いに交差するように形成された複数の第１配線及び複数の第２配線の交点に配置され、整流素子と可変抵抗素子とが直列接続されたメモリセルを含むメモリセルアレイと、
前記第１配線及び前記第２配線を選択駆動する制御回路と
を備え、
前記制御回路は、複数の前記メモリセルの中から選択された選択メモリセルの保持データを変化させる動作を行う場合において、前記選択メモリセルに接続される第１配線である選択第１配線に第１の電圧を印加する一方、前記選択メモリセルに接続される第２配線である選択第２配線に第２の電圧を印加し、
前記選択第１配線以外の前記第１配線である非選択第１配線には第３の電圧を印加し、
前記選択第２配線以外の前記第２配線である非選択第２配線には前記第３の電圧よりも大きい第４の電圧を印加するように構成され、
前記第３の電圧と前記第４の電圧との間の差の絶対値は、前記第１の電圧と前記第２の電圧との間の差の絶対値よりもオフセット電圧の分小さくされ、
前記整流素子は双方向ダイオードであり、
前記制御回路は、
前記第１の電圧と前記第２電圧との間の差の絶対値が増加するに従って前記オフセット電圧の値を増加させることが可能に構成されるとともに、前記メモリセルに対する書き込み動作又は消去動作のいずれか一方を行う場合に、前記非選択第１配線に第３の電圧を印加し、前記非選択第２配線に前記第４の電圧を印加し、前記書き込み動作又は前記消去動作のうちの残りの一方を行う場合に、前記非選択第１配線及び前記非選択第２配線に前記第１の電圧と前記第２の電圧の中間の値を有する第５の電圧を印加し、
前記オフセット電圧は、前記第１電圧と前記第２電圧との間の差の絶対値が増加するに従って二次関数的に増加する
ことを特徴とする半導体記憶装置。
【請求項２】
互いに交差するように形成された複数の第１配線及び複数の第２配線の交点に配置され、可変抵抗素子を有するメモリセルを含むメモリセルアレイと、
前記第１配線及び前記第２配線を選択駆動する制御回路と
を備え、
前記制御回路は、複数の前記メモリセルの中から選択された選択メモリセルの保持データを変化させる動作を行う場合において、前記選択メモリセルに接続される第１配線である選択第１配線に第１の電圧を印加する一方、前記選択メモリセルに接続される第２配線である選択第２配線に第２の電圧を印加し、
前記選択第１配線以外の前記第１配線である非選択第１配線には第３の電圧を印加し、
前記選択第２配線以外の前記第２配線である非選択第２配線には前記第３の電圧よりも大きい第４の電圧を印加するように構成され、
前記第３の電圧と前記第４の電圧との間の差の絶対値は、前記第１の電圧と前記第２の電圧との間の差の絶対値よりもオフセット電圧の分小さくされ、
前記制御回路は、
前記第１の電圧と前記第２電圧との間の差の絶対値が増加するに従って前記オフセット電圧の値を非線形に増加させる
ことを特徴とする半導体記憶装置。
【請求項３】
前記メモリセルは、前記可変抵抗素子と直列接続された双方向ダイオードを有し、
前記制御回路は、前記メモリセルに対する書き込み動作又は消去動作のいずれか一方を行う場合に、前記非選択第１配線に前記第３の電圧を印加し、前記非選択第２配線に前記第４の電圧を印加し、
前記書き込み動作又は前記消去動作のうちの残りの一方を行う場合に、前記非選択第１配線及び前記非選択第２配線に前記第１の電圧と前記第２の電圧の中間の値を有する第５の電圧を印加する
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記第３の電圧は、前記第２の電圧と等しく、
前記第４の電圧は、前記第１の電圧の値から前記オフセット電圧の値を引いた値を有する
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項５】
前記第４の電圧は、前記第１の電圧と等しく、
前記第３の電圧は、前記オフセット電圧である
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項６】
前記メモリセルは、前記可変抵抗素子と直列接続された一方向ダイオードを有し、
前記制御回路は、前記メモリセルに対する書き込み動作及び消去動作を行う場合に、前記非選択第１配線に前記第３の電圧を印加し、前記非選択第２配線に前記第４の電圧を印加する
ことを特徴とする請求項２記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、フラッシュメモリの後継候補として、抵抗変化メモリが注目されている。抵抗変化メモリは、通常、複数のビット線と、これと交差する複数のワード線との交点に、可変抵抗素子と整流素子とを備えたメモリセルをマトリクス状に配列して構成されるクロスポイント型の構造を有している。
【０００３】
このようなクロスポイント型の抵抗変化メモリでは、書込み動作、消去動作等の動作の対象とされた選択メモリセルとは別の非選択メモリセルにおいて、整流素子からみた逆バイアスの電圧が印加される。逆バイアスの電圧が印加された非選択メモリセルでは、リーク電流が発生する。このため、非選択メモリセルの数が多くなると、リーク電流が増大し、消費電力が増加するとなどの問題がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２６６３１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
この発明は、クロスポイント型の抵抗変化メモリにおいて、リーク電流を低減し消費電力を低減させることのできる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
以下に説明する実施の形態の半導体記憶装置は、互いに交差するように形成された複数の第１配線及び複数の第２配線の交点に配置され、整流素子と可変抵抗素子とが直列接続されたメモリセルを含むメモリセルアレイと、制御回路とをを備える。制御回路は、第１配線及び第２配線を選択駆動する。制御回路は、複数の前記メモリセルの中から選択された選択メモリセルの保持データを変化させる動作を行う場合において、前記選択メモリセルに接続される第１配線である選択第１配線に第１の電圧を印加する一方、前記選択メモリセルに接続される第２配線である選択第２配線に第２の電圧を印加する。更に、選択第１配線以外の第１配線である非選択第１配線には第３の電圧を印加する。また、選択第２配線以外の第２配線である非選択第２配線には第３の電圧よりも大きい第４の電圧を印加する。第３の電圧と第４の電圧との間の差の絶対値は、第１の電圧と第２の電圧との間の差の絶対値よりもオフセット電圧の分小さくされる。加えて、制御回路は、前記第１の電圧と前記第２電圧との間の絶対値が増加するに従って前記オフセット電圧の値を増加させる。
【図面の簡単な説明】
【０００７】
【図１】第１の実施の形態の半導体記憶装置の構成を示す斜視図である。
【図２Ａ】第１の実施の形態の半導体記憶装置のメモリセルアレイの等価回路図である。
【図２Ｂ】メモリセルに含まれる双方向ダイオードＤｉの電圧−電流特性の一例を示す。
【図３】第１の実施の形態の半導体記憶装置の全体構成を示すブロック図である。
【図４】比較例に係る半導体記憶装置におけるリセット動作においてワード線ＷＬ及びビット線ＢＬに印加される印加電圧を示す。
【図５】第１の実施の形態の半導体記憶装置におけるリセット動作においてワード線ＷＬ及びビット線ＢＬに印加される電圧を示す。
【図６Ａ】オフセット電圧Ｖαとリセット電圧ＶＲＥＳＥＴとの関係を示す。
【図６Ｂ】オフセット電圧Ｖαを変化させる理由を示すグラフである。
【図７】第１の実施の形態の半導体記憶装置におけるセット動作においてワード線ＷＬ及びビット線ＢＬに印加される電圧を示す。
【図８】第１の実施の形態の半導体記憶装置の変形例を示す。
【図９】第１の実施の形態の半導体記憶装置の変形例を示す。
【図１０】第２の実施の形態の半導体記憶装置におけるリセット動作においてワード線ＷＬ及びビット線ＢＬに印加される電圧を示す。
【図１１】第３の実施の形態の半導体記憶装置におけるリセット動作においてワード線ＷＬ及びビット線ＢＬに印加される電圧を示す。
【図１２】第４の実施の形態の半導体記憶装置のメモリセルアレイの等価回路図である。
【図１３】第４の実施の形態の半導体記憶装置におけるリセット動作においてワード線ＷＬ及びビット線ＢＬに印加される電圧を示す。
【図１４】第４の実施の形態の半導体記憶装置におけるリセット動作においてワード線ＷＬ及びビット線ＢＬに印加される電圧を示す。
【発明を実施するための形態】
【０００８】
以下、添付した図面を参照して本発明の実施の形態を説明する。本実施の形態の半導体記憶装置は、一例として、メモリセルアレイが積層された三次元メモリセルアレイ構造を有する抵抗変化メモリ装置として構成され得る。しかし、この構成はあくまでも一例である。
【０００９】
［第１の実施の形態］
図１は、第１の実施の形態に係る抵抗変化メモリ装置の基本構成、すなわち半導体基板１上のグローバルバス等の配線が形成される配線領域３とその上に積層されたメモリブロック２の構成を示している。
【００１０】
図１に示すように、メモリブロック２は、この例では４層のメモリセルアレイＭＡ０〜ＭＡ３からなる。メモリブロック２の直下の半導体基板１には、配線領域３が設けられる。配線領域３には、メモリブロック２に書き込み／読み出しされるデータを外部とやり取りするためのグローバルバス等が設けられる。また、この配線領域３には後述するカラムスイッチ等を含むカラム系制御回路や、ロウデコーダ等を含むロウ系制御回路が設けられていてもよい。
【００１１】
積層された各メモリセルアレイＭＡのワード線ＷＬ及びビット線ＢＬと、半導体基板１上に形成された配線領域３とを接続するために、メモリブロック２の側面に垂直配線（ビアコンタクト）が必要になる。配線領域３の四辺には、ビット線コンタクト領域４及びワード線コンタクト領域５が設けられている。ビット線コンタクト領域４及びワード線コンタクト領域５には、ビット線ＢＬ及びワード線ＷＬと制御回路とを接続するためのビット線コンタクト６及びワード線コンタクト７が形成される。ワード線ＷＬは、その一端がワード線コンタクト領域５に形成されたワード線コンタクト７を介して配線領域３に接続されている。また、ビット線ＢＬは、その一端がビット線コンタクト領域４に形成されたビット線コンタクト６を介して配線領域３に接続されている。
【００１２】
図１では、複数のメモリセルアレイＭＡを半導体基板１に垂直な方向（図１に示すｚ方向）に積層した１つのメモリブロック２について示している。このような単位メモリブロック２がワード線ＷＬの長手方向（図１に示すｘ方向）及びビット線ＢＬの長手方向（図１に示すｙ方向）に複数個マトリクス状に配置されてもよい。
【００１３】
図１に示すように、本実施の形態では、ワード線コンタクト領域５では、一列のコンタクトのみ、すなわち一断面での全ての層のワード線ＷＬが共通コンタクトを介して配線領域３に接続されている。また、ビット線コンタクト領域４では、各層のビット線ＢＬが別々に用意された４列のコンタクトを介して配線領域３に接続されている。本実施の形態では、ビット線ＢＬは層毎に独立駆動され、ワード線ＷＬは全ての層で共通に接続されているが、ワード線ＷＬについても層毎に独立駆動するようにしても良い。また、ビット線ＢＬを共通にして、ワード線ＷＬを独立駆動するようにしても良い。更に、ビット線ＢＬ及びワード線ＷＬの少なくとも一方を上下の層で共有するように構成することもできる。
【００１４】
図２Ａは、抵抗変化メモリ装置のメモリセルアレイＭＡの等価回路を示す回路図である。ここで、図２Ａに示すメモリセルアレイＭＡは、ワード線ＷＬの長手方向（図２Ａに示すｘ方向）及びビット線ＢＬの長手方向（図２Ａに示すｙ方向）にそれぞれ例えば１×１０３個の単位メモリセルＭＣが配置されている。１つのメモリセルアレイＭＡ内では、単位メモリセルＭＣが二次元マトリクス状に配列されている。図示のようにワード線ＷＬとビット線ＢＬとの交差部に、整流素子例えば双方向ダイオードＤｉと可変抵抗素子ＶＲとが直列接続された抵抗変化型の単位メモリセルＭＣが配置される。すなわち、この第１の実施の形態のメモリセルＭＣは、順方向と逆方向の両方に電流を流すことが可能な構成であるバイポーラ型のメモリセルである。双方向ダイオードＤｉの電圧−電流特性の一例を図２Ｂに示す。
【００１５】
可変抵抗素子ＶＲは例えば、電極／遷移金属酸化物／電極からなる構造を有するもの等であり、電圧、電流、熱等の印加条件により金属酸化物の抵抗値変化をもたらし、その抵抗値の異なる状態を情報として不揮発に記憶する。この可変抵抗素子ＶＲとしては、より具体的には、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（ＰＣＲＡＭ）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させるもの（CBRAM：Conductive Bridging RAM）、電圧あるいは電流印加により抵抗値が変化するもの（ReRAM）（電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。）等を用いることができる。
【００１６】
バイポーラ型のＲｅＲＡＭの場合、メモリセルＭＣに対するデータの書き込みは、可変抵抗素子ＶＲに例えば７Ｖ程度（双方向ダイオードＤｉの電圧降下分を考慮し、ビット線ＢＬとワード線ＷＬとの間には８Ｖ程度）の電圧を、双方向ダイオードＤｉの逆方向に印加して、１０ｎＡ程度の電流を１０ｎｓ〜１００ｎｓ程度の時間流す。これにより、可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子ＶＲを高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。
【００１７】
一方、メモリセルＭＣに対するデータの消去は、可変抵抗素子ＶＲに対例えば７Ｖ（双方向ダイオードＤｉの電圧降下分を考慮し、ビット線ＢＬとワード線ＷＬとの間には８Ｖ程度）の電圧を、双方向ダイオードＤｉの順方向に印加し、１μＡ−１０μＡ程度の電流を５００ｎｓ〜２μｓ程度の時間流す。これにより、可変抵抗素子ＶＲが低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子ＶＲを低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。
【００１８】
メモリセルＭＣの読み出し動作は、可変抵抗素子ＶＲに０．４Ｖ（双方向ダイオードＤｉの電圧降下分を考慮し、ビット線ＢＬとワード線ＷＬとの間には８Ｖ程度）の電圧を与え、可変抵抗素子ＶＲを介して流れる電流をモニタする。これにより、可変抵抗素子ＶＲが低抵抗状態にあるか高抵抗状態にあるかを判定する。
【００１９】
［制御回路の構成］
次に、図３を参照して、カラム系制御回路及びロウ系制御回路の構成について説明する。ここでは、ワード線方向に２Ｋｂｉｔ（＝２０４８ｂｉｔ）、ビット線方向に５１２ｂｉｔのメモリセルＭＣを配列して１ＭｂｉｔのメモリセルアレイＭＡを構成する場合を例として説明する。図３は、抵抗変化メモリ装置のカラム系制御回路及びロウ系制御回路の配置例を示すブロック図である。
【００２０】
図３に示されるように、ロウ系制御回路は、例えばロウデコーダ１０、メインロウデコーダ１１、書き込み駆動線ドライバ１２、ロウ電源線ドライバ１３及びロウ系周辺回路１４により構成される。また、カラム系制御回路は、例えばカラムスイッチ２０、カラムデコーダ２１、センスアンプ／書き込みバッファ２２、カラム電源線ドライバ２３及びカラム系周辺回路２４により構成される。
【００２１】
本実施の形態に係るワード線は階層化構造を有しており、メインロウデコーダ１１は、２５６対のメインワード線ＭＷＬｘ、ＭＷＬｂｘ（ｘ＝＜２５５：０＞）のいずれか一対を選択駆動する。一例として、選択されたメインワード線ＭＷＬｘ、ＭＷＬｂｘでは、メインワード線ＭＷＬｘが”Ｈ”状態となり、メインワード線ＭＷＬｂｘが”Ｌ”状態となる。逆に、非選択のメインワード線ＭＷＬｘ、ＭＷＬｂｘでは、メインワード線ＭＷＬｘが”Ｌ”状態となり、メインワード線ＭＷＬｂｘが”Ｈ”状態となる。一対のメインワード線ＭＷＬｘ、ＭＷＬｂｘはロウデコーダ１０に接続され、ロウデコーダ１０は、メインワード線ＭＷＬｘ、ＭＷＬｂｘの階層下にある８本のワード線ＷＬｘ＜７：０＞のうちの１本を選択駆動する。メインロウデコーダ１１により選択駆動されたメインワード線ＭＷＬｘ、ＭＷＬｂｘに接続されたロウデコーダ１０が更にワード線ＷＬを選択駆動することにより、１本のワード線ＷＬが選択駆動される。
【００２２】
書き込み駆動線ドライバ１２には８本の書き込み駆動線ＷＤＲＶ＜７：０＞及びロウ電源線ＶＲｏｗが接続され、ロウ電源線ドライバ１３にはロウ電源線ＶＲｏｗが接続されている。このロウ電源線ＶＲｏｗには、非選択のメインワード線ＭＷＬ、ＭＷＬｂｘの階層下のワード線ＷＬ、及び選択されたメインワード線ＭＷＬ、ＭＷＬｂｘの階層下の非選択のワード線ＷＬに供給される電圧が印加される。
【００２３】
書き込み駆動線ＷＤＲＶ＜７：０＞及びロウ電源線ＶＲｏｗはロウデコーダ１０に接続され、ロウデコーダ１０がワード線ＷＬを駆動するための電圧が印加される。ロウ系周辺回路１４は、この抵抗変化メモリ装置全体の管理を行うもので、外部のホスト装置からの制御信号を受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。
【００２４】
本実施の形態に係るビット線も階層化構造を有しており、カラムデコーダ２１は、６４対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙ（ｙ＝＜６３：０＞）のいずれか一対を選択駆動する。一例として、選択されたカラム選択線ＣＳＬｙ、ＣＳＬｂｙでは、カラム選択線ＣＳＬｙが”Ｈ”状態となり、カラム選択線ＣＳＬｂｙが”Ｌ”状態となる。逆に、非選択のカラム選択線ＣＳＬｙ、ＣＳＬｂｙでは、カラム選択線ＣＳＬｙが”Ｌ”状態となり、カラム選択線ＣＳＬｂｙが”Ｈ”状態となる。
【００２５】
一対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙはカラムスイッチ２０に接続され、カラムスイッチ２０は、カラム選択線ＣＳＬｙ、ＣＳＬｂｙの階層下にある８本のビット線ＢＬｙ＜７：０＞のうちの１本を選択駆動する。カラムデコーダ２１により選択駆動されたカラム選択線ＣＳＬｙ、ＣＳＬｂｙに接続されたカラムスイッチ２０が更にビット線ＢＬを選択駆動することにより、１本のビット線ＢＬが選択駆動される。センスアンプ／書き込みバッファ２２は、ローカルデータ線ＬＤＱ＜７：０＞に読み出された信号を検知増幅するとともに、データ入出力線ＩＯ＜７：０＞から入力される書き込みデータをカラムスイッチ２０を介してメモリセルＭＣに供給するものである。
【００２６】
センスアンプ／書き込みバッファ２２には、８本のローカルデータ線ＬＤＱ＜７：０＞及びカラム電源線ＶＣｏｌ１が接続され、カラム電源線ドライバ２３にはカラム電源線ＶＣｏｌ１、ＶＣｏｌ２が接続されている。ローカルデータ線ＬＤＱ＜７：０＞及びカラム電源線ＶＣｏｌ１、ＶＣｏｌ２はカラムスイッチ２０に接続され、カラムスイッチ２０がビット線ＢＬを駆動するための電圧が印加される。具体的には、セット動作時において８本のローカルデータ線ＬＤＱ＜７：０＞のうち選択ビット線ＢＬに対応する１本のローカルデータ線ＬＤＱに電圧ＶＳＥＴを供給し、それ以外の７本には電圧Ｖαを供給する。カラム系周辺回路２４は、この抵抗変化メモリ装置全体の管理を行うもので、外部のホスト装置からの制御信号を受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。
【００２７】
次に、第１の実施の形態の抵抗変化メモリ装置においてリセット動作を行う場合にワード線ＷＬ及びビット線ＢＬに印加される電圧を、図４及び図５を参照して説明する。まず、図４を参照して、第１の実施の形態の比較例に係る抵抗変化メモリ装置においてリセット動作を実行する場合の印加電圧を説明する。ここでは一例として、リセット動作によりデータが消去される選択メモリセルＭＣは、選択ビット線ＢＬ０３と選択ワード線ＷＬ００の交点に位置するメモリセルＭＣ０３であるとして説明を行う。
【００２８】
選択メモリセルＭＣ０３に接続されるビット線ＢＬ０３（選択ビット線）、及びワード線ＷＬ００（選択ワード線）には、それぞれリセット電圧ＶＲＥＳＥＴ、及び接地電圧Ｖｓｓ（＝０Ｖ）が印加される。これにより、選択メモリセルＭＣ０３の双方向ダイオードＤｉが順方向バイアス状態となり電流が流れ、選択メモリセルＭＣ０３の可変抵抗素子ＶＲが低抵抗状態から高抵抗状態へと変化し、リセット動作が完了する。リセット電圧ＶＲＥＳＥＴは、一例として８Ｖ程度であるが、これは双方向ダイオードＤｉの及び可変抵抗素子ＶＲの特性、及びワード線ＷＬ及びビット線ＢＬの寄生抵抗、その他周辺回路の特性などによって変化する。
【００２９】
一方、メモリセルアレイＭＡ上の選択メモリセルＭＣ０３に接続されていない非選択ビット線ＢＬ００、ＢＬ０１、ＢＬ０２は、接地電圧Ｖｓｓを印加される。また、選択メモリセルＭＣ０３に接続されていない非選択ワード線ＷＬ００、ＷＬ０１、ＷＬ０２は、リセット電圧ＶＲＥＳＥＴを印加される。
【００３０】
以下では、選択ワード線ＷＬ００及び選択ビット線ＢＬ０３の交差部に接続され、破線Ｍ１により囲まれているメモリセルＭＣ０３のことを以下、選択状態にあるという。選択状態にあるメモリセルＭＣ０３に対して、ビット線ＢＬ０３（電圧ＶＲＥＳＥＴ）からワード線ＷＬ００（電圧Ｖｓｓ）へと双方向ダイオードＤｉの順方向に電圧が印加され、メモリセルＭＣ０３にリセット電流が流れる。この電流によりメモリセルＭＣ０３に対してリセット動作が行われる。
【００３１】
一方、選択ビット線ＢＬ０３及び非選択ワード線ＷＬ０１〜０３の交差部に接続され、破線Ｍ２により囲まれているメモリセルＭＣのことを「半選択状態」にあるという。半選択状態にあるメモリセルには、電圧が印加されない。同様に、選択ワード線ＷＬ００及び非選択ビット線ＢＬ００〜０２の交差部に接続され、破線Ｍ３により囲まれているメモリセルＭＣも、半選択状態にあり、同様に電圧は印加されない。
また、非選択ワード線ＷＬ０１〜０３、及び非選択ビット線ＢＬ００〜０２の交差部に接続され、破線Ｍ４により囲まれているメモリセルＭＣのことを以下、非選択状態にあるという。非選択状態にある非選択メモリセルＭＣに対しては、逆バイアス（−ＶＲＥＳＥＴ）が印加され、これにより、非選択メモリセルＭＣにはリーク電流が流れることになる。メモリセルアレイＭＡに含まれるメモリセルＭＣの数が増加し、非選択メモリセルＭＣの数が増加すると、リーク電流の増大が無視できなくなる。このリーク電流の増大は、消費電力の増大、及び動作マージンの減少による誤動作等を引き起こす虞がある。
【００３２】
そこで、本実施の形態では、図５に示すように、次のような電圧印加方法を実行することにより、リーク電流の増大を抑制している。
選択ビット線ＢＬ０３（選択ビット線）、及びワード線ＷＬ００（選択ワード線）には、それぞれリセット電圧ＶＲＥＳＥＴ、及び接地電圧Ｖｓｓ（＝０Ｖ）が印加される。また、非選択ビット線ＢＬ００、ＢＬ０１、ＢＬ０２は、接地電圧Ｖｓｓを印加される。これは、図４と同様である。
【００３３】
一方、非選択ワード線ＷＬ０１〜０３は、リセット電圧ＶＲＥＳＥＴからオフセット電圧Ｖαを引いた電圧（ＶＲＥＳＥＴ−Ｖα）を印加される。
このため、この図５の場合、半選択状態にある破線Ｍ２内のメモリセルＭＣにも、オフセット電圧Ｖαが印加される。半選択状態にある破線Ｍ３内のメモリセルＭＣは、図４と同様、電圧は印加されない。
【００３４】
一方、非選択状態のメモリセルＭＣ（破線Ｍ４内）は、図４の場合よりもオフセット電圧Ｖαだけ小さい逆バイアス（−ＶＲＥＳＥＴ＋Ｖα）を印加される。すなわち、図５の場合、非選択ビット線ＢＬに印加される電圧と非選択ワード線ＷＬに印加される電圧との間の電位差（絶対値）は、選択ビット線ＢＬに印加される電圧と選択ワード線ＷＬに印加される電圧との間の電位差（絶対値）よりも、オフセット電圧Ｖαだけ小さい。このようなオフセット電圧Ｖαが設定されていることにより、非選択状態にある複数のメモリセルＭＣ（破線Ｍ４内）に流れるリーク電流の総量を、図４の場合に比べ小さくすることができる。非選択状態のメモリセル（破線Ｍ４内）の数は多く、従って、この非選択状態（破線Ｍ４内）のメモリセルのリーク電流を減らすことが、メモリ装置全体のリーク電流を減らすことに繋がる。従って、この図５の電圧印加方法によれば、リーク電流を抑制し、消費電力を低減することができる。
【００３５】
ところで、抵抗変化メモリにおいてリセット動作を行う場合には、いわゆるステップアップ動作を行うのが一般的である。例えば、リセット電圧ＶＲＥＳＥＴを初期値ＶＲＥＳＥＴ０に設定してリセット動作を行い、それにより消去動作が完了しない場合に、初期値ＶＲＥＳＥＴ０にステップアップ電圧ΔＶを加えた電圧（ＶＲＥＳＥＴ０＋ΔＶ）により、再びリセット動作を行う。以下、リセット動作が完了するまで、同様のステップアップ動作を繰り返す。
【００３６】
本実施の形態では、図６Ａに示すように、このようなステップアップ動作や、その他の理由により電圧ＶＲＥＳＥＴ（選択ビット線ＢＬに印加される電圧と選択ワード線ＷＬに印加される電圧との間の電位差(絶対値)）が大きくなるに従い、このオフセット電圧Ｖαも大きい値に変化する。図６Ａでは、電圧ＶＲＥＳＥＴ（選択ビット線ＢＬ０３に印加される電圧と選択ワード線ＷＬ０３に印加される電圧との間の差（絶対値））が徐々に増加するにつれ、オフセット電圧Ｖαが二次関数的（非線形に、あるいは曲線状に）に増加している。しかし、これはあくまでも一例である。電圧ＶＲＥＳＥＴに増加に従い、電圧Ｖαが線形的に（一次関数に従って）増加するのでもよい。また、階段状に増加するのでもよい（電圧ＶＲＥＳＥＴがある数値範囲にある場合には、電圧Ｖαは一定であってもよい）。
【００３７】
このようにオフセット電圧Ｖαを増加させる理由を図６Ｂを参照して説明する。図６Ｂは、電圧ＶＲＥＳＥＴの値と、そのときのリセット動作が完了せず「ＦＡＩＬ」となる確率（フェイルビット率）との関係を示したグラフである。図６Ｂ中、黒三角のドットは、オフセット電圧Ｖαを０．５Ｖに固定した場合を示しており、黒丸のドットは、オフセット電圧Ｖαを２．０Ｖに固定した場合を示している。どちらの場合も、電圧ＶＲＥＳＥＴの値が増加するほど、フェイルビット率は低下する（リセット動作が進行する）。
【００３８】
しかし、電圧ＶＲＥＳＥＴの値が比較的小さい場合（図６Ｂでは、ＶＲＥＳＥＴが７．０Ｖよりも小さい場合）では、オフセット電圧Ｖαが０．５Ｖの場合の方が、２．０Ｖの場合よりもフェイルビット率が小さい。一方、電圧ＶＲＥＳＥＴの値が比較的大きい場合（図６Ｂでは、ＶＲＥＳＥＴが７．０Ｖ以上の場合）では、オフセット電圧Ｖαが２．０Ｖの場合の方が、０．５Ｖの場合よりもフェイルビット率が小さい。このような現象が生じるのは、次の理由によると考えられる。電圧ＶＲＥＳＥＴが小さい場合に電圧Ｖαの値が２．０Ｖなどの大きい値に設定されると、非選択状態のメモリセルでのリーク電流には影響がない一方で、半選択状態のメモリセル（破線Ｍ２内）でのリーク電流が大きくなってしまう。このため、電圧ＶＲＥＳＥＴが小さい場合には、電圧Ｖαを０．５Ｖに設定した場合の方が、２．０Ｖに設定した場合に比べフェイルビット率は小さくなる。
【００３９】
一方、電圧ＶＲＥＳＥＴが大きい場合には、非選択状態のメモリセル（破線Ｍ４内）でのリーク電流の影響が大きい。したがって、電圧Ｖαの値を大きい値にするのが、リーク電流の低減のためには望ましい。リーク電流を減らすことは、選択ビット線ＢＬや選択ワード線ＷＬの電位変化を抑制することにつながり、フェイルビット率も小さくすることができる。
【００４０】
本実施の形態は、この点に着目し、電圧ＶＲＥＳＥＴが（選択ビット線ＢＬと選択ワード線ＷＬの間に印加される電圧）増加するに従って、オフセット電圧Ｖαを徐々に増加させる制御を行っている。一例として、図６Ａに示すように、電圧ＶＲＥＳＥＴが５．０Ｖのときには、電圧Ｖαを０．５Ｖ程度に設定する。一方、電圧ＶＲＥＳＥＴが９．０Ｖのときには、電圧Ｖαを３．０Ｖ程度に設定する。電圧ＲＥＳＥＴが５．０Ｖ＜ＶＲＥＳＥＴ＜９．０Ｖのときには、電圧ＶＲＥＳＥＴの増加に従って電圧Ｖαを０．５Ｖ〜３．０Ｖの範囲で増加させる。このようにオフセット電圧Ｖαを可変の値とすることにより、図６Ｂに示す如く、フェイルビット率を電圧ＶＲＥＳＥＴの可変範囲の全体に亘って低くすることができる。したがって、リセット動作を早期に完了させることができ、消費電力の増大を抑制することができる。
【００４１】
次に、第１の実施の形態のセット動作を、図７を参照して説明する。ここでも、選択メモリセルはメモリセルＭＣ０３であるとして説明する。
この場合、選択ビット線ＢＬ０３（選択ビット線）、及びワード線ＷＬ００（選択ワード線）には、それぞれ接地電圧Ｖｓｓ、及びセット電圧ＶＳＥＴが印加される。また、非選択ビット線ＢＬ００〜０２、及び非選択ワード線ＷＬ０１〜０３は、セット電圧ＶＳＥＴの半分の電圧（すなわち、選択ビット線ＢＬ０３に印加される電圧ＶＳＥＴと選択ワード線ＷＬに印加される電圧Ｖｓｓの中間の電圧）であるＶＳＥＴ／２が印加される。このように、セット動作では、リセット動作時のようなオフセット電圧Ｖαは用いられない。
【００４２】
なお、メモリセルＭＣの読み出し動作（リード動作）は、従来と同様に、選択メモリセルＭＣに上述のセット電圧ＶＳＥＴやリセット電圧ＶＲＥＳＥＴよりも小さい電圧Ｖｒｅａｄを印加し、これにより選択メモリセルＭＣに流れる電流を検知することにより行うことができる。
【００４３】
［効果］
以上説明したように、第１の実施の形態の半導体記憶装置によれば、オフセット電圧Ｖαの設定により、非選択状態のメモリセルに印加される逆バイアスが、選択ビット線ＢＬと選択ワード線ＷＬとの間の印加電圧に応じて適切な値に設定される。これにより、消費電力を低減することができる。
【００４４】
［第１の実施の形態の変形例］
上述の第１の実施の形態の変形例を示す。図５、及び図７では、リセット動作時にオフセット電圧Ｖαによる印加電圧の調整を行い、セット動作時には、非選択ワード線ＷＬ及び非選択ビット線に電圧ＶＳＥＴ／２を印加するため、オフセット電圧Ｖαによる調整が必要がない電圧印加方法を説明した。これとは逆に、図８，図９に示すように、セット動作時にオフセット電圧Ｖαによる印加電圧の調整を行い、リセット動作時には、非選択ワード線ＷＬ及び非選択ビット線に電圧ＶＲＥＳＥＴ／２を印加し、オフセット電圧Ｖαによる調整は行わない電圧印加方法も採用可能である。換言すれば、第１の実施の形態では、メモリセルＭＣに対するセット動作又はリセット動作のいずれか一方を行う場合に、オフセット電圧Ｖαによる調整を行い、他方を行う場合にはこれを行わないような電圧印加方法を採用することができる。
【００４５】
［第２の実施の形態］
次に、第２の実施の形態に係る半導体記憶装置について、図１０を参照して説明する。この第２の実施の形態に係る半導体記憶装置の構成は、図１〜図３と同様である。ただし、この実施の形態では、リセット動作時における非選択ビット線ＢＬ、非選択ワード線ＷＬに印加される電圧が第１の実施の形態とは異なっている。この第２の実施の形態では、非選択ワード線ＷＬ０１〜０３に印加される電圧はＶＲＥＳＥＴとし、選択ビット線ＢＬ００〜０２に印加される電圧はオフセット電圧Ｖαとしている点において、第１の実施の形態と異なっている。そして、このオフセット電圧Ｖαの値を、第１の実施の形態と同様に変化させている。なお、セット動作時の印加電圧は、第１の実施の形態と同一でよい。この第２の実施の形態によれば、第１の実施の形態と同様の効果を奏することができる。
【００４６】
［第３の実施の形態］
次に、第３の実施の形態に係る半導体記憶装置について、図１１を参照して説明する。この第３の実施の形態に係る半導体記憶装置の構成は、図１〜図３と同様である。ただし、この実施の形態では、リセット動作時における非選択ビット線ＢＬ、非選択ワード線に印加される電圧が第１の実施の形態とは異なっている。この第３の実施の形態では、非選択ワード線ＷＬ０１〜０３に印加される電圧はＶＲＥＳＥＴ−Ｖα１であり、選択ビット線ＢＬ００〜０２に印加される電圧はオフセット電圧Ｖα２としている点において、第１の実施の形態と異なっている。オフセット電圧Ｖα１とＶα２の和は、オフセット電圧Ｖα（図５）に等しい。そして、このＶα１とＶα２の和を、第１の実施の形態と同様に変化させている。なお、セット動作時の印加電圧は、第１の実施の形態と同一でよい。この第３の実施の形態によれば、第１の実施の形態と同様の効果を奏することができる。
【００４７】
［第４の実施の形態］
次に、第４の実施の形態に係る半導体記憶装置を、図１２〜図１４を参照して説明する。この実施の形態のメモリセルアレイＭＡの構成を図１２に示す。この実施の形態では、メモリセルの構成要素として、双方向ダイオードＤｉの代りに、印加電圧が順バイアスである場合にのみアノードからカソードに向けて電流を流し、逆バイアスの場合には電流が流れないダイオードＤ（一方向ダイオード）が用いれらている点が、第１〜第３の実施の形態と異なっている。すなわち、本実施の形態は、いわゆるユニポーラ動作方式の抵抗変化メモリに関するものである。
【００４８】
ユニポーラ動作方式の抵抗変化メモリでは、セット動作、リセット動作とも、ダイオードＤの順バイアス方向に電圧を印加することにより行う。ただし、リセット動作時におけるリセット電圧ＶＲＥＳＥＴは、セット動作時におけるセット電圧ＶＳＥＴよりも電圧値が小さく、印加時間は長い。
【００４９】
図１３は、本実施の形態の抵抗変化メモリ装置においてリセット動作を実行する場合に、ワード線ＷＬ及びビット線ＢＬに印加される電圧を示している。選択ビット線ＢＬ０３（選択ビット線）、及びワード線ＷＬ００（選択ワード線）には、それぞれリセット電圧ＶＲＥＳＥＴ、及び接地電圧Ｖｓｓ（＝０Ｖ）が印加される。また、非選択ビット線ＢＬ００、ＢＬ０１、ＢＬ０２は、接地電圧Ｖｓｓを印加される。一方、非選択ワード線ＷＬ０１、ＷＬ０２、ＷＬ０３は、リセット電圧ＶＲＥＳＥＴからオフセット電圧Ｖαを引いた電圧（ＶＲＥＳＥＴ−Ｖα）を印加される。このため、半選択状態にある破線Ｍ２内のメモリセルＭＣにも、オフセット電圧Ｖαが印加される。半選択状態にある破線Ｍ３内のメモリセルＭＣは電圧は印加されない。このオフセット電圧Ｖαは、上述の実施の形態と同様に、選択メモリセルＭＣ０３に印加される電圧が増大するに従って増加するように制御される。
【００５０】
図１４は、本実施の形態の抵抗変化メモリ装置においてセット動作を実行する場合に、ワード線ＷＬ及びビット線ＢＬに印加される電圧を示している。選択ビット線ＢＬ０３（選択ビット線）、及びワード線ＷＬ００（選択ワード線）には、それぞれセット電圧ＶＳＥＴ、及び接地電圧Ｖｓｓ（＝０Ｖ）が印加される。また、非選択ビット線ＢＬ００、ＢＬ０１、ＢＬ０２は、接地電圧Ｖｓｓを印加される。一方、非選択ワード線ＷＬ０１、ＷＬ０２、ＷＬ０３は、セット電圧ＶＳＥＴからオフセット電圧Ｖβを引いた電圧（ＶＳＥＴ−Ｖβ）を印加される。セット電圧ＶＳＥＴがリセット電圧ＶＲＥＳＥＴよりも大きい値である場合、オフセット電圧Ｖβは、図１３のオフセット電圧Ｖαよりも大きい値になる。
【００５１】
一方、非選択状態のメモリセルＭＣ（破線Ｍ４内）は、逆バイアス（−ＶＳＥＴ＋Ｖβ）を印加される。このようなオフセット電圧Ｖβが設定されていることにより、上述の実施の形態と同様に、リーク電流の総量を小さくすることができる。このオフセット電圧Ｖβは、上述の実施の形態と同様に、選択メモリセルＭＣ０３に印加される電圧が増大するに従って増加するように制御される。
【００５２】
以上説明したように、第４の実施の形態の抵抗変化メモリ装置は、ユニポーラ動作を実行するものであるが、第１〜第３の実施の形態と同様の効果を奏することができる。また、ユニポーラ動作であるため、セット動作、リセット動作のいずれにおいても、オフセット電圧Ｖα、Ｖβを設定することが有効である。なお、非選択ワード線ＷＬ及び非選択ビット線ＢＬに印加する電圧として、第２の実施の形態や、第３の実施の形態のような電圧印加方法を採用することも可能である。
【００５３】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５４】
１・・・半導体基板、 ２・・・メモリブロック、 ３・・・配線領域、 ４・・・ビット線コンタクト領域、 ５・・・ワード線コンタクト領域、 ６・・・ビット線コンタクト、 ７・・・ワード線コンタクト、 １０・・・ロウデコーダ、 １１・・・メインロウデコーダ、 １２・・・書き込み駆動線ドライバ、 １３・・・ロウ電源線ドライバ、 １４・・・ロウ系周辺回路、 ２０・・・カラムスイッチ、 ２１・・・カラムデコーダ、 ２２・・・センスアンプ／書き込みバッファ、 ２３・・・カラム電源線ドライバ、 ２４・・・カラム系周辺回路、 ３０、３１・・・ポンプ、 ３２・・・外部電源、 ３３・・・降圧回路、 ＭＡ・・・メモリセルアレイ、 ＭＣ・・・メモリセル、 ＶＲ・・・可変抵抗素子、 Ｄｉ・・・ダイオード、 ＢＬ・・・ビット線、 ＷＬ・・・ワード線、 ＭＷＬ・・・メインワード線 ＣＳＬ・・・カラム選択線。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図９】
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