(57)【特許請求の範囲】
【請求項１】
スイッチングレギュレータのスイッチングトランジスタを駆動する制御回路であって、
前記スイッチングトランジスタのオン、オフを指示するパルス幅変調信号を生成するパルス幅変調器であって、前記パルス幅変調信号のデューティ比を、前記スイッチングレギュレータの出力電圧に応じたフィードバック電圧が基準電圧と一致するように調節するパルス幅変調器と、
前記パルス幅変調信号にもとづき前記スイッチングトランジスタを駆動するドライバ回路と、
前記スイッチングレギュレータのインダクタに流れるコイル電流に応じて、コイル電流が大きいほど前記パルス幅変調信号の周波数が高くなるように前記パルス幅変調器を制御する周波数制御部と、
を備え、
前記パルス幅変調器は、
前記スイッチングレギュレータの出力端子と固定電圧端子の間に直列に設けられた第１、第２抵抗および前記第１抵抗と並列に接続された第１キャパシタを含み、前記スイッチングレギュレータの出力電圧を分圧して前記フィードバック電圧を生成するフィードバック回路と、
その第１入力端子に前記フィードバック電圧を受け、その第２入力端子に基準電圧を受けるヒステリシスコンパレータと、
前記ヒステリシスコンパレータの出力端子と前記第１入力端子の間に直列に設けられた第３抵抗および第２キャパシタと、
を含み、
前記周波数制御部は、前記第３抵抗の抵抗値、前記第１キャパシタの容量値、前記第２キャパシタの容量値、前記ヒステリシスコンパレータのヒステリシス幅の少なくともひとつを制御することを特徴とする制御回路。
【請求項２】
スイッチングレギュレータのスイッチングトランジスタを駆動する制御回路であって、
前記スイッチングトランジスタのオン、オフを指示するパルス幅変調信号を生成するパルス幅変調器であって、前記パルス幅変調信号のデューティ比を、前記スイッチングレギュレータの出力電圧に応じたフィードバック電圧が基準電圧と一致するように調節するパルス幅変調器と、
前記パルス幅変調信号にもとづき前記スイッチングトランジスタを駆動するドライバ回路と、
所定の周期で、前記パルス幅変調信号の周波数を切りかえる周波数ホッピング制御部と、
を備え、
前記パルス幅変調器は、
前記スイッチングレギュレータの出力端子と固定電圧端子の間に直列に設けられた第１、第２抵抗および前記第１抵抗と並列に接続された第１キャパシタを含み、前記スイッチングレギュレータの出力電圧を分圧して前記フィードバック電圧を生成するフィードバック回路と、
その第１入力端子に前記フィードバック電圧を受け、その第２入力端子に基準電圧を受けるヒステリシスコンパレータと、
前記ヒステリシスコンパレータの出力端子と前記第１入力端子の間に直列に設けられた第３抵抗および第２キャパシタと、
を含み、
前記周波数ホッピング制御部は、前記第３抵抗の抵抗値、前記第１キャパシタの容量値、前記第２キャパシタの容量値、前記ヒステリシスコンパレータのヒステリシス幅の少なくともひとつを制御し、前記パルス幅変調信号の周波数を切りかえることを特徴とする制御回路。
【請求項３】
前記パルス幅変調器と前記ドライバ回路との間に設けられた遅延回路をさらに備え、
前記周波数ホッピング制御部は、前記遅延回路の遅延量を制御し、前記パルス幅変調信号の周波数を切りかえることを特徴とする請求項２に記載の制御回路。
【請求項４】
前記周波数ホッピング制御部は、前記パルス幅変調信号の周期ごとに、前記パルス幅変調信号の周波数を切りかえることを特徴とする請求項２または３に記載の制御回路。
【請求項５】
前記スイッチングレギュレータは同期整流用トランジスタを含む同期整流型であり、
前記周波数ホッピング制御部は、前記スイッチングトランジスタがオンかつ前記同期整流用トランジスタがオフの状態から、前記スイッチングトランジスタがオフするタイミングに応じて、前記パルス幅変調信号の周波数を切りかえることを特徴とする請求項４に記載の制御回路。
【請求項６】
スイッチングレギュレータのスイッチングトランジスタを駆動する制御回路であって、
前記スイッチングトランジスタのオン、オフを指示するパルス幅変調信号を生成するパルス幅変調器であって、前記パルス幅変調信号のデューティ比を、前記スイッチングレギュレータの出力電圧に応じたフィードバック電圧が基準電圧と一致するように調節するパルス幅変調器と、
前記パルス幅変調信号にもとづき前記スイッチングトランジスタを駆動するドライバ回路と、
を備え、
前記パルス幅変調器は、
前記スイッチングレギュレータの出力端子と固定電圧端子の間に直列に設けられた第１、第２抵抗および前記第１抵抗と並列に接続された第１キャパシタを含み、前記スイッチングレギュレータの出力電圧を分圧して前記フィードバック電圧を生成するフィードバック回路と、
その第１入力端子に前記フィードバック電圧を受けるヒステリシスコンパレータと、
基準電圧を受け、前記ヒステリシスコンパレータの第２入力端子に入力するインピーダンス回路と、
前記ヒステリシスコンパレータの出力に応じた論理レベルを有するパルス信号を反転するインバータと、
前記インバータの出力端子と前記ヒステリシスコンパレータの第２入力端子の間に直列に設けられた第３抵抗および第２キャパシタと、
を含むことを特徴とする制御回路。
【請求項７】
前記ヒステリシスコンパレータに対して安定化された定電圧を供給する定電圧回路をさらに備えることを特徴とする請求項１から６のいずれかに記載の制御回路。
【請求項８】
請求項１から７のいずれかに記載の制御回路を備えることを特徴とする電源装置。
【請求項９】
請求項８に記載の電源装置を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチングレギュレータに関する。
【背景技術】
【０００２】
近年の携帯電話、ＰＤＡ（Personal Digital Assistants）等の電子機器には、電池電圧よりも高い、あるいは低い電源電圧を必要とするデバイスが搭載される。このようなデバイスに適切な電源電圧を供給するために、昇圧、降圧、もしくは昇降圧型のスイッチングレギュレータが利用される。
【０００３】
スイッチングレギュレータのスイッチング素子のオンオフを制御する方法としては、パルス幅変調（ＰＷＭ）方式が用いられる。ＰＷＭ方式では、スイッチングレギュレータの出力電圧と目標値に応じた基準電圧を比較し、その誤差電圧が最小となるようにスイッチング素子に対する駆動信号のパルス幅を変化させる。スイッチング素子がオンするオン時間、すなわちデューティ比を変化させることにより、出力電圧が一定に保たれる
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一般的なＰＷＭ方式のスイッチングレギュレータの負荷駆動能力は、インダクタンス値とスイッチング周波数に応じて定まる。インダクタのインダクタンス値は、インダクタに流れる電流（コイル電流）が大きいほど小さくなる。したがって最大負荷（最大コイル電流）時において必要なインダクタンス値が確保できるように大型のインダクタを選定する必要がある。大型のインダクタはコストが高く、実装面積が大きいという問題がある。
【０００５】
本発明はこうした課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、スイッチングレギュレータのインダクタの小型化にある。
【課題を解決するための手段】
【０００６】
本発明のある態様は、スイッチングレギュレータのスイッチングトランジスタを駆動する制御回路に関する。この制御回路は、スイッチングトランジスタのオン、オフを指示するパルス幅変調信号を生成するパルス幅変調器であって、パルス幅変調信号のデューティ比を、スイッチングレギュレータの出力電圧に応じたフィードバック電圧が基準電圧と一致するように調節するパルス幅変調器と、パルス幅変調信号にもとづきスイッチングトランジスタを駆動するドライバ回路と、スイッチングレギュレータのインダクタに流れるコイル電流に応じて、コイル電流が大きいほどパルス幅変調信号の周波数が高くなるようにパルス幅変調器を制御する周波数制御部と、を備える。
【０００７】
重負荷時に大きなコイル電流が流れた状態では、インダクタのインダクタンス値は低下する。そこで重負荷時にはスイッチング周波数を高めることにより、インダクタンス値の低下を補うことができる。すなわち、従来にくらべてインダクタのインダクタンス値を低下させることができるため、インダクタのサイズを小型化できる。
【０００８】
パルス幅変調器は、フィードバック電圧と基準電圧との誤差に応じた誤差信号を生成する誤差増幅器と、三角波状の周期信号を生成するオシレータと、周期信号と誤差信号を比較し、比較結果に応じてパルス幅変調信号を生成するコンパレータと、を含んでもよい。周波数制御部は、オシレータの発振周波数を制御してもよい。
【０００９】
パルス幅変調器は、スイッチングレギュレータの出力端子と固定電圧端子の間に直列に設けられた第１、第２抵抗および第１抵抗と並列に接続された第１キャパシタを含み、スイッチングレギュレータの出力電圧を分圧してフィードバック電圧を生成するフィードバック回路と、その第１入力端子にフィードバック電圧を受け、その第２入力端子に基準電圧を受けるヒステリシスコンパレータと、ヒステリシスコンパレータの出力端子と第１入力端子の間に直列に設けられた第３抵抗および第２キャパシタと、を含んでもよい。周波数制御部は、第３抵抗の抵抗値、第１キャパシタの容量値、第２キャパシタの容量値、ヒステリシスコンパレータのヒステリシス幅の少なくともひとつを制御してもよい。
【００１０】
本発明の別の態様もまた、制御回路である。この制御回路は、スイッチングトランジスタのオン、オフを指示するパルス幅変調信号を生成するパルス幅変調器であって、パルス幅変調信号のデューティ比を、スイッチングレギュレータの出力電圧に応じたフィードバック電圧が基準電圧と一致するように調節するパルス幅変調器と、パルス幅変調信号にもとづきスイッチングトランジスタを駆動するドライバ回路と、を備える。パルス幅変調器は、スイッチングレギュレータの出力端子と固定電圧端子の間に直列に設けられた第１、第２抵抗および第１抵抗と並列に接続された第１キャパシタを含み、スイッチングレギュレータの出力電圧を分圧してフィードバック電圧を生成するフィードバック回路と、その第１入力端子にフィードバック電圧を受け、その第２入力端子に基準電圧を受けるヒステリシスコンパレータと、ヒステリシスコンパレータの出力端子と第１入力端子の間に直列に設けられた第３抵抗および第２キャパシタと、第３抵抗の抵抗値、第１キャパシタの容量値、第２キャパシタの容量値、ヒステリシスコンパレータのヒステリシス幅の少なくともひとつを制御し、パルス幅変調信号の周波数をホッピングさせる周波数ホッピング制御部と、を含む。
【００１１】
この態様によると、スペクトラムが分散し、強度のピーク値が低下するため、ＥＭＩ（Electro Magnet Interference）の対策が容易となる。
【００１２】
周波数ホッピング制御部は、パルス幅変調信号の周期ごとに、パルス幅変調信号の周波数を切りかえてもよい。
【００１３】
スイッチングレギュレータは同期整流用トランジスタを含む同期整流型であり、周波数ホッピング制御部は、スイッチングトランジスタがオンかつ同期整流用トランジスタがオフの状態から、スイッチングトランジスタがオフするタイミングに応じて、パルス幅変調信号の周波数を切りかえてもよい。
【００１４】
本発明のさらに別の態様もまた、制御回路である。この制御回路は、スイッチングトランジスタのオン、オフを指示するパルス幅変調信号を生成するパルス幅変調器であって、パルス幅変調信号のデューティ比を、スイッチングレギュレータの出力電圧に応じたフィードバック電圧が基準電圧と一致するように調節するパルス幅変調器と、パルス幅変調信号にもとづきスイッチングトランジスタを駆動するドライバ回路と、を備える。パルス幅変調器は、スイッチングレギュレータの出力端子と固定電圧端子の間に直列に設けられた第１、第２抵抗および第１抵抗と並列に接続された第１キャパシタを含み、スイッチングレギュレータの出力電圧を分圧してフィードバック電圧を生成するフィードバック回路と、その第１入力端子にフィードバック電圧を受けるヒステリシスコンパレータと、基準電圧を受け、ヒステリシスコンパレータの第２入力端子に入力するインピーダンス回路と、ヒステリシスコンパレータの出力に応じた論理レベルを有するパルス信号を反転するインバータと、インバータの出力端子とヒステリシスコンパレータの第２入力端子の間に直列に設けられた第３抵抗および第２キャパシタと、を含む。
【００１５】
この態様によると、フィードバック回路によって直流フィードバックのループゲインを、第３抵抗、第２キャパシタおよびインバータによって周波数フィードバックを独立に制御することができる。
【００１６】
ある態様の制御回路は、ヒステリシスコンパレータに対して安定化された定電圧を供給する定電圧回路をさらに備えてもよい。
ヒステリシスコンパレータを利用したパルス幅変調器では、ヒステリシスコンパレータに対する電源電圧に応じて、ヒステリシスコンパレータの利得が変化し、それがスイッチングレギュレータの出力電圧の安定度に悪影響を及ぼす。この態様によれば、ヒステリシスコンパレータに対する電源電圧が安定化されるため、スイッチングレギュレータの出力電圧を安定化できる。
【００１７】
本発明のさらに別の態様は、電源装置である。この装置は、上述のいずれかの態様の制御回路を備える。
【００１８】
本発明のさらに別の態様は、電子機器である。この電子機器は、上述の電源装置を備える。
【００１９】
なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２０】
本発明のある態様によれば、スイッチングレギュレータのインダクタを小型化できる。
【図面の簡単な説明】
【００２１】
【図１】第１の実施の形態に係るスイッチングレギュレータの構成を示す回路図である。
【図２】図２（ａ）は、コイル電流とインダクタのインダクタンス値の関係を、図２（ｂ）は、コイル電流とオシレータの発振周波数の関係を示す図である。
【図３】第２の実施の形態に係るスイッチングレギュレータの構成を示す回路図である。
【図４】ヒステリシスコンパレータを用いたＤＣ／ＤＣコンバータの出力電圧と、ヒステリシスコンパレータに対する電源電圧の関係を示す図である。
【図５】第３の実施の形態に係るスイッチングレギュレータの構成を示す回路図である。
【図６】図６（ａ）、（ｂ）は、図５の変形例に係るスイッチングレギュレータの構成を示す回路図である。
【図７】第４の実施の形態に係るスイッチングレギュレータの構成を示す回路図である。
【発明を実施するための形態】
【００２２】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２３】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２４】
（第１の実施の形態）
図１は、第１の実施の形態に係るスイッチングレギュレータ（電源装置）４の構成を示す回路図である。スイッチングレギュレータ４は電源電圧（入力電圧）Ｖｄｄを受け、それを降圧して安定化された出力電圧Ｖｏｕｔを生成し、負荷２に供給する降圧型スイッチングレギュレータである。電源電圧Ｖｄｄは、電池もしくは外部電源から供給される。
【００２５】
スイッチングレギュレータ４は、携帯電話端末、デジタルカメラ、デジタルビデオカメラ、携帯オーディオプレイヤなどの電子機器に、ＤＳＰ（Digital Signal Processor）、液晶ドライバ、オーディオ回路をはじめとする負荷とともに搭載される。
【００２６】
スイッチングレギュレータ４は、制御回路１００、インダクタＬ１、出力キャパシタＣｏを備える。スイッチングトランジスタＭ１および同期整流用トランジスタＭ２は制御回路１００に内蔵される場合を示すが、これらは制御回路１００の外部に設けられたディスクリート素子であってもよい。
【００２７】
スイッチングトランジスタＭ１、同期整流用トランジスタＭ２、インダクタＬ１、出力キャパシタＣｏの回路トポロジーは一般的な同期整流型スイッチングレギュレータと同様である。
【００２８】
制御回路１００は、出力電圧Ｖｏｕｔに応じたフィードバック電圧ＶｆｂにもとづいてスイッチングトランジスタＭ１および同期整流用トランジスタＭ２を駆動し、出力電圧Ｖｏｕｔを所望のレベルに安定化させる。
【００２９】
制御回路１００は、電源端子Ｐ１、接地端子Ｐ２、スイッチング端子Ｐ３、フィードバック端子Ｐ４を備える。電源端子Ｐ１には電源電圧Ｖｄｄが入力され、接地端子Ｐ２には接地電圧ＶＧＮＤが供給される。スイッチング端子Ｐ３は、スイッチングトランジスタＭ１と同期整流用トランジスタＭ２の接続点の電位ＳＷＯＵＴをインダクタＬ１に出力するための端子である。フィードバック端子Ｐ４には出力電圧Ｖｏｕｔがフィードバックされる。
【００３０】
制御回路１００は、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２に加えて、パルス幅変調器１０、ドライバ２０、周波数制御部３０を備える。
【００３１】
パルス幅変調器１０は、スイッチングトランジスタＭ１および同期整流用トランジスタＭ２のオン、オフを指示するパルス幅変調（ＰＷＭ）信号ＳＰＷＭを生成する。パルス幅変調器１０は、ＰＷＭ信号ＳＰＷＭのデューティ比を、スイッチングレギュレータの出力電圧Ｖｏｕｔに応じたフィードバック電圧Ｖｆｂが基準電圧Ｖｒｅｆと一致するように調節する。
【００３２】
パルス幅変調器１０は、第１抵抗Ｒ１、第２抵抗Ｒ２、誤差増幅器１２、オシレータ１４、ＰＷＭコンパレータ１６を含む。第１抵抗Ｒ１および第２抵抗Ｒ２はフィードバック回路１８を形成し、出力電圧Ｖｏｕｔを分圧してフィードバック電圧Ｖｆｂを生成する。
【００３３】
誤差増幅器１２は、フィードバック電圧Ｖｆｂと基準電圧Ｖｒｅｆとの誤差に応じた誤差信号Ｖｅｒｒを生成する。オシレータ１４は、三角波状の周期信号Ｖｏｓｃを生成する。ＰＷＭコンパレータ１６は、周期信号Ｖｏｓｃと誤差信号Ｖｅｒｒを比較し、比較結果に応じたレベルを有するＰＷＭ信号ＳＰＷＭを生成する。
【００３４】
ドライバ２０は、ＰＷＭ信号ＳＰＷＭにもとづきスイッチングトランジスタＭ１およびＭ２を駆動する。ＰＷＭ信号ＳＰＷＭのレベルと、各トランジスタのオン、オフ状態の割り当ては任意であるが、本実施の形態では、ＰＷＭ信号ＳＰＷＭのローレベルがスイッチングトランジスタＭ１のオン、同期整流用トランジスタＭ２のオフに、そのハイレベルがスイッチングトランジスタＭ１のオフ、同期整流用トランジスタＭ２のオンに対応するものとする。なお、ＰＷＭ信号ＳＰＷＭのレベル遷移ごとに、スイッチングトランジスタＭ１と同期整流用トランジスタＭ２が同時にオフするデッドタイムが設けられる。
【００３５】
周波数制御部３０は、スイッチングレギュレータ４のインダクタＬ１に流れるコイル電流ＩＬ１に応じて、コイル電流ＩＬ１が大きいほど、ＰＷＭ信号ＳＰＷＭの周波数が高くなるようにパルス幅変調器１０、より具体的にはオシレータ１４を制御する。
【００３６】
スイッチングトランジスタＭ１には、コイル電流ＩＬ１に応じた電流ＩＭ１が流れる。そこで周波数制御部３０は、スイッチングトランジスタＭ１に流れる電流ＩＭ１にもとづいてＰＷＭ信号ＳＰＷＭの周波数を制御する。たとえばスイッチングトランジスタＭ１と直列に抵抗素子を設けその抵抗素子に生ずる電圧降下を、コイル電流ＩＬ１を示す信号として利用してもよい。スイッチングトランジスタＭ１に流れる電流ＩＭ１を利用する場合、制御回路１００の外部から負荷電流Ｉｏｕｔを示す信号を取得する必要がないため、回路構成を簡素化し、回路を小型化できる。
【００３７】
なおスイッチングトランジスタＭ１に流れる電流ＩＭ１代えて、コイル電流ＩＬ１を直接監視してもよい。この場合、インダクタＬ１とスイッチング端子Ｐ３の間、もしくはインダクタＬ１と出力キャパシタＣｏの間に、抵抗などの電流検出素子を挿入してもよい。あるいは、負荷２に流れる負荷電流Ｉｏｕｔも、コイル電流ＩＬ１に応じた値となる。そこで周波数制御部３０は、負荷電流Ｉｏｕｔそのものを示す信号にもとづいて周波数を制御してもよい。
【００３８】
以上がスイッチングレギュレータ４の構成である。続いてその動作を説明する。
図２（ａ）は、コイル電流ＩＬ１とインダクタＬ１のインダクタンス値の関係を、図２（ｂ）は、コイル電流ＩＬ１とオシレータ１４の発振周波数の関係を示す図である。
【００３９】
負荷電流Ｉｏｕｔが大きくなるほど、つまりコイル電流ＩＬ１が大きくなるほど、インダクタＬ１のインダクタンス値は小さくなる。このことはスイッチングレギュレータ４の能力が低下することを意味する。周波数制御部３０は、負荷電流Ｉｏｕｔが大きくなるほど、オシレータ１４の発振周波数ｆｏｓｃを高め、ＰＷＭ信号ＳＰＷＭの周波数を高くする。
【００４０】
ＰＷＭ信号ＳＰＷＭの周波数が高くなると、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２のスイッチング周波数が高くなる。その結果、負荷電流Ｉｏｕｔの増加にともなうインダクタＬ１のインダクタンス値の低下をキャンセルすることができ、スイッチングレギュレータ４の能力の低下を抑制できる。
【００４１】
図２（ｂ）の（I）で示すように、周波数ｆｏｓｃをコイル電流ＩＬ１に応じて連続的に制御してもよいし、（II）で示すように、周波数ｆｏｓｃをコイル電流ＩＬ１に応じて段階的に制御してもよい。（I）の方が（II）よりも効率が高く、（II）の方が（I）よりも回路の安定性に優れる。したがって周波数−電流特性をどのように設定するかは、効率と回路の安定性を考慮して決めればよい。
【００４２】
このスイッチングレギュレータ４の利点は、周波数ｆｏｓｃが一定であるスイッチングレギュレータとの対比によって明確となる。周波数が一定のスイッチングレギュレータでは、最大負荷電流Ｉｏｕｔ＿ｍａｘにおいて、つまりインダクタＬ１のインダクタンス値が小さい状態において負荷を駆動できるように、インダクタＬ１が選定される。このように選定したインダクタＬ１は大型となる。これに対して図１のスイッチングレギュレータ４によれば、負荷電流Ｉｏｕｔの増加にともなうインダクタンス値の低下は、周波数制御によって補償されるため、従来よりもインダクタンス値の小さなコイルを用いることができる。このことは、回路の低コスト化、小型化にもつながる。
【００４３】
（第２の実施の形態）
図３は、第２の実施の形態に係るスイッチングレギュレータ４ａの構成を示す回路図である。図１のスイッチングレギュレータ４が、オシレータを用いた他励式のＤＣ／ＤＣコンバータであったのに対して、図３のスイッチングレギュレータ４ａは、ヒステリシスコンパレータを用いた自励式である。
【００４４】
制御回路１００ａのパルス幅変調器１０ａは、フィードバック回路１８ａ、ヒステリシスコンパレータ２２、第２キャパシタＣ２、第３抵抗Ｒ３を備える。
【００４５】
第１抵抗Ｒ１および第２抵抗Ｒ２は、スイッチングレギュレータ４ａの出力端子と接地端子の間に直列に設けられる。第１キャパシタＣ１は、第１抵抗Ｒ１と並列に接続される。フィードバック回路１８ａは、スイッチングレギュレータ４ａの出力電圧Ｖｏｕｔを分圧してフィードバック電圧Ｖｆｂを生成する。
【００４６】
ヒステリシスコンパレータ２２には、ヒステリシス幅が設定される。ヒステリシスコンパレータ２２は、その第１入力端子（−）にフィードバック電圧Ｖｆｂを受け、その第２入力端子（＋）に基準電圧Ｖｒｅｆを受ける。
【００４７】
第３抵抗Ｒ３および第２キャパシタＣ２は、ヒステリシスコンパレータ２２の出力端子と第１入力端子（−）の間に直列に設けられる。
【００４８】
このパルス幅変調器１０ａによれば、出力電圧Ｖｏｕｔがある上側しきい値に達するとローレベルとなり、出力電圧Ｖｏｕｔがある下側しきい値まで低下するとハイレベルとなるＰＷＭ信号ＳＰＷＭが生成される。
【００４９】
パルス幅変調器１０ａの発振周波数、つまりＰＷＭ信号ＳＰＷＭの周波数は、第２キャパシタＣ２および第３抵抗Ｒ３ならびにヒステリシスコンパレータ２２に設定されるヒステリシス幅によって定まる。具体的には、第３抵抗Ｒ３の抵抗値、第２キャパシタＣ２の容量値、ヒステリシスコンパレータ２２のヒステリシス幅が小さいほど、発振周波数ｆｏｓｃは高くなる。
【００５０】
そこで周波数制御部３０ａは、コイル電流ＩＬ１に応じて第３抵抗Ｒ３の抵抗値を制御する。第３抵抗Ｒ３は可変抵抗であり、その抵抗値は段階的あるいは連続的に切りかえ可能に構成される。周波数制御部３０ａは、コイル電流ＩＬ１が増加するほど、第３抵抗Ｒ３の抵抗値を低くし、発振周波数ｆｏｓｃを高める。
【００５１】
第３抵抗Ｒ３の抵抗値に代えて、第２キャパシタＣ２を可変容量としてその容量値を切りかえてもよいし、ヒステリシスコンパレータ２２のヒステリシス幅を切りかえてもよいし、それらを組み合わせてもよい。
【００５２】
図３のスイッチングレギュレータ４ａによれば、図１のスイッチングレギュレータ４と同様の効果を得ることができる。
【００５３】
図３の制御回路１００ａはさらに、定電圧回路５０を備える。定電圧回路５０は、電源電圧Ｖｄｄを受け、それを安定化した電圧ＶＲＥＧを生成してヒステリシスコンパレータ２２の電源端子に供給する。
【００５４】
本発明者らは、ヒステリシスコンパレータを用いた自励式のＤＣ／ＤＣコンパレータについて検討を行い、以下の課題を認識するに至った。このＤＣ／ＤＣコンバータでは、ヒステリシスコンパレータ２２に対する電源電圧に応じて、ＰＷＭ信号ＳＰＷＭの振幅が変化する。したがって、もしヒステリシスコンパレータ２２に対して、外部からの電源電圧Ｖｄｄを直接供給すると、電源電圧Ｖｄｄが高いほどＰＷＭ信号ＳＰＷＭのハイレベルが高くなり、電源電圧Ｖｄｄが低いほどＰＷＭ信号ＳＰＷＭのハイレベルが低くなる。
【００５５】
図４は、ヒステリシスコンパレータを用いたＤＣ／ＤＣコンバータの出力電圧Ｖｏｕｔと、ヒステリシスコンパレータに対する電源電圧Ｖｄｄ＿ＣＭＰの関係を示す図である。図４に示すように、ヒステリシスコンパレータに対する電源電圧Ｖｄｄ＿ＣＭＰが高くなると、それに応じてスイッチングレギュレータ４の出力電圧Ｖｏｕｔも高くなる。そこで定電圧回路５０を設け、電源電圧Ｖｄｄの変動にかかわらず安定化された電圧ＶＲＥＧをヒステリシスコンパレータ２２に供給することにより、図４に破線で示すように、出力電圧Ｖｏｕｔを安定化することができる。
【００５６】
図３の定電圧回路５０は、ヒステリシスコンパレータ２２を利用した図５、図７のスイッチングレギュレータ４とも好適に組み合わせることができ、それらも本発明の態様に含まれる。
【００５７】
（第３の実施の形態）
図５は、第３の実施の形態に係るスイッチングレギュレータ４ｂの構成を示す回路図である。図５の制御回路１００ｂは、図３の周波数制御部３０に加えて、もしくはそれに代えて、周波数ホッピング制御部３２を備える。
【００５８】
周波数ホッピング制御部３２は、所定の周期で、ＰＷＭ信号ＳＰＷＭの周波数を切りかえる。所定の周期は、ＰＷＭ信号ＳＰＷＭの周期である。周波数ホッピング制御部３２には、ＰＷＭ信号ＳＰＷＭもしくはそれに応じたレベルを有するパルス信号が入力されている。周波数ホッピング制御部３２は、ＰＷＭ信号ＳＰＷＭのエッジに応答して、ＰＷＭ信号ＳＰＷＭの周波数を切りかえる。周波数を切りかえるために、第３抵抗Ｒ３の抵抗値を切りかえてもよい。あるいは第２キャパシタＣ２の容量値、ヒステリシスコンパレータ２２のヒステリシス幅を切りかえてもよい。
【００５９】
周波数は、ある基準周波数を中心として、３段階で切りかえてもよい。具体的には基準周波数が６ＭＨｚの場合、±２００ｋＨｚ程度で切りかえてもよい。
【００６０】
また周波数の切りかえは、ランダムに行うことが望ましい。周波数ホッピング制御部３２は、乱数発生器であり、疑似ランダムな数値を保持するテーブルを有する。このテーブルには、０〜２までの３つの数字が、疑似ランダムに格納される。そして周波数ホッピング制御部３２は、ＰＷＭ信号ＳＰＷＭのエッジごとに、テーブルの値を順次参照し、その値に応じて第３抵抗Ｒ３の抵抗値を設定する。たとえば値０、１、２はそれぞれ、５．８ＭＨｚ、６ＭＨｚ、６．２ＭＨｚに対応する。
【００６１】
周波数ホッピング制御部３２は、スイッチングトランジスタＭ１がオンかつ同期整流用トランジスタＭ２がオフの状態から、スイッチングトランジスタＭ１がオフするタイミング、つまりＰＷＭ信号ＳＰＷＭのネガティブエッジのタイミングに応じて、ＰＷＭ信号ＳＰＷＭの周波数を切りかえる。ＰＷＭ信号ＳＰＷＭのネガティブエッジの後の所定期間はデッドタイムであるから、この処理によれば、回路の安定性を損なわずに周波数を切りかえることができる。
変形例において、ＰＷＭ信号ＳＰＷＭのポジティブエッジのタイミングにおいて周波数を切りかえてもよい。
【００６２】
あるいは、ＰＷＭ信号ＳＰＷＭのポジティブエッジとネガティブエッジの両方のタイミングにおいて周波数を切りかえてもよい。この場合、ＰＷＭ信号ＳＰＷＭの１／２周期ごとに、周波数が切りかえられる。
【００６３】
以上が図５のスイッチングレギュレータ４ｂの構成である。続いてその動作を説明する。図５のスイッチングレギュレータ４ｂでは、ＰＷＭ信号ＳＰＷＭの周期ごとに、その周波数が切りかえられる。そのため、スイッチングレギュレータ４ｂが発するノイズのスペクトラムを拡散させることができ、ＥＭＩ対策を施しやすくなる。
【００６４】
たとえば図１に示すようなスイッチングレギュレータにおいて、同様の処理を行うためには、オシレータの発振周波数を切りかえるための専用の論理回路を追加する必要があり、回路規模が大きくなるという問題がある。これに対して図５のスイッチングレギュレータ４ｂによれば、ＰＷＭ信号ＳＰＷＭのエッジに応答して第３抵抗Ｒ３の抵抗値を切り代えればよいため、回路規模を増大させることなく、周波数ホッピングを実現できる。
【００６５】
ヒステリシスコンパレータ２２とドライバ２０の間に遅延回路２４が設けられる場合、周波数ホッピング制御部３２は、第３抵抗Ｒ３や第２キャパシタＣ２の制御に代えて、遅延回路２４の遅延量を制御してもよい。この場合も、ＰＷＭ信号ＳＰＷＭの周波数をホッピングさせることができる。
【００６６】
第３の実施の形態で説明した周波数ホッピング技術は、ヒステリシスコンパレータ２２を利用した図３、図７のスイッチングレギュレータ４と好適に組み合わせることができる。
【００６７】
図６（ａ）、（ｂ）は、図５の変形例に係るスイッチングレギュレータの構成を示す回路図である。図６（ａ）のスイッチングレギュレータ４ｃは、図５のスイッチングレギュレータ４ｂに加えて、演算増幅器２３および第５抵抗Ｒ５を備える。演算増幅器２３は、フィードバック電圧Ｖｆｂと基準電圧Ｖｒｅｆの誤差を増幅する。第５抵抗Ｒ５は演算増幅器２３の出力端子とヒステリシスコンパレータ２２の反転入力端子の間に設けられる。図６（ａ）の構成によれば、第５抵抗Ｒ５の抵抗値によってフィードバックゲインを調節することができる。図６（ａ）において周波数を制御・ホッピングさせるために、キャパシタＣ２の容量値を制御してもよい。
【００６８】
図６（ｂ）のスイッチングレギュレータ４ｄでは、演算増幅器２３の出力端子はヒステリシスコンパレータ２２の第１入力端子（−）に接続される。また第２キャパシタＣ２および第３抵抗Ｒ３は、ヒステリシスコンパレータ２２の出力端子と第２入力端子（＋）の間に設けられる。またヒステリシスコンパレータ２２の非反転入力端子（＋）には、インピーダンス回路１９が接続される。インピーダンス回路１９は、第３キャパシタＣ３および第４抵抗Ｒ４を含む。ヒステリシスコンパレータ２２の第２入力端子（＋）には、基準電圧ＶｒｅｆとＰＷＭ信号ＳＰＷＭを、２つのインピーダンス回路１９および２１によって分圧した電圧Ｖｒｅｆ’が入力され、それがフィードバック電圧Ｖｆｂに応じた演算増幅器２３の出力信号と一致するようにフィードバックがかかる。図６（ｂ）において周波数を制御・ホッピングさせるために、キャパシタＣ２、Ｃ３の容量値あるいは抵抗Ｒ３、Ｒ４の抵抗値を制御してもよい。
【００６９】
（第４の実施の形態）
図３や図５のスイッチングレギュレータでは、ＰＷＭ信号ＳＰＷＭの周波数が、キャパシタＣ１、Ｃ２、Ｒ１、Ｒ２、Ｒ３によって規定される。それと同時に、これらの回路定数によって、出力電圧Ｖｏｕｔを安定化させるためのフィードバックループの利得が規定される。したがってＰＷＭ信号ＳＰＷＭの周波数を高めることと、ループゲインを高くすることは両立しないという問題がある。第４の実施の形態では、この問題を解決する技術について説明する。図７は、第４の実施の形態に係るスイッチングレギュレータ４ｅの構成を示す回路図である。
【００７０】
パルス幅変調器１０ｅは、フィードバック回路１８ａ、ヒステリシスコンパレータ２２、インピーダンス回路１９、第２キャパシタＣ２、第３抵抗Ｒ３を備える。
【００７１】
インピーダンス回路１９は、基準電圧Ｖｒｅｆを受け、ヒステリシスコンパレータ２２の第２入力端子（＋）に入力する。インピーダンス回路１９は第４抵抗Ｒ４および第３キャパシタＣ３を含む。
【００７２】
インバータ（バッファ）２６は、ヒステリシスコンパレータ２２の出力ＳＰＷＭに応じた論理レベルを有するパルス信号を反転する。第２キャパシタＣ２および第３抵抗Ｒ３は、インバータ２６の出力端子とヒステリシスコンパレータ２２の第２入力端子（＋）の間に直列に設けられる。
【００７３】
インバータ２６には、ＰＷＭ信号ＳＰＷＭに代えて、スイッチングトランジスタＭ１のゲート信号を入力してもよいし、スイッチング端子Ｐ３の信号を入力してもよい。
【００７４】
ヒステリシスコンパレータ２２の第２入力端子（＋）には、基準電圧ＶｒｅｆとＰＷＭ信号ＳＰＷＭを、２つのインピーダンス回路１９および２１によって分圧した電圧Ｖｒｅｆ’が入力され、それがフィードバック電圧Ｖｆｂと一致するようにフィードバックがかかる。この回路において、直流フィードバックのループゲインはフィードバック回路１８ａによって定まり、発振周波数はインピーダンス回路２１および１９によって規定される。
【００７５】
つまり、発振周波数とフィードバックのループゲインを独立に設計することができるため、高い周波数と高いゲインを両立することができる。
【００７６】
図７のパルス幅変調器１０ｅは、ヒステリシスコンパレータ２２を利用した図３あるいは図５のスイッチングレギュレータ４と好適に組み合わせることができる。
【００７７】
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００７８】
２…負荷、４…スイッチングレギュレータ、Ｃｏ…出力キャパシタ、Ｌ１…インダクタ、１０…パルス幅変調器、１２…誤差増幅器、１４…オシレータ、１６…ＰＷＭコンパレータ、１８…フィードバック回路、１９…インピーダンス回路、２０…ドライバ、２２…ヒステリシスコンパレータ、２４…遅延回路、２６…インバータ、Ｍ１…スイッチングトランジスタ、Ｍ２…同期整流用トランジスタ、３０…周波数制御部、３２…周波数ホッピング制御部、５０…定電圧回路、１００…制御回路、Ｐ１…電源端子、Ｐ２…接地端子、Ｐ３…スイッチング端子、Ｐ４…フィードバック端子、Ｒ１…第１抵抗、Ｒ２…第２抵抗、Ｒ３…第３抵抗、Ｒ４…第４抵抗、Ｃ１…第１キャパシタ、Ｃ２…第２キャパシタ、Ｃ３…第３キャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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