(57)【特許請求の範囲】
【請求項１】
少なくとも２つの高周波信号入出力端子の間に、電界効果トランジスタが接続され、該電界効果トランジスタのゲート端子に、制御電圧を印加することで、前記２つの高周波信号入出力端子間に高周波信号を通過させ、あるいは遮断させる半導体スイッチ集積回路において、
第１の高周波信号入出力端子にドレイン端子あるいはソース端子を、第２の高周波信号入出力端子にソース端子あるいはドレイン端子を接続した第１の電界効果トランジスタと、
前記第１の高周波信号入出力端子にソース端子あるいはドレイン端子を、第３の高周波信号入出力端子にドレイン端子あるいはソース端子を接続した第２の電界効果トランジスタと、
前記第１の電界効果トランジスタのゲート端子に制御電圧を印加する第１の制御電圧印加端子と、前記第２の電界効果トランジスタのゲート端子に制御電圧を印加する第２の制御電圧印加端子と、
前記第１の制御電圧印加端子に一端を接続し、他端を前記第１の電界効果トランジスタのドレイン端子あるいはソース端子に接続した第１の抵抗素子と、
前記第２の制御電圧印加端子に一端を接続し、他端を前記第２の電界効果トランジスタのソース端子あるいはドレイン端子に接続した第２の抵抗素子と、
前記第１および第２の抵抗素子を介して、前記第１の制御電圧印加端子および前記第２の制御電圧印加端子とを接続し、
前記第１および第２の抵抗素子を介して、前記第１の制御電圧印加端子および第２の制御電圧印加端子間に電流を流すことで切替動作を安定させることを特徴とする半導体スイッチ集積回路。
【請求項２】
請求項１記載の半導体スイッチ集積回路において、
前記第１の電界効果トランジスタおよび前記第２の電界効果トランジスタのドレイン端子とソース端子を接続する第３の抵抗素子とを備え、
前記第１乃至第３の抵抗素子を介して、前記第１の制御電圧印加端子と前記第２の制御電圧印加端子とを接続し、
前記第１乃至第３の抵抗素子を介して、前記第１の制御電圧印加端子および第２の制御電圧印加端子間に電流を流すことで切替動作を安定させることを特徴とする半導体スイッチ集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波信号を切り替える半導体スイッチ集積回路に関し、特に、制御電圧印加端子を増加させることなく安定的に切替動作を行うことができる半導体スイッチ集積回路に関する。
【背景技術】
【０００２】
高周波信号を扱う移動体通信用端末や小型の電子機器では、高周波信号の入出力経路の切り替えを行うために、ＧａＡｓなどの化合物半導体による電界効果トランジスタであるＭＥＳＦＥＴ(Metal-Semiconductor Field Effect Transistor)やＨＪＦＥＴ(Hetero Junction Field Effect Transistor)を用いた半導体スイッチ集積回路が数多く使用されている。このような移動体通信用端末や電子機器では、大幅な小型化や、同一の機器内に複数種類の無線装置を搭載するために、内蔵される部品である半導体スイッチ集積回路の小型化が強く要求されている。また、移動体通信用端末や小型の電子機器の価格低下に伴い、半導体スイッチ集積回路の低価格化が強く要求されている。
【０００３】
図７に、従来の半導体スイッチ集積回路の一例を示す。図７に示す半導体スイッチ集積回路は、高周波入力端子から二つの高周波出力端子に信号を切り替えるＳＰＤＴ(Single
Pole Double Through)スイッチである。図７において、端子１１〜１３は高周波信号入出力端子、端子２１、２２は制御電圧印加端子、Ｑ１１、Ｑ１２はスイッチ動作を行う電界効果トランジスタ（以下、ＦＥＴという）、Ｒ２１、Ｒ２２はＦＥＴＱ１１、Ｑ１２それぞれのドレイン端子とソース端子との間を接続する抵抗、Ｒ３１、Ｒ３２はＦＥＴＱ１１、Ｑ１２それぞれのゲート端子に接続するゲート抵抗である。
【０００４】
半導体スイッチ集積回路を動作させるには、半導体スイッチ集積回路を構成する各々のＦＥＴのゲート端子、ドレイン端子、ソース端子の電位を決めておき、ＦＥＴを導通状態あるいは遮断状態にする必要がある。通常、ＦＥＴを導通状態にするにはＦＥＴのドレイン電位およびソース電位よりもゲート電位を同じ、或いは高く設定すれば良い。一方、ＦＥＴを遮断状態にするにはＦＥＴのドレイン電位およびソース電位に対してゲート電位をＦＥＴのピンチオフ電圧Ｖpよりも低い電位に設定すれば良い。
【０００５】
例えば図７において、制御電圧印加端子２１に高い電圧(以下、ハイレベルの制御電圧という) を、制御電圧印加端子２２に低い電圧(以下、ローレベルの制御圧という)を印加する。このハイレベルの制御電圧とローレベルの制御電圧の差は、ＦＥＴＱ１１、Ｑ１２のピンチオフ電圧の絶対値よりも十分に大きな値に設定される。
【０００６】
このように制御電圧を制御電圧印加端子２１、２２に加えると、制御電圧印加端子２１からゲート抵抗Ｒ３１、ＦＥＴＱ１１、ＦＥＴＱ１２、ゲート抵抗Ｒ３２を経て制御電圧印加端子２２に電流が流れる。このときの電流経路に着目した等価回路を図８に示す。図８に示すように、図７に示すＦＥＴＱ１１およびＱ１２のドレイン電位およびソース電位である高周波信号入出力端子１１の電位は、以下の式で示される値になる。
【０００７】
Ｖterm＝ＶCTL(H) − Ｒ３１・ＩCTL − Ｖbi                      （式１）
Ｖterm：高周波信号入出力端子１１の電位、
ＶCTL(H)：制御電圧印加端子２１に印加したハイレベルの制御電圧（Ｖ）
Ｒ３１：ゲート抵抗Ｒ３１の抵抗値（Ω）
ＩCTL：制御電圧印加端子２１から制御電圧印加端子２２に流れる電流（Ａ）
Ｖbi：ＦＥＴＱ１１のゲート端子に存在するダイオードＤ１１のビルトインポテンシャル（Ｖ）
【０００８】
このときＦＥＴＱ１１のドレイン電位およびソース電位は、式１で示された値となり、ゲート電位は式１から求められるＶtermよりもＶbiだけ高い電位となる。即ち、ＦＥＴＱ１１は導通状態になる。一方ＦＥＴＱ１２についてみると、制御電圧印加端子２２に加えるローレベルの制御電圧ＶCTL(L)が十分に低く、以下の関係を満たす場合には遮断状態となる。
【０００９】
ＶCTL(L)＋Ｒ３２・ＩCTL ＋ |Ｖp|＜Ｖterm                        （式２）
ＶCTL(L)：制御電圧印加端子２２に印加したローレベルの制御電圧（Ｖ）
ＶＰ：ＦＥＴＱ１２のピンチオフ電圧（Ｖ）
Ｒ３２：ゲート抵抗Ｒ３２の抵抗値（Ω）
【００１０】
このような状態で、高周波信号を高周波入力端子１１に入力すると、入力した高周波信号は、導通状態のＦＥＴＱ１１を通過して高周波信号入出力端子１２に出力される。一方、高周波信号入出力端子１３には、遮断状態のＦＥＴＱ１２により高周波信号は遮断されるため出力されない。逆に制御電圧印加端子２１にローレベルの制御電圧を、制御電圧印加端子２２にハイレベルの制御電圧を印加した場合には、ＦＥＴＱ１１とＦＥＴＱ１２の状態が前述の説明と入れ替わり、高周波信号を高周波信号入出力端子１１に入力すると高周波信号は導通状態のＦＥＴＱ１２を通過して高周波信号入出力端子１３に出力される。一方、高周波信号入出力端子１２には、遮断状態のＦＥＴＱ１１により高周波信号は遮断されるため出力されないことになる。
【００１１】
以上の動作原理により、半導体スイッチ集積回路は制御電圧印加端子に電圧を加えることにより、通過経路を切り替えている。即ち、半導体スイッチ集積回路では、回路を構成するＦＥＴのゲート端子、ドレイン端子、ソース端子それぞれに所望の電位を与え、スイッチの導通状態、遮断状態を決定して高周波信号の入出力を切り替えていることになる。
【００１２】
ところで、制御電圧印加端子間に電流が流れることにより高周波信号入出力端子の電圧、即ち、スイッチ動作を行うＦＥＴのドレイン電位およびソース電位が決定されるため、ＦＥＴのゲート逆方向リーク電流がほとんど流れない状態、例えばゲート逆方向リーク電流を極限まで低下させたＦＥＴを用いた場合や、低温動作の場合には、ＦＥＴのドレイン電位およびソース電位が不安定になってしまう。これは、式１を満たすためには、制御電圧印加端子２１、２２間に電流が流れることが前提条件となっており、電流が流れない状態では導通状態になるべきＦＥＴのゲートフォワード電流が流れないと、ダイオードのアノード部とカソード部間はオープン状態になり、制御電圧印加端子に加わるハイレベルの制御電圧が高周波信号入出力端子に現れなくなってしまうからである。
【００１３】
このようになると半導体スイッチ集積回路を構成するＦＥＴのドレイン端子あるいはソース端子間の電位が決定できないため、ＦＥＴの導通状態や遮断状態が不安定になり、所望の経路切替を行うことができなくなってしまう。実際には、ゲート逆方向リーク電流が全く無くなることはないので、微少な電流によってＦＥＴのドレイン端子およびソース端子の電圧が決定されるが、高速切替を行うような場合では、切替時間の遅延が生じ、高周波信号の立ち上がり時に、鈍りなどの信号劣化を引き起こすことになる。
【００１４】
このような不具合を防止するためには、ＦＥＴのドレイン端子およびソース端子にあたる高周波信号入出力端子に外部から電圧を印加すれば良い。つまり外部から強制的に電圧を印加すれば、半導体スイッチ集積回路を構成するＦＥＴのリーク電流に依らずにゲート、ドレイン、ソースの電位を決定することができ、半導体スイッチ集積回路を安定に動作させることが可能となる。
【００１５】
図９は、このような対策を行った従来の半導体スイッチ集積回路を示す。図９に示す回路は、高周波信号入出力端子とＧＮＤとの間に外付け抵抗Ｒ１を接続している。このように構成することで、遮断状態のＦＥＴのゲート逆方向リーク電流がない場合でも、ハイレベルの制御電圧を印加した制御電圧印加端子から外付け抵抗Ｒ１によってＧＮＤへ電流を流すことにより、端子電圧が決定され、半導体スイッチ集積回路の安定動作が図られることになる。また、外付け抵抗の代わりに、高周波信号を阻止するインダクタを接続しても同様の効果が得られる。なお、図９では、１、２、３は半導体スイッチ集積回路３０の高周波信号入出力端子１１、１２、１３それぞれに外付けの容量Ｃ１、Ｃ２、Ｃ３を介して高周波信号が入出力される高周波信号入出力端子である。
【００１６】
さらにまた図１０に示すように、半導体スイッチ集積回路３０内部に抵抗素子を備える構成としても同様に効果が得られる。図１０に示す回路では、高周波信号入出力端子１１、ＦＥＴＱ１１およびＦＥＴＱ１２の接続点に、抵抗Ｒ４１の一端が接続され、他端は外部接続端子２３として外部に接続される構成となっている。この外部接続端子２３に定電圧源あるいはＧＮＤを接続することで、安定的に動作させることが可能となっている。なお、特許文献１及び特許文献２には、図１０に示す回路に類似する回路が記載されている。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００２−１３５０９５号公報
【特許文献２】特開平９−０２３１０１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
半導体スイッチ集積回路の動作を安定させるため、図９に示した半導体スイッチ集積回路では、外部に抵抗あるいは抵抗の代わりとして高周波信号を阻止するインダクタが必要であり外部素子の増加を招くという問題があった。また図１０に示したように、半導体スイッチ集積回路内に抵抗を形成することも可能であるが、この抵抗素子に接続するパッドを集積回路に設ける必要があり、チップサイズおよびコストの増加を招くという問題があった。さらに外部接続端子が、図７、図９に示す例では５端子で済んでいたものが、６端子必要となり、端子数の増加により１ランク大きなパッケージを選択しなければならなくなってしまうという問題も発生する。一般的に端子数が増加するとパッケージコストが上がるため、パッケージコストの増加を招いてしまうという問題があった。
【００１９】
本発明は、上記問題点を解消し、チップやパッケージのサイズやコストの増加を抑えるとともに、安定動作が実現できる半導体スイッチ集積回路を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上記目的を達成するために本願請求項１に係る発明は、少なくとも２つの高周波信号入出力端子の間に、電界効果トランジスタが接続され、該電界効果トランジスタのゲート端子に、制御電圧を印加することで、前記２つの高周波信号入出力端子間に高周波信号を通過させ、あるいは遮断させる半導体スイッチ集積回路において、第１の高周波信号入出力端子にドレイン端子あるいはソース端子を、第２の高周波信号入出力端子にソース端子あるいはドレイン端子を接続した第１の電界効果トランジスタと、前記第１の高周波信号入出力端子にソース端子あるいはドレイン端子を、第３の高周波信号入出力端子にドレイン端子あるいはソース端子を接続した第２の電界効果トランジスタと、前記第１の電界効果トランジスタのゲート端子に制御電圧を印加する第１の制御端子と、前記第２の電界効果トランジスタのゲート端子に制御電圧を印加する第２の制御電圧印加端子と、前記第１の制御電圧印加端子に一端を接続し、他端を前記第１の電界効果トランジスタのドレイン端子あるいはソース端子に接続した第１の抵抗素子と、前記第２の制御電圧印加端子に一端を接続し、他端を前記第２の電界効果トランジスタのソース端子あるいはドレイン端子に接続した第２の抵抗素子と、前記第１および第２の抵抗素子を介して、前記第１の制御電圧印加端子および前記第２の制御電圧印加端子とを接続し、前記第１および第２の抵抗素子を介して、前記第１の制御電圧印加端子および第２の制御電圧印加端子間に電流を流すことで切替動作を安定させることを特徴とする。
【００２１】
本願請求項２に係る発明は、請求項１記載の半導体スイッチ集積回路において、前記第１の電界効果トランジスタおよび前記第２の電界効果トランジスタのドレイン端子とソース端子を接続する第３の抵抗素子とを備え、前記第１乃至第３の抵抗素子を介して、前記第１の制御電圧印加端子と前記第２の制御電圧印加端子とを接続し、前記第１乃至第３の抵抗素子を介して、前記第１の制御電圧印加端子および第２の制御電圧印加端子間に電流を流すことで切替動作を安定させることを特徴とする。
【発明の効果】
【００２２】
本発明によれば、制御電圧以外に外部からＧＮＤ電位を含めたＤＣ電圧を加えなくとも、半導体スイッチ集積回路を構成するＦＥＴのドレイン端子、ソース端子に安定に電圧を供給することができ、回路の小型化を実現しながら、安定な動作を実現できるという利点がある。
【００２３】
また抵抗値を調整や、経路毎にパワーハンドリング、挿入損失を調整することが可能となり、半導体スイッチ集積回路の用途に合わせた回路設計が可能となるという利点がある。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施例の半導体スイッチ集積回路を説明する図である。
【図２】図１に示す半導体スイッチ集積回路の線形性特性図である。
【図３】本発明の第２の実施例の半導体スイッチ集積回路を説明する図である。
【図４】本発明の第３の実施例の半導体スイッチ集積回路を説明する図である。
【図５】本発明の第４の実施例の半導体スイッチ集積回路を説明する図である。
【図６】本発明の第５の実施例の半導体スイッチ集積回路を説明する図である。
【図７】従来の半導体スイッチ集積回路の一例を示す図である。
【図８】図７に示す半導体スイッチ集積回路の等価回路図である。
【図９】従来の半導体スイッチ集積回路の別の例を示す図である。
【図１０】従来の半導体スイッチ集積回路の更に別の例を示す図である。
【発明を実施するための形態】
【００２５】
本発明の実施形態について、図面を参照しつつ説明する。なお、以下に説明する部材、配置等は、本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができる。
【実施例１】
【００２６】
図１は、本発明の第１の実施例の説明図で、ＳＰＤＴスイッチを構成した例である。図１において、１１は高周波信号入出力端子（第１の高周波信号入出力端子に相当）、１２は高周波信号入出力端子（第２の高周波信号入出力端子に相当）、１３は高周波信号入出力端子（第３の高周波信号入出力端子に相当）、２１は制御電圧印加端子（第１の制御電圧印加端子に相当）、２２は制御電圧印加端子（第２の制御電圧印加端子に相当）、Ｑ１１はＦＥＴ（第１のＦＥＴに相当）、Ｑ１２はＦＥＴ（第２のＦＥＴに相当）、Ｒ１１は本発明により追加された抵抗素子（第１の抵抗素子に相当）、Ｒ１２は本発明により追加された別の抵抗素子（第２の抵抗素子に相当）、Ｒ３１、Ｒ３２はそれぞれＦＥＴＱ１１、Ｑ１２のゲート端子に接続するゲート抵抗で、通常は数ｋΩから数百kΩ程度の大きな抵抗値が選択される抵抗素子である。
【００２７】
図１に示す半導体スイッチ集積回路は、制御電圧印加端子２１、制御電圧印加端子２２に印加される電圧により、ＦＥＴＱ１１およびＦＥＴＱ１２の導通状態を変化させて半導体スイッチ集積回路の経路切替動作が行われる。図１ではシングルゲートＦＥＴを用いているが、パワーハンドリングを増加させるため、複数のＦＥＴを直列に接続するスタック構造のＦＥＴや、マルチゲートＦＥＴを用いることもできる。
【００２８】
次に、半導体スイッチ集積回路の動作について説明する。図１に示すＳＰＤＴスイッチでは、制御電圧印加端子２１にハイレベルの制御電圧を、制御電圧印加端子２２にローレベルの制御電圧を印加すると、電流は制御電圧印加端子２１から抵抗素子Ｒ３１、ＦＥＴＱ１１のゲート電極を介して流れる電流経路と、抵抗素子Ｒ１１を通って流れる電流経路の２つの経路によって半導体スイッチ集積回路３０を構成するＦＥＴのドレイン端子あるいはソース端子である高周波信号入出力端子１１へ電流が流れる。その後、電位の低い制御電圧印加端子２２に向かって電流が流れていくが、この電流経路もＦＥＴＱ１２のドレイン端子あるいはソース端子とゲート端子間、抵抗素子Ｒ３２を通る経路と、抵抗素子Ｒ１２を通る経路の２つの経路が存在する。この２つの経路のうち、ＦＥＴＱ１２のドレイン端子あるいはソース端子とゲート端子間を流れる電流は前述のダイオードの逆方向印加リーク電流であり、極めて少なく、これが半導体スイッチ集積回路の動作不安定を招いていた。
【００２９】
本発明では抵抗素子Ｒ１２を備えることで、ＦＥＴＱ１２のゲート部の逆方向リーク電流が０になったとしてもハイレベルの制御電圧を印加した制御電圧印加端子２１からローレベルの制御電圧を印加した制御電圧印加端子２２へ電流が流れ、抵抗素子Ｒ１１と抵抗素子Ｒ１２の接続点でもあり、かつＦＥＴＱ１１、Ｑ１２のドレイン端子あるいはソース端子である高周波信号入出力端子１１の電位は所定の値に決定される。その結果、ＦＥＴＱ１１は導通状態に、ＦＥＴＱ１２は遮断状態となり、半導体スイッチ集積回路としての動作を確実に行うことができることになる。
【００３０】
ここで抵抗素子Ｒ１１と抵抗素子Ｒ１２を等しい値にすれば、制御電圧印加端子２１にローレベルの制御電圧を、制御電圧印加端子２２にハイレベルの制御電圧を加え、ＦＥＴＱ１１とＦＥＴＱ１２の状態を入れ替えて経路を切り替えた際にも高周波信号入出力端子１１の電位は、経路切替前と同一の値となり、経路による特性差は出ない。一方、抵抗素子Ｒ１１と抵抗素子Ｒ２２の値を調整することで経路切替の際のＲＦ端子電圧を変化させることができ、通過経路によって特性差を設定することも可能となる。
【００３１】
たとえば、図１において抵抗素子Ｒ１１よりも抵抗素子Ｒ１２を大きくした場合の半導体スイッチ集積回路の挿入損失の入力電力依存性を示すグラフを図２に示す。なお、抵抗素子Ｒ１１の抵抗値は１００ｋΩ、抵抗素子Ｒ１２の抵抗値は９００ｋΩとし、ハイレベルの切替電圧とローレベルの切替電圧は、線路切替前後で同一の値とする。
【００３２】
図１に示す半導体スイッチ回路において、抵抗素子Ｒ１１と抵抗素子の抵抗値の関係（Ｒ１１の抵抗値＜＜Ｒ２１の抵抗値）から、制御電圧印加端子２１にハイレベルの制御電圧を、制御電圧印加端子２２にローレベルの制御電圧を印加すると、ＦＥＴＱ１１を通過状態に、ＦＥＴＱ１２を遮断状態にした方が、制御電圧印加端子２１にローレベルの切替電圧を、制御電圧印加端子２２にハイレベルの切替電圧を印加し、ＦＥＴＱ１１を遮断状態に、ＦＥＴＱ１２を通過状態にした場合に比べて高周波信号入出力端子１１の電位が高くなる。高周波信号入出力端子の電位が高い方が、遮断状態のＦＥＴのゲート端子に加わる逆方向電圧が大きくなるために、パワーハンドリングが上昇する。即ち、高周波信号入出力端子１１と高周波信号入出力端子１２間を通過状態にした場合には高い電力まで通過させることが可能となる。
【００３３】
一方、制御電圧印加端子２１にローレベルの制御電圧を、制御電圧印加端子２２にハイレベルの制御電圧を印加すると、高周波信号入出力端子１１と高周波信号入出力端子１３間を通過状態にすると高周波信号入出力端子１１の電位は経路切替前に比べると下がる。このため、パワーハンドリングは下がるが、通過状態のＦＥＴのゲート端子に加わる順方向電圧が大きくなるために、ＦＥＴのオン抵抗が下がる。即ち、高周波信号入出力端子１１と高周波信号入出力端子１３間を通過状態にした場合には通過損失が改善される。
【００３４】
図２に示す例では、高周波信号入出力端子１２と高周波信号入出力端子１１間が導通時には挿入損失が０．４ｄＢであり、線形性を表す指標である１ｄＢ圧縮時入力電力は２８．４ｄＢｍとなっている。一方、通過経路を切り替えて高周波信号入出力端子１３と高周波信号入出力端子１１間を導通状態にすると挿入損失が０．３４ｄＢ、１ｄＢ圧縮時入力電力が２２．８ｄＢｍと通過経路による特徴付けがなされていることが確認できる。
【００３５】
このように抵抗素子の抵抗値を変更すると、本来の目的である半導体スイッチ集積回路の安定動作に加えて、経路毎の特徴付けも可能となる。
【実施例２】
【００３６】
図３は、本発明の第２の実施例を説明する図で、ＳＰ３Ｔ(Single Pole 3 Through)スイッチを構成した例である。図３において、１１は高周波信号入出力端子（第１の高周波信号入出力端子に相当）、１２は高周波信号入出力端子（第２の高周波信号入出力端子に相当）、１３は高周波信号入出力端子（第３の高周波信号入出力端子に相当）、１４は高周波信号入出力端子、２１は制御電圧印加端子（第１の制御電圧印加端子に相当）、２２は制御電圧印加端子（第２の制御電圧印加端子に相当）、２３は制御電圧印加端子、Ｑ１１はＦＥＴ（第１のＦＥＴに相当）、Ｑ１２はＦＥＴ（第２のＦＥＴに相当）、Ｑ１３はＦＥＴ、Ｒ１１は抵抗素子（第１の抵抗素子に相当）、Ｒ１２は別の抵抗素子（第２の抵抗素子に相当）、Ｒ１３は別の抵抗素子、Ｒ３１、Ｒ３２、Ｒ３３はそれぞれＦＥＴＱ１１、Ｑ１２、Ｑ１３のゲート端子に接続するゲート抵抗である。
【００３７】
図３に示す回路構成としても、いずれの制御電圧印加端子間も抵抗素子Ｒ１１、Ｒ１２Ｒ１３を介して接続されており、その接続点は共通の高周波信号入出力端子１１に接続されている。このように構成したＳＰ３Ｔスイッチを動作させる場合は、導通状態にしたい１つのＦＥＴのゲート端子に接続されている制御電圧印加端子にハイレベルを、遮断状態にしたい２つのＦＥＴのゲート端子にローレベルを印加する。いずれの状態においてもハイレベルを印加した制御電圧印加端子からローレベルを印加した制御電圧印加端子に電流が流れ、高周波信号入出力端子１１の電位は遮断状態のＦＥＴのゲート逆方向リーク電流によらずに決定される。図３に示す半導体スイッチ集積回路では、全てのＦＥＴが高周波信号入出力端子１１に接続されているために、高周波信号入出力端子１１の電位が決定されれば、全てのＦＥＴのドレイン電圧が決定され、全てのＦＥＴの状態が決定される。その結果、スイッチ動作を安定に行うことが可能となる。
【００３８】
なお、３つの抵抗素子Ｒ１１、Ｒ１２、Ｒ１３の抵抗値を異なった値にすることで通過経路毎の特徴付けを行うことができることは、第１の実施例で説明した通りである。
【実施例３】
【００３９】
以上の説明では、制御電圧印加端子から抵抗を介して接続される点は同一の接続点であったが、回路構成やレイアウト次第では各制御電圧印加端子から抵抗を介して接続される点を異なる点にした方が良い場合、あるいは異なる点にせざるを得ない場合が生じる。その様な場合における実施例として第３の実施例を示す。
【００４０】
図４は本発明の第３の実施例の説明図である。上述の第１の実施例と異なり、第１の制御電圧印加端子２１に接続した抵抗素子Ｒ１１は高周波信号入出力端子１２に、第２の制御電圧印加端子２２に接続した抵抗素子Ｒ１２は高周波信号入出力端子１３にそれぞれ接続されている。また、抵抗素子１３（第３の抵抗素子に相当）を追加し、ＦＥＴＱ１１のドレイン端子あるいはソース端子とＦＥＴＱ１２のソース端子あるいはドレイン端子との間、即ち、第１の制御電圧印加端子２１に抵抗素子Ｒ１１を介して接続している高周波信号入出力端子１２と、第２の制御電圧印加端子２２に抵抗素子Ｒ１２を介して接続している高周波信号入出力端子１３間を接続する構成となっている。
【００４１】
このように構成することで、制御電圧印加端子２１と制御電圧印加端子２２は抵抗素子Ｒ１１、Ｒ１３、Ｒ１２の３つの抵抗素子によって接続され、抵抗素子Ｒ１１と抵抗素子Ｒ１３の接続点が高周波信号入出力端子１２に、抵抗素子Ｒ１３と抵抗素子Ｒ１２の接続点が高周波信号入出力端子１３に接続される。
【００４２】
ここで、制御電圧印加端子２１、２２それぞれにハイレベルおよびローレベルの電圧を印加すると、抵抗素子を介して制御電圧端子間に電流が流れ、ＦＥＴのゲート逆方向電流が０であっても高周波信号入出力端子１２および高周波信号入出力端子１３の電位、即ち、抵抗素子Ｒ１１、Ｒ１２、Ｒ１３の接続点の電位は抵抗素子の抵抗値およびハイレベルの電圧を印加したＦＥＴのゲートフォワード電流により決定されることになる。
【００４３】
その結果、高周波信号入出力端子１２に接続されているＦＥＴＱ１１ならびに高周波信号入出力端子１３に接続されているＦＥＴＱ１２のドレインあるいはソースの電位が決定されるので安定な動作が可能となる。
【００４４】
なお、３つの抵抗素子Ｒ１１、Ｒ１２、Ｒ１３の抵抗値を異なった値にすることで通過経路毎の特徴付けを行うことができることは、第１の実施例で説明した通りである。
【実施例４】
【００４５】
次に、第４の実施例について説明する。図５は本発明の第４の実施例の説明図である。上述の第３の実施例と異なり、抵抗素子１３（第３の抵抗素子に相当）が、ＦＥＴＱ１１のドレイン端子とソース端子間、即ち、第１の制御電圧印加端子２１に抵抗Ｒ１１を介して接続している高周波信号入出力端子１２と高周波信号入出力端子１１間を接続する構成となっている。さらに本実施例では、抵抗素子Ｒ１４（第３の抵抗素子に相当）を備え、ＦＥＴＱ１２のドレイン端子とソース端子間、即ち、第２の制御電圧印加端子２２と抵抗素子Ｒ２１を介して接続している高周波信号入出力端子１３と高周波信号入出力端子１１間を接続する構成となっている。
【００４６】
このように構成すると、制御電圧印加端子２１、２２それぞれにハイレベルおよびローレベルの電圧を印加すると、抵抗素子を介して制御電圧端子間に電流が流れ、ＦＥＴのゲート逆方向電流が０であっても高周波信号入出力端子１２および高周波信号入出力端子１３の電位、即ち、抵抗素子Ｒ１１とＲ１３の接続点の電位、Ｒ１２とＲ１４の接続点の電位は、抵抗素子の抵抗値およびハイレベルの電圧を印加したＦＥＴのゲートフォワード電流により決定されることになる。
【００４７】
その結果、高周波信号入出力端子１２に接続されているＦＥＴＱ１１ならびに高周波信号入出力端子１３に接続されているＦＥＴＱ１２のドレインあるいはソースの電位が決定されるので安定な動作が可能となる。
【００４８】
なお、３つの抵抗素子Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４の抵抗値を異なった値にすることで通過経路毎の特徴付けを行うことができることは、第１の実施例で説明した通りである。
【実施例５】
【００４９】
次に第５の実施例について説明する。本発明は、ＳＰＤＴスイッチおよびＳＰ３Ｔスイッチに限らず、さらに複雑な構成のＤＰＤＴ(Dual Pole Double Through)スイッチに適用することもできる。図６は本発明の第５の実施例の説明図である。
【００５０】
図６において、１１は高周波信号入出力端子（第１の高周波信号入出力端子に相当）、１２は高周波信号入出力端子（第２の高周波信号入出力端子に相当）、１３は高周波信号入出力端子（第３の高周波信号入出力端子に相当）、１４は高周波信号入出力端子、２１は制御電圧印加端子（第１の制御電圧印加端子に相当）、２２は制御電圧印加端子（第２の制御電圧印加端子に相当）、Ｑ１１はＦＥＴ（第１のＦＥＴに相当）、Ｑ１２はＦＥＴ（第２のＦＥＴに相当）、Ｑ１３はＦＥＴ、Ｑ１４はＦＥＴ、Ｒ１１は抵抗素子（第１の抵抗素子に相当）、Ｒ１２は別の抵抗素子（第２の抵抗素子に相当）、Ｒ２１はＦＥＴＱ１１のドレイン端子とソース端子の両端を接続する抵抗素子（第３の抵抗素子に相当）、Ｒ２２はＦＥＴＱ１２のソース端子とドレイン端子の両端を接続する抵抗素子（第３の抵抗素子に相当）、Ｒ２３はＦＥＴＱ１３のソース端子とドレイン端子の両端を接続する抵抗素子（第３の抵抗素子に相当）、Ｒ２４はＦＥＴＱ１４のソース端子とドレイン端子の両端を接続する抵抗素子（第３の抵抗素子に相当）、Ｒ３１、Ｒ３２、Ｒ３３、Ｒ３４はそれぞれＦＥＴＱ１１、Ｑ１２、Ｑ１３、Ｑ１４のゲート端子に接続するゲート抵抗である。
【００５１】
ここで制御電圧印加端子２１にハイレベルの切替電圧を、制御電圧印加端子２２にローレベルの切替電圧を印加した場合、制御電圧印加端子２１と制御電圧印加端子２２の間には抵抗素子Ｒ１１、Ｒ２１、Ｒ２４、Ｒ１２あるいはＲ１１、Ｒ２２、Ｒ２３、Ｒ１２が接続されており、ＦＥＴのゲート逆方向リーク電流が０になっても電流が流れる。
【００５２】
その結果、各々の抵抗の接続点である高周波信号入出力端子１１、高周波信号入出力端子１２、高周波信号入出力端子１３、および高周波信号入出力端子１４の電位が決定され、それらの端子に接続されているＦＥＴＱ１１、ＦＥＴＱ１２、ＦＥＴＱ１３、ＦＥＴＱ１４のドレインおよびソース電位が抵抗素子それぞれの抵抗値とハイレベルの切替電圧が印加されるＦＥＴのゲート順方向電流により決定される。
【００５３】
図６に示す半導体スイッチ集積回路では、構成する全てのＦＥＴのドレイン端子およびソース端子の電位が決定するために、全てのＦＥＴの導通状態あるいは遮断状態が明確に決定され、安定なスイッチング動作が可能となる。
【００５４】
なお、高周波入出力端子の電位を決定する抵抗素子Ｒ１１、Ｒ１２およびＲ２１、Ｒ２２、Ｒ２３、Ｒ２４の抵抗値を調整することで通過経路毎の特徴付けを行うことができることは、第１の実施例で説明した通りである。
【００５５】
また、動作原理上は例えば制御電圧印加端子２１に接続された抵抗素子Ｒ１１を高周波信号入出力端子１１に接続した場合に、制御電圧印加端子２２に接続されたＲ１２は高周波信号入出力端子１４ではなく高周波信号入出力端子１２若しくは高周波信号入出力端子１３に接続しても同様の効果を奏することが可能である。
【符号の説明】
【００５６】
１１、１２、１３：高周波信号入出力端子、２１、２２：制御電圧印加端子、３０：半導体スイッチ集積回路チップ、Ｑ１１、Ｑ１２、Ｑ１３、Ｑ１４：電界効果トランジスタ、Ｒ１１、Ｒ１２、Ｒ１３：抵抗、Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４：ドレイン端子、ソース端子間抵抗、Ｒ３１、Ｒ３２、Ｒ３３、Ｒ３４：ゲート抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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