(57)【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に選択的に設けられた第２の絶縁膜と、前記第２の絶縁膜上に選択的に設けられた一対の第１の半導体層と、前記第１の半導体層間に挟まれて設けられ、底部に前記第２の絶縁膜を有しない第２の半導体層とからなる一導電型の半導体層と、前記第２の半導体層の周囲にゲート絶縁膜を介して設けられた包囲型ゲート電極と、前記第１の半導体層に概略設けられた反対導電型のソースドレイン領域と、前記第２の半導体層に概略設けられたチャネル領域と、により構成された反対導電型のＭＩＳ電界効果トランジスタと、前記第２の絶縁膜上に選択的に設けられた一対の第３の半導体層と、前記第３の半導体層間に挟まれて設けられ、底部に前記第２の絶縁膜を有しない第４の半導体層とからなる反対導電型の半導体層と、前記第４の半導体層の周囲にゲート絶縁膜を介して設けられた包囲型ゲート電極と、前記第３の半導体層に概略設けられた一導電型のソースドレイン領域と、前記第４の半導体層に概略設けられたチャネル領域と、により構成された一導電型のＭＩＳ電界効果トランジスタとを備え、少なくとも、前記第１の半導体層と前記第２の半導体層が異なる半導体からなり及び前記第２の半導体層と前記第４の半導体層が異なる半導体からなり、且つ前記包囲型ゲート電極のゲート長と前記第２の半導体層あるいは前記第４の半導体層の長さが一致していることを特徴とする半導体装置。
【請求項２】
少なくとも前記第２の半導体層は歪み構造の半導体層を有していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の半導体層は単結晶シリコンであり、前記第４の半導体層は単結晶ゲルマニウムであることを特徴とする請求項１あるいは請求項２に記載の半導体装置。
【請求項４】
半導体基板上に第１、第２及び第３の絶縁膜を順次積層する工程と、選択的に前記第３、第２及び第１の絶縁膜を開孔し、前記半導体基板の一部を露出する工程と、露出した前記半導体基板上に第１の縦（垂直）方向のエピタキシャル半導体層を形成し、平坦化する工程と、前記第１の縦（垂直）方向のエピタキシャル半導体層上に選択化学気相成長導電膜を形成する工程と、選択的に前記第３の絶縁膜に第１の開孔部を形成する工程と、露出した前記第１の縦（垂直）方向のエピタキシャル半導体層の側面に第１の横（水平）方向のエピタキシャル半導体層を形成し、第１の開孔部を埋め込む工程と、前記第１の横（水平）方向のエピタキシャル半導体層上に第１の酸化膜を形成する工程と、前記第３の絶縁膜及び前記第１の酸化膜をマスク層として、前記選択化学気相成長導電膜及び前記第１の縦（垂直）方向のエピタキシャル半導体層をエッチング除去し、第２の開孔部を形成する工程と、前記第２の開孔部に第４の絶縁膜を埋め込み、同時に前記第１の酸化膜を除去し、平坦化する工程と、選択的に前記第１の横（水平）方向のエピタキシャル半導体層上に第２の縦（垂直）方向のエピタキシャル半導体層を形成する工程と、前記第２の縦（垂直）方向のエピタキシャル半導体層を酸化し、形成した第２の酸化膜を除去し、前記第１の横（水平）方向のエピタキシャル半導体層から、異なる濃度の、平坦な第２及び第３の横（水平）方向のエピタキシャル半導体層を形成する工程と、第５の絶縁膜を形成する工程と、前記第２の横（水平）方向のエピタキシャル半導体層が存在している箇所において、選択的に前記第５の絶縁膜、前記第３の絶縁膜、前記第２の横（水平）方向のエピタキシャル半導体層及び前記第２の絶縁膜をエッチング除去し、第３の開孔部を形成する工程と、露出した前記第２の横（水平）方向のエピタキシャル半導体層の側面間に第４の横（水平）方向のエピタキシャル半導体層を形成する工程と、前記第４の横（水平）方向のエピタキシャル半導体層の周囲に第１のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜を包囲して、第３の開孔部に第１のゲート電極を平坦に埋め込む工程と、前記第３の横（水平）方向のエピタキシャル半導体層が存在している箇所において、選択的に前記第５の絶縁膜、前記第３の絶縁膜、前記第３の横（水平）方向のエピタキシャル半導体層及び前記第２の絶縁膜をエッチング除去し、第４の開孔部を形成する工程と、露出した前記第３の横（水平）方向のエピタキシャル半導体層の側面間に第５の横（水平）方向のエピタキシャル半導体層を形成する工程と、前記第５の横（水平）方向のエピタキシャル半導体層の周囲に第２のゲート絶縁膜を形成する工程と、前記第２のゲート絶縁膜を包囲して、前記第４の開孔部に第２のゲート電極を平坦に埋め込む工程とをおこない、包囲型ゲート電極を有する異なる半導体層を形成したことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＳＯＩ（本発明においては、広義の  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ  を意味し、狭義の  Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ  を意味しない）構造の半導体集積回路に係り、特に半導体基板(バルクウエハー)に、容易な製造プロセスにより、電子及び正孔の移動度を増加させたＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタからなるＣＭＯＳ型の半導体集積回路を形成することに関する。
【背景技術】
【０００２】
図３３は従来の半導体装置の模式側断面図で、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）法を使用して形成した歪みＳＯＩ構造のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタからなるＣＭＯＳ型の半導体集積回路の一部を示しており、６１はp型のＳｉ基板、６２はｐ型のＳｉＧｅ層、６３はｎ型のＳｉＧｅ層、６４は埋め込みシリコン酸化膜（ＳｉＯ２）、６５は素子分離領域（ＳｉＯ２）、６６はｐ型の歪みＳｉ層、６７はｎ型の歪みＳｉ層、６８はｎ＋型ソース領域、６９はｎ型ソース領域、７０はｎ型ドレイン領域、７１はｎ＋型ドレイン領域、７２はｐ＋型ドレイン領域、７３はｐ＋型ソース領域、７４はゲート酸化膜、７５はゲート電極、７６はサイドウォール、７７はＰＳＧ膜、７８は絶縁膜、７９はバリアメタル、８０は導電プラグ、８１は層間絶縁膜、８２はバリアメタル、８３はＣｕ配線、８４はバリア絶縁膜を示している。
同図においては、ｐ型のシリコン基板６１上に積層されたｐ型のＳｉＧｅ層６２中に酸素イオンを注入して高温の熱処理により形成された埋め込み酸化膜６４（ＳＩＭＯＸ法）を介して、素子分離領域（ＳｉＯ２）６５により島状に絶縁分離されたｐ型のＳｉＧｅ層６２上のｐ型の歪みＳｉ層６６からなるｐ型の歪みＳＯＩ基板及びｎ型化されたＳｉＧｅ層６３上のｎ型の歪みＳｉ層６７からなるｎ型の歪みＳＯＩ基板が形成され、ｐ型の歪みＳＯＩ基板にはゲート電極７５にセルフアライン形成されたｎ型ソースドレイン領域（６９、７０）、サイドウォール７６にセルフアライン形成されたｎ＋型ソースドレイン領域（６８、７１）からなるＮチャネルのＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）
構造のＭＩＳ電界効果トランジスタが形成され、ｎ型の歪みＳＯＩ基板にはゲート電極７５にセルフアライン形成されたサイドウォール７６にセルフアライン形成されたｐ＋型ソースドレイン領域（７２、７３）からなるＰチャネルのＭＩＳ電界効果トランジスタが形成されている。さらにｎ＋型ソースドレイン領域（６８、７１）及びｐ＋型ソースドレイン領域（７２、７３）には、それぞれバリアメタル７９及び導電ブラグ８０を介して、バリアメタル８２を有するＣｕ配線８３が接続され、所望の電圧が印加されている。
したがって、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、薄膜の歪みＳＯＩ基板を完全空乏化できることによる空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減、歪みＳＯＩ基板へのコンタクト領域の除去等により通常のバルクウエハーに形成するＭＩＳ電界効果トランジスタからなるＣＭＯＳに比較し、高速化、低電力化及び高集積化が可能となる。
またＳｉＧｅ層上に歪みＳｉ層を積層した歪みＳＯＩ基板にＭＩＳ電界効果トランジスタを形成できるため、格子定数の大きなＳｉＧｅ層による引っ張り応力によりＳｉ層に歪みを形成できるため、移動度を増すことができ、高速化が可能となる。
しかしＮチャネルのＭＩＳ電界効果トランジスタ及びＰチャネルのＭＩＳ電界効果トランジスタともＳｉＧｅ層上に歪みＳｉ層を積層した歪みＳＯＩ基板に形成しているため、電子及び正孔の移動度の向上が達成でき、高速にはなるが、元来、電子及び正孔の移動度には４倍程度の差があるため、スイッチングスピードのオン／オフ特注のバランスが悪いという欠点があり、改善策として、ＰチャネルのＭＩＳ電界効果トランジスタのチャネル幅を広げなければならず高集積化に難があった。
またＮチャネルのＭＩＳ電界効果トランジスタ及びＰチャネルのＭＩＳ電界効果トランジスタとも歪みＳｉ層を形成しているが、ＰチャネルのＭＩＳ電界効果トランジスタの正孔の移動度を増すＳｉ層の面方位ではＮチャネルのＭＩＳ電界効果トランジスタの電子の移動度が低下してしまうという欠点もあった。
また特にオン／オフ状態が反対であるＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを共存させるＣＭＯＳの場合は、半導体基板を接地電圧にしてもあるいは電源電圧にしても、一方のチャネルのＭＩＳ電界効果トランジスタのバックチャネルは常にオフとなるが、他方のチャネルのＮＩＳ電界効果トランジスタのバックチャネルは常にオンとなり、余分な電流が流れるばかりでなく、誤動作を引き起こす原因となるため、この点がネックになり、低電力を目標とするＣＭＯＳ型半導体集積回路を製造することが難しかった。
またＳＯＩ構造をつくる手段として、ＳＩＭＯＸ法を使用しているため、極めて高価な高ドーズのイオン注入マシンを購入しなければならないこと及び高ドーズ量の酸素をイオン注入するために長時間の製造工程を要することによるコスト高の問題、１０インチ〜１２インチの大口径ウエハーの使用における酸素イオン注入による結晶欠陥の修復による特性の不安定性の問題、高ドーズ量の酸素をイオン注入しても厚い埋め込み酸化膜が得られず下層領域との容量の低減が難しいという問題等の欠点もあった。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】応用物理  第７２巻  第９号  （２００３）１１３０〜１１３５
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しょうとする課題は、従来例に示されるように、
（１）ＳＩＭＯＸ法によりＳＯＩ構造を形成するため、かなりのコスト高になり、付加価値の高い特殊用途の製品にしか使用できず、廉価な汎用品に適用できる技術に乏しかったこと。
（２）大口径ウエハーにおけるＳＯＩ基板の薄膜化の制御性が難しいため、完全空乏化させたＳＯＩ基板の形成が難しく、内蔵する多数のＭＩＳ電界効果トランジスタの特性の安定性が得られにくかったこと。
（３）ＳＯＩ構造に形成したＭＩＳ電界効果トランジスタのＳＯＩ基板下に導電体(半導体基板又は下層配線)が存在した場合、ゲート電極に印加される電圧と異なる電圧が印加された場合（特にオン電圧が印加された場合）、ＳＯＩ基板底部に生ずる微小なバックチャネルリークを防止できなかったこと。
（４）オン／オフ状態が反対であるＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを共存させるＣＭＯＳにおいては、半導体基板を接地電圧にしてもあるいは電源電圧にしても、一方のチャネルのＭＩＳ電界効果トランジスタのバックチャネルは常にオフとなるが、他方のチャネルのＮＩＳ電界効果トランジスタのバックチャネルは常にオンとなり、余分な電流が流れるばかりでなく、誤動作を引き起こす原因となるため、高信頼なＣＭＯＳ型半導体集積回路を製造することが難しかったこと。
（５）歪みＳｉ層においては電子と正孔の移動度を増す面方位が異なり、ＰチャネルのＭＩＳ電界効果トランジスタの正孔の移動度を増す面方位ではＮチャネルのＭＩＳ電界効果トランジスタの電子の移動度が低下してしまうこと。
等の問題が顕著になりつつあり、現状技術により微細な歪みＳＯＩ構造のＭＩＳ電界効果トランジスタを形成しているだけでは、さらなる高速化、高性能化及び高信頼性が困難になってきたことである。
【課題を解決するための手段】
【０００５】
上記課題は、半導体基板と、前記半導体基板上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に選択的に設けられた第２の絶縁膜と、前記第２の絶縁膜上に選択的に設けられた一対の第１の半導体層と、前記第１の半導体層間に挟まれて設けられ、底部に前記第２の絶縁膜を有しない第２の半導体層とからなる一導電型の半導体層と、前記第２の半導体層の周囲にゲート絶縁膜を介して設けられた包囲型ゲート電極と、前記第１の半導体層に概略設けられた反対導電型のソースドレイン領域と、前記第２の半導体層に概略設けられたチャネル領域と、により構成された反対導電型のＭＩＳ電界効果トランジスタと、前記第２の絶縁膜上に選択的に設けられた一対の第３の半導体層と、前記第３の半導体層間に挟まれて設けられ、底部に前記第２の絶縁膜を有しない第４の半導体層とからなる反対導電型の半導体層と、前記第４の半導体層の周囲にゲート絶縁膜を介して設けられた包囲型ゲート電極と、前記第３の半導体層に概略設けられた一導電型のソースドレイン領域と、前記第４の半導体層に概略設けられたチャネル領域と、により構成された一導電型のＭＩＳ電界効果トランジスタとを備え、少なくとも、前記第１の半導体層と前記第２の半導体層が異なる半導体からなり及び前記第２の半導体層と前記第４の半導体層が異なる半導体からなり、且つ前記包囲型ゲート電極のゲート長と前記第２の半導体層あるいは前記第４の半導体層の長さが一致している本発明の半導体装置によって解決される。
【発明の効果】
【０００６】
以上説明のように本発明によれば、コスト高になるＳＩＭＯＸ法によりＳＯＩ基板を形成することなく、通常の安価な半導体基板を使用して、半導体基板上に絶縁膜を介して、歪みＳｉ層を左右から挟んだＳｉＧｅ層を有する構造からなる完全空乏型の半導体層及び歪みＧｅ層を左右から挟んだＳｉＧｅ層を有する構造からなる完全空乏型の半導体層を設け、歪みＳｉ層及び歪みＧｅ層の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、概略ＳｉＧｅ層にソースドレイン領域を設け、概略歪みＳｉ層及び歪みＧｅ層にチャネル領域を設けたＳＯＩ構造のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また成長するシリコン窒化膜（Ｓｉ３Ｎ４）の膜厚により、歪みＳｉ層、歪みＧｅ層及びＳｉＧｅ層の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型のＳＯＩ構造の半導体層を容易に形成することが可能である。
また下地の絶縁膜の影響のない結晶性が良好な歪みＳｉ層及び歪みＧｅ層にのみチャネル領域を形成できるため、安定した特性を持つＤＩＣＳＯＩ構造（名称は後に詳述する）のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを形成することが可能である。
またゲート酸化膜を介して設けられたゲート電極により歪みＳｉ層及び歪みＧｅ層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できる（４面の界面だけでなく、完全空乏型の半導体層の内部もすべて）ため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を大幅に増加させることが可能である。
またＳＯＩ構造のＣＭＯＳを形成する場合の最大の短所となる、ＮチャネルあるいはＰチャネルのＭＩＳ電界効果トランジスタのいずれか一方には必ず生じてしまう半導体層下面のバックチャネルリークを、包囲型ゲート電極を形成することにより完全に防止することが可能である。
また正孔の移動度を大幅に向上できる歪みＧｅ層（Ｇｅ層の場合はＳｉ層の場合の５倍程度、ただしＳｉＧｅ層の圧縮応力により、純粋なＧｅ層よりは若干格子定数が狭められ、移動度も若干低下する）にＰチャネルのＭＩＳ電界効果トランジスタを形成でき、電子の移動度を高められる歪みＳｉ層を挟んだＳｉＧe層（ＳｉＧｅ層の引っ張り応力により、格子定数が広げられ、移動度も向上する）にＮチャネルのＭＩＳ電界効果トランジスタを形成できるため、他方のＭＩＳ電界効果トランジスタの特性に影響されない、極めてバランスの良い高速なＣＭＯＳを得ることが可能である。
また微細な歪みＳｉ層及び歪みＧｅ層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び包囲型ゲート電極）を微細に形成することも可能である。
また半導体層と金属層の化合物である、いわゆるメタルソースドレイン領域（サリサイド層）に形成することも可能で、ソースドレイン領域の抵抗を低減することにより高速化を可能にすることもできる。
またゲート電極に多結晶シリコン層（半導体）を形成せずに低抵抗金属層を形成することも可能で、ゲート電極配線の低抵抗化及びゲート電極における空乏層容量を除去できることによる高速化が可能である。
即ち、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つＣＭＯＳ型の半導体集積回路を得ることができる。
本発明者は当該技術を絶縁膜上の異種変換された半導体層（Ｄｉｆｆｅｒｅｎｔ  Ｃｏｎｖｅｒｔｅｄ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造と命名し、以後この技術をＤＩＣＳＯＩ（ディクソイ）と略称する。
【図面の簡単な説明】
【０００７】
【図１】本発明の半導体装置における第１の実施例の模式側断面図（チャネル長方向）
【図２】本発明の半導体装置における第１の実施例の模式側断面図（チャネル幅方向）
【図３】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図７】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図８】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図９】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１０】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１１】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１２】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル幅方向）
【図１３】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル幅方向）
【図１５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１７】本発明の半導体装置における第２の実施例の模式側断面図（チャネル長方向）
【図１８】本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル長方向）
【図１９】本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル長方向）
【図２０】本発明の半導体装置における第３の実施例の模式側断面図（チャネル長方向）
【図２１】本発明の半導体装置における第４の実施例の模式側断面図（チャネル長方向）
【図２２】本発明の半導体装置における第５の実施例の模式側断面図（チャネル長方向）
【図２３】本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル長方向）
【図２４】本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル長方向）
【図２５】本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル長方向）
【図２６】本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル長方向）
【図２７】本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル幅方向）
【図２８】本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル長方向）
【図２９】本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル幅方向）
【図３０】本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル長方向）
【図３１】本発明の半導体装置における第６の実施例の模式側断面図（チャネル幅方向）
【図３２】本発明の半導体装置における第７の実施例の模式側断面図（チャネル幅方向）
【図３３】従来の半導体装置の模式側断面図
【発明を実施するための形態】
【０００８】
本願発明は、
（１）Ｓｉ基板上に選択的に低濃度のＧｅを含むＳｉＧｅ層を縦（垂直）方向にエピタキシャル成長させる。
（２）縦（垂直）方向エピタキシャルＳｉＧｅ層の側面の一部から絶縁膜上に横（水平）方向エピタキシャルＳｉＧｅ層を成長させる。
（３）ＳｉＧｅ層を熱酸化させＧｅ濃度を向上させる。
（４）チャネル部に相当する箇所のＳｉＧｅ層及びその周囲の絶縁膜を除去する開孔部を形成する。
（５）露出したＳｉＧｅ層の側面間に歪みＳｉ層あるいは歪みＧｅ層を成長する。（チャネル領域に相当する箇所のＳｉＧe層をそれぞれ変換する）
（６）歪みＳｉ層あるいは歪みＧｅ層の周囲にゲート絶縁膜を介して包囲型ゲート電極を平坦に埋め込む。
（７）包囲型ゲート電極に自己整合してソースドレイン領域を形成する。
等の技術を使用して、Ｓｉ基板上にシリコン窒化膜及びシリコン酸化膜を介して、歪みＳｉ層を挟み、左右にＳｉＧｅ層（Ｇｅ濃度３０％程度）を有する構造からなるエピタキシャル半導体層及び歪みＧｅ層を挟み、左右にＳｉＧｅ層（Ｇｅ濃度８０％程度）を有する構造からなるエピタキシャル半導体層が島状に絶縁分離されて設けられ、歪みＳｉ層には概略チャネル領域が形成され、ＳｉＧｅ層には概ｎ＋型及びｎ型ソースドレイン領域が形成された包囲型ゲート電極構造のＮチャネルのＭＩＳＦＥＴと、歪みＧｅ層には概略チャネル領域が形成され、ＳｉＧｅ層には概略ｐ＋型ソースドレイン領域が形成された包囲型ゲート電極構造のＰチャネルのＭＩＳＦＥＴとからなるＣＭＯＳを構成したものである。
【実施例１】
【０００９】
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図１６は本発明の半導体装置における第１の実施例で、図１は模式側断面図（チャネル長方向）、図２は模式側断面図（チャネル幅方向）、図３〜図１６は製造方法の工程断面図である。
図１及び図２はシリコン（Ｓｉ）基板を使用し、ＤＩＣＳＯＩ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型の半導体集積回路の一部を示しており、１は１０１５ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、３は１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、４は５０ｎｍ程度の素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）、５は１０１７ｃｍ−３程度のｐ型の横（水平）方向エピタキシャルＳｉＧｅ層（Ｇｅ濃度３０％程度）、６は１０１７ｃｍ−３程度のｐ型の横（水平）方向エピタキシャル歪みＳｉ層、７は１０１７ｃｍ−３程度のｎ型の横（水平）方向エピタキシャルＳｉＧｅ層（Ｇｅ濃度８０％程度）、８は１０１７ｃｍ−３程度のｎ型の横（水平）方向エピタキシャル歪みＧｅ層、９は埋め込みシリコン窒化膜（Ｓｉ３Ｎ４）、１０は１０２０ｃｍ−３程度のｎ＋型ソース領域、１１は５×１０１７ｃｍ−３程度のｎ型ソース領域、１２は５×１０１７ｃｍ−３程度のｎ型ドレイン領域、１３は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、１４は１０２０ｃｍ−３程度のｐ＋型ドレイン領域、１５は１０２０ｃｍ−３程度のｐ＋型ソース領域、１６は５ｎｍ程度のゲート酸化膜（ＨｆＯ２）、１７は長さ３５ｎｍ程度、厚さ１００ｎｍ程度の包囲型ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）、１８は２５ｎｍ程度のサイドウォール（ＳｉＯ２）、１９は４００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、２０は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、２１は１０ｎｍ程度のバリアメタル（ＴｉＮ）、２２は導電プラグ（Ｗ）、２３は５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）、２４は１０ｎｍ程度のバリアメタル（ＴａＮ）、２５は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む）、２６は２０ｎｍ程度のバリア絶縁膜（Ｓｉ３Ｎ４）を示している。
同図においては、ｐ型のシリコン基板１上の左半分には、シリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には、選択的にシリコン酸化膜（ＳｉＯ２）３が設けられ、シリコン酸化膜（ＳｉＯ２）３上に設けられたｐ型のＳｉＧｅ層５間に、シリコン酸化膜（ＳｉＯ２）３が設けられていない部分上に設けられたｐ型の歪みＳｉ層６が挟まれている構造からなる半導体層が素子分離のシリコン窒化膜（Ｓｉ３Ｎ４、４、９）により島状に絶縁分離されて設けられている。ｐ型の歪みＳｉ層６の周囲（上面、下面及び側面）にはゲート酸化膜（ＨｆＯ２）１６を介して包囲型ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１７が設けられ、包囲型ゲート電極１７の上面部の側壁にはサイドウォール１８が設けられ、ｐ型のＳｉＧｅ層５には、概略ｎ型ソースドレイン領域（１１、１２）及びｎ＋型ソースドレイン領域（１０、１３）が設けられ、ｐ型の歪みＳｉ層６には、概略チャネル領域が設けられており（実際にはｎ型ソースドレイン領域（１１、１２）が若干横方向拡散されている）、ｎ＋型ソースドレイン領域（１０、１３）及び包囲型ゲート電極１７には、それぞれバリアメタル（ＴｉＮ）２１を有する導電プラグ（Ｗ）２２を介してバリアメタル（ＴａＮ）２４を有するＣｕ配線２５が接続されているＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。一方、ｐ型のシリコン基板１上の右半分には、シリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には、選択的にシリコン酸化膜（ＳｉＯ２）３が設けられ、シリコン酸化膜（ＳｉＯ２）３上に設けられたｎ型のＳｉＧｅ層７間に、シリコン酸化膜（ＳｉＯ２）３が設けられていない部分上に設けられたｎ型の歪みＧｅ層８が挟まれている構造からなる半導体層が素子分離のシリコン窒化膜（Ｓｉ３Ｎ４、４、９）により島状に絶縁分離されて設けられている。ｎ型の歪みＧｅ層８の周囲（上面、下面及び側面）にはゲート酸化膜（ＨｆＯ２）１６を介して包囲型ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１７が設けられ、包囲型ゲート電極１７の上面部の側壁にはサイドウォール１８が設けられ、ｎ型のＳｉＧｅ層７には、概略ｐ＋型ソースドレイン領域（１４、１５）が設けられ、ｎ型の歪みＧｅ層８には、概略チャネル領域が設けられており（実際にはｐ＋型ソースドレイン領域（１４、１５）が若干横方向拡散されている）、ｐ＋型ソースドレイン領域（１４、１５）及び包囲型ゲート電極１７には、それぞれバリアメタル（ＴｉＮ）２１を有する導電プラグ（Ｗ）２２を介してバリアメタル（ＴａＮ）２４を有するＣｕ配線２５が接続されているＰチャネルのＭＩＳ電界効果トランジスタが形成されている。
したがって、コスト高になるＳＩＭＯＸ法によりＳＯＩ基板を形成することなく、通常の安価な半導体基板を使用して、半導体基板上に絶縁膜を介して、歪みＳｉ層を左右から挟んだＳｉＧｅ層を有する構造からなる完全空乏型の半導体層及び歪みＧｅ層を左右から挟んだＳｉＧｅ層を有する構造からなる完全空乏型の半導体層を設け、歪みＳｉ層及び歪みＧｅ層の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、概略ＳｉＧｅ層にソースドレイン領域を設け、概略歪みＳｉ層及び歪みＧｅ層にチャネル領域を設けたＳＯＩ構造のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また成長するシリコン窒化膜（Ｓｉ３Ｎ４）の膜厚により、歪みＳｉ層、歪みＧｅ層及びＳｉＧｅ層の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型のＳＯＩ構造の半導体層を容易に形成することが可能である。
また下地の絶縁膜の影響のない結晶性が良好な歪みＳｉ層及び歪みＧｅ層にのみチャネル領域を形成できるため、安定した特性を持つＤＩＣＳＯＩ構造のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを形成することが可能である。
またゲート酸化膜を介して設けられたゲート電極により歪みＳｉ層及び歪みＧｅ層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できる（４面の界面だけでなく、完全空乏型の半導体層の内部もすべて）ため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を大幅に増加させることが可能である。
またＳＯＩ構造のＣＭＯＳを形成する場合の最大の短所となる、ＮチャネルあるいはＰチャネルのＭＩＳ電界効果トランジスタのいずれか一方には必ず生じてしまう半導体層下面のバックチャネルリークを、包囲型ゲート電極を形成することにより完全に防止することが可能である。
また正孔の移動度を大幅に向上できる歪みＧｅ層（Ｇｅ層の場合はＳｉ層の場合の５倍程度、ただしＳｉＧｅ層の圧縮応力により、純粋なＧｅ層よりは若干格子定数が狭められ、移動度も若干低下する）にＰチャネルのＭＩＳ電界効果トランジスタを形成でき、電子の移動度を高められる歪みＳｉ層を挟んだＳｉＧe層（ＳｉＧｅ層の引っ張り応力により、格子定数が広げられ、移動度も向上する）にＮチャネルのＭＩＳ電界効果トランジスタを形成できるため、他方のＭＩＳ電界効果トランジスタの特性に影響されない、極めてバランスの良い高速なＣＭＯＳを得ることが可能である。
また微細な歪みＳｉ層及び歪みＧｅ層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び包囲型ゲート電極）を微細に形成することも可能である。
即ち、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つＣＭＯＳ型の半導体集積回路を得ることができる。
【００１０】
次いで本発明に係る半導体装置における第１の実施例の製造方法について、図３〜図１６及び図１、図２を参照して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。
【００１１】
図３
化学気相成長により、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２を１００ｎｍ程度成長する。次いで化学気相成長により、１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３を成長する。次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）４を５０ｎｍ程度成長する。
【００１２】
図４
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）４、シリコン酸化膜（ＳｉＯ２）３及びシリコン窒化膜（Ｓｉ３Ｎ４）２を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。次いで露出したｐ型のシリコン基板１上にｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層２７（Ｇｅ濃度１０％程度）を成長する。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  以後ＣＭＰと略称）し、シリコン窒化膜（Ｓｉ３Ｎ４）４の平坦面より突出したｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層２７を平坦化する。次いで選択化学気相成長法により５０ｎｍ程度のタングステン膜２８を成長する。
【００１３】
図５
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）及びタングステン膜２８をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）４を異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。次いで露出したｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層２７の側面にｐ型の横（水平）方向エピタキシャルＳｉＧｅ層２９（Ｇｅ濃度１０％程度）を成長し、シリコン窒化膜（Ｓｉ３Ｎ４）４の開孔部を埋め込む。ここで残されたシリコン窒化膜（Ｓｉ３Ｎ４）４は素子分離領域となる。
【００１４】
図６
次いでｐ型の横（水平）方向エピタキシャルＳｉＧｅ層２９の表面を９００℃程度で酸化し、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）（図示せず）を成長する。次いで熱酸化したシリコン酸化膜（ＳｉＯ２）（図示せず）及びシリコン窒化膜（Ｓｉ３Ｎ４）４をマスク層として、タングステン膜２８及びｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層２７を順次異方性ドライエッチングし、開孔部を形成する。次いで化学気相成長により、６０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）９を成長する。次いでシリコン窒化膜（Ｓｉ３Ｎ４）４及びｐ型の横（水平）方向エピタキシャルＳｉＧｅ層２９の平坦面上のシリコン窒化膜（Ｓｉ３Ｎ４）９及び熱酸化したシリコン酸化膜（ＳｉＯ２）（図示せず）を化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）９を開孔部に平坦に埋め込む。（この領域も素子分離領域の一部となる。）
【００１５】
図７
次いで露出したｐ型の横（水平）方向エピタキシャルＳｉＧｅ層２９上にｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層３０（Ｇｅ濃度１０％程度）を１００ｎｍ程度成長する。
【００１６】
図８
次いでＳｉＧｅ層３０の表面を１０００℃程度で酸化し、２００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）（図示せず）を成長する。この際、Ｇｅはシリコン酸化膜中には拡散しないため、残されたＳｉＧｅ層はＧｅ濃度３０％程度のＳｉＧｅ層５となる。次いでシリコン酸化膜（ＳｉＯ２）（図示せず）を化学的機械研磨（ＣＭＰ）し平坦化する。
【００１７】
図９
次いで化学気相成長により、１０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３１を成長する。次いで化学気相成長により、１０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）３２を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３２及びシリコン酸化膜（ＳｉＯ２）３１を順次異方性ドライエッチングする。次いでレジスト（図示せず）を除去する。次いで露出したＳｉＧｅ層５上にｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層３３（Ｇｅ濃度３０％程度）を８５ｎｍ程度成長する。
【００１８】
図１０
次いでＳｉＧｅ層３３の表面を１０００℃程度で酸化し、１７０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）（図示せず）を成長する。この際、Ｇｅはシリコン酸化膜中には拡散しないため、残されたＳｉＧｅ層はＧｅ濃度８０％程度のＳｉＧｅ層３４となる。次いでシリコン酸化膜（ＳｉＯ２）（図示せず）を化学的機械研磨（ＣＭＰ）し平坦化する。この際、シリコン窒化膜（Ｓｉ３Ｎ４）３２及びシリコン酸化膜（ＳｉＯ２）３１も同時に除去される。
【００１９】
図１１（チャネル長方向）図１２（チャネル幅方向）
次いで化学気相成長により、５ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３５を成長する。次いで化学気相成長により、１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）３６を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ＮチャネルのＭＩＳ電界効果トランジスタを形成する箇所のシリコン窒化膜（Ｓｉ３Ｎ４）３６、シリコン酸化膜（ＳｉＯ２）３５、ＳｉＧｅ層５、シリコン窒化膜（Ｓｉ３Ｎ４）４及びシリコン酸化膜（ＳｉＯ２）３を選択的に順次異方性ドライエッチングし、シリコン窒化膜（Ｓｉ３Ｎ４）２の一部を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。次いで露出したＳｉＧｅ層５の側面間にｐ型の横（水平）方向エピタキシャル歪みＳｉ層６を成長し、下部に空孔を有する歪みＳｉ層６を形成する。（この際、空孔直上は下地の影響が全くない単結晶シリコン層となる。こうしてチャネル領域に相当するＳｉＧｅ層５は歪みＳｉ層６に変換される。）
【００２０】
図１３（チャネル長方向）図１４（チャネル幅方向）
次いで化学気相成長により、露出している歪みＳｉ層６の全周囲に、５ｎｍ程度のゲート酸化膜（ＨｆＯ２）１６を成長する。次いで化学気相成長により、ゲート酸化膜（ＨｆＯ２）１６の全周囲を含む全面に２５ｎｍ程度の多結晶シリコン膜（ｐｏｌｙＳｉ）を成長する。次いで少なくとも残された開孔部を完全に埋め込むように７５ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）３６上に成長したゲート酸化膜（ＨｆＯ２）、多結晶シリコン膜（ｐｏｌｙＳｉ）及びタングステンシリサイド膜（ＷＳｉ）を除去し、平坦化する。こうして開孔部に平坦に埋め込まれたＮチャネルのＭＩＳ電界効果トランジスタの包囲型ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１７が形成される。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ＰチャネルのＭＩＳ電界効果トランジスタを形成する箇所のシリコン窒化膜（Ｓｉ３Ｎ４）３６、シリコン酸化膜（ＳｉＯ２）３５、ＳｉＧｅ層３４、シリコン窒化膜（Ｓｉ３Ｎ４）４及びシリコン酸化膜（ＳｉＯ２）３を選択的に順次異方性ドライエッチングし、シリコン窒化膜（Ｓｉ３Ｎ４）２の一部を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。次いで露出したＳｉＧｅ層３４の側面間にｐ型の横（水平）方向エピタキシャル歪みＧｅ層３７を成長し、下部に空孔を有する歪みＧｅ層３７を形成する。（この際、空孔直上は下地の影響が全くない単結晶ゲルマニウム層となる。こうしてチャネル領域に相当するＳｉＧｅ層３４は歪みＧｅ層３７に変換される。）次いで化学気相成長により、露出している歪みＧｅ層３７の全周囲に、５ｎｍ程度のゲート酸化膜（ＨｆＯ２）１６を成長する。次いで化学気相成長により、ゲート酸化膜（ＨｆＯ２）１６の全周囲を含む全面に２５ｎｍ程度の多結晶シリコン膜（ｐｏｌｙＳｉ）を成長する。次いで少なくとも残された開孔部を完全に埋め込むように７５ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）３６上に成長したゲート酸化膜（ＨｆＯ２）、多結晶シリコン膜（ｐｏｌｙＳｉ）及びタングステンシリサイド膜（ＷＳｉ）を除去し、平坦化する。こうして開孔部に平坦に埋め込まれたＰチャネルのＭＩＳ電界効果トランジスタの包囲型ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１７が形成される。
【００２１】
図１５
次いでシリコン窒化膜（Ｓｉ３Ｎ４）３６及びシリコン酸化膜（ＳｉＯ２）３５を順次異方性ドライエッチングする。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、歪みＳｉ層６に閾値電圧制御用の硼素のイオン注入をおこなう。次いでレジスト（図示せず）を除去する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、歪みＧｅ層３７に閾値電圧制御用の燐のイオン注入をおこなう。次いでレジスト（図示せず）を除去する。次いで９５０℃程度で活性化させ、Ｎチャネル及びＰチャネルのＭＩＳ電界効果トランジスタの閾値電圧を制御する。この際、歪みＧｅ層３７及びＳｉＧｅ層３４はｎ型に反転し、歪みＧｅ層８及びＳｉＧｅ層７となる。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）及び包囲型ゲート電極１７をマスク層として、ｎ型ソースドレイン領域（１１、１２）形成用の燐のイオン注入をおこなう。次いでレジスト（図示せず）を除去する。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いで化学気相成長により、２５ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングし、包囲型ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１７の上面部の側壁にのみサイドウォール（ＳｉＯ２）１８を形成する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）、サイドウォール（ＳｉＯ２）１８及び包囲型ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１７をマスク層として、ｎ＋型ソースドレイン領域（１０、１３）形成用の砒素のイオン注入をおこなう。次いでレジスト（図示せず）を除去する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）、サイドウォール（ＳｉＯ２）１８及び包囲型ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１７をマスク層として、ｐ＋型ソースドレイン領域（１４、１５）形成用の硼素のイオン注入をおこなう。次いでレジスト（図示せず）を除去する。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓｉｎｇ）法によりアニールをおこない、ｎ型ソースドレイン領域（１１、１２）、ｎ＋型ソースドレイン領域（１０、１３）及びｐ＋型ソースドレイン領域（１４、１５）を形成する。
【００２２】
図１６
次いで化学気相成長により、４００ｎｍ程度のＰＳＧ膜１９を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２０を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２０及びＰＳＧ膜１９を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるＴｉＮ２１を成長する。次いで化学気相成長により、タングステン（Ｗ）２２を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）２１を有する導電プラグ（Ｗ）２２を形成する。
【００２３】
図１（チャネル長方向）及び図２（チャネル幅方向）
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）２３を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）２３を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）２０がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２４を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）２４を有するＣｕ配線２５を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２６を成長し、本願発明のＤＩＣＳＯＩ構造のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタからなるＣＭＯＳ型の半導体集積回路を完成する。
【実施例２】
【００２４】
図１７〜図１９は本発明の半導体装置における第２の実施例で、図１７は模式側断面図、図１８、図１９は製造方法の工程断面図である。
図１７は本発明の半導体装置における第２の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＤＩＣＳＯＩ構造に形成したショートチャネルのＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを含むＣＭＯＳ型の半導体集積回路の一部を示しており、１〜６、９〜２６は図１と同じ物を、３８はｎ型の横（水平）方向エピタキシャルＧｅ層、３９はｎ型の横（水平）方向エピタキシャルＧｅ層を示している。
同図においては、ＰチャネルＭＩＳ電界効果トランジスタを形成する半導体層がすべてＧｅ層により形成されていること以外は図１とほぼ同じ構造のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、ＰチャネルＭＩＳ電界効果トランジスタを形成する第２の半導体層をＧｅ層のみで形成できるため、正孔の移動度をさらに増すことができ、より高速化が可能である。
【００２５】
次いで本発明に係る半導体装置における第２の実施例の製造方法について、図１８、図１９及び図１７を参照して説明する。
第１の実施例に示される図１３の工程をおこなった後、次の図１８の工程をおこなう。
【００２６】
図１８
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）及び包囲型ゲート電極１７をマスク層として、ＰチャネルのＭＩＳ電界効果トランジスタを形成する箇所のシリコン窒化膜（Ｓｉ３Ｎ４）３６、シリコン酸化膜（ＳｉＯ２）３５及びＳｉＧｅ層５を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００２７】
図１９
次いで露出した歪みＧｅ層３７の側面にｎ型の横（水平）方向エピタキシャルＧｅ層３８を成長する。次いで１０００℃程度でアニールをおこないＧｅ層の歪み状態を緩和する。
以後第１の実施例に示される図１５、図１６の工程をおこなう。
【００２８】
図１７
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）２３を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）２３を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）２０がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２４を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）２４を有するＣｕ配線２５を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２６を成長し、本願発明のＤＩＣＳＯＩ構造のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタからなるＣＭＯＳ型の半導体集積回路を完成する。
【実施例３】
【００２９】
図２０は本発明の半導体装置における第３の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＤＩＣＳＯＩ構造に形成したショートチャネルのＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを含むＣＭＯＳ型の半導体集積回路の一部を示しており、１〜７、９〜２６は図１と同じ物を、４０はｎ型の横（水平）方向エピタキシャルＳｉＧｅ層（Ｇｅ濃度８０％程度）を示している。
同図においては、ＰチャネルＭＩＳ電界効果トランジスタを形成する半導体層がすべてＳｉＧｅ層により形成されていること以外は図１とほぼ同じ構造のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、ＰチャネルＭＩＳ電界効果トランジスタを形成する半導体層をＳｉＧｅ層（Ｇｅ濃度８０％程度）のみで形成できるため、Ｇｅ層に比較し正孔の移動度はやや低下するが、製造方法はやや簡単になる。
【実施例４】
【００３０】
図２１は本発明の半導体装置における第４の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＤＩＣＳＯＩ構造に形成したショートチャネルのＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを含むＣＭＯＳ型の半導体集積回路の一部を示しており、１〜１６、１８〜２６は図１と同じ物を、４１はポリサイドゲート電極（ＣｏＳｉ２／ｐｏｌｙＳｉ）、４２はｐｏｌｙＳｉゲート電極、４３はサリサイド層（ＣｏＳｉ２）を示している。
同図においては、半導体層の上部にポリサイドゲート電極（ＣｏＳｉ２／ｐｏｌｙＳｉ）が、半導体層の下部及び側面にｐｏｌｙＳｉゲート電極が形成されていること及びメタルソースドレインとなるサリサイド層（ＣｏＳｉ２）が形成されていること以外は図１とほぼ同じ構造のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、ソースドレイン領域の抵抗を低減できるため、より高速化が可能である。
【実施例５】
【００３１】
図２２〜図３０は本発明の半導体装置における第５の実施例で、図２２は模式側断面図、図２３〜図３０は製造方法の工程断面図である。
図２２は本発明の半導体装置における第５の実施例で、シリコン（Ｓｉ）基板を使用し、ＤＩＣＳＯＩ構造に形成したショートチャネルのＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを含むＣＭＯＳ型の半導体集積回路の一部を示しており、１〜１６、１８〜２６は図１と同じ物を、４４はバリアメタル（ＴｉＮ）、４５は燐珪酸ガラス（ＰＳＧ）膜、４６はＡｌゲート電極を示している。
同図においては、燐珪酸ガラス（ＰＳＧ）膜が２層に形成されていること及びゲート電極が低抵抗のＡｌにより形成されていること（いわゆるダマシンプロセスにより形成）以外は図１とほぼ同じ構造のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、低抵抗のＡｌによりゲート電極の抵抗を低減できるため、より高速化が可能である。
【００３２】
次いで本発明に係る半導体装置における第５の実施例の製造方法について、図２３〜図３０及び図２２を参照して説明する。
第１の実施例に示される図１１の工程をおこなった後、次の図２３の工程をおこなう。
【００３３】
図２３
次いで化学気相成長により、露出している歪みＳｉ層６の全周囲に、５ｎｍ程度のゲート酸化膜（ＨｆＯ２）１６を成長する。次いで化学気相成長により、ゲート酸化膜（ＨｆＯ２）１６の全周囲を含む全面に５ｎｍ程度のバリアメタルとなるＴｉＮ４４を成長する。次いで少なくとも残された開孔部を完全に埋め込むように９０ｎｍ程度の多結晶シリコン膜（ｐｏｌｙＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）３６上に成長したゲート酸化膜（ＨｆＯ２）、ＴｉＮ及び多結晶シリコン膜（ｐｏｌｙＳｉ）を除去し、平坦化する。こうして開孔部に平坦に埋め込まれたＮチャネルのＭＩＳ電界効果トランジスタのダミーの包囲型ゲート電極（ｐｏｌｙＳｉ）４２が形成される。
【００３４】
図２４
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ＰチャネルのＭＩＳ電界効果トランジスタを形成する箇所のシリコン窒化膜（Ｓｉ３Ｎ４）３６、シリコン酸化膜（ＳｉＯ２）３５、ＳｉＧｅ層３４、シリコン窒化膜（Ｓｉ３Ｎ４）４及びシリコン酸化膜（ＳｉＯ２）３を選択的に順次異方性ドライエッチングし、シリコン窒化膜（Ｓｉ３Ｎ４）２の一部を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。次いで露出したＳｉＧｅ層３４の側面間にｐ型の横（水平）方向エピタキシャル歪みＧｅ層３７を成長し、下部に空孔を有する歪みＧｅ層３７を形成する。（この際、空孔直上は下地の影響が全くない単結晶ゲルマニウム層となる。）次いで化学気相成長により、露出している歪みＧｅ層３７の全周囲に、５ｎｍ程度のゲート酸化膜（ＨｆＯ２）１６を成長する。次いで化学気相成長により、ゲート酸化膜（ＨｆＯ２）１６の全周囲を含む全面に５ｎｍ程度のバリアメタルとなるＴｉＮ４４を成長する。次いで少なくとも残された開孔部を完全に埋め込むように９０ｎｍ程度の多結晶シリコン膜（ｐｏｌｙＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）３６上に成長したゲート酸化膜（ＨｆＯ２）、ＴｉＮ及び多結晶シリコン膜（ｐｏｌｙＳｉ）を除去し、平坦化する。こうして開孔部に平坦に埋め込まれたＰチャネルのＭＩＳ電界効果トランジスタのダミーの包囲型ゲート電極（ｐｏｌｙＳｉ）４２が形成される。
【００３５】
図２５
次いでシリコン窒化膜（Ｓｉ３Ｎ４）３６及びシリコン酸化膜（ＳｉＯ２）３５を順次異方性ドライエッチングする。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、歪みＳｉ層６に閾値電圧制御用の硼素のイオン注入をおこなう。次いでレジスト（図示せず）を除去する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、歪みＧｅ層３７に閾値電圧制御用の燐のイオン注入をおこなう。次いでレジスト（図示せず）を除去する。次いで９５０℃程度で活性化させ、Ｎチャネル及びＰチャネルのＭＩＳ電界効果トランジスタの閾値電圧を制御する。この際、歪みＧｅ層３７及びＳｉＧｅ層３４はｎ型に反転し、歪みＧｅ層８及びＳｉＧｅ層７となる。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）及びダミーの包囲型ゲート電極４２をマスク層として、ｎ型ソースドレイン領域（１１、１２）形成用の燐のイオン注入をおこなう。次いでレジスト（図示せず）を除去する。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いで化学気相成長により、２５ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングし、ダミーの包囲型ゲート電極４２の上面部の側壁にのみサイドウォール（ＳｉＯ２）１８を形成する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）、サイドウォール（ＳｉＯ２）１８及びダミーの包囲型ゲート電極４２をマスク層として、ｎ＋型ソースドレイン領域（１０、１３）形成用の砒素のイオン注入をおこなう。次いでレジスト（図示せず）を除去する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）、サイドウォール（ＳｉＯ２）１８及びダミーの包囲型ゲート電極４２をマスク層として、ｐ＋型ソースドレイン領域（１４、１５）形成用の硼素のイオン注入をおこなう。次いでレジスト（図示せず）を除去する。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ法によりアニールをおこない、ｎ型ソースドレイン領域（１１、１２）、ｎ＋型ソースドレイン領域（１０、１３）及びｐ＋型ソースドレイン領域（１４、１５）を形成する。
【００３６】
図２６（チャネル長方向）及び図２７（チャネル幅方向）
次いで化学気相成長により、１００ｎｍ程度のＰＳＧ膜４５を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いでダミーの包囲型ゲート電極４２を等方性ドライエッチングし、開孔部を形成する。
【００３７】
図２８（チャネル長方向）及び図２９（チャネル幅方向）
次いで少なくとも開孔部を完全に埋め込むように９０ｎｍ程度のアルミニウム膜（Ａｌ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、ＰＳＧ膜４５上に成長したアルミニウム膜（Ａｌ）を除去し、平坦化する。こうして開孔部に平坦に埋め込まれた包囲型ゲート電極（Ａｌ）４６が形成される。
【００３８】
図３０
次いで化学気相成長により、３００ｎｍ程度のＰＳＧ膜１９を成長する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２０を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２０及びＰＳＧ膜１９を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるＴｉＮ２１を成長する。次いで化学気相成長により、タングステン（Ｗ）２２を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）２１を有する導電プラグ（Ｗ）２２を形成する。
【００３９】
図２２
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）２３を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）２３を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）２０がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２４を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）２４を有するＣｕ配線２５を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２６を成長し、本願発明のＤＩＣＳＯＩ構造のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタからなるＣＭＯＳ型の半導体集積回路を完成する。
【実施例６】
【００４０】
図３１は本発明の半導体装置における第６の実施例の模式側断面図（チャネル幅方向）で、実施例１の構成に対して包囲型ゲート電極の構造を変化させたもので、上部のゲート電極を配線体として、左側のＮチャネルのＭＩＳ電界効果トランジスタの包囲型ゲート電極と右側のＰチャネルのＭＩＳ電界効果トランジスタの包囲型ゲート電極を直接接続させたものであり、Ｃｕ配線の自由度を増すことが可能である。ただし、マスク工程が１層増えることになる。
【実施例７】
【００４１】
図３２は本発明の半導体装置における第７の実施例の模式側断面図（チャネル幅方向）で、実施例１の構成に対して包囲型ゲート電極の構造を変化させたもので、左側のＮチャネルのＭＩＳ電界効果トランジスタ及び右側のＰチャネルのＭＩＳ電界効果トランジスタに共通の包囲型ゲート電極を形成したもので、極めて高集積化が可能である。
【００４２】
また上記実施例においては、電子の移動度が高いＳｉと正孔の移動度が高いＧｅとを組み合わせたＳｉＧｅ半導体層を仲介とし、それらの濃度を変えることにより、Ｓｉ半導体層にＮチャネルのＭＩＳ電界効果トランジスタを形成し、Ｇｅ半導体層にＰチャネルのＭＩＳ電界効果トランジスタを形成する場合のＳＯＩ構造について説明しているが、これに限定されず、上記のような特性を有する化合物半導体層を仲介させても本願発明は成立する。
また半導体層を成長させる場合は、通常の化学気相成長によるばかりでなく、ＥＣＲプラズマＣＶＤ法によっても、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
また半導体基板としてＳｉ基板を使用しているが、これに限定されず、Ｇｅ基板を使用しても、ＳｉＧe基板を使用してもよい。
また実施例に記載されたＧｅ濃度は１つの目安であり、これに限定されるものではなく、初めに成長するエピタキシャルＳｉＧｅ層のＧｅ濃度を１０％程度の低濃度にしているが、初めから３０％程度で成長し、ＮチャネルのＭＩＳ電界効果トランジスタにおけるＧｅ濃度を向上させる製造工程を省略させてもよい。その場合は選択的にＰチャネルのＭＩＳ電界効果トランジスタのＧｅ濃度を向上させる酸化工程だけをおこなえばよい。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例のすべてはエンハンスメント型のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、デブリーション型のＭＩＳ電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のＭＩＳ電界効果トランジスタを形成すればよい。
【産業上の利用可能性】
【００４３】
本願発明は、特に極めて高速で、高信頼且つ高集積なＣＭＯＳ型の半導体集積回路を目指したものではあるが、高速に限らず、ＭＩＳ電界効果トランジスタを搭載するすべての半導体集積回路に利用することは可能である。
また半導体集積回路ばかりでなく、単体の個別半導体素子としての利用も可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタ、液晶用のＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）等に利用できる可能性がある。
【符号の説明】
【００４４】
１    ｐ型のシリコン（Ｓｉ）基板
２    シリコン窒化膜（Ｓｉ３Ｎ４）
３    シリコン酸化膜（ＳｉＯ２）
４    素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）
５    ｐ型の横（水平）方向エピタキシャルＳｉＧｅ層（Ｇｅ濃度３０％程度）
６    ｐ型の横（水平）方向エピタキシャル歪みＳｉ層
７    ｎ型の横（水平）方向エピタキシャルＳｉＧｅ層（Ｇｅ濃度８０％程度）
８    ｎ型の横（水平）方向エピタキシャル歪みＧｅ層
９    埋め込みシリコン窒化膜（Ｓｉ３Ｎ４）
１０  ｎ＋型ソース領域
１１  ｎ型ソース領域
１２  ｎ型ドレイン領域
１３  ｎ＋型ドレイン領域
１４  ｐ＋型ドレイン領域
１５  ｐ＋型ソース領域
１６  ゲート酸化膜（ＨｆＯ２）
１７  ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）
１８  サイドウォール（ＳｉＯ２）
１９  燐珪酸ガラス（ＰＳＧ）膜
２０  シリコン窒化膜（Ｓｉ３Ｎ４）
２１  バリアメタル（ＴｉＮ）
２２  導電プラグ（Ｗ）
２３  層間絶縁膜（ＳｉＯＣ）
２４  バリアメタル（ＴａＮ）
２５  Ｃｕ配線（Ｃｕシード層含む）
２６  バリア絶縁膜（Ｓｉ３Ｎ４）
２７  ｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層（Ｇｅ濃度１０％程度）
２８  選択化学気相成長導電膜（Ｗ）
２９  ｐ型の横（水平）方向エピタキシャルＳｉＧｅ層（Ｇｅ濃度１０％程度）
３０  ｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層（Ｇｅ濃度１０％程度）
３１  シリコン酸化膜（ＳｉＯ２）
３２  シリコン窒化膜（Ｓｉ３Ｎ４）
３３  ｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層（Ｇｅ濃度３０％程度）
３４  ｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層（Ｇｅ濃度８０％程度）
３５  シリコン酸化膜（ＳｉＯ２）
３６  シリコン窒化膜（Ｓｉ３Ｎ４）
３７  ｐ型の横（水平）方向エピタキシャル歪みＧｅ層
３８  ｎ型の横（水平）方向エピタキシャルＧｅ層
３９  ｎ型の横（水平）方向エピタキシャルＧｅ層
４０  ｎ型の横（水平）方向エピタキシャルＳｉＧｅ層（Ｇｅ濃度８０％程度）
４１  ポリサイドゲート電極（ＣｏＳｉ２／ｐｏｌｙＳｉ）
４２  ｐｏｌｙＳｉゲート電極
４３  サリサイド層（ＣｏＳｉ２）
４４  バリアメタル（ＴｉＮ）
４５  燐珪酸ガラス（ＰＳＧ）膜
４６  Ａｌゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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