(57)【特許請求の範囲】
【請求項１】
半導体基板に形成されたＦＥＴ上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートと、ソースとドレインとを備えるフローティングゲートタイプの不揮発性半導体メモリ素子であって、
前記フローティングゲートへの電荷の蓄積時に、前記コントロールゲートに第１の低電圧を印加し前記ドレインに第１の高電圧を印加するか、または、前記コントロールゲートに第１の低電圧を印加し前記ソースに第１の高電圧を印加し、バンド・バンド間（Ｂａｎｄ ｔｏ Ｂａｎｄ）によるホットエレクトロンを前記半導体基板中に発生させ、前記フローティングゲートに電荷を注入して蓄積すると共に、
前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートに第２の低電圧を印加し前記ドレインに第２の高電圧を印加するか、または、前記コントロールゲートに第２の低電圧を印加し前記ソースに第２の高電圧を印加し、バンド・バンド間（Ｂａｎｄ ｔｏ Ｂａｎｄ）によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去し、
前記第１の高電圧のほうが第２の高電圧より高く、前記第１の低電圧のほうが第２の低電圧より高く（第２の低電圧＜第１の低電圧＜第２の高電圧＜第１の高電圧）、
前記第１の高電圧の絶対値が前記第１の低電圧の絶対値より大きく、前記第２の高電圧の絶対値が前記第２の低電圧の絶対値より大きく（｜第１の低電圧｜＜｜第１の高電圧｜、｜第２の低電圧｜＜｜第２の高電圧｜）、
前記第２の低電圧は負の低電圧であり、前記フローティングゲートに蓄積された電荷を消去する際に、前記コントロールゲートに負の低電圧を印加することにより、前記コントロールゲートとソースとの間で負の閾値を持つように制御する不揮発性半導体メモリ素子。
【請求項２】
前記不揮発性半導体メモリ素子は１層ポリシリコン構造のフローティングゲートを有する請求項１に記載の不揮発性半導体メモリ素子。
【請求項３】
半導体基板に形成されたＦＥＴ上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートと、ソースとドレインとを備えるフローティングゲートタイプの不揮発性半導体メモリ素子を、複数配列して構成される不揮発性半導体メモリ装置であって、
前記不揮発性半導体メモリ素子は、
前記フローティングゲートへの電荷の蓄積時に、前記コントロールゲートに第１の低電圧を印加し前記ソースに第１の高電圧を印加し、バンド・バンド間（Ｂａｎｄ ｔｏ Ｂａｎｄ）によるホットエレクトロンを前記半導体基板中に発生させ、前記フローティングゲートに電荷を注入して蓄積すると共に、
前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートに第２の低電圧を印加し前記ソースに第２の高電圧を印加し、バンド・バンド間（Ｂａｎｄ ｔｏ Ｂａｎｄ）によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成されており（第２の低電圧＜第１の低電圧＜第２の高電圧＜第１の高電圧、｜第１の低電圧｜＜｜第１の高電圧｜、｜第２の低電圧｜＜｜第２の高電圧｜）、
さらに、前記第２の低電圧は負の低電圧であり、前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートとソースとの間で負の閾値を持つように、前記コントロールゲートに負の低電圧の前記第２の低電圧を印加する不揮発性半導体メモリ装置。
【請求項４】
第１の不揮発性半導体メモリ素子と第２の不揮発性半導体メモリ素子とを備える不揮発性半導体メモリ装置であって、
前記第１および第２の不揮発性半導体メモリ素子は、
半導体基板に形成されたＦＥＴ上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートと、ソースとドレインとを備えるフローティングゲートタイプの不揮発性半導体メモリ素子で構成され、
前記フローティングゲートへの電荷の蓄積時に、前記コントロールゲートに第１の低電圧を印加し前記ソースに第１の高電圧を印加し、バンド・バンド間（Ｂａｎｄ ｔｏ Ｂａｎｄ）によるホットエレクトロンを前記半導体基板中に発生させ、前記フローティングゲートに電荷を注入して蓄積すると共に、
前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートに第２の低電圧を印加し前記ソースに第２の高電圧を印加し、バンド・バンド間（Ｂａｎｄ ｔｏ Ｂａｎｄ）によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成されており（第２の低電圧＜第１の低電圧＜第２の高電圧＜第１の高電圧、｜第１の低電圧｜＜｜第１の高電圧｜、｜第２の低電圧｜＜｜第２の高電圧｜）、
さらに、前記第２の低電圧は負の低電圧であり、前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートとソースとの間で負の閾値を持つように、前記コントロールゲートに負の低電圧の前記第２の低電圧を印加し、
また、前記第１の不揮発性半導体メモリ素子のソースと第２の不揮発性半導体メモリ素子のソースとが共通接続され、
前記第１の不揮発性半導体メモリ素子のドレインと第１のトランスファーゲートとが接続され、前記第２の不揮発性半導体メモリ素子のドレインと第２のトランスファーゲートと接続され、
前記第１および第２の不揮発性半導体メモリ素子のデータを読み出す際には、前記第１の不揮発性半導体メモリ素子のコントロールゲートと、前記第２の不揮発性半導体メモリ素子のコントロールゲートのそれぞれに所定のゲート電圧を印加すると共に、前記第１および第２の不揮発性半導体メモリ素子のドレインからの出力信号を前記トランスファーゲートをオンにして読み出す不揮発性半導体メモリ装置。
【請求項５】
前記不揮発性半導体メモリ装置は、フリップフロップ回路により信号を保持するＳＲＡＭ（Static Random Access Memory）を備えており、
前記第１および第２の不揮発性半導体メモリ素子からの出力信号を前記トランスファーゲートを介して前記フリップフロップ回路に転送し、前記フリップフロップ回路により転送された信号を保持するように構成される請求項４に記載の不揮発性半導体メモリ装置。
【請求項６】
第１の不揮発性半導体メモリ素子と第２の不揮発性半導体メモリ素子とを備える不揮発性半導体メモリ装置であって、
前記第１および第２の不揮発性半導体メモリ素子は、
半導体基板に形成されたＦＥＴ上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートと、ソースとドレインとを備えるフローティングゲートタイプの不揮発性半導体メモリ素子で構成され、
前記フローティングゲートへの電荷の蓄積時に、前記コントロールゲートに第１の低電圧を印加し前記ソースに第１の高電圧を印加し、バンド・バンド間（Ｂａｎｄ ｔｏ Ｂａｎｄ）によるホットエレクトロンを前記半導体基板中に発生させ、前記フローティングゲートに電荷を注入して蓄積すると共に、
前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートに第２の低電圧を印加し前記ソースに第２の高電圧を印加し、バンド・バンド間（Ｂａｎｄ ｔｏ Ｂａｎｄ）によるホットホールを前記半導体基板中に発生させ、前記ホットホール
により前記フローティングゲートに蓄積された電荷を消去するように構成されており（第２の低電圧＜第１の低電圧＜第２の高電圧＜第１の高電圧、｜第１の低電圧｜＜｜第１の高電圧｜、｜第２の低電圧｜＜｜第２の高電圧｜）、
さらに、前記第２の低電圧は負の低電圧であり、前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートとソースとの間で負の閾値を持つように、前記コントロールゲートに負の低電圧の前記第２の低電圧を印加し、
前記第１の不揮発性半導体メモリ素子のソースは第１のソース線ＳＬに接続され、第２の不揮発性半導体メモリ素子のソースは第２のソース線ＳＲに接続され、
前記第１の不揮発性半導体メモリ素子のドレインと第１のトランスファーゲートとが接続され、前記第２の不揮発性半導体メモリ素子のドレインと第２のトランスファーゲートとが接続され、
前記第１および第２の不揮発性半導体メモリ素子のデータを読み出す際には、前記第１の不揮発性半導体メモリ素子のコントロールゲートと、前記第２の不揮発性半導体メモリ素子のコントロールゲートのそれぞれに所定のゲート電圧を印加すると共に、前記第１および第２の不揮発性半導体メモリ素子のドレインからの出力信号を前記トランスファーゲートをオンにして読み出す不揮発性半導体メモリ装置。
【請求項７】
前記不揮発性半導体メモリ装置は、フリップフロップ回路により信号を保持するＳＲＡＭ（Static Random Access Memory）を備えており、
前記第１および第２の不揮発性半導体メモリ素子からの出力信号を前記トランスファーゲートを介して前記フリップフロップ回路に転送し、前記フリップフロップ回路により転送された信号を保持する請求項６に記載の不揮発性半導体メモリ装置。
【請求項８】
前記ＳＲＡＭ中のフリップフロップ回路への電源供給線は電源スイッチ用トランジスタを介して電源と接続されており、前記電源スイッチ用トランジスタのオン・オフを制御して前記フリップフロップ回路に電源を印加する請求項７に記載の不揮発性半導体メモリ装置。
【請求項９】
第１の不揮発性半導体メモリ素子と第２の不揮発性半導体メモリ素子とを含む記憶部が複数個配列され、選択された記憶部中の前記第１および第２の不揮発性半導体メモリ素子からの出力信号を入力し、前記入力信号を増幅するセンスアンプを備える不揮発性半導体メモリ装置であって、
前記第１および第２の不揮発性半導体メモリ素子は、
半導体基板に形成されたＦＥＴ上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートと、ソースとドレインとを備えるフローティングゲートタイプの不揮発性半導体メモリ素子で構成され、
前記フローティングゲートへの電荷の蓄積時に、前記コントロールゲートに第１の低電圧を印加し前記ソースに第１の高電圧を印加し、バンド・バンド間（Ｂａｎｄ ｔｏ Ｂａｎｄ）によるホットエレクトロンを前記半導体基板中に発生させ、前記フローティングゲートに電荷を注入して蓄積すると共に、
前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートに第２の低電圧を印加し前記ソースに第２の高電圧を印加し、バンド・バンド間（Ｂａｎｄ ｔｏ Ｂａｎｄ）によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成されており（第２の低電圧＜第１の低電圧＜第２の高電圧＜第１の高電圧、｜第１の低電圧｜＜｜第１の高電圧｜、｜第２の低電圧｜＜｜第２の高電圧｜）、
さらに、前記第２の低電圧は負の低電圧であり、前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートとソースとの間で負の閾値を持つように、前記コントロールゲートに負の低電圧の前記第２の低電圧を印加し、
また、前記各記憶部中において前記第１の不揮発性半導体メモリ素子とドレインと第１のトランスファーゲートとが接続され、前記第２の不揮発性半導体メモリ素子のドレインと第２のトランスファーゲートと接続され、
各記憶部中の前記第１の不揮発性半導体メモリ素子のソースは第１のソース線Ｓに共通接続され、第２の不揮発性半導体メモリ素子のソースは第２のソース線ＳＢに共通接続され、
また、前記センスアンプは、一対のトランジスタのそれぞれのゲートを相手方のドレインに接続したラッチ回路を備えており、
前記各記憶部中の第１のトランスファーゲートの出力は前記センスアンプのラッチ回路の一方のトランジスのゲートに共通接続され、第２のトランスファーゲートの出力は前記センスアンプのラッチ回路の他方のトランジスのゲートに共通接続され、
前記各記憶部億部中の第１の不揮発性半導体メモリ素子のゲートは第１のコントロールゲート線ＣＧｎに接続され、前記第２の不揮発性半導体メモリ素子のゲートは第２のコントロールゲート線ＣＧｎＢに接続され、
前記複数の記憶部から所望の記憶部を選択する際には、所望の記憶部中のトランスファーゲートをオンにすると共に、この記憶部に対応する第１および第２のコントロールゲート線ＣＧｎ、ＣＧｎＢを活性化することにより、前記第１および第２の不揮発性半導体メモリ素子からの出力信号を前記トランスファーゲートを介して前記センスアンプ中のラッチ回路に転送する不揮発性半導体メモリ装置。
【請求項１０】
第１の不揮発性半導体メモリ素子と第２の不揮発性半導体メモリ素子とを備える不揮発性半導体メモリ装置であって、
前記第１の不揮発性半導体メモリ素子および第２の不揮発性半導体メモリ素子は、半導体基板に形成されたＦＥＴ上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートと、ソースとドレインとを備えるフローティングゲートタイプの不揮発性半導体メモリ素子で構成され、
前記フローティングゲートへの電荷の蓄積時に、前記コントロールゲートに第１の低電圧を印加し前記ソースに第１の高電圧を印加し、バンド・バンド間（Ｂａｎｄ ｔｏ Ｂａｎｄ）によるホットエレクトロンを前記半導体基板中に発生させ、前記フローティングゲートに電荷を注入して蓄積すると共に、
前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートに第２の低電圧を印加し前記ソースに第２の高電圧を印加し、バンド・バンド間（Ｂａｎｄ ｔｏ Ｂａｎｄ）によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成されており（第２の低電圧＜第１の低電圧＜第２の高電圧＜第１の高電圧、｜第１の低電圧｜＜｜第１の高電圧｜、｜第２の低電圧｜＜｜第２の高電圧｜）、
さらに、前記第２の低電圧は負の低電圧であり、前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートとソースとの間で負の閾値を持つように、前記コントロールゲートに負の低電圧の前記第２の低電圧を印加し、
前記第１の不揮発性半導体メモリ素子のソースは第１のソース線Ｓに接続され、第２の不揮発性半導体メモリ素子のソースは第２のソース線ＳＢに接続され、
前記第１の不揮発性半導体メモリ素子のゲートは第１のワード線ＷＬｎに接続され、前記第２の不揮発性半導体メモリ素子のゲートは第２のワード線ＷＬｎＢに接続され、
前記第１の不揮発性半導体メモリ素子のドレインは第１のデータ線Ｄに接続され、前記第２の不揮発性半導体メモリ素子のドレインは第２のデータ線ＤＢに接続される不揮発性半導体メモリ装置。
【請求項１１】
第１の不揮発性半導体メモリ素子と第２の不揮発性半導体メモリ素子とを含む記憶部が複数配列され、選択された記憶部中の前記第１および第２の不揮発性半導体メモリ素子からの出力信号を列選択信号で駆動されるトランスファーゲート部を介して入力し、前記入力信号を増幅するセンスアンプを備える不揮発性半導体メモリ装置であって、
前記第１および第２の不揮発性半導体メモリ素子は、
半導体基板に形成されたＦＥＴ上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートと、ソースとドレインとを備えるフローティングゲートタイプの不揮発性半導体メモリ素子で構成され、
前記フローティングゲートへの電荷の蓄積時に、前記コントロールゲートに第１の低電圧を印加し前記ソースに第１の高電圧を印加し、バンド・バンド間（Ｂａｎｄ ｔｏ Ｂａｎｄ）によるホットエレクトロンを前記半導体基板中に発生させ、前記フローティングゲートに電荷を注入して蓄積すると共に、
前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートに第２の低電圧を印加し前記ソースに第２の高電圧を印加し、バンド・バンド間（Ｂａｎｄ ｔｏ Ｂａｎｄ）によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成されており（第２の低電圧＜第１の低電圧＜第２の高電圧＜第１の高電圧、｜第１の低電圧｜＜｜第１の高電圧｜、｜第２の低電圧｜＜｜第２の高電圧｜）、
さらに、前記第２の低電圧は負の低電圧であり、前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートとソースとの間で負の閾値を持つように、前記コントロールゲートに負の低電圧の前記第２の低電圧を印加し、
また、前記各記憶部中の第１の不揮発性半導体メモリ素子のソースは第１のソース線Ｓに共通接続され、第２の不揮発性半導体メモリ素子のソースは第２のソース線ＳＢに共通接続され、
さらに前記各記憶部中の第１の不揮発性半導体メモリ素子のドレインは前記トランスファーゲート部の第１のトランスファーゲートに共通接続され、前記第２の不揮発性半導体メモリ素子のドレインは前記トランスファーゲート部の第２のトランスファーゲートに共通接続され、
前記各記憶部中の第１の不揮発性半導体メモリ素子のゲートは前記不揮発性半導体メモリ素子を選択するための第１のワード線ＷＬｎに接続され、前記第２の不揮発性半導体メモリ素子のゲートは前記不揮発性半導体メモリ素子を選択するための第２のワード線ＷＬｎＢに接続され、
前記複数の記憶部から所望の記憶部を選択する際に、選択する記憶部における前記第１のワード線ＷＬｎおよび第２のワード線ＷＬｎＢを活性化すると共に、前記第１および第２のトランスファーゲートをオンにすることにより、この記憶部の第１および第２の不揮発性半導体メモリ素子からの出力信号を前記センスアンプに転送する不揮発性半導体メモリ装置。
【請求項１２】
半導体基板に形成されたＦＥＴ上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートと、ソースとドレインとを備えるフローティングゲートタイプの不揮発性半導体メモリ素子であって、
前記フローティングゲートへの電荷の蓄積時に、前記コントロールゲートに第１の低電圧を印加し前記ドレインに第１の高電圧を印加するか、または、前記コントロールゲートに第１の低電圧を印加し前記ソースに第１の高電圧を印加し、バンド・バンド間（Ｂａｎｄ ｔｏ Ｂａｎｄ）によるホットエレクトロンを前記半導体基板中に発生させ、前記フローティングゲートに電荷を注入して蓄積すると共に、
前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートに第２の低電圧を印加し前記ドレインに第２の高電圧を印加するか、または、前記コントロールゲートに第２の低電圧を印加し前記ソースに第２の高電圧を印加し、バンド・バンド間（Ｂａｎｄ ｔｏ Ｂａｎｄ）によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去し、
前記第１の高電圧のほうが第２の高電圧より高く、前記第１の低電圧のほうが第２の低電圧より高く（第２の低電圧＜第１の低電圧＜第２の高電圧＜第１の高電圧）、
前記第１の高電圧の絶対値が前記第１の低電圧の絶対値より大きく、前記第２の高電圧の絶対値が前記第２の低電圧の絶対値より大きく（｜第１の低電圧｜＜｜第１の高電圧｜、｜第２の低電圧｜＜｜第２の高電圧｜）、
前記第２の低電圧は正の低電圧であり、前記フローティングゲートに蓄積された電荷を消去する際に、前記コントロールゲートに正の低電圧を印加することにより、前記コントロールゲートとソースとの間で正の閾値を持つように制御する不揮発性半導体メモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリ装置に関し、特に、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの不揮発性半導体メモリ素子（メモリセル）、およびこの不揮発性半導体メモリ素子を備える不揮発性半導体メモリ装置に関する。
本願は、２００７年１２月０５日に日本に出願された特願２００７−３１５１１３号、および２００７年１２月２５日に日本に出願された特願２００７−３３１３８０号に基づき優先権を主張し、その内容をここに援用する。
【背景技術】
【０００２】
フラッシュメモリやＥＥＰＲＯＭ(Electrically Erasable programmable Read Only Memory)に代表される不揮発性半導体メモリ装置は、電源を切っても情報が消えないことから、多くの用途に用いられてきた。フラッシュメモリの代表的な例としては大容量のファイル用途のＮＡＮＤ型フラッシュメモリ、携帯電話等の記憶制御に用いるＮＯＲ型フラッシュメモリ、また、ＥＥＰＲＯＭの代表的な用途としては、ＩＣカードがある。
【０００３】
また、いつでも用途に応じて書き換えが出来る便利さから、マイコン内のマスクＲＯＭの置き換えとしてＥＥＰＲＯＭやフラッシュメモリが使われている。さらに、近年では、システムＬＳＩや、論理ＩＣの一部に不揮発性メモリを取り込んだ、埋め込み型の所謂、ロジック混載メモリ(Embedded Memory)が必要になってきた。さらには、アナログ回路に組み込んで、高精度のアナログ回路のチューニング等を行うための調整用スイッチとして、数百ビットから数Ｋビット程度の小規模の不揮発性メモリも必要になってきている。
【０００４】
しかしながら、大容量向けのフラッシュメモリでは、メモリセルは微細化可能であるが、メモリセルの制御が複雑であり、メモリセルの制御回路を含む、メモリセル以外の周辺回路の面積が大きくなり、小容量の不揮発性メモリには不向きであった。
【０００５】
このような不揮発性半導体メモリ装置に関して、種々の従来技術が開示されている（例えば、特許文献１、２、３を参照）。
特許文献１の従来技術には、ＮＯＲ型フラッシュメモリの全体システム例が示されている。メモリセルの構成は、１トランジスタがＮＯＲ型に接続されて、非常に高密度に配置できるが、閾値が負になると不良になるため、一旦消去した後、負になったセルにポスト消去（浅い書き込み）を行い、メモリセルの閾値を正側に制御する必要があり、メモリセルの閾値制御が複雑になる。特許文献２の従来技術には、主にＮＡＮＤ型フラッシュメモリを例に、特にメモリセルの閾値を制御する複雑な電源システムの例を示している。また、特許文献３の従来技術には、ＮＯＲ型フラッシュメモリを例に、同じくメモリセルの閾値を制御するための複雑な電源システムの例を示している。
【０００６】
また、２トランジスタから構成されるＥＥＰＲＯＭは、制御回路はシンプルであるが、メモリセルが比較的大きくなるため、コスト高になることが問題であった。さらに、プロセス構造上の問題として、従来の不揮発性メモリは２層ポリシリコンあるいは３層ポリシリコンを用いたセル構造が一般的で、製造工程は標準ＣＭＯＳロジックプロセスより複雑で製造工程も多く、不揮発性メモリと標準ロジックを１チップの中に同時に埋め込もうとすると、製造工程が多く、歩留まりも低下し、製品の価格（コスト）が上る問題が生じていた。
【０００７】
この問題を解決するひとつの手段として、１層ポリシリコンを用いたＥＥＰＲＯＭが提案されている（特許文献４を参照）。この１層ポリシリコンＥＥＰＲＯＭを用いれば、従来の２層ポリシリコンプロセスより製造工程を削減できる。
【０００８】
しかしながら、コントロールゲートとして使用されている２層目のポリシリコンを省略したために、フローティングゲートの下に拡散層からなるコントロールゲートを埋め込む必要があり、ロジックで用いられる標準ＣＭＯＳプロセスより複雑な製造工程となってしまう。さらに、高濃度で埋め込まれた拡散層を酸化すると、質の悪い酸化膜となり、不良の発生する確率が高く、信頼性も問題となる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００２−１３３８７８号公報
【特許文献２】特開２０００−１００１８４号公報
【特許文献３】特開２００１−２１００８６号公報
【特許文献４】特開平１０−２８９９５９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
前述の如く、従来技術の不揮発性半導体メモリ装置においては、不揮発性半導体メモリ素子（メモリセル）内のフローティングゲートに蓄積された電荷を消去する際に、メモリセルの閾値が正になるように制御するための複雑な制御回路が必要である。これは、従来は、ファウラーノルトハイム(Fauler-Nordheim)によるトンネル電流により電荷を消去する方法が主に使用されており、この方法ではメモリセルとソース間の閾値を所定の正の値に制御することが困難なためである。また、１層ポリシリコンを用いたＥＥＰＲＯＭを実現するためには、標準ＣＭＯＳプロセスより複雑な製造工程が必要である。
【００１１】
本発明は、斯かる実情に鑑みなされたものであり、本発明の目的は、不揮発性半導体メモリ装置のメモリセル内の蓄積電荷を消去する場合に、複雑な制御回路を使用することなくメモリセルの閾値を正側であるように制御でき、また、標準ＣＭＯＳプロセスにより製造することができる、不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置を提供することにある。
また、本発明の別の目的は、不揮発性半導体メモリ装置を構成する不揮発性半導体メモリ素子（メモリセル）のフローティングゲートへの電荷の蓄積と消去を容易に行え、またフローティングゲートに蓄積された電荷を消去する場合にメモリセルの閾値を容易に制御でき、また、１層ポリシリコンのフローティングゲートを用いて製造することができる、不揮発性半導体メモリ素子、およびこの不揮発性半導体メモリ素子を備える不揮発性半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【００１２】
本発明は上記課題を解決するためになされたものであり、本発明の一態様は、半導体基板に形成されたＦＥＴ上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートと、ソースとドレインとを備えるフローティングゲートタイプの不揮発性半導体メモリ素子であって、前記フローティングゲートへの電荷の蓄積時に、前記コントロールゲートに第１の低電圧を印加し前記ドレインに第１の高電圧を印加するか、または、前記コントロールゲートに第１の低電圧を印加し前記ソースに第１の高電圧を印加し、バンド・バンド間（Ｂａｎｄ ｔｏ Ｂａｎｄ）によるホットエレクトロンを前記半導体基板中に発生させ、前記フローティングゲートに電荷を注入して蓄積すると共に、前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートに第２の低電圧を印加し前記ドレインに第２の高電圧を印加するか、または、前記コントロールゲートに第２の低電圧を印加し前記ソースに第２の高電圧を印加し、バンド・バンド間（Ｂａｎｄ ｔｏ Ｂａｎｄ）によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去し、前記第１の高電圧のほうが第２の高電圧より高く、前記第１の低電圧のほうが第２の低電圧より高く（第２の低電圧＜第１の低電圧＜第２の高電圧＜第１の高電圧）、前記第１の高電圧の絶対値が前記第１の低電圧の絶対値より大きく、前記第２の高電圧の絶対値が前記第２の低電圧の絶対値より大きく（｜第１の低電圧｜＜｜第１の高電圧｜、｜第２の低電圧｜＜｜第２の高電圧｜）、前記第２の低電圧は負の低電圧であり、前記フローティングゲートに蓄積された電荷を消去する際に、前記コントロールゲートに負の低電圧を印加することにより、前記コントロールゲートとソースとの間で負の閾値を持つように制御する不揮発性半導体メモリ素子である。
また、本発明の第１態様は、半導体基板に形成されたＦＥＴ上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートとを備えるフローティングゲートタイプの１トランジスタ構成の不揮発性半導体メモリ素子に関する。この不揮発性半導体メモリ素子は前記コントロールゲートに電圧を印加してソース・ドレイン間に電流を流し、チャネルで発生した電荷を前記フローティングゲートに注入して蓄積する。また、この不揮発性半導体メモリ素子は、前記フローティングゲートに蓄積された電荷の消去時に、前記フローティングゲートとドレイン間、または前記フローティングゲートとソース間に電圧を印加し、バンド・バンド間（Ｂａｎｄ  ｔｏ  Ｂａｎｄ）によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成される。
この場合、フローティングゲートタイプの１トランジスタ（ＦＥＴ（Field effect transistor））構成の不揮発性半導体メモリ素子（メモリセル）において、フローティング
ゲートに蓄積された電荷の消去時に、例えば、フローティングゲートとドレイン間に電圧を印加し、バンド・バンド間（Ｂａｎｄ  ｔｏ  Ｂａｎｄ）によるホットホールを半導体基板中に発生させ、前記ホットホールによりフローティングゲートに蓄積された電荷を消去する。
これにより、従来のトンネル電流によるフローティングゲートの電荷の消去方法と異なり、メモリセルのコントロールゲートとソース間の閾値を正側であるようにしながら、フローティングゲートの電荷を消去することができる。また、ホットホールによる電荷の消去方法では、コントロールゲートの電圧を制御するだけで閾値を制御できるため、複雑な制御を必要としない。また、制御回路による複雑な制御が必要ないため、本発明によるＥＥＰＲＯＭなどの不揮発性メモリと、標準ロジックとを１チップの中に同時に埋め込む場合においても、歩留まりの低下を低減し、製品の価格（コスト）を低減させる効果を奏する。
【００１３】
前記フローティングゲートに蓄積された電荷を前記ホットホールにより消去する際に、前記コントロールゲートに正のバイアスを印加することにより、前記コントロールゲートとソースとの間で正の閾値を持つように制御してもよい。
この場合、フローティングゲートに蓄積された電荷をホットホールにより消去する際に、コントロールゲートにバイアス電圧を印加することで、コントロールゲートとソースとの間で正の閾値を持つよう制御する。
これにより、従来のトンネル電流によるフローティングゲートの電荷の消去方法とは異なり、コントロールゲートにバイアス電圧を印加することで、メモリセルのコントロールゲートとソース間の閾値を正側であるように制御しながら、フローティングゲートの電荷を消去することができる。また、コントロールゲートの電圧を制御するだけで閾値を制御できるため、複雑な制御を必要としない。また、制御回路による複雑な制御が必要ないため、本発明によるＥＥＰＲＯＭなどの不揮発性メモリと、標準ロジックとを１チップの中に同時に埋め込む場合においても、歩留まりの低下を低減し、製品の価格（コスト）を低減する効果を奏する。
【００１４】
本発明の第２態様は、半導体基板に形成されたＦＥＴ上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートとを備えるフローティングゲートタイプの１トランジスタ構成の不揮発性半導体メモリ素子を、複数配列して構成される不揮発性半導体メモリ装置に関する。この不揮発性半導体メモリ素子は、前記コントロールゲートに電圧を印加してソース・ドレイン間に電流を流し、チャネルで発生した電荷を前記フローティングゲートに注入して蓄積すると共に、前記フローティングゲートに蓄積された電荷の消去時に、前記フローティングゲートとドレイン間、または前記フローティングゲートとソース間に電圧を印加し、バンド・バンド間（Ｂａｎｄ  ｔｏ  Ｂａｎｄ）によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去する。この不揮発性半導体メモリ素子は、さらに、前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートとソースとの間で正の閾値を持つように、前記コントロールゲートに正のバイアスを印加する。
この場合、フローティングゲートタイプの１トランジスタ（ＦＥＴ）構成の不揮発性半導体メモリ素子（メモリセル）を複数配列した不揮発性半導体メモリ装置において、各メモリセルでは、フローティングゲートに蓄積された電荷の消去時に、例えば、フローティングゲートとドレイン間に電圧を印加し、バンド・バンド間（Ｂａｎｄ  ｔｏ  Ｂａｎｄ）によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去する。また、フローティングゲートに蓄積された電荷をホットホールにより消去する際に、コントロールゲートにバイアス電圧を印加することで、コントロールゲートとソースとの間で正の閾値を持つよう制御する。
これにより、不揮発性半導体メモリ装置内の各メモリセルにおいて、コントロールゲートにバイアス電圧を印加するだけで、メモリセルのコントロールゲートとソース間の閾値を正側であるように制御しながら、フローティングゲートの電荷を消去することができる。また、制御回路による複雑な制御が必要ないため、本発明によるＥＥＰＲＯＭなどの不揮発性メモリと、標準ロジックとを１チップの中に同時に埋め込む場合においても、歩留まりの低下を低減し、製品の価格（コスト）を低減する効果を奏する。
【００１５】
不揮発性半導体メモリ装置内の各不揮発性半導体メモリ素子に対し、前記フローティングゲートに蓄積された電荷の消去時に、選択された不揮発性半導体メモリ素子のコントロールゲートには前記電荷の消去時に正の閾値を与えるための第１のバイアス電圧を印加し、非選択の不揮発性半導体メモリ素子のコントロールゲートには前記ホットホールの発生を抑止するための第２のバイアス電圧を印加してもよい。
この場合、フローティングゲートに蓄積された電荷を消去しようとする不揮発性半導体メモリ素子（メモリセル）に対しては、フローティングゲート内の電荷の消去時に正の閾値を与えるための第１のバイアス電圧（例えば、１ｖ）を印加する。また、フローティングゲートに蓄積された電荷を消去しないメモリセルに対しては、ホットホールの発生を抑止するための第２のバイアス電圧コントロールゲートに第２のバイアス電圧（例えば、４ｖ）を印加する。
これにより、各メモリセルのドレインまたはソースに共通の電圧（例えば、７ｖ）を印加した場合に、ホットホールを発生させて電荷を消去するメモリセルと、ホットホールを発生させないで電荷を消去しないメモリセルとを、コントロールゲートに印加するバイアス電圧により選択することができる。
【００１６】
前記第１のバイアス電圧より前記第２のバイアス電圧のほうが高くてもよい。
この場合、フローティングゲートに蓄積された電荷を消去しようとする不揮発性半導体メモリ素子（メモリセル）に対しては、コントロールゲートに第１のバイアス電圧（例えば、１ｖ）を印加する。また、フローティングゲートに蓄積された電荷を消去しないメモリセルに対しては、コントロールゲートに第２のバイアス電圧（例えば、４ｖ）を印加する。このように、第１のバイアス電圧より前記第２のバイアス電圧のほうを高くする。
これにより、各メモリセルのコントロールゲートに印加する電圧の高低を選択することで、ホットホールを発生させて電荷を消去するメモリセルと、ホットホールを発生させないで電荷を消去しないメモリセルとを選択することができる。
【００１７】
本発明の第３態様は、標準ＣＭＯＳプロセスで構成されるＦＥＴ上に１層ポリシリコンのフローティングゲートを備えるフローティングゲートタイプの不揮発性半導体メモリ素子に関する。この不揮発性半導体メモリ装置は、前記フローティングゲートにゲート電圧を与えるコントロールゲートを備え、前記コントロールゲートに電圧を印加してソース・ドレイン間に電流を流しチャネルで発生した電荷を前記フローティングゲートに注入して蓄積する不揮発性半導体メモリ素子を、複数配列して構成される。この不揮発性半導体メモリ装置において、前記不揮発性半導体メモリ素子は、前記フローティングゲートに蓄積された電荷の消去時に、前記フローティングゲートとドレイン間、または前記フローティングゲートとソース間に電圧を印加し、バンド・バンド間（Ｂａｎｄ  ｔｏ  Ｂａｎｄ）によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成される。
この場合、標準ＣＭＯＳプロセスで構成されるＦＥＴ上に１層ポリシリコンのフローティングゲートを備えるフローティングゲートタイプの不揮発性半導体メモリ素子（メモリセル）を備える不揮発性半導体メモリ装置において、各メモリセルでは、フローティングゲートに蓄積された電荷の消去時に、例えば、フローティングゲートとドレイン間に電圧を印加し、バンド・バンド間（Ｂａｎｄ  ｔｏ  Ｂａｎｄ）によるホットホールを半導体基板中に発生させ、前記ホットホールによりフローティングゲートに蓄積された電荷を消去する。
これにより、１層ポリシリコンのフローティングゲートタイプのメモリセルを備える不揮発性半導体メモリ装置において、従来のトンネル電流によるフローティングゲートの電荷の消去方法と異なり、メモリセルのコントロールゲートとソース間の閾値を正側であるようにしながら、フローティングゲートの電荷を消去することができる。また、ホットホールによる電荷の消去方法では、コントロールゲートの電圧を制御するだけで閾値を制御できるため、複雑な制御を必要としない。また、制御回路による複雑な制御が必要ないため、本発明によるＥＥＰＲＯＭなどの不揮発性メモリと、標準ロジックとを１チップの中に同時に埋め込む場合においても、歩留まりの低下を低減し、製品の価格（コスト）を低減する効果を奏する。
【００１８】
前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートとソースとの間で正の閾値を持つように、前記コントロールゲートに正のバイアスを印加してもよい。
この場合、１層ポリシリコンのフローティングゲートタイプの不揮発性半導体メモリ素子（メモリセル）を備える不揮発性半導体メモリ装置において、メモリセル内のフローティングゲートに蓄積された電荷をホットホールにより消去する際に、コントロールゲートにバイアス電圧を印加することで、コントロールゲートとソースとの間で正の閾値を持つよう制御する。
これにより、不揮発性半導体メモリ装置内のメモリセルにおいて、従来のトンネル電流によるフローティングゲートの電荷の消去方法とは異なり、コントロールゲートにバイアス電圧を印加することで、メモリセルのコントロールゲートとソース間の閾値を正側であるようにしながら、フローティングゲートの電荷を消去することができる。また、コントロールゲートの電圧を制御するだけで閾値を制御できるため、複雑な制御を必要としない。また、制御回路による複雑な制御が必要ないため、本発明によるＥＥＰＲＯＭなどの不揮発性メモリと、標準ロジックとを１チップの中に同時に埋め込む場合においても、歩留まりの低下を低減し、製品の価格（コスト）を低減する効果を奏する。
【００１９】
前記フローティングゲートに蓄積された電荷の消去時に、選択された不揮発性半導体メモリ素子のコントロールゲートには前記電荷の消去時に正の閾値を与えるための第１のバイアス電圧を印加し、非選択の不揮発性半導体メモリ素子のコントロールゲートには前記ホットホールの発生を抑止するための第２のバイアス電圧を印加してもよい。
この場合、１層ポリシリコンのフローティングゲートタイプの不揮発性半導体メモリ素子（メモリセル）を備える不揮発性半導体メモリ装置において、メモリセル内のフローティングゲートに蓄積された電荷を消去しようとするメモリセルに対しては、コントロールゲートに第１のバイアス電圧（例えば、１ｖ）を印加する。また、フローティングゲートに蓄積された電荷を消去しないメモリセルに対しては、コントロールゲートに第２のバイアス電圧（例えば、４ｖ）を印加する。
これにより、各メモリセルのドレインまたはソースに共通の電圧（例えば、７ｖ）を印加した場合に、ホットホールを発生させて電荷を消去するメモリセルと、ホットホールを発生させないで電荷を消去しないメモリセルとを、コントロールゲートに印加するバイアス電圧により選択することができる。
【００２０】
本発明の第４態様は、第１層のポリシリコンのフローティングゲートと、前記フローティングゲートに電圧を与える第２層のポリシリコンのコントロールゲートとの２層ポリシリコンゲート構造を有すると共に、前記コントロールゲートに電圧を印加してソース・ドレイン間に電流を流し、チャネルで発生した電荷を前記フローティングゲートに注入して蓄積する不揮発性半導体メモリ素子を、複数配列して構成される不揮発性半導体メモリ装置に関する。前記不揮発性半導体メモリ素子は、前記フローティングゲートに蓄積された電荷の消去時に、前記フローティングゲートとドレイン間、または前記フローティングゲートとソース間に電圧を印加し、バンド・バンド間（Ｂａｎｄ  ｔｏ  Ｂａｎｄ）によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去する。
この場合、２層ポリシリコンゲート構造のフローティングゲートタイプの不揮発性半導体メモリ素子（メモリセル）を備える不揮発性半導体メモリ装置において、各メモリセルでは、フローティングゲートに蓄積された電荷の消去時に、例えば、フローティングゲートとドレイン間に電圧を印加し、バンド・バンド間（Ｂａｎｄ  ｔｏ  Ｂａｎｄ）によるホットホールを半導体基板中に発生させ、前記ホットホールによりフローティングゲートに蓄積された電荷を消去する。
これにより、２層ポリシリコンゲート構造の不揮発性半導体メモリ装置において、従来のトンネル電流によるフローティングゲートの電荷の消去方法と異なり、メモリセルのコントロールゲートとソース間の閾値を正側であるようにしながら、フローティングゲートの電荷を消去することができる。また、ホットホールによる電荷の消去方法では、コントロールゲートの電圧を制御するだけで閾値を制御できるため、複雑な制御を必要としない。また、制御回路による複雑な制御が必要ないため、本発明によるＥＥＰＲＯＭなどの不揮発性メモリと、標準ロジックとを１チップの中に同時に埋め込む場合においても、歩留まりの低下を低減し、製品の価格（コスト）を低減する効果を奏する。
【００２１】
前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートとソースとの間で正の閾値を持つように、前記コントロールゲートに正のバイアスを印加してもよい。
この場合、２層ポリシリコンゲート構造のフローティングゲートタイプの不揮発性半導体メモリ素子（メモリセル）を備える不揮発性半導体メモリ装置において、メモリセル内のフローティングゲートに蓄積された電荷をホットホールにより消去する際に、コントロールゲートにバイアス電圧を印加することで、コントロールゲートとソースとの間で正の閾値を持つよう制御する。
これにより、２層ポリシリコンゲート構造のメモリセルにおいて、従来のトンネル電流によるフローティングゲートの電荷の消去方法とは異なり、コントロールゲートにバイアス電圧を印加することで、メモリセルのコントロールゲートとソース間の閾値を正側であるようにしながら、フローティングゲートの電荷を消去することができる。また、コントロールゲートの電圧を制御するだけで閾値を制御できるため、複雑な制御を必要としない。また、制御回路による複雑な制御が必要ないため、本発明によるＥＥＰＲＯＭなどの不揮発性メモリと、標準ロジックとを１チップの中に同時に埋め込む場合においても、歩留まりの低下を低減し、製品の価格（コスト）を低減する効果を奏する。
【００２２】
前記フローティングゲートに蓄積された電荷の消去時に、選択された不揮発性半導体メモリ素子のコントロールゲートには前記電荷の消去時に正の閾値を与えるための第１のバイアス電圧を印加し、非選択の不揮発性半導体メモリ素子のコントロールゲートには前記ホットホールの発生を抑止するための第２のバイアス電圧を印加してもよい。
この場合、２層ポリシリコンゲート構造のフローティングゲートタイプの不揮発性半導体メモリ素子（メモリセル）を備える不揮発性半導体メモリ装置において、メモリセル内のフローティングゲートに蓄積された電荷を消去しようとするメモリセルに対しては、コントロールゲートに第１のバイアス電圧（例えば、１ｖ）を印加する。また、フローティングゲートに蓄積された電荷を消去しないメモリセルに対しては、コントロールゲートに第２のバイアス電圧（例えば、４ｖ）を印加する。
これにより、２層ポリシリコンゲート構造のメモリセルにおいて、各メモリセルのドレインまたはソースに共通の電圧（例えば、７ｖ）を印加した場合に、ホットホールを発生させて電荷を消去するメモリセルと、ホットホールを発生させないで電荷を消去しないメモリセルとを、コントロールゲートに印加するバイアス電圧により選択することができる。
【００２３】
本発明の第５態様は、半導体基板に形成されたＦＥＴ上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートとを備え、前記コントロールゲートに電圧を印加してソース・ドレイン間に電流を流しチャネルで発生した電荷を前記フローティングゲートに注入して電荷を蓄積する不揮発性半導体メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリック状に配列して構成される不揮発性半導体メモリ装置に関する。前記メモリセルは、前記フローティングゲートに蓄積された電荷の消去時に、前記フローティングゲートとドレイン間、または前記フローティングゲートとソース間に電圧を印加し、バンド・バンド間（Ｂａｎｄ  ｔｏ  Ｂａｎｄ）によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成されると共に、前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートとソースとの間で正の閾値を持つように、前記コントロールゲートに正のバイアスを印加するように構成される。前記メモリセルは、さらに、前記メモリセルのコントロールゲートが対応するワード線に接続され、前記メモリセルのドレインが対応するデータ線に接続され、前記メモリセルのソースは共通接続されると共に、前記共通接続されたソース線が前記ソースに所望のバイアス電圧を印加するソース制御回路に接続される。
この場合、フローティングゲートタイプの不揮発性半導体メモリ素子（メモリセル）を複数配列した不揮発性半導体メモリ装置において、各メモリセルでは、フローティングゲートに蓄積された電荷の消去時に、例えば、フローティングゲートとドレイン間に電圧を印加し、バンド・バンド間（Ｂａｎｄ  ｔｏ  Ｂａｎｄ）によるホットホールを半導体基板中に発生させ、前記ホットホールによりフローティングゲートに蓄積された電荷を消去する。また、フローティングゲートに蓄積された電荷をホットホールにより消去する際に、コントロールゲートにバイアス電圧を印加することで、コントロールゲートとソースとの間で正の閾値を持つよう制御する。そして、さらに、メモリセルのコントロールゲートが対応するワード線に接続され、ドレインが対応するデータ線に接続され、ソースは共通接続されると共に、前記共通接続されたソース線が前記ソースに所望の電圧を印加するソース制御回路に接続されるように構成する。
これにより、ワード線、データ線、およびソース線に所望のバイアス電圧を印加することにより、所望のメモリセルを選択して、フローティングゲートに蓄積された電荷を消去することができる。
【００２４】
前記不揮発性半導体メモリ装置は、前記ドレイン側から前記ホットホールの発生に必要なバイアス電圧を与えて前記蓄積された電荷を消去する動作モードとして、全メモリセルの電荷を同時に消去する一括消去モードと、選択したワード線に接続されたメモリセルの電荷のみを消去するページ消去モードと、選択した１個のメモリセルのみの電荷を消去するビット消去モードとを備えて構成される。前記一括消去モードは、前記ワード線の全てに対し前記メモリセル内の電荷の消去時に正の閾値を与えるためのバイアス電圧Ａを印加し、前記データ線の全てに対し前記ホットホールを発生に必要なバイアス電圧Ｂを印加し、前記共通接続されたソースをオープンにするか、またはメモリセルをオフさせるためのバイアス電圧Ｃを印加するように構成される（バイアス電圧Ａ＜バイアス電圧Ｃ＜バイアス電圧Ｂ）、前記ページ消去モードは、所望のワード線に対し前記ワード線で選択されたメモリセル内の電荷の消去時に正の閾値を与えるためのバイアス電圧Ａを印加し、他のワード線に対して前記ホットホールの発生を抑止するためのバイアス電圧Ｄを印加し、前記データ線の全てに対し前記ホットホールを発生に必要なバイアス電圧Ｂを印加し、前記メモリセルの共通接続されたソースをオープンにするか、またはメモリセルをオフさせるためのバイアス電圧Ｄを印加するように構成される（バイアス電圧Ａ＜バイアス電圧Ｄ＜バイアス電圧Ｂ）。前記ビット消去モードにおいては、所望のワード線に対し前記ワード線で選択されたメモリセル内の電荷の消去時に正の閾値を与えるためのバイアス電圧Ａを印加し、他のワード線に対して前記ホットホールの発生を抑止するためのバイアス電圧Ｄを印加し、所望のデータ線に対し前記データ線で選択されたメモリセルに前記ホットホールの発生に必要なバイアス電圧Ｂを印加し、他のデータ線をオープンにするか、またはメモリセルをオフにするためのバイアス電圧Ｄを印加し、前記不揮発性半導体メモリ素子の共通接続されたソースをオープンにするか、またはメモリセルをオフさせるためのバイアス電圧Ｄを印加してもよい。
この場合、ドレイン側からメモリセル内のフローティングゲートの電荷を消去できる。この場合一括消去モードにおいては、ワード線の全てに対し前記メモリセルに正の閾値を与えるためのバイアス電圧Ａ（例えば、１ｖ）を印加し、データ線の全てに対しホットホールを発生に必要な正のバイアス電圧Ｂ（例えば、７ｖ）を印加し、共通接続されたソースをオープンにする。ページ消去モードにおいては、ワード線で選択されたメモリセルに正の閾値を与えるためのバイアス電圧Ａ（例えば、１ｖ）を印加し、他のワード線に対してホットホールの発生を抑止するためのバイアス電圧Ｄ（例えば、４ｖ）を印加し、データ線の全てに対しホットホールを発生に必要なバイアス電圧Ｂ（例えば、７ｖ）を印加し、メモリセルの共通接続されたソースをオープンにする。また、ビット消去モードにおいては、ワード線で選択されたメモリセル内に正の閾値を与えるためのバイアス電圧Ａ（例えば、１ｖ）を印加し、他のワード線に対してホットホールの発生を抑止するためのバイアス電圧Ｄ（例えば、４ｖ）を印加し、データ線で選択されたメモリセルにホットホールの発生に必要なバイアス電圧Ｂ（例えば、７ｖ）を印加し、他のデータ線をオープンにし、共通接続されたソースをオープンにする。
これにより、ワード線、データ線、および共通接続されたソース線に所望のバイアス電圧を印加することにより、所望のメモリセルを選択して、メモリセの一括消去、ページ消去、およびビット消去をドレイン側から行うことができる。
【００２５】
前記不揮発性半導体メモリ装置は、前記ソース側から前記ホットホールの発生に必要なバイアス電圧を与えて前記蓄積された電荷を消去する動作モードとして、全メモリセルの電荷を同時に消去する一括消去モードと、選択したワード線に接続されたメモリセルの電荷のみを消去するページ消去モードとを備えて構成されている。前記一括消去モードにおいては、前記ワード線の全てに対し前記メモリセル内の電荷の消去時に正の閾値を与えるためのバイアス電圧Ａを印加し、前記データ線の全てをオープンにするか、または前記メモリセルをオフにするバイアス電圧Ｃを印加し、前記共通接続されたソースに前記ホットホールの発生に必要なバイアス電圧Ｂを印加するように構成される（バイアス電圧Ａ＜バイアス電圧Ｃ＜バイアス電圧Ｂ）。また、前記ページ消去モードにおいては、所望のワード線に対し前記ワード線で選択されたメモリセル内の電荷の消去時に正の閾値を与えるためのバイアス電圧Ａを印加し、他のワード線に対して前記ホットホールの発生を抑止するためのバイアス電圧Ｄを印加し、前記データ線の全てをオープンにするか、または、前記メモリセルをオフにするためのバイアス電圧Ｄを印加し、前記共通接続されたソースに前記ホットホールの発生に必要なバイアス電圧Ｂを印加（バイアス電圧Ａ＜バイアス電圧Ｄ＜バイアス電圧Ｂ）してもよい。
この場合、ソース側からメモリセル内のフローティングゲートの電荷を消去できる。この場合、一括消去モードにおいては、ワード線の全てに対しメモリセル内に正の閾値を与えるためのバイアス電圧Ａ（例えば、１ｖ）を印加し、データ線の全てをオープンにし、共通接続されたソースにホットホールの発生に必要なバイアス電圧Ｂ（例えば、７ｖ）を印加する。また、ページ消去モードにおいては、ワード線で選択されたメモリセルに正の閾値を与えるためのバイアス電圧Ａ（例えば、１ｖ）を印加し、他のワード線に対してホットホールの発生を抑止するためのバイアス電圧Ｄ（例えば、４ｖ）を印加し、データ線の全てをオープンにし、共通接続されたソースにホットホールの発生に必要なバイアス電圧Ｂ（例えば、７ｖ）を印加する。
これにより、ワード線、データ線、および共通接続されたソース線に所望のバイアス電圧を印加することにより、所望のメモリセルを選択して、メモリセの一括消去、ページ消去をソース側から行うことができる。このため、ドレイン側の酸化膜を劣化させる可能性がなくなる。
【００２６】
前記不揮発性半導体メモリ素子は、標準ＣＭＯＳプロセスで構成されるＦＥＴ上に１層ポリシリコンのフローティングゲートを備えるフローティングゲートタイプの不揮発性半導体メモリ素子であってもよい。
これにより、１層ポリシリコンのフローティングゲートタイプのメモリセルを備える不揮発性半導体メモリ装置において、ワード線、データ線、および共通接続されたソース線に所望のバイアス電圧を印加することにより、所望のメモリセルを選択して、フローティングゲートに蓄積された電荷を消去することができる。
【００２７】
前記不揮発性半導体メモリ素子は、第１層のポリシリコンのフローティングゲートと、前記フローティングゲートに電圧を与える第２層のポリシリコンのコントロールゲートの２層ポリシリコンゲート構造を有してもよい。
これにより、２層ポリシリコンゲート構造のメモリセルを備える不揮発性半導体メモリ装置において、ワード線、データ線、および共通接続されたソース線に所望のバイアス電圧を印加することにより、所望のメモリセルを選択して、フローティングゲートに蓄積された電荷を消去することができる。
【００２８】
本発明の第６態様は、半導体基板に形成されたＦＥＴ上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートとを備え、前記コントロールゲートに電圧を印加してソース・ドレイン間に電流を流しチャネルで発生した電荷を前記フローティングゲートに注入して電荷を蓄積する不揮発性半導体メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリック状に配列して構成される不揮発性半導体メモリ装置に関する。前記メモリセルは、前記フローティングゲートに蓄積された電荷の消去時に、前記フローティングゲートとドレイン間、または前記フローティングゲートとソース間に電圧を印加し、バンド・バンド間（Ｂａｎｄ  ｔｏ  Ｂａｎｄ）によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成されると共に、前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートとソースとの間で正の閾値を持つように、前記コントロールゲートに正のバイアスを印加するように構成される。さらに、前記メモリセルのコントロールゲートが対応するワード線に接続され、前記メモリセルのドレインが対応するデータ線に接続され、前記各メモリセルのソースは、前記データ線と平行に配列された対応するソース線に接続される。
この場合、フローティングゲートタイプの不揮発性半導体メモリ素子（メモリセル）を複数配列した不揮発性半導体メモリ装置において、各メモリセルでは、フローティングゲートに蓄積された電荷の消去時に、例えば、フローティングゲートとソース間に電圧を印加し、バンド・バンド間（Ｂａｎｄ  ｔｏ  Ｂａｎｄ）によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去する。また、フローティングゲートに蓄積された電荷をホットホールにより消去する際に、コントロールゲートにバイアス電圧を印加することで、コントロールゲートとソースとの間で正の閾値を持つよう制御する。そして、さらに、メモリセルのコントロールゲートが対応するワード線に接続され、ドレインが対応するデータ線に接続され、ソースは対応するソース線に接続される。
これにより、ワード線、データ線、およびソース線に所望のバイアス電圧を印加することにより、所望のメモリセルを選択して、フローティングゲートに蓄積された電荷を消去することができる。特に、ソース側からフローティングゲートの電荷を消去できるので、ドレイン側の酸化膜を劣化させる可能性がなくなる。
【００２９】
前記不揮発性半導体メモリ装置は、前記ソース側から前記ホットホールの発生に必要なバイアス電圧を与えて前記蓄積された電荷を消去する動作モードとして、全メモリセルの電荷を同時に消去する一括消去モードと、選択したワード線に接続されたメモリセルの電荷のみを消去するページ消去モードと、選択した１個のメモリセルのみの電荷を消去するビット消去モードとを備えて構成される。前記一括消去モードにおいては、前記ワード線の全てに対し前記メモリセル内の電荷の消去時に正の閾値を与えるためのバイアス電圧Ａを印加し、前記データ線の全てをオープンにし、前記ソース線の全てに対し前記ホットホールを発生に必要なバイアス電圧Ｂを印加するように構成される（バイアス電圧Ａ＜バイアス電圧Ｂ）。また、前記ページ消去モードにおいては、所望のワード線に対し前記ワード線で選択されたメモリセル内の電荷の消去時に正の閾値を与えるためのバイアス電圧Ａを印加し、他のワード線に対して前記ホットホールの発生を抑止するためのバイアス電圧Ｄを印加し、前記データ線の全てをオープンにし、前記ソース線の全てに対し前記ホットホールの発生に必要なバイアス電圧Ｂを印加する（バイアス電圧Ａ＜バイアス電圧Ｄ＜バイアス電圧Ｂ）。また、前記ビット消去モードにおいては、所望のワード線に対し前記ワード線で選択されたメモリセル内の電荷の消去時に正の閾値を与えるためのバイアス電圧Ａを印加し、他のワード線に対して前記ホットホールの発生を抑止するためのバイアス電圧Ｄを印加し、前記データ線の全てをオープンにし、所望のソース線に対し前記ホットホールの発生に必要なバイアス電圧Ｂを印加し、他のソース線をオープンにする（バイアス電圧Ａ＜バイアス電圧Ｄ＜バイアス電圧Ｂ）。
この場合、メモリセル内の電荷の消去モードにおいて、一括消去、ページ消去、およびビット消去をソース側から行う。この場合に、一括消去モードにおいては、ワード線の全てに対しメモリセルに正の閾値を与えるためのバイアス電圧Ａ（例えば、１ｖ）を印加し、データ線の全てをオープンにし、ソース線の全てに対しホットホールを発生に必要なバイアス電圧Ｂ（例えば、７ｖ）を印加する。ページ消去モードにおいては、ワード線で選択されたメモリセルに正の閾値を与えるためのバイアス電圧Ａ（例えば、１ｖ）を印加し、他のワード線に対してホットホールの発生を抑止するためのバイアス電圧Ｄ（例えば、４ｖ）を印加し、データ線の全てをオープンにし、ソース線の全てに対しホットホールの発生に必要なバイアス電圧Ｂ（例えば、７ｖ）を印加する。また、ビット消去モードにおいては、ワード線で選択されたメモリセルに正の閾値を与えるためのバイアス電圧Ａ（例えば、１ｖ）を印加し、他のワード線に対してホットホールの発生を抑止するためのバイアス電圧Ｄ（例えば、４ｖ）を印加し、データ線の全てをオープンにし、所望のソース線に対しホットホールの発生に必要なバイアス電圧Ｂ（例えば、７ｖ）を印加し、他のソース線をオープンにする。
これにより、メモリセル内の電荷の消去モードにおいて、一括消去、ページ消去、およびビット消去をソース側から行うことができる。特に、ソース側からフローティングゲートの電荷を消去できるので、ドレイン側の酸化膜を劣化させる可能性がなくなる。
【００３０】
前記不揮発性半導体メモリ素子は、標準ＣＭＯＳプロセスで構成されるＦＥＴ上に１層ポリシリコンのフローティングゲートを備えるフローティングゲートタイプの不揮発性半導体メモリ素子であってもよい。
これにより、１層ポリシリコンのフローティングゲートタイプのメモリセルを備える不揮発性半導体メモリ装置において、メモリセル内の電荷を消去する場合に、一括消去、ページ消去、およびビット消去をソース側から行うことができる。特に、ソース側からフローティングゲートの電荷を消去できるので、ドレイン側の酸化膜を劣化させる可能性がなくなる。
【００３１】
第１層のポリシリコンのフローティングゲートと、前記フローティングゲートに電圧を与える第２層のポリシリコンのコントロールゲートの２層ポリシリコンゲート構造を有してもよい。
これにより、２層ポリシリコンゲート構造のメモリセルを備える不揮発性半導体メモリ装置において、モリセル内の電荷を消去する場合に、一括消去、ページ消去、およびビット消去をソース側から行うことができる。特に、ソース側からフローティングゲートの電荷を消去できるので、ドレイン側の酸化膜を劣化させる可能性がなくなる。
【００３２】
本発明の第７態様は、半導体基板に形成されたＦＥＴ上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートと、ソースとドレインとを備えるフローティングゲートタイプの不揮発性半導体メモリ素子に関する。この揮発性半導体メモリ素子では、前記フローティングゲートへの電荷の蓄積時に、前記コントロールゲートに第１の低電圧を印加し前記ドレインに第１の高電圧を印加するか、または、前記コントロールゲートに第１の低電圧を印加し前記ソースに第１の高電圧を印加し、バンド・バンド間（Ｂａｎｄ  ｔｏ  Ｂａｎｄ）によるホットエレクトロンを前記半導体基板中に発生させ、前記フローティングゲートに電荷を注入して蓄積すると共に、前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートに第２の低電圧を印加し前記ドレインに第２の高電圧を印加するか、または、前記コントロールゲートに第２の低電圧を印加し前記ソースに第２の高電圧を印加し、バンド・バンド間（Ｂａｎｄ  ｔｏ  Ｂａｎｄ）によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去する。
この場合、フローティングゲートタイプのトランジスタ（ＦＥＴ（Field effect trans
istor））で構成される不揮発性半導体メモリ素子（メモリセル）において、フローティ
ングゲートへの電荷の蓄積時に、例えば、フローティングゲートとドレイン間に電圧を印加し、バンド・バンド間（Ｂａｎｄ  ｔｏ  Ｂａｎｄ）によるホットエレクトロンを半導体基板中に発生させ、前記ホットエレクトロンによりフローティングゲートに電荷を注入する。また、フローティングゲートに蓄積された電荷の消去時には、例えば、フローティングゲートとドレイン間に電圧を印加し、バンド・バンド間（Ｂａｎｄ  ｔｏ  Ｂａｎｄ）によるホットホールを半導体基板中に発生させ、前記ホットホールによりフローティングゲートに蓄積された電荷を消去する。このように、本発明においては、フローティングゲートへの電荷の注入および電荷の消去を、同じバンド・バンド間制御方式で行なう。また、フローティングゲートの電荷の消去時には、従来のトンネル電流によるフローティングゲートの電荷の消去方法と異なり、メモリセルのコントロールゲートとソース間の閾値を所望の値になるように制御しながら、フローティングゲートの電荷を消去する。
これにより、フローティングゲートへの電荷の蓄積および消去を、ドレイン（またはソース）とコントロールゲート間に印加する電圧を制御することで行なうことができ、複雑な制御回路を必要としない。また、標準ＣＭＯＳプロセスより製造することができる。さらに、複雑な制御回路を必要としないため、本発明によるＥＥＰＲＯＭなどの不揮発性メモリと、標準ロジックとを１チップの中に同時に埋め込む場合においても、歩留まりの低下を低減し、製品の価格（コスト）を低減する効果を奏する。
【００３３】
前記第１の高電圧のほうが第２の高電圧より高く、前記第１の低電圧のほうが第２の低電圧より高く（第２の低電圧＜第１の低電圧＜第２の高電圧＜第１の高電圧）てもよい。
上記構成からなる本発明の不揮発性半導体メモリ素子では、フローティングゲートへの電荷の蓄積時に、例えば、ソースをオープンにし前記コントロールゲートに第１の低電圧（３ｖ）を印加しドレインに第１の高電圧（９ｖ）を印加し、バンド・バンド間（Ｂａｎｄ  ｔｏ  Ｂａｎｄ）によるホットエレクトロンを半導体基板中に発生させ、フローティングゲートに電荷を注入して蓄積する。また、フローティングゲートに蓄積された電荷の消去時に、例えば、ソースをオープンにしコントロールゲートに第２の低電圧（−１〜０ｖ）を印加しドレインに第２の高電圧（７ｖ）を印加し、バンド・バンド間（Ｂａｎｄ  ｔｏ  Ｂａｎｄ）によるホットホールを前記半導体基板中に発生させ、前記ホットホールによりフローティングゲートに蓄積された電荷を消去する。
これにより、コントロールゲートとドレイン（またはソース）とに印加する電圧を制御するだけで、フローティングゲートへの電荷の注入、および蓄積された電荷の消去を容易に行うことができる。また、フローティングゲートへの電荷の消去時に、コントロールゲートとソース間の閾値を所望の値になるように制御できる。
【００３４】
前記第２の低電圧は負であり、前記フローティングゲートに蓄積された電荷を消去する際に、前記コントロールゲートに負の電圧を印加することにより、前記コントロールゲートとソースとの間で負の閾値を持つように制御してもよい。
この場合、フローティングゲートに蓄積された電荷の消去時にコントロールゲートに負の電圧を印加するようにしたので、これにより、コントロールゲートとソース間の閾値が負の値になるように制御できる。すなわち、本発明の不揮発性半導体メモリ素子においては、コントロールゲートに印加する電圧を制御することにより、閾値を正側にも負側にも制御でき、メモリセルに書き込むデータを明確に区別できる。
【００３５】
前記不揮発性半導体メモリ素子は１層ポリシリコン構造のフローティングゲートを有してもよい。
これにより、１層ポリシリコン構造のフローティングゲートを有する不揮発性半導体メモリ素子において、コントロールゲートとドレイン（またはソース）とに印加する電圧を制御するだけで、フローティングゲートへの電荷の注入、および蓄積された電荷の消去を容易に行うことができる。また、フローティングゲートへの電荷の消去時に、コントロールゲートとソース間の閾値を所望の値になるように制御できる。
【００３６】
本発明の第８態様は、半導体基板に形成されたＦＥＴ上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートと、ソースとドレインとを備えるフローティングゲートタイプの不揮発性半導体メモリ素子を、複数配列して構成される不揮発性半導体メモリ装置に関する。前記不揮発性半導体メモリ素子は、前記フローティングゲートへの電荷の蓄積時に、前記コントロールゲートに第１の低電圧を印加し前記ソースに第１の高電圧を印加し、バンド・バンド間（Ｂａｎｄ  ｔｏ  Ｂａｎｄ）によるホットエレクトロンを前記半導体基板中に発生させ、前記フローティングゲートに電荷を注入して蓄積すると共に、前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートに第２の低電圧を印加し前記ソースに第２の高電圧を印加し、バンド・バンド間（Ｂａｎｄ  ｔｏ  Ｂａｎｄ）によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成されており（第２の低電圧＜第１の低電圧＜第２の高電圧＜第１の高電圧）、さらに、前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートとソースとの間で所定の閾値を持つように、前記コントロールゲートに所定の値の前記第２の低電圧を印加する。
この場合、フローティングゲートタイプの不揮発性半導体メモリ素子（メモリセル）を複数配列した不揮発性半導体メモリ装置において、各メモリセルでは、フローティングゲートへの電荷の蓄積時に、コントロールゲートとソース間に電圧を印加し、バンド・バンド間（Ｂａｎｄ  ｔｏ  Ｂａｎｄ）によるホットエレクトロンを発生させ、このホットエレクトロンをフローティングゲートに注入して蓄積する。また、電荷の消去時には、コントロールゲートとソース間に電圧を印加し、バンド・バンド間によるホットホールを発生させ、前記ホットホールによりフローティングゲートに蓄積された電荷を消去する。
これにより、不揮発性半導体メモリ装置内のメモリセルにおいて、フローティングゲートへの電荷の蓄積および消去を、ドレイン（またはソース）とコントロールゲート間に印加する電圧を制御することで行なうことができ、複雑な制御回路を必要としない。また、複雑な制御回路を必要としないため、本発明によるＥＥＰＲＯＭなどの不揮発性メモリと、標準ロジックとを１チップの中に同時に埋め込む場合においても、歩留まりの低下を低減し、製品の価格（コスト）を低減する効果を奏する。
【００３７】
本発明の第９態様は、第１の不揮発性半導体メモリ素子と第２の不揮発性半導体メモリ素子とを備える不揮発性半導体メモリ装置であって、前記第１および第２の不揮発性半導体メモリ素子は、半導体基板に形成されたＦＥＴ上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートと、ソースとドレインとを備えるフローティングゲートタイプの不揮発性半導体メモリ素子で構成される。この不揮発性半導体メモリ装置は、前記フローティングゲートへの電荷の蓄積時に、前記コントロールゲートに第１の低電圧を印加し前記ソースに第１の高電圧を印加し、バンド・バンド間（Ｂａｎｄ  ｔｏ  Ｂａｎｄ）によるホットエレクトロンを前記半導体基板中に発生させ、前記フローティングゲートに電荷を注入して蓄積すると共に、前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートに第２の低電圧を印加し前記ソースに第２の高電圧を印加し、バンド・バンド間（Ｂａｎｄ  ｔｏ  Ｂａｎｄ）によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成される（第２の低電圧＜第１の低電圧＜第２の高電圧＜第１の高電圧）。また、この不揮発性半導体メモリ装置では、前記第１の不揮発性半導体メモリ素子のソースと第２の不揮発性半導体メモリ素子のソースとが共通接続され、前記第１の不揮発性半導体メモリ素子のドレインと第１のトランスファーゲートとが接続され、前記第２の不揮発性半導体メモリ素子のドレインと第２のトランスファーゲートと接続され、前記第１および第２の不揮発性半導体メモリ素子のデータを読み出す際には、前記第１の不揮発性半導体メモリ素子のコントロールゲートと、前記第２の不揮発性半導体メモリ素子のコントロールゲートのそれぞれに所定のゲート電圧を印加すると共に、前記第１および第２の不揮発性半導体メモリ素子のドレインからの出力信号を前記トランスファーゲートをオンにして読み出す。
この場合、２つの不揮発性半導体メモリ素子をメモリセルとして備え、このメモリセルは、フローティングゲートへの電荷の蓄積時に、コントロールゲートとソース間に電圧を印加し、バンド・バンド間（Ｂａｎｄ  ｔｏ  Ｂａｎｄ）によるホットエレクトロンを発生させ、このホットエレクトロンをフローティングゲートに注入して蓄積する。また、電荷の消去時には、コントロールゲートとソース間に電圧を印加し、バンド・バンド間によるホットホールを発生させ、前記ホットホールによりフローティングゲートに蓄積された電荷を消去する。そして、２つのメモリセルのソースは共通接続され、また、ドレインはそれぞれトランスファーゲートに接続されている。そして、メモリセルのデータを読み出す際には、各メモリセルのコントロールゲートに所定のゲート電圧を印加すると共に、トランスファーゲートをオンにしてメモリセルのデータを読み出す。
これにより、本発明の不揮発性半導体メモリ素子（メモリセル）を２つ用いてメモリを構成し、メモリに保持されたデータの正論理信号とそのデータの反転論理信号とを独立に出力できる。
【００３８】
前記不揮発性半導体メモリ装置は、フリップフロップ回路により信号を保持するＳＲＡＭ（Static Random Access Memory）を備えており、前記第１および第２の不揮発性半導
体メモリ素子からの出力信号を前記トランスファーゲートを介して前記フリップフロップ回路に転送し、前記フリップフロップ回路により転送された信号を保持してもよい。
この場合、フリップフロップ回路により信号を保持するＳＲＡＭを備えており、例えば、回路電源の立ち上がり時等に、第１および第２の不揮発性半導体メモリ素子からの出力信号をフリップフロップ回路に転送し、前記フリップフロップ回路により転送された信号を保持する。
これにより、ＳＲＡＭ内に本発明の不揮発性半導体メモリ素子を容易に組み込むことができる。このため、ＳＲＡＭを不揮発性半導体メモリ装置として使用できるようになる。
【００３９】
本発明の第１０態様は、第１の不揮発性半導体メモリ素子と第２の不揮発性半導体メモリ素子とを備える不揮発性半導体メモリ装置であって、前記第１および第２の不揮発性半導体メモリ素子は、半導体基板に形成されたＦＥＴ上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートと、ソースとドレインとを備えるフローティングゲートタイプの不揮発性半導体メモリ素子で構成される。この不揮発性半導体メモリ装置は、前記フローティングゲートへの電荷の蓄積時に、前記コントロールゲートに第１の低電圧を印加し前記ソースに第１の高電圧を印加し、バンド・バンド間（Ｂａｎｄ  ｔｏ  Ｂａｎｄ）によるホットエレクトロンを前記半導体基板中に発生させ、前記フローティングゲートに電荷を注入して蓄積すると共に、前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートに第２の低電圧を印加し前記ソースに第２の高電圧を印加し、バンド・バンド間（Ｂａｎｄ  ｔｏ  Ｂａｎｄ）によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成されている（第２の低電圧＜第１の低電圧＜第２の高電圧＜第１の高電圧）。また、前記第１の不揮発性半導体メモリ素子のソースは第１のソース線ＳＬに接続され、第２の不揮発性半導体メモリ素子のソースは第２のソース線ＳＲに接続され、前記第１の不揮発性半導体メモリ素子のドレインと第１のトランスファーゲートとが接続され、前記第２の不揮発性半導体メモリ素子のドレインと第２のトランスファーゲートとが接続され、前記第１および第２の不揮発性半導体メモリ素子のデータを読み出す際には、前記第１の不揮発性半導体メモリ素子のコントロールゲートと、前記第２の不揮発性半導体メモリ素子のコントロールゲートのそれぞれに所定のゲート電圧を印加すると共に、前記第１および第２の不揮発性半導体メモリ素子のドレインからの出力信号を前記トランスファーゲートをオンにして読み出す。
この場合、２つの不揮発性半導体メモリ素子をメモリセルとして備え、このメモリセルは、フローティングゲートへの電荷の蓄積時に、コントロールゲートとソース間に電圧を印加し、バンド・バンド間（Ｂａｎｄ  ｔｏ  Ｂａｎｄ）によるホットエレクトロンを発生させ、このホットエレクトロンをフローティングゲートに注入して蓄積する。また、電荷の消去時には、コントロールゲートとソース間に電圧を印加し、バンド・バンド間によるホットホールを発生させ、前記ホットホールによりフローティングゲートに蓄積された電荷を消去する。そして、２つのメモリセルのソースはそれぞれ独立したソース線に接続され、また、ドレインはそれぞれのトランスファーゲートに接続されている。そして、メモリセルのデータを読み出す際には、各メモリセルのコントロールゲートに所定のゲート電圧を印加すると共に、トランスファーゲートをオンにしてメモリセルのデータを読み出す。
これにより、本発明の不揮発性半導体メモリ素子（メモリセル）を２つ用いてメモリを構成し、メモリに保持されたデータの正論理信号とそのデータの反転論理信号とを独立に出力できる。この場合に、２つのメモリセルのソース線が独立しているので、各メモリセルアへのデータの書込み（フローティングゲートへの電荷の注入）時と、消去（フローティングゲートの電荷の消去）時において、各メモリセルに対して異なるソース電圧を印加できるようになる。
【００４０】
前記不揮発性半導体メモリ装置は、フリップフロップ回路により信号を保持するＳＲＡＭ（Static Random Access Memory）を備えており、前記第１および第２の不揮発性半導
体メモリ素子からの出力信号を前記トランスファーゲートを介して前記フリップフロップ回路に転送し、前記フリップフロップ回路により転送された信号を保持してもよい。
この場合、フリップフロップ回路により信号を保持するＳＲＡＭを備えており、例えば、回路電源の立ち上がり時等に、第１および第２の不揮発性半導体メモリ素子からの出力信号をフリップフロップ回路に転送し、前記フリップフロップ回路により転送された信号を保持する。
これにより、ＳＲＡＭ内に本発明の不揮発性半導体メモリ素子を容易に組み込むことができる。このため、ＳＲＡＭを不揮発性半導体メモリ装置として使用できるようになる。
【００４１】
前記ＳＲＡＭ中のフリップフロップ回路への電源供給線は電源スイッチ用トランジスタを介して電源と接続されており、前記電源スイッチ用トランジスタのオン・オフを制御して前記フリップフロップ回路に電源を印加してもよい。
この場合、ＳＲＡＭ中のフリップフロップ回路への電源供給を電源スイッチ用トランジスタを介して行なう。これにより、所望のタイミングで記憶部に保持されたデータをＳＲＡＭに転送できるようになる。
【００４２】
本発明の第１１態様は、第１の不揮発性半導体メモリ素子と第２の不揮発性半導体メモリ素子とを含む記憶部が複数個配列され、選択された記憶部中の前記第１および第２の不揮発性半導体メモリ素子からの出力信号を入力し、前記入力信号を増幅するセンスアンプを備える不揮発性半導体メモリ装置であって、前記第１および第２の不揮発性半導体メモリ素子は、半導体基板に形成されたＦＥＴ上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートと、ソースとドレインとを備えるフローティングゲートタイプの不揮発性半導体メモリ素子で構成される。この不揮発性半導体メモリ装置は、前記フローティングゲートへの電荷の蓄積時に、前記コントロールゲートに第１の低電圧を印加し前記ソースに第１の高電圧を印加し、バンド・バンド間（Ｂａｎｄ  ｔｏ  Ｂａｎｄ）によるホットエレクトロンを前記半導体基板中に発生させ、前記フローティングゲートに電荷を注入して蓄積すると共に、前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートに第２の低電圧を印加し前記ソースに第２の高電圧を印加し、バンド・バンド間（Ｂａｎｄ  ｔｏ  Ｂａｎｄ）によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成されている（第２の低電圧＜第１の低電圧＜第２の高電圧＜第１の高電圧）。また、前記各記憶部中において前記第１の不揮発性半導体メモリ素子とドレインと第１のトランスファーゲートとが接続され、前記第２の不揮発性半導体メモリ素子のドレインと第２のトランスファーゲートと接続され、各記憶部中の前記第１の不揮発性半導体メモリ素子のソースは第１のソース線Ｓに共通接続され、第２の不揮発性半導体メモリ素子のソースは第２のソース線ＳＢに共通接続される。また、前記センスアンプは、一対のトランジスタのそれぞれのゲートを相手方のドレインに接続したラッチ回路を備えており、前記各記憶部中の第１のトランスファーゲートの出力は前記センスアンプのラッチ回路の一方のトランジスのゲートに共通接続され、第２のトランスファーゲートの出力は前記センスアンプのラッチ回路の他方のトランジスのゲートに共通接続され、前記各記憶部億部中の第１の不揮発性半導体メモリ素子のゲートは第１のコントロールゲート線ＣＧｎに接続され、前記第２の不揮発性半導体メモリ素子のゲートは第２のコントロールゲート線ＣＧｎＢに接続される。そして、前記複数の記憶部から所望の記憶部を選択する際には、所望の記憶部中のトランスファーゲートをオンにすると共に、この記憶部に対応する第１および第２のコントロールゲート線ＣＧｎ、ＣＧｎＢを活性化することにより、前記第１および第２の不揮発性半導体メモリ素子からの出力信号を前記トランスファーゲートを介して前記センスアンプ中のラッチ回路に転送する。
この場合、２つの不揮発性半導体メモリ素子をメモリセルとして含む記憶部を複数個配列する。このメモリセルは、フローティングゲートへの電荷の蓄積時に、コントロールゲートとソース間に電圧を印加し、バンド・バンド間（Ｂａｎｄ  ｔｏ  Ｂａｎｄ）によるホットエレクトロンを発生させ、このホットエレクトロンをフローティングゲートに注入して蓄積する。また、電荷の消去時には、コントロールゲートとソース間に電圧を印加し、バンド・バンド間によるホットホールを発生させ、このホットホールによりフローティングゲートに蓄積された電荷を消去する。そして、各記憶部においては、２つのメモリセルのドレインのそれぞれにトランスファーゲートが接続され、また、各記憶部中の２つのメモリセルのソースは、それぞれ独立のソース線に共通接続される。そして、複数の記憶部から所望の記憶部を選択する際には、所望の記憶部中のトランスファーゲートをオンにすると共に、この記憶部に対応するコントロールゲート線を活性化することにより、メモリセルからの出力信号をセンスアンプ中のラッチ回路に転送する。
これにより、本発明の不揮発性半導体メモリ素子を使用した記憶部を複数配列した不揮発性半導体メモリ装置を構成することができる。
【００４３】
本発明の第１２態様は、第１の不揮発性半導体メモリ素子と第２の不揮発性半導体メモリ素子とを備える不揮発性半導体メモリ装置であって、前記第１の不揮発性半導体メモリ素子および第２の不揮発性半導体メモリ素子は、半導体基板に形成されたＦＥＴ上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートと、ソースとドレインとを備えるフローティングゲートタイプの不揮発性半導体メモリ素子で構成される。この不揮発性半導体メモリ装置は、前記フローティングゲートへの電荷の蓄積時に、前記コントロールゲートに第１の低電圧を印加し前記ソースに第１の高電圧を印加し、バンド・バンド間（Ｂａｎｄ  ｔｏ  Ｂａｎｄ）によるホットエレクトロンを前記半導体基板中に発生させ、前記フローティングゲートに電荷を注入して蓄積すると共に、前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートに第２の低電圧を印加し前記ソースに第２の高電圧を印加し、バンド・バンド間（Ｂａｎｄ  ｔｏ  Ｂａｎｄ）によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成されている（第２の低電圧＜第１の低電圧＜第２の高電圧＜第１の高電圧）。また、前記第１の不揮発性半導体メモリ素子のソースは第１のソース線Ｓに接続され、第２の不揮発性半導体メモリ素子のソースは第２のソース線ＳＢに接続され、前記第１の不揮発性半導体メモリ素子のゲートは第１のワード線ＷＬｎに接続され、前記第２の不揮発性半導体メモリ素子のゲートは第２のワード線ＷＬｎＢに接続され、前記第１の不揮発性半導体メモリ素子のドレインは第１のデータ線Ｄに接続され、前記第２の不揮発性半導体メモリ素子のドレインは第２のデータ線ＤＢに接続される。
この場合、２つの不揮発性半導体メモリ素子をメモリセルとして備え、このメモリセルは、フローティングゲートへの電荷の蓄積時に、コントロールゲートとソース間に電圧を印加し、バンド・バンド間（Ｂａｎｄ  ｔｏ  Ｂａｎｄ）によるホットエレクトロンを発生させ、このホットエレクトロンをフローティングゲートに注入して蓄積する。また、電荷の消去時には、コントロールゲートとソース間に電圧を印加し、バンド・バンド間によるホットホールを発生させ、前記ホットホールによりフローティングゲートに蓄積された電荷を消去する。そして、２つのメモリセルのソースはそれぞれ独立したソース線に接続され、また、ドレインはそれぞれ独立したデータ線に接続される。そして、メモリセルのデータを読み出す際には、各メモリセルのコントロールゲートに所定のゲート電圧を印加する。
これにより、本発明の不揮発性半導体メモリ素子を２つ用いてメモリを構成し、メモリに保持されたデータの正論理信号とそのデータの反転論理信号とを独立に出力できる。
【００４４】
本発明の第１３態様は、第１の不揮発性半導体メモリ素子と第２の不揮発性半導体メモリ素子とを含む記憶部が複数配列され、選択された記憶部中の前記第１および第２の不揮発性半導体メモリ素子からの出力信号を列選択信号で駆動されるトランスファーゲート部を介して入力し、前記入力信号を増幅するセンスアンプを備える不揮発性半導体メモリ装置である。前記第１および第２の不揮発性半導体メモリ素子は、半導体基板に形成されたＦＥＴ上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートと、ソースとドレインとを備えるフローティングゲートタイプの不揮発性半導体メモリ素子で構成され、前記フローティングゲートへの電荷の蓄積時に、前記コントロールゲートに第１の低電圧を印加し前記ソースに第１の高電圧を印加し、バンド・バンド間（Ｂａｎｄ  ｔｏ  Ｂａｎｄ）によるホットエレクトロンを前記半導体基板中に発生させ、前記フローティングゲートに電荷を注入して蓄積すると共に、前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートに第２の低電圧を印加し前記ソースに第２の高電圧を印加し、バンド・バンド間（Ｂａｎｄ  ｔｏ  Ｂａｎｄ）によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成される（第２の低電圧＜第１の低電圧＜第２の高電圧＜第１の高電圧）。また、前記各記憶部中の第１の不揮発性半導体メモリ素子のソースは第１のソース線Ｓに共通接続され、第２の不揮発性半導体メモリ素子のソースは第２のソース線ＳＢに共通接続され、さらに前記各記憶部中の第１の不揮発性半導体メモリ素子のドレインは前記トランスファーゲート部の第１のトランスファーゲートに共通接続され、前記第２の不揮発性半導体メモリ素子のドレインは前記トランスファーゲート部の第２のトランスファーゲートに共通接続され、前記各記憶部中の第１の不揮発性半導体メモリ素子のゲートは前記不揮発性半導体メモリ素子を選択するための第１のワード線ＷＬｎに接続され、前記第２の不揮発性半導体メモリ素子のゲートは前記不揮発性半導体メモリ素子を選択するための第２のワード線ＷＬｎＢに接続され、前記複数の記憶部から所望の記憶部を選択する際に、選択する記憶部における前記第１のワード線ＷＬｎおよび第２のワード線ＷＬｎＢを活性化すると共に、前記第１および第２のトランスファーゲートをオンにすることにより、この記憶部の第１および第２の不揮発性半導体メモリ素子からの出力信号を前記センスアンプに転送する。
この場合、２つの不揮発性半導体メモリ素子をメモリセルとして含む記憶部を複数個配列する。このメモリセルは、フローティングゲートへの電荷の蓄積時に、コントロールゲートとソース間に電圧を印加し、バンド・バンド間（Ｂａｎｄ  ｔｏ  Ｂａｎｄ）によるホットエレクトロンを発生させ、このホットエレクトロンをフローティングゲートに注入して蓄積する。また、電荷の消去時には、コントロールゲートとソース間に電圧を印加し、バンド・バンド間によるホットホールを発生させ、このホットホールによりフローティングゲートに蓄積された電荷を消去する。そして、各記憶部において、２つのメモリセルのソースは、それぞれ独立のソース線に共通接続される。そして、各記憶部中の第１のメモリセルのドレインはトランスファーゲート部の第１のトランスファーゲートに共通接続され、第２のメモリセルのドレインはトランスファーゲート部の第２のトランスファーゲートに共通接続される。そして、複数の記憶部から所望の記憶部を選択する際には、所望の記憶部中のメモリセルのコントロールゲートを活性化すると共に、トランスファーゲート部の第１および第２のトランスファーゲートをオンにし、メモリセルからの出力信号をセンスアンプ中のラッチ回路に転送する。
これにより、本発明の不揮発性半導体メモリ素子を使用した記憶部によりメモリセルアレイを構成することができる。
【発明の効果】
【００４５】
従来のＥＥＰＲＯＭ等では、消去時において、不揮発性半導体メモリ素子（メモリセル）の閾値を正側であるように制御しながら、電荷を消去する必要があり、そのために複雑な制御回路を必要としていた。
これに対して、本発明においては、メモリセルのフローティングゲート内の電荷をホットホールにより消去するため、コントロールゲートの電圧を制御するだけでよく、複雑な制御回路を必要としない。
また、本発明の別の態様においては、メモリセルのフローティングゲートへの電荷の注入をホットエレクトロンにより行い、また、電荷の消去をホットホールにより行なうため、ドレイン（またはソース）の電圧と、コントロールゲートの電圧とを制御するだけでよく、複雑な制御回路を必要としない。また、コントロールゲートの電圧を制御することにより、閾値を正側、または負側に設定することができる。また、１層ポリシリコンのフローティングゲートを用いて標準ＣＭＯＳプロセスで製造することができる。
【００４６】
また、複雑な制御回路を必要としないため、本発明によるＥＥＰＲＯＭなどの不揮発性メモリと、標準ロジックとを１チップの中に同時に埋め込む場合においても、歩留まりの低下を低減し、製品の価格（コスト）を低減する効果を奏する。
【図面の簡単な説明】
【００４７】
【図１Ａ】本発明の第１の実施の形態に係る不揮発性半導体メモリ素子の平面図である。
【図１Ｂ】図１Ａの不揮発性半導体メモリ素子の等価回路図である。
【図１Ｃ】図１Ａの不揮発性半導体メモリ素子のＡ−Ａ’断面図である。
【図１Ｄ】図１Ａの不揮発性半導体メモリ素子のＢ−Ｂ’断面図である。
【図２Ａ】図１に示すメモリセルの動作を説明するための表である。
【図２Ｂ】図１に示すメモリセルの動作を説明するための表である。
【図３Ａ】バンド・バンド間（Ｂａｎｄ  ｔｏ  Ｂａｎｄ）によるホットホールについて説明するための図である。
【図３Ｂ】バンド・バンド間（Ｂａｎｄ  ｔｏ  Ｂａｎｄ）によるホットホールについて説明するための別の図である。
【図４】初期時、書き込み時、消去時のＶｇ−Ｉｄ特性を示す図である。
【図５】ファウラーノルトハイムのトンネル電流による消去特性を示す図である。
【図６Ａ】バンド・バンド間（Ｂａｎｄ  ｔｏ  Ｂａｎｄ）電流による消去特性を示す図である。
【図６Ｂ】バンド・バンド間（Ｂａｎｄ  ｔｏ  Ｂａｎｄ）電流による消去特性を示す別の図である。
【図７】メモリセルのカップリング系の等価回路を示す図である。
【図８】コントロールゲート電圧ＶＣＧとフローティングゲート電圧ＶＦＧとの関係を示す図である。
【図９】２層ポリシリコンゲート構造のメモリ素子の構成を示す図である。
【図１０】本発明の第２の実施の形態に係るメモリセルアレイの構成を示す図である。
【図１１Ａ】本発明の第２の実施の形態に係るメモリセルアレイの構成を示す図である。
【図１１Ｂ】図１０に示すメモリセルアレイの動作を説明するための表である。
【図１１Ｃ】図１０に示すメモリセルアレイの動作を説明するための表である。
【図１２Ａ】本発明の第３の実施の形態に係る不揮発性半導体メモリ装置の構成を示す図である。
【図１２Ｂ】本発明の第３の実施の形態に係る不揮発性半導体メモリ装置の動作を説明するための表である。
【図１３】本発明の第４の実施の形態に係る不揮発性半導体メモリ素子に採用されるプロセス構造を示す図である。
【図１４Ａ】本発明の第４の実施の形態に係る不揮発性半導体メモリ装置の第１の実施例を示す図である。
【図１４Ｂ】本発明の第４の実施の形態に係る不揮発性半導体メモリ装置の第１の実施例の動作を説明するための表である。
【図１５Ａ】本発明の第４の実施の形態に係る不揮発性半導体メモリ装置の第２の実施例を示す図である。
【図１５Ｂ】本発明の第４の実施の形態に係る不揮発性半導体メモリ装置の第２の実施例の動作を説明するための表である。
【図１６Ａ】本発明の第４の実施の形態に係る不揮発性半導体メモリ装置の第３の実施例を示す図である。
【図１６Ｂ】本発明の第４の実施の形態に係る不揮発性半導体メモリ装置の第３の実施例の動作を説明するための表である。
【図１７】本発明の第４の実施の形態に係る不揮発性半導体メモリ装置の第４の実施例を示す図である。
【図１８】図１７に示す第４の実施例の動作を説明するための表である。
【図１９】本発明の第４の実施の形態に係る不揮発性半導体メモリ装置の第５の実施例を示す図である。
【図２０】図１９に示す第５の実施例の動作を説明するための表である。
【図２１】本発明の第４の実施の形態に係る不揮発性半導体メモリ装置の第６の実施例を示す図である。
【発明を実施するための形態】
【００４８】
以下、本発明の実施の形態を添付図面を参照して説明する。
【００４９】
［第１の実施の形態］
図１Ａ〜図１Ｄは、本発明の第１の実施の形態に係る不揮発性半導体メモリ素子の構成を示す図であり、フローティングゲートタイプのＥＥＰＲＯＭの構成を示す図である。
【００５０】
図１ＡにＥＥＰＲＯＭセルの平面図を示す。図１Ｂには等価回路図（図１Ａに示すメモリセルの動作を説明するための図）、図１Ｃには図１ＡのＡ−Ａ’に沿った断面図、図１ＤにはＢ−Ｂ’に沿った断面図を示す。
【００５１】
このＥＥＰＲＯＭセルは、図１Ｂの等価回路に示すように、トランジスタ（ＦＥＴ）Ｔｒ，ドレインＤ、ソースＳ、コントロールゲートＣＧ、フローティングゲートＦＧ及びコントロールゲートＣＧとフローティングゲートＦＧとの間のキャパシタＣ（ＦＣ）とからなる。
【００５２】
構造的には、図１Ａにおいて、１は、ｐ型半導体基板Ｐｓｕｂ上に形成されたｎ型ウェル(以下ｎ−ｗｅｌｌ)、２はこのｎ−ｗｅｌｌ上に形成されたｎ＋拡散領域、３はフロー
ティングゲートとなるポリシリコンゲート、４はトランジスタのドレインとなるｎ+型の拡散層、５はソースとなるｎ＋型の拡散層、６はトランジスタのゲート部、７はメタル配線層と拡散層をつなぐコンタクト、８はドレインにつながるメタル配線、９はソースに繋がるメタル配線、１０はフローティングゲートのキャパシタとなるゲート部、１１はコントロールゲートとなるメタル配線、１２はｎ＋拡散層とメタル配線１１を繋げるコンタクト、１３は素子分離用のフィールド酸化膜である。
【００５３】
次に、このセルの動作を説明する。図２Ａ及び図２Ｂは、図１Ａに示すメモリセルへの書き込み動作、消去動作及び読み出し動作の各端子の電圧関係を表で示している。
【００５４】
図２Ａを参照して、書き込み時には、コントロールゲートＣＧの電圧を７Ｖ、ドレインＤの電圧を５Ｖ、ソースＳの電圧を０Ｖに設定する。この状態では、カップリング用のキャパシタＣ（ＦＣ）によって、後述するカップリング比の設定により、フローティングゲートの電圧が約４．２Ｖ位になり、トランジスタＴｒがオンする。
【００５５】
このとき、ドレインＤの電圧が５Ｖなので、Ｔｒは飽和領域での動作となり過剰電圧が印加されるので、ホットエレクトロンが発生しフローティングゲートに電子が注入される。この状態を書き込み状態とする。このとき、例えば、ドレインＤの電圧を０Ｖとすれば、Ｔｒには電流が流れないので、ホットエレクトロンは発生せず、電子はフローティングゲートに注入されない。すなわち選択的に書き込みが行われる。
【００５６】
一方、消去時には、コントロールゲートＣＧの電圧を１〜２Ｖ、ドレインＤの電圧を７Ｖ、ソースＳをオープン（ｏｐｅｎ）とする。
【００５７】
図３Ａは、バンド・バンド間（Ｂａｎｄ  ｔｏ  Ｂａｎｄ）によるホットホールの発生を示す図であり、コントロールゲートＣＧの電圧Ｖｃｇを０Ｖ、ドレインＤの電圧Ｖｄを高電圧（Ｖｄ＝ｈｉｇｈ）、ソースＳをオープン（ｏｐｅｎ）とする。まず初めに、ドレインＤの近傍にて空乏層の電界集中が起こる。
【００５８】
そして、図３Ｂに示すように、いわゆる高エネルギーによるバンド・バンド間（Ｂａｎｄ  ｔｏ  Ｂａｎｄ）の電流が流れ、ホールと電子のペアが発生する。高エネルギーを持ったホール（ホットホール）が一部フローティングゲートＦＧに取り込まれる。バンド・バンド間（Ｂａｎｄ  ｔｏ  Ｂａｎｄ）のことを、以降、単に「Ｂ  ｔｏ  Ｂ」ともいう。
【００５９】
さらに電圧を上げ、フローティングゲートとの間の酸化膜に過電界が印加されると、ファウラーノルトハイム(Fauler-Nordheim)のトンネル電流が流れ、フローティングゲート
ＦＧからドレインＤへ電子が放出される。さらに電圧を上げると、ジャンクションブレークダウンが起こり、大電流が基板に流れる。このブレークダウン電圧をＶＢＤとする。
【００６０】
このように、フローティングゲートへの書き込み、消去を行うと、フローティングゲート内の電子の数が、増減し、その結果、コントロールゲートとソース間の閾値が変化する。
【００６１】
バンド・バンド間（Ｂ  ｔｏ  Ｂ）電流の詳細は、「文献：『フラッシュメモリ技術ハンドブック』、編者：舛岡富士雄、発行所：株式会社サイエンスフォーラム、１９９３年8月１5日第１版第１刷発行。第５章第２節  不揮発性メモリセルにおけるバンド間トンネ
ル現象の解析、Ｐ２０６〜２１５」を参照。
【００６２】
この文献中の図７には、ドレイン電流とドレイン・ゲート間電圧依存性を測定した結果が示されており、ドレイン電圧を上げるに従い、アバランシェブレークダウンが起こる前のドレイン電流の変化の様子が示されている。
【００６３】
また、図４は、初期時(Initial)、書き込み時(Program)、消去時(Erase)のコントロー
ルゲート電圧Ｖｇとドレイン電流Ｉｄの特性（Ｖｇ−Ｉｄ特性）を示す図である。図４に示すように、このセルは消去し過ぎる（過消去）と、閾値が負になってしまうので、その限界点をErase(Limit)とする。また、過消去により閾値が負になった場合の特性をErase(
Over)に示す。
【００６４】
図５は、ファウラーノルトハイムのトンネル電流による消去特性を示している。
消去時間と閾値を示す。トンネル電流による消去特性は電界に依存するので、消去特性は時間ｔを対数で表現したＬｏｇ（ｔ）に対しほぼ直線になる。この場合は、消去時間が長すぎると過消去（オーバイレース）になってしまうので、時間の制御が非常に困難である。
【００６５】
図６Ａには、ＢｔｏＢによる消去特性を示す。ＢｔｏＢでは過剰な電子とホールが基板のドレイン近傍に発生するので、フローティングゲートがほぼ中性状態になると、消去特性は飽和してくる。実験では、多少負側で飽和する。但し、多少でも負の閾値になると、このセルはリークが発生し、問題である。この問題を解決するために、消去時、コントロールゲートにバイアス（ＶＣＧ＝１ｖ）を印加して、消去を制御する。このように、コントロールゲートにバイアス電圧を印加することにより、過消去（オーバイレース）した場合にも閾値を正側に維持することができる。
【００６６】
図７に、このメモリセルのカップリング系の等価回路を示す。
フローティングゲートの状態が初期状態（中性状態）とすると、この系のトータルチャージはゼロということから、（ＶＣＧ−ＶＦＧ）＊Ｃ（ＦＣ）＋（Ｖｓｕｂ−ＶＦＧ）＊Ｃ（ＦＢ）＋（ＶＤ−ＶＦＧ）＊Ｃ（ＦＤ）＋（ＶＳ−ＶＦＧ）＊Ｃ（ＦＳ）＝０。Ｃ（ＦＣ）＋Ｃ（ＦＢ）＋Ｃ（ＦＤ）＋Ｃ（ＦＳ）＝ＣＴ（トータル）とすると、ＶＦＧ＝ＶＣＧ＊Ｃ（ＦＣ）／ＣＴ＋Ｖｓｕｂ＊Ｃ（ＦＢ）／ＣＴ＋ＶＤ＊Ｃ（ＦＤ）／ＣＴ＋ＶＳ＊Ｃ（ＦＳ）／ＣＴここで、Ｃ（ＦＤ）＝Ｃ（ＦＳ）≒０、Ｖｓｕｂ＝ＶＳ＝０  とすると、ＶＦＧ＝ＶＣＧ＊Ｃ（ＦＧ）／｛Ｃ（ＦＣ）＋Ｃ（ＦＢ）｝ここで、Ｃ（ＦＧ）／｛Ｃ（ＦＣ）＋Ｃ（ＦＢ）｝＝α（カップリング比）とすると、ＶＦＧ＝αＶＣＧ  となる。通常、α≒０．６に設定する。
【００６７】
例えば、中性状態で、ＶＣＧ＝１ｖとすると、フローティングゲートの電圧ＶＦＧは０．６ｖとなり、等価的にホールが注入された状態になる。従って、この状態で、ＢｔｏＢの消去を行うと、図６のグラフのように、上へ１ｖシフトした形となり、消去限界点の閾値に収束させることが出来る。このように、消去時ＶＣＧの電圧を最適な正電圧とすることで、任意の閾値に設定でき、過消去を防ぐことが出来る。
【００６８】
このメモリセルの動作は図２Ａに示されている。書き込みは、ＣＧに７ｖ、ドレインＤに５ｖ、ソースＳを０ｖとすると、ホットエレクトロンが発生して、フローティングゲートＦＧに電子が注入される。
【００６９】
消去は、消去後の閾値を設定するために、ＣＧに１〜２ｖを印加する。ドレインＤに７ｖ、ソースＳをｏｐｅｎにすると、ＢｔｏＢのホットホールが発生してフローティングゲートにホールが注入（電子が放出）され、消去される。
【００７０】
読み出しは、ＣＧに３ｖ、ドレインに１ｖ、ソースＳを０ｖとする。書き込みされて閾値が３ｖ以上になっていればオフ（“０”）、消去されて閾値が０．５ｖになっていればオン（“１”）となる。
【００７１】
図８は、コントロールゲートに印加される電圧ＶＣＧと、フローティングゲートに印加される電圧ＶＦＧとの関係を示したものである。図に示すように、コントロールゲートの電圧ＶＣＧを増加すると、フローティングゲートの電圧ＶＦＧは、それに比例して増加する。
【００７２】
以上、本発明の第１の実施の形態として、標準ＣＭＯＳプロセスを使用するケースとして、図１に示す１層ポリシリコンゲートのメモリ素子を例に説明してきたが、多少のプロセス変更を許すならば、面積の縮小できる２層ポリシリコンゲート構造のメモリ素子を使用しても動作は同じである。
【００７３】
図９は、２層ポリシリコンゲート構造のメモリ素子の構成を示す図である。図９に示すように、コントロールゲートＣＧとフローティングゲートＦＧをそれぞれポリシリコンで構成した、２層ポリシリコンゲート構造とすることができる。
【００７４】
［第２の実施の形態］
以上、本発明の第１の実施の形態として不揮発性半導体メモリ素子（メモリセル）の例について説明したが、次に、本発明の第２の実施の形態として、このメモリセルをマトリックスアレイに組み込んだ場合の不揮発性半導体メモリ装置の実施の形態について説明する。
【００７５】
図１０は、本発明の第２の実施の形態に係る不揮発性半導体メモリ装置の構成を示す図である。
図１０に示すように、メモリセルＭ１１〜Ｍｍｎがマトリックス上に配列されてメモリセルアレイを形成する。これらのメモリセルＭ１１〜Ｍｍｎは、本発明によるフローティングゲートタイプの不揮発性半導体メモリ素子である。
【００７６】
図１０において、図示しない行デコーダによりワード線ＷＬ１〜ＷＬｍが選択され、図示しない列デコーダによりデータ線Ｄ１〜Ｄｎが選択される。
【００７７】
ワード線ＷＬ１にはメモリセルＭ１１、Ｍ１２〜Ｍ１ｎのコントロールゲートＣＧが接続される。ワード線ＷＬ２には、メモリセルＭ２１、Ｍ２２〜Ｍ２ｎのコントロールゲートＣＧが接続される。同様にワード線ＷＬｍに、メモリセルＭｍ１、Ｍｍ２、〜ＭｍｎのコントロールゲートＣＧが接続される。
【００７８】
データ線Ｄ１にはメモリセルＭ１１、Ｍ２１、〜Ｍｍ１のドレインＤが接続される。データ線Ｄ２にはメモリセルＭ１２、Ｍ２２、〜Ｍｍ２のドレインＤが接続される。同様に、データ線Ｄｎには、メモリセルＭ１ｎ、Ｍ２ｎ〜ＭｍｎのドレインＤが接続される。
【００７９】
メモリセルＭ１１、Ｍ２１〜ＭｍｎのソースＳは共通接続のソース線Ｓｏｕｒｃｅに接続される。共通接続のソース線Ｓｏｕｒｃｅはソース制御回路２００に接続される。ソース制御回路２００は、読み出し時と書き込み時においてＲ／Ｗ信号により駆動されるＮｃｈ（N型チャネル）トランジスタ２０１と、消去時においてＥｒａｓｅ信号により駆動されるＰｃｈ（P型チャネル）トランジスタ２０２とが直列に接続されて構成されている。
このトランジスタ２０１とトランジスタ２０２の接続点がソース線Ｓｏｕｒｃｅに接続される。このソース制御回路２００では、読み出し時と書き込み時にトランジスタ２０１によりソース線Ｓｏｕｒｃｅを０ｖにする。また、消去時にトランジスタ２０２によりソース線Ｓｏｕｒｃｅを所望のバイアス電圧Ｖｂにバイアスする。
【００８０】
図１１Ａは、図１０に示すメモリセルアレイの動作を説明するための図である。図１１Ｂに示す表は消去をドレイン側で行うメモリの例を示しており、図１１Ｃに示す表は消去をソース側で行うメモリの例を示している。
【００８１】
図１１Ｂの表に示すように、ドレイン側で蓄積電荷の消去を行なう場合は、全メモリセルの蓄積電荷を同時に消去する一括消去モードと、選択したワード線に接続されたメモリセルの蓄積電荷のみを消去するページ消去モードと、選択した１個のメモリセルのみの蓄積電荷を消去するビット消去モードとを選択できる。
【００８２】
また、図１１Ｃの表に示すように、ソース側で蓄積電荷の消去を行なう場合は、全メモリセルの蓄積電荷を同時に消去する一括消去モードと、選択したワード線に接続されたメモリセルの蓄積電荷のみを消去するページ消去モードとを選択できる。
【００８３】
最初に、図１１Ｂに示す表を参照して、ドレイン側で電荷の消去を行う場合を説明する。
一括消去モードでは、ワード線ＷＬ１，ＷＬ２〜ｍに対し、メモリセル内の電荷の消去時に正の閾値を与えるためのバイアス電圧として、１ｖを印加する。データ線Ｄ１，Ｄ２〜ｎに対し、ホットホールを発生に必要なバイアス電圧として、７ｖを印加する。また、共通接続されたソース線Ｓｏｕｒｃｅをオープンにするにするか、メモリセルをオフさせるための適当なバイアス電圧として例えば２ｖを印加する。この状態では全メモリセルが同時に消去される。
【００８４】
次に、ページ消去モードでは、ワード線ＷＬ１に対し、メモリセル内の電荷の消去時に正の閾値を与えるためのバイアス電圧として、１ｖを印加する。また、他のワード線ＷＬ２〜ｍに対し、電界を緩和しホットホールの発生を抑止するためのバイアス電圧として、４ｖを印加する。データ線Ｄ１〜Ｄｎには、ホットホールを発生に必要なバイアス電圧として、７ｖを印加する。共通接続されたソース線Ｓｏｕｒｃｅはオープンにするか、或いはメモリセルをオフにするためのバイアス電圧として、４ｖを印加する。
【００８５】
この状態では、ワード線ＷＬ１に接続されるメモリセルＭ１１〜Ｍ１ｎは消去されるが、ワーソ線ＷＬ２〜ＷＬｍに繋がるメモリセルは、ゲート電圧が４ｖと高いので、ドレインとの電界が弱くなり、ＢｔｏＢのホットホールが発生し難くなり、消去されない。よって、ワード線ＷＬ１に接続されたメモリセルＭ１１〜Ｍ１ｎのみ消去される。
【００８６】
ビット消去モードでは、例えば、メモリセルＭ１１のビット消去を行なう場合は、ワード線ＷＬ１に１ｖ、ワード線ＷＬ２〜ｍに４ｖ、データ線Ｄ１に７ｖ、データ線Ｄ２〜Ｄｎをｏｐｅｎあるいはバイアス４ｖを印加する。また、ソース線Ｓｏｕｒｃｅはオープンにするか或いは４ｖを印加する。この状態では、メモリセルＭ１１のみが消去される。
【００８７】
書き込み及び読み出しは、選択されたメモリセル例えばＭ１１が選択される場合は、ワード線ＷＬ１とデータ線Ｄ１に電圧を印加すれば書き込み或いは読み出しが行われる。
【００８８】
次に、図１１Ｃに示す表を参照して、ソース側で電荷の消去を行う場合を説明する。
一括消去モードの場合は、データ線ＷＬ１〜ＷＬｍに対し、メモリセル内の電荷の消去時に正の閾値を与えるためのバイアス電圧として、１ｖを印加する。データ線Ｄ１〜Ｄｎをオープンにするか、あるいはメモリセルをオフにするためのバイアス電圧として、２ｖを印加する。また、共通接続されたソース線Ｓｏｕｒｃｅに対し、ホットホールを発生に必要なバイアス電圧として、７ｖ印加する。これにより、全てのメモリセルにおいて、蓄積された電荷が消去される。
【００８９】
ページ消去モードの場合は、ワード線ＷＬ１に対し、メモリセル内の電荷の消去時に正の閾値を与えるためのバイアス電圧として、１ｖを印加し、他のワード線ＷＬ２〜ｍにバイアス電圧、４ｖを印加すると、非選択のメモリセルは電界が緩和され消去されず、ＷＬ１のセルのみが消去される。書き込み、読み出しは同じ動作である。
【００９０】
ソース側での消去のメリットとしては、ホットホールでのダメージがソース側に起こるので、読み出し時のドレイン側には影響されず、信頼性には良好な結果が期待できる。
また、他のメリットとしては、ソース側のみに高電圧が印加されるので、ドレイン側の回路（図示しない列デコーダ等）は、低電圧用のトランジスタで構成できるので、回路特性向上、レイアウト面積削減が期待できる。
【００９１】
前述の第１のバイアス電圧は、メモリセル内の電荷の消去時に正の閾値を与えるためのバイアス電圧「１ｖ」が相当する。前述の第２のバイアス電圧は、電界を緩和しホットホールの発生を抑止するためのバイアス電圧「４ｖ」が相当する。
【００９２】
また、前述のバイアス電圧Ａは、メモリセル内の電荷の消去時に正の閾値を与えるためのバイアス電圧「１ｖ」が相当する。前述のバイアス電圧Ｂは、ホットホールを発生に必要なバイアス電圧「７ｖ」が相当する。前述のバイアス電圧Ｃは、メモリセルをオフさせるためのバイアス電圧「２ｖ」が相当する。また、前述のバイアス電圧Ｄは、電界を緩和しホットホールの発生を抑止するためのバイアス電圧あるいはメモリセルをオフにするためのバイアス電圧「４ｖ」が相当する。
【００９３】
［第３の実施の形態］
図１２Ａは、本発明の第３の実施の形態に係る不揮発性半導体メモリ装置の構成を示す図である。図１２Ａは、ソース線をドレイン線と並行に設けたメモリセルアレイの例を示している。図１２Ａに示すメモリセルアレイが、図１０に示すメモリセルアレイと構成上異なるのは、ソース線Ｓ１〜Ｓｎ１をドレイン線Ｄ１〜Ｄｎと並行に独立して設けた点であり、他の構成は同様である。
【００９４】
図１２Ａに示すメモリセルアレイでは、ソース線Ｓ１にはメモリセルＭ１１〜Ｍｍ１のソースＳが接続される。ソース線Ｓ２にはメモリセルＭ１２〜Ｍｍ２のソースＳが接続される。同様に、ソース線ＳｎにはメモリセルＭ１ｎ〜ＭｍｎのソースＳが接続される。
【００９５】
また、図１２Ｂは、図１２Ａに示すメモリセルアレイの動作モードを表で示したものである。
【００９６】
図１２Ｂに示されるように、ソース側で蓄積電荷の消去を行なう場合にも、全メモリセルの蓄積電荷を同時に消去する一括消去モードと、選択したワード線に接続されたメモリセルの蓄積電荷のみを消去するページ消去モードと、選択した１個のメモリセルのみの蓄積電荷を消去するビット消去モードとを選択できる。
【００９７】
図１２Ｂの表において、一括消去モードでは、ＷＬ１，ＷＬ２〜ｍに１ｖを印加、Ｄ１，Ｄ２〜ｎをｏｐｅｎにし、Ｓ１、Ｓ２〜ｎに７Ｖを印加する。この状態では全メモリセルが同時に消去される。すなわち、全メモリセルはソース側から消去される。
【００９８】
次に、ページ消去モードでは、ＷＬ１に１ｖ、ＷＬ２〜ｍに４ｖを印加する。Ｄ１〜Ｄｎはｏｐｅｎにし、Ｓ１、Ｓ２〜ｎに７Ｖを印加する。この状態では、ＷＬ１に接続されるＭ１１〜Ｍ１ｎは消去されるが、ＷＬ２〜ＷＬｍに繋がるメモリセルは、ゲート電圧が４ｖと高いので、ソースとの電界が弱くなり、ＢｔｏＢのホットホールが発生し難くなり、消去されない。よって、ＷＬ１のみ消去される。
【００９９】
ビット消去モードでは、例えば、メモリセルＭ１１のビット消去を行なう場合は、ＷＬ１に１ｖ、ＷＬ２〜ｍに４ｖ、Ｄ１、Ｄ２〜Ｄｎをｏｐｅｎ、Ｓ１に７ｖ、Ｓ２〜ｎをｏｐｅｎにする。この状態では、Ｍ１１のみが消去される。
【０１００】
書き込み及び読み出しは、選択されたメモリセル例えばＭ１１が選択される場合は、ＷＬ１とＤ１に電圧を印加すれば書き込み或いは読み出しがが行われる。
【０１０１】
以上、本発明の不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置について説明したが、上述した実施の形態では、書き込みについては、ホットエレクトロンによる書き込みを例に説明したが、コントロールゲートＣＧに例えば１０〜１５ｖ程度の高電圧を印加して、ファウラーノルトハイムのトンネル電流による書き込みも可能である。但し、トンネル電流による書き込みは、比較的高電圧を必要とする。
【０１０２】
以上説明したように、従来のＥＥＰＲＯＭ等では、消去時において、閾値を正側であるように制御しながら、電荷を消去する必要があり、そのために複雑な制御回路を要していた。これに対して、本発明においては、フローティングゲート内の電荷をホットホールにより消去するため、コントロールゲートの電圧を制御するだけでよく、複雑な制御回路を必要としない。
【０１０３】
［第４の実施の形態］
次に、本発明の第４の実施の形態に係る不揮発性半導体メモリ素子として、第1の実施の形態に係る不揮発性半導体メモリ素子において、消去時のコントロールゲートの電位が負になる場合について説明する。第1の実施の形態に係る不揮発性半導体メモリ素子と重複する説明は割愛する。
【０１０４】
図２Ｂを参照して、書き込みは、コントロールゲートＣＧを３ｖ、ドレインＤを９ｖ、ソースＳをオープン（ｏｐｅｎ）にすると、ドレイン近傍でバンド・バンド間（Ｂａｎｄ  ｔｏ  Ｂａｎｄ）によるホットホール（Ｈｏｔ  Ｈｏｌｅ）とホットエレクトロン（Ｈｏｔ  Ｅｌｅｃｔｒｏｎ）が発生し、ゲート電圧が正電位なので、ホットエレクトロンがフローティングゲート内へ注入され、電荷として蓄積される。
【０１０５】
このとき、ドレインＤを７ｖにすると、ゲート電圧を３ｖに上げているので、ホットホール及びホットエレクトロンは発生せず、書き込みは起こらない。この条件を書き込み禁止とする。
【０１０６】
消去は、コントロールゲートＣＧを−１ｖ〜０ｖ、ドレインＤに７ｖ、ソースＳをオープンにすると、ドレイン近傍でバンド間（Ｂａｎｄ  ｔｏ  Ｂａｎｄ）によるホットホール（Ｈｏｔ  Ｈｏｌｅ）が発生し、フローティングゲート内にホットホールが注入され、蓄積された電荷が消去される。コントロールゲートＣＧにマイナスのバイアスを印加すると、フローティングゲートの電位が負になるので、さらに消去が起こり易くなる。
【０１０７】
ＭＯＳＦＥＴではソースとドレインの構造が対称であるため、ドレインをオープンにしてソース側に電圧を印加するようにしても、同様な書込み、消去動作を行なうことができる。
【０１０８】
また、読み出しは、コントロールゲートＣＧに０〜３ｖ、ドレインＤに１ｖ、ソースＳを０ｖにすると、書き込みが行われて閾値が３ｖ以上になっている場合は、電流が流れず“０”と判断され、消去が行われて閾値が負、或いは３ｖ以下になっている場合は電流が流れて“１”と判断される。
【０１０９】
このように、フローティングゲートへの書き込み、消去を行うと、フローティングゲート内の電子の数が、増減し、その結果、コントロールゲートとソース間の閾値が変化する。
【０１１０】
前述の第１の低電圧は、図２Ｂのコントロールゲートに印加する電圧「３ｖ」が相当し、第２の低電圧は、図２Ｂのコントロールゲートに印加する電圧「−１〜０ｖ」が相当する。また、前述の第１の高電圧は、図２Ｂのコントロールゲートに印加する電圧「９ｖ」が相当し、第２の高電圧は、図２Ｂのドレインに印加する電圧「７ｖ」が相当する。
【０１１１】
また、ＢｔｏＢによる消去特性を示す図６Ｂにおいて、コントロールゲートの電圧ＶＣＧを変化させることにより、閾値を制御することができる。図中の（ａ）のグラフで示す「ＶＣＧ＝０ｖ」の場合は、閾値を少しだけ負にすることができる。図中の（ｂ）のグラフで示す「ＶＣＧ＝１ｖ」の場合は、閾値を正（例えば、１Ｖ）とすることができ、図中の（ｃ）のグラフで示す「ＶＣＧ＝−１ｖ」の場合は、閾値を負（例えば、−１Ｖ）とすることができる。このように、コントロールゲートの電圧を制御することにより、閾値を変化させることができる。本発明では、この特性を利用している。
【０１１２】
例えば、中性状態で、コントロールゲート電圧ＶＣＧを１ｖ（ＶＣＧ＝１ｖ）とすると、フローティングゲート電圧ＶＦＧは０．６V（ＶＦＧ＝０．６ｖ）となり、等価的にホールが注入された状態になる。従って、この状態で、ＢｔｏＢの消去を行うと、図６Ｂの（ｂ）のグラフのように、上へ１ｖシフトした形となり、正の閾値に収束させることが出来る。また、逆に、コントロールゲート電圧ＶＣＧを−１ｖにすると、図６Ｂの（ｃ）のグラフのようにグラフは下にシフトし、電子が注入される。このように、消去時にコントロールゲート電圧ＶＣＧを最適な電圧とすることで、任意の閾値に設定でき、過消去を防ぐことが出来る。
【０１１３】
このメモリセルの動作は、図２Ｂと同じであり、重複した説明は省略する。
【０１１４】
ここで、コントロールゲートＣＧに負電圧を印加する方法について説明する。
図１３は、本発明の不揮発性半導体メモリ素子に採用されるプロセス構造を示す図である。図１３に示すように、Ｐ型基板（Ｐｓｕｂ）上に、不揮発性素子を構成するｗｅｌｌ構造（図面右側）と、制御用の回路を構成する高電圧系のトランジスタを構成するｗｅｌｌ構造（図面左側）を採用する。
【０１１５】
不揮発性素子の微細トランジスタは、Ｐｓｕｂ上に形成されたＤｅｅｐ−Ｎｗｅｌｌ（ＤＮＷ）内に、例えば不揮発性ＮＭＯＳ素子ＮＶ−ＮＭＯＳ（Non-Volatile-N channel M
etal-Oxide-Semiconductor）を作るためのＰ−ｗｅｌｌ（ＰＷ）と不揮発性ＰＭＯＳ素子
ＮＶ−ＰＭＯＳを作るためのＮ−ｗｅｌｌ（ＮＷ）を構成する。
【０１１６】
ＮＭＯＳのＰ−ｗｅｌｌにはｗｅｌｌ電圧ＶＰＷが、ＰＭＯＳのＮ−ｗｅｌｌにはｗｅｌｌ電圧ＶＮＷが印加される。また、不揮発性素子のドレイン、ソースにはそれぞれ測定電圧を印加する端子Ｄ、Ｓが接続される。
【０１１７】
一方、不揮発性素子に高電圧を供給する目的で、２０ｖ（ボルト）系のトランジスタが、図左側のように、Ｐｓｕｂ上に、２０ｖ系ＮＭＯＳを作るための高電圧用Ｐ−ｗｅｌｌ（ＨＰＷ）と、２０ｖ系ＰＭＯＳを作るための高電圧用Ｎ−ｗｅｌｌ（ＨＮＷ）を構成する。
【０１１８】
ＮＭＯＳトランジスタのソース、ＰｓｕｂはＶｓｓと共通接続する。また、ＰＭＯＳトランジスタのソース、ｗｅｌｌ（ＨＮＷ）はＶｐｐに接続する。この構造を採用すると、ＮＶ−ＭＯＳ系のｗｅｌｌと２０ｖ系のｗｅｌｌを電気的に分離できるので、ｗｅｌｌに異なった電圧を印加できる。
【０１１９】
ここでは、Ｖｓｓ＝−２ｖ〜０ｖ，Ｖｐｐ＝３ｖ〜９ｖとする。なお、この構造自体は、例えばフラッシュメモリのように、消去時にメモリセルのＰ−ｗｅｌｌに正の電圧を印加するような製品には良く用いられる。
【０１２０】
以上、本発明の実施の形態として、標準ＣＭＯＳプロセスを使用するケースとして、図１Ａに示す１層ポリシリコンゲートのメモリ素子を例に説明してきたが、多少のプロセス変更を許すならば、面積の縮小できる２層ポリシリコンゲート構造のメモリ素子を使用しても動作は同じである。
【実施例１】
【０１２１】
次に、本発明の不揮発性半導体メモリ素子（メモリセル）の応用例として、本発明の不揮発性半導体メモリ素子をメモリセルとして構成されたメモリセルアレイを備える、不揮発性半導体メモリ装置の例を示す。
【０１２２】
図１４Ａは、本発明の不揮発性半導体メモリ装置の第１の実施例を示す図である。図１４Ａに示す不揮発性半導体メモリ装置は、ＳＲＡＭ１００と、本発明の不揮発性半導体メモリ素子を使用した記憶部２００とで構成されている。
【０１２３】
ＳＲＡＭ１００はデータを保持するＳＲＡＭであり、周知のシングルポートＳＲＡＭ（ＳＰ−ＳＲＡＭ）の回路構成を示している。このＳＲＡＭ１００は、スイッチ用のトランジス１０１、１０２と、左側のインバータを構成するトランジスタ１１１、１１２、右側のインバータを構成するトランジスタ１２１、１２２とで構成される。また、２つのインバータの入力と出力とが互いに接続されて、フリップフロップが構成されている。
【０１２４】
記憶部２００のトランジスタ２０１、２０２は、データを転送するトランスファーゲートとなるトランジスタ、トランジスタ（メモリセル）２０２、２０４は、本発明のフローティングゲートタイプの不揮発性半導体メモリ素子（メモリセル）である。
【０１２５】
そして、ＳＲＡＭ１００のインバータ用のトランジスタ１１１、１１２のゲートが記憶部２００内のトランスファーゲート用のトランジスタ２０１に接続される。また、ＳＲＡＭ１００のインバータ用のトランジスタ１２１、１２２のゲートが記憶部２００内のトランスファーゲート用のトランジスタ２０３に接続される。
【０１２６】
前述の第１の不揮発性半導体メモリ素子は、トランジスタ（メモリセル）２０２が相当し、第２の不揮発性半導体メモリ素子は、トランジスタ（メモリセル）２０４が相当する。また、前述の第１のトランスファーゲートはトランジス２０１が相当し、第２のトランスファーゲートはトランジスタ２０３が相当する。
【０１２７】
このメモリの動作を、図１４Ｂにおいて示している。図示はしていないが、このメモリセルの初期設定として、エレクトロンを注入した状態に設定する。このメモリセルにエレクトロンを注入するためには、トランスファーゲートとなるトランジスタ２０１、２０３のゲート信号ＴＲＦを０ｖ、ゲート信号ＣＧＬ及びＣＧＲを３ｖ、ソースに９Ｖを印加する。この状態では、トランジスタ（メモリセル）２０２、２０４のフローティングゲートにはエレクトロンが注入される。
図１４Ｂを参照して、書き込みは、トランスファーゲートとなるトランジスタ２０１、２０３のゲート信号ＴＲＦを０ｖ、ゲート信号ＣＧＬ（左側セル）を３ｖ、ゲート信号ＣＧＲ（右側セル）を０〜−２ｖ、ソースＳに７ｖを印加する。左側メモリセル２０２は電界が緩和され、消去されず、右側メモリセル２０４は消去される。この状態を書き込みと定義する。
【０１２８】
一方、消去は、ゲート信号ＴＲＦを０ｖ、コントロールゲートＣＧＬを０〜−２ｖ、コントロールゲートＣＧＲを３ｖ、ソースＳを７ｖとすると、左側セル２０２は消去、右セル２０４は消去されない。この状態を消去とする。
【０１２９】
セルデータ転送モードでは、この記憶部２００のデータをＳＲＡＭ１００に転送するモードである。転送は、基本的には、電源立上げ時に行われる。トランスファーゲートのゲート信号ＴＲＦをＶｃｃ印加状態、ＣＧＬ、ＣＧＲ及びＳを０ｖとする。ここで、記憶部２００に書き込みが行われている場合は、右側メモリセル２０４が消去されているので、電源Ｖｃｃが徐々に立ち上がってくると、メモリセル２０２はオフ、メモリセル２０４がオンして信号Ｂｉｔが信号ＢｉｔＢより低い電圧になるので、ＳＲＡＭ１００の設定は、結果的にＢｉｔが０ｖ、ＢｉｔＢがＶｃｃに設定される。
【０１３０】
一方、記憶部２００が消去状態の場合は、電源立上げ時、メモリセル２０２がオン、メモリセル２０４はオフしているので、ＢｉｔがＶｃｃ，ＢｉｔＢが０ｖに設定される。
【０１３１】
ＳＲＡＭの読み出しは、トランスファーゲートのゲート信号ＴＲＦが０ｖ、ワード線ＷＬが３ｖ（Ｖｃｃ）となり、信号ＣＧＬ、ＣＧＲ、ソースＳを０ｖとする。ＴＲＦが０ｖなので、メモリセル２０２、２０４はＳＲＡＭから切り離されているので、電源投入後は、このメモリはＳＲＡＭと同様に動作する。
【０１３２】
ここで特徴的なのは、メモリセル２０２、２０４は最大９ｖまでの電圧が印加されるので、中耐圧のＭＯＳ、例えば３ｖ系のＭＯＳトランジスタを用いるのが推奨されるが、ＳＲＡＭ１００及びスイッチトランジスタ２０１、２０２は高い電圧が印加されないので、低電圧MOSトランジスタ、たとえば１ｖ系のＭＯＳで構成できる。従って、微細化に適し
ており、面積的にも微小なメモリが実現できる。
【実施例２】
【０１３３】
図１５Ａに、本発明の不揮発性半導体メモリ装置の第２の実施例を示す。図１５Ａに示す不揮発性半導体メモリ装置が、図１４Ａに示す不揮発性半導体メモリ装置と構成上異なるのは、図１４Ａにおいて、ソースＳを、左側のメモリセル２０２用のソースＳＬと、右側のメモリセル２０４用のソースＳＲに分けた点であり、他の構成は図１４Ａに示す不揮発性半導体メモリ装置と同様である。このため、同一の構成部分には同一の符号を付し、重複する説明は省略する。このような構成とするとことにより、ソースに印加する電圧を独立に設定でき、書き換えが容易になる。
【０１３４】
前述の第１のソース線ＳＬはソース線ＳＬが相当し、第２のソース線ＳＲはソース線ＳＲが相当する。
【０１３５】
このメモリの動作を、図１５Ｂにおいて示している。
【０１３６】
図１５Ｂを参照して、書き込みは、トランスファーゲート用のゲート信号ＴＲＦを０ｖ、ワード線ＷＬを０ｖ、ゲート信号ＣＧＬを３ｖ、ＣＧＲを−２ｖ、ソースＳＬを９ｖ、ソースＳＲを７ｖとする。左のメモリセル２０２には電子が注入されて閾値が高くなり、右のメモリセル２０４は消去されて電子が放出され、閾値が低くなる。
【０１３７】
消去は逆に、トランスファーゲート用のゲート信号ＴＲＦを０ｖ、ワード線ＷＬを０ｖ、ゲート信号ＣＧＬを−２ｖ、ＣＧＲを３ｖ、ソースＳＬを７ｖ、ＳＲを９ｖに設定すると、メモリセル２０２の閾値は低くなり、メモリセル２０４の閾値は高くなる。この書き込み、消去セルの状態は可逆性があるので、書き込み／消去の繰り返しが容易に実現できる。セルデータ転送、ＳＲＡＭ読み出しモードは図１１の実施例と同様である。
【実施例３】
【０１３８】
図１６Ａに、本発明の不揮発性半導体メモリ装置の第３の実施例を示す。図１６Ａに示す不揮発性半導体メモリ装置が、図１５Ａに示す不揮発性半導体メモリ装置と構成上異なるのは、図１５Ａにおいて、ＳＲＡＭ１００の電源側にスイッチ用トランジスタ１３１を設けた点であり、他の構成は図１５Ａに示す不揮発性半導体メモリ装置と同様である。このため、同一の構成部分には同一の符号を付している。また、１３１のゲートには、ＳＥＴ信号が接続される。
【０１３９】
このメモリの動作を、図１６Ｂにより示している。
図１６Ｂと、図１５Ｂとの違いは、セルデータ転送の状態である。図１６Ｂの例では、セルデータ転送時、電源Ｖｃｃは既に立ち上がっている。このとき、ゲート信号ＴＲＦをＶｃｃにして、ゲート信号ＳＥＴをＶｃｃから徐々に０ｖにスイッチさせると、電源を立ち上げるのと同様の状態になり、ＳＲＡＭ１００のフリップフロップがセルの状態に対応して設定される。
【実施例４】
【０１４０】
図１７に、本発明の不揮発性半導体メモリ装置の第４の実施例を示す。図１７は、記憶部５００をｍ個のメモリアレイで構成した実施例である。
【０１４１】
図１７において、３００はデータを増幅して出力するメインアンプ、４００はセルのデータを増幅する初段のアンプを示している。センスアンプ４００は、電流源となるトランジスタ４０１、４０２を負荷にして、ゲートを交差させたラッチ回路用のトランジスタ４０３、４０４と、センスアンプ４００を活性化させるためのトランジスタ４０５で構成される。
【０１４２】
トランジスタ４０５のゲートには、このトランジスタ４０５をオンにしセンスアンプ４００を活性化させるためのセンスエネーブル信号ＳＥＮが入力される。また、トランジスタ４０３、４０４のドレインは信号線ＳＯ、ＳＯＢを介して、メインアンプ（Ｍａｉｎ  Ａｍｐ）３００に接続される。
【０１４３】
さらに、トランジスタ４０３、４０４のそれぞれのゲートは信号線Ｄ、ＤＢにより記憶部５００−１〜５００−ｍ内のトランスファーゲートに接続される。
【０１４４】
記憶部５００−１〜５００−ｍは、トランスファーゲートとなるトランジス５０１、５０３と、本発明による不揮発性半導体メモリ素子であるメモリセル５０２、５０４とで構成される。
【０１４５】
記憶部５００−１のトランスファーゲート用のトランジス５０１、５０３のゲートには、セルデータをセンスアンプ４００にトランスファーするときに選択する信号ＳＥＬ１が接続される。メモリセル５０２及び５０４のゲートにはそれぞれゲート信号ＣＧ１、ＣＧ１Ｂが接続される。また、メモリセル５０２のソースは信号線Ｓに接続され、メモリセル５０４のソースは信号線ＳＢに接続される。
【０１４６】
また、同様にして、記憶部５００−２には、信号線ＳＥＬ２、ＣＧ２、ＣＧ２Ｂが接続され、ソースはそれぞれ信号線Ｓ及びＳＢに接続される。同様にして、記憶部５００−ｍには、信号線ＳＥＬｍ、ＣＧｍ、ＣＧｍＢが接続され、ソースはそれぞれ信号線Ｓ及びＳＢに接続される。
【０１４７】
前述のセンスアンプはセンスアンプ４００が相当し、前述の第１の不揮発性半導体メモリ素子は、トランジスタ（メモリセル）５０２が相当し、第２の不揮発性半導体メモリ素子は、トランジスタ（メモリセル）５０４が相当する。また、前述の第１のトランスファーゲートはトランジス５０１が相当し、第２のトランスファーゲートはトランジスタ５０３が相当する。また、前述の第１のソース線はソース線Ｓが相当し、第２のソース線ＳＢはソース線ＳＢが相当する。また、前述の第１のコントロールゲート線ＣＧｎはコントロールゲート線ＣＧ１〜ＣＧｍが相当し、第２のコントロールゲート線ＣＧｎＢはコントロールゲート線ＣＧ１Ｂ〜ＣＧｍＢが相当する。
【０１４８】
このメモリアレイの動作を、図１８に示す。なお、図１８では、記憶部５００−１のメモリセルの動作を例として示している。
【０１４９】
図１８を参照して、書き込みは、トランスファーゲートのゲート信号ＳＥＬ１を０ｖ、コントロールゲート信号ＣＧ１を２ｖ、コントロールゲート信号ＣＧ１Ｂを−２ｖ、ソースＳを９ｖ、ソースＳＢを７ｖに設定する。
【０１５０】
この書込み状態では、不揮発性半導体メモリ素子（メモリセル）５０２にはフローティングゲート内に電子が注入され、閾値が高くなるためｏｆｆ状態となる。また、メモリセル５０４は、ホールが注入されるため、閾値が下がり、ｏｎ状態となる。このとき、トランスファーゲートのゲート信号ＳＥＬ１は０ｖでトランジスタ５０１、５０３はオフしているので、信号線Ｄ、ＤＢのレベルは確定しておらず、センスアンプ４００はまだ活性化する必要がないので、信号ＳＥＮは０ｖである。当然、センスアンプの出力ＳＯ、ＳＯＢも確定していない。
【０１５１】
消去は、トランスファーゲートのゲート信号ＳＥＬ１を０ｖ、ゲート信号ＣＧ１を−２ｖ、ゲート信号ＣＧ１Ｂを２ｖ、ソースＳを７ｖ、ソースＳＢを９ｖに設定すると、メモリセル５０２は、フローティングゲート内にホールが注入されるため、閾値が下がり、ｏｎ状態となる。また、不揮発性半導体メモリ素子（メモリセル）５０４は、電子が注入され、閾値が高くなるためオフ状態となる。
【０１５２】
ここで、ソースＳ、ソースＳＢは選択された記憶部以外にも共通接続されている、すなわち、５００−１が選択されている場合、５００−２〜５００−ｍのゲート信号ＣＧ１、ＣＧ１Ｂは、４Ｖ程度に高く設定して、メモリ素子に書き込み、消去を禁止する。
【０１５３】
次に、このメモリ素子を読み出す。
“０”を読み出す場合、トランスファーゲートのゲート信号ＳＥＬ１をＨ（Ｈｉｇｈ）として５０１、５０３をオンさせ、ゲート信号ＣＧ１、ＣＧ１Ｂを０ｖ或いは１ｖ程度に設定する。ソースＳ、ＳＢは０ｖとする。５０２の閾値は高く、オフしており、５０４の閾値は低くオンしているので、信号線Ｄは“１”に、信号線ＤＢは“０”になる。ここで、センスアンプ４００を活性化するためにゲート信号ＳＥＮをＨにすると、信号線Ｄ、ＤＢのレベルをセンスアンプ４００が感知して増幅し、信号線ＳＯ、ＳＯＢのレベルが“０”及び“１”に確定する。この信号を、メインアンプ３００で増幅して出力ＯＵＴを出力する。“１”読み出しの場合は、データが逆であること以外は、動作は同様である。
【実施例５】
【０１５４】
図１９に、本発明の不揮発性半導体メモリ装置の第５の実施例を示す。図１９は、不揮発性半導体メモリ装置のメモリセルアレイを、１列にｍ個の記憶部７００−１〜７００−ｍを配列して構成した実施例である。
【０１５５】
図１９に示す不揮発性半導体メモリ装置において、メインアンプ３００、センスアンプ４００は図１４に示す例と同様であり、同一の構成部分には同一の符号を付し、重複する説明は省略する。
【０１５６】
図１９に示す不揮発性半導体メモリ装置において、図示しない列デコーダより列選択信号ＣＯＬｉがトランジス６０１、６０２で構成されるトランスファーゲート部に出力される。ｉは１≦ｉ≦ｎである。このトランジスタ６０１、６０２はカラムのトランスファーゲートとなるトランジスタであり、ゲートに列選択信号ＣＯＬｉが接続され、この列選択信号ＣＯＬｉにより選択される列セレクタゲートとなる。
【０１５７】
記憶部７００−１は、本発明による不揮発性半導体メモリ素子であるメモリセル７０１と７０２で構成される。メモリセル７０１のゲートには図示しない行デコーダより出力されるワード線ＷＬ１が接続され、メモリセル７０２には同じく図示しない行デコーダより出力されるワード線ＷＬ１Ｂが接続される。また、メモリセル７０１のソースは信号線Ｓに接続され、メモリセル７０２のソースは信号線ＳＢに接続される。また、メモリセル７０１のドレインは共通データ線Ｄを通してトランスファーゲート部のトランジス６０１に接続され、メモリセル７０２のドレインは共通データ線ＤＢを通してトランスファーゲート部のトランジス６０２に接続される。
【０１５８】
また、同様にして、記憶部７００−２内の各メモリセルには、ワード線ＷＬ２、ＷＬ２Ｂが接続され、各メモリセルのソースはそれぞれソース線Ｓ及びＳＢに接続される。同様にして、記憶部５００−ｍには、ワード線ＷＬｍ、ＷＬｍＢが接続され、ソースはそれぞれソース線Ｓ及びＳＢに接続される。
【０１５９】
前述のセンスアンプはセンスアンプ４００が相当し、前述の第１の不揮発性半導体メモリ素子は、トランジスタ（メモリセル）７０１が相当し、第２の不揮発性半導体メモリ素子は、トランジスタ（メモリセル）７０２が相当する。また、前述のトランスファーゲート部はトランジス６０１、６０２が相当する。また、前述のトランスファーゲート部の第１のトランスファーゲートはトランジス６０１が相当し、第２のトランスファーゲートはトランジスタ６０２が相当する。また、前述の第１のソース線Ｓはソース線Ｓが相当し、前述の第２のソース線ＳＢはソース線ＳＢが相当する。また、前述の第１のワード線ＷＬｎはワード線ＷＬ１〜ＷＬｎが相当し、前述の第２のワード線ＷＬｎＢはワード線ＷＬ１Ｂ〜ＷＬｎＢが相当する。また、前述の第１のデータ線Ｄは共通データ線Ｄが相当し、前述の第２のデータ線は共通データ線ＤＢが相当する。
【０１６０】
このメモリアレイの動作を、図２０に示す。図２０においては、記憶部７００−１のメモリセルの動作を例として示している。
【０１６１】
図２０を参照して、書き込みは列選択信号ＣＯＬｉを０ｖとしてトランスファーゲートのトランジスタ６０１、６０２をオフさせ、ワード線ＷＬ１を２ｖ、ワード線ＷＬ１Ｂを−２ｖ、ソースＳを９ｖ、ソースＳＢを７ｖに設定する。メモリセル７０１はホットエレクトロンによる電子注入が起こり、７０２にはホットホールによるホール注入が起こる。
【０１６２】
消去は、逆に、ワード線ＷＬ１に−２ｖ、ワード線ＷＬ１Ｂを２ｖ、ソースＳを７ｖ、ソースＳＢを９ｖとすると、７０２にはホールが、７０４には電子が注入される。なお、記憶部７００−２〜７００−ｍには書き込み、消去が起こらないように、ワード線ＷＬ１、ＷＬＢには例えば４ｖを印加して置く。
【０１６３】
読み出し時は、選択されたワード線ＷＬ１、ＷＬ１Ｂに２ｖ、非選択ワード線には−２ｖ、を印加する。選択されたカラムＣＯＬｉが選択されてＨ（オン）になると、“０”読み出しの場合は、信号線Ｄが“１”、信号線ＤＢが“０”となり、ここでセンスアンプ４００中のトランジスタ４０５のゲート信号ＳＥＮがＨ（オン）となり、センスアンプ４００の信号が確定して、信号線ＳＯが“０”、信号線ＳＯＢが“１”となる。“１”データの読み出しも同様である。
【実施例６】
【０１６４】
図２１に、本発明の不揮発性半導体メモリ装置の第６の実施例を示す。図２１は、図１９に示すメモリセルを、具体的に列方向にもｎ個配置した例を示したものである。
【０１６５】
図２１に示す例では、記憶部７０１−１１から７００−ｍｎで示すｍ×ｎ個の記憶部が配置され、行方向をワード線ＷＬ１〜ＷＬｍ、およびワード線ＷＬ１Ｂ〜ＷＬｍＢで選択し、列方向を列選択信号ＳＥＬ１〜ＳＥＬｎで選択する。メインアンプ３００とセンスアンプ４００の動作は、図１９で説明した動作と同様である。また、書込み、消去、読み出しの動作も同様である。
【０１６６】
以上、本発明の実施の形態について説明したが、本発明の不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【産業上の利用可能性】
【０１６７】
本発明によれば、不揮発性半導体メモリ装置のメモリセル内の蓄積電荷を消去する場合に、複雑な制御回路を使用することなくメモリセルの閾値を正側であるように制御でき、また、標準ＣＭＯＳプロセスにより製造することができる、不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置を提供することができる。さらに、不揮発性半導体メモリ装置を構成する不揮発性半導体メモリ素子（メモリセル）のフローティングゲートへの電荷の蓄積と消去を容易に行え、またフローティングゲートに蓄積された電荷を消去する場合にメモリセルの閾値を容易に制御でき、また、１層ポリシリコンのフローティングゲートを用いて製造することができる、不揮発性半導体メモリ素子、およびこの不揮発性半導体メモリ素子を備える不揮発性半導体メモリ装置を提供することができる。
【符号の説明】
【０１６８】
１・・・ｐ型半導体基板に形成されたｎ型ウェル、２・・・ｎ＋拡散領域、３・・・フローティングゲート、４・・・ドレイン（ｎ+型の拡散層）、５・・・ソース（ｎ＋型の拡散層）、６・・・トランジスタのゲート、１１・・・コントロールゲート、Ｐｓｕｂ・・・ｐ型半導体基板、ＣＧ・・・コントロールゲート、ＦＧ・・・フローティングゲート、Ｄ・・・ドレイン、Ｓ・・・ソース、Ｃ（ＦＣ）・・・コントロールゲートＣＧとフローティングゲートＦＧとの間のキャパシタ、Ｔｒ・・・トランジスタ（ＦＥＴ）、１００・・・メモリセルアレイ、２００・・・ソース制御回路、２０１・・・Ｎｃｈトランジスタ、２０２・・・Ｐｃｈトランジスタ
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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