(57)【特許請求の範囲】
【請求項１】
窒化物半導体からなるヘテロ接合電界効果トランジスタであって、
バリア層と、
前記バリア層上に設けられたキャップ層と、
離間して夫々設けられたソース電極及びドレイン電極と、
前記キャップ層に下部を埋没するようにして前記ソース電極と前記ドレイン電極の間の前記キャップ層上に設けられ、その上部が少なくとも前記ドレイン電極側に張り出したゲート電極と、
を備え、
前記ゲート電極と前記ドレイン電極の間である第１領域及び前記ゲート電極と前記ソース電極の間である第２領域のうち、少なくとも前記第１領域の前記キャップ層においてトレンチが形成され、
前記第１領域の前記トレンチは、その端部を前記ゲート電極の前記張り出した上部の端部及び前記ドレイン電極の端部と揃えて形成される単一のトレンチであることを特徴とする、ヘテロ接合電界効果トランジスタ。
【請求項２】
前記ゲート電極は、その上部が前記ソース電極側にも張り出しており、
前記トレンチは、前記第２領域にも形成され、
前記第２領域の前記トレンチは、その端部を前記ゲート電極及び前記ソース電極の端部と揃えて形成される単一のトレンチであることを特徴とする、請求項１に記載のヘテロ接合電界効果トランジスタ。
【請求項３】
前記トレンチは、底に２８ｎｍ以下の前記キャップ層を残すようにして形成されることを特徴とする、請求項１又は２に記載のヘテロ接合電界効果トランジスタ。
【請求項４】
窒化物半導体からなるヘテロ接合電界効果トランジスタの製造方法であって、
（ａ）バリア層の上にキャップ層を形成する工程と、
（ｂ）前記キャップ層のゲート電極を形成すべき領域の両側に離間してソース電極及びドレイン電極を形成する工程と、
（ｃ）前記キャップ層の前記ゲート電極を形成すべき領域に第１トレンチを形成する工程と、
（ｄ）前記第１トレンチに前記ゲート電極を形成する工程と、
（ｅ）前記ゲート電極と前記ドレイン電極と前記ソース電極をマスクとして前記キャップ層をエッチングし第２トレンチを形成する工程と、を備えたヘテロ接合電界効果トランジスタの製造方法。
【請求項５】
前記工程（ｅ）は、底に２８ｎｍ以下の前記キャップ層を残して前記第２トレンチを形成する工程である、請求項４に記載のヘテロ接合電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物を含む半導体からなるヘテロ接合電界効果トランジスタの構造、及びその製造方法に関する。
【背景技術】
【０００２】
従来の窒化物を含む半導体から成るヘテロ接合電界効果トランジスタ（ＨＦＥＴ）において、半導体表面に直接ゲート電極を形成した構造では、ゲート電極にパルスの電圧を印加して動作させた場合にドレイン電流が大きく減少してしまう現象（電流コラプス）が発生し、これによって、実際に高周波動作させた際にＤＣ特性から予測できる出力や効率に比べて大きく減少してしまう。電流コラプスは半導体表面に形成されるトラップ準位によって生じるため、これを抑制するためには最も強く電界が掛かるゲート電極／半導体界面を半導体表面から遠ざけることが効果的であり、それにはゲート電極を形成する領域のみエッチングした後にゲート電極を形成するリセスゲート構造とすることが望ましい。
【０００３】
しかし、リセスゲート構造を適用するためには、ゲート電極直下の半導体層のエッチング深さを制御性よくエッチングする必要があり、エッチングレートのみで制御することが難しい。この対策として、例えばＡｌＧａＮ／ＧａＮ系へテロ構造を用いたヘテロ接合ＦＥＴの場合には、最表面にエッチング深さと等しいＧａＮキャップ層を形成してＧａＮ／ＡｌＧａＮ／ＧａＮ構造とし、ＧａＮとＡｌＧａＮのエッチングレートの差を用いて選択的にＧａＮキャップ層のみをエッチングする手法が取られている。既に述べたように、電流コラプスを抑制するためには半導体表面に形成されるトラップ準位から電界集中するゲート電極端を遠ざける必要があり、従ってリセスを深くした構造で顕著な改善が得られる。例えば、非特許文献１に記載されている窒化物半導体からなるヘテロ接合ＦＥＴが、上記の構造に該当している。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】IEEE Electron Device Letters, vol.29, p303, 2008
【発明の概要】
【発明が解決しようとする課題】
【０００５】
非特許文献１に記載されているように、電流コラプスを抑制するために窒化物半導体からなるヘテロ接合ＦＥＴに深いリセスゲート構造を適用した場合、ＡｌＧａＮバリア層の分極の効果が表面近傍まで及ばず、リセスを形成した窒化物半導体層中に存在するn型不純物が活性化することで電子が誘起され、ゲートリーク電流が増大してしまう。
【０００６】
本発明は、上記のような特性劣化を防ぐためになされたものであり、ゲートリーク電流の増大を抑制する、窒化物半導体からなるリセスゲート構造のヘテロ接合ＦＥＴ及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明のヘテロ接合電界効果トランジスタは、窒化物半導体からなるヘテロ接合電界効果トランジスタであって、バリア層と、バリア層上に設けられたキャップ層と、離間して夫々設けられたソース電極及びドレイン電極と、キャップ層に下部を埋没するようにしてソース電極とドレイン電極の間のキャップ層上に設けられ、その上部が少なくともドレイン電極側に張り出したゲート電極とを備え、ゲート電極とドレイン電極の間である第１領域及びゲート電極とソース電極の間である第２領域のうち、少なくとも第１領域のキャップ層においてトレンチが形成され、第１領域のトレンチは、その端部をゲート電極の張り出した上部の端部及びドレイン電極の端部と揃えて形成される単一のトレンチである。
【０００９】
さらに、本発明のヘテロ接合電界効果トランジスタの製造方法は、窒化物半導体からなるヘテロ接合電界効果トランジスタの製造方法であって、バリア層の上にキャップ層を形成する工程と、キャップ層のゲート電極を形成すべき領域の両側に離間してソース電極及びドレイン電極を形成する工程と、キャップ層のゲート電極を形成すべき領域に第１トレンチを形成する工程と、第１トレンチにゲート電極を形成する工程と、ゲート電極とドレイン電極とソース電極をマスクとしてキャップ層をエッチングし第２トレンチを形成する工程と、を備える。
【発明の効果】
【００１０】
本発明のヘテロ接合電界効果トランジスタは、窒化物半導体からなるヘテロ接合電界効果トランジスタであって、バリア層と、バリア層上に設けられたキャップ層と、離間して夫々設けられたソース電極及びドレイン電極と、キャップ層に下部を埋没するようにしてソース電極とドレイン電極の間のキャップ層上に設けられ、その上部が少なくともドレイン電極側に張り出したゲート電極とを備え、ゲート電極とドレイン電極の間である第１領域及びゲート電極とソース電極の間である第２領域のうち、少なくとも第１領域のキャップ層においてトレンチが形成され、第１領域のトレンチは、その端部をゲート電極の張り出した上部の端部及びドレイン電極の端部と揃えて形成される単一のトレンチである。キャップ層に設けられたトレンチが、ゲートリーク電流の流れる経路を物理的に遮断することにより、リセスゲート構造のヘテロ接合電界効果トランジスタにおいてゲートリーク電流を低減する。
【００１２】
さらに、本発明のヘテロ接合電界効果トランジスタの製造方法は、窒化物半導体からなるヘテロ接合電界効果トランジスタの製造方法であって、バリア層の上にキャップ層を形成する工程と、キャップ層のゲート電極を形成すべき領域の両側に離間してソース電極及びドレイン電極を形成する工程と、キャップ層のゲート電極を形成すべき領域に第１トレンチを形成する工程と、第１トレンチにゲート電極を形成する工程と、ゲート電極とドレイン電極とソース電極をマスクとしてキャップ層をエッチングし第２トレンチを形成する工程と、を備える。第２トレンチの形成にあたりレジストマスクでパターン形成をする必要がないため、簡便に第２トレンチを形成することが出来る。
【図面の簡単な説明】
【００１３】
【図１】本発明のヘテロ接合ＦＥＴの構造を示す断面図である。
【図２】通常のリセスゲート構造のヘテロ接合ＦＥＴの電気特性を示した図である。
【図３】本発明のヘテロ接合ＦＥＴの構造を示す断面図である。
【図４】本発明のヘテロ接合ＦＥＴの構造を示す断面図である。
【図５】本発明のヘテロ接合ＦＥＴの構造を示す断面図である。
【図６】本発明のヘテロ接合ＦＥＴの構造を示す断面図である。
【図７】本発明のヘテロ接合ＦＥＴの構造を示す断面図である。
【図８】本発明のヘテロ接合ＦＥＴの構造を示す断面図である。
【図９】本発明のヘテロ接合ＦＥＴの構造を示す断面図である。
【図１０】本発明のヘテロ接合ＦＥＴの構造を示す断面図である。
【図１１】本発明のヘテロ接合ＦＥＴの構造を示す断面図である。
【図１２】本発明のヘテロ接合ＦＥＴの構造を示す断面図である。
【図１３】本発明のヘテロ接合ＦＥＴの構造を示す断面図である。
【図１４】本発明のヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図１５】本発明のヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図１６】本発明のヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図１７】本発明のヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図１８】本発明のヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図１９】本発明のヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図２０】本発明のヘテロ接合ＦＥＴの製造工程を示す断面図である。
【発明を実施するための形態】
【００１４】
（実施の形態１）
＜構成＞
図１は、実施の形態１に係る、窒化物半導体からなるヘテロ接合ＦＥＴの構造の一例である。実施の形態１に係るヘテロ接合ＦＥＴは、半絶縁性ＳｉＣ基板１と、ＳｉＣ基板１上に形成されたバッファ層２と、バッファ層２上に形成されたＧａＮからなるチャネル層３と、チャネル層３上に形成されたＡｌ0.28Ｇａ0.72Ｎからなるバリア層４と、バリア層４上に形成されたＮｉ／Ａｕからなるゲート電極１０及びＧａＮからなるキャップ層５と、を備えている。
【００１５】
さらに、本実施の形態のヘテロ接合ＦＥＴは、ゲート電極１０の両側にＴｉ／Ｎｂ／Ｐｔからなるドレイン電極８及びソース電極９を備え、ドレイン電極８とソース電極９が形成された領域の下には、オーミックコンタクトを得るためにｎ型不純物としてＳｉがドーピングされたＳｉ注入領域６，７を備えている。
【００１６】
また、ドレイン電極８とゲート電極１０の間（第１領域）及びソース電極９とゲート電極１０の間（第２領域）に、それぞれＧａＮキャップ層５が除去されたトレンチ構造が形成されており、ＧａＮキャップ層５の表面は表面保護膜１１により覆われている。ここで、トレンチはドレイン電極８とゲート電極１０の間において、少なくとも１箇所に形成されていればよく、例えばドレイン電極８とゲート電極１０の間に複数のトレンチ構造が形成されていても良い。ゲート電極１０とソース電極９の間のトレンチ構造についても同様である。
【００１７】
また、ソース電極９とゲート電極１０の間にトレンチを必ずしも形成する必要はなく、図４に示すように、トランジスタ動作時により大きな電圧の掛かるドレイン電極８とゲート電極１０の間にのみトレンチが形成されていれば、ゲートリーク電流の低減に効果がある。
【００１８】
すなわち、本実施の形態のヘテロ接合ＦＥＴは、窒化物半導体からなるヘテロ接合ＦＥＴであって、バリア層４と、バリア層４上に設けられたキャップ層５と、キャップ層５に下部を埋没するようにしてキャップ層５上に設けられたゲート電極１０と、ゲート電極１０の両側に離間して夫々設けられたソース電極９及びドレイン電極８と、を備え、ゲート電極１０とドレイン電極８の間である第１領域及びゲート電極１０とソース電極９の間である第２領域のうち、少なくとも第１領域のキャップ層５において少なくとも１箇所にトレンチが形成される。このような構造にすることにより、ＧａＮキャップ層５中を伝達するゲートリーク電流の流れる経路をトレンチ構造が物理的に遮断するため、電流コラプスを抑制すべくＧａＮキャップ層５の膜厚を大きく、すなわち深いリセスゲート構造とした場合でもゲートリーク電流を低減することができる。
【００１９】
あるいは、ＧａＮキャップ層５のトレンチは、第１領域と第２領域の両方に形成される。このような構造によっても、ＧａＮキャップ層５中を伝達するゲートリーク電流の流れる経路をトレンチ構造が物理的に遮断するため、電流コラプスを抑制すべくＧａＮキャップ層５の膜厚を大きく、すなわち深いリセスゲート構造とした場合でもゲートリーク電流を低減することができ、且つ電流コラプスを抑制することが出来る。
【００２０】
上記の構造は、本実施の形態のヘテロ接合ＦＥＴの断面を示す一例であるが、トレンチ構造の役割を鑑みれば、奥行き方向に図１で示したものと同様の断面が連続した構造を有していることが望ましい。この場合、ドレイン電極８やソース電極９の奥行き方向の長さと同等の長さを有するトレンチ構造が形成されることになる。しかし、ドレイン電極８やソース電極９の奥行き方向の長さより長いトレンチ構造であっても、本発明の効果を奏する。
【００２１】
＜ＧａＮキャップ層＞
次に、ＧａＮキャップ層の膜厚について考察する。図２は、トレンチを形成しない通常のリセスゲート構造のヘテロ接合ＦＥＴにおいて、キャップ層の膜厚の変化に対するゲートリーク電流の大きさと、ゲート電極のドレイン側端部に印加される電界の強さを示している。
【００２２】
まず、ゲートリーク電流の大きさについては、４種類のキャップ膜厚で実測した点に対して、以下に記述する論理計算によりフィッティングを実施して求めている。すなわち、１）ポアソン方程式を用いて、半導体表面側のキャリア濃度を求める。２）求めた濃度の電子により形成される空乏層をトンネルする確率を、ショットキーポテンシャルに対するＷＫＢ（Ｗｅｎｔｚｅｌ−Ｋｒａｍｅｒｓ−Ｂｒｉｌｌｏｕｉｎ）近似により求める。３）求めたトンネル確率にゲート金属の自由電子濃度を掛け合わせ、半導体中にトンネルするトンネル電流値を求める。４）キャップ層を形成していない場合のゲートリーク電流値を、トンネル以外の要因による電流値と仮定して、実測値より求める。５）４）で求めた電流値に３）で求めたトンネル電流値を重畳して、ゲートリーク電流の総和を得る。
【００２３】
上記理論計算によるフィッティングの結果は、理論値は実測値とほぼ一致しており、このフィッティング曲線からゲートリーク電流の大きさを見積もることが可能となった。
【００２４】
次に、電流コラプスは、トランジスタ動作時に最も電界が集中するゲート電極のドレイン側尖端部の電界の大きさにより増減するため、電流コラプスの大きさの指標としてゲート電極のドレイン側尖端部の電界を用いることとする。ゲート電極のドレイン側尖端部における電界は、ポアソン方程式を解くことで求めた。その結果、キャップ層の膜厚が大きくなるに従って、ゲート電極のドレイン側尖端部における電界は指数関数的に減少していくことが分かった。
【００２５】
上記２種類のパラメータに関して、キャップ層の膜厚に対する依存性を見ると、電流コラプスに関してはキャップ膜厚が大きいほど改善効果は大きい。一方で、ゲートリーク電流に関してはキャップ層の膜厚が２７ｎｍまではほぼ流れず、２８ｎｍ〜３５ｎｍの間で約２桁ほど増大する。その後３６ｎｍ以上の膜厚でゲートリーク電流は飽和し、それ以上増大しない。
【００２６】
キャップ層の膜厚が３０ｎｍの時にゲートリーク電流は約１桁増大するため、本実施の形態ではキャップ層５の膜厚を３０ｎｍ以上とすれば、ゲートリーク電流の増大を防ぐ大きな効果が得られる。
【００２７】
＜変形例＞
図１において、ＧａＮキャップ層５に形成されたトレンチはバリア層４が露出するまで完全にＧａＮキャップ層５を除去しているが、バリア層４を形成するＡｌＧａＮの分極効果が及ぶ２８ｎｍ以下の厚さであればキャップ層５が残っていたとしても電子の誘起は起きず、ゲートリーク電流は増大しない。従って、図３に示すように、バリア層４上に残るＧａＮキャップ層５が２８ｎｍ以下となるようにトレンチが形成されていれば良い。なお、電流コラプス抑制の観点からは、トレンチの底にキャップ層５が残されている方が好ましい。図４に示したドレイン電極８とゲート電極１０の間のキャップ層５にのみトレンチを形成した場合も同様であり、図５に示すようにトレンチ底に２８ｎｍ以下のキャップ層５を残しても良い。
【００２８】
すなわち、トレンチは、底に２８ｎｍ以下のキャップ層５を残すようにして形成される。これにより、ゲートリーク電流を低減しつつ、電流コラプスを抑制することが出来る。
【００２９】
また、チャネル層３、バリア層４、キャップ層５のバンドギャップをそれぞれＢ3，Ｂ4，Ｂ5としたとき、これらがＢ3＜Ｂ4、Ｂ5＜Ｂ4という関係にあれば、ヘテロ接合ＦＥＴを動作させるのに十分である。よって、必ずしも上記に示したようにチャネル層３及びキャップ層５をＧａＮ、バリア層４をＡｌ0.28Ｇａ0.72Ｎとする必要はなく、構成する元素の組成が異なるＡｌ，Ｇａ，ＮのうちＮを含む少なくとも２元素から成る化合物半導体で構成されていれば良い。例えば、チャネル層３、バリア層４、キャップ層５を構成する化合物半導体をそれぞれＡｌxＧａ1-xＮ、ＡｌyＧａ1-yＮ、ＡｌzＧａ1-zＮとすると、０≦ｘ＜１、０≦ｙ＜１、０≦ｚ＜１、ｘ＜ｙ、ｚ＜ｙという関係を満たす化合物半導体で構成されていれば良い。
【００３０】
さらに言えば、Ａｌ，Ｇａ，ＮのうちＮを含む少なくとも２元素から成る化合物で構成される必要もなく、例えばＩｎ，Ａｌ，Ｇａ，ＮのうちＮを含む少なくとも２元素からなる化合物半導体で構成されていても良い。
【００３１】
しかし、チャネル層３、バリア層４、キャップ層５がＡｌ，Ｇａ，ＮのうちＮを含む少なくとも２元素から成る化合物半導体で構成されている場合は、バリア層４に大きな分極効果が発生するためチャネル層３のバリア層４側に高濃度の２次元電子ガスを発生させることが出来る。従って、トランジスタの大電流化さらには高出力化に有利であり、より好ましい構造である。
【００３２】
又、ヘテロ接合ＦＥＴは、チャネル層３に用いる半導体材料の絶縁破壊電界が高いほど耐圧が高くなる。ＡｌxＧａ1-xＮはＡｌ組成がより高いほどバンドギャップが大きく絶縁破壊電界が高いため、上述のようにチャネル層３をＡｌxＧａ1-xＮで構成する場合、よりＡｌ組成が高い（ｘが１に近い）方が好ましい。又、バリア層４に用いる半導体材料のバンドギャップが大きいほど、バリア層４を介してゲート電極９からヘテロ界面へ流れるゲートリーク電流が抑制されるため、バリア層４として用いるＡｌyＧａ1-yＮも同様に、よりＡｌ組成が高いほうが好ましい。
【００３３】
又、チャネル層３、バリア層４、キャップ層５は、必ずしも同一組成の１層からなる構造である必要はなく、上述のバンドギャップについての条件を満たす限りにおいてＩｎ組成、Ａｌ組成、Ｇａ組成が空間的に変化していても良いし、これらが異なる数層からなる多層膜でも良い。また、これらの層にはｎ型、ｐ型の不純物が含まれていても良い。
【００３４】
半絶縁性ＳｉＣ基板１は、Ｓｉ、サファイア、ＧａＮ、ＡｌＮなどでも良い。基板１にＧａＮを使用した場合には、バッファ層２を形成しなくても、その上のチャネル層３、バリア層４などを形成することが出来る。従って、基板１の上にバッファ層２０を形成する必要はなく、形成しなくても構わない。
【００３５】
また、図１や図３〜図５においてドレイン電極８とソース電極９はＳｉ注入領域６，７の上に夫々形成しているが、これらの電極はチャネル層３のバリア層４側に発生する２次元電子ガス１２とオーミックコンタクトが形成されていれば、必ずしも電極下にＳｉ注入領域６，７がある必要はない。例えば、図６に示すようにドレイン電極８とソース電極９はバリア層４の表面と接触した構造や、図７に示すようにチャネル層３の表面と接触した構造でも良い。ただし、電極８，９下にＳｉ注入領域６，７が形成されていた方がチャネル層３のバリア層４側に発生する２次元電子ガス１２とソース／ドレイン電極間の抵抗を低減することができるため、トランジスタの大電流化及び高出力化に有利であり、より好ましい構造であるといえる。なお、必ずしもＳｉを注入する必要はなく、ｎ型不純物が高濃度にドーピングされていることが条件であり、窒化物半導体中でｎ型の不純物準位を形成する材料（Ｏ，Ｃ，Ｎ空孔等）がドーピングされていれば良い。
【００３６】
又、ソース電極９及びドレイン電極８は必ずしもＴｉ／Ａｌである必要はなく、オーミック特性が得られればＴｉ，Ａｌ，Ｎｂ，Ｈｆ，Ｚｒ，Ｓｒ，Ｎｉ，Ｔａ，Ａｕ，Ｍｏ，Ｗなどの金属、もしくはこれらから構成される多層膜で形成されていても構わない。
【００３７】
又、ゲート電極１０は必ずしも断面がＴ型である必要はなく、長方形や台形、Ｙ型であっても良い。さらに、材質は必ずしもＮｉ／Ａｕである必要はなく、Ｔｉ，Ａｌ，Ｐｔ，Ａｕ，Ｎｉ，Ｐｄ等の金属、ＩｒＳｉ，ＰｔＳｉ，ＮｉＳｉ2等のシリサイドやＴｉＮ，ＷＮ等の窒化物金属、もしくはこれらから構成される多層膜などで形成されていても構わない。
【００３８】
又、図１に示したゲート電極１０の構造において、Ｔ型のゲート電極１０の庇部とキャップ層５の間や表面保護膜１１上に、Ａｌ，Ｇａ，Ｓｉ，Ｈｆ，Ｔｉのうち少なくとも１種類以上の原子の酸化物、窒化物、酸窒化物等からなる絶縁膜１３を形成した図８に示すような構造にしても良い。このような構造にすることによって、高電圧動作時にゲート電極１０のドレイン電極８側のエッジ部分に集中する電界を緩和することができ、電流コラプスを抑制すると同時に耐圧を高くすることが出来る。さらに、図９に示すように絶縁膜１３をゲート電極１０の下側のみに形成することによって、ソース電極９とゲート電極１０の間や、ゲート電極１０とドレイン電極８の間に発生する容量を低減することができ、高周波動作時の利得や効率を向上することが出来る。
【００３９】
キャップ層５に形成するトレンチの幅は特に制限されるものではなく、電流コラプスの抑制を目的として、キャップ層５がドレイン側でゲート電極１０の側面に密着している状態であれば、図１０に示すようにどのような幅のトレンチであっても良い。また、図１０に示すように、キャップ層５の表面全てを表面保護膜１１が覆う必要はなく、少なくとも露出したバリア層４を覆うように表面保護膜１１が形成されていれば良い。
【００４０】
トレンチの幅は自由であるから、図１１に示すようなトレンチがキャップ層５に形成されても良い。図１２は、図１１の構造においてトレンチの底にキャップ層５を２８ｎｍ以下残したものである。
【００４１】
すなわち、ゲート電極１０とドレイン電極８の間の領域である第１領域のトレンチは、その端部をゲート電極及びドレイン電極８の端部と揃えて形成される単一のトレンチである。このような構造であれば、ゲート電極１０とドレイン電極８をマスクとしてセルフアラインにドライエッチングを行うことによりトレンチを形成でき、レジストマスクを形成するプロセスを省略するため、プロセスの簡便性向上にも効果がある。
【００４２】
また、ゲート電極１０とソース電極９の間の領域である第２領域のトレンチは、その端部をゲート電極１０及びソース電極９の端部と揃えて形成される単一のトレンチである。このような構造であれば、ゲート電極１０とソース電極９をマスクとしてセルフアラインにドライエッチングを行うことによりトレンチを形成でき、レジストマスクを形成するプロセスを省略するため、プロセスの簡便性向上に効果がある。
【００４３】
但し、このようなプロセスでトレンチを形成する場合、ソース電極９側でオーミックコンタクトを形成しているＳｉ注入領域７の一部を除去してしまう場合があり、トランジスタ動作時のアクセス抵抗が増大してしまうという弊害が考えられる。
【００４４】
そこで、アクセス抵抗が増大する弊害を回避するために、図１３に示すようにソース電極９側のＳｉ注入領域７及びソース電極９をゲート電極１０に接近させた構造を採用しても良い。
【００４５】
なお、上述した様々な変形例は全て個別に採用する必要はなく、夫々を組み合わせた構造としても良い。
【００４６】
以上では、トランジスタとして動作する必要最小限の要素のみを記載したが、本実施の形態のヘテロ接合ＦＥＴは、最終的には配線、バイアホール等の形成された構造においてデバイスとして用いられる。
【００４７】
＜製造工程＞
図１４〜図２０は、本実施の形態のヘテロ接合ＦＥＴの製造工程を示す図である。これらの図において、図１及び図３〜図１３と同一の符号を付した構成要素は同一又は対応する構成要素を示す。
【００４８】
まず、半絶縁性ＳｉＣ基板１上にＭＯＣＶＤ法やＭＢＥ法などのエピタキシャル成長法を適用することにより、バッファ層２、ＧａＮからなるチャネル層３、Ａｌ0.28Ｇａ0.72Ｎからなるバリア層４、ＧａＮからなるキャップ層５をそれぞれ下から順にエピタキシャル成長させる（図１４）。なお、チャネル層３、バリア層４、キャップ層５を成長する際に、窒化物半導体の原料ガスであるトリメチルアンモニウム、トリメチルガリウム、トリメチルインジウム、アンモニア、あるいはｎ型ドーパントの原料ガスであるシラン等の圧力や流量、温度、導入時間を調整し、チャネル層３、バリア層４、キャップ層５が所望の組成、膜厚、ドーピング濃度となるように形成することが出来る。
【００４９】
次に、レジストパターンなどをマスク１４として、ドレイン電極８及びソース電極９の直下に当たる所望の領域に対して、イオン注入法等によりＳｉを注入ドーズ量１×１０13〜１×１０17ｃｍ-2、注入エネルギー１０〜１０００ｋｅＶで導入してＳｉ注入領域６，７を形成する。但し、ここで注入するものは窒化物半導体においてｎ型不純物となればよく、Ｓｉでなくても良い（図１５）。
【００５０】
マスク１４を除去した後、例えばＴｉ，Ａｌ，Ｎｂ，Ｈｆ，Ｚｒ，Ｓｒ，Ｎｉ，Ｔａ，Ａｕ，Ｍｏ，Ｗ，Ｐｔ等の金属や、若しくはこれらから構成される多層膜からなるドレイン電極８やソース電極９を蒸着法やスパッタ法を用いて堆積し、リフトオフ法などにより形成する（図１６）。
【００５１】
次に、レジストパターン等をマスク１５として、Ｃｌ2等を用いたドライエッチング法等にてキャップ層５の所定の領域を除去し、トレンチ（第２トレンチ）を形成する（図１７）。ここで、エッチング時間やガス流量を調整し、所望のエッチング深さにすれば、トレンチの底に２８ｎｍ以下のキャップ層５を残す図３，５，１１に示す構造のヘテロ接合ＦＥＴを作製できる。
【００５２】
すなわち、底に２８ｎｍ以下のキャップ層５を残して第２トレンチを形成する。これにより、ゲートリーク電流を低減しつつ、電流コラプスを抑制することが出来る。
【００５３】
キャップ層５とバリア層４のＡｌ組成比が異なる場合には、エッチングの際にＣｌ2等の塩素系ガスに加えて、例えば酸素やＳＦ6などのフッ素系のガスを用いることによって、選択的にキャップ層のみをエッチングすることが可能となり、エッチング深さの制御性が向上する。
【００５４】
その後、マスク１５を除去し、プラズマＣＶＤ法やｃａｔ−ＣＶＤ法などを用いて、例えばＳｉ，Ａｌなどの窒化膜、もしくはこれらから構成される多層膜を積層し、表面保護膜１１を形成する（図１８）。
【００５５】
次に、レジストパターン等をマスク１６として、Ｃｌ2等を用いたドライエッチング法等にてゲート電極１０を形成する領域のキャップ層５を表面保護膜１１と共に除去し、第１トレンチを形成する（図１９）。図１７で示した工程と同様に、キャップ層５とバリア層４のＡｌ組成比が異なる場合には、エッチングの際にＣｌ2等の塩素系ガスに加えて、例えば酸素やＳＦ6などのフッ素系のガスを用いることによってエッチング深さの制御性が向上する。
【００５６】
そして、マスク１６を除去した後、Ｔｉ，Ａｌ，Ｐｔ，Ａｕ，Ｎｉ，Ｐｄ等の金属やＩｒＳｉ，ＰｔＳｉ，ＮｉＳｉ2等のシリサイド、あるいはＴｉＮ，ＷＮ等の窒化物金属、もしくはこれらから構成される多層膜からなるゲート電極１０を蒸着法やスパッタ法を用いて堆積し、リフトオフ法などにより形成する（図２０）。なお、ゲート電極１０を形成する際に、エッチングした領域と同じ幅の開口を持つレジストパターンを利用したり、露光と現像のパラメータを調整してレジストパターンにテーパーを持たせたりした上で、蒸着法などにより電極を堆積することによって、長方形や台形、Ｙ型のゲート電極１０を形成することが出来る。
【００５７】
以上の方法により、図１に示す構造を持ったヘテロ接合ＦＥＴが作製できる。以上では、トランジスタとして動作する必要最小限の要素のみを記載したが、最終的には配線やバイアホール等の形成プロセスを経て、デバイスとして用いられる。
【００５８】
すなわち、本実施の形態の窒化物半導体からなるヘテロ接合ＦＥＴの製造方法は、（ａ）バリア層４の上にキャップ層５を形成する工程と、（ｂ）キャップ層５のゲート電極１０を形成すべき領域の両側に離間して、ソース電極９及びドレイン電極８を形成する工程と、（ｃ）キャップ層５のゲート電極１０を形成すべき領域に第１トレンチを形成するとともに、第１トレンチとドレイン電極８の間である第１領域および第１トレンチとソース電極９の間である第２領域のうち、少なくとも第１領域のキャップ層５において第２トレンチを形成する工程と、（ｄ）第１トレンチにゲート電極１０を形成する工程と、を備える。これにより、キャップ層５に形成した第２トレンチが、キャップ層５層中を伝達するゲートリーク電流の流れる経路を物理的に遮断するため、ＧａＮキャップ層５の膜厚を大きく、すなわち深いリセスゲート構造とした場合でもゲートリーク電流を低減することができ、且つ電流コラプスを抑制することが出来る。
【００５９】
なお、図１５においてイオン注入を実施せずに、マスク１４を用いてドライエッチング法によりキャップ層５を除去し、除去した領域にドレイン電極８とソース電極９を形成して、以下、図１７〜図２０で示した工程を実施すれば、図６に示すイオン注入領域６，７を設けない構造のヘテロ接合ＦＥＴを作製できる。
【００６０】
また、図１７や図１９に示すエッチング時のマスクパターンを変えて所望の領域をエッチングすると、図１０に示す構造のヘテロ接合ＦＥＴを作製できる。
【００６１】
また、図１８に示す表面保護膜１１を形成した後に、プラズマＣＶＤ法やｃａｔ−ＣＶＤ法などを用いて、例えばＡｌ，Ｇａ，Ｓｉ，Ｈｆ，Ｔｉなどのうち少なくとも１種類以上の原子の酸化物、窒化物、酸窒化物等からなる絶縁膜を形成し、その後図１９、図２０に示す工程を行えば、図８に示す絶縁膜１３を備えたヘテロ接合ＦＥＴが作製できる。あるいは、レジストパターン等によるマスクを併用して前述の絶縁膜を堆積した後、リフトオフ法等により絶縁膜を所定の領域にのみ残しておき、その後図１９、図２０に示す工程を行えば、図９に示す構造のヘテロ接合ＦＥＴが作製できる。但し、工程の順番は入れ替えてもよく、表面保護膜１１や絶縁膜１３を形成する前に、ゲート電極１０を形成する工程（図２０）を実施しても良い。なお、最終的にデバイスとして使用するには、表面保護膜１１や絶縁膜１３で覆われたソース／ドレイン電極の一部を、例えばフッ酸等を用いてウェットエッチングして除去した後、配線を形成する必要がある。
【００６２】
なお、図１１や図１２に示すセルフアライン構造のヘテロ接合ＦＥＴを作製する場合は、図１７と図１８に示す工程を省略し、ゲート電極１０を形成した後（図２０）、ドレイン電極８、ソース電極９、ゲート電極１０をマスクとして、例えばドライエッチング法などによりキャップ層５を除去してトレンチを形成し、その後表面保護膜１１を形成すればよい。
【００６３】
また、上記セルフアライン構造のヘテロ接合ＦＥＴの製造工程に際し、図１５に示す工程において、ソース電極９側のレジストパターンの開口を広くしておき、及び図１６に示す工程でソース電極９をゲート電極１０を形成する領域に接近させてリフトオフ法などにより形成すれば、図１３に示すような構造のヘテロ接合ＦＥＴが作製できる。
【００６４】
すなわち、本実施の形態の窒化物半導体からなるヘテロ接合ＦＥＴの製造方法は、（ａ）バリア層４の上にキャップ層５を形成する工程と、（ｂ）前記キャップ層６のゲート電極１０を形成すべき領域の両側に離間してソース電極９及びドレイン電極８を形成する工程と、（ｃ）キャップ層５のゲート電極１０を形成すべき領域に第１トレンチを形成する工程と、（ｄ）第１トレンチにゲート電極１０を形成する工程と、（ｅ）ゲート電極１０とドレイン電極８とソース電極９をマスクとしてキャップ層５をエッチングし第２トレンチを形成する工程と、を備える。このような方法によれば、電極をマスクとするため、レジストマスクでパターン形成をする必要がなく、プロセスが簡便となる。
【００６５】
また、ゲート電極１０とドレイン電極８とソース電極９をマスクとしてキャップ層５をエッチングし第２トレンチを形成する工程では、底に２８ｎｍ以下のキャップ層５を残して第２トレンチを形成する。これにより、電極をマスクとする簡便なプロセスによって、ゲートリーク電流を低減しつつ、電流コラプスを抑制するヘテロ接合ＦＥＴを作製できる。
【００６６】
なお、上述したプロセスは全て個々に採用する必要はなく、夫々を組み合わせたプロセスとしても良い。
【００６７】
＜効果＞
本実施の形態のヘテロ接合ＦＥＴによれば、すでに述べた通り以下の効果を奏する。すなわち、本実施の形態のヘテロ接合ＦＥＴは、窒化物半導体からなるヘテロ接合ＦＥＴであって、バリア層４と、バリア層４上に設けられたキャップ層５と、キャップ層５に下部を埋没するようにしてキャップ層５上に設けられたゲート電極１０と、ゲート電極１０の両側に離間して夫々設けられたソース電極９及びドレイン電極８と、を備え、ゲート電極１０とドレイン電極８の間である第１領域及びゲート電極１０とソース電極９の間である第２領域のうち、少なくとも第１領域のキャップ層５において少なくとも１箇所にトレンチが形成される。このような構造にすることにより、ＧａＮキャップ層５中を伝達するゲートリーク電流の流れる経路をトレンチ構造が物理的に遮断するため、ＧａＮキャップ層５の膜厚を大きく、すなわち深いリセスゲート構造とした場合でもゲートリーク電流を低減することができ、且つ電流コラプスを抑制することが出来る。
【００６８】
あるいは、ＧａＮキャップ層５のトレンチは、第１領域と第２領域の両方に形成される。このような構造によっても、ＧａＮキャップ層５中を伝達するゲートリーク電流の流れる経路をトレンチ構造が物理的に遮断するため、ＧａＮキャップ層５の膜厚を大きく、すなわち深いリセスゲート構造とした場合でもゲートリーク電流を低減することができ、且つ電流コラプスを抑制することが出来る。
【００６９】
また、ゲート電極１０とドレイン電極８の間の領域である第１領域のトレンチは、その端部をゲート電極及びドレイン電極８の端部と揃えて形成される単一のトレンチである。このような構造であれば、ゲート電極１０とドレイン電極８をマスクとしてセルフアラインにドライエッチングを行うことによりトレンチを形成でき、レジストマスクを形成するプロセスを省略するため、プロセスの簡便性向上にも効果がある。
【００７０】
さらに、ゲート電極１０とソース電極９の間の領域である第２領域のトレンチは、その端部をゲート電極１０及びソース電極９の端部と揃えて形成される単一のトレンチである。このような構造であれば、ゲート電極１０とソース電極９をマスクとしてセルフアラインにドライエッチングを行うことによりトレンチを形成でき、レジストマスクを形成するプロセスを省略するため、プロセスの簡便性向上に効果がある。
【００７１】
また、トレンチは、底に２８ｎｍ以下のキャップ層５を残すようにして形成される。これにより、ゲートリーク電流を低減しつつ、電流コラプスを抑制することが出来る。
【００７２】
また、本実施の形態のヘテロ接合ＦＥＴの製造方法によれば、すでに述べたとおり以下の効果を奏する。すなわち、本実施の形態の窒化物半導体からなるヘテロ接合ＦＥＴの製造方法は、（ａ）バリア層４の上にキャップ層５を形成する工程と、（ｂ）キャップ層５のゲート電極１０を形成すべき領域の両側に離間して、ソース電極９及びドレイン電極８を形成する工程と、（ｃ）キャップ層５のゲート電極１０を形成すべき領域に第１トレンチを形成するとともに、第１トレンチとドレイン電極８の間である第１領域および第１トレンチとソース電極９の間である第２領域のうち、少なくとも第１領域のキャップ層５において第２トレンチを形成する工程と、（ｄ）第１トレンチにゲート電極１０を形成する工程と、を備える。これにより、キャップ層５に形成した第２トレンチが、キャップ層５層中を伝達するゲートリーク電流の流れる経路を物理的に遮断するため、ＧａＮキャップ層５の膜厚を大きく、すなわち深いリセスゲート構造とした場合でもゲートリーク電流を低減することができ、且つ電流コラプスを抑制することが出来る。
【００７３】
さらに上記工程（ｃ）では、底に２８ｎｍ以下のキャップ層５を残して第２トレンチを形成する。これにより、ゲートリーク電流を低減しつつ、電流コラプスを抑制することが出来る。
【００７４】
また、本実施の形態の別のヘテロ接合ＦＥＴの製造方法によれば、すでに述べたとおり以下の効果を奏する。すなわち、本実施の形態の窒化物半導体からなるヘテロ接合ＦＥＴの製造方法は、（ａ）バリア層４の上にキャップ層５を形成する工程と、（ｂ）前記キャップ層６のゲート電極１０を形成すべき領域の両側に離間してソース電極９及びドレイン電極８を形成する工程と、（ｃ）キャップ層５のゲート電極１０を形成すべき領域に第１トレンチを形成する工程と、（ｄ）第１トレンチにゲート電極１０を形成する工程と、（ｅ）ゲート電極１０とドレイン電極８とソース電極９をマスクとしてキャップ層５をエッチングし第２トレンチを形成する工程と、を備える。このような方法によれば、電極をマスクとするため、レジストマスクでパターン形成をする必要がなく、プロセスが簡便となる。
【００７５】
また、上記工程（ｅ）では、底に２８ｎｍ以下のキャップ層５を残して第２トレンチを形成する。これにより、電極をマスクとする簡便なプロセスによって、ゲートリーク電流を低減しつつ、電流コラプスを抑制するヘテロ接合ＦＥＴを作製できる。
【符号の説明】
【００７６】
１  半絶縁性基板、２  バッファ層、３  チャネル層、４  バリア層、５  キャップ層、６  Ｓｉ注入領域、７  Ｓｉ注入領域、８  ドレイン電極、９  ソース電極、１０  ゲート電極、１１  表面保護膜、１２  ２次元電子ガス、１３  絶縁膜、１４〜１６  マスク。
【図１】
0005638225.tif 000002
【図２】
0005638225.tif 000003
【図３】
0005638225.tif 000004
【図４】
0005638225.tif 000005
【図５】
0005638225.tif 000006
【図６】
0005638225.tif 000007
【図７】
0005638225.tif 000008
【図８】
0005638225.tif 000009
【図９】
0005638225.tif 000010
【図１０】
0005638225.tif 000011
【図１１】
0005638225.tif 000012
【図１２】
0005638225.tif 000013
【図１３】
0005638225.tif 000014
【図１４】
0005638225.tif 000015
【図１５】
0005638225.tif 000016
【図１６】
0005638225.tif 000017
【図１７】
0005638225.tif 000018
【図１８】
0005638225.tif 000019
【図１９】
0005638225.tif 000020
【図２０】
0005638225.tif 000021