(57)【特許請求の範囲】
【請求項１】
第１導電形の炭化珪素を含む第１半導体領域と、
前記第１半導体領域の上側に設けられ第２導電形の炭化珪素を含み、第１主面を有する第２半導体領域と、
前記第２半導体領域の上側に設けられ第１導電形の炭化珪素を含む第３半導体領域と、
少なくとも前記第２半導体領域の前記第１主面上に設けられた絶縁膜と、
前記絶縁膜の上に設けられ、前記第３半導体領域側の第１領域と、前記第１領域よりも前記第１半導体領域側の第２領域と、を有する制御電極と、
を備え、
前記第１領域の実効的な仕事関数は、前記第２領域の実効的な仕事関数よりも大きく、
前記第１領域は、前記第１主面に沿い前記第１半導体領域と前記第３半導体領域とを結ぶ第１方向に前記第２領域と隣接し、
前記第１領域と前記第２領域との境界位置は、前記第１主面と直交する方向にみて、前記第１主面と重なる位置に設けられ、
前記第１主面の前記第３半導体領域とは反対側の端部を基準とした前記第１主面の前記第１方向の長さをＬ、前記端部を基準とした前記境界位置の前記第１方向の距離をＸ、とした場合、Ｘ／Ｌは、０よりも大きく０．５未満である半導体装置。
【請求項２】
前記第１領域及び前記第２領域は、前記制御電極の前記絶縁膜との界面側に設けられた請求項１記載の半導体装置。
【請求項３】
前記制御電極は、前記第１領域及び前記第２領域の前記絶縁膜とは反対側に設けられた第３領域を含む請求項２記載の半導体装置。
【請求項４】
前記第３領域の電気抵抗値は、前記第１領域の電気抵抗値及び前記第２領域の電気抵抗値よりも小さい請求項３記載の半導体装置。
【請求項５】
前記第１領域及び前記第２領域は、不純物が注入された多結晶シリコンを含む請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記第１領域は第２導電形であり、前記第２領域は第１導電形である請求項５記載の半導体装置。
【請求項７】
前記絶縁膜は、窒素が添加された酸化シリコンを含む請求項１〜６のいずれか１つに記載の半導体装置。
【請求項８】
前記第１領域に含まれる元素の組成は、前記第２領域に含まれる元素の組成と異なる請求項１〜７のいずれか１つに記載の半導体装置。
【請求項９】
第１導電形の炭化珪素を含む第４半導体領域をさらに備え、
前記第４半導体領域は、前記第１主面と直交する方向に、前記第２半導体領域と離間して設けられた請求項１〜８のいずれか１つに記載の半導体装置。
【請求項１０】
第１導電形の炭化珪素を含む第４半導体領域をさらに備え、
前記第４半導体領域は、前記第１主面に沿った方向に、前記第２半導体領域と離間して設けられた請求項１〜８のいずれか１つに記載の半導体装置。
【請求項１１】
第１導電形の炭化珪素を含む第１半導体領域と、
前記第１半導体領域の上側に設けられ第２導電形の炭化珪素を含み、第１主面を有する第２半導体領域と、
前記第２半導体領域の上側に設けられ第１導電形の炭化珪素を含む第３半導体領域と、
少なくとも前記第２半導体領域の前記第１主面上に設けられ金属酸化物層を含む絶縁膜と、
前記絶縁膜の上に設けられた制御電極と、
を備え、
前記金属酸化物層は、前記第３半導体領域側の第１領域と、前記第１領域よりも前記第１半導体領域側の第２領域と、を有し、
前記第１領域の実効的な仕事関数は、前記第２領域の実効的な仕事関数よりも大きく、
前記第１領域は、前記第１主面に沿い前記第１半導体領域と前記第３半導体領域とを結ぶ第１方向に前記第２領域と隣接し、
前記第１領域と前記第２領域との境界位置は、前記第１主面と直交する方向にみて、前記第１主面と重なる位置に設けられ、
前記第１主面の前記第３半導体領域とは反対側の端部を基準とした前記第１主面の前記第１方向の長さをＬ、前記端部を基準とした前記境界位置の前記第１方向の距離をＸ、とした場合、Ｘ／Ｌは、０よりも大きく０．５未満である半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）と比較してバンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。このようなＳｉＣの特性を利用して低損失かつ高温動作に優れた半導体装置を実現することができる。
ＳｉＣを用いた半導体装置において、反転層の電子移動度の向上や、ゲート絶縁膜の信頼性向上のため、ゲート絶縁膜として窒素（Ｎ）が添加された二酸化珪素（ＳｉＯ２）を用いることが知られている。
このようなＳｉＣを用いた半導体装置において、電流電圧特性を損なうことなくゲート電圧の閾値を調整することは重要である。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】R. Kosugi et al. Materials Science Forum Vols. 457-460 (2004), pp. 1397-1400.
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、電流電圧特性を損なうことなくゲート電圧の閾値を調整することができる半導体装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１半導体領域と、第２半導体領域と、第３半導体領域と、絶縁膜と、制御電極と、を備える。
前記第１半導体領域は、第１導電形の炭化珪素を含む。
前記第２半導体領域は、前記第１半導体領域の上側に設けられる。前記第２半導体領域は、第２導電形の炭化珪素を含み、第１主面を有する。
前記第３半導体領域は、前記第２半導体領域の上側に設けられ第１導電形の炭化珪素を含む。
前記絶縁膜は、少なくとも前記第２半導体領域の前記第１主面上に設けられる。
前記制御電極は、前記絶縁膜の上に設けられる。前記制御電極は、前記第３半導体領域側の第１領域と、前記第１領域よりも前記第１半導体領域側の第２領域と、を有する。
前記第１領域の実効的な仕事関数は、前記第２領域の実効的な仕事関数よりも大きい。  前記第１領域は、前記第１主面に沿い前記第１半導体領域と前記第３半導体領域とを結ぶ第１方向に前記第２領域と隣接する。
前記第１領域と前記第２領域との境界位置は、前記第１主面と直交する方向にみて、前記第１主面と重なる位置に設けられる。
前記第１主面の前記第３半導体領域とは反対側の端部を基準とした前記第１主面の前記第１方向の長さをＬ、前記端部を基準とした前記境界位置の前記第１方向の距離をＸ、とした場合、Ｘ／Ｌは、０よりも大きく０．５未満である。
実施形態に係る別の半導体装置は、第１導電形の炭化珪素を含む第１半導体領域と、前記第１半導体領域の上側に設けられ第２導電形の炭化珪素を含み、第１主面を有する第２半導体領域と、前記第２半導体領域の上側に設けられ第１導電形の炭化珪素を含む第３半導体領域と、少なくとも前記第２半導体領域の前記第１主面上に設けられ金属酸化物層を含む絶縁膜と、前記絶縁膜の上に設けられた制御電極と、を備える。前記金属酸化物層は、前記第３半導体領域側の第１領域と、前記第１領域よりも前記第１半導体領域側の第２領域と、を有し、前記第１領域の実効的な仕事関数は、前記第２領域の実効的な仕事関数よりも大きい。前記第１領域は、前記第１主面に沿い前記第１半導体領域と前記第３半導体領域とを結ぶ第１方向に前記第２領域と隣接する。前記第１領域と前記第２領域との境界位置は、前記第１主面と直交する方向にみて、前記第１主面と重なる位置に設けられる。前記第１主面の前記第３半導体領域とは反対側の端部を基準とした前記第１主面の前記第１方向の長さをＬ、前記端部を基準とした前記境界位置の前記第１方向の距離をＸ、とした場合、Ｘ／Ｌは、０よりも大きく０．５未満である。
【図面の簡単な説明】
【０００６】
【図１】（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の構成を例示する模式的断面図である。
【図２】境界位置について例示する模式的断面図である。
【図３】半導体装置のドレイン電流特性を示す図である。
【図４】ドレイン電流のゲート電圧依存性を示す図である。
【図５】（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の他の構成例を示す模式的断面図である。
【図６】（ａ）及び（ｂ）は、半導体装置の製造方法を例示する模式的断面図である。
【図７】（ａ）及び（ｂ）は、半導体装置の製造方法を例示する模式的断面図である。
【図８】第２の実施形態に係る半導体装置の構成を例示する模式的断面図である。
【図９】（ａ）及び（ｂ）は、半導体装置の製造方法を例示する模式的断面図である。
【図１０】（ａ）及び（ｂ）は、半導体装置の製造方法を例示する模式的断面図である。
【図１１】（ａ）及び（ｂ）は、半導体装置の製造方法を例示する模式的断面図である。
【図１２】第３の実施形態に係る半導体装置の構成を例示する模式的断面図である。
【図１３】第４の実施形態に係る半導体装置の構成を例示する模式的断面図である。
【図１４】第５の実施形態に係る半導体装置の構成を例示する模式的断面図である。
【図１５】第６の実施形態に係る半導体装置の構成を例示する模式的断面図である。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
また、以下の説明では、一例として、第１導電形をｎ形、第２導電形をｐ形とした具体例を挙げる。
以下の説明において、ｎ＋、ｎ、ｎ−及びｐ＋、ｐ、ｐ−の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、ｎ＋はｎよりもｎ形の不純物濃度が相対的に高く、ｎ−はｎよりもｎ形の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ形の不純物濃度が相対的に高く、ｐ−はｐよりもｐ形の不純物濃度が相対的に低いことを示す。
【０００９】
（第１の実施形態）
図１（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図１（ａ）には、第１の実施形態に係る半導体装置１１０の模式的断面図が示され、図１（ｂ）には、（ａ）のＡ部の模式的拡大断面図が示されている。
【００１０】
図１（ａ）及び（ｂ）に表したように、本実施形態に係る半導体装置１１０は、第１半導体領域１０と、第２半導体領域２０と、第３半導体領域３０と、絶縁膜６０と、制御電極Ｇと、を備える。
半導体装置１１０は、炭化珪素（ＳｉＣ）を含むＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。
【００１１】
第１半導体領域１０は、第１導電形（ｎ−形）のＳｉＣを含む。第１半導体領域１０は、図１（ａ）に表した第１導電形（ｎ＋形）のＳｉＣを含む基板Ｓの上面Ｓ１上に、例えばエピタキシャル成長によって形成されている。
【００１２】
ここで、本実施形態では、基板Ｓの上面Ｓ１に直交する方向をＺ方向、Ｚ方向に直交する方向のうち１つをＸ方向、Ｚ方向及びＸ方向に直交する方向をＹ方向と言うことにする。また、基板Ｓから第１半導体領域１０に向かう方向を上（上側）、第１半導体領域１０から基板Ｓに向かう方向を下（下側）と言うことにする。
【００１３】
第１半導体領域１０は、第１部分１１と、第２部分１２と、を有する。第１部分１１は、第２部分１２の一部の上に設けられる。第１部分１１はＭＯＳＦＥＴのＪＦＥＴ（Junction Field Effect Transistor）領域である。第２部分１２は、ＭＯＳＦＥＴのドリフト領域である。
【００１４】
第２半導体領域２０は、第１半導体領域１０の上側に設けられる。第２半導体領域２０は、チャネル部２１を有する。チャネル部２１の上面は第１主面２１ａである。チャネル部２１は、第１部分１１に隣接して設けられる。第２半導体領域２０は、第２導電形（ｐ形）のＳｉＣを含む。すなわち、第２半導体領域２０は、第２部分１２の上で第１部分１１が設けられた一部以外の部分に設けられる。第２半導体領域２０は、ＭＯＳＦＥＴのｐ形ウェルである。
【００１５】
第３半導体領域３０は、第２半導体領域２０の上側に設けられる。第３半導体領域３０は、第２半導体領域２０の表層部に設けられ第１導電形（ｎ＋形）のＳｉＣを含む。第３半導体領域３０は、ＭＯＳＦＥＴのソース領域である。
【００１６】
絶縁膜６０は、少なくとも第２半導体領域２０の第１主面２１ａ上に設けられる。第１主面２１ａと、後述する制御電極Ｇと、のあいだに設けられた絶縁膜６０は、ＭＯＳＦＥＴのゲート絶縁膜である。また、絶縁膜６０は、制御電極Ｇと、後述する第１電極Ｄ１と、のあいだを絶縁する膜としても機能する。絶縁膜６０には、例えば窒素が添加された酸化シリコンが用いられる。
【００１７】
制御電極Ｇは、絶縁膜６０の上に設けられる。すなわち、制御電極Ｇは、第１主面２１ａ上に設けられた絶縁膜６０を介して設けられる。これにより、制御電極Ｇは、ＭＯＳＦＥＴのゲート電極として機能する。
【００１８】
制御電極Ｇは、第３半導体領域側の第１領域５１と、第１領域５１よりも第１半導体領域１０側の第２領域５２と、を有する。図１（ａ）に表した例のように、１つの制御電極Ｇに対して一対の第２半導体領域２０、一対の第３半導体領域３０が設けられている場合には、１つの制御電極ＧのＹ方向の両端側に第１領域５１がそれぞれ設けられ、中央部分に第２領域５２が設けられる。
【００１９】
半導体装置１１０において、第１領域５１の実効的な仕事関数は、第２領域５２の実効的な仕事関数よりも大きい。
本実施形態に係る半導体装置１１０では、このような制御電極Ｇによって、電流電圧特性を損なうことなくゲート電圧の閾値が調整される。
【００２０】
半導体装置１１０においては、基板Ｓに第４半導体領域４０が設けられる。第４半導体領域４０は、第１導電形（ｎ＋形）のＳｉＣを含む。第４半導体領域４０は、第１主面２１ａと直交する方向（Ｚ方向）に、第２半導体領域２０と離間して設けられる。第４半導体領域４０は、ＭＯＳＦＥＴのドレイン領域である。このような第４半導体領域４０が設けられることで、半導体装置１１０は、縦型のＭＯＳＦＥＴになる。
【００２１】
半導体装置１１０には、第５半導体領域３５が設けられる。第５半導体領域３５は、第２半導体領域２０の上側であって第３半導体領域３０のチャネル部２１とは反対側に設けられる。第５半導体領域３５は、第２導電形（ｐ＋形）のＳｉＣを含む。第５半導体領域３５は、後述する第１電極Ｄ１とのコンタクト領域として用いられる。
【００２２】
半導体装置１１０には、第１電極Ｄ１が設けられる。第１電極Ｄ１は、第３半導体領域３０と導通する。第１電極Ｄ１は、絶縁膜６０によって制御電極Ｇと電気的に絶縁される。第１電極Ｄ１は、第３半導体領域３０と接する。第１電極Ｄ１は、ＭＯＳＦＥＴのソース電極である。
【００２３】
なお、本実施形態において、第１電極Ｄ１は、第５半導体領域５０にも接する。これにより、第１電極Ｄ１は、ＭＯＳＦＥＴのソース領域及びｐ形ウェルの共通電極として機能する。
【００２４】
半導体装置１１０には、第２電極Ｄ２が設けられる。第２電極Ｄ２は、第４半導体領域４０と導通する。第２電極Ｄ２は、基板Ｓの上面Ｓ１とは反対側の下面Ｓ２に設けられている。第２電極Ｄ２は、ＭＯＳＦＥＴのドレイン電極である。
【００２５】
次に、第１の実施形態に係る半導体装置１１０の具体例について説明する。
図１（ｂ）に表したように、基板Ｓに設けられた第４半導体領域４０（ドレイン領域）には、高濃度のｎ形不純物が導入されている。第４半導体領域４０には、低濃度のｎ形不純物が導入された第１半導体領域１０の第２部分１２（ドリフト層）が接続される。
【００２６】
第１半導体領域１０の表面にはｐ形不純物が導入された第２半導体領域２０（ｐ形ウェル）が設けられ、第２半導体領域２０の表面には高濃度のｎ形不純物が導入された第３半導体領域３０（ソース領域）が設けられる。第２半導体領域２０の表面には、第３半導体領域３０と接するように高濃度のｐ形不純物が導入された第５半導体領域３５（コンタクト領域）が設けられる。
【００２７】
第１半導体領域１０の第１部分１１、第２半導体領域２０のチャネル部２１及び第３半導体領域３０の上には絶縁膜６０（ゲート絶縁膜）が設けられる。
絶縁膜６０の上には制御電極Ｇ（ゲート電極）としての第１領域５１及び第２領域５２が設けられる。
【００２８】
第１領域５１及び第２領域５２の厚さは、例えば１０ナノメートル（ｎｍ）以上１０ミリメートル（ｍｍ）以下である。
第１領域５１の実効的な仕事関数は、第２領域５２の実効的な仕事関数よりも大きい。
【００２９】
第１領域５１の材料には、例えば白金（Ｐｔ）が用いられる。第２領域５２の材料には、例えばアルミニウム（Ａｌ）及び窒化チタン（ＴｉＮ）の少なくともいずれかが用いられる。第１領域５１に含まれる元素の組成は、第２領域５２に含まれる元素の組成と異なっている。
第１領域５１は、制御電極Ｇの延在する方向（Ｘ方向）の全域にわたり設けられていても、Ｘ方向の一部に設けられていてもよい。
【００３０】
制御電極Ｇには、第１領域５１及び第２領域５２以外の実効的な仕事関数を有する他の領域が設けられていてもよい。この場合、第１主面２１ａに沿い第１半導体領域１０と第３半導体領域３０とを結ぶ方向を第１方向（Ｙ方向）として、Ｙ方向に最も第３半導体領域３０に近い領域を第１領域５１とし、この第１領域５１にＹ方向に隣接する領域を第２領域５２とする。
【００３１】
半導体装置１１０において、第１領域５１と第２領域５２との境界位置ＢＰは、第１主面２１ａと直交する方向（Ｚ方向）にみて、第１主面２１ａと重なる位置に設けられる。すなわち、制御電極Ｇと絶縁膜６０との界面での境界位置ＢＰは、第１主面２１ａにおける第２半導体領域２０と第３半導体領域３０との境界（以下、ソース端４ａと言う。）と、第２半導体領域２０と第１半導体領域１０との境界（以下、ドレイン端４ｂと言う。）とで挟まれる領域の上方に存在する。また、ドレイン端４ｂから境界位置ＢＰまでのＹ方向の距離が、ソース端４ａから境界位置ＢＰまでのＹ方向の距離よりも短くなることが望ましい。
【００３２】
ここで、境界位置の好ましい例について説明する。
図２は、境界位置について例示する模式的断面図である。
図３は、半導体装置のドレイン電流特性を示す図である。
図４は、ドレイン電流のゲート電圧依存性を示す図である。
【００３３】
図２では、制御電極Ｇの第１領域５１と第２領域５２との境界位置ＢＰの定義を表している。図２に表したように、ソース端４ａとドレイン端４ｂとのＹ方向の距離（チャネル長）をＬ、ドレイン端４ｂから境界位置ＢＰまでのＹ方向の距離をＸｏｖとする。このＸｏｖによって、半導体装置１１０の特性が調整される。
【００３４】
図３には、縦型ＭＯＳＦＥＴのドレイン電流特性（横軸はゲート電圧、縦軸はドレイン電流）の比較が表されている。ここでは、距離Ｌを１マイクロメートル（μｍ）として、各種の縦型ＭＯＳＦＥＴのドレイン電流特性をシミュレーションした。図３には、本実施形態に係る半導体装置１１０及び１１１、参考例に係る半導体装置１９１及び１９２についてのドレイン電流特性のシミュレーション結果が表される。
【００３５】
本実施形態に係る半導体装置１１０では、Ｘｏｖ＝０．３５μｍである。半導体装置１１１では、Ｘｏｖ＝０．０μｍである。第１の参考例に係る半導体装置１９１では、制御電極Ｇが全て第１領域５１と同じ材料で形成されている（Ｘｏｖ＜０と等価）。第２の参考例に係る半導体装置１９２では、制御電極Ｇが全て第２領域５２と同じ材料で形成され、チャネル部２１にｐ形不純物が追加注入されている（Ｘｏｖ＞Ｌと等価）。
【００３６】
図３に表したように、本実施形態に係る半導体装置１１０及び１１１では、参考例に係る半導体装置１９１及び１９２に比べてドレイン電流の明確な増加が確認される。半導体装置１１１では、ドレイン電流は増加するものの、ゲート電圧の閾値は他の半導体装置１１０、１９１及び１９２に比べて低い。
【００３７】
このシミュレーション結果より、０≦Ｘｏｖ≦Ｌであることが望ましい。すなわち、境界位置ＢＰは、Ｚ方向にみて第１主面２１ａと重なる位置に設けられていることが望ましい。また、さらに望ましくは０＜Ｘｏｖである。ここで、Ｘｏｖ＝０やＸｏｖ＝Ｌには、製造上の誤差が含まれるものとする。また、本実施形態に係る半導体装置１１０では、仕様により、Ｘｏｖは、僅かに０未満になっても、僅かにＬを超えてもよい。
【００３８】
図４には、ドレイン電流のゲート電圧依存性をシミュレーション計算した結果が表されている。シミュレーション計算では、Ｘｏｖを０．０μｍから０．５０μｍの間で段階的に変化させている。比較のために、理想的ＭＯＳ界面を有する仮想的ＳｉＣ縦型ＭＯＳＦＥＴの電気的特性（“Ideal SiC-MOSFET”曲線）も示している。
【００３９】
Ｘｏｖ＝０．２５μｍ以上０．５μｍ以下の場合の閾値電圧は、仮想的縦型ＭＯＳＦＥＴの閾値電圧と同程度である。Ｘｏｖ＝０．５０μｍの場合には、仮想的縦型ＭＯＳＦＥＴと比較して閾値が低くなることが分かる。これは、Ｘｏｖの増加に伴い、境界位置ＢＰが第３半導体領域３０（ソース領域）に接近するため、ソース領域近傍の制御電極Ｇ（ゲート電極）によるチャネル部２１の表面の電位制御性が低下するためである。
【００４０】
典型的なチャネル長であるＬ＝１μｍを想定して計算したことを考慮すると、これらの結果は、Ｘｏｖ／Ｌが、０以上０．５未満であることが望ましいことを示している。上記のようなＸｏｖの設定によって、本実施形態に係る半導体装置１１０では、電流電圧特性を損なうことなくゲート電圧の閾値が調整される。
【００４１】
図５（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の他の構成例を示す模式的断面図である。
図５（ａ）及び（ｂ）では、制御電極Ｇの周辺の拡大模式的断面図を示している。
【００４２】
図５（ａ）に表した半導体装置１１２では、第１領域５１及び第２領域５２が、制御電極Ｇの絶縁膜６０との界面側に設けられている。制御電極Ｇは、第１領域５１及び第２領域５２の絶縁膜６０とは反対側に設けられた第３領域５３を含む。第３領域５３の電気抵抗値は、第１領域５１の電気抵抗値及び第２領域５２の電気抵抗値よりも小さい。
【００４３】
図５（ｂ）に表した半導体装置１１３では、制御電極Ｇの第１領域５１が、第２領域５２の上を覆う構造になっている。すなわち、第１領域５１は、第２領域５２の上面及び側面を覆う。第１領域５１のうち第２領域５２の側面よりも外側に設けられた部分５１ａは、Ｚ方向にみて第１主面２１ａと重なる領域で絶縁膜６０と接する。第２領域５２の上には第３領域５３が設けられていてもよい。
【００４４】
図５（ａ）及び（ｂ）に表したいずれの半導体装置１１２及び１１３でも、第１領域５１と第２領域５２との境界位置ＢＰのＸｏｖを上記のように設定することで、半導体装置１１０と同様な作用効果が得られる。
【００４５】
次に、半導体装置１１３の製造方法について説明する。
図６（ａ）〜図７（ｂ）は、半導体装置の製造方法を例示する模式的断面図である。
先ず、図６（ａ）に表したように、ＳｉＣの基板Ｓに各不純物を導入して第１半導体領域１０、第２半導体領域２０、第３半導体領域３０、第４半導体領域及び第５半導体領域５０を形成する。第１半導体領域１０及び第２半導体領域２０は、基板Ｓに不純物を注入して形成しても、基板Ｓの上にエピタキシャル成長によって形成してもよい。
【００４６】
次に、第１半導体領域１０、第２半導体領域２０、第３半導体領域３０及び第５半導体領域５０の上に絶縁膜６０を形成する。絶縁膜６０には、例えば、窒素が添加された酸化シリコンを用いる。
【００４７】
次に、絶縁膜６０の上に、第２領域材料５２Ｍを堆積する。第２領域材料５２Ｍの厚さは、例えば０．１ｎｍ以上１０ｎｍ以下である。第２領域材料５２Ｍは、例えば、Ａｌ及びＴｉＮのうち選択された少なくとも１つである。
【００４８】
次に、第２領域材料５２Ｍに対してリソグラフィ工程及びエッチング工程を行う。これにより、図６（ｂ）に表したように、第２領域５２が形成される。
【００４９】
次に、図７（ａ）に表したように、第２領域５２の上に第１領域材料５１Ｍを堆積し、第１領域材料５１Ｍの上に第３領域材料５３Ｍを堆積する。第１領域材料５１Ｍの厚さは、例えば０．１ｎｍ以上１０ｎｍ以下である。第１領域材料５１Ｍは、例えば、Ｐｔである。第３領域材料５３Ｍの厚さは、例えば１０ｎｍ以上１０ｍｍ以下である。第３領域材料５３Ｍは、例えばｎ形またはｐ形のシリコン、ＴｉＮ、Ｗ、Ａｌ、ＴａＮ、ＮｉＳｉのうち選択された少なくとも１つである。
【００５０】
次に、第１領域材料５１Ｍ及び第３領域材料５３Ｍに対してリソグラフィ工程及びエッチング工程を行う。これにより、図７（ｂ）に表したように、第２領域５２を覆う第１領域５１と、第１領域５１の上に設けられた第３領域５３と、を有する制御電極Ｇが形成される。これにより、半導体装置１１３が完成する。
【００５１】
（第２の実施形態）
図８は、第２の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図８に表したように、第２の実施形態に係る半導体装置１２０では、第１の実施形態に係る半導体装置１１０に対して制御電極Ｇの材料が相違する。
【００５２】
半導体装置１２０において、第１領域５１及び第２領域５２は、不純物が注入された多結晶シリコンを含む。例えば、第１領域５１には、ｐ形の多結晶シリコンが用いられ、第２領域５２には、ｎ形の多結晶シリコンが用いられる。
【００５３】
制御電極Ｇは、第１領域５１及び第２領域５２の上に設けられた第３領域５３を含む。第３領域５３には、第１領域５１及び第２領域５２よりも電気抵抗値の低い材料が用いられる。第３領域５３には、例えば、ＴｉＮ、Ｗ、Ａｌ、ＴａＮ、Ｎｉ、Ｃｕ、ＮｉＳｉ及びＮｉＰｔＳｉのうち選択された少なくとも１つが用いられる。
【００５４】
第２の実施形態に係る半導体装置１２０においても第１の実施形態に係る半導体装置１１０と同様に、第１領域５１と第２領域５２との境界位置ＢＰの設定によって、電流電圧特性を損なうことなくゲート電圧の閾値が調整される。また、第１領域５１及び第２領域５２として多結晶シリコンを用いるため、金属を用いる場合に比べて加工が容易である。
【００５５】
次に、半導体装置１２０の製造方法について説明する。
図９（ａ）〜図１１（ｂ）は、半導体装置の製造方法を例示する模式的断面図である。
先ず、図９（ａ）に表したように、ＳｉＣの基板Ｓに各不純物を導入して第１半導体領域１０、第２半導体領域２０、第３半導体領域３０、第４半導体領域及び第５半導体領域５０を形成する。第１半導体領域１０及び第２半導体領域２０は、基板Ｓに不純物を注入して形成しても、基板Ｓの上にエピタキシャル成長によって形成してもよい。
【００５６】
次に、第１半導体領域１０、第２半導体領域２０、第３半導体領域３０及び第５半導体領域５０の上に絶縁膜６０を形成する。絶縁膜６０には、例えば、窒素が添加された酸化シリコンを用いる。
【００５７】
次に、絶縁膜６０の上に、中性の多結晶シリコン膜５５を堆積する。次に、多結晶シリコン膜５５の上に、酸化シリコン膜５６を堆積する。
【００５８】
次に、図９（ｂ）に表したように、酸化シリコン膜５６に対してリソグラフィ工程を行い、その後、異方性エッチングを行う。これにより、多結晶シリコン膜５５の一部の表面が露出する。
その後、酸化シリコン膜５６をマスクとしてイオン注入法を行い、多結晶シリコン膜５５の露出した部分５５ａにｐ形不純物を導入する。
【００５９】
次に、図１０（ａ）に表したように、酸化シリコン膜５６及び第１領域５１の上に窒化シリコン膜５７を堆積した後、異方性エッチングを行うことで、酸化シリコン膜５６の側面のみに窒化シリコン膜５７が残るようにする。
【００６０】
次に、図１０（ｂ）に表したように、酸化シリコン膜５６を剥離することで、窒化シリコン膜５７が存在する部分５５ａ以外の多結晶シリコン膜５５が露出する。その後、露出した多結晶シリコン膜５５に、イオン注入法によってｎ形不純物を導入する。これにより、窒化シリコン膜５７の下の多結晶シリコン膜５５の部分５５ａにおいては、ｐ形不純物が導入された状態が維持される。また、窒化シリコン膜５７が形成されていない多結晶シリコン膜５５の部分５５ｂ及び５５ｃには、ｎ形不純物が導入される。
【００６１】
次に、窒化シリコン膜５７を剥離した後、アニール工程により多結晶シリコン膜５５に導入された不純物の活性化を行う。これにより、多結晶シリコン膜５５の部分５５ａは第１領域５１になり、多結晶シリコン膜５５の部分５５ｂは第２領域５２になる。その後、図１１（ａ）に表したように、多結晶シリコン膜５５の上に、第３領域材料５３Ｍを堆積する。
【００６２】
次に、図１１（ｂ）に表したように、リソグラフィ工程及びエッチング工程を行い、第３領域材料５３Ｍ、多結晶シリコン膜５５の一部及び絶縁膜６０の一部を除去する。第１領域５１、第２領域５２及び第３領域５３を含む制御電極Ｇが形成される。これにより、半導体装置１２０が完成する。
【００６３】
（第３の実施形態）
図１２は、第３の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図１２には、制御電極Ｇの周辺の模式的拡大断面図が表されている。
図１２に表したように、第３の実施形態に係る半導体装置１３０は、第１半導体領域１０と、第２半導体領域２０と、第３半導体領域３０と、絶縁膜６０と、制御電極ＧＧと、を備える。
【００６４】
半導体装置１３０においては、基板Ｓに第４半導体領域４０が設けられる。第４半導体領域４０は、第１導電形（ｎ＋形）のＳｉＣを含む。第４半導体領域４０は、第１主面２１ａと直交する方向（Ｚ方向）に、第２半導体領域２０と離間して設けられる。第４半導体領域４０は、ＭＯＳＦＥＴのドレイン領域である。このような半導体装置１３０は、ＳｉＣを含む縦型のＭＯＳＦＥＴである。
【００６５】
半導体装置１３０には、第５半導体領域３５が設けられる。第５半導体領域３５は、第２半導体領域２０の上側であって第３半導体領域３０のチャネル部２１とは反対側に設けられる。第５半導体領域３５は、第２導電形（ｐ＋形）のＳｉＣを含む。
【００６６】
半導体装置１３０において、絶縁膜６０は、第１層６１と、金属酸化物層６２と、を含む。第１層６１は、第２半導体領域２０の第１主面２１ａの上に設けられ、金属酸化物層６２は第１層６１の上に設けられる。
【００６７】
金属酸化物層６２は、第３半導体領域３０側の第１領域６２Ａと、第１領域６２Ａよりも第１半導体領域１０側の第２領域６２Ｂと、を有する。第１領域６２Ａの実効的な仕事関数は、第２領域６２Ｂの実効的な仕事関数よりも大きい。
【００６８】
本実施形態に係る半導体装置１３０では、このような絶縁膜６０によって、第１の実施形態に係る半導体装置１１０と同様に、電流電圧特性を損なうことなくゲート電圧の閾値が調整される。
【００６９】
次に、第３の実施形態に係る半導体装置１３０の具体例について説明する。
図１２に表したように、基板Ｓ上に第４半導体領域４０、第１半導体領域１０、第２半導体領域２０、第３半導体領域及び第５半導体領域５０は、第１の実施形態と同様である。
【００７０】
第２半導体領域２０の少なくとも第１主面２１ａ上には絶縁膜６０が設けられる。絶縁膜６０の第１層６１には、例えば窒素が添加された酸化シリコンが用いられる。第１層６１の上に設けられる金属酸化物層６２のうち、第１領域６２Ａに含まれる金属元素は、Ａｌ、Ｍｇのうち少なくとも１つである。金属酸化物層６２のうち、第２領域６２Ｂに含まれる金属元素は、例えば、Ｌａ、Ｄｙ、Ｓｒ、Ｂａのうち少なくとも１つである。第１領域６２Ａ及び第２領域６２Ｂのそれぞれの材料の選択によって、第１領域６２Ａの実質的な仕事関数が、第２領域６２Ｂの実質的な仕事関数よりも大きくなるよう構成される。
【００７１】
制御電極ＧＧの材料は、例えば、ｎ形またはｐ形のシリコン、ＴｉＮ、Ｗ、Ａｌ、ＴａＮ、ＮｉＳｉのうち選択された少なくとも１つである。
【００７２】
金属酸化物層６２の第１領域６２Ａ及び第２領域６２Ｂの厚さは、制御電極ＧＧの厚さよりも薄く、例えば０．１ｎｍ以上１ｎｍ以下である。
【００７３】
金属酸化物層６２の第１領域６２Ａ及び第２領域６２Ｂは、絶縁膜６０の第１層６１の上に金属酸化物を堆積した後にリソグラフィ工程及びエッチング工程を行うことで形成される。また、金属酸化物層６２の第１領域６２Ａ及び第２領域６２Ｂは、絶縁膜６０の第１層６１を形成し、その上に第１領域６２Ａ及び第２領域６２Ｂに含まれる上記の金属を堆積した後、室温よりも高い温度で加熱することでその金属を酸化することによっても形成してもよい。
【００７４】
第１領域６２Ａと第２領域６２Ｂとの境界位置ＢＰ’は、第１主面２１ａと直交する方向（Ｚ方向）にみて、第１主面２１ａと重なる位置に設けられる。また、ドレイン端４ｂから境界位置ＢＰまでのＹ方向の距離が、ソース端４ａから境界位置ＢＰ’までのＹ方向の距離よりも短くなることが望ましい。
このような半導体装置１３０では、上記のような境界位置ＢＰ’を有する絶縁膜６０を構成することによって、電流電圧特性を損なうことなくゲート電圧の閾値が調整される。
【００７５】
（第４の実施形態）
図１３は、第４の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図１３に表したように、第４の実施形態に係る半導体装置１４０では、第２半導体領域２０のチャネル部２１の表層に、ｎ形の不純物が導入された領域２２を備える。
【００７６】
チャネル部２１の表層に、このような領域２２が設けられた半導体装置１４０は、デプレッション型のＭＯＳＦＥＴである。
なお、図１３に表した半導体装置１４０では、図１（ｂ）に表した第１の実施形態に係る半導体装置１１０のチャネル部２１の表層に領域２２を設けているが、第２の実施形態に係る半導体装置１２０、第３の実施形態に係る半導体装置１３０のチャネル部２１の表層に領域２２を設けるようにしてもよい。
【００７７】
このようなデプレッション型のＭＯＳＦＥＴである半導体装置１４０であっても、第１の実施形態に係る半導体装置１１０と同様に、電流電圧特性を損なうことなくゲート電圧の閾値が調整される。
【００７８】
（第５の実施形態）
図１４は、第５の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図１４に表したように、第５の実施形態に係る半導体装置１５０では、第４半導体領域４０が、第２半導体領域２０の第１主面２１ａに沿った方向（Ｙ方向）に、第２半導体領域２０と離間して設けられる。すなわち、半導体装置１５０は、ＳｉＣを含む横型のＭＯＳＦＥＴである。
【００７９】
半導体装置１５０には、第１半導体領域１０の、第２半導体領域２０と第４半導体領域４０とのあいだに絶縁領域７０が設けられていてもよい。絶縁領域７０は、第１半導体領域１０の表面から所定の深さで形成されたトレンチ内に絶縁材料が埋め込まれたものである。絶縁領域７０を設けることで、第２半導体領域２０と第４半導体領域４０との実効的な距離が長くなり、耐圧が向上する。
【００８０】
このような横型のＭＯＳＦＥＴである半導体装置１５０であっても、第１の実施形態に係る半導体装置１１０と同様に、電流電圧特性を損なうことなくゲート電圧の閾値が調整される。
【００８１】
（第６の実施形態）
図１５は、第６の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図１５に表したように、第６の実施形態に係る半導体装置１６０は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）である。
【００８２】
半導体装置１６０では、基板ＳＳの導電形が、第１の実施形態に係る半導体装置１１０の基板Ｓの導電形と相違する。すなわち、半導体装置１１０の基板Ｓの導電形がｎ＋形であるのに対し、半導体装置１６０の基板ＳＳの導電形はｐ＋形である。半導体装置１６０では、基板Ｓ及びＳＳの導電形が異なる点以外は半導体装置１１０と同様である。
【００８３】
基板ＳＳは、不純物濃度５×１０１８ｃｍ−３以上１×１０１９ｃｍ−３以下程度の、例えばＡｌをｐ形不純物として含む六方晶ＳｉＣ基板である。ＩＧＢＴである半導体装置１６０において、制御電極Ｇはゲート電極、第１電極Ｄ１はエミッタ電極、第２電極Ｄ２はコレクタ電極である。
【００８４】
このようなＩＧＢＴである半導体装置１６０であっても、第１の実施形態に係る半導体装置１１０と同様に、電流電圧特性を損なうことなくゲート電圧の閾値が調整される。
【００８５】
以上説明したように、実施形態に係る半導体装置によれば、電流電圧特性を損なうことなくゲート電圧の閾値を調整することができる。
【００８６】
なお、上記に本実施の形態およびその変形例を説明したが、本発明はこれらの例に限定されるものではない。例えば、前述の各実施の形態またはその変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものや、各実施の形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【００８７】
例えば、前述の各実施の形態および各変形例においては、第１の導電形をｎ形、第２の導電形をｐ形として説明したが、本発明は第１の導電形をｐ形、第２の導電形をｎ形としても実施可能である。
【００８８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８９】
４ａ…ソース端、４ｂ…ドレイン端、１０…第１半導体領域、２０…第２半導体領域、２１ａ…第１主面、３０…第３半導体領域、４０…第４半導体領域、５０…第５半導体領域、５１…第１領域、５２…第２領域、５３…第３領域、６０…絶縁膜、６２…金属酸化物層、６２Ａ…第１領域、６２Ｂ…第２領域、１１０，１１１，１１２，１１３，１３０，１３０，１４０，１５０，１６０，１９１，１９２…半導体装置、ＢＰ…境界位置、Ｄ１…第１電極、Ｄ２…第２電極、Ｇ，ＧＧ…制御電極、Ｓ…基板
【図１】
0005638559.tif 000002
【図２】
0005638559.tif 000003
【図３】
0005638559.tif 000004
【図４】
0005638559.tif 000005
【図５】
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【図６】
0005638559.tif 000007
【図７】
0005638559.tif 000008
【図８】
0005638559.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0005638559.tif 000014
【図１４】
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【図１５】
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