(57)【特許請求の範囲】
【請求項１】
単結晶半導体層と、
前記単結晶半導体層上の絶縁層と、
前記絶縁層上に設けられ、チャネル形成領域、不純物領域及びシリサイド層を有する単結晶シリコン層と、
前記単結晶シリコン層上のゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極と、
前記不純物領域に前記シリサイド層を介して電気的に接続する配線とを有し、
前記シリサイド層は、第１の領域と第２の領域とを有し、
前記第１の領域は、前記チャネル形成領域側の前記シリサイド層表面にある端点を含み、前記端点から膜厚が増加している領域であり、
前記第２の領域は、前記第１の領域と比べて膜厚が一定であり、
前記第１領域と前記第２領域は、水平線に対し垂直な直線で分けられ、前記垂直な直線が前記シリサイド層と前記不純物領域との界面と交わる点を第１の点としたとき、前記第１の点と前記端点を通る直線は水平線に対し角度θ（０°＜θ＜４５°）をなし、
前記単結晶シリコン層の膜厚に対する前記第２領域の膜厚比は０．６以上であることを特徴とする半導体装置。
【請求項２】
単結晶半導体層と、
前記単結晶半導体層上の絶縁層と、
前記絶縁層上に設けられ、チャネル形成領域、不純物領域及びシリサイド層を有する単結晶シリコン層と、
前記単結晶シリコン層上のゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極と、
前記不純物領域に前記シリサイド層を介して電気的に接続する配線とを有し、
前記シリサイド層は、第１の領域と第２の領域とを有し、
前記第１の領域は、前記チャネル形成領域側の前記シリサイド層表面にある端点を含み、前記端点から膜厚が増加している領域であり、
前記第２の領域は、前記第１の領域と比べて膜厚が一定であり、
前記第１領域と前記第２領域は、水平線に対し垂直な直線で分けられ、前記垂直な直線が前記シリサイド層と前記不純物領域との界面と交わる点を第１の点としたとき、前記第１の点と前記端点を通る直線は水平線に対し角度θ（０°＜θ＜４５°）をなし、
前記単結晶シリコン層の膜厚に対する前記第２領域の膜厚比は０．６以上であり、
前記シリサイド層の前記端点と前記ゲート絶縁膜の端部は一致することを特徴とする半導体装置。
【請求項３】
請求項１または請求項２において、前記第１の領域は、前記シリサイド層の前記端点から膜厚がほぼ一定になるまでの領域であることを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、前記ゲート絶縁膜及び前記ゲート電極に接するサイドウォールを有することを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、ＤＲＡＭを有することを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項４のいずれか一項において、前記半導体装置はＤＲＡＭまたはＣＰＵであることを特徴とする半導体装置。
【請求項７】
単結晶半導体層上に絶縁層を介して設けられた単結晶シリコン層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート絶縁膜を選択的に除去することにより、前記単結晶シリコン層を選択的に露出し、
前記露出した単結晶シリコン層表面に接して金属膜を形成し、
加熱処理することにより、前記露出した単結晶シリコン層にシリサイド層を形成し、
前記シリサイド層に接続する配線を形成し、
前記シリサイド層は、第１領域と第２の領域とを有し、
前記第１の領域は、前記ゲート絶縁膜の端部と一致する前記シリサイド層表面にある端点を含み、前記端点から膜厚が増加している領域であり、
前記第２の領域は、前記第１の領域と比べて膜厚が一定であり、
前記第１領域と前記第２領域は、水平線に対し垂直な直線で分けられ、前記垂直な直線が前記シリサイド層と前記不純物領域との界面と交わる点を第１の点としたとき、前記第１の点と前記端点を通る直線は水平線に対し角度θ（０°＜θ＜４５°）をなし、
前記単結晶シリコン層の膜厚に対する前記第２領域の膜厚比は０．６以上であり、
前記金属膜を前記ゲート絶縁膜の側面において最も膜厚が薄くなるよう形成し、前記加熱処理をすることで、前記第１領域及び前記第２領域を形成することを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はシリサイド層を有する半導体装置及びその作製方法に関する。
【背景技術】
【０００２】
集積回路の縮小に伴い、集積回路を構成する半導体装置は、金属配線とのコンタクト
抵抗の低抵抗化や不純物領域の低抵抗化が要求されている。そのため、半導体膜にシリサ
イド層を形成することで、コンタクト抵抗や、不純物領域を低抵抗化する技術が半導体分
野で採用されている（例えば特許文献１）。半導体膜の抵抗を低くすると、半導体装置の
オン電流が向上し、特性の高い半導体装置を作製できる。
【０００３】
一方で、半導体のシリサイド層は厚くすればするほど、シート抵抗が下がるので、オ
ン電流が高くなることが予測される。しかし、非特許文献１にあるように、実際シリサイ
ド層を厚く形成すると抵抗が上がり、オン電流が下がることが報告されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−２２１１１５号公報
【非特許文献】
【０００５】
【非特許文献１】ＯＰＴＩＭＩＺＡＴＩＯＮ  ＯＦ  ＳＥＲＩＥＳ  ＲＥＳＩＳＴＡＮＣＥ  ＩＮ  ＳＵＢ−０．２μｍ  ＳＯＩ  ＭＯＳＦＥＴｓ：  Ｌｉｓａ  Ｔ．Ｓｕ  ｅｔ  ａｌ．，ＩＥＤＭ９３，ｐｐ．７２３−７２６，１９９３
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の第１の課題は、シリサイド層を有する半導体装置において、オン電流が高い
半導体装置を得ることである。
【０００７】
また、本発明の第２の課題は、シート抵抗を下げるとともに、オン電流が高い半導体
装置を得ることである。
【０００８】
オン電流を高くしたい場合は、シリサイド層を設けるほか、不純物領域を活性化する
際の熱処理を高温にし、不純物領域の活性化率を上げる方法がある。もしくは、半導体膜
を加熱するまたはレーザ照射することによりアニールして半導体膜の結晶性を改善する方
法がある。
【０００９】
しかし、これらの方法では熱処理工程が一つ増えるとともに、熱処理するための装置
が別途必要になるため、作製コストが高くなる問題があった。また、基板としてガラス基
板等の耐熱性が低い基板を用いた場合は、高温の熱処理により基板がシュリンクしてしま
う可能性がある。そのため、使用する基板が耐熱性の高い基板に制限されてしまい、基板
の自由度がなくなるという問題があった。
【００１０】
したがって、本発明の第３の課題として、本発明は工程を増やさずに高いオン電流を
持つ半導体装置を得ることを目的とする。また、基板の制限なしにオン電流を高くするこ
とを目的とする。
【課題を解決するための手段】
【００１１】
本発明の特徴の一つは、チャネル形成領域、不純物領域及びシリサイド層を有するシ
リコン膜と、ゲート絶縁膜と、ゲート電極と、不純物領域にシリサイド層を介して電気的
に接続する配線とを有し、シリサイド層断面は、チャネル形成領域側の端点からシリサイ
ド層膜厚が増加している第１領域と、第１領域と比べて膜厚が一定である第２領域とを有
する半導体装置である。さらに、第１領域と第２領域は、水平線に対し垂直な直線で分け
られ、その直線がシリサイド層と不純物領域との界面と交わる点を第１の点としたとき、
第１の点とシリサイド層端点を通る直線は水平線に対し角度θ（０°＜θ＜４５°）をな
し、シリコン膜の膜厚に対する第２領域の膜厚は０．６以上であることを特徴とする。
【００１２】
本発明の特徴の一つは、チャネル形成領域、不純物領域及びシリサイド層を有するシ
リコン膜と、ゲート絶縁膜と、ゲート電極と、不純物領域にシリサイド層を介して電気的
に接続する配線とを有し、シリサイド層断面は、チャネル形成領域側の端点から膜厚が増
加している第１領域と、膜厚がシリコン膜の膜厚と等しい第２領域とを有し、第１領域と
第２領域は、水平線に対し垂直な直線で分けられ、その直線がシリコン膜の底面と交わる
点を第１の点としたとき、第１の点と端点を通る直線は水平線に対し角度θ（０°＜θ＜
４５°）をなす半導体装置である。
【００１３】
また、上記半導体装置が有するシリコン膜をシリコン基板に代えたものを本発明の特
徴の一つとする。
【００１４】
また、本発明の特徴の一つは、シリサイド層を形成するための金属膜の成膜を、意図
的に金属膜の膜厚が不均一になるように成膜条件を制御することである。これにより、シ
リサイド層の膜厚が増加している第１領域を大きく、または第１領域のチャネル長方向の
長さを長くすることができる。
【００１５】
図１を用いて説明する。図１（Ａ）はトランジスタの断面であり、図１（Ａ）の破線
で囲んだ部分を拡大して図１（Ｂ）とする。シリコン膜またはシリコン基板は領域１１、
不純物領域１２、シリサイド層１３を有する。領域１１は少なくともチャネル形成領域を
含んでいればよく、不純物領域１２に接する低濃度不純物領域または高濃度不純物領域を
含んでいてもよい。シリサイド層１３には層間絶縁膜をエッチングして設けた配線１６が
接続している。シリサイド層１３は、図１（Ｂ）に示すように第１領域１３ａと第２領域
１３ｂを有する。第１領域１３ａはチャネル形成領域側の端点Ａから膜厚が増加している
。第２領域１３ｂは第１領域１３ａに比べ膜厚が一定である。
【００１６】
シリコン膜またはシリコン基板上にはゲート絶縁膜１４と、その上にゲート電極１５
がある。ゲート絶縁膜１４の形状及び幅は図１に限られたものではなく、どのような形状
及び幅でも良い。例えばゲート絶縁膜１４がテーパー形状で、傾斜のある側面を有してい
てもよい。また、ゲート電極１５も図１に限定されず単層でも積層でもよく、断面がテー
パー形状でもよい。つまり、本発明はゲート電極１５及びゲート絶縁膜１４に左右されな
い。
【００１７】
第１領域１３ａと第２領域１３ｂは点Ｂを通り、且つ水平線に対し垂直な線で分けら
れる。さらに点Ｂはシリサイド層１３と不純物領域１２との界面上にある。点Ｂと端点Ａ
を通る直線は水平線とθの角度をなす。なお、θは０°＜θ＜４５°、シリコン膜の膜厚
ｄ２、シリサイド層の第２領域１３ｂの膜厚をｄ１としたとき、ｄ１／ｄ２≧０．６であ
る。なお、ｄ１／ｄ２＝１．０のときは、点Ｂはシリコン膜またはシリコン基板の底面に
位置する。
【発明の効果】
【００１８】
本発明により、シリサイド層の形状を制御することにより、高いオン電流の半導体装
置を得ることができる。また、シート抵抗を下げつつ、オン電流の高い半導体装置を得る
ことができる。また、半導体装置の作製工程を増やさずに、オン電流を高くすることがで
きる。これにより、従来の半導体装置の作製コストを維持したまま、高いオン電流を得る
ことができる。また、高いオン電流を得るのに高温の熱処理を必要としないため、耐熱性
の低い基板を使うこともでき、耐熱性の制限なく基板を使うことができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の半導体装置を示す断面図。
【図２】解析で仮定した素子構造を示す断面図及び解析で採用した各値の表。（実施の形態１）
【図３】シリサイド層断面のＴＥＭ写真。（実施の形態１）
【図４】Ｎ型トランジスタの評価結果。（実施の形態１）
【図５】Ｎ型トランジスタの評価結果。（実施の形態１）
【図６】Ｎ型トランジスタの評価結果。（実施の形態１）
【図７】Ｐ型トランジスタの評価結果。（実施の形態１）
【図８】Ｐ型トランジスタの評価結果。（実施の形態１）
【図９】Ｐ型トランジスタの評価結果。（実施の形態１）
【図１０】Ｎ型トランジスタの評価結果。（実施の形態１）
【図１１】Ｎ型トランジスタの評価結果。（実施の形態１）
【図１２】Ｎ型トランジスタの評価結果。（実施の形態１）
【図１３】Ｐ型トランジスタの評価結果。（実施の形態１）
【図１４】Ｐ型トランジスタの評価結果。（実施の形態１）
【図１５】Ｐ型トランジスタの評価結果。（実施の形態１）
【図１６】本発明の半導体装置の作製方法を示す図。（実施の形態２）
【図１７】本発明の半導体装置の作製方法を示す図。（実施の形態２）
【図１８】本発明の半導体装置の作製方法を示す図。（実施の形態２）
【図１９】本発明の半導体装置の作製方法を示す図。（実施の形態３）
【図２０】本発明の半導体装置の作製方法を示す図。（実施の形態３）
【図２１】本発明の半導体装置の作製方法を示す図。（実施の形態４）
【図２２】本発明の半導体装置の作製方法を示す図。（実施の形態４）
【図２３】本発明の半導体装置の作製方法を示す図。（実施の形態５）
【図２４】本発明の半導体装置の作製方法を示す図。（実施の形態６）
【図２５】本発明の半導体装置の作製方法を示す図。（実施の形態６）
【図２６】本発明の半導体装置の斜視図。（実施の形態６）
【図２７】本発明の半導体装置を示す図。（実施の形態７）
【図２８】本発明の半導体装置の利用法を説明する図。（実施の形態７）
【図２９】本発明の半導体装置の作製方法を示す図。（実施の形態８）
【図３０】本発明の半導体装置のブロック図。（実施の形態８）
【図３１】本発明の半導体装置を示す図。（実施の形態８）
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態について説明する。但し、本発明は、実施可能な範囲にお
いて、多くの異なる態様で実施することが可能である。本発明の趣旨及びその範囲から逸
脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解さ
れる。従って、本実施の形態の記載内容に限定して解釈されるものではない。
【００２１】
（実施の形態１）
本発明は、シリサイド層を有するトランジスタにおいて、シリサイドの膜厚及び形状
がオン電流にどのような影響を及ぼすかをコンピュータにより解析した。
【００２２】
図２（Ａ）、（Ｂ）はトップゲート型トランジスタの半導体膜であるシリコン膜の一
部の模式図で、この解析で仮定した素子の構造である。図２（Ａ）、（Ｂ）は、図１（Ａ
）の破線で囲んだシリコン膜の部分を模式的に示している。解析で用いる素子は、薄膜ト
ランジスタ（ＴＦＴ：ｔｈｉｎ  ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒ）、シリコン基板に直
接形成したトランジスタ、ＳＩＭＯＸ（ｓｅｐａｒａｔｉｏｎ  ｂｙ  ｉｍｐｌａｎｔｅ
ｄ  ｏｘｙｇｅｎ）基板等のＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板
に形成したトランジスタのいずれも含む。
【００２３】
図２（Ａ）はシリサイド層３３と領域３１との間に低濃度不純物領域がない場合の素
子構造であり、図２（Ｂ）は、シリサイド層３３と領域３１との間に低濃度不純物領域が
ある場合の素子構造である。両者とも領域３１と不純物領域３２とシリサイド層３３を有
する。領域３１は上部にゲート絶縁膜を介してゲート電極が配置されている領域であり、
少なくともチャネル形成領域を含む。領域３１は、チャネル形成領域の他に、図２（Ａ）
では不純物領域３２に接して不純物領域を有してもよいし、図２（Ｂ）では低濃度不純物
領域３２ｂに接して低濃度不純物領域を有していてもよい。キャリアはシリサイド層３３
及び不純物領域３２から電極３４へ流れると仮定する。したがって、不純物領域３２また
は高濃度不純物領域３２ａはソース領域として機能する。
【００２４】
図２（Ａ）、（Ｂ）ともに、領域３１の上方に反転層の代わりとして電極３４を仮定
した。領域３１は上部にゲート電極を有する部分であるため、ゲート電極の下のシリコン
膜は、トランジスタがオンしているとき、シリコン膜表面をキャリアが流れる。そのキャ
リアの通り道を電極３４として仮定した。トランジスタにおいてキャリアの流れる道、い
わゆる反転層の厚さは一般的に約１０ｎｍ以下のため、電極３４の厚さを１０ｎｍと仮定
した。電極３４にはＮ型トランジスタなら５Ｖ、Ｐ型トランジスタなら−５Ｖが印加され
るとした。
【００２５】
シリサイド層３３の上面のチャネル長方向の長さを１．０μｍ、シリサイド層３３と
領域３１の間の不純物領域の長さを０．１μｍとした。また、シリコン膜の膜厚はシリサ
イド層の膜厚を含んだものとした。
【００２６】
シリコン膜の膜厚、シリコン膜に対するシリサイド層の膜厚比率、キャリア濃度、シ
リコン膜とシリサイド層のコンタクト抵抗Ｒｃには、図２（Ｃ）の表で示すように、いく
つかの値を採用した。導電型はＮ型とＰ型それぞれを仮定した。
【００２７】
シリサイド層３３と領域３１の間に低濃度不純物領域がない図２（Ａ）の場合は、不
純物領域３２のキャリア濃度は１×１０２０ｃｍ−３とした。シリサイド層３３と領域３
１の間に低濃度不純物領域３２ｂがある図２（Ｂ）の場合は、低濃度不純物領域３２ｂの
キャリア濃度は１×１０１７ｃｍ−３または１×１０１８ｃｍ−３とし、高濃度不純物領
域３２ａのキャリア濃度は１×１０２０ｃｍ−３とした。また、低濃度不純物領域３２ｂ
のチャネル長方向の長さは０．１μｍとした。
【００２８】
全ての条件において、シリサイド層３３のチャネル形成領域側の端部の角度θ（以下
、角度θという）とオン電流の関係を計算により解析した。本解析はＳｙｎｏｐｓｙｓ社
製のＤｅｓｓｉｓで行い、角度θ＝１５°、３０°、４５°、６０°、７５°それぞれの
ときのオン電流を計算した。
【００２９】
コンタクト抵抗はシリサイドの種類によって変わってくるが、半導体分野で用いられ
ているシリサイドとシリコンとのコンタクト抵抗値の中で、想定できる最小値と最大値、
そしてその間の値と、計３つの値を仮定した。
【００３０】
シリサイド層断面のＴＥＭ写真を図３に示す。図３（Ａ）はトップゲート型トランジ
スタの断面写真であり、図３（Ｂ）は図３（Ａ）の破線で囲んだ領域を拡大した写真であ
る。トランジスタの構成は図１の構成と似ており、トップゲート型で不純物領域の表面に
黒色のシリサイド層が形成されているのが分かる。実際のシリサイド層断面は図３の写真
のように、チャネル形成領域側の端点から徐々に膜厚が厚くなり、曲率を持った形状とな
る。しかし計算では便宜上、シリサイド層断面は曲率を持たず、シリサイド層は水平線と
角度θをなす側面を持つように仮定した。
【００３１】
コンピュータによる解析結果を図４〜図９に示す。図４〜図６はＮ型トランジスタの
結果であり、図７〜図９はＰ型トランジスタの結果である。横軸がシリサイド層３３のチ
ャネル形成領域側の端部における角度θであり、縦軸がシリサイド層３３と不純物領域３
２から電極３４へ流れる電流、いわゆるオン電流の値である。
【００３２】
図４（Ａ）、図５（Ａ）、図６（Ａ）、図７（Ａ）、図８（Ａ）、図９（Ａ）はシリ
コン膜厚１５０ｎｍ、図４（Ｂ）、図５（Ｂ）、図６（Ｂ）、図７（Ｂ）、図８（Ｂ）、
図９（Ｂ）はシリコン膜厚１００ｎｍ、図４（Ｃ）、図５（Ｃ）、図６（Ｃ）、図７（Ｃ
）、図８（Ｃ）、図９（Ｃ）はシリコン膜厚５０ｎｍのときの評価結果である。それぞれ
のシリコン膜厚のときの結果をシリコン膜に対するシリサイド層の膜厚比率（以下、膜厚
比率と言う）別にプロットした。
【００３３】
図４及び図７は図２（Ａ）で示す素子構成で、領域３１とシリサイド層３３の間に低
濃度不純物領域がない場合の結果である。図４及び図７において、それぞれシリコン膜厚
を一定にして、膜厚比率が増えていくときのオン電流を見る。すると、図４（Ａ−１）、
（Ｂ−１）、（Ｃ−１）の膜厚比率０．４のときは、あまり角度θに対しオン電流は依存
していないが、膜厚比率を高くするのに従い、角度θに対しオン電流の依存性が強くなっ
ていくのが分かる。
【００３４】
シリコン膜厚１５０ｎｍの図４（Ａ）において、コンタクト抵抗Ｒｃ＝５×１０−８
Ω・ｃｍ２、角度θ＝１５°のときの図４（Ａ−１）から（Ａ−４）の各膜厚比率でのオ
ン電流を比べると、ほとんど値は同じである。しかし、膜厚比率を大きくするのに従い、
角度θに依存してオン電流が下がっている。この傾向は図４及び図７の全てのグラフに共
通する。
【００３５】
図５、図６、図８及び図９は図２（Ｂ）の示す構成で、低濃度不純物領域３２ｂのキ
ャリア濃度が１×１０１７ｃｍ−３または１×１０１８ｃｍ−３の結果である。図５、図
６、図８及び図９は、図４及び図７と同様、膜厚比率を大きくするのに従い、角度θに対
しオン電流が依存していく傾向がある。また、同一シリコン膜厚で、角度θ＝１５°のと
きの各膜厚比率でのオン電流はほとんど同じである一方で、膜厚比率を大きくするのに従
い、角度θの増加に依存してオン電流が下がっていく傾向がある。
【００３６】
また、図４〜図９において、同一のシリコン膜厚で、コンタクト抵抗Ｒｃ＝５×１０
−７Ω・ｃｍ２のときは、角度θ＝１５°のオン電流の値も、膜厚比率を大きくするのに
従い、下がっていく傾向もある。
【００３７】
したがって、シリコン膜に対するシリサイド層の膜厚比率が０．４では角度θとオン
電流との相関は強く表れないが、膜厚比率０．６以上では角度θを大きくするとオン電流
が下がることが分かった。これは背景技術で紹介した非特許文献１の報告と共通する。シ
リサイド層の膜厚を厚くするとシート抵抗が下がるため、オン電流が高くなることが予測
されるが、実際行ってみるとオン電流が低くなるという結果が出ていた。
【００３８】
図１０〜図１５は図４〜図９と同一の評価結果であるが、膜厚比率が０．６以上のみ
の結果を、コンタクト抵抗Ｒｃが５×１０−７Ω・ｃｍ２、１×１０−７Ω・ｃｍ２、５
×１０−８Ω・ｃｍ２それぞれのときの、シリコン膜厚別にプロットしたものである。図
１０〜図１２はＮ型トランジスタの結果であり、図１３〜図１５はＰ型トランジスタの結
果である。図１０及び図１３は図２（Ａ）の領域３１とシリサイド層３３の間に低濃度不
純物領域がない構成である。図１１及び図１４は図２（Ｂ）の領域３１とシリサイド層３
３の間に低濃度不純物領域３２ｂを有する構成で、低濃度不純物領域３２ｂのキャリア濃
度１×１０１７ｃｍ−３の結果である。図１２及び図１５は図２（Ｂ）の低濃度不純物領
域３２ｂを有する構成で、低濃度不純物領域３２ｂのキャリア濃度１×１０１８ｃｍ−３
の結果である。
【００３９】
図１０において、角度θが大きくなるにつれオン電流が下がっている傾向が確認でき
る。そして角度θ＝４５°を境にオン電流の下がる割合が大きく変わる。角度θ≦４５°
のオン電流の下がる割合と角度θ≧４５°のオン電流の下がる割合とを比較すると、角度
θ≦４５°のオン電流の下がる割合のほうが、角度θ≧４５°のオン電流の下がる割合よ
りも大きい。膜厚比率０．６、０．８では角度θ≧４５°でオン電流がほぼ一定になって
いる結果もでている。
【００４０】
図１１では、いくつかの条件では、角度θが１５°から７５°にかけて、角度θが大
きくなるほど同じ割合でオン電流が下がっている。一方で、残りの条件では、角度θ＝４
５°を境にオン電流の下がる割合が大きく変わる。角度θ≦４５°のオン電流の下がる割
合のほうが、角度θ≧４５°のオン電流の下がる割合よりも大きい。図１１（Ａ−３）、
（Ｂ−３）、（Ｃ−３）の膜厚比率０．６では、角度θ≧４５°でオン電流がほぼ一定に
なっている。
【００４１】
図１２においても、図１１と同様に、いくつかの条件では、角度θが１５°から７５
°にかけて、角度θが大きくなるほど同じ割合でオン電流が下がっている。一方で、残り
の条件では、角度θ＝４５°を境にオン電流の下がる割合が大きく変わる。角度θ≦４５
°のオン電流の下がる割合のほうが、角度θ≧４５°のオン電流の下がる割合よりも大き
い。
【００４２】
図１３は、いずれの条件でも、角度θ＝４５°を境にオン電流の下がる割合が大きく
変わる。角度θ≦４５°のオン電流の下がる割合のほうが、角度θ≧４５°のオン電流の
下がる割合よりも大きい。膜厚比率０．６、０．８においては、角度θ≧４５°のオン電
流はほぼ一定である。
【００４３】
図１４では、いくつかの条件では、角度θが１５°から７５°にかけて、角度θが大
きくなるほど同じ割合でオン電流が下がっている。一方で、残りの条件では、角度θ＝４
５°を境にオン電流の下がる割合が大きく変わる。角度θ≦４５°のオン電流の下がる割
合のほうが、角度θ≧４５°のオン電流の下がる割合よりも大きい。図１４（Ａ−３）の
膜厚比率０．６、０．８では角度θ≧４５°でオン電流がほぼ一定になっている。
【００４４】
図１５においても、図１４と同様に、いくつかの条件では、角度θが１５°から７５
°にかけて、角度θが大きくなるほど同じ割合でオン電流が下がっている。一方で、残り
の条件では、角度θ＝４５°を境にオン電流の下がる割合が大きく変わる。角度θ≦４５
°のオン電流の下がる割合のほうが、角度θ≧４５°のオン電流の下がる割合よりも大き
い。図１５（Ａ−３）の膜厚比率０．６、０．８では角度θ≧４５°でオン電流がほぼ一
定になっている。
【００４５】
以上、膜厚比率０．６以上の図１０〜図１５の結果より、少なくともθ＝４５°以内
（θ＝０は除く）では、全ての条件に共通して、角度θを大きくするほどオン電流が下が
ることが判明した。
【００４６】
よって、オン電流が角度θに依存して下がる膜厚比率０．６以上においては、シリサ
イド層端部の角度θを０°＜θ＜４５°にすれば、角度θ≧４５°のトランジスタよりも
オン電流の高いトランジスタを得ることが分かった。
【００４７】
実際のトランジスタのシリサイド層断面は図３の写真で示したように、チャネル形成
領域側のシリサイド層端点から膜厚が厚くなり、曲率を持った形状である。そのためシリ
サイド層端部の角度θは一律でない。つまり、シリサイド層と不純物領域の界面は、計算
で仮定した水平線から角度θをなす線で示されるシリサイド層と不純物領域の界面よりも
、よりチャネル形成領域側にふくらんだものとなる。
【００４８】
したがって、上記解析により見出した角度θを実際のトランジスタに適用する場合は
次のように考えるとよい。図１に示すように、膜厚が増加する第１領域１３ａと第１領域
１３ａと比べて膜厚が一定である第２領域１３ｂはある直線で分けられる。その直線がシ
リサイド層と不純物領域との界面と交わる点を点Ｂとする。そのとき、シリサイド層１３
のチャネル形成領域側の端点Ａと点Ｂを通る直線は、水平線から角度θをなす直線になっ
ていればよい。
【００４９】
図１（Ｂ）において、シリサイド層の膜厚ｄ１を一定にして角度θを小さくしていく
と、点Ｂがシリサイド層１３と不純物領域１２との界面に沿って領域１１から離れていく
方向に移動する。つまり、第１領域１３ａのチャネル長方向の長さがより大きくなってい
く。したがって、角度θを０°＜θ＜４５°にするということは、角度θ≧４５°よりも
、シリサイド層１３の第１領域１３ａのチャネル長方向の長さを長くする、第１領域１３
ａの面積を大きくするということである。そうすることにより、オン電流の高い半導体装
置を得ることができる。
【００５０】
また、図１（Ｂ）に示すように、点Ｂを通る水平線と、水平線に対し垂直でかつ点Ａ
を通る線とが交わる点を点Ｃとする。そのとき、点Ａと点Ｂを通る直線より不純物領域の
方へはみ出ている第１領域１３ａの面積が、点Ａ、点Ｂ、点Ｃで形成される三角形の面積
の１／２以下のときが、特にオン電流の高い半導体装置を得るのに有効である。また、仮
に不純物領域１２が点Ａと点Ｂを通る直線よりも、第１領域１３ａの方へはみ出し、第１
領域１３ａが点Ａと点Ｂを通る直線よりくぼんだ形状であったときも同様に考えてよい。
つまり、点Ａと点Ｂを通る線より不純物領域がはみ出ている面積が、点Ａ、点Ｂ、点Ｃで
形成される三角形の面積の１／２以下のときが、特にオン電流の高い半導体装置を得るの
に有効である。
【００５１】
また、トランジスタの形成方法にもよるが、実際のトランジスタでは半導体膜の膜厚
が一定でない場合がある。そのときはシリサイド層が形成されている部分のシリコン膜厚
を用いて、膜厚比率を計算すればよい。
【００５２】
以上より、シリコン膜厚に対するシリサイド層の膜厚比率が０．６以上であれば、角
度θを４５°未満（０°を除く）にすることでオン電流の高い半導体装置を得ることがで
きる。よって、熱処理工程を設けなくても、シリサイド層のチャネル形成領域側の端部の
角度θを制御するだけで、高いオン電流を得ることができる。また、高いオン電流を得る
ために、半導体装置の作製工程を増やさず、また熱処理装置を用意しなくてもよいため、
製造コストを維持したまま特性の高いトランジスタを作製できる。さらに、シート抵抗を
下げつつ、オン電流の高いトランジスタを得ることができる。
【００５３】
なお、上記コンピュータによる解析では、図２に示すように、ソース領域として機能
する不純物領域３２または高濃度不純物領域３２ａから電極３４に流れるオン電流を計算
した。しかし、不純物領域３２または高濃度不純物領域３２ａをドレイン領域としても、
キャリアの流れる方向が電極３４から不純物領域３２及びシリサイド層３３へ変わるだけ
で同様である。よって、不純物領域３２はソース領域として機能しても、ドレイン領域と
して機能しても、どちらでもよい。また、コンピュータによる解析ではチャネル形成領域
の片側にあるシリサイド層のみの形状について検討したが、チャネル形成領域の両側にあ
るシリサイド層ともに、角度θを０°＜θ＜４５°にすればさらにオン電流が高くなるこ
とは言うまでもない。
【００５４】
（実施の形態２）
本発明の半導体装置の作製方法を図１６〜図１８を用いて説明する。
【００５５】
まず、基板１０１上に絶縁膜１０２を１００〜３００ｎｍ形成する。基板１０１とし
てはガラス基板、石英基板、プラスチック基板、セラミックス基板等の絶縁性基板、金属
基板等を用いることができる。
【００５６】
絶縁膜１０２は、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、窒素を含む酸化珪
素（ＳｉＯｘＮｙ）（ｘ＞ｙ）（酸化窒化珪素とも言う）、酸素を含む窒化珪素（ＳｉＮ
ｘＯｙ）（ｘ＞ｙ）（窒化酸化珪素とも言う）等の酸素または窒素を有する絶縁膜の単層
構造、またはこれらの積層構造を用いることができる。絶縁膜１０２は必ずしも必要では
ないが、基板からの汚染が懸念される場合には、絶縁膜１０２を形成するのが好ましい。
【００５７】
また、半導体膜に接する絶縁膜１０２は、膜厚０．０１〜１０μｍ、好ましくは１０
０〜３００ｎｍの窒化珪素膜、あるいは窒化酸化珪素膜とするとよい。後の結晶化工程で
、半導体膜に金属元素を添加して結晶化する方法を用いた場合、金属元素をゲッタリング
する必要がある。このときに、絶縁膜が酸化珪素膜であると、酸化珪素膜と半導体膜の珪
素膜との界面において、珪素膜中の金属元素と酸化珪素膜中の酸素が反応して酸化金属物
になり、金属元素がゲッタリングされにくくなる場合がある。よって、半導体膜に接する
絶縁膜１０２部分は窒化珪素膜、あるいは窒化酸化珪素膜にすることが好ましい。
【００５８】
続いて、絶縁膜１０２上に膜厚１０〜１５０ｎｍの島状半導体膜１０３を形成する。
半導体膜の材料はシリコン膜とする。島状半導体膜１０３は、絶縁膜１０２上にスパッタ
法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等により半導体膜を全面に形成した後、フォ
トリソグラフィ法等により形成されたマスクを用いて半導体膜を形状加工して形成する。
島状半導体膜１０３を結晶性半導体膜で形成するときは、絶縁膜１０２上に直接結晶性半
導体膜を形成する方法と、非晶質半導体膜を絶縁膜１０２上に形成した後に、加熱処理に
より結晶化させて結晶性半導体膜を形成する方法がある。後者の方法において、結晶化の
際の加熱処理は、加熱炉、レーザ照射、若しくはレーザ光の代わりにランプから発する光
の照射（以下、ランプアニールと表記する）、又はそれらを組み合わせて用いることによ
り行われる。
【００５９】
また、ニッケルなどを非晶質半導体膜に添加した後に上記加熱処理を行う熱結晶化法
により結晶性半導体膜を形成してもよい。なお、ニッケルを用いた熱結晶化法を用いて結
晶化を行って結晶性半導体膜を得た場合は、結晶化後にニッケルを除去するゲッタリング
処理を行うことが好ましい。
【００６０】
レーザ照射により結晶化して結晶性半導体膜を作製する場合には、連続発振（ＣＷ：
ｃｏｎｔｉｎｕｏｕｓ−ｗａｖｅ）型のレーザビームやパルス発振型のレーザビーム（パ
ルスレーザビーム）を用いることができる。ここで用いることができるレーザビームは、
Ａｒレーザ、Ｋｒレーザ、エキシマレーザなどの気体レーザ、単結晶のＹＡＧ、ＹＶＯ４
、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セ
ラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとし
てＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されて
いるものを媒質とするレーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ
、Ｔｉ：サファイアレーザ、銅蒸気レーザまたは金蒸気レーザのうち一種または複数種か
ら発振されるものを用いることができる。このようなレーザビームの基本波、及びこれら
の基本波の第２高調波から第４高調波のレーザビームを照射することで、大粒径の結晶を
得ることができる。例えば、Ｎｄ：ＹＶＯ４レーザ（基本波１０６４ｎｍ）の第２高調波
（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。このレーザは、ＣＷ
で射出することも、パルス発振で射出することも可能である。ＣＷで射出する場合は、レ
ーザのパワー密度は０．０１〜１００ＭＷ／ｃｍ２程度（好ましくは０．１〜１０ＭＷ／
ｃｍ２）必要である。そして、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度として照射す
る。
【００６１】
なお、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ
３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌ
Ｏ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔ
ａのうち１種または複数種添加されているものを媒質とするレーザ、Ａｒイオンレーザ、
またはＴｉ：サファイアレーザは、連続発振をさせることが可能であり、Ｑスイッチ動作
やモード同期などを行うことによって１０ＭＨｚ以上の発振周波数でパルス発振をさせる
ことも可能である。１０ＭＨｚ以上の発振周波数でレーザビームを発振させると、半導体
膜がレーザによって溶融してから固化するまでの間に、次のパルスが半導体膜に照射され
る。従って、発振周波数が低いパルスレーザを用いる場合と異なり、半導体膜中において
固液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した
結晶粒を得ることができる。
【００６２】
媒質としてセラミック（多結晶）を用いると、短時間かつ低コストで自由な形状に媒
質を形成することが可能である。単結晶を用いる場合、通常、直径数ｍｍ、長さ数十ｍｍ
の円柱状の媒質が用いられているが、セラミックを用いる場合はさらに大きいものを作る
ことが可能である。
【００６３】
発光に直接寄与する媒質中のＮｄ、Ｙｂなどのドーパントの濃度は、単結晶中でも多
結晶中でも大きくは変えられないため、濃度を増加させることによるレーザの出力向上に
はある程度限界がある。しかしながら、セラミックの場合、単結晶と比較して媒質の大き
さを著しく大きくすることができるため大幅に出力向上できる。
【００６４】
さらに、セラミックの場合では、平行六面体形状や直方体形状の媒質を容易に形成す
ることが可能である。このような形状の媒質を用いて、発振光を媒質の内部でジグザグに
進行させると、発振光路を長くとることができる。そのため、振幅が大きくなり、大出力
で発振させることが可能になる。また、このような形状の媒質から射出されるレーザビー
ムは射出時の断面形状が四角形状であるため、丸状のビームと比較すると、線状ビームに
整形するのに有利である。このように射出されたレーザビームを、光学系を用いて整形す
ることによって、短辺の長さ１ｍｍ以下、長辺の長さ数ｍｍ〜数ｍの線状ビームを容易に
得ることが可能となる。また、励起光を媒質に均一に照射することにより、線状ビームは
長辺方向にエネルギー分布の均一なものとなる。
【００６５】
この線状ビームを半導体膜に照射することによって、半導体膜の全面をより均一にア
ニールすることが可能になる。線状ビームの両端まで均一なアニールが必要な場合は、そ
の両端にスリットを配置し、エネルギーの減衰部を遮光するなどの工夫が必要となる。
【００６６】
このようにして得られた強度が均一な線状ビームを用いて半導体膜をアニールし、こ
の半導体膜を用いて電子機器を作製すると、その電子機器の特性は、良好かつ均一である
。
【００６７】
次いで、必要があればトランジスタのしきい値を制御するために微量な不純物元素（
ボロンまたはリン）のドーピングを半導体層に対して行う。ここでは、ジボラン（Ｂ２Ｈ
６）を質量分離しないでプラズマ励起したイオンドープ法を用いる。
【００６８】
次に島状半導体膜１０３を覆うように、ゲート絶縁膜１０４を５〜５０ｎｍ形成する
。ゲート絶縁膜１０４はＣＶＤ法やスパッタ法により、酸化珪素（ＳｉＯｘ）、窒化珪素
（ＳｉＮｘ）、窒素を含む酸化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、酸素を含む窒化珪素（
ＳｉＮｘＯｙ）（ｘ＞ｙ）などのいずれかを適宜組み合わせて積層構造としてもよい。本
実施の形態では、ゲート絶縁膜１０４は、ＳｉＮｘＯｙ膜及びＳｉＯｘＮｙ膜の積層構造
とする。
【００６９】
続いて、ゲート絶縁膜１０４上にゲート電極となる導電膜を膜厚２００〜５５０ｎｍ
で形成する。導電膜としては、アルミニウム（Ａｌ）膜、銅（Ｃｕ）膜、アルミニウム又
は銅を主成分とする膜、クロム（Ｃｒ）膜、タンタル（Ｔａ）膜、窒化タンタル（ＴａＮ
）膜、チタン（Ｔｉ）膜、タングステン（Ｗ）膜、モリブデン（Ｍｏ）膜、タンタルを主
成分とする膜等を用いることができる。本実施の形態では２層の導電膜を用いる。導電膜
の材料としては、１層目を窒化タンタル膜とし、その上に２層目としてタングステン膜を
形成した。
【００７０】
続いて、導電膜上にフォトマスクを用い、フォトリソグラフィー技術を使用して、２
層構造のゲート電極１０５を形成する（図１６（Ａ））。ゲート電極１０５は単層であっ
てもよいし、２層以上の積層であっていてもよい。
【００７１】
次に、島状半導体膜１０３に高濃度の不純物イオン１０６のドーピングを行う（図１
６（Ｂ））。ゲート絶縁膜１０４を透過させて島状半導体膜１０３に不純物元素をドーピ
ングし、不純物領域１０７、１０８、チャネル形成領域１０９を形成する。ドーピング法
としてはイオンドーピング法、イオン注入法を用いることができる。例えばＰ型の半導体
を作製する際には不純物元素として、ボロン（Ｂ）、ガリウム（Ｇａ）等を用い、Ｎ型の
半導体を作製する際にはリン（Ｐ）、砒素（Ａｓ）等を用いる。
【００７２】
次にゲート絶縁膜１０４、ゲート電極１０５を覆うように、絶縁膜を形成する。絶縁
膜は、例えばプラズマＣＶＤ法により窒素を含む酸化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）を
１００ｎｍ、その後熱ＣＶＤ法により酸化珪素膜（ＳｉＯ２膜）を２００ｎｍ成膜して形
成する。
【００７３】
次に絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッチングし
て、ゲート電極１０５の側面に接する絶縁層（以下サイドウォールとよぶ）１１０を形成
する（図１６（Ｃ））。サイドウォール１１０は、後にシリサイドを形成する際のマスク
として用いる。またこのエッチングによってゲート絶縁膜１０４も一部除去してゲート絶
縁膜１１１を形成し、半導体膜の一部を露出させる。絶縁膜と半導体膜のエッチングの選
択比が低い場合は、露出している半導体膜は多少エッチングされ膜厚が薄くなる。図１６
（Ｃ）のように半導体膜の膜厚が均一でない場合は、後にシリサイド層が形成される露出
した島状半導体部分の膜厚を、半導体膜の膜厚としてシリサイド層との膜厚比率を計算す
るとよい。
【００７４】
次に露出した半導体膜部分の表面に形成された自然酸化膜除去後、金属膜１１２を成
膜する（図１６（Ｄ））。金属膜１１２は半導体であるシリコン膜と反応してシリサイド
を形成する材料でなる。金属膜１１２としては、例えばニッケル膜、チタン膜、コバルト
膜、白金膜、もしくはこれら元素のうち少なくとも２種類を含む合金でなる膜等がある。
本実施の形態では金属膜１１２としてニッケル膜を用い、室温の下、成膜電力５００Ｗ〜
１ｋＷでニッケル膜をスパッタにより成膜する。
【００７５】
金属膜１１２を成膜した後、加熱処理によってシリサイド層１１３を形成する（図１
７（Ａ）、（Ｂ））。加熱処理はＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）
やファーネスアニール等を用いることができる。本実施の形態では、金属膜１１２を成膜
した後大気にさらさず、減圧または真空雰囲気下、６００℃、３０秒の条件でＲＴＡ処理
を行った。これにより金属膜１１２の酸化の影響を受けない良質なシリサイド層１１３が
形成される。シリサイド層１１３には、チャネル形成領域側またはゲート絶縁膜１１１の
端部と一致する部分に端点を有し、そこから膜厚が増加している領域と、膜厚が一定の領
域と、シリコン膜の側面に沿って形成される領域とがある。
【００７６】
この加熱処理で形成されるシリサイド層１１３の膜厚は、図１６（Ｄ）で形成した金
属膜１１２の膜厚、加熱処理の条件を制御することにより、制御できる。図１７（Ａ）は
シリサイド層１１３が島状半導体膜１０３の表面のみに形成され、一方、図１７（Ｂ）は
シリサイド層１１３が島状半導体膜１０３のシリコン膜厚のほぼ全てにわたっており、フ
ルシリサイドと呼ばれる構成になっている。シリサイド層１１３は、金属膜１１２の膜厚
を厚くするほど、加熱処理温度を高くするほど、または加熱処理時間を長くするほど、シ
リサイド層１１３の膜厚が厚くなりフルシリサイドの構成になりやすい。つまり、加熱処
理時間を長く、金属膜１１２の膜厚を厚く形成すれば、膜厚が厚いシリサイド層１１３を
形成できる。
【００７７】
また、シリサイド層１１３の膜厚が増加している領域のチャネル長方向の長さは、金
属膜１１２の形成方法で制御できる。
【００７８】
例えば、図１８（Ａ）に示すように、金属膜１１２の被覆性を悪く、特に側面の被覆
性を悪く形成する。金属膜１１２はゲート絶縁膜１１１の側面のおける膜厚が最も薄く、
そこからゲート電極上面に向かって、島状半導体膜１０３の側面に向かって膜厚が厚くな
っている。被覆性の悪い金属膜１１２を形成後、加熱処理をして、シリサイド層１１３を
形成したのが図１８（Ｂ）である。シリサイド層１１３も金属膜１１２の膜厚を反映して
、チャネル形成領域側から島状半導体膜１０３の側面に向かって膜厚が厚くなっている。
つまり、図１８（Ｂ）のＡ−Ａ´、Ｂ−Ｂ´、Ｃ−Ｃ´の部分でのシリサイド層１１３の
膜厚を比較すると、（Ａ−Ａ´）＜（Ｂ−Ｂ´）＜（Ｃ−Ｃ´）となる。
【００７９】
したがって、金属膜１１２の被覆性の度合いを制御することで、シリサイド層１１３
のチャネル形成領域側の端部における、膜厚が増加していく領域を大きくすることができ
る。つまり図１（Ｂ）の第１領域１３ａをチャネル長方向に伸ばし、また、図１（Ｂ）に
おける角度θを小さくできるのである。
【００８０】
金属膜１１２の被覆性は成膜条件で制御できる。金属膜１１２をスパッタで形成する
ならば、半導体とターゲットの間隔が短いほど、ターゲットから飛び出すスパッタ原子の
方向が不揃いになるため被覆性が悪くなっていく。また、スパッタ時の雰囲気圧力を高圧
にするほど、スパッタ原子の半導体までの軌道が乱れるため、被覆性が悪くなっていく。
これらの条件を制御することで、角度θが０°＜θ＜４５°のシリサイド層を形成するこ
とができる。
【００８１】
また、金属膜１１２を被膜性悪く、且つ金属膜１１２の膜厚をより薄く形成すれば、
ゲート絶縁膜１１１側面の部分の金属膜１１２の膜厚と、島状半導体膜１０３の端の部分
での金属膜１１２の膜厚との差が小さくなる。そうすれば、シリサイド層１１３の膜厚が
増加していく領域（図１（Ｂ）の第１領域１３ａ）のチャネル長方向の長さを長くでき、
角度θが小さいシリサイド層１１３を形成できる。
【００８２】
以上のように、金属膜１１２の成膜条件またはシリサイド層１１３形成時の加熱処理
条件を制御することで、シリサイド層の膜厚及び形状を制御することができる。本実施の
形態では、シリサイド層１１３の膜厚が、島状半導体膜１０３の膜厚の６割以上になるよ
うに、金属膜１１２を形成する。
【００８３】
次に未反応の金属膜１１２を除去する。
【００８４】
その後、層間絶縁膜１１４を形成する（図１７（Ｃ））。層間絶縁膜１１４は有機材
料もしくは無機材料を用いて形成する。層間絶縁膜１１４は単層構造でも良いし、積層構
造でも良い。層間絶縁膜１１４にシリサイド層１１３を露出するためのコンタクトホール
をエッチングにより形成する。次にコンタクトホールを充填するように導電層を形成し、
エッチングして配線１１５を形成する。
【００８５】
一方、図１７（Ｂ）のように半導体膜の膜厚全体がシリサイドとなった後は、図１７
（Ｃ）と同様に、層間絶縁膜１１４を形成し、配線１１５を形成して図１７（Ｄ）の構成
となる。図１７（Ｄ）においてはシリサイド層１１３でなるソース領域、ドレイン領域を
形成することができる。
【００８６】
なお、層間絶縁膜を形成する前、または層間絶縁膜が積層なら１層目もしくは２層目
の膜を形成した後に、不純物領域の熱活性化を行っても良い。熱活性はレーザ光照射、Ｒ
ＴＡ、炉を用いた加熱処理などの方法を用いることができる。熱活性化はまた、本構成は
シリサイドにより配線とコンタクトしているため、不純物領域の熱活性化の工程は省くこ
ともできる。
【００８７】
図１７（Ｃ）の構成は、図１７（Ｄ）の構成と比較すると、シリサイド層１１３が不
純物領域１０７及び１０８と接触している面積が大きい。そのためシリサイド層１１３と
不純物領域１０７及び１０８との接触抵抗が低くなり、寄生抵抗が図１７（Ｄ）よりも小
さくなる。
【００８８】
一方で図１７（Ｄ）の構成は、図１７（Ｃ）の構成と比べて、ソース領域及びドレイ
ン領域の抵抗が小さくなる。本実施の形態で形成したトランジスタはコンピュータによる
解析で仮定した図２（Ａ）の構成に対応し、図２（Ａ）の領域３１に対応する箇所はチャ
ネル形成領域１０９となる。本実施の形態のゲート電極１０５を断面がテーパーとなるよ
うに形成し、底辺よりも上辺を短くした場合は、ゲート電極の底辺の端部がチャネル形成
領域１０９と不純物領域１０７、１０８との界面と一致する。
【００８９】
なお、サイドウォール１１０を形成してから金属膜１１２を形成したが、この方法に
限定されるものではない。サイドウォールの代わりにマスクを用いても良い。
【００９０】
また、本実施の形態ではチャネル形成領域を挟んで形成される一対のシリサイド層１
１３両方の形状及び膜厚を制御して、オン電流の高い半導体装置を作製することを述べた
。しかし、本発明は少なくとも、どちらかのシリサイド層を、シリコン膜との膜厚比率０
．６以上、角度θ＝４５°未満（θは０を除く）にすれば良いため、必ずしも一対のシリ
サイド層１１３の形状及び膜厚を制御しなくともよい。
【００９１】
本実施の形態ではＴＦＴの作製方法について述べた。しかし、シリコン基板またはＳ
ＯＩ基板に不純物領域及びシリサイド層を形成して、トランジスタを形成してもよい。上
述したトランジスタの作製工程をシリコン基板またはＳＯＩ基板に適用する際は、アイソ
レーション技術等により素子分離を行った後に、ゲート絶縁膜１０４、ゲート電極１０５
を形成する工程を順に行っていけばよい。
【００９２】
本実施の形態は実施の形態１と自由に組み合わせることができる。
【００９３】
（実施の形態３）
低濃度不純物領域を有する半導体装置の作製方法を、図１９〜図２０を用いて説明す
る。実施の形態２と同一の部分については同じ符号を付し、詳細な説明を省略する。
【００９４】
まず１９（Ａ）の構成を形成するまでは、実施の形態２の図１６（Ａ）と同一である
。その後、低濃度の不純物イオン２０１のドーピングを行う（図１９（Ｂ））。ゲート絶
縁膜１０４を透過させて島状半導体膜１０３に不純物元素をドーピングし、低濃度不純物
領域２０２、２０３、チャネル形成領域１０９を形成する。ドーピング法としてはイオン
ドーピング法、イオン注入法を用いることができる。例えばＰ型の半導体を作製する際に
は不純物元素として、ボロン（Ｂ）、ガリウム（Ｇａ）等を用い、Ｎ型の半導体を作製す
る際にはリン（Ｐ）、砒素（Ａｓ）等を用いる。
【００９５】
次に、サイドウォール１１０を形成するとともに、ゲート絶縁膜１１１を形成する（
図１９（Ｃ））。この露出した半導体膜部分が後にソース領域及びドレイン領域となる。
ゲート絶縁膜と半導体膜のエッチングの選択比が低い場合は、露出している半導体膜は多
少エッチングされ膜厚が薄くなる。
【００９６】
その後、実施の形態２と同様の方法で金属膜１１２を形成する（図１９（Ｄ））。そ
して、加熱処理をして、図２０（Ａ）または（Ｂ）のシリサイド層１１３を形成する。シ
リサイド層１１３の膜厚、形状は実施の形態２で述べた方法により、制御し、シリコン膜
との膜厚比が０．６以上で、角度θが０°より大きく４５°未満のシリサイド層を形成す
る。
【００９７】
次に、ゲート電極１０５及びサイドウォール１１０をマスクとして高濃度の不純物イ
オン２０４のドーピングを行う（図２０（Ｃ）、（Ｄ））。島状半導体膜１０３には高濃
度不純物領域２０５、２０６が形成される。これに伴い、低濃度不純物領域２０７、２０
８が形成される。例えばＰ型の半導体を作製する際には不純物元素として、ボロン（Ｂ）
、ガリウム（Ｇａ）等を用い、Ｎ型の半導体を作製する際にはリン（Ｐ）、砒素（Ａｓ）
等を用いる。
【００９８】
そして、層間絶縁膜１１４を形成後、エッチングしてシリサイド層１１３に接続する
配線１１５を形成する（図２０（Ｅ）、（Ｆ））。本実施の形態により、ゲート電極と重
ならない低濃度不純物領域２０７及び２０８を形成できる。ゲート電極と重ならない低濃
度不純物領域をＬｏｆｆ領域というが、Ｌｏｆｆ領域はオフ電流値を抑える効果は高い。
よって、本実施の形態で半導体装置を作製すると、オン電流も高く、さらにリーク電流の
少ない半導体装置を形成できる。
【００９９】
本実施の形態で形成したトランジスタは、コンピュータによる解析で仮定した図２（
Ｂ）の構成に対応し、図２（Ｂ）の領域３１に対応する箇所はチャネル形成領域１０９と
なる。
【０１００】
なお、層間絶縁膜を形成する前、または層間絶縁膜が積層なら１層目もしくは２層目
の膜を形成した後に、不純物領域の熱活性化を行っても良い。熱活性はレーザ光照射、Ｒ
ＴＡ、炉を用いた加熱処理などの方法を用いることができる。また、本構成はシリサイド
により配線とコンタクトしているため、不純物領域の熱活性化の工程は省くこともできる
。
【０１０１】
なお、図１９、２０では、シリサイド層１１３を形成してから高濃度の不純物イオン
２０４をドーピングしたが、不純物イオン２０４をドーピングした後に金属膜１１２を形
成してシリサイド化しても良い。また、図２０（Ｄ）では、フルシリサイド化されている
ため、オーミック接続が十分にとれれば、不純物イオン２０４をドーピングしなくとも良
い。
【０１０２】
また、サイドウォールを形成してから金属膜１１２を形成したが、この方法に限定さ
れるものではない。サイドウォールの代わりにマスクを用いても良い。
【０１０３】
本実施の形態ではＴＦＴの作製方法について述べた。しかし、シリコン基板またはＳ
ＯＩ基板に不純物領域及びシリサイド層を形成して、トランジスタを形成してもよい。上
述したトランジスタの作製工程をシリコン基板またはＳＯＩ基板に適用する際は、アイソ
レーション技術等により素子分離を行った後に、ゲート絶縁膜１０４、ゲート電極１０５
を形成する工程を順に行っていけばよい。
【０１０４】
本実施の形態は実施の形態１及び２と実施可能な範囲で自由に組み合わせることがで
きる。
【０１０５】
（実施の形態４）
上層と下層でゲート電極の幅が異なる積層構造のゲート電極を有する半導体装置の作
製方法を説明する。本実施の形態も実施の形態１〜３と同様のものは同じ符号を付し説明
を省略する。
【０１０６】
まず、基板１０１上に絶縁膜１０２、島状半導体膜１０３、ゲート絶縁膜１０４を形
成するまでは実施の形態１と同様である。次に、ゲート絶縁膜１０４上に、後にゲート電
極となる１層目の第１の導電膜３０１、２層目の第２の導電膜３０２を形成する。ただし
、第１の導電膜３０１と第２の導電膜３０２は互いのエッチングにおいて選択比の取れる
組み合わせにしなければならない。選択比の取れる第１の導電膜と第２の導電膜の組み合
わせとして例えば、ＡｌとＴａ、ＡｌとＴｉ、ＴａＮとＷを用いることができる。本実施
の形態では第１の導電膜３０１を窒化タンタル膜、第２の導電膜３０２をタングステン膜
とする。
【０１０７】
続いて、第２の導電膜３０２上に第１のレジスト３０３を形成する（図２１（Ａ））
。
【０１０８】
続いて、第１のレジスト３０３をマスクとして第１のエッチングを行う（図２１（Ｂ
））。第１のエッチングでは第２の導電膜３０２をエッチングし、導電膜３０４を形成す
る。このとき、第１の導電膜３０１をエッチングしないように、第１の導電膜３０１に対
し選択比の高いエッチング条件でエッチングすることが好ましい。なお、第１のレジスト
３０３もエッチングされ第２のレジスト３０５になる。但し、図面上では第１のレジスト
３０３から第２のレジスト３０５への後退幅を図示していない。このとき導電膜３０４の
側面が有するテーパー角θは８０°≦θ≦９０°であり、ほぼ垂直なテーパー角を有する
。
【０１０９】
第１のエッチングでは、エッチングガスとしてＣｌ２、ＳＦ６、Ｏ２の混合ガスを用
い、流量比はＣｌ２／ＳＦ６／Ｏ２＝３３／３３／１０ｓｃｃｍである。０．６７Ｐａの
圧力でコイル型の電極に２０００Ｗの電力を供給してプラズマを生成する。基板側（試料
ステージ）には５０Ｗの電力を投入する。
【０１１０】
続いて導電膜３０４をマスクにして第１の導電膜３０１に第２のエッチングをする（
図２１（Ｃ））。第２のエッチングにより、第１の導電膜３０１から第１のゲート電極３
０６を形成する。このとき、ゲート絶縁膜１０４をエッチングしないように、ゲート絶縁
膜１０４に対し選択比の高いエッチング条件でエッチングすることが好ましい。第２のエ
ッチングの条件は、０．６７Ｐａの圧力でコイル型の電極に２０００Ｗの電力を供給して
プラズマを生成する。基板側（試料ステージ）には５０Ｗの電力を投入する。エッチング
ガスはＣｌ２である。なお、第２のレジスト３０５もエッチングされ後退し、第３のレジ
スト３０７になるが、その後退している様子は図示していない。
【０１１１】
次に、第３のエッチングを行う（図２１（Ｄ））。第３のエッチング条件は、１．３
３Ｐａの圧力でコイル型の電極に２０００Ｗの電力を供給してプラズマを生成する。基板
側（試料ステージ）には電力は投入しない。エッチングガスはＣｌ２、ＳＦ６、Ｏ２の混
合ガスとし、流量比はＣｌ２／ＳＦ６／Ｏ２＝２２／２２／３０ｓｃｃｍである。第３の
エッチングでは、第３のレジスト３０７を後退させる。これと同時に後退する第３のレジ
スト３０７をマスクとして導電膜３０４のチャネル長方向の長さも同様に後退させ、第２
のゲート電極３０８を形成する。なお、後退した第３のレジスト３０７は第４のレジスト
３０９となる。その後、第４のレジスト３０９を除去する。
【０１１２】
以上の工程により、上層である第２のゲート電極３０８よりも、下層の第１のゲート
電極３０６のチャネル長方向の長さが長い、積層構造のゲート電極を形成する。本実施の
形態のゲート電極構造は、エッチング時のレジスト後退幅を利用して形成される。具体的
には、第３のエッチング時における第３のレジスト３０７から第４のレジスト３０９への
後退幅が、第１のゲート電極のゲート長と第２のゲート電極３０８のチャネル長方向の長
さの差になっている。
【０１１３】
本実施の形態は、第１のゲート電極３０６のチャネル長方向の長さと第２のゲート電
極３０８のチャネル長方向の長さの差を、２０〜２００ｎｍにすることができ、非常に微
細なゲート電極構造を形成することが可能である。
【０１１４】
本実施の形態の第１〜第３エッチングは、ドライエッチングで行うことができ、ＩＣ
Ｐ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エ
ッチング法を用いて行うことが出来る。
【０１１５】
次に、島状半導体膜１０３に低濃度の不純物イオン２０１のドーピングを行う（図２
２（Ａ））。第１のゲート電極３０６とゲート絶縁膜１０４を透過させて島状半導体膜１
０３に低濃度の不純物元素をドーピングし、第１のゲート電極３０６と重なる島状半導体
膜部分に低濃度不純物領域３１０、３１１を形成する。また、同時にゲート絶縁膜のみを
通過させ島状半導体膜の両端部分にも不純物元素をドーピングし、低濃度不純物領域３１
２、３１３を形成する。またチャネル形成領域３１４も形成される。低濃度不純物領域３
１０〜３１３の元素濃度は１×１０１６〜１×１０２０ａｔｏｍｓ／ｃｍ３（好ましくは
１×１０１６〜５×１０１８ａｔｏｍｓ／ｃｍ３）とする。ドーピング法としてはイオン
ドーピング法、イオン注入法を用いることができる。例えばＰ型の半導体を作製する際に
は不純物元素として、ボロン（Ｂ）、ガリウム（Ｇａ）等を用い、Ｎ型の半導体を作製す
る際にはリン（Ｐ）、砒素（Ａｓ）等を用いる。
【０１１６】
低濃度不純物領域３１０、３１１へのドーピングは、ゲート絶縁膜だけでなく第１の
ゲート電極３０６も介して行われる。そのため、低濃度不純物領域３１０、３１１の不純
物元素の濃度は低濃度不純物領域３１２、３１３よりも低い。
【０１１７】
次にゲート絶縁膜１０４、第１のゲート電極３０６及び第２のゲート電極３０８を覆
うように絶縁膜を形成し、エッチングして、第１のゲート電極３０６及び第２のゲート電
極３０８の側面に接するサイドウォール１１０を形成する（図２２（Ｂ））。サイドウォ
ール１１０は、後にシリサイドを形成する際のマスクとして用いる。またこのエッチング
によってゲート絶縁膜１０４も一部除去してゲート絶縁膜１１１を形成し、半導体膜の一
部を露出させる。
【０１１８】
次に露出した半導体膜部分の表面に形成された自然酸化膜除去後、金属膜１１２を成
膜する（図２２（Ｃ））。金属膜１１２は実施の形態２で述べた方法で成膜し、形成する
シリサイド層の形状及び膜厚を制御する。その後、加熱処理によってシリサイド層１１３
を形成する。
【０１１９】
シリサイド層１１３はここではニッケルシリサイドとなる。加熱処理はＲＴＡやファ
ーネスアニール等を用いることができる。このとき、金属膜１１２の膜厚、加熱温度、加
熱時間を制御することにより、図２２（Ｄ）または図２２（Ｇ）のどちらかの構成となる
。
【０１２０】
次に未反応のニッケルを除去する。ここではＨＣｌ：ＨＮＯ３：Ｈ２Ｏ＝３：２：１
からなるエッチング溶液を用いて未反応のニッケルを除去する。
【０１２１】
図２２（Ｄ）はシリサイド層１１３を半導体膜の膜厚以下の膜厚になるよう、シリサ
イド層を形成する加熱処理条件を制御する。または成膜する金属膜１１２の膜厚を制御す
る。サイドウォール１１０をマスクとして高濃度の不純物イオン３１５のドーピングを行
う。このドーピングにより、ソース領域及びドレイン領域として機能する高濃度不純物領
域３１８、３１９が形成される。高濃度不純物領域３１８、３１９には不純物元素が１×
１０１９〜１×１０２１ａｔｏｍｓ／ｃｍ３になるようにドーピングする。同時に、低濃
度不純物領域３１６、３１７が形成される。ドーピング法としてはイオンドーピング法、
イオン注入法を用いることができる。Ｐ型の半導体を作製する際には不純物元素としてボ
ロン（Ｂ）、ガリウム（Ｇａ）等を用い、Ｎ型の半導体を作製する際にはリン（Ｐ）、ヒ
素（Ａｓ）等を用いる。
【０１２２】
その後、層間絶縁膜１１４を形成し、配線１１５を形成する（図２２（Ｆ））。
【０１２３】
一方、図２２（Ｇ）は半導体膜の膜厚全体がシリサイドとなるシリサイド層１１３を
形成する。その後は、高濃度の不純物イオン３１５をサイドウォール１１０をマスクとし
てドーピングし、低濃度不純物領域３２０、３２１、高濃度不純物領域３２２、３２３を
形成する（図２２（Ｈ））。図２２（Ｆ）と同様に、層間絶縁膜１１４を形成し、配線１
１５を形成して図２２（Ｉ）の構成となる。
【０１２４】
本実施の形態の構成は、図２２（Ｆ）では、高濃度不純物領域３１８、３１９がソー
ス領域及びドレイン領域となる。また第１のゲート電極３０６の側面に形成されているサ
イドウォールの底面とゲート絶縁膜１１１を介して重なる半導体膜の部分である低濃度不
純物領域３１６、３１７がＬｏｆｆ領域となる。また、ゲート電極と重なる低濃度不純物
領域をＬｏｖ領域というが、第１のゲート電極３０６とゲート絶縁膜１１１を介して重な
る低濃度不純物領域３１０、３１１はＬｏｖ領域となる。
【０１２５】
図２２（Ｉ）では、シリサイド層１１３がソース領域及びドレイン領域となる。また
、低濃度不純物領域３２０、３２１がＬｏｆｆ領域となり、また低濃度不純物領域３１０
、３１１がＬｏｖ領域となる。
【０１２６】
図２２（Ｆ）の構成は、図２２（Ｉ）の構成と比較すると、シリサイド層１１３が高
濃度不純物領域３１８、３１９との接触している面積が大きい。そのためシリサイド層１
１３と高濃度不純物領域３１８、３１９との接触抵抗が低くなり、寄生抵抗が図２２（Ｉ
）よりも小さくなる。
【０１２７】
一方で図２２（Ｉ）の構成は、図２２（Ｆ）の構成と比べて、シリサイド層１１３の
膜厚が厚いため、不純物領域のシート抵抗が小さくなる。
【０１２８】
本実施の形態はオン電流値の劣化を防止し高い信頼性を実現することができるととも
に、オン電流の高い構成を形成できる。また、Ｌｏｖ長が２０〜２００ｎｍ、Ｌｏｆｆ長
が３０〜５００ｎｍ、チャネル長が０．１〜１．０μｍである微細なＴＦＴを形成できる
。したがって、非常に微細なＴＦＴであっても、そのサイズに適した低濃度不純物領域を
形成でき、所定のオン電流を得ることができる。
【０１２９】
本実施の形態で形成したトランジスタはコンピュータによる解析で仮定した図２（Ｂ
）の構成に対応する。図２（Ｂ）の領域３１に対応する箇所はチャネル形成領域３１４と
低濃度不純物領域３１０、３１１である。
【０１３０】
なお、図２２では、シリサイド層１１３を形成してから高濃度の不純物イオン３１５
をドーピングしたが、不純物イオン３１５をドーピングした後に金属膜１１２を形成して
シリサイド化しても良い。また、また、図２２（Ｈ）では、フルシリサイド化されている
ため、オーミック接続が十分にとれれば、不純物イオン３１５をドーピングしなくとも良
い。
【０１３１】
また、サイドウォールを形成してから金属膜１１２を形成したが、この方法に限定さ
れるものではない。サイドウォールの代わりにマスクを用いても良い。
【０１３２】
本実施の形態ではＴＦＴの作製方法について述べた。しかし、シリコン基板またはＳ
ＯＩ基板に不純物領域及びシリサイド層を形成して、トランジスタを形成してもよい。上
述したトランジスタの作製工程をシリコン基板またはＳＯＩ基板に適用する際は、アイソ
レーション技術等により素子分離を行った後に、ゲート絶縁膜１０４、第１のゲート電極
３０６、第２のゲート電極３０８を形成する工程を順に行っていけばよい。
【０１３３】
本実施の形態は実施の形態１〜３と実施可能な範囲で自由に組み合わせることができ
る。
【０１３４】
（実施の形態５）
本実例では、上層と下層でゲート電極の幅が異なる積層構造のゲート電極を有し、Ｌ
ｏｖ領域のみを有する半導体装置の作製方法を図２３に示す。また、本実施の形態におい
て、実施の形態１〜４と同じものについては同じ符号を用い、詳細な説明を省略する。
【０１３５】
本実施の形態は、図２１（Ａ）〜図２１（Ｄ）まで実施の形態４と同様な工程で半導
体装置を形成する。次に、図２２（Ａ）と同様に低濃度の不純物イオン２０１をドーピン
グして、低濃度不純物領域３１０、３１１、低濃度不純物領域３１２、３１３、チャネル
形成領域３１４を形成する（図２３（Ａ））。
【０１３６】
次に、第１のゲート電極３０６をマスクとして高濃度の不純物イオン４０１をドーピ
ングし、高濃度不純物領域４０２、４０３を形成する（図２３（Ｂ））。なお、図２３（
Ａ）の低濃度の不純物イオン２０１のドーピングと、図２３（Ｂ）の高濃度の不純物イオ
ン４０１のドーピングの順序を逆にして、図２３（Ｂ）の状態を得ても良い。もしくは、
低濃度の不純物イオン２０１のドーピングを省略して高濃度の不純物イオン４０１のみド
ーピングしても良い。高濃度の不純物イオン４０１をドーピングし高濃度不純物領域４０
２、４０３を形成するときに、第１のゲート電極３０６と重なる低濃度不純物領域３１０
、３１１にも多少不純物イオンがドーピングされる。この現象を利用して、不純物イオン
２０１をドーピングせずに、不純物イオン４０１のドーピングのみで低濃度不純物領域３
１０、３１１を形成することもできる。例えばＰ型の半導体を作製する際には不純物元素
として、ボロン（Ｂ）、ガリウム（Ｇａ）等を用い、Ｎ型の半導体を作製する際にはリン
（Ｐ）、砒素（Ａｓ）等を用いる。
【０１３７】
次に、サイドウォール１１０を形成し、また、ゲート絶縁膜をエッチングして新たに
ゲート絶縁膜１１１を形成する（図２３（Ｃ））。
【０１３８】
そして、サイドウォール１１０及び島状半導体膜１０３を覆って金属膜を形成後、加
熱処理をして、シリサイド層１１３を形成する。図２３（Ｄ）または図２３（Ｆ）のよう
にシリサイド層１１３を形成した後、層間絶縁膜１１４、配線１１５を形成して図２３（
Ｅ）または図２３（Ｇ）の構成を得る。
【０１３９】
本実施の形態で形成したトランジスタはコンピュータによる解析で仮定した図２（Ａ
）の構成に対応する。図２（Ａ）の領域３１に対応する箇所はチャネル形成領域３１４と
低濃度不純物領域３１０、３１１である。
【０１４０】
実施の形態１と同様にサイドウォールの代わりにマスクを用いて本実施の形態のトラ
ンジスタの構成を形成しても良い。
【０１４１】
以上の工程より、Ｌｏｖ領域として低濃度不純物領域３１０、３１１を有するＴＦＴ
が完成する。本実施の形態で形成したＴＦＴはＬｏｆｆ領域を有さないため、実施の形態
４のＴＦＴに比べて寄生抵抗が低く、高いオン電流を実現することができる。
【０１４２】
本実施の形態ではＴＦＴの作製方法について述べた。しかし、シリコン基板またはＳ
ＯＩ基板に不純物領域及びシリサイド層を形成して、トランジスタを形成してもよい。上
述したトランジスタの作製工程をシリコン基板またはＳＯＩ基板に適用する際は、アイソ
レーション技術等により素子分離を行った後に、ゲート絶縁膜１０４、第１のゲート電極
３０６、第２のゲート電極３０８を形成する工程を順に行っていけばよい。
【０１４３】
本実施の形態は実施の形態１〜４と実施可能な範囲で自由に組み合わせることができ
る。
【０１４４】
（実施の形態６）
本発明の半導体装置の構成を図２４〜図２６を用いて説明する。本実施の形態で説明
する半導体装置はメモリセルとして使われるＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  
Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）である。
【０１４５】
図２４（Ａ）に示すように、第１の単結晶シリコン層５１１と、絶縁層５１２と、第
２の単結晶半導体層５１３とが積層されたＳＩＭＯＸ基板上に無機絶縁膜６１４を形成す
る。
【０１４６】
次いで、導電材料からなるゲート電極６１６を形成する。ゲート電極６１６は単層で
もよいし、積層でもよい。この段階で図２４（Ｂ）の状態が得られる。
【０１４７】
次いで、低濃度の不純物領域形成のため、イオンドーピング法により低濃度で不純物
を導入して第１の不純物領域６１７を形成する。この段階で図２４（Ｃ）の状態が得られ
る。
【０１４８】
次いで、ゲート電極６１６を覆うように窒化珪素膜を成膜し、異方的にドライエッチ
ングする。こうして、図２４（Ｄ）に示すように、ゲート電極６１６の側面に接するサイ
ドウォール６１８を形成する。続いて、サイドウォール６１８をマスクとして無機絶縁膜
６１４をエッチングして、ゲート絶縁膜５１０を形成する。
【０１４９】
次いで、ソース領域およびドレイン領域として機能する高濃度不純物領域を形成する
ため、イオンドーピング法により高濃度の不純物を導入して第２の不純物領域６１９を形
成する。この段階で図２４（Ｅ）の状態が得られる。
【０１５０】
次に、ゲート電極６１６、サイドウォール６１８、第２の不純物領域６１９、ゲート
絶縁膜５１０を覆うように、第１の単結晶シリコン層５１１と反応してシリサイド層を形
成する金属膜を形成する。実施の形態１〜５で説明したように、本発明のシリサイド層形
状になるよう、金属膜の成膜条件を制御して行う。そして加熱処理を行い、シリサイド層
５０９を形成し、未反応の金属膜を除去する（図２４（Ｆ））。
【０１５１】
次いで、第２の不純物領域６１９の活性化を行う。ここでの活性化としては、ＹＡＧ
レーザ或いはＸｅＣｌレーザを用いてエネルギ密度０．１〜１Ｊ／ｃｍ２程度のレーザア
ニールを行う。なお、このレーザアニールに代えて、基本波であり、且つ、パルス幅が１
０ｐｓ以下のレーザ光を用いるレーザアニールを行うことも可能である。なお、活性化の
工程は省略してもよい。
【０１５２】
次いで、図２５に示すように、第１の酸化珪素膜６２０をＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ
Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）で平坦化し、コンタクトホールのフォト
リソグラフィを行う。第１の酸化珪素膜６２０をエッチングして形成されたコンタクトホ
ールをポリシリコンで充填し、シリサイド層５０９と接する引出端子（プラグとも呼ぶ）
６２１を形成する。なお、キャパシタ用のプラグ６２４、６２５も同時に形成される。
【０１５３】
次いで、第２の酸化珪素膜６２２を全面に成膜した後、ビット線を形成する部分を開
口する。次いで、スパッタ法により窒化チタン膜とタングステン膜とを積層成膜し、形状
加工してビット線６２３を形成する。なお、ビット線６２３は２つのメモリセルで共通と
する。
【０１５４】
次いで、ビット線６２３の上に第３の酸化珪素膜６２６と窒化珪素膜６２７をＣＶＤ
法により形成した後、ＣＭＰで平坦化し、コンタクトホールのフォトリソグラフィを行う
。第３の酸化珪素膜６２６及び窒化珪素膜６２７をエッチングして形成されたコンタクト
ホールをポリシリコンで充填し、キャパシタ用の第１のプラグ６２４、６２５と接続する
キャパシタ用の第２のプラグ６２８、６２９を形成する。
【０１５５】
次いで、円筒形状のキャパシタを形成する。まず、キャパシタの下部電極を形成する
。形成しようとするキャパシタの高さに相当する膜厚の第４の酸化珪素膜をＣＶＤ法によ
り形成する。第４の酸化珪素膜にフォトリソグラフィにより、孔を開け、キャパシタの下
部電極用の孔を開ける。なお、キャパシタが隣のキャパシタと接触しない範囲で極力大き
くなるよう、キャパシタの下部電極用の孔を設計する。
【０１５６】
次いで、第４の酸化珪素膜の孔の内面を含めて、第４の酸化珪素膜の表面全面に薄い
ポリシリコン膜をＣＶＤ法により形成する。次いで、エッチバックを行って、第４の酸化
珪素膜の孔の内面以外のポリシリコン膜を部分的に除去すると、孔の内面だけにポリシリ
コン膜が残り、円筒形状の電極（キャパシタの下部電極）６３０が複数形成される。その
後、第４の酸化珪素膜を除去して、下部電極６３０の外周部を露出する。
【０１５７】
また、図２５に示すメモリセルの構造に限定されず、たとえば、プレーナ型、スタッ
ク型、トレンチ型としてもよい。
【０１５８】
次いでＴａ２Ｏ５膜を成膜し、ＴｉＮ膜をＣＶＤ法により形成する。そしてＴｉＮ膜
を形状加工してＴｉＮ膜からなる上部電極（プレートとも呼ばれる）６３１を形成する。
Ｔａ２Ｏ５膜はキャパシタの誘電体６３７として機能する。以上の工程でメモリセルが完
成する。なお、Ｔａ２Ｏ５膜に代わる誘電体６３７としてＢａＳｒＴｉＯ３やＳｉＯ２や
Ｓｉ３Ｎ４などを用いることができる。
【０１５９】
そして、第１の層間絶縁膜６３２を形成後、ＴｉＮ膜６３４ａと、Ａｌを主成分とす
る膜６３４ｂの積層でなる第１の配線６３４を形成する。第１の配線６３４上に第２の層
間絶縁膜６３３を形成し、さらに、ＴｉＮ膜６３５ａと、Ａｌを主成分とする膜６３５ｂ
の積層でなる第２の配線６３５を形成する。
【０１６０】
メモリセルの周辺に設けられたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ
Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路には、第１の配線６３４と第２の配線
６３５を介して接続する。なお、図２５に示すようにメモリセルには配線の接続はなく、
メモリセルが並んだメモリアレイ上は第１の配線と、第２の配線とが横切るだけである。
周辺のＣＭＯＳ回路に対して、メモリセルにはビット線と、第１の配線と、第２の配線と
の計３層の配線構造が組まれている。
【０１６１】
そして、ダメージ回復などのために水素雰囲気下でアニールを行った後、例えば酸化
珪素膜または窒化珪素膜等の保護膜６３６を形成する。図示しないが、保護膜６３６には
、ボンディングパッド（パッケージへの接続端子部分）だけ第２の配線が露出するように
開口する。
【０１６２】
最後に、第２の単結晶半導体層５１３を削り除去する。こうして、図２５に構造の一
部を示したＤＲＡＭが完成する。以上により、シリサイド形状を最適にしたトランジスタ
を有するメモリセルを作製できるため、読み出し速度の速いメモリセルを作製できる。
【０１６３】
なお、第２の単結晶半導体層５１３の除去は、砥石等の研削研磨装置を用いて行って
もよいし、エッチング剤を用いて行ってもよいし、研削研磨装置とエッチング剤を併用し
て行ってもよい。好ましくは、第２の単結晶半導体層５１３がある程度の薄さになるまで
は研削研磨し、その後、絶縁層５１２が露出するまで、エッチング剤により第２の単結晶
半導体層５１３を除去するとよい。エッチング剤は、ウエットエッチングであれば、フッ
酸を水やフッ化アンモニウムで希釈した混液、フッ酸と硝酸の混液、フッ酸と硝酸と酢酸
の混液、過酸化水素と硫酸の混液、過酸化水素とアンモニウム水と水の混液、過酸化水素
と塩酸と水の混液等を用いる。また、ドライエッチングであれば、フッ素等のハロゲン系
の原子や分子を含む気体、又は酸素を含む気体を用いる。好ましくは、フッ化ハロゲン又
はハロゲン化合物を含む気体又は液体を使用する。例えば、フッ化ハロゲンを含む気体と
して三フッ化塩素（ＣｌＦ３）を用いるとよい。
【０１６４】
そして、ウエハーからＤＲＡＭを有するチップを個々に分離するためにダイシングを
行う。次いで、ウエハーからチップを一つずつピックアップし、図２６に示すリードフレ
ーム７０１に搭載する。そして、チップ７０２の電極端子とリードフレーム７０１のイン
ナリードとの間を、直径約２０〜３０μｍの金ワイヤー７０７で電気的導通できるように
繋ぐ。次いで、取り扱いが容易になるようにモールド樹脂層７０３で封止する。次いで、
リードをはんだメッキして錆を防ぐ。次いで、リードフレーム７０１から個々のパッケー
ジに切り離し、リードを成形する。こうして、パッケージを行う。
【０１６５】
図２６に、パッケージが行われたデバイスの断面構造を表す斜視図を示す。図２６に
示す構造は、ワイヤボンディング法でチップ７０２がリードフレーム７０１に接続されて
いる。また、チップ７０２は、モールド樹脂層７０３によって封止されている。また、チ
ップ７０２はリードフレーム７０１上に、マウント用の接着剤７０４によりマウントされ
ている。
【０１６６】
また、リードフレーム７０１は、ソルダーボール７０５が設けられたボールグリッド
アレイ型である。ソルダーボール７０５は、リードフレーム７０１のチップ７０２がマウ
ントされている側とは反対側に設けられている。そしてリードフレーム７０１に設けられ
た配線７０６は、リードフレームに設けられたコンタクトホールを介して、ソルダーボー
ル７０５と電気的に接続している。
【０１６７】
なお、本実施の形態では、チップ７０２とソルダーボール７０５との電気的な接続を
するための配線７０６を、リードフレーム７０１のチップがマウントされている面上に設
けているがこれに限定されない。例えば、リードフレームの内部において配線が多層化さ
れて設けられていても良い。
【０１６８】
そして、図２６では、チップ７０２と配線７０６とが、金ワイヤー７０７によって電
気的に接続されている。チップ７０２にはＤＲＡＭを含む半導体素子が設けられており、
またチップ７０２のリードフレーム７０１が設けられている側とは反対側に、パッドが設
けられている。パッドは該半導体素子と電気的に接続されている。そしてパッドは、リー
ドフレーム７０１に設けられた配線７０６と、金ワイヤー７０７によって接続されている
。
【０１６９】
また、本実施の形態は実施の形態１〜５と実施可能な範囲で自由に組み合わせること
ができる。
【０１７０】
（実施の形態７）
本発明の半導体装置の構成について、図２７を参照して説明する。本発明の半導体装
置１１００は、演算処理回路１１０１、記憶回路１１０３、アンテナ１１０４、電源回路
１１０９、復調回路１１１０、変調回路１１１１を有する。半導体装置１１００は、アン
テナ１１０４と電源回路１１０９を必須の構成要素としており、他の要素は、半導体装置
１１００の用途に従って、適宜設けられる。
【０１７１】
演算処理回路１１０１は、復調回路１１１０から入力される信号に基づき、命令の解
析、記憶回路１１０３の制御、外部に送信するデータの変調回路１１１１への出力などを
行う。
【０１７２】
記憶回路１１０３は、記憶素子を含む回路と、データの書き込みやデータの読み出し
を制御する制御回路を有する。記憶回路１１０３には、少なくとも、半導体装置自体の識
別番号が記憶されている。識別番号は、他の半導体装置と区別するために用いられる。ま
た、記憶回路１１０３は、有機メモリ、ＤＲＡＭ、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏ
ｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎ
ｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、マスクＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏ
ｒｙ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、
ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌ
ｙ  Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐ
ｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）及びフラッシュメモリか
ら選択された一種又は複数種を有する。有機メモリは、一対の導電層間に有機化合物を含
む層が挟まれた構造を有する。有機メモリは、構造が単純であるため、作製工程を簡略化
することができ、費用を削減することができる。また、構造が単純であるために、積層体
の面積を小型化することが容易であり、大容量化を容易に実現することができる。また、
不揮発性であり、電池を内蔵する必要がないという長所がある。従って、記憶回路１１０
３として、有機メモリを用いることが好ましい。
【０１７３】
アンテナ１１０４は、リーダ／ライタ１１１２から供給された搬送波を、交流の電気
信号に変換する。また、変調回路１１１１により、負荷変調が加えられる。電源回路１１
０９は、アンテナ１１０４が変換した交流の電気信号を用いて電源電圧を生成し、各回路
に電源電圧を供給する。
【０１７４】
復調回路１１１０は、アンテナ１１０４が変換した交流の電気信号を復調し、復調し
た信号を、演算処理回路１１０１に供給する。変調回路１１１１は、演算処理回路１１０
１から供給される信号に基づき、アンテナ１１０４に負荷変調を加える。
【０１７５】
リーダ／ライタ１１１２は、アンテナ１１０４に加えられた負荷変調を、搬送波とし
て受信する。また、リーダ／ライタ１１１２は、搬送波を半導体装置１１００に送信する
。なお、搬送波とは、リーダ／ライタ１１１２が発する電磁波である。
【０１７６】
半導体装置１１００が有する種々の回路を実施の形態１〜５で示したトランジスタを
用いて形成することができる。また、記憶回路１１０３を実施の形態６のＤＲＡＭで形成
してもよい。こうすることで、特性の高い半導体装置を作製できる。
【０１７７】
半導体装置１１００とリーダ／ライタ１１１２を利用して、非接触でデータの送信と
受信をする。そのため、半導体装置１１００を様々な物品に貼り付けたり、埋め込んだり
して、固定することで、その物品の情報をリーダ／ライタ１１１２で読み込んだり書き込
んだりすることができる。
【０１７８】
物品とは、例えば、鍵（図２８（Ａ）参照。）、紙幣、硬貨、有価証券類、無記名債
券類、証書類（運転免許証や住民票等）、書籍類、容器類（シャーレ等、図２８（Ｂ）参
照。）、装身具（鞄や眼鏡等、図２８（Ｃ）参照。）、包装用容器類（包装紙やボトル等
、図２８（Ｄ）参照。）、記録媒体（ディスクやビデオテープ等）、乗物類（自転車等）
、食品類、衣類、生活用品類、電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装
置、携帯端末等）等である。
【０１７９】
また、半導体装置１１００とリーダ／ライタ１１１２を利用してシステムを構築する
ことができる。システムとは、物流・在庫管理システム、認証システム、流通システム、
生産履歴システム、書籍管理システム等であり、本発明の半導体装置１１００を用いるこ
とにより、読み出し及び書き込みが速く、特性の高いシステムを構築できる。
【０１８０】
例えば、本発明の半導体装置１１００を身分証明証の内部に設けておき、かつ、建物
の入り口などに、リーダ／ライタ１１１２を設けておく（図２８（Ｅ）参照。）。リーダ
／ライタ１１１２は、各人が所有する身分証明証内の認証番号を読み取り、その読み取っ
た認証番号に関する情報を、コンピュータ１１２２に供給する。コンピュータ１１２２で
は、リーダ／ライタ１１１２から供給された情報に基づき、入室又は退室を許可するか否
かを判断する。このように、本発明の半導体装置を用いることにより、利便性を向上させ
た入退室管理システムを提供することができる。
【０１８１】
なお、本実施の形態を実施の形態１〜６と実施可能な範囲で自由に組み合わせること
が可能である。
【０１８２】
（実施の形態８）
本実施の形態では、本発明を用いてＣＰＵ（中央演算装置：Ｃｅｎｔｒａｌ  Ｐｒｏ
ｃｅｓｓｉｎｇ  Ｕｎｉｔ）を作製した例を示す。ここでは実施の形態５に基づき作製し
たトランジスタを用いてＣＰＵを作製する。なお、本実施の形態において、実施の形態１
〜７と同じものについては同じ符号を用い、詳細な説明を省略する。
【０１８３】
まず、実施の形態５で説明した工程に基づき、図２９に示すように、シリコン基板９
００にＬｏｖ領域を有するＰ型トランジスタ８２０、Ｎ型トランジスタ８１０をそれぞれ
形成する。Ｐ型トランジスタ８２０とＮ型トランジスタ８１０は素子分離領域８００で分
離されている。素子分離領域８００はＬＯＣＯＳ法（選択酸化法）やＳＴＩ法（Ｓｈａｌ
ｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）等の公知のアイソレーション技術により形
成し、これに伴いシリコン基板に活性層が形成される。後は実施の形態５と同様にゲート
絶縁膜、ゲート電極、イオンドーピング等を行う。
【０１８４】
実施の形態５で形成した配線１１５を覆うように、絶縁層９０１を形成する。絶縁層
９０１は、無機材料又は有機材料により、単層又は積層で形成する。絶縁層９０１は、ト
ランジスタによる凸凹を緩和し、平坦化することを目的に形成する薄膜である。そのため
、有機材料により形成することが好ましい。
【０１８５】
次に、フォトリソグラフィ法により絶縁層９０１をエッチングして、ソース電極及び
ドレイン電極として機能する配線１１５を露出させるコンタクトホールを形成する。続い
て、コンタクトホールを充填するように、導電層を形成し、当該導電層を形状加工して、
配線等として機能する導電層９０２、９０３を形成する。導電層９０２、９０３は、アル
ミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）から選択された元素、又は
これらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。
例えば、バリア層の上のアルミニウム層、アルミニウム層をバリア層で挟む３層構造を採
用するとよい。バリア層とは、チタン、チタンの窒化物、モリブデン又はモリブデンの窒
化物などに相当する。
【０１８６】
複数のＮ型トランジスタ８１０、複数のＰ型トランジスタ８２０でなる素子群と、配
線等として機能する複数の導電層９０２、９０３を合わせて薄膜集積回路９０４とよぶ。
なお、本工程では示さないが、薄膜集積回路９０４を覆うように、公知の手段により、保
護層を形成してもよい。保護層は、ＤＬＣ（ダイヤモンドライクカーボン）などの炭素を
含む層、窒化珪素を含む層、窒化酸化珪素を含む層等に相当する。
【０１８７】
以上のように形成された薄膜集積回路９０４を同一基板に複数形成することでＣＰＵ
を作製することができる。
【０１８８】
しかし、このトランジスタ構成に限定されず、用途に応じて実施の形態１〜５の各構
成を、Ｎ型トランジスタ８１０及びＰ型トランジスタ８２０のそれぞれに適用することが
できる。また、シリコン基板を用いたトランジスタに限定されず、ＳＯＩ基板、ＴＦＴを
用いて薄膜集積回路９０４を形成しても良い。
【０１８９】
完成したＣＰＵに可撓性を持たせたり、さらに軽量にしたい場合は、シリコン基板９
００を研磨して薄くしても良い。
【０１９０】
更に本実施の形態のＣＰＵの具体的構成についてブロック図を用いて説明する。
【０１９１】
図３０に示すＣＰＵは、基板３６００上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉ
ｃ  ｌｏｇｉｃ  ｕｎｉｔ）３６０１、演算回路用制御回路部（ＡＬＵ  Ｃｏｎｔｒｏｌ
ｌｅｒ）３６０２、命令解析部（Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ）３６０３、
割り込み制御部（Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ）３６０４、タイミング制
御部（Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ）３６０５、レジスタ（Ｒｅｇｉｓｔｅｒ）
３６０６、レジスタ制御部（Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ）３６０７、バス
インターフェース（Ｂｕｓ  Ｉ／Ｆ）３６０８、書き換え可能なＲＯＭ３６０９、ＲＯＭ
インターフェース（ＲＯＭ  Ｉ／Ｆ）３６２０とを主に有している。またＲＯＭ３６０９
及びＲＯＭインターフェース３６２０は、別チップに設けても良い。これらＣＰＵを構成
する様々な回路は、薄膜集積回路９０４が複数集まって構成される。
【０１９２】
勿論、図３０に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣ
ＰＵはその用途によって多種多様な構成を有している。
【０１９３】
バスインターフェース３６０８を介してＣＰＵに入力された命令は、命令解析部３６
０３に入力され、デコードされた後、演算回路用制御回路部３６０２、割り込み制御部３
６０４、レジスタ制御部３６０７、タイミング制御部３６０５に入力される。
【０１９４】
演算回路用制御回路部３６０２、割り込み制御部３６０４、レジスタ制御部３６０７
、タイミング制御部３６０５は、デコードされた命令に基づき、各種制御を行う。具体的
に演算回路用制御回路部３６０２は、演算回路３６０１の駆動を制御するための信号を生
成する。また、割り込み制御部３６０４は、ＣＰＵのプログラム実行中に、外部の入出力
装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する
。レジスタ制御部３６０７は、レジスタ３６０６のアドレスを生成し、ＣＰＵの状態に応
じてレジスタ３６０６の読み出しや書き込みを行う。
【０１９５】
またタイミング制御部３６０５は、演算回路３６０１、演算回路用制御回路部３６０
２、命令解析部３６０３、割り込み制御部３６０４、レジスタ制御部３６０７の駆動のタ
イミングを制御する信号を生成する。例えばタイミング制御部３６０５は、基準クロック
信号ＣＬＫ１（３６２１）を元に、内部クロック信号ＣＬＫ２（３６２２）を生成する内
部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【０１９６】
図３１にはパッケージングされたＣＰＵの形態を示す。トランジスタアレイ３８０１
には薄膜集積回路９０４が複数設けられている。
【０１９７】
図３１（Ａ）では、基板３８００上に形成されたＣＰＵの機能を有するトランジスタ
アレイ３８０１、及びＣＰＵ表面に設けられた電極（ソース電極やドレイン電極、又はそ
れらの上に絶縁膜を介して形成された電極等）３８０２が下側となるフェイスダウン状態
でＣＰＵがパッケージングされている。また銅やその合金で形成される配線３８０３が設
けられた配線基板、例えばプリント基板３８０７を用意する。プリント基板３８０７には
、接続端子（ピン）３８０４が設けられている。そして電極３８０２と、配線３８０３と
を異方性導電膜３８０８等を介して接続する。その後、エポキシ樹脂等の樹脂３８０５で
基板３８００を上方から覆い、パッケージングされたＣＰＵとして完成する。また、ＣＰ
Ｕを樹脂で覆わずに中空に保った状態で外周をプラスチックなどで囲んでもよい。
【０１９８】
図３１（Ｂ）では、図３１（Ａ）と異なり、ＣＰＵ表面に設けられた電極３８０２が
上側となるフェイスアップ状態でＣＰＵがパッケージングされている。そしてプリント基
板３８０７上に基板３８００を固定し、電極３８０２と、配線３８０３とをワイヤ３８１
８により接続する。このようにワイヤにより接続することをワイヤボンディングという。
そして電極３８０２と、配線３８０３に接続されるバンプ３８１４とが電気的に接続する
。その後、ＣＰＵの周りを中空に保った状態で、ＣＰＵをプラスチック３８１５等で囲み
、パッケージングされたＣＰＵとして完成する。
【０１９９】
図３１（Ｃ）には、可撓性を有する基板、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ  ｐｒｉ
ｎｔｅｄ  ｃｉｒｃｕｉｔ）３８１７上に、ＣＰＵの機能を有するトランジスタアレイ３
８０１を固定する例を示す。基板３８００に形成されたＣＰＵの機能を有するトランジス
タアレイ３８０１を、ＣＰＵ表面に設けられた電極３８０２が下側となるフェイスダウン
状態で、ＣＰＵをパッケージングする。また、可撓性を有するＦＰＣ３８１７には銅やそ
の合金で形成される配線３８０３を設ける。そして、電極３８０２と、配線３８０３とを
異方性導電膜３８０８を介して接続する。その後、エポキシ樹脂等の樹脂３８０５を基板
３８００を覆うように形成し、パッケージングされたＣＰＵとして完成する。
【０２００】
このようにパッケージングされたＣＰＵは、外部から保護され、さらに携帯しやすく
なる。そして所望の箇所にＣＰＵを実装することができる。
【０２０１】
本発明の半導体装置の一例であるＣＰＵは、演算処理が速く、特性の高いＣＰＵを作
製することができる。
【０２０２】
本実施の形態は実施可能な範囲で自由に実施の形態１〜７と組み合わせることが可能
である。
【符号の説明】
【０２０３】
１１  領域
１２  不純物領域
１３  シリサイド層
１４  ゲート絶縁膜
１５  ゲート電極
１６  配線
１３ａ  第１領域
１３ｂ  第２領域
【図１】
0005526208.tif 000002
【図２】
0005526208.tif 000003
【図４】
0005526208.tif 000004
【図５】
0005526208.tif 000005
【図６】
0005526208.tif 000006
【図７】
0005526208.tif 000007
【図８】
0005526208.tif 000008
【図９】
0005526208.tif 000009
【図１０】
0005526208.tif 000010
【図１１】
0005526208.tif 000011
【図１２】
0005526208.tif 000012
【図１３】
0005526208.tif 000013
【図１４】
0005526208.tif 000014
【図１５】
0005526208.tif 000015
【図１６】
0005526208.tif 000016
【図１７】
0005526208.tif 000017
【図１８】
0005526208.tif 000018
【図１９】
0005526208.tif 000019
【図２０】
0005526208.tif 000020
【図２１】
0005526208.tif 000021
【図２２】
0005526208.tif 000022
【図２３】
0005526208.tif 000023
【図２４】
0005526208.tif 000024
【図２５】
0005526208.tif 000025
【図２６】
0005526208.tif 000026
【図２７】
0005526208.tif 000027
【図２８】
0005526208.tif 000028
【図２９】
0005526208.tif 000029
【図３０】
0005526208.tif 000030
【図３１】
0005526208.tif 000031
【図３】
0005526208.tif 000032