(57)【特許請求の範囲】
【請求項１】
第１の電圧が印加される第１の端子と、
前記第１の電圧と異なる第２の電圧が印加される第２の端子と、
ドレイン電極が前記第１の端子に接続されるとともに、ソース電極およびゲート電極が前記第２の端子に接続され、第１の閾値電圧を有し、かつ、第１のチャネル長を有する第１のＭＯＳトランジスタと、
ドレイン電極が前記第１のＭＯＳトランジスタのドレイン電極と同電位となるように前記第１の端子に接続されるとともに、ソース電極およびゲート電極が前記第１のＭＯＳトランジスタのソース電極およびゲート電極と同電位となるように前記第２の端子に接続され、前記第１の閾値電圧よりも高い第２の閾値電圧を有し、かつ、前記第１のチャネル長と同じかそれよりも小さい第２のチャネル長を有する第２のＭＯＳトランジスタと、を有し、
前記第１の電圧は、前記第２の電圧よりも高い電圧であり、
前記第１のＭＯＳトランジスタのゲート絶縁膜の膜厚は、前記第２のＭＯＳトランジスタのゲート絶縁膜の膜厚よりも薄いことを特徴とする半導体装置。
【請求項２】
前記第１の端子と、前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳトランジスタのそれぞれの前記ドレイン電極とは、抵抗素子を介さずに接続されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１のＭＯＳトランジスタのチャネル領域と、前記第２のＭＯＳトランジスタのチャネル領域とは同一の半導体領域に含まれることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記第２の電圧は接地電位であることを特徴とする請求項１乃至３のいずれか一に記載の半導体装置。
【請求項５】
前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタはＮチャネル型のＭＯＳトランジスタであることを特徴とする請求項４記載の半導体装置。
【請求項６】
ソース電極が前記第１の端子に接続されたＰＭＯＳトランジスタと、ソース電極が前記第２の端子に接続されたＮＭＯＳトランジスタと、を含む内部回路であって、互いのドレイン電極が接続された前記ＰＭＯＳトランジスタおよび前記ＮＭＯＳトランジスタを含む内部回路を更に有することを特徴とする請求項４又は５記載の半導体装置。
【請求項７】
前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタのチャネル領域は、前記第２の端子に接続されていることを特徴とする請求項４乃至６のいずれか一に記載の半導体装置。
【請求項８】
前記第１の電圧よりも高い第３の電圧が印加される第３の端子と、
ドレイン電極が前記第１の端子に接続され、ソース電極およびゲート電極が前記第３の端子に接続された第３のＭＯＳトランジスタと、を更に有することを特徴とする請求項４乃至７のいずれか一に記載の半導体装置。
【請求項９】
前記第３のＭＯＳトランジスタはＰチャネル型のＭＯＳトランジスタであることを特徴とする請求項８記載の半導体装置。
【請求項１０】
第１の外部端子と第２の外部端子との間に、第１の閾値電圧を有する第１のＭＯＳトランジスタと、前記第１の閾値電圧よりも低い第２の閾値電圧を有する第２のＭＯＳトランジスタとを並列に接続して構成された静電気保護回路を有し、
前記第１のＭＯＳトランジスタのゲート電極、及び、前記第２のＭＯＳトランジスタのゲート電極は、前記第２の外部端子と電気的に接続され、
前記第１のＭＯＳトランジスタのチャネルの導電型は、前記第２のＭＯＳトランジスタのチャネルの導電型と同じであり、
前記第１の外部端子に印加された静電気ストレスは、前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳトランジスタの両方を通じて前記第２の外部端子に放電され、
前記第２のＭＯＳトランジスタにおけるゲート絶縁膜の膜厚は、前記第１のＭＯＳトランジスタにおけるゲート絶縁膜の膜厚よりも薄く、
前記第１の外部端子は、前記第２の外部端子よりも高い電圧であることを特徴とする半導体装置。
【請求項１１】
前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとは、同一基板上に形成されていることを特徴とする請求項１０記載の半導体装置。
【請求項１２】
前記第１の外部端子は、電源端子、入力信号端子、及びデータ出力端子のいずれか一つであり、
前記第２の外部端子は、接地端子であることを特徴とする請求項１０又は１１記載の半導体装置。
【請求項１３】
前記第１の外部端子及び前記第２の外部端子以外の第３の外部端子を有し、
前記第１の外部端子と前記第３の外部端子の間に他の静電気保護回路が接続されていることを特徴とする請求項１２記載の半導体装置。
【請求項１４】
前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳトランジスタは、ＮＭＯＳトランジスタであり、
前記他の静電気保護回路は、ＰＭＯＳトランジスタであることを特徴とする請求項１３記載の半導体装置。
【請求項１５】
前記第１のＭＯＳトランジスタのソースとドレインの一方を前記第１の外部端子に接続し、
前記第２のＭＯＳトランジスタのソースとドレインの一方を前記第１の外部端子に接続し、
前記第１のＭＯＳトランジスタのソースとドレインの他方および前記ゲート電極を前記第２の外部端子に接続し、
前記第２のＭＯＳトランジスタのソースとドレインの他方および前記ゲート電極を前記第２の外部端子に接続し、
前記第１のＭＯＳトランジスタの前記チャネル及び前記第２のＭＯＳトランジスタの前記チャネルを構成する基板又はウェルを前記第２の外部端子に接続したことを特徴とする請求項１２記載の半導体装置。
【請求項１６】
前記第１のＭＯＳトランジスタの前記チャネル、及び、前記第２のＭＯＳトランジスタの前記チャネルは、ウェルに形成され、
前記ウェルは、前記第２の外部端子に接続されることを特徴とする請求項１５記載の半導体装置。
【請求項１７】
前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタは隣り合い、
前記第１のＭＯＳトランジスタのソースとドレインの一方と前記第２のＭＯＳトランジスタのソースとドレインの一方が共通していることを特徴とする請求項１０記載の半導体装置。
【請求項１８】
前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタは隣り合い、
前記第１のＭＯＳトランジスタのソースとドレインの一方と前記第２のＭＯＳトランジスタのソースとドレインの一方とを分離する素子分離領域を有することを特徴とする請求項１０記載の半導体装置。
【請求項１９】
第１の閾値電圧を有する第１のＭＯＳトランジスタと、
前記第１の閾値電圧よりも低い第２の閾値電圧を有する第２のＭＯＳトランジスタと、
電源端子と接地端子との間に接続されるとともに前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとを並列に接続して構成された静電気保護回路と、
前記電源端子と前記接地端子との間にて前記静電気保護回路と並列に接続されるとともに複数の第３のＭＯＳトランジスタを備える内部回路と、
を備え、
前記第１のＭＯＳトランジスタのゲート電極、及び、前記第２のＭＯＳトランジスタのゲート電極は、前記電源端子及び前記接地端子の一方と電気的に接続され、
前記第１のＭＯＳトランジスタのチャネルの導電型は、前記第２のＭＯＳトランジスタのチャネルの導電型と同じであり、
前記電源端子及び前記接地端子の他方に印加された静電気ストレスは、前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳトランジスタの両方を通じて前記電源端子及び前記接地端子の前記一方に放電され、
前記第２のＭＯＳトランジスタにおけるゲート絶縁膜の膜厚は、前記第１のＭＯＳトランジスタにおけるゲート絶縁膜の膜厚よりも薄いことを特徴とする半導体装置。
【請求項２０】
前記第２の外部端子は、接地端子であることを特徴とする請求項１０記載の半導体装置。
【請求項２１】
前記第１のＭＯＳトランジスタの寸法は、前記第２のＭＯＳトランジスタの寸法と同じであることを特徴とする請求項１０又は１９記載の半導体装置。
【請求項２２】
前記第２の外部端子は、接地配線（ＧＮＤ）の一端に設けられ、
前記第１の外部端子は、電源配線（ＶＤＤ）の一端に設けられることを特徴とする請求項１０記載の半導体装置。
【請求項２３】
前記第１のＭＯＳトランジスタの前記チャネルは、Ｐ型のチャネルを備え、
前記第２のＭＯＳトランジスタの前記チャネルは、Ｐ型のチャネルを備えることを特徴とする請求項１０記載の半導体装置。
【請求項２４】
前記第１のＭＯＳトランジスタの前記ゲート絶縁膜は、前記第１のＭＯＳトランジスタの前記チャネル上に形成され、
前記第２のＭＯＳトランジスタの前記ゲート絶縁膜は、前記第２のＭＯＳトランジスタの前記チャネル上に形成されることを特徴とする請求項１０記載の半導体装置。
【請求項２５】
前記第１のＭＯＳトランジスタの前記チャネルの導電型、及び、前記第２のＭＯＳトランジスタの前記チャネルの導電型と同じ第１導電型の基板をさらに備え、
第２導電型の第１のウェルは、前記基板中に形成され、
前記第１導電型の第２のウェルは、前記第１のウェル中に形成され、
前記第１のＭＯＳトランジスタの前記チャネル、及び、前記第２のＭＯＳトランジスタの前記チャネルは、前記第２のウェル中に形成されることを特徴とする請求項１０記載の半導体装置。
【請求項２６】
基板と、
前記基板上に形成された絶縁層と、
をさらに備え、
前記第１のＭＯＳトランジスタの前記ゲート絶縁膜は、前記絶縁層の第１の部分を備え、
前記第２のＭＯＳトランジスタの前記ゲート絶縁膜は、前記絶縁層の第２の部分を備えることを特徴とする請求項１０記載の半導体装置。
【請求項２７】
前記絶縁層上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成されるとともに前記第１の外部端子と接続される電源配線と、
前記層間絶縁膜上に形成されるとともに前記第２の外部端子と接続される接地配線と、
をさらに備えることを特徴とする請求項２６記載の半導体装置。
【請求項２８】
前記絶縁層及び前記層間絶縁膜中に形成されるとともに、前記第１のＭＯＳトランジスタの前記ゲート電極、及び、前記第１のＭＯＳトランジスタのソース及びドレインの一方を前記接地配線に接続する第１ビアと、
前記絶縁層及び前記層間絶縁膜中に形成されるとともに、前記第１のＭＯＳトランジスタのソース及びドレインの他方を前記電源配線に接続する第２ビアと、
をさらに備えることを特徴とする請求項２７記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、静電気保護回路を有する半導体装置に関する。
【背景技術】
【０００２】
半導体装置には、外部からの静電気の印加に対してトランジスタ等の内部回路を保護するため、外部端子には静電気保護回路が接続されている。そして、この静電気保護回路は、入力信号端子やデータ出力端子ばかりでなく電源端子にも接続されている。代表的な静電気保護回路としてはＮＭＯＳトランジスタを電源端子、接地端子間に接続したものがある（例えば、特許文献１〜４参照）。
【０００３】
図９は、そのような静電気保護回路の等価回路図であり、Ｎ１が電源端子、Ｎ２が接地端子でＱ５１が静電気保護回路、Ｑ４が内部回路である。静電気保護回路Ｑ５１は、ＮＭＯＳトランジスタで形成されている。静電気保護回路に要求される特性としては、静電気の印加に対して、すばやく応答し、十分な放電能力で内部回路に加わる電圧を低く抑えることにある。
【０００４】
図１０（Ａ）は、静電気保護回路の動作状態を表した電流電圧特性である。図１０（Ａ）において、Ｖ１は動作開始電圧であり、Ｉｔ２は破壊時の電流である。図１０（Ａ）において、外部から静電気ストレスが印加されると、ドレイン−ゲート間にかかる電界強度が大きくなってドレインのゲート側空乏層が曲げられて電界が強くなり、Ｐ型基板にブレイクダウンして半導体基板に向かって電流が流れる。すると、基板電位が上昇し、ＮＭＯＳトランジスタのドレインのＮ型不純物領域で形成されるコレクタ、Ｐ型基板で形成されるベース、ソースのＮ型不純物領域で形成されるエミッタからなるラテラルバイポーラが導通してスナップバックに入り、静電気保護素子が動作する（図１０（Ａ）のＶ１参照）。一度スナップバック状態に入って動作すると、大電流を流せるようになり、印加された静電気ストレスを接地側（ＧＮＤ側）に放電させることができる。そして、印加される静電気ストレスが大きくなると、静電気保護回路を流れる電流も増加し、ついには静電気保護回路自身が破壊する（Ｉｔ２参照）。
【０００５】
このような特性を示す静電気保護回路は、まず、動作開始電圧、すなわちスナップバック開始電圧を低くし、理想的には、内部回路のトランジスタのゲート絶縁膜耐圧（図１０（Ａ）の「Ｖｏｘ」参照）よりも低くなるように設定しておく。更に、スナップバック後に内部に発生する電圧も内部回路のトランジスタのゲート絶縁膜耐圧よりも低くなるように、十分な放電能力を有するようにしておく。
【０００６】
ここで、静電気保護回路の放電能力を大きくするには、保護回路自身の寸法を大きくすることや、放電先である接地端子の配線抵抗を小さくすることが有効である。一方、動作開始電圧を低くするには、静電気保護回路のＮＭＯＳトランジスタのゲート絶縁膜の厚さを薄くする事が考えられる。ゲート絶縁膜を薄くすると、静電気ストレス印加時のドレイン−ゲート間にかかる電界強度が大きくなり、低い印加電圧でブレイクダウンするからである。
【０００７】
図１０（Ｂ）は、ＮＭＯＳトランジスタのブレイクダウン電圧Ｖｂｄとゲート絶縁膜の厚さＴｏｘとの関係を示した図であり、ゲート絶縁膜厚が薄くなるとブレイクダウン電圧が下がることを示している。静電気保護回路用に特別にゲート絶縁膜を設定する事は、製造工程を複雑にするため、通常は、半導体装置内部で使用しているいくつかのＮＭＯＳトランジスタから最適なトランジスタを選んで静電気保護回路に使用している。
【０００８】
半導体基板上には回路動作時の電源電位、接地電位の変動を抑えるために、複数個の電源端子、接地端子が配置されている。また、ある回路が動作する際のノイズが別の回路の動作に影響するのを防ぐために、特定回路専用の電源端子、接地端子を専用に設ける場合がある。さらに、半導体装置の集積度の上昇に伴い、半導体基板上に配置される電源端子、接地端子は数が増える傾向にある。
【０００９】
電源端子には、他の信号端子やデータ入出力端子同様、外部からの静電気印加に対する対策として、静電気保護回路が接続されている。そして、電源端子数が増えていることにより、半導体装置全体では、非常に大きな寸法の静電気保護回路を接続することになる。静電気保護回路の寸法は、それが接続された外部端子に静電気ストレスが印加された場合に、内部に接続された回路を保護するのに十分な放電能力を有するとともに、静電気保護回路自身が破壊しないような大きさに設計される。静電気ストレスは、半導体装置の外部から印加されるため、パッケージの外部に配置された１個の端子に対し、半導体基板上に設けられた複数個の電源端子が接続されている場合には、印加された静電気ストレスが分散されると考えて、半導体基板上の１個の電源端子に接続する静電気保護回路の寸法を小さくすることも可能である。
【００１０】
【特許文献１】特開平８−２０４１７６号公報
【特許文献２】特開平８−２８８４０４号公報
【特許文献３】特開平１１−８７７２７号公報
【特許文献４】特開平９−３６２４２号公報（図１２）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、近年、異なる半導体装置を、同一パッケージに組み立てることが行われており、このような場合には、ウエハ状態で顧客へ出荷し、顧客の方で、他の半導体装置と組み合わせて組み立てており、半導体基板上の電源端子がパッケージの端子にどのように接続されるかがわからない。このため、このような場合には、半導体基板上の各電源端子それぞれには、十分な寸法の静電気保護回路を接続しておく必要がある。例えば、ダイナミックランダムアクセスメモリ（以下ＤＲＡＭ）を例にとると、その寸法は、５０００から１００００マイクロメートルにも達する。このように寸法の大きな静電気保護回路を接続する場合、半導体装置の待機電流のうち、静電気保護回路で流す待機電流の割合が無視できない大きさまで増大してくる場合がある。
【００１２】
最も一般的な静電気保護回路として、ＮＭＯＳトランジスタで構成された場合を考えると、この待機電流は、ＮＭＯＳトランジスタがオフ状態にある時のリーク電流が合算されたものとなる。このリーク電流はＮＭＯＳトランジスタの閾値電圧に関係している。図１０（Ｃ）は、ＮＭＯＳトランジスタがオフ状態にある時のリーク電流Ｉｌｅａｋと閾値電圧Ｖｔｈとの関係を示した図であり、閾値電圧が低くなるとリーク電流が大きく増加してくる。
【００１３】
近年、半導体装置の消費電流を小さくするため、電源電圧が下がってきている。そして、電源電圧が下がっても、十分な電流能力を有するように、ＭＯＳトランジスタのゲート絶縁膜を薄くするとともに閾値電圧も下がってきている。図１０（Ｄ）は、ＮＭＯＳトランジスタのゲート絶縁膜の厚さＴｏｘと閾値電圧Ｖｔｈの関係を示した図である。このことは、ＮＭＯＳトランジスタのリーク電流増加をもたらし、小さな待機電流が要求される半導体装置では、ＮＭＯＳトランジスタがオフ状態にある時のリーク電流をいかに小さくするかが、トランジスタ開発の要件になっている。
【００１４】
しかるに、上述したように電源端子に接続される保護素子の寸法は非常に大きいため、ＮＭＯＳトランジスタ単体のリーク電流を小さくしても、半導体装置全体では、無視できない大きさのリーク電流になる可能性がある。この対策としては、ゲート絶縁膜が厚く、閾値電圧の大きなトランジスタを保護素子として使用することが考えられる。ＤＲＡＭの場合では、メモリセルのワード線を駆動する信号は、通常の電源電圧以上の高電圧に昇圧しており、これら昇圧回路、ワード線駆動回路には、ゲート絶縁膜の厚いＮＭＯＳトランジスタを使用し、高電圧でもブレイクダウンしないようにしている。このように、ゲート絶縁膜の厚いＮＭＯＳトランジスタは閾値電圧も高く、その結果、オフ状態のリーク電流も小さくなっている。リーク電流だけに着目すれば、ゲート絶縁膜の厚いＮＭＯＳトランジスタを電源端子の静電気保護回路として使用することが待機電流を小さくすることには有効であるが、もともとブレイクダウン電圧を高くするためにゲート絶縁膜を厚くしているため、静電気保護回路としての動作開始電圧も高くなり、内部回路を十分保護しきれなくなるおそれが出てくる。
【００１５】
入力信号端子の場合には、静電気保護回路の動作開始電圧が上昇したことに対する対策として、内部回路への静電気ストレスの伝播を遅らせるために、入力信号端子と内部回路との間に抵抗素子を接続することができるが、電源端子の場合には、内部回路の動作速度に大きく影響するため、そのような対策も採用できない。
【００１６】
リーク電流を減らす別の対策としては、複数個のＮＭＯＳトランジスタを直列に接続することが考えられる。図１１では、２個のＮＭＯＳトランジスタＱ５１、Ｑ５２を直列に接続している。ここで、２個のＮＭＯＳトランジスタは同じトランジスタでも、また、ゲート絶縁膜の厚いＮＭＯＳトランジスタと、薄いＮＭＯＳトランジスタとを組み合わせても構わない。
【００１７】
しかしながら、このように２個の直列接続したＮＭＯＳトランジスタで静電気保護回路を構成すると、静電気保護回路として動作するためには２個のＮＭＯＳトランジスタが動作しなければならず、動作開始電圧の上昇や放電能力の低下をもたらし、内部回路を保護しきれなくなるという問題が生じる。
【００１８】
本発明の主な課題は、リーク電流を抑えるとともに、保護素子としての動作開始電圧を下げ、静電気保護回路としての十分な能力を発揮させることである。
【課題を解決するための手段】
【００１９】
本発明の第１の視点においては、半導体装置において、第１の電圧が印加される第１の端子と、前記第１の電圧と異なる第２の電圧が印加される第２の端子と、ドレイン電極が前記第１の端子に接続されるとともに、ソース電極およびゲート電極が前記第２の端子に接続され、第１の閾値電圧を有し、かつ、第１のチャネル長を有する第１のＭＯＳトランジスタと、ドレイン電極が前記第１のＭＯＳトランジスタのドレイン電極と同電位となるように前記第１の端子に接続されるとともに、ソース電極およびゲート電極が前記第１のＭＯＳトランジスタのソース電極およびゲート電極と同電位となるように前記第２の端子に接続され、前記第１の閾値電圧よりも高い第２の閾値電圧を有し、かつ、前記第１のチャネル長と同じかそれよりも小さい第２のチャネル長を有する第２のＭＯＳトランジスタと、を有し、前記第１の電圧は、前記第２の電圧よりも高い電圧であり、前記第１のＭＯＳトランジスタのゲート絶縁膜の膜厚は、前記第２のＭＯＳトランジスタのゲート絶縁膜の膜厚よりも薄いことを特徴とする。
本発明の第２の視点においては、半導体装置において、第１の外部端子と第２の外部端子との間に、第１の閾値電圧を有する第１のＭＯＳトランジスタと、前記第１の閾値電圧よりも低い第２の閾値電圧を有する第２のＭＯＳトランジスタとを並列に接続して構成された静電気保護回路を有し、前記第１のＭＯＳトランジスタのゲート電極、及び、前記第２のＭＯＳトランジスタのゲート電極は、前記第２の外部端子と電気的に接続され、前記第１のＭＯＳトランジスタのチャネルの導電型は、前記第２のＭＯＳトランジスタのチャネルの導電型と同じであり、前記第１の外部端子に印加された静電気ストレスは、前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳトランジスタの両方を通じて前記第２の外部端子に放電され、前記第２のＭＯＳトランジスタにおけるゲート絶縁膜の膜厚は、前記第１のＭＯＳトランジスタにおけるゲート絶縁膜の膜厚よりも薄く、前記第１の外部端子は、前記第２の外部端子よりも高い電圧であることを特徴とする。
本発明の第３の視点においては、半導体装置において、第１の閾値電圧を有する第１のＭＯＳトランジスタと、前記第１の閾値電圧よりも低い第２の閾値電圧を有する第２のＭＯＳトランジスタと、電源端子と接地端子との間に接続されるとともに前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとを並列に接続して構成された静電気保護回路と、前記電源端子と前記接地端子との間にて前記静電気保護回路と並列に接続されるとともに複数の第３のＭＯＳトランジスタを備える内部回路と、を備え、前記第１のＭＯＳトランジスタのゲート電極、及び、前記第２のＭＯＳトランジスタのゲート電極は、前記電源端子及び前記接地端子の一方と電気的に接続され、前記第１のＭＯＳトランジスタのチャネルの導電型は、前記第２のＭＯＳトランジスタのチャネルの導電型と同じであり、前記電源端子及び前記接地端子の他方に印加された静電気ストレスは、前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳトランジスタの両方を通じて前記電源端子及び前記接地端子の前記一方に放電され、前記第２のＭＯＳトランジスタにおけるゲート絶縁膜の膜厚は、前記第１のＭＯＳトランジスタにおけるゲート絶縁膜の膜厚よりも薄いことを特徴とする。
【発明の効果】
【００２９】
本発明（請求項１−１０）によれば、閾値電圧の高いＭＯＳトランジスタで電源端子の静電気保護回路を構成することで、待機電流の小さな半導体装置を提供することができる。また、閾値電圧の低いＭＯＳトランジスタを前記電源端子の静電気保護回路に並列に接続することで、静電気ストレス印加時に低い電圧で静電気保護回路を動作させることができ、静電気保護回路としての機能を損なうことのない半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００３０】
（実施形態１）
本発明の実施形態１に係る半導体装置について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体装置の構成を模式的に示した図面であり、（Ａ）は回路図、（Ｂ）は静電気保護回路における部分断面図である。
【００３１】
図１（Ａ）を参照すると、この半導体装置は、例えば、非常に小さな待機電流を要求される、携帯電話や携帯用端末などに使用される半導体装置である。半導体装置は、電源（電源配線ＶＤＤ）と接地（接地配線ＧＮＤ）の間にＭＯＳトランジスタを直列に接続した内部回路Ｑ４を有し、かつ、電源と接地の間に、ゲート絶縁膜の厚いＮＭＯＳトランジスタＱ１と、ゲート絶縁膜の薄いＮＭＯＳトランジスタＱ２とを並列に接続した静電気保護回路Ｑを有する。静電気保護回路Ｑは、電源と接地の間に内部回路Ｑ４と並列に接続されている。電源配線ＶＤＤの一端には、外部端子となる電源端子Ｎ１を有する。接地配線ＧＮＤの一端には、外部端子となる接地端子Ｎ２を有する。
【００３２】
２種類のＮＭＯＳトランジスタＱ１、Ｑ２の合計寸法は、静電気保護回路Ｑが十分な放電能力を有するように決定され、それぞれのＮＭＯＳトランジスタＱ１、Ｑ２の寸法比は、電源端子Ｎ１に接続された静電気保護回路すべてのリーク電流との関係で決定される。すなわち、ゲート絶縁膜の厚いＮＭＯＳトランジスタＱ１の寸法比を大きくすれば、静電気保護回路Ｑのリーク電流は減少する。
【００３３】
図１（Ｂ）を参照すると、半導体装置の静電気保護回路Ｑの主な構成部として、Ｐ型半導体基板１と、第１ゲート絶縁膜３と、第２ゲート絶縁膜４と、第１ゲート電極５ａと、第２ゲート電極５ｂと、Ｎ型不純物領域７ａ、７ｂ、７ｃ、７ｄと、を有する。なお、図１（Ｂ）では、配線構成をわかりやすくするため、層間絶縁膜、配線、およびビアを省略している。
【００３４】
Ｐ型半導体基板１は、Ｐ型の半導体基板（シリコン基板）であり、接地（ＧＮＤ）と電気的に接続されている。なお、Ｐ型半導体基板１の代わりにＰ型ウェルであってもよい。第１ゲート絶縁膜３は、少なくともＮＭＯＳトランジスタＱ１における第１ゲート電極５ａとチャネルの間に配された絶縁膜（例えば、シリコン酸化膜、シリコン酸窒化膜等）であり、第２ゲート絶縁膜４の膜厚よりも厚く構成されている。第２ゲート絶縁膜４は、少なくともＮＭＯＳトランジスタＱ２における第２ゲート電極５ｂとチャネルの間に配された絶縁膜（例えば、シリコン酸化膜、シリコン酸窒化膜等）であり、第１ゲート絶縁膜３の膜厚よりも薄く構成されている。
【００３５】
第１ゲート電極５ａは、ＮＭＯＳトランジスタＱ１における第１ゲート絶縁膜３上に配された導電体（例えば、ポリシリコン、金属等）よりなるゲート電極であり、接地（ＧＮＤ）と電気的に接続されている。第２ゲート電極５ｂは、ＮＭＯＳトランジスタＱ２における第２ゲート絶縁膜４上に配された導電体（例えば、ポリシリコン、金属等）よりなるゲート電極であり、接地（ＧＮＤ）と電気的に接続されている。
【００３６】
Ｎ型不純物領域７ａ、７ｂ、７ｃ、７ｄは、Ｐ型半導体基板１と逆導電型のＮ型の不純物が拡散された不純物拡散領域である。Ｎ型不純物領域７ａ、７ｂは、ＮＭＯＳトランジスタＱ１におけるチャネルの両側に配され、ＮＭＯＳトランジスタＱ１のソース／ドレイン領域となる。Ｎ型不純物領域７ａは接地（ＧＮＤ）と電気的に接続されており、Ｎ型不純物領域７ｂは電源（ＶＤＤ）と電気的に接続されている。Ｎ型不純物領域７ｃ、７ｄは、ＮＭＯＳトランジスタＱ２におけるチャネルの両側に配され、ＮＭＯＳトランジスタＱ２のソース／ドレイン領域となる。Ｎ型不純物領域７ｃは接地（ＧＮＤ）と電気的に接続されており、Ｎ型不純物領域７ｄは電源（ＶＤＤ）と電気的に接続されている。
【００３７】
次に、本発明の実施形態１に係る半導体装置の静電気保護回路の電流、電圧特性について説明する。図２は、本発明の実施形態１に係る半導体装置の静電気保護回路の電流、電圧特性を模式的に示した図である。
【００３８】
半導体装置の静電気保護回路の電流、電圧特性の測定では、ＴＬＰ（Transmission Line Pulsing）という評価装置で、一定の時間幅の電流パルスを静電気保護回路に印加したときの電流、電圧特性を測定したものである。
【００３９】
図２において、右寄りの実線（比較例１）はゲート絶縁膜の厚いＮＭＯＳトランジスタＱ１のみで構成された静電気保護回路の特性であり、破線（比較例２）はゲート絶縁膜の薄いＮＭＯＳトランジスタＱ２のみで構成された静電気保護回路の特性である。図２から明らかなように、ゲート絶縁膜の薄いＮＭＯＳトランジスタＱ２で構成された静電気保護回路の方が低い電圧で動作を開始していることがわかる。言い換えると、静電気保護回路として使用しているＮＭＯＳトランジスタのリーク電流を減らすために、ゲート絶縁膜の厚いＮＭＯＳトランジスタＱ１を使用すると、静電気保護回路としての動作開始電圧が上がって、内部回路に加わる静電気ストレスが増大する。
【００４０】
これに対し、図２の左寄りの実線（実施形態１）はゲート絶縁膜の厚いＮＭＯＳトランジスタＱ１と薄いＮＭＯＳトランジスタＱ２の２種類のＭＯＳトランジスタを並列に接続した静電気保護回路の特性である。２種類のＮＭＯＳトランジスタの寸法比は１対１とし、合計寸法はＱ１及びＱ２と一致させている。図２から明らかなように、ゲート絶縁膜の薄いＮＭＯＳトランジスタＱ２のみから構成された静電気保護回路（比較例２）の動作開始電圧とほぼ同じ動作開始電圧が得られている。すなわち、外部から静電気ストレスが印加されると、まずゲート絶縁膜の薄いＮＭＯＳトランジスタＱ２でＰ型半導体基板にブレイクダウンして、基板電位を上昇させスナップバック状態に入り、大電流を流せるようになる。更に静電気ストレスが増大すると、ゲート絶縁膜の厚いＮＭＯＳトランジスタＱ１が動作を開始するが、すでに基板電位が上がっているため、ゲート絶縁膜の厚いＮＭＯＳトランジスタＱ１本来の動作開始電圧より低い電圧で動作を開始する。このゲート絶縁膜の厚いＮＭＯＳトランジスタＱ１の動作開始電圧については、基板電位の上がり具合に依存し、それは、ゲート絶縁膜の薄いＮＭＯＳトランジスタＱ２の寸法や配置方法が関係してくる。基板電位が十分上がれば、ゲート絶縁膜の厚いＮＭＯＳトランジスタＱ１は薄いＮＭＯＳトランジスタＱ２と殆ど同時に動作を開始することもありうる。このため、ゲート絶縁膜の薄いＮＭＯＳトランジスタＱ２の寸法や配置方法は、静電気保護回路としての動作特性とリーク電流との関係で決定すればよく、本実施形態に限定されるものではない。
【００４１】
実施形態１によれば、以下のような効果を奏する。第１の効果は、ゲート絶縁膜厚が厚く、閾値電圧の高いＮＭＯＳトランジスタＱ１で電源端子Ｎ１の静電気保護回路を構成することで、待機電流の小さな半導体装置を提供することができる。第２の効果はゲート絶縁膜厚が薄く、閾値電圧の低いＮＭＯＳトランジスタＱ２を電源端子Ｎ１の静電気保護回路に並列に接続することで、静電気ストレス印加時に低い電圧で静電気保護回路を動作させることができ、静電気保護回路としての機能を損なうことのない半導体装置を提供することができる。
【００４２】
（実施形態２）
本発明の実施形態２に係る半導体装置について図面を用いて説明する。図３は、本発明の実施形態２に係る半導体装置の構成を模式的に示した図面であり、（Ａ）は回路図、（Ｂ）は静電気保護回路における部分平面図、（Ｃ）はＸ−Ｘ´間の部分断面図である。
【００４３】
図３（Ａ）を参照すると、実施形態２に係る半導体装置は、電源（電源配線ＶＤＤ）と接地（接地配線ＧＮＤ）の間にＭＯＳトランジスタを直列に接続した内部回路Ｑ４を有し、かつ、電源と接地の間に、厚いゲート絶縁膜を有するＮＭＯＳトランジスタＱ１１、Ｑ１２と、薄いゲート絶縁膜を有するＮＭＯＳトランジスタＱ２１、Ｑ２２とを並列に接続した静電気保護回路Ｑを有する。静電気保護回路Ｑは、電源と接地の間に内部回路Ｑ４と並列に接続されている。静電気保護回路Ｑは、電源と接地の間に内部回路Ｑ４と並列に接続されている。電源配線ＶＤＤの一端には、電源端子Ｎ１を有する。接地配線ＧＮＤの一端には、接地端子Ｎ２を有する。ゲート絶縁膜の厚いＮＭＯＳトランジスタＱ１１、１２は、薄いＮＭＯＳトランジスタＱ２１、Ｑ２２の寸法と同じになっている。
【００４４】
図３（Ｂ）、（Ｃ）を参照すると、半導体装置の静電気保護回路Ｑの構成部として、Ｐ型半導体基板１と、素子分離領域２と、第１ゲート絶縁膜３と、第２ゲート絶縁膜４と、第１ゲート電極５ａ、５ｃと、第２ゲート電極５ｂ、５ｄと、Ｎ型不純物領域８ａ〜８ｅと、ビア９ａ〜９ｈと、層間絶縁膜１０と、電源配線ＶＤＤと、接地配線ＧＮＤと、を有する。
【００４５】
Ｐ型半導体基板１は、Ｐ型の半導体基板（シリコン基板）であり、図示されていないが接地（ＧＮＤ）と電気的に接続されている。なお、Ｐ型半導体基板１の代わりにＰ型ウェルであってもよい。素子分離領域２は、絶縁物（例えば、シリコン酸化膜等）によって素子間を電気的に分離する領域であり、例えば、ＬＯＣＯＳ型、ＳＴＩ型等の構造を用いることができる。素子分離領域２は、Ｎ型不純物領域８ａ〜８ｅのユニットの外周にて他の素子（図示せず）と素子分離する。
【００４６】
第１ゲート絶縁膜３は、少なくともＮＭＯＳトランジスタＱ１１における第１ゲート電極５ａとチャネルの間、及び、ＮＭＯＳトランジスタＱ１２における第１ゲート電極５ｃとチャネルの間に配された絶縁膜（例えば、シリコン酸化膜、シリコン酸窒化膜等）であり、第２ゲート絶縁膜４の膜厚よりも厚く構成されている。第２ゲート絶縁膜４は、少なくともＮＭＯＳトランジスタＱ２１における第２ゲート電極５ｂとチャネルの間、及び、ＮＭＯＳトランジスタＱ２２における第２ゲート電極５ｄとチャネルの間に配された絶縁膜（例えば、シリコン酸化膜、シリコン酸窒化膜等）であり、第１ゲート絶縁膜３の膜厚よりも薄く構成されている。
【００４７】
第１ゲート電極５ａは、ＮＭＯＳトランジスタＱ１１における第１ゲート絶縁膜３上に配された導電体（例えば、ポリシリコン、金属等）よりなるゲート電極であり、ビア９ｂを介して接地配線ＧＮＤと電気的に接続されている。第２ゲート電極５ｂは、ＮＭＯＳトランジスタＱ２１における第２ゲート絶縁膜４上に配された導電体（例えば、ポリシリコン、金属等）よりなるゲート電極であり、第２ゲート電極５ｄと一体に構成され、ビア９ｅを介して接地配線ＧＮＤと電気的に接続されている。第１ゲート電極５ｃは、ＮＭＯＳトランジスタＱ１２における第１ゲート絶縁膜３上に配された導電体（例えば、ポリシリコン、金属等）よりなるゲート電極であり、ビア９ｈを介して接地配線ＧＮＤと電気的に接続されている。第２ゲート電極５ｄは、ＮＭＯＳトランジスタＱ２２における第２ゲート絶縁膜４上に配された導電体（例えば、ポリシリコン、金属等）よりなるゲート電極であり、第２ゲート電極５ｂと一体に構成され、ビア９ｅを介して接地配線ＧＮＤと電気的に接続されている。
【００４８】
Ｎ型不純物領域８ａ〜８ｅは、Ｐ型半導体基板１と逆導電型のＮ型の不純物が拡散された不純物拡散領域である。Ｎ型不純物領域８ａ、８ｂは、ＮＭＯＳトランジスタＱ１１におけるチャネルの両側に配され、ＮＭＯＳトランジスタＱ１１のソース／ドレイン領域となる。Ｎ型不純物領域８ｂ、８ｃは、ＮＭＯＳトランジスタＱ２１におけるチャネルの両側に配され、ＮＭＯＳトランジスタＱ２１のソース／ドレイン領域となる。Ｎ型不純物領域８ｃ、８ｄは、ＮＭＯＳトランジスタＱ２２におけるチャネルの両側に配され、ＮＭＯＳトランジスタＱ２２のソース／ドレイン領域となる。Ｎ型不純物領域８ｄ、８ｅは、ＮＭＯＳトランジスタＱ１２におけるチャネルの両側に配され、ＮＭＯＳトランジスタＱ１２のソース／ドレイン領域となる。Ｎ型不純物領域８ａは、ビア９ａを介して接地配線ＧＮＤと電気的に接続されている。Ｎ型不純物領域８ｂは、ＮＭＯＳトランジスタＱ１１とＮＭＯＳトランジスタＱ２１それぞれの片側のソース／ドレイン領域として共通し、ビア９ｃを介して電源配線ＶＤＤと電気的に接続されている。Ｎ型不純物領域８ｃは、ＮＭＯＳトランジスタＱ２１とＮＭＯＳトランジスタＱ２２それぞれの片側のソース／ドレイン領域として共通し、ビア９ｄを介して接地配線ＧＮＤと電気的に接続されている。Ｎ型不純物領域８ｄは、ＮＭＯＳトランジスタＱ２２とＮＭＯＳトランジスタＱ１２それぞれの片側のソース／ドレイン領域として共通し、ビア９ｆを介して電源配線ＶＤＤと電気的に接続されている。Ｎ型不純物領域８ｅは、ビア９ｇを介して接地配線ＧＮＤと電気的に接続されている。
【００４９】
ビア９ａ〜９ｈは、素子分離領域２、第１ゲート絶縁膜３、第２ゲート絶縁膜４、第１ゲート電極５ａ、５ｃ、及び第２ゲート電極５ｂ、５ｄ上の層間絶縁膜１０に形成された下穴に埋め込まれた導体である。ビア９ａは、接地配線ＧＮＤとＮ型不純物領域８ａとを電気的に接続する。ビア９ｂは、接地配線ＧＮＤと第１ゲート電極５ａとを電気的に接続する。ビア９ｃは、電源配線ＶＤＤとＮ型不純物領域８ｂとを電気的に接続する。ビア９ｄは、接地配線ＧＮＤとＮ型不純物領域８ｃとを電気的に接続する。ビア９ｅは、接地配線ＧＮＤと第２ゲート電極５ｂ、５ｄとを電気的に接続する。ビア９ｆは、電源配線ＶＤＤとＮ型不純物領域８ｄとを電気的に接続する。ビア９ｇは、接地配線ＧＮＤとＮ型不純物領域８ｅとを電気的に接続する。ビア９ｈは、接地配線ＧＮＤと第１ゲート電極５ｃとを電気的に接続する。
【００５０】
層間絶縁膜１０は、素子分離領域２、第１ゲート絶縁膜３、第２ゲート絶縁膜４、第１ゲート電極５ａ、５ｃ、及び第２ゲート電極５ｂ、５ｄ上に形成された絶縁膜（例えば、シリコン酸化膜等）である。層間絶縁膜１０は、所定の位置にビア９ａ〜９ｈを形成するための下穴が形成されている。電源配線ＶＤＤは、層間絶縁膜１０上に配された導電体（例えば、金属）よりなる電源用の配線であり、ビア９ｃを介してＮ型不純物領域８ｂと電気的に接続されており、ビア９ｆを介してＮ型不純物領域８ｄと電気的に接続されている。接地配線ＧＮＤは、層間絶縁膜１０上に配された導電体（例えば、金属）よりなる接地用の配線であり、ビア９ａを介してＮ型不純物領域８ａと電気的に接続されており、ビア９ｂを介して第１ゲート電極５ａと電気的に接続されており、ビア９ｄを介してＮ型不純物領域８ｃと電気的に接続されており、ビア９ｅを介して第２ゲート電極５ｂ、５ｄと電気的に接続されており、ビア９ｇを介してＮ型不純物領域８ｅと電気的に接続されており、ビア９ｈを介して第１ゲート電極５ｃと電気的に接続されている。
【００５１】
次に、本発明の実施形態２に係る半導体装置における静電気保護回路の製造方法について図面を用いて説明する。図４は、本発明の実施形態２に係る半導体装置における静電気保護回路の製造方法を模式的に示した工程断面図である。
【００５２】
まず、Ｐ型半導体基板１に素子分離領域２を形成し、その後、熱酸化等の方法により厚い第１ゲート絶縁膜３を形成する（ステップＡ１；図４（Ａ）参照）。
【００５３】
次に、薄いゲート絶縁膜を有するＮＭＯＳトランジスタ（図３（Ｃ）のＱ２１、Ｑ２２）となる領域の第１ゲート絶縁膜３を選択的に除去した開口部３ａを形成する（ステップＡ２；図４（Ｂ）参照）。なお、開口部３ａの形成は、例えば、第１ゲート絶縁膜３上にフォトレジストを形成し、当該フォトレジストをマスクとしてエッチングすることにより形成することができる。
【００５４】
次に、開口部３ａの領域に薄い第２ゲート絶縁膜４を形成する（ステップＡ３；図４（Ｃ）参照）。この時、厚い第１ゲート絶縁膜３の領域にもある程度絶縁膜が形成されるが、最初に形成する厚い第１ゲート絶縁膜３の厚さを、薄い第２ゲート絶縁膜４の成膜時に追加される膜厚を考慮に入れて設定しておけばよい。
【００５５】
次に、ゲート電極５ａ〜５ｄを形成する（ステップＡ４；図４（Ｄ）参照）。なお、ゲート電極５ａ〜５ｄの形成は、例えば、第１ゲート絶縁膜３および第２ゲート絶縁膜４上にポリシリコンを成膜し、当該ポリシリコン上にフォトレジストを形成し、当該フォトレジストをマスクとしてエッチングすることにより形成することができる。
【００５６】
次に、Ｎ型不純物領域８ａ〜８ｅを形成する（ステップＡ５；図４（Ｅ）参照）。それ以降は、通常のＭＯＳトランジスタの製造工程にしたがって、層間絶縁膜１０、ビア９ａ〜９ｈ、電源配線ＶＤＤ、接地配線ＧＮＤを製造することで、図３（Ｃ）の構造の静電気保護回路ができる。
【００５７】
実施形態２によれば、実施形態１と同様な効果を奏するとともに、異なるゲート絶縁膜厚を有する複数のＭＯＳトランジスタを製造する従来の方法をそのまま採用しているので、新たな製造工程を追加したり、製造条件を変更したりする必要がないという利点が得られる。
【００５８】
（実施形態３）
本発明の実施形態３に係る半導体装置について図面を用いて説明する。図５は、本発明の実施形態３に係る半導体装置の構成を模式的に示した部分断面図である。
【００５９】
静電気保護回路（図３（Ａ）のＱ）の周囲には一般の内部回路（図３（Ａ）のＱ４）が配置されるが、静電気放電時にＰ型半導体基板１を介して、周囲の内部回路との間に不所望の放電が生じて内部回路を破壊することがある。そのため、実施形態３では、静電気保護回路に係るＰウェル１ｂ全体をＰ型半導体基板１とは反対導電型のＮウェル１ａで囲んで、静電気保護回路に係るＰウェル１ｂをＰ型半導体基板１から電気的に分離している。実施形態３に係る半導体装置の静電気保護回路では、Ｐ型半導体基板１から電気的に分離されたＰウェル１ｂ領域に、実施形態２と同様なゲート絶縁膜の厚いＮＭＯＳトランジスタＱ１１、Ｑ１２と薄いＮＭＯＳトランジスタＱ２１、Ｑ２２とが形成されている。
【００６０】
なお、Ｐウェル１ｂは、高濃度のＰ型不純物領域１１ａ、１１ｂを介して接地（ＧＮＤ）と電気的に接続されており、接地（ＧＮＤ）と同じ電位となる。また、Ｎウェル１ａは、高濃度のＮ型不純物領域８ｆ、８ｇを介して電源（ＶＤＤ）と電気的に接続されており、電源（ＶＤＤ）と同じ電位となる。また、Ｐ型半導体基板１は、Ｐ型不純物領域１１ｃを介して接地（ＧＮＤ）と電気的に接続されており、接地（ＧＮＤ）と同じ電位となる。
【００６１】
実施形態３によれば、静電気保護回路に係るＰウェル１ｂがＰ型半導体基板１から電気的に分離されることにより、ゲート絶縁膜の厚いＮＭＯＳトランジスタＱ１１、Ｑ１２と、薄いＮＭＯＳトランジスタＱ２１、２２とを同じＰウェル１ｂ領域に配置することで、ゲート絶縁膜の薄いＮＭＯＳトランジスタＱ２１、Ｑ２２による基板電位上昇の効果がゲート絶縁膜の厚いＮＭＯＳトランジスタＱ１１、Ｑ１２に有効に働くようになる。
【００６２】
（実施形態４）
本発明の実施形態４に係る半導体装置について図面を用いて説明する。図６は、本発明の実施形態４に係る半導体装置の構成を模式的に示した図面であり、（Ａ）は静電気保護回路における部分平面図、（Ｂ）はＹ−Ｙ´間の部分断面図である。
【００６３】
ゲート絶縁膜の厚いＮＭＯＳトランジスタＱ１１と薄いＮＭＯＳトランジスタＱ２１を隣接して形成（ゲート絶縁膜の厚いＮＭＯＳトランジスタＱ１２と薄いＮＭＯＳトランジスタＱ２２を隣接して形成）すると、製造条件によっては、実施形態２の製造工程ステップＡ２（図４（Ｂ）参照）のように厚い第１ゲート絶縁膜３を部分的に除去する際、その境界部でＰ型半導体基板１や素子分離領域２に段差などの形状異状が生じるおそれがある。そして、この形状異状は、静電気印加時に、放電電流の集中をもたらし、静電気保護回路を破壊してしまうおそれがある。
【００６４】
そこで、これを防ぐために、実施形態４では、ゲート絶縁膜の厚いＮＭＯＳトランジスタＱ１１、Ｑ１２を形成する領域と、ゲート絶縁膜の薄いＮＭＯＳトランジスタＱ２１、Ｑ２２を形成する領域を分けている。
【００６５】
ゲート絶縁膜の厚いＮＭＯＳトランジスタＱ１１とゲート絶縁膜の薄いＮＭＯＳトランジスタＱ２１の間に素子分離領域２ｂを形成し、ゲート絶縁膜の厚いＮＭＯＳトランジスタＱ１２とゲート絶縁膜の薄いＮＭＯＳトランジスタＱ２２の間に素子分離領域２ｃを形成している。また、ＮＭＯＳトランジスタＱ１１とＮＭＯＳトランジスタＱ２１それぞれの片側のソース／ドレイン領域は共通しておらず、素子分離領域２ｂによってＮ型不純物領域１３ｂとＮ型不純物領域１３ｃに分離している。ＮＭＯＳトランジスタＱ２２とＮＭＯＳトランジスタＱ１２それぞれの片側のソース／ドレイン領域は共通しておらず、素子分離領域２ｃによってＮ型不純物領域１３ｅとＮ型不純物領域１３ｆに分離している。
【００６６】
なお、ＮＭＯＳトランジスタＱ１１では、チャネル上に厚い第１ゲート絶縁膜３を介して第１ゲート電極５ａが形成され、当該チャネルの両側にＮ型不純物領域１３ａ、１３ｂが形成されている。第１ゲート電極５ａは、ビア１２ａを介して接地配線ＧＮＤに電気的に接続されている。Ｎ型不純物領域１３ａは、ビア１２ｂを介して接地配線ＧＮＤに電気的に接続されている。Ｎ型不純物領域１３ｂは、ビア１２ｃを介して電源配線ＶＤＤに電気的に接続されている。ＮＭＯＳトランジスタＱ１２では、チャネル上に厚い第１ゲート絶縁膜３を介して第１ゲート電極５ｃが形成され、当該チャネルの両側にＮ型不純物領域１３ｆ、１３ｇが形成されている。第１ゲート電極５ｃは、ビア１２ｊを介して接地配線ＧＮＤに電気的に接続されている。Ｎ型不純物領域１３ｆは、ビア１２ｈを介して電源配線ＶＤＤに電気的に接続されている。Ｎ型不純物領域１３ｇは、ビア１２ｉを介して接地配線ＧＮＤに電気的に接続されている。ＮＭＯＳトランジスタＱ２１では、チャネル上に薄い第２ゲート絶縁膜４を介して第２ゲート電極５ｂが形成され、当該チャネルの両側にＮ型不純物領域１３ｃ、１３ｄが形成されている。第２ゲート電極５ｂは、第２ゲート電極５ｄと一体に構成され、ビア１２ｆを介して接地配線ＧＮＤに電気的に接続されている。Ｎ型不純物領域１３ｃは、ビア１２ｄを介して電源配線ＶＤＤに電気的に接続されている。Ｎ型不純物領域１３ｄは、ＮＭＯＳトランジスタＱ２１とＮＭＯＳトランジスタＱ２２それぞれの片側のソース／ドレイン領域として共通し、ビア１２ｅを介して接地配線ＧＮＤに電気的に接続されている。ＮＭＯＳトランジスタＱ２２では、チャネル上に薄い第２ゲート絶縁膜４を介して第２ゲート電極５ｄが形成され、当該チャネルの両側にＮ型不純物領域１３ｄ、１３ｅが形成されている。第２ゲート電極５ｄは、第２ゲート電極５ｂと一体に構成され、ビア１２ｆを介して接地配線ＧＮＤに電気的に接続されている。Ｎ型不純物領域１３ｄは、ＮＭＯＳトランジスタＱ２１とＮＭＯＳトランジスタＱ２２それぞれの片側のソース／ドレイン領域として共通し、ビア１２ｅを介して接地配線ＧＮＤに電気的に接続されている。Ｎ型不純物領域１３ｅは、ビア１２ｇを介して電源配線ＶＤＤに電気的に接続されている。Ｐ型半導体基板１は、Ｐ型の半導体基板（シリコン基板）であり、図示されていないが接地（ＧＮＤ）と電気的に接続されている。素子分離領域２ａ、２ｄは、絶縁物（例えば、シリコン酸化膜等）によって素子間を電気的に分離する領域であり、例えば、ＬＯＣＯＳ型、ＳＴＩ型等の構造を用いることができる。素子分離領域２ａ、２ｄは、Ｎ型不純物領域１３ａ〜１３ｇのユニットの外周にて他の素子（図示せず）と素子分離し、素子分離領域２ｂ、２ｃと一体に構成される。
【００６７】
なお、実施形態４では、ゲート絶縁膜の厚いＮＭＯＳトランジスタＱ１１、Ｑ１２を形成する領域と、ゲート絶縁膜の薄いＮＭＯＳトランジスタＱ２１、Ｑ２２を形成する領域を分離するため、静電気保護領域の面積が若干増加するが、一般に静電気保護回路では多数のＮＭＯＳトランジスタが並列に接続されており、その中で分離領域は２箇所しか存在しないため、実際の面積への影響はごくわずかである。
【００６８】
（実施形態５）
本発明の実施形態５に係る半導体装置について図面を用いて説明する。図７は、本発明の実施形態５に係る半導体装置の構成を模式的に示した回路図である。
【００６９】
実施形態５に係る半導体装置は、実施形態１と同様な静電気保護回路に他の静電気保護回路を組み合わせたものである。図７を参照すると、実施形態５に係る半導体装置は、接地端子Ｎ２と、２種類の電源端子Ｎ１、Ｎ３とが存在する半導体装置である。接地端子Ｎ２には、接地配線ＧＮＤが電気的に接続されている。第１電源端子Ｎ１には、第１電源配線ＶＤＤ１が電気的に接続されている。第２電源端子Ｎ３には、第２電源配線ＶＤＤ２が電気的に接続されており、第１電源端子Ｎ１の電位以上の電位が印可される。静電気保護回路Ｑは、第１電源配線ＶＤＤ１と接地配線ＧＮＤの間に、ゲート絶縁膜の厚いＮＭＯＳトランジスタＱ１と、ゲート絶縁膜の薄いＮＭＯＳトランジスタＱ２とを並列に接続した静電気保護回路を有するとともに、第１電源配線ＶＤＤ１と第２電源配線ＶＤＤ２の間にＰＭＯＳトランジスタＱ３を接続した静電気保護回路を有する。
【００７０】
なお、ＰＭＯＳトランジスタＱ３では、ゲート電極が第２電源配線ＶＤＤ２と電気的に接続され、ソース／ドレイン領域の一方が第２電源配線ＶＤＤ２と電気的に接続され、ソース／ドレイン領域の他方が第１電源配線ＶＤＤ１と電気的に接続され、チャネルを構成するＮウェルが第２電源配線ＶＤＤ２と電気的に接続されている。また、電源端子Ｎ３に対して、実施形態１の静電気保護回路を接続することもできる。
【００７１】
実施形態５によれば、２種類の電源端子Ｎ１、Ｎ３とが存在する半導体装置においても適用することができる。
【００７２】
（実施形態６）
本発明の実施形態６に係る半導体装置について図面を用いて説明する。図８は、本発明の実施形態６に係る半導体装置の構成を模式的に示した回路図である。
【００７３】
実施形態１〜５では、電源端子Ｎ１と接地端子Ｎ２の間に、ゲート絶縁膜の厚いＮＭＯＳトランジスタＱ１と、ゲート絶縁膜の薄いＮＭＯＳトランジスタＱ２とを並列に接続した静電気保護回路を有するが、入力信号端子Ｎ４に対してリーク電流を小さくする必要がある場合には、入力信号端子Ｎ４と接地端子Ｎ２の間に、ゲート絶縁膜の厚いＮＭＯＳトランジスタＱ１と、ゲート絶縁膜の薄いＮＭＯＳトランジスタＱ２とを並列に接続した静電気保護回路を有する構成にしてもよい。なお、入力信号端子Ｎ４に代えてデータ出力端子であってもよい。
【００７４】
実施形態６では、実施形態１と同様な構成の静電気保護回路を入力信号端子Ｎ４と接地端子Ｎ２の間に接続し、ＮＭＯＳトランジスタＱ１、Ｑ２のソース／ドレイン領域の一方を、入力信号端子Ｎ４と電気的に接続される信号配線ＳＩＧに接続している。ＮＭＯＳトランジスタＱ１、Ｑ２のゲート電極、ソース／ドレイン領域の他方、及び、チャネルを構成するＰ型半導体基板（又はＰウェル）は、接地端子Ｎ２と電気的に接続される接地配線ＧＮＤに接続している。また、電源端子Ｎ１と入力信号端子Ｎ４の間にＰＭＯＳトランジスタＱ３を接続している。ＰＭＯＳトランジスタＱ３では、ゲート電極が電源配線ＶＤＤと電気的に接続され、ソース／ドレイン領域の一方が電源配線ＶＤＤと電気的に接続され、ソース／ドレイン領域の他方が信号配線ＳＩＧと電気的に接続され、チャネルを構成するＮウェルが電源配線ＶＤＤと電気的に接続されている。信号配線ＳＩＧは、抵抗素子Ｒ１を介して内部回路Ｑ４のゲート電極と接続されている。抵抗素子Ｒ１は、内部回路Ｑ４を保護するために接続したものである。
【００７５】
実施形態６によれば、入力信号端子Ｎ４に対してリーク電流を小さくする必要がある場合にも適用することができる。
【００７６】
なお、実施形態５、６において、ＮＭＯＳトランジスタＱ１、Ｑ２に組み合わせる他の静電気保護回路Ｑ３は、必ずしもＰＭＯＳトランジスタに限るものではなく、ダイオードなど他の構造の静電気保護回路を使用することも可能であり、また、接続先も種々の変更が可能である。
【図面の簡単な説明】
【００７７】
【図１】本発明の実施形態１に係る半導体装置の構成を模式的に示した図面であり、（Ａ）は回路図、（Ｂ）は静電気保護回路における部分断面図である。
【図２】本発明の実施形態１に係る半導体装置の静電気保護回路の電流、電圧特性を模式的に示した図である。
【図３】本発明の実施形態２に係る半導体装置の構成を模式的に示した図面であり、（Ａ）は回路図、（Ｂ）は静電気保護回路における部分平面図、（Ｃ）はＸ−Ｘ´間の部分断面図である。
【図４】本発明の実施形態２に係る半導体装置における静電気保護回路の製造方法を模式的に示した工程断面図である。
【図５】本発明の実施形態３に係る半導体装置の構成を模式的に示した部分断面図である。
【図６】本発明の実施形態４に係る半導体装置の構成を模式的に示した図面であり、（Ａ）は静電気保護回路における部分平面図、（Ｂ）はＹ−Ｙ´間の部分断面図である。
【図７】本発明の実施形態５に係る半導体装置の構成を模式的に示した回路図である。
【図８】本発明の実施形態６に係る半導体装置の構成を模式的に示した回路図である。
【図９】１個の静電気保護回路を含む半導体装置の構成を模式的に示した回路図である。
【図１０】静電気保護回路の電気特性を模式的に示した図面であり、（Ａ）は静電気保護回路の動作状態を表した電流電圧特性図、（Ｂ）はＮＭＯＳトランジスタのブレイクダウン電圧とゲート絶縁膜の厚さとの関係図、（Ｃ）はＮＭＯＳトランジスタがオフ状態にある時のリーク電流と閾値電圧との関係図、（Ｄ）はＮＭＯＳトランジスタのゲート絶縁膜の厚さと閾値電圧の関係図である。
【図１１】２個のＮＭＯＳトランジスタを直列に接続した静電気保護回路を含む半導体装置の構成を模式的に示した回路図である。
【符号の説明】
【００７８】
１  Ｐ型半導体基板
１ａ  Ｎウェル
１ｂ  Ｐウェル
２、２ａ、２ｂ、２ｃ、２ｄ  素子分離領域
３  第１ゲート絶縁膜
３ａ  開口部
４  第２ゲート絶縁膜
５ａ、５ｃ  第１ゲート電極
５ｂ、５ｄ  第２ゲート電極
７ａ、７ｂ、７ｃ、７ｄ  Ｎ型不純物領域
８ａ、８ｂ、８ｃ、８ｄ、８ｅ、８ｆ、８ｇ  Ｎ型不純物領域
９ａ、９ｂ、９ｃ、９ｄ、９ｅ、９ｆ、９ｇ、９ｈ  ビア
１０  層間絶縁膜
１１ａ、１１ｂ、１１ｃ  Ｐ型不純物領域
１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ  ビア
１２ｆ、１２ｇ、１２ｈ、１２ｉ、１２ｊ  ビア
１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆ、１３ｇ  Ｎ型不純物領域
Ｑ  静電気保護回路
Ｑ１、Ｑ１１、Ｑ１２  ＮＭＯＳトランジスタ（厚膜型）
Ｑ２、Ｑ２１、Ｑ２２  ＮＭＯＳトランジスタ（薄膜型）
Ｑ３  ＰＭＯＳトランジスタ
Ｑ４  内部回路
Ｑ５、５１、５２  ＮＭＯＳトランジスタ
ＶＤＤ  電源配線
ＧＮＤ  接地配線
ＶＤＤ１  第１電源配線
ＶＤＤ２  第２電源配線
ＳＩＧ  信号配線
Ｎ１  電源端子（第１電源端子）
Ｎ２  接地端子
Ｎ３  第２電源端子
Ｎ４  信号端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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