(57)【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層の一方面に、所定のパターンを有する絶縁層を形成する工程と、
前記第１半導体層における露出した面上に、前記第１導電型の第２半導体層を成長させる工程と、
前記第２半導体層上に、第２導電型のボディ層を成長させる工程と、
前記ボディ層の表面から前記絶縁層の周囲に、前記第１導電型の不純物を導入して、前記第１導電型のソース領域を形成する工程と、
前記絶縁層を、その上面が前記第２半導体層の上面と同一平面上に位置するまで除去して、トレンチを形成するとともに、前記絶縁層の底部をゲート絶縁膜の一部として残存させる工程と、
前記トレンチの側面を含む前記ボディ層の表面を酸化させて、前記絶縁層の底部とともにゲート絶縁膜を構成する酸化膜を形成する工程と、
前記ゲート絶縁膜上に、前記トレンチを埋め尽くすようにゲート電極を形成する工程とを含む、半導体装置の製造方法。
【請求項２】
前記ゲート絶縁膜を形成する工程は、前記ゲート絶縁膜の一部として残存する前記絶縁層よりも薄くなるように前記酸化膜を形成することによって、前記トレンチの底面を覆う部分の膜厚が、前記トレンチの側面において前記ボディ層に対向する部分の膜厚よりも厚いゲート絶縁膜を形成する工程を含む、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ソース領域を形成する工程は、前記ボディ領域よりも高い不純物濃度で前記ソース領域を形成する工程を含み、
前記ゲート絶縁膜を形成する工程は、前記ソース領域と前記ボディ領域との不純物濃度の差に基づく酸化レートの差を利用して、前記トレンチの側面において、前記ソース領域に隣接する部分の膜厚が、前記ボディ層における前記ソース領域を除くボディ領域に対向する部分の膜厚よりも厚いゲート絶縁膜を形成する工程を含む、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記絶縁層を形成する工程は、酸化シリコンからなる下層膜と窒化シリコンからなる上層膜とが順に積層された２層構造を有する絶縁層を形成する工程を含み、
前記絶縁層を除去する工程は、少なくとも前記２層構造が残存するように前記絶縁層を除去する工程を含む、請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
第１導電型の第１半導体層の一方面に、所定のパターンを有する絶縁層を形成する工程と、
前記第１半導体層における露出した面上に、前記第１導電型の第２半導体層を成長させる工程と、
前記第２半導体層上に、第２導電型のボディ層を成長させる工程と、
前記ボディ層の表面から前記絶縁層の周囲に、前記第１導電型の不純物を導入して、前記第１導電型のソース領域を形成する工程と、
前記絶縁層を除去して、前記ボディ層を貫通し、最深部が前記第１半導体層に達するゲートトレンチを形成する工程と、
前記ゲートトレンチの底面から前記第１半導体層に前記第２導電型の不純物を導入する工程と、
前記ゲートトレンチの底面および側面ならびにボディ層の上面を酸化させて、前記ゲートトレンチ内において、前記第２半導体層の上面と同一平面上に位置する上面を有するゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記ゲートトレンチを埋め尽くすようにゲート電極を形成する工程とを含む、半導体装置の製造方法。
【請求項６】
前記ゲートトレンチの底面から前記第２導電型の不純物を導入する工程は、当該不純物の導入によって形成される第２導電型不純物領域が、前記ボディ領域よりも高い不純物濃度となるように不純物を導入する工程を含み、
前記ゲート絶縁膜を形成する工程は、前記第２導電型不純物領域と前記ボディ領域との不純物濃度の差に基づく酸化レートの差を利用して、前記ゲートトレンチの底面を覆う部分の膜厚が、前記ゲートトレンチの側面において前記ボディ層に対向する部分の膜厚よりも厚いゲート絶縁膜を形成する工程を含む、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記ソース領域を形成する工程は、前記ボディ領域よりも高い不純物濃度で前記ソース領域を形成する工程を含み、
前記ゲート絶縁膜を形成する工程は、前記ソース領域と前記ボディ領域との不純物濃度の差に基づく酸化レートの差を利用して、前記ゲートトレンチの側面において、前記ソース領域に隣接する部分の膜厚が、前記ボディ層における前記ソース領域を除くボディ領域に対向する部分の膜厚よりも厚いゲート絶縁膜を形成する工程を含む、請求項５または６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート型ＶＤＭＯＳＦＥＴを有する半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＶＤＭＯＳＦＥＴ（Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor）の微細化に有効な構造として、トレンチゲート構造が一般に知られている。
図９は、従来のトレンチゲート型ＶＤＭＯＳＦＥＴを有する半導体装置の模式的な断面図である。
【０００３】
半導体装置１００は、Ｎ+型基板１０１を備えている。Ｎ+型基板１０１上には、Ｎ-型エピタキシャル層１０２が積層されている。Ｎ-型エピタキシャル層１０２の基層部は、Ｎ-型領域１０３とされ、Ｎ-型エピタキシャル層１０２の表層部には、Ｐ-型ボディ領域１０４がＮ-型領域１０３と上下に隣接して形成されている。
Ｎ-型エピタキシャル層１０２には、ゲートトレンチ１０５がその表面から掘り下がって形成されている。ゲートトレンチ１０５は、Ｐ-型ボディ領域１０４を貫通し、その最深部がＮ-型領域１０３に達している。ゲートトレンチ１０５内には、ＳｉＯ2（酸化シリコン）からなるゲート絶縁膜１０６を介して、Ｎ型不純物が高濃度にドープされたポリシリコンからなるゲート電極１０７が埋設されている。
【０００４】
また、Ｐ-型ボディ領域１０４の表層部には、ゲートトレンチ１０５に沿って、Ｎ+型ソース領域１０８が形成されている。Ｎ+型ソース領域１０８には、平面視でその中央部に、Ｐ+型コンタクト領域１０９がＮ+型ソース領域１０８を貫通して形成されている。
Ｎ-型エピタキシャル層１０２上には、層間絶縁膜１１０が積層されている。層間絶縁膜１１０上には、ソース配線１１１が形成されている。ソース配線１１１は、接地されている。そして、ソース配線１１１は、層間絶縁膜１１０に形成されたコンタクト孔１１２を介して、Ｎ+型ソース領域１０８およびＰ+型コンタクト領域１０９にコンタクト（電気接続）されている。また、ゲート電極１０７には、層間絶縁膜１１０に形成されたコンタクト孔（図示せず）を介して、ゲート配線１１３が電気的に接続されている。
【０００５】
Ｎ+型基板１０１の裏面には、ドレイン電極１１４が形成されている。
ドレイン電極１１４に適当な大きさの正電圧を印加しつつ、ゲート電極１０７の電位を制御することにより、Ｐ-型ボディ領域１０４におけるゲート絶縁膜１０６との界面近傍（チャネル形成領域１１６）にチャネルを形成して、Ｎ+型ソース領域１０８とドレイン電極１１４との間に電流を流すことができる。これにより、ＶＤＭＯＳＦＥＴのスイッチング動作が達成される。
【特許文献１】特開平１１−２７４４８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ＶＤＭＯＳＦＥＴのスイッチング性能を表わす指標として、たとえば、ＶＤＭＯＳＦＥＴのオン抵抗Ｒonとゲート電荷量Ｑgとの積Ｒon・Ｑgが用いられ、この積Ｒon・Ｑgが小さいほど、より高速なスイッチング動作を達成することができる。
図９の半導体装置１００において、ＶＤＭＯＳＦＥＴのオン抵抗Ｒon3は、ソース配線１１１とドレイン電極１１４との間の抵抗である。たとえば、チャネル形成領域１１６におけるチャネル抵抗Ｒch2と、Ｎ-型領域１０３におけるエピ抵抗Ｒepi2との合成抵抗である。
【０００７】
一方、ＶＤＭＯＳＦＥＴのゲート電荷量Ｑg3は、ゲートに寄生的に形成されるゲート容量Ｃg3（ゲート電極１０７とゲートトレンチ１０５の底面およびゲートトレンチ１０５の側面におけるＮ-型領域１０３の部分との間に挟まれるゲート絶縁膜１０６の容量Ｃox4と、ゲート電極１０７とＮ+型ソース領域１０８との間に挟まれるゲート絶縁膜１０６の容量Ｃox5と、Ｎ-型領域１０３とＰ-型ボディ領域１０４との界面から広がる空乏層１１５が有する容量Ｃdep3との合成容量）に蓄積される電荷量である。半導体装置１００では、積Ｒon3・Ｑg3を低減することができれば、ＶＤＭＯＳＦＥＴの高速スイッチング動作を達成することができる。
【０００８】
ところが、図１０に示されるように、オン抵抗Ｒon3とゲート電荷量Ｑg3とは、一方を低減すると、他方が増大する、いわゆるトレードオフの関係にある。そのため、積Ｒon3・Ｑg3を小さくするには、オン抵抗Ｒon3およびゲート電荷量Ｑg3の一方を低減するとともに、他方の増大を防止する必要がある。
また、半導体装置１００のオン抵抗Ｒon3に関して、チャネル抵抗Ｒch2またはエピ抵抗Ｒepi2のいずれかの抵抗を低減することにより、オン抵抗Ｒon3を低減することができる。
【０００９】
オン抵抗Ｒon3を低減する方策として、たとえば、ゲート絶縁膜１０６の膜厚を薄くする方策が考えられる。ところが、ゲート絶縁膜１０６の膜厚が薄いと、ドレイン電極１１４に電圧が印加されたときに、ゲート絶縁膜１０６の有する耐圧電圧以上の電圧がゲート・ドレイン間に電圧が印加され、ゲート絶縁膜１０６が絶縁破壊を起こすおそれがある。このような絶縁破壊を防止するため、ゲート絶縁膜１０６の膜厚を一定以上確保する必要があり、このことが、半導体装置１００におけるオン抵抗Ｒon3の低減の妨げとなっている。それゆえ、低電圧で駆動させることのできる低電圧仕様の半導体装置を作製することが困難であった。
【００１０】
本発明の目的は、オン抵抗の増大を生じることなく、ゲート電荷量を低減することができる半導体装置およびその製造方法を提供することにある。
また、本発明の別の目的は、オン抵抗を低減することができる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するための請求項１記載の発明は、第１導電型の第１半導体層の一方面に、所定のパターンを有する絶縁層を形成する工程と、前記第１半導体層における露出した面上に、前記第１導電型の第２半導体層を成長させる工程と、前記第２半導体層上に、第２導電型のボディ層を成長させる工程と、前記ボディ層の表面から前記絶縁層の周囲に、前記第１導電型の不純物を導入して、前記第１導電型のソース領域を形成する工程と、前記絶縁層を、その上面が前記第２半導体層の上面と同一平面上に位置するまで除去して、トレンチを形成するとともに、前記絶縁層の底部をゲート絶縁膜の一部として残存させる工程と、前記トレンチの側面を含む前記ボディ層の表面を酸化させて、前記絶縁層の底部とともにゲート絶縁膜を構成する酸化膜を形成する工程と、前記ゲート絶縁膜上に、前記トレンチを埋め尽くすようにゲート電極を形成する工程とを含む、半導体装置の製造方法である。
また、請求項５記載の発明は、第１導電型の第１半導体層の一方面に、所定のパターンを有する絶縁層を形成する工程と、前記第１半導体層における露出した面上に、前記第１導電型の第２半導体層を成長させる工程と、前記第２半導体層上に、第２導電型のボディ層を成長させる工程と、前記ボディ層の表面から前記絶縁層の周囲に、前記第１導電型の不純物を導入して、前記第１導電型のソース領域を形成する工程と、前記絶縁層を除去して、前記ボディ層を貫通し、最深部が前記第１半導体層に達するゲートトレンチを形成する工程と、前記ゲートトレンチの底面から前記第１半導体層に前記第２導電型の不純物を導入する工程と、前記ゲートトレンチの底面および側面ならびにボディ層の上面を酸化させて、前記ゲートトレンチ内において、前記第２半導体層の上面と同一平面上に位置する上面を有するゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、前記ゲートトレンチを埋め尽くすようにゲート電極を形成する工程とを含む、半導体装置の製造方法である。
請求項１および５記載の発明によって、第１導電型の第１導電型層と、前記第１導電型層上に形成された第２導電型のボディ層と、前記ボディ層を貫通し、最深部が前記第１導電型層に達するゲートトレンチと、前記ボディ層の表層部における前記ゲートトレンチの周囲に形成された前記第１導電型のソース領域と、前記ゲートトレンチの底面および側面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲートトレンチに埋設されたゲート電極とを含み、前記ゲート電極の底面と前記第１導電型層の上面とが同一平面上に位置している、半導体装置を得ることができる。
【００１２】
この構成によれば、最深部が第１導電型層に達するゲートトレンチの底面および側面上には、ゲート絶縁膜が形成されている。ゲートトレンチには、ゲート絶縁膜を介してゲート電極が埋設されている。このゲート電極の底面は、第１導電型層の上面と同一平面上に位置している。
ゲート電極の底面と第１導電型層の上面とが同一平面上に位置しているので、ゲート電極は、第１導電型層に対して、ゲートトレンチの底面上のゲート絶縁膜のみを挟んで対向し、ゲートトレンチの側面上のゲート絶縁膜を挟んでは対向していない。そのため、ゲート電極が、ゲートトレンチの底面および側面上のゲート絶縁膜を挟んで第１導電型領域と対向する構成（図９参照）に比べ、ゲート電極と第１導電型層との対向面積を小さくすることができる。
【００１３】
したがって、ゲート電極と第１導電型層との間に生じる寄生容量を小さくすることができる。その結果、ゲート容量を低減することができ、ゲート電荷量を低減することができる。
また、ゲート電極の底面と第１導電型層の上面とが同一平面上に位置する構成によって、半導体装置のオン抵抗が増大することがない。すなわち、前記の構成によれば、オン抵抗の増大を生じることなく、ゲート電荷量を低減することができる。
【００１４】
また、請求項２記載の発明は、前記ゲート絶縁膜を形成する工程は、前記ゲート絶縁膜の一部として残存する前記絶縁層よりも薄くなるように前記酸化膜を形成することによって、前記トレンチの底面を覆う部分の膜厚が、前記トレンチの側面において前記ボディ層に対向する部分の膜厚よりも厚いゲート絶縁膜を形成する工程を含む、請求項１に記載の半導体装置の製造方法である。
また、請求項６記載の発明は、前記ゲートトレンチの底面から前記第２導電型の不純物を導入する工程は、当該不純物の導入によって形成される第２導電型不純物領域が、前記ボディ領域よりも高い不純物濃度となるように不純物を導入する工程を含み、前記ゲート絶縁膜を形成する工程は、前記第２導電型不純物領域と前記ボディ領域との不純物濃度の差に基づく酸化レートの差を利用して、前記ゲートトレンチの底面を覆う部分の膜厚が、前記ゲートトレンチの側面において前記ボディ層に対向する部分の膜厚よりも厚いゲート絶縁膜を形成する工程を含む、請求項５に記載の半導体装置の製造方法である。
【００１５】
すなわち、前記半導体装置において、ゲート絶縁膜は、前記ゲートトレンチの底面を覆う部分の膜厚が、前記ゲートトレンチの側面において前記ボディ層に対向する部分の膜厚よりも厚いことが好ましい。
トレンチゲート型の半導体装置では、ゲート電極に所定の電圧（ゲート閾値電圧）を印加し、ゲートトレンチの側面におけるボディ層の絶縁膜との界面近傍部分（チャネル形成領域）にチャネルを形成して半導体装置を動作させる。
【００１６】
たとえば、ゲート絶縁膜の膜厚を一様に大きくすることにより、ゲート電極とゲートトレンチの底面との間の距離を大きくし、それらの間に生じる寄生容量の低減を図ることが考えられる。しかし、チャネル形成領域に対向するゲート絶縁膜の膜厚を大きくすると、オン抵抗が増大するおそれがある。
これに対し、ゲートトレンチのボディ層に対向する部分の膜厚を、適切な厚さとし、ゲート絶縁膜におけるゲートトレンチの底面を覆う部分の膜厚のみを大きくすることによって、半導体装置のオン抵抗を増大させることなく、ゲート電極とゲートトレンチの底面（第１導電層）との間に生じる寄生容量を低減することができる。そのため、ゲート容量をさらに低減することができ、ゲート電荷量を一層低減することができる。その結果、より一層高速なスイッチング動作を達成することができる。
【００１７】
また、請求項３記載の発明は、前記ソース領域を形成する工程は、前記ボディ領域よりも高い不純物濃度で前記ソース領域を形成する工程を含み、前記ゲート絶縁膜を形成する工程は、前記ソース領域と前記ボディ領域との不純物濃度の差に基づく酸化レートの差を利用して、前記トレンチの側面において、前記ソース領域に隣接する部分の膜厚が、前記ボディ層における前記ソース領域を除くボディ領域に対向する部分の膜厚よりも厚いゲート絶縁膜を形成する工程を含む、請求項１または２に記載の半導体装置の製造方法である。
また、請求項７記載の発明は、前記ソース領域を形成する工程は、前記ボディ領域よりも高い不純物濃度で前記ソース領域を形成する工程を含み、前記ゲート絶縁膜を形成する工程は、前記ソース領域と前記ボディ領域との不純物濃度の差に基づく酸化レートの差を利用して、前記ゲートトレンチの側面において、前記ソース領域に隣接する部分の膜厚が、前記ボディ層における前記ソース領域を除くボディ領域に対向する部分の膜厚よりも厚いゲート絶縁膜を形成する工程を含む、請求項５または６に記載の半導体装置の製造方法である。
すなわち、前記半導体装置において、ゲート絶縁膜は、前記ゲートトレンチの側面において、前記ソース領域に隣接する部分の膜厚が、前記ボディ層における前記ソース領域を除くボディ領域に対向する部分の膜厚よりも厚いことが好ましい。
ゲートトレンチの側面において、ゲート絶縁膜におけるソース領域に隣接する部分の膜厚が、ボディ領域に対向する部分の膜厚よりも厚い構成であれば、半導体装置のオン抵抗を増大させることなく、ゲート電極とソース領域との間に生じる寄生容量を低減することができる。そのため、ゲート容量をさらに低減することができ、ゲート電荷量を一層低減することができる。その結果、より一層高速なスイッチング動作を達成することができる。
【００１８】
また、請求項５に記載の発明によって得られる半導体装置によれば、ゲートトレンチの底面から第１導電型層の厚さ方向途中部に至る部分に第２導電型不純物が含有されているので、第１導電型層とボディ層との界面からゲートトレンチの下方に広がる空乏層の厚さ（第１導電型層の厚さ方向における延び）を大きくすることができる。したがって、当該空乏層が有する寄生容量を低減することができるとともに、半導体装置の耐圧を向上させることができる。
【００１９】
また、請求項４記載の発明は、前記絶縁層を形成する工程は、酸化シリコンからなる下層膜と窒化シリコンからなる上層膜とが順に積層された２層構造を有する絶縁層を形成する工程を含み、前記絶縁層を除去する工程は、少なくとも前記２層構造が残存するように前記絶縁層を除去する工程を含む、請求項１〜３のいずれか一項に記載の半導体装置の製造方法である。
【００２０】
すなわち、請求項１に記載の発明によって得られる半導体装置では、ゲート絶縁膜は、前記ゲートトレンチの底面および前記ゲートトレンチの側面において前記第１導電型層に接する底部が、酸化シリコンからなる下層膜と窒化シリコンからなる上層膜とが順に積層された２層構造を成していることが好ましい。
【発明を実施するための最良の形態】
【００２６】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１の実施形態に係る半導体装置の模式的な断面図である。
半導体装置１は、トレンチゲート型ＶＤＭＯＳＦＥＴを有するユニットセルがマトリクス状に配置されたアレイ構造を有している。
半導体装置１の基体をなすＮ+型基板２上には、Ｎ+型基板２よりもＮ型不純物（たとえば、Ｐ（リン））が低濃度（たとえば、１０15／ｃｍ3）にドーピングされたＳｉ（シリコン）からなるＮ-型層４が積層されている。Ｎ-型層４上には、Ｐ-型のボディ層５が積層されている。
【００２７】
また、半導体装置１には、ゲートトレンチ６がボディ層５の表面から掘り下がって形成されている。ゲートトレンチ６は、ボディ層５を貫通し、その最深部がＮ-型層４に達している。また、ゲートトレンチ６は、図１における左右方向に一定の間隔を空けて複数形成され、それぞれ図１の紙面と直交する方向（ゲート幅に沿う方向）に延びている。ゲートトレンチ６の内面およびボディ層５の上面には、これらの全域を覆うように、ゲート絶縁膜７が形成されている。
【００２８】
ゲート絶縁膜７は、底部７１と、上部７２とを有している。
底部７１は、ゲートトレンチ６の底面およびゲートトレンチ６の側面においてＮ-型層４に接しており、ＳｉＯ2（酸化シリコン）からなる下層膜７３とＳｉＮ（窒化シリコン）からなる上層膜７４とが順に積層された２層構造を成している。下層膜７３の膜厚Ｔ1は、たとえば、１μｍ〜１０μｍであり、上層膜７４の膜厚Ｔ2は、たとえば、０．０５μｍ〜０．２μｍである。また、上層膜７４の上面（底部７１の上面）は、Ｎ-型層４の上面４Ａ（Ｎ-型層４とボディ層５との界面）と同一平面上に位置している。
【００２９】
上部７２は、後述するソース領域９に対向するソース領域対向部７５と、ボディ層５におけるソース領域９を除くボディ領域３に対向するボディ領域対向部７６とを有している。ソース領域対向部７５の膜厚Ｔ3は、たとえば、０．０６μｍ〜０．１μｍであり、ボディ領域対向部７６の膜厚Ｔ4は、たとえば、０．０４μｍ〜０．０６μｍである。
そして、ゲートトレンチ６内におけるゲート絶縁膜７の内側を、Ｎ型不純物（たとえば、Ｐ（リン））が高濃度にドーピングされたポリシリコンで埋め尽くすことにより、ゲートトレンチ６内にゲート電極８が埋設されている。ゲート電極８の底面８Ａは、上層膜７４の上面（底部７１の上面）に接している。すなわち、ゲート電極８の底面８Ａは、Ｎ-型層４の上面４Ａと同一平面上に位置している。
【００３０】
ボディ層５の表層部には、ゲートトレンチ６に対してゲート幅と直交する方向（図１における左右方向）の両側に、Ｎ-型層４のＮ型不純物濃度よりも高いＮ型不純物濃度（たとえば、１０19／ｃｍ3〜１０21／ｃｍ3）を有するＮ+型のソース領域９が形成されている。
ソース領域９は、ゲートトレンチ６に沿ってゲート幅に沿う方向に延び、その底部がボディ層５におけるボディ領域３に接している。また、ゲート幅と直交する方向におけるソース領域９の中央部には、Ｐ+型のソースコンタクト領域１０がソース領域９を貫通して形成されている。
【００３１】
すなわち、ゲートトレンチ６およびソース領域９は、ゲート幅と直交する方向に交互に設けられ、それぞれゲート幅に沿う方向に延びている。そして、ソース領域９上に、そのソース領域９に沿って、ゲート幅と直交する方向に隣接するユニットセル間の境界が設定されている。ソースコンタクト領域１０は、ゲート幅と直交する方向に隣接する２つのユニットセル間に跨って少なくとも１つ以上設けられている。また、ゲート幅に沿う方向に隣接するユニットセル間の境界は、各ユニットセルに含まれるゲート電極８が一定のゲート幅を有するように設定されている。
【００３２】
ボディ層５上には、ゲート絶縁膜７を介して層間絶縁膜１３が積層されている。層間絶縁膜１３上には、ソース配線１４が形成されている。ソース配線１４は、接地されている。そして、ソース配線１４は、層間絶縁膜１３およびゲート絶縁膜７を貫通して設けられたソースプラグ１８を介して、ソース領域９およびソースコンタクト領域１０にコンタクト（電気接続）されている。
【００３３】
また、層間絶縁膜１３上には、ゲート配線１６が形成されている。そして、ゲート配線１６は、層間絶縁膜１３およびゲート絶縁膜７を貫通して設けられたゲートプラグ１２を介して、ゲート電極８にコンタクト（電気接続）されている。
Ｎ+型基板２の裏面には、ドレイン電極２７が形成されている。
ドレイン電極２７に適当な大きさの正電圧を印加しつつ、ゲート電極８の電位を制御することにより、ボディ領域３におけるゲート絶縁膜７との界面近傍（チャネル形成領域２９）にチャネルを形成して、ソース領域９とドレイン電極２７との間に電流を流すことができる。
【００３４】
この半導体装置１では、ゲート電極８の底面８ＡとＮ-型層４の上面４Ａとが同一平面上に位置している。そのため、ゲート電極８は、Ｎ-型層４に対して、ゲート絶縁膜７の底部７１のみを挟んで対向し、ゲートトレンチ６の側面上のゲート絶縁膜７（上部７２）を挟んでは対向していない。
それゆえ、図９に示す半導体装置１００のように、ゲート電極１０７が、ゲートトレンチ１０５の底面および側面上のゲート絶縁膜１０６を挟んでＮ-型領域１０３と対向する構成に比べ、ゲート電極８とＮ-型層４との対向面積を小さくすることができる。したがって、ゲート電極８とＮ-型層４との間に生じる寄生容量Ｃox1を小さくすることができる。
【００３５】
半導体装置１のゲート容量Ｃg1は、たとえば、寄生容量Ｃox1と、Ｎ-型層４とボディ領域３との界面から広がる空乏層２８が有する寄生容量Ｃdep1と、後述するＣox2との合成容量で表わされる。そのため、寄生容量Ｃox1を低減することにより、ゲート容量Ｃg1を低減することができ、その結果、ゲート電荷量Ｑg1を低減することができる。
また、ゲート電極８の底面８ＡとＮ-型層４の上面４Ａとが同一平面上に位置する構成によって、半導体装置１のオン抵抗Ｒon1が増大することがない。すなわち、半導体装置１の構造では、オン抵抗Ｒon1の増大を生じることなく、ゲート電荷量Ｑg1を低減することができる。
【００３６】
また、この半導体装置１では、ゲート絶縁膜７における底部７１の膜厚Ｔ1＋Ｔ2が、たとえば、１．０５μｍ〜１０．２μｍであり、ボディ領域対向部７６の膜厚Ｔ4（たとえば、０．０４μｍ〜０．０６μｍ）よりも厚い。
半導体装置１のようなトレンチゲート型の半導体装置では、上述したように、ゲート電極８に所定の電圧（ゲート閾値電圧）を印加し、チャネル形成領域２９にチャネルを形成して半導体装置１を動作させる。
【００３７】
たとえば、ゲート絶縁膜７の膜厚を一様に大きくすることにより、ゲート電極８とゲートトレンチ６の底面との間の距離を大きくし、それらの間に生じる寄生容量の低減を図ることが考えられる。しかし、チャネル形成領域２９に対向するゲート絶縁膜７（ボディ領域対向部７６）の膜厚を大きくすると、オン抵抗Ｒon1が増大するおそれがある。
しかし、半導体装置１では、ボディ領域対向部７６の膜厚Ｔ4を適切な厚さとし、底部７１の膜厚Ｔ1＋Ｔ2のみを大きくすることによって、オン抵抗Ｒon1を増大させることなく、ゲート電極８とＮ-型層４との間に生じる寄生容量Ｃox1を一層低減することができる。その結果、ゲート容量Ｃg1をさらに低減することができ、ゲート電荷量Ｑg1を一層低減することができる。
【００３８】
しかも、この半導体装置１では、ソース領域対向部７５の膜厚Ｔ3も、ボディ領域対向部７６の膜厚Ｔ4よりも厚い。そのため、ソース領域対向部７５の膜厚Ｔ3のみを大きくすることによって、オン抵抗Ｒon1を増大させることなく、ゲート電極８とソース領域９との間に生じる寄生容量Ｃox2も低減することができ、ゲート電荷量Ｑg1をより一層低減することができる。
【００３９】
その結果、より一層高速なスイッチング動作を達成することができる。
図２Ａ〜図２Ｊは、半導体装置１の製造方法を工程順に示す断面図である。
まず、図２Ａに示すように、エピタキシャル成長法により、Ｎ+型基板２上に、Ｎ-型層１７（第１半導体層）が形成される。
次いで、このＮ-型層１７上に、ＳｉＯ2層（たとえば、層厚１μｍ〜１０μｍ）、ＳｉＮ層（たとえば、層厚０．０５μｍ〜０．２μｍ）およびＳｉＯ2層（たとえば、層厚１μｍ〜１．５μｍ）が順に形成され、これらの層がパターニングされる。これによって、図２Ｂに示すように、Ｎ-型層１７の上面１７Ａ（第１半導体層の一方面）に、所定のパターン（Ｎ-型層１７の上面１７Ａを部分的に露出させるパターン）の第１絶縁層３２、第２絶縁層３３および第３絶縁層３４からなる絶縁層５０が形成される（絶縁層を形成する工程）。
【００４０】
次いで、Ｎ-型層１７の上面１７Ａ上に、Ｎ-型の半導体層がエピタキシャル成長させられる。このＮ-型の半導体層は、その上面が第２絶縁層３３の上面と同一平面上に位置する高さまで成長させられる。こうして、図２Ｃに示すように、Ｎ-型層１７の上面１７Ａ上に、Ｎ-型層１９が形成されて（第２半導体層を成長させる工程）、Ｎ-型層１７とＮ-型層１９とで構成されるＮ-型層４が形成される。
【００４１】
Ｎ-型層４が形成された後には、Ｎ-型層４上に、Ｐ-型の半導体層が成長させられる。このＰ-型の半導体層は、たとえば、その上面が絶縁層５０の上面（第３絶縁層３４の上面）のやや下方に位置する高さまで成長させられる。これにより、図２Ｃに示すように、Ｎ-型層４上にボディ層５が形成される（ボディ層を成長させる工程）。
その後、図２Ｄに示すように、ボディ層５上に、ソース領域９を形成すべき部分と対向する部分に開口を有するマスク２５が形成される。そして、マスク２５の開口を介して、ボディ層５の表層部に、Ｎ型不純物（たとえば、Ｐ（リン））のイオンが注入される。このイオン注入後、マスク２５は除去される。
【００４２】
さらに、図２Ｅに示すように、ボディ層５上に、ソースコンタクト領域１０を形成すべき部分と対向する部分に開口を有するマスク２６が形成される。そして、マスク２６の開口を介して、ボディ層５の表層部に、Ｐ型不純物（たとえば、Ｂ（ホウ素））のイオンが注入される。このイオン注入後、マスク２６は除去される。
その後、アニール処理が行われる。このアニール処理により、ボディ層５の表層部に注入されたＮ型不純物およびＰ型不純物のイオンが活性化され、図２Ｆに示すように、ボディ層５の表層部に、ソース領域９およびソースコンタクト領域１０が形成される（ソース領域を形成する工程）。また、ボディ層５におけるソース領域９およびソースコンタクト領域１０以外の部分は、エピタキシャル成長後のままの状態でボディ領域３となる。
【００４３】
続いて、ドライエッチングもしくはＨＦ（フッ酸）によるウェットエッチングにより、絶縁層５０が、その上面がＮ-型層４の上面４Ａと同一平面上に位置するまで除去される。すなわち、図２Ｇに示すように、絶縁層５０における第３絶縁層３４が除去され、ボディ層５に、第２絶縁層３３の上面を底面とするトレンチ２１が形成されるとともに、絶縁層５０における第１絶縁層３２および第２絶縁層３３が、ゲート絶縁膜７の一部として残存させられる。
【００４４】
次いで、熱酸化処理により、図２Ｈに示すように、トレンチ２１の側面を含むボディ層５の表面が酸化されて、酸化膜４２が形成される（酸化膜を形成する工程）。
ボディ層５におけるソース領域９は、ボディ領域３に比べて、その不純物濃度が大きく、ボディ領域３よりも大きい酸化レートで酸化される。そのため、酸化膜４２には、ソース領域９に対向し、相対的に膜厚の大きいソース領域対向部４３と、ボディ領域３に対向し、相対的に膜厚の小さいボディ領域対向部４４とが形成される。こうして、図２Ｈに示すように、第１絶縁層３２および第２絶縁層３３からなる絶縁層５０の底部と酸化膜４２とで構成されるゲート絶縁膜７が形成される。第１絶縁層３２および第２絶縁層３３は、それぞれゲート絶縁膜７における下層膜７３および上層膜７４となる。一方、酸化膜４２におけるソース領域対向部４３およびボディ領域対向部４４は、それぞれゲート絶縁膜７におけるソース領域対向部７５およびボディ領域対向部７６となる。また、トレンチ２１の側面およびＮ-型層４における底部７１との接触界面に囲まれる部分は、ゲートトレンチ６を構成する。
【００４５】
そして、ＣＶＤ法により、ゲート絶縁膜７上に、Ｎ型不純物（たとえば、Ｐ（リン））が高濃度にドーピングされたポリシリコンの堆積層が形成される。ゲートトレンチ６内は、ポリシリコンの堆積層により埋め尽くされる。そして、エッチングによって、ポリシリコンの堆積層のゲートトレンチ６外に存在する部分が除去される。これにより、図２Ｉに示すように、ゲートトレンチ６に埋設されたゲート電極８が得られる（ゲート電極を形成する工程）。
【００４６】
以上の工程を経た後、図２Ｊに示すように、ＣＶＤ法により、ゲート絶縁膜７上に層間絶縁膜１３が形成される。その後、ゲート絶縁膜７および層間絶縁膜１３を貫通してゲートプラグ１２が設けられ、このゲートプラグ１２上にゲート配線１６が形成される。また、ゲート絶縁膜７および層間絶縁膜１３を貫通してソースプラグ１８が設けられ、このソースプラグ１８上にソース配線１４が形成される。また、Ｎ+型基板２の裏面にドレイン電極２７が形成される。これにより、図１に示す半導体装置１が得られる。
【００４７】
図３は、本発明の第２の実施形態に係る半導体装置の模式的な断面図である。図３において、図１に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
この半導体装置３１において、Ｎ+型基板２上には、Ｎ+型基板２よりもＮ型不純物が低濃度（たとえば、１０15／ｃｍ3）にドーピングされたＳｉ（シリコン）からなるＮ-型層２２が積層されている。Ｎ-型層２２上には、Ｐ-型のボディ層５が積層されている。
【００４８】
また、半導体装置３１には、ゲートトレンチ６がボディ層５の表面から掘り下がって形成されている。ゲートトレンチ６は、ボディ層５を貫通し、その最深部がＮ-型層２２に達している。ゲートトレンチ６の内面およびボディ層５の上面には、これらの全域を覆うように、ＳｉＯ2からなるゲート絶縁膜３５が形成されている。
ゲート絶縁膜３５は、底部３６と、上部３７とを有している。
【００４９】
底部３６は、ゲートトレンチ６の底面およびゲートトレンチ６の側面においてＮ-型層２２に接しており、その上面が、Ｎ-型層２２の上面２２Ａ（Ｎ-型層４とボディ層５との界面）と同一平面上に位置している。底部３６の膜厚Ｔ5は、たとえば、０．０６μｍ〜０．０８μｍである。
上部３７は、ソース領域９に対向するソース領域対向部３８と、ボディ領域３に対向するボディ領域対向部３９とを有している。ソース領域対向部３８の膜厚Ｔ6は、たとえば、０．０６μｍ〜０．１μｍであり、ボディ領域対向部３９の膜厚Ｔ7は、たとえば、０．０４μｍ〜０．０６μｍである。
【００５０】
そして、ゲートトレンチ６内におけるゲート絶縁膜３５の内側を、Ｎ型不純物（たとえば、Ｐ（リン））が高濃度にドーピングされたポリシリコンで埋め尽くすことにより、ゲートトレンチ６内にゲート電極８が埋設されている。ゲート電極８の底面８Ａは、底部３６の上面に接している。すなわち、ゲート電極８の底面８Ａは、Ｎ-型層２２の上面２２Ａと同一平面上に位置している。
【００５１】
また、Ｎ-型層２２には、ゲートトレンチ６の底面からＮ-型層２２の底部（Ｎ+型基板２の上面から所定距離だけ上方に離れた位置）に至る部分に、Ｐ型不純物含有領域２４が形成されている。Ｐ型不純物含有領域２４は、Ｎ-型層２２にＰ型不純物が含有された領域である。また、Ｐ型不純物含有領域２４は、たとえば、その厚みＴ8が、１μｍ〜１０μｍである。また、Ｐ型不純物含有領域２４のＰ型不純物濃度は、当該領域の上部（底部３６との界面付近）では、ボディ領域３のＰ型不純物濃度よりも大きく、当該領域の下部に近づくほど小さくなる。
【００５２】
この半導体装置３１によっても、ゲート電極８の底面８ＡとＮ-型層２２の上面２２Ａとが同一平面上に位置しているので、ゲート電極８とＮ-型層４との対向面積を小さくすることができる。したがって、ゲート電極８とＮ-型層２２との間に生じる寄生容量Ｃox3を小さくすることができる。その結果、ゲート容量Ｃg2を低減することができ、ゲート電荷量Ｑg2を低減することができる。
【００５３】
また、ゲート電極８の底面８ＡとＮ-型層２２の上面２２Ａとが同一平面上に位置する構成によって、半導体装置３１のオン抵抗Ｒon2が増大することがない。すなわち、半導体装置３１の構造では、オン抵抗Ｒon2の増大を生じることなく、ゲート電荷量を低減することができる。
また、この半導体装置３１では、ゲートトレンチ６の底面からＮ-型層２２の底部（Ｎ+型基板２の上面から所定距離だけ上方に離れた位置）に至る部分に、Ｐ型不純物含有領域２４が形成されている。そのため、Ｎ-型層２２とボディ層５（ボディ領域３）との界面からゲートトレンチ６の下方に広がる空乏層３０の厚さ（Ｎ-型層２２の厚さ方向における延び）を大きくすることができる。したがって、空乏層３０が有する寄生容量Ｃdep2を低減することができるとともに、半導体装置３１の耐圧を向上させることができる。
【００５４】
図４Ａ〜図４Ｋは、半導体装置３１の製造方法を工程順に示す断面図である。
まず、図４Ａに示すように、エピタキシャル成長法により、Ｎ+型基板２上に、Ｎ-型層２３（第１半導体層）が形成される。
次いで、このＮ-型層２３上に、ＳｉＯ2層（たとえば、層厚１μｍ〜１．５μｍ）が形成され、この層がパターニングされる。これによって、図４Ｂに示すように、Ｎ-型層２３の上面２３Ａ（第１半導体層の一方面）に、所定のパターン（Ｎ-型層２３の上面２３Ａを部分的に露出させるパターン）の絶縁層４０が形成される（絶縁層を形成する工程）。
【００５５】
次いで、Ｎ-型層２３の上面２３Ａ上に、Ｎ-型の半導体層がエピタキシャル成長させられる。このＮ-型の半導体層は、その上面がＮ-型層２３の上面２３Ａから、たとえば、０．０３μｍ〜０．０４μｍの高さに位置するまで成長させられる。こうして、図４Ｃに示すように、Ｎ-型層２３の上面２３Ａ上に、Ｎ-型層４１が形成されて（第２半導体層を成長させる工程）、Ｎ-型層２３とＮ-型層４１とで構成されるＮ-型層２２が形成される。
【００５６】
Ｎ-型層２２が形成された後には、Ｎ-型層２２上に、Ｐ-型の半導体層が成長させられる。このＰ-型の半導体層は、たとえば、その上面が絶縁層４０の上面のやや下方に位置する高さまで成長させられる。これにより、図４Ｃに示すように、Ｎ-型層２２上にボディ層５が形成される（ボディ層を成長させる工程）。
その後、図４Ｄに示すように、ボディ層５上に、ソース領域９を形成すべき部分と対向する部分に開口を有するマスク２５が形成される。そして、マスク２５の開口を介して、ボディ層５の表層部に、Ｎ型不純物（たとえば、Ｐ（リン））のイオンが注入される。このイオン注入後、マスク２５は除去される。
【００５７】
さらに、図４Ｅに示すように、ボディ層５上に、ソースコンタクト領域１０を形成すべき部分と対向する部分に開口を有するマスク２６が形成される。そして、マスク２６の開口を介して、ボディ層５の表層部に、Ｐ型不純物（たとえば、Ｂ（ホウ素））のイオンが注入される。このイオン注入後、マスク２６は除去される。
その後、アニール処理が行われる。このアニール処理により、ボディ層５の表層部に注入されたＮ型不純物およびＰ型不純物のイオンが活性化され、図４Ｆに示すように、ボディ層５の表層部に、ソース領域９およびソースコンタクト領域１０が形成される（ソース領域を形成する工程）。また、ボディ層５におけるソース領域９およびソースコンタクト領域１０以外の部分は、エピタキシャル成長後のままの状態でボディ領域３となる。
【００５８】
続いて、ドライエッチングもしくはＨＦによるウェットエッチングにより、絶縁層４０が除去される。こうして、図４Ｇに示すように、ボディ層５を貫通し、その最深部がＮ-型層２２に達するゲートトレンチ６が形成される。
次いで、ゲートトレンチ６の底面からＮ-型層２２にＰ型不純物（たとえば、Ｂ（ホウ素））のイオンが注入される（第２導電型の不純物を導入する工程）。Ｐ型不純物のイオン注入は、２回に分けて行なわれる。まず、Ｐ型不純物イオンが、Ｐ型不純物含有領域２４を形成すべき領域に行き渡るように、高加速度で低注入量（たとえば、数百ｋｅＶ以上で、１０12ｉｏｎ／ｃｍ2〜１０13ｉｏｎ／ｃｍ2）で注入される。次いで、Ｐ型不純物イオンが、主としてゲートトレンチ６の底面付近に導入されるように、低加速度で高注入量（たとえば、数ｋｅＶ〜１０数ｋｅＶで、１０13ｉｏｎ／ｃｍ2）で注入される。これにより、図４Ｈに示すように、ゲートトレンチ６の底面からＮ-型層２２の底部（Ｎ+型基板２の上面から所定距離だけ上方に離れた位置）に至る部分に、Ｐ-型不純物含有領域２４が形成される。
【００５９】
続いて、図４Ｉに示すように、熱酸化処理により、ゲートトレンチ６の底面および側面ならびにボディ層５の上面が酸化され、ゲート絶縁膜３５が形成される（ゲート絶縁膜を形成する工程）。ボディ層５におけるソース領域９は、ボディ領域３に比べて、その不純物濃度が大きく、ボディ領域３よりも大きい酸化レートで酸化される。また、ゲートトレンチ６の底面付近におけるＰ型不純物含有領域２４のＰ型不純物濃度は、ボディ領域３よりも大きく、ボディ領域３よりも大きい酸化レートで酸化される。ゲート絶縁膜３５には、底部３６とソース領域対向部３８とボディ領域対向部３９とが形成される。底部３６は、図４Ｉに示すように、その上面がＮ-型層２２の上面２２Ａと同一平面上に位置するように形成される。
【００６０】
そして、ＣＶＤ法により、ゲート絶縁膜３５上に、Ｎ型不純物（たとえば、Ｐ（リン））が高濃度にドーピングされたポリシリコンの堆積層が形成される。ゲートトレンチ６内は、ポリシリコンの堆積層により埋め尽くされる。そして、エッチングによって、ポリシリコンの堆積層のゲートトレンチ６外に存在する部分が除去される。これにより、図４Ｊに示すように、ゲートトレンチ６に埋設されたゲート電極８が得られる（ゲート電極を形成する工程）。
【００６１】
以上の工程を経た後、図４Ｋに示すように、ＣＶＤ法により、ゲート絶縁膜３５上に層間絶縁膜１３が形成される。その後、ゲート絶縁膜３５および層間絶縁膜１３を貫通してゲートプラグ１２が設けられ、このゲートプラグ１２上にゲート配線１６が形成される。また、ゲート絶縁膜３５および層間絶縁膜１３を貫通してソースプラグ１８が設けられ、このソースプラグ１８上にソース配線１４が形成される。また、Ｎ+型基板２の裏面にドレイン電極２７が形成される。これにより、図３に示す半導体装置３１が得られる。
【００６２】
図５は、本発明の第１の参考例に係る半導体装置の模式的な断面図である。
半導体装置５１は、トレンチゲート型ＶＤＭＯＳＦＥＴを有するユニットセルがマトリクス状に配置されたアレイ構造を有している。
半導体装置５１の基体をなすＮ+型基板５２上には、Ｎ+型基板５２よりもＮ型不純物が低濃度（たとえば、１×１０15〜４×１０15／ｃｍ3）にドーピングされたＳｉ（シリコン）からなるＮ-型のエピタキシャル層５３が積層されている。エピタキシャル層５３の基層部は、エピタキシャル成長後のままの状態で、第１導電型領域としてのＮ-型領域５４とされている。また、エピタキシャル層５３には、Ｎ-型領域５４上に、Ｐ型のボディ領域５５がＮ-型領域５４に接して形成されている。
【００６３】
エピタキシャル層５３には、ゲートトレンチ５６がその表面から掘り下がって形成されている。ゲートトレンチ５６は、ボディ領域５５を貫通し、その最深部がＮ-型領域５４に達している。また、ゲートトレンチ５６は、図５における左右方向に一定の間隔を空けて複数形成され、それぞれ図５の紙面と直交する方向（ゲート幅に沿う方向）に延びている。各ゲートトレンチ５６は、図５における左右方向（ゲート幅と直交する方向）における幅Ｗ1が、たとえば、０．５μｍで形成されている。
【００６４】
ゲートトレンチ５６内には、その内面全域を覆うように、ＳｉＯ2（酸化シリコン）からなるゲート絶縁膜５７が形成されている。そして、ゲート絶縁膜５７の内側をＮ型不純物が高濃度にドーピングされたポリシリコンで埋め尽くすことにより、ゲートトレンチ５６内にゲート電極５８が埋設されている。
また、エピタキシャル層５３のＮ-型領域５４には、ゲートトレンチ５６の底面からＮ-型領域５４の底部（Ｎ+型基板５２の上面から所定距離だけ上方に離れた位置）に至る部分に、真性半導体領域６７（低濃度領域）が形成されている。真性半導体領域６７は、不純物を含まない真性半導体からなる領域である。すなわち、Ｎ-型領域５４において、真性半導体領域６７以外の残余部分よりもＮ型不純物濃度が低い領域である。また、真性半導体領域６７は、たとえば、その幅Ｗ2が、ゲートトレンチ５６の幅Ｗ1と等しく、その厚みＴa1が、１μｍ〜５μｍである。
【００６５】
また、エピタキシャル層５３の表層部には、ゲートトレンチ５６に対してゲート幅と直交する方向（図５における左右方向）の両側に、Ｎ-型領域５４のＮ型不純物濃度よりも高いＮ型不純物濃度（たとえば、１０19／ｃｍ3）を有するＮ+型のソース領域５９が形成されている。ソース領域５９は、ゲートトレンチ５６に沿ってゲート幅に沿う方向に延び、その底部がボディ領域５５に接している。また、ゲート幅と直交する方向におけるソース領域５９の中央部には、Ｐ+型のソースコンタクト領域６０がソース領域５９を貫通して形成されている。
【００６６】
すなわち、ゲートトレンチ５６およびソース領域５９は、ゲート幅と直交する方向に交互に設けられ、それぞれゲート幅に沿う方向に延びている。そして、ソース領域５９上に、そのソース領域５９に沿って、ゲート幅と直交する方向に隣接するユニットセル間の境界が設定されている。ソースコンタクト領域６０は、ゲート幅と直交する方向に隣接する２つのユニットセル間に跨って少なくとも１つ以上設けられている。また、ゲート幅に沿う方向に隣接するユニットセル間の境界は、各ユニットセルに含まれるゲート電極５８が一定のゲート幅を有するように設定されている。
【００６７】
エピタキシャル層５３上には、層間絶縁膜６３が積層されている。層間絶縁膜６３上には、ソース配線６４が形成されている。ソース配線６４は、接地されている。そして、ソース配線６４は、層間絶縁膜６３に形成されたコンタクト孔６５に埋設されたソースプラグ６８を介して、ソース領域５９およびソースコンタクト領域６０にコンタクト（電気接続）されている。また、層間絶縁膜６３上には、ゲート配線６６が形成されている。そして、ゲート配線６６は、層間絶縁膜６３に形成されたコンタクト孔６１に埋設されたゲートプラグ６２を介して、ゲート電極５８にコンタクト（電気接続）されている。
【００６８】
Ｎ+型基板５２の裏面には、ドレイン電極８７が形成されている。
ドレイン電極８７に適当な大きさの正電圧を印加しつつ、ゲート電極５８の電位を制御することにより、ボディ領域５５におけるゲート絶縁膜５７との界面近傍（チャネル形成領域９２）にチャネルを形成して、ソース領域５９とドレイン電極８７との間に電流を流すことができる。
【００６９】
この半導体装置５１では、エピタキシャル層５３において、ゲートトレンチ５６の底面からＮ-型領域５４の底部に至る部分に、真性半導体領域６７が形成されている。そのため、たとえば、図９に示される半導体装置１００のように、Ｎ型不純物濃度の一様なＮ-型領域１０３が形成されている従来の構成に比べ、Ｎ-型領域５４とボディ領域５５との界面から広がる空乏層８８の、ゲートトレンチ５６の底面からの厚さを大きくすることができる。そのため、ドレイン電極８７に電圧が印加されたときにゲート絶縁膜５７に印加されるゲート・ドレイン電圧を低減することができる。その結果、ゲート絶縁膜５７の膜厚を薄くすることができるので、チャネル形成領域９２におけるチャネル抵抗Ｒch4を低減し、半導体装置５１のオン抵抗Ｒon4を低減することができる。
【００７０】
たとえば、図９に示される半導体装置１００のオン抵抗Ｒon3と半導体装置５１のオン抵抗Ｒon4とを比較する。なお、この比較において使用する記号を、以下のように定義する。
電圧Ｖd：ドレイン電極１１４およびドレイン電極８７に印加されるドレイン電圧
電圧Ｖox1：電圧Ｖdの印加によりゲート絶縁膜５７に印加される電圧
電圧Ｖox2：電圧Ｖdの印加によりゲート絶縁膜１０６に印加される電圧
幅Ｔdep1：電圧Ｖdの印加により、半導体装置５１に広がる空乏層８８の厚さ
幅Ｔdep2：電圧Ｖdの印加により、半導体装置１００に広がる空乏層１１５の厚さ
容量Ｃox1：ゲート絶縁膜５７を挟んで対向するゲート電極５８とゲートトレンチ５６の底面との間に生じる寄生容量
容量Ｃox2：ゲート絶縁膜１０６を挟んで対向するゲート電極１０７とゲートトレンチ１０５の底面との間に生じる寄生容量
容量Ｃdep1：空乏層８８が有する寄生容量
容量Ｃdep2：空乏層１１５が有する寄生容量
半導体装置１００において、電圧Ｖox2は、Ｖox2＝Ｃdep2・Ｖd／（Ｃdep2＋Ｃox2）で表わされる。これに対し、半導体装置５１において、電圧Ｖox1は、Ｖox1＝Ｃdep1・Ｖd／（Ｃdep1＋Ｃox1）で表わされる。
【００７１】
そして、Ｃox2＝Ｃdep2＝Ｃox1とし、さらに、真性半導体領域６７の形成により、Ｔdep1＝４Ｔdep2となり、Ｃdep1＝Ｃdep2／４になったとすると、半導体装置１００における電圧Ｖox2は、Ｖox2＝Ｖd／２となる。
これに対し、半導体装置５１における電圧Ｖox1＝Ｖd／５となる。これにより、ゲート絶縁膜５７に印加されるＶox1とゲート絶縁膜１０６に印加される電圧Ｖox2とでは、電圧Ｖox1の方が小さいことがわかる。
【００７２】
すなわち、真性半導体領域６７が形成されていることによって、ドレイン電極８７に電圧が印加されたときにゲート絶縁膜５７に印加されるゲート・ドレイン電圧を低減することができる。その結果、ゲート絶縁膜５７の膜厚を薄くすることができるので、チャネル形成領域９２におけるチャネル抵抗Ｒch4を低減し、オン抵抗Ｒon4を低減することができる。
【００７３】
図６Ａ〜図６Ｍは、半導体装置５１の製造方法を工程順に示す断面図である。
まず、図６Ａに示すように、エピタキシャル成長法により、Ｎ+型基板５２上に、エピタキシャル層５３が形成される。次いで、図６Ｂに示すように、熱酸化処理により、エピタキシャル層５３の表面に、ＳｉＯ2からなる犠牲酸化膜８１が形成される。その後、Ｐ−ＣＶＤ（Plasma Chemical Vapor Deposition：プラズマ化学気相成長）法またはＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition：低圧化学気相成長）法により、犠牲酸化膜８１上にＳｉＮ（窒化シリコン）層が形成され、このＳｉＮ層がパターニングされることによって、トレンチ８９を形成すべき部分と対向する部分に開口を有するハードマスク８２が形成される。そして、ハードマスク８２を利用して、犠牲酸化膜８１およびエピタキシャル層５３がエッチングされることにより、トレンチ８９が形成される（トレンチを形成する工程）。
【００７４】
次に、図６Ｃに示すように、ＣＶＤ法により、エピタキシャル層５３上に不純物を含まないＳｉが堆積される。Ｓｉは、トレンチ８９内を埋め尽くすとともに、エピタキシャル層５３を覆い尽くすまで堆積される。これにより、トレンチ８９内およびエピタキシャル層５３上に、不純物を含まない（エピタキシャル層５３よりもＮ型不純物濃度の低い）低濃度材料堆積層６９が形成される。
【００７５】
低濃度材料堆積層６９が形成された後には、図６Ｄに示すように、ＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）法により、低濃度材料堆積層６９のトレンチ８９外に存在する部分が除去される。次いで、ドライエッチングにより、犠牲酸化膜８１およびハードマスク８２をマスクとして、トレンチ８９内に埋設されている低濃度材料堆積層６９が部分的に除去される。
【００７６】
これにより、図６Ｅに示すように、トレンチ８９の底部に、エピタキシャル層５３の一部をなす真性半導体領域６７が形成される（半導体材料を埋設する工程）。また、真性半導体領域６７の形成により、トレンチ８９における真性半導体領域６７よりも上方の部分が、ゲートトレンチ５６となる。真性半導体領域６７が形成された後には、犠牲酸化膜８１およびハードマスク８２が除去される。
【００７７】
次に、図６Ｆに示すように、熱酸化処理が行なわれることにより、ゲートトレンチ５６の内面を含むエピタキシャル層５３の表面の全域に、ＳｉＯ2からなる酸化膜８３が形成される（酸化膜を形成する工程）。
次いで、ＣＶＤ法により、酸化膜８３上に、Ｎ型不純物が高濃度にドーピングされたポリシリコンの堆積層が形成される。ゲートトレンチ５６内は、ポリシリコンの堆積層により埋め尽くされる。そして、エッチングによって、ポリシリコンの堆積層のゲートトレンチ５６外に存在する部分が除去される。これにより、図６Ｇに示すように、ゲートトレンチ５６に埋設されたゲート電極５８が得られる（ゲート電極を形成する工程）。
【００７８】
その後、Ｐ型不純物のイオンが、酸化膜８３の表面からエピタキシャル層５３の内部に向けて注入される。次いで、ドライブイン拡散処理が行われる。このドライブイン拡散処理により、エピタキシャル層５３に注入されたＰ型不純物のイオンが拡散し、図６Ｈに示すように、エピタキシャル層５３に、ボディ領域５５が形成される（ボディ領域を形成する工程）。また、エピタキシャル層５３におけるボディ領域５５以外の部分は、エピタキシャル成長後のままの状態でＮ-型領域５４となる。
【００７９】
ドライブイン拡散処理の後、図６Ｉに示すように、酸化膜８３上に、ソース領域５９を形成すべき部分と対向する部分に開口を有するマスク８５が形成される。そして、マスク８５の開口を介して、エピタキシャル層５３の表層部に、Ｎ型不純物のイオンが注入される。このイオン注入後、マスク８５は除去される。
さらに、図６Ｊに示すように、酸化膜８３上に、ソースコンタクト領域６０を形成すべき部分と対向する部分に開口を有するマスク８６が形成される。そして、マスク８６の開口を介して、エピタキシャル層５３の表層部に、Ｐ型不純物のイオンが注入される。このイオン注入後、マスク８６は除去される。
【００８０】
その後、アニール処理が行われる。このアニール処理により、エピタキシャル層５３の表層部に注入されたＮ型不純物およびＰ型不純物のイオンが活性化され、図６Ｋに示すように、エピタキシャル層５３の表層部に、ソース領域５９およびソースコンタクト領域６０が形成される（ソース領域を形成する工程）。
以上の工程を経た後、酸化膜８３のゲートトレンチ５６外に存在する部分が除去され、ゲートトレンチ５６の内面上のみに酸化膜８３が残されることにより、ゲート絶縁膜５７が得られる。
【００８１】
その後、ＣＶＤ法により、エピタキシャル層５３上にＳｉＯ2が堆積される。次いで、堆積されたＳｉＯ2上に、コンタクト孔６１およびコンタクト孔６５を形成すべき部分と対向する部分に開口を有するマスク７０が形成され、このマスク７０を用いて、ＳｉＯ2がドライエッチングされる。これにより、図６Ｌに示すように、コンタクト孔６１およびコンタクト孔６５が形成された層間絶縁膜６３が形成される。
【００８２】
そして、図６Ｍに示すように、コンタクト孔６１にゲートプラグ６２が埋設され、このゲートプラグ６２上にゲート配線６６が形成されるとともに、コンタクト孔６５にソースプラグ６８が埋設され、このソースプラグ６８上にソース配線６４が形成される。また、Ｎ+型基板５２の裏面にドレイン電極８７が形成される。これにより、図５に示す半導体装置５１が得られる。
【００８３】
図７は、本発明の第２の参考例に係る半導体装置の模式的な断面図である。図７において、図５に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
この半導体装置９１において、エピタキシャル層５３のＮ-型領域５４には、ゲートトレンチ５６の底面からＮ-型領域５４の底部（Ｎ+型基板５２の上面から所定距離だけ上方に離れた位置）に至る部分に、Ｐ-型のＰ-型不純物含有領域８４（低濃度領域）が形成されている。Ｐ-型不純物含有領域８４は、Ｎ-型領域５４にＰ型不純物が含有された領域である。すなわち、Ｎ-型領域５４において、Ｐ-型不純物含有領域８４以外の残余部分よりもＮ型不純物濃度が低い領域である。
【００８４】
また、Ｐ-型不純物含有領域８４は、たとえば、その幅Ｗ3が、ゲートトレンチ５６の幅Ｗ1と等しい。また、Ｐ-型不純物含有領域８４の不純物濃度および厚みＴa2は、たとえば、不純物濃度が１×１０15ｃｍ-3〜１×１０17ｃｍ-3で、厚みＴa2が１μｍ〜１０μｍであり、不純物濃度が１×１０16ｃｍ-3〜１×１０17ｃｍ-3で、厚みＴa2が１μｍ〜５μｍであることが好ましい。より具体的には、不純物濃度が１×１０16ｃｍ-3で、厚みＴaが４μｍであること、および不純物濃度が１×１０17ｃｍ-3で、厚みＴa2が１μｍであることが好ましい。
【００８５】
この構成によっても、エピタキシャル層５３において、ゲートトレンチ５６の底面からＮ-型領域５４の底部に至る部分に、Ｐ-型不純物含有領域８４が形成されているので、Ｎ型不純物濃度の一様なＮ-型領域１０３が形成されている従来の構成に比べ、Ｎ-型領域５４とボディ領域５５との界面から広がる空乏層９０の厚さＴdep3を大きくすることができる。その結果、ドレイン電極８７に電圧が印加されたときにゲート絶縁膜５７に印加されるゲート・ドレイン電圧を低減することができる。その結果、ゲート絶縁膜５７の膜厚を薄くすることができるので、チャネル形成領域９２におけるチャネル抵抗Ｒch5を低減し、半導体装置９１のオン抵抗Ｒon5を低減することができる。
【００８６】
この半導体装置９１は、図６Ａ〜図６Ｍを参照して説明した方法と類似の方法によって作製することができる。半導体装置９１の製造に際しては、図６Ｃで示した工程において、エピタキシャル層５３上に、Ｐ型不純物を添加（ドーピング）しながらＳｉを堆積させて、Ｐ型不純物が含有された低濃度材料堆積層６９を形成すればよい。
以上、本発明の複数の実施形態および参考例を説明したが、本発明および参考例は、他の形態で実施することもできる。
【００８７】
たとえば、半導体装置１、半導体装置３１および半導体装置５１の各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、半導体装置１、半導体装置３１および半導体装置５１において、Ｐ型の部分がＮ型であり、Ｎ型の部分がＰ型であってもよい。
また、半導体装置３１において、ゲート絶縁膜３５の底部３６は、ＳｉＯ2からなる下層膜とＳｉＮからなる上層膜とで構成される２層構造であってもよい。この場合、下層膜と上層膜とは、半導体装置１の製造方法と同様の方法により作製できる。
【００８８】
また、半導体装置５１において、たとえば、ゲートトレンチ５６の底面からＮ-型領域５４の底部（Ｎ+型基板５２の上面から所定距離だけ上方に離れた位置）に至る部分に形成される領域は、当該領域以外の残余部分よりもＮ型不純物濃度が低い領域であれば、Ｎ--型の半導体領域であってもよい。なお、上記Ｎ--型の半導体領域を形成するには、たとえば、図６Ｃで示す工程において、エピタキシャル層５３上に、エピタキシャル層５３よりもＮ型不純物濃度の低いＳｉを堆積させればよい。
【００８９】
また、半導体装置５１においては、ゲート絶縁膜５７は、たとえば、図８に示すように、エピタキシャル層５３におけるボディ領域５５に対向するボディ領域対向部９６と、ソース領域５９に対向し、ボディ領域対向部９６よりも厚い膜厚を有するソース領域対向部９５とを有していてもよい。このようなゲート絶縁膜５７は、たとえば、第１の実施形態で示したように、ゲート絶縁膜５７を形成する前に、エピタキシャル層５３にソース領域５９およびボディ領域５５を形成すればよい。
【００９０】
ソース領域５９は、ボディ領域５５に比べて、その不純物濃度が大きく、ボディ領域５５よりも大きい酸化レートで酸化される。そのため、上記のように膜厚の異なるソース領域対向部９５およびボディ領域対向部９６を有するゲート絶縁膜５７を形成することができる。
また、この明細書および図面の記載から、特許請求の範囲に記載した発明以外にも、以下のような特徴が抽出され得る。
項１．半導体層と、第１導電型不純物を含有し、前記半導体層の基層部に形成された第１導電型の第１導電型領域と、前記半導体層に形成され、前記第１導電型領域に接する第２導電型のボディ領域と、前記半導体層に形成され、前記ボディ領域を貫通し、最深部が前記第１導電型領域に達するトレンチと、前記半導体層の表層部における前記トレンチの周囲に形成され、前記ボディ領域に接する前記第１導電型のソース領域と、前記トレンチの底面および側面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記トレンチに埋設されたゲート電極とを含み、前記第１導電型領域において、前記トレンチの底面から前記第１導電型領域の厚さ方向途中部に至る部分が、当該部分以外の残余部分よりも、第１導電型不純物濃度の低い低濃度領域である、半導体装置。
この構成によれば、半導体層には、ボディ領域を貫通し、最深部が第１導電型領域に達するトレンチが形成されている。トレンチの底面および側面上には、ゲート絶縁膜が形成されており、このゲート絶縁膜を介してゲート電極がトレンチに埋設されている。
そして、第１導電型領域において、トレンチの底面から第１導電型領域の厚さ方向途中部に至る部分は、当該部分の残余部分よりも、第１導電型不純物濃度の低い低濃度領域である。
そのため、第１導電型（たとえば、Ｎ型）不純物濃度の一様な第１導電型領域がトレンチの下方に形成されている従来の構成（たとえば、図９参照）に比べ、第１導電型領域とボディ領域との界面からトレンチの下方に広がる空乏層の、第１導電型領域の厚さ方向における厚さを大きくすることができる。
空乏層の厚さを大きくすることにより、ゲート絶縁膜に印加されるゲート・ドレイン電圧を低減することができる。その結果、ゲート絶縁膜の膜厚を薄くすることができるので、半導体装置のオン抵抗を低減することができる。
前記低濃度領域は、第１導電型領域における低濃度領域以外の残余部分よりも、第１導電型不純物濃度が低ければ、たとえば、第１導電型不純物が含有されていない真性半導体領域であってもよいし、第２導電型不純物が含有されている構成であってもよい。とりわけ、第２導電型不純物が含有されている構成であれば、第１導電型領域と低濃度領域との接合界面に空乏層が形成されるので、好ましい。
そして、項１のような構造の半導体装置は、第１導電型の半導体層にトレンチを形成する工程と、前記トレンチの底部に、前記半導体層の第１導電型不純物濃度よりも低い第１導電型不純物濃度を有する半導体材料を埋設する工程と、前記トレンチの側面を含む前記半導体層の表面および前記半導体材料の表面を酸化させて、酸化膜を形成する工程と、前記酸化膜上に前記トレンチを埋め尽くすように、ゲート電極を形成する工程と、前記半導体層の表面から第２導電型の不純物を導入して、前記第２導電型のボディ領域を形成する工程と、前記半導体層の表面から前記トレンチの周囲に前記第１導電型の不純物を導入して、前記ボディ領域に接する前記第１導電型のソース領域を形成する工程と、前記酸化膜における前記トレンチ外の部分を除去して、前記トレンチの底面および側面上に、ゲート絶縁膜を形成する工程とを含む、半導体装置の製造方法により得ることができる。
また、項１の半導体装置において、ゲート絶縁膜は、前記トレンチの側面において、前記ソース領域に隣接する部分の膜厚が前記ボディ領域に対向する部分の膜厚よりも厚いことが好ましい。
トレンチの側面において、ゲート絶縁膜におけるソース領域に隣接する部分の膜厚が、ボディ領域に対向する部分の膜厚よりも厚い構成であれば、半導体装置のオン抵抗を増大させることなく、ゲート電極とソース領域との間に生じる寄生容量を低減することができる。そのため、ゲート容量をさらに低減することができ、ゲート電荷量を一層低減することができる。その結果、より一層高速なスイッチング動作を達成することができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００９１】
【図１】本発明の第１の実施形態に係る半導体装置の模式的な断面図である。
【図２Ａ】図１の半導体装置の製造方法を工程順に示す断面図である。
【図２Ｂ】図２Ａの次の工程を示す断面図である。
【図２Ｃ】図２Ｂの次の工程を示す断面図である。
【図２Ｄ】図２Ｃの次の工程を示す断面図である。
【図２Ｅ】図２Ｄの次の工程を示す断面図である。
【図２Ｆ】図２Ｅの次の工程を示す断面図である。
【図２Ｇ】図２Ｆの次の工程を示す断面図である。
【図２Ｈ】図２Ｇの次の工程を示す断面図である。
【図２Ｉ】図２Ｈの次の工程を示す断面図である。
【図２Ｊ】図２Ｉの次の工程を示す断面図である。
【図３】本発明の第２の実施形態に係る半導体装置の模式的な断面図である。
【図４Ａ】図３の半導体装置の製造方法を工程順に示す断面図である。
【図４Ｂ】図４Ａの次の工程を示す断面図である。
【図４Ｃ】図４Ｂの次の工程を示す断面図である。
【図４Ｄ】図４Ｃの次の工程を示す断面図である。
【図４Ｅ】図４Ｄの次の工程を示す断面図である。
【図４Ｆ】図４Ｅの次の工程を示す断面図である。
【図４Ｇ】図４Ｆの次の工程を示す断面図である。
【図４Ｈ】図４Ｇの次の工程を示す断面図である。
【図４Ｉ】図４Ｈの次の工程を示す断面図である。
【図４Ｊ】図４Ｉの次の工程を示す断面図である。
【図４Ｋ】図４Ｊの次の工程を示す断面図である。
【図５】本発明の第１の参考例に係る半導体装置の模式的な断面図である。
【図６Ａ】図５の半導体装置の製造方法を工程順に示す断面図である。
【図６Ｂ】図６Ａの次の工程を示す断面図である。
【図６Ｃ】図６Ｂの次の工程を示す断面図である。
【図６Ｄ】図６Ｃの次の工程を示す断面図である。
【図６Ｅ】図６Ｄの次の工程を示す断面図である。
【図６Ｆ】図６Ｅの次の工程を示す断面図である。
【図６Ｇ】図６Ｆの次の工程を示す断面図である。
【図６Ｈ】図６Ｇの次の工程を示す断面図である。
【図６Ｉ】図６Ｈの次の工程を示す断面図である。
【図６Ｊ】図６Ｉの次の工程を示す断面図である。
【図６Ｋ】図６Ｊの次の工程を示す断面図である。
【図６Ｌ】図６Ｋの次の工程を示す断面図である。
【図６Ｍ】図６Ｌの次の工程を示す断面図である。
【図７】本発明の第２の参考例に係る半導体装置の模式的な断面図である。
【図８】図５の半導体装置の変形例を示す模式的な断面図である。
【図９】従来のトレンチゲート型ＶＤＭＯＳＦＥＴを有する半導体装置の模式的な断面図である。
【図１０】図９に示すＶＤＭＯＳＦＥＴのオン抵抗Ｒon3とゲート電荷量Ｑg3との関係を示すグラフである。
【符号の説明】
【００９２】
１      半導体装置
３      ボディ領域
４      Ｎ-型層
５      ボディ層
６      ゲートトレンチ
７      ゲート絶縁膜
８      ゲート電極
９      ソース領域
１０    コンタクト領域
１７    Ｎ-型層
１９    Ｎ-型層
２１    トレンチ
２２    Ｎ-型層
２３    Ｎ-型層
２４    Ｐ型不純物含有領域
３１    半導体装置
３２    第１絶縁層
３３    第２絶縁層
３４    第３絶縁層
３５    ゲート絶縁膜
３６    底部
３７    上部
３８    ソース領域対向部
３９    ボディ領域対向部
４０    絶縁層
４１    Ｎ-型層
４２    酸化膜
４３    ソース領域対向部
４４    ボディ領域対向部
５０    絶縁層
５１    半導体装置
５３    エピタキシャル層
５４    Ｎ-型領域
５５    ボディ領域
５６    トレンチ
５７    ゲート絶縁膜
５８    ゲート電極
５９    ソース領域
６０    ソースコンタクト領域
６７    真性半導体領域
６９    低濃度材料堆積層
７１    底部
７２    上部
７３    下層膜
７４    上層膜
７５    ソース領域対向部
７６    ボディ領域対向部
８４    Ｐ-型不純物含有領域
９１    半導体装置
９５    ソース領域対向部
９６    ボディ領域対向部
４Ａ    上面
８Ａ    底面
１７Ａ  露出面
２２Ａ  上面
２３Ａ  露出面
【図１】
0005394025.tif 000002
【図２Ａ】
0005394025.tif 000003
【図２Ｂ】
0005394025.tif 000004
【図２Ｃ】
0005394025.tif 000005
【図２Ｄ】
0005394025.tif 000006
【図２Ｅ】
0005394025.tif 000007
【図２Ｆ】
0005394025.tif 000008
【図２Ｇ】
0005394025.tif 000009
【図２Ｈ】
0005394025.tif 000010
【図２Ｉ】
0005394025.tif 000011
【図２Ｊ】
0005394025.tif 000012
【図３】
0005394025.tif 000013
【図４Ａ】
0005394025.tif 000014
【図４Ｂ】
0005394025.tif 000015
【図４Ｃ】
0005394025.tif 000016
【図４Ｄ】
0005394025.tif 000017
【図４Ｅ】
0005394025.tif 000018
【図４Ｆ】
0005394025.tif 000019
【図４Ｇ】
0005394025.tif 000020
【図４Ｈ】
0005394025.tif 000021
【図４Ｉ】
0005394025.tif 000022
【図４Ｊ】
0005394025.tif 000023
【図４Ｋ】
0005394025.tif 000024
【図５】
0005394025.tif 000025
【図６Ａ】
0005394025.tif 000026
【図６Ｂ】
0005394025.tif 000027
【図６Ｃ】
0005394025.tif 000028
【図６Ｄ】
0005394025.tif 000029
【図６Ｅ】
0005394025.tif 000030
【図６Ｆ】
0005394025.tif 000031
【図６Ｇ】
0005394025.tif 000032
【図６Ｈ】
0005394025.tif 000033
【図６Ｉ】
0005394025.tif 000034
【図６Ｊ】
0005394025.tif 000035
【図６Ｋ】
0005394025.tif 000036
【図６Ｌ】
0005394025.tif 000037
【図６Ｍ】
0005394025.tif 000038
【図７】
0005394025.tif 000039
【図８】
0005394025.tif 000040
【図９】
0005394025.tif 000041
【図１０】
0005394025.tif 000042