(57)【特許請求の範囲】
【請求項１】
ベース基板上に半導体層を形成して化学機械研磨処理を行うＳＯＩ基板の作製方法であって、
複数の半導体基板のそれぞれにおいて、前記ベース基板と接合する表面からの深さが異なる位置に脆化層を形成し、
前記ベース基板面内の前記化学機械研磨処理における研磨量が大きい領域に、前記表面から深い位置に前記脆化層が設けられた前記複数の半導体基板を配置し、
前記ベース基板面内の前記化学機械研磨処理における研磨量が小さい領域に、前記表面から浅い位置に前記脆化層が設けられた前記複数の半導体基板を配置し、
前記ベース基板と、前記ベース基板上に配置されている前記複数の半導体基板とを接合させ、
前記脆化層を起点として、前記ベース基板と接合された前記複数の半導体基板を分離することで複数の第１の半導体層を形成し、
前記複数の第１の半導体層を化学機械研磨処理により研磨して第２の半導体層を形成することを特徴とするＳＯＩ基板の作製方法。
【請求項２】
ベース基板上に半導体層を形成してエッチング処理を行うＳＯＩ基板の作製方法であって、
複数の半導体基板のそれぞれにおいて、前記ベース基板と接合する表面からの深さが異なる位置に脆化層を形成し、
前記ベース基板面内の前記エッチング処理のエッチングレートが大きい領域に、前記表面から深い位置に前記脆化層が設けられた前記複数の半導体基板を配置し、
前記ベース基板面内の前記エッチング処理のエッチングレートが小さい領域に、前記表面から浅い位置に前記脆化層が設けられた前記複数の半導体基板を配置し、
前記ベース基板と、前記ベース基板上に配置されている前記複数の半導体基板とを接合させ、
前記脆化層を起点として、前記ベース基板と接合された前記複数の半導体基板を分離することで複数の第１の半導体層を形成し、
前記複数の第１の半導体層をエッチングして第２の半導体層を形成することを特徴とするＳＯＩ基板の作製方法。
【請求項３】
ベース基板上に半導体層を形成して化学機械研磨処理を行うＳＯＩ基板の作製方法であって、
複数の半導体基板のそれぞれにおいて、前記ベース基板と接合する表面からの深さが異なる位置に脆化層を形成し、
前記ベース基板の中央部に、前記表面から浅い位置に前記脆化層が設けられた前記複数の半導体基板を配置し、
前記ベース基板の周縁部に、前記表面から深い位置に前記脆化層が設けられた前記複数の半導体基板を配置し、
前記ベース基板と、前記ベース基板上に配置されている前記複数の半導体基板とを接合させ、
前記脆化層を起点として、前記ベース基板と接合された前記複数の半導体基板を分離することで複数の第１の半導体層を形成し、
前記複数の第１の半導体層を化学機械研磨処理により研磨して第２の半導体層を形成することを特徴とするＳＯＩ基板の作製方法。
【請求項４】
ベース基板上に半導体層を形成してエッチング処理を行うＳＯＩ基板の作製方法であって、
複数の半導体基板のそれぞれにおいて、前記ベース基板と接合する表面からの深さが異なる位置に脆化層を形成し、
前記ベース基板の中央部に、前記表面から深い位置に前記脆化層が設けられた前記複数の半導体基板を配置し、
前記ベース基板の周縁部に、前記表面から浅い位置に前記脆化層が設けられた前記複数の半導体基板を配置し、
前記ベース基板と、前記ベース基板上に配置されている前記複数の半導体基板とを接合させ、
前記脆化層を起点として、前記ベース基板と接合された前記複数の半導体基板を分離することで複数の第１の半導体層を形成し、
前記複数の第１の半導体層をエッチングして第２の半導体層を形成することを特徴とするＳＯＩ基板の作製方法。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記脆化層の形成は、イオンドーピング法により行うことを特徴とするＳＯＩ基板の作製方法。
【請求項６】
請求項１乃至請求項５のいずれか一において、
前記ベース基板は透光性基板であることを特徴とするＳＯＩ基板の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ基板（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）の作製方法に関する。また、ＳＯＩ基板を用いる半導体装置の作製方法に関する。
【背景技術】
【０００２】
単結晶半導体のインゴットを薄く切断して作製されるシリコンウエハーに代わって、絶縁層の上に薄い単結晶半導体層を設けたＳＯＩと呼ばれる半導体基板（ＳＯＩ基板）が開発されている。ＳＯＩ基板上に設けられた集積回路は、シリコンウエハー上に形成する場合よりもトランジスタの寄生容量を小さくすることができるので、動作速度の向上と消費電力の低減に効果があるとされている。そのためマイクロプロセッサ等の高性能な半導体装置への応用が検討されている。
【０００３】
ＳＯＩ基板を作製する方法の一つとして、特許文献１に開示された方法（水素イオン注入剥離法と呼ばれることがある。）が挙げられる。特許文献１に開示された方法は、第１のシリコンウエハーに水素イオンを注入することで表面から所定の深さに微小気泡層を形成し、第１のシリコンウエハーを第２のシリコンウエハー上に接合し、微小気泡層を劈開面として劈開させることで、第２のシリコンウエハー上に薄いシリコン層（ＳＯＩ層）を形成する技術である。この技術によれば、ＳＯＩ層を分離する熱処理を行うことに加え、酸化性雰囲気での熱処理によってＳＯＩ層に酸化シリコン膜を形成した後に該酸化シリコン膜を除去し、次に１０００〜１３００℃の還元性雰囲気下で熱処理を行って接合強度を高める必要があるとされている。
【０００４】
一方で、耐熱性ガラス等の絶縁性基板上に単結晶シリコン層を設けた半導体装置が知られている（特許文献２を参照）。この半導体装置は、歪み点が７５０℃以上の結晶化ガラスの全面を絶縁性シリコン膜で保護し、水素イオン注入分離法により得られる単結晶シリコン層が該絶縁性シリコン膜上に固着した構成を有する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−１２４０９２号公報
【特許文献２】特開平１１−１６３３６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に開示された方法によって、二つの基板を張り合わせ、一方の基板に形成された微小気泡層又は改質層（脆化層ともいう。以下、本明細書中においては脆化層という。）を起点として該基板を分離することで作製するＳＯＩ基板を作製すると、脆化層における結晶性が著しく低い。そのため、これらの層を、化学機械研磨処理（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ。以下、ＣＭＰという。）又はドライエッチング等により除去する必要がある。
【０００７】
しかし、大面積基板を用いた場合には、ＣＭＰやドライエッチングでは、基板面内において研磨量又はエッチング量のばらつきが生じる。ＣＭＰでは、研磨液を含んだ液を供給しながら研磨布を基板に対して回転させつつ研磨を行い、回転中心から遠いほど研磨布の移動量が大きくなる。そのため、被処理基板の中央に近いほど研磨量が小さくなり、周縁部ほど研磨量が大きくなる傾向がある。ドライエッチングでは、装置の構成（チャンバーの形状等）又はエッチング条件（ガス種、ガス流量比、圧力、パワー等）等によって、基板面内におけるエッチングレートの分布が大きく変化する。一般に、大面積基板対応のドライエッチング装置では、パワーの均一供給が難しく、また、被処理基板と排気孔との間の距離の差異が大きくなるため、プラズマ分布の面内均一性を保つことが困難である。そのため、被処理基板の中央に近いほどエッチング量が大きくなることが多く、等しい深さに脆化層が形成された基板を貼り合わせると、ＣＭＰ又はドライエッチング処理後のＳＯＩ層の厚さは、基板面内でばらつきを生じることになる。
【０００８】
そこで、本発明の一態様は、ＳＯＩ層の厚さの均一性に優れたＳＯＩ基板の作製方法を提供することを課題とする。
【課題を解決するための手段】
【０００９】
本発明の一態様は、複数の半導体基板に形成される脆化層の半導体基板表面からの深さをそれぞれ異ならせ、脆化層の深さが異なる半導体基板をエッチング量又は研磨量に応じて配置する。具体的には、エッチング量又は研磨量の大きい部分には、脆化層が深い位置に形成されるものを配置し、エッチング量又は研磨量の小さい部分には、脆化層が浅い位置に形成されるものを配置し、ＣＭＰ又はエッチングを行うことで、基板面内におけるＳＯＩ層の均一性が高いＳＯＩ基板を作製する。半導体基板の表面から脆化層までの深さは、例えば、ドープにより脆化層を形成する際の加速電圧により制御すればよい。
【発明の効果】
【００１０】
大面積基板を用いた場合であっても、基板面内において均一な厚さのＳＯＩ層を有するＳＯＩ基板を作製することができる。
【図面の簡単な説明】
【００１１】
【図１】ＳＯＩ基板の作製方法の一例を説明する図。
【図２】ＳＯＩ基板の作製方法の一例を説明する図。
【図３】ＳＯＩ基板の作製方法の一例を説明する図。
【図４】ＳＯＩ基板の作製方法の一例を説明する図。
【図５】ＳＯＩ基板の作製方法の一例を説明する図。
【図６】ＳＯＩ基板の作製方法の一例を説明する図。
【図７】ＳＯＩ基板を用いた半導体装置の作製方法の一例を示す図。
【図８】ＳＯＩ基板を用いた半導体装置の作製方法の一例を示す図。
【図９】ＳＯＩ基板を用いた半導体装置の一例を示す図。
【図１０】ＳＯＩ基板を用いた半導体装置の一例を示す図。
【図１１】ＳＯＩ基板を用いた表示装置の一例を示す図。
【図１２】ＳＯＩ基板を用いた表示装置の一例を示す図。
【図１３】ＳＯＩ基板を用いた電子機器を示す図である。
【図１４】ＳＯＩ基板を用いた電子機器を示す図である。
【発明を実施するための形態】
【００１２】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。また、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。また、便宜上、絶縁膜は上面図には表さない場合がある。
【００１３】
（実施の形態１）
本実施の形態では、本発明の一態様であるＳＯＩ基板の作製方法の一例について、図面を参照して説明する。まず、第１の基板１００（ベース基板、ベースウエハーとも呼ばれる。）と第２の基板２００（接合基板、ボンドウエハーとも呼ばれる。）を準備する。
【００１４】
第１の基板１００は、少なくとも、作製工程に耐えうる程度の耐熱性を有し、且つ作製工程中で変質等を生じない程度の耐薬品性を有することを要する。この限りにおいて、第１の基板１００の材料は特定のものに限定されない。例えば、ガラス基板、石英基板、単結晶シリコン基板若しくはステンレス基板等又はこれらの基板上に絶縁層が設けられた基板を用いることができる。ここでは、ガラス基板を用いる。ガラス基板は他の基板よりも大面積のものを作製しやすく、第１の基板として好適だからである。なお、第１の基板１００として透光性基板（透光性を有する基板）を用いると、表示装置に適用できるＳＯＩ基板を作製することができる。
【００１５】
第２の基板２００には、半導体基板を用いる。半導体基板に用いる代表的な材料としては、シリコン又はゲルマニウムが挙げられる。または、ガリウムヒ素、インジウムリン等の化合物半導体を用いても良い。シリコン基板として、代表的には、直径が５インチ（約１２０ｍｍ）、８インチ（約２００ｍｍ）、１２インチ（約３００ｍｍ）のものが用いられる。また、シリコン基板の形状は円形に限定されず、矩形状であってもよい。また、第２の基板２００は単結晶半導体基板に限定されず、多結晶半導体基板であってもよい。本実施の形態では、第２の基板２００として、矩形状に加工された単結晶シリコン基板を用いる。
【００１６】
まず、第１の基板１００上に、絶縁層により第１の接合層１１０を形成する（図１（Ａ−１）を参照）。第１の接合層１１０は、酸化シリコン、酸化窒化シリコン又は窒化酸化シリコンにより形成することができ、特に第１の基板１００がガラス基板の場合には、窒化酸化シリコンにより形成することが好ましい。第１の接合層１１０として窒化酸化シリコンを用いると、ガラス基板に含まれるナトリウム及びカリウム等の不純物元素が単結晶半導体中に侵入することを防止できる。または、シランガス、ジシランガス、トリシランガス又は有機シランガス等のシラン系ガスを用いてＣＶＤ法（化学気相成長法）により形成される酸化シリコン層を用いることができるが、特に有機シランガスを用いて酸化シリコン層を形成することで、他の形成方法よりも表面の平坦性が高い接合層を形成することができる。シランガスを用いる場合には、形成ガス中に二酸化窒素又は一酸化二窒素を含ませることが好適である。有機シランガスとしては、テトラエトキシシラン（略称：ＴＥＯＳ、化学式：Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（化学式：Ｓｉ（ＣＨ３）４）、トリメチルシラン（化学式：（ＣＨ３）３ＳｉＨ）、テトラメチルシクロテトラシロキサン（略称：ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（略称：ＯＭＣＴＳ）、ヘキサメチルジシラザン（略称：ＨＭＤＳ）、トリエトキシシラン（化学式：ＳｉＨ（ＯＣ２Ｈ５）３）又はトリスジメチルアミノシラン（化学式：ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
【００１７】
なお、第１の接合層１１０の形成にはＣＶＤ法又はスパッタリング法を用いることができる。ここで、ＣＶＤ法には、プラズマＣＶＤ、熱ＣＶＤ又は光ＣＶＤを含むものとする。または、基板を熱により酸化することで形成される酸化層を用いても良い。または、第１の基板１００の表面をオゾン水、過酸化水素水又は硫酸過水等で処理することで形成される絶縁層を用いても良い。なお、第１の接合層１１０は概ね５ｎｍ以上５００ｎｍ以下の厚さで設けるとよい。
【００１８】
なお、第１の接合層１１０は、表面の平坦性が高く、且つ表面に親水性を有する材料によって設けることを要する。具体的には、第１の接合層１１０の表面の平均面粗さ（Ｒａ）が０．５ｎｍ以下、自乗平均粗さ（Ｒｍｓ）が０．６ｎｍ以下、好ましくは、平均面粗さが０．３ｎｍ以下、自乗平均粗さが０．４ｎｍ以下となるように形成する。
【００１９】
上記のように第１の基板１００を処理する一方、第２の基板２００にも処理を行う。
【００２０】
第２の基板２００には、表面から所定の深さの位置に脆化層２０２を形成する。脆化層２０２は、清浄化された第２の基板２００の表面から、電界で加速されたイオンを所定の深さに注入することで形成される（図１（Ａ−２）を参照）。ここで、第１の基板１００上に形成される結晶性半導体層（以下、ＳＯＩ層という。）の厚さを考慮して加速電圧等を調整する。ＳＯＩ層の厚さは、５ｎｍ以上５００ｎｍ以下、好ましくは１０ｎｍ以上２００ｎｍ以下とする。脆化層２０２の形成には、水素ガス、不活性ガス又はハロゲンガスを用いる。ここで、不活性ガスとしてはヘリウムが好ましく、ハロゲンとしてはフッ素が好ましい。軽元素のほうが基板の深い位置まで侵入できるため、加速電圧の調整による脆化層の形成が比較的容易だからである。
【００２１】
脆化層２０２の形成では高い加速電圧でイオン注入を行うため、第２の基板２００の表面が荒くなることがある。そのため、イオン注入される表面に予め保護層２０１を設けておくとよい。この保護層２０１は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン若しくは窒化シリコン等を単層で又は関そうして０．５ｎｍ以上２００ｎｍ以下の厚さで設ければよい。
【００２２】
なお、ここでドーピング条件によって、半導体基板の表面から脆化層２０２までの深さが決定される。すなわち、ドーピング条件（特に、加速電圧）を変化させることで、形成されるＳＯＩ層の厚さを変化させることができる。
【００２３】
図２は、イオン注入時の加速電圧（横軸）と分離直後の半導体層の厚さ（縦軸）との関係の一例を示す。ここで、縦軸に示す分離直後の半導体層の厚さは、第１の基板１００と複数の第２の基板２００とを接合させ、第２の基板２００に設けられた脆化層２０２を起点として分離した直後の半導体層を分光エリプソメータ（株式会社堀場製作所製、全自動超薄膜計測システム（ＵＴ−３００））により測定したものである。例えば、後のＣＭＰ処理による研磨量の大きい領域における研磨量が、研磨量の小さい領域における研磨量の２倍程度であれば、研磨量の大きい領域に配置する第２の基板２００に対しては加速電圧約５０ｋＶでドーピングして半導体層の厚さを約１２０ｎｍとし、研磨量の小さい領域に配置する第２の基板２００に対しては加速電圧約３０ｋＶでドーピングして半導体層の厚さを約６０ｎｍとすればよい。
【００２４】
または、後のＣＭＰ処理による研磨量の大きい領域における研磨量が、研磨量の小さい領域における研磨量の３倍程度であれば、研磨量の大きい領域に配置する第２の基板２００に対しては加速電圧約５０ｋＶでドーピングして半導体層の厚さを約１２０ｎｍとし、研磨量の小さい領域に配置する第２の基板２００に対しては加速電圧約３０ｋＶでドーピングして半導体層の厚さを約４０ｎｍとすればよい。ここで、ドーピングするイオン種としてはＨ＋を用いたが、他のイオン種を用いた場合も同様の傾向がある。また、ドーピング時の加速電圧を一定とし、イオン種としてＨ３＋を用いると、Ｈ＋を用いた場合のほぼ１／３の深さに脆化層が形成される。従って、加速電圧を一定とし、ドーピングに用いるイオン種を異ならせることで、表面から脆化層までの深さを異ならせても良い。例えば、後のＣＭＰ処理による研磨量の大きい領域における研磨量が、研磨量の小さい領域における研磨量の３倍程度であれば、研磨量の大きい領域に配置する第２の基板２００に対してはＨ＋を用いてドーピングを行い、研磨量の小さい領域に配置する第２の基板２００に対してはＨ３＋を用いてドーピングを行い、これらのドーピング時の加速電圧等は等しいもの（例えば４０ｋＶ）とすればよい。ただし、これらの条件に限定されるものではない。
【００２５】
次に、第２の基板２００上に第２の接合層２１０を形成する（図１（Ｂ−２）を参照）。第２の接合層２１０は、第１の接合層１１０と同様に形成すればよい。ただし、ＣＶＤ法等による場合には、第２の基板２００に設けられた脆化層２０２からの脱ガスが起こらない温度（例えば、３５０℃以下）とするとよい。また、単結晶半導体基板若しくは多結晶半導体基板からＳＯＩ層を分離する熱処理は、接合層を形成する温度よりも高い温度で行われるとよい。
【００２６】
なお、化学気相成長法としては、プラズマＣＶＤ法、熱ＣＶＤ法又は光ＣＶＤ法を用いれば良い。特に、ＴＥＯＳと酸素を用いたプラズマＣＶＤ法によれば、接合層に適する平坦な酸化シリコン層を低温（概ね３５０℃以下）で形成することができる。または、ＳｉＨ４とＮＯ２を用いた熱ＣＶＤ法を適用してもよい。
【００２７】
また、第２の接合層２１０となる酸化シリコン層は、オゾン水と過酸化水素水とを含む薬液処理により形成してもよいし、オゾン水による処理のみで形成しても良い。その場合には、厚さは０．５ｎｍ以上５ｎｍ以下程度とする。
【００２８】
または、第２の接合層２１０として、第２の基板２００を熱により酸化することで形成される酸化層を用いても良い。第２の基板２００として単結晶シリコン基板を用いる場合には、基板を熱により酸化することで、好適な酸化層を形成することができる。また、熱により酸化することで酸化層を形成する場合には、雰囲気中にハロゲンを含むガスを含ませるとよい。雰囲気中に含ませるハロゲンを含むガスとしては、ＨＣｌ、ＨＦ、ＮＦ３、ＨＢｒ、Ｃｌ２、ＣｌＦ３、ＢＣｌ３、Ｆ２、Ｂｒ２等の一種又は複数種を用いる。雰囲気中にハロゲンを含むガスを含ませて熱により酸化することで、ハロゲンを含んだ酸化層を形成することができる。第２の接合層２１０にハロゲンを含ませておくと、例えばガラス基板と半導体基板を接合させるに際して、ガラス基板に含まれるナトリウム又はカリウム等の不純物元素が半導体基板中に侵入し、拡散することを防ぐことができる。
【００２９】
なお、第１の接合層１１０と第２の基板２００との接合強度に問題がなければ、第２の接合層２１０を形成することなく、第１の接合層１１０と第２の基板２００とを直接接合しても良い。
【００３０】
同様に、第１の接合層１１０を形成することなく、第１の基板１００と第２の接合層２１０とを直接接合しても良い。
【００３１】
つまり、必ずしも第１の基板１００上と第２の基板２００上の双方に接合層を形成しなくともよい。接合層を形成しない場合には、工程数が減るため、スループットを向上させることができる。
【００３２】
次に、第１の基板１００上に形成された第１の接合層１１０と、第２の基板２００上に形成された第２の接合層２１０とを密接させて接合する。第１の接合層１１０と第２の接合層２１０とを接合させることにより、接合形成層１１２が形成される（図１（Ｃ）を参照）。より強固に接合するためには、第１の基板１００と第２の基板２００に対して圧力を加えれば良い。ここで、加える圧力の方向は、第１の接合層１１０と第２の接合層２１０の接合面に対して、概ね垂直な方向とする。更に、熱処理を行うことで接合強度が向上する。また、圧力を加えた状態で熱処理をしても良い。圧力を加えた状態で熱処理を行うことで、第１の接合層１１０と第２の接合層２１０との接合がより強固になるため、接合層間の分離を低減でき、歩留まりが向上する。また、作製される半導体装置の信頼性が向上する。
【００３３】
本実施の形態では、第１の接合層１１０（または第１の基板１００）と第２の接合層２１０（または第２の基板２００）とを接合させ、脆化層２０２を起点として第２の基板２００を分離し、残存する脆化層の一部を除去することで、ＳＯＩ層を形成する。そして、本実施の形態では、残存する脆化層をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により除去する。しかし、大面積基板をＣＭＰにより研磨処理すると、被処理物の面内で研磨量に大きなばらつきが生じる。従って、第２の基板２００において表面から脆化層までの深さが一様であると、ＣＭＰによる研磨処理量のばらつきがＳＯＩ層の厚さのばらつきとなる。
【００３４】
そこで、本実施の形態では、ＣＭＰによる研磨量の大きい領域には表面から深い位置に脆化層が設けられた第２の基板を配置し、ＣＭＰによる研磨量の小さい領域には表面から浅い位置に脆化層が設けられた第２の基板を配置する。すなわち、第１の基板の中央部には、表面から浅い位置に脆化層が設けられた第２の基板を配置して接合させ、第１の基板の周縁部には、表面から深い位置に脆化層が設けられた第２の基板を配置して接合させる。表面から脆化層までの深さが異なる複数の第２の基板は、脆化層までの深さを多段階に設定して、配置すればよい。図３を参照して具体的に説明する。
【００３５】
図３（Ａ）は、第２の基板２００Ａ〜２００Ｄの側面図を示す。第２の基板２００Ａ〜２００Ｄは、接合層表面から脆化層までの深さが異なる。第２の基板２００Ａは接合層表面から距離ａの位置に脆化層２０２Ａを有し、第２の基板２００Ｂは接合層表面から距離ｂの位置に脆化層２０２Ｂを有し、第２の基板２００Ｃは接合層表面から距離ｃの位置に脆化層２０２Ｃを有し、第２の基板２００Ｄは接合層表面から距離ｄの位置に脆化層２０２Ｄを有する。なお、ａ〜ｄの大小関係はａ＜ｂ＜ｃ＜ｄとしている。すなわち、本実施の形態では、表面から脆化層までの深さを４段階としている。ただし、これに限定されず、２段階又は３段階に設定しても良いし、更に多段階に設定しても良い。
【００３６】
図３（Ｂ）は、第２の基板２００Ａ〜２００Ｄが貼り合わせられる第１の基板１００の上面図を示す。第１の基板１００は４の領域により区分けされる。ここでは、第１の基板１００のサイズは、縦が約６００ｍｍ、横が約７２０ｍｍであり、第２の基板２００Ａ〜２００Ｄのサイズは、縦が約１２０ｍｍ、横が約１２０ｍｍである。従って、第１の基板１００上には、複数の第２の基板２００を６行５列で配置することができる。ただし、これに限定されず、あらゆるサイズの基板を用いることができる。そして、貼り合わせ後の工程でＣＭＰによる研磨量の大きい領域（第１の基板１００の周縁部）には表面から深い位置に脆化層が設けられた第２の基板を配置し、ＣＭＰによる研磨量の小さい領域（第１の基板１００の中央部）には表面から浅い位置に脆化層が設けられた第２の基板を配置する。すなわち、第１の基板１００上の第１の領域２２１には第２の基板２００Ａを配置し、第２の領域２２２には第２の基板２００Ｂを配置し、第３の領域２２３には第２の基板２００Ｃを配置し、第４の領域２２４には第２の基板２００Ｄを配置する。このように配置して貼り合わせを行うことで、ＣＭＰによる研磨量の大きい領域には厚い層が形成され、ＣＭＰによる研磨量の小さい領域には薄い層が形成されることになる（図３（Ｃ）を参照）。
【００３７】
なお、接合を低温で行うためには、接合を形成する面を清浄化することが好ましい。清浄化された第１の接合層１１０と清浄化された第２の接合層２１０とを密接させると、表面間引力により接合形成層１１２が形成される。清浄化した表面を親水性表面とするためには、清浄化した表面に対して多数の水酸基を付与すればよい。例えば、第１の接合層１１０及び第２の接合層２１０の一方又は双方の表面を、酸素プラズマ処理若しくはオゾン処理することで、これらの表面を親水性にすることができる。このように表面を親水性とすることで、表面の水酸基が作用して水素結合により強固な接合が形成される。第１の接合層１１０と第２の接合層２１０が異種材料である場合には、清浄化工程を経ることが特に好ましい。
【００３８】
また、良好な接合を形成するために、接合を形成する面を活性化しておいても良い。例えば、接合を形成する面に原子ビーム又はイオンビームを照射する。原子ビーム又はイオンビームを利用する場合には、例えば、アルゴン等の不活性ガス中性原子ビーム又は不活性ガスイオンビームを用いることができる。このようなビームの照射により、第１の接合層１１０又は第２の接合層２１０の表面に未結合手が露出し、化学的に活性な表面が形成される。または、プラズマ照射若しくはラジカル処理を行ってもよい。接合を形成する面に対してこのような表面処理を行うことにより、第１の接合層１１０と第２の接合層２１０が異種材料であっても、概ね２００〜４００℃で接合形成層１１２を形成することができる。表面を活性化して接合するには、当該表面を高度に清浄化しておくことが要求されるので、真空中で行うことが好ましく、より好ましくは高真空中で行う。このように、表面処理を経て接合された接合形成層１１２では、接合強度が向上するため、歩留まりが向上する。
【００３９】
接合形成層１１２の接合強度を更に高めるためには、接合後に加熱処理又は加圧処理を行うことが好ましい。第１の接合層１１０と第２の接合層２１０が室温にて貼り合わせられた場合には、接合後に熱処理を行うことが、特に好ましい。加熱処理又は加圧処理を行うことで、接合を形成する面において接合に寄与する主な結合を水素結合から共有結合にすることができ、接合強度が向上する。加熱処理の温度は、第１の基板１００の耐熱温度以下で行う。加圧処理においては、接合面に対して概ね垂直な方向に圧力を加える。ここで加える圧力は、第１の基板１００と第２の基板２００の機械的強度を考慮して決定する。
【００４０】
次に、複数の第２の基板２００が貼り合わせられた第１の基板１００に対して熱処理を行い、脆化層２０２を起点として、第２の基板２００を第１の基板１００から分離する（図１（Ｄ）及び図３（Ｃ）を参照）。ここで、分離には物理的手段を用いればよい。熱処理の温度は第１の接合層１１０及び第２の接合層２１０の形成温度以上、第１の基板１００の耐熱温度以下で行うことが好ましい。例えば、第１の基板１００としてガラス基板を用いる場合には、概ね４００〜６００℃の熱処理を行うことにより、脆化層２０２に形成された微小な空洞の体積が変化し、脆化層２０２に沿って劈開させることが容易となる。第１の基板１００として単結晶シリコン基板を用いる場合には概ね１０００℃程度までの温度で熱処理を行うことが可能である。接合形成層１１２は第１の基板１００と接合しているので、第１の基板１００上には第２の基板２００と同じ結晶性のＳＯＩ層が残存することとなる。
【００４１】
なお、物理的手段とは、力学的手段又は機械的手段を意味する。すなわち、対象物に対して力学的エネルギー（機械的エネルギー）を付与する手段を指しており、その手段は、代表的には機械的に力を加えること（例えば、人間の手や把治具で引き剥がす処理、ローラーを回転させながら分離する処理等）である。また、ウオータージェットで劈開して分離する方法を適用しても良い。
【００４２】
本実施の形態では、上記の分離工程後にＣＭＰにより研磨することで、残存する損傷層１１４を除去しつつ平坦化及び薄膜化され、ＳＯＩ層１１６が形成される（図１（Ｅ）及び図３（Ｄ）を参照）。ＳＯＩ層１１６の厚さは第２の基板２００Ａの表面から脆化層２０２Ａまでの距離ａより小さくする。具体的には、ＳＯＩ層１１６の厚さは概ね５〜５００ｎｍ、好ましくは１０〜２００ｎｍとする。上記説明したように複数の第２の基板２００Ａ〜２００Ｄを配置した第１の基板１００をＣＭＰにより研磨することで、第１の基板１００上に、厚さのばらつきの小さいＳＯＩ層を形成することができる。なお、複数の第２の基板２００Ａ〜２００Ｄにより形成されるＳＯＩ層をまとめてＳＯＩ層１１６と呼ぶこととする。
【００４３】
次に、ＳＯＩ層に対して、結晶性の向上を目的とした熱処理等を、第１の基板１００の耐熱温度以下で行うことが好ましい。なお、第１の基板１００が単結晶シリコン基板又は石英基板等である場合には概ね１０００℃で処理を行うことが可能であるが、第１の基板１００がガラス基板である場合には、概ね４００〜６００℃での熱処理に限られる。そこで、第１の基板１００がガラス基板である場合には、レーザ照射を行うことが好ましい。レーザ照射には線状レーザを用いることが好ましい。線状レーザを用いることで、高いスループットで処理を行うことができる。上記したようにＳＯＩ層の厚さのばらつきを小さくすることができるため、線状レーザを用いて処理を行っても面内ばらつきを生じることなく結晶性を均一にすることができる。
【００４４】
なお、本実施の形態では第１の基板１００のサイズを縦６００ｍｍとし、横７２０ｍｍとしたが、これに限定されない。第１の基板１００のサイズが更に大きくなると、ＣＭＰによる面内ばらつきが更に大きくなるため、本実施の形態にて説明したように厚さの異なる第２の基板を配置する効果が更に大きくなる。また、第２の基板２００のサイズも特に限定されないことは勿論である。
【００４５】
また、脆化層２０２を劈開面として第２の基板２００を分離する前に、分離しやすくするためのきっかけを形成してもよい。さらには、第２の基板２００を分離する際、第１の基板１００又は第２の基板２００の少なくとも一方の表面に光又は熱により剥離可能な粘着シートを設けて、第１の基板１００及び第２の基板２００のいずれかを固定し、他方を引き剥がすと、分離が更に容易になる。このとき、第１の基板１００又は第２の基板２００の他方に支持部材を設けることで、容易に引き剥がすことができる。
【００４６】
なお、ＳＯＩ層１１６と接合形成層１１２の間にバリア層を設けても良い。バリア層は、第１の基板１００として用いられるガラス基板からアルカリ金属若しくはアルカリ土類金属のような可動イオンとなる不純物元素が拡散してＳＯＩ層１１６がこれらに汚染されることを防止できる材料により形成する。バリア層としては、例えば、窒化シリコン、窒化酸化シリコン若しくは酸化窒化シリコンなどの窒素を含有する絶縁物により単層で、又は積層して形成することができる。例えば、ＳＯＩ層１１６側から酸化窒化シリコン層と、窒化酸化シリコン層と、を積層して形成することで、バリア層を設けることができる。
【００４７】
なお、ここで酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ  Ｆｏｒｗａｒｄ  Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、組成範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、シリコンが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは、ＲＢＳ及びＨＦＳを用いて測定した場合に、組成範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、シリコンが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。但し、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。
【００４８】
なお、第１の接合層１１０が不要な場合には特に形成しなくても良い（図４を参照）。または、第２の接合層２１０が不要な場合には特に形成しなくても良い（図５を参照）。なお、接合層が不要な場合とは、接合層を形成しなくとも、貼り合わせ面同士が良好に貼り合わせられる場合をいう。第１の接合層１１０及び第２の接合層２１０の一方のみを形成し、又は双方を形成しないことで、工程数が減少し、スループットが向上する。
【００４９】
（実施の形態２）
本実施の形態では、本発明の一態様であるＳＯＩ基板の作製方法の一例であって、実施の形態１とは異なるものについて、図面を参照して説明する。具体的には、脆化層の除去にＣＭＰではなく、エッチング工程を用いる点が異なる。
【００５０】
まず、実施の形態１と同様に、第１の基板１００と、第２の基板２００とを準備し、第１の基板１００上に第１の接合層１１０を形成し、第２の基板２００上に第２の接合層２１０を形成する。第１の基板１００及び第２の基板２００は、実施の形態１で用いたものと同様のものを用いることができる。また、第１の接合層１１０及び第２の接合層２１０は、実施の形態１と同様の材料及び方法によって形成し、貼り合わせ面の処理（平坦性を高める処理又はイオンビーム等により表面を活性化する処理等）も同様に行うことができる。また、第２の基板２００には、実施の形態１と同様に、イオン注入により脆化層２０２を形成しておく。
【００５１】
第１の接合層１１０（または第１の基板１００）と、第２の接合層２１０（または第２の基板２００）とを密接させることで接合を行う。第１の接合層１１０と第２の接合層２１０を接合することにより、接合形成層１１２が形成される。より強固に接合するためには、第１の基板１００と第２の基板２００に対して圧力を加えれば良い。ここで、加える圧力の方向は、第１の接合層１１０と第２の接合層２１０の接合面に対して、概ね垂直な方向とする。更に、熱処理を行うことで接合強度が向上する。また、圧力を加えた状態で熱処理をしても良い。圧力を加えた状態で熱処理を行うことで、第１の接合層１１０と第２の接合層２１０との接合がより強固になるため、接合層間が剥離してしまうことを低減でき、歩留まりが向上する。また、作製される半導体装置の信頼性が向上する。
【００５２】
次に、第２の基板が有する脆化層２０２を起点として第２の基板２００を分離し、残存する脆化層の一部を除去することで、ＳＯＩ層を形成する。そして、本実施の形態では、残存する脆化層２０２をエッチング工程により除去する。エッチングには、ドライエッチングを用いる。しかし、ドライエッチングでは、電界強度の分布によって被処理面内におけるエッチング量にばらつきが生じる。一般に、ドライエッチングにおける電界集中は、被処理面内で同心円状の分布を示すことが多く、被処理物の中央部では電界強度が集中し、被処理物の周縁部では電界強度の集中が弱い。従って、表面から脆化層までの深さが一様な第２の基板を用いた場合には、エッチングによるエッチング量のばらつきがＳＯＩ層の厚さのばらつきとなって現れる。
【００５３】
そこで、本実施の形態では、ドライエッチングにおける電界集中が被処理面内で同心円状の分布を示す場合について説明する。つまり、本実施の形態では、エッチング量の大きい領域には表面から深い位置に脆化層が設けられた第２の基板を配置し、エッチング量の小さい領域には表面から浅い位置に脆化層が設けられた第２の基板を配置する。すなわち、第１の基板の周縁部には、表面から浅い位置に脆化層が設けられた第２の基板を配置して接合させ、基板の中央部には、表面から深い位置に脆化層が設けられた第２の基板を配置して接合させる。
【００５４】
表面から脆化層までの深さが異なる複数の第２の基板は、脆化層までの深さを多段階に設定して、配置すればよい。具体例について、図６を参照して説明する。
【００５５】
図６（Ａ）は、第２の基板２００Ａ〜２００Ｄの側面図を示す。第２の基板２００Ａ〜２００Ｄは、接合層表面から脆化層までの深さが異なる。第２の基板２００Ａは接合層表面から距離ａの位置に脆化層２０２Ａが形成され、第２の基板２００Ｂは接合層表面から距離ｂの位置に脆化層２０２Ｂが形成され、第２の基板２００Ｃは接合層表面から距離ｃの位置に脆化層２０２Ｃが形成され、第２の基板２００Ｄは接合層表面から距離ｄの位置に脆化層２０２Ｄが形成されている。なお、ａ〜ｄの大小関係はａ＜ｂ＜ｃ＜ｄとしている。すなわち、本実施の形態では、表面から脆化層までの深さを４段階としている。ただし、これに限定されず、２段階又は３段階に設定しても良いし、更に多段階に設定しても良い。
【００５６】
図６（Ｂ）は、第２の基板２００Ａ〜２００Ｄが貼り合わせられる第１の基板１００の上面図を示す。第１の基板１００は４の領域に区分けされる。ここでは、第１の基板１００のサイズは、縦が約６００ｍｍ、横が約７２０ｍｍであり、第２の基板２００Ａ〜２００Ｄのサイズは縦が約１２０ｍｍ、横が約１２０ｍｍである。従って、第１の基板１００上には、第２の基板２００を６行５列で配置することができる。ただし、これに限定されず、あらゆるサイズのものを用いることができる。そして、貼り合わせ後の工程でエッチング量の大きい領域（第１の基板１００の中央部）には表面から深い位置に脆化層が設けられる第２の基板を配置し、エッチング量の小さい領域（第１の基板１００の周縁部）には表面から浅い位置に脆化層が設けられる第２の基板を配置する。すなわち、第１の基板１００上の第１の領域２３１には第２の基板２００Ｄを配置し、第２の領域２３２には第２の基板２００Ｃを配置し、第３の領域２３３には第２の基板２００Ｂを配置し、第４の領域２３４には第２の基板２００Ａを配置する。このように配置して貼り合わせを行うことで、エッチング量の大きい領域には厚い層が形成され、エッチング量の小さい領域には薄い層が形成されることになる（図６（Ｃ）を参照）。
【００５７】
接合形成層１１２を形成後、実施の形態１と同様に、加熱処理又は加圧処理を行うことにより、接合強度を向上させることができる。
【００５８】
第１の基板１００と第２の基板２００を貼り合わせた後、実施の形態１と同様に、脆化層２０２を起点として、第２の基板２００を第１の基板１００から分離する。本実施の形態では、上記の分離工程後にエッチングされることで平坦化及び薄膜化され、ＳＯＩ層１１６が形成される（図６（Ｄ）を参照）。ＳＯＩ層１１６の厚さは第２の基板２００Ａの表面から脆化層２０２Ａまでの距離ａより小さくする。具体的には、ＳＯＩ層１１６の厚さは概ね５〜５００ｎｍ、好ましくは１０〜２００ｎｍとする。上記説明したように第２の基板２００Ａ〜２００Ｄを配置した第１の基板１００をエッチングすることで、第１の基板１００上に、厚さのばらつきの小さいＳＯＩ層を形成することができる。
【００５９】
なお、本実施の形態では第１の基板１００のサイズを縦６００ｍｍとし、横７２０ｍｍとしたが、これに限定されない。第１の基板１００のサイズが更に大きくなると、ＣＭＰによる面内ばらつきが更に大きくなるため、本実施の形態にて説明したように厚さの異なる第２の基板を配置する効果が更に大きくなる。また、第２の基板２００のサイズも特に限定されないことは勿論である。
【００６０】
なお、上記の説明に限定されず、第１の接合層１１０が不要な場合には特に形成しなくても良い（図４を参照）。または、第２の接合層２１０が不要な場合には特に形成しなくても良い（図５を参照）。なお、これらの接合層が不要な場合とは、接合層を形成しなくとも、貼り合わせ面と被貼り合わせ面が良好に貼り合わせられ、接合強度が十分である場合をいう。第１の接合層１１０及び第２の接合層２１０の一方のみを形成し、又は双方を形成しないことで、工程数が減少し、スループットが向上する。
【００６１】
すなわち、本実施の形態にて説明したように、第２の基板の分離後にＣＭＰではなくエッチング工程を用いる場合には、配置方法を異ならせる必要がある。
【００６２】
（実施の形態３）
本実施の形態では、実施の形態１及び実施の形態２を適用して作製したＳＯＩ基板を用いて、半導体装置を作製する方法について説明する。
【００６３】
まず、図７及び図８を参照して、ｎチャネル型薄膜トランジスタ（ｎ型ＴＦＴ）及びｐチャネル型薄膜トランジスタ（ｐ型ＴＦＴ）の作製方法を説明する。複数の薄膜トランジスタを組み合わせることで、様々な半導体装置を作製することができる。
【００６４】
ここで、薄膜トランジスタを作製するための基板として、実施の形態１又は実施の形態２で説明した方法により作製したＳＯＩ基板を用いることとする。図７（Ａ）は、本実施の形態にて用いるＳＯＩ基板の断面図を示す。
【００６５】
まず、ＳＯＩ層１１６をエッチングにより素子分離して、島状の半導体層３０１及び半導体層３０２を形成する。島状の半導体層３０１にはｎ型ＴＦＴを形成し、島状の半導体層３０２にはｐ型ＴＦＴを形成する（図７（Ｂ）を参照）。
【００６６】
次に、島状の半導体層３０１及び島状の半導体層３０２上に絶縁層３０４を形成する。次に、絶縁層３０４を介して島状の半導体層３０１上にゲート電極３０５を形成し、島状の半導体層３０２上にゲート電極３０６を形成する（図７（Ｃ）を参照）。
【００６７】
なお、ＳＯＩ層１１６のエッチングを行う前に、ＴＦＴのしきい値電圧を制御するために、ｐ型の導電型を付与する不純物元素又はｎ型の導電型を付与する不純物元素をＳＯＩ層１１６に添加することが好ましい。例えば、ｎ型ＴＦＴが形成される領域にボロンを添加し、ｐチャネル型ＴＦＴが形成される領域にリン又はヒ素を添加する。
【００６８】
次に、島状の半導体層３０１にｎ型の不純物領域３０７を形成し、島状の半導体層３０２にｐ型の高濃度不純物領域３０９を形成する。まず、島状の半導体層３０１にｎ型の不純物領域３０７を形成する。このため、ｐ型ＴＦＴとなる島状の半導体層３０２をレジストマスクで覆い、ｎ型の導電型を付与する不純物元素（例えば、リン又はヒ素）を島状の半導体層３０１に添加する。イオンドーピング法によりｎ型の導電型を付与する不純物元素を添加することにより、ゲート電極３０５がマスクとなり、島状の半導体層３０１に自己整合的にｎ型の不純物領域３０７が形成される。島状の半導体層３０１のゲート電極３０５と重なる領域は、チャネル形成領域３０８となる（図７（Ｄ）を参照）。
【００６９】
次に、島状の半導体層３０２を覆うマスクを除去した後、ｎ型ＴＦＴとなる島状の半導体層３０１をレジストマスクで覆う。次に、イオンドーピング法によりｐ型の導電型を付与する不純物元素（例えば、ボロン）を島状の半導体層３０２に添加する。ｐ型の導電型を付与する不純物元素の添加工程では、ゲート電極３０６がマスクとして機能して、島状の半導体層３０２にｐ型の高濃度不純物領域３０９が自己整合的に形成される。ｐ型の高濃度不純物領域３０９はソース領域又はドレイン領域として機能する。島状の半導体層３０２のゲート電極３０６と重なる領域はチャネル形成領域３１０となる。ここでは、ｎ型の不純物領域３０７を形成した後、ｐ型の高濃度不純物領域３０９を形成する方法を説明したが、ｐ型の高濃度不純物領域３０９を形成した後にｎ型の不純物領域３０７を形成してもよい。
【００７０】
次に、島状の半導体層３０１を覆うレジストマスクを除去した後、窒化シリコン等の窒素化合物や酸化シリコン等の酸化物からなる単層構造又は積層構造の絶縁層を形成する。ここで、絶縁層の形成には、ＣＶＤ法等を用いればよく、例えばプラズマＣＶＤ法を用いることができる。そして、この絶縁層に対して、垂直方向の異方性エッチングを行うことで、ゲート電極３０５及びゲート電極３０６の側面に接してサイドウォール絶縁層３１１及びサイドウォール絶縁層３１２を形成する。この異方性エッチングにより、絶縁層３０４も一部を除いてエッチングされる。なお、ここで絶縁層３０４のエッチングされる領域は、ゲート電極３０５、ゲート電極３０６、サイドウォール絶縁層３１１及びサイドウォール絶縁層３１２と重畳しない領域である。この工程により、絶縁層３１３及び絶縁層３１４が形成される（図８（Ａ）を参照）。
【００７１】
次に、島状の半導体層３０２をレジストマスク３１５で覆い、島状の半導体層３０１に対してｎ型の導電型を付与する不純物元素を更に添加する。この添加時には、ゲート電極３０５及びサイドウォール絶縁層３１１がマスクとなり、ｎ型の高濃度不純物領域３１７が形成される。次に、ｐ型の導電型を付与する不純物元素及びｎ型の導電型を付与する不純物元素を活性化するために加熱処理を行う。
【００７２】
上記の加熱処理の後、図８（Ｃ）に示すように、絶縁層３１８を形成する。絶縁層３１８は水素を含むことが好ましい。絶縁層３１８を形成後、３５０℃以上４５０℃以下で加熱処理を行い、絶縁層３１８中に含まれる水素を島状の半導体層３０１及び島状の半導体層３０２中に拡散させる。絶縁層３１８は、プロセス温度が３５０℃以下のプラズマＣＶＤ法により、窒化シリコン又は窒化酸化シリコンを堆積することで形成できる。絶縁層３１８に水素を含ませると、島状の半導体層３０１及び島状の半導体層３０２に水素を供給することができ、島状の半導体層３０１及び島状の半導体層３０２中、並びに島状の半導体層３０１と絶縁層３１３の界面、及び島状の半導体層３０２と絶縁層３１４の界面に存在する捕獲中心となる欠陥を効果的に終端することができる。
【００７３】
次に、絶縁層３１９を形成する。絶縁層３１９は、酸化シリコン、ＢＰＳＧ（Ｂｏｒｏ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等の無機材料からなる絶縁層、または、ポリイミド、アクリル等の有機材料からなる絶縁層から選ばれたものを単層で、または積層して形成することができる。
【００７４】
次に、絶縁層３１９にコンタクトホールを形成し、配線３２０を形成する。配線３２０は、例えば、アルミニウムまたはアルミニウム合金等の低抵抗金属をバリアメタルで挟んだ３層構造の導電層で形成することができる。バリアメタルは、モリブデン、クロム又はチタン等の金属材料により形成することができる。
【００７５】
以上の工程により、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを有する半導体装置を作製することができる。ＳＯＩ基板の作製過程で、チャネル形成領域を構成する半導体層の金属元素の濃度を低減させているので、オフ電流が小さく、しきい値電圧の変動が抑制されたＴＦＴを作製することができる。
【００７６】
以上、図７及び図８を参照してＴＦＴの作製方法を説明したが、容量又は抵抗等のＴＦＴ以外の各種半導体素子を形成することで、付加価値の高い半導体装置を作製することができる。以下、半導体装置の具体的な態様について図面を参照して説明する。
【００７７】
まず、半導体装置の一例として、マイクロプロセッサについて説明する。図９はマイクロプロセッサ３３０の構成例を示すブロック図である。
【００７８】
マイクロプロセッサ３３０は、演算回路３３１（Ａｒｉｔｈｍｅｔｉｃ  Ｌｏｇｉｃ  Ｕｎｉｔ。ＡＬＵともいう。）、演算回路制御部３３２、命令解析部３３３、割り込み制御部３３４、タイミング制御部３３５、レジスタ３３６、レジスタ制御部３３７、バスインターフェース３３８、読み出し専用メモリであるＲＯＭ３３９、及びＲＯＭインターフェース３４０を有する。
【００７９】
バスインターフェース３３８を介してマイクロプロセッサ３３０に入力された命令は、命令解析部３３３に入力されてデコードされた後、演算回路制御部３３２、割り込み制御部３３４、レジスタ制御部３３７及びタイミング制御部３３５に入力される。演算回路制御部３３２、割り込み制御部３３４、レジスタ制御部３３７及びタイミング制御部３３５は、デコードされた命令に基づいて様々な制御を行う。
【００８０】
演算回路制御部３３２は、演算回路３３１の動作を制御するための信号を生成する。また、割り込み制御部３３４は、マイクロプロセッサ３３０がプログラム実行中のときに外部の入出力装置や周辺回路からの割り込み要求を処理する回路である。割り込み制御部３３４は、割り込み要求の優先度等を判断し、割り込み要求を処理する。レジスタ制御部３３７は、レジスタ３３６のアドレスを生成し、マイクロプロセッサ３３０の状態に応じてレジスタ３３６の読み出し及び書き込みを行う。タイミング制御部３３５は、演算回路３３１、演算回路制御部３３２、命令解析部３３３、割り込み制御部３３４及びレジスタ制御部３３７の動作のタイミングを制御する信号を生成する。例えば、タイミング制御部３３５は、基準クロック信号ＣＬＫ１を用いて内部クロック信号ＣＬＫ２を生成する、内部クロック生成部を備えている。図９に示すように、内部クロック信号ＣＬＫ２は他の回路に入力される。
【００８１】
次に、非接触でデータの送受信を行う機能及び演算機能を備えた半導体装置の一例について説明する。図１０は、このような半導体装置の構成例を示すブロック図である。図１０に示す半導体装置は、無線通信により外部装置と信号の送受信を行って動作するコンピュータという（以下、「ＲＦＣＰＵ」という。）ことができる。
【００８２】
図１０に示すように、ＲＦＣＰＵ３５１は、アナログ回路部３５２及びデジタル回路部３５３を有する。アナログ回路部３５２は、共振容量を有する共振回路３５４、整流回路３５５、定電圧回路３５６、リセット回路３５７、発振回路３５８、復調回路３５９及び変調回路３６０を有する。デジタル回路部３５３は、ＲＦインターフェース３６１、制御レジスタ３６２、クロックコントローラ３６３、ＣＰＵインターフェース３６４、ＣＰＵ３６５、ＲＡＭ３６６、ＲＯＭ３６７を有する。なお、ＣＰＵは、中央処理ユニットであり、ＲＡＭはランダムアクセスメモリであり、ＲＯＭは読み出し専用メモリである。
【００８３】
ＲＦＣＰＵ３５１の動作の概要は以下の通りである。アンテナ３６８が受信した信号は共振回路３５４により誘導起電力を生じる。誘導起電力は、整流回路３５５を経て容量部３６９を充電する。この容量部３６９は、セラミックコンデンサ又は電気二重層コンデンサ等のキャパシタで形成されていることが好ましい。容量部３６９は、ＲＦＣＰＵ３５１を構成する基板に集積されている必要はなく、他の部品としてＲＦＣＰＵ３５１に組み込まれてもよい。
【００８４】
リセット回路３５７は、デジタル回路部３５３を初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路３５８は、定電圧回路３５６により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。復調回路３５９は、受信信号を復調する回路であり、変調回路３６０は、送信するデータを変調する回路である。
【００８５】
例えば、復調回路３５９はローパスフィルタで形成され、振幅変調（ＡＳＫ）方式の受信信号を、その振幅の変動をもとにして二値化する。また、送信データを振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信するため、変調回路３６０は、共振回路３５４の共振点を変化させることで通信信号の振幅を変化させる。
【００８６】
クロックコントローラ３６３は、電源電圧またはＣＰＵ３６５における消費電流に応じて、クロック信号の周波数とデューティー比を変更するための制御信号を生成する。電源電圧の監視は電源管理回路３７０が行っている。
【００８７】
アンテナ３６８からＲＦＣＰＵ３５１に入力された信号は、復調回路３５９で復調された後、ＲＦインターフェース３６１で制御コマンドやデータ等に分解される。制御コマンドは制御レジスタ３６２に格納される。制御コマンドには、ＲＯＭ３６７に記憶されているデータの読み出し、ＲＡＭ３６６へのデータの書き込み、ＣＰＵ３６５への演算命令等が含まれている。
【００８８】
ＣＰＵ３６５は、ＣＰＵインターフェース３６４を介してＲＯＭ３６７、ＲＡＭ３６６、制御レジスタ３６２にアクセスする。ＣＰＵインターフェース３６４は、ＣＰＵ３６５が要求するアドレスにより、ＲＯＭ３６７、ＲＡＭ３６６及び制御レジスタ３６２のいずれかに対するアクセス信号を生成する機能を有する。
【００８９】
なお、ＣＰＵ３６５の演算方式は、ＲＯＭ３６７にＯＳ（オペレーティングシステム）を記憶させ、起動とともにプログラムを読み出して実行する方式を採用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の演算処理を行い、その他の演算はプログラムを用いてＣＰＵ３６５が処理する方式を適用することができる。
【００９０】
次に、図１１乃至図１２を参照して、半導体装置の一種である表示装置について説明する。
【００９１】
実施の形態１及び実施の形態２で説明したＳＯＩ基板の作製工程では、第１の基板をガラス基板とすることができる。従って、第１の基板にガラス基板を用い、第１の基板上に複数の半導体層を形成することで、一辺が１メートルを超える大面積のＳＯＩ基板を作製することができる。
【００９２】
第１の基板として、例えば、マザーガラスと呼ばれる大面積ガラス基板を用いることができる。図１１は第１の基板１００としてマザーガラスを用いた場合の上面図である。このような大面積の基板に複数の半導体素子を設けることで、液晶表示装置及びエレクトロルミネッセンス表示装置を作製することができる。また、このような表示装置だけでなく、太陽電池、フォトＩＣ、半導体記憶装置など各種の半導体装置を製造することができる。
【００９３】
実施の形態１又は実施の形態２にて説明したように、第１の基板としてマザーガラスを用いた場合には、１枚のマザーガラスには複数の半導体基板から分離されて形成されたＳＯＩ層が設けられている。マザーガラスから複数の表示パネルを切り出すためには、一の表示パネルを形成する領域の全面がＳＯＩ層に含まれるように形成することが好ましい。一の表示パネルを形成する領域には、走査線駆動回路、信号線駆動回路及び画素部が含まれる。
【００９４】
図１１は液晶表示装置を説明するための図面である。図１１（Ａ）は液晶表示装置の画素部が有する一画素の上面図であり、図１１（Ｂ）は図１１（Ａ）のＡ−Ｂにおける断面図である。
【００９５】
図１１（Ａ）において、画素は、半導体層４２０、半導体層４２０と交差する走査線４２２、走査線４２２と交差する信号線４２３、画素電極４２４、及び画素電極４２４と半導体層４２０とを接続させる電極４２８を有する。半導体層４２０は、第１の基板１００に貼り合わせられたＳＯＩ層１１６から形成された層であり、画素のＴＦＴ４２５を構成する。
【００９６】
ＳＯＩ基板としては、実施の形態１又は実施の形態２にて説明した方法により作製されたＳＯＩ基板が用いられている。図１１（Ｂ）に示すように、第１の基板１００上に、接合形成層１１２を有し、接合形成層１１２上に半導体層４２０を有する。ここでは第１の基板１００として、ガラス基板を用いている。ＴＦＴ４２５が有する半導体層４２０は、ＳＯＩ層１１６をエッチングにより素子分離して形成された層である。半導体層４２０には、チャネル形成領域４４０、ｎ型の導電型を付与する不純物元素が添加された不純物領域４４１が形成されている。ＴＦＴ４２５のゲート電極は走査線４２２に含まれ、ソース電極及びドレイン電極の一方は信号線４２３に含まれる。
【００９７】
絶縁層４２７上には、信号線４２３、画素電極４２４及び電極４２８が設けられている。絶縁層４２７上には、柱状スペーサ４２９が形成されている。そして、信号線４２３、画素電極４２４、電極４２８及び柱状スペーサ４２９を覆って配向膜４３０が形成されている。対向基板４３２には、対向電極４３３、対向電極４３３を覆って配向膜４３４が形成されている。柱状スペーサ４２９は、第１の基板１００により形成されるアクティブマトリクス基板と対向基板４３２とのギャップを一定に保持するために設けられている。柱状スペーサ４２９によって形成されたギャップには液晶層４３５が設けられている。図１１に示すように、コンタクトホールと重畳する領域に柱状スペーサ４２９を配置することが好ましい。
【００９８】
図１２はエレクトロルミネセンス表示装置（以下、ＥＬ表示装置という。）を説明するための図面である。図１２（Ａ）はＥＬ表示装置の画素部が有する一画素の上面図であり、図１２（Ｂ）は、図１２（Ａ）のＣ−Ｄにおける断面図である。
【００９９】
図１２（Ａ）に示すように、画素は、選択用トランジスタ４５１、表示制御用トランジスタ４５２、走査線４５５、信号線４５６及び電流供給線４５７、第１の画素電極４５８を有する。エレクトロルミネセンス材料を含んで形成される層（ＥＬ層）が一対の電極間に挟まれた構造の発光素子が各画素に設けられている。また、第１の画素電極４５８が、ＥＬ層を挟む電極の一方である。また、半導体層４５３は、選択用トランジスタ４５１のチャネル形成領域、ソース領域及びドレイン領域を形成する。半導体層４５４は、表示制御用トランジスタ４５２のチャネル形成領域、ソース領域及びドレイン領域を形成する。半導体層４５３及び半導体層４５４は、第１の基板１００に貼り合わせられたＳＯＩ層１１６から形成された層である。
【０１００】
選択用トランジスタ４５１において、ゲート電極は走査線４５５に含まれ、ソース電極及びドレイン電極の一方は信号線４５６に含まれ、他方は電極４６１として形成されている。また、表示制御用トランジスタ４５２において、ゲート電極４６２が電極４６１と電気的に接続され、ソース電極及びドレイン電極の一方は、第１の画素電極４５８に電気的に接続される電極４６３として形成されており、他方は電流供給線４５７に含まれている。
【０１０１】
表示制御用トランジスタ４５２はｐ型ＴＦＴである。図１２（Ｂ）に示すように、半導体層４５４には、チャネル形成領域４９１及びｐ型の導電型を付与する不純物元素が添加された不純物領域４９２が形成されている。なお、ＳＯＩ基板としては、実施の形態１又は実施の形態２にて説明した方法により作製されたＳＯＩ基板が用いられている。
【０１０２】
また、表示制御用トランジスタ４５２を覆って、絶縁層４７７が形成されている。絶縁層４７７上には、信号線４５６、電流供給線４５７、電極４６１及び電極４６３等が形成されている。また、絶縁層４７７上には、電極４６３に接続されている第１の画素電極４５８が形成されている。第１の画素電極４５８の周辺部は、絶縁性の隔壁４７８で囲まれている。第１の画素電極４５８上にはＥＬ層４７９が設けられ、ＥＬ層４７９上には第２の画素電極４８０が設けられている。また、補強板として対向基板４８１が設けられており、対向基板４８１は樹脂層４８２を介して第１の基板１００に固定されている。
【０１０３】
ＥＬ表示装置の階調の制御方式には、発光素子の輝度を電流で制御する電流駆動方式と、電圧で制御する電圧駆動方式とがあるが、電流駆動方式では、トランジスタの特性値の差が大きい場合には採用することは困難であり、採用するためには特性のばらつきを補正する補正回路を要する。実施の形態１及び実施の形態２にて説明したＳＯＩ基板の作製方法を用いることによりＳＯＩ層の厚さのばらつきを小さくし、半導体層のばらつきを小さくすることができ、トランジスタ間の特性のばらつきを小さくし、補正回路を有することなく電流駆動方式を採用することが可能となる。
【０１０４】
また、実施の形態１及び実施の形態２にて説明したＳＯＩ基板を用いることで、表示装置のみならず様々な電気機器を作製することができる。このような電気機器としては、ビデオカメラ、デジタルカメラ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍など）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌ  ｖｅｒｓａｔｉｌｅ  ｄｉｓｃ）等の記録媒体に記憶された音声データを再生し、且つ記憶された画像データを表示しうる表示装置を備えた装置等が含まれる。
【０１０５】
図１３を参照して、電気機器の具体的な態様を説明する。図１３（Ａ）は携帯電話機の一例を示す。携帯電話機５０１は、表示部５０２及び操作スイッチ５０３等を含んで構成されている。表示部５０２に、図１１を参照して説明した液晶表示装置又は図１２を参照して説明したＥＬ表示装置を適用することで、表示むらが少なく画質の優れた表示部５０２とすることができる。
【０１０６】
図１３（Ｂ）はデジタルプレーヤーの一例を示す。デジタルプレーヤー５１１は、表示部５１２、操作部５１３及びイヤホン５１４等を含んで構成されている。イヤホン５１４の代わりにヘッドホン又は無線式イヤホンを用いてもよい。表示部５１２に、図１１を参照して説明した液晶表示装置又は図１２を参照して説明したＥＬ表示装置を適用することで、画面サイズが０．３インチから２インチ程度の場合であっても、表示むらが少なく画質の優れた表示部５０２とすることができ、表示部５０２には高精細な画像及び多量の文字情報を表示することができる。
【０１０７】
図１３（Ｃ）は、電子ブック５２１の外観図である。この電子ブック５２１は、表示部５２２及び操作スイッチ５２３を含んで構成されている。電子ブック５２１にはモデムが内蔵されていてもよいし、図１０に示したＲＦＣＰＵを内蔵させて、無線で情報を送受信することができる構成としてもよい。表示部５２２には、図１１を参照して説明した液晶表示装置又は図１２を参照して説明したＥＬ表示装置を適用することで、表示むらが少なく画質の優れた表示部５２２とすることができる。
【０１０８】
図１４は、図１３とは異なる形態の携帯電話の一例であり、図１４（Ａ）が正面図、図１４（Ｂ）が背面図、図１４（Ｃ）が２つの筐体をスライドさせたときの正面図である。図１４に示すスマートフォン携帯電話は、筐体６０１及び６０２二つの筐体で構成されている。図１４に示すスマートフォン携帯電話は、携帯電話と携帯情報端末の双方の機能を備えており、コンピュータを内蔵し、音声通話以外にも様々なデータ処理が可能な所謂スマートフォンである。
【０１０９】
図１４に示すスマートフォン携帯電話は、筐体６０１及び６０２の二つの筐体で構成されている。筐体６０１においては、表示部６０３、スピーカ６０４、マイクロフォン６０５、操作キー６０６、ポインティングデバイス６０７、表面カメラ用レンズ６０８、外部接続端子ジャック６０９、イヤホン端子６１０等を備え、筐体６０２においては、キーボード６１１、外部メモリスロット６１２、裏面カメラ６１３、ライト６１４等を備えているなどにより構成されている。また、アンテナは筐体６０１内部に内蔵されている。
【０１１０】
また、上記構成に加えて、非接触ＩＣチップ、小型記録装置等を内蔵していてもよい。
【０１１１】
重なり合った筐体６０１と筐体６０２（図１４（Ａ）に示す。）はスライドし、図１４（Ｃ）のように展開する。表示部６０３には、上記実施の形態に示される表示装置を組み込むことが可能であり、使用形態に応じて表示の方向が適宜変化する。表示部６０３と同一面上に及び表面カメラ用レンズ６０８を同一の面に備えているため、テレビ電話が可能である。また、表示部６０３をファインダーとし裏面カメラ６１３及びライト６１４で静止画及び動画の撮影が可能である。
【０１１２】
スピーカ６０４及びマイクロフォン６０５は音声通話に限らず、テレビ電話、録音、再生等の用途に使用できるが可能である。操作キー６０６では、電話の発着信、電子メール等の簡単な情報入力、画面のスクロール、カーソル移動等が可能である。
【０１１３】
また、書類の作成、携帯情報端末としての使用等、取り扱う情報が多い場合は、キーボード６１１を用いると便利である。更に、重なり合った筐体６０１と筐体６０２（図１４（Ａ））はスライドし、図１４（Ｃ）のように展開し、携帯情報端末としての使用できる場合は、キーボード６１１、ポインティングデバイス６０７を用い円滑な操作でマウスの操作が可能である。外部接続端子ジャック６０９はＡＣアダプタ及びＵＳＢケーブル等の各種ケーブルと接続可能であり、充電及びパーソナルコンピュータ等とのデータ通信が可能である。また、外部メモリスロット６１２に記録媒体を挿入しより大量のデータ保存及び移動に対応できる。
【０１１４】
筐体６０２の裏面（図１４（Ｂ））には、裏面カメラ６１３及びライト６１４を備えており、表示部６０３をファインダーとし静止画及び動画の撮影が可能である。
【０１１５】
また、上記機能構成に加えて、赤外線通信機能、ＵＳＢポート、テレビワンセグ受信機能、非接触ＩＣチップ、イヤホンジャック等を備えたものであってもよい。
【符号の説明】
【０１１６】
１００    第１の基板
１１０    第１の接合層
１１２    接合形成層
１１４    残存する損傷層
１１６    ＳＯＩ層
２００    第２の基板
２００Ａ    第２の基板
２００Ｂ    第２の基板
２００Ｃ    第２の基板
２００Ｄ    第２の基板
２０１    保護層
２０２    脆化層
２０２Ａ    脆化層
２０２Ｂ    脆化層
２０２Ｃ    脆化層
２０２Ｄ    脆化層
２１０    第２の接合層
２２１    第１の領域
２２２    第２の領域
２２３    第３の領域
２２４    第４の領域
２３１    第１の領域
２３２    第２の領域
２３３    第３の領域
２３４    第４の領域
３０１    半導体層
３０２    半導体層
３０４    絶縁層
３０５    ゲート電極
３０６    ゲート電極
３０７    不純物領域
３０８    チャネル形成領域
３０９    高濃度不純物領域
３１０    チャネル形成領域
３１１    サイドウォール絶縁層
３１２    サイドウォール絶縁層
３１３    絶縁層
３１４    絶縁層
３１５    レジストマスク
３１７    高濃度不純物領域
３１８    絶縁層
３１９    絶縁層
３２０    配線
３３０    マイクロプロセッサ
３３１    演算回路
３３２    演算回路制御部
３３３    命令解析部
３３４    割り込み制御部
３３５    タイミング制御部
３３６    レジスタ
３３７    レジスタ制御部
３３８    バスインターフェース
３３９    ＲＯＭ
３４０    ＲＯＭインターフェース
３５１    ＲＦＣＰＵ
３５２    アナログ回路部
３５３    デジタル回路部
３５４    共振回路
３５５    整流回路
３５６    定電圧回路
３５７    リセット回路
３５８    発振回路
３５９    復調回路
３６０    変調回路
３６１    ＲＦインターフェース
３６２    制御レジスタ
３６３    クロックコントローラ
３６４    ＣＰＵインターフェース
３６５    ＣＰＵ
３６６    ＲＡＭ
３６７    ＲＯＭ
３６８    アンテナ
３６９    容量部
３７０    電源管理回路
４２０    半導体層
４２２    走査線
４２３    信号線
４２４    画素電極
４２５    ＴＦＴ
４２７    絶縁層
４２８    電極
４２９    柱状スペーサ
４３０    配向膜
４３２    対向基板
４３３    対向電極
４３４    配向膜
４３５    液晶層
４４０    チャネル形成領域
４４１    不純物領域
４５１    選択用トランジスタ
４５２    表示制御用トランジスタ
４５３    半導体層
４５４    半導体層
４５５    走査線
４５６    信号線
４５７    電流供給線
４５８    第１の画素電極
４６１    電極
４６２    ゲート電極
４６３    電極
４７７    絶縁層
４７８    隔壁
４７９    ＥＬ層
４８０    第２の画素電極
４８１    対向基板
４８２    樹脂層
４９１    チャネル形成領域
４９２    不純物領域
５０１    携帯電話機
５０２    表示部
５０３    操作スイッチ
５１１    デジタルプレーヤー
５１２    表示部
５１３    操作部
５１４    イヤホン
５２１    電子ブック
５２２    表示部
５２３    操作スイッチ
６０１    筐体
６０２    筐体
６０３    表示部
６０４    スピーカ
６０５    マイクロフォン
６０６    操作キー
６０７    ポインティングデバイス
６０８    表面カメラ用レンズ
６０９    外部接続端子ジャック
６１０    イヤホン端子
６１１    キーボード
６１２    外部メモリスロット
６１３    裏面カメラ
６１４    ライト
【図１】
0005478916.tif 000002
【図２】
0005478916.tif 000003
【図３】
0005478916.tif 000004
【図４】
0005478916.tif 000005
【図５】
0005478916.tif 000006
【図６】
0005478916.tif 000007
【図７】
0005478916.tif 000008
【図８】
0005478916.tif 000009
【図９】
0005478916.tif 000010
【図１０】
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【図１１】
0005478916.tif 000012
【図１２】
0005478916.tif 000013
【図１３】
0005478916.tif 000014
【図１４】
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