(57)【特許請求の範囲】
【請求項１】
パケットの入出力インタフェースである入出力ポートと、前記パケットのフォワーディングに関わる処理を行うパケット処理ブロックと、前記フォワーディングに関する各種フォワーディング情報を格納するＤＲＡＭとで構成され、
前記パケット処理ブロックは、
前記フォワーディングに関連するフィールドを抽出するフィールド抽出部と、
抽出した前記フィールドから前記パケットに関連する前記フォワーディング情報が格納されているアドレスを算出するインデックス計算部と、
前記パケットがいずれの入出力ポートから入力したかを表す物理的番号を前記パケットから抽出する、物理回線番号抽出部と、
前記ＤＲＡＭへのリード及びライト及びリフレッシュを実施するＤＲＡＭアクセス部と、
前記ＤＲＡＭアクセス部への前記フォワーディング情報の書き込み及び、メンテナンスを実施する制御部と、
前記パケットの前記フォワーディング処理を実施するフォワーディング部と、
を有し、
前記ＤＲＡＭアクセス部内部に、
前記ＤＲＡＭ内のＢＡＮＫアドレスに前記物理的番号を割り当てるＢＡＮＫマッピング部と、
前記インデックス計算部で算出されたアドレスを前記ＢＡＮＫマッピング部にて割り当てられた前記ＢＡＮＫアドレスに割り当てるアドレスマッピング部と、
前記フォワーディング情報のライト及びリードデータの一時保管を行うデータ入出力部と、
を備えたことを特徴とするパケット転送装置。
【請求項２】
パケットの入出力インタフェースである入出力ポートと、前記パケットのフォワーディングに関わる処理を行うパケット処理ブロックと、前記フォワーディングに関する各種フォワーディング情報を格納するＤＲＡＭとを備えたパケット転送方法であって、
前記フォワーディングに関連するフィールドを前記パケットから抽出するフィールド抽出ステップと、
前記フィールドから前記パケットに関連する前記フォワーディング情報が格納されているアドレスを算出するインデックス計算ステップと、
前記パケットがいずれの入出力ポートから入力したかを表す物理的番号を前記パケットから抽出する物理回線番号抽出ステップと、
前記物理回線抽出ステップにて抽出した前記パケットの前記物理的番号を前記ＤＲＡＭのＢＡＮＫアドレスに割り当てるステップと、
前記ＢＡＮＫアドレスを巡回並列的に出力するステップと、
前記インデックス計算ステップにより算出されたアドレスを前記ＢＡＮＫアドレスに出力するステップと、
前記ＢＡＮＫアドレスと前記フォワーディング情報が格納されているアドレスから、前記パケットに関する前記フォワーディング情報のリードを行うステップと、
前記ＤＲＡＭからリードした前記フォワーディング情報から、前記パケットの前記フォワーディング処理を行うステップと、
を備えたことを特徴とするパケット転送方法。
【請求項３】
パケットの入出力インタフェースである入出力ポートの物理番号を、前記パケットのフォワーディング情報が格納されているＤＲＡＭのＢＡＮＫアドレスに固定的に割り当てるステップと、
ＤＲＡＭのＢＡＮＫアクセスを巡回並列的にインタリーブ処理するステップと、
を備えたことを特徴とする請求項２に記載のパケット転送方法。
【請求項４】
パケットのフォワーディング処理に必要なフォワーディング情報の情報量を固定長にすることで、ＤＲＡＭの各ＢＡＮＫへのリードサイクル時間を各巡回時に固定化することを特徴とする請求項２に記載のパケット転送方法。
【請求項５】
ＤＲＡＭのリードサイクルと、ＤＲＡＭのリフレッシュまたはＤＲＡＭのライトサイクルを行うサイクルとを分離したアクセスを特徴とする請求項２に記載のパケット転送方法。
【請求項６】
２ＲＡＮＫのＤＩＭＭにおいて書き込みサイクルを２ＲＡＮＫのＤＲＡＭに同時に行い、リードアクセスをＲＡＮＫ１、ＲＡＮＫ２で分割することを特徴とする請求項２に記載のパケット転送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パケットの転送処理におけるメモリアクセスに関する。
【背景技術】
【０００２】
ブリッジ、ルータといった通信装置は、パケットと呼ばれるひとかたまりになったデータの入出力インターフェース（ポート）を複数有する。これらの装置は、パケットごとに、そのパケットが受信されたポートに付随する情報やそのパケットに付与されている制御情報を元に、装置内の多数のデータベースを検索、参照して、そのパケットの処理方法を決定する。処理の中には、パケットの制御情報を変更、加工したり、パケットの流入、流出量を基準に廃棄したり、あるいは、データベースの検索結果に基づいて特定のポートに送信するといった操作が含まれる。これらの処理は、多数のデータベースを検索する必要があり、通信インタフェースが高速になると、データベースを記憶する装置内の記憶装置（メモリ）がボトルネックとなり、処理速度が制限されてしまい、通信インタフェースの伝送速度を完全に使い切れない状態になってしまう。
そのため従来の装置では、データベース検索結果をキャッシュと呼称する一時情報記憶領域に格納し頻繁に到達するパケットについては高速にフォワーディング処理を実現している（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１７４３９
【発明の概要】
【発明が解決しようとする課題】
【０００４】
フォワーディング情報を記憶するための高速アクセス可能なメモリとしてＣＡＭやクロック同期型のＳＲＡＭなどがあるが容量が小さく消費電流が大きい、このため大容量が必要な場合にはＤＲＡＭの利用が一般的であるがＤＲＡＭアクセスにはコマンド入力からデータ転送が開始するまでのレイテンシーとデータ転送後のプリチャージ期間が必要でデータの転送効率が低いという課題がある。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明の一態様によるパケット転送装置は、パケットの入出力インタフェースである入出力ポートと、パケットのフォワーディングに関わる処理を行うパケット処理ブロックと、フォワーディングに関する各種フォワーディング情報を格納するＤＲＡＭとで構成され。パケット処理ブロックは、フォワーディングに関連するフィールドを抽出するフィールド抽出部と、抽出したフィールドから該パケットに関連するフォワーディング情報が格納されているアドレスを算出するインデックス計算部と、パケットがいずれの物理ポートから入力したかを抽出する、物理回線番号抽出部と、ＤＲＡＭへのリード及びライト及びリフレッシュを実施するＤＲＡＭアクセス部と、前記ＤＲＡＭアクセス部へのフォワーディング情報の書き込み及び、メンテナンスを実施する制御部と、パケットのフォワーディング処理を実施するフォワーディング部と、前記ＤＲＡＭアクセス部内部に、物理回線からＤＲＡＭ内ＢＡＮＫアドレスに割り当てるＢＡＮＫマッピング部と、パケットから抽出したフィールドからＤＲＡＭアドレスに割り当てるアドレスマッピング部と、フォワーディング情報のライト及びリードデータの一時保管を行うデータ入出力部とを備えたことを特徴とする。パケット転送装置が入力したパケットをフォワーディング処理するために、関連するフォワーディング情報へのリードアクセスは、パケットが入力した物理ポート毎にあらかじめ固定的に割り当てたＤＲＡＭ内のＢＡＮＫに対し
て時分割にて実行することにより、ＤＲＡＭからのリード動作に伴う遅延要因を排除することを特徴とする。
【発明の効果】
【０００６】
フォワーディングに必要なキャッシュ情報の記憶装置をＤＲＡＭメモリで構成し、入力物理ポートをＤＲＡＭのＢＡＮＫに割り振ることで前述のフォワーディング情報をリードするためのデータ転送効率を確保するためのＤＲＡＭアクセス手段を提供し、パケット処理速度の向上を実現する
【図面の簡単な説明】
【０００７】
【図１】本実施形態のパケット転送装置の構成を示す機能ブロック図
【図２】従来のＤＲＡＭバースト・リード・アクセスのタイミングを示す。
【図３】基本的な１ＲＡＮＫ  ＤＩＭＭ構成におけるＢＡＮＫインタリーブのアクセスタイミングを示す。
【図４】同実施形態における２ＲＡＮＫ  ＤＩＭＭ構成におけるアクセスタイミングを示す。
【図５】本発明における物理ポートとＢＡＮＫインタリーブへの割り振りを示すブロック図。
【図６】１ＧＢｉｔレートのイーサネットにおける最小パケット受信周期における本発明のメモリサイクル構成を示すブロック図。
【図７】１ＧＢｉｔレートのイーサネットにおける最小パケット受信周期を示すブロック図。
【発明を実施するための形態】
【０００８】
図１は本実施形態のパケット転送装置の構成を示す機能ブロック図である。パケット転送装置２０は、入出力ポート１と、パケット処理ブロック２と、ＤＲＡＭ３で構成され。パケット処理ブロック２は、フィールド抽出部１０と、インデックス計算部１１と、物理回線番号抽出部１２と、ＤＲＡＭアクセス部１３と、制御部１６と、フォワーディング部１５と、前記ＤＲＡＭアクセス部内部に、ＢＡＮＫマッピング部１３―１と、アドレスマッピング部１３―２と、データ入出力部１３―３と、を備える。
【０００９】
ＤＲＡＭ３はパケットの転送に必要な情報であるフォワーディング情報を保管している。フォワーディング情報の種類としては、ポートに関する情報を記憶するポートデータベース、イーサネット（登録商標）アドレスを記憶するフォワーディング・データベース（Ｆｏｒｗａｒｄｉｎｇ  ＤａｔａＢａｓｅ，ＦＤＢ）、バーチャル・ローカル・エリア・ネットワーク（Ｖｉｒｔｕａｌ  Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ，ＶＬＡＮ）の情報を記憶するバーチャル・ローカル・エリア・ネットワーク・テーブル、ポートとバーチャル・ローカル・エリア・ネットワークをキーとして検索される情報を記憶するポート・バーチャル・ローカル・エリア・ネットワーク・テーブル、パケット転送のサービスレベルの情報を記憶するクオリティ・オブ・サービス（Ｑｕａｌｉｔｙ  ｏｆ  Ｓｅｒｖｉｃｅ，ＱｏＳ）パラメータなどがある。また、ＤＲＡＭ３は複数のフォワーディング情報エントリを有する。これらの情報は６４Ｂｙｔｅ、１２８Ｂｙｔｅといった一定のデータＢｙｔｅを基本としたバウンダリーでＤＲＡＭ３に記録されている。
【００１０】
フィールド抽出部１０は、入出力ポート部１にて受信した転送対象のパケットに含まれるフォワーディングに関連するフィールドを抽出する。フォワーディングに関連するフィールドはパケットの一部分（ヘッダ）の中に含まれ、ソースアドレス、デスティネーションアドレス、クオリティ・オブ・サービス（Ｑｕａｌｉｔｙ  ｏｆ  Ｓｅｒｖｉｃｅ，ＱｏＳ）等を含んだ制御情報の一部である。インデックス計算部１１はフィールド抽出部１０で抽出したフォワーディングに関連するフィールドのハッシュ値を計算し、計算したハ
ッシュ値に基づいてインデックスを計算し、インデックス値をＤＲＡＭアクセス部１３内のアドレスマッピング部１３―２に通知する。物理番号抽出部１２は、入出力ポートの物理的番号を、受信したパケットより抽出し、ＤＲＡＭアクセス部１３内のＢＡＮＫマッピング部１３―１に通知する。ＤＲＡＭアクセス部１３は、前記ＢＡＮＫマッピング部１３―１と、前記アドレスマッピング部１３―２と、データ入出力部１３―３で構成され、受信パケットに含まれるフォワーディングに関するフィールド及び、物理回線番号に基づくＤＲＡＭアドレス情報を生成し、ＤＲＡＭ３のデータ情報をデータ入出力部１３―３にて入力及び出力する。ここで入力とは、ＤＲＡＭ３からのリードデータを示し、出力とは、ＤＲＡＭ３へのライトデータを示す。ＤＲＡＭ３は、フォワーディング情報エントリを記憶しており、前記アドレス情報に基づき前記フォワーディング情報をデータ入出力部１３―３に対し出力する。フォワーディング部１５は、入出力ポート１から受信したパケットに対し、ＤＲＡＭアクセス部１３にて参照したフォワーディング情報に基づき、加工を行い、フォワーディング情報に基づいた指定の入出力ポート１に対し、パケットの転送を行う機能を有する。
【００１１】
制御部１６は、ＣＰＵからＤＲＡＭアクセス部１３を制御する際の制御モジュールであり、ＤＲＡＭ３内にフォワーディング情報エントリを記憶したり、フォワーディング情報のメンテナンスに関する機能を有する。
【００１２】
ＤＲＡＭアクセス部１３における発明の実施形態を説明する。尚、ＤＲＡＭ３はＤＩＭＭでの実装形態とする。ＤＲＡＭおよびＤＩＭＭは一般的なデバイスであるためデバイスアクセスにおける基本的な事項は既知のものとして省略する。またＤＩＭＭに関してはレジスタードＤＩＭＭを元に実施形態の説明を行う。さらに本発明の説明に際してはＤＤＲ２  ８００（動作周波数４００ＭＨｚ）の６４ビットサイズのレジスタードＤＩＭＭを例に行う。
図２は従来のＤＲＡＭにおけるバーストリードのタイミングである。ここで、ＤＲＡＭはメモリ動作クロックＣＫ１００に同期した動作となる。クロックタイミング１００−１の立ち上がりでＢＡＮＫアクティブコマンド１０１−１によりＢＡＮＫをアクティブにした後、ｔＲＣＤ=6ＣＫ１０４の後にリードコマンド１０１−２が実行されることでリードコマンド入力からリードデータ出力までのＣＬ（キャスレイテンシー）＝６ＣＫ＋１ＣＫ１０６の後にリードデータがＤＩＭＭから出力される。ＤＲＡＭにはＡＬ（アディティブ・レイテンシー）といわれる機能がある。これはメモリの内部ではｔＲＣＤ時間１０４の後に実行されるコマンドに対して、これを待たずにコマンドを発行することが可能な機能である。図２においてはＡＬ＝４  １０３でリードコマンドを発行するタイミングとして記載している。アクティブになったＢＡＮＫメモリからデータ１０２−１を読み出した後、ｔＲＡＳ＝１８ＣＫ１０５後にＢＡＮＫがプリチャージ１０１−３され、プリチャージ完了のためｔＲＰ＝６ＣＫ１０９の時間待って次のＢＡＮＫアクティブ１０１−４が可能となる。リードデータ１０２−１はバーストアクセス（最大８サイクル）が基本単位である。アクティブとしたＢＡＮＫのページ範囲内であればリードコマンドおよびアドレスを連続的に入力することで、連続してデータの読み出しが可能となる。この連続したデータ読み出しは、バーストリードとしてＤＲＡＭに備わった機構である。
【００１３】
前記バーストリードを実施することで、ＤＲＡＭからのフォワーディング情報リード時間の短縮が可能となったが、ＢＡＮＫアクティブから新たにアクティブ可能となるまでの時間＝２４ＣＫ１０８が必要となることから、リードデータ１０２−１に必要な転送時間４ＣＫは基本サイクルの２４ＣＫ数に対して１６．６％のデータ転送比率となる。
【００１４】
図３はＤＲＡＭのＢＡＮＫインタリーブにおけるバーストリードのタイミングである。分割構成されたメモリの各ＢＡＮＫを連続的にアクティブにすることで各ＢＡＮＫからのデータを連続させる、データ転送比率を上げるための一般的な手法である。ＡＬ＝４  １
０３の機能を使用してＢＡＮＫ０からＢＡＮＫ３までを連続してアクティブにしリードコマンドを発生する(１１１−１から１１１−７)。この際連続するＢＡＮＫアクティブの入力はｔＲＲＤ＝６ＣＫ１１３の時間制約を受ける。ＢＡＮＫインタリーブでの連続アクセスにおいては出力されるデータは連続したバイト列（１１６から１１９）になる。この場合、データの転送終了を待たずにＢＡＮＫ３アクティブ１１１−７からｔＦＡＷ＝１４ＣＫ１１５時間後にＢＡＮＫ０アクティブ１１１−９を１１０−４のＣＫタイミングで入力可能になる。尚、この場合ＢＡＮＫ０のプリチャージに必要な時間ｔＲＡＳ＝１８ＣＫ１０５およびｔＲＰ＝６ＣＫ１０９はｔＦＡＷ＝１４ＣＫ１１５のタイミング制約時間に含まれる。図３においてＢＡＮＫインタリーブした場合の４ＢＡＮＫ分のデータ転送時間は１６ＣＫとなりＣＫ１１０−５のデータ転送完了までの２９ＣＫに対してリードデータの転送比率は５５％に上がる。
【００１５】
図４は本発明における２ＲＡＮＫ  ＤＩＭＭの構成でのＢＡＮＫインタリーブのアクセスタイミングを示す。本構成の場合はＲＡＮＫ１のバーストリード中（１３３−１から
１３３−４)にＲＡＮＫ２のＢＡＮＫアクティブおよびリードコマンド（１３２−１から
１３２−４)を発行することでデータリードをＲＡＮＫの切り替えのため１ＣＫ（１４０
および１４１）を追加するのみでバーストリードのサイクルを連続されることが可能になる。
本発明における２ＲＡＮＫ  ＤＩＭＭの場合は、信号線をバス共有するＤＩＭＭの構成を生かしてメモリに書き込むフォワーディング情報はＲＡＮＫ１、ＲＡＮＫ２の各メモリデバイスに同時に実施し２重に書き込みを行い、リードサイクルをＲＡＮＫで分離することで連続したＢＡＮＫアクセスを実現する。この場合の基本リードサイクル＝４７ＣＫ１３７におけるデータ転送時間は３４ＣＫ１３９となり４７ＣＫに対して７２％にデータ転送比率が上がる。またリードサイクルの開始１３ＣＫの後は連続したデータリードサイクルとしてＢＡＮＫアクセスが可能となる。ＲＡＮＫ毎のｔＲＰ＝６ＣＫ１０９やｔＦＡＷ＝１４ＣＫ１１５はＲＡＮＫをまたぐことで必要な時間を稼ぐことが可能となりこの時間対応をタイミング設計上無視できる。
【００１６】
前記の通り、ＤＲＡＭのＢＡＮＫインタリーブアクセスを利用することでＤＲＡＭのデータ転送比率を向上させることが可能になるが、各物理ポートからの受信パケットに含まれるフィールドから計算されるＤＲＡＭアドレスは固有の値を示すためＢＡＮＫインタリーブの連続アクセスに単純には置き換えられないため図２に示すタイミングが割り込みデータの転送比率を阻害する。
【００１７】
これを解決し受信パケットのフォワーディング情報のＤＲＡＭ読み出しサイクルが固定化されたＢＡＮＫインタリーブアクセスとするために、本案では物理ポートより受信された１パケット分のフォワーディング情報をＤＲＡＭの1バーストアクセス内に格納するこ
とで１パケットのフォワーディングに必要な情報をＢＡＮＫの１バーストアクセス（最大８サイクル）でＤＲＡＭより読み出す。さらに物理ポートをＤＲＡＭに分割構成されたＢＡＮＫに連続的かつ固定的に割り当てることで、物理ポートに対応したフォワーディング情報のＤＲＡＭ読み出しのサイクルが時分割的に固定化されたＢＡＮＫインタリーブによる連続バーストアクセスに置き換えることが可能になる。これによって図３または図４に示すサイクルの連続したタイミングとしてＤＲＡＭのタイミングを設計することが実現可能となる。
【００１８】
図５は本発明におけるＢＡＮＫインタリーブにおけるアクセス方法を示すブロック図である。複数で構成される入力物理ポート１４０を連続したメモリＢＡＮＫ１４１にマッピングすることで図４に示したＢＡＮＫインタリーブによるフォワーディング情報の読み出しを行う構成が取れる。ＤＲＡＭ３に記憶されているフォワーディング情報は各物理ポート（１４０−１から１４０−８）より物理回線番号抽出部１２およびＢＡＮＫマッピング
部１３−１でＢＡＮＫ決定され、受信パケットに含まれるアドレス情報をインデックス計算部１１およびアドレスマッピング部１３−２においてＢＡＮＫ内のアドレスにマッピングする。
【００１９】
本発明は物理ポート単位でシーケンシャルなＢＡＮＫアクセスを繰り返すことで、結果的に受信パケットのフォワーディングに必要なバーストリードサイズのバウンダリーにキャッシュ化されたフォワーディング情報を物理ポート順に時分割されたＢＡＮＫリードサイクルを提供することでメモリの高速化アクセスを実現する。
【００２０】
本発明においてはフォワーディング情報の書き込みは装置起動時の初期設定および初期設定外の新規パケット受信の際に実施され、また即時性を伴わない。さらにＤＲＡＭのリフレッシュは一般的に７８μＳに1回発生するタイミングになる。図７は１ＧＢｉｔレー
トの物理ポートにおける最小パケット周期における本発明実施時の収容可能な物理ポート数を試算した図である。ＤＲＡＭのリード開始に伴うＢＡＮＫアクティブのコマンドを発生してからリードデータ転送の開始までの１３ＣＫ１４８およびリード終了後にリフレッシュまたはメモリ書き込みの期間１５０を差し引いた時間１４９をメモリリードに割り当てている。
図６に示すとおり１ＧＢｉｔレートの最小受信パケットサイズ１４３はイーサネットパケットを例として８４Ｂｙｔｅ＝６７２Ｂｉｔ＝６７２nＳとなる。動作周波数４００Ｍ
ＨｚのＤＤＲ２ＤＲＡＭのクロック周期２．５nＳでは図７の２６８．８ＣＫ１４７とな
る。バーストリードに割り当てる時間は１７０ＣＫ１４９となり図４におけるＢＡＮＫインタリーブ時のＲＡＮＫ１およびＲＡＮＫ２の連続データリードサイクル＝３４ＣＫ１３９として１７０ＣＫ分、すなわち５サイクル分の連続データリードサイクルが実現可能となる。物理ポート数として４０ポートに対応できる計算になる。
この場合のリードに関るデータ転送時間はデータ転送期間１７０ＣＫからＲＡＮＫ間のデータ切り替え１ＣＫ（１４０および１４１）分を差し引き１６０ＣＫとなり、これは１３ＣＫ１４８と１７０ＣＫ１４９の総和１８３ＣＫに対して８７％のデータ転送比率になる。
【符号の説明】
【００２１】
１  ：  入出力ポート
２  ：  パケット処理ブロック
３  ：  ＤＲＡＭ
１０：  フィールド抽出部
１１：  インデックス計算部
１２：  物理回線番号抽出部
１３：  ＤＲＡＭアクセス部
１３−１：  ＢＡＮＫマッピング部
１３−２：  アドレスマッピング部
１３−３：  データ入出力部
１５：  フォワーディング部
１６：  制御部
２０：  パケット転送装置
１００：  ＤＲＡＭ動作クロック
１００−１：  ＡＣＴ入力タイミング
１００−２：  ＲＥＡＤ入力タイミング
１００−３：  ＲＥＡＤ実行タイミング
１００−４：  Ｐｒｅｃｈａｒｇｅ（プリチャージ実行タイミング）
１００−５：  ＡＣＴ入力タイミング（プリチャージ実行後）
１０１：  コマンド
１０１−１：  ＡＣＴ（ＢＡＮＫ  アクティブコマンド）
１０１−２：  ＲＥＡＤ（リードコマンド）
１０２：  データ
１０２−１：  バーストデータ出力
１０３：  ＡＬ（アディティブレイテンシー）
１０４：  ｔＲＣＤ＝６ＣＫ
１０５：  ｔＲＡＳ＝１８ＣＫ
１０６：  ＣＬ＝６ＣＫ＋１ＣＫ
１０７：  ＢＡＮＫアクティブからデータ出力までの時間＝ｔＲＣＤ＋ＣＬ＋１ＣＫ＝
１３ＣＫ
１０８：  ＢＡＮＫアクティブから新たにＢＡＮＫアクティブ可能となるまでの時間＝２４
ＣＫ
１０９：  ｔＲＰ＝６ＣＫ
１１０：  ＤＲＡＭ動作クロック
１１１：  コマンド
１１１−１：  ＢＡＮＫ０  ＡＣＴコマンド
１１１−２：  ＢＡＮＫ０  ＲＥＡＤコマンド
１１１−３：  ＢＡＮＫ１  ＡＣＴコマンド
１１１−４：  ＢＡＮＫ１  ＲＥＡＤコマンド
１１１−５：  ＢＡＮＫ２  ＡＣＴコマンド
１１１−６：  ＢＡＮＫ２  ＲＥＡＤコマンド
１１１−７：  ＢＡＮＫ３  ＡＣＴコマンド
１１１−８：  ＢＡＮＫ３  ＲＥＡＤコマンド
１１１−９：  ＢＡＮＫ０  ＡＣＴコマンド
１１２：  データ
１１４：  基本リードサイクル＝２９ＣＫ
１１５：  ｔＦＡＷ＝１４ＣＫ
１１６：  ＢＡＮＫ０  リードデータ  ４ＣＫ
１１７：  ＢＡＮＫ１  リードデータ  ４ＣＫ
１１８：  ＢＡＮＫ２  リードデータ  ４ＣＫ
１１９：  ＢＡＮＫ３  リードデータ  ４ＣＫ
１２０：  ＢＡＮＫ０  リードデータ
１２１：  １０ＣＫ
１２２：  １３ＣＫ
１３０：  ＤＲＡＭ動作クロック
１３０−１：  ＲＡＮＫ１  ＢＡＮＫ０  ＡＣＴコマンド入力タイミング
１３０−２：  ＲＡＮＫ１  ＢＡＮＫ１  ＡＣＴコマンド入力タイミング
１３０−３：  ＲＡＮＫ２  ＢＡＮＫ０  ＡＣＴコマンド入力タイミング
１３０−４：  ＲＡＮＫ１  ＢＡＮＫ０  ＡＣＴコマンド入力タイミング
１３０−５：  ＲＡＮＫ１  ＢＡＮＫ０  リードデータ出力タイミング
１３１：  ＲＡＮＫ１コマンド
１３１−１：  ＲＡＮＫ１  ＢＡＮＫ０  ＡＣＴおよびＲＥＡＤコマンド
１３１−２：  ＲＡＮＫ１  ＢＡＮＫ１  ＡＣＴおよびＲＥＡＤコマンド
１３１−３：  ＲＡＮＫ１  ＢＡＮＫ２  ＡＣＴおよびＲＥＡＤコマンド
１３１−４：  ＲＡＮＫ１  ＢＡＮＫ３  ＡＣＴおよびＲＥＡＤコマンド
１３２：  ＲＡＮＫ２コマンド
１３１−１：  ＲＡＮＫ２  ＢＡＮＫ０  ＡＣＴおよびＲＥＡＤコマンド
１３１−２：  ＲＡＮＫ２  ＢＡＮＫ１  ＡＣＴおよびＲＥＡＤコマンド
１３１−３：  ＲＡＮＫ２  ＢＡＮＫ２  ＡＣＴおよびＲＥＡＤコマンド
１３１−４：  ＲＡＮＫ２  ＢＡＮＫ３  ＡＣＴおよびＲＥＡＤコマンド
１３３：  ＲＡＮＫ１データ
１３３−１：  ＲＡＮＫ１  ＢＡＮＫ０  リードデータ
１３３−２：  ＲＡＮＫ１  ＢＡＮＫ１  リードデータ
１３３−３：  ＲＡＮＫ１  ＢＡＮＫ２  リードデータ
１３３−４：  ＲＡＮＫ１  ＢＡＮＫ３  リードデータ
１３３−５：  ＲＡＮＫ１  ＢＡＮＫ０  リードデータ
１３４：  ＲＡＮＫ２データ
１３４−１：  ＲＡＮＫ２  ＢＡＮＫ０  リードデータ
１３４−２：  ＲＡＮＫ２  ＢＡＮＫ３  リードデータ
１３７：  基本リードサイクル＝４７ＣＫ
１３９：  ＲＡＮＫ１およびＲＡＮＫ２の連続データリードサイクル＝３４ＣＫ
１４０：  １ＣＫ
１４１：  １ＣＫ
１４３：  ８４Ｂｙｔｅ＝６７２ＢＩＴ  （６７２ｎＳ  １Ｇｂｉｔ/Ｓ換算）
１４４：  プリアンブル＋ＳＦＤ（８Ｂｙｔｅ）
１４５：  最小パケット（６４Ｂｙｔｅ）
１４６：  フレーム間ギャップ（１２Ｂｙｔｅ）
１４７：  １パケット間隔 ６７２ｎＳ=２６８．８ＣＫ  (ＣＫ＝４００ＭＨｚ＝２．５
ｎＳ）
１４８：  １ＳＴコマンド発生からリードデータ発生まで  １３ＣＫ
１４９：  ２ＲＡＮＫ構成でのＢＡＮＫインターリーブバーストリードサイクル
３４ＣＫ（８Ｐｏｒｔ分）ｘ５サイクル＝１７０ＣＫ
１４９−１：  ＢＡＮＫ０物理ポート１  バーストアクセス
１５０：  リフレッシュまたはランダムなＢＡＮＫへのバーストライトサイクル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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