(57)【特許請求の範囲】
【請求項１】
表面に絶縁膜が形成され、表面から所定の深さに剥離層が形成された複数の単結晶半導体基板と、
前記単結晶半導体基板より面積が大きいベース基板と、を用意し、
前記複数の単結晶半導体基板の各々の表面上に形成された前記絶縁膜の表面と前記ベース基板の表面とを接合することにより、前記ベース基板上に前記複数の単結晶半導体基板を互いに空隙をもって設け、
前記複数の単結晶半導体基板が設けられたベース基板を熱処理装置の処理室に導入し、
前記処理室内において、前記ベース基板の裏面に複数の支持体を接触させて前記ベース基板を支持し、
熱処理を行うことにより前記剥離層において分離することによって、前記ベース基板上に複数の単結晶半導体膜を設ける工程を有し、
前記熱処理時において、前記複数の支持体を、前記複数の半導体基板間に設けられた空隙部分と重畳するように前記ベース基板の裏面に接触させることを特徴とするＳＯＩ基板の作製方法。
【請求項２】
表面に絶縁膜が形成され、表面から所定の深さに剥離層が形成された複数の単結晶半導体基板と、
前記単結晶半導体基板より面積が大きいベース基板と、を用意し、
前記複数の単結晶半導体基板の各々の表面上に形成された前記絶縁膜の表面と前記ベース基板の表面とを接合することにより、前記ベース基板上に前記複数の単結晶半導体基板の側面が互いに接するように配列させ、
前記複数の単結晶半導体基板が設けられたベース基板を熱処理装置の処理室に導入し、
前記処理室内において、前記ベース基板の裏面に複数の支持体を接触させて前記ベース基板を支持し、
熱処理を行うことにより前記剥離層において分離することによって、前記ベース基板上に複数の単結晶半導体膜を設ける工程を含み、
前記熱処理時において、前記複数の支持体を、隣り合う前記複数の半導体基板の境界部分と重畳するように前記ベース基板の裏面に接触させることを特徴とするＳＯＩ基板の作製方法。
【請求項３】
表面に絶縁膜が形成され、表面から所定の深さに剥離層が形成された複数の単結晶半導体基板と、
前記単結晶半導体基板より面積が大きいベース基板と、を用意し、
前記複数の単結晶半導体基板の各々の表面上に形成された前記絶縁膜の表面と前記ベース基板の表面とを接合することにより、前記ベース基板上に前記複数の単結晶半導体基板を互いに空隙をもって設け、
前記複数の単結晶半導体基板が設けられたベース基板を熱処理装置の処理室に導入し、
前記処理室内において、前記ベース基板の表面に複数の支持体を接触させて前記ベース基板を支持し、
熱処理を行うことにより前記剥離層において分離することによって、前記ベース基板上に複数の単結晶半導体膜を設ける工程を有し、
前記熱処理時において、前記複数の支持体を、前記複数の半導体基板間に設けられた空隙部分と重畳するように前記ベース基板の表面に接触させることを特徴とするＳＯＩ基板の作製方法。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記ベース基板として、ガラス基板を用いることを特徴とするＳＯＩ基板の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、熱処理装置及びそれを用いたＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板の作製方法、並びに当該ＳＯＩ基板を用いた半導体装置の作製方法に関する。
【背景技術】
【０００２】
近年、バルク状のシリコンウエハに代わり、絶縁表面に薄い単結晶半導体膜が存在するＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を使った集積回路が開発されている。ＳＯＩ基板を使うことで、トランジスタのドレインと基板間における寄生容量が低減されるため、ＳＯＩ基板は半導体集積回路の性能を向上させるものとして注目されている。
【０００３】
ＳＯＩ基板を製造する方法の１つに、水素イオン注入剥離法が知られている。水素イオン注入剥離法によるＳＯＩ基板の作製方法の概要を以下に説明する。まず、シリコンウエハにイオン注入法を用いて水素イオンを注入することにより表面から所定の深さにイオン注入層を形成する。次に、酸化シリコン膜を介して、水素イオンを注入したシリコンウエハを別のシリコンウエハに接合させる。その後、熱処理を行うことにより、イオン注入層が劈開面となり、水素イオンを注入したシリコンウエハが剥離し、ベース基板となるシリコンウエハ上に単結晶シリコン膜を形成することができる。
【０００４】
また、このような水素イオン注入剥離法を用いて単結晶シリコン膜をガラスからなる支持基板上に形成する方法が提案されている（例えば、特許文献１参照）。さらに、最近では、アクティブマトリクス液晶ディスプレー向けのＳＯＩ基板の作製方法として、ガラス基板に単結晶シリコンの小片をタイル状にさせる技術が開示されている（特許文献２参照）。
【０００５】
ガラス基板はシリコンウエハよりも大面積化が可能であり且つ安価な基板であるため、ガラス基板をベース基板として用いることにより、大面積で安価なＳＯＩ基板を作製することが可能となる。通常、ガラス基板に対して、単結晶シリコン層を形成するための母材となるシリコンインゴット又はシリコンウエハのサイズは小さい。従って、ベース基板として大型のガラス基板を用いる場合には、複数のシリコンウエハを大面積のガラス基板に貼り合わせて利用することがコスト低減の面から有効となる。
【０００６】
一方で、水素イオン注入剥離法では、基板に熱処理を行う必要がある。例えば、特許文献３では、接合強度を向上させるため、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いて熱処理することが提案されている。また、特許文献４では、剥離後ＲＴＡ装置を用いて熱処理することが提案されている。
【０００７】
通常、熱処理装置を用いて基板を加熱する場合、処理室内に設けられた支持体に基板を設置し、加熱手段により熱処理を行う。例えば、ＲＴＡ装置を用いる場合には、加熱手段として、支持体上の基板に対向して設けられた複数のランプを用いて行われる。
【０００８】
このような加熱処理は、基板に対して均一に行うことが好ましい。しかし、支持体の材料と基板との熱容量が異なる場合には、支持体と接触する部分において基板の温度が局部的に変化しやすい。熱処理時において、基板の温度が局部的に変化すると、当該基板を用いて作製されたデバイスの特性が劣化させる場合がある。このような問題を解決するため、特許文献５では、支持体と基板が接触することによる温度変化の影響を低減するため、基板の外周部分に支持機構を設けることが提案されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平１１−１６３３６３号公報
【特許文献２】特表２００５−５３９２５９号公報
【特許文献３】特開平９−２６０６１８号公報
【特許文献４】国際公開第０１／２８０００号パンフレット
【特許文献５】特開２００６−１９６２５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
支持機構を基板の外周部分にのみ設けて熱処理を行う場合、被処理基板として大型の基板を用いた際には被処理基板が反ってしまう。特に、熱処理を行う基板が大型になるほど、基板の反りは顕著になる。例えば、表面に半導体基板が設けられているベース基板の熱処理を行う場合、ベース基板が反ることによって、ベース基板上に密着して設けられた半導体基板が剥離することによる接合不良や、半導体基板の配置がずれる等の問題が生じる。一方で、複数の支持体を用いて外周部分だけでなくベース基板の一面に支持体を接触させた場合には、ベース基板に生じる局部的な温度変化により、得られたＳＯＩ基板の品質が低下するおそれがある。
【００１１】
上述した問題に鑑み、熱処理において、基板の反りを抑制し、基板の局部的な温度変化によって生じる品質不良を抑制することを目的の一とする。
【課題を解決するための手段】
【００１２】
開示する発明の一は、熱処理時において、被処理基板に対して支持体が接触する位置を制御する構成とする。
【００１３】
より具体的には、次の通りである。
【００１４】
開示する発明の一は、処理室と、処理室内に設けられた支持台と、支持台上に設けられ、被処理基板を支持する複数の支持体と、被処理基板を加熱する加熱手段とを有し、支持台上において複数の支持体の各々の位置が可変可能であることを特徴としている。
【００１５】
また、開示する発明の一は、処理室と、処理室内に設けられた支持台と、支持台上に設けられ、被処理基板を支持する複数の支持体と、被処理基板を加熱する加熱手段とを有し、支持台は、支持体を支持台から脱着可能にする固定部を複数具備し、複数の支持体を複数の固定部に選択的に取り付けることにより、複数の支持体の各々の位置が可変可能であることを特徴としている。
【００１６】
また、開示する発明の一は、処理室と、処理室内で被処理基板を支持する複数の支持体と、被処理基板を加熱する加熱手段とを有し、複数の支持体は、マトリクス状に配列して設けられており、複数の支持体をそれぞれ昇降させることにより、複数の支持体のうち被処理基板に接触させる支持体の数、及び被処理基板が支持体と接触する位置を可変可能であることを特徴としている。
【００１７】
また、開示する発明の一は、表面に絶縁膜が形成され、表面から所定の深さに剥離層が形成された複数の単結晶半導体基板と、単結晶半導体基板より面積が大きいベース基板とを用意し、複数の単結晶半導体基板の各々の表面上に形成された絶縁膜の表面とベース基板の表面とを接合することにより、ベース基板上に複数の単結晶半導体基板を互いに空隙をもって設け、複数の単結晶半導体基板が設けられたベース基板を熱処理装置の処理室に導入し、処理室内において、ベース基板の裏面に複数の支持体を接触させてベース基板を支持し、熱処理を行うことにより剥離層において分離することによって、ベース基板上に複数の単結晶半導体膜を設ける工程を有し、熱処理時において、複数の支持体を、複数の半導体基板間に設けられた空隙部分と重畳するようにベース基板の裏面に接触させることを特徴としている。
【００１８】
また、開示する発明の一は、表面に絶縁膜が形成され、表面から所定の深さに剥離層が形成された複数の単結晶半導体基板と、単結晶半導体基板より面積が大きいベース基板とを用意し、複数の単結晶半導体基板の各々の表面上に形成された絶縁膜の表面とベース基板の表面とを接合することにより、ベース基板上に複数の単結晶半導体基板の側面が互いに接するように配列させ、複数の単結晶半導体基板が設けられたベース基板を熱処理装置の処理室に導入し、処理室内において、ベース基板の裏面に複数の支持体を接触させてベース基板を支持し、熱処理を行うことにより剥離層において分離することによって、ベース基板上に複数の単結晶半導体膜を設ける工程を含み、熱処理時において、隣り合う複数の支持体を、複数の半導体基板の境界部分と重畳するようにベース基板の裏面に接触させることを特徴としている。
【００１９】
本明細書における「単結晶」とは、結晶面、結晶軸が結晶内全てで揃っている結晶であり、それを構成している原子又は分子が空間的に規則正しい配列になっているものをいう。もっとも、単結晶は原子が規則正しく配列することによって構成されるものであるが、一部にこの配列の乱れがある格子欠陥を含むもの、意図的又は非意図的に格子歪みを有するものも含まれる。
【００２０】
また、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路及び電子機器は全て半導体装置に含まれる。
【００２１】
また、本明細書中において表示装置とは、発光装置や液晶表示装置を含む。発光装置は発光素子を含み、液晶表示装置は液晶素子を含む。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子、有機ＥＬ素子等が含まれる。
【発明の効果】
【００２２】
基板の熱処理時において、被処理基板に対して支持体が接触する位置を制御する構成とすることにより、基板の反りを抑制し、熱処理中に基板に生じる局部的な温度変化によって、当該基板を用いて作製されたデバイスに品質不良が生じることを抑制することができる。
【図面の簡単な説明】
【００２３】
【図１】熱処理装置の一例を示す図。
【図２】熱処理装置の一例を示す図。
【図３】熱処理装置の一例を示す図。
【図４】ＳＯＩ基板の作製方法の一例を示す図。
【図５】ＳＯＩ基板の作製方法の一例を示す図。
【図６】ＳＯＩ基板の作製方法の一例を示す図。
【図７】ＳＯＩ基板を用いた半導体装置の一例を示す図。
【図８】ＳＯＩ基板を用いた半導体装置の一例を示す図。
【図９】ＳＯＩ基板の作製方法の一例を示す図。
【図１０】ＳＯＩ基板を用いた表示装置の一例を示す図。
【図１１】ＳＯＩ基板を用いた表示装置の一例を示す図。
【図１２】ＳＯＩ基板を用いた半導体装置の作製方法の一例を示す図。
【図１３】ＳＯＩ基板を用いた半導体装置の作製方法の一例を示す図。
【図１４】ＳＯＩ基板を用いた電子機器を示す図である。
【図１５】ＳＯＩ基板の作製方法の一例を示す図。
【図１６】ＳＯＩ基板の作製方法の一例を示す図。
【図１７】ＳＯＩ基板の作製方法の一例を示す図。
【発明を実施するための形態】
【００２４】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下に示す実施の形態の記載内容に限定されず、発明の趣旨から逸脱することなく形態及び詳細を様々に変更し得ることは当業者にとって自明である。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を用い、その繰り返しの説明は省略する。
【００２５】
（実施の形態１）
本実施の形態では、熱処理装置の構成に関して図面を参照して説明する。
【００２６】
図１に示す熱処理装置は、処理室６０１と、被処理基板６０５を加熱する加熱手段６０２と、処理室６０１内において被処理基板６０５を支持する支持体６０３とを有している。
【００２７】
処理室６０１は、被処理基板６０５に熱処理を行う場所であり、内壁を石英等で設けることができる。また、処理室６０１には、ガス供給源より窒素、酸素、希ガス等のガスが供給される。これらのガスにより、熱処理後の被処理基板６０５の冷却を行うことができる。
【００２８】
加熱手段６０２は、処理室６０１内に設けられた被処理基板６０５を加熱できるものであればよい。例えば、被処理基板６０５を急速に加熱できる構成とすることにより、熱処理時間の短縮化を図ることができる。加熱手段６０２による加熱は、高温のガスを用いて加熱を行う方式としてもよいし、ランプ光により加熱を行う方式としてもよい。なお、図１に示したように、加熱手段は処理室６０１外に設けられているが、処理室６０１の中に設けても良い。
【００２９】
図１では、複数のランプ光源６０６を用いて被処理基板６０５に熱処理を行うランプ加熱方式の構成について示している。また、ランプ光源６０６には反射板６０７が付加されており、効率良く被処理基板６０５に光が照射される構成とすることができる。ランプ光源６０６としては、例えば、棒状のハロゲンランプを用いることができる。また、ランプ光源６０６は、光源制御部により制御される。
【００３０】
支持体６０３は、処理室６０１内の支持台６０４上に複数設けられており、被処理基板６０５と接触することにより当該被処理基板６０５を支持する。支持体６０３は、石英等の材料で設けることができる。また、支持体６０３の断面形状（被処理基板６０５と接触する面の形状）は、特に限定されず、円状、楕円状、矩形状等とすることができる。
【００３１】
また、複数の支持体６０３は、支持台６０４上における位置をそれぞれ変えることが可能（可変可能）な構成となっている。すなわち、複数の支持体６０３は、被処理基板６０５の表面と平行な面内で任意に移動することができる。そのため、支持台６０４上における支持体６０３の位置を制御することにより、被処理基板６０５に対して支持体６０３を接触させる位置を制御することができる。
【００３２】
本実施の形態で示す熱処理装置は、被処理基板６０５に対して支持体６０３が接触する位置を制御することにより、被処理基板６０５において支持体６０３との接触により局所的な温度変化が生じる場合であっても、温度変化が生じる場所を制御することができる構成となっている。そのため、熱処理を行う被処理基板６０５のサイズや用途に応じて、支持体６０３が被処理基板６０５に接触する位置を任意に設定することにより、被処理基板６０５の反りを抑制すると共に、被処理基板６０５に生じる局部的な温度変化により被処理基板６０５を用いて作製されたデバイスに品質不良が生じることを抑制することができる。
【００３３】
また、本実施の形態で示す熱処理装置は、被処理基板６０５に対して支持体６０３が接触する位置だけでなく、被処理基板６０５と接触する支持体６０３の数を制御できる構成としてもよい。
【００３４】
また、支持台６０４に支持体６０３を脱着可能な固定部６０８を複数設け、複数の支持体６０３を複数の固定部６０８によって支持台６０４上に選択的に取り付けることによって、支持台６０４上における複数の支持体６０３の位置をそれぞれ変えることが可能（可変可能）な構成としてもよい（図２参照）。つまり、複数の支持体６０３は、被処理基板６０５の表面と平行な面内で任意に移動することができる。固定部６０８はマトリクス状に配列することができる。また、複数の支持体６０３の数は、複数の固定部６０８の数よりも少ない。なお、固定部６０８は、支持体６０３を支持台６０４上に固定可能であればどのような構成を用いてもよい。図２においては、固定部６０８として支持台６０４上に支持体６０３を差し込み可能な部材を設けた例を示しているが、これに限られず、例えば、支持台６０４に開口部や凹部を設け、当該開口部や凹部に支持体６０３をはめ込む構成としてもよい。
【００３５】
また、固定部６０８をマトリクス状に配列させて設けることにより、支持体６０３を設ける位置や数を細かく調整することができる。なお、あらかじめ、支持体６０３を設ける位置のパターンがある程度決まっている場合には、当該複数のパターンに応じて固定部６０８を設ければよい。
【００３６】
他にも、熱処理装置を図３に示すように、支持台６０４上に複数の支持体６０３をマトリクス状に配列させて設け、当該複数の支持体６０３を昇降させて高さをそれぞれ制御することによって、被処理基板６０５と接触する支持体６０３の数、及び被処理基板６０５に対して支持体６０３が接触する位置を制御する構成とすることができる。すなわち、複数の支持体６０３は、被処理基板６０５の表面と平行な面内で任意に移動することができるだけでなく、被処理基板６０５の表面に対して法線方向にも移動することができる。支持体６０３の昇降は、支持体制御部により制御され、例えば、複数の支持体６０３が独立して昇降できる構成とすることができる。これにより、図１ならびに図３に示した熱処理装置では、複数の支持体６０３は、被処理基板６０５の加熱中に移動することもできる。
【００３７】
このように、熱処理を行う被処理基板６０５のサイズや用途に応じて、被処理基板６０５と接触する支持体６０３の数及び被処理基板６０５に対して支持体６０３が接触する位置を制御することにより、被処理基板６０５の反りを抑制しつつ、被処理基板６０５の局部的な温度変化によって生じる品質不良を抑制することができる。
【００３８】
なお、本実施の形態で示した熱処理装置は、本明細書の他の実施の形態で示すＳＯＩ基板の作製方法、半導体装置の作製方法と適宜組み合わせて行うことができる。
【００３９】
（実施の形態２）
本実施の形態では、上記実施の形態１で示した熱処理装置を用いたＳＯＩ基板の作製方法の一例に関して図面を参照して説明する。
【００４０】
まず、複数の半導体基板を準備する。ここでは、半導体基板１００ａ、半導体基板１００ｂ、半導体基板１００ｃを用いる場合について説明する（図４（Ａ−１）参照）。
【００４１】
半導体基板１００ａ〜１００ｃは、市販の単結晶半導体基板を用いることができ、例えば、単結晶のシリコン基板やゲルマニウム基板、ガリウムヒ素やインジウムリン等の化合物半導体基板が挙げられる。市販のシリコン基板としては、直径５インチ（１２５ｍｍ）、直径６インチ（１５０ｍｍ）、直径８インチ（２００ｍｍ）、直径１２インチ（３００ｍｍ）サイズの円形のものが代表的である。なお、形状は円形に限られず矩形状等に加工したシリコン基板を用いることも可能である。以下の説明では、半導体基板１００ａ〜１００ｃとして、単結晶シリコン基板を用いる場合について示す。
【００４２】
次に、半導体基板１００ａの表面上に絶縁膜１０２ａを設け、半導体基板１００ａの表面から所定の深さに剥離層１０４ａを設ける（図４（Ａ−２）参照）。また、半導体基板１００ｂ、１００ｃについても同様に、表面上に絶縁膜１０２ｂ、１０２ｃをそれぞれ設け、表面から所定の深さに剥離層１０４ｂ、１０４ｃをそれぞれ設ける。
【００４３】
絶縁膜１０２ａ〜１０２ｃは、例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜等の単層、又はこれらを積層させた膜を用いることができる。これらの膜は、熱酸化法、ＣＶＤ法又はスパッタリング法等を用いて形成することができる。また、ＣＶＤ法を用いて絶縁膜１０２ａ〜１０２ｃを形成する場合には、テトラエトキシシラン（略称；ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）等の有機シランを用いて作製される酸化シリコン膜を用いることができる。
【００４４】
例えば、半導体基板１００ａ〜１００ｃ上に酸化窒化シリコン膜と窒化酸化シリコン膜を順に積層させて形成した後、半導体基板１００ａ〜１００ｃの表面から所定の深さの領域にイオンを添加し、その後、ＣＶＤ法によりテトラエトキシシランを用いて作製される酸化シリコン膜を窒化酸化シリコン膜上に形成してもよい。
【００４５】
なお、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多いものであって、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）、及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ  Ｆｏｗａｒｄ  Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、濃度範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、Ｓｉが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、ＲＢＳ及びＨＦＳを用いて測定した場合に、濃度範囲として酸素が５〜３０原子％、窒素が２０〜５０原子％、Ｓｉが２５〜３５原子％、水素が１５〜２５原子％の範囲で含まれるものをいう。但し、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、Ｓｉ及び水素の含有比率が上記の範囲内に含まれるものとする。
【００４６】
剥離層１０４ａ〜１０４ｃは、半導体基板１００ａ〜１００ｃの表面から所定の深さの領域にイオンを添加することにより形成することができる。
【００４７】
剥離層１０４ａ〜１０４ｃが形成される領域の深さは、添加されるイオンの加速エネルギーと入射角によって調節することができる。加速エネルギーは加速電圧、ドーズ量などにより調節できる。イオンの平均侵入深さとほぼ同じ深さの領域に剥離層１０４ａ〜１０４ｃが形成される。イオンが添加される深さで、後の工程において半導体基板１００ａ〜１００ｃから分離される半導体膜の厚さが決定する。剥離層１０４ａ〜１０４ｃが形成される深さは１０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上２００ｎｍ以下とする。
【００４８】
イオンの添加の際に用いるガスとしては、水素ガス、希ガス等があるが、本実施の形態では水素ガスを用いることが好ましい。イオンドーピング法で水素ガスを用いた場合、生成されるイオンは、Ｈ＋、Ｈ２＋及びＨ３＋であるが、Ｈ３＋の割合を高くすることが好ましい。Ｈ３＋はＨ＋、Ｈ２＋よりもイオンの添加効率がよく、添加時間の短縮を図ることができる。
【００４９】
次に、ベース基板１２０を準備する（図４（Ｂ）参照）。
【００５０】
ベース基板１２０は、絶縁体でなる基板を用いる。具体的には、ベース基板１２０として、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われるガラス基板を用いる。ベース基板１２０として大面積化が可能で安価なガラス基板を用いることにより、シリコンウエハを用いる場合と比較して低コスト化を図ることができる。
【００５１】
次に、複数の半導体基板１００ａ〜１００ｃとベース基板１２０とを対向させ、絶縁膜１０２ａ〜１０２ｃの表面とベース基板１２０の表面とをそれぞれ接合する（図４（Ｃ）参照）。半導体基板１００ａ〜１００ｃ上にそれぞれ形成された絶縁膜１０２ａ〜１０２ｃとベース基板１２０の表面とを密着させることにより接合が形成される。この接合は、ファンデルワールス力が作用しており、半導体基板１００ａ〜１００ｃとベース基板１２０を密着させることにより、水素結合による接合を形成することが可能となる。なお、図４（Ｃ）では、ベース基板１２０上に複数の半導体基板１００ａ〜１００ｃを互いに空隙をもって設けた場合を示しているが、これに限られず、複数の半導体基板１００ａ〜１００ｃの側面が互いに接するように配列させてもよい。
【００５２】
なお、半導体基板１００ａ〜１００ｃとベース基板１２０を接合させる前に、半導体基板１００ａ〜１００ｃ上に形成された絶縁膜１０２ａ〜１０２ｃと、ベース基板１２０の表面処理を行うことが好ましい。表面処理としては、オゾン処理（例えば、オゾン水洗浄）を行うことができる。また、オゾン水洗浄の前にメガソニック洗浄を行ってもよい。また、オゾン水洗浄とフッ酸による洗浄を複数回繰り返し行ってもよい。このような表面処理を行うことにより、絶縁膜１０２ａ〜１０２ｃ、ベース基板１２０の表面に付着した有機物等のゴミを除去し、表面を親水化することができる。
【００５３】
他にも、表面処理としてプラズマ処理を行ってもよい。例えば、真空状態のチャンバーに不活性ガス（例えば、Ａｒガス）及び／又は反応性ガス（例えば、Ｏ２ガス、Ｎ２ガス）を導入し、被処理面（ここでは、ベース基板１２０側）にバイアス電圧を印加してプラズマ状態として行うことができる。この場合、プラズマ中には電子とＡｒの陽イオンが存在し、陰極方向（被処理面側）にＡｒの陽イオンが加速される。加速されたＡｒの陽イオンが被処理面に衝突することによって、被処理面をスパッタエッチングすることができる。また、このとき、被処理面の凸部から優先的にスパッタエッチングされ、当該被処理面の平坦性を向上することができる。
【００５４】
次に、熱処理を行い剥離層１０４ａ〜１０４ｃにて分離することにより、ベース基板１２０上に、絶縁膜１０２ａ〜１０２ｃを介して単結晶半導体膜１２４ａ〜１２４ｃを設ける（図４（Ｄ）参照）。ここでは、４００℃乃至７５０℃の加熱処理を行うことにより、半導体基板の剥離層に沿って分離することが可能となる。熱処理装置として、被処理基板であるベース基板１２０及び半導体基板の急速加熱を行うことができる構成とすることにより、熱処理時間の短縮化を図ることができる。この場合、ベース基板１２０の歪点より高い温度が利用できる。加熱処理は、高温のガスを用いて加熱を行う方式（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）を用いてもよいし、ランプ光により加熱を行う方式（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）を用いてもよい。
【００５５】
なお、図４（Ｄ）における熱処理は、上記実施の形態１で示した熱処理装置を用いて行う。以下に、熱処理の具体的な方法に関して図９を参照して説明する。なお、図９では、上記図２の熱処理装置を適用する場合について示す。
【００５６】
まず、複数の半導体基板が設けられたベース基板１２０を熱処理装置の処理室６０１に搬入する（図９（Ａ）参照）。処理室６０１に搬入されたベース基板１２０は、複数の支持体６０３を用いて処理室６０１内に配置される。処理室６０１では、複数の支持体６０３がベース基板１２０の裏面に接触することによって、ベース基板１２０が支持される。
【００５７】
ここでは、複数の支持体６０３を、複数の半導体基板間に設けられた空隙部分と重畳するようにベース基板１２０の裏面に接触させる。つまり、支持体６０３の位置を制御することにより、ベース基板１２０に対して支持体６０３を接触させる位置を、ベース基板１２０上に設けられた半導体基板と重ならない位置とする。
【００５８】
このようにベース基板１２０に対して複数の支持体６０３が接触する位置を任意に設定した後、熱処理を行うことにより（図９（Ｂ）参照）、支持体６０３との接触によりベース基板１２０において温度変化が起こる領域を、半導体基板が設けられていない領域（複数の半導体基板において、隣接する半導体基板と半導体基板の間の空隙部分）とすることができる。
【００５９】
例えば、ベース基板１２０上に９枚（３×３）の半導体基板１００ａ〜１００ｉを接合させて設けた場合、複数の半導体基板１００ａ〜１００ｉにおいて４枚の半導体基板の角が近接している部分、及びベース基板１２０の４つの角の部分において、ベース基板１２０の裏面と支持体６０３を接触させることができる（図５（Ａ）参照）。この場合、ベース基板１２０において半導体基板１００ａ〜１００ｉと重畳する領域の温度変化を低減すると共に、ベース基板１２０の反りを抑制し、ベース基板１２０と半導体基板１００ａ〜１００ｉの接合不良を低減することが可能となる。
【００６０】
また、ベース基板１２０に対して支持体６０３を接触させる位置は図５（Ａ）に限られず、複数の半導体基板の角が近接する部分以外にも半導体基板の間の空隙部分において、ベース基板１２０と接触させるように支持体６０３を設けてもよい（図５（Ｂ）参照）。この場合、ベース基板１２０が大型である場合にも、当該ベース基板１２０の反りを効果的に抑制することができる。
【００６１】
このように、ベース基板１２０と接触する支持体６０３の数、及びベース基板１２０に対して支持体６０３を接触させる位置を制御して熱処理を行うことにより、ベース基板１２０の反りやベース基板１２０の局部的な温度変化によって生じるＳＯＩ基板の品質不良を抑制することができる。
【００６２】
なお、上記説明では、ベース基板１２０の裏面に支持体６０３を接触させて支持する構成を示したが、ベース基板１２０上に設けられた複数の半導体基板間の空隙が支持体６０３の幅より十分に広い場合には、ベース基板１２０の表面に支持体６０３を接触させて支持する構成としてもよい。この場合には、複数の支持体６０３を、ベース基板１２０の表面において半導体基板が設けられていない領域に接触させればよい。
【００６３】
また、ベース基板１２０上に設けられる複数の半導体基板間の空隙が支持体６０３の幅より狭い場合（例えば、複数の半導体基板の側面が互いに接するように配列させる場合）には、ベース基板１２０と支持体６０３が接触する位置を、複数の半導体基板同士の境界部分と重なる位置となるように制御する（図６（Ａ）、（Ｂ）参照）。このようにベース基板１２０と支持体６０３を接触させる位置を制御することにより、支持体６０３との接触によりベース基板１２０において温度変化が起こる場所を、半導体基板の端部と重畳する領域に限定することができる。この場合、得られたＳＯＩ基板において、半導体基板の端部に相当する単結晶半導体膜を除去し、それ以外の単結晶半導体膜を利用して素子を形成することによって、当該ＳＯＩ基板を用いて作製されたデバイスの品質不良を抑制することができる。
【００６４】
以上の工程により、ベース基板１２０上に、それぞれ絶縁膜１０２ａ〜絶縁膜１０２ｃを介して単結晶半導体膜１２４ａ〜１２４ｃが設けられたＳＯＩ基板を作製することができる。
【００６５】
なお、上記工程において、得られたＳＯＩ基板の表面に平坦化処理を行ってもよい。平坦化処理を行うことにより、剥離後にベース基板１２０上に設けられた単結晶半導体膜１２４ａ〜１２４ｃの表面に凹凸が生じた場合でもＳＯＩ基板の表面を平坦化することができる。
【００６６】
平坦化処理としては、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）、エッチング処理、レーザー光の照射等により行うことができる。例えば、ドライエッチングまたはウエットエッチングの一方、または双方を組み合わせたエッチング処理（エッチバック処理）を行った後にレーザー光を照射することによって、単結晶半導体膜１２４ａ〜１２４ｃの再結晶化と表面の平坦化を行う。
【００６７】
レーザー光を単結晶半導体膜の上面側から照射することで、単結晶半導体膜の上面を溶融させることができる。溶融した後、単結晶半導体膜が冷却、固化することで、その上面の平坦性が向上した単結晶半導体膜が得られる。レーザー光を用いることにより、ベース基板１２０が直接加熱されないため、当該ベース基板１２０の温度上昇を抑えることができる。このため、ガラス基板のような耐熱性の低い基板をベース基板１２０に用いることが可能である。
【００６８】
なお、レーザー光の照射による単結晶半導体膜の溶融は、部分溶融とすることが好ましい。完全溶融させた場合には、液相となった後の無秩序な核発生により微結晶化し、結晶性が低下する可能性が高いためである。一方で、部分溶融させることにより、溶融されていない固相部分から結晶成長が進行する。これにより、半導体膜中の欠陥を減少させることができる。ここで、完全溶融とは、単結晶半導体膜が下部界面付近まで溶融されて、液体状態になることをいう。他方、部分溶融とは、この場合、単結晶半導体膜の上部は溶融して液相となるが、下部は溶融せずに固相のままであることをいう。
【００６９】
上記レーザー光の照射には、パルス発振レーザーを用いることが好ましい。これは、瞬間的に高エネルギーのパルスレーザー光を発振することができ、溶融状態を作り出すことが容易となるためである。発振周波数は、１Ｈｚ以上１０ＭＨｚ以下程度とすることが好ましい。
【００７０】
上述のようにレーザー光を照射した後には、単結晶半導体膜の膜厚を小さくする薄膜化工程を行っても良い。単結晶半導体膜の薄膜化には、ドライエッチングまたはウエットエッチングの一方、または双方を組み合わせたエッチング処理（エッチバック処理）を適用すればよい。例えば、単結晶半導体膜がシリコン材料からなる層である場合、ドライエッチングとしてＳＦ６とＯ２をプロセスガスに用いて、単結晶半導体膜を薄くすることができる。
【００７１】
なお、平坦化処理はＳＯＩ基板に限らず、ベース基板１２０から分離された半導体基板１００ａ〜１００ｃに対して行ってもよい。ベース基板１２０から分離された半導体基板１００ａ〜１００ｃの表面を平坦にすることによって、当該半導体基板１００ａ〜１００ｃをＳＯＩ基板の作製工程において再利用することが可能となる。
【００７２】
なお、本実施の形態では、ベース基板上に半導体基板を接合させた後に行う熱処理について上記実施の形態１で示した熱処理装置を用いる場合を示したが、これに限られず、他の工程における熱処理についても上記実施の形態１で示した熱処理装置を用いてもよい。また、本実施の形態で示したＳＯＩ基板の作製方法は、本明細書の他の実施の形態で示す作製方法と適宜組み合わせて行うことができる。
【００７３】
（実施の形態３）
本実施の形態では、上記実施の形態２で作製したＳＯＩ基板を用いて、薄膜トランジスタ（ＴＦＴ）を作製する方法を説明する。
【００７４】
まず、図１２および図１３を参照して、ｎチャネル型薄膜トランジスタ、およびｐチャネル型薄膜トランジスタを作製する方法を説明する。複数の薄膜トランジスタ（ＴＦＴ）を組み合わせることで、各種の半導体装置を形成することができる。
【００７５】
図１２（Ａ）は、上記実施の形態２で説明した方法で作製されたＳＯＩ基板の断面図である。
【００７６】
まず、エッチングにより、単結晶半導体膜１２４ａを素子分離して、半導体膜２５１、２５２を形成する（図１２（Ｂ）参照）。半導体膜２５１はｎチャネル型のＴＦＴを構成し、半導体膜２５２はｐチャネル型のＴＦＴを構成する。
【００７７】
次に、半導体膜２５１、２５２上に絶縁膜２５４を形成した後、絶縁膜２５４を介して半導体膜２５１上にゲート電極２５５を形成し、半導体膜２５２上にゲート電極２５６を形成する（図１２（Ｃ）参照）。
【００７８】
なお、単結晶半導体膜１２４ａのエッチングを行う前に、ＴＦＴのしきい値電圧を制御するために、ホウ素、アルミニウム、ガリウムなどの不純物元素、またはリン、ヒ素などの不純物元素を単結晶半導体膜１２４ａに添加することが好ましい。
【００７９】
次に、半導体膜２５１にｎ型の低濃度不純物領域２５７を形成し、半導体膜２５２にｐ型の高濃度不純物領域２５９を形成する（図１２（Ｄ）参照）。具体的には、まず、半導体膜２５１にｎ型の低濃度不純物領域２５７を形成する。このため、ｐチャネル型ＴＦＴとなる半導体膜２５２をレジストでマスクし、不純物元素を半導体膜２５１に添加する。不純物元素としてリンまたはヒ素を添加すればよい。イオンドーピング法またはイオン注入法により不純物元素を添加することにより、ゲート電極２５５がマスクとなり、半導体膜２５１に自己整合的にｎ型の低濃度不純物領域２５７が形成される。半導体膜２５１のゲート電極２５５と重なる領域はチャネル形成領域２５８となる。
【００８０】
次に、半導体膜２５２を覆うマスクを除去した後、ｎチャネル型ＴＦＴとなる半導体膜２５１をレジストマスクで覆う。次に、イオンドーピング法またはイオン注入法により不純物元素を半導体膜２５２に添加する。不純物元素として、ボロンを添加することができる。不純物元素の添加工程では、ゲート電極２５６がマスクとして機能して、半導体膜２５２にｐ型の高濃度不純物領域２５９が自己整合的に形成される。ｐ型の高濃度不純物領域２５９はソース領域またはドレイン領域として機能する。半導体膜２５２のゲート電極２５６と重なる領域はチャネル形成領域２６０となる。ここでは、ｎ型の低濃度不純物領域２５７を形成した後、ｐ型の高濃度不純物領域２５９を形成する方法を説明したが、先にｐ型の高濃度不純物領域２５９を形成することもできる。
【００８１】
次に、半導体膜２５１を覆うレジストを除去した後、プラズマＣＶＤ法等によって窒化シリコン等の窒素化合物や酸化シリコン等の酸化物からなる単層構造または積層構造の絶縁膜を形成する。この絶縁膜を垂直方向の異方性エッチングすることで、ゲート電極２５５、２５６の側面に接するサイドウォール絶縁膜２６１、２６２を形成する（図１３（Ａ）参照）。この異方性エッチングにより、絶縁膜２５４もエッチングされる。
【００８２】
次に、図１３（Ｂ）に示すように、半導体膜２５２をレジスト２６５で覆う。半導体膜２５１にソース領域またはドレイン領域として機能する高濃度不純物領域を形成するため、イオン注入法またはイオンドーピング法により、半導体膜２５１に高ドーズ量で不純物元素を添加する。ゲート電極２５５およびサイドウォール絶縁膜２６１がマスクとなり、ｎ型の高濃度不純物領域２６７が形成される。次に、不純物元素の活性化のための加熱処理を行う。なお、加熱処理に上記実施の形態１で示した熱処理装置を用いることができる。
【００８３】
活性化の加熱処理の後、図１３（Ｃ）に示すように、水素を含んだ絶縁膜２６８を形成する。絶縁膜２６８を形成後、３５０℃以上４５０℃以下の温度による加熱処理を行い、絶縁膜２６８中に含まれる水素を半導体膜２５１、２５２中に拡散させる。絶縁膜２６８は、プロセス温度が３５０℃以下のプラズマＣＶＤ法により窒化シリコンまたは窒化酸化シリコンを堆積することで形成できる。半導体膜２５１、２５２に水素を供給することで、半導体膜２５１、２５２中の欠陥を効果的に補償することができる。
【００８４】
その後、層間絶縁膜２６９を形成する。層間絶縁膜２６９は、酸化シリコン膜、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃｏｎ  Ｇｌａｓｓ）膜などの無機材料でなる絶縁膜、または、ポリイミド、アクリルなどの有機樹脂膜から選ばれた単層構造の膜、積層構造の膜で形成することができる。層間絶縁膜２６９にコンタクトホールを形成した後、図１３（Ｃ）に示すように配線２７０を形成する。配線２７０の形成には、例えば、アルミニウム膜またはアルミニウム合金膜などの低抵抗金属膜をバリアメタル膜で挟んだ３層構造の導電膜で形成することができる。バリアメタル膜は、モリブデン、クロム、チタンなどの金属膜で形成することができる。
【００８５】
以上の工程により、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを有する半導体装置を作製することができる。
【００８６】
（実施の形態４）
本実施の形態では、上記実施の形態３と異なる薄膜トランジスタの作製方法に関して図面を参照して説明する。本実施の形態に示す薄膜トランジスタの製造方法では、半導体膜と配線との接続に係る開口が自己整合的に形成されることを特徴としている。
【００８７】
はじめに、上記実施の形態２で示した方法を用いて作製したＳＯＩ基板を用意する。そして、該ＳＯＩ基板における半導体膜を島状にパターニングして島状の半導体膜９０６を形成した後、ゲート絶縁膜として機能する絶縁膜９０８、及びゲート電極（又は配線）として機能する導電膜を順に形成する。本実施の形態では、ゲート電極として機能する導電膜を二層構造で形成するが、これに限定されるものではない。ここで、絶縁膜９０８は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコンなどの材料を用いて、ＣＶＤ法やスパッタリング法などにより形成することができる。絶縁膜９０８の厚さは５ｎｍ以上１００ｎｍ以下程度とすれば良い。また、導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等の材料を用いて、ＣＶＤ法やスパッタリング法などにより形成することができる。導電膜の厚さは、二層の合計が１００ｎｍ以上５００ｎｍ以下程度となるようにすれば良い。なお、本実施の形態では、絶縁膜９０８を酸化シリコン（厚さ２０ｎｍ）にて形成し、導電膜（下層）を窒化タンタル（厚さ５０ｎｍ）にて形成し、導電膜（上層）をタングステン（厚さ２００ｎｍ）にて形成する場合について説明する。
【００８８】
次に、上記のゲート電極として機能する導電膜をパターニングする。なお、本実施の形態における薄膜トランジスタの製造方法では、上記の導電膜に対して少なくとも二度のパターニングを行うが、ここでは、そのうちの一度目のパターニングを行う。これにより、最終的に形成されるゲート電極より一回り大きい導電膜９１０、及び導電膜９１２が形成される。ここで、「一回り大きい」とは、二度目のパターニング工程において用いられるゲート電極形成用のレジストマスクを、導電膜９１０、及び導電膜９１２の位置に合わせて形成できる程度の大きさをいうものとする。なお、上記二度のパターニングは、導電膜の島状半導体膜９０６と重なる領域に対して行えば良いものであり、導電膜全面に対して二度のパターニングを行う必要はない。
【００８９】
その後、上記の絶縁膜９０８、導電膜９１０及び導電膜９１２を覆うように、絶縁膜９１４を形成する（図１５（Ａ）、図１７（Ａ）参照）。ここで、絶縁膜９１４は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウムなどの材料を用いて、ＣＶＤ法やスパッタリング法などにより形成することができる。絶縁膜９１４の厚さは０．５μｍ以上２μｍ以下程度とすることが好ましい。本実施の形態では、一例として、絶縁膜９１４を酸化シリコン（厚さ１μｍ）にて形成する場合について説明する。なお、本実施の形態においては、ベース基板９００上に、絶縁膜９０４及び半導体膜９０６が順に設けられた構造のＳＯＩ基板を用いて説明しているが、本実施の形態はこれに限定して解釈されるものではない。
【００９０】
なお、図１５（Ａ）は、平面図である図１７（Ａ）のＰ−Ｑにおける断面に対応する図である。同様に、図１５（Ｂ）と図１７（Ｂ）が対応し、図１５（Ｄ）と図１７（Ｃ）が対応し、図１６（Ｃ）と図１７（Ｄ）が対応する。図１７に示す平面図では、簡単のため、対応する断面図における一部の構成要素を省略している。
【００９１】
次に、上記の絶縁膜９１４上に、パターニング工程において用いるゲート電極形成用のレジストマスク９１６を形成する。該パターニング工程は、上記導電膜に対する二度のパターニングのうち、二度目のパターニング工程に当たるものである。レジストマスク９１６は、感光性物質であるレジスト材料を塗布した後、パターンを露光することで形成できる。レジストマスク９１６の形成後には、該レジストマスク９１６を用いて、導電膜９１０、導電膜９１２、及び絶縁膜９１４をパターニングする。具体的には絶縁膜９１４を選択的にエッチングして絶縁膜９２２を形成した後、導電膜９１０、及び導電膜９１２を選択的にエッチングしてゲート電極として機能する導電膜９１８、導電膜９２０を形成する（図１５（Ｂ）、図１７（Ｂ）参照）。ここで、絶縁膜９１４を選択的にエッチングする際には、ゲート絶縁膜として機能する絶縁膜９０８の一部も同時にエッチングされる。
【００９２】
次に、レジストマスク９１６を除去した後、島状半導体膜９０６、絶縁膜９０８、導電膜９１８、導電膜９２０、絶縁膜９２２などを覆うように、絶縁膜９２４を形成する。絶縁膜９２４は後のサイドウォール形成時のバリア層として機能する。絶縁膜９２４は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタルなどの材料を用いて形成することができるが、バリア層として機能させるためには、後のサイドウォールに用いられる材料とエッチング時の選択比が取れる材料を用いて形成することが好ましいと言える。絶縁膜９２４の厚さは１０ｎｍ以上２００ｎｍ以下程度とすれば良い。本実施の形態では、絶縁膜９２４を、窒化シリコン（厚さ５０ｎｍ）を用いて形成することとする。
【００９３】
絶縁膜９２４の形成後には、導電膜９１８、導電膜９２０、絶縁膜９２２等をマスクとして、一導電型を付与する不純物元素を島状半導体膜９０６に添加する。本実施の形態では、島状半導体膜９０６にｎ型を付与する不純物元素（例えばリンや砒素）を添加する。該不純物の添加により、島状半導体膜９０６に不純物領域９２６が形成される（図１５（Ｃ）参照）。なお、本実施の形態においては、絶縁膜９２４を形成した後に、ｎ型を付与する不純物元素を添加する構成としたが、本実施の形態はこれに限られない。例えば、レジストマスクを除去した後、又は除去する前に上記の不純物元素を添加し、その後、絶縁膜９２４を形成する構成としてもよい。また、添加する不純物元素を、ｐ型を付与する不純物元素とすることもできる。
【００９４】
次に、サイドウォール９２８を形成する（図１５（Ｄ）、図１７（Ｃ）参照）。サイドウォール９２８は、絶縁膜９２４を覆うように絶縁膜を形成し、該絶縁膜に対して垂直方向を主体とした異方性エッチングを適用することで形成することができる。上記異方性エッチングにより、絶縁膜が選択的にエッチングされることになるためである。絶縁膜は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタルなどの材料を用いて、ＣＶＤ法やスパッタリング法などにより形成することができる。また、有機材料を含む膜を、スピンコートなどにより形成しても良い。本実施の形態においては、絶縁膜の材料として酸化シリコンを用いることとする。すなわち、サイドウォール９２８は酸化シリコンにより形成される。また、エッチングガスとしては、例えば、ＣＨＦ３とヘリウムの混合ガスを用いることができる。なお、サイドウォール９２８を形成する工程はこれらに限定されない。
【００９５】
次に、絶縁膜９２２、サイドウォール９２８などをマスクとして、島状半導体膜９０６に一導電型を付与する不純物元素を添加する。なお、島状半導体膜９０６には、先の工程で添加した不純物元素と同じ導電型の不純物元素をより高い濃度で添加する。つまり、本実施の形態においては、ｎ型を付与する不純物元素を添加することになる。
【００９６】
上記不純物元素の添加により、島状半導体膜９０６に、チャネル形成領域９３０と、低濃度不純物領域９３２と、高濃度不純物領域９３４が形成される（図１６（Ａ）参照）。低濃度不純物領域９３２はＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域として機能し、高濃度不純物領域９３４はソース又はドレインとして機能する。
【００９７】
次に、絶縁膜９２４をエッチングして、高濃度不純物領域に達する開口（コンタクトホール）を形成する。本実施の形態においては、酸化シリコンを用いて絶縁膜９２２、及びサイドウォール９２８を形成し、窒化シリコンを用いて絶縁膜９２４を形成しているため、絶縁膜９２４を選択的にエッチングして開口を形成することができる。
【００９８】
上記高濃度不純物領域に達する開口を形成した後、絶縁膜９１４を選択的にエッチングすることにより、開口９３６を形成する（図１６（Ｂ）参照）。開口９３６は、高濃度不純物領域に達する開口と比較して大きく形成されることになる。これは、開口９３６は、プロセスルールやデザインルールに従ってその最小線幅が決まるのに対して、高濃度不純物領域に達する開口は、自己整合的に形成されることでより微細化されるためである。
【００９９】
その後、上記高濃度不純物領域に達する開口及び開口９３６を介して、島状半導体膜９０６の高濃度不純物領域９３４及び導電膜９２０に接する導電膜を形成する。該導電膜は、ＣＶＤ法やスパッタリング法等により形成することができる。材料としては、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、珪素（Ｓｉ）等を用いることができる。また、上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。また、上記導電膜は、単層構造としても良いし、積層構造としても良い。本実施の形態においては、チタンとアルミニウムとチタンとの三層構造とする場合を示す。
【０１００】
上記導電膜を選択的にエッチングすることにより、ソース電極又はドレイン電極（ソース配線又はドレイン配線）として機能する導電膜９３８、導電膜９４０及び導電膜９４２、導電膜９２０と接続されて配線として機能する導電膜９４４、導電膜９４６及び導電膜９４８を形成する（図１６（Ｃ）、図１７（Ｄ）参照）。以上の工程により、島状半導体膜９０６と、ソース電極又はドレイン電極として機能する導電膜との接続を自己整合的に形成した薄膜トランジスタが完成する。
【０１０１】
本実施の形態において示した方法により、ソース電極又はドレイン電極の接続関係を自己整合的に形成することができるため、トランジスタの構造を微細化することができる。つまり、半導体素子の集積度を向上することができるようになる。また、チャネル長や低濃度不純物領域の長さを自己整合的に規定することができるため、微細化において問題となるチャネル抵抗のばらつきを抑制することができる。すなわち、特性の優れたトランジスタを提供することができる。
【０１０２】
（実施の形態５）
本実施の形態では、上記実施の形態で示した薄膜トランジスタを適用した半導体装置の具体的な態様について図面を参照して説明する。
【０１０３】
まず、半導体装置の一例として、マイクロプロセッサについて説明する。図７はマイクロプロセッサ５００の構成例を示すブロック図である。
【０１０４】
マイクロプロセッサ５００は、演算回路５０１（Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ。ＡＬＵともいう。）、演算回路制御部５０２（ＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ）、命令解析部５０３（Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ）、割り込み制御部５０４（Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部５０５（Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ５０６（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部５０７（Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース５０８（Ｂｕｓ  Ｉ／Ｆ）、読み出し専用メモリ５０９、およびメモリインターフェース５１０を有している。
【０１０５】
バスインターフェース５０８を介してマイクロプロセッサ５００に入力された命令は、命令解析部５０３に入力され、デコードされた後、演算回路制御部５０２、割り込み制御部５０４、レジスタ制御部５０７、タイミング制御部５０５に入力される。演算回路制御部５０２、割り込み制御部５０４、レジスタ制御部５０７、タイミング制御部５０５は、デコードされた命令に基づき様々な制御を行う。
【０１０６】
演算回路制御部５０２は、演算回路５０１の動作を制御するための信号を生成する。また、割り込み制御部５０４は、マイクロプロセッサ５００のプログラム実行中に、外部の入出力装置や周辺回路からの割り込み要求を処理する回路であり、割り込み制御部５０４は、割り込み要求の優先度やマスク状態を判断して、割り込み要求を処理する。レジスタ制御部５０７は、レジスタ５０６のアドレスを生成し、マイクロプロセッサ５００の状態に応じてレジスタ５０６の読み出しや書き込みを行う。タイミング制御部５０５は、演算回路５０１、演算回路制御部５０２、命令解析部５０３、割り込み制御部５０４、およびレジスタ制御部５０７の動作のタイミングを制御する信号を生成する。例えば、タイミング制御部５０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えている。図７に示すように、内部クロック信号ＣＬＫ２は他の回路に入力される。
【０１０７】
次に、非接触でデータの送受信を行う機能、および演算機能を備えた半導体装置の一例を説明する。図８は、このような半導体装置の構成例を示すブロック図である。図８に示す半導体装置は、無線通信により外部装置と信号の送受信を行って動作するコンピュータ（以下、「ＲＦＣＰＵ」という）と呼ぶことができる。
【０１０８】
図８に示すように、ＲＦＣＰＵ５１１は、アナログ回路部５１２とデジタル回路部５１３を有している。アナログ回路部５１２として、共振容量を有する共振回路５１４、整流回路５１５、定電圧回路５１６、リセット回路５１７、発振回路５１８、復調回路５１９と、変調回路５２０と、電源管理回路５３０とを有している。デジタル回路部５１３は、ＲＦインターフェース５２１、制御レジスタ５２２、クロックコントローラ５２３、ＣＰＵインターフェース５２４、中央処理ユニット５２５、ランダムアクセスメモリ５２６、読み出し専用メモリ５２７を有している。
【０１０９】
ＲＦＣＰＵ５１１の動作の概要は以下の通りである。アンテナ５２８が受信した信号は共振回路５１４により誘導起電力を生じる。誘導起電力は、整流回路５１５を経て容量部５２９に充電される。この容量部５２９はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。容量部５２９は、ＲＦＣＰＵ５１１を構成する基板に集積されている必要はなく、他の部品としてＲＦＣＰＵ５１１に組み込むこともできる。
【０１１０】
リセット回路５１７は、デジタル回路部５１３をリセットし初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路５１８は、定電圧回路５１６により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。復調回路５１９は、受信信号を復調する回路であり、変調回路５２０は、送信するデータを変調する回路である。
【０１１１】
例えば、復調回路５１９はローパスフィルタで形成され、振幅変調（ＡＳＫ）方式の受信信号を、その振幅の変動をもとに、二値化する。また、送信データを振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信するため、変調回路５２０は、共振回路５１４の共振点を変化させることで通信信号の振幅を変化させている。
【０１１２】
クロックコントローラ５２３は、電源電圧または中央処理ユニット５２５における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路５３０が行っている。
【０１１３】
アンテナ５２８からＲＦＣＰＵ５１１に入力された信号は復調回路５１９で復調された後、ＲＦインターフェース５２１で制御コマンドやデータなどに分解される。制御コマンドは制御レジスタ５２２に格納される。制御コマンドには、読み出し専用メモリ５２７に記憶されているデータの読み出し、ランダムアクセスメモリ５２６へのデータの書き込み、中央処理ユニット５２５への演算命令などが含まれている。
【０１１４】
中央処理ユニット５２５は、ＣＰＵインターフェース５２４を介して読み出し専用メモリ５２７、ランダムアクセスメモリ５２６、制御レジスタ５２２にアクセスする。ＣＰＵインターフェース５２４は、中央処理ユニット５２５が要求するアドレスより、読み出し専用メモリ５２７、ランダムアクセスメモリ５２６、制御レジスタ５２２のいずれかに対するアクセス信号を生成する機能を有している。
【０１１５】
中央処理ユニット５２５の演算方式は、読み出し専用メモリ５２７にＯＳ（オペレーティングシステム）を記憶させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の演算処理を行い、プログラムを使って、残りの演算を中央処理ユニット５２５が処理する方式を適用できる。
【０１１６】
次に、図１０、図１１を用いて、表示装置について説明する。
【０１１７】
図１０は液晶表示装置を説明するための図面である。図１０（Ａ）は液晶表示装置の画素の平面図であり、図１０（Ｂ）は、Ｊ−Ｋ切断線による図１０（Ａ）の断面図である。
【０１１８】
図１０（Ａ）に示すように、画素は、単結晶半導体膜３２０、単結晶半導体膜３２０と交差している走査線３２２、走査線３２２と交差している信号線３２３、画素電極３２４、画素電極３２４と単結晶半導体膜３２０を電気的に接続する電極３２８を有する。単結晶半導体膜３２０は、ベース基板３００上に設けられた単結晶半導体膜から形成された層であり、画素のＴＦＴ３２５を構成する。
【０１１９】
ＳＯＩ基板には上記実施の形態で示したＳＯＩ基板が用いられている。図１０（Ｂ）に示すように、ベース基板３００上に、絶縁膜３２１を介して単結晶半導体膜３２０が積層されている。ベース基板３００としては、ガラス基板を用いることができる。ＴＦＴ３２５の単結晶半導体膜３２０は、ＳＯＩ基板の単結晶半導体膜をエッチングにより素子分離して形成された膜である。単結晶半導体膜３２０には、チャネル形成領域３４０、不純物元素が添加されたｎ型の高濃度不純物領域３４１が形成されている。ＴＦＴ３２５のゲート電極は走査線３２２に含まれ、ソース電極およびドレイン電極の一方は信号線３２３に含まれている。
【０１２０】
層間絶縁膜３２７上には、信号線３２３、画素電極３２４および電極３２８が設けられている。層間絶縁膜３２７上には、柱状スペーサ３２９が形成されている。信号線３２３、画素電極３２４、電極３２８および柱状スペーサ３２９を覆って配向膜３３０が形成されている。対向基板３３２には、対向電極３３３、対向電極を覆う配向膜３３４が形成されている。柱状スペーサ３２９は、ベース基板３００と対向基板３３２の隙間を維持するために形成される。柱状スペーサ３２９によって形成される隙間に液晶層３３５が形成されている。信号線３２３および電極３２８とｎ型の高濃度不純物領域３４１との接続部は、コンタクトホールの形成によって層間絶縁膜３２７に段差が生じるので、この接続部では液晶層３３５の液晶の配向が乱れやすい。そのため、この段差部に柱状スペーサ３２９を形成して、液晶の配向の乱れを防ぐ。
【０１２１】
次に、エレクトロルミネセンス表示装置（以下、ＥＬ表示装置という。）について図１１を参照して説明する。図１１（Ａ）はＥＬ表示装置の画素の平面図であり、図１１（Ｂ）は、Ｊ−Ｋ切断線による図１１（Ａ）の断面図である。
【０１２２】
図１１（Ａ）に示すように、画素は、ＴＦＴでなる選択用トランジスタ４０１、表示制御用トランジスタ４０２、走査線４０５、信号線４０６、および電流供給線４０７、画素電極４０８を含む。エレクトロルミネセンス材料を含んで形成される層（ＥＬ層）が一対の電極間に挟んだ構造の発光素子が各画素に設けられている。発光素子の一方の電極が画素電極４０８である。また、半導体膜４０３は、選択用トランジスタ４０１のチャネル形成領域、ソース領域およびドレイン領域が形成されている。半導体膜４０４は、表示制御用トランジスタ４０２のチャネル形成領域、ソース領域およびドレイン領域が形成されている。半導体膜４０３、４０４は、ベース基板上に設けられた単結晶半導体膜から形成された層である。
【０１２３】
選択用トランジスタ４０１において、ゲート電極は走査線４０５に含まれ、ソース電極またはドレイン電極の一方は信号線４０６に含まれ、他方は電極４１１として形成されている。表示制御用トランジスタ４０２は、ゲート電極４１２が電極４１１と電気的に接続され、ソース電極またはドレイン電極の一方は、画素電極４０８に電気的に接続される電極４１３として形成され、他方は、電流供給線４０７に含まれている。
【０１２４】
表示制御用トランジスタ４０２はｐチャネル型のＴＦＴである。図１１（Ｂ）に示すように、半導体膜４０４には、チャネル形成領域４５１、およびｐ型の高濃度不純物領域４５２が形成されている。なお、ＳＯＩ基板は、上記実施の形態で作製したＳＯＩ基板が用いられている。
【０１２５】
表示制御用トランジスタ４０２のゲート電極４１２を覆って、層間絶縁膜４２７が形成されている。層間絶縁膜４２７上に、信号線４０６、電流供給線４０７、電極４１１、４１３などが形成されている。また、層間絶縁膜４２７上には、電極４１３に電気的に接続されている画素電極４０８が形成されている。画素電極４０８は周辺部が絶縁性の隔壁層４２８で囲まれている。画素電極４０８上にはＥＬ層４２９が形成され、ＥＬ層４２９上には対向電極４３０が形成されている。補強板として対向基板４３１が設けられており、対向基板４３１は樹脂層４３２によりベース基板３００に固定されている。
【０１２６】
ＥＬ表示装置の階調の制御は、発光素子の輝度を電流で制御する電流駆動方式と、電圧でその輝度を制御する電圧駆動方式とがあるが、電流駆動方式は、画素ごとでトランジスタの特性値の差が大きい場合、電圧駆動方式を採用することが好ましい。電流駆動方式を採用するためには、特性のばらつきを補正する補正回路を用いることができる。ＳＯＩ基板の作製工程でＥＬ表示を作製することで、選択用トランジスタ４０１および表示制御用トランジスタ４０２は画素ごとに特性のばらつきがなくなるため、電流駆動方式を採用することができる。
【０１２７】
つまり、ＳＯＩ基板を用いることで、様々な電気機器を作製することができる。電気機器としては、ビデオカメラ、デジタルカメラ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポなど）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍など）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌ  ｖｅｒｓａｔｉｌｅ  ｄｉｓｃ）などの記録媒体に記憶された音声データを再生し、かつ記憶された画像データを表示しうる表示装置を備えた装置）などが含まれる。それらの一例を図１４に示す。
【０１２８】
図１４は、上述した半導体装置を適用した携帯電話の一例であり、図１４（Ａ）が正面図、図１４（Ｂ）が背面図、図１４（Ｃ）が２つの筐体をスライドさせたときの正面図である。携帯電話７００は、筐体７０１及び筐体７０２二つの筐体で構成されている。携帯電話７００は、携帯電話と携帯情報端末の双方の機能を備えており、コンピュータを内蔵し、音声通話以外にも様々なデータ処理が可能な所謂スマートフォンである。
【０１２９】
携帯電話７００は、筐体７０１及び筐体７０２で構成されている。筐体７０１においては、表示部７０３、スピーカ７０４、マイクロフォン７０５、操作キー７０６、ポインティングデバイス７０７、表面カメラ用レンズ７０８、外部接続端子ジャック７０９及びイヤホン端子７１０等を備え、筐体７０２においては、キーボード７１１、外部メモリスロット７１２、裏面カメラ７１３、ライト７１４等により構成されている。また、アンテナは筐体７０１に内蔵されている。
【０１３０】
また、携帯電話７００には、上記の構成に加えて、非接触型ＩＣチップ、小型記録装置等を内蔵していてもよい。
【０１３１】
重なり合った筐体７０１と筐体７０２（図１４（Ａ）に示す。）は、スライドさせることが可能であり、スライドさせることで図１４（Ｃ）のように展開する。表示部７０３には、実施の形態２及び実施の形態３で説明した表示装置の作製方法を適用した表示パネル又は表示装置を組み込むことが可能である。表示部７０３と表面カメラ用レンズ７０８を同一の面に備えているため、テレビ電話としての使用が可能である。また、表示部７０３をファインダーとして用いることで、裏面カメラ７１３及びライト７１４で静止画及び動画の撮影が可能である。
【０１３２】
スピーカ７０４及びマイクロフォン７０５を用いることで、携帯電話７００は、音声記録装置（録音装置）又は音声再生装置として使用することができる。また、操作キー７０６により、電話の発着信操作、電子メール等の簡単な情報入力操作、表示部に表示する画面のスクロール操作、表示部に表示する情報の選択等を行うカーソルの移動操作等が可能である。
【０１３３】
また、書類の作成、携帯情報端末としての使用等、取り扱う情報が多い場合は、キーボード７１１を用いると便利である。更に、重なり合った筐体７０１と筐体７０２（図１４（Ａ））をスライドさせることで、図１４（Ｃ）のように展開させることができる。携帯情報端末として使用する場合には、キーボード７１１及びポインティングデバイス７０７を用いて、円滑な操作でマウスの操作が可能である。外部接続端子ジャック７０９はＡＣアダプタ及びＵＳＢケーブル等の各種ケーブルと接続可能であり、充電及びパーソナルコンピュータ等とのデータ通信が可能である。また、外部メモリスロット７１２に記録媒体を挿入し、より大量のデータ保存及び移動が可能になる。
【０１３４】
筐体７０２の裏面（図１４（Ｂ））には、裏面カメラ７１３及びライト７１４を備え、表示部７０３をファインダーとして静止画及び動画の撮影が可能である。
【０１３５】
また、上記の機能構成に加えて、赤外線通信機能、ＵＳＢポート、テレビワンセグ受信機能、非接触ＩＣチップ又はイヤホンジャック等を備えたものであってもよい。
【０１３６】
本実施の形態にて説明した各種電子機器は、上述のトランジスタ及び表示装置の作製方法を適用して作製することができるため、上記実施の形態で示した構成を適用することで、これらの電子機器の表示特性及び生産性等を向上させることができる。
【符号の説明】
【０１３７】
１０４    剥離層
１２０    ベース基板
１２４    単結晶半導体膜
２５１    半導体膜
２５２    半導体膜
２５４    絶縁膜
２５５    ゲート電極
２５６    ゲート電極
２５７    低濃度不純物領域
２５８    チャネル形成領域
２５９    高濃度不純物領域
２６０    チャネル形成領域
２６１    サイドウォール絶縁膜
２６５    レジスト
２６７    高濃度不純物領域
２６８    絶縁膜
２６９    層間絶縁膜
２７０    配線
３００    ベース基板
３２０    単結晶半導体膜
３２１    絶縁膜
３２２    走査線
３２３    信号線
３２４    画素電極
３２５    ＴＦＴ
３２７    層間絶縁膜
３２８    電極
３２９    柱状スペーサ
３３０    配向膜
３３２    対向基板
３３３    対向電極
３３４    配向膜
３３５    液晶層
３４０    チャネル形成領域
３４１    高濃度不純物領域
４０１    選択用トランジスタ
４０２    表示制御用トランジスタ
４０３    半導体膜
４０４    半導体膜
４０５    走査線
４０６    信号線
４０７    電流供給線
４０８    画素電極
４１０    電極
４１１    電極
４１２    ゲート電極
４１３    電極
４２７    層間絶縁膜
４２８    隔壁層
４２９    ＥＬ層
４３０    対向電極
４３１    対向基板
４３２    樹脂層
４５１    チャネル形成領域
４５２    高濃度不純物領域
５００    マイクロプロセッサ
５０１    演算回路
５０２    演算回路制御部
５０３    命令解析部
５０４    制御部
５０５    タイミング制御部
５０６    レジスタ
５０７    レジスタ制御部
５０８    バスインターフェース
５０９    専用メモリ
５１０    メモリインターフェース
５１１    ＲＦＣＰＵ
５１２    アナログ回路部
５１３    デジタル回路部
５１４    共振回路
５１５    整流回路
５１６    定電圧回路
５１７    リセット回路
５１８    発振回路
５１９    復調回路
５２０    変調回路
５２１    ＲＦインターフェース
５２２    制御レジスタ
５２３    クロックコントローラ
５２４    ＣＰＵインターフェース
５２５    中央処理ユニット
５２６    ランダムアクセスメモリ
５２７    専用メモリ
５２８    アンテナ
５２９    容量部
５３０    電源管理回路
６０１    処理室
６０２    加熱手段
６０３    支持体
６０４    支持台
６０５    被処理基板
６０６    ランプ光源
６０８    固定部
７００    携帯電話
７０１    筐体
７０２    筐体
７０３    表示部
７０４    スピーカ
７０５    マイクロフォン
７０６    操作キー
７０７    ポインティングデバイス
７０８    表面カメラ用レンズ
７０９    外部接続端子ジャック
７１０    イヤホン端子
７１１    キーボード
７１２    外部メモリスロット
７１３    裏面カメラ
７１４    ライト
９００    ベース基板
９０２    絶縁膜
９０４    絶縁膜
９０６    半導体膜
９０８    絶縁膜
９１０    導電膜
９１２    導電膜
９１４    絶縁膜
９１６    レジストマスク
９１８    導電膜
９２０    導電膜
９２２    絶縁膜
９２４    絶縁膜
９２４      絶縁膜
９２６    不純物領域
９２８    サイドウォール
９３０    チャネル形成領域
９３２    低濃度不純物領域
９３４    高濃度不純物領域
９３６    開口
９３８    導電膜
９４０    導電膜
９４２    導電膜
９４４    導電膜
９４６    導電膜
９４８    導電膜
１００ａ    半導体基板
１００ａ    導体基板
１００ｂ    半導体基板
１００ｃ    半導体基板
１０２ａ    絶縁膜
１０２ｂ    絶縁膜
１０２ｃ    絶縁膜
１０４ａ    剥離層
１０４ｂ    剥離層
１２４ａ    単結晶半導体膜
【図１】
0005394077.tif 000002
【図２】
0005394077.tif 000003
【図３】
0005394077.tif 000004
【図４】
0005394077.tif 000005
【図５】
0005394077.tif 000006
【図６】
0005394077.tif 000007
【図７】
0005394077.tif 000008
【図８】
0005394077.tif 000009
【図９】
0005394077.tif 000010
【図１０】
0005394077.tif 000011
【図１１】
0005394077.tif 000012
【図１２】
0005394077.tif 000013
【図１３】
0005394077.tif 000014
【図１４】
0005394077.tif 000015
【図１５】
0005394077.tif 000016
【図１６】
0005394077.tif 000017
【図１７】
0005394077.tif 000018