(57)【特許請求の範囲】
【請求項１】
粗い制御と微細な制御とを有する適応型信号等化のための回路を含む装置であって、
可変の信号ゲインに従い、差動出力信号を提供することにより、少なくとも１つの制御された供給電流と差動入力信号とに応答する、差動増幅器回路と、
前記差動増幅器回路に結合され、かつ前記少なくとも１つの制御された供給電流を提供することにより少なくとも第１の制御信号に応答する、電流源回路と、
前記差動増幅器回路に結合され、かつ前記可変の信号ゲインを確立することにより少なくとも第２の制御信号に応答する、可変のインピーダンスと、
を含み、
前記可変のインピーダンスが、相互に結合された、調整可能なインピーダンスと固定のインピーダンスとを含み、
前記調整可能なインピーダンスと固定のインピーダンスとが相互に並列に結合され、
前記調整可能なインピーダンスが、相互に結合された、キャパシタンスと少なくとも１つのトランジスタとを含み、
前記キャパシタンスと前記少なくとも１つのトランジスタとが相互に直列に接続され、
前記固定のインピーダンスが抵抗を含む、装置。
【請求項２】
請求項１に記載の装置であって、
前記差動増幅器回路が、前記差動入力信号のそれぞれの位相を受け取りかつ前記差動出力信号のそれぞれの位相を提供するように結合された第１及び第２のトランジスタを含む、装置。
【請求項３】
請求項１に記載の装置であって、
前記電流源回路が、前記少なくとも第１の制御信号に従い前記少なくとも１つの制御された供給電流のそれぞれの部分を提供するように結合された第１及び第２の電流源回路を含む、装置。
【請求項４】
粗い制御と微細な制御とを有する適応型信号等化のための回路を含む装置であって、
差動出力信号の第１の部分を提供することにより、少なくとも第１の制御された供給電流と差動入力信号とに応答する第１の差動増幅器回路と、
前記第１の差動増幅器回路に結合され、かつ前記少なくとも第１の制御された供給電流を提供することにより少なくとも第１の制御信号に応答する、第１の電流源回路と、
前記第１の差動増幅器回路に結合され、かつ可変の信号ゲインに従い、前記差動出力信号の第２の部分を提供することにより、少なくとも第２の制御された供給電流と前記差動入力信号とに応答する、第２の差動増幅器回路と、
前記第２の差動増幅器回路に結合され、かつ前記少なくとも第２の制御された供給電流を提供することにより少なくとも第２の制御信号に応答する、第２の電流源回路と、
前記第２の差動増幅器回路に結合され、かつ前記可変の信号ゲインを確立することにより少なくとも第３の制御信号に応答する、可変インピーダンスと、
を含み、
前記可変のインピーダンスが、相互に結合された、調整可能なインピーダンスと固定のインピーダンスとを含み、
前記調整可能なインピーダンスと固定のインピーダンスとが相互に並列に結合され、
前記調整可能なインピーダンスが、相互に結合された、キャパシタンスと少なくとも１つのトランジスタとを含み、
前記キャパシタンスと少なくとも１つのトランジスタとが相互に直列に結合され、
前記固定のインピーダンスが抵抗を含む、装置。
【請求項５】
請求項４に記載の装置であって、
前記第１及び第２の制御信号が実質的に相互に排他的な信号アサート状態を含む、装置。
【請求項６】
請求項４に記載の装置であって、
前記第１の差動増幅器回路が、
前記差動入力信号のそれぞれの位相を受け取りかつ前記差動出力信号の前記第１の部分のそれぞれの位相を提供するように結合された第１及び第２のトランジスタと、
前記第１及び第２のトランジスタの間に結合された固定のインピーダンスと、
を含む、装置。
【請求項７】
請求項６に記載の装置であって、
前記固定のインピーダンスが抵抗を含む、装置。
【請求項８】
請求項４に記載の装置であって、
前記第１の電流源回路が、前記少なくとも第１の制御信号に従って前記少なくとも第１の制御された供給電流のそれぞれの部分を提供するように結合された第１及び第２の電流源回路を含む、装置。
【請求項９】
請求項４に記載の装置であって、
前記第２の差動増幅器回路が、前記差動入力信号のそれぞれの位相を受け取りかつ前記差動出力信号の前記第２の部分のそれぞれの位相を提供するように結合された第１及び第２のトランジスタを含む、装置。
【請求項１０】
請求項４に記載の装置であって、
前記第２の電流源回路が、前記少なくとも第２の制御信号に従って前記少なくとも第２の制御された供給電流のそれぞれの部分を提供するように結合された第１及び第２の電流源回路を含む、装置。
【請求項１１】
適応的に等化されたデータ信号に交互に調整されたデータ信号ブーストとスライスされたデータ信号振幅とを提供する方法であって、
制御されたデータ信号ブーストと等化されたデータ信号エネルギーとを有する等化されたデータ信号を提供するために入力データ信号を等化することと、
制御されたスライスされたデータ信号振幅とスライスされたデータ信号エネルギーとを有するスライスされたデータ信号を提供するために前記等化されたデータ信号をスライスすることと、
前記等化されたデータ信号エネルギーと前記スライスされたデータ信号エネルギーとの間の差を測定することと、
前記測定した差に従って前記制御されたデータ信号ブーストを増加及び減少させることにより前記制御されたデータ信号ブーストを調整することであって、前記制御されたスライスされたデータ信号振幅を制御することと前記制御されたデータ信号ブーストを制御することとが交互に後に続く、前記調整することと、
を含み、
前記制御されたスライスされたデータ信号振幅を制御することが、
前記等化されたデータ信号エネルギーと前記スライスされたデータ信号エネルギーとの間の前記差を再測定することと、
前記再測定された差に従って前記制御されたスライスされたデータ信号振幅を調整することと、
を含み、
前記制御されたデータ信号ブーストを制御することが、
前記等化されたデータ信号エネルギーと前記スライスされたデータ信号エネルギーとの間の前記差を再測定することと、
前記再測定した差に従って前記制御されたデータ信号ブーストを再調整することと、
を含み、
前記制御されたデータ信号ブーストを調整することが、電流レベルと前記制御されたデータ信号ブーストの最大レベル及び最小レベルとに基づいてバイナリサーチを行うことを含む、方法。
【請求項１２】
請求項１１に記載の方法であって、
前記制御されたスライスされたデータ信号振幅を制御することが、
複数の所定の周波数の下位の１つの辺りに配置された所定のバンド幅内で前記等化されたデータ信号エネルギーと前記スライスされたデータ信号エネルギーとの間の前記差を再測定することと、
前記再測定された差に従って前記制御されたスライスされたデータ信号振幅を調整することと、
を含む、方法。
【請求項１３】
請求項１１に記載の方法であって、
前記制御されたデータ信号ブーストを制御することが、
複数の所定の周波数の上位の１つの辺りに配置された所定のバンド幅内の前記等化されたデータ信号エネルギーと前記スライスされたデータ信号エネルギーとの間の前記差を再測定することと、
前記再測定された差に従って前記制御されたデータ信号ブーストを再調整することと、
を含む、方法。
【請求項１４】
請求項１１に記載の方法であって、
前記交互の前記制御されたスライスされたデータ信号振幅の制御と前記制御されたデータ信号ブーストの制御とが、
前記制御されたスライスされたデータ信号振幅を制御することから前記制御されたデータ信号ブーストを制御することに切り替わることが、前記制御されたスライスされたデータ信号振幅の増加と減少との間の変化とタイムアウトとの内の１つに続くことと、
前記制御されたデータ信号ブーストを制御することから前記制御されたスライスされたデータ信号振幅を制御することに切り替わることが、前記制御されたデータ信号ブーストの増加と減少との間の変化とタイムアウトとの内の１つに続くことと、
を含む、方法。
【請求項１５】
適応的に等化されたデータ信号に交互に調整されたデータ信号ブーストとスライスされたデータ信号振幅とを提供する回路を含む装置であって、有限状態マシンを含み、前記有限状態マシンが、
制御されたデータ信号ブーストと等化されたデータ信号エネルギーとを有する等化されたデータ信号を提供するために入力データ信号の等化を制御する少なくとも第１の制御信号を提供し、
制御されたスライスされたデータ信号振幅とスライスされたデータ信号エネルギーとを有するスライスされたデータ信号を提供するために前記等化されたデータ信号のスライスを制御する少なくとも第２の制御信号を提供し、
前記等化されたデータ信号エネルギーと前記スライスされたデータ信号エネルギーとの間の差の測定を制御する少なくとも第３の制御信号を提供し、そして、
前記測定された差に従って前記制御されたデータ信号ブーストを増加させること及び減少させることにより前記制御されたデータ信号ブーストを調整する前記少なくとも第１の制御信号を修正し、前記制御されたスライスされたデータ信号振幅を制御することと前記制御されたデータ信号ブーストを制御することとが交互に後に続き、
前記制御されたスライスされたデータ信号振幅を制御することが、
前記等化されたデータ信号エネルギーと前記スライスされたデータ信号エネルギーとの間の前記差を再測定する前記少なくとも第３の制御信号を修正することと、
前記再測定された差に従って前記制御されたスライスされたデータ信号振幅を調整する前記少なくとも第２の制御信号を修正することと、
を含み、
前記制御されたデータ信号ブーストを制御することが、
前記等化されたデータ信号エネルギーと前記スライスされたデータ信号エネルギーとの間の前記差を再測定する少なくとも前記第３の制御信号を修正することと、
前記再測定された差に従って前記制御されたデータ信号ブーストを再調整する前記少なくとも第１の制御信号を修正することと、
を含み、
電流レベルと前記制御されたデータ信号ブーストの最大レベル及び最小レベルとに基づいて少なくともバイナリサーチを行なうことにより前記制御されたデータ信号ブーストが調整される、装置。
【請求項１６】
適応的に等化されたデータ信号に交互に調整されたデータ信号ブーストとスライスされたデータ信号振幅とを提供する回路を含む装置であって、
制御されたデータ信号ブーストと等化されたデータ信号エネルギーとを有する等化されたデータ信号を提供するために入力データ信号を等化することにより少なくとも第１の制御信号に応答する等化回路と、
制御されたスライスされたデータ信号振幅とスライスされたデータ信号エネルギーとを有するスライスされたデータ信号を提供するために前記等化されたデータ信号をスライスすることにより少なくとも第２の制御信号に応答するスライス回路と、
前記等化回路と前記スライス回路とに結合され、前記等化データ信号エネルギーと前記スライスされたデータ信号エネルギーとの差を示す少なくとも１つの測定信号を提供するために前記差を測定することにより少なくとも第３の制御信号に応答する、適応回路と、
前記適応回路と前記等化回路と前記スライス回路とに結合され、前記測定された差に従って前記制御されたデータ信号ブーストを増加させ、減少させることにより前記制御されたデータ信号ブーストが調整されるように、前記少なくとも第１の制御信号と前記少なくとも第２の制御信号と前記少なくとも第３の制御信号とを提供することにより少なくとも前記少なくとも１つの測定信号に応答し、それに続いて、前記スライスされたデータ信号振幅と前記データ信号ブーストとが交互に制御される、制御回路と、
を含み、
前記スライスされたデータ信号振幅が、少なくとも、
前記等化されたデータ信号エネルギーと前記スライスされたデータ信号エネルギーとの間の前記差を再測定することと、
前記再測定された差に従って前記制御されたスライスされたデータ信号振幅を調整することと、
により制御され、
前記データ信号ブーストが、少なくとも、
前記等化されたデータ信号エネルギーと前記スライスされたデータ信号エネルギーとの間の前記差を再測定することと、
前記再測定された差に従って前記制御されたデータ信号ブーストを再調整することと、
により制御され、
前記制御されたデータ信号ブーストが、電流レベルと前記調整されたデータ信号ブーストの最大レベル及び最小レベルとに基づくバイナリサーチを少なくとも行うことにより調整される、装置。
【請求項１７】
請求項１６に記載の装置であって、
前記スライスされたデータ信号振幅が、少なくとも、
複数の所定の周波数の下位の１つの辺りに配置された所定のバンド幅内の前記等化されたデータ信号エネルギーと前記スライスされたデータ信号エネルギーとの間の前記差を再測定することと、
前記再測定された差に従って前記制御されたスライスされたデータ信号振幅を調整することと、
により制御される、装置。
【請求項１８】
請求項１６に記載の装置であって、
前記データ信号ブーストが、少なくとも、
複数の所定の周波数の上位の１つの辺りに配置された所定のバンド幅内の前記等化されたデータ信号エネルギーと前記スライスされたデータ信号エネルギーとの間の前記差を再測定することと、
前記再測定された差に従って前記制御されたデータ信号ブーストを再調整することと、
により制御される、装置。
【請求項１９】
請求項１６に記載の装置であって、
前記スライスされたデータ信号振幅と前記データ信号ブーストとが、少なくとも、
前記制御されたスライスされたデータ信号振幅を制御することから前記制御されたデータ信号ブーストを制御することに切り替わることが、前記制御されたスライスされたデータ信号振幅の増加と減少との間の変化とタイムアウトの内の１つに続くことと、
前記制御されたデータ信号ブーストを制御することから前記制御されたスライスされたデータ信号振幅を制御することに切り替わることが、前記制御されたデータ信号ブーストの増加と減少との間の変化とタイムアウトとの内の１つに続くことと、
により交互に制御される、装置。
【請求項２０】
請求項１６に記載の装置であって、
前記少なくとも第１の制御信号が第１及び第２の等化制御信号を含み、
前記等化回路が、
前記等化されたデータ信号を供給するために前記入力データ信号を継続的にフィルタリングすることにより前記入力データ信号と前記第１の等化制御信号と変換された等化制御信号とに応答する複数の等化回路と、
前記複数の等化回路に結合され、前記変換された等化制御信号を提供することにより前記第２の等化制御信号に応答する、デジタル・アナログ変換回路と、
を含む、装置。
【請求項２１】
請求項１６に記載の装置であって、
前記スライス回路が、
前記スライスされたデータ信号を提供するために前記等化されたデータ信号をスライスすることにより少なくとも１つの制御された電流に応答するスライサ回路と、
前記スライス回路に結合され、前記少なくとも１つの制御された電流を提供することにより前記少なくとも第２の制御信号に応答する、電流源回路と、
を含む、装置。
【請求項２２】
請求項１６に記載の装置であって、
前記適応回路が、
第１及び第２のフィルタされた信号を提供するように前記等化されたデータ信号と前記スライスされたデータ信号とをフィルタすることにより前記少なくとも第３の制御信号に応答するフィルタ回路と、
前記フィルタ回路に結合され、対応する第１及び第２の整流された信号を提供することにより前記第１及び第２のフィルタされた信号に応答する、整流回路と、
前記整流回路に結合され、前記少なくとも１つの測定信号を提供することにより前記第１及び第２の整流された信号に応答する、結合・統合回路と、
を含む、装置
【請求項２３】
請求項１６に記載の装置であって、
前記制御回路が有限状態マシンを含む、装置。
【請求項２４】
高及び低データレートを有するデータ信号のためのアダプティブ信号イコライザを含む装置であって、
第１の等化されたデータ信号に第１の等化を提供するために入力データ信号を選択的にフィルタリングすることにより少なくとも入力データ信号と第１の等化制御信号とに応答する第１の信号等化回路と、
前記第１の信号等化回路に結合され、第２の等化されたデータ信号に第２の等化を提供するために前記第１の等化されたデータ信号を選択的にフィルタリングすることにより少なくとも前記第１の等化されたデータ信号と第２の等化制御信号とに応答する、第２の信号等化回路と、
前記第１及び第２の信号等化回路に結合され、第１及び第２のスライスされたデータ信号を提供するために前記第１及び第２の等化されたデータ信号をスライスすることにより少なくとも前記第１及び第２の等化されたデータ信号に応答する、信号スライス回路と、
前記第１及び第２の等化回路と前記信号スライス回路とに結合され、前記少なくとも第１及び第２の等化制御信号を提供して前記第１及び第２のスライスされたデータ信号の１つを出力データ信号として選択することにより少なくとも前記第１及び第２の等化されたデータ信号と前記第１及び第２のスライスされたデータ信号とに応答する、制御回路と、
を含み、
前記入力データ信号が所定のデータレートより大きいデータレートを有するときに前記第１のスライスされたデータ信号が前記出力データ信号として選択され、
前記入力データ信号が前記所定のデータレートよりも低いデータレートを有するときに前記第２のスライスされたデータ信号が前記出力データ信号として選択され、
前記第１の等化が第１の複数の利用可能なＤＣベースの信号ブーストと第１の複数の利用可能なＡＣベースの信号ブーストとを含み、
前記第２の等化が第２の複数の利用可能なＤＣベースの信号ブーストと第２の複数の利用可能なＡＣベースの信号ブーストとを含み、
前記第１の複数の利用可能なＤＣベースの信号ブーストが前記第２の複数の利用可能なＤＣベースの信号ブーストよりも大きく、
前記第１の複数の利用可能なＡＣベースの信号ブーストが前記第２の複数の利用可能なＡＣベースの信号ブーストよりも大きい、装置。
【請求項２５】
請求項２４に記載の装置であって、
所定のケーブル長さよりも小さい長さを有する信号ケーブルを介して前記入力データ信号が受信されるときに前記第２の等化が低く、所定のケーブル長さよりも大きい長さを有する信号ケーブルを介して前記入力データ信号が受信されるときに前記第２の等化が高い、装置。
【請求項２６】
請求項２４に記載の装置であって、
前記第１の信号等化回路が、
前記第１の等化されたデータ信号を提供するために前記入力データ信号を連続的にフィルタリングすることにより前記入力データ信号と前記第１の等化制御信号と変換された等化制御信号とに応答する複数の等化回路と、
前記複数の等化回路に結合され、前記変換された等化制御信号を提供することにより別の等化制御信号に応答する、デジタル・アナログ変換回路と、
を含む、装置。
【請求項２７】
請求項２４に記載の装置であって、
前記第２の信号等化回路が、
前記第２の等化されたデータ信号を提供するために前記第１の等化されたデータ信号をフィルタリングすることにより前記第１の等化されたデータ信号と前記第２の等化制御信号と変換された等化制御信号とに応答する等化回路と、
前記等化回路に結合され、前記変換された等化制御信号を提供することにより別の等化制御信号に応答する、デジタル・アナログ変換回路と、
を含む、装置。
【請求項２８】
請求項２４に記載の装置であって、
前記信号スライス回路が、
第１のスライスされたデータ信号を提供するために前記第１の等化されたデータ信号をスライスすることにより少なくとも前記第１の等化されたデータ信号に応答する第１の信号スライス回路と、
第２のスライスされたデータ信号を提供するために前記第２の等化されたデータ信号をスライスすることにより少なくとも前記第２の等化されたデータ信号に応答する第２の信号スライス回路と、
を含む、装置。
【請求項２９】
請求項２４に記載の装置であって、
前記制御回路が、
少なくとも第１及び第２のフィードバック信号を提供することにより少なくとも前記第１及び第２の等化されたデータ信号に応答する適応回路と、
前記適応回路に結合され、前記少なくとも第１及び第２の等化制御信号を提供することにより少なくとも前記少なくとも第１及び第２のフィードバック信号に応答する、コントローラ回路と、
を含む、装置。
【請求項３０】
請求項２４に記載の装置であって、
前記制御回路が、
前記入力データ信号の前記データレートを示すデータレート検出信号を提供することにより前記第１の等化されたデータ信号に応答するデータレート検出回路と、
少なくとも第１及び第２のフィードバック信号を提供することにより少なくとも前記第１及び第２の等化されたデータ信号に応答する適応回路と、
データレート検出回路と前記適応回路とに結合され、少なくとも第１及び第２の等化制御信号を提供することにより少なくとも前記データレート検出信号と前記少なくとも第１及び第２のフィードバック信号とに応答する、コントローラ回路と、
を含む、装置。
【請求項３１】
請求項２４に記載の装置であって、
前記制御回路が、
前記入力データ信号の前記データレートを示すデータレート検出信号を提供することにより前記第１の等化されたデータ信号に応答するデータレート検出回路と、
前記第１及び第２のスライスされたデータ信号の１つを出力データ信号として選択することにより前記第１及び第２のスライスされたデータ信号と前記データレート検出信号とに応答する信号選択回路と、
少なくとも第１及び第２のフィードバック信号を提供することにより少なくとも前記第１及び第２の等化されたデータ信号に応答する適応回路と、
データレート検出回路と前記適応回路とに結合され、前記少なくとも第１及び第２の等化制御信号を提供することにより少なくとも前記データレート検出信号と前記少なくとも第１及び第２のフィードバック信号とに応答する、コントローラ回路と、
を含む、装置。
【請求項３２】
請求項２４に記載の装置であって、
前記第１の等化が第１の複数の利用可能な信号ブーストを含み、
前記第２の等化が第２の複数の利用可能な信号ブーストを含み、
前記第１の複数の利用可能な信号ブーストが前記第２の複数の利用可能な信号ブーストよりも大きい、装置。
【請求項３３】
高及び低データレートを有するデータ信号を適応的に等化する方法であって、
第１の等化されたデータ信号に第１の等化を提供するために入力データ信号を選択的にフィルタリングすることにより少なくとも第１の等化制御信号に応答することと、
第２の等化されたデータ信号に第２の等化を提供するために前記第１の等化されたデータ信号を選択的にフィルタリングすることにより少なくとも第２の等化制御信号に応答することと、
第１及び第２のスライスされたデータ信号を提供するために前記第１及び第２の等化制御信号をスライスすることと、
前記少なくとも第１及び第２の等化制御信号を提供して前記第１及び第２のスライスされたデータ信号の１つを出力データ信号として選択することにより少なくとも前記第１及び第２の等化されたデータ信号と前記第１及び第２のスライスされたデータ信号とに応答することと、
を含み、
前記入力データ信号が所定のデータレートよりも大きいデータレートを有するときに前記第１のスライスされたデータ信号が前記出力データ信号として選択され、
前記入力データ信号が前記所定のデータレートよりも小さいデータレートを有するときに前記第２のスライスされたデータ信号が前記出力データ信号として選択され、
前記第１の等化が第１の複数の利用可能なＤＣベースの信号ブーストと第１の複数の利用可能なＡＣベースの信号ブーストとを含み、
前記第２の等化が第２の複数の利用可能なＤＣベースの信号ブーストと第２の複数の利用可能なＡＣベースの信号ブーストとを含み、
前記第１の複数の利用可能なＤＣベースの信号ブーストが前記第２の複数の利用可能なＤＣベースの信号ブーストよりも大きく、
前記第１の複数の利用可能なＡＣベースの信号ブーストが前記第２の複数の利用可能なＡＣベースの信号ブーストよりも大きい、方法。
【請求項３４】
請求項３３に記載の方法であって、
所定のケーブル長さよりも小さい長さを有する信号ケーブルを介して前記入力データ信号が受信されるときに前記第２の等化が低く、所定のケーブル長さよりも大きい長さを有する信号ケーブルを介して前記入力データ信号が受信されるときに前記第２の等化が高い、方法。
【請求項３５】
請求項３３に記載の方法であって、
第１の等化されたデータ信号に第１の等化を提供するために入力データ信号を選択的にフィルタリングすることにより少なくとも第１の等化制御信号に応答することが、
前記第１の等化されたデータ信号を提供するために前記入力データ信号を継続的にフィルタリングすることにより前記第１の等化制御信号とアナログ等化制御信号とに応答することと、
前記アナログ等化制御信号を提供することによりデジタル等化制御信号に応答することと、
を含む、方法。
【請求項３６】
請求項３３に記載の方法であって、
第２の等化されたデータ信号に第２の等化を提供するために前記第１の等化されたデータ信号を選択的にフィルタリングすることにより少なくとも第２の等化制御信号に応答することが、
前記第２の等化されたデータ信号を提供するために前記第１の等化されたデータ信号をフィルタリングすることにより前記第２の等化制御信号とアナログ等化制御信号とに応答することと、
前記アナログ等化制御信号を提供することによりデジタル等化制御信号に応答することと、
を含む、方法。
【請求項３７】
請求項３３に記載の方法であって、
第１及び第２のスライスされたデータ信号を提供するために前記第１及び第２の等化されたデータ信号をスライスすることが、
前記第１のスライスされたデータ信号を提供するために前記第１の等化されたデータ信号をスライスすることと、
前記第２のスライスされたデータ信号を提供するために前記第２の等化されたデータ信号をスライスすることと、
を含む、方法。
【請求項３８】
請求項３３に記載の方法であって、
前記少なくとも第１及び第２の等化制御信号を提供して前記第１及び第２のスライスされたデータ信号の１つを出力データ信号として選択することにより、少なくとも前記第１及び第２の等化されたデータ信号と前記第１及び第２のスライスされたデータ信号とに応答することが、
少なくとも第１及び第２のフィードバック信号を提供することにより少なくとも第１及び第２の等化されたデータ信号に適応的に応答することと、
前記少なくとも第１及び第２の等化制御信号を提供することにより少なくとも前記少なくとも第１及び第２のフィードバック信号に応答することと、
を含む、方法。
【請求項３９】
請求項３３に記載の方法であって、
前記少なくとも第１及び第２の等化制御信号を提供して前記第１及び第２のスライスされたデータ信号の１つを出力データ信号として選択することにより、少なくとも前記第１及び第２の等化されたデータ信号と前記第１及び第２のスライスされたデータ信号とに応答することが、
前記入力データ信号の前記データレートを示すデータレート検出信号を提供することにより前記第１の等化されたデータ信号に応答することと、
少なくとも第１及び第２のフィードバック信号を提供することにより少なくとも前記第１及び第２の等化されたデータ信号に適応的に応答することと、
前記少なくとも第１及び第２の等化制御信号を提供することにより少なくとも前記データレート検出信号と前記少なくとも第１及び第２のフィードバック信号とに応答することと、
を含む、方法。
【請求項４０】
請求項３３に記載の方法であって、
前記少なくとも第１及び第２の等化制御信号を提供して前記第１及び第２のスライスされたデータ信号の１つを出力データ信号として選択することにより、少なくとも前記第１及び第２の等化されたデータ信号と前記第１及び第２のスライスされたデータ信号に応答することが、
前記入力データ信号の前記データレートを示すデータレート検出信号を提供することにより前記第１の等化されたデータ信号に応答することと、
前記第１及び第２のスライスされたデータ信号の１つを前記出力データ信号として選択することにより前記データレート検出信号に応答することと、
少なくとも第１及び第２のフィードバック信号を提供することにより少なくとも前記第１及び第２の等化されたデータ信号に適応的に応答することと、
前記少なくとも第１及び第２の等化制御信号を提供することにより少なくとも前記データレート検出信号と前記少なくとも第１及び第２のフィードバック信号とに応答することと、
を含む、方法。
【請求項４１】
請求項３３に記載の方法であって、
前記第１の等化が第１の複数の利用可能な信号ブーストを含み、
前記第２の等化が第２の複数の利用可能な信号ブーストを含み、
前記第１の複数の利用可能な信号ブーストが前記第２の複数の利用可能な信号ブーストよりも大きい、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２０１０年７月１９日に出願された米国仮出願番号６１／３６５，５３１に基づき、かつその優先権を主張する非仮出願である。
【０００２】
本発明は、長さの長いケーブルから高いデータレート信号を受け取るためのインターフェース回路に関し、特に、長さの長いケーブルから、高いデータレート、ベースバンド、２値符号化されたデータ信号を受け取るためのインターフェース回路に関する。
【背景技術】
【０００３】
典型的な高速デジタル有線通信システムでは、チャンネルは、周波数依存の損失を招く。これらの損失は、チャンネルがランダムなデータパターンを搬送する際に、符号間干渉（inter-symbol interference、ＩＳＩ）の原因となる。イコライザが、チャンネルにより引き起こされる信号歪みを補償する逆チャンネル応答を実行することによって、ＩＳＩを取り除く。アダプティブイコライザは、チャンネルの損失を自動的に補償する。
【０００４】
高レートで長さの長いケーブルで伝送されたデータを回復するには、ケーブルの位相分散および損失を補償するために、そのようなデータが等化（イコライズ）されることが必要である。さらに、ケーブルの長さが変化し得るアプリケーションでは、ケーブルの伝達関数がケーブルの長さによって変化するので、そのような等化は、それに応じて適応可能である相補的な伝達関数に基づかなければならない。この等化は、概して、３つの機能を利用してなされる：フィルタ機能；直流回復（dc restoration）およびスライス機能；そして、適応制御もしくはサーボ機能である。
【０００５】
フィルタ機能は、ケーブルの伝達関数の反転を合成する相補的（複合ケーブルの損失特性に関して）フィルタを使用して実行される。ビットエラーレート（ＢＥＲ）は、ジッターに直接関連するので、イコライザの重要な性能測定基準は、出力波形内のジッターである。イコライザが複合ケーブルの損失特性の反転に一致することができる範囲は、ジッターを引き起こす符号間干渉が取り除かれる範囲を決定する。
【０００６】
従来のイコライザは、連続時間フィルタもしくは有限インパルス応答（ＦＩＲ）フィルタのｇｍ／Ｃタイプを使用する。しかしながら、これらのタイプのフィルタ構造は複雑である傾向があり、かつ、出力ジッター、プロセスおよび温度変動の補償、および信号対ノイズ比（ＳＮＲ）の最適化といった、所望の動作特性間で要求されるバランスを維持することが困難である傾向がある。
【図面の簡単な説明】
【０００７】
【図１】図１は、好ましい実施例に基づくアダプティブ（適応）信号イコライザの機能ブロック図である。
【図２】図２は、図１の高レートフィルタの例示の実施例の機能ブロック図である。
【図３】図３は、図１の低レートフィルタの例示の実施例の機能ブロック図である。
【図４】図４は、図１のＤＣ回復およびスライサ段階の例示の実施例の機能ブロック図である。
【図５】図５は、図１の適応段階の例示の実施例の機能ブロック図である。
【図６】図６は、図５の積分および加算段階の別の実施例の機能ブロック図である。
【図７】図７は、図１の適応段階の一部として使用するための、信号変換段階の例示の実施例の機能ブロック図である。
【図８】図８は、図１の制御段階の例示の実施例の機能ブロック図である。
【図９】図９は、図８の有限状態マシンで使用されるアルゴリズムの例示の実施例の状態図である。
【図１０】図１０は、図２および図３の等化回路の例示の実施例の回路図である。
【図１１】図１１は、図１０の等化回路段階のＡＣ部分の例示の実施例の部分的な回路図である。
【図１２】図１２は、等化の微細チューニングのための、段階的な線形制御の例示の実施例を描写する図である。
【図１３】図１３は、粗いおよび微細なブーストアップ等化調整のためのタイミングの例示の実施例のタイミング図である。
【図１４】図１４は、粗いおよび微細なブーストダウン等化調整のためのタイミングの例示の実施例のタイミング図である。
【図１５】図１５は、図１のレート検出段階の例示の実施例の機能ブロック図である。
【発明を実施するための形態】
【０００８】
以下の詳細な説明は、添付の図面を参照して例示の実施例から成る。そのような説明は例証目的であって、全ての可能な実施例の範囲について限定しない。そのような実施例は、当業者がそれらを実施することが可能なように十分に詳細に説明されており、他の実施例が本発明の精神あるいは範囲から逸脱することなく、いくつかのバリエーションで実行され得ることが理解される。
【０００９】
本開示を通して、内容と反対であるという明確な指示がない限りは、説明される個々の回路要素は数が単一もしくは複数であり得ることが理解される。例えば、“回路（circuit）”もしくは“回路（circuitry）”という用語は、単一の構成要素もしくは複数の構成要素であることができ、それらはアクティブおよび／もしくはパッシブのどちらかであり、かつ、説明される機能を提供するよう（例えば、１つもしくは複数の集積回路チップとして）接続あるいは互いに結合される。加えて、“信号（signal）”という用語は、１つもしくは複数の電流、１つもしくは複数の電圧、もしくはデータ信号を指し得る。図中では、類似のもしくは関連する要素は、類似のもしくは関連する文字、数字あるいは英数字の符号を有する。さらに、本発明はディスクレートな電子回路（好ましくは、１つもしくは複数の集積回路チップの形態で）を利用する実装の文脈で説明しているが、そのような回路のあらゆる部分の機能は、処理されるべき信号周波数もしくはデータレートに応じて、１つもしくは複数の適切にプログラムされたプロセッサを使用して代替的に実施され得る。また、図形は、様々な実施例の機能ブロック図を表す限りは、機能ブロック図は、必ずしもハードウェア回路間の分割を示すものではない。それ故、例えば、１つもしくは複数の機能ブロック（例えば、プロセッサ、メモリ等）は、単体のハードウェア（例えば、汎用信号プロセッサ、ランダムアクセスメモリ、ハードディスクドライブ等）で実施され得る。同様に、説明されるあらゆるプログラムは、スタンドアロンのプログラムとし得、動作システムにおけるサブルーチンとして組み込むことができ、インストールされたソフトウェアパッケージ等内の機能とし得る。
【００１０】
１つもしくは複数の好ましい実施例に従ったアダプティブ信号イコライザは、１つもしくは複数の数の特徴を含む。適応等化（アダプティブイコライゼーション）は、別個の等化ブーストループおよび振幅制御ループを備え得る。アダプティブイコライザはまた、より高いデータレートもしくはより低いデータレートを受信するかどうかに応じた異なる等化特性を備え得る。適応等化は、さらに、所望の等化に到達する前に、分析されるべき必要なデータポイントの数を削減するよう初期のバイナリサーチを使用して提供され得、かつ、初期の等化設定（例えば、ルックアップテーブルに蓄積された制御データに基づく）を含み得る。等化回路構造は、粗い制御（coarse control）を含み、かつ、等化における粗い調整および微細な調整の間の遷移を制御するための手段と共に、微細な制御を含むこともできる。
【００１１】
等化の適応は、ディジタルブーストおよび振幅コードのインタレースの漸次近似法（interlaced successive approximation）に基づく。エネルギー検出ポイントは、高データレートおよび低データレートの等化パスのために分離される。高データレートおよび低データレートに基づく適応のために、異なるフィルタ帯域幅が使用される。ブースト依存の振幅キャリブレーションは、より高いキャリブレーション範囲を提供する。電力消費および熱雑音は、従来のアナログ適応技術と比較して、等化データパスにおいて減少される。ＤＣ振幅キャリブレーションの自動利得制御（ＡＧＣ）の利用を回避することにより、さらなる電力消費および熱雑音の減少が達成される。振幅および等化ブースト制御ループ間の相互作用と、デッドロックとが減少される。線形等化は、多数のチャンネルのための最適な等化を可能にするよう分割される。粗い等化ブーストおよび微細な等化ブーストの双方が、粗調整と微調整との間の移行時に、およびディジタルブーストコードの増加もしくは減少時に、適切なタイミングで提供される。データレート検出は、高データレート（例えば、１，４８５Ｇｂｐｓ）と低データレート（例えば、２７０Ｍｂｐｓ）とを区別するよう提供される。そのようなレート検出は、適合アルゴリズムを制御するよう使用される。高データレートパスおよび低データレートパスのための別個のフィルタ帯域幅は、クロストークを最小化して、ノイズ特性を独立して改善する。
【００１２】
図１を参照すると、１つの実施例に従った適応信号イコライザ１００は、図示されるように、実質的に相互接続および相互作用する多数の段階（ステージ）を含む：高（データ）レートフィルタ段階１０２、高レートＤＣ回復（restoration）およびスライサ段階１０４、高レート適応段階１０６、低（データ）レートフィルタ段階１１２、低レートＤＣ回復およびスライサ段階１１４、低レート適応段階１１６、信号マルチプレクサ１１８、レート検出段階１３０、および制御段階１２０である。以下により詳細に説明されるように、高データレート信号は、高レートフィルタ段階１０２、高レートＤＣ回復およびスライサ段階１０４、および高レート適応段階１０７によって処理され、他方、低データレート信号は、低レートフィルタ段階１１２、低レートＤＣ回復およびスライサ段階１１４、および低レート適応段階１１６によって処理される（例えば、高レートフィルタ段階１０２は、より少ないイコライズ、もしくは、イコライズなしの統一の信号利得を用意する）。レート検出信号１３１（入力信号１０１が高データレートあるいは低データレートを有するかどうかを示す）に従って、マルチプレクサ１１８は、イコライズされた高データ信号１０５もしくは低データ信号１１５を、イコライズされた出力信号１１９として提供する。
【００１３】
高レートフィルタ段階１０２は、高レートの粗い制御信号１２５と高レートの微細制御信号１２７とに従って、制御可能なイコライズの量を提供する。結果として生じるイコライズされた信号１０３は、振幅制御信号１２１（下記でより詳細に述べる）に従って、ＤＣ回復およびスライサ段階１０４により、ＤＣ回復およびスライスされる。
【００１４】
イコライズされた信号１０３は、低レートの粗い等化制御信号１２９および低レートの微細等化制御信号１２７（下記でより詳細に述べる）に従って、低レートフィルタ１１２によりさらにイコライズされる。結果として生じるイコライズされた信号１１３は、振幅制御信号１２１に従って、ＤＣ回復およびスライサ段階１１４によりＤＣ回復される。
【００１５】
第１のイコライズされた信号１０３はまた、レート検出段階１３０により使用されて、第１のイコライズされた信号１０３によって表される入力信号１０１が、高データレートあるいは低データレートを有するかどうかを決定する。その出力信号１３１は、データレート（例えば、高データレートもしくは、低データレート）を示す。
【００１６】
ＤＣ回復およびスライスされた信号１０５、１１５の１つが、レート検出信号１３１に基づきイコライズされた出力信号１１９としてマルチプレクサ１１８により選択される。例えば、レート検出信号１３１が、高データレートを有する入力信号１０１を示す場合、高レートのイコライズされた信号１０５が選択される。反対に、レート検出信号１３１が低データレートを有する入力信号１０１を示す場合、低レートのイコライズされた信号１１５が選択される。
【００１７】
高レート適応段階１０６は、イコライズされた入力信号１０３と、第１のＤＣ回復およびスライサ１０４のＤＣ回復およびスライスされた信号１０５を処理して、フィードバック信号１０７を制御段階１２０へ提供する（以下により詳細に述べる）。同様に、低レート適応段階１１６は、低レートのイコライズされた信号１１３と、ＤＣ回復およびスライサ段階１１４のＤＣ回復およびスライスされた信号１１５を処理して、別のフィードバック信号１１７を制御段階１２０へ提供する（以下により詳細に述べる）。
【００１８】
下記でより詳細に述べるように、制御段階１２０は、適合フィードバック信号１０７、１１７と、レート検出信号１３１とを受信しかつ処理し、振幅制御信号１２１、リセット信号１２３、およびイコライザブースト制御信号１２５、１２７、１２９とを提供する。
【００１９】
図２を参照すると、高レートフィルタ段階１０２の例示の実施例は、４つのイコライザ回路２０２ａ、２０２ｂ、２０２ｃ、２０２ｄと、ディジタルアナログコンバータ（ＤＡＣ）２０２ｅとを含み、これらは、図示されるように実質的に相互に接続される。入力信号１０１は、各イコライザ回路２０２ａ、２０２ｂ、２０２ｃ、２０２ｄによって連続的にイコライズされ、第１のイコライズされた信号１０３を生成する。各イコライザ回路２０２ａ、２０２ｂ、２０２ｃ、２０２ｄは、高レートの粗い等化制御信号１２５のそれぞれのサブセット１２５ａ、１２５ｂ、１２５ｃ、１２５ｄ、１２５ｅに従って制御される。この例示の実施例では、２４ビットの制御信号１２５は、４つのそれぞれ６ビットの制御信号に分割される。微細な等化制御信号１２７は、ＤＡＣ２０２ｅによってアナログ制御電圧Ｖfine２０３ｅに変換され、各イコライザ回路２０２ａ、２０２ｂ、２０２ｃ、２０２ｄによって実行されるイコライズを微調整する（以下により詳細に述べる）。
【００２０】
好ましい実施例に従って、これらの４つのイコライザ回路２０２ａ、２０２ｂ、２０２ｃ、２０２ｄは、１つのステップにつき２．５ｄＢのブーストに対応する６つの粗いステップと、３２の微細ステップとを使用して、合計６０ｄＢの最大ブースト（例えば、１つの回路につき１５ｄＢ）を提供し、これにより、０．０８ｄＢの分解能を提供する。粗いブースト制御信号１２５は、サーモメータコード（thermometer code）を使用し、それゆえ、微細ブースト制御信号１２７は、全てのイコライザ回路２０２ａ、２０２ｂ、２０２ｃ、２０２ｄ間で、変換されたアナログ制御電圧２０３ｅとして共有され得る。
【００２１】
図３を参照すると、低レートフィルタ段階１１２の例示の実施例は、イコライザ回路２１２ａとＤＡＣ２１２ｂとを含み、これらは、図示されるように実質的に相互接続される。第１のイコライズされた信号１０３は、イコライザ回路２１２ａによってさらにイコライズされて、第２のイコライズされた信号１１３を生成する。イコライズの粗い調整は、低レートの粗い制御信号１２９に従い、他方、イコライズの微調整は、微細な制御信号１２７に基づきＤＡＣ２１２ｂにより提供されるアナログ制御電圧２１３ｂに従って実行される。
【００２２】
このイコライザ回路２１２ａは、７つの内部段階を含み（下記でより詳細に述べる）、結果的に７つの粗いステップをもたらし、それらの各々はさらに、３２の微細ステップに分割される。高レートフィルタ段階１０２と同様に、粗いブーストは、サーモメータコードに従い、それゆえ微細ブーストラインはすべて、同じアナログ制御信号２１３ｂによって駆動され得る。
【００２３】
従って、好ましい実施例によれば、高レートフィルタ１０２内のイコライズの４段階は、７６８の微細ステップ（６×３２×４＝７６８）を提供し、かつ、低レートフィルタ段階１１２は、２２４の微細ステップ（７×３２＝２２４）を提供し、結果として合計９９２の微細ステップとなる。
【００２４】
図４を参照すると、ＤＣ回復およびスライサ段階１０４、１１４を実行するための回路の例示の実施例は、スライサ回路２０４ａ／２１４ａ、粗い制御のためのバイアス電流源２０４ｂ／２１４ｂ、微細な電流制御のためのバイアス電流源２０４ｃ／２１４ｃ（例えば、電流ＤＡＣとして実行される）、およびルックアップテーブル（ＬＵＴ）２０４ｄ／２１４ｄとの各々１つを含み、これらはすべて、図示されるように実質的に相互接続される。上述したように、入力信号１０３／１１３は、スライサ回路２０４ａ／２１４ａによってＤＣ回復およびスライスされて、ＤＣ回復およびスライスされた信号１０５／１１５を提供する。出力信号１０５／１１５の振幅制御は、ＬＵＴ電流制御データ２０５ｄ／２１５ｄをアドレスする粗いブースト制御信号１２５と微細な振幅制御信号１２１とに従って粗いバイアス電流Ｉｃおよび微細なバイアス電流Ｉｆを制御することにより達成される。低データレートのイコライズの間、微細な振幅制御信号１２１は一定に保たれる。
【００２５】
図５を参照すると、適応段階１０６、１１６の例示の実施例は、バンドパスフィルタ２０６ａ／２１６ａ、２０６ｂ／２１６ｂと、全波整流回路２０６ｃ／２１６ｃ、２０６ｄ／２１６ｄと、信号加算回路２０６ｅ／２１６ｅと、積分回路２０６ｆ／２１６ｆとを含み、これらは、図示されるように実質的に相互接続される。ＤＣ回復およびスライサ段階１０４／１１４の入力信号１０３／１１３および出力信号１０５／１１５は、各々のバンドパスフィルタ２０６ａ／２１６ａ、２１６ｂ／２１６ｂによってフィルタされる。下記でより詳細に述べるように、各フィルタ２０６ａ／２１６ａ、２１６ｂ／２１６ｂは、多数の利用可能な帯域幅（例えば２つ）を有し、それらの１つが帯域幅制御信号１３３／１３５に従って選択される。フィルタされた信号２０７ａ／２１７ａ、２０７ｂ／２１７ｂは、整流回路２０６ｃ／２１６ｃ、２０６ｄ／２１６ｄによって全波整流される。加算回路２０６ｅ／２１６ｅは、これらの整流された信号２０７ｃ／２１７ｃ、２０７ｄ／２１７ｄの間の差を見つけるために使用される。結果として生じる差信号２０７ｅ／２１７ｅは、積分回路２０６ｆ／２１６ｆによって積分されて、適応フィードバック信号１０７／１１７を提供する。
【００２６】
図６を参照すると、代替の実施例に従って、整流信号２０７ｃ／２１７ｃ、２０７ｄ／２１７ｄの減算および積分の順序は逆にすることができ、この例では、図示するように、整流された信号２０７ｃ／２１７ｃ、２０７ｄ／２１７ｄが最初に積分されて、その後減算されて適応フィードバック信号１０７／１１７を提供する。
【００２７】
図７を参照すると、好ましい実施例に従って、図１の回路が差動信号を有する差動回路として実装される。従って、適応フィードバック信号１０７、１１７は、正（ポジティブ）の信号位相１０７ｐ、１１７ｐと、負（ネガティブ）の信号位相１０７ｎ、１１７ｎとをそれぞれ含み、それらは、シングルエンドの適応フィードバック信号１０７／１１７を生成するために自動イコライズ制御（ＡＥＣ）キャパシタンス３０４間に印加されたとき、差動対シングルエンド変換回路３０２によって変換される。リセット信号１２３は、ＡＥＣキャパシタンス３０４に蓄積された電荷のリセットを制御する（下記でより詳細に述べる）。
【００２８】
図８を参照すると、制御段階１２０の例示の実施例は、マルチプレクサ２２０ａと有限状態マシン（ＦＳＭ）２２０ｂとを含み、これらは、図示されるように実質的に相互に接続される。入力信号１０１が、レート検出信号１３１により、高データレートを有するものとしてあるいは低データレートを有するものとして識別されるかに応じて、マルチプレクサ２２０ａは、高レート適応フィードバック信号１０７もしくは低レート適応フィードバック信号１１７のいずれかを信号２２１ａとして選択し、ＦＳＭ２２０ｂに提供する。選択された適応フィードバック信号２２１ａに従って、ＦＳＭ２２０ｂは、振幅制御信号１２１、リセット信号１２３およびイコライザブースト制御信号１２５、１２７、１２９と、適応フィルタ制御信号１３３、１３５とを提供する（下記でより詳細に述べる）。
【００２９】
図９を参照すると、有限状態マシン２２０ｂは、次のようなアルゴリズム４００に従って動作する。初期化４０２に続いて、最適なイコライザブーストが、バイナリサーチ４０４を使用してデジタル的に選択される。当技術分野では周知のように、Ｎ個のプログラム可能なイコライザブーストの設定に対し、最適なイコライズブーストを見つけるためにｌｏｇ２（Ｎ）個のサーチステップを要する。状態マシン２０２ｂは、バイナリサーチプロセスの各ステップのために、ＡＥＣキャパシタンス３０４の連続的な電荷のリセットおよび積分を制御し、その後、イコライズブーストを、より高くあるいはより低く、更新する。バイナリサーチ４０４の完了に続き、このアルゴリズムは、適応段階１０６、１１６のフィルタ２０６ａ、２１６ａ、２０６ｂ、２１６ｂのより低い帯域幅を有する振幅調整４０６へ移る（４０５ａ）。このより低い帯域幅は、振幅情報を搬送し、線形サーチが振幅ループ収束に使用され、他方で、振幅調整４０６が実行される。ＤＣ回復およびスライサ段階１０４、１１４の出力信号１０５、１１５の振幅が、各々のイコライズされた入力信号１０３、１１３の振幅に一致するように調整される。これは、イコライザパスのＡＧＣアンプの必要性を有利に回避する。振幅ループの収束は、振幅コード４０７の方向の変化によって検出され、続いて、状態マシン２２０ｂはブースト調整４０８へ移行し（４０７）、適合段階１０６／１１６におけるバンドパスフィルタ２０６ａ／２１６ａ、２０６ｂ／２１６ｂのより高い帯域幅が選択される。有限状態マシン２２０ｂはその後、線形イコライズブースト調整４０８を開始する。方向の変化、またはイコライズブーストループのタイムアウトは、状態マシン２０２ｂを振幅調整４０６に戻す（４０９）。
【００３０】
代替の実施例によれば、バイナリサーチ４０４の完了に続いて、アルゴリズムは、代わりにまず、選択された適応段階１０６、１１６におけるフィルタ２０６ａ、２１６ａ、２０６ｂ、２１６ｂのより高い帯域幅を有するブースト調整４０８へ移る（４０５ｂ）ようにすることもできる。
【００３１】
収束すると、ＡＥＣキャパシタンス３０４（図７）間の電圧の平均値は、バンドパスフィルタ２０６ａ／２１６ａ、２０６ｂ／２１６ｂの振幅（低帯域）およびイコライズブースト（高帯域）周波数帯域の双方にとってゼロになる。状態マシン２２０ｂは、微細に離間されたイコライズブーストセッティングと隣接する振幅間で交互に切り替える（４０７、４０９）。
【００３２】
図１０を参照すると、高レートフィルタ１０２および低レートフィルタ１１２（図２および図３）のイコライザ回路２０２ａ、２０２ｂ、２０２ｃ、２０２ｄ、２１２ａの例示の実施例は、並列に接続されたＤＣアンプ５０２およびＡＣアンプ５０４の多数の段階を含み、これらは、差動入力信号１０１の正の位相１０１ｐ／１０３ｐと、負の位相１０１ｎ／１０３ｎとを受け取り、かつ、上記したようにイコライズされた出力信号１０３／１１３の正の信号位相１０３ｐ／１１３ｐと負の信号位相１０３ｎ／１１３ｎとを提供する。アンプ５０２、５０４は、値Ｒを有する抵抗を介して電力供給ＶＣＣからバイアスされる。ＤＣアンプ５０２およびＡＣアンプ５０４の双方は、図示されるバイアス電流源と値１４Ｒを有するエミッタ減衰抵抗を備える、差動結合されたＮＰＮバイポーラ接合トランジスタを使用する。（図１０の回路は、７つの差動アンプステージを含み、低レートイコライザ回路２１２によって使用されるその７ステージを示すことに留意すべきである。高レートイコライザ回路２０２ａ、２０２ｂ、２０２ｃ、２０２ｄの各々に対し、６つのアンプステージが使用されて、かつエミッタ減衰抵抗は、１２Ｒの共通の値を有する。）ＡＣアンプ５０４はまた、調節可能なインピーダンスＺ１、Ｚ２、Ｚ３、Ｚ４、Ｚ５、Ｚ６、Ｚ７（Ｚ１からＺ６は高レートイコライザ用である）を含み、それらは、上述の微細調整電圧２０３ｅ／２１２ｂによって駆動される（下記でより詳細に述べる）。ＡＣアンプ５０４のバイアス電流源は、粗い制御信号１２５／１２９のビットｂ１、ｂ２、ｂ３、ｂ４、ｂ５、ｂ６、ｂ７（ビットｂ１からｂ６は高レートイコライザ用である）によって表されるサーモメータコードに従って制御され、他方、ＤＣアンプ５０２のバイアス電流源は、そのようなビットの反転により駆動される。
【００３３】
図１１を参照すると、ＡＣアンプ５０４の例示の実施例５０４ａは、Ｎ型の金属酸化膜電界効果トランジスタ（Ｎ‐ＭＯＳＦＥＴ）Ｎ１、Ｎ２間に結合されたインピーダンス３１０として実装される調節可能なインピーダンスを含み、Ｎ‐ＭＯＳＦＥＴのゲート電極は、微細な制御電圧２０３ｅ／２１２ｂによって駆動される。線形動作領域で動作するトランジスタＮ１、Ｎ２で、微細なブーストバーニア（スケール）制御が、段階的な線形性で提供される（下記でより詳細に述べる）。インピーダンス３１０は、例えば１つもしくは複数の追加の抵抗および１つもしくは複数のキャパシタンスの組合せのように、事実上あらゆる形態のインピーダンスとして実装され得る。好ましい実施例によれば、インピーダンス３１０は、キャパシタンスとして実装される。その結果、サーモメータコード化されたビットｂｎに基づき、イコライザ回路２０２ａ／２０２ｂ／２０２ｃ／２０２ｄ／２１２ａ（図１０）のゲインは、次のようになる：
【００３４】
0005638134.tif 000002
【００３５】
Ｚｎ＝１／（ｊω（０．５Ｃｎ）およびｎ＝段階の数
【００３６】
図１２を参照すると、上述したように、微細調整ビットのサーモメータのコード化は、イコライズの段段的な線形調整を提供し、これらの３２個の微細ステップの各々が高レートフィルタ１０２の７６８個の粗いステップと、低レートフィルタ１１２の２２４個の粗いステップとの隣接するものの間に、０．０８ｄＢの分解能を提供する。
【００３７】
図１３および図１４を参照すると、微細な制御電圧および粗い調節ビットの調整のタイミングが好ましく示されている。例えば、ＡＣアンプ５０４がイネーブルされ、ＤＣアンプ５０２がディスエーブルされたとき、微細なチューニング電圧の調整のみが生じるべきである。
【００３８】
図１５を参照すると、レート検出段階１３０の例示の実施例は、高帯域バンドパスフィルタ２３０ａと、低帯域バンドパスフィルタ２３０ｂと、全波整流回路２３０ｃ、２３０ｄと、加算回路２３０ｅと、積分回路２３０ｆとを含み、これらは、適応段階１０６、１１６（図５）と類似して、図１５に図示されるよう実質的に相互に接続される。高バンドパスフィルタ２３０ａは、高周波数帯域の信号エネルギーを示すフィルタされた信号２３１ａを提供し、他方、低バンドパスフィルタ２０３ｂは、低周波数帯域のエネルギーを示すフィルタされた信号２３１ｂを提供する。これらの信号２３１ａ、２３１ｂは、整流回路２３０ｃ、２３０ｄによって全波整流され、整流された信号２３１ｃ、２３１ｄは加算回路２３０ｅにおいて減算されて、高周波数帯域あるいは低周波数帯域がより多くのエネルギーを含むかどうかを示す信号２３１ｅを生成する。この信号２３１ｅは、積分回路２３０ｆによって積分されて、レート検出信号１３１を生成する。（代替の実施例によれば、それらは類似しているため、イコライザ１００内の適切な信号のスイッチングおよび配線により、レート検出段階１３０は、フィルタ、整流回路、加算回路および積分回路を、適応段階１０６、１１６の１つもしくは双方と共有することによって実装され得る。）
【００３９】
前述の説明に基づいて、イコライザブーストの変化は、振幅制御およびキャリブレーションのために使用される低周波数帯に何らかの影響を及ぼすことが理解されるであろう。反対に、スライスされた信号１０５、１１５の振幅の変化は、高周波数ブースト適応におけるエネルギーに何らか影響を及ぼす。これは効果的に、２つの相互作用ループをもたらし、そのループは、潜在的に分岐し得、イコライズ適応をロックあるいは収束されないようにさせ得る。しかしながら、これは有限状態マシン２２０ｂの動作によって回避され、有限状態マシン２２０ｂは、インタレースされた振幅およびイコライズブーストループ適応を使用し、振幅キャリブレーションループをディスエーブルすることを可能にする。振幅キャリブレーションの初期の飽和は、所定の範囲を超える振幅キャリブレーションループをフリーズするよう実施され得る。さらに、振幅およびイコライズブーストループからのプログラム可能なタイムアウトは、周波数において異なりかつ分離される。さらにまた、振幅およびイコライズブーストループからのプログラム可能なタイムアウトは、周波数において異なり、かつ分離される。さらにまた、振幅およびイコライズブーストループからのプログラム可能なタイムアウトは、所定の時間間隔で２つのループ間の切り替えがない場合に使用される。これはこれらのループが次善の解決に停滞しないことも保証する。
【００４０】
上述の実施例は、低電力アダプティブケーブル等化用の集積回路として、ナショナルセミコンダクターコーポレーションにより実装されるために設計されている。２つのそのような実装のための予備データシートの写しが、付属書ＡおよびＢの形態で、本開示の一部として含まれる（かつ、ここに参照として組み込まれる）。
【図１】
0005638134.tif 000003
【図２】
0005638134.tif 000004
【図３】
0005638134.tif 000005
【図４】
0005638134.tif 000006
【図５】
0005638134.tif 000007
【図６】
0005638134.tif 000008
【図７】
0005638134.tif 000009
【図８】
0005638134.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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