(57)【特許請求の範囲】
【請求項１】
１／ｎレート判定帰還型等化器（ＤＦＥ）であって、
複数の分岐を含み、各分岐が、
受信入力にフィードバック信号を加えるように構成された加算器回路と、
クロック信号により前記加算器回路の出力を受け取るように構成されたラッチと、
フィードバック回路と、
を含み、前記フィードバック回路が、
各分岐の出力を入力として受け取るように構成されたマルチプレクサであって、クロック化選択入力を有し、各分岐の出力を多重化してフルレート・ビット・シーケンスをアセンブルするように構成されたマルチプレクサと、
各分岐の前記加算器回路に提供すべき前記受信入力から符号間干渉（ＩＳＩ）を除去するために、前記マルチプレクサより供給される前記フルレート・ビット・シーケンスを濾波して前記フィードバック信号を出力する連続時間無限インパルス応答（ＩＩＲ）フィルタを含むフィルタと、
を含む、１／ｎレート判定帰還型等化器（ＤＦＥ）。
【請求項２】
前記ラッチに結合された少なくとも１つの追加のラッチをさらに含み、各追加のラッチが、前記加算器回路にフィードバック・タップを提供して、前記受信入力に前記フィードバック・タップを加えるためのフィードバック・ループを有する、請求項１記載のＤＦＥ。
【請求項３】
前記ラッチがスライサを含み、前記スライサが単一ステージで前記加算器回路と結合される、請求項１または２のいずれかに記載のＤＦＥ。
【請求項４】
各分岐が、前記スライサおよび前記加算器回路を備えた前記単一ステージを含み、クロック・サイクルのフェーズ中にデータを有効に保持するために前記単一ステージの出力側に配置されたスレーブ・ラッチをさらに含む、請求項３記載のＤＦＥ。
【請求項５】
前記スレーブ・ラッチがダブル再生ラッチを含む、請求項４記載のＤＦＥ。
【請求項６】
前記マルチプレクサおよび前記フィルタが単一ステージで結合される、請求項１ないし５のいずれかに記載のＤＦＥ。
【請求項７】
判定帰還等化のための方法であって、
複数の分岐を有する１／ｎレート判定帰還等化回路を設けることと、
加算器回路を使用して１つまたは複数の分岐からのフィードバック信号と受信入力とを合計することと、
クロック信号によりラッチで前記加算器回路の出力を受け取ることと、
各分岐の前記出力を入力として受け取るマルチプレクサであって、各分岐の前記出力を多重化してフルレート・ビット・シーケンスをアセンブルするように構成されたマルチプレクサに前記ラッチの前記出力をフィードバックすることと、
前記マルチプレクサより供給される前記フルレート・ビット・シーケンスを濾波して前記フィードバック信号を出力する連続時間無限インパルス応答（ＩＩＲ）フィルタを使用して前記受信入力から符号間干渉（ＩＳＩ）を除去すること、
を含む、方法。
【請求項８】
前記加算器回路にフィードバック・タップを提供して、少なくとも１つの追加のラッチから前記受信入力に前記フィードバック・タップを加えることをさらに含む、請求項７記載の方法。
【請求項９】
前記ラッチおよび前記加算器回路が単一ステージで結合され、ダブル再生ラッチを使用して前記単一ステージの出力を再生することをさらに含む、請求項７または８に記載の方法。
【請求項１０】
前記ダブル再生ラッチが、改善された速度と感度を達成するために２つのカスケード式差動再生ラッチ・ステージ（７０２、７０４）を含み、前記ステージが、
第１のタイプの第１の入力トランジスタ（７０６）と、第２のタイプのクロスカップル型ロード・トランジスタ（７１１）およびリセット・トランジスタとを有する第１のステージ（７０２）と、前記第２のタイプの第２の入力トランジスタ（７０８）と、前記第１のタイプのクロスカップル型ロード・トランジスタ（７１２）とを有する第２のステージ（７０４）とを含み、前記第１のステージが前記リセット・トランジスタによって前記第１のステージの出力が電源電圧にプレチャージされる不透明な状態になっているときに、前の保管ビットを示すレベルに出力を保持するために前記第２のステージの前記第２の入力トランジスタが遮断されるようになっており、前記第１のステージが活動化されると、前記第１のステージおよび前記第２のタイプの前記クロスカップル型ロード・トランジスタが入力信号を再生し始め、同時に、前記第１のステージの出力同相モードが低下して前記第２のステージの前記第２の入力トランジスタをオンにし、前記第２のステージが、前記第１のタイプの前記クロスカップル型ロード・トランジスタを含み、追加の再生利得を提供するために前記第１のステージの前記出力がしきい信号レベルを達成した後で切り替えられる、請求項５に記載のＤＦＥ。
【請求項１１】
前記ダブル再生ラッチが前記スライサから出力を受け取り、前記第１のステージと前記スライサが同時に再生するように前記スライサが再生している間に前記第１のステージが再生に入る、請求項１０記載のＤＦＥ。
【請求項１２】
前記スライサと前記加算器回路とが結合した結合スライサ加算器回路を含み、前記結合スライサ加算器回路が、
合計すべき複数の差動電流に接続された差動出力線と、
前記差動出力線に直接結合されたリセット可能な電流比較器負荷であって、合計した差動電流の符号に応じて正または負の差動電圧が前記差動出力線の間に発生して２進の０または１をラッチするように、前記合計した差動電流を前記差動出力線から直接受け取るように構成されたリセット可能な電流比較器負荷と、
を含む、請求項３〜５、１０、１１のいずれか１項に記載のＤＦＥ。
【請求項１３】
前記差動電流が、線形トランスコンダクタによって生成された入力信号と、前記ＤＦＥ内でフィードバックとして提供されるタップ信号およびフィルタ信号のうちの少なくとも１つとを含む、請求項１２記載のＤＦＥ。
【請求項１４】
評価フェーズ中に前記線形トランスコンダクタへの前記入力信号を一定に保持するためにクロックにより切り替えられた前記入力信号を受け取るように前記線形トランスコンダクタに結合されたパスゲート・サンプルアンドホールド回路をさらに含む、請求項１３記載のＤＦＥ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、高速データのための等化技法に関し、より具体的には、電力効率が改善された高速データ通信のための判定帰還型等化器（decision feedback equalizer）回路および方法の実装に関する。
【背景技術】
【０００２】
デジタル・コンピューティング・エンジンの処理能力は技術の進歩とともに増大し、この能力を利用するために相互接続ネットワークがますます開発されているので、サーバおよびデータ通信ルータなどのシステム内ではより高い帯域幅でのデータ伝送が必要である。チャネル帯域幅が限られているため、毎秒数ギガビット以上に直列リンク・データ転送速度を高めることは難しくなっている。電気的チャネル（たとえば、伝送回線）の帯域幅は、表皮効果、誘電損失、およびインピーダンスの不連続による反射を含む、いくつかの物理的効果によって削減することができる。時間領域では、チャネル帯域幅が限られているために２つ以上の単位間隔（ＵＩ）において送信パルスが拡大し、受信信号では符号間干渉（ＩＳＩ）が発生する。
【０００３】
限られたチャネル帯域幅による信号ひずみを補償する効果的な方法は、入出力（Ｉ／Ｏ）回路に等化機能を追加することである。判定帰還型等化器（ＤＦＥ）として知られる非線形等化器を受信機内で使用することは高損失チャネルの等化に特に適している。線形等化器とは異なり、ＤＦＥは雑音または漏話を増幅せずにチャネル応答を平らにすること（ならびに信号ひずみを削減すること）ができ、これはチャネル損失が２０〜３０ｄＢを超えるときに重大な利点である。
【０００４】
図１を参照すると、従来のマルチタップＤＦＥ１０が示されている。意思決定スライサ（またはラッチ）１２の２進出力は、一連のラッチ１４から形成されるシフト・レジスタ遅延線に取り込まれる。シフト・レジスタ（１４）に保管されている前に判定されたビットは、加重タップ係数（Ｈ１、Ｈ２、・・・、Ｈｎ）とともにフィードバックされ、加算増幅器（または加算器）１６により受信入力信号に加えられる。タップ重み（Ｈ１、Ｈ２など）の大きさおよび極性がチャネル特性と一致するように適切に調整された場合、データ・ストリーム内の前のビットからのＩＳＩ（「ポストカーソル（post-cursor）ＩＳＩ」と呼ぶ）は取り消され、そのビットは低いビット・エラー率（ＢＥＲ）でスライサ１２によって検出することができる。このタップ重みの調整は、手動でまたは適切な適応アルゴリズムにより自動的に実行することができる。
【０００５】
一般に、ＩＳＩの取り消しに適用可能なタップの数が大きいほど、等化はより効果的なものになる。実用的なＤＦＥ実装例では、毎秒マルチギガビットのデータ転送速度で困難な電気的チャネルの等化を実施するために、しばしば１０個ものフィードバック・タップを使用する。残念なことに、マルチタップＤＦＥ内で多数のラッチおよびフィードバック回路を使用すると相当な電力およびチップ面積を消費する。数千個のＩ／Ｏを有するハイエンド・プロセッサ・チップなどの適用例では、Ｉ／Ｏ回路がシステム電力および面積の予算のほとんどを消費することになるので、従来のマルチタップＤＦＥの電力および面積のコストは法外に高くなる。
【０００６】
ローカルのチップ間相互接続のために数万個の高データ転送速度Ｉ／Ｏをサポートできると予想される高密度ファインピッチ・シリコン・パッケージ化技術の導入により、Ｉ／Ｏ回路の面積および電力要件はさらに厳しいものになるであろう。このような高密度パッケージ化技術の一例はシリコン・キャリア（silicon carrier）であり、その基本概念は図２に概略が示されている。
【０００７】
図２を参照すると、２つのチップ２０および２２は、シリコン・キャリア２４に取り付けられ、表面配線２６でまとめて接続されている。この表面配線２６は、標準的なＣＭＯＳバックエンドオブライン（ＢＥＯＬ）加工で製作され、そのピッチはわずか２ミクロンであり、チップ２０および２２の間にシリコン・キャリア・リンクの高密度アレイを形成することができる。チップ２０および２２と従来の第１レベル・パッケージ化との間で垂直に電力および信号を接続するために、シリコン貫通ビア２８が使用される。その微細な寸法のために、シリコン・キャリア・リンクを形成するために使用される表面配線２６は、単位長あたり相当な抵抗を呈する。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
面積および電力消費量が削減されたＤＦＥのための回路および方法を提供する。
【課題を解決するための手段】
【０００９】
１／ｎレート判定帰還型等化器（ＤＦＥ）は複数の分岐を含む。各分岐は、受信入力にフィードバック信号を加えるように構成された加算器回路と、クロック信号により加算器回路の出力を受け取るように構成されたラッチとを含む。フィードバック回路は、各分岐の出力を入力として受け取るように構成されたマルチプレクサであって、クロック化選択入力（clocked select input）を有し、各分岐の出力を多重化してフルレート・ビット・シーケンスをアセンブルするように構成されたマルチプレクサと、各分岐の加算器回路に提供すべき受信入力から符号間干渉（ＩＳＩ）の取り消しを行うように構成されたフィルタとを含む。
【００１０】
判定帰還等化のための方法は、複数の分岐を有する１／ｎレート判定帰還等化回路を設けることと、加算器回路を使用して１つまたは複数の分岐からのフィードバック信号と受信入力とを合計することと、クロック信号によりラッチで加算器回路の出力を受け取ることと、各分岐の出力を入力として受け取るマルチプレクサであって、各分岐の出力を多重化してフルレート・ビット・シーケンスをアセンブルするように構成されたマルチプレクサにラッチの出力をフィードバックすることと、周波数領域伝達関数を備えた連続時間無限インパルス応答（ＩＩＲ）フィルタを使用して受信入力から符号間干渉（ＩＳＩ）を取り消すことを含む。
【００１１】
結合スライサ加算器回路（combined slicer and summer circuit）は、合計すべき複数の差動電流に接続された差動出力線を含む。リセット可能な電流比較器負荷は差動出力線に直接結合され、電流比較器負荷は、合計した差動電流の符号に応じて正または負の差動電圧が差動出力線の間に発生して２進の０または１をラッチするように、合計した差動電流を差動出力線から直接受け取るように構成される。
【００１２】
ダブル再生ラッチ（double regenerating latch）は、改善された速度と感度を達成するために２つのカスケード式差動再生ラッチ・ステージを含む。これらのステージは、第１のタイプの第１の入力トランジスタと、第２のタイプのクロスカップル型ロード・トランジスタ（cross-coupled load transistor）およびリセット・トランジスタ（reset transistor）とを有する第１のステージと、第２のタイプの第２の入力トランジスタと、第１のタイプのクロスカップル型ロード・トランジスタとを有する第２のステージとを含み、第１のステージがリセット・トランジスタによって第１のステージの出力が電源電圧にプレチャージされる不透明な状態になっているときに、前の保管ビットを示すレベルに出力を保持するために第２のステージの第２の入力トランジスタが遮断されるようになっている。第１のステージが活動化されると、第１のステージおよび第２のタイプのクロスカップル型ロード・トランジスタが入力信号を再生し始め、同時に、第１のステージの出力同相モードが低下して第２のステージの第２の入力トランジスタをオンにする。第２のステージは、第１のタイプのクロスカップル型ロード・トランジスタを含み、追加の再生利得を提供するために第１のステージの出力がしきい信号レベルを達成した後で切り替えられる。
【００１３】
上記その他の特徴および利点は、その例示的な諸実施形態について以下に示す詳細な説明から明らかになり、その説明は添付図面に関連して読むべきものである。
【００１４】
本発明は、以下の図面に関連して以下に示す好ましい諸実施形態の説明において詳細を提供するものである。
【図面の簡単な説明】
【００１５】
【図１】タップ重みがチャネル応答のポストカーソルと一致するように調整された従来のマルチタップＤＦＥを示すブロック図である。
【図２】２つのチップがキャリア・リンクによって接続されたシリコン・キャリアの斜視図である。
【図３】長さ２０ｍｍのシリコン・キャリア・チャネルの特性を示す図であり、Ｓ２１応答対周波数を示す図である。
【図４】長さ２０ｍｍのシリコン・キャリア・チャネルの特性を示す図であり、インパルス応答対時間を示す図である。
【図５】アナログ連続時間ＩＩＲフィルタがフィードバック経路内にあるＤＦＥを示すブロック図である。
【図６】従来のディスクリート・タップとＩＩＲフィルタの両方がフィードバック経路内にあるＤＦＥを示すブロック図である。
【図７】例示的な一実施形態を表すＩＩＲフィルタを備えたＤＦＥのハーフレート・アーキテクチャを示すブロック図である。
【図８】図７に示されているハーフレートＤＦＥアーキテクチャのタイミング図である。
【図９】２：１ＭＵＸとＩＩＲフィルタが単一ステージで結合されている回路実装例を示す概略図である。
【図１０】従来技術によるＤＦＥ加算増幅器とスライサの電流モード論理（ＣＭＬ）回路実装例を示す概略図である。
【図１１】一実施形態により単一ステージに結合されたＤＦＥ電流加算器と意思決定スライサを示す概略図である。
【図１２】図１１の結合加算器／スライサ回路を使用する代替一実施形態を表すＩＩＲフィルタを備えたＤＦＥのハーフレート・アーキテクチャを示すブロック図である。
【図１３】一実施形態によるダブル再生ラッチを示す概略図である。
【図１４】本発明の原理によりＩＩＲフィルタを備えたハーフレートＤＦＥによって等化された測定ＢＥＲバスタブ曲線と、３０”、４０”、および５０”のＰＣＢチャネルの周波数応答を示す図である。
【発明を実施するための形態】
【００１６】
本発明の原理は、チャネルからＩＳＩを除去する際に使用される１つまたは複数のフィードバック・ループを置き換えるために１つのフィルタを使用する判定帰還型等化器（ＤＦＥ）回路および方法を提供する。一実施形態では、１／ｎレートＤＦＥ（たとえば、ハーフレート、クォータレート（quarter rate）など）（すなわち、ｎ＞１）は、加算増幅器へのフィードバック信号をフィルタリングする無限インパルス応答（ＩＩＲ）フィルタを含む。加えて、結合加算器／スライサ回路が提供され、これは面積およびエネルギ消費量の削減をさらに支援する。ダブル再生ラッチも提供される。
【００１７】
本発明の諸実施形態は、完全にハードウェアの実施形態、完全にソフトウェアの実施形態、またはハードウェアとソフトウェアの両方の要素を含む実施形態の形を取ることができる。好ましい一実施形態では、本発明は、ファームウェア、常駐ソフトウェア、マイクロコードなどを含むがこれらに限定されないソフトウェアで実装される。
【００１８】
さらに、本発明は、コンピュータまたは任意の命令実行システムによりあるいはそれに関連して使用するためのプログラム・コードを提供するコンピュータ使用可能媒体またはコンピュータ可読媒体からアクセス可能なコンピュータ・プログラム（computer program product）の形を取ることができる。この説明のために、コンピュータ使用可能媒体またはコンピュータ可読媒体は、命令実行システム、装置、またはデバイスによりあるいはそれに関連して使用するためのプログラムを収容、保管、通信、伝搬、または伝送可能な任意の装置にすることができる。この媒体は、電子、磁気、光、電磁、赤外線、または半導体システム（あるいは装置またはデバイス）にすることができる。コンピュータ可読媒体の例としては、半導体またはソリッド・ステート・メモリ、磁気テープ、取り外し可能コンピュータ・ディスケット、ランダム・アクセス・メモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、剛性磁気ディスク、および光ディスクを含む。光ディスクの現在の例としては、コンパクト・ディスク読み取り専用メモリ（ＣＤ−ＲＯＭ）、書き換え可能コンパクト・ディスク（ＣＤ−Ｒ／Ｗ）、およびＤＶＤを含む。
【００１９】
プログラム・コードの保管あるいは実行またはその両方に適したデータ処理システムは、システム・バスを介して記憶素子に直接または間接的に結合された少なくとも１つのプロセッサを含むことができる。記憶素子としては、プログラム・コードの実際の実行中に使用されるローカル・メモリと、大容量記憶装置と、実行中に大容量記憶装置からコードを検索する回数を削減するために少なくとも何らかのプログラム・コードの一時記憶を提供するキャッシュ・メモリとを含むことができる。入出力またはＩ／Ｏ装置（キーボード、ディスプレイ、ポインティング・デバイスなどを含むがこれらに限定されない）は、直接あるいは介在する入出力コントローラを介してシステムに結合することができる。
【００２０】
データ処理システムが介在する私設網または公衆網を介してその他のデータ処理システムあるいはリモート・プリンタまたは記憶装置に結合された状態になれるようにするために、ネットワーク・アダプタもシステムに結合することができる。モデム、ケーブル・モデム、およびイーサネット・カードは、現在使用可能なタイプのネットワーク・アダプタのうちのいくつかに過ぎない。
【００２１】
本明細書に記載されている回路は、集積回路チップ用の設計の一部にすることができる。チップ設計は、グラフィカル・コンピュータ・プログラミング言語で作成し、コンピュータ記憶媒体（ディスク、テープ、物理ハード・ディスク、またはストレージ・アクセス・ネットワーク内などの仮想ハード・ディスクなど）に保管することができる。設計者がチップを製作しないかまたはチップを製作するために使用されるフォトリソグラフィ・マスクを製作しない場合、設計者は、結果として得られる設計を物理的手段による（たとえば、設計を保管している記憶媒体のコピーを提供することによる）かまたは電子的に（たとえば、インターネットを介して）このようなエンティティに直接または間接的に伝送する。保管された設計は、その後、フォトリソグラフィ・マスクの製作のために適切なフォーマット（たとえば、グラフィック・データ・システムＩＩ（ＧＤＳＩＩ））に変換されるが、これは典型的に、ウェハ上に形成される当該チップ設計の複数のコピーを含む。フォトリソグラフィ・マスクは、エッチングまたはその他の加工を施されるウェハ（あるいはその上の層またはその両方）の領域を画定するために使用される。
【００２２】
結果として得られる集積回路チップは、粗ウェハ形式で（すなわち、複数のパッケージ化されていないチップを有する単一ウェハとして）、ベア・ダイとして、またはパッケージ化形式で、製作者によって配布することができる。後者の場合、チップは、シングル・チップ・パッケージ（リード線がマザーボードまたはその他の高レベル・キャリアに取り付けられたプラスチック・キャリアなど）またはマルチチップ・パッケージ（表面相互接続または埋設相互接続のうちの一方または両方を有するセラミック・キャリアなど）内に取り付けられる。いずれの場合も、チップは、その後、（ａ）マザーボードなどの中間製品または（ｂ）最終製品のうちの一方の一部として、他のチップ、個別回路素子、あるいはその他の信号処理デバイスまたはこれらの組み合わせと統合される。最終製品は、玩具およびその他のローエンド適用例から、ディスプレイ、キーボードまたはその他の入力装置、および中央処理装置を有する先進コンピュータ製品に及ぶ、集積回路チップを含む製品であればどのような製品にもなり得る。
【００２３】
次に、同様の番号が同じかまたは同様の要素を表している図面を参照するが、最初に図３および図４を参照すると、それぞれ、図２のキャリア・リンク２６について、周波数領域（すなわち、Ｓ２１パラメータ）および時間領域の両方における長さ２０ｍｍリンクのチャネル応答が示されている。直列抵抗のために、相当な（〜６ｄＢ）ＤＣ減衰が発生し、５ＧＨｚにおける損失は１７ｄＢである。時間領域では、毎秒１０ギガビットにおける単独「１」ビットに対する応答は、数ビット周期にわたるポストカーソルＩＳＩを示している。このようなチャネルを補償するために、ＤＦＥは多くのタップを必要とすると思われるが、これに付随する電力および面積のコストは、このような高密度Ｉ／Ｏ環境では非実用的なものになるであろう。
【００２４】
時間領域チャネル応答について綿密に研究すると、このような高抵抗チャネルの等化に対する新規の解決策が示唆される。このチャネルのインパルス応答は、メイン・カーソル（main cursor）から３単位間隔（ＵＩ）以上後のすべての時間において減衰指数関数（decayingexponential）によって適切にモデル化される。１次ＲＣローパス・フィルタのインパルス応答は減衰指数関数の形を有するので、受信データ入力内のポストカーソルＩＳＩを取り消すために必要な信号を生成するためにＤＦＥフィードバック経路内にフィルタを使用することができる。たとえば、１次ＲＣローパス・フィードバック・フィルタを備えたＤＦＥは、１０ｍｍのオンチップ相互接続のデータ転送速度を毎秒２ギガビットまで延長する。従来のＤＦＥ実装例で必要な多数のタップは単純なＲＣフィルタで置き換えられるので、電力および面積の大幅な節約が達成される。
【００２５】
図５を参照すると、周波数領域伝達関数Ｇ（ｓ）を備えた連続時間無限インパルス応答（ＩＩＲ）フィルタ１０４がＤＦＥ回路１００のＤＦＥフィードバック経路１０８内に設けられている。加算増幅器１０６は、経路１０８からのフィードバックとデータ入力とを合計する。チャネル応答が１次ＲＣローパス・フィルタによって厳密に近似できない場合、高次フィルタによってＩＳＩのより良好な取り消しを行うことができる。
【００２６】
図６を参照すると、従来のディスクリート・タップ（たとえば、Ｈ１、Ｈ２）とＩＩＲフィルタ２０４の両方がＤＦＥ２００のフィードバック経路２０８内に配置された場合、多くのチャネルについて、ＩＳＩのさらに良好な取り消しを達成することができる。これらの早期ポストカーソルはその後のポストカーソルによって追従される指数関数的に減衰する曲線に沿って低下するので、第１の対のディスクリート・タップ（たとえば、Ｈ１およびＨ２・・・Ｈｎ）は、メイン・カーソル直後のチャネル・インパルス応答の急速に変化する領域内のポストカーソルを補償するために（ＩＩＲフィルタ２０４とは無関係に）調整することができる。第１のポストカーソル（Ｈ１と表示されている）はＨ２ｅ−ｔ／ｔ（ただし、ｔは減衰指数関数の時定数である）と表示されている曲線に沿って正確に低下するわけではないので、実際に、図４に示されている２０ｍｍシリコン・キャリア・チャネルのインパルス応答はこのポイントを例証している。したがって、このようなシリコン・キャリア・リンクの正確な等化では、チャネル応答内のポストカーソルの残りを補償する役割を担うＩＩＲフィルタ２０４とは無関係に調整可能な第１のディスクリート・タップ（Ｈ１）を備えたＤＦＥ２００を使用することができる。
【００２７】
ＩＩＲフィルタ２０４を備えたＤＦＥ２００は、図２のシリコン・キャリア・リンクの例を含む、多くのチャネルを等化するために面積および電力効率の良い構造体であり、フルレートＤＦＥアーキテクチャはこの概念をより高いデータ転送速度に拡張するには適切ではない可能性がある。技術の限界に近いデータ転送速度（現代のＣＭＯＳ技術において毎秒１０ギガビットなど）では、ハーフレートＤＦＥアーキテクチャは、フルレート構造体より電力効率が良いことが判明している。フルレートで再生された信号はＩＩＲフィルタの入力を励起するためにまったく使用可能ではないので、ＩＩＲフィルタを備えたハーフレートＤＦＥを実装することは非常に難しいことである。
【００２８】
図７を参照すると、例示的な一実施形態によりハーフレートＤＦＥ３００が示されている。ハーフレートＤＦＥ３００は、当然、入力データを２つの並列データ・ストリーム３０２（具体的には、偶数データ・ビットＤＥと奇数データ・ビットＤＯ）に逆多重化する。ＩＳＩを正確に取り消すには、ＩＩＲフィルタ３０４のインパルス応答が、偶数データ・ビットまたは奇数データ・ビットだけではなく、完全なビット・シーケンスで畳み込まれることが要求されるので、ハーフレート・データ・ストリームの１つをＩＩＲフィルタ３０４に供給しても所望の応答は得られない。前述の通り、ＩＩＲフィルタ３０４の入力を励起するのに適した信号を入手することは、ハーフレート実装例を実用的なものにする際の難題である。ハーフレート・アーキテクチャ３００は、このような信号を入手するための電力および面積効率の良い手段を提供する。
【００２９】
ハーフレート・クロックＣＬＫによって励起された１対の意思決定スライサ（またはラッチ）３０６は、データ入力をサンプリングするために使用される。スライサ３０６は、ＣＬＫの逆相、たとえば、ＣＬＫおよび
【数１】
0005506825.tif 000002
で励起され、したがって、上部スライサ３０６は偶数データ・ビットＤＥを生成し、下部スライサ３０６は奇数データ・ビットＤＯを生成する。スライサ３０６の前にある加算器３１２は、ＤＦＥフィードバック信号を受信データ入力に加えるために使用される。第１のＤＦＥフィードバック・タップ（Ｈ１）は、従来のディスクリート・タイプであり、チャネル・インパルス応答の第１のポストカーソルと一致するように独立して調整することができる。ハーフレート・アーキテクチャでは、前のデータ・ビットは反対側のＤＦＥハーフによって判定され、したがって、偶数データ経路用のＨ１タップ（Ｈ１Ｅと示されている）は奇数データ・ビットからフィードバックされ、逆もまた同様である。チャネル・インパルス応答内のポストカーソルの残りによるＩＳＩは、ＩＩＲフィルタ３０４の出力であるＶＩＩＲによって補償される。
【００３０】
ＩＳＩを正確に取り消すには、ＩＩＲフィルタ３０４のインパルス応答がデータ入力の完全なビット・シーケンスで畳み込まれることが必要である。これを実施するには、セレクタがＣＬＫによって励起された２：１マルチプレクサ（ＭＵＸ）３１０を使用して、偶数データ・ビットと奇数データ・ビット（ＤＥとＤＯ）をインターリーブし、ＩＩＲフィルタ３０４の入力を励起するのに適したフルレート・データ（ＤＦＲ）を形成する。
【００３１】
図８のタイミング図では、入力データ・ビットが目の中心でサンプリングされるように、ＣＬＫの位相がクロックアンドデータ回復（ＣＤＲ）回路によって調整される。図８に示されている通り、ＤＥおよびＤＯビットの最初の到着に対してＤＦＲが１ＵＩ分だけ遅延するように、ＭＵＸのセレクタを励起するＣＬＫ信号の位相が選択される。この１ＵＩ分の遅延により、ＩＩＲフィルタ出力（ＶＩＩＲ）によって補償される最も早いポストカーソルが（従来のマルチタップＤＦＥにおけるＨ２タップに対応する）第２のポストカーソルになる。
【００３２】
唯一の回路オーバヘッド（当然のことながら、ＩＩＲフィルタ３０４自体を除いて）はフルレート・データを形成するために使用される２：１ＭＵＸ３１０であるので、図７の実施形態は、ハーフレートＤＦＥ構造体にＩＩＲフィルタ３０４を追加するための面積および電力効率の良い方法を表している。２：１ＭＵＸ３１０およびＩＩＲフィルタ３０４の機能が単一回路に結合された場合、このわずかなオーバヘッドさえ無視できるレベルまで削減することができる。
【００３３】
図９を参照すると、この概略図は、２：１ＭＵＸ４１０とＩＩＲフィルタ４０４が単一電流モード論理（ＣＭＬ）ステージ４００に結合されている回路実装例を示している。この回路４００は完全に差動回路であり、したがって、その差動出力振幅は２つのテール電流源４０６および４０８の差であるＩＤに比例する。同相モード電流（ＩＣＭ）および抵抗器ＲＣＭは、ＩＩＲフィルタ４０４から所望の同相モード出力レベルが得られるように設定される。ＩＤを使用して差動出力信号の大きさをスケーリングすることができ、（たとえば、スイッチ抵抗器およびスイッチ・キャパシタにより）抵抗ＲＤおよびキャパシタンスＣＤをチューニングすることによってＩＩＲフィルタ４０４のＲＣ時定数を調整することができる。この組み合わせＭＵＸ／ＩＩＲフィルタ回路４００では、フルレート・データを表す唯一の信号はＲＣ負荷に送出される正味電流であることに留意されたい。
【００３４】
図７のアーキテクチャにおける加算増幅器３１２および意思決定スライサ３０６は、従来の回路技法によって実装することができる。一例として、図１０は、これらの要素をどのようにＣＭＬ回路として実装できるかを示している。図１０に関しては、複数の差動対のトランジスタのドレイン（またはバイポーラ技術で実装する場合はコレクタ）同士を接続する（「点打ちする」）ことによって、信号加算が電流領域で実施される。データ入力（ＤＩＮ）およびＩＩＲフィルタの出力（ＶＩＩＲ）を受け入れる差動対は、電圧から電流へさらに直線的に変換するために抵抗器４５２によって抵抗変性される。抵抗変性（resistive degeneration）は、電流スイッチ４５４として使用される他の差動対では使用されない。データ入力（ＤＩＮおよびＤＩＮバー）は、インピーダンス成端のための電圧ＶＴＥＲＭに接続された抵抗器ＲＩＮを有する。ＤＦＥフィードバック信号Ｈ１によって切り替えられた差動対のテール電流は、ＩＳＩの第１のポストカーソルを補償するために必要なタップ重みを設定するように調整される。ＶＯＳによって切り替えられた差動対は、デバイス・ミスマッチによる静的オフセットを補償するためのＤＣ電流を提供する。加算された電流は、負荷抵抗器ＲＬ１によって電圧に変換される。加算器４５６の出力電圧（ＶＳおよびＶＳバー）は意思決定スライサ４５８によってサンプリングされ、このスライサはここでは標準的なＣＭＬラッチとして実現されている。
【００３５】
図１０に示されている通り、ＤＦＥ加算増幅器４５６および意思決定スライサ４５８をカスケードすることは従来の慣行であるが、相当な電力を放散しない場合、ＤＦＥのクリティカル・パス４６０にかなりの遅延を追加するという欠点を有する。信頼できる動作を達成するために、ＤＦＥのフィードバック信号は、次のデータ判定が行われる前にスライサ入力側に正確に確立される必要がある。図１０に点線で示されている通り、ＤＦＥのクリティカル・パス４６０はＨ１フィードバック・ループであり、その遅延は１ＵＩより小さくなければならない。加算増幅器４５６の出力におけるＲＣ時定数は、フィードバック信号の整定時間を劣化させることにより、このクリティカル・パス４６０に相当な遅延を追加する可能性がある。クリティカル・タイミング要件を満たすことができるようにＲＣ時定数を削減するために、負荷抵抗ＲＬ１を低い値まで削減しなければならない場合が多い。増幅器利得および電圧変動要件を満たすためには、動作電流を相応に増加して、電力損を高くすることにより、ＲＬ１の削減を達成しなければならない。データ・スライサ４５８の入力ステージは抵抗型負荷ＲＬ２を含む。
【００３６】
図１１を参照すると、この概略図は、一実施形態により結合スライサ加算器回路５００を示している。クリティカル・タイミング要件を満たす方法としてより電力効率の良いものは、スライサ５０２として作用するリセット可能な電流比較器ＰＭＯＳ負荷に加算器の出力電流を直接注入することによってＲＣ遅延を除去することである。ＣＬＫがハイである（そして、その反転信号（complement）がローである）場合、ＰＭＯＳリセット・トランジスタ５０６は出力ノードを正の電源電圧まで引き上げる。ＣＬＫがローになる（そして、その反転信号がハイになる）と、加算器の出力電流は、電圧を下げるためにこれらのノード上で寄生キャパシタを放電し始める。合計した差動電流の符号に応じて正または負の差動電圧が発生し始める。出力同相モードが十分な低さに低下すると、スライサ５０２内のクロスカップル型ＰＭＯＳトランジスタ５０７がオンになり、再生利得を提供し、それにより、（差動電圧の極性に応じて）２進の０または１をラッチする。加算機能とラッチ機能との間のＲＣ遅延を除去すると、ＤＦＥクリティカル・パスのタイミング制約を満たすことがより容易になり、したがって、より低い電力消費量で所望のデータ転送速度を達成することができる。これらの機能を単一回路ステージに結合すると、チップ面積も節約される。
【００３７】
図１１に示されている概略の詳細のいくつかはＤＦＥパフォーマンスを改善するものである。たとえば、ＤＩＮ入力信号を受け取り、ＣＬＫによって切り替えられるパスゲート・サンプルアンドホールド５０８は、線形トランスコンダクタ（linear transconductor）への入力を評価フェーズ中に一定に保持するために使用され、これは、小さい入力オーバドライブ・レベルで比較的長くなる可能性がある。このように入力信号を保持することにより、受信機の周波数依存損失が削減される。図１０のＣＭＬ加算増幅器のように、ＤＩＮおよびＶＩＩＲが電流に変換されるときの線形性を改善するために抵抗変性が使用される。
【００３８】
図１２を参照すると、ＩＩＲフィルタ６０４を備えたＤＦＥ６００のハーフレート・アーキテクチャでは、他の実施形態により結合加算器／スライサ回路５００を使用する。結合加算器／スライサ回路５００はリセット中に有効なデータ出力ビットを維持しないので、ＣＬＫの両方のフェーズ中にＤＥおよびＤＯを有効に保持するために加算器／スライサ回路５００の出力側にスレーブ・ラッチ６０２が配置されている。それに対応する加算器／スライサ回路５００がリセットしている間に各スレーブ・ラッチ６０２は不透明な（または閉じられた）状態になっており、それに対応する加算器／スライサ回路５００が評価しているときにそのラッチは透明な（または開いた）状態に切り替えられる。したがって、スレーブ・ラッチ６０２はＤＥおよびＤＯデータ出力にわずかな伝播遅延を追加するだけである。
【００３９】
図１１に示されている実施形態の諸態様はマルチタップＤＦＥならびにＩＩＲフィルタを備えたＤＦＥに適用可能であることを理解されたい。換言すれば、加算器とスライサを結合することは、ＤＦＥ内でＩＩＲフィルタを使用することとは無関係の有用性がある。たとえば、ＩＩＲフィルタ６０４の出力（ＶＩＩＲ）を受け取る差動対がＤＦＥフィードバック信号Ｈ２によって制御された差動電流スイッチ（およびＨ１について示されたものと同様のもの）によって置き換えられた場合、従来の２タップＤＦＥで使用するのに適した結合加算器／スライサ回路（５００）が得られるであろう。３つ以上のタップを備えたＤＦＥが所望である場合、より多くの差動対を電流加算器５０４に追加することによって、結合加算器／スライサ５００を変更することができるであろう。加算機能とラッチ機能との間のＲＣ遅延を除去すると、ＤＦＥのクリティカル・タイミング制約を満たすことがより容易になるので、結合加算器／スライサ回路５００の適用例を使用すると、電力および面積が有用に削減された従来のマルチタップＤＦＥを実現できるであろう。
【００４０】
多くの標準的なラッチ設計を使用すると、ＣＭＬおよび静的ＣＭＯＳタイプを含む、図１２に示されているスレーブ・ラッチ６０２を実装することができる。しかし、これらの標準タイプのラッチは、この適用例では不利点がある可能性がある。たとえば、ＣＭＬラッチは通常、使用可能な最高速タイプと見なされているが、その高い静的電力損は電力効率の良いＤＦＥという設計目標と一貫しておらず、その設計目標はＩＩＲフィルタを備えたＤＦＥを考慮する際のモチベーションの１つである。静的ＣＭＯＳラッチはより電力効率が良いが、その速度が低いためにクリティカル・パス遅延が増加する可能性があり、その結果、ＤＦＥの最大動作周波数が低下する。
【００４１】
図１３を参照すると、この概略図は、静的ＣＭＯＳラッチより高い速度および感度を達成する２つのカスケード式差動再生ステージ７０２および７０４を備えたラッチ構造体７００を示している。図１３に示されている実施形態の例では、第１のステージの入力トランジスタはＮＭＯＳデバイス７０６であり、第２のステージの入力トランジスタはＰＭＯＳデバイス７０８であるが、これらのデバイス・タイプは基本動作原理を変更せずに逆にすることができる。ラッチ７００が不透明な状態にあるときにＣＬＫはハイに保持され（そして、その反転信号はローに保持され）、その結果、ＰＭＯＳスイッチ７１０は第１のステージ７０２の出力を正の電源電圧にプレチャージする。第１のステージ７０２の出力が電源側にあるので、第２のステージ７０４のＰＭＯＳ入力装置７０８は遮断され、その結果、このステージは前のビット判定などの前の保管ビットを示すレベルにその出力を保持するだけになる。ＣＬＫがローになる（そして、その反転信号がハイになる）と、第１のステージ７０２はオンになり、負荷内のＰＭＯＳトランジスタ７１１のクロスカップリングにより入力信号を再生し始める。同時に、第１のステージの出力同相モードが低下し、それにより、第２のステージ７０４の入力トランジスタ７０８をオンにする。第１のステージ７０２の出力が十分高いレベルまで再生されると、ステージ７０４の論理状態が切り替えられる。このステージ７０４は（クロック信号をまったく受け取らない）その負荷内のクロスカップル型ＮＭＯＳトランジスタ７１２を有するので、その出力は追加の再生によって増幅される。再生が終了し、切り替えが完了すると、トランジスタによる伝導が停止し、その結果、このラッチは動的電力のみを放散し、静的電力はまったく放散しない。このため、このラッチはＣＭＬラッチよりかなり電力効率が良くなる。
【００４２】
一実施形態では、ラッチ７００は、加算器／スライサ（図１２の５００）などのコンポーネントから弱再生信号（weakly regenerating signal）を受け取るときに特に有用である。特に有用な一実施形態では、ラッチ７００の第１のステージ７０２は、弱再生入力信号が第１のステージ７０２によってさらに増幅されるように、前のコンポーネント（たとえば、加算器／スライサ５００）と同時に再生する。この恩恵は、加算器／スライサ５００と結合されたラッチ７００をシミュレートすることによって確認された。
【００４３】
このシミュレーションでは、その出力が弱再生のみになるように、加算器／スライサ５００への入力信号は非常に小さいものである。ラッチ７００への弱再生入力信号は第１のステージ７０２の再生によって増幅されるが、ＣＬＫがハイになる（そして、その反転信号がローになる）ときまでにレール間信号レベル（rail-to-rail signal level）まで完全に再生されるわけではない。余分な再生により、第２のステージ７０４の出力はさらに増幅され、レール間信号レベルに近づく。このような第２のステージのレール間出力信号は電源電圧の半分より高い同相モードで相互に交差し、それによりそれらはＮＭＯＳ差動電流スイッチ（図１０および図１１でＨ１タップを実現しているものなど）ならびに任意のＣＭＬまたはＣＭＯＳ論理回路を直接励起するのに適したものになる。
【００４４】
図１３に示されているダブル再生ラッチはＤＦＥ以外ならびにＩＩＲフィルタを備えたＤＦＥ以外のシステムに適用可能であることを理解されたい。図１に示されている通り、従来のマルチタップＤＦＥは多数のラッチを含み、これらのラッチの遅延はＤＦＥ内のすべてのクリティカル・タイミング・パスの一部である。他の電力効率の良いラッチ（静的ＣＭＯＳラッチなど）と比較してその速度および感度が優れているので、電力損を増加せずに動作周波数を高めるために、ダブル再生ラッチ７００を従来のＤＦＥアーキテクチャまたはその他の回路に取り入れることができる。さらに、再生ラッチ７００は、多くのデジタルおよび混成信号システムの基本的なビルディング・ブロックにすることができる。ラッチの速度および感度はシステム全体のパフォーマンスに大きい影響を及ぼす場合が多いので、これらのシステムの多くは、ダブル再生ラッチ７００の優れた機能特性による恩恵を受けるであろう。
【００４５】
ＩＩＲフィルタを備えたハーフレートＤＦＥの機能性を実証し、そのパフォーマンスを評価するために、テスト・チップを設計し、６５ｎｍバルクＣＭＯＳ技術で製作した。図１１の結合加算器／スライサ５００を使用したので、この設計のために選択された特定のＤＦＥアーキテクチャは図１２に示されているものである。図９に示されている通り、２：１ＭＵＸおよびＩＩＲフィルタを単一ステージ４００に結合し、図１３のダブル再生ラッチ７００としてスレーブ・ラッチを実装した。高品質のプリント回路基板（ＰＣＢ）上の３０”、４０”、および５０”トレースによりデータを送信することにより、ＩＩＲフィルタを備えたＤＦＥの等化機能をテストしたが、これはシリコン・キャリア・リンクで予想されるものと同様の滑らかな周波数ロールオフ特性を有する。これらのチャネルの周波数応答（Ｓ２１データ）は図１４に示されている。同図の右半分のバスタブ曲線は、ＤＦＥが毎秒１０ギガビットでＰＲＢＳ７データを等化するときのクロック・サンプリング位置の関数として測定ＢＥＲをグラフ化したものである。５０”トレースの場合、ＩＩＲフィルタを備えたＤＦＥは、ＢＥＲ＝１０−９のときに４５％の水平アイ開口部（horizontal eye opening）を生成し、目の中心で誤りのない動作が行われたが、わずか６．８ｍＷの電力を消費した。比較のために、ＩＩＲフィルタを備えたＤＦＥと同じベース・コンポーネントおよび電力消費量レベルを使用して、従来の２タップＤＦＥを実装した。表１は、ＰＲＢＳ７およびＰＲＢＳ３１の両方のデータ・パターンについて毎秒１０ギガビットのデータ転送速度で、ＩＩＲフィルタを備えたＤＦＥの測定水平アイ開口部と、従来の２タップＤＦＥのものとを比較している。すべてのテスト・チャネルについて、ＩＩＲフィルタを備えたＤＦＥは２タップＤＦＥより性能が優れており、本発明の原理の有効性を強調していた。
【表１】
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【００４６】
ハーフレート・アーキテクチャの代わりにクォータレートを使用することなど、開示された諸実施形態のその他の直接的な変更例および変形例は当業者に理解されるであろう。このような変更例および変形例は本発明の原理の精神および範囲を逸脱するものではない。
【００４７】
面積および電力消費量が削減されたＤＦＥのための回路および方法の好ましい諸実施形態（例示的なものであって、限定するものではない）について説明してきたが、当業者であれば上記の教示を考慮して変更および変形を行うことができることは留意すべきである。したがって、開示された特定の諸実施形態において、特許請求の範囲に概略を述べた本発明の範囲および思想の内である変更を行うことができることを理解されたい。特許法で要求されている詳細さおよび特殊性により本発明の諸態様についてこのように説明してきたが、特許証で保護されることが請求され要望されているものは特許請求の範囲に明記されている。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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