(57)【特許請求の範囲】
【請求項１】
第１導電型炭化珪素の基板上に、炭化珪素の第１導電型の第１の半導体層と該第１の半導体層よりも薄い炭化珪素であって、主面がＳｉ面から１０度以内に傾いた面である第２導電型の第２の半導体層とをこの順にエピタキシャル成長で形成する工程と、
前記第２の半導体層上に、パターン化されたマスク層を形成する工程と、
前記マスク層をマスクとして、前記第２の半導体層に、前記第２の半導体層の前記主面に対して垂直に不活性元素イオンを注入してからパイロジェニック酸化処理を行い、前記マスクで覆われていない領域の前記第２の半導体層を酸化膜に置き換える工程と、
前記マスク層の内周側の前記第２の半導体層が酸化された領域をエッチングし、前記第１の半導体層上と、前記基板の前記第１の半導体層が形成された反対側とに金属層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記マスク層の外周側の前記酸化膜をパッシベーション膜とすることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記マスク層は、酸化珪素膜で構成されていることを特徴とする請求項１乃至２のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、炭化珪素で構成された半導体装置の製造方法に関する。
【背景技術】
【０００２】
次世代の半導体材料として、炭化珪素（ＳｉＣ）が期待されている。ＳｉＣで構成された半導体素子は、これまでのシリコン（Ｓｉ）で構成された場合と比較して、オン状態における素子の抵抗（オン抵抗）が数百分の一に低減でき、２００℃以上の高温環境下で使用可能であるなどの特徴を有する。これは材料そのものの優位性、つまりＳｉＣはバンドギャップが４Ｈ−ＳｉＣで３．２５ｅＶとＳｉの１．１２ｅＶに対して３倍程度大きく、電界強度がＳｉより１桁近く大きい２〜４ｍＶ／ｃｍという特徴に起因している。そして、現在までにＳｉＣを用いた、例えば、ダイオードなどの整流デバイス、トランジスタ、サイリスタなどのスイッチングデバイスなどの様々なデバイスが試作されている。特に、ショットキーバリアダイオード（Schottky Barrier Diode）は、ユニポーラデバイスであることからスイッチング時の逆回復時間が短く、高速スイッチングを行うことができる。このため、ＳｉＣを用いたショットキーバリアダイオードを、Ｓｉを用いた高速ｐｎダイオードと置き換える検討がなされている。さらに、ＳｉＣで構成されたショットキーバリアダイオードは、Ｓｉのショットキーバリアダイオードと異なり、１ｋＶを超える高耐圧で使用するために、フローティングガードリング（Floating Guard Ring）などの耐圧構造を備えている。フローティングガードリングをＳｉＣの半導体素子に形成するためには、Ｓｉと比較して不純物の拡散速度が遅いため、イオン注入を行って、１５００℃以上の高温アニール処理を行う方法が用いられている。
【０００３】
しかし、注入したイオンを活性化させるための、１５００℃以上の高温アニール処理によって、ＳｉＣ表面からＳｉが蒸発し、表面荒れが生じる。この表面荒れとともに、イオン注入時に形成された欠陥がショットキーバリアダイオードのリーク電流を増加させ、製造歩留まりの低下を招いてきた。
【０００４】
そこで、ｐ型の不純物濃度を有するエピタキシャル膜を形成し、そのエピタキシャル膜をエッチングして、フローティングガードリングを形成する方法が提案されている（例えば、特許文献１参照）。
【特許文献１】特表２００５−５１８６７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、上記特許文献１のように、ｐ型の不純物濃度を有するエピタキシャル膜をエッチングして、フローティングガードリングを形成する方法では、エッチングによって、エピタキシャル膜に損傷を与え、損傷によって欠陥が形成されてしまう。さらに、マスク材の飛散などによりＳｉＣ表面が汚染されてしまう。このような損傷、欠陥および表面汚染はショットキーバリアダイオードの製造歩留まりを低下させるという課題があった。
【０００６】
本発明はこのような点に鑑みてなされたものであり、製造歩留まりが向上した半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、以下のような半導体装置の製造方法が提供される。
この半導体装置の製造方法は、第１導電型炭化珪素の基板上に、炭化珪素の第１導電型の第１の半導体層と該第１の半導体層よりも薄い炭化珪素であって、主面がＳｉ面から１０度以内に傾いた面である第２導電型の第２の半導体層とをこの順にエピタキシャル成長で形成する工程と、前記第２の半導体層上に、パターン化されたマスク層を形成する工程と、前記マスク層をマスクとして、前記第２の半導体層に、前記第２の半導体層の前記主面に対して垂直に不活性元素イオンを注入してからパイロジェニック酸化処理を行い、前記マスクで覆われていない領域の前記第２の半導体層を酸化膜に置き換える工程と、前記マスク層の内周側の前記第２の半導体層が酸化された領域をエッチングし、前記第１の半導体層上と、前記基板の前記第１の半導体層が形成された反対側とに金属層を形成する工程と、を有する。
【０００８】
このような半導体装置の製造方法によれば、第１導電型炭化珪素の基板上に、炭化珪素の第１導電型の第１の半導体層と該第１の半導体層よりも薄い炭化珪素であって、主面がＳｉ面から１０度以内に傾いた面である第２導電型の第２の半導体層とがこの順にエピタキシャル成長で形成され、第２の半導体層上に、パターン化されたマスク層が形成され、マスク層をマスクとして、第２の半導体層に、第２の半導体層の主面に対して垂直に不活性元素イオンが注入されてからパイロジェニック酸化処理が行われ、マスクで覆われていない領域の第２の半導体層が酸化膜に置き換えられ、マスク層の内周側の第２の半導体層が酸化された領域がエッチングされ、第１の半導体層上と、基板の第１の半導体層が形成された反対側とに金属層が形成されるようになる。
【発明の効果】
【０００９】
上記半導体装置の製造方法では、フローティングガードリングを形成する際の、損傷、欠陥および表面汚染を低減し、製造歩留まりが向上した半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態として、実施の形態の概要を、その後に概要を踏まえた実施の形態について、図面を参照しながら説明する。ただし、本発明の技術的範囲はこれらの実施の形態に限定されるものではない。また、以下の図面の記載において、同一または類似の部分は同一または類似の符合を付している。
【００１１】
まず、本実施の形態の概要について説明する。
図１は、実施の形態の概要を説明する概念図である。なお、図１は、半導体装置の各製造プロセスの要部断面を模式的に示している。
【００１２】
まず、図１（Ａ）を参照しながら説明する。ｎ導電型の基板１１を用意する。そして、基板１１上に、ｎ型およびｐ型の半導体層１２，１３ａをそれぞれ順に積層する。以上により図１（Ａ）に示す構成が得られる。
【００１３】
次いで、図１（Ｂ）に示すように、ｐ型の半導体層１３ａ上に、絶縁物層を形成して、パターン化し、マスク層１４を形成する。
次いで、図１（Ｃ）を参照しながら説明する。マスク層１４の形成後、酸化処理を行う。すると、半導体層１３ａのマスク層１４で覆った領域以外が酸化される。そして、マスク層１４の下部はｐ型の半導体層１３ａのままであるので、ｐ型のフローティングガードリング１３が形成される。また、酸化処理とともに、パッシベーション膜１６をフローティングガードリング１３の周囲に形成するようにしてもよい。なお、図１（Ｃ）では、パッシベーション膜１６を形成した場合について示している。以上により図１（Ｃ）に示す構成が得られる。
【００１４】
最後に、図１（Ｄ）を参照しながら説明する。基板１１の裏面側に金属層を形成する。そして、金属層の形成後、金属層に熱処理を行って、接触抵抗を下げて、金属層１５ｂを形成する。さらにパッシベーション膜１６にコンタクトホールを形成し、金属層１５ａを形成する。以上により、図１（Ｄ）に示すようなフローティングガードリング１３を備えた半導体装置１０が形成される。
【００１５】
このように、ｐ型の半導体層１３ａにマスク層１４を形成し、マスク層１４で覆った領域以外を酸化することで、マスク層１４で覆われた領域にフローティングガードリング１３を形成することができた。したがって、フローティングガードリング１３の形成のためにイオン注入を行わないので、半導体層１３ａおよび半導体層１２などに不要な欠陥が導入されない。また、フローティングガードリング１３の形成のために、ＳｉＣのエッチングなどを行わないため、半導体層１３ａや半導体層１２に損傷を与えることがなく、さらに、マスク層１４の飛散などにより半導体層１３ａおよび半導体層１２などが汚染されることがない。このため、製造歩留まりが向上し、信頼性が高まった半導体装置が提供される。
【００１６】
なお、本実施の形態の概要では、基板１１、半導体層１２および半導体層１３ａは、ｎ型、ｎ型およびｐ型のＳｉＣであるとしたが、基板１１、半導体層１２および半導体層１３ａは、それぞれｐ型、ｐ型およびｎ型のＳｉＣであってもよい。
【００１７】
次に、実施の形態について説明する。
＜第１の実施の形態＞
第１の実施の形態では、上記概要を踏まえ、ＳｉＣで構成され、さらに、半導体層の主面がＣ面である半導体装置の製造方法について図面を参照しながら説明する。２種類の元素（Ｓｉ、Ｃ）からなる化合物半導体においては、表面と裏面とで、原子配列の違いが生じるため、同様の条件下において酸化を行っても、酸化速度が大幅に変わってしまう。例えば、通常Ｓｉ面と呼ばれる（０００１）面と、通常Ｃ面と呼ばれる（０００−１）面とでは、酸化速度はＣ面の方が一桁近く速いことが知られている。
【００１８】
図２は、第１の実施の形態における半導体装置の要部断面模式図である。
半導体装置１００は、ショットキーバリアダイオードであって、具体的には以下に示す構成をなしている。ｎ型のＳｉＣ基板１０１、ｎ型のエピタキシャル層１０２が順に積層されている。エピタキシャル層１０２上にはフローティングガードリング１０３、窒化シリコン（ＳｉＮ）によって構成されるマスク層１０４が形成されて、これらの周辺がパッシベーション膜１０６で覆われている。さらに、フローティングガードリング１０３の内周側のコンタクト領域および基板１０１の裏面にコンタクト電極１０５ａ，１０５ｂがそれぞれ形成されている。なお、基板１０１、エピタキシャル層１０２およびフローティングガードリング１０３はＳｉＣにより構成されている。
【００１９】
以下に、半導体装置１００の作成方法について図面を用いて説明する。
まず、基板を形成する。
図３は、第１の実施の形態における半導体装置の基板の形成工程を説明する要部断面模式図である。
【００２０】
ｎ型のＳｉＣ基板１０１を用意する。ＳｉＣ基板１０１は、４Ｈ型であって、基板表面はＣ面に対して、＜１１−２０＞方向に８°ほど傾いている。この面は厳密にＣ面ではないが、酸化速度はＣ面とほぼ同様である。また、ＳｉＣ基板１０１の厚さは、２００μｍ程度、例えば、５．０×１０18／ｃｍ3程度の窒素（Ｎ）がドーピングされている。
【００２１】
このようなＳｉＣ基板１０１上に、エピタキシャル成長装置によって、エピタキシャル層１０２を成長させる。エピタキシャル層１０２は、ｎ型であって、厚さは１０．０μｍ程度であって、ＳｉＣ基板１０１と同様にＮのドーピング濃度は１．０×１０16／ｃｍ3程度である。
【００２２】
さらに、エピタキシャル層１０２上に、エピタキシャル成長装置によって、エピタキシャル層１０３ａを成長させる。エピタキシャル層１０３ａは、ｐ型であって、厚さは０．５μｍ程度、例えば、２．０×１０17／ｃｍ3程度のアルミニウム（Ａｌ）がドーピングされている。以上によって、図３に示す構成が得られる。
【００２３】
次いで、エピタキシャル層の上にマスク層を形成する。
図４は、第１の実施の形態における半導体装置のマスク層の形成工程を説明する要部断面模式図である。
【００２４】
エピタキシャル層１０３ａ上に、ＳｉＮ膜を成膜する。成膜には、熱ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法によって、ＳｉＮ膜を、例えば、９０ｎｍ程度成膜する。さらに、成膜したＳｉＮ膜をパターニングすることによって、マスク層１０４が形成される。以上によって、図４に示す構成が得られる。
【００２５】
次いで、フローティングガードリングおよびパッシベーション膜の形成を行う。
図５は、第１の実施の形態における半導体装置のフローティングガードリングおよびパッシベーション膜の形成工程を説明する要部断面模式図である。
【００２６】
マスク層１０４の形成後、１２００℃程度の温度で、水素と酸素とを流しながら、パイロジェニック酸化を４．５時間程度行うとともに、パッシベーション膜を形成した。マスク層１０４によって覆われたエピタキシャル層１０３ａはｐ型のＳｉＣのままであるのでｐ型のフローティングガードリング１０３が形成される。そして、マスク層１０４によって覆われた領域以外のエピタキシャル層１０３ａが酸化されて、酸化珪素（ＳｉＯ2）膜が構成される。ＳｉＯ2膜は、その後のパッシベーション膜１０６ａとして用いることができる。ここで素子評価用のＴＥＧ（Test Element Group）パターンを形成し、ｐ型のエピタキシャル層１０３ａが層分離（マスク層１０４によって覆われた領域以外のエピタキシャル層１０３ａが酸化されて、ＳｉＯ2膜に置き換わっていること）できていることを確認した。なお、作成している半導体装置１００は、実際にはＳｉＣ基板１０１上に複数形成されている。
【００２７】
そして、ＳｉＣ基板１０１の裏面に、例えば、厚さが０．０５μｍ程度のニッケル（Ｎｉ）を成膜し、温度が１０００℃程度のアルゴン（Ａｒ）雰囲気中で１分間程度アニールを行って、オーミックコンタクト電極１１５ｂを形成した。以上によって、図５に示す構成が得られる。
【００２８】
次いで、ショットキーコンタクト電極を形成する。
図６は、第１の実施の形態における半導体装置のコンタクト領域の形成工程を説明する要部断面模式図である。
【００２９】
パッシベーション膜１０６ａの形成後、ｐ型のフローティングガードリング１０３の内周側にパッシベーション膜１０６ａにコンタクトホール１０６ｂを、例えば、ＲＩＥ（Reactive Ion Etching）によって形成する。以上により、図６に示す構成が得られる。
【００３０】
最後に、ショットキーコンタクト電極を形成する。
図２に示したように、コンタクトホール１０６ｂに、Ｎｉにより金属層を形成して、ショットキーコンタクト電極１０５ａを形成する。以上の製造工程によって、半導体装置１００が形成される。
【００３１】
なお、第１の実施の形態によって製造した半導体装置１００と、フローティングガードリングの形成にイオン注入および活性化アニールを行って製造した半導体装置との製造歩留まりを比較した。その結果、第１の実施の形態によって製造した半導体装置１００が、約３０％製造歩留まりが高かった。また、同様に、製造コストについて比較すると、第１の実施の形態によって製造した半導体装置１００の方が約５０％製造コストが低かった。
【００３２】
このように、エピタキシャル層１０３ａにマスク層１０４を形成し、酸化することで、エピタキシャル層１０３ａの覆われた領域にフローティングガードリング１０３を形成することができた。したがって、第１の実施の形態では、フローティングガードリング１０３の形成のためにイオン注入を行わないために、エピタキシャル層１０３ａおよびエピタキシャル層１０２などに不要な欠陥が導入されない。また、フローティングガードリング１０３の形成のためにＳｉＣのエッチングなどを行わないため、エピタキシャル層１０３ａやエピタキシャル層１０２に損傷を与えず、さらに、マスク層１０４の構成材料の飛散などによりエピタキシャル層１０３ａおよびエピタキシャル層１０２などが汚染されることがない。このため、製造歩留まりが向上し、信頼性が高まった半導体装置１００が提供される。
【００３３】
＜第２の実施の形態＞
第１の実施の形態では、ＳｉＣで構成され、半導体層の主面が酸化速度の速いＣ面であった場合を例に挙げて説明した。一方、第２の実施の形態では、半導体層の主面が酸化速度の遅いＳｉ面である場合を例に挙げて、図面を参照しながら説明する。なお、第２の実施の形態で用いた図面を利用する。その場合は、図面の説明は省略する。
【００３４】
まず、図３に示したように、ｎ型のＳｉＣ基板１０１、ｎ型のエピタキシャル層１０２およびｐ型のエピタキシャル層１０３ａを形成する。なお、各構成については、第１の実施の形態で説明した通りである。ただしＳｉＣ基板１０１は、４Ｈ型であって、基板表面はＳｉ面に対して、＜１１−２０＞方向に８°ほど傾いている。この面は厳密にＳｉ面ではないが、酸化速度はＳｉ面とほぼ同様である。
【００３５】
次いで、エピタキシャル層の上にマスク層を形成する。
図７は、第２の実施の形態における半導体装置のマスク層の形成工程の要部断面模式図である。
【００３６】
エピタキシャル層１０３ａ上に、ＳｉＯ2膜を成膜する。成膜には、ＰＥ（Plasma Enhanced）ＣＶＤ法によって、ＳｉＯ2膜を、例えば、１００ｎｍ程度成膜する。そして、成膜したＳｉＯ2膜をパターニングすることによって、マスク層１０４が形成される。さらに、第２の実施の形態では、マスク層１０４をマスクとして、Ａｒイオンをエピタキシャル層１０３ａの０．６μｍ程度の深さに達し、濃度が１．０×１０19／ｃｍ3程度になるまで注入する。イオンを注入することによって、マスク層１０４で覆われた領域以外のエピタキシャル層１０３ａの結晶性が崩れ、酸化速度が速くなる。なお、注入するイオンは不活性元素であればよく、Ａｒイオンの代わりに、例えば、ネオン（Ｎｅ）イオン、Ｋｒ（クリプトン）イオン、キセノン（Ｘｅ）イオンまたはラドン（Ｒｎ）イオンのいずれかであればよい。以上によって、図７に示す構成が得られる。
【００３７】
次いで、フローティングガードリングおよびパッシベーション膜の形成を行う。
図５に示したように、イオンの注入後、温度が１２００℃程度で、水素と酸素とを流しながら、パイロジェニック酸化を４．５時間程度行うとともに、パッシベーション膜１０６ａを形成した。既述の通り、マスク層１０４によって覆われた領域以外のエピタキシャル層１０３ａが酸化されて、ＳｉＯ2膜から構成されるパッシベーション膜１０６ａとなった。そして、マスク層１０４に覆われたエピタキシャル層１０３ａからフローティングガードリング１０３が形成される。なお、ＴＥＧパターンを用いて、このようなパイロジェニック酸化により、ｐ型のエピタキシャル層１０３ａが層分離できていることが確認された。
【００３８】
そして、ＳｉＣ基板１０１の裏面に、例えば、厚さが０．０５μｍ程度のＮｉを成膜し、温度が１０００℃程度のアルゴン（Ａｒ）雰囲気中で１分間程度アニールを行って、オーミックコンタクト電極１１５ｂを形成した。以上によって、図５に示す構成が得られる。
【００３９】
次いで、コンタクト領域を形成する。
図６に示したように、パッシベーション膜１０６ａの形成後、コンタクト領域となるコンタクトホール１０６ｂをフローティングガードリング１０３の内周側のパッシベーション膜１０６ａに形成する。以上により、図６に示す構成が得られる。
【００４０】
最後に、ショットキーコンタクト電極を形成する。
図２に示したように、コンタクトホール１０６ｂに、Ｎｉにより金属層を形成して、ショットキーコンタクト電極１０５ａを形成する。以上の製造工程によって、半導体装置１００が形成される。
【００４１】
なお、第２の実施の形態によって製造した半導体装置１００と、フローティングガードリングの形成にイオン注入および活性化アニールを行って製造した半導体装置との製造歩留まりも比較した。その結果、第２の実施の形態によって製造した半導体装置１００が、約３０％製造歩留まりが高かった。また、同様に、製造コストについて比較すると、第２の実施の形態によって製造した半導体装置１００の方が約３０％製造コストが低かった。
【００４２】
このように、ｐ型のエピタキシャル層１０３ａにマスク層１０４を形成し、酸化することで、エピタキシャル層１０３ａがマスク層１０４で覆われた領域にフローティングガードリング１０３を形成することができた。したがって、第１の実施の形態では、フローティングガードリング１０３の形成のためにイオン注入を行わないために、エピタキシャル層１０３ａおよびエピタキシャル層１０２などに不要な欠陥が導入されない。また、フローティングガードリング１０３の形成のためにエッチングなどを行わないため、エピタキシャル層１０３ａやエピタキシャル層１０２に損傷を与えず、さらに、マスク層１０４の構成材料の飛散などによりエピタキシャル層１０３ａおよびエピタキシャル層１０２などが汚染されることがない。このため、製造歩留まりが向上し、信頼性が高まった半導体装置１００が提供される。なお、第２の実施の形態では、エピタキシャル層１０３ａにイオン注入を行っているが、イオン注入を行った領域はその後のパイロジェニック酸化工程でＳｉＯ2膜に変えられるので欠陥の問題がない。
【００４３】
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。
【図面の簡単な説明】
【００４４】
【図１】実施の形態の概要を説明する概念図である。
【図２】第１の実施の形態における半導体装置の要部断面模式図である。
【図３】第１の実施の形態における半導体装置の基板の形成工程を説明する要部断面模式図である。
【図４】第１の実施の形態における半導体装置のマスク層の形成工程を説明する要部断面模式図である。
【図５】第１の実施の形態における半導体装置のフローティングガードリングおよびパッシベーション膜の形成工程を説明する要部断面模式図である。
【図６】第１の実施の形態における半導体装置のコンタクト領域の形成工程を説明する要部断面模式図である。
【図７】第２の実施の形態における半導体装置のマスク層の形成工程の要部断面模式図である。
【符号の説明】
【００４５】
１０  半導体装置
１１  基板
１２，１３ａ  半導体層
１３  フローティングガードリング
１４  マスク層
１５ａ，１５ｂ  金属層
１６  パッシベーション膜
【図１】
0005638739.tif 000002
【図２】
0005638739.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0005638739.tif 000008