(57)【特許請求の範囲】
【請求項１】
トンネル電界効果トランジスタであって、
高ドープのドレイン領域と、
長手方向を有しドレイン領域に接触する低ドープまたはアンドープのチャネル領域と、
ソース−チャネル界面でチャネル領域と接触する高ドープのソース領域と、
長手方向に沿ってソース領域とチャネル領域の少なくとも一部を覆うゲート誘電体およびゲート電極であって、ゲート電極はゲート誘電体の上に位置しゲート電極を越えて延びない、ゲート誘電体およびゲート電極と、を含み、
実効ゲート誘電体膜厚は、少なくとも一部はゲート誘電体の物理的膜厚の違いにより、ソース−チャネル界面において、ソース−チャネル界面から所定の距離のチャネル領域の上より小さいトンネル電界効果トランジスタ。
【請求項２】
長手方向に沿ったゲート誘電体の物理的膜厚は、ソース−チャネル界面からの距離が大きくなるほど増加する請求項１に記載のトンネル電界効果トランジスタ。
【請求項３】
チャネル領域に沿った実効ゲート誘電体膜厚の増加は段差を有するものである請求項１に記載のトンネル電界効果トランジスタ。
【請求項４】
チャネル領域に沿った実効ゲート誘電体膜厚の増加は所定の傾きを有するものである請求項１に記載のトンネル電界効果トランジスタ。
【請求項５】
チャネル領域に沿った実効ゲート誘電体膜厚の増加は段差を有するものと所定の傾きを有するものの双方の組み合わせである請求項１に記載のトンネル電界効果トランジスタ。
【請求項６】
実効ゲート誘電体膜厚の増加は、それぞれが異なる誘電率を有し、交互に重ねられた少なくとも２つのゲート誘電体材料を形成することにより達成され、ゲート誘電体材料の少なくとも１つはチャネル領域に沿って変化する膜厚を有する請求項１に記載のトンネル電界効果トランジスタ。
【請求項７】
チャネル領域に沿った実効ゲート誘電体膜厚の増加は、チャネル領域の物理的膜厚の変化との組み合わせで達成される請求項１に記載のトンネル電界効果トランジスタ。
【請求項８】
チャネル領域に沿った実効ゲート誘電体膜厚の増加は、ゲート誘電体の物理的な膜厚を低減すると共に、ゲート誘電率を低減することにより達成される請求項１に記載のトンネル電界効果トランジスタ。
【請求項９】
実効ゲート誘電体膜厚の増加は、第１長さ上で一定の第１膜厚を有する第１部分と、第２長さ上で一定の第２膜厚を有する第２部分とを有し、第２膜厚が第１膜厚より大きいゲート誘電体により達成される請求項１に記載のトンネル電界効果トランジスタ。
【請求項１０】
第１部分は、ソース−チャネル界面を越えて、０ｎｍから２０ｎｍまでの長さを覆う請求項９に記載のトンネル電界効果トランジスタ。
【請求項１１】
第２膜厚は、０．０５ｎｍから５０ｎｍまで、第１膜厚より大きい請求項１０に記載のトンネル電界効果トランジスタ。
【請求項１２】
トンネル電界効果トランジスタは、セグメント化されたナノ構造トンネル電界効果トランジスタであり、トンネル電界効果トランジスタの異なるセグメントは、トンネル電界効果トランジスタのソース領域、チャネル領域、およびドレイン領域を含む請求項１に記載のトンネル電界効果トランジスタ。
【請求項１３】
ゲート誘電体は、二酸化シリコン、酸窒化シリコンを含むシリコン系酸化物のｈｉｇｈ−ｋ誘電体材料、および／またはｌｏｗ−ｋ誘電体材料から選択される請求項１に記載のトンネル電界効果トランジスタ。
【請求項１４】
更に、ソースコンタクトとドレインコンタクトを含む請求項１に記載のトンネル電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスおよびナノテクノロジの分野に関する。
【０００２】
特に、本発明は、ナノ構造半導体デバイスに関し、更に、改良された閾値下の振れ値（subthreshold-swing values）のような、改良されたデバイス特性を有するトンネル電界効果トランジスタに関する。
【背景技術】
【０００３】
マイクロエレクトロニクスデバイスは、一般に集積回路のように、半導体基板上に形成される。相補型金属酸化物半導体（ＣＭＯＳ）電界効果トランジスタは、集積回路のコア要素の１つである。ＣＭＯＳトランジスタの寸法や動作電圧は、連続して低減または小型化され、集積回路のより高い性能とパッケージ密度が得られた。
【０００４】
ＣＭＯＳトランジスタを小型化するための問題の１つは、電力消費が増加し続けることである。これは、一部はリークが増加するためであり（即ち、短チャネル効果のためであり）、一部は供給電圧の低減が難しいためである。後者は、主に、閾値下の振れが最小で約６０ｍＶ／ｄｅｃａｄｅに限定され、オンからオフへトランジスタをスイッチングするのに所定の電圧バラツキと、それゆえに最小供給電圧が必要であるという事実による。
【０００５】
将来の技術ノードでＭＯＳＦＥＴを置き換える潜在的な候補は、トンネル電界効果トランジスタ（ＴＦＥＴ）である。なぜならば、ＴＦＥＴは閾値下の振れに対して制限がなく、それゆえに１Ｖより十分に低い供給電圧での動作を約束する。しかしながら、すべてのＴＦＥＴが６０ｍＶ／ｄｅｃの制限を打ち破るわけではない。特にＴＦＥＴソース材料のバンドギャップが小さくなり、ゲート誘電体が薄くなれば、デバイスはより６０ｍＶ／ｄｅｃの制限を破るようになる（A.S. Verhulst et al., "Boosting the on-current of a n-channel nanowire tunnel field-effect transistor by source material optimization", J.Appl.Phys.104, 064514 (2008)）。例えば全てのシリコンＴＦＥＴは、約２００ｍＶ／ｄｅｃの平均の閾値下の振れを有する。
【０００６】
ＴＦＥＴの閾値下の振れを改良するために、ＴＦＥＴの材料をより小さなバンドギャップの材料に変更するような提案が文献で行われた。しかしながら、もしこの材料がチャネルの一部を形成するのであれば、更なる技術の開発、広く用いられるＳｉ技術との互換性の発見、およびゲート誘電体材料の発見が必要であるため、これは技術的な挑戦である。
【０００７】
他の文献で提案された解決は、ゲート誘電体の膜厚を更に減らすことであるが、これ、、更に、ゲートリーク電流を低いままにするための、より高いｋのゲート誘電体材料を探す必要がある技術的な挑戦である。
【０００８】
結論として、ＴＦＥＴ材料の変更や、更なるゲート誘電体膜厚の低減を行うことなく、ＴＦＥＴの閾値下の振れを改良するためには、未だに問題が有る。
【発明の目的】
【０００９】
本発明の具体例の目的は、ＴＦＥＴの閾値下の振れが改良されて、ＴＦＥＴ材料の変更やゲート誘電体膜厚の低減を伴わずに供給電圧が更に低減されたトンネル電界効果トランジスタ（ＴＦＥＴ）を達成する方法を提供することである。
【発明の概要】
【００１０】
本発明の具体例では、トンネル電界効果トランジスタ（ＴＦＥＴ）が開示され、これにより、ＴＦＥＴ材料の変更や更なるゲート誘電体膜厚の低減を伴わずに、ＴＦＥＴの閾値下の振れを改良する。
【００１１】
本発明は、チャネルに沿って実効ゲート誘電体膜厚ｔｇｄ，ｅｆｆが変化するＴＦＥＴを作製することにより、ＴＦＥＴ中での非常に高い閾値下の値の問題を解決する。ここで、ｔｇｄ，ｅｆｆは以下の式（１）により定義される。
【００１２】
0005442573.tif 000002
【００１３】
（εｇｄは、ゲート誘電体の誘電率である。）特に、実効ゲート誘電体膜厚は、ソース−チャネル界面で小さく、ソース−チャネル界面までの距離が増加するに従って増加する。
【００１４】
本発明の具体例では、チャネルに沿った実効ゲート誘電体膜厚ｔｇｄ，ｅｆｆの増加が急激、なだらか、または急激となだらかの双方の組み合わせである。
【００１５】
第１の形態では、本発明は、トンネル電界効果トランジスタ（ＴＦＥＴ）を提供し、このＴＦＥＴは少なくとも以下の部分（領域）：
チャネル半導体材料から形成され、ドレイン領域と接した、アンドープまで低ドープされたチャネル領域であって、長手方向を有するチャネル領域、
ソース半導体材料から形成され、チャネル領域と接した、高ドープされたソース領域であって、ソース領域とチャネル領域との間のコンタクトはソース−チャネル界面を形成するソース領域、
長手方向に沿って、少なくともソース領域とチャネル領域の一部を覆うゲート誘電体およびゲート電極であって、ゲート電極はゲート誘電体の上に配置され、ゲート誘電体を越えて延びないゲート誘電体およびゲート電極、を含み、
実効ゲート誘電体膜厚ｔｇｄ，ｅｆｆは、ソース−チャネル界面において、ソース−チャネル界面から距離を隔てたチャネルの上より小さく、実効ゲート誘電体膜厚ｔｇｄ，ｅｆｆの増加は、少なくともゲート誘電体の実効ゲート誘電体の物理的膜厚ｔｇｄを変える手段により得られる。
【００１６】
具体例では、チャネルに沿った実効ゲート誘電体膜厚ｔｇｄ，ｅｆｆの増加は、少なくともゲート誘電体膜厚の物理的変化の結果として達成される。物理的なゲート誘電体膜厚は、ソース−チャネル界面への距離が増加するのに従って、急激、なだらか、または急激となだらかの組み合わせの方法で増加する。
【００１７】
更に、実効ゲート誘電体膜厚の増加は、ゲート誘電体の誘電率εｇｄを変えることによっても、例えば、ゲート誘電体の膜厚ｔｇｄの変更と組み合わせてハフニウム酸化物からシリコン酸化物に代えることによっても、達成できる。よって、チャネルに沿った実効ゲート誘電体膜厚ｔｇｄ，ｅｆｆの増加は、ゲート誘電体の誘電率εｇｄを変えることにより達成され、これにより、異なる誘電率εｇｄを有する２つのゲート誘電体材料が提供され、ゲート誘電体材料の少なくとも１つはチャネルに沿って変化する膜厚を有する。
【００１８】
具体例では、チャネルに沿った実効ゲート誘電体膜厚ｔｇｄ，ｅｆｆの増加は、物理的なチャネル膜厚と組み合わせて、またはチャネル膜厚に影響を及ぼすことなく達成される。
【００１９】
具体例では、チャネルに沿った実効ゲート誘電体膜厚ｔｇｄ，ｅｆｆの増加は、ゲート誘電体膜厚を減少させるとともに、ゲート誘電体の誘電率を低減して、実効ゲート誘電体膜厚ｔｇｄ，ｅｆｆを増加させることによって達成される。
【００２０】
具体例では、チャネルに沿った実効ゲート誘電体膜厚ｔｇｄ，ｅｆｆの増加は、ゲート誘電体膜厚を増加させるとともに、ゲート誘電体の誘電率を増加させて、実効ゲート誘電体膜厚ｔｇｄ，ｅｆｆを増加させることにより達成しても良い。
【００２１】
具体例では、チャネルに沿った実効ゲート誘電体膜厚ｔｇｄ，ｅｆｆの増加は、第１長さで第１膜厚の第１部分と、第２長さで膜厚が変化し増加する第２部分、または第２長さで第１膜厚より大きな一定の第２膜厚を有する第２部分とを有するゲート誘電体を有することにより達成しても良い。
【００２２】
一定の膜厚の第１部分の第１長さは、例えば０ｎｍからソース−チャネルを越えて（＝部分はソース領域中にのみ延び、これによりソース−チャネル界面を越えてすぐにバラツキが起きる）５０ｎｍまで、例えば３０ｎｍまで、例えばソース−チャネル界面を越えて２０ｎｍまでであり、例えば一定膜厚の第１部分の第１長さは、ソース−チャネル界面を越えて０ｎｍから、ソース−チャネル界面を越えて１０ｎｍまでである。（存在する場合には）膜厚が増加する第２部分は、例えば０．０５ｎｍかた５００ｎｍで膜厚が変化し、例えば膜厚は、０．１ｎｍから１０ｎｍまで変化する。
【００２３】
具体例では、チャネルに沿った実効ゲート誘電体膜厚ｔｇｄ，ｅｆｆの増加は、膜厚の物理的な変化に加えて、誘電率を減少させたゲート誘電体を有することにより達成される。この誘電率は、先端技術の誘電体材料にかかる最も低くできる値（おおよそｋ＝２．４〜２．５、理論限界は、比誘電率１を有するエアギャップ）まで減少する。
【００２４】
他の具体例では、チャネルに沿った実効ゲート誘電体膜厚ｔｇｄ，ｅｆｆの増加は、（２つの異なるゲート誘電体材料からなる）互いに重なる２つのゲート誘電体層により達成され、これにより１層のみが、チャネルの少なくとも一部を、ソース−チャネル界面まで、可能であればソース−チャネル界面を越えてソースまで覆うと共に、他の層はチャネルの限定された部分を覆い第２誘電体層がソース−チャネル界面を覆うことを避けている。これは、実質的に（ソース−チャネル界面を含む）チャネルの長さを覆う第１ゲート誘電体層を最初に堆積させ、これに続いて、第２誘電体層の長さが実質的にチャネルの長さをできる限り覆わないように、第１誘電体層の上に第２ゲート誘電体を部分的に堆積させて、これによりソース−チャネル界面を覆うことを避けることにより実現できる。代わりに、これは、最初にチャネルの一部をエッチングしてソース−チャネル界面を無傷で残し、続いて除去された領域に第１誘電体層を堆積させ、化学機械研磨（ＣＭＰ）工程で第１誘電体層を平坦化してソース−チャネル界面の被覆を避け、続いて第１誘電体層により覆われたチャネルの少なくとも一部とソース−チャネル界面とを覆う第２誘電体層を堆積させて実現しても良い。
【００２５】
具体例では、ＴＦＥＴは、プレーナまたは垂直のデバイス構造でも良い。ＴＦＥＴが垂直ＴＦＥＴデバイスの場合、例えば、異なるセグメント（例えばセグメントに分かれたナノワイヤ）を含み、セグメントがＴＦＥＴのソース、チャネル、およびドレイン領域を形成するナノ構造から形成されても良い。
【００２６】
本発明の具体例では、ＴＦＥＴは、セグメント化されたヘテロＴＦＥＴであり、例えばナノワイヤのような垂直のナノ構造であり、異なるセグメントがＴＦＥＴのソース、チャネル、およびドレイン領域となっても良い。本発明は、しかしながら、垂直ＴＦＥＴ構造に限定されるものではなく、プレーナＴＦＥＴ構造、ＦＩＮＦＥＴ構造等にも適用できる。
【００２７】
具体例では、ＴＦＥＴデバイスは、例えばナノワイヤのようなナノ構造からなり、ナノ構造は、ＴＦＥＴのチャネルと、可能性としてソースおよびドレイン領域を形成する。代わりに、ＴＦＥＴのソース領域またはドレイン領域のいずれかは、基板上に配置され、基板は、ソースおよびドレイン領域として機能する高ドープ領域を含む。
【００２８】
具体例では、ＴＦＴＥデバイスはナノ構造からなり、ナノ構造は、例えば１ｎｍと５００ｎｍの間の直径と、５ｎｍと５０μｍの間の長さを有し、例えば２ｎｍと２００ｎｍの間の直径と１０ｎｍと５μｍの間の長さを有する。
【００２９】
具体例では、（Ｌｃｈａｎｎｅｌと呼ばれる）チャネル領域の長さは、５ｎｍから２μｍの範囲であり、例えば１０ｎｍから１μｍの範囲である。
【００３０】
本発明の具体例では、本発明のＴＦＥＴ中（例えば、セグメント化されたヘテロＴＦＥＴ）のソースおよびドレイン領域は、所望のドーパント型で所望のレベルまで選択的にドープされ、例えばソースおよびドレイン領域は、選択的にドーパント濃度１０１８／ｃｃから１０２１／ｃｃまでドープされ、高ドープのソースおよびドレイン領域を形成しても良い。
【００３１】
本発明の具体例では、ＴＦＥＴ（ヘテロＴＦＥＴ）のソース、チャネル、およびドレイン領域を形成するのに用いられる半導体材料は、例えばＳｉ、Ｇｅ、Ｃ、およびこれらの２元系化合物のようなＩＶ族材料、例えばＩｎ、Ｇａ、Ａｓ、Ｓｂ、Ａｌ、Ｐ、Ｂ、Ｎおよびこれらの２元系、３元系、および４元系化合物のようなＩＩＩ／Ｖ族材料、または例えばＣｄ、Ｚｎ、Ｓ、Ｓｅ、Ｔｅ、Ｏおよびこれらの２元系、３元系、および４元系化合物のようなＩＩ／ＶＩ族材料の少なくとも１つから選択されても良い。代わりに、半導体材料は、半導体カーボンナノチューブ（ＣＮＴ）から選択されても良い。
【００３２】
本発明の具体例では、ＴＦＥＴのソース、チャネル、およびドレインの半導体材料は、シリコンからなる。
【００３３】
具体例では、ゲート誘電体は、３．９の比誘電率を有するシリコン系酸化物（例えば二酸化シリコン、酸窒化シリコン）、または最先端技術のｈｉｇｈ−ｋ誘電体材料、および／またはｌｏｗ−ｋ誘電体材料（ｌｏｗ−ｋ材料は一般には約２．４〜２．５の比誘電率を有する）から選択される。
【００３４】
具体例では、ゲート電極（コンタクト）は導電性材料からなる。導電性材料は、例えば、ポリシリコン、ポリゲルマニウム、Ａｌ、Ｗ、Ｔａ、Ｔｉ、Ｒｕ、Ｐｄ、Ｒｈ、Ｒｅ、Ｐｔ、およびこれらの合金のような金属、ＴａＮ、ＴｉＮのような金属窒化物、ＴａＳｉＮのような金属シリコン窒化物、ＲｕＯ２、ＲｅＯ３のような導電性酸化物、ＣｏＳｉ２、ＮｉＳｉ、およびＴｉＳｉ２のようなフリーシリサイド金属（ＦＵＳＩ）、フリーゲルマナイド金属（ＦＵＧＥ）、仕事関数可変金属（workfunction tunable metals）、特定のゲート仕事関数を得るための設計材料（engineered materials）からなる。特にゲートコンタクトは、その仕事関数が選択されたナノ構造材料のために特に設計された材料から形成されても良い。
【００３５】
具体例では、ＴＦＥＴは、更に、ソースおよびドレインコンタクトを含む。例えば、コンタクトは、シリサイド含有構造（ＮｉＳｉ、ＣｉＳｉ２、ＴｉＳｉ２等）、ゲルマナイド含有材料、金属含有材料、ポリシリコン、またはそれらの組み合わせの少なくとも１つから選択される導電性材料からなる。特定の具体例では、ソースおよびドレインコンタクトは、金属とシリサイドとの組み合わせからなる。
【００３６】
他の形態では、本発明の特定の具体例は、改良された閾値下の振れ値を有するトンネル電界効果トランジスタ（ＴＦＥＴ）を提供する方法を開示する。この方法は、少なくとも以下の工程：
基板を提供する工程、
基板と接続され、ドレイン半導体材料からなる、高ドープドレイン領域を形成する工程、
ドレイン領域と接続されたチャネル半導体材料からなる、低ドープまたはアンドープ（イントリンシック）のチャネル領域を形成する工程、
チャネル領域と接続したソース半導体材料からなり、ソース領域とチャネル領域との間にソース−チャネル界面が形成される、高ドープソース領域を形成する工程、
チャネル領域に沿ってゲート誘電体とゲート電極を形成する工程であって、ゲート誘電体は長手方向に沿って、ソース領域およびチャネル領域の少なくとも一部を覆い、ゲート電極はゲート誘電体の上に配置されてゲート誘電体を越えて延びない工程、を含む。
【００３７】
ゲート誘電体を形成する工程は、実効ゲート誘電体膜厚ｔｇｄ，ｅｆｆが、ソース−チャネル界面において、ソース−チャネル界面から所定の距離においてよりも小さく、実効ゲート誘電体膜厚の増加が、チャネルの長手方向を覆うゲート誘電体の物理的膜厚ｔｇｄ，ｅｆｆを少なくとも変えることにより得られるような工程である。
【００３８】
本発明の具体例では、ソースおよびドレイン領域は、所望のドーパント型で所望のドーピングレベルに選択的にドープされ、例えば高ドープのソースおよびドレイン領域を形成するためには１０１８／ｃｃから１０２１／ｃｃまでドープされ、例えばソース領域とドレイン領域のドーピングレベルは、１０１９／ｃｃから５×１０２０／ｃｃの範囲でも良い。ドーピングは、ｐ型ドーパントまたは代わりにｎ型ドーパントである。
【００３９】
本発明の具体例では、ソース、チャネル、およびドレイン領域を形成するのに使用される半導体材料は、例えばＳｉ、Ｇｅ、Ｃ、およびこれらの２元系化合物のようなＩＶ族材料、例えばＩｎ、Ｇａ、Ａｓ、Ｓｂ、Ａｌ、Ｐ、Ｂ、Ｎおよびこれらの２元系、３元系、および４元系化合物のようなＩＩＩ／Ｖ族材料、または例えばＣｄ、Ｚｎ、Ｓ、Ｓｅ、Ｔｅ、Ｏおよびこれらの２元系、３元系、および４元系化合物のようなＩＩ／ＶＩ族材料の少なくとも１つから選択される。代わりに、半導体材料は、半導体カーボンナノチューブ（ＣＮＴ）から選択される。
【００４０】
本発明の具体例では、ソース、ドレイン、およびチャネルの半導体材料は、シリコンからなる。
【００４１】
本発明の具体例にかかる方法では、ゲート誘電体を形成する工程は、例えばエッチングによりゲート誘電体の一部を除去する工程を含み、第１長さ上の一定の第１膜厚を有する第１部分と、第２長さ上の一定の第２膜厚を有する第２部分とを有し、第１膜厚は第２膜厚より小さなゲート誘電体を得る。代わりの具体例では、ゲート誘電体を形成する工程は、例えばエッチングによりゲート誘電体の一部を除去する工程を含み、第１長さ上の一定の第１膜厚を有する第１部分と、第２長さ上で膜厚がなだらかに増加する第２部分とを有し、なだらかな膜厚の増加は、第１膜厚から、第１膜厚より膜厚の大きな第２膜厚まで変化する第１膜厚は第２膜厚より小さなゲート誘電体を得る。
【００４２】
本発明の代わりに具体例にかかる方法では、ゲート誘電体を形成する工程は、ゲート誘電体の傾斜成長を含んでも良い。
【００４３】
本発明の具体例にかかる方法およびＴＦＥＴデバイス形状は、ゲート−ドレイン界面における実効ゲート誘電体膜厚が減少するため、望まない二極性挙動が減少する追加の長所（有益な副作用）を有する。
【００４４】
本発明の具体例にかかる方法およびＴＦＥＴデバイス形状は、ゲート−ドレイン界面における実効ゲート誘電体膜厚が増加するため、更に、寄生ゲート−ドレイン容量が低減されるという追加の特徴を有する。
【００４５】
特別な形態は、独立および従属の請求項の組み合わせに表される。従属請求項の特徴は、適当に、請求項に明確に述べられた通りではなく、独立請求項の特徴と組み合わせても良く、他の従属請求項の特徴と組み合わせてもよい。
【００４６】
この分野では、デバイスの一定の改良、変化、および進化があるが、本コンセプトは、従来の実施からの出発を含み、結果としてより有効で、安定し、信頼性のある、この性質のデバイスとなる、本質的に新しく新規な改良を表すものと信じる。
【００４７】
本発明の、上述の、および他の特徴、性質、および長所は、本発明の原理を例示的な方法で表す添付の図面を参照しながら、以下の詳細な説明から明らかになるであろう。この説明は、例示のみを目的として表され、発明の範囲を限定するものではない。以下で引用された参照符号は、添付の図面を示す。
【図面の簡単な説明】
【００４８】
全ても図面は、本発明の幾つかの形態と特定の具体例を表すことを意図する。図面は、明確化のために簡略化された方法で表される。全ての代替えや選択肢が示されるわけではなく、それゆえに本発明は所定の図面の内容に限定されない。同じ数字は、異なる図面において同じ部分を表すために用いられる。
【００４９】
【図１】従来技術のＴＦＥＴ構造を示す。
【図２Ａ】実効ゲート誘電体膜厚を変化させた単ゲート誘電体層を有する本発明の具体例にかかるＴＦＥＴ構造を示す。ゲート誘電体の膜厚が急激に増加したＴＦＥＴを示す。
【図２Ｂ】実効ゲート誘電体膜厚を変化させた単ゲート誘電体層を有する本発明の具体例にかかるＴＦＥＴ構造を示す。チャネル膜厚に影響するゲート誘電体の膜厚が急激に増加したＴＦＥＴを示す。
【図２Ｃ】実効ゲート誘電体膜厚を変化させた単ゲート誘電体層を有する本発明の具体例にかかるＴＦＥＴ構造を示す。ゲート誘電体膜厚がなだらかに増加したＴＦＥＴを示す。
【図２Ｄ】実効ゲート誘電体膜厚を変化させた単ゲート誘電体層を有する本発明の具体例にかかるＴＦＥＴ構造を示す。チャネル膜厚に影響するゲート誘電体の膜厚がなだらかに増加したＴＦＥＴを示す。
【図３Ａ】２つ（またはそれ以上）のゲート誘電体層を有する本発明の具体例にかかるＴＦＥＴ構造を示す。第１ゲート誘電体層が全体のチャネル長さを覆い、第１ゲート誘電体層の上に第２ゲート誘電体層を有し、第２ゲート誘電体層の長さはチャネルの全体の長さを覆わず、これによりソース−チャネル界面を覆わないＴＦＥＴ構造を示す。
【図３Ｂ】２つ（またはそれ以上）のゲート誘電体層を有する本発明の具体例にかかるＴＦＥＴ構造を示す。チャネルの一部が除去され、続いて除去領域に第１ゲート誘電体層が堆積され、第２ゲート誘電体層がチャネルの全体の長さを覆うＴＦＥＴ構造を示す。
【図４Ａ】デバイスシミュレーション（Medici, Synopsys, version 2008.09）を示す。一定および急激に変化する実効ゲート誘電体膜厚を有する全てがＳｉのＴＦＥＴのシミュレーションを示す。
【図４Ｂ】デバイスシミュレーション（Medici, Synopsys, version 2008.09）を示す。一定および急激に変化する実効ゲート誘電体膜厚を有する全てがＧｅのＴＦＥＴのシミュレーションを示す。平均の閾値下の振れ（底部の点線の電流で始まり、上部の点線の電流で終わる）は、実効ゲート誘電体膜厚の増加とともにＴＦＥＴに対してより急峻になる。
【図５】本発明の具体例にかかるＴＦＥＴ（例えば、ＮＷ−ＴＦＥＴ）を作製するためのフローダイアグラムの例を示し、これによりに物理的な膜厚を変化させたゲート誘電体を提供する。
【図６】本発明の具体例にかかるＴＦＥＴ（例えば、ＮＷ−ＴＦＥＴ）を作製するためのフローダイアグラムの例を示し、これによりに２つのゲート誘電体材料を使用する。
【図７】本発明の具体例にかかるＴＦＥＴ（例えば、ＮＷ−ＴＦＥＴ）を作製するためのフローダイアグラムの他の例を示し、これにより２つのゲート誘電体材料を使用する。
【図８】本発明の代わりの具体例にかかるＴＦＥＴ構造を示す。
【発明を実施するための形態】
【００５０】
本発明は、特定の具体例について、添付図面を参照しながら説明するが、本発明はこれらに限定されるものではなく、請求の範囲によってのみ限定される。記載された図面は、単に概略であり、限定するものではない。図面において、図示目的で、いくつかの要素の大きさは拡張され、縮尺通りに記載されていない。寸法と相対寸法は、本発明の実施の実際の縮小には対応していない。
【００５１】
更に、説明や請求の範囲中の、上に（over）等の用語は、記載目的のために使用され、相対的な位置を示すものではない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された特定の具体例は、ここに記載や図示されたものと異なる位置でも操作できることを理解すべきである。
【００５２】
また、請求の範囲で使用される「含む（comprising）」の用語は、それ以降に示される手段に限定して解釈すべきでない。これは他の要素や工程を排除しない。このように、言及された特徴、数、工程、または成分は、その通りに解釈され、１またはそれ以上の他の特徴、数、工程、または成分、またはこれらの組み合わせの存在または追加を排除してはならない。このように、「手段ＡおよびＢを含むデバイス」の表現の範囲は、構成要素ＡとＢのみを含むデバイスに限定されるべきではない。これは、本発明では、デバイスの関連した構成要素がＡとＢであることを意味する。
【００５３】
この明細書を通じて参照される「一の具体例（one embodiment）」または「ある具体例（an embodiment）」は、この具体例に関係して記載された特定の長所、構造、または特徴は、本発明の少なくとも１つの具体例に含まれることを意味する。このように、この明細書を通して多くの場所の「一の具体例（one embodiment）」または「ある具体例（an embodiment）」の語句の表現は、同じ具体例を表す必要はなく、表しても構わない。更に、特定の長所、構造、または特徴は、この記載から当業者に明らかなように、１またはそれ以上の具体例中で適当な方法で組み合わせることができる。
【００５４】
同様に、特定の例示の具体例の説明中において、本発明の様々な特徴は、説明を能率的にし、１またはそれ以上の様々な発明の形態の理解を助ける目的で、時には１つの具体例、図面、またはその説明に集められることを認識すべきである。しかしながら、この開示の方法は、請求される発明がそれぞれの請求項に記載されたものより多くの特長を必要とすることを意図して表されていると解釈すべきではない。むしろ、以下の請求項が表すように、発明の態様は、１つの記載された具体例の全ての特長より少なくなる。このように詳細な説明に続く請求の範囲は、これにより詳細な説明中に明確に含まれ、それぞれの請求項は、この発明の別々の具体例としてそれ自身で成立する。
【００５５】
更に、ここで記載された幾つかの具体例は、他の具体例に含まれる幾つかの特徴は含むが、他の特徴は含まないと共に、当業者に理解されるように、異なる具体例の特徴の組み合わせは、本発明の範囲内であることを意味し、異なる具体例を形成する。例えば、以下の請求項において、請求された具体例の幾つかは、幾つかの組み合わせで使用することができる。
【００５６】
ここで提供された説明中で、多くの特定の細部が説明される。しかしながら、幾つかの具体例は、それらの特定の細部無しに実行できることを理解すべきである。他の例では、公知の方法、構造、および技術は、この説明の理解を不明瞭にしないために、詳細には示さない。
【００５７】
本発明は、多くの具体例の詳細な説明により記載される。添付した請求の範囲で規定される本発明の技術的教示から離れることなく、他の具体例が当業者の知識により形成できることは明かである。
【００５８】
本発明の特定の具体例は、実効ゲート誘電体膜厚が変化するＴＦＥＴデバイスを含む。変化する実効ゲート誘電体膜厚により、ソース−チャネル界面がチャネルの残りの部分より薄いゲート誘電体膜で覆われて、閾値下の振れを改良する。なぜならば、電流が増加するとトンネリングを主導する領域がソース−チャネル界面により近づき、これはゲート誘電体が小さく一定の領域であるため、トンネリングの開始を遅らせるとともに、一定のゲート誘電体膜厚を有する形状と類似のオン電流を提供するからである。
【００５９】
本発明の具体例のＴＦＥＴは、様々なゲート誘電体値と選択的に組み合わされた様々な膜厚のゲート誘電体が用いられるという事実で、または代わりに、異なる長さの２つのゲート誘電体材料が用いられて、ソース−チャネル界面が、チャネルの残りの部分より、より少なくゲート誘電体材料により覆われるという事実で、全ての先端技術のＴＦＥＴとは異なっている。
【００６０】
図１は、ソース領域１の少なくとも一部、チャネル領域２の全体の長さ、およびドレイン領域３の少なくとも一部を覆う一定膜厚のゲート誘電体４を有する、先端技術のＴＦＥＴの断面図を示す。更に、先端技術のＴＦＥＴは、ゲート電極５と、ソースコンタクト７およびドレインコンタクト８とを含む。
【００６１】
図２Ａ〜図２Ｄは、本発明の具体例にかかるＴＦＥＴを示し、実効ゲート誘電体膜厚の増加したゲート誘電体層１０が存在する。
【００６２】
図２Ａは、ゲート誘電体１０の膜厚が急激に増加するＴＦＥＴを示し、図２Ｂは、チャネル２の膜厚に影響するゲート誘電体１０の膜厚が急激に増加するＴＦＥＴを示す。図２Ｃは、ゲート誘電体１０の膜厚がゆるやかに増加するＴＦＥＴを示し、図２Ｄは、チャネルの膜厚に影響するゲート誘電体１０の膜厚がゆるやかに増加するＴＦＥＴを示す。更に、本発明の具体例にかかるＴＦＥＴは、ゲート電極９と、ソースおよびドレインコンタクト７、８を含む。実効ゲート誘電体膜厚ｔｇｄ，ｅｆｆは、ソース−チャネル界面１２において、ソース−チャネル界面１２から所定の距離におけるチャネル２の上において、より小さくなる。実効ゲート誘電体膜厚の増加は、ゲート誘電体１０の少なくとも物理的な膜厚ｔｇｄを変化させる手段で得られる。
【００６３】
図３Ａは、第１誘電体層１３が全体のチャネル２の長さを覆い、第１誘電体層１３の上に第２ゲート誘電体層１１を有し、第２誘電体層１１は全体のチャネル２の長さを覆わないでソース−チャネル界面１２を覆うのを避けたＴＦＥＴを示す。第１誘電体層１３および第２誘電体層１１は共にゲート誘電体層１０を形成する。図３Ｂは、チャネル１２の一部が除去され、続いて除去された領域に第２誘電体層１１を堆積し、第２誘電体層１１の上にチャネル２の全体の長さを覆うように第１誘電体層１３を堆積したＴＦＥＴ構造を示す。ここでも第１誘電体層１３と第２誘電体層１１は共にゲート誘電体層１０を形成する。
【００６４】
図８は、本発明の具体例にかかる代わりのＴＦＥＴ構造を示し、この構造では、ゲート誘電体膜厚を減少させると共にゲート誘電率を減少させて、実効ゲート誘電体膜厚ｔｇｄ，ｅｆｆを増加させることにより、チャネル２に沿った実効ゲート誘電体膜厚ｔｇｄ，ｅｆｆの増加が達成できる。例として、図８に示すように、長さＬ１の第１部分で、第１ｋ値と第１膜厚を有する第１半導体材料の層１４、例えば１ｎｍのＳｉＯ２層が、その上に、第１ｋ値とは異なる第２ｋ値と第２膜厚を有する第２半導体材料の層１５、例えば４ｎｍのＨｆＯ２層を有するように形成される。
【００６５】
所定の例として、全体の実効酸化膜厚は１．７ｎｍ（１＋４／２１＊３．９＝１．７ｎｍ、ここでＨｆＯ２のｋ値は２１で、ＳｉＯ２のｋ値は３．９である）である。次に、第１膜厚とは異なる膜厚を有する第１半導体材料の層１６、例えば２ｎｍＳｉＯ２層を有する、長さＬ２の第２部分がある。所定の具体例では、第２部分の実効酸化膜厚は２ｎｍであり、第２部分は物理的には薄いにもかかわらず、第１部分の実効酸化膜厚より大きい。簡単のために、ゲート電極は図８には図示しない。
【００６６】
特定の具体例では、ＴＦＥＴは垂直またはプレーナＴＦＥＴデバイスである。ＴＦＥＴが垂直ＴＦＥＴの場合、これは、ナノワイヤの直径が１ｎｍと５００ｎｍの間であり、ナノワイヤの長さが５ｎｍと５０μｍの間である半導体ナノワイヤのようなナノ構造ＴＦＥＴである。特定の具体例では、ナノワイヤの直径は２ｎｍと２００ｎｍの間であり、ナノワイヤの長さは１０ｎｍと５μｍの間である。
【００６７】
本発明の特定の具体例では、本発明のＴＦＥＴは、例えばナノワイヤのような垂直ナノ構造のようなセグメント化されたヘテロＴＦＥＴであり、この構造では、異なるセグメントがＴＦＥＴのソース、チャネル、およびドレイン領域を表す。
【００６８】
本発明の具体例では、ＴＦＥＴデバイスのソース１およびドレイン３の領域は、所望のドーパント型で所望のドーピングレベルまで選択的にドープされる。例えば、ソースおよびドレイン領域は、選択的にドーパント濃度１０１８／ｃｃから１０２１／ｃｃまでドープされ、高ドープされたソースおよびドレイン領域を形成する。
【００６９】
本発明の具体例では、（ヘテロ）−ＴＦＥＴのソース、チャネル、およびドレインの領域を作製するのに使用される半導体材料は、Ｓｉ、Ｇｅ、Ｃ、およびこれらの２元系化合物のようなＩＶ族材料、例えばＩｎ、Ｇａ、Ａｓ、Ｓｂ、Ａｌ、Ｐ、Ｂ、Ｎおよびこれらの２元系、３元系、および４元系化合物のようなＩＩＩ／Ｖ族材料、または例えばＣｄ、Ｚｎ、Ｓ、Ｓｅ、Ｔｅ、Ｏおよびこれらの２元系、３元系、および４元系化合物のようなＩＩ／ＶＩ族材料の少なくとも１つから選択されても良い。代わりに、半導体材料は、半導体カーボンナノチューブ（ＣＮＴ）から選択されても良い。
【００７０】
本発明の特定の具体例では、ＴＦＥＴデバイスのチャネル半導体材料は、シリコンから作製される。
【００７１】
本発明の具体例にかかるＴＦＥＴデバイスは、ソース−チャネル−ドレイン領域１、２、３に沿って、ゲート誘電体１０とゲート電極９を含み、ゲート誘電体１０はその長手方向に沿って、ソース−チャネル−ドレイン領域１、２、３の少なくとも一部を覆う。ゲート電極９はゲート誘電体１０の上に形成され、ゲート誘電体１０を越えて拡がらない。ＴＦＥＴは、更に、少なくともソース領域１の上に、少なくとも１つのソースコンタクト７を含んでも良い。
【００７２】
示された具体例では、ゲート誘電体１０は全てのチャネル領域を覆う。しかしながら、本発明をそのような具体例に限定することを意図しない。本発明の特定の具体例では、ＴＦＥＴデバイスは、チャネル領域２に沿って、ゲート誘電体１０とゲート電極９を含み、ゲート誘電体１０は、長手方向に沿ってソース−チャネル領域１、２の少なくとも一部を覆うが、ドレイン領域３は覆わない。また、特定の具体例では、ゲート電極９はゲート誘電体１０の上に形成され、ゲート誘電体１０を越えない。ＴＦＥＴは、更に、少なくとも１つのソース領域１の上に、少なくとも１つのソースコンタクト７を含む。そのようにして得られた、ソース−チャネル界面を覆い、チャネル−ドレイン界面を覆わないゲート誘電体を有するＴＦＥＴデバイスは、「短ゲートＴＦＥＴ（short-gate TFET）」と呼ばれ、参照することによりここに組み込まれるＥＰ１９０１３５４  Ａ１に記載されている。
【００７３】
更に、本発明の具体例は、低減された供給電圧（より低い電力消費）、低減された（望まない）二極性挙動、および低減された寄生ゲート−ドレイン容量をもたらす、改良された閾値下の振れのような改良されたデバイス特性を有する、（例えば、セグメント化されたナノワイヤＴＦＥＴのような）トンネル電界効果トランジスタ（ＴＦＥＴ）デバイス構造を形成するための方法を提供する。
【実施例】
【００７４】
例１、２（図５〜７）は、本発明の具体例にかかる、実効ゲート誘電体膜厚ｔｇｄ，ｅｆｆが変わるＴＦＥＴ（例えば、ＮＭ−ＴＦＥＴ）を作製するための、可能な処理方法およびフローダイヤグラムを示す。それらのフローチャートは、本発明の具体例にかかるデバイスを作製する好適な方法の一例として理解される。以下で述べられるプロセス工程のシーケンスは、如何なる方法においても本発明を限定することを意図しない。また、フローチャートは、セグメント化されたナノワイヤがｐ−ｉ−ｎ構造として機能するナノワイヤＴＦＥＴのようなナノ構造ＴＦＥＴの特定の具体例について言及するが、しかしながら、これは本発明を限定するものではなく、垂直なナノ構造を含まない、プレーナＴＦＥＴ、ダブルゲートＴＦＥＴ、ＦｉｎＦＥＴ、および水平ナノワイヤＴＦＥＴも、本発明の具体例に含まれる。
【００７５】
例１：物理的膜厚が変わるゲート誘電体を有するＴＦＥＴを製造するためのプロセス方法１００および関連するフローダイアグラム
【００７６】
図５に示すように、第１工程１１０では、基板が提供される。例のように、基板は、シリコン基板やシリコン・オン・インシュレータ（ＳＯＩ）基板のような半導体基板でも良いが、例えばガラス、セラミック等の他の好適な基板を同様に用いても良い。本発明の具体例では、基板の中または代わりに基板の上に、ドレインコンタクト８が形成される。ドレインコンタクト８は、導電性材料で形成してもよく、例えばドレインコンタクト８は、シリサイド含有構造（ＮｉＳｉ、ＣｄＳｉ２、ＴｉＳｉ２等）、ゲルマナイド含有構造、金属含有構造、ポリシリコン、またはそれらの組み合わせでも良い。本発明の具体例の中で、ドレインコンタクト８は、例えば導電性酸化物や導電性ポリマーから形成されても良い。ドレインコンタクト８が金属含有構造の場合、ナノワイヤの材料とオーミックコンタクトを形成する全ての金属、換言すれば、ナノワイヤの材料の仕事関数と比較して同等の仕事関数を有する全ての金属が、本発明の具体例で使用することができる。例えば、ドレインコンタクト８はシリサイド含有構造でも良い。ドレインコンタクト８は、ナノワイヤ成長のための開始点であり、同時に、ナノワイヤ成長の触媒としても機能する。しかしながら、後者は、必ずしもそうではない。
【００７７】
ドレインコンタクト８が、続くナノワイヤ成長の触媒として用いられない場合、工程１１で、ドレインコンタクト８の上に触媒を堆積させる必要がある。触媒粒子の必要性は、ナノワイヤの形成に用いられる技術に依存する。
【００７８】
具体例と次の工程１１２では、例えばナノワイヤのようなナノ構造を、例えばＶＬＳ（気相−液相−固相）プロセスの手段により成長させるが、本発明の具体例にかかるナノワイヤのようなナノ構造を形成するために、当業者に知られた他の好適な技術を用いても良い。例えば、ナノ構造は、ＣＶＤ（化学気相堆積）、ＭＯ−ＣＶＤ（金属有機物化学気相堆積）、またはＰＥＣＶＤ（プラズマ誘起化学気相堆積）プロセスのような技術を用いて成長できる。代わりにＰＬＤ（パルスレーザー堆積）、ＥＣＤ（電気化学堆積）、電子ビームまたはＭＢＥ（分子線エピタキシ）プロセスが、ナノワイヤの成長に用いられても良い。
【００７９】
本発明の具体例では、例えばナノワイヤのようなナノ構造の成長中に、異なるドーピングレベルと異なるドーピング型を有する異なる領域を形成して、ナノ構造のドレイン領域３、チャネル領域２、ソース領域１を形成する必要がある。ナノ構造の異なる領域は、成長プロセス中にドーピングして、ｎ型領域とｐ型領域を得ることができる。代わりに、ナノ構造のドーピングは、追加のドーピング工程の手段を用いて、ナノ構造の成長後に行っても良い。例えばソース領域／ドレイン領域のような１つの特定の領域へのドーピングは、例えば均一であるが、それらの領域は不均一なドーパントプロファイルを有しても良い。
【００８０】
本発明の具体例では、ナノ構造の成長中に、最初にドレイン領域３が形成されても良い。ドレイン領域３は、高ドープの第１半導体材料から形成され、例えば、ｐ型ＮＷ−ＴＦＥＴの場合には高いｎドープであり、代わりにｎ型ＮＷ−ＴＦＥＴの場合にはドレイン領域３は高いｐドープであっても良い。特に、ドレイン領域のドーピングレベルは、１０１８／ｃｃから１０２１／ｃｃの範囲でも良い。例として、ドレイン領域３のドーピングレベルは、１０１９／ｃｃから５×１０２０／ｃｃの範囲でも良い。
【００８１】
本発明の具体例では、チャネル領域２はナノ構造中に形成される。チャネル領域２は、例えば半導体材料から形成されるが、他の好適な／互換性のある材料を用いても良い。例えば、チャネル領域は低ドープされ、即ちソースおよびドレイン領域より低く、例えば１０１５／ｃｃより低いドーピングレベルにドープされ、または代わりにチャネル領域はアンドープでも良い。
【００８２】
具体例および次の工程では、ソース領域１が形成される。ソース領域１は高ドープの半導体材料から形成され、例えばｐ型ＮＷ−ＴＦＥＴの場合には高いｎドープであり、代わりにｎ型ＮＷ−ＴＦＥＴの場合にはソース領域１は高いｐドープであっても良い。特に、ソース領域１のドーピングレベルは、１０１８／ｃｃから１０２１／ｃｃの範囲でも良い。例として、ソース領域のドーピングレベルは、１０１９／ｃｃから５×１０２０／ｃｃの範囲でも良い。
【００８３】
具体例および次の工程１１３、１１４では、ゲート構造はナノ構造の側壁上に形成され、特にナノ構造のチャネル領域２の少なくとも側壁上に形成される。ゲート構造は、ゲート誘電体１０（ゲート酸化物ともいう）およびゲート誘電体９（ゲートコンタクトともいう）を含む。最初に、ゲート誘電体１０が形成され、ナノ構造のチャネル領域２の上に直接堆積される。特に、図２Ａ〜図２Ｄに示す具体例では、ゲート誘電体１０は、チャネル領域２を完全に覆い、もしかするとソース領域１とドレイン領域３と少し重なる。特に、本発明の具体例では、ゲート誘電体１０は、ナノ構造のチャネル２に沿って、変化する物理的な膜厚ｔｇｄを有し、ゲート誘電体膜厚（図２Ａ〜図２Ｄに示された具体例では、実効ゲート誘電体膜厚ｔｇｄ，ｅｆｆと物理的ゲート誘電体膜厚ｔｇｄの双方）は、ソース−チャネル界面１２において、ソース−チャネル界面１２から所定の距離にあるチャネル２上より小さくなる。
【００８４】
工程１１４では、ゲート誘電体１０の上に、ゲートコンタクト９（電極）が堆積される。ゲートコンタクト９はゲート誘電体１０の上に堆積され、例えば、ゲート誘電体全体を覆っても良いが、ゲート誘電体を越えて拡がらない。
【００８５】
本発明の具体例では、ゲート誘電体１０は、例えば３．９の比誘電率を有するシリコン系酸化物（例えば二酸化シリコン、酸窒化シリコン）、または３．９より大きな比誘電率を有する最先端技術のｈｉｇｈ−ｋ誘電体材料から選択される。
【００８６】
図２Ａと図２Ｂに示された具体例は、本発明の具体例にかかる、ゲート誘電体１０が急激に変化する物理的膜厚を有するＴＦＥＴデバイスを示す。物理的膜厚のこの急激な変化は、ソース−チャネル界面１２から所定の距離の、チャネル領域１２の上で起きる。それらの具体例では、ゲート誘電体１０は、第１長さの上に第１の一定膜厚の第１部分を有し、少なくともソース−チャネル界面１２を覆い、第１膜厚は、ソース−チャネル界面１２から所定の距離のチャネル２の上にある、ゲート誘電体１０の第２部分の第２の一定膜厚より小さい。
【００８７】
図２Ｃと図２Ｄに示された具体例では、ゲート誘電体は、一定膜厚の第１長さの第１部分と、膜厚の変わる第２長さの第２部分とを有する。第１膜厚の第１部分は、例えばソース−チャネル界面を越えて０ｎｍ（＝チャネル領域２が始まって直ぐに変わる）から、ソース−チャネル界面を３０ｎｍ越えるまでであり、例えば一定膜厚の第１部分は、ソース−チャネル界面を越えて０ｎｍから１０ｎｍまでである。（存在するのであれば）膜厚が増加する第２部分は、例えば０．０５ｎｍから５０ｎｍまで変化する膜厚を有し、例えば膜厚の増加する第２部分は、０．１ｎｍから１０ｎｍまでの変化を有する。ゲート誘電体１０の膜厚の変化は、（図２Ａおよび図２Ｂに示すように）急激または（図２Ｃまたは図２Ｄに示すように）ゆるやかでも良い。
【００８８】
ゲートコンタクト９は、導電性材料から形成されても良く、例えば、ポリシリコン、ポリゲルマニウム、Ａｌ、Ｗ、Ｔａ、Ｔｉ、Ｒｕ、Ｐｄ、Ｒｈ、Ｒｅ、Ｐｔ、およびこれらの合金のような金属、ＴａＮ、ＴｉＮのような金属窒化物、ＴａＳｉＮのような金属シリコン窒化物、ＲｕＯ２、ＲｅＯ３のような導電性酸化物、ＣｏＳｉ２、ＮｉＳｉ、およびＴｉＳｉ２のようなフリーシリサイド金属（ＦＵＳＩ）、フリーゲルマナイド金属（ＦＵＧＥ）、仕事関数可変金属、特定のゲート仕事関数を得るための設計材料からなる。特にゲートコンタクトは、その仕事関数が選択されたナノ構造材料、ゲート誘電体材料、およびゲート誘電体膜厚のために特に設計された材料から形成されても良い。
【００８９】
最後に、工程１１５において、電気コンタクトが、（ナノ構造の上に配置された）ソース領域１の上に形成される。電気コンタクトは、例えば、シリサイド含有構造（ＮｉＳｉ、ＣｉＳｉ２、ＴｉＳｉ２等）、ゲルマナイド含有構造、金属含有構造、ポリシリコン、またはそれらの組み合わせの少なくとも１つから選択される導電性材料からなる。特定の具体例では、電気コンタクトは、金属とシリサイドとの組み合わせからなる。
【００９０】
成長プロセス中にナノ構造がドープされない場合、追加のドーピング工程が優位である。例えば、ドーパント元素の注入と、これに続く例えばアニールのようなドーパント元素の活性化は、ナノ構造中にｎ型またはｐ型領域を形成するために適用しても良い。代わりに、ドープされるナノ構造領域の上に（図示せず）、ドーパント層とも呼ばれドーパ元素を含む層が堆積され、またはドーパント金属が選択的に、例えば化学電気堆積を用いて堆積されても良い。アニール工程が適用され、ドーパントをナノ構造領域中に組み込、この結果、ｎ型またはｐ型領域となる。
【００９１】
例２：２つの異なるゲート誘電体材料を使用した実効ゲート誘電体膜厚ｔｇｄ，ｅｆｆが変わるＴＦＥＴを製造するためのプロセス方法および関連するフローダイアグラム
【００９２】
図６は、本発明の具体例にかかるＴＦＥＴ（例えばＮＷ−ＴＦＥＴ）を作製するために２つのゲート誘電体材料を使用する、代わりの方法のフローダイアグラム２００を示す。工程２１０、２１１、および２１２は、図５を参照して例１で述べた工程１１０、１１１、および１１２と同様である。工程２１３および２１４では、ゲート誘電体１０がナノ構造の側壁上に形成され、ゲート誘電体１０は、少なくともソース−チャネル界面１２およびチャネル領域２の一部を覆う。この具体例では、ゲート誘電体１０は、少なくとも第１誘電体層１３と第２誘電体層１１とを含む。工程２１３では、第１ゲート誘電体１０がナノ構造の側壁上に形成され、チャネル領域の少なくとも一部とソース−チャネル界面を覆い、続いて次の工程２１４では、第２ゲート誘電体１１が第１ゲート誘電体１３の上に形成され、これにより第２ゲート誘電体はソース−チャネル界面を覆わない。このように、第１ゲート誘電体１３と第２ゲート誘電体１１との組み合わせから形成されたゲート誘電体１０は、ソース−チャネル界面１２において、ソース−チャネル界面１２から所定の距離のチャネル２の上より、小さな物理的ゲート誘電体膜厚を有する。
【００９３】
ダイアグラム２００の工程２１５および２１６は、図５に示す例１に記載した工程１１４および１１５と同様である。
【００９４】
図６のフローチャートで形成されたナノ構造は、図３Ａに示される。
【００９５】
図７は、本発明の具体例にかかるＴＦＥＴ（例えばＮＷ−ＴＦＥＴ）を作製するために２つのゲート誘電体材料を使用する、代わりの方法のフローダイアグラム３００を示す。工程３１０、３１１、および３１２は、例１で述べた工程１１０、１１１、および１１２と同様である。工程３１３では、長手方向のチャネル領域２の一部が除去され、これによりソース−チャネル界面１２の一部は除去せず、第１ゲート誘電体１１が除去部分の中に形成される。例えば、チャネル領域２の除去された部分の中に第１ゲート誘電体１１を形成する工程は、また第１誘電体１１の表面を平坦化して、ナノ構造の外部表面と等しくする平坦化工程を更に含む。この後に、次の工程３１４において、第２ゲート誘電体１３は第１ゲート誘電体１１の上に形成され、第２ゲート誘電体１３が少なくともソース−チャネル界面１２とチャネル領域２の一部を覆う。このように、第１ゲート誘電体１１と第２ゲート誘電体１３との組み合わせから形成されたゲート誘電体１０は、ソース−チャネル界面１２において、ソース−チャネル界面１２から所定の距離のチャネル２の上より、小さな物理的ゲート誘電体膜厚を有する。
【００９６】
ダイアグラム３００の工程３１５および３１６は、図５に示す例１に記載した工程１１４および１１５と同様である。図７のフローチャートで形成されたナノ構造は、図３Ｂに示される。
【００９７】
例３：デバイスシミュレーション
【００９８】
図４Ａおよび図４Ｂは、デバイスシミュレーション（Medici, Synopsys, version 2008.09）を示す。図４Ａは、一定（点線）および急激に変化する（実線）実効ゲート誘電体膜厚を有する全てがＳｉのＴＦＥＴのシミュレーションを示す。図４Ｂは、一定（点線）および急激に変化する（実線）実効ゲート誘電体膜厚を有する全てがＧｅのＴＦＥＴのシミュレーションを示す。平均の閾値下の振れ（底部の点線の電流で始まり、上部の点線の電流で終わる）は、本発明の具体例にかかる実効ゲート誘電体膜厚の増加とともに、ＴＦＥＴに対してより急峻になる。より急峻な閾値の傾斜は、供給電圧を低減し、これにより、より低い電力のデバイスとなる可能性を示す。
【００９９】
本発明の具体例にかかるデバイスについて、特定の具体例、特定の構造および形態とともに材料についてここで検討してきたが、形状や細部における多くの変化や変形が、添付の請求の範囲で規定されるこの発明の範囲から離れることなく行えることを理解すべきである。
【０１００】
ここで引用された全ての文献は、その全体を参照することによりここに組み込まれる。参照することにより組み込まれた出版物および特許出願が明細書中に含まれる説明と矛盾する場合、明細書がそのような矛盾する材料に取って代わりおよび／または優先する。
【０１０１】
明細書や請求の範囲で使用された、成分、反応条件等の量を表す全ての数字は、全ての例において「約（about）」の用語で変形できることを理解すべきである。このように、表されない限り、明細書や添付の請求の範囲に表された数値パラメータは、本発明により得られることが求められる所望の特性に依存して変化する概算値である。最後に、請求の範囲についての均等論の適用を制限する試みとしてではなく、それぞれの数値パラメータは、有効桁数や通常の四捨五入のアプローチを考慮して解釈されるべきである。
【図１】
0005442573.tif 000003
【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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