(57)【特許請求の範囲】
【請求項１】
第１の伝導型の第１の領域と、第２の伝導型の第２の領域と、該第１及び第２の領域を貫通して少なくとも部分的に延びた第１及び第２のトレンチとを備える構造物を準備する工程と、
上記第１のトレンチの表面上に、該第１のトレンチに亘って厚さｔ１を有する第１の絶縁層を堆積する工程と、
上記第１の絶縁層を除去した後に、該第１の絶縁層が除去された上記第２のトレンチの部分の表面上に、該第２のトレンチに亘って厚さｔ２を有する第２の絶縁層を堆積する工程とを有し、
上記ｔ１／ｔ２は、１．２以上であることを特徴とするトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項２】
上記ｔ１／ｔ２は、１．５以上であることを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項３】
上記ｔ１／ｔ２は、２以上であることを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項４】
上記厚さｔ１は、６００〜８４０Åであることを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項５】
上記厚さｔ１は、７５０〜１０５０Åであることを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項６】
上記厚さｔ１は、１０００〜１４００Åであることを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項７】
上記第１及び第２の絶縁層は、酸化物層であることを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項８】
上記第１及び第２の絶縁層は、シリコン酸化物からなることを特徴とする請求項７記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項９】
上記第１及び第２のトレンチに多結晶シリコンを堆積する工程を有する請求項１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項１０】
上記第１の絶縁層は、上記第１のトレンチに亘って均一な厚さを有することを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項１１】
上記第１の絶縁層は、少なくとも、上記第１のトレンチの表面及び該第１のトレンチに隣接する領域によって画定される第１の部位上に延びており、該第１の部位に亘って均一な厚さを有することを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項１２】
上記第２の絶縁層は、少なくとも、上記第２のトレンチの表面及び該第２のトレンチに隣接する領域によって画定される第２の部位上に延びており、該第２の部位の第１の部分に亘って均一な厚さｔｆを有し、該第２の部位の第２の部分に亘って均一な厚さｔｓを有することを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項１３】
上記第２の部位の上記第１の部分は、上記第２のトレンチの底部であり、ｔｆ＞ｔｓであることを特徴とする請求項１２記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項１４】
上記ｔｆ／ｔｓは、１．２以上であることを特徴とする請求項１３記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項１５】
ｔｆ／ｔｓは、１．５以上であることを特徴とする請求項１３記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項１６】
ｔｆ／ｔｓは、２以上であることを特徴とする請求項１３記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項１７】
上記第１の領域は、ｎドープエピタキシャル層であり、上記第２の領域は、ｐ型拡散層であることを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項１８】
上記構造物は、ｎ＋ドープ基板を更に備え、
上記ｐ型拡散層は、上記ｎドープエピタキシャル層の第１の面に堆積されており、上記ｎ＋ドープ基板は、該ｎドープエピタキシャル層の第２の面に堆積されていることを特徴とする請求項１７記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項１９】
第１の伝導型の第１の領域と、第２の伝導型の第２の領域と、該第１及び第２の領域を貫通して少なくとも部分的に延びた第１及び第２のトレンチとを備える構造物を準備する工程と、
上記第１のトレンチ及び該第１のトレンチに隣接する領域は、第１の部位を画定し、上記第２のトレンチ及び該第２のトレンチに隣接する領域のうちの該第２のトレンチの底部を除く領域は、第２の部位を画定し、該第２のトレンチの底部は、第３の部位を画定しており、該第１、第２及び第３の部位上に、該第１の部位に亘る厚さがｔ１の絶縁層を堆積する工程と、
該第２の部位に亘って上記厚さｔ１の絶縁層を除去した後に、厚さがｔ２の絶縁層と、該第３の部位に亘る厚さがｔ３になるような絶縁層とを堆積する工程とを有し、
ｔ１＞ｔ２であることを特徴とするトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項２０】
ｔ３＞ｔ２であることを特徴とする請求項１９記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項２１】
上記ｔ１／ｔ２は、１．５以上であることを特徴とする請求項１９記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項２２】
上記ｔ１／ｔ２は、２以上であることを特徴とする請求項１９記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項２３】
上記厚さｔ１は、６００〜８４０Åであることを特徴とする請求項１９記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項２４】
上記厚さｔ１は、７５０〜１０５０Åであることを特徴とする請求項１９記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項２５】
上記厚さｔ１は、１０００〜１４００Åであることを特徴とする請求項１９記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項２６】
上記絶縁層は、上記第１の部位に亘って均一な厚さを有することを特徴とする請求項１９記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項２７】
上記絶縁層は、上記第２の部位に亘って均一な厚さを有することを特徴とする請求項２６記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項２８】
上記絶縁層は、上記第３の部位に亘って均一な厚さを有することを特徴とする請求項１９記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項２９】
上記絶縁層は、酸化物層であることを特徴とする請求項１９記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項３０】
上記絶縁層は、シリコン酸化物からなることを特徴とする請求項２９記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項３１】
第１の伝導型の第１の領域と、
第２の伝導型の第２の領域と、
上記第１及び第２の領域を貫通して少なくとも部分的に延びた第１のトレンチを含む端部領域と、
上記第１及び第２の領域を貫通して少なくとも部分的に延びた第２のトレンチを含む活性領域とを備え、
上記第１のトレンチは、厚さがｔ１の第１の絶縁層が堆積されており、上記第２のトレンチは、厚さがｔ２の第２の絶縁層が堆積されており、該厚さｔ１及びｔ２は、第１及び第２の絶縁層の降伏電圧が、所定の耐圧を有するように設定され、ｔ１＞ｔ２であることを特徴とするトレンチ二重拡散金属酸化膜半導体素子。
【請求項３２】
上記ｔ１／ｔ２は、１．２以上であることを特徴とする請求項３１記載のトレンチ二重拡散金属酸化膜半導体素子。
【請求項３３】
上記ｔ１／ｔ２は、１．５以上であることを特徴とする請求項３１記載のトレンチ二重拡散金属酸化膜半導体素子。
【請求項３４】
上記ｔ１／ｔ２は、２以上であることを特徴とする請求項３１記載のトレンチ二重拡散金属酸化膜半導体素子。
【請求項３５】
上記厚さｔ１は、６００〜８４０Åであることを特徴とする請求項３１記載のトレンチ二重拡散金属酸化膜半導体素子。
【請求項３６】
上記厚さｔ１は、７５０〜１０５０Åであることを特徴とする請求項３１記載のトレンチ二重拡散金属酸化膜半導体素子。
【請求項３７】
上記厚さｔ１は、１０００〜１４００Åであることを特徴とする請求項３１記載のトレンチ二重拡散金属酸化膜半導体素子。
【請求項３８】
上記第２の絶縁層は、上記第２のトレンチの底部によって画定される第３の部位に亘って均一な厚さを有することを特徴とする請求項３１記載のトレンチ二重拡散金属酸化膜半導体素子。
【請求項３９】
上記第１及び第２の絶縁層は、酸化物層であることを特徴とする請求項３１記載のトレンチ二重拡散金属酸化膜半導体素子。
【請求項４０】
上記第１及び第２の絶縁層は、シリコン酸化物からなることを特徴とする請求項３９記載のトレンチ二重拡散金属酸化膜半導体素子。
【請求項４１】
第１の伝導型の第１の領域と、第２の伝導型の第２の領域と、該第１及び第２の領域を貫通して少なくとも部分的に延びた第１及び第２のトレンチとを備える構造物を準備する工程と、
上記第１及び第２のトレンチの表面上に、厚さｔ１を有する第１の絶縁層を堆積する工程と、
上記第１の絶縁層の少なくとも一部上に、上記第１のトレンチの表面上に延びるマスクされた領域と、上記第２のトレンチの壁面の少なくとも一部上に延びるマスクされていない領域とを画定する少なくとも１つのマスクを堆積する工程と、
上記マスクされていない領域上に、厚さｔ２を有する第２の絶縁層を堆積する工程とを有し、
上記厚さｔ１と上記厚さｔ２のうちの大きい方をｋとし、該厚さｔ１と該厚さｔ２のうちの小さい方をｍとして、ｋ／ｍは、１．２以上であることを特徴とするトレンチ二重拡散金属酸化膜半導体素子の製造方法。
【請求項４２】
上記第２の絶縁層の堆積の前に、上記第１の絶縁層を上記マスクされていない領域から除去することを特徴とする請求項４１記載のトレンチ二重拡散金属酸化膜半導体素子の製造方法。
【請求項４３】
上記第１の絶縁層は、エッチングによって除去されることを特徴とする請求項４２記載のトレンチ二重拡散金属酸化膜半導体素子の製造方法。
【請求項４４】
上記第１及び第２の絶縁層は、酸化物層であり、上記少なくとも１つのマスクは、酸化膜用のマスクであることを特徴とする請求項４１記載のトレンチ二重拡散金属酸化膜半導体素子の製造方法。
【請求項４５】
上記第１及び第２の絶縁層は、シリコン酸化物からなることを特徴とする請求項４４記載のトレンチ二重拡散金属酸化膜半導体素子の製造方法。
【請求項４６】
上記ｋ／ｍは、１．５以上であることを特徴とする請求項４４記載のトレンチ二重拡散金属酸化膜半導体素子の製造方法。
【請求項４７】
上記ｋ／ｍは、２以上であることを特徴とする請求項４４記載のトレンチ二重拡散金属酸化膜半導体素子の製造方法。
【請求項４８】
上記マスクされていない領域は、上記第２のトレンチの表面の第１の部分上に延びており、上記マスクされた領域は、該第２のトレンチの表面の第２の部分上に延びていることを特徴とする請求項４１記載のトレンチ二重拡散金属酸化膜半導体素子の製造方法。
【請求項４９】
上記マスクされていない領域は、上記第２のトレンチの上部に延びており、上記マスクされた領域は、該第２のトレンチの下部に延びていることを特徴とする請求項４８記載のトレンチ二重拡散金属酸化膜半導体素子の製造方法。
【請求項５０】
上記マスクされていない領域は、上記第２のトレンチの表面全体に延びていることを特徴とする請求項４１記載のトレンチ二重拡散金属酸化膜半導体素子の製造方法。
【請求項５１】
第１の伝導型の第１の領域と、第２の伝導型の第２の領域とを備える基板を準備する工程と、
上記基板の表面に、第１及び第２の開口を有する第１の酸化物層を形成する工程と、
上記第１及び第２の開口の位置に、上記第１及び第２の領域を貫通して少なくとも部分的に延びる第１及び第２のトレンチを形成する工程と、
上記第２のトレンチの表面上に、該第２のトレンチに亘って厚さｔ２を有する第２の酸化物層を形成する工程と、
上記第２の酸化物層が除去された後に、該第２の酸化物層が除去された上記第１のトレンチの壁面上の部分に亘る厚さがｔ３であり、該第２の酸化物層が除去されていない該第１のトレンチの底面の部分に亘る厚さがｔ４である第３の酸化物層を形成する工程とを有し、
上記ｔ２／ｔ３は、１．２以上であることを特徴とするトレンチ二重拡散金属酸化膜半導体素子の製造方法。
【請求項５２】
上記第２の酸化物層を形成する工程は、
上記第２のトレンチの表面上に、犠牲酸化物層を堆積する工程と、
上記第２のトレンチの表面から上記犠牲酸化物層を除去する工程との後に行われることを特徴とする請求項５１記載のトレンチ二重拡散金属酸化膜半導体素子の製造方法。
【請求項５３】
上記第３の酸化物層を形成する工程は、
上記第１及び第２のトレンチの表面上に、第２の酸化物層を形成する工程と、
上記第２のトレンチ上に、酸化膜用のマスクを配置する工程と、
上記第１のトレンチの表面から上記第２の酸化物層を除去する工程との後に行われることを特徴とする請求項５１記載のトレンチ二重拡散金属酸化膜半導体素子の製造方法。
【請求項５４】
上記第１の酸化物層は、厚さｔ１を有し、ｔ１／ｔ２＞１であることを特徴とする請求項５１記載のトレンチ二重拡散金属酸化膜半導体素子の製造方法。
【請求項５５】
上記ｔ３及びｔ４は、等しいことを特徴とする請求項５１記載のトレンチ二重拡散金属酸化膜半導体素子の製造方法。
【請求項５６】
上記ｔ４／ｔ３は、１．２以上であることを特徴とする請求項５１記載のトレンチ二重拡散金属酸化膜半導体素子の製造方法。
【請求項５７】
上記第１のトレンチの第２の部分は、該第１のトレンチの底部を含むことを特徴とする請求項５６記載のトレンチ二重拡散金属酸化膜半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、金属酸化膜半導体電界効果トランジスタに関し、詳しくは、トレンチ構造を有する二重拡散金属酸化膜半導体トランジスタに関する。
【０００２】
【従来の技術】
二重拡散金属酸化膜半導体（double diffused metal oxide semiconductor：以下、ＤＭＯＳという。）トランジスタは、トランジスタ領域を形成するのに拡散を用いた一種の金属酸化膜半導体電界効果トランジスタ（metal oxide semiconductor field effect transistor：ＭＯＳＦＥＴ）である。ＤＭＯＳトランジスタは、一般的に、高電圧パワー集積回路用のパワートランジスタとして用いられている。ＤＭＯＳトランジスタでは、単位面積当たりの電流が大きいとともに、順方向電圧降下が低いことが要求される。
【０００３】
典型的なディスクリートＤＭＯＳ回路は、２つ以上の個々のＤＭＯＳトランジスタセルを備え、これらは並列に製造されている。個々のＤＭＯＳトランジスタセルは、共通のドレイン接点（基板）を共有し、一方、それらのは、全て金属によって短絡され、それらのゲートは、互いにポリシリコンによって短絡されている。したがって、ディスクリートＤＭＯＳ回路は、小さなトランジスタのマトリクスから構成されているとしても、１つの大きなトランジスタとして動作する。ディスクリートＤＭＯＳ回路の場合、トランジスタマトリクスがゲートによってオンにされたときの単位面積当たりの導電率を最大にすることが望ましい。
【０００４】
１つの特別な種類のＤＭＯＳトランジスタとして、所謂トレンチＤＭＯＳトランジスタがあり、トレンチＤＭＯＳトランジスタでは、チャネルが垂直に形成され、ゲートは、ソースとドレイン間に延びるトレンチ内に形成されている。トレンチの内壁には薄膜酸化物層が設けられ、トレンチは、内側が薄い酸化物層で覆われ、ポリシリコンが埋め込まれており、電流の流れが妨害されず、それによって、低い特性オン抵抗を得ることができる。トレンチＤＭＯＳトランジスタの具体例は、米国特許第５０７２２６６（ブルシー（Bulucea）他）号、第５５４１４２５号（ニシハラ（Nishihara））、第５４３０３２４号（ベンクヤ（Bencuya））、第５６３９６７６号（フシエ（Hshieh）他）、第５３１６９５９号（クワン（Ｋwan）他）、第５３０４３８１号（イルマズ（Yilmaz）他）、第５８６６９３１号に開示されている。
【０００５】
図１Ａ及び図１Ｂは、従来のトレンチＤＭＯＳトランジスタ１０１を示している。トレンチＤＭＯＳトランジスタ１０１は、トランジスタの活性領域内に配置された第１のトレンチ１０３と、トランジスタの端部領域（termination region）に配置された第２のトレンチ１０５とを有する。
【０００６】
図１Ｂは、図１Ａに示すＸ−Ｘ’線に沿った素子の断面を示しており、この図１Ｂに示すように、第１及び第２のトレンチ１０３、１０５は、ｎ＋ドープ層１０７と、ｎドープエピタキシャル層１０９と、逆の伝導型のｐ型拡散層１１１とを備える基板に存在する。ｐ型拡散層１１１の上に形成されたｎ＋ドープエピタキシャル層１１３は、ソースとして機能する。第１及び第２のトレンチ１０３、１０５の底は、ｎドープエピタキシャル層１０９で終わっている。両方のトレンチ１０３、１０５の内壁には、絶縁層であるシリコン酸化物層１１５が形成されている。第１のトレンチ１０３の上方には、ソース電極１１７が設けられており、第２のトレンチ１０５の上方には、ゲート電極１１９が設けられている。両方のトレンチ１０３、１０５は、ポリシリコン１２１が埋め込まれ、ＢＰＳＧ（Boro−Phospho−Silicate−Glasses）１２３で蓋をされている。
【０００７】
【発明が解決しようとする課題】
図１Ｂに示す素子においては、第１のトレンチ１０３を覆うシリコン酸化物層１１５の平均厚さｔｏｘ１は、第２のトレンチ１０５を覆うシリコン酸化物層１１５の平均厚さｔｏｘ２に等しく、すなわちｔｏｘ１＝ｏｘ２である。この種の素子では、少なくとも１つの欠点、すなわち素子を製造する方法のアーテファクト（artifact）が問題となる。特に、素子は、通常、製造中に少なくとも２回の酸化処理を受け、一回目の酸化処理は、トレンチを形成した後のシリコンエッチング時に生じた損傷を取り除くために行われ、二回目の酸化処理は、シリコン酸化物層を形成するために行われる。図１Ｃに示すように、これらの酸化処理工程により、シリコン酸化物層１１５にｐ型拡散層１１１が突出する形で、欠陥１２５が生じる。この欠陥１２５は、多くの場合、トレンチの側壁の上端角部に生じる「ホーン（horn）」と呼ばれる。ホーンの端部は鋭角である。ホーン近傍のシリコン酸化物層の厚さｔｈは、トレンチの側壁又はｐ型拡散層の表面に位置するシリコン酸化物層の平均厚さｔｏｘ２よりも薄い。
【０００８】
動作時には、ホーン及びシリコン酸化物層１１５を覆うｎ型多結晶シリコン層１２７は、ゲートとして機能し、所定の電位が印加される。しかしながら、ホーンの形状のために、ｎ型多結晶シリコン層１２７と基板との間の電界は、ホーン近傍に集中する。また、ホーン近傍のシリコン酸化物層１１５の厚さが薄いので、シリコン酸化物層１１５の降伏電圧は、この領域で大幅に低下する。
【０００９】
この問題に対処するために、幾つかの手法が提案されている。例えば、１９８７年、８月、ＩＥＥＥ電子デバイス会報第３４巻第８号（IEEE TRANSACTIONS ON ELECTRON DEVICES,VOL.ED−34,NO. 8）の第１６８１〜１６８７頁に開示されている手法では、シリコンの酸化処理条件を工夫している。すなわち、この手法では、酸化処理を１１００℃のような高い温度で行う。この文献によれば、この温度では、ホーンが形成されず、トレンチの側壁の上端角部は丸められる。トレンチの側壁の上端角部を丸めることにより、この部分における電界の集中を弱め、トレンチの側壁の上端角部に位置するシリコン酸化物層の降伏電圧は、意図的に改善される。しかしながら、この手法は、酸化処理工程おけるこのような高温が、既に形成された不純物拡散層の構造に悪影響を及ぼす可能性があるという点で、不利である。
【００１０】
トレンチの側壁の上端角部におけるシリコン酸化物層の降伏電圧の低下を回避する他の手法が、特開平６４−５７６２３号及び特開平６３−１６６２３０号に開示されている。これらの文献は、ケミカルドライエッチングによりトレンチの側壁の上端角部を丸める方法を開示している。しかしながら、電界強度を下げるために、このようにトレンチの側壁の上端角部を丸めると、角部の曲率半径「ｒ」を大きくしなくてはならい。順次、これは、素子のサイズに下限を定め、これは、ＤＭＯＳトランジスタのサイズを最小するには望ましくという点で、重大な欠点である。
【００１１】
米国特許第５５４１４２５号（ニシハラ（Nishihara））には、更にもう一つの手法が開示されており、この手法は、２回の酸化処理によって薄くされたゲート酸化物層の部分に関連した問題を解決することを意図したものである。この手法では、更なるマスクを用いてヒ素を高濃度に注入することにより、トレンチの側壁の上端角部を丸めている。しかしながら、その中で提案されている方法は、フローティングヒ素部（floating arsenic portion）が早期にアバランシェ降伏が起こすので、パワーＭＯＳＦＥＴには適さない。更に、高濃度にドーピングされたヒ素部は、後続の酸化工程、例えば犠牲酸化処理及びゲート酸化処理中に、シリコン欠陥を誘発する。
【００１２】
米国特許第５６３９６７６号（フシエ（Hshieh）他）には、７回のマスキング工程を用いたトレンチＤＭＯＳトランジスタの製造方法が開示されている。この方法では、マスキング工程を用いて、トランジスタの活性領域のゲート酸化物層よりも厚い端部領域の絶縁酸化物層を形成している。しかしながら、この種の素子は、トレンチの側壁の上端角部における２回の酸化処理に起因して、図１Ａ〜図１Ｃに示す素子と同様に、トレンチの側壁の上端角部におけるシリコン酸化物層の降伏電圧が低下しやすい。
【００１３】
そこで、ゲート酸化膜の完全性（integrity）が向上されたトレンチＤＭＯＳ素子、特に降伏電圧特性が向上されたゲート酸化物層を有するトレンチＤＭＯＳが望まれている。更に、このようなトレンチＤＭＯＳ素子の製造方法であって、パワーＭＯＳＦＥＴに適用できる製造方法が望まれている。本発明は、後述するように、これらの課題を解決するものである。
【００１４】
【課題を解決するための手段】
本発明は、ゲート酸化膜の完全性（integrity）が向上されたトレンチ二重拡散金属酸化膜半導体素子の製造方法、特に降伏電圧特性が向上されたゲート酸化物層を有するトレンチ二重拡散金属酸化膜半導体素子の製造方法及びこのトレンチ二重拡散金属酸化膜半導体素子の製造方法に基づいて製造されたトレンチ二重拡散金属酸化膜半導体素子に関する。
【００１５】
一側面において、本発明は、トレンチ二重拡散金属酸化膜半導体素子及びその製造方法に関する。トレンチ二重拡散金属酸化膜半導体素子は、第１の伝導型の第１の領域（例えば、ｎドープエピタキシャル層）と、第２の伝導型の第２の領域（例えば、ｐ型拡散層）と、第１及び第２の領域を貫通して少なくとも部分的に延びた第１及び第２のトレンチとを備える。第１の絶縁層は、第１のトレンチの表面上に堆積され、第１のトレンチに亘る平均厚さｔ１を有する。第２の絶縁層は、第２のトレンチの表面上に堆積され、第２のトレンチに亘る平均厚さｔ２を有する。これらの絶縁層は、通常、酸化物層、例えばシリコン酸化物層からなる。ｔ２／ｔ１は、１以上であり、通常、１．２以上である。
【００１６】
本発明に基づいて製造されたトレンチ二重拡散金属酸化膜半導体素子は、特にパワーＭＯＳＦＥＴ用途に有益である。このような用途では、第１のトレンチは、トランジスタの活性領域に配置され、第２のトレンチは、トランジスタの端部領域に配置される。端部領域の絶縁層を厚くすることにより、絶縁層、特に２回の酸化処理（two−dimensional oxidation）によりホーン又は同様の欠陥が最も生じやすいトレンチの上端角部近傍の絶縁層の降伏電圧を許容可能なレベルに維持することができる。更に、絶縁層をより厚く形成することにより、電界分布（electric field distribution）を、アバランシェ降伏がトランジスタの端部領域ではなく、活性領域で起こるように、改善し、したがって、降伏電圧動作（breaｋdown voltage behavior）がより安定し、予測可能となる。また、絶縁層の厚さを厚くすることにより、プロセス制御が改良され、処理中の基板汚染を低減することができる。また、酸化物層を厚くし、電界の分布が集中しないようにすることにより、酸化物層の破壊電圧を２倍以上にすることができる。酸化物層を厚くすることにより、ドーピングされたポリシリコンからドーパントが酸化物層を介して基板領域に侵入することが低減されるので、酸化物層を厚くはすることは、基板汚染を軽減することに役に立つことができる。
【００１７】
本発明に基づくトレンチＤＭＯＳ素子の幾つかの実施の形態においては、また、第１のトレンチの底部の絶縁層の平均厚さも厚くし、これらのトレンチの上部の絶縁層の平均厚さをそのままにしている。これらの実施の形態のトレンチＤＭＯＳ素子は、上述した全ての利点を有している。更に、パワーＭＯＳＦＥＴの活性領域のトレンチの底部の絶縁層の厚さを厚くすることにより、ドーパント材料が絶縁層を貫通してｐ型拡散層に侵入することが低減され、それによって、パンチスルーを低減できる。
【００１８】
他の側面においては、本発明は、トレンチ二重拡散金属酸化膜半導体素子の製造方法及びこのトレンチ二重拡散金属酸化膜半導体素子の製造方法に基づいて製造されたトレンチ二重拡散金属酸化膜半導体素子を提供する。このトレンチＤＭＯＳ素子の製造方法においては、第１の伝導型の第１の領域と、第２の伝導型の第２の領域とを備える構造物を準備する。この構造物は、第１及び第２の領域を貫通して少なくとも部分的に延びた第１及び第２のトレンチを備える。そして、第１のトレンチの表面上には、第１の絶縁層が堆積される。第１の絶縁層は、第１のトレンチに亘る平均厚さｔ１を有する。次に、第２のトレンチの表面上には、第２の絶縁層が堆積される。第２の絶縁層は、第２のトレンチに亘る平均厚さｔ２を有する。２つの絶縁層の厚さは、厚さｔ１及び厚さｔ２のうち大きい方の値をｋとし、厚さｔ１及び厚さｔ２のうち小さい方の値をｍとして、ｋ／ｍが１以上、好ましくは約１．２以上に設定される。
【００１９】
本発明の様々な実施の形態においては、絶縁層の厚さの違いは、第１及び第２のトレンチ上に第１の絶縁層を堆積し、そして、第１の絶縁層の少なくとも一部上に少なくとも１つのマスク（例えば、絶縁層が酸化物層、例えばシリコン酸化物層である場合、酸化膜用のマスク）を堆積し、それによって、マスクされた領域とマスクされていない領域とを画定することにより、達成される。本発明の幾つかの実施の形態においては、マスクされた領域は、第２のトレンチの表面全体に延びており、マスクされていない領域は、第１のトレンチの表面全体に延びている。他の実施の形態（図７Ａ）においては、マスクされた領域は、第２のトレンチの表面全体と、第１のトレンチの表面の第１の部分（例えば底部）とに延びており、マスクされていない領域は、第１のトレンチの第２の部分に延びている。そして、マスクされていない領域上に延びている第１の絶縁層の全ての部分を、例えばエッチングにより取り除き、ｔ１≠ｔ２として、平均厚さｔ２を有する第２の絶縁層をマスクされていない領域に堆積する。通常、第１のトレンチがトランジスタの活性領域に配置され、第２のトレンチがトランジスタの端部領域に配置されている場合、ｔ２＞ｔ１とする。この製造方法は、特に、上述した種類のトレンチＤＭＯＳ素子を製造するのに有益である。
【００２０】
他の側面として、本発明は、トレンチＤＭＯＳトランジスタ及び同様の素子を形成するのに有用な中間構造物（intermediary article）及びその製造方法を提供する。この構造物は、第１の伝導型の第１の領域と、第２の伝導型の第２の領域とを備える。第１のトレンチは、第１及び第２の領域を貫通して少なくとも部分的に延びており、第１及び第２の壁を有し、第１の底部で終わっている。第１の壁は、第１の底部からこの構造物の表面に延びており、第１の壁と表面の交差部は、第１の部位を画定している。第２のトレンチは、第１及び第２の領域を貫通して少なくとも部分的に延びており、第３及び第４の壁を有し、第２の底部で終わっている（第２の底部は、第２の部位を画定している）。絶縁材料（通常、絶縁酸化物、例えばシリコン酸化物）が、少なくとも第１の部位に堆積される。幾つかの実施の形態においては、絶縁材料は、同様に、第２の部位上にも延びている。この構造物には、マスクされた領域とマスクされていない領域を画定する少なくとも１つのマスクが設けられる。マスクされた領域は、第１の部位に延びており、幾つかの実施の形態においては、第２の部位にも延びている。マスクされていない領域は、マスクされた領域以外の全ての領域に延びており、通常、第２のトレンチの第３及び第４の壁の少なくとも一部を含む。
【００２１】
本発明に基づく中間構造物を用いて、本発明のトレンチＤＭＯＳトランジスタ及び素子を製造することができ、（例えば、絶縁材料がシリコン酸化物層であり、少なくとも１つのマスクが酸化膜用のマスクである場合、エッチングにより）マスクされていない領域に存在する絶縁材料を除去し、そして、（少なくとも１つのマスクを除去する前又は後に）マスクされていない領域上に、同じ又は異なる絶縁材料を堆積する。上述した利点を得るために、このように、絶縁材料（ゲート酸化物層及び／又は犠牲酸化物層を構成する）の厚さを、トレンチＤＭＯＳ素子のマスクされた領域とマスクされていない領域とで独立して変えることができる。
【００２２】
【発明の実施の形態】
本発明は、ゲート酸化膜の完全性（integrity）が向上されたトレンチＤＭＯＳ素子、特に降伏電圧が向上されたゲート酸化物層を有するトレンチＤＭＯＳ素子（及びその製造方法）を提供する。これらのトレンチＤＭＯＳ素子及びその製造方法は、特に、パワーＭＯＳＦＥＴ素子を製造する際に有益である。
【００２３】
図２は、本発明に基づいて製造されたトレンチＤＭＯＳ素子１の第１の実施の形態を示している。トレンチＤＭＯＳ素子１は、ｎ＋基板３を備え、ｎ＋基板３上には、ｎ型ドーパントが低濃度にドーピングされたエピタキシャル層５が成長されている。エピタキシャル層５内には、逆の伝導型のｐ型拡散層７が設けられている。ｐ型拡散層７の少なくとも一部の上には、ソースとして機能するｎ＋ドープエピタキシャル層９が設けられている。
【００２４】
エピタキシャル層５には、第１及び第２のトレンチ１１、１１’が設けられている。第１のトレンチ１１は、トレンチＤＭＯＳ素子１の活性領域１２に配置されており、第２のトレンチ１１’は、トレンチＤＭＯＳ素子１の端部領域１２’に配置されている。第２のトレンチ１１’には、ポリシリコン１４が埋め込まれており、ポリシリコン１４の一部は、ゲート１６に接触するために、第２のトレンチ１１’の上面から延びている。第１及び第２のトレンチ１１、１１’の内壁には、それぞれ第１及び第２の酸化物層１３、１３’が設けられており、第１及び第２の酸化物層１３、１３’の厚さは、それぞれｔ１、ｔ２であり、ここでｔ２＞ｔ１である。
【００２５】
第１及び第２の酸化物層１３、１３’の厚さｔ１、ｔ２は、ｔ２＞ｔ１の要求を満たすとともに、酸化物層の降伏電圧が、意図された最終用途において十分であるように選択される。端部領域１２’の酸化物層１３’をより厚く形成することにより、２回の酸化処理（two−dimensional oxidation）によりホーン又はこれに類似する欠陥が生じやすいトレンチの上端角部近傍の酸化物層の降伏電圧を、許容可能なレベルに維持することができる。更に、酸化物層をより厚く形成することにより、電界分布（electric field distribution）を、アバランシェ降伏がトランジスタの端部領域１２’ではなく、活性領域１２で起こるように、改善し、したがって、降伏電圧動作（breaｋdown voltage behavior）がより安定し、予測可能となる。また、シリコン酸化物層の厚さを厚くすることにより、プロセス制御が改良され、処理中の基板汚染を低減することができる。
【００２６】
通常、厚さｔ１、ｔ２は、比ｔ２：ｔ１が、少なくとも約１．２、より好ましくは少なくとも約１．５、最も好ましくは少なくとも約２．０となるように選択される。通常、（３０Ｖ素子の場合）、厚さｔ１は、４００〜７００Åであり、より好ましくは５００〜６５０Åであり、最も好ましくは５５０〜６００Åであり、一方、厚さｔ２は、通常、６００〜８４０Åであり、より好ましくは７５０〜１０５０Åであり、最も好ましくは１０００〜１４００Åである。一般的に、ゲート酸化膜の厚さ（すなわち、活性領域に位置するトレンチの酸化物層の厚さ）は、製造する素子の電圧によって決まる。
【００２７】
図３は、本発明に基づいて製造されたトレンチＤＭＯＳ素子２１の第２の実施の形態を示している。このトレンチＤＭＯＳ素子２１は、マスキング技術を用い、第１のトレンチ２５の底部に沿ったゲート酸化物層２３の部分の厚さを、図２に示すトレンチＤＭＯＳ素子１と比較して厚くしている点を除いて、図２に示すトレンチＤＭＯＳ素子１と同じである。このようにゲート酸化物層２３を厚くすることにより、絶縁層を貫通して、第１のトレンチ２５のこの領域のｐ型拡散層７に浸入するドーパント材料が低減され、それによって、パンチスルーを低減できる。なお、同時に、ゲート酸化物層は、第１のトレンチ２５の他の部分においてより薄くなり、それによって、アバランシェ降伏がトランジスタの端部領域ではなく、活性領域で起こることを保証する。これにより、次に、トレンチＤＭＯＳ素子２１の降伏電圧動作がより安定し、予測可能となる。第１のトレンチ２５の底部におけるデート酸化物層２３の代表的な厚さｔｂと、第１のトレンチ２５の側壁に沿った酸化物層の代表的な厚さｔｓは、それぞれ図２に示す厚さｔ１、ｔ２に相当する。
【００２８】
図４は、本発明に基づいて製造されたトレンチＤＭＯＳ素子３１の第３の実施の形態を示している。このトレンチＤＭＯＳ素子３１は、更なるマスキング工程を用いて、トレンチＤＭＯＳ素子３１の端部領域に絶縁酸化物層３３を形成している点を除いて、図３に示すトレンチＤＭＯＳ素子２１と同じであり、絶縁酸化物層３３は、厚さｔ１を有する第１の領域３５と、厚さｔ２を有する第２の領域３７とを備える。トレンチＤＭＯＳ素子３１の活性領域のゲート酸化物層３８の厚さはｔ３である。これらの酸化物層の厚さは、ｔ１＞ｔ２＞ｔ３となるように選択される。
【００２９】
この実施の形態では、通常、厚さｔ１、ｔ２は、比ｔ１：ｔ２が、少なくとも約１．５、より好ましくは少なくとも約３．０、最も好ましくは少なくとも約４．０となるように選択される。通常、厚さｔ１は、１５００〜２０００Åであり、より好ましくは２０００〜２５００Åであり、最も好ましくは３５００〜４５００Åであり、一方、厚さｔ２は、通常、６００〜８４０Åであり、より好ましくは７５０〜１０５０Åであり、最も好ましくは１０００〜１４００Åである。代表的な厚さｔ３は、図２に示す厚さｔ１に対応する。この実施の形態における第１の領域３５の厚さｔ１を更に厚くすることにより、ゲートランナの容量（Gate runner capacitance）を削減することができる。
【００３０】
図５は、本発明に基づいて製造されたトレンチＤＭＯＳ素子４１の第４の実施の形態を示している。このトレンチＤＭＯＳ素子４１は、マスキング技術を用いて、トレンチＤＭＯＳ素子４１の活性領域におけるトレンチ４７の底部に沿ったゲート酸化物層４５の部分４３の厚さを厚くしている点を除いて、図４に示すトレンチＤＭＯＳ素子３１と同じである。ゲート酸化物層４５の部分４３を厚くする利点は、図３に示す実施の形態において既に説明した通りである。ゲート酸化物層４５の部分４３の厚さｔ４は、通常、図４に示すトレンチＤＭＯＳ素子３１の厚さｔ２に相当する。
【００３１】
図６Ａ〜図６Ｅは、図４に示す種類のトレンチＤＭＯＳ素子を製造するために用いることができる本発明に基づくトレンチＤＭＯＳ素子の製造方法の第１の実施の形態を示している。図６Ａに示すように、従来のｎ＋ドープ基板５３上にｎドープエピタキシャル層５１を成長させる。３０Ｖ素子の場合、ｎドープエピタキシャル層５１の厚さは、通常、５．５μｍである。次に、注入及び拡散工程により、ｐ型拡散層５５を形成する。ｐ型拡散層５５は、基板全体に亘って均一であるので、マスクは不要である。ｐ型拡散層５５は、例えば、４０〜６０ｋｅＶで、ドーズ量を５．５×１０１３／ｃｍ３としてホウ素を注入することができる。
【００３２】
図６Ｂに示すように、ｐ型拡散層５５の表面を酸化物層で覆い、そして、従来通りに、露光及びパターン化して、マスク部５７を残すことにより、マスク酸化物層を形成する。マスク部５７は、第１及び第２のトレンチ５９、５９’の位置を画定するために使用され、第１及び第２のトレンチ５９、５９’は、反応性イオンエッチングによより通常１．５〜２．５μｍの深さまでエッチングすることによって、マスク開口を介してドライエッチングされる。
【００３３】
図６Ｃに示すように、マスク部５７は、通常、緩衝酸化物エッチング（buffered oxide etch）又はＨＦエッチングによって除去される。トレンチの形成工程は、パターン化されたトレンチマスクを除去する前に完了しているので、及びパターン化されたトレンチマスクは、トレンチ形成プロセス中はキャップ又は緩衝材（buffer）として機能するので、ドーパント材料は、ｐ型拡散層５５に浸出せず、そして、パンチスルーは、結果的に低減される。
【００３４】
マスク部５７を除去した後、犠牲酸化物層６１を、第１及び第２のトレンチ５９、５９’の内壁及びｐ型拡散層５５の表面を覆うように構造物全体に堆積する。犠牲酸化物層６１の厚さｔ２は、通常、８００Åの範囲内、好ましくは１０００Åの範囲内、最も好ましくは１２００Åの範囲内にある。
【００３５】
図６Ｄに示すように、第２のトレンチ５９’上に犠牲酸化膜用のマスク７１を堆積し、一方、第１のトレンチ５９は、露出したままにする。そして、酸化物エッチングにより、第１のトレンチ５９の表面から犠牲酸化物層６１を取り除く。
【００３６】
そして、図６Ｅに示すように、第１のトレンチ５９の表面にゲート酸化物層７５を堆積した後、ポリシリコン７７を堆積する。そして、ポリシリコン７７に塩化リンをドーピングし、若しくはヒ素又はリンを注入して、その抵抗率を下げ、ポリシリコン７７の抵抗率は、２０Ω／ｃｍ２の範囲内である。そして、第２のトレンチ５９’上に、フォトレジストポリシリコンマスク７９を設け、素子、例えば図２に示すトレンチＤＭＯＳ素子１を製造する従来の方法で、トレンチＤＭＯＳ素子が完成される。
【００３７】
図７Ａ〜図７Ｄは、本発明に基づくトレンチＤＭＯＳ素子の製造方法の第２の実施の形態を示している。図７Ａに示すように、この実施の形態では、平均厚さｔ１を有する犠牲酸化物層８２が、第２のトレンチ８３’の近傍を完全に覆うが、第１のトレンチ８３については底部のみを覆うように、図６Ｃに示す構造物の表面に第１及び第２の犠牲酸化膜用のマスク８１、８１’を堆積する。そして、得られる構造物に、図７Ｂに示すように、第１のトレンチ８３近傍の犠牲酸化物層８２の一部を除去する酸化物エッチングを施す。そして、図７Ｃに示すような構造物を得るために、第１及び第２の犠牲酸化膜用のマスク８１、８１’を除去し、平均厚さｔ２を有するゲート酸化物層８５を堆積する。そして、図７Ｄに示す構造物を得るために、ゲート酸化物層８５及び犠牲酸化物層８２上にポリシリコン層８７を堆積し、ポリシリコンにドーパントをドーピングし、第２のトレンチ８３’の上方にフォトレジストによるポリシリコン用のマスク８９を配置する。そして、素子、例えば図３に示すトレンチＤＭＯＳ素子２１が得られる従来の方法で、トレンチＤＭＯＳ素子が完成される。厚さｔ１、ｔ２は、図３に示すトレンチＤＭＯＳ素子２１に対して逆になっていることに注意すべきである。
【００３８】
図８Ａ〜図８Ｂは、本発明に基づくトレンチＤＭＯＳ素子の製造方法の第３の実施の形態を示している。図８Ａに示すように、この実施の形態では、図６Ａに示す構造物の表面に厚さｔ１を有する第１の酸化物層９１を堆積する。そして、第１の酸化物層９１を、少なくとも第１及び第２の開口９３、９３’を有する所定の形状にパターン化し、これによって、酸化膜用のマスクを形成する。そして、第１及び第２の開口９３、９３’を介して、異方性エッチングを行うことにより、対応する第１及び第２のトレンチ９５、９５’を形成する。エッチングされた構造物に、犠牲酸化物層（図示せず）が堆積され、エッチング中に生じたあらゆる損傷が除去され、この後、犠牲酸化物層は取り除かれる。
【００３９】
次に、第１及び第２のトレンチ９５、９５’に熱酸化を施して、ｔ１＞ｔ２である厚さｔ２を有する第２の酸化膜９７を、第１及び第２のトレンチ９５、９５’の表面に形成する。このような酸化膜は、例えば、酸素／水素雰囲気において約９５０℃で、堆積時間及び他のパラメータを、所望の膜厚が得られるように制御することによって、形成することができる。そして、第２のトレンチ９５’上に酸化膜用のマスク９９を堆積する。そして、素子に、通常、酸化物エッチングを施して、図６Ｄに示す構造物に類似した構造物を形成し、図６Ｅに関して説明した方法に類似した方法を用いて完了し、図４に示すトレンチＤＭＯＳ素子３１が得られる。必要に応じて、図５に示すような第１のトレンチ４７の底部近傍のゲート酸化物層４５が厚くされたトレンチＤＭＯＳ素子４１を形成するために、酸化物エッチングの前に、更なるマスキング工程（例えば、第１のトレンチ９５の底部に酸化膜用のマスクを設ける）を実行してもよい。
【００４０】
以上、様々な実施の形態を図示し、説明したが、上述の説明から、この実施の形態を修正及び変更することができ、このような修正及び変更は、添付の請求の範囲に基づく本発明の思想及び範囲から逸脱するものではない。例えば、本発明に基づく製造方法は、上述した様々な半導体領域の伝導性（conductivities）を逆にしたパワーＭＯＳＦＥＴの製造に適用してもよい。
【図面の簡単な説明】
【図１Ａ】
従来のＤＭＯＳ素子の平面図である。
【図１Ｂ】
図１に示すＤＭＯＳ素子の線１Ｂ−１Ｂに沿った断面図である。
【図１Ｃ】
図１Ｂに示す領域２の拡大図である。
【図２】
本発明に基づいて製造されたトレンチＤＭＯＳトランジスタの断面図である。
【図３】
本発明に基づいて製造されたトレンチＤＭＯＳトランジスタの断面図である。
【図４】
本発明に基づいて製造されたトレンチＤＭＯＳトランジスタの断面図である。
【図５】
本発明に基づいて製造されたトレンチＤＭＯＳトランジスタの断面図である。
【図６Ａ】
本発明に基づくトレンチＤＭＯＳトランジスタの製造方法における製造工程を説明する図である。
【図６Ｂ】
本発明に基づくトレンチＤＭＯＳトランジスタの製造方法における製造工程を説明する図である。
【図６Ｃ】
本発明に基づくトレンチＤＭＯＳトランジスタの製造方法における製造工程を説明する図である。
【図６Ｄ】
本発明に基づくトレンチＤＭＯＳトランジスタの製造方法における製造工程を説明する図である。
【図６Ｅ】
本発明に基づくトレンチＤＭＯＳトランジスタの製造方法における製造工程を説明する図である。
【図７Ａ】
本発明に基づくトレンチＤＭＯＳトランジスタの製造方法における製造工程を説明する図である。
【図７Ｂ】
本発明に基づくトレンチＤＭＯＳトランジスタの製造方法における製造工程を説明する図である。
【図７Ｃ】
本発明に基づくトレンチＤＭＯＳトランジスタの製造方法における製造工程を説明する図である。
【図７Ｄ】
本発明に基づくトレンチＤＭＯＳトランジスタの製造方法における製造工程を説明する図である。
【図８Ａ】
本発明に基づくトレンチＤＭＯＳトランジスタの製造方法における製造工程を説明する図である。
【図８Ｂ】
本発明に基づくトレンチＤＭＯＳトランジスタの製造方法における製造工程を説明する図である。
【図１Ａ】
0005442921.tif 000002
【図１Ｂ】
0005442921.tif 000003
【図１Ｃ】
0005442921.tif 000004
【図２】
0005442921.tif 000005
【図３】
0005442921.tif 000006
【図４】
0005442921.tif 000007
【図５】
0005442921.tif 000008
【図６Ａ】
0005442921.tif 000009
【図６Ｂ】
0005442921.tif 000010
【図６Ｃ】
0005442921.tif 000011
【図６Ｄ】
0005442921.tif 000012
【図６Ｅ】
0005442921.tif 000013
【図７Ａ】
0005442921.tif 000014
【図７Ｂ】
0005442921.tif 000015
【図７Ｃ】
0005442921.tif 000016
【図７Ｄ】
0005442921.tif 000017
【図８Ａ】
0005442921.tif 000018
【図８Ｂ】
0005442921.tif 000019