(57)【特許請求の範囲】
【請求項１】
金属からなる支持体の表面に直接粗化処理を施して、粗化面を形成する工程と、
該支持体の粗化面に直接配線層を形成する工程と、
該支持体の粗化面と該配線層上に誘電体層を積層する工程と、
このように構成した中間体から支持体を除去し、配線基板を得る工程と、
から成ることを特徴とする配線基板の製造方法。
【請求項２】
支持体上に形成される配線層が、接続パッドであることを特徴とする請求項１に記載の配線基板の製造方法。
【請求項３】
前記接続パッドは、Ａｕめっき層とＮｉめっき層とを積層したもの、Ａｕめっき層とＮｉめっき層とを積層したもの、Ａｕめっき層とＮｉめっき層とＣｕめっき層とを積層したもの、Ａｕめっき層とＰｄめっき層とＮｉめっき層とＣｕめっき層とを積層したもの、Ｎｉめっき層とＣｕめっき層とを積層したもの、のいずれかであることを特徴とする請求項２に記載の配線基板の製造方法。
【請求項４】
エッチングにより、該支持体の表面に粗化処理を施し、粗化面を形成することを特徴とする請求項１〜３のいずれか１項に記載の配線基板の製造方法。
【請求項５】
酸化処理により酸化膜を設けることにより、該支持体の表面に粗化処理を施し、粗化面を形成することを特徴とする請求項１〜３のいずれか１項に記載の配線基板の製造方法。
【請求項６】
めっきにより、該支持体の表面に粗化処理を施し、粗化面を形成することを特徴とする請求項１〜３のいずれか１項に記載の配線基板の製造方法。
【請求項７】
前記支持体の表面は、ブラスト処理により、粗化面に形成されることを特徴とする請求項１〜３のいずれか１項に記載の配線基板の製造方法。
【請求項８】
誘電体層が、樹脂からなる絶縁層又はソルダレジスト層であることを特徴とする請求項１〜７のいずれか１項に記載の配線基板の製造方法。
【請求項９】
前記支持体の粗化面の表面形状が、配線基板の支持体除去面の誘電体層及び配線層の表面に転写され、該誘電体層及び配線層の表面が粗化面に形成されることを特徴とする請求項１〜８のいずれか１項に記載の配線基板の製造方法。
【請求項１０】
前記支持体の表面の粗化の程度は、
３００ｎｍ  ≦  Ｒａ  ≦  ８００ｎｍ、
３．５μｍ  ≦  Ｒｚ  ≦  ７μｍ、
であることを特徴とする請求項１〜９のいずれか１項に記載の配線基板の製造方法。
【請求項１１】
該支持体の粗化面に配線層としての接続パッドを形成し、該支持体の粗化面の表面形状が該接続パッドの表面に転写され、該接続パッド表面が粗化面に形成されることを特徴とする請求項２〜１０のいずれか１項に記載の配線基板の製造方法。
【請求項１２】
前記誘電体層に、配線層を底面に露出し、開口部の面積が底部側の面積より大きい逆円錐台形状の開口部を形成し、該誘電体層上に、開口部の底面及び側面を含む領域を覆う金属層からなる配線を形成することを特徴とする請求項１〜１１のいずれか１項に記載の配線基板の製造方法。
【請求項１３】
金属からなる支持体の表面に直接粗化処理を施し、粗化面を形成する工程と、
該支持体の粗化面に直接配線層を形成する工程と、
該支持体の粗化面と該配線層上に誘電体層を積層する工程と、
このように構成した中間体から支持体を除去し、配線基板を得る工程と、
該配線基板の支持体除去面に、半導体素子を搭載する工程と、
から成ることを特徴とする半導体装置の製造方法。
【請求項１４】
支持体上に形成される配線層が、接続パッドであることを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
金属からなる支持体の表面に直接粗化処理を施し、粗化面を形成する工程と、
該支持体の粗化面に直接配線層を形成する工程と、
該支持体の粗化面と該配線層上に誘電体層を積層する工程と、
このように構成した中間体から支持体を除去し、配線基板を得る工程と、
該配線基板の支持体除去面と対向する面に、半導体素子を搭載する工程と、
から成ることを特徴とする半導体装置の製造方法。
【請求項１６】
支持体上に形成される配線層が、接続パッドであることを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
金属からなる支持体の表面に直接粗化処理を施し、粗化面を形成する工程と、
該支持体の粗化面に直接配線層を形成する工程と、
該支持体の粗化面と該配線層上に誘電体層を積層し、中間体を得る工程と、
該中間体の、前記支持体との接触面と対向する面上に、半導体素子を搭載する工程と、
該中間体から支持体を除去し、半導体装置を得る工程と、
から成ることを特徴とする半導体装置の製造方法。
【請求項１８】
支持体上に形成される配線層が、接続パッドであることを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
誘電体層が、樹脂からなる絶縁層又はソルダレジスト層であることを特徴とする請求項１３〜１８のいずれか１項に記載の半導体装置の製造方法。
【請求項２０】
エッチングにより、該支持体の表面に粗化処理を施し、粗化面を形成することを特徴とする請求項１３〜１９のいずれか１項に記載の半導体装置の製造方法。
【請求項２１】
めっきにより、該支持体の表面に粗化処理を施し、粗化面を形成することを特徴とする請求項１３〜１９のいずれか１項に記載の半導体装置の製造方法。
【請求項２２】
酸化処理により酸化膜を設けることにより、該支持体の表面に粗化処理を施し、粗化面を形成することを特徴とする請求項１３〜１９のいずれか１項に記載の半導体装置の製造方法。
【請求項２３】
前記支持体の表面は、ブラスト処理により、粗化面に形成されることを特徴とする請求項１３〜１９のいずれか１項に記載の半導体装置の製造方法。
【請求項２４】
前記支持体の粗化面の表面形状が、配線基板の支持体除去面の誘電体層及び配線層の表面に転写され、該誘電体層及び配線層の表面が粗化面に形成されることを特徴とする請求項１３〜２３のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置や半導体パッケージに使用される配線基板の製造方法、特に、製造過程での補強のために支持体を用い、その支持体上にビルドアップ方式で絶縁層や配線層を積層して形成した後、支持体を除去することによって形成する、配線基板の製造方法に関する。更に本発明は、同様の方法で形成する配線基板を用いて半導体装置を形成する半導体装置の製造方法にも関する。
【背景技術】
【０００２】
配線基板の製造時における補強のために支持体を用いることが行われる。このように支持体を用いて配線基板を製造する場合の従来技術として、支持体の表面に誘電体層（絶縁層やソルダーレジスト層）と配線層とを積層して中間体を形成し、この中間体から支持体を除去して、配線基板を得る、という配線基板の製造方法が知られている。
【０００３】
この製造方法により得られた配線基板上に半導体素子を搭載して、半導体装置を得た例を、図１及び２に示す。図１において、配線基板（多層配線基板ないし半導体パッケージ）１０は、例えば、ビルドアップ方式で配線層１０ｂと誘電体層としての絶縁層１０ｃとを交互に積層して形成し、最上層と最下層にソルダレジスト層１１を形成する。各層間の配線層１０ｂの電気的な接続は、絶縁層１０ｃを貫通するビア部分により行われる。
【０００４】
図２は、図１の半導体装置において半導体素子搭載部を詳細に示すものである。配線基板１０の最上層にソルダレジスト層１１があり、このソルダレジスト層１１の所定位置に開口部を形成し、この開口部にビアにて配線基板１０の配線層１０ｃと電気的に接続される接続パッド１７を形成する。
【０００５】
配線基板１０上には、フリップチップ接続により、半導体素子１３が搭載される。この場合、例えば、配線基板１０の接続パッド１７に、はんだペーストの塗布等により、はんだ１６を設ける。次いで、端子にバンプ１４を形成した半導体素子１３を、接続パッド１７上に位置決めし、はんだ１６とバンプ１４を溶融させ、半導体素子１３と接続パッド１７とを電気的に接続する。そして、半導体素子１３と配線基板１０のソルダレジスト層１１との間に、液状のアンダーフィル樹脂１２を充填し、硬化する。
【０００６】
本発明に関連する先行技術として、次のような文献が知られている。なお、上記の図１及び図２に従来例として示した配線基板（半導体装置）は、次の特許文献１及び特許文献２に記載されたものであり、特に、特許文献２の図１（実施例１）、図９（実施例９）に記載された実施形態の多層配線基板に相当する。
【０００７】
特許文献１（特開２０００−３２３６１３号公報）によると、半導体装置用の多層基板において、半導体素子の搭載される搭載面を可及的に平坦に形成でき、且つ厚さを可及的に薄く形成するために、絶縁層の両面に形成された導体配線及び／又はパッドを電気的に接続するビアが、絶縁体を貫通して形成され、且つ外部接続端子側に開口されている開口面積が半導体素子搭載面側の底面面積より大きい円錐台状の凹部に形成する、ことが開示されている。また、半導体素子用パッド等と金属板との間の密着性を向上するために、金属板と半導体素子用パッドとの間にシードレイヤを形成することが開示されている。
【０００８】
また、特許文献２（特開２００７−１３０９２号公報）では、薄型化が可能であって、高密度配線に対応可能な配線基板を得るために、支持基板上に第１のソルダレジスト層を形成し、該第１のソルダレジスト層に第１開口部を形成し、該第１開口部に半導体素子搭載用の電極を形成し、電極上に絶縁層を形成し、この絶縁層に、前記電極に接続される配線部を形成し、次いで、配線部に、第２ソルダレジスト層を形成し、第２ソルダレジスト層に第２の開口部を形成することが開示されている。そして、支持体を除去し、配線基板を得ることが開示されている。
【０００９】
また、特許文献３（特開２００６−１８６３２１号公報）では、回路基板の接続パッドの数が増加してそのピッチが狭小化する場合であっても、不具合なく接続パッド上に電解めっき層を形成できるにようにするため、金属板上に複数層の配線層を形成し、金属板及び配線層をめっき給電経路に利用し、最上層の配線層が形成された後、金属層を除去することが開示されている。また、金属板に粗面化処理を施した後に、樹脂フィルムを貼着することも開示されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０００−３２３６１３号公報
【特許文献２】特開２００７−１３０９２号公報
【特許文献３】特開２００６−１８６３２１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上述のように、例えば、図１及び図２に示した従来技術による、半導体装置によると、配線基板１０の支持体に接していた面のソルダレジスト層１１の表面を半導体素子１３の搭載面２７とする場合は、ソルダレジスト層１１表面が、平坦となり過ぎ、ソルダジレスト層１１の濡れ性が不十分となることがある。この場合は、アンダーフィル樹脂１２に図２に示すようにボイド１５が発生し、アンダーフィル樹脂１２と誘電体層であるソルダレジスト層１１との間で剥離を生ずるおそれがある。また、逆に、ソルダレジスト層１１の濡れ性が十分すぎる場合は、アンダーフィル樹脂１２が配線基板１０上に流れすぎてしまい、出来上がった半導体パッケージの外観不良が発生する。
【００１２】
上記のように図１、２の従来例に示された配線基板（半導体装置）では、単に支持体上に誘電体層（絶縁層とソルダレジスト層）と配線層を積層し中間体を形成し、この中間体から、支持体を除去して配線基板を得ている。一般的に、なんら処理の施されていない金属板や金属箔の表面は、非常に平坦なものである。よって、このような金属板や金属箔を支持体として用い、配線基板の支持体除去面を半導体素子搭載面とした場合、ソルダレジスト層表面が、平坦面となり過ぎる場合がある。このため、ソルダレジスト層とアンダーフィル樹脂との濡れ性が不十分となり、アンダーフィル樹脂中にボイドが発生する。
【００１３】
特許文献１及び２に記載された先行技術は、上述のように、図１及び図２に示した従来と同様のものである。したがって、これら特許文献１及び２に記載の配線基板（半導体装置）においても、図１及び図２に示した従来例と同様の問題が生ずる。
【００１４】
また、特許文献３では、配線基板の製造工程において、金属板に粗面化処理を施した後に、樹脂フィルムを貼着することが開示されているものの、同特許文献３では、金属板上に接続パッドを形成した後にこの金属板の表面に粗面化処理を施しているので、接続パッド自体が、粗面化された金属板と接合されることはなく、金属板を除去した後に、接続パッドの表面が粗面化された状態に形成されることはない。
【００１５】
そこで、本発明では、半導体素子搭載面を粗化面とすることにより、アンダーフィル樹脂と半導体素子搭載面となる絶縁層やソルダーレジスト層との間の濡れ性を調整すること、特に、アンダーフィル樹脂を充填する時のアンダーフィル樹脂の流動性を制御し、ボイド等発生しないよう、良好にアンダーフィル樹脂を形成することを可能とする、配線基板及び半導体装置の製造方法を提供することを課題とする。
【００１６】
また、支持体上に絶縁層及び配線層を積層して配線基板を形成する場合において、配線基板（中間体）を形成する支持体表面を粗化面とすることにより、製造中の支持体と絶縁層やソルダーレジスト層と間の密着性を良好にし、製造中に不意に支持体と配線基板が剥離する等の不良品が発生するのを防止することのできる配線基板及び半導体装置の製造方法を提供することを課題とする。
【課題を解決するための手段】
【００１７】
上記の課題を達成するために、本発明に係る配線基板の製造方法では、金属からなる支持体の表面に直接粗化処理を施して、粗化面を形成する工程と、該支持体の粗化面に直接配線層を形成する工程と、該支持体の粗化面と該配線層上に誘電体層を積層する工程と、このように構成した中間体から支持体を除去し、配線基板を得る工程と、から成ることを特徴とする。
【００１８】
また、本発明の半導体装置の製造方法は、金属からなる支持体の表面に直接粗化処理を施し、粗化面を形成する工程と、該支持体の粗化面に直接配線層を形成する工程と、該支持体の粗化面と該配線層上に誘電体層を積層する工程と、このように構成した中間体から支持体を除去し、配線基板を得る工程と、該配線基板の支持体除去面に、半導体素子を搭載する工程と、から成ることを特徴とする。
【００１９】
また、本発明の半導体装置の製造方法は、金属からなる支持体の表面に直接粗化処理を施し、粗化面を形成する工程と、該支持体の粗化面に直接配線層を形成する工程と、該支持体の粗化面と該配線層上に誘電体層を積層する工程と、このように構成した中間体から支持体を除去し、配線基板を得る工程と、該配線基板の支持体除去面と対向する面に、半導体素子を搭載する工程と、から成ることを特徴とする。
【００２０】
また、本発明の半導体装置の製造方法は、金属からなる支持体の表面に直接粗化処理を施し、粗化面を形成する工程と、該支持体の粗化面に直接配線層を形成する工程と、該支持体の粗化面と該配線層上に誘電体層を積層し、中間体を得る工程と、該中間体の、前記支持体との接触面と対向する面上に、半導体素子を搭載する工程と、該中間体から支持体を除去し、半導体装置を得る工程と、から成ることを特徴とする。
【発明の効果】
【００２１】
以上のように、本発明によれば、支持体の表面に、誘電体層や配線層を形成する前に、粗化処理を行っているので、支持体の粗化面が絶縁層やソルダーレジスト層、或いは接続パッドの表面に転写され、アンダーフィル樹脂と絶縁層やソルダーレジスト層（即ち、誘電体層）との間の濡れ性が調整される。特に、液状のアンダーフィル樹脂を充填する時のアンダーフィル樹脂の流動性が制御され、アンダーフィル樹脂内にボイド等が発生するのが防止される。したがって、半導体素子と配線基板との間にアンダーフィル樹脂を良好に充填することができる。
【００２２】
また、支持体の表面を粗化面とすることにより、製造中の支持体と絶縁層やソルダーレジスト層（誘電体層）との密着性が良好となり、製造中に不意に支持体と配線基板が剥離する等のことが防止される。よって配線基板や半導体装置の製造不良が生ずるのが防止される。
【００２３】
特に、図２で示した従来技術によると、半導体素子の搭載に先立ち、アンダーフィル樹脂１２のボイド１５発生防止のため、ソルダレジスト層１１の表面を、例えば、プラズマ処理、デスミア処理等によるエッチングで粗面化する必要があった。それに対し、本発明によると、支持体の表面を粗面化することにより、支持体の粗化面の表面形状をソルダレジスト層表面に転写することができる。よって、アンダーフィル樹脂のボイド発生防止のために、もはやソルダレジスト層に対する特別な粗面化の処理は必要なくなる。
【図面の簡単な説明】
【００２４】
【図１】従来の多層配線基板を用いた半導体パッケージの断面図である。
【図２】図１の従来例の半導体素子搭載部の詳細断面図である。
【図３】本発明の第1実施形態による配線基板の製造方法（前半部）を示す。
【図４】本発明の第1実施形態による配線基板の製造方法（後半部）を示す。
【図５】第1実施形態により製造した配線基板を用いた半導体装置の断面図である。
【図６】本発明の第２実施形態による配線基板の製造工程を示す。
【図７】図６の工程に続く配線基板の製造工程を示す。
【図８】本発明の第２実施形態による配線基板の製造工程の変形例を示す。
【図９】本発明の第３実施形態による配線基板の製造方法（前半部）を示す。
【図１０】本発明の第３実施形態による配線基板の製造方法（後半部）を示す。
【図１１】第３実施形態により製造した配線基板を用いた半導体装置の断面図である。
【図１２】本発明の第４実施形態による配線基板の製造方法（前半部）を示す。
【図１３】本発明の第４実施形態による配線基板の製造方法（後半部）を示す。
【図１４】第４実施形態により製造した配線基板を用いた半導体装置の断面図である。
【図１５】めっき層の表面に粗化処理を施す場合を示す。
【図１６】支持体の表面粗さを示す図である。
【図１７】支持体の表面粗さを示す図である。
【発明を実施するための形態】
【００２５】
以下、添付図面を参照して本発明の実施の形態について詳細に説明する。
図３及び図４は本発明の第１実施形態に係る配線基板の製造方法を工程順に示すものである。図３（ａ）において、支持体２０を準備する。支持体２０としては、例えば、Ｃｕ等からなる金属板、或いは同様にＣｕ等からなる金属箔を用いるのが一般である。Ｃｕから成る銅箔の場合は、圧延銅箔、電解銅箔等が好適に用いられる。
【００２６】
後の工程で絶縁層２３を形成する支持体２０の表面を粗面化するための表面処理が施される。表面処理の方法として、エッチング、酸化、めっき、ブラスト等の方法がある。後述のように、本発明の実施例においては、支持体２０の表面に対して過硫酸アンモニア溶液のスプレーによるソフトエッチング（ウェットエッチング）を行う、いわゆる粗化処理を施す。粗化処理を施し、微小な凹凸面となった支持体２０の表面２０ａを図３（ｂ）に示す。
【００２７】
次に、図３（ｃ）において、支持体１０の表面にめっきレジスト層２１を形成し、通常の方法でパターニングする。パターニングの方法としては、例えば、スクリーン印刷によるパターン形成方法、フォトリソ法によるパターン形成方法がある。フォトリソ法による場合は、所定位置の複数の開口を有するマスク（図示せず）を利用して露光・現像することにより、露光された部分のめっきレジスト層２１を除去し、多数の開口部２１ａを形成する。
【００２８】
次に、図３（ｄ）に示すように、支持体２０自体を一方の電極として、電解めっきを施す。この場合の電解めっきとして、Ａｕめっき層２２ａとＮｉめっき層２２ｂをめっきレジスト２１の開口部２１ａに形成し、めっき層２２とする。なお、めっき層２２は後の工程でフリップ−チップ方式で半導体素子が搭載される場合において半導体素子の電極端子と接続される接続パッドとして使用されるか、或いは外部接続端子の接続パッドとして使用されるものであるが、めっき層としては、他に支持体２０側から順に、Ａｕ／Ｎｉ／Ｃｕ、Ａｕ／Ｐｄ／Ｎｉ／Ｃｕ、Ｎｉ／Ｃｕ等の組合に積層することが可能である。次に、図３（ｅ）において、めっきレジスト層２１を除去する。
【００２９】
次に、図３（ｆ）に示すように、Ａｕめっき層２２ａとＮｉめっき層２２ｂからなるめっき層２２を形成した支持体２０の表面全体に、エポキシ樹脂やポリイミド樹脂等からなる樹脂フィルムを積層することにより、誘電体層としての絶縁層２３を形成する。この場合において、支持体２０の表面２０ａに予め粗化処理が施されているので、支持体２０と絶縁層２３との間の密着性は良好に維持され、配線基板の製造工程中における補強の機能を十分に果たすと共に、後の工程で、支持体２０を除去する場合に支障を来すことがないようにされる。
【００３０】
次に、図４（ａ）において、支持体２０上のめっき層２２を狙ってレーザ加工等により絶縁層２３に開口部としてのビア孔２４を形成する。このビア孔２４は、開口部側の面積が底部側の面積より大きい逆円錐台形状である。これにより、ビア孔２４の底面にめっき層２２を露出させる。次に、図４（ｂ）において、例えば、セミアディティブ法等により、ビア孔２４の底面及び壁面を含む領域を覆う金属層として、ビア及びパターンからなる配線層２５を形成する。これにより、配線層２５はそのビア部分でもって支持体２０に接触しているめっき層２２に電気的に接続される。
【００３１】
同様にして、図４（ｃ）示しているように、絶縁層２３の積層（図３（ｆ））、ビア孔２４の形成（図４（ａ））、配線層２５の形成（図４（ｂ））の各工程を所要の多層配線基板を形成するのに必要な回数だけ繰り返し形成する。そして、最上層の絶縁層２３及び配線層２５を覆って誘電体層としてのソルダレジスト２６を形成し、パターニングする。パターニングの方法としては、前述と同様、例えば、外部接続端子用の導体パッド２５ａに対応する位置に開口を有するマスク（図示せず）を利用して露光・現像することにより、露光された部分のソルダレジスト２６を除去し、最上層の配線層２５の外部接続端子用導体パッド２５ａが露出するように開口部２６ａを形成する。このように、支持体２０上に配線基板（多層配線基板ないし半導体パッケージ）が形成され、支持体２０を除去する前の状態のものを、本明細書において、「中間体」４０と称している。
【００３２】
次に、図４（ｄ）に示すように、エッチング等により支持体２０を除去する。これにより、支持体２０を除去した多層配線基板の面が半導体素子を搭載するための半導体素子搭載面２７となる。一方で、前述のように、最上層の配線層２５の外部接続端子用導体パッド２５ａを露出させた多層配線基板の面が外部接続端子面２８となる。このようにして、一方の面に半導体素子搭載面２７を有し、他方の面に外部接続端子面２８を有する配線基板（多層配線基板ないし半導体パッケージ）４２が完成した状態となる。
この際、支持体２０の粗化面２０ａの表面形状が、半導体素子搭載面２７の絶縁層２３に転写され、半導体素子搭載面２７が粗化面２３ａとなる。
【００３３】
図５は図３及び図４に示したような工程で完成した配線基板４２の半導体素子搭載面２７に、半導体素子３０を搭載した実装した状態を示す。なお、図５では、図４（ｄ）で示した完成した配線基板４２を上下逆転し、半導体素子搭載面２７を上側として示す。半導体素子３０を配線基板４２に実装するにあたっては、フリップ・チップ方式により半導体素子３０の電極と配線基板側の接続パッド１７とが電気的に接続され、且つ半導体素子３０と配線基板との間にはアンダーフィル樹脂３１が充填される。なお、半導体素子３０をフリップチップ接続により配線基板（半導体パッケージ）４２に搭載する場合、例えば、配線基板４２の接続パッド１７に、はんだペースト１６の塗布等により、はんだを設けておき、次いで、端子にバンプ１４を形成した半導体素子３０を、接続パッド１７上に位置決めし、はんだ１６とバンプ１４を溶融させ、半導体素子３０と接続パッド１７とを電気的に接続する。この後、半導体素子３０と配線基板（絶縁層またはソルダレジスト層）４２との間に、アンダーフィル樹脂３１を充填し、硬化する。
【００３４】
この際、粗化面２３ａにより、アンダーフィル樹脂３１の流れを制御できる。よって、ボイドが発生しないよう、良好にアンダーフィル樹脂３１を充填できる。
【００３５】
次に、図６及び図７を参照して本発明の第２実施形態に係る配線基板の製造方法を工程順に説明する。この第２実施形態において、第１実施形態における図３（ａ）〜（ｆ）で説明した工程はそのまま実行し、且つ図４（ａ）及び図４（ｂ）の工程を実行する。即ち図６では、図４（ａ）の工程と同様、支持体２０上のめっき層２２を狙ってレーザ加工等により絶縁層２３にビア孔２４を形成し、ビア孔２４の底面にめっき層２２を露出させ、更に、例えば、セミアディティブ法等により、ビア及びパターンからなる配線層２５を形成する。これにより、配線層２５はそのビア部分でもって支持体２０に接触しているめっき層２２に電気的に接続される。
【００３６】
次に、絶縁層２３及び配線層２５上にソルダレジスト２６を形成し、パターニングする。パターニングの方法としては、例えば、配線層２５の導体パッド２５ａに対応する位置に開口を有するマスク（図示せず）を利用して露光・現像することにより、露光された部分のソルダレジスト２６を除去し、配線層２５の導体パッド２５ａが露出するように開口部２６ａを形成する。そして、無電解めっきによりＡｕめっきとＮｉめっきからなるめっき層３３を導体パッド２５ａに形成する。なお、この場合のめっき層２２の組成も、図３（ｃ）で示した場合と同様に、他の組合せによる組成とすることもできる。
【００３７】
次に、図７（ａ）に示すように、エッチング等により支持体２０を除去する。これにより、支持体２０を除去した配線基板の面が、例えば、外部接続端子面２８となる。この場合、外部接続端子面２８を形成する絶縁層の面２３ａが粗面化された面となる。一方で、前述のように、配線層２５の導体パッド２５ａ上にめっき層により形成した接続パッド３３を形成した側が半導体素子搭載面２７となる。このようにして、一方の面に半導体素子搭載面２７を有し、他方の面に外部接続端子面２８を有する配線基板が完成した状態となる。なお、支持体２０を除去した配線基板の面を外部接続端子面２８とする場合の典型例として、例えば、配線基板をインターポーザーとして使用する場合が考えられる。この場合は、インターポーザーとしての配線基板の外部接続端子面２８と実装基板（図示せず）との間にアンダーフィル樹脂（図示せず）を充填する。
【００３８】
図７（ｂ）は、配線基板の半導体素子搭載面２７に半導体素子３０が実装され、半導体素子３０の上面の電極端子と配線基板の接続パッド３３との間がボンディングワイヤ３４により接続され、半導体素子３０やボンディングワイヤ３４等を含む領域が樹脂３５によって封止される。
【００３９】
或いは、図８（ａ）及び（ｂ）に示すように、支持体２０を除去する前の状態、即ち、図６に示すように、支持体２０を取り付けた配線基板の半導体素子搭載面２７に半導体素子３０が実装され、半導体素子３０の上面の電極端子と配線基板の接続パッド３３との間がボンディングワイヤ３４により接続され、半導体素子３０やボンディングワイヤ３４等を含む領域が樹脂３５により封止される。そして、樹脂封止後に、エッチング等により支持体２０を除去し、半導体素子３０を搭載した半導体装置を完成する。この場合、図７の場合と同様に、外部接続端子面２８を形成する絶縁層の面２３ａが粗面化された面となる。
【００４０】
なお上述の第２実施形態において、絶縁層２３と配線層２５を交互に積層して配線基板を多層に形成しても良いことは勿論である。また、ワイヤボンディングによる半導体素子３０の搭載に代えて、フリップチップ接続により半導体チップ３０を配線基板に搭載しても良い。
【００４１】
図９及び図１０は本発明の第３実施形態に係る配線基板の製造方法を工程順に示すものである。図３及び図４に示した第１実施形態と異なる点のみ説明する。図９（ａ）から図９（ｃ）までの工程は、図３（ａ）〜図３（ｃ）の工程と同じである。
【００４２】
第３実施形態（図９、図１０、図１１）は、支持体２０上に、最初にソルダレジスト等を形成することを特徴とする。よって、第３実施形態の製造工程は、前述の第１実施形態とは異なる。即ち、図９（ａ）で、支持体２０を用意し、図９（ｂ）で粗化面２０ａを形成後、図９（ｃ）で、ソルダレジスト層２９を形成する。
【００４３】
次いで、図９（ｄ）において、ソルダレジスト層２９の開口部２９ａにＡｕめっき層２２ａとＮｉめっき層２２ｂからなるめっき層２２を形成し、図９（ｅ）において、ソルダレジスト層２９及びめっき層２２上に絶縁層２３を形成する。
【００４４】
次に、図１０（ａ）において、支持体２０上のめっき層２２を狙ってレーザ加工等により絶縁層２３に開口部としてのビア孔２４を形成する。このビア孔２４は、開口部側の面積が底部側の面積より大きい逆円錐台形状である。これにより、ビア孔２４の底面にめっき層２２を露出させる。次に、図１０（ｂ）において、例えば、セミアディティブ法等により、ビア孔２４の底面及び壁面を含む領域を覆う金属層として、ビア及びパターンからなる配線層２５を形成する。これにより、配線層２５はそのビア部分でもって支持体２０に接触しているめっき層２２に電気的に接続される。
【００４５】
同様にして、図１０（ｃ）示しているように、絶縁層２３の積層、ビア孔２４の形成、配線層２５の形成の各工程を所要の多層配線基板を形成するのに必要な回数だけ繰り返し形成する。そして、最上層の絶縁層２３及び配線層２５を覆って誘電体層としてのソルダレジスト２６を形成し、パターニングする。このようにして、支持体２０上に配線基板（多層配線基板ないし半導体パッケージ）が形成された「中間体」４０を形成する。
【００４６】
次に、図１０（ｄ）に示すように、エッチング等により支持体２０を除去する。これにより、支持体２０を除去した多層配線基板の面が半導体素子を搭載するための半導体素子搭載面２７となる。一方で、前述のように、最上層の配線層２５の外部接続端子用導体パッド２５ａを露出させた多層配線基板の面が外部接続端子面２８となる。このようにして、一方の面に半導体素子搭載面２７を有し、他方の面に外部接続端子面２８を有する配線基板（多層配線基板ないし半導体パッケージ）４２が完成した状態となる。
この際、支持体２０の粗化面２０ａの表面形状が、半導体素子搭載面２７のソルダレジスト層２９に転写され、半導体素子搭載面２７が粗化面２９ａとなる。
【００４７】
図１１は図９及び図１０に示したような工程で完成した配線基板４２の半導体素子搭載面２７に、半導体素子３０を搭載した実装した状態を示す。なお、図１１では、図１０（ｄ）で示した完成した配線基板４２を上下逆転し、半導体素子搭載面２７を上側として示す。半導体素子３０を配線基板４２にフリップチップ接続により搭載する方法は、第１実施形態の場合と同様である。
【００４８】
以上に説明した第１、第２、第３実施形態における利点について次に説明する。
１）第１及び２実施形態では、支持体２０に粗面化処理を施した後、めっき層２２（接続パッド）を形成している。よって、支持体２０の粗化面にめっきレジスト層２１が食い込むことにより、めっきレジスト層２１と支持体２０との密着性が向上し、めっきレジスト層２１の下部におけるめっき形成用の開口部の縁等の不要部分へのめっき液しみ込みが発生せず、良好に安定した形状のめっき層２２を形成できことができる。
【００４９】
また、第３実施形態では、支持体２０に粗面化処理を施した後、ソルダレジスト層２９を形成している。よって、支持体２０の粗化面にソルダレジスト層２９が食い込むことにより、ソルダレジスト層２９と支持体２０との密着性が向上し、ソルダレジスト層２９の下部におけるめっき形成用の開口部の縁等の不要部分へのめっき液しみ込みが発生せず、良好に安定した形状のめっき層２２を形成できる。
このように、第１〜第３実施形態では、ソルダレジスト層２９と支持体２０との密着性が向上するため、製造工程中に、支持体２０から製造途中の中間体４０が剥離・脱落することを防止できる利点がある。
【００５０】
２）また、これら第１、第２、第３実施形態において、予め支持体２０に粗化面を形成後、めっき層２２（接続パッド）を形成するため、支持体２０の粗化処理によるエッチング等でめっき層２２が損傷することはない。よって、アンダーフィル樹脂を介して半導体素子を搭載する際、後述する第４実施形態の場合とは異なり、アンダーフィル樹脂の充填性のみ考慮して、支持体２０の粗化度を調整することができる。
【００５１】
３）粗化処理や除去処理の容易性から、支持体２０としては、銅箔や銅板が好適に使用される。特に、めっき層２２（接続パッド）として、Ａｕ／Ｎｉ／Ｃｕ、Ａｕ／Ｐｄ／Ｎｉ／Ｃｕ、Ｎｉ／Ｃｕ等、支持体２０と同じ材質のめっき層を含む場合、予め支持体２０に粗化処理を施してからめっき層２２を形成すると、支持体の粗化処理によるエッチング等でめっき層が損傷することなく好適である。
【００５２】
４）めっき層２２（接続パッド）表面が租化面に形成されていると、接続パッドに半導体チップをフリップチップ接続する際や、接続パッドにはんだボールを搭載したり、リードピンをはんだ付けする際に、はんだフラックスの気化ガスが粗化面の凹凸をガス抜き経路として放出される。  よって、気化ガスによるはんだ内のボイド発生を防止でき、はんだ接合性が向上する。
【００５３】
５）第１、第２、第３実施形態では、めっき層２２と絶縁層２３との密着性向上のため、図３（ｅ）の工程と図３（ｆ）の工程との間や、図９（ｄ）の工程と図９（ｅ）の工程との間において、めっき層２２表面に粗化処理を施すと好適である。図１５は、めっき層２２の表面を粗化処理した場合の例を示す。図１５は図３に示す第１実施形態の場合であって、図１５（ａ）は図３（ｅ）と同じである。図１５（ｂ）においては、例えば、めっき層２２の上側のＮｉめっき層２２ｂのみを粗化するために、その表面にエッチング液を照射し、粗化処理を行った場合を示す。これにより、Ｎｉめっき層２２ｂの表面２３ｃのみ粗化される。図１５（ｃ）は、めっき層２２のＮｉめっき層２２ｂの表面２３ｃに粗化処理を施した後、支持体２０の表面に樹脂フィルム２３を形成した状態を示し、図３（ｆ）に示した状態に対応する。図９の実施形態についても、同様に、図１５図（ｂ）で示した場合と同様な処理によって、めっき層２２の上側のＮｉめっき層２２ｂのみを粗化することができる。このめっき層２２表面の粗化処理により、めっき層２２の粗化面に絶縁層２３が食い込み、めっき層２２と絶縁層２３の密着性が向上する。なお、めっき層２２表面の粗化処理は、支持体２０の粗化処理の場合と同じ方法を使用することができる。
【００５４】
しかしながら、第１、２実施形態の場合には、めっき層２２の粗化処理の際に、支持体２０表面が更に粗化される場合がある。特に、めっき層２２（接続パッド）として、Ａｕ／Ｎｉ／Ｃｕ、Ａｕ／Ｐｄ／Ｎｉ／Ｃｕ、Ｎｉ／Ｃｕ等、支持体２０と同じ材質のめっき層を含む場合、このような傾向が顕著になる。この場合は、めっき層２２の粗化処理が支持体２０にも影響することによる粗度の増加を考慮して、前工程での支持体２０に対する粗化処理の程度を調整する。
【００５５】
図１２及び図１３は本発明の第４実施形態に係る配線基板の製造方法を工程順に示すものである。図３及び図４に示した第１実施形態と異なる点のみ説明する。この第４実施形態では、支持体２０の表面に粗化処理を施す前に、図１２（ｂ）に示すように、支持体１０の表面にめっきレジスト層２１を形成し、通常の方法でパターニングする。パターニングの方法としては、例えば、スクリーン印刷によりパターン形成方法、フォトリソ法によるパターン形成方法がある。フォトリソ法による場合は、所定位置の複数の開口を有するマスク（図示せず）を利用して露光・現像することにより、露光された部分のめっきレジスト層２１を除去し、多数の開口部２１ａを形成する。
【００５６】
次に、図１２（ｃ）に示すように、支持体２０自体を一方の電極として、電解めっきを施す。この場合の電解めっきとして、Ａｕめっき層２２ａとＮｉめっき層２２ｂをめっきレジスト２１の開口部２１ａに形成し、めっき層２２とする。次に、図１２（ｄ）において、めっきレジスト層２１を除去する。
【００５７】
次に、図１２（ｅ）に示すように、支持体２０の表面を粗面化するための表面処理が施される。表面処理の方法として、エッチング、酸化、めっき、ブラスト等の方法がある。後述のように、本発明の実施例においては、支持体２０の表面に対して過硫酸アンモニア溶液のスプレーによるソフトエッチングを行う、いわゆる粗化処理を施す。なお、粗面化する前の支持体２０の表面に既に形成されているめっき層２２は、この粗化処理の影響を受けることはなく、したがって、支持体２０の表面の平滑な面にめっき層２２が形成されたままである。即ち、銅からなる支持体２０のみエッチングされ、金とニッケルからなるめっき層２２の部分はエッチングされることはない。
【００５８】
次に、図１３（ａ）に示すように、めっき層２２を形成した支持体２０の表面全体に、エポキシ樹脂やポリイミド樹脂等からなる樹脂フィルムを積層することにより、絶縁層２３を形成する。この場合において、支持体２０の表面２０ａに予め粗化処理が施されているので、支持体２０と絶縁層２３との間の密着性は良好に維持され、配線基板の製造工程中における補強の機能を十分に果たすと共に、後の工程で、支持体２０を除去する場合に支障を来すことがないようにされる。支持体２０上のめっき層２２を狙ってレーザ加工等により絶縁層２３に開口部としてのビア孔２４を形成する。このビア孔２４は、開口部側の面積が底部側の面積より大きい逆円錐台形状である。これにより、ビア孔２４の底面にめっき層２２を露出させる。
【００５９】
第１実施形態と同様、絶縁層２３の積層、ビア孔２４の形成、配線層２５の形成の各工程を所要の多層配線基板を形成するのに必要な回数だけ繰り返し形成する。そして、最上層の絶縁層２３及び配線層２５を覆ってソルダレジスト２６を形成し、パターニングする。このようにして、支持体２０上に配線基板（多層配線基板ないし半導体パッケージ）が形成された「中間体」４０を形成する。
【００６０】
次に、図１３（ｂ）に示すように、エッチング等により支持体２０を除去する。これにより、支持体２０を除去した多層配線基板の面が半導体素子を搭載するための半導体素子搭載面２７となる。一方で、前述のように、最上層の配線層２５の外部接続端子用導体パッド２５ａを露出させた多層配線基板の面が外部接続端子面２８となる。このようにして、一方の面に半導体素子搭載面２７を有し、他方の面に外部接続端子面２８を有する配線基板（多層配線基板ないし半導体パッケージ）４２が完成した状態となる。
この際、支持体２０の粗化面２０ａの表面形状が、半導体素子搭載面２７の絶縁層２３に転写され、半導体素子搭載面２７が、粗化面２３ａとなる。
【００６１】
図１４は図１２及び図１３に示したような工程で完成した配線基板４２の半導体素子搭載面２７に、半導体素子３０を搭載した実装した状態を示す。なお、図１４では、図１３（ｂ）で示した完成した配線基板４２を上下逆転し、半導体素子搭載面２７を上側として示す。半導体素子３０を配線基板４２に実装するにあたっては、フリップチップ接続により搭載される点は、第１実施形態の場合の同様である。
【００６２】
以上のように、この第４実施形態（図１２、図１３、図１４）では、支持体２０に接続パッド１７となるめっき層２２を形成後、支持体２０に粗面化処理を施している。即ち、めっき層２２は、平坦な支持体２０上に形成されることになる。このため、接続パッド１７の裏面（絶縁層２３から露出する表面）に粗化処理の影響は及ばない。よって、接続パッド１７表面が平坦面に形成される。このため、粗化処理が、フリップチップ接続による半導体素子の搭載に際しての接続パッド２７のはんだ接合性に影響を及ぼすことはなく、従来と同様に、半導体素子をはんだ接合することができる。即ち、この第４実施形態においては、半導体素子を搭載する接続パッド１７の表面の平坦度が、前述の実施形態のように粗化面に形成された誘電体層表面に比較してより平坦となる。
【００６３】
表１は、本発明の実施例に係る配線基板の表面における濡れ性と表面粗さの関係を従来例及び比較例と共に示すものである。また、図１６及び図１７は、表１に示した濡れ性と表面粗さの関係を図で示すものである。上述の本発明による配線基板の製造工程において、支持体２０の表面を粗面化することによる荒れのために、絶縁層２３との濡れ性が調整される。
【表１】
0005456103.tif 000002
【００６４】
ここで、従来例（１）は、図２に示したような従来例において、ソルダレジスト層１１の表面に粗化処理として何も施さない場合である。従来例（２）は、同じソルダレジスト層１１の表面に、粗化処理としていわゆるデスミア処理を施した場合である。
【００６５】
また、実施例（１）は、支持体２０の材料として、圧延銅箔（粗化処理前の表面のＲａが３０．０〜４０．０ｎｍ）を使用し、亜塩素酸ナトリウム、水酸化ナトリウム、燐酸ナトリウムの混合液に浸漬することで、黒化処理（酸化処理）を行った支持体２０により、配線基板を得る場合である。また、実施例（２）及び（３）及び比較例は、支持体２０の材料として、電解銅箔を使用し、下記のような粗化処理を施した支持体２０により、配線基板を得る場合である。
【００６６】
即ち、実施例（２）及び（３）及び比較例における「粗化処理」とは、過硫酸アンモニア溶液のスプレーにより、支持体２０である電解銅箔の表面（粗化処理前のＲａがいずれも２００．０ｎｍ）をエッチング（この場合は、いわゆるソフトエッチング）を行い、スプレー時間を変化させることにより表１で示すような表面粗さを得た。
【００６７】
表面粗さを表すＲａ（ｎｍ）、Ｒｚ（μｍ）の測定にあったては、ＷＹＫＯ  ＮＴ２０００、接触角（度）の測定にあたっては、協和界面科学（株）製ＣＡ−ＶＰを使用した。滴下液として純水（滴下量＝４μＬ）を用いた。測定試料の表面に純水を滴下して、水の接触角を測定する方法である。
【００６８】
このように種々の表面粗さの支持体を用いて配線基板を作製し、フリップチップ接続により半導体素子を配線基板の搭載した場合について、様々な検討の結果、半導体と半導体素子との間に充填するアンダーフィル樹脂は、接触角測定における接触角が１００度より大きい場合は、濡れ性が不十分であり、逆に、接触角８７．５度以下の場合は濡れ性が過剰となることが理解された。
【００６９】
表１或いは図１６及び図１７に示すように、従来例では、ソルダレジスト層の面に粗化処理を施さない場合、即ち従来例（１）の場合より、粗化処理を施した場合、即ち従来例（２）の方がＲａ（ｎｍ）、Ｒｚ（μｍ）が大きく、ソルダレジスト層表面の接触角が小さくなり、濡れ性は向上している。本発明の実施例（１）〜（３）においては、従来例（１）、（２）のいずれと比較しても、Ｒａ（ｎｍ）、Ｒｚ（μｍ）が大きく、半導体素子搭載面（粗化面）の接触角がかなり小さくなり、配線基板の表面粗さが「粗」な状態となり、濡れ性が調整されていることが判る。特に、実施例（２）及び（３）のように、支持体の材料として電解銅箔を使用し、粗化処理を施した場合が最も配線基板表面の濡れ性が調整される。
【００７０】
しかしながら、比較例として示したように、接触角８３．０度と低く、濡れ性が過剰となり、アンダーフィル樹脂の流動性が高すぎる結果として半導体装置の製造上、特に半導体素子を配線基板上にフリップチップ接続する場合において好適でないことが判った。したがって、表１及び図１６、１７の結果から、粗面化の程度が、
３００ｎｍ  ≦  Ｒａ  ≦  ８００ｎｍ、
３．５μｍ  ≦  Ｒｚ  ≦  ７μｍ、
となるように、支持体の表面の粗さを調整するのが好適である。
【００７１】
このように従来は、従来例（２）のように、ソルダレジスト層に対しデスミアにより粗化処理を施していたが、この処理では、不十分な粗化面しか得られないことが判る。また、図３〜図５の実施形態のように、絶縁層が半導体素子搭載面となる場合、デスミアによる粗化処理が、ソルダーレジストに対する処理より困難であり、しかも、デスミア処理による場合は不十分な粗化面しか得られないこととなる。以上のことから、本発明の実施例（１）〜（３）では、粗化処理を簡単に行うことができる金属からなる支持体を用い、支持体を粗化処理後、支持体の粗化面の表面形状を絶縁層やソルダーレジスト層に転写している。よって、どのような材料で半導体素子搭載面が形成されていても、良好に粗化を行うことができる。
【００７２】
なお、化学的な方法で「粗化処理」を行う場合として、上記のような過硫酸アンモニア溶液のスプレーによるエッチングの他に、硫酸−過酸化水素系エッチング液やギ酸系エッチング液によるエッチング（ソフトエッチング）、ギ酸系エッチング液によるＣＺ処理等がある。また、粗面化する方法として、材料を黒化処理液（例えば、亜塩素酸ナトリウム、水酸化ナトリウム、燐酸ナトリウムの混合液）へ浸漬して処理を行う、黒化処理（酸化処理）と呼ばれる方法がある。この方法により、支持体の表面に酸化膜（支持体となる金属の酸化膜）を形成し、粗化面とする。或いはまた、物理的な粗化処理の方法として、サンドブラスト法がある。その他、めっき表面が針状となるニッケルめっきや、凹凸となる銅めっきを施す方法もある。
【００７３】
一般的な配線基板の製造ラインには、エッチング処理装置や、酸化処理（黒化処理）装置、めっき装置が備えられている。本発明では、これら既存の装置を利用して、支持体の粗化処理を行えるため、新たな設備投資が不要であり、実施に移行するのが容易である。
【００７４】
以上添付図面を参照して本発明の実施形態について説明したが、本発明は上記の実施形態に限定されるものではなく、本発明の精神ないし範囲内において種々の形態、変形、修正等が可能である。
【００７５】
例えば、上述の本発明の実施形態では、外部接続端子面に露出する接続パッド自体が外部接続端子となる、ＬＧＡ（Land Grid Array）型の配線基板（半導体パッケージ）のみ示したが、外部接続端子面に露出する接続パッドにはんだボールを接合したBGA（Ball Geid Array）型や、外部接続端子面に露出する接続パッドにピンを接合したPGA（Pinl Geid Array）型の配線基板（半導体パッケージ）について適用しても良いことは勿論である。
【００７６】
また、上述の実施形態においては、支持体として銅箔又は銅板を使用したが、これらの材料の他に、ステンレスやアルミニウムの箔又は板を使用することも可能である。
【産業上の利用可能性】
【００７７】
以上のように、本発明によれば、支持体の表面に粗化処理を施す工程を含んでいるので、半導体素子搭載面となる絶縁層又はソルダレジスト層に粗化処理された支持体の表面が転写され、したがって、半導体装置の製造工程においてアンダーフィル樹脂との間の濡れ性が良好な状態に調整され、これにより、アンダーフィル樹脂の充填時のアンダーフィル樹脂の流動性が制御され、ボイド等の発生が防止される。また、製造中の支持体と絶縁層又はソルダレジスト等との間の密着性が良好となり、製造中にふいに支持体と配線基板とが剥離する等の問題が発生するのが防止される。よって、品質の向上につながり、このような特徴を有する配線基板や半導体装置として、例えば、ＭＰＵ、チップセット、メモリー等を含む半導体パッケージ、或いはＤＬＬ３〔登録商標〕等のコアレスパッケージ等として広く適用することができる。
【符号の説明】
【００７８】
２０    支持体
２０ａ    支持体の粗化面
２１    めっきレジスト層
２１ａ    開口部
２２    めっき層
２３    絶縁層（誘電体層）
２３ａ    絶縁層の粗化面
２４    ビア孔（開口）
２５    配線層（金属層）
２６    ソルダレジスト層（誘電体層）
２７    半導体素子搭載面
２８    外部接続端子面
２９    ソルダレジスト層
２９ａ    ソルダレジスト層の粗化面
３０    半導体素子
４０    中間体
４２    配線基板（多層配線基板ないし半導体パッケージ）
【図１】
0005456103.tif 000003
【図２】
0005456103.tif 000004
【図３】
0005456103.tif 000005
【図４】
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【図５】
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【図６】
0005456103.tif 000008
【図７】
0005456103.tif 000009
【図８】
0005456103.tif 000010
【図９】
0005456103.tif 000011
【図１０】
0005456103.tif 000012
【図１１】
0005456103.tif 000013
【図１２】
0005456103.tif 000014
【図１３】
0005456103.tif 000015
【図１４】
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【図１５】
0005456103.tif 000017
【図１６】
0005456103.tif 000018
【図１７】
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