(57)【特許請求の範囲】
【請求項１】
内部バスを用いて複数のデータ信号をソースシンクロナス方式にて送受信する半導体集積回路であって、
前記複数のデータ信号とともにクロック信号を送信する送信回路と、
前記複数のデータ信号及び前記クロック信号を受信する受信回路と、
前記送信回路から前記受信回路へ前記複数のデータ信号及び前記クロック信号を中継する少なくとも１つの調整回路とを備え、
前記調整回路は、
前記送信回路又は前段の前記調整回路より送信される前記クロック信号を元にパルス状の制御信号を生成するパルス発生回路と、
前記送信回路又は前段の前記調整回路より送信される前記複数のデータ信号を入力し、前記制御信号によりスイッチングして前記受信回路又は後段の前記調整回路に前記複数のデータ信号を出力する複数のトライステート回路とを有することを特徴とする半導体集積回路。
【請求項２】
内部バスを用いて複数のデータ信号をソースシンクロナス方式にて送受信する半導体集積回路であって、
前記複数のデータ信号とともにクロック信号を送信する送信回路と、
前記複数のデータ信号及び前記クロック信号を受信する受信回路と、
パルス幅調整信号を生成する制御回路と、
前記送信回路から前記受信回路へ前記複数のデータ信号及び前記クロック信号を中継する少なくとも１つの調整回路とを備え、
前記調整回路は、
前記送信回路又は前段の前記調整回路より送信される前記クロック信号と前記パルス幅調整信号とを元にパルス状の制御信号を生成するパルス発生回路と、
前記送信回路又は前段の前記調整回路より送信される前記複数のデータ信号を入力し、前記制御信号によりスイッチングして前記受信回路又は後段の前記調整回路に前記複数のデータ信号を出力する複数のトライステート回路とを有することを特徴とする半導体集積回路。
【請求項３】
請求項２記載の半導体集積回路において、
温度変化を検知し、温度変化量に応じて前記制御回路を調整する温度検知回路を更に備えたことを特徴とする半導体集積回路。
【請求項４】
請求項２記載の半導体集積回路において、
電圧変化を検知し、電圧変化量に応じて前記制御回路を調整する電圧検知回路を更に備えたことを特徴とする半導体集積回路。
【請求項５】
請求項２記載の半導体集積回路において、
電流量の変化を検知し、前記電流量が一定になるように前記制御回路を調整するモニタ回路を更に備えたことを特徴とする半導体集積回路。
【請求項６】
請求項２記載の半導体集積回路において、
遅延時間の変化を検知し、前記遅延時間が一定になるように前記制御回路を調整するレプリカ回路を更に備えたことを特徴とする半導体集積回路。
【請求項７】
内部バスを用いて複数のデータ信号をソースシンクロナス方式にて送受信する半導体集積回路であって、
メモリインターフェースブロックと、
少なくとも１つのリードデータの調整回路と、
少なくとも１つの機能ブロックと、
少なくとも１つのライトデータの調整回路とを備え、
リードデータは、前記メモリインターフェースブロックからシリアルに接続された前記リードデータの調整回路にて送信され、それぞれの前記リードデータの調整回路よりそれぞれの前記機能ブロックにデータ転送され、
ライトデータは、前記複数の機能ブロックから前記ライトデータの調整回路にデータ転送され、シリアルに接続された前記ライトデータの調整回路より前記メモリインターフェースブロックへ送信され、
前記リードデータの調整回路及び前記ライトデータの調整回路は、
前記メモリインタフェースブロック又は前記機能ブロック又は前段の前記調整回路より送信される前記クロック信号を元にパルス状の制御信号を生成するパルス発生回路と、
前記メモリインタフェースブロック又は前記機能ブロック又は前段の前記調整回路より送信される前記複数のデータ信号を入力し、前記制御信号によりスイッチングして前記メモリインタフェースブロック又は前記機能ブロック又は後段の前記調整回路に前記複数のデータ信号を出力する複数のトライステート回路とを有することを特徴とする半導体集積回路。
【請求項８】
内部バスを用いて複数のデータ信号をソースシンクロナス方式にて送受信する半導体集積回路であって、
メモリインターフェースブロックと、
少なくとも１つのリードデータの調整回路と、
少なくとも１つの機能ブロックと、
少なくとも１つのライトデータの調整回路とを備え、
リードデータは、前記メモリインターフェースブロックからシリアルに接続された前記リードデータの調整回路にて送信され、それぞれの前記リードデータの調整回路よりそれぞれの前記機能ブロックにデータ転送され、
ライトデータは、前記複数の機能ブロックから前記ライトデータの調整回路にデータ転送され、シリアルに接続された前記ライトデータの調整回路より前記メモリインターフェースブロックへ送信され、
前記リードデータの調整回路及び前記ライトデータの調整回路は、
前記メモリインタフェースブロック又は前記機能ブロック又は前段の前記調整回路より送信される前記クロック信号と、パルス幅調整信号とを元にパルス状の制御信号を生成するパルス発生回路と、
前記メモリインタフェースブロック又は前記機能ブロック又は前段の前記調整回路より送信される前記複数のデータ信号を入力し、前記制御信号によりスイッチングして前記メモリインタフェースブロック又は前記機能ブロック又は後段の前記調整回路に前記複数のデータ信号を出力する複数のトライステート回路とを有することを特徴とする半導体集積回路。
【請求項９】
請求項７又は８に記載の半導体集積回路において、
前記リードデータの調整回路及び前記ライトデータの調整回路は、前記機能ブロック内又は前記機能ブロックに接する位置に配置されることを特徴とする半導体集積回路。
【請求項１０】
請求項１〜９のうちのいずれか１項に記載の半導体集積回路と、
高周波送受信インターフェース部と、
外部入出力インターフェース部とを備えた通信装置であって、
前記半導体集積回路は、前記高周波送受信インターフェース部及び前記外部入出力インターフェース部の少なくとも一方と、信号の送信又は受信を行うことを特徴とする通信装置。
【請求項１１】
請求項１〜９のうちのいずれか１項に記載の半導体集積回路と、
チューナ部と、
外部入出力インターフェース部とを備えた情報再生装置であって、
前記半導体集積回路は、前記チューナ部又は前記外部入出力インターフェース部の少なくとも一方と、信号の送信又は受信を行うことを特徴とする情報再生装置。
【請求項１２】
請求項１〜９のうちのいずれか１項に記載の半導体集積回路と、
ネットワークインターフェース部と、
外部入出力インターフェース部とを備え、
前記半導体集積回路は、前記ネットワークインターフェース部及び前記外部入出力インターフェース部の少なくとも一方と、信号の送信又は受信を行うことを特徴とする画像表示装置。
【請求項１３】
請求項１〜９のうちのいずれか１項に記載の半導体集積回路と、
ＣＣＤインターフェース部と、
外部入出力インターフェース部とを備えた電子装置であって、
前記半導体集積回路は、前記ＣＣＤインターフェース部及び前記外部入出力インターフェース部の少なくとも一方と、信号の送信又は受信を行うことを特徴とする電子装置。
【請求項１４】
請求項１〜９のうちのいずれか１項に記載の半導体集積回路と、
外部入出力インターフェース部とを備えた電子制御装置であって、
前記半導体集積回路は、前記外部入出力インターフェース部と信号の送信又は受信を行うことを特徴とする電子制御装置。
【請求項１５】
請求項１４記載の電子制御装置を備えたことを特徴とする移動体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、微細プロセスが採用されたＬＳＩ内の、送信側のコアから受信側のコアに高転送レートでデータ信号を伝送する半導体集積回路に関するものである。
【背景技術】
【０００２】
従来、ＬＳＩ内にて、送信側のコア（回路）から受信側のコア（回路）へデータ信号を伝送する場合、送信側コア及び受信側コアの両方に、同一のソースポイントよりクロックを分配し、送信側コア及び受信側コアのフリップフロップ（以下、ＦＦという。）を同期させて動作させている。このような動作方式で、数ＧＨｚ以上の高速なクロック周波数にて動作させる場合、送信側コアのＦＦの遅延時間とコア間の配線遅延時間と受信側コアのＦＦのセットアップ時間との合計時間を、クロックの１サイクルの周期以下にしなければ、正確にデータ信号を伝送することができないという課題がある。
【０００３】
この課題に対し、送り側ＬＳＩからデータと同時にソースクロックを同じ伝送経路で転送し、受け側ＬＳＩで前記ソースクロックによってデータをサンプリングした後に前記受け側ＬＳＩのクロックに同期化させることにより、伝送経路の遅延時間のばらつきやクロックスキューを抑えるようにした半導体集積回路がある（特許文献１参照）。
【０００４】
しかし、特許文献１に開示された従来の技術では、微細プロセスにて高速にデータ信号を伝送する場合、アイパターンを確保することが困難になる。例えば、プロセスの微細化に伴い、トランジスタのゲート長は縮小され、その結果、ブロック内の信号の配線長も短くなっている。そのため、ブロック内の配線で用いられるファイン層のシート抵抗やカップリング容量は大きくなっても性能を維持することが可能となる。一方、ＬＳＩ内に搭載されるハードマクロやプロセッサの総数は増加するため、ＬＳＩのチップ面積はほぼ一定となる。その結果、伝送線路の配線長が一定であるため、寄生する抵抗や容量の値は増加し、データの揺らぎ（ジッタ）によりアイパターンが小さくなる。
【０００５】
上記特許文献１の課題を解決するため、長距離配線を伝送する場合に発生するデータのスキュー（ジッタ）をダブルエッジトリガ型のラッチを用いて再調整する半導体集積回路がある（非特許文献１参照）。
【０００６】
図２１に、ダブルエッジトリガ型のラッチの一例を示す。ダブルエッジトリガ型のラッチは、トリガ信号ＣＫの電圧レベルの変化（波形立ち上がり及び波形立ち下がり）時に、データ信号Ｄの値をラッチし、これを出力Ｑに伝播する回路である。なお、図２１において、ＣＫＮはトリガ信号ＣＫを反転して得られる反転トリガ信号であり、ＣＫＰは反転トリガ信号ＣＫＮを反転して得られる正転トリガ信号である。
【０００７】
一方、図２２にて示したレベルトリガ型ラッチは、トリガ信号ＣＫの電位レベルがＨレベルにてデータ信号Ｄの値を出力Ｑに伝播し、トリガ信号ＣＫの電位レベルがＬレベルにて出力Ｑの値を保持するという回路である。なお、図２２において、ＣＫＢはトリガ信号ＣＫを反転して得られる反転トリガ信号である。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０００−３４７９９３号公報
【非特許文献】
【０００９】
【非特許文献１】Blaine Stackhouse, et al., "A 65 nm 2-Billion Transistor Quad-Core Itanium Processor", IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 44, NO. 1, pp. 18-31, JANUARY 2009
【発明の概要】
【発明が解決しようとする課題】
【００１０】
図２１に示したダブルエッジトリガ型のラッチは、図２２に示したレベルトリガ型ラッチとは異なり、波形立ち上がり及び波形立ち下がりのデータを取り込む２つのマスタラッチと、波形立ち上がり及び波形立ち下がりにて伝達対象とするマスタラッチを切り替えるスレーブラッチとが必要となる。そのため、データ信号が伝達する経路のトランジスタ段数が３段以上必要となり、回路も複雑化する。
【００１１】
すなわち、非特許文献１に開示された従来の技術では、データのスキューを再調整するダブルエッジトリガ型のラッチが複数必要となる長距離配線においてデータ信号のレイテンシが大きくなる。また、単一のクロック信号をトリガ信号として用いてダブルエッジトリガ型のラッチを動作させるため、消費電力が増大し、またノイズレベルも大きくなる。
【００１２】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、チップ内の高速伝送において、微細プロセスにおいても高転送レートでかつ低レイテンシを実現することにある。
【課題を解決するための手段】
【００１３】
本発明によれば、上記の課題を解決するために次のような手段を講じる。
【００１４】
第１に、内部バスを用いて複数のデータ信号をソースシンクロナス方式にて送受信する半導体集積回路であって、前記複数のデータ信号とともにクロック信号を送信する送信回路と、前記複数のデータ信号及び前記クロック信号を受信する受信回路と、前記送信回路から前記受信回路へ前記複数のデータ信号及び前記クロック信号を中継する少なくとも１つの調整回路とを備え、前記調整回路は、前記送信回路又は前段の前記調整回路より送信される前記クロック信号を元にパルス状の制御信号を生成するパルス発生回路と、前記送信回路又は前段の前記調整回路より送信される前記複数のデータ信号を入力し、前記制御信号によりスイッチングして前記受信回路又は後段の前記調整回路に前記複数のデータ信号を出力する複数のトライステート回路とを有するという態様を採用する。
【００１５】
これにより、長距離配線にて信号を伝達することにより発生するジッタをトライステート回路にてパルス発生回路により生成した制御信号のジッタに変換し、低減する。そのため、微細プロセスにおいても高転送レートでかつ低レイテンシを実現することが可能となる。
【００１６】
第２に、内部バスを用いて複数のデータ信号をソースシンクロナス方式にて送受信する半導体集積回路であって、前記複数のデータ信号とともにクロック信号を送信する送信回路と、前記複数のデータ信号及び前記クロック信号を受信する受信回路と、パルス幅調整信号を生成する制御回路と、前記送信回路から前記受信回路へ前記複数のデータ信号及び前記クロック信号を中継する少なくとも１つの調整回路とを備え、前記調整回路は、前記送信回路又は前段の前記調整回路より送信される前記クロック信号と前記パルス幅調整信号とを元にパルス状の制御信号を生成するパルス発生回路と、前記送信回路又は前段の前記調整回路より送信される前記複数のデータ信号を入力し、前記制御信号によりスイッチングして前記受信回路又は後段の前記調整回路に前記複数のデータ信号を出力する複数のトライステート回路とを有するという態様を採用する。
【００１７】
これにより、長距離配線にて信号を伝達することにより発生するジッタをトライステート回路にてパルス発生回路により生成した制御信号のジッタに変換し、低減する。更に、パルス発生回路により発生する制御信号のパルス幅を調整することが可能となる。そのため、微細プロセスにおいても更に高転送レートでかつ低レイテンシを実現することが可能となる。
【００１８】
第３に、温度変化を検知し、温度変化量に応じて前記制御回路を調整する温度検知回路を更に備えるという態様を採用する。
【００１９】
これにより、パルス発生回路の制御信号のパルス幅は、動作中において、温度変動に応じて最適なパルス幅に制御することが可能となる。
【００２０】
第４に、電圧変化を検知し、電圧変化量に応じて前記制御回路を調整する電圧検知回路を更に備えるという態様を採用する。
【００２１】
これにより、パルス発生回路の制御信号のパルス幅は、動作中において、電圧変化に応じて最適なパルス幅に制御することが可能となる。
【００２２】
第５に、電流量の変化を検知し、前記電流量が一定になるように前記制御回路を調整するモニタ回路を更に備えるという態様を採用する。
【００２３】
この構成によれば、パルス発生回路の制御信号のパルス幅は、動作中において、電流量をモニタすることにより、最適なパルス幅に制御することが可能となる。
【００２４】
第６に、遅延時間の変化を検知し、前記遅延時間が一定になるように前記制御回路を調整するレプリカ回路を更に備えるという態様を採用する。
【００２５】
この構成によれば、パルス発生回路の制御信号のパルス幅は、動作中において、レプリカ回路での遅延時間の変化に応じて最適なパルス幅に制御することが可能となる。
【００２６】
第７に、内部バスを用いて複数のデータ信号をソースシンクロナス方式にて送受信する半導体集積回路であって、メモリインターフェースブロックと、少なくとも１つのリードデータの調整回路と、少なくとも１つの機能ブロックと、少なくとも１つのライトデータの調整回路とを備え、リードデータは、前記メモリインターフェースブロックからシリアルに接続された前記リードデータの調整回路にて送信され、それぞれの前記リードデータの調整回路よりそれぞれの前記機能ブロックにデータ転送され、ライトデータは、前記複数の機能ブロックから前記ライトデータの調整回路にデータ転送され、シリアルに接続された前記ライトデータの調整回路より前記メモリインターフェースブロックへ送信される。しかも、上記リードデータの調整回路及び上記ライトデータの調整回路は、前記メモリインタフェースブロック又は前記機能ブロック又は前段の前記調整回路より送信される前記クロック信号を元にパルス状の制御信号を生成するパルス発生回路と、前記メモリインタフェースブロック又は前記機能ブロック又は前段の前記調整回路より送信される前記複数のデータ信号を入力し、前記制御信号によりスイッチングして前記メモリインタフェースブロック又は前記機能ブロック又は後段の前記調整回路に前記複数のデータ信号を出力する複数のトライステート回路とを有するという態様を採用する。
【００２７】
これにより、チップ内の信号配線を最適化し、高転送レートでかつ低レイテンシを実現することが可能となる。しかも、長距離配線にて信号を伝達することにより発生するジッタをトライステート回路にてパルス発生回路により生成した制御信号のジッタに変換し、低減する。そのため、微細プロセスにおいても高転送レートでかつ低レイテンシを実現することが可能となる。
【００２８】
第８に、内部バスを用いて複数のデータ信号をソースシンクロナス方式にて送受信する半導体集積回路であって、メモリインターフェースブロックと、少なくとも１つのリードデータの調整回路と、少なくとも１つの機能ブロックと、少なくとも１つのライトデータの調整回路とを備え、リードデータは、前記メモリインターフェースブロックからシリアルに接続された前記リードデータの調整回路にて送信され、それぞれの前記リードデータの調整回路よりそれぞれの前記機能ブロックにデータ転送され、ライトデータは、前記複数の機能ブロックから前記ライトデータの調整回路にデータ転送され、シリアルに接続された前記ライトデータの調整回路より前記メモリインターフェースブロックへ送信される。しかも、上記リードデータの調整回路及び上記ライトデータの調整回路は、前記メモリインタフェースブロック又は前記機能ブロック又は前段の前記調整回路より送信される前記クロック信号と、パルス幅調整信号とを元にパルス状の制御信号を生成するパルス発生回路と、前記メモリインタフェースブロック又は前記機能ブロック又は前段の前記調整回路より送信される前記複数のデータ信号を入力し、前記制御信号によりスイッチングして前記メモリインタフェースブロック又は前記機能ブロック又は後段の前記調整回路に前記複数のデータ信号を出力する複数のトライステート回路とを有するという態様を採用する。
【００２９】
これにより、チップ内の信号配線を最適化し、高転送レートでかつ低レイテンシを実現することが可能となる。しかも、長距離配線にて信号を伝達することにより発生するジッタをトライステート回路にてパルス発生回路により生成した制御信号のジッタに変換し、低減する。更に、パルス発生回路により発生する制御信号のパルス幅を調整することが可能となる。そのため、微細プロセスにおいても更に高転送レートでかつ低レイテンシを実現することが可能となる。
【００３０】
第９に、上記リードデータの調整回路及び上記ライトデータの調整回路は、前記機能ブロック内又は前記機能ブロックに接する位置に配置されるという態様を採用する。
【００３１】
この構成によれば、チップ内の信号配線を更に最適化し、高転送レートでかつ低レイテンシを実現することが可能となる。
【発明の効果】
【００３２】
以上のように本発明によれば、長距離配線にて信号を伝達することにより発生するジッタをトライステート回路にてパルス発生回路により生成した制御信号のジッタに変換し、低減する。そのため、微細プロセスにおいても高転送レートでかつ低レイテンシを実現することが可能となる。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施の形態１における半導体集積回路を示すブロック図である。
【図２】本発明の実施の形態１におけるパルス発生回路を示す回路図である。
【図３】本発明の実施の形態１における半導体集積回路の動作を示す波形図である。
【図４】本発明の実施の形態２における半導体集積回路を示すブロック図である。
【図５】本発明の実施の形態２におけるパルス発生回路を示す回路図である。
【図６】本発明の実施の形態３における半導体集積回路を示すブロック図である。
【図７】本発明の実施の形態４における半導体集積回路を示すブロック図である。
【図８】本発明の実施の形態４における半導体集積回路を示すレイアウトイメージ図である。
【図９】本発明の実施の形態４における長距離配線の断面図である。
【図１０】本発明の実施の形態４における半導体集積回路を示す電源配線図である。
【図１１】本発明に係る半導体集積回路を備えた通信装置の一例である携帯電話の概観を示す図である。
【図１２】図１１の携帯電話の構成を示すブロック図である。
【図１３】本発明に係る半導体集積回路を備えた情報再生装置の一例である光ディスク装置の概観を示す図である。
【図１４】図１３の光ディスク装置の構成を示すブロック図である。
【図１５】本発明に係る半導体集積回路を備えた画像表示装置の一例であるテレビジョン受像機の概観を示す図である。
【図１６】図１５のテレビジョン受像機の構成を示すブロック図である。
【図１７】本発明に係る半導体集積回路を備えた電子装置の一例であるデジタルカメラの概観を示す図である。
【図１８】図１７のデジタルカメラの構成を示すブロック図である。
【図１９】本発明に係る半導体集積回路を備えた移動体装置の一例である自動車の概観を示す図である。
【図２０】図１９の自動車における電子制御装置及びナビゲーション装置の構成を示すブロック図である。
【図２１】従来例におけるダブルエッジトリガ型ラッチの一例を示す図である。
【図２２】従来例におけるレベルトリガ型ラッチの一例を示す図である。
【図２３】（ａ）及び（ｂ）は本発明の実施の形態１におけるデータ信号及びクロック信号のジッタのシミュレーション結果を示す図である。
【発明を実施するための形態】
【００３４】
以下、本発明に係る半導体集積回路の実施の形態を図面に基づいて詳細に説明する。
【００３５】
《実施の形態１》
図１に示すように、実施の形態１に係る半導体集積回路は、送信回路１０１と、受信回路１０２と、調整回路１１０と、データ信号ＤＡ［１］，ＤＡ［２］，ＤＡ［３］，・・・，ＤＡ［Ｎ］と、データ信号ＤＢ［１］，ＤＢ［２］，ＤＢ［３］，・・・，ＤＢ［Ｎ］と、クロック信号ＣＫＡと、クロック信号ＣＫＢとを具備している（Ｎは１以上の自然数）。なお、データ信号、クロック信号の個数は任意である。
【００３６】
データ信号ＤＡ［１］，ＤＡ［２］，ＤＡ［３］，・・・，ＤＡ［Ｎ］とクロック信号ＣＫＡとは、ソースシンクロナス構成をとるため、物理配置にて併走するように配置される。また、データ信号ＤＡ［１］，ＤＡ［２］，ＤＡ［３］，・・・，ＤＡ［Ｎ］とクロック信号ＣＫＡとは、チップ内をリピータなしでｍｍ単位の長距離を転送するため、損失を小さくするため低抵抗である配線を用いる。そのため、データ信号ＤＡ［１］，ＤＡ［２］，ＤＡ［３］，・・・，ＤＡ［Ｎ］とクロック信号ＣＫＡとは、通常ブロック間配線に用いるチップ内の上層配線を用いて、配線する。データ信号ＤＢ［１］，ＤＢ［２］，ＤＢ［３］，・・・，ＤＢ［Ｎ］とクロック信号ＣＫＢも同様である。
【００３７】
送信回路１０１は、データ信号の出力ＤＯ［１］，ＤＯ［２］，ＤＯ［３］，・・・，ＤＯ［Ｎ］（Ｎは１以上の自然数）よりデータ信号ＤＡ［１］，ＤＡ［２］，ＤＡ［３］，・・・，ＤＡ［Ｎ］にデータを伝達し、クロック信号の出力ＣＫＯよりクロック信号ＣＫＡにクロックを伝達する。
【００３８】
調整回路１１０は、トライステート回路１１０ａ，１１０ｂ，１１０ｃ，・・・，１１０ｎと、パルス発生回路１１１と、インバータ回路１１２とを具備し、データ信号ＤＡ［１］，ＤＡ［２］，ＤＡ［３］，・・・，ＤＡ［Ｎ］とクロック信号ＣＫＡとを入力し、データ信号ＤＢ［１］，ＤＢ［２］，ＤＢ［３］，・・・，ＤＢ［Ｎ］とクロック信号ＣＫＢとを出力する。インバータ回路１１２は、クロック信号ＣＫＡを入力し、クロック信号ＣＫＢを出力する。パルス発生回路１１１は、インバータ回路１１２の出力信号を入力し、制御信号ＥＮＰ，ＥＮＮを出力する。トライステート回路１１０ａ，１１０ｂ，１１０ｃ，・・・，１１０ｎは、データ信号ＤＡ［１］，ＤＡ［２］，ＤＡ［３］，・・・，ＤＡ［Ｎ］をそれぞれ入力し、また、制御信号ＥＮＰ，ＥＮＮを共通に入力し、データ信号ＤＢ［１］，ＤＢ［２］，ＤＢ［３］，・・・，ＤＢ［Ｎ］をそれぞれ出力する。
【００３９】
受信回路１０２は、データ信号ＤＢ［１］，ＤＢ［２］，ＤＢ［３］，・・・，ＤＢ［Ｎ］をそれぞれ入力端子ＤＩ［１］，ＤＩ［２］，ＤＩ［３］，・・・，ＤＩ［Ｎ］（Ｎは１以上の自然数）にて、クロック信号ＣＫＢを入力端子ＣＫＩにてそれぞれ受信する。
【００４０】
図２に、パルス発生回路１１１の一例を示す。入力信号ＣＫは、インバータ２０１，２０２とＮＯＲ回路２０４とに入力する。インバータ２０１の出力は、インバータ２０３とＮＯＲ回路２０５とに入力する。インバータ２０２の出力は、ＮＯＲ回路２０４の他方の入力に入力する。インバータ２０３の出力は、ＮＯＲ回路２０５の他方の入力に入力する。ＮＯＲ回路２０４の出力は、ＮＯＲ回路２０６に入力する。ＮＯＲ回路２０５の出力は、ＮＯＲ回路２０６の他方の入力に入力する。ＮＯＲ回路２０６の出力は、出力ＥＰとなるとともにインバータ２０７に入力する。インバータ２０７の出力は、出力ＥＮとなる。
【００４１】
図３に、調整回路１１０における波形図を示す。データ信号ＤＡ［１−Ｎ］の波形は、トライステート回路１１０ａ，１１０ｂ，１１０ｃ，・・・，１１０ｎの入力を全て重ねて図示したものである。これを見ると、データの変化点においてデータ確定までいくらかの時間（ジッタ）を必要としている。それは、データのシンボル間干渉（ＩＳＩ）、クロストーク、送信回路１０１の電圧変化、配線のインピーダンスのランダムばらつき、送信回路１０１のトランジスタのランダムばらつき等による、データ遅延の変化により発生する。
【００４２】
クロック信号ＣＫＡの波形は、本来であれば、データの変化点にてクロックの立ち上がりエッジが発生するように生成するのであるが、図３ではデータ信号ＤＡ［１−Ｎ］と同じ転送レートにて転送している。このようにデータとクロックとの転送レートを同一にすることにより、配線の特性インピーダンスによって決定する最大転送レートに対して、クロックがボトルネックとなることを回避している。
【００４３】
図２に示す回路構成により、図３に示すようにクロック信号ＣＫＡの立ち上がり及び立ち下がりエッジに対応して、制御信号ＥＮＰに関してはＬ側への、制御信号ＥＮＮに関してはＨ側へのそれぞれパルスを発生させる。
【００４４】
以上の構成をとることにより、長距離配線にて信号を伝達することにより発生するジッタをトライステート回路１１０ａ〜１１０ｎにてパルス発生回路１１１により生成した制御信号ＥＮＰ，ＥＮＮのジッタに変換し、低減する。そのため、微細プロセスにおいても高転送レートでかつ低レイテンシを実現することが可能となる。
【００４５】
なお、本実施の形態では、調整回路１１０を１つ用いた例にて説明を行ったが、データ転送に必要な配線長により調整回路を複数個用いた例においても同様な効果を得られることは明確である。また、調整回路１１０ではトライステート回路１段の例を示したが、トライステート回路１１０ａ〜１１０ｎの後段にインバータを配置することにより回路を構成してもよい。ただし、図１ではトライステート回路１１０ａ〜１１０ｎをトライステートインバータにて構成しているため、受信回路１０２にて論理を反転させる必要がある。
【００４６】
図２３（ａ）及び図２３（ｂ）に、データ信号及びクロック信号のジッタのシミュレーション結果を示す。このシミュレーションでは、転送レートを２Ｇｂｐｓ、長距離配線の配線長を３ｍｍ、電源電圧を１．２Ｖ、出力インピーダンスを２５０Ωとし、Ｗエレメントの各パラメータを、
Ｌｏ＝４ｅ−０７，Ｃｏ＝２ｅ−１０，Ｒｏ＝５ｅ＋０４，Ｇｏ＝０，
Ｒｓ＝０．１，Ｇｄ＝１ｅ−１０
のように設定した。
【００４７】
図２３（ａ）に示したようにデータ信号のジッタは２５．５ｐｓであり、また、図２３（ｂ）に示したようにクロック信号のジッタは０．４ｐｓである。制御信号のジッタはクロック信号のジッタを元に決定するため、本実施の形態では、データ信号のジッタを２５．５ｐｓから０．４ｐｓに変換し、２１．１ｐｓ低減することが可能となる。
【００４８】
《実施の形態２》
図４に示すように、実施の形態２に係る半導体集積回路は、送信回路３０１と、受信回路３０２と、調整回路３１０と、検知回路３０３と、制御回路３０４と、データ信号ＤＡ［１］，ＤＡ［２］，ＤＡ［３］，・・・，ＤＡ［Ｎ］と、データ信号ＤＢ［１］，ＤＢ［２］，ＤＢ［３］，・・・，ＤＢ［Ｎ］と、クロック信号ＣＫＡと、クロック信号ＣＫＢとを具備している（Ｎは１以上の自然数）。なお、データ信号、クロック信号の個数は任意である。
【００４９】
データ信号ＤＡ［１］，ＤＡ［２］，ＤＡ［３］，・・・，ＤＡ［Ｎ］とクロック信号ＣＫＡとは、ソースシンクロナス構成をとるため、物理配置にて併走するように配置される。また、データ信号ＤＡ［１］，ＤＡ［２］，ＤＡ［３］，・・・，ＤＡ［Ｎ］とクロック信号ＣＫＡとは、チップ内をリピータなしでｍｍ単位の長距離を転送するため、損失を小さくするため低抵抗である配線を用いる。そのため、データ信号ＤＡ［１］，ＤＡ［２］，ＤＡ［３］，・・・，ＤＡ［Ｎ］とクロック信号ＣＫＡとは、通常ブロック間配線に用いるチップ内の上層配線を用いて、配線する。データ信号ＤＢ［１］，ＤＢ［２］，ＤＢ［３］，・・・，ＤＢ［Ｎ］とクロック信号ＣＫＢも同様である。
【００５０】
送信回路３０１は、データ信号の出力ＤＯ［１］，ＤＯ［２］，ＤＯ［３］，・・・，ＤＯ［Ｎ］（Ｎは１以上の自然数）よりデータ信号ＤＡ［１］，ＤＡ［２］，ＤＡ［３］，・・・，ＤＡ［Ｎ］にデータを伝達し、クロック信号の出力ＣＫＯよりクロック信号ＣＫＡにクロックを伝達する。
【００５１】
調整回路３１０は、トライステート回路３１０ａ，３１０ｂ，３１０ｃ，・・・，３１０ｎと、パルス発生回路３１１と、インバータ回路３１２とを具備し、データ信号ＤＡ［１］，ＤＡ［２］，ＤＡ［３］，・・・，ＤＡ［Ｎ］とクロック信号ＣＫＡとを入力し、データ信号ＤＢ［１］，ＤＢ［２］，ＤＢ［３］，・・・，ＤＢ［Ｎ］とクロック信号ＣＫＢとを出力する。インバータ回路３１２は、クロック信号ＣＫＡを入力し、クロック信号ＣＫＢを出力する。パルス発生回路３１１は、インバータ回路３１２の出力信号を入力し、制御信号ＥＮＰ，ＥＮＮを出力する。
【００５２】
検知回路３０３は、チップ内の温度、電源電圧、モニタ回路の電流量、レプリカ回路の遅延時間等の変化を検知する。制御回路３０４は、検知回路３０３にて検知された信号を入力し、パルス発生回路３１１にパルス幅調整信号ＣＮＴを出力する。
【００５３】
トライステート回路３１０ａ，３１０ｂ，３１０ｃ，・・・，３１０ｎは、データ信号ＤＡ［１］，ＤＡ［２］，ＤＡ［３］，・・・，ＤＡ［Ｎ］をそれぞれ入力し、また、制御信号ＥＮＰ，ＥＮＮを共通に入力し、データ信号ＤＢ［１］，ＤＢ［２］，ＤＢ［３］，・・・，ＤＢ［Ｎ］をそれぞれ出力する。
【００５４】
受信回路３０２は、データ信号ＤＢ［１］，ＤＢ［２］，ＤＢ［３］，・・・，ＤＢ［Ｎ］をそれぞれ入力端子ＤＩ［１］，ＤＩ［２］，ＤＩ［３］，・・・，ＤＩ［Ｎ］（Ｎは１以上の自然数）にて、クロック信号ＣＫＢを入力端子ＣＫＩにてそれぞれ受信する。
【００５５】
図５に、パルス発生回路３１１の一例を示す。入力信号ＣＫは、インバータ４０１と遅延調整回路４０２とＮＯＲ回路４０４とに入力する。インバータ４０１の出力は、遅延調整回路４０３とＮＯＲ回路４０５とに入力する。遅延調整回路４０２，４０３は、パルス幅調整信号ＣＮＴにより入力信号を出力信号に伝達する遅延時間を変動させる。例えば、遅延調整回路４０２，４０３は、パルス幅調整信号ＣＮＴにより電源電圧や基板電圧を変化させることにより、遅延を調整する。
【００５６】
遅延調整回路４０２の出力は、ＮＯＲ回路４０４の他方の入力に入力する。遅延調整回路４０３の出力は、ＮＯＲ回路４０５の他方の入力に入力する。ＮＯＲ回路４０４の出力は、ＮＯＲ回路４０６に入力する。ＮＯＲ回路４０５の出力は、ＮＯＲ回路４０６の他方の入力に入力する。ＮＯＲ回路４０６の出力は、出力ＥＰとなるとともにインバータ４０７に入力する。インバータ４０７の出力は、出力ＥＮとなる。
【００５７】
パルス幅はトライステート回路３１０ａ〜３１０ｎをスイッチングするだけの時間を確保するように広げる必要があるが、ハルス幅を広げすぎるとジッタ部分もトライステート回路３１０ａ〜３１０ｎにて通過させてしまい、ジッタを削減することができない。すなわち、転送レートを上げることができなくなる。
【００５８】
図５に示す回路構成によれば、クロック信号の立ち上がり及び立ち下がりエッジに対応して、制御信号ＥＮＰに関してはＬ側への、制御信号ＥＮＮに関してはＨ側へのそれぞれパルスを発生させる。更に、パルス幅調整信号ＣＮＴにより、パルス幅を調整することが可能となる。
【００５９】
以上の構成をとることにより、長距離配線にて信号を伝達することにより発生するジッタをトライステート回路３１０ａ〜３１０ｎにてパルス発生回路３１１により生成した制御信号ＥＮＰ，ＥＮＮのジッタに変換し、低減する。そのため、微細プロセスにおいても更に高転送レートでかつ低レイテンシを実現することが可能となる。
【００６０】
なお、本実施の形態では、調整回路３１０を１つ用いた例にて説明を行ったが、データ転送に必要な配線長により調整回路を複数個用いた例においても同様な効果を得られることは明確である。また、調整回路３１０ではトライステート回路１段の例を示したが、トライステート回路３１０ａ〜３１０ｎの後段にインバータを配置することにより回路を構成してもよい。ただし、図４ではトライステート回路３１０ａ〜３１０ｎをトライステートインバータにて構成しているため、受信回路３０２にて論理を反転させる必要がある。
【００６１】
《実施の形態３》
図６に示すように、実施の形態３に係る半導体集積回路５００は、メモリインターフェースブロック５０２と、機能ブロック５０３と、調整回路５１０，５２０と、検知回路５０４と、制御回路５０５と、テスト回路５０６と、データ信号ＤＡ［１］，・・・，ＤＡ［Ｎ］と、データ信号ＤＢ［１］，・・・，ＤＢ［Ｎ］と、データ信号ＤＣ［１］，・・・，ＤＣ［Ｎ］と、データ信号ＤＤ［１］，・・・，ＤＤ［Ｎ］と、クロック信号ＣＫＡと、クロック信号ＣＫＢと、クロック信号ＣＫＣと、クロック信号ＣＫＤとを具備し、外部メモリ５０１とデータ信号及びアドレス等の制御信号を入出力する（Ｎは１以上の自然数）。なお、データ信号、クロック信号の個数は任意である。
【００６２】
メモリインターフェースブロック５０２は、外部メモリ５０１のリードデータをデータ出力ＤＯ［１］，・・・，ＤＯ［Ｎ］よりデータ信号ＤＡ［１］，・・・，ＤＡ［Ｎ］に伝達し、クロック信号の出力ＣＫＯよりクロック信号ＣＫＡにクロックを伝達する。
【００６３】
調整回路５１０は、トライステート回路５１０ａ，・・・，５１０ｎと、パルス発生回路５１１と、インバータ回路５１２とを具備し、データ信号ＤＡ［１］，・・・，ＤＡ［Ｎ］とクロック信号ＣＫＡとを入力し、データ信号ＤＢ［１］，・・・，ＤＢ［Ｎ］とクロック信号ＣＫＢとを出力する。インバータ回路５１２は、クロック信号ＣＫＡを入力し、クロック信号ＣＫＢを出力する。パルス発生回路５１１は、インバータ回路５１２の出力信号を入力し、制御信号ＥＮＡＰ，ＥＮＡＮを出力する。
【００６４】
検知回路５０４は、チップ内の温度、電源電圧、モニタ回路の電流量、レプリカ回路の遅延時間等の変化を検知する。制御回路５０５は、検知回路５０４にて検知された信号を入力し、パルス発生回路５１１にパルス幅調整信号ＣＮＴＡを出力する。更に、テストシーケンス信号をメモリインターフェースブロック５０２と機能ブロック５０３とに出力する。
【００６５】
トライステート回路５１０ａ，・・・，５１０ｎは、データ信号ＤＡ［１］，・・・，ＤＡ［Ｎ］をそれぞれ入力し、また、制御信号ＥＮＡＰ，ＥＮＡＮを共通に入力し、データ信号ＤＢ［１］，・・・，ＤＢ［Ｎ］をそれぞれ出力する。
【００６６】
機能ブロック５０３は、データ信号ＤＢ［１］，・・・，ＤＢ［Ｎ］をそれぞれ入力端子ＤＩ［１］，・・・，ＤＩ［Ｎ］にて、クロック信号ＣＫＢを入力端子ＣＫＩにてそれぞれ受信し、機能ブロック５０３のライトデータをデータ出力ＤＯ［１］，・・・，ＤＯ［Ｎ］よりデータ信号ＤＣ［１］，・・・，ＤＣ［Ｎ］に伝達し、クロック信号の出力ＣＫＯよりクロック信号ＣＫＣにクロックを伝達する。
【００６７】
調整回路５２０は、トライステート回路５２０ａ，・・・，５２０ｎと、パルス発生回路５２１と、インバータ回路５２２とを具備し、データ信号ＤＣ［１］，・・・，ＤＣ［Ｎ］とクロック信号ＣＫＣとを入力し、データ信号ＤＤ［１］，・・・，ＤＤ［Ｎ］とクロック信号ＣＫＤとを出力する。インバータ回路５２２は、クロック信号ＣＫＣを入力し、クロック信号ＣＫＤを出力し、メモリインターフェースブロック５０２の入力端子ＣＫＩに伝達する。パルス発生回路５２１は、インバータ回路５２２の出力信号を入力し、制御信号ＥＮＢＰ，ＥＮＢＮを出力する。
【００６８】
トライステート回路５２０ａ，・・・，５２０ｎは、データ信号ＤＣ［１］，・・・，ＤＣ［Ｎ］をそれぞれ入力し、また、制御信号ＥＮＢＰ，ＥＮＢＮを共通に入力し、データ信号ＤＤ［１］，・・・，ＤＤ［Ｎ］をそれぞれ出力し、メモリインターフェースブロック５０２の入力端子ＤＩ［１］，・・・，ＤＩ［Ｎ］に伝達する。
【００６９】
制御回路５０５は、検知回路５０４にて検知された信号を入力し、パルス発生回路５２１にパルス幅調整信号ＣＮＴＢを更に出力する。
【００７０】
テスト回路５０６は、制御回路５０５の制御信号を受けメモリインターフェースブロック５０２にテスト信号を出力し、機能ブロック５０３よりテスト信号を入力する。更に、出力したテスト信号と入力したテスト信号とを比較し、その比較結果を制御回路５０５に入力する。
【００７１】
次に、テスト回路５０６を用いてパルス幅を決定する方法について説明する。まず、外部メモリ５０１がＤＲＡＭの場合、ＤＲＡＭリフレッシュ期間にて、また、検知回路５０４にてチップ内の温度、電源電圧、モニタ回路の電流量、レプリカ回路の遅延時間等の変化が一定値以上にて、制御回路５０５にてテストシーケンス信号をオンする。更に、外部メモリ５０１よりリードデータを読み出している間、ライトデータ側をテストし、外部メモリ５０１にライトデータを書き込んでいる間、リードデータ側をテストする方法を用いてもよい。
【００７２】
リードデータ側のテストシーケンス信号がオンとなった場合、テストデータをテスト回路５０６からメモリインターフェースブロック５０２、調整回路５１０、機能ブロック５０３を通じて、テスト回路５０６に伝達する。テスト回路５０６では、出力したテストデータと入力したテストデータとを比較して制御回路５０５のパルス幅調整信号ＣＮＴＡを設定する。このパルス幅調整信号ＣＮＴＡを用いてパルス発生回路５１１のパルス幅及びパルスの立ち上がりエッジの遅延時間を調整する。
【００７３】
更に、ライトデータ側のテストシーケンス信号がオンとなった場合、テストデータをテスト回路５０６から機能ブロック５０３、調整回路５２０、メモリインターフェースブロック５０２を通じて、テスト回路５０６に伝達する。テスト回路５０６では、出力したテストデータと入力したテストデータとを比較して制御回路５０５のパルス幅調整信号ＣＮＴＢを設定する。このパルス幅調整信号ＣＮＴＢを用いてパルス発生回路５２１のパルス幅及びパルスの立ち上がりエッジの遅延時間を調整する。
【００７４】
以上の方法をとることにより、半導体集積回路５００にて長距離配線にて信号を伝達することにより発生するジッタをトライステート回路５１０ａ〜５１０ｎ，５２０ａ〜５２０ｎにてパルス発生回路５１１，５２１により生成した制御信号のジッタに変換し、低減する。そのため、微細プロセスにおいても更に高転送レートでかつ低レイテンシを実現することが可能となる。
【００７５】
なお、図６ではトライステート回路５１０ａ〜５１０ｎ，５２０ａ〜５２０ｎをトライステートインバータにて構成しているため、機能ブロック５０３にてリードデータを受信する場合、論理を反転させ、ライトデータを出力する場合、論理を反転して出力する等の対応が必要である。
【００７６】
《実施の形態４》
図７に、実施の形態４に係る半導体集積回路のブロック図を示す。図７の半導体集積回路は、メモリインターフェースブロック７０３と、機能ブロック７１９，７２９，７３９と、調整回路７１０，７２０，７３０と、制御回路ブロック７０５とを具備する。
【００７７】
調整回路７１０は、トライステート回路７１１ａ，・・・，７１１ｎと、パルス発生回路７１２と、インバータ回路７１３と、セレクタ回路７１４と、トライステート回路７１５ａ，・・・，７１５ｎと、パルス発生回路７１６と、インバータ回路７１７とを具備し、リードデータはメモリインターフェースブロック７０３より入力し機能ブロック７１９及び調整回路７２０に出力し、ライトデータは機能ブロック７１９及び調整回路７２０より入力し、制御回路ブロック７０５から入力する制御信号７０５ａにて選択された信号をメモリインターフェースブロック７０３に出力する。インバータ回路７１３は、調整回路７２０からのクロック信号を入力し、セレクタ回路７１４及びパルス発生回路７１２に出力する。パルス発生回路７１２は、インバータ回路７１３の出力信号及び制御回路ブロック７０５より入力する制御信号７０５ａを入力し、トライステート回路７１１ａ，・・・，７１１ｎの制御信号を出力する。パルス発生回路７１２は、制御信号７０５ａにてオンとなるように制御された場合、トライステート回路７１１ａ，・・・，７１１ｎにパルス状の制御信号を出力し、制御信号７０５ａにてオフとなるように制御された場合、トライステート回路７１１ａ，・・・，７１１ｎがオフ状態を保つ制御信号を出力する。セレクタ回路７１４は、インバータ回路７１３の出力信号と機能ブロック７１９のクロック信号と制御信号７０５ａとを入力し、メモリインターフェースブロック７０３に出力する。このセレクタ回路７１４は、制御信号７０５ａにてパルス発生回路７１２がオンとなるように制御された場合、インバータ回路７１３の出力信号を選択し、制御信号７０５ａにてオフとなるように制御された場合、機能ブロック７１９のクロック信号を選択し、メモリインターフェースブロック７０３に出力する。インバータ回路７１７は、メモリインターフェースブロック７０３からのクロック信号を入力し、調整回路７２０及び機能ブロック７１９に出力する。パルス発生回路７１６は、インバータ回路７１７の出力信号を入力し、トライステート回路７１５ａ，・・・，７１５ｎの制御信号を出力する。
【００７８】
機能ブロック７１９は、トライステート回路７１５ａ，・・・，７１５ｎの出力信号とインバータ回路７１７の出力信号と制御信号７０５ａとを入力し、トライステート回路７１１ａ，・・・，７１１ｎの出力信号にデータ信号を、セレクタ回路７１４の入力信号にクロック信号をそれぞれ出力する。機能ブロック７１９は、制御信号７０５ａにてパルス発生回路７１２がオンとなるように制御された場合、データを出力しない状態とし、制御信号７０５ａにてパルス発生回路７１２がオフとなるように制御された場合、トライステート回路７１１ａ，・・・，７１１ｎの出力信号にデータ信号を出力する。また、機能ブロック７１９から出力するデータ信号は、機能ブロック７１９から出力するクロック信号に同期した信号であり、ソースシンクロナス構成をとるため、機能ブロック７１９から出力するクロック信号と物理配置にて併走するように配置される。
【００７９】
調整回路７２０は、トライステート回路７２１ａ，・・・，７２１ｎと、パルス発生回路７２２と、インバータ回路７２３と、セレクタ回路７２４と、トライステート回路７２５ａ，・・・，７２５ｎと、パルス発生回路７２６と、インバータ回路７２７とを具備し、リードデータは調整回路７１０より入力し機能ブロック７２９及び調整回路７３０に出力し、ライトデータは機能ブロック７２９及び調整回路７３０より入力し、制御回路ブロック７０５から入力する制御信号７０５ｂにて選択された信号を調整回路７１０に出力する。インバータ回路７２３は、調整回路７３０からのクロック信号を入力し、セレクタ回路７２４及びパルス発生回路７２２に出力する。パルス発生回路７２２は、インバータ回路７２３の出力信号及び制御回路ブロック７０５より入力する制御信号７０５ｂを入力し、トライステート回路７２１ａ，・・・，７２１ｎの制御信号を出力する。パルス発生回路７２２は、制御信号７０５ｂにてオンとなるように制御された場合、トライステート回路７２１ａ，・・・，７２１ｎにパルス状の制御信号を出力し、制御信号７０５ｂにてオフとなるように制御された場合、トライステート回路７２１ａ，・・・，７２１ｎがオフ状態を保つ制御信号を出力する。セレクタ回路７２４は、インバータ回路７２３の出力信号と機能ブロック７２９のクロック信号と制御信号７０５ｂとを入力し、調整回路７１０に出力する。このセレクタ回路７２４は、制御信号７０５ｂにてパルス発生回路７２２がオンとなるように制御された場合、インバータ回路７２３の出力信号を選択し、制御信号７０５ｂにてオフとなるように制御された場合、機能ブロック７２９のクロック信号を選択し、調整回路７１０に出力する。インバータ回路７２７は、調整回路７１０からのクロック信号を入力し、調整回路７３０及び機能ブロック７２９に出力する。パルス発生回路７２６は、インバータ回路７２７の出力信号を入力し、トライステート回路７２５ａ，・・・，７２５ｎの制御信号を出力する。
【００８０】
機能ブロック７２９は、トライステート回路７２５ａ，・・・，７２５ｎの出力信号とインバータ回路７２７の出力信号と制御信号７０５ｂとを入力し、トライステート回路７２１ａ，・・・，７２１ｎの出力信号にデータ信号を、セレクタ回路７２４の入力信号にクロック信号をそれぞれ出力する。機能ブロック７２９は、制御信号７０５ｂにてパルス発生回路７２２がオンとなるように制御された場合、データを出力しない状態とし、制御信号７０５ｂにてパルス発生回路７２２がオフとなるように制御された場合、トライステート回路７２１ａ，・・・，７２１ｎの出力信号にデータ信号を出力する。また、機能ブロック７２９から出力するデータ信号は、機能ブロック７２９から出力するクロック信号に同期した信号であり、ソースシンクロナス構成をとるため、機能ブロック７２９から出力するクロック信号と物理配置にて併走するように配置される。
【００８１】
調整回路７３０は、トライステート回路７３５ａ，・・・，７３５ｎと、パルス発生回路７３６と、インバータ回路７３７とを具備し、リードデータは調整回路７２０より入力し機能ブロック７３９に出力し、ライトデータは機能ブロック７３９より入力しデータ信号７５０ａ，・・・，７５０ｎ及びクロック信号７５０に出力する。インバータ回路７３７は、調整回路７２０からのクロック信号を入力し、機能ブロック７３９に出力する。パルス発生回路７３６は、インバータ回路７３７の出力信号を入力し、トライステート回路７３５ａ，・・・，７３５ｎの制御信号を出力する。
【００８２】
機能ブロック７３９は、トライステート回路７３５ａ，・・・，７３５ｎの出力信号及びインバータ回路７３７の出力信号を入力し、データ信号７５０ａ，・・・，７５０ｎにデータ信号を、クロック信号７５０にクロック信号をそれぞれ出力する。また、機能ブロック７３９から出力するデータ信号は、機能ブロック７３９から出力するクロック信号に同期した信号であり、ソースシンクロナス構成をとるため、機能ブロック７３９から出力するクロック信号と物理配置にて併走するように配置される。
【００８３】
なお、本構成では、データ信号をトライステート回路にて選択する方式を、クロック信号をセレクタ回路にて選択する方式をそれぞれ用いたが、データ信号の選択にセレクタ回路を、クロック信号の選択にトライステート回路をそれぞれ用いても同様の効果が得られる。
【００８４】
図８に、実施の形態４に係る半導体集積回路８０１のレイアウトイメージを示す。図８の半導体集積回路８０１は、メモリインターフェースブロック８０３と、機能ブロック８１９，８２９，８３９，８４９，８５９，８６９と、長距離信号８７１，８７２，８７３，８７４，８７５と、調整回路８１０，８２０，８３０，８４０，８５０，８６０とを具備し、外部メモリ８０２とデータ信号及びアドレス等の制御信号を入出力する。
【００８５】
メモリインターフェースブロック８０３は、外部メモリ８０２のリードデータ信号及びリードのクロック信号を調整回路８１０に出力し、外部メモリ８０２のライトデータ信号及びライトのクロック信号を調整回路８１０より入力する。調整回路８１０は、長距離信号８７１にて、リードデータ信号及びリードのクロック信号を調整回路８２０及び機能ブロック８１９に出力し、ライトデータ信号及びライトのクロック信号を調整回路８２０及び機能ブロック８１９より入力する。調整回路８２０は、長距離信号８７２にて、リードデータ信号及びリードのクロック信号を調整回路８３０及び機能ブロック８２９に出力し、ライトデータ信号及びライトのクロック信号を調整回路８３０及び機能ブロック８２９より入力する。調整回路８３０は、長距離信号８７３にて、リードデータ信号及びリードのクロック信号を調整回路８４０及び機能ブロック８３９に出力し、ライトデータ信号及びライトのクロック信号を調整回路８４０及び機能ブロック８３９より入力する。調整回路８４０は、長距離信号８７４にて、リードデータ信号及びリードのクロック信号を調整回路８５０及び機能ブロック８４９に出力し、ライトデータ信号及びライトのクロック信号を調整回路８５０及び機能ブロック８４９より入力する。調整回路８５０は、長距離信号８７５にて、リードデータ信号及びリードのクロック信号を調整回路８６０及び機能ブロック８５９に出力し、ライトデータ信号及びライトのクロック信号を調整回路８６０及び機能ブロック８５９より入力する。調整回路８６０は、リードデータ信号及びリードのクロック信号を機能ブロック８６９に出力し、ライトデータ信号及びライトのクロック信号を機能ブロック８６９より入力する。
【００８６】
図９は、長距離配線を配線長方向より見た断面図であり、図８中の長距離信号８７１，８７２，８７３，８７４，８７５のレイアウトの一例を示す。これらの長距離信号は、複数のリードデータ信号ＲＤと、リードのクロック信号ＣＫＲと、複数のライトデータ信号ＷＤと、ライトのクロック信号ＣＫＷとで構成される。また、リードデータ信号ＲＤ及びライトデータ信号ＷＤは配線（Ｓ）のインピーダンスを均一化し、クロストークの影響を除去するため、両サイドに電源又はグランド（Ｇ）にてシールドを行う。
【００８７】
図９では、リードデータ信号ＲＤ及びライトデータ信号ＷＤを各々４ビットにて構成した例を示す。しかも、グランド（Ｇ）にてシールドを行った例を示す。リードデータ信号ＲＤは、リードのクロック信号ＣＫＲの両サイドにビット数の半分ずつ配置する。すなわち、ＲＤ［１］、ＲＤ［２］、ＣＫＲ、ＲＤ［３］、ＲＤ［４］のように配置する。ライトデータ信号ＷＤは、ライトのクロック信号ＣＫＷの両サイドにビット数の半分ずつ配置する。すなわち、ＷＤ［１］、ＷＤ［２］、ＣＫＷ、ＷＤ［３］、ＷＤ［４］のように配置する。もちろん、ビット順は反対のＲＤ［４］、ＲＤ［３］、ＣＫＲ、ＲＤ［２］、ＲＤ［１］といったものでもよい。
【００８８】
本レイアウト構造をとることにより、パルス発生回路をデータ信号の中心に配置し、配線の直交方向にパルス信号を配線することが可能となり、更に、長距離信号８７１，８７２，８７３，８７４，８７５は、全て同じビット順にレイアウトすることにより、ビットスキューを調整しやすくできる。
【００８９】
図１０に、上記長距離信号に対する電源配線のレイアウトの一例を示す。半導体集積回路９０１にて、横方向配線９０２ａ，９０２ｂは最上層の電源又はグランド配線である。長距離信号は、横方向配線９０２ａ，９０２ｂの１層下のレイヤを用いて配線する。横方向配線９０２ａ，９０２ｂと直交して配線されている長距離信号は、どのビットにおいても全て電源配線との特性インピーダンスは一定である。しかし、横方向配線９０２ａ，９０２ｂと平行に配線されている長距離配線は、横方向配線９０２ｂのように配置した場合、電源配線との間の特性インピーダンスはビットごとにばらつきが生じてしまう。長距離配線上に電源があるかないかという状況が発生してしまうからである。そのため、横方向配線９０２ａ，９０２ｂと平行に配線されている長距離配線は、縦方向配線９０３のように電源を配置する必要がある。更に、長距離配線が折れ曲がっている部分は、長距離配線に常に垂直に電源配線が配置されるよう電源９０４，９０５のように配線する。
【００９０】
このように電源配線を行うことにより、長距離配線は、ビットごとの電源配線との特性インピーダンスのばらつきが発生しない。
【００９１】
《実施の形態５》
実施の形態５では、上記の半導体集積回路（実施の形態３〜４のいずれの半導体集積回路でもよい）の応用例を説明する。
【００９２】
〈応用例１〉
図１１は、本発明に係る半導体集積回路を備えた通信装置の一例である携帯電話の概観を示す。図１１の携帯電話２５０１は、ベースバンドＬＳＩ２５０２及びアプリケーションＬＳＩ２５０３を備えている。ベースバンドＬＳＩ２５０２及びアプリケーションＬＳＩ２５０３内部の各回路ブロックは、高周波送受信インターフェース部、外部入出力インターフェース部を介して無線信号又は有線信号を受信又は送信する。なお、携帯電話２５０１が備えている半導体集積回路であってベースバンドＬＳＩ２５０２及びアプリケーションＬＳＩ２５０３以外のものについても、当該半導体集積回路が備える論理回路を本発明に係る半導体集積回路とすることによって、前記と同様の効果を得ることができる。
【００９３】
図１２は、本発明と携帯電話との関係を示したブロック図である。図１２のブロックについては名称を図中に付するがその詳細説明は省略する。
【００９４】
ベースバンドＬＳＩ２５０２はこの通信装置における基本的な構成要素の回路ブロックであり、アプリケーションＬＳＩ２５０３はこの通信装置におけるアプリケーション的な構成要素の回路ブロックを有する。
【００９５】
詳細を説明すると、ベースバンドＬＳＩ２５０２は、ＬＳＩ外部より信号を受信するメモリインターフェースブロック２５０２ａと、メモリインターフェースブロック２５０２ａよりデータを受信する調整回路２５０２ｂと、調整回路２５０２ｂよりデータを受信する機能ブロック２５０２ｃと、機能ブロック２５０２ｃよりデータを受信する調整回路２５０２ｄとを有する。メモリインターフェースブロック２５０２ａ及び調整回路２５０２ｂ，２５０２ｄは、実施の形態３〜４にて説明したメモリインターフェースブロック及び調整回路である。
【００９６】
アプリケーションＬＳＩ２５０３は、ＬＳＩ外部より信号を受信するメモリインターフェースブロック２５０３ａと、メモリインターフェースブロック２５０３ａよりデータを受信する調整回路２５０３ｂと、調整回路２５０３ｂよりデータを受信する機能ブロック２５０３ｃと、機能ブロック２５０３ｃよりデータを受信する調整回路２５０３ｄとを有する。メモリインターフェースブロック２５０３ａ及び調整回路２５０３ｂ，２５０３ｄは、実施の形態３〜４にて説明したメモリインターフェースブロック及び調整回路である。
【００９７】
この構成により、ベースバンドＬＳＩ２５０２及びアプリケーションＬＳＩ２５０３は、ＬＳＩ外部とＬＳＩ内部の機能ブロック間の通信を高速に実行することが可能となる。
【００９８】
２５０４はアンテナ、２５０５は高周波送受信インターフェース部、２５０６は外部入出力インターフェース部、２５０７はマイク、スピーカ、キーボード、ディスプレイ、カメラ、メモリカードからなる機能部、２５０８はメモリ、２５０９はその他のＬＳＩ、２５１０はメモリである。
【００９９】
前記ベースバンドＬＳＩ２５０２及びアプリケーションＬＳＩ２５０３内部の各回路ブロックは、高周波送受信インターフェース部２５０５、外部入出力インターフェース部２５０６を介して無線信号又は有線信号を受信又は送信する。
【０１００】
なお、図１２は本発明と通信装置との関係を一例として示したものであり、携帯電話２５０１内の機能はこれに限ったものではなく、システム上問題が無ければ機能の追加及び構成を変えてもよい。また、各ＬＳＩに含まれる機能も集積化が可能な限り変更は自由である。
【０１０１】
また、本発明に係る半導体集積回路を備えた通信装置は、携帯電話に限定されるべきではなく、これ以外にも、例えば、通信システムにおける送信機・受信機やデータ伝送を行うモデム装置等を含むものである。すなわち、本発明によって、有線・無線や光通信・電気通信の別を問わず、また、デジタル方式・アナログ方式の別を問わず、あらゆる通信装置についてＬＳＩ外部とＬＳＩ内部の機能ブロック間の通信を高速に実行する効果を得ることができる。
【０１０２】
〈応用例２〉
図１３は、本発明に係る半導体集積回路を備えた情報再生装置の一例である光ディスク装置の概観を示す。図１３の光ディスク装置２７０１は、図示略の光ディスクから読み取った信号を処理するメディア信号処理ＬＳＩ２７０２と、その信号の誤り訂正や光ピックアップのサーボ制御を行う誤り訂正・サーボ処理ＬＳＩ２７０３とを備えている。メディア信号処理ＬＳＩ２７０２及び誤り訂正・サーボ処理ＬＳＩ２７０３は、本発明に係る半導体集積回路である。
【０１０３】
図１４は、本発明と光ディスク装置との関係を示したブロック図である。図１４のブロックについては名称を図中に付するのみにとどめその詳細説明は省略する。
【０１０４】
メディア信号処理ＬＳＩ２７０２はこの装置におけるメディア信号の処理の基本的な構成要素の回路ブロックを有し、誤り訂正・サーボ処理ＬＳＩ２７０３はこの装置における誤り訂正・サーボ処理を行う回路ブロックを有する。
【０１０５】
詳細を説明すると、メディア信号処理ＬＳＩ２７０２は、ＬＳＩ外部より信号を受信するメモリインターフェースブロック２７０２ａと、メモリインターフェースブロック２７０２ａよりデータを受信する調整回路２７０２ｂと、調整回路２７０２ｂよりデータを受信する機能ブロック２７０２ｃと、機能ブロック２７０２ｃよりデータを受信する調整回路２７０２ｄとを有する。メモリインターフェースブロック２７０２ａ及び調整回路２７０２ｂ，２７０２ｄは、実施の形態３〜４にて説明したメモリインターフェースブロック及び調整回路である。
【０１０６】
誤り訂正・サーボ処理ＬＳＩ２７０３は、ＬＳＩ外部より信号を受信するメモリインターフェースブロック２７０３ａと、メモリインターフェースブロック２７０３ａよりデータを受信する調整回路２７０３ｂと、調整回路２７０３ｂよりデータを受信する機能ブロック２７０３ｃと、機能ブロック２７０３ｃよりデータを受信する調整回路２７０３ｄとを有する。メモリインターフェースブロック２７０３ａ及び調整回路２７０３ｂ，２７０３ｄは、実施の形態３〜４にて説明したメモリインターフェースブロック及び調整回路である。
【０１０７】
この構成により、メディア信号処理ＬＳＩ２７０２及び誤り訂正・サーボ処理ＬＳＩ２７０３は、ＬＳＩ外部とＬＳＩ内部の機能ブロック間の通信を高速に実行することが可能となる。
【０１０８】
２７０４はアンテナ、２７０５はチューナ部、２７０６は外部入出力インターフェース部、２７０７はビデオ入力、ビデオ出力、音声入力、音声出力、ディスプレイ、メモリカード、赤外線、ボタンからなる機能部、２７０８はメモリ、２７０９はその他のＬＳＩ、２７１０は光ピックアップ部、２７１１はＤＶＤやＣＤ部、２７１２はモータ部、２７１３はメモリである。
【０１０９】
なお、図１４は本発明と光ディスク装置との関係を一例として示したものであり、光ディスク装置２７０１内の機能はこれに限ったものではなく、システム上問題が無ければ機能の追加及び構成を変えてもよい。また、各ＬＳＩに含まれる機能も集積化が可能な限り変更は自由である。
【０１１０】
また、本発明に係る半導体集積回路を備えた情報再生装置は、光ディスク装置に限定されるべきではなく、これ以外にも、例えば、磁気ディスクを内蔵した画像録画再生装置や半導体メモリを媒体とした情報記録再生装置等を含むものである。すなわち、本発明によって、情報が記録されたメディアの別を問わず、あらゆる情報再生装置（情報記録機能を含んでいてもよい）についてＬＳＩ外部とＬＳＩ内部の機能ブロック間の通信を高速に実行する効果を得ることができる。
【０１１１】
〈応用例３〉
図１５は、本発明に係る半導体集積回路を備えた画像表示装置の一例であるテレビジョン受像機の概観を示す。図１５のテレビジョン受像機２９０１は、画像信号や音声信号を処理する画像・音声処理ＬＳＩ２９０２と、表示画面やスピーカ等のデバイスを制御するディスプレイ・音源制御ＬＳＩ２９０３とを備えている。画像・音声処理ＬＳＩ２９０２及びディスプレイ・音源制御ＬＳＩ２９０３は、本発明に係る半導体集積回路である。
【０１１２】
図１６は、本発明とテレビジョン受像機との関係を示したブロック図である。図１６のブロックについては名称を図中に付するのみにとどめその詳細説明は省略する。
【０１１３】
画像・音声処理ＬＳＩ２９０２はこの装置において画像・音声の処理を行う構成要素の回路ブロックであり、ディスプレイ・音源制御ＬＳＩ２９０３はこの装置におけるディスプレイや音源の制御を行う構成要素の回路ブロックを有する。
【０１１４】
詳細を説明すると、画像・音声処理ＬＳＩ２９０２は、ＬＳＩ外部より信号を受信するメモリインターフェースブロック２９０２ａと、メモリインターフェースブロック２９０２ａよりデータを受信する調整回路２９０２ｂと、調整回路２９０２ｂよりデータを受信する機能ブロック２９０２ｃと、機能ブロック２９０２ｃよりデータを受信する調整回路２９０２ｄとを有する。メモリインターフェースブロック２９０２ａ及び調整回路２９０２ｂ，２９０２ｄは、実施の形態３〜４にて説明したメモリインターフェースブロック及び調整回路である。
【０１１５】
ディスプレイ・音源制御ＬＳＩ２９０３は、ＬＳＩ外部より信号を受信するメモリインターフェースブロック２９０３ａと、メモリインターフェースブロック２９０３ａよりデータを受信する調整回路２９０３ｂと、調整回路２９０３ｂよりデータを受信する機能ブロック２９０３ｃと、機能ブロック２９０３ｃよりデータを受信する調整回路２９０３ｄとを有する。メモリインターフェースブロック２９０３ａ及び調整回路２９０３ｂ，２９０３ｄは、実施の形態３〜４にて説明したメモリインターフェースブロック及び調整回路である。
【０１１６】
この構成により、画像・音声処理ＬＳＩ２９０２及びディスプレイ・音源制御ＬＳＩ２９０３は、ＬＳＩ外部とＬＳＩ内部の機能ブロック間の通信を高速に実行することが可能となる。
【０１１７】
２９０４ａは衛星アンテナ、２９０４ｂは地上波アンテナ、２９０４ｃはケーブル、２９０５はネットワークインターフェース部、２９０６は外部入出力インターフェース部、２９０７はビデオ入力、ビデオ出力、音声入力、音声出力、ディスプレイ、メモリカード、赤外線、ボタン、スピーカからなる機能部、２９０８はメモリ、２９０９はその他のＬＳＩ、２９１０はメモリである。
【０１１８】
なお、図１６は本発明と情報再生装置との関係を一例として示したものであり、テレビジョン受像機２９０１内の機能はこれに限ったものではなく、システム上問題が無ければ機能の追加及び構成を変えてもよい。また、各ＬＳＩに含まれる機能も集積化が可能な限り変更は自由である。
【０１１９】
また、本発明に係る半導体集積回路を備えた画像表示装置は、テレビジョン受像機に限定されるべきではなく、これ以外にも、例えば、電気通信回線を通じて配信されるストリーミングデータを表示する装置をも含むものである。すなわち、本発明によって、情報の伝送方法の別を問わず、あらゆる画像表示装置についてＬＳＩ外部とＬＳＩ内部の機能ブロック間の通信を高速に実行する効果を得ることができる。
【０１２０】
〈応用例４〉
図１７は、本発明に係る半導体集積回路を備えた電子装置の一例であるデジタルカメラの概観を示す。図１７のデジタルカメラ３１０１は、本発明に係る半導体集積回路である信号処理ＬＳＩ３１０２を備えている。
【０１２１】
図１８は、本発明と電子装置との関係を示したブロック図である。図１８のブロックについては名称を図中に付するのみにとどめその詳細説明は省略する。
【０１２２】
信号処理ＬＳＩ３１０２は、ＬＳＩ外部より信号を受信するメモリインターフェースブロック３１０２ａと、メモリインターフェースブロック３１０２ａよりデータを受信する調整回路３１０２ｂと、調整回路３１０２ｂよりデータを受信する機能ブロック３１０２ｃと、機能ブロック３１０２ｃよりデータを受信する調整回路３１０２ｄとを有する。メモリインターフェースブロック３１０２ａ及び調整回路３１０２ｂ，３１０２ｄは、実施の形態３〜４にて説明したメモリインターフェースブロック及び調整回路である。
【０１２３】
この構成により、信号処理ＬＳＩ３１０２は、ＬＳＩ外部とＬＳＩ内部の機能ブロック間の通信を高速に実行することが可能となる。
【０１２４】
３１０４はＣＣＤ、３１０５はＣＣＤインターフェース部、３１０６は外部入出力インターフェース部、３１０７はビデオ入力、ビデオ出力、音声入力、音声出力、ディスプレイ、赤外線、ボタンからなる機能部、３１０８はメモリ、３１０９はその他のＬＳＩ、３１１０はＳＤメモリカードである。
【０１２５】
なお、図１８は本発明と電子装置との関係を一例として示したものであり、デジタルカメラ３１０１内の機能はこれに限ったものではなく、システム上問題が無ければ機能の追加及び構成を変えてもよい。また、ＬＳＩに含まれる機能も集積化が可能な限り変更は自由である。
【０１２６】
また、本発明に係る半導体集積回路を備えた電子装置は、デジタルカメラに限定されるべきではなく、これ以外にも、例えば、各種センサ機器や電子計算機等、およそ半導体集積回路を備えた装置全般を含むものである。そして、本発明によって、電子装置全般についてＬＳＩ外部とＬＳＩ内部の機能ブロック間の通信を高速に実行する効果を得ることができる。
【０１２７】
〈応用例５〉
図１９は、本発明の半導体集積回路を備えた電子制御装置及びその電子制御装置を備えた移動体の一例である自動車の概観を示す。図１９の自動車３３０１は、電子制御装置３３０２を備えている。電子制御装置３３０２は、本発明に係る半導体集積回路を有し、自動車３３０１のエンジンやトランスミッション等を制御するエンジン・トランスミッション制御ＬＳＩ３３０３を備えている。また、自動車３３０１は、ナビゲーション装置３３０４を備えている。ナビゲーション装置３３０４もまた電子制御装置３３０２と同様に、本発明に係る半導体集積回路であるナビゲーション用ＬＳＩ３３０５を備えている。
【０１２８】
図２０は、本発明と電子制御装置及びその電子制御装置を備えた移動体の一例である自動車との関係を示したブロック図である。図２０のブロックについては名称を図中に付するのみにとどめその詳細説明は省略する。
【０１２９】
エンジン・トランスミッション制御ＬＳＩ３３０３はこの装置におけるエンジン・トランスミッション制御を行う構成要素の回路ブロックであり、ナビゲーション用ＬＳＩ３３０５はこの装置におけるナビゲーション処理を行う回路ブロックを有する。
【０１３０】
詳細を説明すると、エンジン・トランスミッション制御ＬＳＩ３３０３は、ＬＳＩ外部より信号を受信するメモリインターフェースブロック３３０３ａと、メモリインターフェースブロック３３０３ａよりデータを受信する調整回路３３０３ｂと、調整回路３３０３ｂよりデータを受信する機能ブロック３３０３ｃと、機能ブロック３３０３ｃよりデータを受信する調整回路３３０３ｄとを有する。メモリインターフェースブロック３３０３ａ及び調整回路３３０３ｂ，３３０３ｄは、実施の形態３〜４にて説明したメモリインターフェースブロック及び調整回路である。
【０１３１】
ナビゲーション用ＬＳＩ３３０５は、ＬＳＩ外部より信号を受信するメモリインターフェースブロック３３０５ａと、メモリインターフェースブロック３３０５ａよりデータを受信する調整回路３３０５ｂと、調整回路３３０５ｂよりデータを受信する機能ブロック３３０５ｃと、機能ブロック３３０５ｃよりデータを受信する調整回路３３０５ｄとを有する。メモリインターフェースブロック３３０５ａ及び調整回路３３０５ｂ，３３０５ｄは、実施の形態３〜４にて説明したメモリインターフェースブロック及び調整回路である。
【０１３２】
この構成により、エンジン・トランスミッション制御ＬＳＩ３３０３及びナビゲーション用ＬＳＩ３３０５は、ＬＳＩ外部とＬＳＩ内部の機能ブロック間の通信を高速に実行することが可能となる。
【０１３３】
３３０６ａはアクセル、３３０６ｂはブレーキ、３３０６ｃはギア、３３０７はインターフェース部、３３０８は外部入出力インターフェース部、３３０９はＴＶアンテナ、ラジオアンテナ、ＧＰＳアンテナ、ディスプレイ、メモリカード、赤外線、ボタン、音声出力、サイドブレーキからなる機能部、３３１０はメモリ、３３１１はその他のＬＳＩ、３３１２はエンジン、３３１３はトランスミッション、３３１４はメモリ、３３１５はその他ＬＳＩである。
【０１３４】
なお、図２０は本発明と電子制御装置及びその電子制御装置を備えた移動体との関係を一例として示したものであり、自動車３３０１、電子制御装置３３０２及びナビゲーション装置３３０４の機能はこれに限ったものではなく、システム上問題が無ければ機能の追加及び構成を変えてもよい。また、各ＬＳＩに含まれる機能も集積化が可能な限り変更は自由である。
【０１３５】
また、本発明に係る半導体集積回路を備えた電子制御装置は、前記のエンジンやトランスミッションを制御するものに限定されるべきではなく、これ以外にも、例えば、モータ制御装置等、およそ半導体集積回路を備え、動力源を制御する装置全般を含むものである。そして、本発明によって、そのような電子制御装置についてＬＳＩ外部とＬＳＩ内部の機能ブロック間の通信を高速に実行する効果を得ることができる。
【０１３６】
また、本発明に係る半導体集積回路を備えた移動体は、自動車に限定されるべきではなく、これ以外にも、例えば、列車や飛行機等、およそ動力源であるエンジンやモータ等を制御する電子制御装置を備えたもの全般を含むものである。そして、本発明によって、そのような移動体についてＬＳＩ外部とＬＳＩ内部の機能ブロック間の通信を高速に実行する効果を得ることができる。
【産業上の利用可能性】
【０１３７】
以上説明してきたとおり、本発明に係る半導体集積回路は、微細プロセスにおいても高転送レートでかつ低レイテンシを実現することが可能となる効果を有し、送信側のコアから受信側のコアに高転送レートでデータ信号を伝送する半導体集積回路等として有用である。
【符号の説明】
【０１３８】
１０１  送信回路
１０２  受信回路
１１０  調整回路
１１０ａ〜ｎ  トライステート回路
１１１  パルス発生回路
１１２  インバータ回路
２０１，２０２，２０３，２０７  インバータ回路
２０４，２０５，２０６  ＮＯＲ回路
３０１  送信回路
３０２  受信回路
３０３  検知回路
３０４  制御回路
３１０  調整回路
３１０ａ〜ｎ  トライステート回路
３１１  パルス発生回路
３１２  インバータ回路
４０１，４０７  インバータ回路
４０４，４０５，４０６  ＮＯＲ回路
４０２，４０３  遅延調整回路
５００  半導体集積回路
５０１  外部メモリ
５０２  メモリインターフェースブロック
５０３  機能ブロック
５０４  検知回路
５０５  制御回路
５０６  テスト回路
５１０，５２０  調整回路
５１０ａ〜ｎ，５２０ａ〜ｎ  トライステート回路
５１１，５２１  パルス発生回路
５１２，５２２  インバータ回路
７０３  メモリインターフェース
７０５  制御回路ブロック
７０５ａ，ｂ  制御信号
７１０，７２０，７３０  調整回路
７１１ａ〜ｎ，７２１ａ〜ｎ  トライステート回路
７１２，７１６，７２２，７２６，７３６  パルス発生回路
７１３，７１７，７２３，７２７，７３７  インバータ回路
７１４，７２４  セレクタ回路
７１５ａ〜ｎ，７２５ａ〜ｎ，７３５ａ〜ｎ  トライステート回路
７１９，７２９，７３９  機能ブロック
７５０  クロック信号
７５０ａ，ｂ  データ信号
８０１  半導体集積回路
８０２  外部メモリ
８０３  メモリインターフェース
８１０，８２０，８３０，８４０，８５０，８６０  調整回路
８１９，８２９，８３９，８４９，８５９，８６９  機能ブロック
８７１，８７２，８７３，８７４，８７５  長距離配線
２５０１  携帯電話（通信装置）
２５０５  高周波送受信インターフェース部
２５０６  外部入出力インターフェース部
２７０１  光ディスク装置（情報再生装置）
２７０５  チューナ部
２７０６  外部入出力インターフェース部
２９０１  テレビジョン受像機（画像表示装置）
２９０５  ネットワークインターフェース部
２９０６  外部入出力インターフェース部
３１０１  デジタルカメラ（電子装置）
３１０５  ＣＣＤインターフェース部
３１０６  外部入出力インターフェース部
３３０１  自動車（移動体装置）
３３０２  電子制御装置
３３０４  ナビゲーション装置
３３０８  外部入出力インターフェース部
【図１】
0005478625.tif 000002
【図２】
0005478625.tif 000003
【図３】
0005478625.tif 000004
【図４】
0005478625.tif 000005
【図５】
0005478625.tif 000006
【図６】
0005478625.tif 000007
【図７】
0005478625.tif 000008
【図８】
0005478625.tif 000009
【図９】
0005478625.tif 000010
【図１０】
0005478625.tif 000011
【図１１】
0005478625.tif 000012
【図１２】
0005478625.tif 000013
【図１３】
0005478625.tif 000014
【図１４】
0005478625.tif 000015
【図１５】
0005478625.tif 000016
【図１６】
0005478625.tif 000017
【図１７】
0005478625.tif 000018
【図１８】
0005478625.tif 000019
【図１９】
0005478625.tif 000020
【図２０】
0005478625.tif 000021
【図２１】
0005478625.tif 000022
【図２２】
0005478625.tif 000023
【図２３】
0005478625.tif 000024