(57)【特許請求の範囲】
【請求項１】
基板側面の結晶面方位が、第１の結晶面方位である第１の半導体基板の表面に絶縁膜を形成し、
基板側面の結晶面方位が、前記第１の結晶面方位と異なる第２の結晶面方位である第２の半導体基板の表面に絶縁膜を形成し、
前記第１の半導体基板と前記第２の半導体基板とを前記絶縁膜を介して交互に複数枚接合することにより半導体インゴットを形成し、
前記半導体インゴットを、前記第１の結晶面方位を有する第１の半導体層と、前記第２の結晶面方位を有する第２の半導体層とが、交互に配置される面と平行にスライスし、
前記第１の半導体層と、前記第２の半導体層とが、交互に配置された半導体基板を形成し、
前記半導体基板にイオンビームを照射し、前記半導体基板中に脆化層を形成し、
前記半導体基板と、絶縁基板とを重ね合わせ、
前記半導体基板と、前記絶縁基板とを重ね合わせた状態で熱処理を行って、前記脆化層に亀裂を生じさせ、前記半導体基板から単結晶半導体層を分離させ、
前記絶縁基板上に前記第１の半導体層と、前記第２の半導体層とが交互に配置された該単結晶半導体層を形成し、
前記第１の半導体層に、それぞれチャネル形成領域を有する複数個の第１の薄膜トランジスタを形成し、
前記第２の半導体層に、それぞれチャネル形成領域を有する複数個の第２の薄膜トランジスタを形成することを特徴とする半導体装置の作製方法。
【請求項２】
請求項１において、
前記第１の結晶面方位は、｛１００｝であって、
前記第２の結晶面方位は、｛１１０｝であることを特徴とする半導体装置の作製方法。
【請求項３】
請求項１又は請求項２において
前記第１の薄膜トランジスタは、チャネル長方向の結晶軸が＜１００＞となるように形成されたＮ導電型薄膜トランジスタであって、
前記第２の薄膜トランジスタは、チャネル長方向の結晶軸が＜１１０＞となるように形成されたＰ導電型薄膜トランジスタであることを特徴とする半導体装置の作製方法。
【請求項４】
基板側面の結晶面方位が、第１の結晶面方位である第１の半導体基板の表面に絶縁膜を形成し、
基板側面の結晶面方位が、前記第１の結晶面方位と異なる第２の結晶面方位である第２の半導体基板の表面に絶縁膜を形成し、
前記第１の半導体基板と、前記第２の半導体基板とを前記絶縁膜を介して交互に複数枚接合することにより半導体インゴットを形成し、
前記半導体インゴットにおいて、前記第１の結晶面方位を有する第１の半導体層と、前記第２の結晶面方位を有する第２の半導体層とが、交互に配置される面と平行にスライスすることを特徴とする半導体基板の作製方法。
【請求項５】
請求項４において、
前記第１の半導体基板の側面の結晶面方位は、｛１００｝であって、
前記第２の半導体基板の側面の結晶面方位は、｛１１０｝であることを特徴とする半導体基板の作製方法。
【請求項６】
請求項４又は請求項５において、
前記第１の半導体基板は、Ｐ導電型であって、
前記第２の半導体基板は、Ｎ導電型であることを特徴とする半導体基板の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は絶縁表面上に半導体層がもうけられた所謂ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造を有する半導体基板及び半導体装置、並びにそれらの作製方法に関する。
【背景技術】
【０００２】
単結晶半導体のインゴットを薄くスライスして作製されるシリコンウェハに代わり、絶縁表面に薄い単結晶半導体層を設けたシリコン・オン・インシュレータ（以下、「ＳＯＩ」ともいう）と呼ばれる半導体基板を使った集積回路が開発されている。ＳＯＩ基板を使った集積回路は、トランジスタのドレインと基板間における寄生容量を低減し、半導体集積回路の性能を向上させるものとして注目を集めている。
【０００３】
ＳＯＩ基板の製造方法は様々なものがあるが、ＳＯＩ層の品質と生産しやすさ（スループット）を両立させたものとして、スマートカット（登録商標）と呼ばれるＳＯＩ基板が知られている。このＳＯＩ基板は、シリコン層からなるボンドウェハに水素イオンを注入し、別のウェハ（ベースウェハ）と室温で張り合わせる。張り合わせにはファン・デル・ワールス力を利用し、室温で強固な接合を形成することができる。その結果、ベースウェハと接合されたボンドウェハは、５００℃程度の温度で熱処理することで、水素イオンが注入された層を境界として分離する。
【０００４】
また高耐熱性ガラスである結晶化ガラス上に、スマートカット法を利用して得られた単結晶シリコン薄膜を形成する方法が知られている（特許文献１参照）。
【０００５】
【特許文献１】特開平１１−１６３３６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ＳＯＩ基板上にＣＭＯＳＦＥＴを用いた集積回路を作製する場合、チャネル部分の導電型がＮ型の半導体で形成されるＮ導電型薄膜トランジスタ（以下ＴＦＴと記す）とチャネル部分の導電型がＰ型の半導体で形成されるＰ導電型ＴＦＴを同一基板上に作製する必要がある。さらに、それぞれのＴＦＴの動作特性をより高めるためには、チャネル形成領域の結晶の面方位が重要となる。Ｎ導電型のＴＦＴの場合、キャリアである電子の移動度が最も高くなる結晶の面方位が｛１００｝面であり、Ｐ導電型のＴＦＴの場合、キャリアである正孔の移動度が最も高くなる結晶の方位が｛１１０｝面である。つまり、Ｎ導電型とＰ導電型によって最適なチャネル形成領域の結晶の面方位が異なる。
【０００７】
それに対して、一枚の単結晶半導体基板からイオン注入剥離法を用いて形成したＳＯＩ基板は、ＳＯＩ層の単結晶半導体の結晶面方位が一つに限定される。例えば、｛１００｝方位の半導体基板から形成されるＳＯＩ層の面方位は、全領域に渡って｛１００｝方位となる。したがって、イオン注入剥離法によって形成されるＳＯＩ層を用いてＣＭＯＳ回路を作製する場合、各ＴＦＴのチャネル形成領域を最適な結晶面方位を有する単結晶半導体膜で形成することができないため、回路の動作特性をより高めることが難しいという課題がある。
【課題を解決するための手段】
【０００８】
本発明は、上記課題を鑑み成されたものであり、同一基板平面上に形成されたＮ導電型ＴＦＴのチャネル領域とＰ導電型ＴＦＴのチャネル形成領域となる単結晶半導体層の結晶面方位が、それぞれのＴＦＴにおいて最適な結晶面方位となるように、単結晶半導体層を形成する。
【０００９】
本発明の代表的な構成は次の通りである。円形の単結晶半導体基板を矩形状に成形し、２種類の単結晶半導体基板を各々複数枚形成する。この際、２種類の単結晶半導体基板は、基板側面が互いに異なる結晶面方位を有する様に形成する。例えば、一方は側面の結晶面方位が｛１００｝であり、もう一方は｛１１０｝とする。２種類の矩形状単結晶半導体基板それぞれの表面に絶縁膜を形成した後、絶縁膜を介し２種類の矩形状単結晶半導体基板を交互に複数枚重ね合わせ接合し、四角柱状の半導体インゴットを作製する。すなわち、四角柱状の半導体インゴットの６つの面のうち４つ側面は、第１の結晶面方位を有する半導体層と、第２の結晶面方位を有する半導体層とが縞状に交互に分布した単結晶半導体表面となる。半導体インゴットを、第１の結晶面方位を有する半導体層と、第２の結晶面方位を有する半導体層とが縞状に交互に分布した単結晶半導体表面と平行に薄くスライスし、表面をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）等により研磨し、基板面上に第１の結晶面方位を有する半導体層と、第２の結晶面方位を有する半導体層とが、縞状に交互に配置された矩形状半導体基板を形成する。
【００１０】
次に、基板面上に第１の結晶面方位を有する半導体層と、第２の結晶面方位を有する半導体層とが、縞状に交互に配置された矩形状半導体基板の表面に絶縁膜を形成した後、基板表面から所定の深さの領域に水素イオン等を添加し脆化層を形成する。絶縁膜上に接合層を形成し、絶縁基板と接合層とを接合し、接合した状態で加熱処理を施すことで脆化層に亀裂が生じ、矩形状半導体基板が分離して、第１の結晶面方位を有する半導体層と、第２の結晶面方位を有する半導体層とが、縞状に交互に配置された単結晶半導体膜が絶縁基板上に形成される。
【発明の効果】
【００１１】
本発明により、絶縁基板上に異なる結晶面方位を有する単結晶半導体層を形成することが可能となる。また、上記過程において基板面上に異なる結晶面方位を有する単結晶半導体基板の形成が可能となる。これにより、Ｎ導電型ＴＦＴ及びＰ導電型ＴＦＴのチャネル形成領域に、それぞれ適した結晶方位の選択が可能となり、各ＴＦＴの電界効果移動度の向上、すなわち、より動作特性の高い半導体装置の作製が可能となる。また、低電圧で駆動することが可能となり、半導体集積回路の低消費電力化を図ることができる。
【００１２】
また、一回の分離熱処理工程で、絶縁基板上に異なる結晶面方位を有する単結晶半導体薄層が形成できるため、工程の簡略化が図られる。
【発明を実施するための最良の形態】
【００１３】
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細をさまざまに変更しうることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じか又は対応する要素を指す符号は異なる図面間で共通して用いることとする。
【００１４】
（実施の形態１）
本実施の形態では、絶縁基板上に異なる結晶面方位を有する単結晶半導体層を形成する工程について説明する。まず、結晶面方位が｛１００｝であるＮ導電型の半導体基板を矩形状に形成する。その際、基板側面の結晶面方位が｛１００｝となるように第１の半導体基板１０１を形成する（図１（Ａ））。同様に、結晶面方位が｛１００｝であるＰ導電型の半導体基板を矩形状に形成する。その際、基板側面の結晶面方位が｛１１０｝となるように第２の半導体基板１０２を形成する（図１（Ｂ））。ここで、第１の半導体基板１０１及び第２の半導体基板１０２としては、シリコン、ガリウムヒ素、インジウムリンなどの半導体基板を適用することができる。
【００１５】
次に、第１の半導体基板１０１及び第２の半導体基板１０２の一方の表面に酸化珪素膜１０３及び１０４を形成する。酸化珪素膜は、例えばＴＥＯＳガスと酸素ガスとの混合ガスを用いて化学気相成長法（ＣＶＤ法：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ法）またはプラズマ化学気相成長法（プラズマＣＶＤ法）等により形成され、１０ｎｍ以上８００ｎｍ以下の膜厚で形成することが望ましい。
【００１６】
次に、第１の半導体基板１０１と第２の半導体基板１０２とを交互に複数枚接合し、積層構造を有する四角柱状の半導体インゴット２０１を作製する（図２（Ａ））。接合は第１の半導体基板１０１の一方の表面に形成された酸化珪素膜１０３と第２の半導体基板１０２の酸化珪素膜１０４が形成されていない表面及び第２の半導体基板１０２の一方の表面に形成された酸化珪素膜１０４と第１の半導体基板１０１の酸化珪素膜１０３が形成されていない表面とが密接することにより形成され、接合の形成は室温で行うことが可能である。この接合は原子レベルで行われ、ファン・デル・ワールス力が作用して室温で強固な接合が形成される。必要であれば半導体インゴット２０１に熱処理を施し、更に接合を強化してもよい。また、第１の半導体基板１０１及び第２の半導体基板１０２の両表面に酸化珪素膜１０３及び１０４を形成し接合してもよい。
【００１７】
これにより、半導体インゴット２０１を形成する６つの面のうち４つの面において、交互に異なる結晶面方位が縞状に現れる。なお、半導体インゴット２０１の大きさ及び縞状の各層の厚さは用いる半導体基板の径の大きさ、厚さ、重ね合わせる枚数等により適宜選択できる。
【００１８】
なお、本実施の形態においては、半導体基板をあらかじめ矩形状に形成した後、基板の接合を行ったが、円形の状態で第１の半導体基板と第２の半導体基板を円形状基板の中心を回転軸として互いに位置を４５°または１３５℃ずらしながら交互に接合し、その後四角柱状に形成してもよい。
【００１９】
後の分離熱処理工程での作業性を考慮し半導体インゴット２０１を交互に異なる結晶面方位が縞状に現れる面と平行に薄くスライスし、基板表面をＣＭＰ等により平坦化することで矩形状の半導体基板２０２を形成する（図２（Ｂ））。以上より、同一平面上に第１の結晶面方位を有する複数の第１の半導体層と第１の結晶面方位とは異なる第２の結晶面方位を有する複数の第２の半導体層が縞状に交互に配置され、複数の絶縁層が、第１の半導体層と第２の半導体層の間に配置されている半導体基板を作製することができる。勿論、半導体インゴットのまま後の工程を行うことも可能である。
【００２０】
以下に、図３および４に示すように、半導体基板２０２から絶縁基板３０５上に単結晶半導体層を形成する工程について説明する。なお、絶縁基板３０５には、ガラス、石英、サファイア等が適応可能である。
【００２１】
まず、半導体基板２０２上に酸化窒化珪素膜３０１、窒化酸化珪素膜３０２を順次成膜する（図３（Ａ））。なお、本明細書において、酸化窒化珪素膜とは、その組成として、窒素原子よりも酸素原子の含有量が多いものであって、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ  Ｆｏｒｗａｒｄ  Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、濃度範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、珪素が２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。窒化酸化珪素膜とは、その組成として、酸素原子よりも窒素原子の含有量が多いものであって、ＲＢＳ及びＨＦＳを用いて測定した場合に、濃度範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、珪素が２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。但し、酸化窒化珪素膜または窒化酸化珪素膜を構成する原子の合計を１００原子％としたとき、窒素、酸素、Ｓｉ及び水素の含有比率が上記の範囲内に含まれるものとする。ここで、酸化窒化珪素膜３０１、窒化酸化珪素膜３０２は、次に行う脆化層を形成するためのイオン照射工程で半導体基板が金属などの不純物に汚染されることを防止し、また、照射されるイオンの衝撃による基板表面の損傷を防止する保護膜としての役割を有する。この保護膜は、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜等の絶縁膜を適宜選択し用いてもよい。なお、本実施の形態において、保護膜は積層膜であるが、単層膜としてもよい。
【００２２】
次に、半導体基板２０２に、電界によって加速されたイオンビーム２０３を照射し、脆化層３０３を形成する（図３（Ｂ））。半導体基板２０２から絶縁基板上に形成される単結晶半導体膜の厚さは、脆化層３０３が形成される領域の深さによって決まる。当該単結晶半導体層の厚さは５ｎｍ乃至５００ｎｍ、好ましくは１０ｎｍ乃至２００ｎｍとする。なお、脆化層３０３が形成される領域の深さは、イオンビームの加速エネルギーとイオンビームの入射角によって制御できる。
【００２３】
イオン照射の際に用いるガスとしては水素ガス、希ガス等があるが、本実施の形態では水素ガスを用いることが好ましい。水素ガスを用いた場合生成するイオン種は、Ｈ＋、Ｈ２＋及びＨ３＋であるが、Ｈ３＋が最も多く照射されることが好ましい。Ｈ３＋はＨ＋、Ｈ２＋よりもイオンの添加効率がよく、照射時間の短縮を図ることができる。また、後の分離熱処理工程において脆化層に亀裂が生じやすくなる。
【００２４】
次に、窒化酸化珪素膜３０２上に接合層３０４を形成する。接合層は、平滑で親水性の接合面を有することが好ましく、接合層３０４はＣＶＤ法等により形成される酸化珪素膜が好適である。酸化珪素膜の厚さは１０ｎｍ乃至２００ｎｍ、好ましくは２０ｎｍ乃至５０ｎｍの厚さとする。
【００２５】
次に、絶縁基板３０５の基板表面と半導体基板２０２上に形成された接合層３０４とを超音波洗浄等の方法で洗浄した後、密着させ接合を行う（図３（Ｃ））。接合は、絶縁基板３０５と接合層３０４との間にファン・デル・ワールス力が作用することによって行われ、常温で接合することができる。この際、絶縁基板３０５と接合層３０４との間に絶縁基板側の接合層としての酸化珪素膜を設けてもよい。
【００２６】
絶縁基板３０５と半導体基板２０２の接合を形成した後、４００℃乃至６５０℃の熱処理を行い、半導体基板２０２から単結晶半導体層３０６を剥離（分離）する。この熱処理により、脆化層３０３に形成された微小な空孔に体積変化が起こり、脆化層に沿って亀裂が生じ、破断面が形成される。この破断面に沿って単結晶半導体層３０６を剥離することができる（図３（Ｄ））。また、この熱処理により絶縁基板３０５と半導体基板２０２の接合界面が加熱されるため、接合界面に水素結合よりも強固な共有結合が形成され接合が強化される。このようにして、絶縁基板３０５上に異なる結晶面方位を有する単結晶半導体層３０６が形成される。単結晶半導体層３０６は、図４に示すような｛１１０｝面を有する第１の半導体層３０６ａ及び｛１００｝面を有する第２の半導体層３０６ｂが複数個集まって形成されている。第１の半導体層３０６ａはＰ導電型ＴＦＴのチャネル形成領域とし、第２の半導体層３０６ｂはＮ導電型ＴＦＴのチャネル形成領域とすることができる。
【００２７】
本実施の形態によれば、一回の分離熱処理工程で絶縁基板に異なる結晶面方位を有する単結晶半導体層を形成することができるため、工程の簡略化が可能である。また、Ｎ導電型ＴＦＴを結晶面方位が｛１００｝である領域に形成し、Ｐ導電型ＴＦＴを結晶面方位が｛１１０｝である領域に形成することで、Ｎ導電型ＴＦＴ及びＰ導電型ＴＦＴの電界効果移動度が高められた半導体集積回路を提供することができる。
【００２８】
さらに、図４に示すようにＰ導電型ＴＦＴのチャネル長方向３０７ａを結晶軸＜１１０＞と平行に、Ｎ導電型ＴＦＴのチャネル長方向３０７ｂを結晶軸＜１００＞と平行に揃えることで、よりＴＦＴの動作性能が高くなる。
【００２９】
本実施の形態においては、２種類の半導体基板（Ｐ導電型及びＮ導電型）を用いたが、例えば、Ｐ導電型（またはＮ導電型）半導体基板を用いて絶縁基板３０５上に２種類の結晶面方位を有する単結晶半導体層３０６を形成し、結晶面方位が｛１１０｝（または｛１００｝）である領域にＮ導電型（またはＰ導電型）ウェルを形成してもよい。
【００３０】
（実施の形態２）
実施の形態１では結晶面方位が｛１００｝である半導体基板を用いたが、本実施の形態では、図５および６に示すように、結晶面方位が｛１１０｝である半導体基板を用いて半導体基板２１２を作製する場合について説明する。
【００３１】
まず、結晶面方位が｛１１０｝であるＰ導電型の半導体基板を矩形状に形成する。その際、基板側面に結晶面方位｛１００｝と｛１１０｝とが交互に現れるように第１の半導体基板１１１を形成する（図５（Ａ））。同様に、結晶面方位が｛１１０｝であるＮ導電型の半導体基板を矩形状に形成する。その際、基板側面に結晶面方位｛１００｝と｛１１０｝とが交互に現れるように第２の半導体基板１１２を形成する（図５（Ｂ））。
【００３２】
次に、実施の形態１と同様に、第１の半導体基板１１１及び第２の半導体基板１１２の一方の表面に酸化珪素膜１０３及び１０４を形成する。酸化珪素膜は、例えばＴＥＯＳガスと酸素ガスとの混合ガスを用いてＣＶＤ法またはプラズマＣＶＤ法等により形成され、１０ｎｍ以上８００ｎｍ以下の膜厚で形成することが望ましい。
【００３３】
次に、第１の半導体基板１１１と第２の半導体基板１１２を交互に複数枚接合し、積層構造を有する四角柱状の半導体インゴット２１１を作製する（図６（Ａ））。この際、半導体インゴット２１１の側面に結晶面方位｛１００｝と｛１１０｝とが交互に現れるように接合する。接合は第１の半導体基板１１１の一方の表面に形成された酸化珪素膜１０３と第２の半導体基板１１２の酸化珪素膜１０４が形成されていない表面及び第２の半導体基板１１２の一方の表面に形成された酸化珪素膜１０４と第１の半導体基板１１１の酸化珪素膜１０３が形成されていない表面とが密接することにより形成され、接合の形成は室温で行うことが可能である。この接合は原子レベルで行われ、ファン・デル・ワールス力が作用して室温で強固な接合が形成される。必要であれば半導体インゴット２１１に熱処理を施し、更に接合を強化してもよい。また、第１の半導体基板１１１及び第２の半導体基板１１２の両表面に酸化珪素膜１０３及び１０４を形成し接合してもよい。
【００３４】
これにより、半導体インゴット２１１を形成する６つの面のうち４つの面において交互に異なる結晶面方位が縞状に現れる。なお、半導体インゴット２１１の大きさ及び縞状の各層の厚さは用いる半導体基板の径の大きさ、厚さ、重ね合わせる枚数等により適宜選択できる。
【００３５】
なお、本実施の形態においては、半導体基板をあらかじめ矩形状に形成した後、基板の接合を行ったが、円形の状態で第１の半導体基板と第２の半導体基板を円形状基板の中心を回転軸として互いに位置を９０°または２７０℃ずらしながら交互に積層し、半導体インゴットを作製した後、四角柱状に形成してもよい。
【００３６】
次に、実施の形態１と同様に、半導体インゴット２１１を異なる結晶面方位が縞状に現れる面と平行に薄くスライスし、基板表面をＣＭＰ等により平坦化することで矩形状の半導体基板２１２を形成する（図６（Ｂ））。なお、該矩形状の半導体基板２１２から絶縁基板上に単結晶半導体層を転置する工程については、実施の形態１に記載の方法に準じる。
【００３７】
（実施の形態３）
本実施の形態では、ＣＭＯＳ回路を用いた半導体装置の一例として、インバーター回路を作製する工程例について説明する。なお、本発明はこのような単純な回路に限定されず、マイクロプロセッサをはじめとする様々な集積回路を実現することができる。図７乃至図１３において（Ａ）はインバーター回路の上面図を示し、（Ｂ）はＡ−Ｂ線に対応する断面図を示す。
【００３８】
図４にしめされた単結晶半導体層３０６が絶縁膜４１７を介して絶縁基板３０５上に形成されているＳＯＩ基板を用いて半導体装置を作製する。また、実施例２の図６（Ｂ）に示した半導体基板２１２を単結晶半導体層の形成に利用してもよい。まず、単結晶半導体層３０６をエッチングにより島状に加工し、｛１１０｝面を有する第１の半導体層３０６ａから第１の活性層４００ａを、｛１００｝面を有する第２の半導体層３０６ｂから第２の活性層４００ｂを複数個形成する。第１の活性層４００ａはＰ導電型ＴＦＴのチャネル形成領域に、第２の活性層４００ｂはＮ導電型ＴＦＴのチャネル形成領域に用いる。このとき、単結晶半導体層３０６と同時に絶縁膜４１７もエッチングしてもよい。なお、絶縁膜４１７は、酸化窒化珪素膜３０１、窒化酸化珪素膜３０２及び接合層３０４の積層絶縁膜である。
【００３９】
図７（Ａ）及び（Ｂ）は、島状に加工された第１の活性層４００ａ及び第２の活性層４００ｂが設けられた絶縁基板３０５にゲート絶縁層及びゲート電極を形成する工程を示している。第１の活性層４００ａ及び第２の活性層４００ｂ上には、ゲート絶縁層４０１を介して、ゲート電極層４０２が設けられる。ゲート絶縁層４０１としては、酸化珪素（ＳｉＯｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）、酸化ハフニウム（ＨｆＯｘ）、酸化アルミニウム（ＡｌｘＯｙ）（ｘ＞ｙ＞０）、酸化タンタル（ＴａｘＯｙ、ｘ＞ｙ＞０）などの材料を適用することができる。図７（Ｂ）では、ゲート絶縁層４０１とゲート電極層４０２の側端部が揃うように加工されているが、ゲート電極層４０２のエッチングにおいてゲート絶縁層４０１を残すように加工してもよい。例えば、ゲート絶縁層４０１をテーパ状に残すような加工をしてもよい。
【００４０】
ゲート電極層４０２は単層構造であっても、積層構造であってもよい。本実施の形態では、第１のゲート電極層４０３、第２のゲート電極層４０４の積層構造の場合を示す。ゲート絶縁層４０１に高誘電率物質（ｈｉｇｈ−ｋ材料）を用いる場合には、ゲート電極層４０２を多結晶シリコン、シリサイド、金属若しくは金属窒化物で形成し、好適には金属若しくは金属窒化物で形成することが望ましい。ゲート電極層が積層構造であることを考慮すると、ゲート絶縁層４０１と接する第１のゲート電極層４０３を金属窒化物材料で形成し、第２のゲート電極層４０４を金属材料で形成することができる。この組み合わせを用いることによって、ゲート絶縁層が薄膜化した場合でもゲート電極に空乏層が広がってしまうことを積極的に防止でき、微細化した場合にもトランジスタの駆動能力を損なうことを防止することができる。
【００４１】
図８はゲート電極層４０２上に第１の絶縁層４０５を形成する工程を示している。第１の絶縁層４０５として、酸化珪素膜若しくは酸化窒化珪素膜をＣＶＤ法やスパッタ法により形成する。他の形態として、ゲート電極層４０２を酸化又は窒化処理により絶縁化して同様の層を形成してもよい。第１の絶縁層４０５はゲート電極層４０２の側壁にも１ｎｍ乃至１０ｎｍの厚さで形成されるようにする。第１の絶縁層４０５は、第１の活性層４００ａ及び第２の活性層４００ｂに対し、価電子制御を目的とした不純物が添加されないオフセット領域を形成するためにも設けている。
【００４２】
図９は、第１の活性層４００ａ及び第２の活性層４００ｂに極浅不純物領域（ソースドレインエクステンション）を形成する工程を示している。この極浅不純物領域によって、短チャネル効果を抑制することができる。Ｐ導電型ＴＦＴの第１の活性層４００ａに対しては第１３族元素が添加される第１の極浅不純物領域４０６を形成し、Ｎ導電型ＴＦＴの第２の活性層４００ｂに対しては第１５族元素が添加される第２の極浅不純物領域４０７を形成する。なお図９（Ａ）において、極浅不純物領域４０６、４０７を分かりやすく示すため、ゲート電極層４０２周囲の第１の絶縁層４０５のみを示し、第１の絶縁層４０５の外側に極浅不純物領域４０６、４０７を点線で示すが、第１の絶縁層４０５は、第１の活性層４００ａ、第２の活性層４００ｂ、ゲート電極層４０２の全体を覆っている。この極浅不純物領域の不純物濃度は、例えば、第１の極浅不純物領域４０６については、硼素を１５ｋｅＶ、３×１０１３／ｃｍ２のドーズ量でイオン注入を行い、第２の極浅不純物領域４０７については、砒素を１５ｋｅＶ、２×１０１４／ｃｍ２のドーズ量でイオン注入を行う。
【００４３】
次いで、図１０で示すように、ゲート電極層４０２の側面に第１のサイドウオール４０８、第２のサイドウオール４０９を形成する。例えば、第１のサイドウオール４０８、第２のサイドウオール４０９は窒化珪素膜で形成される。これらのサイドウオールは異方性エッチングにより自己整合的に形成する。
【００４４】
この場合、第１の活性層４００ａ側の第１のサイドウオール４０８と、第２の活性層４００ｂ側の第２のサイドウオール４０９の幅を同じとなるように加工しても良いが、好ましくはこの両者の幅が異なるように加工する。Ｐ導電型ＴＦＴである第１の活性層４００ａに対する第１のサイドウオール４０８の幅は、Ｎ導電型ＴＦＴである第２の活性層４００ｂに対する第２のサイドウオール４０９の幅よりも厚くするとよい。Ｐ導電型ＴＦＴにおいてソース領域及びドレイン領域を形成するために注入される硼素は拡散しやすく、短チャネル効果を誘起しやすいためである。むしろ、このような構成とすることで、Ｐ導電型ＴＦＴにおいて、ソース領域及びドレイン領域に高濃度の硼素を添加することが可能となり、ソース領域及びドレイン領域を低抵抗化することができる。
【００４５】
サイドウオールを形成した後、図１１で示すように、第１の絶縁層４０５の露出部をエッチングした後、ソース領域及びドレイン領域を自己整合的に形成する。この工程は、価電子制御する不純物イオンを電界で加速して注入するイオン注入法で行うことができる。図１１（Ｂ）には、第１の活性層４００ａには第１３族元素を添加して、ソース領域及びドレイン領域となる第１の不純物領域４１０を形成する状態を示す。また第２の活性層４００ｂには第１５族元素を添加して、ソース領域及びドレイン領域となる第２の不純物領域４１１を形成する。例えば、Ｐ導電型ＴＦＴの第１の活性層４００ａについては、硼素を３０ｋｅＶ、３×１０１５／ｃｍ２のドーズ量でイオン注入する。Ｎ導電型ＴＦＴの第２の活性層４００ｂについては、砒素を５０ｋｅＶ、５×１０１５／ｃｍ２のドーズ量でイオン注入する。上記のイオン種、加速電圧及びドーズ量のドーピング条件は例示であって、適宜設定した条件とすることもできる。
【００４６】
ソース領域及びドレイン領域をさらに低抵抗化するには、第１及び第２の活性層に対して、シリサイド層を形成してもよい。シリサイド層としては、コバルトシリサイド若しくはニッケルシリサイドを適用すればよく、少なくともソース領域及びドレイン領域をシリサイド化すればよく、活性層の上面及び端面に対してシリサイド層を形成することとなる。なお、上記活性層の厚さが薄い場合等には、活性層の底部までシリサイド反応を進めて、低抵抗化を図ってもよい。また、ゲート電極層４０２に多結晶シリコンを用いている場合には、ゲート電極層４０２をさらに低抵抗化するためにも、第１の絶縁層４０５をエッチングしてゲート電極層の上面にシリサイド層を形成するとよい。ソース領域及びドレイン領域に対するシリサイド層と、ゲート電極層に対するシリサイド層とは同時に作製することができる。
【００４７】
図１２では、パッシベーション層４１２、第１の層間絶縁層４１３、コンタクトプラグ４１４を形成する工程を示す。パッシベーション層４１２は窒化珪素膜、窒化酸化珪素膜などをＣＶＤ法で全面に成膜する。第１の層間絶縁層４１３は、リンシリケートガラス（ＰＳＧ）若しくはボロンリンシリケートガラス（ＢＰＳＧ）をＣＶＤ法で成膜し、リフローにより平坦化して形成する。または、ＣＶＤ法でテトラエトキシシラン（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ、  Ｓｉ（ＯＣＨ２ＣＨ３）４）を用いて酸化珪素膜を形成し、その後ＣＭＰで平坦化してもよい。コンタクトプラグ４１４は、第１の層間絶縁層４１３に形成したコンタクトホールを埋め込むようにタングステンシリサイドで形成する。タングステンシリサイドは六フッ化タングステン（ＷＦ６）とシラン（ＳｉＨ４）を用いてＣＶＤ法で形成する。
【００４８】
配線の多層化は、半導体素子及び該素子を用いた装置の構成に応じて考慮される。図１３では、第１の層間絶縁層４１３の上に、第２の層間絶縁層４１５と配線４１６を設けた構成を示している。配線はタングステンシリサイドで形成しても良いし、ダマシン法によりＣｕ配線を設けてもよい。
【００４９】
（実施の形態４）
本実施の形態は、半導体素子を有する装置（半導体装置）の一例としてマイクロプロセッサの態様について図１４を参照して説明する。
【００５０】
図１４はマイクロプロセッサ５０１の一例を示す。このマイクロプロセッサ５０１では、Ｎ導電型ＴＦＴを構成する活性層と、Ｐ導電型ＴＦＴを構成する活性層の結晶面方位が異なっている。
【００５１】
このマイクロプロセッサ５０１は、演算回路５０２（Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ。ＡＬＵともいう。）、演算回路制御部５０３（ＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ）、命令解析部５０４（Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ）、割り込み制御部５０５（Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部５０６（Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ５０７（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部５０８（Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース５０９（Ｂｕｓ  Ｉ／Ｆ）、読み出し専用メモリ５１０、及びＲＯＭインターフェース５１１（ＲＯＭ  Ｉ／Ｆ）を有している。
【００５２】
バスインターフェース５０９を介してマイクロプロセッサ５０１に入力された命令は、命令解析部５０４に入力されてデコードされた後、演算回路制御部５０３、割り込み制御部５０５、レジスタ制御部５０８、タイミング制御部５０６に入力される。演算回路制御部５０３、割り込み制御部５０５、レジスタ制御部５０８、タイミング制御部５０６は、デコードされた命令に基づき、各種制御を行う。具体的に演算回路制御部５０３は、演算回路５０２の動作を制御するための信号を生成する。また、割り込み制御部５０５は、マイクロプロセッサ５０１のプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタ制御部５０８は、レジスタ５０７のアドレスを生成し、マイクロプロセッサの状態に応じてレジスタ５０７の読み出しや書き込みを行う。
【００５３】
またタイミング制御部５０６は、演算回路５０２、演算回路制御部５０３、命令解析部５０４、割り込み制御部５０５、レジスタ制御部５０８の動作のタイミングを制御する信号を生成する。例えばタイミング制御部５０６は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。なお、図１４に示すマイクロプロセッサ５０１は、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【００５４】
本実施の形態のマイクロプロセッサは、Ｐ導電型ＴＦＴの第１の活性層とＮ導電型ＴＦＴに供する第２の活性層が、絶縁基板の同一面に設けられ、かつ、その両者の結晶面方位が異なっている。このように、ＴＦＴのチャネルを流れるキャリアにとって移動度が高くなる結晶面を適用することにより、マイクロプロセッサの動作の高速化を図ることができる。また、低電圧で駆動することが可能となり、低消費電力化を図ることができる。すなわち、キャリアが原子で散乱される確率を低減することができ、それによって電子又はホールの受ける抵抗を減少させ、マイクロプロセッサの性能向上を図ることができる。
【００５５】
（実施の形態５）
本実施の形態は、半導体素子を有する装置の一例として通信回路を有し非接触でデータの入出力が可能なマイクロコンピュータの態様について図１５を参照して説明する。
【００５６】
図１５は本実施の形態に係るマイクロコンピュータ５１２のブロック図を示している。このマイクロコンピュータ５１２は、アンテナ回路５１３、アナログ回路部５１４及びデジタル回路部５１５を有している。アナログ回路部５１４として、共振容量を有する共振回路５１６、定電圧回路５１７、整流回路５１８、復調回路５１９と、変調回路５２０、リセット回路５２１、発振回路５２２、電源管理回路５２３を有している。デジタル回路部５１５は、ＲＦインターフェース５２４、制御レジスタ５２５、クロックコントローラ５２６、インターフェース５２７、中央処理ユニット５２８、ランダムアクセスメモリ５２９、読み出し専用メモリ５３０を有している。また、マイクロコンピュータ５１２の動作に必要な電力は、無線信号をアンテナ回路５１３が受信したものを、整流回路５１８を経て整流された電力が蓄電部５３１に充電される。蓄電部５３１はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで構成される。蓄電部５３１はマイクロコンピュータ５１２と一体形成されている必要はなく、別部品としてマイクロコンピュータ５１２を構成する絶縁表面を有する基板に取り付けられていれば良い。
【００５７】
このような構成のマイクロコンピュータ５１２の動作は以下の通りである。アンテナ回路５１３が受信した信号は共振回路５１６により誘導起電力を生じる。入力された信号は、復調回路５１９で復調され、制御命令やデータ信号がデジタル回路部５１５に出力される。リセット回路５２１は、デジタル回路部５１５をリセットし初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路５２２は、定電圧回路５１７により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。ローパスフィルタで形成される復調回路５１９は、例えば振幅変調（ＡＳＫ）方式の受信信号の振幅の変動を二値化する。変調回路５２０は、送信データを振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信する。変調回路５２０は、共振回路５１６の共振点を変化させることで通信信号の振幅を変化させている。クロックコントローラ５２６は、電源電圧又は中央処理ユニット５２８における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路５２３が行っている。
【００５８】
アンテナ回路５１３からマイクロコンピュータ５１２に入力された信号は復調回路５１９で復調された後、ＲＦインターフェース５２４で制御コマンドやデータなどに分解される。制御コマンドは制御レジスタ５２５に格納される。制御コマンドには読み出し専用メモリ５３０に記憶されているデータの読み出し、ランダムアクセスメモリ５２９へのデータの書き込み、中央処理ユニット５２８への演算命令などが含まれている。中央処理ユニット５２８は、インターフェース５２７を介して読み出し専用メモリ５３０、ランダムアクセスメモリ５２９、制御レジスタ５２５にアクセスする。インターフェース５２７は、中央処理ユニット５２８が要求するアドレスより、読み出し専用メモリ５３０、ランダムアクセスメモリ５２９、制御レジスタ５２５のいずれかに対するアクセス信号を生成する機能を有している。
【００５９】
中央処理ユニット５２８の演算方式は、読み出し専用メモリ５３０にＯＳ（オペレーティングシステム）を記憶させておいて、起動とともにプログラムを読み出し実行する方式を採用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の処理を行い、残りの演算をプログラムを使って中央処理ユニット５２８が実行する方式を適用することができる。
【００６０】
図１６は、上記のような構成を有する本実施の形態に係るマイクロコンピュータの外観を示す。絶縁基板３０５に複数の活性層が設けられ、それによりＮ導電型ＴＦＴ及びＰ導電型ＴＦＴが形成される素子形成層５３２を有している。素子形成層５３２は、図１５におけるアナログ回路部５１４及びデジタル回路部５１５を形成する。アンテナ５３３は絶縁基板３０５上に設けられている。また、このアンテナ５３３に替えてアンテナ接続端子を設けても良い。図１６で示すアンテナ５３３は磁界型のスパイラルアンテナを示すが、電界型のアンテナとしてダイポールアンテナなどと組み合わせても良い。
【００６１】
図１７は、図１６で示すマイクロコンピュータの要部を示し、断面構造を模式的に示している。絶縁基板３０５上には第１の活性層４００ａ及び第２の活性層４００ｂによってＰ導電型ＴＦＴ及びＮ導電型ＴＦＴが形成されている。第２の層間絶縁層４１５よりも下層の構成は図１３と同様であるので省略する。
【００６２】
第１の配線４１６上には第３の層間絶縁層５３４、第４の層間絶縁層５３５が形成されている。第３の層間絶縁層５３４は酸化珪素膜、第４の層間絶縁層５３５は窒化珪素膜で形成し、デュアルダマシンにより、第３の層間絶縁層５３４に形成される開口部は、第４の層間絶縁層５３５に形成される開口部より狭くなっている。その開口部に窒化タンタルなどのバリアメタル５３６を形成し、銅メッキにより銅配線５３７を形成している。さらに第５の層間絶縁層５３８、第６の層間絶縁層５３９を形成し、第６の層間絶縁層５３９に対してのみ開口部を形成し、該開口部にバリアメタル５４０及び銅メッキによる銅配線５４１を設ける。銅配線５４１上には、第７の層間絶縁層５４２が形成されており、アンテナ５３３を銅配線５４１に接続するための開口部を形成する。そして、アンテナ５３３を第７の層間絶縁層５４２上に設け、銅配線５４１と接続させる。図１７では、アンテナ５３３と銅配線５４１との境界にシード層５４３を形成するが、該シード層はアンテナ５３３を銅メッキ法で形成する場合に設けられる。アンテナ５３３はインクジェット法や印刷法等により直接描画することもでき、スパッタリングによりアルミニウムなどの導電膜を堆積し、それをフォトリソグラフィー法でアンテナ形状に加工してもよい。
【００６３】
このようなマイクロコンピュータは、絶縁基板３０５として大面積のガラス基板を用いることによって生産性を向上させることができる。例えば、市場に流通している第４世代の液晶パネルには７３０ｍｍ×９２０ｍｍのガラス基板が採用されており、面積は６７１６００ｍｍ２である。このようなガラス基板からマイクロコンピュータを取り出す場合、チップの切しろの分を無視したとしても、２ｍｍ角で切り出す場合には概算でも３４万個を取り出すことができる。ガラス基板の厚さは０．４〜０．７ｍｍであり、ＴＦＴの活性層を固定する面と反対側の面に保護フィルムを貼れば、装置全体として０．１〜０．３ｍｍ程度まで薄くすることも可能である。
【００６４】
本実施の形態のマイクロコンピュータは、Ｐ導電型ＴＦＴの第１の活性層とＮ導電型ＴＦＴに供する第２の活性層が、絶縁基板の同一面に設けられ、かつ、その両者の結晶面方位が異なっている。このように、ＴＦＴのチャネルを流れるキャリアにとって移動度が高くなる結晶面を適用することにより、マイクロコンピュータの動作の高速化を図ることができる。また、低電圧で駆動することが可能となり、低消費電力化を図ることができる。すなわち、キャリアが原子で散乱される確率を低減することができ、それによって電子又はホールの受ける抵抗を減少させ、マイクロコンピュータの性能向上を図ることができる。
【００６５】
（実施の形態６）
本実施の形態では、同一表面上に二つの異なる結晶面方位を有する半導体基板２０２を用いたＣＭＯＳトランジスタについて説明する。
【００６６】
図１８は半導体基板２０２を用いて形成したＣＭＯＳトランジスタの一例である。第１の活性層４００ａ、第２の活性層４００ｂ、絶縁領域７０１、不純物領域７０２及び７０３、ゲート絶縁層７０４、ゲート電極層７０５、第１の絶縁層７０６、第２の絶縁層７０７、配線７０８等により構成される。Ｐ電型トランジスタが形成される第１の活性層４００ａとＮ導電型トランジスタが形成される第２の活性層４００ｂは互いに結晶面方位が異なっており、それぞれのチャネルを流れるキャリアにとって移動度が高くなる結晶面を適用している。また、Ｎ導電型トランジスタとＰ導電型トランジスタは絶縁領域７０１の存在により完全に分離されている。
【００６７】
図１９は従来の半導体基板を用いて形成したＣＭＯＳトランジスタの一例である。Ｎ導電型基板８０９、Ｐ導電型のウェル８１０、不純物領域８０２及び８０３、ゲート絶縁層８０４、ゲート電極層８０５、第１の絶縁層８０６、第２の絶縁層８０７、配線８０８等により構成される。Ｎ導電型トランジスタとＰ導電型トランジスタの活性層は同一の結晶面方位を有している。また、従来のＣＯＭＳトランジスタでは、Ｎ導電型トランジスタとＰ導電型トランジスタが電気的に完全に分離されていないため、基板内部にＰＮＰＮという寄生サイリスタ構造が形成される。これにより、入力電圧が電源電圧の範囲を超えて入力されるとラッチアップが発生する。ラッチアップはＣＭＯＳトランジスタ特有の不良モードである。
【００６８】
本実施の形態のＣＭＯＳトランジスタは、Ｎ導電型トランジスタの活性層とＰ導電型トランジスタの活性層をそれぞれのチャネルを流れるキャリアにとって移動度が高くなる結晶面方位を適用することにより、動作の高速化を図ることができる。また、低電圧で駆動することが可能となり、低消費電力化を図ることができる。また、本実施の形態のＣＭＯＳトランジスタでは絶縁領域７０１の存在により、ウェルを形成する必要がなく工程の簡略化が可能であり、基板内部に寄生サイリスタ構造を有しないため、ラッチアップの抑制を図ることができる。
【図面の簡単な説明】
【００６９】
【図１】矩形状の半導体基板の例を示す斜視図。
【図２】半導体基板の作製工程を説明する図。
【図３】単結晶半導体膜を絶縁基板に転写する工程を説明する図。
【図４】トランジスタの形成方向について説明する図。
【図５】矩形状の半導体基板の例を示す斜視図。
【図６】半導体基板の作製工程を説明する図。
【図７】半導体装置の作製工程を説明する図。
【図８】半導体装置の作製工程を説明する図。
【図９】半導体装置の作製工程を説明する図。
【図１０】半導体装置の作製工程を説明する図。
【図１１】半導体装置の作製工程を説明する図。
【図１２】半導体装置の作製工程を説明する図。
【図１３】半導体装置の作製工程を説明する図。
【図１４】マイクロプロセッサの態様について説明するブロック図。
【図１５】マイクロコンピュータの態様について説明するブロック図。
【図１６】マイクロコンピュータの外観例を示す斜視図。
【図１７】マイクロコンピュータの構成を説明する断面図。
【図１８】実施の形態６におけるＣＭＯＳトランジスタの構造の断面図。
【図１９】従来のＣＭＯＳトランジスタの構造例を示す断面図。
【符号の説明】
【００７０】
１０１    第１の半導体基板
１０２    第２の半導体基板
１０３    酸化珪素膜
１０４    酸化珪素膜
１１１    第１の半導体基板
１１２    第２の半導体基板
２０１    半導体インゴット
２０２    半導体基板
２０３    イオンビーム
２１１    半導体インゴット
２１２    半導体基板
３０１    酸化窒化珪素膜
３０２    窒化酸化珪素膜
３０３    脆化層
３０４    接合層
３０５    絶縁基板
３０６    単結晶半導体層
３０６ａ  第１の半導体層
３０６ｂ  第２の半導体層
３０７ａ  Ｐ導電型ＴＦＴのチャネル長方向
３０７ｂ  Ｎ導電型ＴＦＴのチャネル長方向
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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