(57)【特許請求の範囲】
【請求項１】
画素と、第１の回路と、第２の回路と、第３の回路と、第４の回路と、を有し、
前記画素は、第１のサブ画素と、第２のサブ画素と、を有し、
前記第１のサブ画素は、第１の発光素子を有し、
前記第２のサブ画素は、第２の発光素子を有し、
前記第１のサブ画素及び前記第２のサブ画素のそれぞれは、第１の配線と電気的に接続され、
前記第１のサブ画素及び前記第２のサブ画素のそれぞれは、第２の配線と電気的に接続され、
前記第１の回路は、前記第１の配線の電流値を検出することができる機能を有し、
前記第２の回路は、前記第１の回路の検出結果に基づいて第１の信号を出力することができる機能を有し、
前記第３の回路は、前記第１の信号に基づいて前記第４の回路を制御するための信号を有する第２の信号を出力することができる機能を有し、
前記第１の信号は、前記第２の信号を補正するための信号を有し、
前記第４の回路は、前記第２の信号に基づいて、前記第１の発光素子及び前記第２の発光素子の輝度を制御することができる機能を有し、
前記第１のサブ画素に前記第２の配線を介して発光させるための信号を入力した場合の前記第１の配線の電流値が正常なサブ画素に前記第２の配線を介して発光させるための信号を入力した場合の前記第１の配線の電流値よりも大きいとき、前記第１のサブ画素に前記第２の配線を介して発光させる信号を入力しても、前記第１の発光素子が発光しない状態であると前記第２の回路によって判断された場合、前記第２の発光素子の輝度が高くなるように補正するための前記第１の信号が前記第２の回路から前記第３の回路に出力され、
前記第１のサブ画素に前記第２の配線を介して発光させるための信号を入力した場合の前記第１の配線の電流値と前記第１のサブ画素及び前記第２のサブ画素に前記第２の配線を介して非発光とするための信号を入力した場合の前記第１の配線の電流値との差が前記正常なサブ画素に前記第２の配線を介して発光させるための信号を入力した場合の前記第１の配線の電流値と前記第１のサブ画素及び前記第２のサブ画素に前記第２の配線を介して非発光とするための信号を入力した場合の前記第１の配線の電流値との差よりも小さいとき、前記第１のサブ画素に前記第２の配線を介して入力される信号によらず、前記第１の発光素子が発光している状態であると前記第２の回路によって判断された場合、前記第２の発光素子の輝度が低くなるように補正するための前記第１の信号が前記第２の回路から前記第３の回路に出力されることを特徴とする表示装置。
【請求項２】
請求項１において、
前記第１の回路は、スイッチと、抵抗素子と、アナログデジタル変換回路と、を有し、
前記スイッチの第１の端子は、前記第１の配線と電気的に接続され、
前記スイッチの第２の端子は、電源と電気的に接続され、
前記抵抗素子の第１の端子は、前記スイッチの第１の端子と電気的に接続され、
前記抵抗素子の第２の端子は、前記スイッチの第２の端子と電気的に接続され、
前記アナログデジタル変換回路の入力端子は、前記第１の配線と電気的に接続され、
前記アナログデジタル変換回路の出力端子から前記第１の信号が出力されることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
マトリクス状に配置された複数の画素を有し、当該複数の画素各々にビデオ信号（画像信号、映像信号ともいう）を入力して画像表示を行う半導体装置及びその駆動方法に関する。特に、各列の画素に欠陥が生じた場合に欠陥画素を検出し補正する機能を有する半導体装置及びその駆動方法に関する。
【背景技術】
【０００２】
１つの画素に複数のサブ画素を有することで、表示可能な階調を高める駆動方法が考案されている（特許文献１参照）。例えば、１つの画素が複数のサブ画素によって構成されることで、特許文献１の画素は、１つのサブ画素の発光、非発光のみで表示可能な階調（以下、時間階調ともいう）と、複数のサブ画素の組み合わせのみで表示可能な階調（以下、面積階調ともいう）とを組み合わせている。したがって、特許文献１の画素は、この面積時間階調によって表示可能な階調を高めることができる。
【０００３】
また、１画素毎の発光素子特性を検出し、発光素子の劣化を補正する駆動法が考案されている。例えば、１画素毎の発光素子特性を検出し、劣化している発光画素があれば各画素に入力されるビデオ信号により、発光素子の発光輝度を補正し、発光素子特性の変化による焼き付き等を補正する表示装置、及び駆動方法が提案されている（特許文献２参照）。
【特許文献１】特開平１１−７３１５８号公報
【特許文献２】特開２００３−１９５８１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の１つの画素に複数のサブ画素を有する画素構成による駆動方法では、劣化にかかわらず出荷前に画素に欠陥が生じた場合、特に対策が取れないため不良となり歩留まりを下げる原因となっていた。また、出荷後、表示装置が使用されてから画素に欠陥が生じ場合でも特に対策が取れなかった。
【０００５】
本発明では、画素に欠陥が生じた場合に、欠陥が生じた画素を正常な画素と同等に駆動することができる半導体装置、及び駆動方法を提供することを課題とする。
【課題を解決するための手段】
【０００６】
本発明は、複数のサブ画素で構成される複数画素と、複数の画素を動作させるための電源線、及び複数の信号線と、複数の信号線に信号を出力するためのドライバ回路と、ドライバ回路を制御するための信号入力回路と、検出した電流値が異常な値を示した場合（例えば輝点欠陥が発生した場合は変化量がない、発光素子の陽極と陰極がショートして発生するような点欠陥などは電流値が大きくなるなど）、画素が正常か、輝点欠陥か、点欠陥かを判断し、信号入力回路に補正信号を出力する補正回路と、サブ画素毎に発光させた場合の電源線に流れる電流値を検出する電流値検出回路とを有し、サブ画素を発光させた場合に異常な電流値を示すサブ画素を含む画素をドライバ回路から出力する信号によって補正することを特徴とする。また、ビデオ信号の補正方法として、例えば１つのサブ画素が点欠陥となった場合、残りのサブ画素で階調を表現するように補正する。高階調は表現できないが低階調、及び中間階調は表現可能である。また、１つのサブ画素が輝点欠陥となった場合、残りのサブ画素で階調を表現するように補正する。低い階調は表現できないが中間階調、及び高階調は表現可能である。こうして、上記示した駆動方法により、アクティブマトリクス表示装置に輝点欠陥、及び点欠陥などの欠陥が発生しても、複数のサブ画素と欠陥画素の検出手段と補正手段とを有していれば、ある程度の階調は表現でき、欠点画素を目立たなくすることができる。
【０００７】
本発明の一は、複数のサブ画素で構成される複数画素と、複数の画素を動作させるための電源線、及び複数の信号線と、複数の信号線に信号を出力するためのドライバ回路と、ドライバ回路を制御するための信号入力回路と、検出した電流値が異常な値を示した場合（例えば輝点欠陥が発生した場合は変化量がない、発光素子の陽極と陰極がショートして発生するような点欠陥などは電流値が大きくなるなど）、画素が正常か、輝点欠陥か、点欠陥かを判断し、信号入力回路に補正信号を出力する補正回路と、サブ画素毎に発光させた場合の電源線に流れる電流値を検出する電流値検出回路とを有し、サブ画素を発光させた場合に異常な電流値を示すサブ画素を含む画素をドライバ回路から出力する信号によって補正することを特徴とする。また、ビデオ信号の補正方法として、例えば１つのサブ画素が点欠陥となった場合、残りのサブ画素で階調を表現するように補正する。高階調は表現できないが低階調、及び中間階調は表現可能である。また、１つのサブ画素が輝点欠陥となった場合、残りのサブ画素で階調を表現するように補正する。低い階調は表現できないが中間階調、及び高階調は表現可能である。こうして、上記示した駆動方法により、アクティブマトリクス表示装置に輝点欠陥、及び点欠陥などの欠陥が発生しても、複数のサブ画素と欠陥画素の検出手段と補正手段とを有していれば、ある程度の階調は表現でき、欠点画素を目立たなくすることができることを特徴とする半導体装置である（半導体装置とはトランジスタや非線形素子を含んでいる装置のことをいう。また、全てのトランジスタや非線形素子を単結晶基板、ＳＯＩ基板、石英基板、ガラス基板、樹脂基板などに形成される必要はない。以下、これを半導体装置という）。
【０００８】
本発明の一は、ソースドライバと、ゲートドライバと、第１のソース信号線と、第２のソース信号線と、ゲート信号線と、電源線と、画素と、第１のサブ画素と、第２のサブ画素と、第１のＴＦＴと、第２のＴＦＴと、第３のＴＦＴと、第４のＴＦＴと、一対の電極を持つ第１の容量素子と、一対の電極を持つ第２の容量素子と、一対の電極を持つ第１の発光素子と、一対の電極を持つ第２の発光素子と、一対の電極を持つ第１の発光素子の他方、及び一対の電極を持つ第２の発光素子の他方である対向電極とを有し、ソースドライバは第１のソース信号線、及び第２のソース信号線にビデオ信号を出力し、ゲートドライバはゲート信号線を走査し、電源線は第１のＴＦＴのソースとドレインのうち一方、及び第２のＴＦＴのソースとドレインのうち一方と電気的に接続され、第１のＴＦＴのソースとドレインのうち他方は第１の発光素子の一方の電極と電気的に接続され、第２のＴＦＴのソースとドレインのうち他方は第２の発光素子の一方の電極と電気的に接続され、第１のＴＦＴのゲートは第１の容量素子の一方の電極、及び第３のＴＦＴのソースとドレインのうち一方と電気的に接続され、第２のＴＦＴのゲートは第２の容量素子の一方の電極、及び第４のＴＦＴのソースとドレインのうち一方と電気的に接続され、第１の容量素子の他方、及び第２の容量素子の他方の電極は電源線と電気的に接続され、第３ＴＦＴのソースとドレインのうち他方は第１のソース信号線と電気的に接続され、第４のＴＦＴのソースとドレインのうち他方は第２のソース信号線と電気的に接続され、第３のＴＦＴのゲート、及び第４のＴＦＴのゲートはゲート信号線と接続されていることを特徴とする半導体装置である。
【０００９】
第３のＴＦＴ、及び第４のＴＦＴはスイッチング素子として動作するので、電流の流れを制御できる素子であれば、電気的スイッチでも機械的スイッチでも良い。スイッチング素子として、トランジスタの他にダイオードを用いても良いし、ダイオードとトランジスタを組み合わせた論理回路を用いても良い。また、第１のＴＦＴ、及び第２のＴＦＴもスイッチング素子として動作させても良い。その場合、第１のＴＦＴと第１の発光素子、及び第２のＴＦＴと第２の発光素子との動作点が線形領域となるようにすれば、第１のＴＦＴ、及び第２のＴＦＴの閾値電圧のばらつきが表示に影響しなくなるため、より高画質な表示装置を提供することができる。
【００１０】
本発明の一は、ソースドライバと、ゲートドライバと、第１のソース信号線と、第２のソース信号線と、ゲート信号線と、電源線と、画素と、第１のサブ画素と、第２のサブ画素と、第１のＴＦＴと、第２のＴＦＴと、第３のＴＦＴと、第４のＴＦＴと、一対の電極を持つ第１の容量素子と、一対の電極を持つ第２の容量素子と、一対の電極を持つ第１の発光素子と、一対の電極を持つ第２の発光素子と、一対の電極を持つ第１の発光素子の他方、及び一対の電極を持つ第２の発光素子の他方である対向電極とを有し、ソースドライバは第１のソース信号線、及び第２のソース信号線にビデオ信号を出力し、ゲートドライバはゲート信号線を走査し、電源線は第１のＴＦＴのソースとドレインのうち一方、及び第２のＴＦＴのソースとドレインのうち一方と電気的に接続され、第１のＴＦＴのソースとドレインのうち他方は第１の発光素子の一方の電極と電気的に接続され、第２のＴＦＴのソースとドレインのうち他方は第２の発光素子の一方の電極と電気的に接続され、第１のＴＦＴのゲートは第１の容量素子の一方の電極、及び第３のＴＦＴのソースとドレインのうち一方と電気的に接続され、第２のＴＦＴのゲートは第２の容量素子の一方の電極、及び第４のＴＦＴのソースとドレインのうち一方と電気的に接続され、第１の容量素子の他方の電極、及び第２の容量素子の他方は電源線と電気的に接続され、第３ＴＦＴのソースとドレインのうち他方は第１のソース信号線と電気的に接続され、第４のＴＦＴのソースとドレインのうち他方は第２のソース信号線と電気的に接続され、第３のＴＦＴのゲート、及び第４のＴＦＴのゲートはゲート信号線と電気的に接続されていることを特徴とする半導体装置である。
【００１１】
第３のＴＦＴ、及び第４のＴＦＴはスイッチング素子として動作するので、電流の流れを制御できる素子であれば、電気的スイッチでも機械的スイッチでも良い。スイッチング素子として、ダイオードを用いても良いし、ダイオードとトランジスタを組み合わせた論理回路を用いても良い。また、第１のＴＦＴ、及び第２のＴＦＴもスイッチング素子として動作させても良い。その場合、第１のＴＦＴと第１の発光素子、及び第２のＴＦＴと第２の発光素子との動作点が線形領域となるようにすれば、第１のＴＦＴ、及び第２のＴＦＴの閾値電圧のばらつきが表示に影響しなくなるため、より高画質な表示装置を提供することができる。
【００１２】
本明細書において、「半導体装置」とは半導体特性を利用することで機能する装置全般を指し、本明細書で開示するトランジスタやダイオードなどの非線形素子を含んで構成される回路を備えた装置は全てその範疇に含まれている。
【００１３】
本発明において、表示装置とは、表示素子（液晶素子や発光素子など）を有する装置のことを言う。なお、液晶素子やＥＬ素子などの表示素子を含む複数の画素やそれらの画素を駆動させる周辺駆動回路が基板上に形成された表示パネル本体のことでもよい。また、ワイヤボンディングやバンプなどによって基板上に配置された周辺駆動回路、いわゆるチップオングラス（ＣＯＧ）を含んでいても良い。さらに、フレキシブルプリントサーキット（ＦＰＣ）やプリント配線基盤（ＰＷＢ）が取り付けられたもの（ＩＣや抵抗素子や容量素子やインダクタやトランジスタなど）も含んでもよい。さらに、偏光板や位相差板などの光学シートを含んでいても良い。さらに、バックライト（導光板やプリズムシートや拡散シートや反射シートや光源（ＬＥＤや冷陰極管など）を含んでいても良い）を含んでいても良い。
【００１４】
また、発光装置とは、特にＥＬ素子やＦＥＤで用いる素子などの自発光型の表示素子を有している表示装置をいう。液晶表示装置とは、液晶素子を有している表示装置をいう。
【００１５】
なお、表示素子や表示装置や発光素子や発光装置は、様々な形態を用いたり、様々な素子を有したりすることが出来る。例えば、ＥＬ素子（有機ＥＬ素子、無機ＥＬ素子又は有機物及び無機物を含むＥＬ素子）、電子放出素子、液晶素子、電子インク、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、デジタルマイクロミラーデバイス（ＤＭＤ）、圧電セラミックディスプレイ、カーボンナノチューブ、など、電気磁気的作用によりコントラストが変化する表示媒体を適用することができる。なお、ＥＬ素子を用いた表示装置としてはＥＬディスプレイ、電子放出素子を用いた表示装置としてはフィールドエミッションディスプレイ（ＦＥＤ）やＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ  Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ  Ｄｉｓｐｌｙ）など、液晶素子を用いた表示装置としては液晶ディスプレイ、透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、電子インクを用いた表示装置としては電子ペーパーがある。
【００１６】
本発明において、スイッチは、様々な形態のものを用いることができ、一例として、電気的スイッチや機械的なスイッチなどがある。つまり、電流の流れを制御できるものであればよく、特定のものに限定されず、様々なものを用いることができる。例えば、トランジスタでもよいし、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ダイオード接続のトランジスタなど）でもよいし、サイリスタでもよいし、それらを組み合わせた論理回路でもよい。よって、スイッチとしてトランジスタを用いる場合、そのトランジスタは、単なるスイッチとして動作するため、トランジスタの極性（導電型）は特に限定されない。ただし、オフ電流が少ない方が望ましい場合、オフ電流が少ない方の極性のトランジスタを用いることが望ましい。オフ電流が少ないトランジスタとしては、ＬＤＤ領域を設けているものやマルチゲート構造にしているもの等がある。また、スイッチとして動作させるトランジスタのソース端子の電位が、低電位側電源（Ｖｓｓ、ＧＮＤ、０Ｖなど）に近い状態で動作する場合はＮチャネル型を、反対に、ソース端子の電位が、高電位側電源（Ｖｄｄなど）に近い状態で動作する場合はＰチャネル型を用いることが望ましい。なぜなら、ゲートソース間電圧の絶対値を大きくできるため、スイッチとして、動作しやすいからである。
【００１７】
なお、Ｎチャネル型とＰチャネル型の両方を用いて、ＣＭＯＳ型のスイッチにしてもよい。ＣＭＯＳ型のスイッチにすると、Ｐチャネル型かＮチャネル型かのどちらかのスイッチが導通すれば電流を流すことができるため、スイッチとして機能しやすくなる。例えば、スイッチへの入力信号の電圧が高い場合でも、低い場合でも、適切に電圧を出力させることが出来る。また、スイッチをオン・オフさせるための信号の電圧振幅値を小さくすることが出来るので、消費電力を小さくすることも出来る。
【００１８】
なお、スイッチとしてトランジスタを用いる場合は、入力端子（ソース端子またはドレイン端子の一方）と、出力端子（ソース端子またはドレイン端子の他方）と、導通を制御する端子（ゲート端子）とを有している。一方、スイッチとしてダイオードを用いる場合は、導通を制御する端子を有していない場合がある。そのため、端子を制御するための配線を少なくすることが出来る。
【００１９】
本発明において、適用可能なトランジスタの種類に限定はなく、非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ（ＴＦＴ）、半導体基板やＳＯＩ基板を用いて形成されるＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタ、化合物半導体、有機半導体やカーボンナノチューブを用いたトランジスタ、その他のトランジスタを適用することができる。なお、非単結晶半導体膜には水素またはハロゲンが含まれていてもよい。また、トランジスタが配置されている基板の種類に限定はなく、単結晶基板、ＳＯＩ基板、ガラス基板、プラスチック基板、紙基板、セロファン基板、石材基板などに配置することが出来る。また、ある基板でトランジスタを形成し、その後、別の基板にトランジスタを移動させて、別の基板上に配置するようにしてもよい。
【００２０】
本発明において、トランジスタの構成は、様々な形態をとることができる。特定の構成に限定されない。例えば、ゲート電極が２個以上になっているマルチゲート構造を用いてもよい。マルチゲート構造にすると、チャネル領域が直列に接続されるような構成となるため、複数のトランジスタが直列に接続されたような構成となる。マルチゲート構造にすることにより、オフ電流を低減したり、トランジスタの耐圧を向上させて信頼性を良くしたり、飽和領域で動作する時に、ドレイン・ソース間電圧が変化しても、ドレイン・ソース間電流があまり変化せず、フラットな特性にすることなどができる。また、チャネルの上下にゲート電極が配置されている構造でもよい。チャネルの上下にゲート電極が配置されている構造にすることにより、チャネル領域が増えるため、電流値を大きくしたり、空乏層ができやすくなってＳ値をよくしたりすることができる。チャネルの上下にゲート電極が配置されると、複数のトランジスタが並列に接続されたような構成となる。
【００２１】
また、チャネルの上にゲート電極が配置されている構造でもよいし、チャネルの下にゲート電極が配置されている構造でもよいし、正スタガ構造であってもよいし、逆スタガ構造でもよいし、チャネル領域が複数の領域に分かれていてもよいし、並列に接続されていてもよいし、直列に接続されていてもよい。また、チャネル（もしくはその一部）にソース電極やドレイン電極が重なっていてもよい。チャネル（もしくはその一部）にソース電極やドレイン電極が重なってい構造にすることにより、チャネルの一部に電荷がたまって、動作が不安定になることを防ぐことができる。また、ＬＤＤ領域があってもよい。ＬＤＤ領域を設けることにより、オフ電流を低減したり、トランジスタの耐圧を向上させて信頼性を良くしたり、飽和領域で動作する時に、ドレイン・ソース間電圧が変化しても、ドレイン・ソース間電流があまり変化せず、フラットな特性にすることができる。
【００２２】
本発明において、トランジスタは、上述したように様々なタイプを用いることができ、また様々な基板上に形成させることができる。したがって、回路の全てが、ガラス基板上に形成されていてもよいし、プラスチック基板に形成されていてもよいし、単結晶基板に形成されていてもよいし、ＳＯＩ基板上に形成されていてもよいし、どのような基板上に形成されていてもよい。回路の全てが形成されていることにより、部品点数を減らしてコストを低減したり、回路部品との接続点数を減らして信頼性を向上させたりすることができる。あるいは、回路の一部が、ある基板に形成されており、回路の別の一部が、別の基板に形成されていてもよい。つまり、回路の全てが同じ基板上に形成されていなくてもよい。例えば、回路の一部は、ガラス基板上にトランジスタを用いて形成し、回路の別の一部は、単結晶基板上に形成し、そのＩＣチップをＣＯＧ（ＣｈｉｐＯｎＧｌａｓｓ）で接続してガラス基板上に配置してもよい。あるいは、そのＩＣチップをＴＡＢ（ＴａｐｅＡｕｔｏｍａｔｅｄＢｏｎｄｉｎｇ）やプリント基板を用いてガラス基板と接続してもよい。このように、回路の一部が同じ基板に形成されていることにより、部品点数を減らしてコストを低減したり、回路部品との接続点数を減らして信頼性を向上させたりすることができる。また、駆動電圧が高い部分や駆動周波数が高い部分は、消費電力が大きくなってしまうので、そのような部分は同じ基板に形成しないようにすれば、消費電力の向上を防ぐことができる。
【００２３】
なお、トランジスタとは、それぞれ、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子であり、ドレイン領域とソース領域の間にチャネル領域を有しており、ドレイン領域とチャネル領域とソース領域とを介して電流を流すことが出来る。ここで、ソースとドレインとは、トランジスタの構造や動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。そこで、本発明においては、ソース及びドレインとして機能する領域を、ソースもしくはドレインと呼ばない場合がある。その場合、一例としては、それぞれを第１端子、第２端子と表記する場合がある。
【００２４】
なお、トランジスタは、ベースとエミッタとコレクタとを含む少なくとも三つの端子を有する素子であってもよい。この場合も同様に、エミッタとコレクタとを、第１端子、第２端子と表記する場合がある。
【００２５】
なお、ゲートとは、ゲート電極とゲート配線（ゲート線またはゲート信号線等とも言う）とを含んだ全体、もしくは、それらの一部のことを言う。ゲート電極とは、チャネル領域やＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域などを形成する半導体と、ゲート絶縁膜を介してオーバーラップしている部分の導電膜のことを言う。ゲート配線とは、各画素のゲート電極の間を接続したり、ゲート電極と別の配線とを接続したりするための配線のことを言う。
【００２６】
ただし、ゲート電極としても機能し、ゲート配線としても機能するような部分も存在する。そのような領域は、ゲート電極と呼んでも良いし、ゲート配線と呼んでも良い。つまり、ゲート電極とゲート配線とが、明確に区別できないような領域も存在する。例えば、延伸して配置されているゲート配線とオーバーラップしてチャネル領域がある場合、その領域はゲート配線として機能しているが、ゲート電極としても機能していることになる。よって、そのような領域は、ゲート電極と呼んでも良いし、ゲート配線と呼んでも良い。
【００２７】
また、ゲート電極と同じ材料で形成され、ゲート電極とつながっている領域も、ゲート電極と呼んでも良い。同様に、ゲート配線と同じ材料で形成され、ゲート配線とつながっている領域も、ゲート配線と呼んでも良い。このような領域は、厳密な意味では、チャネル領域とオーバーラップしていなかったり、別のゲート電極と接続させる機能を有してなかったりする場合がある。しかし、製造マージンなどの関係で、ゲート電極やゲート配線と同じ材料で形成され、ゲート電極やゲート配線とつながっている領域がある。よって、そのような領域もゲート電極やゲート配線と呼んでも良い。
【００２８】
また、例えば、マルチゲートのトランジスタにおいて、１つのトランジスタのゲート電極と、別のトランジスタのゲート電極とは、ゲート電極と同じ材料で形成された導電膜で接続される場合が多い。そのような領域は、ゲート電極とゲート電極とを接続させるための領域であるため、ゲート配線と呼んでも良いが、マルチゲートのトランジスタを１つのトランジスタであると見なすことも出来るため、ゲート電極と呼んでも良い。つまり、ゲート電極やゲート配線と同じ材料で形成され、それらとつながって配置されているものは、ゲート電極やゲート配線と呼んでも良い。
また、例えば、ゲート電極とゲート配線とを接続してさせている部分の導電膜も、ゲート電極と呼んでも良いし、ゲート配線と呼んでも良い。
【００２９】
なお、ゲート端子とは、ゲート電極の領域や、ゲート電極と電気的に接続されている領域について、その一部分のことを言う。
【００３０】
なお、ソースとは、ソース領域とソース電極とソース配線（ソース線またはソース信号線等とも言う）とを含んだ全体、もしくは、それらの一部のことを言う。ソース領域とは、Ｐ型不純物（ボロンやガリウムなど）やＮ型不純物（リンやヒ素など）が多く含まれる半導体領域のことを言う。従って、少しだけＰ型不純物やＮ型不純物が含まれる領域、いわゆる、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域は、ソース領域には含まれない。ソース電極とは、ソース領域とは別の材料で形成され、ソース領域と電気的に接続されて配置されれいる部分の導電層のことを言う。ただし、ソース電極は、ソース領域も含んでソース電極と呼ぶこともある。ソース配線とは、各画素のソース電極の間を接続したり、ソース電極と別の配線とを接続したりするための配線のことを言う。
【００３１】
しかしながら、ソース電極としても機能し、ソース配線としても機能するような部分も存在する。そのような領域は、ソース電極と呼んでも良いし、ソース配線と呼んでも良い。つまり、ソース電極とソース配線とが、明確に区別できないような領域も存在する。例えば、延伸して配置されているソース配線とオーバーラップしてソース領域がある場合、その領域はソース配線として機能しているが、ソース電極としても機能していることになる。よって、そのような領域は、ソース電極と呼んでも良いし、ソース配線と呼んでも良い。
【００３２】
また、ソース電極と同じ材料で形成され、ソース電極とつながっている領域や、ソース電極とソース電極とを接続する部分も、ソース電極と呼んでも良い。また、ソース領域とオーバーラップしている部分も、ソース電極と呼んでも良い。同様に、ソース配線と同じ材料で形成され、ソース配線とつながっている領域も、ソース配線と呼んでも良い。このような領域は、厳密な意味では、別のソース電極と接続させる機能を有していたりすることがない場合がある。しかし、製造マージンなどの関係で、ソース電極やソース配線と同じ材料で形成され、ソース電極やソース配線とつながっている領域がある。よって、そのような領域もソース電極やソース配線と呼んでも良い。
【００３３】
また、例えば、ソース電極とソース配線とを接続してさせている部分の導電膜も、ソース電極と呼んでも良いし、ソース配線と呼んでも良い。
【００３４】
なお、ソース端子とは、ソース領域の領域や、ソース電極や、ソース電極と電気的に接続されている領域について、その一部分のことを言う。
【００３５】
なお、ドレインについては、ソースと同様である。
【００３６】
本明細書において、「トランジスタ（ＴＦＴ）がオンする」とは、トランジスタのゲートとソース間に閾値を超える電圧が印加され、ソースとドレイン間に電流が流れる状態になることをいう。また、「トランジスタ（ＴＦＴ）がオフする」とは、トランジスタのゲートとソース間に閾値以下の電圧が印加され、ソースとドレイン間に電流が流れない状態になることをいう。
【００３７】
本明細書において、「接続されている」とは、電気的に接続されていることと同義である。従って、本明細書で開示する各種の構成において、所定の接続関係に加え、その間に電気的な接続を可能とする他の素子（例えば、スイッチや、トランジスタ、ダイオード、容量等の素子）が配置されていても、電気的に接続されているとみなすことができれば良い。もちろん、間に他の素子を介さずに配置されていてもよく、電気的に接続されているとは直接的に接続されている場合を含むものとする。
【００３８】
本明細書において、トランジスタが単なるスイッチング素子として動作すれば良く、極性（導電型）について特定しない場合には、ｎチャネル型トランジスタ及びｐチャネル型トランジスタの選択は自由なものとする。
【００３９】
本明細書において、「ソース信号線」とは、画素の動作を制御するためのビデオ信号をソースドライバから伝達する手段としてソースドライバの出力に接続されている配線のことを指している。
【００４０】
本明細書において、「ゲート信号線」とは、画素へのビデオ信号の書込みを選択、非選択を制御するための走査信号をゲートドライバから伝達する手段としてゲートドライバの出力に接続されている配線のことを指している。
【００４１】
本明細書において、ビデオ信号の入力に関係なく発光素子が発光する状態を輝点欠陥、ビデオ信号の入力に関係なく発光素子が発光しない状態を点欠陥という。
【００４２】
本発明において、ある物の上に形成されている、あるいは、〜上に形成されている、というように、〜の上に、あるいは、〜上に、という記載については、ある物の上に直接接していることに限定されない。直接接してはいない場合、つまり、間に別のものが挟まっている場合も含むものとする。従って例えば、層Ａの上に（もしくは層Ａ上に）、層Ｂが形成されている、という場合は、層Ａの上に直接接して層Ｂが形成されている場合と、層Ａの上に直接接して別の層（例えば層Ｃや層Ｄなど）が形成されていて、その上に直接接して層Ｂが形成されている場合とを含むものとする。また、〜の上方に、という記載についても同様であり、ある物の上に直接接していることに限定されず、間に別のものが挟まっている場合も含むものとする。従って例えば、層Ａの上方に、層Ｂが形成されている、という場合は、層Ａの上に直接接して層Ｂが形成されている場合と、層Ａの上に直接接して別の層（例えば層Ｃや層Ｄなど）が形成されていて、その上に直接接して層Ｂが形成されている場合とを含むものとする。なお、〜の下に、あるいは、〜の下方に、の場合についても、同様であり、直接接している場合と、接していない場合とを含むこととする。
【発明の効果】
【００４３】
本発明は、複数のサブ画素で構成される複数画素と、複数の画素を動作させるための電源線、及び複数の信号線と、複数の信号線に信号を出力するためのドライバ回路と、ドライバ回路を制御するための信号入力回路と、検出した電流値が異常な値を示した場合（例えば輝点欠陥が発生した場合は変化量がない、発光素子の陽極と陰極がショートして発生するような点欠陥などは電流値が大きくなるなど）、画素が正常か、輝点欠陥か、点欠陥かを判断し、信号入力回路に補正信号を出力する補正回路と、サブ画素毎に発光させた場合の電源線に流れる電流値を検出する電流値検出回路とを有し、サブ画素を発光させた場合に異常な電流値を示すサブ画素を含む画素をドライバ回路から出力する信号によって補正することを特徴とする。また、ビデオ信号の補正方法として、例えば１つのサブ画素が点欠陥となった場合、残りのサブ画素で階調を表現するように補正する。このように補正することで、高階調の表現も可能となる。また、１つのサブ画素が輝点欠陥となった場合、残りのサブ画素で階調を表現するように補正する。このように補正することで、低階調の表現も可能となる。こうして、上記示した駆動方法により、アクティブマトリクス表示装置に輝点欠陥、及び点欠陥などの欠陥が発生しても、複数のサブ画素と欠陥画素の検出手段と補正手段とを有していれば、ある程度の階調は表現でき、欠点画素を目立たなくすることができる。
【発明を実施するための最良の形態】
【００４４】
本発明の実施形態について説明する。ただし、本発明は多くの異なる態様で実施することが可能であり、本発明の主旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施形態の記載内容に限定して解釈されるものではない。
【００４５】
（第１の実施形態）
第１の構成の表示装置について、構成を図１を用いて説明する。図１において、１０１は電流値検出回路、１０２は電源、１０３は補正回路、１０４は信号入力回路、１０５は電源線、１０６は配線、１０７はパネル、１０８はドライバ回路、１０９は画素、１１０（ａ）、及び１１０（ｂ）はサブ画素である。
【００４６】
電源線１０５は画素１０９のサブ画素であるサブ画素１１０（ａ）、及びサブ画素１１０（ｂ）と接続され、配線１０６は画素１０９のサブ画素であるサブ画素１１０（ａ）、及びサブ画素１１０（ｂ）と接続され、電源線１０５は電流値検出回路１０１を介して電源１０２の正側と接続され、電源１０２の負側は配線１０６と接続され、電流値検出回路１０１は検出した電流を補正回路１０３へ出力し、補正回路１０３は補正信号を信号入力回路１０４へ出力し、信号入力回路１０４はドライバ回路１０８へ制御信号を出力していることを特徴とする半導体装置である。
【００４７】
電流値検出回路１０１、補正回路１０３、信号入力回路１０４、ドライバ回路１０８の機能について説明する。
【００４８】
電流値検出回路１０１は画素１０９が有するサブ画素１１０（ａ）、及びサブ画素１１０（ｂ）をいずれか１つ発光させた場合の電源線１０５の電流値を検出し補正回路１０３に出力する機能を持ち、補正回路１０３は電流値検出回路１０１から得られたデータをもとに信号入力回路１０４にビデオ信号、スタートパルス、クロック、反転クロック等の制御信号などを補正する補正信号を出力する機能を持ち、信号入力回路１０４はドライバ回路１０８を動作させるためのビデオ信号、スタートパルス、クロック、反転クロック等の制御信号などをドライバ回路１０８に出力する機能を持ち、ドライバ回路１０８は画素１０９、及び画素１０９のサブ画素であるサブ画素１１０（ａ）、及びサブ画素１１０（ｂ）を発光輝度を制御する信号を出力する機能を持ち、サブ画素１１０（ａ）、及びサブ画素１１０（ｂ）は一対の電極を持つ発光素子と発光素子を制御するための回路を含み、この回路はドライバ回路１０８から出力される信号により制御され、発光させるときは発光素子の一方の電極に電源線１０５の電位を入力し、発光させない場合は発光素子の一方の電極に電源線１０５の電位を入力しておらずフローティングとなっており、発光素子の他方の電極には配線１０６が接続されている。また、発光させるときに発光素子の一方の電極に電流を供給しても良い。
【００４９】
本発明は、欠陥画素を検出し、補正回路１０３で信号入力回路１０４から出力される制御信号を補正することで、欠陥画素を目立たなくする。これらの動作について、いくつかの動作期間に分けて説明する。
【００５０】
欠陥画素を検出する動作について説明する。欠陥画素の検出方法として、サブ画素毎に発光素子を発光させ、電源線１０５の電流値を電流値検出回路１０１で検出し、サブ画素毎の電流値を比較することで欠陥画素を検出している。例えば、点欠陥（ドライバ回路で発光させる制御信号を入力してもサブ画素の発光素子が発光しない状態）の場合は正常な画素に比べ電流値が大きくなる。その理由として、発光素子の点欠陥は、発光素子の一方の電極と他方の電極とがショートしている場合に発生するため、点欠陥が発生しているサブ画素の発光素子に電源線１０５の電位が入力されると点欠陥が発生しているサブ画素の発光素子の抵抗値は点欠陥が発生していないサブ画素の発光素子の抵抗値に比べ小さくなっているため、電源線１０５の電流値が点欠陥が発生していないサブ画素に比べ大きくなる。また、輝点欠陥（ドライバ回路から出力される制御信号に関係なくサブ画素の発光素子が常に発光している状態）の場合は正常な画素に比べ電流値が小さくなる。より詳細には全画素を非発光としたときの電源線１０５の電流値と正常な画素の電流値の差が小さい。その理由として、発光素子の輝点欠陥は、発光素子の一方の電極に他方の電極が接続された配線１０６よりも高い電位が印加されている場合に発生するため、輝点欠陥が発生しているサブ画素の発光素子に電源線１０５の電位が入力されても電源線１０５の電流値の変化量は小さい。
【００５１】
欠陥画素の補正方法について説明する。また、欠陥画素が点欠陥の場合と輝点欠陥の場合とに分けて説明する。
【００５２】
点欠陥の場合は、例えば画素１０８のサブ画素であるサブ画素１１０（ａ）、及びサブ画素１１０（ｂ）のうちサブ画素１１０（ａ）が点欠陥となると、サブ画素１１０（ａ）は発光しないため、サブ画素１１０（ｂ）のみで階調を表現する。ただし、サブ画素１１０（ａ）はドライバ回路１０８からの制御信号に関わらず非発光状態となっており、サブ画素１１０（ｂ）のみで階調を表現する必要があるので、低階調は表現できるが高階調は表現することはできない。
【００５３】
輝点欠陥の場合は、例えば画素１０８のサブ画素であるサブ画素１１０（ａ）、及びサブ画素１１０（ｂ）のうちサブ画素１１０（ａ）が輝点欠陥となると、サブ画素１１０（ａ）はドライバ回路１０８からの制御信号に関わらず常に発光し続けているため、サブ画素１１０（ｂ）のみで階調を表現する。ただし、サブ画素１１０（ａ）が発光状態となっており、サブ画素１１０（ｂ）のみで階調を表現する必要があるので、高階調は表現できるが低階調は表現することはできない。
【００５４】
これらの欠陥を電源線１０５の電流値から電流値検出回路１０１を用いて検出し、その電流値をもとに補正回路１０３で欠陥画素を判断し、その判断に基づき補正信号を信号入力回路１０４に出力する。そして、信号入力回路１０４は補正回路１０３から入力された補正信号をもとにドライバ回路１０８に制御信号を出力し、欠陥画素を目立たなくするように駆動をする。すなわち、異常な電流値を示す画素に対しては、欠陥が目立たないように補正した信号を入力することにより駆動する。
【００５５】
１つのサブ画素が点欠陥となった場合、例えばドライバ回路１０８から出力される信号（ビデオ信号）の補正には、残りのサブ画素で階調を表現するように補正すれば良い。このように補正することで、高階調の表現も可能となる。
【００５６】
また、１つのサブ画素が輝点欠陥となった場合においても、残りのサブ画素で階調を表現するように補正することで低階調も表現可能になる。
【００５７】
このようにして、欠陥画素が発生しても欠陥画素を目立たなくすることができるため、欠陥画素が発生しても不良とはなりにくい。
【００５８】
また、サブ画素が２つの場合について説明したが、サブ画素が３つでも良い。サブ画素が３つあると、それぞれの面積比を１：２：４としておけば、１つのサブ画素で表示可能な階調の８倍の階調を表示可能である。また、面積比を１：１：１としても良い。１：１：１とすることで、それぞれのサブ画素の劣化を同じにすることができる。サブ画素の数を増やすことで、ドライバ回路の規模をサブ画素を設けない場合に比べ小さくでき、消費電力も小さくすることができることを特徴とする。
【００５９】
また、２つの場合でもそれぞれの面積比を１：２としておけば、１つのサブ画素で表示可能な階調の４倍の階調を表示可能である。また、面積比を１：１としても良い。１：１とすることで、それぞれのサブ画素の劣化を同じにすることができる。
【００６０】
上述したように本実施の形態は、電源線１０５の電流値を検出することを特徴とする。電源線１０５の電流値を検出することで、電源線が複数ある場合、例えば、Ｒと、Ｇと、Ｂとに分ける場合やサブ画素で異なる電源線を接続する場合など、複数のサブ画素の電流値を同時に検出することができる。これにより、サブ画素の電流値検出期間を短くすることができる。
【００６１】
本実施の形態は、サブ画素１１０（ａ）、及びサブ画素１１０（ｂ）に点欠陥、又は輝点欠陥が発生しているかをサブ画素毎の発光素子の電流値を検出することで調べる。
【００６２】
以上のことから、本発明では輝点欠陥、及び点欠陥などの欠陥が発生しても、複数のサブ画素と、欠陥画素の検出手段と、補正手段とを有していれば、欠陥面積に応じた階調の減少を抑制することができ、欠陥画素を目立たなくすることができる。
【００６３】
（第２の実施形態）
第２の構成の表示装置について、構成を図２を参照して説明する。図２において、２０１は電流値検出回路、１０２は電源、１０３は補正回路、１０４は信号入力回路、１０５は電源線、１０６は配線、１０７はパネル、１０８はドライバ回路、１０９は画素、１１０（ａ）、及び１１０（ｂ）はサブ画素である。
【００６４】
電源１０２は画素１０９のサブ画素であるサブ画素１１０（ａ）、及びサブ画素１１０（ｂ）と接続され、配線１０６は画素１０９のサブ画素であるサブ画素１１０（ａ）、及びサブ画素１１０（ｂ）と接続され、電源線１０５は電源１０２の正側と接続され、電源１０２の負側は電流値検出回路２０１を介して配線１０６と接続され、電流値検出回路２０１は検出した電流を補正回路１０３へ出力し、補正回路１０３は補正信号を信号入力回路１０４へ出力し、信号入力回路１０４はドライバ回路１０８へ制御信号を出力していることを特徴とする半導体装置である。
【００６５】
電流値検出回路２０１、補正回路１０３、信号入力回路１０４、ドライバ回路１０８の機能について説明する。
【００６６】
電流値検出回路２０１は画素１０９を構成するサブ画素１１０（ａ）、及びサブ画素１１０（ｂ）をいずれか１つ発光させた場合の対向電極に接続された配線１０６の電流値を検出し補正回路１０３に出力する機能を持ち、補正回路１０３は電流値検出回路２０１から得られたデータをもとに信号入力回路１０４にビデオ信号、スタートパルス、クロック、反転クロック等の制御信号などを補正する補正信号を出力する機能を持ち、信号入力回路１０４はドライバ回路１０８を動作させるためのビデオ信号、スタートパルス、クロック、反転クロック等の制御信号などをドライバ回路１０８に出力する機能を持ち、ドライバ回路１０８は画素１０９、及び画素１０９のサブ画素であるサブ画素１１０（ａ）、及びサブ画素１１０（ｂ）を発光輝度を制御する信号を出力する機能を持ち、サブ画素１１０（ａ）、及びサブ画素１１０（ｂ）は一対の電極を持つ発光素子と発光素子を制御するための回路を含み、この回路はドライバ回路１０８から出力される信号により制御され、発光させるときは発光素子の一方の電極に電源線１０５の電位を入力し、発光させない場合は発光素子の一方の電極に電源線１０５の電位を入力しておらずフローティングとなっており、発光素子の他方の電極には対向電極が接続された配線１０６が接続されている。また、発光させるときに発光素子の一方の電極に電流を供給しても良い。
【００６７】
本実施の形態は、欠陥画素を検出し、補正回路１０３で信号入力回路１０４から出力される制御信号を補正することで、欠陥画素を目立たなくする。これらの動作について、いくつかの動作期間に分けて説明する。
【００６８】
欠陥画素を検出する動作について説明する。欠陥画素の検出方法として、サブ画素毎に発光素子を発光させ、対向電極に接続された配線１０６の電流値を電流値検出回路２０１で検出し、サブ画素毎の電流値を比較することで欠陥画素を検出している。例えば、点欠陥（ドライバ回路で発光させる制御信号を入力してもサブ画素の発光素子が発光しない状態）の場合は正常な画素に比べ電流値が大きくなる。その理由として、発光素子の点欠陥は、発光素子の一方の電極と他方の電極とがショートしている場合に発生するため、点欠陥が発生しているサブ画素の発光素子に電源線１０５の電位が入力されると点欠陥が発生しているサブ画素の発光素子の抵抗値は点欠陥が発生していないサブ画素の発光素子の抵抗値に比べ小さくなっているため、対向電極に接続された配線１０６の電流値が点欠陥が発生していないサブ画素に比べ大きくなる。また、輝点欠陥（ドライバ回路から出力される制御信号に関係なくサブ画素の発光素子が常に発光している状態）の場合は正常な画素に比べ電流値が小さくなる。より詳細には全画素を非発光としたときの対向電極に接続された配線１０６の電流値と正常な画素の電流値の差が小さい。その理由として、発光素子の輝点欠陥は、発光素子の一方の電極に他方の電極が接続された配線１０６よりも高い電位が印加されている場合に発生するため、輝点欠陥が発生しているサブ画素の発光素子に電源線１０５の電位が入力されても配線１０６の電流値の変化量は小さい。
【００６９】
欠陥画素の補正方法について説明する。また、欠陥画素が点欠陥の場合と輝点欠陥の場合とに分けて説明する。
【００７０】
点欠陥の場合は、例えば画素１０８のサブ画素であるサブ画素１１０（ａ）、及びサブ画素１１０（ｂ）のうちサブ画素１１０（ａ）が点欠陥となると、サブ画素１１０（ａ）は発光しないため、サブ画素１１０（ｂ）のみで階調を表現する。ただし、サブ画素１１０（ａ）はドライバ回路１０８からの制御信号に関わらず非発光状態となっており、サブ画素１１０（ｂ）のみで階調を表現する必要があるので、低階調は表現できるが高階調は表現することはできない。
【００７１】
輝点欠陥の場合は、例えば画素１０８のサブ画素であるサブ画素１１０（ａ）、及びサブ画素１１０（ｂ）のうちサブ画素１１０（ａ）が輝点欠陥となると、サブ画素１１０（ａ）はドライバ回路１０８からの制御信号に関わらず常に発光し続けているため、サブ画素１１０（ｂ）のみで階調を表現する。ただし、サブ画素１１０（ａ）が発光状態となっており、サブ画素１１０（ｂ）のみで階調を表現する必要があるので、高階調は表現できるが低階調は表現することはできない。
【００７２】
これらの欠陥を有する画素を電流値検出回路２０１で検出した電流値をもとに補正回路１０３で判断し、その判断に基づき補正回路１０３は補正信号を信号入力回路１０４に出力する。信号入力回路１０４は入力された補正信号をもとにドライバ回路１０８に制御信号を出力し、欠点画素を目立たなくするような駆動をする。
【００７３】
このようにして、欠陥画素が発生しても欠陥画素を目立たなくすることができるため、欠陥画素が発生しても不良とはなりにくい。
【００７４】
また、サブ画素が２つの場合について説明したが、サブ画素が３つでも良い。サブ画素が３つあると、それぞれの面積比を１：２：４としておけば、１つのサブ画素で表示可能な階調の８倍の階調を表示可能である。また、面積比を１：１：１としても良い。１：１：１とすることで、それぞれのサブ画素の劣化を同じにすることができる。サブ画素の数を増やすことで、ドライバ回路の規模をサブ画素を設けない場合に比べ小さくでき、消費電力も小さくすることができることを特徴とする。
【００７５】
また、２つの場合でもそれぞれの面積比を１：２としておけば、１つのサブ画素で表示可能な階調の４倍の階調を表示可能である。また、面積比を１：１としても良い。１：１とすることで、それぞれのサブ画素の劣化を同じにすることができる。
【００７６】
本実施の形態は、配線１０６の電流値を検出することを特徴とする。配線１０６の電流値を検出することで、電源線が複数ある場合などでも配線１０６は全画素に共通となっているので、回路規模を増やすことなく発光素子の電流値を検出できる。
【００７７】
本実施の形態は、サブ画素１１０（ａ）、及びサブ画素１１０（ｂ）に点欠陥、又は輝点欠陥が発生しているかをサブ画素毎の発光素子の電流値を検出することで調べる。また、本発明では、回路規模を小さくできる。特に、補正回路１０３の回路規模は小さくすることができる。
【００７８】
（第３の実施形態）
第１の実施形態及び第２の実施形態において説明した電流値検出回路１０１、及び電流値検出回路２０１の一例の構成を図３を参照して説明する。
【００７９】
図３において、３０１、及び３０２は電源線、３０３は抵抗素子、３０４はスイッチング素子、３０５はアナログデジタル変換回路である。
【００８０】
電源線３０１は抵抗素子３０３の一方の端子、及びスイッチング素子３０４の一方の端子と接続され、電源線３０２は抵抗素子３０３の他方の端子、スイッチング素子３０４の他方の端子、及びアナログデジタル変換回路３０５の入力と接続されている。また、電源線３０１は電源１０２の正側（第１の実施形態）、及び負側（第２の実施形態）と接続され、電源線３０２は電源線１０５（第１の実施形態）、及び配線１０６（第２の実施形態）と接続されていることを特徴とする半導体装置である。
【００８１】
抵抗素子３０３は抵抗成分を持つ抵抗素子であり、スイッチング素子３０４はスイッチング特性を持つスイッチング素子であり、アナログデジタル変換回路３０５は抵抗素子３０３の他方の端子の電位をデジタル値に変換する回路である。また、デジタル値でなくても補正回路１０３で認識できる値であればなんでも良い。
【００８２】
サブ画素１１０（ａ）、及びサブ画素１１０（ｂ）の発光素子を発光させた場合の電流値を検出する。発光素子を発光させると、その発光素子の特性に応じた電流が電源線３０２から抵抗素子３０３を介して電源線３０１へ流れる。電源線３０１は電源１０２と接続されているため、抵抗素子３０３の他方の端子の電位は、第１の実施形態の場合では抵抗素子３０３の一方の端子から抵抗素子３０３の電圧降下した電圧分引いた値となり、第２の実施形態の場合では電圧降下した電圧分足した値となる。こうして、サブ画素１１０（ａ）、及びサブ画素１１０（ｂ）の発光素子を発光させた場合に電源線３０２に流れる電流値を電圧に変換して、アナログデジタル変換回路３０５へ入力される。また、このときスイッチング素子３０４はＯＦＦとする。
【００８３】
また、スイッチング素子３０４が抵抗素子３０３と並列に接続されている。これは、通常状態において、複数のサブ画素１１０（ａ）、及びサブ画素１１０（ｂ）の発光素子を発光させ、表示画像を表示している場合、電源線３０２に流れる電流値はサブ画素毎の発光素子を発光させた場合の電流値に比べ極端に大きくなる。そのため、抵抗素子３０３による電圧降下が大きくなり、電源線１０５、及び対向電極に接続された配線１０６に印加される電圧が小さくなってしまう。そのため、通常駆動時は、スイッチング素子３０４をＯＮとし、抵抗素子３０３の影響をなくす必要がある。
【００８４】
抵抗素子３０３の抵抗値の値は、電圧降下した後の電源線３０２の電位が、電源１０２の正側の電位と負側の電位との間となるように設定する。それにより、電圧降下の影響を小さくすることができ、より正確な発光素子の特性を検出することができる。
【００８５】
（第４の実施形態）
第１の実施形態及び第２の実施形態において説明した電流値検出回路１０１、及び電流値検出回路２０１の一例の構成を図４を用いて説明する。
【００８６】
図４において、３０１、及び３０２は電源線、３０３は抵抗素子、３０４はスイッチング素子、３０５はアナログデジタル変換回路、３０６はノイズ低減回路である。
【００８７】
電源線３０１は抵抗素子３０３の一方の端子、及びスイッチング素子３０４の一方の端子と接続され、電源線３０２は抵抗素子３０３の他方の端子、スイッチング素子３０４の他方の端子、及びノイズ低減回路３０６の入力と接続され、ノイズ低減回路３０６の出力はアナログデジタル変換回路３０５の入力と接続されている。また、電源線３０１は電源１０２の正側（第１の実施形態）、及び負側と接続され（第２の実施形態）、電源線３０２は電源線１０５（第１の実施形態）、及び配線１０６（第２の実施形態）と接続されていることを特徴とする半導体装置である。
【００８８】
抵抗素子３０３は抵抗成分を持つ抵抗素子であり、スイッチング素子３０４はスイッチング特性を持つスイッチング素子であり、アナログデジタル変換回路３０５は抵抗素子３０３の他方の端子の電位をデジタル値に変換する回路であり、ノイズ低減回路３０６は抵抗素子３０３の他方の端子の電位に発生しているノイズを低減する回路である。また、デジタル値でなくても補正回路１０３で認識できる値であれば何を用いても良い。
【００８９】
サブ画素１１０（ａ）、及びサブ画素１１０（ｂ）の発光素子を発光させた場合の電流値を検出する。発光素子を発光させると、その発光素子の特性に応じた電流が電源線３０２から抵抗素子３０３を介して電源線３０１へ流れる。電源線３０１は電源１０２と接続されているため、抵抗素子３０３の他方の端子の電位は、第１の実施形態の場合では抵抗素子３０３の一方の端子から、抵抗素子３０３の電圧降下した電圧分引いた値となり、第２の実施形態の場合では電圧降下した電圧分足した値となる。こうして、サブ画素１１０（ａ）、及びサブ画素１１０（ｂ）の発光素子を発光させた場合に電源線３０２に流れる電流値を電圧に変換して、ノイズ低減回路３０６へ入力し、ノイズを低減してからアナログデジタル変換回路３０５の入力へ出力される。また、このときスイッチング素子３０４はＯＦＦとする。
【００９０】
また、スイッチング素子３０４が抵抗素子３０３と並列に接続されている。これは、通常状態において、複数のサブ画素１１０（ａ）、及びサブ画素１１０（ｂ）の発光素子を発光させ、表示画像を表示している場合、電源線３０２に流れる電流値はサブ画素毎の発光素子を発光させた場合の電流値に比べ極端に大きくなる。そのため、抵抗素子３０３による電圧降下が大きくなり、電源線１０５、及び対向電極に接続された配線１０６に印加される電圧が小さくなってしまう。そのため、通常駆動時は、スイッチング素子３０４をＯＮとし、抵抗素子３０３の影響をなくす必要がある。
【００９１】
抵抗素子３０３の抵抗値の値は、電圧降下した後の電源線３０２の電位が、電源１０２の正側の電位と負側の電位との間となることを特徴とする。電源１０２の正側の電位と負側の電位間のとにすることで、電圧降下の影響を小さくすることができ、より正確な発光素子の特性を検出することができる。
【００９２】
（第５の実施形態）
第１の実施形態及び第２の実施形態において説明した電流値検出回路１０１、及び電流値検出回路２０１の一例の構成を図５を用いて説明する。
【００９３】
図５において、３０１、及び３０２は電源線、３０３は抵抗素子、３０４はスイッチング素子、３０５はアナログデジタル変換回路、３０７は増幅回路である。
【００９４】
電源線３０１は抵抗素子３０３の一方の端子、及びスイッチング素子３０４の一方の端子と接続され、電源線３０２は抵抗素子３０３の他方の端子、スイッチング素子３０４の他方の端子、及び増幅回路３０７の入力と接続され、増幅回路３０７の出力はアナログデジタル変換回路３０５の入力と接続されている。また、電源線３０１は電源１０２の正側（第１の実施形態）、及び負側（第２の実施形態）と接続され、電源線３０２は電源線１０５（第１の実施形態）、及び配線１０６（第２の実施形態）と接続されていることを特徴とする半導体装置である。
【００９５】
抵抗素子３０３は抵抗成分を持つ抵抗素子であり、スイッチング素子３０４はスイッチング特性を持つスイッチング素子であり、アナログデジタル変換回路３０５は抵抗素子３０３の他方の端子の電位をデジタル値に変換する回路であり、増幅回路３０７は抵抗素子３０３の他方の端子の電位を増幅するための回路である。また、デジタル値でなくても補正回路１０３で認識できる値であればなんでも良い。
【００９６】
サブ画素１１０（ａ）、及びサブ画素１１０（ｂ）の発光素子を発光させた場合の電流値を検出する。発光素子を発光させると、その発光素子の特性に応じた電流が電源線３０２から抵抗素子３０３を介して電源線３０１へ流れる。電源線３０１は電源１０２と接続されているため、抵抗素子３０３の他方の端子の電位は、第１の実施形態の場合では抵抗素子３０３の一方の端子から抵抗素子３０３の電圧降下した電圧分引いた値となり、第２の実施形態の場合では電圧降下した電圧分足した値となる。こうして、サブ画素１１０（ａ）、及びサブ画素１１０（ｂ）の発光素子を発光させた場合に電源線３０２に流れる電流値を電圧に変換して、増幅回路３０７へ入力し、増幅してからアナログデジタル変換回路３０５の入力へ出力される。また、このときスイッチング素子３０４はＯＦＦとする。
【００９７】
また、スイッチング素子３０４が抵抗素子３０３と並列に接続されている。これは、通常状態において、複数のサブ画素１１０（ａ）、及びサブ画素１１０（ｂ）の発光素子を発光させ、表示画像を表示している場合、電源線３０２に流れる電流値はサブ画素毎の発光素子を発光させた場合の電流値に比べ極端に大きくなる。そのため、抵抗素子３０３による電圧降下が大きくなり、電源線１０５、及び対向電極に接続された配線１０６に印加される電圧が小さくなってしまう。そのため、通常駆動時は、スイッチング素子３０４をＯＮとし、抵抗素子３０３の影響をなくす必要がある。
【００９８】
抵抗素子３０３の抵抗値の値は、電圧降下した後の電源線３０２の電位が、電源１０２の正側の電位と負側の電位との間となるように設定する。それにより、電圧降下の影響を小さくすることができ、より正確な発光素子の特性を検出することができる。
【００９９】
（第６の実施形態）
第１の実施形態及び第２の実施形態において説明した電流値検出回路１０１、及び電流値検出回路２０１の一例の構成を図６を用いて説明する。
【０１００】
図６において、３０１、及び３０２は電源線、３０３は抵抗素子、３０４はスイッチング素子、３０５はアナログデジタル変換回路、３０６はノイズ低減回路、３０７は増幅回路である。
【０１０１】
電源線３０１は抵抗素子３０３の一方の端子、及びスイッチング素子３０４の一方の端子と接続され、電源線３０２は抵抗素子３０３の他方の端子、スイッチング素子３０４の他方の端子、及びノイズ低減回路３０６の入力と接続され、ノイズ低減回路の出力は増幅回路３０７の入力と接続され、増幅回路３０７の出力はアナログデジタル変換回路３０５の入力と接続されている。また、電源線３０１は電源１０２の正側（第１の実施形態）、及び負側（第２の実施形態）と接続され、電源線３０２は電源線１０５（第１の実施形態）、及び配線１０６（第２の実施形態）と接続されていることを特徴とする半導体装置である。
【０１０２】
抵抗素子３０３は抵抗成分を持つ抵抗素子であり、スイッチング素子３０４はスイッチング特性を持つスイッチング素子であり、アナログデジタル変換回路３０５は抵抗素子３０３の他方の端子の電位をデジタル値に変換する回路であり、ノイズ低減回路３０６は抵抗素子３０３の他方の端子の電位に発生しているノイズを低減する回路であり、増幅回路３０７は抵抗素子３０３の他方の端子の電位を増幅するための回路である。また、デジタル値でなくても補正回路１０３で認識できる値であればなんでも良い。
【０１０３】
サブ画素１１０（ａ）、及びサブ画素１１０（ｂ）の発光素子を発光させた場合の電流値を検出する。発光素子を発光させると、その発光素子の特性に応じた電流が電源線３０２から抵抗素子３０３を介して電源線３０１へ流れる。電源線３０１は電源１０２と接続されているため、抵抗素子３０３の他方の端子の電位は、第１の実施形態の場合では抵抗素子３０３の一方の端子から抵抗素子３０３の電圧降下した電圧分引いた値となり、第２の実施形態の場合では電圧降下した電圧分足した値となる。こうして、サブ画素１１０（ａ）、及びサブ画素１１０（ｂ）の発光素子を発光させた場合に電源線３０２に流れる電流値を電圧に変換して、ノイズ低減回路３０６へ入力してノイズを低減してから、増幅回路３０７の入力へ出力し、増幅してからアナログデジタル変換回路３０５の入力へ出力される。また、このときスイッチング素子３０４はＯＦＦとする。
【０１０４】
また、スイッチング素子３０４が抵抗素子３０３と並列に接続されている。これは、通常状態において、複数のサブ画素１１０（ａ）、及びサブ画素１１０（ｂ）の発光素子を発光させ、表示画像を表示している場合、電源線３０２に流れる電流値はサブ画素毎の発光素子を発光させた場合の電流値に比べ極端に大きくなる。そのため、抵抗素子３０３による電圧降下が大きくなり、電源線１０５、及び対向電極に接続された配線１０６に印加される電圧が小さくなってしまう。そのため、通常駆動時は、スイッチング素子３０４をＯＮとし、抵抗素子３０３の影響をなくす必要がある。
【０１０５】
抵抗素子３０３の抵抗値の値は、電圧降下した後の電源線３０２の電位が、電源１０２の正側の電位と負側の電位との間となることを特徴とする。電源１０２の正側の電位と負側の間の電位とにすることで、電圧降下の影響を小さくすることができ、より正確な発光素子の特性を検出することができる。
【０１０６】
（第７の実施形態）
第１の実施形態及び第２の実施形態において説明した電流値検出回路１０１、及び電流値検出回路２０１の一例の構成を図７を用いて説明する。
【０１０７】
図７において、３０１、及び３０２は電源線、７０３は定電流源、７０４はセレクト回路、３０５はアナログデジタル変換回路であることを特徴とする半導体装置である。
【０１０８】
電源線３０１はセレクト回路７０４の第１の端子と接続され、電源線３０２はセレクト回路７０４の第２の端子、及びアナログデジタル変換回路３０５の入力と接続され、定電流源７０３はセレクト回路７０４の第３の端子と接続されている。また、電源線３０１は電源１０２の正側（第１の実施形態）、及び負側（第２の実施形態）と接続され、電源線３０２は電源線１０５（第１の実施形態）、及び配線１０６（第２の実施形態）と接続されている。
【０１０９】
定電流源７０３は一定の電流を流す回路であり、セレクト回路７０４は第２の端子を第１の端子、及び第３の端子のいずれかに接続するかを選択する回路であり、アナログデジタル変換回路３０５は電源線３０２の電位をデジタル値に変換する回路である。また、デジタル値でなくても補正回路１０３で認識できる値であればなんでも良い。
【０１１０】
サブ画素１１０（ａ）、及びサブ画素１１０（ｂ）の発光素子を発光させる場合に、通常駆動では、セレクト回路７０４の第１の端子と第２の端子とが接続されている。すなわち電源線３０１と電源線３０２とが接続されている。本実施形態では、サブ画素１１０（ａ）、及びサブ画素１１０（ｂ）の発光素子の点欠陥、輝点欠陥、又は正常かを判断するために、定電流源７０３を用いる。セレクト回路７０４の第２の端子と第３の端子とを接続することで、サブ画素１１０（ａ）、及びサブ画素１１０（ｂ）の発光素子に定電流を流し、それによる電源線３０２の電位の変化を調べる。こうして、電源線３０２の電位をアナログデジタル変換回路３０５へ入力する。
【０１１１】
本実施形態では、アナログデジタル変換回路３０５の入力からサブ画素１１０（ａ）、及びサブ画素１１０（ｂ）の発光素子までに、通常駆動と同様に回路群、抵抗素子、及び容量素子といったものがないため、ノイズが少なく、通常駆動と同じ条件でサブ画素毎の発光素子特性を調べることができる。
【０１１２】
（第８の実施形態）
第１の実施形態及び第２の実施形態において説明した電流値検出回路１０１、及び電流値検出回路２０１の一例の構成を図８を用いて説明する。
【０１１３】
図８において、３０１、及び３０２は電源線、７０３は定電流源、７０４はセレクト回路、３０５はアナログデジタル変換回路、３０６はノイズ低減回路である。
【０１１４】
電源線３０１はセレクト回路７０４の第１の端子と接続され、電源線３０２はセレクト回路７０４の第２の端子、及びノイズ低減回路３０６の入力と接続され、定電流源７０３はセレクト回路７０４の第３の端子と接続され、ノイズ低減回路３０６の出力はアナログデジタル変換回路３０５の入力と接続している。また、電源線３０１は電源１０２の正側（第１の実施形態）、及び負側（第２の実施形態）と接続され、電源線３０２は電源線１０５（第１の実施形態）、及び配線１０６（第２の実施形態）と接続されていることを特徴とする半導体装置である。
【０１１５】
定電流源７０３は一定の電流を流す回路であり、セレクト回路７０４は第２の端子を第１の端子、及び第３の端子のいずれかに接続するかを選択する回路であり、アナログデジタル変換回路３０５は電源線３０２の電位をデジタル値に変換する回路であり、ノイズ低減回路３０６は電源線３０２の電位に発生しているノイズを低減する回路である。また、デジタル値でなくても補正回路１０３で認識できる値であればなんでも良い。
【０１１６】
サブ画素１１０（ａ）、及びサブ画素１１０（ｂ）の発光素子を発光させる場合に、通常駆動では、セレクト回路７０４の第１の端子と第２の端子とが接続されている。すなわち電源線３０１と電源線３０２とが接続されている。本実施形態では、サブ画素１１０（ａ）、及びサブ画素１１０（ｂ）の発光素子の点欠陥、輝点欠陥、又は正常かを判断するために、定電流源７０３を用いる。セレクト回路７０４の第２の端子と第３の端子とを接続することで、サブ画素１１０（ａ）、及びサブ画素１１０（ｂ）の発光素子に定電流を流し、それによる電源線３０２の電位の変化を調べる。こうして、電源線３０２の電位をノイズ低減回路３０６の入力に出力しノイズを低減してから、アナログデジタル変換回路３０５へ入力する。
【０１１７】
本実施形態では、アナログデジタル変換回路３０５の入力からサブ画素１１０（ａ）、及びサブ画素１１０（ｂ）の発光素子までに、通常駆動同様に回路群、抵抗素子、及び容量素子といったものがないため、ノイズが少なく、通常駆動と同じ条件でサブ画素毎の発光素子特性を調べることができる。
【０１１８】
（第９の実施形態）
第１の実施形態及び第２の実施形態において説明した電流値検出回路１０１、及び電流値検出回路２０１の一例の構成を図９を用いて説明する。
【０１１９】
図２９において、３０１、及び３０２は電源線、７０３は定電流源、７０４はセレクト回路、３０５はアナログデジタル変換回路、３０７は増幅回路である。
【０１２０】
電源線３０１はセレクト回路７０４の第１の端子と接続され、電源線３０２はセレクト回路７０４の第２の端子、及び増幅回路３０７の入力と接続され、定電流源７０３はセレクト回路７０４の第３の端子と接続され、増幅回路３０７の出力はアナログデジタル変換回路３０５の入力と接続している。また、電源線３０１は電源１０２の正側（第１の実施形態）、及び負側（第２の実施形態）と接続され、電源線３０２は電源線１０５（第１の実施形態）、及び配線１０６（第２の実施形態）と接続されていることを特徴とする半導体装置である。
【０１２１】
定電流源７０３は一定の電流を流す回路であり、セレクト回路７０４は第２の端子を第１の端子、及び第３の端子のいずれかに接続するかを選択する回路であり、アナログデジタル変換回路３０５は電源線３０２の電位をデジタル値に変換する回路であり、増幅回路３０７は電源線３０２の電位を増幅するための回路である。また、デジタル値でなくても補正回路１０３で認識できる値であればなんでも良い。
【０１２２】
サブ画素１１０（ａ）、及びサブ画素１１０（ｂ）の発光素子を発光させる場合に、通常駆動では、セレクト回路７０４の第１の端子と第２の端子とが接続されている。すなわち電源線３０１と電源線３０２とが接続されている。本実施形態では、サブ画素１１０（ａ）、及びサブ画素１１０（ｂ）の発光素子の点欠陥、輝点欠陥、又は正常かを判断するために、定電流源７０３を用いる。セレクト回路７０４の第２の端子と第３の端子とを接続することで、サブ画素１１０（ａ）、及びサブ画素１１０（ｂ）の発光素子に定電流を流し、それによる電源線３０２の電位の変化を調べる。こうして、電源線３０２の電位を増幅回路３０７の入力に出力し電位を増幅してから、アナログデジタル変換回路３０５へ入力する。
【０１２３】
本実施形態では、アナログデジタル変換回路３０５の入力からサブ画素１１０（ａ）、及びサブ画素１１０（ｂ）の発光素子までに、通常駆動と異なるような回路群、抵抗素子、及び容量素子といったものがないため、ノイズが少なく、通常駆動と同じ条件でサブ画素毎の発光素子特性を調べることができる。
【０１２４】
（第１０の実施形態）
第１の実施形態及び第２の実施形態において説明した電流値検出回路１０１、及び電流値検出回路２０１の一例の構成を図１０を用いて説明する。
【０１２５】
図１０において、３０１、及び３０２は電源線、７０３は定電流源、７０４はセレクト回路、３０５はアナログデジタル変換回路、３０６はノイズ低減回路、３０７は増幅回路である。
【０１２６】
電源線３０１はセレクト回路７０４の第１の端子と接続され、電源線３０２はセレクト回路７０４の第２の端子、及びノイズ低減回路３０６の入力と接続され、定電流源７０３はセレクト回路７０４の第３の端子と接続され、ノイズ低減回路３０６の出力は増幅回路３０７の入力と接続され、増幅回路３０７の出力は、アナログデジタル変換回路３０５の入力と接続している。また、電源線３０１は電源１０２の正側（第１の実施形態）、及び負側（第２の実施形態）と接続され、電源線３０２は電源線１０５（第１の実施形態）、及び配線１０６（第２の実施形態）と接続されていることを特徴とする半導体装置である。
【０１２７】
定電流源７０３は一定の電流を流す回路であり、セレクト回路７０４は第２の端子を第１の端子、及び第３の端子のいずれかに接続するかを選択する回路であり、アナログデジタル変換回路３０５は電源線３０２の電位をデジタル値に変換する回路であり、ノイズ低減回路３０６は電源線３０２の電位に発生しているノイズを低減する回路であり、増幅回路３０７は電源線３０２の電位を増幅するための回路である。また、デジタル値でなくても補正回路１０３で認識できる値であればなんでも良い。
【０１２８】
サブ画素１１０（ａ）、及びサブ画素１１０（ｂ）の発光素子を発光させる場合に、通常駆動では、セレクト回路７０４の第１の端子と第２の端子とが接続されている。すなわち電源線３０１と電源線３０２とが接続されている。本実施形態では、サブ画素１１０（ａ）、及びサブ画素１１０（ｂ）の発光素子の点欠陥、輝点欠陥、又は正常かを判断するために、定電流源７０３を用いる。セレクト回路７０４の第２の端子と第３の端子とを接続することで、サブ画素１１０（ａ）、及びサブ画素１１０（ｂ）の発光素子に定電流を流し、それによる電源線３０２の電位の変化を調べる。こうして、電源線３０２の電位をノイズ低減回路３０６の入力に出力してノイズを低減し、さらにそれを増幅回路３０７の入力に出力し電位を増幅してから、アナログデジタル変換回路３０５へ入力する。
【０１２９】
本実施形態では、アナログデジタル変換回路３０５の入力からサブ画素１１０（ａ）、及びサブ画素１１０（ｂ）の発光素子までに、通常駆動と異なるような回路群、抵抗素子、及び容量素子といったものがないため、ノイズが少なく、通常駆動と同じ条件でサブ画素毎の発光素子特性を調べることができる。
【０１３０】
（第１１の実施形態）
第３の実施形態乃至第１０の実施形態において説明したアナログデジタル変換回路３０５の一例の構成を図１１を用いて説明する。
【０１３１】
図１１において、１１０１はデータ信号入力線、１１０２は電源、１１０３はオペアンプ、１１０４（ａ）、及び１１０４（ｂ）は抵抗素子、１１０５は比較電位（１行目）、１１０６は比較電位（２行目）、１１０７は比較電位（ｎ−１行目）、１１０８は比較電位（ｎ行目）、１１０９はオペアンプ出力であることを特徴とする半導体装置である。
【０１３２】
オペアンプ１１０３の第１の入力端子には、データ入力線１１０１が入力され、電源１１０２は抵抗素子１１０４（ａ）、及び複数の抵抗素子１１０４（ｂ）を介して基準電位（グランド電位）と接続され、抵抗素子１１０４（ｂ）に発生する電位を比較電位とし、オペアンプ１１０３の第２の入力端子へ入力されている。
【０１３３】
データ入力線１１０１は電源線３０２の電位、又は増幅された電源線３０２の電位であり、オペアンプ１１０３は第１の入力端子と第２の入力端子の電位を比較し、どちらが大きいか判断する回路であり、電源１１０２から抵抗素子１１０４（ａ）、及び複数の抵抗素子１１０４（ｂ）を介して基準電位に接続されている回路群はオペアンプ１１０３の第２の入力端子にそれぞれ異なる電位を入力するための回路である。抵抗素子１１０４（ａ）、及び複数の抵抗素子１１０４（ｂ）の両端の電位は電源１１０２と基準電圧との電位を抵抗分割した電位を出力する。こうして、データ入力線１１０１の電位と比較電位１１０５、比較電位１１０６、比較電位１１０７、及び比較電位１１０８の電位とをオペアンプ１１０３により比較することでデータ入力線１１０１の電位を検出することができる。
【０１３４】
また、本実施形態ではデータ入力線１１０１の電位をデジタルへ変換していないが、ある程度の電位の値を調べることができる。そのため、必ずしもアナログ値をデジタル値に変換しなくても、このようなコンパレータ回路を使っても良い。
【０１３５】
また、オペアンプ１１０３でなくても、第１の入力端子と第２の入力端子の電位を比較できる回路であれば良い。さらに、オペアンプ１１０３の数はいくつでも良いが、２個にすると望ましい。理由として、２つのオペアンプ１１０３の第２の入力端子に接続する電位をそれぞれ最大時の電位と最小時の電位としておけば第１の入力端子に入力される電位が最大時の電位以上、又は最小時の電位以下となれば画素に欠陥があると判断する。最大時の電位、及び最小時の電位はデータ入力線１１０１の電位のばらつきを考慮して決定される。
【０１３６】
（第１２の実施形態）
第３の実施形態乃至第１０の実施形態において説明したノイズ低減回路３０６の一例の構成を図１２を用いて説明する。
【０１３７】
図１２において、１２０１はデータ入力線、１２０２はデータ出力線、１２０３は抵抗素子、１２０４は容量素子である。
【０１３８】
データ入力線１２０１は抵抗素子１２０３の一方、及び容量素子１２０４の一方の電極と接続され、容量素子１２０４の他方の電極は基準電位と接続され、抵抗素子１２０３の他方はデータ出力線１２０２と接続されていることを特徴とする半導体装置である。
【０１３９】
抵抗素子１２０３の抵抗値をＲ［Ω］とし、容量素子１２０４の容量値をＣ［μＦ］とすると、ノイズ周波数が１／２πＲＣよりも高い周波数のノイズをカットする。そのため、高周波のノイズを低減することができる。
【０１４０】
（第１３の実施形態）
第３の実施形態乃至第１０の実施形態において説明した増幅回路３０７の一例の構成を図１３を用いて説明する。
【０１４１】
図１３において、１３０１はデータ入力線、１３０２はデータ出力線、１３０３はオペアンプ、１３０４、１３０５は抵抗素子である。
【０１４２】
データ入力線１３０１はオペアンプ１３０３の第１の入力端子に入力され、オペアンプ１３０３の第２の入力端子は抵抗素子１３０４の一方の端子、及び抵抗素子１３０５の一方の端子と接続され、抵抗素子１３０５の他方の端子は基準電位と接続され、抵抗素子１３０４の他方の端子はオペアンプ１３０３の出力であるデータ出力線１３０２と接続されていることを特徴とする半導体装置である。
【０１４３】
抵抗素子１３０４の抵抗値をＲ（４）［Ω］とし、抵抗素子１３０５の抵抗値をＲ（５）［Ω］とし、データ入力線１３０１から入力される電位をＶｓｉｎとすると、データ出力線１３０２の電位Ｖｏｕｔ＝Ｖｉｎ・｛［Ｒ（４）＋Ｒ（５）］／Ｒ（５）｝となる。こうして、電源線３０２から得られる電位を増幅することができ、アナログデジタル変換回路３０５でアナログ値からデジタル値へ変換するときに変換しやすくなる。
【０１４４】
（第１４の実施形態）
第１の実施形態及び第２の実施形態において説明したパネル１０７の一例の構成を図１４を用いて説明する。
【０１４５】
図１４において、１４０１はソースドライバ、１４０２はゲートドライバ、１４０４、及び１４０５はソース信号線、１４０６はゲート信号線、１４０９は電源線、１４１１は画素、１４１２及び１４１３はサブ画素、１４１４、１４１５、１４１６及び１４１７はＴＦＴ、１４２０及び１４２１は一対の電極を持つ容量素子、１４２２及び１４２３は一対の電極を持つ発光素子、１４２４は発光素子１４２２の他方の電極、及び発光素子１４２３の他方の電極である対向電極である。なお、本実施形態において、ＴＦＴ１４１４及びＴＦＴ１４１５はＰ型薄膜トランジスタであり、ＴＦＴ１４１６及びＴＦＴ１４１７はＮ型の薄膜トランジスタである。
【０１４６】
ソースドライバ１４０１はソース信号線１４０４及びソース信号線１４０５と接続され、これら信号線にビデオ信号を出力し、ゲートドライバ１４０２はゲート信号線１４０６と接続され、走査し、電源線１４０９はＴＦＴ１４１４のソースとドレインうち一方、及びＴＦＴ１４１５のソースとドレインのうち一方と接続され、ＴＦＴ１４１４のソースとドレインのうち他方は発光素子１４２２の一方の電極と接続されＴＦＴ１４１５のソースとドレインのうち他方は発光素子１４２３の一方の電極と接続され、ＴＦＴ１４１４のゲートは容量素子１４２０の一方の電極及びＴＦＴ１４１６のソースとドレインのうち一方と接続され、ＴＦＴ１４１５のゲートは容量素子１４２１の一方の電極及びＴＦＴ１４１７のソースとドレインのうち一方と接続され、容量素子１４２０の他方の電極及び容量素子１４２１の他方の電極は電源線１４０９と接続され、ＴＦＴ１４１６のソースとドレインのうち他方はソース信号線１４０４と接続され、ＴＦＴ１４１７のソースとドレインのうち他方はソース信号線１４０５と接続され、ＴＦＴ１４１６のゲート及びＴＦＴ１４１７のゲートはゲート信号線１４０６と接続されている。
【０１４７】
ＴＦＴ１４１６がＯＮとなったときソース信号線１４０４からＴＦＴ１４１４のゲート及び容量素子１４２０の一方の電極へビデオ信号が書き込まれ、ＴＦＴ１４１７がＯＮとなったときソース信号線１４０５からＴＦＴ１４１５のゲート及び容量素子１４２１の一方の電極へビデオ信号が書き込まれる。また、ＴＦＴ１４１６のゲート及びＴＦＴ１４１７のゲートは共通のゲート信号線１４０６と接続されているため、同時にＯＮする。ＴＦＴ１４１４及びＴＦＴ１４１５はゲートに入力されたビデオ信号と電源線１４０９の電位の関係で流れる電流値が決まり、それに従い発光素子１４２２及び発光素子１４２３に流れる電流が決定される。すなわち、発光輝度がビデオ信号により決定される。このようにサブ画素において、発光素子に流れる電流を制御するＴＦＴ等を発光素子の発光階調を決定する回路とも言う。ビデオ信号はサブ画素１４１２及びサブ画素１４１３で別々に入力するため、サブ画素１４１２とサブ画素１４１３で発光輝度を変えることが可能である。そのため、例えば発光素子１４２２と発光素子１４２３の面積比を１：２としておけば、サブ画素１つで１６階調表示可能であれば６４階調表示可能である。このようにして、より高階調な表示をすることができる。
【０１４８】
上記の駆動方法では、発光素子１４２２、及び発光素子１４２３に流れる電流値により発光輝度を決定したが、発光時間により発光輝度を決定することもできる。これについて、以下に説明する。
【０１４９】
本発明は、ソース信号線１４０４、及びソース信号線１４０５から入力されるビデオ信号をＴＦＴ１４１４、及びＴＦＴ１４１５をＯＮ、又はＯＦＦする電位の２値とする。こうすることで、発光、又は非発光のいずれかの状態を選択することができる。また、この場合１フレーム期間を複数のサブフレーム期間に分割することで、発光階調を表現する。例えば、１フレームを６つのサブフレームに分割し、それぞれの発光時間を１：２：４：８：１６：３２とし、それぞれをサブフレームを組み合わせることで６４階調の発光階調を表現することができる。しかし、これに限定されるものではなく、例えば、１：２：４：８：８：８：８：８：８：８としも良い。この場合、１６と３２をそれぞれ２つの８と４つの８に分割したのと同様となる。
【０１５０】
上記の発光時間により発光階調を表現す方法において、消去期間を設けても良い。消去期間とは１フレーム期間を複数のサブフレームに分け、ある発光素子を発光させた場合に、次のサブフレームまで、発光し続けるのではなくサブフレーム期間の途中で発光を止めることである。その方法として、ＴＦＴ１４１４、及びＴＦＴ１４１５をＯＦＦすると良い。これを実現するために、サブフレーム期間を２つに分割し、一方の期間では書込み動作、他方の期間では消去動作をすると良い。消去動作ではソース信号線１４０４、及びソース信号線１４０５からＴＦＴ１４１４、及びＴＦＴ１４１５をＯＦＦするようなビデオ信号が出力される。
【０１５１】
本実施形態では、ソース信号線を２本としたがこれに限定されるものではなく、サブ画素が増えれば複数にしても良い。
【０１５２】
ＴＦＴ１４１６、及びＴＦＴ１４１７はスイッチング素子として動作するので、電流の流れを制御できる素子であれば、電気的スイッチでも機械的スイッチでも良い。スイッチング素子として、ダイオードを用いても良いし、ダイオードとトランジスタを組み合わせた論理回路を用いても良い。また、ＴＦＴ１４１４、及びＴＦＴ１４１５もスイッチング素子として動作させても良い。また、ＴＦＴ１４１４及びＴＦＴ１４１５の動作が線形領域となるようにすれば、ＴＦＴ１４１４、及びＴＦＴ１４１５の閾値電圧のばらつきが表示に影響しなくなるため、より高画質な表示装置を提供することができる。
【０１５３】
（第１５の実施形態）
第１の実施形態及び第２の実施形態において説明したパネル１０７の一例の構成を図１５を用いて説明する。
【０１５４】
図１５において、１５０１はソースドライバ、１５０２はゲートドライバ、１５０４はソース信号線、１５０６及び１５０７はゲート信号線、１５０９は電源線、１５１１は画素、１５１２及び１５１３はサブ画素、１５１４、１５１５、１５１６及び１５１７はＴＦＴ、１５２０及び１５２１は一対の電極を持つ容量素子、１５２２及び１５２３は一対の電極を持つ発光素子、１５２４は発光素子１５２２の他方の電極、及び発光素子１５２３の他方の電極である対向電極であることを特徴とする。なお、本実施形態において、ＴＦＴ１５１４及びＴＦＴ１５１５はＰ型薄膜トランジスタであり、ＴＦＴ１５１６及びＴＦＴ１５１７はＮ型の薄膜トランジスタである。
【０１５５】
ソースドライバ１５０１はソース信号線１５０４と接続され、ビデオ信号をソース信号線１５０４に出力し、ゲートドライバ１５０２はゲート信号線１５０６及びゲート信号線１５０７と接続され、走査し、電源線１５０９はＴＦＴ１５１４のソースとドレインうち一方、及びＴＦＴ１５１５のソースとドレインのうち一方と接続され、ＴＦＴ１５１４のソースとドレインのうち他方は発光素子１５２２の一方の電極と接続されＴＦＴ１５１５のソースとドレインのうち他方は発光素子１５２３の一方の電極と接続され、ＴＦＴ１５１４のゲートは容量素子１５２０の一方の電極、及びＴＦＴ１５１６のソースとドレインのうち一方と接続され、ＴＦＴ１５１５のゲートは容量素子１５２１の一方の電極、及びＴＦＴ１５１７のソースとドレインのうち一方と接続され、容量素子１５２０の他方の電極、及び容量素子１５２１の他方の電極は電源線１５０９と接続され、ＴＦＴ１５１６のソースとドレインのうち他方、及びＴＦＴ１５１７のソースとドレインのうち他方はソース信号線１５０４と接続され、ＴＦＴ１５１６のゲートはゲート信号線１５０６と接続され、ＴＦＴ１５１７のゲートはゲート信号線１５０７と接続されている。
【０１５６】
ＴＦＴ１５１６、がＯＮとなったときソース信号線１５０４からＴＦＴ１５１４のゲート、及び容量素子１５２０の一方の電極へビデオ信号が書き込まれ、ＴＦＴ１５１７がＯＮとなったときソース信号線１５０４からＴＦＴ１５１５のゲート、及び容量素子１５２１の一方の電極へビデオ信号が書き込まれる。また、ＴＦＴ１５１６のゲートはゲート信号線１５０６と接続され、ＴＦＴ１５１７のゲートはゲート信号線１５０７と接続されているため、別々にＯＮするため、ソース信号線１５０４は共通とすることができる。ＴＦＴ１５１４、及びＴＦＴ１５１５はゲートに入力されたビデオ信号と電源線１５０９の電位の関係で流れる電流値が決まり、それに従い発光素子１５２２及び発光素子１５２３に流れる電流が決定される。すなわち、発光輝度がビデオ信号により決定する。ビデオ信号はサブ画素１５１２、及びサブ画素１５１３で別々に入力するため、サブ画素１５１２とサブ画素１５１３で発光輝度を変えることが可能である。そのため、例えば、発光素子１５２２と発光素子１５２３の面積比を１：２としておけば、サブ画素１つで１６階調表示可能であれば６４階調表示可能である。このようにして、より高階調な表示をすることができる。
【０１５７】
上記の駆動方法では、発光素子１５２２、及び発光素子１５２３に流れる電流値により発光輝度を決定したが、発光時間により発光輝度を決定することもできる。これについて、以下に説明する。
【０１５８】
本発明は、ソース信号線１５０４から入力されるビデオ信号をＴＦＴ１５１４、及びＴＦＴ１５１５をＯＮ、又はＯＦＦする電位の２値とする。こうすることで、発光、又は非発光のいずれかの状態を選択することができる。また、この場合１フレーム期間を複数のサブフレーム期間に分割することで、発光階調を表現する。例えば、１フレームを６つのサブフレームに分割し、それぞれの発光時間を１：２：４：８：１６：３２とし、それぞれをサブフレームを組み合わせることで６４階調の発光階調を表現することができる。しかし、これに限定されるものではなく、例えば、１：２：４：８：８：８：８：８：８：８としも良い。この場合、１６と３２をそれぞれ２つの８と４つの８に分割したのと同様となる。
【０１５９】
上記の発光時間により発光階調を表現す方法において、消去期間を設けても良い。消去期間とは１フレーム期間を複数のサブフレームに分け、ある発光素子を発光させた場合に、次のサブフレームまで、発光し続けるのではなくサブフレーム期間の途中で発光を止めることである。その方法として、ＴＦＴ１５１４、及びＴＦＴ１５１５をＯＦＦすると良い。これを実現するために、サブフレーム期間を２つに分割し、一方の期間では書込み動作、他方の期間では消去動作をすると良い。消去動作ではソース信号線１５０４からＴＦＴ１５１４、及びＴＦＴ１５１５をＯＦＦするようなビデオ信号が出力される。
【０１６０】
本実施形態では、ゲート信号線を２本としたがこれに限定されるものではなく、サブ画素が増えれば複数にしても良い。
【０１６１】
ＴＦＴ１５１６、及びＴＦＴ１５１７はスイッチング素子として動作するので、電流の流れを制御できる素子であれば、電気的スイッチでも機械的スイッチでも良い。スイッチング素子として、ダイオードを用いても良いし、ダイオードとトランジスタを組み合わせた論理回路を用いても良い。また、ＴＦＴ１５１４、及びＴＦＴ１５１５もスイッチング素子として動作させても良い。また、ＴＦＴ１５１４及びＴＦＴ１５１５の動作が線形領域となるようにすれば、ＴＦＴ１５１４、及びＴＦＴ１５１５の閾値電圧のばらつきが表示に影響しなくなるため、より高画質な表示装置を提供することができる。
【０１６２】
（第１６の実施形態）
第１の実施形態及び第２の実施形態において説明したパネル１０７の一例の構成を図１６を用いて説明する。
【０１６３】
図１６において、１６０１はソースドライバ、１６０２はゲートドライバ、１６０４、及び１６０５はソース信号線、１６０６はゲート信号線、１６０９は電源線、１６１１は画素、１６１２及び１６１３はサブ画素、１６１４、１６１５、１６１６及び１６１７はＴＦＴ、１６２０、及び１６２１は一対の電極を持つ容量素子、１６２２、及び１６２３は一対の電極を持つ発光素子、１６２４は発光素子１６２２の他方の電極、及び発光素子１６２３の他方の電極である対向電極である。なお、本実施形態において、ＴＦＴ１６１４、ＴＦＴ１６１５、ＴＦＴ１６１６及びＴＦＴ１６１７はＮ型薄膜トランジスタである。
【０１６４】
ソースドライバ１６０１はソース信号線１６０４、及びソース信号線１６０５と接続され、これら信号線にビデオ信号を出力し、ゲートドライバ１６０２はゲート信号線１６０６と接続され、走査し、電源線１６０９はＴＦＴ１６１４のソースとドレインうち一方、及びＴＦＴ１６１５のソースとドレインのうち一方と接続され、ＴＦＴ１６１４のソースとドレインのうち他方は発光素子１６２２の一方の電極と接続されＴＦＴ１６１５のソースとドレインのうち他方は発光素子１６２３の一方の電極と接続され、ＴＦＴ１６１４のゲートは容量素子１６２０の一方の電極、及びＴＦＴ１６１６のソースとドレインのうち一方と接続され、ＴＦＴ１６１５のゲートは容量素子１６２１の一方の電極及びＴＦＴ１６１７のソースとドレインのうち一方と接続され、容量素子１６２０の他方の電極及び容量素子１６２１の他方の電極は電源線１６０９と接続され、ＴＦＴ１６１６のソースとドレインのうち他方はソース信号線１６０４と接続され、ＴＦＴ１６１７のソースとドレインのうち他方はソース信号線１６０５と接続され、ＴＦＴ１６１６のゲート、及びＴＦＴ１６１６のゲートはゲート信号線１６０６と接続されている。
【０１６５】
ＴＦＴ１６１６がＯＮとなったときソース信号線１６０４からＴＦＴ１６１４のゲート及び容量素子１６２０の一方の電極へビデオ信号が書き込まれ、ＴＦＴ１６１７がＯＮとなったときソース信号線１６０５からＴＦＴ１６１５のゲート、及び容量素子１６２１の一方の電極へビデオ信号が書き込まれる。また、ＴＦＴ１６１６のゲート、及びＴＦＴ１６１７のゲートは共通のゲート信号線１６０６と接続されているため、同時にＯＮする。ＴＦＴ１６１４及びＴＦＴ１６１５はゲートに入力されたビデオ信号と電源線１６０９の電位の関係で流れる電流値が決まり、それに従い発光素子１６２２、及び発光素子１６２３に流れる電流が決定される。すなわち、発光輝度がビデオ信号により決定する。ビデオ信号はサブ画素１６１２及びサブ画素１６１３で別々に入力するため、サブ画素１６１２とサブ画素１６１３で発光輝度を変えることが可能である。そのため、例えば、発光素子１６２２と発光素子１６２３の面積比を１：２としておけば、サブ画素１つで１６階調表示可能であれば６４階調表示可能である。このようにして、より高階調な表示をすることができる。
【０１６６】
上記の駆動方法では、発光素子１６２２、及び発光素子１６２３に流れる電流値により発光輝度を決定したが、発光時間により発光輝度を決定することもできる。これについて、以下に説明する。
【０１６７】
本実施の形態は、ソース信号線１６０４、及びソース信号線１６０５から入力されるビデオ信号をＴＦＴ１６１４、及びＴＦＴ１６１５をＯＮ、又はＯＦＦする電位の２値とする。こうすることで、発光、又は非発光のいずれかの状態を選択することができる。また、この場合１フレーム期間を複数のサブフレーム期間に分割することで、発光階調を表現する。例えば、１フレームを６つのサブフレームに分割し、それぞれの発光時間を１：２：４：８：１６：３２とし、それぞれをサブフレームを組み合わせることで６４階調の発光階調を表現することができる。しかし、これに限定されるものではなく、例えば、１：２：４：８：８：８：８：８：８：８としも良い。この場合、１６と３２をそれぞれ２つの８と４つの８に分割したのと同様となる。
【０１６８】
上記の発光時間により発光階調を表現す方法において、消去期間を設けても良い。消去期間とは１フレーム期間を複数のサブフレームに分け、ある発光素子を発光させた場合に、次のサブフレームまで、発光し続けるのではなくサブフレーム期間の途中で発光を止めることである。その方法として、ＴＦＴ１６１４、及びＴＦＴ１６１５をＯＦＦすると良い。これを実現するために、サブフレーム期間を２つに分割し、一方の期間では書込み動作、他方の期間では消去動作をすると良い。消去動作ではソース信号線１６０４、及びソース信号線１６０５からＴＦＴ１６１４、及びＴＦＴ１６１５をＯＦＦするようなビデオ信号が出力される。
【０１６９】
本実施形態では、サブ画素が２つの場合について説明したが、これ以上であっても良い。また、ソース信号線を２本としたがこれに限定されるものではなく、サブ画素の増加に伴いソース信号線も複数にしも良い。
【０１７０】
本実施の形態では画素１６１１が全てＮチャネル型ＴＦＴで構成されている。そのため、アモルファスシリコンンでの作製が可能であることを特徴とする。
【０１７１】
ＴＦＴ１６１６、及びＴＦＴ１６１７はスイッチング素子として動作するので、電流の流れを制御できる素子であれば、電気的スイッチでも機械的スイッチでも良い。スイッチング素子として、ダイオードを用いても良いし、ダイオードとトランジスタを組み合わせた論理回路を用いても良い。また、ＴＦＴ１６１４、及びＴＦＴ１６１５もスイッチング素子として動作させても良い。その場合、ＴＦＴ１６１４及びＴＦＴ１６１５の動作が線形領域となるようにすれば、ＴＦＴ１６１４、及びＴＦＴ１６１５の閾値電圧のばらつきが表示に影響しなくなるため、より高画質な表示装置を提供することができる。
【０１７２】
（第１７の実施形態）
第１の実施形態及び第２の実施形態において説明したパネル１０７の一例の構成を図１７を用いて説明する。
【０１７３】
図１７において、１７０１はソースドライバ、１７０２はゲートドライバ、１７０４はソース信号線、１７０６、及び１７０７はゲート信号線、１７０９は電源線、１７１１は画素、１７１２、及び１７１３はサブ画素、１７１４、１７１５、１７１６、及び１７１７はＴＦＴ、１７２０及び１７２１は一対の電極を持つ容量素子、１７２２及び１７２３は一対の電極を持つ発光素子、１７２４は発光素子１７２２の他方の電極、及び発光素子１７２３の他方の電極である対向電極である。なお、本実施形態において、ＴＦＴ１７１４、ＴＦＴ１７１５、ＴＦＴ１７１６及びＴＦＴ１７１７はＮ型薄膜トランジスタである。
【０１７４】
ソースドライバ１７０１はソース信号線１７０４と接続され、ビデオ信号を出力し、ゲートドライバ１７０２はゲート信号線１７０６、及びゲート信号線１７０７と接続され、走査し、電源線１７０９はＴＦＴ１７１４のソースとドレインうち一方、及びＴＦＴ１７１５のソースとドレインのうち一方と接続され、ＴＦＴ１７１４のソースとドレインのうち他方は発光素子１７２２の一方の電極と接続されＴＦＴ１７１５のソースとドレインのうち他方は発光素子１７２３の一方の電極と接続され、ＴＦＴ１７１４のゲートは容量素子１７２０の一方の電極、及びＴＦＴ１７１６のソースとドレインのうち一方と接続され、ＴＦＴ１５１７のゲートは容量素子１７２１の一方の電極、及びＴＦＴ１７１７のソースとドレインのうち他方と接続され、容量素子１７２０の他方の電極、及び容量素子１７２１の他方の電極は電源線１７０９と接続され、ＴＦＴ１７１６のソースとドレインのうち他方、及びＴＦＴ１７１７のソースとドレインのうち他方はソース信号線１７０４と接続され、ＴＦＴ１７１６のゲートはゲート信号線１７０６と接続され、ＴＦＴ１７１７のゲートはゲート信号線１７０７と接続されている。
【０１７５】
ＴＦＴ１７１６、がＯＮとなったときソース信号線１７０４からＴＦＴ１７１４のゲート、及び容量素子１７２０の一方の電極へビデオ信号が書き込まれ、ＴＦＴ１７１７がＯＮとなったときソース信号線１７０４からＴＦＴ１７１５のゲート、及び容量素子１７２１の一方の電極へビデオ信号が書き込まれる。また、ＴＦＴ１７１６のゲートはゲート信号線１７０６と接続され、ＴＦＴ１７１７のゲートはゲート信号線１７０７と接続されているため、別々にＯＮするため、ソース信号線１７０４は共通とすることができる。ＴＦＴ１７１４、及びＴＦＴ１７１５はゲートに入力されたビデオ信号と電源線１７０９の電位の関係で流れる電流値が決まり、それに従い発光素子１７２２及び発光素子１７２３に流れる電流が決定される。すなわち、発光輝度がビデオ信号により決定される。ビデオ信号はサブ画素１７１２及びサブ画素１７１３で別々に入力するため、サブ画素１７１２とサブ画素１７１３で発光輝度を変えることが可能である。そのため、例えば、発光素子１７２２と発光素子１７２３の面積比を１：２としておけば、サブ画素１つで１６階調表示可能であれば６４階調表示可能である。このようにして、より高階調な表示をすることができる。
【０１７６】
上記の駆動方法では、発光素子１７２２、及び発光素子１７２３に流れる電流値により発光輝度を決定したが、発光時間により発光輝度を決定することもできる。これについて、以下に説明する。
【０１７７】
本発明は、ソース信号線１７０４から入力されるビデオ信号をＴＦＴ１７１４、及びＴＦＴ１７１５をＯＮ、又はＯＦＦする電位の２値とする。こうすることで、発光、又は非発光のいずれかの状態を選択することができる。また、この場合１フレーム期間を複数のサブフレーム期間に分割することで、発光階調を表現する。例えば、１フレームを６つのサブフレームに分割し、それぞれの発光時間を１：２：４：８：１６：３２とし、それぞれをサブフレームを組み合わせることで６４階調の発光階調を表現することができる。しかし、これに限定されるものではなく、例えば、１：２：４：８：８：８：８：８：８：８としも良い。この場合、１６と３２をそれぞれ２つの８と４つの８に分割したのと同様となる。
【０１７８】
上記の発光時間により発光階調を表現す方法において、消去期間を設けても良い。消去期間とは１フレーム期間を複数のサブフレームに分け、ある発光素子を発光させた場合に、次のサブフレームまで、発光し続けるのではなくサブフレーム期間の途中で発光を止めることである。その方法として、ＴＦＴ１７１４、及びＴＦＴ１７１５をＯＦＦすると良い。これを実現するために、サブフレーム期間を２つに分割し、一方の期間では書込み動作、他方の期間では消去動作をすると良い。消去動作ではソース信号線１７０４からＴＦＴ１７１４、及びＴＦＴ１７１５をＯＦＦするようなビデオ信号が出力される。
【０１７９】
本実施形態では、ゲート信号線を２本としたがこれに限定されるものではなく、サブ画素が増えれば複数にしても良い。
【０１８０】
本実施形態では画素１７１１が全てＮチャネル型ＴＦＴで構成されている。そのため、アモルファスシリコンンでのＴＦＴ作製が可能であることを特徴とする。
【０１８１】
ＴＦＴ１７１６、及びＴＦＴ１７１７はスイッチング素子として動作するので、電流の流れを制御できる素子であれば、電気的スイッチでも機械的スイッチでも良い。スイッチング素子として、ダイオードを用いても良いし、ダイオードとトランジスタを組み合わせた論理回路を用いても良い。また、ＴＦＴ１７１４、及びＴＦＴ１７１５もスイッチング素子として動作させても良い。また、ＴＦＴ１５１４及びＴＦＴ１７１５の動作が線形領域となるようにすれば、ＴＦＴ１７１４、及びＴＦＴ１７１５の閾値電圧のばらつきが表示に影響しなくなるため、より高画質な表示装置を提供することができる。
【０１８２】
（第１８の実施形態）
第１の実施形態及び第２の実施形態において説明したパネル１０７の一例の構成を図１８を用いて説明する。
【０１８３】
図１８において、１８０１はソースドライバ、１８０２及び１８０３はゲートドライバ、１８０４、及び１８０５はソース信号線、１８０６及び１８０８はゲート信号線、１８０９は電源線、１８１１は画素、１８１２及び１８１３はサブ画素、１８１４、１８１５、１８１６、１８１７、１８１８及び１８１９はＴＦＴ、１８２０、及び１８２１は一対の電極を持つ容量素子、１８２２、及び１８２３は一対の電極を持つ発光素子、１８２４は発光素子１８２２の他方の電極、及び発光素子１８２３の他方の電極である対向電極である。なお、ここでは、ＴＦＴ１８１４、ＴＦＴ１８１５はＰ型薄膜トランジスタであり、ＴＦＴ１８１６、ＴＦＴ１８１７、ＴＦＴ１８１８及びＴＦＴ１８１９はＮ型薄膜トランジスタである。
【０１８４】
ソースドライバ１８０１はソース信号線１８０４、及びソース信号線１８０５と接続され、これら信号線にビデオ信号を出力し、ゲートドライバ１８０２はゲート信号線１８０６と接続され、走査し、ゲートドライバ１８０３はゲート信号線１８０８と接続され、走査し、電源線１８０９はＴＦＴ１８１４のソースとドレインうち一方、ＴＦＴ１８１５のソースとドレインのうち一方、ＴＦＴ１８１８のソースとドレインのうち一方、及びＴＦＴ１８１９のソースとドレインのうち一方と接続され、ＴＦＴ１８１４のソースとドレインのうち他方は発光素子１８２２の一方の電極と接続されＴＦＴ１８１５のソースとドレインのうち他方は発光素子１８２３の一方の電極と接続され、ＴＦＴ１８１４のゲートは容量素子１８２０の一方の電極、ＴＦＴ１８１８のソースとドレインのうち他方、及びＴＦＴ１８１６のソースとドレインのうち一方と接続され、ＴＦＴ１８１５のゲートは容量素子１８２１の一方の電極、ＴＦＴ１８１９のソースとドレインのうち他方、及びＴＦＴ１８１７のソースとドレインのうち他方と接続され、容量素子１８２０の他方の電極、及び容量素子１８２１の他方の電極は電源線１８０９と接続され、ＴＦＴ１８１６のソースとドレインのうち他方はソース信号線１８０４と接続され、ＴＦＴ１８１７のソースとドレインのうち他方はソース信号線１８０５と接続され、ＴＦＴ１８１６のゲート、及びＴＦＴ１８１６のゲートはゲート信号線１８０６と接続され、ＴＦＴ１８１８のゲート、及びＴＦＴ１８１９のゲートはゲート信号線１８０８と接続されている。
【０１８５】
ＴＦＴ１８１６がＯＮとなったときソース信号線１８０４からＴＦＴ１８１４のゲート、及び容量素子１８２０の一方の電極へビデオ信号が書き込まれ、ＴＦＴ１８１７がＯＮとなったときソース信号線１８０５からＴＦＴ１８１５のゲート、及び容量素子１８２１の一方の電極へビデオ信号が書き込まれる。また、ＴＦＴ１８１６のゲート、及びＴＦＴ１８１７のゲートは共通のゲート信号線１８０６と接続されているため、同時にＯＮする。ＴＦＴ１８１４、及びＴＦＴ１８１５はゲートに入力されたビデオ信号と電源線１８０９の電位の関係で流れる電流値が決まり、発光素子１８２２、及び発光素子１８２３に流れる電流が決定される。すなわち、発光輝度がビデオ信号により決定される。ビデオ信号はサブ画素１８１２、及びサブ画素１８１３で別々に入力するため、サブ画素１８１２とサブ画素１８１３で発光輝度を変えることが可能である。そのため、例えば、発光素子１８２２と発光素子１８２３の面積比を１：２としておけば、サブ画素１つで１８階調表示可能であれば６４階調表示可能である。このようにして、より高階調な表示をすることができる。また、ＴＦＴ１８１８、及びＴＦＴ１８１９がＯＮとなると、ＴＦＴ１８１４のゲート、及びＴＦＴ１８１５のゲートに電源線１８０９の電位が印加されるため、ＴＦＴ１８１４、及びＴＦＴ１８１５のゲートとソースの間の電位は０［Ｖ］となり、これらトランジスタはＯＦＦとなる。よって、発光素子１８２２及び発光素子１８２３は非発光となり、消去期間を設けることができる。
【０１８６】
本実施形態では、ソース信号線を２本としたがこれに限定されるものではなく、サブ画素が増えれば複数にしても良い。
【０１８７】
ＴＦＴ１８１６、及びＴＦＴ１８１７はスイッチング素子として動作するので、電流の流れを制御できる素子であれば、電気的スイッチでも機械的スイッチでも良い。スイッチング素子として、ダイオードを用いても良いし、ダイオードとトランジスタを組み合わせた論理回路を用いても良い。また、ＴＦＴ１８１４及びＴＦＴ１８１５もスイッチング素子として動作させても良い。その場合、ＴＦＴ１８１４及びＴＦＴ１８１５の動作が線形領域となるようにすれば、ＴＦＴ１８１４及びＴＦＴ１８１５の閾値電圧のばらつきが表示に影響しなくなるため、より高画質な表示装置を提供することができる。
【０１８８】
（第１９の実施形態）
第１の実施形態及び第２の実施形態において説明したパネル１０７の一例の構成を図１９を用いて説明する。
【０１８９】
図１９において、１９０１はソースドライバ、１９０２及び１９０３はゲートドライバ、１９０４はソース信号線、１９０６、１９０７及び１９０８はゲート信号線、１９０９は電源線、１９１１は画素、１９１２及び１９１３はサブ画素、１９１４、１９１５、１９１６及び１９１７はＴＦＴ、１９２０、及び１９２１は一対の電極を持つ容量素子、１９２２、及び１９２３は発光素子、１９２４は発光素子１９２２の他方の電極及び発光素子１９２３の他方の電極である対向電極である。なお、ここでは、ＴＦＴ１９１４、ＴＦＴ１９１５はＰ型薄膜トランジスタであり、ＴＦＴ１９１６、ＴＦＴ１９１７、ＴＦＴ１９１８及びＴＦＴ１９１９はＮ型薄膜トランジスタである。
【０１９０】
ソースドライバ１９０１はソース信号線１９０４と接続され、ビデオ信号を出力し、ゲートドライバ１９０２はゲート信号線１９０６、及びゲート信号線１９０７と接続され、走査し、ゲートドライバ１９０３はゲート信号線１９０８と接続され、電源線１９０９はＴＦＴ１９１４のソースとドレインうち一方、ＴＦＴ１９１５のソースとドレインのうち一方、ＴＦＴ１９１８のソースとドレインのうち一方、及びＴＦＴ１９１９のソースとドレインのうち一方と接続され、ＴＦＴ１９１４のソースとドレインのうち他方は発光素子１９２２の一方の電極と接続されＴＦＴ１９１５のソースとドレインのうち他方は発光素子１９２３の一方の電極と接続され、ＴＦＴ１９１４のゲートは容量素子１９２０の一方の電極、ＴＦＴ１９１８のソースとドレインのうち他方、及びＴＦＴ１９１６のソースとドレインのうち一方と接続され、ＴＦＴ１９１５のゲートは容量素子１９２１の一方の電極、ＴＦＴ１９１９のソースとドレインのうち他方、及びＴＦＴ１９１７のソースとドレインのうち他方と接続され、容量素子１９２０の他方の電極、及び容量素子１９２１の他方の電極は電源線１９０９と接続され、ＴＦＴ１９１６のソースとドレインのうち他方、及びＴＦＴ１９１７のソースとドレインのうち他方はソース信号線１９０４と接続され、ＴＦＴ１９１６のゲートはゲート信号線１９０６と接続され、ＴＦＴ１９１７のゲートはゲート信号線１９０７と接続され、ＴＦＴ１９１８のゲート、及びＴＦＴ１９１９のゲートはゲート信号線１９０８と接続されている。
【０１９１】
ＴＦＴ１９１６、がＯＮとなったときソース信号線１９０４からＴＦＴ１９１４のゲート、及び容量素子１９２０の一方の電極へビデオ信号が書き込まれ、ＴＦＴ１９１７がＯＮとなったときソース信号線１９０４からＴＦＴ１９１５のゲート、及び容量素子１９２１の一方の電極へビデオ信号が書き込まれる。また、ＴＦＴ１９１６のゲートはゲート信号線１９０６と接続され、ＴＦＴ１９１７のゲートはゲート信号線１９０７と接続されているため、別々にＯＮするため、ソース信号線１９０４は共通とすることができる。ＴＦＴ１９１４及びＴＦＴ１９１５はゲートに入力されたビデオ信号と電源線１９０９の電位の関係で流れる電流値が決まり、発光素子１９２２及び発光素子１９２３に流れる電流が決定される。すなわち、発光輝度がビデオ信号により決定される。ビデオ信号はサブ画素１９１２、及びサブ画素１９１３で別々に入力するため、サブ画素１９１２とサブ画素１９１３で発光輝度を変えることが可能である。そのため、例えば、発光素子１９２２と発光素子１９２３の面積比を１：２としておけば、サブ画素１つで１６階調表示可能であれば６４階調表示可能である。このようにして、より高階調な表示をすることができる。また、ＴＦＴ１９１８、及びＴＦＴ１９１９がＯＮとなると、ＴＦＴ１９１４のゲート、及びＴＦＴ１９１５のゲートに電源線１９０９の電位が印加され、ＴＦＴ１９１４、及びＴＦＴ１９１５のゲートとソースの間の電位は０［Ｖ］となり、これらトランジスタはＯＦＦとなる。よって、ため発光素子１９２２及び発光素子１８２３は非発光となり、消去期間を設けることができる。
【０１９２】
本実施形態では、ゲート信号線を２本としたがこれに限定されるものではなく、サブ画素が増えれば複数にしても良い。
【０１９３】
ＴＦＴ１９１６、及びＴＦＴ１９１７はスイッチング素子として動作するので、電流の流れを制御できる素子であれば、電気的スイッチでも機械的スイッチでも良い。スイッチング素子として、ダイオードを用いても良いし、ダイオードとトランジスタを組み合わせた論理回路を用いても良い。また、ＴＦＴ１９１４、及びＴＦＴ１９１５もスイッチング素子として動作させても良い。その場合、ＴＦＴ１９１４及びＴＦＴ１９１５の動作が線形領域となるようにすれば、ＴＦＴ１９１４、及びＴＦＴ１９１５の閾値電圧のばらつきが表示に影響しなくなるため、より高画質な表示装置を提供することができる。
【０１９４】
（第２０の実施形態）
第１の実施形態及び第２の実施形態において説明したパネル１０７の一例の構成を図２０を用いて説明する。
【０１９５】
図２０において、２００１はソースドライバ、２００２、び２００３はゲートドライバ、２００４、及び２００５はソース信号線、２００６及び２００８はゲート信号線、２００９は電源線、２０１１は画素、２０１２及び２０１３はサブ画素、２０１４、２０１５、２０１６、２０１７、２０１８及び２０１９はＴＦＴ、２０２０、及び２０２１は一対の電極を持つ容量素子、２０２２、及び２０２３は一対の電極を持つ発光素子、２０２４は発光素子２０２２の他方の電極、及び発光素子２０２３の他方の電極である対向電極である。なお、ここでは、ＴＦＴ２０１４、ＴＦＴ２０１５、ＴＦＴ２０１６、ＴＦＴ２０１７、ＴＦＴ２０１８及びＴＦＴ２０１９はＮ型薄膜トランジスタである。
【０１９６】
ソースドライバ２００１はソース信号線２００４、及びソース信号線２００５と接続され、これら信号線にビデオ信号を出力し、ゲートドライバ２００２はゲート信号線２００６と接続され、走査し、ゲートドライバ２００３はゲート信号線２００８と接続され、走査し、電源線２００９はＴＦＴ２０１４のソースとドレインうち一方、ＴＦＴ２０１５のソースとドレインのうち一方、ＴＦＴ２０１８のソースとドレインのうち一方、及びＴＦＴ２０１９のソースとドレインのうち一方と接続され、ＴＦＴ２０１４のソースとドレインのうち他方は発光素子２０２２の一方の電極と接続されＴＦＴ２０１５のソースとドレインのうち他方は発光素子２０２３の一方の電極と接続され、ＴＦＴ２０１４のゲートは容量素子２０２０の一方の電極、ＴＦＴ２０１８のソースとドレインのうち他方、及びＴＦＴ２０１６のソースとドレインのうち一方と接続され、ＴＦＴ２０１５のゲートは容量素子２０２１の一方の電極、ＴＦＴ２０１９のソースとドレインのうち他方、及びＴＦＴ２０１７のソースとドレインのうち他方と接続され、容量素子２０２０の他方の電極、及び容量素子２０２１の他方の電極は電源線２００９と接続され、ＴＦＴ２０１６のソースとドレインのうち他方はソース信号線２００４と接続され、ＴＦＴ２０１７のソースとドレインのうち他方はソース信号線２００５と接続され、ＴＦＴ２０１６のゲート、及びＴＦＴ２０１６のゲートはゲート信号線２００６と接続され、ＴＦＴ２０１８のゲート、及びＴＦＴ２０１９のゲートはゲート信号線２００８と接続されていることを特徴とする半導体装置である。
【０１９７】
ＴＦＴ２０１６がＯＮとなったときソース信号線２００４からＴＦＴ２０１４のゲート、及び容量素子２０２０の一方の電極へビデオ信号が書き込まれ、ＴＦＴ２０１７がＯＮとなったときソース信号線２００５からＴＦＴ２０１５のゲート、及び容量素子２０２１の一方の電極へビデオ信号が書き込まれる。また、ＴＦＴ２０１６のゲート、及びＴＦＴ２０１７のゲートは共通のゲート信号線２００６と接続されているため、同時にＯＮする。ＴＦＴ２０１４、及びＴＦＴ２０１５はゲートに入力されたビデオ信号と電源線２００９の電位の関係で流れる電流値が決まり、発光素子２０２２及び発光素子２０２３に流れる電流が決定される。すなわち発光輝度がビデオ信号により決定される。ビデオ信号はサブ画素２０１２、及びサブ画素２０１３で別々に入力するため、サブ画素２０１２とサブ画素２０１３で発光輝度を変えることが可能である。そのため、例えば、発光素子２０２２と発光素子２０２３の面積比を１：２としておけば、サブ画素１つで２０階調表示可能であれば６４階調表示可能である。このようにして、より高階調な表示をすることができる。また、ＴＦＴ２０１８、及びＴＦＴ２０１９がＯＮとなると、ＴＦＴ２０１４のゲート、及びＴＦＴ２０１５のゲートに電源線２００９の電位が印加さるため、ＴＦＴ２０１４、及びＴＦＴ２０１５のゲートとソースの間の電位は０［Ｖ］となり、これらトランジスタはＯＦＦとなる。よって、ため発光素子２０２２及び発光素子２０２３は非発光となり、消去期間を設けることができる。
【０１９８】
本実施形態では、サブ画素が２つの場合について説明したが、これ以上であっても良い。また、ゲート信号線を２本としたがこれに限定されるものではなく、サブ画素の増加に伴いゲート信号線も複数にしも良い。
【０１９９】
本実施の形態では画素２０１１が全てＮチャネル型ＴＦＴで構成されている。そのため、アモルファスシリコンンでのＴＦＴ作製が可能であることを特徴とする。
【０２００】
ＴＦＴ２０１６、及びＴＦＴ２０１７はスイッチング素子として動作するので、電流の流れを制御できる素子であれば、電気的スイッチでも機械的スイッチでも良い。スイッチング素子として、ダイオードを用いても良いし、ダイオードとトランジスタを組み合わせた論理回路を用いても良い。また、ＴＦＴ２０１４、及びＴＦＴ２０１５もスイッチング素子として動作させても良い。その場合、ＴＦＴ２０１４及びＴＦＴ２０１５の動作が線形領域となるようにすれば、ＴＦＴ２０１４、及びＴＦＴ２０１５の閾値電圧のばらつきが表示に影響しなくなるため、より高画質な表示装置を提供することができる。
【０２０１】
（第２１の実施形態）
第１の実施形態及び第２の実施形態において説明したパネル１０７の一例の構成を図２１を用いて説明する。
【０２０２】
図２１において、２１０１はソースドライバ、２１０２及び２１０３はゲートドライバ、２１０４はソース信号線、２１０６、２１０７及び２１０８はゲート信号線、２１０９は電源線、２１１１は画素、２１１２及び２１１３はサブ画素、２１１４、２１１５、２１１６及び２１１７はＴＦＴ、２１２０及び２１２１は一対の電極を持つ容量素子、２１２２、及び２１２３は一対の電極を持つ発光素子、２１２４は発光素子２１２２の他方の電極、及び発光素子２１２３の他方の電極である対向電極である。なお、ここでは、ＴＦＴ２１１４、ＴＦＴ２１１５はＰ型薄膜トランジスタであり、ＴＦＴ２１１６、ＴＦＴ２１１７、ＴＦＴ２１１８及びＴＦＴ２１１９はＮ型薄膜トランジスタである。
【０２０３】
ソースドライバ２１０１はソース信号線２１０４と接続され、ビデオ信号を出力し、ゲートドライバ２１０２はゲート信号線２１０６、及びゲート信号線２１０７と接続され、走査し、ゲートドライバ２１０３はゲート信号線２１０８と接続され、電源線２１０９はＴＦＴ２１１４のソースとドレインうち一方、ＴＦＴ２１１５のソースとドレインのうち一方、ＴＦＴ２１１８のソースとドレインのうち一方、及びＴＦＴ２１１９のソースとドレインのうち一方と接続され、ＴＦＴ２１１４のソースとドレインのうち他方は発光素子２１２２の一方の電極と接続されＴＦＴ２１１５のソースとドレインのうち他方は発光素子２１２３の一方の電極と接続され、ＴＦＴ２１１４のゲートは容量素子２１２０の一方の電極、ＴＦＴ２１１８のソースとドレインのうち他方、及びＴＦＴ２１１６のソースとドレインのうち一方と接続され、ＴＦＴ２１１５のゲートは容量素子２１２１の一方の電極、ＴＦＴ２１１９のソースとドレインのうち他方、及びＴＦＴ２１１７のソースとドレインのうち他方と接続され、容量素子２１２０の他方の電極、及び容量素子２１２１の他方の電極は電源線２１０９と接続され、ＴＦＴ２１１６のソースとドレインのうち他方、及びＴＦＴ２１１７のソースとドレインのうち他方はソース信号線２１０４と接続され、ＴＦＴ２１１６のゲートはゲート信号線２１０６と接続され、ＴＦＴ２１１７のゲートはゲート信号線２１０７と接続され、ＴＦＴ２１１８のゲート、及びＴＦＴ２１１９のゲートはゲート信号線２１０８と接続されている。
【０２０４】
ＴＦＴ２１１６、がＯＮとなったときソース信号線２１０４からＴＦＴ２１１４のゲート、及び容量素子２１２０の一方の電極へビデオ信号が書き込まれ、ＴＦＴ２１１７がＯＮとなったときソース信号線２１０４からＴＦＴ２１１５のゲート、及び容量素子２１２１の一方の電極へビデオ信号が書き込まれる。また、ＴＦＴ２１１６のゲートはゲート信号線２１０６と接続され、ＴＦＴ２１１７のゲートはゲート信号線２１０７と接続されているため、別々にＯＮするため、ソース信号線２１０４は共通とすることができる。ＴＦＴ２１１４、及びＴＦＴ２１１５はゲートに入力されたビデオ信号と電源線２１０９の電位の関係で流れる電流値が決まり、発光素子２１２２、及び発光素子２１２３に流れる電流が決定される。すなわち、発光輝度がビデオ信号により決される。ビデオ信号はサブ画素２１１２、及びサブ画素２１１３で別々に入力するため、サブ画素２１１２とサブ画素２１１３で発光輝度を変えることが可能である。そのため、例えば、発光素子２１２２と発光素子２１２３の面積比を１：２としておけば、サブ画素１つで１６階調表示可能であれば６４階調表示可能である。このようにして、より高階調な表示をすることができる。また、ＴＦＴ２１１８、及びＴＦＴ２１１９がＯＮとなると、ＴＦＴ２１１４のゲート、及びＴＦＴ２１１５のゲートに電源線２１０９の電位が印加さるため、ＴＦＴ２１１４、及びＴＦＴ２１１５のゲートとソースの間の電位は０［Ｖ］となり、これらトランジスタはＯＦＦとなる。よって、ため発光素子２１２２及び発光素子２１２３は非発光となり、消去期間を設けることができる。
【０２０５】
本実施の形態では、ゲート信号線を２本としたがこれに限定されるものではなく、サブ画素が増えれば複数にしても良い。
【０２０６】
本実施の形態では画素２１１１が全てＮチャネル型ＴＦＴで構成されている。そのため、アモルファスシリコンンでのＴＦＴ作製が可能であることを特徴とする。
【０２０７】
ＴＦＴ２１１６、及びＴＦＴ２１１７はスイッチング素子として動作するので、電流の流れを制御できる素子であれば、電気的スイッチでも機械的スイッチでも良い。スイッチング素子として、ダイオードを用いても良いし、ダイオードとトランジスタを組み合わせた論理回路を用いても良い。また、ＴＦＴ２１１４、及びＴＦＴ２１１５もスイッチング素子として動作させても良い。その場合、ＴＦＴ２１１５及びＴＦＴ２１１６の動作が線形領域となるようにすれば、ＴＦＴ２１１４、及びＴＦＴ２１１５の閾値電圧のばらつきが表示に影響しなくなるため、より高画質な表示装置を提供することができる。
【０２０８】
（第２２の実施形態）
第１の実施形態及び第２の実施形態において説明したパネル１０７の一例の構成を図２２を用いて説明する。
【０２０９】
図２２において、２２０１はソースドライバ、２２０２及び２２０３はゲートドライバ、２２０４、及び２２０５はソース信号線、２２０６及び２２０８はゲート信号線、２２０９は電源線、２２１１は画素、２２１２及び２２１３はサブ画素、２２１４、２２１５、２２１６、及び２２１７はＴＦＴ、２２１８、及び２２１９はダイオード、２２２０、及び２２２１は一対の電極を持つ容量素子、２２２２、及び２２２３は一対の電極を持つ発光素子、２２２４は発光素子２２２２の他方の電極、及び発光素子２２２３の他方の電極である対向電極である。なお、ここでは、ＴＦＴ２２１４、ＴＦＴ２２１５はＰ型薄膜トランジスタであり、ＴＦＴ２２１６及びＴＦＴ２２１７はＮ型薄膜トランジスタである。
【０２１０】
ソースドライバ２２０１はソース信号線２２０４、及びソース信号線２２０５と接続され、これら信号線にビデオ信号を出力し、ゲートドライバ２２０２はゲート信号線２２０６と接続され、走査し、ゲートドライバ２２０３はゲート信号線２２０８と接続され、走査し電源線２２０９はＴＦＴ２２１４のソースとドレインうち一方、及びＴＦＴ２２１５のソースとドレインのうち一方と接続され、ＴＦＴ２２１４のソースとドレインのうち他方は発光素子２２２２の一方の電極と接続されＴＦＴ２２１５のソースとドレインのうち他方は発光素子２２２３の一方の電極と接続され、ＴＦＴ２２１４のゲートは容量素子２２２０の一方の電極、ダイオード２２１８の出力、及びＴＦＴ２２１６のソースとドレインのうち一方と接続され、ＴＦＴ２２１５のゲートは容量素子２２２１の一方の電極、ダイオード２２１９の出力、及びＴＦＴ２２１７のソースとドレインのうち他方と接続され、容量素子２２２０の他方の電極、及び容量素子２２２１の他方の電極は電源線２２０９と接続され、ＴＦＴ２２１６のソースとドレインのうち他方はソース信号線２２０４と接続され、ＴＦＴ２２１７のソースとドレインのうち他方はソース信号線２２０５と接続され、ＴＦＴ２２１６のゲート、及びＴＦＴ２２１７のゲートはゲート信号線２２０６と接続され、ダイオード２２１８の入力、及びダイオード２２１９の入力はゲート信号線２２０８と接続されている。
【０２１１】
ＴＦＴ２２１６がＯＮとなったときソース信号線２２０４からＴＦＴ２２１４のゲート、及び容量素子２２２０の一方の電極へビデオ信号が書き込まれ、ＴＦＴ２２１７がＯＮとなったときソース信号線２２０５からＴＦＴ２２１５のゲート、及び容量素子２２２１の一方の電極へビデオ信号が書き込まれる。また、ＴＦＴ２２１６のゲート、及びＴＦＴ２２１７のゲートは共通のゲート信号線２２０６と接続されているため、同時にＯＮする。ＴＦＴ２２１４、及びＴＦＴ２２１５はゲートに入力されたビデオ信号と電源線２２０９の電位の関係で流れる電流値が決まり、発光素子２２２２、及び発光素子２２２３に流れる電流が決定される。すなわち、発光輝度がビデオ信号により決定される。ビデオ信号はサブ画素２２１２、及びサブ画素２２１３で別々に入力するため、サブ画素２２１２とサブ画素２２１３で発光輝度を変えることが可能である。そのため、例えば、発光素子２２２２と発光素子２２２３の面積比を１：２としておけば、サブ画素１つで１６階調表示可能であれば６４階調表示可能である。このようにして、より高階調な表示をすることができる。また、通常はゲート信号線２２０８は容量素子２２２０、及び容量素子２２２１に保持される電位よりも低い電位となっており、ゲート信号線２２０８の電位を容量素子２２２０、及び容量素子２２２１に保持される電位よりも高い電位とする（ＴＦＴ２２１４、及びＴＦＴ２２１５をＯＦＦとする電位）ことで、発光素子２２２２、及び発光素子２２２３を非発光状態とすることができる。このようにして消去期間を得ることができる。
【０２１２】
本実施形態では、サブ画素が２つの場合について説明したが、これ以上であっても良い。また、ゲート信号線を２本としたがこれに限定されるものではなく、サブ画素の増加に伴いゲート信号線も複数にしも良い。
【０２１３】
ＴＦＴ２２１６、及びＴＦＴ２２１７はスイッチング素子として動作するので、電流の流れを制御できる素子であれば、電気的スイッチでも機械的スイッチでも良い。スイッチング素子として、ダイオードを用いても良いし、ダイオードとトランジスタを組み合わせた論理回路を用いても良い。また、ＴＦＴ２２１４、及びＴＦＴ２２１５もスイッチング素子として動作させても良い。その場合、ＴＦＴ２２１４及びＴＦＴ２２１５の動作が線形領域となるようにすれば、ＴＦＴ２２１４、及びＴＦＴ２２１５の閾値電圧のばらつきが表示に影響しなくなるため、より高画質な表示装置を提供することができる。
【０２１４】
（第２３の実施形態）
第１の実施形態及び第２の実施形態において説明したパネル１０７の一例の構成を図２３を用いて説明する。
【０２１５】
図２３において、２３０１はソースドライバ、２３０２及び２３０３はゲートドライバ、２３０４はソース信号線、２３０６、２３０７及び２３０８はゲート信号線、２３０９は電源線、２３１１は画素、２３１２及び２３１３はサブ画素、２３１４、２３１５、２３１６、及び２３１７はＴＦＴ、２３１８、及び２３１９はダイオード、２３２０、及び２３２１は一対の電極を持つ容量素子、２３２２、及び２３２３は一対の電極を持つ発光素子、２３２４は発光素子２３２２の他方の電極、及び発光素子２３２３の他方の電極である対向電極である。なお、ここでは、ＴＦＴ２３１４、ＴＦＴ２３１５はＰ型薄膜トランジスタであり、ＴＦＴ２３１６及びＴＦＴ２３１７はＮ型薄膜トランジスタである。
【０２１６】
ソースドライバ２３０１はソース信号線２３０４と接続され、ビデオ信号を出力し、ゲートドライバ２３０２はゲート信号線２３０６、及びゲート信号線２３０７と接続され、走査し、ゲートドライバ２３０３はゲート信号線２３０８と接続され、走査し電源線２３０９はＴＦＴ２３１４のソースとドレインうち一方、及びＴＦＴ２３１５のソースとドレインのうち一方と接続され、ＴＦＴ２３１４のソースとドレインのうち他方は発光素子２３２２の一方の電極と接続されＴＦＴ２３１５のソースとドレインのうち他方は発光素子２３２３の一方の電極と接続され、ＴＦＴ２３１４のゲートは容量素子２３２０の一方の電極、ダイオード２３１８の出力、及びＴＦＴ２３１６のソースとドレインのうち一方と接続され、ＴＦＴ２３１５のゲートは容量素子２３２１の一方の電極、ダイオード２３１９の出力、及びＴＦＴ２３１７のソースとドレインのうち他方と接続され、容量素子２３２０の他方の電極、及び容量素子２３２１の他方の電極は電源線２３０９と接続され、ＴＦＴ２３１６のソースとドレインのうち他方、及びＴＦＴ２３１７のソースとドレインのうち他方はソース信号線２３０４と接続され、ＴＦＴ２３１６のゲートはゲート信号線２３０６と接続され、ＴＦＴ２３１７のゲートはゲート信号線２３０７と接続され、ダイオード２３１８の入力、及びダイオード２３１９の入力はゲート信号線２３０８と接続されている。
【０２１７】
ＴＦＴ２３１６、がＯＮとなったときソース信号線２３０４からＴＦＴ２３１４のゲート、及び容量素子２３２０の一方の電極へビデオ信号が書き込まれ、ＴＦＴ２３１７がＯＮとなったときソース信号線２３０４からＴＦＴ２３１５のゲート、及び容量素子２３２１の一方の電極へビデオ信号が書き込まれる。また、ＴＦＴ２３１６のゲートはゲート信号線２３０６と接続され、ＴＦＴ２３１７のゲートはゲート信号線２３０７と接続されているため、別々にＯＮするため、ソース信号線２３０４は共通とすることができる。ＴＦＴ２３１４、及びＴＦＴ２３１５はゲートに入力されたビデオ信号と電源線２３０９の電位の関係で流れる電流値が決まり、発光素子２３２２、及び発光素子２３２３に流れる電流が決定される。すなわち、発光輝度がビデオ信号により決定される。ビデオ信号はサブ画素２３１２、及びサブ画素２３１３で別々に入力するため、サブ画素２３１２とサブ画素２３１３で発光輝度を変えることが可能である。そのため、例えば、発光素子２３２２と発光素子２３２３の面積比を１：２としておけば、サブ画素１つで１６階調表示可能であれば６４階調表示可能である。このようにして、より高階調な表示をすることができる。また、通常はゲート信号線２３０８は容量素子２３２０、及び容量素子２３２１に保持される電位よりも低い電位となっており、ゲート信号線２３０８の電位を容量素子２３２０、及び容量素子２３２１に保持される電位よりも高い電位とする（ＴＦＴ２３１４、及びＴＦＴ２３１５をＯＦＦとする電位）ことで、発光素子２３２２、及び発光素子２３２３を非発光状態とすることができる。このようにして消去期間を得ることができる。
【０２１８】
本実施の形態では、ゲート信号線を２本としたがこれに限定されるものではなく、サブ画素が増えれば複数にしても良い。
【０２１９】
ＴＦＴ２３１６、及びＴＦＴ２３１７はスイッチング素子として動作するので、電流の流れを制御できる素子であれば、電気的スイッチでも機械的スイッチでも良い。スイッチング素子として、ダイオードを用いても良いし、ダイオードとトランジスタを組み合わせた論理回路を用いても良い。また、ＴＦＴ２３１４、及びＴＦＴ２３１５もスイッチング素子として動作させても良い。その場合、ＴＦＴ２３１４及びＴＦＴ２３１５の動作が線形領域となるようにすれば、ＴＦＴ２３１４、及びＴＦＴ２３１５の閾値電圧のばらつきが表示に影響しなくなるため、より高画質な表示装置を提供することができる。
【０２２０】
（第２４の実施形態）
第１の実施形態、及び第２の実施形態において説明したパネル１０７の一例の構成を図３１を用いて説明する。
【０２２１】
図３１において、３１０１はソースドライバ、３１０２、及び３１０３はゲートドライバ、３１０４、及び３１０５はソース信号線、３１０６、及び３１０８はゲート信号線、３１０９は電源線、３１１１は画素、３１１２、３１１３はサブ画素、３１１４、３１１５、３１１６、３１１７、３１１８、及び３１１９はＴＦＴ、３１２０、及び３１２１は一対の電極を持つ容量素子、３１２２、及び３１２３は一対の電極を持つ発光素子、３１２４は一対の電極を持つ発光素子３１２２の他方の電極、及び一対の電極を持つ発光素子３１２３の他方の電極である対向電極である。なお、ここでは、ＴＦＴ３１１４、ＴＦＴ３１１５はＰ型薄膜トランジスタであり、ＴＦＴ３１１６、ＴＦＴ３１１７、ＴＦＴ３１１８及びＴＦＴ３１１９はＮ型薄膜トランジスタである。
【０２２２】
ソースドライバ３１０１はソース信号線３１０４、及びソース信号線３１０５と接続され、ビデオ信号を出力し、ゲートドライバ３１０２はゲート信号線３１０６と接続され、走査し、ゲートドライバ３１０３はゲート信号線３１０８と接続され、走査し電源線３１０９はＴＦＴ３１１４のソースとドレインうち一方、及びＴＦＴ３１１５のソースとドレインのうち一方と接続され、ＴＦＴ３１１４のソースとドレインのうち他方はＴＦＴ３１１８のソースとドレインのうち一方と接続され、ＴＦＴ３１１８のソースとドレインのうち他方は発光素子３１２２の一方の電極と接続され、ＴＦＴ３１１５のソースとドレインのうち他方はＴＦＴ３１１９のソースとドレインのうち一方と接続され、ＴＦＴ３１１９のソースとドレインのうち他方は発光素子３１２３の一方の電極と接続され、ＴＦＴ３１１４のゲートは容量素子３１２０の一方の電極、及びＴＦＴ３１１６のソースとドレインのうち一方と接続され、ＴＦＴ３１１５のゲートは容量素子３１２１の一方の電極、及びＴＦＴ３１１７のソースとドレインのうち他方と接続され、容量素子３１２０の他方の電極、及び容量素子３１２１の他方の電極は電源線３１０９と接続され、ＴＦＴ３１１６のソースとドレインのうち他方はソース信号線３１０４と接続され、ＴＦＴ３１１７のソースとドレインのうち他方はソース信号線３１０５と接続され、ＴＦＴ３１１６のゲート、及びＴＦＴ３１１７のゲートはゲート信号線３１０６と接続され、ＴＦＴ３１１８のゲート、及びＴＦＴ３１１９のゲートはゲート信号線３１０８と接続されている。
【０２２３】
ＴＦＴ３１１６がＯＮとなったときソース信号線３１０４からＴＦＴ３１１４のゲート、及び容量素子３１２０の一方の電極へビデオ信号が書き込まれ、ＴＦＴ３１１７がＯＮとなったときソース信号線３１０５からＴＦＴ３１１５のゲート、及び容量素子３１２１の一方の電極へビデオ信号が書き込まれる。また、ＴＦＴ３１１６のゲート、及びＴＦＴ３１１７のゲートは共通のゲート信号線３１０６と接続されているため、同時にＯＮする。ＴＦＴ３１１４、及びＴＦＴ３１１５はゲートに入力されたビデオ信号と電源線３１０９の電位の関係で流れる電流値が決まり、発光素子３１２２、及び発光素子３１２３に流れる電流が決まるため、発光輝度がビデオ信号により決定する。ビデオ信号はサブ画素３１１２、及びサブ画素３１１３で別々に入力するため、サブ画素３１１２とサブ画素３１１３で発光輝度を変えることが可能である。そのため、例えば、発光素子３１２２と発光素子３１２３の面積比を１：２としておけば、サブ画素１つで１６階調表示可能であれば６４階調表示可能である。このようにして、より高階調な表示をすることができる。また、通常はＴＦＴ３１１８、及びＴＦＴ３１１９はＯＮしており、ＴＦＴ３１１８、及びＴＦＴ３１１９がＯＦＦとなると発光素子３１２２の一方の電極、及び発光素子３１２３の一方の電極はフローティングとなるため非発光状態とすることができる。このようにして消去期間を設ける。
【０２２４】
本実施形態では、サブ画素が２つの場合について説明したが、これ以上であっても良い。また、ゲート信号線を２本としたがこれに限定されるものではなく、サブ画素の増加に伴いゲート信号線も複数にしも良い。
【０２２５】
ＴＦＴ３１１６、ＴＦＴ３１１７、ＴＦＴ３１１８、及びＴＦＴ３１１９はスイッチング素子として動作するので、電流の流れを制御できる素子であれば、電気的スイッチでも機械的スイッチでも良い。スイッチング素子として、ダイオードを用いても良いし、ダイオードとトランジスタを組み合わせた論理回路を用いても良い。また、ＴＦＴ３１１４、及びＴＦＴ３１１５もスイッチング素子として動作させても良い。その場合、ＴＦＴ３１１４及びＴＦＴ３１１５の動作が線形領域となるようにすれば、ＴＦＴ３１１４、及びＴＦＴ３１１５の閾値電圧のばらつきが表示に影響しなくなるため、より高画質な表示装置を提供することができる。
【０２２６】
（第２５の実施形態）
第１の実施形態及び第２の実施形態において説明したパネル１０７の一例の構成を図３２を用いて説明する。
【０２２７】
図３２において、３２０１はソースドライバ、３２０２、及び３２０３はゲートドライバ、３２０４はソース信号線、３２０６、３２０７、及び３２０８はゲート信号線、３２０９は電源線、３２１１は画素、３２１２、３２１３はサブ画素、３２１４、３２１５、３２１６、３２１７、３２１８、及び３２１９はＴＦＴ、３２２０、及び３２２１は一対の電極を持つ容量素子、３２２２、及び３２２３は一対の電極を持つ発光素子、３２２４は一対の電極を持つ発光素子３２２２の他方の電極、及び一対の電極を持つ発光素子３２２３の他方の電極である対向電極である。なお、ここでは、ＴＦＴ３２１４、ＴＦＴ３２１５はＰ型薄膜トランジスタであり、ＴＦＴ３２１６、ＴＦＴ３２１７、ＴＦＴ３２１８及びＴＦＴ３２１９はＮ型薄膜トランジスタである。
【０２２８】
ソースドライバ３２０１はソース信号線３２０４と接続され、ビデオ信号を出力し、ゲートドライバ３２０２はゲート信号線３２０６、及びゲート信号線３２０７と接続され、走査し、ゲートドライバ３２０３はゲート信号線３２０８と接続され、走査し電源線３２０９はＴＦＴ３２１４のソースとドレインうち一方、及びＴＦＴ３２１５のソースとドレインのうち一方と接続され、ＴＦＴ３２１４のソースとドレインのうち他方はＴＦＴ３２１８のソースとドレインのうち一方と接続され、ＴＦＴ３２１８のソースとドレインのうち他方は発光素子３２２２の一方の電極と接続され、ＴＦＴ３２１５のソースとドレインのうち他方はＴＦＴ３２１９のソースとドレインのうち一方と接続され、ＴＦＴ３２１９のソースとドレインのうち他方は発光素子３２２３の一方の電極と接続され、ＴＦＴ３２１４のゲートは容量素子３２２０の一方の電極、及びＴＦＴ３２１６のソースとドレインのうち一方と接続され、ＴＦＴ３２１５のゲートは容量素子３２２１の一方の電極、及びＴＦＴ３２１７のソースとドレインのうち他方と接続され、容量素子３２２０の他方の電極、及び容量素子３２２１の他方の電極は電源線３２０９と接続され、ＴＦＴ３２１６のソースとドレインのうち他方、及びＴＦＴ３２１７のソースとドレインのうち他方はソース信号線３２０４と接続され、ＴＦＴ３２１６のゲートはゲート信号線３２０６と接続され、ＴＦＴ３２１７のゲートはゲート信号線３２０７と接続され、ＴＦＴ３２１８のゲート、及びＴＦＴ３２１９のゲートはゲート信号線３２０８と接続されている。
【０２２９】
ＴＦＴ３２１６、がＯＮとなったときソース信号線３２０４からＴＦＴ３２１４のゲート、及び容量素子３２２０の一方の電極へビデオ信号が書き込まれ、ＴＦＴ３２１７がＯＮとなったときソース信号線３２０４からＴＦＴ３２１５のゲート、及び容量素子３２２１の一方の電極へビデオ信号が書き込まれる。また、ＴＦＴ３２１６のゲートはゲート信号線３２０６と接続され、ＴＦＴ３２１７のゲートはゲート信号線３２０７と接続されているため、別々にＯＮするため、ソース信号線３２０４は共通とすることができる。ＴＦＴ３２１４、及びＴＦＴ３２１５はゲートに入力されたビデオ信号と電源線３２０９の電位の関係で流れる電流値が決まり、発光素子３２２２、及び発光素子３２２４に流れる電流が決まるため、発光輝度がビデオ信号により決定する。ビデオ信号はサブ画素３２１２、及びサブ画素３２１３で別々に入力するため、サブ画素３２１２とサブ画素３２１３で発光輝度を変えることが可能である。そのため、例えば、発光素子３２２４と発光素子３２１５の面積比を１：２としておけば、サブ画素１つで１６階調表示可能であれば６４階調表示可能である。このようにして、より高階調な表示をすることができる。また、通常はＴＦＴ３２１８、及びＴＦＴ３２１９はＯＮしており、ＴＦＴ３２１８、及びＴＦＴ３２１９がＯＦＦとなると発光素子３１２２の一方の電極、及び発光素子３２２３の一方の電極にフローティングとなるため非発光状態とすることができる。このようにして消去期間を設ける。
【０２３０】
本実施形態では、サブ画素が２つの場合について説明したが、これ以上であっても良い。また、ゲート信号線を２本としたがこれに限定されるものではなく、サブ画素の増加に伴いゲート信号線も複数にしも良い。
【０２３１】
ＴＦＴ３２１６、ＴＦＴ３２１７、ＴＦＴ３２１８、及びＴＦＴ３２１９はスイッチング素子として動作するので、電流の流れを制御できる素子であれば、電気的スイッチでも機械的スイッチでも良い。スイッチング素子として、ダイオードを用いても良いし、ダイオードとトランジスタを組み合わせた論理回路を用いても良い。また、ＴＦＴ３２１４、及びＴＦＴ３２１５もスイッチング素子として動作させても良い。その場合、ＴＦＴ３２１５と発光素子３２２２、及びＴＦＴ３２１６と発光素子３２２２との動作点が線形領域となるようにすれば、ＴＦＴ３２１４、及びＴＦＴ３２１５の閾値電圧のばらつきが表示に影響しなくなるため、より高画質な表示装置を提供することができる。
【０２３２】
（第２６の実施形態）
第１の実施形態及び第２の実施形態において説明したパネル１０７の一例の構成を図３３を用いて説明する。
【０２３３】
図３３において、３３０１はソースドライバ、３３０２、及び３３０３はゲートドライバ、３３０４、及び３３０５はソース信号線、３３０６、及び３３０８はゲート信号線、３３０９は電源線、３３１１は画素、３３１３３２１３はサブ画素、３３１４、３３１５、３３１６、３３１７、３３１８、及び３３１９はＴＦＴ、３３２０、及び３３２１は一対の電極を持つ容量素子、３３２２、及び３３２３は一対の電極を持つ発光素子、３３２４は一対の電極を持つ発光素子３３２２の他方の電極、及び一対の電極を持つ発光素子３３２３の他方の電極である対向電極である。なお、ここでは、ＴＦＴ３３１４、ＴＦＴ３３１５、ＴＦＴ３３１６、ＴＦＴ３３１７、ＴＦＴ３３１８及びＴＦＴ３３１９はＮ型薄膜トランジスタである。
【０２３４】
ソースドライバ３３０１はソース信号線３３０４、及びソース信号線３３０５と接続され、ビデオ信号を出力し、ゲートドライバ３３０２はゲート信号線３３０６と接続され、走査し、ゲートドライバ３３０３はゲート信号線３３０８と接続され、走査し電源線３３０９はＴＦＴ３３１４のソースとドレインうち一方、及びＴＦＴ３３１５のソースとドレインのうち一方と接続され、ＴＦＴ３３１４のソースとドレインのうち他方はＴＦＴ３３１８のソースとドレインのうち一方と接続され、ＴＦＴ３３１８のソースとドレインのうち他方は発光素子３３２２の一方の電極と接続され、ＴＦＴ３３１５のソースとドレインのうち他方はＴＦＴ３３１９のソースとドレインのうち一方と接続され、ＴＦＴ３３１９のソースとドレインのうち他方は発光素子３３２３の一方の電極と接続され、ＴＦＴ３３１４のゲートは容量素子３３２０の一方の電極、及びＴＦＴ３３１６のソースとドレインのうち一方と接続され、ＴＦＴ３３１５のゲートは容量素子３３２１の一方の電極、及びＴＦＴ３３１７のソースとドレインのうち他方と接続され、容量素子３３２０の他方の電極、及び容量素子３３２１の他方の電極は電源線３３０９と接続され、ＴＦＴ３３１６のソースとドレインのうち他方はソース信号線３３０４と接続され、ＴＦＴ３３１７のソースとドレインのうち他方はソース信号線３３０５と接続され、ＴＦＴ３３１６のゲート、及びＴＦＴ３３１６のゲートはゲート信号線３３０６と接続され、ＴＦＴ３３１８のゲート、及びＴＦＴ３３１９のゲートはゲート信号線３３０８と接続されていることを特徴とする半導体装置である。
【０２３５】
ＴＦＴ３３１６がＯＮとなったときソース信号線３３０４からＴＦＴ３３１４のゲート、及び容量素子３３２０の一方の電極へビデオ信号が書き込まれ、ＴＦＴ３３１７がＯＮとなったときソース信号線３３０５からＴＦＴ３３１５のゲート、及び容量素子３３２１の一方の電極へビデオ信号が書き込まれる。また、ＴＦＴ３３１６のゲート、及びＴＦＴ３３１７のゲートは共通のゲート信号線３３０６と接続されているため、同時にＯＮする。ＴＦＴ３３１４、及びＴＦＴ３３１５はゲートに入力されたビデオ信号と電源線３３０９の電位の関係で流れる電流値が決まり、発光素子３３２２、及び発光素子３３２４に流れる電流が決まるため、発光輝度がビデオ信号により決定する。ビデオ信号はサブ画素３３１２、及びサブ画素３３１３で別々に入力するため、サブ画素３３１２とサブ画素３３１３で発光輝度を変えることが可能である。そのため、例えば、発光素子３３２４と発光素子３３２３の面積比を１：２としておけば、サブ画素１つで１６階調表示可能であれば６４階調表示可能である。このようにして、より高階調な表示をすることができる。また、通常はＴＦＴ３３１８、及びＴＦＴ３３１９はＯＮしており、ＴＦＴ３３１８、及びＴＦＴ３３１９がＯＦＦとなると発光素子３３２２の一方の電極、及び発光素子３３２３の一方の電極にフローティングとなるため非発光状態とすることができる。このようにして消去期間を設ける。
【０２３６】
本実施形態では、サブ画素が２つの場合について説明したが、これ以上であっても良い。また、ゲート信号線を２本としたがこれに限定されるものではなく、サブ画素の増加に伴いゲート信号線も複数にしも良い。
【０２３７】
本実施の形態では画素２０１１が全てＮチャネル型ＴＦＴで構成されている。そのため、アモルファスシリコンンでのＴＦＴ作製が可能であることを特徴とする。
【０２３８】
ＴＦＴ３３１６、ＴＦＴ３３１７、ＴＦＴ３３１８、及びＴＦＴ３３１９はスイッチング素子として動作するので、電流の流れを制御できる素子であれば、電気的スイッチでも機械的スイッチでも良い。スイッチング素子として、ダイオードを用いても良いし、ダイオードとトランジスタを組み合わせた論理回路を用いても良い。また、ＴＦＴ３３１４、及びＴＦＴ３３１５もスイッチング素子として動作させても良い。その場合、ＴＦＴ１５１５及びＴＦＴ３３１６の動作が線形領域となるようにすれば、ＴＦＴ３３１４、及びＴＦＴ３３１５の閾値電圧のばらつきが表示に影響しなくなるため、より高画質な表示装置を提供することができる。
【０２３９】
（第２７の実施形態）
第１の実施形態及び第２の実施形態において説明したパネル１０７の一例の構成を図３４を用いて説明する。
【０２４０】
図３４において、３４０１はソースドライバ、３４０２、及び３４０３はゲートドライバ、３４０４はソース信号線、３４０６、３４０７、及び３４０８はゲート信号線、３４０９は電源線、３４１１は画素、３４１２、３４１３はサブ画素、３４１４、３４１５、３４１６、３４１７、３４１８、及び３４１９はＴＦＴ、３４２０、及び３４２１は一対の電極を持つ容量素子、３４２２、及び３４２３は一対の電極を持つ発光素子、３４２４は一対の電極を持つ発光素子３４２２の他方の電極、及び一対の電極を持つ発光素子３４１５の他方の電極である対向電極である。なお、ここでは、ＴＦＴ３４１４、ＴＦＴ３４１５、ＴＦＴ３４１６、ＴＦＴ３４１７、ＴＦＴ３４１８及びＴＦＴ３４１９はＮ型薄膜トランジスタである。
【０２４１】
ソースドライバ３４０１はソース信号線３４０４と接続され、ビデオ信号を出力し、ゲートドライバ３４０２はゲート信号線３４０６、及びゲート信号線３４０７と接続され、走査し、ゲートドライバ３４０３はゲート信号線３４０８と接続され、走査し電源線３４０９はＴＦＴ３４１４のソースとドレインうち一方、及びＴＦＴ３４１５のソースとドレインのうち一方と接続され、ＴＦＴ３４１４のソースとドレインのうち他方はＴＦＴ３４１８のソースとドレインのうち一方と接続され、ＴＦＴ３４１８のソースとドレインのうち他方は発光素子３４２２の一方の電極と接続され、ＴＦＴ３４１５のソースとドレインのうち他方はＴＦＴ３４１９のソースとドレインのうち一方と接続され、ＴＦＴ３４１９のソースとドレインのうち他方は発光素子３４２３の一方の電極と接続され、ＴＦＴ３４１４のゲートは容量素子３４２０の一方の電極、及びＴＦＴ３４１６のソースとドレインのうち一方と接続され、ＴＦＴ３４１５のゲートは容量素子３４２１の一方の電極、及びＴＦＴ３４１７のソースとドレインのうち他方と接続され、容量素子３４２０の他方の電極、及び容量素子３４２１の他方の電極は電源線３４０９と接続され、ＴＦＴ３４１６のソースとドレインのうち他方、及びＴＦＴ３４１７のソースとドレインのうち他方はソース信号線３４０４と接続され、ＴＦＴ３４１６のゲートはゲート信号線３４０６と接続され、ＴＦＴ３４１７のゲートはゲート信号線３４０７と接続され、ＴＦＴ３４１８のゲート、及びＴＦＴ３４１９のゲートはゲート信号線３４０８と接続されている。
【０２４２】
ＴＦＴ３４１６、がＯＮとなったときソース信号線３４０４からＴＦＴ３４１４のゲート、及び容量素子３４２０の一方の電極へビデオ信号が書き込まれ、ＴＦＴ３４１７がＯＮとなったときソース信号線３４０４からＴＦＴ３４１５のゲート、及び容量素子３４２１の一方の電極へビデオ信号が書き込まれる。また、ＴＦＴ３４１６のゲートはゲート信号線３４０６と接続され、ＴＦＴ３４１７のゲートはゲート信号線３４０７と接続されているため、別々にＯＮするため、ソース信号線３４０４は共通とすることができる。ＴＦＴ３４１４、及びＴＦＴ３４１５はゲートに入力されたビデオ信号と電源線３４０９の電位の関係で流れる電流値が決まり、発光素子３４２２、及び発光素子３４２３に流れる電流が決まるため、発光輝度がビデオ信号により決定する。ビデオ信号はサブ画素３４１２、及びサブ画素３４１３で別々に入力するため、サブ画素３４１２とサブ画素３４１３で発光輝度を変えることが可能である。そのため、例えば、発光素子３４２２と発光素子３４２３の面積比を１：２としておけば、サブ画素１つで１６階調表示可能であれば６４階調表示可能である。このようにして、より高階調な表示をすることができる。また、通常はＴＦＴ３４１８、及びＴＦＴ３４１９はＯＮしており、ＴＦＴ３４１８、及びＴＦＴ３４１９がＯＦＦとなると発光素子３４２２の一方の電極、及び発光素子３４２３の一方の電極にフローティングとなるため非発光状態とすることができる。このようにして消去期間を設ける。
【０２４３】
本実施の形態では、ゲート信号線を２本としたがこれに限定されるものではなく、サブ画素が増えれば複数にしても良い。
【０２４４】
本実施の形態では画素３４１１が全てＮチャネル型ＴＦＴで構成されている。そのため、アモルファスシリコンンでのＴＦＴ作製が可能であることを特徴とする。
【０２４５】
ＴＦＴ３４１６、ＴＦＴ３４１７、ＴＦＴ３４１８、及びＴＦＴ３４１９はスイッチング素子として動作するので、電流の流れを制御できる素子であれば、電気的スイッチでも機械的スイッチでも良い。スイッチング素子として、ダイオードを用いても良いし、ダイオードとトランジスタを組み合わせた論理回路を用いても良い。また、ＴＦＴ３４１４、及びＴＦＴ３４１５もスイッチング素子として動作させても良い。その場合、ＴＦＴ３４１４及びＴＦＴ３４１５の動作点が線形領域となるようにすれば、ＴＦＴ３４１４、及びＴＦＴ３４１５の閾値電圧のばらつきが表示に影響しなくなるため、より高画質な表示装置を提供することができる。
【０２４６】
（第２８の実施形態）
第１４の実施形態乃至第２７の実施形態において説明した構成における階調の表示方法の一例を図４０を用いて説明する。
【０２４７】
本実施形態では、１フレーム期間を複数のサブフレーム期間に分割し、発光素子の発光時間により発光輝度を表現する方法を説明する。また、図４０では１フレーム期間を３つのサブフレーム期間に分割した場合のタイミングチャートの一例を示す。このような駆動方法をデジタル時間階調駆動と呼ばれている。
【０２４８】
図４０（Ａ）において、１フレーム期間を３つのサブフレーム期間に分割し、第１のサブフレーム期間をＳＦ１とし、第２のサブフレーム期間をＳＦ２とし、第３のサブフレーム期間をＳＦ３とし、ＳＦ１の発光期間をＴｓ１とし、ＳＦ２の発光期間をＴｓ２とし、ＳＦ３の発光期間をＴｓ３とし、ＳＦ１の書込み期間をＴａ１とし、ＳＦ２の書込み期間をＴａ２とし、ＳＦ３の書込み期間をＴａ３としている。また、書込み期間には消去期間も含まれても良い。
【０２４９】
図４０（Ｂ）は、あるｉ行目に注目した場合の１フレーム期間中における各サブフレーム期間が有する発光期間と書込み期間を表している。
【０２５０】
例えば、Ｔｓ１とＴｓ２とＴｓ３の発光期間の比を１：２：４とし、どのサブフレームを発光させるによって、８階調の表示が可能である。また、１フレーム期間の分割数に限定はなく、何分割でも良い。例えば、６つに分割しＴｓ１とＴｓ２とＴｓ３とＴｓ４とＴｓ５とＴｓ６の比を１：２：４：８：１６：３２としても良い。また、Ｔａ５とＴａ６をさらに分割し、１：２：４：８：８：８：８：８：８：８としても良い。
【０２５１】
また、サブフレーム期間を短くすると同じフレーム期間でも多くのサブフレーム期間を設けることができる。また、全行の書き込みに要する期間より短いサブフレーム期間にした際には、消去期間を設ける方法を利用すれば良い。書込み期間で１行目からゲート信号線を走査する場合に、ゲート信号線の走査が最後まで終わらなくても書込まれたデータを消去することによって、サブフレームの発光期間を短くできる。
【０２５２】
この消去期間を設けるために、第１４の実施形態、第１５の実施形態、第１６の実施形態、及び第１７の実施形態では、１ゲート選択期間を複数に分け、同じソース信号線を使い消去期間を設ける方法がある。第１８の実施形態、第１９の実施形態、第２０の実施形態、第２１の実施形態、第２２の実施形態、及び第２３の実施形態では、ゲート信号線を書込み以外にもう１本設け、このゲート信号線で選択すると、駆動ＴＦＴがＯＦＦする構成となっている。また、第３１の実施形態、第３２の実施形態、第３３の実施形態、及び第３４の実施形態では、発光素子と電源線との間にＴＦＴを設け、これをＯＦＦすることで、消去期間を設けている。
【０２５３】
（第２９の実施形態）
第１４の実施形態乃至第２７の実施形態において説明した構成におけるゲートドライバ１４０２、ゲートドライバ１５０２、ゲートドライバ１６０２、ゲートドライバ１７０２、ゲートドライバ１８０２、ゲートドライバ１８０３、ゲートドライバ１９０２、ゲートドライバ１９０３、ゲートドライバ２００２、ゲートドライバ２００３、ゲートドライバ２１０２、ゲートドライバ２１０３、ゲートドライバ２２０２、ゲートドライバ２２０３、ゲートドライバ２３０２、ゲートドライバ２３０３、ゲートドライバ３１０２、ゲートドライバ３１０３、ゲートドライバ３２０２、ゲートドライバ３２０３、ゲートドライバ３３０２、ゲートドライバ３３０３、ゲートドライバ３４０２、ゲートドライバ３４０３の一例を図３５、図３６、図３７を用いて説明する。
【０２５４】
図３５を用いてゲートドライバ１４０２、ゲートドライバ１５０２、ゲートドライバ１６０２、ゲートドライバ１７０２の一例を説明する。
【０２５５】
第１のシフトレジスタ６１０１と、第２のシフトレジスタ６１０２と、第３のシフトレジスタ６１０３と、ＡＮＤ回路６１０４と、ＡＮＤ回路６１０５と、ＡＮＤ回路６１０６と、ＯＲ回路６１０７とを有し、第１のシフトレジスタ６１０１はＧＣＫ、ＧＣＫＢ、Ｇ１ＳＰが入力され、第２のシフトレジスタ６１０２はＧＣＫ、ＧＣＫＢ、Ｇ２ＳＰが入力され、第３のシフトレジスタ６１０３はＧＣＫ、ＧＣＫＢ、Ｇ３ＳＰが入力され、第１のシフトレジスタ６１０１の出力、及びＧ＿ＣＰ１はＡＮＤ回路６１０４の入力と接続され、第２のシフトレジスタ６１０２の出力、及びＧ＿ＣＰ２はＡＮＤ回路６１０５の入力と接続され、第３のシフトレジスタ６１０３の出力、及びＧ＿ＣＰ３はＡＮＤ回路６１０６の入力と接続され、ＡＮＤ回路６１０４、ＡＮＤ回路６１０５、及びＡＮＤ回路６１０６の出力はＯＲ回路６１０７と接続され、第１のシフトレジスタ６１０１と、第２のシフトレジスタ６１０２と、第３のシフトレジスタ６１０３との出力と、Ｇ＿ＣＰ１、Ｇ＿ＣＰ２、Ｇ＿ＣＰ３の信号との組み合わせによりどの段のゲート線Ｇｙに出力するかを決定する。図３５の構成によれば、３つのサブゲート選択期間を有することができる。また、シフトレジスタの数は特に限定しないし、サブゲート選択期間の数も限定しない。
【０２５６】
図３６を用いてゲートドライバ１４０２、ゲートドライバ１５０２、ゲートドライバ１６０２、ゲートドライバ１７０２、ゲートドライバ１８０２、ゲートドライバ１８０３、ゲートドライバ１９０２、ゲートドライバ１９０３、ゲートドライバ２００２、ゲートドライバ２００３、ゲートドライバ２１０２、ゲートドライバ２１０３、ゲートドライバ２２０２、ゲートドライバ２２０３、ゲートドライバ２３０２、ゲートドライバ２３０３、ゲートドライバ３１０２、ゲートドライバ３１０３、ゲートドライバ３２０２、ゲートドライバ３２０３、ゲートドライバ３３０２、ゲートドライバ３３０３、ゲートドライバ３４０２、ゲートドライバ３４０３をデコーダ回路を用いた場合の一例を説明する。
【０２５７】
入力端子と、ＮＡＮＤ回路と、インバータ回路とレベルシフタ５８０５と、バッファ回路５８０６とを有し、４入力端子ＮＡＮＤ回路の入力に第１入力端子５８０１、第２入力端子５８０２、第３入力端子５８０３、第４入力端子５８０４、第１入力端子５８０１の反転信号、第２入力端子５８０２の反転信号、第３入力端子５８０３の反転信号、及び第４入力端子５８０４の反転信号のうちいずれか４個の入力端子が接続され、４入力端子ＮＡＮＤ回路の出力とインバータ回路の入力が接続され、インバータ回路の出力とレベルシフタ５８０５の入力が接続され、レベルシフタ５８０５の出力とバッファ回路５８０６の入力が接続され、バッファ回路５８０６の出力がゲート信号線を通して画素に出力されている。４入力端子ＮＡＮＤ回路への入力は、全て別の組み合わせとなっており、図３６の場合は１６通りの出力を制御できる。
【０２５８】
図３７を用いてゲートドライバ１９０２、ゲートドライバ１９０３、ゲートドライバ２００２、ゲートドライバ２００３、ゲートドライバ２１０２、ゲートドライバ２１０３、ゲートドライバ２２０２、ゲートドライバ２２０３、ゲートドライバ２３０２、ゲートドライバ２３０３、ゲートドライバ３１０２、ゲートドライバ３１０３、ゲートドライバ３２０２、ゲートドライバ３２０３、ゲートドライバ３３０２、ゲートドライバ３３０３、ゲートドライバ３４０２、ゲートドライバ３４０３を説明する。
【０２５９】
シフトレジスタ３７０１は１行目から順にゲート信号線を走査し、レベルシフタ３７０２、及びシフトレジスタ３７０３を介して、ゲート信号線Ｇ１、ゲート信号線Ｇ２、及びゲート信号線Ｇｙへ出力される。また、シフトレジスタ３７０１の構成は特に限定しない。走査する動作をすれば、何でも良い。例えばフリップフロックを使っても良いし、非同期式のシフトレジスタでも良い。また、ゲートドライバ１９０２、ゲートドライバ１９０３、ゲートドライバ２００２、ゲートドライバ２００３、ゲートドライバ２１０２、ゲートドライバ２１０３、ゲートドライバ２２０２、ゲートドライバ２２０３、ゲートドライバ２３０２、ゲートドライバ２３０３、ゲートドライバ３１０２、ゲートドライバ３１０３、ゲートドライバ３２０２、ゲートドライバ３２０３、ゲートドライバ３３０２、ゲートドライバ３３０３、ゲートドライバ３４０２、ゲートドライバ３４０３はそれぞれの第２８の実施形態を実現するように動作する。
【０２６０】
（第３０の実施形態）
第１４の実施形態、乃至第２７の実施形態において説明した構成におけるソースドライバ１４０１、ソースドライバ１５０１、ソースドライバ１６０１、ソースドライバ１７０１、ソースドライバ１８０１、ソースドライバ１９０１、ソースドライバ２００１、ソースドライバ２１０１、ソースドライバ２２０１、ソースドライバ２３０１、ソースドライバ３１０１、ソースドライバ３２０１、ソースドライバ３３０１、ソースドライバ３４０１の一例を図３８、図３９を用いて説明する。
【０２６１】
図３８を用いて、ソースドライバ１８０１、ソースドライバ１９０１、ソースドライバ２００１、ソースドライバ２１０１、ソースドライバ２２０１、ソースドライバ２３０１、ソースドライバ３１０１、ソースドライバ３２０１、ソースドライバ３３０１、ソースドライバ３４０１の一例を説明する。
【０２６２】
３８０１はシフトレジスタ、３８０２、３８０３はＬＡＴ回路、３８０４はレベルシフト回路、３８０５はバッファ回路、３８０６はビデオ信号、３８０７はＬＡＴ回路３８０２のラッチパルス、３８０８はＬＡＴ回路３８０３のラッチパルスである。シフトレジスタ３８０１の出力はラッチ回路３８０２へ順に出力され、ビデオ信号３８０６を保持していく。また、全行のＬＡＴ回路３８０２でビデオ信号３８０６の保持が終了するとラッチパルス３８０７により、ＬＡＴ回路３８０３へ出力されて保持され、ラッチパルス３８０８が出力されるとＬＡＴ回路３８０３からレベルシフト回路３８０４、及びバッファ回路３８０５を介してビデオ信号３８０６がソース信号線へ出力される。
【０２６３】
図３９を用いて、ソースドライバ１５０１、ソースドライバ１６０１、ソースドライバ１７０１の一例を説明する。
【０２６４】
３９０１はシフトレジスタ、３９０２、３９０３はＬＡＴ回路、３９０４はレベルシフト回路、３９０５はバッファ回路、３９０６はビデオ信号、３９０７はＬＡＴ回路３９０２のラッチパルス、３９０８はＬＡＴ回路３９０３のラッチパルス、３９０９はトライステートバッファ回路、３９１０はトライステートバッファ回路３９０９の制御信号である。シフトレジスタ３９０１の出力はラッチ回路３９０２へ順に出力され、ビデオ信号３９０６を保持していく。また、全行のＬＡＴ回路３９０２でビデオ信号３９０６の保持が終了するとラッチパルス３９０７により、ＬＡＴ回路３９０３へ出力されて保持され、ラッチパルス３９０８が出力されるとＬＡＴ回路３９０３からレベルシフト回路３９０４、及びバッファ回路３９０５を介してトライステートバッファ回路３９０９へ出力される。トライステートバッファ回路３９０９は制御信号３９１０で入力された信号を出力するか、否かを制御する。入力された信号を出力しない場合は、全行同時に駆動ＴＦＴをＯＦＦするような信号を出力する。
【０２６５】
（第３１の実施形態）
本実施形態では、第１の実施形態及び第２の実施形態で説明した欠点画素の検出方法とは別の手法で欠点画素を検出する手法を図４１を用いて説明する。また、説明の都合上、画素は複数のサブ画素を持つ構成にしていないが、複数のサブ画素を持つことが望ましい。
【０２６６】
図４１において、４１０１、及び４１０８はソースドライバ、４１０２はゲートドライバ、４１０３はソース信号線、４１０４はゲート信号線、４１０５は電源線、４１０６、４１０７、４１１１は電源、４１０９、４１１０、４１１４、及び４１１５はＴＦＴ、４１１２、及び４１１３はセンス回路、４１１６は容量素子、４１１７は発光素子の一方の電極に接続される配線である。
【０２６７】
ソースドライバ４１０１は、ソースドライバ４１０８、ＴＦＴ４１０９、及びＴＦＴ４１１０により構成され、ソースドライバ４１０８の出力はＴＦＴ４１０９のゲート、及びＴＦＴ４１１０のゲートと接続され、ＴＦＴ４１０９のソースとドレインのうち一方はセンス回路４１１２を介して電源４１０６と接続され、ＴＦＴ４１１０のソースとドレインのうち一方はセンス回路４１１３を介して電源４１０７と接続され、ＴＦＴ４１０９のソースとドレインのうち他方、及びＴＦＴ４１１０のソースとドレインのうち他方はソース信号線４１０３と接続され、ゲートドライバ４１０２の出力はゲート信号線４１０４と接続され、ＴＦＴ４１１４のソースとドレインのうち一方は電源線４１０５と接続され、ＴＦＴ４１１４のソースとドレインのうち他方は配線４１１７と接続され、ＴＦＴ４１１４のゲートは容量素子４１１６の一方の電極、及びＴＦＴ４１１５のソースとドレインのうち一方と接続され、容量素子４１１６の他方の電極は電源線４１０５と接続され、ＴＦＴ４１１５のソースとドレインのうち他方は、ソース信号線４１０３と接続され、ＴＦＴ４１１５のゲートはゲート信号線４１０４と接続されている。
【０２６８】
欠陥画素を検出する動作について説明する。まず、本実施形態では、容量素子４１１６、及びＴＦＴ４１１４のゲートに保持されたソース信号線から伝達されるビデオ信号の値を保持できているかどうかで欠点画素を検出する。そのため、発光素子は配線４１１７に接続されていても良いし、されていなくても良い。本実施形態では発光素子が配線４１１７に接続されていない場合における欠陥画素の検出する方法を説明する。また、ソースドライバ４１０１からは２値の値の信号を出力する構成の場合について説明するが、これに限定されるものではない。
【０２６９】
まず、ゲート信号線４１０４により、ある１行のＴＦＴ４１１５をＯＮ状態とし、ソース信号線４１０３からビデオ信号を出力する。ここで、ある１列のみＴＦＴ４１０９をＯＮ、ＴＦＴ４１１０をＯＦＦし、その他の列はＴＦＴ４１０９をＯＦＦ、４１１０をＯＮするような信号をソースドライバ４１０８から出力する。これにより、電源４１０６の電位が、ソース信号線４１０３、及びＴＦＴ４１１５を介してある１画素の容量素子４１１６、及びＴＦＴ４１１４のゲートに出力された後にゲートドライバ４１０２でＴＦＴ４１１５をＯＦＦすることによって、全画素の中で、ある１画素のみ電源４１０６の電位が保持されていることになる。その後、ソース信号線４１０３から電源４１０７の電位が出力されている状態として、電源線４１０６の電位が保持されている画素のＴＦＴ４１１５をＯＮすると、容量素子４１１６からソース信号線４１０３を介して、容量素子４１１６の一方の電極の電位が電源４１０７の電位となるまで電流が流れる。この変化を検出すことで、ビデオ信号が保持できているかどうかを判断し、欠陥画素を検出することができる。
【０２７０】
この方法によれば、発光素子が配線４１１７に接続される前に、欠陥画素を検出することができる。そのため、検出結果をフラッシュメモリなどに保存しておけば、工場出荷前にあらかじめ、ビデオ信号を補正することができる。こうすることで、歩留まりを上げ、生産性を高めることができる。
【０２７１】
（第３２の実施形態）
本発明は、第１の実施形態、及び第２の実施形態で説明した通り、複数のサブ画素を持つ画素を含み、複数のサブ画素の欠陥を検出し、ビデオ信号を補正できるものであれば、同様に適用することができる。また、複数のサブ画素の欠陥検出方法は、複数のサブ画素が点欠陥か輝点欠陥かを判断できるものであれば、同様に適用できる。また、液晶ディスプレー、ＦＥＤ、ＳＥＤ、ＰＤＰなどのディスプレーでも複数のサブ画素を持っていれば適用可能である。
【０２７２】
スイッチング素子の一例としてトランジスタを用いた例を示したが、本発明はこれに限定されるものではない。スイッチング素子としては、電流のながれを制御できる素子であれば、電気的スイッチでも機械的スイッチでも良い。スイッチング素子として、ダイオードを用いても良いし、ダイオードとトランジスタを組み合わせた論理回路を用いても良い。
【０２７３】
また、本実施の形態において、スイッチング素子として適用可能なトランジスタの種類に限定はなく、非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を用いたＴＦＴ、半導体基板やＳＯＩ基板を用いて形成されるＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ、その他のトランジスタを適用することができる。また、トランジスタが形成される基板の種類に限定はなく、単結晶基板、ＳＯＩ基板、石英基板、ガラス基板、樹脂基板などを自由に用いることができる。
【０２７４】
トランジスタは単なるスイッチング素子として動作させるため、極性（導電型）は特に限定されず、Ｎ型トランジスタでもＰ型トランジスタでもどちらでも良い。ただし、オフ電流が少ない方が望ましい場合、オフ電流が少ない特性のトランジスタを用いることが望ましい。オフ電流が少ないトランジスタとしては、チャネル形成領域とソース又はドレイン領域との間に低濃度で導電型を付与する不純物元素が添加された領域（ＬＤＤ領域という。）が設けられたトランジスタがある。
【０２７５】
また、トランジスタのソースの電位が低電位側電源に近い状態で動作する場合には、当該トランジスタはＮ型とするのが望ましい。反対に、トランジスタのソースの電位が高電位側電源に近い状態で動作する場合には、当該トランジスタはＰ型とするのが望ましい。このような構成とすることによって、トランジスタのゲートとソース間の電圧の絶対値を大きくできるので、当該トランジスタをスイッチとして動作させやすい。なお、Ｎ型トランジスタとＰ型トランジスタとの両方を用いて、ＣＭＯＳ型のスイッチング素子としても良い。
【０２７６】
また、第１の実施形態乃至第１０の実施形態、及び第１４の実施形態乃至第３１の実施形態において、ブロック図の中の回路構成は、本文中で説明した駆動ができさえすれば、どのような回路構成でも可能である。
【０２７７】
本実施の形態では、画素に信号を入力する駆動回路として公知なものを用いることができる。例えば、走査する駆動回路でも良いし、コンバータのように任意の行を選択できるような駆動回路でも良い。
【実施例１】
【０２７８】
本実施例では、画素の構成例について説明する。図２４（Ａ）及び図２４（Ｂ）は、第１の実施形態乃至第２４の実施形態で説明したパネルの画素の断面図である。画素に配置されるスイッチング素子としてＴＦＴを用い、画素に配置される表示媒体として発光素子を用いた例を示す。
【０２７９】
図２４（Ａ）及び図２４（Ｂ）において、２４００は基板、２４０１は下地膜、２４０２は半導体層、２４１２は半導体層、２４０３は第１の絶縁膜、２４０４はゲート電極、２４１４は電極、２４０５は第２の絶縁膜、２４０６は電極、２４０７は第１の電極、２４０８は第３の絶縁膜、２４０９は発光層、２４２０は第２の電極である。２４１０はＴＦＴ、２４１５は発光素子、２４１１は容量素子である。図２４では、画素を構成する素子として、ＴＦＴ２４１０と、容量素子２４１１とを代表で示した。図２４（Ａ）の構成について説明する。
【０２８０】
基板２４００としては、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、セラミック基板等を用いることができる。また、ステンレスを含む金属基板又は半導体基板の表面に絶縁膜を形成したものを用いても良い。プラスチック等の可撓性を有する合成樹脂からなる基板を用いても良い。基板２４００の表面を、ＣＭＰ法などの研磨により平坦化しておいても良い。
【０２８１】
下地膜２４０１としては、酸化シリコンや、窒化シリコン又は窒化酸化シリコンなどの絶縁膜を用いることができる。下地膜２４０１によって、基板２４００に含まれるＮａなどのアルカリ金属やアルカリ土類金属が半導体層２４０２に拡散しＴＦＴ２４１０の特性に悪影響を及ぼすのを防ぐことができる。図２４（Ａ）では、下地膜２４０１を単層の構造としているが、２層あるいはそれ以上の複数層で形成しても良い。なお、石英基板など不純物の拡散がさして問題とならない場合は、下地膜２４０１を必ずしも設ける必要はない。
【０２８２】
半導体層２４０２及び半導体層２４１２としては、パターニングされた結晶性半導体膜や非晶質半導体膜を用いることができる。結晶性半導体膜は非晶質半導体膜を結晶化して得ることができる。結晶化方法としては、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法等を用いることができる。半導体層２４０２は、チャネル形成領域と、導電型を付与する不純物元素が添加された一対の不純物領域とを有する。なお、チャネル形成領域と一対の不純物領域との間に、前記不純物元素が低濃度で添加された不純物領域を有していても良い。半導体層２４１２には、全体に導電型を付与する不純物元素が添加された構成とすることができる。
【０２８３】
第１の絶縁膜２４０３としては、酸化シリコン、窒化シリコン又は窒化酸化シリコン等を用い、単層又は複数の膜を積層させて形成することができる。なお、第１の絶縁膜２４０３として水素を含む膜を用い、半導体層２４０２を水素化しても良い。
【０２８４】
ゲート電極２４０４及び電極２４１４としては、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた一種の元素又は該元素を複数含む合金若しくは化合物からなる単層又は積層構造を用いることができる。
【０２８５】
ＴＦＴ２４１０は、半導体層２４０２と、ゲート電極２４０４と、半導体層２４０２とゲート電極２４０４との間の第１の絶縁膜２４０３とによって構成される。図２４（Ａ）では、画素を構成するＴＦＴとして、発光素子２４１５の第１の電極２４０７に接続されたＴＦＴ２４１０のみを示したが、複数のＴＦＴを有する構成としても良い。また、本実施例では、ＴＦＴ２４１０をトップゲート型のトランジスタとして示したが、半導体層の下方にゲート電極を有するボトムゲート型のトランジスタであっても良いし、半導体層の上下にゲート電極を有するデュアルゲート型のトランジスタであっても良い。
【０２８６】
容量素子２４１１は、第１の絶縁膜２４０３を誘電体とし、第１の絶縁膜２４０３を挟んで対向する半導体層２４１２と電極２４１４とを一対の電極として構成される。なお、図２４（Ａ）では、画素の有する容量素子として、一対の電極の一方をＴＦＴ２４１０の半導体層２４０２と同時に形成される半導体層２４１２とし、他方の電極をＴＦＴ２４１０のゲート電極２４０４と同時に形成される電極２４１４とした例を示したが、この構成に限定されない。
【０２８７】
第２の絶縁膜２４０５としては、無機絶縁膜や有機絶縁膜の単層又は積層を用いることができる。無機絶縁膜としては、ＣＶＤ法により形成された酸化シリコン膜や、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）法により塗布された酸化シリコン膜などを用いることができ、有機絶縁膜としてはポリイミド、ポリアミド、ＢＣＢ（ベンゾシクロブテン）、アクリル又はポジ型感光性有機樹脂、ネガ型感光性有機樹脂等の膜を用いることができる。
【０２８８】
また、第２の絶縁膜２４０５として、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される材料を用いることができる。この材料の置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いても良い。又は置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いても良い。
【０２８９】
なお、第２の絶縁膜２４０５の表面を高密度プラズマによって処理し、窒化させても良い。高密度プラズマは、高い周波数のマイクロ波、例えば２．４５ＧＨｚを使うことによって生成される。なお、高密度プラズマとしては電子密度が１×１０１１ｃｍ−３以上かつ電子温度が０．２ｅＶ以上２．０ｅＶ以下（より好ましくは０．５ｅＶ以上１．５ｅＶ以下）であるものを用いる。このように低電子温度が特徴である高密度プラズマは、活性種の運動エネルギーが低いため、従来のプラズマ処理に比べプラズマダメージが少なく欠陥が少ない膜を形成することができる。高密度プラズマ処理の際、基板２４００は３５０℃から４５０℃の温度とする。また、高密度プラズマを発生させる装置において、マイクロ波を発生するアンテナから基板２４００までの距離を２０〜８０ｍｍ（好ましくは２０〜６０ｍｍ）とする。
【０２９０】
窒素（Ｎ）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、又は窒素と水素（Ｈ２）と希ガス雰囲気下、又はＮＨ３と希ガス雰囲気下において、上記高密度プラズマ処理を行い第２の絶縁膜２４０５表面を窒化する。高密度プラズマにより窒化処理により形成された第２の絶縁膜２４０５表面にはＨ２や、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの元素が混入している。例えば、第２の絶縁膜２４０５として酸化シリコン膜や酸化窒化シリコン膜を用い、当該膜の表面を高密度プラズマで処理することによって窒化シリコン膜を形成する。こうして形成した窒化シリコン膜に含まれる水素を用いて、ＴＦＴ２４１０の半導体層２４０２の水素化を行っても良い。なお当該水素化処理は、前述した第１の絶縁膜２４０３中の水素を用いた水素化処理と組み合わせても良い。
【０２９１】
なお、上記高密度プラズマ処理によって形成された窒化膜の上にさらに絶縁膜を形成して、第２の絶縁膜２４０５としても良い。
【０２９２】
電極２４０６としては、Ａｌ、Ｎｉ、Ｃ、Ｗ、Ｍｏ、Ｔｉ、Ｐｔ、Ｃｕ、Ｔａ、Ａｕ、Ｍｎから選ばれた一種の元素又は該元素を複数含む合金からなる単層又は積層構造を用いることができる。
【０２９３】
第１の電極２４０７及び第２の電極２４２０の一方若しくは両方を透明電極とすることができる。透明電極としては、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物などを用いることができる。勿論、インジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物なども用いることができる。
【０２９４】
発光層は、正孔注入輸送層、発光層、電子注入輸送層など、機能の異なる複数の層を用いて構成することが好ましい。
【０２９５】
正孔注入輸送層は、ホール輸送性の有機化合物材料と、その有機化合物材料に対して電子受容性を示す無機化合物材料とを含む複合材料で形成することが好ましい。このような構成とすることで、本来内在的なキャリアをほとんど有さない有機化合物に多くのホールキャリアが発生し、極めて優れたホール注入性・輸送性が得られる。この効果により、従来よりも駆動電圧を低くすることができる。また、駆動電圧の上昇を招くことなく正孔注入輸送層を厚くすることができるため、ゴミ等に起因する発光素子の短絡も抑制することができる。
【０２９６】
ホール輸送性の有機化合物材料としては、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニルアミノ］トリフェニルアミン（略称：ＭＴＤＡＴＡ）、１，３，５−トリス［Ｎ，Ｎ−ジ（ｍ−トリル）アミノ］ベンゼン（略称：ｍ−ＭＴＤＡＢ）、Ｎ，Ｎ’−ジフェニル−Ｎ，Ｎ’−ビス（３−メチルフェニル）−１，１’−ビフェニル−４，４’−ジアミン（略称：ＴＰＤ）、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニルアミノ］ビフェニル（略称：ＮＰＢ）などが挙げられるが、これらに限定されることはない。
【０２９７】
電子受容性を示す無機化合物材料としては、酸化チタン、酸化ジルコニウム、酸化バナジウム、酸化モリブデン、酸化タングステン、酸化レニウム、酸化ルテニウム、酸化亜鉛などが挙げられる。特に酸化バナジウム、酸化モリブデン、酸化タングステン、酸化レニウムは真空蒸着が可能で扱いやすいため、好適である。
【０２９８】
電子注入輸送層は、電子輸送性の有機化合物材料を用いて形成する。具体的には、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）、トリス（４−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ３）などが挙げられるが、これらに限定されることはない。
【０２９９】
発光層は、９，１０−ジ（２−ナフチル）アントラセン（略称：ＤＮＡ）、９，１０−ジ（２−ナフチル）−２−ｔｅｒｔ−ブチルアントラセン（略称：ｔ−ＢｕＤＮＡ）、４，４’−ビス（２，２−ジフェニルビニル）ビフェニル（略称：ＤＰＶＢｉ）、クマリン３０、クマリン６、クマリン５４５、クマリン５４５Ｔ、ペリレン、ルブレン、ペリフランテン、２，５，８，１１−テトラ（ｔｅｒｔ−ブチル）ペリレン（略称：ＴＢＰ）、９，１０−ジフェニルアントラセン（略称：ＤＰＡ）、５，１２−ジフェニルテトラセン、４−（ジシアノメチレン）−２−メチル−［ｐ−（ジメチルアミノ）スチリル］−４Ｈ−ピラン（略称：ＤＣＭ１）、４−（ジシアノメチレン）−２−メチル−６−［２−（ジュロリジン−９−イル）エテニル］−４Ｈ−ピラン（略称：ＤＣＭ２）、４−（ジシアノメチレン）−２，６−ビス［ｐ−（ジメチルアミノ）スチリル］−４Ｈ−ピラン（略称：ＢｉｓＤＣＭ）等が挙げられる。また、ビス［２−（４’，６’−ジフルオロフェニル）ピリジナト−Ｎ，Ｃ２’］イリジウム（ピコリナート）（略称：ＦＩｒｐｉｃ）、ビス｛２−［３’，５’−ビス（トリフルオロメチル）フェニル］ピリジナト−Ｎ，Ｃ２’｝イリジウム（ピコリナート）（略称：Ｉｒ（ＣＦ３ｐｐｙ）２（ｐｉｃ））、トリス（２−フェニルピリジナト−Ｎ，Ｃ２’）イリジウム（略称：Ｉｒ（ｐｐｙ）３）、ビス（２−フェニルピリジナト−Ｎ，Ｃ２’）イリジウム（アセチルアセトナート）（略称：Ｉｒ（ｐｐｙ）２（ａｃａｃ））、ビス［２−（２’−チエニル）ピリジナト−Ｎ，Ｃ３’］イリジウム（アセチルアセトナート）（略称：Ｉｒ（ｔｈｐ）２（ａｃａｃ））、ビス（２−フェニルキノリナト−Ｎ，Ｃ２’）イリジウム（アセチルアセトナート）（略称：Ｉｒ（ｐｑ）２（ａｃａｃ））、ビス［２−（２’−ベンゾチエニル）ピリジナト−Ｎ，Ｃ３’］イリジウム（アセチルアセトナート）（略称：Ｉｒ（ｂｔｐ）２（ａｃａｃ））などの燐光を放出できる化合物用いることもできる。
【０３００】
その他に、発光層の形成に用いることができる高分子系の電界発光材料は、ポリパラフェニレンビニレン系、ポリパラフェニレン系、ポリチオフェン系、ポリフルオレン系が挙げられる。
【０３０１】
いずれにしても、発光層の層構造は変化しうるものであり、特定の正孔又は電子注入輸送層や発光層を備えていない代わりに、もっぱらこの目的用の電極層を備えたり、発光性の材料を分散させて備えたりする変形は、発光素子としての目的を達成し得る範囲において許容されうるものである。
【０３０２】
第１の電極２４０７及び第２の電極２４２０の他方は、透光性を有さない材料で形成されていても良い。例えば、ＬｉやＣｓ等のアルカリ金属、及びＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、これらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉ、Ｍｇ：Ｉｎなど）、及びこれらの化合物（ＣａＦ２、Ｃａ３Ｎ２）の他、ＹｂやＥｒ等の希土類金属を用いることができる。
【０３０３】
第３の絶縁膜２４０８としては、第２の絶縁膜２４０５と同様の材料を用いて形成することができる。第３の絶縁膜２４０８は、第１の電極２４０７の端部を覆うように第１の電極２４０７の周辺に形成され、隣り合う画素において発光層２４０９を分離する機能を有する。
【０３０４】
発光層２４０９は、単数又は複数の層で構成されている。複数の層で構成されている場合、これらの層は、キャリア輸送特性の観点から正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層などに分類することができる。なお各層の境目は必ずしも明確である必要はなく、互いの層を構成している材料が一部混合し、界面が不明瞭になっている場合もある。各層には、有機系の材料、無機系の材料を用いることが可能である。有機系の材料として、高分子系、中分子系、低分子系のいずれの材料も用いることが可能である。
【０３０５】
発光素子２４１５は、発光層２４０９と、発光層２４０９を介して重なる第１の電極２４０７及び第２の電極２４２０とによって構成される。第１の電極２４０７及び第２の電極２４２０の一方が陽極に相当し、他方が陰極に相当する。発光素子２４１５は、陽極と陰極の間に閾値電圧より大きい電圧が順バイアスで印加されると、陽極から陰極に電流が流れて発光する。
【０３０６】
図２４（Ｂ）の構成について説明する。なお、図２４（Ａ）と同じ部分は同じ符号を用いて示し、説明は省略する。
【０３０７】
図２４（Ｂ）は、図２４（Ａ）において、第２の絶縁膜２４０５と第３の絶縁膜２４０８の間に絶縁膜２４１８を有する構成である。電極２４１６と第１の電極２４０７とは、絶縁膜２４１８に設けられたコンタクトホールにおいて、電極２４０６によって接続されている。
【０３０８】
絶縁膜２４１８は、第２の絶縁膜２４０５と同様の構成とすることができる。電極２４０６は、電極２４１６と同様の構成とすることができる。
【実施例２】
【０３０９】
本実施例は、トランジスタの半導体層にアモルファスシリコン（ａ−Ｓｉ：Ｈ）膜を用いた場合について説明する。図２８にはトップゲートのトランジスタ、図２９及び図３０にはボトムゲートのトランジスタの場合について示す。
【０３１０】
アモルファスシリコンを半導体層に用いたトップゲート構造のトランジスタの断面を図２８（ａ）に示す。図に示すように、基板２８０１上に下地膜２８０２が形成されている。さらに下地膜２８０２上に画素電極２８０３が形成されている。また、画素電極２８０３と同層に同じ材料からなる第１の電極２８０４が形成されている。
【０３１１】
基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜２８０２としては、窒化アルミニウム（ＡｌＮ）や酸化シリコン（ＳｉＯ２）、酸化窒化シリコン（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
【０３１２】
また、下地膜２８０２上に配線２８０５及び配線２８０６が形成され、画素電極２８０３の端部が配線２８０５で覆われている。配線２８０５及び配線２８０６の上部にＮ型の導電型を有するＮ型半導体層２８０７及びＮ型半導体層２８０８が形成されている。また、配線２８０５と配線２８０６の間であって、下地膜２８０２上に半導体層２８０９が形成されている。そして、半導体層２８０９の一部はＮ型半導体層２８０７及びＮ型半導体層２８０８上にまで延長されている。なお、この半導体層はアモルファスシリコン（ａ−Ｓｉ：Ｈ）、微結晶半導体（μ−Ｓｉ：Ｈ）等の非結晶性を有する半導体膜で形成されている。また、半導体層２８０９上にゲート絶縁膜２８１０が形成されている。また、ゲート絶縁膜２８１０と同層の同じ材料からなる絶縁膜２８１１が第１の電極２８０４上にも形成されている。なお、ゲート絶縁膜２８１０としては酸化シリコン膜や窒化シリコン膜などが用いられる。
【０３１３】
また、ゲート絶縁膜２８１０上に、ゲート電極２８１２が形成されている。また、ゲート電極と同層に同じ材料でなる第２の電極２８１３が第１の電極２８１１上に絶縁膜２８１１を介して形成されている。第１の電極２８０４及び第２の電極２８１３で絶縁膜２８１１を挟まれた容量素子２８１９が形成されている。また、画素電極２８０３の端部、駆動トランジスタ２８１８及び容量素子２８１９を覆い、層間絶縁膜２８１４が形成されている。
【０３１４】
層間絶縁膜２８１４及びその開口部に位置する画素電極２８０３上に有機化合物を含む層２８１５及び対向電極２８１６が形成され、画素電極２８０３と対向電極２８１６とで有機化合物を含む層２８１５が挟まれた領域では発光素子２８１７が形成されている。
【０３１５】
また、図２８（ａ）に示す第１の電極２８０４を図２８（ｂ）に示すように第１の電極２８２０で形成しても良い。第１の電極２８２０は配線２８０５及び２８０６と同層の同一材料で形成されている。
【０３１６】
また、アモルファスシリコンを半導体層に用いたボトムゲート構造のトランジスタを用いた半導体装置のパネルの部分断面を図２９に示す。
【０３１７】
基板２９０１上にゲート電極２９０３が形成されている。また、ゲート電極と同層に同じ材料からなる第１の電極２９０４が形成されている。ゲート電極２９０３の材料にはリンが添加された多結晶シリコンを用いることができる。多結晶シリコンの他に、金属とシリコンの化合物であるシリサイドでも良い。
【０３１８】
また、ゲート電極２９０３及び第１の電極２９０４を覆うようにゲート絶縁膜２９０５が形成されている。ゲート絶縁膜２９０５としては酸化シリコン膜や窒化シリコン膜などが用いられる。また、ゲート絶縁膜２９０５上に、半導体層２９０６が形成されている。また、半導体層２９０６と同層に同じ材料からなる半導体層２９０７が形成されている。
【０３１９】
基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜を設けた場合には、窒化アルミニウム（ＡｌＮ）や酸化シリコン（ＳｉＯ２）、酸化窒化シリコン（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
【０３２０】
半導体層２９０６上にはＮ型の導電性を有するＮ型半導体層２９０８、２９０９が形成され、半導体層２９０７上にはＮ型半導体層２９１０が形成されている。
【０３２１】
Ｎ型半導体層２９０８、２９０９、２９１０上にはそれぞれ配線２９１１、２９１２、２９１３が形成され、Ｎ型半導体層２９１０上には配線２９１１及び２９１２と同層の同一材料からなる導電層２９１３が形成されている。
【０３２２】
半導体層２９０７、Ｎ型半導体層２９１０及び導電層２９１３からなる第２の電極が構成される。なお、この第２の電極と第１の電極２９０４でゲート絶縁膜２９０５を挟み込んだ構造の容量素子２９２０が形成されている。
【０３２３】
また、配線２９１１の一方の端部は延在し、その延在した配線２９１１上部に接して画素電極２９１４が形成されている。画素電極２９１４の端部、駆動トランジスタ２９１９及び容量素子２９２０を覆うように絶縁物２９１５が形成されている。
【０３２４】
画素電極２９１４及び絶縁物２９１５上には有機化合物を含む層２９１６及び対向電極２９１７が形成され、画素電極２９１４と対向電極２９１７とで有機化合物を含む層２９１６が挟まれた領域では発光素子２９１８が形成されている。
【０３２５】
容量素子の第２の電極の一部となる半導体層２９０７及びＮ型半導体層２９１０は設けなくても良い。つまり第２の電極は導電層２９１３とし、第１の電極２９０４と導電層２９１３でゲート絶縁膜が挟まれた構造の容量素子としても良い。
【０３２６】
なお、図２９（ａ）において、配線２９１１を形成する前に画素電極２９１４を形成することで、図２９（ｂ）に示すような、画素電極２９１４と同層で同じ材料からなる第２の電極２９２１と第１の電極２９０４でゲート絶縁膜２９０５が挟まれた構造の容量素子２９２２を形成することができる。
【０３２７】
なお、図２９では、逆スタガ型のチャネルエッチ構造のトランジスタについて示したが、もちろんチャネル保護構造のトランジスタでも良い。チャネル保護構造のトランジスタの場合について、図３０（ａ）、（ｂ）を用いて説明する。
【０３２８】
図３０（ａ）に示すチャネル保護型構造のトランジスタは図２９（ａ）に示したチャネルエッチ構造の駆動トランジスタ２９１９の半導体層２９０６のチャネルが形成される領域上にエッチングのマスクとなる絶縁物３００１が設けられている点が異なり、他の共通しているところは共通の符号を用いている。
【０３２９】
また、同様に、図３０（ｂ）に示すチャネル保護型構造のトランジスタは図２９（ｂ）に示したチャネルエッチ構造の駆動トランジスタ２９１９の半導体層２９０６のチャネルが形成される領域上にエッチングのマスクとなる絶縁物３００１が設けられている点が異なり、他の共通しているところは共通の符号を用いている。
【０３３０】
本発明の画素を構成するトランジスタの半導体層（チャネル形成領域やソース領域やドレイン領域など）に非晶質半導体膜を用いることで、製造コストを削減することができる。例えば、図２８〜図３０に示す画素構成を用いることで非晶質半導体膜を適用することが可能である。
【０３３１】
なお、本発明の画素構成の適用することができるトランジスタの構造や、容量素子の構造は上述した構成に限られず、様々な構成のトランジスタの構造や、容量素子の構造のものを用いることができる。
【実施例３】
【０３３２】
本実施例では、トランジスタを始めとする半導体装置を作製する方法として、プラズマ処理を用いて半導体装置を作製する方法について説明する。
【０３３３】
図４２は、トランジスタを含む半導体装置の構造例を示した図である。なお、図４２において、図４２（Ｂ）は図４２（Ａ）のａ−ｂ間の断面図に相当し、図４２（Ｃ）は図４２（Ａ）のｃ−ｄ間の断面図に相当する。
【０３３４】
図４２に示す半導体装置は、基板４６０１上に絶縁膜４６０２を介して設けられた半導体膜４６０３ａ、４６０３ｂと、当該半導体膜４６０３ａ、４６０３ｂ上にゲート絶縁膜４６０４を介して設けられたゲート電極４６０５と、ゲート電極を覆って設けられた絶縁膜４６０６、４６０７と、半導体膜４６０３ａ、４６０３ｂのソース領域又はドレイン領域と電気的に接続し且つ絶縁膜４６０７上に設けられた導電膜４６０８とを有している。なお、図４２においては、半導体膜４６０３ａの一部をチャネル領域として用いたＮチャネル型トランジスタ４６１０ａと半導体膜４６０３ｂの一部をチャネル領域として用いたＰチャネル型トランジスタ４６１０ｂとを設けた場合を示しているが、この構成に限られない。例えば、図４２では、Ｎチャネル型トランジスタ４６１０ａにＬＤＤ領域を設け、Ｐチャネル型トランジスタ４６１０ｂにはＬＤＤ領域を設けていないが、両方に設けた構成としても良いし両方に設けない構成とすることも可能である。
【０３３５】
なお、本実施例では、上記基板４６０１、絶縁膜４６０２、半導体膜４６０３ａ及び４６０３ｂ、ゲート絶縁膜４６０４、絶縁膜４６０６又は絶縁膜４６０７のうち少なくともいずれか一層に、プラズマ処理を用いて酸化又は窒化を行うことにより半導体膜又は絶縁膜を酸化又は窒かすることによって、図４２に示した半導体装置を作製する。このように、プラズマ処理を用いて半導体膜又は絶縁膜を酸化又は窒化することによって、当該半導体膜又は絶縁膜の表面を改質し、ＣＶＤ法やスパッタ法により形成した絶縁膜と比較してより緻密な絶縁膜を形成することができるため、ピンホール等の欠陥を抑制し半導体装置の特性等を向上させることが可能となる。
【０３３６】
なお、本実施例では、上記図４２における半導体膜４６０３ａ及び４６０３ｂ又はゲート絶縁膜４６０４にプラズマ処理を行い、当該半導体膜４６０３ａ及び４６０３ｂ又はゲート絶縁膜４６０４を酸化又は窒化することによって半導体装置を作製する方法について図面を参照して説明する。
【０３３７】
まず、基板４６０１上に島状の半導体膜４６０３ａ、４６０３ｂを形成する（図４３（Ａ））。島状の半導体膜４６０３ａ、４６０３ｂは、基板４６０１上にあらかじめ形成された絶縁膜４６０２上に公知の手段（スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等）を用いてシリコン（Ｓｉ）を主成分とする材料（例えばＳｉｘＧｅ１−ｘ等）等を用いて非晶質半導体膜を形成し、当該非晶質半導体膜を結晶化させ、半導体膜を選択的にエッチングすることにより設けることができる。なお、非晶質半導体膜の結晶化は、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法又はこれら方法を組み合わせた方法等の公知の結晶化法により行うことができる。なお、図４３（Ａ）では、島状の半導体膜の端部４６０３ａ、４６０３ｂを直角に近い形状（θ＝８５〜１００°）で設ける。
【０３３８】
次に、プラズマ処理を行い半導体膜４６０３ａ、４６０３ｂを酸化又は窒化することによって、当該半導体膜４６０３ａ、４６０３ｂの表面にそれぞれ酸化膜又は窒化膜４６２１ａ、４６２１ｂ（以下、絶縁膜４６２１ａ、絶縁膜４６２１ｂとも記す）を形成する（図４３（Ｂ））。例えば、半導体膜４６０３ａ、４６０３ｂとしてＳｉを用いた場合、絶縁膜４６２１ａ及び絶縁膜４６２１ｂとして、酸化シリコン（ＳｉＯｘ）又は窒化シリコン（ＳｉＮｘ）が形成される。また、プラズマ処理により半導体膜４６０３ａ、４６０３ｂを酸化させた後に、再度プラズマ処理を行うことによって窒化させても良い。この場合、半導体膜４６０３ａ、４６０３ｂに接して酸化シリコン（ＳｉＯｘ）が形成され、当該酸化シリコンの表面に窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）が形成される。なお、プラズマ処理により半導体膜を酸化する場合には、酸素雰囲気下（例えば、酸素（Ｏ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下又は酸素と水素（Ｈ２）と希ガス雰囲気下又は一酸化二窒素と希ガス雰囲気下）でプラズマ処理を行う。一方、プラズマ処理により半導体膜を窒化する場合には、窒素雰囲気下（例えば、窒素（Ｎ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下又は窒素と水素と希ガス雰囲気下又はＮＨ３と希ガス雰囲気下）でプラズマ処理を行う。希ガスとしては、例えばＡｒを用いることができる。また、ＡｒとＫｒを混合したガスを用いても良い。そのため、絶縁膜４６２１ａ、４６２１ｂは、プラズマ処理に用いた希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）を含んでおり、Ａｒを用いた場合には絶縁膜４６２１ａ、４６２１ｂにＡｒが含まれている。
【０３３９】
また、プラズマ処理は、上記ガスの雰囲気中において、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下であり、プラズマの電子温度が０．５ｅＶ以上１．５ｅＶ以下で行う。プラズマの電子密度が高密度であり、基板４６０１上に形成された被処理物（ここでは、半導体膜４６０３ａ、４６０３ｂ）付近での電子温度が低いため、被処理物に対するプラズマによる損傷を防止することができる。また、プラズマの電子密度が１×１０１１ｃｍ−３以上と高密度であるため、プラズマ処理を用いて、被処理物を酸化又は窒化することよって形成される酸化物又は窒化膜は、ＣＶＤ法やスパッタ法等により形成された膜と比較して膜厚等が均一性に優れ、且つ緻密な膜を形成することができる。また、プラズマの電子温度が１ｅＶ以下と低いため、従来のプラズマ処理や熱酸化法と比較して低温度で酸化又は窒化処理を行うことができる。たとえば、ガラス基板の歪点温度よりも１００度以上低い温度でプラズマ処理を行っても十分に酸化又は窒化処理を行うことができる。なお、プラズマを形成するための周波数としては、マイクロ波（２．４５ＧＨｚ）等の高周波を用いることができる。なお、以下に特に断らない場合は、プラズマ処理として上記条件を用いて行うものとする。
【０３４０】
次に、絶縁膜４６２１ａ、４６２１ｂを覆うようにゲート絶縁膜４６０４を形成する（図４３（Ｃ））。ゲート絶縁膜４６０４は、公知の手段（スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等）を用いて、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素又は窒素を有する絶縁膜の単層構造、又はこれらの積層構造で設けることができる。例えば、半導体膜４６０３ａ、４６０３ｂとしてＳｉを用い、プラズマ処理により当該Ｓｉを酸化させることによって当該半導体膜４６０３ａ、４６０３ｂの表面に絶縁膜４６２１ａ、４６２１ｂとして酸化シリコンを形成した場合、当該絶縁膜４６２１ａ、４６２１ｂ上にゲート絶縁膜として酸化シリコン（ＳｉＯｘ）を形成する。また、上記図４３（Ｂ）において、プラズマ処理により半導体膜４６０３ａ、４６０３ｂを酸化又は窒化することによって形成された絶縁膜４６２１ａ、４６２１ｂの膜厚が十分である場合には、当該絶縁膜４６２１ａ、４６２１ｂをゲート絶縁膜として用いることも可能である。
【０３４１】
次に、ゲート絶縁膜４６０４上にゲート電極４６０５等を形成することによって、島状の半導体膜４６０３ａ、４６０３ｂをチャネル領域として用いたＮチャネル型トランジスタ４６１０ａ、Ｐチャネル型トランジスタ４６１０ｂを有する半導体装置を作製することができる（図４３（Ｄ））。
【０３４２】
このように、半導体膜４６０３ａ、４６０３ｂ上にゲート絶縁膜４６０４を設ける前に、プラズマ処理により半導体膜４６０３ａ、４６０３ｂの表面を酸化又は窒化することによって、チャネル領域の端部４６５１ａ、４６５１ｂ等におけるゲート絶縁膜４６０４の被覆不良に起因するゲート電極と半導体膜のショート等を防止することができる。つまり、島状の半導体膜の端部が直角に近い形状（θ＝８５〜１００°）を有する場合には、ＣＶＤ法やスパッタ法等により半導体膜を覆うようにゲート絶縁膜を形成した際に、半導体膜の端部においてゲート絶縁膜の段切れ等による被覆不良の問題が生じる恐れがあるが、あらかじめ半導体膜の表面にプラズマ処理を用いて酸化又は窒化しておくことによって、半導体膜の端部におけるゲート絶縁膜の被覆不良等を防止することが可能となる。
【０３４３】
また、上記図４３（Ｃ）において、ゲート絶縁膜４６０４を形成した後にプラズマ処理を行うことによって、ゲート絶縁膜４６０４を酸化又は窒化させても良い。この場合、半導体膜４６０３ａ、４６０３ｂを覆うように形成されたゲート絶縁膜４６０４（図４４（Ａ））にプラズマ処理を行い、ゲート絶縁膜４６０４を酸化又は窒化することによって、ゲート絶縁膜４６０４の表面に酸化膜又は窒化膜４６２３（以下、絶縁膜４６２３とも記す）を形成する（図４４（Ｂ））。プラズマ処理の条件は、上記図４３（Ｂ）と同様に行うことができる。また、絶縁膜４６２３は、プラズマ処理に用いた希ガスを含んでおり、例えばＡｒを用いた場合には絶縁膜４６２３にＡｒが含まれている。
【０３４４】
また、図４４（Ｂ）において、一旦酸素雰囲気下でプラズマ処理を行うことによりゲート絶縁膜４６０４を酸化させた後に、再度窒素雰囲気下でプラズマ処理を行うことにより窒化させても良い。この場合、半導体膜４６０３ａ、４６０３ｂ上に酸化シリコン（ＳｉＯｘ）又は酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）が形成され、ゲート電極４６０５に接して窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）が形成される。その後、絶縁膜４６２３上にゲート電極４６０５等を形成することによって、島状の半導体膜４６０３ａ、４６０３ｂをチャネル領域として用いたＮチャネル型トランジスタ４６１０ａ、Ｐチャネル型トランジスタ４６１０ｂを有する半導体装置を作製することができる（図４４（Ｃ））。このように、ゲート絶縁膜にプラズマ処理を行うことにより、当該ゲート絶縁膜の表面を酸化又は窒化することによって、ゲート絶縁膜の表面を改質し緻密な膜を形成することができる。プラズマ処理を行うことによって得られた絶縁膜は、ＣＶＤ法やスパッタ法で形成された絶縁膜と比較して緻密でピンホール等の欠陥も少ないため、トランジスタの特性を向上させることができる。
【０３４５】
なお、図４４においては、あらかじめ半導体膜４６０３ａ、４６０３ｂにプラズマ処理を行うことによって、当該半導体膜４６０３ａ、４６０３ｂの表面を酸化又は窒化させた場合を示したが、半導体膜４６０３ａ、４６０３ｂにプラズマ処理を行わずにゲート絶縁膜４６０４を形成した後にプラズマ処理を行う方法を用いても良い。このように、ゲート電極を形成する前にプラズマ処理を行うことによって、半導体膜の端部においてゲート絶縁膜の段切れ等による被覆不良が生じた場合であっても、被覆不良により露出した半導体膜を酸化又は窒化することができるため、半導体膜の端部におけるゲート絶縁膜の被覆不良に起因するゲート電極と半導体膜のショート等を防止することができる。
【０３４６】
このように、島状の半導体膜の端部を直角に近い形状で設けた場合であっても、半導体膜又はゲート絶縁膜にプラズマ処理を行い、当該半導体膜又はゲート絶縁膜を酸化又は窒化することによって、半導体膜の端部におけるゲート絶縁膜の被覆不良に起因するゲート電極と半導体膜のショート等を防止することができる。
【０３４７】
次に、基板上に設けられた島状の半導体膜において、当該島状の半導体膜の端部をテーパー形状（θ＝３０〜８５°）で設ける場合について示す。
【０３４８】
まず、基板４６０１上に島状の半導体膜４６０３ａ、４６０３ｂを形成する（図４５（Ａ））。島状の半導体膜４６０３ａ、４６０３ｂは、基板４６０１上にあらかじめ形成された絶縁膜４６０２上にスパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いてシリコン（Ｓｉ）を主成分とする材料を用いて非晶質半導体膜を形成し、当該非晶質半導体膜をレーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法などの公知の結晶化法により結晶化させ、選択的に半導体膜をエッチングして除去することにより設けることができる。なお、図４５（Ａ）では、島状の半導体膜の端部をテーパー形状（θ＝３０〜８５°）で設ける。
【０３４９】
次に、半導体膜４６０３ａ、４６０３ｂを覆うようにゲート絶縁膜４６０４を形成する（図４５（Ｂ））。ゲート絶縁膜４６０４は、公知の手段（スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等）を用いて、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素又は窒素を有する絶縁膜の単層構造、又はこれらの積層構造で設けることができる。
【０３５０】
次に、プラズマ処理を行いゲート絶縁膜４６０４を酸化又は窒化することによって、当該ゲート絶縁膜４６０４の表面にそれぞれ酸化膜又は窒化膜４６２４（以下、絶縁膜４６２４とも記す）を形成する（図４５（Ｃ））。なお、プラズマ処理の条件は上記と同様に行うことができる。例えば、ゲート絶縁膜４６０４として酸化シリコン（ＳｉＯｘ）又は酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）を用いた場合、酸素雰囲気下でプラズマ処理を行いゲート絶縁膜４６０４を酸化することによって、ゲート絶縁膜の表面にはＣＶＤ法やスパッタ法等により形成されたゲート絶縁膜と比較してピンホール等の欠陥の少ない緻密な膜を形成することができる。一方、窒素雰囲気下でプラズマ処理を行いゲート絶縁膜４６０４を窒化することによって、ゲート絶縁膜４６０４の表面に絶縁膜４６２４として窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）を設けることができる。また、一旦酸素雰囲気下でプラズマ処理を行うことによりゲート絶縁膜４６０４を酸化させた後に、再度窒素雰囲気下でプラズマ処理を行うことにより窒化させても良い。また、絶縁膜４６２４は、プラズマ処理に用いた希ガスを含んでおり、例えばＡｒを用いた場合には絶縁膜４６２４中にＡｒが含まれている。
【０３５１】
次に、ゲート絶縁膜４６０４上にゲート電極４６０５等を形成することによって、島状の半導体膜４６０３ａ、４６０３ｂをチャネル領域として用いたＮチャネル型トランジスタ４６１０ａ、Ｐチャネル型トランジスタ４６１０ｂを有する半導体装置を作製することができる（図４５（Ｄ））。
【０３５２】
このように、ゲート絶縁膜にプラズマ処理を行うことにより、ゲート絶縁膜の表面に酸化膜又は窒化膜からなる絶縁膜を設け、ゲート絶縁膜の表面の改質をすることができる。プラズマ処理を行うことによって酸化又は窒化された絶縁膜は、ＣＶＤ方やスパッタ法で形成されたゲート絶縁膜と比較して緻密でピンホール等の欠陥も少ないため、トランジスタの特性を向上させることができる。また、半導体膜の端部をテーパー形状とすることによって、半導体膜の端部におけるゲート絶縁膜の被覆不良に起因するゲート電極と半導体膜のショート等を抑制することができるが、ゲート絶縁膜を形成した後にプラズマ処理を行うことによって、より一層ゲート電極と半導体膜のショート等を防止することができる。
【０３５３】
次に、図４５とは、異なる半導体装置の作製方法に関して図面を参照して説明する。具体的には、テーパー形状を有する半導体膜の端部に選択的にプラズマ処理を行う場合に関して示す。
【０３５４】
まず、基板４６０１上に島状の半導体膜４６０３ａ、４６０３ｂを形成する（図４６（Ａ））。島状の半導体膜４６０３ａ、４６０３ｂは、基板４６０１上にあらかじめ形成された絶縁膜４６０２上に公知の手段（スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等）を用いてシリコン（Ｓｉ）を主成分とする材料（例えばＳｉｘＧｅ１−ｘ等）等を用いて非晶質半導体膜を形成し、当該非晶質半導体膜を結晶化させ、レジスト４６２５ａ、４６２５ｂをマスクとして半導体膜を選択的にエッチングすることにより設けることができる。なお、非晶質半導体膜の結晶化は、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法又はこれら方法を組み合わせた方法等の公知の結晶化法により行うことができる。
【０３５５】
次に、半導体膜のエッチングのために使用したレジスト４６２５ａ、４６２５ｂを除去する前に、プラズマ処理を行い島状の半導体膜４６０３ａ、４６０３ｂの端部を選択的に酸化又は窒化することによって、当該半導体膜４６０３ａ、４６０３ｂの端部にそれぞれ酸化膜又は窒化膜４６２６（以下、絶縁膜４６２６とも記す）を形成する（図４６（Ｂ））。プラズマ処理は、上述した条件下で行う。また、絶縁膜４６２６は、プラズマ処理に用いた希ガスを含んでいる。
【０３５６】
次に、半導体膜４６０３ａ、４６０３ｂを覆うようにゲート絶縁膜４６０４を形成する（図４６（Ｃ））。ゲート絶縁膜４６０４は、上記と同様に設けることができる。
【０３５７】
次に、ゲート絶縁膜４６０４上にゲート電極４６０５等を形成することによって、島状の半導体膜４６０３ａ、４６０３ｂをチャネル領域として用いたＮチャネル型トランジスタ４６１０ａ、Ｐチャネル型トランジスタ４６１０ｂを有する半導体装置を作製することができる（図４６（Ｄ））。
【０３５８】
半導体膜４６０３ａ、４６０３ｂの端部をテーパー形状に設けた場合、半導体膜４６０３ａ、４６０３ｂの一部に形成されるチャネル領域の端部４６５２ａ、４６５２ｂもテーパー形状となり半導体膜の膜厚やゲート絶縁膜の膜厚が中央部分と比較して変化するため、トランジスタの特性に影響を及ぼす場合がある。そのため、ここではプラズマ処理によりチャネル領域の端部を選択的に酸化又は窒化して、当該チャネル領域の端部となる半導体膜に絶縁膜を形成することによって、チャネル領域の端部に起因するトランジスタへの影響を低減することができる。
【０３５９】
なお、図４６では、半導体膜４６０３ａ、４６０３ｂの端部に限ってプラズマ処理により酸化又は窒化を行った例を示したが、もちろん上記図４５（Ｃ）で示したようにゲート絶縁膜４６０４にもプラズマ処理を行って酸化又は窒化させることも可能である（図４８（Ａ））。
【０３６０】
次に、上記とは異なる半導体装置の作製方法に関して図面を参照して説明する。具体的には、テーパー形状を有する半導体膜にプラズマ処理を行う場合に関して示す。
【０３６１】
まず、基板４６０１上に上記と同様に島状の半導体膜４６０３ａ、４６０３ｂを形成する（図４７（Ａ））。
【０３６２】
次に、プラズマ処理を行い半導体膜４６０３ａ、４６０３ｂを酸化又は窒化することによって、当該半導体膜４６０３ａ、４６０３ｂの表面にそれぞれ酸化膜又は窒化膜４６２７ａ、４６２７ｂ（以下、絶縁膜４６２７ａ、絶縁膜４６２７ｂとも記す）を形成する（図４７（Ｂ））。プラズマ処理は上述した条件下で同様に行うことができる。例えば、半導体膜４６０３ａ、４６０３ｂとしてＳｉを用いた場合、絶縁膜４６２７ａ及び絶縁膜４６２７ｂとして、酸化シリコン（ＳｉＯｘ）又は窒化シリコン（ＳｉＮｘ）が形成される。また、プラズマ処理により半導体膜４６０３ａ、４６０３ｂを酸化させた後に、再度プラズマ処理を行うことによって窒化させても良い。この場合、半導体膜４６０３ａ、４６０３ｂに接して酸化シリコン（ＳｉＯｘ）又は酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）が形成され、当該酸化シリコンの表面に窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）が形成される。そのため、絶縁膜４６２７ａ、４６２７ｂは、プラズマ処理に用いた希ガスを含んでいる。なお、プラズマ処理を行うことにより半導体膜４６０３ａ、４６０３ｂの端部も同時に酸化又は窒化される。
【０３６３】
次に、絶縁膜４６２７ａ、４６２７ｂを覆うようにゲート絶縁膜４６０４を形成する（図４７（Ｃ））。ゲート絶縁膜４６０４は、公知の手段（スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等）を用いて、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素又は窒素を有する絶縁膜の単層構造、又はこれらの積層構造で設けることができる。例えば、半導体膜４６０３ａ、４６０３ｂとしてＳｉを用いてプラズマ処理により酸化させることによって、当該半導体膜４６０３ａ、４６０３ｂ表面に絶縁膜４６２７ａ、４６２７ｂとして酸化シリコンを形成した場合、当該絶縁膜４６２７ａ、４６２７ｂ上にゲート絶縁膜として酸化シリコン（ＳｉＯｘ）を形成する。
【０３６４】
次に、ゲート絶縁膜４６０４上にゲート電極４６０５等を形成することによって、島状の半導体膜４６０３ａ、４６０３ｂをチャネル領域として用いたＮチャネル型トランジスタ４６１０ａ、Ｐチャネル型トランジスタ４６１０ｂを有する半導体装置を作製することができる（図４７（Ｄ））。
【０３６５】
半導体膜の端部をテーパー形状に設けた場合、半導体膜の一部に形成されるチャネル領域の端部４６５３ａ、４６５３ｂもテーパー形状となるため、半導体素子の特性に影響を及ぼす場合がある。そのため、プラズマ処理により半導体膜を酸化又は窒化することによって、結果的にチャネル領域の端部も酸化又は窒化されるため半導体素子への影響を低減することができる。
【０３６６】
なお、図４７では、半導体膜４６０３ａ、４６０３ｂに限ってプラズマ処理により酸化又は窒化を行った例を示したが、もちろん上記図４５（Ｂ）で示したようにゲート絶縁膜４６０４にプラズマ処理を行って酸化又は窒化させることも可能である（図４８（Ｂ））。この場合、一旦酸素雰囲気下でプラズマ処理を行うことによりゲート絶縁膜４６０４を酸化させた後に、再度窒素雰囲気下でプラズマ処理を行うことにより窒化させても良い。この場合、半導体膜４６０３ａ、４６０３ｂ上に酸化シリコン（ＳｉＯｘ）又は酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）が形成され、ゲート電極４６０５に接して窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）が形成される。
【０３６７】
また、上述したようにプラズマ処理を行うことによって、半導体膜や絶縁膜に付着したゴミ等の不純物の除去を容易に行うことができる。一般的に、ＣＶＤ法やスパッタ法等により形成された膜にはゴミ（パーティクルともいう）が付着していることがある。例えば、図４９（Ａ）に示すように、絶縁膜又は導電膜又は半導体膜等の膜４６７１上にＣＶＤ法やスパッタ法等により形成された絶縁膜４６７２上にゴミ４６７３が形成される場合がある。このような場合であっても、プラズマ処理を行い絶縁膜４６７２を酸化又は窒化することによって、絶縁膜４６７２の表面に酸化膜又は窒化膜４６７４（以下、絶縁膜４６７４ともいう）が形成される。絶縁膜４６７４は、ゴミ４６７３が存在しない部分のみならず、ゴミ４６７３の下側の部分にも回り込むように酸化又は窒化されることによって、絶縁膜４６７４の体積が増加する。一方、ゴミ４６７３の表面もプラズマ処理によって酸化又は窒化され絶縁膜４６７５が形成され、その結果ゴミ４６７３の体積も増加する図４９（Ｂ）。
【０３６８】
このとき、ゴミ４６７３は、ブラシ洗浄等の簡単な洗浄により、絶縁膜４６７４の表面から容易に除去される状態になる。このように、プラズマ処理を行うことによって、当該絶縁膜又は半導体膜に付着した微細なゴミであっても当該ゴミの除去が容易になる。なお、これはプラズマ処理を行うことによって得られる効果であり、本実施形態のみならず、他の実施形態においても同様のことがいえる。
【０３６９】
このように、プラズマ処理を行い半導体膜又はゲート絶縁膜を酸化又は窒化して表面を改質することにより、緻密で膜質の良い絶縁膜を形成することができる。また、絶縁膜の表面に付着したゴミ等を洗浄によって、容易に除去することが可能となる。その結果、絶縁膜を薄く形成する場合であってもピンホール等の欠陥を防止し、トランジスタ等の半導体素子の微細化及び高性能化を実現することが達成できる。
【０３７０】
なお、本実施例では、上記半導体膜４６０３ａ及び４６０３ｂ又はゲート絶縁膜４６０４にプラズマ処理を行い、当該半導体膜４６０３ａ及び４６０３ｂ又はゲート絶縁膜４６０４を酸化又は窒化を行ったが、プラズマ処理を用いて酸化又は窒化を行う層は、これに限定されない。例えば、基板４６０１又は絶縁膜４６０２にプラズマ処理を行っても良いし、絶縁膜４６０７にプラズマ処理を行っても良い。
【０３７１】
なお、本実施例で述べた内容は、実施例１又は実施例２で述べた内容と自由に組み合わせて実施することができる。
【実施例４】
【０３７２】
本実施例では、トランジスタを始めとする半導体装置を作製するプロセスとして、ハーフトーン方式について説明する。
【０３７３】
図５０はトランジスタ、容量素子、抵抗素子を含む半導体装置の断面構造を示す図である。図５０は、Ｎチャネル型トランジスタ５４０１、Ｎチャネル型トランジスタ５４０２、容量素子５４０４、抵抗素子５４０５、Ｐチャネル型トランジスタ５４０３が示されている。各トランジスタは半導体層５５０５、絶縁層５５０８、ゲート電極５５０９を備えている。ゲート電極５５０９は、第１導電層５５０３と第２導電層５５０２の積層構造で形成されている。また、図５１（Ａ）〜（Ｅ）は、図５０で示すトランジスタ、容量素子、抵抗素子に対応する上面図であり、合わせて参照することができる。
【０３７４】
図５０において、Ｎチャネル型トランジスタ５４０１は、チャネル長方向（キャリアの流れる方向）において、ゲート電極の両側に低濃度ドレイン（ＬＤＤ）領域とも呼ばれ、配線５５０４とコンタクトを形成するソース及びドレイン領域を形成する不純物領域５５０６の不純物濃度よりも低濃度にドープされた不純物領域５５０７が半導体層５５０５に形成されている。不純物領域５５０６と不純物領域５５０７には、Ｎチャネル型トランジスタ５４０１を構成する場合、Ｎ型を付与する不純物としてリンなどが添加されている。ＬＤＤ領域はホットエレクトロン劣化や短チャネル効果を抑制する手段として形成される。
【０３７５】
図５１（Ａ）で示すように、Ｎチャネル型トランジスタ５４０１のゲート電極５５０９において、第１導電層５５０３は、第２導電層５５０２の両側に広がって形成されている。この場合において、第１導電層５５０３の膜厚は、第２導電層５５０２の膜厚よりも薄く形成されている。第１導電層５５０３の厚さは、１０〜１００ｋＶの電界で加速されたイオン種を通過させることが可能な厚さに形成されている。不純物領域５５０７はゲート電極５５０９の第１導電層５５０３と重なるように形成されている。すなわち、ゲート電極５５０９とオーバーラップするＬＤＤ領域を形成している。この構造は、ゲート電極５５０９において、第２導電層５５０２をマスクとして、第１導電層５５０３を通して一導電型の不純物を添加することにより、自己整合的に不純物領域５５０７を形成している。すなわち、ゲート電極とオーバーラップするＬＤＤ領域を自己整合的に形成している。
【０３７６】
図５０において、Ｎチャネル型トランジスタ５４０２は、チャネル領域の片側に不純物領域５５０６の不純物濃度よりも低濃度にドープされた不純物領域５５０７が半導体層５５０５に形成されている。図５１（Ｂ）で示すように、Ｎチャネル型トランジスタ５４０２のゲート電極５５０９において、第１導電層５５０３は、第２導電層５５０２の片側に広がって形成されている。この場合も同様に、第２導電層５５０２をマスクとして、第１導電層５５０３を通して一導電型の不純物を添加することにより、自己整合的にＬＤＤ領域を形成することができる。
【０３７７】
チャネル領域の片側にＬＤＤ領域を有するトランジスタは、ソース及びドレイン電極間に正電圧のみ、若しくは負電圧のみが印加されるトランジスタに適用すれば良い。具体的には、インバータ回路、ＮＡＮＤ回路、ＮＯＲ回路、ラッチ回路といった論理ゲートを構成するトランジスタや、センスアンプ、定電圧発生回路、ＶＣＯといったアナログ回路を構成するトランジスタに適用すれば良い。
【０３７８】
図５０において、容量素子５４０４は、第１導電層５５０３と半導体層５５０５とで絶縁層５５０８を挟んで形成されている。容量素子５４０４を形成する半導体層５５０５には、不純物領域５５１０と不純物領域５５１１を備えている。不純物領域５５１１は、半導体層５５０５において第１導電層５５０３と重なる位置に形成される。また、不純物領域５５１０は配線５５０４とコンタクトを形成する。不純物領域５５１１は、第１導電層５５０３を通して一導電型の不純物を添加することができるので、不純物領域５５１０と不純物領域５５１１に含まれる不純物濃度は同じにすることもできるし、異ならせることも可能である。いずれにしても、容量素子５４０４において、半導体層５５０５は電極として機能させるので、一導電型の不純物を添加して低抵抗化しておくことが好ましい。また、第１導電層５５０３は、図５１（Ｃ）に示すように、第２導電層５５０２を補助的な電極として利用することにより、電極として十分に機能させることができる。このように、第１導電層５５０３と第２導電層５５０２を組み合わせた複合的な電極構造とすることにより、容量素子５４０４を自己整合的に形成することができる。
【０３７９】
図５０において、抵抗素子５４０５は、第１導電層５５０３によって形成されている。第１導電層５５０３は３０〜１５０ｎｍ程度の厚さに形成されるので、その幅や長さを適宜設定して抵抗素子を構成することができる。
【０３８０】
抵抗素子は、高濃度に不純物元素を含む半導体層や、膜厚の薄い金属層によって構成すれば良い。抵抗値が膜厚、膜質、不純物濃度、活性化率などに依存する半導体層に対して、金属層は、膜厚、膜質で抵抗値が決定するため、ばらつきが小さく好ましい。抵抗素子５４０５の上面図を図５１（Ｄ）に示す。
【０３８１】
図５０において、Ｐチャネル型トランジスタ５４０３は、半導体層５５０５に不純物領域５５１２を備えている。この不純物領域５５１２は、配線５５０４とコンタクトを形成するソース及びドレイン領域を形成する。ゲート電極５５０９の構成は第１導電層５５０３と第２導電層５５０２が重畳した構成となっている。Ｐチャネル型トランジスタ５４０３はＬＤＤ領域を設けないシングルドレイン構造のトランジスタである。Ｐチャネル型トランジスタ５４０３を形成する場合、不純物領域５５１２にはＰ型を付与する不純物として硼素などが添加される。一方、不純物領域５５１２にリンを添加すればシングルドレイン構造のＮチャネル型トランジスタとすることもできる。Ｐチャネル型トランジスタ５４０３の上面図を図５１（Ｅ）に示す。
【０３８２】
半導体層５５０５及びゲート絶縁層５５０８の一方若しくは双方に対してマイクロ波で励起され、電子温度が２ｅＶ以下、イオンエネルギーが５ｅＶ以下、電子密度が１×１０１１〜１×１０１３ｃｍ−３程度である高密度プラズマ処理によって酸化又は窒化処理しても良い。このとき、基板温度を３００〜４５０℃とし、酸化雰囲気（Ｏ２、Ｎ２Ｏなど）又は窒化雰囲気（Ｎ２、ＮＨ３など）で処理することにより、半導体層５５０５とゲート絶縁層５５０８の界面の欠陥準位を低減することができる。ゲート絶縁層５５０８対してこの処理を行うことにより、この絶縁層の緻密化を図ることができる。すなわち、荷電欠陥の生成を抑えトランジスタの閾値電圧の変動を抑えることができる。また、トランジスタを３Ｖ以下の電圧で駆動させる場合には、このプラズマ処理により酸化若しくは窒化された絶縁層をゲート絶縁層５５０８として適用することができる。また、トランジスタの駆動電圧が３Ｖ以上の場合には、このプラズマ処理で半導体層５５０５の表面に形成した絶縁層とＣＶＤ法（プラズマＣＶＤ法若しくは熱ＣＶＤ法）で堆積した絶縁層とを組み合わせてゲート絶縁層５５０８を形成することができる。また、同様にこの絶縁層は、容量素子５４０４の誘電体層としても利用することができる。この場合、このプラズマ処理で形成された絶縁層は、１〜１０ｎｍの厚さで形成され、緻密な膜であるので、大きな電荷容量を持つ容量素子を形成することができる。
【０３８３】
図５０及び図５１を参照して説明したように、膜厚の異なる導電層を組み合わせることにより、様々な構成の素子を形成することができる。第１導電層のみが形成される領域と、第１導電層と第２導電層が積層されている領域は、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスク又はレチクルを用いて形成することができる。すなわち、フォトリソグラフィー工程において、フォトレジストを露光する際に、フォトマスクの透過光量を調節して、現像されるレジストマスクの厚さを異ならせる。この場合、フォトマスク又はレチクルに解像度限界以下のスリットを設けて上記複雑な形状を有するレジストを形成しても良い。また、現像後に約２００℃のベークを行ってフォトレジスト材料で形成されるマスクパターンを変形させても良い。
【０３８４】
また、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスク又はレチクルを用いることにより、第１導電層のみが形成される領域と、第１導電層と第２導電層が積層されている領域を連続して形成することができる。図５１（Ａ）に示すように、第１導電層のみが形成される領域を半導体層上に選択的に形成することができる。このような領域は、半導体層上において有効であるが、それ以外の領域（ゲート電極と連続する配線領域）では必要がない。このフォトマスク若しくはレチクルを用いることにより、配線部分は、第１導電層のみの領域を作らないで済むので、配線密度を実質的に高めることができる。
【０３８５】
図５０及び図５１の場合には、第１導電層はタングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）又はモリブデン（Ｍｏ）などの高融点金属、又は高融点金属を主成分とする合金若しくは化合物を３０〜５０ｎｍの厚さで形成する。また、第２導電層はタングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）又はモリブデン（Ｍｏ）などの高融点金属、又は高融点金属を主成分とする合金若しくは化合物で３００〜６００ｎｍの厚さに形成する。例えば、第１導電層と第２導電層をそれぞれ異なる導電材料を用い、後に行うエッチング工程でエッチングレートの差が生じるようにする。一例として、第１導電層をＴａＮを用い、第２導電層としてタングステン膜を用いることができる。
【０３８６】
本実施例では、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスク又はレチクルを用いて、電極構造の異なるトランジスタ、容量素子、抵抗素子を、同じパターニング工程によって作り分けることができることを示している。これにより、回路の特性に応じて、形態の異なる素子を、工程を増やすことなく作り込み、集積化することができる。
【０３８７】
なお、本実施例で述べた内容は、実施例１〜実施例３で述べた内容と自由に組み合わせて実施することができる。
【実施例５】
【０３８８】
本実施例では、トランジスタを始めとする半導体装置を作製する際のマスクパターンの例について、図５２〜図５４を参照して説明する。
【０３８９】
図５２（Ａ）で示す半導体層５６１０、５６１１はシリコン若しくはシリコンを成分とする結晶性の半導体で形成することが好ましい。例えば、シリコン膜をレーザアニールなどによって結晶化された多結晶シリコン、単結晶シリコンなどが適用される。その他にも半導体特性を示す、金属酸化物半導体、アモルファスシリコン、有機半導体を適用することも可能である。
【０３９０】
いずれにしても、最初に形成する半導体層は絶縁表面を有する基板の全面若しくは一部（トランジスタの半導体領域として確定されるよりも広い面積を有する領域）に形成する。そして、フォトリソグラフィー技術によって、半導体層上にマスクパターンを形成する。そのマスクパターンを利用して半導体層をエッチング処理することにより、トランジスタのソース及びドレイン領域及びチャネル形成領域を含む特定形状の島状の半導体層５６１０、５６１１を形成する。その半導体層５６１０、５６１１はレイアウトの適切さを考慮して決められる。
【０３９１】
図５２（Ａ）で示す半導体層５６１０、５６１１を形成するためのフォトマスクは、図５２（Ｂ）に示すマスクパターン５６３０を備えている。このマスクパターン５６３０は、フォトリソグラフィー工程で用いるレジストがポジ型かネガ型かで異なる。ポジ型レジストを用いる場合には、図５２（Ｂ）で示すマスクパターン５６３０は、遮光部として作製される。マスクパターン５６３０は、多角形の頂部Ａを削除した形状となっている。また、屈曲部Ｂにおいては、その角部が直角とならないように複数段に渡って屈曲する形状となっている。このフォトマスクのパターンは、例えば、パターンの角部であって（直角三角形）の一辺が１０μｍ以下の大きさに角部を削除している。
【０３９２】
図５２（Ｂ）で示すマスクパターン５６３０は、その形状が、図５２（Ａ）で示す半導体層５６１０、５６１１に反映される。その場合、マスクパターン５６３０と相似の形状が転写されても良いが、マスクパターン５６３０の角部がさらに丸みを帯びるように転写されていても良い。すなわち、マスクパターン５６３０よりもさらにパターン形状をなめらかにした、丸め部を設けても良い。
【０３９３】
半導体層５６１０、５６１１の上には、酸化シリコン若しくは窒化シリコンを少なくとも一部に含む絶縁層が形成される。この絶縁層を形成する目的の一つはゲート絶縁層である。そして、図５３（Ａ）で示すように、半導体層と一部が重なるようにゲート配線５７１２、５７１３、５７１４を形成する。ゲート配線５７１２は半導体層５６１０に対応して形成される。ゲート配線５７１３は半導体層５６１０、５６１１に対応して形成される。また、ゲート配線５７１４は半導体層５６１０、５６１１に対応して形成される。ゲート配線は、金属層又は導電性の高い半導体層を成膜し、フォトリソグラフィー技術によってその形状を絶縁層上に作り込む。
【０３９４】
このゲート配線を形成するためのフォトマスクは、図５３（Ｂ）に示すマスクパターン５７３１を備えている。このマスクパターン５７３１は、角部であって、（直角三角形）の一辺が１０μｍ以下、又は、配線の線幅の１／２以下で、線幅の１／５以上の大きさに角部を削除している。図５３（Ｂ）で示すマスクパターン５７３１は、その形状が、図５３（Ａ）で示すゲート配線５７１２、５７１３、５７１４に反映される。その場合、マスクパターン５７３１と相似の形状が転写されても良いが、マスクパターン５７３１の角部がさらに丸みを帯びるように転写されていても良い。すなわち、マスクパターン５７３１よりもさらにパターン形状をなめらかにした、丸め部を設けても良い。すなわち、ゲート配線５７１２、５７１３、５７１４の角部は、１０μｍ以下、又は配線の線幅の１／２以下であって１／５以上にコーナー部に丸みをおびさせる。凸部に丸みをもたせるとプラズマによるドライエッチの際、異常放電による微粉の発生を抑え、凹部に丸みをもたせると洗浄のときに、たとえできた微粉であっても、それが角に集まりやすいのを洗い流す結果として歩留まり向上が甚だしく期待できるという効果を有する。
【０３９５】
層間絶縁層はゲート配線５７１２、５７１３、５７１４の次に形成される層である。層間絶縁層は酸化シリコンなどの無機絶縁材料若しくポリイミドやアクリル樹脂などを使った有機絶縁材料を使って形成する。この層間絶縁層とゲート配線５７１２、５７１３、５７１４の間には窒化シリコン若しくは窒化酸化シリコンなどの絶縁層を介在させても良い。また、層間絶縁層上にも窒化シリコン若しくは窒化酸化シリコンなどの絶縁層を設けても良い。この絶縁層は、外因性の金属イオンや水分などトランジスタにとっては良くない不純物により半導体層やゲート絶縁層を汚染するのを防ぐことができる。
【０３９６】
層間絶縁層には所定の位置に開孔が形成されている。例えば、下層にあるゲート配線や半導体層に対応して設けられる。金属若しくは金属化合物の一層若しくは複数層で形成される配線層は、フォトリソグラフィー技術によってマスクパターンが形成され、エッチング加工により所定のパターンに形成される。そして、図５４（Ａ）で示すように、半導体層と一部が重なるように配線５８１５〜５８２０を形成する。配線はある特定の素子間を連結する。配線は特定の素子と素子の間を直線で結ぶのではなく、レイアウトの制約上屈曲部が含まれる。また、コンタクト部やその他の領域において配線幅が変化する。コンタクト部では、コンタクトホールが配線幅と同等若しくは大きい場合には、その部分で配線幅が広がるように変化する。
【０３９７】
この配線５８１５〜５８２０を形成するためのフォトマスクは、図５４（Ｂ）に示すマスクパターン５８３２を備えている。この場合においても、配線は、Ｌ字形に折れ曲がった各コーナー部であって（直角三角形）の一辺が１０μｍ以下、又は、配線の線幅の１／２以下で、線幅の１／５以上の長さに角部を削除し、コーナー部を丸みをおびるパターンを有せしめる。即ち、上面からみたコーナー部における配線層の外周は曲線を形成するようにする。具体的には、コーナー部の外周縁に丸みを帯びさせるため、コーナー部を挟む互いに垂直  な２つの第１直線と、これら２つの第１直線と約４５度の角度をなす一つの第２直線と、で形成される直角  ２等辺三角形の部分に相当する配線層の一部を除去する。除去すると新たに２つの鈍  角の部分が配線層に形成されるが、マスク設計や、エッチング条件を適宜設定することにより、各鈍角部分に第１直線と第２直線との両方に接する曲線が形成されるように配線層をエッチングすることが好ましい。なお、前記直角２等辺三角形の互いに等しい２辺の長さは、配線幅の１／５以上１／２以下とする。またコーナー部の内周についても、コーナー部の外周に沿って内周が丸みを帯びるよう形成する。このような配線は、凸部に丸みをもたせるとプラズマによるドライエッチの際、異常放電による微粉の発生を抑え、凹部に丸みをもたせると洗浄のときに、たとえできた微粉であっても、それが角に集まりやすいのを洗い流す結果として歩留まり向上が甚だしく期待できるという効果を有する。配線の角部がラウンドをとることにより、電気的にも伝導させることが期待できる。また、多数の平行配線では、ゴミを洗い流すのにはきわめて好都合である。
【０３９８】
図５４（Ａ）には、Ｎチャネル型トランジスタ５８２１〜５８２４、Ｐチャネル型トランジスタ５８２５、５８２６が形成されている。Ｎチャネル型トランジスタ５８２３とＰチャネル型トランジスタ５８２５及びＮチャネル型トランジスタ５８２４とＰチャネル型トランジスタ５８２６はインバータ５８２７、５８２８を構成している。なお、この６つのトランジスタを含む回路はＳＲＡＭを形成している。これらのトランジスタの上層には、窒化シリコンや酸化シリコンなどの絶縁層が形成されていても良い。
【０３９９】
なお、本実施形態で述べた内容は、実施例１〜実施例４で述べた内容と自由に組み合わせて実施することができる。
【実施例６】
【０４００】
本実施例は、エレクトロルミネセンス素子（ＥＬ素子）を画素に用いた表示装置を製造するときに用いる蒸着装置について図面を参照して説明する。
【０４０１】
表示パネルは、トランジスタによって画素回路及び／又は駆動回路が形成された素子基板に、ＥＬ層を形成して製造される。ＥＬ層はエレクトロルミネセンスを発現する材料を少なくとも一部に含んで形成される。ＥＬ層は機能の異なる複数の層で構成されても良い。その場合、ＥＬ層は、正孔注入輸送層、発光層、電子注入輸送層などとも呼ばれる機能の異なる層を組み合わせて構成する場合がある。
【０４０２】
トランジスタが形成された素子基板に、ＥＬ層を形成するための蒸着装置の構成を図５５に示す。この蒸着装置は、搬送室６０、６１に複数の処理室を連結している。処理室には、基板を供給するロード室６２、基板を回収するアンロード室６３、その他、加熱処理室６８、プラズマ処理室７２、ＥＬ材料を蒸着する成膜処理室６９〜７５、ＥＬ素子の一方の電極として、アルミニウム若しくはアルミニウムを主成分とする導電膜を形成する成膜処理室７６を含んでいる。また、搬送室と各処理室の間にはゲートバルブ７７ａ〜７７ｍが設けられていて、各処理室の圧力は独立して制御可能とされており、処理室間の相互汚染を防いでいる。
【０４０３】
ロード室６２から搬送室６０に導入された基板は、回転自在に設けられたアーム方式の搬送手段６６により、所定の処理室へ搬入される。また、基板は搬送手段６６により、ある処理室から他の処理室へ搬送される。搬送室６０と搬送室６１とは成膜処理室７０で連結され、ここで搬送手段６６と搬送手段６７により基板の受け渡しが行う。
【０４０４】
搬送室６０及び搬送室６１に連結する各処理室は減圧状態に保持されている。従って、この蒸着装置では、基板は大気に触れることなく連続してＥＬ層の成膜処理が行われる。ＥＬ層の成膜処理が終わった表示パネルは、水蒸気などにより劣化する場合があるので、この蒸着装置では、品質を保持するために大気に触れさせる前に封止処理を行うための封止処理室６５が搬送室６１に連結されている。封止処理室６５は大気圧若しくはそれに近い減圧下におかれているので、搬送室６１と封止処理室６５の間にも中間室６４が備えられている。中間室６４は基板の受け渡しと、室間の圧力を緩衝するために設けられている。
【０４０５】
ロード室、アンロード室、搬送室及び成膜処理室には室内を減圧に保持するための排気手段が備えられている。排気手段としては、ドライポンプ、ターボ分子ポンプ、拡散ポンプなど各種の真空ポンプを用いることができる。
【０４０６】
図５５の蒸着装置において、搬送室６０及び搬送室６１に連結される処理室の数やその構成は、ＥＬ素子の積層構造に応じて適宜変えることができる。以下に、その組み合わせの一例を示す。
【０４０７】
加熱処理室６８は、最初に下部電極や絶縁隔壁等が形成された基板を加熱して脱ガス処理を行う。プラズマ処理室７２は、下地電極表面を希ガスや酸素プラズマ処理を行う。このプラズマ処理は、表面を清浄化、表面状態の安定化、表面の物理的若しくは化学的状態（例えば、仕事関数など）を安定化させるために行う。
【０４０８】
成膜処理室６９は、ＥＬ素子の一方の電極と接触する電極バッファ層を形成する処理室である。電極バッファ層はキャリア注入性（正孔注入若しくは電子注入）があり、ＥＬ素子の短絡や暗点欠陥の発生を抑制する層である。代表的には、電極バッファ層は、有機無機混合材料であって、抵抗率が５×１０４〜１×１０６Ωｃｍであり、３０〜３００ｎｍの厚さに形成される。また、成膜室７１は正孔輸送層を成膜する処理室である。
【０４０９】
ＥＬ素子における発光層は、単色発光をする場合と白色発光をする場合とで、その構成が異なる。蒸着装置において成膜処理室もそれに応じて配置することが好ましい。例えば、表示パネルに発光色が異なる三種類のＥＬ素子を形成する場合には、各発光色に対応した発光層を成膜する必要がある。この場合、成膜処理室７０を第１の発光層の成膜用として、成膜処理室７３を第２の発光層の成膜用として、成膜処理室７４を第３の発光層の成膜用として用いることができる。発光層毎に成膜処理室を分けることで、異なる発光材料による相互汚染を防止することが出来、成膜処理のスループットを向上させることが出来る。
【０４１０】
また、成膜処理室７０、成膜処理室７３、成膜処理室７４のそれそれで、発光色が異なる三種類のＥＬ材料を順次蒸着しても良い。この場合、シャドーマスクを使い、蒸着する領域に応じて当該マスクをずらして蒸着を行うことになる。
【０４１１】
白色発光するＥＬ素子を形成する場合には、異なる発光色の発光層を縦積みにして形成する。その場合にも、素子基板が成膜処理室を順次移動して、発光層毎に成膜することができる。また、同じ成膜処理室で異なる発光層を連続して成膜することもできる。
【０４１２】
成膜処理室７６では、ＥＬ層の上に電極を成膜する。電極の形成は、電子ビーム蒸着法やスパッタリング法を適用することもできるが、好ましくは抵抗加熱蒸着法を用いることが好ましい。
【０４１３】
電極の形成まで終了した素子基板は、中間処理室６４を経て封止処理室６５に搬入される。封止処理室６５は、ヘリウム、アルゴン、ネオン、若しくは窒素などの不活性な気体が充填されており、その雰囲気下で素子基板のＥＬ層が形成された側に封止板を貼り付けて封止する。封止された状態において、素子基板と封止板との間には、不活性気体が充填されていても良いし、樹脂材料を充填しておいても良い。封止処理室６５には、シール材を描画するディスペンサーや、素子基板に対向して封止板を固定する固定ステージやアームなどの機械的要素、樹脂材料を充填するディスペンサー若しくはスピンコーターなどが備えられている。
【０４１４】
図５６は、成膜処理室の内部構成を示す。成膜処理室は減圧下に保たれていて、図５６では天板９１と底板９２で挟まれる内側が室内であり、減圧状態に保たれる室内を示している。
【０４１５】
処理室内には、一つ又は複数個の蒸発源が備えられている。組成の異なる複数の層を成膜する場合や、異なる材料を共蒸着する場合は、複数個の蒸発源を設けることが好ましいからである。図５６では、蒸発源８１ａ、８１ｂ、８１ｃが蒸発源ホルダ８０に装着されている。蒸発源ホルダ８０は多関節アーム８３によって保持されている。多関節アーム８３は関節の伸縮によって、蒸発源ホルダ８０の位置をその可動範囲内で自在に移動可能としている。また、蒸発源ホルダ８０に距離センサー８２を設け、蒸発源８１ａ〜８１ｃと基板８９との間隔をモニターして、蒸着時における最適な間隔を制御しても良い。その場合には、多関節アームに上下方向（Ｚ方向）にも変位する多関節アームとしても良い。
【０４１６】
基板ステージ８６と基板チャック８７は一対となって基板８９を固定する。基板ステージ８６はヒータを内蔵させて基板８９を加熱できるように構成しても良い。基板８９は、基板チャック８７の禁緩により、基板ステージ８６に固定されまた搬出入される。蒸着に際しては、必要に応じて蒸着するパターンに対応して開口部を備えたシャドーマスク９０を用いることもできる。その場合、シャドーマスク９０は、基板８９と蒸発源８１ａ〜８１ｃの間に配置されるようにする。シャドーマスク９０はマスクチャック８８により、基板８９と密着若しくは一定の間隔を持って固定される。シャドーマスク９０のアライメントが必要な場合には、処理室内にカメラを配置し、マスクチャック８８にＸ−Ｙ−θ方向に微動する位置決め手段を備えることで、その位置合わせを行う。
【０４１７】
蒸発源８１ａ〜８１ｃには、蒸着材料を蒸発源に連続して供給する蒸着材料供給手段が付加されている。蒸着材料供給手段は、蒸発源８１と離れた位置に配置される蒸着材料供給源８５ａ、８５ｂ、８５ｃと、その両者の間を繋ぐ材料供給管８４を有している。典型的には、材料供給源８５ａ、８５ｂ、８５ｃは蒸発源８１ａ〜８１ｃに対応して設けられている。図５６の場合は、材料供給源８５ａと蒸発源８１ａが対応している。材料供給源８５ｂと蒸発源８１ｂ、材料供給源８５ｃと蒸発源８１ｃについても同様である。
【０４１８】
蒸着材料の供給方式には、気流搬送方式、エアロゾル方式などが適用できる。気流搬送方式は、蒸着材料の微粉末を気流に乗せて搬送するもので、不活性ガスなどを用いて蒸発源ａ〜８１ｃに搬送する。エアロゾル方式は、蒸着材料を溶剤中に溶解又は分散させた原料液を搬送し、噴霧器によりエアロゾル化し、エアロゾル中の溶媒を気化させながら行う蒸着である。いずれの場合にも、蒸発源８１ａ〜８１ｃには加熱手段が設けられ、搬送された蒸着材料を蒸発させて基板８９に成膜する。図５６の場合、材料供給管８４は柔軟に曲げることができ、減圧状態下においても変形しない程度の剛性を持った細管で構成されている。
【０４１９】
気流搬送方式やエアロゾル方式を適用する場合には、成膜処理室内を大気圧若しくはそれ以下であって、好ましくは１３３Ｐａ〜１３３００Ｐａの減圧下で成膜を行えば良い。成膜処理室内にはヘリウム、アルゴン、ネオン、クリプトン、キセノン、若しくは窒素などの不活性気体を充填し、又は当該気体を供給しながら（同時に排気しながら）、圧力の調節を行うことができる。また、酸化膜を形成する成膜処理室では、酸素、亜酸化窒素などの気体を導入して酸化雰囲気としておいても良い。また、有機材料を蒸着する成膜処理室内には水素などの気体を導入して還元雰囲気にしておいても良い。
【０４２０】
その他の蒸着材料の供給方法として、材料供給管８４の中にスクリューを設け蒸着材料を蒸発源に向けて連続的に押し出す構成としても良い。
【０４２１】
本実施例の蒸着装置によれば、大画面の表示パネルであっても、均一性良く、連続して成膜することができる。また、蒸発源に蒸着材料が無くなる度に、その都度蒸着材料を補給する必要がないので、スループットを向上することができる。
【実施例７】
【０４２２】
本実施例では、画素の形成された基板の封止を行った構成について、図２５を用いて説明する。図２５（Ａ）は、画素の形成された基板を封止することによって形成されたパネルの上面図であり、図２５（Ｂ）、図２５（Ｃ）はそれぞれ図２５（Ａ）のＡ−Ａ’における断面図である。図２５（Ｂ）と図２５（Ｃ）とは、異なる方法で封止を行った例である。
【０４２３】
図２５（Ａ）乃至図２５（Ｃ）において、基板２５０１上には、複数の画素を有する画素部２５０２が配置され、画素部２５０２を囲むようにしてシール材２５０６が設けられシーリング材２５０７が貼り付けられている。画素の構造については、上述の発明を実施するための最良に形態や、実施例１で示した構成を用いることができる。
【０４２４】
図２５（Ｂ）の表示パネルでは、図２５（Ａ）のシーリング材２５０７は、対向基板２５２１に相当する。シール材２５０６を接着層として用いて透明な対向基板２５２１が貼り付けられ、基板２５０１、対向基板２５２１及びシール材２５０６によって密閉空間２５２２が形成される。対向基板２５２１には、カラーフィルタ２５２０と該カラーフィルタを保護する保護膜２５２３が設けられる。画素部２５０２に配置された発光素子から発せられる光は、該カラーフィルタ２５２０を介して外部に放出される。密閉空間２５２２は、不活性な樹脂若しくは液体などで充填される。なお、密閉空間２５２２に充填する樹脂として、吸湿材を分散させた透光性を有する樹脂を用いても良い。また、シール材２５０６と密閉空間２５２２に充填される材料とを同一の材料として、対向基板２５２１の接着と画素部２５０２の封止とを同時に行っても良い。
【０４２５】
図２５（Ｃ）に示した表示パネルでは、図２５（Ａ）のシーリング材２５０７は、シーリング材２５２４に相当する。シール材２５０６を接着層として用いてシーリング材２５２４が貼り付けられ、基板２５０１、シール材２５０６及びシーリング材２５２４によって密閉空間２５０８が形成される。シーリング材２５２４にはあらかじめ凹部の中に吸湿剤２５０９が設けられ、上記密閉空間２５０８の内部において、水分や酸素等を吸着して清浄な雰囲気に保ち、発光素子の劣化を抑制する役割を果たす。この凹部は目の細かいメッシュ状のカバー材２５１０で覆われている。カバー材２５１０は空気や水分は通すが、吸湿剤２５０９は通さない。なお、密閉空間２５０８は、窒素若しくはアルゴン等の希ガスで充填しておけばよく、不活性であれば樹脂若しくは液体で充填することも可能である。
【０４２６】
基板２５０１上には、画素部２５０２等に信号を伝達するための入力端子部２５１１が設けられ、該入力端子部２５１１へはＦＰＣ（フレキシブルプリントサーキット）２５１２を介して映像信号等の信号が伝達される。入力端子部２５１１では、基板２５０１上に形成された配線とＦＰＣ２５１２に設けられた配線とを、導電体を分散させた樹脂（異方性導電樹脂：ＡＣＦ）を用いて電気的に接続してある。
【０４２７】
画素部２５０２が形成された基板２５０１上に、画素部２５０２に信号を入力する駆動回路が一体形成されていても良い。画素部２５０２に信号を入力する駆動回路をＩＣチップで形成し、基板２５０１上にＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）で接続しても良いし、ＩＣチップをＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）やプリント基板を用いて基板２５０１上に配置しても良い。
【０４２８】
本実施例は、実施例１〜実施例６と自由に組み合わせて実施することができる。
【実施例８】
【０４２９】
本発明は、パネルに、パネルに信号を入力する回路を実装した表示モジュールに適用することができる。
【０４３０】
図２６はパネル２６００と回路基板２６０４を組み合わせた表示モジュールを示している。図２６では、回路基板２６０４上にコントローラ２６０５や信号分割回路２６０６などが形成されている例を示した。回路基板２６０４上に形成される回路はこれに限定されない。パネルを制御する信号を生成する回路であればどのような回路が形成されていても良い。
【０４３１】
回路基板２６０４上に形成されたこれらの回路から出力された信号は、接続配線２６０７によってパネル２６００に入力される。
【０４３２】
パネル２６００は、画素部２６０１と、ソースドライバ２６０２と、ゲートドライバ２６０３とを有する。パネル２６００の構成は、実施例１や実施例２等で示した構成と同様とすることができる。図２６では、画素部２６０１が形成された基板と同一基板上に、ソースドライバ２６０２及びゲートドライバ２６０３が形成されている例を示した。しかし、本発明の表示モジュールはこれに限定されない。画素部２６０１が形成された基板と同一基板上にゲートドライバ２６０３のみが形成され、ソースドライバは回路基板上に形成されていても良い。ソースドライバ及びゲートドライバの両方が回路基板上に形成されていても良い。
【０４３３】
このパネル２６００について、大画面のモジュールに適した一構成例を図５７に示す。図５７のパネルは基板２０上に、サブ画素３０が複数配列された画素部２１、走査線３３の信号を制御する走査線駆動回路２２、データ線３１の信号を制御するデータ線駆動回路２３を有している。また、サブ画素３０に含まれる発光素子３７の輝度変化を補正するためのモニタ回路２４が設けられていても良い。発光素子３７とモニタ回路２４に含まれる発光素子は同じ構造を有している。発光素子３７の構造は一対の電極間にエレクトロルミネセンスを発現する材料を含む層を挟んだ形となっている。
【０４３４】
基板２０の周辺部には、走査線駆動回路２２に外部回路から信号を入力する入力端子２５、データ線駆動回路２３に外部回路から信号を入力する入力端子２６、モニタ回路２４に信号を入力する入力端子２９を有している。
【０４３５】
サブ画素３０には、データ線３１に接続するトランジスタ３４と、電源線３２と発光素子３７との間に直列に挿入されて接続するトランジスタ３５を含んでいる。トランジスタ３４のゲートは走査線３３の接続し、走査信号で選択されたとき、データ線３１の信号をサブ画素３０に入力する。入力された信号はトランジスタ３５のゲートに与えられ、また、保持容量部３６を充電する。この信号に応じて、電源線３２と発光素子３７は導通状態となり、発光素子３７が発光する。
【０４３６】
サブ画素３０に設けた発光素子３７を発光させるためには外部回路から電力を供給する必要がある。画素部２１に設けられる電源線３２は、入力端子２７で外部回路と接続される。電源線３２は引き回す配線の長さにより抵抗損失が生じるので、入力端子２７は基板２０の周辺部に複数箇所設けることが好ましい。入力端子２７は基板２０の両端部に設け、画素部２１の面内で輝度ムラが目立たないように配置されている。すなわち、画面の中で片側が明るく、反対側が暗くなってしまうことを防いでいる。また、一対の電極を備えた発光素子３７であって、電源線３２と接続する電極とは反対側の電極は、複数のサブ画素３０で共有する共通電極として形成されるが、この電極の抵抗損失も低くするために、端子２８を複数個備えている。
【０４３７】
このようなパネルは、電源線がＣｕなどの低抵抗材料で形成されているので、特に画面サイズが大型化したときに有効である。例えば、画面サイズが１３インチクラスの場合対角線の長さは３４０ｍｍであるが、６０インチクラスの場合には１５００ｍｍ以上となる。このような場合には、配線抵抗を無視することが出来ないので、Ｃｕなどの低抵抗材料を配線んい用いることが好ましい。また、配線遅延を考慮すると、同様にしてデータ線や走査線を形成しても良い。
【０４３８】
このような表示モジュールを組み込んで、様々な電子機器の表示部を形成することができる。
【０４３９】
本実施例は、実施例１〜実施例７と自由に組み合わせて実施することができる。
【実施例９】
【０４４０】
本発明は、様々な電子機器に適用することができる。電子機器としては、カメラ（ビデオカメラ、デジタルカメラ等）、プロジェクター、ヘッドマウントディスプレー（ゴーグル型ディスプレー）、ナビゲーションシステム、カーステレオ、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話又は電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレーを備えた装置）などが挙げられる。電子機器の例を図２７に示す。
【０４４１】
図２７（Ａ）は、コンピュータであり、本体２７１１、筐体２７１２、表示部２７１３、キーボード２７１４、外部接続ポート２７１５、ポインティングマウス２７１６等を含む。本発明は、表示部２７１３に適用される。本発明を用いることによって、表示部の消費電力を低減することができる。
【０４４２】
図２７（Ｂ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２７２１、筐体２７２２、第１の表示部２７２３、第２の表示部２７２４、記録媒体（ＤＶＤ等）読み込み部２７２５、操作キー２７２６、スピーカー部２７２７等を含む。第１の表示部２７２３は主として画像情報を表示し、第２の表示部２７２４は主として文字情報を表示する。本発明は、第１の表示部２７２３、第２の表示部２７２４に適用される。本発明を用いることによって、表示部の消費電力を低減することができる。
【０４４３】
図２７（Ｃ）は携帯電話であり、本体２７３１、音声出力部２７３２、音声入力部２７３３、表示部２７３４、操作スイッチ２７３５、アンテナ２７３６等を含む。本発明は、表示部２７３４に適用される。本発明を用いることによって、表示部の消費電力を低減することができる。
【０４４４】
図２７（Ｄ）はカメラであり、本体２７４１、表示部２７４２、筐体２７４３、外部接続ポート２７４４、リモコン受信部２７４５、受像部２７４６、バッテリー２７４７、音声入力部２７４８、操作キー２７４９等を含む。本発明は、表示部２７４２に適用される。本発明を用いることによって、表示部の消費電力を低減することができる。
【０４４５】
本実施例は、実施例１乃至実施例７と自由に組み合わせて実施することができる。
【図面の簡単な説明】
【０４４６】
【図１】第１の実施の形態を示す図。
【図２】第２の実施の形態を示す図。
【図３】第３の実施の形態を示す図。
【図４】第４の実施の形態を示す図。
【図５】第５の実施の形態を示す図。
【図６】第６の実施の形態を示す図。
【図７】第７の実施の形態を示す図。
【図８】第８の実施の形態を示す図。
【図９】第９の実施の形態を示す図。
【図１０】第１０の実施の形態を示す図。
【図１１】第１１の実施の形態を示す図。
【図１２】第１２の実施の形態を示す図。
【図１３】第１３の実施の形態を示す図。
【図１４】第１４の実施の形態を示す図。
【図１５】第１５の実施の形態を示す図。
【図１６】第１６の実施の形態を示す図。
【図１７】第１７の実施の形態を示す図。
【図１８】第１８の実施の形態を示す図。
【図１９】第１９の実施の形態を示す図。
【図２０】第２０の実施の形態を示す図。
【図２１】第２１の実施の形態を示す図。
【図２２】第２２の実施の形態を示す図。
【図２３】第２３の実施の形態を示す図。
【図２４】実施例１を示す図。
【図２５】実施例７を示す図。
【図２６】実施例８を示す図。
【図２７】実施例９を示す図。
【図２８】実施例２を示す図。
【図２９】実施例２を示す図。
【図３０】実施例２を示す図。
【図３１】第２４の実施の形態を示す図。
【図３２】第２５の実施の形態を示す図。
【図３３】第２６の実施の形態を示す図。
【図３４】第２７の実施の形態を示す図。
【図３５】第２９の実施の形態を示す図。
【図３６】第２９の実施の形態を示す図。
【図３７】第２９の実施の形態を示す図。
【図３８】第３０の実施の形態を示す図。
【図３９】第３０の実施の形態を示す図。
【図４０】第２８の実施の形態を示す図。
【図４１】第３１の実施の形態を示す図。
【図４２】実施例３を示す図。
【図４３】実施例３を示す図。
【図４４】実施例３を示す図。
【図４５】実施例３を示す図。
【図４６】実施例３を示す図。
【図４７】実施例３を示す図。
【図４８】実施例３を示す図。
【図４９】実施例３を示す図。
【図５０】実施例４を示す図。
【図５１】実施例５を示す図。
【図５２】実施例５を示す図。
【図５３】実施例５を示す図。
【図５４】実施例５を示す図。
【図５５】ＥＬ層を形成するための蒸着装置の構成を示す図。
【図５６】ＥＬ層を形成するための蒸着装置の構成を示す図。
【図５７】表示パネルの構成例を示す図。
【符号の説明】
【０４４７】
１０１    電流値検出回路
１０２    電源
１０３    補正回路
１０４    信号入力回路
１０５    電源線
１０６    配線
１０７    パネル
１０８    ドライバ回路
１０９    画素
１１０（ａ）    サブ画素
１１０（ｂ）    サブ画素
２０１    電流値検出回路
２０７    半導体層
２１０    画素
３０１      電源線
３０２    電源線
３０３    抵抗素子
３０４    スイッチング素子
３０５    アナログデジタル変換回路
３０６    ノイズ低減回路
３０７    増幅回路
３５０    アナログデジタル変換回路
７０３    定電流源
７０４    セレクト回路
１１０１    データ入力線
１１０２    電源
１１０３    オペアンプ
１１０４    抵抗素子
１１０５    比較電位
１１０６    比較電位
１１０７    比較電位
１１０８    比較電位
１２０１      データ入力線
１２０２    データ出力線
１２０３    抵抗素子
１２０４    容量素子
１３０１    データ入力線
１３０２    データ出力線
１３０３    オペアンプ
１３０４    抵抗素子
１３０５    抵抗素子
【図１】
0005586120.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
0005586120.tif 000012
【図１２】
0005586120.tif 000013
【図１３】
0005586120.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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