(57)【特許請求の範囲】
【請求項１】
基板に光機能素子である電子部品が実装されてなる半導体装置であって、
前記基板が半導体基板からなり、
前記半導体基板内部に形成された導電型の異なる第１、第２の領域からなる半導体素子と、
前記半導体基板を貫通する第１、第２の貫通電極と、
前記半導体基板表面に形成された第１、第２の配線層と、
を有し、
前記第１、第２の配線層は、前記半導体基板の電子部品実装面側に絶縁層を介して形成されており、
前記第１の配線層は、前記第１の貫通電極の一端部に接続されると共に、前記絶縁層に設けられた第１の開口部を介して前記第１の領域に接続され、
前記第２の配線層は、前記第２の貫通電極の一端部に接続されると共に、前記絶縁層に設けられた第２の開口部を介して前記第２の領域に接続され、
前記電子部品の第１の電極が、前記第１の配線層を介して前記半導体素子の第１の領域と前記半導体基板の第１の貫通電極とに接続され、
前記電子部品の第２の電極が、前記第２の配線層を介して前記半導体素子の第２の領域と前記半導体基板の第２の貫通電極とに接続され、
前記半導体基板の電子部品実装面とは反対の裏面側に、絶縁層を介して第３、第４の配線層が設けられており、
前記第３の配線層は、前記第１の貫通電極の他端部に接続され、
前記第４の配線層は、前記第２の貫通電極の他端部に接続され、
前記第３の配線層に外部との接続用のバンプが設けられ、
前記第４の配線層に外部との接続用のバンプが設けられていることを特徴とする半導体装置。
【請求項２】
前記半導体基板は、Ｐ層と、該Ｐ層の一部に設けられたＮ層とからなり、
前記半導体素子の第１の領域が前記Ｎ層からなり、前記半導体素子の第２の領域が前記Ｐ層からなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体素子は、ツェナーダイオードであることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記半導体基板が第１の貫通孔と第２の貫通孔を有し、
前記第１、第２の貫通孔内壁を含む半導体基板表面に絶縁層が設けられ、
前記第１、第２の貫通孔内に、前記絶縁層を介して前記第１、第２の貫通電極が形成されていることを特徴とする請求項１乃至３の何れかに記載の半導体装置。
【請求項５】
前記半導体基板は、シリコン基板であることを特徴とする請求項１乃至４の何れかに記載の半導体装置。
【請求項６】
前記電子部品は、光透過性を有する光透過面を有する封止構造体により前記基板上に封止されていることを特徴とする請求項１乃至５の何れかに記載の半導体装置。
【請求項７】
基板上に光機能素子である電子部品が実装されてなる半導体装置の製造方法であって、
前記基板を半導体基板により形成する工程と、
前記半導体基板内部に導電型の異なる第１、第２の領域からなる半導体素子を形成する工程と、
前記半導体基板を貫通する第１、第２の貫通電極を形成する工程と、
前記半導体基板表面に前記半導体素子の第１の領域と前記第１の貫通電極とを接続する第１の配線層と、前記半導体素子の第２の領域と前記第２の貫通電極とを接続する第２の配線層とを形成する工程と、
前記半導体基板上に前記電子部品を搭載する工程と、
を有し、
前記第１、第２の配線層は、前記半導体基板の電子部品実装面側に絶縁層を介して形成されており、
前記第１の配線層は、前記第１の貫通電極の一端部に接続されると共に、前記絶縁層に設けられた第１の開口部を介して前記第１の領域に接続され、
前記第２の配線層は、前記第２の貫通電極の一端部に接続されると共に、前記絶縁層に設けられた第２の開口部を介して前記第２の領域に接続され、
前記電子部品の第１の電極が、前記第１の配線層を介して前記半導体素子の第１の領域と前記半導体基板の第１の貫通電極とに接続され、
前記電子部品の第２の電極は、前記第２の配線層を介して前記半導体素子の第２の領域と前記半導体基板の第２の貫通電極とに接続され、
前記半導体基板の電子部品実装面とは反対の裏面側に、絶縁層を介して第３、第４の配線層が設けられており、
前記第３の配線層は、前記第１の貫通電極の他端部に接続され、
前記第４の配線層は、前記第２の貫通電極の他端部に接続され、
前記第３の配線層に外部との接続用のバンプが設けられ、
前記第４の配線層に外部との接続用のバンプが設けられていることを特徴とする半導体装置の製造方法。
【請求項８】
前記半導体基板は、Ｐ層と、該Ｐ層の一部に設けられたＮ層とからなり、
前記半導体素子の第１の領域が前記Ｎ層からなり、前記半導体素子の第２の領域が前記Ｐ層からなることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記半導体基板が第１の貫通孔と第２の貫通孔を有し、
前記第１、第２の貫通孔内壁を含む半導体基板表面に絶縁層が設けられ、
前記第１、第２の貫通孔内に、前記絶縁層を介して前記第１、第２の貫通電極が形成されていることを特徴とする請求項７または８に記載の半導体装置の製造方法。
【請求項１０】
前記電子部品を光透過性を有する光透過部材により前記基板上に封止する工程を有することを特徴とする請求項７乃至９の何れかに記載の半導体装置の製造方法。
【請求項１１】
光機能素子である電子部品が実装される基板であって、
前記基板が半導体基板からなり、
前記半導体基板内部に形成された導電型の異なる第１、第２の領域からなる半導体素子と、
前記半導体基板を貫通する第１、第２の貫通電極と、
前記半導体基板表面に形成された第１、第２の配線層と、
を有し、
前記第１、第２の配線層は、前記半導体基板の電子部品実装面側に絶縁層を介して形成されており、
前記第１の配線層が前記半導体素子の第１の領域と前記半導体基板の第１の貫通電極とを接続し、前記第１の配線層は、前記第１の貫通電極の一端部に接続されると共に、前記絶縁層に設けられた第１の開口部を介して前記第１の領域に接続され、
前記第２の配線層が前記半導体素子の第２の領域と前記半導体基板の第２の貫通電極とを接続し、前記第２の配線層は、前記第２の貫通電極の一端部に接続されると共に、前記絶縁層に設けられた第２の開口部を介して前記第２の領域に接続され、
前記半導体基板の電子部品実装面とは反対の裏面側に、絶縁層を介して第３、第４の配線層が設けられており、
前記第３の配線層は、前記第１の貫通電極の他端部に接続され、
前記第４の配線層は、前記第２の貫通電極の他端部に接続され、
前記第３の配線層に外部との接続用のバンプが設けられ、
前記第４の配線層に外部との接続用のバンプが設けられていることを特徴とする基板。
【請求項１２】
前記半導体基板は、Ｐ層と、該Ｐ層の一部に設けられたＮ層とからなり、
前記半導体素子の第１の領域が前記Ｎ層からなり、前記半導体素子の第２の領域が前記Ｐ層からなることを特徴とする請求項１１に記載の基板。
【請求項１３】
前記半導体基板が第１の貫通孔と第２の貫通孔を有し、
前記第１、第２の貫通孔内壁を含む半導体基板表面に絶縁層が設けられ、
前記第１、第２の貫通孔内に、前記絶縁層を介して前記第１、第２の貫通電極が形成されていることを特徴とする請求項１１または１２に記載の基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及び半導体装置の製造方法及び基板に係り、特に基板上に実装される素子と、該素子に接続される電子部品とを備えた半導体装置及び半導体装置の製造方法及び基板に関する。
【背景技術】
【０００２】
例えばＬＥＤ（light emitting diode）などからなる発光素子を基板に実装する場合には、静電気による高電圧が発光素子に印加されることを防止するため、ツェナーダイオードを発光素子に接続して発光素子を保護している（例えば、特許文献１を参照）。
【０００３】
図１は、従来の半導体装置の一例を示す縦断面図である。図１に示されるように、半導体装置１０は、樹脂材またはセラミックスからなる基板１２上にツェナーダイオード１４を接着剤１５により固着し、そのツェナーダイオード１４の上面端子に発光素子(ＬＥＤ)１６を積み重ねた状態で半田バンプ１７により接続し、その後ツェナーダイオード１４及び発光素子１６を光透過性を有する樹脂材１８により封止する構成となっている。そして、ツェナーダイオード１４から引き出されたワイヤ２０が貫通電極２２に接続され、且つ貫通電極２２より下方に延在する端子２４が基板１２の下面より突出している。
【特許文献１】特開２０００−７７７２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記従来の構成では、基板１２上に発光素子１６よりも大きなツェナーダイオード１４を実装し、その上に発光素子１６を積み重ねる構成であるので、小型化を図ることが難しく、さらには、発光素子１６の外側にワイヤ２０を接続するスペースが必要であり、ツェナーダイオード１４の外側に貫通電極２２を配置することになるため、発光素子１６の大きさに比して設置スペース（面積）がかなり大きくなるという問題があった。
【０００５】
そこで、本発明は上記事情に鑑み、上記課題を解決した半導体装置及び半導体装置の製造方法及び基板を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本発明は以下のような手段を有する。
【０００７】
本発明は、基板に光機能素子である電子部品が実装されてなる半導体装置であって、
前記基板が半導体基板からなり、
前記半導体基板内部に形成された導電型の異なる第１、第２の領域からなる半導体素子と、
前記半導体基板を貫通する第１、第２の貫通電極と、
前記半導体基板表面に形成された第１、第２の配線層と、
を有し、
前記第１、第２の配線層は、前記半導体基板の電子部品実装面側に絶縁層を介して形成されており、
前記第１の配線層は、前記第１の貫通電極の一端部に接続されると共に、前記絶縁層に設けられた第１の開口部を介して前記第１の領域に接続され、
前記第２の配線層は、前記第２の貫通電極の一端部に接続されると共に、前記絶縁層に設けられた第２の開口部を介して前記第２の領域に接続され、
前記電子部品の第１の電極が、前記第１の配線層を介して前記半導体素子の第１の領域と前記半導体基板の第１の貫通電極とに接続され、
前記電子部品の第２の電極が、前記第２の配線層を介して前記半導体素子の第２の領域と前記半導体基板の第２の貫通電極とに接続され、
前記半導体基板の電子部品実装面とは反対の裏面側に、絶縁層を介して第３、第４の配線層が設けられており、
前記第３の配線層は、前記第１の貫通電極の他端部に接続され、
前記第４の配線層は、前記第２の貫通電極の他端部に接続され、
前記第３の配線層に外部との接続用のバンプが設けられ、
前記第４の配線層に外部との接続用のバンプが設けられていることにより、上記課題を解決するものである。
【０００８】
前記半導体基板は、Ｐ層と、該Ｐ層の一部に設けられたＮ層とからなり、
前記半導体素子の第１の領域が前記Ｎ層からなり、前記半導体素子の第２の領域が前記Ｐ層からなることが望ましい。
【０００９】
前記半導体素子は、ツェナーダイオードであることが望ましい。
【００１０】
前記半導体基板が第１の貫通孔と第２の貫通孔を有し、
前記第１、第２の貫通孔内壁を含む半導体基板表面に絶縁層が設けられ、
前記第１、第２の貫通孔内に、前記絶縁層を介して前記第１、第２の貫通電極が形成されていることが望ましい。
【００１２】
前記半導体基板は、シリコン基板であることが望ましい。
【００１４】
前記電子部品は、光透過性を有する光透過面を有する封止構造体により前記基板上に封止されていることが望ましい。
【００１５】
本発明は、基板上に光機能素子である電子部品が実装されてなる半導体装置の製造方法であって、
前記基板を半導体基板により形成する工程と、
前記半導体基板内部に導電型の異なる第１、第２の領域からなる半導体素子を形成する工程と、
前記半導体基板を貫通する第１、第２の貫通電極を形成する工程と、
前記半導体基板表面に前記半導体素子の第１の領域と前記第１の貫通電極とを接続する第１の配線層と、前記半導体素子の第２の領域と前記第２の貫通電極とを接続する第２の配線層とを形成する工程と、
前記半導体基板上に前記電子部品を搭載する工程と、
を有し、
前記第１、第２の配線層は、前記半導体基板の電子部品実装面側に絶縁層を介して形成されており、
前記第１の配線層は、前記第１の貫通電極の一端部に接続されると共に、前記絶縁層に設けられた第１の開口部を介して前記第１の領域に接続され、
前記第２の配線層は、前記第２の貫通電極の一端部に接続されると共に、前記絶縁層に設けられた第２の開口部を介して前記第２の領域に接続され、
前記電子部品の第１の電極が、前記第１の配線層を介して前記半導体素子の第１の領域と前記半導体基板の第１の貫通電極とに接続され、
前記電子部品の第２の電極は、前記第２の配線層を介して前記半導体素子の第２の領域と前記半導体基板の第２の貫通電極とに接続され、
前記半導体基板の電子部品実装面とは反対の裏面側に、絶縁層を介して第３、第４の配線層が設けられており、
前記第３の配線層は、前記第１の貫通電極の他端部に接続され、
前記第４の配線層は、前記第２の貫通電極の他端部に接続され、
前記第３の配線層に外部との接続用のバンプが設けられ、
前記第４の配線層に外部との接続用のバンプが設けられていることにより、上記課題を解決するものである。
前記半導体基板は、Ｐ層と、該Ｐ層の一部に設けられたＮ層とからなり、
前記半導体素子の第１の領域が前記Ｎ層からなり、前記半導体素子の第２の領域が前記Ｐ層からなることが望ましい。
前記半導体基板が第１の貫通孔と第２の貫通孔を有し、
前記第１、第２の貫通孔内壁を含む半導体基板表面に絶縁層が設けられ、
前記第１、第２の貫通孔内に、前記絶縁層を介して前記第１、第２の貫通電極が形成されていることが望ましい。
【００１７】
前記電子部品を光透過性を有する光透過部材により前記基板上に封止する工程を有することが望ましい。
【００１８】
本発明は、光機能素子である電子部品が実装される基板であって、
前記基板が半導体基板からなり、
前記半導体基板内部に形成された導電型の異なる第１、第２の領域からなる半導体素子と、
前記半導体基板を貫通する第１、第２の貫通電極と、
前記半導体基板表面に形成された第１、第２の配線層と、
を有し、
前記第１、第２の配線層は、前記半導体基板の電子部品実装面側に絶縁層を介して形成されており、
前記第１の配線層が前記半導体素子の第１の領域と前記半導体基板の第１の貫通電極とを接続し、前記第１の配線層は、前記第１の貫通電極の一端部に接続されると共に、前記絶縁層に設けられた第１の開口部を介して前記第１の領域に接続され、
前記第２の配線層が前記半導体素子の第２の領域と前記半導体基板の第２の貫通電極とを接続し、前記第２の配線層は、前記第２の貫通電極の一端部に接続されると共に、前記絶縁層に設けられた第２の開口部を介して前記第２の領域に接続され、
前記半導体基板の電子部品実装面とは反対の裏面側に、絶縁層を介して第３、第４の配線層が設けられており、
前記第３の配線層は、前記第１の貫通電極の他端部に接続され、
前記第４の配線層は、前記第２の貫通電極の他端部に接続され、
前記第３の配線層に外部との接続用のバンプが設けられ、
前記第４の配線層に外部との接続用のバンプが設けられていることにより、上記課題を解決するものである。
前記半導体基板は、Ｐ層と、該Ｐ層の一部に設けられたＮ層とからなり、
前記半導体素子の第１の領域が前記Ｎ層からなり、前記半導体素子の第２の領域が前記Ｐ層からなることが望ましい。
前記半導体基板が第１の貫通孔と第２の貫通孔を有し、
前記第１、第２の貫通孔内壁を含む半導体基板表面に絶縁層が設けられ、
前記第１、第２の貫通孔内に、前記絶縁層を介して前記第１、第２の貫通電極が形成されていることが望ましい。
【発明の効果】
【００２１】
本発明によれば、半導体素子を基板上に実装するように構成された従来のものよりも大幅に小型化及び省スペース化を図ることができる。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照して本発明を実施するための最良の形態について説明する。
【実施例１】
【００２３】
図２は本発明による半導体装置の実施例１を示す平面図である。図３Ａは図２中ＩＩＡ−ＩＩＡに沿う縦断面図である。図３Ｂは図２中ＩＩＢ−ＩＩＢに沿う縦断面図である。図２、図３Ａ及び図３Ｂに示されるように、半導体装置１００は、基板を構成する半導体基板１０２の上面にＬＥＤ（light emitting diode）などからなる発光素子（電子部品）１２０が実装されている。本実施例では、以下で発光素子１２０からなる光機能素子を半導体基板１０２上に搭載する構成について説明するが、高電圧の印加から保護されることが好ましい電子部品には、光機能素子の他にＩＣチップやＭＥＭＳ（Ｍｉｃｒｏ  Ｅｉｅｃｔｏｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍｓ）等の各種の電子部品がある。よって、本発明においては、光機能素子に代えてこれらの電子部品を半導体基板１０２上に搭載する構成としても良いのは勿論である。
半導体基板１０２は、シリコン（Ｓｉ）により形成された基板であり、その不純物拡散領域には、導電型のＰ型不純物（例えば、ホウ素（Ｂ）など）が添加されたＰ層１０４と、Ｐ層１０４に導電型のＮ型不純物（例えば、アンチモン、ヒ素、リンなど）が注入されて拡散されたＮ層１０６とからなる半導体素子が形成されている。本実施例の半導体基板１０２は、全域が予めＰ型不純物を拡散された不純物拡散領域であり、そのＰ層１０４の一部にＮ層１０６がドーピングされることで半導体素子が形成されている。そして、Ｎ層１０６が形成される領域は、発光素子１２０が実装される実装面側（図３Ｂに示す上面側）のほぼ中央付近に形成されている。
【００２４】
半導体基板１０２では、上記Ｐ層１０４とＮ層１０６とからなるツェナーダイオード（半導体素子）１０８が形成されている。尚、本実施例において、ツェナーダイオード１０８の形成方法として、後述するイオン注入法によりＮ型不純物をイオン化して半導体基板１０２の不純物拡散領域にドーピングする方法が用いられる。
【００２５】
また、半導体基板１０２には、上面と下面との間を貫通する複数の貫通電極１１０が形成されている。この貫通電極１１０は、発光素子１２０の第１の電極(＋)１２２に接続される第１の貫通電極１１０Ａと、発光素子１２０の第２の電極(−)１２４に接続される第２の貫通電極１１０Ｂとを含むように形成されている。また、本実施例では、Ｎ層１０６を発光素子１２０が実装される領域の右側周縁部付近に形成しているため、貫通電極１１０Ａと貫通電極１１０Ｂとを近接させることが可能になる。
【００２６】
発光素子１２０の電極１２２，１２４は、半導体基板１０２上に形成された上面側配線層１１４Ａ，１１４Ｂに接続されるバンプ（例えばＡｕワイヤ接続によるＡｕバンプ）１１６，１１８上に設置され、発光素子１２０は、当該バンプ１１６，１１８及び上面側配線層１１４Ａ，１１４Ｂを介して上記貫通電極１１０（１１０Ａ，１１０Ｂ）と電気的に接続されている。
【００２７】
また、上記貫通電極１１０（１１０Ａ，１１０Ｂ）の下端は、半導体基板１０２の下面側に形成された下面側配線層１１４Ｃ，１１４Ｄに接続され、下面側配線層１１４Ｃ，１１４Ｄはマザーボード１４０上の半田バンプ１６０，１６２に接合される。
【００２８】
さらに、半導体基板１０２は、その表面に、絶縁層としての酸化膜（シリコン酸化膜）１１２が形成されている。この酸化膜１１２により、例えば当該半導体基板１０２と貫通電極１１０Ａ，１１０Ｂとの間や、半導体基板１０２と下面側配線層１１４Ｃ，１１４Ｄとの間は、絶縁されている。また、半導体基板１０２の上面側には、例えばＣｕ／Ｎｉ／Ａｕメッキ層よりなる上面側配線層１１４Ａ，１１４Ｂが形成されている。この、上面側配線層１１４Ａ，１１４Ｂは、貫通電極１１０Ａ，１１０Ｂの上端に電気的に接続される位置に形成されている。また、一方の上面側配線層１１４Ａは、発光素子１２０が実装される領域の下方に形成されたＮ層接続部１１３（図２中破線で示す円形部分）を介してＮ層１０６と電気的に接続され、他方の上面側配線層１１４Ｂは発光素子１２０が実装される領域の外側（図２、図３Ａでは左側に外れた位置）に形成されたＰ層接続部１１５（図２中破線で示す円形部分）を介してＰ層１０４と電気的に接続されている。
【００２９】
図４Ａ中破線で示されるように、発光素子１２０は、その下面に第１の電極(＋)１２２と第２の電極(−)１２４とが四角形状に形成されている。この電極１２２，１２４間には、発光素子１２０の内部に半導体による発光ダイオード（ＬＥＤ）が形成されている。
【００３０】
発光素子１２０の電極１２２，１２４は、バンプ１１６，１１８、上面側配線層１１４Ａ、１１４Ｂを介して貫通電極１１０Ａ，１１０Ｂに接続されており、且つツェナーダイオード１０８を形成するＰ層１０４とＮ層１０６は上面側配線層１１４Ａ，１１４Ｂを介して発光素子１２０の発光ダイオード（ＬＥＤ）に対して並列となるように接続されている（後述する図４Ｃ参照）。
【００３１】
図４Ｂ中、破線で示されるように、半導体基板１０２には、Ｎ層接続部１１３及びＮ層１０６がバンプ１１６，１１８間（貫通電極１１０Ａ，１１０Ｂ間）に位置するように形成されている。また、図４Ｂにおいて、半導体基板１０２には、Ｐ層１０４と上面側配線層１１４Ｂとを接続するＰ層接続部１１５がバンプ１１８（貫通電極１１０Ｂ）の側方に形成されている。そのため、半導体基板１０２において、Ｎ層接続部１１３とＰ層接続部１１５との間に半導体によるツェナーダイオード１０８が形成されており、Ｎ層接続部１１３とＰ層接続部１１５との距離や貫通電極１１０Ａ，１１０Ｂ間の距離によりツェナーダイオード１０８の特性が設定されている。
【００３２】
このツェナーダイオード１０８と発光素子１２０との接続関係を等価回路で示すと図４Ｃのような回路構成として表される。ツェナーダイオード１０８は、電子なだれ降伏領域において、逆電圧の限られた範囲で逆電流が急激に増加する特性を有している。従って、発光素子１２０の第１の電極１２２、第２の電極１２４を電源の＋側端子、−側端子と接続し、且つツェナーダイオード１０８のＮ層接続部１１３，Ｐ層接続部１１５を電源の＋側端子、−側端子と接続することにより、発光素子１２０に対して並列に接続されたツェナーダイオード１０８により電圧が安定化され、例えば、発光素子１２０に静電気などによる高電圧が印加されることが防止される。
【００３３】
図４Ｄに示されるように、マザーボード１４０には、半導体装置１００が実装される実装領域に接続端子１４４Ａ，１４４Ｂが形成され、さらに当該実装領域に隣接する部分に外部電源（図示せず）と接続される外部接続端子１４６Ａ，１４６Ｂが形成されている。この外部接続端子１４６Ａ，１４６Ｂは、接続端子１４４Ａ，１４４Ｂと接続されており、マザーボード１４０の上面に形成された絶縁層１４８のパターンによって露出される位置が任意の位置に設定される。
【００３４】
図３Ａ及び図３Ｂに示されるように、半導体基板１０２の発光素子１２０が接続される側の反対側(下面側)には、下面側配線層１１４Ｃ，１１４Ｄが形成されており、さらに当該下面側配線層１１４Ｃ，１１４Ｄに半田バンプ１６０，１６２が形成されている。尚、上面側配線層１１４Ａ，１１４Ｂは、バンプ１１６，１１８が接合される上面側にＡｕ層が形成されるようにＣｕ層上にＮｉ層とＡｕ層とが積層されている。
【００３５】
上記のように構成された半導体装置１００によれば、半導体基板１０２の不純物拡散領域に形成された半導体からなるツェナーダイオード１０８が発光素子１２０と電気的に接続されるため、ツェナーダイオードを基板上に実装するように構成された従来のもの（図１を参照）よりも大幅に小型化及び省スペース化を図ることが可能になる。
【００３６】
また、発光素子１２０は、半導体基板１０２の上面に接合された封止構造体１３０により封止される。この封止構造体１３０は、四角枠状の枠部１３４と、枠部１３４の上部開口を密閉するように接合される光透過面を有する透明なガラス板１３６とからなり、半導体基板１０２との間で密閉された内部空間１３２に発光素子１２０を収納する封止構造になっている。
【００３７】
本実施例において、後述するように、予め枠部１３４とガラス板１３６とを接合した状態のものを作成しおくことにより、封止構造体１３０は半導体基板１０２の上面に接合される。また、枠部１３４がガラス材により形成されている場合には、封止構造体１３０全体をガラスにより一体形成することになり、枠部１３４の下面を半導体基板１０２の上面に陽極接合することが可能になる。
【００３８】
また、封止構造体１３０の別の形成方法としては、半導体基板１０２の上面に形成された酸化膜１１２上に例えば、めっき法によりＣｕなどの金属材を四角枠状に積層して枠部１３４を形成し、枠部１３４の上面に平板形状のガラス板１３６を重ね合わせた状態で枠部１３４とガラス板１３６とを接合しても良い。
【００３９】
封止構造体１３０は、シリコンからなる半導体基板１０２に対してガラス枠１３４の下端が陽極接合により強固に接合されることにより、上記空間１３２を気密状態に封止することができる。そのため、発光素子１２０は、封止構造体１３０により塵埃などが発光面１２０Ａに付着しないように保護されており、発光面１２０Ａから発光された光は、ガラス板１３６を透過して上方に出射される。
【００４０】
上記半導体装置１００は、マザーボード１４０に実装されることで実装構造１５０を構成している。マザーボード１４０には、半導体装置１００が実装される実装領域に接続端子１４４Ａ，１４４Ｂが形成され、実装領域に隣接する部分には電源（図示せず）と接続される外部接続端子１４６Ａ，１４６Ｂが形成されている。また、接続端子１４４Ａ，１４４Ｂ及び外部接続端子１４６Ａ，１４６Ｂの周囲には、絶縁層１４８が形成されている。また、外部接続端子１４６Ａ，１４６Ｂは、接続端子１４４Ａ，１４４Ｂと接続されており、接続端子１４４Ａ，１４４Ｂには、半導体装置１００が半田バンプ１６０，１６２を介して実装される。
【００４１】
ここで、上記半導体装置１００及び実装構造１５０の製造方法の各工程について図５Ａ〜図５Ｎを参照して説明する。
【００４２】
図５Ａに示す工程(その１)では、半導体基板１０２に相当するシリコン基板２０２（例えば、厚さ７５０μｍ）を用意する。このシリコン基板２０２の内部は、全域にＰ型不純物が添加された拡散不純物領域（Ｐ層１０４に相当する）となっている。
【００４３】
図５Ｂに示す工程(その２)では、シリコン基板２０２の上面にイオン注入用レジスト膜２０４を形成し、さらにイオン注入用レジスト膜２０４の表面をパターニングしてイオン注入用レジスト膜２０４のイオン注入位置にイオン注入用の開口２０６を形成する。
【００４４】
図５Ｃに示す工程(その３)では、イオン注入装置（図示せず）によりＮ型不純物ガスをイオン化して高電界により加速されたイオンが上記開口２０６からシリコン基板２０２の表面に注入（ドープ）され、そのイオン注入部分が拡散されてＮ層１０６を形成する。
【００４５】
図５Ｄに示す工程(その４)では、上記イオン注入用レジスト膜２０４を除去した後、シリコン基板２０２の上面に窒化膜２０８を形成する。この窒化膜２０８は、イオン注入されたＮ層１０６の汚染防止及び酸化防止するための保護膜として形成される。さらに、窒化膜２０８にパターニング処理を施して貫通電極１１０を形成するための開口２１０を形成する。
【００４６】
図５Ｅに示す工程(その５)では、ドライエッチング処理により上記開口２１０の下方に貫通電極用の孔２２０を形成する。この孔２２０は、シリコン基板２０２の厚さより浅く形成される（例えば、深さ２００μｍ）。その後、シリコン基板２０２の下面をバックグラインダ処理により削除して薄くする。そして、バックグラインダ処理は、孔２２０の下端が下面側に露出し、且つシリコン基板２０２の厚さが半導体基板１０２の厚さになるまで行われる。
【００４７】
図５Ｆに示す工程(その６)では、シリコン基板２０２の下面及び孔２２０の内面に熱酸化によりＳｉＯ２（例えば、厚さ５０オングスローム）などの絶縁膜２２２（図３Ａ，図３Ｂに示す酸化膜１１２に相当する）を形成する。そして、メッキ法により少なくとも孔２２０の内部に給電層（図示せず）を形成する。
【００４８】
図５Ｇに示す工程(その７)では、給電層からの給電による電解めっきにより孔２２０の内部にＣｕめっき層２２４を析出させ、成長させることで孔２２０内に貫通電極１１０Ａ，１１０Ｂを形成する。この際、孔２２０のみ露出するようめっきレジスト（図示せず）を設ける。尚、このめっきレジストは、めっき後に除去する。
【００４９】
図５Ｈに示す工程(その８)では、例えば、ドライエッチングにより窒化膜２０８のイオン注入位置（Ｎ層１０６の位置）及び発光素子１２０が実装される実装領域の外側の位置（図５Ｈの左側端部上面）に開口２２８（接続部１１３，１１５を形成する部分に相当する）を形成する。
【００５０】
図５Ｉに示す工程(その９)では、シリコン基板２０２の上面及び下面にＣｕなどの導電層２４０（配線層１１４Ａ〜１１４Ｄに相当する）をめっき法などにより形成する。尚、導電層２４０の具体的な形成方法としては、例えば、窒化膜２０８及び貫通電極１１０Ａ，１１０Ｂの端部を上面側に露出させる。そして、窒化膜２０８及び貫通電極１１０Ａ，１１０Ｂ上端部の上面にＴｉ層及びＣｕ層をスパッタ法により積層して給電層（例えば、厚さ５００オングスローム）を形成する。この給電層は、シリコン基板２０２と結合しやすいＴｉ層を形成することによりＮ層１０６やＰ層１０４との密着性を高める作用も併せ持っている。そして、給電層の表面のうち配線層１１４Ａ〜１１４Ｄを除く領域をめっきレジストでマスキングし、マスキングされなかった部分に、給電層からの給電による電解めっきにより導電性金属（Ｃｕ,Ｎｉ，Ａｕなど）を積層（例えば、厚さ５μｍ）して所定パターン形状の導電層２４０を形成する。この後、導電層２４０を除く領域のめっきレジスト及び給電層を除去する。これで、前述した図３Ａ，図３Ｂに示す半導体基板１０２が得られる。
【００５１】
図５Ｊに示す工程(その１０)では、シリコン基板２０２の上面側の導電層２４０（上面側配線層１１４Ａ，１１４Ｂ）上にＡｕバンプ等からなるバンプ１１６，１１８を形成する。
【００５２】
図５Ｋに示す工程(その１１)では、発光素子１２０の電極１２２，１２４をシリコン基板２０２上のバンプ１１６，１１８に当接させ超音波接合する。尚、図示していないが、シリコン基板２０２は、複数の素子載置部が形成され、複数の発光素子１２０が所定間隔毎に実装されており、発光素子搭載後にダイシング工程により個片化し、個々の半導体素子１００を得る。また、ダイシング工程は、半導体基板１０２上に発光素子１２０が実装された半導体装置１００の状態で個片化しても良いし、あるいは、後述する封止構造体１３０による封止後でも良い。
【００５３】
図５Ｌに示す工程(その１２)では、枠部１３４（ガラスからなる）と光透過部であるガラス板１３６とが一体化された封止構造体１３０を半導体基板１０２上の周縁部分に枠部１３４が載置されるように位置決めする。
【００５４】
図５Ｍに示す工程(その１３)では、光透過性を有するガラスからなる封止構造体１３０を陽極接合によりシリコン基板２０２に接合して発光素子１２０を半導体基板１０２上に封止する。この陽極接合は、シリコン基板２０２とガラス（枠部１３４）との間に高電圧を印加し、シリコン基板２０２とガラスの温度を、例えば３００〜３５０℃程度に昇温して行う。尚、封止構造体１３０を形成するガラスは、耐熱性を有するホウ素が加えられたホウ珪酸ガラスが用いられており、陽極接合による接合が良好に行なえる。
【００５５】
このように、図２、図３Ａ、図３Ｂに示す半導体装置１００を効率よく製造することが可能になる。よって、従来のようにツェナーダイオードを基板上に実装するように構成されたものよりも大幅に小型化及び省スペース化を図ることが可能になった半導体装置１００が得られる。
【００５６】
図５Ｎに示す工程(その１４)では、シリコン基板２０２の下面側に形成された下面側配線層１１４Ｃ，１１４Ｄをマザーボード１４０の半田バンプ１６０，１６２に当接させた状態で半田バンプ１６０，１６２を加熱により溶融し接合する。これにより、半導体装置１００は、マザーボード１４０に実装され、図２、図３Ａ、図３Ｂに示す実装構造１５０が完成する。
【００５７】
このように、図５Ａ〜図５Ｎに示す上記各工程による製造方法によれば、半導体基板１０２の不純物拡散領域に形成された半導体からなるツェナーダイオード１０８が発光素子１２０と電気的に接続された半導体素子１００を製造することができると共に、この半導体素子１００がマザーボード１４０に実装された実装構造１５０を効率よく生産することが可能になる。
【実施例２】
【００５８】
図６Ａは本発明による半導体装置の実施例２を示す縦断面図である。図６Ｂは図６Ａ中VIＢ−VIＢに沿う横断面図である。尚、図６Ａ及び図６Ｂにおいて、前述した実施例１のものと同一部分には、同一符号を付してその説明を省略する。
【００５９】
図６Ａ及び図６Ｂに示されるように、半導体装置２００は、半導体基板１０２の上面に発光素子１２０が実装され、半導体基板１０２には、導電型のＰ型不純物が添加されたＰ層１０４と、Ｐ層１０４に導電型のＮ型不純物が注入されて拡散されたＮ層１０６とが形成されている。Ｎ層１０６は、発光素子１２０が実装される実装面側（図６Ａに示す上面側）の右側周縁部付近に形成されている。
【００６０】
上記Ｐ層１０４とＮ層１０６とにより半導体からなるツェナーダイオード１０８が形成されている。尚、本実施例においても、前述したイオン注入法によりＮ型不純物をイオン化して半導体基板１０２の不純物拡散領域にドーピングする方法が用いられる。
【００６１】
また、半導体基板１０２の上面と下面との間を貫通する複数の貫通電極１１０は、発光素子１２０の第１の電極(＋)１２２に接続される第１の貫通電極１１０Ａと、発光素子１２０の第２の電極(−)１２４に接続される第２の貫通電極１１０Ｂとを含むように形成されている。また、本実施例では、Ｎ層１０６を発光素子１２０が実装される領域の右側周縁部付近に形成しているため、貫通電極１１０Ａと貫通電極１１０Ｂとを近接させることが可能になり、接続部１１３，１１５の距離、貫通電極１１０Ａと貫通電極１１０Ｂとの距離に応じた抵抗によりツェナーダイオード１０８の特性が設定される。
【００６２】
また、貫通電極１１０Ａは、図６Ａに示す断面部分において、貫通電極１１０Ｂと近接した位置と、貫通電極１１０Ｂから離間した位置の２箇所に形成されている。そのため、発光素子１２０の電極１２２とマザーボード１４０の接続端子１４４Ａとの接続を２箇所以上で行うことができ、電気的な接続を確実に行える。
【００６３】
また、半導体基板１０２の上面側に形成された上面側配線層１１４Ａ，１１４Ｂは、貫通電極１１０Ａ，１１０Ｂの上端に電気的に接続される位置に形成されている。また、一方の上面側配線層１１４Ａは、発光素子１２０が実装される領域の右側周縁部付近に形成されたＮ層接続部１１３を介してＮ層１０６と電気的に接続され、他方の上面側配線層１１４Ｂは発光素子１２０が実装される領域の外側（図６Ａでは左側に外れた位置）に形成されたＰ層接続部１１５を介してＰ層１０４と電気的に接続されている。
【００６４】
発光素子１２０の電極１２２，１２４は、上面側配線層１１４Ａ，１１４Ｂを介して貫通電極１１０Ａ，１１０Ｂに接続されており、且つＰ層１０４とＮ層１０６は上面側配線層１１４Ｂ，１１４Ａを介して発光素子１２０に対して並列となるように接続されている。このツェナーダイオード１０８と発光素子１２０との接続関係を等価回路で示すと前述した図４Ｃのような回路構成として表される。
【００６５】
従って、発光素子１２０の電極１２２，１２４を電源の＋側端子、−側端子と接続することにより、前述した実施例１と同様に、発光素子１２０に対して並列に接続されたツェナーダイオード１０８により電圧が安定化され、例えば、発光素子１２０に静電気などによる高電圧が印加されることが防止される。
【００６６】
また、発光素子１２０の電極１２２，１２４は、上面側配線層１１４Ａ，１１４Ｂに接続される例えばＡｕよりなるバンプ１１６、１１８上に設置され、発光素子１２０は、当該バンプ１１６，１１８及び上面側配線層１１４Ａ，１１４Ｂを介して上記貫通電極１１０（１１０Ａ，１１０Ｂ）と電気的に接続されている。
【００６７】
貫通電極１１０Ａ，１１０Ｂの下端は、発光素子１２０が接続される側の反対側(下面側)に形成された下面側配線層１１４Ｃ，１１４Ｄに接続されており、さらに当該下面側配線層１１４Ｃ，１１４Ｄは半田バンプ１６０，１６２を介してマザーボード１４０の接続端子１４４Ａ，１４４Ｂに接続されている。
【００６８】
半導体装置２００がマザーボード１４０に実装される実装構造２５０においては、前述した実施例１と同様、図４Ｃに示す等価回路のように、ツェナーダイオード１０８を形成するＰ層１０４とＮ層１０６が、発光素子１２０に対して並列となるようにマザーボード１４０の接続端子１４４Ａ，１４４Ｂに接続されている。このように、半導体装置２００によれば、半導体基板１０２に形成された半導体によるツェナーダイオード１０８が発光素子１２０と電気的に接続されるため、ツェナーダイオードを基板上に実装するように構成された従来のもの（図１を参照）よりも大幅に小型化及び省スペース化を図ることが可能になる。
【００６９】
また、発光素子１２０は、半導体基板１０２の上面に接合された封止構造体１３０により封止されており、半導体基板１０２と封止構造体１３０との間で密閉された内部空間１３２に発光素子１２０を収納する封止構造になっている。封止構造体１３０は、シリコンからなる半導体基板１０２に対してガラスからなる枠部１３４の下端が陽極接合により強固に接合されており、上記空間１３２を気密状態に封止することができる。そのため、発光素子１２０は、封止構造体１３０により塵埃などが発光面１２０Ａに付着しないように保護されており、発光面１２０Ａから発光された光は、ガラス板１３６を透過して上方に出射される。
【実施例３】
【００７０】
図７Ａは本発明による半導体装置の実施例３を示す縦断面図である。図７Ｂは図７Ａ中ＶＩＩＢ−ＶＩＩＢに沿う横断面図である。尚、図７Ａ及び図７Ｂにおいて、前述した実施例１、２と同一部分には、同一符号を付してその説明を省略する。
【００７１】
図７Ａ及び図７Ｂに示されるように、実施例３の半導体装置３００においては、半導体基板１０２の上面中央付近にＮ層１０６及びＮ層接続部１１３が形成されている。そして、Ｎ層１０６が形成される領域は、発光素子１２０が実装される実装面側（図７Ａに示す上面側）であり、且つ電極１２２の左側周縁部に対向する付近に形成されている。
【００７２】
半導体装置３００がマザーボード１４０に実装される実装構造３５０においては、前述した実施例１と同様、図４Ｃに示す等価回路のように、ツェナーダイオード１０８を形成するＰ層１０４とＮ層１０６が、発光素子１２０に対して並列となるようにマザーボード１４０の接続端子１４４Ａ，１４４Ｂに接続されている。よって、発光素子１２０に対して並列に接続されたツェナーダイオード１０８により発光素子１２０への電圧が安定化され、例えば、発光素子１２０に静電気などによる高電圧が印加されることが防止される。
【００７３】
従って、実施例３の構成では、Ｎ層１０６が貫通電極１１０Ａと貫通電極１１０Ｂとの間に形成されており、且つＮ層１０６と電気的に接続されるＮ層接続部１１３と、Ｐ層１０４と電気的に接続されるＰ層接続部１１５とが互いに近接する位置に形成されている。その分、本実施例では、上記実施例１、２に対して貫通電極１１０Ａと貫通電極１１０Ｂとを離間させることが可能になり、この貫通電極１１０Ａ，１１０Ｂ間の離間距離によってツェナーダイオード１０８の抵抗値を異なる値に設定することが可能になる。
【実施例４】
【００７４】
図８Ａは本発明による半導体装置の実施例４を示す縦断面図である。図８Ｂは図８Ａ中VIIIＢ−VIIIＢに沿う横断面図である。尚、図８Ａ及び図８Ｂにおいて、前述した実施例１〜３と同一部分には、同一符号を付してその説明を省略する。
【００７５】
図８Ａ及び図８Ｂに示されるように、実施例４の半導体装置４００においては、半導体基板１０２の上面中央付近にＮ層１０６及びＮ層接続部１１３が形成されている。そして、Ｎ層接続部１１３が形成された逆側の半導体基板１０２の下面中央付近にＰ層１０４のＰ層接続部１１５が形成されている。このＮ層接続部１１３とＰ層接続部１１５とは、同じ垂直直線上に位置するように設けられている。そのため、Ｐ層１０４は、貫通電極１１０Ｂを介さず、下面側のＰ層接続部１１５及び下面側配線層１１４Ｄ、半田バンプ１６２を介してマザーボード１４０の接続端子１４４Ｂに接続される。
【００７６】
半導体装置４００がマザーボード１４０に実装される実装構造４５０においては、前述した実施例１と同様、図４Ｃに示す等価回路のように、ツェナーダイオード１０８を形成するＰ層１０４とＮ層１０６が、発光素子１２０に対して並列となるようにマザーボード１４０の接続端子１４４Ａ，１４４Ｂに接続されている。よって、発光素子１２０に対して並列に接続されたツェナーダイオード１０８により発光素子１２０への電圧が安定化され、例えば、発光素子１２０に静電気などによる高電圧が印加されることが防止される。
【００７７】
本実施例では、前述した実施例３のようにＰ層接続部１１５または貫通電極１１０Ｂを発光素子１２０が実装される領域の外側に配置する必要が無くなるため、上記実施例３のものよりもコンパクトな構成になっており、設置スペースもより一層省スペース化されている。
【実施例５】
【００７８】
図９Ａは本発明による半導体装置の実施例５を示す縦断面図である。図９Ｂは図９Ａ中IXＢ−IXＢに沿う横断面図である。尚、図９Ａ及び図９Ｂにおいて、前述した実施例１〜４と同一部分には、同一符号を付してその説明を省略する。
【００７９】
図９Ａ及び図９Ｂに示されるように、実施例５の半導体装置５００においては、上面にワイヤボンディングされるタイプの発光素子５２０が半導体基板１０２上に実装されている。発光素子５２０は、上面にワイヤ５３０，５４０の一端がボンディングされる電極５２２，５２４が形成されている。さらに、半導体基板１０２上には、ワイヤ５３０，５４０の他端がボンディングされる上面側配線層１１４Ａ，１１４Ｂと、Ｐ層１０４と電気的に接続されるＰ層接続部１１５が接続される上面側配線層１１４Ｅとが形成されている。
【００８０】
半導体装置５００がマザーボード１４０に実装される実装構造５５０においては、各上面側配線層１１４Ａ，１１４Ｂ，１１４Ｅは、夫々貫通電極１１０Ａ，１１０Ｂを介して半導体基板１０２の下面側の下面側配線層１１４Ｃ，１１４Ｄに接続され、半田バンプ１６０，１６２を介してマザーボード１４０の接続端子１４４Ａ，１４４Ｂに接続される。尚、半導体基板１０２の下面側に配された半田バンプ１６３は、半導体基板１０２の右端側を安定的に保持するものである。
【００８１】
また、発光素子５２０は、接着層５６０により半導体基板１０２上の固着されている。そして、Ｐ層１０４のＰ層接続部１１５は、貫通電極１１０Ｂを介して半導体基板１０２の下面側に配された下面側配線層１１４Ｄ、半田バンプ１６２を介してマザーボード１４０の接続端子１４４Ｂに接続される。また、Ｎ層１０６のＮ層接続部１１３は、貫通電極１１０Ａを介して半導体基板１０２の下面側に配された下面側配線層１１４Ｃに接続され、さらに半田バンプ１６０を介してマザーボード１４０の接続端子１４４Ａに接続される。これにより、Ｐ層１０４とＮ層１０６は、前述した実施例１と同様、図４Ｃに示す等価回路のように、発光素子５２０に対して並列となるようにマザーボード１４０の接続端子１４４Ａ，１４４Ｂに接続されている。よって、発光素子５２０に対して並列に接続されたツェナーダイオード１０８により発光素子５２０への電圧が安定化され、例えば、発光素子５２０に静電気などによる高電圧が印加されることが防止される。
【実施例６】
【００８２】
図１０Ａは本発明による半導体装置の実施例６を示す縦断面図である。図１０Ｂは図１０Ａ中ＸＢ−ＸＢに沿う横断面図である。尚、図１０Ａ及び図１０Ｂにおいて、前述した実施例１〜５と同一部分には、同一符号を付してその説明を省略する。
【００８３】
図１０Ａ及び図１０Ｂに示されるように、実施例６の半導体装置６００においては、上面にＰ層のみワイヤボンディングされるタイプの発光素子６２０が半導体基板１０２上に実装されている。発光素子６２０は、上面にワイヤ６３０の一端がボンディングされる電極６２２が形成されている。また、ワイヤ６３０の一端が半導体基板１０２上の上面側配線層１１４Ｂにボンディングされている。このため、発光素子６２０の電極６２２は、ワイヤ６３０を介して半導体基板１０２上の上面側配線層１１４Ｂに接続され、さらに、貫通電極１１０Ｂを介して半導体基板１０２の下面側に配された下面側配線層１１４Ｄ、半田バンプ１６２を介してマザーボード１４０の接続端子１４４Ｂに接続される。
【００８４】
また、発光素子６２０の下面には、導電性接着層６４０により上面側配線層１１４Ａと接続される電極６２４が形成されている。この電極６２４は、上面側配線層１１４Ａを介してＮ層１０６と接続され、且つ貫通電極１１０Ａを介して半導体基板１０２の下面側に配された下面側配線層１１４Ｃに接続され、さらに半田バンプ１６０を介してマザーボード１４０の接続端子１４４Ａに接続される。
【００８５】
半導体装置６００がマザーボード１４０に実装される実装構造６５０においては、ツェナーダイオード１０８を形成するＰ層１０４とＮ層１０６は、前述した実施例１と同様、図４Ｃに示す等価回路のように、発光素子６２０に対して並列となるようにマザーボード１４０の接続端子１４４Ａ，１４４Ｂに接続されている。よって、発光素子６２０に対して並列に接続されたツェナーダイオード１０８により発光素子６２０への電圧が安定化され、例えば、発光素子６２０に静電気などによる高電圧が印加されることが防止される。
【００８６】
以上、本発明の好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【産業上の利用可能性】
【００８７】
尚、上記実施例では、発光素子を半導体基板に実装する場合を例に挙げて説明したが、これに限らず、発光素子以外の光機能素子（例えば、受光素子、ＣＣＤなどの撮像素子など）あるいは光機能素子以外のＩＣチップやＭＥＭＳ（Ｍｉｃｒｏ  Ｅｉｅｃｔｏｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍｓ）等の各種の電子部品を実装する構成のものにも適用できるのは勿論である。
【００８８】
また、上記実施例ではツェナーダイオードを半導体素子として半導体基板の不純物拡散領域に形成する場合を例示したが、これに限らず、ツェナーダイオード以外の素子（例えば、抵抗やキャパシタ等）を形成する構成のものにも適用できるのは勿論である。
【００８９】
また、上記実施例では、Ｎ型不純物をイオン化して半導体基板の不純物拡散領域にドーピングするイオン注入法を用いた方法について例示したが、これに限らず、例えば、熱拡散法によりＮ層を形成するようにしても良いのは勿論である。
【００９０】
また、上記実施例では、Ｎ型不純物を半導体基板のＰ型の不純物拡散領域にドーピングする方法について例示したが、これに限らず、例えば、Ｐ型不純物を半導体基板のＮ型の不純物拡散領域にドーピングする構成としても良いのは勿論である。
【図面の簡単な説明】
【００９１】
【図１】従来の半導体装置の一例を示す縦断面図である。
【図２】本発明による半導体装置の実施例１を示す平面図である。
【図３Ａ】図２中IIＡ−IIＡに沿う縦断面図である。
【図３Ｂ】図２中IIＢ−IIＢに沿う縦断面図である。
【図４Ａ】発光素子１２０の電極パターンを示す平面図である。
【図４Ｂ】半導体素子１０２の各接続部、Ｎ層、配線層の位置関係を示す平面図である。
【図４Ｃ】ツェナーダイオード１０８と発光素子１２０との接続関係を等価回路で示す図である。
【図４Ｄ】マザーボード１４０の平面図である。
【図５Ａ】実施例１の製造方法の工程（その１）を説明するための図である。
【図５Ｂ】実施例１の製造方法の工程（その２）を説明するための図である。
【図５Ｃ】実施例１の製造方法の工程（その３）を説明するための図である。
【図５Ｄ】実施例１の製造方法の工程（その４）を説明するための図である。
【図５Ｅ】実施例１の製造方法の工程（その５）を説明するための図である。
【図５Ｆ】実施例１の製造方法の工程（その６）を説明するための図である。
【図５Ｇ】実施例１の製造方法の工程（その７）を説明するための図である。
【図５Ｈ】実施例１の製造方法の工程（その８）を説明するための図である。
【図５Ｉ】実施例１の製造方法の工程（その９）を説明するための図である。
【図５Ｊ】実施例１の製造方法の工程（その１０）を説明するための図である。
【図５Ｋ】実施例１の製造方法の工程（その１１）を説明するための図である。
【図５Ｌ】実施例１の製造方法の工程（その１２）を説明するための図である。
【図５Ｍ】実施例１の製造方法の工程（その１３）を説明するための図である。
【図５Ｎ】実施例１の製造方法の工程（その１４）を説明するための図である。
【図６Ａ】本発明による半導体装置の実施例２を示す縦断面図である。
【図６Ｂ】図６Ａ中ＶIＢ−ＶIＢに沿う横断面図である。
【図７Ａ】本発明による半導体装置の実施例３を示す縦断面図である。
【図７Ｂ】図７Ａ中ＶIIＢ−ＶIIＢに沿う横断面図である。
【図８Ａ】本発明による半導体装置の実施例４を示す縦断面図である。
【図８Ｂ】図８Ａ中VIIIＢ−VIIIに沿う横断面図である。
【図９Ａ】本発明による半導体装置の実施例５を示す縦断面図である。
【図９Ｂ】図９Ａ中IXＢ−IXＢに沿う横断面図である。
【図１０Ａ】本発明による半導体装置の実施例６を示す縦断面図である。
【図１０Ｂ】図１０Ａ中ＸＢ−ＸＢに沿う横断面図である。
【符号の説明】
【００９２】
１００，２００，３００，４００，５００，６００  半導体装置
１０２  半導体基板
１０４  Ｐ層
１０６  Ｎ層
１０８  ツェナーダイオード
１１０，１１０Ａ，１１０Ｂ  貫通電極
１１３  Ｎ層接続部
１１４Ａ，１１４Ｂ，１１４Ｅ  上面側配線層
１１４Ｃ，１１４Ｄ  下面側配線層
１１５  Ｐ層接続部
１１６，１１８  バンプ
１２０，５２０，６２０  発光素子
１２２  第１の電極(＋)
１２４  第２の電極(−)
１３０  封止構造体
１３２  内部空間
１３４  枠部
１３６  ガラス板
１４０  マザーボード
１４４Ａ，１４４Ｂ  接続端子
１６０，１６２  半田バンプ
１５０，２５０，３５０，４５０，５５０，６５０  実装構造
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
0005394617.tif 000008
【図４Ｄ】
0005394617.tif 000009
【図５Ａ】
0005394617.tif 000010
【図５Ｂ】
0005394617.tif 000011
【図５Ｃ】
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【図５Ｄ】
0005394617.tif 000013
【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図５Ｈ】
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【図５Ｉ】
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【図５Ｊ】
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【図５Ｋ】
0005394617.tif 000020
【図５Ｌ】
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【図５Ｍ】
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【図５Ｎ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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