(57)【特許請求の範囲】
【請求項１】
基板上に形成されたキャリア走行層と、
前記キャリア走行層上に形成され前記キャリア走行層よりもバンドギャップエネルギーが高いキャリア供給層と、
前記キャリア供給層から前記キャリア走行層の表面または内部に到る深さまで形成されたリセス部と、
前記キャリア供給層上に形成されたドレイン電極と、
前記リセス部内を覆うように形成された第１絶縁膜と、
前記第１絶縁膜上に形成され、前記ドレイン電極側のキャリア供給層と重畳するように延設したゲート電極と、
前記ゲート電極と前記ドレイン電極側のキャリア供給層との間に形成され前記第１絶縁膜よりも誘電率が高い第２絶縁膜と、
を備え、
前記ゲート電極は、別体で構成され前記ドレイン電極側に延設する延設部を有し、かつ階段構造を有し、前記階段構造の所定の段が、前記第１絶縁膜と前記第２絶縁膜との境界の延長面から前記ドレイン電極側に延設しており、
前記第２絶縁膜は、前記ゲート電極上で前記延設部との間に介在するように形成された部分を有することを特徴とする電界効果トランジスタ。
【請求項２】
前記第１絶縁膜と前記第２絶縁膜との境界が前記ドレイン電極側のキャリア供給層上に位置することを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項３】
基板上に形成されたキャリア走行層と、
前記キャリア走行層上に形成され前記キャリア走行層よりもバンドギャップエネルギーが高いキャリア供給層と、
前記キャリア供給層から前記キャリア走行層の表面または内部に到る深さまで形成されたリセス部と、
前記キャリア供給層上に形成されたドレイン電極と、
前記リセス部内を覆うように形成された第１絶縁膜と、
前記第１絶縁膜上に形成され、前記ドレイン電極側のキャリア供給層と重畳するように延設したゲート電極と、
前記ゲート電極と前記ドレイン電極側のキャリア供給層との間に形成され前記第１絶縁膜よりも誘電率が高い第２絶縁膜と、
を備え、
前記第１絶縁膜と前記第２絶縁膜との境界が前記ドレイン電極側のキャリア供給層上に位置し、前記ゲート電極は階段構造を有しており、前記階段構造の所定の段が、前記第１絶縁膜と前記第２絶縁膜との境界の延長面から前記ドレイン電極側に延設しており、かつ前記キャリア供給層と前記ゲート電極の前記延長面から延設した部分との間には、前記第２絶縁膜のみが介在していることを特徴とする電界効果トランジスタ。
【請求項４】
前記ゲート電極は、別体で構成され前記ドレイン電極側に延設する延設部を有することを特徴とする請求項３に記載の電界効果トランジスタ。
【請求項５】
前記第１絶縁膜と前記第２絶縁膜との少なくとも一部が重畳していることを特徴とする請求項１〜４のいずれか一つに記載の電界効果トランジスタ。
【請求項６】
前記キャリア走行層および前記キャリア供給層がＩＩＩ族窒化物系化合物半導体からなることを特徴とする請求項１〜５のいずれか一つに記載の電界効果トランジスタ。
【請求項７】
前記第１絶縁膜がＳｉＯ２からなり、前記第２絶縁膜がＳｉＮまたはＡｌ２Ｏ３からなることを特徴とする請求項１〜６のいずれか一つに記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヘテロ構造を有する電界効果トランジスタに関するものである。
【背景技術】
【０００２】
化学式ＡｌxＩｎyＧａ1-x-yＡｓuＰvＮ1-u-v（ただし、０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１、０≦ｕ≦１、０≦ｖ≦１、ｕ＋ｖ＜１）で表されるＩＩＩ族窒化物系化合物半導体に代表されるワイドバンドギャップ半導体は、高い絶縁破壊耐圧、良好な電子輸送特性、良好な熱伝導度を持つので、高温、大パワー、あるいは高周波用半導体デバイスの材料として非常に魅力的である。また、たとえばＡｌＧａＮ／ＧａＮヘテロ構造を有する電界効果トランジスタ（Field  Effect  Transistor：ＦＥＴ）は、ピエゾ効果によって、ヘテロ接合の界面に２次元電子ガスが発生している。この２次元電子ガスは、高い電子移動度とキャリア密度を有しており、多くの注目を集めている。また、ＡｌＧａＮ／ＧａＮヘテロ構造を用いたヘテロ接合ＦＥＴ（ＨＦＥＴ）は、低いオン抵抗、および速いスイッチング速度を持ち、高温動作が可能である。これらの特徴は、パワースイッチング応用に非常に好適である。
【０００３】
また、横型素子において、ノーマリオフ型の動作を実現するために、ＭＯＳ（Metal  Oxide  Semiconductor）ＦＥＴ構造が用いられている。たとえば、特許文献１には、ハイブリッドＭＯＳＨＥＭＴ（High  Electron  Mobility  Transistor）構造と呼ばれる構造を有するノーマリオフ型の電界効果トランジスタが開示されている。この電界効果トランジスタは、キャリア供給層とキャリア走行層とをゲート付近のみにおいてエッチングしてリセス部を形成し、ノーマリオフ型の動作を実現している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２００３／０７１６０７号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に開示される構造の電界効果トランジスタでは、２次元電子ガスがリセス部で分断されている。そのため、大きなドレイン電圧を印加した場合、２次元電子ガスがゲート側から空乏するような電位が形成される。その結果、オン抵抗が増大するという問題がある。
【０００６】
以下、具体的に説明する。図１１は、従来構造の電界効果トランジスタのゲート部における電位およびゲート−ドレイン間のポテンシャルを示す図である。図１１は、アンドープのＧａＮからなるキャリア走行層２１とアンドープのＡｌＧａＮからなるキャリア供給層２２ａ、２２ｂとからなるヘテロ構造にリセス部２３が形成され、リセス部２３においてＳｉＯ２からなる絶縁膜２４とゲート電極２５とによってＭＯＳ構造が形成され、さらにソース電極２６、ドレイン電極２７が形成された構造を示している。
【０００７】
また、グラフＧ１はゲート部における絶縁膜２４にかかる電位の分布を示している。グラフＧ２はゲート−ドレイン間の２次元電子ガスに対するポテンシャルの分布を示している。また、ゲート電極２５にはゲート電圧Ｖｇ、ドレイン電極２７にはドレイン電圧Ｖｄが印加されているとする。Ｖｇｄはゲート−ドレイン間電圧を示している。また、矢印Ｌは絶縁膜２４中の電界を示している。
【０００８】
グラフＧ１に示すように、絶縁膜２４にかかる電位は、ゲート部のドレイン側の端部に近づくにつれて小さくなるように分布している、このため、ゲート部のドレイン側のキャリア走行層２１では、２次元電子ガスの電子濃度が薄くなり、グラフＧ２に示すように、２次元電子ガスのゲート側の端部に電子を掃き出すようなポテンシャルドロップが生じる。その結果、領域Ａ２に示すような、横方向から２次元電子ガスを空乏化するような電界が生じるため、２次元電子ガスがゲート側から空乏化し、オン抵抗が増大することとなる。
【０００９】
この空乏化は、ゲート側に２次元電子ガスが蓄積するようなポテンシャルを形成するような素子構造を採用することによって解決出来ると考えられる。そのためには、たとえばゲート電極と２次元電子ガスとが重なる領域ができるようにゲート電極をキャリア供給層上まで延設したフィールドプレート構造を採用して、ゲート側の領域での２次元電子ガスに対する電位を変化させて、空乏化を防ぐ方法が考えられる。
【００１０】
しかしながら、従来構造の電界効果トランジスタにおいて、単にゲート電極を延設してフィールドプレート構造を採用しただけでは、以下の問題が生じると考えられる。すなわち、フィールドプレートと２次元電子ガスとの間の絶縁膜が薄い場合、オフ状態ではフィールドプレートの先端に従来構造の場合よりの大きな電界が集中するようになり、素子の耐圧が劣化する。また、この耐圧の劣化を防止するためにキャリア供給層とゲート電極の延設部との間の絶縁膜を厚くすると、２次元電子ガスに対するゲート側の領域の電位を十分に変化させることができず、２次元電子ガスの空乏化を防ぐことができない。しかし、電位を十分に変化させるために絶縁膜を高誘電率の材料にすると、膜質の問題によりゲート部における絶縁膜とチャネルが形成されるキャリア走行層との間の信頼性の確保が難しいという問題が発生する。
【００１１】
本発明は、上記に鑑みてなされたものであって、オン抵抗が低く耐圧および信頼性が高い電界効果トランジスタを提供することを目的とする。
【課題を解決するための手段】
【００１２】
上述した課題を解決し、目的を達成するために、本発明に係る電界効果トランジスタは、基板上に形成されたキャリア走行層と、前記キャリア走行層上に形成され前記キャリア走行層よりもバンドギャップエネルギーが高いキャリア供給層と、前記キャリア供給層から前記キャリア走行層の表面または内部に到る深さまで形成されたリセス部と、前記キャリア供給層上に形成されたドレイン電極と、前記リセス部内を覆うように形成された第１絶縁膜と、前記第１絶縁膜上に形成され、前記ドレイン電極側のキャリア供給層と重畳するように延設したゲート電極と、前記ゲート電極と前記ドレイン電極側のキャリア供給層との間に形成され前記第１絶縁膜よりも誘電率が高い第２絶縁膜と、を備えることを特徴とする。
【００１３】
また、本発明に係る電界効果トランジスタは、上記の発明において、前記ゲート電極は、別体で構成され前記ドレイン電極側に延設する延設部を有することを特徴とする。
【００１４】
また、本発明に係る電界効果トランジスタは、上記の発明において、前記第１絶縁膜と前記第２絶縁膜との境界が前記ドレイン電極側のキャリア供給層上に位置することを特徴とする。
【００１５】
また、本発明に係る電界効果トランジスタは、上記の発明において、前記ゲート電極は階段構造を有しており、前記階段構造の所定の段が、前記第１絶縁膜と前記第２絶縁膜との境界の延長面から前記ドレイン電極側に延設していることを特徴とする。
【００１６】
また、本発明に係る電界効果トランジスタは、上記の発明において、前記第１絶縁膜と前記第２絶縁膜との少なくとも一部が重畳していることを特徴とする。
【００１７】
また、本発明に係る電界効果トランジスタは、上記の発明において、前記キャリア走行層および前記キャリア供給層がＩＩＩ族窒化物系化合物半導体からなることを特徴とする。
【００１８】
また、本発明に係る電界効果トランジスタは、上記の発明において、前記第１絶縁膜がＳｉＯ２からなり、前記第２絶縁膜がＳｉＮまたはＡｌ２Ｏ３からなることを特徴とする。
【発明の効果】
【００１９】
本発明によれば、オン抵抗が低く耐圧および信頼性が高い電界効果トランジスタを実現できるという効果を奏する。
【図面の簡単な説明】
【００２０】
【図１】図１は、実施の形態１に係るＭＯＳＦＥＴの模式的な断面図である。
【図２】図２は、図１に示すＭＯＳＦＥＴの製造方法の一例を説明する図である。
【図３】図３は、図１に示すＭＯＳＦＥＴの製造方法の一例を説明する図である。
【図４】図４は、図１に示すＭＯＳＦＥＴの製造方法の一例を説明する図である。
【図５】図５は、図１に示すＭＯＳＦＥＴの製造方法の一例を説明する図である。
【図６】図６は、実施の形態１の変形例に係るＭＯＳＦＥＴの模式的な断面図である。
【図７】図７は、実施の形態２に係るＭＯＳＦＥＴの模式的な断面図である。
【図８】図８は、図７に示すＭＯＳＦＥＴの製造方法の一例を説明する図である。
【図９】図９は、図７に示すＭＯＳＦＥＴの製造方法の一例を説明する図である。
【図１０】図１０は、図７に示すＭＯＳＦＥＴの製造方法の一例を説明する図である。
【図１１】図１１は、従来構造の電界効果トランジスタのゲート部における電位およびゲート−ドレイン間のポテンシャルを示す図である。
【発明を実施するための形態】
【００２１】
以下に、図面を参照して本発明に係る電界効果トランジスタの実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、以下では、ＭＯＳ型電界効果トランジスタを適宜ＭＯＳＦＥＴと記載する。
【００２２】
（実施の形態１）
図１は、本発明の実施の形態１に係るＭＯＳＦＥＴの模式的な断面図である。このＭＯＳＦＥＴ１００は、（１１１）面を主表面とするＳｉからなる基板１上に、ＡｌＮ層を最下層とするＡｌＮ／ＧａＮの積層構造からなるバッファ層２を介して形成されたキャリア走行層３と、キャリア走行層３上に形成されたキャリア供給層４ａ、４ｂとを備えている。
【００２３】
キャリア走行層３は、アンドープのＧａＮからなり、厚さがたとえば２ｎｍ以上５００ｎｍ以下、望ましくは５ｎｍ以上８０ｎｍ以下のものである。また、キャリア供給層４ａ、４ｂは、キャリア走行層３を構成するＧａＮよりもバンドギャップエネルギーが高い、アンドープのＡｌＧａＮからなり、厚さが１〜５０ｎｍ、好ましくは２０〜２５ｎｍのものである。また、キャリア供給層４ａ、４ｂは、Ａｌ組成比が０．２５であるが、Ａｌ組成比については特に限定されず、たとえば０．０１〜０．９９とできる。また、キャリア供給層４ａ、４ｂは、キャリア走行層３の表面に到る深さまで形成されたリセス部５によって離隔している。リセス部５の幅は、たとえば２μｍ程度である。
【００２４】
キャリア走行層３のキャリア供給層４ａ、４ｂとのヘテロ接合界面には、キャリア走行層３とキャリア供給層４ａ、４ｂとのエネルギーバンドギャップの違いに起因して、２次元電子ガスＧａ、Ｇｂが発生している。これらの２次元電子ガスＧａ、Ｇｂは、リセス部５の存在によって分断されている。
【００２５】
さらに、ＭＯＳＦＥＴ１００は、キャリア供給層４ａ、４ｂ上にリセス部５を挟むように形成されたソース電極１０およびドレイン電極１１と、キャリア供給層４ａ、４ｂの一部およびリセス部５内を覆うように形成された第１絶縁膜６と、第１絶縁膜６上に形成されたゲート電極７と、キャリア供給層４ａ、４ｂ上に形成された第２絶縁膜８ａ、８ｂと、を備えている。
【００２６】
ゲート電極７は延設部９を有しており、ドレイン電極１１側のキャリア供給層４ａと重畳するように延設している。また、第２絶縁膜８ａは、ゲート電極７とキャリア供給層４ａとの間に形成されている。
【００２７】
なお、ソース電極１０およびドレイン電極１１は、キャリア供給層４ａ、４ｂとオーミック接触するＴｉ／Ａｌの積層構造からなる。ゲート電極７はリン（Ｐ）などの不純物を添加したポリシリコンからなる。延設部９はニッケル（Ｎｉ）などの金属のシリサイドからなり、ゲート電極７とは別体で構成されているが、ゲート電極７と同電位でありゲート電極７の一部として機能する。また、第１絶縁膜６は膜厚が２０ｎｍ〜２００ｎｍのＳｉＯ２からなり、第２絶縁膜８ａ、８ｂは膜厚が５０ｎｍ〜８００ｎｍのＳｉＯ２よりも誘電率が高いＡｌ２Ｏ３やＳｉＮからなる。
【００２８】
ここで、リセス部５には、ゲート電極７、第１絶縁膜６、キャリア走行層３によるＭＯＳ構造が形成されている。これによって、ゲート電圧の印加によってリセス部５の直下にチャネルが形成されるノーマリオフ型の動作が実現される。第１絶縁膜６は膜質が良いＳｉＯ２からなるため、ＭＯＳＦＥＴ１００の信頼性は高いものとなる。
【００２９】
一方、第２絶縁膜８ａは、ゲート電極７の延設部９とドレイン電極１１側のキャリア供給層４ａとが重畳する領域ＳＡ１（好ましくは、幅１μｍ〜６μｍ）に形成されており、かつ第１絶縁膜６よりも誘電率が高いものである。その結果、たとえばゲート電圧を１０Ｖ、ドレイン電圧を３Ｖ以上５Ｖ以下として動作させる際に、ドレイン電圧が高い場合に、オフ状態での耐圧の劣化を防止するために第２絶縁膜８ａを厚くしても、２次元電子ガスＧａのゲート側端部における空乏化を防止することができるため、ＭＯＳＦＥＴ１００はオン抵抗が低く耐圧が高いものとなる。
【００３０】
したがって、本実施の形態１に係るＭＯＳＦＥＴ１００は、オン抵抗が低く耐圧および信頼性が高いものとなる。
【００３１】
（製造方法）
つぎに、本実施の形態１に係るＭＯＳＦＥＴ１００の製造方法について説明する。図２〜図５は、ＭＯＳＦＥＴ１００の製造方法の一例を説明する図である。なお、以下では、有機金属気相成長（ＭＯＣＶＤ）法を用いた場合について説明するが、結晶成長方法は特に限定はされない。
【００３２】
はじめに、図２に示すように、（１１１）面を主表面とするＳｉからなる基板１をＭＯＣＶＤ装置内に導入し、基板１上にＡｌＮ／ＧａＮの積層構造からなるバッファ層２、アンドープのＧａＮからなるキャリア走行層３、アンドープのＡｌＧａＮからなるキャリア供給層４を順次形成する。なお、原料としてはトリメチルガリウム（ＴＭＧ）、トリメチルアルミニウム（ＴＭＡ）、アンモニア（ＮＨ３）を適宜組み合わせて用いる。
【００３３】
つぎに、図３に示すように、キャリア供給層４上にＳｉＯ２膜を形成し、フォトリソグラフィ技術を用いて、リセス部５を形成するためのパターンを施したマスクＭを作製し、その後選択エッチングを行ってリセス部５を形成する。これによって、キャリア供給層４は分離され、キャリア供給層４ａ、４ｂが形成される。
【００３４】
つぎに、図４に示すように、マスクＭを除去し、ＲＣＡ洗浄を行った後、キャリア供給層４ａ、４ｂおよびリセス部５内を覆うようにＳｉＯ２からなる第１絶縁膜６を形成する。さらにリセス部５の第１絶縁膜６上にポリシリコンからなるゲート電極７を形成する。
【００３５】
つぎに、図５に示すように、ゲート電極７をマスクとしてゲート電極７の直下以外の第１絶縁膜６を除去した後、ＳｉＯ２膜を形成し、ソース電極１０およびドレイン電極１１を形成すべき領域のＳｉＯ２膜を除去し、スパッタ法とリフトオフ法とを用いてキャリア供給層４ａ、４ｂ上にそれぞれソース電極１０およびドレイン電極１１を形成し、オーミック接触のための６００℃、１０分のアニールを行なう。さらに、その後、残りのＳｉＯ２膜を除去し、ソース電極１０とドレイン電極１１との間にＡｌ２Ｏ３またはＳｉＮからなる第２絶縁膜８を形成する。
【００３６】
その後、ゲート電極７の一部が露出するように第２絶縁膜８の一部を除去し、スパッタ法とリフトオフ法とを用いて延設部９を形成する。これによって、図１に示すＭＯＳＦＥＴ１００が完成する。
【００３７】
（変形例）
図６は、実施の形態１の変形例に係るＭＯＳＦＥＴの模式的な断面図である。図６に示すように、このＭＯＳＦＥＴ２００は、図１に示す実施の形態１に係るＭＯＳＦＥＴ１００において、第２絶縁膜８ａ、８ｂをＡｌ２Ｏ３やＳｉＮからなる第２絶縁膜１２ａ、１２ｂに置き換え、延設部９を金属シリサイドからなる延設部１３に置き換えた構成を有している。
【００３８】
このＭＯＳＦＥＴ２００は、ゲート電極７と延設部１３とを合わせた構造が全体的にドレイン電極１１側に向かって階段構造を有している。ここで、この階段構造は、２段目の段１３ａが、第１絶縁膜６と第２絶縁膜１２ａとの境界の延長面Ｓからドレイン電極１１側に延設する構造となっている。このような構造とすることで、２段目の段１３ａ全体が、第２絶縁膜１２ａを挟んでキャリア供給層４ａと重畳する領域ＳＡ２（好ましくは、幅１μｍ〜６μｍ）を形成し、２次元電子ガスの空乏化の防止に寄与することとなる。
【００３９】
なお、ゲート電極の階段構造がさらに多段構造の場合は、３段目の以上の任意の段が当該延長面からドレイン電極側に延設するような構造としてもよい。
【００４０】
（実施の形態２）
図７は、本発明の実施の形態２に係るＭＯＳＦＥＴの模式的な断面図である。図７に示すように、このＭＯＳＦＥＴ３００は、図１に示す実施の形態１に係るＭＯＳＦＥＴ１００において、第２絶縁膜８ａ、８ｂをＡｌ２Ｏ３やＳｉＮからなる第２絶縁膜１４ａ、１４ｂに置き換え、第１絶縁膜６をＳｉＯ２からなる第１絶縁膜１５に置き換え、ゲート電極７および延設部９を、不純物を添加したポリシリコンからなるゲート電極１６に置き換えた構成を有している。
【００４１】
リセス部５では、リセス部５内を覆うように膜質の良い第１絶縁膜１５が形成されているため、ＭＯＳＦＥＴ１００の信頼性は高いものとなる。一方、第２絶縁膜１４ａは、ゲート電極１６のドレイン電極１１側に延設した部分とキャリア供給層４ａとが重畳する領域ＳＡ３（好ましくは、幅１μｍ〜６μｍ）に形成されており、かつ第１絶縁膜１５よりも誘電率が高いものである。その結果、このＭＯＳＦＥＴ３００は、実施の形態１に係るＭＯＳＦＥＴ１００と同様に、オン抵抗が低く耐圧が高いものとなる。したがって、本実施の形態２に係るＭＯＳＦＥＴ３００は、オン抵抗が低く耐圧および信頼性が高いものとなる。
【００４２】
また、このＭＯＳＦＥＴ３００は、ゲート電極１６が単体のものから構成されているので、その構成および製造工程が簡易なものとなる。
【００４３】
なお、領域ＳＡ３からドレイン電極１１側においては、第１絶縁膜１５と第２絶縁膜１４ａとが重畳している。第１絶縁膜１５と第２絶縁膜１４ａとの上下関係は特に限定されないが、第２絶縁膜１４ａがＡｌ２Ｏ３やＳｉＮの場合は、ＡｌＧａＮであるキャリア供給層４ａに対して良好な膜質にできるため、第２絶縁膜１４ａがキャリア供給層４ａと接触するように重畳するほうが好ましい。
【００４４】
（製造方法）
つぎに、本実施の形態２に係るＭＯＳＦＥＴ３００の製造方法について説明する。図８〜図１０は、ＭＯＳＦＥＴ３００の製造方法の一例を説明する図である。
【００４５】
はじめに、図８に示すように、図２に示すＭＯＳＦＥＴ１００を製造する場合と同様に、基板１上にバッファ層２、キャリア走行層３、キャリア供給層４を順次形成し、さらにＡｌ２Ｏ３またはＳｉＮからなる第２絶縁膜１４を形成する。
【００４６】
つぎに、図９に示すように、フォトリソグラフィ技術を用いて第２絶縁膜１４の一部を除去し、第２絶縁膜１４ａ、１４ｂを形成した後に、全面にＳｉＯ２膜を形成し、フォトリソグラフィ技術と選択エッチングとにより、リセス部５を形成する。これによって、キャリア供給層４は分離され、キャリア供給層４ａ、４ｂが形成される。
【００４７】
つぎに、図１０に示すように、ＲＣＡ洗浄を行った後、第２絶縁膜１４ａ、１４ｂ、キャリア供給層４ａ、４ｂおよびリセス部５内を覆うようにＳｉＯ２からなる第１絶縁膜１５を形成する。
【００４８】
つぎに、リセス部５の第１絶縁膜１５上にポリシリコンからなるゲート電極１６を形成し、ソース電極１０およびドレイン電極１１を形成すべき領域の第１絶縁膜１５、第２絶縁膜１４ａ、１４ｂを除去し、スパッタ法とリフトオフ法とを用いてキャリア供給層４ａ、４ｂ上にそれぞれソース電極１０およびドレイン電極１１を形成し、オーミック接触のための６００℃、１０分のアニールを行なう。これによって、図７に示すＭＯＳＦＥＴ３００が完成する。
【００４９】
なお、上記実施の形態では、リセス部はキャリア走行層の表面に到る深さまで形成したものであるが、キャリア走行層の内部に到る深さまで形成してもよい。また、第１絶縁膜と第２絶縁膜との境界は、ドレイン電極側のキャリア供給層上に位置すれば特に限定はされないが、キャリア供給層上における延設したゲート電極と第２絶縁膜とが重畳する領域の幅が１μｍ〜６μｍになるようにすることが好ましい。
【００５０】
また、上記実施の形態は、キャリア走行層がＧａＮからなり、キャリア供給層がＡｌＧａＮからなるものであるが、キャリア走行層やキャリア供給層の材料としては、所望の導電型やバンドギャップエネルギーを有する他のＩＩＩ族窒化物系化合物半導体材料や、ヘテロ構造を形成できるＧａＡｓ系、ＩｎＰ系、ＳｉＧｅ系などの材料を適宜用いることができる。また、ゲート電極はポリシリコンに限らず、金属シリサイドなどの金属材料を用いてもよい。また、第１絶縁膜としては、使用する半導体材料に対して所望の信頼性を実現できる膜質のものであれば特に限定されず、たとえばＳｉＯ２、Ａｌ２Ｏ３、ＳｉＮ、ＨｆＯ２を使用できる。第２絶縁膜としては、第１絶縁膜よりも誘電率が高いものであれば特に限定されず、たとえばＳｉＮ、Ａｌ２Ｏ３、Ｓｃ２Ｏ３、ＺｒＯ２、ＨｆＯ２、Ｔａ２Ｏ５を使用できる。
【００５１】
また、上記各実施形態の基板についても、Ｓｉ基板に限らず、所望の半導体材料を結晶成長させることが可能な基板を用いることができ、たとえばＩＩＩ族窒化物系化合物半導体材料であればＳｉＣ基板、サファイア基板、ＧａＮ基板、ＭｇＯ基板、ＺｎＯ基板などを用いることができる。
【００５２】
また、上記各実施形態の各構成要素を適宜組み合わせて構成したものも本発明に含まれる。たとえば、実施の形態２において、ゲート電極の延設部を別体で構成してもよいし、ゲート電極を階段構造として、所定の段が第１絶縁膜と第２絶縁膜との境界の延長面からドレイン電極側に延設するようにしてもよい。
【符号の説明】
【００５３】
１  基板
２  バッファ層
３  キャリア走行層
４、４ａ、４ｂ  キャリア供給層
５  リセス部
６、１５  第１絶縁膜
７、１６  ゲート電極
８、８ａ、８ｂ、１２ａ、１２ｂ、１４、１４ａ、１４ｂ  第２絶縁膜
９、１３  延設部
１０  ソース電極
１１  ドレイン電極
１３ａ  段
１００〜３００  ＭＯＳＦＥＴ
Ｇａ、Ｇｂ  ２次元電子ガス
Ｍ  マスク
Ｓ  延長面
ＳＡ１〜ＳＡ３  領域
【図１】
0005638846.tif 000002
【図２】
0005638846.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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