(57)【特許請求の範囲】
【請求項１】
一導電型半導体基板の一方の主面に、
他導電型ベース領域と、
該他導電型ベース領域内の表面層に選択的に形成される一導電型エミッタ領域と、
該エミッタ領域表面と前記一導電型半導体基板の一方の主面とに挟まれる前記他導電型ベース領域表面に、ゲート絶縁膜を介して載置されるゲート電極を備えるＭＯＳゲート構造と、を有し、
前記半導体基板の他方の主面では、
該他方の主面から前記一方の主面に向かって垂直な深さ方向の凹部であって、該他方の主面に平行に沿う方向では所要の周期で繰り返す複数の凹部と、
該複数の凹部に挟まれる凸部であって、該凸部表面が前記他方の主面である複数の凸部と、を備え、
前記凹部の底部表層に他導電型コレクタ領域と、前記複数の凹部のそれぞれの底部表層から前記一方の主面に向かって前記コレクタ領域よりも深い位置に該コレクタ領域から離間する一導電型第１フィールドストップ領域と、をそれぞれ備え、
前記凸部の表層に一導電型カソード領域と、前記凸部の表層から前記一方の主面に向かってカソード領域より深く前記コレクタ領域よりも浅い位置の前記凸部に前記カソード領域から離間する一導電型第２フィールドストップ領域と、をそれぞれ備えることを特徴とする逆導通形絶縁ゲート型バイポーラトランジスタ。
【請求項２】
前記ＭＯＳゲート構造が、前記エミッタ領域に接する表面から垂直方向に延び、前記他導電型ベース領域を貫通する深さのトレンチを備え、該トレンチ内にゲート絶縁膜を介して前記他導電型ベース領域に対向するように埋め込まれるゲート電極を備えることを特徴とする請求項１記載の逆導通形絶縁ゲート型バイポーラトランジスタ。
【請求項３】
前記凸部の高さをＤ、該凸部の幅をＬｂとすると、Ｄ≧５Ｌｂであることを特徴とする請求項２記載の逆導通形絶縁ゲート型バイポーラトランジスタ。
【請求項４】
前記第２フィールドストップ領域の最大ネット濃度の位置が、凸部内部に形成されていることを特徴とする請求項３記載の逆導通形絶縁ゲート型バイポーラトランジスタ。
【請求項５】
前記凹部と前記凸部の合計幅に対する凹部の幅の比が０．７以下であることを特徴とする請求項４記載の逆導通形絶縁ゲート型バイポーラトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型バイポーラトランジスタ（以降、ＩＧＢＴと略記することもある）と、該ＩＧＢＴに逆並列接続されるダイオードとが同一半導体基板上に併設される逆導通形絶縁ゲート型バイポーラトランジスタ（以降、ＲＣ−ＩＧＢＴと略記することもある）およびその製造方法の改良に関する。
【背景技術】
【０００２】
絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）や還流用ダイオード（以下、ＦＷＤ）等の６００Ｖ、１２００Ｖ、１７００Ｖ耐圧クラスの電力用半導体装置の特性改善が進んでいる。このような電力用半導体装置の用途は、高効率で省電力なコンバータ・インバータ等の電力変換装置であり、回転モータやサーボモータの制御に不可欠である。また、このような電力制御装置は、低損失（省電力）、高速高効率、そして環境に優しい特性が急速に市場から要求されている。このような要求に対して、ＩＧＢＴでは、たとえば、ウエハプロセスでのウエハ割れ防止を考慮に入れて通常採用される厚いウエハでスタートさせたプロセスのできるだけ後半で、ウエハをＭＯＳゲート側とは反対側の裏面から特性の許す限り薄く研削する工程を設けている。さらに、この裏面の研削面から充分に設計的に吟味された不純物濃度で不純物元素をイオン注入および活性化処理を施すことにより、低コストで、低オン電圧など電気的損失の低い半導体デバイスとする製造方法が開発されている。近年は、前述のような低コストで、低損失特性の得られる半導体基板の厚さを薄くする製造方法による半導体デバイスの開発・製造が特に電力用半導体装置では主流となりつつある。特に低損失ＩＧＢＴには、さらには裏面側にフィールドストップ領域という、空乏層の伸張をｐ＋コレクタ領域の手前で抑制する層を前述の裏面研削側から導入して形成する工程が不可欠となっている。またさらに、ＩＧＢＴを含む関連チップの小型化のため、ＩＧＢＴと逆並列ＦＷＤとを同一半導体基板に一体化して内蔵する構造、すなわち逆導通形ＩＧＢＴ（以下、ＲＣ−ＩＧＢＴ）についても開発が進んでいる。
【０００３】
このＲＣ−ＩＧＢＴに関して、半導体チップの面内を二分してＩＧＢＴ部とＦＷＤ部の主要活性部を並べて配置する構造（特許文献１）、または、表面はＭＯＳゲート部のみとして通常のＩＧＢＴと同じパターン面付けとし、裏面にＦＷＤ部となるｎ＋カソード領域およびＩＧＢＴ部となるｐ＋コレクタ領域を併設配置するコレクタショート型のものが知られている（特許文献２）。ＩＧＢＴとＦＷＤを逆並列接続となるように配置する場合、チップの外周部となる耐圧構造を共有することによりチップサイズを節約できる。これは、特に電流容量の小さいデバイス（２０Ａ以下）では、耐圧構造部面積比率が高いので、２０％程度の大きな面積低減効果が得られる。
また、前記特許文献２のコレクタショート型と言われるＲＣ−ＩＧＢＴは特許文献３、４にも開示されている。裏面のコレクタ領域側に、前述のようにｎ＋カソード領域とｐ＋コレクタ領域とを併設してコレクタショート型にすると、ｐ＋コレクタ領域だけのＩＧＢＴに比べて、ゲートオンの際には、ＭＯＳゲートから注入された電子がＦＷＤのｎ＋カソード領域に抜け易くなってｐｎ接合面近傍にたまり難くなるので、相対的にｐ＋コレクタ領域の電位がビルトイン電圧以上になり難くなる。そのため、コレクタショート型のＩＧＢＴでｐ＋コレクタ領域からホールが注入され、ＩＧＢＴのドリフト層に伝導度変調を生じさせるためには、電子がｐ＋コレクタ領域直近を通過してｎ＋カソード領域に抜ける際に、接合面に沿って流れる電子電流により生じる電圧降下が、ｐｎ接合のビルトイン電圧（約０．８Ｖ）以上になるように工夫する必要がある（以下、この現象をラッチアップという）。さらにフィールドストップ領域のような高不純物濃度ｎ＋領域を形成する場合、ＭＯＳゲートから注入された電子は、この領域を経由してｎ＋カソード領域に抜けるため、特に接合面近傍で、電圧降下（電子の流れを電流の流れとして見たときの現象で、電子の流れ方向と電流の方向は逆になる）が極めて小さくなり、ラッチアップが生じ難くなる。すなわち、接合面近傍の電圧降下を前記ラッチアップに必要な値にするために大きい電子電流を必要とするので、オン状態のＩ−Ｖ波形に“飛び”が発生し、ＩＧＢＴ部がオン状態になり難い（ラッチアップし難い）状態となる。このラッチアップを容易にするために、裏面のｐ＋コレクタ領域表面から、より深い位置のｎ型層に達するトレンチを形成してｎ＋カソード領域を物理的に部分的に遮蔽して接合面に沿った方向の抵抗を大きくすることによりラッチアップを容易にする方法が開示されている（特許文献５）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−３６３３２８号公報（図１）
【特許文献２】特開２００５−１０１５１４号公報（図１）
【特許文献３】特許４０９７４１６号公報（図１）
【特許文献４】特開２００８−４２０７３号公報（図２）
【特許文献５】特開２００７−１８４４８６号公報（図４）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のＲＣ−ＩＧＢＴあるいはコレクタショート型ＩＧＢＴの場合、ドリフト層に伝導度変調を起こすには、前述のラッチアップが必要不可欠であるが、逆導通形でなく、コレクタショート型でもない通常のＩＧＢＴに比べると、ｐ＋コレクタ領域側にｎ＋カソード領域があることに起因してラッチアップが容易ではなく、スナップバック現象が生じ易い。一方で、スイッチング損失や導通損失を低くするには、ｎドリフト層中のｐ＋コレクタ領域側に高不純物濃度のフィールドストップ領域（以降、ｎ＋ＦＳ領域）を設ける必要がある。しかしながら、前述のようにｎ＋ＦＳ領域は高不純物濃度であって低抵抗なので、電子の注入による電圧降下機能が小さく、やはりラッチアップを阻害する要因となる。このように、電力変換装置用のＲＣ−ＩＧＢＴでは、ラッチアップを阻害する要因を二つ備えている。
前記特許文献１に記載のように、主要活性部をＦＷＤとＩＧＢＴとに二分して配置する構造では、たとえばＩＧＢＴ部の裏面のｐ＋コレクタ領域の面に沿った方向の長さ（幅）は、接合面近傍を電子電流が通る際の電圧降下を前述のようにビルトイン電圧以上にし易くするためには、最低限１００μｍは確保しなければならない。特に低抵抗のｎ＋ＦＳ領域がある場合、この幅はさらに大きくなり、２００〜３００μｍは必要となる。一方で、ＩＧＢＴとＦＷＤを１チップに一体化することによる面積低減率は、前述のように、２０Ａ程度小容量クラスでも２０％がせいぜいである。さらには、実際のチップコストには、工数増加や材料費増加等を伴う影響から、コストを考慮にいれると、一体化によるコスト低減率は１０％以下にまで下がる。従って、チップコストの３０％低減を確保するには、チップ面積を４０％以上低減する必要がある。しかし、前記特許文献１の記載のように、ＩＧＢＴ部とＦＷＤ部を１チップに一体化するにしても、同一半導体基板に主要活性部を二分して一体化するだけでは、チップコストの３０％低減効果を得ることは到底無理である。しかも、前述のようにｎ＋ＦＳ領域を備えるＲＣ−ＩＧＢＴ構成にする場合、ＩＧＢＴ部単独で２００μｍ以上の幅を確保すると、ＦＷＤはたとえば１００μｍ程度の幅の面積が必要で、最低でも３００μｍの活性部の長さ（幅）が必要になる。また、前記特許文献５の記載のように、裏面のｐ＋コレクタ領域（ＩＧＢＴ部）とｎ＋カソード領域（ＦＷＤ部）を、裏面から深いトレンチで隔てる構造では、ＩＧＢＴ部の差し渡し長さ（幅）は、確かに短くすることができる。しかしながら、幅１００μｍ以下の場合、トレンチより深いｎドリフト層の中心部分で、ＭＯＳゲートから注入された電子は静電ポテンシャル分布に従い、ＦＷＤ部の方に流れてしまい、ラッチアップは起きにくくなる。従って、前記特許文献５の記載の方法では、せっかくＩＧＢＴとＦＷＤを１チップに一体化しても、そのメリットを十分享受できず、チップコストも低減することができない。
【０００６】
本発明は以上説明した点に鑑みてなされたものであり、本発明の目的は、半導体基板上でＩＧＢＴ部とＦＷＤ部とを一体化して、同一の活性部で動作させることができ、チップコストを３０％以上低減することができる逆導通形絶縁ゲート型バイポーラトランジスタを提供することである。
【課題を解決するための手段】
【０００７】
前記課題を解決して、本発明の目的を達成するために、本発明では、
一導電型半導体基板の一方の主面に、
他導電型ベース領域と、
該他導電型ベース領域内の表面層に選択的に形成される一導電型エミッタ領域と、
該エミッタ領域表面と前記一導電型半導体基板の一方の主面とに挟まれる前記他導電型ベース領域表面に、ゲート絶縁膜を介して載置されるゲート電極を備えるＭＯＳゲート構造と、を有し、
前記半導体基板の他方の主面では、
該他方の主面から前記一方の主面に向かって垂直な深さ方向の凹部であって、該他方の主面に平行に沿う方向では所要の周期で繰り返す複数の凹部と、
該複数の凹部に挟まれる凸部であって、該凸部表面が前記他方の主面である複数の凸部と、を備え、
前記凹部の底部表層に他導電型コレクタ領域と、前記複数の凹部のそれぞれの底部表層から前記一方の主面に向かって前記コレクタ領域よりも深い位置に該コレクタ領域から離間する一導電型第１フィールドストップ領域と、をそれぞれ備え、
前記凸部の表層に一導電型カソード領域と、前記凸部の表層から前記一方の主面に向かってカソード領域より深く前記コレクタ領域よりも浅い位置の前記凸部に前記カソード領域から離間する一導電型第２フィールドストップ領域と、をそれぞれ備える逆導通形絶縁ゲート型バイポーラトランジスタとする。
本発明では、前記ＭＯＳゲート構造が、前記エミッタ領域に接する表面から垂直方向に延び、前記他導電型ベース領域を貫通する深さのトレンチを備え、該トレンチ内にゲート絶縁膜を介して前記他導電型ベース領域に対向するように埋め込まれるゲート電極を備えることが好ましい。
また、前記凸部の高さをＤ、該凸部の幅をＬｂとすると、Ｄ≧５Ｌｂである逆導通形絶縁ゲート型バイポーラトランジスタとすることがより好ましい。
【０００８】
また、前記第２フィールドストップ領域の最大ネット濃度の位置が、凸部内部に形成されていることもより望ましい。
さらに、前記凹部と前記凸部の合計幅に対する凹部の幅の比が０．７以下にすることがいっそう、望ましい。
【発明の効果】
【０００９】
本発明によれば、半導体基板上でＩＧＢＴ部とＦＷＤ部とを一体化して、同一の活性部で動作させることができ、チップコストを３０％以上低減することができる逆導通形絶縁ゲート型バイポーラトランジスタを提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明にかかる実施例１のＲＣ−ＩＧＢＴの要部断面図と斜視図である。
【図２】本発明のＲＣ−ＩＧＢＴのオン電圧と、裏面側に形成した段差の凹部幅との関係を示す図である。
【図３】本発明のＲＣ−ＩＧＢＴのオン電圧と、ｐ＋コレクタ領域とＦＷＤ部のｎ＋ＦＳ領域との間の距離との関係を示す図である。
【図４】本発明のＲＣ−ＩＧＢＴのオン電圧と、ｎ＋ＦＳ領域の位置がｐ＋コレクタ領域およびにｎ＋カソード領域それぞれに隣接する場合に、裏面側に形成した段差の凹部幅との関係を示す図である。
【図５】本発明のＲＣ−ＩＧＢＴのオン電圧と、一セルピッチに対する凹部幅の比との関係を示す図である。
【発明を実施するための形態】
【００１１】
以下、本発明の逆導通形絶縁ゲート型バイポーラトランジスタ（ＲＣ−ＩＧＢＴ）にかかる実施例１について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例１の記載に限定されるものではない。以下の説明では、前述の一導電型をｎ型、他導電型をｐ型とするが、逆の極性でも得られる効果は同じである。
【実施例１】
【００１２】
図１（ａ）、（ｂ）は、本発明にかかる実施例１を示すＲＣ−ＩＧＢＴのチップの要部断面図と斜視図である。図１（ｂ）では、図１（ａ）の層間絶縁膜１７とエミッタ電極１５は省かれている。以下、本発明のＲＣ−ＩＧＢＴの構造と製造方法について、詳細に説明する。
従来のＲＣ−ＩＧＢＴは、同一半導体基板上に通常のＦＳ−ＩＧＢＴにＦＷＤを逆並列接続に内蔵させる構造を有する。ＲＣ−ＩＧＢＴでは、通常このＦＷＤを逆並列接続とするために、半導体基板の表面側のＭＯＳゲート構造に含まれるｐベース層をアノード層とし、裏面側に、通常のｐ＋コレクタ領域の一部をカソード層となるｎ＋カソード領域に置き換える構造を有する。
本発明の実施例１にかかるＲＣ−ＩＧＢＴ１００では、半導体基板の表面側のＭＯＳゲート構造３０については、図１（ａ）、（ｂ）に示すように、従来のトレンチ型ＩＧＢＴと同様の構成を備える。しかし、前記半導体基板の裏面側には、周期状に微細な凹凸を複数繰り返す段差を有し、この段差の凹部３１底面にそれぞれｐ＋コレクタ領域２０が設けられ、前記段差の凸部３２表面にはｎ＋カソード領域２１をそれぞれ備える構成にされる。この段差の凹凸を一セットとする周期（ピッチ）は後述する理由により５μｍ以下にされることが好ましい。このＲＣ−ＩＧＢＴはｐ＋コレクタ領域２０の厚さ方向に対応する半導体基板部分をＩＧＢＴ部４０、ｎ＋カソード領域２１に対応する半導体基板部分をＦＷＤ部５０とする構造を有する。
【００１３】
この実施例１のＲＣ−ＩＧＢＴ１００は、前述のように、裏面から見ると、面積の小さいセル状に区分されるＩＧＢＴ部４０とＦＷＤ部５０とが相互に隣接する構造にされるが、表面からはＩＧＢＴ部４０とＦＷＤ部５０とを区別できないようにＩＧＢＴ部とＦＷＤの主要活性部には共通の金属電極が被着されて一体化、共通化されている。
また、セル状に区分される前記ＩＧＢＴ部４０とＦＷＤ部５０はそれぞれ異なる位置に第１ｎ＋ＦＳ領域３３ａおよび第２ｎ＋ＦＳ領域３３ｂを備える。つまり、ＩＧＢＴ部４０の第１ｎ＋ＦＳ領域３３ａは、前記段差の凹部３１底部よりも深い位置のｎ−ドリフト層９内にｐ＋コレクタ領域２０と同じ程度の幅で配置される。一方、ＦＷＤ部５０の第２ｎ＋ＦＳ領域３３ｂは、ｎ＋カソード領域２１よりは深い部分であるが、前記段差の凸部３２の中に配置される。
段差の凸部の側壁部分には、絶縁膜３４で被覆されることが望ましいが、この絶縁膜３４は無くても、本発明の効果は得られる。
次に、本発明のＲＣ−ＩＧＢＴ１００にかかる実施例１について、定格電圧１２００Ｖ、定格電流７５Ａ、チップサイズ８ｍｍ×８ｍｍの場合について製造方法を説明する。シリコン半導体基板（以降、Ｓｉ基板）は、１２００Ｖクラスの場合その比抵抗は４０〜８０Ωｃｍであり、本実施例１では比抵抗を６０Ωｃｍとする。この比抵抗で、厚さ６５０μｍ、６インチ径のｎ型ＦＺ−Ｓｉ基板を用いる。従来と同様の標準的なトレンチ型ＭＯＳデバイスの製造工程により、図１（ａ）に示すｐベース層１０、トレンチ１１、ゲート酸化膜１２、ポリシリコンゲート電極１３、ｎ＋エミッタ領域１４、アルミニウムエミッタ電極１５、ｐ＋コンタクト領域１６、層間絶縁膜１７などを形成する。
【００１４】
その後、ＭＯＳゲート構造３０側（表面側）からライフタイム調整のために電子線照射を４０ｋＧｙ照射する。一旦表面側をレジスト膜（図示せず）で保護したのち、Ｓｉ基板の裏面から研削して基板厚さを１４０μｍにし、エッチングして研削歪層を除去する。その後、裏面側からＦＷＤ部５０の第２ｎ＋ＦＳ領域３３ｂとｎ＋カソード領域２１の形成のため、水素イオンを１ＭｅＶ、ドーズ量１×１０１４／ｃｍ２、続いて、リンイオンを５０ｋｅＶ、ドーズ量１×１０１５／ｃｍ２注入する。
続いて、裏面側にＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）膜（図示せず）を１μｍの厚さに形成する。レジストを塗布後、リソグラフィによる所要のパターニング（露光、現像）を行い、ＴＥＯＳ膜に異方性ドライエッチングを施して、段差形成のため、開口部のみＴＥＯＳ膜を除去し、幅１μｍの開口パターンを形成する。ここで露光は、両面アライナーを用いて表面とアライメントしてもいいし、片面アライナーのみで表面とのアライメントをしなくても動作に問題はない。
次に、裏面側のみレジストを剥離後、ＴＥＯＳ膜パターンをマスクにして裏面側から異方性ドライエッチングによりＳｉ基板をエッチングする。この段階で、ＴＥＯＳ膜の開口部に段差となる凹部３１がトレンチ状に複数周期的パターンで形成され、ＴＥＯＳ膜でマスクされエッチングされない領域は、段差の凸部３２となる。
【００１５】
さらに続いて、裏面側からＩＧＢＴ部第１ｎ＋ＦＳ領域３３ａとｐ＋コレクタ領域２０との形成のため、水素イオンを１ＭｅＶ、１×１０１４／ｃｍ２、続いてボロンイオンを５０ｋｅＶ、１×１０１４／ｃｍ２注入する。
その後、ドライエッチングでＴＥＯＳ膜を除去する。続いて、ＹＡＧ２ωレーザーを２台の装置を使ってダブルパルスで計２Ｊ／ｃｍ２、遅延時間３００ｎｓにて、裏面の最表層を焦点としてレーザー光を照射する。その後同じ条件で、焦点のみ凹部３１底部に合わせて、再度レーザーを照射してｐ＋コレクタ領域２０とｎ＋カソード領域２１のために、それぞれイオン注入領域を活性化する。その後再びＴＥＯＳ膜を０．０１μｍの厚さに形成する。その後、異方性ドライエッチングにより、段差の凸部３２と凹部３１の底部のみＴＥＯＳ膜を除去し、凹部の側壁にはＴＥＯＳ膜が絶縁膜３４として残るようにする。その後表面の保護用レジスト膜も剥離し、３８０℃１時間にて、熱処理を行う。この熱処理は、水素イオンの注入による結晶欠陥を回復させてドナー領域（第１ｎ＋ＦＳ領域３３ａ）およびｎ＋カソード領域２１を形成するものである。ただし前記ＹＡＧ２ωレーザーによるレーザーアニールにより、水素イオン注入による欠陥回復およびドナー領域形成あるいはｎ＋カソード領域２１の形成の効果も得られるため、前記熱処理は無くても構わない。後は、裏面にＡｌ／Ｔｉ／Ｎｉ／Ａｕを、それぞれ１μｍ／０．０７μｍ／１μｍ／０．３μｍの厚さで形成して共通の電極であるコレクタ電極３５またはカソード電極とする。
【００１６】
図２は、前述の実施例１で作成したＲＣ−ＩＧＢＴと、裏面段差の無い従来のＲＣ−ＩＧＢＴとについて、室温で、電流密度２２０Ａ／ｃｍ２のときのオン電圧と、前述の裏面側に形成した段差にかかる凹部幅Ｌａ（図１（ａ）に示す）との関係を示す図である。パラメータは、凹部深さ（Ｄ）である。ここで凸部（ｎ＋カソード領域）幅Ｌｂ（図１（ａ）に示す）は１μｍに固定した。第１ｎ＋ＦＳ領域３３ａ、第２ｎ＋ＦＳ領域３３ｂは、ｐ＋コレクタ領域２０側（凹部側）、ｎ＋カソード領域２１側（凸部側）それぞれの最表層からの深さを５μｍとした。
検討の結果、本発明では、従来にない新しい現象が見られた。
すなわち、図２では、従来のように段差を設けない場合（Ｄ＝０μｍ）に、ｎ＋カソード領域側幅（凸部幅Ｌｂに相当）を１μｍに固定してｐ＋コレクタ領域幅（凹部幅Ｌａに相当）を順に１００μｍまで広げると、オン電圧が凹部幅の拡がりとともに、減少することを示している。ただしｎ＋カソード領域幅Ｌｂが１μｍしかないため、オン電圧は高い値である。
一方、裏面側に段差を有する本発明にかかるＲＣ−ＩＧＢＴでは、図２に示すように、凹部深さＤが深くなるにつれてオン電圧が減少することが新たに判明した。特に、Ｄが５μｍよりも深くなると、前述のオン電圧の凹部幅依存性が逆転し、意外にも、凹部幅（Ｌａ）すなわちｐ＋コレクタ領域２０の幅が狭くなるほどオン電圧が小さくなることが判明した。つまり、ｐ層とｎ層（ｐ＋コレクタ領域２０と第１ｎ＋ＦＳ領域３３ａ）が並列に配置される構成にもかかわらず、従来のようなｐｎ接合面に沿った横方向の電子電流による電圧降下に基づくラッチアップだけでは説明できない現象によりホールがｐ＋コレクタ領域２０から注入されることを意味する。
【００１７】
前述のように裏面に５μｍ以上の凹部３１を有する段差を設けると凹部幅Ｌａが狭くなるほどオン電圧が下がる第１の理由は、次のように考えられる。まず、段差をつけて、凸部３２の表層にｎ＋カソード領域２１を設けてｐ＋コレクタ領域２０（以下、簡単にｐ＋領域２０とする）と離すことで、ＭＯＳゲートから注入された電子が、ｐ＋領域２０の接合面近傍を接合面に沿って流れるよりも、ｐ＋領域２０接合面近傍の凸部３２側端部から凹部３１底部の角を曲がり、凸部３２のｎ＋カソード領域２１に向かう割合が高くなる。すると電子電流による電圧降下が凸部３２のｎ＋カソード領域２１から凹部３１底部の角を曲がりｐ＋領域２０の凸部３２側端部に向かう方向にかけて起きるため、ｐｎ接合のビルトイン電圧（０．８Ｖ）を超えるのが段差が無いときに比べてはるかに容易になる。従って、ホールは、このｐ＋領域２０の凸部側端部から凸部３２に注入されるようになる。凹部幅Ｌａが狭いとはｐ＋領域２０幅が狭いことであるが、前述のようにｐ＋領域２０の接合面近傍での横方向電圧降下の寄与が小さいので、従来とは逆にｐ＋領域２０の幅が狭くなっても、凸部幅Ｌｂ一定ならば、凹部密度が高くなってｐ＋領域２０近傍の凸部側端部の密度は高くなるので、ホールの注入量が増加してオン電圧が低下するのである。
次に凹部幅Ｌａ依存性であるが、これも従来には見られない新たな現象が生じているためあることがわかった。この新たなメカニズムについて説明する。従来のように段差が無い場合、ｐ＋コレクタ領域２０のｐｎ接合がラッチアップすると、ホールが注入され、表面（エミッタ）側に向かう。ここで、ｐ＋コレクタ領域２０の幅を１μｍから１００μｍに広げると、ホールキャリア濃度はコレクタ領域２０の幅方向にほぼ等濃度にて広がるので、オン電圧を低くすることができる。しかし、ホールキャリア濃度が増えるわけではないので、オン電圧の低減には限界がある。一方、本発明のような段差を設けた場合にオン電圧が低くなる第２の理由は、ラッチアップが生じると、ホールは、凸部３２の麓部と凹部３１の底部との間の屈曲部近傍での電位ポテンシャル（凹部３１の底部が高電位、凸部３２の麓部が低電位）に従って、ｐ＋コレクタ領域２０の凸部側端部から凸部３２に向かってほぼ真横方向に注入される。そうすると、凸部３２を挟んで隣り合う凹部３１のｐ＋コレクタ領域２０の凸部側端部からも同様に真横（この場合逆向き）方向に注入されるから、注入を強め合う（注入増強効果）ので、ｐ＋コレクタ領域２０に挟まれる凸部３２のところでホールキャリア濃度がさらに増加する。その結果、従来よりもさらにオン電圧を低くすることができるようになる。
【００１８】
一方、電子は、ホールの注入増強を受けて、電位ポテンシャルに従い凸部３２に流れる比率が高くなる。よって、ｐ＋コレクタ領域２０の幅が前述のように広がると、ｐ＋コレクタ領域２０の中心付近には電子が流れ難くなる。それに応じて、ｐ＋コレクタ領域２０から注入されたホールは、最初にラッチアップし始めるｐ＋コレクタ領域２０の凸部側端部から離れるほど、ホールキャリア濃度は低くなるので、オン電圧は高くなる。ただし、ｐ＋コレクタ領域２０に挟まれる凸部３２近傍のキャリア濃度は従来の段差無しよりも倍以上高いから、オン電圧の絶対値としては、従来構造よりも低い値にすることができる。
ここで、図２のように凸部３２の幅が１μｍにおいては、ｐ＋コレクタ領域２０とｎ＋カソード領域２１の間の段差の高低差（凹部の深さ）Ｄは５μｍ以上であることが望ましい。段差の高低差（凹部の深さ）Ｄは５μｍ以上という比率は、電子が、凸部３２に流れる比率を高くするためにより望ましい比率である。よってＤは、凸部の幅Ｌｂに対して、Ｄ≧５Ｌｂであることが望ましい。
図３は、凸部３２のｎ＋カソード領域２１近くに形成する第２ｎ＋ＦＳ領域３３ｂの位置について、２０μｍの深さの凹部３１の底部のｐ＋コレクタ領域２０と同じ位置から凸部３２のｎ＋カソード領域２１の表面に向かって離間させていったときの、オン電圧の変化を示したグラフである。図１（ａ）中のＸｏｆｆ（オフセット）で示した矢印がこの離間方向に相当する。ｐ＋コレクタ領域２０と同じ位置に形成した場合を基準（Ｘｏｆｆ＝０）とし、凸部３２表面方向へ下げていくにつれて負の値をとるとする。Ｘｏｆｆ＝−２０μｍのときが、凸部３２の第２ｎ＋ＦＳ領域３３ｂをｎ＋カソード領域２１にもっとも近づけたときとなる。段差は前述のように２０μｍであり、凸部幅Ｌｂ、凹部幅Ｌａともに、１μｍである。オフセットが０のときは、最もオン電圧（Ｖｏｎ）が高い。これは、ＭＯＳゲートから注入された電子が第２ｎ＋ＦＳ領域に“捕獲”されるので、ラッチアップが生じにくいためである。オフセットが２μｍ以上でオン電圧は急激に減少を始め、同１０μｍ、すなわち凸部３２の真ん中でほぼ４Ｖ（最小値）に到達する。よって、凸部３２に形成する第２ｎ＋ＦＳ領域３３ｂは、凸部３２の中に形成されていればよく、望ましくは、凹部３１の第１ｎ＋ＦＳ領域３３ａ位置から、段差の半値よりも大きくするとよい。
【００１９】
図４は、第１ｎ＋ＦＳ領域３３ａと第２ｎ＋ＦＳ領域３３ｂの位置を、ｐ＋コレクタ領域２０ならびにｎ＋カソード領域２１それぞれに隣接するようにした場合のオン電圧で、図２と同様の依存性を示す。段差が２μｍ以下では、図２の場合よりもオン電圧が高いが、５μｍ以上になると、減少し、１０μｍ以上では、凹部幅Ｌａが３μｍ以下で図２の場合とほぼ同じ値になる。すなわち、本発明のような構成の段差を設ければ、第１、第２ｎ＋ＦＳ領域３３ａ、３３ｂの位置によらずに、オン電圧を低くすることができる。これは、ラッチアップポイントが、前述のようにｐ＋領域２０接合面から凸部３２方向にシフトし、第１ｎ＋ＦＳ領域３３ａから離れてその影響を受けなくなったからである。従って、第１ｎ＋ＦＳ領域３３ａをｐ＋コレクタ領域２０に隣接させ、第２ｎ＋ＦＳ領域３３ｂを削除した構成のＲＣ−ＩＧＢＴとすることもできる。
図５は、セルピッチを１１μｍと固定した場合の、セルピッチに対する凹部幅Ｌａの比を変えたときの、オン電圧の変化を示す。ここでセルピッチとは、裏面の凸部と凹部の周期構造の単位長さ（Ｌａ＋Ｌｂ）の値である。段差は２０μｍである。たとえばこの比が０．１とは、凹部幅Ｌａ（ｐ＋コレクタ領域側）が１μｍ、凸部幅Ｌｂ（ｎ＋カソード領域側）が１０μｍであり、同比が０．９とは、凹部幅Ｌａ（ｐ＋コレクタ領域側）が１０μｍ、凸部幅Ｌｂ（ｎ＋カソード領域側）が１μｍである。同比が０．９のときがもっともオン電圧が高く、０．７程度まで下がるとオン電圧は急激に減少する。同比が０．６以下で一旦変化量は小さくなるが、同比が０．２以下で再びオン電圧が減少する。従って、同比は、０．７以下であることが望ましい。さらに０．２以下であると、オン電圧は下がるので、なお好ましい。図５でオン電圧が、セルピッチに対する凹部幅の比を小さくするとともに小さくなる理由は前述のオン電圧が低くなる第２の理由による。本発明は、たとえばコンバーター−インバータ回路に適用すると、効率良く誘導電動機やサーボモータ等を制御するだけでなく、装置そのものを縮小することが可能である。
【００２０】
以上説明したように、従来技術のようにあえてＩＧＢＴ部とＦＷＤ部の主要活性部を表側で二分するように配置構成する必要は無く、活性部ほぼ全面に、ＩＧＢＴ部とＦＷＤ部に対して共通にＭＯＳゲート構造を形成できて、全面でＩＧＢＴ動作とＦＷＤ動作を低い損失で行うことが可能となる。たとえば、ＩＧＢＴとＦＷＤとを別々の素子として製造し、組み立て段階で一つのケース内にまとめるＩＧＢＴモジュールの場合、典型的にはＩＧＢＴの面積を１とするとＦＷＤ部は０．５〜０．７程度で構成されているので、合計１．５〜１．７の面積が必要になる。これを従来の方法でＩＧＢＴとＦＷＤを１チップに一体化しても、その面積は１．２〜１．５程度までになる。
しかしながら、本発明のＲＣ−ＩＧＢＴを用いれば、１．０のままにすることが可能で、裏面の段差とｐ＋コレクタ領域およびｎ＋カソード領域の不純物濃度を最適化すれば、それ以下にすることも可能である。その結果、チップ面積は現状ＩＧＢＴモジュールに比較して、その５８〜６８％まで縮小することが可能である。その結果、モジュール自体の値段は最低でも７０％か、それ以下までコストダウンすることが可能となる。従って、ターンオフ損失を従来品よりも大きく低減し、かつソフトなスイッチング特性をも向上するＩＧＢＴを実現できる。さらに、電気的損失および放射電磁ノイズの低い、環境問題を考慮したＩＧＢＴモジュール、ＩＰＭおよび、それを用いた電力変換装置の提供が可能となる。
【符号の説明】
【００２１】
９          ｎ−ドリフト層
１０        ｐベース層
１１        トレンチ
１２        ゲート酸化膜
１３        ゲート電極
１４        ｎ＋エミッタ領域
１５        エミッタ電極
１６        ｐ＋コンタクト領域
１７        層間絶縁膜
２０        ｐ＋コレクタ領域
２１        ｎ＋カソード領域
３０        ＭＯＳゲート構造
３１        凹部
３２        凸部
３３ａ      第１ｎ＋ＦＳ領域
３３ｂ      第２ｎ＋ＦＳ領域
３４        絶縁膜
３５        コレクタ電極
４０        ＩＧＢＴ部
５０        ＦＷＤ部
１００      ＲＣ−ＩＧＢＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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