(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられ、不純物が導入された半導体膜が複数枚積層された積層体と、
第１領域において、前記不純物が導入された半導体膜間に設けられた絶縁膜と、
第２領域において、前記不純物が導入された半導体膜間に設けられた不純物が導入されていない半導体膜と、
前記第１領域において、前記積層体をその積層方向に貫く半導体ピラーと、
前記不純物が導入された半導体膜と前記半導体ピラーとの間に設けられた電荷蓄積膜と、
前記第２領域において、前記積層体を前記積層方向に貫くコンタクトと、
前記コンタクトの周囲に設けられたスペーサ絶縁膜と、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記積層体における前記第１領域の内部に配置された部分の一部及び前記第１領域の外縁に沿った部分に設けられ、前記積層体を前記積層方向に貫通する絶縁板材をさらに備えたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記不純物が導入された半導体膜はボロンがドープされたシリコンからなり、
前記不純物が導入されていない半導体膜はノンドープのシリコンからなり、
前記絶縁膜はシリコン酸化物からなることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
基板上に、不純物が導入された半導体膜と不純物が導入されていない半導体膜とを交互に積層させて積層体を形成する工程と、
第１領域において前記積層体をその積層方向に貫く貫通ホールを形成すると共に、前記積層体における前記第１領域の内部に配置された部分の一部及び前記第１領域の外縁に沿った部分にスリットを形成する工程と、
前記貫通ホール又は前記スリットを介したエッチングにより、前記不純物が導入されていない半導体膜における前記第１領域に配置された部分を除去し、第２領域に配置された部分を残留させる工程と、
前記不純物が導入されていない半導体膜を除去した空間に絶縁材料を埋め込む工程と、
前記貫通ホールの内面上に電荷蓄積膜を形成する工程と、
前記貫通ホール内に半導体材料を埋め込んで、半導体ピラーを形成する工程と、
前記第２領域において、前記積層体を前記積層方向に貫くコンタクトホールを形成する工程と、
前記コンタクトホールの側面上にスペーサ絶縁膜を形成する工程と、
前記コンタクトホール内にコンタクトを形成する工程と、
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
前記不純物が導入された半導体膜はボロンがドープされたシリコンにより形成し、
前記不純物が導入されていない半導体膜はノンドープのシリコンにより形成し、
前記絶縁材料としてシリコン酸化物を使用することを特徴とする請求項４記載の不揮発性半導体記憶装置の製造方法。
【請求項６】
前記貫通ホール及びスリットを形成する工程は、
前記貫通ホールを形成する工程と、
前記貫通ホール内に犠牲材を埋め込む工程と、
前記スリットを形成する工程と、
を有し、
前記不純物が導入されていない半導体膜の除去は、前記スリットを介したウェットエッチングによって行い、
前記絶縁材料を埋め込む工程の後、前記電荷蓄積膜を形成する工程の前に、前記犠牲材を除去する工程をさらに備えたことを特徴とする請求項４または５に記載の不揮発性半導体記憶装置の製造方法。
【請求項７】
前記貫通ホール及びスリットを形成する工程は、
前記スリットを形成する工程と、
前記スリット内に絶縁材料を埋め込む工程と、
前記貫通ホールを形成する工程と、
を有し、
前記不純物が導入されていない半導体膜の除去は、前記貫通ホールを介したウェットエッチングによって行い、
前記不純物が導入されていない半導体膜を除去した空間に絶縁材料を埋め込む工程は、前記貫通ホールを介して、前記不純物が導入された半導体膜の上下面上及び前記貫通ホールの内面上にブロック絶縁膜を形成する工程を有することを特徴とする請求項４または５に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に、メモリセルが３次元的に配列された不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
従来より、フラッシュメモリ等の半導体記憶装置は、シリコン基板の表面にメモリセルを２次元的に集積させることにより作製されてきた。このような半導体記憶装置のビット単価を低減して大容量化を図るためには、メモリセルの高集積化が必要であるが、近年、その高集積化もコスト的、技術的に困難になってきている。
【０００３】
高集積化の限界をブレークスルーする技術として、メモリセルを積層して３次元的に集積させる方法がある。但し、単純に一層ずつ積層して加工していく方法では、積層数の増加に伴って工程数が増加してしまい、コストが増加してしまう。そこで、例えば特許文献１においては、シリコン基板上にシリコンからなる電極膜とシリコン酸化物からなる絶縁膜とを交互に積層させて積層体を形成した後、この積層体に貫通ホールを一括加工で形成し、貫通ホールの側面上にブロック絶縁膜、電荷蓄積膜、トンネル絶縁膜をこの順に堆積させて、更に貫通ホールの内部にシリコンピラーを埋設する技術が提案されている。
【０００４】
この一括加工型３次元積層メモリにおいては、各電極膜とシリコンピラーとの交差部分にメモリセルトランジスタが形成され、各電極膜及び各シリコンピラーの電位を制御することにより、シリコンピラーから電荷蓄積膜に対して電荷を出し入れし、情報を記憶させることができる。この技術によれば、積層体を一括加工して貫通ホールを形成しているため、電極膜の積層数が増加してもリソグラフィ工程の回数は増加せず、コストの増加を抑えることができる。特許文献１に記載の技術においては、上記積層体はメモリセル領域のみに設け、周辺回路領域においては積層体と同じ厚さのシリコン酸化物からなる層間絶縁膜を設け、この層間絶縁膜内にシリコン基板又はゲート電極まで到達するコンタクトホールを形成し、その内部にコンタクトを埋設している。
【０００５】
しかしながら、層間絶縁膜内にコンタクトホールを形成する際に、コンタクトホールの側面を完全に垂直に加工することは極めて困難であり、どうしてもテーパー角が生じてしまう。このため、厚い層間絶縁膜を貫通させるためには、コンタクトホールの上部の直径を十分に大きくしておく必要があり、半導体記憶装置の小型化を阻害する要因となっている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１４６９５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、小型化が容易な不揮発性半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、基板と、前記基板上に設けられ、不純物が導入された半導体膜が複数枚積層された積層体と、第１領域において、前記不純物が導入された半導体膜間に設けられた絶縁膜と、第２領域において、前記不純物が導入された半導体膜間に設けられた不純物が導入されていない半導体膜と、前記第１領域において、前記積層体をその積層方向に貫く半導体ピラーと、前記不純物が導入された半導体膜と前記半導体ピラーとの間に設けられた電荷蓄積膜と、前記第２領域において、前記積層体を前記積層方向に貫くコンタクトと、前記コンタクトの周囲に設けられたスペーサ絶縁膜と、を備えたことを特徴とする不揮発性半導体記憶装置が提供される。
【０００９】
本発明の他の一態様によれば、基板上に、不純物が導入された半導体膜と不純物が導入されていない半導体膜とを交互に積層させて積層体を形成する工程と、第１領域において前記積層体をその積層方向に貫く貫通ホールを形成すると共に、前記積層体における前記第１領域の内部に配置された部分の一部及び前記第１領域の外縁に沿った部分にスリットを形成する工程と、前記貫通ホール又は前記スリットを介したエッチングにより、前記不純物が導入されていない半導体膜における前記第１領域に配置された部分を除去し、第２領域に配置された部分を残留させる工程と、前記不純物が導入されていない半導体膜を除去した空間に絶縁材料を埋め込む工程と、前記貫通ホールの内面上に電荷蓄積膜を形成する工程と、前記貫通ホール内に半導体材料を埋め込んで、半導体ピラーを形成する工程と、前記第２領域において、前記積層体を前記積層方向に貫くコンタクトホールを形成する工程と、前記コンタクトホールの側面上にスペーサ絶縁膜を形成する工程と、前記コンタクトホール内にコンタクトを形成する工程と、を備えたことを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、小型化が容易な不揮発性半導体記憶装置及びその製造方法を実現することができる。
【図面の簡単な説明】
【００１１】
【図１】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置を例示する断面図であり、相互に直交する断面を示す。
【図２】第１の実施形態に係る不揮発性半導体記憶装置におけるメモリセル領域の中央部を例示する斜視図である。
【図３】第１の実施形態に係る不揮発性半導体記憶装置におけるシリコンピラーの周辺を例示する一部拡大断面図である。
【図４】（ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図５】（ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図６】（ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図７】（ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図８】（ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図９】（ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図１０】（ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図１１】（ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図１２】（ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図１３】（ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図１４】（ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図１５】（ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図１６】（ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図１７】（ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図１８】（ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図１９】（ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図２０】（ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図２１】本発明の第２の実施形態に係る不揮発性半導体記憶装置におけるシリコンピラー間の部分を例示する一部拡大断面図である。
【図２２】（ａ）は第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図２３】（ａ）は第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図２４】（ａ）は第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図２５】（ａ）は第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図２６】（ａ）は第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図２７】（ａ）は第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図２８】（ａ）は第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図２９】（ａ）は第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図３０】（ａ）は第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図３１】（ａ）は第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図３２】（ａ）は第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図３３】（ａ）は第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図３４】（ａ）は第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
図１（ａ）及び（ｂ）は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図であり、相互に直交する断面を示し、
図２は、本実施形態に係る不揮発性半導体記憶装置におけるメモリセル領域の中央部を例示する斜視図であり、
図３は、本実施形態に係る不揮発性半導体記憶装置におけるシリコンピラーの周辺を例示する一部拡大断面図である。
なお、図２においては、図示の便宜上、原則として導電部分のみを示し、絶縁部分は省略している。
【００１３】
先ず、本実施形態の特徴部分を概略的に説明する。
本実施形態に係る不揮発性半導体記憶装置の特徴は、メモリセルが３次元的に形成されたメモリセル領域と、メモリセルを駆動する周辺回路が形成された周辺回路領域が設けられた不揮発性半導体記憶装置において、メモリセル領域及び周辺回路領域の双方に積層膜が設けられており、メモリセル領域においては、電極膜としてのボロンドープドシリコン膜と絶縁膜としてのシリコン酸化膜とが交互に積層されており、周辺回路領域においては、ボロンドープドシリコン膜とノンドープドシリコン膜とが交互に積層されていることである。そして、メモリセル領域においては、積層体に貫通ホールが形成され、貫通ホール内にシリコンピラーが埋設されている。また、周辺回路領域においては、積層体にコンタクトホールが形成され、コンタクトホール内にコンタクトが埋設されている。
【００１４】
本実施形態に係る製造方法の特徴は、以下のとおりである。先ず、シリコン基板上にボロンドープドシリコン膜とノンドープドシリコン膜とを交互に積層させて積層体を形成する。次に、この積層体に貫通ホールを形成する。このとき、積層体は見かけ上シリコン単層であり、シリコン酸化膜等のエッチングが困難な膜が存在しないため、貫通ホールをほぼ垂直に形成することができる。次に、貫通ホール内に犠牲材を埋め込み、積層体におけるメモリセル領域の内部に配置された部分の一部及びメモリセル領域の外縁に沿った部分にスリットを形成する。次に、スリット介してウェットエッチングを行い、メモリセル領域に配置されたノンドープドシリコン膜を除去する。このとき、エッチング量を調整することにより、周辺回路領域に配置されたノンドープドシリコン膜は残留させる。そして、ノンドープドシリコン膜を除去した空間内及びスリット内をシリコン酸化物で埋め込む。次に、貫通ホール内から犠牲材を除去し、貫通ホールの内面上に電荷蓄積膜を形成し、内部にシリコンピラーを埋め込む。次に、周辺回路領域において、積層体にコンタクトホールを形成し、内部にコンタクトを埋め込む。このとき、積層体における周辺回路領域に配置された部分は、見かけ上シリコン単層であるため、コンタクトホールをほぼ垂直に形成することができる。これにより、装置の小型化を図ることができる。
【００１５】
以下、本実施形態に係る不揮発性半導体記憶装置の構成を詳細に説明する。
図１（ａ）及び（ｂ）に示すように、本実施形態に係る不揮発性半導体記憶装置１（以下、単に「装置１」ともいう）においては、シリコン基板１１が設けられている。シリコン基板１１の上層部分には、ＳＴＩ（shallow trench isolation）１０が選択的に形成されている。また、装置１には、メモリセル領域Ｒｍ及び周辺回路領域Ｒｃが設定されている。周辺回路領域Ｒｃにおいては、シリコン基板１１の上層部分に、ソース・ドレイン層１２が選択的に形成されている。ソース・ドレイン層１２の間の領域はチャネル領域となっている。
【００１６】
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、シリコン基板１１の上面に平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、Ｘ方向及びＹ方向の双方に対して直交する方向、すなわち各層の積層方向をＺ方向とする。
【００１７】
図１（ａ）及び（ｂ）並びに図２に示すように、装置１においては、メモリセル領域Ｒｍ及び周辺回路領域Ｒｃの双方において、シリコン基板１１上にシリコン酸化膜１３が形成されており、その上には、導電性材料、例えば、リンがドープされたシリコン（リンドープドシリコン）からなる導電膜が設けられている。
【００１８】
メモリセル領域Ｒｍにおいては、この導電膜はバックゲート電極１４となる。バックゲート電極１４の上層部分には、Ｙ方向に延びる直方体形状の凹部１５が複数形成されており、凹部１５の内面上には薄い熱酸化膜（図示せず）が形成されている。一方、周辺回路領域Ｒｃにおいては、この導電膜はゲート電極１８となる。ソース・ドレイン層１２、チャネル領域、シリコン酸化膜１３及びゲート電極１８により、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）が構成されている。このＭＯＳＦＥＴは、周辺回路を構成する能動素子の１つである。バックゲート電極１４及びゲート電極１８の上方には、シリコン酸化膜１７が設けられている。
【００１９】
メモリセル領域Ｒｍ及び周辺回路領域Ｒｃの双方において、シリコン酸化膜１７上には、積層体２０が設けられている。積層体２０においては、複数の電極膜２１が設けられている。電極膜２１は、ボロンが導入されたシリコン（ボロンドープドシリコン）からなるボロンドープドシリコン膜により構成されている。
【００２０】
図１（ａ）及び（ｂ）並びに図３に示すように、積層体２０のうち、メモリセル領域Ｒｍに配置された部分２０ａにおいては、Ｚ方向において隣り合う電極膜２１間に、例えばシリコン酸化物からなる絶縁膜２２が設けられている。すなわち、部分２０ａにおいては、それぞれ複数の電極膜２１及び絶縁膜２２が交互に積層されている。一方、積層体２０のうち、周辺回路領域Ｒｃに配置された部分２０ｂにおいては、Ｚ方向において隣り合う電極膜２１間に、例えば不純物が導入されていないシリコン（ノンドープドシリコン）からなるノンドープドシリコン膜７２が設けられている。すなわち、部分２０ｂにおいては、それぞれ複数の電極膜２１及びノンドープドシリコン膜７２が交互に積層されている。
【００２１】
積層体２０の部分２０ａには、積層体２０をＺ方向において貫通するスリット２３が形成されており、スリット２３内には、例えばシリコン酸化物が埋め込まれており、絶縁板材２４を形成している。スリット２３の一部及び絶縁板材２４の一部は、メモリセル領域Ｒｍの外縁に沿った部分、すなわち、メモリセル領域Ｒｍと周辺回路領域Ｒｃとの境界部分に形成されている。これにより、部分２０ａは、絶縁板材２４によって部分２０ｂから分離されている。Ｘ方向における積層体２０の端部は階段状に加工されており、Ｚ方向に配列された電極膜２１のそれぞれが各段を構成している。また、Ｙ方向における部分２０ｂの端部において、絶縁板材２４のごく近傍においては、ノンドープドシリコン膜７２の代わりに絶縁膜２２が設けられている（図２０（ｂ）参照）。スリット２３の残部及び絶縁板材２４の残部は、部分２０ａ内において、Ｘ方向及びＺ方向に拡がる板状に形成されている。これにより、絶縁板材２４は電極膜２１をＸ方向に延びる複数本の帯状の部分に分断し、且つ相互に絶縁している。
【００２２】
メモリセル領域Ｒｍ及び周辺回路領域Ｒｃの双方において、積層体２０上にはシリコン酸化膜２６が設けられており、その上には、ボロンドープドシリコンからなり、Ｘ方向に延びる制御電極２７が複数本設けられている。
【００２３】
メモリセル領域Ｒｍにおいては、積層体２０の部分２０ａ、部分２０ａの直上域に配置されたシリコン酸化膜２６及び制御電極２７に、Ｚ方向に延びる複数本の貫通ホール３０が形成されている。貫通ホール３０はＸ方向及びＹ方向に沿ってマトリクス状に配列されており、制御電極２７、シリコン酸化膜２６及び積層体２０を貫いて、凹部１５のＹ方向両端部に到達している。これにより、Ｙ方向において隣り合う一対の貫通ホール３０が、凹部１５によって連通されて、１本のＵ字ホール３１を構成している。各貫通ホール３０の形状は例えば円柱形であり、各Ｕ字ホール３１の形状はほぼＵ字形である。また、各電極膜２１は、Ｘ方向に沿って配列された２列の貫通ホール３０によって貫かれている。Ｙ方向における凹部１５の配列と電極膜２１の配列とは、配列周期が同じで位相が半周期分ずれているため、各電極膜２１を貫く２列の貫通ホール３０の各列は、相互に異なるＵ字ホール３１に属している。
【００２４】
図３に示すように、Ｕ字ホール３１の内面上には、ブロック絶縁膜３５が設けられている。ブロック絶縁膜３５は、装置１の駆動電圧の範囲内にある電圧が印加されても実質的に電流を流さない絶縁膜であり、高誘電率材料、例えば、誘電率が後述の電荷蓄積膜３６を形成する材料の誘電率よりも高い材料によって形成されており、例えば、シリコン酸化物によって形成されている。ブロック絶縁膜３５上には、電荷蓄積膜３６が設けられている。電荷蓄積膜３６は電荷を蓄積する能力がある膜であり、例えば、電子のトラップサイトを含む膜であり、例えばシリコン窒化膜である。電荷蓄積膜３６上には、トンネル絶縁膜３７が設けられている。トンネル絶縁膜３７は、通常は絶縁性であるが、装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜であり、例えば、シリコン酸化物によって形成されている。ブロック絶縁膜３５、電荷蓄積膜３６及びトンネル絶縁膜３７が積層されることにより、メモリ膜３３が形成されている。
【００２５】
図１及び図３に示すように、Ｕ字ホール３１内には、不純物、例えばリンが導入されたポリシリコンが埋め込まれており、Ｕ字ピラー３８が形成されている。Ｕ字ピラー３８の形状は、Ｕ字ホール３１の形状を反映したＵ字形である。Ｕ字ピラー３８はトンネル絶縁膜３７に接している。Ｕ字ピラー３８のうち、貫通ホール３０内に配置された部分がシリコンピラー３９となっており、凹部１５内に配置された部分が接続部材４０となっている。これにより、上述の電荷蓄積膜３６は、電極膜２１とシリコンピラー３９との間に配置されることになる。シリコンピラー３９の形状は、貫通ホール３０の形状を反映した円柱形であり、接続部材４０の形状は、凹部１５の形状を反映した直方体状である。
【００２６】
一方、周辺回路領域Ｒｃにおいては、積層体２０の部分２０ｂ、部分２０ｂの直上域に配置されたシリコン酸化膜２６及び制御電極２７に、Ｚ方向に延びる複数本のコンタクトホール５０が形成されている。コンタクトホール５０は、例えば、シリコン基板１１の上層部分に形成されたソース・ドレイン層１２、又は、ゲート電極１８に到達している。また、コンタクトホール５０の側面上には、例えばシリコン酸化物からなるスペーサ絶縁膜５１が形成されており、その内側には、外側から順にチタン層及びチタン窒化層が積層されたバリアメタル５２が形成されており、コンタクトホール５０の内部には、例えばタングステンからなるコンタクト５３が設けられている。
【００２７】
また、図１及び図２に示すように、階段状に加工された積層体２０の側面上、シリコン酸化膜２６の側面上、及び制御電極２７の側面上には、シリコン窒化膜４１が設けられている。シリコン窒化膜４１は積層体２０の端部の形状を反映して階段状に形成されている。また、制御電極２７上及びシリコン窒化膜４１上には、例えばシリコン酸化物からなる層間絶縁膜４２が設けられており、積層体２０を埋め込んでいる。
【００２８】
層間絶縁膜４２内には、プラグ４３、コンタクト４４及び４５が埋め込まれている。プラグ４３はシリコンピラー３９の直上域に配置されており、シリコンピラー３９に接続されている。コンタクト４４は、制御電極２７のＸ方向の一端部の直上域に配置されており、制御電極２７に接続されている。コンタクト４５は、電極膜２１のＸ方向の一端部の直上域に配置されており、電極膜２１に接続されている。
【００２９】
また、層間絶縁膜４２内の一つの配線層には、Ｘ方向に延びるワード配線４６及びソース線４７が設けられている。ワード配線４６は、コンタクト４５の上端をコンタクト５３の上端に接続している。ソース線４７は、Ｕ字ピラー３８に属する一対のシリコンピラー３９のうちの一方にプラグ４３を介して接続されている。
【００３０】
層間絶縁膜４２内におけるワード配線４６及びソース線４７よりも上方の配線層には、Ｙ方向に延びる制御配線４８及びビット線４９が設けられている。制御配線４８はコンタクト４４を介して制御電極２７に接続されている。ビット線４９は、Ｕ字ピラー３８に属する一対のシリコンピラー３９のうちの他方、すなわち、ソース線４７に接続されていないシリコンピラー３９に、プラグ４３を介して接続されている。
【００３１】
装置１においては、電極膜２１とシリコンピラー３９との交差部分にＭＯＮＯＳ（metal-oxide-nitride-oxide-silicon）型のメモリセルトランジスタが形成され、制御電極２７とシリコンピラー３９との交差部分に選択トランジスタが形成される。これにより、ビット線４９とソース線４７との間に、複数のメモリセルトランジスタが相互に直列に接続され、その両側に選択トランジスタが接続されたメモリストリングが構成される。
【００３２】
次に、本実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。
図４〜図２０は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する図であり、各図の（ａ）は工程平面図であり、各図の（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
なお、図４〜図９は、装置１のメモリセル領域Ｒｍのみを示し、図１０〜図２０はメモリセル領域Ｒｍ及び周辺回路領域Ｒｃの双方を示している。
【００３３】
先ず、図１（ａ）及び（ｂ）並びに図４（ａ）及び（ｂ）に示すように、シリコン基板１１を用意する。そして、シリコン基板１１の上層部分にＳＴＩ１０及びソース・ドレイン層１２を選択的に形成する。次に、シリコン基板１１の上面上にシリコン酸化膜１３を形成する。次に、リンがドープされたポリシリコンからなる膜を成膜し、パターニングする。これにより、メモリセル領域Ｒｍにバックゲート電極１４を形成すると共に、周辺回路領域Ｒｃにゲート電極１８を形成する。この結果、周辺回路領域Ｒｃにおいて、周辺回路を構成するＭＯＳＦＥＴが作製される。次に、フォトリソグラフィ法により、バックゲート電極１４の上面にＹ方向を長手方向とする直方体形状の凹部１５を形成する。凹部１５は、Ｘ方向及びＹ方向に沿ってマトリクス状に配列するように、複数の領域に形成する。
【００３４】
次に、図５（ａ）及び（ｂ）に示すように、バックゲート電極１４の表面に薄い熱酸化膜（図示せず）を形成した後、全面にシリコン窒化物を堆積させて、その後、全面に対してエッチングを施す。これにより、バックゲート電極１４の上面上からシリコン窒化物を除去して、バックゲート電極１４の上面における凹部１５間の領域を露出させると共に、凹部１５内にシリコン窒化物からなる犠牲材８１を埋め込む。
【００３５】
次に、図６（ａ）及び（ｂ）に示すように、バックゲート電極１４上及びゲート電極１８（図１参照）上の全面にシリコン酸化膜１７を成膜する。シリコン酸化膜１７の膜厚は、バックゲート電極１４と、後の工程においてシリコン酸化膜１７上に形成される電極膜２１のうち、最下段の電極膜２１との間で耐圧が確保できる程度の膜厚とする。
【００３６】
次に、例えばＣＶＤ（chemical vapor deposition：化学気相成長）法によりボロンをドープしたシリコンを堆積させることによって、ボロンドープドシリコン膜７２を形成する。ボロンドープドシリコン膜７２は、装置１の完成後に電極膜２１となる膜であるため、その厚さは装置１のゲート電極としての機能を発揮できる程度の厚さとする。次に、例えばＣＶＤ法によりノンドープのシリコンを堆積させることによって、ノンドープドシリコン膜７３を形成する。ノンドープドシリコン膜７３の厚さは、ゲート電極２１間の耐圧を確保できる絶縁層の厚さに相当する厚さとする。以後同様に、ボロンドープドシリコン膜７２及びノンドープドシリコン膜７３を交互に積層させて、積層体２０を形成する。積層体２０の最上層はボロンドープドシリコン層７２とする。なお、本実施形態においては、４層のボロンドープドシリコン層７２を積層させた例を示しているが、積層数は４層には限定されない。
【００３７】
次に、図７（ａ）及び（ｂ）に示すように、フォトリソグラフィ及びエッチングを行い、積層体２０におけるメモリセル領域Ｒｍに配置された部分に、その上面側から、積層体２０を貫通するように、Ｚ方向に延びる貫通ホール３０ａを形成する。貫通ホール３０は、Ｚ方向から見て円形に形成する。また、貫通ホール３０ａはＸ方向及びＹ方向に沿ってマトリクス状に配列させ、Ｙ方向において隣り合う一対の貫通ホール３０ａが凹部１５のＹ方向両端部に到達するようにする。
【００３８】
次に、図８（ａ）及び（ｂ）に示すように、全面にシリコン窒化物を堆積させて、その後、全面にエッチングを施し、積層体２０の上面上に堆積されたシリコン窒化物を除去する。これにより、貫通ホール３０ａ内にシリコン窒化物からなる犠牲材８２を埋め込むと共に、最上層のボロンドープドシリコン層７２を露出させる。
次に、図９（ａ）及び（ｂ）に示すように、積層体２０上に、最上層のボロンドープドシリコン層７２を保護するためのシリコン酸化膜８３を形成する。
【００３９】
次に、図１０（ａ）及び（ｂ）に示すように、シリコン酸化膜８３及び積層体２０に、その上面側から、積層体２０をＺ方向に貫くスリット２３を形成する。スリット２３は、積層体２０におけるメモリセル領域Ｒｍの内部に配置された部分２０ａの一部及びメモリセル領域Ｒｍの外縁に沿った部分に形成する。また、スリット２３は、シリコン酸化膜８３及び積層体２０をＺ方向に貫通し、シリコン酸化膜１７は貫通しないように形成する。このとき、メモリセル領域Ｒｍの内部においては、各スリット２３は、凹部１５におけるＹ方向の中央部の直上域を通過してＸ方向に延びるように形成する。これにより、ボロンドープドシリコン層７２をＸ方向に延びる複数本の部分に分断する。この分断された部分が電極膜２１となる。一方、メモリセル領域Ｒｍの外縁に沿った部分、すなわち、メモリセル領域Ｒｍと周辺回路領域Ｒｃとの境界部分においては、スリット２３はメモリセル領域Ｒｍを囲むように枠状に形成する。これにより、部分２０ａを部分２０ｂから分離する。
【００４０】
次に、図１１（ａ）及び（ｂ）に示すように、スリット２３を介してウェットエッチングを行う。このウェットエッチングは、例えば、アルカリ性のエッチング液を用いて行う。このとき、エッチング液を適当に選択することにより、ボロンドープドシリコンとノンドープドシリコンとの間で高いエッチング選択比を実現できる。これにより、メモリセル領域Ｒｍにおいては、ボロンドープドシリコン膜７２からなる電極膜２１を残留させたまま、ノンドープドシリコン膜７３を除去することができる。また、エッチング時間を適当に調整することにより、エッチング量を調整し、ノンドープドシリコン膜７３をメモリセル領域Ｒｍからは除去し、周辺回路領域Ｒｃにおいては残留させることができる。なお、積層体２０における周辺回路領域Ｒｃに配置された部分２０ｂのうち、スリット２３の近傍においては、ノンドープドシリコン膜７３が除去される。ノンドープドシリコン膜７３が除去された後の空間、すなわち、Ｚ方向における電極膜２１間の部分には、隙間７６が形成される。このとき、電極膜２１は円柱形状の犠牲材８２によって支持される。
【００４１】
次に、図１２（ａ）及び（ｂ）に示すように、例えばＡＬＤ（atomic layer deposition：原子層堆積）法により、全面にシリコン酸化物を堆積させる。このシリコン酸化物は、隙間７６内及びスリット２３内に埋め込まれる。これにより、隙間７６内に絶縁膜２２が形成され、スリット２３内に絶縁板材２４が形成される。
【００４２】
次に、図１３（ａ）及び（ｂ）に示すように、積層体２０上にシリコン酸化膜２６を成膜し、その上に、ボロンドープドポリシリコン膜７５を成膜する。このとき、シリコン酸化膜２６の膜厚は、最上段の電極膜２１とボロンドープドポリシリコン膜７５との間の耐圧を十分に確保できる膜厚とする。また、ボロンドープドポリシリコン膜７５の膜厚は、装置１の制御電極として機能できる程度の厚さとする。なお、シリコン酸化膜８３はシリコン酸化膜２６と一体化するため、以後、図示を省略する。
【００４３】
次に、図１４（ａ）及び（ｂ）に示すように、フォトリソグラフィ法及びエッチングにより、ボロンドープドポリシリコン膜７５及びシリコン酸化膜２６に貫通ホール３０ｂを形成する。貫通ホール３０ｂは貫通ホール３０ａの直上域に形成し、貫通ホール３０ａに連通させる。貫通ホール３０ａ及び３０ｂにより、連続した貫通ホール３０が形成される。また、貫通ホール３０及び凹部１５により、Ｕ字ホール３１が形成される。
【００４４】
次に、図１５（ａ）及び（ｂ）に示すように、高温リン酸を用いて貫通ホール３０ｂを介したウェットエッチングを行い、貫通ホール３０ａ内から犠牲材８２（図１４（ｂ）参照）を除去すると共に、凹部１５内から犠牲材８１（図１４（ｂ）参照）を除去する。
【００４５】
次に、図１６（ａ）及び（ｂ）並びに図３に示すように、例えば、ＡＬＤ法によりシリコン酸化物を堆積させる。このシリコン酸化物はＵ字ホール３１内に侵入し、Ｕ字ホール３１の内面上にブロック絶縁膜３５を形成する。次に、シリコン窒化物を堆積させる。これにより、ブロック絶縁膜３５上に電荷蓄積膜３６が形成される。次に、シリコン酸化膜を堆積させる。これにより、電荷蓄積膜３６上にトンネル絶縁膜３７が形成される。ブロック絶縁膜３５、電荷蓄積膜３６及びトンネル絶縁膜３７により、メモリ膜３３が形成される。
【００４６】
次に、Ｕ字ピラー３１内に、不純物、例えばリンを含有させたポリシリコンを埋め込む。これにより、Ｕ字ピラー３１内にＵ字ピラー３８が形成される。Ｕ字ピラー３８のうち、貫通ホール３０内に配置された部分がＺ方向に延びるシリコンピラー３９となり、凹部１５内に配置された部分がＹ方向に延びる接続部材４０となる。その後、全面にエッチングを施し、ボロンドープドポリシリコン膜７５上に堆積されたポリシリコン、トンネル絶縁膜３７、電荷蓄積膜３６及びブロック絶縁膜３５を除去し、ボロンドープドポリシリコン膜７５を露出させる。
【００４７】
次に、図１７（ａ）及び（ｂ）に示すように、フォトリソグラフィ及びエッチングを行い、ボロンドープドポリシリコン膜７５に対して、その上面側からＸ方向に延びるスリット７７を複数本形成する。このとき、スリット７７は、Ｘ方向に配列された複数の貫通ホール３０からなる列間に形成し、また、各スリット７７にはボロンドープドポリシリコン膜７５を貫通させてシリコン酸化膜２６まで到達させる。これにより、ボロンドープドポリシリコン膜７５が、Ｘ方向に配列された複数の貫通ホール３０からなる列毎に分断され、Ｘ方向に延びる複数本の制御電極２７となる。その後、シリコン酸化物を堆積させて、スリット７７内にシリコン酸化物を埋め込むと共に、制御電極２７上にシリコン酸化膜７８を形成する。
【００４８】
次に、図１８（ａ）及び（ｂ）に示すように、フォトレジスト膜（図示せず）をマスクとしてＲＩＥを施し、周辺回路領域Ｒｃにおいて、シリコン酸化膜７８、ボロンドープドポリシリコン膜７５及び積層体２０をＺ方向（積層方向）に貫くコンタクトホール５０を形成する。コンタクトホール５０は、例えば、シリコン基板１１のソース・ドレイン層１２又はゲート電極１８（図１参照）に到達させる。このとき、積層体２０における周辺回路領域Ｒｃに配置された部分２０ｂは、ボロンドープドシリコン膜７２及びノンドープドシリコン膜７３が積層されており、実質的に単一のシリコン層とされているため、コンタクトホール５０の側面を垂直に形成することができる。
【００４９】
次に、図１９（ａ）及び（ｂ）に示すように、全面にシリコン酸化膜８５を堆積させる。このシリコン酸化膜８５は、シリコン酸化膜７８の上面上の他に、コンタクトホール５０の底面上及び側面上にも堆積される。
【００５０】
次に、図２０（ａ）及び（ｂ）に示すように、全面にＲＩＥ（reactive ion etching：反応性イオンエッチング）を施してエッチバックを行い、シリコン酸化膜７８の上面上及びコンタクトホール５０の底面上からシリコン酸化膜８５を除去する。これにより、コンタクトホール５０の側面上に残留したシリコン酸化膜８５が、スペーサ絶縁膜５１となる。次に、コンタクトホール５０の内面上に、チタン層及びチタン窒化層をこの順に堆積させて、チタン層及びチタン窒化層からなるバリアメタル５２を形成する。次に、全面にタングステンを堆積させて、ＣＭＰ（chemical mechanical polishing：化学的機械研磨）を施して上面を平坦化することにより、コンタクトホール５０の内部にタングステンからなるコンタクト５３を形成する。
【００５１】
次に、図１（ａ）及び（ｂ）並びに図２に示すように、積層体２０上にレジストマスク（図示せず）を形成し、このレジストマスクのスリミングと、このレジストマスクをマスクとしたエッチングとを交互に行い、積層体２０及び制御電極２７の端部を階段状に加工する。次に、積層体２０及び制御電極２７の側面上にシリコン窒化膜４１を形成し、全体を層間絶縁膜４２によって埋め込む。次に、層間絶縁膜４２内にプラグ４３を形成すると共に、シリコン窒化膜４１をストッパとして、コンタクト４４及び４５を形成する。その後、層間絶縁膜４２上にワード配線４６、ソース線４７、制御配線４８及びビット線４９を形成し、更に層間絶縁膜４２を堆積させる。このようにして、本実施形態に係る不揮発性半導体記憶装置１が製造される。
【００５２】
次に、本実施形態の作用効果について説明する。
本実施形態においては、図７（ａ）及び（ｂ）に示す工程において、積層体２０に貫通ホール３０ａを形成する際に、積層体２０内にはボロンドープドシリコン膜７２及びノンドープドシリコン膜７３のみが存在し、シリコン酸化膜等のエッチングが困難な膜は存在しない。このため、貫通ホール３０を内面がほぼ垂直になるように、すなわち、テーパー角がほぼ９０°となるように、円柱形状に形成することができ、貫通ホール３０ａの下部が上部と比べて細くなることがない。これにより、貫通ホール３０ａの上部の直径を大きく形成する必要がないため、メモリセル領域Ｒｍの面積を縮小することができる。この結果、装置１の小型化を図ることができる。また、積層体２０の上部に形成されるメモリセルトランジスタと下部に形成されるメモリセルトランジスタとで、貫通ホール３０ａの直径をほぼ等しくすることができ、メモリセルトランジスタの特性を均一化することができる。
【００５３】
また、本実施形態においては、図１１（ａ）及び（ｂ）に示す工程において、ウェットエッチングによってメモリセル領域Ｒｍからノンドープドシリコン膜７３を除去する際に、エッチング量を調整することにより、周辺回路領域Ｒｃにおいてノンドープドシリコン膜７３を残留させている。この結果、図１８（ａ）及び（ｂ）に示す工程において、周辺回路領域Ｒｃにコンタクトホール５０を形成する際には、積層体２０における周辺回路領域Ｒｃに配置された部分２０ｂにはボロンドープドシリコン膜７２及びノンドープドシリコン膜７３のみが存在しているため、コンタクトホール５０を内面がほぼ垂直になるように、すなわち、テーパー角がほぼ９０°となるように形成することができる。すなわち、コンタクトホール５０の上端部の直径と下端部の直径とを等しくすることができる。これにより、メモリセルの集積度を向上させるために、電極膜２１の積層数を増やし、積層体２０を厚く形成しても、コンタクトホール５０の上端部の直径を大きくする必要がない。この結果、周辺回路領域Ｒｃの面積を縮小することができ、装置１の小型化を図ることができる。また、メモリセル領域Ｒｍの面積を相対的に拡大することができるため、ビット当たりのコストを低減することができる。
【００５４】
これに対して、前述の従来の技術においては、周辺回路領域にはシリコン酸化物からなる層間絶縁膜が設けられているため、層間絶縁膜にコンタクトホールを形成しようとすると、どうしてもテーパー角が生じてしまう。従って、下端部において十分な直径を確保するためには、上端部の直径を大きくしておく必要がある。このため、コンタクトホールを密に形成することができず、装置の小型化が阻害される。
【００５５】
一例を挙げると、本実施形態においては、実質的に単一のシリコン層からなる積層体２０内にコンタクトホール５０を形成するため、テーパー角を９０°とすることができる。このため、コンタクトホール５０の上端部の直径と下端部の直径とを等しくすることができる。なお、エッチング条件を調整すれば、テーパー角を９０°よりも大きくすること、すなわち、下端部の直径を上端部の直径よりも大きくすることも可能である。これに対して、シリコン酸化物からなる層間絶縁膜中にコンタクトホールを形成する場合には、テーパー角は最大で８９°が限度である。このため、コンタクトホールの深さを３ミクロンとすると、コンタクトホールの上端部の直径は、下端部の直径と比較して１０５ナノメートルほど大きくなってしまう。従って、この分、コンタクトホールの集積度が低下する。
【００５６】
次に、本発明の第２の実施形態について説明する。
図２１は、本実施形態に係る不揮発性半導体記憶装置におけるシリコンピラー間の部分を例示する一部拡大断面図である。
本実施形態に係る不揮発性半導体記憶装置２（以下、単に「装置２」ともいう）の全体的な構成は、図１及び図２に示す装置１の構成と同様である。但し、装置２においては、図２１に示すように、絶縁膜２２（図３参照）が設けられておらず、電極膜２１間の部分にブロック絶縁膜３５が進入している。すなわち、装置２においては、ブロック絶縁膜３５が貫通ホール３０の内面上から電極膜２１の上下面上に延出している。また、ブロック絶縁膜３５は、電極膜２１を分断している絶縁板材２４（図１参照）まで到達している。
【００５７】
ブロック絶縁膜３５におけるある電極膜２１の上面上に配置された部分と、この電極膜２１の一段上に配置された他の電極膜２１の下面上に配置された部分とは相互に接しており、その接触面にはシーム３４ａが形成されている。これにより、Ｚ方向において隣り合う電極膜２１間の空間は、ブロック絶縁膜３５によって充填されている。また、ある貫通ホール３０の内面上から電極膜２１の上下面上に回り込むことによって電極膜２１間の空間に侵入したブロック絶縁膜３５と、隣の貫通ホール３０の内面上から同じ電極膜２１の上下面上に回り込むことによって同じ電極膜２１間の空間に侵入したブロック絶縁膜３５とは相互に接しており、その接触面にはシーム３４ｂが形成されている。シーム３４ａ及び３４ｂにおいては、ブロック絶縁膜３５のミクロ組織が不連続となっており、シーム３４ａ及び３４ｂを含む断面に対して薬液処理等を施すことによって、シーム３４ａ及び３４ｂを観察することができる。なお、ブロック絶縁膜３５上に形成された電荷蓄積膜３６及びトンネル絶縁膜３７は、電極膜２１間の隙間７６内には進入していない。
【００５８】
また、積層体２０における周辺回路領域Ｒｃに配置された部分２０ｂにおいては、部分２０ａとの境界の近傍においても絶縁膜２２は設けられておらず、部分２０ｂの全領域にわたってノンドープドシリコン膜７３が設けられている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
【００５９】
図２２〜図３４は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する図であり、各図の（ａ）は工程平面図であり、各図の（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
なお、図２２〜図２４は、装置２のメモリセル領域Ｒｍのみを示し、図２５〜図３４はメモリセル領域Ｒｍ及び周辺回路領域Ｒｃの双方を示している。
【００６０】
先ず、図１（ａ）及び（ｂ）並びに図２２（ａ）及び（ｂ）に示すように、前述の第１の実施形態と同様に、シリコン基板１１の上層部分にＳＴＩ１０及びソース・ドレイン層１２を形成し、シリコン基板１１の上面上にシリコン酸化膜１３を形成する。次に、リンドープドポリシリコン膜を成膜し、パターニングすることにより、メモリセル領域Ｒｍにおいてはバックゲート電極１４を形成し、周辺回路領域Ｒｃにおいてはゲート電極１８を形成する。次に、バックゲート電極１４の上面に凹部１５を形成する。
【００６１】
以後の工程は、前述の第１の実施形態とは異なる。
すなわち、図２３（ａ）及び（ｂ）に示すように、凹部１５の内面上にシリコン酸化膜１６を形成する。次に、全面に不純物が導入されていないシリコン（ノンドープドシリコン）を堆積させて、全面エッチングを行う。これにより、ノンドープドシリコンをバックゲート電極１４の上面上及びゲート電極１８の上面上から除去すると共に、凹部１５内に残留させる。この結果、バックゲート電極１４の上面における凹部１５間の領域が露出すると共に、凹部１５内にノンドープドシリコン材７１が埋め込まれる。
【００６２】
次に、図２４（ａ）及び（ｂ）に示すように、バックゲート電極１４上及びゲート電極１８（図１参照）の全面にシリコン酸化膜１７を成膜する。次に、前述の第１の実施形態と同様な方法により、積層体２０を形成する。すなわち、ボロンドープドシリコン膜７２とノンドープドシリコン膜７３とを交互に堆積させる。
【００６３】
次に、図２５（ａ）及び（ｂ）に示すように、フォトリソグラフィ及びエッチングを行い、積層体２０にスリット２３を形成する。前述の第１の実施形態と同様に、スリット２３は、積層体２０におけるメモリセル領域Ｒｍの内部に配置された部分の一部及びメモリセル領域Ｒｍの外縁に沿った部分に形成する。メモリセル領域Ｒｍ内においては、各スリット２３は凹部１５におけるＹ方向中央部の直上域を通過してＸ方向に延びるように形成する。これにより、ボロンドープドシリコン膜７２を複数本の電極膜２１に分断する。また、スリット２３をメモリセル領域Ｒｍの外縁に沿って形成することにより、積層体２０の部分２０ａを部分２０ｂから分離する。
【００６４】
次に、図２６（ａ）及び（ｂ）に示すように、全面にシリコン酸化物等の絶縁材料を堆積させる。このとき、この絶縁材料はスリット２３内にも埋め込まれる。その後、全面エッチングを施して、積層体２０の上面上から絶縁材料を除去すると共に、スリット２３内に残留させる。これにより、スリット２３内に絶縁板材２４が形成される。また、積層体２０の上面においては、最上段の電極膜２１が露出する。
次に、図２７（ａ）及び（ｂ）に示すように、積層体２０上にシリコン酸化膜２６を成膜し、その上に、ボロンドープドポリシリコン膜７５を成膜する。
【００６５】
次に、図２８（ａ）及び（ｂ）に示すように、フォトリソグラフィ及びエッチングにより、ボロンドープドポリシリコン膜７５、シリコン酸化膜２６及び積層体２０を貫通するように、Ｚ方向に延びる複数本の貫通ホール３０を形成する。貫通ホール３０はＸ方向及びＹ方向に沿ってマトリクス状に配列させ、Ｙ方向において隣り合う一対の貫通ホール３０を、凹部１５のＹ方向両端部に到達させる。これにより、１つの凹部１５の両端に一対の貫通ホール３０が連通されて、Ｕ字ホール３１が形成される。
【００６６】
次に、図２９（ａ）及び（ｂ）に示すように、貫通ホール３０を介してウェットエッチングを行う。このウェットエッチングは、例えば、アルカリ性のエッチング液を用いて行う。これにより、凹部１５内のノンドープドシリコン材７１（図２７（ｂ）参照）が除去されると共に、ノンドープドシリコン膜７３が除去される。ノンドープドシリコン膜７３のエッチングは、貫通ホール３０を起点として開始され、メモリセル領域Ｒｍの外縁に沿って設けられた絶縁板材２４において停止する。この結果、メモリセル領域Ｒｍにおいては、ボロンドープドシリコン膜７２が残留したまま、ノンドープドシリコン膜７３が除去され、Ｚ方向における電極膜２１間に隙間７６が形成される。このとき、電極膜２１は板状の絶縁板材２４によって支持される。一方、周辺回路領域Ｒｃにおいては、ノンドープドシリコン膜７３は除去されずにそのまま残留する。
【００６７】
次に、図３０（ａ）及び（ｂ）並びに図２１に示すように、例えば、ＡＬＤ法により、シリコン酸化物を堆積させる。このシリコン酸化物はＵ字ホール３１内に侵入し、Ｕ字ホール３１の内面上にブロック絶縁膜３５を堆積させる。また、シリコン酸化物は貫通ホール３０を介して隙間７６内にも侵入し、隙間７６の内面上、すなわち、電極膜２１の上下面上及び絶縁板材２４における隙間７６内に露出した面上にもブロック絶縁膜３５を堆積させる。本実施形態においては、ブロック絶縁膜３５の堆積量を、Ｚ方向における電極膜２１間の距離の半分以上とする。これにより、図２０に示すように、隙間７６内はブロック絶縁膜３５によって完全に埋め込まれ、ブロック絶縁膜３５における電極膜２１の上面上に形成された部分と、この電極膜２１の一段上に配置された電極膜２１の下面上に形成された部分とが接触し、両部分の接触面にシーム３４ａが形成される。また、隣り合う貫通ホール３０を介して同一の隙間７６内に侵入したブロック絶縁膜３５同士が隙間７６内において接触し、その接触面にシーム３４ｂが形成される。
【００６８】
次に、シリコン窒化物を堆積させる。これにより、ブロック絶縁膜３５上に電荷蓄積膜３６が形成される。このとき、隙間７６内はブロック絶縁膜３５によって埋め込まれているため、電荷蓄積膜３６は隙間７６内には侵入せず、Ｕ字ホール３１内のみに形成される。次に、シリコン酸化膜を堆積させる。これにより、電荷蓄積膜３６上にトンネル絶縁膜３７が形成される。トンネル絶縁膜３７も隙間７６内には侵入せず、Ｕ字ホール３１内のみに形成される。ブロック絶縁膜３５、電荷蓄積膜３６及びトンネル絶縁膜３７により、メモリ膜３３が形成される。
【００６９】
次に、Ｕ字ピラー３１内に、不純物、例えばリンを含有させたポリシリコンを埋め込む。これにより、Ｕ字ピラー３１内にＵ字ピラー３８が形成される。Ｕ字ピラー３８のうち、貫通ホール３０内に配置された部分がＺ方向に延びるシリコンピラー３９となり、凹部１５内に配置された部分がＹ方向に延びる接続部材４０となる。その後、全面にエッチングを施し、ボロンドープドポリシリコン膜７５上に堆積されたポリシリコン、トンネル絶縁膜３７、電荷蓄積膜３６及びブロック絶縁膜３５を除去し、ボロンドープドポリシリコン膜７５を露出させる。
【００７０】
次に、図３１（ａ）及び（ｂ）に示すように、フォトリソグラフィ及びエッチングを行い、ボロンドープドポリシリコン膜７５に対して、その上面側からＸ方向に延びるスリット７７を複数本形成する。このとき、スリット７７は、Ｘ方向に配列された複数の貫通ホール３０からなる列間に形成し、また、各スリット７７にはボロンドープドポリシリコン膜７５を貫通させてシリコン酸化膜２６まで到達させる。これにより、ボロンドープドポリシリコン膜７５が、Ｘ方向に配列された複数の貫通ホール３０からなる列毎に分断され、Ｘ方向に延びる複数本の制御電極２７となる。その後、スリット７７内にシリコン酸化物を埋め込むと共に、制御電極２７上にシリコン酸化膜７８を形成する。
【００７１】
以後の工程は、前述の第１の実施形態と同様である。すなわち、図３２（ａ）及び（ｂ）に示すように、周辺回路領域Ｒｃにおいて、シリコン酸化膜７８、ボロンドープドポリシリコン膜７５、シリコン酸化膜２６及び積層体２０をＺ方向（積層方向）に貫くコンタクトホール５０を形成する。このとき、積層体２０における周辺回路領域Ｒｃに配置された部分は、交互に積層されたボロンドープドシリコン膜７２及びノンドープドシリコン膜７３からなり、シリコン酸化膜等のエッチングが困難な膜を含んでいないため、コンタクトホール５０の側面を垂直に形成することができる。
【００７２】
次に、図３３（ａ）及び（ｂ）に示すように、全面にシリコン酸化膜８５を堆積させる。  次に、図３４（ａ）及び（ｂ）に示すように、ＲＩＥにより、シリコン酸化膜７８の上面上及びコンタクトホール５０の底面上からシリコン酸化膜８５を除去することにより、コンタクトホール５０の側面上にスペーサ絶縁膜５１を形成する。次に、コンタクトホール５０の内面上にチタン層及びチタン窒化層からなるバリアメタル５２を形成し、コンタクトホール５０の内部にタングステンからなるコンタクト５３を形成する。
【００７３】
次に、図１（ａ）及び（ｂ）並びに図２に示すように、積層体２０の端部を階段状に加工し、積層体２０を層間絶縁膜４２によって埋め込み、ソース線４７及びビット線４９等の配線、プラグ並びにコンタクト等を形成する。このようにして、本実施形態に係る不揮発性半導体記憶装置２が製造される。本実施形態における上記以外の製造方法は、前述の第１の実施形態と同様である。
【００７４】
本実施形態によっても、前述の第１の実施形態と同様な効果を得ることができる。すなわち、貫通孔３０の形成時には、積層体２０内にシリコン酸化膜等のエッチングが困難な膜が存在しないため、貫通孔３０を均一な直径で形成することができる。また、部分２０ａ内からノンドープドシリコン膜７２を除去する際に、部分２０ｂ内にはノンドープドシリコン膜７２を残留させているため、コンタクトホール５０の形成時には、部分２０ｂ内にシリコン酸化膜等のエッチングが困難な膜が存在せず、コンタクトホール５０を均一な直径で形成することができる。このように、本実施形態によっても、メモリセルトランジスタの特性が均一であり、小型化が容易な不揮発性半導体記憶装置を製造することができる。
【００７５】
また、本実施形態によれば、上述の効果に加えて、図２９（ａ）及び（ｂ）に示す工程において、メモリセル領域Ｒｍからノンドープドシリコン膜７３を除去する際に、貫通ホール３０を起点として開始されたウェットエッチングが、メモリセル領域Ｒｍを囲む絶縁板材２４によって停止される。このため、エッチング量を調整することなく、ノンドープドシリコン膜７３をメモリセル領域Ｒｍから除去し、周辺回路領域Ｒｃに残留させることができる。すなわち、ウェットエッチングの終点制御が容易である。
【００７６】
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【００７７】
例えば、前述の各実施形態においては、Ｕ字ホール３１内にポリシリコンが完全に充填されていて柱状のＵ字ピラー３８を形成している例を示したが、ポリシリコンはＵ字ホール３１の中心軸に沿って空洞を残すように充填されていてパイプ状のＵ字ピラー３８を形成していてもよい。また、前述の各実施形態においては、Ｕ字形状のＵ字ピラー３８に沿ってメモリストリングを構成する例を示したが、本発明はこれに限定されず、シリコン基板１１と積層体２０との間に、バックゲート電極１４の代わりにソース線を配置し、積層体２０の上方に配置されたビット線と下方に配置されたソース線との間にＩ字形状のシリコンピラーを接続し、このシリコンピラーに沿ってメモリストリングを構成してもよい。
【符号の説明】
【００７８】
１、２  不揮発性半導体記憶装置、１０  ＳＴＩ、１１  シリコン基板、１２  ソース・ドレイン層、１３  シリコン酸化膜、１４  バックゲート電極、１５  凹部、１６、１７  シリコン酸化膜、１８  ゲート電極、２０  積層体、２０ａ、２０ｂ  部分、２１  電極膜、２２  絶縁膜、２３  スリット、２４  絶縁板材、２６  シリコン酸化膜、２７  制御電極、３０、３０ａ、３０ｂ  貫通ホール、３１  Ｕ字ホール、３３  メモリ膜、３４ａ、３４ｂ  シーム、３５  ブロック絶縁膜、３６  電荷蓄積膜、３７  トンネル絶縁膜、３８  Ｕ字ピラー、３９  シリコンピラー、４０  接続部材、４１  シリコン窒化膜、４２  層間絶縁膜、４３  プラグ、４４、４５  コンタクト、４６  ワード配線、４７  ソース線、４８  制御配線、４９  ビット線、５０  コンタクトホール、５１  スペーサ絶縁膜、５２  バリアメタル、５３コンタクト、７１  ノンドープドシリコン材、７２  ボロンドープドシリコン膜、７３  ノンドープドシリコン膜、７５  ボロンドープドポリシリコン膜、７６  隙間、７７  スリット、７８  シリコン酸化膜、８１、８２  犠牲材、８３、８５  シリコン酸化膜、Ｒｃ  周辺回路領域、Ｒｍ  メモリセル領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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