(57)【特許請求の範囲】
【請求項１】
入力信号の波形に基づき送信増幅器をエンベロープトラッキング駆動するスイッチング電源において、
前記入力信号が一時側に入力されるトランスと、
前記トランスの二次側に接続される第１乃至第３のスイッチング部と、
並列接続される抵抗およびコンデンサを備えるスピードアップ回路と、
アノード接地のショットキーダイオードと、
ゲートが前記抵抗に接続されソースが前記ショットキーダイオードのカソードに接続される電源用ＦＥＴとを具備し、
前記第１乃至第３のスイッチング部は、
ゲートおよびソースが前記トランスの二次側に接続される回路内ＦＥＴと、
カソードが前記回路内ＦＥＴのゲートに接続される回路内ショットキーダイオードと、
前記回路内ショットキーダイオードに逆極性で直列接続されカソードが前記回路内ＦＥＴのソースに接続されるツェナーダイオードと、
前記ツェナーダイオードに並列接続されるコンデンサと、をそれぞれ備え、
前記第１のスイッチング部の回路内ＦＥＴのソースと、前記第２のスイッチング部の回路内ＦＥＴのドレインと、前記抵抗とを接続し、
前記第３のスイッチング部の回路内ＦＥＴのドレインおよびソースを、前記スピードアップ回路に並列接続した、スイッチング電源。
【請求項２】
前記電源用ＦＥＴは、ショットキー接合のゲートを持つノーマリーオフ動作のＮチャネル型ＧａＮＦＥＴであり、
前記回路内ＦＥＴは、それぞれショットキー接合のゲートを持つノーマリーオン動作のＮチャネルＧａＡｓＦＥＴである、請求項１に記載のスイッチング電源。
【請求項３】
前記第２および第３のスイッチング部は前記一次側と同相で接続され、前記第１のスイッチング部は前記一次側と逆相で接続される、請求項１に記載のスイッチング電源。
【請求項４】
さらに、前記電源用ＦＥＴのソースにアノードが接続され、当該電源用ＦＥＴのドレインにカソードが接続される電源用ＦＥＴ用ショットキーダイオードを具備する、請求項１に記載のスイッチング電源。
【請求項５】
さらに、少なくとも前記第１のスイッチング部の回路内ＦＥＴと前記第２のスイッチング部の回路内ＦＥＴとを駆動するための電源を発生する電源部と、
前記入力信号を検波して既定レベル以上の検波波形を検出するセンサ部と、
前記センサ部の検出結果に基づいて前記電源部を制御して、前記第１のスイッチング部の回路内ＦＥＴと前記第２のスイッチング部の回路内ＦＥＴとを経由する貫通電流を抑圧する制御部とを具備する、請求項１に記載のスイッチング電源。
【請求項６】
入力信号の波形に基づき送信増幅器をエンベロープトラッキング駆動するスイッチング電源の駆動方法において、
前記スイッチング電源は、
前記入力信号が一時側に入力されるトランスと、
前記トランスの二次側に接続される第１乃至第３のスイッチング部と、
並列接続される抵抗およびコンデンサを備えるスピードアップ回路と、
アノード接地のショットキーダイオードと、
ゲートが前記抵抗に接続されソースが前記ショットキーダイオードのカソードに接続される電源用ＦＥＴとを具備し、
前記第１乃至第３のスイッチング部のそれぞれにおいて、
回路内ＦＥＴのゲートおよびソースを前記トランスの二次側に接続し、
回路内ショットキーダイオードのカソードを前記回路内ＦＥＴのゲートに接続し、
前記回路内ショットキーダイオードに逆極性で直列接続されるツェナーダイオードのカソードを前記回路内ＦＥＴのソースに接続し、
コンデンサを前記ツェナーダイオードに並列接続し、
前記第１のスイッチング部の回路内ＦＥＴのソースと、前記第２のスイッチング部の回路内ＦＥＴのドレインと、前記抵抗とを接続し、
前記第３のスイッチング部の回路内ＦＥＴのドレインおよびソースを、前記スピードアップ回路に並列接続した、駆動方法。
【請求項７】
前記電源用ＦＥＴは、ショットキー接合のゲートを持つノーマリーオフ動作のＮチャネル型ＧａＮＦＥＴであり、
前記回路内ＦＥＴは、それぞれショットキー接合のゲートを持つノーマリーオン動作のＮチャネルＧａＡｓＦＥＴである、請求項６に記載の駆動方法。
【請求項８】
前記第２および第３のスイッチング部を前記一次側と同相で接続し、前記第１のスイッチング部を前記一次側と逆相で接続した、請求項６に記載の駆動方法。
【請求項９】
さらに、電源用ＦＥＴ用ショットキーダイオードのアノードを前記電源用ＦＥＴのソースに接続し、カソードを当該電源用ＦＥＴのドレインに接続した、請求項６に記載の駆動方法。
【請求項１０】
前記スイッチング電源は、
さらに、少なくとも前記第１のスイッチング部の回路内ＦＥＴと前記第２のスイッチング部の回路内ＦＥＴとを駆動するための電源を発生する電源部を具備し、
前記入力信号を検波して既定レベル以上の検波波形を検出し、
前記検出結果に基づいて前記電源部を制御して、前記第１のスイッチング部の回路内ＦＥＴと前記第２のスイッチング部の回路内ＦＥＴとを経由する貫通電流を抑圧する、請求項６に記載の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ＣＤＭＡ（Code Division Multiple Access）やＯＦＤＭ（Orthogonal Frequency Division Multiplex）等のマイクロ波通信に用いられるスイッチング電源とその駆動方法に関する。
【背景技術】
【０００２】
ＣＤＭＡやＯＦＤＭは、携帯電話のような広帯域サービス及び高速な移動環境下においても通信を可能にする通信方式として多様なシステムに利用されている。この種の変調方式には変調波のＰＡＰＲ（Peak to Average Power Ratio）が大きいという特性がある。このためＣＤＭＡやＯＦＤＭ変調方式を利用したシステムでは、送信電力増幅器の非線形歪みが生じ、送信信号が劣化してしまう。この非線形歪みは、増幅器をＰＡＰＲ以上のバックオフ領域で動作させることで低減することが可能である。しかしながらこの方法では増幅器の効率が低下するという新たな問題が発生する。
【０００３】
そこで、増幅器の低歪み動作及び高効率動作の両方を実現する技術としてエンベロープトラッキングが提案されている。エンベロープトラッキングは、時間的にダイナミックにレベル変動するＯＦＤＭ波の包絡線（エンベロープ）を検波し、それに応じて増幅器のドレイン電圧をコントロールする技術である。対象とされる送信信号の包絡線の帯域幅は例えば１０ＭＨｚ前後、電源のスイッチング周波数は数１００ＭＨｚ、電源電圧のピークは数１０Ｖオーダである。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第４４５６５６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
例えば大容量蓄電池の充電器用のスイッチング素子にはＦＥＴが使用され、大電力化、数ＭＨｚ（メガヘルツ）オーダでの高速スイッチングが実現されている。この種の高速スイッチング電源回路にはＰチャネル、Ｎチャネルトランジスタが用いられるが、１００ＭＨｚ以上の高速スイッチングに追従可能なＰチャネルトランジスタは知られていない。
【０００６】
ＮチャネルのＳｉ高速ＭＯＳＦＥＴだけを使う方式があるが、数１００ＭＨｚの高速スイッチングには追従しない。マイクロ波帯電力増幅用のＮチャネルＧａＡｓＦＥＴは数１００ＭＨｚのスイッチング周波数に追従し高電流も流せるが、数１０Ｖの電圧振幅は得られない。近年、電源用としてＮチャネルＧａＮＦＥＴが開発されているが、数１０Ｖの電圧振幅は得られても数１００ＭＨｚのスイッチング周波数には追従しない。いずれにせよ、これらの素子をエンベロープトラッキング技術に応用して超高速のスイッチング周波数および大振幅の出力を実現するには技術的な困難を伴う。  
目的は、効率を高めた高周波送信機用のスイッチング電源とその駆動方法を提供することにある。
【課題を解決するための手段】
【０００７】
実施形態によれば、入力信号の波形に基づき送信増幅器をエンベロープトラッキング駆動するスイッチング電源は、入力信号が一時側に入力されるトランスと、このトランスの二次側に接続されるスイッチング部とを具備する。スイッチング部は、ゲートおよびソースが上記トランスの二次側に接続されるＦＥＴと、カソードが上記ゲートに接続されるショットキーダイオードと、ショットキーダイオードに逆極性で直列接続されカソードが上記ソースに接続されるツェナーダイオードと、このツェナーダイオードに並列接続されるコンデンサとを備える。
【図面の簡単な説明】
【０００８】
【図１】実施形態に係わるＦＥＴスイッチング電源を備える高周波送信機を示すブロック図。
【図２】図１に示されるＦＥＴスイッチング電源３の第１の実施形態を示す回路図。
【図３】基本ＦＥＴスイッチ回路ＢＣにおける各部の動作波形を示す図。
【図４】ＦＥＴスイッチング電源３の第２の実施形態を示す回路図。
【図５】図４に示されるＦＥＴスイッチング電源３における各部の電圧波形を示す図。
【図６】電源電圧の印加タイミングを制御可能な回路の一例を示す図。
【図７】ＦＥＴスイッチング電源３の第３の実施形態を示す回路図。
【図８】ＦＥＴスイッチング電源３の第４の実施形態を示す回路図。
【発明を実施するための形態】
【０００９】
図１は、実施形態に係わるＦＥＴスイッチング電源を備える高周波送信機を示すブロック図である。図１において、高周波送信機Ｓは、パワーアンプ（ＰＡ）１、広帯域ドライバ２、ＦＥＴスイッチング電源３、検波器４、波形変換部５およびローパスフィルタ（ＬＰＦ）６を備えて無線電波を送信する。広帯域ドライバ２は、波形変換部５で生成されたスイッチング信号をＦＥＴスイッチング電源３に出力する。ＦＥＴスイッチング電源３は既定の電源電圧でスイッチングされる電力をＰＡ１に供給する。すなわち、送信する無線電波のエンベロープ（包絡線）信号に対応する電源電圧がＦＥＴスイッチング電源３からＰＡ１に供給される。この形式の増幅器はいわゆるエンベロープトラッキングアンプである。
【００１０】
無線電波として送信される送信信号は、ＰＡ１および検波器４に入力される。検波器４は送信信号を包絡線検波する。これにより得られた包絡線波形は波形変換部５でΔΣ変換などを経てスイッチング信号に変換される。包絡線の帯域幅は１０ＭＨｚ前後、スイッチング周波数は数１００ＭＨｚである。送信信号のＰＡＰＲが大きく、平均レベルに有る時間が長く変動が大きい場合にも、ＰＡ１およびＦＥＴスイッチング電源３は安定して動作することが要求される。以下、スイッチング電源の複数の実施形態につき説明する。
【００１１】
［第１の実施形態］
図２は、図１に示されるＦＥＴスイッチング電源３の第１の実施形態を示す回路図である。この回路は実施形態における基本的なＦＥＴスイッチ回路であり、広帯域ドライバ２からのスイッチング信号を巻線比１：１のパルストランスＴ１に入力してフローティングさせたものである。パルストランスＴ１の二次側出力は基本ＦＥＴスイッチング回路ＢＣに入力される。
【００１２】
図２において、広帯域ドライバ２からのパルス状のスイッチング信号は、コンデンサＣ１０を介して直流カットされ、パルストランスＴ１（以下、トランスＴ１と称する）に入力される。トランスＴ１のコイル（巻線）の巻き始めを（・）で示す。二次巻線Ｗ３の（・）マーク側の出力端子はコンデンサＣ３を介してＮチャネルＦＥＴＱ４のゲートに接続される。二次巻線Ｗ３の他方の出力端子はＦＥＴＱ４のソースに接続される。二次巻線Ｗ３の（・）マークの端子から電圧Ｖt３のパルスが出力されるが、トランスの出力電圧の平均は０ボルトなので、パルスデューティに応じて正と負のピーク電圧が変動する。
【００１３】
基本ＦＥＴスイッチ回路ＢＣにおいて、ＦＥＴＱ４として、ショットキー接合のゲートを持つノーマリーオン動作のＮチャネルＧａＡｓＦＥＴを用いた場合の動作を説明する。ＦＥＴＱ４はノーマリーオンなのでゲート−ソース間電圧Ｖｇｓ４が０ボルトでもオン抵抗が低く、ゲートがショットキー接合なのでＶｇｓ４＞０で順方向ゲート電流が流れる。
【００１４】
ＦＥＴＱ４のゲートにショットキーダイオード（以下ダイオードと称する）Ｄ７のカソードが接続される。ダイオードＤ７のアノードはＦＥＴＱ４のＶｇｓ４に印加するパルスの電圧振幅を設定するツェナーダイオードＤ８のアノードに接続される。ツェナーダイオードＤ８のカソードはＦＥＴＱ４のソースに接続される。
【００１５】
ツェナーダイオードＤ８にはコンデンサＣ８が並列接続される。コンデンサＣ８は、ダイオードＤ７が逆バイアスになったとき電圧を保持し、ダイオードＤ７が順バイアスなったときに速やかに電荷を供給する。従ってＦＥＴＱ４の順方向ゲート電流とＤ７の順方向電流とが平衡する電圧で、Ｖｇｓ４に印加されるパルスの直流レベルが固定される。その結果、コンデンサＣ３にＶｇｓ４とＶｔ３との差の電圧Ｖｃ３が生じる。
【００１６】
ＦＥＴＱ４はノーマリーオンなので順方向ゲート電流が少しでも流れる正のＶｇｓ４でドレイン−ソース間のオン抵抗が低くなり、オフ時に完全にピンチオフするようにダイオードＤ８でパルス電圧振幅を設定する。よってドレインに電源を接続し、ソースに負荷を接続すれば、スイッチング動作の損失を低減できる。
【００１７】
図３は、基本ＦＥＴスイッチ回路ＢＣにおける各部の動作波形を示す図である。図２の回路において、例えばＴ１の二次巻線Ｗ３の電圧Ｖt３が５Ｖｐ−ｐでデューティ比（ＤＦ）が９０％である場合、トランスＴ１の出力電圧に直流成分が無いので、図３（ａ）に示すようにＶt３は＋０．５Ｖ〜−４．５Ｖとなる。また、ＦＥＴＱ４のゲート・ソース間電圧Ｖｇｓ４の立ち上がり電圧Ｖｆ４が＋１Ｖである場合には、ゲート・ソース間電圧Ｖｇｓ４は図３（ｂ）に示すように＋１Ｖ〜−４Ｖとなる。従って、図３（ｃ）に示すようにＣ３の電圧はＶｃ３＝−０．５Ｖとなる。  
一方、ＤＦが１０％の場合は図３（ｄ）に示すように電圧Ｖｔ３は＋４．５Ｖ〜−０．５Ｖ、ゲート・ソース間電圧Ｖｇｓ４は図３（ｅ）に示すように＋１Ｖ〜−４Ｖとなり、Ｃ３の電圧は図３（ｆ）に示すようにＶｃ３＝＋３．５Ｖとなる。
【００１８】
図２に示されるスイッチング回路は、ＤＦが増加している時は高速応答するダイオードＤ７の順方向電流でＣ３を放電し、ＤＦが減少している時はＦＥＴＱ４の順方向ゲート電流でコンデンサＣ３を充電するので、包絡線の１０ＭＨｚ前後に安定して追従することができる。
【００１９】
次に、基本ＦＥＴスイッチ回路ＢＣにおいて、ＦＥＴＱ４として、電源用のＮチャネルＧａＮＦＥＴを用いた場合の動作を説明する。この種のトランジスタは電源用として用いることができる。  
電源用ＧａＮＦＥＴは耐圧が高いが、マイクロ波帯電力増幅用よりも応答速度が一桁以上遅く、数１００ＭＨｚの高速スイッチングさせるためにはスピードアップ処理が必要である。また、ゲートがショットキー接合でノーマリーオフであるので、順方向ゲート電流が流れる正のゲート・ソース間電圧Ｖｇｓを印加しなければオン抵抗が下がらない。
【００２０】
ＦＥＴＱ４がオンの間、その順方向ゲート電流を保持するためにはコンデンサＣ３の容量を大きくしなければならない。しかしながら包絡線の１０ＭＨｚ前後に追従させようとすると、ＦＥＴＱ４のゲート電流やダイオードＤ７の順方向電流が過大になり破損するほどの電荷量になってしまう問題がある。つまり、既存のＦＥＴや回路方式は、高周波信号増幅器のスイッチング電源としては振幅が得られない。あるいは、振幅に耐えるものは応答速度が得られない。
【００２１】
第１の実施形態に係わるＦＥＴスイッチング電源は、高電圧をスイッチングする終段のＧａＮＦＥＴと、そのスピードアップ回路と、複数のＧａＡｓＦＥＴを用いたドライバアンプと、ドライバアンプをフローティングするためのパルストランスとを備える。これにより高速かつ大振幅の高周波スイッチング電源を実現することができる。このスイッチング電源を用いることにより、送信信号の包絡線に対応した電源電圧をＰＡ１に供給するエンベロープトラッキングアンプの効率を高めることが可能になる。
【００２２】
［第２の実施形態］
図４は、図１に示されるＦＥＴスイッチング電源３の第２の実施形態を示す回路図である図４のＦＥＴスイッチング回路３は、入力信号に対して同極性となる二次巻線Ｗ２、二次巻線Ｗ３および逆極性となる二次巻線Ｗ１から信号を出力するパルストランスＴ１ａを備える。パルストランスＴ１ａの二次側には３つの基本ＦＥＴスイッチング回路ＢＣ１〜ＢＣ３が接続される。このうちＢＣ３が図２の基本ＦＥＴスイッチング回路ＢＣに対応する。ＢＣ１およびＢＣ２もＢＣ３と同様の構成であり、ＢＣ１のＦＥＴに符合Ｑ２を、ＢＣ２のＦＥＴに符合Ｑ３を付して示す。ＢＣ１はパルストランスＴ１ａに対して逆相で接続され、ＢＣ２およびＢＣ３は同相で接続される。
【００２３】
ＢＣ１のＦＥＴＱ２のソースはＦＥＴＱ３のドレインに接続され、ＦＥＴＱ３のソースはＦＥＴＱ１のソースに接続される。ＦＥＴＱ２のソースとＦＥＴＱ３のドレインとの接続点ＸＣは、抵抗Ｒ１とコンデンサＣ４が並列接続されたスピードアップ回路を介して、ＦＥＴＱ１のゲートにスイッチング信号を出力する。ＦＥＴＱ１のドレインは電圧Ｖｄｄの電源ＰＳ１に接続され、ＦＥＴＱ１のソースはアノード接地のショットキーダイオードＤ１のカソードに接続される。
【００２４】
このほか、ＦＥＴスイッチング回路３は、ＰＡ１に電力を供給する電圧Ｖｄｄの直流電源ＰＳ１、およびＦＥＴＱ１をオンにする電荷を供給する電圧Ｖｐを出力するドライブ回路用電源ＰＳ２を備える。以上の構成において、０Ｖのローレベルから電源電圧Ｖｄｄのハイレベルまでの大振幅かつスイッチングされた電圧が、ＦＥＴＱ１のゲートへ入力されるスイッチング信号と同じ極性でＦＥＴＱ１のソースからＬＰＦ６（図示せず）出力される。
【００２５】
基本ＦＥＴスイッチング回路ＢＣ１〜ＢＣ３のＦＥＴＱ２〜Ｑ４として、ショットキー接合のゲートを持つノーマリーオン動作のＮチャネルＧａＡｓＦＥＴを用いた場合の動作を説明する。ＦＥＴＱ１はショットキー接合のゲートを持つノーマリーオフ動作の電源用Ｎチャネル型ＧａＮＦＥＴとする。
【００２６】
ＦＥＴＱ１は、ＯＮ時のオン抵抗を低くするために順方向ゲート電流を流す必要があるので、その電荷をＦＥＴＱ１がオフ時に、電圧Ｖｐのバイアス用のＤＣ電源（ドライブ回路用電源）ＰＳ２からショットキーダイオードＤ２を介して、他方がＦＥＴＱ１のソースに接続されたコンデンサＣ５に供給する。コンデンサＣ５はＦＥＴＱ１のソースに対して基本ＦＥＴスイッチング回路ＢＣ１のＦＥＴＱ２のドレイン電圧をＶｐに保つ。ＦＥＴＱ１は耐圧が高いが応答速度が遅いので、スピードアップ回路として抵抗Ｒ１、Ｒ２、コンデンサＣ４および基本ＦＥＴスイッチング回路ＢＣ３を備える。  
なお図４において、符合ＸＡはＦＥＴＱ１のソース接続点、ＸＢはＦＥＴＱ２のドレイン接続点、ＸＣはＦＥＴＱ２のソース接続点である。
【００２７】
図５は、図４に示されるＦＥＴスイッチング電源３における各部の電圧波形を示す図である。接続点ＸＡはＦＥＴＱ１がＯＮの時にＶｄｄボルト、ＯＦＦの時に０ボルトになる（図５（ａ））。接続点ＸＢは電圧Ｖｐに充電されたコンデンサＣ５を介して接続点ＸＡに接続されているので、ＦＥＴＱ１がＯＮの時に（Ｖｄｄ＋Ｖｐ）ボルト、ＯＦＦの時にＶｐボルトになる（図５（ｂ））。接続点ＸＣはＦＥＴＱ１がＯＮの時に（Ｖｄｄ＋Ｖｐ）ボルト、ＯＦＦの時に０ボルトとなり、この電圧がスピードアップ回路に入力される（図５（ｃ））。
【００２８】
スピードアップ回路の端子○１と端子○２との間には、基本ＦＥＴスイッチング回路ＢＣ３のＦＥＴＱ４のドレインとソースがそれぞれ接続される。ＦＥＴＱ１のソースの電圧ＸＡに対する○１の電圧ＸＣは、ＦＥＴＱ１がオン時にＶｐボルト、オフ時の０ボルトとなる。ＦＥＴＱ１がオフ時にＦＥＴＱ４で○１と○２が短絡されるので、低抵抗の抵抗Ｒ２を介してコンデンサＣ４は放電して０ボルトになる。
【００２９】
ＦＥＴＱ１がオン時はＦＥＴＱ４が開放なので、オフ→オン直後はＦＥＴＱ１の入力容量Ｃｉ１とコンデンサＣ４とでＶｐが分圧されるが、スピードアップのためにコンデンサＣ４の容量は入力容量Ｃｉ１の容量より大きく設定するので、ＦＥＴＱ１のゲート・ソース間電圧Ｖｇｓ１はほぼＶｐになる。この瞬間のＦＥＴＱ１の非線形な順方向ゲート電流を高く設定することにより、コンデンサＣ４の充電時間を短くする。
【００３０】
定常状態の順方向ゲート電流をＩｇｆ１、ゲート・ソース間電圧Ｖｇｓ１をＶｆ１とするとコンデンサＣ４の電圧はＲ１・Ｉｇｆ１＝Ｖｐ−Ｖｆ１になる（図５（ｄ））。ＦＥＴＱ１がオン→オフ直後はＣ４がＣｉ１より大きいのでほぼゲート・ソース間電圧Ｖｇｓ１＝Ｖｆ１−Ｖｐになり、ＦＥＴＱ１がオフになる時間よりは遅い時定数でＲ２とＦＥＴＱ４を介してコンデンサＣ４の電荷が放電して０ボルトになる。この放電の時定数は、抵抗Ｒ２の値をｒ２、コンデンサＣ４の値をｃ４とすると（ｃ４・ｒ２）で概算できるので、パルス幅より短い時間に設定する。また、定常状態で許容される順方向ゲート電流をＩｇｆ１ｍａｘとし、抵抗Ｒ１の値をｒ１とすれば、ｒ１＞（Ｖｐ−Ｖｆ１）／Ｉｇｆ１ｍａｘとして許容電流を超えないようにｒ１の値を設定する。
【００３１】
この実施形態における各値は、一例として最大電流１０Ａ、Ｖｄｄ＝５０Ｖ、Ｖｐ＝５Ｖ、Ｖｆ１＝２．５Ｖ、Ｉｇｆ１＝２０ｍＡ，Ｃｉ１＝３００ｐＦ、ｒ１＝１５０Ω＞１２５Ωとする。そして、抵抗Ｒ２とコンデンサＣ１〜Ｃ８等の値は使用するスイッチング周波数と包絡線の帯域幅に基づいて最適化するようにする。
【００３２】
次に、電源投入時の過渡状態について説明する。スイッチング信号が入力されていない時はコンデンサＣ１〜Ｃ３の電圧やＦＥＴＱ２〜ＦＥＴＱ４のＶｇｓ２〜Ｖｇｓ４は０ボルトで、ノーマリーオンのＦＥＴＱ２〜ＦＥＴＱ４はオン状態なので、ＦＥＴＱ２とＦＥＴＱ３を経由する貫通電流は流れ続ける。ここではＦＥＴＱ１のＶｆ１がＶｐ等の電源電圧と比べて十分低いとして説明を簡単にする。
【００３３】
この状態で先に電源Ｖｐをオンにすると、ダイオードＤ２、ＦＥＴＱ２、ＦＥＴＱ３、および負荷を経由してＶｐ／ＲＬ（負荷抵抗）が流れる。この状態でのＦＥＴＱ２とＦＥＴＱ３のソースとドレインおよび負荷にかかる電圧は全てＶｐなので、コンデンサＣ５の電圧は０ボルトで、ＦＥＴＱ１はドレインがソースとして働きオン状態になり、Ｖｄｄの電源がオフ時に開放となる場合は約Ｖｐに充電してＦＥＴＱ１はオフになる。
【００３４】
この状態でＶｄｄを印加するとＦＥＴＱ１はオフ状態になるが、負荷にかかる電圧などはＶｐのままである。逆にＶｄｄを先に印加してもＦＥＴＱ１はオフ状態のままで電流は流れないが、次にＶｐを印加すると先にＶｐを印加した時と同じ状態になる。この状態でスイッチング信号を入力すると、ＦＥＴＱ３はＦＥＴＱ１オフ時にオンになるのでＦＥＴＱ１はオフになるが、ＦＥＴＱ１オン時にＦＥＴＱ２がオンしてもＣ５が０ボルトなのでＦＥＴＱ１はオンにならない。しかし、ＦＥＴＱ２とＦＥＴＱ３のどちらか一方がオフ状態で貫通電流が流れるのはオン／オフ切替時の一瞬なので、負荷での電圧が下がりＣ５を充電し始めやがて正常動作に入る。以上からこの実施形態では、ダイオードＤ２、ＦＥＴＱ２、ＦＥＴＱ３の最大許容電流を約Ｖｐ／ＲＬ（負荷抵抗）とした場合の電流より高くする。
【００３５】
なお、電源電圧を印加する前にスイッチング信号を入力して、コンデンサＣ１〜Ｃ３を充電してＦＥＴＱ２〜ＦＥＴＱ４をオン／オフさせて、ＦＥＴＱ２とＦＥＴＱ３を経由する貫通電流が流れ続けないようにしてから、電源電圧を印加するようにすれば良い。このようなシーケンスで回路を駆動することで、ダイオードＤ２の最大許容電流はＶｐ／負荷抵抗より低くできる。また、ＦＥＴＱ２、ＦＥＴＱ３の最大許容電流も低くできる場合がある。
【００３６】
図６は、電源電圧の印加タイミングを制御可能な回路の一例を示す図である。図６において図４と共通する部分には同じ符号を付して示すか省略し、ここでは異なる部分についてのみ説明する。  
図６に示すように、トランスＴ１の一次巻線ｗｉに電源供給制限部ＰＸを接続する。電源供給制限部ＰＸはスイッチング信号の有無を監視するセンサ部８１を備える。なおセンサ部８１は二次巻線側に接続してもよい。センサ部８１は入力される信号を検波し、検波波形が既定レベル以上になるとスイッチング信号有りと判断する。そうすると電源ＰＳ１、ＰＳ２への一次電力をオンにする電源制御信号をスイッチ部ＰＰの制御端子に入力する。
【００３７】
スイッチ部ＰＰは電源ＰＳ２の１次側に挿入され、オンにする制御信号に従って入力される電源ＰＳ１、ＰＳ２への電力をオンにする。このスイッチ部ＰＰは、このオン信号により起動される内部タイマ、もしくは積分回路等により所定の時間遅れてＯＮになる遅延部ＤＬを備える。これによりオンにする制御信号が入力されたのち、電源ＰＳ２に電力が供給される。なお、このスイッチ部ＰＰは、電源ＰＳ２の二次側に挿入され出力Ｖｄｄ、Ｖｐの供給開始タイミングを遅らせるものであっても良い。このようにＦＥＴＱ２とＦＥＴＱ３とを経由する貫通電流が流れ続けないシーケンス、タイミング制御をしてから、電源電圧を印加するようにしてもよい。以上のようにこの実施形態によっても、応答速度と振幅を確保することが可能なスイッチング回路を実現することができる。
【００３８】
［第３の実施形態］
図７は、図１に示されるＦＥＴスイッチング電源３の第３の実施形態を示す回路図である。図７において図４と共通する部分には同じ符号を付して示し、ここでは異なる部分についてのみ説明する。図７において、ＦＥＴＱ１のソースにショットキーダイオードＤ９のアノードを接続し、ドレインにカソードを接続するようにした。これにより、負荷の異常などによる異常電圧からＦＥＴＱ１を保護することができる。
【００３９】
［第４の実施形態］
図８は、図１に示されるＦＥＴスイッチング電源３の第４の実施形態を示す回路図である。図８において図７と共通する部分には同じ符号を付して示し、ここでは異なる部分についてのみ説明する。  
図８において、ダイオードＤ１のカソード○３、アノード○４にそれぞれＦＥＴＱ５のドレイン○３、ソース○４が接続される。ＦＥＴＱ５のゲートには、ＦＥＴＱ１のゲートと逆極性のスイッチング信号が入力される。このＦＥＴＱ５は、ショットキー接合のゲートを持つＮチャネル型のノーマリーオフ型ＦＥＴである。この逆極性の信号は基本ＦＥＴスイッチ回路ＢＣ１と同様に生成される。
【００４０】
図７においては、ＦＥＴＱ１がオフ時にダイオードＤ１に流れる電流とダイオードＤ１の順方向電圧降下の積が損失となる。このダイオードＤ１における電圧降下による損失を防ぐため、図８においては、オン抵抗が低いＦＥＴＱ５をダイオードＤ１に並列接続することにより電圧降下を小さく抑えて損失を減少させるようにしている。
【００４１】
なお、ＦＥＴＱ５はフローティングさせる必要はない。よって遅延回路などでパルストランスＴ１ｂの入力信号のタイミングを遅らせ、ＦＥＴＱ１のゲートに入力されるスイッチング信号のタイミングと合わせた逆極性の信号を生成しても良い。また、パルストランスを逆極性、すなわち入力信号に対してＷ１の二次巻線を同極性、Ｗ２の二次巻線とＷ３の二次巻線を逆極性にしても同様な効果が得られる。
【００４２】
以上説明したようにこれらの実施形態によれば、高効率な高周波送信機用の高速・大振幅スイッチング電源およびスイッチング方法を提供することができる。  
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４３】
Ｓ…高周波送信機、１…パワーアンプ（ＰＡ）、２…広帯域ドライバ、３…ＦＥＴスイッチング電源、４…検波器、５…波形変換部、６…ローパスフィルタ（ＬＰＦ）、Ｔ１…パルストランス、ＢＣ…基本ＦＥＴスイッチング回路、Ｃ１〜Ｃ８，Ｃ１０…コンデンサ、Ｑ１〜Ｑ４…ＮチャネルＦＥＴ、Ｄ１，Ｄ２，Ｄ７…ショットキーダイオード、Ｄ８…ツェナーダイオード、Ｔ１ａ…パルストランス、ＢＣ１〜ＢＣ３…基本ＦＥＴスイッチング回路、ＰＳ１…電源、ＰＳ２…ドライブ回路用電源、Ｒ１，Ｒ２…抵抗、ＰＸ…電源供給制限部、８１…センサ部、ＰＰ…スイッチ部、ＤＬ…遅延部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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