(57)【特許請求の範囲】
【請求項１】
第１乃至第５の領域を有するゲート電極と、
前記ゲート電極上に設けられたゲート絶縁層と、
前記ゲート絶縁層上に設けられ、アクセプターとなる第１の不純物元素を含む第１の半導体層と、
前記ゲート絶縁層上及び前記第１の半導体層上に設けられ、非晶質構造を有する第２の半導体層と、
前記第２の半導体層上に設けられ、一導電型を付与する第２の不純物元素を含む第３の半導体層と、
前記第２の半導体層上に設けられ、一導電型を付与する第３の不純物元素を含む第４の半導体層と、を有し、
前記第２の領域は、前記第１の領域と前記第３の領域の間に配置され、
前記第３の領域は、前記第２の領域と前記第４の領域の間に配置され、
前記第４の領域は、前記第３の領域と前記第５の領域の間に配置され、
前記第１の半導体層は、前記第２及び前記第３の領域のみと重なって配置され、
前記第２の半導体層は、前記第１乃至前記第５の領域と重なって配置され、
前記第３の半導体層は、前記第１及び前記第２の領域のみと重なって配置され、
前記第４の半導体層は、前記第５の領域のみと重なって配置されていることを特徴とする薄膜トランジスタ。
【請求項２】
請求項１において、
チャネル長方向における前記第３の領域の長さは、チャネル長方向における前記第４の領域の長さよりも短いことを特徴とする薄膜トランジスタ。
【請求項３】
請求項１又は請求項２において、
前記第１乃至第４の領域は環状であり、
前記第１の領域の内側に前記第２の領域が配置され、
前記第２の領域の内側に前記第３の領域が配置され、
前記第３の領域の内側に前記第４の領域が配置され、
前記第４の領域の内側に前記第５の領域が配置されていることを特徴とする薄膜トランジスタ。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記第１の半導体層と前記第２の半導体層との間に、前記第２の半導体層に接する絶縁層を有することを特徴とする薄膜トランジスタ。
【請求項５】
請求項１乃至請求項３のいずれか一項において、
前記第１の半導体層と前記第２の半導体層との間、並びに、前記ゲート絶縁層と前記第２の半導体層との間に、前記第２の半導体層に接する微結晶構造を有する第５の半導体層を有することを特徴とする薄膜トランジスタ。
【請求項６】
請求項１乃至請求項５のいずれか一項において、
前記第１の半導体層と前記第２の半導体層との間に、前記第１の半導体層に接する非晶質構造を有する第６の半導体層を有することを特徴とする薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ、若しくは該薄膜トランジスタを用いて動作する表示装置に関する。
【背景技術】
【０００２】
電界効果トランジスタの一種として、絶縁表面を有する基板上に形成された半導体層にチャネル領域が形成される薄膜トランジスタが知られている。薄膜トランジスタに用いられる半導体層として、非晶質シリコン、微結晶シリコン及び多結晶シリコンを用いる技術が開示されている（特許文献１乃至５参照）。薄膜トランジスタの代表的な応用例は、液晶テレビジョン装置であり、表示画面を構成する各画素のスイッチングトランジスタとして実用化されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−０５３２８３号公報
【特許文献２】特開平５−１２９６０８号公報
【特許文献３】特開２００５−０４９８３２号公報
【特許文献４】特開平７−１３１０３０号公報
【特許文献５】特開２００５−１９１５４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
非晶質シリコン層にチャネルが形成される薄膜トランジスタは、電界効果移動度及びオン電流が低いといった問題がある。一方、微結晶シリコン層にチャネルが形成される薄膜トランジスタは、非晶質シリコンによる薄膜トランジスタと比較して、電界効果移動度が向上するもののオフ電流が高くなってしまい、十分なスイッチング特性が得られないといった問題がある。
【０００５】
多結晶シリコン層がチャネル形成領域となる薄膜トランジスタは、上記二種類の薄膜トランジスタよりも電界効果移動度が格段に高く、高いオン電流が得られるといった特性がある。この薄膜トランジスタは、前記した特性により、画素に設けられるスイッチング用のトランジスタのみならず、高速動作が要求されるドライバ回路をも構成することができる。
【０００６】
しかし、多結晶シリコン層がチャネル形成領域となる薄膜トランジスタは、非晶質シリコン層で薄膜トランジスタを形成する場合に比べ半導体層の結晶化工程が必要となり、製造コストが増大することが問題となっている。例えば、多結晶シリコン層の製造のために必要なレーザアニール技術は、レーザビームの照射面積が小さく大画面の液晶パネルを効率良く生産することができないといった問題がある。
【０００７】
ところで、表示パネルの製造に用いられているガラス基板は、第３世代（５５０ｍｍ×６５０ｍｍ）、第３．５世代（６００ｍｍ×７２０ｍｍ、または６２０ｍｍ×７５０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍｍ）、第５世代（１１００ｍｍ×１３００ｍｍ）、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）と年々大型化が進んでおり、今後は第９世代（２４００ｍｍ×２８００ｍｍ、２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）へと大面積化が進むと予測されている。ガラス基板の大型化はコストミニマム設計の思想に基づいている。
【０００８】
これに対して、第１０世代（２９５０ｍｍ×３４００ｍｍ）におけるような大面積のマザーガラス基板に、高速動作が可能な薄膜トランジスタを、生産性良く製造することができる技術は依然として確立されておらず、そのことが産業界の問題となっている。
【０００９】
そこで、薄膜トランジスタのオン電流及びオフ電流に係る上記問題点を解決することを課題の一とする。また、他の課題は、高速動作が可能な薄膜トランジスタを提供することにある。
【課題を解決するための手段】
【００１０】
本発明の一である薄膜トランジスタの一は、ゲート絶縁層を介して、少なくとも一部がゲート電極と重畳するように離間して設けられた、ソース領域及びドレイン領域を形成する一導電型を付与する不純物元素が添加された一対の不純物半導体層を有している。ゲート絶縁層上でゲート電極及び一導電型を付与する不純物元素が添加された一対の不純物半導体層の一方と重畳するアクセプターとなる不純物元素が添加された半導体層と、該アクセプターとなる不純物元素が添加された半導体層からゲート絶縁層上に延在し、一導電型を付与する不純物元素が添加された一対の不純物半導体層の両方に接し、該一導電型を付与する不純物元素が添加された一対の不純物半導体層の間に連続して設けられている非晶質半導体層とを有する。さらに、アクセプターとなる不純物元素が添加された半導体層と重畳するバッファ層を設けてもよい。
【００１１】
本発明の一である薄膜トランジスタは、ゲート電極を被覆するゲート絶縁層と、ゲート絶縁層上に設けられた非晶質半導体層と、該非晶質半導体層上に離間して設けられ、且つソース領域及びドレイン領域を形成する一導電型を付与する不純物元素が添加された一対の不純物半導体層を有している。さらに、ゲート絶縁層と非晶質半導体層との間に設けられ、一導電型を付与する不純物元素が添加された一対の不純物半導体層の一方と重なり、前記ソース領域と前記ドレイン領域の間に延在するアクセプターとなる不純物元素が添加された半導体層とを有する。更に、アクセプターとなる不純物元素が添加された半導体層及び非晶質半導体層に接し、アクセプターとなる不純物元素が添加された半導体層と重畳するバッファ層とを有している。
【００１２】
本発明の一である薄膜トランジスタは、ゲート絶縁層を介してゲート電極と重畳するアクセプターとなる不純物元素が添加された半導体層と、アクセプターとなる不純物元素が添加された半導体層の側面を被覆する非晶質半導体層と、非晶質半導体層上に設けられ、ソース領域またはドレイン領域を形成する一導電型を付与する不純物元素が添加された一対の不純物半導体層とを有している。一導電型を付与する不純物元素が添加された一対の不純物半導体層の一方は、アクセプターとなる不純物元素が添加された半導体層と少なくとも一部が重畳し、一導電型を付与する不純物元素が添加された一対の不純物半導体層の一方は、アクセプターとなる不純物元素が添加された半導体層の外側に設けられている。
【００１３】
薄膜トランジスタは、ソース領域及びドレイン領域の間を流れるキャリア（電子または正孔）を、ゲート電極に印加する電圧によって制御するが、ソース領域とドレイン領域との間を流れるキャリアは、ゲート電極と重畳して設けられるアクセプターとなる不純物元素が添加された半導体層と、該アクセプターとなる不純物元素が添加された半導体層上からチャネル長方向に延在して設けられる非晶質半導体層を流れる。
【００１４】
但し、アクセプターとなる不純物元素が添加された半導体層は、薄膜トランジスタのチャネル長方向の全域に渡って延在しているのではなく、ソース領域及びドレイン領域を形成する一導電型を付与する不純物元素が添加された一対の不純物半導体層の一方とは重畳しないように設けられている。すなわち、この薄膜トランジスタでは、チャネル間を流れるキャリアはソース領域及びドレイン領域間のチャネル長方向の一定距離において、非晶質半導体層を流れるように構成されている。
【００１５】
アクセプターとなる不純物元素が添加された半導体層の電気伝導度が７．７６×１０Ｓ／ｃｍ以上３．８５×１０−２Ｓ／ｃｍ以下であり、非晶質半導体層の電気伝導度はアクセプターとなる不純物元素が添加された半導体層よりも低くなっている。微結晶半導体層のアクセプター濃度は、５×１０１７ａｔｏｍｓ／ｃｍ３以上２×１０１９ａｔｏｍｓ／ｃｍ３以下である。アクセプターとなる不純物元素が添加された半導体層は、少なくとも薄膜トランジスタのチャネル長方向に延在し、前記した電気伝導度を有することで高いオン電流を発生させるように作用する。一方、チャネル間にあって所謂オフセット領域を形成する非晶質半導体層は、オフ電流を低減するように作用する。
【００１６】
不純物半導体とは、電気伝導に関与するキャリアのほとんどが添加された不純物元素から供給される半導体をいう。不純物元素はキャリアとして電子を供給するドナーとなり得る元素、または正孔を供給するアクセプタ−となり得る元素であり、代表的にはドナーは周期表第１５族元素、アクセプターは周期表第１３族元素が該当する。
【００１７】
微結晶半導体とは、例示的には結晶粒径が２ｎｍ以上２００ｎｍ以下、あるいは１０ｎｍ以上８０ｎｍ以下、あるいは２０ｎｍ以上５０ｎｍ以下であり、電気伝導度が概略１０−７Ｓ／ｃｍから１０−４Ｓ／ｃｍであるものが、価電子制御により１０１Ｓ／ｃｍ程度にまで高められる半導体を指す。尤も、微結晶半導体の概念は前記した結晶粒径、電気伝導度の値のみに固定されるものではなく、同等の物性値を有するものであれば他の半導体材料に置換することもできる。非晶質半導体とは、結晶構造を有さない（原子の配列に長距離秩序を有さない）半導体を指す。なお、非晶質シリコンには水素が含まれていているものも含む。
【００１８】
「オン電流」とは、チャネル形成領域に電流を流すためにゲート電極に適切なゲート電圧を印加した時（即ち、薄膜トランジスタがオン状態の時）に、チャネル形成領域を流れる電流である。「オフ電流」とは、薄膜トランジスタのしきい値電圧より低いゲート電圧の場合（即ち、薄膜トランジスタがオフ状態の時）にソースとドレイン間に流れる電流である。
【発明の効果】
【００１９】
アクセプターとなる不純物元素が添加された半導体層を、薄膜トランジスタのチャネル長方向の全域に渡って延在させるのではなく、ソース領域及びドレイン領域を形成する一導電型を付与する不純物元素が添加された一対の不純物半導体層の一方とは重畳しないように設け、ソース領域及びドレイン領域間のチャネル長方向の一定距離は、チャネル間を流れるキャリアが非晶質半導体層を流れるように構成することで、高いオン電流を得るとともに、オフ電流を低減させることができる。
【００２０】
また、アクセプターとなる不純物元素が添加された半導体層のアクセプター濃度を高めることで、電界効果移動度を高めることができ、高速動作を可能とすることができる。
【図面の簡単な説明】
【００２１】
【図１】本実施の形態に係る薄膜トランジスタを説明する断面図である。
【図２】本実施の形態に係る薄膜トランジスタを説明する断面図である。
【図３】本実施の形態に係る薄膜トランジスタを説明する断面図である。
【図４】本実施の形態に係る薄膜トランジスタを説明する断面図である。
【図５】本実施の形態に係る薄膜トランジスタの作製工程を説明する断面図である。
【図６】本実施の形態に係る薄膜トランジスタを説明する断面図及び上面図である。
【図７】本実施の形態に係る薄膜トランジスタの作製工程を説明する断面図である。
【図８】本実施の形態に係る薄膜トランジスタの作製工程を説明する断面図である。
【図９】本実施の形態に適用可能な多階調マスクを説明する図である。
【図１０】本実施の形態に係る薄膜トランジスタの作製工程を説明する上面図である。
【図１１】本実施の形態に係る薄膜トランジスタの作製工程を説明する断面図である。
【図１２】本実施の形態に係る薄膜トランジスタの作製工程を説明する上面図である。
【図１３】本実施の形態に係る素子基板を説明する平面図である。
【図１４】本実施の形態に係る素子基板の端子部及び画素部を説明する断面図である。
【図１５】本実施の形態に係る表示パネルを説明する斜視図である。
【図１６】本実施の形態に係る表示装置を用いた電子機器を説明する斜視図である。
【図１７】本実施の形態に係る表示装置を用いた電子機器を説明する図である。
【図１８】本実施の形態に係る表示装置を用いた電子機器を説明する斜視図である。
【図１９】実施例１で示すデバイスシミュレーションの構造を説明する図である。
【図２０】デバイスシミュレーションにより得られた電流電圧特性を説明する図である。
【図２１】デバイスシミュレーションにより得られた電流電圧特性を説明する図である。
【図２２】デバイスシミュレーションにより得られたオン電流を説明する図である。
【図２３】デバイスシミュレーションにより得られたオン電流を説明する図である。
【図２４】デバイスシミュレーションにより得られたしきい値電圧を説明する図である。
【図２５】本実施の形態に係る薄膜トランジスタを説明する断面図である。
【発明を実施するための形態】
【００２２】
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細をさまざまに変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。
【００２３】
また、以下の実施の形態では、ゲート電極０５がゲート配線の一部である形態を示す。このため、ゲート電極０５をゲート配線０５と示す場合がある。また、同様に、配線６３をソース配線６３またはソース電極６３と示す場合がある。
【００２４】
（実施の形態１）
ここでは、微結晶半導体層をチャネル形成領域に有する薄膜トランジスタと比較してオフ電流が低く、非晶質半導体層をチャネル形成領域に有する薄膜トランジスタと比較して、高速動作が可能であり、オン電流が高い、薄膜トランジスタの構造について、図１を用いて説明する。
【００２５】
図１（Ａ）に示す薄膜トランジスタは、基板０１上にゲート電極０５が形成され、ゲート電極０５上にゲート絶縁層０９ａ、０９ｂが形成され、ゲート絶縁層０９ｂ上に、アクセプターとなる不純物元素が添加された半導体層５１が形成され、アクセプターとなる不純物元素が添加された半導体層５１上にバッファ層５３が形成される。このバッファ層５３は、アクセプターとなる不純物元素が添加された半導体層５１と略重畳して設けられる。また、アクセプターとなる不純物元素が添加された半導体層５１及びバッファ層５３の側面及び上面を覆う非晶質半導体層５５が形成される。非晶質半導体層５５上に、ソース領域とドレイン領域を形成する一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１が形成され、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１上に配線６３、６５が形成される。また、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１の一方６１は、バッファ層５３に重ならない。また、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１の他方５９の一端部は、バッファ層５３に重なっている。
【００２６】
アクセプターとなる不純物元素が添加された半導体層５１は、電気伝導率が７．７６×１０−３Ｓ／ｃｍＳ／ｃｍ以上３．８５×１０−２Ｓ／ｃｍ以下の半導体層で形成する。アクセプターとなる不純物元素が添加された半導体層５１としては、キャリアとして正孔を供給する元素であるアクセプターが添加されている。アクセプターとなる不純物元素は、代表的には周期表第１３族元素であるボロン等がある。アクセプターとなる不純物元素が添加された半導体層としては、アモルファスシリコン層、アモルファスシリコンゲルマニウム層、アモルファスゲルマニウム層、微結晶シリコン層、微結晶シリコンゲルマニウム層、微結晶ゲルマニウム層、多結晶シリコン層、多結晶シリコンゲルマニウム層、多結晶ゲルマニウム層等で形成される。
【００２７】
アクセプターとなる不純物元素が添加された半導体層に添加されるアクセプターとなる不純物元素の濃度を、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定した場合に５×１０１７ａｔｏｍｓ／ｃｍ３以上２×１０１９ａｔｏｍｓ／ｃｍ３以下することにより、ゲート絶縁層０９ｂ及びアクセプターとなる不純物元素が添加された半導体層の界面における抵抗を低減することが可能であり、また、高速動作が可能であり、オン電流の高い薄膜トランジスタを作製することができる。
【００２８】
ここでの微結晶半導体とは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体である。この半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質なものであり、粒径が２ｎｍ以上２００ｎｍ以下、あるいは１０ｎｍ以上８０ｎｍ以下、あるいは２０ｎｍ以上５０ｎｍ以下の柱状または針状結晶が基板表面に対して法線方向に成長している。また、電気伝導度が概略１０−７Ｓ／ｃｍから１０−４Ｓ／ｃｍであるものが、価電子制御により１０１Ｓ／ｃｍ程度にまで高められる半導体を指す。また、複数の微結晶半導体の間に非単結晶半導体が存在している。微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルのピークが単結晶シリコンを示す５２０ｃｍ−１よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませてもよい。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませてもよく、これにより格子歪みをさらに助長させることで、微結晶の構造の安定性が増し良好な微結晶半導体層が得られる。このような微結晶半導体に関する記述は、例えば、米国特許４，４０９，１３４号で開示されている。尤も、微結晶半導体の概念は前記した結晶粒径、電気伝導度の値のみに固定されるものではなく、同等の物性値を有するものであれば他の半導体材料に置換することもできる。
【００２９】
アクセプターとなる不純物元素が添加された半導体層５１の厚さは５ｎｍ以上５０ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下で形成する。
【００３０】
また、アクセプターとなる不純物元素が添加された半導体層５１の酸素濃度、及び窒素濃度は、代表的には３×１０１９ａｔｏｍｓ／ｃｍ３未満、更に好ましくは３×１０１８ａｔｏｍｓ／ｃｍ３未満、炭素の濃度を３×１０１８ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。酸素、窒素、及び炭素が、アクセプターとなる不純物元素が添加された半導体層に混入する濃度を低減することで、アクセプターとなる不純物元素が添加された半導体層が微結晶半導体層の場合、微結晶半導体層の欠陥の生成を抑制する事ができる。さらには、酸素、及び窒素が微結晶半導体層中に入っていると、結晶化しにくい。このため、微結晶半導体層中の酸素濃度、窒素濃度が比較的低く、微結晶半導体層の結晶性を高めることができる。
【００３１】
また、アクセプターとなる不純物元素が添加された半導体層に、ドナーとなる不純物元素を、成膜と同時に、或いは成膜後に添加することで、しきい値電圧を制御することが可能となる。ドナーとなる不純物元素としては、代表的にはリンであり、ＰＨ３などの不純物気体を１ｐｐｍ〜１０００ｐｐｍ、好ましくは１〜１００ｐｐｍの割合で水素化シリコンに混入させると良い。そしてリンの濃度は、アクセプターとなる不純物元素の１０分の１程度、例えば１×１０１４〜６×１０１６ａｔｏｍｓ／ｃｍ３とすると良い。
【００３２】
バッファ層５３は、非晶質半導体層を用いて形成する。または、フッ素、塩素等のハロゲンが添加される非晶質半導体層を用いる。バッファ層５３の厚さを３０ｎｍ〜２００ｎｍ、好ましくは５０ｎｍ〜１５０ｎｍとする。非晶質半導体層としては、アモルファスシリコン層、またはゲルマニウムを含むアモルファスシリコン層等がある。
【００３３】
バッファ層５３の側面を３０〜６０°に傾斜させることで、アクセプターとなる不純物元素が添加された半導体層５１が微結晶半導体層の場合、当該微結晶半導体層を結晶成長核として、微結晶半導体層に接する非晶質半導体層５５の界面の結晶性を高めることができるため、薄膜トランジスタの高速動作が可能であり、オン電流を高めることができる。
【００３４】
バッファ層５３として、非晶質半導体層、更には水素、窒素、またはハロゲンを含む非晶質半導体層を形成することで、アクセプターとなる不純物元素が添加された半導体層の結晶粒の表面の自然酸化を防止することが可能である。特に、微結晶半導体層において、非晶質半導体と微結晶粒が接する領域では、局部応力により亀裂が入りやすい。この亀裂が酸素に触れると結晶粒は酸化され、結晶粒の表面に酸化シリコンが形成される。しかしながら、アクセプターとなる不純物元素が添加された半導体層の表面にバッファ層５３を形成することで、微結晶粒の酸化を防ぐことができる。このため、キャリアが捕獲される欠陥、またはキャリアの進行を妨げる領域を低減することができ、薄膜トランジスタの高速動作が可能であり、オン電流を高めることができる。
【００３５】
非晶質半導体層５５は、アモルファスシリコン層、またはゲルマニウムを含むアモルファスシリコン層等がある。また、非晶質半導体層５５、５７にフッ素、塩素等が含まれていても良い。また、濃度の低い濃度のリンが添加された非晶質半導体層を用いる。また、配線と重複する非晶質半導体層５５の厚さを５０ｎｍ以上５００ｎｍ未満とする。
【００３６】
非晶質半導体層５５は、アクセプターとなる不純物元素が添加された半導体層５１及びバッファ層５３の側面を覆う。また、アクセプターとなる不純物元素が添加された半導体層５１の周辺部において、ゲート絶縁層５２ｂと非晶質半導体層５５が接する。これらの構造により、アクセプターとなる不純物元素が添加された半導体層５１と、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１とが隔離され、アクセプターとなる不純物元素が添加された半導体層５１と、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１との間で生じるリーク電流を低減することができる。また、非晶質半導体層５５は、バッファ層５３と重なっていることが好ましい。非晶質半導体層５５の端部がバッファ層５３と重なることにより、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１と、バッファ層５３が直接接しないため、リーク電流を低減することができる。
【００３７】
また、ゲート絶縁層０９ｂが酸化珪素層または窒化珪素層の場合、非晶質半導体層５５として、低い濃度のリンが添加された非晶質半導体層を用いることで、しきい値電圧の変動を低減することが可能である。
【００３８】
基板０１は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、若しくはアルミノシリケートガラスなど、フュージョン法やフロート法で作製される無アルカリガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板等を用いることができる。また、ステンレス合金などの金属基板の表面に絶縁層を設けた基板を適用しても良い。基板０１がマザーガラスの場合、基板の大きさは、第１世代（３２０ｍｍ×４００ｍｍ）、第２世代（４００ｍｍ×５００ｍｍ）、第３世代（５５０ｍｍ×６５０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍｍ）、第５世代（１０００ｍｍ×１２００ｍｍまたは１１００ｍｍ×１２５０ｍｍ）、第６世代１５００ｍｍ×１８００ｍｍ）、第７世代（１９００ｍｍ×２２００ｍｍ）、第８世代（２１６０ｍｍ×２４６０ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ、２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等を用いることができる。
【００３９】
ゲート電極０５は、金属材料で形成される。金属材料としてはアルミニウム、クロム、チタン、タンタル、モリブデン、銅などが適用される。ゲート電極０５の好適例は、アルミニウムまたはアルミニウムとバリア金属の積層構造体によって形成される。バリア金属としては、チタン、モリブデン、クロムなどの高融点金属が適用される。バリア金属はアルミニウムのヒロック防止、酸化防止のために設けることが好ましい。
【００４０】
ゲート電極０５は厚さ５０ｎｍ以上３００ｎｍ以下で形成する。ゲート電極０５の厚さを５０ｎｍ以上１００ｎｍ以下とすることで、後に形成される半導体層や配線の段切れ防止が可能である。また、ゲート電極０５の厚さを１５０ｎｍ以上３００ｎｍ以下とすることで、ゲート電極０５の抵抗を低減することが可能であり、基板の大面積化が可能である。
【００４１】
なお、ゲート電極０５上には半導体層や配線を形成するので、段切れ防止のため端部がテーパー状になるように加工することが望ましい。また、図示しないがこの工程でゲート電極に接続する配線や容量配線も同時に形成することができる。
【００４２】
ゲート絶縁層０９ａ、０９ｂはそれぞれ、厚さ５０〜１５０ｎｍの酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、または窒化酸化シリコン層で形成することができる。ここでは、ゲート絶縁層０９ａとして窒化シリコン層または窒化酸化シリコン層を形成し、ゲート絶縁層０９ｂとして酸化シリコン層または酸化窒化シリコン層を形成して積層する形態を示す。なお、ゲート絶縁層を２層とせず、ゲート絶縁層を、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、または窒化酸化シリコン層の単層で形成することができる。
【００４３】
ゲート絶縁層０９ａを窒化シリコン層、または窒化酸化シリコン層を用いて形成することで、基板０１とゲート絶縁層０９ａの密着力が高まり、基板０１としてガラス基板を用いた場合、基板０１からの不純物が、アクセプターとなる不純物元素が添加された半導体層５１、バッファ層５３、及び非晶質半導体層５５に拡散するのを防止することが可能であり、さらにゲート電極０５の酸化防止が可能である。即ち、膜剥れを防止することができると共に、後に形成される薄膜トランジスタの電気特性を向上させることができる。また、ゲート絶縁層０９ａ、０９ｂはそれぞれ厚さ５０ｎｍ以上であると、ゲート電極０５の凹凸による被覆率の低減を緩和することが可能であるため好ましい。
【００４４】
ここでは、酸化窒化シリコン層とは、その組成として、窒素よりも酸素の含有量が多いものであって、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ  Ｆｏｒｗａｒｄ  Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、組成範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、Ｓｉが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコン層とは、その組成として、酸素よりも窒素の含有量が多いものであって、ＲＢＳ及びＨＦＳを用いて測定した場合に、組成範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、Ｓｉが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。但し、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。
【００４５】
一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１は、ｎチャネル型の薄膜トランジスタを形成する場合には、代表的な不純物元素としてリンを添加すれば良く、水素化シリコンにＰＨ３などの不純物気体を加えれば良い。また、ｐチャネル型の薄膜トランジスタを形成する場合には、代表的な不純物元素としてボロンを添加すれば良く、水素化シリコンにＢ２Ｈ６などの不純物気体を加えれば良い。リンまたはボロンの濃度を１×１０１９ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下とすることで、配線６３、６５とオーミックコンタクトすることが可能であり、ソース領域及びドレイン領域として機能する。一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１は、微結晶半導体層、または非晶質半導体層で形成することができる。一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１は１０ｎｍ以上１００ｎｍ以下、好ましくは３０ｎｍ以上５０ｎｍ以下の厚さで形成する。一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１の膜厚を、薄くすることでスループットを向上させることができる。
【００４６】
一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１の一方、ここでは、一導電型を付与する不純物元素が添加された不純物半導体層６１は、アクセプターとなる不純物元素が添加された半導体層５１に重ならず、アクセプターとなる不純物元素が添加された半導体層５１と一定の距離（距離ａ）を有する。一導電型を付与する不純物元素が添加された不純物半導体層５９の端部とアクセプターとなる不純物元素が添加された半導体層５１の長さ（距離ｂ）より距離ａを大きくすることで、薄膜トランジスタのオフ電流を低減すると共に、オン電流を高め、高速動作させることができる。
【００４７】
配線６３、６５は、アルミニウム、銅、若しくは銅、シリコン、チタン、ネオジム、スカンジウム、モリブデンなどの、マイグレーション防止元素、耐熱性向上元素若しくはヒロック防止元素が添加されたアルミニウム合金の単層または積層で形成することが好ましい。また、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１と接する側の層を、チタン、タンタル、モリブデン、タングステン、またはこれらの元素の窒化物で形成し、その上にアルミニウムまたはアルミニウム合金を形成した積層構造としても良い。更には、アルミニウムまたはアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステン、またはこれらの元素の窒化物で挟んだ積層構造としてもよい。ここでは、配線６３、６５としては、チタン層、アルミニウム層、及びチタン層の積層構造を用いることができる。
【００４８】
また、図１（Ｂ）に示すように、バッファ層５３を設けず、アクセプターとなる不純物元素が添加された半導体層５１に接して非晶質半導体層５５を形成してもよい。バッファ層５３を形成しないことで、スループットを向上させることができる。
【００４９】
また、図１（Ａ）に示す薄膜トランジスタは、非晶質半導体層５５が、配線６３、６５と接せず、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１を介してバッファ層５３上に配線６３、６５が形成される構造を示したが、図１（Ｃ）に示すように、非晶質半導体層５５の側面が配線６３、６５と接する構造とすることができる。
【００５０】
また、本実施の形態で示す薄膜トランジスタは、第１の薄膜トランジスタＴｒ０１及び第２の薄膜トランジスタＴｒ０２が接続されている。第１の薄膜トランジスタＴｒ０１は、ゲート電極０５、ゲート絶縁層０９ａ、０９ｂ、アクセプターとなる不純物元素が添加された半導体層５１、バッファ層５３、非晶質半導体層５５、一導電型を付与する不純物元素が添加された不純物半導体層５９、及び配線６３で構成される。第２の薄膜トランジスタＴｒ０２は、ゲート電極０５、ゲート絶縁層０９ａ、０９ｂ、非晶質半導体層５５、一導電型を付与する不純物元素が添加された不純物半導体層６１、及び配線６５で構成される。
【００５１】
第２の薄膜トランジスタＴｒ０２は、非晶質半導体層をチャネル形成領域に用いた薄膜トランジスタである。しかしながら、第１の薄膜トランジスタＴｒ０１は、一導電型を付与する不純物元素が添加された不純物半導体層５９にはドナーが添加されており、キャリアは電子となる。一方、アクセプターとなる不純物元素が添加された半導体層５１には、正孔を満たすアクセプターが添加されているため、多数の電子を誘起し、電子を流すためには、高い正のゲート電圧を印加する必要がある。このため、第１の薄膜トランジスタＴｒ０１においては、しきい値電圧がプラスシフトした薄膜トランジスタとなる。第２の薄膜トランジスタＴｒ０２に正のゲート電圧が印加されると、第２の薄膜トランジスタＴｒ０２は、非晶質半導体層をチャネル形成領域に用いているため、常にオン状態であり、第１の薄膜トランジスタＴｒ０１がスイッチとして機能する。なお、第１の薄膜トランジスタＴｒ０１がオンする程度までゲート電圧を高くすると、第２の薄膜トランジスタＴｒ０２の抵抗率が下がる。
【００５２】
本実施の形態の薄膜トランジスタのチャネル長Ｌは、一導電型を付与する不純物元素が添加された不純物半導体層６１の端部の一方とアクセプターとなる不純物元素が添加された半導体層５１の端部の一方との距離ａ、及び一導電型を付与する不純物元素が添加された不純物半導体層５９の端部の一方とアクセプターとなる不純物元素が添加された半導体層５１の端部の一方との距離ｂの和である。チャネル長Ｌに対して、一導電型を付与する不純物元素が添加された不純物半導体層６１の端部の一方とアクセプターとなる不純物元素が添加された半導体層５１の端部の一方との距離ａを長くし、一導電型を付与する不純物元素が添加された不純物半導体層５９の端部の一方とアクセプターとなる不純物元素が添加された半導体層５１の端部の一方の長さｂを短くすることで、第１の薄膜トランジスタＴｒ０１の抵抗が下げられるため、薄膜トランジスタ全体としてのオン電流が高くなり、電界効果移動度も高くなる。
【００５３】
なお、本実施の形態により第１の薄膜トランジスタＴｒ０１のチャネル長（即ち、距離ｂ）を短くすることが可能であるため、第１の薄膜トランジスタＴｒ０１において短チャネル効果が生じないように、ゲート絶縁層の厚さを薄くすることが好ましい。
【００５４】
一方、ゲート電極０５に負の電圧を印加すると、アクセプターとなる不純物元素が添加された半導体層５１にはキャリアが誘起されず、第１の薄膜トランジスタＴｒ０１がオフ電流の流れを妨げ、オフ電流を低減することができる。
【００５５】
以上のことから、本実施の形態に示す薄膜トランジスタは、オン電流及び電界効果移動度が高く、オフ電流の低い薄膜トランジスタである。
【００５６】
また、ソース領域及びドレイン領域を繋ぐ非晶質半導体層５５表面（バックチャネル）は凹凸状となっており、距離が長いため、ソース領域及びドレイン領域の間の非晶質半導体層５５表面を流れるリークパスの距離が長くなる。この結果、非晶質半導体層５５表面に流れるリーク電流を低減することが可能である。
【００５７】
さらには、ゲート電極０５と、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１の間には、ゲート絶縁層０９ａ、０９ｂのほかに非晶質半導体層５５が形成されるため、ゲート電極０５と、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１の間隔が広がる。このため、ゲート電極０５と、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１の間に生じる寄生容量を低減することができる。特に、ドレイン側の電圧降下を低減する薄膜トランジスタとすることができる。このため、当該構造を用いた表示装置は、画素の応答速度を向上させることができる。特に、液晶表示装置の画素に形成される薄膜トランジスタの場合、ドレイン電圧の電圧降下を低減できるため、液晶材料の応答速度を上昇させることが可能である。
【００５８】
（実施の形態２）
本実施の形態では、アクセプターとなる不純物元素が添加された半導体層５１及びバッファ層５３の他の形状について、図２を用いて示す。
【００５９】
図２に示す薄膜トランジスタは、断面構造において、アクセプターとなる不純物元素が添加された半導体層５１ａの内側にバッファ層５３ａが形成されている薄膜トランジスタである。即ち、アクセプターとなる不純物元素が添加された半導体層５１ａのより面積の小さいバッファ層５３ａが形成され、アクセプターとなる不純物元素が添加された半導体層５１ａの一部がバッファ層５３ａより露出している薄膜トランジスタである。このような構造とすることで、アクセプターとなる不純物元素が添加された半導体層５１ａが微結晶半導体層の場合、当該微結晶半導体層を結晶成長核として、微結晶半導体層に接する非晶質半導体層５５の結晶性を高めることができるため、薄膜トランジスタの高速動作が可能であり、オン電流を高めることができる。
【００６０】
また、図示しないが、図１及び図２において、アクセプターとなる不純物元素が添加された半導体層５１及びバッファ層５３の側壁並びにアクセプターとなる不純物元素が添加された半導体層５１ａ及びバッファ層５３ａの側壁がほぼ垂直、または側面の傾斜角度が８０〜１００°、好ましくは８５〜９５°であってもよい。アクセプターとなる不純物元素が添加された半導体層５１及びバッファ層５３の側壁並びにアクセプターとなる不純物元素が添加された半導体層５１ａ及びバッファ層５３ａの側壁をほぼ垂直とすることで、薄膜トランジスタが占める面積を縮小することができる。このため、当該薄膜トランジスタを画素に用いた透過型表示装置の開口率を高めることができる。
【００６１】
なお、本実施の形態は実施の形態１と組み合わせ可能である。
【００６２】
（実施の形態３）
本実施の形態では、バッファ層の他の形態を図３を用いて示す。本実施の形態では、バッファ層５２を絶縁層で形成することを特徴とする。
【００６３】
図３（Ａ）に示す薄膜トランジスタは、基板０１上にゲート電極０５が形成され、ゲート電極０５上にゲート絶縁層０９ａ、０９ｂが形成され、ゲート絶縁層０９ｂ上に、アクセプターとなる不純物元素が添加された半導体層５１が形成され、アクセプターとなる不純物元素が添加された半導体層５１上にバッファ層５２が形成される。このバッファ層５２は、アクセプターとなる不純物元素が添加された半導体層５１と略重畳して設けられる。また、アクセプターとなる不純物元素が添加された半導体層５１及びバッファ層５２の側面及び上面を覆う非晶質半導体層５５が形成される。非晶質半導体層５５上に一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１が形成され、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１上に配線６３、６５が形成される。また、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１の一方６１は、バッファ層５３に重ならない。また、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１の他方５９の一端部は、バッファ層５３に重なっている。
【００６４】
本実施の形態では、バッファ層５２を絶縁層で形成する。代表的には、バッファ層５２を窒化シリコン層、酸化シリコン層、窒化酸化シリコン層、酸化窒化シリコン層、その他の無機絶縁層を用いて形成する。または、ポリイミド、アクリル樹脂、エポキシ樹脂、その他の有機絶縁層を用いて形成する。また、バッファ層５２の厚さを１０ｎｍ〜１５０ｎｍとする。バッファ層５２を絶縁層で形成することにより、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１から非晶質半導体層５５に流れるリーク電流をバッファ層５２でせき止めることが可能であるため、リーク電流を低減することができる。また、オフ電流を低減することができる。
【００６５】
また、図３（Ｂ）に示すように、アクセプターとなる不純物元素が添加された半導体層５１上に半導体層で形成されるバッファ層５３が形成され、バッファ層５３上に絶縁層で形成されるバッファ層５４が形成される。バッファ層５４としては、窒化シリコン層、酸化シリコン層、窒化酸化シリコン層、酸化窒化シリコン層、その他の無機絶縁層を用いて形成する。または、ポリイミド、アクリル樹脂、エポキシ樹脂、その他の有機絶縁層を用いて形成する。
【００６６】
図３（Ｂ）においては、半導体層で形成されるバッファ層５３が、絶縁層で形成されるバッファ層５４の厚さより厚いが、バッファ層５３よりバッファ層５４の厚さを厚くしてもよい。なお、バッファ層５３及びバッファ層５４の合計の膜厚を３０ｎｍ〜２００ｎｍ、好ましくは５０ｎｍ〜１５０ｎｍとする。アクセプターとなる不純物元素が添加された半導体層５１上に半導体層で形成されるバッファ層５３が形成されることで、アクセプターとなる不純物元素が添加された半導体層の酸化を低減することができ、アクセプターとなる不純物元素が添加された半導体層の抵抗率の低減を抑制することができる。また、半導体層で形成されるバッファ層５３上に絶縁層で形成されるバッファ層５４を設けることで、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１から非晶質半導体層５５に流れるリーク電流をバッファ層５２でせき止めることが可能であるため、リーク電流を低減することができる。また、オフ電流を低減することができる。
【００６７】
なお、本実施の形態は実施の形態１、実施の形態２それぞれと組み合わせ可能である。
【００６８】
（実施の形態４）
本実施の形態では、アクセプターとなる不純物元素が添加された半導体層５１の別の形態を示す。
【００６９】
図４に示す薄膜トランジスタは、基板０１上にゲート電極０５が形成され、ゲート電極０５上にゲート絶縁層０９ａ、０９ｂが形成され、ゲート絶縁層０９ｂ上に、半導体結晶粒５６が形成され、アクセプターとなる不純物元素が添加された半導体結晶粒５６及びゲート絶縁層０９ｂ上にバッファ層５３が形成される。このバッファ層５３は、アクセプターとなる不純物元素が添加された半導体結晶粒５６と略重畳して設けられる。また、バッファ層５３の側面及び上面を覆う非晶質半導体層５５が形成される。非晶質半導体層５５上に一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１が形成され、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１上に配線６３、６５が形成される。また、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１の一方６１は、バッファ層５３に重ならない。また、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１の他方５９の一端部は、バッファ層５３に重なっている。
【００７０】
アクセプターとなる不純物元素が添加された半導体結晶粒５６は、シリコン、またはゲルマニウムより多くのシリコンを含むシリコンゲルマニウム（ＳｉｘＧｅ１−ｘ、０．５＜ｘ＜１）等で形成することができる。アクセプターとなる不純物元素が添加された半導体結晶粒５６の大きさを、１〜３０ｎｍとし、密度を１×１０１３／ｃｍ２未満、好ましくは１×１０１０／ｃｍ２未満とすると、分離された結晶粒を形成することが可能であり、後に形成するバッファ層５３とゲート絶縁層０９ｂとの密着性を高めることができる。このため、薄膜トランジスタの歩留まりを高めることができる。
【００７１】
アクセプターとなる不純物元素が添加された半導体結晶粒５６の形成方法としては、アクセプターとなる不純物元素が添加された微結晶半導体層をスパッタリング法またはプラズマＣＶＤ法により成膜した後に、アクセプターとなる不純物元素が添加された微結晶半導体層に水素プラズマを曝して、アクセプターとなる不純物元素が添加された微結晶半導体層の非晶質半導体成分をエッチングすることで、アクセプターとなる不純物元素が添加された半導体結晶粒５６を形成することができる。または、結晶粒が連続せず分散した状態の厚さで、アクセプターとなる不純物元素が添加された微結晶半導体層または結晶性半導体層をスパッタリング法またはプラズマＣＶＤ法により成膜することで、アクセプターとなる不純物元素が添加された半導体結晶粒５６を形成することができる。
【００７２】
また、アクセプターとなる不純物元素が添加された半導体結晶粒５６の代わりに、ゲート絶縁層０９ｂ上にアクセプターとなる不純物元素が添加された半導体層を形成した後、導電層上にレジストを塗布した後、フォトリソグラフィ工程により形成したレジストマスクを用いてアクセプターとなる不純物元素が添加された半導体層をエッチングして、分離されたアクセプターとなる不純物元素が添加された半導体結晶粒を形成してもよい。
【００７３】
図４（Ｂ）に示す薄膜トランジスタは、基板０１上にゲート電極０５が形成され、ゲート電極０５上にゲート絶縁層０９ａ、０９ｂが形成され、ゲート絶縁層０９ｂ上に、アクセプターとなる不純物元素が添加された半導体結晶粒５６が形成され、アクセプターとなる不純物元素が添加された半導体結晶粒５６及びゲート絶縁層０９ｂ上にバッファ層が形成されず、非晶質半導体層５５が形成される。非晶質半導体層５５上に一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１が形成され、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１上に配線６３、６５が形成される。
【００７４】
アクセプターとなる不純物元素が添加された半導体結晶粒５６は、連続せず、間に非晶質半導体層５５が形成されるため、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１に重畳するようにアクセプターとなる不純物元素が添加された半導体結晶粒５６が形成されていてもオフ電流の上昇を低減することができる。また、バッファ層を形成しないため、フォトマスク数を１枚削減することが可能であり、スループットを向上させると共に、コスト削減が可能である。
【００７５】
なお、本実施の形態は実施の形態１乃至３のぞれぞれと組み合わせ可能である。
【００７６】
（実施の形態５）
本実施の形態では、非晶質半導体層の別の形態を示す。
【００７７】
図５に示す薄膜トランジスタは、基板０１上にゲート電極０５が形成され、ゲート電極０５上にゲート絶縁層０９ａ、０９ｂが形成され、ゲート絶縁層０９ｂ上に、アクセプターとなる不純物元素が添加された半導体層５１が形成され、アクセプターとなる不純物元素が添加された半導体層５１上にバッファ層５３が形成される。このバッファ層５３は、アクセプターとなる不純物元素が添加された半導体層５１と略重畳して設けられる。また、アクセプターとなる不純物元素が添加された半導体層５１及びバッファ層５３の側面及び上面を覆う微結晶半導体層５８が形成され、微結晶半導体層５８上に非晶質半導体層５５が形成される。微結晶半導体層５８及び非晶質半導体層５５の形状は略同一である。非晶質半導体層５５上に一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１が形成され、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１上に配線６３、６５が形成される。また、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１の一方６１は、バッファ層５３及びアクセプターとなる不純物元素が添加された半導体層５１に重ならない。また、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１の他方５９の一端部は、バッファ層５３及びアクセプターとなる不純物元素が添加された半導体層５１に重なっている。
【００７８】
微結晶半導体層５８は、微結晶シリコン層、微結晶シリコンゲルマニウム層、微結晶ゲルマニウム層で形成することができる。また、低い濃度のドナーとなる不純物元素が添加されてもよい。低濃度のドナーとなる不純物元素が添加されることにより、薄膜トランジスタのしきい値電圧を制御することができる。
【００７９】
また、アクセプターとなる不純物元素が添加された半導体層５１上にバッファ層５３を設けず、アクセプターとなる不純物元素が添加された半導体層５１に接して微結晶半導体層５８を設けてもよい。
【００８０】
微結晶半導体層５８の厚さを５〜３０ｎｍ、好ましくは１０〜２０ｎｍと薄くすることで、薄膜トランジスタのオフ電流を低く保つことができる。また、微結晶半導体層５８及び一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１の間に非晶質半導体層５５が形成されるため、微結晶半導体層を用いて形成した薄膜トランジスタと比較して、オフ電流を低減することができる。また、非晶質半導体層５５及びゲート絶縁層０９ｂの間に、非晶質半導体層と比較して抵抗率の低い微結晶半導体層５８を設けることで、キャリアが流れやすくなり、薄膜トランジスタの高速動作が可能である。
【００８１】
また、ゲート絶縁層０９ｂを酸化シリコン層または酸化窒化シリコン層とし、微結晶半導体層５８として、微結晶シリコン層を形成することで、ゲート絶縁層０９ｂを窒化シリコン層とし、微結晶半導体層を形成せずに非晶質半導体層を形成するときと比べて、しきい値電圧の変動を低減することが可能である。
【００８２】
なお、本実施の形態は実施の形態１乃至４のぞれぞれと組み合わせ可能である。
【００８３】
（実施の形態６）
本実施の形態では、薄膜トランジスタの構造の別の形態を示す。
【００８４】
図６に示す薄膜トランジスタは、基板０１上にゲート電極０５が形成され、ゲート電極０５上にゲート絶縁層０９ａ、０９ｂが形成され、ゲート絶縁層０９ｂ上に、アクセプターとなる不純物元素が添加された半導体層５１ｅが環状に形成され、アクセプターとなる不純物元素が添加された半導体層５１ｅ上にバッファ層５３ｅが環状に形成される。このバッファ層５３は、アクセプターとなる不純物元素が添加された半導体層５１ｅと略重畳して設けられる。また、アクセプターとなる不純物元素が添加された半導体層５１ｅ及びバッファ層５３ｅの側面及び上面を覆う非晶質半導体層５５が形成される。非晶質半導体層５５上に、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１が形成され、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１上に配線６３、６５が形成される。また、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１の一方６１は、バッファ層５３ｅに重ならない。また、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１の他方５９の一端部は、バッファ層５３ｅに重なっている。
【００８５】
図６に示す薄膜トランジスタは、ソース領域及びドレイン領域が対向するチャネル形成領域が円形であることが特徴である。具体的には、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１の一方６１は円形であり、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１の他方５９は環状である。即ち、ソース領域またはドレイン領域の一方が、ソース領域またはドレイン領域の他方を、一定間隔をあけて囲う構造となっている。このため、配線６３をソース配線とし、配線６５をドレイン配線とした場合、チャネル形成領域が曲線状であると、しきい値電圧の変動を低減することが可能であり、薄膜トランジスタの特性の信頼性を高めることができる。また、ソース配線及びドレイン配線が直線型である典型的な薄膜トランジスタと比較して、ソース領域及びドレイン領域が曲線状であるとそれらの対向面積が大きくなるため、同じチャネル幅の薄膜トランジスタを設計する場合、薄膜トランジスタの面積を小さくすることができる。
【００８６】
なお、本実施の形態は実施の形態１乃至５のぞれぞれと組み合わせ可能である。
【００８７】
（実施の形態７）
本実施の形態では、図１（Ａ）に示すような、高速動作が可能であり、オン電流が高く、且つオフ電流の低い薄膜トランジスタの作製工程について示す。
【００８８】
非晶質半導体層または微結晶半導体層を有する薄膜トランジスタは、ｐ型よりもｎ型の方が、電界効果移動度が高いので駆動回路に用いるのにより適している。同一の基板上に形成する薄膜トランジスタを全て同じ導電型にそろえておくことが、工程数を抑えるためにも望ましい。ここでは、ｎチャネル型の薄膜トランジスタを用いて説明する。
【００８９】
図１（Ａ）に示す薄膜トランジスタの作製工程について、図７乃至図１０を用いて示す。なお、図７及び図８において左側は図１０のＡ−Ｂの断面図であり、薄膜トランジスタが形成される領域の断面を示し、右側は図１０のＣ−Ｄの断面図であり、画素においてゲート配線及びソース配線が交差する領域の断面を示す。
【００９０】
図７（Ａ）に示すように、基板０１上に導電層０３を形成する。導電層０３としては、実施の形態１に示すゲート電極０５に列挙した材料を用いて形成することができる。導電層０３は、スパッタリング法、ＣＶＤ法、めっき法、印刷法、液滴吐出法等を用いて形成する。
【００９１】
次に、第１のフォトマスクを用いたフォトリソグラフィ工程を用いて形成したレジストマスクを用いて導電層０３を所望の形状にエッチングして、図７（Ｂ）に示すように、ゲート配線０５を形成する。この後、レジストマスクを除去する。
【００９２】
次に、ゲート配線０５及び基板０１上にゲート絶縁層０９を形成する。ゲート絶縁層０９としては、実施の形態１に示すゲート絶縁層０９ａ、０９ｂに列挙した材料を用いて形成することができる。ゲート絶縁層０９は、ＣＶＤ法やスパッタリング法等を用いて形成する。
【００９３】
次に、ゲート絶縁層０９上にアクセプターとなる不純物元素が添加された半導体層１１、及びバッファ層１３を積層して形成する。
【００９４】
プラズマＣＶＤ装置の反応室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより、微結晶半導体層または非晶質半導体層を形成する。シリコンまたはゲルマニウムを含む堆積性気体の流量に対して、水素の流量を１０〜２０００倍、好ましくは５０〜２００倍に希釈して微結晶半導体層を形成する。シリコンまたはゲルマニウムを含む堆積性気体の流量に対して、水素の流量を０〜１０倍倍、好ましくは１〜５倍に希釈して非晶質半導体層を形成する。基板の加熱温度は１００℃〜３００℃、好ましくは１２０℃〜２２０℃で行う。また、上記原料ガスと共に、ボロンを含む気体を混合することで、アクセプターとなる不純物元素が添加された半導体層を形成することができる。ここでは、シランと、水素及び／または希ガスと共にジボランを混合して、グロー放電プラズマにより、アクセプターとなる不純物元素が添加された半導体層として、ボロンを含む微結晶シリコン層を形成することができる。
【００９５】
アクセプターとなる不純物元素が添加された半導体層の形成工程においてグロー放電プラズマの生成は、１ＭＨｚから２０ＭＨｚ、代表的には１３．５６ＭＨｚ、２７．１２ＭＨｚの高周波電力、または２０ＭＨｚより大きく１２０ＭＨｚ程度までの高周波電力、代表的には６０ＭＨｚを印加することで行われる。
【００９６】
また、シリコンまたはゲルマニウムを含む堆積性気体の代表例としては、ＳｉＨ４、Ｓｉ２Ｈ６、ＧｅＨ４、Ｇｅ２Ｈ６等がある。
【００９７】
なお、アクセプターとなる不純物元素が添加された半導体層を形成する代わりに、ゲート絶縁層０９としてアクセプターとなる不純物元素が添加された絶縁層を形成し、その上にアクセプターとなる不純物元素を含まない半導体層を形成してもよい。例えば、アクセプターとなる不純物元素（ボロン）を含む酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、または窒化酸化シリコン層等をゲート絶縁層として形成することができる。また、ゲート絶縁層０９を積層構造とする場合、微結晶半導体層に接する層または基板０１に接する層にアクセプターとなる不純物元素を添加してもよい。
【００９８】
ゲート絶縁層０９としてアクセプターとなる不純物元素が添加された絶縁層の形成方法としては、絶縁層の原料気体と共に、アクセプターとなる不純物元素を含む気体を用いて絶縁層を形成すればよい。例えば、シラン、アンモニア、及びジボランを用いたプラズマＣＶＤ法によりボロンを含む窒化シリコンを形成することができる。また、シラン、一酸化二窒素、及びアンモニア、並びにジボランを用いたプラズマＣＶＤ法により、ボロンを含む酸化窒化シリコン層を形成することができる。
【００９９】
また、ゲート絶縁層０９を形成する前に、成膜装置の反応室内にアクセプターとなる不純物元素を含む気体を流し、基板０１表面及び反応室内壁にアクセプターとなる不純物元素を吸着させてもよい。この後、ゲート絶縁層０９を形成することで、アクセプターとなる不純物元素を取り込みながら絶縁層が堆積するため、アクセプターとなる不純物元素が添加された絶縁層を形成することができる。
【０１００】
また、アクセプターとなる不純物元素が添加された半導体層を形成する前に、成膜装置の反応室内にアクセプターとなる不純物元素を含む気体を流し、ゲート絶縁層０９及び反応室内壁にアクセプターとなる不純物元素を吸着させてもよい。この後、半導体層を堆積することで、アクセプターとなる不純物元素を取り込みながら半導体層が堆積するため、アクセプターとなる不純物元素が添加された半導体層を形成することができる。
【０１０１】
なお、ゲート絶縁層０９ｂが酸化シリコン層、または酸化窒化シリコン層の場合、アクセプターとなる不純物元素が添加された半導体層１１を形成する前に、ゲート絶縁層０９ｂの表面をプラズマ処理してもよい。代表的には、水素プラズマ、アンモニアプラズマ、Ｈ２Ｏプラズマ、ヘリウムプラズマ、アルゴンプラズマ、ネオンプラズマ等のプラズマをゲート絶縁層０９表面に曝す。この結果、ゲート絶縁層０９表面の欠陥を低減することができる。代表的には、ゲート絶縁層０９表面のダングリングボンドを終端化することができる。この後、アクセプターとなる不純物元素が添加された半導体層または非晶質半導体層を形成すると、アクセプターとなる不純物元素が添加された半導体層または非晶質半導体の界面における欠陥を低減することが可能である。この結果、欠陥によるキャリアの捕獲を低減することが可能であり、オン電流を高めることが可能である。
【０１０２】
次に、バッファ層１３を形成する。バッファ層１３として半導体層を形成する場合、シリコン、またはゲルマニウムを含む堆積性気体を用いたプラズマＣＶＤ法により非晶質半導体層を形成することができる。または、シリコン、またはゲルマニウムを含む堆積性気体に、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して非晶質半導体層を形成することができる。または、シランガスの流量の１倍以上１０倍以下、更に好ましくは１倍以上５倍以下の流量の水素を用いて、水素を含む非晶質半導体層を形成することができる。また、上記水素化半導体層に、フッ素、塩素等のハロゲンを添加してもよい。
【０１０３】
また、非晶質半導体層は、ターゲットにシリコン、ゲルマニウム等の半導体ターゲットを用いて水素、または希ガスでスパッタリングして非晶質半導体層を形成することができる。
【０１０４】
バッファ層１３として絶縁層を形成する場合、ゲート絶縁層０９と同様に形成することができる。または、ポリイミド、アクリル樹脂、エポキシ樹脂、その他の有機絶縁層の原料を塗布した後、焼成して絶縁層を形成することができる。
【０１０５】
また、プラズマＣＶＤ法によりバッファ層１３を３００℃〜４００℃の温度にて成膜することが好ましい。この成膜処理により水素がアクセプターとなる不純物元素が添加された半導体層に供給され、アクセプターとなる不純物元素が添加された半導体層を水素化したのと同等の効果が得られる。すなわち、アクセプターとなる不純物元素が添加された半導体層上にバッファ層１３を堆積することにより、アクセプターとなる不純物元素が添加された半導体層に水素を拡散させて、ダングリングボンドの終端をすることができる。
【０１０６】
アクセプターとなる不純物元素が添加された半導体層が微結晶半導体層で形成される場合、アクセプターとなる不純物元素が添加された半導体層の表面に、バッファ層１３として非晶質半導体層、更には水素、窒素、またはハロゲンを含む非晶質半導体層を形成することで、アクセプターとなる不純物元素が添加された半導体層に含まれる結晶粒の表面の自然酸化を防止することが可能である。特に、非晶質半導体と微結晶粒が接する領域では、局部応力により亀裂が入りやすい。この亀裂が酸素に触れると結晶粒は酸化され、結晶粒の表面に酸化シリコンが形成される。しかしながら、アクセプターとなる不純物元素が添加された半導体層の表面に非晶質半導体層を形成することで、微結晶粒の酸化を防ぐことができる。また、薄膜トランジスタへの印加電圧の高い（例えば１５Ｖ程度）表示装置、代表的には液晶表示装置において、バッファ層の厚さを厚くすると、ドレイン耐圧が高くなり、薄膜トランジスタに高い電圧が印加されても、薄膜トランジスタが劣化することを回避することができる。
【０１０７】
次に、バッファ層１３上にレジストを塗布した後、第２のフォトマスクを用いたフォトリソグラフィ工程を用いて形成したレジストマスクを用いて、バッファ層１３及びアクセプターとなる不純物元素が添加された半導体層１１を所望の形状にエッチングして、図７（Ｃ）に示すように、薄膜トランジスタを形成する領域において、アクセプターとなる不純物元素が添加された半導体層５１、及びバッファ層１９を形成する。また、ゲート配線及びソース配線が交差する領域において、アクセプターとなる不純物元素が添加された半導体層１７、及びバッファ層２１を形成する。この後、レジストマスクを除去する。
【０１０８】
次に、図７（Ｄ）に示すように、非晶質半導体層２３、及び一導電型を付与する不純物元素が添加された不純物半導体層２５を形成する。
【０１０９】
非晶質半導体層２３としては、バッファ層１３として半導体層を用いて形成する場合と同様に形成することができる。
【０１１０】
なお、非晶質半導体層２３を形成する際、プラズマＣＶＤ装置の成膜室内壁に窒化酸化シリコン層、窒化シリコン層、酸化シリコン層、酸化窒化シリコン層をプリコートした後に、シリコンまたはゲルマニウムを含む堆積性気体の流量に対して、水素の流量を１０〜２０００倍、好ましくは５０〜２００倍に希釈して半導体層を成膜すると、膜中に成膜室内壁の酸素、窒素等を取り込みながら膜が堆積するため、結晶化せず、緻密な非晶質半導体層を形成することができる。なお、当該半導体層に微結晶が含まれる場合もある。また、ゲート絶縁層０９が窒化シリコン層の場合は、当該成膜方法により非晶質半導体層を形成することで、膜剥れが生じず、歩留まりを高めることができる。
【０１１１】
ここでは、ｎチャネル型の薄膜トランジスタを形成するため、一導電型を付与する不純物元素が添加された不純物半導体層２５としては、シリコンまたはゲルマニウムを含む堆積性気体と、フォスフィンとを用いたプラズマＣＶＤ法により形成する。また、ｐチャネル型の薄膜トランジスタを形成する場合は、シリコンまたはゲルマニウムを含む堆積性気体と、ジボランとを用いたプラズマＣＶＤ法により形成する。
【０１１２】
アクセプターとなる不純物元素が添加された半導体層１１、バッファ層１３、非晶質半導体層２３、及び一導電型を付与する不純物元素が添加された不純物半導体層２５の形成工程においてグロー放電プラズマの生成は、３ＭＨｚから３０ＭＨｚ程度までのＨＦ帯、代表的には１３．５６ＭＨｚ、２７．１２ＭＨｚの高周波電力、または３０ＭＨｚより大きく３００ＭＨｚ程度までのＶＨＦ帯の高周波電力、代表的には６０ＭＨｚを印加することで行われる。
【０１１３】
導電層２７としては、実施の形態１に示す配線６３、６５に列挙した材料を用いて形成することができる。導電層２７は、ＣＶＤ法やスパッタリング法、印刷法、液滴吐出法等を用いて形成する。
【０１１４】
次に、導電層２７上にレジストを塗布する。レジストは、ポジ型レジストまたはネガ型レジストを用いることができる。ここでは、ポジ型レジストを用いて示す。
【０１１５】
次に、第３のフォトマスクとして多階調マスクを用いて、レジストに光を照射した後現像して、レジストマスク２９を形成する。
【０１１６】
ここで、多階調マスクを用いた露光について、図９を用いて説明する。
【０１１７】
多階調マスクとは、露光部分、中間露光部分、及び未露光部分に３つの露光レベルを行うことが可能なマスクであり、一度の露光及び現像工程により、複数（代表的には二種類）の厚さの領域を有するレジストマスクを形成することが可能である。このため、多階調マスクを用いることで、フォトマスクの枚数を削減することが可能である。
【０１１８】
多階調マスクの代表例としては、図９（Ａ）に示すようなグレートーンマスク１５９ａ、図９（Ｃ）に示すようなハーフトーンマスク１５９ｂがある。
【０１１９】
図９（Ａ）に示すように、グレートーンマスク１５９ａは、透光性を有する基板１６３及びその上に形成される遮光部１６４並びに回折格子１６５で構成される。遮光部１６４においては、光の透過率が０％である。一方、回折格子１６５はスリット、ドット、メッシュ等の光透過部の間隔を、露光に用いる光の解像度限界以下の間隔とすることにより、光の透過率を制御することができる。なお、回折格子１６５は、周期的なスリット、ドット、メッシュ、または非周期的なスリット、ドット、メッシュどちらも用いることができる。
【０１２０】
透光性を有する基板１６３は、石英等の透光性を有する基板を用いることができる。遮光部１６４及び回折格子１６５は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。
【０１２１】
グレートーンマスク１５９ａに露光光を照射した場合、図９（Ｂ）に示すように、遮光部１６４においては、光透過率１６６は０％であり、遮光部１６４及び回折格子１６５が設けられていない領域では光透過率１６６は１００％である。また、回折格子１６５においては、１０〜７０％の範囲で調整可能である。回折格子１６５における光の透過率の調整は、回折格子のスリット、ドット、またはメッシュの間隔及びピッチの調整により可能である。
【０１２２】
図９（Ｃ）に示すように、ハーフトーンマスク１５９ｂは、透光性を有する基板１６３及びその上に形成される半透過部１６７並びに遮光部１６８で構成される。半透過部１６７は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉなどを用いることができる。遮光部１６８は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。
【０１２３】
ハーフトーンマスク１５９ｂに露光光を照射した場合、図９（Ｄ）に示すように、遮光部１６８においては、光透過率１６９は０％であり、遮光部１６８及び半透過部１６７が設けられていない領域では光透過率１６９は１００％である。また、半透過部１６７においては、１０〜７０％の範囲で調整可能である。半透過部１６７に於ける光の透過率の調整は、半透過部１６７の材料により可能である。
【０１２４】
多階調マスクを用いて露光した後、現像することで、図７（Ｄ）に示すように、膜厚の異なる領域を有するレジストマスク２９を形成することができる。
【０１２５】
次に、レジストマスク２９により、非晶質半導体層２３、一導電型を付与する不純物元素が添加された不純物半導体層２５、及び導電層２７をエッチングし分離する。この結果、図７（Ｅ）に示すような、非晶質半導体層３３、３５、一導電型を付与する不純物が添加された半導体層３７、３９、及び導電層４１を形成することができる。
【０１２６】
次に、レジストマスク２９をアッシングする。この結果、レジストの面積が縮小し、厚さが薄くなる。このとき、膜厚の薄い領域のレジスト（ゲート配線０５の一部と重畳する領域）は除去され、図７（Ｅ）に示すように、分離されたレジストマスク４５を形成することができる。
【０１２７】
次に、レジストマスク４５を用いて、導電層４１をエッチングし分離する。この結果、図８（Ａ）に示すような、ソース配線６３、ドレイン電極６５を形成することができる。レジストマスク４５を用いて導電層４１をウエットエッチングすると、導電層４１が等方的にエッチングされる。この結果、レジストマスク４５より面積の小さいソース配線６３、及びドレイン電極６５を形成することができる。
【０１２８】
ゲート配線０５及び一導電型を付与する不純物元素が添加された不純物半導体層３９の交差部においては、ゲート絶縁層０９の他に、アクセプターとなる不純物元素が添加された半導体層１７、バッファ層２１、及び非晶質半導体層３５が形成され、ゲート配線０５及び一導電型を付与する不純物元素が添加された不純物半導体層３９の間隔が広がる。このため、ゲート配線０５及び一導電型を付与する不純物元素が添加された不純物半導体層３９が交差する領域での寄生容量を低減できる。
【０１２９】
次に、レジストマスク４５を用いて、一導電型を付与する不純物が添加された半導体層３７をエッチングして、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１を形成する。なお、当該エッチング工程において、非晶質半導体層３３の一部もエッチングされ、非晶質半導体層５５になる。
【０１３０】
ここでは、ソース配線６３、及びドレイン電極６５の端部と、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１の端部は一致せずずれており、ソース配線６３、ドレイン電極６５の端部の外側に、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１の端部が形成される。この後、レジストマスク４５を除去する。
【０１３１】
次に、露出している非晶質半導体層５５にＨ２Ｏプラズマを照射してもよい。代表的には、気化した水をプラズマで放電して生成したラジカルを、非晶質半導体層５５、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１、及びソース配線６３、ドレイン電極６５の露出部に照射することで、薄膜トランジスタの高速動作が可能であり、オン電流を更に高めることができる。また、オフ電流を低減することができる。
【０１３２】
以上の工程により、薄膜トランジスタを形成することができる。
【０１３３】
次に、図８（Ｂ）に示すように、ソース配線６３、ドレイン電極６５、ゲート絶縁層０９上に、保護絶縁層６７を形成する。保護絶縁層６７としては、窒化シリコン層、窒化酸化シリコン層、酸化シリコン層、または酸化窒化シリコン層を用いて形成することができる。なお、保護絶縁層６７は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密な膜が好ましい。
【０１３４】
次に、保護絶縁層６７上に平坦化層６９を形成してもよい。平坦化層６９としては、アクリル樹脂、ポリイミド、エポキシ樹脂、シロキサンポリマー等の有機絶縁層を用いて形成することができる。ここでは、感光性の有機樹脂を用いて平坦化層６９を形成する。次に、平坦化層６９を第４のフォトマスクを用いて感光した後、現像して、図８（Ｃ）に示すように、保護絶縁層６７を露出する。次に、平坦化層６９を用いて保護絶縁層６７をエッチングして、ドレイン電極６５の一部を露出するコンタクトホールを形成する。
【０１３５】
次に、コンタクトホールに画素電極７１を形成する。ここでは、平坦化層６９上に導電層を形成した後、導電層上にレジストを塗布する。次に、第５のフォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用いて導電層をエッチングして、画素電極７１を形成する。
【０１３６】
画素電極７１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンが添加されたインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
【０１３７】
また、画素電極７１として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
【０１３８】
導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
【０１３９】
ここでは、画素電極７１としては、スパッタリング法によりＩＴＯを成膜した後、ＩＴＯ上にレジストを塗布する。次に、第６のフォトマスクを用いてレジストを露光及び現像し、レジストマスクを形成する。次に、レジストマスクを用いてＩＴＯをエッチングして画素電極７１を形成する。この後、レジストマスクを除去する。なお、図８（Ｃ）は、図１０のＡ−Ｂ、及びＣ−Ｄの断面図に相当する。図１０に示す薄膜トランジスタは、ソース領域及びドレイン領域が対向するチャネル形成領域の上面形状が平行型であるが、この代わりにチャネル形成領域の上面形状がＣ字（Ｕ字）状の薄膜トランジスタを作製してもよい。
【０１４０】
以上により、オフ電流が低く、オン電流が高く、高速動作が可能である薄膜トランジスタを作製することができる。また、当該薄膜トランジスタを画素電極のスイッチング素子として有する素子基板を作製することができる。なお、本実施の形態においては、通常の逆スタガ型の薄膜トランジスタの作製工程と比較して、アクセプターとなる不純物元素が添加された半導体層及びバッファ層を所定の形状にエッチングするためのフォトマスクが１枚増えるが、一対の非晶質半導体層、一導電型を付与する不純物元素が添加された一対の不純物半導体層、及び配線を所定の形状にエッチングするためのフォトマスクに多階調マスクを用いているため、当該プロセスでフォトマスク数を１枚削減することが可能であるため、作製工程全体としてはマスク枚数が増加していない。
【０１４１】
（実施の形態８）
本実施の形態では、図１（Ｂ）に示すような、非晶質半導体層をチャネル形成領域に有する薄膜トランジスタと比較して高速動作が可能であり、オン電流が高く、且つ微結晶半導体層をチャネル形成領域に有する薄膜トランジスタと比較してオフ電流の低い薄膜トランジスタの作製工程について示す。
【０１４２】
なお、図１１の左側は図１２のＡ−Ｂの断面図であり、薄膜トランジスタが形成される領域の断面を示し、右側は図１２のＣ−Ｄの断面図であり、画素においてゲート配線及びソース配線が交差する領域の断面を示す。
【０１４３】
実施の形態７に示す図７（Ａ）の工程を経て、ゲート配線０５を形成する。次に、ゲート配線０５及び基板０１上にゲート絶縁層０９を形成する。
【０１４４】
次に、図７（Ｂ）の工程を経てゲート絶縁層０９上に、アクセプターとなる不純物元素が添加された半導体層１１、及びバッファ層１３を順に積層する。次に、バッファ層１３上にレジストを塗布する。次に、フォトリソグラフィ工程により形成したレジストマスクを用いて、アクセプターとなる不純物元素が添加された半導体層１１、及びバッファ層１３をエッチングして、図１１（Ａ）に示すように、アクセプターとなる不純物元素が添加された半導体層５１、１７、及びバッファ層１９、２１を形成する。
【０１４５】
次に、非晶質半導体層２３及び一導電型を付与する不純物元素が添加された不純物半導体層２５を形成する。
【０１４６】
次に、フォトリソグラフィ工程を用いて形成したレジストマスクを用いて、一導電型を付与する不純物元素が添加された不純物半導体層２５、及び非晶質半導体層２３を所望の形状にエッチングして、図１１（Ｂ）に示すように、薄膜トランジスタを形成する領域において、非晶質半導体層８１、及び一導電型を付与する不純物元素が添加された不純物半導体層８３を形成する。また、ゲート配線及びソース配線が交差する領域において、非晶質半導体層８２、及び一導電型を付与する不純物元素が添加された不純物半導体層８４を形成する。この後、レジストマスクを除去する。なお、アクセプターとなる不純物元素が添加された半導体層５１、１７の側面が非晶質半導体層８１、８２に覆われる。
【０１４７】
次に、図１１（Ｃ）に示すように導電層２７を形成する。
【０１４８】
次に、フォトリソグラフィ工程を用いて形成したレジストマスクを用いて導電層２７を所望の形状にエッチングして、図１１（Ｄ）に示すように、ソース配線８５及びドレイン電極８７を形成する。
【０１４９】
ゲート配線０５及びソース配線８５の交差部においては、ゲート絶縁層０９の他に、アクセプターとなる不純物元素が添加された半導体層１７、バッファ層２１、及び非晶質半導体層８２が形成され、ゲート配線０５及びソース配線８５の間隔が広がる。このため、ゲート配線０５及びソース配線８５が交差する領域での寄生容量を低減できる。
【０１５０】
次に、レジストマスクを用いて一導電型を付与する不純物元素が添加された不純物半導体層８３をエッチングして、一導電型を付与する不純物元素が添加された一対の不純物半導体層９１、９３を形成する。また、当該エッチング工程において、非晶質半導体層８１もエッチングされる。一部エッチングされた、凹部が形成された非晶質半導体層を非晶質半導体層９５と示す。ソース領域及びドレイン領域の形成工程と、非晶質半導体層９５の凹部とを同一工程で形成することができる。この後、レジストマスクを除去する。
【０１５１】
次に、露出している非晶質半導体層９５にＨ２Ｏプラズマを照射してもよい。代表的には、気化した水をプラズマで放電して生成したラジカルを、非晶質半導体層９５、一導電型を付与する不純物元素が添加された一対の不純物半導体層９１、９３、及びソース配線８５、ドレイン電極８７の露出部に照射することで、薄膜トランジスタの高速動作が可能であり、オン電流を更に高めることができる。また、オフ電流を低減することができる。
【０１５２】
以上の工程により、高速動作が可能であり、オン電流が高く、オフ電流の低い薄膜トランジスタを形成する。
【０１５３】
次に、図８（Ｂ）及び図８（Ｃ）に示す工程を経て、図１１（Ｅ）に示すように、保護絶縁層６７、平坦化層６９、及びドレイン電極に接続する画素電極７１を形成する。なお、図１１（Ｅ）は、図１２のＡ−Ｂ、及びＣ−Ｄの断面図に相当する。図１２に示す薄膜トランジスタは、ソース領域及びドレイン領域が直線に対向する、チャネル形成領域の上面形状が直線型であるが、この代わりにチャネル形成領域の上面形状がＣ字（Ｕ字）状の薄膜トランジスタを作製してもよい。
【０１５４】
以上により、オフ電流が低く、オン電流が高く、高速動作が可能である薄膜トランジスタを作製することができる。また、当該薄膜トランジスタを画素電極のスイッチング素子として有する素子基板を作製することができる。
【０１５５】
（実施の形態９）
本実施の形態では、チャネル保護型の薄膜トランジスタについて、図２５を用いて示す。
【０１５６】
図２５に示す薄膜トランジスタは、基板０１上にゲート電極０５が形成され、ゲート電極０５上にゲート絶縁層０９ａ、０９ｂが形成され、ゲート絶縁層０９ｂ上に、アクセプターとなる不純物元素が添加された半導体層５１が形成される。また、アクセプターとなる不純物元素が添加された半導体層５１上にバッファ層５３が形成され、ゲート絶縁層０９ｂ及びバッファ層５３上に非晶質半導体層５５が形成される。非晶質半導体層５５上であって、ゲート電極０５及びアクセプターとなる不純物元素が添加された半導体層５１の一方の端部に重畳する領域にチャネル保護層７３が形成される。また、チャネル保護層７３及び非晶質半導体層５５上に、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１が形成され、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１上に配線６３、６５が形成される。
【０１５７】
チャネル保護層７３としては、ゲート絶縁層０９ａ、０９ｂの材料や、平坦化層６９に示す材料を適宜用いることができる。
【０１５８】
なお、本実施の形態は、他の実施の形態と組み合わせ可能である。
【０１５９】
（実施の形態１０）
本実施の形態では、図１３に示す素子基板３００の周辺部に設けられた走査線入力端子部と信号線入力端子部の構造について、図１４を用いて以下に示す。図１４に、基板０１の周辺部に設けられた走査線入力端子部及び信号線入力端子部、並びに画素部の薄膜トランジスタの断面図を示す。
【０１６０】
なお、画素部に設けられる画素において、画素電極の電位を制御する薄膜トランジスタが設けられるアクティブマトリクス型表示装置の場合、走査線はゲート電極に接続される。または、走査線の一部がゲート電極として機能する。このため、以下、走査線をゲート配線０５とも示す。また、信号線は、薄膜トランジスタのソースに接続されることから、以下、信号線をソース配線６３とも示す。しかしながら、信号線が薄膜トランジスタのドレインに接続される場合は、信号線をドレイン配線とすることができる。
【０１６１】
図１３に示す素子基板３００には画素部３０１が設けられ、画素部３０１と基板０１周辺部の間に保護回路３０２、３２２、信号線３２３、走査線３０３が設けられる。また、図示しないが、保護回路３０２、３２２から画素部３０１へ信号線、走査線が形成される。信号線３２３、走査線３０３の端部には信号線入力端子部３２６、走査線入力端子部３０６が設けられる。信号線入力端子部３２６、走査線入力端子部３０６の端子にはそれぞれＦＰＣ３２４、３０４が接続され、ＦＰＣ３２４、３０４には信号線駆動回路３２５、走査線駆動回路３０５が設けられる。また、画素部３０１には図示しないが、画素３３１がマトリクス状に配置されている。
【０１６２】
図１４（Ａ）においては、走査線入力端子３０６ａは、薄膜トランジスタ３３０のゲート配線０５に接続される。また、信号線入力端子３２６ａはソース配線６３に接続される。
【０１６３】
走査線入力端子３０６ａ、信号線入力端子３２６ａはそれぞれ、画素部の薄膜トランジスタ３３０の画素電極７１と同じ層で形成される。また、走査線入力端子３０６ａ、信号線入力端子３２６ａは、ソース配線６３上に形成される平坦化層６９上に形成される。また、平坦化層６９上において、走査線入力端子３０６ａ、信号線入力端子３２６ａは、異方性導電接着剤３０７、３２７の導電性粒子３０８、３２８を介してＦＰＣ３０４、３２４の配線３０９、３２９に接続される。
【０１６４】
なお、ここでは、ゲート配線０５と走査線入力端子３０６ａが接続されるが、ゲート配線０５と走査線入力端子３０６ａの間に、ソース配線６３と同じ層で形成される導電層を設けてもよい。
【０１６５】
図１４（Ｂ）においては、走査線入力端子３０６ｂは、薄膜トランジスタ３３０のゲート配線０５に接続される。また、信号線入力端子３２６ｂは、薄膜トランジスタ３３０のソース配線６３に接続される。
【０１６６】
走査線入力端子３０６ｂ、信号線入力端子３２６ｂは、それぞれ画素部の薄膜トランジスタ３３０の画素電極７１と同じ層で形成される。また、走査線入力端子３０６ｂ、信号線入力端子３２６ｂは、平坦化層６９及び保護絶縁層６７上に形成される。また、平坦化層６９及び保護絶縁層６７の開口部において、走査線入力端子３０６ｂ、信号線入力端子３２６ｂは、異方性導電接着剤３０７、３２７の導電性粒子３０８、３２８を介してＦＰＣ３０４、３２４の配線３０９、３２９に接続される。
【０１６７】
ソース配線６３に接続する信号線入力端子３２６ｂは、基板０１及びソース配線６３の間に、ゲート絶縁層０９の他に、非晶質半導体層３５、一導電型を付与する不純物元素が添加された不純物半導体層３９が形成され、厚みが増す。このため、信号線入力端子３２６ｂとＦＰＣ３２４の配線３２８の接続が容易となる。
【０１６８】
（実施の形態１１）
次に、本発明の一形態である表示パネルの構成について、以下に示す。
【０１６９】
図１５（Ａ）に、信号線駆動回路６０１３のみを別途形成し、基板６０１１上に形成された画素部６０１２と接続している表示パネルの形態を示す。画素部６０１２、保護回路６０１６、及び走査線駆動回路６０１４が形成された素子基板は、上記実施の形態に示す素子基板を用いて形成する。非晶質半導体層をチャネル形成領域に用いた薄膜トランジスタよりも高い電界効果移動度が得られる薄膜トランジスタで信号線駆動回路を形成することで、走査線駆動回路よりも高い駆動周波数が要求される信号線駆動回路の動作を安定させることができる。なお、信号線駆動回路６０１３は、単結晶半導体をチャネル形成領域に用いたトランジスタ、多結晶半導体をチャネル形成領域に用いた薄膜トランジスタ、またはＳＯＩをチャネル形成領域に用いたトランジスタであっても良い。ＳＯＩを用いたトランジスタにおいては、ガラス基板上に設けられた単結晶半導体層をチャネル形成領域に用いたトランジスタを含む。画素部６０１２と、信号線駆動回路６０１３と、走査線駆動回路６０１４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０１５を介して供給される。信号線駆動回路６０１３及びＦＰＣ６０１５の間、または信号線駆動回路６０１３及び画素部６０１２の間に、上記実施の形態に示す薄膜トランジスタで形成された保護回路６０１６を設けてもよい。保護回路６０１６は、上記実施の形態で示す薄膜トランジスタで形成された保護回路の代わりに、薄膜トランジスタ、ダイオード、抵抗素子及び容量素子等から選択された１つまたは複数の素子によって構成される保護回路を設けてもよい。
【０１７０】
なお、信号線駆動回路及び走査線駆動回路を、共に画素部と同じ基板上に形成しても良い。
【０１７１】
また、駆動回路を別途形成する場合、必ずしも駆動回路が形成された基板を、画素部が形成された基板上に貼り合わせる必要はなく、例えばＦＰＣ上に貼り合わせるようにしても良い。図１５（Ｂ）に、信号線駆動回路６０２３のみを別途形成し、基板６０２１上に形成された画素部６０２２、保護回路６０２６、及び走査線駆動回路６０２４が形成された素子基板とＦＰＣが接続している表示装置パネルの形態を示す。画素部６０２２、保護回路６０２６、及び走査線駆動回路６０２４は、上記実施の形態に示す薄膜トランジスタを用いて形成する。信号線駆動回路６０２３は、ＦＰＣ６０２５及び保護回路及び６０２６を介して、画素部６０２２と接続されている。画素部６０２２と、信号線駆動回路６０２３と、走査線駆動回路６０２４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０２５を介して供給される。ＦＰＣ６０２５及び画素部６０２２の間に、上記実施の形態に示す薄膜トランジスタで形成された保護回路６０２６を設けてもよい。保護回路６０２６は、上記実施の形態で示す薄膜トランジスタで形成された保護回路の代わりに、薄膜トランジスタ、ダイオード、抵抗素子及び容量素子等から選択された１つまたは複数の素子によって構成される保護回路を設けてもよい。
【０１７２】
また、信号線駆動回路の一部または走査線駆動回路の一部のみを、上記実施の形態に示す薄膜トランジスタを用いて画素部と同じ基板上に形成し、残りを別途形成して画素部と電気的に接続するようにしても良い。図１５（Ｃ）に、信号線駆動回路が有するアナログスイッチ６０３３ａを、画素部６０３２、走査線駆動回路６０３４と同じ基板６０３１上に形成し、信号線駆動回路が有するシフトレジスタ６０３３ｂを別途異なる基板に形成して貼り合わせる表示装置パネルの形態を示す。画素部６０３２、保護回路６０３６、及び走査線駆動回路６０３４は、上記実施の形態に示す薄膜トランジスタを用いて形成する。信号線駆動回路が有するシフトレジスタ６０３３ｂは、ＦＰＣ６０３５及び保護回路６０３６を介して画素部６０３２と接続されている。画素部６０３２と、信号線駆動回路と、走査線駆動回路６０３４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０３５を介して供給される。シフトレジスタ６０３３ｂ及びアナログスイッチ６０３３ａの間に、上記実施の形態に示す薄膜トランジスタで形成された保護回路６０３６を設けてもよい。保護回路６０３６は、上記実施の形態で示す薄膜トランジスタで形成された保護回路の代わりに、薄膜トランジスタ、ダイオード、抵抗素子及び容量素子等から選択された１つまたは複数の素子によって構成される保護回路を設けてもよい。
【０１７３】
図１５に示すように、本実施の形態の表示装置は、駆動回路の一部または全部を、画素部と同じ基板上に、上記実施の形態に示す薄膜トランジスタを用いて形成することができる。
【０１７４】
なお、別途形成した基板の接続方法は、特に限定されるものではなく、公知のＣＯＧ方法、ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。また接続する位置は、電気的な接続が可能であるならば、図１５に示した位置に限定されない。また、コントローラ、ＣＰＵ、メモリ等を別途形成し、接続するようにしても良い。
【０１７５】
なお、本実施の形態で用いる信号線駆動回路は、シフトレジスタとアナログスイッチ有する。または、シフトレジスタとアナログスイッチに加え、バッファ、レベルシフタ、ソースフォロワ等、他の回路を有していても良い。また、シフトレジスタとアナログスイッチは必ずしも設ける必要はなく、例えばシフトレジスタの代わりにデコーダ回路のような信号線の選択ができる別の回路を用いても良いし、アナログスイッチの代わりにラッチ等を用いても良い。
【０１７６】
（実施の形態１２）
上記実施の形態により得られる素子基板、及びそれを用いた表示装置等によって、アクティブマトリクス型表示装置パネルに用いることができる。即ち、それらを表示部に組み込んだ電子機器全てに上記実施の形態を実施できる。
【０１７７】
その様な電子機器としては、ビデオカメラ及びデジタルカメラ等のカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１６に示す。
【０１７８】
図１６（Ａ）はテレビジョン装置である。表示パネルを、図１６（Ａ）に示すように、筐体に組みこんで、テレビジョン装置を完成させることができる。表示パネルにより主画面２００３が形成され、その他付属設備としてスピーカ部２００９、操作スイッチなどが備えられている。このように、テレビジョン装置を完成させることができる。
【０１７９】
図１６（Ａ）に示すように、筐体２００１に表示素子を利用した表示用パネル２００２が組みこまれ、受信機２００５により一般のテレビ放送の受信をはじめ、モデム２００４を介して有線または無線による通信ネットワークに接続することにより一方向（送信者から受信者）または双方向（送信者と受信者間、または受信者間同士）の情報通信をすることもできる。テレビジョン装置の操作は、筐体に組みこまれたスイッチまたは別体のリモコン操作機２００６により行うことが可能であり、このリモコン操作機２００６にも出力する情報を表示する表示部２００７が設けられていても良い。
【０１８０】
また、テレビジョン装置にも、主画面２００３の他にサブ画面２００８を第２の表示パネルで形成し、チャネルや音量などを表示する構成が付加されていても良い。この構成において、主画面２００３を液晶表示パネルで形成し、サブ画面２００８を発光表示パネルで形成しても良い。また、主画面２００３を発光表示パネルで形成し、サブ画面２００８を発光表示パネルで形成し、サブ画面２００８は点滅可能とする構成としても良い。
【０１８１】
図１７はテレビ装置の主要な構成を示すブロック図を示している。表示パネル９００には、画素部９２１が形成されている。信号線駆動回路９２２と走査線駆動回路９２３は、表示パネル９００にＣＯＧ方式により実装されていても良い。
【０１８２】
その他の外部回路の構成として、映像信号の入力側では、チューナ９２４で受信した信号のうち、映像信号を増幅する映像信号増幅回路９２５と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路９２６と、その映像信号をドライバＩＣの入力仕様に変換するためのコントロール回路９２７などを有している。コントロール回路９２７は、走査線側と信号線側にそれぞれ信号を出力する。デジタル駆動する場合には、信号線側に信号分割回路９２８を設け、入力デジタル信号をｍ個に分割して供給する構成としても良い。
【０１８３】
チューナ９２４で受信した信号のうち、音声信号は、音声信号増幅回路９２９に送られ、その出力は音声信号処理回路９３０を経てスピーカ９３３に供給される。制御回路９３１は受信局（受信周波数）や音量の制御情報を入力部９３２から受け、チューナ９２４や音声信号処理回路９３０に信号を送出する。
【０１８４】
勿論、テレビジョン装置に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など大面積の表示媒体としても様々な用途に適用することができる。
【０１８５】
主画面２００３、サブ画面２００８において、上記実施の形態で説明した素子基板、及びそれを有する表示装置を適用することで、コントラスト等の画像品質を向上させたテレビ装置の量産性を高めることができる。
【０１８６】
図１６（Ｂ）は携帯電話機２３０１の一例を示している。この携帯電話機２３０１は、表示部２３０２、操作部２３０３などを含んで構成されている。表示部２３０２においては、上記実施の形態で説明した素子基板、及びそれを有する表示装置を適用することで、コントラスト等の画像品質を向上させた携帯電話の量産性を高めることができる。
【０１８７】
また、図１６（Ｃ）に示す携帯型のコンピュータは、本体２４０１、表示部２４０２等を含んでいる。表示部２４０２に、上記実施の形態に示す素子基板、及びそれを有する表示装置を適用することにより、コントラスト等の画像品質を向上させた携帯型のコンピュータの量産性を高めることができる。
【０１８８】
図１６（Ｄ）は卓上照明器具であり、照明部２５０１、傘２５０２、可変アーム２５０３、支柱２５０４、台２５０５、電源２５０６を含む。発光装置を照明部２５０１に用いることにより作製される。なお、照明器具には天井固定型の照明器具または壁掛け型の照明器具なども含まれる。上記実施の形態に示す素子基板、及びそれを有する表示装置を適用することにより、量産性を高めることができ、安価な卓上照明器具を提供することができる。
【０１８９】
図１８は上記実施の形態を適用したスマートフォン携帯電話機の構成の一例であり、図１８（Ａ）が正面図、図１８（Ｂ）が背面図、図１８（Ｃ）が展開図である。スマートフォン携帯電話機は、筐体１１１１及び１１１２二つの筐体で構成されている。スマートフォン携帯電話機は、携帯電話と携帯情報端末の双方の機能を備えており、コンピュータを内蔵し、音声通話以外にも様々なデータ処理が可能な所謂スマートフォンである。
【０１９０】
携帯電話機は、筐体１１１１及び１００２の二つの筐体で構成されている。筐体１１１１においては、表示部１１０１、スピーカ１１０２、マイクロフォン１１０３、操作キー１１０４、ポインティングディバイス１１０５、表面カメラ用レンズ１１０６、外部接続端子ジャック１１０７、イヤホン端子１１０８等を備え、筐体１１１２においては、キーボード１２０１、外部メモリスロット１２０２、裏面カメラ１２０３、ライト１２０４等を備えている。また、アンテナは筐体１１１１内部に内蔵されている。
【０１９１】
また、上記構成に加えて、非接触ＩＣチップ、小型記録装置等を内蔵していてもよい。
【０１９２】
重なり合った筐体１１１１と筐体１１１２（図１８（Ａ））は、スライドし図１８（Ｃ）のように展開する。表示部１１０１には、上記実施の形態に示される表示装置を組み込むことが可能であり、使用形態に応じて表示の方向が適宜変化する。表示部１１０１及び表面カメラ用レンズ１１０６を同一の面に備えているため、テレビ電話が可能である。また、表示部１１０１をファインダーとし裏面カメラ１２０３及びライト１２０４で静止画及び動画の撮影が可能である。
【０１９３】
スピーカ１１０２及びマイクロフォン１１０３は音声通話に限らず、テレビ電話、録音、再生等の用途が可能である。操作キー１１０４では、電話の発着信、電子メール等の簡単な情報入力、画面のスクロール、カーソル移動等が可能である。
【０１９４】
また、書類の作成、携帯情報端末としての使用等、取り扱う情報が多い場合は、キーボード１２０１を用いると便利である。更に、重なり合った筐体１１１１と筐体１１１２（図１８（Ａ））は、スライドし図１８（Ｃ）のように展開し、携帯情報端末として使用できる場合は、キーボード１２０１、ポインティングディバイス１１０５を用い円滑な操作でマウスの操作が可能である。外部接続端子ジャック１１０７はＡＣアダプタ及びＵＳＢケーブル等の各種ケーブルと接続可能であり、充電及びパーソナルコンピュータ等とのデータ通信が可能である。また、外部メモリスロット１２０２に記録媒体を挿入しより大量のデータ保存及び移動に対応できる。
【０１９５】
筐体１１１２の裏面（図１８（Ｂ））には、裏面カメラ１２０３及びライト１２０４を備えており、表示部１１０１をファインダーとし静止画及び動画の撮影が可能である。
【０１９６】
また、上記機能構成に加えて、赤外線通信機能、ＵＳＢポート、テレビワンセグ受信機能、非接触ＩＣチップ、イヤホンジャック等を備えたものであってもよい。
【０１９７】
上記実施の形態に示す表示装置を適用することにより、量産性を高めることができる。
【実施例１】
【０１９８】
本実施例では、本発明の薄膜トランジスタの電流電圧特性をシミュレーションした結果を示す。なお、デバイスシミュレーションには、Ｓｉｌｖａｃｏ社製デバイスシミュレータ”ＡＴＬＡＳ”を用いている。
【０１９９】
図１９にデバイスシミュレーションに用いた薄膜トランジスタの構造を示す。
【０２００】
絶縁基板上に、ゲート電極として、厚さ１５０ｎｍのモリブデンＭｏを形成している。モリブデンＭｏの仕事関数は４．６ｅＶとしている。
【０２０１】
ゲート電極の上に、ゲート絶縁層として、窒化珪素ＳｉＮ（誘電率７．０、厚さ１１０ｎｍ）と酸化窒化珪素ＳｉＯＮ（誘電率４．１、厚さ１１０ｎｍ）を積層している。
【０２０２】
ゲート絶縁膜の上に、アクセプターとなる不純物元素が添加された半導体層として、ボロンが添加された微結晶シリコン層μｃ−Ｓｉ（ｐ）（厚さ１０ｎｍ、）、バッファ層としてアモルファスシリコン層ａ−Ｓｉ（ｉ１）（厚さ３０ｎｍ）を積層している。
【０２０３】
また、バッファ層及びゲート絶縁層上に、非晶質半導体層として、アモルファスシリコン層ａ−Ｓｉ（ｉ２）（厚さ８０ｎｍ）を積層している。非晶質半導体層は、チャネルエッチ層として機能するため、凹部状であり、凹部における厚さは４０ｎｍとなる。
【０２０４】
非晶質半導体層に、一導電型を付与する不純物元素が添加された一対の不純物半導体層として、リンが添加されたアモルファスシリコン層ａ−Ｓｉ（ｎ＋）（厚さ５０ｎｍ）を積層している。図１９において、リンが添加されたアモルファスシリコン層ａ−Ｓｉ（ｎ＋）の距離が、薄膜トランジスタのチャネル長Ｌに相当する。ここでは、チャネル長Ｌ＝１０μｍとしている。また、ボロンが添加された微結晶シリコン層μｃ−Ｓｉ（ｐ）とリンが添加されたアモルファスシリコン層ａ−Ｓｉ（ｎ＋）の一方の距離をＤ−Ｎで示す。また、リンが添加されたアモルファスシリコン層ａ−Ｓｉ（ｎ＋）のアクセプター濃度は１×１０１９ａｔｏｍｓ／ｃｍ３としており、高い導電性を有する。
【０２０５】
一導電型を付与する不純物元素が添加された一対の不純物半導体層上に、ソース電極及びドレイン電極として、モリブデンＭｏ（厚さ３００ｎｍ）を積層している。モリブデンＭｏとボロンが添加されたアモルファスシリコン層ａ−Ｓｉ（ｎ＋）との間は、オーミック接触を仮定している。
【０２０６】
ここでは、ボロンが添加された一対の微結晶シリコン層μｃ−Ｓｉ（ｎ）のアクセプター濃度における薄膜トランジスタの電流電圧特性のデバイスシミュレーションを行った際の、電流電圧特性の結果を以下に示す。
【０２０７】
図２０は、Ｄ−Ｎの距離を８μｍとし、ドレイン電圧Ｖｄ＝１Ｖとしたときの、アクセプター濃度に対する薄膜トランジスタの電流電圧曲線を示す。図２１は、Ｄ−Ｎの距離を８μｍとし、ドレイン電圧Ｖｄ＝１０Ｖとしたときのアクセプター濃度に対する薄膜トランジスタの電流電圧曲線を示す。
【０２０８】
図２２は、ドレイン電圧が１Ｖのときのアクセプター濃度に対するオフ電流ついて、距離ｄによる変化を示す。図２３はドレイン電圧が１０Ｖのときのアクセプター濃度に対するオフ電流について、距離ｄによる変化を示す。
【０２０９】
次に、図２４は、ドレイン電圧が１Ｖのときのアクセプター濃度に対する移動度について、距離ｄによる変化を示す。
【０２１０】
図２２乃至図２４に示すグラフより、表示装置において使用可能な薄膜トランジスタの条件として、オフ電流がＶｄ＝１０Ｖで１×１０−９Ａ以下かつＶｄ＝１Ｖで１×１０−１０Ａ以下を満たす条件がある。この条件を満たすアクセプターの濃度は、ｄが２μｍ以上８μｍ以下において、１×１０１５ａｔｏｍｓ／ｃｍ３以上１×１０１８ａｔｏｍｓ／ｃｍ３以下である。
【０２１１】
また、電界効果移動度がＶｄ＝１Ｖで１ｃｍ２／Ｖ・ｓｅｃ以上であるのは、距離ｄが５〜８μｍにおいて１×１０１８ａｔｏｍｓ／ｃｍ３、距離ｄが７μｍ以上８μｍ以下において５×１０１７ａｔｏｍｓ／ｃｍ３以上１×１０１８ａｔｏｍｓ／ｃｍ３以下である。
【０２１２】
以上のことから距離ｄが７〜８μｍの場合、アクセプター濃度が５×１０１７ａｔｏｍｓ／ｃｍ３以上１×１０１８ａｔｏｍｓ／ｃｍ３以下であることが好ましいことがわかる。また、距離ｄが５μｍ以上８μｍ以下の場合、アクセプター濃度が１×１０１８ａｔｏｍｓ／ｃｍ３であることが好ましいことがわかる。
【０２１３】
なお、アクセプター濃度が５×１０１７ａｔｏｍｓ／ｃｍ３以上１×１０１８ａｔｏｍｓ／ｃｍ３以下の場合、アクセプターの活性化率が１００％のときの電気伝導率は７．７６×１０−３Ｓ／ｃｍ以上３．８５×１０−２Ｓ／ｃｍ以下である。また、活性化率が５〜１００％においてこの電気伝導率を満たすアクセプターとなる不純物元素の濃度は５×１０１７ａｔｏｍｓ／ｃｍ３以上２×１０１９ａｔｏｍｓ／ｃｍ３以下である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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