(57)【特許請求の範囲】
【請求項１】
ＳｉＣ半導体基板（１）と、
前記ＳｉＣ半導体基板（１）上のＳｉＣエピタキシャル層（２ａ）と
を有するエピタキシャルウエハであって、
前記ＳｉＣ半導体基板（１）は、ドーパントが７×１０１８／ｃｍ３から３×１０１９／ｃｍ３までの範囲の濃度でドーピングされており、
前記ＳｉＣエピタキシャル層（２ａ）は、
前記ＳｉＣ半導体基板（１）と同じドーパントがドーピングされており、
前記ドーパントのドーピング濃度が前記ＳｉＣ半導体基板（１）より低い複数の低濃度層（２１）と、
前記低濃度層（２１）の間に配設され、厚さが前記低濃度層（２１）より薄く、前記ドーパントのドーピング濃度が前記ＳｉＣ半導体基板（１）と同じである少なくとも１つの高濃度層（２２）と
を含み、
前記高濃度層（２２）の厚さの総和は０．５ｎｍ以上で１０ｎｍ以下である
ことを特徴とするエピタキシャルウエハ。
【請求項２】
前記少なくとも１つの高濃度層（２２）における前記ドーパントのシート濃度の総量は、５．３４６×１０１２／ｃｍ２以下である
請求項１記載のエピタキシャルウエハ。
【請求項３】
前記ＳｉＣ半導体基板（１）と前記ＳｉＣエピタキシャル層（２ａ）との間に配設され、前記ドーパントのドーピング濃度が前記ＳｉＣ半導体基板（１）より低く前記低濃度層（２１）より高いバッファ層（３）をさらに備える
請求項１または請求項２記載のエピタキシャルウエハ。
【請求項４】
ＳｉＣ半導体基板（１）と、
前記ＳｉＣ半導体基板（１）上のＳｉＣエピタキシャル層（２ａ）から成るドリフト層（２）を有する半導体装置であって、
前記ＳｉＣ半導体基板（１）は、ドーパントが７×１０１８／ｃｍ３から３×１０１９／ｃｍ３までの範囲の濃度でドーピングされており、
前記ドリフト層（２）は、
前記ＳｉＣ半導体基板（１）と同じドーパントがドーピングされており、
前記ドーパントのドーピング濃度が前記ＳｉＣ半導体基板（１）より低い複数の低濃度層（２１）と、
前記低濃度層（２１）の間に配設され、厚さが前記低濃度層（２１）より薄く、前記ドーパントのドーピング濃度が前記ＳｉＣ半導体基板（１）と同じである少なくとも１つの高濃度層（２２）と
を含み、
前記高濃度層（２２）の厚さの総和は０．５ｎｍ以上で１０ｎｍ以下である
ことを特徴とする半導体装置。
【請求項５】
前記少なくとも１つの高濃度層（２２）における前記ドーパントのシート濃度の総量は、５．３４６×１０１２／ｃｍ２以下である
請求項４記載の半導体装置。
【請求項６】
前記ＳｉＣ半導体基板（１）と前記ＳｉＣエピタキシャル層（２ａ）との間に配設され、前記ドーパントのドーピング濃度が前記ＳｉＣ半導体基板（１）より低く前記低濃度層（２１）より高いバッファ層（３）をさらに備える
請求項４または請求項５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板とその上に成長させたエピタキシャル層とを含むエピタキシャルウエハ、並びにこれを用いて形成される半導体装置の構成に関するものである。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）半導体を用いた半導体素子は、高耐圧・低損失を実現できるデバイスとして注目されている。その構造としては、低抵抗（高ドーピング濃度）の基板上に形成されたエピタキシャル層を動作層とするものが広く知られている。特に電力用の半導体素子（パワーデバイス）では、エピタキシャル層は耐圧層（ドリフト層）として機能する。従来、エピタキシャル層としては、単層構造のものが一般的であった（例えば特許文献１）。【０００３】
パワーデバイスの耐圧層として用いられるエピタキシャル層の厚さは、３μｍ〜１００μｍ程度が通常であるが、動作電圧（デバイスに印加されることが想定される最大電圧。以下「想定電圧」とも称す。）によってはそれ以上の厚さに設定されることもある。またエピタキシャル層における不純物（ドーパント）のドーピング濃度は、たかだか１０16／ｃｍ3台程度の場合が多いが、動作電圧によっては１０15／ｃｍ3台以下に設定される場合もある。【０００４】
一方、基板である低抵抗結晶には、ドーパントが１０19／ｃｍ3前後の高濃度でドーピングがされる場合が多い。そのため基板とエピタキシャル層とではドーピング濃度が大きく異なる。ドーピング濃度は結晶の格子定数に影響するため、基板とエピタキシャル層とで格子定数に大きな違いを有することになる。この格子定数の差（格子不整合）は結晶欠陥の要因となるため、特にエピタキシャル層の厚さが大きい場合には、エピタキシャル層の結晶品質に劣化を生じさせる。エピタキシャル層の結晶品質が劣化すると、キャリアの移動度が低下し、素子抵抗が増大するという問題が生じる。【０００５】
この問題を解決する手法の一つとして、高ドーピング濃度の基板と低ドーピング濃度のエピタキシャル層との間に、その中間のドーピング濃度のバッファ層を介在させる技術が知られている。例えば特許文献２には、（１１−２０）面のＳｉＣ結晶に対し、ドーピング濃度２×１０15〜３×１０19／ｃｍ3、厚さ０．３〜１５μｍのバッファ層を設けることが開示されている。また特許文献２では、バッファ層の構造として、均一なドーピング濃度の単層構造、バッファ層の厚さ方向に段階的にドーピング濃度を変化させた段階的傾斜構造、およびバッファ層の厚さ方向に連続的にドーピング濃度を変化させた連続的傾斜構造が開示されている。【０００６】
特許文献３には、（０００１）面あるいは（０００−１）面のＳｉＣ結晶に設けるバッファ層が開示されている。特許文献３では、基底面転位がエピタキシャル層に導入されることを抑制することを狙いとして、バッファ層を下地層の１／１０〜１／２のドーピング濃度とし、そのドーピング濃度の分布を段階的傾斜構造とした例が示されている。【０００７】
さらに特許文献４には、基板中の欠陥がドリフト層に影響することを抑えるために、ドリフト層の一部に高ドーピング濃度層を形成する技術が開示されている。また特許文献５では、電界効果トランジスタのドリフト層において、チャネル領域となる部分やｐｎ接合のｎ領域側の部分に、高ドーピング濃度層を形成する技術が示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平６−２６８２０２号公報
【特許文献２】特開２０００−３１９０９９号公報
【特許文献３】特開２００８−７４６６１号公報
【特許文献４】特開２００２−３２９６７０号公報
【特許文献５】国際公開第０２／４３１５７号
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献１〜３のように、基板とエピタキシャル層（ドリフト層）との間にバッファ層を介在させると、基板とエピタキシャル層との格子不整合に起因する結晶品質低下を軽減することができる。バッファ層が厚ければその効果は高くなるが、その反面、素子抵抗が大きくなるため、特にパワーデバイスとしては好ましくない。そのため、バッファ層を用いずに、あるいは薄いバッファ層を用いて結晶品質を向上できる技術が望まれる。【００１０】
一方、特許文献４，５のように、ドリフト層中に高ドーピング濃度層を導入すると、ドリフト層の耐圧性能は低下する。特にパワーデバイスでは耐圧性能の確保は重要であるので、高ドーピング濃度層の厚さやドーピング濃度を適切に設定する技術が望まれる。なお、パワーデバイスの耐圧性能を高めるためにはドリフト層を厚くすればよいが、そうすると上記の結晶品質低下の問題が生じ易くなる上、素子抵抗が高くなる点で好ましくない。【００１１】
本発明は以上のような課題を解決するためになされたものであり、基板とエピタキシャル層との格子不整合に起因する結晶品質低下を抑えると共に、充分な耐圧性能の確保できる半導体装置およびそれを形成するためのウエハを提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係るエピタキシャルウエハは、ＳｉＣ半導体基板と、前記ＳｉＣ半導体基板上のＳｉＣエピタキシャル層とを有し、前記ＳｉＣ半導体基板は、ドーパントが７×１０１８／ｃｍ３から３×１０１９／ｃｍ３までの範囲の濃度でドーピングされており、前記ＳｉＣエピタキシャル層は、前記ＳｉＣ半導体基板と同じドーパントがドーピングされており、前記ドーパントのドーピング濃度が前記ＳｉＣ半導体基板より低い複数の低濃度層と、前記低濃度層の間に配設され、厚さが前記低濃度層より薄く、前記ドーパントのドーピング濃度が前記ＳｉＣ半導体基板と同じである少なくとも１つの高濃度層とを含み、前記高濃度層の厚さの総和は０．５ｎｍ以上で１０ｎｍ以下であるものである。
【００１３】
本発明に係る半導体装置は、ＳｉＣ半導体基板と、前記ＳｉＣ半導体基板上のＳｉＣエピタキシャル層から成るドリフト層を有し、前記ＳｉＣ半導体基板は、ドーパントが７×１０１８／ｃｍ３から３×１０１９／ｃｍ３までの範囲の濃度でドーピングされており、前記ドリフト層（２）は、前記ＳｉＣ半導体基板と同じドーパントがドーピングされており、前記ドーパントのドーピング濃度が前記ＳｉＣ半導体基板より低い複数の低濃度層と、前記低濃度層の間に配設され、厚さが前記低濃度層より薄く、前記ドーパントのドーピング濃度が前記ＳｉＣ半導体基板と同じである少なくとも１つの高濃度層とを含み、前記高濃度層の厚さの総和は０．５ｎｍ以上で１０ｎｍ以下であるものである。
【発明の効果】
【００１４】
半導体基板とエピタキシャル層との格子定数差の影響を緩和でき、結晶欠陥の発生が抑制される。また結晶欠陥が発生してもそれがエピタキシャル層の結晶品質を劣化させることを抑制できる。従って、ドリフト層２中のキャリアの移動度の低下が防止され、素子抵抗の低い半導体装置を実現できる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態１に係る半導体装置であるショットキダイオードの構成図である。
【図２】実施の形態１に係るエピタキシャルウエハの構成図である。
【図３】従来の半導体装置におけるドリフト層中の電界分布を示す図である。
【図４】本発明に係る半導体装置のドリフト層中の電界分布を示す図である（極薄高濃度層が１つの場合）。
【図５】本発明に係る半導体装置のドリフト層中の電界分布を示す図である（極薄高濃度層が２つの場合）。
【図６】本発明に係る半導体装置のドリフト層の極薄高濃度層における、ドーピング濃度および厚さと電界変化量との関係を示す図である。
【図７】本発明に係るエピタキシャル層の形成方法を説明するための図である。
【図８】実施の形態２に係る半導体装置である電界効果トランジスタの構成図である。
【図９】実施の形態２に係る電界効果トランジスタの変形例を示す図である。
【図１０】実施の形態３に係るエピタキシャルウエハの構成図である。
【図１１】実施の形態３に係る半導体装置の一例であるショットキダイオードの構成図である。
【図１２】実施の形態３に係る半導体装置の他の一例である電界効果トランジスタの構成図である。
【発明を実施するための形態】
【００１６】
＜実施の形態１＞
図１は、本発明の実施の形態１に係る半導体装置の構成を示す図であり、その一例としてショットキダイオードを示している。また同図右側の（ａ）〜（ｃ）は、当該半導体装置のドリフト層（エピタキシャル層）の構成を示している。
【００１７】
図１の如く、本実施の形態のショットキダイオードは、基板１、ドリフト層２、ガードリング４、アノード電極５、カソード電極６を備えている。基板１は、ｎ型のドーパントが高濃度にドーピングされた低抵抗ＳｉＣ基板である。基板１は、素子抵抗を抑えるために、できる限り抵抗率が小さいことが望ましく、Ｖ族元素（例えば窒素）が高濃度にドーピングされる。但し、ドーピング濃度が高過ぎると結晶欠陥が生じやすくなるため、通常は１０19／ｃｍ3前後、例えば７×１０18／ｃｍ3〜３×１０19／ｃｍ3程度に設定される。
【００１８】
ドリフト層２は、基板１上に成長させたＳｉＣエピタキシャル層で構成される。ドリフト層２には基板１と同じドーパントがドーピングされており、当該ドーピング濃度が基板１よりも低い複数の低濃度層２１と、低濃度層２１の間に挟まれ、上記ドーパントのドーピング濃度が基板１と同じである少なくとも１つの高濃度層２２とを含む積層構造となっている。
【００１９】
低濃度層２１は、主に電圧を保持する働きをし、比較的厚く形成される。高濃度層２２は、主に基板１とドリフト層２との格子定数差に起因する欠陥の発生を抑制する働きをし、低濃度層２１よりも極めて薄く形成される。以下、高濃度層２２を「極薄高濃度層２２」と称する。図１において、（ａ）はドリフト層２が極薄高濃度層２２を１つ備える構成、（ｂ）はドリフト層２が極薄高濃度層２２を２つ備える構成、（ｃ）はドリフト層２が極薄高濃度層２２を３つ備える構成を、それぞれ模式的に示している。極薄高濃度層２２の数は４以上でもよい。
【００２０】
極薄高濃度層２２の厚さについては後述するが、ドリフト層２全体（低濃度層２１と極薄高濃度層２２の両方を含む）の厚さは、パワーデバイスに求められる耐圧に応じて決定され、通常は３〜１５０μｍ程度である。また上述のとおり極薄高濃度層２２のドーピング濃度は基板１と同じであるが、低濃度層２１のドーピング濃度は必要とされる耐圧に応じて決定され、通常は０．５×１０15〜２０×１０15／ｃｍ3程度である。
【００２１】
アノード電極５はドリフト層２の上面に形成され、カソード電極６は基板１の下面に形成される。ドリフト層２の上部において、アノード電極５の端部近傍にはｐ型領域であるガードリング４が形成されている。ガードリング４は、アノード電極５の端部近傍での電界集中を緩和する終端構造として機能する。
【００２２】
ガードリング４の形成は、ドリフト層２の上部にｐ型ドーパントを選択的にイオン注入し、熱処理によってそれを活性化させることで行われる。ガードリング４の厚さは０．５〜２μｍ程度、ｐ型ドーパントのドーピング濃度は１０17〜１００×１０17／ｃｍ3程度である。
【００２３】
アノード電極５は、ドリフト層２（ｎ型領域）に対してはショットキ接触するが、ガードリング４に対してはショットキ接触していてもオーミック接触していてもよい。アノード電極５とガードリング４とがオーミック接触するためには、両者間の接触抵抗を１０-3Ω・ｃｍ2以下とすればよく、この場合、その接触部を電流が流れることによるオン電圧の上昇を小さくすることができる。また上記接触抵抗を１０-4Ω・ｃｍ2以下にすれば、アノード電極５とガードリング４との接触部の影響によるオン電圧の上昇は無視できる程度に抑えられる。
【００２４】
図１に示したように、本実施の形態に係るショットキダイオードのドリフト層２は、基板１と同じドーパントが同じ濃度でドーピングされた極薄高濃度層２２が、低濃度層２１に挟まれて成る積層構造となっている。この構造により、基板１とドリフト層２（低濃度層２１）との格子定数差の影響を緩和でき、結晶欠陥の発生が抑制される。また結晶欠陥が発生してもそれがドリフト層２の結晶品質を劣化させることを抑制できる。従って、ドリフト層２中のキャリアの移動度の低下が防止され、素子抵抗の低い半導体装置を実現できる。
【００２５】
図２は、本実施の形態に係るショットキダイオードの形成に用いられるエピタキシャルウエハ１００を示している。エピタキシャルウエハ１００は、基板１とその上に形成されたエピタキシャル層２ａとから成っている。エピタキシャル層２ａが、ショットキダイオードのドリフト層２として使用されることになる。図示は省略するが、図２のエピタキシャル層２ａは、図１の（ａ）〜（ｃ）のように低濃度層２１と極薄高濃度層２２との積層構造を有している。なお、ショットキダイオードを構成する各要素の形成手法は、従来の手法と同様でよいため、ここでの説明は省略する。
【００２６】
以下、ドリフト層２内に設けられる極薄高濃度層２２の厚さについて検討する。ドリフト層２内のドーピング濃度が上がると、当該ドリフト層２の耐圧が低下するため、極薄高濃度層２２の厚さは、デバイスに要求される耐圧性能を確保できるように薄くする必要がある。
【００２７】
図３は、従来の半導体装置におけるドリフト層中の電界分布を示す図である。同図に示すグラフの横軸はドリフト層の上面からの距離（深さ）ｄ［μｍ］を示し、縦軸はドリフト層内の電界強度Ｅ［ＭＶ／ｃｍ］を示している。
【００２８】
ここではデバイスに印加されることが想定される最大電圧（以下「想定電圧」と称す）が３３００Ｖ、４５００Ｖ、６５００Ｖ、１００００Ｖである場合をそれぞれ仮定し、それらに対応した各ドリフト層の例を示す。
【００２９】
想定耐圧３３００Ｖのデバイスのドリフト層は、ドーピング濃度３×１０15／ｃｍ3、厚さ３０μｍに設定される。想定耐圧４５００Ｖのデバイスのドリフト層は、ドーピング濃度２×１０15／ｃｍ3、厚さ４５μｍに設定される。想定耐圧６５００Ｖのデバイスのドリフト層は、ドーピング濃度１．５×１０15／ｃｍ3、厚さ６５μｍに設定される。想定耐圧１００００Ｖのデバイスのドリフト層は、ドーピング濃度８×１０14／ｃｍ3、厚さ１００μｍに設定される。
【００３０】
図３の破線のグラフは、ドリフト層に想定電圧が印加されたときのドリフト層内の電界分布を表している。また実線のグラフは、ドリフト層が保持できる最大の電圧（以下「限界電圧」と称す）が印加されたときのドリフト層内の電界分布を表している。ここで、ドリフト層の限界電圧は、端を有さない（無限幅の）理想的なデバイスにおけるドリフト層の計算上のなだれ降伏電圧とした。なお、各グラフの電界強度をドリフト層の厚さで積分した値、すなわち各グラフが縦軸および横軸と共に形成する多角形の面積が、ドリフト層が保持する電圧に相当する。
【００３１】
図３において、基板とドリフト層との界面は、想定耐圧３３００Ｖの場合でｄ＝３０μｍの位置、想定耐圧４５００Ｖの場合でｄ＝４５μｍの位置、想定耐圧５００Ｖの場合でｄ＝６５μｍの位置、想定耐圧１００００Ｖの場合でｄ＝１００μｍの位置に対応する。同図から分かるように、従来のデバイスにおいて、限界電圧印加時における基板とドリフト層との界面の電界値は、いずれのデバイスでも０．３〜０．６ＭＶ／ｃｍ程度である。また、基板とドリフト層との界面における、想定電圧印加時と限界電圧印加時の電界値の差は、いずれのデバイスでも０．２〜０．３ＭＶ／ｃｍ程度であることが分かる。
【００３２】
図４および図５は、本発明に係る半導体装置のドリフト層２（エピタキシャル層）中の電界分布を示す図である。ここでは想定耐圧１００００Ｖのデバイスを仮定して、ドリフト層２（低濃度層２１と極薄高濃度層２２の両方を含む）の厚さを従来と同じ１００μｍ、ドリフト層２の低濃度層２１のドーピング濃度を従来と同じ８×１０14／ｃｍ3としている。なお、図４、図５の細い実線および破線のグラフは、図３に示した想定耐圧１００００Ｖの従来のデバイスのドリフト層の電界分布である。
【００３３】
図４の太線のグラフは、極薄高濃度層２２を１つ有するドリフト層２における、限界電圧印加時の電界分布である。極薄高濃度層２２は、ドリフト層２の上面から約５０μｍの位置（図４の点線楕円の位置）に配設されている。極薄高濃度層２２が配設された部分で、電界強度の変化の傾きが局所的に大きくなることが分かる。
【００３４】
図５の太線のグラフは、極薄高濃度層２２を２つ有するドリフト層２における、限界電圧印加時の電界分布である。極薄高濃度層２２は、ドリフト層２の上面から約３３μｍと約６７μｍの位置（図４の点線楕円の位置）に配設されている。この場合も、極薄高濃度層２２が配設された部分で、電界強度の変化の傾きが局所的に大きくなることが分かる。
【００３５】
このように本発明に係るドリフト層２では、極薄高濃度層２２が配設された部分で電界強度の変化の傾きが局所的に大きくなるため、従来のドリフト層と比較して保持可能な電圧（グラフが縦軸および横軸と共に形成する多角形の面積に相当）が小さくなる。そのためデバイスの耐圧が大きく低下しないように、極薄高濃度層２２の厚さ（極薄高濃度層２２を複数配設する場合はそれらの総和）を小さくする必要がある。
【００３６】
極薄高濃度層２２の厚さの総和をｗ（ｎｍ）、ドーピング濃度をＮ（／ｃｍ3）（基板１のドーピング濃度と同じ）とすると、極薄高濃度層２２の部分における電界強度の変化量ΔＥ（ＭＶ／ｃｍ）は、
ΔＥ＝ｑＮｗ／ε  …（１）
と表される。式（１）において、εはドリフト層の比誘電率、ｑは電子の電荷量である。
【００３７】
図４および図５では、ΔＥを、従来のドリフト層における想定電圧印加時と限界電圧印加時との電界値の差に等しくしている。なお、ここで言う「従来のドリフト層」とは、本発明に係るドリフト層２と厚さが等しく、低濃度層２１と同じドーピング濃度の単層構造の（極薄高濃度層２２を有さない）ドリフト層を指している。
【００３８】
例えば図４において、太線のグラフは、ドリフト層２の約５０μｍより浅い領域では細い実線のグラフにほぼ一致し、約５０μｍより深い領域では破線のグラフにほぼ一致する。この場合、想定電圧と限界電圧との差が、従来のドリフト層の場合の半分程度になるが、充分に想定耐圧を確保することができる。
【００３９】
また図５において、太線のグラフは、ドリフト層２の約３３μｍより浅い領域では細い実線のグラフにほぼ一致し、約３３μｍ〜約６６μｍでは細い実線のグラフと破線のグラフの間を通り、約６６μｍより深い領域では破線のグラフにほぼ一致する。この場合も、想定電圧と限界電圧との差が、従来のドリフト層の場合の半分程度になるが、充分に想定耐圧を確保することができる。
【００４０】
このように本発明に係るドリフト層２は、極薄高濃度層２２での電界強度の変化量ΔＥを、従来のドリフト層における想定電圧印加時の電界値と限界電圧印加時の電界値の差である０．２〜０．３ＭＶ／ｃｍ程度に抑えれば、充分に想定耐圧を確保することができる。
【００４１】
さらにΔＥを、従来のドリフト層の限界電圧印加時の基板との界面における電界値である０．３〜０．６ＭＶ／ｃｍ程度にまで大きくしても、ほぼ想定電圧に近い限界電圧が得られるので、想定耐圧をほぼ確保することができる。
【００４２】
図６は、本発明に係るドリフト層２の極薄高濃度層２２における、ドーピング濃度Ｎ［／ｃｍ3］および厚さの総和ｗ［ｎｍ］と電界変化量ΔＥ［ＭＶ／ｃｍ］との関係を、式（１）に基づいて得たグラフである。極薄高濃度層２２のドーピング濃度は基板１と同じであるため、図６では、ＳｉＣ低抵抗基板の一般的なドーピング濃度である１０19／ｃｍ3前後の範囲を示している。
【００４３】
本実施の形態のようにドリフト層２がＳｉＣ（ε＝９．６６）で構成される場合、極薄高濃度層２２の厚さの総和ｗとドーピング濃度Ｎの積で表されるドーパントのシート濃度の総量［／ｃｍ2］は、式（１）から、
ｗ・Ｎ＝５．３４６×１０12・ΔＥ  …（２）
と表される（式（２）〜（３）ではｗの単位は［ｃｍ］である）。
【００４４】
許容できるΔＥの値をΔＥ１とすると、
ｗ・Ｎ≦５．３４６×１０12・ΔＥ１  …（３）
の条件が満たされれば、ドリフト層に必要とされる耐圧が確保されることになる。
【００４５】
基板１のドーピング濃度を１０19／ｃｍ3前後とすると、図６から分かるように、例えば極薄高濃度層２２における電界変化量ΔＥを０．２〜０．５ＭＶ／ｃｍ程度に抑えるには極薄高濃度層２２の厚さの総和ｗは数ｎｍ程度にすればよい。またΔＥが１ＭＶ／ｃｍまで許容される場合でも、極薄高濃度層２２の厚さの総和ｗは１０ｎｍ以下にする必要がある。
【００４６】
式（３）を用いて具体的に計算すると、ΔＥが１ＭＶ／ｃｍまで許容できる場合（ΔＥ１＝１ＭＶ／ｃｍ）、極薄高濃度層２２におけるドーパントのシート濃度の総量が５．３４６×１０12／ｃｍ2以下となるように、各極薄高濃度層２２の厚さを決定すればよい。すなわち、基板１のドーピング濃度が１０19／ｃｍ3の場合、ΔＥが１ＭＶ／ｃｍまで許容できるのであれば、極薄高濃度層２２の厚さの総和ｗを５．３ｎｍ以下にすればよい。同様に、ΔＥが０．５ＭＶ／ｃｍまで許容できるのであれば、極薄高濃度層２２の厚さの総和ｗは２．６ｎｍ以下にすればよく、ΔＥが０．３ＭＶ／ｃｍまで許容できるのであれば、極薄高濃度層２２の厚さの総和ｗは１．６ｎｍ以下にすればよい。
【００４７】
また、基板１のドーピング濃度が７×１０18／ｃｍ3の場合、ΔＥが１ＭＶ／ｃｍまで許容できるのであれば、極薄高濃度層２２の厚さの総和ｗを７．６ｎｍ以下にすればよい。同様に、ΔＥが０．５ＭＶ／ｃｍまで許容できるのであれば、極薄高濃度層２２の厚さの総和ｗは３．８ｎｍ以下にすればよく、ΔＥが０．３ＭＶ／ｃｍまで許容できるのであれば、極薄高濃度層２２の厚さの総和ｗは２．２ｎｍ以下にすればよい。
【００４８】
ここで、極薄高濃度層２２の厚さの制御方法について説明する。極薄高濃度層２２は、図２に示したエピタキシャルウエハ１００のエピタキシャル層２ａの成長段階で形成される。エピタキシャル層２ａの成長過程において、低濃度層２１（ドーピング濃度１０15／ｃｍ3台〜１０14／ｃｍ3台）を形成する期間と、極薄高濃度層２２（ドーピング濃度１０19／ｃｍ3前後）を形成する期間とで、ドーパント（窒素等）を含むガスの供給量を変化させれば、低濃度層２１と極薄高濃度層２２の積層構造を得ることができる。
【００４９】
但し、ＳｉＣのエピタキシャル層２ａの成長速度は、通常３〜１０μｍ／hour程度であるので、１０ｎｍ厚の極薄高濃度層２２の成長に要する時間は３．６〜１２秒程度と短く、ドーパントを含む材料ガスの供給量を急峻に変化させる必要がある。しかしそれだけでは、極薄高濃度層２２のドーピング濃度と厚さを精度よく制御するのは容易ではない。そのため、ドーパントを含む材料ガスの供給量以外の各種の成長パラメータも変化させ、エピタキシャル層２ａの成長速度も同時に制御することが有効である。
【００５０】
図７は、本発明に係るエピタキシャル層２ａの形成方法を説明するための図である。ここではその一例として、ドーパントとして窒素を用い、ｎ型の炭化珪素（ＳｉＣ）をエピタキシャル成長させる場合について説明する。その場合、成長炉内には、材料ガスとしてシリコンを含む材料ガス（ＳｉＨ4等）および炭素を含むガス（Ｃ3Ｈ8等）と、ドーパントである窒素を含むガス（Ｎ2等）が供給される。また図７では省略しているが、成長炉内には雰囲気ガスとして水素（Ｈ2）が供給される。
【００５１】
まず基板１上に、通常の方法により低濃度層２１を成長させ、低濃度層２１が所望の厚さに達すると（時刻ｔ１）、窒素を含むガスの供給量を上げて極薄高濃度層２２を形成する（時刻ｔ２〜ｔ３）。このとき、低濃度層２１の成長期間よりも炭素を含むガスの供給量を減少させると共に、シリコンを含むガスの供給量を増加させる。窒素は、炭素を含むガスの割合が減るとＳｉＣ結晶中に取り込まれやすくなるためである。
【００５２】
また極薄高濃度層２２の成長期間（時間ｔ２〜ｔ３）は、成長炉内を低濃度層２１の成長期間の温度（Ｔ１）よりも高い温度（Ｔ２）に上昇させる。成長温度を高くすると、雰囲気ガスである水素によるエッチング効果により、極薄高濃度層２２の成長速度が遅くなるため、その厚さの制御が容易になる。さらに、成長温度が高いとＳｉＣ結晶中への窒素の取り込みも促進されるので、その点でも極薄高濃度層２２の成長に有効である。
【００５３】
極薄高濃度層２２が一定の厚さに成長した後（時刻ｔ３）、必要に応じて、材料ガスであるシリコンを含むガスと炭素を含むガスの供給を一旦停止させる（時間ｔ４〜ｔ５）。すると雰囲気ガスである水素によるエッチング効果により、成長した極薄高濃度層２２の厚さが減少させることができ、これを利用して極薄高濃度層２２の厚さを微調整することができる。またエッチングを促進させるために、成長炉内をさらに高い温度（Ｔ３）に上昇させる。このときのエッチング速度は５〜２０ｎｍ／ｍｉｎ程度と遅いので、極薄高濃度層２２の厚さを高い精度で調整できる。
【００５４】
極薄高濃度層２２の厚さの微調整が完了すれば（時刻ｔ５）、再び通常の方法で低濃度層２１の成長を行う（時刻ｔ６以降）。その後は、極薄高濃度層２２を設ける数に応じて以上の工程が繰り返し行われる。
【００５５】
図７の破線は上記の各工程の変更例を示している。例えば、上記の説明では、極薄高濃度層２２の成長速度を抑えるための高温上昇を、低濃度層２１が所望の厚さに達してから行ったが（時刻ｔ１）、それよりも早めに（時刻ｔ０）開始してもよい。また図７では極薄高濃度層２２の形成後に温度を急峻に下げる例を示しているが（時刻ｔ５〜ｔ６）、緩やかに温度を下げてもよい（時刻ｔ５〜ｔ７）。
【００５６】
水素によるエッチング効果により極薄高濃度層２２の厚さを微調整する工程（時刻ｔ４〜ｔ５）では、シリコンを含むガスと炭素を含むガスの少なくとも片方の供給を停止させればよい。例えば図７の破線のように、シリコンを含むガスのみを停止させ、窒素を含む炭素を含むガスは供給し続けてもよい。また同工程において、成長炉内の温度は極薄高濃度層２２の成長時の温度（Ｔ２）を維持してもよい。温度を上昇させる場合よりエッチング速度が遅くなるため、同工程の所要時間が長くなる恐れがあるが、極薄高濃度層２２の厚さの調整をより高精度に行うことが可能になる。これらの手法により、極薄高濃度層２２の厚さの調整を高精度に行うことができるが、極薄高濃度層２２の薄膜化には技術的な限界があるため、極薄高濃度層２２の質を維持するために少なくとも０．５ｎｍ程度の厚さを確保することが望ましい。
【００５７】
なお、本実施の形態では、エピタキシャルウエハおよび半導体装置がワイドバンドギャップ半導体である炭化珪素（ＳｉＣ）によって形成される例を示したが、本発明はＳｉＣと同程度のバンドギャップを持つ半導体で構成されるエピタキシャルウエハおよび半導体装置に対しても適用可能と思われる。他のワイドバンドギャップ半導体としては、例えば窒化ガリウム系材料または酸化亜鉛等がある。
【００５８】
＜実施の形態２＞
実施の形態２では、本発明を電界効果トランジスタに適用した例を示す。図８は、実施の形態２に係る半導体素子である電界効果トランジスタの構成図である。当該電界効果トランジスタは、実施の形態１と同様に、ｎ型のＳｉＣ低抵抗基板１と、低濃度層２１および極薄高濃度層２２を含むｎ型のＳｉＣエピタキシャル層２ａとを有するエピタキシャルウエハ１００を用いて形成されており、エピタキシャル層２ａが電界効果トランジスタのドリフト層２として機能している。
【００５９】
図８のように、当該電界効果トランジスタは、基板１、ドリフト層２、ボディ領域７、ソース領域８、ゲート絶縁膜９、ゲート電極１０、層間絶縁膜１１、ソース電極１２、配線１３およびドレイン電極１４を有している。基板１上のドリフト層２（エピタキシャル層）は、図１の（ａ）〜（ｃ）に例示したものと同様に、基板１よりもドーピング濃度が低い低濃度層２１と、基板１と同じドーパントが同じ濃度でドーピングされた極薄高濃度層２２とを有する積層構造である。
【００６０】
ボディ領域７は、ドリフト層２の上部に形成されたｐ型領域である。ソース領域８は、ボディ領域７の内側上部に形成されたｎ型領域である。ボディ領域７およびソース領域８は、それぞれドリフト層２に対してドーパントを選択的にイオン注入し、熱処理により各ドーパントを活性化させることによって形成される。ボディ領域７の厚さは０．５〜２μｍ程度であり、ドーピング濃度は３×１０17〜２０×１０17／ｃｍ3程度である。ソース領域８の厚さは０．３〜１μｍ程度であり、ドーピング濃度は５×１０18〜５０×１０18／ｃｍ3程度である。なお、各イオン注入種の活性化熱処理は一括して行ってもよいし、それぞれの注入工程ごとに行ってもよい。
【００６１】
ゲート絶縁膜９は、ドリフト層２の上面に、ソース領域８、ボディ領域７およびドリフト層２のｎ型領域の上を跨ぐように配設される。ゲート絶縁膜９は、１０〜１００ｎｍ膜厚であり、シリコン酸化膜やシリコン酸化窒化膜等を用いることがでる。ゲート絶縁膜９の形成手法としては、ドリフト層２（エピタキシャル層）上面を熱酸化や窒化する手法、絶縁膜を堆積成膜する手法、あるいはそれらを組み合わせる手法等が考えられる。
【００６２】
ゲート電極１０は、ゲート絶縁膜９の上に、ソース領域８、ボディ領域７およびドリフト層２のｎ型領域の上を跨ぐように形成される。ゲート電極１０の下方に位置するボディ領域７の表面部分７２にチャネルが形成される（以下、この部分を「チャネル形成領域７２」と称す）。ゲート電極１０は、多結晶シリコン膜や金属膜を堆積成膜し、パターニングすることにより形成する。
【００６３】
ゲート電極１０上には、層間絶縁膜１１が形成される。層間絶縁膜１１には、ソース領域８の上面に達する開口（コンタクトホール）が形成されており、その開口内に露出したソース領域８の上面にソース電極１２が形成される。図８のように、ソース電極１２は、ソース領域８だけでなくボディ領域７の一部にも接続するように形成される（以下、ソース電極１２が接続するボディ領域７の部分を「コンタクト領域７１」と称す）。
【００６４】
層間絶縁膜１１の上には、ソース電極１２に接続する配線１３が形成される。また図示は省略するが、ゲート電極１０のパッドが形成された領域（通常は素子外周部）では、層間絶縁膜１１および配線１３は除去されている。ドレイン電極１４は基板１の裏面に形成される。
【００６５】
チャネル形成領域７２となる（あるいはチャネル形成領域７２に近接する）ボディ領域７の最表面部分は、他の部分よりもドーピング濃度を低くしてもよい。当該部分における不純物散乱が低減し、チャネルのキャリア移動度が増加するため、素子抵抗を小さくすることができる。
【００６６】
逆に、ボディ領域７のコンタクト領域７１の最表面部分は、他の部分よりもドーピング濃度を高く（５×１０18〜５０×１０18／ｃｍ3程度）なるように、その部分のみに高濃度のドーピングを別途行ってもよい。その場合、ソース電極１２とコンタクト領域７１との間の接続抵抗を小さくできる。
【００６７】
また図９に示すように、ソース領域８、ボディ領域７およびドリフト層２の上面とゲート絶縁膜９との間に、ＳｉＣのチャネル層１５を設けてもよい。チャネル層１５の導電型はｎ型でもｐ型でもよい。イオン注入種の活性化熱処理によって生じたドリフト層２表面の荒れを改善させることが必要であれば、チャネル層１５は、ドリフト層２の上層にエピタキシャル成長させて形成することが望ましいが、その必要がなければ、ドリフト層２の最上面部分への選択的なイオン注入によって形成してもよい。
【００６８】
本実施の形態においてもドリフト層２が低濃度層２１と極薄高濃度層２２から成る多相構造であるため、実施の形態１と同様に、基板１とドリフト層２（低濃度層２１）との格子定数差の影響を緩和でき、結晶欠陥の発生が抑制される。また結晶欠陥が発生してもそれがドリフト層２の結晶品質を劣化させることを抑制できる。従って、ドリフト層２中のキャリアの移動度の低下が防止され、素子抵抗の低い半導体装置を実現できる。
【００６９】
なお、低濃度層２１の厚さの決定手法は、実施の形態１と同様である。即ち、極薄高濃度層２２において許容できる電界変化量の総和ΔＥ１としたとき、当該極薄高濃度層２２の厚さの総和ｗが上記の式（３）を満たせばよい。
【００７０】
＜実施の形態３＞
実施の形態１及び２では、図２のように基板１の直上にエピタキシャル層２ａ（低濃度層２１と極薄高濃度層２２の積層構造）を成長させたエピタキシャルウエハ１００を用いた例を示したが、本実施の形態では、図１０のように基板１とエピタキシャル層２ａとの間にバッファ層３を設けたエピタキシャルウエハ１０１を用いる。
【００７１】
基板１およびエピタキシャル層２ａについては実施の形態１及び２と同様の構成である。バッファ層３は、ドーピング濃度が基板１とドリフト層２との間の値に設定されたＳｉＣ層である。基板１とドリフト層２と間にバッファ層３が介在することにより、基板１とドリフト層２との格子定数差に起因する結晶欠陥の発生をさらに低減することができる。
【００７２】
なお、バッファ層３は、均一なドーピング濃度の単層構造、バッファ層の厚さ方向に段階的にドーピング濃度を変化させた段階的傾斜構造、およびバッファ層の厚さ方向に連続的にドーピング濃度を変化させた連続的傾斜構造のいずれであってもよい。
【００７３】
図１１は、図１０のエピタキシャルウエハ１０１を用いて形成したショットキダイオードの構成例を示しており、同じく図１２はエピタキシャルウエハ１０１を用いて形成した電界効果トランジスタの構成例を示している。図１１および図１２に示す構成は、基板１とドリフト層２との間にバッファ層３を設けられていることを除き、それぞれ図１および図８と同様であるので、ここでの詳細な説明は省略する。
【００７４】
本実施の形態によれば、極薄高濃度層２２を備える本発明に係るドリフト層２と、バッファ層３との相乗効果により、実施の形態１及び２よりも基板１とドリフト層２（低濃度層２１）との格子定数差の影響を緩和でき、結晶欠陥の発生が抑制される。またドリフト層２が極薄高濃度層２２を有するため、バッファ層３をさほど厚くせずに上記の効果を充分に得ることができるので、バッファ層３を設けることによる素子抵抗の増大を抑えることができる。
【符号の説明】
【００７５】
１  基板、２  ドリフト層、２ａ  エピタキシャル層、３  バッファ層、４  ガードリング、５  アノード電極、６  カソード電極、７  ボディ領域、７１  コンタクト領域、７２  チャネル形成領域、８  ソース領域、９  ゲート絶縁膜、１０  ゲート電極、１１  層間絶縁膜、１２  ソース電極、１３  配線、１４  ドレイン電極、１５  チャネル層、２１  低濃度層、２２  極薄高濃度層、１００，１０１  エピタキシャルウエハ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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