(57)【特許請求の範囲】
【請求項１】
直流電源及び負荷間に介装され、前記負荷への給電を制御する電源制御装置において、
前記電源の一端子及び前記負荷間に並列に接続される複数のスイッチング素子と、
該複数のスイッチング素子のオン／オフを各制御する制御手段と、
前記複数のスイッチング素子の負荷側の端子における電圧値を測定する測定手段と、
前記複数のスイッチング素子が、前記制御手段によって全てがオンの状態から、異なる時点で各別にオフされているとき、及び同時にオフされているときに夫々、前記測定手段により電圧値を測定し、測定して得られた各時点での電圧値に基づき、前記複数のスイッチング素子の内のいずれかの故障を検知する検知手段と
を備え、
前記制御手段は、前記測定手段による測定後に前記スイッチング素子全てをオンに戻すようにし、更に、各スイッチング素子がオフしている期間は前記負荷の許容瞬断時間よりも短くなるようにしてある
ことを特徴とする電源制御装置。
【請求項２】
前記スイッチング素子はＦＥＴであること
を特徴とする請求項１に記載の電源制御装置。
【請求項３】
直流電源及び負荷間に介装され、前記負荷への給電を制御する電源制御装置で、前記電源の一端子及び前記負荷間に複数のスイッチング素子が並列に接続されている場合に該複数のスイッチング素子の内のいずれかの故障を検知する方法であって、
前記複数のスイッチング素子を、全てがオンの状態から、異なる時点で各別に、前記負荷の許容瞬断時間よりも短い期間だけオフさせ、
各別にオフされているときに前記複数のスイッチング素子の負荷側の端子における電圧値を各測定し、
前記複数のスイッチング素子を前記負荷の許容瞬断時間よりも短い期間だけ同時にオフさせ、
同時にオフされている間に前記複数のスイッチング素子の負荷側の端子における電圧値を測定し、
前記複数のスイッチング素子全てをオンへ戻し、
各測定された電圧値に基づき、前記複数のスイッチング素子の内のいずれかの故障を検知する
ことを特徴とする故障検知方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、接続される負荷への給電をスイッチング素子を用いて制御する電源制御装置に関し、スイッチング素子を複数、並列に用いて更に、複数のスイッチング素子のいずれかの故障を検知することが可能な電源制御装置及び該電源制御装置における故障検出方法に関する。
【背景技術】
【０００２】
機器（負荷）への給電を制御するためのデバイスとして、半導体を利用したスイッチング素子が用いられる。このとき、スイッチング素子及び負荷への過電流を防止するための対策が必要である。スイッチング素子周辺の温度、又は電流量に基づいて異常を検出し、異常が検出されたときに自動的にスイッチング素子をオフにする保護機能が備えられる場合がある。例えば、ＦＥＴ（Field Effect Transistor）と保護機能とを内蔵したＩＰＳ（Intelligent Power Switch）なるデバイスが利用される場合がある。
【０００３】
保護素子として例えば特許文献１には、半導体スイッチから負荷へ流れる負荷電流を検出し、検出した電流値と、電流値から算出する温度相当値とを用いて異常か否かを判定する機能を有した電源供給装置が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１４２１４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に開示されている装置でも示されているように、給電により負荷へ流れる電流値によってスイッチング素子での異常を検出する方法が一般的である。
【０００６】
しかしながら、負荷へ流れる電流量が比較的大電流である場合に、複数のスイッチング素子を並列に用いて夫々における発熱量を低減する構成としたとき、一方のスイッチング素子が故障したとしても、他方のスイッチング素子が正常であれば、負荷へ流れる電流量は故障前と同様であるから異常を検出できない。
【０００７】
複数のスイッチング素子を並列に用いる構成とした場合に、上述のように一方のみが故障し、他方が正常であるとき、正常なスイッチング素子に電流が集中して電源供給装置自体が発火に到る可能性がある。したがって、並列に用いる構成とした場合には、一方のみが故障したとしてもこれを検知する必要がある。
【０００８】
本発明は、斯かる事情に鑑みてなされたものであり、複数のスイッチング素子を並列に用い、いずれかにおける故障を検知することが可能な電源制御装置及び故障検知方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る電源制御装置は、直流電源及び負荷間に介装され、前記負荷への給電を制御する電源制御装置において、前記電源の一端子及び前記負荷間に並列に接続される複数のスイッチング素子と、該複数のスイッチング素子のオン／オフを各制御する制御手段と、前記複数のスイッチング素子の負荷側の端子における電圧値を測定する測定手段と、前記複数のスイッチング素子が、前記制御手段によって全てがオンの状態から、異なる時点で各別にオフされているとき、及び同時にオフされているときに夫々、前記測定手段により電圧値を測定し、測定して得られた各時点での電圧値に基づき、前記複数のスイッチング素子の内のいずれかの故障を検知する検知手段とを備え、前記制御手段は、前記測定手段による測定後に前記スイッチング素子全てをオンに戻すようにし、更に、各スイッチング素子がオフしている期間は前記負荷の許容瞬断時間よりも短くなるようにしてあることを特徴とする。
【００１０】
本発明に係る電源制御装置は、前記スイッチング素子はＦＥＴであることを特徴とする。
【００１２】
本発明に係る故障検知方法は、直流電源及び負荷間に介装され、前記負荷への給電を制御する電源制御装置で、前記電源の一端子及び前記負荷間に複数のスイッチング素子が並列に接続されている場合に該複数のスイッチング素子の内のいずれかの故障を検知する方法であって、前記複数のスイッチング素子を、全てがオンの状態から、異なる時点で各別に、前記負荷の許容瞬断時間よりも短い期間だけオフさせ、各別にオフされているときに前記複数のスイッチング素子の負荷側の端子における電圧値を各測定し、前記複数のスイッチング素子を前記負荷の許容瞬断時間よりも短い期間だけ同時にオフさせ、同時にオフされている間に前記複数のスイッチング素子の負荷側の端子における電圧値を測定し、前記複数のスイッチング素子全てをオンへ戻し、各測定された電圧値に基づき、前記複数のスイッチング素子の内のいずれかの故障を検知することを特徴とする。
【００１３】
本発明では、直流電源と負荷との間に介装されて負荷への給電のオン／オフを制御する電源制御装置にて、複数のスイッチング素子を並列に接続して用い、各スイッチング素子を異なるタイミングで各別にオフさせている間と、全てオフ同時にオフさせている間との夫々の時点にて、並列に接続されたスイッチング素子の負荷側の端子における電圧値に基づいてスイッチング素子夫々について故障を検知する。
複数のスイッチング素子を各別にオフにさせる間でも、それらは並列に接続されているためにオンのスイッチング素子によって電圧値は直流電源からの電圧値が維持されるはずであり、各別の故障を検知できる。なお、電圧値を測定して故障を検知するから、負荷への電力に影響を与えずに故障を検知することができる。
なお、本発明では、スイッチング素子として例えばＦＥＴを用いる。そして、ＦＥＴの容量は夫々、単独でも負荷への電流量に十分に耐えうるだけのものとすることが好ましい。
【００１４】
本発明では、スイッチング素子を各別にオフさせる期間、及び同時にオフにさせる期間は、負荷の許容瞬断時間よりも短くされる。これにより、電源制御装置にて負荷へ給電中であっても負荷へ影響を与えることなく、故障の検知を実行することが可能となる。故障の検知のために各負荷をオフとする必要もない。
【発明の効果】
【００１５】
本発明による場合、並列にスイッチング素子を接続して用いて各スイッチング素子での電流量を低減させて発熱量を低減させた上で更に、夫々をオフにさせた時点での負荷側の端子における電圧値を測定し用い、各スイッチング素子の故障を個別に検出することが可能である。
【図面の簡単な説明】
【００１６】
【図１】実施の形態１における電源制御システムの構成及び電源制御装置の内部構成を示すブロック図である。
【図２】実施の形態１における制御部からの制御に基づきスイッチ制御回路にて制御されるゲート電圧のタイムチャートである。
【図３】実施の形態１における制御部による故障検知の規準の内容例を示す説明図である。
【図４】実施の形態２における制御部からの制御に基づきスイッチ制御回路にて制御されるゲート電圧のタイムチャートである。
【図５】実施の形態２における制御部による故障検知の規準の内容例を示す説明図である。
【図６】実施の形態３における制御部からの制御に基づきスイッチ制御回路にて制御されるゲート電圧のタイムチャートである。
【図７】実施の形態３における制御部による故障検知の規準の内容例を示す説明図である。
【発明を実施するための形態】
【００１７】
以下、本発明をその実施の形態を示す図面に基づき具体的に説明する。
なお、以下の実施の形態では、車両に搭載される車載負荷の給電制御を行なう電源制御システムに本発明に係る電源制御装置を用いる例を挙げて説明する。
【００１８】
（実施の形態１）
図１は、実施の形態１における電源制御システムの構成及び電源制御装置の内部構成を示すブロック図である。電源制御システムは、バッテリ１と、バッテリ１に接続されるヒューズ（ヒューズボックス）２と、電源制御対象の負荷４へのバッテリ１からの給電を制御する電源制御装置３とを含む。バッテリ１の正電圧側（＋Ｂ）がヒューズ２を介して電源制御装置３に接続され、電源制御装置３に接続される電力線に負荷４が接続される。なお負荷４は、電源からの電力供給を受ける複数のＥＣＵ（Electronic Controller Unit）である。各ＥＣＵは電力線にバス型に接続され、電源制御装置３により全体として給電が制御される。
【００１９】
電源制御装置３は、ＣＰＵ（Central Processing Unit）を用いた制御部３０と、２つのＦＥＴ３１及びＦＥＴ３２が並列に接続されているスイッチ部３３と、ＦＥＴ３１及びＦＥＴ３２のゲート電圧を制御するスイッチ制御回路３４と、スイッチ部３３からの出力電圧を測定する電圧測定回路３５とを備える。
【００２０】
制御部３０は、ＣＰＵを用い、内蔵ＲＯＭに記憶してある制御プログラムを読み出して実行することにより、ＦＥＴ３１及びＦＥＴ３２のオン／オフを制御する。なお制御部３０はＣＰＵを単独に用いる構成には限らず、マイクロコンピュータでもよい。
【００２１】
制御部３０には、図示しないアクセサリスイッチ及びイグニッションスイッチからのＡＣＣ信号及びＩＧＯＮ／ＩＧＯＦＦ信号が入力される。制御部３０には更に、バッテリ１の残量を測定するバッテリセンサからの信号が入力される。制御部３０は、これらのスイッチ及びセンサからの信号に基づいてスイッチ制御処理を実行し、ＦＥＴ３１及びＦＥＴ３２のオン／オフを制御する制御信号をスイッチ制御回路３４へ出力する。基本的に制御部３０は、負荷４への給電を開始するときにはＦＥＴ３１及びＦＥＴ３２の両方をオン、給電を停止するときには両方をオフとする。また、制御部３０には、電圧測定回路３５からの信号が入力され、信号が示す電圧測定結果に基づき、後述の故障検知処理を実行する。
【００２２】
スイッチ部３３は、並列に接続されるＦＥＴ３１及びＦＥＴ３２を有する。実施の形態１では２つのＦＥＴ３１及びＦＥＴ３２はいずれもドレインがバッテリ１の正極側（ヒューズ２）に接続され、ソースが負荷４へ接続されるようにしてある。ドレインが負荷４、ソースのバッテリ１へ接続される構成としてもよい。
【００２３】
スイッチ制御回路３４は、制御部３０からの制御信号に基づき、スイッチ部３３のＦＥＴ３１及びＦＥＴ３２のゲート電圧を制御する。
【００２４】
電圧測定回路３５は、スイッチ部３３と負荷との間における電圧値、即ちＦＥＴ３１及びＦＥＴ３２のソース電圧を測定し、制御部３０へ通知する。
【００２５】
このように構成される電源制御装置３にて、制御部３０はスイッチ部３３の故障検知処理を実行する。制御部３０は、電源制御装置３によって負荷４へ給電中、周期的（例えば１分間に一度の周期）に、スイッチ部３３のＦＥＴ３１及びＦＥＴ３２のいずれか又は両方が故障していないかを判断する。制御部３０は、スイッチ制御回路３４によって後述する具体的な方法でＦＥＴ３１及びＦＥＴ３２を夫々異なるタイミング及び同一のタイミングで瞬断し、夫々のタイミングでの電圧を電圧測定回路３５により測定して故障を検知する。
【００２６】
そして故障検知処理を実行する制御部３０は、ＦＥＴ３１及びＦＥＴ３２のいずれか又は両方の故障を検知した場合、警報を発せさせる。具体的には、制御部３０は、図示しないスピーカ及びランプを含む警報手段へ指示信号を出力し、スピーカにより運転者へ警告音を発し、ランプにより運転者へ短絡発生の警告を通知するように構成する。
【００２７】
制御部３０によるスイッチ制御回路３４及び電圧測定回路３５を用いた故障検知方法の詳細について説明する。
【００２８】
図２は、実施の形態１における制御部３０からの制御に基づきスイッチ制御回路３４にて制御されるゲート電圧のタイムチャートである。図２は、横軸に時間軸、縦軸にゲート電圧のＨ（Ｈｉｇｈ）／Ｌ（Ｌｏｗ）を示す。
【００２９】
制御部３０は、周期が到来するとＦＥＴ３１及びＦＥＴ３２のゲート電圧をごく短い時間だけＬｏｗに落として夫々オフにし、その間に電圧測定回路３５により測定される電圧値がＨｉｇｈか、あるいはＬｏｗかであるかを判断する。
【００３０】
図２に示すように、制御部３０はスイッチ制御回路３４により、ＦＥＴ３１のゲート電圧をｔw1の期間だけＬｏｗとしてオフにし、ｔw1の期間中、重複するようにＦＥＴ３２のゲート電圧を同様にｔw1の期間だけＬｏｗとする。なおＦＥＴ３１のゲート電圧をＬｏｗとする期間と、ＦＥＴ２１のゲート電圧をＬｏｗとする期間との長さは、ｔw1で同一でなくともよい。ただし、期間ｔw1、即ちＦＥＴ３１又はＦＥＴ３２のゲート電圧をＬｏｗとする期間の長さは、いずれも負荷４の瞬断許容時間よりも短くするため、本実施の形態では２ミリ秒以内としてある。そして負荷４は、逆接ダイオード等を用いて瞬断が許容されるように構成されていなければならない。
【００３１】
制御部３０は、ＦＥＴ３１のゲート電圧のみをＬｏｗとした期間中のｔ１の時点、ＦＥＴ３１及びＦＥＴ３２両者のゲート電圧をＬｏｗとした期間ｔw1の重複期間中のｔ２の時点、並びにＦＥＴ３２のゲート電圧のみをＬｏｗとした期間中のｔ３の時点夫々にて、電圧測定回路３５により電圧値を測定する。測定により得られた結果と検知結果との対応は以下である。
【００３２】
図３は、実施の形態１における制御部３０による故障検知の規準の内容例を示す説明図である。
【００３３】
図３に示すように、ＦＥＴ３１のゲート電圧のみがＬｏｗとされた期間中のｔ１の時点で、電圧測定回路３５により測定された電圧値がＨｉｇｈである場合は、正常と判断される。ｔ１の時点では、ＦＥＴ３１がオフ状態であるが、ＦＥＴ３２がオンであるために、ＦＥＴ３２が正常であれば出力電圧はＨｉｇｈで維持されるはずだからである。一方、ｔ１の時点で測定された電圧値がＬｏｗである場合は、ＦＥＴ３２がオフとなったまま故障していると判断される。
【００３４】
ＦＥＴ３１及びＦＥＴ３２の両者のゲート電圧がＬｏｗとされた期間中のｔ２の時点で、電圧測定回路３５により測定された電圧値がＨｉｇｈである場合は、いずれか一方がオンとなったまま故障していると判断される。ｔ２の時点では、ＦＥＴ３１及びＦＥＴ３２の両者がオフ状態となるべきであるから、出力電圧はＬｏｗとなるはずだからである。勿論、ｔ２の時点で測定された電圧値がＬｏｗである場合は、なるべき状態となっているので正常と判断される。
【００３５】
ＦＥＴ３２のゲート電圧のみがＬｏｗとされた期間中のｔ３の時点で、電圧測定回路３５により測定された電圧値がＨｉｇｈである場合はＦＥＴ３１のときと同様に正常と判断される。一方で、ｔ３の時点で測定された電圧値がＬｏｗである場合は、ＦＥＴ３１がオフとなったまま故障していると判断される。
【００３６】
このように、電源制御装置３が構成されることにより、ＦＥＴ３１及びＦＥＴ３２夫々の故障を検知できる。しかも、並列に接続し、許容瞬断時間よりも短い時間だけオフさせてその間に電圧値を測定することで故障を検知するので、電源制御装置３から負荷４へ給電中であっても負荷に影響を与えることなく故障を検知することができる。
本発明により、各ＦＥＴ３１及びＦＥＴ３２での発熱量を検知する素子を用いなくとも故障を検知できるが、これらの温度に基づく故障予測を併せて用いてもよい。
【００３７】
（実施の形態２）
実施の形態２では、制御部３０による故障検知方法の詳細が実施の形態１における方法と異なる。つまり、ＦＥＴ３１及びＦＥＴ３２をオフにする期間が異なる。以下、実施の形態１と共有する構成部には同一の符号を付して詳細な説明を省略する。
【００３８】
図４は、実施の形態２における制御部３０からの制御に基づきスイッチ制御回路３４にて制御されるゲート電圧のタイムチャートである。図４は、実施の形態１の図２同様、横軸に時間軸、縦軸にゲート電圧のＨ／Ｌを示す。
【００３９】
図４に示すように、制御部３０はスイッチ制御回路３４により、ＦＥＴ３１及びＦＥＴ３２のゲート電圧を夫々、ｔw2の期間だけＬｏｗとしてオフにすることを２回繰り返す。このとき制御部３０は、ＦＥＴ３１のゲート電圧をＬｏｗとする２回目の期間ｔw2と、ＦＥＴ３２のゲート電圧をＬｏｗとする１回目の期間ｔw2とは一致するように制御させる。これにより、一方のみがオン（又はオフ）状態及び両方がオフ状態となるようにすることができる。
【００４０】
実施の形態２でも、ＦＥＴ３１のゲート電圧をＬｏｗとする期間と、ＦＥＴ２１のゲート電圧をＬｏｗとする期間との長さは、ｔw2で同一でなくともよい。ただし、ＦＥＴ３１又はＦＥＴ３２のゲート電圧をＬｏｗとする期間ｔw2の長さは、いずれも負荷４の瞬断許容時間よりも短くするため、本実施の形態では２ミリ秒以内としてある。負荷４は、逆接ダイオード等を用いて瞬断が許容されるように構成されていなければならない。
【００４１】
制御部３０は、ＦＥＴ３１のゲート電圧のみをＬｏｗとした期間ｔw2中のｔ４の時点、ＦＥＴ３１及びＦＥＴ３２両者のゲート電圧をＬｏｗとした重複期間ｔw2中のｔ５の時点、並びにＦＥＴ３２のゲート電圧のみをＬｏｗとした期間ｔw2中のｔ６の時点夫々にて、電圧測定回路３５により電圧値を測定する。測定により得られた結果と検知結果との対応は以下である。
【００４２】
図５は、実施の形態２における制御部３０による故障検知の規準の内容例を示す説明図である。
【００４３】
図５に示すように、ＦＥＴ３１のゲート電圧のみがＬｏｗとされた期間中のｔ４の時点で、電圧測定回路３５により測定された電圧値がＨｉｇｈである場合は、正常と判断される。ｔ４の時点では、ＦＥＴ３１がオフ状態であるが、ＦＥＴ３２がオンであるために、ＦＥＴ３２が正常であれば出力電圧はＨｉｇｈで維持されるはずだからである。一方、ｔ４の時点で測定された電圧値がＬｏｗである場合は、ＦＥＴ３２がオフとなったまま故障していると判断される。
【００４４】
ＦＥＴ３１及びＦＥＴ３２の両者のゲート電圧がＬｏｗとされた期間中のｔ５の時点で、電圧測定回路３５により測定された電圧値がＨｉｇｈである場合は、いずれか一方がオンとなったまま故障していると判断される。ｔ５の時点では、ＦＥＴ３１及びＦＥＴ３２の両者がオフ状態となるべきであるから、出力電圧はＬｏｗとなるはずだからである。勿論、ｔ５の時点で測定された電圧値がＬｏｗである場合は、なるべき状態となっているので正常と判断される。
【００４５】
ＦＥＴ３２のゲート電圧のみがＬｏｗとされた期間中のｔ６の時点で、電圧測定回路３５により測定された電圧値がＨｉｇｈである場合はＦＥＴ３１のときと同様に正常と判断される。一方で、ｔ６の時点で測定された電圧値がＬｏｗである場合は、ＦＥＴ３１がオフとなったまま故障していると判断される。
【００４６】
このように、電源制御装置３が構成されることにより、ＦＥＴ３１及びＦＥＴ３２夫々の故障を検知できる。しかも、並列に接続し、許容瞬断時間よりも短い時間だけオフさせてその間に電圧値を測定することで故障を検知するので、電源制御装置３から負荷４へ給電中であっても負荷に影響を与えることなく実際の故障を検知することができる。
【００４７】
（実施の形態３）
実施の形態１及び２では、２つのＦＥＴ３１及びＦＥＴ３２を並列に接続して夫々の故障を検知することが可能な構成とした。しかしながら本発明はこれに限らず、３つ以上のＦＥＴを用いる構成としてもよい。実施の形態３では、３つのＦＥＴを並列に接続して用いる場合の故障検知方法の例を示す。
【００４８】
実施の形態３では、３つのＦＥＴを用いるスイッチ部の内部構造が３つのＦＥＴの並列接続である点、及びそれに伴う制御部３０による故障検知方法の詳細が実施の形態１における方法と異なる。したがって、電源制御装置の内部構成については図示及び詳細な説明を省略し、実施の形態１と共有する構成部には同一の符号を付して以下、実施の形態３について説明する。
【００４９】
図６は、実施の形態３における制御部３０からの制御に基づきスイッチ制御回路３４にて制御されるゲート電圧のタイムチャートである。図６は、実施の形態１の図２同様、横軸に時間軸、縦軸にゲート電圧のＨ／Ｌを示す。
【００５０】
図６に示すように、制御部３０はスイッチ制御回路３４により、３つのＦＥＴ（ＦＥＴ３１、ＦＥＴ３２及び３つ目のＦＥＴ）のゲート電圧を夫々制御し、ｔw3の期間だけＬｏｗとしてオフにすることを３回繰り返し、ＦＥＴ３１のみがオン状態の期間、ＦＥＴ３２のみがオン状態となる期間、３つ目のＦＥＴのみがオン状態の期間及び全てがオフ状態となる期間をつくる。
【００５１】
実施の形態３でも、３つのＦＥＴのゲート電圧を夫々Ｌｏｗとする期間の長さは、ｔw3で同一でなくともよく、夫々の長さを負荷４の瞬断許容時間よりも短くする。
【００５２】
制御部３０は、ＦＥＴ３１のみがオン状態（ゲート電圧がＨｉｇｈ）の期間ｔw3中のｔ７の時点、ＦＥＴ３２のみがオン状態（ゲート電圧がＨｉｇｈ）の期間ｔw3中のｔ８の時点、及び３つめのＦＥＴのみがオン状態（ゲート電圧がＨｉｇｈ）の期間ｔw3中のｔ９の時点、及び３つのＦＥＴ全てがオフ状態（ゲート電圧がＬｏｗ）の期間ｔw3中のｔ１０の時点夫々にて、電圧測定回路３５により電圧値を測定する。測定により得られた結果と検知結果との対応は以下である。
【００５３】
図７は、実施の形態３における制御部３０による故障検知の規準の内容例を示す説明図である。
【００５４】
図７に示すように、ＦＥＴ３１のゲート電圧のみがＨｉｇｈとされた期間中のｔ７の時点で、電圧測定回路３５により測定された電圧値がＨｉｇｈである場合は、３つのＦＥＴはいずれもこの段階では正常と判断される。一方、ｔ７の時点で測定された電圧値がＬｏｗである場合は、ＦＥＴ３１がオフとなったまま故障していると判断される。
【００５５】
ＦＥＴ３２及び３つ目のＦＥＴについても同様に、ｔ８の時点及びｔ９の時点での電圧値により、正常であるか又はオフ故障であるかを判断することが可能である。
【００５６】
３つ全てのＦＥＴのゲート電圧がＬｏｗとされた期間中のｔ１０の時点で、電圧測定回路３５により測定された電圧値がＨｉｇｈである場合は、いずれかがオンとなったまま故障していると判断される。ｔ１０の時点では、３つのＦＥＴがいずれもオフ状態となるべきであり、出力電圧はＬｏｗとなるはずだからである。勿論、ｔ１０の時点で測定された電圧値がＬｏｗである場合は、なるべき状態となっているので正常と判断される。
【００５７】
このように、３つ以上のＦＥＴを用いる構成であっても、制御部３０がいずれか１つのみをオン状態（又はオフ状態）としたときの電圧値を測定することにより、いずれかの故障を検知することが可能である。
【００５８】
開示された実施の形態は、全ての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上述の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。
【符号の説明】
【００５９】
１  バッテリ（電源）
３  電源制御装置
３０  制御部（制御手段、検知手段）
３１，３２  ＦＥＴ（スイッチング素子）
３３  スイッチ部
３５  電圧測定回路
【図１】
0005526965.tif 000002
【図２】
0005526965.tif 000003
【図３】
0005526965.tif 000004
【図４】
0005526965.tif 000005
【図５】
0005526965.tif 000006
【図６】
0005526965.tif 000007
【図７】
0005526965.tif 000008