(57)【特許請求の範囲】
【請求項１】
メモリにおいて、
複数のメモリセルからなる配列であって、各メモリセルは記憶部をビット線に結合するための結合トランジスタを有し、該配列内の結合トランジスタの閾値電圧の統計平均値は平均閾値電圧であり、少なくともひとつの結合トランジスタは最大可能閾値電圧を有する、配列と、
前記配列に結合されたワード線ドライバであって、前記配列のメモリセルの選択した行をイネーブルするためのワード線ドライバと、
センスイネーブル信号に応じて前記選択した行のメモリセルの状態を検出するためのセンスアンプと、
最大可能閾値電圧に基づく時間にセンスイネーブル信号を提供するためのセンスイネーブル回路と、
を含んでおり、
前記センスイネーブル回路は、平均閾値電圧と最大可能閾値電圧との差に基づく出力を供給する電源電圧の分圧器を備える、メモリ。
【請求項２】
前記センスイネーブル回路は、
ワード線ドライバを通じた遅延の部分一致を行う第一遅延回路と、
ビット線およびプリチャージ回路機構に基づくビット線部分と平均閾値電圧を模倣する遅延設定部とを有する第二遅延回路と、
遅延設定部に入力を提供し、遅延設定部に最大可能閾値電圧を模倣することとして応答させる第三遅延回路と、
を備える、請求項１に記載のメモリ。
【請求項３】
前記分圧器は、第一端子と第二端子とを有し、かつ、
前記分圧器の第一端子としての第一端子と、第二端子とを有する第一抵抗器と、
第一抵抗器の第二端子に結合された第一端子と、前記分圧器の第二端子としての第二端子とを有する第二抵抗器であって、第一抵抗器の第二端子および第二抵抗器の第一端子は分圧器の出力を形成する、第二抵抗器と、
を備える、請求項２に記載のメモリ。
【請求項４】
第三遅延回路は、
第一電源端子に結合された第一電流電極と、第一遅延回路に結合された制御電極と、分圧器の第一端子に結合された第二電流電極とを有する、第一トランジスタを備え、
分圧器の出力は第二遅延回路の遅延設定部に結合されている、請求項３に記載のメモリ。
【請求項５】
第二遅延回路は、
分圧器の出力に結合された制御電極と、ビット線部分に結合された第一電流電極と、第二電流電極とを有する第二トランジスタと、
第二トランジスタの第二電流電極に結合された第一端子と、第二電源端子に結合された第二端子とを有する負荷と、
を備える、請求項４に記載のメモリ。
【請求項６】
負荷は記憶部の一部を模倣する、請求項５に記載のメモリ。
【請求項７】
第三遅延回路は、分圧器の出力に結合された第一電流電極と、第一トランジスタの制御電極に結合された制御電極と、第二電源端子に接続された第二電流電極とを有する第三トランジスタ、をさらに備え、第三トランジスタはＮ型であり、第一トランジスタはＰ型である、請求項５に記載のメモリ。
【請求項８】
第二遅延回路は、
第一トランジスタの第二電流電極に結合された制御電極と、ビット線部分に結合された第一電流電極と、第二電流電極とを有する第二トランジスタと、
第二トランジスタの第二電流電極に結合された第一端子と、分圧器の出力に結合された第二端子とを有する負荷と、
を備える、請求項４に記載のメモリ。
【請求項９】
第三遅延回路は、分圧器の出力に結合された第一電流電極と、第一トランジスタの制御電極に結合された制御電極と、第二電源端子に結合された第二電流電極とを有する第三トランジスタをさらに備え、第三トランジスタはＮ導電型であり、第一トランジスタはＰ導電型である、請求項８に記載のメモリ。
【請求項１０】
センスイネーブル回路およびワード線ドライバはワード線イネーブル信号に応答する請求項１に記載のメモリ。
【請求項１１】
メモリにおいて、
複数のメモリセルからなる配列と、
前記配列に結合されたワード線ドライバであって、前記配列のメモリセルの選択した行をイネーブルするためのワード線ドライバと、
センスイネーブル信号に応じて前記選択した行のメモリセルの状態を検出するためのセンスアンプと、
前記メモリセルからなる配列の所定のトランジスタの最大可能閾値電圧に基づく時間にセンスイネーブル信号を提供するためのセンスイネーブル回路とを備え、
前記センスイネーブル回路は、
分圧器の第一端子としての第一端子と、第二端子とを有する第一抵抗器と、
第二抵抗器であって、第一抵抗器の第二端子に結合された第一端子と、第一抵抗器および第二抵抗器を備える分圧器の第二端子としての第二端子とを有し、第一抵抗器の第二端子および第二抵抗器の第一端子は分圧器の出力を形成している、第二抵抗器と、
出力と、ワード線イネーブル信号に応じる入力とを有する第一遅延回路と、
第一電源端子に結合された第一電流電極と、第一遅延回路の出力に結合された制御電極と、分圧器の第一端子に結合された第二電流電極とを有する第一トランジスタと、
ビット線と、分圧器の出力に結合された入力およびセンスイネーブル信号を提供する出力を有するメモリセルとを模倣する第二遅延回路と、
を備えており、
前記配列のメモリセルは、記憶部をビット線に結合する結合トランジスタを有し、結合トランジスタは集合として平均閾値電圧を有し、少なくとも一つの結合トランジスタは最大可能閾値電圧を有し、分圧器は、平均閾値電圧と最大可能閾値電圧との差を表す分圧器の出力における電圧を供給する、メモリ。
【請求項１２】
前記分圧器の出力における電圧と第一電源端子における供給電圧との差は、平均閾値電圧と最大可能閾値電圧との差に等しい、請求項１１に記載のメモリ。
【請求項１３】
第二遅延回路は、
ダミービット線と、
負荷と、
前記ダミービット線に結合された第一電流電極と、分圧器の出力に結合された制御電極と、前記負荷に結合された第二電流電極とを有する第二トランジスタと
を備える、請求項１１に記載のメモリ。
【請求項１４】
第二遅延回路は、
ダミービット線と、
負荷と、
ダミービット線に結合された第一電流電極と、分圧器の出力に結合された制御電極と、負荷に結合された第二電流電極とを有するアクティブデバイスであって、平均閾値電圧を十分に近似するアクティブデバイスと、
を備える、請求項１１に記載のメモリ。
【請求項１５】
前記アクティブデバイスは、前記結合トランジスタの電気的なパラメータを一致させる複数のトランジスタを備え、前記負荷は、前記メモリセルの記憶部を各々模倣する複数の個別のデバイスを備える、請求項１４に記載のメモリ。
【請求項１６】
第二遅延回路は、
ダミービット線と、
分圧器の出力に結合された第一端子と、第二端子とを有する負荷と、
ダミービット線に結合された第一電流電極と、第一トランジスタの第二電流電極に結合された制御電極と、前記負荷の第二端子に結合された第二電流電極とを有する、アクティブデバイスと、
を備える、請求項１１に記載のメモリ。
【請求項１７】
第二遅延回路は、アクティブデバイスおよび負荷を備え、該アクティブデバイスおよび負荷は、最大可能閾値電圧を有する結合トランジスタの模倣を行うように分圧器によって調整されたゲート・ソース間電圧を有する、請求項１１に記載のメモリ。
【請求項１８】
複数のメモリセルからなる配列を有するメモリのセンスアンプをイネーブルする方法において、
メモリセルの記憶部をビット線に結合する結合トランジスタの平均閾値電圧を取得する工程と、
結合トランジスタの最大可能閾値電圧を取得する工程と、
センスイネーブル信号に応じてセンスアンプをイネーブルする工程と、
平均閾値電圧を模倣するデバイスを用意する工程と、
基準電圧を生成する工程であって、該基準電圧は最大可能閾値電圧と平均閾値電圧との差を表す、工程と、
前記基準電圧を前記デバイスに印可することによってワード線イネーブル信号を遅延させ、センスアンプをイネーブルする出力イネーブル信号を供給する工程と、
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般的に半導体メモリ、特に、半導体メモリの電圧を感知するためのセンスアンプに関する。
【背景技術】
【０００２】
高性能半導体集積回路の電源電圧が１ボルト未満に移行しつつあることは周知事項である。より低い電源電圧値に移行することで、回路のトランジスタ間におけるトランジスタ閾値電圧のばらつきがその回路の速度および電圧の仕様に重大な影響を与えるようになる。同様に、電源電圧の揺らぎも速度および性能に悪影響を与える。ＳＲＡＭ（スタティックランダムアクセスメモリ）回路内では、レプリカメモリセルおよびビット線を用いて基準信号を生成し、その基準信号の遅延によってＳＲＡＭの機能メモリセルおよびビット線の遅延のトラッキングを行う。この基準信号を用いてセンスアンプ用のイネーブル信号を生成し、そのイネーブル信号によって、センスアンプが所与のメモリセルのビット値を感知するよう機能するタイミングを制御する。一つのレプリカメモリセルが使用される場合であっても複数のレプリカメモリセルが使用される場合であっても、センスアンプが感知を開始するまでの十分な時間を確保するために、通常、そうしたレプリカメモリセルは最も遅い場合のメモリセルパラメータ、すなわち、最悪メモリセルパラメータを用いて実装される。この設計基準はメモリの機能的な動作を保証する一方、最悪動作パラメータの速度でセンスアンプが継続的に動作することも保証する。
【図面の簡単な説明】
【０００３】
【図１】本発明の一実施形態によるタイミング制御を備えたセンスアンプを有するスタティックランダムアクセスメモリの部分概略図。
【図２】本発明の一実施形態によるトランジスタ閾値電圧補償回路の部分概略図。
【図３】本発明の一実施形態によるトランジスタ閾値電圧補償回路の部分概略図。
【発明を実施するための形態】
【０００４】
図１にはメモリ１０を示す。一つの構成では、メモリ１０はスタティックランダムアクセスメモリとして実装される。他のタイプのメモリでも例示できることが理解される。メモリ１０は、最適化したセンスアンプタイミングを有するように実装される。スタティックランダムアクセスメモリ１０は、例えば、メモリセル１２、第二メモリセル１６、第Ｎ番目のメモリセル１８など、複数のメモリセルを有する。なお、Ｎは整数である。メモリセル１２、第二メモリセル１６、第Ｎメモリセル１８は１つの列に配置され、ビット線ＢＬと相補ビット線とに接続されている。パストランジスタは、ビット線に接続されたドレインと、第一ワード線信号ＷＬ１を受け取るためのゲートと、ノード２１に接続されたソースとを有する。Ｎチャンネルパスゲートトランジスタまたは結合トランジスタ２０は、ビット線ＢＬに接続されたドレインと、第一ワード線信号ＷＬ１に接続されたゲートと、ノード２１に接続されたソースとを有する。結合トランジスタ２０は、メモリセル１２の記憶部をビット線に結合するためのパスゲートトランジスタである。Ｎチャンネル結合トランジスタ２２は相補ビット線に接続されたドレインと、第一ワード線信号ＷＬ１を受け取るためのゲートと、ノード２３に接続されたソースとを有する。Ｐチャンネルトランジスタ２６は、ＶＤＤと示した供給電圧を受け取るための電源電圧端子に接続されたソースを有する。トランジスタ２６のゲートはノード２３に接続されており、トランジスタ２６のドレインはノード２１に接続されている。Ｐチャンネルトランジスタ３０は、ＶＤＤ電源電圧端子に接続されたソースと、ノード２１に接続されたゲートと、ノード２３に接続されたドレインとを有する。Ｎチャンネルトランジスタ２８は、トランジスタ２６のドレインに接続されたドレインと、ノード２３に接続されたゲートと、接地基準端子に接続されたソースとを有する。Ｎチャンネルトランジスタ３２は、ノード２３に接続されたドレインと、ノード２１に接続されたゲートと、接地基準端子に接続されたソースとを有する。メモリセル１６とメモリセル１８はそれぞれ、ビット線ＢＬと相補ビット線との間に接続されている。行アドレスは行デコーダ３４の入力に結合されている。行デコーダ３４の出力はワード線ドライバ３６の入力に接続されている。ワード線ドライバ３６の出力がワード線信号ＷＬ１を供給する。ワード線ドライバ３８はメモリセル１６による使用のためにワード線信号ＷＬ２を供給する。ワード線ドライバ４０はメモリセル１８による使用のためにワード線信号ＷＬＮを供給する。ワード線ドライバ３６，３８，４０はそれぞれ、ワード線イネーブル信号を受け取るためのイネーブル入力を有する。閾値電圧（Ｖｔ）補償タイミング回路５０はワード線イネーブル信号を受け取るためのイネーブル入力を有する。Ｖｔ補償タイミング回路５０の出力は、センスアンプ４６のイネーブル入力に接続されており、センスイネーブル信号を供給する。センスイネーブル信号は、メモリセルの他の列に関連する追加のセンスアンプ（図示していない）に接続されることもできる。列デコーダ４２は、列アドレスを受け取るための入力を有する。列デコーダ４２の出力は、Ｐチャンネルパスゲートトランジスタ４４のゲートとＰチャンネルパスゲートトランジスタ４８のゲートとに接続されており、列デコード信号を供給する。パスゲートトランジスタ４４のソースはビット線ＢＬに接続されており、パスゲートトランジスタ４４のドレインは、センスアンプ４６の第一データ入力に接続されている。パスゲートトランジスタ４８のソースは相補ビット線に接続されており、パスゲートトランジスタ４８のドレインはセンスアンプ４６の第二データ入力に接続されている。センスアンプ４６は、データ出力（Ｄａｔａ  Ｏｕｔ）信号を提供するためのデータ出力端子を有する。
【０００５】
動作時に、メモリ１０は、行アドレスを受信し、行アドレスをデコードして、部分的にデコードされたアドレスをワード線ドライバ３６に提供する。ワード線ドライバ３６はアドレスデコードを完了させ、結合トランジスタ２０，２２のゲートに印可するワード線信号ＷＬ１をアサートする。一つの構成では、ワード線ドライバ３８、ワード線ドライバ４０、および他の介在するワード線ドライバ（図示せず）には、他の行デコーダ（図示せず）がそれぞれ結合されている。アサートされた行アドレスがワード線ドライバのうちの一つに対し与えられた場合、ワード線（Ｗｏｒｄ  Ｌｉｎｅ）イネーブル信号がアサートされたときに、それぞれのワード線信号もアサートされる。例えば、ワード線ドライバ３６は、結合トランジスタ２０，２２のゲートに印可されるワード線１信号「ＷＬ１」をアサートする。任意の時点において、メモリ１０内では、通常、一つのワード線のみがアサートされる。同様に、ワード線２信号「ＷＬ２」は第二メモリセル１６内のパスゲート（図示せず）のゲートに印可される。ワード線Ｎ信号「ＷＬＮ」は第三メモリセル１８内のパスゲート（図示せず）のゲートに印可される。
【０００６】
行アドレスがデコードされる時に、列アドレスも列デコーダ４２に与えられ、行アドレスと並行してデコードされる。ビット線ＢＬと相補ビット線はプリチャージ回路機構（図示せず）に結合されており、両ビット線は列デコードの前に高（ハイ）電圧値にプリチャージされる。列デコーダ４２は、メモリセル１２，１６，１８が構成する列のアドレスを指定する場合、パスゲートトランジスタ４４，４８を導通させるために低（ロー）電圧を供給する。したがって、ビット線と補償ビット線との両方がセンスアンプ４６に結合される。メモリセル１２内において、ノード２１，２３は相補記憶ノードである。従来の方法によって以前にメモリセル１２に書き込まれたデータに応じて、初めに一方が論理ハイ値を仮定し、他方が論理ロー値を仮定する。結合トランジスタ２０，２２が導通されると、ローのレベルを記憶しているノード２１，２３のいずれかに直接接続されたトランジスタが、接続されたビット線をローに遷移させ始める。例えば、ノード２１が論理ローレベルを記憶している場合、ＷＬ１が結合トランジスタ２０を導通させたとき、ビット線ＢＬ１が論理ローに遷移し始める。
【０００７】
閾値電圧（Ｖｔ）補償タイミング回路５０により供給されたセンスイネーブル信号に応じて、センスアンプ４６および場合によっては他のセンスアンプ（図示せず）がイネーブルされる。閾値電圧補償タイミング回路５０は、ワード線イネーブル信号によってイネーブルされる。閾値電圧補償タイミング回路５０はセンスイネーブル回路であり、ワード線イネーブル信号がアサートされれば、センスイネーブル信号を制御された手法によりアサートするよう機能するので、センスアンプ４６の入力に最低差動電圧が与えられることが保証される。この最低差動電圧は、アドレス指定されたメモリセル１２のデータ状態をセンスアンプ４６が正確に感知可能であることを保証する必要がある。センスアンプ４６は閾値電圧を含む電気的なパラメータに一定の量の統計的変動を有するトランジスタとともに動作するので、この最低差動電圧が保証される必要がある。タイミング回路５０またはセンスイネーブル回路は、所定の規格範囲内のあらゆる温度変動を通じて最悪メモリセル電流に追従する。例えば、ＶＤＤが１ボルト未満の低電力用途において、最悪メモリセル電流の値は、動作温度範囲の高温部分の温度では１０〜１５マイクロアンペアの範囲である。動作温度範囲の低温部分の温度に対しては、最悪メモリセル電流は５〜１０マイクロアンペアの範囲であり得る。したがって、ビットセル電流は、最悪ビットセルについては、低温動作時よりも高温動作時の方が大きい。これは、温度範囲を通じて一定な電流を示す、さらには高温での低下を示す公称デバイスと異なった挙動である。したがって、高温においてセンスアンプに対し提供される遅延を低温における最悪メモリセルに対する遅延とほぼ同じ長さとする必要はないので、この変動によって、最適ではないタイミングが生じる。
【０００８】
図２に示すのは、図１のＶｔ補償タイミング回路５０に対する複数の構成のうちの一つである。特に、ワード線イネーブル信号「ＷＬイネーブル（ＷＬ  Ｅｎａｂｌｅ）」は、ワード線ドライバ３６など図１のいずれかのワード線ドライバを通じた遅延の部分一致部を実装する回路機構５２の入力に接続されている。回路機構５２の出力は、ＰチャンネルまたはＰ導電性トランジスタ５４のゲートと、ＮチャンネルまたはＮ導電性トランジスタ５６のゲートに接続されている。トランジスタ５４のソースは、ＶＤＤ電源電圧を受け取るための端子に接続されている。トランジスタ５４のドレインは抵抗器５８の第一端子に接続されている。抵抗器５８の第二端子は、ノード６２において抵抗器６０の第一端子に接続されている。抵抗器６０の第二端子は接地基準端子に接続されている。トランジスタ５６のドレインはノード６２に接続されており、トランジスタ５６のソースは接地基準端子に接続されている。Ｎチャンネルトランジスタ６４は負荷６８の第一端子に接続されたソースを有する。負荷６８の第二端子は接地基準端子に接続されている。トランジスタ６４のゲートはノード６２に接続されている。Ｎチャンネルトランジスタ６６は負荷７０の第一端子に接続されたソースを有する。負荷７０の第二端子は接地基準端子に接続されている。トランジスタ６６のゲートはノード６２に接続されている。トランジスタ６４のドレインおよびトランジスタ６６のドレインはまとめてダミービット線ＤＢＬに接続されている。ダミービット線はダミービット線回路機構７２とインバータ７４の入力とに接続されている。インバータ７４の出力は図１のセンスイネーブル信号を提供する。ノード６２を図２では延長されるように示しており、トランジスタ６４，６６に類似した追加のトランジスタ（図示せず）がノード６２に接続され得る。さらに、ダミービット線ＤＢＬも延長され、他のトランジスタ（図示せず）に接続され得る。
【０００９】
動作時において、仮に最大閾値電圧を有する最悪メモリセルはメモリセル１２であるとする。最悪メモリセルは、一構成では、メモリ１０の電気的なテストによって識別される。最悪メモリセルの高閾値電圧は、ＶＤＤとＶｔとの電圧差がメモリ配列中の全メモリセルのうちで最も小さいことを意味する。最悪メモリセルの小さな電圧差が、回路５０および最悪メモリセルに対するドレイン飽和電流（Ｉｄｓａｔ）対温度曲線に大きな変化をもたらすので、Ｉｄｓａｔは温度の強増加関数である。トランジスタ６４，６６および負荷６８，７０は抵抗器５８，６０と共に実装され、メモリセル１２によって駆動される所望の信号生成を模倣する（ｍｏｄｅｌ）ように、詳細を決定される。図２の点々によって示すように、トランジスタ６４，６６、負荷６８，７０、抵抗器５８，６０と共にメモリセル１２を模倣するように機能する、追加のデバイスも存在してよい。この模倣は、メモリセル１２の電気特性を図２の回路機構の一部と一致させることで行われる。ダミービット線ＤＢＬは、ビット線ＢＬの電気特性を模倣するように設けられる。「ダミー」という名称が用いられるのは、このビット線が機能ビット線の電気特性を模倣するために使用されるためである。ダミービット線回路機構７２は、図１に示した特定のビット線に関連する静電容量を模倣する。したがって、ダミービット線回路機構７２はダミービット線のプリチャージ機能を実行する。また、ダミービット線回路機構７２は、スイッチパスゲートトランジスタ４４，４８に関連する静電容量も模倣する。負荷６８，７０は多様な回路負荷のいずれかを用いて実装される。一つの構成では、負荷６８が図１のＮチャンネルプルダウントランジスタ２８を複製してもよく、メモリセル１２の他のトランジスタの複製を含むことも可能である。負荷６８，７０は全く同じ負荷である必要はなく、電気特性の点で異なっていてもよい。一つの構成では、トランジスタ６４，６６は結合トランジスタ２０，２２と同じタイプのデバイスを用いて実装される。これに代えて、トランジスタ６４，６６が異なったタイプのトランジスタデバイスとして実装されてもよい。ワード線イネーブル信号は、図１のワード線ドライバ３６を通じて存在する遅延の部分一致または模倣を行う論理ゲート段として実装される回路機構５２によって遅延される。回路機構５２は、一つの構成では、ＷＬイネーブル信号の第一遅延回路として考えられ、トランジスタ６４，６６および負荷６８，７０の回路機構は、メモリセルと、抵抗器５８，６０により構成された分圧器の出力に接続されている入力を有するビット線とを模倣する第二遅延回路として考えられる。第二遅延回路は、インバータ７４によって逆変換され所望の電圧値まで駆動される前のセンスイネーブル回路を提供する。第二遅延回路は、ダミービット線、負荷６８，７０、およびトランジスタ６４，６６の形態のアクティブデバイスであるとも考えられる。アクティブデバイスの各トランジスタは、したがって、ダミービット線に接続された第一電流電極（すなわち、トランジスタ６４，６６の各々のドレイン）と、分圧器（ノード６２）の出力に接続された制御電極（すなわち、ゲート）と、負荷（負荷６８，７０のいずれか）に接続された第二電流電極（すなわち、トランジスタ６４，６６の各々のソース）とを有する。アクティブデバイスは、メモリ１０の配列の結合トランジスタ（結合トランジスタ２０など）の平均閾値電圧値である閾値電圧を有するように作られる。別の構成では、アクティブデバイス（トランジスタ６４，６６）は、その配列における最悪メモリセルの結合トランジスタに一致する遅延を有する複数のトランジスタである。負荷（負荷６８，７０）は、最悪メモリセルの記憶部を各々模倣する複数の個別のデバイスである。換言すれば、負荷６８はトランジスタ２８を模倣し、負荷７０はトランジスタ２６を模倣する。別の構成では、第二遅延回路は、配列におけるメモリセルの全ての結合トランジスタの最大可能閾値電圧を有する結合トランジスタ（結合トランジスタ２０など）を模倣したモデルを提供するために、抵抗器５８，６０からなる分圧器によって調整されたゲート・ソース間電圧を有するトランジスタ６６および負荷７０などのアクティブデバイスを有する。
【００１０】
Ｖｔ補償タイミング回路５０は、ワード線ドライバ３６を通じたＷＬイネーブル信号の進行と同様の手法により、タイミング回路５０を通じたＷＬイネーブル信号の進行を模倣するように機能する。
【００１１】
なお、抵抗器５８，６０は分圧器ネットワークとして機能し、所定の特定の抵抗比を有する。特に、この比は、トランジスタ６４，６６に対しより小さなＶＧＳの値を提供するように設定される。ここで、値ＶＧＳはゲート電圧「ＶＧ」とソース電圧「ＶＳ」との間の電圧差である。
【００１２】
配列のメモリセルは、結合トランジスタ２０など、記憶部にビット線を接続する結合トランジスタを有する。プロセス変動及び温度変動内で、結合トランジスタは集合全体として平均閾値電圧（すなわち、統計平均）を有し、最大可能閾値電圧（すなわち、最大値）を有する結合トランジスタが少なくとも一つ存在する。分圧器は、ノード６２にて分圧器の出力での電圧を供給するものとしてさらに特性を決定され、この電圧が平均閾値電圧と最大可能閾値電圧との差を表す。
【００１３】
例えば、トランジスタ５４の導通時、抵抗器５８と６０の比は、トランジスタ６４，６６両方のゲートに印可されるゲート電圧がＶＤＤ未満であるように定められる。トランジスタ５６の導通時、トランジスタ６４，６６はいずれも導通していない。トランジスタ６４，６６のゲートにおいてＶＤＤから低下した電圧の大きさは、平均ビットセル電流のビットに相当する結合トランジスタ閾値電圧に対する最悪ビットセル電流のビットに相当する結合トランジスタ２０の閾値電圧（Ｖｔ）の上昇と一致する。トランジスタ６４，６６はタイミング回路５０のタイミングデバイスとして機能する。トランジスタ６４，６６の値（ＶＧＳ−Ｖｔ）、すなわち、ゲート電圧駆動は、最悪ビットセルの（ＶＧＳ−Ｖｔ）値と一致する。例えば、平均ビットセル閾値電圧（Ｖｔ）値より２５０ミリボルト高い最悪ビットセル閾値電圧（Ｖｔ）値と１．０ボルトの供給電圧ＶＤＤについて、抵抗比（抵抗器５８，６０の抵抗の和で抵抗器６０の抵抗を除したもの）はほぼ７５％の比である。したがって、タイミング回路５０は、ワード線イネーブル信号に応じてセンスイネーブル信号をアサートする前に、一定の量の遅延を発生させるように機能する。この遅延は、高温動作時の遅延が低温動作時の遅延と比べて減少するように、タイミング機能を制御しているトランジスタのＶＧＳを制御することによって、最適化される。これが生じるのは、トランジスタ６４，６６の高温での閾値電圧（Ｖｔ）が低温での閾値電圧（Ｖｔ）に対し低下するからである。ゲート・ソース間電圧（ＶＧＳ）を低下させることによって、閾値電圧（Ｖｔ）も低下した時に、タイミング回路５０が遅延の量を動的にかつ安全に減少させる。タイミング回路５０はインバータ７４を有する。インバータ７４は、ダミービット線上の信号の論理状態を反転させ、その反転した信号を「センスイネーブル（Ｓｅｎｓｅ  Ｅｎａｂｌｅ）」と示したセンスイネーブル信号として供給する。
【００１４】
図３に示すのは、図１のＶｔ補償タイミング回路５０の別の構成である。比較の便宜上、図１のＶｔ補償タイミング回路５０の構成と共通の要素には同じ符号が付けられている。Ｖｔ補償タイミング回路８０を図３に示す。この回路は、ワード線ドライバ３６など図１のワード線ドライバを通じた遅延の部分一致部である回路機構５２を有する。回路機構５２の入力はＷＬイネーブル信号を受け取る。回路機構５２の出力は、Ｐチャンネルトランジスタ５４のゲートおよびＮチャンネルトランジスタ５６のゲートに接続されている。トランジスタ５４のソースはＶＤＤ電源に接続されている。トランジスタ５４のドレインは、Ｎチャンネルトランジスタ８４のゲートおよびＮチャンネルトランジスタ８６のゲートに接続されている。最悪メモリセルの電気特性をより正確に模倣するために、必要な場合、図３の点々によって示すように、他のトランジスタゲート（図示せず）がトランジスタ５４のドレインに接続されてよい。しかし、追加のトランジスタゲートは必ずしも必要でない。また、トランジスタ５４のドレインは、抵抗器５８の第一端子にも接続されている。抵抗器５８の第二端子は、ノード６２において抵抗器６０の第一端子に接続されている。抵抗器６０の第二端子は接地基準端子に接続されている。トランジスタ５６のドレインは、ノード６２に接続されており、トランジスタ５６のソースは接地基準端子に接続されている。ノード６２は、負荷８８，９０の各々の第一端子に接続されている。最悪メモリセルとのマッチングの目的で、必要な場合、図３の点々によって示すように、追加の負荷がノード６２に接続されてよい。トランジスタ８４は、負荷８８の第二端子に接続されているソースを有する。トランジスタ８６は、負荷９０の第二端子に接続されているソースを有する。トランジスタ８４，８６の各々のドレインは、ダミービット線（ＤＢＬ）に接続されている。ダミービット線回路機構７２は、ダミービット線に接続されている。インバータ７４は、ダミービット線に接続されている入力と、センスイネーブル信号を供給するための出力とを有する。さらに、ダミービット線（ＤＢＬ）が延長され、他のトランジスタ（図示せず）に接続されてもよい。
【００１５】
動作時において、やはり仮に最悪メモリセルがメモリセル１２であるとする。トランジスタ６４，６６および負荷６８，７０は抵抗器５８，６０と共に実装され、メモリセル１２によって駆動される所望の信号生成を模倣するように、詳細を決定される。図３の点々によって示すように、トランジスタ８４，８６、負荷８８，９０、抵抗器５８，６０と共にメモリセル１２を模倣するように機能する、追加のデバイスも存在してよい。この模倣は、図３の回路機構の一部にメモリセル１２の電気特性を一致させることで行われる。図２におけるように、ダミービット線ＤＢＬは、ビット線ＢＬの電気特性を模倣するように設けられる。ダミービット線回路機構７２は、図１に示した特定のビット線に関連する静電容量を模倣する。ダミービット線回路機構７２は、やはりダミービット線のプリチャージ機能を実行する。また、ダミービット線回路機構７２は、図１のスイッチパスゲートトランジスタ４４，４８に関連する静電容量も模倣する。負荷８８，９０は、様々な回路負荷のいずれを用いて実装されてもよい。一つの構成において、負荷８８が図１のＮチャンネルプルダウントランジスタ２８を複製してもよく、メモリセル１２の他のトランジスタの複製を含むことも可能である。負荷８８，９０は全く同じ負荷である必要はなく、電気特性の点で異なってもいてもよい。トランジスタ８４，８６は図１の結合トランジスタ２０，２２と同じタイプのデバイスを用いて実装されてよい。もう一つの方法として、トランジスタ８４，８６が異なった種類のトランジスタデバイスとして実装されてもよい。ワード線イネーブル信号は、図１のワード線ドライバ３６を通じて存在する遅延に部分一致または模倣を行う論理ゲート段として実装される回路機構５２によって遅延される。Ｖｔ補償タイミング回路５０は、ワード線ドライバ３６を通じたＷＬイネーブル信号の進行と同様の手法により、タイミング回路５０を通じたＷＬイネーブル信号の進行を模倣するように機能する。
【００１６】
抵抗器５８，６０は所定の特定の抵抗比を有する。特に、この比は、トランジスタ８４，８６に対しより小さなＶＧＳの値を提供するように設定される。ここで、ＶＧＳ値はゲート電圧「ＶＧ」とソース電圧「ＶＳ」との間の電圧差である。この実施形態において、より小さなＶＧＳの値は、センスイネーブル信号をアサートする前にゲート電圧を選択的に低下させることではなく、ソース電圧を選択的に低下させることによって提供される。トランジスタ５４が導通しておりトランジスタ５６が導通していない場合、抵抗器５８と６０の比は、ノード６２における電圧が接地基準電圧より高くなるように設定される。このノード６２におけるより低い電圧が、負荷９０を介してトランジスタ８６のソースに接続される。負荷９０は、トランジスタ８６のソース電圧をさらに低下させる、トランジスタ８６のソースに対する高インピーダンス電気接続であると考えられる。トランジスタ５６が導通しておりトランジスタ５４が導通していない場合、トランジスタ８４，８６に対するゲートバイアスが除去されるので、それらのトランジスタはいずれも導通しない。トランジスタ８４，８６のソースにおいて接地基準電圧を越えて上昇した電圧大きさは、最悪ビットセル電流のビットに相当する結合トランジスタ２０の閾値電圧（Ｖｔ）の上昇と一致する。トランジスタ８４，８６は、したがって、タイミング回路８０のタイミングデバイスとして機能する。トランジスタ８４，８６の（ＶＧＳ−Ｖｔ）値は、最悪ビットセルの（ＶＧＳ−Ｖｔ）値と一致する。例えば、平均ビットセル閾値電圧（Ｖｔ）値より２５０ミリボルト高い最悪ビットセルの閾値電圧（Ｖｔ）値と１．０ボルトの供給電圧ＶＤＤについて、抵抗比（抵抗器５８，６０の抵抗の和で抵抗器６０の抵抗を除したもの）はほぼ２５％の比である。したがって、タイミング回路８０は、ワード線イネーブル信号に応じてセンスイネーブル信号をアサートする前に、一定の量の遅延を発生させるように機能する。この遅延は、高温動作時の遅延が低温動作時の遅延と比べて減少するように、タイミング機能を制御しているトランジスタのＶＧＳを制御することによって、最適化される。この遅延が生じるのは、トランジスタ８４，８６の高温での閾値電圧（Ｖｔ）は、低温での閾値電圧（Ｖｔ）に対し低下するためである。ゲート・ソース間電圧（ＶＧＳ）を低下させることによって、閾値電圧（Ｖｔ）も低下した時に、タイミング回路８０が動的にかつ安全に遅延の量を減少させる。また、タイミング回路８０は、ダミービット線上の信号の論理状態を反転させるためにインバータ７４を使用し、その反転した信号をセンスイネーブル信号として供給する。
【００１７】
ここに至って、ゲート電圧を低下させること、またはタイミングデバイストランジスタに印可されるソース電圧を上昇させることによって、センスアンプタイミングデバイストランジスタのゲート・ソース間電圧を低下させるメモリが提供されることが理解される。タイミングデバイスの遅延は、最高閾値電圧を有する結合トランジスタまたはパスゲートトランジスタを有するメモリビットによる最悪メモリセルタイミングに一致する。一つの構成では、タイミング回路におけるゲート電圧とタイミングデバイスのＶｔとの差は、メモリ配列におけるゲート電圧と最悪パスゲートトランジスタのＶｔとの差に一致する。タイミング回路５０，８０が発生させたセンスイネーブル信号の遅延は、広い温度範囲に亘り、センスアンプに接続されたビットセルの性能に追従する。抵抗器５８と６０の比は、広い温度範囲に亘りほぼ一定なビットセル差動電圧が最悪ビットセルのセンスアンプに供給されるように設定される。本明細書に記載の方法では、最悪パスゲートトランジスタより低いパスゲートトランジスタ閾値電圧を有する他のビットセルのためにユーザがセンスアンプ性能時間を失わないようにでき、有利である。従来の技術では、全てのセンスアンプ動作イネーブル信号遅延を最も不利な温度性能の最悪ビットセルに対して指定した仕様のタイミングデバイスが使用されていた。したがって、より大きな電圧差を生じる温度において最悪メモリセルを読み出す場合、センスアンプがイネーブルする前に不要な遅延が存在した。本明細書に記載の方法および回路機構では、方法および回路はタイミングデバイスのＶＧＳが変更されるように提供される。したがって、センスアンプイネーブルタイミングは温度の関数として動的に変更される。
【００１８】
一つの構成では、本明細書において複数のメモリセルからなる配列を有するメモリを提供する。各メモリセルは、ビット線に記憶部を結合するための結合トランジスタを有する。すべての結合トランジスタは集合として平均閾値電圧を有し、少なくとも一つの結合トランジスタは最大可能閾値電圧を有する。平均閾値電圧は、メモリセル配列の結合トランジスタの閾値電圧の統計平均値である。ワード線ドライバは、配列のメモリセルの選択した行をイネーブルするために配列に結合されている。センスアンプは、センスイネーブル信号に応じて、選択した行のメモリセルの状態を検知する。センスイネーブル回路は最大可能閾値電圧に基づく時間にセンスイネーブル信号を供給する。一つの構成では、センスイネーブル回路は、平均閾値電圧と最大可能閾値電圧との差に基づく出力を供給する電源電圧の分圧器である。別の構成では、センスイネーブル回路は、ワード線ドライバを通じた遅延の部分一致を行う第一遅延回路と、ビット線およびプリチャージ回路機構に基づくビット線部分と、メモリ配列のメモリセルの結合トランジスタの閾値電圧の統計平均値である平均閾値電圧を模倣する第二遅延回路とを有する遅延設定部を有する。第三遅延回路は遅延設定部に入力を供給し、遅延設定部に最大可能閾値電圧模倣することとして応答させる。別の構成では、分圧器は、第一端子および第二端子を有し、第一抵抗器および第二抵抗器を有する。第一抵抗器は、分圧器の第一端子としての第一端子と、第二端子とを有する。第二抵抗器は、第一抵抗器の第二端子に結合された第一端子と、分圧器の第二端子としての第二端子とを有する。第一抵抗器の第二端子および第二抵抗器の第一端子は分圧器の出力を形成する。別の構成では、第三遅延回路は、第一電源端子に結合された第一電流電極と、第一遅延回路に結合された制御電極と、分圧器の第一端子に結合された第二電流電極とを有する第一トランジスタを有する。分圧器の出力は第二遅延回路の遅延設定部に結合されている。別の構成では、第二遅延回路は、分圧器の出力に結合された制御電極と、ビット線部分に結合された第一電流電極と、第二電流電極とを有する第二トランジスタを有する。負荷は、第二トランジスタの第二電流電極に結合された第一端子と、第二電源端子に結合された第二端子とを有する。別の構成では、負荷は記憶部の一部を模倣する。さらに別の構成では、第三遅延回路は、分圧器の出力に結合された第一電流電極と、第一トランジスタの制御電極に結合された制御電極と、第二電源端子に接続された第二電流電極とを有する第三トランジスタを備える。第三トランジスタはＮ型の導電性であり、第一トランジスタはＰ型の導電性である。別の構成では、第二遅延回路は、第一トランジスタの第二電流電極に結合された制御電極と、ビット線部分に結合された第一電流電極と、第二電流電極とを有する第二トランジスタを有する。負荷は、第二トランジスタの第二電流電極に結合された第一端子と、分圧器の出力に結合された第二端子とを有する。さらに別の構成では、第三遅延回路は、分圧器の出力に結合された第一電流電極と、第一トランジスタの制御電極に結合された制御電極と、第二電源端子に結合された第二電流電極とを有する第三トランジスタをさらに備えており、第三トランジスタはＮ型の導電性であり、第一トランジスタはＰ型の導電性である。また別の構成では、センスイネーブル回路およびワード線ドライバはワード線イネーブル信号に応答する。
【００１９】
また、本明細書において、複数のメモリセルからなる配列を有するメモリを提供する。ワード線ドライバは、配列のメモリセルの選択された行をイネーブルするために、配列に結合されている。センスアンプは、センスイネーブル信号に応じて選択した行のメモリセルの状態を検出する。センスイネーブル回路はメモリセルの配列の所定のトランジスタの最大可能閾値電圧に基づく時間にセンスイネーブル信号を供給する。センスイネーブル回路は、分圧器の第一端子としての第一端子と、第二端子とを有する第一抵抗器を有する。第二抵抗器は、第一抵抗器の第二端子に結合された第一端子と、第一および第二抵抗器によって形成される分圧器の第二端子としての第二端子とを有する。第一抵抗器の第二端子および第二抵抗器の第一端子は分圧器の出力を形成する。第一遅延回路は、出力と、ワード線イネーブル信号に応じる入力とを有する。第一トランジスタは、第一電源端子に接続された第一電流電極と、第一遅延回路の出力に接続された制御電極と、分圧器の第１端子に接続された第二電流電極とを備える。第二遅延回路は、ビット線と、分圧器の出力に接続された入力、およびセンスイネーブル信号を供給する出力を有するメモリセルとを模倣することを特徴とする。配列のメモリセルは記憶部をビット線に結合する結合トランジスタであって、平均閾値電圧および最大可能電圧を有する結合トランジスタを有する。分圧器は、平均閾値電圧と最大可能閾値電圧との差を表す分圧器の出力における電圧を供給することをさらに特徴とする。一構成では、分圧器の出力における電圧と第一電源端子におけるＶＤＤ供給電圧との差は、平均閾値電圧と最大可能閾値電圧との差に等しい。別の構成では、第二遅延回路は、ダミービット線と、負荷と、ダミービット線に接続された第一電流電極、分圧器の出力に接続された制御電極、および該負荷に接続された第二電流電極を有する第二トランジスタとを備える。さらに別の構成では、第二遅延回路は、ダミービット線と、負荷と、ダミービット線に接続された第一電流電極、分圧器の出力に接続された制御電極、負荷に結合された第二電流電極を備えるアクティブデバイスとを備え、アクティブデバイスは平均閾値電圧を十分に近似する。「十分に近似する」という用語は、そのアクティブデバイスの閾値電圧が平均閾値電圧に近い（例えば、その値の５％以内にある）ことを意味する（現実には、閾値電圧値が正確に平均閾値電圧値であるようにデバイスが製造される可能性は高くないので）。別の構成では、アクティブデバイスは、結合トランジスタの電気的なパラメータを一致させる複数のトランジスタを備え、負荷はメモリセルの記憶部を各々模倣する複数の個別のアクティブデバイスを有する。別の構成では、第二遅延回路は、ダミービット線と、分圧器の出力に結合された第一端子、および第二端子を有する負荷と、ダミービット線に接続された第一電流電極、第一トランジスタの第二電流電極に接続された制御電極、および負荷の第二端子に接続された第二電流電極を有するアクティブデバイスとを有する。さらに別の構成では、第二遅延回路は、アクティブデバイスおよび負荷を有し、このアクティブデバイスおよび負荷は、最大可能閾値電圧を有する結合トランジスタの模倣を行うように分圧器によって調整されたゲート・ソース間電圧を有する。
【００２０】
さらに別の構成では、複数のメモリセルからなる配列を有するメモリのセンスアンプをイネーブルする方法が提供される。メモリセルの記憶部をビット線に結合している結合トランジスタの平均閾値電圧を取得する。結合トランジスタの最大可能閾値電圧を取得する。センスイネーブル信号に応じてセンスアンプをイネーブルする。平均閾値電圧を模倣するデバイスを用意する。基準電圧をノード６２で生成する。基準電圧は最大可能閾値電圧と平均閾値電圧との差を表す。デバイスに基準電圧を印可することによって、ワード線イネーブル信号を遅延させ、出力イネーブル信号を供給する。出力イネーブル信号はセンスアンプをイネーブルする。別の構成では、デバイスを用意することは、複数のトランジスタと、負荷とを供給することによって実施される。基準電圧を生成することは、一構成では、平均閾値電圧と最大閾値電圧との差に等しい値だけ電源電圧より低い電圧の出力を供給する分圧器を用意することによって実施される。
【００２１】
したがって、明細書および図面は限定ではなく例示を意味するものと見なされる。すべての係る変更が本発明の範囲に含まれることが意図される。
【図１】
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【図２】
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【図３】
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