(57)【特許請求の範囲】
【請求項１】
マイクロコントローラを含む制御装置をテストおよび較正するためのシステムであって、
影響装置と、
前記制御装置と前記影響装置との間に配置された適合ユニットと
を有し、
前記適合ユニットは、前記影響装置と前記制御装置との間のデータ伝送のデータの少なくとも一部を記憶するように構成されたメモリを有し、
前記制御装置がスイッチオフ状態にある場合、前記影響装置によって前記メモリの読み出しおよび書き込みの少なくとも一方が行われ、プロトコルデータをデバッグチャネルに供給することにより、前記データ伝送を行えるように構成されており、
前記適合ユニットは、
前記影響装置と前記制御装置との間の接続を、直接的なデータ接続と、前記適合ユニットのメモリを介在させるデータ接続とに切り替えることにより、前記接続を行う接続エレメント
を有することを特徴とするシステム。
【請求項２】
前記接続エレメントは、前記制御装置の状態に依存せずに切り替えられる、
請求項１記載のシステム。
【請求項３】
前記接続エレメントは少なくとも１つのプログラミング可能なユニットを有する、
請求項１記載のシステム。
【請求項４】
前記接続エレメントは、再プログラミング可能なハードウェア構成エレメントを有する、
請求項３記載のシステム。
【請求項５】
前記接続エレメントはＦＰＧＡ内にインプリメントされている、
請求項１記載のシステム。
【請求項６】
前記システムはさらにマイクロコントローラバスを有し、
前記適合ユニットは、前記マイクロコントローラバスに接続されたフィルタエレメントを有し、
前記フィルタエレメントは、トリガ信号を前記接続エレメントへ供給するように構成されている、
請求項１記載のシステム。
【請求項７】
前記システムはさらにフィルタエレメントを有し、
前記影響装置は、トリガ信号を供給するように構成されたデバッグインタフェースを有し、
前記フィルタエレメントは前記トリガ信号を抽出して、抽出した当該トリガ信号を前記接続エレメントへ供給するように構成されている、
請求項１記載のシステム。
【請求項８】
前記接続エレメントはマイクロコントローラ構成エレメントを有する、
請求項１記載のシステム。
【請求項９】
前記接続エレメントは、離散的な能動的および受動的な電子的素子を有する回路を有する、
請求項１記載のシステム。
【請求項１０】
前記適合ユニットのメモリは、ＳＲＡＭおよびＭＲＡＭエレメントおよびＦＲＡＭエレメントの少なくとも１つを有する、
請求項１記載のシステム。
【請求項１１】
前記影響装置は第１のデバッグインタフェースを有し、
前記制御装置は第２のデバッグインタフェースを有し、
前記適合ユニットは、前記第１のデバッグインタフェースおよび前記第２のデバッグインタフェースに相応する第３のデバッグインタフェースを有し、
前記第３のデバッグインタフェースは、前記影響装置および前記制御装置のうち少なくとも１つにデータ接続するように構成されており、
前記制御装置がスイッチオフされている場合、前記適合ユニットは前記影響装置に対し、デバッグインタフェースに異常が無いことを表示する、
請求項１記載のシステム。
【請求項１２】
前記第３のデバッグインタフェースはＮＥＸＵＳインタフェースである、
請求項１１記載のシステム。
【請求項１３】
前記適合ユニットは、前記影響装置および前記制御装置のうち少なくとも一方の組み込み部分である、
請求項１記載のシステム。
【請求項１４】
制御装置と、該制御装置に影響するための影響装置とを備えたテストシステムの動作方法において、
前記影響装置は、データ接続部を介して前記制御装置に接続されており、
・前記制御装置によって固有のメモリとして呼び出される外部メモリを供給するステップと、
・デバッグチャネル上にプロトコルデータを供給するステップと、
・前記制御装置と前記影響装置との間のデータ接続部、および、適合ユニットと前記影響装置との間のデータ接続部のうち少なくとも１つのデータ接続部において、第１の制御データおよび第１の有効データおよび第１の命令のうち少なくとも１つを供給するステップと、
・前記制御装置の通信プロトコルデータ、および、該制御装置の通信プロトコルデータに相応する通信プロトコルデータのうち少なくとも一方を使用して、前記外部メモリと前記影響装置との間に通信部を形成し、前記制御装置がスイッチオフ状態にある場合、前記適合ユニットはデバッグチャネルに対する通信プロトコルデータの供給を引き継ぐステップと、
・前記制御装置に対する第２の制御データおよび第２の有効データおよび第２の命令のうち少なくとも１つを前記影響装置から前記外部メモリに書き込むステップと、
・前記外部メモリの読み出しで前記制御装置をスタートするステップと、
・前記制御装置および影響装置に前記通信部を引き渡すステップ
とを有し、
前記適合ユニットは前記制御装置と前記影響装置との間のデータ接続部を、直接的なデータ接続と、前記外部メモリを介在させるデータ接続とに切り替えるように構成されている
ことを特徴とする、動作方法。
【請求項１５】
前記通信部を前記制御装置および前記影響装置に引き渡した後、前記外部メモリを該影響装置から結合解除する、請求項１４記載の動作方法。
【請求項１６】
前記外部メモリは適合ユニット内に配置されている、請求項１４記載の動作方法。
【請求項１７】
前記通信部は、前記制御装置および前記影響装置および前記適合ユニットのうち少なくともいずれか１つのデバッグインタフェースを介して形成される通信部である、
請求項１６記載の動作方法。
【請求項１８】
制御装置と影響装置との間のデータ接続部において接続される適合ユニットにおいて、
前記影響装置と前記制御装置との間のデータ伝送のデータの少なくとも一部を記憶するように構成されたメモリと、
接続エレメントと
を有し、
前記制御装置がスイッチオフ状態にある場合、前記データ伝送を行うために、デバッグチャネルのためのプロトコルデータを供給することによって、前記メモリの読み出しおよび書き込みのうち少なくとも１つが前記影響装置によって行われるように構成されており、
前記接続エレメントは前記データ接続部を、直接的なデータ接続と、前記適合ユニットのメモリを介在させる接続とに切り替えることにより、前記制御装置と前記影響装置とを接続するように構成されている
ように構成されていることを特徴とする、適合ユニット。
【請求項１９】
前記接続エレメントは、前記制御装置の状態に依存せずに切り替えられる、
請求項１８記載の適合ユニット。
【請求項２０】
前記接続エレメントは、前記制御装置の状態に基づいて切り替えられる、
請求項１記載のシステム。
【請求項２１】
前記制御装置が始動されたとき、前記適合ユニットを、デバッグインタフェースを介して前記制御装置と前記影響装置との間に直接的な接続部を形成する切替状態にする、
請求項１４記載の動作方法。
【請求項２２】
前記制御装置のスイッチオフ状態は、前記制御装置を起動させる期間を含む、
請求項１記載のシステム。
【請求項２３】
前記制御装置のスイッチオフ状態は、前記制御装置を起動させる期間を含む、
請求項１８記載の適合ユニット。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各独立請求項の上位概念によって定義された適合ユニットと、制御装置に対する影響装置と組み込まれた適合ユニットまたは別個の適合ユニットとから成るテストシステムと、インタフェースを形成する方法とに関する。
【背景技術】
【０００２】
自動車工業分野において、またすべての種類の車両を構築および製造する別の領域でも、また機械および施設建設の他のすべての領域でも、製品に含まれる電子回路の割合がますます大きくなっている傾向が何年も前から見られる。その際には、自動車の純付加価値生産の割合はすでに３５％であり、これは増加傾向にある。このような純付加価値生産割合の大部分は、製品全体の異なる装置を監視する制御装置に該当する。このような制御装置は通常、固定的にプログラミングされており、後で変更することができなくなるか、またはこのような制御装置の変更は非常に制限されてしまう。
【０００３】
しかし、制御装置をその時点の周辺に対して適合できるようにするためには、このことは必要ではないが、その時点の使用に最適な動作パラメータを求めるために制御装置に変更を行わなければならない。この変更は基本的に、へり条件の変更、すなわち制御装置のメモリに格納されたデータに関する変更である。
【０００４】
その時点の制御装置に適切なテストを行えるようにするためには、所望の変更を制御装置に行うのに使用できる影響装置が使用される。
【０００５】
公知のシステムは、上記の事項を考慮して、少なくとも１つの制御装置マイクロコントローラおよび少なくとも１つの制御装置デバッグインタフェースを有する少なくとも１つの制御装置を影響するための影響装置から成り、影響装置は有利には、少なくとも１つのプログラミング可能なユニットと、該影響装置と（操作ユニットがその時点の適用例に必要である限りは）操作ユニットとを接続するための少なくとも１つのデータ伝送インタフェースと、該影響装置と該制御装置の制御装置デバッグインタフェースとを接続するための少なくとも１つの影響装置デバッグインタフェースとを有する。
【０００６】
上記形式の影響装置は現場から公知であり、とりわけ応用研究と工業開発において、制御装置を開発して使用すべきすべての場所において使用される。例として、ＷＯ２００５／０９１０８９Ａ１から開示されている影響装置を挙げる。
【０００７】
以下では制御装置は、技術的物理的なプロセスに影響するのに使用される種類の電子的回路を指す。通常はこのような制御装置は、内部記憶されたパラメータないしは内部計算量および／または常に外部から供給された量である測定量に依存して計算を実行できるようにすると同時に、電気的信号の出力によって外部のプロセスに影響できるようにするために、たとえばマイクロプロセッサまたはマイクロコントローラの形態の少なくとも１つの計算ユニットと、メモリと、入出力インタフェース（Ｉ／Ｏインタフェース）を有する。それゆえ、制御装置は制御技術の点では単なる制御として作用するだけでなく、とりわけ、複雑な制御タスクも解決するのにも適している。以下で制御装置、制御、制御プロセスを言及する場合には常に、上記で挙げられた比較的一般的な定義による装置および作業も含まれる。
【０００８】
さらに、以下の言及は常に、種々のマイクロコントローラにも関する。これは、メモリが完全または部分的に、計算ユニットを有する構成部分で構成されているか否かに関係なく、または、計算ユニットおよび所属のメモリが相互に別個の構成部分として設けられているか否かに関係なく、所属の電子的メモリを有する電子的計算ユニットを指す。
【０００９】
影響装置の使用に関しては、少なくとも広範囲に及ぶ課題の枠内で制御装置に実際に行われる開発プロセスの以下の説明で明らかにする。
【００１０】
制御技術的な課題提起の開始時には先ず、所望のような動的挙動が現れるようにすべき技術物理的なプロセスの数学的なモデリングおよびシミュレーションが行われる。結果として得られた抽象的な数学的モデルに基づき、専ら数学的なモデル表象である種々の制御コンセプトを数値的なシミュレーションの枠内で検査することができる。このステップは大抵、コンピュータ支援のモデリングツールを基礎としたモデリングおよび制御器構想の段階である。
【００１１】
第２のステップにおいては、数学的モデルで構想化された制御器がリアルタイム可能なシミュレーションユニットに移行される。このシミュレーションユニットは大抵の場合、計算能力の点でもＩ／Ｏ能力の点でも、通常のシリアル制御装置を十分に上回り、また実際の物理的なプロセスと相互作用的に接続される。抽象的に表された制御器は、モデリングツールからシミュレーションユニットへ十分に自動的に移行されるので、第２の段階においてはラピッドコントロールプロトタイピング（ＲＣＰ）またはファンクションプロトタイピングが問題となる。
【００１２】
制御技術的な問題が、シミュレーションユニット上で動作する制御器によって解決される場合には、制御アルゴリズムが制御装置インプリメンテーションの枠内において、大抵の場合は完全に自動化されて、最終的に実際に使用すべき（シリアル）制御装置に移行される。
【００１３】
ここで実際のプロセスで基本的に使用可能になった制御装置は、使用前にしばしば、まずはテストを施されることが多い。こうするためには、制御装置が最終的に相互作用しなければならない実際のプロセスが部分的または完全に、リアルタイム可能なシミュレーションユニットによってシミュレートされ、制御装置は信号テストパターンによってシミュレートされる（ハードウェア・イン・ザ・ループ・シミュレーション）。このようにテストされた制御装置は最終的に、実際のプロセスで使用され、該プロセスと相互作用して動作する。
【００１４】
予め広範囲のテストを実施するにもかかわらず、大抵は、制御装置ないしは制御装置にインプリメントされた関数に対して適合を行わなければならない。こうするためには、制御装置の状態、すなわち制御装置によって入力ないしは出力されるデータと、内部で使用されるデータとをデータ取得ごとに実時間で観察し、記録し、分析できるようにしなければならない。さらに、制御装置のメモリへの書き込みアクセスによって、関数／制御アルゴリズムの基礎であるパラメータないしはパラメータセット、すなわち特性値または特性曲線または特性マップを変更できるようにもしなければならない。上記のプロセスは総体的に、制御装置アプリケーションと称される。
【００１５】
制御装置の関数のパラメータ、すなわち制御装置のメモリに格納されたデータのみが変更されるだけでなく、制御装置にインプリメントされた関数自体をテスト的に変化される場合には、いわゆる関数バイパスが使用される。この関数バイパスでは、リアルタイム可能なシミュレーションユニットの制御装置が制御装置関数の呼び出しをシグナリングするが、制御装置自体はこの関数を実行せず、その代わりに、シミュレーションユニット上で代替的に計算された関数の結果のみを受け取ってさらに処理する。このようにして、制御装置関数のバイパスは行われる。
【００１６】
上記の双方のシナリオ、制御装置アプリケーションおよび関数バイパスでは、制御装置を監視して能動的に影響するための特別なアクセスを制御装置に対して行う必要がある。
【００１７】
上記の双方のシナリオ、制御装置アプリケーションおよび関数バイパスでは、制御装置を監視して能動的に影響するための特別なアクセスを制御装置に対して行う必要がある。このことが、影響装置のタスクである。
【００１８】
現場から、影響装置を介して制御装置にアクセスする種々の手法が公知である。これらの手段には、以下の手段が挙げられる。
【００１９】
ａ）パラレルインタフェースを使用するアクセス
ｂ）シリアルインタフェースを使用するアクセス
ｃ）特別なデバッグインタフェースを使用するアクセス（しばしば、別のシリアルインタフェースおよび／またはパラレルインタフェースに対して付加的に使用されることが多い。ここではデバッグインタフェース自体もシリアルインタフェースとして構成するか、またはパラレルインタフェースとして構成するか、または両種類の組み合わせとして構成することができる。）制御装置がどのように構成されているかによっては、パラレルインタフェースの使用時には制御装置のハードウェアに介入する必要がある。というのも、影響装置はしばしば、メモリエミュレータとして動作することが多いからだ。
【００２０】
従来技術から、メモリエミュレータのメモリ（ないしはメモリの選択された記憶領域）がメモリモジュールの位置または制御装置のメモリ装置の位置に割り当てられるか、または、制御装置のボード上のそのために特別に設けられたスロットによって取り込まれるように構成し、メモリエミュレータが制御装置に接続された後は、制御装置コントローラはアドレスおよびデータバスを介してメモリエミュレータのメモリ内容にアクセスするように構成することが公知である。
【００２１】
現在の制御装置にはますます、たとえばＮＥＸＵＳ（IEEE-ISTO 5001: "The NEXUS 5001 Forum Standard for a Global Embedded Processor Debug Interface", 2003）等であるデバッグインタフェースを有するマイクロコントローラが装備されるようになっている。
【００２２】
デバッグインタフェースは、マイクロコントローラの状態を観察および影響する多岐にわたる手段を提供し、マイクロコントローラの動作時間観察および動作時間検査（デバッグ）を可能にし、とりわけ、プログラムコード実行の追跡と、その際にアクセスおよび変更されるデータの追跡とを可能にする。デバッグインタフェースがマイクロコントローラハードウェアの組み込み部分であることにより、ソフトウェアベースの通信インタフェースによって行われるよりも、デバッグインタフェースによってマイクロコントローラへのより高速なアクセスが実現される。
【００２３】
したがって制御装置のデバッグインタフェースにより、インタフェースの適切な命令セットを介して制御装置コントローラの状態に自動的に影響し、部分的に、制御装置においてこれに所属するユニットの状態、たとえば外部メモリの状態も読み出し、能動的に影響することさえもできる。
【００２４】
制御装置デバッグインタフェースという用語はここでは、次のようなインタフェースも含む。すなわち、「デバッグインタフェース」としては構成されていないので明示的にはデバッグインタフェースと称されないが、制御装置マイクロコントローラおよび該制御装置マイクロコントローラに所属する電子的ユニットに関して相応の観察および影響を可能にするインタフェースも含む。
【００２５】
ＷＯ２００５／０９１０８９Ａ１から、制御装置デバッグインタフェースを介して影響装置と影響すべき制御装置との間のデータ交換を行うことが公知である。
【００２６】
さらに、制御装置デバッグインタフェースを有する制御装置のアプリケーションに、制御装置に影響するために制御装置デバッグインタフェース（たとえばＮｅｘｕｓインタフェース）を使用する影響装置を使用することが公知である（dSPACE Katalog 2006，第４３０〜４３２頁、Beeinflussungsgeraet DCI-GSI1 を参照されたい）。このデバッグインタフェースは従来は、制御装置がスイッチオンされている場合にのみ、制御装置と影響装置との間のデータ交換（プロトコル情報、変数、定数、命令、関数、プログラム）を保証するために使用することができた。
【００２７】
ましてや、影響装置と制御装置とがデバッグインタフェースを介して直接結合されている場合には、制御装置がスイッチオフされていると、データ交換を全く開始することができない。その原因の１つに、影響装置のデバッグインタフェースと制御装置のデバッグインタフェースとの間の有効データの交換前に、所定のプロトコル情報を交換しなければならないことがある。しかし、制御装置内に存在する制御装置マイクロコントローラを制御装置によってスイッチオフできる特別なケースでは、通常は制御装置のデバッグインタフェースの機能スタンバイ状態が、制御装置マイクロコントローラの機能スタンバイ状態に結合されている。
【００２８】
しかし、制御装置のスイッチオフ時に影響装置とデバッグインタフェースとを介して、制御装置のマイクロコントローラに所属するメモリ内容に影響を及ぼすことができる場合、開発技術者およびテスト技術者に対して作業が大幅に容易になる。とりわけ、制御装置の較正およびテストを行うためには、制御装置のスイッチオン過程前またはスイッチオン過程中にすでにデバッグインタフェースを介して、制御装置マイクロコントローラに所属するメモリ（ＲＡＭメモリ）にメモリ影響（ＲＡＭメモリ）を行うことができると有利である。
【先行技術文献】
【特許文献】
【００２９】
【特許文献１】ＷＯ２００５／０９１０８９Ａ１
【非特許文献】
【００３０】
【非特許文献１】IEEE-ISTO 5001: "The NEXUS 5001 Forum Standard for a Global Embedded Processor Debug Interface", 2003
【非特許文献２】dSPACE Katalog 2006，第４３０〜４３２頁、Beeinflussungsgeraet DCI-GSI1
【発明の概要】
【発明が解決しようとする課題】
【００３１】
したがって本発明の課題は、制御装置の異なる動作状態で、制御装置に所属するメモリのメモリ内容の影響または移行を可能にする装置を構成し、相応の方法を提供することである。
【課題を解決するための手段】
【００３２】
前記課題は、独立請求項に記載の構成によって解決される。従属請求項の特徴で、有利な実施形態が記載されている。
【図面の簡単な説明】
【００３３】
【図１】コンポーネントを有し図中の方法によるテストシステムが概略的に示されている。
【図２】本発明による適合ユニット６の別の実施例を概略的に示す。
【発明を実施するための形態】
【００３４】
本発明の構成によれば、制御装置と該制御装置に影響するための少なくとも１つの影響装置との間のデータ接続部における選択的な構成を行うための適合ユニットが設けられており、該適合ユニットは少なくとも１つのメモリを有し、該メモリには、影響装置と制御装置との間のデータ伝送のデータの少なくとも一部が記憶され、スイッチオンされた制御装置のマイクロコントローラによって読み出され、かつ／または書き込まれるように構成されている。本発明にしたがって適合ユニットを設けることにより、制御装置のスイッチオフ時には影響装置を介して、制御装置のマイクロコントローラに所属するメモリ内容に影響を及ぼし、たとえば制御装置のスイッチオン過程前またはスイッチオン過程中にすでにデバッグインタフェースを介して、制御装置の較正およびテストを行うために、制御装置マイクロコントローラに所属するメモリ（ＲＡＭメモリ）にメモリ影響（ＲＡＭメモリ）を及ぼすことができる。その原因の１つに、影響装置と制御装置との間の有効データの交換前に、特定のプロトコル情報を交換しなければならないことがある。適合ユニットがスイッチオンされていない場合、または完全にスイッチオンされていない場合でも、適合ユニットは影響装置に対し、制御装置がスイッチオンされたことを通知する。付加的に適合ユニットは、制御装置のスイッチオン時のように影響装置が、バスの使用の変更を行うことなく、システムによって設定されたバスを介してデータを交換できるようにするために使用される。すなわち、バスの制御に使用されるプロトコルは変更されない。こうするために適合ユニットは、バスの一部または完全なバスないしは完全なバスプロトコルをシミュレートし、さらに、制御装置のスイッチオフ時でも関連のデータを交換できるようにもする。
【００３５】
本発明による適合ユニットはさらに、影響装置と制御装置との間で直接的なデータ接続を行うかまたは択一的に適合ユニットのメモリを中間接続してデータ接続を行うための接続エレメントを有するように構成することができる。この接続エレメントは、制御装置の状態ないしは制御装置または影響装置の信号に依存して切り換えられる。接続エレメントはここでは、少なくとも１つのプログラミング可能なユニットを有する。このプログラミング可能なユニットは、有利には「フィールドプログラマブルゲートアレイ」構成エレメントとして構成される。このような構成エレメントは、専門分野では略して「ＦＰＧＡ」と称される。この略称は、以下のテキストで使用される。択一的に接続エレメントは、再プログラミング可能なハードウェア構成エレメント内にも実装することができる。この再プログラミング可能なハードウェア構成エレメントも、有利にはＦＰＧＡである。最後に、この接続エレメントはマイクロコントローラ構成エレメントとするか、または、離散的な能動的および受動的な電子的構成エレメントを有する回路として構成することもできる。
【００３６】
適合ユニット内に設けられたメモリは、有利にはＳＲＡＭメモリ（静的ＲＡＭメモリ）である。これは、以下のテキストでは略して「ＳＲＡＭ」と称する。しかし、適合ユニットに対して択一的なメモリ種類も考えられる。このような択一的なメモリ種類は、揮発性メモリの種類に限定されず、不揮発性メモリの種類とすることもできる。択一的なメモリ例に、ＭＲＡＭメモリまたはＦＲＡＭメモリがある。
【００３７】
また、本発明による適合ユニットには、制御装置および影響装置のインタフェースに相応する少なくとも１つのデバッグインタフェースを設けることも有利である。このデバッグインタフェースは、影響装置および制御装置とのデータ接続を行うためのインタフェースであり、これはさらに有利には、ＮＥＸＵＳインタフェースである。デバッグインタフェースは、マイクロコントローラの状態を観察および影響する多岐にわたる手段を提供し、マイクロコントローラの動作時間観察および動作時間検査（デバッグ）を可能にし、とりわけ、プログラムコード実行の追跡と、その際にアクセスおよび変更されるデータの追跡とを可能にする。デバッグインタフェースがマイクロコントローラハードウェアの組み込み部分であることにより、ソフトウェアベースの通信インタフェースによって行われるよりも、デバッグインタフェースによってマイクロコントローラへのより高速なアクセスが実現される。したがって制御装置のデバッグインタフェースにより、インタフェースの適切な命令セットを介して制御装置コントローラの状態に自動的に影響し、部分的に、制御装置においてこれに所属するユニットの状態、たとえば外部メモリの状態も読み出し、能動的に影響することさえもできる。
【００３８】
適合ユニットはさらに、影響装置の組み込み部分とすることもできる。通常は、適合エレメントおよび影響装置はたとえば自動車内に取り付けられるため、寸法の点から可能な限り小さく、操作ユニットから分離して構成される。しかし、本発明による適合ユニット、影響装置および操作ユニットを１つの機器技術的なユニットで実装することも十分に考えられる。
【００３９】
さらに、少なくとも１つの制御装置と、該制御装置に影響するための少なくとも１つの影響装置とを備えたテストシステムの動作方法が提供される。この影響装置は、データ接続部を介して該制御装置に接続されており、前記動作方法は以下のステップを含む：
・制御装置によって固有のメモリとして呼び出し可能な外部メモリを供給するステップ。
・プロトコルデータをデバッグチャネルに供給するステップ。
・制御装置と影響装置との間のデータ接続部および／または適合ユニットと影響装置との間のデータ接続部で、制御データおよび／または有効データおよび／または命令を供給するステップ
・制御装置の通信プロトコルデータを使用するか、または、制御装置の通信プロトコルデータに相応する通信プロトコルデータを使用して、外部メモリと影響装置との間に通信部を形成するステップ
・制御装置に対する制御データおよび／または有効データおよび／または命令を影響装置から外部メモリに書き込むステップ
・外部メモリを読み出して、制御装置をスタートするステップ
・該通信部を制御装置および影響装置に引き渡すステップ
１つの実施形態では、前記通信部を制御装置および影響装置に引き渡した後、前記外部メモリを該影響装置から結合解除することができる。
【００４０】
本発明による方法の１つの実施形態では、マイクロコントローラバスを介する適合ユニットの外部メモリと制御装置との間の接続および／または適合ユニットの外部メモリと影響装置との間の接続が分割可能に構成されている。このことと並行して、制御装置および／または影響装置および／または適合ユニットをそれぞれ別個の個別モジュールとして供給することができる。これらは、差込接続部によって機械的および／または電気的に相互に結合されるように構成される。
【００４１】
本発明による方法の別の実施形態では、全体的な（たとえば数日にわたって継続する）制御装置テストフェーズ中に適合ユニットが制御装置に接続されたままに維持され、その際には制御装置は、持続的または一時的に適合ユニットの外部メモリを使用するように構成される。
【００４２】
システムは、少なくとも１つの制御装置マイクロコントローラと少なくとも１つの制御装置デバッグインタフェースとを有する少なくとも１つの制御装置と、該少なくとも１つの制御装置に影響するための影響装置とを有し、該影響装置は少なくとも１つのプログラミング可能なユニットと、該影響装置と操作ユニットとを接続するための少なくとも１つのデータ転送インタフェースと、該影響装置と該制御装置の制御装置デバッグインタフェースとを接続するのに使用可能な少なくとも１つの影響装置デバッグインタフェースとを含むように構成される。
【００４３】
添付されている図１を参照して行われる有利な実施形態の以下の説明に、本発明の別の構成および利点が記載されている。しかし、この実施形態は本発明を決して限定しない。
【実施例】
【００４４】
図１には、コンポーネントを有し図中の方法によるテストシステムが概略的に示されている。これは、決して限定してはならない有利な実施形態である。
【００４５】
図１にはまず、制御装置２と影響装置４と、双方に接続されている適合ユニット６とが示されている。
【００４６】
制御装置２は図１に示されているように、マイクロコントローラコア８（マイクロコントローラコア８＝制御装置２のマイクロコントローラのコア）と、フラッシュメモリ１０とＲＡＭメモリ１２とを有する。
【００４７】
制御装置２はさらに有利にはＣＡＮインタフェース１４を有する。このＣＡＮインタフェース１４を介して制御装置はＣＡＮバス１６と、たとえば車両内で通信する（制御装置２の用途に応じて、別の制御装置との大抵は標準化されている別のインタフェースを付加的に設けることもできる）。
【００４８】
さらに、制御装置２はデバッグインタフェース１８を有する。このデバッグインタフェース１８を介して制御装置は、適合ユニット６の中間接続により、影響装置４と通信する。
【００４９】
デバッグインタフェース１８は、有利には「Ｎｅｘｕｓ」インタフェースである。影響装置４も、影響装置マイクロコントローラ２０と、ＲＯＭメモリ２２（択一的に、いわゆるフラッシュメモリまたはＥＰＲＯＭまたはＥＥＰＲＯＭをＲＯＭメモリ２２の代わりに代替的に使用することができる）と、ＲＡＭメモリ２４とを有する。
【００５０】
また図１には、影響装置４が操作ユニットに対してそれぞれインタフェース２６を有することも示されている。これはたとえば、標準的なコンピュータに装備されている較正ツールとのＵＳＢインタフェース等である。さらに影響装置４は、外部のリアルタイムコンピュータに対するインタフェース２８も有する。これはたとえば、バイパスシステムに対するＬＶＤＳインタフェース等である。
【００５１】
最後に、影響装置４もデバッグインタフェース３０を有する。これはここでも、Ｎｅｘｕｓデバッグインタフェースである（Ｎｅｘｕｓインタフェースに対する別の択一的手段は、自動車専門分野においてＡＵＤ，ＪＴＡＧ，ＮＢＤ，ＯＣＤＳまたはＳＤＩの略称で表されるデバッグインタフェースである）。
【００５２】
最後に図１には適合ユニット６が示されており、これを介して影響装置４は制御装置２に接続されている。
【００５３】
図１から分かるように、適合ユニット６はまずＳＲＡＭ３２を有し、これはＦＰＧＡ３４に接続されている。
【００５４】
有利にはシミュレートされたバス信号が（有利にはＦＰＧＡによって）供給されるチャネルセグメント３６Ａを介して、ＦＰＧＡは接続エレメント３８に接続されている。有利な実施形態ではＦＰＧＡ内部に実装される接続エレメント３８は、図１に示されたスイッチング状態Ｓ１およびＳ２を有する。第１のスイッチング状態Ｓ１から第２のスイッチング状態Ｓ２への切り換えはトリガ信号４０を介してトリガされる。このトリガ信号４０は、制御装置マイクロコントローラのマイクロコントローラバス４２へのアクセスに由来し、有利にはフィルタエレメント５２によって、マイクロコントローラバス上のデータフローから抽出され、かつ／または、トリガ信号４０は全体的に、制御装置マイクロコントローラのスイッチング状態または制御装置２のスイッチング状態に依存する。図１に示されたようなこの構成では、制御装置２がスイッチオフされている場合でもデバッグインタフェース３０を介して制御装置変数を較正し、適用し、読み出すことができる。
【００５５】
影響装置４と制御装置との間に適合ユニット６が介挿されているので、制御装置２がスイッチオフされている場合には、適合ユニット６によって影響装置４に対し、Ｎｅｘｕｓインタフェースに異常がないことが表示される。必要なバス信号はスイッチング状態Ｓ２で適合ユニット６のＦＰＧＡ３４によって供給されるので、制御装置２がスイッチオフされている場合でもデバッグインタフェース３０を介して適合ユニットのＳＲＡＭ３２に書き込むかないしは書き込むことが可能である。制御装置２がスイッチオンされると直ちに、該制御装置２はマイクロコントローラバス４２を介してＳＲＡＭ３２のメモリ領域にアクセスすることができる。
【００５６】
通常動作時、すなわち制御装置２に電圧供給される場合、接続エレメント３８は適合ユニット６を第１のスイッチング状態Ｓ１に切り換え、このことにより、Ｎｅｘｕｓデバッグインタフェース１８，３０を介して制御装置と影響装置４との間の直接的な接続が確立される。
【００５７】
本発明による解決手段には、制御装置がスイッチオフされている場合でもデータを永続的に保持するＳＲＡＭ３２が寄与する。制御装置がスイッチオンされている場合、このメモリの呼び出しは制御装置２のマイクロコントローラバス４２を介して行われる。制御装置２がスイッチオンされている場合、制御装置マイクロコントローラコア８はとりわけ制御装置２のデバッグインタフェース１８と通信する。制御装置がスイッチオン状態である場合には、チャネルセグメント３６Ｂ，３６Ｃを介して制御装置２のデバッグインタフェース１８と影響装置４のデバッグインタフェース３０との間で行われるデータ伝送は、適合ユニット６によって影響されないままにされる。というのも、ここではデバッグデータは、すなわちデバッグインタフェース１８，３０間で交換されるデータは、適合ユニット６によって通過させられるだけであるからだ。
【００５８】
制御装置がスイッチオフされている場合、適合ユニット６は（ここではチャネルセグメント３６Ａおよび３６Ｃを有する）デバッグチャネルに対するプロトコル情報の供給を引き継ぎ、システムがスイッチオンされている場合と同様にそれ以降も、影響装置４がデータにアクセスすることを許可する。このことにより、データは制御装置２のスイッチオフ時に準備され、制御装置２のスイッチオン後には直ちに使用することができる。このことは、冷間始動アプリケーションで必要とされる。制御装置２が別の状態データにも適合ユニット６のＳＲＡＭ３２を使用する場合には、後で制御装置のスイッチオフ過程が行われた場合でも、影響装置４はこの状態値を分析目的でトリガすることができる。
【００５９】
このような状態値はたとえば、制御装置によって制御されるシステム（たとえばモータ、ブレーキ、シャーシ等）の状態を表すその時点で取得されたセンサデータとすることができる。制御装置の計算の中間結果も、状態値としてＳＲＡＭ３２に格納することができる。
【００６０】
図１に示された影響装置４を使用する代わりに、たとえばデバッガ装置（たとえばローターバッハ（Lauterbach）デバッガ）等の別の影響装置を使用することも考えられる。「シミュレート」された制御装置バスのインプリメンテーション度に応じて、別の影響装置のより多くの関数またはより少ない関数が可能になるか、または影響装置４の小さい変更で可能になる。
【００６１】
以下で図２を詳細に説明する。同図は、本発明による適合ユニット６の別の実施例を概略的に示す。本発明は、この別の実施形態に限定されない。図２ではもう２度と説明しない図面の要素は、図１で同一の参照記号が付された要素に相応する。
【００６２】
図２に示された適合ユニット６の場合、接続エレメント３８を切り換えるためのトリガ信号４０はＦＰＧＡ３４によって供給される。トリガ信号４０の以下の別の択一的または付加的なソースを、図２の実施例で例として挙げる：
例Ａ）制御装置２のデバッグインタフェース１８から適合ユニット６の接続エレメント３８に繋がっている第６のチャネルセグメント５０６は、トリガ信号４０が該第６のチャネルセグメント５０６のデータフローから抽出されるように第１のフィルタエレメント５１に接続されている。
【００６３】
例Ｂ）影響装置４のデバッグインタフェース３０はとりわけ、第３のフィルタエレメント５３から抽出されるトリガ信号４０を供給する。
【００６４】
例Ｃ）マイクロコントローラバス４２によってトリガ信号４０が抽出される。マイクロコントローラバス４２上のデータフローからのこの信号の抽出は、有利には第２のフィルタエレメント５２によって行われる。
【００６５】
トリガ信号４０は実施例Ａ）〜Ｃ）では、最終的に接続エレメント３８のスイッチング状態の切り換えを引き起こす。
【００６６】
影響装置４と適合ユニット６との間のデータチャネルは、データフロー方向が影響装置４から出発して方向づけされているチャネルセグメント５０１，５０２および５０３と、データフロー方向が影響装置４の方向に方向づけされている第４のチャネルセグメント５０４とにシンボル的に分割されている。しかしこのことは、両データフロー方向に対してそれぞれ異なる線路を使用しなければならないことを意味するわけではない。
【００６７】
有利には、接続エレメント３８はＦＰＧＡ３４内に実装されており、影響装置４および適合ユニット６ないしはバス伝送システムを介してＦＰＧＡ３４に直接接続されており、有利には、影響装置４から出発する方向にも影響装置４に向かう方向にも同一のバス伝送システムが設けられている。第１のスイッチング素子７０１および第２のスイッチング素子７０２は接続エレメント３８の２つの主要構成部分を表し、これらの異なるデータフロー方向が第１のスイッチング素子７０１および第２のスイッチング素子７０２それぞれのスイッチング状態とどのように共働するかを示す。トリガ信号４０は両スイッチング素子７０１および７０２において、データフローの変化を引き起こす。このことを以下の例で示す。まず、制御装置が動作可能状態でない状態から出発する。このことにより、トリガ信号４０は接続エレメント３８の両スイッチング素子７０１および７０２においてスイッチング状態Ｓ２をトリガする。このスイッチング状態Ｓ２により、影響装置４から適合ユニット６へ転送しなければならないデータがもはや第２のチャネルセグメント５０２および第１のスイッチング素子７０１を介して制御装置デバッグインタフェース１８に到達しなくなる。このことも有利ではない。というのも、制御装置は「非動作可能」状態にあるからだ。しかしこのような状態でも、第１のチャネルセグメント５０１および第３のチャネルセグメント５０３を介して影響装置のデータはＦＰＧＡ３４へ転送され、プロトコルデータがＦＰＧＡから第５のチャネルセグメント５０５および第４のチャネルセグメント５０４を介して影響装置４に「応答」されるので、影響装置４に対する通信は、制御装置２との接続が存在するときと同様になる。
【００６８】
ここで図２の実施形態の制御装置が「制御装置動作可能」状態に切り替わると、トリガ信号４０によって接続エレメント３８の両スイッチング素子７０１および７０２は第１のスイッチング状態Ｓ１に移行される。このことにより、影響装置４からチャネルセグメント５０１，５０２および５０６を介して制御装置２までのデータ伝送が可能になる。（制御装置２から影響装置４への）逆方向のデータ伝送は、第６のチャネルセグメント５０６および第４のチャネルセグメント５０４を介して行うことができる。
【００６９】
第１のスイッチング状態Ｓ１では、プロトコルデータを影響装置へ送信するためにＦＰＧＡ３４は必要とされず（というのも、プロトコルデータは「制御装置動作可能」状態で制御装置２自体から供給されるからである）、適合ユニット６は影響装置４と制御装置２との間のデータトラフィックを主に通過させることだけを行うべきであるが、図２の本発明の実施形態では接続位置６０１に、影響装置４から出発するデータチャネルの分岐が設けられている。接続位置６０１の分岐によって、第１のスイッチング状態Ｓ１の場合には、影響装置４のデバッグインタフェース３０に由来するデータが制御装置２のデバッグインタフェース１８へ転送され、かつＦＰＧＡ３４へも転送される。
【００７０】
ここでＦＰＧＡ３４は、たとえば第１のスイッチング状態１で第１のチャネルセグメント５０１および第３のチャネルセグメント５０３を（も）介してＦＰＧＡ３４へ転送された転送データに依存して、第１のスイッチング素子７０１および／または第２のスイッチング素子７０２のスイッチング状態の変化が引き起こされるように構成することができる。
【００７１】
ＦＰＧＡ３４から第１のノード４０１まで繋がっておりさらには接続エレメント３８まで繋がっている破線により、Ｓ１（第１のスイッチング状態）からＳ２（第２のスイッチング状態）へのスイッチング状態の変化をトリガするため、または逆のスイッチング状態の変化をトリガするために、ＦＰＧＡ３４に由来するトリガ信号４０も使用できることが明らかになる。これは、マイクロコントローラバス４２を介してトリガ信号４０を供給することに対する択一的手段または補足的手段である。
【００７２】
補足的に、接続エレメント３８に対するトリガ信号４０のオプショナルな出発点を示す別の破線を参照されたい。すでに述べたように、影響装置４のデバッグインタフェース３０から信号４０が出力され、これは第２のノード４０２へ伝送され、さらにここから接続エレメント４８へ伝送される。相応の破線は、トリガ信号４０の上記ソースに対して択一的または補足的に、このトリガ信号が影響装置４から（ここではとりわけ、該影響装置４のデバッグインタフェース３０から。しかし、このことは排他的ではない）出力されることを示す。
【００７３】
制御装置２のデバッグインタフェース１８と適合ユニット６の接続エレメント３８とを接続するバスの第６のチャネルセグメント５０６から、またはデバッグインタフェース１８自体から、切り換え信号４０を第３のノード４０３へ伝送することもできる。この切り換え信号４０は有利には、第１のフィルタエレメント５１によってチャネルセグメント５０６上のデータフローから抽出される。第３のノード４０３から切り換え信号４０は、図２において第３のノード４０３から第２のノード４０２を介して接続エレメント３８まで繋がっている破線によって示されているように、接続エレメント３８に到達する。上記では挙げなかった、切り換え信号４０を供給するための別の変形形態に、制御装置２の別個のデジタル出力側（図表示されていない）が切り換え信号４０の（場合によっては付加的な）ソースとして設けられる変形形態がある。有利には、切り換え信号４０は上記のデジタル出力側から、ノード点４０１，４０２または４０３のうち１つへ伝送され、ここから接続エレメント３８に到達する。
【００７４】
なお、本願の原出願（特願２００８−１０２５６３）の出願当初の特許請求の範囲は以下の通りである：
［請求項１］
制御装置（２）と該制御装置（２）に影響するための少なくとも１つの影響装置（４）との間のデータ接続部における選択的な構成を行うための適合ユニット（６）において、
メモリ（３２）を有し、
該メモリ（３２）には、影響装置（４）と制御装置（２）との間のデータ伝送のデータの少なくとも一部が記憶され、スイッチオンされた該制御装置（２）のマイクロコントローラによって読み出され、かつ／または書き込まれるように構成されていることを特徴とする、適合ユニット。
［請求項２］
影響装置（４）と制御装置（２）との間を直接的にデータ接続するかまたは択一的に前記適合ユニット内のメモリ（３２）の中間接続によってデータ接続するための少なくとも１つの接続エレメント（３８）を有し、
該接続エレメント（３８）は、前記制御装置（２）の状態に依存して切り換えられる、請求項１記載の適合ユニット。
［請求項３］
前記接続エレメント（３８）は少なくとも１つのプログラミング可能なユニットを有する、請求項２記載の適合ユニット。
［請求項４］
前記接続エレメント（３８）は、再プログラミング可能なハードウェア構成エレメントである、請求項３記載の適合ユニット。
［請求項５］
前記接続エレメント（３８）はＦＰＧＡ内にインプリメントされている、請求項２記載の適合ユニット。
［請求項６］
前記接続エレメント（３８）に、前記適合ユニット内に存在しマイクロコントローラバス（４２）に接続されているフィルタエレメント（５２）からトリガ信号（４０）が供給されるように構成されている、請求項２記載の適合ユニット。
［請求項７］
前記接続エレメント（３８）に、前記影響装置（４）のデバッグインタフェース（３０）から送出され第３のフィルタエレメント（５３）によって抽出されたトリガ信号（４０）が供給されるように構成されている、請求項２記載の適合ユニット。
［請求項８］
前記接続エレメント（３８）はマイクロコントローラ構成エレメントである、請求項２または７記載の適合ユニット。
［請求項９］
前記接続エレメント（３８）は、離散的な能動的および受動的な電子的素子を有する回路である、請求項２記載の適合ユニット。
［請求項１０］
前記メモリ（３２）はＳＲＡＭ（３２）またはＭＲＡＭエレメントまたはＦＲＡＭエレメントである、請求項１から９までのいずれか１項記載の適合ユニット。
［請求項１１］
影響装置（４）および制御装置にデータ接続するための少なくとも１つのデバッグインタフェースが設けられており、
該デバッグインタフェースは、制御装置および影響装置のインタフェースに相応する、請求項１から１０までのいずれか１項記載の適合ユニット。
［請求項１２］
前記デバッグインタフェースＮＥＸＵＳインタフェースである、請求項１１記載の適合ユニット。
［請求項１３］
前記影響装置（４）または前記制御装置（２）の組み込み部分である、請求項１から１０までのいずれか１項記載の適合ユニット。
［請求項１４］
少なくとも１つの制御装置（２）と、該制御装置（２）に影響するための少なくとも１つの影響装置（４）とを備えたテストシステムの動作方法において、
該影響装置（４）は、データ接続部を介して該制御装置（２）に接続されており、
・該制御装置（２）によって固有のメモリとして呼び出される外部メモリを供給するステップと、
・デバッグチャネル上にプロトコルデータを供給するステップと、
・制御装置（２）と影響装置（４）との間のデータ接続部および／または適合ユニット（６）と影響装置（４）との間のデータ接続部において、制御データおよび／または有効データおよび／または命令を供給するステップと、
・該制御装置（２）の通信プロトコルデータを使用するか、または該制御装置（２）の通信プロトコルデータに相応する通信プロトコルデータを使用して、外部メモリと影響装置（４）との間に通信部を形成するステップと、
・該制御装置（２）に対する制御データおよび／または有効データおよび／または命令を該影響装置（４）から該外部メモリに書き込むステップと、
・該外部メモリの読み出しで該制御装置（２）をスタートするステップと、
・制御装置（２）および影響装置（４）に該通信部を引き渡すステップ
とを有することを特徴とする、動作方法。
［請求項１５］
前記通信部を制御装置（２）および影響装置（４）に引き渡した後、前記外部メモリを該影響装置（４）から結合解除する、請求項１４記載の動作方法。
［請求項１６］
前記外部メモリは適合ユニット（６）内に配置されている、請求項１３または１５記載の動作方法。
［請求項１７］
前記データ通信は、デバッグインタフェース（２）を介して制御装置（２）と影響装置（４）と適合ユニット（６）とへ行われる、請求項１６記載の動作方法。
［請求項１８］
制御装置を検査および較正するためのテストシステムにおいて、
該制御装置（２）自体と、影響装置（４）と、請求項１から１２までのいずれか１項記載の適合ユニット（６）とを有することを特徴とする、テストシステム。
【符号の説明】
【００７５】
２    制御装置
４    影響装置
６    適合ユニット
８    マイクロコントローラコア
１０  フラッシュメモリ
１２  ＲＡＭメモリ
１４  ＣＡＮインタフェース
１６  ＣＡＮバス
１８  デバッグインタフェース
２０  影響装置マイクロコントローラ
２２  ＲＯＭメモリ
２４  ＲＡＭメモリ
２６  インタフェース
２８  インタフェース
３０  デバッグインタフェース
３２  ＳＲＡＭ
３４  ＦＰＧＡ
３６Ａ，３６Ｂ，３６Ｃ  チャネルセグメント
３８  接続エレメント
４０  トリガ信号
４０１  第１のノード
４０２  第２のノード
４０３  第３のノード
４２  マイクロコントローラバス
５０１，５０２，５０３，５０４，５０５，５０６  チャネルセグメント
６０１  接続位置
７０１，７０２  スイッチング素子
【図１】
0005474247.tif 000002
【図２】
0005474247.tif 000003