(57)【特許請求の範囲】
【請求項１】
マトリックス状に構成されたメモリセルアレイからなる不揮発性半導体メモリ装置であって、
複数ビットからなるアドレス信号に応じて前記メモリセルアレイの少なくとも読み出しアドレスを指定するための選択信号を前記メモリセルアレイに対して生成するデコーダと、
前記メモリセルアレイの使用モードを示す情報を保持した情報保持手段と、
前記情報保持手段の保持情報に応じて前記アドレス信号の複数ビットの少なくとも１ビットの論理値を固定し、その論理値の固定を行った前記アドレス信号を前記デコーダに供給するモード設定手段と、を備え、
前記メモリセルアレイは、複数のワードラインと、各々がドレイン端子及びソース端子側の各々に電荷蓄積部を有し前記ワードラインの各々にゲート端子が接続されたＭＯＳＦＥＴ構造を有する複数のメモリセルと、前記メモリセルの各々の前記ドレイン端子及び前記ソース端子にそれぞれ接続された複数のビットラインと、を含み、前記メモリセルの各々の前記電荷蓄積部に電荷が注入されることによりデータを記憶し、
前記情報保持手段の保持情報が前記使用モードとして第１モードを示すとき前記モード設定手段は前記アドレス信号の複数ビットのうちの第１ビットの論理値を固定し、前記デコーダは前記ビットラインに関する接続を制限して前記複数のメモリセルの各々の前記ドレイン端子側の電荷蓄積部及び前記ソース端子側の電荷蓄積部のいずれか一方のみを使用するように前記選択信号を生成し、
前記情報保持手段の保持情報が前記使用モードとして第２モードを示すとき前記モード設定手段は前記アドレス信号の複数ビットのうちの第２ビットの論理値を固定し、前記デコーダは前記複数のワードラインのうちの少なくとも１つのワードラインだけに前記ゲート端子が接続されたメモリセルのみを使用するように前記選択信号を生成し、
前記情報保持手段の保持情報が前記使用モードとして第３モードを示すとき前記モード設定手段は前記アドレス信号の複数ビットのうちの前記第１ビット及び前記第２ビット各々の論理値を固定し、前記デコーダは前記複数のワードラインのうちの少なくとも１つのワードラインだけに前記ゲート端子が接続されたメモリセルのみを使用し、かつ前記ビットラインに関する接続を制限して前記ドレイン端子側の電荷蓄積部及び前記ソース端子側の電荷蓄積部のいずれか一方のみを使用するように前記選択信号を生成することを特徴とする不揮発性半導体メモリ装置。
【請求項２】
前記情報保持手段の保持情報が前記使用モードとして第２モードを示すとき前記デコーダは前記複数のワードラインのうちの半分のワードラインだけに前記ゲート端子が接続されたメモリセルのみを使用するように前記選択信号を生成し、
前記情報保持手段の保持情報が前記使用モードとして第３モードを示すとき前記デコーダは前記複数のワードラインのうちの半分のワードラインだけに前記ゲート端子が接続されたメモリセルのみを使用し、かつ前記ビットラインに関する接続を制限して前記ドレイン端子側の電荷蓄積部及び前記ソース端子側の電荷蓄積部のいずれか一方のみを使用するように前記選択信号を生成することを特徴とする請求項１記載の不揮発性半導体メモリ装置。
【請求項３】
複数のメモリセルと、前記複数のメモリセルの使用領域と未使用領域との少なくとも一方を保存情報として示す情報保持手段と、前記情報保持手段の保存情報に応じて前記複数のメモリセルの使用領域だけを少なくとも読み出し可能にする制限手段と、を有する不揮発性半導体メモリ装置の再利用方法であって、
前記情報保持手段の保存情報を読み取るステップと、
読み取った保存情報に応じて前記複数のメモリセルの使用領域及び未使用領域を判別するステップと、
前記複数のメモリセルの使用領域のデータを消去するステップと、
前記複数のメモリセルの未使用領域を使用領域にするように前記情報保持手段の保存情報を変更するステップと、
前記複数のメモリセルの未使用領域にデータを書き込むステップと、を備えることを特徴とする再利用方法。
【請求項４】
マトリックス状に構成されたメモリセルアレイからなる不揮発性半導体メモリ装置であって、
前記メモリセルアレイは、複数のワードラインと、各々がドレイン端子及びソース端子側の各々に電荷蓄積部を有し前記ワードラインの各々にゲート端子が接続されたＭＯＳＦＥＴ構造を有する複数のメモリセルと、前記メモリセルの各々の前記ドレイン端子及び前記ソース端子にそれぞれ接続された複数のビットラインと、を含み、前記メモリセルの各々の前記電荷蓄積部に電荷が注入されることによりデータを記憶し、
前記不揮発性半導体メモリ装置は、
前記複数のメモリセルの前記ドレイン端子側の電荷蓄積部及び前記ソース端子側の電荷蓄積部のいずれか一方を選択する情報を示す第１ビットと前記複数のワードラインを選択する情報を示す第２ビットを少なくとも含むアドレス信号に応じて、前記メモリセルアレイの少なくとも読み出しアドレスを指定するための選択信号を前記メモリセルアレイに対して生成するデコーダと、
前記メモリセルアレイの使用モードを示す情報を保持した情報保持手段と、
前記第１ビット及び前記第２ビットのうちの少なくとも１ビットの論理値を前記情報保持手段の保持情報に応じて固定し、その論理値の固定を行った前記アドレス信号を前記デコーダに供給するモード設定手段と、を備えることを特徴とする不揮発性半導体メモリ装置。
【請求項５】
前記情報保持手段は前記情報の書き換え可能なメモリからなるセルヒューズであることを特徴とする請求項１又は４記載の不揮発性半導体メモリ装置。
【請求項６】
前記情報保持手段は前記メモリセルアレイの一部のメモリからなるからなることを特徴とする請求項１、４、５いずれか１つに記載の不揮発性半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、再利用を可能にした不揮発性半導体メモリ装置及びその再利用方法に関する。
【背景技術】
【０００２】
１つのメモリセルに２つの電荷蓄積部を有し、各電荷蓄積部に論理データ（“０”又は“１”）を記憶することにより１つのメモリセル当たり２ビットの記憶容量を有する不揮発性半導体メモリ装置が知られている（特許文献２及び３参照）。このようなメモリ装置で使用されるメモリセルは例えばｎＭＯＳＦＥＴ構造を有し、ドレイン端子側とソース端子側に互いに離間して形成された２つの電荷蓄積部を有する。電荷蓄積部に電荷が蓄積された状態を例えばデータ“０”に対応させ、電荷が蓄積されていない状態を例えばデータ“１”に対応させることにより各電荷蓄積部に１ビット、１メモリセル当たり２ビットのデータを記憶させることが可能となる。かかるメモリセルへのデータの書き込み、読み出し及び消去は、例えば以下の方法により行われる。
【０００３】
例えば、ドレイン端子側の電荷蓄積部にデータ“０”の書き込みを行う場合には、ドレイン端子およびゲート端子に正電圧を印加し、ソース端子を接地電圧とする。これにより、ドレイン側の電荷蓄積部にホットエレクトロンが注入され、これが保持されてデータ“０”が書き込まれる。
【０００４】
次に、ドレイン端子側の電荷蓄積部に記憶されたデータの読出しを行う場合には、ソース端子およびゲート端子に正電圧を印加し、ドレイン端子を接地電圧とする。この時ドレイン側の電荷蓄積部に電荷が蓄積されていない場合、すなわち当該電荷蓄積部にデータ“１”が記録されている場合、比較的大きな読出し電流が得られる。一方、ドレイン側の電荷蓄積部に電荷が蓄積されている場合、すなわち当該電荷蓄積部にデータ“０”が記録されている場合、蓄積された電荷の影響により読出し電流はデータ“１”が記録されている場合と比較して小さくなる。このように、電荷蓄積部内の電荷の有無によって、読み出し電流の大きさに差が表れるため、この読出し電流の大小を判定することによりデータの読み出しを行うことができる。
【０００５】
次に、ドレイン端子側の電荷蓄積部に記憶されたデータの消去を行う場合には、ドレイン端子に正電圧を印加し、ゲート端子に０又は負電圧を印加し、ソース端子をオープン状態とする。これにより、ドレイン領域近傍で発生したホットホールが電荷蓄積部に注入され、電荷蓄積部に蓄積されている電荷が中和されることによりデータの消去がなされる。
【０００６】
このような半導体メモリ装置に対して、プログラムを書き込んで装置へ搭載する用途が存在している。ユーザ側で必要に応じて何度も書き換えるケースも存在する。このような場合、特許文献１に示されているようにセキュリティが問題となる。
【０００７】
それに対しＥＥＰＲＯＭでありながら、書込み機能を制限した状態で、プログラム等のデータを書き込んで出荷する形態とすることでセキュリティは保たれるものの、ユーザ側で当該書込み済みのメモリ装置が使用されずに残った場合、ユーザにとっては不要なものとなってしまう。
【０００８】
従来、このような不要な書き込み済みメモリ装置がユーザ側に未使用のままある場合に、その未使用のメモリを買い取ってデータの消去とその後、再度必要なデータを書き込んで出荷するビジネスが検討されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００９−１４６００８号公報
【特許文献２】特開平０９−９１９７１号公報
【特許文献３】特開２０１０−２７１６２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、例えば、特許文献３に記載されているような１つのメモリセル内に２つの電荷蓄積部を有するメモリ構造の場合には、単純に消去後の特性が劣化し、初期書込み時ほど良好な特性が取れない場合がある。また、２つの電荷蓄積部各々に書き込むことから劣化により２つの電荷蓄積部が互いに干渉を受けやすくなるという現象が存在することも把握されている。現時点では、再利用（リユース）を目的として回路設計や素子設計を行なっていないため思い描いたビジネス展開が難しい。
【００１１】
そこで、本発明の目的は、かかる点を鑑みてなされたものであり、再利用しても特性の劣化なく良好に使用することができる不揮発性半導体メモリ装置及び再利用方法を提供することである。
【課題を解決するための手段】
【００１２】
本発明の不揮発性半導体メモリ装置は、マトリックス状に構成されたメモリセルアレイからなる不揮発性半導体メモリ装置であって、複数ビットからなるアドレス信号に応じて前記メモリセルアレイの少なくとも読み出しアドレスを指定するための選択信号を前記メモリセルアレイに対して生成するデコーダと、前記メモリセルアレイの使用モードを示す情報を保持した情報保持手段と、前記情報保持手段の保持情報に応じて前記アドレス信号の複数ビットの少なくとも１ビットの論理値を固定し、その論理値の固定を行った前記アドレス信号を前記デコーダに供給するモード設定手段と、を備え、前記メモリセルアレイは、複数のワードラインと、各々がドレイン端子及びソース端子側の各々に電荷蓄積部を有し前記ワードラインの各々にゲート端子が接続されたＭＯＳＦＥＴ構造を有する複数のメモリセルと、前記メモリセルの各々の前記ドレイン端子及び前記ソース端子にそれぞれ接続された複数のビットラインと、を含み、前記メモリセルの各々の前記電荷蓄積部に電荷が注入されることによりデータを記憶し、前記情報保持手段の保持情報が前記使用モードとして第１モードを示すとき前記モード設定手段は前記アドレス信号の複数ビットのうちの第１ビットの論理値を固定し、前記デコーダは前記ビットラインに関する接続を制限して前記複数のメモリセルの各々の前記ドレイン端子側の電荷蓄積部及び前記ソース端子側の電荷蓄積部のいずれか一方のみを使用するように前記選択信号を生成し、前記情報保持手段の保持情報が前記使用モードとして第２モードを示すとき前記モード設定手段は前記アドレス信号の複数ビットのうちの第２ビットの論理値を固定し、前記デコーダは前記複数のワードラインのうちの少なくとも１つのワードラインだけに前記ゲート端子が接続されたメモリセルのみを使用するように前記選択信号を生成し、前記情報保持手段の保持情報が前記使用モードとして第３モードを示すとき前記モード設定手段は前記アドレス信号の複数ビットのうちの前記第１ビット及び前記第２ビット各々の論理値を固定し、前記デコーダは前記複数のワードラインのうちの少なくとも１つのワードラインだけに前記ゲート端子が接続されたメモリセルのみを使用し、かつ前記ビットラインに関する接続を制限して前記ドレイン端子側の電荷蓄積部及び前記ソース端子側の電荷蓄積部のいずれか一方のみを使用するように前記選択信号を生成することを特徴とマトリックス状に構成されたメモリセルアレイからなる不揮発性半導体メモリ装置であって、前記メモリセルアレイの使用モードを示す情報を保持した情報保持手段と、複数ビットからなるアドレス信号に応じて前記メモリセルアレイの少なくとも読み出しアドレスを指定するための選択信号を前記メモリセルアレイに対して生成するデコーダと、前記情報保持手段の保持情報に応じて前記アドレス信号の複数ビットの少なくとも１ビットの論理値を固定し、その論理値の固定を行った前記アドレス信号を前記デコーダに供給するモード設定手段と、を備えることを特徴としている。
また、本発明の不揮発性半導体メモリ装置は、マトリックス状に構成されたメモリセルアレイからなる不揮発性半導体メモリ装置であって、前記メモリセルアレイは、複数のワードラインと、各々がドレイン端子及びソース端子側の各々に電荷蓄積部を有し前記ワードラインの各々にゲート端子が接続されたＭＯＳＦＥＴ構造を有する複数のメモリセルと、前記メモリセルの各々の前記ドレイン端子及び前記ソース端子にそれぞれ接続された複数のビットラインと、を含み、前記メモリセルの各々の前記電荷蓄積部に電荷が注入されることによりデータを記憶し、前記不揮発性半導体メモリ装置は、前記複数のメモリセルの前記ドレイン端子側の電荷蓄積部及び前記ソース端子側の電荷蓄積部のいずれか一方を選択する情報を示す第１ビットと前記複数のワードラインを選択する情報を示す第２ビットを少なくとも含むアドレス信号に応じて、前記メモリセルアレイの少なくとも読み出しアドレスを指定するための選択信号を前記メモリセルアレイに対して生成するデコーダと、
前記メモリセルアレイの使用モードを示す情報を保持した情報保持手段と、
前記第１ビット及び前記第２ビットのうちの少なくとも１ビットの論理値を前記情報保持手段の保持情報に応じて固定し、その論理値の固定を行った前記アドレス信号を前記デコーダに供給するモード設定手段と、を備えることを特徴としている。
【００１３】
本発明の再利用方法は、複数のメモリセルと、前記複数のメモリセルの使用領域と未使用領域との少なくとも一方を保存情報として示す情報保持手段と、前記情報保持手段の保存情報に応じて前記複数のメモリセルの使用領域だけを少なくとも読み出し可能にする制限手段と、を有する不揮発性半導体メモリ装置の再利用方法であって、前記情報保持手段の保存情報を読み取るステップと、読み取った保存情報に応じて前記複数のメモリセルの使用領域及び未使用領域を判別するステップと、前記複数のメモリセルの使用領域のデータを消去するステップと、前記複数のメモリセルの未使用領域を使用領域にするように前記情報保持手段の保存情報を変更するステップと、前記複数のメモリセルの未使用領域にデータを書き込むステップと、を備えることを特徴としている。
【発明の効果】
【００１４】
本発明の半導体メモリ装置及び再利用方法によれば、情報保持手段に保持したメモリセルアレイの使用モードを示す情報に応じて複数のメモリセルの使用領域を制限して使用するので、再利用しても特性の劣化なく良好に使用することができる。例えば、各々が２つの電荷蓄積部を有するメモリ構造の複数のメモリセルからなるメモリセルアレイの場合には使用領域を一方の電荷蓄積部のみとして選択的に設定することができるので、２つの電荷蓄積部間の干渉を防止することができ、また、再利用してもより良好に使用することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明による不揮発性半導体メモリ装置を示すブロック図である。
【図２】図１の装置中のメモリセルアレイの内部構成を示す回路図である。
【図３】図１の装置中の入力選択回路の動作を示すフローチャートである。
【図４】第１モード時の入力選択回路の出力Ａ１，Ａ２を示す図である。
【図５】第２モード時の入力選択回路の出力Ａ１，Ａ２を示す図である。
【図６】第２モード時のメモリセルアレイ内の２つの記憶領域を示す図である。
【図７】第３モード時の入力選択回路の出力Ａ１，Ａ２を示す図である。
【図８】再利用のための設定動作を示すフローチャートである。
【発明を実施するための形態】
【００１６】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【００１７】
図１は本発明の第１の実施例として不揮発性半導体メモリ装置の構成を示している。この半導体メモリ装置は、入力選択回路１、セルヒューズ２、デコーダ３及びメモリセルアレイ４を備えている。入力選択回路１には入力アドレス信号（ｉビットＡ１〜Ａｉ：ｉは３以上の整数）のうちの２ビットＡ１，Ａ２が供給される。入力選択回路１にはセルヒューズ２が接続されている。セルヒューズ２は不揮発性のメモリ素子からなる情報保持手段であり、セルヒューズ２の記憶内容（保持内容）については通常、この半導体メモリ装置のメーカで消去や変更等の設定が行われ、ユーザにはそれらの設定が不可能にされている。入力選択回路１はセルヒューズ２の記憶内容に応じてアドレス信号の２ビットＡ１，Ａ２を初期設定する。初期設定としては、第１モードではＡ１:固定、Ａ２:スルー、第２モードでは、Ａ１:スルー、Ａ２:固定、第３モードでは、Ａ１:固定、Ａ２:固定となる。固定とは第１モードの場合にはビットＡ１をその入力レベルに拘わらず例えば、論理１に相当する高レベルに固定することである。第２モードの場合にはビットＡ２をその入力レベルに拘わらず例えば、論理１に相当する高レベルに固定することである。第３モードの場合にはビットＡ１，Ａ２双方をその入力レベルに拘わらず例えば、論理１に相当する高レベルに固定することである。
【００１８】
デコーダ３には入力選択回路１からアドレス信号の２ビットＡ１，Ａ２が供給され、アドレスの残りビットＡ３〜Ａｉは入力選択回路１を介することなく供給される。なお、アドレスの残りビットＡ３〜Ａｉは入力選択回路１を介してそのまま供給されても良い。デコーダ３はアドレス信号Ａ１〜Ａｉに応じてメモリセルアレイ４の選択信号ＤＳ０〜ＤＳ３、ＳＳ０，ＳＳ１、ＧＳ１〜ＧＳｍを生成する。選択信号ＤＳ０〜ＤＳ３、ＳＳ０，ＳＳ１はメモリセルアレイ４のビットラインＢＬ０，ＢＬ１，．．．ＢＬｋ（ＢＬｋは図示せず）を選択する信号であり、ＧＳ１〜ＧＳｍはメモリセルアレイ４のワードラインＷＬ１〜ＷＬｍを選択する信号である。ｋは以下に説明するメモセルアレイ４のメモリセル部６の列数（図２の横方向のメモリセル数）であり、ｍはメモセルアレイ４のメモリセル部６の行数（図２の縦方向のメモリセル数）である。
【００１９】
メモリセルアレイ４は図２に示すように、ビットライン選択部５Ａ，５Ｂとセルアレイ部６とからなる。ビットライン選択部５Ａは選択信号ＤＳ０，ＤＳ２、ＳＳ１に応じてビットラインＢＬの偶数ラインの選択を行い、ビットライン選択部５Ｂは選択信号ＤＳ１，ＤＳ３、ＳＳ０に応じてビットラインＢＬの奇数ラインの選択を行う。ビットライン選択部５Ａには選択信号ＤＳ０に応じてオンオフするスイッチングトランジスタＤＴ０１，ＤＴ０２，．．．と、選択信号ＤＳ２に応じてオンオフするスイッチングトランジスタＤＴ２１，ＤＴ２２，．．．と、選択信号ＳＳ１に応じてオンオフするスイッチングトランジスタＳＴ１１，ＳＴ１２，．．．とが備えられている。 ビットライン選択部５Ｂには選択信号ＤＳ１に応じてオンオフするスイッチングトランジスタＤＴ１１，ＤＴ１２，．．．と、選択信号ＤＳ３に応じてオンオフするスイッチングトランジスタＤＴ３１，ＤＴ３２，．．．と、選択信号ＳＳ０に応じてオンオフするスイッチングトランジスタＳＴ０１，ＳＴ０２，．．．とが備えられている。
【００２０】
トランジスタＤＴ０１，ＤＴ０２，．．．、ＤＴ１１，ＤＴ１２，．．．、ＤＴ２１，ＤＴ２２，．．．、及びＤＴ３１，ＤＴ３２，．．．各々のドレインは共通電源ラインＳＵＰに接続されている。トランジスタＤＴ１１のソースはビットラインＢＬ０に接続され、トランジスタＳＴ１１のドレイン及びＤＴ２１のソースはビットラインＢＬ１に接続され、トランジスタＳＴ０１のドレイン及びＤＴ３１のソースはビットラインＢＬ２に接続され、以下、同様に接続されるので説明を省略する。
【００２１】
セルアレイ部６はマトリックス状に形成された複数のメモリセルＭＣ１１〜ＭＣｍｋ（ＭＣｍｋは図示せず）からなる。各メモリセル１１〜ＭＣｍｋはｎＭＯＳＦＥＴ構造からなる。同一行のメモリセルＭＣ１１〜ＭＣ１ｋの各ゲートはワードラインＷＬ１に接続され、メモリセルＭＣ２１〜ＭＣ２ｋの各ゲートはワードラインＷＬ２に接続され、．．．、メモリセルＭＣｍ１〜ＭＣｍｋの各ゲートはワードラインＷＬｍに接続されている。同一列のメモリセルＭＣ１１〜ＭＣｍ１の各ドレイン端子はビットラインＢＬ０に接続され、メモリセルＭＣ１１〜ＭＣｍ１の各ソース端子及びメモリセルＭＣ１２〜ＭＣｍ２の各ドレイン端子はビットラインＢＬ１に接続され、．．．、メモリセルＭＣ１(ｋ−１)〜ＭＣｍ(ｋ−１)の各ソース端子及びメモリセルＭＣ１ｋ〜ＭＣｍｋの各ドレイン端子はビットラインＢＬ(ｋ−１)に接続され、メモリセルＭＣ１ｋ〜ＭＣｍｋの各ソース端子はビットラインＢＬｋに接続されている。
【００２２】
トランジスタＳＴ０１，ＳＴ０２，．．．及びＳＴ１１，ＳＴ１２，．．．の各ソースがビット読み出しラインであり、ライン毎に電流検出用のセンスラッチ回路（図示せず）に接続される。
【００２３】
かかる構成の半導体メモリ装置においては、例えば、電源投入直後に、図３に示すように、入力選択回路１がセルヒューズ２の記憶内容に応じて初期設定が第１モード〜第３モードのいずれであるかを判別する（ステップＳ１）。入力選択回路１はセルヒューズ２の記憶内容に応じて初期設定として第１モードに設定された場合には、図４に示すように、アドレス信号のうちのビットＡ１を例えば、論理１に相当する高レベルＡＨ１に固定して出力し、ビットＡ２をそのまま出力する（ステップＳ２）。このように第１モードで初期設定された半導体メモリ装置の場合には、デコーダ３のＡ１入力が固定されるので、選択信号ＤＳ０〜ＤＳ３、ＳＳ０，ＳＳ１は各メモリセルＭＣ１１〜ＭＣｍｋのドレイン端子側及びソース端子側のいずれか一方の電荷蓄積部（図示せず）のみを記憶のために使用するように生成される。すなわち、全メモリセルＭＣ１１〜ＭＣｍｋ各々は２ビット記憶セルではなく、１ビットだけの記憶の１ビット記憶セルとして使用される。
【００２４】
次に、入力選択回路１はセルヒューズ２の記憶内容に応じて初期設定として第２モードに設定された場合には、図５に示すように、アドレス信号のうちのビットＡ２を例えば、論理１に相当する高レベルＡＨ２に固定して出力し、ビットＡ１をそのまま出力する（ステップＳ３）。このように第２モードで初期設定された半導体メモリ装置の場合には、デコーダ３のＡ２入力が固定されるので、選択信号ＧＳ１〜ＧＳｍはワードラインＷＬ１〜ＷＬｎ（ｎは１以上の整数）に対応したメモリセルとワードラインＷＬ(ｎ＋１)〜ＷＬｍに対応したメモリセルとのいずれか一方のみを記憶のために使用するように生成される。ここでは、ｍ＝２ｎであるので、全メモリセルＭＣ１１〜ＭＣｍｋの半分だけが２ビット記憶セルとして使用され、残りの半分は全く使用されない。すなわち、図６に示すように、一点鎖線Ａで囲まれたワードラインＷＬ１〜ＷＬｎに対応した記憶領域と、一点鎖線Ｂで囲まれたワードラインＷＬ(ｎ＋１)〜ＷＬｍに対応した記憶領域とのうちのいずれか一方が用いられる。そのどちらが用いられるかはセルヒューズ２の記憶内容で決定される。
【００２５】
更に、入力選択回路１はセルヒューズ２の記憶内容に応じて初期設定として第３モードに設定された場合には、図７に示すように、アドレス信号のうちのビットＡ１を例えば、論理１に相当する高レベルＡＨ１に固定して出力し、アドレス信号のうちのビットＡ２を例えば、論理１に相当する高レベルＡＨ２に固定して出力する（ステップＳ４）。このように第３モードで初期設定された半導体メモリ装置の場合には、デコーダ３のＡ１，Ａ２入力が固定されるので、選択信号ＤＳ０〜ＤＳ３、ＳＳ０，ＳＳ１は各メモリセルＭＣ１１〜ＭＣｍｋのドレイン端子側及びソース端子側のいずれか一方の電荷蓄積部のみを記憶のために使用するように生成され、選択信号ＧＳ１〜ＧＳｍはワードラインＷＬ１〜ＷＬｎ（ｎは１以上の整数）に対応したメモリセルとワードラインＷＬ(ｎ＋１)〜ＷＬｍに対応したメモリセルとのいずれか一方のみを記憶のために使用するように生成される。ここでは、ｍ＝２ｎであるので、全メモリセルＭＣ１１〜ＭＣｍｋの半分だけが１ビット記憶セルとして使用され、残りの半分は全く使用されない。記憶容量としては全記憶容量の１／４が使用可能となる。
【００２６】
上記の第１モードでは、２ビット記憶セルとしての全メモリセルＭＣ１１〜ＭＣｍｋ各々をドレイン端子側電荷蓄積部又はソース端子側電荷蓄積部だけで１ビット記憶セルとして使用するので、電流ウィンドウを拡大させることができる。０と１の論理値の判定が容易にでき、メモリ装置の歩留の向上を図ることができる。メモリセルの一方の電荷蓄積部のみに電荷を注入する書込みのため、双方の電荷蓄積部を使用した場合において他方の電荷蓄積部への電流漏れによる他方の電荷蓄積部の電荷量に影響を与える干渉が防止され、書き込み時のデータの確認の必要がないので、書き込みの時間短縮を図ることができる。更に、全メモリセルＭＣ１１〜ＭＣｍｋ各々をドレイン端子側の電荷蓄積部及びソース端子側の電荷蓄積部のいずれか一方だけで１ビット記憶セルとして使用した場合には、その使用による記憶データを消去し、セルヒューズ２の記憶内容を変更することにより全メモリセルＭＣ１１〜ＭＣｍｋ各々をドレイン端子側の電荷蓄積部及びソース端子側の電荷蓄積部の他方だけで１ビット記憶セルとしてメモリ装置を再度使うことができ、最低１回の書き換えが可能となる。
【００２７】
第２モードでは、メモリ装置のセルアレイ部６が２分割されて使用されるので、使用済みのメモリセルと未使用のメモリセルとに分けられるので、セルヒューズ２の記憶内容を変更することにより未使用のメモリセルを使うことにより、最低１回のデータの書き換えが可能となる。
【００２８】
第３モードでは、記憶容量の１／４だけが使用されるので、セルヒューズ２の記憶内容を変更することにより使用領域を変更することができ、最低３回のデータの書き換えが可能となる。また、第１モードと同様に、ドレイン端子側電荷蓄積部又はソース端子側電荷蓄積部だけで１ビット記憶セルとして使用するので、電流ウィンドウを拡大させることができる。電流ウィンドウ拡大により、０と１の論理値の判定が容易にでき、メモリ装置の歩留の向上を図ることができる。また、メモリセルの一方の電荷蓄積部のみに電荷を注入する書込みのため双方の電荷蓄積部間の干渉がなく、１回の書込みで完了するので書き込みの時間短縮を図ることができる。
【００２９】
なお、上記した実施例おいては、２ビット型メモリセルを備えた不揮発性半導体メモリ装置が示されたが、本発明は４ビット型メモリセル等の他のマルチビット型メモリセルの不揮発性半導体メモリ装置に適用することができる。また、上記した第２モードのように使用するメモリセル領域だけを限定設定するならば、本発明は単ビット型のメモリセルの不揮発性半導体記憶装置にも適用することができる。
【００３０】
また、上記した実施例のセルヒューズ２においては、第１モードに対しては使用するメモリセルの一方の電荷蓄積部を指定するために２種類の記憶内容が存在し、第２モードに対してはメモリセル領域を指定するために２種類の記憶内容が存在し、第４モードに対しては使用するメモリセルの一方の電荷蓄積部及びメモリセル領域を指定するために４種類の記憶内容が存在し、入力選択回路１はセルヒューズ２のそれらの８種類の記憶内容を判別可能にされていることが好ましい。
【００３１】
上記した実施例においては、複数ビットからなるアドレス信号のいずれか１ビットの論理値を固定しているが、２ビット以上の論理値を固定しても良い。また、第２モードでは全メモリセルのうちの半分のメモリセルが使用され、残り半分が不使用にされているが、これに限定されない。本発明は例えば、全メモリセルのうちの１／３のメモリセルが使用され、残りの２／３が不使用にされても良い。第３モードでは全メモリセルのうちの半分のメモリセルの一方の電荷蓄積部が使用され、残り半分が不使用にされているが、これに限定されない。本発明は例えば、全メモリセルのうちの１／３のメモリセルが使用され、残りの２／３が不使用にされても良い。
【００３２】
また、上記した実施例においては、初期設定としては、第１モード〜第３モードを示したが、第４モードを設けても良い。入力選択回路１はセルヒューズ２の記憶内容に応じて初期設定として第４モードに設定された場合には、Ａ１:スルー、Ａ２:スルーとなる。すなわち、第４モードではセルアレイ部６の全メモリセルＭＣ１１〜ＭＣｍｋ各々が２ビット記憶セルとして使用される。
【００３３】
また、上記した実施例においては、セルヒューズ２とメモリセルアレイ４とは互いに個別に構成されているが、メモリセルアレイ４の一部をセルヒューズ２として使用しても良い。
【００３４】
上記した実施例においては、複数のメモリセルの使用領域が読み出し専用にされているが、書き込み及び消去を可能にしても良い。また、セルヒューズ２は書き換え可能にされているが、書き換えできなくても良い。
なお、入力選択回路１は第１モード〜第３モードのうちのいずれか１つのモードに固定されていても良い。例えば、第１モード専用であっても良い。
【００３５】
更に、上記の実施例の半導体メモリ装置が第１〜第３モードのうちのいずれかで使用された後に再利用する場合のセルヒューズ２の記憶内容の設定動作は、図示しない外部書込装置によって実行される。この設定動作において、その外部書込装置は、図８に示すように、先ず、現在のセルヒューズ２の記憶内容を読み取り（ステップＳ１１）、セルヒューズ２の記憶内容（使用モード）から未使用領域を判別する（ステップＳ１２）。すなわち、使用モードによって現在の使用領域及び未使用領域が判別される。判別した使用モードに応じて現在の使用領域のデータを消去し（ステップＳ１３）、未使用領域を使用領域とするためにセルヒューズ２の記憶内容を書き換える（ステップＳ１４）。そして、プログラムやデータ等の情報を新たな使用領域に書き込む（ステップＳ１５）。使用モードが第１モードであれば、それまでの使用領域であるメモリセルの一方の電荷蓄積部に対して他方の電荷蓄積部が未使用領域となり、その他方の電荷蓄積部がステップＳ１４で使用領域として設定される。ステップＳ１４では、セルヒューズ２のそれまでの記憶内容が例えば、上記したアドレス信号のビットＡ１を論理１に固定するように設定されている場合にはビットＡ１が論理０に固定されるように記憶内容が変更される。使用モードが第２モードであれば、それまでの使用領域である半分のメモリセル領域に対して残りの半分のメモリセル領域が未使用領域となり、その残りのメモリセル領域がステップＳ１４で新たな使用領域として設定される。ステップＳ１４では、セルヒューズ２のそれまでの記憶内容が例えば、上記したアドレス信号のビットＡ２を論理１に固定するように設定されている場合にはビットＡ２が論理０に固定されるように記憶内容が変更される。使用モードが第３モードであれば、それまでの使用領域である半分のメモリセル領域の各メモリセルの一方の電荷蓄積部に対してその半分のメモリセル領域の各メモリセルの他方の電荷蓄積部が未使用領域となり、その他方の電荷蓄積部がステップＳ１４で使用領域として設定される。ステップＳ１４では、セルヒューズ２のそれまでの記憶内容が例えば、上記したアドレス信号のビットＡ１，Ａ２を共に論理１に固定するように設定されている場合にはビットＡ１が論理１に、ビットＡ２が論理０に固定されるように記憶内容が変更される。また、使用モードが第３モードであれば、未使用領域としては、残り半分のメモリセル領域の各メモリセルの一方の電荷蓄積部と、残り半分のメモリセル領域の各メモリセルの他方の電荷蓄積部とがあり、これらを新たな使用領域とすることもできる。このように再利用では複数のメモリセルの未使用領域が新たな使用領域とされるので、特性の劣化なく良好に使用することができる。
【符号の説明】
【００３６】
１  入力選択回路
２  セルヒューズ
３  デコーダ
４  メモリセルアレイ
５Ａ，５Ｂ  ビットライン選択部
６  セルアレイ部
【図１】
0005529657.tif 000002
【図２】
0005529657.tif 000003
【図３】
0005529657.tif 000004
【図４】
0005529657.tif 000005
【図５】
0005529657.tif 000006
【図６】
0005529657.tif 000007
【図７】
0005529657.tif 000008
【図８】
0005529657.tif 000009