(57)【特許請求の範囲】
【請求項１】
ゲート電極に対向する第一面寄りに、インキュベーション領域を含む第一型不純物領域を有し、前記第一面と反対の第二面寄りに、前記第一型不純物領域と異なる型の不純物を含む第二型不純物領域を有する結晶性半導体層を形成する半導体層成膜工程を有し、
前記半導体層成膜工程において、前記第一型不純物領域成膜時に第一型ドーパントを供給し、前記第一型不純物領域の成膜から前記第二型不純物領域の成膜に切り替えるときに、前記第一型ドーパントの供給を停止して、第二型ドーパントを供給することを特徴とする薄膜トランジスタの製造方法。
【請求項２】
前記結晶性半導体層の前記第二型不純物領域は、前記第一型不純物領域のうち、前記インキュベーション領域を含んでいない領域と接していることを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
【請求項３】
請求項１又は２に記載の薄膜トランジスタの製造方法によって製造されることを特徴とする薄膜トランジスタ。
【請求項４】
請求項３に記載の薄膜トランジスタと、
前記薄膜トランジスタの制御によって発光する発光素子と、
を有することを特徴とする発光装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ、発光装置及び薄膜トランジスタの製造方法に関する。
【背景技術】
【０００２】
従来の薄膜トランジスタにおいて、チャネル領域が形成される半導体層には一般的に、非晶質シリコン（アモルファスシリコン）が用いられる。また、薄膜トランジスタのオン電流を向上させるためなど、半導体層に結晶性シリコン、特に微結晶シリコン（マイクロクリスタルシリコン）を用いることがある（例えば、特許文献１参照。）。
そして、微結晶シリコンからなる半導体層を形成する手法として、例えば、シリコンを結晶化しつつ堆積させるようにして、シリコンの結晶化と半導体層の成膜を同時に行い、微結晶シリコンの半導体層を成膜する試みも行われている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平６−１６３５８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、結晶性シリコン（微結晶シリコン）からなる半導体層を成膜する初期段階ではシリコンの結晶化が安定せず、結晶化が不十分なインキュベーション（incubation）層と呼ばれる電気的な特性が劣る膜質の悪い領域が生じてしまう問題があった。
例えば、ボトムゲート構造の薄膜トランジスタ５６においては、図１７に示すように、半導体層５６ｂにおけるインキュベーション層５６ｃがゲート絶縁膜１１との界面に位置するので、インキュベーション層５６ｃがオン電流（Ｉｄ）の経路の一部となってしまうことがある。そして、オン電流の経路の一部がインキュベーション層５６ｃにあたると、オン電流が向上せず、トランジスタ特性が悪化してしまうことになる。
【０００５】
そこで、本発明の課題は、薄膜トランジスタのオン電流の向上を図ることである。
【課題を解決するための手段】
【０００６】
本発明は、薄膜トランジスタの製造方法において、
ゲート電極に対向する第一面寄りに、インキュベーション領域及び第一型不純物を含む第一型不純物領域を有し、前記第一面と反対の第二面寄りに、前記第一型不純物と異なる型の不純物を含む第二型不純物領域を有する結晶性半導体層を形成する半導体層成膜工程を有し、前記半導体層成膜工程において、前記第一型不純物領域成膜時に第一型ドーパントを供給し、前記第一型不純物領域の成膜から前記第二型不純物領域の成膜に切り替えるときに、前記第一型ドーパントの供給を停止して、第二型ドーパントを供給することを特徴とする。
前記結晶性半導体層の前記第二型不純物領域は、前記第一型不純物領域のうち、前記インキュベーション領域を含んでいない領域と接していることが好ましい。
本発明の薄膜トランジスタは、上記薄膜トランジスタの製造方法によって製造されることを特徴とする。
本発明の発光装置は、前記薄膜トランジスタと、前記薄膜トランジスタの制御によって発光する発光素子と、を有することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、薄膜トランジスタのオン電流の向上を図ることができる。
【図面の簡単な説明】
【０００８】
【図１】ＥＬパネルの画素の配置構成を示す平面図である。
【図２】ＥＬパネルの概略構成を示す平面図である。
【図３】ＥＬパネルの１画素に相当する回路を示した回路図である。
【図４】ＥＬパネルの１画素を示した平面図である。
【図５】図４のV−V線に沿った面の矢視断面図である。
【図６】図４のVI−VI線に沿った面の矢視断面図である。
【図７】本発明の薄膜トランジスタにおける、下層部と上層部とからなる半導体膜でのオン電流の経路に関する説明図である。
【図８】薄膜トランジスタの製造工程を示す説明図である。
【図９】薄膜トランジスタの製造工程を示す説明図である。
【図１０】薄膜トランジスタの製造工程を示す説明図である。
【図１１】薄膜トランジスタの製造工程を示す説明図である。
【図１２】薄膜トランジスタの製造工程を示す説明図である。
【図１３】薄膜トランジスタの製造工程を示す説明図である。
【図１４】表示パネルにＥＬパネルが適用された携帯電話機の一例を示す正面図である。
【図１５】表示パネルにＥＬパネルが適用されたデジタルカメラの一例を示す正面側斜視図（ａ）と、後面側斜視図（ｂ）である。
【図１６】表示パネルにＥＬパネルが適用されたパーソナルコンピュータの一例を示す斜視図である。
【図１７】従来の薄膜トランジスタの半導体膜におけるオン電流の経路を示す説明図である。
【発明を実施するための形態】
【０００９】
以下に、本発明を実施するための好ましい形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。
【００１０】
図１は、発光装置であるＥＬパネル１における複数の画素Ｐの配置構成を示す平面図であり、図２は、ＥＬパネル１の概略構成を示す平面図である。
【００１１】
図１、図２に示すように、ＥＬパネル１には、Ｒ（赤），Ｇ（緑），Ｂ（青）をそれぞれ発光する複数の画素Ｐが所定のパターンでマトリクス状に配置されている。
このＥＬパネル１には、複数の走査線２が行方向に沿って互いに略平行となるよう配列され、複数の信号線３が平面視して走査線２と略直交するよう列方向に沿って互いに略平行となるよう配列されている。また、隣り合う走査線２の間において電圧供給線４が走査線２に沿って設けられている。そして、これら各走査線２と隣接する二本の信号線３と各電圧供給線４とによって囲われる範囲が、画素Ｐに相当する。
また、ＥＬパネル１には、走査線２、信号線３、電圧供給線４の上方に覆うように、格子状の隔壁であるバンク１３が設けられている。このバンク１３によって囲われてなる略長方形状の複数の開口部１３ａが画素Ｐごとに形成されており、この開口部１３ａ内に所定のキャリア輸送層（後述する正孔注入層８ｂ、発光層８ｃ）が設けられて、画素Ｐの発光領域となる。キャリア輸送層とは、電圧が印加されることによって正孔又は電子を輸送する層である。なお、バンク１３は、上述のように、画素Ｐごとに開口部１３ａを設けるものばかりでなく、信号線３上を覆い且つ列方向に沿って延在するとともに、列方向に並んだ後述する複数の画素Ｐの各画素電極８ａの中央部をまとめて露出するようなストライプ状であってもよい。
【００１２】
図３は、アクティブマトリクス駆動方式で動作するＥＬパネル１の１画素に相当する回路の一例を示した回路図である。
【００１３】
図３に示すように、ＥＬパネル１には、走査線２と、走査線２と交差する信号線３と、走査線２に沿う電圧供給線４とが設けられており、このＥＬパネル１の１画素Ｐにつき、薄膜トランジスタであるスイッチトランジスタ５と、薄膜トランジスタである駆動トランジスタ６と、キャパシタ７と、ＥＬ素子８とが設けられている。
【００１４】
各画素Ｐにおいては、スイッチトランジスタ５のゲートが走査線２に接続され、スイッチトランジスタ５のドレインとソースのうちの一方が信号線３に接続され、スイッチトランジスタ５のドレインとソースのうちの他方がキャパシタ７の一方の電極及び駆動トランジスタ６のゲートに接続されている。駆動トランジスタ６のソースとドレインのうちの一方が電圧供給線４に接続され、駆動トランジスタ６のソースとドレインのうち他方がキャパシタ７の他方の電極及びＥＬ素子８のアノードに接続されている。なお、全ての画素ＰのＥＬ素子８のカソードは、一定電圧Ｖcomに保たれている（例えば、接地電位にされている）。
【００１５】
また、このＥＬパネル１の周囲において各走査線２が走査ドライバに接続され、各電圧供給線４が一定電圧源又は適宜電圧信号を出力するドライバに接続され、各信号線３がデータドライバに接続され、これらドライバによってＥＬパネル１がアクティブマトリクス駆動方式で駆動される。電圧供給線４には、一定電圧源又はドライバによって所定の電力が供給される。
【００１６】
次に、ＥＬパネル１と、その画素Ｐの回路構造について、図４〜図６を用いて説明する。ここで、図４は、ＥＬパネル１の１画素Ｐに相当する平面図であり、図５は、図４のV−V線に沿った面の矢視断面図、図６は、図４のVI−VI線に沿った面の矢視断面図である。なお、図４においては、電極及び配線を主に示す。
【００１７】
図４に示すように、スイッチトランジスタ５及び駆動トランジスタ６は、信号線３に沿うように配列され、スイッチトランジスタ５の近傍にキャパシタ７が配置され、駆動トランジスタ６の近傍にＥＬ素子８が配置されている。また、各画素Ｐにおいて、走査線２と電圧供給線４の間に、スイッチトランジスタ５、駆動トランジスタ６、キャパシタ７及びＥＬ素子８が配置されている。
【００１８】
図４〜図６に示すように、基板１０上に信号線３とゲート電極５ａ、６ａが設けられ、その基板１０上の一面にスイッチトランジスタ５、駆動トランジスタ６のゲート絶縁膜となる第一絶縁膜１１が成膜されている。その第一絶縁膜１１の上に走査線２及び電圧供給線４が形成され、そしてスイッチトランジスタ５、駆動トランジスタ６及び走査線２及び電圧供給線４を覆うように第二絶縁膜１２が成膜されている。このため、信号線３は第一絶縁膜１１と基板１０との間に形成され、走査線２及び電圧供給線４は第一絶縁膜１１と第二絶縁膜１２との間に形成されている。
【００１９】
また、図４、図６に示すように、スイッチトランジスタ５は、逆スタガ構造の薄膜トランジスタである。このスイッチトランジスタ５は、ゲート電極５ａ、半導体膜５ｂ、チャネル保護膜５ｄ、不純物半導体膜５ｆ，５ｇ、ドレイン電極５ｈ、ソース電極５ｉ等を有するものである。
【００２０】
ゲート電極５ａは、基板１０と第一絶縁膜１１の間に形成されている。このゲート電極５ａは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなる。また、ゲート電極５ａの上に絶縁性の第一絶縁膜１１が成膜されており、その第一絶縁膜１１によってゲート電極５ａが被覆されている。
第一絶縁膜１１は、例えば、光透過性を有し、シリコン窒化物又はシリコン酸化物からなる。この第一絶縁膜１１上であってゲート電極５ａに対応する位置に半導体膜５ｂが形成されており、半導体膜５ｂが第一絶縁膜１１を挟んでゲート電極５ａと相対している。
半導体膜５ｂは、例えば、結晶性シリコンからなり微結晶シリコンを含んでいる。特に、半導体膜５ｂの下層側はｎ−型の結晶性シリコンからなり、その上層側はｐ型の結晶性シリコンからなる。具体的には、半導体膜５ｂは、ｎ−型の結晶性シリコンからなる下層部５１と、ｐ型の結晶性シリコンからなる上層部５２とを有しており、第一絶縁膜１１に面する下層部５１上に、上層部５２が積層された構造を成している。半導体膜５ｂの下層部５１と上層部５２は一体に形成されている。この半導体膜５ｂにチャネルが形成される。
半導体膜５ｂの中央部上には、絶縁性のチャネル保護膜５ｄが形成されている。チャネル保護膜５ｄは、例えば、シリコン窒化物又はシリコン酸化物からなり、半導体膜５ｂのチャネルとなる領域を覆う保護膜である。
また、半導体膜５ｂの一端部の上には、不純物半導体膜５ｆが一部チャネル保護膜５ｄに重なるようにして形成されており、半導体膜５ｂの他端部の上には、不純物半導体膜５ｇが一部チャネル保護膜５ｄに重なるようにして形成されている。そして、不純物半導体膜５ｆ，５ｇはチャネル保護膜５ｄを挟みチャネル長方向に対向しており、それぞれ半導体膜５ｂの両端側に互いに離間して形成されている。なお、不純物半導体膜５ｆ，５ｇは、不純物イオン濃度がｎ−型の下層部５１よりも高いｎ＋型半導体であるが、これに限らず、ｐ型半導体であってもよい。
不純物半導体膜５ｆの上には、ドレイン電極５ｈが形成されている。不純物半導体膜５ｇの上には、ソース電極５ｉが形成されている。ドレイン電極５ｈ，ソース電極５ｉは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなる。
チャネル保護膜５ｄ、ドレイン電極５ｈ及びソース電極５ｉの上には、絶縁性の第二絶縁膜１２が成膜され、チャネル保護膜５ｄ、ドレイン電極５ｈ及びソース電極５ｉが第二絶縁膜１２によって被覆されている。そして、スイッチトランジスタ５は、第二絶縁膜１２によって覆われるようになっている。第二絶縁膜１２は、例えば、窒化シリコン又は酸化シリコンからなる。
【００２１】
また、図４、図５に示すように、駆動トランジスタ６は、逆スタガ構造の薄膜トランジスタである。この駆動トランジスタ６は、ゲート電極６ａ、半導体膜６ｂ、チャネル保護膜６ｄ、不純物半導体膜６ｆ，６ｇ、ドレイン電極６ｈ、ソース電極６ｉ等を有するものである。
【００２２】
ゲート電極６ａは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなり、ゲート電極５ａと同様に基板１０と第一絶縁膜１１の間に形成されている。そして、ゲート電極６ａは、例えば、シリコン窒化物又はシリコン酸化物からなる第一絶縁膜１１によって被覆されている。
この第一絶縁膜１１の上であって、ゲート電極６ａに対応する位置に、チャネルが形成される半導体膜６ｂが設けられており、この半導体膜６ｂが第一絶縁膜１１を挟んでゲート電極６ａと相対している。
半導体膜６ｂは、例えば、結晶性シリコンからなり微結晶シリコンを含んでいる。特に、半導体膜６ｂの下層側はｎ−型の結晶性シリコンからなり、その上層側はｐ型の結晶性シリコンからなる。具体的には、半導体膜６ｂは、ｎ−型の結晶性シリコンからなる下層部６１と、ｐ型の結晶性シリコンからなる上層部６２とを有しており、第一絶縁膜１１に面する下層部６１上に上層部６２が一体に積層された構造を成している。この半導体膜６ｂにチャネルが形成される。
半導体膜６ｂの中央部上には、絶縁性のチャネル保護膜６ｄが形成されている。チャネル保護膜６ｄは、例えば、シリコン窒化物又はシリコン酸化物からなり、半導体膜６ｂのチャネルとなる領域を覆う保護膜である。
また、半導体膜６ｂの一端部の上には、不純物半導体膜６ｆが一部チャネル保護膜６ｄに重なるようにして形成されており、半導体膜６ｂの他端部の上には、不純物半導体膜６ｇが一部チャネル保護膜６ｄに重なるようにして形成されている。そして、不純物半導体膜６ｆ，６ｇはチャネル保護膜６ｄを挟みチャネル長方向に対向しており、それぞれ半導体膜６ｂの両端側に互いに離間して形成されている。なお、不純物半導体膜６ｆ，６ｇは、不純物イオン濃度がｎ−型の下層部６１よりも高いｎ＋型半導体であるが、これに限らず、ｐ型半導体であってもよい。
不純物半導体膜６ｆの上には、ドレイン電極６ｈが形成されている。不純物半導体膜６ｇの上には、ソース電極６ｉが形成されている。ドレイン電極６ｈ，ソース電極６ｉは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなる。
チャネル保護膜６ｄ、ドレイン電極６ｈ及びソース電極６ｉの上には、絶縁性の第二絶縁膜１２が成膜され、チャネル保護膜６ｄ、ドレイン電極６ｈ及びソース電極６ｉが第二絶縁膜１２によって被覆されている。そして、駆動トランジスタ６は、第二絶縁膜１２によって覆われるようになっている。
【００２３】
キャパシタ７は、駆動トランジスタ６のゲート電極６ａとソース電極６ｉとの間に接続されている。具体的には、キャパシタ７の電極７ａは、駆動トランジスタ６のゲート電極６ａに接続され、キャパシタ７の電極７ｂは、駆動トランジスタ６のソース電極６ｉに接続されている。そして、図４、図６に示すように、基板１０と第一絶縁膜１１との間にキャパシタ７の一方の電極７ａが形成され、第一絶縁膜１１と第二絶縁膜１２との間にキャパシタ７の他方の電極７ｂが形成され、電極７ａと電極７ｂが誘電体である第一絶縁膜１１を挟んで相対している。
【００２４】
なお、信号線３、キャパシタ７の電極７ａ、スイッチトランジスタ５のゲート電極５ａ及び駆動トランジスタ６のゲート電極６ａは、基板１０に一面に成膜された導電性の金属膜をフォトリソグラフィー法及びエッチング法等によって形状加工することで一括して形成されたものである。
また、走査線２、電圧供給線４、キャパシタ７の電極７ｂ、スイッチトランジスタ５のドレイン電極５ｈ，ソース電極５ｉ及び駆動トランジスタ６のドレイン電極６ｈ，ソース電極６ｉは、第一絶縁膜１１に一面に成膜された導電性の金属膜をフォトリソグラフィー法及びエッチング法等によって形状加工することで形成されたものである。
【００２５】
また、第一絶縁膜１１には、ゲート電極５ａと走査線２とが重なる領域にコンタクトホール１１ａが形成され、ドレイン電極５ｈと信号線３とが重なる領域にコンタクトホール１１ｂが形成され、ゲート電極６ａとソース電極５ｉとが重なる領域にコンタクトホール１１ｃが形成されており、コンタクトホール１１ａ〜１１ｃ内にコンタクトプラグ２０ａ〜２０ｃがそれぞれ埋め込まれている。コンタクトプラグ２０ａによってスイッチトランジスタ５のゲート電極５ａと走査線２が電気的に導通し、コンタクトプラグ２０ｂによってスイッチトランジスタ５のドレイン電極５ｈと信号線３が電気的に導通し、コンタクトプラグ２０ｃによってスイッチトランジスタ５のソース電極５ｉとキャパシタ７の電極７ａが電気的に導通するとともにスイッチトランジスタ５のソース電極５ｉと駆動トランジスタ６のゲート電極６ａが電気的に導通する。なお、コンタクトプラグ２０ａ〜２０ｃを介することなく、走査線２が直接ゲート電極５ａと接触し、ドレイン電極５ｈが信号線３と接触し、ソース電極５ｉがゲート電極６ａと接触してもよい。
また、駆動トランジスタ６のゲート電極６ａがキャパシタ７の電極７ａに一体に連なっており、駆動トランジスタ６のドレイン電極６ｈが電圧供給線４に一体に連なっており、駆動トランジスタ６のソース電極６ｉがキャパシタ７の電極７ｂに一体に連なっている。
【００２６】
画素電極８ａは、第一絶縁膜１１を介して基板１０上に設けられており、画素Ｐごとに独立して形成されている。画素電極８ａ側からＥＬ素子８の光を出射するボトムエミッション構造であれば、この画素電極８ａは透明電極であって、例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、酸化インジウム（Ｉｎ2Ｏ3）、酸化スズ（ＳｎＯ2）、酸化亜鉛（ＺｎＯ）又はカドミウム−錫酸化物（ＣＴＯ）からなる。また、対向電極８ｄ側からＥＬ素子８の光を出射するトップエミッション構造の場合、画素電極８ａは、高い光反射性のアルミ等の単体又は合金からなる光反射性層とし、上述の透明電極からなる対向電極８ｄを積層することが好ましい。なお、画素電極８ａは一部、駆動トランジスタ６のソース電極６ｉに重なり、画素電極８ａとソース電極６ｉが接続している。
そして、図４、図５に示すように、第二絶縁膜１２が、走査線２、信号線３、電圧供給線４、スイッチトランジスタ５、駆動トランジスタ６、画素電極８ａの周縁部、キャパシタ７の電極７ｂ及び第一絶縁膜１１を覆うように形成されている。第二絶縁膜１２には、各画素電極８ａの中央部が露出するように開口部１２ａが形成されている。そのため、第二絶縁膜１２は平面視して格子状に形成されている。
【００２７】
ＥＬ素子８は、図４、図５に示すように、アノードとなる第一電極としての画素電極８ａと、画素電極８ａの上に形成された化合物膜である正孔注入層８ｂと、正孔注入層８ｂの上に形成された化合物膜である発光層８ｃと、発光層８ｃの上に形成された第二電極としての対向電極８ｄとを備えている。対向電極８ｄは全画素Ｐに共通の単一電極であって、全画素Ｐに連続して形成されている。
【００２８】
正孔注入層８ｂは、例えば、導電性高分子であるＰＥＤＯＴ（poly(ethylenedioxy)thiophene；ポリエチレンジオキシチオフェン）及びドーパントであるＰＳＳ（polystyrene sulfonate；ポリスチレンスルホン酸）からなる層であって、画素電極８ａから発光層８ｃに向けて正孔を注入するキャリア注入層である。
発光層８ｃは、画素Ｐ毎にＲ（赤），Ｇ（緑），Ｂ（青）のいずれかを発光する材料を含み、例えば、ポリフルオレン系発光材料やポリフェニレンビニレン系発光材料からなる層であって、対向電極８ｄから供給される電子と、正孔注入層８ｂから注入される正孔との再結合に伴い発光する。このため、Ｒ（赤）を発光する画素Ｐ、Ｇ（緑）を発光する画素Ｐ、Ｂ（青）を発光する画素Ｐは互いに発光層８ｃの発光材料が異なる。なお、画素ＰのＲ（赤），Ｇ（緑），Ｂ（青）のパターンは格子パターンに限らず、デルタ配列であってもよく、また縦方向に同色画素が配列されるストライプパターンであってもよい。ストライプパターンの場合、バンク１３の開口部１３ａは、列方向に沿って複数の画素Ｐの画素電極８ａの中央部をまとめて露出するようなストライプ状となる。
【００２９】
対向電極８ｄは、画素電極８ａよりも仕事関数の低い材料で形成されており、カソードとして適用される場合、例えば、インジウム、マグネシウム、カルシウム、リチウム、バリウム、希土類金属の少なくとも一種を含む単体又は合金の下層及びシート抵抗を下げるための上層の積層体で形成されている。またその上層は、対向電極８ｄ側からＥＬ素子８の光を出射するトップエミッション構造の場合、透明電極であって、例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、酸化インジウム（Ｉｎ2Ｏ3）、酸化スズ（ＳｎＯ2）、酸化亜鉛（ＺｎＯ）又はカドミウム−錫酸化物（ＣＴＯ）からなる。なお、画素電極８ａ側からＥＬ素子８の光を出射するボトムエミッションであれば、高い光反射性のアルミ等の単体又は合金層であることが好ましい。
この対向電極８ｄは全ての画素Ｐに共通した電極であり、発光層８ｃなどの化合物膜とともに後述するバンク１３を被覆している。
【００３０】
このように、第二絶縁膜１２及びバンク１３によって発光部位となる発光層８ｃが画素Ｐごとに仕切られている。
そして、開口部１３ａ内において、キャリア輸送層としての正孔注入層８ｂ及び発光層８ｃが、画素電極８ａ上に積層されている。
【００３１】
具体的には、バンク１３は、正孔注入層８ｂや発光層８ｃを湿式法により形成するに際して、正孔注入層８ｂや発光層８ｃとなる材料が溶媒に溶解または分散された液状体が隣接する画素Ｐに滲み出ないようにする隔壁として機能する。
例えば、図５に示すように、第二絶縁膜１２の上に設けられたバンク１３には、第二絶縁膜１２の開口部１２ａより内側に開口部１３ａが形成されている。
そして、各開口部１３ａに囲まれた各画素電極８ａ上に、正孔注入層８ｂとなる材料が含有される液状体を塗布し、基板１０ごと加熱してその液状体を乾燥させ成膜させた化合物膜が、第１のキャリア輸送層である正孔注入層８ｂとなる。
さらに、各開口部１３ａに囲まれた各正孔注入層８ｂ上に、発光層８ｃとなる材料が含有される液状体を塗布し、基板１０ごと加熱してその液状体を乾燥させ成膜させた化合物膜が、第２のキャリア輸送層である発光層８ｃとなる。
なお、この発光層８ｃとバンク１３を被覆するように対向電極８ｄが設けられている。
【００３２】
そして、このＥＬパネル１においては、ボトムエミッション構造の場合、画素電極８ａ、基板１０及び第一絶縁膜１１が透明であり、発光層８ｃから発した光が画素電極８ａ、第一絶縁膜１１及び基板１０を透過して出射する。そのため、基板１０の裏面が表示面となる。
なお、基板１０側ではなく、反対側が表示面となるトップエミッション構造でもよい。この場合、上述したように対向電極８ｄを透明電極とし、画素電極８ａを反射電極として、発光層８ｃから発した光が対向電極８ｄを透過して出射する。
【００３３】
このＥＬパネル１は、次のように駆動されて発光する。
全ての電圧供給線４に所定レベルの電圧が印加された状態で、走査ドライバによって走査線２に順次電圧が印加されることで、これら走査線２が順次選択される。
各走査線２が選択されている時に、データドライバによって階調に応じたレベルの電圧が全ての信号線３に印加されると、その選択されている走査線２に対応するスイッチトランジスタ５がオンになっていることから、その信号線３における電圧が駆動トランジスタ６のゲート電極６ａに印加される。
この駆動トランジスタ６のゲート電極６ａに印加された所定の階調に対応するレベルの電圧に応じて、駆動トランジスタ６のゲート電極６ａとソース電極６ｉとの間の電位差が定まって、駆動トランジスタ６におけるドレイン−ソース電流の大きさが定まり、ＥＬ素子８がそのドレイン−ソース電流に応じた明るさで発光する。その後、その走査線２の選択が解除されると、スイッチトランジスタ５がオフとなるので、駆動トランジスタ６のゲート電極６ａに印加された電圧にしたがった電荷がキャパシタ７に蓄えられ、駆動トランジスタ６のゲート電極６ａとソース電極６ｉ間の電位差は保持される。このため、駆動トランジスタ６は選択時と同じ電流値のドレイン−ソース電流を流し続け、ＥＬ素子８の輝度を維持するようになっている。
つまり、スイッチトランジスタ５によって、駆動トランジスタ６のゲート電極６ａに印加される電圧が、信号線３に印加された所定階調レベルの電圧に切り替えられ、駆動トランジスタ６は、そのゲート電極６ａに印加された電圧のレベルに応じた電流値のドレイン−ソース電流（駆動電流）を電圧供給線４からＥＬ素子８に向けて流し、ＥＬ素子８を電流値（電流密度）にしたがった所定の階調で発光させる。
【００３４】
次に、本発明にかかるＥＬパネル１において、駆動素子として用いられているスイッチトランジスタ５と駆動トランジスタ６における半導体膜５ｂ、６ｂが、ｎ−型の結晶性シリコンの下層部５１、６１とｐ型の結晶性シリコンの上層部５２、６２の二層構造であることの効果について説明する。
【００３５】
図７に示すように、薄膜トランジスタ（駆動トランジスタ６及びスイッチトランジスタ５）の半導体膜６ｂ（５ｂ）は、ｎ−型の結晶性シリコンを含む下層部６１（５１）と、ｐ型の結晶性シリコンを含む上層部６２（５２）の二層構造を有している。
この半導体膜６ｂ（５ｂ）における下層部６１（５１）が第一絶縁膜１１と接する下面側には、シリコンの結晶化が不十分なインキュベーション層６ｃ（５ｃ）が形成されている。そのインキュベーション層６ｃ（５ｃ）よりも上層側の半導体膜６ｂ（５ｂ）は、結晶性シリコン（特に微結晶シリコン）の結晶化が安定している結晶化領域Ｒとして形成されている。つまり、半導体膜６ｂ（５ｂ）において、下層部６１（５１）における下面側がインキュベーション層６ｃ（５ｃ）となっており、下層部６１（５１）のインキュベーション層６ｃ（５ｃ）以外の部分と上層部６２（５２）とがシリコンの結晶化が安定している結晶化領域Ｒとなっている。なお、下層部６１（５１）の結晶化領域Ｒのシリコンの結晶成長と、上層部６２（５２）の結晶化領域Ｒのシリコンの結晶成長とは連続しており、下層部６１（５１）のｎ−型の結晶性シリコン（微結晶シリコン）と上層部６２（５２）のｐ型の結晶性シリコン（微結晶シリコン）とは不純物イオンの型と濃度が異なっているだけで層として分離しているわけではなく一体に繋がっている。この半導体膜６ｂ（５ｂ）における結晶化領域Ｒは、第一絶縁膜１１側から上方に向かって柱状に結晶成長してなる結晶性シリコンが無数に密集した領域である。
【００３６】
そして、図７に示すように、薄膜トランジスタ６（５）のゲート電極６ａ（５ａ）に電圧を印加することにより、ソース−ドレイン間である半導体膜６ｂ（５ｂ）のチャネルにオン電流（Ｉｄ）が流れる。このオン電流は、半導体膜６ｂ（５ｂ）における下層部６１（５１）と上層部６２（５２）との分岐面に沿って流れ、インキュベーション層６ｃ（５ｃ）よりも上層側であって、半導体膜６ｂ（５ｂ）における結晶化領域Ｒが電流経路になる。特に、結晶化領域Ｒにおけるｎ−型の結晶性シリコンとｐ型の結晶性シリコンとの分岐面近傍が、オン電流の経路になる。
これは、半導体膜６ｂ（５ｂ）を、ｎ−型の結晶性シリコンを含む下層部６１（５１）とｐ型の結晶性シリコンを含む上層部６２（５２）との二層構造としたことによって、半導体膜６ｂ（５ｂ）のチャネルにおけるオン電流の経路を、第一絶縁膜１１の近傍から上層部６２（５２）側にシフトさせたことに起因している。つまり、半導体膜６ｂ（５ｂ）におけるオン電流の経路の大部分がインキュベーション層６ｃ（５ｃ）から外れるように、その電流経路をインキュベーション層６ｃ（５ｃ）よりも上方の上層部６２（５２）側にシフトさせて、電流経路が半導体膜６ｂ（５ｂ）の結晶化領域Ｒにあたるようにしている。
【００３７】
このように、薄膜トランジスタ６（５）において、半導体膜６ｂ（５ｂ）におけるオン電流の大部分の経路がインキュベーション層６ｃ（５ｃ）にならないように電流経路をシフトさせて、オン電流の経路を半導体膜６ｂ（５ｂ）における結晶化領域Ｒにすることによって、この薄膜トランジスタ６（５）のオン電流を良好に向上させることができる。
【００３８】
次に、ＥＬパネル１におけるＥＬ素子８の製造方法について説明する。
特に、ＥＬパネル１において駆動素子として用いられる薄膜トランジスタの製造方法について、駆動トランジスタ６を例に、図８〜図１３に示す工程図を用いて説明する。
【００３９】
まず、基板１０上にゲートメタル層をスパッタリングで堆積させ、フォトリソグラフィー法及びエッチング法等によってパターニングして、図８に示すように、ゲート電極６ａを形成する。なお、ゲート電極６ａとともに基板１０上に、スイッチトランジスタ５のゲート電極５ａ、信号線３、キャパシタ７の電極７ａが形成される（図５、図６参照）。
さらに、図８に示すように、プラズマＣＶＤによって、窒化シリコン等の第一絶縁膜１１を成膜し、ゲート電極６ａ等を被覆する。
【００４０】
次いで、図９に示すように、第一絶縁膜１１上に、結晶性シリコンからなり、特に、微結晶シリコン（マイクロクリスタルシリコン）を含む半導体層９１，９２をプラズマＣＶＤによって気相成長させて成膜する。微結晶シリコンの半導体層は、ＳｉＨ４ガスとＨ２ガスをプラズマ分解させてから成膜するが、ＳｉＨ４ガスに対するＨ２ガスの割合を圧倒的に多くし、また、結晶化度を高くするためにプラズマパワーと圧力を大きくすることで、微結晶シリコン薄膜である半導体層を成膜することができる。
具体的に、本実施形態では、キャリアガスとしてアルゴンを用い、シランガスのガス流量をＳｉＨ４／Ｈ２／Ａｒ＝１０／２０００／２０００［ＳＣＣＭ］とし、パワー密度０．１〜０．２［Ｗ／ｃｍ２］、圧力３００〜６００［Ｐａ］の条件で半導体層９１，９２を成膜した。
そして、結晶性の半導体層を成膜する第一の工程として、下層側の半導体層９１（第一型不純物領域）を成膜する際に、例えば、ｎ型ドーパントであるホスフィン（ＰＨ３）を水素（Ｈ２）で希釈したｎ型ドーパントガス（ＰＨ３；１％、Ｈ２；９９％）を０．１〜１．０の流量比でシランガスに混合させて供給し、ｎ−型の結晶性シリコン（微結晶シリコン）を含む半導体層９１を５０〜１００Åの厚みに成膜する。なお、半導体層９１を所定の膜厚に成膜した後、ｎ型ドーパントガスの混入を止める。
次に、結晶性の半導体層を成膜する第二の工程として、上層側の半導体層９２（第二型不純物領域）を成膜する際に、例えば、ｐ型ドーパントであるジボラン（Ｂ２Ｈ６）を水素（Ｈ２）で希釈したｐ型ドーパントガス（Ｂ２Ｈ６；１％、Ｈ２；９９％）を０．１〜３．０の流量比でシランガスに混合させて供給し、ｐ型の結晶性シリコン（微結晶シリコン）を含む半導体層９２を２００〜５００Åの厚みに成膜する。
こうして、半導体層９１および半導体層９２を成膜する際、結晶性シリコン（微結晶シリコン）を結晶化させつつ半導体層を形成する過程で、ｎ型ドーパントガスの供給と停止のタイミングと、ｐ型ドーパントガスの供給と停止のタイミングを切り替えることによって、ｎ−型の結晶性シリコンからなる半導体層９１とｐ型の結晶性シリコンからなる半導体層９２を連続して形成することができ、半導体層９１と半導体層９２を一体的に成膜することができる。なお、半導体層９１の下層側であって第一絶縁膜１１と接する下面には、結晶化シリコンの結晶化が不十分なインキュベーション層（インキュベーション層６ｃ，５ｃ；図７参照）が、例えば、２０〜３０Å程度生じている。
また、ｎ型ドーパントガスからｐ型ドーパントガスに切り替える際、高周波電源を切らずに半導体層を連続して成膜することが好ましいが、その切り替えの際に電源を一旦停止してもよい。なお、電源を切らない場合も、短期間であれば電源を切った場合でも、シリコンの結晶は連続して成長して柱状結晶が形成される。
また、結晶性シリコン（微結晶シリコン）の結晶化度を高くするための前処理として、第一絶縁膜１１に対してプラズマ処理を行うことが好ましいが、プラズマ処理は必ずしも行わなくてもよい。但し、プラズマ処理を行った場合には、半導体層９１の下面側に形成されてしまうインキュベーション層が極めて薄くなるなど、半導体層９１（下層部６１，５１）においてインキュベーション層が占める割合を最低限に抑えることが期待できる。
また、上記した実施形態における半導体層９１を成膜する第一の工程において、ｎ型ドーパントガスをシランガスに混合させて供給することによって、ｎ−型の結晶性シリコンからなる半導体層９１を成膜するとしたが、ｎ型ドーパントガスを供給せずに半導体層９１を成膜してもよい。結晶性シリコン（微結晶シリコン）はドーパントの混入がなくても弱いｎ型特性を発現するので、半導体層９１上に連続して成膜されるｐ型の半導体層９２との間に、半導体特性の差が十分に生じる場合には、ｎ型ドーパントガスを供給しなくてもよい。
【００４１】
次いで、半導体層９２上にチャネル保護膜６ｄとなる窒化シリコン等の保護絶縁膜を成膜した後、その保護絶縁膜をパターニングして、図１０に示すように、半導体層９１，９２におけるチャネルとなる領域を覆うチャネル保護膜６ｄを形成する。チャネル保護膜６ｄは、ゲート電極６ａと対向する位置に形成されている。
なお、チャネル保護膜６ｄの形成と同時に半導体層９２上に、スイッチトランジスタ５のチャネル保護膜５ｄも形成される（図６参照）。
【００４２】
次いで、図１１に示すように、チャネル保護膜６ｄが形成された半導体層９２上に、スパッタリングやＣＶＤ法などによって不純物半導体膜６ｆ，６ｇとなる不純物半導体層９ｆを成膜する。不純物半導体膜６ｆ，６ｇは、ガス流量をＳｉＨ４／Ｈ２／１％ＰＨ３（９９％Ｈ２）＝３０／２４０／６０［ＳＣＣＭ］とし、パワー密度０．０５〜０．１［Ｗ／ｃｍ２］、圧力５０〜２００［Ｐａ］の条件で成膜した。
【００４３】
次いで、図１２に示すように、フォトリソグラフィーによって不純物半導体層９ｆ及び半導体層９１，９２を連続してパターニングして、不純物半導体膜６ｆ，６ｇと、下層部６１と上層部６２とからなる半導体膜６ｂを形成する。この不純物半導体膜６ｆ，６ｇは、半導体膜６ｂ上であってチャネル保護膜６ｄを挟んで対向する配置に形成されている。
なお、不純物半導体膜６ｆ，６ｇ、半導体膜６ｂとともに、スイッチトランジスタ５の不純物半導体膜５ｆ，５ｇ、半導体膜５ｂ（下層部５１および上層部５２）も形成される（図６参照）。
【００４４】
次いで、図１３に示すように、基板１０上における不純物半導体膜６ｆ，６ｇと、チャネル保護膜６ｄと、半導体膜６ｂと、第一絶縁膜１１とを覆う金属膜を、例えばスパッタリングで成膜し、その金属膜をフォトリソグラフィーによってパターニングして、一対の不純物半導体膜６ｇ，６ｆ上にソース電極６ｉ及びドレイン電極６ｈを形成する。
なお、ソース電極６ｉ及びドレイン電極６ｈとともに、スイッチトランジスタ５のソース電極５ｉ及びドレイン電極５ｈも形成される（図６参照）。また、ソース電極及びドレイン電極とともに、走査線２、電圧供給線４、キャパシタ７の電極７ｂが形成されるようになっている（図５、図６参照）。
こうして、駆動トランジスタ６とスイッチトランジスタ５が製造される。
【００４５】
更に、駆動トランジスタ６およびスイッチトランジスタ５が形成された後に、ＩＴＯ膜を堆積してからパターニングして画素電極８ａを形成する（図５参照）。
次いで、駆動トランジスタ６やスイッチトランジスタ５を覆うように、第二絶縁膜１２を成膜する（図５、図６参照）。なお、第二絶縁膜１２は、第一絶縁膜１１と同様に、プラズマＣＶＤによって窒化シリコン等を成膜したものである。この第二絶縁膜１２をフォトリソグラフィーでパターニングすることで画素電極８ａの中央部が露出する開口部１２ａを形成する（図５参照）。
次いで、ポリイミド等の感光性樹脂を堆積後、露光して画素電極８ａが露出する開口部１３ａを有する、例えば格子状のバンク１３を形成する（図５参照）。
次いで、バンク１３の開口部１３ａに、正孔注入層８ｂや発光層８ｃとなる材料が溶媒に溶解または分散された液状体を塗布し、その液状体を乾燥させることによって、キャリア輸送層である正孔注入層８ｂや発光層８ｃを順次成膜する（図５参照）。
次いで、バンク１３の上及び発光層８ｃの上に対向電極８ｄを一面に成膜することで、ＥＬ素子８が製造されて（図５参照）、ＥＬパネル１が製造される。
【００４６】
以上のように、薄膜トランジスタ（駆動トランジスタ６、スイッチトランジスタ５）における半導体膜６ｂ、５ｂを、ｎ−型の結晶性シリコンを含む下層部６１、５１とｐ型の結晶性シリコンを含む上層部６２、５２との二層構造にすることによれば、薄膜トランジスタ６、５における半導体膜６ｂ、５ｂでのオン電流の経路がインキュベーション層６ｃ、５ｃにあたらないように電流経路を上層部６２、５２寄りにシフトさせることができ、オン電流の経路を半導体膜６ｂ、５ｂにおける結晶化領域Ｒにすることができる（図７参照）。
そして、薄膜トランジスタ６、５のソース−ドレイン間のオン電流の経路が、半導体膜６ｂ、５ｂにおいて結晶性シリコン（微結晶シリコン）の結晶化が安定している結晶化領域Ｒにあたることで、その結晶化領域Ｒにチャネルが形成されることになる。その結果、薄膜トランジスタ６、５のオン電流の向上を図ることができ、トランジスタ特性を向上させることができる。
【００４７】
こうして、薄膜トランジスタのオン電流（Ｉｄ）が好適な値に安定するスイッチトランジスタ５及び駆動トランジスタ６を備えるＥＬ素子８は好適に発光し、そのスイッチトランジスタ５及び駆動トランジスタ６を駆動素子とするＥＬパネル１は良好な画像表示が可能になって、表示性能を向上させることができる。
そして、以上のように形成されて製造されたＥＬパネル１は、各種電子機器の表示パネルとして用いられる。
例えば、図１４に示す、携帯電話機２００の表示パネル１ａや、図１５（ａ）（ｂ）に示す、デジタルカメラ３００の表示パネル１ｂや、図１６に示す、パーソナルコンピュータ４００の表示パネル１ｃに、ＥＬパネル１を適用することができる。
【００４８】
なお、本発明の適用は上述した実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
また上記実施形態では、ｎチャネル型トランジスタであったが、これに限らずｐチャネル型トランジスタであってもよい。この場合、ゲート電極側の半導体層をｐ−型の結晶性シリコンとし、その反対側をｎ型の結晶性シリコンとすればよい。
また上記実施形態では、逆スタガ構造のトランジスタであったが、コプラナ型のトランジスタであってもよい。
【符号の説明】
【００４９】
１      ＥＬパネル
５      スイッチトランジスタ（薄膜トランジスタ）
６      駆動トランジスタ（薄膜トランジスタ）
５ａ、６ａ  ゲート電極
５ｂ、６ｂ  半導体膜
５１、６１  下層部
５２、６２  上層部
５ｄ、６ｄ  チャネル保護膜
５ｆ、６ｆ  不純物半導体膜
５ｇ、６ｇ  不純物半導体膜
５ｈ、６ｈ  ドレイン電極
５ｉ、６ｉ  ソース電極
８      ＥＬ素子
９１    半導体層（第一型不純物領域）
９２    半導体層（第二型不純物領域）
９ｆ    不純物半導体層
１０    基板
１１    第一絶縁膜
１２    第二絶縁膜
１３    バンク
Ｒ      結晶化領域
【図１】
0005533070.tif 000002
【図２】
0005533070.tif 000003
【図３】
0005533070.tif 000004
【図４】
0005533070.tif 000005
【図５】
0005533070.tif 000006
【図６】
0005533070.tif 000007
【図７】
0005533070.tif 000008
【図８】
0005533070.tif 000009
【図９】
0005533070.tif 000010
【図１０】
0005533070.tif 000011
【図１１】
0005533070.tif 000012
【図１２】
0005533070.tif 000013
【図１３】
0005533070.tif 000014
【図１４】
0005533070.tif 000015
【図１５】
0005533070.tif 000016
【図１６】
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【図１７】
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