(57)【特許請求の範囲】
【請求項１】
画素に含まれる画素電極と容量を形成する保持容量配線に保持容量配線信号を供給することによって、該画素電極に書き込まれた信号電位の極性が負極性である場合には該信号電位を負極性側に変化させ、該画素電極に書き込まれた信号電位の極性が正極性である場合には該信号電位を正極性側に変化させる表示装置に用いられる表示駆動回路であって、
複数の走査信号線の各々に対応して設けられた複数の段を含むシフトレジスタを備え、
上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、自段のシフトレジスタで生成された制御信号がアクティブになると、自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、
自段のシフトレジスタの出力信号を、自段に対応する画素と接続する走査信号線に、走査信号として供給するとともに、自段に対応する保持回路の出力を、自段よりも前の前段に対応する画素の画素電極と容量を形成する保持容量配線に、上記保持容量配線信号として供給することを特徴とする表示駆動回路。
【請求項２】
データ信号線に供給される信号電位の極性をｎ水平走査期間（ｎは整数）ごとに反転させるとともに、上記保持容量配線信号の電位が変化することによる、データ信号線から画素電極に書き込まれた信号電位の変化の向きを、隣り合うｎ行ごとに異ならせることを特徴とする請求項１に記載の表示駆動回路。
【請求項３】
自段に対応する画素に接続する走査信号線に供給される走査信号がアクティブから非アクティブになったときに、該画素の画素電極と容量を形成する保持容量配線に供給される保持容量配線信号の電位が、隣り合うｎ行ごとに互いに異なっていることを特徴とする請求項２に記載の表示駆動回路。
【請求項４】
自段に対応する画素に接続する走査信号線に供給される走査信号がアクティブから非アクティブになった直後、かつ、次段のシフトレジスタで生成された上記制御信号がアクティブである間に、次段に対応する保持回路に入力される上記保持対象信号の電位が変化することを特徴とする請求項１〜３の何れか１項に記載の表示駆動回路。
【請求項５】
自段に対応する保持回路は、
自段のシフトレジスタで生成された上記制御信号を入力する第１の入力部と、上記保持対象信号を入力する第２の入力部と、前段に対応する保持容量配線に上記保持容量配線信号を出力する出力部とを備え、
上記第１の入力部に入力された上記制御信号がアクティブになったときの上記第２の入力部に入力された上記保持対象信号の第１の電位を、上記保持容量配線信号の第１の電位として出力し、
上記第１の入力部に入力された上記制御信号がアクティブである期間は、上記第２の入力部に入力された上記保持対象信号の電位の変化に応じて、上記保持容量配線信号の電位が変化し、
上記第１の入力部に入力された上記制御信号が非アクティブになったときの上記第２の入力部に入力された上記保持対象信号の第２の電位を、上記保持容量配線信号の第２の電位として出力する
ことを特徴とする請求項１に記載の表示駆動回路。
【請求項６】
自段のシフトレジスタで生成される制御信号は、自段のシフトレジスタの内部において、自段のシフトレジスタをセットする前段のシフトレジスタの出力信号と、自段のシフトレジスタをリセットする自段のシフトレジスタの出力信号と、に基づいて生成されていることを特徴とする請求項２〜５の何れか１項に記載の表示駆動回路。
【請求項７】
自段のシフトレジスタで生成される制御信号は、自段のシフトレジスタの内部において、自段のシフトレジスタをセットする前段のシフトレジスタの出力信号と、自段のシフトレジスタをリセットする後段のシフトレジスタの出力信号と、に基づいて生成されていることを特徴とする請求項２〜５の何れか１項に記載の表示駆動回路。
【請求項８】
自段のシフトレジスタの出力信号が、後段のシフトレジスタ及び前段のシフトレジスタに入力され、自段のシフトレジスタで生成された制御信号が、自段に対応する保持回路に入力されていることを特徴とする請求項７に記載の表示駆動回路。
【請求項９】
自段のシフトレジスタで生成された制御信号は、自段のシフトレジスタの動作を開始させる前段のシフトレジスタの出力信号が自段のシフトレジスタに入力されてから、自段のシフトレジスタの動作を終了させるリセット信号が自段のシフトレジスタに入力されるまでの期間、アクティブであることを特徴とする請求項６〜８の何れか１項に記載の表示駆動回路。
【請求項１０】
自段のシフトレジスタの出力信号は、自段のシフトレジスタをセットする前段のシフトレジスタの出力信号と、外部から入力されるクロックと、に基づいて生成されていることを特徴とする請求項１〜５の何れか１項に記載の表示駆動回路。
【請求項１１】
自段のシフトレジスタで生成された上記制御信号は、自段のシフトレジスタの出力信号であって、
自段のシフトレジスタの出力信号は、後段のシフトレジスタと、自段の保持回路とに入力されていることを特徴とする請求項１０に記載の表示駆動回路。
【請求項１２】
自段のシフトレジスタの出力信号は、自段のシフトレジスタの動作を開始させる前段のシフトレジスタの出力信号を半クロック遅延させたものであることを特徴とする請求項１１に記載の表示駆動回路。
【請求項１３】
複数の保持回路に入力される保持対象信号の位相と、別の複数の保持回路に入力される保持対象信号の位相とは、互いに異なっていることを特徴とする請求項１に記載の表示駆動回路。
【請求項１４】
同一の水平走査期間で保持動作を行う２つの保持回路について、一方の保持回路には第１保持対象信号が入力され、他方の保持回路には、該第１の保持対象信号とは位相が異なる第２保持対象信号が入力されていることを特徴とする請求項１に記載の表示駆動回路。
【請求項１５】
上記各保持回路は、Ｄラッチ回路あるいはメモリ回路として構成されていることを特徴とする請求項１〜１４の何れか１項に記載の表示駆動回路。
【請求項１６】
請求項１〜１５の何れか１項に記載の表示駆動回路と、表示パネルとを備えることを特徴とする表示装置。
【請求項１７】
複数の走査信号線の各々に対応して設けられるとともに、各走査信号線に対応して設けられた複数の段を含むシフトレジスタを備え、画素に含まれる画素電極と容量を形成する保持容量配線に保持容量配線信号を供給することによって、該画素電極に書き込まれた信号電位の極性が負極性である場合には該信号電位を負極性側に変化させ、該画素電極に書き込まれた信号電位の極性が正極性である場合には該信号電位を正極性側に変化させる表示装置を駆動するための表示駆動方法であって、
上記シフトレジスタの各段に対応して設けられた保持回路に保持対象信号を入力し、自段のシフトレジスタで生成した制御信号がアクティブになると、自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、
自段のシフトレジスタの出力信号を、自段に対応する画素と接続する走査信号線に、走査信号として供給するとともに、自段に対応する保持回路の出力を、自段よりも前の前段に対応する画素の画素電極と容量を形成する保持容量配線に、上記保持容量配線信号として供給することを特徴とする表示駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばアクティブマトリクス型液晶表示パネルを有する液晶表示装置等の表示装置の駆動に関し、特に、ＣＣ（Charge Coupling）駆動と称される駆動方式を採用した表示装置における表示パネルを駆動するための表示駆動回路及び表示駆動方法に関するものである。
【背景技術】
【０００２】
従来、アクティブマトリクス方式の液晶表示装置において採用されるＣＣ駆動方式は、例えば特許文献１に開示されている。この特許文献１の開示内容を例にとり、ＣＣ駆動について説明する。【０００３】
図２０は、ＣＣ駆動を実現する装置の構成を示す。図２１は、図２０の装置のＣＣ駆動における各種信号の動作波形を示す。【０００４】
図２０に示すように、ＣＣ駆動を行う液晶表示装置は、画像表示部１１０と、ソースライン駆動回路１１１と、ゲートライン駆動回路１１２と、ＣＳバスライン駆動回路１１３とを備えている。【０００５】
画像表示部１１０は、複数のソースライン（信号線）１０１と、複数のゲートライン（走査線）１０２と、スイッチング素子１０３と、画素電極１０４と、複数のＣＳ（Capacity Storage）バスライン（共通電極線）１０５と、保持容量１０６と、液晶１０７と、対向電極１０９とを含んでいる。複数のソースライン１０１と複数のゲートライン１０２とが交差する交点近傍には、スイッチング素子１０３が配置されている。このスイッチング素子１０３には画素電極１０４が接続されている。【０００６】
ＣＳバスライン１０５は、ゲートライン１０２と対をなしかつ平行に配置されている。保持容量１０６は、画素電極１０４に一端が接続され、他端がＣＳバスライン１０５に接続されている。対向電極１０９は、液晶１０７を介して画素電極１０４と対向するように設けられている。【０００７】
ソースライン駆動回路１１１はソースライン１０１を駆動し、ゲートライン駆動回路１１２はゲートライン１０２を駆動するために設けられている。また、ＣＳバスライン駆動回路１１３はＣＳバスライン１０５を駆動するために設けられている。【０００８】
スイッチング素子１０３は、非晶質シリコン（ａ−Ｓｉ）、多結晶ポリシリコン（ｐ−Ｓｉ）、単結晶シリコン（ｃ−Ｓｉ）などによって形成されている。このような構造上、スイッチング素子１０３のゲート−ドレイン間に容量１０８が形成される。この容量１０８により、ゲートライン１０２からのゲートパルスが画素電極１０４の電位を負側にシフトする現象が発生する。【０００９】
図２１に示すように、上記の液晶表示装置において、あるゲートライン１０２の電位Ｖｇは、当該ゲートライン１０２が選択されているＨ期間（水平走査期間）においてのみＶｏｎとなり、その他の期間はＶｏｆｆに保持される。ソースライン１０１の電位Ｖｓは、表示する映像信号によってその振幅は異なるが、対向電極電位Ｖｃｏｍを中心にＨ期間毎に極性が反転し、かつ、同一のゲートライン１０２に関する隣接するＨ期間では極性が逆転した波形となる（ライン反転駆動）。なお、図２１では、一様な映像信号が入力されている場合を想定しているので、電位Ｖｓは一定の振幅で変化する。【００１０】
画素電極１０４の電位Ｖｄは、電位ＶｇがＶｏｎの期間ではスイッチング素子１０３が導通するので、ソースライン１０１の電位Ｖｓと同電位となり、電位ＶｇがＶｏｆｆとなる瞬間、ゲート−ドレイン間容量１０８を通じて僅かに負側にシフトする。【００１１】
ＣＳバスライン１０５の電位Ｖｃは、対応するゲートライン１０２が選択されているＨ期間及びその次のＨ期間はＶｅ＋である。また、電位Ｖｃは、さらにその次のＨ期間においてＶｅ−へ切り替わり、その後次のフィールドまでＶｅ−を保持する。この切り替わりにより、電位Ｖｄは、保持容量１０６を介して負側にシフトされることになる。【００１２】
その結果、電位Ｖｄは電位Ｖｓよりも大きな振幅で変化することになるので、電位Ｖｓの変化振幅をより小さくすることができる。これにより、ソースライン駆動回路１１１における回路構成の簡略化及び消費電力の削減を図ることができる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】日本国公開特許公報「特開２００１−８３９４３号公報（２００１年３月３０日公開）」
【特許文献２】国際公開特許公報「ＷＯ２００９／０５０９２６号公報（２００９年４月２３日公開）」
【発明の概要】
【発明が解決しようとする課題】
【００１４】
上記のライン反転駆動及びＣＣ駆動を採用した液晶表示装置においては、表示開始後の最初のフレームにおいて、１行（液晶表示装置の１水平ライン）毎の明暗からなる横筋が観察されるという不具合が生じる。【００１５】
図２２は、その原因を説明するための上記液晶表示装置の動作を示すタイミングチャートである。【００１６】
図２２において、ＧＳＰは垂直走査のタイミングを規定するゲートスタートパルス、ＧＣＫ１（ＣＫ）およびＧＣＫ２（ＣＫＢ）は制御回路から出力されるシフトレジスタの動作タイミングを規定するゲートクロックである。ＧＳＰの立ち下がりから次の立ち下がりまでの期間が１垂直走査期間（１Ｖ期間）に相当する。ＧＣＫ１の立ち上がりからＧＣＫ２の立ち上がりまでの期間、および、ＧＣＫ２の立ち上がりからＧＣＫ１の立ち上がりまでの期間が、１水平走査期間（１Ｈ期間）となる。ＣＭＩは、１水平走査期間ごとに極性が反転する極性信号である。【００１７】
また、図２２には、ソースライン駆動回路１１１から、あるソースライン１０１（第ｘ列に設けられたソースライン１０１）に供給されるソース信号Ｓ（ビデオ信号）、ゲートライン駆動回路１１２及びＣＳバスライン駆動回路１１３から第１行に設けられたゲートライン１０２及びＣＳバスライン１０５にそれぞれ供給されるゲート信号Ｇ１及びＣＳ信号ＣＳ１、第１行かつ第ｘ列に設けられた画素電極の電位Ｖｐｉｘ１をこの順に図示している。同様に、第２行に設けられたゲートライン１０２及びＣＳバスライン１０５にそれぞれ供給されるゲート信号Ｇ２及びＣＳ信号ＣＳ２、第２行かつ第ｘ列に設けられた画素電極の電位Ｖｐｉｘ２をこの順に図示している。さらに、第３行に設けられたゲートライン１０２及びＣＳバスライン１０５にそれぞれ供給されるゲート信号Ｇ３及びＣＳ信号ＣＳ３、第３行かつ第ｘ列に設けられた画素電極の電位Ｖｐｉｘ３をこの順に図示している。【００１８】
なお、電位Ｖｐｉｘ１，Ｖｐｉｘ２，Ｖｐｉｘ３における破線は対向電極１０９の電位を示している。【００１９】
以下では、表示映像の最初のフレームを第１フレームとし、それ以前を初期状態とする。初期状態では、ソースライン駆動回路１１１、ゲートライン駆動回路１１２及びＣＳバスライン駆動回路１１３の何れもが、通常動作に入る前の準備段階あるいは停止状態にある。そのため、ゲート信号Ｇ１，Ｇ２，Ｇ３はゲートオフ電位（スイッチング素子１０３のゲートをオフする電位）に固定され、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３は一方の電位（例えばローレベル）に固定されている。【００２０】
初期状態の後の第１フレームでは、ソースライン駆動回路１１１、ゲートライン駆動回路１１２及びＣＳバスライン駆動回路１１３の何れもが通常動作を行う。これにより、ソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、１Ｈ期間毎に極性が反転する信号となる。【００２１】
なお、図２２では、一様な映像を表示する場合を想定しているため、ソース信号Ｓの振幅は一定である。また、ゲート信号Ｇ１，Ｇ２，Ｇ３は、各フレームのアクティブ期間（有効走査期間）におけるそれぞれ第１、第２及び第３番目の１Ｈ期間においてゲートオン電位（スイッチング素子１０３のゲートをオンする電位）となり、その他の期間においてゲートオフ電位となる。【００２２】
そして、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３は、対応するゲート信号Ｇ１，Ｇ２，Ｇ３の立ち下がり後に反転し、かつ、その反転方向が互いに逆の関係となるような波形をとる。具体的には、奇数フレームでは、ＣＳ信号ＣＳ２は対応するゲート信号Ｇ２が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ１，ＣＳ３は対応するゲート信号Ｇ１，Ｇ３が立ち下がった後に立ち下がることになる。また、偶数フレームでは、ＣＳ信号ＣＳ２は対応するゲート信号Ｇ２が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ１，ＣＳ３は対応するゲート信号Ｇ１，Ｇ３が立ち下がった後に立ち上がることになる。【００２３】
なお、奇数フレームおよび偶数フレームにおけるＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３の立ち上がり及び立ち下がりの関係は上記の関係と逆であってもよい。また、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３の反転するタイミングは、ゲート信号Ｇ１，Ｇ２，Ｇ３の立ち下がり以降、すなわち対応する水平走査期間以降であればよく、例えば、次行のゲート信号の立ち上がりに同期して反転させてもよい。【００２４】
ところが、第１フレームについては、初期状態においてＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３が何れも一方の電位（図２２ではローレベル）に固定されていることから、電位Ｖｐｉｘ１，Ｖｐｉｘ３が変則的な状態となる。具体的には、ＣＳ信号ＣＳ２は、対応するゲート信号Ｇ２の立ち下がりの後に立ち上がることになる点では他の奇数フレーム（第３，第５フレーム，…）と同じであるが、ＣＳ信号ＣＳ１，ＣＳ３は、対応するゲート信号Ｇ１，Ｇ３の立ち下がりの後において同一電位（図２２ではローレベル）を保持している点において他の奇数フレーム（第３，第５フレーム，…）とは異なる。【００２５】
そのため、第１フレームにおいて、第２行の画素電極１０４では、ＣＳ信号ＣＳ２の電位変化が通常通りに起こるため、電位Ｖｐｉｘ２はＣＳ信号ＣＳ２の電位変化に起因する電位シフトを受ける一方、第１行及び第３行の画素電極１０４では、ＣＳ信号ＣＳ１，ＣＳ３の電位変化が起こらないため、電位Ｖｐｉｘ１，Ｖｐｉｘ３は電位シフトを受けないことになる（図２２の斜線部）。その結果、同一階調のソース信号Ｓが入力されているにもかかわらず、電位Ｖｐｉｘ１，Ｖｐｉｘ３と、電位Ｖｐｉｘ２とが異なるために、第１行及び第３行と第２行との間で輝度差が生じてしまう。この輝度差は、画像表示部全体としては奇数行と偶数行との間の輝度差として現れることになる。そのため、第１フレームの映像には、１行毎の明暗からなる横筋が観察されてしまうことになる。【００２６】
このような横筋の発生を抑えることができる技術が特許文献２に開示されている。特許文献２の技術について、図２４〜図２６を用いて以下に説明する。図２４は、特許文献２に示される駆動回路（ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０）の構成を示すブロック図であり、図２５は、液晶表示装置の各種信号の波形を示すタイミングチャートであり、図２６は、ＣＳバスライン駆動回路に入出力される各種信号の波形を示すタイミングチャートである。【００２７】
図２４に示すように、ＣＳバスライン駆動回路４０は、その内部に複数の論理回路４１，４２，４３，…，４ｎを各行に対応して備えている。各論理回路４１，４２，４３，…，４ｎは、それぞれ、Ｄラッチ回路４１ａ，４２ａ，４３ａ，…，４ｎａ、ＯＲ回路４１ｂ，４２ｂ，４３ｂ，…，４ｎｂを備えている。以下では、第１行及び第２行に対応する論理回路４１・４２を挙げて説明する。【００２８】
論理回路４１への入力信号は、ゲート信号Ｇ１，Ｇ２、極性信号ＰＯＬ、及びリセット信号ＲＥＳＥＴであり、論理回路４２への入力信号は、ゲート信号Ｇ２，Ｇ３、極性信号ＰＯＬ、及びリセット信号ＲＥＳＥＴである。極性信号ＰＯＬ及びリセット信号ＲＥＳＥＴは、コントロール回路（図示せず）から入力される。【００２９】
ＯＲ回路４１ｂは、対応するゲートライン１２のゲート信号Ｇ１、及び次行（第２行）のゲートライン１２のゲート信号Ｇ２が入力されることにより、図２６に示す信号ｇ１を出力する。また、ＯＲ回路４２ｂは、対応するゲートライン１２のゲート信号Ｇ２、及び次行（第２行）のゲートライン１２のゲート信号Ｇ３が入力されることにより、図２６に示す信号ｇ２を出力する。【００３０】
Ｄラッチ回路４１ａの端子ＣＬにはリセット信号ＲＥＳＥＴが入力され、端子Ｄには極性信号ＰＯＬが入力され、端子ＧにはＯＲ回路４１ｂの出力ｇ１が入力される。Ｄラッチ回路４１ａは、端子Ｇに入力される信号ｇ１の電位レベルの変化（ローレベル→ハイレベル、又はハイレベル→ローレベル）に応じて、端子Ｄに入力される極性信号ＰＯＬの入力状態（ローレベル又はハイレベル）を電位レベルの変化を示すＣＳ信号ＣＳ１として出力する。具体的には、Ｄラッチ回路４１ａは、端子Ｇに入力される信号ｇ１の電位レベルがハイレベルのときは、端子Ｄに入力される極性信号ＰＯＬの入力状態（ローレベル又はハイレベル）を出力し、端子Ｇに入力される信号ｇ１の電位レベルがハイレベルからローレベルに変化すると、変化した時点の端子Ｄに入力される極性信号ＰＯＬの入力状態（ローレベル又はハイレベル）をラッチし、次に端子Ｇに入力される信号ｇ１の電位レベルがハイレベルになるまでラッチした状態を保持する。そして、Ｄラッチ回路４１ａの端子Ｑから、図２６に示す、電位レベルの変化を示すＣＳ信号ＣＳ１として出力される。【００３１】
また、Ｄラッチ回路４２ａの端子ＣＬ及び端子Ｄには、同様に、リセット信号ＲＥＳＥＴ及び極性信号ＰＯＬが入力され、端子Ｇには、ＯＲ回路４２ｂの出力ｇ２が入力される。これにより、Ｄラッチ回路４２ａの端子Ｑから、図２６に示す、電位レベルの変化を示すＣＳ信号ＣＳ２が出力される。【００３２】
上記構成によれば、第１行及び第２行のゲート信号が立ち下がる時点のそれぞれのＣＳ信号ＣＳ１及びＣＳ２の電位が互いに異なるようになる。そのため、図２５に示すように、電位Ｖｐｉｘ１は、ＣＳ信号ＣＳ１の電位変化に起因する電位シフトを受け、電位Ｖｐｉｘ２は、ＣＳ信号ＣＳ２の電位変化に起因する電位シフトを受けることになる。これにより、図２２に示すような１行毎の明暗からなる横筋を解消することができる。【００３３】
ところが、上記特許文献２の技術では、図２５に示すＣＳ信号を生成するために、自行のゲート信号及び次行のゲート信号を取り込む必要があるため、回路面積が増大化するという問題がある。上記の例で言えば、論理回路４２から出力されるＣＳ信号ＣＳ２は、第２行のゲートラインのゲート信号ｇ２、及び第３行のゲートラインのゲート信号ｇ３を利用して生成される。そのため、第３行のゲートラインのゲート信号ｇ３を取り込むための配線や、ゲート信号ｇ２及びｇ３の論理をとるための回路（ＯＲ回路）が必要となり、回路面積が増大化してしまう。このような駆動回路の場合、液晶パネルの額縁の狭小化を図ることが困難になる。【００３４】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、回路面積を増大させることなく、上述した横筋の発生を解消して表示品位の向上を図ることができる表示駆動回路及び表示駆動方法を提供することにある。
【課題を解決するための手段】
【００３５】
本発明に係る表示駆動回路は、画素に含まれる画素電極と容量を形成する保持容量配線に保持容量配線信号を供給することによって、該画素電極に書き込まれた信号電位を該信号電位の極性に応じた向きに変化させる表示装置に用いられる表示駆動回路であって、複数の走査信号線の各々に対応して設けられた複数の段を含むシフトレジスタを備え、上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、自段のシフトレジスタで生成された制御信号がアクティブになると、自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、自段のシフトレジスタの出力信号を、自段に対応する画素と接続する走査信号線に、走査信号として供給するとともに、自段に対応する保持回路の出力を、自段よりも前の前段に対応する画素の画素電極と容量を形成する保持容量配線に、上記保持容量配線信号として供給することを特徴としている。【００３６】
上記表示駆動回路によって駆動される表示パネルは、上述のとおりの構成を有しており、その典型的な配置は例えば、行列状に画素電極が多数配列され、各行に沿って走査信号線、スイッチング素子及び保持容量配線が配置され、各列に沿ってデータ信号線が配置されたものである。なお、この典型的な配置において、「行」及び「列」、「水平」及び「垂直」は、それぞれ表示パネルの横方向及び縦方向の並びであることが多いが、必ずしもこのとおりである必要はなく、縦横の関係が逆転していてもよい。したがって、本発明における「行」、「列」、「水平」及び「垂直」とは、特に方向を限定するものではない。【００３７】
この表示パネルを駆動する上記表示駆動回路は、保持容量配線信号によって、画素電極に書き込まれた信号電位を該信号電位の極性に応じた向きに変化させる。これにより、ＣＣ駆動が実現される。【００３８】
ここで、保持容量配線信号は、上記のとおり、第ｎ行のゲート信号が立ち下がった（オフした）後に電位が反転する波形となる。そして、この保持容量配線信号の波形を生成するために、従来は、第ｎ行のゲート信号と第（ｎ＋１）行のゲート信号を利用する構成が採用されている（図２４参照）。この構成では、第ｎ行及び第（ｎ＋１）行のシフトレジスタの出力（ゲート信号）を取り込むための配線及び論理回路（ＯＲ回路）が必要になり、回路面積が増大するという問題がある。【００３９】
この点、上記表示駆動回路では、自段のシフトレジスタで生成された制御信号（内部信号あるいは出力信号）を自段の保持回路に入力することにより、保持容量配線信号を生成し、この保持容量配線信号を、前段に対応する保持容量配線に供給する。これにより、第１垂直走査期間において横筋の原因となる上記変則的な波形を解消することができ、第１垂直走査期間における横筋の発生を防止して表示品位の向上を図るという効果を奏することができる。また、適正な保持容量配線信号を生成するための素子を新たに設ける必要がないため、従来と比較して回路面積を小さくすることができる。よって、回路面積を増大させることなく、表示品位の高い、小型の液晶表示装置及び狭額縁の液晶表示パネルを実現することができる。【００４０】
本発明に係る表示駆動方法は、複数の走査信号線の各々に対応して設けられるとともに、各走査信号線に対応して設けられた複数の段を含むシフトレジスタを備え、画素に含まれる画素電極と容量を形成する保持容量配線に保持容量配線信号を供給することによって、該画素電極に書き込まれた信号電位を該信号電位の極性に応じた向きに変化させる表示装置を駆動するための表示駆動方法であって、上記シフトレジスタの各段に対応して設けられた保持回路に保持対象信号を入力し、自段のシフトレジスタで生成した制御信号がアクティブになると、自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、自段のシフトレジスタの出力信号を、自段に対応する画素と接続する走査信号線に、上記走査信号として供給するとともに、自段に対応する保持回路の出力を、自段よりも前の前段に対応する画素の画素電極と容量を形成する保持容量配線に、上記保持容量配線信号として供給することを特徴としている。【００４１】
上記方法では、上記表示駆動回路に関して述べた効果と同じく、回路面積を増大させることなく第１垂直走査期間における横筋の発生を防止して表示品位の向上を図るという効果を奏することができる。
【発明の効果】
【００４２】
本発明に係る表示駆動回路及び表示駆動方法は、以上のように、上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、自段のシフトレジスタで生成された制御信号がアクティブになると、自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、自段のシフトレジスタの出力信号を、自段に対応する画素と接続する走査信号線に、上記走査信号として供給するとともに、自段に対応する保持回路の出力を、自段よりも前の前段に対応する画素の画素電極と容量を形成する保持容量配線に、上記保持容量配線信号として供給するものである。【００４３】
上記構成及び方法では、回路面積を増大させることなく、表示すべき映像に応じたデータ信号の出力を開始する第１垂直走査期間（第１フレーム）において、１行（１ライン）毎の明暗からなる横筋が観察されてしまうという不具合を解消し、表示品位の向上を図るという効果を奏することができる。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施の一形態に係る液晶表示装置の構成を示すブロック図である。
【図２】図１の液晶表示装置における各画素の電気的構成を示す等価回路図である。
【図３】実施例１における液晶表示装置の各種信号の波形を示すタイミングチャートである。
【図４】実施例１におけるゲートライン駆動回路及びＣＳバスライン駆動回路の構成を示すブロック図である。
【図５】実施例１におけるシフトレジスタ回路の構成を示す図である。
【図６】図５に示すシフトレジスタ回路に入出力される各種信号の波形を示すタイミングチャートである。
【図７】実施例１における論理回路（Ｄラッチ回路）の構成を示す図である。
【図８】図７に示すＤラッチ回路に入出力される各種信号の波形を示すタイミングチャートである。
【図９】実施例２における液晶表示装置の各種信号の波形を示すタイミングチャートである。
【図１０】実施例２におけるゲートライン駆動回路及びＣＳバスライン駆動回路の構成を示すブロック図である。
【図１１】実施例２におけるシフトレジスタ回路の構成を示す図である。
【図１２】図１１に示すシフトレジスタ回路に入出力される各種信号の波形を示すタイミングチャートである。
【図１３】実施例２におけるＤラッチ回路に入出力される各種信号の波形を示すタイミングチャートである。
【図１４】実施例３における液晶表示装置の各種信号の波形を示すタイミングチャートである。
【図１５】実施例３におけるゲートライン駆動回路及びＣＳバスライン駆動回路の構成を示すブロック図である。
【図１６】実施例３におけるシフトレジスタ回路の構成を示す図である。
【図１７】図１６に示すシフトレジスタ回路に入出力される各種信号の波形を示すタイミングチャートである。
【図１８】実施例３におけるＤラッチ回路に入出力される各種信号の波形を示すタイミングチャートである。
【図１９】実施例１におけるゲートライン駆動回路及びＣＳバスライン駆動回路の他の構成を示すブロック図である。
【図２０】ＣＣ駆動を行う従来の液晶表示装置の構成を示すブロック図である。
【図２１】上記従来の液晶表示装置における各種信号の波形を示すタイミングチャートである。
【図２２】上記従来の液晶表示装置における各種信号の波形の比較例を示すタイミングチャートである。
【図２３】上記従来の液晶表示装置におけるゲートライン駆動回路及びＣＳバスライン駆動回路の他の構成を示すブロック図である。
【図２４】従来の駆動回路（ゲートライン駆動回路及びＣＳバスライン駆動回路）の構成を示すブロック図である。
【図２５】図２４の駆動回路を備える液晶表示装置の各種信号の波形を示すタイミングチャートであり、
【図２６】図２４に示すＣＳバスライン駆動回路に入出力される各種信号の波形を示すタイミングチャートである。
【図２７】実施例１におけるゲートライン駆動回路及びＣＳバスライン駆動回路の他の構成を示すブロック図である。
【図２８】（ａ）は実施例１にかかるフリップフロップの構成を示す回路図であり、（ｂ）はフリップフロップの動作を示すタイミングチャート（ＩＮＩＴＢ信号が非アクティブの場合）であり、（ｃ）はフリップフロップの真理値表（ＩＮＩＴＢ信号が非アクティブの場合）である。
【図２９】実施例４の液晶表示装置における各種信号の波形を示すタイミングチャートである。
【図３０】実施例４におけるゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の構成を示している。
【図３１】本実施の形態に係るＣＳバスライン駆動回路の各段の保持回路の他の構成を示す回路図である。
【図３２】図３１に示す保持回路の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００４５】
本発明の一実施形態について図面に基づいて説明すると以下の通りである。
【００４６】
まず、図１及び図２に基づいて本発明の表示装置に相当する液晶表示装置１の構成について説明する。なお、図１は液晶表示装置１の全体構成を示すブロック図であり、図２は液晶表示装置１の画素の電気的構成を示す等価回路図である。
【００４７】
液晶表示装置１は、本発明の表示パネル、データ信号線駆動回路、走査信号線駆動回路、保持容量配線駆動回路、及び制御回路にそれぞれ相当するアクティブマトリクス型の液晶表示パネル１０、ソースバスライン駆動回路２０、ゲートライン駆動回路３０、ＣＳバスライン駆動回路４０、及びコントロール回路５０を備えている。
【００４８】
液晶表示パネル１０は、図示しないアクティブマトリクス基板と対向基板との間に液晶を挟持して構成されており、行列状に配列された多数の画素Ｐを有している。
【００４９】
そして、液晶表示パネル１０は、アクティブマトリクス基板上に、本発明のデータ信号線、走査信号線、スイッチング素子、画素電極、及び保持容量配線にそれぞれ相当するソースバスライン１１、ゲートライン１２、薄膜トランジスタ（Thin Film Transistor；以下「ＴＦＴ」と称する）１３、画素電極１４、及びＣＳバスライン１５を備え、対向基板上に対向電極１９を備えている。なお、ＴＦＴ１３は、図２にのみ図示し、図１では省略している。
【００５０】
ソースバスライン１１は、列方向（縦方向）に互いに平行となるように各列に１本ずつ形成されており、ゲートライン１２は行方向（横方向）に互いに平行となるように各行に１本ずつ形成されている。ＴＦＴ１３及び画素電極１４は、ソースバスライン１１とゲートライン１２との各交点に対応してそれぞれ形成されており、ＴＦＴ１３のソース電極ｓがソースバスライン１１に、ゲート電極ｇがゲートライン１２に、ドレイン電極ｄが画素電極１４にそれぞれ接続されている。また、画素電極１４は、対向電極１９との間に液晶を介して液晶容量１７を形成している。
【００５１】
これにより、ゲートライン１２に供給されるゲート信号（走査信号）によってＴＦＴ１３のゲートがオンし、ソースバスライン１１からのソース信号（データ信号）が画素電極１４に書き込まれると、画素電極１４に上記ソース信号に応じた電位が付与される。この結果、画素電極１４と対向電極１９との間に介在する液晶に対して上記ソース信号に応じた電圧が印加されることによって、上記ソース信号に応じた階調表示を実現することができる。
【００５２】
ＣＳバスライン１５は、行方向（横方向）に互いに平行となるように各行に１本ずつ形成されており、ゲートライン１２と対をなすように配置されている。この各ＣＳバスライン１５は、それぞれ各行に配置された画素電極１４との間に保持容量１６（「補助容量」ともいう）が形成されることにより、画素電極１４と容量結合されている。
【００５３】
なお、ＴＦＴ１３には、その構造上、ゲート電極ｇとドレイン電極ｄとの間に引込容量１８が形成されてしまうことから、画素電極１４の電位はゲートライン１２の電位変化による影響（引き込み）を受けることになる。しかしながら、ここでは、説明の簡略化のため、上記影響については考慮しないこととする。
【００５４】
上記のように構成される液晶表示パネル１０は、ソースバスライン駆動回路２０、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０によって駆動される。また、コントロール回路５０は、ソースバスライン駆動回路２０、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０に、液晶表示パネル１０の駆動に必要な各種の信号を供給する。
【００５５】
本実施形態では、周期的に繰り返される垂直走査期間におけるアクティブ期間（有効走査期間）において、各行の水平走査期間を順次割り当て、各行を順次走査していく。そのために、ゲートライン駆動回路３０は、ＴＦＴ１３をオンするためのゲート信号を各行の水平走査期間に同期して当該行のゲートライン１２に対して順次出力する。このゲートライン駆動回路３０の詳細については後述する。
【００５６】
ソースバスライン駆動回路２０は、各ソースバスライン１１に対してソース信号を出力する。このソース信号は、液晶表示装置１の外部からコントロール回路５０を介してソースバスライン駆動回路２０に供給された映像信号を、ソースバスライン駆動回路２０において各列に割り当て、昇圧等を施した信号である。
【００５７】
また、ソースバスライン駆動回路２０は、ｎライン（ｎＨ）反転駆動を行うために、出力するソース信号の極性を、同一行の全ての画素について極性が同一であり、かつ隣り合うｎ行ごとに逆転するようにしている。例えば、１ライン（１Ｈ）反転駆動を示す図３では、第１行の水平走査期間と第２行の水平走査期間とでは、ソース信号Ｓの極性は互いに異なっている。なお、図３では、１フレームごとにソース信号Ｓの極性を反転させている（１フレーム反転）が、これに限定されず、ｍフレームごとにソース信号Ｓの極性を反転（ｍフレーム反転）させてもよい。
【００５８】
ＣＳバスライン駆動回路４０は、本発明の保持容量配線信号に相当するＣＳ信号を各ＣＳバスライン１５に対して出力する。このＣＳ信号は、電位が２値（電位の高低）の間で切り替わる（立ち上がり又は立ち下がり）信号であり、当該行のＴＦＴ１３がオンからオフに切り替えられた時点（ゲート信号が立ち下がった時点）の電位が、隣り合うｎ行ごとに互いに異なるように制御されている。このＣＳバスライン駆動回路４０の詳細については後述する。
【００５９】
コントロール回路５０は、上述したゲートライン駆動回路３０、ソースバスライン駆動回路２０、ＣＳバスライン駆動回路４０を制御することにより、これら各回路から図３に示す信号を出力させる。
【００６０】
本実施形態において注目すべきは、上記各部材により構成される液晶表示装置１において、特に、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の特徴である。以降、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の詳細（実施例１〜３）について説明する。
【００６１】
（実施例１）
図３は、実施例１の液晶表示装置１における各種信号の波形を示すタイミングチャートである。ここでは、上記のように、１ライン（１Ｈ）反転駆動を行い、かつ１フレームごとにソース信号Ｓの極性を反転させている（１フレーム反転）。図３では、図２２と同じく、ＧＳＰは垂直走査のタイミングを規定するゲートスタートパルス、ＧＣＫ１（ＣＫ）およびＧＣＫ２（ＣＫＢ）はコントロール回路５０から出力されるシフトレジスタの動作タイミングを規定するゲートクロックを示している。ＧＳＰの立ち下がりから次の立ち下がりまでの期間が１垂直走査期間（１Ｖ期間）に相当する。ＧＣＫ１の立ち上がりからＧＣＫ２の立ち上がりまでの期間、および、ＧＣＫ２の立ち上がりからＧＣＫ１の立ち上がりまでの期間が、１水平走査期間（１Ｈ期間）となる。ＣＭＩ（保持対象信号）は、１水平走査期間ごとに極性が反転する極性信号である。
【００６２】
また、図３では、ソースバスライン駆動回路２０からあるソースバスライン１１（第ｘ列に設けられたソースバスライン１１）に供給されるソース信号Ｓ（ビデオ信号）、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０から第１行に設けられたゲートライン１２及びＣＳバスライン１５にそれぞれ供給されるゲート信号Ｇ１及びＣＳ信号ＣＳ１（ＣＳＯＵＴ１）、第１行かつ第ｘ列に設けられた画素電極１４の電位波形Ｖｐｉｘ１を図示している。また、第２行に設けられたゲートライン１２及びＣＳバスライン１５にそれぞれ供給されるゲート信号Ｇ２及びＣＳ信号ＣＳ２（ＣＳＯＵＴ２）、第２行かつ第ｘ列に設けられた画素電極１４の電位波形Ｖｐｉｘ２を図示している。さらに、第３行に設けられたゲートライン１２及びＣＳバスライン１５にそれぞれ供給されるゲート信号Ｇ３及びＣＳ信号ＣＳ３（ＣＳＯＵＴ３）、第３行かつ第ｘ列に設けられた画素電極１４の電位波形Ｖｐｉｘ３を図示している。後述（図４参照）するが、信号Ｍ１（ＣＳＲ１），Ｍ２（ＣＳＲ２），及びＭ３（ＣＳＲ３）はそれぞれ、第１行〜第３行のシフトレジスタ回路ＳＲ１〜ＳＲ３で生成され、第１行〜第３行の論理回路（ラッチ回路、保持回路）ＣＳＬ１〜ＣＳＬ３に入力される信号である。
【００６３】
なお、電位Ｖｐｉｘ１，Ｖｐｉｘ２，Ｖｐｉｘ３における破線は対向電極１９の電位を示している。
【００６４】
以下では、表示映像の最初のフレームを第１フレームとし、それ以前を初期状態とする。本実施例１では、図３に示すように、初期状態においては、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３は何れも一方の電位（図３ではローレベル）に固定されているが、第１フレームでは、第１行のＣＳ信号ＣＳ１及び第３行のＣＳ信号ＣＳ３それぞれは、対応するゲート信号Ｇ１，Ｇ３の立ち上がりに同期してローレベルからハイレベルへ切り替わり、ゲート信号Ｇ１，Ｇ３の立ち下がりの時点においては、ハイレベルとなっている。そのため、各行において、対応するゲート信号が立ち下がる時点のＣＳ信号の電位は、隣接する行におけるＣＳ信号の電位とは互いに異なっている。例えば、ＣＳ信号ＣＳ１では、対応するゲート信号Ｇ１が立ち下がる時点でハイレベルであり、ＣＳ信号ＣＳ２では、対応するゲート信号Ｇ２が立ち下がる時点でローレベルであり、ＣＳ信号ＣＳ３では、対応するゲート信号Ｇ３が立ち下がる時点でハイレベルである。
【００６５】
ここで、ソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、１Ｈ期間毎に極性が反転する信号となる。また、図３では、一様な映像を表示する場合を想定しているため、ソース信号Ｓの振幅は一定である。一方、ゲート信号Ｇ１，Ｇ２，Ｇ３は、各フレームのアクティブ期間（有効走査期間）におけるそれぞれ第１、第２及び第３番目の１Ｈ期間においてゲートオン電位となり、その他の期間においてゲートオフ電位となる。
【００６６】
そして、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３は、対応するゲート信号Ｇ１，Ｇ２，Ｇ３の立ち下がりの後に反転し、かつ、その反転方向が隣接する行において互いに逆の関係となるような波形をとる。具体的には、奇数フレーム（第１フレーム、第３フレーム、…）では、ＣＳ信号ＣＳ１，ＣＳ３は対応するゲート信号Ｇ１，Ｇ３が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ２は対応するゲート信号Ｇ２が立ち下がった後に立ち上がる。また、偶数フレーム（第２フレーム、第４フレーム、…）では、ＣＳ信号ＣＳ１，ＣＳ３は対応するゲート信号Ｇ１，Ｇ３が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ２は対応するゲート信号Ｇ２が立ち下がった後に立ち下がる。
【００６７】
なお、奇数フレーム及び偶数フレームにおけるＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３の立ち上がり及び立ち下がりの関係は上記の関係と逆であってもよい。
【００６８】
図３では、第１フレームにおいてゲート信号が立ち下がる時点のＣＳ信号の電位が、隣り合う行では互いに異なっているため、第１フレームにおけるＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３は通常の奇数フレーム（例えば第３フレーム）と同じ波形となる。そのため、画素電極１４の電位Ｖｐｉｘ１，Ｖｐｉｘ２，Ｖｐｉｘ３は何れもＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３によって適正にシフトされることになるので、同一階調のソース信号Ｓが入力されると、対向電極電位とシフト後の画素電極１４の電位との電位差は正極性と負極性とで同じになる。すなわち、同一画素列の奇数番目の画素にマイナス極性のソース信号が書き込まれるとともに、偶数番目の画素にプラス極性のソース信号が書き込まれる第１フレームについては、奇数番目の画素に対応するＣＳ信号の電位は、上記奇数番目の画素への書き込み中は極性反転することなく、書き込み後にマイナス方向に極性反転し、かつ次の書き込みまで極性反転せず、偶数番目の画素に対応するＣＳ信号の電位は、上記偶数番目の画素への書き込み中は極性反転することなく、書き込み後にプラス方向に極性反転し、次の書き込みまで極性反転しないようになっている。その結果、第１フレームにおける横筋の発生を解消し、表示品位の向上を図ることができる。
【００６９】
ここで、上述した制御を実現するためのゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の具体的な構成について説明する。図４は、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の構成を示している。以下では、説明の便宜上、第ｎ行の次の走査方向（図４中の矢印方向）の行（ライン）（次行）を第（ｎ＋１）行、それとは反対方向の第ｎ行の直前の行（前行）を第（ｎ−１）行と表す。
【００７０】
図４に示すように、ゲートライン駆動回路３０は、複数のシフトレジスタ回路ＳＲ（シフトレジスタの段）を各行に対応して備え、ＣＳバスライン駆動回路４０は、複数のラッチ回路（保持回路）ＣＳＬを各行に対応して備えている。ここでは、説明の便宜上、第（ｎ−１）行，第ｎ行，第（ｎ＋１）行に対応する、シフトレジスタ回路ＳＲｎ−１，ＳＲｎ，ＳＲｎ＋１、及び、ラッチ回路ＣＳＬｎ−１，ＣＳＬｎ，ＣＳＬｎ＋１、を例に挙げる。
【００７１】
第（ｎ−１）行のシフトレジスタ回路ＳＲｎ−１では、クロック端子ＣＫに、コントロール回路５０（図１参照）から出力されるゲートクロックＧＣＫ１が入力され、セット端子ＳＢに、シフトレジスタ回路ＳＲｎ−１のセット信号として、前行（第（ｎ−２）行）のシフトレジスタ出力ＳＲＢＯｎ−２が入力される。出力端子ＯＵＴＢは次行（第ｎ行）のシフトレジスタ回路ＳＲｎのセット端子ＳＢに接続され、これにより、出力端子ＯＵＴＢから出力されるシフトレジスタ出力ＳＲＢＯｎ−１が、シフトレジスタ回路ＳＲｎに入力される。出力端子Ｍは、シフトレジスタ回路ＳＲｎ−１の内部で生成される信号Ｍを出力する端子であり、自行（第（ｎ−１）行）のラッチ回路ＣＳＬｎ−１のクロック端子ＣＫに接続され、これによりシフトレジスタ回路ＳＲｎ−１の内部信号Ｍｎ−１（信号ＣＳＲｎ−１）（制御信号）が、ラッチ回路ＣＳＬｎ−１に入力される。
【００７２】
また、前行（第（ｎ−２）行）のシフトレジスタ出力ＳＲＢＯｎ−２は、シフトレジスタ回路ＳＲｎ−１に入力されるとともに、バッファを介して、自行（第（ｎ−１）行）のゲートライン１２にゲート信号Ｇｎ−１（ＳＲＯｎ−２：ＳＲＢＯｎ−２の反転信号）として出力される。また、シフトレジスタ回路ＳＲｎ−１には電源（ＶＤＤ）が入力される。
【００７３】
第（ｎ−１）行のラッチ回路ＣＳＬｎ−１は、Ｄラッチ回路として構成され、コントロール回路５０（図１参照）から出力される極性信号ＣＭＩと、シフトレジスタ回路ＳＲｎ−１の内部信号Ｍｎ−１（信号ＣＳＲｎ−１）とが入力される。ラッチ回路ＣＳＬｎ−１の出力端子ＯＵＴは、自行（第（ｎ−１）行）のＣＳバスライン１５に接続され、これにより出力端子ＯＵＴから出力されるＣＳ信号ＣＳＯＵＴｎ−１が、自行（第（ｎ−１）行）のＣＳバスライン１５に入力される。
【００７４】
第ｎ行のシフトレジスタ回路ＳＲｎでは、クロック端子ＣＫに、コントロール回路５０（図１参照）から出力されるゲートクロックＧＣＫ２が入力され、セット端子ＳＢに、シフトレジスタ回路ＳＲｎのセット信号として、前行（第（ｎ−１）行）のシフトレジスタ出力ＳＲＢＯｎ−１が入力される。出力端子ＯＵＴＢは次行（第（ｎ＋１）行）のシフトレジスタ回路ＳＲｎ＋１のセット端子ＳＢに接続され、これにより出力端子ＯＵＴＢから出力されるシフトレジスタ出力ＳＲＢＯｎが、シフトレジスタ回路ＳＲｎ＋１に入力される。出力端子Ｍは、自行（第ｎ行）のラッチ回路ＣＳＬｎのクロック端子ＣＫに接続され、これによりシフトレジスタ回路ＳＲｎの内部信号Ｍｎ（信号ＣＳＲｎ）が、ラッチ回路ＣＳＬｎに入力される。
【００７５】
また、前行（第（ｎ−１）行）のシフトレジスタ出力ＳＲＢＯｎ−１は、シフトレジスタ回路ＳＲｎに入力されるとともに、バッファを介して、自行（第ｎ行）のゲートライン１２にゲート信号Ｇｎ（ＳＲＯｎ−１：ＳＲＢＯｎ−１の反転信号）として出力される。また、シフトレジスタ回路ＳＲｎには電源（ＶＤＤ）が入力される。
【００７６】
第ｎ行のラッチ回路ＣＳＬｎは、Ｄラッチ回路として構成され、コントロール回路５０（図１参照）から出力される極性信号ＣＭＩと、シフトレジスタ回路ＳＲｎの内部信号Ｍｎ（信号ＣＳＲｎ）とが入力される。ラッチ回路ＣＳＬｎの出力端子ＯＵＴは、自行（第ｎ行）のＣＳバスライン１５に接続され、これにより出力端子ＯＵＴから出力されるＣＳ信号ＣＳＯＵＴｎが、自行のＣＳバスライン１５に入力される。
【００７７】
第（ｎ＋１）行のシフトレジスタ回路ＳＲｎ＋１では、クロック端子ＣＫに、コントロール回路５０（図１参照）から出力されるゲートクロックＧＣＫ１が入力され、セット端子ＳＢに、シフトレジスタ回路ＳＲｎ＋１のセット信号として、前行（第ｎ行）のシフトレジスタ出力ＳＲＢＯｎが入力される。出力端子ＯＵＴＢは次行（第（ｎ＋２）行）のシフトレジスタ回路ＳＲｎ＋２のセット端子ＳＢに接続され、これにより出力端子ＯＵＴＢから出力されるシフトレジスタ出力ＳＲＢＯｎ＋１が、シフトレジスタ回路ＳＲｎ＋２に入力される。出力端子Ｍは、自行（第（ｎ＋１）行）のラッチ回路ＣＳＬｎ＋１のクロック端子ＣＫに接続され、これによりシフトレジスタ回路ＳＲｎ＋１の内部信号Ｍｎ＋１（信号ＣＳＲｎ＋１）が、ラッチ回路ＣＳＬｎ＋１に入力される。
【００７８】
また、前行（第ｎ行）のシフトレジスタ出力ＳＲＢＯｎは、シフトレジスタ回路ＳＲｎ＋１に入力されるとともに、バッファを介して、自行（第（ｎ＋１）行）のゲートライン１２にゲート信号Ｇｎ＋１（ＳＲＯｎ：ＳＲＢＯｎの反転信号）として出力される。また、シフトレジスタ回路ＳＲｎ＋１には電源（ＶＤＤ）が入力される。
【００７９】
第（ｎ＋１）行のラッチ回路ＣＳＬｎ＋１は、Ｄラッチ回路として構成され、コントロール回路５０（図１参照）から出力される極性信号ＣＭＩと、シフトレジスタ回路ＳＲｎ＋１の内部信号Ｍｎ＋１（信号ＣＳＲｎ＋１）とが入力される。ラッチ回路ＣＳｎ＋１の出力端子ＯＵＴは、自行（第（ｎ＋１）行）のＣＳバスライン１５に接続され、これにより出力端子ＯＵＴから出力されるＣＳ信号ＣＳＯＵＴｎ＋１が自行のＣＳバスライン１５に入力される。
【００８０】
次に、シフトレジスタ回路ＳＲの動作について説明する。図５は、第（ｎ−１）行、第ｎ行、及び、第（ｎ＋１）行のシフトレジスタ回路ＳＲｎ−１，ＳＲｎ，ＳＲ＋１の詳細を示している。なお、各行のシフトレジスタ回路ＳＲは、これと同一の構成である。以下では、第ｎ行のシフトレジスタ回路ＳＲｎを中心に説明する。
【００８１】
シフトレジスタ回路ＳＲｎは、図５に示すように、ＲＳタイプのフリップフロップ回路ＲＳ−ＦＦと、ＮＡＮＤ回路と、アナログスイッチ回路ＳＷ１，ＳＷ２とを備えている。フリップフロップ回路ＲＳ−ＦＦのセット端子ＳＢには、上記のとおり前行（第（ｎ−１）行）のシフトレジスタ出力ＳＲＢＯｎ−１（ＯＵＴＢ）がセット信号として入力される。ＮＡＮＤ回路の一方の入力端子は、フリップフロップ回路ＲＳ−ＦＦの出力端子ＱＢに接続され、他方の入力端子は、シフトレジスタ回路ＳＲｎの出力端子ＯＵＴＢに接続される。ＮＡＮＤ回路の出力端子Ｍは、アナログスイッチ回路ＳＷ１，ＳＷ２の制御電極に接続されるとともに、自行（第ｎ行）のラッチ回路ＣＳＬｎのクロック端子ＣＫ（図４参照）に接続される。アナログスイッチ回路ＳＷ１，ＳＷ２には、ＮＡＮＤ回路から出力される、アナログスイッチ回路ＳＷ１，ＳＷ２それぞれのオン／オフを制御する内部信号Ｍｎ（信号ＣＳＲｎに対応）が入力される。アナログスイッチ回路ＳＷ１の一方の導通電極には、ゲートクロックＣＫＢ（ＧＣＫ２）が入力され、他方の導通電極がアナログスイッチ回路ＳＷ２の一方の導通電極に接続され、アナログスイッチ回路ＳＷ２の他方の導通電極には、電源（ＶＤＤ）が入力される。アナログスイッチ回路ＳＷ１，ＳＷ２の接続点ｎは、シフトレジスタ回路ＳＲｎの出力端子ＯＵＴＢに接続されるとともに、ＮＡＮＤ回路の一方の入力端子、及び、自行（第ｎ行）のフリップフロップ回路ＲＳ−ＦＦのリセット端子ＲＢに接続される。シフトレジスタ回路ＳＲｎの出力端子ＯＵＴＢは、次行（第（ｎ＋１）行）のセット端子ＳＢに接続され、これにより自行（第ｎ行）のシフトレジスタ出力ＳＲＢＯｎ（ＯＵＴＢ）が、次行（第（ｎ＋１）行）のシフトレジスタ回路ＳＲｎ＋１のセット信号として入力される。
【００８２】
上記の構成では、シフトレジスタ回路ＳＲｎの出力ＯＵＴＢが、リセット信号として、フリップフロップ回路ＲＳ−ＦＦのリセット端子ＲＢに入力されるため、シフトレジスタ回路ＳＲｎは自己リセット型のフリップフロップとして機能する。このシフトレジスタ回路ＳＲｎの具体的な動作について以下に説明する。
【００８３】
図６は、シフトレジスタ回路ＳＲｎに入出力される各種信号の波形を示すタイミングチャートである。
【００８４】
まず、シフトレジスタ回路ＳＲｎに入力されたセット信号ＳＢ（ＳＲＢＯｎ−１）が、ハイレベルからローレベル（アクティブ）になると、フリップフロップ回路ＲＳ−ＦＦの出力ＱＢがハイレベルからローレベルになり、ＮＡＮＤ回路の出力である内部信号Ｍｎがローレベルからハイレベルになる（ｔ１）。内部信号Ｍｎがハイレベルになると、アナログスイッチ回路ＳＷ１がオンし、クロックＣＫＢがＯＵＴＢに出力される。これにより、出力信号ＯＵＴＢはハイレベルになる。ローレベルの出力ＱＢとハイレベルの出力ＯＵＴＢとがＮＡＮＤ回路に入力されている期間（ｔ１〜ｔ２）では、ＮＡＮＤ回路からハイレベルの内部信号Ｍｎが出力され、出力信号ＯＵＴＢはハイレベルになる。セット信号ＳＢがハイレベルになると（ｔ２）、この時点では依然としてクロックＣＫＢがハイレベルであるため、フリップフロップ回路ＲＳ−ＦＦはリセットされず、出力ＱＢはローレベルを維持し、内部信号Ｍｎ及び出力信号ＯＵＴＢはハイレベルを維持する（ｔ２〜ｔ３）。
【００８５】
続いて、クロックＣＫＢがローレベルになると（ｔ３）、出力信号ＯＵＴＢがローレベルになるとともに、フリップフロップ回路ＲＳ−ＦＦがリセットされて、出力信号ＱＢがローレベルからハイレベルになる。ＮＡＮＤ回路には、ハイレベルの出力信号ＱＢと、ローレベルの出力信号ＯＵＴＢとが入力されるため、内部信号Ｍｎはハイレベルを維持し、出力信号ＯＵＴＢはローレベルを維持する（ｔ３〜ｔ４）。クロックＣＫＢがローレベルからハイレベルになると（ｔ４）、出力信号ＯＵＴＢはハイレベルになり、ハイレベルの出力信号ＱＢと、ハイレベルの出力信号ＯＵＴＢとがＮＡＮＤ回路に入力されるため、内部信号Ｍｎはハイレベルからローレベルに切り替わる。
【００８６】
このようにして生成された出力ＯＵＴＢにより、次行（第（ｎ＋１）行）のシフトレジスタ回路ＳＲｎ＋１の動作が開始されるとともに、自行（第ｎ行）のシフトレジスタ回路ＳＲｎのリセット動作が行われる。
【００８７】
ここで、シフトレジスタ回路ＳＲｎの内部において生成される内部信号Ｍｎは、セット信号ＳＢがアクティブ状態になってからリセット信号ＲＢ（ＣＫＢ）がアクティブ状態になるまでの期間でアクティブ状態となる。そして、この内部信号Ｍｎは、自行（ｎ行）のラッチ回路ＣＳＬｎのクロック端子ＣＫに入力される（図４の信号ＣＳＲｎ）。
【００８８】
次に、ラッチ回路ＣＳの動作について説明する。図７は、第ｎ行のラッチ回路ＣＳＬｎの詳細を示している。なお、各行のラッチ回路ＣＳＬはこれと同一の構成である。以下では、各行のラッチ回路ＣＳＬをＤラッチ回路ＣＳＬｎと称して説明する。
【００８９】
Ｄラッチ回路ＣＳＬｎのクロック端子ＣＫには、上記のとおりシフトレジスタ回路ＳＲｎの内部信号Ｍｎ（信号ＣＳＲｎ）が入力される。入力端子Ｄには、コントロール回路５０（図１参照）から出力される極性信号ＣＭＩが入力される。これにより、Ｄラッチ回路ＣＳＬｎでは、内部信号Ｍｎの電位レベルの変化（ローレベル→ハイレベル、又はハイレベル→ローレベル）に応じて、極性信号ＣＭＩの入力状態（ローレベル又はハイレベル）を電位レベルの変化を示すＣＳ信号ＣＳＯＵＴｎとして出力する。具体的には、Ｄラッチ回路ＣＳＬｎは、クロック端子ＣＫに入力される内部信号Ｍｎの電位レベルがハイレベルのときは、入力端子Ｄに入力される極性信号ＣＭＩの入力状態（ローレベル又はハイレベル）を出力し、クロック端子ＣＫに入力される内部信号Ｍｎの電位レベルがハイレベルからローレベルに変化すると、変化した時点の入力端子Ｄに入力される極性信号ＣＭＩの入力状態（ローレベル又はハイレベル）をラッチし、次にクロック端子ＣＫに入力される内部信号Ｍｎの電位レベルがハイレベルになるまでラッチした状態を保持する。そして、Ｄラッチ回路ＣＳＬｎの出力端子ｏｕｔから、電位レベルの変化を示すＣＳ信号ＣＳＯＵＴｎとして出力される。
【００９０】
図８は、Ｄラッチ回路ＣＳＬｎに入出力される各種信号の波形を示すタイミングチャートである。図８では、一例として、第１行のＤラッチ回路ＣＳＬ１、及び、第２行のＤラッチ回路ＣＳＬ２におけるタイミングチャートを示している。
【００９１】
まず、第１行の各種信号の波形の変化について説明する。
【００９２】
初期状態において、Ｄラッチ回路ＣＳＬ１の端子ＣＬ（図７参照）にはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路ＣＳＬ１の出力端子ＯＵＴから出力されるＣＳ信号ＣＳ１の電位はローレベルに保持される。
【００９３】
第１フレームにおいて、ゲートライン駆動回路３０から、第１行のゲートライン１２にゲート信号Ｇ１（シフトレジスタ回路ＳＲ０の出力ＳＲＯ０に対応）が供給されると、シフトレジスタ回路ＳＲ１で生成される内部信号Ｍ１（信号ＣＳＲ１）が、Ｄラッチ回路ＣＳＬ１のクロック端子ＣＫに入力される。内部信号Ｍ１の電位変化（ロー→ハイ；ｔ１１）が入力されると、このときの入力端子Ｄに入力される極性信号ＣＭＩの入力状態、すなわちハイレベルが転送され、次にクロック端子ＣＫに入力される内部信号Ｍ１の電位変化（ハイ→ロー；ｔ１３）があるまで（内部信号Ｍ１がハイレベルの期間；ｔ１１〜ｔ１３）、極性信号ＣＭＩの電位変化が出力される。内部信号Ｍ１がハイレベルの期間に極性信号ＣＭＩがハイレベルからローレベルに変化すると（ｔ１２）、出力ＣＳ１はハイレベルからローレベルに切り替わる。次に、クロック端子ＣＫに内部信号Ｍ１の電位変化（ハイ→ロー；ｔ１３）が入力されると、このときの極性信号ＣＭＩの入力状態、すなわちローレベルがラッチされる。その後、第２フレームにおいて内部信号Ｍ１の電位変化（ロー→ハイ；ｔ１４）があるまで、出力ＣＳ１はローレベルを保持する。
【００９４】
第２フレームにおいて、同様に、ゲートライン駆動回路３０から、第１行のゲートライン１２にゲート信号Ｇ１が供給されると、シフトレジスタ回路ＳＲ１で生成される内部信号Ｍ１（信号ＣＳＲ１）が、Ｄラッチ回路ＣＳＬ１のクロック端子ＣＫに入力される。内部信号Ｍ１がローレベルからハイレベルになると（ｔ１４）、このときの入力端子Ｄに入力される極性信号ＣＭＩの入力状態、すなわちローレベルが転送される。内部信号Ｍ１がハイレベルの期間（ｔ１４〜ｔ１６）では、極性信号ＣＭＩの電位変化が出力されるため、極性信号ＣＭＩがローレベルからハイレベルに変化すると（ｔ１５）、出力ＣＳ１はローレベルからハイレベルに切り替わる。次に、クロック端子ＣＫに内部信号Ｍ１の電位変化（ハイ→ロー；ｔ１６）が入力されると、このときの極性信号ＣＭＩの入力状態、すなわちハイレベルがラッチされる。その後、第３フレームにおいて内部信号Ｍ１の電位変化があるまでハイレベルを保持する。
【００９５】
このようにして生成されたＣＳ信号ＣＳ１が第１行のＣＳバスライン１５に供給される。なお、第３フレームの出力は、第２フレームの出力波形の電位レベルを逆転させた波形となり、第４フレーム以降では、第２フレーム及び第３フレームと同一の出力波形となる信号が交互に出力される。
【００９６】
次に、第２行の各種信号の波形の変化について説明する。
【００９７】
初期状態において、Ｄラッチ回路ＣＳＬ２の端子ＣＬ（図７参照）にはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路ＣＳＬ２の出力端子ＯＵＴから出力されるＣＳ信号ＣＳ２の電位はローレベルで保持される。
【００９８】
第１フレームにおいて、ゲートライン駆動回路３０から、第２行のゲートライン１２にゲート信号Ｇ２（シフトレジスタ回路ＳＲ１の出力ＳＲＯ１に対応）が供給されると、シフトレジスタ回路ＳＲ２で生成される内部信号Ｍ２（信号ＣＳＲ２）が、Ｄラッチ回路ＣＳＬ２のクロック端子ＣＫに入力される。内部信号Ｍ２の電位変化（ロー→ハイ；ｔ２１）が入力されると、このときの入力端子Ｄに入力される極性信号ＣＭＩの入力状態、すなわちローレベルが転送され、次にクロック端子ＣＫに入力される内部信号Ｍ２の電位変化（ハイ→ロー；ｔ２３）があるまで（内部信号Ｍ２がハイレベルの期間；ｔ２１〜ｔ２３）、極性信号ＣＭＩの電位変化が出力される。内部信号Ｍ２がハイレベルの期間に極性信号ＣＭＩがローレベルからハイレベルに変化すると（ｔ２２）、出力ＣＳ２はローレベルからハイレベルに切り替わる。次に、クロック端子ＣＫに内部信号Ｍ２の電位変化（ハイ→ロー；ｔ２３）が入力されると、このときの極性信号ＣＭＩの入力状態、すなわちハイレベルがラッチされる。その後、第２フレームにおいて内部信号Ｍ２の電位変化（ロー→ハイ；ｔ２４）があるまで、出力ＣＳ２はハイレベルを保持する。
【００９９】
第２フレームにおいて、同様に、ゲートライン駆動回路３０から、第２行のゲートライン１２にゲート信号Ｇ２が供給されると、シフトレジスタ回路ＳＲ２で生成される内部信号Ｍ２（信号ＣＳＲ２）が、Ｄラッチ回路ＣＳＬ２のクロック端子ＣＫに入力される。内部信号Ｍ２がローレベルからハイレベルになると（ｔ２４）、このときの入力端子Ｄに入力される極性信号ＣＭＩの入力状態、すなわちハイレベルが転送される。内部信号Ｍ２がハイレベルの期間（ｔ２４〜ｔ２６）では、極性信号ＣＭＩの電位変化が出力されるため、極性信号ＣＭＩがハイレベルからローレベルに変化すると（ｔ２５）、出力ＣＳ２はハイレベルからローレベルに切り替わる。次に、クロック端子ＣＫに内部信号Ｍ２の電位変化（ハイ→ロー；ｔ２６）が入力されると、このときの極性信号ＣＭＩの入力状態、すなわちローレベルがラッチされる。その後、第３フレームおいて内部信号Ｍ２の電位変化があるまで出力ＣＳ２はローレベルを保持する。
【０１００】
このようにして生成されたＣＳ信号ＣＳ２が第２行のＣＳバスライン１５に供給される。なお、第３フレーム以降では、第１フレーム及び第２フレームと同一の出力波形となる信号が交互に出力される。
【０１０１】
そして、上記の第１行の動作及び第２行の動作は、各奇数行及び各偶数行におけるＤラッチ回路の動作に対応している。
【０１０２】
このように、各行に対応したＤラッチ回路ＣＳＬ１，ＣＳＬ２，ＣＳＬ３，…，により、第１フレームを含む全フレームにおいて、自行のゲート信号が立ち下がった時点（ＴＦＴ１３がオンからオフに切り替えられた時点）のＣＳ信号の電位が、隣り合う行では互いに異なるように、該ＣＳ信号が出力される。これにより、第１フレームにおいてもＣＳバスライン駆動回路４０を適正に動作させることが可能となるため、第１フレームにおいて横筋の原因となる上記変則的な波形を解消することができ、第１フレームにおける横筋の発生を防止して表示品位の向上を図るという効果を奏することができる。
【０１０３】
また、上記効果を得る上で、従来の液晶表示装置と比較して、回路面積の増大を招くこともない。図２３は、図２２の駆動を実現するための、従来の液晶表示装置におけるゲートライン駆動回路及びＣＳバスライン駆動回路の構成の一例を示すブロック図である。この図に示すように、第ｎ行のラッチ回路（Ｄラッチ回路ＣＳＬｎ）には、次行（第（ｎ＋１）行）のシフトレジスタ回路ＳＲｎ＋１の出力ＳＲＢＯｎ＋１が入力され、これにより、第ｎ行のＣＳ信号ＣＳｎは、第（ｎ＋１）行のゲート信号Ｇｎ＋１の立ち上がりに同期して電位が変化することになる（図２２参照）。この構成では、次行（第（ｎ＋１）行）のシフトレジスタ出力ＳＲＢＯｎ＋１を自行（第ｎ行）のラッチ回路ＣＳＬｎに取り込む必要があるため、配線の引き回し等による回路面積の増大化を招くことになる。
【０１０４】
また、上記横筋の発生を解消し得る従来の表示駆動回路においても、図２４に示したように、自行（第ｎ行）のゲート信号ｇ２及び次行（第（ｎ＋１）行）のゲート信号ｇ３を取り込むための配線や、ゲート信号ｇ２及びｇ３の論理をとるための回路（ＯＲ回路）が必要になるため回路面積が増大化する。
【０１０５】
この点、本実施例１の構成によれば、シフトレジスタ回路ＳＲｎの内部で生成される信号（内部信号Ｍ）が、同一行（第ｎ行）のラッチ回路ＣＳＬｎに直接入力され、これにより、上記横筋の発生を解消し得る適正なＣＳ信号ＣＳｎが生成される。そのため、従来の表示駆動回路（ゲートドライバ、ＣＳドライバ）と比較して、次行のシフトレジスタからの引き回し配線を削減することができる。また、適正なＣＳ信号ＣＳｎを生成するための素子を新たに設ける必要もない。よって、上記横筋の発生を解消できる表示駆動回路の回路面積を従来の構成よりも小さくすることができるため、表示品位の高い小型の液晶表示装置及び狭額縁の液晶表示パネルを実現することができる。
【０１０６】
なお、図４では、第（ｎ−１）行のシフトレジスタ回路ＳＲｎ−１の出力ＳＲＢＯｎ−１が、第ｎ行のゲート信号Ｇｎに対応し、第ｎ行のゲートラインに供給され、第ｎ行のシフトレジスタ回路ＳＲｎの内部信号Ｍｎ（ＣＳＲｎ）が第ｎ行のラッチ回路ＣＳＬｎに入力され、ＣＳ信号ＣＳＯＵＴｎが第ｎ行のＣＳバスラインに供給されているが、図２７に示すように構成しても良い。図２７では、第ｎ行のシフトレジスタ回路ＳＲｎの出力ＳＲＢＯｎが、第ｎ行のゲート信号Ｇｎに対応し、第ｎ行のゲートラインに供給され、第（ｎ＋１）行のシフトレジスタ回路ＳＲｎ＋１の内部信号Ｍｎ＋１（ＣＳＲｎ＋１）が第ｎ行のラッチ回路ＣＳＬｎに入力され、ＣＳ信号ＣＳＯＵＴｎが第ｎ行のＣＳバスラインに供給されている。
【０１０７】
ここで、本実施例１に係るフリップフロップ回路の詳細について説明しておく。図２８の（ａ）は、実施例１にかかるフリップフロップの構成を示す回路図である。同図に示すように、フリップフロップ回路（ＦＦ２０１）は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ６およびＮチャネルトランジスタｎ５と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ８およびＮチャネルトランジスタｎ７と、Ｐチャネルトランジスタｐ５・ｐ７と、Ｎチャネルトランジスタｎ６・ｎ８と、ＳＢ端子と、ＲＢ端子と、ＩＮＩＴＢ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ６のゲートとｎ５のゲートとｐ７のドレインとｐ８のドレインとｎ７のドレインとＱＢ端子とが接続されるとともに、ｐ６のドレインとｎ５のドレインとｐ５のドレインとｐ８のゲートとｎ７のゲートとＱ端子とが接続され、ｎ５のソースとｎ６のドレインとが接続され、ｎ７のソースとｎ８のドレインとが接続され、ＳＢ端子がｐ５のゲートとｎ６のゲートとに接続され、ＲＢ端子がｐ５のソースとｐ７のゲートとｎ８のゲートとに接続され、ＩＮＩＴＢ端子がｐ６のソースに接続され、ｐ７およびｐ８のソースがＶＤＤに接続され、ｎ６およびｎ８のソースがＶＳＳに接続されている構成である。ここでは、ｐ６、ｎ５、ｐ８およびｎ７がラッチ回路ＬＣを構成し、ｐ５がセットトランジスタＳＴ、ｐ７がリセットトランジスタＲＴ、ｎ６およびｎ８それぞれがラッチ解除トランジスタ（リリーストランジスタ）ＬＲＴとして機能する。
【０１０８】
図２８の（ｂ）はＦＦ２０１の動作を示すタイミングチャート（ＩＮＩＴＢ信号が非アクティブの場合）であり、図２８の（ｃ）はＦＦ２０１の真理値表（ＩＮＩＴＢ信号が非アクティブの場合）である。図２８の（ｂ）および（ｃ）に示されるように、ＦＦ２０１のＱ信号は、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間にＨｉｇｈ（アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間に保持状態となる。
【０１０９】
例えば、図２８の（ｂ）のｔ１では、Ｑ端子にＲＢ端子のＶｄｄが出力されてｎ７がＯＮしてＱＢ端子にはＶｓｓ（Ｌｏｗ）が出力される。ｔ２では、ＳＢ信号がＨｉｇｈとなってｐ５がＯＦＦしてｎ６がＯＮするため、ｔ１の状態を維持する。ｔ３では、ＲＢ信号がＬｏｗとなるので、ｐ７がＯＮしてＱＢ端子にはＶｄｄ（Ｈｉｇｈ）が出力され、さらに、ｎ５がＯＮしてＱ端子にはＶｓｓが出力される。なお、ＳＢ信号およびＲＢ信号がともにＬｏｗ（アクティブ）となった場合は、ｐ７がＯＮしてＱＢ端子にはＶｄｄ（Ｈｉｇｈ）が出力され、Ｑ端子にはｐ５を介してＶｓｓ＋Ｖｔｈ（ｐ５の閾値電圧）が出力される。
【０１１０】
さらに、ＩＮＩＴＢ信号がアクティブの期間に、ＳＢ信号およびＲＢ信号がともに非アクティブとなると、ＦＦ２０１のＱ信号およびＱＢ信号は非アクティブとなる。
【０１１１】
例えば、ＩＮＩＴＢ信号がＬｏｗ（アクティブ）の期間に、ＳＢ信号およびＲＢ信号がともにＬｏｗ（アクティブ）の状態（状態Ａ）から、ＳＢ信号およびＲＢ信号がともにＨｉｇｈ（非アクティブ）の状態（状態Ｘ）になった場合、状態Ａでは、ｐ７がＯＮでｐ６がＯＦＦで、ＱＢ端子にはＶｄｄ（Ｈｉｇｈ）、Ｑ端子にＶｓｓが出力されるが、状態Ｘではｐ６はＯＦＦのままであるため、Ｑ端子およびＱＢ端子の出力は状態Ａから変わらない。また、ＩＮＩＴＢ信号がＬｏｗ（アクティブ）の期間に、ＳＢ信号がＨｉｇｈ（非アクティブ）でＲＢ信号がＬｏｗ（アクティブ）の状態（状態Ｂ）から、ＳＢ信号およびＲＢ信号がともにＨｉｇｈ（非アクティブ）の状態（状態Ｘ）になった場合、状態Ｂでは、ｐ７およびｎ５がＯＮして、ＱＢ端子にＶｄｄ（Ｈｉｇｈ）、Ｑ端子にＶｓｓ（Ｌｏｗ）が出力されるが、状態Ｘではｐ６はＯＦＦのままであるため、Ｑ端子およびＱＢ端子の出力は状態Ｂと変わらない。さらに、ＩＮＩＴＢ信号がＬｏｗ（アクティブ）の期間に、ＳＢ信号がＬｏｗ（アクティブ）でＲＢ信号がＨｉｇｈ（非アクティブ）の状態（状態Ｃ）から、ＳＢ信号およびＲＢ信号がともにＨｉｇｈ（非アクティブ）の状態（状態Ｘ）になった場合、状態Ｃでは、Ｑ端子およびＱＢ端子の出力は不定となるが、状態Ｘではｐ６がＯＮするため、Ｑ端子にＶｓｓ＋Ｖｔｈ（ｐ５の閾値電圧）、ＱＢ端子にはＶｄｄ（Ｈｉｇｈ）が出力される。
【０１１２】
このように、ＦＦ２０１では、ｐ６、ｎ５、ｐ８およびｎ７（２つのＣＭＯＳ）でラッチ回路を構成するとともに、ＲＢ端子を、リセットトランジスタＲＴとして機能するｐ７のゲートとセットトランジスタＳＴとして機能するｐ５のソースとに接続し、かつｐ６のソースをＩＮＩＴＢ端子に接続することで、セット、ラッチ、リセット、ＳＢ信号とＲＢ信号が同時にアクティブになったときの優先決定、および初期化の各動作を実現している。上記のとおり、ＦＦ２０１ではＳＢ信号およびＲＢ信号が同時アクティブになったときにはＲＢ信号（リセット）が優先され、出力ＱＢは非アクティブとなる。
【０１１３】
（実施例２）
本発明の他の実施例について、図９〜図１３に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、上記実施例１において示した部材と同一の機能を有する部材には、同一の符号を付し、その説明を省略する。また、実施例１において定義した用語については、特に断らない限り本実施例においてもその定義に則って用いるものとする。
【０１１４】
図９は、実施例２の液晶表示装置１における各種信号の波形を示すタイミングチャートである。図９に示す各種信号は、図３に示す信号と同様であり、ＧＳＰはゲートスタートパルス、ＧＣＫ１（ＣＫ）およびＧＣＫ２（ＣＫＢ）はゲートクロック、ＣＭＩは極性信号である。本実施例２の液晶表示装置１おける図に示すタイミングチャートは、極性信号ＣＭＩの電位変化のタイミング、及び、ＣＳ信号の出力波形が実施例１のそれらとは異なっており、その他は同一である。
【０１１５】
本実施例２では、図９に示すように、初期状態においては、図２２に示す場合と同様、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３は何れも一方の電位（図９ではローレベル）に固定されている。第１行のＣＳ信号ＣＳ１及び第３行のＣＳ信号ＣＳ３それぞれは、対応するゲート信号Ｇ１，Ｇ３が立ち上がった後にローレベルからハイレベルへ切り替わり、ゲート信号Ｇ１，Ｇ３の立ち下がりの時点においては、ハイレベルとなっている。そのため、各行において、対応するゲート信号が立ち下がる時点のＣＳ信号の電位は、隣り合う行におけるＣＳ信号の電位とは互いに異なっている。例えば、ＣＳ信号ＣＳ１では、対応するゲート信号Ｇ１が立ち下がる時点でハイレベルであり、ＣＳ信号ＣＳ２では、対応するゲート信号Ｇ２が立ち下がる時点でローレベルであり、ＣＳ信号ＣＳ３では、対応するゲート信号Ｇ３が立ち下がる時点でハイレベルである。
【０１１６】
このように、実施例１と同様、第１フレームにおいてゲート信号が立ち下がる時点のＣＳ信号の電位が、隣り合う行では互いに異なっているため、第１フレームにおけるＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３は通常の奇数フレーム（例えば第３フレーム）と同じ波形となる。そのため、画素電極１４の電位Ｖｐｉｘ１，Ｖｐｉｘ２，Ｖｐｉｘ３は何れもＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３によって適正にシフトされることになるので、同一階調のソース信号Ｓが入力されると、対向電極電位とシフト後の画素電極１４の電位との電位差は正極性と負極性とで同じになる。その結果、第１フレームにおける横筋の発生を解消し、表示品位の向上を図ることができる。
【０１１７】
ここで、上述した制御を実現するためのゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の具体的な構成について説明する。図１０は、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の構成を示している。図４と同様、第ｎ行の次の走査方向（図１０中の矢印方向）の行（ライン）（次行）を第（ｎ＋１）行、それとは反対方向の第ｎ行の直前の行（前行）を第（ｎ−１）行と表す。
【０１１８】
図１０に示すように、ゲートライン駆動回路３０は、複数のシフトレジスタ回路ＳＲを各行に対応して備え、ＣＳバスライン駆動回路４０は、複数のラッチ回路ＣＳＬを各行に対応して備えている。以下、第（ｎ−１）行，第ｎ行，第（ｎ＋１）行に対応する、シフトレジスタ回路ＳＲｎ−１，ＳＲｎ，ＳＲｎ＋１、及び、ラッチ回路ＣＳＬｎ−１，ＣＳＬｎ，ＣＳＬｎ＋１、を例に挙げる。
【０１１９】
第（ｎ−１）行のシフトレジスタ回路ＳＲｎ−１では、クロック端子ＣＫに、コントロール回路５０（図１参照）から出力されるゲートクロックＧＣＫ１が入力され、セット端子Ｓに、シフトレジスタ回路ＳＲｎ−１のセット信号として、前行（第（ｎ−２）行）のシフトレジスタ出力ＳＲＢＯｎ−２が入力される。出力端子ＯＵＴは、前行（第（ｎ−２）行）のシフトレジスタ回路ＳＲｎ−２のリセット端子Ｒ、及び、次行（第ｎ行）のシフトレジスタ回路ＳＲｎのセット端子Ｓに接続され、これにより、出力端子ＯＵＴから出力されるシフトレジスタ出力ＳＲＢＯｎ−１が、リセット信号として前行のシフトレジスタ回路ＳＲｎ−２に入力され、セット信号として次行のシフトレジスタ回路ＳＲｎに入力される。出力端子Ｑは、自行（第（ｎ−１）行）のラッチ回路ＣＳＬｎ−１のクロック端子ＣＫに接続され、これにより、シフトレジスタ回路ＳＲｎ−１で生成される内部信号Ｑｎ−１（信号ＣＳＲｎ−１）が、ラッチ回路ＣＳＬｎ−１に入力される。
【０１２０】
また、前行（第（ｎ−２）行）のシフトレジスタ出力ＳＲＢＯｎ−２は、シフトレジスタ回路ＳＲｎ−１に入力されるとともに、バッファを介して、自行（第（ｎ−１）行）のゲートライン１２にゲート信号Ｇｎ−１として出力される。
【０１２１】
第（ｎ−１）行のラッチ回路ＣＳＬｎ−１は、Ｄラッチ回路として構成され、コントロール回路５０（図１参照）から出力される極性信号ＣＭＩと、シフトレジスタ回路ＳＲｎ−１の内部信号Ｑｎ−１（信号ＣＳＲｎ−１）とが入力される。ラッチ回路ＣＳＬｎ−１の出力端子ＯＵＴは、自行（第（ｎ−１）行）のＣＳバスライン１５に接続され、これにより出力端子ＯＵＴから出力されるＣＳ信号ＣＳＯＵＴｎ−１が、自行のＣＳバスライン１５に入力される。
【０１２２】
第ｎ行のシフトレジスタ回路ＳＲｎでは、クロック端子ＣＫに、コントロール回路５０（図１参照）から出力されるゲートクロックＧＣＫ２が入力され、セット端子Ｓに、シフトレジスタ回路ＳＲｎのセット信号として、前行（第（ｎ−１）行）のシフトレジスタ出力ＳＲＢＯｎ−１が入力される。出力端子ＯＵＴは、前行（第（ｎ−１）行）のシフトレジスタ回路ＳＲｎ−１のリセット端子Ｒ、及び、次行（第（ｎ＋１）行）のシフトレジスタ回路ＳＲｎ＋１のセット端子Ｓに接続され、これにより出力端子ＯＵＴから出力されるシフトレジスタ出力ＳＲＢＯｎが、リセット信号として前行のシフトレジスタ回路ＳＲｎ−１に入力され、セット信号として次行のシフトレジスタ回路ＳＲｎ＋１に入力される。出力端子Ｑは、自行（第ｎ行）のラッチ回路ＣＳＬｎのクロック端子ＣＫに接続され、シフトレジスタ回路ＳＲｎの内部で生成された内部信号Ｑｎ（信号ＣＳＲｎ）が、ラッチ回路ＣＳＬｎに入力される。
【０１２３】
また、前行（第（ｎ−１）行）のシフトレジスタ出力ＳＲＢＯｎ−１は、シフトレジスタ回路ＳＲｎに入力されるとともに、バッファを介して、自行（第ｎ行）のゲートライン１２にゲート信号Ｇｎとして出力される。
【０１２４】
第ｎ行のラッチ回路ＣＳＬｎは、Ｄラッチ回路として構成され、コントロール回路５０（図１参照）から出力される極性信号ＣＭＩと、シフトレジスタ回路ＳＲｎの内部信号Ｑｎ（信号ＣＳＲｎ）とが入力される。ラッチ回路ＣＳＬｎの出力端子ＯＵＴは、自行（第ｎ行）のＣＳバスライン１５に接続され、これにより出力端子ＯＵＴから出力されるＣＳ信号ＣＳＯＵＴｎが、自行のＣＳバスライン１５に入力される。
【０１２５】
第（ｎ＋１）行のシフトレジスタ回路ＳＲｎ＋１では、クロック端子ＣＫに、コントロール回路５０（図１参照）から出力されるゲートクロックＧＣＫ１が入力され、セット端子Ｓに、シフトレジスタ回路ＳＲｎ＋１のセット信号として、前行（第ｎ行）のシフトレジスタ出力ＳＲＢＯｎが入力される。出力端子ＯＵＴは、前行（第ｎ行）のシフトレジスタ回路ＳＲｎのリセット端子Ｒ、及び、次行（第（ｎ＋２）行）のシフトレジスタ回路ＳＲｎ＋２のセット端子Ｓに接続され、これにより出力端子ＯＵＴから出力されるシフトレジスタ出力ＳＲＢＯｎ＋１が、リセット信号として前行のシフトレジスタ回路ＳＲｎに入力され、セット信号として次行のシフトレジスタ回路ＳＲｎ＋２に入力される。出力端子Ｑは、自行（第（ｎ＋１）行）のラッチ回路ＣＳＬｎ＋１のクロック端子ＣＫに接続され、これによりシフトレジスタ回路ＳＲｎ＋１の内部で生成された内部信号Ｑｎ＋１（信号ＣＳＲｎ＋１）が、ラッチ回路ＣＳＬｎ＋１に入力される。
【０１２６】
また、前行（第ｎ行）のシフトレジスタ出力ＳＲＢＯｎは、シフトレジスタ回路ＳＲｎ＋１に入力されるとともに、バッファを介して、自行（第（ｎ＋１）行）のゲートライン１２にゲート信号Ｇｎ＋１として出力される。
【０１２７】
第（ｎ＋１）行のラッチ回路ＣＳＬｎ＋１は、Ｄラッチ回路として構成され、コントロール回路５０（図１参照）から出力される極性信号ＣＭＩと、シフトレジスタ回路ＳＲｎ＋１の内部信号Ｑｎ＋１（信号ＣＳＲｎ＋１）とが入力される。ラッチ回路ＣＳＬｎ＋１の出力端子ＯＵＴは、自行（第（ｎ＋１）行）のＣＳバスライン１５に接続され、これにより出力端子ＯＵＴから出力されるＣＳ信号ＣＳＯＵＴｎ＋１が自行のＣＳバスライン１５に入力される。
【０１２８】
次に、シフトレジスタ回路ＳＲの動作について説明する。図１１は、第（ｎ−１）行、第ｎ行、及び、第（ｎ＋１）行のシフトレジスタ回路ＳＲｎ−１，ＳＲｎ，ＳＲ＋１の詳細を示している。なお、各行のシフトレジスタ回路ＳＲは、これと同一の構成である。以下では、第ｎ行のシフトレジスタ回路ＳＲｎを中心に説明する。
【０１２９】
シフトレジスタ回路ＳＲｎは、図１１に示すように、ＲＳタイプのフリップフロップ回路ＲＳ−ＦＦと、アナログスイッチ回路ＳＷ１，ＳＷ２とを備えている。フリップフロップ回路ＲＳ−ＦＦでは、上記のとおり、セット端子ＳＢに、前行（第（ｎ−１）行）のシフトレジスタ出力ＳＲＢＯｎ−１（ＯＵＴＢ）がセット信号として入力され、リセット端子ＲＢに、次行（第（ｎ＋１）行）のシフトレジスタ出力ＳＲＢＯｎ＋１（ＯＵＴＢ）がリセット信号として入力される。出力端子ＱＢは、アナログスイッチ回路ＳＷ１，ＳＷ２の制御電極に接続されるとともに、自行（第ｎ行）のラッチ回路ＣＳＬｎのクロック端子ＣＫ（図１０参照）に接続される。アナログスイッチ回路ＳＷ１，ＳＷ２には、フリップフロップ回路ＲＳ−ＦＦから出力される、アナログスイッチ回路ＳＷ１，ＳＷ２それぞれのオン／オフを制御する内部信号ＱＢｎ（信号ＣＳＲｎ）が入力される。アナログスイッチ回路ＳＷ１の一方の導通電極には、ゲートクロックＣＫＢ（ＧＣＫ２）が入力され、他方の導通電極がアナログスイッチ回路ＳＷ２の一方の導通電極に接続され、アナログスイッチ回路ＳＷ２の他方の導通電極には、電源（ＶＤＤ）が入力される。アナログスイッチ回路ＳＷ１，ＳＷ２の接続点ｎは、シフトレジスタ回路ＳＲｎの出力ＯＵＴＢに接続される。シフトレジスタ回路ＳＲｎの出力端子ＯＵＴＢは、次行（第（ｎ＋１）行）のセット端子ＳＢに接続され、これにより自行（第ｎ行）のシフトレジスタ出力ＳＲＢＯｎ（ＯＵＴＢ）が、次行（第（ｎ＋１）行）のシフトレジスタ回路ＳＲｎ＋１のセット信号として入力される。また、シフトレジスタ回路ＳＲｎの出力端子ＯＵＴＢは、前行（第（ｎ−１）行）のリセット端子ＲＢに接続され、これにより自行（第ｎ行）のシフトレジスタ出力ＳＲＢＯｎ（ＯＵＴＢ）が、前行（第（ｎ−１）行）のシフトレジスタ回路ＳＲｎ−１のリセット信号として入力される。
【０１３０】
このシフトレジスタ回路ＳＲｎの動作について以下に説明する。図１２は、シフトレジスタ回路ＳＲｎに入出力される各種信号の波形を示すタイミングチャートである。
【０１３１】
まず、シフトレジスタ回路ＳＲｎに入力されたセット信号ＳＢ（ＳＲＢＯｎ−１）が、ハイレベルからローレベル（アクティブ）になると、フリップフロップ回路ＲＳ−ＦＦの出力ＱＢ（内部信号ＱＢｎ）がハイレベルからローレベルになる（ｔ１）。内部信号ＱＢｎがローレベルになると、アナログスイッチ回路ＳＷ１がオンし、クロックＣＫＢ（ハイレベル）がＯＵＴＢに出力される。これにより、ｔ１〜ｔ２の期間では、出力信号ＯＵＴＢはハイレベルになる。セット信号ＳＢがハイレベルになると（ｔ２）、この時点では依然としてリセット信号ＲＢがハイレベル（非アクティブ）であるため、フリップフロップ回路ＲＳ−ＦＦはリセットされず、内部信号ＱＢｎはローレベルを維持し、出力信号ＯＵＴＢはハイレベルを維持する（ｔ２〜ｔ３）。クロックＣＫＢがローレベルになると（ｔ３）、アナログスイッチ回路ＳＷ１がオン状態であるため、出力信号ＯＵＴＢはローレベルになり、ｔ３〜ｔ４の期間は、この状態が維持される。
【０１３２】
続いて、次行（第（ｎ＋１）行）のシフトレジスタ回路ＳＲｎ＋１から出力され、自行（第ｎ行）のシフトレジスタ回路ＳＲｎに入力されるリセット信号ＲＢがローレベル（アクティブ）になると（ｔ５）、フリップフロップ回路ＲＳ−ＦＦはリセットされて、内部信号ＱＢｎがローレベルからハイレベルになる。内部信号ＱＢｎがハイレベルになると（ｔ５）、アナログスイッチ回路ＳＷ１がオフしスイッチ回路ＳＷ２がオンになる。これにより、ＶＤＤ（ハイレベル）がＯＵＴＢに出力され、出力信号ＯＵＴＢはハイレベルになる。
【０１３３】
このようにして生成された出力ＯＵＴＢにより、次行（第（ｎ＋１）行）のシフトレジスタ回路ＳＲｎ＋１の動作が開始されるとともに、前行（第（ｎ−１）行）のシフトレジスタ回路ＳＲｎのリセット動作が行われる。
【０１３４】
ここで、シフトレジスタ回路ＳＲｎの内部において生成される内部信号ＱＢｎは、セット信号ＳＢがアクティブ状態になってからリセット信号ＲＢがアクティブ状態になるまでの期間（２Ｈ）でアクティブ状態となる。そして、この内部信号ＱＢｎの反転信号Ｑｎが、自行（ｎ行）のラッチ回路ＣＳＬｎのクロック端子ＣＫに入力される（図１０の信号ＣＳＲｎ）。
【０１３５】
次に、ラッチ回路ＣＳＬの動作について説明する。各行のラッチ回路ＣＳＬは、図７に示す構成と同一である。以下では、ラッチ回路ＣＳＬをＤラッチ回路ＣＳＬと称して説明する。図１３は、Ｄラッチ回路ＣＳＬｎに入出力される各種信号の波形を示すタイミングチャートである。図１３では、一例として、第１行のＤラッチ回路ＣＳＬ１、及び、第２行のＤラッチ回路ＣＳＬ２におけるタイミングチャートを示している。なお、ここでは、便宜上、図１１で示した内部信号ＱＢを、内部信号Ｑ（ＱＢの論理反転）と表す。
【０１３６】
まず、第１行の各種信号の波形の変化について説明する。
【０１３７】
初期状態において、Ｄラッチ回路ＣＳＬ１の端子ＣＬ（図７参照）にはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路ＣＳＬ１の出力端子ＯＵＴから出力されるＣＳ信号ＣＳ１の電位はローレベルに保持される。
【０１３８】
第１フレームにおいて、ゲートライン駆動回路３０から、第１行のゲートライン１２にゲート信号Ｇ１が供給されると、シフトレジスタ回路ＳＲ１から出力される内部信号Ｑ１（信号ＣＳＲ１）が、Ｄラッチ回路ＣＳＬ１のクロック端子ＣＫ（図７参照）に入力される。内部信号Ｑ１の電位変化（ロー→ハイ；ｔ１１）が入力されると、このときの入力端子Ｄ（図７参照）に入力される極性信号ＣＭＩの入力状態、すなわちローレベルが転送され、次にクロック端子ＣＫに入力される内部信号Ｑ１の電位変化（ハイ→ロー；ｔ１４）があるまで（内部信号Ｑ１がハイレベルの期間）、極性信号ＣＭＩの電位変化が出力される。内部信号Ｑ１がハイレベルの期間に極性信号ＣＭＩがローレベルからハイレベルに変化すると（ｔ１２）、出力ＣＳ１はローレベルからハイレベルに切り替わり、その後、極性信号ＣＭＩがハイレベルからローレベルに変化すると（ｔ１３）、出力ＣＳ１はハイレベルからローレベルに切り替わる。次に、クロック端子ＣＫに内部信号Ｑ１の電位変化（ハイ→ロー）が入力されると（ｔ１４）、このときの極性信号ＣＭＩの入力状態、すなわちローレベルがラッチされる。その後、第２フレームにおいて内部信号Ｑ１の電位変化（ロー→ハイ；ｔ１５）があるまで、出力ＣＳ１はローレベルを保持する。
【０１３９】
第２フレームにおいて、同様に、ゲートライン駆動回路３０から、第１行のゲートライン１２にゲート信号Ｇ１が供給されると、シフトレジスタ回路ＳＲ１から出力される内部信号Ｑ１（信号ＣＳＲ１）が、Ｄラッチ回路ＣＳ１のクロック端子ＣＫに入力される。内部信号Ｑ１がローレベルからハイレベルになると（ｔ１５）、このときの入力端子Ｄに入力される極性信号ＣＭＩの入力状態、すなわちハイレベルが転送される。内部信号Ｑ１がハイレベルの期間（ｔ１５〜ｔ１８）では、極性信号ＣＭＩの電位変化が出力されるため、極性信号ＣＭＩがハイレベルからローレベルに変化すると（ｔ１６）、出力ＣＳ１はハイレベルからローレベルに切り替わり、その後、極性信号ＣＭＩがローレベルからハイレベルに変化すると（ｔ１７）、出力ＣＳ１はローレベルからハイレベルに切り替わる。次に、クロック端子ＣＫに内部信号Ｑ１の電位変化（ハイ→ロー；ｔ１８）が入力されると、このときの極性信号ＣＭＩの入力状態、すなわちハイレベルがラッチされる。その後、第３フレームにおいて内部信号Ｑ１の電位変化があるまでハイレベルを保持する。
【０１４０】
このようにして生成されたＣＳ信号ＣＳ１が第１行のＣＳバスライン１５に供給される。なお、第３フレームの出力は、第２フレームの出力波形の電位レベルを逆転させた波形となり、第４フレーム以降では、第２フレーム及び第３フレームと同一の出力波形となる信号が交互に出力される。
【０１４１】
次に、第２行の各種信号の波形の変化について説明する。
【０１４２】
初期状態において、Ｄラッチ回路ＣＳＬ２の端子ＣＬ（図７参照）にはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路ＣＳ２の出力端子ＯＵＴから出力されるＣＳ信号ＣＳ２の電位はローレベルに保持される。
【０１４３】
第１フレームにおいて、ゲートライン駆動回路３０から、第２行のゲートライン１２にゲート信号Ｇ２が供給されると、シフトレジスタ回路ＳＲ２から出力される内部信号Ｑ２（信号ＣＳＲ２）が、Ｄラッチ回路ＣＳＬ２のクロック端子ＣＫに入力される。内部信号Ｑ２の電位変化（ロー→ハイ；ｔ２１）が入力されると、このときの入力端子Ｄに入力される極性信号ＣＭＩの入力状態、すなわちハイレベルが転送され、次にクロック端子ＣＫに入力される内部信号Ｑ２の電位変化（ハイ→ロー；ｔ２４）があるまで（内部信号Ｑ２がハイレベルの期間；ｔ２１〜ｔ２４）、極性信号ＣＭＩの電位変化が出力される。内部信号Ｑ２がハイレベルの期間に極性信号ＣＭＩがハイレベルからローレベルに変化すると（ｔ２２）、出力ＣＳ２はハイレベルからローレベルに切り替わり、その後、極性信号ＣＭＩがローレベルからハイレベルに変化すると（ｔ２３）、出力ＣＳ２はローレベルからハイレベルに切り替わる。次に、クロック端子ＣＫに内部信号Ｑ２の電位変化（ハイ→ロー；ｔ２４）が入力されると、このときの極性信号ＣＭＩの入力状態、すなわちハイレベルがラッチされる。その後、第２フレームにおいて内部信号Ｑ２の電位変化があるまで出力ＣＳ２はハイレベルを保持する。
【０１４４】
第２フレームにおいて、同様に、ゲートライン駆動回路３０から、第２行のゲートライン１２にゲート信号Ｇ２が供給されると、シフトレジスタ回路ＳＲ２から出力される内部信号Ｑ２（信号ＣＳＲ２）が、Ｄラッチ回路ＣＳＬ２のクロック端子ＣＫに入力される。内部信号Ｑ２がローレベルからハイレベルになると（ｔ２５）、このときの入力端子Ｄに入力される極性信号ＣＭＩの入力状態、すなわちローレベルが転送される。内部信号Ｑ２がハイレベルの期間（ｔ２５〜ｔ２８）では、極性信号ＣＭＩの電位変化が出力されるため、極性信号ＣＭＩがローレベルからハイレベルに変化すると（ｔ２６）、出力ＣＳ２はローレベルからハイレベルに切り替わり、その後、極性信号ＣＭＩがハイレベルからローレベルに変化すると（ｔ２７）、出力ＣＳ２はハイレベルからローレベルに切り替わる。次に、クロック端子ＣＫに内部信号Ｑ２の電位変化（ハイ→ロー；ｔ２８）が入力されると、このときの極性信号ＣＭＩの入力状態、すなわちローレベルがラッチされる。その後、第３フレームおいて内部信号Ｑ２の電位変化があるまで出力ＣＳ２はローレベルを保持する。
【０１４５】
このようにして生成されたＣＳ信号ＣＳ２が第２行のＣＳバスライン１５に供給される。なお、第３フレーム以降では、第１フレーム及び第２フレームと同一の出力波形となる信号が交互に出力される。
【０１４６】
そして、上記の第１行の動作及び第２行の動作は、各奇数行及び各偶数行におけるＤラッチ回路の動作に対応している。
【０１４７】
このように、各行に対応したＤラッチ回路ＣＳＬ１，ＣＳＬ２，ＣＳＬ３，…，により、第１フレームを含む全フレームにおいて、自行のゲート信号が立ち下がった時点（ＴＦＴ１３がオンからオフに切り替えられた時点）のＣＳ信号の電位が、隣接する行では互いに異なるように、該ＣＳ信号が出力される。これにより、上記実施例１と同様の効果が得られる。
【０１４８】
また、本実施例２の構成においても、上記実施例１と同様、シフトレジスタ回路ＳＲｎの内部で生成される信号（内部信号Ｑ）が、同一行（第ｎ行）のＤラッチ回路ＣＳＬｎに直接入力され、これにより、上記横筋の発生を解消し得る適正なＣＳ信号ＣＳｎが生成される。よって、従来と比較して回路面積を小さくすることができるため、表示品位の高い、小型の液晶表示装置及び狭額縁の液晶表示パネルを実現することができる。
【０１４９】
（実施例３）
本発明の他の実施例について、図１４〜図１８に基づいて説明すれば、以下のとおりである。なお、上記実施例２と同様、上記実施例１において示した部材と同一の機能を有する部材には、同一の符号を付し、その説明を省略する。また、実施例１において定義した用語については、特に断らない限り本実施例においてもその定義に則って用いるものとする。
【０１５０】
図１４は、実施例３の液晶表示装置１における各種信号の波形を示すタイミングチャートである。図１４に示す各種信号は、図３に示す信号と同様であり、ＧＳＰはゲートスタートパルス、ＧＣＫ１（ＣＫ）およびＧＣＫ２（ＣＫＢ）はゲートクロック、ＣＭＩは極性信号である。本実施例３の液晶表示装置１おける図に示すタイミングチャートは、ＧＣＫ１・ＧＣＫ２及び極性信号ＣＭＩの電位変化のタイミング、及び、ＣＳ信号の出力波形が実施例１のそれらとは異なっており、その他は同一である。
【０１５１】
本実施例３においても、図１４に示すように、初期状態においては、図２２に示す場合と同様、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３は何れも一方の電位（図１４ではローレベル）に固定されている。第１行のＣＳ信号ＣＳ１及び第３行のＣＳ３それぞれは、対応するゲート信号Ｇ１，Ｇ３が立ち上がった後にローレベルからハイレベルへ切り替わり、ゲート信号Ｇ１，Ｇ３の立ち下がりの時点においては、ハイレベルとなっている。そのため、各行において、対応するゲート信号が立ち下がる時点のＣＳ信号の電位は、隣接する行におけるＣＳ信号の電位とは互いに異なる。例えば、ＣＳ信号ＣＳ１では、対応するゲート信号Ｇ１が立ち下がる時点でハイレベルであり、ＣＳ信号ＣＳ２では、対応するゲート信号Ｇ２が立ち下がる時点でローレベルであり、ＣＳ信号ＣＳ３では、対応するゲート信号Ｇ３が立ち下がる時点でハイレベルである。
【０１５２】
このように、実施例１と同様、第１フレームにおいてゲート信号が立ち下がる時点のＣＳ信号の電位が、隣り合う行では互いに異なっているため、第１フレームにおけるＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３は通常の奇数フレーム（例えば第３フレーム）と同じ波形となる。そのため、画素電極１４の電位Ｖｐｉｘ１，Ｖｐｉｘ２，Ｖｐｉｘ３は何れもＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３によって適正にシフトされることになるので、同一階調のソース信号Ｓが入力されると、対向電極電位とシフト後の画素電極１４の電位との電位差は正極性と負極性とで同じになる。その結果、第１フレームにおける横筋の発生を解消し、表示品位の向上を図ることができる。
【０１５３】
ここで、上述した制御を実現するためのゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の具体的な構成について説明する。図１５は、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の構成を示している。図４と同様、第ｎ行の次の走査方向（図１５中の矢印方向）の行（ライン）（次行）を第（ｎ＋１）行、それとは反対方向の第ｎ行の直前の行（前行）を第（ｎ−１）行と表す。
【０１５４】
図１５に示すように、ゲートライン駆動回路３０は、複数のシフトレジスタ回路ＳＲを各行に対応して備え、ＣＳバスライン駆動回路４０は、複数のラッチ回路ＣＳＬを各行に対応して備えている。シフトレジスタ回路ＳＲ及びラッチ回路ＣＳＬは、何れもＤラッチ回路として構成される。以下、第（ｎ−１）行，第ｎ行，第（ｎ＋１）行に対応する、シフトレジスタ回路ＳＲｎ−１，ＳＲｎ，ＳＲｎ＋１、及び、ラッチ回路ＣＳＬｎ−１，ＣＳＬｎ，ＣＳＬｎ＋１、を例に挙げる。
【０１５５】
第（ｎ−１）行のシフトレジスタ回路ＳＲｎ−１では、クロック端子ＣＫ及びＣＫＢそれぞれに、コントロール回路５０（図１参照）から出力されるゲートクロックＧＣＫ１及びＧＣＫ２それぞれが入力され、セット端子Ｓに、シフトレジスタ回路ＳＲｎ−１のセット信号として、前行（第（ｎ−２）行）のシフトレジスタ出力ＳＲＢＯｎ−２が入力される。出力端子ＯＵＴは、次行（第ｎ行）のシフトレジスタ回路ＳＲｎのセット端子Ｓに接続され、これにより、出力端子ＯＵＴから出力されるシフトレジスタ出力ＳＲＢＯｎ−１が、セット信号としてシフトレジスタ回路ＳＲｎに入力される。また、出力端子ＯＵＴは、自行（第（ｎ−１）行）のラッチ回路ＣＳＬｎ−１のクロック端子ＣＫに接続され、これにより信号ＳＲＢＯｎ−１が、ラッチ回路ＣＳＬｎ−１に入力される。
【０１５６】
また、前行（第（ｎ−２）行）のシフトレジスタ出力ＳＲＢＯｎ−２は、シフトレジスタ回路ＳＲｎ−１に入力されるとともに、自行（第（ｎ−１）行）のＮＡＮＤ回路の一方の入力端子に入力される。ＮＡＮＤ回路の他方の入力端子にはＧＣＫ２が入力され、ＮＡＮＤ回路の出力がバッファを介して、自行（第（ｎ−１）行）のゲートライン１２にゲート信号Ｇｎ−１として出力される。
【０１５７】
第（ｎ−１）行のラッチ回路ＣＳＬｎ−１では、コントロール回路５０（図１参照）から出力される極性信号ＣＭＩと、シフトレジスタ回路ＳＲｎ−１の出力信号ＳＲＢＯｎ−１とが入力される。ラッチ回路ＣＳＬｎ−１の出力端子ＯＵＴは、自行（第（ｎ−１）行）のＣＳバスライン１５に接続され、これにより出力端子ＯＵＴから出力されるＣＳ信号ＣＳＯＵＴｎ−１が、自行のＣＳバスライン１５に入力される。
【０１５８】
第ｎ行のシフトレジスタ回路ＳＲｎでは、クロック端子ＣＫ及びＣＫＢそれぞれに、コントロール回路５０（図１参照）から出力されるゲートクロックＧＣＫ２及びＧＣＫ１それぞれが入力され、セット端子Ｓに、シフトレジスタ回路ＳＲｎのセット信号として、前行（第（ｎ−１）行）のシフトレジスタ出力ＳＲＢＯｎ−１が入力される。出力端子ＯＵＴは、次行（第（ｎ＋１）行）のシフトレジスタ回路ＳＲｎ＋１のセット端子Ｓに接続され、これにより出力端子ＯＵＴから出力されるシフトレジスタ出力ＳＲＢＯｎが、セット信号としてシフトレジスタ回路ＳＲｎ＋１に入力される。また、出力端子ＯＵＴは、自行（第ｎ行）のラッチ回路ＣＳＬｎのクロック端子ＣＫに接続され、これによりシフトレジスタ回路ＳＲｎの出力信号ＳＲＢＯｎが、ラッチ回路ＣＳＬｎに入力される。
【０１５９】
また、前行（第（ｎ−１）行）のシフトレジスタ出力ＳＲＢＯｎ−１は、シフトレジスタ回路ＳＲｎに入力されるとともに、自行（第ｎ行）のＮＡＮＤ回路の一方の入力端子に入力される。ＮＡＮＤ回路の他方の入力端子にはＧＣＫ１が入力され、ＮＡＮＤ回路の出力がバッファを介して、自行（第ｎ行）のゲートライン１２にゲート信号Ｇｎとして出力される。
【０１６０】
第ｎ行のラッチ回路ＣＳＬｎでは、コントロール回路５０（図１参照）から出力される極性信号ＣＭＩと、シフトレジスタ回路ＳＲｎの出力信号ＳＲＢＯｎとが入力される。ラッチ回路ＣＳＬｎの出力端子ＯＵＴは、自行（第ｎ行）のＣＳバスライン１５に接続され、出力端子ＯＵＴから出力されるＣＳ信号ＣＳＯＵＴｎが、自行のＣＳバスライン１５に入力される。
【０１６１】
第（ｎ＋１）行のシフトレジスタ回路ＳＲｎ＋１では、クロック端子ＣＫ及びＣＫＢそれぞれに、コントロール回路５０（図１参照）から出力されるゲートクロックＧＣＫ１及びＧＣＫ２それぞれが入力され、セット端子Ｓに、シフトレジスタ回路ＳＲｎ＋１のセット信号として、前行（第ｎ行）のシフトレジスタ出力ＳＲＢＯｎが入力される。出力端子ｏｕｔは、次行（第（ｎ＋２）行）のシフトレジスタ回路ＳＲｎ＋２のセット端子Ｓに接続され、これにより出力端子ｏｕｔから出力されるシフトレジスタ出力ＳＲＢＯｎ＋１が、セット信号としてシフトレジスタ回路ＳＲｎ＋２に入力される。また、出力端子ｏｕｔは、自行（第（ｎ＋１）行）のラッチ回路ＣＳＬｎ＋１のクロック端子ＣＫに接続され、これによりシフトレジスタ回路ＳＲｎ＋１の出力信号ＳＲＢＯｎ＋１が、ラッチ回路ＣＳＬｎ＋１に入力される。
【０１６２】
また、前行（第ｎ行）のシフトレジスタ出力ＳＲＢＯｎは、シフトレジスタ回路ＳＲｎ＋１に入力されるとともに、自行（第（ｎ＋１）行）のＮＡＮＤ回路の一方の入力端子に入力される。ＮＡＮＤ回路の他方の入力端子にはＧＣＫ２が入力され、ＮＡＮＤ回路の出力がバッファを介して、自行（第（ｎ＋１）行）のゲートライン１２にゲート信号Ｇｎ＋１として出力される。
【０１６３】
第（ｎ＋１）行のラッチ回路ＣＳＬｎ＋１では、コントロール回路５０（図１参照）から出力される極性信号ＣＭＩと、シフトレジスタ回路ＳＲｎ＋１の出力信号ＳＲＢＯｎ＋１とが入力される。ラッチ回路ＣＳＬｎ＋１の出力端子ＯＵＴは、自行（第（ｎ＋１）行）のＣＳバスライン１５に接続され、これにより出力端子ＯＵＴから出力されるＣＳ信号ＣＳＯＵＴｎ＋１が、自行のＣＳバスライン１５に入力される。
【０１６４】
次に、シフトレジスタ回路ＳＲの動作について説明する。図１６は、第ｎ行のシフトレジスタ回路ＳＲｎの詳細を示している。なお、各行のシフトレジスタ回路ＳＲはこれと同一の構成である。
【０１６５】
シフトレジスタ回路ＳＲｎは、図１６に示すように、２個のインバータ３２，３３と２個のクロックドインバータ３１，３４とで構成され、Ｄラッチ回路として機能する。シフトレジスタ回路ＳＲｎでは、上記のとおり、セット端子Ｓに、前行（第（ｎ−１）行）のシフトレジスタ出力ＳＲＢＯｎ−１がセット信号として入力され、クロックドインバータ３１にクロックＣＫ（ＧＣＫ２）が入力され、クロックドインバータ３４にクロックＣＫＢ（ＧＣＫ１）が入力される。出力端子ＯＵＴは、自行（第ｎ行）のラッチ回路ＣＳＬｎのクロック端子ＣＫ（図１５参照）に接続されるとともに、次行（第（ｎ＋１）行）のシフトレジスタ回路ＳＲｎ＋１のセット端子Ｓに接続される。
【０１６６】
このシフトレジスタ回路ＳＲｎの動作について以下に説明する。図１７は、シフトレジスタ回路ＳＲｎに入出力される各種信号の波形を示すタイミングチャートである。まず、シフトレジスタ回路ＳＲｎにセット信号Ｓ（出力信号ＳＲＢＯｎ−１）が入力される。ここで、クロックＣＫがハイレベルのとき（ｔ０〜ｔ１）は、クロックドインバータ３１がオン状態になり、ローレベルの入力信号Ｓが出力信号ＯＵＴ（出力信号ＳＲＢＯｎ）として出力される。入力信号Ｓが、ローレベルからハイレベル（アクティブ）になった後（ｔ１〜ｔ２）では、クロックＣＫがローレベルになるとともにクロックＣＫＢがハイレベルになるため、クロックドインバータ３１がオフ状態になり、クロックドインバータ３４がオン状態となる。これにより、シフトレジスタ回路ＳＲｎではローレベルが保持され、出力信号ＯＵＴはローレベルに維持される。
【０１６７】
ｔ１から半クロック経過後（ｔ２）、クロックＣＫがローレベルからハイレベルになりクロックＣＫＢがハイレベルからローレベルになると、クロックドインバータ３４がオフ状態になり、クロックドインバータ３１がオン状態となる。これにより、入力信号Ｓが出力され、出力信号ＯＵＴはローレベルからハイレベルになる。続いて、クロックＣＫがハイレベルからローレベルになるとともに、クロックＣＫＢがローレベルからハイレベルになると（ｔ３）、クロックドインバータ３１がオフ状態になり、クロックドインバータ３４がオン状態になる。これにより、シフトレジスタ回路ＳＲｎではハイレベルが保持され、出力信号ＯＵＴはハイレベルに維持される。クロックＣＫＢがハイレベルの期間（ｔ３〜ｔ４）は、出力信号ＯＵＴはハイレベルを維持する。次に、クロックＣＫＢがハイレベルからローレベルになるとともに、クロックＣＫがローレベルからハイレベルになると（ｔ４）、クロックドインバータ３１がオン状態になり、クロックドインバータ３４がオフ状態になる。これにより、入力信号Ｓが出力され、出力信号ＯＵＴはハイレベルからローレベルになる。
【０１６８】
このようにして、入力信号Ｓ（出力信号ＳＲＢＯｎ−１）を半クロック（１Ｈ）遅延させた出力信号ＯＵＴ（出力信号ＳＲＢＯｎ）が生成される。この出力信号ＯＵＴ（出力信号ＳＲＢＯ）は、クロックＣＫ，ＣＫＢを足し合わせた２Ｈ幅の信号となる。そして、出力信号ＯＵＴ（制御信号）は、自行（第ｎ行）のラッチ回路ＣＳＬｎに入力されるとともに、次行（第（ｎ＋１）行）のシフトレジスタ回路ＳＲｎ＋１に入力信号Ｓとして入力される。各シフトレジスタ回路ＳＲは、各行において出力される信号ＯＵＴ（出力信号ＳＲＢＯ）に基づいて順次、シフト動作を行う。
【０１６９】
次に、ラッチ回路ＣＳＬの動作について説明する。各行のラッチ回路ＣＳＬは、図７に示す構成と同一である。以下では、ラッチ回路ＣＳＬをＤラッチ回路ＣＳＬと称して説明する。図１８は、Ｄラッチ回路ＣＳＬｎに入出力される各種信号の波形を示すタイミングチャートである。図１８では、一例として、第１行のＤラッチ回路ＣＳＬ１、及び、第２行のＤラッチ回路ＣＳＬ２におけるタイミングチャートを示している。
【０１７０】
まず、第１行の各種信号の波形の変化について説明する。
【０１７１】
初期状態において、Ｄラッチ回路ＣＳＬ１の端子ＣＬ（図７参照）にはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路ＣＳＬ１の出力端子ＯＵＴから出力されるＣＳ信号ＣＳ１の電位はローレベルに保持される。
【０１７２】
第１フレームにおいて、ゲートライン駆動回路３０から、第１行のゲートライン１２にゲート信号Ｇ１が供給されると、シフトレジスタ回路ＳＲ１から出力された出力信号ＳＲＢＯ１が、Ｄラッチ回路ＣＳＬ１のクロック端子ＣＫ（図７参照）に入力される。出力信号ＳＲＢＯ１の電位変化（ロー→ハイ；ｔ１１）が入力されると、このときの入力端子Ｄ（図７参照）に入力される極性信号ＣＭＩの入力状態、すなわちローレベルが転送され、次にクロック端子ＣＫに入力される出力信号ＳＲＢＯ１の電位変化（ハイ→ロー；ｔ１４）があるまで（出力信号ＳＲＢＯ１がハイレベルの期間）、極性信号ＣＭＩの電位変化が出力される。出力信号ＳＲＢＯ１がハイレベルの期間に極性信号ＣＭＩがローレベルからハイレベルに変化すると（ｔ１２）、出力ＣＳ１はローレベルからハイレベルに切り替わり、その後、極性信号ＣＭＩがハイレベルからローレベルに変化すると（ｔ１３）、出力ＣＳ１はハイレベルからローレベルに切り替わる。次に、クロック端子ＣＫに出力信号ＳＲＢＯ１の電位変化（ハイ→ロー）が入力されると（ｔ１４）、このときの極性信号ＣＭＩの入力状態、すなわちローレベルがラッチされる。その後、第２フレームにおいて出力信号ＳＲＢＯ１の電位変化があるまで、出力ＣＳ１はローレベルを保持する。
【０１７３】
第２フレームにおいて、同様に、ゲートライン駆動回路３０から、第１行のゲートライン１２にゲート信号Ｇ１が供給されると、シフトレジスタ回路ＳＲ１から出力された出力信号ＳＲＢＯ１が、Ｄラッチ回路ＣＳＬ１のクロック端子ＣＫに入力される。出力信号ＳＲＢＯ１がローレベルからハイレベルになると（ｔ１５）、このときの入力端子Ｄに入力される極性信号ＣＭＩの入力状態、すなわちハイレベルが転送される。出力信号ＳＲＢＯ１がハイレベルの期間（ｔ１５〜ｔ１８）では、極性信号ＣＭＩの電位変化が出力されるため、極性信号ＣＭＩがハイレベルからローレベルに変化すると（ｔ１６）、出力ＣＳ１はハイレベルからローレベルに切り替わり、その後、極性信号ＣＭＩがローレベルからハイレベルに変化すると（ｔ１７）、出力ＣＳ１はローレベルからハイレベルに切り替わる。次に、クロック端子ＣＫに出力信号ＳＲＢＯ１の電位変化（ハイ→ロー；ｔ１８）が入力されると、このときの極性信号ＣＭＩの入力状態、すなわちハイレベルがラッチされる。その後、第３フレームにおいて出力信号ＳＲＢＯ１の電位変化があるまでハイレベルを保持する。
【０１７４】
このようにして生成されたＣＳ信号ＣＳ１が第１行のＣＳバスライン１５に供給される。なお、第３フレームの出力は、第２フレームの出力波形の電位レベルを逆転させた波形となり、第４フレーム以降では、第２フレーム及び第３フレームと同一の出力波形となる信号が交互に出力される。
【０１７５】
次に、第２行の各種信号の波形の変化について説明する。
【０１７６】
初期状態において、Ｄラッチ回路ＣＳＬ２の端子ＣＬにはリセット信号ＲＥＳＥＴが入力される（図７参照）。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路ＣＳＬ２の出力端子ＯＵＴから出力されるＣＳ信号ＣＳ２の電位はローレベルに保持される。
【０１７７】
第１フレームにおいて、ゲートライン駆動回路３０から、第２行のゲートライン１２にゲート信号Ｇ２が供給されると、シフトレジスタ回路ＳＲ２から出力された出力信号ＳＲＢＯ２が、Ｄラッチ回路ＣＳ２のクロック端子ＣＫに入力される。出力信号ＳＲＢＯ２の電位変化（ロー→ハイ；ｔ２１）が入力されると、このときの入力端子Ｄに入力される極性信号ＣＭＩの入力状態、すなわちハイレベルが転送され、次にクロック端子ＣＫに入力される出力信号ＳＲＢＯ２の電位変化（ハイ→ロー；ｔ２４）があるまで（出力信号ＳＲＢＯ２がハイレベルの期間；ｔ２１〜ｔ２４）、極性信号ＣＭＩの電位変化が出力される。出力信号ＳＲＢＯ２がハイレベルの期間に極性信号ＣＭＩがハイレベルからローレベルに変化すると（ｔ２２）、出力ＣＳ２はハイレベルからローレベルに切り替わり、その後、極性信号ＣＭＩがローレベルからハイレベルに変化すると（ｔ２３）、出力ＣＳ２はローレベルからハイレベルに切り替わる。次に、クロック端子ＣＫに出力信号ＳＲＢＯ２の電位変化（ハイ→ロー；ｔ２４）が入力されると、このときの極性信号ＣＭＩの入力状態、すなわちハイレベルがラッチされる。その後、第２フレームにおいて出力信号ＳＲＢＯ２の電位変化があるまで出力ＣＳ２はハイレベルを保持する。
【０１７８】
第２フレームにおいて、同様に、ゲートライン駆動回路３０から、第２行のゲートライン１２にゲート信号Ｇ２が供給されると、シフトレジスタ回路ＳＲ２から出力される出力信号ＳＲＢＯ２が、Ｄラッチ回路ＣＳＬ２のクロック端子ＣＫに入力される。出力信号ＳＲＢＯ２がローレベルからハイレベルになると（ｔ２５）、このときの入力端子Ｄに入力される極性信号ＣＭＩの入力状態、すなわちローレベルが転送される。出力信号ＳＲＢＯ２がハイレベルの期間（ｔ２５〜ｔ２８）では、極性信号ＣＭＩの電位変化が出力されるため、極性信号ＣＭＩがローレベルからハイレベルに変化すると（ｔ２６）、出力ＣＳ２はローレベルからハイレベルに切り替わり、その後、極性信号ＣＭＩがハイレベルからローレベルに変化すると（ｔ２７）、出力ＣＳ２はハイレベルからローレベルに切り替わる。次に、クロック端子ＣＫに出力信号ＳＲＢＯ２の電位変化（ハイ→ロー；ｔ２８）が入力されると、このときの極性信号ＣＭＩの入力状態、すなわちローレベルがラッチされる。その後、第３フレームおいて出力信号ＳＲＢＯ２の電位変化があるまで出力ＣＳ２はローレベルを保持する。
【０１７９】
このようにして生成されたＣＳ信号ＣＳ２が第２行のＣＳバスライン１５に供給される。なお、第３フレーム以降では、第１フレーム及び第２フレームと同一の出力波形となる信号が交互に出力される。
【０１８０】
そして、以上の第１行の動作及び第２行の動作は、各奇数行及び各偶数行における動作に対応している。
【０１８１】
このように、各行に対応したＤラッチ回路ＣＳＬ１，ＣＳＬ２，ＣＳＬ３，…，により、第１フレームを含む全フレームにおいて、自行のゲート信号が立ち下がった時点（ＴＦＴ１３がオンからオフに切り替えられた時点）のＣＳ信号の電位が、隣接する行では互いに異なるように、該ＣＳ信号が出力される。これにより、上記実施例１と同様の効果が得られる。
【０１８２】
また、本実施例３の構成によれば、シフトレジスタ回路ＳＲｎの出力信号ＳＲＢＯが、同一行（第ｎ行）のＤラッチ回路ＣＳＬｎに直接入力され、これにより、上記横筋の発生を解消し得る適正なＣＳ信号ＣＳｎが生成される。そのため、上記実施例１と同様、従来と比較して回路面積を小さくすることができるため、表示品位の高い、小型の液晶表示装置及び狭額縁の液晶表示パネルを実現することができる。
【０１８３】
（実施例４）
本発明の他の実施例について、図２９，図３０に基づいて説明すれば、以下のとおりである。なお、上記実施例１において示した部材と同一の機能を有する部材には、同一の符号を付し、その説明を省略する。また、実施例１において定義した用語については、特に断らない限り本実施例においてもその定義に則って用いるものとする。
【０１８４】
図２９は、実施例４の液晶表示装置１における各種信号の波形を示すタイミングチャートである。ここでは、２ライン（２Ｈ）反転駆動を行い、かつ１フレームごとにソース信号Ｓの極性を反転させている（１フレーム反転）。図２９では、図２２と同じく、ＧＳＰは垂直走査のタイミングを規定するゲートスタートパルス、ＧＣＫ１（ＣＫ）およびＧＣＫ２（ＣＫＢ）はコントロール回路５０から出力されるシフトレジスタの動作タイミングを規定するゲートクロックを示している。ＧＳＰの立ち下がりから次の立ち下がりまでの期間が１垂直走査期間（１Ｖ期間）に相当する。ＧＣＫ１の立ち上がりからＧＣＫ２の立ち上がりまでの期間、および、ＧＣＫ２の立ち上がりからＧＣＫ１の立ち上がりまでの期間が、１水平走査期間（１Ｈ期間）となる。ＣＭＩ１，ＣＭＩ２は、２水平走査期間ごとに極性が反転する極性信号であって、互いの位相が１水平走査期間ずれている。
【０１８５】
また、図２９では、ソースバスライン駆動回路２０からあるソースバスライン１１（第ｘ列に設けられたソースバスライン１１）に供給されるソース信号Ｓ（ビデオ信号）、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０から第１行に設けられたゲートライン１２及びＣＳバスライン１５にそれぞれ供給されるゲート信号Ｇ１及びＣＳ信号ＣＳ１、第１行かつ第ｘ列に設けられた画素電極１４の電位波形Ｖｐｉｘ１をこの順に図示している。第２行に設けられたゲートライン１２及びＣＳバスライン１５にそれぞれ供給されるゲート信号Ｇ２及びＣＳ信号ＣＳ２、第２行かつ第ｘ列に設けられた画素電極１４の電位波形Ｖｐｉｘ２をこの順に図示している。第３行に設けられたゲートライン１２及びＣＳバスライン１５にそれぞれ供給されるゲート信号Ｇ３及びＣＳ信号ＣＳ３、第３行かつ第ｘ列に設けられた画素電極１４の電位波形Ｖｐｉｘ３をこの順に図示している。第４行および第５行も同様に、ゲート信号Ｇ４、ＣＳ信号ＣＳ４、電位波形Ｖｐｉｘ４、および、ゲート信号Ｇ５、ＣＳ信号ＣＳ５、電位波形Ｖｐｉｘ５、をこの順に図示している。
【０１８６】
なお、電位Ｖｐｉｘ１，Ｖｐｉｘ２，Ｖｐｉｘ３，Ｖｐｉｘ４，Ｖｐｉｘ５における破線は対向電極１９の電位を示している。
【０１８７】
以下では、表示映像の最初のフレームを第１フレームとし、それ以前を初期状態とする。図２９に示すように、初期状態においては、ＣＳ信号ＣＳ１〜ＣＳ５は何れも一方の電位（図２９ではローレベル）に固定されている。第１フレームでは、第１行のＣＳ信号ＣＳ１は、対応するゲート信号Ｇ１（対応するシフトレジスタ回路ＳＲ０の出力ＳＲＢＯ０に相当）が立ち下がる時点でハイレベルであり、第２行のＣＳ信号ＣＳ２は、対応するゲート信号Ｇ２が立ち下がる時点でハイレベルであり、第３行のＣＳ信号ＣＳ３は、対応するゲート信号Ｇ３が立ち下がる時点でローレベルであり、第４行のＣＳ信号ＣＳ４は、対応するゲート信号Ｇ４が立ち下がる時点でローレベルであり、第５行のＣＳ信号ＣＳ５は、対応するゲート信号Ｇ５が立ち下がる時点でハイレベルとなっている。
【０１８８】
ここで、ソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、２水平走査期間（２Ｈ）毎に極性が反転する信号となる。また、図２９では、一様な映像を表示する場合を想定しているため、ソース信号Ｓの振幅は一定である。一方、ゲート信号Ｇ１〜Ｇ５は、各フレームのアクティブ期間（有効走査期間）におけるそれぞれ第１〜第５番目の１Ｈ期間においてゲートオン電位となり、その他の期間においてゲートオフ電位となる。
【０１８９】
そして、ＣＳ信号ＣＳ１〜ＣＳ５は、対応するゲート信号Ｇ１〜Ｇ５の立ち下がりの後に電位レベルが高低間で切り替わる。具体的には、第１フレームでは、ＣＳ信号ＣＳ１，ＣＳ２のそれぞれは、対応するゲート信号Ｇ１，Ｇ２が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ３，ＣＳ４のそれぞれは、対応するゲート信号Ｇ３，Ｇ４が立ち下がった後に立ち上がる。なお、第２フレームではこの関係が逆転し、ＣＳ信号ＣＳ１，ＣＳ２のそれぞれは、対応するゲート信号Ｇ１，Ｇ２が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ３，ＣＳ４のそれぞれは、対応するゲート信号Ｇ３，Ｇ４が立ち下がった後に立ち下がる。
【０１９０】
このように、２Ｈ反転駆動の液晶表示装置１では、ゲート信号が立ち下がる時点のＣＳ信号の電位が、ソース信号Ｓの極性に対応して２行ごとに互いに異なっているため、第１フレームについて、画素電極１４の電位Ｖｐｉｘ１〜Ｖｐｉｘ５は何れもＣＳ信号ＣＳ１〜ＣＳ５よって適正にシフトされることになる。そのため、同一階調のソース信号Ｓが入力されると、対向電極電位とシフト後の画素電極１４の電位との電位差は正極性と負極性とで同じになる。すなわち、同一画素列において、隣り合う２行に対応する画素にマイナス極性のソース信号が書き込まれるとともに、該２行の次の隣り合う２行に対応する画素にプラス極性のソース信号が書き込まれる第１フレームについては、最初の２行に対応するＣＳ信号の電位は、上記最初の２行に対応する画素への書き込み中は極性反転することなく、書き込み後にマイナス方向に極性反転し、かつ次の書き込みまで極性反転せず、次の２行に対応するＣＳ信号の電位は、上記次の２行に対応する画素への書き込み中は極性反転することなく、書き込み後にプラス方向に極性反転し、次の書き込みまで極性反転しないようになっている。その結果、第１フレームにおける２行ごとに発生する横筋を解消し、表示品位の向上を図ることができる。
【０１９１】
ここで、上述した制御を実現するためのゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の具体的な構成について説明する。図３０は、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の構成を示している。以下では、説明の便宜上、第ｎ行の次の走査方向（図３０中の矢印方向）の行（ライン）（次行）を第（ｎ＋１）行、それとは反対方向の第ｎ行の直前の行（前行）を第（ｎ−１）行と表す。
【０１９２】
図３０に示すように、ゲートライン駆動回路３０は、複数のシフトレジスタ回路ＳＲ（シフトレジスタの段）を各行に対応して備え、ＣＳバスライン駆動回路４０は、複数のラッチ回路ＣＳＬを各行に対応して備えている。ここでは、説明の便宜上、第（ｎ−１）行，第ｎ行，第（ｎ＋１）行に対応する、シフトレジスタ回路ＳＲｎ−１，ＳＲｎ，ＳＲｎ＋１、及び、ラッチ回路ＣＳＬｎ−１，ＣＳＬｎ，ＣＳＬｎ＋１、を例に挙げる。
【０１９３】
第（ｎ−１）行のシフトレジスタ回路ＳＲｎ−１では、クロック端子ＣＫに、コントロール回路５０（図１参照）から出力されるゲートクロックＧＣＫ１が入力され、セット端子ＳＢに、シフトレジスタ回路ＳＲｎ−１のセット信号として、前行（第（ｎ−２）行）のシフトレジスタ出力ＳＲＢＯｎ−２が入力される。出力端子ＯＵＴＢは次行（第ｎ行）のシフトレジスタ回路ＳＲｎのセット端子ＳＢに接続され、これにより、出力端子ＯＵＴＢから出力されるシフトレジスタ出力ＳＲＢＯｎ−１が、シフトレジスタ回路ＳＲｎに入力される。出力端子Ｍは、シフトレジスタ回路ＳＲｎ−１の内部で生成される信号Ｍを出力する端子であり、自行（第（ｎ−１）行）のラッチ回路ＣＳＬｎ−１のクロック端子ＣＫに接続され、これによりシフトレジスタ回路ＳＲｎ−１の内部信号Ｍｎ−１（信号ＣＳＲｎ−１）が、ラッチ回路ＣＳＬｎ−１に入力される。
【０１９４】
また、前行（第（ｎ−２）行）のシフトレジスタ出力ＳＲＢＯｎ−２は、シフトレジスタ回路ＳＲｎ−１に入力されるとともに、バッファを介して、自行（第（ｎ−１）行）のゲートライン１２にゲート信号Ｇｎ−１として出力される。また、シフトレジスタ回路ＳＲｎ−１には電源（ＶＤＤ）が入力される。
【０１９５】
第（ｎ−１）行のラッチ回路ＣＳＬｎ−１は、Ｄラッチ回路として構成され、コントロール回路５０（図１参照）から出力される極性信号ＣＭＩ１と、シフトレジスタ回路ＳＲｎ−１の内部信号Ｍｎ−１（信号ＣＳＲｎ−１）とが入力される。ラッチ回路ＣＳＬｎ−１の出力端子ＯＵＴは、自行（第（ｎ−１）行）のＣＳバスライン１５に接続され、これにより出力端子ＯＵＴから出力されるＣＳ信号ＣＳＯＵＴｎ−１が、自行（第（ｎ−１）行）のＣＳバスライン１５に入力される。
【０１９６】
第ｎ行のシフトレジスタ回路ＳＲｎでは、クロック端子ＣＫに、コントロール回路５０（図１参照）から出力されるゲートクロックＧＣＫ２が入力され、セット端子ＳＢに、シフトレジスタ回路ＳＲｎのセット信号として、前行（第（ｎ−１）行）のシフトレジスタ出力ＳＲＢＯｎ−１が入力される。出力端子ＯＵＴＢは次行（第（ｎ＋１）行）のシフトレジスタ回路ＳＲｎ＋１のセット端子ＳＢに接続され、これにより出力端子ＯＵＴＢから出力されるシフトレジスタ出力ＳＲＢＯｎが、シフトレジスタ回路ＳＲｎ＋１に入力される。出力端子Ｍは、自行（第ｎ行）のラッチ回路ＣＳＬｎのクロック端子ＣＫに接続され、これによりシフトレジスタ回路ＳＲｎの内部信号Ｍｎ（信号ＣＳＲｎ）が、ラッチ回路ＣＳＬｎに入力される。
【０１９７】
また、前行（第（ｎ−１）行）のシフトレジスタ出力ＳＲＢＯｎ−１は、シフトレジスタ回路ＳＲｎに入力されるとともに、バッファを介して、自行（第ｎ行）のゲートライン１２にゲート信号Ｇｎとして出力される。また、シフトレジスタ回路ＳＲｎには電源（ＶＤＤ）が入力される。
【０１９８】
第ｎ行のラッチ回路ＣＳＬｎは、Ｄラッチ回路として構成され、コントロール回路５０（図１参照）から出力される極性信号ＣＭＩ２と、シフトレジスタ回路ＳＲｎの内部信号Ｍｎ（信号ＣＳＲｎ）とが入力される。ラッチ回路ＣＳＬｎの出力端子ＯＵＴは、自行（第ｎ行）のＣＳバスライン１５に接続され、これにより出力端子ＯＵＴから出力されるＣＳ信号ＣＳＯＵＴｎが、自行のＣＳバスライン１５に入力される。
【０１９９】
第（ｎ＋１）行のシフトレジスタ回路ＳＲｎ＋１では、クロック端子ＣＫに、コントロール回路５０（図１参照）から出力されるゲートクロックＧＣＫ１が入力され、セット端子ＳＢに、シフトレジスタ回路ＳＲｎ＋１のセット信号として、前行（第ｎ行）のシフトレジスタ出力ＳＲＢＯｎが入力される。出力端子ＯＵＴＢは次行（第（ｎ＋２）行）のシフトレジスタ回路ＳＲｎ＋２のセット端子ＳＢに接続され、これにより出力端子ＯＵＴＢから出力されるシフトレジスタ出力ＳＲＢＯｎ＋１が、シフトレジスタ回路ＳＲｎ＋２に入力される。出力端子Ｍは、自行（第（ｎ＋１）行）のラッチ回路ＣＳＬｎ＋１のクロック端子ＣＫに接続され、これによりシフトレジスタ回路ＳＲｎ＋１の内部信号Ｍｎ＋１（信号ＣＳＲｎ＋１）が、ラッチ回路ＣＳＬｎ＋１に入力される。
【０２００】
また、前行（第ｎ行）のシフトレジスタ出力ＳＲＢＯｎは、シフトレジスタ回路ＳＲｎ＋１に入力されるとともに、バッファを介して、自行（第（ｎ＋１）行）のゲートライン１２にゲート信号Ｇｎ＋１として出力される。また、シフトレジスタ回路ＳＲｎ＋１には電源（ＶＤＤ）が入力される。
【０２０１】
第（ｎ＋１）行のラッチ回路ＣＳＬｎ＋１は、Ｄラッチ回路として構成され、コントロール回路５０（図１参照）から出力される極性信号ＣＭＩ１と、シフトレジスタ回路ＳＲｎ＋１の内部信号Ｍｎ＋１（信号ＣＳＲｎ＋１）とが入力される。ラッチ回路ＣＳｎ＋１の出力端子ＯＵＴは、自行（第（ｎ＋１）行）のＣＳバスライン１５に接続され、これにより出力端子ＯＵＴから出力されるＣＳ信号ＣＳＯＵＴｎ＋１が自行のＣＳバスライン１５に入力される。
【０２０２】
シフトレジスタ回路ＳＲの動作は、図５および図６で示した動作と同一であるため、説明を省略する。
【０２０３】
次に、ラッチ回路ＣＳＬの動作について、図２９を用いて説明する。図２９では、一例として、第１行〜第５行のＤラッチ回路ＣＳＬ１〜ＣＳＬ５に入出力される波形も示している。まず、第１行の各種信号の波形の変化について説明する。なお、以下に示すＤラッチ回路ＣＳＬの構成は図７と同様である。
【０２０４】
初期状態において、Ｄラッチ回路ＣＳＬ１の端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路ＣＳＬ１の出力端子ＯＵＴから出力されるＣＳ信号ＣＳ１の電位はローレベルに保持される。
【０２０５】
第１フレームにおいて、ゲートライン駆動回路３０から、第１行のゲートライン１２にゲート信号Ｇ１（シフトレジスタ回路ＳＲ０の出力ＳＲＯ０に対応）が供給されると、シフトレジスタ回路ＳＲ１で生成される内部信号Ｍ１（信号ＣＳＲ１）が、Ｄラッチ回路ＣＳＬ１のクロック端子ＣＫに入力される。内部信号Ｍ１の電位変化（ロー→ハイ）が入力されると、このときの入力端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちハイレベルが転送され、次にクロック端子ＣＫに入力される内部信号Ｍ１の電位変化（ハイ→ロー）があるまで（内部信号Ｍ１がハイレベルの期間）、極性信号ＣＭＩ１の電位変化が出力される。内部信号Ｍ１がハイレベルの期間に極性信号ＣＭＩ１がハイレベルからローレベルに変化すると、出力ＣＳ１はハイレベルからローレベルに切り替わる。次に、クロック端子ＣＫに内部信号Ｍ１の電位変化（ハイ→ロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、第２フレームにおいて内部信号Ｍ１の電位変化（ロー→ハイ）があるまで、出力ＣＳ１はローレベルを保持する。
【０２０６】
第２フレームにおいて、同様に、ゲートライン駆動回路３０から、第１行のゲートライン１２にゲート信号Ｇ１が供給されると、シフトレジスタ回路ＳＲ１で生成される内部信号Ｍ１（信号ＣＳＲ１）が、Ｄラッチ回路ＣＳＬ１のクロック端子ＣＫに入力される。内部信号Ｍ１がローレベルからハイレベルになると、このときの入力端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。内部信号Ｍ１がハイレベルの期間では、極性信号ＣＭＩ１の電位変化が出力されるため、極性信号ＣＭＩ１がローレベルからハイレベルに変化すると、出力ＣＳ１はローレベルからハイレベルに切り替わる。次に、クロック端子ＣＫに内部信号Ｍ１の電位変化（ハイ→ロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、第３フレームにおいて内部信号Ｍ１の電位変化があるまでハイレベルを保持する。
【０２０７】
このようにして生成されたＣＳ信号ＣＳ１が第１行のＣＳバスライン１５に供給される。なお、第３フレームの出力は、第２フレームの出力波形の電位レベルを逆転させた波形となり、第４フレーム以降では、第２フレーム及び第３フレームと同一の出力波形となる信号が交互に出力される。
【０２０８】
次に、第２行の各種信号の波形の変化について説明する。
【０２０９】
初期状態において、Ｄラッチ回路ＣＳＬ２の端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路ＣＳＬ２の出力端子ＯＵＴから出力されるＣＳ信号ＣＳ２の電位はローレベルで保持される。
【０２１０】
第１フレームにおいて、ゲートライン駆動回路３０から、第１行のゲートライン１２にゲート信号Ｇ２（シフトレジスタ回路ＳＲ１の出力ＳＲＯ１に対応）が供給されると、シフトレジスタ回路ＳＲ２で生成される内部信号Ｍ２（信号ＣＳＲ２）が、Ｄラッチ回路ＣＳＬ２のクロック端子ＣＫに入力される。内部信号Ｍ２の電位変化（ロー→ハイ）が入力されると、このときの入力端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送され、次にクロック端子ＣＫに入力される内部信号Ｍ２の電位変化（ハイ→ロー）があるまで（内部信号Ｍ２がハイレベルの期間）、極性信号ＣＭＩ２の電位変化が出力される。内部信号Ｍ２がハイレベルの期間に極性信号ＣＭＩ２がハイレベルからローレベルに変化すると、出力ＣＳ２はハイレベルからローレベルに切り替わる。次に、クロック端子ＣＫに内部信号Ｍ２の電位変化（ハイ→ロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちローレベルがラッチされる。その後、第２フレームにおいて内部信号Ｍ２の電位変化（ロー→ハイ）があるまで、出力ＣＳ２はローレベルを保持する。
【０２１１】
第２フレームにおいて、同様に、ゲートライン駆動回路３０から、第２行のゲートライン１２にゲート信号Ｇ２が供給されると、シフトレジスタ回路ＳＲ２で生成される内部信号Ｍ２（信号ＣＳＲ２）が、Ｄラッチ回路ＣＳＬ２のクロック端子ＣＫに入力される。内部信号Ｍ２がローレベルからハイレベルになると、このときの入力端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちローレベルが転送される。内部信号Ｍ２がハイレベルの期間では、極性信号ＣＭＩ２の電位変化が出力されるため、極性信号ＣＭＩ２がローレベルからハイレベルに変化すると、出力ＣＳ２はローレベルからハイレベルに切り替わる。次に、クロック端子ＣＫに内部信号Ｍ２の電位変化（ハイ→ロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、第３フレームにおいて内部信号Ｍ２の電位変化があるまでハイレベルを保持する。
【０２１２】
このようにして生成されたＣＳ信号ＣＳ２が第２行のＣＳバスライン１５に供給される。なお、第３フレームの出力は、第２フレームの出力波形の電位レベルを逆転させた波形となり、第４フレーム以降では、第２フレーム及び第３フレームと同一の出力波形となる信号が交互に出力される。
【０２１３】
次に、第３行の各種信号の波形の変化について説明する。
【０２１４】
初期状態において、Ｄラッチ回路ＣＳＬ３の端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路ＣＳＬ３の出力端子ＯＵＴから出力されるＣＳ信号ＣＳ３の電位はローレベルで保持される。
【０２１５】
第１フレームにおいて、ゲートライン駆動回路３０から、第３行のゲートライン１２にゲート信号Ｇ３（シフトレジスタ回路ＳＲ２の出力ＳＲＯ２に対応）が供給されると、シフトレジスタ回路ＳＲ３で生成される内部信号Ｍ３（信号ＣＳＲ３）が、Ｄラッチ回路ＣＳＬ３のクロック端子ＣＫに入力される。内部信号Ｍ３の電位変化（ロー→ハイ）が入力されると、このときの入力端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送され、次にクロック端子ＣＫに入力される内部信号Ｍ３の電位変化（ハイ→ロー）があるまで（内部信号Ｍ３がハイレベルの期間）、極性信号ＣＭＩ１の電位変化が出力される。内部信号Ｍ３がハイレベルの期間に極性信号ＣＭＩ１がローレベルからハイレベルに変化すると、出力ＣＳ３はローレベルからハイレベルに切り替わる。次に、クロック端子ＣＫに内部信号Ｍ３の電位変化（ハイ→ロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、第２フレームにおいて内部信号Ｍ３の電位変化（ロー→ハイ）があるまで、出力ＣＳ３はハイレベルを保持する。
【０２１６】
第２フレームにおいて、同様に、ゲートライン駆動回路３０から、第３行のゲートライン１２にゲート信号Ｇ３が供給されると、シフトレジスタ回路ＳＲ３で生成される内部信号Ｍ３（信号ＣＳＲ３）が、Ｄラッチ回路ＣＳＬ３のクロック端子ＣＫに入力される。内部信号Ｍ３がローレベルからハイレベルになると、このときの入力端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちハイレベルが転送される。内部信号Ｍ３がハイレベルの期間では、極性信号ＣＭＩ１の電位変化が出力されるため、極性信号ＣＭＩ１がハイレベルからローレベルに変化すると、出力ＣＳ３はハイレベルからローレベルに切り替わる。次に、クロック端子ＣＫに内部信号Ｍ３の電位変化が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、第３フレームおいて内部信号Ｍ３の電位変化があるまで出力ＣＳ３はローレベルを保持する。
【０２１７】
このようにして生成されたＣＳ信号ＣＳ３が第３行のＣＳバスライン１５に供給される。なお、第３フレーム以降では、第１フレーム及び第２フレームと同一の出力波形となる信号が交互に出力される。
【０２１８】
このように、本実施例４では、各行に対応したラッチ回路４１，４２，４３，…，４ｎに、２水平走査期間ごとに極性が反転するととともに、互いに位相の異なる極性信号ＣＭＩ１，ＣＭＩ２が入力されることにより、２Ｈ反転駆動において、第１フレームにおける横筋の発生を防止して表示品位の向上を図るという効果を奏することができる。また、上述した１Ｈ反転駆動の液晶表示装置と同様、上記効果を得る上で、従来の液晶表示装置と比較して、回路面積の増大を招くこともない。
【０２１９】
本実施形態に係る液晶表示装置では、１Ｈ反転駆動あるいは２Ｈ反転駆動に限定されるものではなく、ｎＨ反転駆動においても適用可能である。
【０２２０】
ここで、上記実施例１〜４では、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０が一体として形成され、液晶表示パネル１０の一方の側に設けられている構成を示したが、これに限定されず、両者は個別に設けられていても良い。例えば、液晶表示パネル１０の一方の側にゲートライン駆動回路３０が設けられ、他方の側にＣＳバスライン駆動回路４０が設けられている構成であってもよい。
【０２２１】
また、上記実施例１〜４に示すゲートライン駆動回路３０及びＣＳバスライン駆動回路４０では、走査方向が一方向（例えば図４の矢印方向）の構成として示したが、これに限定されず、逆方向の構成、あるいは、走査方向を切り替える機能を有する構成としてもよい。
【０２２２】
図１９は、図４に示す液晶表示装置において、走査方向を切り替える機能を有する構成を示している。図１９に示す液晶表示装置では、各行に対応してアップダウンスイッチ回路ＵＤＳＷが設けられ、各アップダウンスイッチ回路ＵＤＳＷには、コントロール回路５０（図１参照）から出力されるＵＤ信号及びＵＤＢ信号（ＵＤ信号の論理反転）が入力される。具体的には、第ｎ行のアップダウンスイッチ回路ＵＤＳＷには、第（ｎ−１）行のシフトレジスタ出力ＳＲＢＯｎ−１、及び、第（ｎ＋１）行のシフトレジスタ出力ＳＲＢＯｎ＋１が入力され、これらのうちの何れかを、コントロール回路５０から出力されるＵＤ信号及びＵＤＢ信号に基づいて選択する。例えば、ＵＤ信号がハイレベル（ＵＤＢ信号がローレベル）のときは、第（ｎ−１）行のシフトレジスタ出力ＳＲＢＯｎ−１を選択することにより、走査方向を、上から下の方向（すなわち、第（ｎ−１）行→第ｎ行→第（ｎ＋１）行）に決定し、ＵＤ信号がローレベル（ＵＤＢ信号がハイレベル）のときは、第（ｎ＋１）行のシフトレジスタ出力ＳＲＢＯｎ＋１を選択することにより、走査方向を、下から上の方向（すなわち、第（ｎ＋１）行→第ｎ行→第（ｎ−１）行）に決定する。これにより、双方向走査（スキャン）方式の表示駆動回路を実現することができる。
【０２２３】
また、本実施の形態に係るＣＳバスライン駆動回路４０の各段の保持回路ＣＳＬは、図３１に示す構成であってもよい。図３１に示すように、保持回路ＣＳＬは、メモリ回路４１及びアナログスイッチ回路４２を備えている。メモリ回路４１は、スイッチ素子としてのトランジスタ４１ａ・４１ｂと、コンデンサ４１ｃ・４１ｄとを含み、アナログスイッチ回路４２は、トランジスタ４２ａ・４２ｂを含んでいる。それぞれのトランジスタは、Ｎチャネル型ＭＯＳトランジスタで構成され、保持回路ＣＳＬは、単チャネル（Ｎチャネル）の駆動回路として構成されている。なお、それぞれのトランジスタは、Ｐチャネル型ＭＯＳトランジスタで構成され、保持回路ＣＳＬは、Ｐチャネルの駆動回路として構成されていてもよい。
【０２２４】
保持回路ＣＳＬは、図３１に示すように、ｎ行目のシフトレジスタ回路ＳＲｎの内部信号Ｍｎ及び極性信号ＣＭＩ・ＣＭＩＢを入力し、メモリ回路４１及びアナログスイッチ回路４２を介して、ＣＳ信号ＣＳＯＵＴｎを出力する。
【０２２５】
ここで、ＣＳ信号ＣＳＯＵＴｎを出力するまでの保持回路ＣＳＬの動作について、図３１及び図３２を用いて説明する。なお、以下では、主に、正極性のＣＳ信号を出力する場合、つまりＣＭＩの正極性が入力された際の動作について説明する。
【０２２６】
まず、内部信号Ｍｎがメモリ回路４１に入力されると、メモリ回路４１は、内部信号Ｍｎの電位変化に基づき極性信号ＣＭＩを取り込む。具体的には、内部信号Ｍｎの電位レベルがローレベルからハイレベルに変化すると、極性信号ＣＭＩが転送され、メモリ回路４１から信号ＬＡｎとして出力されるとともに、コンデンサ４１ｃに電荷が蓄積（記憶）される。すなわち、図３２に示すように、信号ＬＡｎは、内部信号ＭｎがＨレベル（トランジスタ４１ａがオン）の期間、極性信号ＣＭＩが出力されるためＨレベルからＬレベルに切り替わる。次に、内部信号Ｍｎの電位レベルがＨレベルからＬレベルに変化すると、トランジスタ４１ａが遮断され、極性信号ＣＭＩが出力されなくなる。すると、電荷が蓄積されたコンデンサ４１ｃにより、信号ＬＡｎは、トランジスタ４１ａがオフした時点の電位レベル（Ｌレベル）を保持する。信号ＬＡｎは、次に内部信号Ｍｎの電位レベルがＬレベルからＨレベルに変化するまで、すなわち１垂直走査期間（１Ｖ）、この状態（Ｌレベル）を保持する。
【０２２７】
次に１Ｖ経過後、内部信号Ｍｎの電位レベルがＬレベルからＨレベルに変化すると、極性信号ＣＭＩが転送・出力されるため、信号ＬＡｎは、ＬレベルからＨレベルに切り替わる。そして、１垂直走査期間（１Ｖ）、この状態（ハイレベル）を保持する。以降は、上述の処理が繰り返される。
【０２２８】
上述の動作によりメモリ回路４１から出力された信号ＬＡｎは、アナログスイッチ回路４２のトランジスタ４２ａに入力される。アナログスイッチ回路４２には、正極性の共通電圧ＶＣＳＨと負極性の共通電圧ＶＣＳＬとが入力され、トランジスタ４２ａは、信号ＬＡｎによりオン／オフが制御される。これにより、トランジスタ４２ａは、信号ＬＡｎの立ち上がりのタイミング（Ｈレベル）でオンし、Ｈレベルの間、ＶＣＳＨをＣＳ信号ＣＳＯＵＴｎとして出力する。
【０２２９】
ここで、トランジスタ４１a、４１ｂがオンするタイミングにおいて極性信号ＣＭＩとＣＭＩＢとは互いの極性が逆転しているため、メモリ回路４１から出力される、それぞれの信号ＬＡｎ・ＬＡＢｎは、互いに電位レベル（Ｈ／Ｌレベル）が異なる。よって、図３２に示すように、一方が、Ｈレベルの場合、他方はＬレベルを出力する。これにより、フレームごとに電位レベルが逆転したＣＳ信号を出力することができる。
【０２３０】
なお、本発明の表示駆動回路は、以下の構成であっても良い。
【０２３１】
表示駆動回路は、行および列方向に画素が並べられるとともに、１画素行ごとに走査信号線および該画素行の各画素電極と容量を形成する保持容量配線が設けられ、かつ１画素行ごとに電位極性が反転するような表示装置に用いられ、各行に対応して設けられた複数のシフトレジスタ回路を備え、隣り合う２つの画素行の一方に対応する走査信号線および保持容量配線それぞれに供給する、走査信号および高低レベル間で電位が切り替わる保持容量配線信号について、走査信号が表示映像の最初の垂直走査期間にアクティブから非アクティブになったときには保持容量配線信号の電位が低レベルで、該走査信号が次にアクティブになるまでに該保持容量配線信号の電位が高レベルに切り替わり、上記２つの画素行の他方に対応する走査信号線および保持容量配線それぞれに供給する、走査信号および高低レベル間で電位が切り替わる保持容量配線信号について、走査信号が上記表示映像の最初の垂直走査期間にアクティブから非アクティブになったときには保持容量配線信号の電位が高レベルで、該走査信号が次にアクティブになるまでに該保持容量配線信号の電位が低レベルに切り替わり、上記保持容量配線信号は、保持容量配線駆動回路により生成され、該保持容量配線駆動回路は、各行に対応して設けられた複数のシフトレジスタ回路を備え、当該行のシフトレジスタ回路の内部信号あるいは当該行のシフトレジスタ回路の出力信号が、当該行のラッチ回路に入力されている。
【０２３２】
また、上記表示駆動回路において、上記シフトレジスタの１つの段が、１つの画素行に設けられた走査信号線および保持容量配線に対応しており、これら走査信号線および保持容量配線それぞれに供給する走査信号および保持容量配線信号が、この１つの段の内部信号あるいは出力信号を用いて生成されている。
【０２３３】
なお、上記ゲートライン駆動回路、ソースライン駆動回路あるいはゲートライン−ＣＳバスライン駆動回路と、表示部の画素回路とがモノリシック（同一基板上）に形成されていてもよい。
【０２３４】
上記表示駆動回路では、データ信号線に供給される信号電位の極性をｎ水平走査期間（ｎは整数）ごとに反転させるとともに、データ信号線から画素電極に書き込まれた信号電位の変化の向きを、隣り合うｎ行ごとに異ならせる構成とすることもできる。
【０２３５】
これにより、ｎライン反転駆動において、ｎ行ごとに生じる横筋を解消することができる。
【０２３６】
上記表示駆動回路では、自段に対応する画素に接続する走査信号線に供給される走査信号がアクティブから非アクティブになったときに、該画素と容量を形成する保持容量配線に供給される保持容量配線信号の電位が、隣り合うｎ行ごとに互いに異なっている構成とすることもできる。
【０２３７】
上記表示駆動回路では、自段に対応する画素に接続する走査信号線に供給される走査信号がアクティブから非アクティブになった直後、かつ、次段のシフトレジスタで生成された上記制御信号がアクティブである間に、次段に対応する保持回路に入力される上記保持対象信号の電位が変化する構成とすることもできる。
【０２３８】
上記表示駆動回路では、自段に対応する保持回路は、自段のシフトレジスタで生成された上記制御信号を入力する第１の入力部と、上記保持対象信号を入力する第２の入力部と、前段に対応する保持容量配線に上記保持容量配線信号を出力する出力部とを備え、上記第１の入力部に入力された上記制御信号がアクティブになったときの上記第２の入力部に入力された上記保持対象信号の第１の電位を、上記保持容量配線信号の第１の電位として出力し、上記第１の入力部に入力された上記制御信号がアクティブである期間は、上記第２の入力部に入力された上記保持対象信号の電位の変化に応じて、上記保持容量配線信号の電位が変化し、上記第１の入力部に入力された上記制御信号が非アクティブになったときの上記第２の入力部に入力された上記保持対象信号の第２の電位を、上記保持容量配線信号の第２の電位として出力する構成とすることもできる。
【０２３９】
これにより、簡易な回路構成により、上述した、第１垂直走査期間における横筋の発生を防止して表示品位の向上を図るという効果を奏することができる。
【０２４０】
上記表示駆動回路では、自段のシフトレジスタで生成される制御信号は、自段のシフトレジスタの内部において、自段のシフトレジスタをセットする前段のシフトレジスタの出力信号と、自段のシフトレジスタをリセットする自段のシフトレジスタの出力信号と、に基づいて生成されている構成とすることもできる。
【０２４１】
これにより、自己リセット型のシフトレジスタを実現することができるため、回路構成をさらに簡素化することができる。
【０２４２】
上記表示駆動回路では、自段のシフトレジスタで生成される制御信号は、自段のシフトレジスタの内部において、自段のシフトレジスタをセットする前段のシフトレジスタの出力信号と、自段のシフトレジスタをリセットする後段のシフトレジスタの出力信号と、に基づいて生成されている構成とすることもできる。
【０２４３】
上記の構成によれば、従来一般的なシフトレジスタを用いて、上記横筋の発生を防止して表示品位の向上を図るという効果を奏することができる。
【０２４４】
上記表示駆動回路では、自段のシフトレジスタの出力信号が、後段のシフトレジスタ及び前段のシフトレジスタに入力され、自段のシフトレジスタで生成された制御信号が、自段に対応する保持回路に入力されている構成とすることもできる。
【０２４５】
上記表示駆動回路では、自段のシフトレジスタで生成された制御信号は、自段のシフトレジスタの動作を開始させる前段のシフトレジスタの出力信号が自段のシフトレジスタに入力されてから、自段のシフトレジスタの動作を終了させるリセット信号が自段のシフトレジスタに入力されるまでの期間、アクティブである構成とすることもできる。
【０２４６】
上記表示駆動回路では、自段のシフトレジスタの出力信号は、自段のシフトレジスタをセットする前段のシフトレジスタの出力信号と、外部から入力されるクロックと、に基づいて生成されている構成とすることもできる。
【０２４７】
上記表示駆動回路では、自段のシフトレジスタで生成された上記制御信号は、自段のシフトレジスタの出力信号であって、自段のシフトレジスタの出力信号は、後段のシフトレジスタと、自段の保持回路とに入力されている構成とすることもできる。
【０２４８】
上記表示駆動回路では、自段のシフトレジスタの出力信号は、自段のシフトレジスタの動作を開始させる前段のシフトレジスタの出力信号を半クロック遅延させたものである構成とすることもできる。
【０２４９】
上記構成によれば、上記走査信号線駆動回路をラッチ回路により構成することができる。これにより、簡易な回路構成により、上述した、第１垂直走査期間における横筋の発生を防止して表示品位の向上を図るという効果を奏することができる。
【０２５０】
上記表示駆動回路では、複数の保持回路に入力される保持対象信号の位相と、別の複数の保持回路に入力される保持対象信号の位相とは、互いに異なっている構成とすることもできる。
【０２５１】
上記表示駆動回路では、同一の水平走査期間で保持動作を行う２つの保持回路について、一方の保持回路には第１保持対象信号が入力され、他方の保持回路には、該第１の保持対象信号とは位相が異なる第２保持対象信号が入力されている構成とすることもできる。
【０２５２】
上記構成によれば、ｎライン反転駆動において、ｎ行ごとに保持容量配線信号の電位を異ならせることができる。よって、ｎ行ごとの横筋を解消することができる。
【０２５３】
上記表示駆動回路では、上記各ラッチ回路は、Ｄラッチ回路あるいはメモリ回路として構成されていてもよい。
【０２５４】
本発明に係る表示装置は、上記何れかの表示駆動回路と、表示パネルとを備えることを特徴としている。
【０２５５】
上記構成では、上記表示駆動回路による横筋の発生防止効果により、表示品位の良好な表示装置を提供することができる。
【０２５６】
なお、本発明に係る表示装置は、液晶表示装置であることが望ましい。
【０２５７】
本発明は上記の実施の形態に限定されるものではなく、上記実施の形態を技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるもの、例えばＣＯＭ駆動回路など、も本発明の実施の形態に含まれる。
【産業上の利用可能性】
【０２５８】
本発明は、アクティブマトリクス型液晶表示装置の駆動に特に好適に適用できる。
【符号の説明】
【０２５９】
１      液晶表示装置（表示装置）
１０    液晶表示パネル（表示パネル）
１１    ソースバスライン（データ信号線）
１２    ゲートライン（走査信号線）
１３    ＴＦＴ（スイッチング素子）
１４    画素電極
１５    ＣＳバスライン（保持容量配線）
２０    ソースバスライン駆動回路（データ信号線駆動回路）
３０    ゲートライン駆動回路（走査信号線駆動回路）
４０    ＣＳバスライン駆動回路（保持容量配線駆動回路）
５０    コントロール回路（制御回路）
ＣＳＬ  ラッチ回路（論理回路、Ｄラッチ回路、保持容量配線駆動回路）
ＳＲ    シフトレジスタ回路
ＣＭＩ  極性信号（保持対象信号）
Ｍ      内部信号（制御信号）
Ｑ      内部信号（制御信号）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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