(57)【特許請求の範囲】
【請求項１】
シリアルデータ信号を受信するように構成された集積回路において、前記集積回路は、
カスコード・デバイスを含む増幅器と、
前記増幅器に応答する出力バッファと、
前記増幅器の出力ノードの電圧を、予め決められた電圧範囲内にクランプするように動作可能なクランプ回路を含み、
前記予め決められた電圧範囲は、前記カスコード・デバイスを飽和状態に保持するものである、
集積回路。
【請求項２】
前記クランプ回路は、ｐ型の金属酸化膜半導体（ＰＭＯＳ）トランジスタ及びｎ型の金属酸化膜半導体（ＮＭＯＳ）トランジスタを含む請求項１に記載の集積回路。
【請求項３】
前記クランプ回路は、ＮＭＯＳ及びＰＭＯＳのプッシュプル・トポロジーを更に含む請求項２に記載の集積回路。
【請求項４】
前記ＮＭＯＳ及びＰＭＯＳのプッシュプル・トポロジーは、並列接続のＮＭＯＳ及びＰＭＯＳの相互コンダクタンス（ｇｍ）の逆数に等しいインピーダンスを与える請求項３に記載の集積回路。
【請求項５】
前記集積回路の内部のノードに漏れ電流を流すように構成されたプログラム可能な漏れ電流デバイスを更に含む請求項１に記載の集積回路。
【請求項６】
前記カスコード・デバイスがカットオフ領域で動作するのを回避するように構成された少なくとも一つのダイオードを更に含む請求項１に記載の集積回路。
【請求項７】
前記出力バッファの出力を、予め決められた期間、論理ローに保持するように構成された遅延デバイスを更に含む請求項１に記載の集積回路。
【請求項８】
前記遅延デバイスは、集積回路の内部の複数のノードの電圧が静止点に達するまで、前記出力バッファの前記出力を、論理ローに保持するように更に構成された請求項７に記載の集積回路。
【請求項９】
前記遅延デバイスは、バイアス電流が静止値に接近するまで、前記出力バッファの前記出力を、論理ローに保持するように更に構成された請求項７に記載の集積回路。
【請求項１０】
前記集積回路は、無線デバイス中に配置される請求項１に記載の集積回路。
【請求項１１】
前記無線デバイスは、ハンドセットを含む請求項１０に記載の集積回路。
【請求項１２】
送信機及び受信機を使用する第１のチップから第２のチップへのオフチップデータ通信を実行するための方法において、ここで、前記受信機は、入力ステージ及び出力ステージを含む増幅器と、前記出力ステージに接続された出力バッファと、クランプ回路とを含み、前記出力ステージは、カスコード・デバイスを含む、
前記方法は、
パラレルデータ信号をシリアルデータ信号へ多重化することと、
前記送信機により、前記シリアルデータ信号を、前記第１のチップから前記第２のチップへ送信することと、
前記受信機により、前記シリアルデータ信号を受信することと、
前記出力ステージと前記出力バッファとの間に配置されたノードに関係する電圧振幅を、決められた電圧範囲内にクランプすることと、ここで、前記クランプ回路が前記受信機のバンド幅を拡張する、
前記シリアルデータ信号を前記パラレルデータ信号へ逆多重化することと、
前記パラレルデータ信号を処理することを含み、
前記方法は、ノードの前記電圧を決められた電圧範囲にクランプすることによって、前記受信機の出力ステージデバイスを飽和状態に保持することを更に含む、
方法。
【請求項１３】
前記電圧出力振幅をクランプすることは、ｐ型の金属酸化膜半導体（ＰＭＯＳ）トランジスタ及びｎ型の金属酸化膜半導体（ＮＭＯＳ）トランジスタにより実行される請求項１２に記載の方法。
【請求項１４】
ＮＭＯＳ及びＰＭＯＳのプッシュプル・トポロジーを与えることを更に含む請求項１３に記載の方法。
【請求項１５】
並列接続のＮＭＯＳ及びＰＭＯＳの相互コンダクタンス（ｇｍ）の逆数に等しいインピーダンスを与えることを更に含む請求項１４に記載の方法。
【請求項１６】
プログラム可能な漏れ電流デバイスを使用して前記出力ステージに漏れ電流を流すことを更に含む請求項１２に記載の方法。
【請求項１７】
前記出力バッファの前記出力を論理ローにクランプすることを更に含む請求項１２に記載の方法。
【請求項１８】
内部の受信機ノードが対応する静止点に接近するまで、前記出力バッファの前記出力を、論理ローにクランプすることを更に含む請求項１７に記載の方法。
【請求項１９】
前記受信機のバイアス電流が対応する静止値に接近するまで、前記出力バッファの前記出力を、論理ローにクランプすることを更に含む請求項１７に記載の方法。
【請求項２０】
パラレルデータ信号をシリアルデータ信号へ多重化するための手段と、
前記シリアルデータ信号を、前記第１のチップから第２のチップへ送信するための手段と、
前記シリアルデータ信号を受信するための手段と、ここで、前記受信するための手段は、入力ステージ及び出力ステージを含む増幅器と、前記出力ステージに接続された出力バッファとを含み、前記出力ステージは、カスコード・デバイスを含む、
前記出力ステージと前記出力バッファとの間に配置されたノードに関係する電圧振幅を、決められた電圧範囲内にクランプするための手段と、ここで、前記決められた電圧範囲は、前記カスコード・デバイスを飽和状態に保持するものであり、該電圧をクランプするための手段が、前記受信するための手段のバンド幅を拡張する、
前記シリアルデータ信号を前記パラレルデータ信号へ逆多重化するための手段と、
前記パラレルデータ信号を処理するための手段とを備える装置。
【請求項２１】
回路を動作させる方法において、ここで、前記回路は、カスコード・デバイスを含む増幅器を含む、前記方法は、
前記回路の第１のノードにおいて増幅された信号を生成するために、前記回路により受信される信号を増幅することと、
出力信号を生成するために、前記増幅された信号をバッファリングすることと、
前記第１のノードの電圧を、予め決められた電圧範囲内にクランプすることを含み、
前記予め決められた電圧範囲は、前記カスコード・デバイスを飽和状態に保持するものである、
方法。
【請求項２２】
前記信号を増幅する前記増幅器の内部の第２のノードに漏れ電流を流すことを更に含む請求項２１に記載の方法。
【請求項２３】
前記方法は、
前記カスコード・デバイスがカットオフ領域で動作するのを回避することを更に含む請求項２１に記載の方法。
【請求項２４】
前記出力信号を、予め決められた期間、論理ローに保持することを更に含む請求項２１に記載の方法。
【請求項２５】
前記回路の内部の複数のノードの電圧が静止レベルに達するまで、前記出力信号を、論理ローに保持することを更に含む請求項２４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（３５ ＵＳＣ § １１９に基づく優先権の主張）
この出願は、２００７年４月１８日付け提出され、「HIGH SPEED LOW POWER LOW DUTY CYCLE DISTORTION DIFFERENTIAL RECEIVER」と題された、発明者がVivek Mohan及びDixit Abhayである米国仮出願第６０／９１２，６１９号に関係し、及び、それに基づく優先権の利益を主張する。それは、参照によって本明細書に組み込まれる。
【０００２】
（技術分野）
本システム及び方法は、通信及び無線関連の技術に関係する。より詳しくは、本システム及び方法は、高データレートのオフチップ・データ通信を実行するためのシステム及び方法に関係する。
【背景技術】
【０００３】
通信デバイスは、消費者のニーズを満足するため並びに携帯性及び利便性を向上するために、より小さく且つよりパワフルになった。消費者は、例えば携帯電話（cellular telephones）、携帯情報端末（ＰＤＡ）、ラップトップコンピュータ、表示デバイス、デジタル加入者回線（ＤＳＬ）モデムなどのような通信デバイスに依存するようになった。消費者は、信頼できるサービス、拡大された受信可能サービスエリア、更に高い機能性を期待するようになった。無線通信デバイスは、移動局、局、アクセス端末、ユーザ端末、端末、加入者ユニット、ユーザ装置などと呼ばれることがある。
【０００４】
通信システムは、複数の通信デバイスのための通信を同時にサポートすることがある。一つの例において、無線通信デバイスは、アップリンク上のトランスミッション及びダウンリンク上のトランスミッションを通して、１又は複数の基地局（代わりに、アクセスポイント、Ｎｏｄｅ Ｂなどと呼ばれることもある。）と通信できる。アップリンク（又は、逆方向リンク）は、無線通信デバイスから基地局への通信リンクを指し、ダウンリンク（又は、順方向リンク）は、基地局から無線通信デバイスへの通信リンクを指す。
【０００５】
無線通信システムは、利用できるシステム資源（例えば、バンド幅及び送信電力）を共有することにより複数のユーザとの通信をサポートできる多元接続システムであっても良い。そのような多元接続システムの例は、符号分割多元接続（ＣＤＭＡ）システム、ワイドバンド符号分割多元接続（ＷＣＤＭＡ）、時分割多元接続（ＴＤＭＡ）システム、グローバル移動体通信システム（ＧＳＭ）、周波数分割多元接続（ＦＤＭＡ）システム及び直交周波数分割多元接続（ＯＦＤＭＡ）システムを含む。
【０００６】
例えばウルトラモバイルパーソナルコンピュータ（ultra-mobile personal computers）（ＵＭＰＣｓ）のような通信デバイスの一部又は全部において、デバイス内の一つの回路から該デバイス内の他の回路へのデータの通信が発生することがある。それらデバイスの寸法が下がるにつれて、より小さい集積回路が必要とされる。しかしながら、回路の表面の形状（geometry）が減るにつれて、低電力且つ低ジッターで高レートのオフチップ通信における困難性は増加する。ジッターは、出力信号が生成された時と該出力信号が生成されると予期された時との違いの大きさ（measurement）を指すことができる。そのようなわけで、高データレートのオフチップ・データ通信を実行するためのシステム及び方法を提供することにより、利点が実現できる。
【図面の簡単な説明】
【０００７】
【図１】図１は、本システム及び方法に従ったデバイスの一つの例を説明するブロック図である。
【図２】図２は、本システム及び方法の一つの例に従ったデバイスの他の構成である。
【図３】図３は、本システム及び方法に従った受信機の一つの構成である。
【図４】図４は、受信機の他の構成を説明するブロック図である。
【図５】図５は、受信機に用いられることのできるクランプ・デバイスの一つの例を説明する回路図である。
【図６】図６は、受信機におけるプログラム可能なリークデバイス（programmable leakage device）の一つの構成を説明する回路図である。
【図７】図７は、受信機における保護ダイオード及び遅延素子の一つの例を説明する回路図である。
【図８】図８は、受信機におけるダイオード・デバイスの一つの構成を説明する回路図である。
【図９】図９は、高速、低電力且つ低ジッターの差動受信機（differential receiver）を実施するための方法の一つの例を説明するフローチャートである。
【図１０】図１０は、図９に示される方法に対応するミーンズ・プラス・ファンクション・ブロックを示す。
【図１１】図１１は、電子機器（electronic device）に利用されることのできる各種コンポーネントを示す。
【詳細な説明】
【０００８】
単一のデバイス内で又は異なるデバイス間で、或る集積回路（ＩＣ）へ／から他の集積回路から／へデータが通信されることできる。ＩＣは、シリコンチップと呼ばれることがある。異なるＩＣ間のデータ通信は、オフチップ・データ通信と呼ばれることがある。従来のオフチップ・データ通信の技術は、パラレル低速の相補型金属酸化膜半導体（complementary metal-oxide-semiconductor）（ＣＭＯＳ）のデータラインを使用する。しかしながら、この従来の技術は、多くの欠点を持つ。例えば、この従来の技術は、ＩＣの表面積（surface area）を大量に占有する。加えて、それはまた、より多くのパッケージピンを必要とする。その結果、シリコンのコスト及びパッケージ化のコストが増大する。より小さい面積は、他の機能を実行するエレメントをさらに追加する余地がＩＣにほとんどないことを暗に示している。
【０００９】
さらに、電子機器は、より小さくなっている。例えば、幾つかの無線通信デバイス（例えば、携帯電話（cellular phones））は、そのデバイスの外形寸法を減らすために、“折りたたみ型（flip form）”になっている。一例として、“折りたたみ型”の携帯電話は、フリップ・フォンと呼ばれることがある。電話機の第１の部分（first portion）は、その電話機の第２の部分（second portion）から“フリップ（flip）”して開閉する。その第１の部分がディスプレイを含んでいても良い。その第２の部分がキーパッドを含んでいても良い。該第１の部分と該第２の部分とを接続するコンポーネントは、ナックル（knuckle）と呼ばれることがある。オフチップ通信の間、電話機の第１の部分中の第１のＩＣは、その電話機の第２の部分中の第２のＩＣへ／から、データを送信／受信することができる。その第１のＩＣと第２のＩＣとを接続するワイヤー（wires）は、ナックルを通り抜ける。上述の従来の技術を用いると、小さいナックル・エリアを通り抜けるために、複数のパラレルライン（すなわち、ワイヤー（wires））を使用することが、ますます難しくなってくる。
【００１０】
幾つかの技術は、オフチップ・データ通信のためにシリアル高速のデータラインを用いる方へシフトした。シリアル高速のデータラインは、デバイス内の異なるＩＣ間のデータ通信に用いられるワイヤーの数を最小にする可能性がある。受信側のＩＣは、パラレルラインを通してマイクロプロセッサにデータを送り込むために、オンチップの直並列変換を実行しても良い。マイクロプロセッサは、受信側のＩＣ上に位置しても良い。
【００１１】
しかしながら、シリアルデータラインのために増大した高いデータレートを使うと、ＣＭＯＳレール・ツー・レール（rail-to-rail）ドライバーは、そのような高いデータレートでは動作しない可能性がある。それゆえ、高速且つ低電力のシリアルラインが必要とされる。低電力、低ジッター、高速の受信機は、そのシリアルラインの重要なコンポーネントである。ジッターは、出力信号が生成された時と該出力信号が生成されると予期された時との違いの大きさを指すことができる。現存する産業向けソリューションは、大量の電流を使用する。大量の電流はパワーサプライに頼らないので、電流の高い利用は、バックプレーン、交流（ＡＣ）コンセント（outlet）のデスクトップアプリケーションにとっては、不利ではない可能性がある。しかしながら、大量の電流を燃焼（burning）することは、電池式の携帯用デバイス（handheld devices）にとって重荷となる（cumbersome）。本システム及び方法は、受信機のための高速、低電力且つ低ジッターのデザインの概要を説明する。受信機は、デバイス内の１又は複数のＩＣ上に実装されても良い。
【００１２】
ある電子機器が説明される。その電子機器は、第１の集積回路（ＩＣ）と第２の集積回路（ＩＣ）とを含む。また、その電子機器は、パラレルデータ信号をシリアルデータ信号に多重化するように構成されたマルチプレクサと、該シリアルデータ信号を該第１のＩＣから該第２のＩＣへ送信するように構成された送信機とを含む。さらに、その電子機器は、該シリアルデータ信号を受信するように構成された受信機を含む。該受信機は、アナログ・ノードの電圧振幅を決められた（determined）範囲内にクランプするように構成されたクランプ回路を含む。該クランプはまた、該受信機のバンド幅を拡張するのに役立つ。
【００１３】
また、オフチップ・データ通信を実行するための方法が説明される。パラレルデータ信号は、シリアルデータ信号に多重化（multiplexed）される。該シリアルデータ信号は、第１のチップから第２のチップへ送信される。該第２のチップにて、該受信機は、その受信データを処理する。その受信機回路中のクランプ回路は、アナログ・ノードに関連する電圧振幅を決められた電圧範囲内にクランプする。これは、該受信機の出力ステージ中のカスコード・トランジスタ（cascode transistors）が、飽和状態でなくなるのに、役立つ。該クランプはまた、受信機のバンド幅を拡張するのに役立つ。該受信機からのシリアルデータ出力は、パラレルデータ信号に逆多重化（demultiplexed）される。該パラレルデータ信号は、プロセッサにより処理される。
【００１４】
また、ある装置が説明される。その装置は、パラレルデータ信号をシリアルデータ信号に多重化するための手段と、該シリアルデータ信号を第１のチップから第２のチップへ送信するための手段とを含む。その装置はまた、アナログ・ノードに関連する電圧出力振幅を決められた電圧範囲内にクランプするための手段を含む。これはまた、受信機のバンド幅を拡張する。その装置は、更に、シリアルデータ信号をパラレルデータ信号に逆多重化するための手段と、該パラレルデータ信号を処理するための手段とを含む。
【００１５】
また、オフチップ・データ通信を実行するための集積回路が説明される。その集積回路は、シリアルデータ信号を受信するように構成された受信機を含む。受信機は、該受信機内のアナログ・ノードへバイアスをかけ、該アナログ・ノードに関連する電圧振幅を決められた電圧範囲内にクランプするように構成されたクランプ回路を含む。これはまた、該受信機のバンド幅を拡張する。受信機は、該受信機のカスコードの出力ステージのデバイスが深いカットオフ領域（deep cut-off region）に入ることを回避するプログラム可能な漏れ電流回路（programmable current leakage circuit）を更に含んでも良い。加えて、該受信機は、内部の受信機ノードが対応する静止点（quiescent point）に接近し、且つ、受信機のバイアス電流が静止値（quiescent value）に接近するまで、該受信機の出力を、論理ロー（logic low）にクランプするように構成された遅延素子を含む。
【００１６】
図１は、本システム及び方法に従ったデバイス１００の一つの例を説明するブロック図である。デバイス１００は、無線通信デバイス、メディア・プロセッサ、ＰＤＡ、携帯電話など（ただし、これらに制限されない。）を含む任意の種類の電子機器であっても良い。本システム及び方法は、電子機器１００の異なる部分の間（例えば、異なるＩＣの間、異なるチップの間、異なる回路の間など）のデータ通信に用いられる受信機を提供する。さて、図１のダイアグラムを参照して、第１のセクション１６０は、処理モジュール１０２を含んでもよく、第２のセクション１７０は、センサーモジュール１１２と表示モジュール１１４とを含んでも良い。一つの構成において、処理モジュール１０２は、中央演算処理装置（ＣＰＵ）、マイクロコントローラＩＣ、移動局モデム（ＭＳＭ）などであっても良い。
【００１７】
一つの構成において、センサーモジュール１１２は、例えばカメラのような画像キャプチャリング・モジュールであっても良い。加えて、センサーモジュール１１２は、グローバル・ポジショニング・システム（ＧＰＳ）モジュール又は高レートでデータを処理モジュール１０２へ送信できる任意の他のタイプのモジュールであっても良い。センサーモジュール１１２は、送信機１１０Ｂを含むホストモジュール１０６Ｂを含んでも良い。送信機１１０Ｂは、データ１１８Ｂを処理モジュール１０２へ送信しても良い。データ１１８Ｂは、１又は複数のワイヤー１２２Ｂを通して送信されても良い。処理モジュール１０２は、プロセッサ１１６Ａとクライアントモジュール１０４Ａとを含んでも良い。また、クライアントモジュール１０４Ａは、該データ１１８Ｂを受信するための受信機１０８Ａを含んでも良い。プロセッサ１１６Ａは、データ１１８Ｂを処理しても良い。
【００１８】
加えて、処理モジュール１０２は、送信機１１０Ａを持つホストモジュール１０６Ａを含んでも良い。送信機１１０Ａは、データ１１８Ａを表示モジュール１１４へ送信しても良い。一つの構成において、表示モジュール１１４は、液晶ディスプレイ（ＬＣＤ）であっても良い。処理モジュール１０２は、１又は複数のワイヤー１２２Ａを用いて、該データ１１８Ａを、ディスプレイ１１４へ送信しても良い。表示モジュール１１４は、該データ１１８Ａを受信する受信機１０８Ｂを持つクライアントモジュール１０４Ｂを含んでも良い。プロセッサ１１６Ｂは、該受信データ１１８Ａを処理しても良い。各々のセクション１６０，１７０内のエレメントは、ワイヤー、ケーブルなどにより接続されるので、各々のセクション１６０，１７０内のエレメントの組み合わせは、それぞれ、ワイヤーライン送受信機と呼ばれることがある。
【００１９】
図２は、本システム及び方法の一つの例に従ったデバイスの他の構成である。一つの構成において、デバイス２００は、“フリップする（flipping）”能力を持っていても良い（例えば、該デバイスが開閉しても良い）。デバイス２００は、メイン・ディスプレイとサブ・ディスプレイを含んでも良い。デバイス２００の第１のセクション２６０と第２のセクション２７０とは、コネクタ２２０により接続されても良い。コネクタ２２０は、ナックルと呼ばれることがある。第２のセクション２７０は、コネクタ２２０の軸の周りを第１の方向に回転し、第１のセクション２６０の上に載っていても良い。デバイス２００は、第２のセクション２７０をコネクタ２２０の軸の周りに第２の方向に回転することによってフリップして開かれても良い。一つの例において、第１の方向は、第２の方向とは反対の方向である。幾つかの例において、サブ・ディスプレイが用いられ、デバイスを動かす（activate）ために該デバイスをフリップして開く必要がなくても良い。他の構成では、デバイス２００は、“フリップする”能力を含まなくても良い。フリップしない（Non-flipping）デバイス２００が、ディスプレイ及びサブ・ディスプレイを含んでいても良い。フリップしないデバイス２００は、作動されるためにフリップされる必要がないくても良い。
【００２０】
ホストモジュール２０６は、マルチプレクサ２２４を含んでも良い。マルチプレクサ２２４は、パラレルデータライン２１８Ａをシリアルデータライン２２２へ変換しても良い。一つの構成において、マルチプレクサ２２４は、シリアライザー（serializer）であっても良い。
【００２１】
シリアルデータライン２２２は、二つのワイヤーの差動ライン（differential line）（すなわち、ポジティブライン及びネガティブライン）であっても良い。各々のパラレルデータラインは、一度に、ある量のデータを運んでも良い。例えば、１ギガビットのデータがある場合に、１０本のパラレルデータラインが、それぞれ、１００メガビットのデータを運んでも良い。シリアルデータラインは、逐次的に、１回につき、１又は複数ビットのデータを運んでも良い。複数のシリアルデータラインが存在しても良い。
【００２２】
送信機２１０は、シリアルデータライン２２２によって（via）コネクタ２２０を通り抜けてデータを送信しても良い。クライアントモジュール２０４は、シリアルデータライン２２２上のデータを受信する受信機２０８を含んでも良い。デマルチプレクサ２２８は、シリアルデータライン２２２をパラレルデータライン２１８Ｂへ逆多重化しても良い。一つの例において、デマルチプレクサ２２８は、デシリアライザー（deserializer）であっても良い。更なる構成において、デマルチプレクサ２２８は、クロックデータ復元（clock and data recovery）（ＣＤＲ）回路であっても良い。受信機２０８は、シリアルデータライン２２２をパラレルデータライン２１８Ｂへ変換するＣＤＲ回路へ、シリアルデータライン２２２を送信しても良い。シリアルデータライン２２２がパラレルデータライン２１８Ｂへ変換されることができるように、ＣＤＲは、マルチプレクサ２２４に使われる（associated with）クロックに同期されても良い。一つの例において、マルチプレクサ２２４に使われる（associated with）クロックに関する情報は、データとともにＣＤＲへ送信されても良い。その代わりに、クロックが、シリアルデータライン２２２上を送信されるデータと一緒に、符号化されても良い。ＣＤＲは、そのクロックを復号化し、その復号化されたクロックと同期をとり、シリアルデータライン２２２をパラレルデータライン２１８Ｂへ変換しても良い。一つの構成において、データは、シリアルデータライン２２２の一つのライン上を送信されても良く、また、ストロボラインは、もう一つのシリアルデータライン２２２上を送信されても良い。ＣＤＲは、クロック情報を復号化するために、そのストロボラインを使用しても良い。パラレルデータライン２１８Ｂは、そのデータを処理するプロセッサ２１６に接続されても良い。
【００２３】
図３は、本システム及び方法に従った受信機３０８の一つの構成である。一つの例において、第１のバイアス電流ソース３６６Ａ及び第２のバイアス電流源３６６Ｂは、電流入力ステージ３５０へ入力される。この電流は、差動増幅器３５３全体のためのバイアス電流として働いても良い。加えて、第１の電圧源３６８Ａ及び第２の電圧源３６８Ｂは、差動増幅器３５３の入力ステージ３５２へ入力される。第１及び及び第２の電圧源３６８Ａ，３６８Ｂは、差動電圧信号であっても良い。一つの構成において、差動電圧信号は、およそ５０ミリボルト（ｍＶ）〜７０ｍＶの電圧振幅を持っていても良い。
【００２４】
一つの構成において、第１及び及び第２の電圧源３６８Ａ，３６８Ｂは、差動低電圧源（differential low voltage source）であっても良い。差動低電圧シグナリング・スキームは、デバイス１００の周囲に存在し得る同相雑音（common mode noise）を除去するために用いられても良い。
【００２５】
漏れ電流デバイス（current leakage device）３５４Ａ，３５４Ｂは、プログラム可能なリークデバイスであっても良く、また、差動増幅器３５３の入力ステージ３５２の出力を、入力として受信しても良い。漏れ電流デバイス３５４Ａ，３５４Ｂは、ある電流を出力ステージ３５６へ流し出し（bleed）、それゆえ、出力ステージ３５６のカスコード・デバイスが深いカットオフ領域へ入っていくのを回避することを支援（assist）しても良い。深いカットオフ領域は、差動増幅器３５３の高速動作を低下させることがある。出力ステージ３５６は、更に、クランプ・デバイス３５８に接続されても良い。クランプ・デバイス３５８は、受信機内のアナログ・ノード３５５にバイアスをかけ、出力ステージ３５６から取り出される出力振幅電圧をクランプしても良い。アナログ・ノード３５５は、出力ステージ３５６と出力バッファ３６０との間にあっても良い。ノード３５５は、センシティブなノードであっても良い。アナログ・ノード３５５上の静電容量は、増幅器３５３のバンド幅を制限する低周波ポール（low frequency pole）を作り出すことがある。クランプ・デバイス３５８は、アナログ・ノード３５５上の容量負荷を低減するのに役立つことがあり、また、受信機のバンド幅を増加させる低出力インピーダンスを示す（offer）ことができる。
【００２６】
漏れ電流デバイス３５４Ａ，３５４Ｂ及びクランプ・デバイス３５８に関する詳細は、以下で提供される。出力バッファ３６０は、クランプ・デバイス３５８に接続されても良く、また、出力バッファ３６０は、出力シリアルデータ信号３７２を、更なる処理のために、駆動しても良い。出力信号３７２は、シングルエンド（single ended）ＣＭＯＳ出力であっても良い。一つの例において、前に説明されたように、出力シリアルデータ信号３７２は、シリアルデータ信号３７２をパラレルデータ信号へ変換するデマルチプレクサ２２８に、提供されても良い。
【００２７】
加えて、受信機３０８はまた、遅延素子３６４及び保護ダイオード３６２Ａ，３６２Ｂを含んでも良い。保護ダイオード３６２Ａ，３６２Ｂは、受信機３０８のエレメントを、損害を与える（damaging）静電放電（ＥＳＤ）パルスから保護しても良い。保護ダイオード３６２Ａ，３６２Ｂは、電荷デバイスモデル（ＣＤＭ） ＥＳＤ保護回路であっても良い。一つの例において、許可信号（enabling signal）３７４が、遅延素子に入力されても良い。遅延素子３６４は、受信機３０８の出力信号３７２を、決められた期間、論理ローに保持しても良い。一つの例において、差動電圧信号３６８Ａ，３６８Ｂを含む入力信号は、保護ダイオード３６２Ａ，３６２Ｂへ入力されても良い。
【００２８】
一つの構成において、受信機３０８は、モバイルデジタルディスプレイインタフェース（ＭＤＤＩ）の物理レイヤ（ＰＨＹ）のエレメントの一つであっても良い。しかしながら、ＭＤＤＩは、受信機３０８内で用いられるインタフェースのタイプの単なる一例である。受信機３０８は、標準リンク動作（standard link operation）の間に用いられても良い。受信機３０８は、差動低電圧信号（differential low voltage signals）を、シングルエンドＣＭＯＳ出力へ変換しても良い。一つの例において、受信機３０８の動作の速度は、１ギガビット毎（Ｇｂｐｓ）より大きくても良い。加えて、受信機３０８のための同相入力範囲（Ｖｃｍ）は、レール・ツー・レールであっても良い。幾つかの構成において、サブ１００のデューティー・サイクル歪み（sub-hundred duty cycle distortion）（ＤＣＤ）及びジッターが、レール・ツー・レールの同相動作（common mode operation）のために持ち込まれる。更なる例において、受信機３０８は、５０ｍＶの最小差動入力振幅（minimum differential input swing）を含んでも良い。差動入力振幅は、受信機３０８のセンシティビティーの大きさ（measurement）を与える。
【００２９】
一つの例において、受信機３０８の入力センシティビティーは、５０ｍＶ未満であっても良く、また、受信機３０８の電流消費は、５００マイクロ増幅器未満であっても良い。一つの構成において、動作入力電圧（operating input voltage）３６８Ａ，３６８Ｂは、パッド入力電圧（pad power）については１．６５Ｖ〜１．９５Ｖ、コア入力電圧（core power）については１．０８Ｖ〜１．４５Ｖであっても良い。コア入力電圧は、受信機３０８からのレベル変換された（level translated）ＣＭＯＳ出力を得るために用いられても良い。受信機３０８に関する動作温度範囲は、−４０°セ氏（Ｃ）〜１２５°Ｃであっても良い。
【００３０】
受信機３０８のデザインは、ｐ型の金属酸化膜半導体（ＰＭＯＳ）電界効果トランジスタと、ｎ型の金属酸化膜半導体（ＮＭＯＳ）電界効果トランジスタとの入力対（input pai）の両方を、対応するテール・ソース（tail sources）とともに連携させても良い。この相補的な入力は、受信器増幅器が広い同相入力範囲を持つことを可能にする。この入力対の差動出力電流は、差動からシングルエンドへの変換を実行するために、折り返され（folded）ミラーされて（mirrored）も良い。入力デバイスは、受信機オフセットを最小にするために、弱反転領域（weak inversion region）で動作しても良い。テール・ソースは、信号のレール・ツー・レールの同相入力範囲（すなわち、少なくとも０．４７５Ｖ〜１．４７５Ｖ）を調整（accommodate）しても良い。一つの例において、同相範囲は、パワーサプライのレール(rails)により制限されても良い。１．６５Ｖの低パッド電源（low pad power supply）及び中間の同相入力信号（mid common mode input signal）にて、厚い酸化膜のデバイスの高いＶｔ（スレショルド電圧）に起因して、ＰＭＯＳ及びＮＭＯＳの差動対（differential pair）を与えるテール電流源（tail current sources）の両方が、差動対における減少した電流を引き起こし、そして、出力ステージ３５６における減少した電流を引き起こす飽和状態から抜け出し（exit）ても良い。これは、高速動作に対して非能率（inefficiencies）の原因になることがあり、また、出力において欠落されるデータのビットの原因になることがある。薄い酸化膜のＮＭＯＳ及びＰＭＯＳの差動対（以下で図５において更に説明される）は、これら非能率を回避するために用いられても良い。
【００３１】
図４は、受信機４０８の他の構成を説明するブロック図である。受信機４０８の構成は、図３に示された受信機３０８の構成と類似している。しかしながら、本例は、漏れ電流デバイス３５４Ａ，３５４Ｂの代わりに、ダイオード・デバイス４７４Ａ，４７４Ｂを含んでいる。また、ダイオード・デバイス４７４Ａ，４７４Ｂは、カスケード・デバイスを持つ出力ステージ４５６が、深いカットオフ領域へ入っていくのを回避することを支援しても良い。深いカットオフ領域は、増幅器の高速動作を低下させることがある。
【００３２】
図５は、受信機１０８に用いられることのできるクランプ・デバイス５５８の一つの例を説明する回路図である。クランプ５５８は、受信機１０８のバンド幅（すなわち、速度）を拡張し得る。クランプ５５８は、受信機の出力ステージ中のデバイスを飽和領域に保持するために、アナログ・ノード５５５にバイアスをかけ、その出力電圧振幅を小さい電圧範囲にクランプしても良い。クランプ５８８は、並列接続の（in parallel）ｐ型の金属酸化膜半導体（ＰＭＯＳ）電界効果トランジスタ及びｎ型の金属酸化膜半導体（ＮＭＯＳ）電界効果トランジスタ５０４を含むことによって、低インピーダンスを与えても良い。並列のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ５０４からの低インピーダンスは、１／相互コンダクタンス（ｇｍ）として表されても良い。
【００３３】
一つの構成において、クランプは、センシティブなアナログ・ノード５５５に低インピーダンスを与え、該センシティブなアナログ・ノード５５５にバイアスをかけるために、ＮＭＯＳ−ＰＭＯＳのプッシュプル・トポロジー（push pull topology）を使用する。センシティブなアナログ・ノード５５５の低インピーダンス及びバイアシングは、受信機１０８のバンド幅（ＢＷ）を拡張し得る。クランプ５５８は、センシティブなアナログ・ノード５５５に、ゲート・キャパシタンス（gate cap）を加えないことができる。ゲート・キャパシタンスは、ＭＯＳデバイスのゲートをのぞき込む（looking into）キャパシタンスであっても良い。ＮＭＯＳ−ＰＭＯＳトランジスタ５０４への入力は、出力ステージ５５６の出力であっても良い。加えて、イネーブリング・デバイス（enabling device）５２０もまた、ＮＭＯＳ−ＰＭＯＳトランジスタ５０４に接続されても良い。出力ステージ５５６の出力はまた、出力バッファ５６０へ入力されても良い。出力バッファ５６０は、出力信号５７２を作り出しても良い。
【００３４】
図６は、受信機６０８におけるプログラム可能なリークデバイス６５４Ａ，６５４Ｂの一つの構成を説明する回路図である。（受信機６０８の幾つかの部分は、図６には示されていない。）出力ステージ６５６及びクランプ・デバイス６５８はまた、基準点（points of reference）として示される。リークデバイス６５４Ａ，６５４Ｂは、入力デバイス対（input device pair）から出力ステージ６５６への電流比を不均衡にし、それらがターンオフしたときに、出力ステージのＰＭＯＳ／ＮＭＯＳのカスコード・トランジスタに小さい漏れ電流をもたらす。既に述べたように、プログラム可能なリークデバイス６５４Ａ，６５４Ｂは、出力ステージ６５６のカスコード・デバイスが深いカットオフ領域に入らないように支援するために用いられる。カスケーディング（Cascading）は、増幅器の利得を向上させるのに役立つ増幅器の出力抵抗を増加させるために用いられても良い。向上された（すなわち、より高い）利得は、入力オフセット電圧を取り除くのに役立つ。カスケーディングはまた、信号対雑音比を向上させるために用いられても良い。
【００３５】
図７は、受信機７０８における保護ダイオード７６２及び遅延素子７６４の一つの例を説明する回路図である。（受信機７０８の幾つかの部分は、図７には示されていない。）先に述べたように、保護ダイオード７６２は、ＥＳＤ保護ダイオードであっても良い。保護ダイオード７６２は、損害を与える（damaging）静電放電（ＥＳＤ）パルスから受信機の入力対トランジスタ（receiver input pair transistors）を保護しても良い。差動入力信号７６８Ａ，７６８Ｂは、保護ダイオード７６２に入力されても良い。
【００３６】
遅延素子７６４は、受信機イネーブル信号（receiver enable signal）７７４に接続された非対称遅延素子（asymmetric delay element）であっても良い。遅延素子は、非対称インバータ（asymmetric inverters）のチェーン（chain）で実装されても良い。結果として生じるローからハイへの遅延（low to high delay）は、ハイからローへの遅延（high to low delay）より非常に大きくなることがある。遅延素子７６４は、受信機７０８のパワーアップ期間（period）の間、受信機７０８の出力をローにとどめることを確実にすることができる。遅延素子７６４は、バイアスノードがそれらのそれぞれの静止値（すなわち、定常状態の値（steady state value））に落ち着く（settle to）まで、受信機出力をローにクランプしても良い。
【００３７】
図８は、受信機８０８におけるダイオード・デバイス８７４Ａ，８７４Ｂの一つの構成を説明する回路図である。（受信機８０８の幾つかの部分は、図８には示されていない。）クランプ・デバイス８５８、出力ステージ８５６及び出力バッファ８６０はまた、回路図内で基準点（point of reference）として示されている。ダイオード・デバイス８７４Ａ，８７４Ｂは、漏れ電流デバイス（leakage current devices）３５４Ａ，３５４Ｂを置き換えることができる。ダイオード・デバイス８７４Ａ，８７４Ｂは、ダイオード構造（diode configuration）に接続されたＰＭＯＳ／ＮＭＯＳデバイスであっても良い。漏れ電流デバイス３５４Ａ，３５４Ｂは、ＰＭＯＳトランジスタ及び／又はＮＭＯＳトランジスタであっても良い。ダイオード・デバイス８７４Ａ，８７４Ｂは、プログラム可能なリークデバイス６５４Ａ，６５４Ｂと同じ機能を実行する。先に述べたように、ダイオード・デバイス８７４Ａ，８７４Ｂは、深いカットオフ領域に入ることを回避するカスコード・デバイスを持つ出力ステージ８５６を支援するために用いられても良い。
【００３８】
図９は、高速、低電力且つ低ジッターの差動受信機１０８を実施するための方法９００の一つの例を説明するフローチャートである。方法９００は、例えば電子機器、モバイルデバイス、ハンドヘルド・デバイスなどのデバイス１００により）実行されても良い。一つの構成において、パラレルデータ信号がシリアルデータ信号に多重化されても良い（９０２）。パラレルデータ信号は、第１のチップ上で多重化されても良い（９０２）。該第１のチップは、処理モジュール１０２、センサーモジュール１１２、表示モジュール１１４などの中にあっても良い。
【００３９】
該シリアルデータ信号は、第２のチップへ伝送されても良い（９０４）。第２のチップは、第１のチップとは異なるモジュールに位置しても良い。例えば、第１のチップが処理モジュール１０２に位置し、第２のチップが表示モジュール１１４に位置しても良い。一つの構成において、該シリアルデータ信号は、該第２のチップにて受信されても良い（９０６）。アナログ・ノードに関連する電圧信号が、クランプされもて良い（９０８）。該信号は、決められた電圧範囲にクランプされても良い（９０８）。例えば、電圧信号は、出力ステージのカスコード・デバイスを飽和状態に保持するために、クランプ・デバイス３０４によりクランプされても良い（９０８）。
【００４０】
一つの構成において、該シリアルデータ信号は、前記パラレルデータ信号に逆多重化されても良い（９１０）。シリアルデータ信号の逆多重化（demultiplexing）は、第２のチップ上で発生しても良い（９０１）。該パラレルデータ信号は、例えばマイクロプロセッサのようなプロセッサ２１６により処理されても良い（９１２）。
【００４１】
前述の図９の方法は、図１０に示されるミーンズ・プラス・ファンクション・ブロックに対応する様々なハードウェア及び／又はソフトウェアの（１又は複数の）コンポーネント及び／又は（１又は複数の）モジュールにより実行されても良い。言い換えると、図１０に示されるブロック９０２〜９１２は、図１０に示されるミーンズ・プラス・ファンクション・ブロック１００２〜１０１２に対応する。
【００４２】
上で与えられたデザイン技術を使って、受信機１０８は、前もって指定されたデザイン・パラメータを満足しても良い。一つの構成において、低ジッターを持つ高パフォーマンス（ギガビット毎秒（Ｇｂｐｓ）の量）は、５０ｍＶと同じくらい低い入力電圧振幅について観測される。本システム及び方法の受信機１０８はまた、高い同相除去比（common mode rejection ratio）（ＣＭＲＲ）を持つことができる。高いＣＭＲＲは、無線が高レベルのノイズを生成する場合に携帯電話において高い可能性のある同相雑音を除去する。少なくとも数Ｇｂｐｓのデータレート達成するためにシリアルデータライン（すなわち、単線（single wire））を用いることは、集積回路の表面領域（surface area）上のスペースを節約し、同様に、パッケージピンを節約する。受信機１０８による低電力使用は、デバイス１００のためのパワーサプライを改善する。一つの構成において、受信機は、およそ１０ナノアンペア（nano−amps）（ｎＡ）の範囲内のオフ電流（off current）を持つ。受信機１０８のためのイネーブル時間（enable time）は、およそ５０〜６０ナノ秒（ｎｓ）であっても良いが、ターンオフ時間（turn-off time）は、５ｎｓ未満であっても良い。より早いイネーブル時間は、デバイス１００を早くターンオン（turn on）するのに役立つことができる。データは、バーストモードで送信されても良く、デバイス１００は、電力を節約するために早くターンオフされても良い。
【００４３】
図１１は、電子機器１１０２に利用されることのできる各種コンポーネントを示す。電子機器１１０２は、本明細書で説明される様々なシステム及び方法を実施するように構成されることのできるデバイスの一例である。例えば、本明細書で説明される有線受信機（wireline receiver）１０８は、デバイス１１０２のコンポーネントであっても良い。デバイス１１０２は、移動局、携帯電話、ＰＤＡ、ハンドヘルド・デバイス、衛星電話、ラップトップコンピュータデバイスなどであっても良い。本システム及び方法は、無線又は非無線の電子機器に実装されても良い。無線能力を持たないデバイスの構成は、プロセッサ、メモリなどを含んでも良いが、送受信機、信号検出器又は無線能力を実装するために用いられる他のコンポーネントを含まなくても良い。
【００４４】
デバイス１１０２は、電子機器１１０２の動作を制御するプロセッサ１１０４を含んでも良い。プロセッサ１１０４はまた、中央演算処理装置（ＣＰＵ）と呼ばれることもある。リードオンリーメモリ（ＲＯＭ）とランダムアクセスメモリ（ＲＡＭ）の両方を含んでも良いメモリ１１０６は、プロセッサ１１０４へ、インストラクション及びデータを供給する。また、メモリ１１０６の一部は、不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）を含んでも良い。プロセッサ１１０４は、通常は、メモリ１１０６内に記憶されたプログラムインストラクションに基づいて、論理演算又は算術演算を実行する。デバイス１１０２はまた、ハウジング１１０８を含んでも良い。
【００４５】
デバイス１１０２はまた、信号検出器１１１８を含んでも良い。信号検出器１１１８は、総合エネルギー（total energy）、擬似雑音（ＰＮ）チップごとのパイロットエネルギー（pilot energy）、パワースペクトル密度（power spectral density）及び他の信号のような信号を検出しても良い。デバイス１１０２はまた、信号の処理に用いられるデジタルシグナルプロセッサ（ＤＳＰ）１１２０を含んでいても良い。
【００４６】
電子機器１１０２の様々なコンポーネントは、データバスに加えて電力バス（power bus）、制御信号バス（control signal bus）及びステータス信号バス（status signal bus）を含むことのできるバス・システム１１２２により連結（coupled together）されても良い。しかしながら、見やすいように、図１１では、様々なバスは、バス・システム１１２２として示されている。
【００４７】
本明細書で用いられるように、用語“決定すること（determining）”は、幅広い種類のアクションを包含し、ゆえに、“決定すること”は、計算すること（calculating）、コンピュータで計算すること（computing）、処理すること（processing）、得ること（deriving）、詳しく調べること（investigating）、調べること（looking up）（例えば、テーブル、データベース又は他のデータ構造を検索すること）、突き止めること（ascertaining）及び同類のことを含むことができる。また、“決定すること”は、受信すること（receiving）（例えば、情報を受信すること）、アクセスすること（accessing）（例えば、メモル中のデータにアクセスすること）及び同類のことを含むことができる。また、“決定すること”は、解決すること（resolving）、選択すること（selecting）、選り抜くこと（choosing）、確証すること（establishing）及び同類のことを含むことができる。
【００４８】
句“基づく（based on）”は、他の方法で明確に指定されない限り、“のみに基づく（based only on）”を意味しない。言い換えると、句“基づく（based on）”は、“のみに基づく（based only on）”と“少なくとも基づく（based at least on）”との両方を表現する。
【００４９】
本開示に関連して説明された様々な例となる論理ブロック、モジュール及び回路は、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向けＩＣ（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）又は他のプログラム可能な論理素子、個別ゲート又はトランジス・タロジック、個別ハードウェア部品又は本明細書で説明された機能を実行するようにデザインされたそれらの任意の組み合わせで実装又は実行されても良い。汎用プロセッサは、マイクロプロセッサであって良いが、その代わりの手段では、該プロセッサは、任意の市販の利用できるプロセッサ、コントローラ、マイクロコントローラ又はステートマシンであっても良い。プロセッサはまた、例えば、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと連結した１又は複数のマイクロプロセッサ又は任意の他のそのような構成として実装されても良い。
【００５０】
本開示と関連して説明された方法又はアルゴリズムのステップは、直接、ハードウェアに具体化されても良いし、プロセッサにより実行されるソフトウェア・モジュールに具体化されても良いし、又は、それら二つの組み合わせに具体化されても良い。ソフトウェア・モジュールは、技術的に知られている任意の形の記憶媒体中に存在していても良い。利用できる記憶媒体の幾つかの例は、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、その他を含む。ソフトウェア・モジュールは、単一のインストラクション又は多数のインストラクションを含んでも良く、また、幾つかの異なるコードセグメント上に分散していても良く、異なるプログラムの間に分散していても良く、又は、複数の記憶媒体にわたって分散していても良い。記録媒体は、プロセッサが該記録媒体から情報を読み込み及び該記憶媒体へ情報を書き込むことができるように、該プロセッサと接続されても良い。代わりの方法では、記録媒体は、該プロセッサに一体化されていても良い。
【００５１】
本明細書で開示された方法は、説明された方法を実現するための１又は複数のステップ又はアクションを含む。それら方法のステップ及び／又はアクションは、クレームの範囲から逸脱することなく、互いに交換されることができる。言い換えると、ステップ又はアクションの具体的な順序が指定されない限り、具体的なステップ及び／又はアクションの順序及び／又は使用は、クレームの範囲から逸脱することなく、修正されることができる。
【００５２】
説明された機能は、ハードウェア、ソフトウェア、ファームウェア又はそれらの任意の組み合わせにより実装されても良い。ソフトウェアにより実装される場合には、それら機能は、コンピュータ読み出し可能な媒体上の１又は複数のインストラクションとして記憶されても良い。コンピュータ読み出し可能な媒体は、コンピュータからアクセスされることのできる任意の利用できる媒体であっても良い。制限ではなく、一例として、コンピュータ読み出し可能な媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭ若しくは他の光ディスクストレージ、磁気ディスクストレージ若しくは他の磁気ディスクデバイス、又は、インストラクション若しくはデータ構造の形の要求されたプログラムコードを運ぶため又は記憶するために利用可能であり且つプロセッサによりアクセス可能である任意の他の媒体を含むことができる。本明細書で用いられるように、ディスク（Disk）及び（disc）は、コンパクトディスク（disc）（ＣＤ）、レーザーディスク（登録商標)（disc）、光ディスク（disc）、デジタルバーサタイルディスク（disc）（ＤＶＤ）、フロッピー（登録商標)ディスク（disk）及びブルーレイ（登録商標）ディスク（disc）を含む。ここで、ディスク（disks）は、通常、磁気的にデータを再生し、一方、ディスク（discs）は、レーザーを使って光学的にデータを再生する。
【００５３】
また、ソフトウェア又はインストラクションは、伝送媒体上を伝送されても良い。例えば、同軸ケーブル、光ファイバーケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は、例えば赤外線、無線、マイクロ波のような無線技術を使用することによって、ウェブサイト、サーバ、又は他のリモートソースからソフトウェアが送信される場合に、その同軸ケーブル、光ファイバーケーブル、ツイストペア、ＤＳＬ、又は、例えば赤外線、無線、マイクロ波のような無線技術は、伝送媒体の定義に含まれる。
【００５４】
さらに、本明細書で説明される方法又は技術を実行するためのモジュール及び／又は適切な手段（例えば図９，１０により示されたようなそれら）は、ダウンロードされることができ、及び／又は、そうでなければ、適用できる場合には、モバイルデバイス及び／又は基地局により入手されることができることは、認識されるべきである。例えば、そのようなデバイスは、本明細書で説明される方法を実行するための手段の転送を支援するサーバに接続されることができる。その代わりに、モバイルデバイス及び／又は基地局へ記憶手段を連結又は提供する場合に、該モバイルデバイス及び／又は基地局が本明細書で説明される様々な方法を入手することができるように、該様々な方法は、記憶手段（例えば、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、例えばコンパクトディスク（ＣＤ）又はフロッピーディスクのような物理記憶媒体など）を通して提供されることができる。さらに、明細書で説明される様々な方法又は技術をデバイスへ提供するための任意の他の適切な技術が利用可能である。
【００５５】
クレームは、上記に説明されたちょうどその構成及びコンポーネントに制限されるものではないことは、理解されるべきである。本明細書で説明されるシステム、方法及び装置の配置（arrangement）、動作（operation）及び細部（details）において、クレームの範囲から逸脱することなく、様々な修正、変更及び変形がなされても良い。 
以下に、本願出願の当初の特許請求の範囲に記載された各請求項に対応する発明を付記する。 
［１］第１の集積回路（ＩＣ）と、 
第２の集積回路（ＩＣ）と、 
パラレルデータ信号をシリアルデータ信号へ多重化するように構成されたマルチプレクサと、 
前記シリアルデータ信号を、前記第１のＩＣから前記第２のＩＣへ送信するように構成された送信機と、 
前記シリアルデータ信号を受信するように構成された受信機とを備え、 
前記受信機は、アナログノードの電圧振幅を、決められた範囲内にクランプし、前記受信機のバンド幅を拡張するように構成されたクランプ回路を含む電子機器。 
［２］前記クランプ回路は、ｐ型の金属酸化膜半導体（ＰＭＯＳ）トランジスタ及びｎ型の金属酸化膜半導体（ＮＭＯＳ）トランジスタを含む［１］に記載の電子機器。 
［３］前記クランプ回路は、ＮＭＯＳ及びＰＭＯＳのプッシュプル・トポロジーを更に含む［２］に記載の電子機器。 
［４］前記ＮＭＯＳ及びＰＭＯＳのプッシュプル・トポロジーは、並列接続のＮＭＯＳ及びＰＭＯＳの相互コンダクタンス（ｇｍ）の逆数に等しいインピーダンスを与える［３］に記載の電子機器。 
［５］前記受信機は、十分な利得を与えるように構成された出力ステージデバイスを更に含む［１］に記載の電子機器。 
［６］前記入力振幅の前記決められた範囲は、出力ステージデバイスを飽和状態に保持するための電圧信号の範囲である［５］に記載の電子機器。 
［７］前記受信機は、前記受信機のカスケード・デバイスが深いカットオフ領域に入るのを回避するように構成されたプログラム可能な漏れ電流デバイスを更に含む［１］に記載の電子機器。 
［８］前記受信機は、前記受信機のカスケード・デバイスが深いカットオフ領域に入るのを回避するように構成されたダイオード・デバイスを更に含む［１］に記載の電子機器。 
［９］前記受信機は、前記受信機の前記出力を論理ローにクランプするように構成された遅延デバイスを更に含む［１］に記載の電子機器。 
［１０］前記遅延デバイスは、内部の受信機ノードが対応する静止点に接近するまで、前記受信機の前記出力を、論理ローにクランプするように更に構成された［９］に記載の電子機器。 
［１１］前記遅延デバイスは、前記受信機のバイアス電流が対応する静止値に接近するまで、前記受信機の前記出力を、論理ローにクランプするように更に構成された［９］に記載の電子機器。 
［１２］前記電子機器は、無線デバイスである［１］に記載の電子機器。 
［１３］前記無線デバイスは、ハンドセットを含む［１２］に記載の電子機器。 
［１４］オフチップデータ通信を実行するための方法において、 
前記方法は、 
パラレルデータ信号をシリアルデータ信号へ多重化することと、 
前記シリアルデータ信号を、前記第１のチップから第２のチップへ送信することと、 アナログノードに関係する電圧振幅を、決められた範囲内にクランプし、受信機のバンド幅を拡張することと、 
前記シリアルデータ信号を前記パラレルデータ信号へ逆多重化することと、 
前記パラレルデータ信号を処理することを含む方法。 
［１５］前記電圧出力振幅をクランプすることは、ｐ型の金属酸化膜半導体（ＰＭＯＳ）トランジスタ及びｎ型の金属酸化膜半導体（ＮＭＯＳ）トランジスタにより実行される［１４］に記載の方法。 
［１６］ＮＭＯＳ及びＰＭＯＳのプッシュプル・トポロジーを与えることを更に含む［１５］に記載の方法。 
［１７］並列接続のＮＭＯＳ及びＰＭＯＳの相互コンダクタンス（ｇｍ）の逆数に等しいインピーダンスを与えることを更に含む［１６］に記載の方法。 
［１８］アナログノードの前記電圧を決められた範囲にクランプすることによって、前記受信機の出力ステージデバイスを飽和状態に保持することを更に含む［５］に記載の方法。 
［１９］前記出力ステージデバイスのカスケード・デバイスが深いカットオフ領域に入るのを回避することを更に含む［１８］に記載の方法。 
［２０］受信機の前記出力を論理ローにクランプすることを更に含む［１４］に記載の方法。 
［２１］前記遅延デバイスは、内部の受信機ノードが対応する静止点に接近するまで、前記受信機の前記出力を、論理ローにクランプすることを更に含む［２０］に記載の方法。 
［２２］前記受信機のバイアス電流が対応する静止値に接近するまで、前記受信機の前記出力を、論理ローにクランプすることを更に含む［２０］に記載の方法。 
［２３］パラレルデータ信号をシリアルデータ信号へ多重化するための手段と、 
前記シリアルデータ信号を、前記第１のチップから第２のチップへ送信するための手段と、 
アナログノードに関係する電圧振幅を、決められた範囲内にクランプし、受信機のバンド幅を拡張するための手段と、 
前記シリアルデータ信号を前記パラレルデータ信号へ逆多重化するための手段と、 
前記パラレルデータ信号を処理するための手段とを備える装置。 
［２４］オフチップデータ通信を実行するための集積回路において、 
前記集積回路は、 
シリアルデータ信号を受信するように構成された受信機を備え、 
前記受信機は、 
前記受信機内のアナログノードにバイアスをかけ、前記アナログノードに関係する電圧振幅を、決められた範囲内にクランプし、前記受信機のバンド幅を拡張するように構成されたクランプ回路と、 
前記受信機のカスケードの出力ステージのデバイスが、深いカットオフ領域へ入ることを回避するように構成されたプログラム可能な漏れ電流回路と、 
内部の受信機ノードが対応する静止点に接近し、かつ、前記受信機のバイアス電流が静止値に接近するまで、前記受信機の出力を、論理ローにクランプするように構成された遅延素子とを備える集積回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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