(57)【特許請求の範囲】
【請求項１】
光電変換を行う画素が複数配列された画素領域を含むチップ領域と、前記チップ領域の四方を囲うスクライブ領域とを有する半導体基板を具備し、
前記半導体基板と異なる材料のガードリングが、前記スクライブ領域内のダイシングで分離される部分と前記チップ領域との間に位置して、当該チップ領域の四方を囲うように前記半導体基板の内部に設けられており、
前記ガードリングは、当該ガードリングで囲われた基板領域に蓄積する電荷を外側の他の基板領域へ逃がすスリットを、前記チップ領域の四方のそれぞれの側に有する、
固体撮像装置。
【請求項２】
前記ガードリングは、前記スリットが設けられた部分以外の部分が、前記半導体基板の深さ方向において一方の面から他方の面まで貫通している、
請求項１に記載の固体撮像装置。
【請求項３】
前記スクライブ領域にて前記チップ領域の側に位置する第１ガードリングと、前記スクライブ領域にて前記第１ガードリングよりも前記チップ領域から離れて位置する第２ガードリングとが、前記ガードリングとして少なくとも設けられており、
前記第１ガードリングと前記第２ガードリングのそれぞれは、前記スクライブ領域にてダイシングされるラインに沿って延在する延在部分を含み、当該延在部分は、前記第１ガードリングと前記第２ガードリングとにおいて、前記スリットが異なる位置に設けられている、
請求項２に記載の固体撮像装置。
【請求項４】
前記ガードリングは、前記半導体基板の深さ方向において一方の面から他方の面へ向かう途中の位置まで形成された部分を含み、
当該他方の面へ向かう途中の位置から当該他方の面までの間に前記スリットが形成されている、
請求項１に記載の固体撮像装置。
【請求項５】
前記ガードリングは、絶縁層を含むように形成されている、
請求項１に記載の固体撮像装置。
【請求項６】
前記ガードリングは、前記絶縁層として、空気層を含むように形成されている、
請求項５に記載の固体撮像装置。
【請求項７】
前記半導体基板の一方の面に設けられた配線層を有し、
前記半導体基板にて前記配線層が設けられた一方の面に対して反対の他方の面の側から入射する光を、前記光電変換部が受光して光電変換するように設けられている、
請求項１から６のいずれかに記載の固体撮像装置。
【請求項８】
半導体基板のチップ領域内で複数の画素が配列された画素領域において、当該複数の画素に対応するように光電変換部を形成する光電変換部形成工程と、
前記光電変換部が形成された前記チップ領域の四方を囲うスクライブ領域において、前記半導体基板をダイシングするダイシング工程と
を具備し、
前記ダイシング工程で分離される前記スクライブ領域の部分と前記チップ領域との間に位置し、前記チップ領域の四方を囲うガードリングを、前記半導体基板と異なる材料で当該半導体基板の内部に形成するガードリング形成工程を、前記ダイシング工程よりも前に実施し、
当該ガードリング形成工程では、ガードリングで囲われた基板領域に蓄積する電荷を外側の他の基板領域へ逃がすスリットを、当該ガードリングの、前記チップ領域の四方のそれぞれの側に設ける、
固体撮像装置の製造方法。
【請求項９】
前記ガードリング形成工程は、
前記半導体基板において前記ガードリングを形成する部分に溝を形成する溝形成ステップと、
前記半導体基板と異なる材料を前記溝に埋めることによって前記ガードリングを形成するステップと
を少なくとも有する、
請求項８に記載の固体撮像装置の製造方法。
【請求項１０】
前記半導体基板にアライメントマークを形成するアライメントマーク形成工程を有し、
当該アライメントマーク形成工程では、
前記ガードリング形成工程の前記溝形成ステップにおいて、前記半導体基板にて前記アライメントマークを形成する部分についても溝を形成し、
前記ガードリング形成工程の前記成膜ステップにおいて、前記アライメントマークを形成する部分に形成された溝についても、前記半導体基板と異なる材料を埋めることによって、当該アライメントマークを形成する、
請求項９に記載の固体撮像装置の製造方法。
【請求項１１】
前記半導体基板の前記チップ領域内でパッド開口領域を囲むように、絶縁リングを形成する絶縁リング形成工程を有し、
当該絶縁リング形成工程では、
前記ガードリング形成工程の前記溝形成ステップにおいて、前記半導体基板にて前記絶縁リングを形成する部分についても溝を形成し、
前記ガードリング形成工程の前記成膜ステップにおいて、当該絶縁リングを形成する部分に形成された溝についても、前記半導体基板と異なる材料として絶縁材料を埋めることによって、当該絶縁リングを形成する、
請求項１０に記載の固体撮像装置の製造方法。
【請求項１２】
光電変換部を行う画素が複数配列された画素領域を含むチップ領域と、前記チップ領域の四方を囲うスクライブ領域とを有する固体撮像装置を具備し、
前記半導体基板と異なる材料のガードリングが、前記スクライブ領域内のダイシングで分離される部分と前記チップ領域との間に位置して、当該チップ領域の四方を囲うように前記半導体基板の内部に設けられており、
前記ガードリングは、当該ガードリングで囲われた基板領域に蓄積する電荷を外側の他の基板領域へ逃がすスリットを、前記チップ領域の四方のそれぞれの側に有する、
電子機器。
【請求項１３】
前記ガードリングは、前記スリットが設けられた部分以外の部分が、前記半導体基板の深さ方向において一方の面から他方の面まで貫通している、
請求項１２に記載の電子機器。
【請求項１４】
前記スクライブ領域にて前記チップ領域の側に位置する第１ガードリングと、前記スクライブ領域にて前記第１ガードリングよりも前記チップ領域から離れて位置する第２ガードリングとが、前記ガードリングとして少なくとも設けられており、
前記第１ガードリングと前記第２ガードリングのそれぞれは、前記スクライブ領域にてダイシングされるラインに沿って延在する延在部分を含み、当該延在部分は、前記第１ガードリングと前記第２ガードリングとにおいて、前記スリットが異なる位置に設けられている、
請求項１３に記載の電子機器。
【請求項１５】
前記ガードリングは、前記半導体基板の深さ方向において一方の面から他方の面へ向かう途中の位置まで形成された部分を含み、
当該他方の面へ向かう途中の位置から当該他方の面までの間に前記スリットが形成されている、
請求項１２に記載の電子機器。
【請求項１６】
前記ガードリングは、絶縁層を含むように形成されている、
請求項１２に記載の電子機器。
【請求項１７】
前記ガードリングは、前記絶縁層として、空気層を含むように形成されている、
請求項１６に記載の電子機器。
【請求項１８】
前記半導体基板の一方の面に設けられた配線層を有し、
前記半導体基板にて前記配線層が設けられた一方の面に対して反対の他方の面の側から入射する光を、前記光電変換部が受光して光電変換するように設けられている、
請求項１２から１７のいずれかに記載の電子機器。
【請求項１９】
半導体素子が形成されたチップ領域と、前記チップ領域の四方を囲うスクライブ領域とを有する半導体基板を具備し、
前記半導体基板と異なる材料のガードリングが、前記スクライブ領域内のダイシングで分離される部分と前記チップ領域との間に位置して、当該チップ領域の四方を囲うように前記半導体基板の内部に設けられており、
前記ガードリングは、当該ガードリングで囲われた基板領域に蓄積する電荷を外側の他の基板領域へ逃がすスリットを、前記チップ領域の四方のそれぞれの側に有する、
半導体装置。
【請求項２０】
前記ガードリングは、前記スリットが設けられた部分以外の部分が、前記半導体基板の深さ方向において一方の面から他方の面まで貫通している、
請求項１９に記載の半導体装置。
【請求項２１】
前記スクライブ領域にて前記チップ領域の側に位置する第１ガードリングと、前記スクライブ領域にて前記第１ガードリングよりも前記チップ領域から離れて位置する第２ガードリングとが、前記ガードリングとして少なくとも設けられており、
前記第１ガードリングと前記第２ガードリングのそれぞれは、前記スクライブ領域にてダイシングされるラインに沿って延在する延在部分を含み、当該延在部分は、前記第１ガードリングと前記第２ガードリングとにおいて、前記スリットが異なる位置に設けられている、
請求項２０に記載の半導体装置。
【請求項２２】
前記ガードリングは、前記半導体基板の深さ方向において一方の面から他方の面へ向かう途中の位置まで形成された部分を含み、
当該他方の面へ向かう途中の位置から当該他方の面までの間に前記スリットが形成されている、
請求項１９に記載の半導体装置。
【請求項２３】
前記ガードリングは、絶縁層を含むように形成されている、
請求項１９に記載の半導体装置。
【請求項２４】
前記ガードリングは、前記絶縁層として、空気層を含むように形成されている、
請求項２３に記載の半導体装置。
【請求項２５】
前記半導体基板の一方の面に設けられた配線層を有し、
前記半導体基板にて前記配線層が設けられた一方の面に対して反対の他方の面の側から入射する光を、前記光電変換部が受光して光電変換するように設けられている、
請求項１９から２４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、および、その製造方法、電子機器、半導体装置に関する。
【背景技術】
【０００２】
デジタルビデオカメラ、デジタルスチルカメラなどの電子機器は、固体撮像装置を含む。たとえば、固体撮像装置として、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｃｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型イメージセンサ、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）型イメージセンサを含む。
【０００３】
固体撮像装置は、半導体基板の面に複数の画素が配列されている。各画素においては、光電変換部が設けられている。光電変換部は、たとえば、フォトダイオードであり、外付けの光学系を介して入射する光を受光面で受光し光電変換することによって、信号電荷を生成する。
【０００４】
固体撮像装置のうち、ＣＭＯＳ型イメージセンサは、光電変換部のほかに、画素トランジスタを含むように、画素が構成されている。画素トランジスタは、光電変換部にて生成された信号電荷を読み出して、信号線へ電気信号として出力するように構成されている。
【０００５】
固体撮像装置は、一般に、半導体基板において回路や配線などが設けられた表面側から入射する光を、光電変換部が受光する。このような場合には、回路や配線などが入射する光を遮光または反射するために、感度を向上させることが困難な場合がある。
【０００６】
このため、半導体基板において回路や配線などが設けられた表面とは反対側の裏面側から入射する光を、光電変換部が受光する「裏面照射型」が提案されている（たとえば、特許文献１〜５参照）。
【０００７】
この「裏面照射型」では、裏面側から入射する光を高感度に受光するように、フォトダイオードが、薄膜化された半導体基板に設けられている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００３−３１７８５号公報
【特許文献２】特開２００５−１５０４６３号公報
【特許文献３】特開２００５−２６８２３８号公報
【特許文献４】特開２００５−２８５８１４号公報
【特許文献５】特開２００８−１８２１４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上記の固体撮像装置のような半導体装置を製造する際には、半導体基板（ウエハ）に複数のチップが並ぶように形成する。その後、そのチップの周囲に位置するスクライブラインに沿って、ブレードを用いてダイシングすることによって、複数に分割する。
【００１０】
上記のダイシング工程では、分割されたチップに亀裂や剥がれ等のチッピングが発生し、製品の歩留まりが低下する場合がある。
【００１１】
このため、チッピングの発生を防止するために、チップの周りを囲うように、半導体基板と硬度等の性質が異なる材料でガードリングを形成することが考えられる。
【００１２】
たとえば、固体撮像装置においては、各画素に電気的に接続する金属配線を絶縁層内に設けた配線層にてチッピングが発生することを防止するために、その配線層の内部にガードリングをチッピング防止部として形成する。たとえば、金属配線と同様な製造工程を経て、金属材料でガードリングを形成する。
【００１３】
この他に、フォトダイオードが形成された半導体基板にてチッピングが発生することを防止するために、その半導体基板の内部にガードリングをチッピング防止部として形成する。特に、「裏面照射型」の固体撮像装置では、チップが設けられた半導体基板が薄いので、ガードリングがチップの周り全体を連続的にリング状に囲うと共に、半導体基板の深さ方向にてガードリングが貫通するように、ガードリングを形成することが好適である。
【００１４】
しかしながら、この場合には、ガードリングで囲われたチップが電気的にフローティング状態になっているので、その後の製造工程において、チップに生じた電荷が逃げずに蓄積されることになる。このため、その蓄積した電荷に起因して、所望に製造をすることが困難になり、製品の歩留まりの低下等の不具合が発生する場合がある。たとえば、加工形状、成膜量、洗浄での剥離性などの特性が、目標から大きく変動して、上記の不具合が顕在化する場合がある。
【００１５】
このように、チッピングの発生に起因して、製品の歩留まりが低下するために、高い製造効率で、固体撮像装置などの半導体装置の製造をすることが困難な場合がある。
【００１６】
したがって、製品の歩留まりを向上し、高い製造効率で製造可能な固体撮像装置、固体撮像装置の製造方法、電子機器、半導体装置を提供する。
【課題を解決するための手段】
【００１７】
本発明の固体撮像装置は、光電変換を行う画素が複数配列された画素領域を含むチップ領域と、前記チップ領域の四方を囲うスクライブ領域とを有する半導体基板を具備し、前記半導体基板と異なる材料のガードリングが、前記スクライブ領域内のダイシングで分離される部分と前記チップ領域との間に位置して、当該チップ領域の四方を囲うように前記半導体基板の内部に設けられており、前記ガードリングは、当該ガードリングで囲われた基板領域に蓄積する電荷を外側の他の基板領域へ逃がすスリットを、前記チップ領域の四方のそれぞれの側に有する。
【００１８】
本発明の固体撮像装置の製造方法は、半導体基板のチップ領域内で複数の画素が配列された画素領域において、当該複数の画素に対応するように光電変換部を形成する光電変換部形成工程と、前記光電変換部が形成された前記チップ領域の四方を囲うスクライブ領域において、前記半導体基板をダイシングするダイシング工程とを具備し、前記ダイシング工程で分離される前記スクライブ領域の部分と前記チップ領域との間に位置し、前記チップ領域の四方を囲うガードリングを、前記半導体基板と異なる材料で当該半導体基板の内部に形成するガードリング形成工程を、前記ダイシング工程よりも前に実施し、当該ガードリング形成工程では、ガードリングで囲われた基板領域に蓄積する電荷を外側の他の基板領域へ逃がすスリットを、当該ガードリングの、前記チップ領域の四方のそれぞれの側に設ける。
【００１９】
本発明の電子機器は、光電変換部を行う画素が複数配列された画素領域を含むチップ領域と、前記チップ領域の四方を囲うスクライブ領域とを有する固体撮像装置を具備し、前記半導体基板と異なる材料のガードリングが、前記スクライブ領域内のダイシングで分離される部分と前記チップ領域との間に位置して、当該チップ領域の四方を囲うように前記半導体基板の内部に設けられており、前記ガードリングは、当該ガードリングで囲われた基板領域に蓄積する電荷を外側の他の基板領域へ逃がすスリットを、前記チップ領域の四方のそれぞれの側に有する。
【００２０】
本発明の半導体装置は、半導体素子が形成されたチップ領域と、前記チップ領域の四方を囲うスクライブ領域とを有する半導体基板を具備し、前記半導体基板と異なる材料のガードリングが、前記スクライブ領域内のダイシングで分離される部分と前記チップ領域との間に位置して、当該チップ領域の四方を囲うように前記半導体基板の内部に設けられており、前記ガードリングは、当該ガードリングで囲われた基板領域に蓄積する電荷を外側の他の基板領域へ逃がすスリットを、前記チップ領域の四方のそれぞれの側に有する。
【００２１】
本発明においては、光電変換部を含む画素が画素領域に形成された固体撮像装置等の半導体素子が、半導体基板の面のチップ領域に形成されている。そして、そのチップ領域の周りを囲うように、スクライブ領域が半導体基板の面に設けられている。この半導体基板は、スクライブ領域にてダイシングされる部分よりもチップ領域側の内部に、当該半導体基板と異なる材料でガードリングが形成されている。このため、ダイシングの際にチッピングがスクライブ領域からチップ領域へ伝搬することを、ガードリングが防止する。そして、ガードリングは、スリットが設けられており、そのスリットにおいて、半導体基板の面にてガードリングで囲われた内側部分に蓄積する電荷が、その内側部分から外側部分へ逃げる。
【発明の効果】
【００２２】
本発明によれば、製品の歩留まりを向上し、高い製造効率で製造可能な固体撮像装置、固体撮像装置の製造方法、電子機器、半導体装置を提供することができる。
【図面の簡単な説明】
【００２３】
【図１】図１は、本発明にかかる実施形態１において、カメラの構成を示す構成図である。
【図２】図２は、本発明にかかる実施形態１において、固体撮像装置の全体構成を示す上面図である。
【図３】図３は、本発明にかかる実施形態１において、固体撮像装置の要部を示す図である。
【図４】図４は、本発明にかかる実施形態１において、固体撮像装置の要部を示す図である。
【図５】図５は、本発明にかかる実施形態１において、固体撮像装置の要部を示す図である。
【図６】図６は、本発明にかかる実施形態１において、固体撮像装置の要部を示す図である。
【図７】図７は、本発明にかかる実施形態１において、固体撮像装置の製造方法を示す図である。
【図８】図８は、本発明にかかる実施形態１において、固体撮像装置の製造方法を示す図である。
【図９】図９は、本発明にかかる実施形態１において、固体撮像装置の製造方法を示す図である。
【図１０】図１０は、本発明にかかる実施形態１において、固体撮像装置の製造方法を示す図である。
【図１１】図１１は、本発明にかかる実施形態１において、固体撮像装置の製造方法を示す図である。
【図１２】図１２は、本発明にかかる実施形態１において、固体撮像装置の製造方法を示す図である。
【図１３】図１３は、本発明にかかる実施形態１において、固体撮像装置の製造方法を示す図である。
【図１４】図１４は、本発明にかかる実施形態１において、固体撮像装置の製造方法を示す図である。
【図１５】図１５は、本発明にかかる実施形態１において、固体撮像装置の製造方法を示す図である。
【図１６】図１６は、本発明にかかる実施形態２において、固体撮像装置の要部を示す図である。
【図１７】図１７は、本発明にかかる実施形態２において、固体撮像装置の要部を示す図である。
【図１８】図１８は、本発明にかかる実施形態３において、固体撮像装置の要部を示す図である。
【図１９】図１９は、本発明にかかる実施形態３において、固体撮像装置の要部を示す図である。
【発明を実施するための形態】
【００２４】
本発明の実施形態について、図面を参照して説明する。
【００２５】
なお、説明は、下記の順序で行う。
１．実施形態１（１つのガードリング＋基板の面にスリット）
２．実施形態２（２つのガードリング＋基板の面にスリット）
３．実施形態３（１つのガードリング＋基板の深さ方向にスリット）
４．その他
【００２６】
＜１．実施形態１＞
（１）装置構成
（１−１）カメラの要部構成
図１は、本発明にかかる実施形態１において、カメラ４０の構成を示す構成図である。
【００２７】
図１に示すように、カメラ４０は、固体撮像装置１と、光学系４２と、制御部４３と、信号処理回路４４とを有する。各部について、順次、説明する。
【００２８】
固体撮像装置１は、光学系４２を介して入射する光（被写体像）を撮像面ＰＳから受光して光電変換することによって、信号電荷を生成する。ここでは、固体撮像装置１は、制御部４３から出力される制御信号に基づいて駆動する。具体的には、信号電荷を読み出して、ローデータとして出力する。
【００２９】
光学系４２は、結像レンズや絞りなどの光学部材を含み、入射する被写体像による光Ｈを、固体撮像装置１の撮像面ＰＳへ集光するように配置されている。
【００３０】
制御部４３は、各種の制御信号を固体撮像装置１と信号処理回路４４とに出力し、固体撮像装置１と信号処理回路４４とを制御して駆動させる。
【００３１】
信号処理回路４４は、固体撮像装置１から出力された電気信号について信号処理を実施することによって、被写体像についてデジタル画像を生成するように構成されている。
【００３２】
（１−２）固体撮像装置の全体構成
固体撮像装置１の全体構成について説明する。
【００３３】
図２は、本発明にかかる実施形態１において、固体撮像装置１の全体構成を示す上面図である。
【００３４】
本実施形態の固体撮像装置１は、ＣＭＯＳ型イメージセンサであり、図２に示すように、半導体基板１０１を含む。この半導体基板１０１は、たとえば、シリコンからなる半導体基板であり、図２に示すように、半導体基板１０１の面（ｘｙ面）においては、チップ領域ＣＡと、スクライブ領域ＬＡとが設けられている。
【００３５】
チップ領域ＣＡは、図２に示すように、水平方向ｘと垂直方向ｙにおいて区画された矩形形状であって、画素領域ＰＡと周辺領域ＳＡとを含む。
【００３６】
チップ領域ＣＡにおいて、画素領域ＰＡは、図２に示すように、矩形形状であり、複数の画素Ｐが水平方向ｘと垂直方向ｙとのそれぞれに並んで配置されている。つまり、画素Ｐがマトリクス状に並んでいる。
【００３７】
この画素領域ＰＡに設けられた複数の画素Ｐのそれぞれは、入射光を受光して信号電荷を生成するように構成されている。そして、その生成した信号電荷が、画素トランジスタ（図示なし）によって読み出されて出力される。画素Ｐの詳細な構成については、後述する。
【００３８】
チップ領域ＣＡにおいて、周辺領域ＳＡは、図２に示すように、画素領域ＰＡの周囲に位置している。
【００３９】
周辺領域ＳＡにおいては、図２に示すように、アライメントマークＡＬが左の上端部に設けられている。アライメントマークＡＬは、ｘ方向に延在する直線と、ｙ方向に延在する直線とが、直角に交差するように設けられている。つまり、アライメントマークＡＬは、十字形状になるように形成されている。
【００４０】
また、周辺領域ＳＡにおいては、複数のパッドＰＡＤが右側端部に設けられている。パッドＰＡＤは、表面が露出した電極を含む。そして、パッドＰＡＤは、その周りを囲うように、絶縁リングＺＲが設けられている。
【００４１】
この他に、周辺領域ＳＡには、周辺回路が設けられている。
【００４２】
図示を省略しているが、周辺回路としては、垂直駆動回路、カラム回路、水平駆動回路、外部出力回路、タイミングジェネレータ（ＴＧ）、シャッター駆動回路などの電子回路が設けられている。
【００４３】
垂直駆動回路は、周辺領域ＳＡにおいて、画素領域ＰＡの左側部に設けられており、画素領域ＰＡの画素Ｐを行単位で選択して駆動させるように構成されている。
【００４４】
カラム回路は、周辺領域ＳＡにおいて、画素領域ＰＡの下端部に設けられており、列単位で画素Ｐから出力される信号について信号処理を実施する。ここでは、カラム回路は、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ；相関二重サンプリング）回路（図示なし）を含み、固定パターンノイズを除去する信号処理を実施する。
【００４５】
水平駆動回路は、周辺領域ＳＡにおいて、カラム回路の下端部に設けられている。水平駆動回路は、シフトレジスタを含み、カラム回路にて画素Ｐの列ごとに保持されている信号を、順次、外部出力回路へ出力するように構成されている。
【００４６】
外部出力回路は、周辺領域ＳＡにおいて、カラム回路に電気的に接続されており、そのカラム回路から出力された信号について信号処理を実施後、外部へ出力する。外部出力回路は、たとえば、ＡＧＣ（Ａｕｔｏｍａｔｉｃ  Ｇａｉｎ  Ｃｏｎｔｒｏｌ）回路とＡＤＣ回路とを含み、ＡＧＣ回路が信号にゲインをかけた後に、ＡＤＣ回路がアナログ信号からデジタル信号へ変換して、外部へ出力する。
【００４７】
シャッター駆動回路は、画素Ｐを行単位で選択して、画素Ｐにおける露光時間を調整するように構成されている。
【００４８】
タイミングジェネレータは、周辺領域ＳＡにおいて、垂直駆動回路、カラム回路、水平駆動回路，外部出力回路，シャッター駆動回路のそれぞれに電気的に接続されている。タイミングジェネレータは、各種のタイミング信号を生成し、垂直駆動回路、カラム回路、水平駆動回路、外部出力回路、シャッター駆動回路に出力することで、各部について駆動制御を行う。
【００４９】
スクライブ領域ＬＡは、図２に示すように、半導体基板１０１の面（ｘｙ面）において、チップ領域ＣＡの周りを囲うように位置している。ここでは、スクライブ領域ＬＡは、水平方向ｘと垂直方向ｙとのそれぞれに延在する部分を含み、チップ領域ＣＡの周りで矩形を描くように設けられている。
【００５０】
詳細については後述するが、ダイシング前の半導体基板１０１には、チップ領域ＣＡが複数並んで設けられており、スクライブ領域ＬＡは、その複数のチップ領域ＣＡの間においてライン状に延在している。このスクライブ領域ＬＡでは、ブレードが当てられてダイシングが行われ、上述したチップ領域ＣＡを備える固体撮像装置１に分割される。
【００５１】
このスクライブ領域ＬＡには、図２に示すように、ガードリングＧＲが設けられている。ガードリングＧＲは、チッピングがチップ領域ＣＡへ伝搬することを防止するために設けられている。
【００５２】
ガードリングＧＲは、図２に示すように、スクライブ領域ＬＡにおいて、ダイシングで分割された端部よりもチップ領域ＣＡの側の内側部分にて、チップ領域ＣＡの周りを矩形状に囲うように設けられている。
【００５３】
本実施形態では、ガードリングＧＲには、図２に示すように、スリットＳＬが一部に設けられている。
【００５４】
具体的には、ガードリングＧＲは、ｘ方向に延在する部分を含み、このｘ方向に延在する部分では、ｘ方向にてチップ領域ＣＡの中心に位置する部分と、両端に位置する部分とに、スリットＳＬが設けられている。
【００５５】
また、ガードリングＧＲは、ｙ方向に延在する部分を含み、このｙ方向に延在する部分では、ｙ方向にてチップ領域ＣＡの中心に位置する部分と、両端に位置する部分とに、スリットＳＬが設けられている。
【００５６】
ガードリングＧＲの詳細な構成については、後述する。
【００５７】
（１−３）固体撮像装置の詳細構成
本実施形態にかかる固体撮像装置の詳細構成について説明する。
【００５８】
図３〜図６は、本発明にかかる実施形態１において、固体撮像装置の要部を示す図である。
【００５９】
ここで、図３は、図２に示すＸ１−Ｘ２部分の断面を示している。そして、図４は、図２に示すＸ３−Ｘ４部分の断面を示している。そして、図５は、図２に示すＸ５−Ｘ６部分の断面を示している。また、図６は、画素Ｐの回路構成を示している。
【００６０】
固体撮像装置１は、図３に示すように、画素領域ＰＡにおいては、画素Ｐが設けられており、この画素Ｐに対応するように、フォトダイオード２１が形成されている。つまり、フォトダイオード２１は、図２に示した複数の画素Ｐに対応するように複数が配置されており、撮像面（ｘｙ面）において、水平方向ｘと、この水平方向ｘに対して直交する垂直方向ｙとのそれぞれに並んでいる。
【００６１】
また、図３に示すように、スクライブ領域ＬＡにおいては、ガードリングＧＲの他に、配線層内ガードリングＨＧが形成されている。そして、図４，図５に示すように、周辺領域ＳＡにおいては、アライメントマークＡＬ，パッドＰＡＤ，絶縁リングＺＲが形成されている。
【００６２】
この他に、図６に示すように、画素トランジスタＴｒが、画素Ｐに対応するように設けられている。ここで、画素トランジスタＴｒは、図６に示すように、転送トランジスタ２２と、増幅トランジスタ２３と、選択トランジスタ２４と、リセットトランジスタ２５とを含み、フォトダイオード２１から信号電荷を読み出すように構成されている。画素トランジスタＴｒについては、図３では図示を省略しているが、半導体基板１０１の表面（下面）に設けられている。
【００６３】
そして、半導体基板１０１の表面（下面）においては、画素トランジスタＴｒ（図３では図示なし）を覆うように、配線層１１０が設けられている。そして、表面側とは反対側の裏面（上面）から入射する入射光Ｈを、フォトダイオード２１が受光するように構成されている。
【００６４】
つまり、本実施形態の固体撮像装置１は、４Ｔｒ型の「裏面照射型ＣＭＯＳイメージセンサ」である。
【００６５】
固体撮像装置１を構成する各部について、順次、説明する。
【００６６】
（Ａ）チップ領域ＣＡの画素領域ＰＡについて
画素領域ＰＡにおいて、画素Ｐを構成するフォトダイオード２１は、入射光（被写体像）を受光し光電変換することによって信号電荷を生成して蓄積するように形成されている。
【００６７】
ここでは、フォトダイオード２１は、図３に示すように、たとえば、シリコン半導体である半導体基板１０１に設けられている。たとえば、厚みが１〜３０μｍの半導体層として薄膜化された半導体基板１０１に、フォトダイオード２１が設けられている。
【００６８】
図示を省略しているが、フォトダイオード２１は、たとえば、ｎ型電荷蓄積領域（図示なし）を含み、ｎ型電荷蓄積領域（図示なし）が、半導体基板１０１のｐ型半導体領域（図示なし）に設けられている。そして、そのｎ型電荷蓄積領域において、半導体基板１０１の表面側には、不純物濃度が高いｐ型半導体領域（図示なし）が、正孔蓄積層として設けられている。
【００６９】
画素Ｐを構成する画素トランジスタＴｒは、フォトダイオード２１から信号電荷を電気信号として出力するように形成されている。
【００７０】
上述したように、図３では、画素トランジスタＴｒについて図示を省略しているが、画素トランジスタＴｒは、半導体基板１０１の表面（下面）に設けられている。画素トランジスタＴｒを構成する各トランジスタ２２〜２５は、たとえば、半導体基板１０１において画素Ｐの間を分離する領域に、活性化領域（図示なし）が形成されており、各ゲートが、たとえば、ｎ型不純物を含むポリシリコンを用いて形成されている。
【００７１】
画素トランジスタＴｒにおいて、転送トランジスタ２２は、フォトダイオード２１にて生成された信号電荷を、増幅トランジスタ２３のゲートへ電気信号として出力するように構成されている。具体的には、転送トランジスタ２２は、図６に示すように、フォトダイオード２１とフローティングディフュージョンＦＤとの間において介在するように設けられている。そして、転送トランジスタ２２は、転送線２６からゲートに転送信号が与えられることによって、フォトダイオード２１において蓄積された信号電荷を、フローティングディフュージョンＦＤに出力信号として転送する。
【００７２】
画素トランジスタＴｒにおいて、増幅トランジスタ２３は、転送トランジスタ２２から出力された電気信号を増幅して出力するように構成されている。具体的には、増幅トランジスタ２３は、図６に示すように、ゲートがフローティングディフュージョンＦＤに接続されている。また、増幅トランジスタ２３は、ドレインが電源電位供給線Ｖｄｄに接続され、ソースが選択トランジスタ２４に接続されている。増幅トランジスタ２３は、選択トランジスタ２４がオン状態になるように選択されたときには、画素領域ＰＡ以外に設けられている定電流源Ｉから定電流が供給されて、ソースフォロアとして動作する。このため、増幅トランジスタ２３では、選択トランジスタ２４に選択信号が供給されることによって、フローティングディフュージョンＦＤから出力された出力信号が増幅される。
【００７３】
画素トランジスタＴｒにおいて、選択トランジスタ２４は、選択信号が入力された際に、増幅トランジスタ２３によって出力された電気信号を、垂直信号線２７へ出力するように構成されている。具体的には、選択トランジスタ２４は、図６に示すように、選択信号が供給されるアドレス線２８にゲートが接続されている。選択トランジスタ２４は、選択信号が供給された際にはオン状態になり、上記のように増幅トランジスタ２３によって増幅された出力信号を、垂直信号線２７に出力する。
【００７４】
画素トランジスタＴｒにおいて、リセットトランジスタ２５は、増幅トランジスタ２３のゲート電位をリセットするように構成されている。具体的には、リセットトランジスタ２５は、図６に示すように、リセット信号が供給されるリセット線２９にゲートが接続されている。また、リセットトランジスタ２５は、ドレインが電源電位供給線Ｖｄｄに接続され、ソースがフローティングディフュージョンＦＤに接続されている。そして、リセットトランジスタ２５は、リセット線２９からリセット信号がゲートに供給された際に、フローティングディフュージョンＦＤを介して、増幅トランジスタ２３のゲート電位を、電源電位にリセットする。
【００７５】
各トランジスタ２２，２４，２５の各ゲートは、水平方向ｘに並ぶ複数の画素Ｐからなる行単位で接続されており、その行単位にて並ぶ複数の画素について同時に駆動される。具体的には、上述した垂直駆動回路（図示なし）によって供給される選択信号によって、水平ライン（画素行）単位で垂直な方向に順次選択される。そして、タイミングジェネレータ（図示なし）から出力される各種タイミング信号によって各画素Ｐのトランジスタが制御される。これにより、各画素Ｐにおける出力信号が垂直信号線２７を通して画素Ｐの列毎にカラム回路（図示なし）に読み出される。そして、カラム回路にて保持された信号が、水平駆動回路（図示なし）によって選択されて、外部出力回路（図示なし）へ順次出力される。
【００７６】
（Ｂ）チップ領域ＣＡの周辺領域ＳＡについて
周辺領域ＳＡにおいて、アライメントマークＡＬは、図４に示すように、半導体基板１０１の内部にて、半導体基板１０１の表面と裏面との間を貫通するように設けられている。アライメントマークＡＬは、位置合わせの際にマークとして用いられる。
【００７７】
パッドＰＡＤは、図５に示すように、周辺領域ＳＡにおいて、配線層１１０の内部に設けられている。パッドＰＡＤは、上方にパッド開口領域ＫＲが形成されており、裏面（上面）側において電極面が露出するように形成されている。また、パッドＰＡＤは、配線１１０Ｈと電気的に接続されている。
【００７８】
絶縁リングＺＲは、図５に示すように、半導体基板１０１の内部において、半導体基板１０１の表面と裏面との間を貫通するように設けられている。絶縁リングＺＲは、パッドＰＡＤの電極面の上方にて、半導体基板１０１に設けられたパッド開口領域ＫＲの側面を囲うように設けられている。
【００７９】
パッド開口領域ＫＲでは、半導体基板１０１の側面が露出している。このため、ワイヤー・ボンドの金ボールや、測定の際のプローブ針などの導電体が、その露出した半導体基板１０１の側面に接触すると、チップ領域ＣＡへリーク電流が流れる。よって、パッド開口領域ＫＲの露出した側面部分と、チップ領域ＣＡとを電気的に絶縁するために、絶縁リングＺＲが設けられている。
【００８０】
（Ｃ）スクライブ領域ＬＡについて
スクライブ領域ＬＡにおいて、ガードリングＧＲは、図３に示すように、半導体基板１０１の内部において、半導体基板１０１の表面と裏面との間を貫通するように設けられている。ガードリングＧＲは、ダイシングの際に半導体基板１０１の内部で生ずるチッピングが、チップ領域ＣＡまで達することを防止するために設けられている。また、半導体基板１０１と配線層１１０との界面で生ずるチッピングが、チップ領域ＣＡまで達することを防止するために設けられている。
【００８１】
ガードリングＧＲは、半導体基板１０１と性質（硬度，剛性率）が異なる材料で形成されている。詳細については後述するが、半導体基板１０１においてガードリングＧＲを形成する部分に溝を形成後、半導体基板１０１と性質（硬度，剛性率）が異なる材料を、その溝の内部に埋めることで、ガードリングＧＲが形成されている。
【００８２】
本実施形態では、ガードリングＧＲは、アライメントマークＡＬと、絶縁リングＺＲと同様な製造工程を経て形成される。たとえば、シリコン酸化物（ＳｉＯ２）等の絶縁材料を、溝の内部に埋めて形成されている。また、ガードリングＧＲは、横幅が、たとえば、０．１〜１０μｍになるように形成されている。
【００８３】
この他に、たとえば、ＳｉＯ２を溝の側壁に成膜後、その内部を埋めるようにポリシリコンを成膜してガードリングＧＲを形成してもよい。また、たとえば、ＳｉＮ，ＳｉＯＣなどの各材料のみで溝の内部を埋めてガードリングＧＲを形成してもよい。また、たとえば、Ｔｉ，ＴｉＮ，Ｔａ，ＴａＮ等を溝の側壁に成膜後、その内部を埋めるようにＡｌ，Ｃｕ，Ｗ等を成膜してガードリングＧＲを形成してもよい。また、絶縁体、導電体などの固体の他、空気などの気体を用いて、ガードリングＧＲを形成してもよい。
【００８４】
ガードリングＧＲは、チッピングが生じて得る半導体基板１０１との間で、硬度，剛性率が大きく異なる材料を用いた方が好適である。
【００８５】
たとえば、溝の側壁にＳｉＮを設け、その内部をポリシリコンで埋め込む場合は、界面にて埋め込み材料との密着性が大きくないが、チッピングがその界面に沿って上層へ伝搬するので、好適である。また、溝の側壁にＴｉＮを設け、その内部をＷで埋め込む場合は、埋め込み材料の硬度が高いので、チッピングがその界面で方向を変えるために、好適である。また、溝をＳｉＯＣで埋め込む場合は、埋め込み材料の硬度が低く柔らかいため、埋め込み材料自身が破断するので、チッピングが上層に伝わり、好適である。
【００８６】
スクライブ領域ＬＡにおいて、配線層内ガードリングＨＧは、配線層１１０の内部に設けられている。配線層内ガードリングＨＧは、ダイシングの際に配線層１１０の内部で生ずるチッピングが、チップ領域ＣＡまで達することを防止するために設けられている。この他に、側面からチップ領域ＣＡへの吸湿を防止するために設けられている。
【００８７】
本実施形態では、配線層内ガードリングＨＧは、たとえば、配線層１１０と同様な製造工程を経て形成される。たとえば、アルミニウム、銅、タングステンなどの金属材料を用いて形成されている。また、配線層内ガードリングＨＧは、横幅が、たとえば、３〜２０μｍになるように形成されている。
【００８８】
（Ｄ）その他
この他に、図３に示すように、半導体基板１０１の裏面（上面）側においては、カラーフィルタＣＦやオンチップレンズＯＣＬが、画素Ｐに対応して設けられている。
【００８９】
ここでは、カラーフィルタＣＦは、平坦化膜ＨＴを介して、半導体基板１０１の裏面（上面）に設けられている。カラーフィルタＣＦは、たとえば、ベイヤー配列で各色のフィルタ層が配置されている。
【００９０】
そして、オンチップレンズＯＣＬは、カラーフィルタＣＦを被覆するように設けられた絶縁膜ＳＺを介して、半導体基板１０１の裏面（上面）に設けられている。
【００９１】
また、半導体基板１０１の表面（下面）においては、配線層１１０が設けられている。配線層１１０は、各素子に電気的に接続された配線１１０Ｈが絶縁層１１０Ｚ内に形成されている。配線層１１０は、複数の配線と複数の絶縁膜とが繰り返し積層されて形成されている。たとえば、各配線１１０Ｈは、図６にて示した、転送線２６，アドレス線２８，垂直信号線２７，リセット線２９などの配線として機能するように積層して形成されている。
【００９２】
そして、配線層１１０において、半導体基板１０１の側の面（上面）とは反対側の面（下面）には、支持基板ＳＫが設けられている。支持基板ＳＫは、たとえば、シリコン半導体基板であって、全体の強度を確保するために、配線層１１０に貼り合わされている。
【００９３】
（２）製造方法
上記の固体撮像装置１を製造する製造方法の要部について説明する。
【００９４】
図７〜図１５は、本発明にかかる実施形態１において、固体撮像装置の製造方法を示す図である。
【００９５】
ここで、図７は、ダイシングによって上記の固体撮像装置１へ分割する前の半導体基板１０１の上面を示している。
【００９６】
図８，図１１〜図１５は、図３と同様に、Ｘ１−Ｘ２部分の断面を右側部分に示すと共に、分割前の半導体基板１０１において、その隣に設けられた固体撮像装置のスクライブ領域ＬＡの断面を左側に示している。
【００９７】
図９は、図４と同様に、Ｘ３−Ｘ４部分の断面を示している。また、図１０は、図５と同様に、Ｘ５−Ｘ６部分の断面を示している。
【００９８】
本実施形態では、図７に示すように、複数の固体撮像装置１を、円盤状の半導体基板１０１の面に複数形成する。ここでは、図８〜図１５に示すような各工程を経て、複数の固体撮像装置１を形成する。つまり、半導体ウエハの面に、半導体チップとして、複数の固体撮像装置１を設ける。
【００９９】
その後、図７に示すように、その固体撮像装置１の周囲においてライン状に設けられたスクライブ領域ＬＡにおいて、ブレード（図示なし）を用いてダイシングすることによって、複数の固体撮像装置１に分割する。
【０１００】
下記より、固体撮像装置１の各製造工程について、順次、説明する。
【０１０１】
（２−１）ガードリングＧＲ，アライメントマークＡＬ，絶縁リングＺＲの形成（工程１）
まず、図８，図９，図１０に示すように、半導体基板１０１の表面側に、ガードリングＧＲ，アライメントマークＡＬ，絶縁リングＺＲを形成する。
【０１０２】
ここでは、まず、図８に示すように、スクライブ領域ＬＡにおいて、ガードリングＧＲを形成する部分に溝ＴＲを形成する。また、図９に示すように、周辺領域ＳＡにおいて、アライメントマークＡＬを形成する部分に溝ＴＲを形成する。そして、これと共に、図１０に示すように、周辺領域ＳＡにおいて、絶縁リングＺＲを形成する部分に溝ＴＲを形成する。
【０１０３】
たとえば、ガードリングＧＲ，アライメントマークＡＬ，絶縁リングＺＲを形成する部分が開口したハードマスク（図示なし）を、半導体基板１０１の表面（図では下面）側に形成する。たとえば、シリコン窒化膜（図示なし）をパターン加工することで、ハードマスクを形成する。
【０１０４】
そして、そのハードマスクを用いて、半導体基板１０１についてエッチング処理を実施することで、溝ＴＲを半導体基板１０１に形成する。たとえば、ＲＩＥ法によって、半導体基板１０１をエッチングして、溝ＴＲを半導体基板１０１に形成する。
【０１０５】
本実施形態では、図２に示すように、周辺領域ＳＡでは、アライメントマークＡＬを左の上端部に設ける。また、周辺領域ＳＡでは、複数のパッドＰＡＤを右側端部に設ける。そして、図２に示すように、スクライブ領域ＬＡでは、ガードリングＧＲについて、ダイシングで分割する端部よりもチップ領域ＣＡの側の内側部分にてチップ領域ＣＡの周りを矩形状に囲うように設ける。また、ガードリングＧＲの一部にスリットＳＬを設ける。このため、これらの形状に対応するように溝ＴＲを形成する。つまり、半導体基板１０１において、ガードリングＧＲの形成部分を除去して溝ＴＲを形成し、スリットＳＬの形成部分については除去せずに溝ＴＲを形成しない。
【０１０６】
たとえば、溝ＴＲの幅Ｄｔが、０．１〜１００μｍになるように、溝ＴＲを形成する。
【０１０７】
また、半導体基板１０１の面の方向で規定されるスリットＳＬの幅Ｄｓが、０．１〜１００μｍになるように、溝ＴＲを形成する。
【０１０８】
この後、たとえば、シリコン酸化物（ＳｉＯ２）等の絶縁材料を、溝ＴＲの内部に埋めるように成膜することで、半導体基板１０１の面にシリコン酸化膜（図示なし）を設ける。そして、溝ＴＲの内部にのみにシリコン酸化物が残るように、そのシリコン酸化膜（図示なし）についてＣＭＰ処理などの処理を実施して、半導体基板１０１の面を露出させる。これにより、図８，図９，図１０に示すように、ガードリングＧＲ，アライメントマークＡＬ，絶縁リングＺＲが形成される。
【０１０９】
なお、上述したように、ガードリングＧＲ，アライメントマークＡＬ，絶縁リングＺＲについては、シリコン酸化物を用いて形成する場合に限らない。上述した絶縁材料や導電材料などの各種の材料を、適宜、使用して、ガードリングＧＲ，アライメントマークＡＬ，絶縁リングＺＲを形成することが可能である。
【０１１０】
（２−２）フォトダイオード２１の形成（工程２）
つぎに、図１１に示すように、フォトダイオード２１を形成する。
【０１１１】
ここでは、半導体基板１０１においてフォトダイオード２１を形成する部分に、適宜、不純物をイオン注入することで、フォトダイオード２１を形成する。
【０１１２】
そして、図示を省略しているが、画素トランジスタＴｒを、半導体基板１０１の表面に形成する。たとえば、半導体基板１０１において画素Ｐの間を分離する領域に、各トランジスタ２２〜２５の活性化領域（図示なし）を形成する。そして、たとえば、ポリシリコンを用いて、各トランジスタ２２〜２５の各ゲートを形成する。
【０１１３】
本工程では、アライメントマークＡＬを用いて位置合わせを実施することで、各画素Ｐの位置に対応するように、フォトダイオード２１などを形成する。
【０１１４】
（２−３）配線層１１０の形成（工程３）
つぎに、図１２に示すように、配線層１１０を形成する。
【０１１５】
ここでは、半導体基板１０１の表面（下面）に配線層１１０を設ける。
【０１１６】
たとえば、シリコン酸化物などの絶縁材料を成膜した後に、その上面にＡｌなどの金属材料で金属膜を成膜する。そして、その金属膜についてパターン加工することで配線１１０Ｈを形成する。そして、その配線１１０Ｈを被覆するように絶縁材料を成膜する。このような各ステップを繰り返し実施することで、配線層１１０を形成する。
【０１１７】
本実施形態では、配線層１１０の形成の際に、配線層内ガードリングＨＧについても同時に形成する。
【０１１８】
具体的には、配線１１０Ｈの形成部分に金属材料を成膜すると同時に、配線層内ガードリングＨＧの形成部分にも金属材料を成膜する。そして、配線１１０Ｈへのパターン加工の際に、同時に、配線層内ガードリングＨＧへのパターン加工を行う。
【０１１９】
図示を省略しているが、図１２に示す画素領域ＰＡ，スクライブ領域ＬＡ以外の各領域についても、上記の工程によって、配線層１１０を形成する。
【０１２０】
（２−４）支持基板ＳＫの設置（工程４）
つぎに、図１３に示すように、支持基板ＳＫを設ける。
【０１２１】
ここでは、配線層１１０において、半導体基板１０１の側の面に対して反対側の面に、支持基板ＳＫを設置する。
【０１２２】
たとえば、シリコン半導体基板である支持基板ＳＫを、配線層１１０に接着して貼り合わせることで、支持基板ＳＫを設ける。接着の際には、たとえば、シリコン酸化物を用いる。
【０１２３】
（２−５）半導体基板１０１の薄膜化（工程５）
つぎに、図１４に示すように、半導体基板１０１を薄膜化する。
【０１２４】
ここでは、半導体基板１０１において、配線層１１０が設けられた表面とは反対側の裏面側について、たとえば、ＣＭＰ処理などの除去加工処理を実施することで、半導体基板１０１を薄膜化する。
【０１２５】
本実施形態においては、半導体基板１０１の内部に設けたガードリングＧＲ，アライメントマークＡＬ，絶縁リングＺＲが露出するまで、半導体基板１０１を薄膜化する。つまり、ガードリングＧＲ，アライメントマークＡＬ，絶縁リングＺＲを、ＣＭＰ処理などの除去加工処理を停止するストッパーとして用いる。これにより、たとえば、厚みが１〜３０μｍになるように、半導体基板１０１が薄膜化される。
【０１２６】
（２−６）カラーフィルタＣＦ，オンチップレンズＯＣＬの形成（工程６）
つぎに、図１５に示すように、カラーフィルタＣＦ，オンチップレンズＯＣＬを形成する。
【０１２７】
ここでは、薄膜化された半導体基板１０１の裏面（上面）側に、カラーフィルタＣＦ，オンチップレンズＯＣＬを、画素Ｐに対応するように順次設ける。
【０１２８】
具体的には、半導体基板１０１の裏面（上面）側に、絶縁材料を用いて平坦化膜ＨＴを形成後、その平坦化膜ＨＴの面上にカラーフィルタＣＦを形成する。たとえば、ベイヤー配列で各色のフィルタ層（図示なし）を各画素Ｐに対応するように配置することで、カラーフィルタＣＦを形成する。
【０１２９】
カラーフィルタＣＦの形成の際には、たとえば、各色に応じた色素と樹脂とを含む塗布液を塗布することで着色層（図示なし）を形成後、リソグラフィ技術によって、その着色層をパターン加工して、各色のフィルタ層を形成する。
【０１３０】
そして、そのカラーフィルタＣＦを被覆するように絶縁膜ＳＺを設けた後に、その絶縁膜ＳＺの面上に、オンチップレンズＯＣＬを形成する。
【０１３１】
オンチップレンズＯＣＬの形成の際には、たとえば、レンズ材料を絶縁膜ＳＺの面上に成膜してレンズ材膜（図示なし）を形成後、レンズ材膜上にフォトレジスト膜を設ける。そして、そのフォトレジスト膜をレンズ形状にパターン加工した後に、そのレンズ形状のレジストパターンをマスクとしてレンズ材膜についてエッチバック処理を実施して、オンチップレンズＯＣＬを形成する。
【０１３２】
そして、図５に示すように、周辺領域ＳＡにおいて、パッドＰＡＤの電極面が露出するようにパッド開口を形成する。ここでは、パッドＰＡＤの上方に設けられている各層についてエッチング処理を実施することで、この開口を形成する。
【０１３３】
このようにすることで、図７に示したように、複数の固体撮像装置１が円盤状の半導体基板１０１の面に複数形成される。
【０１３４】
この後、図７に示したように、複数の固体撮像装置１の周囲においてライン状に設けられたスクライブ領域ＬＡにおいて、ブレード（図示なし）を用いてダイシングし、複数の固体撮像装置１に分割する。つまり、複数の固体撮像装置１が半導体チップとして形成された半導体基板１０１を切削して、複数の半導体チップにチップ化する。
【０１３５】
ここでは、図１５に示すように、分割前の半導体基板１０１（ウエハ）のスクライブ領域ＬＡにおいて、複数の固体撮像装置１のガードリングＧＲの間に位置する部分（一点鎖線の部分）で分割するように、ダイシングを実施する。
【０１３６】
これにより、裏面照射型のＣＭＯＳ型イメージセンサである固体撮像装置１を完成させる。
【０１３７】
（３）まとめ
以上のように、本実施形態では、半導体基板１０１の面（ｘｙ面）に、フォトダイオード２１を含む画素Ｐが画素領域ＰＡに形成されたチップ領域ＣＡと、そのチップ領域ＣＡの周りを囲うスクライブ領域ＬＡとが設けられている。そして、半導体基板１０１は、スクライブ領域ＬＡにてダイシングされる部分よりもチップ領域ＣＡの側の内部に、半導体基板１０１と異なる材料で形成されたガードリングＧＲが、チップ領域ＣＡの周りを囲うように設けられている。このため、ダイシングの際にチッピングがスクライブ領域ＬＡからチップ領域へ伝搬することを、ガードリングＧＲで防止できる。
【０１３８】
本実施形態では、ガードリングＧＲは、スリットＳＬが設けられた部分以外の部分が、半導体基板１０１の深さ方向において一方の面から他方の面まで貫通するように形成されている（図３参照）。このため、半導体基板１０１の深さ方向の全体に渡って、チッピングがスクライブ領域ＬＡからチップ領域ＣＡへ伝搬することを、ガードリングＧＲで防止可能であるので、好適である。
【０１３９】
しかし、ガードリングＧＲでチップ領域ＣＡを完全に囲ったときは、チップ領域ＣＡが電気的にフローティング状態になるので、その後の製造工程において、チップ領域ＣＡにて電荷が蓄積されることになる。たとえば、カラーフィルタＣＦやオンチップレンズＯＣＬを形成する際に塗布によって成膜を実施する際や、エッチング処理を実施する際に、帯電して、チップ領域ＣＡに電荷が蓄積される。このため、その蓄積した電荷に起因して、所望に製造をすることが困難になり、製品の歩留まりの低下等の不具合が発生する場合がある。たとえば、加工形状、成膜量、洗浄での剥離性などの特性が、目標から大きく変動して、上記の不具合が顕在化する場合がある。
【０１４０】
本実施形態では、この不具合を解消するために、ガードリングＧＲにスリットＳＬを設けて、ガードリングＧＲで囲われた内側部分に蓄積する電荷が、スリットＳＬを介して、内側部分から外側部分へ逃げるように構成されている（図２参照）。
【０１４１】
よって、本実施形態では、上記の不具合を解消可能であって、製品の歩留まりを向上し、高い製造効率で製造することを実現できる。
【０１４２】
また、上記の実施形態では、ガードリングＧＲの形成工程で溝ＴＲを形成するステップにおいて、半導体基板１０１にてガードリングＧＲを形成する部分の他に、アライメントマークＡＬおよび絶縁リングＺＲを形成する部分についても溝ＴＲを形成する。そして、ガードリングＧＲの形成工程での成膜ステップにおいて、ガードリングＧＲを形成する部分の溝ＴＲの他に、アライメントマークＡＬおよび絶縁リングＺＲを形成する部分に形成された溝ＴＲについても、半導体基板と異なる材料を埋める。このようにして、ガードリングＧＲ，アライメントマークＡＬ，絶縁リングＺＲを同一工程で同時に形成する。
【０１４３】
よって、本実施形態では、高い製造効率で製造することを実現できる。
【０１４４】
＜２．実施形態２＞
（１）装置構成など
図１６と図１７は、本発明にかかる実施形態２において、固体撮像装置１ｂの要部を示す図である。
【０１４５】
ここで、図１６は、図２と同様に、固体撮像装置１ｂの全体構成を示す上面図である。そして、図１７は、図３と同様に、図１６に示すＸ１ｂ−Ｘ２ｂ部分の断面を示している。
【０１４６】
図１６，図１７に示すように、本実施形態においては、複数のガードリングＧＲａ，ＧＲｂが設けられている点が、実施形態１の場合と異なる。この点を除き、本実施形態は、実施形態１と同様である。このため、重複する部分については、記載を省略する。
【０１４７】
図１６，図１７に示すように、スクライブ領域ＬＡに、ガードリングＧＲａ，ＧＲｂが設けられている。また、ガードリングＧＲａ，ＧＲｂは、半導体基板１０１の内部において、半導体基板１０１の表面と裏面との間を貫通するように設けられている。
【０１４８】
しかし、本実施形態では、実施形態１と異なり、スクライブ領域ＬＡにおいては、第１および第２のガードリングＧＲａ，ＧＲｂの２つが設けられている。
【０１４９】
第１および第２のガードリングＧＲａ，ＧＲｂのそれぞれは、図１６に示すように、スクライブ領域ＬＡにおいて、ダイシングで分割された端部よりもチップ領域ＣＡの側の内側部分にて、チップ領域ＣＡの周りを矩形状に囲うように設けられている。
【０１５０】
また、第１および第２のガードリングＧＲａ，ＧＲｂのそれぞれは、図１６に示すように、スリットＳＬａ，ＳＬｂが一部に設けられている。
【０１５１】
そして、第１および第２のガードリングＧＲａ，ＧＲｂのそれぞれは、図１７に示すように、半導体基板１０１の内部において、半導体基板１０１の表面と裏面との間を貫通するように設けられている。
【０１５２】
ここでは、第１ガードリングＧＲａは、実施形態１のガードリングＧＲと同様に、半導体基板１０１と性質（硬度，剛性率）が異なる材料で形成されている。
【０１５３】
具体的には、図１６に示すように、第１ガードリングＧＲａは、ｘ方向に延在する部分を含む。そして、このｘ方向に延在する部分においては、ｘ方向にてチップ領域ＣＡの中心に位置する部分と、両端に位置する部分とに、スリットＳＬａが設けられている。また、第１ガードリングＧＲａは、ｙ方向に延在する部分を含む。そして、このｙ方向に延在する部分においては、ｙ方向にてチップ領域ＣＡの中心に位置する部分と、両端に位置する部分とに、スリットＳＬａが設けられている。
【０１５４】
そして、第２ガードリングＧＲｂは、図１６に示すように、第１ガードリングＧＲａの外側において、第１ガードリングＧＲａの周囲で矩形を描くように設けられている。また、第２ガードリングＧＲｂは、第１ガードリングＧＲａと同様に、半導体基板１０１と性質（硬度，剛性率）が異なる材料で形成されている。
【０１５５】
具体的には、第２ガードリングＧＲｂは、第１ガードリングＧＲａと同様に、ｘ方向に延在する部分を含む。しかし、第２ガードリングＧＲｂにて、ｘ方向に延在する部分には、第１ガードリングＧＲａのｘ方向に延在する部分にてスリットＳＬａが設けられた位置とは異なる位置に、スリットＳＬｂが設けられている。ここでは、第２ガードリングＧＲｂは、第１ガードリングＧＲａのｘ方向に延在する部分にて、ｘ方向に並ぶ複数のスリットＳＬａの間の位置に、スリットＳＬｂが設けられている。
【０１５６】
また、第２ガードリングＧＲｂは、第１ガードリングＧＲａと同様に、ｙ方向に延在する部分を含む。しかし、第２ガードリングＧＲｂにて、ｙ方向に延在する部分には、第１ガードリングＧＲａのｙ方向に延在する部分にてスリットＳＬａが設けられた位置とは異なる位置に、スリットＳＬｂが設けられている。ここでは、第２ガードリングＧＲｂは、第１ガードリングＧＲａのｙ方向に延在する部分にて、ｙ方向に並ぶ複数のスリットＳＬａの間の位置に、スリットＳＬｂが設けられている。
【０１５７】
上記の第１および第２のガードリングＧＲａ，ＧＲｂのそれぞれは、実施形態１で示したガードリングＧＲの形成工程（工程１）と同様な工程を経て形成される。
【０１５８】
つまり、スクライブ領域ＬＡにおいて、第１および第２のガードリングＧＲａ，ＧＲｂを形成する部分に溝ＴＲを形成する。この後、たとえば、シリコン酸化物（ＳｉＯ２）等の絶縁材料を、溝ＴＲの内部に埋めるように成膜後、ＣＭＰ処理などの処理を実施して、第１および第２のガードリングＧＲａ，ＧＲｂを形成する。
【０１５９】
そして、実施形態１と同様に、各工程（工程２〜６）を経た後に、複数の固体撮像装置１の周囲においてライン状に設けられたスクライブ領域ＬＡにおいて、ブレード（図示なし）を用いてダイシングし、複数の固体撮像装置１ｂに分割する。
【０１６０】
（２）まとめ
以上のように、本実施形態では、実施形態１と同様に、ガードリングＧＲａ，ＧＲｂにスリットＳＬａ，ＳＬｂを設けている。このため、ガードリングＧＲａ，ＧＲｂで囲われた内側部分に蓄積する電荷が、スリットＳＬａ，ＳＬｂを介して、内側部分から外側部分へ逃げる（図１７参照）。
【０１６１】
ここでは、複数のガードリングＧＲａ，ＧＲｂを、スクライブ領域ＬＡに設けている。具体的には、スクライブ領域ＬＡにてチップ領域ＣＡの側に位置に、第１ガードリングＧＲａを設けている。そして、スクライブ領域ＬＡにて第１ガードリングＧＲａよりもチップ領域から離れた位置に、第２ガードリングＧＲｂを設けている（図１７参照）。
【０１６２】
第１ガードリングＧＲａと第２ガードリングＧＲｂのそれぞれは、スクライブ領域ＬＡにてダイシングされるラインに沿って延在する延在部分を含む。これらの延在部分は、第１ガードリングＧＲａと第２ガードリングＧＲｂとにおいて、スリットＳＬａ，ＳＬｂが異なる位置に設けられている（図１７参照）。
【０１６３】
このため、第２ガードリングＧＲｂのスリットＳＬｂにおいて、スクライブ領域ＬＡからチップ領域ＣＡへ伝搬するチッピングを、第１ガードリングＧＲａで止めることができる。
【０１６４】
よって、本実施形態では、チッピングがスクライブ領域ＬＡからチップ領域ＣＡへ伝搬することを好適に防止可能であるので、製品の歩留まりを向上し、高い製造効率で製造することを実現できる。
【０１６５】
＜３．実施形態３＞
（１）装置構成など
図１８と図１９は、本発明にかかる実施形態３において、固体撮像装置１ｃの要部を示す図である。
【０１６６】
ここで、図１８は、図２と同様に、固体撮像装置１ｃの全体構成を示す上面図である。そして、図１９は、図３と同様に、図１８に示すＸ１ｃ−Ｘ２ｃ部分の断面を示している。
【０１６７】
図１８，図１９に示すように、本実施形態においては、ガードリングＧＲｃにおいてスリットＳＬｃが設けられた位置が、実施形態１の場合と異なる。この点を除き、本実施形態は、実施形態１と同様である。このため、重複する部分については、記載を省略する。
【０１６８】
図１８，図１９に示すように、スクライブ領域ＬＡに、ガードリングＧＲｃが設けられている。
【０１６９】
このガードリングＧＲｃは、図１８に示すように、スクライブ領域ＬＡにおいて、ダイシングで分割された端部よりもチップ領域ＣＡの側の内側部分にて、チップ領域ＣＡの周りを矩形状に囲うように設けられている。
【０１７０】
しかしながら、本実施形態においては、図１８に示すように、半導体基板１０１の主面（ｘｙ面）に沿った面において、ガードリングＧＲｃにスリットが設けられていない。図１９に示すように、半導体基板１０１の断面（ｘｚ面，この他にｙｚ面も）において、ガードリングＧＲｃにスリットＳＬｃが設けられている。
【０１７１】
具体的には、図１９に示すように、ガードリングＧＲｃは、半導体基板１０１の内部において、半導体基板１０１の表面と裏面との間を貫通していない。ガードリングＧＲｃは、半導体基板１０１の裏面（下面）から表面（上面）の途中までの間に設けられた部分を含み、表面側の部分にスリットＳＬｃが形成されている。
【０１７２】
ここでは、ガードリングＧＲｃは、実施形態１のガードリングＧＲと同様に、半導体基板１０１と性質（硬度，剛性率）が異なる材料で形成されている。
【０１７３】
具体的には、図１８に示すように、ガードリングＧＲｃは、ｘ方向に延在する部分を含む。また、ガードリングＧＲｃは、ｙ方向に延在する部分を含む。そして、このｘ方向に延在する部分と、ｙ方向に延在する部分とのそれぞれにおいて、図１９に示したように、スリットＳＬｃが形成されている。つまり、ガードリングＧＲｃと同様に、チップ領域ＣＡの周りで矩形を描いて囲うように、スリットＳＬｃが設けられている。
【０１７４】
上記のガードリングＧＲｃは、実施形態１で示したガードリングＧＲの形成工程（工程１）と同様な工程を経て形成される。
【０１７５】
つまり、スクライブ領域ＬＡにおいて、ガードリングＧＲｃを形成する部分に溝を形成する。このとき、実施形態１の場合よりも溝の深さが浅くなるように、溝を形成する。この後、たとえば、シリコン酸化物（ＳｉＯ２）等の絶縁材料を、溝ＴＲの内部に埋めるように成膜後、ＣＭＰ処理などの処理を実施して、ガードリングＧＲｃを形成する。
【０１７６】
そして、実施形態１と同様に、各工程（工程２〜６）を経た後に、複数の固体撮像装置１の周囲においてライン状に設けられたスクライブ領域ＬＡにおいて、ブレード（図示なし）を用いてダイシングし、複数の固体撮像装置１ｃに分割する。
【０１７７】
なお、本実施形態では、チップ領域ＣＡの周りで、矩形を描いて囲うように、スリットＳＬｃが設ける場合について説明したが、これに限定されない。実施形態１と同様に、ガードリングＧＲｃにてｘ方向に延在する部分においては、ｘ方向にてチップ領域ＣＡの中心に位置する部分と、両端に位置する部分とに位置する断面にて、スリットＳＬｃを設けてもよい。また、実施形態１と同様に、ガードリングＧＲｃにてｙ方向に延在する部分においては、ｙ方向にてチップ領域ＣＡの中心に位置する部分と、両端に位置する部分とに位置する断面にて、スリットＳＬｃを設けてもよい。
【０１７８】
（２）まとめ
以上のように、本実施形態では、実施形態１と同様に、ガードリングＧＲｃにスリットＳＬｃを設けている。このため、ガードリングＧＲｃで囲われた内側部分に蓄積する電荷が、スリットＳＬｃを介して、内側部分から外側部分へ逃げる（図１７参照）。
【０１７９】
ここでは、ガードリングＧＲｃは、半導体基板１０１の深さ方向（ｚ方向）において一方の面から他方の面へ向かう途中の位置まで形成された部分を含む。そして、半導体基板１０１の深さ方向（ｚ方向）において、他方の面へ向かう途中の位置から、他方の面までの間に、上記のスリットＳＬｃが形成されている。
【０１８０】
よって、本実施形態では、チッピングがスクライブ領域ＬＡからチップ領域ＣＡへ伝搬することを好適に防止可能であるので、製品の歩留まりを向上し、高い製造効率で製造することを実現できる。
【０１８１】
＜４．その他＞
本発明の実施に際しては、上記した実施形態に限定されるものではなく、種々の変形例を採用することができる。
【０１８２】
上記の実施形態では、転送トランジスタと増幅トランジスタと選択トランジスタとリセットトランジスタとの４種を、画素トランジスタとして設ける場合について説明したが、これに限定されない。たとえば、転送トランジスタと増幅トランジスタとリセットトランジスタとの３種を、画素トランジスタとして設ける場合に適用しても良い。
【０１８３】
上記の実施形態では、１つのフォトダイオードに対して、転送トランジスタと増幅トランジスタと選択トランジスタとリセットトランジスタとのそれぞれを１つずつ設ける場合について説明したが、これに限定されない。たとえば、複数のフォトダイオードに対して、増幅トランジスタと選択トランジスタとリセットトランジスタをのそれぞれを１つずつ設ける場合に適用しても良い。
【０１８４】
また、上記の実施形態においては、カメラに本発明を適用する場合について説明したが、これに限定されない。スキャナーやコピー機などのように、固体撮像装置を備える他の電子機器に、本発明を適用しても良い。
【０１８５】
また、上記の実施形態では、半導体基板としてシリコン基板から固体撮像装置を製造する場合について説明したが、これに限定されない。いわゆるＳＯＩ基板から固体撮像装置を製造する場合に、本発明を適用しても良い。
【０１８６】
具体的には、まず、シリコン基板（図示なし）の一方の面に、酸化シリコン膜（ＢＯＸ層）（図示なし）と、単結晶シリコンからなる半導体層（図示なし）とが設けられたＳＯＩ基板を準備する。そして、そのＳＯＩ基板の半導体層（図示なし）の表面に、ガードリングやフォトダイオードなどの各部を、上記の工程１，工程２と同様な工程で形成する。そして、上記の工程３，工程４を実施して、配線層，支持基板を、ＳＯＩ基板の半導体層（図示なし）の表面に設ける。この後、上記の工程５と同様にして、ＳＯＩ基板を構成する半導体基板（図示なし）と、酸化シリコン膜（図示なし）とを順次除去する。そして、上記の工程６と同様にして、カラーフィルタ，オンチップレンズ等の各部を形成後、ダイシングして、固体撮像装置に分割する。つまり、この場合には、ＳＯＩ基板の半導体層（図示なし）が、本発明の半導体基板に対応する。
【０１８７】
また、上記の実施形態では、ガードリングと、アライメントマーク，絶縁リングを同一の工程を経て同時に形成する場合について説明したが、これに限定されない。各部を個別に形成しても良い。
【０１８８】
また、上記の実施形態では、１つ、または、２つのガードリングをスクライブ領域に設ける場合について説明したが、これに限定されない。適宜、３つ以上のガードリングを、スクライブ領域に設けてもよい。
【０１８９】
また、上記の実施形態では、アライメントマークが設けられてる部分が、半導体基板の面と同様に、平坦になるように形成されている場合について説明しているが、これに限定されない。アライメントマークが、半導体基板の面から凸状に突出するように構成してもよい。このようにすることで、アライメントマークの識別が容易になるので、位置合わせを好適に実施することができる。
【０１９０】
また、上記の実施形態では、半導体基板に設けたガードリングと、配線層内ガードリングとを、半導体基板の面方向で同様な位置になるように設ける場合について説明しているが、これに限定されない。半導体基板に設けたガードリングと、配線層内ガードリングとの位置が異なっていても良い。
【０１９１】
また、上記の実施形態では、裏面照射型のＣＭＯＳイメージセンサである固体撮像装置の場合について説明したが、これに限定されない。配線層が設けれた側の表面から入射する光をフォトダイオードが受光する「表面照射型」の場合に、本発明を適用しても良い。また、必要ならば、ＣＭＯＳイメージセンサの他に、ＣＣＤ型イメージセンサの場合に、本発明を適用しても良い。その他、固体撮像装置に限らず、種々の半導体装置の場合に、本発明を適用しても良い。
【０１９２】
なお、上記の実施形態において、固体撮像装置１，１ｂ，１ｃは、本発明の固体撮像装置，半導体装置に相当する。また、上記の実施形態において、フォトダイオード２１は、本発明の光電変換部に相当する。また、上記の実施形態において、カメラ４０は、本発明の電子機器に相当する。また、上記の実施形態において、半導体基板１０１は、本発明の半導体基板に相当する。また、上記の実施形態において、配線層１１０は、本発明の配線層に相当する。また、上記の実施形態において、アライメントマークＡＬは、本発明のアライメントマークに相当する。また、上記の実施形態において、チップ領域ＣＡは、本発明のチップ領域に相当する。また、上記の実施形態において、ガードリングＧＲ，ＧＲａ，ＧＲｂ，ＧＲｃは、本発明のガードリングに相当する。また、上記の実施形態において、パッド開口領域ＫＲは、本発明のパッド開口領域に相当する。また、上記の実施形態において、スクライブ領域ＬＡは、本発明のスクライブ領域に相当する。また、上記の実施形態において、画素Ｐは、本発明の画素に相当する。また、上記の実施形態において、画素領域ＰＡは、本発明の画素領域に相当する。また、上記の実施形態において、スリットＳＬ，ＳＬａ，ＳＬｂ，ＳＬｃは、本発明のスリットに相当する。また、上記の実施形態において、絶縁リングＺＲは、本発明の絶縁リングに相当する。
【符号の説明】
【０１９３】
１，１ｂ，１ｃ：固体撮像装置、２１：フォトダイオード、２２：転送トランジスタ、２３：増幅トランジスタ、２４：選択トランジスタ、２５：リセットトランジスタ、２６：転送線、２７：垂直信号線、２８：アドレス線、２９：リセット線、４０：カメラ、４２：光学系、４３：制御部、４４：信号処理回路、１０１：半導体基板、１１０：配線層、１１０Ｈ：配線、１１０Ｚ：絶縁層、ＡＬ：アライメントマーク、ＣＡ：チップ領域、ＣＦ：カラーフィルタ、ＦＤ：フローティングディフュージョン、ＧＲ，ＧＲａ，ＧＲｂ，ＧＲｃ：ガードリング、ＨＧ：配線層内ガードリング、ＨＴ：平坦化膜、ＫＲ：パッド開口領域、ＬＡ：スクライブ領域、ＯＣＬ：オンチップレンズ、Ｐ：画素、ＰＡ：画素領域、ＰＡＤ：パッド、ＰＳ：撮像面、ＳＡ：周辺領域、ＳＫ：支持基板、ＳＬ，ＳＬａ，ＳＬｂ，ＳＬｃ：スリット、ＳＺ：絶縁膜、ＴＲ：溝、Ｔｒ：画素トランジスタ、ＺＲ：絶縁リング
【図１】
0005630027.tif 000002
【図２】
0005630027.tif 000003
【図３】
0005630027.tif 000004
【図４】
0005630027.tif 000005
【図５】
0005630027.tif 000006
【図６】
0005630027.tif 000007
【図７】
0005630027.tif 000008
【図８】
0005630027.tif 000009
【図９】
0005630027.tif 000010
【図１０】
0005630027.tif 000011
【図１１】
0005630027.tif 000012
【図１２】
0005630027.tif 000013
【図１３】
0005630027.tif 000014
【図１４】
0005630027.tif 000015
【図１５】
0005630027.tif 000016
【図１６】
0005630027.tif 000017
【図１７】
0005630027.tif 000018
【図１８】
0005630027.tif 000019
【図１９】
0005630027.tif 000020