(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成され、ゲート電極を有するＭＩＳトランジスタと、前記半導体基板上に形成された電気ヒューズとを備えた半導体装置であって、
前記ゲート電極は、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上または上方に形成された第１のポリシリコン層と、第１のポリシリコン層上に形成された第１のシリサイド層とを有し、前記ゲート絶縁膜と前記第１のポリシリコン層との間に、金属または導電性の金属化合物からなる第１の金属含有層をさらに有し、
前記電気ヒューズは、前記半導体基板上に形成された絶縁膜と、前記絶縁膜の上に形成された第２のポリシリコン層と、前記第２のポリシリコン層上に形成された第２のシリサイド層とを有している半導体装置。
【請求項２】
請求項１に記載の半導体装置において、前記電気ヒューズを構成する前記第２のポリシリコン層にはｐ型不純物が含まれ、前記電気ヒューズがＮ型ウエルの上方に配置されていることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、前記第２のポリシリコン層中の不純物濃度と前記第１のポリシリコン層中の不純物濃度とは異なっていることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、前記第２のポリシリコン層中の不純物濃度は、前記第１のポリシリコン層中の不純物濃度よりも低いことを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、前記第２のポリシリコン層のシート抵抗は、前記第１のポリシリコン層のシート抵抗よりも高いことを特徴とする半導体装置。
【請求項６】
請求項１に記載の半導体装置において、前記第２のポリシリコン層には不純物が含まれていないことを特徴とする半導体装置。
【請求項７】
請求項１に記載の半導体装置において、前記ゲート絶縁膜及び前記絶縁膜にはhigh-k材料が含まれていることを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置において、前記ゲート絶縁膜及び前記絶縁膜はハフニウム酸化物を含んでいることを特徴とする半導体装置。
【請求項９】
請求項１に記載の半導体装置において、
前記第１の金属含有層はＴｉＮを含むことを特徴とする半導体装置。
【請求項１０】
請求項１に記載の半導体装置において、
前記第２のシリサイド層は電流によって溶断可能な溶断部を有しており、
前記電気ヒューズは前記溶断部を挟んで２つの電極を有しており、
前記電気ヒューズの一方の電極はシステムＬＳＩのロジック電源に接続されていることを特徴とする半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記電気ヒューズは、１端子を前記システムＬＳＩのロジック電源に接続されるコンタクト領域と、前記コンタクト領域と比較して狭い溶断に適した幅を有する溶断部分とを少なくとも有することを特徴とする半導体装置。
【請求項１２】
請求項１に記載の半導体装置において、
前記第１のポリシリコン層と前記第２のポリシリコン層とは構成材料が同一で膜厚が等しいことを特徴とする半導体装置。
【請求項１３】
請求項１に記載の半導体装置であって、
前記第１のシリサイド層及び前記第２のシリサイド層には、シリサイド材料として白金が含まれていることを特徴とする半導体装置。
【請求項１４】
請求項１に記載の半導体装置であって、
前記電気ヒューズに含まれる前記第２のポリシリコン層のシート抵抗は、前記ＭＩＳトランジスタのゲート電極を構成する前記第１のポリシリコン層のシート抵抗よりも１０００倍以上大きいことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の技術は、電気ヒューズを備えた半導体装置に関するものである。
【背景技術】
【０００２】
近年、各種機器はより一層の高機能化、高性能化が図られており、加えて、携帯情報機器の長時間駆動化など低消費電力への強い需要がある。高性能かつ低消費電力の機器を実現するため、最先端の半導体デバイスと、これを実現する半導体集積回路パターンの微細化をすることで、高集積化による高機能化や低消費電力化が行われている。一方、半導体集積回路パターンの微細化によってトランジスタのゲート絶縁膜が薄膜化するのにともない、トンネリング現象によるゲートリーク電流の増加が顕著な問題となる。解決策の１つとして、酸化膜の上に、誘電率の高い絶縁膜、いわゆるhigh-kゲート絶縁膜と、メタルゲート電極とを形成する技術がある。近年、high-kゲート絶縁膜とメタルゲート電極の組み合わせを、ｎチャネル型とｐチャネル型のトランジスタに適用したデュアルメタルゲート型トランジスタの開発が活発に行われている（例えば特許文献１参照)。【０００３】
システム開発に必要な要素技術、プロセッサ、メモリ、ＰＬＬ（Phase Locked Loop）回路、アナログ回路等を搭載した大規模半導体集積回路、いわゆるシステムＬＳＩでは、メモリ欠陥救済回路、ＰＬＬ、アナログ量のチューニング回路等、簡易なプログラム素子としてポリシリコン層とシリサイド層との積層構造からなるヒューズ素子（以下、電気ヒューズと記す。）が多用されている。【０００４】
この電気ヒューズの切断方法としては、両端に所定のプログラム電位を印加してシリサイド層に電流を流すことでシリサイドを凝集させて電気ヒューズの抵抗を増大させる方法等（例えば、特許文献２参照）が知られている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１９４６５２号公報
【特許文献２】特表平１１−５１２８７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
この電気ヒューズからの読み出し方法として、電気ヒューズの切断前後の抵抗値を直接検知する方法や、電気ヒューズ切断前後の中間の抵抗値を有する基準抵抗素子を別途準備し、電気ヒューズとこの基準抵抗素子の抵抗差を比較して検知する方法などがあるが、いずれの場合においてもシリサイド層とポリシリコン層のシート抵抗値の比は高い方が望ましい。【０００７】
ここで、基準抵抗素子を用いた場合の読出しは、例えば差動増幅回路を用いてヒューズが溶断しているか否かを判定することで行う。しかしながら、更にパターンの微細化が進みメタルゲート電極が導入される構造、あるいはメタルゲート電極を形成しなくとも、ポリシリコン膜のシート抵抗が低く形成される構造の場合、切断前後の抵抗値変化幅が従来プロセスの場合と比較して、シート抵抗値が低くなることに起因して、かなり狭くなってしまう。【０００８】
この時、差動増幅回路で電気ヒューズが溶断されたことを検出するためには、電気ヒューズの切断した状態としない状態との電圧差ΔＶを増やすために電流を増やす、あるいは、差動増幅回路の精度を向上することなどが必要である。しかし、電流を増やすとストレス電流により本来溶断しない電気ヒューズの断線が懸念され、差動増幅回路の精度を向上するためには通常チップサイズの増加につながる。【０００９】
本発明はこのような課題を解決するためのものであって、ポリシリコン層とシリサイド層とを有し、微細化しても安定な選択性が取れる電気ヒューズを提供することにある。
【課題を解決するための手段】
【００１０】
本発明の実施形態に係る半導体装置は、半導体基板上に形成され、ゲート電極を有するＭＩＳトランジスタと、前記半導体基板上に形成された電気ヒューズとを備えた半導体装置である。【００１１】
前記ゲート電極は、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上または上方に形成された第１のポリシリコン層と、第１のポリシリコン層上に形成された第１のシリサイド層とを有しており、前記電気ヒューズは、前記半導体基板上に形成された絶縁膜と、前記絶縁膜の上または上方に形成された第２のポリシリコン層と、前記第２のポリシリコン層上に形成された第２のシリサイド層とを有している。【００１２】
この構成によれば、電気ヒューズの第２のシリサイド層を溶断した場合に、溶断前と比べて抵抗値を大幅に上げることができるので、微細化してもヒューズが切断しているか否かの検出を容易に行うことができる。また、差動増幅回路で検出する場合であっても、差動増幅回路の検出精度を上げる必要がない。【００１３】
前記ＭＩＳトランジスタは、前記ゲート絶縁膜と前記第１のポリシリコン層との間に、金属または導電性の金属化合物からなる第１の金属含有層をさらに有していてもよく、ゲート絶縁膜はhigh-k材料を含んでいてもよい。【００１４】
この構成によれば、微細化してもトランジスタでのリーク電流の発生を抑えることができる。【００１５】
本発明の実施形態に係る半導体装置の製造方法は、半導体基板のトランジスタ形成領域上にゲート絶縁膜と、第１のポリシリコン層とを形成するとともに、前記半導体基板の電気ヒューズ形成領域上に第１の絶縁膜と、第２のポリシリコン層とを形成する工程（ａ）と、前記第２のポリシリコン層が形成された前記電気ヒューズ形成領域をマスクで覆った状態で、前記第１のポリシリコン層及び前記半導体基板の前記トランジスタ形成領域に不純物イオンを注入する工程（ｂ）と、前記第１のポリシリコン層上に第１のシリサイド層を形成するとともに、前記第２のポリシリコン層上に第２のシリサイド層を形成する工程（ｃ）とを備えている。【００１６】
この方法によれば、第１のポリシリコン層と第２のポリシリコン層とを同じ工程で形成できるため工程数を増加させることがなく、トランジスタ形成領域に不純物を導入する際に第２のポリシリコン層には不純物が導入されないので、第２のポリシリコン層のシート抵抗を第１のポリシリコン層のシート抵抗よりも高くすることができる。その結果、溶断後の電気ヒューズの抵抗値を溶断前と比べて非常に大きくすることができる。
【発明の効果】
【００１７】
本発明の実施形態に係る半導体装置によれば、微細化が進む先端プロセスにおいて、メタルゲート構造となった場合や、ポリシリコン層が金属層等の影響により低抵抗化した場合でも、ヒューズ素子のポリシリコン部分だけは高抵抗化することが可能になる。よって、溶断後の電気ヒューズの抵抗値を溶断前と比べて非常に大きくすることができる。
【図面の簡単な説明】
【００１８】
【図１】図１は、ゲート電極にメタルゲート構造を適用したｐチャネル型ＭＩＳトランジスタと電気ヒューズとを有する半導体装置を示す断面図である。
【図２】図２は、電気ヒューズの読み出し回路の例を示す図である。
【図３】図３（ａ）〜（ｃ）は、実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】図４（ａ）〜（ｄ）は、実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】図５は、実施形態の第１の変形例に係る半導体装置を示す断面図である。
【図６】図６（ａ）〜（ｃ）は、第１の変形例に係る半導体装置の製造方法を示す断面図である。
【図７】図７（ａ）〜（ｃ）は、第１の変形例に係る半導体装置の製造方法を示す断面図である。
【図８】図８（ａ）〜（ｃ）は、第１の変形例に係る半導体装置の製造方法を示す断面図である。
【図９】図９は、実施形態の第２の変形例に係る半導体装置を示す断面図である。
【図１０】図１０は、電気ヒューズを基板上方から見た平面図を示す。
【発明を実施するための形態】
【００１９】
（実施形態）
以下、本発明の一実施形態に係る電気ヒューズ及びその製造方法について図面を参照しながら説明する。
【００２０】
図１は、ゲート電極にメタルゲート構造を適用したｐチャネル型ＭＩＳトランジスタと、電気ヒューズとを有する半導体装置を示す断面図である。
【００２１】
同図に示すように、半導体基板１００は、ＰＭＩＳトランジスタ形成領域１２１と電気ヒューズ形成領域１２２とを有している。ＰＭＩＳトランジスタ形成領域１２１上にはｐチャネル型ＭＩＳトランジスタが形成されており、電気ヒューズ形成領域１２２上には電気ヒューズが形成されている。
【００２２】
ｐチャネル型ＭＩＳトランジスタは、半導体基板１００上に形成されたｎ型ウェル１０５と、ｎ型ウェル上に形成されたゲート絶縁膜１０１ａと、ゲート絶縁膜１０１ａ上に形成された例えば窒化チタン（ＴｉＮ）からなる金属層（第１の金属含有層）１０２ａと、金属層１０２ａ上に形成されたポリシリコン層１０３ａと、ポリシリコン層１０３ａ上に形成されたシリサイド層１０４ａとを有している。ゲート絶縁膜１０１ａは例えば酸化ハフニウムに代表されるhigh-k材料を含んでおり、シリコンや窒素をさらに含んでいてもよい。金属層１０２ａ、ポリシリコン層１０３ａ、及びシリサイド層１０４ａはｐチャネル型ＭＩＳトランジスタのゲート電極１５２を構成している。ポリシリコン層１０３ａはｐ型不純物を含んでいる。
【００２３】
また、ｐチャネル型ＭＩＳトランジスタは、ゲート電極１５２の側面上に形成された絶縁性の保護膜１３２ａと、ゲート電極１５２の側面上に保護膜１３２ａを挟んで設けられたサイドウォール絶縁膜１３４ａと、ｎ型ウェル１０５のうちゲート電極１５２の両側方に位置する領域に形成され、ｐ型不純物を含むソース／ドレイン領域１３０と、ｎ型ウェル１０５のうち保護膜１３２ａの下で且つソース／ドレイン領域１３０の内側に形成され、ソース／ドレイン領域１３０よりも低濃度のｐ型不純物を含むエクステンション領域１２８と、ライナー絶縁膜１５０とを有している。また、分離絶縁膜１１６がｎ型ウェル１１５内にＳＴＩ（Shallow Trench Isolation）法等により設けられている。
【００２４】
電気ヒューズは、分離絶縁膜１１６上に形成された絶縁膜１０１ｂと、絶縁膜１０１ｂ上に形成された例えばＴｉＮからなる金属層（第２の金属含有層）１０２ｂと、金属層１０２ｂ上に形成されたポリシリコン層１０３ｂと、ポリシリコン層１０３ｂ上に形成されたシリサイド層１０４ｂとを有している。
【００２５】
絶縁膜１０１ｂはゲート絶縁膜１０１ａと同じ材料で構成され、ゲート絶縁膜１０１ａと同じ膜厚を有しており、例えばhigh-k材料を含んでいる。金属層１０２ｂはＴｉＮなど金属層１０２ａと同じ材料で構成され、金属層１０２ａと同じ膜厚を有している。ポリシリコン層１０３ｂはポリシリコン層１０３ａとほぼ同じ膜厚を有しているが、ｐ型不純物濃度はポリシリコン層１０３ａより低く、実質的にｐ型不純物を含んでいない。シリサイド層１０４ｂは、シリサイド層１０４ａと同じ材料で構成されており、ほぼ同じ膜厚を有している。
【００２６】
また、電気ヒューズは、金属層１０２ｂ、ポリシリコン層１０３ｂ、及びシリサイド層１０４ｂの側面上に形成された保護膜１３２ｂと、金属層１０２ｂ、ポリシリコン層１０３ｂ、及びシリサイド層１０４ｂの側面上に保護膜１３２ｂを挟んで設けられたサイドウォール絶縁膜１３４ｂと、上述のライナー絶縁膜１５０とを有している。電気ヒューズのポリシリコン層１０３ｂ及びシリサイド層１０４ｂは、基板上方から見たときの幅が他の部分より狭くなっている部分を有している。この狭くなっている部分が溶断部となる。
【００２７】
図１０に電気ヒューズの基板上方から見た平面図を示す。電気ヒューズは電源あるいは溶断用トランジスタと電気的に接続し、その接続抵抗を低位とするため、電気ヒューズ電源側のコンタクト領域１００１と、電気ヒューズ溶断用トランジスタ側のコンタクト領域１００３とを有し、これらの領域は実際に溶断される電気ヒューズ１００２とは別に大きな領域を占めている。結果的に電気ヒューズ領域１００２の形状は溶断するのに適切に設計されるため、電気ヒューズ１００２の幅はコンタクト領域１００１、１００３の幅と比較して狭くなる。
【００２８】
半導体装置の駆動中に電気ヒューズに許容量以上の電流が流れると、抵抗によって生じた熱によりシリサイド層（の溶断部）が溶断する。溶断後は金属層１０２ｂ及びポリシリコン層１０３ｂにのみ電流が流れるので、溶断前と比べて電気抵抗が非常に大きくなる。この電気抵抗の差は種々の方法により読み出されるが、例えば、基準抵抗素子と差動増幅回路を用いて検出される。
【００２９】
図２は、電気ヒューズの読み出し回路の例を示す図である。
【００３０】
この回路では、電気ヒューズ２０１の一端に電源電圧ＶＤＤが印加され、他端に読み出しパストランジスタ２０３の第１端子（ドレイン）が接続されている。読み出しパストランジスタ２０３の第２端子（ソース）は接地に接続されており、ゲート電極は読み出し端子に接続されている。
【００３１】
また、基準抵抗素子２０２の一端に電源電圧ＶＤＤが印加され、他端に読み出しパストランジスタ２０４の第１端子（ドレイン）が接続されている。読み出しパストランジスタ２０４の第２端子（ソース）は接地に接続されており、ゲート電極は読み出し端子に接続されている。
【００３２】
電気ヒューズ２０１と読み出しパストランジスタ２０３との間のノードは差動増幅回路２０５の第１入力端子に接続され、基準抵抗素子２０２と読み出しパストランジスタ２０４との間のノードは差動増幅回路２０５の第２入力端子に接続される。
【００３３】
この読み出し回路では、読み出し端子に印加される読み出し信号がhighレベルになると電気ヒューズ２０１と読み出しパストランジスタ２０３の間に電位Ｖａが形成され、基準抵抗素子２０２と読み出しパストランジスタ２０４の間に電位Ｖｂが形成される。このＶａとＶｂは差動増幅回路２０５に入力される。従って、電気ヒューズ２０１と基準抵抗素子２０２の抵抗値の差を差動増幅回路２０５によって電圧に変換され、この変化を検出することで電気ヒューズ２０１の状態が検出される。本実施形態の電気ヒューズは溶断の前後で抵抗値の変化が大きいので、差動増幅回路２０５のサイズを大きくする必要がない。
【００３４】
次に、本実施形態の半導体装置の製造方法について説明する。
【００３５】
図３（ａ）〜（ｃ）、図４（ａ）〜（ｄ）は、本実施形態の半導体装置の製造方法を示す断面図である。各図の左図はＰＭＩＳトランジスタ形成領域１２１を示し、右図は電気ヒューズ形成領域１２２を示している。
【００３６】
まず、図３（ａ）に示すように、ｐ型シリコン等からなる半導体基板１００のＰＭＩＳトランジスタ形成領域１２１にｎ型ウェル１０５を、電気ヒューズ形成領域１２２にｎ型ウェル１１５を形成するとともに、半導体基板１００の上部にＳＴＩにより分離絶縁膜１１６を形成する。なお、電気ヒューズはシリコン酸化膜である分離絶縁膜１１６上に形成する。
【００３７】
次いで、半導体基板１００及び分離絶縁膜１１６の上面上に絶縁膜１０１を形成してから、窒素雰囲気中でＴｉのスパッタ法により基板全面（絶縁膜１０１）上に第１のゲート電極膜であるＴｉＮ層１０２を５〜２０ｎｍ程度の厚さで堆積する。次に、第２のゲート電極膜であるポリシリコン層１０３をＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition)法により、基板全面（ＴｉＮ層１０２）上に５０〜１２０ｎｍ程度の厚さで堆積する。ポリシリコン層１０３は例えば、故意に不純物をドーピングしないノンドープシリコン膜とする。ノンドープシリコン膜は、熱処理工程を経てもシート抵抗は１０００ＫΩ／□以上の高い抵抗値を示すので、電気ヒューズに適している。
【００３８】
次いで、図３（ｂ）に示すように、フォトリソグラフィ技術を利用して、ポリシリコン層１０３、ＴｉＮ層１０２を選択的にエッチングしてｎ型ウェル１０５上にはゲート絶縁膜１０１ａ、金属層１０２ａ、ポリシリコン層１０３ａを形成し、分離絶縁膜１１６上には絶縁膜１０１ｂ、金属層１０２ｂ、ポリシリコン層１０３ｂを形成する。
【００３９】
次に、図３（ｃ）に示すように、ＣＶＤ法により基板全面上に絶縁膜（例えば、膜厚５〜１０ｎｍのシリコン酸化膜）を堆積してから異方性ドライエッチングを行うことにより、金属層１０２ａ及びポリシリコン層１０３ａの側面上に保護膜１３２ａを形成するとともに、金属層１０２ｂ及びポリシリコン層１０３ｂの側面上に保護膜１３２ｂを形成する。
【００４０】
次いで、図４（ａ）に示すように、少なくとも電気ヒューズ形成領域の上方を覆うように形成したフォトレジスト１４０をマスクとしてｐ型不純物をイオン注入し、ｎ型ウェル１０５のうち金属層１０２ａ及びポリシリコン層１０３ａの両側方であって保護膜１３２ａの下の位置にエクステンション領域１２８を形成する。このとき、ポリシリコン層１０３ａにもｐ型不純物が導入される。一方、電気ヒューズを構成するポリシリコン層１０３ｂはフォトレジスト１４０で覆われているため、ポリシリコン層１０３にｐ型不純物は導入されず、高抵抗を維持することができる。
【００４１】
次いで、図４（ｂ）に示すように、フォトレジスト１４０を除去した後、ＣＶＤ法により基板全面上に絶縁膜（例えば、２０〜４０ｎｍのシリコン窒化膜）を堆積し、異方性ドライエッチングを行うことにより保護膜１３２ａ上にサイドウォール絶縁膜１３４ａを形成し、保護膜１３２ｂ上にサイドウォール絶縁膜１３４ｂを形成する。
【００４２】
次に、図４（ｃ）に示すように、少なくとも電気ヒューズ形成領域を覆うように形成したフォトレジストをマスクとして、半導体基板１００のＰＭＩＳトランジスタ形成領域１２１にｐ型不純物をイオン注入し、ソース／ドレイン領域１３０を形成する。このとき、ポリシリコン層１０３ａにもｐ型不純物が導入される。一方、電気ヒューズを構成するポリシリコン層１０３ｂはフォトレジストで覆われているため、ポリシリコン層１０３ｂに不純物は導入されず、高抵抗を維持することができる。つまり、ドーピングしなければ、シート抵抗が１０００ｋΩ／□以上のポリシリコン層を形成することが可能である。
【００４３】
本実施形態では、電気ヒューズを構成するポリシリコン層１０３ｂには不純物をドーピングしていないが、その他に、ポリシリコン層１０３ｂにＡｓ（砒素）やＰ（リン）などのｎ型不純物をイオン注入したり、Ｂ（ボロン）やＩｎ（インジウム）などのｐ型不純物をイオン注入したり、あるいは、両方の不純物をイオン注入するなどしてもよい。この場合でも、シリサイド膜の溶断により抵抗値は上昇するので、電気ヒューズとしての機能を発揮することが可能である。トランジスタのゲート電極を構成するポリシリコン層１０３ａに高濃度ドーピングしても、電気ヒューズを構成するポリシリコン層１０３ｂには上記の注入方法でシート抵抗を制御し、シリサイド層を溶断した場合としていない場合とでシート抵抗の比率を変化させることが可能になる。
【００４４】
ポリシリコン層１０３ｂの抵抗値をより小さくして配線として使用する場合には、不純物濃度を１×１０２０／ｃｍ３以上となるようイオン注入すれば、シート抵抗を３０〜１００Ω／□程度とすることも可能である。通常、電気ヒューズのポリシリコン層１０３ｂのシート抵抗とトランジスタゲート部のポリシリコン層１０３ａのシート抵抗との比は大きくするほうが望ましいが、ある程度の比率であればよく、回路設計の都合により適切な値になるよう選択すればよい。
【００４５】
次いで、スパッタ法により基板全面上に例えば厚さ１０ｎｍ程度のＮｉ（ニッケル）からなる金属層を堆積する。この金属層の材料としてはＣｏ（コバルト）、Ｔｉ、Ｐｔ（プラチナ）、およびその化合物などを用いてもよく、厚さは５〜１５ｎｍ程度であればよい。次いで、図４（ｄ）に示すように、熱処理を施して金属層の一部をシリサイド化した後、未反応の金属材料を除去することにより、トランジスタのポリシリコン層１０３ａ上にシリサイド層１０４ａを形成し、電気ヒューズのポリシリコン層１０３ｂ上にシリサイド層１０４ｂを形成する。シリサイド層はソース／ドレイン領域１３０上にも形成される。
【００４６】
本実施形態では、シリサイド層１０４ａ、１０４ｂのシート抵抗は１０Ω／□程度よりも小さくすることができる。一方、ポリシリコン層１０３ｂの抵抗値が高い（ノンドープ）の場合には、メタルゲートのシート抵抗はほとんど金属膜のシート抵抗に依存して３０Ω／□程度となるので、金属層１０２ｂとポリシリコン層１０３ｂとシリサイド層１０４ｂとの積層構造を有する電気ヒューズにおいて、ヒューズの切断により抵抗値は約４倍になる。これに対し、ポリシリコン層１０３ｂの抵抗値が低い場合（例えば３０Ω／□程度）であっても、ヒューズの切断により抵抗値は約２．５倍以上になるので、どちらの場合であっても差動増幅回路の面積が大きく変ることはない。
【００４７】
本実施形態の製造方法によれば、トランジスタのゲート電極を構成するポリシリコン層１０３ａと電気ヒューズを構成するポリシリコン層１０３ｂとを同時に形成しつつ、不純物濃度を異なるものとすることができる。そのため、製造コストの増加を抑えた上で、溶断後の電気ヒューズの抵抗値を高くすることができ、電気ヒューズの溶断の前後での抵抗値の差を大きくすることができる。
【００４８】
本実施形態に係る半導体装置及び製造方法では、電気ヒューズの金属層１０２ｂの構成材料として、ｐチャネル型ＭＩＳトランジスタのゲート電極を構成する金属層１０２ａと同じＴｉＮを使用している。しかし、ｎチャネル型ＭＩＳトランジスタとｐチャネル型ＭＩＳトランジスタとで異なる材料からなる金属層を使用する場合には、電気ヒューズの金属層として、抵抗値の高い方の金属層と同じ構成をとることを選択することにより、電気ヒューズのシリサイド層１０４ｂを溶断したときの抵抗値の変化を大きくすることができる。
【００４９】
また、上述の製造方法によれば、電気ヒューズの構成をｐチャネル型ＭＩＳトランジスタのゲート電極と同様にしているので、工程数を増加させることがない。
【００５０】
また、本実施形態の半導体装置によれば、プログラム後の状態で電気ヒューズの抵抗値を高くしつつ、プログラムに要する時間を短縮することができる。プログラムに必要な電圧を低くすることもでき、システムＬＳＩで使用する最小のトランジスタを介して独立電源端子から供給される電源電圧を用いなくても、ヒューズを切断することが可能となる。
【００５１】
また、本実施形態の半導体装置によれば、絶縁膜１０１ｂ、金属層１０２ｂ、ポリシリコン層１０３ｂ、シリサイド層１０４ｂ、保護膜１３２ｂ、サイドウォール絶縁膜１３４ｂの構成がｐチャネル型ＭＩＳトランジスタのそれぞれに対応する部材と同様であるので、ｐチャネル型ＭＩＳトランジスタと同時に電気ヒューズを作製することができ、製造コストの増加を抑えることができる。
【００５２】
また、金属層１０２ａ、１０２ｂの構成材料はＴｉＮ以外の金属または導電性の金属化合物であればよい。また、金属層１０２ａ、１０２ｂは導電性であれば、一部にＴｉＮを含む構成であってもよい。
【００５３】
また、シリサイド層１０４ａ、１０４ｂには白金が含まれていてもよい。
【００５４】
なお、電気ヒューズには絶縁膜１０１ｂが設けられているので必ずしも分離絶縁膜１１６上に設けられていなくてもよい。
【００５５】
また、電気ヒューズの一方の電極はシステムＬＳＩのロジック電源に接続されていてもよい。ここで、「システムＬＳＩのロジック電源」は、システムＬＳＩ内部のロジック回路部への供給される電源である、と定義する。印加電圧がロジック電源に接続されるトランジスタを介して供給される場合、（１）トランジスタ寸法を小さくすることができ、回路面積を格段に小さくできる、（２）ロジック電源に接続され、電源配線がチップ内部に多量に配線されているため、電気ヒューズの回路を配置する制約がほぼなくなる、（３）電源インピーダンスが低く安定する、といった利点がある。
【００５６】
また、ポリシリコン層１０３ｂ中の不純物濃度（ｐ型不純物濃度）がポリシリコン層１０３ａ中の不純物濃度（ｐ型不純物濃度）より高い場合であっても、電気ヒューズの溶断前後の抵抗値の変化は十分に検出可能な大きさを示すので問題ない。
【００５７】
−実施形態の第１の変形例−
図５は、本発明の実施形態の第１の変形例に係る半導体装置を示す断面図である。本変形例に係る半導体装置は、ｐチャネル型ＭＩＳトランジスタと電気ヒューズを備えている。本変形例に係る半導体装置が図１に示す半導体装置と異なる点は、電気ヒューズに金属層１０２ｂが設けられていないことである。これ以外の構成は図１に示す半導体装置と同様であるので、図５においては図１と同じ構成部材は同じ符号を付して説明を簡略化または省略する。
【００５８】
上述したように、本変形例に係る半導体装置において、電気ヒューズは、絶縁膜１０１ｂと、絶縁膜１０１ｂ上に形成されたポリシリコン層１０３ｂと、ポリシリコン層１０３ｂ上に形成されたシリサイド層１０４ｂと、保護膜１３２ｂと、サイドウォール絶縁膜１３４ｂとを有している。
【００５９】
次に、本変形例に係る半導体装置の製造方法について説明する。図６（ａ）〜（ｃ）、図７（ａ）〜（ｃ）、図８（ａ）〜（ｃ）は、本変形例に係る半導体装置の製造方法を示す断面図である。各図の左図はＰＭＩＳトランジスタ形成領域１２１を示し、右図は電気ヒューズ形成領域１２２を示している。
【００６０】
まず、図６（ａ）に示すように、ｐ型シリコン等からなる半導体基板１００のＰＭＩＳトランジスタ形成領域１２１にｎ型ウェル１０５を、電気ヒューズ形成領域１２２にｎ型ウェル１１５を形成するとともに、半導体基板１００の上部にＳＴＩにより分離絶縁膜１１６を形成する。なお、電気ヒューズはシリコン酸化膜である分離絶縁膜１１６上に形成する。
【００６１】
次いで、半導体基板１００及び分離絶縁膜１１６の上面上に絶縁膜１０１を形成してから、ＣＶＤ法により基板全面（絶縁膜１０１）上に第１のゲート電極膜であるＴｉＮ層１０２を５〜２０ｎｍ程度の厚さで堆積する。
【００６２】
次に、図６（ｂ）に示すように、基板上に少なくとも電気ヒューズ形成領域以外の領域を覆うように形成したレジスト３０１をマスクとして、ＴｉＮ層１０２を硫酸加水（硫酸と過酸化水素水を混合したもの）を用いて選択的に除去する。
【００６３】
次いで、図６（ｃ）に示すように、レジスト３０１を除去した後、第２のゲート電極膜としてＬＰ−ＣＶＤ法によりポリシリコン層１０３を基板の全面上に５０〜１２０ｎｍ程度の厚さで堆積する。ポリシリコン層１０３は例えば、故意に不純物をドーピングしないノンドープシリコン膜とする。ノンドープシリコン膜は、熱処理工程を経てもシート抵抗は１０００ＫΩ／□以上の高い抵抗値を示すので、電気ヒューズに適している。
【００６４】
次に、図７（ａ）に示すように、フォトリソグラフィ技術を利用して、ポリシリコン層１０３、ＴｉＮ層１０２を選択的にエッチングしてｎ型ウェル１０５上にはゲート絶縁膜１０１ａ、金属層１０２ａ、ポリシリコン層１０３ａを形成し、分離絶縁膜１１６上には絶縁膜１０１ｂ、ポリシリコン層１０３ｂを形成する。このとき、ＴｉＮ層１０２をエッチングする期間には、電気ヒューズ形成領域上の絶縁膜１０１がオーバーエッチングされることになる。その結果、絶縁膜１０１が薄膜化し、分離絶縁膜１１６の上面が露出する場合があるが、ヒューズ特性への影響は無い。
【００６５】
次に、図７（ｂ）に示すように、ＣＶＤ法により基板全面上に絶縁膜（例えば、膜厚５〜１０ｎｍのシリコン酸化膜）を堆積してから異方性ドライエッチングを行うことにより、金属層１０２ａ及びポリシリコン層１０３ａの側面上に保護膜１３２ａを形成するとともに、ポリシリコン層１０３ｂの側面上に保護膜１３２ｂを形成する。
【００６６】
次に、図７（ｃ）に示すように、少なくとも電気ヒューズ形成領域の上方を覆うように形成したフォトレジスト３０３をマスクとしてｐ型不純物をイオン注入し、ｎ型ウェル１０５のうち金属層１０２ａ及びポリシリコン層１０３ａの両側方であって保護膜１３２ａの下の位置にエクステンション領域１２８を形成する。このとき、ポリシリコン層１０３ａにもｐ型不純物が導入される。一方、電気ヒューズを構成するポリシリコン層１０３ｂはフォトレジスト１４０で覆われているため、ポリシリコン層１０３にｐ型不純物は導入されず、高抵抗を維持することができる。
【００６７】
次に、図８（ａ）に示すように、フォトレジスト３０３を除去した後、ＣＶＤ法により基板全面上に絶縁膜（例えば、２０〜４０ｎｍのシリコン窒化膜）を堆積し、異方性ドライエッチングを行うことにより保護膜１３２ａ上にサイドウォール絶縁膜１３４ａを形成し、保護膜１３２ｂ上にサイドウォール絶縁膜１３４ｂを形成する。
【００６８】
次いで、図８（ｂ）に示すように、少なくともヒューズパターン領域を覆うように形成したフォトレジストをマスクとして、半導体基板１００のＰＭＩＳトランジスタ形成領域１２１にｐ型不純物をイオン注入し、ソース／ドレイン領域１３０を形成する。このとき、ポリシリコン層１０３ａにもｐ型不純物が導入される。一方、電気ヒューズを構成するポリシリコン層１０３ｂはフォトレジストで覆われているため、ポリシリコン層１０３ｂに不純物は導入されず、高抵抗を維持することができる。つまり、ドーピングしなければ、シート抵抗が１０００ｋΩ／□以上のポリシリコン層を形成することが可能である。
【００６９】
次に、図８（ｃ）に示すように、スパッタ法により基板全面上に例えば厚さ１０ｎｍ程度のＮｉ（ニッケル）からなる金属層を堆積する。この金属層の材料としてはＣｏ（コバルト）、Ｔｉ、Ｐｔ（プラチナ）、およびその化合物などを用いてもよく、厚さは５〜１５ｎｍ程度であればよい。次いで、熱処理を施して金属層の一部をシリサイド化した後、未反応の金属材料を除去することにより、トランジスタのポリシリコン層１０３ａ上にシリサイド層１０４ａを形成し、電気ヒューズのポリシリコン層１０３ｂ上にシリサイド層１０４ｂを形成する。シリサイド層はソース／ドレイン領域１３０上にも形成される。
【００７０】
本変形例に係る半導体装置によれば、電気ヒューズのシリサイド層１０４ｂを溶断すると、電気ヒューズの抵抗はポリシリコン層１０３ｂだけの抵抗となる。電気ヒューズのポリシリコン層１０３ｂに不純物をイオン注入しても、溶断により抵抗値を溶断前の３０〜１００倍にすることが可能で、ポリシリコン層１０３ｂをノンドープとした場合には、溶断後の抵抗値を溶断前の１０００倍以上とすることも可能である。回路の設計指針により、溶断したヒューズにもある程度の電流を流す方が、安定した差動増幅出力を得られる場合もある。
【００７１】
このように、本変形例に係る半導体装置によれば、電気ヒューズに金属層を設けないことにより、電気ヒューズの溶断前と溶断後の抵抗値の変化を大きくすることができる。
【００７２】
−実施形態の第２の変形例−
図９は、本発明の実施形態の第２の変形例に係る半導体装置を示す断面図である。本変形例に係る半導体装置は、ｐチャネル型ＭＩＳトランジスタと電気ヒューズを備えている。本変形例に係る半導体装置が図５に示す半導体装置と異なる点は、ｐチャネル型ＭＩＳトランジスタに金属層１０２ａが設けられていないことである。ゲート絶縁膜１０１ａおよび絶縁膜１０１ｂはhigh-k材料を含んでいてもよいが、シリコン酸化膜で構成されていてもよい。これ以外の構成は図５に示す半導体装置と同様であるので、図９においては図５と同じ構成部材は同じ符号を付して説明を簡略化または省略する。
【００７３】
本変形例に係る半導体装置において、ｐチャネル型ＭＩＳトランジスタのゲート電極１５２は、ゲート絶縁膜１０１ａ上に形成されたポリシリコン層１０３ａとポリシリコン層１０３ａ上に形成されたシリサイド層１０４ａとで構成されている。
【００７４】
電気ヒューズは、絶縁膜１０１ｂと、絶縁膜１０１ｂ上に形成されたポリシリコン層１０３ｂと、ポリシリコン層１０３ｂ上に形成されたシリサイド層１０４ｂと、保護膜１３２ｂと、サイドウォール絶縁膜１３４ｂとを有している。
【００７５】
本変形例に係る半導体装置の製造方法は、絶縁膜１０１をシリコン酸化物で構成することと、ＴｉＮ層１０２を形成する工程を行わないこと以外は第１の変形例に係る製造方法と同様である。すなわち、ノンドープのポリシリコン層１０３をＬＰ−ＣＶＤ法で形成した後に、電気ヒューズ形成領域上のポリシリコン層１０３ｂを覆った状態でポリシリコン層１０３ａに不純物を注入している。このように、本変形例に係る方法によれば、電気ヒューズを構成するポリシリコン層１０３ｂに含まれる不純物濃度を制御できるので、不純物濃度を極めて小さくすることもできる。例えば、ポリシリコン層１０３ｂのシート抵抗を１０００ｋΩ／□以上とすることもできる。また、電気ヒューズが金属層を有していないので、溶断前と溶断後の抵抗値の変化を図１に示す半導体装置よりも大きくすることができる。
【００７６】
本変形例に係る半導体装置では電気ヒューズを構成するポリシリコン層１０３ｂには不純物をドーピングしていないが、その他に、ポリシリコン層１０３ｂにＡｓやＰなどのｎ型不純物をイオン注入したり、ＢやＩｎなどのｐ型不純物をイオン注入したり、あるいは、両方の不純物をイオン注入するなどしてもよい。この場合でも、シリサイド膜の溶断により抵抗値は上昇するので、電気ヒューズとしての機能を発揮することが可能である。トランジスタのゲート電極を構成するポリシリコン層１０３ａに高濃度ドーピングしても、電気ヒューズを構成するポリシリコン層１０３ｂには上記の注入方法でシート抵抗を制御し、シリサイド層を溶断した場合としていない場合とでシート抵抗の比率を変化させることが可能になる。
【００７７】
ポリシリコン層１０３ｂの抵抗値をより小さくして配線として使用する場合には、不純物濃度を１×１０２０／ｃｍ３以上となるようイオン注入すれば、シート抵抗を３０〜１００Ω／□程度とすることも可能である。通常、電気ヒューズのポリシリコン層１０３ｂのシート抵抗とトランジスタゲート部のポリシリコン層１０３ａのシート抵抗との比は大きくするほうが望ましいが、ある程度の比率であればよく、回路設計の都合により適切な値になるよう選択すればよい。
【００７８】
以上で説明した半導体装置は本発明の実施形態の一例であり、各部材の構成材料や厚さ、不純物濃度などは本発明の趣旨を逸脱しない範囲で適宜変更可能である。例えば、電気ヒューズの構成をｎチャネル型ＭＩＳトランジスタのゲート電極と同じにしてもよい。
【産業上の利用可能性】
【００７９】
以上説明したように、本発明は、例えば微細化が進む先端プロセスにおいて、プロセッサ、メモリ、ＰＬＬ回路等を搭載したシステムＬＳＩに用いることができる。
【符号の説明】
【００８０】
１００      半導体基板
１０１      絶縁膜
１０１ａ    ゲート絶縁膜
１０１ｂ    絶縁膜
１０２      ＴｉＮ層
１０２ａ、１０２ｂ    金属層
１０３、１０３ａ、１０３ｂ      ポリシリコン層
１０４ａ、１０４ｂ      シリサイド層
１０５、１１５      ｎ型ウェル
１１６      分離絶縁膜
１２１      ＰＭＩＳトランジスタ形成領域
１２２      電気ヒューズ形成領域
１２８      エクステンション領域
１３０      ソース／ドレイン領域
１３２ａ、１３２ｂ    保護膜
１３４ａ、１３４ｂ    サイドウォール絶縁膜
１４０、３０３      フォトレジスト
１５０      ライナー絶縁膜
１５２      ゲート電極
２０１      電気ヒューズ
２０２      基準抵抗素子
２０３、２０４      読み出しパストランジスタ
２０５      差動増幅回路
３０１      レジスト
１００１、１００３    コンタクト領域
１００２     電気ヒューズ
【図１】
0005478626.tif 000002
【図２】
0005478626.tif 000003
【図３】
0005478626.tif 000004
【図４】
0005478626.tif 000005
【図５】
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【図６】
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【図７】
0005478626.tif 000008
【図８】
0005478626.tif 000009
【図９】
0005478626.tif 000010
【図１０】
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