(57)【特許請求の範囲】
【請求項１】
搬送波を間接合成するシンセサイザと、
既定のフレーム構成によるベースバンド信号を生成するＤＳＰと、
前記ベースバンド信号で前記搬送波を変調することにより変調波を生成する変調器とを備え、前記シンセサイザと前記ＤＳＰと前記変調器とが共通のバスを介して接続されたプロセッサの配下で連係する通信装置であって、
前記バス上に配置され、かつ前記バスのマスターとなり得る演算手段を有し、
前記シンセサイザは、
前記フレーム構成の下で前記変調波が送信されるべき期間の長さより短い周期で、前記バスを介して前記演算手段に、前記間接合成におけるロックアップ状態か否かを示す第一の２値情報をＤＭＡ転送し、
前記ＤＳＰは、
前記周期で前記バスを介して前記演算手段に、前記フレーム構成の下で前記期間に該当するか否かを示す第二の２値情報をＤＭＡ転送し、
前記演算手段は、
前記周期で、前記第一の２値情報と前記第二の２値情報との論理積をとることにより前記変調波の送信の許否を示す情報を求め、前記バスを介して前記変調器に前記情報をＤＭＡ転送する
ことを特徴とする通信装置。
【請求項２】
請求項１に記載の通信装置において、
前記演算手段は、
前記バスを介するＤＭＡ転送を統括するＤＭＡ制御手段に組み込まれた
ことを特徴とする通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信装置に関する。
【背景技術】
【０００２】
国際海事衛星機構(International Maritime Satellite Organization)が中核となって運営され、かつ静止衛星を介して提供されている電話、テレックス、データ通信等の衛星通信サービスは、船舶だけではなく、航空機や報道等の分野でも利用されている。
【０００３】
図３は、衛星通信に供される端末の送信系の構成例を示す図である。
図において、周波数シンセサイザ（ＰＬＬ）３１のアナログ出力は直交変調器（ＭＯＤ）３２の搬送波入力に接続され、その周波数シンセサイザ３１の制御出力はＤＳＰ３３の対応する入力ポートに接続される。ＤＳＰ３３のアナログ出力は直交変調器３２の変調入力に接続され、その直交変調器３２の出力は、図示されない送信部に接続される。上記周波数シンセサイザ３１および直交変調器３２のバス端子は、汎用入出力ポート（ＧＰＩＯ）３１ＧＰ、３２ＧＰをそれぞれ介してバス３４に接続される。このバス３４には、ＤＳＰ３３のバス端子に併せて、ＤＭＡ制御部３５およびプロセッサ３６のバス端子が接続される。
【０００４】
このような構成の送信系では、ＤＭＡ制御部３５は、プロセッサ３６の配下で作動し、周波数シンセサイザ３１、ＤＳＰ３３および直交変調器３２の相互間でそのバス３４を介して行われるＤＭＡ転送の仲立ちを行う。
周波数シンセサイザ３１は、ＤＳＰ３３またはプロセッサ３６からバス３４を介して与えられる指示の下で、規定の周波数の搬送波信号を間接周波数合成方式に基づいて合成し、直交変調器３２に引き渡す。
【０００５】
さらに、周波数シンセサイザ３１は、このような間接周波数合成方式に基づく搬送波信号の合成が定常的に行われている状態で論理値が「１」となり、その他の状態で論理値が「０」となるＬＤ信号をＤＳＰ３３に引き渡す。ここに、「ＬＤ信号」は、上記間接周波数合成方式を実現する位相同期ループがロックアップ状態となったか否かを示す。
【０００６】
ＤＳＰ３３は、内蔵された主記憶の所定の記憶領域に配置され、かつ静止衛星に向けてバースト状の送信波が送信されるべき期間であるか否かを所定の周期τで示す二値情報の列ｂ１〜ｂｎが予め格納されたテーブル３３ｔを有する。なお、このような二値情報の列ｂ１〜ｂｎの個々の論理値は、上記期間には「１」となり、その期間に該当しないガードタイムには「０」となる。
【０００７】
さらに、ＤＳＰ３３は、所望の伝送情報を含み、かつプロセッサ３６が行うチャネル制御の下で静止衛星に向けて送信されるべきフレームを示すベースバンド信号を生成し、かつ並行して以下の処理を行う。
(1) 静止衛星との間に形成されるアップリンクとのフレーム同期をはかり、そのフレーム同期の下でテーブル３３ｔから二値情報の列ｂ１〜ｂｎを順次読み出す。
(2) 上記二値情報の列ｂ１〜ｂｎのそれぞれと、既述のＬＤ信号の論理値との論理積をとり、これらの論理積の列（以下、「送信制御信号」という。）を直交変調器３２に与える。
【０００８】
すなわち、このような送信制御信号の論理値は、既述のガードタイムに該当しない期間であって、周波数シンセサイザ３１によって搬送波信号が定常的に行われている期間には「１」となるが、その他の期間には「０」となる。
【０００９】
直交変調器３２は、上記の送信制御信号の論理値が「１」である期間には、既述の搬送波信号をベースバンド信号で直交変調することにより、変調波信号を生成する。なお、このような直交変調の方式は、汎用入出力ポート３２ＧＰおよびバス３４を介して連係するプロセッサ３６によって設定される。
【００１０】
既述の送信部は、このような変調波信号に周波数変換、電力増幅その他の処理を施すことによって送信波を生成し、図示されない空中線系を介してアップリンクに送信する。
したがって、送信波に変換される変調波信号は、アップリンクとの同期が図られ、かつＤＳＰ３３が実行するソフトウェア（信号処理）の下で直交変調器３２の稼働が断続制御されることによって生成される。
【００１１】
なお、本発明に関連する先行技術としては、例えば、後述する特許文献１に開示されるように、「データ通信を行う子局と、この子局がデータ通信を行うためのタイムスロットの割り当てを制御する親局とを有するＴＤＭＡ通信システムにおいて、前記子局には、前記親局から送出される同期語に同期するための処理を行う同期処理手段と、この同期処理手段による同期処理で同期が確立された後に、前記親局により指定されるパラメータを受けて、フレーム長とタイムスロット数とを設定し、その後のデータ通信に供するパラメータ設定手段と有するデータ送受部とを備える」ことにより、「効率の良い通信が可能であり、また、子局の数を後から増加させるような場合にも、子局及び親局の構成を変更する必要なく対応できる」点に特徴があるＴＤＭＡ通信システムがある。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特許３２７３６７２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
ところで、上述した従来例における直交変調器３２の稼働の断続制御は、既述のベースバンド信号の生成に並行してＤＳＰ３３が実行するソフトウェアによって実現されるため、例えば、優先度が高い多くの割り込み要因によってそのソフトウェアの実行が頻繁に中断されたり再開される状況では、必ずしも十分な応答性では実現されない可能性があった。
【００１４】
しかし、一般に、ＤＳＰ３３は複数のタスクの実行中に外部から与えられる割り込み要因に応じた高速の処理には馴染まないため、既述のソフトウェアの実行は、アップリンクに対して必ずしも十分な精度では同期しない。
【００１５】
さらに、収容可能なユーザ数や伝送帯域の拡大を実現するための厳しいニーズに応えるためには、例えば、ガードタイムにおいて数マイクロ秒以内に搬送波の周波数を切り替えることによる動的なチャネルの割り付けのように、従来例より大幅に高速の応答性が必要である。
【００１６】
また、このような高速の応答は、送信波の生成のために行われる変調に限らず、例えば、間欠的に稼働すべき多様な回路を備え、かつ付加価値や性能が望まれる多様な装置にも、同様に要求されつつある。
【００１７】
本発明は、構成が大幅に変更されることなく、高速の応答が安定に達成される間欠制御装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
請求項１に記載の発明では、搬送波を間接合成するシンセサイザと、既定のフレーム構成によるベースバンド信号を生成するＤＳＰと、前記ベースバンド信号で前記搬送波を変調することにより変調波を生成する変調器とを備え、前記シンセサイザと前記ＤＳＰと前記変調器とが共通のバスを介して接続されたプロセッサの配下で連係する通信装置であって、前記バス上に配置され、かつ前記バスのマスターとなり得る演算手段を有し、前記シンセサイザは、前記フレーム構成の下で前記変調波が送信されるべき期間の長さより短い周期で、前記バスを介して前記演算手段に、前記間接合成におけるロックアップ状態か否かを示す第一の２値情報をＤＭＡ転送し、前記ＤＳＰは、前記周期で前記バスを介して前記演算手段に、前記フレーム構成の下で前記期間に該当するか否かを示す第二の２値情報をＤＭＡ転送し、前記演算手段は、前記周期で、前記第一の２値情報と前記第二の２値情報との論理積をとることにより前記変調波の送信の許否を示す情報を求め、前記バスを介して前記変調器に前記情報をＤＭＡ転送する。
【００１９】
請求項２に記載の発明では、請求項１に記載の通信装置において、前記演算手段は、前記バスを介するＤＭＡ転送を統括するＤＭＡ制御手段に組み込まれる。
【発明の効果】
【００２６】
本発明によれば、変調器による変調波の送信は、安定に高い精度で断続される。
本発明では、搬送波の定常的な合成が遅れ、あるいは滞ることに起因する誤りを伴うことなく、変調波の生成が確度高く安定に規制される。
したがって、本発明が適用された装置では、信頼性に併せて、性能が高められ、かつ安定に維持される。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施形態を示す図である。
【図２】本実施形態の動作タイムチャートである。
【図３】衛星通信に供される端末の送信系の構成例を示す図である。
【発明を実施するための形態】
【００２８】
以下、図面に基づいて本発明の実施形態について詳細に説明する。
図１は、本発明の一実施形態を示す図である。
【００２９】
図において、本実施形態と図３に示す従来例との構成の相違は、以下の点にある。
(1) 周波数シンセサイザ３１、ＤＳＰ３３、直交変調器３２に代えて、それぞれ周波数シンセサイザ（ＰＬＬ）３１ａ、ＤＳＰ３３ａ、直交変調器（ＭＯＤ）３２ａが備えられる。
(2) ＤMＡ制御部３５に代えて、ＤMＡ制御部１１が備えられる。
(3) 周波数シンセサイザ３１ａの制御出力は、ＤＳＰ３３ａの入力ポートに接続されない。
【００３０】
ＤMＡ制御部１１は、周波数シンセサイザ３１ａ、ＤＳＰ３３ａおよび直交変調器３２ａの相互間でバス３４を介して行われるＤＭＡ転送の仲立ちの機能を従来例と同様に有するが、後述する演算器（ＡＬＵ）１１ａを有する点で、図３に示すＤMＡ制御部３５と異なる。
【００３１】
図２は、本実施形態の動作タイムチャートである。
以下、図１および図２を参照して、本実施形態の動作を説明する。
【００３２】
ＤＭＡ制御部１１は、プロセッサ３６の配下で作動し、周波数シンセサイザ３１ａ、ＤＳＰ３３ａおよび直交変調器３２ａの相互間でそのバス３４を介してサイクリックに行われる以下の３つのＤＭＡ転送（以下、「第一のＤＭＡ転送」、「第二のＤＭＡ転送」、「第三のＤＭＡ転送」という。）の仲立ちを行う。
【００３３】
(1) アップリンクを介して送信される送信バーストと、その送信バーストに後続するガードタイムとの間における時間軸上の境界に同期し、そのガードタイム内に所定の周期（頻度）で反復される「第一のＤＭＡ転送」（図２(1))
(2) バス３４のバスサイクルの内、「第一のＤＭＡ転送」が行われるバスサイクルに後続するバスサイクルで行われる「第二のＤＭＡ転送」（図２(2))
(3) バス３４のバスサイクルの内、「第二のＤＭＡ転送」が行われるバスサイクルに後続するバスサイクルで行われる「第三のＤＭＡ転送」（図２(3))
【００３４】
周波数シンセサイザ３１ａは、従来例と同様に、ＤＳＰ３３ａまたはプロセッサ３６から与えられる指示の下で、既定の周波数の搬送波信号を間接周波数合成方式に基づいて合成し、直交変調器３２ａに引き渡す。
【００３５】
さらに、周波数シンセサイザ３１ａは、従来例と同様にＬＤ信号を生成し、既述の汎用入出力ポート３１ＧＰおよびバス３４を介してＤＭＡ制御部１１に宛に、そのＬＤ信号を上記第一のＤＭＡ転送により引き渡す（図１(1)、図２(4))。
ＤＳＰ３３ａは、従来例と同様に、テーブル３３ｔを有する。このＤＳＰ３３ａには、静止衛星に向けて送信バーストが送信されるべき期間であるか否かを所定の周期τで示す二値情報の列ｂ１〜ｂｎが予め格納され、かつ主記憶の所定の記憶領域に配置される。
【００３６】
さらに、ＤＳＰ３３ａは、あらかじめ組み込まれた信号処理用のプログラムを実行することにより、所望の伝送情報を含み、かつプロセッサ３６が行うチャネル制御の下で静止衛星に向けて送信されるべき送信バースト（フレーム）を示すベースバンド信号を生成する。
【００３７】
ＤＭＡ制御部１１は、上記「第二のＤＭＡ転送」のバスサイクルでテーブル３３ｔから上記二値情報の列ｂ１〜ｂｎを順次読み出し、演算器１１ａに引き渡す（図１(2)、図２(5))。なお、「第二のＤＭＡ転送」は、転送元であるテーブル３３ｔの記憶領域がサイクリックに更新されるブロック転送として行われるが、そのブロック転送の過程では、転送先のアドレスが演算器１１ａの対応する入力端子を示す１つのアドレスに保たれる。
【００３８】
ＤＭＡ制御部１１では、演算器１１ａは、上述したように「第一のＤＭＡ転送」と「第二のＤＭＡ転送」とによって引き渡されたＬＤ信号と二値情報との論理値の論理積を算出する。このようにして算出された論理積の列は、上記「第三のＤＭＡ転送」のバスサイクルで、従来例における「送信制御信号」の代替として直交変調器３２ａに引き渡される（図１(3))。
【００３９】
なお、直交変調器３２ａと、その直交変調器３２ａの後段に配置された送信部（図示されない。）との動作については、従来例と同じであるので、その説明を省略する。
すなわち、直交変調器３２ａに入力される送信制御信号は、従来例のようにＤＳＰ３３ａがベースバンド信号の生成に並行して行うプログラムの実行によっては行われず、バス３４を介して行われる第一および第二のＤＭＡ転送により演算器１１ａに引き渡されるＬＤ信号と二値情報の列ｂ１〜ｂｎとの論理積として求められると共に、その論理積は、演算器１１ａによって高速に求められ、かつ第三のＤＭＡ転送により直交変調器３２ａに引き渡される。
【００４０】
このように本実施形態では、直交変調器３２ａの稼働の断続制御は、基本的な構成が大幅に変更されることなく、アップリンクとの高い精度による同期の下で高速かつ安定に行われる。
したがって、本実施形態が適用された衛星通信系では、アップリンクの伝送品質が安価に高められ、安定に維持される。
【００４１】
なお、本実施形態では、本発明は、衛星通信装置の送信系に備えられた直交変調器３２ａの稼働をアップリンクに同期して断続制御するために用いられている。
しかし、本発明は、このような用途に限定されず、例えば、上記直交変調器３２ａのように「間欠的に稼働すべき回路」が備えられ、その回路の稼働の断続制御を所望の期間に限って安定に、かつ精度よく許容することが要求されるならば、衛星通信装置以外の多様な装置にも適用可能である。
【００４２】
また、本実施形態では、直交変調器３２ａの稼働の断続制御は、その直交変調器３２ａに与えられる駆動電力の断続によって実現されている。
しかし、本発明は、このような構成に限定されず、例えば、直交変調器３２ａは、駆動電力が定常的に供給され、かつ送信制御信号の論理値に応じて変調処理の規制および解除が適宜切り替えられる場合にも、同様に適用可能である。
【００４３】
さらに、本実施形態では、テーブル３３ｔは、ＤＳＰ３３の主記憶の記憶領域の一部として備えられているが、例えば、バス３４上におけるユニークなアドレスが割り付けられた別体のメモリとして構成されてもよい。
【００４４】
また、本実施形態では、演算器１１ａは、ＤＭＡ制御部１１に内蔵されなくてもよく、例えば、バス３４上においてユニークなアドレスが割り付けられた入出力装置として配置されてもよい。
【００４５】
さらに、本実施形態では、アップリンクに適用された信号点配置その他の変調方式だけではなく、多元接続方式およびフレーム構成の何れも、如何なるものであってもよい。
【００４６】
また、本実施形態では、既述の「第一のＤＭＡ転送」、「第二のＤＭＡ転送」、「第三のＤＭＡ転送」の何れもが共通のバス３４を介して行われているが、これらのＤＭＡ転送の全てまたは一部は、バス３４とは異なるバスを介して実現されてもよく、あるいは専用の伝送路を介する伝送で代替されてもよい。
【００４７】
さらに、本実施形態では、アップリンクとの同期の下で「送信制御信号」の精度が所望の精度で達成されるならば、既述の「第一のＤＭＡ転送」、「第二のＤＭＡ転送」、「第三のＤＭＡ転送」の周期は一定でなくてもよい。
【００４８】
また、本実施形態では、テーブル３３ｔに格納される二値情報の語長は、「１」でなくてもよく、既述のＬＤ信号との論理積演算の結果が二通りとなるならば、如何なる値であってもよい。
【００４９】
さらに、本発明は、上述した実施形態に限定されず、本発明の範囲において多様な実施形態の構成が可能であり、構成要素の全てまたは一部に如何なる改良が施されてもよい。
【００５０】
以下、本願に開示された発明の内、「特許請求の範囲」に対する記載を省略した発明の構成、作用および効果を「特許請求の範囲」および「課題を解決するための手段」の欄の記載に準じた様式により記載する。
【符号の説明】
【００５５】
１１，３５  ＤＭＡ制御部
１１Ａ  演算器（ＡＬＵ）
３１，３１ａ  周波数シンセサイザ（ＰＬＬ）
３１ＧＰ，３２ＧＰ  汎用入出力ポート（ＧＰＩＯ）
３２，３２ａ  直交変調器（ＭＯＤ）
３３，３３ａ  ＤＳＰ
３４  バス
３６  プロセッサ
【図１】
0005529550.tif 000002
【図２】
0005529550.tif 000003
【図３】
0005529550.tif 000004