(57)【特許請求の範囲】
【請求項１】
第１の電源及び第２の電源に基づいて動作し、第１の入力信号と第２の入力信号を差動増幅し、第１の中間信号及び第２の中間信号を生成する差動増幅部と、
コレクタが前記第１の電源に接続された第１のＮＰＮ型トランジスタと、エミッタが前記第２の電源に接続された第２のＮＰＮ型トランジスタと、が前記第１の電源と前記第２の電源との間に直列に接続され、前記第１のＮＰＮ型トランジスタと前記第２のＮＰＮ型トランジスタとが互いに接続されるノードから出力電圧を取り出す出力部と、
を備えるデジタル出力回路であって、
前記出力部は、
前記第１のＮＰＮ型トランジスタのベースと前記第２の電源との間に設けられた第３のＮＰＮ型トランジスタと、
抵抗素子を介さずにエミッタの電圧を前記第３のＮＰＮ型トランジスタのベースに印加し、ベースに前記第１の中間信号が印加される第４のＮＰＮ型トランジスタと、
抵抗素子を介さずにエミッタの電圧を前記第２のＮＰＮ型トランジスタのベースに印加し、ベースに前記第１の中間信号が印加される第５のＮＰＮ型トランジスタと、
を備えるデジタル出力回路。
【請求項２】
前記第１の中間信号の振幅は、前記第３のＮＰＮ型トランジスタ及び前記第４のＮＰＮ型トランジスタの閾値電圧に基づいて決定される請求項１に記載のデジタル出力回路。
【請求項３】
前記差動増幅部は、コレクタが第１の抵抗素子を介して前記第１の電源に接続され、ベースに前記第１の入力電圧が印加される第６のＮＰＮ型トランジスタと、
コレクタが第２の抵抗素子を介して前記第１の電源に接続され、ベースに前記第２の入力電圧が印加される第７のＮＰＮ型トランジスタと、
前記第６のＮＰＮ型トランジスタ及び前記第７のＮＰＮ型トランジスタのエミッタと前記第２の電源との間に設けられた定電流源と、を備え、
前記第３のＮＰＮ型トランジスタ及び前記第４のＮＰＮ型トランジスタの閾値電圧に基づいて、前記第１の抵抗素子及び前記第２の抵抗素子の抵抗値と、前記定電流源に流れる電流値とが決定される請求項１または２に記載のデジタル出力回路。
【請求項４】
前記第４のＮＰＮ型トランジスタ及び前記第５のＮＰＮ型トランジスタのベース−エミッタ間に、コンデンサが接続されている請求項１〜３のいずれか一項に記載のデジタル出力回路。
【請求項５】
請求項１〜４のいずれか１項に記載のデジタル出力回路と、
受光する入力光に応答して光電流を発生するフォトダイオードと、
を備える受光アンプ。
【請求項６】
請求項５に記載の受光アンプと、
入力した電気信号を光信号に変換して出力する発光ダイオードと、
を備えるフォトカプラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデジタル出力回路に関し、特にトーテムポール出力回路を用いたデジタル出力回路に関する。
【背景技術】
【０００２】
ＴＴＬ（Transistor-Transistor-Logic）の出力回路として、電流吸い込み（以下、下側出力と称す。）トランジスタと電流吐き出し（以下、上側出力と称す。）トランジスタを直列に接続したトーテムポール出力回路が用いられている。トーテムポール出力回路において、上側出力トランジスタと下側出力トランジスタが同時にオンとなってしまうと、多大な貫通電流が電源からグランドに流れる。そのため、動作電流不足や、回路の破壊に至ることがあった。
【０００３】
貫通電流を防止するために、上側出力及び下側出力トランジスタが同時にオフとなる時間領域を設けて、上側出力及び下側出力トランジスタのオンオフを切り替える技術がある。しかし、オフとなる時間だけデジタル出力回路の出力が遅くなり、高速化に対応することができなかった。
【０００４】
上記のような遅延を解消し、高速化に対応することができるデジタル出力回路が特許文献１〜４に開示されている。特許文献１〜４には、上側出力トランジスタと下側出力トランジスタとを交互にオンさせる技術が開示されている。これらの技術により、高速で動作し、かつ貫通電流が流れないデジタル出力回路が実現されている。
【０００５】
一方、出力回路を作成する場合には、コスト低減のために製造工程数の少ないプロセスでの作成が望ましい。しかし、特許文献１〜３の回路には、複数種類のトランジスタが配設されているため、種類ごとに異なる製造工程を経る必要があり、コスト低減を図ることが難しい。
【０００６】
これに対して、特許文献４に開示されている回路は、トランジスタがＮＰＮ型トランジスタのみにより構成されており、半導体を作成する際のコスト低減が図られている。以下で特許文献４に開示されている回路の動作例を説明する。
【０００７】
図６に示す回路は、特許文献４に開示されているデジタル出力回路６である。デジタル出力回路６は、入力電圧Ｖ１とＶ２をＮＰＮ型トランジスタ１０１とＮＰＮ型トランジスタ１０２とで構成される差動対及び抵抗素子１０３、１０４により増幅する。そして、デジタル出力回路６は、増幅後の信号により上側出力トランジスタ２０１及び下側出力トランジスタ２０２を駆動することで出力電圧（ハイレベルまたはローレベル）を出力する。
【０００８】
デジタル出力回路６において、まず、Ｖ１＞Ｖ２の場合を考える。この場合にはＮＰＮ型トランジスタ１０１はオンとなり、ＮＰＮ型トランジスタ１０２がオフとなる。したがって、定電流源１０５の電流値をＩｏ、抵抗素子１０３、１０４の抵抗値をＲ０とすると、ＮＰＮ型トランジスタ１０１及び１０２のコレクタ電位Ｖｃ（１０１）及びＶｃ（１０２）はそれぞれ以下の値となる。なお、Ｖｃｃは基準電圧を意味し、Ｖｆは任意のＮＰＮ型トランジスタのベース‐エミッタ間の閾値電圧を意味する。
Ｖｃ（１０１）＝Ｖｃｃ−（Ｒ０×Ｉｏ）＝２Ｖｆ  （１）
Ｖｃ（１０２）＝Ｖｃｃ                          （２）
【０００９】
コレクタ電位Ｖｃ（１０１）は、ＮＰＮ型トランジスタ２０４及び２０５のベースに印加される。そして、コレクタ電位Ｖｃ（１０１）は、ＮＰＮ型トランジスタ２０４及び２０５のエミッタを介して、抵抗素子２０６、２０７及び抵抗素子２０８、２０９にそれぞれ印加される。抵抗素子２０６と２０７、抵抗素子２０８と２０９の抵抗値が何れも等しいとすると、ＮＰＮ型トランジスタ２０２、２０３のベース電位Ｖｂ（２０２）、Ｖｂ（２０３）は以下の値となる。なお、Ｖｂｅ（２０４）はＮＰＮ型トランジスタ２０４のベース‐エミッタ間の閾値電圧を意味する。
Ｖｂ（２０２）＝Ｖｂ（２０３）＝（１／２）×（２Ｖｆ−Ｖｂｅ（２０４））
＝（１／２）×Ｖｆ  （３）
したがって、ＮＰＮ型トランジスタ２０２、２０３のベース‐エミッタ間には、閾値電圧Ｖｆよりも小さい電圧が供給されるため、ＮＰＮ型トランジスタ２０２、２０３はオフする。一方、ＮＰＮ型トランジスタ２０１のベースにはコレクタ電位Ｖｃ（１０２）、つまり略Ｖｃｃが印加されるため、ＮＰＮ型トランジスタ２０１はオンとなる。この結果、Ｖ１＞Ｖ２の条件では、ＮＰＮ型トランジスタ２０１、２０２の経路には貫通電流が流れず、出力電圧Ｖｏｕｔがハイレベルとなる。
【００１０】
次に、Ｖ１＜Ｖ２の場合を考える。この場合には、コレクタ電位Ｖｃ（１０１）、Ｖｃ（１０２）はそれぞれ以下の値となる。
Ｖｃ（１０１）＝Ｖｃｃ                          （４）
Ｖｃ（１０２）＝Ｖｃｃ−（Ｒ０×Ｉｏ）＝２Ｖｆ  （５）
【００１１】
コレクタ電位Ｖｃ（１０１）は、ＮＰＮ型トランジスタ２０４、２０５を介して、抵抗素子２０６、２０７及び抵抗素子２０８、２０９にそれぞれ印加される。式（３）と同様に、ＮＰＮ型トランジスタ２０２、２０３のベース電位は以下の値となる。
Ｖｂ（２０２）＝Ｖｂ（２０３）＝（１／２）×（Ｖｃｃ−Ｖｆ）  （６）
したがって、ＮＰＮ型トランジスタ２０２、２０３はオンするので、ＮＰＮ型トランジスタ２０２、２０３のコレクタ電位はグランド付近まで下がる。このとき、ＮＰＮ型トランジスタ２０２、２０３のコレクタ電位の低下に伴い、ＮＰＮ型トランジスタ２０１のエミッタ電位及びベース電位もグランド付近まで下がるので、ＮＰＮ型トランジスタ２０１はオフする。この結果、Ｖ１＜Ｖ２の条件では、出力電圧Ｖｏｕｔがローレベルとなる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開平７−１７７０１６号公報
【特許文献２】実開昭６２−３９３３７号公報
【特許文献３】特開平６−３２６５９６号公報
【特許文献４】特開平３−４９３１７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、デジタル出力回路６において、Ｖ１＜Ｖ２の場合、ＮＰＮ型トランジスタ２０２、２０３をオンさせるために必要なＮＰＮ型トランジスタ２０４、２０５のベース電位は以下の値となる。なお、抵抗素子２０７、２０９の抵抗値をＲ２０７、Ｒ２０９とし、ＮＰＮ型トランジスタ２０４、２０５のコレクタ電流をＩｃ（２０４）、Ｉｃ（２０５）とする。
Ｖｂ（２０４）＝Ｖｂｅ（２０３）＋（Ｉｃ（２０４）×Ｒ２０７）＋Ｖｂｅ（２０４）  （７）
Ｖｂ（２０５）＝Ｖｂｅ（２０２）＋（Ｉｃ（２０５）×Ｒ２０９）＋Ｖｂｅ（２０５）  （８）
【００１４】
ここで、抵抗素子２０６と２０７、抵抗素子２０８と２０９は等しい抵抗値であるため
Ｉｃ（２０４）×Ｒ２０６＝Ｉｃ（２０４）×Ｒ２０７＝Ｖｂｅ（２０３）  （９）
Ｉｃ（２０５）×Ｒ２０８＝Ｉｃ（２０５）×Ｒ２０９＝Ｖｂｅ（２０２）  （１０）
となる。そして、式（９）、（１０）を、式（７）、（８）に代入すると
Ｖｂ（２０４）＝２×Ｖｂｅ（２０３）＋Ｖｂｅ（２０４）＝３Ｖｆ  （１１）
Ｖｂ（２０５）＝２×Ｖｂｅ（２０２）＋Ｖｂｅ（２０５）＝３Ｖｆ  （１２）
となる。
【００１５】
つまり、ＮＰＮ型トランジスタ２０２、２０３がオンするためには、ＮＰＮ型トランジスタ２０４、２０５のベース電位が３Ｖｆ以上必要となる。Ｖ１＜Ｖ２の場合には、式（４）に示したように、ＮＰＮ型トランジスタ１０１のコレクタ電位はＶｃｃであり、Ｖｃ（１０１）がＮＰＮ型トランジスタ２０４、２０５のベースに印加されている。よって、ＮＰＮ型トランジスタ２０２、２０３をオンするためには、Ｖｃｃ≧３Ｖｆの関係を満たす必要がある。
【００１６】
Ｖｃｃが３Ｖｆ以上必要であることは、式（６）からも導くことができる。式（６）において、Ｖｂ（２０２）及びＶｂ（２０３）にはＮＰＮ型トランジスタ２０２及び２０３をオンする電圧が与えられればよいので、Ｖｂ（２０２）及びＶｂ（２０３）に任意のＮＰＮ型トランジスタの閾値電圧Ｖｆを代入すると
Ｖｆ＝（１／２）×（Ｖｃｃ−Ｖｆ）  （１３）
となり、Ｖｃｃについて式変形すると、
Ｖｃｃ＝Ｖｆ＋２Ｖｆ＝３Ｖｆ  （１４）
である。よって、ＮＰＮ型トランジスタ２０２及び２０３をオンさせるには、３Ｖｆ以上の電圧を有する基準電圧Ｖｃｃが必要であることが示される。
【００１７】
通常、ＮＰＮ型トランジスタのＶｆは約０．７Ｖ程度であるので、３Ｖｆ＝２．１Ｖ以上のＶｃｃが供給されるとデジタル出力回路は動作することができる。しかし、ＮＰＮ型トランジスタのｈＦＥ（電流増幅率）が小さい条件下で低温になると、ＮＰＮ型トランジスタのＶｆが１Ｖ以上に高くなる。よって、そのような条件においては、低電圧で動作するシステムにおいて用いられる一般的な基準電圧であるＶｃｃ＝３Ｖではデジタル出力回路６は動作できなくなってしまう。
【課題を解決するための手段】
【００１８】
本発明にかかるデジタル出力回路は、第１の電源及び第２の電源に基づいて動作し、第１の入力信号と第２の入力信号を差動増幅し、第１の中間信号及び第２の中間信号を生成する差動増幅部と、コレクタが前記第１の電源に接続された第１のＮＰＮ型トランジスタと、エミッタが前記第２の電源に接続された第２のＮＰＮ型トランジスタと、が前記第１の電源と前記第２の電源との間に直列に接続され、前記第１のＮＰＮ型トランジスタと前記第２のＮＰＮ型トランジスタとが互いに接続されるノードから出力電圧を取り出す出力部と、を備えるデジタル出力回路であって、前記出力部は、前記第１のＮＰＮ型トランジスタのベースと前記第２の電源との間に設けられた第３のＮＰＮ型トランジスタと、抵抗素子を介さずにエミッタの電圧を前記第３のＮＰＮ型トランジスタのベースに印加し、ベースに前記第１の中間信号が印加される第４のＮＰＮ型トランジスタと、抵抗素子を介さずにエミッタの電圧を前記第２のＮＰＮ型トランジスタのベースに印加し、ベースに前記第１の中間信号が印加される第５のＮＰＮ型トランジスタと、を備えるものである。このような構成により、低電圧で動作することができるデジタル出力回路を提供することができる。
【発明の効果】
【００１９】
本発明により、低電圧動作が可能なデジタル出力回路を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】実施の形態１にかかるデジタル出力回路の回路図である。
【図２】実施の形態２にかかる受光アンプの回路図である。
【図３】実施の形態３にかかるフォトカプラの回路図である。
【図４】実施の形態４にかかるフォトカプラの回路図である。
【図５】実施の形態４にかかるフォトカプラの回路図である。
【図６】関連するデジタル出力回路の回路図である。
【発明を実施するための形態】
【００２１】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１は、実施の形態１にかかるデジタル出力回路１の回路例を示した図である。デジタル出力回路１は、２つの入力信号を２つの中間信号に増幅する差動増幅部１０と、２つの中間信号に基づき出力電圧をハイレベル又はローレベルとする出力部２０と、コンデンサ３０とを備えている。
【００２２】
差動増幅部１０は、第６、第７のＮＰＮ型トランジスタ（例えば、ＮＰＮ型トランジスタ１０１、１０２）、抵抗素子１０３、１０４、定電流源１０５を備える。ＮＰＮ型トランジスタ１０１、１０２のそれぞれのコレクタは等しい抵抗値の抵抗素子１０３（第１の抵抗素子）、１０４（第２の抵抗素子）を介して第１の電源（例えば、基準電圧Ｖｃｃ）に接続されている。また、ＮＰＮ型トランジスタ１０１、１０２のそれぞれのエミッタは定電流源１０５を介して第２の電源（例えば、グランド）に接続され、ＮＰＮ型トランジスタ１０１、１０２のそれぞれのベースには入力信号として電圧Ｖ１、Ｖ２が印加される。
【００２３】
ＮＰＮ型トランジスタ１０１のコレクタ電位Ｖｃ（１０１）は、第１の中間信号として出力部２０に出力される。同様に、ＮＰＮ型トランジスタ１０２のコレクタ電位Ｖｃ（１０２）も第２の中間信号として出力部２０に出力される。
【００２４】
出力部２０は、第１〜第５のＮＰＮ型トランジスタ（例えば、ＮＰＮ型トランジスタ２０１〜２０５）、抵抗素子２０６、２０８、２１０、コンデンサ２１１、２１２を備えている。ＮＰＮ型トランジスタ２０１は、コレクタがＶｃｃに接続され、エミッタがＮＰＮ型トランジスタ２０２のコレクタに接続されている。また、ベースには抵抗素子２１０を介して第２の中間信号Ｖｃ（１０２）が印加される。
【００２５】
ＮＰＮ型トランジスタ２０２のエミッタはグランドに接続されている。ベースにはＮＰＮ型トランジスタ２０５のエミッタが抵抗素子を介さずに接続され、ＮＰＮ型トランジスタ２０５のエミッタ電位がＮＰＮ型トランジスタ２０２のベースに印加される。一方、ＮＰＮ型トランジスタ２０５のベースには、第１の中間信号Ｖｃ（１０１）が供給される。
【００２６】
ＮＰＮ型トランジスタ２０３は、エミッタがグランドに接続され、コレクタはＮＰＮ型トランジスタ２０１のベースに接続されている。また、ＮＰＮ型トランジスタ２０３のベースには、ＮＰＮ型トランジスタ２０４のエミッタが抵抗を介さず接続され、ＮＰＮ型トランジスタ２０４のエミッタ電位がＮＰＮ型トランジスタ２０３ベースに印加される。一方、ＮＰＮ型トランジスタ２０４のコレクタはＶｃｃに接続され、ベースには、ＮＰＮ型トランジスタ２０５と同様に、第１の中間信号であるＮＰＮ型トランジスタ１０１のコレクタ電位Ｖｃ（１０１）が供給される。
【００２７】
なお、ＮＰＮ型トランジスタ２０４のベース‐エミッタ間と、ＮＰＮ型トランジスタ２０５のベース‐エミッタ間にはスピードアップ用コンデンサ２１１と２１２が接続されている。このスピードアップ用コンデンサ２１１と２１２は、ＮＰＮ型トランジスタ２０４、２０５のベース−エミッタ間電圧が完全に零となることを防止する。つまり、スピードアップ用コンデンサ２１１、２１２は、電位Ｖｃ（１０１）の変動に対するＮＰＮ型トランジスタ２０４、２０５の応答速度を向上させる。一方、コンデンサ３０は、パッドの容量等に形成される寄生容量である。
【００２８】
続いて、図１に示すデジタル出力回路１の動作例について説明する。デジタル出力回路１には前段にドライブ回路（図示省略）が接続されている。当該ドライブ回路から出力される電圧Ｖ１、Ｖ２が、入力信号として差動増幅部１０に入力され、差動増幅部１０は、電圧Ｖ１、Ｖ２の大小関係に基づいて電圧Ｖ１、Ｖ２を差動増幅し、中間信号を生成する。生成された中間信号は、出力部２０に送られ、出力部２０のＮＰＮ型トランジスタ２０１または２０２の何れか一方をオンさせる。これにより出力電圧は、ハイレベル（例えば、基準電圧Ｖｃｃに近い電圧）またはローレベル（例えばグランドに近い電圧）となる。以下では、電圧Ｖ１とＶ２の大小関係について場合分けをして説明する。
【００２９】
まず、Ｖ１＞Ｖ２の場合におけるデジタル出力回路１の動作について説明する。この場合には、ＮＰＮ型トランジスタ１０１がオンとなり、ＮＰＮ型トランジスタ１０２がオフとなるため、ＮＰＮ型トランジスタ１０１と１０２のコレクタ電位Ｖｃ（１０１）とＶｃ（１０２）は以下の値となる。
Ｖｃ（１０１）≦２Ｖｆ  （１５）
Ｖｃ（１０２）＝Ｖｃｃ  （１６）
このとき、コレクタ電位Ｖｃ（１０１）及びＶｃ（１０２）それぞれのローレベルが２Ｖｆ以下になるように、予め抵抗素子１０３、１０４の抵抗値Ｒ０と、定電流源１０５の電流値Ｉｏを設定する。具体的には
（Ｉｏ×Ｒ０）≦２ｖｆ  （１７）
を満たすような抵抗値Ｒ０、電流値Ｉｏに設定する。
【００３０】
コレクタ電位Ｖｃ（１０１）は、第１の中間信号としてＮＰＮ型トランジスタ２０４、２０５のエミッタを介して、抵抗素子２０６、２０８にそれぞれ印加される。デジタル出力回路１には、図６に示したデジタル出力回路６における抵抗素子２０７及び２０９に対応する抵抗素子が無いので、ＮＰＮ型トランジスタ２０２、２０３のベース電位Ｖｂ（２０２）、Ｖｂ（２０３）は以下の値となる。
Ｖｂ（２０２）＝Ｖｂ（２０３）≦（２Ｖｆ−Ｖｂｅ（２０４））＝Ｖｆ  （１８）
【００３１】
したがって、ＮＰＮ型トランジスタ２０２、２０３は、ベース電位がＶｆ以下となるのでオフする。一方、ＮＰＮ型トランジスタ２０１のベースには第２の中間信号としてＮＰＮ型トランジスタ１０２のコレクタ電位Ｖｃ（１０２）が印加されるので、ベース電位Ｖｂ（２０１）は略Ｖｃｃとなり、ＮＰＮ型トランジスタ２０１はオンする。この結果、ＮＰＮ型トランジスタ２０１、２０２が配置されている経路には貫通電流が流れることなく、出力電圧Ｖｏｕｔはハイレベルとなる。なお、式（３）に示したデジタル出力回路６のＶｂ（２０２）、Ｖｂ（２０３）よりも、式（１８）に示した本発明にかかるデジタル出力回路１のＶｂ（２０２）、Ｖｂ（２０３）の方が高い電圧となるが、Ｖｆよりは低い電圧となる。そのため、上記のようにＮＰＮ型トランジスタ２０２、２０３はオフするので、デジタル出力回路６と同様の動作をし、新たな問題は発生しない。
【００３２】
次に、Ｖ１＜Ｖ２の場合におけるデジタル出力回路１の動作について説明する。この場合には、ＮＰＮ型トランジスタ１０１がオフし、ＮＰＮ型トランジスタ１０２がオンするため、それぞれのコレクタ電位Ｖｃ（１０１）、Ｖｃ（１０２）は以下の値となる。
Ｖｃ（１０１）＝Ｖｃｃ  （１９）
Ｖｃ（１０２）≦２Ｖｆ  （２０）
なお、上述したように、ローレベルのコレクタ電位は、２Ｖｆ以下になるように設定される。
【００３３】
そして、第１の中間信号であるコレクタ電位Ｖｃ（１０１）は、ＮＰＮ型トランジスタ２０４、２０５を介して抵抗素子２０６、２０８にそれぞれ印加される。ＮＰＮ型トランジスタ２０４、２０５のエミッタと、ＮＰＮ型トランジスタ２０２、２０３のベースの間には抵抗素子が配設されていないため、ＮＰＮ型トランジスタ２０４、２０５による電圧降下のみが考慮され、ベース電位Ｖｂ（２０２）、Ｖｂ（２０３）は以下の値となる。
Ｖｂ（２０２）＝Ｖｂ（２０３）≦（Ｖｃｃ−Ｖｆ）  （２１）
したがって、ＮＰＮ型トランジスタ２０２、２０３はオンする。そのため、ＮＰＮ型トランジスタ２０２、２０３のコレクタ電位はグランド付近まで下がり、ＮＰＮ型トランジスタ２０１は、ベース‐エミッタ間の電圧が略零となってオフする。この結果、出力電圧Ｖｏｕｔはローレベルとなる。
【００３４】
ここで、本発明にかかるデジタル出力回路１においては、ＮＰＮ型トランジスタ２０４のエミッタが抵抗素子を介さずにＮＰＮ型トランジスタ２０３のベースに接続されている。つまり、ＮＰＮ型トランジスタ２０４のエミッタ電位がＮＰＮ型トランジスタ２０３のベースに印加されることとなる。同様に、ＮＰＮ型トランジスタ２０５のエミッタ電位も抵抗素子による電圧降下をすることなくＮＰＮ型トランジスタ２０２のベースに印加される。したがって、ＮＰＮ型トランジスタ２０４、２０５のベース電位は以下の値となる。
Ｖｂ（２０４）＝Ｖｂｅ（２０３）＋Ｖｂｅ（２０４）＝２Ｖｆ  （２２）
Ｖｂ（２０５）＝Ｖｂｅ（２０２）＋Ｖｂｅ（２０５）＝２Ｖｆ  （２３）
よって、ＮＰＮ型トランジスタ２０２、２０３をオンするためには、Ｖｂｅ（２０４）及びＶｂ（２０５）に印加される基準電圧Ｖｃｃ（コレクタ電位Ｖｃ（１０１））が２Ｖｆ以上必要である。
【００３５】
式（２１）からも基準電圧Ｖｃｃが２Ｖｆ以上必要であることを導き出せる。ＮＰＮ型トランジスタ２０２、２０３がオンのときは、式（２１）におけるＶｂ（２０２）、Ｖｂ（２０３）はともにＶｆであるので、式（２１）は
Ｖｆ≦（Ｖｃｃ−Ｖｆ）  （２４）
Ｖｃｃ≧２Ｖｆ          （２５）
となる。
【００３６】
すなわち、本発明にかかるデジタル出力回路１の構成によれば、基準電圧Ｖｃｃ≧２Ｖｆの条件で動作可能となる。上述したように、通常はＮＰＮ型トランジスタの閾値電圧Ｖｆは０．７Ｖ程度であるので、デジタル出力回路１は、基準電圧Ｖｃｃが２Ｖｆ＝１．４Ｖ以上からの動作が可能となる。また、ＮＰＮ型トランジスタのｈＦＥ（電流増幅率）が小さい条件下で低温になると、ＮＰＮ型トランジスタのＶｆが１Ｖ以上に高くなるが、その場合であっても、低電圧での動作に用いられる一般的な基準電圧Ｖｃｃ＝３Ｖで動作可能である。勿論、コレクタ電位Ｖｃ（１０１）、Ｖｃ（１０２）がローレベルの場合は２Ｖｆ以下に設定されているため、ＮＰＮ型トランジスタ２０１と２０２の双方がオンとはならず、貫通電流も防止できる。さらに、すべてのトランジスタがＮＰＮ型のみで構成されているので、製造工程数も少なくコスト低減も図ることができる。
【００３７】
実施の形態２
本発明にかかる実施の形態２について説明する。図２は、実施の形態２にかかる受光アンプの回路図である。受光アンプ２は、差動増幅部１０、出力部２０、コンデンサ３０に加えて、さらにアンプ４０１、フォトダイオード４０２、抵抗素子４０３、基準電圧回路４０４を備えている。
【００３８】
アンプ４０１は、電流電圧変換アンプであり、ＮＰＮ型トランジスタ１０１のベースに接続されている。負帰還経路には抵抗素子４０３が設けられている。フォトダイオード４０２は、アンプ４０１の入力とグランドの間に接続され、光入力があるとその光の強度に応じたフォトカレントＩｐｄを発生させる。基準電圧回路４０４は、ＮＰＮ型トランジスタ１０２のベースに接続され、任意の基準電圧Ｖｒｅｆを印加する。
【００３９】
続いて、受光アンプ２の動作例について説明する。まず、フォトダイオード４０２に対して光が入力されると、フォトカレントＩｐｄが流れる。抵抗素子４０３の抵抗値をＲ４０３とすると、アンプ４０１は、当該電流ＩｐｄをＩｐｄ×Ｒ４０３により求まる電圧Ｖａに変換し、出力する。出力された電圧Ｖａは、ＮＰＮ型トランジスタ１０１のベースに印加される。一方、ＮＰＮ型トランジスタ１０２のベースには、基準電圧回路４０４から出力された基準電圧Ｖｒｅｆが印加される。
【００４０】
このように、ＮＰＮ型トランジスタ１０１のベースに電圧Ｖａ、ＮＰＮ型トランジスタ１０２のベースに基準電圧Ｖｒｅｆが印加されると、電圧Ｖａと基準電圧Ｖｒｅｆとの大小関係に基づいてその後の回路が動作する。つまり、実施の形態１において説明したＶ１＞Ｖ２またはＶ１＜Ｖ２の場合と同様に、Ｖａ＞ＶｒｅｆまたはＶａ＜Ｖｒｅｆの条件に応じて、差動増幅部１０及び出力部２０が動作する。なお、差動増幅部１０及び出力部２０の動作は、実施の形態１と同様であるため説明を省略する。また、図２においては、アンプ４０１がＮＰＮ型トランジスタ１０１のベースに接続されており、基準電圧回路４０４がＮＰＮ型トランジスタ１０２のベースに接続されているが、アンプ４０１がＮＰＮ型トランジスタ１０２に、基準電圧回路４０４がＮＰＮ型トランジスタ１０１に接続されていてもよい。
【００４１】
本実施の形態で示したように、デジタル出力回路１にアンプ４０１、フォトダイオード４０２、抵抗素子４０３を接続することにより、低電圧で動作する受光アンプを提供することができる。
【００４２】
実施の形態３
本発明にかかる実施の形態３について説明する。図３は、実施の形態３にかかるフォトカプラの回路図である。フォトカプラ３は、図２に示した受光アンプ２の構成に加えて、さらにＬＥＤ（Light Emitting Diode）４０５を備えている。ＬＥＤ４０５は、カソード端子ＰＤ−Ｃとアノード端子ＰＤ−Ａの間に印加される信号（電流信号、または抵抗素子を直列に挿入して生成する電圧信号）により点灯または消灯する。
【００４３】
続いて、図３に示したフォトカプラ３の動作例について説明する。まず、上記のように、カソード端子ＰＤ−Ｃとアノード端子ＰＤ−Ａの間に信号を印加し、ＬＥＤ４０５を点灯または消灯させる。すると、フォトダイオード４０２は、ＬＥＤ４０５の点灯、消灯を受けて、その光入力に応じた電流Ｉｐｄを流す。電流Ｉｐｄが流れると、電流Ｉｐｄはアンプ４０１により電圧変換され、当該電圧ＶａがＮＰＮ型トランジスタ１０１に印加される。その後の動作は、実施の形態１及び２で説明したデジタル出力回路１及び受光アンプ２の動作と同様であり、フォトカプラ３は、ＬＥＤ４０５の点灯、消灯に応じて、出力電圧Ｖｏｕｔとしてハイレベルまたはローレベルを出力する。
【００４４】
以上のように、ＬＥＤ４０５とフォトダイオード４０２を備えることで、信号伝達に光を用いることができる。そのため、例えば、ＬＥＤ４０５を１次側、フォトダイオード４０２以降を２次側として１つのパッケージとした場合に、１−２次間において電気的に絶縁している状態での信号伝達が可能となる。勿論、フォトカプラ３は、図１に示したデジタル出力回路１を備えているので、低電圧動作も可能となる。
【００４５】
実施の形態４
本発明にかかる実施の形態４について説明する。図４は、ダミーフォトダイオードを備えたフォトカプラの回路図である。フォトカプラ４は、図３に示したフォトカプラ３の基準電圧回路４０４を取り除き、アンプ４０６、ダミーフォトダイオード４０７、抵抗素子４０８が追加されている。
【００４６】
アンプ４０１、フォトダイオード４０２、抵抗素子４０３の構成と同様に、アンプ４０６の負帰還経路には抵抗素子４０８が設けられており、アンプ４０６の入力とグランドの間にダミーフォトダイオード４０７が配設されている。なお、アンプ４０１とアンプ４０６、フォトダイオード４０２とダミーフォトダイオード４０７、抵抗素子４０３と抵抗素子４０８は何れもサイズ、構成が同一である。異なる点としては、アンプ４０６の出力はＮＰＮ型トランジスタ１０２のベースに接続されている点と、ダミーフォトダイオード４０７は、光信号を受けないように表面にアルミなどで遮光が施されている点である。
【００４７】
続いて、図４に示したフォトカプラ４の動作例について説明する。まず、実施の形態３において説明したフォトカプラ３の動作と同様に、ＬＥＤ４０５が点灯する。このとき、ダミーフォトダイオード４０７は光が遮断されているため、ＬＥＤ４０５の点灯を受けて電流が発生することはない。そのため、フォトカプラ４の通常の動作は、フォトカプラ３の動作と同様であるため、説明を省略する。一方、電源Ｖｃｃの変動やＬＥＤ４０５を備える１次側の電圧変動によってフォトダイオード４０２を備える２次側にノイズが印加された場合には、フォトダイオード４０２とダミーフォトダイオード４０７は、同様にノイズの影響を受ける。そのため、アンプ４０１とアンプ４０６は、ともにノイズの影響を受けた動作するので、その後の差動増幅部１０において当該ノイズによる影響がキャンセルされる。
【００４８】
次に、図５に示したフォトカプラ５について説明する。図４に示したフォトカプラ４と比較すると、フォトカプラ５は、フォトダイオード４０２に替えてフォトダイオード４０９を、ダミーフォトダイオード４０７に替えてダミーフォトダイオード４１０を備えている。また、フォトカプラ５にはアンプ４１１と抵抗素子４１２が追加されており、フォトダイオード４０９とダミーフォトダイオード４１０がアンプ４１１に接続されている。
【００４９】
図４のフォトダイオード４０２及びダミーフォトダイオード４０７と、図５のフォトダイオード４０９及びダミーフォトダイオード４１０では、フォトダイオードの構造が異なっている。具体的には、フォトダイオード４０２及びダミーフォトダイオード４０７は、エピタキシャル層（Ｎ）とサブ基板（Ｐ）とにより構成されたフォトダイオードであるので、アノード端子がサブ基板、すなわちグランドに接続される（図４参照）。一方、フォトダイオード４０９及びダミーフォトダイオード４１０は、エピタキシャル層（Ｎ）の上部にＰ層を拡散する構成となっており、拡散により形成されたＰ層にアノード端子を設けることができるため、アノード端子及びカソード端子はともにグランドから浮かせて使用することができる（図５参照）。なお、フォトカプラ５の動作は、フォトカプラ４と同様であるため、説明を省略する。
【００５０】
本実施の形態のフォトカプラを用いることで、何らかの影響によりノイズが印加された場合であっても、ダミーフォトダイオードを備える構成としているためノイズがキャンセルされるので、ノイズの影響によるフォトカプラの誤作動を防止することができる。勿論、図１に示したデジタル出力回路１を備えているので、低電圧動作も可能となる。
【００５１】
以上、実施の形態を参照して本発明を説明したが、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【００５２】
１、６  デジタル出力回路
２  受光アンプ
３〜５  フォトカプラ
１０  差動増幅部
２０  出力部
３０  コンデンサ
１０１、１０２  ＮＰＮ型トランジスタ
１０３、１０４  抵抗素子
１０５  定電流源
２０１〜２０５  ＮＰＮ型トランジスタ
２０６〜２１０  抵抗素子
２１１、２１２  コンデンサ
４０１、４０６、４１１  アンプ
４０２、４０９  フォトダイオード
４０３、４０８、４１２  抵抗素子
４０４  基準電圧回路
４０５  ＬＥＤ
４０７、４１０  ダミーフォトダイオード
【図１】
0005498119.tif 000002
【図２】
0005498119.tif 000003
【図３】
0005498119.tif 000004
【図４】
0005498119.tif 000005
【図５】
0005498119.tif 000006
【図６】
0005498119.tif 000007