(57)【特許請求の範囲】
【請求項１】
同一構造を有する複数のユニットを備える半導体装置であって、各ユニットは、
ドレイン電極と、
前記ドレイン電極上にある低濃度層と該低濃度層上にある基準濃度層とからなり、該低濃度層中に含まれる第１導電型不純物の濃度が該基準濃度層中に含まれる第１導電型不純物の第１濃度よりも低いドリフト層と、
前記基準濃度層上にあるゲート電極と、
前記基準濃度層の表面上でかつ前記ゲート電極の両端近傍にあって前記第１濃度よりも高い濃度の第１導電型不純物を含む一対のソース領域と、
前記ソース領域の外面を囲み、第２導電型不純物を第２濃度で含む一対のベース領域と、
前記ソース領域及び前記ベース領域と電気的に接続されたソース電極と、
前記基準濃度層内の前記ベース領域の下にあって前記第２濃度よりも低い濃度で第２導電型不純物を含む一対の空乏層伸長領域と、
を備え、
前記空乏層伸長領域と前記低濃度層との第１境界の位置が前記基準濃度層と前記低濃度層との第２境界の位置よりも低く、前記空乏層伸長領域が前記ベース領域の下面における平坦部全面に接して形成され、前記第２境界が前記空乏層伸長領域の湾曲部分に形成されていることを特徴とする半導体装置。
【請求項２】
前記一対の空乏層伸長領域の各々の側面の対向する面が平行に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記基準濃度層の表面から前記空乏層伸長領域の底面までの深さが、前記基準濃度層の表面から前記ベース領域の底面までの深さの２倍以上であることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記ソース領域は、各ユニットの横方向の中心に対して対称に隔てられ、
前記ベース領域は、前記横方向の中心に対して対称に隔てられ、
前記ソース電極と前記ドレイン電極の間に印加された電圧が増加する時、
前記ベース領域と前記基準濃度層との第３境界から一対の第１空乏層が伸びて前記横方向の中心で結合し、
前記空乏層伸長領域と前記基準濃度層との第４境界から一対の第２空乏層が伸びて前記横方向の中心で結合することを特徴とする請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記ソース電極と前記ドレイン電極の間に印加された電圧が増加する時、
前記第１空乏層と前記第２空乏層の伸長と同時に一対の第３空乏層が前記第１境界から上下に伸び、
前記第３空乏層が前記ソース領域、又は前記低濃度層の下面に設けられた当該低濃度層より高い濃度で第１導電型不純物を含むドレイン領域に達する前に、前記第１空乏層の結合及び前記第２空乏層の結合が起こることを特徴とする請求項４に記載の半導体装置。
【請求項６】
各空乏層に対応するＰＮ結合の電界強度が絶縁破壊を起こす値になるまで各空乏層内の電界強度がほぼ同一となるような厚さ及び不純物濃度によって、前記ベース領域、前記空乏層伸長領域、前記基準濃度層、及び前記低濃度層が形成されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第４境界が、前記横方向の中心と前記隣接ユニット間の境界との中点である基準位置近傍に位置していることを特徴とする請求項４に記載の半導体装置。
【請求項８】
前記第４境界は前記基準位置に対して前記横方向の中心側に位置し、前記第１境界は前記基準位置に対して前記隣接ユニット間の境界側に位置していることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第４境界の上部が互いに平行であり、前記第４境界の下部が湾曲していることを特徴とする請求項７又は請求項８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものであり、特に電界効果型トランジスタ（ＭＯＳＦＥＴ）の微細化に関する。
本願は、２００６年１２月０７日に、日本に出願された特願２００６−３３０２７０号に基づき優先権を主張し、その内容をここに援用する。
【背景技術】
【０００２】
半導体装置として特許文献１に開示されたＮチャネル型電界効果型トランジスタ（ＭＯＳＦＥＴ）は、当該文献１の図１に示されているように、Ｎ＋型半導体基板２１上にＮ−ドレイン層２２と、該ドレイン層上に離間して対向するＰ−型電界緩和層３１と、該電界緩和層３１の表面に当該電界緩和層より高濃度のＰ型ベース領域２４と、ベース領域の表面にＮ＋型ソース領域２６および高濃度のＰ＋型拡散層２５と、対向する電界緩和層３１間に中濃度のＮ型接続領域２３ａおよび該Ｎ型接続領域２３ａの表面にＮ−型接続領域２３ｂとを備えている。
【０００３】
更に特許文献１の半導体装置は、ソース領域２６の一部、ベース領域２４、電界緩和層３１およびＮ−型接続領域２３ｂ上にゲート酸化膜２８ａを介してゲート電極２７と、ソース領域２６と電気的に接続されたソース電極２９と、更にＮ＋型半導体基板２卜ドにドレイン電極３０とを備えている。
【０００４】
前記した構成を備えた半導体装置は、ソース電極２６およびドレイン電極間３０に電圧が印加された状態で、ゲート電極２７に制御電圧が印加されると、当該ゲート電極２７下のベース領域２４の表面および電界緩和層３１の表面のチャネルに電流が流れる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第３４８４６９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述した従来の半導体装置は、高耐圧化を図るべく、次のような構成を採用している。すなわち従来の半導体装置は、空乏層の広がりによる電界集中を緩和するための電界緩和層３１が表面を除くベース領域２４の全体を覆うように形成されている。つまり従来の半導体装置は、ベース領域２４の底面のみならず、ベース領域２４の側面も覆うことから、対向する電界緩和層３１との間隔が狭くなる。
【０００７】
すなわち、べース領域２４の側面を覆う電界緩和層３１により、接続領域２３ａおよび２３ｂ間の幅間隔が狭くなり、形成されるＭＯＳＦＥＴのオン抵抗が高くなってしまう。
そのため、オン抵抗を低減するため、接続領域２３ａおよび２３ｂ間の幅寸法を広くすることが考えられるが、広げた接続領域２３ａおよび２３ｂ間の幅寸法によって、対向するＰ−型電界緩和層３１間のスペースを狭くすることができず、ＭＯＳＦＥＴの微細化が行えないことが問題となっていた。
【０００８】
従って、本発明は上記した事情に鑑みてなされたものであり、本発明の目的は、高耐圧であり、ＭＯＳＦＥＴの微細化が可能な半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、同一構造を有する複数のユニットを備える半導体装置であって、各ユニットは、ドレイン電極と、前記ドレイン電極上にある低濃度層と該低濃度層上にある基準濃度層とからなり、該低濃度層中に含まれる第１導電型不純物の濃度が該基準濃度層中に含まれる第１導電型不純物の第１濃度よりも低いドリフト層と、前記基準濃度層上にあるゲート電極と、前記基準濃度層の表面上でかつ前記ゲート電極の両端近傍にあって前記第１濃度よりも高い濃度の第１導電型不純物を含む一対のソース領域と、前記ソース領域の外面を囲み、第２導電型不純物を第２濃度で含む一対のベース領域と、前記ソース領域及び前記ベース領域と電気的に接続されたソース電極と、前記基準濃度層内の前記ベース領域の下にあって前記第２濃度よりも低い濃度で第２導電型不純物を含む一対の空乏層伸長領域と、を備え、前記空乏層伸長領域と前記低濃度層との第１境界の位置が前記基準濃度層と前記低濃度層との第２境界の位置よりも低く、前記空乏層伸長領域が前記ベース領域の下面における平坦部全面に接して形成され、前記第２境界が前記空乏層伸長領域の湾曲部分に形成されていることを特徴とする。
【００１０】
本発明の半導体装置は、前記一対の空乏層伸長領域の各々の側面の対向する面が平行に形成されていることを特徴とする。
【００１１】
本発明の半導体装置は、前記基準濃度層の表面から前記空乏層伸長領域の底面までの深さが、前記基準濃度層の表面から前記ベース領域の底面までの深さの２倍以上であることを特徴とする。
【００１２】
本発明の半導体装置は、前記ソース領域は、各ユニットの横方向の中心に対して対称に隔てられ、前記ベース領域は、前記横方向の中心に対して対称に隔てられ、前記ソース電極と前記ドレイン電極の間に印加された電圧が増加する時、前記ベース領域と前記基準濃度層との第３境界から一対の第１空乏層が伸びて前記横方向の中心で結合し、前記空乏層伸長領域と前記基準濃度層との第４境界から一対の第２空乏層が伸びて前記横方向の中心で結合することを特徴とする。
【００１３】
本発明の半導体装置は、前記ソース電極と前記ドレイン電極の間に印加された電圧が増加する時、前記第１空乏層と前記第２空乏層の伸長と同時に一対の第３空乏層が前記第１境界から上下に伸び、前記第３空乏層が前記ソース領域、又は前記低濃度層の下面に設けられた当該低濃度層より高い濃度で第１導電型不純物を含むドレイン領域に達する前に、前記第１空乏層の結合及び前記第２空乏層の結合が起こることを特徴とする。
【００１４】
本発明の半導体装置は、各空乏層に対応するＰＮ結合の電界強度が絶縁破壊を起こす値になるまで各空乏層内の電界強度がほぼ同一となるような厚さ及び不純物濃度によって、前記ベース領域、前記空乏層伸長領域、前記基準濃度層、及び前記低濃度層が形成されていることを特徴とする。
【００１５】
本発明の半導体装置は、前記第４境界が、前記横方向の中心と前記隣接ユニット間の境界との中点である基準位置近傍に位置していることを特徴とする。
【００１６】
本発明の半導体装置は、前記第４境界は前記基準位置に対して前記横方向の中心側に位置し、前記第１境界は前記基準位置に対して前記隣接ユニット間の境界側に位置していることを特徴とする。
【００１７】
本発明の半導体装置は、前記第４境界の上部が互いに平行であり、前記第４境界の下部が湾曲していることを特徴とする。
【発明の効果】
【００２２】
本発明の半導体装置は、ソース領域を覆う各ベース領域の底面のみが当該ベース領域より低濃度で第２導電型の不純物を含む空乏層伸長領域で覆われ、ベース領域の側面が空乏層伸長領域で覆わないことから、対向するベース領域間の離間間隔が空乏層伸長領域の形成により狭くなることがない。
すなわち、従来のようにベース領域の側面に空乏層伸長領域（特許文献１の電界緩和層）を形成した場合においては、ベース領域を覆う空乏層伸長領域間において所定の離間間隔を確保するために、半導体装置の幅を広げる必要がある。
【００２３】
一方、本発明の半導体装置は、ベース領域の拡散層の側面、すなわち対向する横方向に空乏層伸長領域が形成されていないため、対向するベース領域間において所定の離間間隔を確保すればよく、対向するソース領域間の離間間隔を従来例に比較して微細化できる。
より具体的には、本発明においては、半導体装置のオン抵抗を増加させることなく、ソース領域を覆うベース領域の間隔を、従来に比較して低減することができ、半導体装置の微細化が行える。
【００２４】
また、本発明の半導体装置は、ベース領域の底面下にのみ空乏層伸長領域を形成すればよく、ベース領域の側面を覆うように形成する必要がない。
これにより、本発明においては、拡散させる不純物を広域に亘って注入する必要がなく、第１基準濃度と深さとの兼ね合いにより、指向性を有して不純物を深く注入することができ、ベース領域の拡散層底部の直下に空乏層伸長領域を十分な厚さの拡散層として形成でき、逆バイアスが印加された際、十分に空乏層を伸長させることができる。
【００２５】
また、本発明の半導体装置は、空乏層伸長領域の下面が低濃度層および基準濃度層の界面位置より深く、基準濃度胆の表面から空乏層伸長領域の下面までの深さ寸法が、基準濃度層の表面からベース領域の底面までの深さ寸法の２倍以上を有し、かつベース領域よりも低い濃度で形成されている。
これにより、本発明の半導体装置は、第１導電型および第２導電型の接合（ＰＮ接合）から広がる空乏層を空乏層伸長領域に十分に伸長させることができ、伸長する空乏層により電界を緩和することができる。
したがって、本発明の半導体装置は、電界を緩和することにより、電界集中によって起こる耐圧の低下を抑制することができ、良好な耐圧特性を得ることができる。
【図面の簡単な説明】
【００２６】
【図１】半導体装置の断面構造を示す概念図である。
【図２Ａ】半導体装置の製造方法を示す図である。
【図２Ｂ】半導体装置の製造方法を示す図である。
【図３Ａ】半導体装置の製造方法を示す図である。
【図３Ｂ】半導体装置の製造方法を示す図である。
【図３Ｃ】半導体装置の製造方法を示す図である。
【図３Ｄ】半導体装置の製造方法を示す図である。
【図４Ａ】半導体装置の製造方法を示す図である。
【図４Ｂ】半導体装置の製造方法を示す図である。
【図５Ａ】半導体装置の製造方法を示す図である。
【図５Ｂ】半導体装置の製造方法を示す図である。
【図６Ａ】半導体装置の製造方法を示す図である。
【図６Ｂ】半導体装置の製造方法を示す図である。
【図６Ｃ】半導体装置の製造方法を示す図である。
【図７】本発明の半導体装置および従来の半導体装置の性能特性の比較を示すグラフである。
【図８】シミュレーションに用いた従来の半導体装置の断面構造を示す概念図である。
【図９】シミュレーションにおける従来構造のＭＯＳＦＥＴの耐圧の電圧を示すグラフである。
【図１０】図８の断面のＳ１−Ｓ１’の線の位置における深さ方向の不純物濃度を示すグラフである。
【図１１】図８の断面のＳ２−Ｓ２’の線の位置における深さ方向の不純物濃度を示すグラフである。
【図１２】図８の構造をシミュレーションのためにモデル化したものである。
【図１３Ａ】逆バイアス（５Ｖ）を印加した際の図１２の出力点における電界強度を示すグラフである。
【図１３Ｂ】逆バイアス（５Ｖ）を印加した際の図１２の出力点における電界強度を示すグラフである。
【図１４Ａ】逆バイアス（３０Ｖ）を印加した際の図１２の出力点における電界強度を示すグラフである。
【図１４Ｂ】逆バイアス（３０Ｖ）を印加した際の図１２の出力点における電界強度を示すグラフである。
【図１５Ａ】逆バイアス（３００Ｖ）を印加した際の図１２の出力点における電界強度を示すグラフである。
【図１５Ｂ】逆バイアス（３００Ｖ）を印加した際の図１２の出力点における電界強度を示すグラフである。
【図１６Ａ】逆バイアス（６１０）を印加した際の図１２の出力点における電界強度を示すグラフである。
【図１６Ｂ】逆バイアス（６１０）を印加した際の図１２の出力点における電界強度を示すグラフである。
【図１７】シミュレーションに用いた本実施形態の半導体装置の断面構造を示す概念図である。
【図１８】シミュレーションにおける本実施形態のＭＯＳＦＥＴの耐圧の電圧を示すグラフである。
【図１９】図１７の断面のＳ１−Ｓ１’の線の位置における深さ方向の不純物濃度を示すグラフである。
【図２０】図１７の断面のＳ２−Ｓ２’の線の位置における深さ方向の不純物濃度を示すグラフである。
【図２１】図１７の構造をシミュレーションのためにモデル化したものである。
【図２２Ａ】逆バイアス（５Ｖ）を印加した際の図２１の出力点における電界強度を示すグラフである。
【図２２Ｂ】逆バイアス（５Ｖ）を印加した際の図２１の出力点における電界強度を示すグラフである。
【図２３Ａ】逆バイアス（２０Ｖ）を印加した際の図２１の出力点における電界強度を示すグラフである。
【図２３Ｂ】逆バイアス（２０Ｖ）を印加した際の図２１の出力点における電界強度を示すグラフである。
【図２４Ａ】逆バイアス（３００Ｖ）を印加した際の図２１の出力点における電界強度を示すグラフである。
【図２４Ｂ】逆バイアス（３００Ｖ）を印加した際の図２１の出力点における電界強度を示すグラフである。
【図２５Ａ】逆バイアス（６６０）を印加した際の図２１の出力点における電界強度を示すグラフである。
【図２５Ｂ】逆バイアス（６６０）を印加した際の図２１の出力点における電界強度を示すグラフである。
【図２６】逆バイアス（６１０）を印加した際の従来例における各部のＰＮ接合における電界強度を示したグラフである。
【図２７】逆バイアス（６６０）を印加した際の本実施形態における各部のＰＮ接合における電界強度を示したグラフである。
【発明を実施するための形態】
【００２７】
本発明の半導体装置は、ゲートによって電流を制御するＭＯＳＦＥＴ（電界効果型トランジスタ）であり、該ＭＯＳＦＥＴとして構成が並列的に配置され、複数のＭＯＳＦＥＴ構成を備えている。尚、並列配置された各ＭＯＳＦＥＴ構成は、同一の構成であることから、本実施例ではＭＯＳＦＥＴ構成の一つを代表例に以降の説明を行なう。
【００２８】
本発明の半導体装置１０は、図１に示すように第１導電型としてｎ型の不純物を所定の第１基準濃度で含む基準濃度層４、およびこの基準濃度層４に比較して低濃度のｎ型の不純物を含む低濃度層３から成るドリフト層５と、基準濃度層４の表面上に形成されるゲート２０とを有している。また、このゲート２０の形成された上記基準濃度層４の表面近傍に、所定の離間間隔を有してゲート電極２０の対向する端部近傍の半導体基板表面に、それぞれ設けられた一対の拡散領域であり、第１基準濃度より高い濃度のｎ型の不純物を合むソース領域８ａ及び８ｂが形成されている。
このソース領域８ａ及び８ｂそれぞれと低濃度層３との間には、このソース領域８ａ及び８ｂ各々を覆う拡散層として、第２導電型であるｐ型の不純物を第２基準濃度にて含んだベース領域７ａ、７ｂそれぞれが形成されている。
さらに、本実施形態による半導体装置１０は、上記ベース領域７ａ、７ｂ各々の拡散層の底面領域にｐ型の不純物を第２基準濃度より低濃度で含んだ空乏層伸張領域６ａ、６ｂがそれぞれ設けられている。ここで、底面領域とは、例えば、ベース領域７ａ及び７ｂの拡散層の場合、半導体基板表面に対して平行となる、ベース領域７ａ及び７ｂにおける拡散層底部の平面領域の面を示している。
上記空乏層伸張領域６は、拡散層の下面が基準濃度層４と低濃度層３との界面に対して、低濃度層３側に食い込む形状、すなわち、上記拡散層下面（空防伸張領域６及び低濃度層３の界面）が低濃度層３と基準濃度層４との界面位置より深く形成されている。
【００２９】
ソース電極１４は、それぞれ上記ソース領域８ａ、８ｂ及びベース領域７ａ及び７ｂに電気的に接続されている。
ドレイン電極１は、上記ソース電極１４との間で電圧が印加される電極であり、半導体装置における半導体基板の裏面側に設けられている。
また、上記ドレイン電極１と低濃度層３との間には、第１基準濃度より高い濃度でｎ型の不純物を含むドレイン層２が設けられている。
【００３０】
上述した構成の本実施形態のＭＯＳＦＥＴは、上記ソース電極１４およびドレイン電極１との間に電圧が印加され、ゲート２０に制御電圧を印加することにより、ソース領域８に隣接するソース領域８を覆うベース領域７にチャンネル（反転層）が形成され、ソース電極１４とドレイン電極１との間にドリフト層５及びドレイン層２を介して電流が流れる。
【００３１】
また、上記ドリフト層５の基準濃度層４は、ｎ型の不純物として例えばリンを１×１０１６ｃｍ−３の表面濃度で含み、層の厚さが約６〜７μｍで形成されている。また、低濃度層３は、ｎ型の不純物として例えばリンを３×１０１４ｃｍ−３の濃度で含み、層の厚さが約４０μｍで形成されている。
また、ドレイン層２は、ｎ型の不純物として、例えばリン又はアンチモンを１×１０２０ｃｍ−３の濃度で含み、層の厚さが約２００〜３００μｍで形成されている。
【００３２】
ソース電極１４各々は、位置Ａにおいて、アルミニウムを主とする材料により形成されており、例えば４μｍの厚さ寸法を有して形成されている。
また、ドレイン電極１は、Ｔｉ−Ｎｉ−Ａｇなどの多層金属膜により形成され、厚さが例えば多層金属膜全体にて０．５μｍを有するように形成されている。
【００３３】
ゲート２０は、図１に示すように、基準濃度層４の表面上に形成されており、その形成位置が、基準濃度層４の表面近傍に形成された一対のソース領域８において離間する位置に対応する基準濃度層４の表面上に形成されている。
【００３４】
ゲート２０は、順に積層されたゲート酸化膜９およびポリシリコン層１１を有し、更に積層するこれらの表面を覆う酸化膜１２を有している。積層するゲート酸化膜９およびポリシリコン層１１の表面を覆う酸化膜１２は、ソース領域８上の一部に渡って延在しており、当該酸化膜１２上には絶縁性を有する層間絶縁膜としてのＰＳＧ１３が形成されている。ＰＳＧ１３を形成することで、後述するソース電極１４およびゲート２０が電気的に接続することを防止することができる。
【００３５】
ところで、ゲート２０のゲート酸化膜９は例えば０．１μｍの厚さ寸法、ポリシリコン層１１は例えば０．５μｍの厚さ寸法で形成されている。また酸化膜１２は例えば０．０５μｍの厚さ寸法、ＰＳＧ１３は例えば１μｍの厚さ寸法を有して形成されている。
【００３６】
ゲート２０下の基準濃度層４の表面近傍において離間して対向するソース領域８ａ（８ｂ）は、約４−６μｍの離間間隔を有して形成されており、該ソース領域８ａ（８ｂ）は、ｎ型として例えば砒素（Ａｓ）を、２×１０２０ｃｍ−３の表面濃度で含んでおり、約０．３μｍの深さ寸法を有して形成されている。
【００３７】
ソース領域８ａ（８ｂ）を覆うベース領域７ａ（７ｂ）は、ドリフト層５の基準濃度層４を介して対向しており、当該ベース領域７はｐ型として例えばホウ素（Ｂ）を３×１０１７ｃｍ−３の表面濃度で含み、約２μｍ〜２．５μｍの深さ寸法を有して形成されている。
【００３８】
ベース領域７ａ（７ｂ）および該ベース領域７ａ（７ｂ）の底面下に形成される空乏層伸長領域６ａ（６ｂ）は、ゲート２０直下のドリフト層５を介して対向するように形成されている。ベース領域７ａと７ｂとの間隔、すなわちベース領域７ａ及び７ｂ間に挟まれたドリフト層５の横幅寸法を、離間間隔（対向距離）とし、以下の説明を行う。
【００３９】
ところで、対向する空乏層伸長領域６aの一方の端部、すなわちドリフト層５を介して空乏層伸長領域６ｂと対向する側の端部は、離間間隔の中点（中間位置Ｂ）と当該空乏層伸長領域６のドリフト層５を介して対向してない他方の空乏層伸長領域６ｂの端部Ｅとの中点（基準位置Ｃ）付近に位置するように形成されている。この端部Ｅは、図１に示す複数のＭＯＳＦＥＴが連続して形成されている折り返し点である。すなわち、端部Ｅは、図１のＭＯＳＦＥＴと、このＭＯＳＦＥＴの左側に連続して形成されている他のＭＯＳＦＥＴと共通のベース領域７ａの中心点となる。同様に、図１のＭＯＳＦＥＴの右側に隣接する他のＭＯＳＦＥＴも、ベース領域７ｂを共通に使用している。
より具体的には図１に示すように、当該ゲート２０の横幅寸法の１／２の中点Ｂから当該半導体装置１０の端までの距離を１とするとき、その距離の１／２となる位置Ｃ（基準位置）付近に空乏層伸長領域６の一方の端部が形成されている。
【００４０】
更に、詳細に説明すると、位置Ｃ付近に形成される空乏層伸長領域６ａ（６ｂ）は、半導体装置の断面を示す図１において、ベース領域７ａ（７ｂ）底面下の上面側が位置Ｃより当該半導体装置の内側（位置Ｂ側の方向）に位置するように形成され、当該空乏層伸長領域６ａの下面側が、位置Ｃより当該半導体装置１０の外側（位置Ｄの方向）に位置するよう湾曲を有して形成されている。
すなわち、ソース電極１４及びドレイン電極１間に電圧が印加され、ＭＯＳＦＥＴがオフ状態の場合、ベース領域７ａ及び基準濃度層４の界面と、ベース領域７ｂ及び基準濃度層４の界面とから各々延びる空乏層が双方の中間位置Ｂにて接合し、空乏層伸長領域６ａ及び基準濃度層４の界面と、空乏層伸長領域６ｂ及び基準濃度層４の界面とから各々延びる空乏層が双方の中間位置Ｂにて接合するように構成する。
【００４１】
また、湾曲形状を有する空乏層伸長領域６ａ（６ｂ）の端部は、緩やかな湾曲形状より、できるだけ急峻な湾曲形状を有するように形成することが好ましく、より好ましくは上面側と下面側を除いては図１の位置Ｃに示す垂線に出来るだけ沿い、上面側で僅に位置Ｃより当該半導体装置の内側（位置Ｂ側）に位置し、かつ下面側で僅に位置Ｃより当該半導体装置の外側（位置Ｃ側）に位置する、いわゆる和菜切り包丁の切先に似た形状とし、対向する面を平行とすることが好ましい。
上述のように、空乏層伸長領域６ａ及び６ｂを形成することにより、従来の構造に比較して、空乏層伸長領域６ａ及び６ｂの対向距離を広く確保することができ、ＭＯＳＦＥＴのオン状態の場合、電子（キャリア）が移動する領域を広くすることができ、ＭＯＳＦＥＴのオン抵抗を低下させることができる。
【００４２】
前記した形状により、ドリフト層５を介して互いに対向する空乏層伸長領域６ａ及び６ｂの離間間隔は、図１に示すように、空乏層伸長領域６ａ及び６ｂを形成する拡散層の湾曲部に対応し、上面側から下面側に向かうに従い、次第に離間間隔が増加する。
【００４３】
また、空乏層伸長領域６ａ（６ｂ）は、ｐ型として例えばホウ素を約７×１０１６〜１０×１０１６ｃｍ−３の表面濃度で含み、約７〜８μｍの深さ寸法を有している。
また、該空乏層伸長領域６ａ（６ｂ）は、下面までの深さ寸法（基準濃度層４表面から空乏層伸長領域６の底面までの深さ寸法）は、図１に示すように、ベース領域７の底面までの深さ寸法（基準濃度層４表面からベース領域７の底面までの深さ寸法ｄ）の２倍以上（２ｄ以上）を有するように設計されている。
このため、空乏層伸長領域６ａ（６ｂ）は、対向する低濃度層３との間に逆バイアスが印加された際、低濃度層３との界面から、ベース領域７ａ及び７ｂと、低濃度領域３との双方に十分な厚さの空乏層が延び、上記界面における耐圧が向上するように、十分な層厚寸法を有している。
【００４４】
前記した構成を備えた本発明の半導体装置１０は、ソース電極１４およびドレイン電極１間に電圧を印加し、ゲート電極にオンの制御電圧を印加したとき、すなわちソース電極１４に負極の電圧（負電位）を印加し、ドレイン電極１に正極の電圧（正電位）を印加し、ソース電極１４およびゲート２０間においてゲート２０に正極の電圧を印加し、負極の電圧をソース電極１４に接続したとき、バックゲートとなるベース領域７ａ（７ｂ）において、ゲート２０との界面に反転層が形成される。
【００４５】
ソース電極１４およびドレイン電極１間に電圧が印加された状態で、反転層が形成されると、ソース電極１４から供給される電子は、ソース領域８ａ（８ｂ）、ベース領域７ａ（７ｂ）の反転層、基準濃度層４、低濃度層３、ドレイン層２を介してドレイン電極１へと順に移勤し、当該電子の移動により、ドレイン電極１からソース電極１４間に電流が流れる。
【００４６】
一方、ソース電極１４およびドレイン電極１間に電圧を印加し、ゲート電極にオフ制御電圧を印加したとき、すなわちソース電極１４に負極の電圧およびドレイン電極１に正極の電圧を印加し、ソース電極１４およびゲート２０間に電圧が印加されないようにソース電極１４およびゲート２０間の電圧を０Ｖにした時、ゲート２０に電圧が印加されないことにより、ベース領域７におけるゲート２０との界面に反転層が形成されない。
【００４７】
これにより、ソース電極１４およびドレイン電極１間に印加される電圧により、上述したように、ｐ型のベース領域７ａ（７ｂ）および空乏層伸長領域６ａ（６ｂ）と、ｎ型のドリフト層５との接合部より空乏層が形成される。空乏層はソース電極１４およびドレイン電極１間に印加される電圧に応じて次第に広がり、所定以上の電圧が印加されると、対向する空乏層伸長領域６ａ（６ｂ）およびベース領域７ａ（７ｂ）間に設けられたドリフト層５の基準濃度層４は広がる空乏層で満たされる。また、空乏層はドリフト層５の低濃度層３においても広がる。
【００４８】
ところで、本発明の半導体装置１０は、ｐ型の不純物を低濃度で含み、かつ十分な層厚寸法を有する空乏層伸長領域６ａ（６ｂ）を備えている。これにより、本発明の半導体装置１０は、ソース電極１４及びドレイン電極１に対して、逆バイアスが印加された際、従来のＭＯＳＦＥＴに比較して耐圧を向上させるため、空乏層伸長領域６ａ（６ｂ）及び低濃度層３間の電界強度、また空乏層伸長領域６ａ（６ｂ）及び基準濃度層４間の電界強度の増加を抑制させるように、空乏層伸長領域６ａ（６ｂ）内に空乏層の伸長を促すことを目的としている。上述したように、本発明は、特許文献１のように空乏層の広がりを抑制することを目的としておらず、逆に空乏層の広がる距離を伸ばすことにより、空乏層内の電界強度を緩和させる構造を用いている。
【００４９】
すなわち、本実施形態における空乏層伸長領域６ａ（６ｂ）は、拡散層が十分伸長するように、ｐ型の不純物を低濃度で含み、かつ拡散層の厚さが従来例に比較して、より半導体装置表面からの距離、例えばベース領域７ａ（７ｂ）の深さの２倍以上の十分な深さ寸法を有している。これにより、本実施形態においては、上記空乏層伸長領域６ａ（６ｂ）に広がる空乏層を、電界強度を緩和させるために十分に伸長させることができ、伸長する空乏層により電界を緩和することができる。これにより、本発明の半導体装置１０は、電界集中によって起こる耐圧の低下を改善することができ、良好な耐圧特性を得ることができる。
【００５０】
そのため、ソース電極１４及びドレイン電極１間に対し、逆バイアスが印加された場合、空乏層伸長領域６ａ（６ｂ）及び低濃度層３の界面から、空乏層伸長領域６ａ（６ｂ）及び低濃度層３双方に対して空乏層（空乏層Ｃ）が延びる。この空乏層は、印加される逆バイアスの電圧が増加するにつれて延びる距離も増加する。
このとき、同様に、ベース領域７ａ及び基準濃度層４の界面と、ベース領域７ｂ及び基準濃度層４の界面とから、双方に対して空乏層（空乏層Ａ）が伸び、また、空乏層伸長領域６ａ及び基準濃度層４の界面と、空乏層伸長領域６ｂ及び基準濃度層４の界面とから、双方に対して空乏層（空乏層Ｂ）が伸び、中間位置Ｂにて接合する。
したがって、従来のように極端に電界が集中する部分を無くすことにより、すなわち、上記空乏層Ａ、空乏層Ｂ及び空乏層Ｃ各々における電界強度を同様の数値にて増加させていくことにより、半導体装置１０全体の耐圧を増加させることができる。
そのため、本発明の半導体装置によれば、各ｐｎ接合部分の電界の上昇をほぼ同様とすることができ、半導体装置全体の耐圧を、オン抵抗を増加させずに向上させることができる。
【００５１】
なお、上述した半導体装置の構造における各種の設定条件は、発明者が実際のデバイスを作成し、デザインルール及び濃度をパラメータとして、実験を繰り返すことで見出したものである。
上記設定条件に基づいて製造された半導体装置は、ベース領域７ａ（７ｂ）の側面を空乏層伸長領域６ａ（６ｂ）で覆わなくとも、ゲート・ソース間を短絡した状態でドレイン・ソース間に印加できる最大の電圧（以降、ＶＤＳＳと略称する）を高くすることができ、かつ単位活性領域当りのオン抵抗（以降、ＲｏｎＡと略称する）を低く、図７に示すような良好な特性を得ることができる。
【００５２】
上述したように、本実施形態による半導体装置１０は、空乏層伸長領域６ａ（６ｂ）をベース領域７ａ（７ｂ）の対向する端部（拡散層の湾曲領域を含む）に設けないことにより、従来の半導体装置のベース領域の側面に空乏層伸長領域（特許文献１の電界緩和層）を形成する場合と異なり、ソース領域８ａ（８ｂ）を覆うベース領域７ａ（７ｂ）間の離間間隔を狭めることができ、これによりオン抵抗を増加させずに維持したままで微細化を図ることができる。
すなわち、本実施形態による半導体装置１０は、ゲート電圧が０Ｖで、ソース電極１４とドレイン電極１との間に印加された逆バイアスの電圧が増加する過程において、ベース領域７ａ（７ｂ）と基準濃度領域４との界面から空乏層Ａが伸び、空乏層伸長領域６ａ（６ｂ）と基準濃度領域４との界面から空乏層Ｂが伸び、空乏層伸長領域６ａ（６ｂ）と低濃度層３との界面から空乏層Ｃが伸びる際、各空乏層Ａ、Ｂ及びＣのそれぞれ対応するＰＮ接合が絶縁破壊を起こす電界強度に達するまで、各空乏層内の電界を同様の強度とするよう空乏層を伸張させる厚さ及び不純物濃度により、ベース領域、空乏層伸張領域、基準濃度層及び低濃度層の各拡散領域が形成されている。
【００５３】
次に、本発明の半導体装置１０の製造方法を図２〜図６を用いて説明する。
先ず、ｎ型の不純物として例えばアンチモン又はリンを１×１０２０ｃｍ−３の濃度で含む層と、層上にｎ型の不純物の例えばリンを３×１０１４ｃｍ−３の濃度で含む層とが積層された半導体基板を用意する。用意した半導体基板の下層はドレイン層２のための層であり、上層はドリフト層５のための層である。尚、現段階において、ドリフト層５の基準濃度層４は未だ形成されていない（図２Ａ）。
【００５４】
用意した上記半導体基板の表面に対し、図１の基準濃度領域４を形成するためのｎ型不純物の燐（Ｐ）を１００ｋｅＶのエネルギーにより、２×１０１２〜４×１０１２ｃｍ−２にてイオン注入する（図２Ｂ）。
そして、下地の酸化膜を形成した後、イオン注入した上記燐の事前拡散を行い、予め所定の深さの拡散領域を形成しておく（図３Ａ）。
下地の酸化膜上にレジストを塗布し、フォトリソグラフィを行い、イオン注入を行う開口パターンを形成する。
【００５５】
上記マスクパターンは空乏層伸長領域６ａ（６ｂ）を形成するためのものであり、このマスクパターンにおける開口部から不純物がイオン注入される（図３Ｂ）。ところで、当該マスクパターンにおけるイオン注入のための開口は、その開口寸法が所定値以下になるように形成されており、具体的には、図１に示す本発明の半導体装置１０においてゲート２０の横幅寸法の１／２の位置Ｂ（中間位置）から当該半導体装置１０の端までの距離を１とするとき、その１／４以下になるように形成されており、本実施例では、０．５〜２μｍ（尚、実際の製造では図１に示す半導体装置をすでに述べたように連続してつなげて配置するので、この部分の窓空けは１〜４μｍとなる）の開口寸法を有するようにマスクパターンが形成されている。
【００５６】
尚、前記したマスクパターンにおけるイオン注入のための開口が１／４以下とする条件は、発明者が実験を繰り返すことで見出したものである。
すなわち、このマスクパターンにおける開口部は、位置Ｂと基準位置Ｃとの距離の１／２以上、基準位置Ｃからポリシリコン層１１の方向と逆方向に形成することにより、後述する熱拡散等による不純物拡散面の横方向の端部を、ベース領域７の拡散層の湾曲部に達しない位置に形成することができる。
これにより、後に形成される空乏層伸長領域６ａ及び６ｂの対向距離が必要以上に狭くなることを抑制し、オン抵抗を維持することができる。
【００５７】
上述したように、空乏層伸長領域６のためのｐ型不純物のホウ素（Ｂ）は、１×１０１３〜４×１０１３ｃｍ−２により、上記開口パターンをマスクとし、上記基準濃度領域４において一定間隔離にて離れた領域に対してイオン注入される。
【００５８】
尚、前記した開口寸法が１／４以下となるようにパターン加工を施し、前記した注入条件でイオン注入することにより、その後の熱拡散によって形成される空乏層伸長領域６が所望形状に形成され、良好な特性を得ることができることが度重なる実験で確認されている。
【００５９】
後述するｐ−層である空乏層伸長領域６ａ（６ｂ）における不純物のホウ素（Ｂ）を活性化させる熱工程において、事前にある程度の深さのｎ型不純物の拡散領域を形成しておくことにより、半導体装置面に平行な方向（横方向）に対するｐ型不純物の拡散を抑制させることができる。これにより、一方の空乏層伸長領域６ａが対向する他方の空乏層伸長領域６ｂとの間隔を、広く、設計値の幅にて形成することができるため、基準濃度領域４の幅が従来例に比較して広く取れ、ＭＯＳＦＥＴのオン抵抗を増加させることがない。また、燐（Ｐ）のイオン注入量とホウ素（Ｂ）のイオン注入量とにおいて、ホウ素（Ｂ）の注入量がイオンの注入量に対して約１桁ほど多いため、燐に比較してホウ素（Ｂ）の拡散速度が速く、空乏層伸長領域６ａ（６ｂ）をｎ型の基準濃度層４より深く拡散することができる。
【００６０】
その後、注入した不純物を活性化すべく、長時間拡散が行なわれる。これによって、半導体基板に基準濃度層４および空乏層伸長領域６ａ（６ｂ）のための領域が形成される（図３Ｃ）。
上記基準濃度層４（ｎ層）は、低濃度層３（ｎ−層）より不純物濃度が高く設定されている。また、低濃度層３及び基準濃度層４は、オン状態の場合に、電子が電界により移動するドリフト層５を形成している。
【００６１】
形成された酸化膜を取除いた後、新たに、ゲート酸化膜９となる酸化膜を形成し、当該酸化膜上に、更にゲート電極を形成するためのポリシリコン層を形成する。
【００６２】
その後、所定の位置にゲートを形成すべく、レジストを塗布し、ゲートのパターンを形成するマスクによるフォトリソグラフィ（写真工程）を行い、ポリシリコンをエッチングするためのレジストパターンを形成する（図３Ｄ）。
上記ポリシリコン層のエッチングを、上記レジストパターンをマスクとして、異方性エッチングまたは等方性エッチング等により行う。これにより、所定位置に所定形状のゲート酸化膜９およびゲート電極としてのポリシリコン層１１が形成される（図４Ａ）。その後、形成に用いた上記レジストを取除く。
【００６３】
その後、上記ポリシリコン層１１をマスクとしてベース領域７ａ（７ｂ）の拡散層を形成するためのホウ素（Ｂ）を、８０ｋｅｖのエネルギーにより、４×１０１３〜５×１０１３ｃｍ−２でイオン注入する（図４Ｂ）。
【００６４】
その後、ポリシリコン層１１のゲートパターンが上部に形成されていない領域のゲート酸化膜９、すなわち露出されているゲート酸化膜９を除去し、露出されたシリコン表面に新たに酸化膜１２を形成した後、拡散処理（チャネル拡散）を行ないベース領域７ａ（７ｂ）のための拡散層を形成する（図５Ａ）。これにより、ゲート酸化膜９、ポリシリコン層１１および酸化膜１２から或るゲート２０が形成される。
【００６５】
その後、ソース領域８ａ（８ｂ）を形成するため、レジストを塗布し、ソース領域形成のマスクによりフォトリソグラフィを行いレジストパターンを形成する。そして、上記ゲート２０および形成したレジストパターンを、マスクとして、ソース領域８ａ（８ｂ）の拡散層を形成するための砥素（Ａｓ）を、１００ｋｅＶのエネルギーにより、８×１０１６〜１０×１０１６ｃｍ−２でイオン注入した後（図５Ｂ）、マスクに用いたレジストパターンを除去する。
【００６６】
次に、半導体基板の表面一面に層間絶縁膜の層として、ＰＳＧ（Phosphorus Silicon Glass）１３をＣＶＤ（Chemical Vapor Deposition）で積層形成する（図６Ａ）。
半導体基板の表面一面に層間絶縁膜としてのＰＳＧ１３をＣＶＤにより積層形成した後、熱処理により、ソース領域８ａ（８ｂ）の拡散層を形成する拡散処理と、ＰＳＧ１３の焼き締め（膜表面を平坦化させるreflow処理）とを同時に行う。
【００６７】
その後、ベース領域７ａ（７ｂ）及びソース領域８ａ（８ｂ）に対するコンタクトを形成するため、レジストを半導体基板全面に塗布し、コンタクト形成のためのマスクにより、フォトリソグラフィを行い、コンタクトのレジストパターンを形成する。
そして、一面に形成したＰＳＧ１３および酸化膜１２を上記コンタクトのレジストパターンを用いてエッチングし、ベース領域７ａ（７ｂ）及びソース領域８ａ（８ｂ）の一部が露出されるコンタクトホール２１を、ＰＳＧ１３および酸化膜１２に対して形成し、その後レジストを除去する（図６Ｂ）。
【００６８】
次に、ＰＳＧ１３が形成された半導体基板の表面に対し、スパッタ法（又は蒸着法）によりＡｌ（アルミニウム）を堆積させ、ソース電極１４（表面電極）を形成する。このソース電極１４は、ソース領域８ａ（８ｂ）およびベース領域７ａ（７ｂ）に対し、コンタクトホール２１内に堆積されたアルミニウムにより電気的に接続されており、かつ層間絶縁層のＰＳＧ１３により、ゲート２０のポリシリコン層１１と絶縁されている。尚、ゲート２０は、ソース電極１４との間で短絡することのないように加工が施された図示されないコンタクトホール内に埋設された導電物を介しで外部と電気的に接続される。
【００６９】
また、ゲート２０等が形成されていない半導体基板の裏面に対し、スパッタ法（又は蒸着法）により、Ｔｉ−Ｎｉ−Ａｇの多層金属膜を堆積し、ドレイン層２と電気的に接続されたドレイン電極１（裏面電極）を形成する（図６Ｃ）。
以上の工程を経て、図１に示す半導体装置１０が形成される。
【００７０】
次に、上述した本実施形態の半導体装置１０と、従来の構造による半導体装置との耐圧の違いについてのシミュレーション結果（２次元デバイスシミュレータＭＥＤＩＣＩ（登録商標）、TMA(Technology Modeling Associates)社）を、図８〜図２５を用いて、以下に説明する。
図８は、従来の一般的な２段ベース構造による半導体装置の断面構造を示す概念図であり、シミュレーション結果として図９に示すように、耐圧が６１５Ｖであった。図９は従来例の構造のＭＯＳＦＥＴの耐圧結果の電圧を示すものであり、横軸が電圧であり、縦軸が電流値である。図８のＰ層（第１のベース領域）、Ｐ＋層（第２のベース領域）、基準濃度層４及び低濃度層３の不純物濃度分布は、Ｓ１−Ｓ１’間において図１０に示す分布であり、ゲート直下のＳ２−Ｓ２’間において図１１に示す分布をしている。図１０及び図１１において、横軸は深さ方向の半導体装置表面からの距離を示し、縦軸は不純物の濃度を示している。
次に、図８の構造のＭＯＳＦＥＴに逆バイアスを印加し、その電圧を徐々に増加させ、耐圧が低い部位を検証した。図１２は、シミュレーションのために、図８に示す半導体装置の断面をモデル化した概念図であり、縦軸が半導体装置表面から深さ方向への距離（Ａ’−Ａ”）を示し、横軸が半導体装置表面に対して平行な軸の位置を示している。
また、図８においては、図１における中間位置Ｂの左側に相当するシミュレーションモデルを示している。しかしながら、実際には中間位置で折り返した対称構造でシミュレーションが行われている。
【００７１】
図１３〜図１６が、従来例の図８の構造のＭＯＳＦＥＴに対して逆バイアスの電圧（ＶＤＳＳ）を印加した場合の空乏層の伸長状況と電界強度をと示すグラフである。図１３〜図１６のそれぞれＡの図は、空乏層の伸び及び電界を示すグラフであり、縦軸が表面からの深さ方向の距離を示し、横軸が表面に平行な軸の位置を示している。図１３〜図１６それぞれＢの図は、縦軸が電界強度を示し、横軸が図１３〜図１６におけるＡの図の縦軸に対応した深さ方向の距離を示しており、グラフの各線に付加されている数字が図１２の横軸に示す距離に対応した位置を示している。ここで、深さ方向に関しては、シミュレーションとして設定した基板の厚さは４０μｍであるが、図１３〜図１６（後述する図２２〜２５も同様）において、深さ方向が１４μｍまでの結果のみを記載している、このため、各Ａの図において深さ方向１４μｍを超える空乏層の端部は記載せずに省略している。
図１３がＶＤＳＳ＝５の逆バイアスを印加した場合の空乏層の伸長状況と電界強度をと示すグラフである。図１３Ａに示すように空乏層が伸長し始めるが、図１３Ｂから判るように、電界強度は高くない。
図１４が３０Ｖの電圧の逆バイアスを印加した場合の空乏層の伸長状況と電界強度をと示すグラフである。図１４Ａ及び図１４Ｂにおいて、Ｐ層（第１のベース領域）の拡散層の湾曲部のエッジ部分の電界強度が他に比較して高くなることが判る。
【００７２】
次に、図１５がＶＤＳＳ＝３００Ｖの逆バイアスを印加した場合の空乏層の伸長状況と電界強度をと示すグラフである。図１５Ａにおいて、Ｐ＋層（第２のベース領域）の拡散層の下部の電界強度が、上記エッジ部分を含む他に比較して高くなることが、図１５Ｂから判る。Ｐ層のエッジ部分については、Ｐ層（第１のベース領域）からの空乏層と、対向する他のＰ層（第１のベース領域）からの空乏層とが接合することにより、電界強度の増加を抑制すると考えられる。
【００７３】
次に、図１６は、耐圧の電圧に近いＶＤＳＳ＝６１０Ｖの逆バイアスを印加した場合の空乏層の伸長状況と電界強度をと示すグラフである。図１６Ａにおいて、Ｐ＋層（第２のベース領域）の拡散層の下部の電界強度が、図１５の状態から継続して、他に比較して高くなることが、図１６Ｂから判る。
【００７４】
上述した従来構造のシミュレーションから、Ｐ＋層（第２のベース領域）の底部における電界強度の上昇により、耐圧が決定されていることが判った。
【００７５】
上述のようなシミュレーション結果に基づいて、本実施形態においては、Ｐ層（ベース領域７ａ及び７ｂ）の拡散層の底面における電界強度の上昇を抑制するため、図１に示すように、Ｐ−層（空乏層伸長領域６）の底面を、Ｎ−層（低濃度層３）より深く形成し、かつＰ−層（空乏層伸長領域６ａ、６ｂ）の厚さを、Ｐ層（ベース領域７ａ、７ｂ）の厚さに比較して２倍以上に厚くし、空乏層の伸長を容易として、電界強度の他の部分に対する上昇と同様とした。
【００７６】
次に、図１７〜図２５を用いて本実施形態における耐圧のシミュレーション結果を説明する。
図１７は、本実施形態の半導体装置（図１）の断面構造を示す概念図であり、シミュレーション結果として図１８に示すように、耐圧が６５６Ｖであった。図１８は本実施形態の構造のＭＯＳＦＥＴの耐圧結果の電圧を示すものであり、横軸が電圧であり、縦軸が電流値である。
図１７のＰ層（ベース領域７ａ，７ｂ）、Ｐ−層（空乏層伸長領域６ａ，６ｂ）、基準濃度層４及び低濃度層３の不純物濃度分布は、Ｓ１−Ｓ１’間において図１９に示す分布であり、ゲート直下のＳ２−Ｓ２’間において図２０に示す分布をしている。図１９及び図２０において、横軸は深さ方向の半導体装置表面からの距離を示し、縦軸は不純物の濃度を示している。
次に、図１７の構造のＭＯＳＦＥＴに逆バイアスを印加し、その電圧を徐々に増加させ、耐圧が低い部位を検証した。図２１は、シミュレーションのために、図１７に示す半導体装置の断面をモデル化した概念図であり、縦軸が半導体装置表面から深さ方向への距離（Ａ’−Ａ”）を示し、横軸が半導体装置表面に対して平行な軸の位置を示している。
また、図１７においては、図１における中間位置Ｂの左側に相当するシミュレーションモデルを示している。しかしながら、実際には中間位置で折り返した対称構造でシミュレーションが行われている。
【００７７】
図２２〜図２５が、本実施形態の図１７の構造のＭＯＳＦＥＴに対して逆バイアスの電圧（ＶＤＳＳ）を印加した場合の空乏層の伸長状況と電界強度との関係を示すグラフである。図２２〜図２５のＡの図それぞれは、空乏層の伸びと電界強度との関係を示すグラフであり、縦軸が表面からの深さ方向の距離を示し、横軸が表面に平行な軸の位置を示している。図２２〜図２５それぞれＢの図は、縦軸が電界強度を示し、横軸が図２２〜図２５におけるＡの図の縦軸に対応した深さ方向の距離を示しており、グラフの各線に付加されている数字が図２１における横軸に示す距離に対応した位置を示している。
【００７８】
図２２がＶＤＳＳ＝５Ｖの逆バイアスを印加した場合の空乏層の伸長状況と電界強度をと示すグラフである。図２２Ａに示すように空乏層が伸長し始めるが、図２２Ｂから判るように、それほど電界強度は高くない。本実施形態の構造において、Ｐ−層（空乏層伸長領域６ａ，６ｂ）では、図１３Ａの従来の状態に比較して空乏層が伸び、図１３Ｂに示す電界強度に比較して小さな数値となっている。
次に、図２３が２０Ｖの電圧の逆バイアスを印加した場合の空乏層の伸長状況と電界強度をと示すグラフである。図２３Ａ及び図２３Ｂにおいて、Ｐ層（ベース領域７ａ，７ｂ）の拡散層の湾曲部のエッジ部分の電界強度が他に比較して高くなることが判る。
【００７９】
次に、図２４がＶＤＳＳ＝３００Ｖの逆バイアスを印加した場合の空乏層の伸長状況と電界強度をと示すグラフである。電界強度の最大値を有する場所が、上記Ｐ層（ベース領域７ａ，７ｂ）のＮ層（基準濃度層４）におけるエッジ部分ではなく、Ｐ層（ベース領域７ａ，７ｂ）及びＰ−層（空乏層伸長領域６ａ，６ｂ）の接合部とにおけるＰ層（ベース領域７ａ，７ｂ）の底部側に移行する。図２４Ａ及び図２４Ｂにおいて、Ｐ層（ベース領域７ａ，７ｂ）の拡散層の下部の電界強度が、上記エッジ部分と同等程度に高くなる。しかしながら、従来構造の場合の図１５Ｂと比較すると、Ｐ層（ベース領域７ａ，７ｂ）の拡散層の下部の電界強度と、上記Ｐ層（ベース領域７ａ，７ｂ）のＮ層（基準濃度層４）におけるエッジ部分とにおいて、本実施形態では電界強度が同様となっていることが判る。Ｐ層（ベース領域７ａ，７ｂ）のＮ層（基準濃度層４）におけるエッジ部分については、Ｐ層（ベース領域７ａ）から伸びる空乏層と、対向する他のＰ層（ベース領域７ｂ）から伸びる空乏層とが接合し、この空乏層の幅が広いため、電界強度の増加が抑制されると考えられる。また、従来においては、Ｐ＋層（第2のベース領域）の電界強度が突出して高くなるのに対し、本実施形態においては、Ｐ−層（空乏層伸長領域６ａ，６ｂ）が低く緩やかな形状となる。
【００８０】
次に、図２５は、耐圧の電圧に近いＶＤＳＳ＝６６０Ｖの逆バイアスを印加した場合の空乏層の伸長状況と電界強度をと示すグラフである。図２５Ａにおいて示すように、Ｐ層の拡散層の上記下部の電界強度が、図２４の状態から継続して、他に比較して高くなる。この電界強度の数値は図２５Ｂに示されている。
【００８１】
図１６に示すように、基準濃度層におけるＰ＋層（第２のベース領域）の接合部の電界強度の上昇により耐圧が決定している従来構造に対し、本実施形態は、基準濃度層におけるＰ−層との接合部の電界強度を低下させる構造として、Ｐ−層及びＮ−層の界面から双方に空乏層を伸張させるため、Ｐ−層（空乏層伸長領域６ａ，６ｂ）とＮ−層（低濃度層３）とが界面を有する構成としている。また、本実施形態においては、従来の構造に比較して、Ｐ−層（空乏層伸長領域６ａ，６ｂ）側において空乏層を広く伸ばすことにより電界集中を緩和することができ、従来構造でのＰ＋層（第２のベース層）における電界集中の突出部を小さくし、緩やかな電界強度の分布を有し、他の部分と同様とすることにより、半導体装置の耐圧を向上させることができる。図２５Ｂから判るように、本実施形態の構造は、特に電界強度が高くなる部分が無いことにより、全体的な耐圧が向上している。
【００８２】
すなわち、従来構造の場合、図１３〜図１６のシミュレーション結果において説明したように、図２６に示すように、Ｐ＋層（第２のベース領域）の界面近傍にて電界強度が高くなり、最終的にこの界面近傍にてブレークダウンが起こり、耐圧が決定することになる。図２６は、縦軸が電界強度を示し、横軸が図１３〜図１６におけるＡの図の縦軸に対応した深さ方向の距離を示している。
一方、本実施形態の場合、上述したように、Ｐ−層（空乏層伸長領域６ａ，６ｂ）が従来構造のＰ＋層（第２のベース領域）に比較して厚くなり、直接にＮ−層と接合している。そのため、本実施形態においては、Ｐ−層とＮ−層との界面から伸びる空乏層が、Ｐ−層からＰ層に達するまでの距離が従来構造に比較して長いので、Ｐ−層とＰ層との界面近傍にて電界強度が緩和され、いずれのＰＮ接合部においても、図２７に示すように、逆バイアス電圧の増加に対応して、同様の電界強度にて推移していくため、半導体装置全体の耐圧が上昇する。図２７は、縦軸が電界強度を示し、横軸が図２２〜図２５におけるＡの図の縦軸に対応した深さ方向の距離を示しており、グラフの各線に付加されている数字が図２１における横軸に示す距離に対応した位置を示している。
【００８３】
前記した実施形態では、寸法、濃度、イオン注入条件、イオン注入順序、拡散順序、不純物物質などの一例を示して説明を行なったがこれに限定する必要はなく、本発明と同様の効果を奏すことができるならば、これらを適宜変更してもよい。
【００８４】
また、前記した実施形態では、第１導電型としてｎ型および第２導電型としてｐ型を例に説明を行なったが、これに限る必要はなく第１導電型をｐ型および第２導電型をｎ型とする半導体装置にも、本発明を適用することができる。
【００８５】
また、前記した実施形態においては、本発明の半導体装置をＭＯＳＦＥＴの構造を例に説明を行なったが、これに限る必要は無く例えばドレイン電極側にショットキ接合やＰ型の不純物層を有するＩＧＢＴと称する種類の半導体装置にも本発明を適用することができる。
【符号の説明】
【００８６】
１ ドレイン電極
２ ドレイン層
３ 低濃度層
４ 基準濃度層
５ ドリフト層
６ａ，６ｂ 空乏層伸長領域
７ａ，７ｂ ベース領域
８ａ，８ｂ ソース領域
９ ゲート酸化膜
１０ 半導体装置
１１ ポリシリコン層
１２ 酸化膜
１３ ＰＳＧ
１４ ソース電極
２０ ゲート
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２Ａ】
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【図２２Ｂ】
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【図２３Ａ】
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【図２３Ｂ】
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【図２４Ａ】
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【図２４Ｂ】
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【図２５Ａ】
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【図２５Ｂ】
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【図２６】
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【図２７】
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