(57)【特許請求の範囲】
【請求項１】
高速伝送路を介してデータを伝送するめの伝送制御値における複数の候補値を格納する記憶部と、
設定された伝送制御値に基づいて前記高速伝送路を介してデータを送信する第１のデータ処理回路と、
前記第１のデータ処理回路から前記高速伝送路を介してデータを受信する第２のデータ処理回路と、
前記記憶部から一の候補値である伝送制御値を取得し、当該取得した伝送制御値を前記第１のデータ処理回路に設定する設定部と、
を備え、
前記第２のデータ処理回路は、前記第１のデータ処理回路との前記高速伝送路を介したデータ伝送中にエラーを検出した場合、前記設定部へ割込み信号を出力し、
前記設定部は、前記第２のデータ処理回路から前記割り込み信号を受け取った場合に、前記記憶部に格納された前記複数の候補値の中から未取得の伝送制御値を取得し、当該取得した伝送制御値を前記第１のデータ処理回路に設定する
データ伝送装置。
【請求項２】
前記設定部は、
前記第２のデータ処理回路から前記割り込み信号を受け取った場合に、第２のデータ処理回路に対して割り込み要因を確認し、
前記割り込み要因が前記高速伝送路を介したデータ伝送中のエラーである場合に、前記記憶部に格納された前記複数の候補値の中から未取得の伝送制御値を取得し、
当該取得した伝送制御値を前記第１のデータ処理回路に設定する
ことを特徴とする請求項１に記載のデータ伝送装置。
【請求項３】
前記第２のデータ処理回路は、前記第１のデータ処理回路との前記高速伝送路を介したデータ伝送中に既定回数以上の伝送エラー又はレーン縮退を検出した場合、前記設定部へ割込み信号を出力することを特徴とする請求項１又は２に記載のデータ伝送装置。
【請求項４】
前記記憶部は、前記複数の候補値を所定の順序に基づき格納し、
前記設定部は、前記記憶部に格納された前記複数の候補値の中から前記所定の順序に基づき未取得の伝送制御値を取得することを特徴とする請求項１乃至３のいずれか１項に記載のデータ伝送装置。
【請求項５】
前記記憶部は、前記高速伝送路を介したデータ伝送のシミュレーションにより算出された複数の伝送制御値を前記複数の候補値として格納することを特徴とする請求項１乃至４のいずれか１項に記載のデータ伝送装置。
【請求項６】
前記記憶部は、前記シミュレーションに基づく最適な順序により前記複数の候補値を格納することを特徴とする請求項５に記載のデータ伝送装置。
【請求項７】
前記伝送制御値は、前記第１のデータ処理回路が前記高速伝送路を介してデータを伝送するめのエンファシス値であることを特徴とする請求項１乃至６のいずれか１項に記載のデータ伝送装置。
【請求項８】
高速伝送路を介してデータを伝送するめの伝送制御値における複数の候補値を格納する記憶手段と、
設定された伝送制御値に基づいて前記高速伝送路を介してデータを送信する第１のデータ処理手段と、
前記第１のデータ処理手段から前記高速伝送路を介してデータを受信する第２のデータ処理手段と、
前記伝送制御値を前記第１のデータ処理回路に設定する設定手段と、
を備え、
前記設定手段は、前記記憶手段から一の候補値である伝送制御値を取得し、当該取得した伝送制御値を前記第１のデータ処理手段に設定し、
前記第１のデータ処理手段は、前記設定された伝送制御値に基づいて前記高速伝送路を介して前記第２のデータ処理手段へデータを送信し、
前記第２のデータ処理手段は、前記第１のデータ処理回路から前記高速伝送路を介したデータを受信し、当該データの伝送中にエラーが発生したか否かを判定し、
前記第２のデータ処理手段は、前記データの伝送中にエラーが発生したと判定した場合、前記設定手段へ割込み信号を出力し、
前記設定手段は、前記第２のデータ処理手段から前記割り込み信号を受け取った場合に、前記記憶手段に格納された前記複数の候補値の中から未取得の伝送制御値を取得し、当該取得した伝送制御値を前記第１のデータ処理手段に設定する
データ伝送システム。
【請求項９】
高速伝送路を介してデータを伝送するめの伝送制御値における複数の候補値を格納する記憶部と、
第１のデータ処理回路と、
第２のデータ処理回路と、
制御部とを備えたデータ伝送装置における高速伝送路を介したデータ伝送方法であって、
前記制御部は、前記記憶部から一の候補値である伝送制御値を取得し、当該取得した伝送制御値を前記第１のデータ処理回路に設定し、
前記第１のデータ処理回路は、前記設定された伝送制御値に基づいて前記高速伝送路を介して前記第２のデータ処理回路へデータを送信し、
前記第２のデータ処理回路は、前記第１のデータ処理回路から前記高速伝送路を介したデータを受信し、当該データの伝送中にエラーが発生したか否かを判定し、
前記第２のデータ処理回路は、前記データの伝送中にエラーが発生したと判定した場合、前記制御部へ割込み信号を出力し、
前記制御部は、前記第２のデータ処理回路から前記割り込み信号を受け取った場合に、前記記憶部に格納された前記複数の候補値の中から未取得の伝送制御値を取得し、当該取得した伝送制御値を前記第１のデータ処理回路に設定する
ことを特徴とするデータ伝送方法。
【請求項１０】
高速伝送路を介してデータを伝送するめの伝送制御値における複数の候補値を格納する記憶部と、
設定された伝送制御値に基づいて前記高速伝送路を介してデータを送信する第１のデータ処理回路と、
前記第１のデータ処理回路から前記高速伝送路を介してデータを受信する第２のデータ処理回路と、
を備えるコンピュータに、
前記記憶部から一の候補値である伝送制御値を取得する手段と、
当該取得した伝送制御値を前記第１のデータ処理回路に設定する手段と、
前記第２のデータ処理回路から前記第１のデータ処理回路との前記高速伝送路を介したデータ伝送に基づき出力された割り込み信号を受け取った場合に、前記記憶部に格納された前記複数の候補値の中から未取得の伝送制御値を取得する手段と、
当該取得した伝送制御値を前記第１のデータ処理回路に設定する手段
として機能させるためのデータ伝送プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ伝送装置、システム、方法及びプログラムに関し、特に、高速伝送路を介したデータ伝送におけるエンファシス値を設定するためのデータ伝送装置、システム、方法及びプログラムに関する。
【背景技術】
【０００２】
複数の装置間の高速伝送路において、各装置には高速伝送を行うためにエンファシスの設定が不可欠である。そのためには、シミュレーションでエンファシス値を算出し、算出したエンファシス値を実装置に適用することが一般的であった。但し、高速伝送の場合は、シミュレーションにより算出した複数のエンファシス値について実装置にて人手で変更しながら最適値を決定することとなり、多くの工数を費やすことになっていた。
【０００３】
そこで、実装置におけるエンファシス値の最適値を自動的に決定するための技術として、特許文献１及び２がある。特許文献１には、伝送路を介して他の装置と接続され、前記他の装置との間で通信を行う通信機能を有する装置に関する技術が開示されている。特許文献１にかかる装置は、前記他の装置に対して、送信データの特性を所定範囲で設定変更して送信する送信処理部と、前記送信データに対応して、前記他の装置から受信した前記送信データの受信結果情報に基づいて、送信データの特性を設定する最適化処理部と、を備えたことを特徴とする通信機能を有する。
【０００４】
特許文献２には、適応型プリエンファシスデータの伝送をループバックするための方法及び送信機に関する技術が開示されている。特許文献２にかかる適応型プリエンファシス方法は、複数のプリエンファシス制御値で第１直列データストリームをプリエンファシスして第１伝送線を介して受信機に伝送する段階と、前記プリエンファシスされた第１直列データストリームを第２伝送線を介して送信機にループバックさせる段階と、前記第２伝送線を介してループバックされた第２直列データストリームの伝送エラーを測定する段階と、前記測定された伝送エラーを前記複数のプリエンファシス制御値別に割り当てる段階と、前記伝送エラーが最小になるプリエンファシス制御値を最適のプリエンファシス強度値に設定する段階と、を含む。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−５３６４８号公報
【特許文献２】特開２００６−６０８０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１及び２に記載された技術では、高速伝送を実現するためのエンファシス値を特定するまでの処理効率が悪いという問題点がある。その理由は、特許文献１及び２では、取り得るエンファシス値の全てについて伝送の試行を行い、都度、それらの試行結果について解析を行い、試行結果等をメモリ等に格納する必要があるためである。特許文献１では、まず、送信器から受信器へサンプルデータを送信した後、受信器でサンプルデータを加工して送信器へ送り返す。そして、送信器側にて、受信の結果を解析して、その結果をテーブルに格納する。また、特許文献２では、送信器から第１の伝送線を介した伝送データを受信した受信器が、伝送エラーデータを第２の伝送線を介して送信器へ返信する。そして、送信器は、受信した伝送エラーデータをデコードし、エンファシス強度値別にレジスタに格納する。そのため、特許文献１及び２では、高速伝送を実現するための最適値を追求するあまり、処理時間が長くなり、必要とするハードウェアリソースも多くなる。
【０００７】
本発明は、このような問題点を解決するためになされたものであり、高速伝送を実現するための伝送制御値を効率的に特定するためのデータ伝送装置、システム、方法及びプログラムを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の第１の態様にかかるデータ伝送装置は、高速伝送路を介してデータを伝送するめの伝送制御値における複数の候補値を格納する記憶部と、設定された伝送制御値に基づいて前記高速伝送路を介してデータを送信する第１のデータ処理回路と、前記第１のデータ処理回路から前記高速伝送路を介してデータを受信する第２のデータ処理回路と、前記記憶部から一の候補値である伝送制御値を取得し、当該取得した伝送制御値を前記第１のデータ処理回路に設定する設定部と、を備え、前記第２のデータ処理回路は、前記第１のデータ処理回路との前記高速伝送路を介したデータ伝送中にエラーを検出した場合、前記設定部へ割込み信号を出力し、前記設定部は、前記第２のデータ処理回路から前記割り込み信号を受け取った場合に、前記記憶部に格納された前記複数の候補値の中から未取得の伝送制御値を取得し、当該取得した伝送制御値を前記第１のデータ処理回路に設定する。
【０００９】
本発明の第２の態様にかかるデータ伝送システムは、高速伝送路を介してデータを伝送するめの伝送制御値における複数の候補値を格納する記憶手段と、設定された伝送制御値に基づいて前記高速伝送路を介してデータを送信する第１のデータ処理手段と、前記第１のデータ処理手段から前記高速伝送路を介してデータを受信する第２のデータ処理手段と、前記伝送制御値を前記第１のデータ処理回路に設定する設定手段と、を備え、前記設定手段は、前記記憶手段から一の候補値である伝送制御値を取得し、当該取得した伝送制御値を前記第１のデータ処理手段に設定し、前記第１のデータ処理手段は、前記設定された伝送制御値に基づいて前記高速伝送路を介して前記第２のデータ処理手段へデータを送信し、前記第２のデータ処理手段は、前記第１のデータ処理回路から前記高速伝送路を介したデータを受信し、当該データの伝送中にエラーが発生したか否かを判定し、前記第２のデータ処理手段は、前記データの伝送中にエラーが発生したと判定した場合、前記設定手段へ割込み信号を出力し、前記設定手段は、前記第２のデータ処理手段から前記割り込み信号を受け取った場合に、前記記憶手段に格納された前記複数の候補値の中から未取得の伝送制御値を取得し、当該取得した伝送制御値を前記第１のデータ処理手段に設定する。
【００１０】
本発明の第３の態様にかかるデータ伝送方法は、高速伝送路を介してデータを伝送するめの伝送制御値における複数の候補値を格納する記憶部と、第１のデータ処理回路と、第２のデータ処理回路と、制御部とを備えたデータ伝送装置における高速伝送路を介したデータ伝送方法であって、前記制御部は、前記記憶部から一の候補値である伝送制御値を取得し、当該取得した伝送制御値を前記第１のデータ処理回路に設定し、前記第１のデータ処理回路は、前記設定された伝送制御値に基づいて前記高速伝送路を介して前記第２のデータ処理回路へデータを送信し、前記第２のデータ処理回路は、前記第１のデータ処理回路から前記高速伝送路を介したデータを受信し、当該データの伝送中にエラーが発生したか否かを判定し、前記第２のデータ処理回路は、前記データの伝送中にエラーが発生したと判定した場合、前記制御部へ割込み信号を出力し、前記制御部は、前記第２のデータ処理回路から前記割り込み信号を受け取った場合に、前記記憶部に格納された前記複数の候補値の中から未取得の伝送制御値を取得し、当該取得した伝送制御値を前記第１のデータ処理回路に設定する。
【００１１】
本発明の第４の態様にかかるデータ伝送プログラムは、高速伝送路を介してデータを伝送するめの伝送制御値における複数の候補値を格納する記憶部と、設定された伝送制御値に基づいて前記高速伝送路を介してデータを送信する第１のデータ処理回路と、前記第１のデータ処理回路から前記高速伝送路を介してデータを受信する第２のデータ処理回路と、を備えるコンピュータに、前記記憶部から一の候補値である伝送制御値を取得する手段と、当該取得した伝送制御値を前記第１のデータ処理回路に設定する手段と、前記第２のデータ処理回路から前記第１のデータ処理回路との前記高速伝送路を介したデータ伝送に基づき出力された割り込み信号を受け取った場合に、前記記憶部に格納された前記複数の候補値の中から未取得の伝送制御値を取得する手段と、当該取得した伝送制御値を前記第１のデータ処理回路に設定する手段として機能させる。
【発明の効果】
【００１２】
本発明により、高速伝送を実現するための伝送制御値を効率的に特定するためのデータ伝送装置、システム、方法及びプログラムを提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１にかかるデータ伝送装置の構成を示すブロック図である。
【図２】本発明の実施の形態１にかかるデータ伝送方法の処理の流れを示すシーケンス図である。
【図３】本発明の実施の形態２にかかる情報処理装置の構成を示すブロック図である。
【図４】本発明の実施の形態２にかかる情報処理装置のハードウェア構成を示すブロック図である。
【図５】本発明の実施の形態２にかかるエンファシステーブルの例を示す図である。
【図６】本発明の実施の形態２にかかるエンファシス値調整方法の処理の流れを示すフローチャートである。
【発明を実施するための形態】
【００１４】
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略する。
【００１５】
＜発明の実施の形態１＞
図１は、本発明の実施の形態１にかかるデータ伝送装置１の構成を示すブロック図である。データ伝送装置１は、第１のデータ処理回路１１と、第２のデータ処理回路１２と、設定部１３と、記憶部１４とを備える。第１のデータ処理回路１１と第２のデータ処理回路１２とは、高速伝送路１６で接続され、少なくとも第１のデータ処理回路１１から第２のデータ処理回路１２へデータを伝送することができる。
【００１６】
記憶部１４は、伝送制御値１５ａ、・・・伝送制御値１５ｎを記憶する記憶装置である。伝送制御値１５ａ、・・・伝送制御値１５ｎは、高速伝送路１６を介してデータを伝送するめの伝送制御値における複数の候補値である。
【００１７】
第１のデータ処理回路１１は、設定された伝送制御値に基づいて高速伝送路１６を介して第２のデータ処理回路１２へデータを送信する電子回路である。第２のデータ処理回路１２は、第１のデータ処理回路１１から高速伝送路１６を介してデータを受信する電子回路である。また、第２のデータ処理回路１２は、第１のデータ処理回路１１との高速伝送路１６を介したデータ伝送中にエラーを検出した場合、設定部１３へ割込み信号１８を出力する。
【００１８】
設定部１３は、記憶部１４から一の候補値である伝送制御値を取得し、当該取得した伝送制御値を第１のデータ処理回路１１に設定する。また、設定部１３は、第２のデータ処理回路１２から割り込み信号１８を受け取った場合に、記憶部１４に格納された複数の候補値の中から未取得の伝送制御値（１７ａ）を取得する。そして、設定部１３は、取得した伝送制御値（１７ｂ）を第１のデータ処理回路１１に設定する。
【００１９】
図２は、本発明の実施の形態１にかかるデータ伝送方法の処理の流れを示すシーケンス図である。まず、設定部１３は、記憶部１４に対して複数の候補値の一を要求する（Ｓ１１）。ここでは、設定部１３は、記憶部１４から第１のデータ処理回路１１に初期設定するための伝送制御値を要求する。次に、設定部１３は、記憶部１４から伝送制御値を取得する（Ｓ１２）。つまり、設定部１３は、記憶部１４に格納された伝送制御値１５ａ、・・・伝送制御値１５ｎのうち一の候補値である伝送制御値を選択して、取得する。そして、設定部１３は、第１のデータ処理回路１１に対して取得した伝送制御値を設定する（Ｓ１３）。これにより、第１のデータ処理回路１１には、伝送制御値の初期値が設定される。
【００２０】
そして、第１のデータ処理回路１１は、データ伝送を行う（Ｓ１４）。つまり、第１のデータ処理回路１１は、設定された伝送制御値に基づいて、高速伝送路１６を介して第２のデータ処理回路１２へデータを送信する。
【００２１】
第２のデータ処理回路１２は、第１のデータ処理回路１１から高速伝送路１６を介したデータを受信し、当該データの伝送中にエラーが発生したか否かを判定する（Ｓ１５）。尚、図２の説明においては、エラーが発生したと判定したものとする。そして、第２のデータ処理回路１２は、データの伝送中にエラーが発生したと判定した場合、設定部１３へ割込み信号１８を出力する（Ｓ１６）。
【００２２】
続いて、設定部１３は、第２のデータ処理回路１２から割り込み信号１８を受け取った場合に、記憶部１４に対して未取得の伝送制御値を要求する（Ｓ１７）。そして、設定部１３は、記憶部１４に格納された複数の候補値の中から未取得の伝送制御値を取得する（Ｓ１８）。その後、設定部１３は、取得した伝送制御値を第１のデータ処理回路１１に設定する（Ｓ１９）。
【００２３】
これにより、第１のデータ処理回路１１は、高速伝送路１６を介したデータ伝送においてエラーが発生した以外の伝送制御値に基づいて、第２のデータ処理回路１２へのデータ伝送を行うことができる。仮に、ステップＳ１９の後のデータ伝送がエラーとなった場合であっても、ステップＳ１６〜Ｓ１９を再度実行することにより、人手を介さずに伝送制御値を変更することができる。また、ステップＳ１５においてエラーと判定されない場合には、その時点で第１のデータ処理回路１１に設定済みの伝送制御値により高速伝送を実現できるということができる。つまり、本発明の実施の形態１により、高速伝送を実現するための伝送制御値を効率的に特定することができる。
【００２４】
＜発明の実施の形態２＞
図３は、本発明の実施の形態２にかかる情報処理装置１０の構成を示すブロック図である。情報処理装置１０は、ＬＳＩ１００と、ＬＳＩ２００と、ＦＷ３００とエンファシステーブル４００とを備える。ＬＳＩ１００及び２００は、エンファシス値の設定に基づき高速伝送を行うための伝送路１０２及び２０２により接続されている。そして、高速伝送路１０２は、ＬＳＩ１００からＬＳＩ２００へ高速にデータ伝送を行い、高速伝送路２０２は、ＬＳＩ２００からＬＳＩ１００へ高速にデータ伝送を行う。そして、情報処理装置１０は、ＬＳＩ１００及び２００のエンファシス値の調整を行うものである。
【００２５】
ＬＳＩ１００は、自己に設定されたエンファシス値に基づき、伝送路１０２を介してＬＳＩ２００に対して高速にデータを伝送することができる。また、ＬＳＩ１００は、高速伝送路２０２を介してＬＳＩ２００からのデータを受信することができる。ＬＳＩ１００からＦＷ３００への割り込み信号１０１が接続される。
【００２６】
同様に、ＬＳＩ２００は、自己に設定されたエンファシス値に基づき、伝送路２０２を介してＬＳＩ１００に対して高速にデータを伝送することができる。また、ＬＳＩ２００は、高速伝送路１０２を介してＬＳＩ１００からのデータを受信することができる。ＬＳＩ２００からＦＷ３００への割り込み信号２０１が接続される。
【００２７】
ＦＷ３００からＬＳＩ１００へのエンファシス値の設定信号３０１及びアクセス信号３０３が接続される。また、ＦＷ３００からＬＳＩ２００へのエンファシス値の設定信号３０２及びアクセス信号３０４が接続される。また、ＦＷ３００からエンファシステーブル４００へのアクセス信号３０５が接続される。エンファシステーブル４００からＦＷ３００へのリプライ信号４０１が接続される。
【００２８】
エンファシステーブル４００は、上述した実施の形態１にかかる記憶部１４の一実施例である。ここで、エンファシステーブル４００には、エンファシス値４００ａ〜４００ｎが所定の順序に基づき予め格納されている。特に、エンファシステーブル４００には、高速伝送路を介したデータ伝送のシミュレーションにより算出されたエンファシス値４００ａ〜４００ｎを複数の候補値として、格納されていることが望ましい。これにより、より適切な値を候補値とすることができ、効率的にエンファシス値の調整を行うことができる。さらに、エンファシステーブル４００には、シミュレーションに基づく最適な順序によりエンファシス値４００ａ〜４００ｎが格納されているとよい。尚、エンファシス値４００ａ〜４００ｎは、上述した実施の形態１にかかる伝送制御値１５ａ〜１５ｎの一実施例である。
【００２９】
図５は、本発明の実施の形態２にかかるエンファシステーブル４００の例を示す図である。図５では、エンファシステーブル４００に、ｎ組のエンファシス値が登録されていることを示す。例えば、"Ｐｒｅｃｕｒｓｏｒ"にはＰｒ＿０〜Ｐｒ＿ｎ、"Ｃｕｒｓｏｒ"にはＣ＿０〜Ｃ＿ｎ、"Ｐｏｓｔ１  Ｃｕｒｓｏｒ"にはＰ１＿０〜Ｐ１＿ｎ、"Ｐｏｓｔ２  Ｃｕｒｓｏｒ"にはＰ２＿０〜Ｐ２＿ｎがそれぞれ格納されている。尚、ここでは、格納順１番目のＰｒ＿０，Ｃ＿０，Ｐ１＿０，Ｐ２＿０が最適値であるものとする。
【００３０】
図３に戻り、ＬＳＩ１００は、高速伝送路２０２におけるデータ伝送で伝送エラー又はレーンの縮退などを検出した際、割り込み信号１０１を発生させる。また、ＬＳＩ２００は、高速伝送路１０２におけるデータ伝送で伝送エラー又はレーンの縮退などを検出した際、割り込み信号２０１をＦＷ３００へ出力する。特に、ＬＳＩ１００又は２００は、伝送エラーが既定回数以上である場合に、割込み信号１０１又は２０１を出力するとよい。尚、ＬＳＩ１００及び２００は、上述した以外の場合でも、割り込み信号１０１及び２０１を発生させる。例えば、ＬＳＩにおけるデータ処理中にエラーデータが検出された場合や、各種障害が発生した場合についても、ＦＷ３００へ割り込み信号１０１及び２０１を発生させるものとする。そのため、ＬＳＩ１００及び２００は、各種エラーを検出した際に、自己が備えるレジスタ（不図示）にエラー原因つまり割り込み要因を特定するビットにフラグを立てる。つまり、本発明の実施の形態２にかかるＬＳＩ１００及び２００は、一般的なＬＳＩにおける割り込み信号と同様のものを流用して、高速伝送路における伝送エラー又はレーンの縮退などを検出した際のエラーを通知する。これにより、既存のＬＳＩへの改変量が少なく、かつ、回路規模を抑えることができる。
【００３１】
また、ＦＷ３００は、ＬＳＩ２００から割り込み信号２０１を受け取った場合、ＬＳＩ２００に対して割り込み要因を確認する。すなわち、ＦＷ３００は、アクセス信号３０４によりＬＳＩ２００のレジスタのビットを確認し、割り込み要因を特定する。そして、ＦＷ３００は、割り込み要因が高速伝送路１０２を介したデータ伝送中のエラーである場合に、アクセス信号３０５及びリプライ信号４０１により、エンファシステーブル４００に格納されたエンファシス値４００ａ〜４００ｎの中から未取得のエンファシス値を取得する。つまり、ＦＷ３００は、エンファシステーブル４００に格納された複数の候補値の中から、ＬＳＩ１００に設定済みのエンファシス値以外のエンファシス値を取得する。そして、ＦＷ３００は、当該取得したエンファシス値をデータの送信元であるＬＳＩ１００に設定する。
【００３２】
このとき、ＦＷ３００は、エンファシステーブル４００から未取得のエンファシス値を取得する際に、エンファシステーブル４００に格納された所定の順序に基づいて取得するとよい。例えば、ＦＷ３００は、ＬＳＩ１００の初期設定としてエンファシステーブル４００内の１番目のエンファシス値が取得済みである場合、２番目のエンファシス値を取得するとよい。これにより、ＦＷ３００により取得処理が簡略化される。
【００３３】
同様に、ＦＷ３００は、ＬＳＩ１００から割り込み信号１０１を受け取った場合、ＬＳＩ１００に対して割り込み要因を確認する。そして、ＦＷ３００は、割り込み要因が高速伝送路２０２を介したデータ伝送中のエラーである場合に、エンファシステーブル４００から取得したエンファシス値をデータの送信元であるＬＳＩ２００に設定する。
【００３４】
図４は、本発明の実施の形態２にかかる情報処理装置１０のハードウェア構成を示すブロック図である。情報処理装置１０は、ＣＰＵ（Central Processing Unit）１１０と、ＲＡＭ（Random Access Memory）１２０と、ＲＯＭ（Read Only Memory）１３０と、ＩＦ部１４０と、ハードディスク１５０と、ＬＳＩ１００と、ＬＳＩ２００とを備える。また、ＬＳＩ１００とＬＳＩ２００とは、上述した通り、伝送路１０２及び２０２により接続されている。
【００３５】
また、ハードディスク１５０は、不揮発性記憶装置である。ハードディスク１５０は、ＯＳ１５１、データ伝送プログラム１５２及びエンファシステーブル１５３を格納する。ここで、データ伝送プログラム１５２は、本発明の実施の形態２にかかるＦＷ３００に相当するコンピュータプログラムである。エンファシステーブル１５３は、図３のエンファシステーブル４００がハードディスク１５０上に確保された領域である。
【００３６】
ＣＰＵ１１０は、情報処理装置１０における各種処理、ＲＡＭ１２０、ＲＯＭ１３０、ＩＦ部１４０及びハードディスク１５０へのアクセス等を制御する。ＩＦ部１４０は、外部との通信を行う。
【００３７】
情報処理装置１０は、ＣＰＵ１１０が、ＲＡＭ１２０、ＲＯＭ１３０又はハードディスク１５０に格納されたＯＳ１５１、データ伝送プログラム１５２等を読み込み、実行する。これにより、情報処理装置１０は、ＦＷ３００として機能し、エンファシス値を調整することができる。
【００３８】
図６は、本発明の実施の形態２にかかるエンファシス値調整方法の処理の流れを示すフローチャートである。まず、ＦＷ３００は、エンファシステーブル４００を索引する（Ｓ２１）。ここでは、ＦＷ３００は、ＬＳＩ１００に初期値として設定するためのエンファシス値をアクセス信号３０５によりエンファシステーブル４００から検索する。例えば、シミュレーションにより最適値とされたエンファシス値を検索する。
【００３９】
次に、ＦＷ３００は、エンファシステーブル４００からリプライ信号４０１により一の候補値であるエンファシス値を取得する。例えば、最適値として（Ｐｒ＿０，Ｃ＿０，Ｐ１＿０，Ｐ２＿０）を取得する。そして、ＦＷ３００は、取得したエンファシス値を設定信号３０１によりＬＳＩ１００に初期値として設定する（Ｓ２２）。
【００４０】
続いて、ＬＳＩ１００は、設定されたエンファシス値に基づいて高速伝送路１０２を介してＬＳＩ２００へデータをＸ回送信する（Ｓ２３）。そして、ＬＳＩ２００は、ＬＳＩ１００から高速伝送路１０２を介したデータをＸ回受信する（Ｓ２４）。
【００４１】
このとき、ＬＳＩ２００は、Ｘ回のデータ伝送中にＹ回（ＹはＸ未満）の伝送エラー又はレーン縮退が発生したか否かを判定する（Ｓ２５）。そして、Ｙ回の伝送エラー又はレーン縮退を検出した場合、ＬＳＩ２００は、ＦＷ３００に対して割り込み信号２０１を出力する（Ｓ２６）。
【００４２】
続いて、ＦＷ３００は、ＬＳＩ２００から割り込み信号２０１を受け取った場合に、アクセス信号３０４によりＬＳＩ２００へアクセスし、割り込み要因を確認する（Ｓ２７）。割り込み要因がＹ回の伝送エラー又はレーン縮退であると判定した場合、ＦＷ３００は、アクセス信号３０５によりエンファシステーブル４００から索引する。（Ｓ２１）。そして、ＦＷ３００は、エンファシステーブル４００内で初期設定値の次に登録されているＬＳＩ１００のエンファシス値（Ｐｒ＿１，Ｃ＿１，Ｐ１＿１，Ｐ２＿１）を索引し、リプライ信号４０１により索引したエンファシス値を取得し、ＬＳＩ１００にこのエンファシス値を設定信号３０１により再度設定する（Ｓ２２）。
【００４３】
以降、ステップＳ２５において、Ｙ回の伝送エラー又はレーン縮退が検出されなくなるまでの間、ステップＳ２１乃至Ｓ２７が繰り返される。つまり、ＬＳＩ１００はＬＳＩ２００へＸ回のデータ伝送を行い、伝送エラーがＹ回未満かつレーン縮退が発生しなくなるまで、繰り返す。
【００４４】
尚、ステップＳ２７において、ＦＷ３００がＹ回の伝送エラー又はレーン縮退を検出しなかった場合には、ＦＷ３００は、エンファシス値の再取得を行わず、割り込み要因に応じた別処理を行う（Ｓ２８）。つまり、ＬＳＩ２００が伝送エラー等以外の要因により割り込み信号２０１を発生した場合には、ＦＷ３００は、ＬＳＩ１００のエンファシス値を更新しない。尚、別処理については、既存の処理であるため、説明を省略する。その後、ステップＳ２３へ進み、ＬＳＩ１００からＬＳＩ２００への高速伝送を繰り返し実行する。
【００４５】
以上のことから、本発明の実施の形態２の効果は、以下のとおりである。まず、最初に設定したエンファシス値で伝送エラーやレーン縮退が起き、エンファシス値の調整の必要が生じた場合、予め用意しておいたエンファシス値をＦＷ３００の処理より順次設定することにより、人手による調整が不要となる。また、装置ごとのＰＷＢ特性のバラツキによって、伝送エラーやレーン縮退が起きた場合、各装置ごとでエンファシス値を調整する必要があるが、本発明の実施の形態２にかかるエンファシス値調整方法により容易に装置ごとのエンファシス値調整を行うことができる。
【００４６】
上述したように、シミュレーションなどによってエンファシスの最適値を算出し、算出した最適値を設定した場合であっても、伝送線路やプリント基板（ＰＷＢ）特性などのバラツキにより、伝送路のエラーや、レーンの縮退などを起こす場合があった。この場合、算出したエンファシス値を人手により調整しながら、最終値を決定しなければならなかった。このとき、同一伝送路においても装置ごとにエンファシス値を変更する必要があった。特に、装置間でＰＷＢ特性のバラツキが大きい場合、装置ごとのエンファシス値を人手で調整しなければならず、膨大な工数が掛かってしまう。
【００４７】
また、課題で上述したように、特許文献１及び２では、エンファシス値の最適値を求めるあまり、取り得る全値を試し、各試行結果を格納する処理が必要であり、多くの処理時間及びリソースを必要とするものであった。
【００４８】
そこで、本発明の実施の形態２では、高速伝送路１０２及び２０２を有し、エンファシス設定を必要とする情報処理装置１０を用いて、受信側から高速のデータ伝送時のエラーを既存の割り込み信号を用いて通知させ、割り込み信号が高速のデータ伝送時のエラーである場合にのみ、送信側のエンファシス値を再設定することができる。そして、再度の高速のデータ伝送時に、所定の条件を満たした場合には、その際に設定されているエンファシス値により、後続のデータ伝送を実行させることができる。そのため、特許文献１及び２に比べて、より効率的にエンファシス値の設定を行うことができる。すなわち、本発明の実施の形態２により、高速のデータ伝送の繰り返し回数を軽減し、より速く適切なエンファシス値を特定することができる。特に、既存の割り込み信号線を流用することで、ＬＳＩ２００には大きな改変を加えることなく実現することができる。
【００４９】
＜その他の発明の実施の形態＞
尚、本発明は、以下のように言い換えることができる。エンファシスの設定を必要とする高速伝送路を有する情報処理装置において、予めシミュレーションにて複数をエンファシス設定値を算出しておき、伝送線路においてエラーした場合、割り込みをファームウェア（ＦＷ）に上げ、ＦＷによって用意しておいた別のエンファシス値を設定する。
【００５０】
さらに、本発明は上述した実施の形態のみに限定されるものではなく、既に述べた本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。例えば、上述の実施の形態では、本発明をハードウェアの構成として説明したが、本発明は、これに限定されるものではない。本発明は、任意の処理を、ＣＰＵ（Central Processing Unit）にコンピュータプログラムを実行させることにより実現することも可能である。この場合、コンピュータプログラムは、様々なタイプの非一時的なコンピュータ可読媒体（non-transitory computer readable medium）を用いて格納され、コンピュータに供給することができる。
【００５１】
非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体（tangible storage medium）を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ）、光磁気記録媒体（例えば光磁気ディスク）、ＣＤ−ＲＯＭ（Read Only Memory）、ＣＤ−Ｒ、ＣＤ−Ｒ／Ｗ、ＤＶＤ（Digital Versatile Disc）、ＢＤ(Blu-ray(登録商標) Disc)、半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ（Programmable ROM）、ＥＰＲＯＭ（Erasable PROM）、フラッシュＲＯＭ、ＲＡＭ（Random Access Memory））を含む。また、コンピュータプログラムは、様々なタイプの一時的なコンピュータ可読媒体（transitory computer readable medium）によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。
【００５２】
上記の実施形態の一部又は全部は、以下の付記のようにも記載され得るが、以下には限られない。
【００５３】
（付記１）  高速伝送路を介してデータを伝送するめの伝送制御値における複数の候補値を格納する記憶部と、
設定された伝送制御値に基づいて前記高速伝送路を介してデータを送信する第１のデータ処理回路と、
前記第１のデータ処理回路から前記高速伝送路を介してデータを受信する第２のデータ処理回路と、
前記記憶部から一の候補値である伝送制御値を取得し、当該取得した伝送制御値を前記第１のデータ処理回路に設定する設定部と、
を備え、
前記第２のデータ処理回路は、前記第１のデータ処理回路との前記高速伝送路を介したデータ伝送中にエラーを検出した場合、前記設定部へ割込み信号を出力し、
前記設定部は、前記第２のデータ処理回路から前記割り込み信号を受け取った場合に、前記記憶部に格納された前記複数の候補値の中から未取得の伝送制御値を取得し、当該取得した伝送制御値を前記第１のデータ処理回路に設定する
データ伝送装置。
【００５４】
（付記２）  前記設定部は、
前記第２のデータ処理回路から前記割り込み信号を受け取った場合に、第２のデータ処理回路に対して割り込み要因を確認し、
前記割り込み要因が前記高速伝送路を介したデータ伝送中のエラーである場合に、前記記憶部に格納された前記複数の候補値の中から未取得の伝送制御値を取得し、
当該取得した伝送制御値を前記第１のデータ処理回路に設定する
ことを特徴とする付記１に記載のデータ伝送装置。
【００５５】
（付記３）  前記第２のデータ処理回路は、前記第１のデータ処理回路との前記高速伝送路を介したデータ伝送中に既定回数以上の伝送エラー又はレーン縮退を検出した場合、前記設定部へ割込み信号を出力することを特徴とする付記１又は２に記載のデータ伝送装置。
【００５６】
（付記４）  前記記憶部は、前記複数の候補値を所定の順序に基づき格納し、
前記設定部は、前記記憶部に格納された前記複数の候補値の中から前記所定の順序に基づき未取得の伝送制御値を取得することを特徴とする付記１乃至３のいずれか１項に記載のデータ伝送装置。
【００５７】
（付記５）  前記記憶部は、前記高速伝送路を介したデータ伝送のシミュレーションにより算出された複数の伝送制御値を前記複数の候補値として格納することを特徴とする付記１乃至４のいずれか１項に記載のデータ伝送装置。
【００５８】
（付記６）  前記記憶部は、前記シミュレーションに基づく最適な順序により前記複数の候補値を格納することを特徴とする付記５に記載のデータ伝送装置。
【００５９】
（付記７）  前記伝送制御値は、前記第１のデータ処理回路が前記高速伝送路を介してデータを伝送するめのエンファシス値であることを特徴とする付記１乃至６のいずれか１項に記載のデータ伝送装置。
【００６０】
（付記８）  高速伝送路を介してデータを伝送するめの伝送制御値における複数の候補値を格納する記憶手段と、
設定された伝送制御値に基づいて前記高速伝送路を介してデータを送信する第１のデータ処理手段と、
前記第１のデータ処理手段から前記高速伝送路を介してデータを受信する第２のデータ処理手段と、
前記伝送制御値を前記第１のデータ処理回路に設定する設定手段と、
を備え、
前記設定手段は、前記記憶手段から一の候補値である伝送制御値を取得し、当該取得した伝送制御値を前記第１のデータ処理手段に設定し、
前記第１のデータ処理手段は、前記設定された伝送制御値に基づいて前記高速伝送路を介して前記第２のデータ処理手段へデータを送信し、
前記第２のデータ処理手段は、前記第１のデータ処理回路から前記高速伝送路を介したデータを受信し、当該データの伝送中にエラーが発生したか否かを判定し、
前記第２のデータ処理手段は、前記データの伝送中にエラーが発生したと判定した場合、前記設定手段へ割込み信号を出力し、
前記設定手段は、前記第２のデータ処理手段から前記割り込み信号を受け取った場合に、前記記憶手段に格納された前記複数の候補値の中から未取得の伝送制御値を取得し、当該取得した伝送制御値を前記第１のデータ処理手段に設定する
データ伝送システム。
【００６１】
（付記９）  前記設定手段は、
前記第２のデータ処理手段から前記割り込み信号を受け取った場合に、第２のデータ処理手段に対して割り込み要因を確認し、
前記割り込み要因が前記高速伝送路を介したデータ伝送中のエラーである場合に、前記記憶手段に格納された前記複数の候補値の中から未取得の伝送制御値を取得し、
当該取得した伝送制御値を前記第１のデータ処理手段に設定する
ことを特徴とする付記８に記載のデータ伝送システム。
【００６２】
（付記１０）  前記第２のデータ処理手段は、前記第１のデータ処理手段との前記高速伝送路を介したデータ伝送中に既定回数以上の伝送エラー又はレーン縮退を検出した場合、前記設定手段へ割込み信号を出力することを特徴とする付記８又は９に記載のデータ伝送システム。
【００６３】
（付記１１）  前記記憶手段は、前記複数の候補値を所定の順序に基づき格納し、
前記設定手段は、前記記憶手段に格納された前記複数の候補値の中から前記所定の順序に基づき未取得の伝送制御値を取得することを特徴とする付記８乃至１０のいずれか１項に記載のデータ伝送システム。
【００６４】
（付記１２）  前記記憶手段は、前記高速伝送路を介したデータ伝送のシミュレーションにより算出された複数の伝送制御値を前記複数の候補値として格納することを特徴とする付記８乃至１１のいずれか１項に記載のデータ伝送システム。
【００６５】
（付記１３）  前記記憶手段は、前記シミュレーションに基づく最適な順序により前記複数の候補値を格納することを特徴とする付記１２に記載のデータ伝送システム。
【００６６】
（付記１４）  前記伝送制御値は、前記第１のデータ処理手段が前記高速伝送路を介してデータを伝送するめのエンファシス値であることを特徴とする付記８乃至１３のいずれか１項に記載のデータ伝送システム。
【００６７】
（付記１５）  高速伝送路を介してデータを伝送するめの伝送制御値における複数の候補値を格納する記憶部と、
第１のデータ処理回路と、
第２のデータ処理回路と、
制御部とを備えたデータ伝送装置における高速伝送路を介したデータ伝送方法であって、
前記制御部は、前記記憶部から一の候補値である伝送制御値を取得し、当該取得した伝送制御値を前記第１のデータ処理回路に設定し、
前記第１のデータ処理回路は、前記設定された伝送制御値に基づいて前記高速伝送路を介して前記第２のデータ処理回路へデータを送信し、
前記第２のデータ処理回路は、前記第１のデータ処理回路から前記高速伝送路を介したデータを受信し、当該データの伝送中にエラーが発生したか否かを判定し、
前記第２のデータ処理回路は、前記データの伝送中にエラーが発生したと判定した場合、前記制御部へ割込み信号を出力し、
前記制御部は、前記第２のデータ処理回路から前記割り込み信号を受け取った場合に、前記記憶部に格納された前記複数の候補値の中から未取得の伝送制御値を取得し、当該取得した伝送制御値を前記第１のデータ処理回路に設定する
ことを特徴とするデータ伝送方法。
【００６８】
（付記１６）  前記制御部は、
前記第２のデータ処理回路から前記割り込み信号を受け取った場合に、第２のデータ処理回路に対して割り込み要因を確認し、
前記割り込み要因が前記高速伝送路を介したデータ伝送中のエラーである場合に、前記記憶部に格納された前記複数の候補値の中から未取得の伝送制御値を取得し、
当該取得した伝送制御値を前記第１のデータ処理回路に設定する
ことを特徴とする付記１５に記載のデータ伝送方法。
【００６９】
（付記１７）  前記第２のデータ処理回路は、前記第１のデータ処理回路との前記高速伝送路を介したデータ伝送中に既定回数以上の伝送エラー又はレーン縮退を検出した場合、前記制御部へ割込み信号を出力することを特徴とする付記１５又は１６に記載のデータ伝送方法。
【００７０】
（付記１８）  前記記憶部は、前記複数の候補値を所定の順序に基づき格納し、
前記制御部は、前記記憶部に格納された前記複数の候補値の中から前記所定の順序に基づき未取得の伝送制御値を取得することを特徴とする付記１５乃至１７のいずれか１項に記載のデータ伝送方法。
【００７１】
（付記１９）  前記記憶部は、前記高速伝送路を介したデータ伝送のシミュレーションにより算出された複数の伝送制御値を前記複数の候補値として格納することを特徴とする付記１５乃至１８のいずれか１項に記載のデータ伝送方法。
【００７２】
（付記２０）  前記記憶部は、前記シミュレーションに基づく最適な順序により前記複数の候補値を格納することを特徴とする付記１９に記載のデータ伝送方法。
【００７３】
（付記２１）  前記伝送制御値は、前記第１のデータ処理回路が前記高速伝送路を介してデータを伝送するめのエンファシス値であることを特徴とする付記１５乃至２０のいずれか１項に記載のデータ伝送方法。
【００７４】
（付記２２）  高速伝送路を介してデータを伝送するめの伝送制御値における複数の候補値を格納する記憶部と、
設定された伝送制御値に基づいて前記高速伝送路を介してデータを送信する第１のデータ処理回路と、
前記第１のデータ処理回路から前記高速伝送路を介してデータを受信する第２のデータ処理回路と、
を備えるコンピュータに、
前記記憶部から一の候補値である伝送制御値を取得する手段と、
当該取得した伝送制御値を前記第１のデータ処理回路に設定する手段と、
前記第２のデータ処理回路から前記第１のデータ処理回路との前記高速伝送路を介したデータ伝送に基づき出力された割り込み信号を受け取った場合に、前記記憶部に格納された前記複数の候補値の中から未取得の伝送制御値を取得する手段と、
当該取得した伝送制御値を前記第１のデータ処理回路に設定する手段
として機能させるためのデータ伝送プログラム。
【００７５】
（付記２３）  前記コンピュータに、
前記第２のデータ処理回路から前記割り込み信号を受け取った場合に、第２のデータ処理回路に対して割り込み要因を確認し、
前記割り込み要因が前記高速伝送路を介したデータ伝送中のエラーである場合に、前記記憶部に格納された前記複数の候補値の中から未取得の伝送制御値を取得し、
当該取得した伝送制御値を前記第１のデータ処理回路に設定する手段としてとして機能させることを特徴とする付記２２に記載のデータ伝送プログラム。
【００７６】
（付記２４）  前記コンピュータに、
前記記憶部に所定の順序に基づき格納された前記複数の候補値の中から当該所定の順序に基づき未取得の伝送制御値を取得する手段としてとして機能させることを特徴とする付記２２又は２３に記載のデータ伝送プログラム。
【符号の説明】
【００７７】
１  データ伝送装置
１１  第１のデータ処理回路
１２  第２のデータ処理回路
１３  設定部
１４  記憶部
１５ａ  伝送制御値
１５ｎ  伝送制御値
１６  高速伝送路
１７ａ  伝送制御値
１７ｂ  伝送制御値
１０  情報処理装置
１００  ＬＳＩ
１０１  割り込み信号
１０２  高速伝送路
２００  ＬＳＩ
２０１  割り込み信号
２０２  高速伝送路
３００  ＦＷ
３０１  設定信号
３０２  設定信号
３０３  アクセス信号
３０４  アクセス信号
３０５  アクセス信号
４００  エンファシステーブル
４００ａ  エンファシス値
４００ｎ  エンファシス値
４０１  リプライ信号
１１０  ＣＰＵ
１２０  ＲＡＭ
１３０  ＲＯＭ
１４０  ＩＦ部
１５０  ハードディスク
１５１  ＯＳ
１５２  データ伝送プログラム
１５３  エンファシステーブル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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