(57)【特許請求の範囲】
【請求項１】
半導体基板に第１導電型の下部ウェル領域を形成するステップと、
前記下部ウェル領域の一部に第２導電型の下部ソース領域及び下部ドレイン領域を形成するステップと、
前記下部ウェル領域、前記下部ソース領域、前記下部ドレイン領域の基板表面に半導体エピタキシャル層を形成するステップと、
前記半導体エピタキシャル層に上部ウェル領域を形成するステップと、
凹凸部を形成するためのトレンチを前記下部ソース領域及び前記下部ドレイン領域の深さ以上にエッチング形成するステップと、
前記凹凸部全面に絶縁膜を形成した後、当該絶縁膜を介してゲート電極を形成するステップと、
前記形成したゲート電極の両側にイオンを注入して、前記下部ソース領域および前記下部ドレイン領域に接するように上部ソース領域および上部ドレイン領域を形成するステップと、
を有する半導体装置の製造方法。
【請求項２】
半導体基板に第１導電型の下部ウェル領域を形成するステップと、
前記下部ウェル領域の一部に第２導電型の下部低濃度領域を形成するステップと、
前記下部低濃度領域の一部に前記下部低濃度領域より不純物濃度の濃い第２導電型の下部ソース領域及び下部ドレイン領域を形成するステップと、
前記下部ウェル領域、前記下部ソース領域、前記下部ドレイン領域の基板表面に半導体エピタキシャル層を形成するステップと、
前記半導体エピタキシャル層に上部ウェル領域を形成するステップと、
凹凸部を形成するためのトレンチを前記下部ソース領域及び前記下部ドレイン領域の深さ以上にエッチング形成するステップと、
前記凹凸部全面に絶縁膜を形成した後、当該絶縁膜を介してゲート電極を形成するステップと、
前記ゲート電極の両側にイオンを注入して、前記下部低濃度領域と接するように第２導電型の上部低濃度領域を形成するステップと、
前記ゲート電極のソース側と前記ゲート電極のドレイン側の一部に前記第２導電型の上部低濃度領域より不純物濃度の濃い第２導電型の上部ソース領域及び上部ドレイン領域を前記下部ソース領域および前記下部ドレイン領域に接するように形成するステップと、
を有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、より詳細には、トレンチによりゲート幅を広くしたＭＯＳトランジスタに関する。
【背景技術】
【０００２】
ＭＯＳトランジスタは電子技術において中核を担う電子素子であって、ＭＯＳトランジスタの小型化と高駆動能力化は、重要な課題となっている。ＭＯＳトランジスタを高駆動能力化する方法の１つとして、ゲート幅を長くしてオン抵抗を低減させる方法があるが、ゲート幅を長くするとＭＯＳトランジスタの占有面積が大きくなるという問題があった。
【０００３】
そこで、特許文献１には、横型ＭＯＳ構造のＭＯＳトランジスタの専有面積の増加を抑えながらゲート幅を長くする技術が提案されている。この技術は、図２（ａ）の斜視図に示したように、ウェル２に凹部（トレンチ）１１ａを設け、ゲート絶縁膜４を介して凸部１１ｂと凹部１１ａの内部にゲート電極３を形成したものである。ウェル２の表面部分において、ゲート電極３の一方の側にはソース領域５が設けられており、他方の側にはドレイン領域６が設けられている。
【０００４】
図２（ａ）のA-A断面図、B-B断面図をそれぞれ図２（ｂ）、図２（ｃ）に示す。A-A断面図に示したように、凹部１１ａ内にゲート電極３が形成されているため、絶縁膜４に接する輪郭の長さがゲート幅となる。このように、この技術では、ゲート部を凹部１１ａと凸部１１ｂを有するトレンチ構造にすることによって、表面でのゲート電極３の長さに対して、実効的なゲート幅の長さを長くすることができ、これによって、ＭＯＳトランジスタの耐圧を低下させずに単位面積あたりのオン抵抗を低減することができる。
この技術は、図２（ａ）の斜視図に示したように、ウェル２にトレンチを形成し凹部１１ａと凸部１１ｂを設け、絶縁膜４を介して凸部１１ｂの上面と凹部１１ａの内部にゲート電極３を形成したものである。ウェル２の表面部分において、ゲート電極３の一方の側にはソース領域５ａが設けられており、他方の側にはドレイン領域６ａが設けられている。
【０００５】
図２（ｂ）は、図２（ａ）のＡ−Ａ断面図であるが、ゲート電極３に電圧を印加することにより凹部１１ａと凸部１１ｂに沿ってチャネル領域９が形成され、一般的なトレンチを形成しないＭＯＳに比べ凹部側面の長さだけゲート幅を長くすることができ、ＭＯＳトランジスタの耐圧を低下させずに単位面積あたりのオン抵抗を低減することができる。
【特許文献１】特開２００６−２９４６４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、図２（ａ）の構造では、ゲート長Ｌが短くなるに従い、想定した駆動能力が得られないという問題があった。
【０００７】
図２（ｃ）は、図２（ａ）のＢ−Ｂ断面図である。図２（ｂ）を見ると分かりやすいが、図２（ｃ）は、チャネル領域９が形成されるトレンチ側壁のギリギリの部分を切り取った断面図である。図２（ｃ）に示したソース・ドレイン間に生じたチャネル領域９内に電流が電流経路１０を介して流れるが、チャネル領域９の上部の電流経路１０のほうが下部の電流経路１０より短く、この差はゲート長Ｌが短いほど顕著になる。つまり、ゲート長Ｌが短くなるほど、チャネル領域９の上部の電流経路１０に集中的に電流が流れ、下部の電流経路１０には殆ど電流が流れない現象が生じ、チャネル領域９を有効に利用することが出来ず、想定した駆動能力が得られない問題が生じる。そしてこの原因はソース領域５ａおよびドレイン領域６ａがトレンチ深さに比べ浅いからと考えられる。ソース領域５ａおよびドレイン領域６ａをトレンチ深さと同等まで深くすることが可能となればゲート長Ｌを短くしたとしても上記のような電流集中は生じず、チャネル全体に一様な電流が流れる。しかしながら、通常のインプラを利用したソース・ドレイン領域に関しては、深く形成したとしても、一般的に０．５ｕｍより深くすることは難しい。
【０００８】
インプラ後の熱拡散により深くまで拡散させることは可能であるが、拡散することによってソース・ドレインが低濃度化してしまうので、寄生抵抗が増加して駆動能力が悪くなってしまう。また、拡散により深さ方向だけでなく、横方向にも広がるため、実効Ｌ長が短くなり、狙いの実効Ｌ長を作成するためにはレイアウトのＬ長を横方向の広がり分だけ大きくしなくてはならず、結果的に素子サイズが大きくなり単位面積あたりの駆動能力は悪くなってしまう。
【０００９】
もう一つの方法として、強引にインプラエネルギーを大きくして深くする方法があるが、この方法でも上記同様、不純物が横方向に広がってしまうため、単位面積あたりの駆動能力は悪くなってしまう。さらに、インプラエネルギーが高くするとゲート電極を突き抜けてチャネルにまでインプラされるリスクも生じる。
【００１０】
そこで、本発明の目的は、トレンチ構造を有する半導体装置の単位面積あたりの駆動能力を向上させることである。
【課題を解決するための手段】
【００１１】
（１）本発明は、前記目的を達成するために、半導体基板と、前記半導体基板に形成され、ゲート幅方向に凹凸部が形成された第１導電型のウェル領域と、絶縁膜を介して前記凹凸部に形成されたゲート電極と、前記ゲート電極の凹凸長手方向の一方側に前記ウェル領域の上部近傍に掛けて形成された第２導電型の上部ソース領域と、前記上部ソース領域の下側に前記ウェル領域より浅く形成された第２導電型の下部ソース領域と、前記ゲート電極の凹凸長手方向の他方の側に前記ウェル領域の上部近傍に掛けて形成された第２導電型の上部ドレイン領域と、前記上部ドレイン領域の下側に前記ウェル領域より浅く形成された第２導電型の下部ドレイン領域を具備したことを特徴とする半導体装置とする。
（２）前記ドレイン領域のうち、前記ゲート電極に隣接する領域では、不純物濃度が低く設定されていることを特徴とする半導体装置とする。
（３）半導体基板に第１導電型の下部ウェル領域を形成するステップと、前記下部ウェル領域の一部に第２導電型の下部ソース領域及び下部ドレイン領域を形成するステップと、前記下部ウェル領域、前記下部ソース領域、前記下部ドレイン領域の基板表面に半導体エピタキシャル層を形成するステップと、前記半導体エピタキシャル層に上部ウェル領域を形成するステップと、凹凸部を形成するためのトレンチエッチングステップと、前記凹凸部方面に絶縁膜を形成した後、当該絶縁膜を介してゲート電極を作成するステップと、前記形成したゲート電極の両側にイオンを注入して、前記下部ソース領域および前記下部ドレイン領域に接するように上部ソース領域および上部ドレイン領域を形成するステップを有する半導体装置の製造方法とする。
（４）半導体基板に第１導電型の下部ウェル領域を形成するステップと、前記下部ウェル領域の一部に第２導電型の下部低濃度領域を形成するステップと、前記下部低濃度領域の一部に前記下部低濃度領域より不純物濃度の濃い第２導電型の下部ソース領域及び下部ドレイン領域を形成するステップと、前記下部ウェル領域、前記下部ソース領域、前記下部ドレイン領域の基板表面に半導体エピタキシャル層を形成するステップと、前記半導体エピタキシャル層に上部ウェル領域を形成するステップと、凹凸部を形成するためのトレンチエッチングステップと、前記凹凸部方面に絶縁膜を形成した後、当該絶縁膜を介してゲート電極を形成するステップと、前記ゲート電極の両側にイオンを注入して、第２導電型の上部低濃度領域を形成するステップと、前期ゲート電極のソース側と前記ゲート電極の一部のドレイン側に前記第２導電型の上部低濃度領域より不純物濃度の濃い第２導電型の上部ソース領域及び上部ドレイン領域を形成するステップを有する半導体装置の製造方法とする。
【発明の効果】
【００１２】
本発明によれば、ソース領域、ドレイン領域を従来技術より深く形成することにより、半導体装置の駆動能力を向上させることができる。
【発明を実施するための最良の形態】
【００１３】
（１）実施の形態の概要
図１に、本発明の実施形態の半導体装置構成を示す。図１（ａ）が斜視図、図１（ｂ）が図１（ａ）のA-A断面図、図１１（ｃ）が図１（ａ）のB-B断面図である。
【００１４】
ウェル領域２には、ゲート幅方向にウェル領域２に凹凸構造（１１ａ、１１ｂ）が形成されており、絶縁膜４を介して、凹部１１ａの内部及び凸部１１ｂの上面部にゲート電極３が形成されている。ゲート電極３のゲート長方向の一方の側には上部ソース領域５ａと下部ソース領域５ｂが形成されており、他方の側には上部ドレイン領域６ａ、下部ドレイン領域６ｂが形成されている。このように、ソース領域、ドレイン領域に下部ソース領域５ｂ、下部ドレイン領域６ｂを形成することにより、ゲート長Ｌが短くなるにつれて生じる図１（ｃ）のチャネル領域９の上方の電流集中を抑えチャネル領域９全体に均一に電流を流すことができるようになり、駆動能力が高まる。
（２）実施の形態の詳細
図１は、本発明の実施形態の半導体装置の構成を説明するための図である。
【００１５】
本発明は、横型MOS構造のMOSトランジスタであり、半導体基板１にウェル領域２が形成され、更にウェル領域２に、ゲート電極３、上部ソース領域５ａ、下部ソース領域５ｂ、上部ドレイン領域６ａ、下部ドレイン領域６ｂが形成されている。そして、これらの要素は、LOCOS（Local Oxidation of Silicon）７によって、半導体基板１の他の領域から電気的に分離されている。ウェル領域２は、第１導電型で形成され、上部ソース領域５ａ、下部ソース領域５ｂ、上部ドレイン領域６ａ、下部ドレイン領域６ｂは、第２導電型で形成されている。第１導電型をＰ型半導体とする場合、第２導電型はＮ型半導体となり、第１導電型をＮ型半導体とする場合、第２導電型はＰ型半導体となる。
【００１６】
図１では、第１導電型をＰ型、第２導電型をＮ型とし、ウェル領域２をＰ型半導体で形成し、ソース領域３とドレイン領域４をＮ型半導体で形成している。そして、図では、Ｐ型、Ｎ型の区別を明確化するため、Ｐ型のウェル領域を「Ｐ型ウェル領域」などと記している。また、図１において、第１導電型をＮ型、第２導電型をＰ型とし、ウェル領域２をＮ型半導体で形成し、上部ソース領域５ａ、下部ソース領域５ｂ、上部ドレイン領域６ａ、下部ドレイン領域６ｂをＰ型半導体で形成する場合にも同様な説明が可能である。
【００１７】
ウェル領域２には、トレンチ、即ち、凹部１１ａがゲート幅方向に複数配列して形成されている。凹部１１ａの内面及び凸部１１ｂの上面側、即ち、ゲート電極３がウェル領域２に対面する面には、例えばSiO2などによる絶縁膜４が形成されている。そして、凹部１１ａの内面及び凸部１１ｂの上面には絶縁膜４を介してポリシリコンなどによるゲート電極３が形成されている。これら、凹部１１ａ、凸部１１ｂ、絶縁膜４、ゲート電極３の構造は、図２（ａ）〜（ｃ）に示した従来例と同様である。
【００１８】
ゲート電極３のゲート長方向の側面領域には、一方にはＮ型半導体で構成された上部ソース領域５ａおよび下部ソース領域５ｂが形成され、他方にはＮ型半導体で構成された上部ドレイン領域６ａおよび下部ドレイン領域６ｂが形成されている。下部ソース領域５ｂ、下部ドレイン領域６ｂを設けることにより、上部ソース領域５ａ、上部ドレイン領域６ａのみの構成よりソース・ドレイン領域の深さが深くなる。そして、上部ソース領域５ａおよび上部ドレイン領域６ａにはコンタクト８が複数形成され、外部の回路との接合が行えるようになっている。図中の「ｎ＋」の表記は、Ｎ型の濃度が高濃度（即ち、不純物が高濃度）であることを表す。低濃度である場合は「ｎ−」と表記する。
【００１９】
このように、ソース領域、ドレイン領域に下部ソース領域５ｂ、下部ドレイン領域６ｂを形成することにより、ゲート長Ｌが短くなるにつれて生じる図１（ｃ）のチャネル領域９の上方の電流集中を抑えチャネル領域９全体に均一に電流を流すことができるようになり、駆動能力が高まる。これによって、本発明の半導体装置占有面積の増加を抑制しつつ駆動能力を向上させることができる。
【００２０】
次に、図１の半導体装置の製造方法について説明する。
【００２１】
図１の半導体装置を製造するには、まず、図３（ａ）に示すように半導体基板１に第１導電型下部ウェル領域２ｂを形成した後、レジスト等でマスクを施し任意の部分に下部ソース・ドレイン用不純物インプラ１２をし、下部ウェル領域２ｂに第２導電型の不純物領域１３を形成する。次に、図３（ｂ）に示すように基板表面に半導体エピタキシャル層１６を成長させ、エピタキシャル層１６表面に上部ウェル用不純物インプラ１４をし、第１導電型の不純物領域１５を形成する。
【００２２】
次に、図３（ｃ）に示すようにLOCOS７を形成し、下部ソース・ドレイン用不純物領域１３と上部ウェル用不純物領域１５の不純物を拡散させ、下部ソース領域５ｂ、下部ドレイン領域６ｂ、上部ウェル領域２ａを形成する。このとき、下部ソース領域５ｂと下部ドレイン領域６ｂが上部ウェル領域２ａによって消されないように、下部ソース・ドレイン用不純物インプラのドーズ量を上部ウェル用不純物インプラ１４のドーズ量より極めて大きくしておく。また、上部ウェル領域２ａの濃度が下部ウェル領域２ｂの濃度と同程度になるように上部ウェル用不純物インプラ１４のドーズ量を調整しておく。さらに、上部ウェル領域２ａが下部ウェル領域２ｂと接触するようにエピタキシャル層の厚さも調整しておく。
【００２３】
次に、図３（ｄ）に示すようにトレンチ１１ａを形成した後、ゲート絶縁膜４を形成し、ゲート絶縁膜の上にゲート電極３を形成する。このときトレンチ１１ａ内部がゲート電極３で埋まるようにゲート電極３を形成する。次に、図３（ｅ）に示すようにレジストで選択的にマスクを施し、ゲート電極３をエッチングする。最後に、図３（ｆ）に示すように上部ソース・ドレイン用不純物インプラ１８を施し、セルフアラインによって第２導電型の上部ソース領域５ａおよび上部ドレイン領域６ａを形成する。
【００２４】
このとき、上部ソース領域５ａ、上部ドレイン領域６ａがそれぞれ下部ソース領域５ｂ、下部ドレイン領域６ｂに接触するように、エピタキシャル層の厚さ、上部ソース・ドレイン用不純物インプラ１８のドーズ量やエネルギーを調整する。
【００２５】
以上に説明した本実施の形態により次のような効果を得ることができる。
【００２６】
（１）ゲート電極３を凹部１１ａ及び凸部１１ｂに形成して凹凸構造と接触させることにより、凹凸構造のチャネル９が形成され実効的なゲート幅を広げることができる。
【００２７】
（２）ソース領域、ドレイン領域に下部ソース領域５ｂ、下部ドレイン領域６ｂを形成することにより、ゲート長Ｌが短くなるにつれて生じる図１（ｃ）のチャネル領域９の上方の電流集中を抑えチャネル領域９全体に均一に電流を流すことができ、チャネルを有効的に利用することができるようになる。
【００２８】
（３）実効的なゲート幅が広がるため、オン抵抗が低下し、半導体装置１の駆動能力を高めることができる。
【００２９】
（４）１チップで高駆動能力を有するCMOS(Complementary Metal Oxide Semiconductor)構造を形成できる。
【００３０】
なお、図１において第１導電型をＰ型、第２導電型をＮ型とすることでＮチャネルMOSとしたが、第１導電型をＮ型、第２導電型をＰ型とすればＰチャネルMOSとして機能する。（変形例１）
本変形例では、ドレイン領域に電界緩和領域を設けることにより半導体装置の耐圧を向上させる。
【００３１】
図４は、本変形例に係る半導体装置の構造を説明するための図である。
【００３２】
先に説明した図１の半導体装置のドレイン領域６ａ、６ｂのうち、ゲート電極３に対面する側の領域にＮ型の濃度が低いｎ−領域である上部低濃度ドレイン領域２１、下部低濃度ドレイン領域２２が設けてある。Ｎ型の濃度が高いｎ＋ドレイン領域６ａ、６ｂは、図１のドレイン領域６ａ、６ｂと同程度の濃度であって、コンタクト８が形成されている。一方、ソース側の構成は、図１と同じである。このように、ゲート電極３とｎ＋ドレイン領域６ａ、６ｂの間に、Ｎ型濃度が低い領域を形成すると、この領域で電界が緩和され、図４に示す半導体装置の耐圧が向上する。
【００３３】
次に、図４の半導体装置の製造方法について説明する。図５が図４の半導体装置の製造方法であるが、基本的な製造方法は図１の半導体装置の製造方法である図３と同じである。図３と図５の違いは、図５（ｂ）に下部低濃度ドレイン用インプラ、図５（ｇ）に上部低濃度ドレイン用インプラが追加され、図５（ｈ）に示すように上部低濃度ドレイン領域２２が上部ドレイン領域６ａで無くならない様にレジストマスクをしている点である。こうすることで、低濃度ドレイン領域が形成され図４の半導体装置の耐圧が向上する。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施形態の半導体装置の構成を説明するための図である。
【図２】従来の半導体装置を説明するための図である。
【図３】図１の半導体装置の製造法を説明するための図である。
【図４】変形例１に係る半導体装置の構造を説明するための図である。
【図５】図４の半導体装置の製造法を説明するための図である。
【符号の説明】
【００３５】
１  半導体基板
２  ウェル領域
２ａ  上部ウェル領域
２ｂ  下部ウェル領域
３  ゲート電極
４  ゲート絶縁膜
５  ソース領域
５ａ  上部ソース領域
５ｂ  下部ソース領域
６  ドレイン領域
６ａ  上部ドレイン領域
６ｂ  下部ドレイン領域
７  ＬＯＣＯＳ
８  コンタクト
９  チャネル領域
１０  電流経路
１１ａ  凹部（トレンチ）
１１ｂ  凸部
１２  下部ソース・ドレイン用不純物インプラ
１３  下部ソース・ドレインの不純物
１４  上部ウェル用不純物インプラ
１５  上部ウェルの不純物
１６  半導体エピタキシャル層
１７  レジスト
１８  上部ソース・ドレイン用不純物インプラ
１９  下部低濃度領域用不純物インプラ
２０  下部低濃度領域用不純物
２１  下部低濃度領域
２２  上部低濃度領域
【図１】
0005442951.tif 000002
【図２】
0005442951.tif 000003
【図３】
0005442951.tif 000004
【図４】
0005442951.tif 000005
【図５】
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