(57)【特許請求の範囲】
【請求項１】
第１の主面と該第１の主面に対して平行に延びている第２の主面とを有し且つ前記第１の主面から前記第２の主面に向かって所定の深さを有して延びている少なくとも１対のトレンチを有している半導体基体と、
前記半導体基体の前記第２の主面に露出する面を有し且つ第１導電型不純物を比較的高い濃度で含んでいる第１のドレイン領域と、
前記第１のドレイン領域及び前記対のトレンチの先端部分に隣接配置され且つ前記半導体基体の前記第１の主面の前記対のトレンチよりも外周に露出している部分を有し且つ第１導電型不純物を前記第１のドレイン領域よりも低い濃度で含んでいる第２のドレイン領域と、
前記第２のドレイン領域の中に島状に形成された第２導電型領域であって、前記対のトレンチの相互間に配置されたセル部分と、前記半導体基体の前記複数のトレンチよりも外周に配置され且つ前記第２のドレイン領域との間に平坦なＰＮ接合を形成している第１の外周部分と前記トレンチから前記第１の外周部分よりも離れて配置され且つ前記第１の外周部分よりも低い平均不純物濃度を有し且つ前記第２のドレイン領域との間に湾曲したＰＮ接合を形成している第２の外周部分とを有している第１のボデイ領域と、
第２導電型不純物を前記第１のボデイ領域よりも低い濃度で含み且つ前記第１のボデイ領域に隣接配置された領域であって、前記半導体基体の前記第１の主面の前記対のトレンチの相互間の中央に露出しているショットキーバリアダイオード形成用セル部分と前記半導体基体の前記第１の主面の前記対のトレンチよりも外周に露出しているショットキーバリアダイオード形成用外周部分とを有している第２のボデイ領域と、
第１導電型不純物を含む領域であって、前記対のトレンチの相互間において前記第２のボデイ領域の前記ショットキーバリアダイオード形成用セル部分及び前記トレンチに隣接するように配置され且つ前記半導体基体の前記一方の主面に露出しているセル部分と前記半導体基体の前記第１の主面の前記対のトレンチよりも外周において前記トレンチ及び前記第２のボデイ領域の前記外周部分に隣接するように配置され且つ前記半導体基体の前記一方の主面に露出している外周部分とを有しているソース領域と、
第１導電型不純物を含む領域であって、前記第２のボデイ領域の前記ショットキーバリアダイオード形成用外周部分の外周側に配置され且つ前記ショットキーバリアダイオード形成用外周部分に隣接し且つ前記半導体基体の前記一方の主面に露出しているショットキーバリアダイオード保護半導体領域と、
前記半導体基体の前記第２の主面において前記第１のドレイン領域にオーミック接触しているドレイン電極と、
前記半導体基体の前記第１の主面において前記ソース領域及び前記ショットキーバリアダイオード保護半導体領域にオーミック接触し且つ前記第２のボデイ領域の前記ショットキーバリアダイオード形成用セル部分と前記ショットキーバリアダイオード形成用外周部分とにショットキー接触しているソース電極と、
前記トレンチの壁面に形成されたゲート絶縁膜と、
前記トレンチ内に配置され且つ前記ゲート絶縁膜を介して前記半導体基体の少なくとも前記第１のボデイ領域に対向しているゲート電極と
を備えていることを特徴とする電界効果半導体装置。
【請求項２】
前記第２のボデイ領域は、前記第１のボデイ領域と前記ソース領域との間の全部に配置され且つ前記トレンチに隣接し、且つ前記第１のボデイ領域と前記保護半導体領域との間の全部に配置されていることを特徴とする請求項１記載の電界効果半導体装置。
【請求項３】
前記第２のボデイ領域は、前記トレンチに隣接しないように形成され、前記ソース領域は前記第１のボデイ領域と前記第２のボデイ領域との両方に隣接し、前記保護半導体領域は前記第１のボデイ領域と前記第２のボデイ領域との両方に隣接していることを特徴とする請求項１記載の電界効果半導体装置。
【請求項４】
前記ソース領域の前記セル部分は、前記対のトレンチの一方に隣接する一方の部分と前記対のトレンチの他方に隣接する他方の部分とに分割され、前記第２のボデイ領域の前記セル部分は前記ソース領域の前記セル部分の前記一方の部分と前記他方の部分との間において前記半導体基体の前記第１の主面に露出していることを特徴とする請求項１又は２又は３記載の電界効果半導体装置。
【請求項５】
前記ソース領域の前記セル部分は、前記第２のボデイ領域に隣接し且つ前記トレンチにも隣接し且つ前記半導体基体の前記第１の主面に露出した面を有している第１のソース領域と、前記第１のソース領域に隣接し且つ前記第１のソース領域よりも高い不純物濃度を有し且つ前記半導体基体の前記第１の主面に露出している第２のソース領域とから成ることを特徴とする請求項１乃至４のいずれかに記載の電界効果半導体装置。
【請求項６】
前記ソース電極は前記第２のボデイ領域の前記外周部分の複数箇所に限定的にショットキー接触していることを特徴とする請求項１乃至５のいずれかに記載の電界効果半導体装置。
【請求項７】
前記第２のボデイ領域の前記外周部分は複数箇所に分割されていることを特徴とする請求項１乃至５のいずれかに記載の電界効果半導体装置。
【請求項８】
前記第２のボデイ領域の前記外周部分に対して前記ソース電極がショットキー接触している部分の幅（Ｗ２）は、前記第２のボデイ領域の前記セル部分が前記ソース電極がショットキー接触している部分の幅（Ｗ１）の１／１０〜１０倍であることを特徴とする請求項１乃至７のいずれかに記載の電界効果半導体装置。
【請求項９】
前記第２のボデイ領域の前記外周部分に対して前記ソース電極がショットキー接触している部分の幅（Ｗ２）は、０．１μｍ〜２０μｍであることを特徴とする請求項１乃至７のいずれかに記載の電界効果半導体装置。
【請求項１０】
前記第２のボデイ領域の前記外周部分に対して前記ソース電極がショットキー接触している部分の面積は、前記第２のボデイ領域の前記セル部分が前記ソース電極がショットキー接触している部分の面積の１／１０〜１０倍であることを特徴とする請求項１乃至７のいずれかに記載の電界効果半導体装置。
【請求項１１】
互いに対向する第１及び第２の主面を有し、且つ前記第２の主面に露出するように配置された第１導電型の第１のドレイン領域と、前記第１のドレイン領域に隣接し且つ前記第１のドレイン領域よりも低い第１導電型不純物濃度を有している第２のドレイン領域とを有する半導体基体を用意する工程と、
前記半導体基体の前記第１の主面の外周領域を覆うマスクを形成する工程と、
第２導電型不純物を前記半導体基体の前記第１の主面の前記マスクで覆われていない部分から熱拡散させることによって第１のボデイ領域を形成する工程と、
前記半導体基体の前記第１の主面から前記第２のドレイン領域までの深さと前記半導体基体の前記第１の主面から前記第１のドレイン領域の途中までの深さとの間の深さを有する少なくとも一対のトレンチを形成する工程と、
前記トレンチの側面にゲート絶縁膜を形成する工程と、
前記半導体基体の少なくとも第１のボデイ領域に対して前記ゲート絶縁膜を介して対向しているゲート電極を前記トレンチの中に形成する工程と、
前記トレンチの形成前又は後に、前記半導体基体の前記第１の主面から第１導電型不純物を選択的に且つ導電型が反転しない範囲の濃度で拡散させて前記第１のボデイ領域に隣接し且つ前記第１のボデイ領域よりも低い第２導電型不純物濃度を有している第２のボデイ領域を形成する工程であって、前記第２のボデイ領域として前記半導体基体の前記第１の主面の前記対のトレンチの相互間の中央に露出しているセル部分と前記半導体基体の前記第１の主面の前記対のトレンチよりも外周に露出している外周部分とを得る工程と、
前記トレンチの形成前又は後に、前記半導体基体の前記第１の主面から第１導電型不純物を選択的に拡散させて前記第２のボデイ領域に隣接しているソース領域を形成する工程であって、前記ソース領域として前記対のトレンチの相互間において前記第２のボデイ領域の前記セル部分及び前記トレンチに隣接するように配置され且つ前記半導体基体の前記一方の主面に露出しているセル部分と前記半導体基体の前記第１の主面の前記対のトレンチよりも外周側において前記トレンチ及び前記第２のボデイ領域の前記外周部分に隣接するように配置され且つ前記半導体基体の前記一方の主面に露出している外周部分とを得る工程と、
前記ソース領域の形成と同時又は別に、前記半導体基体の前記第１の主面から第１導電型不純物を選択的に拡散させて、前記ソース領域の前記外周部分よりも前記トレンチから離れた位置で前記第２のボデイ領域の前記外周部分に隣接するように配置され且つ前記半導体基体の前記一方の主面に露出している保護半導体領域を形成する工程と、
前記半導体基体の前記第２の主面に前記第１のドレイン領域に対してオーミック接触しているドレイン電極を形成する工程と、
前記半導体基体の前記第１の主面に、前記ソース領域及び前記保護半導体領域にオーミック接触し且つ前記第２のボデイ領域にショットキー接触しているソース電極を形成する工程と
を備えていることを特徴とする電界効果半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、逆方向電圧が印加された時の導通を阻止するためのショットキー接合を伴っているIGFET（絶縁ゲート電界効果トランジスタ）、又はこれに類似の電界効果半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
電流容量の大きいIGFETは電気回路のスイッチ等として使用されている。典型的なIGFETのソース電極はソース領域にオーミック接触していると共にボデイ領域（ベース領域）にもオーミック接触している。従って、ドレイン電極とソース電極との間にボデイ領域のチャネルを通る電流通路の他にドレイン領域とボデイ領域との間のPN接合に基づく寄生ダイオード又はボデイダイオード又は内蔵ダイオードを通る電流通路が生じる。IGFETがNチャネル型である場合には、ドレイン電極の電位がソース電極の電位よりも高い時に上記寄生ダイオードは逆バイアス状態となり、ここを通る電流通路が形成されない。しかし、IGFETが使用されている電気回路の要求でドレイン電極の電位がソース電極の電位よりも低くなることがある。この場合には寄生ダイオードが順バイアス状態となり、ここを電流が流れる。インバータ回路（DC-AC変換回路）のスイッチとしてIGFETを使用する場合には、寄生ダイオードを介して回生電流を流すことができるので好都合である。
【０００３】
しかし、寄生ダイオードを通る電流の阻止を要求する電気回路も有る。この要求に応えるために寄生ダイオードの極性（方向）と反対の極性（方向）を有する外部ダイオードをIGFETに直列に接続することが知られている。この外部ダイオードは逆流阻止ダイオードとして機能するために、ドレイン電極の電位がソース電極の電位よりも低くなった時にIGFETに電流が流れることを阻止する。しかし、もし、外部ダイオードをIGFET と同一の半導体基板に形成すると、半導体基板の寸法が必然的に大きくなり、且つ半導体装置がコスト高になる。また、外部ダイオードをIGFETと別の半導体基板に形成すると、IGFETと外部ダイオードとを組み合せた電気回路が大型且つコスト高になる。また、外部ダイオードにIGFETと同一の電流が流れるので、ここでの電力損失が生じる。また、外部ダイオードをIGFETに直列に接続した場合には、ドレイン電極の電位がソース電極の電位よりも低い時、即ち逆方向電圧がIGFETに印加されている時にIGFETの電流を制御することが不可能になる。
【０００４】
上記の外部ダイオードによって生じる問題を解決することを目的としてソース電極をボデイ領域にショットキー接触させたプレーナー構造のIGFETが特開平７−１５００９号公報（特許文献１）に開示されている。図１に特許文献１の技術思想に従うプレーナー構造のIGFETが示され、図２に図１のIGFETの等価回路が示されている。
【０００５】
図１のプレーナー構造のIGFETは、シリコン半導体基板１とドレイン電極２とソース電極３とゲート電極４とゲート絶縁膜５とを備えている。半導体基体１は、N+型半導体から成る高不純物濃度の第１のドレイン領域６と、N-型半導体から成る低不純物濃度の第２のドレイン領域（又はドリフト領域）７と、P型半導体から成る高不純物濃度の第１ボデイ領域（又はベース領域）８と、P-型半導体から成る低不純物濃度の第２のボデイ領域（又はベース領域）９と、N+型半導体から成る高不純物濃度のソース領域１０とから成り、互いに対向している第１及び第２の主面１a、１ｂを有する。ドレイン電極２は第２の主面１ｂにおいて第１のドレイン領域６にオーミック（低抵抗）接触し、ソース電極３は第１の主面１aにおいてN+型のソース領域１０にオーミック接触していると共にP-型の第２のボデイ領域９にショットキー接触している。ゲート電極４はゲート絶縁膜５を介してP型の第１のボデイ領域８及びP-型の第２のボデイ領域９に対向している。
【０００６】
図１のドレイン電極２の電位がソース電極３の電位よりも高くなるようにドレイン・ソース間に電圧を印加し、且つゲート電極４とソース電極３との間にIGFETをオンにすることができる電圧を印加すると、図１で点線で示すように第１のボデイ領域８と第２のボデイ領域９との表面にN型チャネル１１が形成され、ドレイン電極２、第１のドレイン領域６、第２のドレイン領域７、チャネル１１、N+型ソース領域１０及びソース電極３の経路でドレイン電流が流れる。
【０００７】
図２の等価回路に示すように図１のIGFETは、FETスイッチQ1の他に、第１及び第２のPN接合ダイオードD１、D２とショットキーバリアダイオードD３を有する。第１のダイオードD1はN-型の第２のドレイン領域７とP型の第１のボデイ領域８との間のPN接合に基づく寄生（内蔵）ダイオードであり、第２のPN接合ダイオードD2はP-型の第２のボデイ領域９とN+型ソース領域１０との間のPN接合にも基づく寄生（内蔵）ダイオードである。ショットキーバリアダイオードD3はソース電極３とP-型の第２のボデイ領域９との間のショットキー接合に基づくダイオードである。第１のPN接合ダイオードD1はドレイン電極２の電位がソース電極３の電位よりも高い時に逆バイアスされる極性を有し、FETスイッチQ1に対して逆並列に接続されている。第２のPN接合ダイオードD2は第１のPN接合ダイオードD1と反対の極性を有して第１のPN接合ダイオードD1に直列に接続されている。ショットキーバリアダイオードD3を有さない従来の典型的なIGFETにおいては、ショットキーバリアダイオードD3の部分が短絡状態であるので、第２のPN接合ダイオードD2は何らの機能も有さず、等価回路に示されない。ショットキーバリアダイオードD3は第１のPN接合ダイオードD1と逆の極性を有し、第１のPN接合ダイオードD1に直列に接続され、第２のPN接合ダイオードD2に並列に接続されている。
【０００８】
図１及び図２のIGFETにおいて、ドレイン電極２の電位がソース電極３の電位よりも高い時には第１のPN接合ダイオードD1が逆バイアス状態になり、ショットキーバリアダイオードD3が順方向バイアス状態になるので、典型的な従来のIGFETと同様な動作が可能になる。逆にドレイン電極２の電位がソース電極３の電位よりも低い時には、ショットキーバリアダイオードD3及び第２のPN接合ダイオードD2が逆バイアス状態となるので、IGFETのチャネル１１以外の部分を流れる逆方向電流が阻止される。
【０００９】
ところで、図１のプレーナー構造の従来のIGFETは次の問題点を有する。
（１）  ソース電極３とP-型の第２のボデイ領域９との間のショットキーバリアに基づく電位差（約０．５V）によってP-型の第２のボデイ領域９の電位がN+型ソース領域１０の電位よりも高くなる。このため、ドレイン電極２の電位がソース電極３の電位よりも高い時に、N+型ソース領域１０からP-型の第２のボデイ領域９への電子の注入が生じる。この電子の注入に基づいてドレイン電極２とソース電極３との間に流れる電流は漏れ電流となる。ドレイン・ソース間の耐圧は漏れ電流の大きさに基づいて決定されるので、上記の漏れ電流が大きくなると、ドレイン・ソース間の耐圧の低下を招く。
（２）  上記の漏れ電流は、N+型ソース領域１０の第２のボデイ領域９に隣接する部分の不純物濃度を低くすることによって抑制される。N+型ソース領域１０は不純物拡散によって形成されているので、N+型ソース領域１０のN型不純物濃度は半導体基体１の第１の主面１aから第２の主面１ｂに向うに従って低くなる。そこで、N+型ソース領域１０を深く形成することによってN+型ソース領域１０の第２のボデイ領域９に隣接する部分の不純物濃度を低くすることが考えられる。しかし、N+型ソース領域１０を深く形成すると、第１及び第２のボデイ領域８，９も必然的に深く形成しなければならない。第１及び第２のボデイ領域８、９及びソース領域１０を深く形成すると、P型及びN型不純物の横方向への拡散が生じ、これ等の表面積が必然的に大きくなり、半導体基板１の面積（チップ面積）がショットキーバリアダイオードを有さない従来の典型的なプレーナー構造のIGFETのそれの例えば約１．７倍になり、小型化が不可能になる。また、第１及び第２のボデイ領域８、９及びソース領域１０を深く形成すると、第２のドレイン領域７の第１の主面１aに露出している面からN+型の第１のドレイン領域６までの距離が、従来のショットキーバリアダイオードを有さない典型的なプレーナー構造のIGFETのそれに比べて例えば約１．５倍になる。これにより、図１のショットキーバリアダイオードを有するプレーナー構造のIGFETのオン時におけるドレイン電極２とソース電極３との間の抵抗（オン抵抗）が従来のショットキーバリアダイオードを有さない典型的なプレーナー構造のIGFETのオン抵抗の例えば約４倍になる。このため、図１に示す構造のプレーナー構造のIGFETは実用化されていない。
【００１０】
本件出願人は、未公開のＰＣＴ出願ＰＣＴ／ＪＰ２００７／７３２３２                において、上記問題点を解決するために、対のトレンチの中にショットキーバリアダイオードを有するIGFETセルを形成することを提案した。しかし、このＰＣＴ出願には、ソース電位がドレイン電位よりも高い電圧即ち逆方向電圧がソース電極とドレイン電極との間に印加されている時の半導体基体（基板）の周辺部における耐圧を向上させる技術が開示されていない。
【特許文献１】特開平７―１５００９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明が解決しようとする課題は、ソース電極がボデイ領域にショットキー接触している形式のIGFET又はこれに類似の電界効果半導体装置のオン抵抗の低減及び逆方向電圧が印加されている時の耐圧向上が要求されていることであり、本発明の目的は、上記要求に応えることができる電界効果半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１２】
上記課題を解決するための本発明は、
第１の主面と該第１の主面に対して平行に延びている第２の主面とを有し且つ前記第１の主面から前記第２の主面に向かって所定の深さを有して延びている少なくとも１対のトレンチを有している半導体基体と、
前記半導体基体の前記第２の主面に露出する面を有し且つ第１導電型不純物を比較的高い濃度で含んでいる第１のドレイン領域と、
前記第１のドレイン領域及び前記対のトレンチの先端部分に隣接配置され且つ前記半導体基体の前記第１の主面の前記対のトレンチよりも外周に露出している部分を有し且つ第１導電型不純物を前記第１のドレイン領域よりも低い濃度で含んでいる第２のドレイン領域と、
前記第２のドレイン領域の中に島状に形成された第２導電型領域であって、前記対のトレンチの相互間に配置されたセル部分と、前記半導体基体の前記複数のトレンチよりも外周に配置され且つ前記第２のドレイン領域との間に平坦なＰＮ接合を形成している第１の外周部分と前記トレンチから前記第１の外周部分よりも離れて配置され且つ前記第１の外周部分よりも低い平均不純物濃度を有し且つ前記第２のドレイン領域との間に湾曲したＰＮ接合を形成している第２の外周部分とを有している第１のボデイ領域と、
第２導電型不純物を前記第１のボデイ領域よりも低い濃度で含み且つ前記第１のボデイ領域に隣接配置された領域であって、前記半導体基体の前記第１の主面の前記対のトレンチの相互間の中央に露出しているショットキーバリアダイオード形成用セル部分と前記半導体基体の前記第１の主面の前記対のトレンチよりも外周に露出しているショットキーバリアダイオード形成用外周部分とを有している第２のボデイ領域と、
第１導電型不純物を含む領域であって、前記対のトレンチの相互間において前記第２のボデイ領域の前記ショットキーバリアダイオード形成用セル部分及び前記トレンチに隣接するように配置され且つ前記半導体基体の前記一方の主面に露出しているセル部分と前記半導体基体の前記第１の主面の前記対のトレンチよりも外周において前記トレンチ及び前記第２のボデイ領域の前記外周部分に隣接するように配置され且つ前記半導体基体の前記一方の主面に露出している外周部分とを有しているソース領域と、
第１導電型不純物を含む領域であって、前記第２のボデイ領域の前記ショットキーバリアダイオード形成用外周部分の外周側に配置され且つ前記ショットキーバリアダイオード形成用外周部分に隣接し且つ前記半導体基体の前記一方の主面に露出しているショットキーバリアダイオード保護半導体領域と、
前記半導体基体の前記第２の主面において前記第１のドレイン領域にオーミック接触しているドレイン電極と、
前記半導体基体の前記第１の主面において前記ソース領域及び前記ショットキーバリアダイオード保護半導体領域にオーミック接触し且つ前記第２のボデイ領域の前記ショットキーバリアダイオード形成用セル部分と前記ショットキーバリアダイオード形成用外周部分とにショットキー接触しているソース電極と、
前記トレンチの壁面に形成されたゲート絶縁膜と、
前記トレンチ内に配置され且つ前記ゲート絶縁膜を介して前記半導体基体の少なくとも前記第１のボデイ領域に対向しているゲート電極と
を備えていることを特徴とする電界効果半導体装置に係わるものである。
【００１３】
なお、請求項２に示すように、前記第２のボデイ領域は、前記第１のボデイ領域と前記ソース領域との間の全部に配置され且つ前記トレンチに隣接し、且つ前記第１のボデイ領域と前記保護半導体領域との間の全部に配置されていることが望ましい。
また、請求項３に示すように、前記第２のボデイ領域は、前記トレンチに隣接しないように形成され、前記ソース領域は前記第１のボデイ領域と前記第２のボデイ領域との両方に隣接し、前記保護半導体領域は前記第１のボデイ領域と前記第２のボデイ領域との両方に隣接していることが望ましい。
また、請求項４に示すように、前記ソース領域の前記セル部分は、前記対のトレンチの一方に隣接する一方の部分と前記対のトレンチの他方に隣接する他方の部分とに分割され、前記第２のボデイ領域の前記セル部分は前記ソース領域の前記セル部分の前記一方の部分と前記他方の部分との間において前記半導体基体の前記第１の主面に露出していることが望ましい。
また、請求項５に示すように、前記ソース領域の前記セル部分は、前記第２のボデイ領域に隣接し且つ前記トレンチにも隣接し且つ前記半導体基体の前記第１の主面に露出した面を有している第１のソース領域と、前記第１のソース領域に隣接し且つ前記第１のソース領域よりも高い不純物濃度を有し且つ前記半導体基体の前記第１の主面に露出している第２のソース領域とから成ることが望ましい。
また、請求項６に示すように、前記ソース電極は前記第２のボデイ領域の前記外周部分の複数箇所に限定的にショットキー接触していることが望ましい。
また、請求項７に示すように、前記第２のボデイ領域の前記外周部分は複数箇所に分割されていることが望ましい。
また、請求項８に示すように、前記第２のボデイ領域の前記外周部分に対して前記ソース電極がショットキー接触している部分の幅（Ｗ２）は、前記第２のボデイ領域の前記セル部分が前記ソース電極がショットキー接触している部分の幅（Ｗ１）の１／１０〜１０倍であることが望ましい。
また、請求項９に示すように、前記第２のボデイ領域の前記外周部分に対して前記ソース電極がショットキー接触している部分の幅（Ｗ２）は、０．１μｍ〜２０μｍであることが望ましい。
また、請求項１０に示すように、前記第２のボデイ領域の前記外周部分に対して前記ソース電極がショットキー接触している部分の面積は、前記第２のボデイ領域の前記セル部分が前記ソース電極がショットキー接触している部分の面積の１／１０〜１０倍であることが望ましい。
また、請求項１１に示すように、電界効果半導体装置は、互いに対向する第１及び第２の主面を有し、且つ前記第２の主面に露出するように配置された第１導電型の第１のドレイン領域と、前記第１のドレイン領域に隣接し且つ前記第１のドレイン領域よりも低い第１導電型不純物濃度を有している第２のドレイン領域とを有する半導体基体を用意する工程と、
前記半導体基体の前記第１の主面の外周領域を覆うマスクを形成する工程と、
第２導電型不純物を前記半導体基体の前記第１の主面の前記マスクで覆われていない部分から熱拡散させることによって第１のボデイ領域を形成する工程と、
前記半導体基体の前記第１の主面から前記第２のドレイン領域までの深さと前記半導体基体の前記第１の主面から前記第１のドレイン領域の途中までの深さとの間の深さを有する少なくとも一対のトレンチを形成する工程と、
前記トレンチの側面にゲート絶縁膜を形成する工程と、
前記半導体基体の少なくとも第１のボデイ領域に対して前記ゲート絶縁膜を介して対向しているゲート電極を前記トレンチの中に形成する工程と、
前記トレンチの形成前又は後に、前記半導体基体の前記第１の主面から第１導電型不純物を選択的に且つ導電型が反転しない範囲の濃度で拡散させて前記第１のボデイ領域に隣接し且つ前記第１のボデイ領域よりも低い第２導電型不純物濃度を有している第２のボデイ領域を形成する工程であって、前記第２のボデイ領域として前記半導体基体の前記第１の主面の前記対のトレンチの相互間の中央に露出しているセル部分と前記半導体基体の前記第１の主面の前記対のトレンチよりも外周に露出している外周部分とを得る工程と、
前記トレンチの形成前又は後に、前記半導体基体の前記第１の主面から第１導電型不純物を選択的に拡散させて前記第２のボデイ領域に隣接しているソース領域を形成する工程であって、前記ソース領域として前記対のトレンチの相互間において前記第２のボデイ領域の前記セル部分及び前記トレンチに隣接するように配置され且つ前記半導体基体の前記一方の主面に露出しているセル部分と前記半導体基体の前記第１の主面の前記対のトレンチよりも外周側において前記トレンチ及び前記第２のボデイ領域の前記外周部分に隣接するように配置され且つ前記半導体基体の前記一方の主面に露出している外周部分とを得る工程と、
前記ソース領域の形成と同時又は別に、前記半導体基体の前記第１の主面から第１導電型不純物を選択的に拡散させて、前記ソース領域の前記外周部分よりも前記トレンチから離れた位置で前記第２のボデイ領域の前記外周部分に隣接するように配置され且つ前記半導体基体の前記一方の主面に露出している保護半導体領域を形成する工程と、
前記半導体基体の前記第２の主面に前記第１のドレイン領域に対してオーミック接触しているドレイン電極を形成する工程と、
前記半導体基体の前記第１の主面に、前記ソース領域及び前記保護半導体領域にオーミック接触し且つ前記第２のボデイ領域にショットキー接触しているソース電極を形成する工程とで製造することが望ましい。
【発明の効果】
【００１４】
本発明の電界効果半導体装置は前述のＰＣＴ出願と同様に次の（１）（２）    の効果が有する他に、次の（３）（４）の効果を有する。
（１）チャネル（電流通路）がトレンチに沿って縦方向に形成され、且つ対のトレンチの相互間に制限されて第１及び第２のボデイ領域（ベース領域）のセル部分、及びソース領域のセル部分が配置されている。従って、IGFET又はこれに類似の電界効果半導体装置の小型化を図ることができる。
（２）対のトレンチの相互間において第２のドレイン領域（ドリフト領域）が半導体基体の第１の主面に露出しない構成であるので、第２のドレイン領域の対のトレンチ間の厚みを図１の従来のIGFETに比べて小さくすることができ、IGFET又はこれに類似の電界効果半導体装置のオン抵抗を低減することができる。即ち、本発明によれば、チャネルと第１のドレイン領域との間の距離を短くすることができ、電界効果半導体装置のオン抵抗を低減することができる。
（３）第１のボデイ領域が第２のドレイン領域の中に島状に形成され、この端部が半導体基体の第１の主面に露出し、第１のボデイ領域と第２のドレイン領域とのＰＮ接合面も半導体基体の第１の主面に露出する。このため、第１のボデイ領域と第２のドレイン領域とのＰＮ接合の露出部を容易且つ良好に保護することができ、耐圧向上を図ることができる。
（４）Ｎ型の保護半導体領域４０及びＮ型の第１のソース領域３８の外周部分５１が第２のボデイ領域３７のショットキーバリアダイオード形成用外周部分５３のガードリングとして機能し、ショットキーバリアダイオード形成用外周部分５３とソース電極２３とで形成されるショットキーバリアダイオードを逆方向電圧から良好に保護することができる。
また、請求項６〜９の発明によれば、第２のボデイ領域の外周部分に対してソース電極がショットキー接触している部分の面積又は幅が制限されるために、ドレイン電極とソース電極との間がオフに制御され且つソース電極の電位がドレイン電極の電位よりも高い逆方向電圧がソース電極とドレイン電極との間に印加されている時に、第２のボデイ領域の外周部分のショットキー接触面から放出される多数キャリア（例えばホール）の量が抑制される。この結果、逆方向電圧が印加されている時における電界効果半導体装置の外周部分の耐圧が高くなる。
【発明を実施するための最良の形態】
【００１５】
次に、図面を参照して本発明の実施形態を説明する。
【実施例１】
【００１６】
図３に示す本発明の実施例１に従うショットキーバリアダイオードを含む縦型絶縁ゲート電界効果トランジスタ即ち縦型IGFET２０は、トレンチ構造IGFETと呼ぶこともできるものであって、大別して半導体基体２１とドレイン電極２２とソース電極２３とゲート電極２４とゲート絶縁膜２５と保護絶縁膜２６と分離絶縁膜２７とから成る。
【００１７】
半導体基体２１は半導体基板と呼ぶこともできるものであって、シリコン基板から成り、図３に示すように第１の主面２８とこれに対向する第２の主面２９を有し、更に、所定の深さを有して第１の主面２８から第２の主面２９に向って延びているトレンチ（溝）３０を有する。半導体基体２1は、図４に示すように平面的に見て第１、第２、第３及び第４の辺１０１，１０２，１０３，１０４を有する四角形に形成されている。この実施例１のトレンチ（溝）３０は、半導体基体２1を複数のセルに分割するための複数のセル用トレンチ３１と、該複数のセル用トレンチ３１を相互に連結するための第１及び第２の連結トレンチ３２，３３とから成る。複数のセル用トレンチ３１は、平面的に見て帯状パターンを有し且つ図４から明らかなように半導体基体２1の第２及び第４の辺１０２，１０４に対して平行に配置され且つ互いに平行に配置されている。第１の連結トレンチ３２は平面的に見て帯状パターンを有し且つ半導体基体２1の第１の辺１０１に平行に配置され且つ複数のセル用トレンチ３１の一端を相互に連結している。第２の連結トレンチ３３は平面的に見て帯状パターンを有し且つ半導体基体２1の第３の辺１０３に平行に配置され且つ複数のセル用トレンチ３１の他端を相互に連結している。互いに対向する一対のセル用トレンチ３１によって１つのセルが構成されている。従って、IGFETを構成するためには少なくとも一対のセル用トレンチ３１が必要である。
平面的に見て半導体基体２1の第１の辺１０１から第３の辺１０３に向って直線的に延びている各セル用トレンチ３１の一端近傍及び他端近傍に空乏層を良好に形成するために各セル用トレンチ３１と同様にゲート電極２４を有する第１及び第２の連結トレンチ３２，３３を設けることが望ましい。しかし、第１及び第２の連結トレンチ３２，３３を省き、各セル用トレンチ３１を半導体基体２1の第１の辺１０１及び第３の辺１０３に達するように変形することもできる。
また、一方及び他方の連結トレンチ３２、３３を省き、この代わりに複数のセル用トレンチ３１を囲む環状の外周トレンチを設けることもできる。なお、図４の一方及び他方の連結トレンチ３２、３３と複数のセル用トレンチ３１の内で最も左に配置された１つのトレンチ３１と最も右に配置された１つのトレンチ３１とを外周トレンチと呼ぶこともできる。
【００１８】
半導体基体２1は、大別してN+型半導体から成る高いＮ型不純物濃度を有する第１のドレイン領域３４と、第１のドレイン領域３４よりもＮ型不純物濃度が低いN-型半導体から成る第２のドレイン領域３５と、ベース領域と呼ぶこともできるP型半導体から成る第１のボデイ領域３６と、第１のボデイ領域（ベース領域）３６よりも低いP型不純物濃度を有するP-型半導体から成る第２のボデイ領域３７と、N型半導体から成る比較的不純物濃度の低い第１のソース領域３８と、第１のソース領域３８よりも高いＮ型不純物濃度を有するN+型半導体から成る第２のソース領域３９と、トレンチ３０よりも外周側に配置され且つ第１のソース領域３８とほぼ同一のＮ型不純物濃度を有するショットキーバリアダイオード保護半導体領域４０とを有している。半導体基体２１は、図３において説明の都合上鎖線で区画されている複数のセル用トレンチ３１を含む中央部分４１と該中央部分４１よりも外側の外周部分４２とを有する。次に、半導体基体２1の各領域を詳しく説明する。
【００１９】
N+型（第１導電型）の第１のドレイン領域３４は、半導体基体２１の第２の主面２９に露出し、且つ比較的高いN型不純物濃度（例えば１×１０19ｃｍ-3〜１×１０20ｃｍ-3）を有し、且つ半導体基体２1の第２の主面２９とトレンチ３０との間隔よりも小さい第１の厚さＴ１を有している。第１のドレイン領域３４の厚さは図３において鎖線で区画して示す半導体基体２1の中央部分４１と外周部分４２とのいずれにおいても同一である。
【００２０】
N-型の第２のドレイン領域３５は、ドリフト領域と呼ばれることもある部分であって、第１のドレイン領域３４に隣接配置され且つIGFETの高耐圧化のために第１のドレイン領域３４よりも低い不純物濃度（例えば１×１０15ｃｍ-3〜１×１０17ｃｍ-3）を有している。半導体基体２1の中央部分４１におけるN-型の第２のドレイン領域３５の第２の厚さＴ２は、セル用トレンチ３１と第１のドレイン領域３４との間隔Ｔ０以上（同じ又は大きく）に設定されている。この第２のドレイン領域３５は、複数のセル用トレンチ３１を含む半導体基体２１の中央部分４１では第１の主面２８に露出しておらず、半導体基体２１の複数のセル用トレンチ３１よりも外側の外周部分４２において第１のボデイ領域３６を囲むように第１の主面２８に露出している。第２のドレイン領域３５を半導体基体２１の中央部分４１に露出させない構造にすると、隣合う２つのセル用トレンチ３１の相互間隔を狭くすることができ、ＩＧＦＥＴの小型化を図ることができる。不純物濃度の低い第２のドレイン領域３５はバイポーラトランジスタの周知の高抵抗コレクタ領域と同様に機能する。
【００２１】
複数のセル用トレンチ３１のそれぞれは、半導体基体２１の第１の主面２８から第２の主面２９に向かって延びており、N-型の第２のドレイン領域３５に少し食い込んでいる。セル用トレンチ３１の深さは、第１の主面２８からN-型の第２のドレイン領域３５まで、又は第１の主面２８からN-型の第２のドレイン領域３５とN+型の第１のドレイン領域３４との間の途中までに設定される。なお、互いに平行な第１及び第２の主面２８，２９に対してセル用トレンチ３１はほぼ垂直に延びている。１つのIGFETセル（微小IGFET）は１つの対のセル用トレンチ３１の相互間に形成される。図３には１つの対のセル用トレンチ３１が示されているのみであるが、実際には図４から明らかなように複数の対のセル用トレンチ３１が設けられているので、複数の対のセル用トレンチ３１で区画された複数のIGFETセルが存在する。
【００２２】
P型の第１のボデイ領域３６はベース領域と呼ぶこともできるものであって、N-型の第２のドレイン領域３５に隣接配置され且つトレンチ３０（セル用トレンチ３１及び対の連結トレンチ３２，３３の全て）にも隣接している。更に詳細には、この実施例の第１のボデイ領域３６は、半導体基体２１の第１の主面２８即ちN-型の第２のドレイン領域３５の表面からP型不純物を選択拡散することによってN-型の第２のドレイン領域３５の中に島状に形成されている。従って、第２のドレイン領域３５と第１のボデイ領域３６との間のＰＮ接合４３は、半導体基体２１の第１の主面２８に対して平行な平坦部分とこの平坦部分から第１の主面２８に至る湾曲部分とを有する。
【００２３】
P型の第１のボデイ領域３６は、対のセル用トレンチ３１の相互間に配置され且つ第２のドレイン領域３５との間に平坦なＰＮ接合を形成しているセル部分４４と、セル用トレンチ３１よりも外側に配置され且つ第２のドレイン領域３５との間に平坦なＰＮ接合を形成している第１の外周部分４５と、セル用トレンチ３１から第１の外周部分４５よりも離れて配置され且つ第１の外周部分４５よりも低い平均不純物濃度を有し且つ第２のドレイン領域３５との間に湾曲したＰＮ接合を形成している第２の外周部分４６とを有している。図３において、P型の第１のボデイ領域３６の第１の外周部分４５と第２の外周部分４６とは鎖線で区画されて示されている。
【００２４】
P型の第１のボデイ領域３６は、図７に示すように半導体基体２１の第１の主面２８上に形成された不純物選択拡散用マスク４７の開口４８を介してP型不純物（例えばボロン）を熱拡散することによって形成されている。従って、第１のボデイ領域３６のP型の不純物濃度は、半導体基体２１の第１の主面２８から  第１のボデイ領域３６とN-型の第２のドレイン領域３５との間のＰＮ接合４３に近づくに従って徐々に低下する。また、マスク４７で覆われた部分に相当する図３に示す第１のボデイ領域３６の第２の外周部分４６のP型の平均不純物濃度は、第１のボデイ領域３６のセル部分４４及び第１の外周部分４５のP型の平均不純物濃度よりも低くなる。第１のボデイ領域３６のセル部分４４及び第１の外周部分４５のP型の平均不純物濃度は、例えば２×１０16ｃｍ-3〜２×１０17ｃｍ-3であり、第１のボデイ領域３６の第２の外周部分４６のP型の平均不純物濃度は、セル部分４４及び第１の外周部分４５のそれよりも少し低い値（例えば１×１０16ｃｍ-3〜１×１０17ｃｍ-3）である。なお、第１のボデイ領域３６のセル部分４４及び第１の外周部分４５のP型不純物の平均濃度は、ゲート導電体２４とソース電極２３との間にしきい値以上のゲート制御電圧が印加された時に点線で示すN型チャネル４９が第１のボデイ領域３６に発生するように決定されている。
【００２５】
第１のボデイ領域３６と第２のドレイン領域３５との間のPN接合４３によって図５に示す第１のPN接合ダイオードD1が形成されている。第１のボデイ領域３６のセル部分４４及び第１の外周部分４５における半導体基体２１の第１の主面２８からPN接合４３までの厚みは、半導体基体２１の中央部分４１における第２のドレイン領域35の厚みＴ２よりも厚く設定されている。
【００２６】
P-型の第２のボデイ領域３７は、第２のベース領域又はショットキーバリアダイオード形成用半導体領域と呼びこともできるものであって、P型不純物を第１のボデイ領域３６のセル部分４４及び第１の外周部分４５よりも低い濃度で含み且つ第１のボデイ領域３６に隣接配置されている。この第２のボデイ領域３７は、半導体基体２１の第１の主面２８の対のセル用トレンチ３１の相互間の中央に露出しているショットキーバリアダイオード形成用セル部分５０と、半導体基体２１の第１の主面２８のセル用トレンチ３１よりも外周側に露出しているショットキーバリアダイオード形成用外周部分５１とを有する。この実施例では、第２のボデイ領域３７のショットキーバリアダイオード形成用セル部分５０とショットキーバリアダイオード形成用外周部分５１とがセル用トレンチ３１にも隣接しているが、セル用トレンチ３１に隣接しないように形成することもできる。P-型の第２のボデイ領域３７はソース電極２３とのショットキー接合によって例えば逆耐圧（ソース電位がドレイン電位よりも高い電圧がソース・ドレイン間に印加されている時の耐圧）が１０V以上のショットキーバリアダイオードを得るために設けられている。逆耐圧を１０V以上のショットキーバリアダイオードを得るために、P-型の第２のボデイ領域３７の表面の不純物濃度は、第１のボデイ領域３６のセル部分４４及び第１の外周部分４５の平均不純物濃度よりも低い値（例えば１×１０15ｃｍ-3〜２×１０16ｃｍ-3）に決定されている。P-型の第２のボデイ領域３７とソース電極２３とのショットキー接合によって形成されたショットキーバリアダイオードは、図５においてD3で示されている。ショットキーバリアダイオード形成用セル部分５０とソース電極２３とのショットキー接合によってショットキーバリアダイオードが形成されるとともにショットキーバリアダイオード形成用外周部分５１とソース電極２３とのショットキー接合によってもショットキーバリアダイオードが形成される。これ等のショットキーバリアダイオードは互いに並列接続されているので、並列接続された複数のショットキーバリアダイオードをまとめたものが図５では１つのD3で示されている。ＩＧＦＥＴがオン制御されている時には、P-型の第２のボデイ領域３７にもセル用トレンチ３１に沿ってチャネル４９が生じる。
図３のＩＧＦＥＴ２０では、第２のボデイ領域３７のショットキーバリアダイオード形成用セル部分５０がソース電極２３に対して第１の幅Ｗ１で接触していると共に、第２のボデイ領域３７のショットキーバリアダイオード形成用外周部分５１がソース電極２３に第２の幅Ｗ２で接触している。第２のボデイ領域３７のショットキーバリアダイオード形成用外周部分５１がソース電極２３に接触している第２の幅Ｗ２又は面積がＩＧＦＥＴの耐圧に深く関係していることが、本願発明者によって解明された。この第２の幅Ｗ２又は面積とＩＧＦＥＴの逆耐圧との関係の詳細は後述する。
【００２７】
N型の第１のソース領域３８は、P-型の第２のボデイ領域３７及びセル用トレンチ３１にも隣接し且つ半導体基体２１の第１の主面２８に露出している。即ち、N型の第１のソース領域３８は、P-型の第２のボデイ領域３７の中に島状に形成されている。N型の第１のソース領域３８は、対のセル用トレンチ３１の相互間に配置され且つ第２のボデイ領域３７のショットキーバリアダイオード形成用セル部分５０によって左右に分割された対の部分からなるセル部分５２と、半導体基体２１の複数のセル用トレンチ３１の内の最も外側のセル用トレンチよりも外側に配置された外周部分５３とを有する。N型の第１のソース領域３８のセル部分５２は、P-型の第２のボデイ領域３７のショットキーバリアダイオード形成用セル部分５０及びセル用トレンチ３１に隣接し、且つ半導体基体２１の第１の主面２８に露出している。N型の第１のソース領域３８の外周部分５３はP-型の第２のボデイ領域３７のショットキーバリアダイオード形成用外周部分５１及び複数のセル用トレンチ３１の内の最も外側のセル用トレンチに隣接し、且つ半導体基体２１の第１の主面２８に露出している。なお、N型の第１のソース領域３８の外周部分５３は、N型の保護半導体領域４０と同様なショットキーバリアダイオードを保護するガードリングとしての機能も有するので、ショットキーバリアダイオード保護半導体領域と呼ぶこともできる。
【００２８】
N型の第１のソース領域３８と第２のボデイ領域３７とのＰＮ接合によって図５に示す第２のPN接合ダイオードD2が形成されている。第２のPN接合ダイオードD2はショットキバリアダイオードD3と同一又はこれ以上の逆耐圧を有するように形成される。従って、N型の第１のソース領域３８のN型不純物濃度は、第２のPN接合ダイオードD2に要求された逆耐圧を得ることができる値（例えば１×１０16ｃｍ-3〜１×１０18ｃｍ-3）に決定される。
【００２９】
N+型の第２のソース領域３９は、第１のソース領域３８及びセル用トレンチ３１に隣接し、且つ半導体基体２１の第１の主面２８に露出している。即ち、N+型の第２のソース領域３９は、第１のソース領域３８の中に島状に形成されている。N+型の第２のソース領域３９は、対のセル用トレンチ３１の相互間に配置され且つ第１のソース領域３８と第２のボデイ領域３７のショットキーバリアダイオード形成用セル部分５０によって左右に分割された対の部分からなるセル部分５４と、半導体基体２１のセル用トレンチ３１よりも外側に配置された外周部分５５とを有する。N+型の第２のソース領域３９のセル部分５４は、第１のソース領域３８のセル部分５２及びセル用トレンチ３１に隣接し、且つ半導体基体２１の第１の主面２８に露出している。N+型の第２のソース領域３９の外周部分５５は第１のソース領域３８の外周部分５３及び複数のセル用トレンチ３１の内の最も外側のセル用トレンチに隣接し、且つ半導体基体２１の第１の主面２８に露出している。N+型の第２のソース領域３９はソース電極３を良好に接続させるためのものであり、第１のソース領域３８よりも高いN型不純物濃度（例えば１×１０18ｃｍ-3〜１×１０20ｃｍ-3）を有する。
【００３０】
Ｎ型のショットキーバリアダイオード保護半導体領域４０は、ガードリングと呼ぶことができるものであり、第２のボデイ領域３７のショットキーバリアダイオード形成用外周部分５１とソース電極２３とがショットキー接触している部分よりも外側において第２のボデイ領域３７のショットキーバリアダイオード形成用外周部分５１の中に島状に形成されている。更に詳細には、このＮ型のショットキーバリアダイオード保護半導体領域４０は、第２のボデイ領域３７のショットキーバリアダイオード形成用外周部分５１に隣接配置され且つ半導体基体２１の第１の主面２８に露出している。ショットキーバリアダイオード保護半導体領域４０の露出表面の一部はソース電極２３の端部で覆われている。Ｎ型のショットキーバリアダイオード保護半導体領域４０とP-型のショットキーバリアダイオード形成用外周部分５１との間のＰＮ接合の端は半導体基体２１の第１の主面２８に露出している。このＮ型のショットキーバリアダイオード保護半導体領域４０は、N型の第１のソース領域３８と同時に形成されたものであり、同一のN型不純物濃度を有し、ドレイン電極２２とソース電極２３との間に逆方向電圧が印加された時において、第２のボデイ領域３７のショットキーバリアダイオード形成用外周部分５１とソース電極３とによるショットキーバリアダイオードを保護してショットキーバリアダイオードの耐圧を向上させる機能即ちガードリング機能を有する。図３の実施例では、Ｎ型のショットキーバリアダイオード保護半導体領域４０の中にN+型の第２のソース領域３９に対応するものが設けられていないが、これを設けることもできる。
【００３１】
ソース電極２３は半導体基体２１の第１の主面２８の上に配置され、第１及び第２のソース領域３８，３９、及びＮ型のショットキーバリアダイオード保護半導体領域４０にオーミック接触し、第２のボデイ領域３７にショットキー接触している。このソース電極２３は例えばＴｉ（チタン）層と、このＴｉ（チタン）層の上に配置したＡｌ（アルミニウム）層又はＡｌシリサイド層から成り、説明的に示すソース端子Sに接続されている。
【００３２】
ドレイン電極２２は、例えばAl等の金属から成り、半導体基体２１の第２の主面２９においてN+型の第１のドレイン領域３４にオーミック接触し、且つ説明的に示すドレイン端子Dに接続されている。
【００３３】
ゲート絶縁膜２５は、シリコン酸化膜から成り、セル用トレンチ３１の壁面に形成されている。ゲート電極２４は、セル用トレンチ３１の中に充填された不純物ドープの多結晶シリコンから成る。不純物がドープされた多結晶シリコンは導電性を有するので、金属と同様にゲート電極２4として機能する。勿論ゲート電極２4を金属で形成することもできる。図3においてソース電極２3とゲート電極２4との間に分離絶縁膜２７が配置され、両者が電気的に分離されている。このゲート電極２4は説明的に示されているゲート端子Gに電気的に接続されている。ゲート電極２4のゲート端子Gに対する接続は、ソース電極２3で覆われていない半導体基体２1の第1の主面２８上の一部を使用して行われている。
保護絶縁膜２６は半導体基体２１の第１の主面２８のソース電極２3で覆われていない部分に設けられ、第２のドレイン領域３５と第１のボデイ領域３６との間のＰＮ接合４３、及びＮ型のショットキーバリアダイオード保護半導体領域４０と第２のボデイ領域３７との間のＰＮ接合を保護している。なお、保護絶縁膜２６を分離絶縁膜２７と同一材料で同時に形成することもできる。
【００３４】
IGFET２０とこの制御回路とから成る電気回路が図５に原理的に示されている。図５に示す図３のIGFET２０の等価回路は図2に示す従来のショットキーバリアダイオードを伴なったIGFETと同一であり、FETスイッチQ1と、第1及び第2のPN接合ダイオード（寄生ダイオード）D1、D2と、ショットキ−バリアダイオード（寄生ダイオード）D3とから成る。図３のＰＮ接合４３に相当する第1のPN接合ダイオードD1はドレイン端子Dとソース端子Sとの間に逆方向極性を有して接続され、第２のボデイ領域３７と第１のソース領域３８並びにショットキーバリアダイオード保護半導体領域４０との間のＰＮ接合に相当する第2のPN接合ダイオードD2、及びショットキーバリアダイオード形成用セル部分５０並びにショットキーバリアダイオード形成用外周部分５１とソース電極２３との間のショットキー接合に相当するショットキーバリアダイオードD3は、ドレイン端子Dとソース端子Sとの間に第1のPN接合ダイオードD1を介して順方向極性を有して接続されている。なお、ここで、順方向極性とはドレイン端子Dの電位がソース端子Sの電位よりも高い時にダイオードが順バイアスされる極性であり、逆方向極性とはドレイン端子Dの電位がソース端子Sの電位よりも高い時にダイオードが逆バイアスされる極性である。
【００３５】
IGFET２０を駆動するために、第1の直流電源＋Eと第2の直流電源−Eが設けられ、第1の直流電源＋Eの正端子が第1のスイッチS1を介してドレイン端子Dに接続され、負端子が負荷６０を介してソース端子Sに接続されている。また、第2の直流電源−Eの正端子が第2のスイッチS2と負荷６０とを介してソース端子Sに接続され、負端子がドレイン端子に接続されている。従って、第1のスイッチS1がオンの時に、ドレイン端子Dの電位がソース端子Sの電位よりも高くなる正方向電圧がIGFET２０に印加され、第2のスイッチS2がオンの時に、ソース端子Sの電位がドレイン端子Dの電位よりも高い逆方向電圧がIGFET２０に印加される。なお、第1及び第2の直流電源＋E、−E、と第1及び第2のスイッチS1、S2の部分を交流電源または双方向電圧発生回路に置き換えることもできる。
【００３６】
ソース端子Sとゲート端子Gとの間にゲート制御回路６１が接続されている。ゲート制御回路６１はゲート制御電源EgとゲートスイッチSgとから成る。ゲートスイッチSgは例えばトランジスタから成り、これがオンになるとゲート端子Gにゲート制御電源Egの電圧が印加される。また、ゲート制御電源Egの電圧振幅が変化すると、IGFET２０のドレイン電流が変化する。
【００３７】
図５のIGFET２０の制御回路は、IGFET２０の双方向オン・オフ動作（交流スイッチ動作）及び双方向の電流制御動作を可能にするために第１及び第２の補助スイッチSa、Sbを有する。第１の補助スイッチSaはソース端子Sとゲート端子Gとの間に接続されている。第２の補助スイッチSbはゲート端子Gとドレイン端子Dとの間に接続されている。第１及び第２の補助スイッチSa、Sbは機械的スイッチで示されているが、トランジスタ等の制御可能な電子スイッチで構成することが望ましい。
【００３８】
第１の補助スイッチSaは、第１のスイッチS1がオン状態に制御されてドレイン端子Dの電位がソース端子Sの電位よりも高くなっておリ同時にゲートスイッチSgがオフ状態の時に、オン制御される。第１の補助スイッチSaがオンになると、ソース端子Sとゲート端子Gとの間が短絡され、ゲート端子Gがソース端子Sと同電位になり、図３で点線で示すチャネル４９を確実に閉じること即ち消滅させることができ、ドレイン電流が確実に遮断される。従って、ドレイン・ソース間に正方向電圧が印加されている期間のIGFET２０の耐圧は、第１のPN接合ダイオードD1の耐圧にほぼ等しくなる。
【００３９】
第２のスイッチS2がオン状態であってIGFET２０のソース端子Ｓの電位がドレイン端子Dの電位より高くなっており且つ制御スイッチSgがオフ制御されている時に、第２の補助スイッチSbがオン制御されると、ドレイン端子Dとゲート端子Gとの間が第２の補助スイッチSbで短絡される。これにより、ＩＧＦＥＴ２０はオフ状態に保たれ、ドレイン電流が流れない。このようにＩＧＦＥＴ２０に逆方向電圧が印加されている状態では、第２のPN接合ダイオードD2及びショットキーバリアダイオードD3が逆バイアス状態になり、逆方向電圧が印加されている時のIGFET２０の耐圧は第２のPN接合ダイオードD2及びショットキーバリアダイオードD3の耐圧で決定される。
【００４０】
第１及び第２の補助スイッチSa、Sbの両方がオフの時には、ドレイン端子Dの電位がソース端子Ｓの電位よりも高い時とソース端子Ｓの電位がドレイン端子Dの電位より高い時のいずれにおいても、ゲート制御回路６１の制御信号によってドレイン電流を制御できる。即ち、ゲート端子Ｇとソース端子Ｓとの間にゲート電源Egから閾値以上の電圧を印加すると、第１及び第２のボデイ領域３７、３８にチャネル４９が形成され、ドレイン端子Ｄとソース端子Ｓとの間が導通状態になる。また、ゲート電源Egの電圧振幅を変えることによってドレイン電流の大きさを変えることができる。
図５においてゲート制御回路６１はゲートスイッチSgを有しているが、このゲートスイッチSgを省いてゲート電源（ゲート信号源）Egをソース端子Sとゲート端子Gとの間に常に接続することができる。
以上の説明から明らかなように、本実施例のIGFET２０を双方向スイッチとして使用することができる。
【００４１】
図３、及び図６〜図９を参照して図３に示すIGFET２０の製造方法の１例を説明する。なお、説明を容易にするために図６〜図９の半導体基体２１の完成前の各半導体領域と完成後の各半導体領域に同一の参照符号が付されている。
【００４２】
まず、図６に示すように、図３のN+型半導体から成る第１のドレイン領域３４とN-型半導体から成る第２のドレイン領域３５とを得るための半導体領域を有するシリコン半導体基体２１を用意する。N+型の第１のドレイン領域３４は半導体基体２１の第２の主面２９からのN型不純物の拡散によって形成されている。しかし、N+型の第１のドレイン領域３４をエピタキシャル成長で形成することもできる。
【００４３】
次に、図7に示すように、半導体基体２１の第１の主面２８上に開口４８を有するマスク４７を形成し、このマスク４７の開口４８を通してP型不純物（例えばボロン）を熱拡散することによってN-型の第２のドレイン領域３５に隣接する第１のボデイ領域３６を島状に形成する。N-型の第２のドレイン領域３５とP型の第１のボデイ領域３６との間のPN接合４３は、半導体基体２１の中央部分において第１の主面２８に対して平行な平坦であるが、端部において湾曲している。既に説明したように第１のボデイ領域３６のマスク４７で覆われている第２の外周部分４６のP型の平均不純物濃度はマスク４７で覆われていない部分のそれよりも低い。
【００４４】
次に、半導体基体２１の第１の主面２８側からの周知の異方性エッチングによって図８に示すセル用トレンチ３１及び図４に示す第１及び第２の連結トレンチ３２，３３から成るトレンチ３０を形成する。このトレンチ３０はN-型の第２のドレイン領域３５に達するように形成する。なお、トレンチ３０を形成する工程を図３に示すの第２のボデイ領域を形成した後、又は第１のソース領域３８を形成した後、又は第２のソース領域３９を形成した後に移すことができる。
次に、シリコンから成る半導体基板２１に対して熱酸化処理を施して図９に示すようにシリコン酸化物から成るゲート絶縁膜２５をトレンチ３０の壁面に形成し、更に導電性を有する多結晶シリコンから成るゲート電極２４をトレンチ３０の中に形成する。なお、図９ではゲート電極２４の上面が半導体基体２１の第１の主面２８に一致しているが、これを第１の主面２８よりも低くすること、又は高くすることもできる。
【００４５】
次に、P型の第１のボデイ領３６の表面即ち半導体基体２１の第１の主面２８からN型不純物（例えばリン）を導電型がＮ型に反転しない程度の濃度に拡散して図３に示すようにP-型の第２のボデイ領域３７を形成する。このN型不純物の拡散によってP型の第１のボデイ領域３６のP型不純物が相殺されて第１のボデイ領域３６よりも低いP型不純物濃度を有する第２のボデイ領域３７が得られる。
【００４６】
次に、第２のボデイ領域３７の中に選択的にN型不純物（例えばリン）を拡散して図３に示すようN型の第１のソース領域３８及び保護半導体領域４０を形成する。第１のソース領域３８の形成により、P-型の第２のボデイ領域３７の拡散の深さが部分的に更に深くなる。
【００４７】
次に、第１のソース領域３８の中にN型不純物（例えばヒ素）を選択的に拡散して図３に示すN+型の第２のソース領域３９を形成する。
【００４８】
しかる後、図３に示す絶縁膜２６，２７、ドレイン電極２２及びソース電極２３を形成してIGFETを完成させる。
【００４９】
次に、ＩＧＦＥＴ２０の耐圧について説明する。ＩＧＦＥＴ２０がオフ状態であり且つソース電極２３の電位がドレイン電極２２の電位よりも高い時には、第２のボデイ領域３７のショットキーバリアダイオード形成用セル部分５０とソース電極２３とで構成されるショットキーバリアダイオード及び第２のボデイ領域３７のショットキーバリアダイオード形成用外周部分５１とソース電極２３とで構成されるショットキーバリアダイオードに逆バイアス電圧が印加される。ソース電極２３とショットキーバリアダイオード形成用セル部分５０とのショットキー接合面からショットキーバリアダイオード形成用セル部分５０にホール（正孔）が放出され、ソース電極２３とショットキーバリアダイオード形成用外周部分５１とのショットキー接合からショットキーバリアダイオード形成用外周部分５１へもホールが放出される。Ｐ型の第１及び第２のボデイ領域３６，３７のホール量が少ない時は、第２のドレイン領域３５から第１のボデイ領域３６へ伝導度変調が生じるレベルの電子の注入は生じない。ホールに基づくソース電極２３とドレイン電極２２との間のリーク電流Ｉleakはソース電極２３とドレイン電極２２との間に印加される逆方向電圧ＶRの値の変化に応じて図１０に示すように変化する。逆方向電圧ＶRがブレークダウン電圧ＶBDに達すると、リーク電流Ｉleakは急激に増大する。逆方向電圧ＶRを零からブレークダウン電圧ＶBDに向って徐々に高めた時に、第２のボデイ領域３７のショットキーバリアダイオード形成用外周部分５１及び第１のボデイ領域３６の外周部分４５におけるホール電流即ちリーク電流Ｉleakは図３で矢印６２で示すように横方向に流れる。
更に詳しく説明すると、Ｐ型の第１のボデイ領域３６の第２の外周部分４６とＮ-型の第２のドレイン領域３５との不純物濃度の差はＰ型の第１のボデイ領域３６の第１の外周部分４５とＮ-型の第２のドレイン領域３５との不純物濃度の差よりも小さい。また、Ｐ型の第１のボデイ領域３６の第２の外周部分４６とＮ-型の第２のドレイン領域３５とのＰＮ接合の障壁は、Ｐ型の第１のボデイ領域３６の第１の外周部分４５とＮ-型の第２のドレイン領域３５とのＰＮ接合の障壁よりも小さい（低い）。このため、前述のホール電流即ちリーク電流Ｉleakは、図３のＰＮ接合４３の内で障壁の小さい（低い）部分、即ちＰ型の第１のボデイ領域３６の第２の外周部分４６とＮ-型の第２のドレイン領域３５とのＰＮ接合に向って流れる。
このため、ブレークダウン前においては、ソース電極２３、ショットキーバリアダイオード形成用外周部分５１、第１のボデイ領域３６の第１の外周部分４５、第２の外周部分４６、第２のドレイン領域３５、第１のドレイン領域３４及びドレイン電極２２の経路でリーク電流Ｉleakが流れる。逆方向電圧が高くなるにつれてリーク電流Ｉleakも大きくなり、第１のボデイ領域３６の第１及び第２の外周部分４５，４６の横方向の電圧降下が大きくなり、第１のボデイ領域３６の横方向の電圧降下がＰＮ接合４３のしきい値（約０．６Ｖ）以上になると、ＰＮ接合４３がオン状態になり、第２のドレイン領域３５から電子がＰ型の第１のボデイ領域３６に注入され、第１のボデイ領域３６及び第２のボデイ領域３７に伝導度変調が生じ、半導体基体２１の中央部分４１及び外周部分４２が一気にブレークダウンしてリーク電流Ｉleakが増大する。
第１のボデイ領域３６のセル部分４４及び第１の外周部分４５を通るリーク電流もあるが、Ｐ型の第１のボデイ領域３６のセル部分４４及び第１の外周部分４５とＮ-型の第２のドレイン領域３５との間のＰＮ接合の障壁はＰ型の第１のボデイ領域３６の第２の外周部分４６とＮ-型の第２のドレイン領域３５との間のＰＮ接合の障壁よりも大きい（高い）ので、第１のボデイ領域３６の第２の外周部分４６よりも先に第１のボデイ領域３６のセル部分４４及び第１の外周部分４５においてブレークダウンが生じない。
【００５０】
図３で矢印６２で示すホール電流（リーク電流）が抑制されると、ブレークダウン電圧ＶBD即ち逆耐圧が向上する。本実施例では、ソース電極２３と２のボデイ領域３７のショットキーバリアダイオード形成用外周部分５１とのショットキー接合幅Ｗ2を所定範囲に制限することによって矢印６２で示すホール電流即ち電流Ｉleakを抑制しＩＧＦＥＴ２０の逆耐圧向上を図っている。
【００５１】
ショットキー接合幅Ｗ2の範囲は、対のセル用トレンチ３１の相互間隔が３〜８μｍの場合において、好ましいくは０．１〜２０μｍでありである。図１０から明らかなように、ショットキー接合幅Ｗ2が８μｍの場合のブレークダウン電圧ＶBDが１５．７Ｖであるのに対し、ショットキー接合幅Ｗ2が４μｍの場合のブレークダウン電圧ＶBDが１８，４Ｖである。
【００５２】
図１１に対のセル用トレンチ３１の相互間隔が５μｍ、ソース電極２３と第２のボデイ領域３７を形成する時のＮ型不純物（例えばリン）の注入量を１．２５×１０13ｃｍ-3とした場合における第２のショットキー接合幅Ｗ2の変化と電圧ＶBDとの関係が示されている。この関係から明らかなようにショットキー接合幅Ｗ2が２０μｍよりも小さいほどブレークダウン電圧ＶBDの改善効果が大きくなり、特にショットキー接合幅Ｗ2が６μｍ以下になるとブレークダウン電圧ＶBDの改善効果が顕著に大きくなる。なお、ショットキー接合幅Ｗ2が小さくなり過ぎると、製造上のＷ2のバラツキにより、ショットキー接合幅Ｗ2がゼロになるおそれがある。ショットキー接合幅Ｗ2がゼロになることは、ショットキーバリアダイオード形成用外周部分５１が消滅することを意味する。このため、第１及び第２のソース領域３８，３９及びＮ型の保護半導体領域４０から成るＮ層と、ショットキーバリアダイオード形成用外周部分５１及び第１のボデイ領域３６から成るＰ層と、第１及び第２のドレイン領域３４，３５から成るＮ層とによってＮＰＮトランジスタ構造部分が半導体基体２１の外周部分４２に生じ、ＩＧＦＥＴ２０の逆耐圧低下が生じる。従って、第２のショットキー接合幅Ｗ2は０．１μｍ以上であることが望ましい。また、図１１に示すように第２のショットキー接合幅Ｗ2が２０μｍ以上になると、半導体基体２１のサイズの増大を招くばかりでなく、逆耐圧改善効果があまり期待できない。
なお、図１１には対のセル用トレンチ３１の相互間隔が５μｍの場合のＷ2とＶBDとの関係が示されているが、上記相互間隔を４μｍ等に変えた場合も図１１と同様なＷ2とＶBDとの関係が得られることが確認されている。また、第２のボデイ領域３７を形成する場合のＮ型不純物（例えばリン）の注入量を変えた場合も図１１と同様なＷ2とＶBDとの関係が得られることが確認されている。また、図１１は室温（２０℃）でのブレークダウン電圧ＶBDの測定結果であるが、１００℃又は１５０℃のように高い場合でも、第２のショットキー接合幅Ｗ2を小さくすることによってブレークダウン電圧ＶBDが高く成ることが確認されている。
また、第２のショットキー接触幅Ｗ２は、第１のショットキー接触幅Ｗ１の１／１０〜１０倍であることが好ましく、１／１０倍以上であり且つ１倍よりも小さいことがより好ましいことが確認されている。
また、第２のボデイ領域３７の外周部分５１に対してソース電極２３がショットキー接触している部分の面積は、第２のボデイ領域３７のセル部分５０がソース電極２３がショットキー接触している部分の面積の１／１０〜１０倍であることが好ましく、１／１０倍以上であり且つ１倍よりも小さいことがより好ましいことが確認されている。
【００５３】
上述から明らかなように本実施例のIGFETは、前述のＰＣＴ出願のIGFETと同様に次の（１）（２）（３）（４）（５）の効果が有する他に、次の（６）（７）（８）の効果を有する。
（１）  第１のPN接合ダイオードD1に対して逆の極性（方向性）を有するショットキーバリアダイオードD3が形成されているので、ソース電極２３の電位がドレイン電極２２の電位よりも高い時に、半導体基板体２１のチャネル４９以外の部分を通って流れる電流がショットキーバリアダイオードD3で阻止される。従って、一方向のみに電流が流れるＩＧＦＥＴを提供できる。
（２）  ゲート・ソース間電圧によるチャネル４９の電流制御をソース電極２３の電位がドレイン電極２２の電位よりも低い期間と高い期間との両方で行うことができる。
（３）  第２のドレイン領域３５は半導体基体２１の中央部分４１において第１の主面２８に露出していない。このため、チャネル４９の下端からN+型の第１のドレイン領域３４までの距離が比較的短くなる。換言すれば、図３の第２のドレイン領域３５における電流通路の長さを、図１の従来例の第２のドレイン領域７においける電流通路の長さよりも短くすることができる。これにより、本実施例のIGFETのオン抵抗を図１の従来のIGFETのオン抵抗の例えば約１／４にすることができる。
（４）  セル部分において、N+型の第２のソース領域３９よりもN型不純物濃度が低いN型の第１のソース領域３８を設けたこと、及び図１の従来構造に比べてセル部分でPN接合４３の面積が小さくなったことにより、N-型の第２のドレイン領域３５とP型の第１のボデイ領域３６とP-型の第２のボデイ領域３７とN型の第１のソース領域３８とから成るＮＰＮ寄生トランジスタが導通状態になる可能性が低くなる。もし、寄生トランジスタが導通状態になると、IGFETが破壊するおそれがある。また、IGFETが破壊にいたらない電流であっても、寄生トランジスタを流れる電流は漏れ電流であるので、IGFETの耐圧低下を招く。
（５）  対のセルトレンチ３１の中にIGFETセルを構成することによって、IGFETの横幅を図１の従来のプレーナー構造の場合のそれよりも低減できる。
（６）  半導体基体２１の対のセル用トレンチ３１よりも外側の外周部分４２に第１及び第２のドレイン領域３４，３５、第１及び第２のボデイ領域３６、３７、第１及び第２のソース領域３８，３９、及びＮ型の保護半導体領域４０を設け、第２のドレイン領域３５を半導体基体２１の第１の主面２８に露出させたので、第２のドレイン領域３５と第１のボデイ領域３６との間のＰＮ接合を絶縁膜２６によって容易且つ良好に保護することができる。
（７）  ソース電極２３と第２のボデイ領域３７のショットキーバリアダイオード形成用外周部分５３とのショットキー接合幅Ｗ2が好ましくは０．１μｍ〜２０μｍの範囲、更に好ましくは０．１〜０．６μｍに制限されているので、図３において矢印６２で示すホール電流（リーク電流）を抑制することができ、ブレークダウン電圧ＶBDを高めること即ちＩＧＦＥＴ２０の耐圧を高めることができる。
（８）Ｎ型の保護半導体領域４０及びＮ型の第１のソース領域３８の外周部分５３が第２のボデイ領域３７のショットキーバリアダイオード形成用外周部分５１のガードリングとして機能し、ショットキーバリアダイオード形成用外周部分５１とソース電極２３とで形成されるショットキーバリアダイオードを逆方向電圧から良好に保護することができる。
【実施例２】
【００５４】
次に、図１２及び図１３を参照して実施例２のＩＧＦＥＴを説明する。但し、実施例２を示す図１２及び図１３、並びに後述する別の実施例及び変形例を示す図１４〜図１９において図３〜図４と実質的に同一の部分には同一の参照符号を付し、その説明を省略する。
【００５５】
図１２は実施例２のＩＧＦＥＴの外周部分の一部を示す平面図であり、図１３は図１２のB―B線を示す断面図である。なお、図１２のB―B線は図３のセル用トレンチ３１と同様なものに対して平行である。この実施例２のＩＧＦＥＴは、図３及び図４の第２のボデイ領域３７のショットキーバリアダイオード形成用外周部分５１を僅かに変形した第２のボデイ領域３７´のショットキーバリアダイオード形成用外周部分５１´と、図３及び図４のＮ型の保護半導体領域４０を僅かに変形したＮ型の保護半導体領域４０´と、絶縁膜７１とを設け、この他は図３及び図４のＩＧＦＥＴと同一に形成したものである。図１２及び図１３に示す実施例２のＩＧＦＥＴの第２のボデイ領域３７´のショットキーバリアダイオード形成用外周部分５１´の半導体基体２１における露出表面は図１２のB―B線方向においてＮ型の保護半導体領域４０´によって断続されている。また、断続されたショットキーバリアダイオード形成用外周部分５１´の露出表面の相互間から半導体基体２１の表面に露出しているＮ型の保護半導体領域４０´の上に絶縁膜７１が配置されている。なお、図１２及び図１３で省略されている半導体基板２１の中央部分（セル領域）は図３と同一に形成されている。追加された複数の絶縁膜７１は、平面的に見て第２のボデイ領域３７´のショットキーバリアダイオード形成用外周部分５１´の露出表面が延びる方向即ちセル用トレンチ３１の延びる方向に所定の相互間隔を有して配置されている。第２のボデイ領域３７´のショットキーバリアダイオード形成用外周部分５１´は絶縁膜７１の相互間においてソース電極２３とショットキー接合されている。第２のボデイ領域３７´のショットキーバリアダイオード形成用外周部分５１´のショットキー接合幅Ｗ2が図３と同一である場合には、図１２及び図１３のＩＧＦＥＴのショットキーバリアダイオード形成用外周部分５１´のソース電極２３に対する接触面積は図３のそれよりも小さい。ショットキーバリアダイオード形成用外周部分５１´のショットキー接触面の面積が小さくなると、ソース電極２３とショットキーバリアダイオード形成用外周部分５１´とで形成されるショットキー接合に逆方向電圧が印加された時にＰ型のショットキーバリアダイオード形成用外周部分５１´及びＰ型の第１のボデイ領域３６の第１の外周部分４５に対してショットキー接合面から放出されるホール量が低減する。即ちショットキー接合面の面積が大きいＩＧＦＥＴとこれよりもショットキー接合面の面積が小さいＩＧＦＥＴとに対して互いに同一の逆方向電圧が印加した場合にショットキー接合面の面積の小さいＩＧＦＥＴのリーク電流Ｉleakはショットキー接触面の面積の大きいＩＧＦＥＴよりも小さくなる。既に説明したようにリーク電流Ｉleakが小さくなると、ブレークダウン電圧即ち耐圧が向上する。
【００５６】
上述から明らかなようにソース電極２３に対してショットキーバリアダイオード形成用外周部分５１´を断続的にショットキー接合させると、図３の実施例１においてショットキーバリアダイオード形成用外周部分５１のショットキー接触幅Ｗ2を低減させたと同一の効果を得ることができ、ＩＧＦＥＴの耐圧向上を容易に達成することができる。また、実施例２によっても実施例１と同一の効果が得られる。
【００５７】
なお、第２のボデイ領域３７のショットキーバリアダイオード形成用外周部分５１´のソース電極２３に対する接触面積は、図３に示す第２のボデイ領域３７のショットキーバリアダイオード形成用セル部分５０のソース電極２３に対する接触面積の1／１０〜２０倍程度であることが望ましく、1／１０以上であり且つ１倍よりも小さいことが更に望ましい。もし、ショットキーバリアダイオード形成用外周部分５１´のショットキー接触面積がショットキーバリアダイオード形成用セル部分５０のショットキー接触面積の１／１０倍よりも小さくなると、目的とするショットキーバリアダイオードを確実に得ることが困難になり、また、２０倍よりも大きくなると目標とするブレークダウン電圧の向上効果を得ることができなくなる。
【実施例３】
【００５８】
図１４及び図１５は実施例３のＩＧＦＥＴの一部を図１２及び図１３と同様に示す。実施例３のＩＧＦＥＴは、図１２及び図１３において絶縁膜７１によって第２のボデイ領域３７のショットキーバリアダイオード形成用外周部分５１のショットキー接触面を制限した代わりに、変形された第２のボデイ領域３７ａを設けることによってショットキー接触面積を制限し、この他は図３、図４、図１２及び図１３と同一に構成したものである。
【００５９】
図１４及び図１５のＩＧＦＥＴの半導体基体２１ａは、変形された第１及び第２のボデイ領域３６ａ、３７ａとショットキーバリアダイオード保護半導体領域４０ａとを有する点を除いて図３及び図１３の半導体基体２１と同一に形成されている。即ち実施例３のＩＧＦＥＴの図示が省略されているＦＥＴセルは図３と同一に構成されている。変形された第１のボデイ領域３６ａは、変形された第１の外周部分４５ａを有する他は、図３と同一に形成されている。第１のボデイ領域３６ａの第１の外周部分４５ａは第２のボデイ領域３７ａが変形されたためにＮ型の保護半導体領域４０ａに直接に接触する部分を有する。第２のボデイ領域３７ａは、ショットキーバリアダイオード形成用外周部分５１ａを除いて図３の第２のボデイ領域３７と同一に形成されている。図８のショットキーバリアダイオード形成用外周部分５１ａは複数のショットキー接触面７２を有する。複数のショットキー接合面７２は図３のセル用トレンチ３１と同様なセル用トレンチ（図示せず）に平行な図１４のC−C線上に配列されている。各ショットキー接触面７２はソース電極２３にショットキー接触している。ショットキー接触面７２の相互間にＮ型保護半導体領域４０ａが配置されている。従って、各ショットキー接触面７２はＮ型の第１のソース領域３８の外周部分５３とＮ型の保護半導体領域４０ａとで囲まれている。
【００６０】
図１４及び図１５に示す実施例３の第２のボデイ領域３７ａのショットキーバリアダイオード形成用外周部分５１ａの分割された複数のショットキー接触面７２でソース電極２３に接触しているので、ソース電極２３とのショットキー接触面積が低減されている。即ち、図１４のショットキー接触面７２の幅Ｗ2´が図３のショットキーバリアダイオード形成用外周部分５１のショットキー接触幅Ｗ2と同一であるとすれば、図１４においてはショットキー接触面７２が分断されている分だけ図３よりもショットキー接触の面積が低減している。この結果、図１４及び図１５の実施例３によっても図１２及び図１３の実施例２と同一に効果を得ることができる。
【実施例４】
【００６１】
図１６に示す実施例４のIGFET２０ｂは、図３のP-型の第２のボデイ領域３７を変形した第２のボデイ領域３７ｂを設け、この他は、図３のIGFET２０と同一に形成したものである。図１６のP-型の第２のボデイ領域３７ｂは半導体基体２１の第１の主面２８の近傍のみに設けられ、セル用トレンチ３１に隣接していない。P-型の第２のボデイ領域３７ｂはソース電極２３を伴なってショットキーバリアダイオードを形成するためのものであるから、図１６のように対のセル用トレンチ３１の中間部分に限定的に形成しても、図３のIGFETと同様な効果を得ることができる。
【実施例５】
【００６２】
図１７に示す実施例５のIGFET２０ｃは変形された半導体基体２１ｃを有する。図１７の半導体基体２１ｃは、図３の第１及び第２のソース領域３８，３９を変形した第１及び第２のソース領域３８ｃ，３９ｃを設け、この他は図３と同一に形成したものである。変形された第２のソース領域３９ｃは、図３に示したＮ+型の外周部分５５を有さない。従って、Ｎ型の第１のソース領域３８ｃの外周部分５３ｃは、図３の第１のソース領域３８の外周部分５３よりも大きい面積を有する。P-型の第２のボデイ領域３７のショットキーバリアダイオード形成用外周部分５１のソース電極２３に対する接合面はＮ型のショットキーバリアダイオード保護半導体領域４０とこれと実質的に同一な不純物濃度を有するＮ型の第１のソース領域３８ｃの外周部分５３ｃとで挟まれている。これにより、P-型の第２のボデイ領域３７のショットキーバリアダイオード形成用外周部分５１とソース電極２３とで形成されたショットキーバリアダイオードの保護が良好に達成される。なお、図１７のIGFET２０ｃは図３のIGFET２０と同一の効果も有する。
なお、図１６においても、図１７と同様にＮ+の第２のソース領域３９のＮ+型の外周部分５５を省くことができる。
【００６３】
本発明は、上述の実施例に限定されるものでなく、例えば次の変形が可能なものである。
（１）各実施例において、Ｎ型の第１のソース領域３８を省くこともできる。特に、対のセル用トレンチ３１の相互間隔が５μｍ以下の様に狭い場合には、Ｎ型の第１のソース領域３８を省くことによる耐圧低下は少ないか又は無い。
（２）  ２回の不純物拡散によってN型の第１のソース領域３８とN+型の第２のソース領域３９とを形成する代わりに１回の不純物拡散によって半導体基体２１の第１の主面２８の近傍でN型不純物濃度が高く、第２のボデイ領域３７側でN型不純物濃度が低い単一のソース領域を形成することができる。
（３）図４の直線状のセル用トレンチ３１を図１８に示すように格子状のセル用トレンチ３１ａに変形し、この格子状のセル用トレンチ３１ａの中にP-型の第２のボデイ領域３７ｄ、N型の第１のソース領域３８ｄ、N+型の第２のソース領域３９ｄを配置することができる。図１８の格子状のセル用トレンチ３１ａの場合には、格子状のセル用トレンチ３１ａに含まれている１つの４角形部分における互いに対向する第１及び第２の部分３１ａ１，３１ａ２、又は互いに対向する第３及び第４の部分３１ａ３，３１ａ４が単位IGFETセルを構成するための対のトレンチとなる。なお、格子状のセル用トレンチ３１ａを囲む環状外周トレンチを設け、この環状外周トレンチの外側に図３に示す第１のボデイ領域３６の第１及び第２の外周部分４５，４６、第２のボデイ領域３７のショットキーバリアダイオード形成用外周部分５１、第１のソース領域３８の外周部分５３、第２のソース領域３９の外周部分５５、及び保護半導体領域４０と同様なものを設ける。
（４）  図４の直線状のセル用トレンチ３１を図１９に示すように複数の柱状のセル用トレンチ３１ｂに変形し、このセル用トレンチトレンチ３１ｂを囲むようにN+型の第２のソース領域３９ｅ、N型の第１のソース領域３８ｅ及びP-型の第２のボデイ領域３７ｅを形成することができる。なお、図１９の場合には、複数の柱状のセル用トレンチ３１ｂを囲む環状外周トレンチを設け、この環状外周トレンチの外側に図３に示す第１のボデイ領域３６の第１及び第２の外周部分４５，４６、第２のボデイ領域３７のショットキーバリアダイオード形成用外周部分５１、第１のソース領域３８の外周部分５３、第２のソース領域３９の外周部分５５、及び保護半導体領域４０と同様なものを設ける。
（５）  図３のセル用トレンチ３１に沿ってP型不純物を注入することによって第１及び第２のボデイ領域３６、３７のセル用トレンチ３１に燐接する部分のＰ型不純物濃度をセル中央部よりも高くすることができる。このように第１及び第２のボデイ領域３６、３７のセル用トレンチ３１に燐接する部分のＰ型不純物濃度をたかめると、IGFETのスレッショルド電圧Vthが高くなる。
（６）  図３に示すIGFETの第１及び第２のボデイ領域３６，３７にソース電極２３を介して例えば２MeVの電子線を照射し、その後水素雰囲気中で所定温度（例えば３００℃以上）の熱処理を施すことができる。電子線を照射すると、第１及び第２のボデイ領域３６，３７における少数キャリアのライフタイムが短くなる。このようにライフタイムが短くなると、IGFETに逆方向電圧が印加されている時にN-型の第２のドレイン領域３５から第１及び第２のボデイ領域３６，３７に注入された電子（少数キャリア）が正孔と迅速に結合し、電子（少数キャリア）がN型の第１のソース領域３８まで流れることが抑制される。これにより、IGFETの漏れ電流が小さくなり、耐圧が向上する。
【図面の簡単な説明】
【００６４】
【図１】従来のIGFETを示す断面図である。
【図２】図１のIGFETの等価回路図である、
【図３】本発明の実施例１に従うIGFETの一部を、図４のA-A線に相当する部分で示す断面図である。
【図４】図３の半導体基体の第１の主面を示す平面図である。
【図５】図３のIGFETの等価回路とその駆動回路とを示す回路図である。
【図６】図３のIGFETの製造開始時の半導体基体を示す断面図である。
【図７】図６の半導体基体にP型の第１のボデイ領域を形成した状態を示す断面図である。
【図８】トレンチを形成した半導体基体を示す断面図である。
【図９】トレンチの中にゲート絶縁膜とゲート電極とを形成した半導体基体を示す断面図である。
【図１０】図３の構造のIGFETにおいて第２のボデイ領域のショットキーバリアダイオード形成用外周部分のショットキー接触面の幅を変えた時の逆方向電圧とリーク電流との関係を示す特性図である。
【図１１】図３の構造のIGFETにおいて第２のボデイ領域のショットキーバリアダイオード形成用外周部分のショットキー接触面の幅とIGFETのブレークダウン電圧との関係を示す図である。
【図１２】本発明の実施例２のIGFETの一部を示す平面図である。
【図１３】図１２のIGFETのB-B線を示す断面図である。
【図１４】本発明の実施例３のIGFETの一部を示す平面図である。
【図１５】図１４のIGFETのC-C線を示す断面図である。
【図１６】本発明の実施例４のIGFETを示す断面図である。
【図１７】本発明の実施例５のIGFETを示す断面図である。
【図１８】変形されたパターンのセル用トレンチを有する半導体基体を示す平面図である。
【図１９】別の変形されたパターンのセル用トレンチを有する半導体基体を示す平面図である。
【符号の説明】
【００６５】
２１  半導体基体
２２  ドレイン電極
２３  ソース電極
２４  ゲート電極
３０  トレンチ
３１  セル用トレンチ
３４  N+型の第１のドレイン領域
３５  第２のドレイン領域
３６  P型の第１のボデイ領域
３７  P-型の第２のボデイ領域
３８  N型の第１のソース領域
３９  N+型の第２のソース領域
４０  N型の保護半導体領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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