(57)【特許請求の範囲】
【請求項１】
クロックを発生する発振器と、
制御信号に基づき、前記クロックを分周してパルスを出力するパルス出力手段と、
前記パルスにより駆動されるスイッチング素子と、
前記スイッチング素子により１次側に断続的に電圧が印加されると２次側から交流の高電圧を出力する圧電トランスと、
前記交流の高電圧を直流の高電圧に変換する整流手段と、
前記圧電トランスの２次側出力電流を供給する出力電流供給手段と、
前記２次側出力電流を電圧に変換して出力電圧を出力する電流電圧変換手段と、
目標電流を設定して前記目標電流に対応する目標電圧を出力する目標電流設定手段と、
前記出力電圧と前記目標電圧とを比較して比較結果を出力する電圧比較手段と、を有し、
前記パルスの出力周波数を前記比較結果により変化させ、前記比較結果が前記パルスの出力周期にて矩形波となるように前記出力周波数を制御することにより、前記直流の高電圧に対して定電流制御する電源装置であって、
前記クロックの分周比を、Ｎ個（但し、Ｎ；正数）のパルス周期の中で整数値であるα分周とβ分周との組合せとし、且つ、前記α分周の前記パルスと前記β分周の前記パルスとの組合せを変化させることにより、前記Ｎ個の前記パルスにおける平均周期を制御することを特徴とする電源装置。
【請求項２】
前記分周比に対する分周比指示値を実数値として保持し、前記実数値をパルス出力毎に整数値に変換する整数値変換手段を有し、
前記変換された整数値の分周比にて前記パルスを出力し、前記実数値を制御することにより前記パルス出力の前記平均周期が実数値となることを特徴とする請求項１記載の電源装置。
【請求項３】
前記整数値変換手段は、誤差拡散法による２値化手段により構成されていることを特徴とする請求項２記載の電源装置。
【請求項４】
前記電流電圧変換手段から出力される前記出力電圧の値に応じて前記分周比指示値である前記実数値を変化させるステップを可変することを特徴とする請求項２記載の電源装置。
【請求項５】
前記圧電トランスの周波数特性に応じて前記分周比指示値である前記実数値を変化させるステップを可変とすることを特徴とする請求項２記載の電源装置。
【請求項６】
前記分周比指示値である前記実数値の上限値を保持し、制御値である前記分周比指示値が前記上限値を超えないように制御することを特徴とする請求項２記載の電源装置。
【請求項７】
前記目標電流設定手段により設定される前記目標電流の値に応じて前記分周比指示値の前記上限値を可変とすることを特徴とする請求項６記載の電源装置。
【請求項８】
前記整流手段により変換された前記直流の高電圧を検出する出力電圧検出手段を有し、
前記出力電圧検出手段の検出結果が所定値を超えないよう制御することを特徴とする請求項１〜７のいずれか１項に記載の電源装置。
【請求項９】
請求項１〜８のいずれか１項に記載の電源装置を備え、
前記直流の高電圧により駆動されて媒体に画像を形成することを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、圧電トランスを用いた電源装置と、この電源装置を用いた電子写真等の画像形成装置に関するものである。
【背景技術】
【０００２】
従来、電子写真式の画像形成装置に用いられる電源装置としては、例えば、下記の特許文献１に記載されているように、圧電振動子の共振現象を利用して低電圧入力で高電圧を発生させることができる圧電トランスを、電圧制御発振器（以下「ＶＣＯ」という。）の出力信号により制御して高電圧を出力させる構成の装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−９１７５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の電源装置では、次の（ａ）〜（ｃ）のような課題があった。
（ａ）  ＶＣＯ等のアナログ回路により構成されているので、部品点数が多くなる。
【０００５】
（ｂ）  圧電トランスにおける共振周波数付近の高い出力電圧を利用しようとした場合に、共振周波数を超えて低い周波数に制御されてしまうと、制御不能となってしまう。そのため、実質上共振周波数付近の高い高圧出力が利用できない。
【０００６】
（ｃ）  負荷変動によって出力電圧が変化した場合に、周波数変化応答性等を含む電源装置の制御特性によって、その後、出力電圧が比較的長時間変動してしまう場合がある。
【課題を解決するための手段】
【０００７】
本発明のうちの第１の発明の電源装置は、クロックを発生する発振器と、制御信号に基づき、前記クロックを分周してパルスを出力するパルス出力手段と、前記パルスにより駆動されるスイッチング素子と、前記スイッチング素子により１次側に断続的に電圧が印加されると２次側から交流（以下「ＡＣ」という。）の高電圧を出力する圧電トランスと、前記ＡＣの高電圧を直流（以下「ＤＣ」という。）の高電圧に変換する整流手段と、前記圧電トランスの２次側出力電流を供給する出力電流供給手段と、前記２次側出力電流を電圧に変換して出力電圧を出力する電流電圧変換手段と、目標電流を設定して前記目標電流に対応する目標電圧を出力する目標電流設定手段と、前記出力電圧と前記目標電圧とを比較して比較結果を出力する電圧比較手段と、を有し、前記パルスの出力周波数を前記比較結果により変化させ、前記比較結果が前記パルスの出力周期にて矩形波となるように前記出力周波数を制御することにより、前記ＤＣの高電圧に対して定電流制御する電源装置である。
【０００８】
そして、前記クロックの分周比を、Ｎ個（但し、Ｎ；正数）のパルス周期の中で整数値であるα分周とβ分周との組合せとし、且つ、前記α分周の前記パルスと前記β分周の前記パルスとの組合せを変化させることにより、前記Ｎ個の前記パルスにおける平均周期を制御することを特徴とする。
【０００９】
第２の発明の画像形成装置は、前記第１の発明の電源装置を備え、前記電源装置から出力されるＤＣの高電圧により駆動されて媒体に画像を形成することを特徴とする。
【発明の効果】
【００１０】
本発明の電源装置及び画像形成装置によれば、圧電トランスの２次側に出力電流供給手段及び電流電圧変換手段を設けて定電流制御を行い、Ｎ個のパルスにおける平均周期を制御するようにしたので、周波数制御時に圧電トランスにおける共振周波数のピークを超えて制御不能になることなく、安定した定電流制御が可能となる。しかも、安定した定電流制御が可能になるので、環境によらず、安定した出力が可能になり、濃度段差や横筋のない安定した画像を得ることができる。
【図面の簡単な説明】
【００１１】
【図１】図１は本発明の実施例１における電源装置の概略を示すブロック図である。
【図２】図２は図１の電源装置７０における詳細な構成例を示す回路図である。
【図３】図３は本発明の実施例１における電源装置を用いた画像形成装置を示す構成図である。
【図４】図４は図３の画像形成装置１における制御回路の構成を示すブロック図である。
【図５】図５は図２中の圧電トランス７５における出力電圧／周波数の特性図である。
【図６】図６は図２中の制御部７２を示す構成図である。
【図７−１】図７−１は図６中のテーブルレジスタ１０６−１における入出力値を示す図である。
【図７−２】図７−２は図６中のテーブルレジスタ１０６−２における入出力値を示す図である。
【図７−３】図７−３は図６中のカウンタ上限値テーブル１０３における入出力値を示す図である。
【図８】図８は図２の電源装置７０における動作波形図である。
【図９】図９は図６中の演算器１０５−１におけるデータ処理を示すフローチャートである。
【図１０】図１０は本発明の実施例２における電源装置の概略の構成を示すブロック図である。
【図１１】図１１は図１０の電源装置７０Ａにおける詳細な構成例を示す回路図である。
【図１２】図１２は図１１中の制御部７２Ａを示す構成図である。
【図１３−１】図１３−１は図１２中のテーブルレジスタ１０６Ａ−１における入出力値を示す図である。
【図１３−２】図１３−２は図１２中のテーブルレジスタ１０６Ａ−２における入出力値を示す図である。
【図１３−３】図１３−３は図１２中のカウンタ上限値テーブル１０３Ａにおける入出力値を示す図である。
【発明を実施するための形態】
【００１２】
本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。
【実施例１】
【００１３】
（画像形成装置の構成）
図３は、本発明の実施例１における電源装置を用いた画像形成装置を示す構成図である。
【００１４】
この画像形成装置１は、例えば，電子写真式のカラー画像形成装置であり、ブラック現像器２Ｋ、イエロー現像器２Ｙ、マゼンタ現像器２Ｍ、シアン現像器２Ｃが着脱可能に挿着されている。各現像器２Ｋ，２Ｙ，２Ｍ，２Ｃは、各色の感光体ドラム３２Ｋ，３２Ｙ，３２Ｍ，３２Ｃにそれぞれ接した各色の帯電ローラ３６Ｋ，３６Ｙ，３６Ｍ，３６Ｃによってそれぞれ一様に帯電される。帯電された各色の感光体ドラム３２Ｋ，３２Ｙ，３２Ｍ，３２Ｃは、ブラック発光素子（以下「ＬＥＤ」という。）ヘッド３Ｋ、イエローＬＥＤヘッド３Ｙ、マゼンタＬＥＤヘッド３Ｍ、シアンＬＥＤヘッド３Ｃの発光によってそれぞれ潜像を形成される。
【００１５】
各現像器２Ｋ，２Ｙ，２Ｍ，２Ｃ内の各色の供給ローラ３３Ｋ，３３Ｙ，３３Ｍ，３３Ｃが、各現像ローラ３４Ｋ，３４Ｙ，３４Ｍ，３４Ｃにトナーを供給し、各色の現像ブレード３５Ｋ，３５Ｙ，３５Ｍ，３５Ｃにより、各現像ローラ３４Ｋ，３４Ｙ，３４Ｍ，３４Ｃ表面に一様にトナー層が形成され、各感光体ドラム３２Ｋ，３２Ｙ，３２Ｍ，３２Ｃ上にトナー像が現像される。各色の現像器２Ｋ，２Ｙ，２Ｍ，２Ｃ内の各クリーニングブレード３７Ｋ，３７Ｙ，３７Ｍ，３７Ｃは、転写後の残トナーをクリーニングする。
【００１６】
ブラックトナーカートリッジ４Ｋ、イエロートナーカートリッジ４Ｙ、マゼンタトナーカートリッジ４Ｍ、及びシアントナーカートリッジ４Ｃは、各現像器２Ｋ，２Ｙ，２Ｍ，２Ｃに着脱可能に取り付けられ、内部のトナーを各現像器２Ｋ，２Ｙ，２Ｍ，２Ｃに供給可能な構造になっている。ブラック転写ローラ５Ｋ、イエロー転写ローラ５Ｙ、マゼンタ転写ローラ５Ｍ、及びシアン転写ローラ５Ｃは、転写ベルト８の裏面から転写ニップにバイアスが印加可能に配置されている。転写ベルト駆動ローラ６、及び転写ベルト従動ローラ７は、転写ベルト８を張架しローラの駆動によって用紙１５を搬送可能な構造になっている。
【００１７】
転写ベルトクリーニングブレード１１は、転写ベルト８上のトナーを掻き落とせるようになっていて、掻き落とされたトナーが転写ベルトクリーナ容器１２に収容される。用紙カセット１３は、画像形成装置１に着脱可能に取り付けられ、媒体である用紙１５が積載される。ホッピングローラ１４は、用紙１５を用紙カセット１３から搬送する。レジストローラ１６及び１７は、用紙１５を転写ベルト８に所定のタイミングで搬送する。定着器１８は、用紙１５のトナー像を熱と加圧によって定着する。用紙ガイド１９は、用紙１５を排紙トレー２０にフェースダウンで排出する。
【００１８】
レジストローラ１６及び１７と転写ベルト従動ローラ７との間には、用紙検出センサ４０が配置されている。用紙検出センサ４０は、接触又は非接触にて用紙１５の通過を検出するものである。この用紙検出センサ４０のセンサ位置から転写ニップまでの距離と用紙搬送スピードの関係から求まる時間より、電源装置が転写を行う時の転写バイアス印加タイミングが決定される。
【００１９】
図４は、図３の画像形成装置１における制御回路の構成を示すブロック図である。
この制御回路は、ホストインタフェース部５０を有し、このホストインタフェース部５０がコマンド／画像処理部５１に対してデータを送受信する。コマンド／画像処理部５１は、ＬＥＤヘッドインタフェース部５２に対して画像データを出力する。ＬＥＤヘッドインタフェース部５２は、プリンタエンジン制御部５３によってヘッド駆動パルス等が制御され、ＬＥＤヘッド３Ｋ，３Ｙ，３Ｍ，３Ｃを発光させる。
【００２０】
プリンタエンジン制御部５３は、用紙検出センサ４０の検出結果に基づき、高圧制御部６０に対して帯電バイアス、現像バイアス、転写バイアス等の制御値を送る。高圧制御部６０は、帯電バイアス発生部９１と、現像バイアス発生部９２と、転写バイアス発生部９３とに信号を送る。帯電バイアス発生部９１、及び現像バイアス発生部９２は、ブラック現像器２Ｋ、イエロー現像器２Ｙ、マゼンタ現像器２Ｍ、及びシアン現像器２Ｃの各帯電ローラ３６Ｋ，３６Ｙ，３６Ｍ，３６Ｃ及び各現像ローラ３４Ｋ，３４Ｙ，３４Ｍ，３４Ｃに対してバイアスを印加する。用紙検出センサ４０は、前記転写バイアスの発生タイミングを調整するために用いられる。
【００２１】
プリンタエンジン制御部５３は、ホッピングモータ５４、レジストモータ５５、ベルトモータ５６、定着器ヒータモータ５７、及び各色のドラムモータ５８Ｋ，５８Ｙ，５８Ｍ，５８Ｃを所定のタイミングで駆動する。定着器ヒータ５９は、サーミスタ６５の検出値に応じてプリンタエンジン制御部５３によって温度制御される。
【００２２】
（電源装置の構成）
図１は、本発明の実施例１における電源装置の概略を示すブロック図である。
【００２３】
プリンタエンジン制御部５３は、リセット信号RESETを出力する出力ポートＯＵＴ１、及びシリアル通信手段（例えば、複数の入／出力ポート）Ｉ／Ｏ１等を有し、これらの出力ポートＯＵＴ１及び複数の入／出力ポートＩ／Ｏ１に、本実施例１の電源装置７０が接続されている。
【００２４】
本実施例１の電源装置７０は、例えば、図４中の高圧制御部６０内の制御回路及び転写バイアス発生部９３により構成され、各色の転写ローラ５（＝５Ｋ，５Ｙ，５Ｍ，５Ｃ）毎に設けられている。各色の電源装置７０は、同一の回路構成であるので、以下、１回路のみ説明する。
【００２５】
電源装置７０は、プリンタエンジン制御部５３の複数の入／出力ポートＩ／Ｏ１から供給される制御信号と、出力ポートＯＵＴ１から供給される制御信号であるリセット信号RESETとを入力し、目標電流に対応する目標電圧Ｓ７２ａに基づき、ＤＣの高圧電圧を生成して転写ローラ５である負荷ＺＬへ供給する装置である。
【００２６】
電源装置７０は、一定周波数（例えば、５０ＭＨｚ）の基準クロック（以下単に「クロック」という。）ＣＬＫを発生する発振器７１を有し、この出力側にパルス出力手段（例えば、制御部）７２が接続されている。制御部７２は、例えば、高圧制御部６０内に設けられ、プリンタエンジン制御部５３から供給される制御信号に基づき、発振器７１から供給されるクロックＣＬＫを分周して圧電トランス駆動パルス（以下単に「駆動パルス」という。）Ｓ７２を出力する回路である。
【００２７】
制御部７２は、クロックＣＬＫを入力するクロック入力ポートＣＬＫ＿ＩＮ、比較結果Ｓ７８を入力する入力ポートＩＮ１１、プリンタエンジン制御部５３の出力ポートＯＵＴ１から出力されるリセット信号RESETを入力するリセット入力ポートＩＮ１２、プリンタエンジン制御部５３の複数の入／出力ポートＩ／Ｏ１に接続された複数の入／出力ポートＩ／Ｏ１１、目標電流を設定してこの目標電流に対応する目標電圧Ｓ７２ａを出力する目標電流設定手段（例えば、デジタル／アナログコンバータ、以下「ＤＡＣ」という。）７２ａ、及び、入力されるアナログ出力電圧Ｓ７７をデジタル信号に変換するアナログ／デジタルコンバータ（以下「ＡＤＣ」という。）７２ｂ等を有している。
【００２８】
なお、本実施例１の制御部７２は、１チャンネルの場合であるので、入力ポートＩＮ１１，ＩＮ１２、出力ポートＯＵＴ１１、ＤＡＣ７２ａ、及びＡＤＣ７２ｂは、各１入出力であるが、複数チャンネルを実現する場合には、それらをチャンネル数分保持する。
【００２９】
この制御部７２は、例えば、特定の用途向けに複数機能の回路を１つにまとめた集積回路であるエーシック（Application  Specific  Integrated  Circuit、以下「ＡＳＩＣ」という。）、中央処理装置（以下「ＣＰＵ」という。）を内蔵したマイクロプロセッサ、あるいは、ユーザが独自の論理回路を書き込むことができるゲートアレイの一種であるフィールド・プログラマブル・ゲート・アレイ（Field  Programmable  Gate  Array、以下「ＦＰＧＡ」という。）等により構成されている。
【００３０】
制御部７２の出力ポートＯＵＴ１１と、ＤＣ２４Ｖを出力するＤＣ電源７３とには、圧電トランス駆動回路７４が接続されている。圧電トランス駆動回路７４は、スイッチング素子を用いて駆動電圧を出力する回路であり、この出力側に圧電トランス７５が接続されている。圧電トランス７５は、セラミック等の圧電振動子の共振現象を利用して駆動電圧の昇圧を行いＡＣの高圧電圧を出力するトランスであり、この出力側に整流手段（例えば、整流回路）７６及び出力電圧供給手段７７が接続されている。整流回路７６は、圧電トランス７５から出力されたＡＣの高圧電圧をＤＣの高圧電圧に変換して負荷ＺＬへ供給する回路である。
【００３１】
出力電圧供給手段７７は、圧電トランス７５の２次側出力電流を供給する出力電流供給手段７７−１と、その出力電流を出力電圧Ｓ７７に変換して出力する電流電圧変換手段７７−２とを有している。電流電圧変換手段７７−２の出力側と制御部７２内のＤＡＣ７２ａの出力側とには、電圧比較手段７８が接続されている。電圧比較手段７８は、電流電圧変換手段７７−２の出力電圧Ｓ７７と、制御部７２内のＤＡＣ７２ａから出力された目標電圧Ｓ７２ａとを比較し、この比較結果Ｓ７８を制御部７２の入力ポートＩＮ１１へ与える回路である。
【００３２】
なお、図１の電源装置７０は、各色の転写ローラ５（＝５Ｋ，５Ｙ，５Ｍ，５Ｃ）毎、即ち、チャンネル毎に並置されるが、これらの複数のチャンネルに対して一部を共用する構成にしても良い。例えば、圧電トランス７５及び整流回路７６等は、複数のチャンネル分必要となるが、発振器７１及び制御部７２は、１組で共用できる。この場合、制御部７２はチャンネル数分の入力ポートと出力ポート等を備えることになる。又、制御部７２は、電源装置７０内に設けられているが、プリンタエンジン制御部５３内の大規模集積回路（以下「ＬＳＩ」という。）中に設けても良い。
【００３３】
図２は、図１の電源装置７０における詳細な構成例を示す回路図である。更に、図５は、図２中の圧電トランス７５における出力電圧／周波数の特性図である。
【００３４】
図２に示すように、プリンタエンジン制御部５３のシリアル通信手段である複数の入／出力ポートＩ／Ｏ１と、制御部７２の複数の入／出力ポートＩ／Ｏ１１とは、３本の信号線（例えば、ＳＣＬＫ線、ＳＤＩ線、及びＳＤＯ線）により接続されている。
【００３５】
ＳＣＬＫ線は、後述する転送データに同期したクロックをプリンタエンジン制御部５３から制御部７２へ出力するシリアルクロックＳＣＬＫの信号線である。ＳＤＩ線は、制御部７２にデータを入力するシリアルデータインプット信号ＳＤＩであって、シリアルクロックＳＣＬＫに同期してデータをプリンタエンジン制御部５３から制御部７２へ送信する信号線である。更に、ＳＤＯ線は、制御部７２からシリアルクロックＳＣＬＫに同期して出力されるシリアルデータアウトプット信号ＳＤＯであって、シリアルクロックＳＣＬＫに同期してデータを送信する信号線である。
【００３６】
この３線式のシリアル通信は、公知の通信であるので詳細は省く。画像形成装置１の高圧出力のオン／オフ（以下「ＯＮ／ＯＦＦ」という。）タイミングの精度はｍｓｅｃオーダであるので、シリアル通信によるμｓｅｃオーダでの通信速度であっても問題はない。
【００３７】
制御部７２にクロックＣＬＫを供給する発振器７１は、電源７１ａから供給されるＤＣ３．３Ｖにより動作して発振周波数５０ＭＨｚのクロックＣＬＫを発生する回路であり、ＤＣ３．３Ｖが印加される電源端子ＶＤＤ、ＤＣ３．３Ｖが印加される出力イネーブル端子ＯＥ、クロックＣＬＫを出力するクロック出力端子ＣＬＫ＿ＯＵＴ、及びグランド端子ＧＮＤを有している。クロック出力端子ＣＬＫ＿ＯＵＴは、抵抗７１ｂを介して、制御部７２のクロック入力ポートＣＬＫ＿ＩＮに接続されている。
【００３８】
クロックＣＬＫに同期して動作する制御部７２において、駆動パルスＳ７２を出力する出力ポートＯＵＴ１１には、抵抗７２ｃを介して、圧電トランス駆動回路７４が接続され、この圧電トランス駆動回路７４にＤＣ電源７３が接続されている。ＤＣ電源７３は、例えば、図示しない低圧電源装置から商用電源であるＡＣ１００Ｖを変圧整流することにより供給されるＤＣ２４Ｖの電源である。
【００３９】
圧電トランス駆動回路７４は、スイッチング素子であるパワートランジスタ（例えば、ＮチャネルパワーＭＯＳＦＥＴ（以下「ＮＭＯＳ」という。）７４ａを有し、このＮＭＯＳ７４ａのゲート・ソース間に、短絡防止用の抵抗７４ｂが接続されている。ＮＭＯＳ７４ａのドレインは、インダクタ（コイル）７４ｃを介してＤＣ２４ＶのＤＣ電源７３に接続されている。ＮＭＯＳ７４ａのドレイン・ソース間には、コンデンサ７４ｄが並列に接続され、このコンデンサ７４ｄ及びインダクタ７４ｃにより共振回路が構成されている。ＮＭＯＳ７４ａのゲートに、制御部７２からの駆動パルスＳ７２が入力されると、このＮＭＯＳ７４ａによりＤＣ２４Ｖがスイッチングされ、これが共振回路により共振されてピークがＡＣ１００Ｖ程度の正弦半波の駆動電圧が出力される。
【００４０】
共振回路の出力側には、圧電トランス７５の１次側の入力端子７５ａが接続され、この２次側の出力端子７５ｂから、ＮＭＯＳ７４ａのスイッチング周波数に応じて０〜数ｋＶのＡＣ高電圧が出力される構成になっている。２次側の出力端子７５ｂの出力電圧特性は、図５に示すように、周波数によって異なり、ＮＭＯＳ７４ａのスイッチング周波数により昇圧比が決定される。
【００４１】
即ち、圧電トランス７５の出力電圧／周波数特性は、図５に示すように、ある小さな負荷ＺＬ１においては、周波数ｆｘで出力電圧が極大値を取り、負荷ＺＬ１よりも大きな負荷ＺＬ２では、周波数ｆｙで出力電圧が極大値を取る。このように、圧電トランス７５は、負荷ＺＬ１，ＺＬ２によって異なる周波数特性を有している。本実施例１において、出力電圧の制御は、周波数が高い図５の右側の特性を有する周波数で圧電トランス７５を駆動し、駆動周波数を下げていくことにより、出力電圧を上昇させ、結果、出力電流も増大させ、目標の出力電流を得るような制御を行う構成になっている。
【００４２】
圧電トランス７５の２次側の出力端子７５ｂには、ＡＣ／ＤＣ変換用の整流回路７６が接続されている。整流回路７６は、圧電トランス７５の２次側の出力端子７５ｂから出力されたＡＣ高電圧をＤＣ高電圧に変換して出力する回路であり、ダイオード７６ａ，７６ｂ及びコンデンサ７６ｃにより構成されている。整流回路７６の出力側には、抵抗７６ｄを介して負荷ＺＬである転写ローラ５が接続されている。
【００４３】
出力電圧供給手段７７は、コンデンサ７７ａ，７７ｃと、ＤＣ電源７３からの２４Ｖの電源電圧が印加される演算増幅器（以下「オペアンプ」という。）７７ｂと、抵抗７７ｄとにより構成されている。オペアンプ７７ｂは、「＋」入力端子が、接地され、「−」入力端子が、整流回路７６内のダイオード７６ａのアノード及びコンデンサ７６ｃに接続され、この「＋」入力端子及び「−」入力端子間に、オペアンプ出力平滑用のコンデンサ７７ａが接続されている。オペアンプ７７ｂの「−」入力端子と出力端子との間には、抵抗７７ｄが接続され、この抵抗７７ｄと並列に、オペアンプ出力平滑用のコンデンサ７７ｃが接続されている。
【００４４】
オペアンプ７７ｂの出力端子から出力される電流は、抵抗７７ｄを介して、整流回路７６内のダイオード７６ａのアノードへ供給される。オペアンプ７７ｂの「＋」入力端子は接地されているので、「−」入力端子の電圧レベルが０Ｖとなり、オペアンプ７７ｂの出力信号は、整流回路７６に流れる電流に応じた電圧となる。例えば、抵抗７７ｄの抵抗値が３３ｋΩの場合に、オペアンプ７７ｂから整流回路７６へ供給される電流が１０μＡだとした場合に、オペアンプ７７ｂの出力電圧Ｓ７７は０．３３Ｖとなる。そのため、オペアンプ７７ｂは、圧電トランス７５が圧電トランス駆動回路７４によって駆動されて出力される電流に応じた電圧を出力することとなる。例えば、抵抗７７ｄが前記の３３ｋΩであった場合には、オペアンプ７７ｂは、オペアンプ７７ｂから整流回路７６へ供給される電流０〜１００μＡに対して、０〜３．３Ｖの出力電圧Ｓ７７を出力する。
【００４５】
このオペアンプ７７ｂの出力端子には、電圧比較手段７８及び制御部７２内のＡＤＣ７２ｂが接続されている。電圧比較手段７８は、ＤＣ電源７３からの２４Ｖの電源電圧が印加される電圧比較器であるコンパレータ７８ａと、このコンパレータ７８ａの出力端子をＤＣ３．３Ｖの電源７１ａによりプルアップするためのプルアップ抵抗７８ｂとにより構成されている。コンパレータ７８ａは、オペアンプ７７ｂの出力電圧Ｓ７７を入力する「−」入力端子と、プリンタエンジン制御部５３内のＤＡＣ７２ａから出力される目標電圧Ｓ７２ａを入力する「＋」入力端子とを有し、その「−」入力端子の電圧と「＋」入力端子の電圧とを比較し、この比較結果Ｓ７８を出力端子から出力して制御部７２の入力ポートＩＮ１１へ与える回路である。
【００４６】
例えば、制御部７２は、１０ビット（bit）の分解能のＤＡＣ７２ａから、３．３Ｖのレンジで目標電圧Ｓ７２ａを出力し、コンパレータ７８ａに与える。コンパレータ７８ａは、
（ＤＡＣ７２ａの目標電圧Ｓ７２ａ）＞（オペアンプ７７ｂの出力電圧Ｓ７７）
の間は、このコンパレータ７８ａの出力端子が、ＤＣ３．３Ｖの電源７１ａと抵抗７８ｂによりプルアップされて、３．３Ｖ“Ｈ”の比較結果Ｓ７８を出力して制御部７２の入力ポートＩＮ１１に入力する。逆に、
（ＤＡＣ７２ａの目標電圧Ｓ７２ａ）＜（オペアンプ７７ｂの出力電圧Ｓ７７）
になると、コンパレータ７８ａの出力端子が、“Ｌ”となり、この“Ｌ”の比較結果Ｓ７８が制御部７２の入力ポートＩＮ１１に入力される。
【００４７】
（電源装置内の制御部の構成）
図６は、図２中の制御部７２を示す構成図である。
【００４８】
制御部７２は、例えば、ＡＳＩＣにより構成されており、ハードウェア記述言語等により記述されてＡＳＩＣ化されている。これに入力されるクロックＣＬＫ及びリセット信号RESETのうち、クロックＣＬＫは同期回路を構成する後述する各回路ブロックに供給され、リセット信号RESETは初期化のために各回路ブロックに供給される。
【００４９】
制御部７２は、複数の入／出力ポートＩ／Ｏ１１から入力されるシリアル通信信号（例えば、ＳＣＬＫ，ＳＤＩ，ＳＤＯ）を入力する通信データ処理部１０１を有し、この出力側に、ＤＡＣ７２ａ、２入力の論理積回路（以下「ＡＮＤ回路」という。）１０２、及びカウンタ上限値テーブル１０３が接続されている。このカウンタ上限値テーブル１０３に対応して、カウンタ下限値レジスタ１０４も設けられている。
【００５０】
出力電圧供給手段７７の出力電圧Ｓ７７を入力するＡＤＣ７２ｂと、通信データ処理部１０１とには、演算器１０５−１が接続され、この出力側に、テーブルレジスタ１０６−１が接続されている。このテーブルレジスタ１０６−１に対応して、他のテーブルレジスタ１０６−２も設けられている。
【００５１】
電圧比較手段７８からの比較結果Ｓ７８を入力する入力ポートＩＮ１１には、アップカウンタ１０７が接続され、このアップカウンタ１０７の出力側とＡＮＤ回路１０２の出力側とに、データラッチ（以下「Ｄラッチ」という。）１０８が接続されている。Ｄラッチ１０８には、比較器１０９−１，１０９−２、及び否定回路（以下「ＮＯＴ回路」という。）１１０が接続され、このＮＯＴ回路１１０の出力側に、９入力ＡＮＤ回路１１１が接続されている。９入力ＡＮＤ回路１１１と比較器１０９−２とには、２入力の論理和回路（以下「ＯＲ回路」という。）１１２が接続され、このＯＲ回路１１２の出力側に、乗算器１１３が接続されている。
【００５２】
乗算器１１３とタイマ１１４とには、演算器１０５−２が接続され、この演算器１０５−２に、カウンタ上限値テーブル１０３、カウンタ下限値レジスタ１０４、テーブルレジスタ１０６−２、１９bitレジスタ１１５、及び１加算器１１７が接続されている。１９bitレジスタ１１５には、誤差保持レジスタ１１６が接続され、この誤差保持レジスタ１１６と１９bitレジスタ１１５と１加算器１１７とに、分周セレクタ１１８が接続されている。これらの１９bitレジスタ１１５、誤差保持レジスタ１１６、１加算器１１７、及び分周セレクタ１１８により、誤差拡散法による２値化手段を有する整数値変換手段が構成されている。
【００５３】
分周セレクタ１１８には、分周器１１９が接続され、この分周器１１９の出力側に、出力セレクタ１２０が接続されている。出力セレクタ１２０には、ＡＮＤ回路１０２、アップカウンタ１０７、演算器１０５−１、誤差保持レジスタ１１６、及び駆動パルスＳ７２を出力する出力ポートＯＵＴ１１が接続されている。
【００５４】
以下、この制御部７２内の各回路の機能を説明する。
入力ポートＩＮ１１に接続されたアップカウンタ１０７は、入力ポートＩＮ１１から入力される比較結果Ｓ７８の“Ｈ”をイネーブル（Enable）として（即ち、Ｓ７８の“Ｈ”により動作し）、クロックＣＬＫの立ち上がりパルスによりカウントアップする９bitのカウンタであり、比較結果Ｓ７８が“Ｌ”の間はカウントアップせず、比較結果Ｓ７８が“Ｈ”の時のみカウントアップし、出力セレクタ１２０から出力される駆動パルスＳ７２の立ち上がり入力（reset）で０にリセットされる。このアップカウンタ１０７の９bit信号は、次段のＤラッチ１０８に出力される。
【００５５】
Ｄラッチ１０８は、２入力ＡＮＤ回路１０２によって、通信データ処理部１０１から出力されるＯＮ／ＯＦＦ信号Ｓ１０１が“Ｈ”、即ち、高圧オンの条件で出力セレクタ１２０から出力される駆動パルスＳ７２の立ち上がりの入力でアップカウンタ１０７の９bit出力値を保持し、この保持した値を比較器１０９−１，１０９−２及び９bitのＮＯＴ回路１１０へ出力する。
【００５６】
比較器１０９−１は、Ｄラッチ１０８の出力値と、１９bitレジスタ１１５の上位８bit出力値（即ち、１９bitレジスタ１１５の整数部である上位９bitの１／２の値である８bitの値）とを比較し、
（Ｄラッチ１０８の出力値）＜（１９bitレジスタ１１５のbit１８〜１１）
の時に、演算器１０５−２へ“Ｌ”レベルを出力し、前記以外の条件で“Ｈ”を出力する。比較器１０９−１の比較処理は、クロックＣＬＫの立ち上がりエッジ毎に行われる。
【００５７】
ＮＯＴ回路１１０は、Ｄラッチ１０８の出力９bitを入力し、これを反転した９bitを９入力ＡＮＤ回路１１１へ出力する。９入力ＡＮＤ回路１１１は、９bitの入力に対して９bit全てが“Ｈ”の場合に１bitの“Ｈ”を２入力ＯＲ回路１１２へ出力し、そうでない場合に“Ｌ”を２入力ＯＲ回路１１２へ出力する。
【００５８】
比較器１０９−２は、１９bitレジスタ１１５の上位９bitの値とＤラッチ１０８の９bitの値とを比較し、
（Ｄラッチ１０８の９bitの値）＞
（１９bitレジスタ１１５のbit１８〜１０）−１
の場合、２入力ＯＲ回路１１２へ“Ｈ”を出力し、それ以外は２入力ＯＲ回路１１２へ“Ｌ”を出力する。２入力ＯＲ回路１１２は、９入力ＡＮＤ回路１１１の出力信号と比較器１９０−２の出力信号とのいずれかが“Ｈ”の場合に、乗算器１１３へ“Ｈ”を出力する。
【００５９】
乗算器１１３は、２入力ＯＲ回路１１２の出力信号が“Ｈ”の場合に、テーブルレジスタ１０６−１の８bit出力値とテーブルレジスタ１０６−２の８bit出力値とを乗算し、この乗算結果の１６bit値を演算器１０５−２へ出力し、２入力ＯＲ回路１１２の出力信号が“Ｌ”の場合は、１６bit出力値を０００１ｈｅｘ（１６進）として演算器１０５−２へ出力する。
【００６０】
複数の入／出力ポートＩ／Ｏ１１に接続された通信データ処理部１０１は、プリンタエンジン制御部５３から受信したシリアル通信信号（例えば、ＳＣＬＫ，ＳＤＩ，ＳＤＯ）に応じて、目標電流出力に応じた８bit値をＤＡＣ７２ａに設定し、出力するＯＮ／ＯＦＦ信号Ｓ１０１をＨ／Ｌ切り替える。シリアル通信は、公知の３線式のインタフェースでコマンド値とデータ値との組で送信される。ＤＡＣ設定コマンドに対してはＤＡＣ設定データとの組でデータが送信され、高圧出力オンオフに対してはオンコマンド、オフコマンド値が送信され、ダミーデータ（例えば、００ｈｅｘ等）が対で送信される。
【００６１】
ＤＡＣ７２ａは、８bitのデジタル／アナログコンバータであり、通信データ処理部１０１から出力される８bit値に応じて
｛（８bit値）×３．３／２５５｝  （Ｖ）
の目標電圧Ｓ７２ａを出力する。
【００６２】
ＡＤＣ７２ｂは、１２bitのアナログ／デジタルコンバータであり、出力電圧供給手段７７の出力電圧Ｓ７７を所定ＣＬＫサイクル毎に１２bitのデジタルデータに変換して演算器１０５−１へ出力する。演算器１０５−１は、ＡＤＣ７２ｂから出力される１２bitのデータを、ＤＡＣ７２ａを設定する８bitのデータで除算し、除算結果の整数値を５bitでテーブルレジスタ１０６−１へ出力する。演算器１０５−１の除算は、出力セレクタ１２０から出力される駆動パルスＳ７２の立ち上がりをトリガとして行い、出力セレクタ１２０からのパルス周期毎に値を更新し、更新以外の間は５bit値を保持する。テーブルレジスタ１０６−１は、演算器１０５−１から出力される５bitのデータに応じた８bitのデータを乗算器１１３へ出力する。テーブルレジスタ１０６−１のデータは、予めこのテーブルレジスタ１０６−１に記憶された５bitのアドレスと８bitのデータの組であり、詳細は後述する。テーブルレジスタ１０６−２は、１９bitレジスタ１１５の上位５bit値に応じた８bit値を乗算器１１３へ出力する。
【００６３】
タイマ１１４は、演算器１０５−２の演算を行うための信号をパルスとして等間隔周期にて出力する。演算器１０５−２は、タイマ１１４から出力されるパルスの立ち上がりエッジ毎に演算を行う。演算器１０５−２の演算は、比較器１０９−１の比較結果に応じて、乗算器１１３の１６bit出力値と１９bitレジスタ１１５の値とを加減算して行う。
【００６４】
１９bitレジスタ１１５は、上位９bitが分周比整数値を示し、下位１０bitが分周比小数部を示す。小数部は、（１０bit値）／１０２４値となる。カウンタ下限値レジスタ１０４は、９bitのレジスタであり、リセット信号RESETの入力時に、１９bitレジスタ１１５に初期値を設定する。又、演算器１０５−２にも、カウンタ下限値レジスタ１０４の９bit値が出力され、１９bitレジスタ１１５の値を演算更新時に上位９bitと値を比較し、
（カウンタ下限値レジスタ１０４値）＜（１９bitレジスタ１１５の上位９bit値）
の場合に、１９bitレジスタ１１５の上位９bitに、カウンタ下限値レジスタ１０４の値を設定する。
【００６５】
カウンタ上限値テーブル１０３は、通信データ処理部１０１からＤＡＣ７２ａへ出力される８bitのデータのうちの上位４bitが入力され、この４bit（即ち、１６種）の１９bit値のテーブルから前記４bitの値に応じた１９bit値を演算器１０５−２へ出力する。演算器１０５−２は、演算結果が
（演算結果１９bit値）＞（カウンタ上限値）
となる場合に、演算結果をカウンタ上限値テーブル値１９bitと置き換える。１９bitレジスタ１１５は、分周比の値を保持する。１９bitレジスタ１１５の上位９bitが整数値で、９bit値×２０ｎｓｅｃ（５０ＭＨｚ）の周期値となる。１９bitレジスタ１１５の下位１０bitは、小数値を意味し、１０bit値／１０２４の値を意味する。小数値の扱いについては後述する。１９bitレジスタ１１５は、上位９bitを比較器１０９−１、分周セレクタ１１８、及び１加算器１１７に入力する。又、１９bitレジスタ１１５の下位１０bitを誤差保持レジスタ１１６へ出力する。比較器１０９−１は、Ｄラッチ１０８の出力９bitと１９bitレジスタ１１５の上位８bitとを比較し、
（Ｄラッチ１０８の出力９bit値）＞（１９bitレジスタ１１５の上位８bit値）の場合に、演算器１０５−２に“Ｈ”を出力し、そうでない場合に“Ｌ”を出力する。
【００６６】
誤差保持レジスタ１１６は、１０bitのレジスタと１bitのフラグとにより構成され、次のような機能を有している。リセット信号RESET入力時、及び通信データ処理部１０１から出力されるＯＮ／ＯＦＦ信号Ｓ１０１が“Ｌ”の時に、１０bitのレジスタ値と１bitのフラグ値が全て０に初期化される。出力セレクタ１２０から出力される駆動パルスＳ７２の立ち上がりエッジ入力で、１９bitレジスタ１１５から出力される下位１０bit値と、誤差保持レジスタ１１６内の１０bitレジスタ値とを加算し、この加算結果を１０bitレジスタ値として保持する。更に、前記加算時に桁上がりが発生した場合に、オーバフローフラグに１をセットし、桁上がりが無い場合には、オーバフローフラグを０にクリアする。出力信号は、オーバフローフラグの値が１の場合に、分周セレクタ１１８へ選択信号selectとして“Ｈ”を出力し、オーバフローフラグが０の場合に、分周セレクタ１１８へ選択信号selectとして“Ｌ”を出力する。
【００６７】
１加算器１１７は、１９bitレジスタ１１５から出力される分周比整数値を示す上位９bit値が入力され、この９bit値に１加算した９bit値を分周セレクタ１１８へ出力する。分周セレクタ１１８は、１９bitレジスタ１１５の上位９bitと、１加算器１１７の出力９bitとが入力され、誤差保持レジスタ１１６から出力されるオーバフロー信号である選択信号selectにより、２入力のうちの１入力が選択されて出力される。即ち、分周セレクタ１１８は、オーバフロー信号である選択信号selectが“Ｈ”の場合に、１加算器１１７の９bit値を選択し、オーバフロー信号である選択信号selectが“Ｌ”の場合に、１９bitレジスタ１１５の上位９bit値を選択し、分周器１１９へ出力する。
【００６８】
分周器１１９は、クロック信号ＣＬＫの立ち上がりでカウントアップする９bitカウンタを有し、分周セレクタ１１８の９bit出力値、及び、９bit出力値を約３０％にした値、正確には９bit出力値の１／４値、１／３２値、１／６４値の和、即ち分周セレクタ１１８の９bit出力値をそれぞれ右シフト２bit、右シフト５bit、右シフト６bitした値との比較を行い、分周セレクタ１１８の出力値の３０％値と等しくなった時に、この分周器出力信号を“Ｌ”とし、分周セレクタ１１８の出力値と等しくなった時に、この分周器出力信号を“Ｈ”にすると同時に内部のカウンタを０クリアする。
【００６９】
以上の動作によって分周器１１９は、クロック信号ＣＬＫを分周セレクタ出力値で分周した周波数で、約３０％のＯＮデューティのパルスを出力セレクタ１２０へ出力する。本実施例１の分周器１１９では、５０ＭＨｚのクロックＣＬＫを圧電トランス駆動周波数である約１０８〜１３０ｋＨｚに分周するため、分周比は３８４（１８０ｈｅｘ）〜４６３（１ＣＦｈｅｘ）程度の範囲となるので、正確にはデューティは２９．３〜３０．０％となる。この範囲のデューティ変動は、本実施例１の回路においては出力電圧変動に殆ど影響を及ぼさない。又、本実施例１においては、１サイクルで演算できる例として上記シフト値の和で表わしたが、分周パルス周波数は１００ｋＨｚ台と動作周波数５０ＭＨｚに対して十分低いので、正確に３０％となる演算を用いることも可能である。
【００７０】
出力セレクタ１２０は、通信データ処理部１０１から出力されるＯＮ／ＯＦＦ信号Ｓ１０１が選択信号selectとして入力され、ＯＮ／ＯＦＦ信号Ｓ１０１が“Ｈ”の時に、分周器１１９の出力パルスを選択し、ＯＮ／ＯＦＦ信号Ｓ１０１が“Ｌ”の時に、“Ｌ”を選択し、駆動パルスＳ７２を出力ポートＯＵＴ１１へ出力する。分周器１１９はリセット後、カウンタ初期値の分周比で常にパルスを出力するが、出力セレクタ１２０は、通信データ処理部１０１から与えられるＯＮ／ＯＦＦ信号Ｓ１０１が“Ｌ”（オフ）の間は駆動パルスＳ７２を出力しない。
【００７１】
図７−１は図６中のテーブルレジスタ１０６−１における入出力値を示す図、図７−２は図６中のテーブルレジスタ１０６−２における入出力値を示す図、更に、図７−３は図６中のカウンタ上限値テーブル１０３における入出力値を示す図である。
【００７２】
（画像形成装置の全体の動作）
図３及び図４において、画像形成装置１は、図示しない外部機器からホストインタフェース部５０を介してＰＤＬ（Page  Description  Language、ページ記述言語）等で記述された印刷データが入力されると、この印刷データは、コマンド／画像処理部５１によってビットマップデータ（画像データ）に変換され、ＬＥＤヘッドインタフェース部５２及びプリンタエンジン制御部５３へ送られる。プリンタエンジン制御部５３により、サーミスタ６５の検知値に応じて定着器１８内のヒータ５９が制御され、定着器１８内の熱定着ローラが所定の温度になり、印字動作が開始される。
【００７３】
給紙カセット１３にセットされた用紙１５は、ホッピングローラ１４で給紙される。以降説明する画像形成動作に同期したタイミングで、レジストローラ１６，１７によって用紙１５が転写ベルト８上に搬送される。各色の現像器２Ｋ，２Ｙ，２Ｍ，２Ｃにおいて、電子写真プロセスにより、各感光体ドラム３２Ｋ，３２Ｙ，３２Ｍ，３２Ｃにトナー像が形成される。この時、前記ビットマップデータに応じて各ＬＥＤヘッド３Ｋ，３Ｍ，３Ｙ，３Ｃが点灯される。各色の現像器２Ｋ，２Ｙ，２Ｍ，２Ｃによって現像されたトナー像は、電源装置７０から各転写ローラ５Ｋ，５Ｙ，５Ｍ，５Ｃに印加された高電圧のＤＣバイアスにより、転写ベルト８上を搬送される用紙１５に転写される。用紙１５に４色のトナー像が転写された後、定着器１８によって定着されて排紙される。
【００７４】
（電源装置の動作）
先ず、図１の電源装置７０における概略の動作を説明する。
【００７５】
カラー画像形成装置において転写は４出力となるが、４回路とも同じ構成となるので、本実施例１では、１出力の電源装置７０について動作を説明する。
【００７６】
プリンタエンジン制御部５３は、シリアル通信手段である複数の入／出力ポートＩ／Ｏ１から、電源装置７０内の制御部７２における複数の入／出力ポートＩ／Ｏ１１へ、所定のコマンド・データを送信する。制御部７２は、入／出力ポートＩ／Ｏ１１にて受信したコマンド・データに応じた例えば８bitの値をＤＡＣ７２ａに設定し、このＤＡＣ７２ａから目標電圧Ｓ７２ａを電圧比較手段７８へ出力する。
【００７７】
例えば、目標電流１０μＡの場合は目標電圧Ｓ７２ａが０．３３Ｖ、８bitＤＡＣなので１６進数に変換して１ＡＨの値を設定してＤＡＣ７２ａから０．３３６Ｖの目標電圧Ｓ７２ａ（目標電流相当値）として電圧比較手段７８へ出力する。後述するが、高圧出力時はＤＡＣ７２ａの設定を先に行い、その後に、制御部７２の出力ポートＯＵＴ１１から駆動パルスＳ７２を出力するので、この時点では、出力ポートＯＵＴ１１は“Ｌ”レベル出力を維持する。
【００７８】
制御部７２は、プリンタエンジン制御部５３の複数の入／出力ポートＩ／Ｏ１から、高圧出力オンを指示するコマンドを複数の入／出力ポートＩ／Ｏ１１にて受信すると、発振器７１から供給されるクロックＣＬＫを分周した駆動パルスＳ７２を、出力ポートＯＵＴ１１から圧電トランス駆動回路７４へ出力する。制御部７２は、電圧比較手段７８から入力ポートＩＮ１１に与えられる比較結果Ｓ７８によって分周比を変化させる。
【００７９】
圧電トランス駆動回路７４は、制御部７２からの駆動パルスＳ７２によって、ＤＣ電源７３から供給されるＤＣ電圧２４Ｖをスイッチングし、圧電トランス７５の１次側を駆動してこの圧電トランス７５の２次側からＡＣ高電圧を出力させる。このＡＣ高電圧は、整流回路７６によってＤＣに整流され、ＤＣ高電圧が負荷ＺＬに供給される。この際、出力電圧供給手段７７から所定の出力電圧Ｓ７７が出力される。
【００８０】
出力電圧供給手段７７において、出力電流供給手段７７−１から供給される圧電トランス７５の２次側電流が、電流電圧変換手段７７−２により電圧に変換され、この出力電圧Ｓ７７が、電圧比較手段７８、及び制御部７２内のＡＤＣ７２ｂへ与えられる。電圧比較手段７８は、ＤＡＣ７２ａから出力された目標電流相当の目標電圧Ｓ７２ａと、電流電圧変換手段７７−２の出力電圧Ｓ７７とを比較し、
（目標電流相当の目標電圧Ｓ７２ａ）＞（出力電圧Ｓ７７）
の場合には、比較結果Ｓ７８として“Ｈ”を制御部７２の入力ポートＩＮ１１へ出力し、
（目標電流相当の目標電圧Ｓ７２ａ）＜（出力電圧Ｓ７７）
の場合には、比較結果Ｓ７８として“Ｌ”を制御部７２の入力ポートＩＮ１１へ出力する。
【００８１】
出力電圧Ｓ７７がほぼ目標電流相当の目標電圧Ｓ７２ａになった時は、出力電圧供給手段７７の出力電圧Ｓ７７には、ＡＣ成分であるリップルが残り、ＤＡＣ７２ａから出力される目標電流相当の目標電圧Ｓ７２ａは、ほぼ安定したＤＣ電圧であるので、圧電トランス駆動回路７４に入力される制御部７２からの駆動パルスＳ７２にほぼ同期した矩形波が、出力電圧比較手段７８から比較結果Ｓ７８として出力される。
【００８２】
図８は、図２の電源装置７０における動作波形図である。
この図８を参照しつつ、図２の電源装置７０における詳細な動作を説明する。
【００８３】
プリンタエンジン制御部５３は、出力ポートＯＵＴ１から電源装置７０内の制御部７２の入力ポートＩＮ１２へ出力するリセット信号RESETを“Ｌ”にして、制御部７２の諸処の設定をリセットする。このリセット動作によって制御部７２内の出力ポートＯＵＴ１１出力の分周比等の値が初期値となる。制御部７２は、初期値にてクロック入力ポートＣＬＫ＿ＩＮから入力されるクロックＣＬＫを初期値の分周比（例えば、ＯＮデューティ３０％）で分周する。但し、制御部７２において、プリンタエンジン制御部５３から高圧オンのコマンドを受信するまでは、出力ポートＯＵＴ１１からは分周された駆動パルスＳ７２が出力されず、出力ポートＯＵＴ１１が“Ｌ”レベルに保持される。
【００８４】
プリンタエンジン制御部５３は、入／出力ポートＩ／Ｏ１から、同期用のシリアルクロックＳＣＬＫを出力すると共に、シリアルクロックＳＣＬＫに同期してシリアルデータインプット信号ＳＤＩを出力し、高圧出力目標電流を設定する任意のコマンドとＤＡＣ設定値である８bitデータを制御部７２へ送信する。制御部７２は、ＤＡＣ７２ａから高圧出力の目標電流値に対する指示電圧である目標電圧Ｓ７２ａを出力する。例えば、目標電流値が１０μＡの場合には、目標電圧Ｓ７２ａとして０．３３Ｖを出力する。この場合、３．３Ｖ８bitのＤＡＣ７２ａであるので、図示しない所定のレジスタに１ＡＨを設定する。
【００８５】
制御部７２のクロック入力ポートＣＬＫ＿ＩＮには、抵抗７１ｂを介して発振器７１が接続されている。発振器７１は、電源端子ＶＤＤとアウトプットイネーブル端子ＯＥに、ＤＣ電源７１ａの３．３Ｖが供給され、この電源投入直後から、５０ＭＨｚ、周期２０ｎｓｅｃのクロックＣＬＫを、クロック出力端子ＣＬＫ＿ＯＵＴから制御部７２のクロック入力ポートＣＬＫ＿ＩＮへ出力する。
【００８６】
制御部７２の出力ポートＯＵＴ１１が“Ｌ”に保持されている間は、圧電トランス駆動回路７４内のＮＭＯＳ７４ａがオフしているので、圧電トランス７５の１次側入力端子７５ａには、ＤＣ電源７３から供給されるＤＣ２４Ｖがそのまま印加される。この状態では、ＤＣ電源７３の電流値はほぼ０Ａであり、圧電トランス７５も振動していないので、この圧電トランス７５の２次側出力端子７５ｂにおける出力電圧が０Ｖ、出力電流が０Ａである。この時、出力電圧供給手段７７内のオペアンプ７７ｂの出力電圧Ｓ７７は、ＶＯＬレベルである。
【００８７】
電圧比較手段７８内のコンパレータ７８ａは、前記状態では「＋」入力端子に目標電圧Ｓ７２ａの０．３３６Ｖが入力され、「−」入力端子にオペアンプ７７ｂのＶＯＬレベルが入力されているので、オペアンプ７８ａの出力端子は、電源７１ａでプルアップされたＤＣ３．３Ｖとなっている。そのため、このオペアンプ７８ａから比較結果Ｓ７８の“Ｈ”が出力され、制御部７２の入力ポートＩＮ１１に入力される。
【００８８】
次に、制御部７２内のＤＡＣ７２ａから、目標電流値に相当する目標電圧Ｓ７２ａが出力された後、所定のタイミング（即ち、用紙検出センサ４０が用紙１５を検出した後、この用紙１５が転写ローラ５Ｋと感光ドラム３２Ｋのニップ部に到達するタイミング）で、プリンタエンジン制御部５３は、高圧のオンを指示するコマンドを、入／出力ポートＩ／Ｏ１から制御部７２の入／出力ポートＩＮ１２へ送信する。制御部７２は、その受信データ処理後、直ちに出力ポートＯＵＴ１１から、初期値にて分周された駆動パルスＳ７２を出力する。本実施例１では、初期値は３８４分周であり、１周期７．６８μｓｅｃ、ＯＮデューティ２９％である。
【００８９】
制御部７２の出力ポートＯＵＴ１１から出力された駆動パルスＳ７２によって、圧電トランス駆動回路７４内のＮＭＯＳ７４ａがスイッチングされ、インダクタ７４ｃとコンデンサ７４ｄ及び圧電トランス７５によって、この圧電トランス７５の１次側入力端子７５ａに、図８に示す数十Ｖの半波正弦波形が印加される。これにより、圧電トランス７５の２次側出力端子７５ｂには、昇圧されたＡＣ電圧が発生する。但し、３８４分周、１３０ｋＨｚの駆動周波数では、ＡＣ１００Ｖ程度の出力電圧であり、出力電流は微小である。
【００９０】
そのため、出力電圧供給手段７７内の抵抗７７ｄを流れる電流は殆ど無く、電圧比較手段７８内のコンパレータ７８ａの「−」入力端子に入力されたオペアンプ７７ｂの出力電圧Ｓ７７は、制御部７２内のＤＡＣ７２ａから出力された目標電圧Ｓ７２ａの０．３３６Ｖより低く、コンパレータ７８ａから出力される比較結果Ｓ７８は、ＤＣ３．３Ｖの電源７１ａでプルアップされた“Ｈ”レベルとなっている。
【００９１】
制御部７２は、入力ポートＩＮ１１から入力される比較結果Ｓ７８の“Ｈ”を、出力ポートＯＵＴ１１から出力される駆動パルスＳ７２の周期毎にサンプリングし、入力ポートＩＮ１１に入力される比較結果Ｓ７８の“Ｈ”期間と“Ｌ”期間が等しくなるように、出力ポートＯＵＴ１１から出力する駆動パルスＳ７２の周波数を制御する。入力ポートＩＮ１１の“Ｈ”期間が５０％以上の場合に、周波数を下げるように制御し、“Ｈ”期間が５０％未満の場合に、周波数を上げるように制御する。周波数制御値は９bitの整数部と１０bitの小数部を有するので、最小分解能は０．３３Ｈｚとなり、最終的に入力ポートＩＮ１１に入力される矩形波のデューティが５０％となる状態で、駆動パルスＳ７２の駆動周波数が安定し、定電流制御される。この時、オペアンプ７７ｂの出力電圧Ｓ７７の実効値は０．３３６Ｖとなる。
【００９２】
（電源装置内の制御部の動作）
電源装置７０内における図６に示す制御部７２の動作を説明する。
【００９３】
プリンタエンジン制御部５３の出力ポートＯＵＴ１から出力されたリセット信号RESETが、制御部７２の入力ポートＩＮ１２に入力されると、制御部７２内の各カウンタ値等が初期化される。１９bitレジスタ１１５には、カウンタ下限値レジスタ１０４の９bit値が上位９bitに入力され、下位１０bitには０がセットされる。初期値の１９bit値は６００００ｈｅｘとなる。１加算器１１７によって分周セレクタ１１８には、１９bitレジスタ１１５の上位９bit値１８０ｈｅｘと、１加算器１１７の１８１ｈｅｘとが入力され、初期状態（即ち、リセット信号RESETの入力後）では、１９bitレジスタ１１５の上位９bit値１８０ｈｅｘが、分周器１１９に入力される。
【００９４】
分周器１１９は、０〜１８０ｈｅｘまで、クロックＣＬＫをカウントする毎にパルスを出力する。これにより、３８４分周、３０％デューティのパルスが、分周器１１９から出力される。出力セレクタ１２０は、通信データ処理部１０１から出力されるＯＮ／ＯＦＦ信号Ｓ１０１がオンである“Ｈ”となった場合に、駆動パルスＳ７２を出力し、そうでない場合は、出力“Ｌ”を保持する。
【００９５】
１９bitレジスタ１１５の下位１０bitは、小数点以下の分周比を示すカウンタである。分周比は１８０ｈｅｘ（３８４）分周から開始し、１８１ｈｅｘ（３８５）分周となるまでの間、小数点以下を示す値の誤差を加算し、誤差加算結果が１以上となった時に、パルスの分周比を１加算する。
【００９６】
例えば、１９bitレジスタ１１５の値が６０２００ｈｅｘの場合、整数部９bit値は１８０ｈｅｘ、小数部１０bitは２００ｈｅｘとなる。この状態にて誤差保持レジスタ１１６の値が０００ｈｅｘ（１０ｂｉｔ）、オーバフローフラグ０の場合、分周セレクタ１１８にて１９bitレジスタ１１５の上位９bitが選択されて分周器１１９に入力され、１８０ｈｅｘ（３８４）分周、１３０．２０８ｋＨｚの駆動パルスＳ７２が出力セレクタ１２０から出力される。
【００９７】
出力セレクタ１２０から出力された駆動パルスＳ７２は、圧電トランス駆動回路７４に印加されると同時に、誤差保持レジスタ１１６にも入力される。誤差保持レジスタ１１６は、０００ｈｅｘ（１０bit）値と１９bitレジスタ１１５の下位１０bitの２００ｈｅｘとを加算し、この加算結果２００ｈｅｘを保持し、オーバフローフラグを“Ｌ”とする。
【００９８】
以降同様に、誤差保持レジスタ１１６は、次の駆動パルスＳ７２の出力時は、小数部２００ｈｅｘと誤差保持レジスタ値２００ｈｅｘとを加算して４００ｈｅｘとなり、誤差保持レジスタ１１６内の１０bitレジスタ値の保持レンジは、０００〜３ＦＦとなるので、誤差保持レジスタ１１６の値を０００ｈｅｘとして、オーバフローフラグを“Ｈ”にする。１９bitレジスタ１１５から出力される周波数指示値は、整数部が１８０ｈｅｘ（３８４）で小数部が２００ｈｅｘ（５１２）であり、実数値としては３８４．５となる。上述したように、この場合は３８４分周のパルスと３８５分周のパルスが出力セレクタ１２０から交互に出力され、分周比平均は３８４．５となる。
【００９９】
又、小数部が１８０ｈｅｘである場合は、誤差保持レジスタ１１６の値は０００ｈｅｘ、１８０ｈｅｘ、３００ｈｅｘ、０８０ｈｅｘとなり、３００ｈｅｘから０８０ｈｅｘとなる時に、誤差保持レジスタ１１６から出力されるオーバフローフラグが“Ｈ”となる。誤差保持レジスタ１１６の整数部がＮとした場合にＮ分周、Ｎ分周、Ｎ分周、Ｎ＋１分周と分周比が変化し、分周比平均は最終的にＮ＋（３８４／１０２４）となる。
【０１００】
１９bitレジスタ１１５から出力される分周比指示値は、演算器１０５−２により更新される。この更新処理を以下説明する。
【０１０１】
通信データ処理部１０１が高圧ＯＮ／ＯＦＦ信号Ｓ１０１を“Ｌ”にしている間は、出力セレクタ１２０は“Ｌ”を出力し、圧電トランス駆動回路７４はオフ状態となる。
【０１０２】
画像形成装置１は、印字動作を開始し、転写バイアス発生部９３から転写バイアスを出力するために、最初に転写目標電流に相当するＤＡＣ設定値を所定のコマンド・データで、プリンタエンジン制御部５３からシリアル通信信号（例えば、ＳＣＬＫ，ＳＤＩ，ＳＤＯ）にて制御部７２へ送信する。制御部７２内の通信データ処理部１０１は、前記コマンド・データを受信すると、８bitのデータをＤＡＣ７２ａへ出力する。これにより、例えば、ＤＡＣ７２ａから出力される目標電圧Ｓ７２ａが０〜３．３Ｖ、出力電流範囲０〜１００μＡとなるように、各回路定数が設定されたとする。この場合、図２中の抵抗７７ｄは、３３ｋΩとなる。転写目標電流を１０μＡとした場合、ＤＡＣ７２ａの設定値は１Ａｈｅｘとなる。ＤＡＣ７２ａから目標電圧Ｓ７２ａの０．３３６Ｖが出力される。
【０１０３】
この時点において、高電圧は未だ出力されておらず、図２中のオペアンプ７７ｂの出力電圧Ｓ７７は、ほぼ０Ｖであり、コンパレータ７８ａの「−」入力端子に０Ｖが印加され、「＋」入力端子に目標電圧Ｓ７２ａの０．３３６Ｖが印加される。そのため、コンパレータ７８ａの出力端子は、オープンコレクタ出力となり、抵抗７８ｂでプルアップされた３．３Ｖが比較結果Ｓ７８として制御部７２の入力ポートＩＮ１１に入力される。
【０１０４】
比較結果Ｓ７８は“Ｈ”となるが、制御部７２内のアップカウンタ１０７は、出力セレクタ１２０の出力端子が“Ｌ”を保持しているので、オーバフローして繰り返しカウントアップするのみである。又、Ｄラッチ１０８は、通信データ処理部１０１から出力されるＯＮ／ＯＦＦ信号Ｓ１０１が“Ｌ”で、ＡＮＤ回路１０２の出力信号も“Ｌ”であるので、初期値の０００００００００ｂを保持している。
【０１０５】
１９bitレジスタ１１５は、初期値６００００ｈｅｘ（即ち、上位９bit整数部が１８０ｈｅｘ、下位１０bit小数部が０００ｈｅｘ）に設定されている。比較器１０９−１は、Ｄラッチ１０８の出力９bitが０００ｈｅｘ、１９bitレジスタ上位８bitがＣ０ｈｅｘであるので、両者の値を比較し、０００ｈｅｘ＜Ｃ０ｈｅｘであるので、“Ｌ”を演算器１０５−２へ出力する。
【０１０６】
又、Ｄラッチ１０８の出力信号は、ＮＯＴ回路１１０及び比較器１０９−２へ入力される。ＮＯＴ回路１１０に入力される９bit値０００ｈｅｘは反転して出力され、１ＦＦｈｅｘが９入力ＡＮＤ回路１１１へ入力され、９入力ＡＮＤ回路１１１の出力“Ｈ”がＯＲ回路１１２に入力される。比較器１０９−２は、９bit値（０００ｈｅｘ）と、１９bitレジスタ１１５の上位９bit（１８０ｈｅｘ）から１を減算した１７Ｆｈｅｘとを比較し、（Ｄラッチ１０８の出力値＜１７Ｆｈｅｘ）であるので、“Ｌ”をＯＲ回路１１２へ出力する。ＯＲ回路１１２は、９入力ＡＮＤ回路１１１の“Ｈ”と比較器１００−２の“Ｌ”とが入力され、“Ｈ”を乗算器１１３へ出力する。
【０１０７】
ＡＤＣ７２ｂは、出力電圧供給手段７７から供給されるアナログの出力電圧Ｓ７７を１２bitのデジタルデータに変換する。このＡＤＣ７２ｂは、所定サイクル毎に出力電圧Ｓ７７をデジタル値に変換し、この変換周期毎に出力１２bitデータを更新し、更新されるまでの間はデジタル値を保持する。高圧電圧が出力されていない状態では、０００ｈｅｘが出力される。演算器１０５−１は、ＡＤＣ７２ｂの出力値１２bitとＤＡＣ７２ａの設定値８bitとのデータ処理を行い、５bitのデータをテーブルレジスタ１０６−１へ出力する。
【０１０８】
図９は、図６中の演算器１０５−１におけるデータ処理を示すフローチャートである。
演算器１０５−１は、ステップＳＴ１において、データ処理を開始し、ステップＳＴ２において、ＤＡＣ７２ａの設定値が０１ｈｅｘより大きいか否かを判定し、大きければ（Ｙ）、ステップＳＴ３へ進み、そうでなければ（Ｎ）、ステップＳＴ４へ進む。ステップＳＴ３において、ＡＤＣ７２ｂの検出値が０２０ｈｅｘ以上か否かを判定し、大きければ（Ｙ）、ステップＳＴ５へ進み、そうでなければ（Ｎ）、ステップＳＴ６へ進む。
【０１０９】
ステップＳＴ４において、ＡＤＣ検出値１２bitをＤＡＣ設定値８bitで除算した結果の整数値（余りは切り捨て）が、２０ｈｅｘ以上か否かを判定し、大きければ（Ｙ）、ステップＳＴ７へ進み、そうでなければ（Ｎ）、ステップＳＴ８へ進む。ステップＳＴ５において、演算器１０５−１の出力値５bitを１Ｆｈｅｘとして出力する。ステップＳＴ６において、演算器１０５−１の出力値５bitを、入力されたＡＤＣ検出値１２bit中の下位５bitとする。ステップＳＴ７において、演算器１０５−１の出力値５bitを１Ｆｈｅｘとして出力する。又、ステップＳＴ８において、演算器１０５−１の出力値５bitを（ＡＤＣ検出値１２bit）／（ＤＡＣ設定値８bit）とする。
【０１１０】
図６の制御部７２内において、ＡＤＣ７２ｂの検出値が０００ｈｅｘなので、演算器１０５−１の出力値は００ｈｅｘ（５bit）となる。ＡＤＣ７２ｂの検出周期と、演算器１０５−１の演算周期とは、同期が取れている必要はなく、後述するタイマ１１４から出力される１bitの信号周期より短い時間であればよい。
【０１１１】
演算器１０５−１のデータ処理は、図９のフローチャートで説明したが、所定周期であるクロックＣＬＫ周期にて処理される公知の除算回路によって構成される。テーブルレジスタ１０６−１は、演算器１０５−１から５bitのデータを入力され、８bitのデータを乗算器１１３へ出力する。このテーブルレジスタ１０６−１の入出力値の関係が図７−１に示されている。この場合、テーブルレジスタ１０６−１の入力値は００ｈｅｘ（５ｂｉｔ）なので、このテーブルレジスタ１０６−１からＣ０ｈｅｘ（８bit）が出力される。
【０１１２】
テーブルレジスタ１０６−２は、１９bitレジスタ１１５の上位５bitのデータを入力され、８bitのデータを乗算器１１３へ出力する。この入出力値が図７−２に示されている。１９bitレジスタ１１５の上位５bitは１８ｈｅｘであるので、テーブルレジスタ１０６−２は、８０ｈｅｘ（８bit）を乗算器１１３へ出力する。
【０１１３】
乗算器１１３は、ＯＲ回路１１２の出力信号が“Ｈ”の場合、テーブルレジスタ１０６−１の出力値８bitと、テーブルレジスタ１０６−２の出力値８bitとを乗算し、１６bit値として演算器１０５−２へ出力する。ＯＲ回路１１２の出力信号が“Ｌ”の場合、乗算器１１３は、０００１ｈｅｘの固定１６bit値を演算器１０５−２へ出力する。この場合、乗算器１１３の出力値は、（Ｃ０ｈｅｘ）×（８０ｈｅｘ）＝６０００ｈｅｘとなる。
【０１１４】
タイマ１１４は、１２bitのカウンタを有し、このカウンタがオーバフローする毎に１bitの出力値を反転する。結果、タイマ１１４は、１６３．８４μｓｅｃ周期、６．１ｋＨｚのパルスを演算器１０５−２へ出力する。
【０１１５】
演算器１０５−２は、タイマ１１４からのパルス入力立ち上がり毎に演算を行う。前述したように、比較器１０９−１の比較結果が“Ｌ”であるので、演算器１０５−２は、１９bitレジスタ１１５から入力される１９bit値から、乗算器１１３の１６bit出力値である６０００ｈｅｘを減算し、演算結果が６００００−６０００＝５Ａ０００ｈｅｘとなる。演算器１０５−２は、減算時に、演算結果をカウンタ下限値レジスタ１０４の値と比較する。
【０１１６】
カウンタ下限値レジスタ１０４の下限値は９bit値で１８０ｈｅｘであり、前記５Ａ０００ｈｅｘの上位９bitの１６８ｈｅｘと比較すると、１８０ｈｅｘ＞１６８ｈｅｘであるので、演算器１０５−２における演算結果の上位９bitを１８０ｈｅｘとする。結果、１９bitレジスタ１１５は６００００ｈｅｘの値に更新され、実質同じ値を保持する。１９bitレジスタ１１５の値は、高圧出力のＯＮ／ＯＦＦ信号Ｓ１０１が“Ｈ”になるまで、６００００ｈｅｘの値に維持される。１９bitレジスタ１１５の上位９bitは１８０ｈｅｘ、下位１０bitは０００ｈｅｘであるので、分周器１１９には１８０ｈｅｘが出力される。
【０１１７】
分周器１１９は、１８０ｈｅｘ（即ち、３８４ＣＬＫ周期）、時間にして７．６９μｓｅｃ周期のパルスをオン（“Ｈ”）時間、
分周カウンタ値／４＋分周カウンタ値／３２＋分周カウンタ値／６４
＝９６＋１２＋６＝１１４ＣＬＫ周期
即ち、２．２８μｓｅｃでＯＮデューティを約３０％としたパルスを出力セレクタ１２０へ出力する。出力セレクタ１２０は、ＯＮ／ＯＦＦ信号Ｓ１０１が“Ｌ”であるので、“Ｌ”を出力する。
【０１１８】
以上説明したように、先ず、目標電流相当のＤＡＣ設定値をプリンタエンジン制御部５３から制御部７２へ送信し、制御部７２において初期値での駆動パルスＳ７２を内部的に発生させる。
【０１１９】
次に、画像形成装置１は給紙動作を開始し、プリンタエンジン制御部５３が用紙検出センサ４０にて用紙先端を検出した所定時間後、シリアル通信信号（例えば、ＳＣＬＫ，ＳＤＩ，ＳＤＯ）にて制御部７２内の通信データ処理部１０１に、高圧出力をオンするコマンド・データを送信する。通信データ処理部１０１は、コマンド・データ受信処理後、直ちにＯＮ／ＯＦＦ信号Ｓ１０１を“Ｈ”にする。
【０１２０】
ＯＮ／ＯＦＦ信号Ｓ１０１が“Ｈ”になると、出力セレクタ１２０からは１３０．２ｋＨｚ、３０％デューティの駆動パルスＳ７２が出力され、圧電トランス７５の２次側出力端子７５ｂに電流が流れる。この時点では電流値も低く、コンパレータ７８ａから出力される比較結果Ｓ７８は、“Ｈ”レベルを維持している。
【０１２１】
アップカウンタ１０７は、分周器１１９から出力される駆動パルスＳ７２毎に比較結果Ｓ７８の“Ｈ”期間をカウン卜する。比較結果Ｓ７８が“Ｈ”に維持されている間は、１９bitレジスタ１１５の上位９bit値、もしくは（９bit値＋１）の値までのカウントとリセットを繰り返す。前記リセットと同時に、Ｄラッチ１０８にリセット直前のカウント値が保持される。ＡＮＤ回路１０２によって、ＯＮ／ＯＦＦ信号Ｓ１０１の“Ｈ”レベルと論理積を取られた駆動パルスＳ７２が、Ｄラッチ１０８に入力され、この入力の立ち上がりでラッチされる。結果、Ｄラッチ１０８には、１９bitレジスタ１１５の上位９bit値、もしくは（９bit値＋１）の値が保持される。
【０１２２】
Ｄラッチ１０８の保持値９bitは、比較器１０９−１に入力され、１９bitレジスタ１１５の上位８bitと比較される。比較器１０９−１において、初期値上位９bitの１／２値であるＣ０ｈｅｘ（８bit）と１８０もしくは１８１ｈｅｘが比較され、
（Ｄラッチ出力９bit値）＞（１９bitレジスタ上位８bit値）
の条件を満たすので、比較器１０９−１の比較結果が“Ｈ”となり、この“Ｈ”が演算器１０５−２に入力される。更に、Ｄラッチ１０８の出力信号は、比較器１０９−２にも入力され、１９bitレジスタ１１５の上位９bitと比較される。
（Ｄラッチ出力９bit値）＞（１９bitレジスタ上位９bit値−１）
であるので、比較器１０９−２は“Ｈ”を出力する。９入力ＡＮＤ回路１１１は、Ｄラッチ１０８の出力９bitが全て０の場合のみ“Ｈ”を出力するので、この場合は“Ｌ”をＯＲ回路１１２へ出力する。ＯＲ回路１１２は、“Ｈ”と“Ｌ”が入力され、“Ｈ”を乗算器１１３へ出力する。
【０１２３】
ＡＤＣ７２ｂの検出値は０００ｈｅｘなので、前記同様、テーブルレジスタ１０６−１はＣ０ｈｅｘを、テーブルレジスタ１０６−２は８０ｈｅｘを、それぞれ乗算器１１３へ出力する。乗算器１１３は、ＯＲ回路１１２の出力信号が“Ｈ”であるので、
（Ｃ０）×（８０）＝６０００ｈｅｘ
の１６bitを、演算器１０５−２へ出力する。比較器１０９−１の比較結果が“Ｈ”であるので、演算器１０５−２は、１９bitレジスタ１１５の６００００ｈｅｘに前記６０００ｈｅｘを加算し、６６０００ｈｅｘの１９bitを、カウンタ上限値テーブル１０３の出力１９bit値と比較する。
【０１２４】
カウンタ上限値テーブル１０３は、ＤＡＣ設定値の上位４bitが入力され、１９bitの出力を行うテーブルであり、この入出力値の関係が図７−３に示されている。ＤＡＣ設定値は１Ａｈｅｘであるので、上位４bitはこの場合１ｈｅｘとなる。カウンタ上限値テーブル１０３の出力値１９bitは、７０６６４ｈｅｘとなる。演算器１０５−２は、６６０００ｈｅｘと比較し、上限値テーブル値以下であるので、６６０００ｈｅｘの値にて１９bitレジスタ１１５を更新する。以降更新された値にて９bit値が１加算器１１７及び分周セレクタ１１８へ出力され、分周器１１９が、更新された低い周波数にてパルスを出力セレクタ１２０へ出力する。
【０１２５】
以降、同様なフローにて、出力セレクタ１２０から出力される駆動パルスＳ７２の周波数が下げられていく。結果、高圧出力電圧が高くなり、それに伴い高圧出力電流も増大していく。出力電流増大に伴い、ＡＤＣ７２ｂの検出値１２bitの値が変化し、演算器１０５−１、テーブルレジスタ１０６−１、及びテーブルレジスタ１０６−２の出力値も、図７−１及び図７−２で示されるように変化する。
【０１２６】
駆動パルスＳ７２の周波数が低い方向へ制御され、高圧出力電圧の増大に伴って、高圧出力電流が目標電流値の１０μＡ付近となると、アップカウンタ１０７の値を保持するＤラッチ１０８の保持値が、１９bitレジスタ１１５の上位９bitの値より小さくなり、ＯＲ回路１１２の出力信号が“Ｌ”となる。結果、乗算器１１３の出力１６bit値は０００１ｈｅｘとなり、演算器１０５−２は１９bitレジスタ１１５を１ずつ更新するようになる。
【０１２７】
１９bitレジスタ１１５における小数部１０bitが１ずつ更新（即ち、１ずつ加算）されることにより、分周セレクタ１１８に入力される２入力信号の変化は少なくなり、１９bitレジスタ１１５の下位１０bitｉ値によって誤差保持レジスタ１１６の値が変化し、分周セレクタ１１８によって選択される分周比Ｎと分周比Ｎ＋１の単位時間当たり割合が変化していく。
【０１２８】
目標電流に達すると、１９bitレジスタ１１５の最下位bitのみが増減を繰り返すようになり、出力される駆動パルスＳ７２の平均周波数は±１Ｈｚ未満の変化となり、出力電流が１０μＡで安定する。
【０１２９】
画像形成装置１中の用紙１５が転写ニップを抜ける直前、即ち、用紙検出センサ４０を用紙１５の後端が抜けて所定時間後に、プリンタエンジン制御部５３は、高圧オフを指示するコマンド・データを、制御部７２内の通信データ処理部１０１へシリアル通信にて送信する。通信データ処理部１０１は、ＤＡＣ７２ａの設定データを００ｈｅｘとした後、ＯＮ／ＯＦＦ信号Ｓ１０１を“Ｌ”にする。ＤＡＣ設定データを００ｈｅｘとすることにより、コンパレータ７８ａから出力される比較結果Ｓ７８が“Ｌ”となり、駆動パルスＳ７２の出力２周期以内にＤラッチ１０８の出力９bitが０００ｈｅｘとなる。
【０１３０】
続いて、通信データ処理部１０１は、ＯＮ／ＯＦＦ信号Ｓ１０１を“Ｌ”にして駆動パルスＳ７２の出力値を“Ｌ”にする。結果、圧電トランス７５の駆動が停止し、高圧出力がオフとなる。Ｄラッチ１０８の出力値が０００ｈｅｘとなることにより、１９bitレジスタ１１５の値は、カウンタ下限値レジスタ１０４の値９bitである１８０ｈｅｘ、１９bit値にして６００００ｈｅｘまで演算器１０５−２により減算され、初期状態に戻り、次の印字による高圧出力指示まで待機する。
【０１３１】
（実施例１の変形例）
本実施例１は、次の（ａ）〜（ｄ）のように変形してもよい。
【０１３２】
（ａ）  本実施例１では、共振周波数約１０８ｋＨｚ、駆動周波数範囲１０８〜１３０ｋＨｚの圧電トランス７５を用いたが、これよりサイズの小さな駆動周波数が高い圧電トランスを使用しでもよいし、あるいは、サイズの大きな駆動周波数の低い圧電トランスを用いてもよい。
【０１３３】
（ｂ）  本実施例１では、クロックＣＬＫの周波数を５０ＭＨｚとしたが、２０ＭＨｚ等の低い周波数でも実現可能である。
【０１３４】
（ｃ）  本実施例１では、１９bitレジスタ１１５の整数部９bit、小数部１０bitで処理を行っているが、必要な周波数分解能によって最適値は異なり、bit数についてはこの限りではない。
【０１３５】
（ｄ）  本実施例１では、転写１チャンネルの場合について説明したが、複数チャンネルを並置しても実現可能である。
【０１３６】
（実施例１の効果）
本実施例１によれば、圧電トランス７５の２次側出力端子７５ｂに出力電圧供給手段７７を設けて定電流制御を行うようにしたので、周波数制御時に圧電トランス７５における共振周波数のピークを超えて制御不能になることなく、所定の転写電流値で制御可能となる。更に、目標電流値によって周波数リミットを異なる値に設定することにより、整流ダイオード７６ａ，７６ｂやコンデンサ７６ｃの耐圧範囲内での圧電トランス７５の制御が可能になる。その上、安定した定電流制御が可能になるので、環境によらず、安定した出力が可能になり、濃度段差や横筋のない安定した画像を得ることができる。
【実施例２】
【０１３７】
本発明の実施例２では、実施例１における図３の画像形成装置１及び図４の制御回路の構成と同様であり、実施例１における図２の電源装置７０と構成が異なるので、以下、本実施例２の電源装置について説明する。
【０１３８】
（電源装置の構成）
図１０は、本発明の実施例２における電源装置の概略の構成を示すブロック図であり、実施例１の電源装置を示す図１中の要素と共通の要素には共通の符号が付されている。
【０１３９】
本実施例２の電源装置７０Ａは、実施例１と同様に、各色の１回路のみが示されており、実施例１の制御部７２、整流回路７６、及び出力電圧供給手段７７とは異なる構成の制御部７２Ａ、整流回路７６Ａ、及び出力電圧供給手段７７Ａが設けられ、更に、出力電圧検出手段７９が追加されている。その他の構成は、実施例１と同様である。
【０１４０】
本実施例２の制御部７２Ａは、実施例１とほぼ同様に、発振器７１から供給されるクロックＣＬＫに同期して動作し、プリンタエンジン制御部５３により制御されて駆動パルスＳ７２Ａを出力する回路であり、ＡＳＩＣ、ＣＰＵを内蔵したマイクロプロセッサ、あるいはＦＰＧＡ等により構成されている。本実施例２の制御部７２Ａは、実施例１と同様のクロック入力ポートＣＬＫ＿ＩＮ、入力ポートＩＮ１１，ＩＮ１２、複数の入／出力ポートＩ／Ｏ１１、及び駆動パルスＳ７２Ａを出力する出力ポートＯＵＴ１と、実施例１と同様のＤＡＣ７２ａと、実施例１と同様の０〜３．３Ｖレンジ、１２bitの分解能を持つＡＤＣ７２ｂと、新たに追加された０〜３．３Ｖレンジ、８bitの分解能を持つＡＤＣ７２ｄ等とを有している。
【０１４１】
整流回路７６Ａは、実施例１の整流回路７６と同様に、圧電トランス７５のＡＣ出力電圧をＤＣ電圧に変換する回路であるが、実施例１の整流回路７６と異なり、負バイアスを出力する構成になっている。出力電圧供給手段７７Ａは、実施例１の出力電圧供給手段７７に対して逆極性になっており、出力電流供給手段７７Ａ−１と、実施例１の０〜１００μＡに対して０〜２５５μＡの出力範囲を持つ出力電圧Ｓ７７Ａを出力する電流電圧変換手段７７Ａ−２とにより構成されている。
【０１４２】
出力電圧検出手段７９は、整流回路７６Ａの出力側に接続され、整流回路７６Ａの出力電圧である負バイアスの高電圧を検出して０〜３．３Ｖの範囲の電圧に変換し、この変換した電圧を制御部７２Ａ内のＡＤＣ７２ｄへ供給するものである。
【０１４３】
図１１は、図１０の電源装置７０Ａにおける詳細な構成例を示す回路図であり、実施例１の電源装置７０を示す図２中の要素と共通の要素には共通の符号が付されている。
【０１４４】
整流回路７６Ａは、圧電トランス７５の２次側出力端子７５ｂから出力されるＡＣ電圧を負バイアスのＤＣ電圧に変換するためのダイオード７６ｅ，７６ｆ及びコンデンサ７６ｃにより構成されている。出力電圧供給手段７７Ａは、実施例１の出力電圧供給手段７７と同様のコンデンサ７７ａ，７７ｃ及びオペアンプ７７ｂと、実施例１の抵抗７７ｄとは異なる抵抗値（例えば、１３ｋΩ）の抵抗７７ｅとにより構成されている。オペアンプ７７ｂの「＋」入力端子は、実施例１では接地されているが、本実施例２では、実施例１とは異なり、ＤＣ３．３Ｖの電源７１ａに接続されている。
【０１４５】
出力電圧検出手段７９は、ボルテージフォロアの回路構成になったオペアンプ７９ａと、整流回路７６ＡのＤＣ出力電圧を分圧する２つの分圧抵抗７９ｂ，７９ｃと、この分圧抵抗７９ｂ，７９ｃ間の電圧をオペアンプ７９ａの「＋」入力端子に入力する入力抵抗７９ｄとにより構成され、オペアンプ７９ａの出力端子が、制御部７２Ａ内のＡＤＣ７２ｄに接続されている。
【０１４６】
（電源装置内の制御部の構成）
図１２は、図１１中の制御部７２Ａを示す構成図であり、実施例１の制御部７２を示す図６中の要素と共通の要素には共通の符号が付されている。
【０１４７】
本実施例２の制御部７２Ａでは、実施例１の制御部７２におけるカウンタ上限値テーブル１０３、演算器１０５−２、及びテーブルレジスタ１０６−１，１０６−２に代えて、これらとは構成あるいは機能の異なるカウンタ上限値テーブル１０３Ａ、演算器１０５Ａ−２、及びテーブルレジスタ１０６Ａ−１，１０６Ａ−２が設けられ、更に、ＡＤＣ７２ｄ、比較器１０９−３、及びＮＯＴ回路１２１−１〜１２１−３が追加されている。その他の構成は、実施例１と同様である。
【０１４８】
出力電圧供給手段７７Ａの出力電圧Ｓ７７Ａを入力するＡＤＣ７２ｂは、入力されるアナログの０〜３．３Ｖの出力電圧Ｓ７７Ａをデジタル信号に変換して１２bit値０００ｈｅｘ〜ＦＦＦｈｅｘの値を出力回路であり、この出力側に、１２入力１２出力のＮＯＴ回路１２１−１を介して、演算器１０５−１が接続されている。１２入力１２出力のＮＯＴ回路１２１−１は、ＡＤＣ７２ｂの出力電圧を反転して演算器１０５−１へ供給する回路である。
【０１４９】
通信データ処理部１０１の出力側には、８入力８出力のＮＯＴ回路１２１−２を介してＤＡＣ７２ａが接続されると共に、カウンタ上限値テーブル１０３Ａが接続されている。８入力８出力のＮＯＴ回路１２１−２は、通信データ処理部１０１の出力８bitを反転してＤＡＣ７２ａに与える回路である。カウンタ上限テーブル１０３Ａは、実施例１のカウンタ上限値テーブル１０３に対して入出力値が異なり、通信データ処理部１０１から出力されるＤＡＣ７２ａに対するＤＡＣ設定値の上位４bitが入力され、この４bit値０〜１５に対応した８bitのデータを比較器１０９−３へ出力するものである。
【０１５０】
比較器１０９−３の入力側には、ＡＤＣ７２ｄも接続されている。ＡＤＣ７２ｄは、出力電圧検出手段７９の出力電圧０〜３．３Ｖを００ｈｅｘ〜ＦＦｈｅｘの８bit値に変換し、この変換結果８bitを比較器１０９−３へ出力するものである。比較器１０９−３は、カウンタ上限値テーブル１０３Ａの出力８bit値とＡＤＣ７２ｄの出力８bit値とを比較し、
（カウンタ上限値テーブル１０３Ａの出力８bit値）＞（ＡＤＣ７２ｄの出力８bit値）
となった場合に、比較結果の“Ｈ”を演算器１０５Ａ−２へ出力し、そうでない場合に、比較結果の“Ｌ”を演算器１０５Ａ−２へ出力する機能を有している。
【０１５１】
電圧比較手段７８から出力される比較結果Ｓ７８は、１入力１出力のＮＯＴ回路１２１−３により反転されて、アップカウンタ１０７に入力される構成になっている。
【０１５２】
乗算器１１３の入力側に接続されたテーブルレジスタ１０６Ａ−１，１０６Ａ−２は、実施例１のテーブルレジスタ１０６−１，１０６−２に対して入出力値が異なる。更に、乗算器１１３の出力側に接続された演算器１０５Ａ−２は、実施例１の演算器１０５−２に対して、実施例１では加算時にカウンタ上限値テーブル１０３と比較していた機能がなくなり、比較器１０９−３の比較結果が“Ｈ”で、且つ比較器１０９−１の比較結果が“Ｈ”である場合に、１９bitレジスタ１１５の値を更新せずに同じ値とする。但し、演算器１０５Ａ−２は、比較器１０９−１の比較結果が“Ｌ”の場合の１９bitレジスタ１１５に対しての減算は行う。
【０１５３】
図１３−１は図１２中のテーブルレジスタ１０６Ａ−１における入出力値を示す図、図１３−２は図１２中のテーブルレジスタ１０６Ａ−２における入出力値を示す図、更に、図１３−３は図１２中のカウンタ上限値テーブル１０３Ａにおける入出力値を示す図である。
【０１５４】
（実施例２の動作）
本実施例２では、図３の画像形成装置１及び図４の制御回路の動作が実施例１と同様である。以下、実施例１と異なる部分の動作を説明する。
【０１５５】
実施例１では、図１及び図２の電源装置７０を転写バイアスに使用した場合の動作を説明したが、本実施例２では、図１０及び図１１の電源装置７０Ａを帯電バイアスに使用した場合の動作を説明する。
【０１５６】
本実施例２の電源装置７０Ａは、例えば、図４中の高圧制御部６０内の制御部及び帯電バイアス発生器９１により構成され、この電源装置７０Ａから出力される帯電バイアスが、各色の現像器２（＝２Ｋ，２Ｙ，２Ｍ，２Ｃ）内の各帯電ローラ３６（＝３６Ｋ，３６Ｙ，３６Ｍ，３６Ｃ）に対して印加され、各色の感光体ドラム３２（＝３２Ｋ，３２Ｙ，３２Ｍ，３２Ｃ）を帯電する。帯電は、モータにより各帯電ローラ３６及び各感光体ドラム３２の駆動開始と同時に開始され、停止と同時に印加を停止する。
【０１５７】
先ず、図１０に示す電源装置７０Ａの動作を説明する。
プリンタエンジン制御部５３は、印字動作を開始する直前に、シリアル通信手段である複数の入／出力ポートＩ／Ｏ１により、制御部７２Ａに対して目標電流値に相当する８bitのＤＡＣ設定値をコマンドとデータの対にて送信する。データは８bitで０〜ＦＦｈｅｘで０〜−２５５μＡに相当する。次に、プリンタエンジン制御部５３は、図示しないモータを駆動すると同時に、複数の入／出力ポートＩ／Ｏ１により制御部７２Ａへ、帯電バイアスオンのコマンドを送信する。
【０１５８】
前記コマンドを受信した制御部７２Ａは、出力ポートＯＵＴ１１から駆動パルスＳ７２Ａを出力し、実施例１と同様に、圧電トランス駆動回路７４を駆動する。圧電トランス７５の２次側出力端子７５ｂに出力される高圧電流は、出力電圧供給手段７７Ａ内の出力電流供給手段７７Ａ−１により、実施例１に対して逆極性で供給され、電流電圧変換手段７７Ａ−２で電圧に変換されて出力電圧Ｓ７７Ａが出力される。
【０１５９】
高圧出力値が目標電流に到達するか、あるいは、出力電圧検出手段７９で検出された電圧がＡＤＣ７２ｄでデジタル値に変換され、所定の閾値を超えた場合に、圧電トランス駆動回路７４に供給する駆動パルスＳ７２Ａの周波数が目標電流もしくは上限電圧で安定する。
【０１６０】
この動作を、図１１を参照しつつ詳細に説明する。
シリアル通信については実施例１と同様であるので、説明を省略する。出力電圧供給手段７７Ａは、オペアンプ７７ｂの「＋」入力端子がＤＣ３．３Ｖの電源７１ａに接続されている。そのため、オペアンプ７７ｂの「−」入力端子のレベルもほぼ３．３Ｖとなる。オペアンプ７９ａの「−」入力端子と出力端子との間に接続された抵抗７７ｅは、抵抗値が例えば１３ｋΩであり、電流が−２５５μＡ流れると、オペアンプ７９ａの出力端子がほぼ０Ｖとなり、電流が０μＡ時には３．３Ｖとなる。
【０１６１】
出力電圧検出手段７９は、例えば、分圧抵抗７９ｂの抵抗値が１５０ｋΩ、分圧抵抗７９ｃの抵抗値が１００ＭΩであり、この分圧抵抗７９ｂ，７９ｃにより、負バイアスの出力電圧と正電位３．３Ｖの間を分圧する。そのため、整流回路７６Ａから出力される負バイアスの電位が０Ｖの時は、オペアンプ７９ａの出力電圧が３．３Ｖとなり、出力電位が−２２００Ｖの時に、オペアンプ７９ａの出力電圧が０Ｖとなる。
【０１６２】
次に、図１２に示す制御部７２Ａの動作を詳細に説明する。
制御部７２Ａ内の通信データ処理部１０１は、印字開始直前に、帯電バイアス設定値を所定のコマンド・データで、シリアル通信信号（例えば、ＳＣＬＫ，ＳＤＩ，ＳＤＯ）により受信する。例えば、−１２０μＡの設定電流の場合、通信データ処理部１０１は、データとして７８ｈｅｘを受信し、出力データ８bitを７８ｈｅｘとして出力する。このデータ７８ｈｅｘは、ＮＯＴ回路１２１−２により反転されて８７ｈｅｘに変換され、ＤＡＣ７２ａに設定される。ＤＡＣ７２ａは、
３．３（Ｖ）×１３５（８７ｈｅｘ）／２５５＝１．７４７Ｖ
の目標電圧Ｓ７２ａを図１１中のコンパレータ７８ａへ出力する。これにより、コンパレータ７８ａは、初期状態で、「−」入力端子に３．３Ｖが入力され、「＋」入力端子に１．７４７Ｖが入力される。
【０１６３】
次に、図１２中の通信データ処理部１０１は、画像形成装置１の各感光体ドラム３２等の駆動モータがオンされると同時に、プリンタエンジン制御部５３から帯電バイアスオンのコマンドを受信し、直ちにＯＮ／ＯＦＦ信号Ｓ１０１を“Ｈ”にする。制御部７２Ａは５０ＭＨｚのクロックＣＬＫにて動作しており、直ちにという意味は、例えば１ｍｓｅｃ以内という程度であって、制御部７２Ａの動作速度からすれば低速である。
【０１６４】
図１１中のコンパレータ７８ａから出力される比較結果Ｓ７８は、初期状態にて“Ｌ”となる。この“Ｌ”がＮＯＴ回路１２１−３で反転されてアップカウンタ１０７に入力されるので、実施例１と同様に、駆動パルスＳ７２Ａの周波数が制御される。帯電電流が−１１９．５μＡとなる時点で、オペアンプ７７ｂの出力電圧Ｓ７７Ａが１．７４７Ｖとなり、定電流制御が完了する。
【０１６５】
出力電圧供給手段７７Ａの出力電圧Ｓ７７Ａは、ＡＤＣ７２ｂで０００〜ＦＦＦｈｅｘの１２bitのデジタル値に変換される。出力電流が０Ａの時は３．３Ｖが変換され、ＦＦＦｈｅｘとなる。これがＮＯＴ回路１２１−１で反転されて０００ｈｅｘとなり、演算器１０５−１に入力される。ＮＯＴ回路１２１−１で論理反転されることにより、以降の回路動作は実施例１と共通である。又、テーブルレジスタ１０６Ａ−１，１０６Ａ−２が実施例１と異なるのは、図１３−１及び図１３−２で示す内部テーブルのみであり、他の動作については実施例１と同様である。
【０１６６】
カウンタ上限値テーブル１０３Ａは、反転前のＤＡＣ設定値の上位４bitが入力され、８bitを比較器１０９−３へ出力する。即ち、カウンタ上限値テーブル１０３Ａは、７８ｈｅｘの上位４bit、７ｈｅｘが入力され、図１３−３で示すように、５１ｈｅｘを比較器１０９−３へ出力する。図１１中の整流回路７６Ａの出力電圧を分圧抵抗７９ｂ，７９ｃにより分圧した出力電圧検出手段７９の出力電圧が、ＡＤＣ７２ｄによって８bitのデジタルデータに変換され、比較器１０９−３に入力される。比較器１０９−３により、５１ｈｅｘデータと８bitデータとが比較され、この比較結果が演算器１０５Ａ−２へ出力される。
【０１６７】
演算器１０５Ａ−２は、ＡＤＣ７２ｄによる変換値が５１ｈｅｘを超えないように、比較器１０９−３の比較結果に応じて、１９bitレジスタ１１５の加算（即ち、駆動パルスＳ７２Ａの周波数を下げる方向への制御）を規制する。
【０１６８】
前記５１ｈｅｘ値は、１．０４８Ｖに相当し、出力電圧を−１５００Ｖ以下とならないように制御する。又、図１３−３で示すカウンタ上限値テーブル１０３Ａから明らかなように、出力電流設定値が−１７６μＡより絶対値が大きくなる領域で、−１５００Ｖより絶対値が小さいリミット値としている。出力電流が大きい領域においては、圧電トランス７５の出力電圧最大値が低くなってしまうので、制御電圧上限を設けることにより、圧電トランス７５の共振周波数を超えて低い周波数に制御されないように設定される。この場合、上位４bitがＢｈｅｘ（即ち、電流設定値が−１７６〜−１９１μＡ）では、６８ｈｅｘのリミット値（即ち、１．３４６Ｖ、出力電圧上限（絶対値）を−１３００Ｖ）に制限している。
【０１６９】
（実施例２の効果）
本実施例２によれば、定電流制御時に出力電圧上限を設けて制御する構成にしているので、負荷変動の大きい帯電バイアスに圧電トランス７５を用いた場合であっても、圧電トランス７５の共振周波数を超えることなく、安定した定電流制御を行える。更に、誤差保持レジスタ１１６、１９bitレジスタ１１５、１加算器１１７、及び分周セレクタ１１８を用いて、制御周波数分解能を誤差拡散法による周波数指示値の２値化により高くしたので、制御時の出力変動が殆どない、安定した制御が可能になる。
【０１７０】
（その他の変形例）
本発明は、上記実施例１、２や変形例に限定されず、更に、次のような他の変形例も適用可能である。
【０１７１】
実施例では、カラータンデム方式の画像形成装置１について説明したが、本発明は、カラーに限らずモノクロ等の画像形成装置や、複合機等の他の画像形成装置にも適用可能である。又、電源装置７０，７０Ａは、転写用や帯電用以外の他の高圧電源にも適用可能である。
【符号の説明】
【０１７２】
１      画像形成装置
５３      プリンタエンジン制御部
６０      高圧制御部
６１      帯電バイアス発生部
６２      現像バイアス発生器
６３      転写バイアス発生部
７０、７０Ａ      電源装置
７２，７２Ａ      制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７−１】
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【図７−２】
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【図７−３】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３−１】
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【図１３−２】
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【図１３−３】
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