(57)【特許請求の範囲】
【請求項１】
メモリセルを行列状に配列してなるセルアレイを有し、アクセス対象であるメモリセルが属する行に対応付けられた行選択電圧をアクティブレベルとし、当該行に属するメモリセルをビット線に接続し、前記アクセス対象であるメモリセルに対するビット線を介したアクセスを行う半導体メモリにおいて、
前記メモリセルの行列の各行毎に設けられ、当該行の各メモリセルに対する行選択電圧を各々出力する複数の行選択回路を具備し、
各行毎に設けられた複数の行選択回路の各々は、
第１の高電位側電源電圧または前記第１の高電位側電源電圧よりも電位の高い第２の高電位側電源電圧を選択し、当該行の各メモリセルに対する高電位側電源電圧として出力する高電位側電源切り換え回路と、
アクセス対象であるメモリセルを特定する行アドレスが当該行を示すか否かを示す信号として、前記第１の高電位側電源電圧または前記第１の高電位側電源電圧よりも所定電圧以上電位の低い低電位側電源電圧のいずれかと同レベルの信号を出力するアドレス判定回路と、
前記アドレス判定回路の出力信号のレベルシフトを行い、前記低電位側電源電圧または前記第２の高電位側電源電圧と同レベルを有する信号として出力する高電位側レベルシフタとを具備し、
アクセス対象であるメモリセルを特定する行アドレスが当該行を示さない旨の信号を前記アドレス判定回路が出力するとき、前記高電位側レベルシフタの出力信号に基づき、前記高電位側電源切り換え回路に前記第１の高電位側電源電圧を選択させ、アクセス対象であるメモリセルを特定する行アドレスが当該行を示す旨の信号を前記アドレス判定回路が出力するとき、前記高電位側レベルシフタの出力信号に基づき、前記高電位側電源切り換え回路に前記第２の高電位側電源電圧を選択させるようにしたことを特徴とする半導体メモリ。
【請求項２】
前記高電位側電源切り換え回路は、ドレインが前記高電位側電源切り換え回路の出力端子に接続され、ソースに前記第１の高電位側電源電圧が与えられ、ＯＮであるときに前記第１の高電位側電源電圧をドレインから出力する第１のＰチャネル電界効果トランジスタと、ドレインが前記高電位側電源切り換え回路の出力端子に接続され、ソースに前記第２の高電位側電源電圧が与えられ、ＯＮであるときに前記第２の高電位側電源電圧をドレインから出力する第２のＰチャネル電界効果トランジスタとを有し、
アクセス対象であるメモリセルを特定する行アドレスが当該行を示さない旨の信号を前記アドレス判定回路が出力するとき、前記高電位側レベルシフタの出力信号に基づき、前記第１のＰチャネル電界効果トランジスタに前記低電位側電源電圧と同レベルのゲート電圧を与えるとともに、前記第２のＰチャネル電界効果トランジスタに前記第２の高電位側電源電圧と同レベルのゲート電圧を与え、アクセス対象であるメモリセルを特定する行アドレスが当該行を示す旨の信号を前記アドレス判定回路が出力するとき、前記高電位側レベルシフタの出力信号に基づき、前記第１のＰチャネル電界効果トランジスタに前記第２の高電位側電源電圧と同レベルのゲート電圧を与えるとともに、前記第２のＰチャネル電界効果トランジスタに前記低電位側電源電圧と同レベルのゲート電圧を与えるようにしたことを特徴とする請求項１に記載の半導体メモリ。
【請求項３】
前記高電位側レベルシフタは、
前記低電位側電源電圧がソースに与えられ、ゲートに前記アドレス判定回路の出力信号が与えられる第３のＮチャネル電界効果トランジスタと、
前記第２の高電位側電源電圧がソースに与えられ、ドレインが前記第３のＮチャネル電界効果トランジスタのドレインと接続され、このドレイン同士の接続点から前記高電位側レベルシフタの出力信号を発生させる第３のＰチャネル電界効果トランジスタと、
前記第２の高電位側電源電圧がソースに与えられ、ドレインが前記第３のＰチャネル電界効果トランジスタのゲートに接続され、ゲートに前記高電位側レベルシフタの出力信号が与えられる第４のＰチャネル電界効果トランジスタと、
前記アドレス判定回路の出力信号を前記第３のＰチャネル電界効果トランジスタのゲートに供給するトランスファゲートとして機能する第４のＮチャネル電界効果トランジスタと
を具備することを特徴とする請求項１または２に記載の半導体メモリ。
【請求項４】
メモリセルを行列状に配列してなるセルアレイを有し、アクセス対象であるメモリセルが属する行に対応付けられた行選択電圧をアクティブレベルとし、当該行に属するメモリセルをビット線に接続し、前記アクセス対象であるメモリセルに対するビット線を介したアクセスを行う半導体メモリにおいて、
前記メモリセルの行列の各行毎に設けられ、当該行の各メモリセルに対する行選択電圧を各々出力する複数の行選択回路を具備し、
各行毎に設けられた複数の行選択回路の各々は、
第１の低電位側電源電圧または前記第１の低電位側電源電圧よりも電位の低い第２の低電位側電源電圧を選択し、当該行の各メモリセルに対する低電位側電源電圧として出力する低電位側電源切り換え回路と、
アクセス対象であるメモリセルを特定する行アドレスが当該行を示すか否かを示す信号として、前記第１の低電位側電源電圧よりも所定電圧以上電位の高い高電位側電源電圧または前記第１の低電位側電源電圧のいずれかと同レベルの信号を出力するアドレス判定回路と、
前記アドレス判定回路の出力信号のレベルシフトを行い、前記高電位電源電圧または前記第２の低電位側電源電圧と同レベルを有する信号として出力する低電位側レベルシフタとを具備し、
アクセス対象であるメモリセルを特定する行アドレスが当該行を示さない旨の信号を前記アドレス判定回路が出力するとき、前記アドレス判定回路または低電位側レベルシフタの出力信号に基づき、前記低電位側電源切り換え回路に前記第１の低電位側電源電圧を選択させ、アクセス対象であるメモリセルを特定する行アドレスが当該行を示す旨の信号を前記アドレス判定回路が出力するとき、前記アドレス判定回路または低電位側レベルシフタの出力信号に基づき、前記低電位側電源切り換え回路に前記第２の低電位側電源電圧を選択させるようにしたことを特徴とする半導体メモリ。
【請求項５】
前記低電位側電源切り換え回路は、ドレインが前記低電位側電源切り換え回路の出力端子に接続され、ソースに前記第１の低電位側電源電圧が与えられ、ＯＮであるときに前記第１の低電位側電源電圧をドレインから出力する第１のＮチャネル電界効果トランジスタと、ドレインが前記低電位側電源切り換え回路の出力端子に接続され、ソースに前記第２の低電位側電源電圧が与えられ、ＯＮであるときに前記第２の低電位側電源電圧をドレインから出力する第２のＮチャネル電界効果トランジスタとを有し、
アクセス対象であるメモリセルを特定する行アドレスが当該行を示さない旨の信号を前記アドレス判定回路が出力するとき、前記アドレス判定回路または低電位側レベルシフタの出力信号に基づき、前記第１のＮチャネル電界効果トランジスタに前記高電位側電源電圧と同レベルのゲート電圧を与えるとともに、前記第２のＮチャネル電界効果トランジスタに前記第２の低電位側電源電圧と同レベルのゲート電圧を与え、アクセス対象であるメモリセルを特定する行アドレスが当該行を示す旨の信号を前記アドレス判定回路が出力するとき、前記アドレス判定回路または低位側レベルシフタの出力信号に基づき、前記第１のＮチャネル電界効果トランジスタに前記第１の低電位側電源電圧と同レベルのゲート電圧を与えるとともに、前記第２のＮチャネル電界効果トランジスタに前記高電位側電源電圧と同レベルのゲート電圧を与えるようにしたことを特徴とする請求項４に記載の半導体メモリ。
【請求項６】
前記低電位側レベルシフタは、
前記高電位側電源電圧がソースに与えられ、ゲートに前記アドレス判定回路の出力信号が与えられる第５のＰチャネル電界効果トランジスタと、
前記第２の低電位側電源電圧がソースに与えられ、ドレインが前記第５のPチャネル電界効果トランジスタのドレインと接続され、このドレイン同士の接続点から前記低電位側レベルシフタの出力信号を発生させる第５のＮチャネル電界効果トランジスタと、
前記第２の低電位側電源電圧がソースに与えられ、ドレインが前記第５のＮチャネル電界効果トランジスタのゲートに接続され、ゲートに前記低電位側レベルシフタの出力信号が与えられる第６のＮチャネル電界効果トランジスタと、
前記アドレス判定回路の出力信号を前記第５のＮチャネル電界効果トランジスタのゲートに供給するトランスファゲートとして機能する第６のＰチャネル電界効果トランジスタと
を具備することを特徴とする請求項４または５に記載の半導体メモリ。
【請求項７】
メモリセルを行列状に配列してなるセルアレイを有し、アクセス対象であるメモリセルが属する行に対応付けられた行選択電圧をアクティブレベルとし、当該行に属するメモリセルをビット線に接続し、前記アクセス対象であるメモリセルに対するビット線を介したアクセスを行う半導体メモリにおいて、
前記メモリセルの行列の各行毎に設けられ、当該行の各メモリセルに対する行選択電圧を各々出力する複数の行選択回路を具備し、
各行毎に設けられた複数の行選択回路の各々は、
第１の高電位側電源電圧または前記第１の高電位側電源電圧よりも電位の高い第２の高電位側電源電圧を選択し、当該行の各メモリセルに対する高電位側電源電圧として出力する高電位側電源切り換え回路と、
第１の低電位側電源電圧または前記第１の低電位側電源電圧よりも電位の低い第２の低電位側電源電圧を選択し、当該行の各メモリセルに対する低電位側電源電圧として出力する低電位側電源切り換え回路と、
アクセス対象であるメモリセルを特定する行アドレスが当該行を示すか否かを示す信号として、前記第１の高電位側電源電圧または前記第１の低電位側電源電圧のいずれかと同レベルの信号を出力するアドレス判定回路と、
前記アドレス判定回路の出力信号のレベルシフトを行い、前記第２の高電位電源電圧または前記第２の低電位側電源電圧と同レベルを有する信号として出力するレベルシフタとを具備し、
アクセス対象であるメモリセルを特定する行アドレスが当該行を示さない旨の信号を前記アドレス判定回路が出力するとき、前記アドレス判定回路またはレベルシフタの出力信号に基づき、前記高電位側電源切り換え回路に前記第１の高電位側電源電圧を選択させるとともに、前記低電位側電源切り換え回路に前記第１の低電位側電源電圧を選択させ、アクセス対象であるメモリセルを特定する行アドレスが当該行を示す旨の信号を前記アドレス判定回路が出力するとき、前記アドレス判定回路またはレベルシフタの出力信号に基づき、前記高電位側電源切り換え回路に前記第２の高電位側電源電圧を選択させるとともに、前記低電位側電源切り換え回路に前記第２の低電位側電源電圧を選択させるようにしたことを特徴とする半導体メモリ。
【請求項８】
前記高電位側電源切り換え回路は、ドレインが前記高電位側電源切り換え回路の出力端子に接続され、ソースに前記第１の高電位側電源電圧が与えられ、ＯＮであるときに前記第１の高電位側電源電圧をドレインから出力する第１のＰチャネル電界効果トランジスタと、ドレインが前記高電位側電源切り換え回路の出力端子に接続され、ソースに前記第２の高電位側電源電圧が与えられ、ＯＮであるときに前記第２の高電位側電源電圧をドレインから出力する第２のＰチャネル電界効果トランジスタとを有し、
前記低電位側電源切り換え回路は、ドレインが前記低電位側電源切り換え回路の出力端子に接続され、ソースに前記第１の低電位側電源電圧が与えられ、ＯＮであるときに前記第１の低電位側電源電圧をドレインから出力する第１のＮチャネル電界効果トランジスタと、ドレインが前記低電位側電源切り換え回路の出力端子に接続され、ソースに前記第２の低電位側電源電圧が与えられ、ＯＮであるときに前記第２の低電位側電源電圧をドレインから出力する第２のＮチャネル電界効果トランジスタとを有し、
アクセス対象であるメモリセルを特定する行アドレスが当該行を示さない旨の信号を前記アドレス判定回路が出力するとき、前記アドレス判定回路またはレベルシフタの出力信号に基づき、前記第１のＰチャネル電界効果トランジスタに前記第２の低電位側電源電圧と同レベルのゲート電圧を与え、前記第２のＰチャネル電界効果トランジスタに前記第２の高電位側電源電圧と同レベルのゲート電圧を与え、前記第１のＮチャネル電界効果トランジスタに前記第１の高電位側電源電圧と同レベルのゲート電圧を与え、かつ、前記第２のＮチャネル電界効果トランジスタに前記第２の低電位側電源電圧と同レベルのゲート電圧を与え、アクセス対象であるメモリセルを特定する行アドレスが当該行を示す旨の信号を前記アドレス判定回路が出力するとき、前記アドレス判定回路またはレベルシフタの出力信号に基づき、前記第１のＰチャネル電界効果トランジスタに前記第２の高電位側電源電圧と同レベルのゲート電圧を与え、前記第２のＰチャネル電界効果トランジスタに前記第２の低電位側電源電圧と同レベルのゲート電圧を与え、前記第１のＮチャネル電界効果トランジスタに前記第１の低電位側電源電圧と同レベルのゲート電圧を与え、かつ、前記第２のＮチャネル電界効果トランジスタに前記第２の高電位側電源電圧と同レベルのゲート電圧を与えるようにしたことを特徴とする請求項７に記載の半導体メモリ。
【請求項９】
前記レベルシフタは、
前記第２の高電位側電源電圧がソースに与えられる第７のＰチャネル電界効果トランジスタと、
前記第２の低電位側電源電圧がソースに与えられ、ドレインが前記第７のＰチャネル電界効果トランジスタのドレインと接続され、このドレイン同士の接続点から前記レベルシフタの出力信号を発生させる第７のＮチャネル電界効果トランジスタと、
前記第２の高電位側電源電圧がソースに与えられ、ドレインが前記第７のＰチャネル電界効果トランジスタのゲートに接続され、ゲートに前記レベルシフタの出力信号が与えられる第８のＰチャネル電界効果トランジスタと、
前記第２の低電位側電源電圧がソースに与えられ、ドレインが前記第７のＮチャネル電界効果トランジスタのゲートに接続され、ゲートに前記レベルシフタの出力信号が与えられる第８のＮチャネル電界効果トランジスタと、
前記アドレス判定回路の出力信号を前記第７のＰチャネル電界効果トランジスタのゲートに供給するトランスファゲートとして機能する第９のＮチャネル電界効果トランジスタと、
前記アドレス判定回路の出力信号を前記第７のＮチャネル電界効果トランジスタのゲートに供給するトランスファゲートとして機能する第９のＰチャネル電界効果トランジスタと
を具備することを特徴とする請求項７または８に記載の半導体メモリ。
【請求項１０】
前記第２の高電位側電源電圧を半導体メモリの外部から供給するように構成したことを特徴とする請求項１、２、３のいずれか１の請求項に記載の半導体メモリ。
【請求項１１】
前記第２の低電位側電源電圧を半導体メモリの外部から供給するように構成したことを特徴とする請求項４、５、６のいずれか１の請求項に記載の半導体メモリ。
【請求項１２】
前記第２の高電位側電源電圧を発生する昇圧回路を具備することを特徴とする請求項１、２、３のいずれか１の請求項に記載の半導体メモリ。
【請求項１３】
前記第２の低電位側電源電圧を発生する昇圧回路を具備することを特徴とする請求項４、５、６のいずれか１の請求項に記載の半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体メモリに係り、特に低消費電力で高速動作が可能なＳＲＡＭ（Static Random
Access Memory）に関する。
【背景技術】
【０００２】
近年、システムＬＳＩのみならず、メモリに対しても、低電圧化、低消費電力化の要求が厳しくなっている。メモリの中でも、最も良く使用されており、必要不可欠なメモリは、ＳＲＡＭである。しかし、このＳＲＡＭは、プロセスばらつきの影響を受けやすく、低電圧化が最も難しいメモリである。現状では、トランジスタの閾値電圧を可能な限り下げることにより、ＳＲＡＭの動作マージンを確保し、低電圧化を実現している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平７−２１１０７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＳＲＡＭの電源電圧を低くするためにトランジスタの閾値電圧を低くした場合、トランジスタがＯＦＦであるときにトランジスタに流れるリーク電流（以下、オフリークという）が増加し、このオフリークがＳＲＡＭの消費電力を増加させる。このため、トランジスタの閾値電圧を低くするのにも限界があり、現状では、ＳＲＡＭの電源電圧を０．５Ｖにすると、もはやＳＲＡＭの動作を保証し得ない状況である。
【０００５】
この発明は、以上説明した事情に鑑みてなされたものであり、オフリークの問題を回避し、低電圧で動作可能なＳＲＡＭを提供することを目的とする。
【課題を解決するための手段】
【０００６】
この発明は、メモリセルを行列状に配列してなるセルアレイと、アクセス対象であるメモリセルが属する行に対応付けられた行選択電圧をアクティブレベルとし、当該行に属するメモリセルをビット線に接続し、前記アクセス対象であるメモリセルに対するビット線を介したアクセスを行う半導体メモリにおいて、アクセス対象であるメモリセルが属する行に対する行選択電圧をアクティブレベルとするときに、当該行に属する各メモリセルに対する電源電圧を他の行に対する電源電圧よりも増加させる電源電圧制御手段を具備することを特徴とする半導体メモリを提供する。
【０００７】
かかる発明によれば、アクセス対象となるメモリセルの属する行に対する電源電圧が増加するので、アクセス対象であるメモリセルの動作マージンが広がり、安定したアクセス動作が得られる。一方、アクセス対象となるメモリセルの属しない行に対しては通常の電源電圧が与えられるので、それらの各行のメモリセルでの記憶情報の保持に支障は生じない。
【図面の簡単な説明】
【０００８】
【図１】この発明の適用対象例であるＳＲＡＭの一般的な構成例を示すブロック図である。
【図２】同ＳＲＡＭの具体的な回路構成を示す回路図である。
【図３】同ＳＲＡＭのＳＲＡＭセルアレイにおける１個のメモリセルの構成例を示す回路図である。
【図４】メモリセルのＳＮＭ（Static Noise Margin；静的雑音余裕度）の測定方法を例示する図である。
【図５】メモリセルのＳＮＭの測定結果を例示する図である。
【図６】この発明の第１実施形態であるＳＲＡＭの構成を示す回路図である。
【図７】同実施形態における行選択回路の構成例を示す回路図である。
【図８】同実施形態におけるレベルシフタの構成例を示す回路図である。
【図９】同実施形態における電源回路の構成例を示す図である。
【図１０】この発明の第２実施形態であるＳＲＡＭの構成を示す回路図である。
【図１１】同実施形態における行選択回路の構成例を示す回路図である。
【図１２】同実施形態におけるレベルシフタの構成例を示す回路図である。
【図１３】この発明の第２実施形態であるＳＲＡＭの構成を示す回路図である。
【図１４】同実施形態における行選択回路の構成例を示す回路図である。
【図１５】同実施形態におけるレベルシフタの構成例を示す回路図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照し、この発明の実施形態について説明する。
＜この発明の適用対象例＞
図１は、この発明の適用対象例であるＳＲＡＭの構成を示すブロック図である。図１において、ＳＲＡＭセルアレイ１００は、各々１ビットの情報を記憶するメモリセルを行列状に配列した回路である。制御回路９００は、外部から与えられる各種の制御信号に応じて、所望のメモリセルに対するライトアクセスやリードアクセスを行うための各種の内部制御信号を発生する回路である。ＳＲＡＭには、大別して非同期ＳＲＡＭと同期ＳＲＡＭがある。非同期ＳＲＡＭの場合、制御回路９００には、例えばチップイネーブル信号ＣＥＢ、出力イネーブル信号ＯＥＢ、ライトイネーブル信号ＷＥＢが与えられる。この場合、制御回路９００は、ライトイネーブル信号ＷＥＢおよびチップイネーブル信号ＣＥＢの両方がアクティブレベル（この例ではＬレベル）になるのに応じて、ライトアクセスを実行するための内部制御信号を発生する。また、制御回路９００は、出力イネーブル信号ＯＥＢおよびチップイネーブル信号ＣＥＢの両方がアクティブレベル（この例ではＬレベル）になるのに応じて、リードアクセスを実行するための内部制御信号を発生する。同期ＳＲＡＭの場合、同期タイミングを指示するクロックＣＬＫが制御回路９００に与えられる。制御回路９００は、このクロックＣＬＫに基づいて、ライトアクセスやリードアクセスのための各種内部制御信号を発生する。
【００１０】
入出力バッファ５００は、入力バッファとしての機能と出力バッファとしての機能を併有する１６ビット幅の入出力回路である。入出力バッファ５００は、ライトアクセス時には、制御回路９００による制御の下、入力バッファとして機能し、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ１５を介して入力される１６ビットの書込データを書込回路６００に供給する。また、入出力バッファ５００は、リードアクセス時には、制御回路９００による制御の下、出力バッファとして機能し、センスアンプ４００から出力される１６ビットの読出データをデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ１５から出力する。
【００１１】
カラムゲート７００は、書込回路６００およびセンスアンプ４００と、ＳＲＡＭセルアレイ１００との間に介在する複数のスイッチの集合体であり、ＳＲＡＭセルアレイ１００内の任意のアドレスに対応した１６個のメモリセルと書込回路６００およびセンスアンプ４００との相互接続をする役割を果たす。
【００１２】
書込回路６００は、ライトアクセス時に、カラムゲート７００を介して接続されたＳＲＡＭセルアレイ１００内の１６ビット分のメモリセルに対し、入出力バッファ５００を介して与えられる１６ビットの書込データを各々書き込む回路である。センスアンプ４００は、リードアクセス時に、カラムゲート７００を介して接続されたＳＲＡＭセルアレイ１００内の１６ビット分のメモリセルからデータを各々読み出し、入出力バッファ５００に出力する回路である。
【００１３】
アドレス入力回路８００には、ライトアクセス時およびリードアクセス時、アクセス先である１６個のメモリセルのアドレスを特定する２４ビットのアドレスデータＡ０〜Ａ２３が与えられる。アドレス入力回路８００は、ライトアクセスまたはリードアクセスが行われるとき、制御回路９００による制御の下、アクセス対象のメモリセルを特定するアドレスデータＡ０〜Ａ２３を保持する。
【００１４】
アドレス入力回路８００から出力されるアドレスデータＡ０〜Ａ２３は、行アドレスデータ（上位ビットデータ）と列アドレスデータ（下位ビットデータ）とに分離され、行アドレスデータはロウデコーダ２００に、列アドレスデータはカラムデコーダ３００に供給される。ロウデコーダ２００は、ＳＲＡＭセルアレイ１００を構成する各メモリセルのうち行アドレスにより指定された行に属する各メモリセルを選択する。カラムデコーダ３００は、ＳＲＡＭセルアレイ１００においてロウデコーダ２００により選択された行に属する各メモリセルのうち列アドレスにより指定された列に属するメモリセルをカラムゲート７００に選択させ、書込回路６００およびセンスアンプ４００に接続させる回路である。
【００１５】
図２は、図１に示すＳＲＡＭの詳細な内部構成を例示する回路図である。なお、この図２では、図面が煩雑になるのを防止するため、図１に示すＳＲＡＭセルアレイ１００の全てのメモリセルではなく、図１に示されるデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ１５を介して入出力される１６ビットのデータのうちの第０ビットの格納先となる範囲のメモリセル行列Ｍｍｎ−０（Ｍｍｎ−０におけるインデックス“０”は第０ビット〜第１５ビットの中の第０ビットを指す）のみが図示されている。また、図２では、図面が煩雑になるのを防止するため、カラムゲート７００を構成する全スイッチのうち、図示されたメモリセル行列Ｍｍｎ−０と書込回路６００およびセンスアンプ４００の間に介在するスイッチのみが図示されている。
【００１６】
図２に示すように、第０ビットの記憶エリアとして用いられるメモリセル行列Ｍｍｎ−０は、ｍ＋１行、ｎ＋１列のメモリセルＭｉｊ（ｉ＝０〜ｍ、ｊ＝０〜ｎ）により構成されている。メモリセル行列Ｍｍｎ−０では、列毎に、当該列に属するｍ＋１個のメモリセルＭｉｊ（ｉ＝０〜ｍ）の並び方向に沿って１対のビット線ＢＩＴｊおよびＢＩＴｊＢが配線されており、行毎に、当該行に属するｎ＋１個のメモリセルＭｉｊ（ｊ＝０〜ｎ）の並び方向に沿ってワード線が配線されている。
【００１７】
図１におけるロウデコーダ２００は、図２に示すｍ＋１個の行選択回路２００−ｉ（ｉ＝０〜ｍ）により構成されている。この行選択回路２００−ｉ（ｉ＝０〜ｍ）の各々は、メモリセル行列Ｍｍｎ−０の各行のワード線に接続されている。行選択回路２００−ｉ（ｉ＝０〜ｍ）の各々は、行アドレスが示す行番号ｉ’と当該行選択回路２００−ｉに対応付けられた行の番号ｉとが一致するときにアクティブレベル（Ｌレベル）を出力するＮＡＮＤゲート２０１と、このＮＡＮＤゲート２０１の出力信号をレベル反転した行選択電圧ＷＬｉをワード線に出力するインバータ２０２とを有する。これらの行選択回路２００−ｉ（ｉ＝０〜ｍ）の働きにより、各行に対応した行選択電圧ＷＬｉ（ｉ＝０〜ｍ）のうち行アドレスが示す行番号ｉ’に対応した行選択電圧ＷＬｉ’のみがＨレベルとされ、他の行選択電圧ＷＬ−ｉ（ｉ≠ｉ’）はＬレベルとされる。これがロウデコーダ２００によって行われる行選択の動作である。
【００１８】
カラムゲート７００は、メモリセル行列Ｍｍｎ−０に対応したスイッチ群として、ｎ＋１対のスイッチ対ＣＧｊおよびＣＧｊＢ（ｊ＝０〜ｎ）を有している。このｎ＋１対のスイッチ対ＣＧｊおよびＣＧｊＢ（ｊ＝０〜ｎ）は、ｎチャネルのＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor；金属酸化膜半導体構造の電界効果トランジスタ。以下、単にトランジスタという。）により各々構成されている。スイッチ対ＣＧｊおよびＣＧｊＢ（ｊ＝０〜ｎ）の各一端は、メモリセル行列Ｍｍｎ−０の各列に対応したビット線対ＢＩＴｊおよびＢＩＴｊＢ（ｊ＝０〜ｎ）に各々接続されており、各他端は第０ビットに対応したグローバルビット線対ＤＬおよびＤＬＢに各々共通接続されている。
【００１９】
図１におけるカラムデコーダ３００は、図２に示すｎ＋１個の列選択回路３００−ｊ（ｊ＝０〜ｎ）により構成されている。この列選択回路３００−ｊ（ｊ＝０〜ｎ）は、メモリセル行列Ｍｍｎ−０の各列に各々対応付けられており、スイッチ対（トランジスタ対）ＣＧｊおよびＣＧｊＢ（ｊ＝０〜ｎ）の各ゲートに列選択電圧ＣＯＬｊ（ｊ＝０〜ｎ）を各々供給する。列選択回路３００−ｊ（ｊ＝０〜ｎ）の各々は、列アドレスが示す列番号ｊ’と当該列選択回路３００−ｊに対応付けられた列の番号ｊとが一致するときにアクティブレベル（Ｌレベル）を出力するＮＡＮＤゲート３０１と、このＮＡＮＤゲート３０１の出力信号をレベル反転し、列選択電圧ＣＯＬｊとしてスイッチ対ＣＧｊおよびＣＧｊＢの両ゲートに出力するインバータ３０２とを有する。これらの列選択回路３００−ｊ（ｊ＝０〜ｎ）の働きにより、スイッチ対（トランジスタ対）ＣＧｊおよびＣＧｊＢ（ｊ＝０〜ｎ）のうち列アドレスが示す列番号ｊ’に対応したスイッチ対（トランジスタ対）ＣＧｊ’およびＣＧｊ’ＢのみがＯＮとなり、他のスイッチ対（トランジスタ対）ＣＧｊおよびＣＧｊＢ（ｊ≠ｊ’）はＯＦＦとなる。従って、列アドレスが示す列番号ｊ’に対応した列のビット線対ＢＩＴｊ’およびＢＩＴｊ’Ｂのみがスイッチ対（トランジスタ対）ＣＧｊ’およびＣＧｊ’Ｂを介してグローバルビット線対ＤＬおよびＤＬＢに接続される。
【００２０】
ライトアクセス時には、書込回路６００がこのようにしてグローバルビット線対ＤＬおよびＤＬＢに接続されたビット線対ＢＩＴｊ’およびＢＩＴｊ’Ｂを介し、同ビット線対ＢＩＴｊ’およびＢＩＴｊ’Ｂに接続されたｍ＋１個のメモリセルのうち行アドレスに基づいて選択された１個のメモリセルに対して書込データ（ここでは第０ビット）を書き込む。また、リードアクセス時には、センスアンプ４００が、このようにしてグローバルビット線対ＤＬおよびＤＬＢに接続されたビット線対ＢＩＴｊ’およびＢＩＴｊ’Ｂを介し、同ビット線対ＢＩＴｊ’およびＢＩＴｊ’Ｂに接続されたｍ＋１個のメモリセルのうち行アドレスに基づいて選択された１個のメモリセルからデータ（ここでは第０ビット）を読み出し、入出力バッファ５００に出力する。
以上、第０ビットの記憶に関連した部分の構成のみを説明したが、他の第１〜第１５ビットの記憶に関連した部分の構成も同様である。
【００２１】
図３はＳＲＡＭセルアレイ１００における１個のメモリセルの具体的な構成例を示す回路図である。この図３において、ＢＬおよびＢＬＢは、図２におけるビット線対ＢＩＴｊおよびＢＩＴｊＢ（ｊ＝０〜ｎ）の中のいずれかのビット線対であり、ＷＬは図２における行選択電圧ＷＬｉ（ｉ＝０〜ｍ）の中のいずれかの行選択電圧である。
【００２２】
図３に示すように、メモリセルは、ＰチャネルトランジスタＰ１およびＰ２と、ＮチャネルトランジスタＮ１、Ｎ２、Ｔａ１およびＴａ２とを有している。ここで、ＰチャネルトランジスタＰ１およびＮチャネルトランジスタＮ１は、高電位側電源ＶＤＤおよび低電位側電源ＶＳＳ間に直列に介挿されており、ＣＭＯＳインバータを構成している。ＰチャネルトランジスタＰ２およびＮチャネルトランジスタＮ２も、高電位側電源ＶＤＤおよび低電位側電源ＶＳＳ間に直列に介挿されており、ＣＭＯＳインバータを構成している。これらのＣＭＯＳインバータは、互いに相手の出力信号を各々に対する入力信号としており、フリップフロップを構成している。ＮチャネルトランジスタＴａ１は、ビット線ＢＬとＰチャネルトランジスタＰ１およびＮチャネルトランジスタＮ１の両ドレインの接続点との間に介挿されている。また、ＮチャネルトランジスタＴａ２は、ビット線ＢＬＢとＰチャネルトランジスタＰ２およびＮチャネルトランジスタＮ２の両ドレインの接続点との間に介挿されている。これらのＮチャネルトランジスタＴａ１およびＴａ２は、ライトアクセス時およびリードアクセス時に、ワード線を介してゲートにＨレベルの行選択電圧ＷＬが与えられることによりＯＮとなり、ビット線ＢＬとビット線ＢＬＢをトランジスタＰ１およびＮ１の共通接続点とトランジスタＰ２およびＮ２の共通接続点に各々接続するトランスファゲートとして働く。
【００２３】
このメモリセルに対するライトアクセスは、次のようにして行われる。
（１）図１および図２に示すカラムデコーダ３００が当該メモリセルの属する列に対応したビット線対をカラムゲート７００を介して書込回路６００に接続する。
（２）図１および図２に示す書込回路６００が、書込データ“１”／“０”に応じた正逆２相のビット信号を、カラムゲート７００を介して接続されたビット線対ＢＬおよびＢＬＢに出力する。さらに詳述すると、書込回路６００は、書込データが“１”である場合は、Ｈレベルの正相ビット信号をビット線ＢＬに、Ｌレベルの逆相ビット信号をビット線ＢＬＢに出力し、書込データが“０”である場合は、Ｌレベルの正相ビット信号をビット線ＢＬに、Ｈレベルの逆相ビット信号をビット線ＢＬＢに出力する。
（３）図１および図２に示すロウデコーダ２００が当該メモルセルに対する行選択電圧ＷＬをＨレベルとし、その後、Ｌレベルに戻す。これにより、トランジスタＰ１およびＮ１の両ドレインの接続点の電位がビット線ＢＬの電位となるとともに、トランジスタＰ２およびＮ２の両ドレインの接続点の電位がビット線ＢＬＢの電位となり、その後、この状態が当該メモリセルにおいて維持される。
【００２４】
一方、メモリセルに対するリードアクセスは、次のようにして行われる。
（１）図１および図２に示すカラムデコーダ３００が当該メモリセルの属する列に対応したビット線対をカラムゲート７００を介してグローバルビット線対ＤＬおよびＤＬＢに接続する。
（２）図示しないプリチャージ回路が、グローバルビット線対ＤＬおよびＤＬＢと、カラムゲート７００を介してグローバルビット線対ＤＬおよびＤＬＢに接続されたビット線対ＢＬおよびＢＬＢにプリチャージ電位を与える。
（３）図１および図２に示すロウデコーダ２００が当該メモルセルに対する行選択電圧ＷＬをＨレベルとし、当該メモリセルのトランジスタＴａ１およびＴａ２をＯＮにする。ここで、当該メモリセルが“１”を記憶している場合には、トランジスタＮ１がＯＦＦ、トランジスタＮ２がＯＮとなっているため、ビット線ＢＬＢおよびグローバルビット線ＤＬＢの電位がプリチャージ電位から低下する。一方、当該メモリセルが“０”を記憶している場合には、トランジスタＮ１がＯＮ、トランジスタＮ２がＯＦＦとなっているため、ビット線ＢＬおよびグローバルビット線ＤＬの電位がプリチャージ電位から低下する。
（４）図１および図２に示すセンスアンプ４００が、グローバルビット線ＤＬおよびＤＬＢ間の電位差を差動増幅することにより、当該メモリセルの記憶データに対応した信号Ｄｏｕｔを出力する。
【００２５】
以上説明したメモリセルに対するアクセス動作には、メモリセルを構成する各トランジスタのパラメータまたは電気的特性、具体的には各トランジスタの閾値電圧Ｖｔ、相互コンダクタンスｇｍ、モビリティμ、あるいはベータ値βのばらつきが影響を与える。また、トランジスタＴａ１、Ｔａ２は、ソースおよびドレインの両方が固定されていないので、これらのトランジスタのバックゲートバイアス特性のばらつきがメモリセルに対するアクセスの動作に影響を与える。
【００２６】
ＳＲＡＭの各部の特性のうちトランジスタの特性ばらつき（プロセスパラメータの変動に起因した特性ばらつき）の影響を受けやすい特性として、メモリセルのＳＮＭがある。  図４は、ＳＮＭの測定方法の一例を示す図である。また、図５（ａ）〜（ｄ）は、ＳＮＭの測定結果を例示するものである。この図５（ａ）〜（ｄ）において、横軸はトランジスタＰ１およびＮ１の共通接続点の電圧Ｖ０を示し、縦軸はトランジスタＰ２およびＮ２の共通接続点の電圧Ｖ１を示す。
【００２７】
図４に例示する測定方法では、図３に示すメモリセルにおいて、ＳＲＡＭの高電位側電源電圧ＶＤＤを１．０Ｖ、ＰチャネルトランジスタＰ１およびＰ２が属するＮウェルの電圧を１．０Ｖ、低電位側電源電圧ＶＳＳを０Ｖ、ＮチャネルトランジスタＮ１、Ｎ２が属するＰウェルの電圧を０Ｖ、ワード線ＷＬに対する行選択電圧を電源電圧ＶＤＤと同じ電圧、トランスファゲートとしてのＮチャネルトランジスタＴａ１、Ｔａ２が属するＰウェルの電圧を０Ｖとし、測定１および２を行う。ここで、測定１では、ビット線ＢＬを開放状態とし、ビット線ＢＬＢを電源電圧ＶＤＤと同じ電圧に固定し、トランジスタＰ１およびＮ１の両ドレインの接続点の電圧Ｖ０を０ＶからＶＤＤ（図４の例では１．０Ｖ）まで上昇させたときのトランジスタＰ２およびＮ２の共通接続点の電圧Ｖ１の変化を観測する。図５（ａ）〜（ｄ）における破線は、この測定１において得られた電圧Ｖ０の変化に応じた電圧Ｖ１の変化の様子を示すものである。また、測定２では、ビット線ＢＬＢを開放状態とし、ビット線ＢＬを電源電圧ＶＤＤと同じ電圧に固定し、トランジスタＰ２およびＮ２の両ドレインの接続点の電圧Ｖ１を０ＶからＶＤＤ（図４の例では１．０Ｖ）まで上昇させたときのトランジスタＰ１およびＮ１の共通接続点の電圧Ｖ０の変化を観測する。図５（ａ）および（ｃ）における実線は、この測定２において得られた電圧Ｖ１の変化に応じた電圧Ｖ０の変化の様子を示すものである。
【００２８】
図５（ａ）〜（ｄ）において破線の曲線および実線の曲線は各々バタフライ曲線と呼ばれる。これらの２本のバタフライ曲線は、途中で互いに交差して、上下および左右の位置関係が入れ替わる。そして、図５（ａ）〜（ｄ）の各々には、破線のバタフライ曲線と実線のバタフライ曲線との間に挟まれた２つの領域内に各々収まる２個の正方形が描かれているが、この正方形の大きさがＳＮＭの大きさである。さらに詳述すると、破線のバタフライ曲線が右上、実線のバタフライ曲線が左下となる領域における両バタフライ曲線間の正方形は、トランジスタＰ１およびＮ１の両ドレインの接続点の電圧Ｖ０を上昇させるようなノイズが発生するとき、メモリセルの記憶内容を反転させないノイズレベルの許容値を示すＳＮＭ（以下、便宜上、第１のＳＮＭという）である。また、実線のバタフライ曲線が右上、破線のバタフライ曲線が左下となる領域における両バタフライ曲線間の正方形は、トランジスタＰ２およびＮ２の両ドレインの接続点の電圧Ｖ１を上昇させるようなノイズが発生するとき、メモリセルの記憶内容を反転させないノイズレベルの許容値を示すＳＮＭ（以下、便宜上、第２のＳＮＭという）である。
【００２９】
図５（ａ）および（ｃ）は、ＳＲＡＭの電源電圧ＶＤＤを１．０ＶとしたときのＳＮＭ特性を各々例示している。図５（ａ）に示す例では、メモリセルを構成する各トランジスタのベータ値βや閾値電圧Ｖｔのバランスが取れており、第１のＳＮＭおよび第２のＳＮＭが同程度であり、かつ、いずれも十分な大きさとなっている。従って、このメモリセルでは、安定したライトアクセスおよびリードアクセスが可能である。
【００３０】
ところが、バタフライ曲線は、トランジスタＰ１、Ｎ１、Ｐ２、Ｎ２の各々のベータ値のバランスや閾値電圧のバランスに左右される。例えば図５（ａ）において、トランジスタＰ２とベータ値βｐのトランジスタＮ２のベータ値βｎとのベータレシオβｐ／βｎが高くなると、破線のバタフライ曲線は右上方向に張り出す。逆にこのベータレシオβｐ／βｎが低くなると、破線のバタフライ曲線は、左下方向に退行する。また、トランジスタＮ２と閾値電圧Ｖｔｎが増加して、トランジスタＰ２の閾値電圧Ｖｔｐが減少すると、破線のバタフライ曲線が急激に立ち下がる電圧Ｖ０が高くなる。逆にトランジスタＮ２と閾値電圧Ｖｔｎが減少して、トランジスタＰ２の閾値電圧Ｖｔｐが増加すると、破線のバタフライ曲線が急激に立ち下がる電圧Ｖ０は低くなる。
【００３１】
また、電圧Ｖ０を０ＶからＶＤＤまで上昇させる過程において、トランジスタＮ２がＯＮするとき、このトランジスタＮ２にトランジスタＴａ２を介して電流が流れ込むため、電圧Ｖ１はＶＳＳレベル（０Ｖ）まで下がり切らず、ＶＳＳレベルから浮く。仮にトランジスタＴａ２を介して流れ込む電流が一定である場合、このときの電圧Ｖ１のＶＳＳレベルからの浮きは、トランジスタＮ２の閾値電圧Ｖｔｎが高いほど、あるいはトランジスタＮ２のベータ値βｎが低いほど大きくなる。
【００３２】
このように破線のバタフライ曲線は、トランジスタＰ２、Ｎ２の閾値電圧やベータ値の変化の影響を受ける。一方、実線のバタフライ曲線は、主にトランジスタＰ１、Ｎ１のベータ値のバランス、閾値電圧のバランスの変化の影響を受ける。このようにバタフライ曲線が各トランジスタの閾値電圧やベータ値の変化の影響を受けるため、第１および第２のＳＮＭも、各トランジスタの閾値電圧やベータ値の変化の影響を受けることとなる。
【００３３】
図５（ｃ）に示す例では、メモリセルを構成する各トランジスタの閾値電圧Ｖｔまたはベータ値間にアンバランスが生じており、第１のＳＮＭは十分な大きさがあるが、第２のＳＮＭがやや小さくなっている。
【００３４】
このようにメモリセルを構成する各トランジスタの特性（具体的には閾値電圧ＶＴやベータ値）がばらつくと、これに起因して第１および第２のＳＮＭの各々の大きさにばらつきが生じる。しかしながら、ＳＲＡＭの電源電圧ＶＤＤが１．０Ｖと高い場合には、メモリセルを構成する各トランジスタの特性ばらつきの第１および第２のＳＮＭへの影響の度合いは比較的小さい。このため、第１および第２のＳＮＭの両方が十分な大きさとなるように、メモリセルを構成する各トランジスタの特性ばらつきを抑えることは比較的容易である。
【００３５】
ところが、ＳＲＡＭの電源電圧ＶＤＤが小さくなると、メモリセルを構成する各トランジスタの特性ばらつきの第１および第２のＳＮＭに対する影響の度合いが大きくなる。図５（ｂ）および（ｄ）はその例を示すものである。この図５（ｂ）および（ｄ）の例では、ＳＲＡＭの電源電圧ＶＤＤを０．５Ｖとしている。図５（ｂ）に示す例では、電源電圧ＶＤＤが０．５Ｖであるため、第１および第２のＳＮＭはかなり小さなものとなるが、メモリセルを構成する各トランジスタの特性のバランスが取れているため、第１および第２のＳＮＭは、正常なライトアクセスおよびリードアクセスを可能ならしめる大きさとなっている。ところが、図５（ｄ）に示す例では、メモリセルを構成する各トランジスタの特性に微妙なアンバランスがあり、その影響により第２のＳＮＭが殆どなくなっている。このように動作マージンが不足した状態ではライトアクセスおよびリードアクセスに支障が生じる。
【００３６】
このようにＳＲＡＭの電源電圧ＶＤＤが小さくなると、トランジスタの特性ばらつきのＳＮＭへの影響の度合いが大きくなり、トランジスタの特性の理想状態から微妙なずれにより、十分な大きさの第１のＳＮＭおよび第２のＳＮＭが得られなくなり、動作不良が発生し易くなる。このため、従来はＳＲＡＭの電源電圧ＶＤＤを０．５Ｖにすると、もはや正常な動作を保証し得なかった。以下説明する各実施形態はこの問題を解決するものである。
【００３７】
＜第１実施形態＞
図６はこの発明の第１実施形態であるＳＲＡＭの構成を示す回路図である。本実施形態によるＳＲＡＭでは、前掲図２における行選択回路２００−ｉ（ｉ＝０〜ｍ）が行選択回路２６０−ｉ（ｉ＝０〜ｍ）に置き換えられている。これらの行選択回路２６０−ｉ（ｉ＝０〜ｍ）は、行選択電圧ＷＬｉ（ｉ＝０〜ｍ）を出力する機能の他、各行毎に、各行に対する高電位側電源電圧を制御することにより、アクセス対象であるメモリセルが属する行に対する行選択電圧ＷＬｉをアクティブレベルとするときに、当該行に属する各メモリセルに対する電源電圧を他の行に対する電源電圧よりも増加させる電源電圧制御手段としての機能を備えている。
【００３８】
さらに詳述すると、全メモリセルＭｉｊ（ｉ＝０〜ｍ、ｊ＝０〜ｎ）においてＮチャネルトランジスタＮ１およびＮ２（図３参照）の両ソースと、ＮチャネルトランジスタＮ１およびＮ２の形成されるＰ型半導体基板には低電位側電源電圧ＶＳＳ（この例ではＶＳＳ＝０Ｖ）が与えられる。また、全メモリセルＭｉｊ（ｉ＝０〜ｍ、ｊ＝０〜ｎ）においてＰチャネルトランジスタＰ１およびＰ２（図３参照）の形成されるＮウェルには第１の高電位側電源電圧ＶＤＤが与えられる。そして、各行ｉにおいて、その行ｉに属する全てのメモリセルＭｉｊ（ｊ＝０〜ｎ）のＰチャネルトランジスタＰ１およびＰ２の両ソースは、その行ｉに対応した行選択回路２６０−ｉに接続されている。そして、各行選択回路２６０−ｉ（ｉ＝０〜ｍ）には、高電位側電源電圧として、第１の高電位側電源電圧ＶＤＤと、これよりも高い第２の高電位側電源電圧ＶＤＰが与えられるとともに、第１の高電位側電源電圧ＶＤＤよりも低い低電位側電源電圧ＶＳＳ（＝０Ｖ）が与えられる。ここで、電源電圧ＶＤＤは例えば０．５Ｖ、電源電圧ＶＤＰは例えば０．８Ｖである。
【００３９】
任意の行ｉに対応した行選択回路２６０−ｉは、第１の高電位側電源電圧ＶＤＤまたは第２の高電位側電源電圧ＶＤＰを選択し、当該行ｉの各メモリセルに対する高電位側電源電圧ＶＤＤＣｉとして出力する高電位側電源切り換え回路を含む。そして、行アドレスが行ｉを示さない場合、行ｉに対応した行選択回路２６０−ｉは、行ｉに対する行選択電圧ＷＬｉを非アクティブレベル（低電位側電源電圧ＶＳＳである０Ｖ）とし、かつ、行ｉに属する全メモリセルＭｉｊ（ｊ＝０〜ｎ）のＰチャネルトランジスタＰ１およびＰ２の各ソースに与える高電位側電源電圧ＶＤＤＣｉを高電位側切り換え回路により第１の高電位側電源電圧ＶＤＤとする。これに対し、行アドレスが行ｉを示す場合、行ｉに対応した行選択回路２６０−ｉは、行ｉに対する行選択電圧ＷＬｉをアクティブレベル、より具体的には電源電圧ＶＤＰのレベルとし、かつ、この行選択電圧ＷＬｉ＝ＶＤＰを出力する期間、行ｉの全メモリセルＭｉｊ（ｊ＝０〜ｎ）のＰチャネルトランジスタＰ１およびＰ２の各ソース（図３参照）に与える高電位側電源電圧ＶＤＤＣｉを高電位側切り換え回路により第２の高電位側電源電圧ＶＤＰとする。
【００４０】
なお、行アドレスが示す行ｉに対応した各メモリセルＭｉｊ（ｊ＝０〜ｎ）では、ＰチャネルトランジスタＰ１およびＰ２の各ソースと、ＰチャネルトランジスタＰ１およびＰ２が属するＮウェルとの間に介在する寄生ダイオードにＶＤＰ−ＶＤＤ＝０．８Ｖ−０．５Ｖ＝０．３Ｖの順方向電圧が加わるが、この程度の順方向電圧であれば寄生ダイオードがＯＮしないため何ら問題は生じない。また、ＰチャネルトランジスタＰ１およびＰ２が属するＮウェルの電位を第２の高電位側電源電圧ＶＤＰとすれば、非アクティブとなる行に属するメモリセルのＰチャネルトランジスタＰ１およびＰ２には、０．３Ｖのバックゲート電圧が印加されることになり、オフリークを低減することができる。
【００４１】
図７は本実施形態における行選択回路２６０−ｉの構成例を示す回路図である。図７において、ＮＡＮＤゲート２６１は、行アドレスが当該行選択回路２６０−ｉに対応付けられた行を示すときにアクティブレベル（Ｌレベル＝ＶＳＳ＝０Ｖ）の信号を出力し、一致しないとき非アクティブレベル（Ｈレベル＝ＶＤＤ＝０．５Ｖ）の信号を出力するアドレス判定回路である。高電位側レベルシフタ２６２は、このアドレス判定回路としてのＮＡＮＤゲート２６１の出力信号の論理を反転し、かつ、レベルシフトを行って出力する回路であり、Ｌレベルとして低電位側電源電圧ＶＳＳである０Ｖを、Ｈレベルとして第２の高電位側電源電圧ＶＤＰである０．８Ｖを出力する。この高電位側レベルシフタ２６２の出力信号が行ｉの全メモリセルＭｉｊ（ｉ＝０〜ｍ、ｊ＝０〜ｎ）に対する行選択電圧ＷＬとなる。インバータ２６３は、高電位側レベルシフタ２６２が出力する行選択電圧ＷＬの論理を反転して出力する回路であり、Ｌレベルとして０Ｖを、Ｈレベルとして第２の高電位側電源電圧ＶＤＰである０．８Ｖを出力する。
【００４２】
Ｐチャネルトランジスタ２６４および２６５は、高電位側切り換え回路を構成している。ここで、Ｐチャネルトランジスタ２６４は、ソースに第１の高電位側電源電圧ＶＤＤが与えられ、ゲートには行選択電圧ＷＬが与えられる。また、Ｐチャネルトランジスタ２６５は、ソースが電源ＶＤＰに接続され、ゲートにはインバータ２６３の出力信号が与えられる。Ｐチャネルトランジスタ２６４および２６５が形成されたＮウェルには、第２の高電位側電源電圧ＶＤＰが与えられる。そして、Ｐチャネルトランジスタ２６４および２６５は各々のドレイン同士が共通接続されている。このＰチャネルトランジスタ２６４および２６５のドレイン同士の接続点の電圧が行ｉの全メモリセルＭｉｊ（ｉ＝０〜ｍ、ｊ＝０〜ｎ）に対する高電位側電源電圧ＶＤＤＣとなる。
【００４３】
この構成によれば、行選択電圧ＷＬが非アクティブレベル（Ｌレベル＝ＶＳＳ＝０Ｖ）となるときには、Ｐチャネルトランジスタ２６４がＯＮ、Ｐチャネルトランジスタ２６５がＯＦＦとなり、行ｉの全メモリセルに対する高電位側電源電圧ＶＤＤＣとして、第１の高電位側電源電圧ＶＤＤである０．５Ｖが出力される。これに対し、行選択電圧ＷＬがアクティブレベル（Ｈレベル＝ＶＤＰ＝０．８Ｖ）となるときには、Ｐチャネルトランジスタ２６４がＯＦＦ、Ｐチャネルトランジスタ２６５がＯＮとなり、行ｉの全メモリセルに対する高電位側電源電圧ＶＤＤＣとして、第２の高電位側電源電圧ＶＤＰである０．８Ｖが出力される。
【００４４】
図８は図７における高電位側レベルシフタ２６２の構成例を示す回路図である。このレベルシフタ２６２は、Ｎチャネルトランジスタ２６６および２６８とＰチャネルトランジスタ２６７および２６９とにより構成されている。ここで、Ｎチャネルトランジスタ２６６は、ソースに低電位側電源電圧ＶＳＳが与えられ、ゲートに図７におけるＮＡＮＤゲート２６１（アドレス判定回路）の出力信号が与えられる。Ｐチャネルトランジスタ２６７は、ドレインがＮチャネルトランジスタ２６６のドレインに接続され、ソースに第２の高電位側電源電圧ＶＤＰが与えられる。このＮチャネルトランジスタ２６６とＰチャネルトランジスタ２６７のドレイン同士の接続点が行選択電圧ＷＬを出力するノードとなっている。Ｎチャネルトランジスタ２６８は、ゲートに第１の高電位側電源電圧ＶＤＤが与えられており、図７におけるＮＡＮＤゲート２６１（アドレス判定回路）の出力信号をＰチャネルトランジスタ２６７のゲートに供給するトランスファゲートとして機能する。Ｐチャネルトランジスタ２６９は、ソースに第２の高電位側電源電圧ＶＤＰが与えられ、ドレインがＰチャネルトランジスタ２６７のゲートに接続され、ゲートには行選択電圧ＷＬが与えられる。
【００４５】
この構成において、アドレス判定回路であるＮＡＮＤゲート２６１の出力信号が非アクティブレベル（ＶＤＤ）であるとき、Ｎチャネルトランジスタ２６６がＯＮとなることから、Ｐチャネルトランジスタ２６９がＯＮとなり、Ｐチャネルトランジスタ２６７をＯＦＦさせる。このため、行選択電圧ＷＬは非アクティブレベル（ＶＳＳ）となる。一方、ＮＡＮＤゲート２６１の出力信号がアクティブレベル（ＶＳＳ）になると、Ｎチャネルトランジスタ２６６がＯＦＦ、Ｐチャネルトランジスタ２６７がＯＮとなり、行選択電圧ＷＬはアクティブレベル、すなわち、第２の高電位側電源電圧ＶＤＰとなる。そして、行選択電圧ＷＬが第２の高電位側電源電圧ＶＤＰとなることによりＰチャネルトランジスタ２６９がＯＦＦになる。このように図８に示すレベルシフタ２６２では、ＮＡＮＤゲート２６１の出力信号の論理が反転されて出力され、かつ、Ｌレベルとして０Ｖが、ＨレベルとしてＶＤＰ＝０．８Ｖが出力される。
【００４６】
図９は本実施形態において第２の高電位側電源電圧ＶＤＰを発生する電源回路の構成を示す回路図である。図９において、昇圧回路としてのチャージポンプ回路５１は、電源電圧ＶＤＤを昇圧して出力する。オペアンプ５２ａは、このチャージポンプ５１によって昇圧された電圧を電源電圧として動作するオペアンプである。このオペアンプ５２ａの正相入力端子にはバンドギャップリファレンス等の基準電圧源により発生された基準電圧ＶＲＥＦが与えられる。また、オペアンプ５２ａの出力端子と低電位側電源ＶＳＳ（＝０Ｖ）との間には抵抗Ｒ２およびＲ１からなる分圧回路が介挿されている。そして、この抵抗Ｒ１およびＲ２の共通接続点から得られる分圧出力がオペアンプ５２ａの逆相入力端子に帰還される。この構成によれば、抵抗Ｒ２およびＲ１の共通接続点の電圧を基準電圧ＶＲＥＦに一致させる負帰還制御が行われ、オペアンプ５２ａから｛（Ｒ２＋Ｒ１）／Ｒ１｝ＶＲＥＦなる昇圧電圧が得られる。この昇圧電圧｛（Ｒ２＋Ｒ１）／Ｒ１｝ＶＲＥＦが上述した第２の高電位側電源電圧ＶＤＰとして利用される。
以上が本実施形態の構成の詳細である。
【００４７】
本実施形態によれば、あるメモリセルへのライトアクセス時またはリードアクセス時、そのメモリセルが属する行に対する行選択電圧ＷＬがＷＬ＝ＶＤＰとされるとともに、その行の全メモリセルに対する電源電圧（図３に示すＰチャネルＰ１およびＰ２の両ソースと、ＮチャネルトランジスタＮ１およびＮ２の両ソースとの間の電源電圧）が電源電圧ＶＤＤよりも高い電源電圧ＶＤＰとされる。従って、ＳＲＡＭに与えられる電源電圧ＶＤＤが低い状況においても、正常なライトアクセスおよびリードアクセスが可能となる。一方、あるメモリセルへのライトアクセス時またはリードアクセス時、アクセス対象であるメモリセルが属する行以外の各行の全メモリセルに対しては電源電圧ＶＤＤが供給される。従って、それらの行の各メモリセルでは、正常に記憶情報の保持が行われる。
【００４８】
なお、本実施形態では、第２の高電位側電源電圧ＶＤＰをＳＲＡＭに内蔵された昇圧回路により発生したが、ＳＲＡＭに専用電源端子を設け、ＳＲＡＭ外部からこの専用電源端子を介して行選択回路２６０−ｉ（ｉ＝０〜ｍ）に第２の高電位側電源電圧ＶＤＰを供給するようにしてもよい。
【００４９】
＜第２実施形態＞
図１０はこの発明の第２実施形態であるＳＲＡＭの構成を示す回路図である。本実施形態によるＳＲＡＭでは、前掲図２における行選択回路２００−ｉ（ｉ＝０〜ｍ）が行選択回路２７０−ｉ（ｉ＝０〜ｍ）に置き換えられている。これらの行選択回路２７０−ｉ（ｉ＝０〜ｍ）は、行選択電圧ＷＬｉ（ｉ＝０〜ｍ）を出力する機能の他、各行毎に、各行に対する低電位側電源電圧を制御することにより、アクセス対象であるメモリセルが属する行に対する行選択電圧ＷＬｉをアクティブレベルとするときに、当該行に属する各メモリセルに対する電源電圧を他の行に対する電源電圧よりも増加させる電源電圧制御手段としての機能を備えている。
【００５０】
さらに詳述すると、全メモリセルＭｉｊ（ｉ＝０〜ｍ、ｊ＝０〜ｎ）においてＰチャネルトランジスタＰ１およびＰ２（図３参照）の両ソースと、ＰチャネルトランジスタＰ１およびＰ２の形成されるＮウェルは高電位側電源ＶＤＤ＝０．５Ｖに接続される。また、全メモリセルＭｉｊ（ｉ＝０〜ｍ、ｊ＝０〜ｎ）においてＮチャネルトランジスタＮ１およびＮ２（図３参照）の形成されるＰ型半導体基板には第１の低電位側電源電圧ＶＳＳが与えられる。そして、各行ｉにおいて、その行ｉに属する全てのメモリセルＭｉｊ（ｊ＝０〜ｎ）のＮチャネルトランジスタＮ１およびＮ２の両ソースは、その行ｉに対応した行選択回路２７０−ｉに接続されている。一方、各行選択回路２７０−ｉ（ｉ＝０〜ｍ）には、低電位側電源電圧として、第１の低電位側電源電圧ＶＳＳとこれよりも電位の低い第２の低電位側電源電圧ＶＳＰが与えられるともに、第１の低電位側電源電圧ＶＳＳよりも電位の高い高電位側電源電圧ＶＤＤ＝０．５が与えられる。ここで、電源電圧ＶＳＳは例えば０Ｖ、電源電圧ＶＳＰは例えば−０．３Ｖである。
【００５１】
任意の行ｉに対応した行選択回路２７０−ｉは、第１の低電位側電源電圧ＶＳＳまたは第２の低電位側電源電圧ＶＳＰを選択し、当該行ｉの各メモリセルに対する低電位側電源電圧ＶＳＳＣｉとして出力する低電位側電源切り換え回路を含む。行アドレスが行ｉを示さない場合には、行ｉに対する行選択電圧ＷＬｉを非アクティブレベル（Ｌレベル）とし、かつ、行ｉに属する全メモリセルＭｉｊ（ｊ＝０〜ｎ）のＮチャネルトランジスタＮ１およびＮ２の各ソースに与える低電位側電源電圧ＶＳＳＣｉを低電位側電源切り換え回路により第１の低電位側電源電圧ＶＳＳとする。これに対し、行アドレスが行ｉを示す場合、行ｉに対応した行選択回路２６０−ｉは、行ｉに対する行選択電圧ＷＬｉをアクティブレベル（Ｈレベル＝ＶＤＤ）とし、かつ、この行選択電圧ＷＬｉ＝ＶＤＤを出力する期間、行ｉに属する全メモリセルＭｉｊ（ｊ＝０〜ｎ）のＮチャネルトランジスタＮ１およびＮ２の各ソース（図３参照）に与える低電位側電源電圧ＶＳＳＣｉを低電位側電源切り換え回路により第２の低電位側電源電圧ＶＳＰとする。
【００５２】
なお、行アドレスが示す行ｉに対応した各メモリセルＭｉｊ（ｊ＝０〜ｎ）では、ＮチャネルトランジスタＮ１およびＮ２の各ソースと、ＮチャネルトランジスタＮ１およびＮ２が属するＰ型半導体基板との間に介在する寄生ダイオードにＶＳＳ−ＶＳＰ＝０Ｖ−（−０．３Ｖ）＝０．３Ｖの順方向電圧が加わるが、この程度の順方向電圧であれば寄生ダイオードがＯＮしないため何ら問題は生じない。また、後述するトリプルウェル構造の採用により、メモリセルのＰウェルを他の周辺回路（デコーダ等）のＰウェルと分離して、最も低い電位であるＶＳＰに設定すれば、非アクティブとなる行に属するメモリセルのＮチャネルトランジスタＮ１およびＮ２には、０．３Ｖのバックゲート電圧が印加され、オフリークを低減することができる。
【００５３】
図１１（ａ）および（ｂ）は各々本実施形態における行選択回路２７０−ｉの構成例を示す回路図である。図１１（ａ）に示す例において、ＮＡＮＤゲート２７１は、行アドレスが当該行選択回路２７０−ｉに対応付けられた行を示すときにアクティブレベル（Ｌレベル＝ＶＳＳ＝０Ｖ）の信号を出力し、一致しないとき非アクティブレベル（Ｈレベル＝ＶＤＤ＝０．５Ｖ）の信号を出力するアドレス判定回路である。インバータ２７２は、このＮＡＮＤゲート２７１の出力信号の論理を反転して出力する回路であり、ＬレベルとしてＶＳＳ＝０Ｖを、ＨレベルとしてＶＤＤ＝０．５Ｖを出力する。このインバータ２７２の出力信号が行ｉの全メモリセルＭｉｊ（ｉ＝０〜ｍ、ｊ＝０〜ｎ）に対する行選択電圧ＷＬとなる。
【００５４】
Ｎチャネルトランジスタ２７３および２７４は、低電位側電源切り換え回路を構成している。ここで、Ｎチャネルトランジスタ２７４は、ソースに第１の低電位側電源電圧ＶＳＳが与えられ、ゲートにはアドレス判定回路であるＮＡＮＤゲート２７１の出力信号が与えられる。また、Ｎチャネルトランジスタ２７３は、ソースに第２の低電位側電源電圧ＶＳＰが与えられ、ゲートにはインバータ２７２の出力信号が与えられる。Ｎチャネルトランジスタ２７３および２７４は、第２の低電位側電源電圧ＶＳＰに固定されたＰウェルに形成されており、各々のドレイン同士は共通接続されている。このＮチャネルトランジスタ２７３および２７４のドレイン同士の接続点の電圧が行ｉの全メモリセルＭｉｊ（ｉ＝０〜ｍ、ｊ＝０〜ｎ）に対する低電位側電源電圧ＶＳＳＣとなる。
【００５５】
なお、本実施形態によるＳＲＡＭでは、Ｐ型半導体基板にＮウェルを形成し、このＮウェル内にＰウェルを形成し、このＰウェル内にＮチャネルトランジスタ２７３および２７４を形成している。このトリプルウェル構造の採用により、Ｎチャネルトランジスタ２７３および２７４の属するＰウェルをＰ型半導体基板から絶縁分離することができる。
【００５６】
図１１（ａ）に示す構成によれば、ＮＡＮＤゲート２７１の出力信号が非アクティブレベル（Ｈレベル＝ＶＤＤ）となって、行選択電圧ＷＬが非アクティブレベル（Ｌレベル＝ＶＳＳ＝０Ｖ）となるとき、Ｎチャネルトランジスタ２７４はＯＮとなる。また、この例ではＮチャネルトランジスタ２７３および２７４の閾値電圧は０．３Ｖよりも高く、行選択電圧ＷＬが非アクティブレベル（Ｌレベル＝ＶＳＳ＝０Ｖ）となるときにはＯＦＦとなる。このため、行ｉの全メモリセルに対する電源電圧ＶＳＳＣとして、電源電圧ＶＳＳ＝０Ｖが出力される。これに対し、ＮＡＮＤゲート２７１の出力信号がアクティブレベル（Ｌレベル＝ＶＳＳ＝０Ｖ）となって、行選択電圧ＷＬがアクティブレベル（Ｈレベル＝ＶＤＤ＝０．５Ｖ）となるとき、Ｎチャネルトランジスタ２７３がＯＮ、Ｎチャネルトランジスタ２７４がＯＦＦとなり、行ｉの全メモリセルに対する電源電圧ＶＳＳＣとして、電源電圧ＶＳＰ＝−０．３Ｖが出力される。
【００５７】
図１１（ａ）に示す構成において、Ｎチャネルトランジスタ２７３のソースには第２の低電位側電源電圧ＶＳＰ＝−０．３Ｖが与えられているので、Ｎチャネルトランジスタ２７３の閾値電圧が０．３Ｖよりも低いと、行選択電圧ＷＬが０ＶとなるときにＮチャネルトランジスタ２７３がＯＦＦせず、アドレス判定回路であるＮＡＮＤゲート２７１の出力信号が０ＶになるときにＮチャネルトランジスタ２７３がＯＦＦしない問題が発生し得る。図１１（ｂ）に示す構成では、この問題を解決すべく、図１１（ａ）におけるインバータ２７１が低電位側レベルシフタ２７５に置き換えられている。この低電位側レベルシフタ２７５は、ＮＡＮＤゲート２７１の出力信号の論理を反転し、かつ、レベルシフトを行って出力する回路であり、Ｈレベルとして高電位側電源電圧ＶＤＤを、Ｌレベルとして第２の低電位側電源電圧ＶＳＰを出力する。
【００５８】
図１２は図１１（ｂ）における低電位側レベルシフタ２７５の構成例を示す回路図である。この低電位側レベルシフタ２７５は、Ｐチャネルトランジスタ２７６および２７８とＮチャネルトランジスタ２７７および２７９とにより構成されている。ここで、Ｐチャネルトランジスタ２７６は、ソースに高電位側電源電圧ＶＤＤが与えられ、ゲートにアドレス判定回路であるＮＡＮＤゲート２７１（図１１（ｂ）参照）の出力信号が与えられる。Ｎチャネルトランジスタ２７７は、ドレインがＰチャネルトランジスタ２７６のドレインに接続され、ソースに第２の低電位側電源電圧ＶＳＰが与えられる。このＰチャネルトランジスタ２７６とＰチャネルトランジスタ２７７のドレイン同士の接続点がこの低電位側レベルシフタ２７５の出力信号ＯＵＴを出力するノードとなっており、図１１（ｂ）のＰチャネルトランジスタ２７３のゲートに接続される。Ｐチャネルトランジスタ２７８は、ゲートに第１の低電位側電源電圧ＶＳＳが与えられており、アドレス判定回路であるＮＡＮＤゲート２７１（図１１（ｂ）参照）の出力信号をＮチャネルトランジスタ２７７のゲートに供給するトランスファゲートとして機能する。Ｎチャネルトランジスタ２７９は、ドレインがＮチャネルトランジスタ２７７のゲートに接続され、ソースに第２の低電位側電源電圧ＶＳＰが与えられ、ゲートには低電位側レベルシフタ２７５の出力信号ＯＵＴが与えられる。
【００５９】
この構成において、ＮＡＮＤゲート２７１の出力信号が非アクティブレベル（ＶＤＤ）であるとき、Ｐチャネルトランジスタ２７６がＯＦＦ、Ｎチャネルトランジスタ２７７がＯＮとなり、出力信号ＯＵＴがＶＳＰ＝−０．３Ｖとなる。また、出力信号ＯＵＴがＶＳＰとなることから、Ｎチャネルトランジスタ２７９がＯＦＦとなる。一方、ＮＡＮＤゲート２７１の出力信号がアクティブレベル（ＶＳＳ）になると、Ｐチャネルトランジスタ２７６がＯＮとなることから、Ｎチャネルトランジスタ２７９がＯＮとなり、Ｎチャネルトランジスタ２７７をＯＦＦさせる。この結果、出力信号ＯＵＴはＶＤＤとなる。このように図１２に示すレベルシフタ２７５では、ＮＡＮＤゲート２７１の出力信号の論理が反転されて出力され、かつ、Ｌレベルとして第２の低電位側電源電圧ＶＳＰ＝−０．３Ｖが、Ｈレベルとして高電位側電源電圧ＶＤＤ＝０．５Ｖが出力される。
以上が本実施形態の構成の詳細である。
【００６０】
本実施形態によれば、あるメモリセルへのライトアクセス時またはリードアクセス時、そのメモリセルが属する行に対する行選択電圧ＷＬがＷＬ＝ＶＤＤとされるとともに、その行の全メモリセルに対する低電位側電源電圧が電源電圧ＶＳＳ＝０Ｖよりも低い電源ＶＳＰ＝−０．３Ｖとされ、その行のメモリセルのＰチャネルＰ１およびＰ２の両ソースとＮチャネルトランジスタＮ１およびＮ２の両ソースとの間に電源電圧ＶＤＤ−ＶＳＰ＝０．５Ｖ−（−０．３Ｖ）＝０．８Ｖが供給される。従って、ＳＲＡＭに与えられる電源電圧ＶＤＤ−ＶＳＳが低い状況においても、正常なライトアクセスおよびリードアクセスが可能となる。一方、あるメモリセルへのライトアクセス時またはリードアクセス時、アクセス対象であるメモリセルが属する行以外の各行の全メモリセルに対しては通常の電源電圧ＶＤＤ−ＶＳＳ＝０．５Ｖが供給される。従って、それらの行の各メモリセルでは、正常に記憶情報の保持が行われる。
【００６１】
なお、本実施形態において、第２の低電位側電源電圧ＶＳＰは、ＳＲＡＭに内蔵された昇圧回路により発生させてもよく、ＳＲＡＭ外部から専用の電源端子を介して行選択回路２７０−ｉ（ｉ＝０〜ｍ）に供給するようにしてもよい。また、前掲図１１（ｂ）の行選択回路では、レベルシフタ２７６の出力信号の論理を反転して出力するインバータであって、Ｌレベルとして第２の低電位側電源電圧ＶＳＰをＨレベルとして高電位側電源電圧ＶＤＤを出力するインバータを設け、ＮＡＮＤゲート２７１の出力信号の代わりにこのインバータの出力信号をＮチャネルトランジスタ２７４のゲートに与えてもよい。
【００６２】
＜第３実施形態＞
図１３はこの発明の第３実施形態であるＳＲＡＭの構成を示す回路図である。本実施形態によるＳＲＡＭでは、前掲図２における行選択回路２００−ｉ（ｉ＝０〜ｍ）が行選択回路２８０−ｉ（ｉ＝０〜ｍ）に置き換えられている。これらの行選択回路２８０−ｉ（ｉ＝０〜ｍ）は、行選択電圧ＷＬｉ（ｉ＝０〜ｍ）を出力する機能の他、各行毎に、各行に対する高電位側電源電圧および低電位側電源電圧を制御することにより、アクセス対象であるメモリセルが属する行に対する行選択電圧ＷＬｉをアクティブレベルとするときに、当該行に属する各メモリセルに対する電源電圧を他の行に対する電源電圧よりも増加させる電源電圧制御手段としての機能を備えている。
【００６３】
さらに詳述すると、全メモリセルＭｉｊ（ｉ＝０〜ｍ、ｊ＝０〜ｎ）においてＰチャネルトランジスタＰ１およびＰ２（図３参照）の形成されるＮウェルには第１の高電位側電源ＶＤＤが与えられる。また、全メモリセルＭｉｊ（ｉ＝０〜ｍ、ｊ＝０〜ｎ）においてＮチャネルトランジスタＮ１およびＮ２（図３参照）の形成されるＰ型半導体基板には第１の低電位側電源電圧ＶＳＳが与えられる。そして、各行ｉにおいて、その行ｉに属する全てのメモリセルＭｉｊ（ｊ＝０〜ｎ）のＰチャネルトランジスタＰ１およびＰ２の両ソースと、ＮチャネルトランジスタＮ１およびＮ２の両ソースは、その行ｉに対応した行選択回路２７０−ｉに接続されている。一方、各行選択回路２７０−ｉ（ｉ＝０〜ｍ）には、高電位側電源電圧として、第１の高電位側電源電圧ＶＤＤとこれよりも電位の高い第２の高電位側電源電圧ＶＤＰが与えられるとともに、低電位側電源電圧として、第１の低電位側電源電圧ＶＳＳとこれよりも電位の低い第２の低電位側電源電圧ＶＳＰが与えられる。ここで、第１の高電位側電源電圧ＶＤＤは例えば０．５Ｖ、第２の高電位側電源電圧ＶＤＰは例えば０．８Ｖ、第１の低電位側電源電圧ＶＳＳは例えば０Ｖ、第２の低電位側電源電圧ＶＳＰは例えば−０．３Ｖである。
【００６４】
任意の行ｉに対応した行選択回路２８０−ｉは、第１の高電位側電源電圧ＶＤＤまたは第２の高電位側電源電圧ＶＤＰを選択し、当該行ｉの各メモリセルに対する高電位側電源電圧ＶＤＤＣｉとして出力する高電位側電源切り換え回路と、第１の低電位側電源電圧ＶＳＳまたは第２の低電位側電源電圧ＶＳＰを選択し、当該行ｉの各メモリセルに対する低電位側電源電圧ＶＳＳＣｉとして出力する低電位側電源切り換え回路とを含む。
【００６５】
行アドレスが行ｉを示さない場合には、行ｉに対応した行選択回路２８０−ｉは、行ｉに対する行選択電圧ＷＬｉを非アクティブレベル（Ｌレベル＝ＶＳＳ）とし、かつ、行ｉに属する全メモリセルＭｉｊ（ｊ＝０〜ｎ）のＰチャネルトランジスタＰ１およびＰ２の各ソースに与える高電位側電源電圧ＶＤＤＣｉを高電位側電源切り換え回路により第２の高電位側電源電圧ＶＤＤとし、ＮチャネルトランジスタＮ１およびＮ２の各ソースに与える低電位側電源電圧ＶＳＳＣｉを低電位側電源切り換え回路により第１の低電位側電源電圧ＶＳＳとする。
【００６６】
これに対し、行アドレスが行ｉを示す場合、行ｉに対応した行選択回路２８０−ｉは、行ｉに対する行選択電圧ＷＬｉをアクティブレベル（Ｈレベル）、より具体的には電源電圧ＶＤＰのレベルとし、かつ、この行選択電圧ＷＬｉ＝ＶＤＰを出力する期間、行ｉに属する全メモリセルＭｉｊ（ｊ＝０〜ｎ）のＰチャネルトランジスタＰ１およびＰ２の各ソースに与える高電位側電源電圧ＶＤＤＣｉを高電位側電源切り換え回路により第２の高電位側電源電圧ＶＤＰとし、ＮチャネルトランジスタＮ１およびＮ２の各ソース（図３参照）に与える低電位側電源電圧ＶＳＳＣｉを低電位側電源切り換え回路により第２の低電位側電源電圧ＶＳＰとする。
【００６７】
なお、行アドレスが示す行ｉに対応した各メモリセルＭｉｊ（ｊ＝０〜ｎ）では、ＰチャネルトランジスタＰ１およびＰ２の各ソースと、ＰチャネルトランジスタＰ１およびＰ２が属するＮウェルとの間に介在する寄生ダイオードにＶＤＰ−ＶＤＤ＝０．８Ｖ−０．５Ｖ＝０．３Ｖの順方向電圧が加わるが、この程度の順方向電圧であれば寄生ダイオードがＯＮしないため何ら問題は生じない。また、ＮチャネルトランジスタＮ１およびＮ２の各ソースと、ＮチャネルトランジスタＮ１およびＮ２が属するＰ型半導体基板との間に介在する寄生ダイオードにＶＳＳ−ＶＳＰ＝０Ｖ−（−０．３Ｖ）＝０．３Ｖの順方向電圧が加わるが、この程度の順方向電圧であれば寄生ダイオードがＯＮしないため何ら問題は生じない。また、前述したように、メモリセルのＮウェルをＶＤＰ、ＰウェルをＶＳＰとすれば、非アクティブとなる行に属するメモリセルのＰチャネルトランジスタＰ１およびＰ２、ＮチャネルトランジスタＮ１およびＮ２には、０．３Ｖのバックゲート電圧が印加され、オフリークを低減することができる。
【００６８】
図１４は本実施形態における行選択回路２８０−ｉの構成例を示す回路図である。図１４において、ＮＡＮＤゲート２８１は、行アドレスが当該行選択回路２８０−ｉに対応付けられた行を示すときにアクティブレベル（Ｌレベル＝ＶＳＳ＝０Ｖ）の信号を出力し、そうでないときに非アクティブレベル（Ｈレベル＝ＶＤＤ＝０．５Ｖ）の信号を出力するアドレス判定回路である。レベルシフタ２８２は、このアドレス判定回路であるＮＡＮＤゲート２８２の出力信号の論理を反転し、かつ、レベルシフトを行って出力する回路であり、Ｌレベルとして第２の低電位側電源電圧ＶＳＰ＝−０．３Ｖを、Ｈレベルとして第２の高電位側電源電圧ＶＤＰ＝０．８Ｖを出力する。このレベルシフタ２８２の出力信号が行ｉの全メモリセルＭｉｊ（ｊ＝０〜ｎ）に対する行選択電圧ＷＬとなる。インバータ２８３は、レベルシフタ２８２の出力信号の論理を反転して出力する回路であり、Ｌレベルとして第２の低電位側電源電圧ＶＳＰ＝−０．３Ｖを、Ｈレベルとして第２の高電位側電源電圧ＶＤＰ＝０．８Ｖを出力する。
【００６９】
Ｐチャネルトランジスタ２８４および２８５は、高電位側電源切り換え回路を構成している。ここで、Ｐチャネルトランジスタ２８４は、ソースに第１の高電位側電源電圧ＶＤＤが与えられ、ゲートにはレベルシフタ２８２の出力信号が与えられる。また、Ｐチャネルトランジスタ２８５は、ソースに第２の高電位側電源電圧ＶＤＰが与えられ、ゲートにはインバータ２８３の出力信号が与えられる。これらのＰチャネルトランジスタ２８４および２８５の形成されたＮウェルには、第２の高電位側電源電圧ＶＤＰが与えられる。そして、Ｐチャネルトランジスタ２８４および２８５のドレイン同士は共通接続されており、この共通接続点の電圧が行ｉの全メモリセルＭｉｊ（ｉ＝０〜ｍ、ｊ＝０〜ｎ）に対する高電位側電源電圧ＶＤＤＣとなる。Ｎチャネルトランジスタ２８６および２８７は、低電位側電源切り換え回路を構成している。ここで、Ｎチャネルトランジスタ２８７は、ソースに第１の低電位側電源電圧ＶＳＳが与えられ、ゲートにはアドレス判定回路であるＮＡＮＤゲート２８１の出力信号が与えられる。また、Ｎチャネルトランジスタ２８６は、ソースに第２の低電位側電源電圧ＶＳＰが与えられ、ゲートにはレベルシフタ２８２の出力信号が与えられる。
【００７０】
本実施形態においても、上記第２実施形態と同様、トリプルウェル構造が採用されており、Ｎチャネルトランジスタ２８６および２８７は、第２の低電位側電源電圧ＶＳＰに固定されたＰウェルに形成されている。そして、Ｎチャネルトランジスタ２８６および２８７のドレイン同士は共通接続されており、この共通接続点の電圧が行ｉの全メモリセルＭｉｊ（ｊ＝０〜ｎ）に対する低電位側電源電圧ＶＳＳＣとなる。
【００７１】
図１４に示す構成によれば、アドレス判定回路であるＮＡＮＤゲート２８１の出力信号が非アクティブレベル（Ｈレベル＝ＶＤＤ）となると、行選択電圧ＷＬが第２の低電位側電源電圧ＶＳＰ（＝−０．３Ｖ）、インバータ２８３の出力信号が第２の高電位側電源電圧ＶＤＰ（＝０．８Ｖ）となる。このため、Ｐチャネルトランジスタ２８４がＯＮ、Ｐチャネルトランジスタ２８５がＯＦＦとなり、行ｉの全メモリセルに対して、高電位側電源電圧ＶＤＤＣとして第１の高電位側電源電圧ＶＤＤ＝０．５Ｖが出力される。また、Ｎチャネルトランジスタ２８７がＯＮ、Ｎチャネルトランジスタ２８６がＯＦＦとなり、行ｉの全メモリセルに対して、低電位側電源電圧ＶＳＳＣとして第１の低電位側電源電圧ＶＳＳ＝０Ｖが出力される。これに対し、アドレス判定回路であるＮＡＮＤゲート２８１の出力信号がアクティブレベル（Ｌレベル＝ＶＳＳ＝０Ｖ）となると、行選択電圧ＷＬが第２の高電位側電源電圧ＶＤＰ（＝０．８Ｖ）、インバータ２８３の出力信号が第２の低電位側電源電圧ＶＳＰ（＝−０．３Ｖ）となる。このため、Ｐチャネルトランジスタ２８４がＯＦＦ、Ｐチャネルトランジスタ２８５がＯＮとなり、行ｉの全メモリセルに対して、高電位側電源電圧ＶＤＤＣとして第２の高電位側電源電圧ＶＤＰ＝０．８Ｖが出力される。また、Ｎチャネルトランジスタ２８７がＯＦＦ、Ｎチャネルトランジスタ２８６がＯＮとなり、行ｉの全メモリセルに対して、低電位側電源電圧ＶＳＳＣとして第２の低電位側電源電圧ＶＳＰ＝−０．３Ｖが出力される。
【００７２】
図１５は図１４におけるレベルシフタ２８２の構成例を示す回路図である。このレベルシフタ２８２は、Ｐチャネルトランジスタ２９１、２９４および２９６とＮチャネルトランジスタ２９２、２９３および２９５とにより構成されている。ここで、Ｐチャネルトランジスタ２９４は、ソースに第２の高電位側電源電圧ＶＤＰが与えられる。また、Ｎチャネルトランジスタ２９３は、ソースに第２の低電位側電源電圧ＶＳＰが与えられる。このＰチャネルトランジスタ２９４とＮチャネルトランジスタ２９３のドレイン同士の接続点がこのレベルシフタ２８２の出力信号ＯＵＴ（すなわち、行選択電圧ＷＬ）を出力するノードとなっている。Ｐチャネルトランジスタ２９６は、ドレインがＰチャネルトランジスタ２９４のゲートに接続され、ソースに第２の高電位側電源電圧ＶＤＰが与えられ、ゲートにはレベルシフタ２８２の出力信号ＯＵＴが与えられる。Ｎチャネルトランジスタ２９５は、ドレインがＮチャネルトランジスタ２９３のゲートに接続され、ソースに第２の低電位側電源電圧ＶＳＰが与えられ、ゲートにはレベルシフタ２８２の出力信号ＯＵＴが与えられる。Ｎチャネルトランジスタ２９２は、ゲートに第１の高電位側電源電圧ＶＤＤが与えられており、アドレス判定回路であるＮＡＮＤゲート２８１（図１４参照）の出力信号をＰチャネルトランジスタ２９４のゲートに供給するトランスファゲートとして機能する。また、Ｐチャネルトランジスタ２９１は、ゲートに第１の低電位側電源電圧ＶＳＳが与えられており、アドレス判定回路であるＮＡＮＤゲート２８１（図１４参照）の出力信号をＮチャネルトランジスタ２９３のゲートに供給するトランスファゲートとして機能する。
【００７３】
この構成において、アドレス判定回路であるＮＡＮＤゲート２８１の出力信号が非アクティブレベル（ＶＤＤ）であるとき、Ｎチャネルトランジスタ２９３がＯＮとなることから、Ｐチャネルトランジスタ２９６がＯＮ、Ｐチャネルトランジスタ２９４がＯＦＦとなり、Ｎチャネルトランジスタ２９５がＯＦＦとなる。この結果、出力信号ＯＵＴがＶＳＰとなる。また、ＮＡＮＤゲート２８１の出力信号がアクティブレベル（ＶＳＳ）であるとき、Ｐチャネルトランジスタ２９４がＯＮとなることから、Ｐチャネルトランジスタ２９６がＯＦＦ、Ｎチャネルトランジスタ２９５がＯＮ、Ｎチャネルトランジスタ２９３がＯＦＦとなる。この結果、出力信号ＯＵＴがＶＤＰとなる。このように図１５に示すレベルシフタ２８２では、ＮＡＮＤゲート２８１の出力信号の論理が反転されて出力され、かつ、Ｌレベルとして第２の低電位側電源電圧ＶＳＰ＝−０．３Ｖが、Ｈレベルとして第２の高電位側電源電圧ＶＤＰ＝０．８Ｖが出力される。
以上が本実施形態の構成の詳細である。
【００７４】
本実施形態によれば、あるメモリセルへのライトアクセス時またはリードアクセス時、そのメモリセルが属する行に対する行選択電圧ＷＬが第２の高電位側電源電圧ＶＤＰとされるとともに、その行の全メモリセルに対する高電位側電源電圧が第２の高電位側電源電圧ＶＤＰ＝０．８Ｖとされ、かつ、その行の全メモリセルに対する低電位側電源電圧が第２の低電位側電源電圧ＶＳＰ＝−０．３Ｖとされ、その行のメモリセルのＰチャネルＰ１およびＰ２の両ソースとＮチャネルトランジスタＮ１およびＮ２の両ソースとの間に電源電圧ＶＤＰ−ＶＳＰ＝０．８Ｖ−（−０．３Ｖ）＝１．１Ｖが供給される。従って、ＳＲＡＭに与えられる電源電圧ＶＤＤ−ＶＳＳが低い状況においても、正常なライトアクセスおよびリードアクセスが可能となる。
【００７５】
一方、あるメモリセルへのライトアクセス時またはリードアクセス時、アクセス対象であるメモリセルが属する行以外の各行の全メモリセルに対しては通常の電源電圧ＶＤＤ−ＶＳＳ＝０．５Ｖが供給される。従って、それらの行の各メモリセルでは、正常に記憶情報の保持が行われる。また、アクセス対象であるメモリセルが属する行以外の各行の全メモリセルに対しては行選択電圧ＷＬとして第２の低電位側電源電圧ＶＳＰ＝−０．３が供給される。従って、それらのメモリセルでは、トランスファゲートであるＮチャネルトランジスタＴａ１およびＴａ２が確実にＯＦＦとなり、情報保持の動作が安定する。
【００７６】
なお、本実施形態において、第２の高電位側電源電圧ＶＤＰおよび第２の低電位側電源電圧ＶＳＰは、ＳＲＡＭに内蔵された昇圧回路により発生させてもよく、ＳＲＡＭ外部から各々専用の電源端子を介して行選択回路２８０−ｉ（ｉ＝０〜ｍ）に供給するようにしてもよい。また、前掲図１４の行選択回路において、ＮＡＮＤゲート２８１の出力信号の代わりに、インバータ２８３の出力信号をＮチャネルトランジスタ２８７のゲートに供給してもよい。
【００７７】
以上、この発明の第１〜第３実施形態について説明したが、この発明には他にも実施形態が考えられる。例えば次の通りである。
（１）上記第１および第３実施形態において、メモリセルのＰチャネルトランジスタＰ１およびＰ２が属するＮウェルを行間で分離し、行選択電圧ＷＬをアクティブレベル（ＶＤＰ）とする行の全メモリセルのＰチャネルトランジスタＰ１およびＰ２の両ソースに与える高電位側電源電圧ＶＤＤＣをＶＤＰにするとともに、その行のＰチャネルトランジスタＰ１およびＰ２の属するＮウェルの電位をＶＤＰとしてもよい。
（２）前掲図７の行選択回路において、第２の高電位側電源電圧ＶＤＰの代わりに、行選択回路の出力電圧ＶＤＤＣを高電位側電源電圧として高電位側レベルシフタ２６２に与えてもよい。
（３）前掲図１１（ｂ）の行選択回路において、第２の低電位側電源電圧ＶＤＰの代わりに、行選択回路の出力電圧ＶＳＳＣを低電位側電源電圧として低電位側レベルシフタ２７５に与えてもよい。
【符号の説明】
【００７８】
１００……ＳＲＡＭセルアレイ、２００……ロウデコーダ、２００−ｉ（ｉ＝０〜ｍ），２６０−ｉ（ｉ＝０〜ｍ），２７０−ｉ（ｉ＝０〜ｍ），２８０−ｉ（ｉ＝０〜ｍ）……行選択回路、３００……カラムデコーダ、３００−ｊ（ｊ＝０〜ｎ）……列選択回路、４００……センスアンプ、５００……入出力バッファ、６００……書込回路、７００……カラムゲート、８００……アドレス入力回路、９００……制御回路、１００−０〜１００−ｎ……データ記憶エリア、Ｍｉｊ（ｉ＝０〜ｍ、ｊ＝０〜ｎ）……メモリセル、ＣＧｊ（ｊ＝０〜ｎ），ＣＧｊＢ（ｊ＝０〜ｎ）……スイッチ、ＢＩＴｊ（ｊ＝０〜ｎ），ＢＩＴｊＢ（ｊ＝０〜ｎ），ＢＬ，ＢＬＢ……ビット線、ＤＬ，ＤＬＢ……グローバルビット線、２０１，２６１，２７１，２８１……ＮＡＮＤゲート、２６２，２７５，２８２……レベルシフタ、２６３，２７２，２８３……インバータ、２６４，２６５，２８４，２８５……Ｐチャネルトランジスタ、２７３，２７４，２８６，２８７……Ｎチャネルトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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