(57)【特許請求の範囲】
【請求項１】
第１の出力端子にデータを出力する第１の回路と、第２の出力端子にデータを出力する第２の回路とを備え、
前記第１の回路と前記第２の回路とは同期してデータを出力し、
前記第２の回路は、前記第１の回路が出力する第１のデータから前記第１のデータに続く第２のデータへの遷移に基づいて第１の状態から第２の状態にスルーレートを調整し、前記第２の状態のスルーレートで前記第２のデータと同期してデータを出力することを特徴とする半導体装置。
【請求項２】
前記第２の回路は、前記第１の出力端子から出力するデータの遷移に同期した同期信号をデータとして前記第２の出力端子から出力する回路であって、第１の論理レベルと第２の論理レベルとの間で論理レベルの遷移する方向が前記第１の出力端子から出力するデータと前記第２の出力端子から出力する同期信号とで同一方向に同期して変化する場合は、逆方向に同期して変化する場合より、前記スルーレートが大きくなるようにスルーレートを調整して前記同期信号を出力することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１のデータと第２のデータとで前記論理レベルが同一である場合より、前記第１の出力端子から出力するデータと前記第２の出力端子から出力する同期信号とで前記論理レベルが逆方向に同期して変化する場合は、前記スルーレートが小さくなるようにスルーレートを調整して前記同期信号を出力することを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１のデータと前記第２のデータとを比較する比較回路を更に備え、
前記第２の回路は、前記第２の出力端子に接続された出力トラジスタと、前記出力トランジスタの駆動回路とを含み、前記駆動回路は、前記出力トランジスタをスイッチングさせるときに、前記比較回路の比較結果に基づいて駆動能力を変えて前記出力トランジスタをスイッチングさせることを特徴とする請求項１乃至３いずれか１項記載の半導体装置。
【請求項５】
前記第１のデータと前記第２のデータとを比較する比較回路を更に備え、
前記第２の回路は、
前記第２の出力端子に接続され、前記第２の出力端子から前記第１の論理レベルの信号を出力するときにオンする第１導電型出力トランジスタと、
前記第２の出力端子に接続され、前記第２の出力端子から前記第２の論理レベルの信号を出力するときにオンする第２導電型出力トランジスタと、
前記第１導電型出力トランジスタを駆動する第１駆動回路と、
前記第２導電型出力トランジスタを駆動する第２駆動回路と、を備え、
前記第１駆動回路は、前記第１導電型出力トランジスタがオフからオン状態に遷移するときに、前記比較回路の比較結果が前記第１のデータが第２の論理レベルであって前記第２のデータが第１の論理レベルであるときは、前記第１導電型出力トランジスタがオフからオン状態に早く遷移するように駆動能力を上げて前記第１導電型出力トランジスタを駆動し、
前記第２駆動回路は、前記第２導電型出力トランジスタがオフからオン状態に遷移するときに、前記比較回路の比較結果が前記第１のデータが第１の論理レベルであって前記第２のデータが第２の論理レベルであるときは、前記第２導電型出力トランジスタがオフからオン状態に早く遷移するように駆動能力を上げて前記第１導電型出力トランジスタを駆動することを特徴とする請求項２又は３記載の半導体装置。
【請求項６】
前記第１駆動回路は、前記第１導電型出力トランジスタがオンからオフ状態に遷移するときに、前記比較回路の比較結果が前記第１のデータが第２の論理レベルであって前記第２のデータが第１の論理レベルであるときは、前記第１導電型出力トランジスタがオンからオフ状態に遅く遷移するように駆動能力を下げて前記第１導電型出力トランジスタを駆動し、
前記第２駆動回路は、前記第２導電型出力トランジスタがオンからオフ状態に遷移するときに、前記比較回路の比較結果が前記第１のデータが第１の論理レベルであって前記第２のデータが第２の論理レベルであるときは、前記第２導電型出力トランジスタがオンからオフ状態に遅く遷移するように駆動能力を下げて前記第１導電型出力トランジスタを駆動することを特徴とする請求項５記載の半導体装置。
【請求項７】
第３の出力端子と、前記同期信号と論理が反転した反転同期信号を前記第３の出力端子から出力する第３の回路と、をさらに備え、
前記第３の回路は、前記第１の論理レベルと前記第２の論理レベルとの間で論理レベルの遷移する方向が前記第１の出力端子から出力するデータと前記第３の出力端子から出力する反転同期信号とで同一方向に同期して変化する場合は、逆方向に同期して変化する場合より、スルーレートが大きくなるように前記スルーレートを調整して前記反転同期信号を出力することを特徴とする請求項２又は３記載の半導体装置。
【請求項８】
前記第１のデータと第２のデータとで前記論理レベルが同一である場合より、前記第１の出力端子から出力するデータと前記第３の出力端子から出力する反転同期信号とで前記論理レベルが逆方向に同期して変化する場合は、前記スルーレートが小さくなるようにスルーレートを調整して前記反転同期信号を出力することを特徴とする請求項７記載の半導体装置。
【請求項９】
複数の第１の出力端子に夫々データを出力する複数の第１の出力回路と、第２の出力端子にデータを出力する第２の出力回路と、比較回路とを備え、
前記複数の第１の出力回路と前記第２の出力回路とは同期してデータを出力し、
前記比較回路は、前記複数の第１の出力回路の夫々が出力する第１のデータと前記第１のデータに続く第２のデータとを比較し、比較結果を第２の出力回路に出力し、
前記第２の出力回路は、前記比較結果に基づいて第１の状態から第２の状態にスルーレートを調整し、前記第２のスルーレートで前記第２のデータと同期してデータを出力することを特徴とする半導体装置。
【請求項１０】
前記第２の出力回路は、
第１の論理レベルの信号を出力するときにオンする第１導電型出力トランジスタと、
第２の論理レベルの信号を出力するときにオンする第２導電型出力トランジスタと、
複数の第１の出力回路にそれぞれ対応して設けられた複数の第２導電型スルーレート調整用トランジスタを含み前記第１出力トランジスタを駆動する第１駆動回路と、
複数の第１の出力回路にそれぞれ対応して設けられた複数の第１導電型スルーレート調整用トランジスタを含み前記第２出力トランジスタを駆動する第２駆動回路と、
を備え、
前記第１出力トランジスタをオフからオンに遷移させるときに、前記比較回路の比較結果が各第１の出力回路に対応する前記第１のデータが第２の論理レベルであって第２のデータが第１の論理レベルである場合に、対応する第２導電型スルーレート調整用トランジスタをオンさせ、かつ、
前記第２出力トランジスタをオフからオンに遷移させるときに、前記比較回路の比較結果が各第１の出力回路に対応する前記第１のデータが第１の論理レベルであって第２のデータが第２の論理レベルである場合に、対応する第１導電型スルーレート調整用トランジスタをオンさせる
ことを特徴とする請求項９記載の半導体装置。
【請求項１１】
前記第１駆動回路は、前記複数の第１の出力回路にそれぞれ対応して設けられた複数の第１導電型スルーレート調整用トランジスタをさらに含み、
前記第２駆動回路は、前記複数の第１の出力回路にそれぞれ対応して設けられた複数の第２導電型スルーレート調整用トランジスタをさらに含み、
前記第１出力トランジスタをオンからオフに遷移させるときに、前記比較回路の比較結果が各第１の出力回路に対応する前記第１のデータが第２の論理レベルであって第２のデータが第１の論理レベルである場合を除いて、前記第１駆動回路の対応する第１導電型スルーレート調整用トランジスタをオンさせ、かつ、
前記第２出力トランジスタをオンからオフに遷移させるときに、前記比較回路の比較結果が各第１の出力回路に対応する前記第１のデータが第１の論理レベルであって第２のデータが第２の論理レベルである場合を除いて、前記第２駆動回路の対応する第２導電型スルーレート調整用トランジスタをオンさせる
ことを特徴とする請求項１０記載の半導体装置。
【請求項１２】
前記第１導電型出力トランジスタは、第１の電源と前記第２の出力端子との間に接続され、
前記第２導電型出力トランジスタは、第２の電源と前記第２の出力端子との間に接続され、
前記第１及び第２駆動回路に含まれる前記複数の第１導電型スルーレート調整用トランジスタは前記対応する出力トランジスタのゲートと前記第１の電源との間に接続され、前記複数の第２導電型スルーレート調整用トランジスタは前記対応する出力トランジスタのゲートと前記第２の電源との間に接続されている
ことを特徴とする請求項１０又は１１記載の半導体装置。
【請求項１３】
記憶回路をさらに含み、
前記第１のデータ及び第２のデータが前記記憶回路から読み出されたデータであることを特徴とする請求項１乃至１２いずれか１項記載の半導体装置。
【請求項１４】
複数の出力端子と、
前記複数の出力端子にそれぞれ対応して設けられ、前記対応する出力端子に接続された複数の出力回路と、
を備え、
前記複数の出力端子のうち、特定の出力端子に接続された特定の出力回路は、前記複数の出力回路のうち、前記特定の出力回路以外の出力回路の状態遷移に基づいてスルーレートを自動的に調整することを特徴とする半導体装置。
【請求項１５】
前記特定の出力端子が同期信号出力端子であり、前記特定の出力回路が前記同期信号出力端子から同期信号を出力する同期信号出力回路であって、
前記同期信号出力回路以外の前記出力回路は、それぞれ対応する出力端子から前記同期信号に同期してデータが遷移するデータ信号を出力し、
前記同期信号出力回路は、前記同期信号が第一の論理レベルから第二の論理レベルに変化するときに、前記データ信号が第一の論理レベルから第二の論理レベルに変化する場合は、前記データ信号が第二の論理レベルから第一の論理レベルに変化する場合よりスルーレートが大きくなるように自動調整することを特徴とする請求項１４記載の半導体装置。
【請求項１６】
上記複数の出力端子以外の出力端子であって、前記同期信号と位相が反転した反転同期信号を出力する反転同期信号出力端子と、
前記反転同期信号出力端子に接続された反転同期信号出力回路と、
を更に備え、
前記反転同期信号出力回路は、前記反転同期信号が第一の論理レベルから第二の論理レベルに変化するときに、前記データ信号が第一の論理レベルから第二の論理レベルに変化する場合は、前記データ信号が第二の論理レベルから第一の論理レベルに変化する場合よりスルーレートが大きくなるように自動調整することを特徴とする請求項１５記載の半導体装置。
【請求項１７】
前記半導体装置が、外部から入力されたリードコマンドに応答してデータストローブ信号入出力端子から出力するデータストローブ信号と同期してデータ入出力端子からリードデータを出力する同期式半導体記憶装置であることを特徴とする請求項１乃至１６いずれか１項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、データ出力端子とデータ出力端子から出力されるデータの遷移に同期する同期信号を出力する端子を備えた半導体装置に関する。
【背景技術】
【０００２】
複数の半導体装置を用いるシステムにおいて、半導体装置間で高速にデータを転送するために、データと並列にデータの遷移に同期して同期信号を送信してデータ転送を行うシステムが用いられている。たとえば、半導体装置が、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などの半導体記憶装置や半導体記憶装置を制御するメモリコントローラである場合、ＤＤＲ  ＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）などの規格が設けられており、ＤＲＡＭとメモリコントローラとの半導体装置間で高速にデータの転送が行えるようにしている。
【０００３】
近年、特に、ＤＲＡＭを用いるシステムにおいてもシステムが高速化してきており、システムを構成する半導体装置に対してリードライトするデータの転送速度も高速化されてきている。メモリコントローラに高速でデータを出力する必要があるＤＲＡＭでは、ＤＲＡＭから読み出したデータをメモリコントローラに転送するに当たって、正転及び反転の差動信号からなる同期信号（データストローブ信号）としてＤＱＳ、ＤＱＳＢをＤＲＡＭからメモリコントローラに出力し、メモリコントローラはこのＤＱＳ、ＤＱＳＢをＤＲＡＭからのＤＱ信号（データ信号）を取り込む際の取り込みタイミングを決める信号として用いている。特にデータストローブ信号を差動信号とすることにより小さい振幅で外部ノイズに強い伝送信号とすることができる。
【０００４】
図１は、ＤＲＡＭからメモリコントローラへリードデータを転送する際に、ＤＲＡＭから出力される信号である正転と反転のデータストローブ信号ＤＱＳ、ＤＱＳＢと、複数ビットのデータ信号ＤＱ０、ＤＱ１〜ＤＱｍと、のタイミング関係を示した図である。ＤＲＡＭからはＤＱＳ、ＤＱＳＢとＤＱ０、ＤＱ１〜ＤＱｍは同じタイミングで出力される。このとき、ＤＱＳ，ＤＱＳＢとＤＱ間の出力のスキューはｔＤＱＳＱとして規格が規定されている。また、ＤＱＳ，ＤＱＳＢが変化してからデータが次のデータに切り替るまでのスキューはｔＱＨとして規定されている。ＤＲＡＭが出力するＤＱＳ，ＤＱＳＢ，ＤＱ０−ｍを取り込むシステム側はデータＤＱ０，ＤＱ１〜ＤＱｍを取り込めるようにＤＲＡＭから送られてくるＤＱＳ，ＤＱＳＢをシステム内部で遅延させる。図１ではＤＲＡＭが出力したデータを受けるメモリコントローラ側で内部遅延させたＤＱＳ，ＤＱＳＢをＤＱＳ（ｉｎ），ＤＱＳＢ（ｉｎ）と表記している。ＤＱＳ，ＤＱＳＢによってデータを取り込める有効期間はｔＱＨ−ｔＤＱＳＱ期間である。ｔＱＨは次のデータに切り替るタイミングであり、半導体記憶装置とシステムとの間のデータ転送に用いられるシステムクロック動作周波数により律速される。ここでＤＱＳ（ｉｎ），ＤＱＳＢ（ｉｎ）に対するデータのセットアップタイムをｔＳ、ホールドタイムをｔＨとする。ｔＳ，ｔＨは大きい方がデータの誤取り込みに対するマージンが大きいが、ｔＤＱＳＱ及びｔＱＨによって律速されるため、システムのクロック周波数によって律速されていることになる。
【０００５】
特許文献１には、外部からの命令によりデータ出力信号のスルーレートを変えることができる半導体記憶装置が記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−１８２９９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以下の分析は本発明により与えられる。従来技術として説明した図１において、差動信号ＤＱＳ，ＤＱＳＢにとってお互いの信号間スキューは特性上重要な要素である。ＤＱＳ，ＤＱＳＢのスキューずれは取り込むデータのセットアップタイム、ホールドタイムの増加につながるため、結果としてｔＱＨの増大につながりシステムの動作周波数を律速することになる。
【０００８】
ＤＱＳ，ＤＱＳＢのスキューを規定するスペックにＶｏｘがある。Ｖｏｘは差動信号ＤＱＳ，ＤＱＳＢの交点が振幅の中心である１／２ＶＤＤＱ電位からどのくらいずれているかを示すものである。Ｖｏｘの１／２ＶＤＤＱ電位からのずれが小さいほどＤＱＳ，ＤＱＳＢのスキューずれが小さく特性がよい。セットアップタイム、ホールドタイムはシステムのクロック周波数が上がるに従って必然的に小さくなるものであり、ＤＲＡＭのＶｏｘも、たとえば、ＤＤＲ  ＳＤＲＡＭであれば、ＤＤＲ１からＤＤＲ２へ、ＤＤＲ２からＤＤＲ３へと高速化するに従って１／２ＶＤＤＱからのずれを小さく抑える必要がある。
【０００９】
しかし、同期信号であるＤＱＳ、ＤＱＳＢとデータ信号であるＤＱはＤＲＡＭからのデータリード時には同時に変化する信号であり、データ信号であるＤＱの変化するスイッチングノイズによって、同期信号であるＤＱＳ、ＤＱＳのスルーレートが影響を受け、Ｖｏｘの１／２ＶＤＤＱ電位からのずれが大きくなる。
【課題を解決するための手段】
【００１０】
本発明の第１の側面による半導体装置は、第１の出力端子にデータを出力する第１の回路と、第２の出力端子にデータを出力する第２の回路とを備え、前記第１の回路と前記第２の回路とは同期してデータを出力し、前記第２の回路は、前記第１の回路が出力する第１のデータから前記第１のデータに続く第２のデータへの遷移に基づいて第１の状態から第２の状態にスルーレートを調整し、前記第２の状態のスルーレートで前記第２のデータと同期してデータを出力する。
【００１１】
また、本発明の第２の側面による半導体装置は、複数の第１の出力端子に夫々データを出力する複数の第１の出力回路と、第２の出力端子にデータを出力する第２の出力回路と、比較回路とを備え、前記複数の第１の出力回路と前記第２の出力回路とは同期してデータを出力し、前記比較回路は、前記複数の第１の出力回路の夫々が出力する第１のデータと前記第１のデータに続く第２のデータとを比較し、比較結果を第２の出力回路に出力し、前記第２の出力回路は、前記比較結果に基づいて第１の状態から第２の状態にスルーレートを調整し、前記第２のスルーレートで前記第２のデータと同期してデータを出力する。
【００１２】
さらに、本発明の第３の側面による半導体装置は、複数の出力端子と、前記複数の出力端子にそれぞれ対応して設けられ、前記対応する出力端子に接続された複数の出力回路と、を備え、前記複数の出力端子のうち、特定の出力端子に接続された特定の出力回路は、前記複数の出力回路のうち、前記特定の出力回路以外の出力回路の状態遷移に基づいてスルーレートを自動的に調整する。
【発明の効果】
【００１３】
本発明によれば、特定の出力端子に接続された特定の出力回路は、それぞれ出力端子に接続された複数の出力回路のうち、特定の出力回路以外の出力回路の状態遷移に基づいてスルーレートを自動的に調整するので、特定の出力端子から出力される信号のスルーレートが他の出力端子から出力されるデータ信号の遷移によって、影響を受けないようにすることができる。
【図面の簡単な説明】
【００１４】
【図１】同期式半導体記憶装置が出力するデータ信号とデータストロープ信号とのタイミングについて説明する図面である。
【図２】同期式半導体記憶装置において、（ａ）は、データストローブ信号と同時にデータ信号が変化しない場合のデータストローブ信号の波形図、（ｂ）は、データストローブ信号と同時にデータ信号が立ち下がる場合のデータストローブ信号の波形図、（ｃ）は、データストローブ信号と同時にデータ信号が立ち上がる場合のデータストローブ信号の波形図である。
【図３】本発明の一実施例における半導体記憶装置の全体構成を示すブロック図である。
【図４】一実施例における同期信号出力回路と、データ信号出力回路の全体ブロック図である。
【図５】同期式半導体記憶装置におけるデータ信号出力回路の動作タイミング図である。
【図６】一実施例における（ａ）同期信号出力回路の回路ブロック図、及び、比較回路の（ｂ）回路ブロック図と（ｃ）そのカルノー図（真理値表）である。
【図７】一実施例における（ａ）反転同期信号出力回路の回路ブロック図、及び、比較回路の（ｂ）回路ブロック図と（ｃ）そのカルノー図（真理値表）である。
【図８】一実施例における同期信号出力回路の動作波形図である。
【図９】別な実施例における同期信号出力回路の回路ブロック図である。
【図１０】別な実施例における比較回路の（ａ）回路ブロック図と（ｂ）カルノー図である。
【発明を実施するための形態】
【００１５】
本発明の具体的な実施例について詳細に説明する前に、他の出力端子（ＤＱ端子）から出力するデータの遷移によって、同期信号出力端子（ＤＱＳ、ＤＱＳＢ端子）から出力する同期信号のスルーレート、Ｖｏｘが影響を受ける理由について、ここで、もう少し補足説明をしておく。
【００１６】
図２は、同期式半導体記憶装置におけるリードデータ出力時の波形図である。半導体記憶装置からは、データ出力端子から複数ビットの直列データ信号ＤＱが同期信号出力端子（ＤＱＳ、ＤＱＳＢ端子）から出力されるデータストローブ信号に同期して出力される。直列に出力されるデータ信号ＤＱが次の直列データへと遷移するタイミングと同期信号ＤＱＳ、ＤＱＳＢ信号が変化するタイミングは同一のタイミングである。また、半導体記憶装置から出力されるＤＱＳ、ＤＱＳＢ信号とＤＱ信号は同一電源系の信号であり、ＤＱＳ、ＤＱＳＢ信号を出力する出力バッファ回路とＤＱ信号を出力する出力バッファ回路には同一の電源ＶＤＤＱとＶＳＳＱから電源が供給される。ＤＱ端子は多くの場合複数ビット設けられており（一般的には、４ビットから１６ビット）、リード時には、複数のＤＱ端子からＤＱＳ、ＤＱＳＢ信号に同期して複数のビットの直列データが複数のＤＱ端子から並列に出力される。
【００１７】
また、ＤＱＳ信号と、ＤＱＳＢ信号は相補信号であり、一方が立ち上がると同時に他方が立ち下がり、一方が立ち下がると同時に他方が立ち上がる信号である。
【００１８】
さらに、ＤＱＳ、ＤＱＳＢ信号と同時にＤＱ端子から出力されるデータも次のデータへと遷移するが、ＤＱ端子から出力されるデータがＤＱＳ信号、ＤＱＳＢ信号と同時に立ち上がるか、立ち下がるか、ハイレベルを維持するか、ロウレベルを維持するかは、半導体記憶装置から読み出した前のデータと次に読み出すデータに依存する。
【００１９】
図２（ａ）は、ＤＱＳ信号が立ちあがり、ＤＱＳＢ信号が立ち下がるときに、ＤＱ端子から出力するデータに変化がない（ハイレベルを維持、又はロウレベルを維持）場合である。なお、図２の説明において、複数のＤＱ端子から出力されるＤＱ信号は全ビット同時に同一方向（立ち上がり、又は立下り）に変化すると仮定する。そのように仮定するのは、そのような場合が、ＤＱＳ信号、ＤＱＳＢ信号のスルーレートがＤＱ信号による影響を最も受けやすいからである。図２（ａ）では、ＤＱＳ信号の立ち上がり、ＤＱＳＢ信号の立下りと同時に変化するＤＱ信号のビットはないので、ＤＱＳ信号の立ち上がり、ＤＱＳＢ信号の立ち下がりはＤＱ信号の影響を受けない。この場合は、ＤＱＳ信号とＤＱＳＢ信号は、１／２（ＶＤＤＱ＋ＶＳＳＱ）の電圧であるＶｔｔで交差する。
【００２０】
図２（ｂ）は、ＤＱＳ信号の立ち上がり、ＤＱＳＢ信号の立ち下がりに同期して複数ビットのＤＱ信号が一斉に立ち下がる場合である。このような場合、複数のビットのＤＱ信号出力回路は、一斉にロウレベルを出力しＤＱ出力端子からＶＳＳＱ電源へ電流が流れるので、半導体記憶装置内のＶＳＳＱ電源は浮き上がる。ＶＳＳＱ電源が浮き上がるとＤＱ信号と同時に立ち下がるＤＱＳＢ信号は、ＶＳＳＱ電源の浮き上がりの影響を受け、ＤＱＳＢ信号の立下りが遅れ、立下りの傾きであるスルーレートは小さくなる。すると、ＤＱＳ信号とＤＱＳＢ信号が交差する電圧Ｖｏｘは、ＤＱＳＢ信号の立ち下がりの遅れによりＶｔｔより高い電圧にずれることになる。
【００２１】
一方、図２（ｃ）は、ＤＱＳ信号の立ち下がり、ＤＱＳＢ信号の立ち上がりに同期して複数ビットのＤＱ信号が一斉に立ち上がる場合である。このような場合、複数のビットのＤＱ信号出力回路は、一斉にハイレベルを出力しＶＤＤＱ電源から各ＤＱ端子へと電流が流れるので、半導体記憶装置内のＶＤＤＱ電源は低下する。ＶＤＤＱ電源が低下するとＤＱ信号と同時に立ち上がるＤＱＳＢ信号は、ＶＤＤＱ電源の低下の影響を受け、ＤＱＳＢ信号の立ち上がりが遅れ、立ち上がりの傾きであるスルーレートは小さくなる。すると、ＤＱＳ信号とＤＱＳＢ信号が交差する電圧Ｖｏｘは、ＤＱＳＢ信号の立ち上がりの遅れによりＶｔｔより低い電圧にずれることになる。
【００２２】
図２（ｂ）や図２（ｃ）のように電圧Ｖｏｘが電圧Ｖｔｔからずれると、ＤＱ信号を取り込むメモリコントローラの側では、セットアップタイム、ホールドタイム特性が悪化し、高速なデータ転送の妨げとなる。
【００２３】
本発明の一実施形態の半導体装置は、一例として図４に示すように、第１の出力端子にデータを出力する第１の回路（１−１３）と、第２の出力端子にデータを出力する第２の回路（１−１５）とを備え、第１の回路と第２の回路とは同期してデータを出力し、第２の回路（１−１５）は、第１の回路が出力する第１のデータ（例えばＤＦ０〜ｍ）から第１のデータに続く第２のデータ（ＤＲ０〜ｍ）への遷移に基づいて第１の状態から第２の状態に（比較回路３０１の出力信号により第１の駆動回路５０１、６０１、又は、第２の駆動回路５０２、６０２の駆動能力を調整すること等によって）スルーレートを調整し、第２の状態のスルーレートで第２のデータと同期してデータを出力することができる。
【００２４】
本発明の半導体装置によれば、複数の出力端子（ＤＱＳ、ＤＱ）のうち、特定の出力端子（例えばＤＱＳ）に接続された特定の出力回路２０１は、複数の出力回路（２０１〜２０４）のうち、特定の出力回路以外の出力回路（２０３、２０４）の状態遷移に基づいてスルーレートを自動的に調整する。従って、他の出力端子から出力されるデータの遷移によりスルーレートが影響を受けることを補償することができる。
【００２５】
なお、本発明において次の好ましい形態（モード）が可能である。
【００２６】
［形態１］第１の側面に記載のとおりの半導体装置が好ましい。
【００２７】
［形態２］前記形態１の半導体装置において、前記第２の回路は、前記第１の出力端子から出力するデータの遷移に同期した同期信号をデータとして前記第２の出力端子から出力する回路であって、第１の論理レベルと第２の論理レベルとの間で論理レベルの遷移する方向が前記第１の出力端子から出力するデータと前記第２の出力端子から出力する同期信号とで同一方向に同期して変化する場合は、逆方向に同期して変化する場合より、前記スルーレートが大きくなるようにスルーレートを調整して前記同期信号を出力することが好ましい。
【００２８】
［形態３］前記形態２の半導体装置において、前記第１のデータと第２のデータとで前記論理レベルが同一である場合より、前記第１の出力端子から出力するデータと前記第２の出力端子から出力する同期信号とで前記論理レベルが逆方向に同期して変化する場合は、前記スルーレートが小さくなるようにスルーレートを調整して前記同期信号を出力することが好ましい。
【００２９】
［形態４］前記形態１乃至３の半導体装置において、前記第１のデータと前記第２のデータとを比較する比較回路を更に備え、前記第２の回路は、前記第２の出力端子に接続された出力トラジスタと、前記出力トランジスタの駆動回路とを含み、前記駆動回路は、前記出力トランジスタをスイッチングさせるときに、前記比較回路の比較結果に基づいて駆動能力を変えて前記出力トランジスタをスイッチングさせることが好ましい。
【００３０】
［形態５］前記形態１乃至３の半導体装置において、前記第１のデータと前記第２のデータとを比較する比較回路を更に備え、前記第２の回路は、前記第２の出力端子に接続され、前記第２の出力端子から前記第１の論理レベルの信号を出力するときにオンする第１導電型出力トランジスタと、前記第２の出力端子に接続され、前記第２の出力端子から前記第２の論理レベルの信号を出力するときにオンする第２導電型出力トランジスタと、前記第１導電型出力トランジスタを駆動する第１駆動回路と、前記第２導電型出力トランジスタを駆動する第２駆動回路と、を備え、前記第１駆動回路は、前記第１導電型出力トランジスタがオフからオン状態に遷移するときに、前記比較回路の比較結果が前記第１のデータが第２の論理レベルであって前記第２のデータが第１の論理レベルであるときは、前記第１導電型出力トランジスタがオフからオン状態に早く遷移するように駆動能力を上げて前記第１導電型出力トランジスタを駆動し、前記第２駆動回路は、前記第２導電型出力トランジスタがオフからオン状態に遷移するときに、前記比較回路の比較結果が前記第１のデータが第１の論理レベルであって前記第２のデータが第２の論理レベルであるときは、前記第２導電型出力トランジスタがオフからオン状態に早く遷移するように駆動能力を上げて前記第１導電型出力トランジスタを駆動することが好ましい。
【００３１】
［形態６］前記形態５の半導体装置において、前記第１駆動回路は、前記第１導電型出力トランジスタがオンからオフ状態に遷移するときに、前記比較回路の比較結果が前記第１のデータが第２の論理レベルであって前記第２のデータが第１の論理レベルであるときは、前記第１導電型出力トランジスタがオンからオフ状態に遅く遷移するように駆動能力を下げて前記第１導電型出力トランジスタを駆動し、前記第２駆動回路は、前記第２導電型出力トランジスタがオンからオフ状態に遷移するときに、前記比較回路の比較結果が前記第１のデータが第１の論理レベルであって前記第２のデータが第２の論理レベルであるときは、前記第２導電型出力トランジスタがオンからオフ状態に遅く遷移するように駆動能力を下げて前記第１導電型出力トランジスタを駆動することが好ましい。
【００３２】
［形態７］前記形態２又は３の半導体装置において、第３の出力端子と、前記同期信号と論理が反転した反転同期信号を前記第３の出力端子から出力する第３の回路と、をさらに備え、前記第３の回路は、前記第１の論理レベルと前記第２の論理レベルとの間で論理レベルの遷移する方向が前記第１の出力端子から出力するデータと前記第３の出力端子から出力する反転同期信号とで同一方向に同期して変化する場合は、逆方向に同期して変化する場合より、スルーレートが大きくなるように前記スルーレートを調整して前記反転同期信号を出力する。
【００３３】
［形態８］前記形態７の半導体装置において、前記第１のデータと第２のデータとで前記論理レベルが同一である場合より、前記第１の出力端子から出力するデータと前記第３の出力端子から出力する反転同期信号とで前記論理レベルが逆方向に同期して変化する場合は、前記スルーレートが小さくなるようにスルーレートを調整して前記反転同期信号を出力することが好ましい。
【００３４】
［形態９］第２の側面に記載のとおりの半導体装置が好ましい。
【００３５】
［形態１０］前記形態９の半導体装置において、前記第２の出力回路は、第１の論理レベルの信号を出力するときにオンする第１導電型出力トランジスタと、第２の論理レベルの信号を出力するときにオンする第２導電型出力トランジスタと、複数の第１の出力回路にそれぞれ対応して設けられた複数の第２導電型スルーレート調整用トランジスタを含み前記第１出力トランジスタを駆動する第１駆動回路と、複数の第１の出力回路にそれぞれ対応して設けられた複数の第１導電型スルーレート調整用トランジスタを含み前記第２出力トランジスタを駆動する第２駆動回路と、を備え、前記第１出力トランジスタをオフからオンに遷移させるときに、前記比較回路の比較結果が各第１の出力回路に対応する前記第１のデータが第２の論理レベルであって第２のデータが第１の論理レベルである場合に、対応する第２導電型スルーレート調整用トランジスタをオンさせ、かつ、前記第２出力トランジスタをオフからオンに遷移させるときに、前記比較回路の比較結果が各第１の出力回路に対応する前記第１のデータが第１の論理レベルであって第２のデータが第２の論理レベルである場合に、対応する第１導電型スルーレート調整用トランジスタをオンさせることが好ましい。
【００３６】
［形態１１］前記形態１０の半導体装置において、前記第１駆動回路は、前記複数の第１の出力回路にそれぞれ対応して設けられた複数の第１導電型スルーレート調整用トランジスタをさらに含み、前記第２駆動回路は、前記複数の第１の出力回路にそれぞれ対応して設けられた複数の第２導電型スルーレート調整用トランジスタをさらに含み、前記第１出力トランジスタをオンからオフに遷移させるときに、前記比較回路の比較結果が各第１の出力回路に対応する前記第１のデータが第２の論理レベルであって第２のデータが第１の論理レベルである場合を除いて、前記第１駆動回路の対応する第１導電型スルーレート調整用トランジスタをオンさせ、かつ、前記第２出力トランジスタをオンからオフに遷移させるときに、前記比較回路の比較結果が各第１の出力回路に対応する前記第１のデータが第１の論理レベルであって第２のデータが第２の論理レベルである場合を除いて、前記第２駆動回路の対応する第２導電型スルーレート調整用トランジスタをオンさせることが好ましい。
【００３７】
［形態１２］前記形態１０又は１１の半導体装置において、前記第１導電型出力トランジスタは、第１の電源と前記第２の出力端子との間に接続され、前記第２導電型出力トランジスタは、第２の電源と前記第２の出力端子との間に接続され、前記第１及び第２駆動回路に含まれる前記複数の第１導電型スルーレート調整用トランジスタは前記対応する出力トランジスタのゲートと前記第１の電源との間に接続され、前記複数の第２導電型スルーレート調整用トランジスタは前記対応する出力トランジスタのゲートと前記第２の電源との間に接続されていることが好ましい。
【００３８】
［形態１３］前記形態１乃至１２の半導体装置において、記憶回路をさらに含み、前記第１のデータ及び第２のデータが前記記憶回路から読み出されたデータであることが好ましい。
【００３９】
［形態１４］第３の側面に記載のとおりの半導体装置が好ましい。
【００４０】
［形態１５］前記形態１４の半導体装置において、前記特定の出力端子が同期信号出力端子であり、前記特定の出力回路が前記同期信号出力端子から同期信号を出力する同期信号出力回路であって、前記同期信号出力回路以外の前記出力回路は、それぞれ対応する出力端子から前記同期信号に同期してデータが遷移するデータ信号を出力し、前記同期信号出力回路は、前記同期信号が第一の論理レベルから第二の論理レベルに変化するときに、前記データ信号が第一の論理レベルから第二の論理レベルに変化する場合は、前記データ信号が第二の論理レベルから第一の論理レベルに変化する場合よりスルーレートが大きくなるように自動調整することが好ましい。
【００４１】
［形態１６］前記形態１５の半導体装置において、上記複数の出力端子以外の出力端子であって、前記同期信号と位相が反転した反転同期信号を出力する反転同期信号出力端子と、前記反転同期信号出力端子に接続された反転同期信号出力回路と、を更に備え、前記反転同期信号出力回路は、前記反転同期信号が第一の論理レベルから第二の論理レベルに変化するときに、前記データ信号が第一の論理レベルから第二の論理レベルに変化する場合は、前記データ信号が第二の論理レベルから第一の論理レベルに変化する場合よりスルーレートが大きくなるように自動調整することが好ましい。
【００４２】
［形態１７］前記形態１乃至１６の半導体装置が、外部から入力されたリードコマンドに応答してデータストローブ信号入出力端子から出力するデータストローブ信号と同期してデータ入出力端子からリードデータを出力する同期式半導体記憶装置であることが好ましい。
【００４３】
なお、以下の説明では、同期式半導体記憶装置を実施例として説明するが、本発明は、同期式半導体記憶装置に限られるものではない。半導体装置一般に適用可能であり、特に、特定の出力端子のスルーレートが他の出力端子から出力されるデータにより影響を受けることを防ぐことができる。例えば、特定の出力端子が他の出力端子と同時に論理レベルが変化し、データストローブ信号出力端子のような動作の基準となる信号を出力するように場合に特に有効である。実施例では、差動のデータストローブ信号（同期信号）のスルーレートを調整する例について説明するが、スルーレートの調整対象となる出力端子は、単相の同期信号を出力する端子でもよい。さらに、スルーレートの調整対象となる出力端子は、同期信号を出力する端子に限られるものでもない。また、本発明における出力端子は、出力端子以外の入力端子としての機能を有する入出力端子であってもよいことは言うまでもない。
【００４４】
以下、実施例について、図面を参照して詳しく説明する。
【実施例１】
【００４５】
図３は、実施例１における半導体装置１００の全体構成を示すブロック図である。図３の半導体装置１００は、特に制限されないが、８バンク構成のＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ：クロックの立ち上がりと立ち下がりの両エッジに同期してデータをやり取りする）ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）である。図３において、ロウデコーダ１−４は、ロウアドレスをデコードし選択されたワード線（不図示）を駆動する。センスアンプ１−２は、メモリセルアレイ１−１のビット線（不図示）に読み出されたデータを増幅し、リフレッシュ動作時にはリフレッシュアドレスで選択されたワード線のセルに接続するビット線に読み出されたセルデータを増幅して該セルへ書き戻す。カラムデコーダ１−３は、カラムアドレスをデコードし、選択されたＹスイッチ（不図示）をオンとしてビット線を選択し、ＩＯ線（不図示）に接続する。コマンドデコーダ１−９は、所定のアドレス信号と、制御信号として、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥを入力し、コマンドをデコードする（なお、信号名の／はロウレベルになるとアクティブになる信号であることを示す）。カラムアドレスバッファ及びバーストカウンタ１−７は、コマンドデコーダ１−９からの制御信号を受けるコントロールロジック１−１０の制御のもと、入力されたカラムアドレスから、バースト長分のアドレスを生成し、カラムデコーダ１−３に供給する。モードレジスタ１−５は、アドレス信号とバンク選択用（８バンクの中の１つを選択）の信号ＢＡ０、ＢＡ１、ＢＡ２を入力し、コントロールロジック１−１０に制御信号を出力する。
【００４６】
ロウアドレスバッファ及びリフレッシュカウンタ１−６のロウアドレスバッファは、入力されたロウアドレスを受けて、ロウデコーダ１−４に出力し、リフレッシュカウンタは、リフレッシュコマンドを入力してカウントアップ動作し、カウント出力を、リフレッシュアドレスとして出力する。ロウアドレスバッファからのロウアドレスとリフレッシュカウンタからのリフレッシュアドレスはマルチプレクサ（不図示）に入力され、リフレッシュ時には、リフレッシュアドレスが選択され、それ以外は、ロウアドレスバッファからのロウアドレスが選択され、ロウデコーダ１−４に供給される。
【００４７】
クロックジェネレータ１−１４は、ＤＲＡＭデバイスに供給される相補の外部クロックＣＫ、／ＣＫを受け、クロックイネーブル信号ＣＫＥがハイレベルのとき、内部クロックを出力し、クロックイネーブル信号ＣＫＥがロウレベルとなると、以降、クロックの供給を停止する。
【００４８】
データコントロール回路１−８は、書き込みデータと読み出しデータの入出力を行う。ラッチ回路１−１１は書き込みデータと読出しデータをラッチする。入力出力バッファ１−１３は、データ端子ＤＱからのデータの入出力を行う。ＤＬＬ１−１２は、外部クロックＣＫ、／ＣＫに遅延同期した信号を生成し、ＤＱ入出力バッファ１−１３に供給する。メモリセルアレイ１−１からの読み出しデータはラッチ回路１−１１からＤＱ入出力バッファ１−１３に供給され、ＤＱ入出力バッファ１−１３は、ＤＬＬ１−１２で外部クロックＣＫに同期したクロック信号の立ち上がりと立ち下がりのエッジを用いて、データ端子ＤＱから読み出したデータをダブルデータレートで出力する。
【００４９】
ＤＭはライトデータのデータマスク信号であり、ライト時、ＤＭ信号がロウレベルのときデータは書き込まれる。ＤＱＳ、／ＤＱＳは、データのライト、リードのタイミングを規定する差動のデータストローブ信号であり、ライト動作時に入力信号、リード動作時に出力信号のＩＯ信号である。
【００５０】
ＤＱＳ制御回路１−１６は、半導体装置１００のリードライト動作に合わせて、ＤＱＳ入出力バッファ１−１５の制御を行う。特にＤＱＳ制御回路１−１６には、リード動作時には、ＤＱ端子から出力するリードデータによって、ＤＱＳ、ＤＱＳＢ端子から出力するＤＱＳ、ＤＱＳＢ信号のスルーレートを制御する機能が備わっており、ＤＱＳ入出力バッファ１−１５は、ＤＱＳ制御回路１−１６が出力する制御信号に基づいて、スルーレートを調整したデータストローブ信号を出力する。なお、図３は、半導体装置の一例としてＤＲＡＭデバイスの一典型例を模式的に示したものであり、本発明はかかる構成に限定されるものでないことは勿論である。
【００５１】
図４は、図３におけるＤＱ入出力バッファ１−１３と、ＤＱＳ入出力バッファ１−１５と、ＤＱＳ制御回路１−１６のうち、ＤＱ端子からリードデータを出力するときの動作に関連する部分の回路を抜き出した回路ブロック図である。ＤＱ入出力バッファ１−１３、ＤＱＳ入出力バッファ１−１５には、外部からデータやデータストローブ信号を入力する機能も備わっているが、これに関連する回路は、図４では省略している。
【００５２】
図４においてＤＲＳ、ＤＦＳはＤＱＳ、ＤＱＳＢの出力電位を制御する信号である。ＤＲ０〜ＤＲｍ、及びＤＦ０〜ＤＦｍはそれぞれＤＱ０〜ＤＱｍの出力データを制御する信号である。ＬＣＬＫＯＥはＤＱＳ、ＤＱＳＢ及びＤＱ０、ＤＱ１〜ＤＱｍの出力タイミングを制御する信号である。図４中の２０１はＤＱＳ出力回路、２０２はＤＱＳＢ出力回路、２０３はＤＱ０の出力回路、２０４はＤＱｍの出力回路である。２０３と２０４に示すように、ＤＱ０〜ＤＱｍの出力回路は同一の回路構成をしている。２０５はマルチプレクサ回路であり、ＬＣＬＫＯＥの立ち上がり／立下り各エッジ毎に入力ＤＲＳ，ＤＦＳを切り替えて出力するように動作する回路である。一般に高速な入出力インターフェースを持つＤＲＡＭは内部を外部よりも低い周波数で動作させている。低い動作周波数で並列に転送している内部データを外部周波数と同じ周波数で動作するマルチプレクサ回路で交互出力させることにより外部の周波数に一致した出力動作を実現している。マルチプレクサ回路２０５はＤＱＳ、ＤＱＳＢ、ＤＱ０〜ＤＱｍ端子まで同じ回路構成、同じ動作である。ただし、ＤＱＳ，ＤＱＳＢ，ＤＱ０〜ｍはそれぞれマルチプレクサに入力する信号は異なっている。
【００５３】
ＤＱＳ制御回路１−１６は、比較回路３０１を備えている。比較回路は、ＤＱＳ、ＤＱＳＢ信号の立ち上がり、立下りに同期してＤＱ端子から出力するデータ信号がＤＱＳ信号のエッジに同期してどのように変化するか、ＤＱＳ信号のエッジの前と後に出力するデータの変化を比較する回路である。比較回路３０１には、ＤＱＳ信号の立ち上がりに同期してＤＱ端子から出力する信号であるＤＲ０〜ＤＲｍとＤＱＳ信号の立ち下がりに同期してＤＱ端子から出力する信号であるＤＦ０〜ＤＦｍが入力信号として接続され、比較回路３０１から、ＤＱＳ出力回路２０１、ＤＱＳＢ出力回路２０２にＤＱＳ出力回路２０１、ＤＱＳＢ出力回路２０２のスルーレートを制御する複数の制御線が接続されている。なお、ＤＱＳ出力回路２０１、ＤＱＳＢ出力回路２０２、ＤＱ０〜ＤＱｍ出力回路２０３、２０４には、それぞれ電源がＶＤＤＱに接続されたＰＭＯＳ出力トランジスタ５０５、６０５等、電源がＶＳＳＱに接続されたＮＭＯＳ出力トランジスタ５０６、６０６等が設けられ、それぞれ出力トランジスタのドレインは対応する出力端子に接続されている。
【００５４】
なお、この実施例では、出力回路の出力トランジスタにＰＭＯＳトランジスタとＮＭＯＳトランジスタを用いているが、これは、一例であり、それぞれハイレベルとロウレベルを出力する出力回路であれば、他の回路構成や他の種類の出力トランジスタを用いてもよい。
【００５５】
図５は、図４の回路のリードデータ出力時における動作タイミング図である。外部クロックＣＫは、半導体記憶装置１００と半導体装置１００に接続されるメモリコントローラとの間で動作の基準とするクロック信号である。半導体記憶装置１００の内部では、ＤＬＬ１−１２により外部クロックＣＫに同期して制御信号が生成される。ＬＣＬＫＯＥは、ＤＱＳ、ＤＱＳＢ信号の立ち上がり、立下りと、ＤＱ端子から直列に出力されるＤＱ信号のデータの切替の基準となる信号である。ＬＣＬＫＯＥはＤＬＬ１−１２により外部クロックＣＫに同期して同一周波数の信号が生成される。ＤＲｍ［ｔｎ−１］、ＤＲｍ［ｔｎ］、ＤＲｍ［ｔｎ＋１］、ＤＲｍ［ｔｎ＋２］は、ＤＱｍ端子から直列に出力されるデータ信号のうち、ＤＱＳ信号の立ち上がりに同期して出力される信号である。なお、ｍは、自然数であり、ＤＱ０からＤＱｍまでｍ＋１個のＤＱ出力端子が必要である。一般的には、ｍ＋１の数（ＤＱ出力端子の数）は、４、８、１６であることが多いが、ｍは任意の数とすることができる。同様に、ＤＦｍ［ｔｎ−１］、ＤＦｍ［ｔｎ］、ＤＦｍ［ｔｎ＋１］、ＤＦｍ［ｔｎ＋２］は、ＤＱｍ端子から直列に出力されるデータ信号のうち、ＤＱＳ信号の立ち下りに同期して出力される信号である。
【００５６】
ＤＱｍは、ＤＱｍ出力端子から出力されるデータ信号である。ＤＱＳ信号の立ち上がり（ＤＱＳＢ信号の立ち下がり）に同期してＤＲｍ信号がＤＱｍ端子から出力され、ＤＱＳ信号の立ち下がり（ＤＱＳＢ信号の立ち上がり）に同期してＤＦｍ信号が出力される。ＤＲＳ信号は、ロウレベルに固定された信号であり、ＬＣＬＫＯＥによりマルチプレクサ２０５を切り替えたときにＤＱＳ端子からロウレベルを出力するための信号である。同様に、ＤＦＳ信号は、ハイレベルに固定された信号であり、ＬＣＬＫＯＥによりマルチプレクサ２０５を切り替えたときにＤＱＳ端子からハイレベルを出力するための信号である。ＤＱＳ端子、ＤＱＳＢ端子からは、それぞれＤＱＳ信号、ＤＱＳＢ信号が出力される。
【００５７】
すなわち、外部クロックＣＫのタイミングｔｎの立ち上がりに同期してＤＱＳ端子が立ち上がり、ＤＱＳＢ端子が立ち下がると共に、ＤＱｍ端子から出力されるデータは、ＤＦｍ［ｔｎ−１］からＤＲｍ［ｔｎ］に遷移する。また、外部クロックＣＫのタイミングｔｎの立ち下がりに同期してＤＱＳ端子が立ち下がり、ＤＱＳＢ端子が立ち上がると共に、ＤＱｍ端子から出力されるデータは、ＤＲｍ［ｔｎ］からＤＦｍ［ｔｎ］に遷移する。
【００５８】
図６と図７にＤＱＳ端子とＤＱＳＢ端子のスルーレートをＤＱ端子から出力するデータによって自動的に調整する具体的な回路構成を示す。図６（ａ）は、ＤＱＳ出力回路２０１のより具体的な回路ブロック図である。特に比較回路３０１の出力信号を受けてＰＭＯＳ出力トランジスタ５０５のゲートを駆動する第１駆動回路５０１と、ＮＭＯＳ出力トランジスタ５０６のゲートを駆動する第２駆動回路５０２の内部回路構成を示す。
【００５９】
第１駆動回路５０１は、ＤＱＳ信号と同相であるＤＳＰＴ信号が入力信号として接続されたＰＭＯＳトランジスタ５１０とＮＭＯＳトランジスタ５０７により構成され、ＤＱＳ信号と逆相であるＤＳＰＢ信号を出力するＣＭＯＳインバータと、そのＤＳＰＢ信号の立ち下がり速度を制御する回路から構成されている。また、ＤＳＰＢ信号は、ＰＭＯＳ出力トランジスタ５０５のゲートに接続されている。従って、ＤＳＰＢ信号よりＰＭＯＳ出力トランジスタ５０５のオンオフを制御することになる。
【００６０】
第１駆動回路５０１に含まれるＤＳＰＢ信号の立ち下がり速度を制御する回路は、ソースが電源ＶＳＳＱに接続され、ゲートに比較回路３０１が出力するＤＲＤｍ信号を受けるＮＭＯＳトランジスタ５０９とＮＭＯＳトランジスタ５０９とＤＳＰＢとの間に接続されたＮＭＯＳトランジスタ５０８とを備えている。なお、ＮＭＯＳトランジスタ５０８のゲートには、ＤＳＰＴ信号が接続されている。また、ＤＳＰＢ信号と電源ＶＳＳＱとの間に直列に接続されたこのＮＭＯＳトランジスタ５０９とＮＭＯＳトランジスタ５０８のペアは、ＤＱ端子がＤＱ０からＤＱｍまでｍ＋１端子あるのに対応してｍ＋１組設けられている。ｍ＋１組のペアトランジスタは、それぞれＤＳＰＢ信号と電源ＶＳＳＱとの間に並列に接続されている。また、ｍ＋１個設けられるＮＭＯＳトランジスタ５０９には、それぞれｍ＋１個のＤＱ端子に対応するＤＲＤｍ信号が接続されている。
【００６１】
同様に、第２駆動回路５０２は、ＤＱＳ信号と同相であるＤＳＮＴ信号が入力信号として接続されたＰＭＯＳトランジスタ５１７とＮＭＯＳトランジスタ５２０により構成されたＣＭＯＳインバータと、ＣＭＯＳインバータの立ち上がり速度を制御する回路により構成されている。また、このＣＭＯＳインバータの出力信号はＤＳＮＢ信号として出力され、ＮＭＯＳ出力トランジスタ５０６のゲートに接続されている。すなわち、ＤＳＮＢ信号によりＮＭＯＳ出力トランジスタ５０６のオンオフを制御することになる。
【００６２】
第２駆動回路５０２に含まれるＤＳＮＢ信号の立ち上がり速度を制御する回路は、ソースが電源ＶＤＤＱに接続され、ゲートに比較回路３０１が出力するＤＦＤｍ信号を受けるＰＭＯＳトランジスタ５１９とＰＭＯＳトランジスタ５１９とＤＳＮＢとの間に接続されたＰＭＯＳトランジスタ５１８とを備えている。このＤＳＮＢ信号と電源ＶＤＤＱとの間に直列に接続されたＰＭＯＳトランジスタ５１９とＰＭＯＳトランジスタ５１８のペアは、ＤＱ端子の数だけｍ＋１組並列に、ＤＳＮＢ信号と電源ＶＤＤＱとの間に設けられ、ＤＳＮＴ信号がそのｍ＋１個のＰＭＯＳトランジスタ５１８のゲートに共通に接続され、ｍ＋１個のＰＭＯＳトランジスタ５１９のゲートには、それぞれ異なるｍ＋１個のＤＦＤｍ信号が接続されている。
【００６３】
また、図６（ｂ）は比較回路３０１のうち、第１駆動回路５０１を制御する信号を生成する比較回路３０１Ａと、第２駆動回路５０２を制御する信号を生成する比較回路３０１Ｂの回路ブロック図である。比較回路３０１Ａと３０１ＢはそれぞれＤＱ端子の数であるｍ＋１個設けられ、ｍ＋１個の比較回路３０１Ａと３０１ＢはそれぞれＤＲＤｍ信号とＤＦＤｍ信号を出力する。さらに、図６（ｃ）は比較回路３０１Ａと比較回路３０１Ｂの入力信号と出力信号との論理を示すカルノー図である。
【００６４】
［ＤＱＳ信号の立ち上がりにおけるスルーレートの自動調整動作］
次に、図６において、ＤＱＳ出力回路２０１がＤＱＳ信号の立ち上がりと立下りのスルーレートを自動的に調整する動作について説明する。まず、図５の動作タイミング図において、タイミングｔｎのＤＱＳ信号の立ち上がりのスルーレートを調整する動作について説明する。ＤＱＳ信号の立ち上がりのスルーレートの調整は、比較回路３０１Ａと第１駆動回路５０１が自動的に制御する。
【００６５】
図５の動作タイミング図で示すとおり、タイミングｔｎのＤＱＳ信号の立ち上がりに、ＤＱｍ端子から出力されるデータは、ＤＦｍ［ｔｎ−１］からＤＲｍ［ｔｎ］に遷移する。比較回路３０１Ａのフリップフロップ回路３１１は、ＤＦｍ［ｔｎ−１］の反転データを図５に示すＤＲｍ［ｔｎ］と同じ期間保持する。一方、比較回路３０１ＡのＤＲｍには、ＤＲｍ［ｔｎ］が入力するので、ＤＲＤｍ信号は、ＤＦｍ［ｔｎ−１］がロウレベルでＤＲｍ［ｔｎ］がハイレベルである場合のみハイレベルとなり、それ以外のときは、ロウレベルとなる。すなわち、ＤＲＤｍ信号は、ＤＱＳ信号がロウレベルからハイレベルに立ち上がるときに、ＤＱｍ信号も同時にロウレベルからハイレベルに立ち上がる場合は、ハイレベルとなり、それ以外のＤＱｍ信号がハイレベル又はロウレベルを維持するか、ハイレベルからロウレベルに立ち下がる場合は、ロウレベルとなる。
【００６６】
ＤＲＤｍ信号はＮＭＯＳトランジスタ５０９のゲートに接続されているので、ＤＱＳ信号が立ち上がるときに、ＤＲＤｍ信号がハイレベルであるときは、ＮＭＯＳトランジスタ５０７と同時にＮＭＯＳトランジスタ５０８、５０９も同時にオンすることとなり、ＰＭＯＳ出力トラジスタ５０５のゲートを加速して早く立ち上げることができる。したがって、ＰＭＯＳ出力トランジスタのスルーレートを大きくし、ＤＱＳ信号を加速して立ち上げることができる。すなわち、ＤＱＳ信号がロウレベルからハイレベルに立ち上がるときに、データ信号ＤＱｍも同時にロウレベルからハイレベルに立ち上がるときは、ＤＱＳ端子のスルーレートを上げて、ＤＱＳ端子を早くロウレベルからハイレベルに立ち上げるように動作する。
【００６７】
［ＤＱＳ信号の立ち下がりにおけるスルーレートの自動調整動作］
次に、図５の動作タイミング図において、タイミングｔｎとタイミングｔｎ＋１との間のＤＱＳ信号の立ち下がりにおけるスルーレートを調整する動作について説明する。ＤＱＳ信号の立ち下がりのスルーレートの自動調整は、図６の比較回路３０１Ｂと第２駆動回路５０２が行う。
【００６８】
図５の動作タイミング図で示すとおり、タイミングｔｎとタイミングｔｎ＋１との間のＤＱＳ信号の立ち下がりに、ＤＱｍ端子から出力されるデータは、ＤＲｍ［ｔｎ］からＤＦｍ［ｔｎ］に遷移する。比較回路３０１Ｂのフリップフロップ回路３１５は、ＤＲｍ［ｔｎ］の反転データを図５に示すＤＦｍ［ｔｎ］と同じ期間保持する。一方、比較回路３０１ＢのＤＦｍには、ＤＦｍ［ｔｎ］が入力するので、ＤＦＤｍ信号は、ＤＲｍ［ｔｎ］がハイレベルでＤＦｍ［ｔｎ］がロウレベルである場合のみロウレベルとなり、それ以外のときは、ハイレベルとなる。すなわち、ＤＦＤｍ信号は、ＤＱＳ信号がハイレベルからロウレベルに立ち下がると同時にＤＱｍ信号も同時にハイレベルからロウレベルに立ち下がるときは、ロウレベルとなり、それ以外のＤＱｍ信号がハイレベル又はロウレベルを維持するか、ロウレベルからハイレベルに立ち上がるときは、ハイレベルとなる。
【００６９】
ＤＦＤｍ信号はＰＭＯＳトランジスタ５１９のゲートに接続されているので、ＤＱＳ信号が立ち下がるときに、ＤＦＤ信号がロウレベルであるときは、ＰＭＯＳトランジスタ５１７と同時にＰＭＯＳトランジスタ５１８、５１９も同時にオンすることとなり、ＮＭＯＳ出力トランジスタ５０６のゲートを加速して早く立ち上げることができる。したがって、ＮＭＯＳ出力トランジスタのスルーレートを大きくし、ＤＱＳ信号を加速して立ち下げることができる。すなわち、ＤＱＳ信号がハイレベルからロウレベルに立ち下がるときに、データ信号ＤＱｍも同時にハイレベルからロウレベルに立ち下がるときは、ＤＱＳ端子のスルーレートを上げて、ＤＱＳ端子を早くハイレベルからロウレベルに立ち下げるように動作する。
【００７０】
図７に、ＤＱＳＢ端子のスルーレートを自動的に調整するための回路構成を示す。図７（ａ）は、ＤＱＳＢ出力回路２０２の具体的な回路ブロック図である。基本的な構成は、図６（ａ）に示すＤＱＳ出力回路２０１と同一である。ＰＭＯＳ出力トランジスタ６０５のオンオフを制御する第１駆動回路６０１とＮＭＯＳ出力トランジスタ６０６のオンオフを制御する第２駆動回路６０２を備えている。
【００７１】
第１駆動回路６０１は、ＤＱＳＢ信号と同相である入力信号が接続されたＰＭＯＳトランジスタ６１０とＮＭＯＳトランジスタ６０７により構成され、ＤＱＳＢ信号と逆相である信号をＰＭＯＳ出力トランジスタ６０５のゲートに出力するＣＭＯＳインバータと、ＰＭＯＳ出力トランジスタ６０５の立ち上がりのスルーレートを調整する回路から構成されている。
【００７２】
第１駆動回路６０１に含まれるスルーレートを調整する回路は、ソースが電源ＶＳＳＱに接続され、ゲートに比較回路３０１が出力するＤＦＢｍ信号を受けるＮＭＯＳトランジスタ６０９とＮＭＯＳトランジスタ６０９とＮＭＯＳ出力トランジスタ６０５のゲートとの間に接続されたＮＭＯＳトランジスタ６０８とを備えている。なお、ＮＭＯＳトランジスタ６０８のゲートには、ＤＱＳＢと同相の信号が接続されている。また、ＮＭＯＳ出力トランジスタ６０５のゲートと電源ＶＳＳＱとの間に直列に接続されたこのＮＭＯＳトランジスタ６０９とＮＭＯＳトランジスタ６０８のペアは、ＤＱ端子の数であるｍ＋１組設けられ、それぞれＮＭＯＳ出力トランジスタ６０５のゲートと電源ＶＳＳＱとの間に並列に接続されている。また、ｍ＋１個設けられるＮＭＯＳトランジスタ６０９には、それぞれｍ＋１個のＤＱ端子に対応するＤＦＢｍ信号が接続されている。
【００７３】
同様に、第２駆動回路６０２は、ＤＱＳＢ信号と同相である信号が入力信号として接続されたＰＭＯＳトランジスタ６１７とＮＭＯＳトランジスタ６２０により構成されたＣＭＯＳインバータと、このＣＭＯＳインバータの立ち上がり速度を制御する回路により構成されている。また、このＣＭＯＳインバータの出力信号は、ＮＭＯＳ出力トランジスタ６０６のゲートに接続され、ＮＭＯＳ出力トランジスタ６０６のオンオフを制御している。
【００７４】
第２駆動回路６０２に含まれるＮＭＯＳ出力トランジスタ６０６のゲート信号の立ち上がり速度を制御する回路は、ソースが電源ＶＤＤＱに接続され、ゲートに比較回路３０１が出力するＤＲＢｍ信号を受けるＰＭＯＳトランジスタ６１９とＰＭＯＳトランジスタ６１９とＮＭＯＳ出力トランジスタ６０６のゲートとの間に接続されたＰＭＯＳトランジスタ６１８とを備えている。このＮＭＯＳ出力トランジスタ６０６のゲートと電源ＶＤＤＱとの間に直列に接続されたＰＭＯＳトランジスタ６１９とＰＭＯＳトランジスタ６１８のペアは、ＤＱ端子の数だけｍ＋１組並列に、ＮＭＯＳ出力トランジスタ６０６のゲートと電源ＶＤＤＱとの間に設けられ、ＤＱＳＢと同相の信号がそのｍ＋１個のＰＭＯＳトランジスタ６１８のゲートに共通に接続され、ｍ＋１個のＰＭＯＳトランジスタ６１９のゲートには、それぞれ異なるｍ＋１個のＤＲＢｍ信号が接続されている。
【００７５】
また、図７（ｂ）は比較回路３０１のうち、ＤＲＢｍ信号を生成する比較回路３０１Ｃと、ＤＦＢｍ信号を生成する比較回路３０１Ｄの回路ブロック図である。さらに、図７（ｃ）は比較回路３０１Ｃと比較回路３０１Ｄの入力信号と出力信号との論理を示すカルノー図である。
【００７６】
［ＤＱＳＢ信号の立ち下がりにおけるスルーレートの自動調整動作］
次に、図７において、ＤＱＳＢ出力回路２０２がＤＱＳＢ信号の立ち上がりと立下りのスルーレートを自動的に調整する動作について説明する。まず、図５の動作タイミング図において、タイミングｔｎのＤＱＳＢ信号の立ち下がりにおけるスルーレートを調整する動作について説明する。ＤＱＳＢ信号の立ち下がりのスルーレートの自動調整は、図７（ｂ）の比較回路３０１Ｃと、図７（ａ）の第２駆動回路６０２が行う。
【００７７】
実施例２においても、基本的な動作タイミングは実施例１と変わりないので、図５の動作タイミング図を参照すると、タイミングｔｎのＤＱＳＢ信号の立ち下がりに、ＤＱｍ端子から出力されるデータは、ＤＦｍ［ｔｎ−１］からＤＲｍ［ｔｎ］に遷移する。比較回路３０１Ｃのフリップフロップ回路３１３は、ＤＦｍ［ｔｎ−１］の反転データを図５に示すＤＲｍ［ｔｎ］と同じ期間保持する。一方、ＤＲｍには、ＤＲｍ［ｔｎ］が入力するので、ＤＲＢｍ信号は、ＤＦｍ［ｔｎ−１］がハイレベルでＤＲｍ［ｔｎ］がロウレベルである場合のみロウレベルとなり、それ以外のときは、ハイレベルとなる。すなわち、ＤＲＢｍ信号は、ＤＱＳＢ信号がハイレベルからロウレベルに立ち下がると同時にＤＱｍ信号も同時にハイレベルからロウレベルに立ち上がるときは、ロウレベルとなり、それ以外のＤＱｍ信号がハイレベル又はロウレベルを維持するか、ロウレベルからハイレベルに立ち上がるときは、ハイレベルとなる。
【００７８】
ＤＲＢｍ信号はＰＭＯＳトランジスタ６１９のゲートに接続されているので、ＤＱＳＢ信号が立ち下がるときに、ＤＲＢｍ信号がロウレベルであるときは、ＰＭＯＳトランジスタ６１７と同時にＰＭＯＳトランジスタ６１８、６１９も同時にオンすることとなり、ＮＭＯＳ出力トラジスタ６０６のゲートを加速して早く立ち上げることができる。したがって、ＮＭＯＳ出力トランジスタのスルーレートを大きくし、ＤＱＳＢ信号を加速して立ち下げることができる。すなわち、ＤＱＳＢ信号がハイレベルからロウレベルに立ち下がるときに、データ信号ＤＱｍも同時にハイレベルからロウレベルに立ち下がる場合は、ＤＱＳ端子のスルーレートを上げて、ＤＱＳＢ端子を早くハイレベルからロウレベルに立ち下げるように動作する。
【００７９】
［ＤＱＳＢ信号の立ち上がりにおけるスルーレートの自動調整動作］
次に、図５の動作タイミング図において、タイミングｔｎとタイミングｔｎ＋１との間のＤＱＳＢ信号の立ち上がりにおけるスルーレートを調整する動作について説明する。ＤＱＳＢ信号の立ち上がりのスルーレートの調整は、図７（ａ）の第１駆動回路６０１と図７（ｂ）の比較回路３０１Ｄが自動的に制御する。
【００８０】
図５の動作タイミング図で示すとおり、タイミングｔｎとタイミングｔｎ＋１との間のＤＱＳＢ信号の立ち上がりには、ＤＱｍ端子から出力されるデータは、ＤＲｍ［ｔｎ］からＤＦｍ［ｔｎ］に遷移する。比較回路３０１Ｄのフリップフロップ回路３１７は、ＤＲｍ［ｔｎ］の反転データを図５に示すＤＦｍ［ｔｎ］と同じ期間保持する。一方、ＤＦｍには、ＤＦｍ［ｔｎ］が入力するので、ＤＦＢｍ信号は、ＤＲｍ［ｔｎ］がロウレベルでＤＦｍ［ｔｎ］がハイレベルである場合のみハイレベルとなり、それ以外のときは、ロウレベルとなる。すなわち、ＤＦＢｍ信号は、ＤＱＳＢ信号がロウレベルからハイレベルに立ち上がるときに、ＤＱｍ信号も同時にロウレベルからハイレベルに立ち上がる場合はハイレベルとなり、それ以外のＤＱｍ信号がハイレベル又はロウレベルを維持するか、ハイレベルからロウレベルに立ち下がる場合は、ロウレベルとなる。
【００８１】
ＤＦＢｍ信号はＮＭＯＳトランジスタ６０９のゲートに接続されているので、ＤＱＳＢ信号が立ち上がるときに、ＤＦＢｍ信号がハイレベルであるときは、ＮＭＯＳトランジスタ６０７と同時にＮＭＯＳトランジスタ６０８、６０９も同時にオンすることとなり、ＰＭＯＳ出力トラジスタ６０５のゲートを加速して早く立ち下げることができる。したがって、ＰＭＯＳ出力トランジスタ６０５のスルーレートを大きくし、ＤＱＳＢ信号を加速して立ち上げることができる。すなわち、ＤＱＳＢ信号がロウレベルからハイレベルに立ち上がるときに、データ信号ＤＱｍも同時にロウレベルからハイレベルに立ち上がる場合は、ＤＱＳ端子のスルーレートを上げて、ＤＱＳ端子を早くロウレベルからハイレベルに立ち上げるように動作する。
【００８２】
図８は、実施例１において、ＤＱＳＢ信号がハイレベルからロウレベルに立ち下がるのと同時に全ビットのＤＱ信号が一斉に立ち下がった場合の動作波形図である。スルーレートの自動調整を行わない場合は、図２を用いてすでに説明したとおり、全ビットのＤＱ信号がいっせいに立ち下がることによりＶＳＳＱ電源が浮き上がり、その影響を受けてＤＱＳＢ信号の立下りが遅くなり、ＶｏｘがＶｔｔから高い電圧へずれることになる。
【００８３】
これに対して実施例１では、図７で説明した回路により、ＤＱＳＢ信号の立下りに同期して同時に立ち下がるビットが多いほどＮＭＯＳ出力トランジスタ６０６のゲート電位をより急速に立ち上げ、ＤＱＳＢ端子の立下りのスルーレートが大きくなるように自動調整する。従って、電源ＶＳＳＱの浮き上がりによるＤＱＳＢ信号の立下りの遅れを補うことができ、電圧Ｖｏｘが電圧Ｖｔｔからずれないようにすることができる。
【実施例２】
【００８４】
図９は実施例２のＤＱＳ出力回路２０１Ａのブロック図である。また、図１０（ａ）はＤＱＳ出力回路２０１Ａのスルーレートを制御する信号ＤＲＤｍ、ＤＲＢｍ、ＤＦＤｍ、ＤＦＢｍを出力する比較回路の回路ブロック図であり、図１０（ｂ）はそのカルノー図である。
【００８５】
図９のＤＱＳ出力回路２０１Ａの基本的な回路構成は、図６（ａ）のＤＱＳ出力回路２０１と、第１駆動回路５０１と第２駆動回路５０２が、それぞれ、第１駆動回路５０１Ａと第２駆動回路５０２Ａに置き換わっていることを除いて、同一である。従って、第１駆動回路５０１Ａ及び第２駆動回路５０２Ａが図６（ａ）の第１駆動回路５０１及び第２駆動回路５０２と異なる点について説明する。
【００８６】
図９のＤＱＳ出力回路２０１Ａの第１駆動回路５０１Ａは、図６に示すＤＱＳ出力回路２０１の第１駆動回路５０１に対して、ＰＭＯＳ出力トランジスタ５０５のプリドライブ信号であるＤＳＰＢ信号とＶＤＤＱ電源との間にＰＭＯＳトラジスタ５２９と５２８を設けた点において、回路が付加されている。なお、ＰＭＯＳトラジスタ５２９と５２８とのペアはＤＱ端子の数と同一の数であるｍ＋１組並列に設けられ、各ＰＭＯＳトラジスタ５２９には、図１０（ａ）の比較回路３０１Ｆが出力するＤＦＢｍ信号が接続されている。その他の構成は、図６の第１駆動回路５０１と同一である。
【００８７】
同様に第２駆動回路５０２Ａは、図６に示すＤＱＳ出力回路２０１の第２駆動回路５０２に対して、ＮＭＯＳ出力トランジスタ５０６のプリドライブ信号であるＤＳＮＢ信号とＶＳＳＢ電源との間にＮＭＯＳトラジスタ５３９と５３８を設けた点において、回路が付加されている。なお、ＮＭＯＳトラジスタ５３９と５３８とのペアはＤＱ端子の数と同一の数であるｍ＋１組並列に設けられ、各ＮＭＯＳトラジスタ５３９には、図１０（ａ）の比較回路３０１Ｅが出力するＤＲＢｍ信号が接続されている。その他の構成は、図６の第２駆動回路５０２と同一である。
【００８８】
次に、実施例２のＤＱＳ出力回路２０１Ａの動作について、実施例１のＤＱＳ出力回路２０１と異なる点について説明する。実施例１と構成が同一である部分は、動作も同一であるので、説明は省略する。
【００８９】
［ＤＱＳ信号の立ち上がり動作］
図５における動作タイミングチャートにおいて、タイミングｔｎにおいて、ＤＱＳ端子がロウレベルからハイレベルへ立ち上がるときを考える。このとき、ＤＱｍ端子から出力されるデータは、ＤＦｍ［ｔｎ−１］からＤＲｍ［ｔｎ］へと遷移する。図９において、ＤＱＳ端子がロウレベルからハイレベルに立ち上がるときは、ＮＭＯＳ出力トランジスタ５０６をオン状態からオフ状態に遷移させる必要がある。従って、ＮＭＯＳ出力トランジスタ５０６のゲート信号であるＤＳＮＢをハイレベルからロウレベルに遷移させる。ＤＳＮＢをロウレベルに放電するＮＭＯＳトランジスタは、図６（ａ）で説明した実施例１では、ＮＭＯＳトランジスタ５２０のみであったが、図９に示す実施例２では、ＮＭＯＳトランジスタ５２０の他、直列に接続されたＮＭＯＳトランジスタ５３８と５３９もＤＳＮＢのロウレベルへの放電に寄与する。ＮＭＯＳトランジスタ５３９のゲートには、図１０（ａ）（ｂ）に示すＤＲＢｍ信号が接続されている。このＤＲＢ信号は、図１０（ａ）（ｂ）に示すとおり、ＤＱｍ端子から出力するデータ（ＤＦｍ［ｔｎ−１］からＤＲｍ［ｔｎ］へ遷移）がハイレベルからロウレベルに遷移する場合のみロウレベルとなり、それ以外はハイレベルとなる信号である。
【００９０】
すなわち、ＤＱＳ端子がロウレベルからハイレベルに立ち上がるときに、ＤＱｍ端子がハイレベル又はロウレベルを維持するか、ロウレベルからハイレベルに立ち上がる場合は、ＮＭＯＳトランジスタ５３９がオンするのでＮＭＯＳトランジスタ５３９、５３８もＮＭＯＳトランジスタ５２０と並列にＤＳＮＢのロウレベルへの放電に寄与する。ＤＳＮＢがロウレベルに放電されることによって、ＮＭＯＳ出力トランジスタ５０６はターンオフ
する。
【００９１】
一方、ＤＱＳ端子がロウレベルからハイレベルに立ち上がるときに、ＤＱｍ端子がハイレベルからロウレベルに逆方向に立ち下がる場合は、ＮＭＯＳトランジスタ５３９がオンしないので、ＤＳＮＢのロウレベルへの放電は遅くなる。ＤＳＮＢのロウレベルの放電が遅くなるとＮＭＯＳ出力トランジスタ５０６のターンオフが遅くなりＤＱＳ端子のスルーレートは小さくなる。すなわち、図９のＤＱＳ出力回路２０１Ａは、ＤＱＳ端子の立ち上がりに対して、ＤＱｍ端子が逆方向に立ち下がる場合はスルーレートが小さくなるように自動的に調整する。
【００９２】
［ＤＱＳ信号の立ち下がり動作］
一方、図５の動作タイミング図において、ＤＱＳ信号がタイミングｔｎとｔｎ＋１との間でハイレベルからロウレベルに立ち下がるときは、ＤＱｍ端子から出力されるデータは、ＤＲｍ［ｔｎ］からＤＦｍ［ｔｎ］へと遷移する。このとき、図９のＰＭＯＳ出力トランジスタ５０５はオン状態からオフ状態に遷移させる必要があるので、ＰＭＯＳ出力トランジスタ５０５のゲート信号であるＤＳＰＢをロウレベルからハイレベルに遷移させる。図９に示す実施例２では、ＤＳＰＢをハイレベルに充電するＰＭＯＳトランジスタは、ＰＭＯＳトランジスタ５１０の他、直列に接続されたＰＭＯＳトランジスタ５２８と５２９もＤＳＰＢのハイレベルへの充電に寄与する。ＰＭＯＳトランジスタ５２９のゲートには、図１０（ａ）（ｂ）に示すＤＦＢｍ信号が接続されている。このＤＦＢ信号は、図１０（ａ）（ｂ）に示すとおり、ＤＱｍ端子から出力するデータ（ＤＲｍ［ｔｎ］からＤＦｍ［ｔｎ］へ遷移）がロウレベルからハイレベルに遷移する場合のみハイレベルとなり、それ以外はロウレベルとなる信号である。
【００９３】
ＤＱＳ端子がハイレベルからロウレベルに立ち下がるときに、ＤＱｍ端子がロウレベルからハイレベルに立ち上がる場合は、ＰＭＯＳトランジスタ５２９がオンしないので、ＤＳＰＢのハイレベルへの充電は相対的に遅くなる。ＤＳＰＢのハイレベルの充電が遅くなるとＰＭＯＳ出力トランジスタ５０５のターンオフが遅くなりＤＱＳ端子のスルーレートは小さくなる。すなわち、図９のＤＱＳ出力回路２０１Ａは、ＤＱＳ端子の立ち下がりに対して、ＤＱｍ端子が逆方向に立ち上がる場合はスルーレートが小さくなるように自動的に調整する。
【００９４】
なお、ＤＱＳ出力回路２０１Ａの第１駆動回路５０１Ａ、第２駆動回路５０２Ａは実施例１の第１駆動回路５０１、第２駆動回路５０２が備えているＤＱ端子の遷移の方向が、ＤＱＳ端子と同一方向であれば、スルーレートを大きくする回路機能をそのまま備えている。従って、ＤＱＳ出力回路２０１Ａは、ＤＱＳ端子の立ち上がり、立ち下がりと同時に遷移するＤＱ信号が、逆方向に遷移する場合、変化がない場合、同一方向に遷移する場合の３通りにスルーレートを調整することができる。ＤＱ端子の数がｍ＋１端子あるとすると、ＤＱＳ端子のスルーレートをＤＱ端子毎に３段階に調整できるので、ＤＱＳ端子のスルーレートを立ち上がり立下り毎に同時に遷移するＤＱ信号のデータによって３＊（ｍ＋１）通りに自動制御することができる。
【００９５】
また、ＤＱＳＢ出力回路については、特に図示しないが、ＤＱＳＢ端子、ＤＱＳＢ信号についてもＤＱＳ端子、ＤＱＳ信号と同様に、ＤＱｍ端子の出力する論理レベルとＤＱＳＢ端子の出力する論理レベルが逆方向に同時に遷移する場合は、ＤＱＳＢ端子のスルーレートが小さくなるように自動調整することができる。
【００９６】
以上、実施例に基づいて本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【００９７】
特に、Ｐチャンネル型のトランジスタまたはＰＭＯＳトランジスタは、第１導電型のトランジスタの代表例、Ｎチャンネル型のトランジスタまたはＮＭＯＳトランジスタは、第２導電型トランジスタの代表例であり、これに限定されるものではない。
【００９８】
また、トランジスタは、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ以外にもＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）等の様々な電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；  ＦＥＴ）に適用できる。さらに、電界効果トランジスタ以外のバイポーラ型トランジスタ等であっても良いことはもちろんである。
【００９９】
トランジスタは、Ｐ型又はＮ型の半導体基板の上に形成しても良いし、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造の半導体基板であっても、それ以外の半導体基板であっても良い。
【産業上の利用可能性】
【０１００】
本発明による半導体装置は、半導体記憶装置に用いることができるだけでなく、データを他の半導体装置に出力する半導体装置の出力バッファに適用することができる。たとえば、メモリコントローラ、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＭＣＵ（Ｍｉｃｒｏ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、ＡＳＳＰ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｓｔａｎｄａｒｄ  Ｃｉｒｃｕｉｔ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、不揮発性記憶装置（例えばＦｌａｓｈメモリ）等に適用できる。
【符号の説明】
【０１０１】
１−１：メモリセルアレイ（Ｍｅｍｏｒｙ  ｃｅｌｌ  ａｒｒａｙ）
１−２：センスアンプ（Ｓｅｎｓｅ  ａｍｐ．）
１−３：カラムデコーダ（Ｃｏｌｕｍｎ  ｄｅｃｏｒｄｅｒ）
１−４：ロウデコーダ（Ｒｏｗ  ｄｅｃｏｒｄｅｒ）
１−５：モードレジスタ（Ｍｏｄｅ  ｒｅｇｉｓｔｅｒ）
１−６：ロウアドレスバッファ及びリフレッシュカウンタ（Ｒｏｗ  ａｄｄｒｅｓｓ  ｂｕｆｆｅｒ  ａｎｄ  ｒｅｆｒｅｓｈ  ｃｏｕｎｔｅｒ）
１−７：カラムアドレスバッファ及びバーストカウンタ（Ｃｏｌｕｍｎ  ａｄｄｒｅｓｓ  ｂｕｆｆｅｒ  ａｎｄ  ｂｕｒｓｔ  ｃｏｕｎｔｅｒ）
１−８：データコントロール回路（Ｄａｔａ  ｃｏｎｔｒｏｌ  ｃｉｒｃｕｉｔ）
１−９：コマンドデコーダ（Ｃｏｍｍａｎｄ  ｄｅｃｏｒｄｅｒ）
１−１０：コントロールロジック（Ｃｏｎｔｒｏｌ  ｌｏｇｉｃ）
１−１１：ラッチ回路（Ｌａｔｃｈ  ｃｉｒｃｕｉｔ）
１−１２：ＤＬＬ
１−１３：ＤＱ入出力バッファ（ＤＱ  Ｉ／Ｏ  ｂｕｆｆｅｒ）
１−１４：クロックジェネレータ（Ｃｌｏｃｋ  ｇｅｎｅｒａｔｏｒ）
１−１５：ＤＱＳ入出力バッファ（ＤＱＳ  Ｉ／Ｏ  ｂｕｆｆｅｒ）
１−１６：ＤＱＳ制御回路（Ｃｏｎｔｒｏｌ  ｃｉｒｃｕｉｔ  ｆｏｒ  ＤＱＳ）
１００：半導体装置
２０１、２０１Ａ：同期信号出力回路（ＤＱＳ出力回路）
２０２：反転同期信号出力回路（ＤＱＳＢ出力回路）
２０３、２０４：ＤＱ出力回路
２０５：マルチプレクサ回路
３０１、３０１Ａ〜３０１Ｆ：比較回路
３１１、３１３、３１５、３１７、３３１、３３５：フリップフロップ回路
３１２、３１９、３３６：ＡＮＤ回路
３１６、３１８、３３２：ＯＲ回路
５０１、５０１Ａ、６０１：第１駆動回路
５０２、５０２Ａ、６０２：第２駆動回路
５０５、６０５：第１導電型出力トランジスタ（ＰＭＯＳ出力トランジスタ）
５０６、６０６：第２導電型出力トランジスタ（ＮＭＯＳ出力トランジスタ）
５１０、５１７、５１８、５１９、５２８、５２９、６１０、６１７、６１８、６１９：ＰＭＯＳトランジスタ
５０７、５０８、５０９、５２０、５３８、５３９、６０７、６０８、６０９、６２０：ＮＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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