(57)【特許請求の範囲】
【請求項１】
時間インタリーブのアナログ-デジタル変換器（ADC）システムのための制御システムであって、
各個が前記システム内の各ADCに対応するとともに、前記各ADCのそれぞれのサンプリング・キャパシタに接続された複数の選択スイッチ・ステージと、
電圧源に接続された第２選択スイッチ・ステージと、
前記第２選択スイッチ・ステージと前記選択スイッチ・ステージの各々との間に延びる複数の導線と、
を具備し、
前記システム内のN個のADCの各々に対して、前記選択スイッチ・ステージおよび前記第２選択スイッチ・ステージは、前記ADCの前記サンプリング・キャパシタから前記電圧源まで延びる少なくともN+1個の選択可能な導電性パスを有する
ことを特徴とする制御システム。
【請求項２】
各ADCでの信号取得は、前記ADC内のアパーチャ遅延をランダム化するために前記導電性パスのランダムな選択を含むことを特徴とする請求項１に記載の制御システム。
【請求項３】
それぞれのADCの変換の各繰り返しの間、前記導電性パスの一つをランダムに選択するための制御器を更に具備することを特徴とする請求項１に記載の制御システム。
【請求項４】
ランダムなパス選択は、疑似ランダム選択であることを特徴とする請求項３に記載の制御システム。
【請求項５】
ランダムなパス選択は、未使用の導電性パスの中からランダムに選択することを特徴とする請求項３に記載の制御システム。
【請求項６】
前記制御システムは、正確にN+1個の選択可能な導電性パスを具備することを特徴とする請求項１に記載の制御システム。
【請求項７】
前記制御システムは、N+1個より多い選択可能な導電性パスを具備することを特徴とする請求項１に記載の制御システム。
【請求項８】
前記ADCは、逐次比較レジスタ・アナログ-デジタル変換器であることを特徴とする請求項１に記載の制御システム。
【請求項９】
アナログ-デジタル変換器（ADC）システムであって、
入力信号の時間インタリーブのアナログ-デジタル変換のためのN個のADCと、
各個が前記システム内の各ADCに対応するとともに、前記各ADCのそれぞれのサンプリング・キャパシタに接続されたN個の選択スイッチ・ステージと、
電圧源に接続された第２スイッチ・ステージと、
前記第２選択スイッチ・ステージと前記選択スイッチ・ステージの各々との間に延びる少なくともN+1個の導線と、
を具備することを特徴とするADCシステム。
【請求項１０】
各ADCでの信号取得は、前記ADC内のアパーチャ遅延をランダム化するために導電性パスのランダムな選択を含むことを特徴とする請求項９に記載のADCシステム。
【請求項１１】
それぞれの選択スイッチ・ステージおよび前記第２スイッチ・ステージの制御を介して、ランダムに選択された導線を通じて、前記電圧源にADCを接続するための制御手段を更に具備することを特徴とする請求項９に記載のADCシステム。
【請求項１２】
ランダムな導線の選択は、疑似ランダム選択であることを特徴とする請求項１１に記載のADCシステム。
【請求項１３】
ランダムな導線の選択は、未使用の導線の中からランダムに選択することを特徴とする請求項１１に記載のADCシステム。
【請求項１４】
前記ADCシステムは、正確にN+1個の選択可能な導電性パスを具備することを特徴とする請求項９に記載のADCシステム。
【請求項１５】
前記ADCシステムは、N+1個より多い選択可能な導電性パスを具備することを特徴とする請求項９に記載のADCシステム。
【請求項１６】
前記ADCは、逐次比較レジスタ・アナログ-デジタル変換器であることを特徴とする請求項９に記載のADCシステム。
【請求項１７】
時間インタリーブの集積回路システム内のアパーチャ不整合制御方法であって、
複数のサンプリング・キャパシタで、時間インタリーブ・ベースで入力電圧をサンプリングするステップと、
それぞれのキャパシタが、前記それぞれのキャパシタの第１プレートで前記入力電圧をサンプリングしている一方で、基準電位に前記それぞれのキャパシタの第２プレートを接続するステップと、
を有し、
前記接続するステップは、前記第２プレートと前記基準電位との間で、複数の電気パスのうちのランダムに選択された一つを通して生じる
ことを特徴とする方法。
【請求項１８】
N個のサンプリング・キャパシタに対して、N+1個の電気パスがあることを特徴とする請求項１７に記載の方法。
【請求項１９】
N個のサンプリング・キャパシタに対して、N+1個より多い電気パスがあることを特徴とする請求項１７に記載の方法。
【請求項２０】
前記ランダムに選択されたパスは、疑似ランダム選択アルゴリズムを介して選択されることを特徴とする請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アパーチャ遅延不整合によって発生する時間インタリーブのアナログ-デジタル変換器内の誤差を減少させる方法に関する。
【背景技術】
【０００２】
アナログ-デジタル変換器（ADC）は、アナログ信号を表すデジタル符号語を生成する周知の回路である。例えば、逐次比較レジスタADCを含め、ADCについて様々な回路方式が知られている。多くのアナログ-デジタル変換処理は、多段階の処理、例えば、アナログ信号をサンプリングすることと、様々なしきい値電圧に対してアナログ電圧を逐次テストすることと、アナログ電圧の値を表すデジタル符号語を生成することと、を伴う。単一のADCを用いる回路では、回路が現在のアナログ電圧を処理している間、回路は新しいアナログ電圧の変換を開始できなかった。故に、ADCの処理時間は、時変アナログ信号がサンプリングされるとともに、デジタル符号語に変換されうる速度を制限しうる。
【０００３】
アナログ-デジタル変換の速度を増加させる一般的な手法は、回路システム内に多数のADCを提供すること、および時間インタリーブ・ベースで多数のADCを採用することである。第１のADCがアナログ信号の第１サンプルを処理している間に、他のADCは、アナログ信号の他のサンプルを取得するとともに、前記他のサンプルを処理する。従って、マルチADCシステムは、単独のADCシステムより高速にデジタル符号語を生成する。しかしながら、いくつかの誤差原因が、個々のADCの間の不整合から発生しうる。一般的な誤差原因は、オフセットと、ゲインと、直線性と、アパーチャ遅延と、を含む。種々の較正技術が、オフセットと、ゲインと、直線性誤差と、を処理するために使用されているが、アパーチャ遅延不整合は、厄介な問題のままである。
【０００４】
図１は、マルチADCシステム内で発生するアパーチャ遅延不整合の例を示す。アパーチャ遅延不整合は、ADCが入力信号をサンプリングする時間に遅延を引き起こしうる。マルチADCシステムでは、アパーチャ遅延不整合は、１つのADC回路が一定のオフセット時間ごとに、理想のサンプル時間から遅延した時間に入力信号をサンプリングする原因となりうる。図１の例は、正常な時間間隔で４つのADCによってサンプリングされることになる典型的な入力信号INを示す。ADC2は、アパーチャ遅延Δtだけ理想から偏った時間にサンプリングする。故に、ADCによって取得されたサンプルは、回路システムによって出力される符号語中に系統誤差として出現するサンプリング誤差を含んでいる。
【０００５】
図２は、図１のIN信号のような入力サイン波についてとられた高速フーリエ変換（FFT）のシミュレーションを示している。理想的には、コーディング誤差は、全周波数にわたってランダムに分布する。前記ADC間のアパーチャ遅延不整合によって、コーディング誤差は、一定の周波数トーンに集中し、前記出力信号内に系統誤差を生じうる。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
マルチADCシステム内でアパーチャ遅延不整合に十分に対処する既知の回路システムはない。系統的なアパーチャ遅延のアーティファクトを解決するための従来の試みが試みられているが、前記試みが出力信号に他の歪みを加えるか、または多数の回路の構成要素の追加によって極めて高価になるので、前記試みは不利である。したがって、アパーチャ遅延不整合に対して増強した免疫性を有するマルチADCシステムが技術的に必要である。
【図面の簡単な説明】
【０００７】
【図１】アパーチャ遅延不整合の例を示すグラフである。
【図２】アパーチャ遅延不整合によって発生しうる典型的な歪みを示すグラフである。
【図３】本発明の実施形態によるシステムのブロック図である。
【図４】本発明の実施形態によるシステムの簡素化した回路図である。
【図５】図４の実施形態によるシステムのタイミング図である。
【発明を実施するための形態】
【０００８】
本発明の実施形態は、システム内で各ADCに対応する複数の選択スイッチ・ステージと、電圧源に接続した第２選択スイッチ・ステージとを有する時間インタリーブADCシステム内で、アパーチャ遅延をランダム化するためのシステムを提供する。複数の導線が、システム内のADCの個数を超えて、前記第２選択スイッチ・ステージと各選択スイッチ・ステージの間に延びている。例えば、システム内のN個のADCの各々に対して、選択スイッチ・ステージおよび第２選択スイッチ・ステージは、ADCのサンプリング・キャパシタの各々から電圧源まで延びる少なくともN+1個の選択可能な導電性パスを有する。N+1個のパスのランダムな選択が、アパーチャ遅延をランダム化できる。
【０００９】
図３は、複数の時間インタリーブADC310.1-310.Nでの使用のためのスイッチング・システム300のブロック図である。前記システム300は、各ADC310.1-310.N内のサンプリング・キャパシタの第１プレートと電源電圧（VCM）の間に複数の接続パスを提供するスイッチ・アレイ320を有する。一般的な入力電圧は、各ADC310.1-310.N内のサンプリング・キャパシタの第２プレートに接続されている。前記ADCは、取得段階の間、前記入力電圧をサンプリングするために時間インタリーブ・ベースで動作するとともに、その後変換段階の間、サンプリングした電圧からデジタル符号語を生成する。本明細書での説明を簡素化するために、前記スイッチ・アレイ320が接続しているサンプリング・キャパシタを示すことを除き、前記ADCの内部構造を省略する。本発明のこの原則は、電荷ベースのADCに応用され、かつ、さらに入力電圧がキャパシタでサンプリングされるとともに、ADCによる変換のために保持されるADCの他のタイプにまで応用される。
【００１０】
前記スイッチ・アレイ320は、前記ADC310.1−310.Nに接続した複数の第１スイッチ・ステージ322.1−322.N、本明細書では「選択スイッチ・ステージ」と呼ぶ、を有する。１つの選択スイッチ・ステージが、各ADCに対して提供される。前記スイッチ・アレイ320はまた、前記選択スイッチ・ステージと前記電源電圧VCMとに接続した第２スイッチ・ステージ324を有する。前記スイッチ・アレイ320は、前記第２スイッチ・ステージ324に選択スイッチ・ステージ322.1-322.Nの各々を接続する複数の導電性パス326を有する。本発明の実施形態によれば、N個のADCを具備するシステム300は、少なくともN+1個の導電性パス326を有する。故に、システム300は、前記電源電圧VCMとADCサンプリング・キャパシタのトップ・プレートの各々との間に、N+1個の導電性パス326を提供する。
【００１１】
前記システム300は、ADC310.1-310.Nの各々が、入力電圧をサンプリングするとともに、対応するデジタル・ワードにサンプリングした電圧を変換するパイプライン形式で動作する。動作中、取得段階では、電源電圧VCMは、ランダムに選択されたパス326を介して、第１ADC（例えば、ADC310.1）のサンプリング・キャパシタのトップ・プレートに接続している。前記入力電圧は、取得段階の間、サンプリング・キャパシタのボトム・プレートに印加されている。取得段階の終了後、電源電圧VCMとトップ・プレートの間の接続は切断され、トップ・プレートに電荷をトラップする。その後、前記ADC310.1は、サンプリングされた入力電圧がデジタル符号語に変換される変換段階に入る。
【００１２】
次の変換間隔の間、前記第１ADCは、取得段階に戻る。サンプリング・キャパシタのトップ・プレートは、ランダムに選択されたパス326を介して電源電圧VCMに接続されるとともに、前記サンプリング・キャパシタのボトム・プレートは、前記入力電圧に接続される。故に、時間とともに、単独のADC310.1は、スイッチ・アレイ320のランダムに選択されたパス326を使用して取得および変換を反復的に繰り返す。
【００１３】
前記第１ADC310.1が変換段階で動作している一方で、他のADC310.2-310.Nは、時間順序に基づいて取得段階に入る。前記他のADC310.2-310.Nのそれぞれの取得段階の間、前記電源電圧VCMは、ランダムに選択されたパス326を介して他のADC310.2-310.Nのサンプリング・キャパシタのトップ・プレートに接続している。前記入力信号はまた、それぞれのADCのサンプリング・キャパシタのボトム・プレート上でサンプリングされる。時間とともに、ADC選択スイッチ322.1-322.Nの構成要素の不整合によって生じる任意のアパーチャ遅延の効果は、選択スイッチ322.1-322.Nから電源電圧VCMまで延びるランダム化された導電性パス326によって、ランダム化される。アパーチャ遅延不整合が、以前は観測可能な系統的なノイズの効果を生じていたことに反して、図３の実施形態によってアパーチャ遅延不整合の効果がホワイト・ノイズとして現れる。
【００１４】
図４は、本発明の実施形態に従ってシステム400のスイッチング構成を示す簡素化した図である。そこでは、前記システム400は、少なくともN+1個の導電性パス430を介して、第２スイッチ・ステージ420に接続したN個の選択スイッチ・ステージ410.1-410.N（図４ではそのうちの２つのみが示されている）を具備しうる。スイッチ・ステージ410.1-410.Nおよび420の各々は、対応する個数のスイッチ（例えば、少なくともN+1個）を有し、電源電圧VCMにサンプリング・キャパシタを接続し、かつ電源電圧VCMからサンプリング・キャパシタを切断するために、制御器440によって選択的に制御されている。
【００１５】
前記選択スイッチ・ステージのスイッチ（例えば、第１ステージ410.1のスイッチSW1.1-S1.N+1）の各々は、一対一形式でそれぞれの導線430に接続している。スイッチSW1.1-SW1.N+1はまた、多対一形式でそれぞれのADCのサンプリング・キャパシタに接続している。第２スイッチ・ステージ420のスイッチS1.1-S1.N+1の各々は、一対一形式でそれぞれの導線430に接続し、かつ多対一形式で電源電圧に接続している。故に、第２スイッチ・ステージ420の１つのスイッチS1は、各選択スイッチ・ステージ410.1-410.Nの１つのスイッチであるスイッチSWi.1（i=1からN）に、それぞれの導線430を介して接続している。
【００１６】
実施形態では、前記制御器440は、所定の制御アルゴリズムに従って動作する状態マシンである。制御器440は、各ADCが自身の取得段階に入るときに、導線430の利用をランダム化するために、選択スイッチ・ステージ410.1-410.Nおよび第２スイッチ・ステージ420のスイッチを管理する。制御器440は、疑似ランダムに導線を選択するアルゴリズムを有するので、便利なように種々のランダム化アルゴリズムに従って動作する。
【００１７】
図５は、本発明の実施形態に従うシステムの動作を示す簡素化したタイミング図である。図５のグラフ(a)は、取得段階および変換段階に従って動作する４つのADCのパイプライン動作を示す。グラフ(b)-(d)は、ADCシステムの選択スイッチ・ステージ内および第２スイッチ・ステージ内で発生する典型的なスイッチング動作を示す。便宜的に、図４の実施形態中と同様に、図５は、選択スイッチ・ステージのペアのみに対してのスイッチング動作を示す。従って、グラフ(c)は、第１ADC（グラフ５(a)のADC1）内で発生するスイッチング動作を示すとともに、グラフ(d)は、第２ADC（グラフ５(a)のADCN）内で発生するスイッチング動作を示す。グラフ(b)は、第２スイッチ・ステージ内で発生するとともに、グラフ(c)およびグラフ(d)のスイッチング動作に関連するスイッチング動作を示す。追加のスイッチング動作を、ADC2およびADC3の動作に関連して仮想的にグラフ５(b)に示す。
【００１８】
時間t1では、図５は取得段階に入るADC1を示す。上述のように、制御器は、ADC1のサンプリング・キャパシタと電源電圧VCMの間に延びる導電性パスをランダムに選択する（図４）。制御器は、選択された導線に関連するスイッチのペアに制御信号をアサートする。図５の実施形態では、制御信号CT1およびCTRL1.1が、図４のスイッチS1およびSW1.1に対応するとともにそのスイッチを閉じるように、アサートされたとして示されている。制御信号は、時間t2で取得段階が終了するまでアサートされたままである。
【００１９】
時間t2で、ADC1が変換段階に入るとき、前記制御器は、第２スイッチ・ステージ中のスイッチS1に制御信号CT1をデアサートする。ADC1内のサンプリング・キャパシタのトップ・プレート上に蓄積された電荷は、プレート上にキャプチャされる。選択スイッチ・ステージの選択されたスイッチSW1.1は、時間t4で変換段階が終了するまで閉じたままである。
【００２０】
時間t3で、ADC1の変換段階の終了前に、ADCNは、取得段階に入る。前記制御器は、ADCNの前記サンプリング・キャパシタと電源電圧VCMの間に延びる導電性パスをランダムに選択する。前記制御器は、スイッチSN+1およびSWN.N+1に対応する選択した導線に関連するスイッチのペアに制御信号をアサートする（この例では、制御信号CTN+1およびCTRLN.N+1がアサートされる）。スイッチは、アサートされた制御信号に応答して閉じる。前記制御信号は、時間t4で取得段階が終了するまでアサートされたままである。時間t4で、ADCNが変換段階に入るとき、制御器は、第２スイッチ・ステージ中のスイッチSNに制御信号CTNをデアサートし、ADCNのサンプリング・キャパシタ上に蓄積された電荷をトラップする。このように、ADCNの動作は、ADC1の動作に類似しているが、時間的にずれている。
【００２１】
図５は、電源電圧VCMとそれぞれのADCのサンプリング・キャパシタの間で導電性パスのランダム化を生じさせる波形を示す。ADC1が時間t4で取得段階に戻るとき、図５は、時間t1で選択された異なる導電性パスを選択する、アサートされた制御信号CT3およびCTRL1,3を示す。図５は、制御信号CT2とCTRL1.2がアサートされる時間t7で、取得段階に戻るADC1を示す。同様に、図５は、制御信号CTN+1およびCTRLN.N+1がアサートされているように示されている時間t6で、取得段階に戻るADCNを示す。ランダム化アルゴリズムは、不整合ランダム化処理の一部として、最初の変換動作からその後の動作まで選択スイッチが再利用されることを可能にする。故に、前記制御器は、構成要素の利用をランダム化するとともに、アパーチャ遅延をランダム化するために、選択スイッチ・ステージ410.1-410.Nおよび第２スイッチ・ステージ420（図４）の両方で、スイッチ動作を制御する。
【００２２】
グラフ(b)は、図５の例中の全てのADC（ADC1およびADCN）に関連する制御動作を示す。故に、グラフ(b)は、時間t2-t3の間および時間t5-t6の間の両方で、それらのADCの取得段階に関連するスイッチCT1-CTN+1に印加する制御信号を示す。図５は、単に図５の提示を簡素化するために、グラフ(c)およびグラフ(d)に対応する対照の選択スイッチのグラフを含んでいない。
【００２３】
本発明のいくつかの実施形態は、明確に本明細書に示されるとともに記載されている。しかしながら、本発明の修正および変形は、上述の教示によってカバーされるとともに、本発明の精神および意図する範囲から逸脱することなく、添付の特許請求の範囲の範囲内である。例えば、前述の議論は、N個のADCを具備するシステムに提供されるN+1個の導電性パスを有する実施形態を提示する一方で、導電性パスの数は、必要に応じてより大きな数（N+2またはそれ以上）まで拡張してもよい。導電性パスの数を拡張することは、システムが集積回路として製造されるとき、より広い領域を消費するコストであるとしても、アパーチャ遅延不整合の更なるランダム化に寄与する。
【００２４】
本発明のいくつかの実施形態は、明確に本明細書で示されるとともに、記載されている。しかしながら、本発明の修正および変形は、上述の教示によってカバーされるとともに、本発明の精神および意図した範囲から逸脱することなく、添付の特許請求の範囲の範囲内である。
【符号の説明】
【００２５】
300  スイッチング・システム
310.1−310.N  時間インタリーブADC
320  スイッチ・アレイ
322.1-322.N  選択スイッチ・ステージ
324  第２スイッチステージ
326  導電性パス
【図１】
0005571103.tif 000002
【図２】
0005571103.tif 000003
【図３】
0005571103.tif 000004
【図４】
0005571103.tif 000005
【図５】
0005571103.tif 000006