(57)【特許請求の範囲】
【請求項１】
第１の基板と、
前記第１の基板に位置する複数本のゲート電極線と、
前記第１の基板に位置し、前記ゲート電極線と交差して前記ゲート電極線との間に複数の画素ゾーンを定義させる複数本のデータ線と、
前記画素ゾーンに各々対応し、前記ゲート電極線のうちのいずれかに結合する第１端と前記データ線のうちのいずれかに結合する第２端と第３端と、を備える複数の薄膜トランジスタと、
前記データ線と前記ゲート電極線と前記画素ゾーンと前記薄膜トランジスタとを覆う第１の絶縁層と、
共通電圧レベルを供給するため、第１の絶縁層を覆う透明導電層と、
前記透明導電層と画素電極の間に位置し、また、前記透明導電層と前記画素電極を隔離する第２の絶縁層と、
前記第１の絶縁層と前記第２の絶縁層の間に位置し、且つ、前記透明導電層を貫通する少なくとも１つの開口部と、
前記薄膜トランジスタにそれぞれ対応して前記第２の絶縁層と前記透明導電層と前記第１の絶縁層を貫通し、各々の一端が対応する前記薄膜トランジスタの前記第３端に結合される複数の接触孔と、
前記画素ゾーンにそれぞれ対応して前記第２の絶縁層に設けられ、且つ対応する前記接触孔を経由して対応する前記薄膜トランジスタの前記第３端に電気的結合される画素電極と、を含み、
各前記画素ゾーンに前記開口部のうちの少なくとも１つが設けられ、該開口部は、Ｓ字状パターン、Ｓ字状に類似するパターン、Ｅ字状パターン、Ｅ字状に類似するパターン、蛇行パターン、ノコギリ形のパターン、ノコギリ形に類似するパターン、櫛型のパターン、櫛型に類似するパターン、或いは、複数本の縞パターンであることを特徴とする、
画素アレイ基板。
【請求項２】
前記透明導電層が前記第１の絶縁層と前記第２の絶縁層の間に位置することを特徴とする請求項１に記載の画素アレイ基板。
【請求項３】
前記開口部のうちの少なくとも１つは、前記薄膜トランジスタの上方に各々位置することを特徴とする請求項１に記載の画素アレイ基板。
【請求項４】
前記開口部のうちの複数は、前記ゲート電極線の上方に各々位置することを特徴とする請求項１に記載の画素アレイ基板。
【請求項５】
前記透明導電層と各前記画素電極を重ね合わせるエリアは、重ね合わせた画素電極の３分の２を上回らないことを特徴とする請求項１に記載の画素アレイ基板。
【請求項６】
前記開口部のうちの複数は、前記薄膜トランジスタの上方に各々位置することを特徴とする請求項１に記載の画素アレイ基板。
【請求項７】
前記開口部のうちの複数は、前記ゲート電極線の上方に各々位置することを特徴とする請求項１に記載の画素アレイ基板。
【請求項８】
前記透明導電層は、複数の材料ブロックを含み、前記材料ブロックの間で間隔をとり、且つ、各前記材料ブロックが前記画素ゾーンのうちの少なくとも２つの隣り合う画素ゾーンまで延伸して覆うことを特徴とする請求項１に記載の画素アレイ基板。
【請求項９】
前記透明導電層は、更に複数の電気的接続部材を更に含み、各前記電気的接続部材は前記材料ブロックのうちの２つに電気的に接続されることを特徴とする請求項８に記載の画素アレイ基板。
【請求項１０】
各前記材料ブロックは、前記画素ゾーンのうちの同一直線にある全ての画素ゾーンに延伸して覆うことを特徴とする請求項８に記載の画素アレイ基板。
【請求項１１】
各前記接触孔は、第１のスルーホールと第２のスルーホールとを含み、前記第１のスルーホールが前記透明導電層を貫通し、前記第２のスルーホールが前記第１の絶縁層を貫通し、且つ、前記第２の絶縁層が前記第１のスルーホール内の前記透明導電層の側壁を覆うことを特徴とする請求項１に記載の画素アレイ基板。
【請求項１２】
前記透明導電層は、前記データ線と前記ゲート電極線と前記第１のスルーホール以外の前記画素ゾーンと前記薄膜トランジスタを全面的に覆うことを特徴とする請求項１１に記載の画素アレイ基板。
【請求項１３】
請求項１〜１２のいずれか一項に記載の画素アレイ基板と、前記画素アレイ基板に対応して設けられ、且つ、前記画素アレイ基板の間で間隔をとり、第２の基板と、前記画素電極と前記第２の基板の間に位置し、また、前記画素電極の間で間隔をとる共通電極層と、前記第２の基板と前記共通電極層の間に位置するカラーフィルタ層とを備えるカラーフィルタ基板と、前記画素アレイ基板と前記カラーフィルタ基板の間に位置する液晶層と、を含むことを特徴とする、液晶ディスプレイパネル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶ディスプレイ技術に関し、特に、液晶ディスプレイパネル及びその画素アレイ基板に関する。
【背景技術】
【０００２】
近年、フラットパネルディスプレイの発展が益々スピードアップし、徐々に従来の陰極線管ディスプレイに取って代わってきた。現在のフラットパネルディスプレイには、主に有機発光ダイオードディスプレイ（ｏｒｇａｎｉｃ  ｌｉｇｈｔ−ｅｍｉｔｔｉｎｇ  ｄｉｏｄｅｓ  ｄｉｓｐｌａｙ；ＯＬＥＤ）、プラズマディスプレイ（ｐｌａｓｍａ  ｄｉｓｐｌａｙ  ｐａｎｅｌ；ＰＤＰ）、液晶ディスプレイ（ｌｉｑｕｉｄ  ｃｒｙｓｔａｌ  ｄｉｓｐｌａｙ；ＬＣＤ）、及び電界放出ディスプレイ（ｆｉｅｌｄ  ｅｍｉｓｓｉｏｎ  ｄｉｓｐｌａｙ；ＦＥＤ）等の数種類がある。
液晶ディスプレイ技術は、液晶分子材料のねじれ方式により２種類の形式に分けることができる。一種類目がねじれネマティック液晶ディスプレイ（ｔｗｉｓｔｅｄ  ｎｅｍａｔｉｃ  ＬＣＤ；ＴＮ−ＬＣＤ）で、別の種類が横電界液晶ディスプレイ（ｉｎ−ｐｌａｎｅ  ｓｗｉｔｃｈｉｎｇ  ｌｉｑｕｉｄ  ｃｒｙｓｔａｌ  ｄｉｓｐｌａｙ；ＩＰＳ−ＬＣＤ）である。ＴＮ−ＬＣＤ内の液晶ディスプレイパネルの液晶分子は２枚のガラス基板の間の縦電界変化に伴ってねじれができる。ＴＮ−ＬＣＤ内において、共通電極と画素電極は、カラーフィルタ基板と画素アレイ基板に各々設けられる。ＴＮ−ＬＣＤ内に比べて、ＩＰＳ−ＬＣＤ内では、共通電極と画素電極を同時に画素アレイ基板に製作することで、横電界を提供し、液晶分子をこの横電界の変化に伴って回転させることができる。
【０００３】
高輝度及び高解像度製品の開発に伴い、高開口率（ｈｉｇｈ  ａｐｅｒｔｕｒｅ  ｒａｔｉｏ；ＨＡＲ）とカラーフィルターオンアレイ（ｃｏｌｏｒ  ｆｉｌｔｅｒ  ｏｎ  ａｒｒａｙ；ＣＯＡ）等の技術は、普遍的にＬＣＤに応用されている。しかしながら、スマートフォン（ｓｍａｒｔ  ｐｈｏｎｅ）の各種オペレーティングシステム（ｏｐｅｒａｔｉｎｇ  ｓｙｓｔｅｍ；ＯＳ）、例えば、アップル（登録商標）のオペレーティングシステム（Ｍａｃ  ＯＳ）、Ａｎｄｒｏｉｄ（アンドロイド）（登録商標）のシステム、ウインドウズマンゴー（Ｗｉｎｄｏｗ  Ｍａｎｇｏ）のシステム等が開発されるにつれ、ディスプレイの解像度に対する要求が益々高くなっている。
小型パネル（例えば５．３インチ、５インチ、４．７インチ、４．３インチ等）を使用したポータブル製品に高解像度を組み合わせた時、解像度を引き上げると同時に画素の開口率が多少犠牲になる。これにより、液晶ディスプレイ技術において、高開口率の設計がやはり絶え間なく追い求められている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、上記の従来技術の問題点を解消できる、液晶ディスプレイパネル及びその画素アレイ基板を提供することを目的とする。
【課題を解決するための手段】
【０００５】
一実施例において、画素アレイ基板は、第１の基板と複数本のゲート電極線と複数本のデータ線と複数の薄膜トランジスタと第１の絶縁層と透明導電層と第２の絶縁層と複数の接触孔と複数の画素電極と、を含む。
ゲート電極線とデータ線が第１の基板に位置する。ゲート電極線とデータ線が交差し、且つゲート電極線とデータ線の間に複数の画素ゾーンを定義させる。薄膜トランジスタが画素ゾーンに対応してそれぞれ設けられる。各薄膜トランジスタの第１端がこれらゲート電極線のうちのいずれかに結合され、各薄膜トランジスタの第２端がこれらデータ線のうちのいずれかに結合される。
第１の絶縁層がデータ線とゲート電極線と画素ゾーンと薄膜トランジスタとを覆う。透明導電層が第１の絶縁層を覆い、且つ共通電圧レベルを備える。接触孔が薄膜トランジスタにそれぞれ対応して第２の絶縁層と透明導電層と第１の絶縁層を貫通し、各接触孔の一端が対応する薄膜トランジスタの第３端に結合される。画素電極が画素ゾーンにそれぞれ対応して第２の絶縁層に設けられ、且つ対応する接触孔を経由して対応する薄膜トランジスタの第３端に電気的に結合される。第２の絶縁層が透明導電層と画素電極の間に位置し、また透明導電層と画素電極を隔離する。        
【０００６】
一実施例において、透明導電層が第１の絶縁層と第２の絶縁層の間に位置する。
【０００７】
一実施例において、透明導電層が接触孔のみを有する一層の透明導電性材料とすることができる。
【０００８】
一実施例において、画素アレイ基板は、少なくとも１つの開口部を更に含むことができる。開口部は第１の絶縁層と第２の絶縁層の間に位置し、且つ透明導電層を貫通する。
【０００９】
一実施例において、開口部は、画素ゾーン、薄膜トランジスタ、ゲート電極線或いはその組合せに対応するように配置できる。
【００１０】
一実施例において、各画素ゾーンにある開口部は、Ｓ字状パターン、Ｓ字状に類似するパターン、Ｅ字状パターン、Ｅ字状に類似するパターン、蛇行パターン、ノコギリ形のパターン、ノコギリ形に類似するパターン、櫛型のパターン、櫛型に類似するパターン或いは複数本の縞パターンにできる。
【００１１】
一実施例において、透明導電層と各画素電極の重ね合わせるエリアは、重ね合わせた画素電極の３分の２を上回らない。
【００１２】
一実施例において、透明導電層は、複数の材料ブロックを含むことができる。これら材料ブロックの間で間隔をとり、且つ各材料ブロックが少なくとも２つの画素ゾーンまで延伸して覆う。
【００１３】
一実施例において、透明導電層は、更に複数の電気的接続部材を更に含み、且つ各電気的接続部材は隣り合う２つの材料ブロックに電気的に接続される。
【００１４】
一実施例において、各材料ブロックは、同一直線にある全ての画素ゾーンに延伸して覆う。
【００１５】
一実施例において、各接触孔は、第１のスルーホールと第２のスルーホールとを含むことができる。第１のスルーホールが透明導電層、第２のスルーホールが第１の絶縁層を貫通し、且つ第２の絶縁層が第１のスルーホール内の透明導電層の側壁を覆う。
【００１６】
一実施例において、透明導電層は、データ線とゲート電極線と接触孔の第１のスルーホール以外の画素ゾーンと薄膜トランジスタを全面的に覆うことができる。
【００１７】
一実施例において、液晶ディスプレイパネルは、前記画素アレイ基板とカラーフィルタ基板と液晶層とを含む。カラーフィルタ基板が画素アレイ基板に対応し且つ画素アレイ基板の間で間隔をとる。液晶層は、画素アレイ基板とカラーフィルタ基板の間に位置する。カラーフィルタ基板は第２の基板と共通電極層とカラーフィルタ層とを含む。共通電極層が画素電極と第２の基板の間に位置し、且つ画素電極の間で間隔をとる。カラーフィルタ層が第２の基板と共通電極層の間に位置する。
【発明の効果】
【００１８】
上記で説明したとおり、本発明に係る液晶ディスプレイパネル及びその画素アレイ基板は、高解像度の液晶ディスプレイパネルの開口率を上げるため、透明導電層と画素電極を利用して蓄積コンデンサを形成する。更に、透明導電層を通じて透明導電層の下方にある素子（データ線、ゲート電極線、薄膜トランジスタ或いはその組合せ）から画素電極へ生じる静電容量結合効果も避けることができる。
【図面の簡単な説明】
【００１９】
【図１Ａ】本発明の第１の実施例に係る画素アレイ基板の上面図である。
【図１Ｂ】図１Ａに示されている画素アレイ基板を示す分解図である。
【図１Ｃ】図１Ａに示されている画素アレイ基板の接線Ｉ−Ｉに沿った断面図である。
【図２Ａ】本発明の第２の実施例に係る画素アレイ基板を示す分解図である。
【図２Ｂ】本発明の第３の実施例に係る画素アレイ基板を示す分解図である。
【図２Ｃ】本発明の第４の実施例に係る画素アレイ基板を示す分解図である。
【図２Ｄ】本発明の第５の実施例に係る画素アレイ基板を示す分解図である。
【図３】本発明の第６の実施例に係る画素アレイ基板の上面図である。
【図４】図３に示されている画素アレイ基板の接線ＩＩ−ＩＩに沿った断面図である。
【図５】各々本発明の第７の実施例に係る画素アレイ基板ｂの上面図である。
【図６】各々本発明の第８の実施例に係る画素アレイ基板の上面図である。
【図７】各々本発明の第９の実施例に係る画素アレイ基板の上面図である。
【図８】各々本発明の第１０の実施例に係る画素アレイ基板の上面図である。
【図９】本発明の第１の実施例に係る液晶ディスプレイパネルの局部断面図である。
【図１０】本発明の第２の実施例に係る液晶ディスプレイパネルの局部断面図である。
【発明を実施するための形態】
【００２０】
図１Ａは、本発明の第１の実施例に係る画素アレイ基板の上面図である。図１Ｂは、図１Ａに示されている画素アレイ基板を示す分解図である。図１Ｃは図１Ａに示されている画素アレイ基板の接線Ｉ−Ｉに沿った断面図である。説明の便宜のため、図１Ａ内に示されている画素アレイ基板について、各絶縁層の描画を省略した。
【００２１】
図１Ａ、図１Ｂ及び図１Ｃを参照しながら説明する。画素アレイ基板１００は、第１の基板１１０と複数本のゲート電極線１２０、１２２と複数本のデータ線１３０、１３２と複数の薄膜トランジスタ１４０と第１の絶縁層１５０と透明導電層１６０と第２の絶縁層１７０と複数の接触孔１８０と複数の画素電極１９０と、を含む。
【００２２】
ゲート電極線１２０、１２２とデータ線１３０、１３２が第１の基板１１０に位置する。そこで、データ線１３０、１３２とゲート電極線１２０、１２２が交差し、且つゲート電極線１２０、１２２とデータ線１３０、１３２の間に画素ゾーンＰを定義する。言い換えると、ゲート電極線１２０とゲート電極線１２２とデータ線１３０とデータ線１３２とが囲んで画素ゾーンＰを形成する。
【００２３】
薄膜トランジスタ１４０は、画素ゾーンＰに各々対応して第１の基板１１０上に設けられる。言い換えると、各画素ゾーンＰに一個の薄膜トランジスタ１４０が設けられることができる。各薄膜トランジスタ１４０は、第１端１４１と第２端１４２と第３端１４３とを有する。
薄膜トランジスタ１４０の第１端１４１がゲート電極線１２０に結合され、薄膜トランジスタ１４０の第２端１４２がデータ線１３０に結合される。第１端１４１、第２端１４２と第３端１４３はそれぞれゲート電極、ドレーン電極とソース電極とすることができる。
【００２４】
第１の絶縁層１５０は、ゲート電極線１２０と１２２、データ線１３０、１３２と薄膜トランジスタ１４０と画素ゾーンＰを覆い、また透明導電層１６０が第１の絶縁層１５０を覆う。そこで、透明導電層１６０は共通電圧レベルを提供するために用いられる。言い換えると、共通電圧（ｃｏｍｍｏｎ  ｖｏｌｔａｇｅ）を透明導電層１６０に印加し、透明導電層１６０に共通電圧レベルを持たせる。
【００２５】
第２の絶縁層１７０は、透明導電層１６０を覆い、且つ画素電極１９０が画素ゾーンＰに対応して第２の絶縁層１７０上に設けられる。言い換えると、第２の絶縁層１７０が透明導電層１６０と画素電極１９０の間に位置し、また透明導電層１６０と画素電極１９０を隔離する。
【００２６】
接触孔１８０は、薄膜トランジスタ１４０の第３端１４３に対応して第２の絶縁層１７０と透明導電層１６０と第１の絶縁層１５０を貫通することで、薄膜トランジスタ１４０の第３端１４３を露出する。画素電極１９０は接触孔１８０の内壁に沿って延伸し、且つ薄膜トランジスタ１４０の第３端１４３に直接接触する。言い換えると、画素電極１９０は、対応する接触孔１８０を経由して対応する薄膜トランジスタ１４０の第３端１４３（例えばソース電極）に電気的に結合される。
【００２７】
第１の基板１１０は、透明基板とすることができる。第１の絶縁層１５０は、透明材料或いは半透明材料とすることができる。第２の絶縁層１７０は、透明材料或いは半透明材料とすることができる。透明材料の光透過率は、６０％〜９９％とすることができる。半透明材料の光透過率は、１０％〜６０％とすることができる。これ以外に、半透明材料は、例えば赤色、青色又は緑色等の有色材料を使用できる。
【００２８】
一実施例において、これらゲート電極線１２０、１２２が第１の基板１１０に横方向に配列し、且つこれらデータ線１３０、１３２が第１の基板１１０に縦方向に配列する。
【００２９】
例を挙げると、ゲート電極線１２０、１２２は、第１の方向に沿って互いに平行で且つ間隔をとって第１の基板１１０に配置させることができる。データ線１３０、１３２は、第２の方向に沿って互いに平行で且つ間隔をあけて第１の基板１１０上に配置させることができる。第１の方向は第２の方向と略垂直になる。
【００３０】
薄膜トランジスタ１４０は、各々の画素ゾーンＰに対応する。言い換えると、各画素ゾーンＰに一個の薄膜トランジスタ１４０が設けることができる。各薄膜トランジスタ１４０は、第１端１４１と第２端１４２と第３端１４３とを備える。第１端１４１、第２端１４２と第３端１４３は、各々ゲート電極、ソース電極とドレーン電極とすることができる。
【００３１】
一実施例において、薄膜トランジスタ１４０の第１端１４１とゲート電極線１２０、１２２は、一般的に同じリソグラフィー工程を通じて形成できる。一般的に言うと、薄膜トランジスタ１４０の第１端１４１とゲート電極線１２０、１２２は第１金属層（Ｍ１）を指す。
【００３２】
一実施例において、薄膜トランジスタ１４０の第１端１４１は、直接ゲート電極線１２０の一部とすることができる。言い換えると、第１金属層（Ｍ１）は、ゲート電極線となる複数本の金属線を含むことができ、薄膜トランジスタの第１端を金属線の局部ブロックとすることができる。
【００３３】
別の実施例において、薄膜トランジスタ１４０の第１端１４１は、またゲート電極線１２０から延出した金属ブロックとすることもできる。言い換えると、第１金属層（Ｍ１）は、ゲート電極線となる複数本の金属線と薄膜トランジスタの第１端となる複数の金属ブロックとを含むことができ、且つ各金属ブロックが、一本の金属線から延出する。
【００３４】
一実施例において、薄膜トランジスタ１４０の第２端１４２、薄膜トランジスタ１４０の第３端１４３とデータ線１３０、１３２は、一般的に同じリソグラフィー工程を通じて形成できる。一般的に言うと、薄膜トランジスタ１４０の第２端１４２、薄膜トランジスタ１４０の第３端１４３とゲート電極線データ線１３０、１３２は第２金属層（Ｍ２）を指す。
【００３５】
一実施例において、薄膜トランジスタ１４０の第２端１４２は、直接データ線１３０的一部となることができる。言い換えると、第２金属層（Ｍ２）は、データ線１３０、１３２となる複数本の金属線と薄膜トランジスタ１４０の第３端１４３となる複数の第１のブロックとを含むことができる。この時、薄膜トランジスタの第２端は金属線の局部ブロックである。
別の実施例において、薄膜トランジスタ１４０の第２端１４２は、またデータ線１３０から延出した金属ブロックとすることもできる。言い換えると、第２金属層（Ｍ２）は、データ線１３０、１３２となる複数本の金属線と薄膜トランジスタ１４０の第３端１４３となる複数の第１のブロックと薄膜トランジスタ１４０の第２端１４２となる複数の第２のブロックとを含むことができ、且つ各第２のブロックが一本の金属線から延出する。
【００３６】
この他に、各薄膜トランジスタ１４０は、チャネル層１４４を更に備える。チャネル層１４４は、第１端１４１と第２端１４２の間及び第１端１４１と第３端１４３の間に設けられる。他の実施例において、薄膜トランジスタ１４０のチャネル層１４４は、リソグラフィー工程によって形成された島状パターン層とすることができる。チャネル層１４４の材質は、非晶質シリコン、多結晶シリコン、金属酸化膜半導体材料或いは他の適した半導体材料とすることができるが、これに限定されるものではない。
【００３７】
更に、ゲート電極絶縁層１４５をチャネル層１４４と第１端１４１（ゲート電極）の間に挟んで設置する。このゲート電極絶縁層１４５は第１端１４１の表面を覆い、またチャネル層１４４と第１端１４１を隔離する。更に、ゲート電極絶縁層１４５は、第１端１４１の第１の基板１１０の表面を覆うように設けられることができる。
言い換えると、ゲート電極絶縁層１４５は、第１の基板１１０とその表面にある第１金属層（Ｍ１）からなる構造を覆うことができる。ゲート電極絶縁層１４５の材質は、例えば、シリカ（ＳｉＯｘ）、窒化ケイ素（ＳｉＮｘ）、酸窒化ケイ素、その他適した誘電体材料、或いはその組み合わせ等の無機材料とすることができるが、これに限定されるものではない。
【００３８】
オーミック接触層１４６をチャネル層１４４と第２端１４２の間及びチャネル層１４４と第３端１４３の間に、挟んで設置することで、チャネル層１４４と第２端１４２の間の電気的接触及びチャネル層１４４と第３端１４３の間の電気的接触を向上できる。オーミック接触層１４６の材質は不純物をドーピングした非結晶シリコン、多結晶シリコン、金属酸化膜半導体材料或いは他の適した半導体材料、若しくは他の金属とシリコン材質の間の電気的接触を増進する材質とすることができる。
【００３９】
一実施例において、オーミック接触層１４６はチャネル層１４４の上表面全体を覆う島状パターン層とすることができる。別の一実施例において、オーミック接触層１４６は、また第２端１４２と第３端１４３下方にあるチャネル層１４４表面を覆うパターン層とすることもできる。
言い換えると、オーミック接触層１４６は、各々第２端１４２と第３端１４３の下方にある２つの材料ブロックからなる。且つ、２つの材料ブロックは、第２端１４２と第３端１４３間に対応して区切ることでチャネル層１４４を露出する。
【００４０】
一実施例において、第１の絶縁層１５０が、ゲート電極絶縁層１４５或いは第１の基板１１０の表面上に形成され、並びにゲート電極絶縁層１４５又は第１の基板１１０表面にある第２金属層（Ｍ２）からなる構造の表面に形成させる。
【００４１】
第１の絶縁層１５０は、平坦層として用いる。第１の絶縁層１５０の材質は、有機材料、無機材料或いはその組み合せとすることができる。
【００４２】
各接触孔１８０は、相互に連結する第１のスルーホール１８０ａと第２のスルーホール１８０ｂとを含むことができる。第１のスルーホール１８０ａは、透明導電層１６０を貫通する。第２のスルーホール１８０ｂは、第１の絶縁層１５０を貫通して薄膜トランジスタ１４０の第３端１４３の表面に直接到達する。そこで、第１のスルーホール１８０ａの直径は、第２のスルーホール１８０ｂの直径を上回る。
【００４３】
且つ、第２の絶縁層１７０は、透明導電層１６０が第１のスルーホール１８０ａ内で露出させるのを避けるため、透明導電層１６０の表面から延伸すると共に第１のスルーホール１８０ａ内にある透明導電層１６０の側壁を覆う。
【００４４】
第２の絶縁層１７０は、保護層として用いる。第２の絶縁層１７０の材質は、有機材料、無機材料或いはその組み合せとすることができる。
【００４５】
有機絶縁材料は、例えばブロモクロロフェノールブルー（ＢＣＢ）或いはフォトアクリル（ｐｈｏｔｏ  ａｃｒｙｌ）等とするが、これに限定されるものではない。有機絶縁材料は、例えばシリカ（ＳｉＯ2）、窒化ケイ素（ＳｉＮx）或いはその他類似物の無機材とするが、これに限定されるものではない。
【００４６】
透明導電層１６０と画素電極１９０の材質は、いずれも透明導電性材料とする。ただし透明導電層１６０と画素電極１９０は、同じ材質とすることができ、また異なる材質にもできる。そこで、透明導電性材料は、例えば酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）等とするが、これに限定されるものではない。
【００４７】
画素電極１９０は、相互に間隔をあける。一実施例において、画素電極１９０は、近隣のゲート電極線１２０、１２２と近隣のデータ線１３０、１３２内の少なくともいずれかと部分的に重ね合わせることができる。別の実施例において、画素電極１９０は、またゲート電極線１２０、１２２とデータ線１３０、１３２と全く重ね合わせないこともできる。
【００４８】
一実施例において、透明導電層１６０は、図１Ａ及び図１Ｂに示すように全面的に覆う方式で第１の絶縁層１５０の表面に形成させることができる。言い換えると、透明導電層１６０は一層の透明導電性材料で、且つ当該層の透明導電性材料に接触孔１８０の第１のスルーホール１８０ａのみを備え、その他の孔がないものとする。
つまり、透明導電層１６０は、ゲート電極線１２０、１２２、データ線１３０、１３２、接触孔１８０の第１のスルーホール１８０ａと重ね合わせるエリア以外の画素ゾーンＰ及び薄膜トランジスタ１４０を全面的に覆う。こうすることで、透明導電層１６０を通じてシールド（ｓｈｉｅｌｄ）として、ゲート電極線１２０、１２２とデータ線１３０、１３２と薄膜トランジスタ１４０から画素電極１９０へ発生する静電容量結合効果を避けることができる。
【００４９】
図２Ａは、本発明の第２の実施例に係る画素アレイ基板を示す分解図である。図２Ｂは、本発明の第３の実施例に係る画素アレイ基板を示す分解図である。図２Ｃは、本発明の第４の実施例に係る画素アレイ基板を示す分解図である。図２Ｄは、本発明の第５の実施例に係る画素アレイ基板を示す分解図である。
【００５０】
図２Ａ、図２Ｂ、図２Ｃ及び図２Ｄを参照しながら説明する。一実施例において、透明導電層１６０は、複数の材料ブロック１６１−１６３／１６４−１６７を含むことができる。
【００５１】
図２Ａ及び図２Ｃを参照しながら説明する。材料ブロック１６１−１６３は相互に間隔をあけ、且つ各材料ブロック１６１／１６２／１６３が少なくとも２つの画素ゾーンＰを伸ばして覆う。言い換えると、各材料ブロック１６１／１６２／１６３は隣り合う配列の少なくとも２つの画素ゾーンＰを伸ばして覆い、並びにこれら画素ゾーンＰの間のデータ線１３０、１３２を覆う。
【００５２】
一実施例において、任意の２つの材料ブロックの間に隙間を有し、材料ブロックを相互に分離させる。言い換えると、材料ブロック１６１、１６２の間に隙間１６０ａで区切り、また材料ブロック１６２、１６３の間に隙間１６０ｂで区切る。
【００５３】
且つ、各隙間１６０ａ／１６０ｂは、ゲート電極線１２０／１２２と重ね合わせる。隙間１６０ａ／１６０ｂの幅は、重ね合わせるゲート電極線１２０／１２２以上とすることができる。
【００５４】
図２Ｂ及び図２Ｄを参照しながら説明する。材料ブロック１６４−１６７は相互に間隔をあけ、且つ各材料ブロック１６４／１６５／１６６／１６７が少なくとも２つの画素ゾーンＰを伸ばして覆う。言い換えると、各材料ブロック１６４／１６５／１６６／１６７は隣り合う配列の少なくとも２つの画素ゾーンＰを伸ばして覆い、並びにこれら画素ゾーンＰの間のゲート電極線１２０、１２２を覆う。
【００５５】
一実施例において、任意の２つの材料ブロックの間に隙間を有し、材料ブロックを相互に分離させる。言い換えると、材料ブロック１６４、１６５の間に隙間１６０ｃで区切り、また材料ブロック１６５、１６６の間に隙間１６０ｄで区切り、材料ブロック１６６、１６７の間に隙間１６０ｅで区切る。
【００５６】
且つ、各隙間１６０ｃ／１６０ｄ／１６０ｅは、データ線１３０／１３２と重ね合わせる。隙間１６０ｃ／１６０ｄ／１６０ｅの幅は、重ね合わせるデータ線１３０／１３２以上とすることができる。
【００５７】
一実施例において、１つの材料ブロックは、同一直線に位置する全ての画素ゾーンを伸ばして覆う。言い換えると、各材料ブロックは一行或いは一列の画素ゾーンＰを伸ばして覆い、並びにこれら画素ゾーンＰの間のデータ線又はゲート電極線を覆うことができる。
【００５８】
図２Ａ及び図２Ｃを参照しながら説明する。材料ブロック１６１、１６２、１６３は同一直線に位置する全ての画素ゾーンＰを伸ばして覆い、並びにこれら画素ゾーンＰの間のデータ線１３０、１３２を覆う。
【００５９】
図２Ｂ及び図２Ｄを参照しながら説明する。材料ブロック１６４、１６５、１６６、１６７は同一直線に位置する全ての画素ゾーンＰを伸ばして覆い、並びにこれら画素ゾーンＰの間のゲート電極線１２０、１２２を覆う。
【００６０】
一実施例において、透明導電層１６０は、複数の電気的接続部材１６９を更に含むことができる。各電気的接続部材がこれら材料ブロックのうちいずれか２つと電気的に接続する。
【００６１】
図２Ａ及び図２Ｃを参照しながら説明する。材料ブロック１６１、１６２の間と材料ブロック１６２、１６３の間に電気的接続部材１６９を各々結合することで、材料ブロック１６１、１６２／１６２、１６３の間を電気的に接続させる。
【００６２】
図２Ｂ及び図２Ｄを参照しながら説明する。材料ブロック１６４、１６５の間、材料ブロック１６５、１６６の間及び材料ブロック１６６、１６７の間に電気的接続部材１６９を各々結合することで、材料ブロック１６４、１６５／１６５、１６６／１６６、１６７の間を電気的に接続させる。
【００６３】
電気的接続部材１６９は、隙間１６０ａ／１６０ｂ／１６０ｃ／１６０ｄ／１６０ｅを渡ることで、隙間１６０ａ／１６０ｂ／１６０ｃ／１６０ｄ／１６０ｅで区切る材料ブロック１６１、１６２／１６２、１６３／１６４、１６５／１６５、１６６／１６６、１６７を相互結合すると共に電気的に接続させる。
【００６４】
そこで、電気的接続部材１６９は、材料ブロック１６１−１６３／１６４−１６７と同じ透明導電性材料を使用して形成できる。
【００６５】
一実施例において、透明導電層１６０と画素電極１９０で蓄積コンデンサ（Ｃst）を形成できる。且つ、この蓄積コンデンサ（Ｃst）は、極大の静電容量値を備えることで、薄膜トランジスタ１４０の第１端１４１に属する画素に対して起すキックバック電圧（Ｖp）効果を軽減し、従って共通電圧のキックバック値が過大となって適当な共通電圧を供給できないことを避ける。
【００６６】
そこで、キックバック電圧（Ｖp）は、下記の関係式を持つ。
【００６７】
【数１】
0005551226.tif 000002
式の中、Ｃgdとは、薄膜トランジスタ１４０の第１端１４１と薄膜トランジスタ１４０の第２端１４２から形成される静電容量で、ＣLCは、画素電極１９０とＬＣから形成される静電容量で、ＶgHは薄膜トランジスタ１４０の第１端１４１導通時の電圧で、並びにＶgLが薄膜トランジスタ１４０の第１端１４１が非導通時の電圧とする。
【００６８】
一実施例において、透明導電層１６０を利用して一般的に画素アレイ基板内に設けられている共通電極（例えば、データ線と同じ層に設けられた共通電極）に取って代わることもできる。言い換えると、透明導電層１６０の設置により、画素アレイ基板内に共通電極線を設置する必要がない。
【００６９】
図３は、本発明の第６の実施例に係る画素アレイ基板の上面図である。図４は、図３に示されている画素アレイ基板の接線ＩＩ−ＩＩに沿った断面図である。図５乃至図８は、本発明の第７の実施例、第８の実施例、第９の実施例及び第１０の実施例に係る画素アレイ基板の上面図である。
説明の便宜のため、図３及び図５乃至図８内に示されている画素アレイ基板には各絶縁層の描画を省略している。図３及び図５乃至図８内において、画素ゾーンＰ上に描かれている破線は、開口部１８２、１８３、１８４の垂直投影位置を示し、つまり組み立てた後の開口部１８２、１８３、１８４を重ね合わせた位置である。
【００７０】
図３乃至図８を参照しながら説明する。一実施例において、透明導電層１６０に１個或いは複数の開口部１８２、１８３、１８４を設計できる。開口部１８２、１８３、１８４は、第１の絶縁層１５０と第２の絶縁層１６０の間に位置すると共に透明導電層１６０を貫通する。そこで、開口部１８２、１８３、１８４は、透明導電層１６０と画素電極１９０が形成する蓄積コンデンサ（Ｃst）の静電容量を適切に調整するために用いることができる。更に、開口部１８２、１８３、１８４を適切に配置すると、透明導電層１６０に対するＲＣ（電気抵抗−静電容量）負荷も調整できる。
【００７１】
図３乃至図８を参照しながら説明する。開口部１８２は、画素ゾーンＰに対応して設置できる。つまり、開口部１８２は、ゲート電極線１２０、１２２とデータ線１３０、１３２で囲うエリア内に位置し、且つ薄膜トランジスタ１４０とは重なり合わない。
【００７２】
開口部１８２は、１個或いは複数とすることができ、且つ開口部１８２の配置を任意のパターンとし、例えばＳ字状パターン、Ｓ字状に類似するパターン、Ｅ字状パターン、Ｅ字状に類似するパターン、蛇行パターン、ノコギリ形のパターン、ノコギリ形に類似するパターン、櫛型のパターン、櫛型に類似するパターン或いは複数本の縞パターンなどにできるが、これに限定されるものではない。
【００７３】
図３及び図４を参照しながら説明する。開口部１８２は、開口が対応する薄膜トランジスタ１４０に結合するゲート電極線１２０の一側に隣接するＥ字状パターン或いはＥ字状に類似するパターンにできる。図５を参照しながら説明する。開口部１８２は開口が対応する薄膜トランジスタ１４０に結合するゲート電極線１２０の一側から遠ざけるＥ字状パターン、Ｅ字状に類似するパターンにできる。
【００７４】
言い換えると、Ｅ字状パターン、Ｅ字状に類似するパターンの開口部１８２は、１個の横向きスルーホール及び３個の縦向きスルーホールからなる。そこで、横向きスルーホールの延伸方向は、縦向きスルーホールの延伸方向と交差する。
例を挙げると、横向きスルーホールは、ゲート電極線１２０、１２２と略平行となりながら延伸し、また縦向きスルーホールがデータ線１３０、１３２と略平行となりながら延伸する。２個の縦向きスルーホールの第１端が横向きスルーホールの両端にそれぞれ連結し、残りの１個の縦向きスルーホールの第１端が、横向きスルーホールの両端の間に連結する。そこで、３個の縦向きスルーホールは、同じ延伸長さを有することができ、また異なる延伸長さを有することもできる。
横向きスルーホールは、直線延伸（図３）でき、また折線延伸（図５）もできる。横向きスルーホールが折線延伸（図５）した時、中間に位置する縦向きスルーホールは横向きスルーホールのカーブ箇所に連結できる。図３と図５は３個の縦向き開口部を有するＥ字状パターンで説明しているが、一実施例において、開口部１８２も３個以上の縦向きスルーホールも備えることができ、この場合開口部１８２は櫛型パターンになる。
【００７５】
図６を参照しながら説明する。開口部１８２は、開口がゲート電極線１２０、１２２に向かっているＳ字状パターン或いはＳ字状に類似するパターンにできる。しかしながら、実際の需要にも合わせて、Ｓ字状パターン或いはＳ字状に類似するパターンの開口部１８２の開口をデータ線１３０、１３２、若しくはデータ線１３０、１３２とゲート電極線１２０、１２２の境界箇所に向かわせることができる。Ｓ字状パターン或いはＳ字状に類似するパターンの開口部１８２に複数の夾角式湾曲又は円弧状カーブを持たせることができる。
【００７６】
図７及び図８を参照しながら説明する。複数の開口部１８２から縞パターンにできる。縞パターンの開口部１８２は、互いに略平行とすることができる。更に、図７に示すようにゲート電極線１２０、１２２及びデータ線１３０、１３２の延伸方向に対し、縞パターンの開口部１８２は、斜め延伸できる。縞パターンの開口部１８２の延伸方向も、図８に示すようにゲート電極線１２０、１２２の延伸方向と略垂直にできる。しかしながら、縞パターンの開口部１８２の延伸方向は、ゲート電極線１２０、１２２の延伸方向（図示略）に略平行になるよう設計できる。
【００７７】
図８を参照しながら説明する。開口部１８３はゲート電極線１２０、１２２に対応するよう設けることができる。つまり開口部１８３は、ゲート電極線１２０、１２２と重ね合わせる。一実施例において、各開口部１８３は、２本のデータ線１３０、１３２の間に位置するゲート電極線１２０／１２２を完全に覆うことができる。他の実施例において、各開口部１８３は、また２本のデータ線１３０、１３２の間に位置するゲート電極線１２０／１２２も一部覆うことができる。
【００７８】
開口部１８４は、図２Ａ、２Ｂ、２Ｃ、２Ｄ及び図８に示されるように、薄膜トランジスタ１４０に対応するよう設けることができる。一実施例において、開口部１８４は、薄膜トランジスタ１４０を完全に覆うことができる。言い換えると、開口部１８４のサイズは、薄膜トランジスタ１４０のサイズ以上とする。
【００７９】
一実施例において、開口部１８４は、図２Ａ及び図２Ｃに示すように、薄膜トランジスタ１４０全体のみと重ね合わせることができる。
【００８０】
一実施例において、薄膜トランジスタ１４０全体と重ね合わせる以外に、図８に示すように開口部１８４は、接触孔１８０の第１のスルーホール１８０ａと重ね合わせるように延伸できる。つまり、開口部１８４は、薄膜トランジスタ１４０全体及び接触孔１８０の第１のスルーホール１８０ａをカバーする。且つ、接触孔１８０内で平坦な内壁となるようにするため、開口部１８４内に第２の絶縁層１７０を備えることができる。言い換えると、第２の絶縁層１７０は一部の開口部１８４を充填する。
【００８１】
一実施例において、薄膜トランジスタ１４０全体と重ね合わせる以外に、開口部１８４は、また図２Ｂ及び図２Ｄに示すように、一部のゲート電極線１２０／１２２も同時に覆うことができる。
【００８２】
そこで、開口部１８２、１８３、１８４のサイズ及び数量は、必要な蓄積コンデンサの静電容量に相応できる。
【００８３】
一実施例において、開口部１８２、１８３、１８４のサイズ及び数量の制御を通じて、透明導電層１６０と各画素電極１９０の重ね合わせるエリアが重ね合わせた画素電極１９０の３分の２を上回らないようにさせることができる。
【００８４】
図９は、本発明の一実施例に係る液晶ディスプレイパネルの局部断面図である。
【００８５】
図９を参照しながら説明する。液晶ディスプレイパネルは、画素アレイ基板１００と液晶層２００とカラーフィルタ基板３００とを含む。画素アレイ基板１００は、前述の構造設計のいずれか組み合わせを用いることができるので詳細な説明を省略する。
【００８６】
カラーフィルタ基板３００は、画素アレイ基板１００に対応し、且つ画素アレイ基板１００の間に間隔をあける。また液晶層２００を画素アレイ基板１００とカラーフィルタ基板３００の間に挟んで設置する。且つ、液晶層２００内に複数の液晶分子２１０が浮遊する。
【００８７】
一実施例において、仕切壁２２０の設置を通じてカラーフィルタ基板３００を画素アレイ基板１００に支えることで、仕切壁２２０と画素アレイ基板１００とカラーフィルタ基板３００の間で収容空間を形成させる。更に液晶分子２１０を収容空間内に充填して液晶層２００を形成する。
【００８８】
そこで、仕切壁２２０は、マトリクス形に配置させた画素ゾーンＰの境界エリアに沿って形成し、液晶ディスプレイパネルの複数の画素を限定する。仕切壁２２０の材質は絶縁材料とすることができる。仕切壁２２０は、一般的にリソグラフィー工程、印刷工程、インプリント（ｉｍｐｒｉｎｔ）工程或いは金型等の方式を通じて形成できる。しかし、上記に言及した特定工程は本発明を制限するものではない。
その他、図１０を参照しながら説明する。一実施例において、またスペーサボール（ｓｐａｃｅｒ  ｂａｌｌ）２３０を仕切壁２２０に代替して、画素アレイ基板１００とカラーフィルタ基板３００を支えるために用いることができるが、これに限定されるものではない。
【００８９】
カラーフィルタ基板３００は、第２の基板３１０と共通電極層３２０とカラーフィルタ層３３０とを含む。
【００９０】
共通電極層３２０は、画素電極１９０と第２の基板３１０の間に位置し、且つ画素電極１９０間と間隔をあける。つまり、液晶層２００が共通電極層３２０と画素電極１９０の間に位置する。
【００９１】
カラーフィルタ層３３０は、第２の基板３１０と共通電極層３２０の間に位置する。そこで、共通電極層３２０は、カラーフィルタ層３３０の第２の基板３１０に対向する他側の表面に形成させることができる。カラーフィルタ層３３０は、複数のカラーフィルタブロックを含むことができ、且つこれらカラーフィルタブロックは画素ゾーンＰに各々対応するように設けることができる。
【００９２】
カラーフィルタ基板３００は、黒色マトリクス層３４０を更に含むことができる。黒色マトリクス層３４０はゲート電極線１２０、１２２とデータ線１３０、１３２に対応するように設けられ、また漏光を防ぐために用いる。
【００９３】
上記を総合すると、本発明に係る液晶ディスプレイパネル及びその画素アレイ基板は、透明導電層１６０と画素電極１９０を利用して蓄積コンデンサを形成することで、高解像度の液晶ディスプレイパネルの開口率を上げる。つまり、小型スクリーン（例えば１０インチ以下）に応用するにあたって、解像度を上げると同時に開口率にも配慮できる。更に、透明導電層１６０を通じて透明導電層１６０下方にある素子（データ線１３０、１３２、ゲート電極線１２０、１２２、薄膜トランジスタ１４０或いはその組み合せ）から画素電極１９０へ生じる静電容量結合効果を避けることができる。
【符号の説明】
【００９４】
１００  画素アレイ基板
１１０  第１の基板
１２０  ゲート電極線
１２２  ゲート電極線
１３０  データ線
１３２  データ線
１４０  薄膜トランジスタ
１４１  第１端
１４２  第２端
１４３  第３端
１４４  チャネル層
１４５  ゲート電極絶縁層
１４６  オーミック接触層
１５０  第１の絶縁層
１６０  透明導電層
１６０ａ  隙間
１６０ｂ  隙間
１６０ｃ  隙間
１６０ｄ  隙間
１６０ｅ  隙間
１６１  材料ブロック
１６２  材料ブロック
１６３  材料ブロック
１６４  材料ブロック
１６５  材料ブロック
１６６  材料ブロック
１６７  材料ブロック
１６９  電気的接続部材
１７０  第２の絶縁層
１８０  接触孔
１８０ａ  第１のスルーホール
１８０ｂ  第２のスルーホール
１８２  開口
１８３  開口
１８４  開口
１９０  画素電極
２００  液晶層
２１０  液晶分子
２２０  仕切壁
２３０  スペーサーボール
３００  カラーフィルタ基板
３１０  第２の基板
３２０  共通電極層
３３０  カラーフィルタ層
３４０  黒色マトリクス層
Ｐ  画素ゾーン
Ｉ−Ｉ  接線
ＩＩ−ＩＩ  接線
【図１Ａ】
0005551226.tif 000003
【図１Ｂ】
0005551226.tif 000004
【図１Ｃ】
0005551226.tif 000005
【図２Ａ】
0005551226.tif 000006
【図２Ｂ】
0005551226.tif 000007
【図２Ｃ】
0005551226.tif 000008
【図２Ｄ】
0005551226.tif 000009
【図３】
0005551226.tif 000010
【図４】
0005551226.tif 000011
【図５】
0005551226.tif 000012
【図６】
0005551226.tif 000013
【図７】
0005551226.tif 000014
【図８】
0005551226.tif 000015
【図９】
0005551226.tif 000016
【図１０】
0005551226.tif 000017