(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の一方の表面上に配設された第１の主電極及びゲート電極と、
前記半導体基板の前記一方の表面と反対の他方の表面上に配設された第２の主電極と、
を備え、
前記半導体基板が、第１の導電型の第１の半導体領域と、前記第１の半導体領域の前記一方の表面側に隣接して配設された前記第１の導電型とは逆の第２の導電型の第２の半導体領域と、前記第１の半導体領域の前記他方の表面側に隣接して配設された前記第２の導電型の第３の半導体領域と、前記第２の半導体領域の前記一方の表面側に配設された前記第１の導電型の第４の半導体領域と、前記第３の半導体領域の前記他方の表面側に配設された前記第１の導電型の第６の半導体領域と、前記第２の半導体領域の前記一方の表面側に前記第４の半導体領域と離間して配設された前記第１の導電型の第７の半導体領域と、
を備え、
前記第１の主電極が前記第４の半導体領域に電気的に接続され、前記第２の主電極が前記第６の半導体領域に電気的に接続され、前記ゲート電極が前記第２の半導体領域及び前記第７の半導体領域に電気的に接続された双方向サイリスタであって、
前記第４の半導体領域を貫通し、前記第１の主電極と前記第２の半導体領域との間を電気的に短絡する第１の短絡部と、
前記第４の半導体領域を貫通し、前記第１の主電極と前記第２の半導体領域との間を電気的に短絡するとともに、抵抗値に負の温度係数を有する第２の短絡部と、
前記第６の半導体領域を貫通し、前記第２の主電極と前記第３の半導体領域との間を電気的に短絡する第３の短絡部と、
前記第６の半導体領域を貫通し、前記第２の主電極と前記第３の半導体領域との間を電気的に短絡するとともに、抵抗値に負の温度係数を有する第４の短絡部と、
を備えたことを特徴とするサイリスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サイリスタに関し、特に逆阻止３端子サイリスタ、３端子双方向サイリスタ等のサイリスタに関する。
【背景技術】
【０００２】
下記特許文献１には、逆阻止３端子サイリスタが開示されている。この逆阻止３端子サイリスタは一般的に交流回路の制御素子として使用されている。
【０００３】
図８及び図９に示すように、逆阻止３端子サイリスタ１００は、半導体基板１２０の一表面１２０Ａ上に互いに離間して配設されたカソード電極１３０及びゲート電極１４０と、半導体基板１２０の一表面１２０Ａに対向する他の一表面（裏面）１２０Ｂ上に配設されたアノード電極１５０とを備えている。半導体基板１２０は、ｎ型の第１の半導体領域１２１と、この第１の半導体領域１２１のカソード電極１３０側に配設されたｐ型の第２の半導体領域１２２と、第１の半導体領域１２０のアノード電極１５０側に配設されたｐ型の第３の半導体領域１２３と、第２の半導体領域１２２に配設されたｎ型の第４の半導体領域１２４とを備えている。カソード電極１３０は第４の半導体領域１２４に電気的に接続され、アノード電極１５０は第３の半導体領域１２３に電気的に接続されている。ゲート電極１４０は第２の半導体領域１２２に電気的に接続されている。
【０００４】
この種の逆阻止３端子サイリスタ１００においては、ゲート電極１４０にゲートトリガ電流ＩGTが印加されるとターンオン動作が開始され、アノード電極１５０とカソード電極１３０との間に大きな順方向電流が流れる。また、逆阻止３端子サイリスタ１００は、順方向電流を保持電流以下の値にするか、又は逆方向に電圧を印加すると、ターンオフ動作になる。
【０００５】
特許文献１に開示される逆阻止３端子サイリスタにおいては、カソード電極１３０とゲート電極１４０との間にゲート電流をバイパスする抵抗層が配設されている。この抵抗層の抵抗値を調節すれば、バイパスされる電流を調節することができるので、逆阻止３端子サイリスタ１００のゲートトリガ電流ＩGTを適正値に制御することができる。
【特許文献１】特開昭５９−６９９７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、前述の逆阻止３端子サイリスタにおいては、以下の点について配慮がなされていなかった。
【０００７】
逆阻止３端子サイリスタ１００に印加されるアノード−カソード間電圧を急激に立ち上げた場合、この立ち上げの傾きが大きいと、空乏層の拡がりに伴う排出キャリアによって逆阻止３端子サイリスタ１００に誤動作が発生する。誤動作を起こさないアノード−カソード間電圧の最大の傾きはオフ電圧上昇率（ｄｖ／ｄｔ）により定義されている。このオフ電圧上昇率はゲートトリガ電流ＩGTとの間に相関関係があり、一般的にゲートトリガ電流ＩGTが大きくなればオフ電圧上昇率は増加する。
【０００８】
上記特許文献１に開示されている逆阻止３端子サイリスタ１００において、抵抗層によるゲートトリガ電流ＩGTのバイパスは、無効電流を増加させてゲートトリガ電流ＩGTを制御することである。つまり、見かけ上のゲートトリガ電流ＩGTから無効電流成分を差し引いた、実際にゲート電極１４０近傍においてトリガーするために必要な電流値は変わらない。従って、逆阻止３端子サイリスタ１００においては、カソード領域（ｐ型の第２の半導体領域１２２）のゲート電極１４０近傍のパターンの感度に変わりはないので、ゲートトリガ電流ＩGTを大きくしても、オフ電圧上昇率の向上を期待することができない。
【０００９】
この問題を解決するために、第４の半導体領域１２４とカソード電極１３０との間を部分的に電気的に接続する短絡部（エミッタショート）１６１を備えた構造を逆阻止３端子サイリスタ１００に採用することが好ましい。このような構造を採用する逆阻止３端子サイリスタ１００においては、ゲートトリガ電流ＩGTの経路を短くすることができ、実効的なゲートトリガ電流ＩGTを大きくすることができるので、オフ電圧上昇率を向上することができる。
【００１０】
しかしながら、逆阻止３端子サイリスタ１００が環境温度又はサイリスタ動作によって高温度になると、熱励起されたキャリアの増加等の影響によりゲートトリガ電流ＩGTは小さくなり、オフ電圧上昇率は低下する。そして、近年、サイリスタ動作の補償温度の高温化が求められており、高温においてオフ電圧上昇率耐量の向上が求められている。
【００１１】
本発明は上記課題を解決するためになされたものである。従って、本発明は、高温度におけるオフ電圧上昇率耐量を向上し、誤動作を防止することができるサイリスタを提供することである。
【００１２】
また、本発明は、高温度におけるオフ電圧上昇率耐量を向上し、誤動作を防止することができるサイリスタを提供することである。
【課題を解決するための手段】
【００１７】
本発明の実施の形態に係る特徴は、サイリスタにおいて、半導体基板と、半導体基板の一方の表面上に配設された第１の主電極及びゲート電極と、半導体基板の一方の表面と反対の他方の表面上に配設された第２の主電極とを備え、半導体基板が、第１の導電型の第１の半導体領域と、第１の半導体領域の一方の表面側に隣接して配設された第１の導電型とは逆の第２の導電型の第２の半導体領域と、第１の半導体領域の他方の表面側に隣接して配設された第２の導電型の第３の半導体領域と、第２の半導体領域の一方の表面側に配設された第１の導電型の第４の半導体領域と、第３の半導体領域の他方の表面側に配設された第１の導電型の第６の半導体領域と、第２の半導体領域の一方の表面側に第４の半導体領域と離間して配設された第１の導電型の第７の半導体領域とを備え、第１の主電極が第４の半導体領域に電気的に接続され、第２の主電極が第６の半導体領域に電気的に接続され、ゲート電極が第２の半導体領域及び第７の半導体領域に電気的に接続された双方向サイリスタであって、第４の半導体領域を貫通し、第１の主電極と第２の半導体領域との間を電気的に短絡する第１の短絡部と、第４の半導体領域を貫通し、第１の主電極と第２の半導体領域との間を電気的に短絡するとともに、抵抗値に負の温度係数を有する第２の短絡部と、第６の半導体領域を貫通し、第２の主電極と第３の半導体領域との間を電気的に短絡する第３の短絡部と、第６の半導体領域を貫通し、第２の主電極と第３の半導体領域との間を電気的に短絡するとともに、抵抗値に負の温度係数を有する第４の短絡部とを備える。
【発明の効果】
【００１８】
本発明によれば、高温度におけるオフ電圧上昇率耐量を向上し、誤動作を防止することができるサイリスタを提供することができる。
【発明を実施するための最良の形態】
【００１９】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なる。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている場合がある。
【００２０】
また、以下に示す実施の形態はこの発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は各構成部品の配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００２１】
（第１の実施の形態）
本発明の第１の実施の形態は、サイリスタとして逆阻止３端子サイリスタを用い、この逆阻止３端子サイリスタに本発明を適用した例を説明するものである。
【００２２】
［逆阻止３端子サイリスタのデバイス構造］
図１及び図２に示すように、第１の実施の形態に係る逆阻止３端子サイリスタ１は、半導体基板２と、半導体基板２の一方の表面２Ａ上に配設された第１の主電極３及びゲート電極４と、半導体基板２の一方の表面２Ａと反対の他方の表面（裏面）２Ｂ上に配設された第２の主電極５とを備えている。半導体基板２は、ｎ型の第１の半導体領域２１と、第１の半導体領域２１の一方の表面２Ａ側に隣接して配設されたｐ型の第２の半導体領域２２と、第１の半導体領域２１の他方の表面２Ｂ側に隣接して配設されたｐ型の第３の半導体領域２３と、第２の半導体領域２２の一方の表面２Ａ側に配設されたｎ型の第４の半導体領域２４とを備えている。第１の主電極３は第４の半導体領域２４に電気的に接続されている。第２の主電極５は第３の半導体領域２３に電気的に接続されている。ゲート電極４は第２の半導体領域２２に電気的に接続されている。そして、逆阻止３端子サイリスタ１は、第４の半導体領域２４を貫通し、第１の主電極３と第２の半導体領域２２との間を電気的に短絡する第１の短絡部６１と、第４の半導体領域２４を貫通し、第１の主電極３と第２の半導体領域２２との間を電気的に短絡するとともに、抵抗値に負の温度係数を有する第２の短絡部６２とを備えている。
【００２３】
第１の実施の形態に係る逆阻止３端子サイリスタ１においては、第１の半導体領域２１をコレクタ領域、第２の半導体領域２２をベース領域、第４の半導体領域２４をエミッタ領域とするｎｐｎ型バイポーラトランジスタと、第３の半導体領域２３をコレクタ領域、第１の半導体領域２１をベース領域、第２の半導体領域２２をエミッタ領域とするｐｎｐ型バイポーラトランジスタとを備え、主サイリスタが構築されている。半導体基板２は例えばシリコン単結晶により構成されている。
【００２４】
第１の主電極３はカソード電極として使用されている。第２の主電極５はアノード電極として使用されている。
【００２５】
第１の短絡部６１は、半導体基板２の一表面２Ａの面法線方向から見て（一表面２Ａを平面的に見て）、第４の半導体領域２４及び第１の主電極３が配設された領域に重複して配設されている。第１の短絡部６１は、第１の主電極３と第２の半導体領域２２との間において第４の半導体領域２４を貫通するｐ型（第５の半導体領域）により構成されている。つまり、第１の短絡部６１は第２の半導体領域２２と同一導電型の半導体領域により構成されている。第１の短絡部６１はエミッタショートとして機能する。
【００２６】
第２の短絡部６２は、第１の短絡部６１と同様にエミッタショート構造を構築するが、第１の短絡部６１の抵抗値に比べて少なくとも低温状態において大きい抵抗値を有する。第１の実施の形態において、第２の短絡部６２は、低温度において高抵抗値を有し、高温度において低抵抗値を有する負の温度係数を備えた温度補償層６２２により構成されている。この温度補償層６２２は、第１の主電極３と第２の半導体領域２２との間において第４の半導体領域２４を貫通する貫通孔６２１の内部に埋設されている。
【００２７】
第２の短絡部６２は、一表面２Ａの面法線方向から見て、第１の短絡部６１よりもゲート電極４に近接した領域に配設されている。詳細には、第１の実施の形態において、ゲート電極４から見て、第２の短絡部６２はゲート電極４に近い領域に、第１の短絡部６１はゲート電極４から遠い領域に配設されている。
【００２８】
［逆阻止３端子サイリスタの動作］
前述の第１の実施の形態に係る逆阻止３端子サイリスタ１においては、ゲート電極４にゲートトリガ電流ＩGTが印加されるとターンオン動作が開始され、第２の主電極（アノード電極）５と第１の主電極３（カソード電極）との間に大きな順方向電流が流れる。
【００２９】
ここで、逆阻止３端子サイリスタ１のゲート電極４に最も近い第２の短絡部６２は負の温度係数を有する温度補償層６２２により構成されているため、逆阻止３端子サイリスタ１が低温度である場合若しくは低温度環境下にある場合、第２の短絡部６２は高抵抗体として機能し、第２の短絡部６２にはゲートトリガ電流ＩGTがほとんど流れない。つまり、ゲートトリガ電流ＩGTの電流経路としては第１の短絡部６１が支配的になり、この第１の短絡部６１にほとんどのゲートトリガ電流ＩGTが流れる。
【００３０】
逆阻止３端子サイリスタ１の温度若しくは環境温度が上昇していくと、第２の短絡部６２の抵抗値は徐々に小さくなる。つまり、ゲートトリガ電流ＩGTの電流経路としては第２の短絡部６２が支配的になり、この第２の短絡部６２にほとんどのゲートトリガ電流ＩGTが流れる。これは、逆阻止３端子サイリスタ１において、ゲート電極４の近傍に新たに短絡部が追加されたことと等価である。このように第２の短絡部６２にゲートトリガ電流ＩGTが温度上昇に従って徐々に流れ、パターン感度が低下する。すなわち、温度上昇に従って、低温度における感度の高いパターンから高温度における感度の低いパターンに切り替わっていく。
【００３１】
このように第１の実施の形態に係る逆阻止３端子サイリスタ１においては、温度上昇に伴うゲートトリガ電流ＩGTの低下を補償することができ、又高温におけるパターン感度が低下することにより、オフ電圧上昇率（ｄｖ／ｄｔ）耐量の低下を抑制することができる。この結果、逆阻止３端子サイリスタ１の誤動作を防止することができる。
【００３２】
第１の短絡部６１の製造方法としては、例えば第２の半導体領域２２を形成した後に、第１の短絡部６１を除いた領域に第４の半導体領域２４を形成することにより簡易に製造することができる。より詳細には、第１の短絡部６１の領域に例えばフォトリソグラフィ技術により形成したマスクが形成され、このマスクを用いて例えばイオン注入法によりｎ型不純物を注入し、このｎ型不純物を活性化することにより第４の半導体領域２４を形成することができる。マスクにより覆われた領域（第２の半導体領域２２）は第１の短絡部６１として形成される。
【００３３】
また、第２の短絡部６２の製造方法としては、例えば第２の半導体領域２２及び第４の半導体領域２４を形成し、この後に第４の半導体領域２４を貫通する貫通孔６２１が形成される。次に、第２の半導体領域２２及び第４の半導体領域２４上に温度補償層６２２が成膜され、貫通孔６２１内部に温度補償層６２２が埋め込まれる。温度補償層６２２には例えばＣＶＤ法を用いて成膜されたシリコン多結晶膜やスパッタリング法を用いて成膜されたサーミスタを実用的に使用することができる。そして、貫通孔６２１以外の第２の半導体領域２２上及び第４の半導体領域２４上の余分な温度補償層６２２を除去することにより、貫通孔６２１とその内部に埋設された温度補償層６２２を有する第２の短絡部６２を形成することができる。
【００３４】
（第２の実施の形態）
本発明の第２の実施の形態は、前述の第１の実施の形態に係る逆阻止３端子サイリスタ１において第２の短絡部６２の構造を代えた例を説明するものである。
【００３５】
［逆阻止３端子サイリスタのデバイス構造］
図３及び図４に示すように、第２の実施の形態に係る逆阻止３端子サイリスタ１は、基本的には前述の第１の実施の形態に係る逆阻止３端子サイリスタ１と同一構造を有するが、第２の短絡部６２の構成を代えている。すなわち、第２の短絡部６２は、第１の短絡部６１の、第１の主電極３と第２の半導体領域２２との間において第４の半導体領域２４を貫通するｐ型の第５の半導体領域６２３と、第１の主電極３と第５の半導体領域６２３との間に配設された負の温度係数を有する温度補償層６２４とを備えている。温度補償層６２４は第１の実施の形態に係る温度補償層６２２と同一材料により構成されている。
【００３６】
第２の短絡部６２の機能すなわち温度補償層６２４の機能は、前述の第１の実施の形態に係る第２の短絡部６２の温度補償層６２２と同一である。
【００３７】
このように構成される第２の実施の形態に係る逆阻止３端子サイリスタ１においては、基本的には前述の第１の実施の形態に係る逆阻止３端子サイリスタ１により得られる作用効果と同様の作用効果を奏することができる。
【００３８】
また、成膜後にパターンニングを行うだけで温度補償層６２４を形成することができるので、第１の実施の形態に係る第２の短絡部６２の貫通孔６２１を形成する工程、貫通孔６２１内部に温度補償層６２２を埋設する工程がなくなり、第２の短絡部６２の製造を簡易に行うことができる。
【００３９】
（第３の実施の形態）
本発明の第３の実施の形態は、サイリスタとして、トライアックと呼ばれ、２つの逆阻止サイリスタすなわちＳＣＲを逆方向に並列に接続した３端子双方向サイリスタに本発明を適用した例を説明するものである。
【００４０】
［双方向サイリスタのデバイス構造］
図５乃至図７に示すように、第３の実施の形態に係る双方向サイリスタ１０は、半導体基板２と、半導体基板２の一方の表面２Ａ上に配設された第１の主電極３及びゲート電極４と、半導体基板２の一方の表面２Ａと反対の他方の表面２Ｂ上に配設された第２の主電極５とを備えている。半導体基板２は、ｎ型の第１の半導体領域２１と、第１の半導体領域２１の一方の表面２Ａ側に隣接して配設されたｐ型の第２の半導体領域２２と、第１の半導体領域２１の他方の表面２Ｂ側に隣接して配設されたｐ型の第３の半導体領域２３と、第２の半導体領域２２の一方の表面２Ａ側に配設されたｎ型の第４の半導体領域２４と、第３の半導体領域２３の他方の表面２Ｂ側に配設されたｎ型の第６の半導体領域２６と、第２の半導体領域２２の一方の表面２Ａ側に第４の半導体領域２４と離間して配設されたｎ型の第７の半導体領域２７とを備えている。第１の主電極３は第４の半導体領域２４に電気的に接続されている。第２の主電極５は第６の半導体領域２６に電気的に接続されている。ゲート電極４は第２の半導体領域２２及び第７の半導体領域２７に電気的に接続されている。そして、双方向サイリスタ１０は、第４の半導体領域２４を貫通し、第１の主電極３と第２の半導体領域２２との間を電気的に短絡する第１の短絡部６１と、第４の半導体領域２４を貫通し、第１の主電極３と第２の半導体領域２２との間を電気的に短絡するとともに、抵抗値に負の温度係数を有する第２の短絡部６２と、第６の半導体領域２６を貫通し、第２の主電極５と第３の半導体領域２３との間を電気的に短絡する第３の短絡部６３と、第６の半導体領域２６を貫通し、第２の主電極５と第３の半導体領域２３との間を電気的に短絡するとともに、抵抗値に負の温度係数を有する第４の短絡部６４とを備える。
【００４１】
双方向サイリスタ１０は、第１の主サイリスタ、第２の主サイリスタ及びゲート機構部（補助サイリスタ）を備えて構成されている。第１の主サイリスタは、第４の半導体領域２４、第２の半導体領域２２、第１の半導体領域２１及び第３の半導体領域２３の４つの半導体領域により構成されている。第２の主サイリスタは、第２の半導体領域２２、第１の半導体領域２１、第３の半導体領域２３及び第６の半導体領域２６の４つの半導体領域により構成されている。ゲート機構部は、第７の半導体領域２７、第２の半導体領域２２、第１の半導体領域２１、第３の半導体領域２３及び第６の半導体領域２６の５つの半導体領域により構成されている。半導体基板２は、第１の実施の形態に係る半導体基板２と同様に、例えばシリコン単結晶により構成されている。
【００４２】
第１の短絡部６１及び第３の短絡部６３は、前述の第１の実施の形態に係る第１の短絡部６１と同様に、エミッタショート構造を構築する。
【００４３】
第１の短絡部６１は、半導体基板２の一表面２Ａの面法線方向から見て第４の半導体領域２４及び第１の主電極３が配設された領域に重複して配設されている。第１の短絡部６１は、第１の主電極３と第２の半導体領域２２との間において第４の半導体領域２４を貫通するｐ型の半導体領域（第５の半導体領域）により構成されている。第３の短絡部６３は、半導体基板２の他の一表面２Ｂの面法線方向から見て（平面的に見て）第６の半導体領域２６及び第２の主電極５が配設された領域に重複して配設されている。第３の短絡部６３は、第２の主電極５と第３の半導体領域２３との間において第６の半導体領域２６を貫通するｐ型の半導体領域（第８の半導体領域）により構成されている。
【００４４】
第２の短絡部６２及び第４の短絡部６４は、前述の第１の実施の形態に係る第２の短絡部６２と同様にエミッタショート構造を構築するが、抵抗値に負の温度係数を有し、低温度において高い抵抗値を有し、高温度において低い抵抗値を有する。
【００４５】
第２の短絡部６２は、第１の実施の形態に係る第２の短絡部６２と同様に、第１の主電極３と第２の半導体領域２２との間において第４の半導体領域２４を貫通する貫通孔６２１と、その内部に埋設された温度補償層６２２とを備えている。勿論、第２の短絡部６２は、第２の実施の形態に係る第２の短絡部６２と同一の構造により構成してもよい。同様に、第４の短絡部６４は、第２の主電極５と第３の半導体領域２３との間において第６の半導体領域２６を貫通する貫通孔６４１と、その内部に埋設された温度補償層６４２とを備えている。第２の短絡部６２、第４の短絡部６４のそれぞれの平面形状や具体的な材料は第１の実施の形態に準ずる。
【００４６】
［双方向サイリスタの動作］
次に、第３の実施の形態に係る双方向サイリスタ１０においては、下記第１のモード乃至第４のモードにより動作が行われる。
【００４７】
（１）第１のモード
第１のモードは、第１の主電極３を基準にして第２の主電極５が正電位のときに、ゲート電極４を正電位にし、ターンオンを実行する。この第１のモードにおいては、第２の主電極５から第３の半導体領域２３、第１の半導体領域２１、第２の半導体領域２２、第４の半導体領域２４のそれぞれを通して第１の主電極３に主電流が流れる。
【００４８】
（２）第２のモード
第２のモードは、第１の主電極３を基準にして第２の主電極５が正電位のときに、ゲート電極４を負電位にし、ターンオンを実行する。第２のモードにおいては、第１のモードと同様に、第２の主電極５から第３の半導体領域２３、第１の半導体領域２１、第２の半導体領域２２、第４の半導体領域２４のそれぞれを通して第１の主電極３に主電流が流れる。
【００４９】
（３）第３のモード
第３のモードは、第１の主電極３を基準にして第２の主電極５が負電位のときに、ゲート電極４を負電位にし、ターンオンを実行する。第３のモードにおいては、第１の主電極３から第２の半導体領域２２、第１の半導体領域２１、第３の半導体領域２３、第６の半導体領域２６のそれぞれを通して第２の主電極５に主電流が流れる。
【００５０】
（４）第４のモード
第４のモードは、第１の主電極３を基準にして第２の主電極５が負電位のときに、ゲート電極４を正電位にし、ターンオンを実行する。第４のモードにおいては、第３のモードと同様に、第１の主電極３から第２の半導体領域２２、第１の半導体領域２１、第３の半導体領域２３、第６の半導体領域２６のそれぞれを通して第２の主電極５に主電流が流れる。
【００５１】
ここで、第２の短絡部６２及び第４の短絡部６４は負の温度係数を有する温度補償層６２２及び６４２により構成されている。双方向サイリスタ１０が低温度である場合若しくは低温度環境下にある場合、第２の短絡部６２並びに第４の短絡部６４は高抵抗体として機能し、第２の短絡部６２並びに第４の短絡部６４にはゲートトリガ電流ＩGTがほとんど流れない。つまり、ゲートトリガ電流ＩGTの電流経路としては第１の短絡部６１並びに第３の短絡部６３が支配的になり、この第１の短絡部６１並びに第３の短絡部６３にほとんどのゲートトリガ電流ＩGTが流れる。
【００５２】
双方向サイリスタ１０の温度若しくは環境温度が上昇していくと、第２の短絡部６２並びに第４の短絡部６４の抵抗値は徐々に小さくなる。つまり、ゲートトリガ電流ＩGTの電流経路としては第２の短絡部６２並びに第４の短絡部６４が支配的になり、この第２の短絡部６２並びに第４の短絡部６４にほとんどのゲートトリガ電流ＩGTが流れる。これは、双方向サイリスタ１０において、ゲート電極４の近傍に新たに短絡部が追加されたことと等価である。この第２の短絡部６２並びに第４の短絡部６４にゲートトリガ電流ＩGTが温度上昇に従って徐々に流れることにより、パターン感度が低下する。すなわち、温度上昇に従って、低温度における感度の高いパターンから高温度における感度の低いパターンに切り替わっていく。
【００５３】
このように第３の実施の形態に係る双方向サイリスタ１０においては、第１の実施の形態及び第２の実施の形態に係る逆阻止３端子サイリスタ１と同様に、高温におけるパターン感度が低下することにより、誤動作を防止することができる。
【００５４】
なお、第２の短絡部６２、第４の短絡部６４のそれぞれの変形例並びに製造方法は、前述の第１の実施の形態に係る第２の短絡部６２の変形例並びに製造方法と同様であるので、ここでの説明は省略する。
【００５５】
（その他の実施の形態）
上記のように、本発明を第１の実施の形態乃至第３の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものでない。例えば、本発明は、前述の第３の実施の形態に係る双方向サイリスタ１０の第２の短絡部６２並びに第４の短絡部６４を、前述の第２の実施の形態に係る逆阻止３端子サイリスタ１の第２の短絡部６２と同一の構造としてもよい。また、第１、第２、第３、第４の短絡部６１−６４の平面形状は、円形状に限らず、方形状、五角形以上の多角形状、或いは楕円形状等にしてもよい。また、第１及び第２の実施の形態に係る逆阻止３端子サイリスタ１において、各半導体層の導電型を逆にしてもよい。このように本発明は様々な代替実施の形態、実施例及び運用技術に適用することができる。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１の実施の形態に係る逆阻止３端子サイリスタの断面図（図２に示すＦ１−Ｆ１切断線で切った断面図）である。
【図２】図１に示す逆阻止３端子サイリスタの平面図である。
【図３】本発明の第２の実施の形態に係る逆阻止３端子サイリスタの断面図（図４に示すＦ３−Ｆ３切断線で切った断面図）である。
【図４】図３に示す逆阻止３端子サイリスタの平面図である。
【図５】本発明の第３の実施の形態に係る双方向サイリスタの断面図（図６及び図７に示すＦ５−Ｆ５切断線で切った断面図）である。
【図６】図５に示す双方向サイリスタの平面図である。
【図７】図５に示す双方向サイリスタの底面図である。
【図８】本発明の先行技術に係る逆阻止３端子サイリスタの断面図（図９に示すＦ８−Ｆ８切断線で切った断面図）である。
【図９】図８に示す逆阻止３端子サイリスタの平面図である。
【符号の説明】
【００５７】
１…逆阻止３端子サイリスタ
１０…双方向サイリスタ
２…半導体基板
２１…第１の半導体領域
２２…第２の半導体領域
２３…第３の半導体領域
２４…第４の半導体領域
２６…第６の半導体領域
２７…第７の半導体領域
３…第１の主電極
４…ゲート電極
５…第２の主電極
６１…第１の短絡部
６２…第２の短絡部
６２１、６４１…貫通孔
６２２、６２４、６４２…温度補償層
６２３…第５の半導体領域
６３…第３の短絡部
６４…第４の短絡部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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