(57)【特許請求の範囲】
【請求項１】
行及び列に配置された複数のメモリセルを含む半導体メモリアレイであって、
前記複数のメモリセルの各々は、
ソース領域と、
ドレイン領域と、
前記ソース領域と前記ドレイン領域の間にあって且つそれらに隣接して配置された、電気的に浮いているボディ領域と、
前記ボディ領域から離間され且つ前記ボディ領域と容量結合されたゲートと、
を有する少なくとも１つのトランジスタを含み、
前記トランジスタの各々が、前記ボディ領域に蓄積された第１の電荷量に対応する第１のデータ状態と、前記ボディ領域に蓄積された、前記第１の電荷量よりも多いか又は少ない第２の電荷量に対応する第２のデータ状態と、を記憶するように構成されており、
前記メモリアレイの各行が、関連する行のメモリセルにのみ接続された関連するソース線を含み、
前記メモリアレイの各行の各メモリセルが、関連するトランジスタの前記ドレイン領域に接続された個別のビット線を含み、
前記メモリアレイの第１の行の選択された所定のメモリセルを前記第２のデータ状態にプログラムするのに先立って、第１の電圧レベルを有する第１の制御信号を前記第１の行の各メモリセルのトランジスタのゲートに印加し、且つ、第２の電圧レベルを有する第２の制御信号を前記第１の行の各メモリセルのトランジスタのドレインに印加し、且つ、第３の電圧レベルを有する第３の制御信号を前記第１の行の各メモリセルのトランジスタのソースに印加することにより、前記第１の行の各メモリセルが前記第１のデータ状態にプログラムされ、
前記第１の行の各メモリセルにプログラムされたデータ状態が読み取られる間中、前記第１の行に隣接する第２の行の全てのメモリセルが保持状態に維持されることを特徴とする、半導体メモリアレイ。
【請求項２】
前記第１の行の各メモリセルが前記第１のデータ状態にプログラムされた後、第４の電圧レベルを有する第４の制御信号を前記第１の行の各メモリセルのトランジスタのゲートに印加し、且つ、第５の電圧レベルを有する第５の制御信号を前記第１の行の前記所定のメモリセルのトランジスタのドレインに印加し、且つ、前記第３の電圧レベルを有する前記第３の制御信号を前記第１の行の各メモリセルのトランジスタのソースに印加することにより、前記第１の行の前記所定のメモリセルが前記第２のデータ状態にプログラムされることを特徴とする請求項１に記載の半導体メモリアレイ。
【請求項３】
前記第１の行の各メモリセルが前記第１のデータ状態にプログラムされた後、第４の電圧レベルを有する第４の制御信号を前記第１の行の各メモリセルのトランジスタのゲートに印加し、且つ、第５の電圧レベルを有する第５の制御信号を前記第１の行の前記所定のメモリセルのトランジスタのドレインに印加し、且つ、前記第３の電圧レベルを有する前記第３の制御信号を前記第１の行の各メモリセルのトランジスタのソースに印加することにより、前記第１の行の前記所定のメモリセルが前記第２のデータ状態にプログラムされる間中、第６の電圧レベルを有する第６の制御信号を前記第１の行の選択されないメモリセルのトランジスタのドレインに印加することにより、前記第１の行の前記選択されないメモリセルが前記第１のデータ状態に維持されることを特徴とする請求項１に記載の半導体メモリアレイ。
【請求項４】
第７の電圧レベルを有する第７の制御信号を前記第１の行の各メモリセルのトランジスタのゲートに印加し、且つ、第８の電圧レベルを有する第８の制御信号を前記第１の行の各メモリセルのトランジスタのドレインに印加することにより、前記第１の行の各メモリセルにプログラムされたデータ状態が読み取られることを特徴とする請求項２又は３に記載の半導体メモリアレイ。
【請求項５】
前記第１の行の各メモリセルにプログラムされたデータ状態が読み取られる間中、第９の電圧レベルを有する第９の制御信号を前記第１の行に隣接する第２の行の各メモリセルのトランジスタのゲートに印加することにより前記第２の行の全てのメモリセルが保持状態に維持されることを特徴とする請求項４に記載の半導体メモリアレイ。
【請求項６】
前記第１の行の各メモリセルのトランジスタが、前記第１の行に隣接する第２の行の各メモリセルのトランジスタとドレイン領域を共有していることを特徴とする請求項１に記載の半導体メモリアレイ。
【請求項７】
前記第１の行の各メモリセルのトランジスタの各ゲートが第１のゲート線に結合されていることを特徴とする請求項１に記載の半導体メモリアレイ。
【請求項８】
前記第１の行の各メモリセルのトランジスタの各ゲートだけが前記第１のゲート線に結合されていることを特徴とする請求項７に記載の半導体メモリアレイ。
【請求項９】
行及び列のマトリクスに配置された複数の半導体ダイナミックランダムアクセスメモリセルを含む半導体メモリアレイであって、
前記複数のメモリセルの各々は、
ソース領域と、
ドレイン領域と、
前記ソース領域と前記ドレイン領域との間に配置された、電気的に浮いているボディ領域と、
前記ボディ領域から離間され且つ前記ボディ領域と容量結合されたゲートと、
を有する少なくとも１つのトランジスタを含み、
各メモリセルは、該メモリセルの前記トランジスタの前記ボディ領域における第１の電荷量に対応する第１のデータ状態と、該メモリセルの前記トランジスタの前記ボディ領域における第２の電荷量に対応する第２のデータ状態と、を含み、
第１のメモリセル行及び第２のメモリセル行に対応する各メモリセルの前記トランジスタの前記ソース領域が第１のソース線に接続されており、
前記第１及び第２のメモリセル行は互いに隣接する行であり、前記第１のメモリセル行に対応する各メモリセルの前記トランジスタの前記ゲートが第１のワード線に接続され、且つ、前記第２のメモリセル行に対応する各メモリセルの前記トランジスタの前記ゲートが第２のワード線に接続されており、
前記第１のメモリセル行の各メモリセルを前記第１のデータ状態にプログラムし、且つ、その後に前記第１のメモリセル行の１つ以上の所定のメモリセルを前記第２のデータ状態にプログラムすることにより、前記第１のメモリセル行の前記１つ以上の所定のメモリセルが前記第２のデータ状態にプログラムされ、
前記第１のメモリセル行の各メモリセルにプログラムされたデータ状態が読み取られる間中、前記第２のメモリセル行の全てのメモリセルが保持状態に維持されることを特徴とする、半導体メモリアレイ。
【請求項１０】
前記第１のメモリセル行の各メモリセルの前記トランジスタが、前記第２のメモリセル行の隣接するメモリセルのトランジスタとソース領域を共有していることを特徴とする請求項９に記載の半導体メモリアレイ。
【請求項１１】
第１の電圧レベルを有する第１の制御信号を前記第１のメモリセル行の各メモリセルの前記トランジスタの前記ゲートに印加し、且つ、第２の電圧レベルを有する第２の制御信号を前記第１のメモリセル行の各メモリセルの前記トランジスタの前記ドレイン領域に印加し、且つ、第３の電圧レベルを有する第３の制御信号を前記第１のメモリセル行の各メモリセルの前記トランジスタの前記ソース領域に印加することにより、前記第１のメモリセル行の各メモリセルが前記第１のデータ状態にプログラムされることを特徴とする請求項１０に記載の半導体メモリアレイ。
【請求項１２】
第４の電圧レベルを有する第４の制御信号を前記１つ以上の所定のメモリセルの各メモリセルの前記トランジスタの前記ゲートに印加し、且つ、第５の電圧レベルを有する第５の制御信号を前記１つ以上の所定のメモリセルの各メモリセルの前記トランジスタの前記ドレイン領域に印加し、且つ、前記第３の電圧レベルを有する前記第３の制御信号を前記１つ以上の所定のメモリセルの各メモリセルの前記トランジスタの前記ソース領域に印加することにより、前記第１のメモリセル行の前記１つ以上の所定のメモリセルが前記第２のデータ状態にプログラムされることを特徴とする請求項１１に記載の半導体メモリアレイ。
【請求項１３】
前記第１のメモリセル行の前記１つ以上の所定のメモリセルが前記第２のデータ状態にプログラムされる間中、前記第１のメモリセル行の選択されないメモリセルが前記第１のデータ状態に維持されることを特徴とする請求項１２に記載の半導体メモリアレイ。
【請求項１４】
行及び列のマトリクスに配置された複数の半導体ダイナミックランダムアクセスメモリセルを含む半導体メモリアレイであって、
前記複数のメモリセルの各々は、
ソース領域と、
ドレイン領域と、
前記ソース領域と前記ドレイン領域との間に配置された、電気的に浮いているボディ領域と、
前記ボディ領域から離間され且つ前記ボディ領域と容量結合されたゲートと、
を有する少なくとも１つのトランジスタを含み、
各トランジスタは、前記ボディ領域における第１の電荷量を表す第１の状態と、前記ボディ領域における第２の電荷量を表す第２のデータ状態とを含み、
第１のメモリセル行に対応する各メモリセルの前記トランジスタの前記ソース領域が第１のソース線に接続されており、
前記第１のメモリセル行に対応する各メモリセルの前記トランジスタの前記ゲートが第１のワード線に接続されており、
前記第１のメモリセル行の各メモリセルの前記トランジスタの前記ドレイン領域が、異なるビット線に接続されており、
第２のメモリセル行に対応する各メモリセルの前記トランジスタの前記ソース領域が前記第１のソース線に接続されており、
前記第２のメモリセル行に対応する各メモリセルの前記トランジスタの前記ゲートが第２のワード線に接続されており、
前記第２のメモリセル行の各メモリセルの前記トランジスタの前記ドレイン領域が、異なるビット線に接続されており、
前記第１及び第２のメモリセル行は互いに隣接する行であり、
前記第１のメモリセル行の各メモリセルを前記第１のデータ状態にプログラムし、且つ、その後に前記第１のメモリセル行の１つ以上の所定のメモリセルを前記第２のデータ状態にプログラムすることにより、前記第１のメモリセル行の前記１つ以上の所定のメモリセルが前記第２のデータ状態にプログラムされ、
前記第１のメモリセル行の各メモリセルにプログラムされたデータ状態が読み取られる間中、前記第２のメモリセル行の全てのメモリセルが保持状態に維持されることを特徴とする、半導体メモリアレイ。
【請求項１５】
前記第１のメモリセル行の各メモリセルの前記トランジスタが、前記第２のメモリセル行の隣接するメモリセルのトランジスタとソース領域を共有していることを特徴とする請求項１４に記載の半導体メモリアレイ。
【請求項１６】
第１の電圧レベルを有する第１の制御信号を前記第１のメモリセル行の各メモリセルの前記トランジスタの前記ゲートに印加し、且つ、第２の電圧レベルを有する第２の制御信号を前記第１のメモリセル行の各メモリセルの前記トランジスタの前記ドレイン領域に印加し、且つ、第３の電圧レベルを有する第３の制御信号を前記第１のメモリセル行の各メモリセルの前記トランジスタの前記ソース領域に印加することにより、前記第１のメモリセル行の各メモリセルが前記第１のデータ状態にプログラムされることを特徴とする請求項１５に記載の半導体メモリアレイ。
【請求項１７】
第４の電圧レベルを有する第４の制御信号を前記１つ以上の所定のメモリセルの各メモリセルの前記トランジスタの前記ゲートに印加し、且つ、第５の電圧レベルを有する第５の制御信号を前記１つ以上の所定のメモリセルの各メモリセルの前記トランジスタの前記ドレイン領域に印加し、且つ、前記第３の電圧レベルを有する前記第３の制御信号を前記１つ以上の所定のメモリセルの各メモリセルの前記トランジスタの前記ソース領域に印加することにより、前記第１のメモリセル行の前記１つ以上の所定のメモリセルが前記第２のデータ状態にプログラムされることを特徴とする請求項１６に記載の半導体メモリアレイ。
【請求項１８】
前記１つ以上の所定のメモリセルの各メモリセルが前記第２のデータ状態にプログラムされる間中、前記第４の電圧レベルを有する前記第４の制御信号を前記第１のメモリセル行の選択されないメモリセルの前記トランジスタの前記ゲートに印加し、且つ、第６の電圧レベルを有する第６の制御信号を前記選択されないメモリセルの前記トランジスタの前記ドレイン領域に印加することにより、前記第１のメモリセル行の前記選択されないメモリセルが前記第１のデータ状態に維持されることを特徴とする請求項１７に記載の半導体メモリアレイ。
【請求項１９】
前記第１のメモリセル行の各メモリセルの前記トランジスタが、前記第２のメモリセル行の隣接するメモリセルの前記トランジスタとドレイン領域を共有していることを特徴とする請求項１４に記載の半導体メモリアレイ。
【請求項２０】
基板の絶縁領域又は絶縁層の上又は上方にある半導体領域又は半導体層の中又は上に配設された半導体メモリアレイであって、
該半導体メモリアレイは、前記半導体領域又は前記半導体層の中又は上に配設され且つ行及び列のマトリクスに配置された複数の半導体ダイナミックランダムアクセスメモリセルを含み、
前記複数のメモリセルの各々は、
ソース領域と、
ドレイン領域と、
前記ソース領域と、前記ドレイン領域と、前記基板の前記絶縁領域又は前記絶縁層との間に配置された、電気的に浮いているボディ領域と、
前記ボディ領域から離間され且つ前記ボディ領域と容量結合されたゲートと、
を有する少なくとも１つのトランジスタを含み、
各メモリセルは、該メモリセルの前記トランジスタの前記ボディ領域における第１の電荷量に対応する第１のデータ状態と、該メモリセルの前記トランジスタの前記ボディ領域における第２の電荷量に対応する第２のデータ状態と、を含み、
第１のメモリセル行及び第２のメモリセル行に対応する各メモリセルの前記トランジスタの前記ソース領域が第１のソース線に接続されており、
前記第１及び第２のメモリセル行は互いに隣接する行であり、前記第１のメモリセル行に対応する各メモリセルの前記トランジスタの前記ゲートが第１のワード線に接続され、且つ、前記第２のメモリセル行に対応する各メモリセルの前記トランジスタの前記ゲートが第２のワード線に接続されており、
前記第１のメモリセル行の各メモリセルを前記第１のデータ状態にプログラムし、且つ、その後に前記第１のメモリセル行の１つ以上の所定のメモリセルを前記第２のデータ状態にプログラムすることにより、前記第１のメモリセル行の前記１つ以上の所定のメモリセルが前記第２のデータ状態にプログラムされ、
前記第１のメモリセル行の各メモリセルにプログラムされたデータ状態が読み取られる間中、前記第２のメモリセル行の全てのメモリセルが保持状態に維持されることを特徴とする、半導体メモリアレイ。
【請求項２１】
前記第１のメモリセル行の各メモリセルの前記トランジスタが、前記第２のメモリセル行の隣接するメモリセルのトランジスタとソース領域を共有しており、前記第１及び第２のメモリセル行は互いに隣接する行であることを特徴とする請求項２０に記載の半導体メモリアレイ。
【請求項２２】
行及び列のマトリクスに配置された複数の半導体ダイナミックランダムアクセスメモリセルを含む半導体メモリアレイを備えた集積回路デバイスであって、
前記複数のメモリセルの各々は、
ソース領域と、
ドレイン領域と、
前記ソース領域と前記ドレイン領域との間に配置された、電気的に浮いているボディ領域と、
前記ボディ領域から離間され且つ前記ボディ領域と容量結合されたゲートと、
を有するトランジスタを含み、
各メモリセルは、該メモリセルの前記トランジスタの前記ボディ領域における第１の電荷量に対応する第１のデータ状態と、該メモリセルの前記トランジスタの前記ボディ領域における第２の電荷量に対応する第２のデータ状態と、を更に含み、前記第２の電荷量は、対応するトランジスタの前記ボディ領域から前記ソース領域を介して電荷を除去することによって提供され、
第１のメモリセル行に対応する各メモリセルの前記トランジスタの前記ソース領域が同一のソース線に接続され、且つ、前記第１のメモリセル行に対応する各メモリセルの前記トランジスタの前記ゲートが同一のワード線に接続されており、
前記第１のメモリセル行の各メモリセルを前記第１のデータ状態にプログラムし、且つ、その後に前記第１のメモリセル行の１つ以上の所定のメモリセルを前記第２のデータ状態にプログラムすることにより、前記第１のメモリセル行の前記１つ以上の所定のメモリセルが前記第２のデータ状態にプログラムされ、
前記第１のメモリセル行の各メモリセルにプログラムされたデータ状態が読み取られる間中、前記第１のメモリセル行に隣接する第２のメモリセル行の全てのメモリセルが保持状態に維持されることを特徴とする、集積回路デバイス。
【請求項２３】
第１の電圧レベルを有する第１の制御信号を前記第１のメモリセル行の各メモリセルの前記トランジスタの前記ゲートに印加し、且つ、第２の電圧レベルを有する第２の制御信号を前記第１のメモリセル行の各メモリセルの前記トランジスタの前記ドレイン領域に印加し、且つ、第３の電圧レベルを有する第３の制御信号を前記第１のメモリセル行の各メモリセルの前記トランジスタの前記ソース領域に印加することにより、前記第１のメモリセル行の各メモリセルが前記第１のデータ状態にプログラムされ、
第４の電圧レベルを有する第４の制御信号を前記１つ以上の所定のメモリセルの前記トランジスタの前記ゲートに印加し、且つ、第５の電圧レベルを有する第５の制御信号を前記１つ以上の所定のメモリセルの前記トランジスタの前記ドレイン領域に印加し、且つ、前記第３の電圧レベルを有する前記第３の制御信号を前記１つ以上の所定のメモリセルの前記トランジスタの前記ソース領域に印加することにより、前記第１のメモリセル行の前記１つ以上の所定のメモリセルが前記第２のデータ状態にプログラムされることを特徴とする請求項２２に記載の集積回路デバイス。
【請求項２４】
前記１つ以上の所定のメモリセルが前記第２のデータ状態にプログラムされる間中、前記第４の電圧レベルを有する前記第４の制御信号を前記第１のメモリセル行の他のメモリセルの前記トランジスタの前記ゲートに印加し、且つ、第６の電圧レベルを有する第６の制御信号を前記第１のメモリセル行の前記他のメモリセルの前記トランジスタの前記ドレイン領域に印加することにより、前記第１のメモリセル行の前記他のメモリセルが前記第１のデータ状態に維持されることを特徴とする請求項２２に記載の集積回路デバイス。
【請求項２５】
第７の電圧レベルを有する第７の制御信号を各前記１つ以上の所定のメモリセルの前記トランジスタの前記ゲートに印加し、且つ、第８の電圧レベルを有する第８の制御信号を各前記１つ以上の所定のメモリセルの前記トランジスタの前記ドレイン領域に印加することにより、前記１つ以上の所定のメモリセルが読み取られることを特徴とする請求項２４に記載の集積回路デバイス。
【請求項２６】
前記第１のメモリセル行の各メモリセルにプログラムされたデータ状態が読み取られる間中、第９の電圧レベルを有する第９の制御信号を前記第２のメモリセル行のメモリセルの各トランジスタの前記ゲートに印加することにより、前記第２のメモリセル行の全てのメモリセルが保持状態に維持されることを特徴とする請求項２５に記載の集積回路デバイス。
【請求項２７】
前記第１のメモリセル行の各メモリセルの前記トランジスタが、第２のメモリセル行の隣接するメモリセルのトランジスタとドレイン領域を共有しており、前記第１及び第２のメモリセル行は互いに隣接する行であることを特徴とする請求項２２に記載の集積回路デバイス。
【請求項２８】
前記第２のメモリセル行の各メモリセルの前記トランジスタの前記ゲートが、第２のワード線に接続されていることを特徴とする請求項２７に記載の集積回路デバイス。
【請求項２９】
前記第２のメモリセル行の各メモリセルの前記トランジスタの前記ソース領域が、第２のソース線に接続されていることを特徴とする請求項２８に記載の集積回路デバイス。
【請求項３０】
第２のメモリセル行に対応する各メモリセルの前記トランジスタの前記ソース領域が第２のソース線に接続され、且つ、前記第２のメモリセル行に対応する各メモリセルの前記トランジスタの前記ゲートが第２のワード線に接続されており、前記第１及び第２のメモリセル行は互いに隣接する行であり、
第３のメモリセル行に対応する各メモリセルの前記トランジスタの前記ソース領域が第３のソース線に接続され、且つ、前記第３のメモリセル行に対応する各メモリセルの前記トランジスタの前記ゲートが第３のワード線に接続されており、前記第１及び第３のメモリセル行は互いに隣接する行であることを特徴とする請求項２２に記載の集積回路デバイス。
【請求項３１】
前記第２のメモリセル行のメモリセルが読み取られる間中、前記第１及び第３のメモリセル行の全てのメモリセルが保持状態に維持されることを特徴とする請求項３０に記載の集積回路デバイス。
【請求項３２】
前記第２のメモリセル行のメモリセルが読み取られる間中、第９の電圧レベルを有する第９の制御信号を前記第１及び第３のメモリセル行の各メモリセルの前記トランジスタの前記ゲートに印加することにより、前記第２及び第３のメモリセル行の全てのメモリセルが保持状態に維持されることを特徴とする請求項３０に記載の集積回路デバイス。
【請求項３３】
行及び列のマトリクスに配置された複数の半導体ダイナミックランダムアクセスメモリセルを含む半導体メモリアレイを備えた集積回路デバイスであって、
前記複数のメモリセルの各々は、
ソース領域と、
ドレイン領域と、
前記ソース領域と前記ドレイン領域との間に配置された、電気的に浮いているボディ領域と、
前記ボディ領域から離間され且つ前記ボディ領域と容量結合されたゲートと、
を有するトランジスタを含み、
各メモリセルは、該メモリセルの前記トランジスタの前記ボディ領域における第１の電荷量に対応する第１のデータ状態と、該メモリセルの前記トランジスタの前記ボディ領域における第２の電荷量に対応する第２のデータ状態と、を更に含み、前記第２の電荷量は、対応するトランジスタの前記ボディ領域から前記ソース領域を介して電荷を除去することによって提供され、
第１のメモリセル行に対応する各メモリセルの前記トランジスタの前記ソース領域が第１のソース線に接続され、且つ、前記第１のメモリセル行に対応する各メモリセルの前記トランジスタの前記ゲートが第１のワード線に接続されており、
第２のメモリセル行に対応する各メモリセルの前記トランジスタの前記ソース領域が第２のソース線に接続され、且つ、前記第２のメモリセル行に対応する各メモリセルの前記トランジスタの前記ゲートが第２のワード線に接続されており、
前記第１及び第２のメモリセル行は互いに隣接する行であり、
前記第１のメモリセル行の各メモリセルを前記第１のデータ状態にプログラムし、且つ、その後に前記第１のメモリセル行の１つ以上の所定のメモリセルを前記第２のデータ状態にプログラムすることにより、前記第１のメモリセル行の前記１つ以上の所定のメモリセルが前記第２のデータ状態にプログラムされ、
前記第１のメモリセル行の前記１つ以上の所定のメモリセルが前記第２のデータ状態にプログラムされる間中、前記第２のメモリセル行のメモリセルが固定状態に維持され、
前記第１のメモリセル行の各メモリセルにプログラムされたデータ状態が読み取られる間中、前記第２のメモリセル行の全てのメモリセルが保持状態に維持されることを特徴とする、集積回路デバイス。
【請求項３４】
第１の電圧レベルを有する第１の制御信号を前記第１のメモリセル行の各メモリセルの前記トランジスタの前記ゲートに印加し、且つ、第２の電圧レベルを有する第２の制御信号を前記第１のメモリセル行の各メモリセルの前記トランジスタの前記ドレイン領域に印加し、且つ、第３の電圧レベルを有する第３の制御信号を前記第１のメモリセル行の各メモリセルの前記トランジスタの前記ソース領域に印加することにより、前記第１のメモリセル行の各メモリセルが前記第１のデータ状態にプログラムされ、
第４の電圧レベルを有する第４の制御信号を前記１つ以上の所定のメモリセルの前記トランジスタの前記ゲートに印加し、且つ、第５の電圧レベルを有する第５の制御信号を前記１つ以上の所定のメモリセルの前記トランジスタの前記ドレイン領域に印加し、且つ、前記第３の電圧レベルを有する前記第３の制御信号を前記１つ以上の所定のメモリセルの前記トランジスタの前記ソース領域に印加することにより、前記第１のメモリセル行の前記１つ以上の所定のメモリセルが前記第２のデータ状態にプログラムされることを特徴とする請求項３３に記載の集積回路デバイス。
【請求項３５】
前記第１のメモリセル行の前記１つ以上の所定のメモリセルが前記第２のデータ状態にプログラムされる間中、前記第４の電圧レベルを有する前記第４の制御信号を前記第１のメモリセル行の他のメモリセルの前記トランジスタの前記ゲートに印加し、且つ、第６の電圧レベルを有する第６の制御信号を前記第１のメモリセル行の前記他のメモリセルの前記トランジスタの前記ドレイン領域に印加することにより、前記第１のメモリセル行の前記他のメモリセルが前記第１のデータ状態に維持されることを特徴とする請求項３３に記載の集積回路デバイス。
【請求項３６】
第７の電圧レベルを有する第７の制御信号を前記第１のメモリセル行の各メモリセルの前記トランジスタの前記ゲートに印加し、且つ、第８の電圧レベルを有する第８の制御信号を前記第１のメモリセル行の各メモリセルの前記トランジスタの前記ドレイン領域に印加することにより、前記第１のメモリセル行の全てのメモリセルが読み取られることを特徴とする請求項３３に記載の集積回路デバイス。
【請求項３７】
前記第１のメモリセル行の各メモリセルにプログラムされたデータ状態が読み取られる間中、第９の電圧レベルを有する第９の制御信号を前記第２のメモリセル行の各メモリセルの前記トランジスタの前記ゲートに印加することにより、前記第２のメモリセル行の全てのメモリセルが保持状態に維持されることを特徴とする請求項３６に記載の集積回路デバイス。
【請求項３８】
第３のメモリセル行に対応する各メモリセルの前記トランジスタの前記ソース領域が第３のソース線に接続され、且つ、前記第３のメモリセル行に対応する各メモリセルの前記トランジスタの前記ゲートが第３のワード線に接続されており、前記第１及び第３のメモリセル行は互いに隣接する行であることを特徴とする請求項３３に記載の集積回路デバイス。
【請求項３９】
前記第２のメモリセル行のメモリセルが読み取られる間中、前記第１及び第３のメモリセル行の全てのメモリセルが保持状態に維持されることを特徴とする請求項３８に記載の集積回路デバイス。
【請求項４０】
前記第１及び第３のメモリセル行のメモリセルの前記トランジスタがドレイン領域を共有していることを特徴とする請求項３９に記載の集積回路デバイス。
【請求項４１】
行及び列のマトリクスに配置された複数のダイナミックランダムアクセスメモリセルを含む半導体メモリアレイであって、
前記複数のメモリセルの各々は、
第１の領域と、
第２の領域と、
前記第１の領域と前記第２の領域との間に配置された、電気的に浮いているボディ領域と、
前記ボディ領域から離間され且つ前記ボディ領域と容量結合されたゲートと、
を有する少なくとも１つのトランジスタを含み、
各メモリセルは、該メモリセルの前記トランジスタの前記ボディ領域における第１の電荷量に対応する第１のデータ状態と、該メモリセルの前記トランジスタの前記ボディ領域における第２の電荷量に対応する第２のデータ状態と、を含み、
第１のメモリセル行に対応する各メモリセルの前記トランジスタの前記第１の領域が第１のソース線に接続されており、
第２のメモリセル行に対応する各メモリセルの前記トランジスタの前記第１の領域が前記第１のソース線に接続されており、
第３のメモリセル行に対応する各メモリセルの前記トランジスタの前記第１の領域が第２のソース線に接続されており、
前記第１のメモリセル行が前記第２及び第３のメモリセル行の両方に隣接しており、
前記第１のメモリセル行の各メモリセルの前記トランジスタの前記第２の領域が、前記第３のメモリセル行の隣接するメモリセルの前記トランジスタと前記第２の領域を共有しており、
前記第１のメモリセル行の各メモリセルを前記第１のデータ状態にプログラムし、且つ、その後に前記第１のメモリセル行の１つ以上の所定のメモリセルを前記第２のデータ状態にプログラムすることにより、前記第１のメモリセル行の前記１つ以上の所定のメモリセルが前記第２のデータ状態にプログラムされ、
前記第２のメモリセル行の各メモリセルにプログラムされたデータ状態が読み取られる間中、前記第１及び第３のメモリセル行の全てのメモリセルが保持状態に維持されることを特徴とする、半導体メモリアレイ。
【請求項４２】
前記半導体メモリアレイが論理デバイスの一部であることを特徴とする請求項４１に記載の半導体メモリアレイ。
【請求項４３】
前記半導体メモリアレイがメモリデバイスの一部であることを特徴とする請求項４１に記載の半導体メモリアレイ。
【請求項４４】
基板の絶縁領域又は絶縁層の上又は上方にある半導体領域又は半導体層の中又は上に配設された半導体メモリアレイであって、
該半導体メモリアレイは、前記半導体領域又は前記半導体層の中又は上に配設され且つ行及び列のマトリクスに配置された複数のダイナミックランダムアクセスメモリセルを含み、
前記複数のメモリセルの各々は、
第１の領域と、
第２の領域と、
前記第１の領域と、前記第２の領域と、前記基板の前記絶縁領域又は前記絶縁層との間に配置された、電気的に浮いているボディ領域と、
前記ボディ領域から離間され且つ前記ボディ領域と容量結合されたゲートと、
を有する少なくとも１つのトランジスタを含み、
各メモリセルは、該メモリセルの前記トランジスタの前記ボディ領域における第１の電荷量に対応する第１のデータ状態と、該メモリセルの前記トランジスタの前記ボディ領域における第２の電荷量に対応する第２のデータ状態と、を含み、
第１のメモリセル行に対応する各メモリセルの前記トランジスタの前記第１の領域が第１のソース線に接続されており、
第２のメモリセル行に対応する各メモリセルの前記トランジスタの前記第１の領域が前記第１のソース線に接続されており、
第３のメモリセル行に対応する各メモリセルの前記トランジスタの前記第１の領域が第２のソース線に接続されており、
前記第１のメモリセル行が前記第２及び第３のメモリセル行の両方に隣接しており、
前記第１のメモリセル行の各メモリセルの前記トランジスタの前記第２の領域が、前記第３のメモリセル行の隣接するメモリセルの前記トランジスタと前記第２の領域を共有しており、
前記第１のメモリセル行の各メモリセルを前記第１のデータ状態にプログラムし、且つ、その後に前記第１のメモリセル行の１つ以上の所定のメモリセルを前記第２のデータ状態にプログラムすることにより、前記第１のメモリセル行の前記１つ以上の所定のメモリセルが前記第２のデータ状態にプログラムされ、
前記第２のメモリセル行の各メモリセルにプログラムされたデータ状態が読み取られる間中、前記第１及び第３のメモリセル行の全てのメモリセルが保持状態に維持されることを特徴とする、半導体メモリアレイ。
【請求項４５】
前記半導体メモリアレイが論理デバイスの一部であることを特徴とする請求項４４に記載の半導体メモリアレイ。
【請求項４６】
前記半導体メモリアレイがメモリデバイスの一部であることを特徴とする請求項４４に記載の半導体メモリアレイ。
【請求項４７】
行及び列のマトリクスに配置された複数のダイナミックランダムアクセスメモリセルを含むメモリセルアレイを備えた集積回路デバイスであって、
前記複数のメモリセルの各々は、
第１の領域と、
第２の領域と、
前記第１の領域と前記第２の領域との間に配置された、電気的に浮いているボディ領域と、
前記ボディ領域から離間され且つ前記ボディ領域と容量結合されたゲートと、
を有する少なくとも１つのトランジスタを含み、
各メモリセルは複数のデータ状態を含み、各データ状態が、前記ボディ領域に蓄積された電荷量を表しており、
第１のメモリセル行に対応する各メモリセルの前記トランジスタの前記第１の領域が第１のソース線に接続されており、
第２のメモリセル行に対応する各メモリセルの前記トランジスタの前記第１の領域が前記第１のソース線に接続されており、
第３のメモリセル行に対応する各メモリセルの前記トランジスタの前記第１の領域が第２のソース線に接続されており、
前記第１のメモリセル行が前記第２及び第３のメモリセル行の両方に隣接しており、
前記第１のメモリセル行の各メモリセルの前記トランジスタの前記第２の領域が、前記第３のメモリセル行の隣接するメモリセルの前記トランジスタと前記第２の領域を共有しており、
前記第１のメモリセル行の各メモリセルの前記トランジスタの前記第２の領域が、前記第２のメモリセル行の隣接するメモリセルの前記トランジスタの前記第２の領域に接続されたビット線とは異なるビット線に接続されており、
前記第１のメモリセル行の各メモリセルを前記複数のデータ状態のうちの第１のデータ状態にプログラムし、且つ、その後に前記第１のメモリセル行の１つ以上の所定のメモリセルを前記複数のデータ状態のうちの第２のデータ状態にプログラムすることにより、前記第１のメモリセル行の前記１つ以上の所定のメモリセルが前記第２のデータ状態にプログラムされ、
前記第１及び第２のメモリセル行の各メモリセルにプログラムされたデータ状態が読み取られる間中、前記第３のメモリセル行の全てのメモリセルが保持状態に維持されることを特徴とする、集積回路デバイス。
【請求項４８】
前記第１のメモリセル行に対応する各メモリセルの前記トランジスタの前記ゲートが第１のワード線に接続されており、
前記第２のメモリセル行に対応する各メモリセルの前記トランジスタの前記ゲートが第２のワード線に接続されており、
前記第１のワード線と前記第２のワード線とが接続されていることを特徴とする請求項４７に記載の集積回路デバイス。
【請求項４９】
前記第１のメモリセル行のメモリセルと、前記第２のメモリセル行のメモリセルとが、同時に、読み取られ又は書き込まれることを特徴とする請求項４７に記載の集積回路デバイス。
【請求項５０】
前記集積回路デバイスが論理デバイス又はメモリデバイスであることを特徴とする請求項４７に記載の集積回路デバイス。
【請求項５１】
行及び列のマトリクスに配置された複数のダイナミックランダムアクセスメモリセルを含む半導体メモリセルアレイであって、
前記複数のメモリセルの各々は、
第１の領域と、
第２の領域と、
前記第１の領域と前記第２の領域との間に配置された、電気的に浮いているボディ領域と、
前記ボディ領域から離間されたゲートと、
を有する少なくとも１つのトランジスタを含み、
各メモリセルは、該メモリセルの前記トランジスタの前記ボディ領域における第１の電荷量に対応する第１のデータ状態と、該メモリセルの前記トランジスタの前記ボディ領域における第２の電荷量に対応する第２のデータ状態と、を含み、
第１のメモリセル行に対応する各メモリセルの前記トランジスタの前記第１の領域が第１のソース線に接続されており、
第２のメモリセル行に対応する各メモリセルの前記トランジスタの前記第１の領域が第２のソース線に接続されており、
第３のメモリセル行に対応する各メモリセルの前記トランジスタの前記第１の領域が第３のソース線に接続されており、
前記第１のメモリセル行が前記第２及び第３のメモリセル行の両方に隣接しており、
前記第１のメモリセル行の各メモリセルの前記トランジスタの前記第２の領域が、前記第３のメモリセル行の隣接するメモリセルの前記トランジスタと前記第２の領域を共有しており、
前記第１のメモリセル行の各メモリセルを前記第１のデータ状態にプログラムし、且つ、その後に前記第１のメモリセル行の１つ以上の所定のメモリセルを前記第２のデータ状態にプログラムすることにより、前記第１のメモリセル行の前記１つ以上の所定のメモリセルが前記第２のデータ状態にプログラムされ、
前記第２のメモリセル行の各メモリセルにプログラムされたデータ状態が読み取られる間中、前記第１及び第３のメモリセル行の全てのメモリセルが保持状態に維持されることを特徴とする、半導体メモリセルアレイ。
【請求項５２】
前記第１のメモリセル行の各メモリセルの前記トランジスタの前記第２の領域が、関連するビット線に接続されており、
前記第１のメモリセル行のメモリセルに隣接する、前記第２のメモリセル行のメモリセルの前記トランジスタの前記第２の領域が、前記隣接するメモリセルに関連するビット線に接続されていることを特徴とする請求項５１に記載の半導体メモリセルアレイ。
【請求項５３】
前記第１のメモリセル行のメモリセルに隣接する、前記第３のメモリセル行のメモリセルの前記トランジスタの前記第２の領域が、前記隣接するメモリセルに関連するビット線に接続されていることを特徴とする請求項５２に記載の半導体メモリセルアレイ。
【請求項５４】
前記第１のメモリセル行のメモリセルが同時に書き込まれることを特徴とする請求項５１に記載の半導体メモリセルアレイ。
【請求項５５】
前記半導体メモリセルアレイが論理デバイス又はメモリデバイスの一部であることを特徴とする請求項５１に記載の半導体メモリセルアレイ。
【請求項５６】
基板の絶縁領域又は絶縁層の上又は上方にある半導体領域又は半導体層の中又は上に配設された集積回路デバイスであって、
前記集積回路デバイスは、行及び列のマトリクスに配置された複数のメモリセルを有するメモリセルアレイを含み、
前記複数のメモリセルの各々は、
第１の領域と、
第２の領域と、
前記第１の領域と、前記第２の領域と、前記基板の前記絶縁領域又は前記絶縁層との間に配置された、電気的に浮いているボディ領域と、
前記ボディ領域から離間されたゲートと、
を有する少なくとも１つの電気的浮遊ボディトランジスタを含み、
各メモリセルは、該メモリセルの前記トランジスタの前記ボディ領域における第１の電荷量に対応する第１のデータ状態と、該メモリセルの前記トランジスタの前記ボディ領域における第２の電荷量に対応する第２のデータ状態と、を含み、
第１のメモリセル行に対応する各メモリセルの前記トランジスタの前記第１の領域が第１のソース線に接続されており、
第２のメモリセル行に対応する各メモリセルの前記トランジスタの前記第１の領域が第２のソース線に接続されており、
第３のメモリセル行に対応する各メモリセルの前記トランジスタの前記第１の領域が第３のソース線に接続されており、
前記第１のメモリセル行が前記第２及び第３のメモリセル行の両方に隣接しており、
前記第１のメモリセル行の各メモリセルの前記トランジスタの前記第２の領域が、前記第３のメモリセル行の隣接するメモリセルの前記トランジスタと前記第２の領域を共有しており、
前記第１のメモリセル行の各メモリセルを前記第１のデータ状態にプログラムし、且つ、その後に前記第１のメモリセル行の１つ以上の所定のメモリセルを前記第２のデータ状態にプログラムすることにより、前記第１のメモリセル行の前記１つ以上の所定のメモリセルが前記第２のデータ状態にプログラムされ、
前記第２のメモリセル行の各メモリセルにプログラムされたデータ状態が読み取られる間中、前記第１及び第３のメモリセル行の全てのメモリセルが保持状態に維持されることを特徴とする、集積回路デバイス。
【請求項５７】
前記第１のメモリセル行の各メモリセルの前記トランジスタの前記第２の領域が、関連するビット線に接続されており、
前記第１のメモリセル行のメモリセルに隣接する、前記第２のメモリセル行のメモリセルの前記トランジスタの前記第２の領域が、前記隣接するメモリセルに関連するビット線に接続されていることを特徴とする請求項５６に記載の集積回路デバイス。
【請求項５８】
前記第１のメモリセル行のメモリセルに隣接する、前記第３のメモリセル行のメモリセルの前記トランジスタの前記第２の領域が、前記隣接するメモリセルに関連するビット線に接続されていることを特徴とする請求項５７に記載の集積回路デバイス。
【請求項５９】
前記第１のメモリセル行のメモリセルが同時に書き込まれることを特徴とする請求項５６に記載の集積回路デバイス。
【請求項６０】
前記メモリセルアレイの各メモリセルが、関連する電気的浮遊ボディトランジスタからなることを特徴とする請求項５６に記載の集積回路デバイス。
【請求項６１】
行及び列のマトリクスに配置された複数のメモリセルを有する半導体メモリセルアレイを含む集積回路デバイスであって、
前記複数のメモリセルの各々は電気的浮遊ボディトランジスタからなり、
前記電気的浮遊ボディトランジスタは、
第１の領域と、
第２の領域と、
前記第１の領域と前記第２の領域との間に配置された、電気的に浮いているボディ領域と、
前記ボディ領域から離間されたゲートと、
を含み、
メモリセルに印加された制御信号に応答して、それに関連する前記電気的浮遊ボディトランジスタが、前記電気的浮遊ボディトランジスタの前記ボディ領域に、前記メモリセルのデータ状態を表す電荷量を蓄積し、
第１のメモリセル行に対応する各メモリセルの前記トランジスタの前記第１の領域が第１のソース線に接続されており、
第２のメモリセル行に対応する各メモリセルの前記トランジスタの前記第１の領域が第２のソース線に接続されており、
第３のメモリセル行に対応する各メモリセルの前記トランジスタの前記第１の領域が第３のソース線に接続されており、
前記第１のメモリセル行が前記第２及び第３のメモリセル行の両方に隣接しており、
前記第１のメモリセル行の各メモリセルの前記トランジスタの前記第２の領域が、前記第３のメモリセル行の隣接するメモリセルの前記トランジスタと前記第２の領域を共有しており、
前記第１のメモリセル行の各メモリセルを第１のデータ状態にプログラムし、且つ、その後に前記第１のメモリセル行の１つ以上の所定のメモリセルを第２のデータ状態にプログラムすることにより、前記第１のメモリセル行の前記１つ以上の所定のメモリセルが前記第２のデータ状態にプログラムされ、
前記第２のメモリセル行の各メモリセルにプログラムされたデータ状態が読み取られる間中、前記第１及び第３のメモリセル行の全てのメモリセルが保持状態に維持されることを特徴とする、集積回路デバイス。
【請求項６２】
前記第１のメモリセル行の各メモリセルの前記トランジスタの前記第２の領域が、関連するビット線に接続されており、
前記第１のメモリセル行のメモリセルに隣接する、前記第２のメモリセル行のメモリセルの前記トランジスタの前記第２の領域が、前記隣接するメモリセルに関連するビット線に接続されていることを特徴とする請求項６１に記載の集積回路デバイス。
【請求項６３】
前記第１のメモリセル行のメモリセルに隣接する、前記第３のメモリセル行のメモリセルの前記トランジスタの前記第２の領域が、前記隣接するメモリセルに関連するビット線に接続されていることを特徴とする請求項６２に記載の集積回路デバイス。
【請求項６４】
前記第１のメモリセル行のメモリセルが同時に書き込まれることを特徴とする請求項６１に記載の集積回路デバイス。
【請求項６５】
前記半導体メモリセルアレイが、論理デバイス又はメモリデバイスの一部であることを特徴とする請求項６１に記載の集積回路デバイス。
【請求項６６】
前記半導体メモリセルアレイの各メモリセルが、関連する電気的浮遊ボディトランジスタからなることを特徴とする請求項６１に記載の集積回路デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ダイナミック・ランダム・アクセス・メモリ（「ＤＲＡＭ」）セル、アレイ及び／又は素子及び半導体メモリセル、アレイ及び／又は素子を制御する及び／又は動作させる方法に関し、及び特に、１つの側面では、メモリセルが、電荷が保存される電気的浮体（電気的浮遊ボディ）を含む半導体ダイナミック・ランダム・アクセス・メモリ（「ＤＲＡＭ」）セル、アレイ及び／又は素子に関する。
【背景技術】
【０００２】
例えば、アクセストランジスタ及びコンデンサから成り、双安定のメモリ状態を表す電荷を保存する半導体メモリセルを含む異なる型及び／又は形状のＤＲＡＭセルが数多く存在する。アクセストランジスタは、コンデンサの充電と放電を制御する及びコンデンサへの論理状態を読み取る及び書き込む（つまり、コンデンサを充電する及び放電する）スイッチとして役立つ。
【０００３】
有効な集積密度は、１つのトランジスタに１つのコンデンサというメモリセルを採用するＤＲＡＭ素子を用いて達成されうるが、こうした素子は、メモリセルのサイズに関して限定される又は制限される傾向がある。これに関して、従来の技術では積層型コンデンサ及び／又はトレンチコンデンサというやり方を採用し、それによりコンデンサはアクセストランジスタの上及び／又は下に部分的に配置される。
【０００４】
さらに、１つのトランジスタに１つのコンデンサというメモリセルを採用するＤＲＡＭ素子は、論理素子（例えば、マイクロプロセッサ）用の製造工程とは異なる及び／又はそれに適合しない製造工程を使用して製造される傾向にある。その結果、１つのトランジスタに１つのコンデンサというメモリセルの論理素子への集積化は、しばしば複雑で高くつく。
【０００５】
別の型のダイナミック・ランダム・アクセス・メモリセルが、２００３年６月１０日に米国出願され、出願番号１０／４５０，２３８が付された「半導体素子」というタイトルの特許出願（以後「半導体メモリ素子特許出願」と呼ぶ）に記載及び図示されている。図１Ａ及び図１Ｂを参照すると、半導体メモリ素子特許出願は、とりわけ、半導体ＤＲＡＭ素子１０を開示し、そこではそれぞれのメモリセル１２がゲート１６、電気的に浮いているボディ領域１８、ソース領域２０及びドレイン領域２２を有するトランジスタ１４から成る。ボディ領域１８は、ソース領域２０とドレイン領域２２の間に、それらに隣接して配置される。データは、適切な制御信号を選択されたワード線２４、選択されたソース線２６及び／又は選択されたビット線２８に印加することにより、選択されたメモリセルに書き込まれる又はそのメモリセルから読み取られる。それに応じて、電荷キャリアが電気的浮体領域（電気的浮遊ボディ領域）１８に蓄積される又は電気的浮体領域１８から放出される及び／又は取り出され、その際データ状態は電気的浮体領域１８内のキャリアの量により決定される。
【０００６】
特に、１つの実施形態では、半導体メモリ素子特許出願のメモリセルは、多数キャリア（電子又は正孔）３０をＮチャネルトランジスタのボディ領域１８に集積する又はＮチャネルトランジスタのボディ領域１８から放出する／取り出すことにより動作する（図２Ａ及び図２Ｂを参照のこと）。これに関して、多数キャリア（この例では「正孔」）３０をメモリセル１２のボディ領域１８に、例えばソース領域２０及び／又はドレイン領域２２付近の衝撃イオン化を介して累積することは、論理高（論理ハイ）すなわち「１」データ状態を表す（図２Ａを参照のこと）。多数キャリア３０をボディ領域１８から、例えばソース／ボディ接点及び／又はドレイン／ボディ接点に順バイアスをかけて放出する又は取り出すことは、論理低（論理ロー）つまり「０」を表す（図２Ｂを参照のこと）。
【０００７】
半導体メモリ素子特許出願のメモリ素子に保存されたデータを読み取る（又はデータを書き込む）ために様々な技術が採用される。例えば、電流検出増幅器（図示せず）は、メモリセル１２に保存されたデータを読み取るために採用される。これに関して、電流検出増幅器はメモリセル電流と例えば参照セル（図示されず）の電流である参照電流とを比較する。その比較から、メモリセル１２が論理高を含む（比較的多くの多数キャリア３０がボディ領域１８に含まれる）か、又は論理低を含む（比較的少ない多数キャリア３０がボディ領域１８に含まれる）かが決定される。
【０００８】
特に、トランジスタ１４は対称素子又は非対称素子である。トランジスタ１４が対称である場合、ソース領域とドレイン領域は基本的に互換性がある。しかし、トランジスタ１４が非対称素子である場合、トランジスタ１４のソース領域又はドレイン領域は異なる電気的、物理的ドーピング濃度及び／又はドーピング特徴を有する。そのため、非対称素子のソース領域又はドレイン領域は、通常互換性が無い。
【０００９】
トランジスタ１４は、例えばビット線２８ｉ上の負のドレイン電圧を使用して制御され、論理低（つまり、バイナリ状態「０」）を書き込むために、正孔を電気的浮体領域１８からドレイン２２を通って除去する。この状況下で、素子１０のメモリアレイの別の（選択されていない）メモリセルのゲート１６に印加された負の電圧は、負のビット線電圧が書き込み（論理低）動作の間に印加されるとき、同一のビット線２８ｉに結合される別のセルの「漏れ電流」を回避するために必要である。
【００１０】
論理高のデータ状態（バイナリ「１」）を書き込む及びそのデータを読み取るといった別の動作は、ワード線２４に印加される正の電圧を使用して行われる。そのため、素子１０のトランジスタ１４は、（１）多数キャリア（Ｎチャネルトランジスタに対する正孔）をトランジスタ１４のゲート絶縁体３２とボディ領域１８間のインターフェース（界面）から駆逐する及び（２）少数キャリア（Ｎチャネルトランジスタに対する電子）をソース領域２０とドレイン領域２２からゲート１６下に形成されるチャネルに流す原因となる正のゲートバイアスと、多数キャリア（Ｎチャネルトランジスタに対する正孔）をトランジスタ１４のゲート１６とボディ領域１８間のインターフェース（界面）内に又はその付近に累積させる原因となる負のゲートバイアスとの間で定期的にパルス駆動される。
【００１１】
図３Ａを参照すると、ゲート１６に印加される正の電圧が、（１）少数キャリア３４のチャネルをゲート１６下に形成する原因となる及び（２）ゲート１６とボディ領域１８のインターフェースの「反対側」の領域のボディ領域１８に多数キャリア３０の累積を引き起こす正のゲートバイアスを提供する。ここで、少数キャリア（つまり、Ｎチャネルトランジスタにおける電子）は、ゲート酸化物３２とボディ領域１８のインターフェース下のチャネルを流れ、その際いくつかの少数キャリア３４が（通常１つの材料の型から他の材料の型への移行により作られる又は引き起こされる）半導体内の欠陥により又はその中に「捕捉される」。
【００１２】
図３Ｂを参照すると、負の電圧がゲート１６に印加されると、ゲートバイアスは負であり、ゲート１６（及びゲート酸化物３２）下の少数キャリア３４のチャネルを実質的に取り除く。しかし、いくつかの少数キャリアはインターフェース欠陥に「捕捉された」ままである（通常電子３６により示される）。
【００１３】
いくつかの捕捉された電子３６は、（負のゲートバイアスのために）ゲート１６に引き寄せられる多数キャリアと再結合し、そのため、浮体領域１８に配置される多数キャリア３０の正味電荷は時間とともに減少する（例えば、図３Ｃを参照のこと）。この現象は電荷ポンピングとして特徴付けられる。従って、（読みとり及び書き込み動作中の）正のゲートバイアスと負のゲートバイアス間のパルシングがメモリセル１２内の電荷の正味量を削減し、それは次に、メモリセル１２に保存されたデータを徐々に除去する。
【００１４】
特に、十分な電荷ポンピング現象が発生することに対して、反転した表面での自由電子濃度（ｎｅ）は、トランジスタが反転している間にインターフェーストラップが電子を捕捉できるくらい十分に大きい。電子捕捉に対する時定数は、
τｅ＝１／（νｔｈ・σｎ・ｎｅ）
で特徴付けられる。
【００１５】
従って、τｅ＝３ｎｓ（高度なＤＲＡＭメモリにおける通常のパルス幅）の場合、熱運動速度νｔｈ＝１×１０７ｃｍ／ｓ及び捕獲断面積σｎ＝２×１０−１６ｃｍ２、少なくともｎｅ＝２×１０１７ｃｍ−３を必要とする。同じように、累積の際、表面の自由電子濃度（ｎｅ）は、トランジスタ１４が累積されている間に正孔が捕捉された電子と再結合できるくらい十分に大きい。σｎ＝σｐである場合、少なくともｎｈ＝２×１０１７ｃｍ−３を必要とする（つまり、十分な電荷ポンピング効果は、反転の際のゲート電圧が表面で少なくとも２×１０１７ｃｍ−３の電子を累積し、及び累積の際のゲート電圧が少なくとも２×１０１７ｃｍ−３の正孔を累積する場合に存在する）。
【００１６】
特に、例えばここに記載された及び図示された特徴、特性、構造、形状、材料、技術及び利点を含む半導体メモリ素子特許出願の全内容は、ここに参照として盛り込まれている。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
ここには数多くの発明が記載され及び図示されている。第１の主たる側面では、本発明は行と列のマトリクスに配置された複数の半導体ダイナミック・ランダム・アクセス・メモリセルを含む半導体メモリアレイである。それぞれの半導体ダイナミック・ランダム・アクセス・メモリセルは、ソース領域、ドレイン領域、ソース領域とドレイン領域の間及びそれらに隣接して配置される電気的浮体領域（電気的浮遊ボディ領域）、及びボディ領域から間隔をあけ且つそれと容量結合されたゲートを有するトランジスタを含む。それぞれのトランジスタは、ボディ領域の第１の電荷を表す第１のデータ状態と、ボディ領域の第２の電荷を表す第２のデータ状態を含む。さらに、半導体ダイナミック・ランダム・アクセス・メモリセルのそれぞれの行は、関連する行の半導体ダイナミック・ランダム・アクセス・メモリセルだけに結合される関連するソース線を含む。
【課題を解決するための手段】
【００１８】
本発明の本側面の１つの実施形態では、半導体ダイナミック・ランダム・アクセス・メモリセルの各行の各メモリセルは、関連するトランジスタのドレイン領域に結合される個別のビット線を含む。動作中、第１の行のそれぞれのメモリセルには、第１の振幅を有する制御信号を第１の行の各メモリセルのトランジスタのゲートに、及び第２の振幅を有する制御信号を第１の行の各メモリセルのドレインに印加することにより、第１のデータ状態がプログラムされる。その後、第１の行の所定のメモリセルには、第３の振幅を有する制御信号を所定のメモリセルのトランジスタのゲートに、第４の振幅を有する制御信号を所定のメモリセルのドレインに、及び第５の振幅を有する制御信号をその行の所定のメモリセルのソースに印加することにより、第２のデータ状態がプログラムされる。特に、第１の行の選択されないメモリセルは第１のデータ状態で維持され、一方で所定のメモリセルには、第３の振幅を有する制御信号を所定のメモリセルのトランジスタのゲートに、及び第６の振幅を有する制御信号を所定のメモリセルのドレインに印加することにより、第２のデータ状態がプログラムされる。
【００１９】
第１の行のメモリセルは、第７の振幅を有する制御信号を所定のメモリセルのトランジスタのゲートに、及び第８の振幅を有する制御信号を所定のメモリセルのドレインに印加することにより読み取られる。特に、第１の行のメモリセルが読み取られる一方で、第２の行（選択されていない行）の全てのメモリセルは抑制状態で維持される。１つの実施形態では、第２の行のメモリセルは、（第１の行のメモリセルが読み取られる一方で）、第９の振幅を有する制御信号を第２の行のメモリセルのトランジスタのゲートに印加することにより抑制状態で維持される。
【００２０】
１つの実施形態では、半導体ダイナミック・ランダム・アクセス・メモリセルの第１の行の各メモリセルは、半導体ダイナミック・ランダム・アクセス・メモリセルの第２の行のメモリセルとドレイン領域を共有し、その際、メモリセルの第１の行及び第２の行は隣接する行である。別の実施形態では、半導体ダイナミック・ランダム・アクセス・メモリセルの第１の行の各メモリセルのそれぞれのゲートは、第１のゲート線に結合される。また別の実施形態では、半導体ダイナミック・ランダム・アクセス・メモリセルの第１の行の各メモリセルのゲートは第１のゲート線に結合される。
【００２１】
別の主たる側面では、本発明は行と列のマトリクスに配置される複数の半導体ダイナミック・ランダム・アクセス・メモリセルを含む半導体メモリアレイである。この場合もやはり、それぞれの半導体ダイナミック・ランダム・アクセス・メモリセルは、ソース領域、ドレイン領域、ソース領域とドレイン領域の間及びそれらに隣接して配置される電気的浮体領域、及びボディ領域から間隔をあけた及びそれと容量結合されるゲートを有するトランジスタを含む。それぞれのトランジスタは、ボディ領域の第１の電荷を表す第１の状態と、ボディ領域の第２の電荷を表す第２のデータ状態を含む。
【００２２】
この側面では、半導体ダイナミック・ランダム・アクセス・メモリセルのそれぞれの行は、（１）関連する行の半導体ダイナミック・ランダム・アクセス・メモリセルだけに結合される関連するソース線と（２）関連する行のそれぞれの半導体ダイナミック・ランダム・アクセス・メモリセルごとに異なるゲート線を含む。
【００２３】
本発明の本側面の１つの実施形態では、半導体ダイナミック・ランダム・アクセス・メモリセルの各行の各メモリセルは、関連するトランジスタのドレイン領域に結合される個別のビット線を含む。動作中、第１の行の各メモリセルには、第１の振幅を有する制御信号を第１の行の各メモリセルのトランジスタのゲートに、及び第２の振幅を有する制御信号を第１の行の各メモリセルのドレインに印加することにより、第１のデータ状態がプログラムされる。その後、第１の行の所定のメモリセルには、第３の振幅を有する制御信号を所定のメモリセルのトランジスタのゲートに、第４の振幅を有する制御信号を所定のメモリセルのドレインに、及び第５の振幅を有する制御信号をその行の所定のメモリセルのソースに印加することにより、第２のデータ状態がプログラムされる。特に、所定のメモリセルには、第３の振幅を有する制御信号を所定のメモリセルのトランジスタのゲートに、及び第６の振幅を有する制御信号を所定のメモリセルのドレインに印加することにより、第２のデータ状態がプログラムされる一方で、第１の行の選択されていないメモリセルは第１のデータ状態で維持される。
【００２４】
第１の行のメモリセルは、第７の振幅を有する制御信号を所定のメモリセルのトランジスタのゲートに、及び第８の振幅を有する制御信号を所定のメモリセルのドレインに印加することにより読み取られる。特に、第１の行のメモリセルが読み取られる一方で、第２の行（選択されていない行）の全てのメモリセルは抑制状態で維持される。１つの実施形態では、第２の行のメモリセルは、（第１の行のメモリセルは読み取られる一方で）、第９の振幅を有する制御信号を第２の行のメモリセルのトランジスタのゲートに印加することにより抑制状態で維持される。
【００２５】
１つの実施形態では、半導体ダイナミック・ランダム・アクセス・メモリセルの第１の行の各メモリセルは、半導体ダイナミック・ランダム・アクセス・メモリセルの第２の行のメモリセルとドレイン領域を共有し、その際、メモリセルの第１の行及び第２の行は隣接する行である。別の実施形態では、半導体ダイナミック・ランダム・アクセス・メモリセルの第１の行の各メモリセルの各ゲートは第１のゲート線に結合される。
【００２６】
重ねて、ここには数多くの発明が記載され及び図示されている。本発明のこの要約は本発明の範囲を包括するものではない。さらに、この要約は本発明を限定する意図は無く、及びそのように解釈されるべきではない。本発明のある一定の実施形態、特徴、特性及び利点がこの要約に記載される一方で、本発明の多くの他の、及び異なる及び／又は似た実施形態、特徴、特性及び／又は利点が以下の記述、図面及び請求項から明らかであることを理解されたい。
【００２７】
以下の詳細な記述の中で、参照符号が添付の図面に付される。これらの図面は本発明の異なる側面を示し、異なる図面における似た構造、構成要素、材料及び／又は成分を示す適切な参照符号は同じようにラベルを付される。具体的に示された以外の構造、構成要素、材料及び／又は成分の様々な組み合わせが意図され、及び本発明の範囲内にあることを理解されたい。
【発明を実施するための最良の形態】
【００２８】
ここには多くの発明が記載され、及び図示されている。第１の側面では、本発明はメモリ素子とメモリ素子のメモリセルからデータを読み取る及びメモリセルにデータを書き込む技術を対象としている。これに関して、本発明の本側面の１つの実施形態では、メモリ素子及びその素子を動作させる技術は、電荷ポンピング現象の衰弱効果を最小限にする、削減する及び取り除く。本発明の本実施形態は振幅及び／又は極性の遷移を最小限にする、削減する及び／又は取り除く制御信号を用いる。
【００２９】
図１及び図４を参照すると、１つの実施形態では、トランジスタ１４（０．２５ミクロンＮチャネルＭＯＳＦＥＴ  ＤＲＡＭセル）は典型的な電圧値を使用して動作する。これに関して、論理低（バイナリデータ状態「０」）の書き込み動作は、１つの典型的な実施形態で、ワード線（つまりゲートバイアス）に２．９Ｖの電圧を、及びビット線（ここではドレインバイアス）に２．３Ｖの電圧を印加することにより書き込まれる。この動作では、ソース線電圧は０Ｖに維持される。これらの状況下で、ボディ領域１８とソース領域２０間の接合は順方向にバイアスされ、余分な正孔がボディ領域１８からソース領域２０へ取り除かれる。
【００３０】
トランジスタ１４で論理高（バイナリデータ状態「１」）の書き込みを行うためには、０．６Ｖの電圧がゲート１６に印加され（つまり、ゲートバイアスが０．６Ｖに保持される）、及び２．３Ｖの電圧がドレイン２２に印加される。それに応じて、ソース領域２０とドレイン領域２２間の電流はボディ領域１８に衝撃イオン化を提供し、それは次に、ボディ領域１８に余分な多数キャリア（正孔）を生成する。ここで留意すべきは、選択されないセルのゲート電圧（保持電圧）が０Ｖに保持されることである。これらの典型的な電圧によりゲート酸化物３２とボディ領域１８のインターフェース（界面）における正孔の強累積が回避され、その際少数キャリア３４は半導体の欠陥により又は欠陥の中に「捕捉される」傾向があるということがわかる。このようにして、電荷ポンピングにより引き起こされるデータ障害が抑制され、削減され、最小限にされ、及び／又は取り除かれる。
【００３１】
第２の実施形態では、図１と図５を参照すると、トランジスタ１４（０．２５ミクロンＮチャネルＭＯＳＦＥＴ ＤＲＡＭセル）は、表示された典型的な電圧値を使用して動作する。これに関して、論理高（バイナリデータ状態「１」）を書き込むためには、ゲート酸化物３２とボディ領域１８のインターフェースでの多数キャリアの強累積が必要とされる。１つの典型的な実施形態では、ゲート酸化物３２とボディ領域１８のインターフェースでの多数キャリアの強累積を提供するために、−１．７Ｖの電圧がゲート１６に印加され、及び１．７Ｖの電圧がドレイン領域２２に印加される。これらの制御信号により、ボディ領域１８とソース領域２０間のインターフェースで価電子帯及び伝導帯の変形が引き起こされる。その結果、少数キャリア（ここでは、電子）が、トンネル効果（ゲート誘導のドレイン漏れ（ＧＩＤＬ）として知られる効果）を用いて伝導帯に注入され、それは次に、ボディ領域１８に多数キャリア（ここでは、正孔）の生成を引き起こす。この動作技術は、正孔の生成がトランジスタ１４の非導通状態で発生するという利点を有する。このようにして多数キャリアの生成は比較的低い消費電力で達成される。
【００３２】
データ読み取り動作を行うために、１つの実施形態では、反転チャネルがゲート酸化物３２とボディ領域１８のインターフェースで作られる。これは、０Ｖの電圧をゲート１６とドレイン領域２２（つまり、０Ｖのゲートバイアス）に、及び−０．５Ｖの電圧をソース領域２０に印加することにより達成される。
【００３３】
第３の実施形態では、図１と図６を参照すると、トランジスタ１４（０．１３ミクロン技術のＤＲＡＭセル）が表示された典型的な電圧値を使用してプログラムが書き込まれる及び／又は動作する。図６で設定された電圧は、電圧パルスの印加がセル内に保存されたデータに支障をきたさない「理想の」状況を表している。しかし、セルは、その他のセルがアクセスされないままでいるときにいくつかのセルがアクセスされるようなマトリクスに配置され、及び従って行と列の復号化がマトリクスを機能させるために必要である。これにより、書き込み、読み取り及び保持動作中に印加された電圧レベルとは異なる電圧レベルがもたらされ（実際は、同じ列又は行をアドレス指定されたメモリセルと共有する全てのセル）、その結果として、これらのセルに保存されたデータの破壊が発生する。
【００３４】
この例が図１及び図７に示されており、そこではデータ状態「０」が、選択されたワード線とビット線の交点でメモリセル１２に書き込まれる。図１の同じ列の全てのセルが同じゲート電圧を共有し、及び同じ行の全てのセルが図７のように同じソース電圧を共有するので、「理想の」保持電圧とは異なる電圧がこれらのメモリセルに印加され、その結果、これらのセルのボディ領域から電荷が漏れる。
【００３５】
論理高（つまりデータ状態「１」）の書き込み又はメモリセル１２からのデータの読み取りの際に同様の配置が発生する。最悪の場合は論理低（つまり、データ状態「０」）を書き込むことにより表されること、及びメモリセル１４は数百サイクルのワード線の切り替え及び１００００サイクル以上のビット線の切り替えを維持することが（実験的に）わかる。従って、ゲート電圧の変動が回路構造に制限を課すこと、及び特に、１００サイクルのワード線のパルシングだけが許容されると想定する場合、この少数のサイクルは行を短い長さ（例えば６４）に分割する又はワード線沿いの全てのセルを、トランジスタとコンデンサを伴う従来技術のＤＲＡＭと同じ頻度でリフレッシュする必要があるということがわかる。
【００３６】
これらの配置はどちらも非常に不十分である、というのは、それらは回路を動作させるために必要なワード線ドライバー又はワード線検出増幅器の数を著しく増加させるからである。さらに、各データセルが従来のＤＲＡＭセル（８Ｆ２）より小さい（４Ｆ２）ので、回路レイアウトが不可能である又は達成するのに非常に高くつく。
【００３７】
図８、図１１及び図１２を参照すると、１つの実施形態では、ワード線ドライバー及び／又はワード線検出増幅器の数は削減される及び／又は最小限にされる。これに関して、列復号器は検出増幅器の数を削減する及び／又は最小限にするためにビット線と検出増幅器間に配置される又は配列され、及び同時に、一方ではブロック（通常８又は１６）内の１つのセルだけが読み取られる。内部カウンタ（例えば、８又は１６の間）により画定される列及びユーザーアドレスにより画定される行上のメモリセルが読み取られ、その後リフレッシュされる。その後そのセルは、ユーザーアドレスにより画定される同一の行と列で（読み取り又は書き込み動作を介して）ユーザーアクセスに利用できる。
【００３８】
信号伝達の視点から、図８を参照すると、ゲート電圧の振幅及び極性の変動又は揺れが、数の上で及び立ち上がり／立下りで削減される及び／又は最小限にされる。特に、所定のメモリセルの読み取り又は書き込み動作は、リフレッシュ動作の前に起きる（例えば図９を参照のこと）。
【００３９】
図１１及び図１２を参照すると、本発明の本側面の半導体ＤＲＡＭメモリ素子は複数のマトリクス４０ａ−ｎを含み、各マトリクスは（トランジスタ１４から構成される）複数のメモリセル１２を含む。メモリセル１２は、連想記憶装置（ＣＡＭ）４２及び列リフレッシュカウンタ４４によりアドレス指定される行と列を有するアレイに配置される。列リフレッシュカウンタ４４から出力される列のアドレスは、列アドレスマルチプレクサ４６に適用される。列アドレスマルチプレクサ４６は、リフレッシュアドレスとユーザーアドレスを受け取り、アドレスの１つを列マルチプレクサ４８に提供して、例えば８又は１６ビット線（列）２８ａの１つを選択する。
【００４０】
例えば休止期間中（つまり、ユーザーアクセスがない）にメモリセル１２をリフレッシュさせるためには、所定の又は選択された行と所定の又は選択された列の交点でのメモリセルが、行アドレスバス５０上の信号をその行の相互結合されたゲートの全てに、及び列アドレスバス５２上の信号をその列の相互結合されたドレインの全てに印加することによりアドレス指定される。リフレッシュされる行は、行リフレッシュカウンタ５４により識別され、その行リフレッシュカウンタ５４は行アドレスマルチプレクサ５６を介して、ユーザーアドレスバス５８からの行アドレスとともにゲート制御される。
【００４１】
列リフレッシュカウンタ４４はリフレッシュされる列の列アドレスを提供する。上述のように、列アドレスは、列アドレスマルチプレクサ４６を介して、ユーザーアドレスバス５８からの列アドレスとともにゲート制御される。その結果、選択された行と列の交点のメモリセル１２のデータ状態が決定され、メモリセル１２に再書き込みされる。その後列リフレッシュカウンタ４４が、選択された同じ行に応じて歩進され、その結果、列は、行がアドレス指定される順序にかかわらず、それぞれの行に対して順次アドレス指定される。これにより、メモリセル１２が適切な時間内にリフレッシュされないという危険を最小限にする利点が提供される。アクセス中の位相に左右されて、列アドレスは行リフレッシュカウンタ５４又はユーザーアドレスバス５８から受信され、例えば素子（又はその一部）が働いていないとき、行アドレスは行リフレッシュカウンタ５４により提供される。
【００４２】
特に、図１１のリフレッシュ技術及び回路系は並列するいくつかのアレイを用いて使用され、その結果検出増幅器６０の数が（ダイの上の回路系に必要な領域と同様に）削減される及び／又は最小限にされる。
【００４３】
図１２を参照すると、列が選択されると、ＷＬＤＰＷ線６２上の信号が、サイクル波形の位相に従って、ワード線ドライバー６２ａ−ｘに電源電圧を提供する。列マルチプレクサ４８は、リフレッシュされる列（及び従って選択されたメモリセル）をアドレス指定し、及びその選択されたメモリセルのデータは検出増幅器６０により読み取られ、その結果は信号線６６上に出力される（つまり、ＤＡＴＡ信号）。
【００４４】
（電圧変換器６８による変換後の）線６２と線６６上の信号論理レベルによると、書き込み線に印加される書き込み状態は以下の通りである。「１」の状態を書き込む間に、ＤＡＴＡ信号が「１」である場合、ＸＮＯＲ論理ゲート６８が、信号線６８上に論理高（つまりバイナリ「１」）を出力し、その論理高は書き込み増幅器７２により増幅され、その後選択されたメモリセルのデータ状態を再保存するために選択されたメモリセルに印加される。ＤＡＴＡ信号が「０」である場合、論理低（つまり「０」）はビット線に印加され、それは保持状態を表す。一方で、データ状態「０」を書き込む間に、ＤＡＴＡ信号が「０」である場合、ＸＮＯＲ論理ゲート６８は論理高（つまりバイナリ「１」）を出力し、それは書き込み増幅器７２により増幅され、及びその後そのデータを再保存するためにメモリセルに印加される。ＤＡＴＡ信号が「１」である場合、「０」がビット線に印加され、それが再び保持状態を表す。
【００４５】
ある実施形態では、共通のゲート線、ドレイン線及び／又はソース線を有するメモリセルのデータ状態の障害問題（例えば、メモリセル内の保存された電荷の損失及び獲得の問題）を、アクセスされる（つまり、例えば通常動作又はリフレッシュ動作の間に読み取られる又は書き込まれる）これらのメモリセルを用いてさらに削減する、最小限にする及び／又は取り除くことが有用である。１つの実施形態では、２段階の書き込み動作が、隣接する及び／又は近くのセル（つまり、ソース線、ドレイン線及び／又はゲート線を共有するセル）を邪魔することが皆無かそれに近い状態でメモリセル１２にプログラムを書き込むために採用される。これに関して、メモリセルの行全体が最初に同じ論理状態に書き込まれ、その後個別のビットが望ましいデータ状態に応じて反対の状態に書き込まれる（つまり、個々のビットは望ましいデータ状態を反映するために別の状態が書き込まれる）。
【００４６】
こうした２段階の書き込み技術は、現在既知であろうと後に開発されようと、多くの異なるメモリセルと多くの異なるメモリアレイ構造を使用して取り入れられることが意図され、及びこうしたメモリセルと異なるメモリアレイ構造は全て本発明に含まれる。例えば、書き込み技術は、トランジスタの各行８０ａ−ｆのメモリセル１２ａ−ｄが隣接する行（例えば、列８０ｂ対列８０ｃ）上の障害を最小限にする、削減する及び／又は取り除くための専用のソース線を有するところで実行される。
【００４７】
図１３Ａ及び図１３Ｂを参照すると、１つの実施形態では、所定の行８０ａ−ｆは消去動作とそれに続く選択的な書き込み動作を適用することにより書き込まれる。これに関して、共通のゲート線に結合されるゲートを有する複数のメモリセル１００は、行８０ａを形成するために配置される。行８０ａに対して消去動作を実行する及びアレイの残りの部分（つまり行８０ｂ−ｆ）を固定状態（つまり、消去動作に応じて変わらない）に維持する典型的な電圧が図１３Ａ及び図１３Ｂに示されている。それに応じて、同じ論理状態（例えば論理高、つまりバイナリ「１」）が行８０ａのメモリセル１２ａ−ｄに保存される。このようにして、メモリセル１２ａ−ｄの状態が「消去」される。
【００４８】
その後、行８０ａのメモリセル１２ａ−ｄの個々のトランジスタには、メモリセル１２ａ−ｄに特定の、望ましい及び／又は所定の論理状態を保存するために、特定の、望ましい及び／又は所定の論理状態が書き込まれる（例えば、図１４Ａ及び図１４Ｂを参照のこと）。特に、図１４Ａを参照すると、上述のように、メモリセル１２ａ−ｄが消去動作により論理高（バイナリ「１」）に設定され、その後メモリセル１２ｂ及びメモリセル１２ｄには論理低（バイナリ「０」）が書き込まれる。とりわけ、メモリセル１２ａとメモリセル１２ｃの論理状態は、書き込み動作の間（抑制電圧を関連するビット線２８ａ及び２８ｃ（図１４Ａ）に印加することを介して）論理高に維持される。図１４Ｂを参照すると、メモリセル１２ａ−ｄは論理高（バイナリ「１」）が消去され、その後メモリセル１２ａ及び１２ｄには論理低（バイナリ「０」）が書き込まれる。メモリセル１２ｂ及び１２ｃは、関連するビット線２８ｂ及び２８ｃに印加される書き込み抑制電圧を介して論理高を維持する。
【００４９】
図１５Ａ及び図１５Ｂを参照すると、データは、表示された典型的な電圧を印加することにより行８０ｂのメモリセル１２ａ−ｄから読み取られる。（行８０ｂ−ｆのメモリセルを含む）アレイの残りの部分に対する典型的な保持電圧もまた示されている。保持電圧／信号は、そのアレイの選択されない部分を固定状態（つまり、読み取り動作に応じて変わらない）に維持する。特に、図１５Ａ及び図１５Ｂの典型的な読み取り電圧及び保持電圧は、電荷ポンピング障害を回避する、削減する及び／又は最小限にする。
【００５０】
従って、本実施形態では、書き込み動作の第１の段階で共通のソース線を有するメモリセルを消去し、第２の段階が新しいデータ又は（データが変化しなかった場合には）以前のデータを書き込む又は保存する。この書き込み動作技術を採用するアレイ構造は、アレイの選択されないメモリセルが支障をきたさない（又はほとんど障害を経験しない及び／又は無視しても良い程度の障害しか経験しない）という利点を有する、というのは、「高」電圧が行方向（つまり、ソース線２６上）には印加されるが、列方向（つまりドレイン線又はビット線２８上）には印加されないからである。この書き込み技術は、ページが最初に「消去」され、その後ページ内の個々のバイト（つまりビット）が新たな状態に書き込まれるというページモード書き込みとして行われる。
【００５１】
特に、図１３Ａ、図１３Ｂ、図１４Ａ、図１４Ｂ、図１５Ａ及び図１５Ｂのメモリ構造、書き込み及び／又はプログラミング技術、及び読み取り技術は、図１１及び図１２の素子の実施形態と連動して実施される。簡潔にするために、これらの議論は繰り返さない。
【００５２】
図１７から図２０は、複数のメモリセルがソース線を「共有」し、隣接するメモリセルから読み取る及び／又は隣接するメモリセルに書き込むときのメモリセルへの障害を取り除く、最小限にする及び／又は削減する２段階の書き込み技術を採用する別のメモリアレイ構造を示している。これに関して、図１７及び図１８を参照すると、１つの実施形態では、所定の行に、消去動作（図１７）とそれに続く選択的な書き込み動作（図１８）を実行するために適切な電圧を印加することにより書き込まれる。消去動作を実行するために適切な電圧を印加することと連動して、書き込み抑制信号がソース線２６を共有するメモリセルのゲートに印加される（例えば、書き込み抑制信号は、行８０ｂのメモリセルのゲートに印加される）。特に、選択されない、（行８０ａに対して）隣接する行８０ｂ上のいかなる障害も、ワード線２４ｂに論理低（つまり、「０」の書き込み）動作と論理高（つまり、「１」の書き込み）動作との均衡を保たせる中間値に対するバイアスをかけることにより回避される、削減される及び／又は最小限にされる。
【００５３】
特に、行８０ａに対する消去動作を実行し、及び隣り合うメモリセル（例えば、行８０ｂのメモリセル）にアレイの残りの部分を固定状態（つまり、消去動作に応じて変わらない）に維持させる典型的な電圧が、図１７に示されている。行８０ａのメモリセル１２ａ−ｄには、メモリセル１２の特定の、望ましい及び／又は所定の論理状態を保存するために、特定の、望ましい及び／所定の論理状態（例えば、メモリセル１２ａ及びメモリセル１２ｄへの（「０」の書き込み）及びメモリセル１２ｂ及びメモリセル１２ｃへの（「１」の書き込み）を行う図１８を参照のこと）が書き込まれる。
【００５４】
図１９を参照すると、データは、表示された典型的な電圧を印加することにより行８０ａのメモリセル１２ａ−ｄから読み取られる。特に、（近接する行８０ｂのメモリセルと行８０ｃ−ｆのメモリセルを含む）アレイの残りの部分に対する典型的な保持電圧もまた示されている。保持電圧／信号は、そのアレイの選択されない部分を固定状態（つまり、読み取り動作又は書き込み動作に応じて変わらない）に維持する。
【００５５】
図１７から図２０のメモリ構造、書き込み及び／又はプログラミング技術、及び読み取り技術は、図１１及び図１２の素子の実施形態と連動して実施される。簡潔にするために、これらの議論は繰り返さない。
【００５６】
隣接するメモリセルから読み取る及び／又は隣接するメモリセルに書き込む時のメモリセルへの障害を取り除く、最小限にする及び／又は削減する１段階の書き込み技術を採用する別のメモリアレイ構造が図２１から図２３に示されている。この構造では、ソース線２６それぞれの行８０ａ−ｅに対して分かれている。さらに、ワード線２４ａ−ｄは関連するビット線２８ａ−ｄに対してそれぞれ並行に配置される。
【００５７】
図２１を参照すると、１つの実施形態では、所定の行に、書き込み動作を直接実行するために適切な電圧を印加することにより書き込まれる（行８０ａのメモリセル１２ａ−ｄを参照のこと）。書き込み動作を実行するために適切な電圧を印加することと連動して、書き込み抑制信号が、行８０ｂ−ｅのソース線２６ｂ−ｅにそれぞれ印加される。（メモリセル１２ａ−ｄに対する）書き込み動作を実行する典型的な電圧及び（行８０ｂ−ｅのメモリセルに対する）抑制状態が図２１に示されている。行８０ａのメモリセル１２ａ及び１２ｄは、特定の、望ましい及び／又は所定の論理状態（ここでは、「１」の書き込み）に維持される及び／又は書き込まれる、及びメモリセル１２ｂ及び１２ｃには異なる望ましい及び／又は所定の論理状態（ここでは、「０」の書き込み）が書き込まれる。
【００５８】
図２２を参照すると、データは、表示された典型的な電圧を印加することにより行８０ａのメモリセル１２ａから読み取られる。特に、（行８０ａの別のメモリセルと行８０ｄ−ｅのメモリセルを含む）アレイの残りの部分に対する典型的な読み取り抑制信号もまた示されている。読み取り抑制電圧／信号はそのアレイの選択されない部分を固定状態（つまり、読み取り動作に応じて変化しない）に維持する。
【００５９】
図２１から図２３のメモリ構造、書き込み及び／又はプログラミング技術、及び読み取り技術は、図１１及び図１２の素子の実施形態と連動して実施される。簡潔にするために、これらの議論は繰り返さない。
【００６０】
隣接するメモリセルから読み取る及び／又は隣接するメモリセルに書き込む時のメモリセルへの障害を取り除く、最小限にする及び／又は削減する２段階の書き込み技術を採用する別のメモリアレイ構造が図２４から図２７に示されている。この構造では、ソース線が共有されるがビット線は分けられ、そのためソース線の一方の側の各メモリセル、例えばメモリセル１２は専用のビット線を有する。トランジスタ１２ａ及び１２ｅのゲートは、アレイ境界線で互いに結合される。
【００６１】
特に、メモリセル１２ａ及び１２ｅは、例えばアレイ境界線で結合されるそれぞれのトランジスタ１２ａ及び１２ｅのゲートとともに個々の行に配置される。本実施形態では、各メモリセル１２ａ及び１２ｅに対する別々のビット線（ここではドレイン線２８ａ及び２８ｅ）が存在し、それにより各トランジスタ１２ａ及び１２ｅは別々に読み取られる。
【００６２】
図２４から図２７を参照すると、１つの実施形態では、所定の一対の行が、消去動作（図２４）とそれに続く選択的な書き込み動作（図２５）を実行するために適切な電圧を印加することにより書き込まれる。メモリセル１２ａ及び１２ｅに対応する一対の行（例えば、行８０ａ及び８０ｂ）は、共通のソース線の一方の側で、同時に書き込まれる及び読み取られる（図２６）。
【００６３】
特に、図２４から図２７のメモリ構造、書き込み及び／又はプログラミング技術、及び読み取り技術は、図１１及び図１２の素子の実施形態と連動して実施される。簡潔にするために、これらの議論は繰り返さない。
【００６４】
ここには多くの発明が記載され、及び図示されている。本発明のある一定の実施形態、特徴、材料、形状、特性及び利点が記載され及び図示される一方で、本発明の多くの別の及び異なる及び／又は同様の実施形態、特徴、材料、形状、特性、構造及び利点が記述、図及び請求項から明らかであることを理解されたい。そのため、ここに記載された及び図示された本発明の実施形態、特徴、材料、形状、特性、構造及び利点は包括的なものではなく、及び本発明のこうした別の、似た及び異なる実施形態、特徴、材料、形状、特性、構造及び利点は本発明の範囲内にあることを理解されたい。
【００６５】
例えば、上述のように、書き込み及び読み取り動作を実行するための図示された電圧レベルは典型的なものである。表示された電圧レベルは相対的又は絶対的なものである。つまり、例えば、論理低はそこに表示された電圧を使用してトランジスタ１２ａに書き込まれる（例えば図１３Ａを参照のこと）。あるいは、表示された電圧は、例えば各電圧レベルが所定の電圧量により増大する又は減少する（例えば、各電圧は０．２５ボルトずつ増加する）という点で相対的である。
【００６６】
さらに、この記述の重要な部分が、Ｎチャネルトランジスタを対象とする詳細（例えば、消去、書き込み、読み取り及び抑制電圧）を含む一方で、ここに記載された発明（及びその実施形態）はＰチャネルトランジスタにも完全に適用できる。こうした実施形態では、ボディ領域１８の多数キャリア３０は電子であり、少数キャリア３４が正孔である。実際、マトリクス４０ａ−ｎのメモリアレイはＮチャネルトランジスタ、Ｐチャネルトランジスタ及び／又は両方の型のトランジスタから成る。さらに、メモリアレイ周辺の回路系（例えば、ここに図示されていないが行列アドレス復号器及び比較器）はトランジスタ１４のようなトランジスタを含むＰチャネル型のトランジスタ及び／又はＮチャネル型のトランジスタを含む。
【００６７】
特に、Ｐチャネル型のトランジスタがマトリクス４０ａ−ｎのメモリアレイのメモリセル１２として採用される場合、適切な消去、書き込み、読み取り及び抑制電圧はこの開示を踏まえて、当業者には既知である。従って、簡潔にするために、これらの議論は繰り返さない。
【００６８】
さらに、メモリセル１２（及びメモリアレイとマトリクス４０ａ−ｎ）は、２００４年２月１８日に米国出願された、Fazen氏とOkhonin氏による出願番号１０／４８７，１５７が付された「半導体素子」というタイトルの特許出願（以後「半導体素子特許出願」と呼ぶ）に記載され及び図示された構造、特徴、特性、構成、形状、材料、技術及び利点も取り入れている。例えばそこに記載された及び図示された発明、特徴、特性、構成、形状、材料、技術及び利点を含む半導体素子特許出願の全内容がここに参照として盛り込まれている。
【００６９】
さらに、本発明のメモリトランジスタ及び／又はセル、及びこうしたトランジスタ及び／又はセルを動作させる方法は、多くの異なる形状で実行される。例えば、２つ又はそれ以上のトランジスタの浮体領域は、デュアルポート又はマルチポートのメモリセルを実現するために共有される。これに関して、図２８を参照すると、デュアルポートメモリセル１２ａはトランジスタ１４ａ及び１４ｂを含む。デュアルポートメモリアレイは、例えば行と列のマトリクスに配置された複数のデュアルポートメモリセル１２を含む。共通の電気的浮体領域１８中のキャリアの量により画定されるデータ状態は、２つのトランジスタ１４ａ及び１４ｂに共通している。
【００７０】
読み取り及び書き込みアクセス動作は、それぞれ独立したワード線２４、ソース線２６及びビット線２８を使用して、トランジスタ１４ａ及び１４ｂに対して独立して行われる。図示された例では、ソース線２６はメモリセル１２ａのトランジスタ１４ａ及び１４ｂに共通である。特に、トランジスタ１４ａ及び１４ｂのソース領域はソース線を分離するように結合されている。
【００７１】
図２９を参照すると、典型的なレイアウトにおいて、デュアルポートメモリセル１２ａは、トランジスタ１４ａのゲート２４ｍ下のＰ−浮体領域とトランジスタ１４ｂのゲート２４ｎ下のＰ−浮体領域を「結合」するＰ＋浮体ノード１８を含む。ゲート２４ｍ及び２４ｎは、ワード線２４ｍ及び２４ｎにそれぞれ結合される。ソース領域２０ａ及び２０ｂは、それぞれのソース線に結合される。ドレイン領域２２ａ及び２２ｂはドレイン線に結合される。特に、上述のように、この記述はＮチャネルトランジスタを対象にした詳細な記述を含むが、本発明（及びその実施形態）はＰチャネルトランジスタに全て適用される。こうした実施形態では、ボディ領域１８の多数キャリアが電子で、少数キャリアが正孔である。
【図面の簡単な説明】
【００７２】
【図１】半導体メモリ素子特許出願に示された（及び記載された）半導体ＤＲＡＭアレイの概略図である。
【図２】半導体メモリ素子特許出願によるメモリセルのボディ領域、ソース領域及びドレイン領域の特定のメモリ状態に対する電荷関係の典型的な概略図である。
【図３】図１Ｂのメモリセルの（読み取り及び書き込み動作の間の）正のゲートバイアスと負のゲートバイアス間のパルシングにより引き起こされる電荷関係と電荷ポンピング現象の典型的な概略図である。
【図４】本発明の第１の実施形態の方法に採用された典型的な電圧パルスレベルの表である。
【図５】本発明の第２の実施形態の方法に採用された典型的な電圧パルスレベルの表である。
【図６】本発明の第３の実施形態の方法に採用された典型的な電圧パルスレベルの表である。
【図７】本発明の１つの実施形態の方法に採用された典型的な電圧パルスレベルの表である。
【図８】本発明の第４の実施形態の方法に使用される典型的なワード（ゲート）線間電圧波形を示している。
【図９】本発明の第５の実施形態の方法に使用される典型的なワード（ゲート）線間電圧波形を示している。
【図１０】本発明の第４の実施形態の典型的なワード（ゲート）線とビット線間電圧波形間の時差相関を示している。
【図１１】本発明の側面による半導体ＤＲＡＭメモリ素子の概略図である。
【図１２】図１１の半導体ＤＲＡＭメモリ素子に採用される列の検出及びリフレッシュ回路系の概略図である。
【図１３】本発明の別の側面による、メモリセルの特定の行を画定する個別のソース線を有する複数のメモリセルと（典型的なプログラミング電圧値を含む）典型的な書き込み及び／又はプログラミング技術を含むメモリアレイを示している。
【図１４】本発明の別の側面による、メモリセルの特定の行を画定する個別のソース線を有する複数のメモリセルと（典型的なプログラミング電圧値を含む）典型的な書き込み及び／又はプログラミング技術を含むメモリアレイを示している。
【図１５】図１３Ａ、図１３Ｂ、図１４Ａ及び図１４Ｂに対する本発明の実施形態による典型的な読み取り動作の電圧値を含む読み取り動作を示している。
【図１６】図１３Ａ、図１３Ｂ、図１４Ａ及び図１４Ｂのメモリアレイの典型的なレイアウトを示している。
【図１７】本発明の別の側面による、共通のソース線アレイ及び（典型的なプログラミング電圧値を含む）書き込み及び／又はプログラミング技術を有する複数のメモリセルを含む別のメモリアレイ構造を示している。
【図１８】本発明の別の側面による、共通のソース線アレイ及び（典型的なプログラミング電圧値を含む）書き込み及び／又はプログラミング技術を有する複数のメモリセルを含む別のメモリアレイ構造を示している。
【図１９】本発明の実施形態による、図１７及び図１８のメモリアレイに対する典型的な読み取り動作の電圧値を示している。
【図２０】図１７及び図１８のメモリアレイの典型的なレイアウトを示している。
【図２１】本発明の別の側面による、（メモリセルの特定の行を画定する）個別のソース線アレイと関連するビット線と並行するゲート線を有する複数のメモリセルと、（典型的なプログラミングの電圧値を含む）書き込み及び／又はプログラミング技術を含むメモリアレイを示している。
【図２２】本発明の実施形態による、図２１のメモリアレイに対する典型的な読み取り動作の電圧値を示している。
【図２３】図２１及び図２２のメモリアレイの典型的なレイアウトを示している。
【図２４】本発明の別の側面による、共通のソース線アレイを有する複数のメモリセルと、（典型的なプログラミングの電圧値を含む）書き込み及び／又はプログラミング技術を含む別のメモリアレイ構造を示している。
【図２５】本発明の別の側面による、共通のソース線アレイを有する複数のメモリセルと、（典型的なプログラミングの電圧値を含む）書き込み及び／又はプログラミング技術を含む別のメモリアレイ構造を示している。
【図２６】本発明の実施形態による、図２４及び図２５のメモリアレイに対する典型的な読み取り動作の電圧値を示している。
【図２７】図２４及び図２５のメモリアレイの典型的なレイアウトを示している。
【図２８】本発明の別の側面による、デュアルポートメモリセル又はマルチポートメモリセルの典型的な構造を示している。
【図２９】図２８のデュアルポートメモリセル又はマルチポートメモリセルの典型的なレイアウトを示している。
【符号の説明】
【００７３】
１０  半導体ＤＲＡＭ素子
１２  メモリセル
１４  トランジスタ
１６  ゲート
１８  ボディ領域
２０  ソース領域
２２  ドレイン領域
２４  ワード線
２６  ソース線
２８  ビット線
３０  多数キャリア
３２  ゲート絶縁体
３４  少数キャリア
３６  電子
４２  連想記憶装置
４４  列リフレッシュカウンタ
４６  列アドレスマルチプレクサ
５０  行アドレスバス
５２  列アドレスバス
５４  行リフレッシュカウンタ
５６  行アドレスマルチプレクサ
５８  ユーザーアドレスバス
６０  検出増幅器
６２  ＷＬＤＰＷ線
６６  信号線
６８  電圧変換器
７２  書き込み増幅器
８０  行
１００  メモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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