(57)【特許請求の範囲】
【請求項１】
送信側回路から送信されたシリアル信号を受信する受信側回路を備え、
前記受信側回路が、
前記シリアル信号のビットレートと前記受信側回路の動作クロックの比率をＮとして、
前記シリアル信号のＮサイクル毎に変化する少なくともＮ本の多相クロックを発生させる第一多相クロック発生手段と、
前記シリアル信号のＮサイクル毎に変化する少なくともＮ本の多相クロックを発生させる第二多相クロック発生手段と、
前記第一多相クロック発生手段の出力をクロック入力として前記シリアル信号のビットデータを順次保持するとともに、保持したビットデータを前記第二多相クロック発生手段の出力をクロック入力としてサンプリングし、Ｎ本のパラレル信号として出力するシリアルパラレル変換手段と、を備え、
前記第一多相クロック発生手段及び前記第二多相クロック発生手段が、発生させる多相クロックの本数を変更可能であり、
前記シリアルパラレル変換手段が、出力するパラレル信号の本数を変更可能であり、
前記第一多相クロック発生手段が、
ループ状に接続されて順次シフト動作するＮ個以上のフリップフロップと、
フリップフロップのループ段数を変更するセレクタと、を備え、
ループ状に接続された各フリップフロップの出力を多相クロックとして出力する
ことを特徴とする通信回路。
【請求項２】
前記第二多相クロック発生手段が、
ループ状に接続されて順次シフト動作するＮ個以上のフリップフロップと、
フリップフロップのループ段数を変更するセレクタと、
ループ状に接続された一部のフリップフロップの出力を入力としてＮ本以上の多相クロックを出力するスイッチ回路と、
前記スイッチ回路の出力をバッファするＮ個以上のバッファ回路と、を備える請求項１記載の通信回路。
【請求項３】
前記シリアルパラレル変換手段が、
前記第一多相クロック発生手段の出力をクロック入力として前記シリアル信号のビットデータを順次保持するＮ個以上のフリップフロップと、
これらのフリップフロップが保持したビットデータを前記第二多相クロック発生手段の出力をクロック入力としてサンプリングするＮ個以上のフリップフロップと、を備える請求項１又は２に記載の通信回路。
【請求項４】
送信側回路から送信されたシリアル信号を受信する受信側回路が、
前記シリアル信号のビットレートと前記受信側回路の動作クロックの比率をＮとして、
前記シリアル信号のＮサイクル毎に変化する少なくともＮ本の多相クロックを発生させる第一多相クロック発生手順と、
前記シリアル信号のＮサイクル毎に変化する少なくともＮ本の多相クロックを発生させる第二多相クロック発生手順と、
前記第一多相クロック発生手順の出力をクロック入力として前記シリアル信号のビットデータを順次保持するとともに、保持したビットデータを前記第二多相クロック発生手順の出力をクロック入力としてサンプリングし、Ｎ本のパラレル信号として出力するシリアルパラレル変換手順と、を実行し、
前記第一多相クロック発生手順及び前記第二多相クロック発生手順が、発生させる多相クロックの本数を変更可能であり、
前記シリアルパラレル変換手順が、出力するパラレル信号の本数を変更可能であり、
前記第一多相クロック発生手順が、
ループ状に接続されて順次シフト動作するＮ個以上のフリップフロップと、
フリップフロップのループ段数を変更するセレクタと、を備える場合に、
ループ状に接続された各フリップフロップの出力を多相クロックとして出力する
ことを特徴とする通信方法。
【請求項５】
シリアル信号のビットレートと回路の動作クロックの比率をＮとして、
前記シリアル信号のＮサイクル毎に変化する少なくともＮ本の多相クロックを発生させる第一多相クロック発生手段と、
前記シリアル信号のＮサイクル毎に変化する少なくともＮ本の多相クロックを発生させる第二多相クロック発生手段と、
前記第一多相クロック発生手段の出力をクロック入力として前記シリアル信号のビットデータを順次保持するとともに、保持したビットデータを前記第二多相クロック発生手段の出力をクロック入力としてサンプリングし、Ｎ本のパラレル信号として出力するシリアルパラレル変換手段と、を備え、
前記第一多相クロック発生手段及び前記第二多相クロック発生手段が、発生させる多相クロックの本数を変更可能であり、
前記シリアルパラレル変換手段が、出力するパラレル信号の本数を変更可能であり、
前記第一多相クロック発生手段が、
ループ状に接続されて順次シフト動作するＮ個以上のフリップフロップと、
フリップフロップのループ段数を変更するセレクタと、を備え、
ループ状に接続された各フリップフロップの出力を多相クロックとして出力する
ことを特徴とするシリアルパラレル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアル信号をパラレル信号に変換する通信回路、通信方法及びシリアルパラレル変換回路に関する。
【背景技術】
【０００２】
近年、ＬＳＩ間を接続する信号の通信速度を向上させるために、ＬＳＩ間をパラレル信号ではなく、シリアル信号で接続しようという試みが増えている。
その場合、シリアル信号を送信する送信側回路においては、パラレル信号をシリアル信号に変換するパラレルシリアル変換回路が必要であり、送信側回路から送信されたシリアル信号を受信する受信側回路においては、シリアル信号をパラレル信号に変換するシリアルパラレル変換回路が必要となる（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−２３８３０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＬＳＩ間においては、ＬＳＩの製造ばらつき、電源ノイズ、信号ノイズなどに起因し、送信側回路の基準信号と、受信側回路の基準信号が固定的にずれたり、時間的に変動する可能性があるので、期待通りのデータ通信を行うことが困難な場合があった。
【０００５】
本発明は、上記の事情にかんがみなされたものであり、ＬＳＩの製造ばらつき、電源ノイズ、信号ノイズなどに起因し、送信側回路の基準信号と、受信側回路の基準信号が固定的にずれたり、時間的に変動したとしても、受信側回路においてシリアル信号を確実にパラレル信号に変換し、期待通りのデータ通信を行うことができる通信回路、通信方法及びシリアルパラレル変換回路の提供を目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため本発明の通信回路は、送信側回路から送信されたシリアル信号を受信する受信側回路を備え、前記受信側回路が、前記シリアル信号のビットレートと前記受信側回路の動作クロックの比率をＮとして、前記シリアル信号のＮサイクル毎に変化する少なくともＮ本の多相クロックを発生させる第一多相クロック発生手段と、前記シリアル信号のＮサイクル毎に変化する少なくともＮ本の多相クロックを発生させる第二多相クロック発生手段と、前記第一多相クロック発生手段の出力をクロック入力として前記シリアル信号のビットデータを順次保持するとともに、保持したビットデータを前記第二多相クロック発生手段の出力をクロック入力としてサンプリングし、Ｎ本のパラレル信号として出力するシリアルパラレル変換手段と、を備える構成としてある。
【０００７】
また、本発明の通信方法は、送信側回路から送信されたシリアル信号を受信する受信側回路が、前記シリアル信号のビットレートと前記受信側回路の動作クロックの比率をＮとして、前記シリアル信号のＮサイクル毎に変化する少なくともＮ本の多相クロックを発生させる第一多相クロック発生手順と、前記シリアル信号のＮサイクル毎に変化する少なくともＮ本の多相クロックを発生させる第二多相クロック発生手順と、前記第一多相クロック発生手順の出力をクロック入力として前記シリアル信号のビットデータを順次保持するとともに、保持したビットデータを前記第二多相クロック発生手順の出力をクロック入力としてサンプリングし、Ｎ本のパラレル信号として出力するシリアルパラレル変換手順と、を実行する方法としてある。
【０００８】
また、本発明のシリアルパラレル変換回路は、シリアル信号のビットレートと回路の動作クロックの比率をＮとして、前記シリアル信号のＮサイクル毎に変化する少なくともＮ本の多相クロックを発生させる第一多相クロック発生手段と、前記シリアル信号のＮサイクル毎に変化する少なくともＮ本の多相クロックを発生させる第二多相クロック発生手段と、前記第一多相クロック発生手段の出力をクロック入力として前記シリアル信号のビットデータを順次保持するとともに、保持したビットデータを前記第二多相クロック発生手段の出力をクロック入力としてサンプリングし、Ｎ本のパラレル信号として出力するシリアルパラレル変換手段と、を備える構成としてある。
【発明の効果】
【０００９】
以上のように、本発明によれば、ＬＳＩの製造ばらつき、電源ノイズ、信号ノイズなどに起因し、送信側回路の基準信号と、受信側回路の基準信号が固定的にずれたり、時間的に変動したとしても、受信側回路においてシリアル信号を確実にパラレル信号に変換し、期待通りのデータ通信を行うことができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係る通信回路の概略構成を示すブロック図である。
【図２】図１に周辺回路を加えたブロック図である。
【図３】本発明の実施形態に係る通信回路の第一多相クロック発生手段の具体例を示す回路図である。
【図４】本発明の実施形態に係る通信回路の第二多相クロック発生手段の具体例を示す回路図である。
【図５】本発明の実施形態に係る通信回路のシリアルパラレル変換手段の具体例を示す回路図である。
【図６】本発明の実施形態に係る通信回路において、シリアル信号のピットレートと受信回路の動作クロックの比率Ｎが１０の場合の動作タイミングを示すタイミングチャート図である。
【図７】図６に補助線及びデータ整列手段の動作を加えたタイミングチャート図である。
【図８】本発明の実施形態に係る通信回路において、シリアル信号のピットレートと受信回路の動作クロックの比率Ｎが９の場合の動作タイミングを示すタイミングチャート図である。
【図９】本発明の実施形態に係る通信回路において、シリアル信号のピットレートと受信回路の動作クロックの比率Ｎが９であり、データ整列手段でシリアルデータ１０ビットを１ワードとして並べ換えを行う場合の動作タイミングを示すタイミングチャート図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態について、図面を参照して説明する。
【００１２】
図１は、本発明の実施形態に係る通信回路の概略構成を示すブロック図である。
この図に示すように、本発明の実施形態に係る通信回路は、送信側回路から送信されたシリアル信号を受信する受信側回路（シリアルパラレル変換回路）を有し、該受信側回路は、第一多相クロック発生手段１と、第二多相クロック発生手段２と、シリアルパラレル変換手段３とを備えている。
【００１３】
第一多相クロック発生手段１は、シリアル信号７００のビットレートと同じ周波数を持つクロック信号７０１と制御信号７０３を入力とし、状態を示す信号７０４や多相クロック３０を出力するように構成されている。
第二多相クロック発生手段２は、シリアル信号７００のビットレートと同じ周波数を持つクロック信号７０２と制御信号７０５を入力とし、状態を示す信号７０６や多相クロック４０を出力するように構成されている。
シリアルパラレル変換手段３は、シリアル信号７００と、多相クロック３０、４０を入力とし、パラレル信号６０を出力するように構成されている。
【００１４】
図２は、図１に周辺回路を加えたブロック図である。
この図に示すように、本実施形態の受信側回路は、周辺回路を加えると、第一多相クロック発生手段１と、第二多相クロック発生手段２と、シリアルパラレル変換手段３と、クロック抽出手段４と、バッファ回路５と、データ整列手段６とを備えている。
【００１５】
第一多相クロック発生手段１は、クロック抽出手段４の出力７０１と制御信号７０３を入力とし、状態を示す信号７０４や多相クロック３０を出力するように構成されている。
第二多相クロック発生手段２は、バッファ回路５の出力７０２と制御信号７０５を入力とし、状態を示す信号７０６や多相クロック４０を出力するように構成されている。
シリアルパラレル変換手段３は、シリアル信号７００と、多相クロック３０、４０を入力とし、パラレル信号６０を出力するように構成されている。
【００１６】
クロック抽出手段４は、シリアル信号７００を入力とし、シリアル信号７００のビットレートと同じ周波数を持つクロック信号７０１を出力するように構成されている。
バッファ回路５は、クロック信号７０１を入力とし、クロック信号７０２を出力するように構成されている。
データ整列手段６は、受信側回路のクロック信号に同期した信号７１０と、パラレル信号６０を入力とし、信号６５を出力するように構成されている。
【００１７】
なお、本実施形態のクロック抽出手段４は、シリアル信号７００のビットレートと同じ周波数のクロック信号を出力するが、シリアル信号７００のビットレートの半分の周波数を出力することとし、クロック信号を受ける後述のフリップフロップをクロック信号の立ち上がり及び立ち下がりの両方を使って動作させるようにしてもよい。
【００１８】
図３は、本発明の実施形態に係る通信回路の第一多相クロック発生手段の具体例を示す回路図である。
この図に示すように、本実施形態の第一多相クロック発生手段１は、第１〜第１２のフリップフロップ８１０〜８２１と、第１及び第２のインバータ８９６、８９８と、第１及び第２のＯＲ回路８９７、８９９と、第１〜第１０のＡＮＤ回路８３２〜８４１と、第１及び第２のセレクタ８５０、８５１とを備えて構成されている。
【００１９】
図３において、信号８０１はクロック信号であり、信号８０２はリセット信号であり、信号８０３は第一多相クロック発生手段１が発生する多相クロック３０の周期や位相を制御する信号であり、信号３０１〜３１２は第一多相クロック発生手段１が出力する多相クロックである。
【００２０】
第一多相クロック発生手段１において、信号８０２を「０」にしてクロック信号８０１を「０」から「１」に変化させると、第１〜第１２のフリップフロップ８１０〜８２１が保持する値は「１１０００・・・００」となり、初期化される。
つぎに、信号８０２を「１」にしてクロック信号８０１を「０」から「１」に変化させると、フリップフロップ８１０〜８２１の値は順次シフトされ、多相クロック３０１〜３１０が発生する（図６参照）。
【００２１】
このとき信号８０３は、セレクタ８５０、８５１に適切なフリップフロップ８１３〜８１５、８１９〜８２１の出力信号を選択させることにより、ループ状に接続されたフリップフロップ８１０〜８２１のループ段数が、シリアル信号７００のビットレートと受信側回路の周波数の比率Ｎに等しくなるように調整することができる。
換言すると、ビットレートと受信側回路の周波数の比率Ｎを変更する場合には、セレクタ８５０、８５１が適切なフリップフロップ８１３〜８１５、８１９〜８２１の出力信号を選択するように信号８０３を設定する。
また、セレクタ８５０、８５１を用いて一定時間、ループ段数を比率Ｎより大きな値や小さな値に設定することで、シリアル信号７００のワード境界と受信側回路のクロック信号の位相差を調整することができる。
【００２２】
図４は、本発明の実施形態に係る通信回路の第二多相クロック発生手段の具体例を示す回路図である。
この図に示すように、第二多相クロック発生手段２は、第１〜第１２のフリップフロップ９１０〜９２１と、第１及び第２のインバータ９９６、９９８と、第１及び第２のＯＲ回路９９７、９９９と、第１〜第１０のＡＮＤ回路９３２〜９４１と、第１及び第２のセレクタ９５０、９５１と、スイッチ回路９５３と、第１〜第１０のバッファ９６０〜９６９とを備えて構成されている。
【００２３】
図４において、信号９０１はクロック信号であり、信号９０２はリセット信号であり、信号９０３は第二多相クロック発生手段２が発生する多相クロック４０の周期や位相を制御する信号であり、信号４０１〜４１２は第二多相クロック発生手段２が出力する多相クロックである。
【００２４】
第二多相クロック発生手段２において、信号９０２を「０」にしてクロック信号９０１を「０」から「１」に変化させると、第１〜第１２のフリップフロップ９１０〜９２１が保持する値は「１１０００・・・００」となり、初期化される。
つぎに、信号９０２を「１」にしてクロック信号９０１を「０」から「１」に変化させるとフリップフロップ９１０〜９２１の値は順次シフトされる。そして、一部のフリップフロップ９１０〜９２１の出力が、スイッチ回路９５３及びバッファ９６０〜９６９を介して多相クロック４０１〜４１０として出力される（図６参照）。
【００２５】
このとき信号９０３は、セレクタ９５０、９５１に適切なフリップフロップ９１３〜９１５、９１９〜９２１の出力信号を選択させることにより、ループ状に接続された９１０〜９２１のループ段数が、シリアル信号７００のビットレートと受信側回路の周波数の比率Ｎに等しくなるように調整することができる。また、信号９０３は、スイッチ回路９５３にも入力され、適切なスイッチ動作が行われる。
換言すると、ビットレートと受信側回路の周波数の比率Ｎを変更する場合には、セレクタ９５０、９５１が適切なフリップフロップ９１３〜９１５、９１９〜９２１の出力信号を選択するように信号９０３を設定する。
また、セレクタ９５０、９５１を用いて一定時間、ループ段数を比率Ｎより大きな値や小さな値に設定することで、シリアル信号７００のワード境界と受信側回路のクロック信号の位相差を調整することができる。
【００２６】
なお、多相クロック発生手段１、２は、シリアル信号７００のビットレートと受信側回路の動作周波数の比率Nに対して、N段以上のループを構成するが、ループ段数はN以上であれば、任意に設定することができ、Ｎが大きくなる場合に備えて冗長なフリップフロップと冗長なセレクタを含むことができる。
また、多相クロック発生手段１、２に含まれるセレクタの数は、２個に限定されず、１個や３個以上でもよい。
また、多相クロック発生手段１、２の状態を出力する信号は、省略してもよい。
【００２７】
図５は、本発明の実施形態に係る通信回路のシリアルパラレル変換手段の具体例を示す回路図である。
この図に示すように、シリアルパラレル変換手段３は、第１〜第１０のフリップフロップ１０１〜１１０と、第１１〜２０のフリップフロップ２０１〜２１０と、第２１のフリップフロップ２９９を備えている。
第１〜第１０のフリップフロップ１０１〜１１０は、第２１のフリップフロップ出力信号５００をデータ入力とするとともに、多相クロック３０１〜３１０をクロック入力とし、信号５０１〜５１０を出力する。
つまり、第１〜第１０のフリップフロップ１０１〜１１０は、第一多相クロック発生手段１の出力をクロック入力としてシリアル信号７００のビットデータを順次保持する。
【００２８】
また、第１１〜２０のフリップフロップ２０１〜２１０は、第１〜１０のフリップフロップ１０１〜１１０出力信号５０１〜５１０をデータ入力とするとともに、多相クロック４０１〜４１０をクロック入力とし、信号６０１〜６１０を出力する。
つまり、第１１〜２０のフリップフロップ２０１〜２１０は、第１〜１０のフリップフロップ１０１〜１１０が保持したビットデータを第二多相クロック発生手段２の出力をクロック入力としてサンプリングする。
【００２９】
なお、第１〜第１０のフリップフロップ１０１〜１１０及び第１１〜２０のフリップフロップ２０１〜２１０の個数は、シリアル信号７００のビットレートと受信側回路の動作周波数の比率Nに対して、N個以上であれば、任意に設定することができ、Ｎが大きくなる場合に備えて冗長なフリップフロップを含むことができる。
【００３０】
つぎに、本発明の実施形態に係る通信回路の動作について、図６〜図９を参照して説明する。
【００３１】
図６は、本発明の実施形態に係る通信回路において、シリアル信号のビットレートと受信回路の動作クロックの比率Ｎが１０の場合の動作タイミングを示すタイミングチャート図である。
この図において、信号７００はシリアル信号であり、信号３００〜３１０は第一多相クロック発生手段１が発生する多相クロックであり、信号５０１〜５１０は第１〜第１０のフリップフロップ１０１〜１１０の出力信号であり、信号４０１〜４１０は第二多相クロック発生手段２が発生する多相クロックであり、信号６００〜６０５はパラレル信号の上位桁であり、信号６０６〜６１０はパラレル信号の下位桁である。
【００３２】
本発明の実施形態に係る通信回路は、シリアル信号７００のビットレートと受信側回路の動作周波数の比率Ｎが１０から増加した場合に備えて、フリップフロップや多相クロックを冗長に設計することができ、その場合には信号５１１〜５１４が現れる。冗長に設計されたフリップフロップを使用しない場合は、冗長に設計されたフリップフロップのクロック端子に接続する第一の多相クロックの一部は、「０」または「１」に固定してもよい。この場合、信号５１１〜５１４は変化せず、冗長に設計された回路はダイナミック電力を消費しない。
【００３３】
図７は、図６に補助線及びデータ整列手段の動作を加えたタイミングチャート図である。
この図に示すように、シリアル信号７００は、第一の多相クロック３０１〜３１０で順次保持され、Ｎ本の有効期間が長い信号５０１〜５１０に変換される。さらに、これらの信号５０１〜５１０は、第二の多相クロック４０１〜４１０でサンプリングされ、２系統のパラレル信号６０１〜６０５、６０６〜６１０となる。
【００３４】
上位桁のパラレル信号６０１〜６０５と下位桁のパラレル信号６０６〜６１０の両方が同一ワードのデータを保持している期間６９８に、受信側回路のクロック信号６９９が立ち上がるように、第一多相クロック発生手段１及び第二多相クロック発生手段２の位相を調整することで、受信側回路内にあるデータ整列手段６は正しいパラレル信号を受け取ることができるようになる。
【００３５】
また、図中の期間９９１〜９９４は、信号５０１〜５１０と第二の多相クロック４０１〜４１０との間に許容されるタイミングずれを示す。
また、図中の期間６９６、６９７は、パラレル信号のワード境界とパラレル信号のクロックの位相差に対するタイミング余裕である。
【００３６】
これら４つのタイミング余裕９９１〜９９４は、製造ばらつき、設計誤差、電源ノイズ等によって発生するタイミングずれより大きい必要がある（条件１）。
また、タイミング余裕６９６，６９７は、ＰＬＬの位相誤差、電源ノイズ、信号ノイズ等によって生じるシリアル信号のワード境界と受信側回路のクロックの位相差より大きい必要がある（条件２）。
多相クロック３０１〜３１０、４０１〜４１０の位相を調整しても、条件１、条件２が満たせない場合は、期待通りのシリアルパラレル変換が行われないので、第１〜第１０のフリップフロップ１０１〜１１０を冗長に設計し、ビット数を増加させて有効期間を延長することにより、ノイズ耐性の高い回路とすることができる。
【００３７】
図８は、本発明の実施形態に係る通信回路において、シリアル信号のビットレートと受信回路の動作クロックの比率Ｎが９の場合の動作タイミングを示すタイミングチャート図である。
この図において、信号７００はシリアル信号であり、信号３００〜３１０は第一の多相クロックであり、信号５０１〜５１０は第１〜第１０のフリップフロップ１０１〜１１０の出力信号であり、信号４０１〜４１０は第二の多相クロックであり、信号６００〜６０４はパラレル信号の上位桁であり、信号６０５〜６０９はパラレル信号の下位桁である。
【００３８】
ここで、一部の多相クロック３１０は、動作に影響を与えないため、常に「０」または「１」に固定してもよいし、変化させてもよい。また、上位桁・下位桁の境界が変更になるため、Ｎ＝１０の場合（図６参照）と比べて、一部の多相クロック４０５のタイミングが変更になる。第二多相クロック発生手段２は、このようなＮの変更や多相クロックのタイミング変更に対応することができる。
【００３９】
図９は、本発明の実施形態に係る通信回路において、シリアル信号のビットレートと受信回路の動作クロックの比率Ｎが２０であり、データ整列手段でシリアルデータ１０ビットを１ワードとして並べ換えを行う場合の動作タイミングを示すタイミングチャート図である。
この場合、第一の多相クロック３０１〜３２０及び第二の多相クロック４０１〜４２０の相数は２０とし（ワード当たりのビット数の２倍）、多相クロック発生手段１、２のフリップフロップ数は２０以上必要となる。また、シリアルパラレル変換手段３のフリップフロップ数も２０以上必要となる。
【００４０】
図９において、信号７００はシリアル信号であり、信号３０１〜３２０は第一の多相クロックであり、信号５０１〜５２０は第１〜第２０のフリップフロップ１０１〜１２０の出力信号であり、信号４０１〜４２０は第二の多相クロックであり、信号６５はパラレル出力信号である。
パラレル出力信号６５は、受信側回路のクロック７１０の立ち上がりエッジ、立ち下がりエッジの両方を利用し、タイミング余裕が最大になるようにどちらのエッジを使うかを決めることができる。
【００４１】
以上のように構成された本実施形態の通信回路によれば、送信側回路から送信されたシリアル信号を受信する受信側回路を備え、前記受信側回路が、シリアル信号のビットレートと受信側回路の動作クロックの比率をＮとして、シリアル信号のＮサイクル毎に変化する少なくともＮ本の多相クロックを発生させる第一多相クロック発生手段１と、シリアル信号のＮサイクル毎に変化する少なくともＮ本の多相クロックを発生させる第二多相クロック発生手段２と、第一多相クロック発生手段１の出力をクロック入力としてシリアル信号のビットデータを順次保持するとともに、保持したビットデータを第二多相クロック発生手段２の出力をクロック入力としてサンプリングし、Ｎ本のパラレル信号として出力するシリアルパラレル変換手段３とを備えるので、ＬＳＩの製造ばらつき、電源ノイズ、信号ノイズなどに起因し、送信側回路の基準信号と、受信側回路の基準信号が固定的にずれたり、時間的に変動したとしても、受信側回路においてシリアル信号を確実にパラレル信号に変換し、期待通りのデータ通信を行うことができる。その理由は、シリアル信号を有効期間が長いＮ本の信号５０１〜５１０に割り当て、その有効期間を送信側回路の基準信号と受信側回路の基準信号の時間的ずれより長く、しかも、できるだけ短くすることで、変換時間の無駄を最小化できるからである。
【００４２】
また、第一多相クロック発生手段１及び第二多相クロック発生手段２は、発生させる多相クロックの本数を変更可能であり、シリアルパラレル変換手段３は、出力するパラレル信号の本数を変更可能であるため、シリアル信号のビットレートと受信側回路の動作周波数の比率Nを容易に変更することができる。その理由は、第一多相クロック発生手段１及び第二多相クロック発生手段２が前記比率Nに合わせて多相クロックの本数を変更し、Ｎ本のシリアルパラレル変換動作を行うことが可能だからである。
【００４３】
また、第一多相クロック発生手段１は、ループ状に接続されて順次シフト動作するＮ個以上のフリップフロップ８１０〜８２１と、フリップフロップ８１０〜８２１のループ段数を変更するセレクタ８５０、８５１とを備え、ループ状に接続された各フリップフロップ８１０〜８２１の出力を多相クロックとして出力するように構成されているので、外部信号に応じてループ段数を変更したり、一時的にループ段数をNではない値に変更し、その後ループ段数をNに戻すことで、位相を変化させることができる。
【００４４】
また、第二多相クロック発生手段２は、ループ状に接続されて順次シフト動作するＮ個以上のフリップフロップ９１０〜９２１と、フリップフロップ９１０〜９２１のループ段数を変更するセレクタ９５０、９５１と、ループ状に接続された一部のフリップフロップ９１０〜９２１の出力を入力としてＮ本以上の多相クロックを出力するスイッチ回路９５３と、スイッチ回路９５３の出力をバッファするＮ個以上のバッファ回路９６０〜９６９とを備えるので、外部信号に応じてループ段数を変更したり、一時的にループ段数をNではない値に変更し、その後ループ段数をNに戻すことで、位相を変化させることができる。
【００４５】
このように周期、位相の変更自由度が高い第一多相クロック発生手段１及び第二多相クロック発生手段２を用いることにより、シリアル信号のビットレートと受信側回路のクロック信号の周波数を変更でき、シリアル信号のワード境界と受信側回路のクロック信号にどのような位相差があっても、最短の変換時間でシリアル信号をパラレル信号に変換することが可能になる。
【００４６】
また、シリアルパラレル変換手段３は、第一多相クロック発生手段１の出力をクロック入力としてシリアル信号のビットデータを順次保持するＮ個以上のフリップフロップ１０１〜１１０と、これらのフリップフロップ１０１〜１１０が保持したビットデータを第二多相クロック発生手段２の出力をクロック入力としてサンプリングするＮ個以上のフリップフロップ２０１〜２１０とを備えるので、冗長なフリップフロップを含むことにより、前記比率Nが大きくなっても確実なシリアルパラレル変換を行うことができる。
【００４７】
以上、本発明について、実施形態を示して説明したが、本発明は、上述した実施形態にのみ限定されるものではなく、特許請求の範囲内で種々の変更が可能であることは言うまでもない。
【産業上の利用可能性】
【００４８】
本発明は、シリアル信号をパラレル信号に変換する通信回路、通信方法及びシリアルパラレル変換回路に適用でき、特に、設計の自由度や通信の高速化が求められるＬＳＩ間の通信回路において有用である。
【符号の説明】
【００４９】
１  第一多相クロック発生手段
２  第二多相クロック発生手段
３  シリアルパラレル変換手段
４  クロック抽出手段
５  バッファ回路
６  データ整列手段
【図１】
0005418120.tif 000002
【図２】
0005418120.tif 000003
【図３】
0005418120.tif 000004
【図４】
0005418120.tif 000005
【図５】
0005418120.tif 000006
【図６】
0005418120.tif 000007
【図７】
0005418120.tif 000008
【図８】
0005418120.tif 000009
【図９】
0005418120.tif 000010