(57)【特許請求の範囲】
【請求項１】
複数のメモリセルで構成される記憶保持回路と、
該記憶保持回路の不良メモリセルを救済するための冗長メモリセルと、
該冗長メモリセルを使用するか否かを判定するためのヒューズ切断信号を取り込むヒューズ切断信号取り込み回路と、
該ヒューズ切断信号取り込み回路が取り込んだヒューズ切断信号に従って、前記冗長メモリセルの使用を指示するためのリダンダンシー置換信号を生成するリダンダンシー置換信号生成回路と、
前記リダンダンシー置換信号に従って前記記憶保持回路のアドレス制御を行うアドレス制御回路と、を備えた半導体記憶装置において、
前記リダンダンシー置換信号生成回路で生成された前記リダンダンシー置換信号を保持するリダンダンシー置換信号保持回路と、
前記ヒューズ信号取り込み回路が取り込んだヒューズ切断信号と前記リダンダンシー置換信号保持回路が保持した前記リダンダンシー置換信号とを比較して、一致しない場合に再度前記リダンダンシー置換信号生成回路にて前記リダンダンシー置換信号を生成させて出力させるリダンダンシー置換フェイルセーフ回路とを、備えることを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
前記リダンダンシー置換信号生成回路を複数有し、
該複数のリダンダンシー置換信号生成回路からの出力信号を論理演算して１の出力信号として出力する論理演算回路を備え、
前記リダンダンシー置換信号保持回路は、前記論理演算回路から出力された前記リダンダンシー置換信号を保持することを特徴とする半導体記憶装置。
【請求項３】
請求項１に記載の半導体記憶装置において、
前記リダンダンシー置換信号生成回路を複数有するとともに、前記リダンダンシー置換フェイルセーフ回路を複数有し、
前記複数のリダンダンシー置換信号生成回路からの出力信号を論理演算して１の出力信号として出力する論理演算回路を備え、
前記リダンダンシー置換信号保持回路は、前記論理演算回路から出力された前記リダンダンシー置換信号を保持し、
前記複数のリダンダンシー置換フェイルセーフ回路のそれぞれに、１の前記リダンダンシー置換信号生成回路が対応付けられ、前記複数のリダンダンシー置換フェイルセーフ回路のそれぞれは、前記ヒューズ信号取り込み回路が取り込んだヒューズ切断信号と前記リダンダンシー置換信号保持回路が保持した前記リダンダンシー置換信号とを比較して、一致しない場合に、自身に対応付けられている前記リダンダンシー置換信号生成回路にて前記リダンダンシー置換信号を生成させて出力させることを特徴とする半導体記憶装置。
【請求項４】
請求項１〜３のいずれか１に記載の半導体記憶装置において、
前記リダンダンシー置換信号保持回路は、メモリセルで構成されていることを特徴とする半導体記憶装置。
【請求項５】
請求項１〜４のいずれか１に記載の半導体記憶装置において、
前記リダンダンシー置換信号保持回路からの出力信号をパラレル出力することを特徴とする半導体記憶装置。
【請求項６】
請求項１〜４のいずれか１に記載の半導体記憶装置において、
前記リダンダンシー置換信号保持回路からの出力信号をシリアル出力することを特徴とする半導体記憶装置。
【請求項７】
請求項１〜６のいずれか１に記載の半導体記憶装置において、該半導体記憶装置は、半導体基板上に形成されてなることを特徴とした半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、冗長メモリセルを備えた半導体記憶装置に関し、冗長メモリセルが使用されたか否か判定することができ、冗長メモリセルによる救済を確実に行うことができる半導体記憶装置に関するものである。
【背景技術】
【０００２】
近年では、半導体記憶装置の多ビット化やメモリ搭載数の増加に伴い、半導体記憶装置に不良メモリセルが含まれる確率が高くなっている。このため半導体記憶装置においては、不良となったメモリセルを正常な冗長救済用のメモリセルと置き換える冗長救済技術が不可欠となっている。冗長救済のために、レーザトリマによるヒューズの切断により、不良となったメモリセルを切り離し、正常な冗長メモリセルに置き換えることで、回路全体での動作を正常なものとするようにしている。
【０００３】
不良メモリセルの情報は、ヒューズ回路中のヒューズの切断の有無により与えられる。ヒューズ回路は、その内部に備えられたヒューズが半導体記憶装置の電源に接続され、ヒューズの非切断もしくは切断に応じて例えば“Ｈ”または“Ｌ”レベルの冗長救済信号を出力する。ここでヒューズが切断されていないと冗長救済信号は“Ｈ”レベルとなり、冗長用メモリセルは選択されない。一方、ヒューズが切断されれば、冗長救済信号が“Ｌ”レベルとなり、冗長メモリセルが選択される。冗長メモリが選択されると、不良となったメモリセルを冗長メモリに置き換えてデータの読み書きを行う制御が行われる。
【０００４】
冗長メモリの使用の有無の判別を効率的に行なうための技術に関し、例えば特許文献１に記載された半導体記憶装置がある。この半導体記憶装置は、電源電位が立ち上げられると、フリップフロップ回路から冗長メモリセルの行および列の使用の有無に対応する予め記憶されていた出力状態が発生される。そして、特定アドレス検出ゲートによって、特定のアドレスが選択されたことが検出されると、トランジスタのスイッチィング動作によって、フリップフロップ回路で発生された出力状態が、トランジスタ、センスアンプおよびデータ出力バッファを介して外部に出力される。このように出力された情報に基づいて、冗長メモリセル行および冗長メモリセル列の使用の有無を判別することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平７−３２０４９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記のようにヒューズによる冗長メモリの使用制御が正しく動作するか否かを確認することは、半導体記憶装置の設計開発段階で重要なことであり、また、冗長救済の効率を良くするためには、冗長メモリのテスト（正常か不良かのテスト）も必要不可欠となる。しかしながら、このようなテストによって冗長メモリセルの使用有無を判断するためには、テスト端子やテスト回路を追加する必要があり、回路規模が増大してしまい、これにより消費電力も増大する、という課題がある。
【０００７】
また、上記のように特許文献１では、フリップフロップ回路で発生された出力状態を外部に出力することで、外部の機器により冗長メモリセルの使用の有無を判別することができる。しかしながら、救済を必要とする半導体記憶装置で冗長メモリセルが使用されたかどうか判定することができない。また、冗長メモリセルの切換えが失敗したときには、半導体記憶装置が誤動作してしまう。
【０００８】
本発明は、上述のごとき実情に鑑みてなされたものであり、テスト用の入出力端子や不良メモリセル用のテスト回路を必要とすることなく、冗長メモリセルが選択されたか否かを判断できるようにすることにより、冗長メモリセルによる救済を確実に行うとともに、回路規模を削減して省電力化に貢献できるようにした半導体記憶装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００９】
本発明は上記課題を解決するために、以下の技術手段を構成する。
第１の技術手段は、複数のメモリセルで構成される記憶保持回路と、該記憶保持回路の不良メモリセルを救済するための冗長メモリセルと、該冗長メモリセルを使用するか否かを判定するためのヒューズ切断信号を取り込むヒューズ切断信号取り込み回路と、該ヒューズ切断信号取り込み回路が取り込んだヒューズ切断信号に従って、前記冗長メモリセルの使用を指示するためのリダンダンシー置換信号を生成するリダンダンシー置換信号生成回路と、前記リダンダンシー置換信号に従って前記記憶保持回路のアドレス制御を行うアドレス制御回路と、を備えた半導体記憶装置において、前記リダンダンシー置換信号生成回路で生成された前記リダンダンシー置換信号を保持するリダンダンシー置換信号保持回路と、前記ヒューズ信号取り込み回路が取り込んだヒューズ切断信号と前記リダンダンシー置換信号保持回路が保持した前記リダンダンシー置換信号とを比較して、一致しない場合に再度前記リダンダンシー置換信号生成回路にて前記リダンダンシー置換信号を生成させて出力させるリダンダンシー置換フェイルセーフ回路とを、を備えることを特徴としたものである。
【００１１】
第２の技術手段は、第１の技術手段において、前記リダンダンシー置換信号生成回路を複数有し、該複数のリダンダンシー置換信号生成回路からの出力信号を論理演算して１の出力信号として出力する論理演算回路を備え、前記リダンダンシー置換信号保持回路は、前記論理演算回路から出力された前記リダンダンシー置換信号を保持することを特徴としたものである。
【００１２】
第３の技術手段は、第１の技術手段において、前記リダンダンシー置換信号生成回路を複数有するとともに、前記リダンダンシー置換フェイルセーフ回路を複数有し、前記複数のリダンダンシー置換信号生成回路からの出力信号を論理演算して１の出力信号として出力する論理演算回路を備え、前記リダンダンシー置換信号保持回路は、前記論理演算回路から出力された前記リダンダンシー置換信号を保持し、前記複数のリダンダンシー置換フェイルセーフ回路のそれぞれに、１の前記リダンダンシー置換信号生成回路が対応付けられ、前記複数のリダンダンシー置換フェイルセーフ回路のそれぞれは、前記ヒューズ信号取り込み回路が取り込んだヒューズ切断信号と前記リダンダンシー置換信号保持回路が保持した前記リダンダンシー置換信号とを比較して、一致しない場合に、自身に対応付けられている前記リダンダンシー置換信号生成回路にて前記リダンダンシー置換信号を生成させて出力させることを特徴としたものである。
【００１３】
第４の技術手段は、第１〜第３のいずれか１の技術手段において、前記リダンダンシー置換信号保持回路は、メモリセルで構成されていることを特徴としたものである。
【００１４】
第５の技術手段は、第１〜第４のいずれか１の技術手段において、前記リダンダンシー置換信号保持回路からの出力信号をパラレル出力することを特徴としたものである。
【００１５】
第６の技術手段は、第１〜第４のいずれか１の技術手段において、前記リダンダンシー置換信号保持回路からの出力信号をシリアル出力することを特徴としたものである。
【００１６】
第７の技術手段は、第１〜第６のいずれか１の技術手段において、該半導体記憶装置が、半導体基板上に形成されてなることを特徴としたものである。
【発明の効果】
【００１７】
本発明によれば、テスト用の入出力端子や不良メモリセル用のテスト回路を必要とすることなく、冗長メモリセルが選択されたか否かを判断できるようにすることにより、冗長メモリセルによる救済を確実に行うとともに、回路規模を削減して省電力化に貢献できるようにした半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明による半導体記憶装置の第１の実施形態を説明するためのブロック図である。
【図２】本発明による半導体記憶装置の第２の実施形態を説明するためのブロック図である。
【図３】本発明による半導体記憶装置の第３の実施形態を説明するためのブロック図である。
【発明を実施するための形態】
【００１９】
以下に本発明の半導体記憶装置の実施形態について、添付された図面を参照しながら具体的に説明する。なお、実施形態を説明するための全図において、同様の機能を有する部分には同じ符号を付け、本発明を特徴付ける部分を除いてその繰り返しの説明は省略する。
【００２０】
（実施形態１）
図１は、本発明による半導体記憶装置の第１の実施形態を説明するためのブロック図である。本実施形態の半導体記憶装置は、複数のメモリセルで構成される記憶保持回路１０１と、記憶保持回路１０１の不良メモリセルを救済するための冗長メモリセル１０２と、冗長メモリセル１０２の使用の有無に対応してアドレス信号１６１を選択することで、記憶保持回路１０１のアドレス制御を行うアドレス制御回路１１１と、ヒューズ切断信号を取り込むヒューズ切断信号取り込み回路１２１と、リダンダンシー置換信号１６２を生成するリダンダンシー置換信号生成回路１３１と、リダンダンシー置換信号１６２を保持するリダンダンシー置換信号保持回路１４１と、リダンダンシー置換を保証するリダンダンシー置換フェイルセーフ回路１５１とを具備し、リダンダンシー置換信号保持回路１４１の保持する信号によって冗長メモリセル１０２が使用されたか否か判断できるようにしたものである。
【００２１】
ヒューズ切断信号取り込み回路１２１は、冗長メモリセル１０２を使用させるための図示しないヒューズが切断されたことを示すヒューズ切断信号を取り込む。ヒューズは上述したように、記憶保持回路１０１の不良メモリに応じて切断されるもので、ヒューズが切断されると冗長メモリセル１０２が使用され、不良メモリが救済されるように制御される。従って、ヒューズ切断信号は、冗長メモリセル１０２の使用を指示するための信号として機能する。ヒューズ切断信号取り込み回路１２１は、このヒューズ切断信号を取り込んで、リダンダンシー置換信号生成回路１３１及びリダンダンシー置換フェイルセーフ回路１５１に出力する。
【００２２】
リダンダンシー置換信号生成回路１３１は、ヒューズ切断信号取り込み回路１２１の出力に従って、リダンダンシー置換信号１６２を生成する。リダンダンシー置換信号１６２は、冗長メモリセル１０２を使用するか否かを示す制御信号である。リダンダンシー置換信号１６２は、アドレス制御回路１１１に出力される。
【００２３】
複数のメモリセルで構成される記憶保持回路１０１は、アドレス制御回路１１１によって制御され、データの保持・読み出し動作を行う。アドレス制御回路１１１は、カラムデコーダ、ロウデコーダとで構成され、アドレス信号１６１とリダンダンシー置換信号１６２によって、半導体記憶装置が所望の動作をするようアドレス制御を行う。
【００２４】
ここで記憶保持回路１０１の不良セルを救済する記憶保持回路である冗長メモリセル１０２は、アドレス制御回路１１１に入力されるアドレス信号１６１とリダンダンシー置換信号１６２によって活性化される。このとき、記憶保持回路１０１に不良セルがない場合にはヒューズ回路のヒューズが切断されないため、アドレス制御回路１１１では、そのリダンダンシー置換信号１６２に従って冗長メモリセル１０２を活性化しないで、記憶保持回路１０１にてデータの保持・読み出し動作を行う。
【００２５】
このようなアドレス制御回路１１１に対して、リダンダンシー置換信号１６２が正しく伝えられていることを確認するため、リダンダンシー置換生成回路１３１からアドレス制御回路１１１に出力されるリダンダンシー置換信号１６２を、リダンダンシー置換信号保持回路１４１にて保持し、電源投入後であればいつでもリダンダンシー置換信号保持回路１４１からリダンダンシー置換信号を取り出すことができるようにする。
【００２６】
リダンダンシー置換フェイルセーフ回路１５１は、リダンダンシー置換信号保持回路１４１に保持されたリダンダンシー置換信号と、ヒューズ切断信号取り込み回路１２１から出力された信号とを比較し、これらの値が一致しない場合には所望の動作をしていないものと判断する。つまり、ヒューズ切断信号取り込み回路１２１から出力されたヒューズ切断を示す信号に基づく情報がアドレス制御回路１１１に正しく伝えられていないものと判断する。このとき、リダンダンシー置換信号生成回路１３１により、再度リダンダンシー置換信号１６２を生成させ、アドレス制御回路１１１に出力させる。
このように、リダンダンシー置換フェイルセーフ回路１５１は、ヒューズ切断信号取り込み回路１２１からの出力信号と、リダンダンシー置換信号生成回路１３１からの出力信号との比較を行い、不一致が起きたときにヒューズ切断信号取り込み回路１２１からの出力信号の値がリダンダンシー置換信号１６２に反映されて伝送されるような回路構成になっている。
【００２７】
このような半導体記憶装置の構成によれば、リダンダンシー置換信号をリダンダンシー置換信号保持回路１４１で保持し、電源投入後であればいつでも取り出すことができるようにすることにより、半導体記憶装置のテストを実施することなく、半導体記憶装置が所望の動作を行うための冗長メモリセル１０２が使用されたか否かをリダンダンシー置換信号保持回路１４１の状態によって容易に判断することができる。従って、新たにテスト用の入出力端子を設ける必要もなく、不良メモリセル用のテスト回路を実装しなくてもよいため、回路規模を削減して省電力化に貢献できるようになる。また、リダンダンシー置換フェイルセーフ回路１５１によって適正な制御信号（リダンダンシー置換信号）がアドレス制御回路１１１に入力されるため、冗長メモリセル１０２の置換を確実に行うことができる。
【００２８】
（実施形態２）
図２は、本発明による半導体記憶装置の第２の実施形態を説明するためのブロック図である。本実施形態の半導体記憶装置は、複数のメモリセルで構成される記憶保持回路１０１と、記憶保持回路１０１の不良メモリセルを救済するための冗長メモリセル１０２と、冗長メモリセル１０２の使用の有無に対応してアドレス信号１６１を選択することで、記憶保持回路１０１のアドレス制御を行うアドレス制御回路１１１と、ヒューズ切断信号を取り込むヒューズ切断信号取り込み回路１２１と、リダンダンシー置換信号１６２を生成する複数のリダンダンシー置換信号生成回路１３１，１３２と、複数のリダンダンシー置換信号生成回路１３１，１３２の出力信号を論理演算する論理演算回路１７１と、論理演算回路１７１から出力されたリダンダンシー置換信号を保持するリダンダンシー置換信号保持回路１４１と、リダンダンシー置換を保証するリダンダンシー置換フェイルセーフ回路１５１とを具備し、リダンダンシー置換信号保持回路１４１の保持する信号によって冗長メモリセル１０２が使用されたか否か判断できるようにしたものである。
【００２９】
本実施形態において、第１の実施形態と異なる構成は、２つのリダンダンシー置換信号生成回路１３１，１３２を備え、これらの出力信号を論理演算回路１７１で論理演算（ここではＯＲ回路による論理演算）してアドレス制御回路１１１及びリダンダンシー置換信号保持回路１４１に出力していることにある。２つのリダンダンシー置換信号生成回路１３１，１３２を使用してリダンダンシー置換信号を生成し、論理演算して出力することにより、リダンダンシー置換信号の信頼性が強化され、誤動作防止により貢献する。
【００３０】
リダンダンシー置換フェイルセーフ回路１５１は、第１の実施形態と同様に、リダンダンシー置換信号保持回路１４１に保持されたリダンダンシー置換信号と、ヒューズ切断信号取り込み回路１２１から出力された信号とを比較し、これらの値が一致しない場合には所望の動作をしてないものと判断する。そして１方のリダンダンシー置換信号生成回路１３１により、再度リダンダンシー置換信号１６２を生成させ、論理演算の後アドレス制御回路１１１に出力させる。
【００３１】
このような半導体記憶装置の構成によれば、リダンダンシー置換信号をリダンダンシー置換信号保持回路１４１で保持し、電源投入後であればいつでも取り出すことができるようにすることにより、半導体記憶装置のテストを実施することなく、半導体記憶装置が所望の動作を行うための冗長メモリセル１０２が使用されたか否かをリダンダンシー置換信号保持回路１４１の状態によって容易に判断することができる。従って、新たにテスト用の入出力端子を設ける必要もなく、不良メモリセル用のテスト回路を実装しなくてもよいため、回路規模を削減して省電力化に貢献できるようになる。また、リダンダンシー置換フェイルセーフ回路１５１によって適正な制御信号（リダンダンシー置換信号）がアドレス制御回路１１１に入力されるため、冗長メモリセル１０２の置換を確実に行うことができる。
【００３２】
（実施形態３）
図３は、本発明による半導体記憶装置の第３の実施形態を説明するためのブロック図である。本実施形態の半導体記憶装置は、複数のメモリセルで構成される記憶保持回路１０１と、記憶保持回路１０１の不良メモリセルを救済するための冗長メモリセル１０２と、冗長メモリセル１０２の使用の有無に対応してアドレス信号１６１を選択するアドレス制御回路１１１と、ヒューズ切断信号を取り込むヒューズ切断信号取り込み回路１２１と、リダンダンシー置換信号１６２を生成する複数のリダンダンシー置換信号生成回路１３１，１３２と、複数のリダンダンシー置換信号生成回路１３１，１３２の出力信号を論理演算回路１７１と、論理演算回路１７１から出力されたリダンダンシー置換信号を保持するリダンダンシー置換信号保持回路１４１と、リダンダンシー置換を保証する複数のリダンダンシー置換フェイルセーフ回路１５１，１５２とを具備し、リダンダンシー置換信号保持回路１４１の保持する信号によって冗長メモリセル１０２が使用されたか否か判断できるようにしたものである。
【００３３】
本実施形態において、第１の実施形態と異なる構成は、２つのリダンダンシー置換信号生成回路１３１，１３２と、２つのリダンダンシー置換フェイルセーフ回路１５１，１５２とを備え、２つのリダンダンシー置換信号生成回路１３１，１３２の出力信号を論理演算回路１７１で論理演算してアドレス制御回路１１１及びリダンダンシー置換信号保持回路１４１に出力していることにある。２つのリダンダンシー置換フェイルセーフ回路１５１，１５２は、それぞれ異なる１のリダンダンシー置換信号生成回路１３１，１３２に関連付けられ、制御できるようになっている。
【００３４】
２つのリダンダンシー置換信号生成回路１３１，１３２を使用してリダンダンシー置換信号を生成し、論理演算（ここではＯＲ回路による論理演算）して出力することにより、リダンダンシー置換信号の信頼性が強化され、誤動作防止により貢献する。
また、２つのリダンダンシー置換フェイルセーフ回路１５１，１５２は、リダンダンシー置換信号保持回路１４１に保持されたリダンダンシー置換信号と、ヒューズ切断信号取り込み回路１２１から出力された信号とを比較し、これらの値が一致しない場合には所望の動作をしてないものと判断する。
【００３５】
このときに一方のリダンダンシー置換フェイルセーフ回路１５１で信号の値が一致しないと判断したときには、自身に関連付けられている１方のリダンダンシー置換信号生成回路１３１により、再度リダンダンシー置換信号１６２を生成させて出力させる。
また、他方のリダンダンシー置換フェイルセーフ回路１５２で信号の値が一致しないと判断したときには、他方のリダンダンシー置換信号生成回路１３２により、再度リダンダンシー置換信号１６２を生成させて出力させる。これらの構成と動作により、信頼性がより強化され、誤動作防止により貢献できる。
【００３６】
このような半導体記憶装置の構成によれば、リダンダンシー置換信号をリダンダンシー置換信号保持回路１４１で保持し、電源投入後であればいつでも取り出すことができるようにすることにより、半導体記憶装置のテストを実施することなく、半導体記憶装置が所望の動作を行うための冗長メモリセル１０２が使用されたか否かをリダンダンシー置換信号保持回路１４１の状態によって容易に判断することができる。
従って、新たにテスト用の入出力端子を設ける必要もなく、不良メモリセル用のテスト回路を実装しなくてもよいため、回路規模を削減して省電力化に貢献できるようになる。また、リダンダンシー置換フェイルセーフ回路１５１の動作によって適正なリダンダンシー置換信号がアドレス制御回路１１１に入力されるため、冗長メモリセル１０２の置換を確実に行うことができる。
【００３７】
上記各実施形態１〜３において、リダンダンシー置換信号保持回路１４１は、メモリセルによって構成することができる。
また、リダンダンシー置換信号保持回路１４１からの出力信号をパラレル出力するように構成することができる。この場合、リダンダンシー置換信号保持回路１４１を構成するチップ外の出力ピンにパラレル出力させる。このパラレル出力された信号の状態によって、半導体記憶装置内の不良メモリセルを救済するための冗長メモリセル１０２が選択されたか否か判断することができる。
【００３８】
また、リダンダンシー置換信号保持回路１４１からの出力信号をシリアル出力させるように構成することができる。この場合、リダンダンシー置換信号保持回路１４１の出力信号をチェーンで繋ぎ、リダンダンシー置換信号保持回路１４１を構成するチップの１ピンにシリアル出力させる。このシリアル出力された信号の状態によって、半導体記憶装置内の不良メモリセルを救済するための冗長メモリセル１０２が選択されたか否か判断することができる。
【００３９】
また、上記の各実施形態の半導体記憶装置は、半導体基板上に形成した半導体記憶基板装置として構成することができる。
【符号の説明】
【００４０】
１０１…記憶保持回路、１０２…冗長メモリセル、１１１…アドレス制御回路、１２１…ヒューズ切断信号取り込み回路、１３１…リダンダンシー置換信号生成回路、１３２…リダンダンシー置換制御信号生成回路、１４１…リダンダンシー置換信号保持回路、１５１，１５２…リダンダンシー置換フェイルセーフ回路、１６１…アドレス信号、１６２…リダンダンシー置換信号、１７１…論理演算回路。
【図１】
0005385871.tif 000002
【図２】
0005385871.tif 000003
【図３】
0005385871.tif 000004