(57)【特許請求の範囲】
【請求項１】
埋め込み酸化膜上のシリコン層中にソース領域及びドレイン領域を離隔して形成し、これらソース、ドレイン領域間のチャネル領域上にゲート絶縁膜を介在してゲート電極を形成したトランジスタのデバイス特性をシミュレートするシミュレーション方法において、
前記トランジスタの特性を示すデータの一表現形式であって、少なくともＨｉＳＩＭ−ＳＯＩモデルを含む数式を入力装置から入力して記憶装置に記憶させるステップと、
前記トランジスタのデバイスパラメータを前記入力装置から入力して前記記憶装置に記憶させるステップと、
前記記憶装置に記憶した数式とデバイスパラメータとに基づいて演算装置で演算を行って、前記シリコン層における表面ポテンシャルの第１の値を算出するステップと、
前記記憶装置に記憶した数式とデバイスパラメータに基づいて前記演算装置で演算を行って、前記シリコン層が部分空乏状態にあるとき及び前記シリコン層が完全空乏状態にあるときの前記埋め込み酸化膜下におけるバルク層の表面ポテンシャルの第１の値をそれぞれ算出するステップと、
算出した前記シリコン層における表面ポテンシャルの第１の値と、算出した前記バルク層における表面ポテンシャルの第１の値と、前記記憶装置に記憶した数式とに基づいて前記演算装置で演算を行い、前記バルク層における表面ポテンシャルの第２の値を反復計算によって求めるステップと、
前記反復計算によって求めたバルク層における表面ポテンシャルの第２の値と、前記記憶装置に記憶した数式とに基づいて前記演算装置で演算を行い、前記シリコン層における裏面のポテンシャルの第１の値を算出するステップとを具備することを特徴とするシミュレーション方法。
【請求項２】
前記トランジスタの特性を示すデータの一表現形式であって、前記シリコン層における表面ポテンシャルと、前記バルク層における表面ポテンシャルと、前記シリコン層における裏面のポテンシャルの関係を記述した互いに異なる第１乃至第３の数式を前記入力装置から入力して前記記憶装置に記憶させるステップと、
前記シリコン層における表面ポテンシャルの第１の値と、前記バルク層における表面ポテンシャルの第２の値と、前記シリコン層における裏面のポテンシャルの第１の値とを前記記憶装置に記憶させるステップと、
前記記憶装置に記憶させた、前記互いに異なる第１乃至第３の数式と、前記シリコン層における表面ポテンシャルの第１の値と、前記バルク層における表面ポテンシャルの第２の値と、前記シリコン層における裏面のポテンシャルの第１の値とに基づいて、前記演算装置で反復演算を行い、前記シリコン層における表面ポテンシャルの第２の値と、前記バルク層における表面ポテンシャルの第３の値と、前記シリコン層における裏面のポテンシャルの第２の値を算出するステップとを更に具備することを特徴とする請求項１記載のシミュレーション方法。
【請求項３】
前記反復計算において、前記互いに異なる第１乃至第３の数式をヤコビアン行列の数式として前記演算装置で反復演算ステップにより行うことを特徴とする請求項２記載のシミュレーション方法。
【請求項４】
前記シリコン層における表面ポテンシャルの第１の値の算出は、表面ポテンシャルに基づくｂｕｌｋ−ＭＯＳＦＥＴモデルを用いて行うことを特徴とする請求項１記載のシミュレーション方法。
【請求項５】
前記反復計算は、１変数のニュートン法であることを特徴とする請求項１記載のシミュレーション方法。
【請求項６】
前記入力装置、前記記憶装置及び前記演算装置を制御する制御装置を制御するための命令を記述したプログラムを前記記憶装置に記憶させるステップと、
前記入力装置からデバイスパラメータ、回路図及び回路の駆動条件を入力して前記記憶装置に記憶させるステップとを更に具備し、
前記制御装置の制御により、前記記憶装置に記憶したプログラムに従って、前記演算装置で算出したモデルパラメータ、回路図及び回路の駆動条件に基づいて、前記演算装置で演算し、回路特性をシミュレートすることを特徴とする請求項１記載のシミュレーション方法。
【請求項７】
前記請求項１若しくは請求項２記載のシミュレーション方法における各ステップを実行してトランジスタのデバイス特性をシミュレートすることを特徴とするシミュレーション装置。
【請求項８】
前記入力装置、前記記憶装置及び前記演算装置を制御する制御装置と、前記制御装置で制御され、前記演算装置による演算で得られるモデルパラメータを出力する出力装置とを更に具備することを特徴とする請求項７記載のシミュレーション装置。
【請求項９】
前記記憶装置は、前記制御装置を制御するための命令を記述したプログラムと、前記入力装置から入力したデバイスパラメータ、回路図及び回路の駆動条件を更に記憶し、前記制御装置の制御により、前記プログラムに従って、前記デバイスパラメータ、回路図及び回路の駆動条件に基づいて前記演算装置で演算し、回路特性をシミュレートすることを特徴とする請求項８記載のシミュレーション装置。
【請求項１０】
ＳＯＩ−ＭＯＳＦＥＴ用のデバイスパラメータを前記入力装置から入力して前記記憶装置に記憶させるステップと、
請求項２により求められた、前記シリコン層における表面ポテンシャルの第２の値と、前記バルク層における表面ポテンシャルの第３の値と、前記シリコン層における裏面のポテンシャルの第２の値に基づき、前記制御装置によりデバイス特性を算出するステップと、
前記制御装置により、前記算出されたデバイス特性が、要求されたデバイス特性に一致するかどうか判断するステップと、
前記制御装置により、前記算出されたデバイス特性と要求されたデバイス特性が一致しないと判断されたとき、前記デバイスパラメータを変更し再度前記算出するステップを繰り返し、前記算出されたデバイス特性と要求されたデバイス特性が一致したとき、前記算出するステップを終了することを特徴とする請求項２記載のシミュレーション方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ−ＭＯＳＦＥＴのデバイス設計や回路シミュレーションを行うためのシミュレーション方法及びシミュレーション装置に関する。
【背景技術】
【０００２】
近年、携帯機器の増加に伴い、高速且つ低消費電力なデバイスへの要求がますます高まっている。このような要求に応えて、ＣＭＯＳ ＬＳＩの高速化と低消費電力化を図る技術として、ＳＯＩ（silicon on insulator）基板にＭＯＳＦＥＴを形成する、いわゆるＳＯＩ−ＭＯＳＦＥＴが使われるようになっている。【０００３】
ＳＯＩ−ＭＯＳＦＥＴは、ｂｕｌｋ−ＭＯＳＦＥＴ（通常のＭＯＳＦＥＴ）のチャネル領域の下に、ＢＯＸ（buried oxide）と呼ばれる埋め込み酸化膜を形成し、この埋め込み酸化膜上の薄いシリコン層中にチャネルを形成するものである。【０００４】
図１（ａ），（ｂ）は、上記ｂｕｌｋ−ＭＯＳＦＥＴとＳＯＩ−ＭＯＳＦＥＴの断面構成を示している。図１（ａ），（ｂ）において、１１は半導体基板（ＳＯＩ−ＭＯＳＦＥＴの場合はバルク（bulk）とも呼ばれる）、１２は埋め込み酸化膜（ＢＯＸ）、１３はシリコン層（ＳＯＩ層）、１４はソース領域、１５はドレイン領域、１６はチャネル領域、１７はゲート酸化膜（ＳＯＩ−ＭＯＳＦＥＴではＦＯＸ：front oxide）、１８はゲート電極である。【０００５】
ＳＯＩ−ＭＯＳＦＥＴは、チャネル領域１６下に埋め込み酸化膜１２を設けたことにより、ｂｕｌｋ−ＭＯＳＦＥＴに比べて浮遊容量が小さくなるのでスイッチング遅延を低減でき、半導体基板１１へのリーク電流も減少させることができる。【０００６】
このＳＯＩ−ＭＯＳＦＥＴは、上記シリコン層（ＳＯＩ層）の厚さにより完全空乏型、部分空乏型、非完全空乏型の三つの種類に分けられる。非完全空乏型ＳＯＩ−ＭＯＳＦＥＴは、通常の電圧条件下でＳＯＩ層１３中の空乏層が埋め込み酸化膜１２に届いておらず、ｂｕｌｋ−ＭＯＳＦＥＴと近い特性を示す。部分空乏型ＳＯＩ−ＭＯＳＦＥＴは、通常の電圧条件下でＳＯＩ層１３のドレイン端の空乏層のみが埋め込み酸化膜１２に届いている。完全空乏型ＳＯＩ−ＭＯＳＦＥＴは、通常の電圧条件下でＳＯＩ層１３全体が空乏化しており、ｂｕｌｋ−ＭＯＳＦＥＴとは最も異なった特性を示す。【０００７】
上記完全空乏型ＳＯＩ−ＭＯＳＦＥＴは、次のような長所を備えている。【０００８】
（１）チャネルが形成されるシリコン層が薄いことから、ゲート電極下の深い部分のリーク電流を抑えられる。【０００９】
（２）ＳＯＩ層が空乏状態にあるとき、ゲート容量が小さいのでサブスレッショルドスイング（sub-threshold swing）が小さくなる。【００１０】
（３）しきい値電圧の基板電圧依存性が小さいため飽和電流が大きい。【００１１】
（４）ソース、ドレイン領域（拡散層）と基板との間に絶縁体が設けられているので、接合容量が小さい。【００１２】
このように完全空乏型ＳＯＩ−ＭＯＳＦＥＴは、高速で低消費電力なデバイスであり、広範囲な応用が期待されている。そして、この完全空乏型ＳＯＩ−ＭＯＳＦＥＴの長所を生かす回路設計を可能にするために、いくつかの回路シミュレーションモデルが開発されている。既存の主なモデルとしては、例えば非特許文献１に記載されているＢＳＩＭ（Berkeley short-channel IGFET model-SOI）や、非特許文献２に記載されているＵＦＳＩＭ（University of Florida SOI）が知られている。これらのモデルは、寄生バイポーラ効果や生成・再結合電流のようなＳＯＩ−ＭＯＳＦＥＴに特有の重要な特長が盛り込まれている。また、部分空乏状態から完全空乏状態への滑らかな遷移も考慮されている。【００１３】
しかしながら、これらのモデルは、ｂｕｌｋ−ＭＯＳＦＥＴモデルの拡張として開発されているため、回路シミュレーションにおいて非収束の問題が解決できていない。この収束の問題は電荷保存則の侵害に起因すると考えられる。【００１４】
ところで、ＨｉＳＩＭ（Hiroshima-Univ. STARC IGFET Model）では、ＭＯＳＦＥＴの弱反転から強反転までの動作を単一式（拡散−ドリフト式）により表面ポテンシャルを導いて表面電荷を算出し、電流を求める手法を採用している（例えば非特許文献３参照）。この手法より得られたＭＯＳＦＥＴの電圧−電流特性は、比較的簡単な計算で実測値を極めて良く再現できる。しかし、ＨｉＳＩＭもまたｂｕｌｋ−ＭＯＳＦＥＴモデルであるため、ＳＯＩ−ＭＯＳＦＥＴに適用すると安定性と精度の低下を招く。【００１５】
すなわち、ＳＯＩ−ＭＯＳＦＥＴは、図２のポテンシャル図に示すように、バルクとＢＯＸとの界面ＢＢ、ＢＯＸとＳＯＩ層との界面ＢＳ、ＳＯＩ層とＦＯＸとの界面ＳＦにそれぞれポテンシャルφs0.bulk、φb0.SOI、φs0.SOIが発生する。なお、図２において、Ｑbulkは単位面積あたりのバルク中の電荷、ＱSOIは単位面積あたりのＳＯＩ層中の電荷、φSOIはＳＯＩ層でのポテンシャル変化、Ｖgsはゲート・ソース間電圧、Ｖfbはフラットバンド（flat-band）電圧である。【００１６】
上記ポテンシャルφs0.bulk、φb0.SOI、φs0.SOIは、容量結合によってＨｉＳＩＭのｂｕｌｋ−ＭＯＳＦＥＴモデルで用いるソース、ドレイン領域端の表面ポテンシャルを変動させ、安定性低下や精度低下の要因となる。従って、ＨｉＳＩＭをＳＯＩ−ＭＯＳＦＥＴ構造をカバーできるモデルに拡張し、安定且つ高精度にシミュレートできるシミュレーション方法とシミュレーション装置が望まれている。
【先行技術文献】
【非特許文献】
【００１７】
【非特許文献１】Samuel K. H. Fung, Pin Su, and Chenming Hu, "Present Status and Future Direction of BSIM SOI Model for High-Performance/Low-Power/RF Application" in proc. Model. Simul. Microsysst, 2002, pp.690-693.
【非特許文献２】S. Veeratoghavan and J. G. Fogsum. "A physical short-channel model for the thin-film SOI MOSFET applicable to the device and circuit CAD." IEEE Trans. Electron Devices, Vol.35. no.11, pp.1866-1875, Nov.1988.
【非特許文献３】M. Miura-Mattausch, N. Sadachika, D. Navarro, G. Suzuki, Y. Takeda, M. Miyake, T. Warabino, Y. Mizukane, R. Inagaki, T. Ezaki, H. J. Mattausch, T. Ohguro, T. Iizuka, M. Taguchi, S. Kumashiro, and S. Miyamoto, "HiSIM2:Advanced MOSFET Model Valid for RF Circuit Simulation," IEEE Trans. Electron Devices, vol. 53, p. 1994. 2006.
【発明の概要】
【００１８】
本発明は、ＳＯＩ−ＭＯＳＦＥＴのデバイス特性を安定且つ高精度にシミュレートできるシミュレーション方法及びシミュレーション装置を提供することである。
【００１９】
本発明の一態様によると、埋め込み酸化膜上のシリコン層中にソース領域及びドレイン領域を離隔して形成し、これらソース、ドレイン領域間のチャネル領域上にゲート絶縁膜を介在してゲート電極を形成したトランジスタのデバイス特性をシミュレートするシミュレーション方法において、前記トランジスタの特性を示すデータの一表現形式である数式を入力装置から入力して記憶装置に記憶させるステップと、前記トランジスタのデバイスパラメータを前記入力装置から入力して前記記憶装置に記憶させるステップと、前記記憶装置に記憶した数式とデバイスパラメータとに基づいて演算装置で演算を行って、前記シリコン層における表面ポテンシャルの第１の値を算出するステップと、前記記憶装置に記憶した数式とデバイスパラメータに基づいて前記演算装置で演算を行って、前記シリコン層が部分空乏状態にあるとき及び前記シリコン層が完全空乏状態にあるときの前記埋め込み酸化膜下におけるバルク層の表面ポテンシャルの第１の値をそれぞれ算出するステップと、算出した前記シリコン層における表面ポテンシャルの第１の値と、算出した前記バルク層における表面ポテンシャルの第１の値と、前記記憶装置に記憶した数式とに基づいて前記演算装置で演算を行い、前記バルク層における表面ポテンシャルの第２の値を反復計算によって求めるステップと、前記反復計算によって求めたバルク層における表面ポテンシャルの第２の値と、前記記憶装置に記憶した数式とに基づいて前記演算装置で演算を行い、前記シリコン層における裏面のポテンシャルの第１の値を算出するステップとを具備するシミュレーション方法が提供される。
【００２０】
また、上記シミュレーション方法における各ステップを実行してトランジスタのデバイス特性をシミュレートするシミュレーション装置が提供される。
【図面の簡単な説明】
【００２１】
【図１】図１は、ｂｕｌｋ−ＭＯＳＦＥＴとＳＯＩ−ＭＯＳＦＥＴの断面構成を示す模式図。
【図２】図２は、ＳＯＩ−ＭＯＳＦＥＴのポテンシャルについて説明するための図。
【図３】図３は、本発明の第１の実施形態に係るシミュレーション装置の概略構成を示すブロック図。
【図４】図４は、本発明の第１の実施形態に係るシミュレーション方法を示すフローチャート。
【図５】図５は、本発明の第２の実施形態に係るシミュレーション方法を示すフローチャート。
【図６】図６は、二次元デバイスシミュレータ（2D-Device）モデルにおけるＳＯＩ層の表面ポテンシャル、ＳＯＩ層の裏面ポテンシャル及びバルク層の表面ポテンシャルとゲート・ソース間電圧との関係を示す特性図。
【図７】図７は、ＨｉＳＩＭ−ＳＯＩ（initial value）モデルにおけるＳＯＩ層の表面ポテンシャル、ＳＯＩ層の裏面ポテンシャル及びバルク層の表面ポテンシャルとゲート・ソース間電圧との関係を示す特性図。
【図８】図８は、ＨｉＳＩＭ−ＳＯＩ（Newton loop）モデルにおけるＳＯＩ層の表面ポテンシャル、ＳＯＩ層の裏面ポテンシャル及びバルク層の表面ポテンシャルとゲート・ソース間電圧との関係を示す特性図。
【図９】図９は、二次元デバイスシミュレータモデルにおいてバルク・ソース間電圧を変化させたときのＳＯＩ層の表面ポテンシャル、ＳＯＩ層の裏面ポテンシャル及びバルク層の表面ポテンシャルとゲート・ソース間電圧との関係を示す特性図。
【図１０】図１０は、ＨｉＳＩＭ−ＳＯＩモデルにおいてバルク・ソース間電圧を変化させたときのＳＯＩ層の表面ポテンシャル、ＳＯＩ層の裏面ポテンシャル及びバルク層の表面ポテンシャルとゲート・ソース間電圧との関係を示す特性図。
【図１１】図１１は、第３の実施形態を示すものであり、デバイス特性を求めるためのフローチャート。
【図１２】図１２は、第４の実施形態を示すものであり、図５の変形例を示すフローチャート。
【発明を実施するための形態】
【００２２】
以下、本発明の実施形態について図面を参照して説明する。  
まず、本発明で用いるＳＯＩ−ＭＯＳＦＥＴモデルの概要とこのモデルに至る考察の課程について説明し、その後、このＳＯＩ−ＭＯＳＦＥＴモデルを用いた本実施形態に係るシミュレーション方法とシミュレーション装置について説明する。
【００２３】
本発明の基本的な考え方は次のようなものである。
【００２４】
上述したように、ＳＯＩ−ＭＯＳＦＥＴには、バルクとＢＯＸとの界面ＢＢ、ＢＯＸとＳＯＩ層との界面ＢＳ、ＳＯＩ層とＦＯＸとの界面ＳＦにそれぞれポテンシャルが存在している。これら三つの表面ポテンシャルは、ポアソン方程式によって関係づけることができる。上記三つの表面ポテンシャルを求めるためには、方程式が３本必要である。これらのポテンシャルはＳＯＩ−ＭＯＳＦＥＴの構造によって変わる。
【００２５】
ＳＯＩ−ＭＯＳＦＥＴは構造的に自由度が大きく、ＳＯＩ−ＭＯＳＦＥＴの構造の最適化を行うためには、あらゆる構造に対してこの方程式を安定に解かなければならない。何故ならポテンシャル分布がデバイス特性を決定するためである。しかし、ポアソン方程式を反復計算で安定に解くのは容易ではない。
【００２６】
そこで、（i）初期解の導出、（ii）ヤコビアンを用いて解く（ニュートン法）という二つの方法を採用することで常に安定な解を得る。
【００２７】
初期解を導出する際には、三つの表面ポテンシャルを独立に解いていく。ＳＯＩ層の表面ポテンシャルφs0.SOIとＳＯＩ層の裏面ポテンシャルφb0.SOIは解析式で求め、バルク層の表面ポテンシャルφs0.bulkに関しては反復計算を用いて正確な値を求める。この反復計算には、例えば１変数のニュートン法を用いる。
【００２８】
初期解導出の手順は下記（ａ）〜（ｄ）の通りである。
【００２９】
（ａ）ＳＯＩ層の表面ポテンシャルφs0.SOIの初期解には、ｂｕｌｋ−ＭＯＳＦＥＴモデルであるＨｉＳＩＭ２の初期解（解析式）を用いる。
【００３０】
（ｂ）ＳＯＩ層が部分空乏（ＰＤ：partially depleted）状態にあるか完全空乏（ＦＤ：fully depleted）状態にあるかに分け、バルク層の表面ポテンシャルφs0.bulkの解析解をそれぞれの場合に対して導出する。そして、この解析解を次の（ｃ）の反復計算の初期解として用いる。
【００３１】
（ｃ）上記（ａ）で求めたＳＯＩ層の表面ポテンシャルφs0.SOIと上記（ｂ）で求めたバルク層の表面ポテンシャルφs0.bulkの初期解を用いて、バルク層の表面ポテンシャルφs0.bulkを反復計算によって求める。
【００３２】
（ｄ）上記（ｃ）で求めたバルク層の表面ポテンシャルφs0.bulkを用いて、ＳＯＩ層の裏面のポテンシャルφb0.SOIを解析式で求める。
【００３３】
次に、具体的な初期値の計算について詳しく説明する。
【００３４】
ＳＯＩ層の表面ポテンシャルφs0.SOIの初期値は、ＨｉＳＩＭ２の（バルク・ソース間電圧Ｖbs＝０Ｖの時の）チャネル内ソース端の表面ポテンシャルφs0の初期値と同様にして式を導く。
【００３５】
バルク層の表面ポテンシャルφs0.bulkは、ニュートン法（１変数）を解いて求める。解く際には、ＳＯＩの下記２つのポアソン方程式を足し合わせて、ＳＯＩ層の裏面ポテンシャルφb0.SOIを消去した式（１）を用いる。
【数１】
0005504506.tif 000002
【数２】
0005504506.tif 000003
【数３】
0005504506.tif 000004
【００３６】
ここで、ＳＯＩ層の容量ＣSOIとバルク層の表面ポテンシャルφs0.bulkはそれぞれ、次式で表される。
【数４】
0005504506.tif 000005
【数５】
0005504506.tif 000006
【００３７】
なお、上式においてＱs0.bulkはＦＤ状態になった後にバルクに誘起される電荷、Ｑdep.SOIはＳＯＩ層の空乏電荷、Ｖbi.SOIはＳＯＩ層とバルク層の間のビルトインポテンシャル、Ｖbsはバルク・ソース間電圧、ＣBOXは埋め込み酸化膜の容量、Ｑbulkは単位面積当たりのバルク中の電荷、εSiはシリコンの誘電率、ｔSOIはＳＯＩ層の厚さ、ｑは素電荷量、βは熱電圧の逆数、Ｎsub.bulkはバルクの不純物濃度である。
【００３８】
次に、初期値の計算（１変数のニュートン法）に用いるための解析的な初期値として、（I）ＦＤ状態、（II）ＰＤ状態の場合分けを行い、それぞれの場合にバルクが（A）空乏状態、（B）反転状態の二つの場合を考える。よって、四つの状態を考えることになる。
【００３９】
ＦＤ状態とＰＤ状態の場合分けは、ＳＯＩ層の空乏層幅Ｗd.SOIがＳＯＩ層の厚さｔSOIよりも大きければＦＤ状態、小さければＰＤ状態としている。
【００４０】
ここで、空乏層幅Ｗd.SOIは次式で表せる。
【数６】
0005504506.tif 000007
【００４１】
なお、Ｎsub.SOIはＳＯＩ層の不純物濃度である。
【００４２】
バルク表面の場合分けは、次式を基準として行なわれる。
【数７】
0005504506.tif 000008
【００４３】
φs0.bulk＝φs0.bulk_iniA（φs0.bulk_iniA＜２ΨB.bulk）
φs0.bulk＝φs0.bulk_iniAとφs0.bulk_iniBのスムージング（φs0.bulk_iniA＞２ΨB.bulk）
ここで、φs0.bulk_iniAはバルクが空乏状態の表面ポテンシャルの初期値、φs0.bulk_iniBはバルクが反転状態の表面ポテンシャルの初期値、ΨB.bulkは真性フェルミ準位とフェルミ準位との差である。
【００４４】
＜初期値計算（解析式）＞
（I.A）ＦＤ状態でバルクが空乏状態の場合
バルクに誘起される電荷Ｑs0.bulkを次式であると近似して式（１）を解く。
【数８】
0005504506.tif 000009
【００４５】
すると、次式のようになる。
【数９】
0005504506.tif 000010
【００４６】
但し、Ａ１、Ａ２は、次式のようであり、
【数１０】
0005504506.tif 000011
【数１１】
0005504506.tif 000012
【００４７】
Ｑdep.SOIは、次式としている。
【数１２】
0005504506.tif 000013
【００４８】
（I.B）ＦＤ状態でバルクが反転状態の場合
バルクに誘起される電荷Ｑs0.bulkを次式と近似して式（１）を解く。
【数１３】
0005504506.tif 000014
【００４９】
すると、φs0.bulk_FD_iniBは次式となる。
【数１４】
0005504506.tif 000015
【００５０】
但し、Ａ３、Ａ４は、次式としている。
【数１５】
0005504506.tif 000016
【数１６】
0005504506.tif 000017
【００５１】
ここで、ｎｉは真性キャリア密度である。
【００５２】
（II.A）ＰＤ状態でバルクが空乏状態の場合
ＰＤ状態では、ＳＯＩ層の表面ポテンシャルφs0.SOIが増加すると空乏層が広がっていき次の関係が成立している。
【数１７】
0005504506.tif 000018
【００５３】
Ｗd.SOI＝ｔSOIとなった時、上の関係と同時に式（１）も成り立っていると考えられる。このため、式（１）は、式（２）となる。
【数１８】
0005504506.tif 000019
【００５４】
式（２）をＦＤ状態の時と同様に、次式と近似して解く。
【数１９】
0005504506.tif 000020
【００５５】
すると、次式となる。
【数２０】
0005504506.tif 000021
【００５６】
但し、Ａ5，Ａ6はそれぞれ、次式としている。
【数２１】
0005504506.tif 000022
【００５７】
（II.B）ＰＤ状態でバルクが反転状態の場合
式（２）を次式と近似して解く。
【数２２】
0005504506.tif 000023
【００５８】
すると、次式となる。
【数２３】
0005504506.tif 000024
【００５９】
但し、Ａ7，Ａ8はそれぞれ、次式としている。
【数２４】
0005504506.tif 000025
【００６０】
＜初期値計算（１変数のニュートン法）＞
（２．１）ＦＤ状態の場合
式（１）より、ｆ（φｓ０．ｂｕｌｋ）を次式として、ニュートン法によりバルク層の表面ポテンシャルφs0.bulkを更新していく。
【数２５】
0005504506.tif 000026
【００６１】
すると、φs0.bulkn+1は、次式となる。
【数２６】
0005504506.tif 000027
【００６２】
（２．２）ＰＤ状態の場合
式（２）より、ｆ（φｓ０．ｂｕｌｋ）を次式として、ニュートン法によりバルク層の表面ポテンシャルφs0.bulkを更新していく。
【数２７】
0005504506.tif 000028
【００６３】
すると、φs0.bulkn+1は、次式となる。
【数２８】
0005504506.tif 000029
【００６４】
＜ＳＯＩ層の表面ポテンシャルφs0.SOIの導出＞
上述したニュートン法で求めたバルク層の表面ポテンシャルφs0.bulkを用いて、次式によりＳＯＩ層の表面ポテンシャルφs0.SOIを次式のように導出できる。
【数２９】
0005504506.tif 000030
【００６５】
＜ＦＤ状態になった時のＳＯＩ層の表面ポテンシャルφs0.SOIの補正＞
ＳＯＩ層の空乏層幅Ｗd.SOIがＳＯＩ層の厚さｔSOIに到達すると、ＳＯＩ層表面の反転が早まる。ＦＤになった後にバルクに誘起される電荷Ｑs0.bulkは、ＢＯＸがなければ生じるはずだった空乏電荷「−ｑＮsub.SOI・（Ｗd.SOI−ｔSOI）」と比べ無視できるくらい小さいので、ここでは無視すると、空乏層幅がＳＯＩ層の厚さｔSOIに固定されたｂｕｌｋ−ＭＯＳＦＥＴと同じようなポテンシャル変化を示すと考えられる。
【００６６】
ｂｕｌｋ−ＭＯＳＦＥＴで空乏層幅（＝ｔSOI）を一定に保つには、下式のように基板にＡというバイアスを加えれば良い。
【数３０】
0005504506.tif 000031
【００６７】
上式をＡについて解くと、次式となる。
【数３１】
0005504506.tif 000032
【００６８】
このバイアスＡが基板に印加されているとして、ＳＯＩ層の表面ポテンシャルの初期解φs0.SOI_iniAを解き直すと、次式となる。
【数３２】
0005504506.tif 000033
【００６９】
但し、Ｖgpはゲート・ソース間電圧からフラットバンド電圧を引いた値、ＣFOXはゲート酸化膜の容量であり、cnst0は下式で表される。
【数３３】
0005504506.tif 000034
【００７０】
以上のようにして三つの初期解を導出することができる。
【００７１】
上記のようにして求めた初期解と、解析式を用いてシミュレーション装置でシミュレーションを行う。
【００７２】
［第１の実施形態］
次に、上記ＳＯＩ−ＭＯＳＦＥＴモデルを用いた、本発明の第１の実施形態に係るシミュレーション方法とシミュレーション装置について図３及び図４により説明する。図３は本発明の実施形態に係るシミュレーション装置の概略構成を示すブロック図、図４は本発明の実施形態に係るシミュレーション方法を示すフローチャートである。
【００７３】
図３に示す如く、シミュレーション装置は、例えばキーボード、操作パネル、音声入力装置、或いは種々のデータ読み取り装置などからなる入力装置２１、種々の処理を行う処理装置２２、半導体メモリやハードディスクなどの記憶装置２３、及びモニタ、プリンタ及び記録装置などの出力装置２４を備えている。上記処理装置２２は、ＣＰＵなどの制御装置２２−１とＡＬＵなどの演算装置２２−２で構成され、上記制御装置２２−１で入力装置２１、演算装置２２−２、記憶装置２３及び出力装置２４などの動作が制御される。
【００７４】
上記シミュレーション装置は、専用に構成しても良いし、例えばパーソナルコンピュータの各装置を対応させて実現することもできる。
【００７５】
上記記憶装置２３には、トランジスタの特性を示すデータの一表現形式である数式、すなわち、上述したＨｉＳＩＭ−ＳＯＩモデルにおける各種の演算式、解析式、関係式などがプログラムとして記述され、記憶されている。例えば表面ポテンシャルモデルによるドリフト−拡散近似に基づいた式を記述したプログラム、上記ＳＯＩ−ＭＯＳＦＥＴのソース端のポテンシャルを算出する演算式を記述したプログラム、上記ＳＯＩ−ＭＯＳＦＥＴのドレイン端のポテンシャルを算出する演算式を記述したプログラム、上記ＳＯＩ−ＭＯＳＦＥＴのドレイン・ソース間電流の演算式を記述したプログラム、ＳＯＩ層の表面ポテンシャルを算出するための解析式を記述したプログラム、バルク層の表面ポテンシャルを算出するための解析式を記述したプログラム、ＳＯＩ層の裏面のポテンシャルを算出するための解析式を記述したプログラムなどが記憶されている。また、この記憶装置２３には、上記入力装置２１から入力されたデバイスパラメータやパラメータの初期値などが記憶されるとともに（予め記憶されていても良い）、演算装置２２−２による演算結果が記憶される。
【００７６】
上記のような構成において、図４のフローチャートに示すように、まず、入力装置２１からゲート酸化膜厚ｔFOX、ＳＯＩ層の厚さｔSOI、バルクの不純物濃度Ｎsub.bulk、ＳＯＩ層の不純物濃度Ｎsub.SOIなどのＳＯＩ−ＭＯＳＦＥＴ用のデバイスパラメータやモデルパラメータを入力し（ＳＴＥＰ１）、ゲート・ソース間電圧Ｖgs、ドレイン・ソース間電圧Ｖds、バルク・ソース間電圧Ｖbs、フラットバンド電圧ＶfbなどのＳＯＩ−ＭＯＳＦＥＴに印加する電圧を設定する（ＳＴＥＰ２）。
【００７７】
上記入力装置２１から入力されたＳＯＩ−ＭＯＳＦＥＴのモデルパラメータ、ＳＯＩ−ＭＯＳＦＥＴのゲート・ソース間電圧Ｖgs、ドレイン・ソース間電圧Ｖds、バルク・ソース間電圧Ｖbs及びフラットバンド電圧Ｖfbは、処理装置２２中の制御装置２２−１の制御により、記憶装置２３中に取り込まれて記憶される（ＳＴＥＰ３）。
【００７８】
上記記憶装置２３に記憶されているＳＯＩ−ＭＯＳＦＥＴのモデルパラメータ、ＳＯＩ層の表面ポテンシャルφs0.SOIを算出するための解析式を記述したプログラム、バルク層の表面ポテンシャルφs0.bulkを算出するための解析式を記述したプログラム、ＳＯＩ層の裏面のポテンシャルφb0.SOIを算出するための解析式を記述したプログラムは、上記制御装置２２−１の制御により演算装置２２−２に転送され、前述した［数１］乃至［数３３］のような関数式にしたがって初期解の導出が行われる。
【００７９】
すなわち、ＨｉＳＩＭ２の解析式を用いてＳＯＩ層の表面ポテンシャルφs0.SOIの初期解を導出し（ＳＴＥＰ４）、ＳＯＩ層がＰＤ状態にあるときのバルク層の表面ポテンシャルφs0.bulkの解析解を導出し（ＳＴＥＰ５）、ＳＯＩ層がＦＤ状態にあるときのバルク層の表面ポテンシャルφs0.bulkの解析解を導出する（ＳＴＥＰ６）。これらの初期解や解析解は、記憶装置２３に転送されて記憶される。
【００８０】
上記ＳＴＥＰ４で求めたＳＯＩ層の表面ポテンシャルφs0.SOIと上記ＳＴＥＰ５，６で求めたバルク層の表面ポテンシャルφs0.bulkの解析解を初期値として用いて、バルク層の表面ポテンシャルφs0.bulkを反復計算によって求める（ＳＴＥＰ７）。
【００８１】
その後、上記記憶装置２３に記憶されているＳＯＩ層の裏面のポテンシャルφb0.SOIを算出するための解析式を記述したプログラムにしたがって、上記ＳＴＥＰ７で求めたバルク層の表面ポテンシャルφs0.bulkを用いて、ＳＯＩ層の裏面のポテンシャルφb0.SOIを解析式で求める（ＳＴＥＰ８）。
【００８２】
このようにしてＨｉＳＩＭをＳＯＩ−ＭＯＳＦＥＴ構造をカバーできるモデルに拡張できる。これによって、ＳＯＩ−ＭＯＳＦＥＴのデバイス特性を安定且つ高精度にシミュレートできる。
【００８３】
［第２の実施形態］
上記第１の実施形態で説明したＨｉＳＩＭ−ＳＯＩによるシミュレーション方法により、ＳＯＩ−ＭＯＳＦＥＴ構造における、初期解であるＳＯＩ層の表面ポテンシャルφs0.SOI（以下φ１）と、ＳＯＩ層の裏面のポテンシャルφb0.SOI（以下φ２）と、バルク層の表面ポテンシャルφs0.bulk（以下φ３）を求めることができる。
【００８４】
以下に説明する第２の実施形態は、上記のようにして求めたポテンシャルφ１、φ２、φ３の値を初期値として利用することにより、更に精度よく、かつ多変数を高速にシミュレーションするための方法である。
【００８５】
以下、図５を参照して第２の実施形態に係るシミュレーション方法について説明する。なお、このシミュレーションは第１の実施形態と同様に汎用のコンピュータシステムで実行するものとする。
【００８６】
まず、図４に示すシミュレーションと同様に、入力装置２１からゲート酸化膜厚ｔFOX、ＳＯＩ層の厚さｔSOI、バルクの不純物濃度Ｎsub.bulk、ＳＯＩ層の不純物濃度Ｎsub.SOIなどのＳＯＩ−ＭＯＳＦＥＴ用のデバイスパラメータ、モデルパラメータ及び初期解としてのポテンシャルφ１、φ２、φ３を入力し、記憶装置２３に記憶させる（ＳＴＥＰ１１，１２）。
【００８７】
次に、計算に必要な数式、すなわちプログラムがコンピュータシステムの所定の入力装置２１から入力され、記憶装置２３に記憶される。これらは、ストアドプログラム実行型コンピュータシステムにおける所定の記憶装置としての外部記憶装置（例えば、ハードディスク）等に記憶される。このプログラムはシミュレーション実行時に、実行用記憶装置（ＲＡＭ等）にロードされ、演算装置（ＣＰＵ等）により、逐次ないし並列的に実行される（ＳＴＥＰ１３）。
【００８８】
次に、その数式について説明する。
【００８９】
ＳＯＩ層の表面ポテンシャルφ１、ＳＯＩ層の裏面のポテンシャルφ２、及びバルク層
の表面ポテンシャルφ３にはそれぞれ、例えば次式（Ａ）、（Ｂ）、（Ｃ）に例示するような解析式の関係が成り立っていると仮定する。
【００９０】
なお、式（Ａ）、（Ｂ）、（Ｃ）はこれに限定することなく、別の表現や別の解析式で表されることはいうまでもない。
【数３４】
0005504506.tif 000035
【数３５】
0005504506.tif 000036
【数３６】
0005504506.tif 000037
【００９１】
ここで、Ｖgpはゲート・ソース間の電圧からフラットバンド電圧を引いた値であり、Ｑs0.bulkはバルクの電荷量、ＱｎはＳＯＩ表面の反転電荷量、Ｑdep.SOIはＳＯＩ層の空乏電荷量、ＣBOXはＢＯＸの電荷容量、ＣFOXはゲート酸化膜の電荷容量である。また、ＣSOIはεsi／ｔSOIであり、εsiはシリコンの誘電率、ｔSOIはＳＯＩ層の厚さである。
【００９２】
上記解析式（Ａ）、（Ｂ）、（Ｃ）のｆ１、ｆ２、ｆ３を同時に０とするように、ＳＯＩ層の表面ポテンシャルφ１と、ＳＯＩ層の裏面のポテンシャルφ２と、バルク層の表面ポテンシャルφ３を決定すればよい。すなわち、３変数の連立方程式の解を得ることに帰する。そして、これらの解をコンピュータにより得る過程において、ニュートン法による３変数の反復計算をする必要がある。
【００９３】
次に、ＳＴＥＰ１４が実行される。３変数の反復計算は、ヤコビ行列Ｊ（式（Ｄ））を用いて、各表面ポテンシャルの修正差分量δφ＝（δφ１，δφ２，δφ３）Ｔ（Ｔは転置を示す）を式（Ｅ）により反復計算をさせることに他ならない。
【数３７】
0005504506.tif 000038
【数３８】
0005504506.tif 000039
【００９４】
すなわち、当該ＳＴＥＰ１４では、式（Ｅ）を、３変数の反復計算のプログラムとしてコンピュータシステムの所定の入力装置から入力してその記憶装置に記憶させる。
【００９５】
次に、ＳＯＩ層の表面ポテンシャルφ１と、ＳＯＩ層の裏面のポテンシャルφ２と、バルク層の表面ポテンシャルφ３の初期値を、コンピュータシステムの所定の入力装置から入力してその記憶装置に記憶させる。これらは、ストアドプログラム実行型コンピュータシステムでは所定の記憶装置としての外部記憶装置等に記憶され、実行時にはＲＡＭ等の実行用記憶装置にロードされる。
【００９６】
なお、ＳＴＥＰ１１とＳＴＥＰ１２の処理の順序は問わない。ＳＴＥＰ１２の後にＳＴＥＰ１１を実行することも可能である。
【００９７】
（ＳＴＥＰ１５，１６）
ＳＴＥＰ１１からＳＴＥＰ１４により、反復計算のプログラムと当該プラグラム実行時における初期値が外部記憶装置等に記憶されているので、これらを任意のタイミングで、ＲＡＭ等にロードし、それをＣＰＵ等により逐次ないし並列的に実行すればよい。ここで、実行の終了条件は、計算過程において修正差分量δφが所定の閾値に至った場合である。修正差分量δφが閾値に達していない場合、制御がＳＴＥＰ１３に移行され、上記動作が繰り返される。
【００９８】
上記動作により、初期値として取得したＳＯＩ層の表面ポテンシャルφ１と、ＳＯＩ層の裏面のポテンシャルφ２と、バルク層の表面ポテンシャルφ３に基づいて、反復計算の解である更に精度のよいＳＯＩ層の表面ポテンシャルφ１と、ＳＯＩ層の裏面のポテンシャルφ２と、バルク層の表面ポテンシャルφ３を得ることができる。
【００９９】
上記処理により得られたポテンシャルφ１、φ２、φ３  の値は、反復計算における極値に陥ることがない。なぜなら、これらの初期値において、既に相当の精度を持っているからである。
【０１００】
（ＳＴＥＰ１７）
上記ＳＴＥＰ１４において、修正差分量δφが閾値に達した場合、ポテンシャルφ１、φ２、φ３（反復計算の解）に基づきＳＯＩ−ＭＯＳＦＥＴのデバイス特性、例えば電流、容量等が求められる。デバイス特性とは、ＭＯＳＦＥＴのゲート・ソース及びドレイン端子間の電流及び容量、さらにこれら端子とバルク間の電流及び容量をいう。
【０１０１】
また、ヤコビ行列Ｊ（式（Ｄ））を導入することで、多変数（ここでは３変数を例示するが、これに限定されない）の反復計算を、コンピュータで同時に且つ高速に実行することが可能となる。この結果、コンピュータシミュレーションにおける精度の良さと高速性を両立させることができる。
【０１０２】
従って、第２の実施形態によれば、上記第１の実施形態で求めたポテンシャルの値を初期値として利用し、更に精度よく、かつ多変数を高速にシミュレートできる。
【０１０３】
図６は、二次元デバイスシミュレータ（2D-Device）モデルにおけるＳＯＩ層の表面ポテンシャル、ＳＯＩ層の裏面ポテンシャル及びバルク層の表面ポテンシャルとゲート・ソース間電圧との関係を示す特性図である。ここでは二次元デバイスシミュレータＭＥＤＩＣＩを用いてシミュレートした結果を示している。
【０１０４】
図７は、ＨｉＳＩＭ−ＳＯＩ（initial value）モデルにおけるＳＯＩ層の表面ポテンシャル、ＳＯＩ層の裏面ポテンシャル及びバルク層の表面ポテンシャルとゲート・ソース間電圧との関係を示す特性図である。また、図８は、ＨｉＳＩＭ−ＳＯＩ（Newton loop）モデルにおけるＳＯＩ層の表面ポテンシャル、ＳＯＩ層の裏面ポテンシャル及びバルク層の表面ポテンシャルとゲート・ソース間電圧との関係を示す特性図である。図６乃至図８は、バルク・ソース間電圧Ｖbsが−２Ｖの時のシミュレーション結果を示している。
【０１０５】
図９は、二次元デバイスシミュレータ（2D-Device）モデルにおいてバルク・ソース間電圧を変化させたときのＳＯＩ層の表面ポテンシャルとゲート・ソース間電圧との関係を示す特性図である。図１０は、ＨｉＳＩＭ−ＳＯＩモデルにおいてバルク・ソース間電圧を変化させたときのＳＯＩ層の表面ポテンシャルとゲート・ソース間電圧との関係を示す特性図である。図９及び図１０では、バルク・ソース間電圧Ｖbsを０．０Ｖ、−０．５Ｖ、−１．０Ｖ、−２．０Ｖに設定している。
【０１０６】
すなわち、２Ｄモデルに対するＨｉＳＩＭ−ＳＯＩの優位性又は効果は以下の通りである。２Ｄデバイスシミュレータでは、デバイス構造をメッシュで区切り、各ノードに対してポアソン方程式や電流連続式を連立させて、それらを数値的に解いている。その結果、必然的に計算量が多くなり、計算機による処理可能なノード数にも限度がある。ゆえに、２Ｄデバイスシミュレータは大規模な回路についてシミュレーションできず、実質的にトランジスタ数個程度の回路シミュレーションが限界である。また多数の連立方程式を数値的に解いているため、計算時間が長くなるといった問題がある。
【０１０７】
一方、ＨｉＳＩＭ−ＳＯＩは、デバイスをメッシュで区切らず、解析式でデバイス特性を求めるため、計算量が２Ｄデバイスシミュレータと比べて非常に少ない。そのため、大規模な回路についてのシミュレーションを実施上好ましい処理時間内で実行できる。さらに、ＨｉＳＩＭ−ＳＯＩは、デバイス１つあたりの計算時間が２Ｄデバイスシミュレータより圧倒的に速い特徴を有している。
【０１０８】
従って、上記のような構成のシミュレーション装置並びにシミュレーション方法によれば、安定且つ高精度にＳＯＩ−ＭＯＳＦＥＴのデバイス特性をシミュレートできる。また、ＭＯＳＦＥＴの構造パラメータを用いてモデルが開発されているので、構造の違いにも容易に対応できる。
【０１０９】
よって、このＭＯＳＦＥＴモデルやシミュレーション結果を、デバイス設計に反映させてＭＯＳＦＥＴにおける種々のデバイスパラメータや設定電圧を調整することにより、ＳＯＩ−ＭＯＳＦＥＴを設計及び製造できる。
【０１１０】
［第３の実施形態］
本発明は、デバイスパラメータに加えて、回路図及び回路の駆動条件を入力装置２１より入力して記憶装置２３に記憶させ、この記憶装置２３に記憶されたデータを利用して回路特性を求めることができる。
【０１１１】
図１１は、第３の実施形態を示すものであり、回路特性を求める方法を示している。
【０１１２】
図１１に示すように、先ず、入力装置２１からデバイスパラメータ、回路図及び回路の駆動条件が入力され、記憶装置２３に記憶される（ＳＴＥＰ２１）。これは記憶装置２３に記憶された回路シミュレーション用プログラム（回路シミュレータ）により行われる。
【０１１３】
次いで、回路シミュレーション用プログラムから、ＳＯＩ−ＭＯＳＦＥＴのデバイス特性をシミュレートするプログラム（ＨｉＳＩＭ−ＳＯＩ）に、デバイスパラメータ及び印加電圧が入力される（ＳＴＥＰ２２）。
【０１１４】
この後、図４及び図５に示すフローチャートに従って演算が実行され、デバイス特性が求められる（ＳＴＥＰ２３）。
【０１１５】
ＳＴＥＰ２３で求められたデバイス特性が回路シミュレーション用プログラムに供給される（ＳＴＥＰ２４）。
【０１１６】
回路シミュレーション用プログラムは、供給されたデバイス特性に基づき、回路特性をシミュレートする（ＳＴＥＰ２５）。
【０１１７】
図３に示す装置において、上記回路特性のシミュレートに関する具体的な動作は次の通りである。入力装置２１、演算装置２２−２、出力装置２４、及び記憶装置２３は制御装置２２−１により制御される。記憶装置２３は、制御装置２２−２を制御するための命令を記述したプログラム、入力装置２１から入力されたデバイスパラメータ、回路図及び回路の駆動条件を記憶する。演算装置２２−２は、記憶装置２３に記憶されたプログラムに従ってデバイスパラメータ、回路図及び回路の駆動条件のデータに基づき、回路特性をシミュレートする。出力装置２４は、演算装置２２−２により演算された回路特性を出力する。
【０１１８】
上記第３の実施形態によれば、デバイスパラメータ、回路図及び回路の駆動条件を入力し、ＳＯＩ−ＭＯＳＦＥＴのデバイス特性をシミュレートするプログラム（ＨｉＳＩＭ−ＳＯＩ）及び回路シミュレーション用プログラムを用いることにより、回路特性をシミュレートすることが可能である。したがって、回路特性を高精度且つ高速にシミュレートすることが可能である。
【０１１９】
［第４の実施形態］
本発明は、入力するデバイスパラメータを所定のアルゴリズムで変化させ、その計算結果であるデバイス特性が要求されたデバイス特性に一致したとき、計算を終了させることにより、デバイスパラメータを特定することも可能である。
【０１２０】
図１２は、第４の実施形態を示すものであり、デバイスパラメータを特定する方法を示している。
【０１２１】
図１２に示すように、先ず、入力装置２１からＳＯＩ−ＭＯＳＦＥＴ用のデバイスパラメータ、例えばゲート酸化膜厚ｔFOX、ＳＯＩ層の厚さｔSOI、バルクの不純物濃度Ｎsub.bulk、ＳＯＩ層の不純物濃度Ｎsub.SOIなどが入力され、記憶装置２３に記憶される（ＳＴＥＰ３１）。
【０１２２】
この後、図５に示すフローチャートに従ってポテンシャルφ１、φ２、φ３が算出され（ＳＴＥＰ３２）、ＳＯＩ−ＭＯＳＦＥＴのデバイス特性、例えば各端子間の電流、容量などが算出される（ＳＴＥＰ３３）。
【０１２３】
次に、上記算出されたデバイス特性が、要求されたデバイス特性に一致するかどうか判断される（ＳＴＥＰ３４）。この結果、一致しない場合、デバイスパラメータが変更され再度ＳＴＥＰ３１〜３３の処理が繰り返される。デバイスパラメータの変更は、例えばゲート酸化膜厚、ＳＯＩ層の厚さ、バルクの不純物濃度、ＳＯＩ層の不純物濃度などが変更される。
【０１２４】
また、算出されたデバイス特性と要求されたデバイス特性が一致したとき、上記計算処理が終了される（ＳＴＥＰ３５）。これにより要求されたデバイス特性に対応するデバイスパラメータを得ることができる。
【０１２５】
上記第４の実施形態によれば、デバイスパラメータを変更して高精度のポテンシャルφ１、φ２、φ３の値を算出し、この算出されたポテンシャルφ１、φ２、φ３に基づきＳＯＩ−ＭＯＳＦＥＴのデバイス特性を算出し、この算出されたデバイス特性と要求されたデバイス特性とを比較している。このため、要求されたデバイス特性に合致したＳＯＩ−ＭＯＳＦＥＴのデバイスパラメータを得ることが可能である。
【０１２６】
上述したように、本発明の一つの態様によれば、安定且つ高精度にＳＯＩ−ＭＯＳＦＥＴのデバイス特性をシミュレートできるシミュレーション方法及びシミュレーション装置が得られる。
【０１２７】
ＳＯＩ−ＭＯＳＦＥＴのデバイス構造は自由度が大きいため、本発明のシミュレーションにより構造を決定することができ、同時に回路特性の評価も可能となる。このため、開発コストを低減できる。また、ＳＯＩ−ＭＯＳＦＥＴの需要は大きく、本発明は様々の用途に向けて対応できる。
【０１２８】
尚、本発明は上記第１乃至第４の実施形態に限定されるものではなく、発明の要旨を逸脱しない範囲で種々変形することが可能である。例えば上記各実施形態は、ＳＯＩ−ＭＯＳＦＥＴモデルのみのシミュレーション方法及びシミュレーション装置を例に説明した。しかし、ｂｕｌｋ−ＭＯＳＦＥＴモデルとＳＯＩ−ＭＯＳＦＥＴモデルの基本部分は共通であるため、例えばＳＯＩ−ＭＯＳＦＥＴのみに必要なポテンシャルの計算にフラグを設定し、このフラグを切り替えることにより、ｂｕｌｋ−ＭＯＳＦＥＴとＳＯＩ−ＭＯＳＦＥＴの両方に対応できる。従って、ｂｕｌｋ−ＭＯＳＦＥＴとＳＯＩ−ＭＯＳＦＥＴが混在する回路のシミュレーションも可能である。
【０１２９】
また、上記第１乃至第４の実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば第１乃至第４の実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも一つが解決でき、発明の効果の欄で述べられている効果の少なくとも一つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【産業上の利用可能性】
【０１３０】
本発明は、ＳＯＩ−ＭＯＳＦＥＴのデバイス設計や、ＳＯＩ−ＭＯＳＦＥＴを用いた回路のシミュレーションなどに適用が可能である。
【図１】
0005504506.tif 000040
【図２】
0005504506.tif 000041
【図３】
0005504506.tif 000042
【図４】
0005504506.tif 000043
【図５】
0005504506.tif 000044
【図６】
0005504506.tif 000045
【図７】
0005504506.tif 000046
【図８】
0005504506.tif 000047
【図９】
0005504506.tif 000048
【図１０】
0005504506.tif 000049
【図１１】
0005504506.tif 000050
【図１２】
0005504506.tif 000051