(57)【特許請求の範囲】
【請求項１】
信号の信号タイミングエッジに関するタイムスタンプを決定するための方法であって、
（ａ）あるタイマクロック周期を有するタイマクロック信号を提供するステップと、
（ｂ）前記信号を直列となった複数の遅延線タップを備えたタップ付き遅延線内に入力するステップであって、前記複数の遅延線タップの各々は前記タイマクロック周期未満の遅延線タップ時間遅延だけ前記信号を遅延させている入力ステップと、
（ｃ）前記複数の遅延線タップの出力の位置に複数の遅延線タップ信号を生成するステップであって、前記遅延線タップ信号の各々は直列となった先行する遅延線タップの前記遅延線タップ時間遅延の総和だけ前記信号を遅延させた信号である生成ステップと、
（ｄ）前記信号タイミングエッジを検出するステップと、
（ｅ）前記信号タイミングエッジ後の次のクロックタイミングエッジを検出するステップと、
（ｆ）前記信号タイミングエッジの位置または前記次のクロックタイミングエッジの位置のタイマクロックサイクルカウントに対応する初期時間値を決定するステップと、
（ｇ）前記次のクロックタイミングエッジ前に生じる遅延線タップ信号タイミングエッジの数を決定することによって前記次のクロックタイミングエッジの位置の前記タップ付き遅延線の状態を決定するステップと、
（ｈ）前記信号タイミングエッジと前記次のクロックエッジの間の遅延に対応するために前記タップ付き遅延線の前記状態に基づいて部分補正時間値を決定するステップであって、前記部分補正時間値は前記次のクロックタイミングエッジの前に生じる遅延線タップ信号タイミングエッジを有するように前記複数の遅延線信号の最終の信号が遭遇する前記遅延線タップ時間遅延の前記総和に基づいて前記タイマクロック周期の１つの分数値になっている決定ステップと、
（ｉ）前記初期時間値を前記部分補正時間値だけ調整することによって前記信号タイミングエッジに関する前記タイムスタンプを決定するステップと、
を含む方法。
【請求項２】
統計的に有意な数の前記タイムスタンプにわたる前記タップ付き遅延線の前記状態の実際の発生数を決定するステップと、
前記統計的に有意な数の前記タイムスタンプにわたる前記信号の状態またはサイクルの総数と対比して前記状態の実際の発生百分率を決定するステップと、
前記遅延線タップの理想遅延線タップ時間遅延に基づいて前記状態の理想の発生百分率を決定するステップと、
前記遅延線タップの少なくとも１つの実際の遅延線タップ時間遅延を決定するために前記状態の実際の発生百分率を前記状態の理想の発生百分率と比較するステップと、をさらに含むと共に、
前記部分補正時間値はさらに、前記遅延線タップの少なくとも１つの前記実際の遅延線タップ時間遅延に基づいている、請求項１に記載の方法。
【請求項３】
前記タップ付き遅延線の前記状態は、前記複数の遅延線タップ信号のすべての信号を監視することによって決定されている、請求項１に記載の方法。
【請求項４】
前記タップ付き遅延線の前記状態は、前記複数の遅延線タップ信号の全数未満の信号を監視することによって決定されている、請求項１に記載の方法。
【請求項５】
前記複数の遅延線タップの各々は前記信号を等しい遅延線タップ時間遅延だけ遅延させている、請求項１に記載の方法。
【請求項６】
前記等しい遅延線タップ時間遅延は、前記タイマクロック周期を前記遅延線タップの数で割り算した値に等しい、請求項５に記載の方法。
【請求項７】
前記等しい遅延線タップ時間遅延は、前記タイマクロック周期を前記遅延線タップ数未満の数で割り算した値に等しい、請求項５に記載の方法。
【請求項８】
前記初期時間値は、前記信号タイミングエッジにおける前記タイマクロックサイクルカウントに前記タイマクロック周期を掛け算した値である、請求項１に記載の方法。
【請求項９】
前記初期時間値を前記部分補正時間値だけ調整する前記ステップは前記部分補正時間値と前記初期時間値を合成するステップを含む、請求項１に記載の方法。
【請求項１０】
前記初期時間値を前記部分補正時間値だけ調整する前記ステップは前記部分補正時間値を前記初期時間値から引き算するステップを含む、請求項１に記載の方法。
【請求項１１】
信号の周波数または周期の決定に使用するために前記信号の信号タイミングエッジに関するタイムスタンプを決定するための方法であって、
（ａ）１タイマクロックサイクルにわたってあるタイマクロック周期を有するタイマクロック信号を提供するステップと、
（ｂ）前記信号を直列となった複数の遅延線タップを備えたタップ付き遅延線内に入力するステップであって、前記複数の遅延線タップの各々は前記タイマクロック周期未満の遅延線タップ時間遅延だけ前記信号を遅延させている入力ステップと、
（ｃ）前記複数の遅延線タップの出力の位置に複数の遅延線タップ信号を生成するステップであって、前記遅延線タップ信号の各々は直列となった先行する遅延線タップの前記遅延線タップ時間遅延の総和だけ前記信号を遅延させた信号である生成ステップと、
（ｄ）前記信号タイミングエッジを検出するステップと、
（ｅ）遅延線タップ信号タイミングエッジ位置のタイマクロックサイクルカウントに対応する複数の遅延線タイマクロックサイクルカウントを決定するステップと、
（ｆ）前記複数の遅延線タイマクロックサイクルカウントの平均値を決定することによって前記信号タイミングエッジに関する前記タイムスタンプを決定するステップと、
を含む方法。
【請求項１２】
前記複数の遅延線タップの各々は前記信号を等しい遅延線タップ時間遅延だけ遅延させている、請求項１１に記載の方法。
【請求項１３】
前記等しい遅延線タップ時間遅延は、前記タイマクロック周期を前記遅延線タップの数で割り算した値に等しい、請求項１２に記載の方法。
【請求項１４】
前記等しい遅延線タップ時間遅延は、前記タイマクロック周期を前記遅延線タップ数未満の数で割り算した値に等しい、請求項１２に記載の方法。
【請求項１５】
前記複数の前記遅延線タイマクロックサイクルカウントは、前記遅延線タップ信号タイミングエッジにおける前記タイマクロックサイクルカウントに前記タイマクロック周期を掛け算した値である、請求項１１に記載の方法。
【請求項１６】
信号の周波数を決定するための方法であって、
（ａ）あるタイマクロック周期を有するタイマクロック信号を提供するステップと、
（ｂ）前記信号を直列となった複数の遅延線タップを備えたタップ付き遅延線内に入力するステップであって、前記複数の遅延線タップの各々は前記タイマクロック周期未満の遅延線タップ時間遅延だけ前記信号を遅延させている入力ステップと、
（ｃ）前記複数の遅延線タップの出力の位置に複数の遅延線タップ信号を生成するステップであって、前記遅延線タップ信号の各々は直列となった先行する遅延線タップの前記遅延線タップ時間遅延の総和だけ前記信号を遅延させた信号である生成ステップと、
（ｄ）第１の信号タイミングエッジを検出するステップと、
（ｅ）前記第１の信号タイミングエッジ後の次のクロックタイミングエッジを検出するステップと、
（ｆ）前記第１の信号タイミングエッジの位置または前記次のクロックタイミングエッジの位置のタイマクロックサイクルカウントに対応する第１の初期時間値を決定するステップと、
（ｇ）前記次のクロックタイミングエッジ前に生じる遅延線タップ信号タイミングエッジの数を決定することによって前記次のクロックタイミングエッジ位置の前記タップ付き遅延線の状態を決定するステップと、
（ｈ）前記第１の信号タイミングエッジと前記次のクロックエッジの間の遅延に対応するために前記タップ付き遅延線の前記状態に基づいて第１の部分補正時間値を決定するステップであって、前記第１の部分補正時間値は前記次のクロックタイミングエッジの前に生じる遅延線タップ信号タイミングエッジを有するように前記複数の遅延線信号の最終の信号が遭遇する前記遅延線タップ時間遅延の前記総和に基づいて前記タイマクロック周期の１つの分数値になっている決定ステップと、
（ｉ）前記初期時間値を前記部分補正時間値だけ調整することによって前記第１の信号タイミングエッジに関する第１のタイムスタンプを決定するステップと、
（ｊ）第２の信号タイミングエッジに関する第２のタイムスタンプを決定するためにステップ（ｄ）〜（ｉ）を反復するステップと、
（ｋ）前記第１のタイムスタンプと前記第２のタイムスタンプの間の時間間隔を決定するステップと、
（ｌ）前記時間間隔中の信号サイクル数に関する信号サイクルカウントを決定するステップと、
（ｍ）前記信号サイクルカウントを前記時間間隔で割り算することによって前記信号の周波数を決定するステップと、
を含む方法。
【請求項１７】
前記複数の遅延線タップの各々は前記信号を等しい遅延線タップ時間遅延だけ遅延させている、請求項１６に記載の方法。
【請求項１８】
前記第１の初期時間値は、前記第１の信号タイミングエッジにおける前記タイマクロックサイクルカウントに前記タイマクロック周期を掛け算した値である、請求項１６に記載の方法。
【請求項１９】
前記第１の初期時間値を前記第１の部分補正時間値だけ調整する前記ステップは前記第１の部分補正時間値と前記第１の初期時間値を合成するステップを含む、請求項１６に記載の方法。
【請求項２０】
前記第１の初期時間値を前記第１の部分補正時間値だけ調整する前記ステップは前記第１の部分補正時間値を前記第１の初期時間値から引き算するステップを含む、請求項１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全般的には信号の周波数または周期を決定するための方法に関し、またより具体的には信号のタイミングエッジに関するタイムスタンプを決定するための方法に関する。
【背景技術】
【０００２】
反復性の（すなわち、周期性の）信号の周波数（ｆ）は、当該信号に関して具体的なある時間間隔（ｔ）の間に生じるサイクルの数（Ｍ）によって規定することが可能である。信号の周波数を決定するための方法（周波数計数とも呼ぶ）には幾つかの周知の方法がある。周波数計数に関する基本的な２つのタイプは、直接計数とレシプロカル（ｒｅｃｉｐｒｏｃａｌ）計数である。
【０００３】
直接カウンタは、既知の時間間隔（例えば、１秒）の間の信号サイクル数（Ｍ）を計数する。時間間隔が１秒に等しい（ｔ＝１ｓ）場合、その周波数は毎秒のサイクル数またはサイクル数ヘルツ（Ｈｚ）の形で表現される。
【０００４】
他方レシプロカルカウンタは、信号サイクル数を計数して周波数（ｆ）を決定するのではなく、単一の信号サイクル（Ｔ＝ｔ）が完了する時間間隔（ｔ）の計測により決定可能な信号の周期（Ｔ）を決定している。信号の周期が決定されると、毎秒の信号サイクル数または信号サイクル数Ｈｚを算出するために周期の逆数（ｆ＝１／Ｔ）を求めることによって当該信号の周波数を決定することが可能である。別法として、単一の信号サイクルが完了する時間間隔の計測ではなく、既知の信号サイクル数（Ｍ）が完了する時間間隔（ｔM）を計測しこの時間間隔を信号サイクル数で割り算すること（Ｔ＝ｔM／Ｍ）によって周期を決定することも可能である。繰り返しになるが、当該信号の周波数は周期の逆数の算出（ｆ＝１／Ｔ＝Ｍ／ｔM）によって決定することが可能である。したがって、この時間間隔の決定のためにレシプロカル計数では、信号サイクルの開始及び次の信号サイクル（あるいは、別のある既知信号サイクル（例えば、信号サイクルの各１０回ごと））の開始を決定すること、並びにこれら事象の各々とタイムスタンプを関連付けすること、が必要である。
【０００５】
これらの信号サイクル開始時刻に関するタイムスタンプは、タイマクロック信号に関するクロックサイクル数のカウントを単位として（例えば、タイマクロックサイクル１００）、あるいはこのタイマクロックサイクルカウントと等価な時間を単位として（すなわち、１００ｎｓのタイマクロック周期を有するタイマクロック信号に関するタイマクロックサイクル１００は１０ｍｓ（タイマクロックサイクル１００回に１００ｎｓ／タイマクロックサイクルを掛け算した値）と等価である）提供することが可能である。このタイムスタンプがタイマクロックサイクル数を単位として提供される場合、その信号サイクル中で生じたタイマクロックサイクル数にタイマクロック周期を掛け算して時間間隔を決定することが可能である。タイムスタンプがタイマクロックサイクルカウントと等価な時間として提供される場合にはその時間間隔は、第１のタイムスタンプを第２のタイムスタンプから引き算することによって決定することが可能である。このようにタイマクロックサイクルカウントに依存していることから、従来のレシプロカルカウンタの確度はタイマクロックの速度に依存する。例えばタイマクロックが１０ＭＨｚで動作している（すなわち、タイマクロックサイクルが１００ｎｓごとに生じる）場合、そのレシプロカルカウンタの分解能は１００ｎｓである。タイマクロック速度と得られる分解能の間のこの相関について、ｔ＝０で開始した以下の例によって説明する。
【０００６】
信号サイクルの第１の信号タイミングエッジ（例えば、信号サイクルが開始される具体的なある立ち上がりエッジまたは立ち下がりエッジ）が、タイマクロックサイクルカウントが００１に等しいｔ＝９５ｎｓで検出されると仮定する。第１のタイマクロック周期の間のｔ＝０ｎｓ〜１００ｎｓ（すなわち、１００ｎｓにおいて第２のタイマクロックサイクルが生じるまで）ではタイマクロックサイクルカウントが００１に等しいため、この第１のタイマクロック周期中のどこで第１の信号タイミングエッジが検出されるかによらず、タイマクロックサイクルカウントは００１に等しくなる。ここで、タイマクロックサイクルカウントが００５に等しい時刻＝４０５ｎｓにおいて第２の信号タイミングエッジが検出されるものと仮定する。ここでもタイマクロックサイクルカウントは第５のタイマクロック周期中のｔ＝４００ｎｓ〜５００ｎｓでは００５に等しいため、信号の第２の信号タイミングエッジがこのこの第５のタイマクロック周期中のいつ検出されるかによらず、そのタイマカウンタは００５に等しいことになる。したがってこの例では、レシプロカルカウンタは第１及び第２の信号タイミングエッジに対してタイマカウントまたはタイマカウントと等価な時間を用いてタイムスタンプを付与している（すなわち、００１のタイマカウントは１００ｎｓの時間と等価でありかつ００５のタイマカウントは５００ｎｓの時間と等価である）。
【０００７】
信号のこの単一サイクルに関する時間間隔（すなわち、周期（Ｔ））を決定するために、第１のタイムスタンプ（１００ｎｓすなわちタイマクロックサイクル００１）を第２のタイムスタンプ（５００ｎｓすなわちタイマクロックサイクル００５）から引き算して４００ｎｓの時間間隔が提供される。単一の信号サイクルに関するこの時間間隔は２．５ＭＨｚの周波数と等価である。しかしこの例で示したように、信号サイクルに関する実際の時間間隔（９５ｎｓから４０５ｎｓまで）は４００ｎｓではなく３１０ｎｓだけであり、決定した時間間隔（４００ｎｓ＝２．５０ＭＨｚ）と実際の時間間隔（３１０ｎｓ＝３．２３ＭＨｚ）の間に９０ｎｓの誤差が現れる。
【０００８】
この誤差は、タイマクロック周期を短縮させかつ分解能を向上させるようなより高速のタイマクロックの使用によって低減させることが可能である。例えばタイマクロックが１０ＭＨｚではなく２０ＭＨｚで動作していた場合（すなわち、各タイマクロックサイクルの有する周期が１００ｎｓではなく５０ｎｓである場合）、第１の信号タイミングエッジはタイマクロックサイクルカウントが１００ｎｓの時点と等価な００２（第２のタイマクロックサイクル）に等しいｔ＝９５ｎｓにおいて検出されており、一方第２の信号タイミングエッジは、タイマクロックサイクルカウントが４５０ｎｓの時点と等価な００９に等しい時刻＝４０５ｎｓのおいて検出されている。これによって、（７タイマクロックサイクルにタイマクロック周期（すなわち、５０ｎｓ）を掛け算した値である）３５０ｎｓの決定時間間隔が提供されることになり、これにより決定した時間間隔（３５０ｎｓ＝２．８６ＭＨｚ）と実際の時間間隔（３１０ｎｓ＝３．２３ＭＨｚ）の間の誤差が低減されることになる。
【０００９】
タイマクロックの速度を上昇させることによりレシプロカルカウンタの分解能は向上するが、これによりシステムの電力消費及び生じる発熱も増大する。電池駆動を必要としたり追加の熱を有効に放散できないようなシステムでは、タイマクロック速度のこうした上昇は選択肢とならないことがある。さらに、タイマクロック速度が大幅に上昇するとこのより速い速度で動作する機能を補完的な電子回路に有させる必要があり、このことはシステムのコストを増大させる可能性がある。
【００１０】
レシプロカルカウンタの分解能を向上させるようにタイマクロックの速度を上昇させることは欠点があることから、遅延線を使用して必ずしもタイマクロックの速度の上昇を伴うことなくシステム分解能を向上させるような別のシステムが追求されてきた。しかしこれらのシステムではその遅延線は、計測を受ける信号と比べてかなり大きな速度で動作するのが典型的であるようなタイマクロックに取り付けられている。したがって、これらの遅延線システムではタイマクロック速度の上昇により要求されることになる電力消費の上昇を若干は低減するものの、タイマクロック速度で動作するデバイス数の増加が必要であるため電力消費、発熱及びコストが依然として増大することになる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】米国特許第５２７０６６６号
【発明の概要】
【発明が解決しようとする課題】
【００１２】
タイマクロック速度や電力消費の大幅な増大を必要とせずにレシプロカルカウンタの分解能を大幅に向上させることが有利となる。
【課題を解決するための手段】
【００１３】
信号の周波数を決定するために例えばレシプロカルカウンタにおいて信号タイミングエッジに関するタイムスタンプを決定するための方法であって、信号をタップ付き遅延線に入力するステップと、遅延線タップの各々の出力位置に複数の遅延線タップ信号を生成するステップと、を含む方法を開示する。一実施形態では、信号タイミングエッジを検出すると共に、信号タイミングエッジまたは次のクロックタイミングエッジの位置のタイマクロックサイクルカウントに対応する初期時間値を決定した後で、遅延線タップ信号が監視され、信号タイミングエッジと次のクロックタイミングエッジの間の遅延に対応するようにタイムスタンプを決定するために初期値に対して実施すべき部分補正時間値調整が決定される。別の実施形態では、信号タイミングエッジを検出した後に、遅延線タップ信号タイミングエッジ位置のタイマクロックサイクルカウントに対応する複数の遅延線タイマクロックサイクルカウントの平均値を用いてタイムスタンプが決定される。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施形態による遅延線ラッチを用いた５段式レシプロカルカウンタのブロック図である。
【図２】本発明の別の実施形態による遅延線ラッチを用いた４段式レシプロカルカウンタのブロック図である。
【図３】例示的なタイミング図である。
【図４】本発明の別の実施形態による複数のタイマカウンタキャプチャレジスタを用いた４段式レシプロカルカウンタのブロック図である。
【発明を実施するための形態】
【００１５】
非同期信号２００の周波数（ｆ）または周期（ＴS）を決定するための方法を開示する。本発明のこれらの実施形態の各々では、信号タイミングエッジに関するより正確なタイムスタンプ（ＴＳ）を決定するためのより高い分解能を提供するためにレシプロカルカウンタを使用している。
【００１６】
図１及び２は、その各遅延線タップ（すなわち、第１の遅延線タップ１１、第２の遅延線タップ１２、第３の遅延線タップ１３、第４の遅延線タップ１４及び第５の遅延線タップ１５）を直列にしてタイマクロック周期（ＴC）未満の遅延線タップ時間遅延（例えば、各々の時間遅延が等しい場合や各々の時間遅延が異なる場合がある）だけ信号２００を遅延させているような多段構成タップ付き遅延線１０を有する遅延線ラッチ２０を用いた本発明の実施に使用可能なレシプロカルカウンタ１、２のブロック図を表している。レシプロカルカウンタ１、２は、信号２００の周波数（ｆ）または周期（ＴS）を決定するための分解能をタイマクロック信号３００により提供される分解能に対して、遅延線タップの数（Ｎ）及びタップ付き遅延線１０の状態（Ｓ）に応じて係数（Ｒ）だけ改善することが可能である（これについて立証する）。
【００１７】
例えば、分解能が１００ｎｓで１０ＭＨｚのタイマクロック速度を有する従来のレシプロカルカウンタの分解能を所望の分解能改善係数５（Ｆ＝５）だけ改善する（すなわち、分解能が２０ｎｓで５０ＭＨｚのタイマクロック速度を有する従来のレシプロカルカウンタと同等とする）ためには、図１にあるような５つの遅延線タップ（Ｎ＝Ｆ）を直列にして有するタップ付き遅延線１０、あるいは図２にあるような直列にした少なくとも４つの遅延線タップ（Ｎ＝Ｆ−１）を提供することが可能である。各遅延に関する遅延線タップ時間遅延（ｔD）は、多段構成タップ付き遅延線１０に沿って遅延線タップ時間遅延を提供するようにタイマクロック周期（ＴC）の整数約数である所望の分解能改善係数（ｔD＝ＴC／Ｆ）でタイマクロック信号３００の周期（ＴC）を割り算した値と等しくすることが可能である。所望の分解能改善係数が５の１０ＭＨｚタイマクロック信号（ＴC＝１００ｎｓ）の例を用いると、それぞれの遅延線タップ時間遅延（ｔD）は２０ｎｓとなる。別法では、各遅延ごとの遅延線タップ時間遅延（ｔD）を必ずしもタイマクロック周期（ＴC）と等しくしたりその整数約数とする必要はないが、その代わりにこれをタイマクロック周期（ＴC）に関する何らかの別の既知の細分値（ｓｕｂｄｉｖｉｓｉｏｎ）とすることが可能である。段数や状態の数が異なる、また遅延線タップ時間遅延が異なるような実施形態も使用可能であると共にこれらも本発明の趣旨及び精神の域内にあることは当業者であれば理解されよう。
【００１８】
再度図１を参照するとレシプロカルカウンタ１は５段式タップ付き遅延線１０（Ｎ＝５）を有しており、一方図２のレシプロカルカウンタ２は４段式タップ付き遅延線１０（Ｎ＝４）を有する。レシプロカルカウンタ１、２の各々では、直列となった遅延線タップの各々が遅延線タップ時間遅延（例えば、等しい時間遅延）だけ信号を遅延させながらタップ付き遅延線１０の入力の位置で信号２００を受け取っている。したがって図３の例示的なタイミング図に示したように遅延線タップの各々の出力は、直列となった先行する遅延線タップの遅延線タップ時間遅延の総和だけ信号２００を時間的に遅延させた信号となる（例えば、第２の遅延線タップ信号２１２は２つの遅延線タップ時間遅延１１、１２だけ遅延を受けており、また第３の遅延線タップ信号２１３は３つの遅延線タップ時間遅延１１、１２、１３だけ遅延を受けている）。遅延線タップの各々の出力は、タップ付き遅延線１０の状態（Ｓ）を提供する遅延線ラッチ２０に接続されている。
【００１９】
信号２００は、タップ付き遅延線１０の入力により受け取られる以外に、図３の例示的なタイミング図に示すようなタイマクロック信号３００からのタイマクロックサイクル数を連続して計数する（例えば、第１のタイマクロックサイクル（１００）、第２のタイマクロックサイクル（１０１）、その他を計数する）タイマカウンタキャプチャレジスタ３０にも接続されている。タイマカウンタキャプチャレジスタ３０はまた、信号サイクルの開始を示す信号タイミングエッジ２０１（例えば、信号２００の立ち上がりエッジ）を検出するために信号２００を連続的に監視している。図示した実施形態では信号タイミングエッジ２０１として信号２００の立ち上がりエッジを（またクロックタイミングエッジ３０２としてはタイマクロック信号３００の立ち上がりエッジを）検出しているが、多種多様な信号タイミングエッジ（例えば、立ち下がりエッジ）の検出も本発明の趣旨及び精神の域内にあることは当業者であれば理解されよう。動作時において信号タイミングエッジ２０１の検出によって、タイマカウンタキャプチャレジスタ３０内のタイマクロックの目下のタイマクロックサイクルカウント（ＣS）の取り込みが始動される。図３の例示的なタイミング図に示したように信号タイミングエッジ２０１は、タイマカウンタキャプチャレジスタ３０内のタイマクロックサイクルカウント（ＣS）が１００である時刻ｔSEにおいて検出される。しかし信号タイミングエッジ２０１に関するタイマクロックサイクルカウント（ＣS）が実際に取り込まれタイマカウンタキャプチャレジスタ３０により出力可能となるのは、時刻ｔCE（信号タイミングエッジ２０１のすぐ後に来るタイマクロックサイクルの始まりを標識付けするタイマクロック信号３００の次のクロックタイミングエッジ３０２の検出）に至ってからである。
【００２０】
さらに時刻ｔCEにおいて次のクロックタイミングエッジ３０２上で、遅延線ラッチ２０の取り込みがあり、またこれにより遅延線タップの出力により提供されるタップ付き遅延線１０の状態（Ｓ）の出力が可能である。例えば図３の例示的なタイミング図では、時刻ｔCEの次のクロックタイミングエッジ３０２において、遅延線ラッチ２０の状態は１００００である（すなわち、第１の遅延１１からの第１の遅延線タップ信号２１１がｈｉｇｈ（Ｄ1＝１）であり、一方残りの４つの遅延線タップ信号の状態はｌｏｗ（Ｄ2＝Ｄ3＝Ｄ4＝Ｄ5＝０）である）。図３に示すように、第１の遅延線タップ信号２１１は第１の遅延線タップ信号タイミングエッジ２２１（この例ではすなわち、立ち上がりエッジ）が次のクロックタイミングエッジ３０２の前に生じているためｈｉｇｈ（Ｄ1＝１）である一方、残りの遅延線タップ信号はこれらの遅延線タップ信号タイミングエッジが次のクロックタイミングエッジ３０２の後に生じているためにｌｏｗである。遅延線ラッチ２０の状態（Ｓ）を監視することによってタイマクロックサイクルカウント（ＣS）またはタイマクロックサイクルカウント（ＣS）と等価な時間（これらはいずれも、用語「対応する（ｃｏｒｒｅｓｐｏｎｄ）」や「対応した（ｃｏｒｒｅｓｐｏｎｄｉｎｇ）」を本明細書で使用する意味においてタイマクロックサイクルカウント（ＣS）またはクロックサイクル「に対応する」）に対して部分補正時間値を適用し、これにより時刻ｔSEにおける信号タイミングエッジ２０１の検出と時刻ｔCEのタイマクロック信号３００の次のクロックタイミングエッジ３０２におけるタイマクロックサイクルカウント（ＣS）の実際の取り込みとの間の遅延に対応することが可能となる（これについて立証する）。レシプロカルカウンタ１、２の分解能を改善するのはこれらの部分補正時間値である。
【００２１】
再度図１を参照するとレシプロカルカウンタ１は、５段式タップ付き遅延線１０（Ｎ＝５）を有し、遅延線ラッチ２０に関する少なくとも６つの可能な状態（Ｓ＝Ｎ＋１）を提供している。ここでも個々の遅延線タップ時間遅延がｔD＝２０ｎｓ（分解能改善係数Ｆ＝５を提供するようにタイマクロック周期（ＴC）の５分の１すなわちタイマクロックサイクルの０．２０）である１０ＭＨｚタイマクロック信号３００を有する（すなわち、タイマクロック周期（ＴC）が１００ｎｓの）システムの例を用いると、遅延線ラッチ２０の状態（Ｓ）と、時刻ｔSEにおける信号タイミングエッジ２０１の検出と時刻ｔCEのタイマクロック信号３００の次のクロックタイミングエッジ３０２におけるタイマクロックサイクルカウント（ＣS）の実際の取り込みの間の遅延レンジと、の相関を下記の表１によって示している。
【００２２】
【表１】
0005571688.tif 000002
再度図３の例示的なタイミング図を参照すると、時刻ｔCEにおける遅延線ラッチ２０の状態は１００００である（すなわち、第１の遅延１１からの第１の遅延線タップ信号２１１がｈｉｇｈ（Ｄ1＝１）である一方、残りの４つの遅延線タップ信号の状態はｌｏｗ（Ｄ2＝Ｄ3＝Ｄ4＝Ｄ5＝０）である）。表１のようにこの状態（Ｓ２）は、時刻ｔCEのタイマクロック信号３００の次のクロックタイミングエッジ３０２におけるタイマクロックサイクルカウント（ＣS＝１００）の取り込み前に時刻ｔSEにおける信号タイミングエッジ２０１が１〜２のタップ遅延（ｔD）（すなわちこの例では、タイマクロックサイクルの０．２０〜０．４０または２０〜４０ｎｓ）を発生させたことを示している。タイマクロックサイクル１００のこの初期時間値すなわち１０ｍｓ（すなわち、ＣS＝１００のタイマクロックサイクルカウントでは、その等価時間はタイマクロック周期（ＴC＝１００ｎｓ）の１００倍）のみに基づく信号タイミングエッジタイムスタンプではなく、この初期時間値を遅延レンジに基づいて部分補正時間値だけ調整すべきである。例えば有するタイマクロック周期（ＴC）が１００ｎｓの例において遅延レンジがタイマクロックサイクルの０．２０〜０．４０すなわち２０〜４０ｎｓであれば、追加される部分補正時間値はタイマクロックサイクルの０．６０〜０．８０すなわち６０〜８０ｎｓ（すなわち、１．００タイマクロックサイクルから（タイマクロックサイクルの）遅延レンジを引いた値、またはタイマクロック周期（ＴC）から時間遅延レンジを引いた値）のレンジ内なる可能性がある。したがって、タイマカウンタキャプチャレジスタ３０の出力（例えば、タイマクロックサイクル１００または１０ｍｓ）に対応する初期時間値と、遅延線ラッチ２０の出力（すなわち、状態（Ｓ））（例えば、タイマクロックサイクルの０．８０すなわち８０ｎｓ）に基づいて提供される部分補正時間値とを合成し（例えば、加え合わせ）、信号タイミングエッジ２０１の実際の時間（例えば、１００．８０タイマクロックサイクルすなわち１０．０８０ｍｓ）に関するより正確な信号タイミングエッジタイムスタンプ（ＴＳ）を提供することが可能である。
【００２３】
別の実施形態では、時刻ｔCEのタイマクロック信号３００の次のクロックタイミングエッジ３０２におけるタイマクロックサイクルカウント（ＣS）の実際の取り込みによって、次のタイマクロックサイクルカウント（ＣS）（すなわち、１０１）を取り込んだ後、遅延レンジを引き算することが可能である。部分補正時間値が異なる実施形態やこれらの部分補正時間値を適用する方法が異なる実施形態も本発明の趣旨及び精神の域内にあることは当業者であれば理解されよう。
【００２４】
一実施形態ではこの部分補正時間値は、ある状態（Ｓ）を表１と同様の部分補正時間値と相関させるように設計された現場プログラム可能ゲートアレイ（ＦＰＧＡ）によって生成することが可能である。タイムスタンプ（ＴＳ）を生成するためのタイマクロックサイクルカウント（ＣS）に対応する初期時間値の部分補正時間値との合成に関してはこれを例えば、単一の２進タイムスタンプ値を提供するための優先論理を用いたソフトウェアまたはハードウェアにより実施すること、特にタイマクロック周期（ＴC）を２進倍数（例えば、４、８、１６、その他）で割り算するタップ付き遅延線１０を用いたレシプロカルカウンタによって実施することが可能である。これらの部分補正時間値の生成や合成に使用するソフトウェア法やハードウェアが異なる実施形態も本発明の趣旨及び精神の域内にあることは当業者であれば理解されよう。
【００２５】
信号タイミングエッジ２０１に関するタイムスタンプ（ＴＳ1）を決定し終えた後、本処理は後続の信号タイミングエッジに関するタイムスタンプ（ＴＳX）の決定を反復することが可能である。タイムスタンプを付与する後続の信号タイミングエッジは例えば、次の（すなわち、第２の）信号タイミングエッジとすること、別のある既知の信号数またはタイマクロックサイクル数経過後に検出される信号タイミングエッジとすること、あるいは既知の時間量後に検出される信号タイミングエッジとすること、が可能である。さらに信号タイミングエッジのすべてに対して、信号２００の周波数（ｆ）による影響をより受けにくい計測比率を維持するように周期的なある比率で選択したタイムスタンプ値を用いてタイムスタンプを付与することが可能である。例えば次の（すなわち、第２の）信号タイミングエッジに関するタイムスタンプ（ＴＳ2）が決定される場合、２つのタイムスタンプ同士の差（ＴＳ2−ＴＳ1）によって単一の信号サイクル（Ｍ＝１）にわたって計測したときの信号２００の周期（ＴS）が提供され、これにより次いでこの周期の逆数をとること（ｆ＝１／ＴS）によって周波数（ｆ）が提供される。別法として、平均周期または平均周波数を提供するために（単一の信号サイクルだけではなく）多くの信号サイクル数にわたる計測を希望する場合、本発明の一実施形態では、信号カウンタキャプチャレジスタを用いて信号サイクルカウント（ＭX）に対して当該信号サイクルに関するタイムスタンプ（ＴＳX）を（例えば、信号タイミングエッジによってトリガして）提供しこれを関連付けすることが可能である。この実施形態では、信号２００の周波数（ｆ）はタイムスタンプの間の信号サイクル数（ＭX−Ｍ1）をタイムスタンプ同士の時間間隔（ＴX−Ｔ1）で割り算することによって決定することが可能である一方、信号２００の周期（ＴＳ）はこの逆数（すなわち、タイムスタンプ同士の時間間隔（ＴX−Ｔ1）をタイムスタンプ間の信号サイクル数（ＭX−Ｍ1）で割り算した値）となる。
【００２６】
再度表１を（より具体的には状態Ｓ６を）参照すると、第５の遅延線タップ１５を設けることにより有効となったこの最終の状態は、レシプロカルカウンタ１の計測によるタイムスタンプ遅延が１タイマクロック周期（ＴC＝１００ｎｓ）より大きい場合にだけ発生しており、遅延線タップの公差や誤差のためにタップ付き遅延線１０が提供する総遅延が１タイマクロック周期未満でなければ発生しないことに留意すべきである。したがって多くの用途について、図２に示すようにこの最終の遅延線タップ１５（及び、状態Ｓ６）を省略することが可能である。換言すると、従来のレシプロカルカウンタの分解能を所望の分解能改善係数５（Ｆ＝５）だけ改善するためには、（図１にあるような５つの遅延線タップではなく）図２にあるような有する遅延線タップは４つ（Ｎ＝Ｆ−１）だけであるが依然として少なくとも５つの可能な状態（Ｓ）を提供しているタップ付き遅延線１０もまた、各遅延に関する遅延線タップ時間遅延（ｔD）が（図１にあるような）タイマクロック周期（ＴC）を５で割った値に等しくして提供することが可能である。
【００２７】
本発明を伴って使用される実施形態のタップ付き遅延線１０がタイマクロック周期（ＴＣ）を所望の分解能改善係数で割り算した値（ｔD＝ＴC／Ｆ）に等しい同一の遅延線タップ時間遅延（ｔD）を備えた遅延線タップを含むものと仮定すると、表１に示した遅延線ラッチ２０に関する可能な異なる状態（Ｓ１〜Ｓ５）は統計的に有意な数のタイムスタンプにわたって等しい確率（すなわち、２０％（または０．２０））で発生するはずである。しかし、個々の遅延線タップに関する実際の時間遅延が理想の遅延線タップ時間遅延から変動すると、様々な状態に関する実際の発生は変化する可能性がある。状態の１つまたは幾つかの実際の発生のカウントをこれらの状態の発生に関する理想確率と比較することによれば、個々の遅延線タップにより導入される実際の遅延線タップ時間遅延に関する情報を提供することが可能であり、これを用いて部分補正時間値を修正することが可能である（これについて立証する）。これらの実際の遅延線タップ時間遅延に関する知見を調節可能なタップ付き遅延線と一緒に用いることによってさらに、あらゆる遅延線タップ時間遅延誤差を補正し理想確率を回復することが可能である。
【００２８】
最終の状態（Ｓ５）が実際に生じる相対百分率を理想の等しい確率２０％と比較して決定するために最終の状態（Ｓ５）の発生数を統計的に有意な数のタイムスタンプにわたる総信号サイクル数（Ｍ）と一緒に計数するような図２に開示した実施形態に関連する一例を考察することにする。図３の例示的なタイミング図及び表１から理解できるように、状態Ｓ５の発生は、遅延線ラッチ２０の取り込み及びタップ付き遅延線１０の状態（Ｓ）が出力可能な時刻ｔCEのクロックタイミングエッジ３０２前に、第１の遅延線タップ１１から第４の遅延線タップ１４までにより生じた累積の遅延線タップ時間遅延が第４の遅延線タップ信号２１４をｈｉｇｈ状態に至らせるかどうかによって決定される。累積の遅延線タップ時間遅延が短くなると、第４の遅延線タップ信号２１４が時刻ｔCEのクロックタイミングエッジ３０２前にｈｉｇｈ状態に至る（すなわち、第４の遅延線タップ信号タイミングエッジが次のクロックタイミングエッジ３０２前に生じる）確率がより高くなり、したがって状態Ｓ５の発生数が増加する。例えば、最終の状態（Ｓ５）の発生比率が２８％である（すなわち、２０％理想と比べて増大する）と分かった場合、第１の遅延線タップ１１から第４の遅延線タップ１４によって生じる累積の遅延線タップ時間遅延は理想より短く（すなわち、８０ｎｓより短く）、概ね１０％（すなわち、最終段における４０％の総誤差を４つの遅延線タップで割り算した値）の平均値を有する理想より時間遅延が短い（すなわち、２０ｎｓではなく１８ｎｓ）各遅延線タップ１１１、１１２、１１３、１１４では累積の遅延線タップ時間遅延が７２ｎｓとなる。遅延線タップ内のこの近似誤差１０％を知ることによって、表２に示すような部分補正時間値を適用するための理想レンジの修正が可能となる。
【００２９】
【表２】
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例えば実際の遅延線タップ時間遅延のこれらの推定値が与えられた場合に、状態Ｓ３に関する細分（ｆａｃｔｉｏｎａｌ）補正は、（４０〜６０ｎｓの理想レンジではなく）既知の遅延レンジである３６〜５４ｎｓに基づいて選択すべきである。
【００３０】
状態（Ｓ１〜Ｓ５）のすべてに関する発生の相対百分率を理想の等しい確率２０％と比較して決定するためにこれらの状態のすべての発生数を統計的に有意な数のタイムスタンプにわたって計数するような図２に開示した実施形態に関連する別の例を考察することにする。図３の例示的なタイミング図及び表１から理解できるように、これらの状態の各々の発生は、遅延線ラッチ２０の取り込み及びタップ付き遅延線１０の状態（Ｓ）が出力可能な時刻ｔCEのクロックタイミングエッジ３０２前に、先行する遅延線タップにより生じた累積の遅延線タップ時間遅延が遅延線タップ信号をｈｉｇｈ状態に至らせるかどうかによって決定される。累積の遅延線タップ時間遅延が短くなると、具体的なあるタップ信号がｈｉｇｈ状態に至る確率がより高くなり、したがって当該状態の発生数が増加する。第１の２つの状態（Ｓ１、Ｓ２）に関する実際の発生が（理想の２０％ではなく）１８％の時間生じており、第３及び第４の状態（Ｓ３、Ｓ４）が２０％の時間（理想）生じており、かつ第５の状態が（理想の２０％ではなく）２４％の時間生じているような図２に開示した実施形態に関連する下記の表３の例を考察することにする。
【００３１】
【表３】
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第１の状態（Ｓ１）に関する実際の発生が理想からの１０％低下を示す１８％であった場合、第１の遅延線タップ１１に関する実際の遅延線タップ時間遅延は理想の２０ｎｓではなく実際には１８ｎｓまで短縮されると推定することができる。同様に、第２の遅延線タップ１２に関する実際の遅延線タップ時間遅延は理想の２０ｎｓではなく実際には１８ｎｓまで短縮されると推定することができる。これらの遅延線タップ時間遅延の各々は理想未満であるため、Ｓ１及びＳ２に関連するこれらの遅延段において信号タイミングエッジ２０１が生じる確率はより低い。他方、第１の４つの遅延線タップ１１１、１１２、１１３及び１１４によって導入される総遅延線タップ時間遅延は（理想の８０ｎｓではなく）７６ｎｓであるため、第４の遅延線タップ信号２１４が時刻ｔCEのクロックタイミングエッジ３０２前にｈｉｇｈ状態に至る確率はより高く、したがって状態Ｓ５の発生数が増加する。遅延線タップ内のこれらの近似誤差を知ることによって、理想の遅延線タップ時間遅延と見なされるタイマクロックサイクルカウント（ＣS）の初期値に対して部分補正時間値を適用するための理想レンジの修正が可能となる。例えば、これらの実際の遅延線タップ時間遅延の推定値が与えられると、（理想レンジの４０〜６０ｎｓではなく）３６〜５６ｎｓの既知の遅延レンジに基づいて状態Ｓ３に対する細分補正が選択されることになる。
【００３２】
図４を参照するとさらに別の実施形態では、図１及び２で使用したような遅延線ラッチ２０を用いずに、遅延線タップ信号２１１、２１２、２１３、２１４、２１５に対する複数の単独の遅延線タップタイマカウンタキャプチャレジスタ４１、４２、４３、４４、４５を用いて、遅延線タップ信号２１１、２１２、２１３、２１４、２１５のそれぞれの遅延線タップ信号タイミングエッジ２２１、２２２、２２３、２２４、２２５において遅延線タイマクロックサイクルカウント（Ｃ1、Ｃ2、Ｃ3、Ｃ4、Ｃ5）を取り込んでいる。単独式と連結式の両方のカウンタキャプチャレジスタを備えた実施形態も本発明の趣旨及び精神の域内にあることは当業者であれば理解されよう。図３の例示的なタイミング図に示したように、遅延線タップ信号２１１、２１２、２１３、２１４、２２５の遅延線タップ信号タイミングエッジ２２１、２２２、２２３、２２４、２２５が異なるタイマクロックサイクル（例えば、１００及び１０１）にある場合に、取り込まれる遅延線タイマクロックサイクルカウント（Ｃ1、Ｃ2、Ｃ3、Ｃ4、Ｃ5）は異なることになる。５つの遅延線タイマクロックサイクルカウント（Ｃ1〜Ｃ5）は、最終の遅延線タップタイマカウンタキャプチャレジスタ４５がそのタイマカウント（Ｃ5）を取り込み遅延線タップタイマカウンタキャプチャレジスタ４１、４２、４３、４４、４５のすべてにより目下または直前のタイマクロックサイクル上の遅延線タイマクロックサイクルカウント（Ｃ1〜Ｃ5）を取り込み終えたことが確認された後で検査される。例えばタイマクロックサイクルカウントが１００（ＣS＝１００）のときに生じる信号タイミングエッジ２０１を有する信号２００に関して、次の表４によってタップ付き遅延線１０の起こり得る状態（Ｓ）と関連する遅延線タイマクロックサイクルカウント（Ｃ1〜Ｃ5）とを５つの遅延線タイマクロックサイクルカウントの平均値に基づいたタイムスタンプ（ＴＳ）と一緒に表している。
【００３３】
【表４】
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表４に示したようにタイムスタンプ（ＴＳ）は遅延線タイマクロックサイクルカウントの平均値に基づいて補正されているため、部分補正時間値を適用する必要がない。したがって、図３の例示的なタイミング図がＳ２状態になる場合には、信号タイミングエッジ２０１に関するタイムスタンプは１００．８０のタイマクロックサイクルとなる。別の実施形態では、タイマクロックサイクルを単位としてタイムスタンプを提供するのではなく、タイムスタンプ及び遅延線タイマクロックサイクルカウント（Ｃ1〜Ｃ5）をタイマクロックサイクルと等価な時間を単位として提供している（例えば、５０４タイマクロックサイクルのタイマカウント総和は平均値１０．０８０ｍｓにおいて５０．４ｍｓの時間総和と等価である）。
【００３４】
本発明の開示した実施形態では、簡易の無符号演算（ｕｎｓｉｇｎｅｄ  ａｒｉｔｈｍｅｔｉｃ）を用いてロールオーバーやオーバーフローによらずにタイムスタンプ（ＴＳ）と信号サイクルカウント（Ｍ）の間の差を決定可能であるため、タイマカウンタキャプチャレジスタ３０や信号カウンタキャプチャレジスタをいずれもリセットあるいはリセット停止する必要がない。しかしそのカウンタは、タイムスタンプ（ＴＳ）同士や信号サイクルカウント（Ｍ）同士の完全なラップアラウンドを回避するように十分に大きくしなければならない。
【００３５】
例証したように、本発明の方法は、タイマクロック速度を増大させることなくシステムの電力消費、複雑性及びコストの上昇を回避しながら、従来のレシプロカルカウンタのタイマクロック信号３００により提供可能な分解能と比べてより大きな分解能で信号２００の周波数（ｆ）または周期（ＴS）を決定するための信号タイミングエッジに関するタイムスタンプ（ＴＳ）を提供する。
【００３６】
この記載では、本発明（最適の形態を含む）を開示するため、並びに当業者による本発明の製作及び使用を可能にするために例を使用している。本発明の特許性のある範囲は本特許請求の範囲によって規定していると共に、当業者により行われる別の例を含むことができる。こうした別の例は、本特許請求の範囲の文字表記と異ならない構造要素を有する場合や、本特許請求の範囲の文字表記と実質的に差がない等価的な構造要素を有する場合があるが、本特許請求の範囲の域内にあるように意図したものである。
【符号の説明】
【００３７】
１  レシプロカルカウンタ
２  レシプロカルカウンタ
１０  多段構成タップ付き遅延線
１１  第１の遅延線タップ
１２  第２の遅延線タップ
１３  第３の遅延線タップ
１４  第４の遅延線タップ
１５  第５の遅延線タップ
２０  遅延線ラッチ
３０  タイマカウンタキャプチャレジスタ
４１  遅延線タップタイマカウンタキャプチャレジスタ
４２  遅延線タップタイマカウンタキャプチャレジスタ
４３  遅延線タップタイマカウンタキャプチャレジスタ
４４  遅延線タップタイマカウンタキャプチャレジスタ
４５  遅延線タップタイマカウンタキャプチャレジスタ
２００  信号
２０１  信号タイミングエッジ
２１１  遅延線タップ信号
２１２  遅延線タップ信号
２１３  遅延線タップ信号
２１４  遅延線タップ信号
２１５  遅延線タップ信号
２２１  遅延線タップ信号タイミングエッジ
２２２  遅延線タップ信号タイミングエッジ
２２３  遅延線タップ信号タイミングエッジ
２２４  遅延線タップ信号タイミングエッジ
２２５  遅延線タップ信号タイミングエッジ
３００  タイマクロック信号
３０２  クロックタイミングエッジ
【図１】
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【図２】
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【図３】
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【図４】
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