(57)【特許請求の範囲】
【請求項１】
複数のゲート線と複数のデータ線との各交差部に、それぞれ液晶表示素子を備えた画素が複数配置された画素部と、
Ｄ／Ａ変換用データとＤ／Ａ変換用クロックとに基づいて、最小階調値のレベル及び最大階調値のレベルの一方から他方へ１水平走査期間内でレベルが単調的に変化する周期的な傾斜波であるランプ信号を生成するランプ信号生成手段と、
供給される外部カウンタ・コンパレータ用クロックを互いに異なる複数の時間遅延して複数の遅延クロックを並列に出力する遅延回路手段と、
前記遅延回路手段から並列に出力される前記複数の遅延クロックのうち、第１の選択信号により選択した前記遅延クロックをカウンタ用クロックとして出力し、第２の選択信号により選択した前記遅延クロックを前記Ｄ／Ａ変換用クロックとして出力するデータ選択手段と、
前記データ選択手段から出力された前記カウンタ用クロックを計数して１水平走査期間内で基準階調値を示す値が単調的に変化する周期的なカウンタ値を生成し、その周期的なカウンタ値を前記Ｄ／Ａ変換用データとして前記ランプ信号生成手段へ出力する計数手段と、
前記ゲート線に接続された前記画素部内の１ラインの各画素のそれぞれに対応して設けられており、表示するデジタル画像データの１ラインの各画素の画素値と、前記計数手段により生成された前記周期的なカウンタ値とを画素単位で比較し、両者が一致した時に一致パルスを出力する複数のコンパレータと、
前記複数のデータ線に対応して接続されており、１水平走査期間の開始毎にオンに制御され、前記ランプ信号生成手段により生成された前記ランプ信号を出力する複数のビデオスイッチと、
前記一致パルスを前記遅延回路手段に入力された前記外部カウンタ・コンパレータ用クロックによりラッチしてオフ信号を生成し、そのオフ信号を前記複数のビデオスイッチのうち前記一致パルスを出力したコンパレータに対応して設けられたビデオスイッチに供給してオフに制御し、そのオフに制御された前記ビデオスイッチに接続されたデータ線を介して前記画素にオフに制御された時点の前記ランプ信号の信号値をサンプリング保持させる書き込み手段と
を有することを特徴とする液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置に係り、特にレベルが周期的に単調変化するランプ信号を用いて、デジタル画像データをデジタル-アナログ変換し、そのアナログ変換値を画素に書き込む液晶表示装置に関する。
【背景技術】
【０００２】
従来、レベルが周期的に単調変化するランプ信号を用いて、デジタル画像データをデジタル-アナログ変換（Ｄ／Ａ変換）し、そのアナログ変換値を画素に書き込む液晶表示装置が知られている（例えば、特許文献１参照）。この従来の液晶表示装置では、液晶パネル駆動素子の外部に設けられた回路により上記のランプ信号を生成して液晶パネル駆動素子に供給する。
【０００３】
図７は、従来の液晶表示装置におけるランプ信号発生回路の一例の概略ブロック図を示す。この従来の液晶表示装置では、装置本体である液晶パネル駆動素子４０１の外部に設けられた、ＦＰＧＡ(Field-Programmable Gate Array)などの集積回路で構成されたロジック回路４０２と、Ｄ／Ａ変換器（以下、ＤＡＣと記す）４０３と、オペアンプ４０４とからなるランプ信号発生回路によりランプ信号を発生して液晶パネル駆動素子４０１に供給する。
【０００４】
ロジック回路４０２は、同期しているＤＡＣ用のクロック（以下、クロックをＣＫとも記す）及びＤＡＣ用データとを生成してＤＡＣ４０３に供給すると共に、コンパレータ用ＣＫ及びカウンタ用ＣＫを液晶パネル駆動素子４０１に供給する。ＤＡＣ４０３は、ＤＡＣ用データをＤＡＣ用ＣＫでラッチしてＤＡＣ用データの値に応じたレベルのランプ信号を生成する。オペアンプ４０４は、ＤＡＣ４０３からのランプ信号を、液晶パネル駆動素子４０１への信号レベルとドライブ能力を調整するため増幅して液晶パネル駆動素子４０１に供給する。
【０００５】
液晶パネル駆動素子４０１は、カウンタ用ＣＫをカウントする内部のカウンタから階調を示す１水平走査期間（１Ｈ）周期のカウント値を出力し、そのカウント値とデジタル画像データの１水平ラインの各画素値とをコンパレータ用ＣＫで動作する内部のコンパレータで画素単位で比較し、両者が一致した時にコンパレータ用ＣＫ周期幅の一致パルスを出力して、内部のビデオスイッチでその時点のランプ信号をサンプリングして、上記の比較結果が一致した画素に書き込む動作を行う。この場合、最終的にランプ信号をサンプリングするタイミングは液晶パネル駆動素子４０１内のコンパレータに供給されるコンパレータ用ＣＫにより決まる。
【０００６】
ここで、カウンタに供給されるカウンタ用ＣＫの液晶パネル駆動素子４０１内での遅延時間ｔ１は次式で表わされる。
【０００７】
ｔ１＝ｔ０＋ｔｄ１＋ｔｃｋ１          （１）
ｔ０：ロジック回路４０２から入力されるカウンタ用ＣＫ、コンパレータ用
ＣＫのタイミング
ｔｄ１：液晶パネル駆動素子４０１内部で発生する遅延時間（調整用）
ｔｃｋ１：カウンタ用ＣＫの遅延時間（温度特性、電源電圧変動による変動
遅延含む）
また、コンパレータ用ＣＫの液晶パネル駆動素子４０１内での遅延時間ｔ２は次式で表わされる。
【０００８】
ｔ２＝ｔ０＋ｔｃｋ２                  （２）
ｔｃｋ２：コンパレータ用ＣＫの遅延時間（温度特性、電源電圧変動による変動
遅延含む）
ここで、液晶パネル駆動素子４０１が正しく動作するためには、カウンタの出力結果から生成されるコンパレータ出力を正しくラッチする必要があるため、コンパレータ用ＣＫの立ち上がりエッジがカウンタ用ＣＫの立ち上がりエッジより時間的に前にくる必要がある。よって、
ｔ２＜ｔ１          （３）
となり、
ｔｃｋ２＜ｔｄ１＋ｔｃｋ１        （４）
となる必要がある。ここで、ｔｃｋ２、ｔｄ１、ｔｃｋ１は液晶パネル駆動素子４０１内部の遅延であるため、温度特性や電源電圧の変動により変動するが、同一素子内での遅延であるため、（４）式はほぼ常に成り立つように設定することができる。
【０００９】
一方、ＤＡＣ用ＣＫ及びＤＡＣ用データはロジック回路４０２で生成されて、以下のような時間遅延される。
【００１０】
ｔ３＝ｔ４＋ｔｃｋ３          （５）
ｔ３：ＤＡＣ用ＣＫの遅延時間（ＤＡＣ４０３の内部最終段）
ｔ４：ロジック回路４０２で生成されたＤＡＣ用ＣＫの遅延時間（ロジック
回路４０２での遅延変動時間はｔ０と同じとする）
ｔｃｋ３：ＤＡＣ４０３内部での遅延変動時間（温度特性、電源電圧変動による
変動遅延含む）
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００２−４０９９６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
従来の液晶表示装置では、最終的にランプ信号をサンプリングするタイミングは液晶パネル駆動素子４０１内のコンパレータに供給されるコンパレータ用ＣＫにより決まるため、そのコンパレータ用ＣＫとＤＡＣ４０３から出力されるランプ信号のタイミングの位相が一致していないと同じ画像データに対して異なるランプ信号電圧をサンプリングすることになり、画素毎やフレーム毎などに同一の画像データでも明るさが変るという事態になる可能性がある。
【００１３】
ここで、カウンタ用ＣＫ及びコンパレータ用ＣＫは液晶パネル駆動素子４０１の駆動周波数に応じて周波数を上げる必要がある。例えば、液晶パネル駆動素子４０１を６０Ｈｚで駆動するときは、ＤＡＣ４０３が１０ビットＤＡＣであるときにはカウンタ用ＣＫ及びコンパレータ用ＣＫの周波数は約８０ＭＨｚであり、１２０Ｈｚで駆動するときには倍速となっているため、カウンタ用ＣＫ及びコンパレータ用ＣＫの周波数は約１６０ＭＨｚとなる。このようにカウンタ用ＣＫ及びコンパレータ用ＣＫの周波数が高くなると、コンパレータ出力をコンパレータ用ＣＫでサンプリングするタイミングが難しくなる。よって、コンパレータ用ＣＫ又はカウンタ用ＣＫの位相を調整する必要がある。
【００１４】
この場合、コンパレータ用ＣＫの位相を変えると、ＤＡＣ４０３から出力されるランプ信号のサンプリング点が変わるため、基本的にはコンパレータ用ＣＫの位相は調整できない。しかし、コンパレータ用ＣＫの位相は液晶パネル駆動素子４０１内においてチップにより異なっている可能性があり、場合によってはロジック回路４０２での調整等が必要となる。
【００１５】
しかしながら、従来の液晶表示装置におけるランプ信号発生回路においては、上記の調整が困難である。すなわち、図７に示した従来のランプ信号発生回路において、ＤＡＣ４０３内部での遅延変動時間ｔｃｋ３は、液晶パネル駆動素子４０１と異なるＤＡＣ４０３での遅延変動時間であるため、液晶パネル駆動素子４０１内部と同様の遅延変動時間にはならない可能性がある。よって、ＤＡＣ４０３の出力タイミングを決める（５）式の遅延時間ｔ３と、そのＤＡＣ４０３から出力されてオペアンプ４０４を通して入力されるランプ信号を液晶パネル駆動素子４０１内部でサンプルホールドするタイミングを決める（２）式のコンパレータ用ＣＫの遅延時間ｔ２とは同様な遅延時間とはならず、タイミング調整が難しい。
【００１６】
本発明は以上の点に鑑みなされたもので、液晶パネル駆動素子内での位相の変動やチップ差などの影響を大幅に抑圧したランプ信号を生成し、階調精度を改善した液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１７】
上記の目的を達成するため、本発明の液晶表示装置は、複数のゲート線と複数のデータ線との各交差部に、それぞれ液晶表示素子を備えた画素が複数配置された画素部と、Ｄ／Ａ変換用データとＤ／Ａ変換用クロックとに基づいて、最小階調値のレベル及び最大階調値のレベルの一方から他方へ１水平走査期間内でレベルが単調的に変化する周期的な傾斜波であるランプ信号を生成するランプ信号生成手段と、供給される外部カウンタ・コンパレータ用クロックを互いに異なる複数の時間遅延して複数の遅延クロックを並列に出力する遅延回路手段と、遅延回路手段から並列に出力される複数の遅延クロックのうち、第１の選択信号により選択した遅延クロックをカウンタ用クロックとして出力し、第２の選択信号により選択した遅延クロックをＤ／Ａ変換用クロックとして出力するデータ選択手段と、データ選択手段から出力されたカウンタ用クロックを計数して１水平走査期間内で基準階調値を示す値が単調的に変化する周期的なカウンタ値を生成し、その周期的なカウンタ値をＤ／Ａ変換用データとしてランプ信号生成手段へ出力する計数手段と、ゲート線に接続された画素部内の１ラインの各画素のそれぞれに対応して設けられており、表示するデジタル画像データの１ラインの各画素の画素値と、計数手段により生成された周期的なカウンタ値とを画素単位で比較し、両者が一致した時に一致パルスを出力する複数のコンパレータと、複数のデータ線に対応して接続されており、１水平走査期間の開始毎にオンに制御され、ランプ信号生成手段により生成されたランプ信号を出力する複数のビデオスイッチと、一致パルスを遅延回路手段に入力された外部カウンタ・コンパレータ用クロックによりラッチしてオフ信号を生成し、そのオフ信号を複数のビデオスイッチのうち一致パルスを出力したコンパレータに対応して設けられたビデオスイッチに供給してオフに制御し、そのオフに制御されたビデオスイッチに接続されたデータ線を介して画素にオフに制御された時点のランプ信号の信号値をサンプリング保持させる書き込み手段とを有することを特徴とする。
【発明の効果】
【００１９】
本発明によれば、ランプ信号を生成するためのＤ／Ａ変換用クロックとＤ／Ａ変換用データとして、液晶パネル駆動素子内で使用するコンパレート用クロックと周期的なカウンタ値を用いることにより、液晶パネル駆動素子内での位相の変動やチップ差などの影響を大幅に抑圧したランプ信号を生成し、階調精度を改善することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の液晶表示装置の一実施の形態の概略ブロック図である。
【図２】図１中の液晶パネル駆動素子の一実施の形態のブロック図である。
【図３】図１及び図２の動作説明用タイミングチャートである。
【図４】図２の液晶パネル駆動素子の要部の一実施の形態のブロック図である。
【図５】図４中の遅延調整部の一例のブロック図である。
【図６】図４及び図５の動作説明用タイミングチャートである。
【図７】従来の液晶表示装置の一例の概略ブロック図である。
【発明を実施するための形態】
【００２１】
次に、本発明の実施の形態について、図面を参照して説明する。
【００２２】
図１は、本発明になる液晶表示装置の一実施の形態の概略ブロック図を示す。同図に示すように、本実施の形態の液晶表示装置１００は、液晶パネル駆動素子１１０と、ＦＰＧＡ等の集積回路により構成されたロジック回路１２０と、Ｄ／Ａ変換器（ＤＡＣ）１３０と、オペアンプ１４０とから構成される。
【００２３】
ロジック回路１２０は、コンパレータ用ＣＫ及びカウンタ用ＣＫ（以下、これらを「カウンタ・コンパレータ用ＣＫ」ともいう）とを生成し、それを外部カウンタ・コンパレータ用ＣＫとして液晶パネル駆動素子１１０に供給する。液晶パネル駆動素子１１０は、後述するように従来の液晶パネル駆動素子４０１とは異なり、ロジック回路１２０から外部カウンタ・コンパレータ用ＣＫを入力として受け、それに基づいてＤＡＣ用ＣＫとＤＡＣ用データとを生成してＤＡＣ１３０へ出力すると共に、コンパレータ用カウンタ出力を生成して内部のコンパレータへ出力する。ＤＡＣ１３０は、ＤＡＣ用ＣＫでＤＡＣ用データをラッチすることでＤＡＣ用データのＤ／Ａ変換信号であるランプ信号を生成してオペアンプ１４０へ出力する。オペアンプ１４０は、入力されたランプ信号を、液晶パネル駆動素子１１０への信号レベルとドライブ能力を調整するため増幅して液晶パネル駆動素子１１０に供給する。
【００２４】
本実施の形態の液晶表示装置１００は、液晶パネル駆動素子１１０において、デジタル画像データをＤ／Ａ変換して画素に書き込むときに用いるランプ信号を生成するためのＤＡＣ１３０に、液晶パネル駆動素子１１０内で使用するコンパレート用クロックに同期したＤＡＣ用クロックを用い、かつ、カウント用ＣＫをカウントして得られる周期的なカウンタ値をＤＡＣ用データとして用いることにより、液晶パネル駆動素子１１０内での位相の変動やチップ差などの影響を大幅に抑圧したランプ信号を生成し、階調精度を改善するものである。
【００２５】
次に、液晶パネル駆動素子１１０について更に詳細に説明する。
【００２６】
図２は、液晶パネル駆動素子１１０の一実施の形態のブロック図を示す。液晶パネル駆動素子１１０は、データラッチ１１１、カウンタ・コンパレータ用ＣＫ生成部１１２、シフトレジスタ及びコンパレータ１１３、ビデオスイッチ等からなる水平駆動回路１１４、２次元マトリクス状に規則正しく配置された複数の画素１１５と、垂直駆動回路１１６及び１１７を有する。
【００２７】
データラッチ１１１は、ａビットの表示すべきデジタル画像データ（Ｄａｔａ）を、１Ｈ周期の水平クロック（ｈＣＫ）でラッチし、ｂビットのデジタル画像データとシフトクロックを生成してシフトレジスタ及びコンパレータ１１３に供給する。一方、カウンタ・コンパレータ用ＣＫ生成部１１２は、図１に示したロジック回路１２０から供給される外部カウンタ・コンパレータ用ＣＫを入力として受け、その入力クロックに基づいてＤＡＣ用ＣＫ及びカウンタ用ＣＫとを生成し、カウンタ用ＣＫはシフトレジスタ及びコンパレータ１１３内のカウンタに供給し、ＤＡＣ用ＣＫは図１に示したＤＡＣ１３０に供給する。
【００２８】
シフトレジスタ及びコンパレータ１１３は、内部にシフトレジスタ、コンパレータ及びカウンタを有している。シフトレジスタ及びコンパレータ１１３内のシフトレジスタは、データラッチ１１１から入力されるデジタル画像データの１ライン分を展開し、かつ、ラッチＣＫによりそれを一時保持した後、シフトレジスタ及びコンパレータ１１３内のコンパレータに並列に供給する。シフトレジスタ及びコンパレータ１１３内のコンパレータは、ｎ本（ｎは２以上の整数）のデータ線（列信号線）に対応して各列毎に全部でｎ個設けられており、各々２つの入力端子のうち、一方の入力端子に上記のシフトレジスタからの１ラインの各画素値が別々に供給される。
【００２９】
シフトレジスタ及びコンパレータ１１３内のカウンタは、カウンタ・コンパレータ用ＣＫ生成部１１２からのカウンタ用ＣＫを計数して、複数の階調値が例えば最小値から最大値まで水平走査期間内で一定期間毎に段階的に変化する内部コンパレータ用カウンタ出力（基準階調データ）を生成して、ｎ個のコンパレータの各々２つの入力端子のうちの他方の入力端子に共通に供給する。これにより、ｎ個のコンパレータは上記のシフトレジスタにより保持された画像データと上記の基準階調データとを１ラインの各画素単位で供給されて両者を比較し、両者が一致したとき一致パルスを水平駆動回路１１４に供給する。
【００３０】
水平駆動回路１１４は、データ線（列信号線）毎に接続されたビデオスイッチを有し、シフトレジスタ及びコンパレータ１１３内の各列毎のコンパレータから一致パルスが供給された時に、一致パルスを出力するコンパレータに対応して設けられた上記のビデオスイッチがオフとされ、ランプ信号をデータ線にサンプリングする構成である。
【００３１】
画素１１５は、ｎ本のデータ線（列信号線）Ｄ1〜Ｄnと、ｍ本のゲート線（行走査線）Ｇ1〜Ｇmとの各交差部に設けられており、複数の画素１１５により画素部を構成しており、データ線を介してサンプリング入力される信号電圧を保持容量に保持した後、液晶表示素子の画素電極に供給する構成である。液晶表示素子は対向して設けられた画素電極と共通電極との間に液晶層が挟持された公知の構成である。
【００３２】
なお、画素１１５自体の構成は本実施の形態と直接の関係はないが、例えば本出願人が先に特開２００９−２２３２８９号公報にて開示した構造の画素を用いてもよい。この画素は、２本のデータ線（列信号線）を一組とする複数組のデータ線と、複数本のゲート線（行走査線）との各交差部にそれぞれ配置され、２本のデータ線を介して正極性映像信号と負極性映像信号とが入力されて２つの保持容量に別々にサンプリング保持し、それら２つの保持電圧を垂直走査周期よりも短い所定の周期で交互に画素電極に印加する構成である。
【００３３】
垂直駆動回路１１６及び１１７は、ゲート線Ｇ1〜Ｇmに対して行選択信号を１水平走査期間（１Ｈ）周期で順次に供給し、また同じゲート線に同じ行選択信号を同時に供給する。これは、チップが横に長い（水平画素数が多い）ために、左右からドライブしないと配線抵抗等で波形鈍りなどが発生し、画質に影響するためである。左右の垂直駆動回路１１６及び１１７によりドライブすることで、上記の波形鈍りを軽減できて、スピードを速くできるという効果が得られる。
【００３４】
次に、図１及び図２の動作の概略について図３のタイミングチャートを参照して説明する。図１のロジック回路１２０は、図３（Ａ）に示す外部カウンタ・コンパレータ用ＣＫを生成して液晶パネル駆動素子１１０に供給する。液晶パネル駆動素子１１０内のカウンタ・コンパレータ用ＣＫ生成部１１２は、入力された外部カウンタ・コンパレータ用ＣＫに基づいて図３（Ｂ）に示すカウンタ用ＣＫを生成してシフトレジスタ及びコンパレータ１１３内のカウンタに供給すると共に、図３（Ｇ）に示すＤＡＣ用ＣＫを生成して図１のＤＡＣ１３０に供給する。なお、図示していないが、図３（Ａ）に示す外部カウンタ・コンパレータ用ＣＫは、コンパレータ用ＣＫとしてシフトレジスタ及びコンパレータ１１３内のコンパレータの出力をラッチするラッチパルスとして供給される。
【００３５】
シフトレジスタ及びコンパレータ１１３内のカウンタは、図３（Ｂ）に示すカウンタ用ＣＫを計数して、図３（Ｃ）に示す内部コンパレータ用カウンタ出力を生成してシフトレジスタ及びコンパレータ１１３内のコンパレータに供給する。なお、内部コンパレータ用カウンタ出力は、値が１Ｈ期間内で最小階調値から最大階調値まで１ずつ単調的に増加する周期的な基準階調データである。
【００３６】
ここで、ｎ本のデータ線毎に設けられたコンパレータのうち、あるコンパレータにおいて、そのコンパレータと同じ列の画素の値（例えば“２”）が図３（Ｃ）に示す内部コンパレータ用カウンタ出力の値（基準階調値）と一致した場合、コンパレータからは図３（Ｄ）に示すようなハイレベルの一致パルスが出力される。一方、水平駆動回路１１４内のｎ本のデータ線毎に設けられたビデオスイッチのうち、上記の一致パルスを出力するコンパレータに対応するビデオスイッチに、一致パルスをコンパレータ用ＣＫでラッチして得た図３（Ｅ）に示すハイレベルのビデオスイッチオフ（ＯＦＦ）用信号が入力され、そのビデオスイッチがオフとされる。なお、各ビデオスイッチは水平走査期間の開始毎に同時にオンとされるが、上記のように絵柄によってオフタイミングが異なることもあり、同じ場合もある。
【００３７】
一方、図１のＤＡＣ１３０は、カウンタ・コンパレータ用ＣＫ生成部１１２から図３（Ｇ）に示すＤＡＣ用ＣＫが入力されると共に、シフトレジスタ及びコンパレータ１１３内のカウンタから図３（Ｆ）に示すＤＡＣ用データ（上記の内部コンパレータ用カウンタ出力と同じ）が入力され、ＤＡＣ用データの値をＤＡＣ用ＣＫでラッチすることで段階的にレベルが増加する図３（Ｈ）に示すランプ信号を生成している。このランプ信号は１Ｈ周期でレベルが単調増加する傾斜波である。そして、ビデオスイッチがオフとされると、そのオフ時点のランプ信号の電圧値が図３に矢印で示すようにサンプリングされて、そのビデオスイッチに接続されたゲート線を介して対応する画素内の保持容量に書き込まれる。
【００３８】
ここで、ランプ信号をサンプリングするタイミングはビデオスイッチオフ信号が出力されるタイミングで、これはコンパレータ用クロック（図３（Ａ）に示す外部カウンタ・コンパレータ用ＣＫ）の立ち上がりにほぼ一致する。一方、ＤＡＣ１３０から出力されるランプ信号が変化するタイミングはＤＡＣ用ＣＫが立ち上がってからＤＡＣ１３０の内部の遅延で決まるタイミングである。従って、コンパレータ用クロックの立ち上がり時点とＤＡＣ用ＣＫの立ち上がり時点の差を調整する必要がある。
【００３９】
本実施の形態では、液晶パネル駆動素子１１０から出力される図３（Ｆ）に示すＤＡＣ用データと同図（Ｇ）に示すＤＡＣ用ＣＫとは位相が合っているので、ＤＡＣ１３０でのＤ／Ａ変換によるアナログ電圧（ランプ信号）出力までの時間遅れが、実際にランプ信号をサンプリングするときの差となるが、それはＤＡＣ１３０で決まるほぼ固定の値となるので、ＣＫのタイミングを一度調整すれば温度特性や電源の変動に対して問題が発生しにくくできる。
【００４０】
次に、本実施の形態のランプ信号の生成の際のクロックの調整について更に詳細に説明する。
【００４１】
図４は、図２の要部の一実施の形態のブロック図を示す。図４において、遅延調整部３０１は図２のカウンタ・コンパレータ用ＣＫ生成部１１２を構成しており、外部カウンタ・コンパレータ用ＣＫに基づいて、ＤＡＣ用ＣＫとカウンタ用ＣＫとを生成する。また、図４において、カウンタ３０２は、図２中のシフトレジスタ及びコンパレータ１１３内に設けられているｐビット（例えば、１０ビット）のカウンタで、ＤＡＣ用データ及び内部コンパレータ用カウンタ出力を生成する。図４において、ＤＡＣ用データを生成するためのカウンタ３０２は基本的には液晶パネル駆動素子１１０で用いるブロックのため、特に回路の追加は殆どなく、多少のタイミング調整等が必要になるが従来の回路からの増加はあまりない。
【００４２】
図５は、遅延調整部３０１の一例のブロック図を示す。同図に示すように、遅延調整部３０１は、複数のインバータが縦続接続されたインバータチェーンからなる遅延回路３０１１と、遅延回路３０１１の並列出力クロックの中から所定のクロックを選択してカウンタ用ＣＫとＤＡＣ用ＣＫとを出力するデータセレクタ３０１２とからなる。
【００４３】
次に、図４及び図５の遅延調整部３０１の動作について、図６のタイミングチャートを併せ参照して説明する。
【００４４】
遅延調整部３０１は、図１のロジック回路１２０から図６（Ａ）に示す外部カウンタ・コンパレータ用ＣＫが入力され、図５の遅延回路３０１１により複数のインバータの各々の所定の遅延時間単位で遅延された複数の遅延カウンタ・コンパレータ用ＣＫを生成してデータセレクタ３０１２に並列に供給する。データセレクタ３０１２は、遅延回路３０１１から並列に入力される複数の遅延カウンタ・コンパレータ用ＣＫの中から、例えばｑビットのカウンタ用ＣＫ選択信号により指定された遅延時間のＣＫを選択して図６（Ｂ）に示すカウンタ用ＣＫとして出力すると共に、例えばｒビットのＤＡＣ用ＣＫ選択信号により指定された遅延時間のＣＫを選択してＤＡＣ用ＣＫとして出力する。
【００４５】
図４のカウンタ３０２は、遅延調整部３０１から出力されたカウンタ用ＣＫをカウントして図６（Ｃ）に示すような内部コンパレータ用カウンタ出力を生成して、図２に示したシフトレジスタ及びコンパレータ１１３内のｎ個のコンパレータの各々２つある一方の比較端子に共通に供給する。ｎ個のコンパレータは２つある他方の比較端子には、１ラインのｎ画素の各画素値が個別に供給され、画素単位で画素値と内部コンパレータ用カウンタ出力との比較を行い、両者が一致したコンパレータから図６（Ｄ）に示す一致パルスを出力する。この一致パルスは、コンパレータ用ＣＫでコンパレータ出力をラッチしたパルスである。図６（Ｄ）は図３（Ｄ）と同じ一致パルスで、画素値“２”で一致したコンパレータからの一致パルスを示している。
【００４６】
図２の水平駆動回路１１４内のｎ本のデータ線毎に設けられたビデオスイッチのうち、上記の一致パルスを出力するコンパレータに対応するビデオスイッチに、図６（Ｅ）に示すように、一致パルスをコンパレータ用ＣＫでラッチして得たハイレベルのオフ（ＯＦＦ）用信号が入力され、そのビデオスイッチがオフとされる。一致パルスが出力されてからビデオスイッチがオフとされるまでには、コンパレータ用ＣＫの内部遅延により遅延が生じる。
【００４７】
また、図４のカウンタ３０２は、上記の内部コンパレータ用カウンタ出力と同じ信号を図６（Ｆ）に示すＤＡＣ用データとして図１のＤＡＣ１３０へ出力する。また、図４の遅延調整部３０１は、図５のデータセレクタ３０１２から図６（Ｇ）に示すようにＤＡＣ用ＣＫを図１のＤＡＣ１３０へ出力する。ＤＡＣ１３０は、上記のＤＡＣ用ＣＫの立ち上がり毎にＤＡＣ用データをラッチして図６（Ｈ）に示すような階段波形のランプ信号を生成する。
【００４８】
前述したように、水平駆動回路１１４内のビデオスイッチがオフとされると、そのオフ時点のランプ信号がサンプリングされて、オフされたビデオスイッチがデータ線を介して接続されている画素に書き込まれる。この画素に書き込まれるサンプリングされたランプ信号の電圧値は、デジタル画像データの画素値をＤ／Ａ変換したアナログ値である。
【００４９】
ここで、本実施の形態では、液晶パネル駆動素子１１０の内部のカウンタ用ＣＫの遅延時間ｔ１と、コンパレータ用ＣＫの遅延時間ｔ２とは（１）式、（２）式と同様になり、（３）式と（４）式も成り立つ状態である。
【００５０】
一方、本実施の形態では、ＤＡＣ用ＣＫの遅延時間ｔ５は、次式で表わされる。
【００５１】
ｔ５＝ｔ０＋ｔｄ２＋ｔｃｋ４          （６）
ｔｄ２：ＤＡＣ用ＣＫの遅延時間（調整用）
ｔｃｋ４：ＤＡＣ用ＣＫの全体の遅延時間（温度特性、電源電圧変動による
変動遅延含む）
ＤＡＣ用ＣＫの遅延時間ｔ５は、コンパレータ用ＣＫと同一の液晶パネル駆動素子１１０内での遅延時間であるため、その遅延時間変動分はコンパレータ用ＣＫのそれと同様となり、ＤＡＣ用ＣＫとコンパレータ用ＣＫとはほぼ同じ位相を保つことになる。ＤＡＣ１３０の出力タイミングｔ６は、（６）式と（５）式とから次式で表わされる。
【００５２】
ｔ６＝ｔ０＋ｔｄ２＋ｔｃｋ４＋ｔｃｋ３      （７）
この中でクロックの変動としてはＤＡＣ１３０内部での遅延変動時間ｔｃｋ３のみがＤＡＣ用ＣＫとコンパレータ用ＣＫの位相差となることになり、従来より調整は改善する。
【００５３】
このように、本実施の形態では、コンパレータ用カウンタ出力はコンパレータ用ＣＫによりラッチされるのであるが、コンパレータ用カウンタ出力の位相はカウンタ用ＣＫに応じて変化するため、液晶パネル駆動素子１１０内部でのコンパレータ用カウンタ出力とカウンタ用ＣＫとの遅延を考慮し、液晶パネル駆動素子１１０内の遅延調整部３０１によりカウンタ用ＣＫを遅延することにより、コンパレータ用ＣＫを調整しなくてもコンパレータ用カウンタ出力を正しくラッチすることができるようにしている。
【００５４】
また、本実施の形態では、外部のＤＡＣ１３０内部での遅延を考慮して液晶パネル駆動素子１１０内でランプ信号をサンプルホールドするタイミングに正しく合わせて、ＤＡＣ１３０からランプ信号が出力されるように、液晶パネル駆動素子１１０内の遅延調整部３０１によりＤＡＣ用ＣＫを調整しているため、温度特性や電源電圧の変動による問題を殆ど考慮する必要がない。
【００５５】
なお、本発明は上記の実施の形態に限定されるものではなく、例えばランプ信号は最小階調値のレベルから最大階調値のレベルに単調的に変化する周期的な傾斜波であるように説明したが、最大階調値のレベルから最小階調値のレベルに単調的に変化する周期的な傾斜波であってもよい。
【符号の説明】
【００５６】
１００  液晶表示装置
１１０  液晶パネル駆動素子
１１１  データラッチ
１１２  カウンタ・コンパレータＣＫ生成部
１１３  シフトレジスタ及びコンパレータ
１１４  水平駆動回路（ビデオスイッチ等）
１１５  画素
１１６、１１７  垂直駆動回路
１２０  ロジック回路
１３０  Ｄ／Ａ変換器（ＤＡＣ）
１４０  オペアンプ
３０１  遅延調整部
３０２  カウンタ
３０１１  遅延回路
３０１２  データセレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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