(57)【特許請求の範囲】
【請求項１】
半導体基板の上に第１の酸化膜、第１の窒化膜、第２の酸化膜及び第２の窒化膜をこの順で形成する工程と、
前記第１の酸化膜、前記第１の窒化膜、前記第２の酸化膜及び前記第２の窒化膜をパターニングして、前記半導体基板の上に前記第１の酸化膜、前記第１の窒化膜、前記第２の酸化膜及び前記第２の窒化膜で構成される層状構造を間隔をおいて複数形成する工程と、
前記層状構造を被覆する第３の酸化膜を形成する工程と、
前記第３の酸化膜を形成した後に、前記層状構造に窒化膜からなるサイドウォールを形成する工程と、
前記層状構造と前記サイドウォールとをマスクとして前記半導体基板に溝を形成する工程と、
前記サイドウォールを除去する工程と、
前記半導体基板上に埋め込み層を形成する工程と、
前記埋め込み層を平坦化する工程とを有し、
前記サイドウォールを除去する工程において、前記層状構造の一部として前記第２の窒化膜を除去し、
前記埋め込み層を平坦化する工程において、前記第１の窒化膜をストッパとして用いて平坦化を行うこと
を特徴とする半導体装置の製造方法。
【請求項２】
前記サイドウォールを除去する工程において、前記第１の窒化膜は、前記第１の酸化膜、前記第２の酸化膜及び前記第３の酸化膜によって囲まれることを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板に設けられた溝により素子領域間を分離する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置では、半導体基板に設けられた溝により隣接する素子領域間を分離するＳＴＩ（Shallow Trench Isolation：浅溝素子分離）構造が広く用いられている。このＳＴＩ構造を有する半導体装置は、従来、たとえば図１乃至図２に示すようにして製造されていた。ここで、図１及び図２は、従来技術による半導体装置の製造方法を工程順に示す断面図である。
【０００３】
まず、図１（ａ）に示すように、シリコン（半導体）基板１の上に、熱酸化法で酸化シリコン（ＳｉＯ）膜２を形成し、つづいて、ＣＶＤ（Chemical Vapor Deposition）法により窒化シリコン（ＳｉＮ）膜３を形成する。
【０００４】
つぎに、図１（ｂ）に示すように、窒化シリコン膜３をパターニングして開口３ｂを有する窒化シリコン膜パターン３ａを形成する。つづいて、窒化シリコン膜パターン３ａをマスクにして、酸化シリコン膜２及びシリコン基板１をエッチングし、シリコン基板１に素子分離溝１ａを形成する。尚、窒化シリコン膜パターン３ａの下方の平坦な部分は素子領域１ｂとなる。つぎに、シリコン基板１を熱酸化して素子分離溝１ａの表面に酸化シリコン膜２ａを形成する。このようにして、図１（ｂ）に示す構造を完成させる。
【０００５】
つぎに、図１（ｃ）に示すように、シリコン基板１の上方に酸化シリコンからなる埋め込み層４をプラズマＣＶＤ法で形成する。
【０００６】
その後、図１（ｄ）に示すように、埋め込み層４の表面をＣＭＰ（Chemical Mechanical Polishing:化学機械研磨）法で平坦化して埋め込み層４を分離する。このとき、埋め込み層４の端部４ａは素子分離溝１ａの側壁の上方に形成される。
【０００７】
つぎに、図２（ａ）に示すように、シリコン基板１をアニールした後、リン酸を含む薬液で窒化シリコン膜パターン３ａを除去する。
【０００８】
つづいて、図２（ｂ）に示すように、素子領域１ｂ上に露出した熱酸化膜２をフッ酸を含む薬液を用いたウエットエッチングで除去して、素子領域１ｂにシリコン基板１を露出させる。このとき、埋め込み層４の膜厚も減少する。
【０００９】
つぎに、図２（ｃ）に示す構造を形成するまでの工程について説明する。まず、熱酸化法により素子領域１ｂの表面にウェル形成用酸化シリコン膜（図示せず）を形成する。つづいて、ウェル形成用酸化シリコン膜をスルー膜に使用して不純物をイオン注入して素子領域１ｂにウェル５を形成する。つぎに、フッ酸を含む薬液を用いたウエットエッチングでウェル形成用酸化シリコン膜を除去する。このとき、埋め込み層４もエッチングされ膜厚が減少する。その後、素子領域１ｂ上に熱酸化法で酸化シリコンよりなるゲート絶縁膜１０を形成する。
【００１０】
尚、高電圧用と低電圧用のＭＯＳトランジスタとでゲート絶縁膜１０の厚さを異ならせる場合には、さらに、以下の第１５工程〜第１７工程を行う。まず、厚いゲート絶縁膜１０を形成する領域の上に部分エッチング用レジストパターン（図示せず）を形成する。つづいて、部分エッチング用レジストパターンに覆われていない領域のゲート絶縁膜１０をフッ酸を含む薬液で除去する。そして、レジストパターンを除去した後、シリコン基板１の上側全面を熱酸化してゲート絶縁膜１０を成長させる。以上の工程で、ゲート絶縁膜１０の形成が完了する。
【００１１】
その後、シリコン基板１の上側全面にポリシリコン膜６を形成する。以上のようにして図２（ｃ）に示す構造を完成させる。
【００１２】
つぎに、図２（ｄ）に示す構造を形成すべく、ポリシリコン膜６の上にレジストパターン（図示せず）を形成し、これをマスクにポリシリコン膜６をドライエッチングしてゲート電極６ａを形成する。その後、サイドウォール８ａを形成し、サイドウォール８ａ及びゲート電極６ａをマスクにイオン注入を行ってソース／ドレイン領域９を形成する。このようにして、図２（ｄ）に示すような半導体装置を製造していた。
【００１３】
その他、ＳＴＩ構造を形成する手法を開示するものとして、下記の特許文献１乃至５が存在する。
【特許文献１】特開平９−１８１１５８号公報
【特許文献２】特開２００１−３３２６１３号公報
【特許文献３】特開２００３−２７３２０７号公報
【特許文献４】特開２００４−３９７３４号公報
【特許文献５】特開２００４−３５６４８４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、上述の製造方法では、製品の不良品発生率が高く、歩留まりが安定しないといった問題点があった。
【００１５】
そこで、半導体基板に設けられた溝により素子領域間を分離する半導体装置の製造方法において、製品の不良発生を抑制して歩留まりを向上することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的は、半導体基板の上に第１の酸化膜、第１の窒化膜、第２の酸化膜及び第２の窒化膜をこの順で形成する工程と、前記第１の酸化膜、前記第１の窒化膜、前記第２の酸化膜及び前記第２の窒化膜をパターニングして、前記半導体基板の上に前記第１の酸化膜、前記第１の窒化膜、前記第２の酸化膜及び前記第２の窒化膜で構成される層状構造を間隔をおいて複数形成する工程と、前記層状構造を被覆する第３の酸化膜を形成する工程と、前記第３の酸化膜を形成した後に、前記層状構造に窒化膜からなるサイドウォールを形成する工程と、前記層状構造と前記サイドウォールとをマスクとして前記半導体基板に溝を形成する工程と、前記サイドウォールを除去する工程と、前記半導体基板上に埋め込み層を形成する工程と、前記埋め込み層を平坦化する工程とを有し、前記サイドウォールを除去する工程において、前記層状構造の一部として前記第２の窒化膜を除去し、前記埋め込み層を平坦化する工程において、前記第１の窒化膜をストッパとして用いて平坦化を行うことを特徴とする半導体装置の製造方法により達成される。
【００１７】
上述の半導体装置の製造方法によれば、層状構造及びサイドウォールをマスクにして溝を形成する。そして、サイドウォールを除去してから埋め込み層を形成する。これにより、埋め込み層の端部が素子領域側に張り出した構造が得られる。さらに、埋め込み層を均質な製法による材料、すなわち、フッ酸に対するエッチングレートが一様な材料で形成できる。これにより、埋め込み層の端部でディポット（凹状にえぐれた部分）や段差の発生を防止でき、ゲート電極材料の残渣の発生を防ぐことができる。このため、ゲート電極材料の残渣が配線間で短絡して不良品が発生するのを防止できる。
【００１８】
さらに、上記観点において前記平坦化を第１の窒化膜の高さを基準に行なうと好適である。すなわち、前記平坦化において、第１の窒化膜をストッパ膜として使用する。この場合、層状構造の一部を構成する第１の窒化膜の上面は平坦化を行うまでの間第２の酸化膜で覆われる。したがって、第１の窒化膜の高さが均一に保たれ、埋め込み層を半導体基板上で均一な形状（高さ）に形成できる。このため、埋め込み層の形状のバラツキによる不良品発生を抑制することができる。
【発明を実施するための最良の形態】
【００１９】
本発明の実施形態の説明に先立って、本願発明者が行った検討事項について説明する。
【００２０】
（従来技術における不良発生原因の調査）
本願発明者は、図１及び図２で示した製造工程を再現した実験を行ない、その途中で抜き取った試料の断面を走査電子顕微鏡で観察した。観察した結果を図３に示す。ここに、図３は、従来技術による半導体装置の製造方法の途中における半導体基板の断面を観察した結果を示す模式図である。尚、図３（ａ）は、窒化シリコン膜パターン３ａをマスクにドライエッチングで素子分離溝１ａの形成した直後の断面を示し、図３（ｂ）はＣＶＤ法で埋め込み層４の形成した直後の断面を示す。また、図３（ｃ）はＣＭＰ法で埋め込み層４の平坦化を行なった直後の断面を示し、図３（ｄ）はリン酸でウエットエッチングして窒化シリコンパターン３ａを除去した直後の断面を示す。図３（ｅ）は、フッ酸によるエッチングで素子領域１ｂ上に露出した酸化シリコン膜２を除去した直後の断面を示し、図３（ｆ）は部分エッチングしてゲート絶縁膜１０を除去した直後の断面を示す。また、図３（ｇ）はＣＶＤ法でポリシリコン膜６を形成した直後の断面を示す。
【００２１】
素子分離溝１ａの表面を熱酸化させると、素子分離溝１ａの側壁が、僅かに、窒化シリコン膜パターン３ａの開口３ｂの下に入り込むようにして熱酸化膜２ａが形成される。この溝に酸化シリコンからなる埋め込み層４を埋め込んで平坦化した後、窒化シリコン膜パターン３ａの除去及び酸化シリコン膜２の除去を行うと、図３（ｅ）の破線Ａで囲まれた部分にディポットと呼ばれる凹状にえぐれた部分が形成される。その後、図３（ｆ）の破線Ｂで囲まれた部分に示すように、のフッ酸を含む薬液によるウエットエッチングを複数回繰り返すことで、このディポットは大きく成長する。そして、図３（ｇ）の破線Ｃで囲まれた部分に示すように、ポリシリコン膜６を形成する工程により、埋め込み層４のディポット部分に導電性のポリシリコンが埋め込まれる。
【００２２】
本願発明者は、さらに、図１及び図２で示した製造工程で作製した半導体装置の表面を走査電子顕微鏡で観察した。観察した結果を図４及び図５に示す。ここに、図４は、従来の半導体装置の製造方法で作製された半導体装置の表面を上から観察した結果を示す模式図であり、図５は、図４に示す試料の一部をさらに拡大して斜め上方向から観察した結果を示す模式図である。
【００２３】
図４において、符号１ｂを付した部分が素子領域であり、符号４を付した部分が埋め込み層である。符号６ａを付した部分はゲート電極であり、ゲート電極と素子領域とが交差する部分（破線Ｔｒ１や破線Ｔｒ２で囲まれた部分）にトランジスタが形成されている。図４に示すように、素子領域１ａと埋め込み層４との境界付近の部分に、無数のポリシリコンの残渣６ｂが付着していることが明らかとなった。
【００２４】
また、図５に示すように、ポリシリコンの残渣６ｂは、素子領域１ｂと埋め込み層４との境界に沿って連なるように形成されることが明らかとなった。
【００２５】
本願発明者は、リシリコンの残渣６ｂの発生を防止するために、ゲート電極用ポリシリコン膜６のオーバーエッチング時間を延長したが、残渣６ｂの発生を防ぐことができなかった。したがって、残渣６ｂの発生はエッチング時間の不足によるものではないと考えられる。
【００２６】
以上の検討結果に基づいて、本願発明者は、従来の半導体装置の製造方法において不良品が発生する原因の一つは、埋め込み層４のディポット部分に埋め込まれたポリシリコン膜によるものと考える。ここに、図６は、従来の製造工程で発生したディポットで不良品が発生する原因を示す模式図である。すなわち、図６（ａ）に示すように、従来の製造方法によりディポットが発生した埋め込み層４の上にゲート電極用のポリシリコン膜６を形成すると、ディポット部分（破線部Ｄ）に導電性のポリシリコン膜６が埋め込まれる。そして、ディポット部分に埋め込まれたポリシリコン膜６は、ゲート電極６ａの形成工程のドライエッチングで除去しきれずに、残渣６ｂとなってしまう。そして、この残渣６ｂが、隣接する配線同士を短絡させてしまうため不良が発生するものと考えられる。
【００２７】
（第２の検討に係る半導体装置の製造方法）
図７及び図８は、本願発明者が行った第２の検討に係る半導体装置の製造方法を工程順に示す断面図である。図９は、本願発明者が行った第２の検討に係る半導体装置の製造方法で、エッチング残渣が発生する原因を示す模式図である。図１０は、サイドウォール用絶縁膜の形成を熱ＣＶＤ法で行った場合及びプラズマＣＶＤ法で行った場合に形成されるサイドウォールの形状を示す模式図である。
【００２８】
本願発明者は、ディポットが発生するのを防止するべく、埋め込み層の端部を素子領域側に張り出すように形成する半導体装置の製造方法について検討を行った。
【００２９】
以下、図７及び図８を参照しつつ本願発明者が第２の検討を行った半導体装置の製造方法について説明する。
【００３０】
最初に、図７（ａ）に示す構造を形成するまでの工程について説明する。まず、シリコン基板１の上に熱酸化法により酸化シリコン膜２を形成する。つづいて、酸化シリコン膜２の上に窒化シリコン膜（図示せず）を形成する。つぎに、窒化シリコン膜をパターニングして、開口３ｂを有する窒化シリコン膜パターン３ａを形成する。つぎに、ＳｉＨ4及びＮ2Ｏを用いた熱ＣＶＤ法により、シリコン基板１の上側全面にサイドウォール用酸化シリコン膜（図示せず）を形成する。サイドウォール用酸化シリコン膜を熱ＣＶＤ法で成膜する理由については後述する。つぎに、サイドウォール用酸化シリコン膜をエッチバックして窒化シリコン膜パターン３ａの側方に酸化シリコンよりなるサイドウォール１２を形成する。以上の工程により図７（ａ）に示す構造を形成する。
【００３１】
つぎに、図７（ｂ）に示すように、窒化シリコン膜パターン３ａ及びサイドウォール１２をマスクに、酸化シリコン膜２及びシリコン基板１をエッチングして素子分離溝１ａを形成する。つづいて、熱酸化法により素子分離溝１ａの表面に酸化シリコン膜２ａを形成する。
【００３２】
つぎに、図７（ｃ）に示すように、高密度プラズマＣＶＤ（HDPCVD：High Density Plasma CVD）によりシリコン基板１の上側全面に埋め込み層４を形成する。このとき、サイドウォール１２は破線部に示すように埋め込み層４と一体化し、埋め込み層４の端部４ａが素子領域１ｂ側に張り出した構造となる。
【００３３】
つぎに、図７（ｄ）に示すように、シリコン基板１の上面をＣＭＰ法により研磨して平坦化するとともに、埋め込み層４を分離する。
【００３４】
つぎに、図８（ａ）に示すように、リン酸を含む薬液を用いたエッチングにより、窒化シリコン膜パターン３を除去する。
【００３５】
その後、図８（ｂ）に示すように、素子領域１ｂの上方に露出した酸化シリコン膜２をフッ酸を含む薬液で除去する。この工程で、埋め込み層４もエッチングされて膜厚が減少する。
【００３６】
つぎに、図８（ｃ）に示す構造を形成するまでの工程について説明する。まず、図８（ｂ）に示す構造が形成されたシリコン基板２１を熱酸化してウェル形成用シリコン膜（図示せず）を素子領域１ｂの上に形成する。つづいて、ウェル形成用酸化シリコン膜をスルー膜に使用してイオン注入を行ってウェル５を形成する。そして、ウェル形成用酸化シリコン膜をフッ酸を含む薬液で除去した後、熱酸化法により素子領域１ｂに酸化シリコンよりなるゲート絶縁膜１０を形成する。その後、シリコン基板１の上側全面にポリシリコン膜６を形成して図８（ｃ）に示す構造が完成する。
【００３７】
つぎに、図８（ｄ）に示すように、ポリシリコン膜６の上にレジストパターン（図示せず）を形成し、これをマスクにポリシリコン膜６をドライエッチングしてゲート電極６ａを形成する。その後、従来技術と同様な手法によりサイドウォール及びソースドレイン領域を形成して第２の検討における半導体装置を製造が完了する。
【００３８】
本願発明者は、上述の第２の検討に係る半導体装置の製造方法を試みたが、この製造方法による半導体装置でもポリシリコン膜６の残渣が素子領域１ｂと埋め込み層４との境界付近に残ってしまった。
【００３９】
これは、埋め込み層４のエッチレートがサイドウォール１２であった部分とそれ以外の部分とで異なるために段差が発生し、この段差部分にポリシリコン膜が残ってしまったためと考えられる。すなわち、第２の検討に係る半導体装置の製造方法では、サイドウォール１２を埋め込み層４の一部とすることで、埋め込み層４の端部を素子領域１ｂ側に張り出すように形成している。これにより、素子分離溝１ａの側壁４ａの上方にディポットが発生するのを抑制できる。
【００４０】
ところが、熱ＣＶＤ法による酸化シリコン膜よりも、プラズマＣＶＤ法による酸化シリコン膜の方がフッ酸に対するエッチングレートが約３．６倍程度大きい。このため、図９（ａ）に示すように、フッ酸を含む薬液によるウエットエッチング時に、埋め込み層４は、熱ＣＶＤで形成されたサイドウォール１２の部分よりもプラズマＣＶＤ法により形成されたその他の部分が早くエッチングされてしまう。このため、境界部分（破線Ｅ部分）に段差が発生するものと考えられる。
【００４１】
その後、図９（ｂ）に示すように段差部分に導電性のポリシリコン膜６が埋め込まれる。この段差部分のポリシリコン膜６は、図９（ｃ）に示すように、ゲート電極６ａを形成するときのドライエッチングで除去し切れずに、残渣６ｂ（破線Ｆ部分）となってしまうと考えられる。そして、残渣６ｂがゲート電極６ａ同士を短絡して不良品が発生するものと考えられる。
【００４２】
尚、第２の検討に係る半導体装置の製造方法において、サイドウォール用の酸化膜を熱ＣＶＤ法で形成するのは、大きなサイドウォールを形成するためである。すなわち、窒化シリコン膜パターン３ａの上に熱ＣＶＤ法で酸化シリコン膜を形成すると、図１０（ａ）の破線Ｇ部分に示すように比較的平坦な表面が形成される。これをエッチバックすることで、図１０（ａ）に示すように窒化シリコン膜パターン３の側方に大きなサイドウォール１２を形成することができる。一方、プラズマＣＶＤ法で酸化シリコン膜を形成すると、図１０（ｂ）の破線Ｈ部分のように、下層の凹凸をより大きく反映したカバレッジとなる。これをエッチバックすると、図１０（ｂ）に示すように小さなサイドウォール１２が形成されてしまう。このため、埋め込み層４とサイドウォール１２と異なる方法で形成する方がより好ましい。
【００４３】
以上の検討に基づいて、本願発明者は下記に説明する本発明の実施形態を着想するに至った。
【００４４】
（実施形態）
以下、本発明の実施形態について、添付の図面を参照して説明する。ここに、図１１乃至図１４は、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００４５】
最初に、図１１（ａ）に示す構造を得るまでの工程について説明する。まず、酸化性雰囲気中においてシリコン基板２１の表面を熱酸化して酸化シリコンよりなる第１の酸化膜２２を厚さ約１０ｎｍ程度に形成する。さらに、その上にＣＶＤ法により窒化シリコンよりなる第１の窒化膜２３を厚さ約１５０ｎｍ程度に形成する。次いで、第１の窒化膜２３を熱酸化して酸化シリコンよりなる第２の酸化膜２４を厚さ約１０ｎｍ程度に形成する。尚、第２の酸化膜２４は、熱酸化法以外にもＣＶＤ法によって形成することができる。そして、第２の酸化膜２４の上にＣＶＤ法により、窒化シリコンよりなる第２の窒化膜２５を厚さ約１０〜１００ｎｍに形成する。以上の工程により図１１（ａ）に示す構造が完成する。
【００４６】
つぎに、図１１（ｂ）に示すように、第２の窒化膜２５の上にフォトレジストパターン（図示せず）を形成し、これをマスクにして、第２の窒化膜２５、第２の酸化膜２４、第１の窒化膜２３及び第１の酸化膜２２をエッチングして層状構造２６を形成する。その後、フォトレジストパターンを除去して、図１１（ｂ）に示す構造が完成する。
【００４７】
つぎに、図１１（ｃ）に示すように、熱酸化法又はＣＶＤ法により、半導体基板２１と層状構造２６の表面に酸化シリコンよりなる第３の酸化膜２７を厚さ１０ｎｍ程度に形成する。次いで、半導体基板２１の上側全面に熱ＣＶＤ法により厚さ５０〜３００ｎｍ程度の窒化シリコン膜２８を形成する。
【００４８】
つぎに、図１１（ｄ）に示すように、半導体基板２１の上側全面に形成された窒化シリコン膜２８をエッチバックして、層状構造２６の側方にサイドウォール２８ａを形成する。このとき、第３の酸化膜２７の一部も同時に除去される。一方、第２の酸化膜２４は第２の窒化膜２５に覆われているので、除去されずに残る。
【００４９】
つぎに、図１２（ａ）に示すように、層状構造２６及びサイドウォール２８ａをマスクに、半導体基板２１をエッチングして深さ４００ｎｍ程度の素子分離溝２１ａを形成する。尚、層状構造２６及びサイドウォール２８ａの下の平坦な部分は素子領域２１ｂとなる。
【００５０】
つづいて、図１２（ｂ）に示す構造を形成するまでの工程について説明する。まず、リン酸含む薬液でウエットエッチングしてサイドウォール２８ａ及び第２の窒化膜２５を除去する。このとき、第１の窒化膜２３は、第１の酸化膜２２、第２の酸化膜２３及び第３の酸化膜２７で覆われているため、サイドウォール２８ａの除去の際にエッチングされずに残る。尚、窒化シリコンの表面に酸化シリコンが付着していると、リン酸を用いたウエットエッチングでサイドウォール２８ａや第２の窒化膜２５をきれいに除去することができない。このため、前処理としてシリコン基板２１の上側全面をフッ酸を含む薬液で前処理することが好ましい。第２の窒化膜２５はこのフッ酸を用いた前処理で第２の酸化膜２４が除去されてしまうのを防ぐ。
【００５１】
つぎに、ドライエッチングで素子分離溝２１ａが受けたダメージを回復させるため、素子分離溝２１ａ内を熱酸化して酸化シリコンよりなる熱酸化膜２９を厚さ１０ｎｍ程度に形成する。以上のようにして、図１２（ｂ）に示す構造が完成する。
【００５２】
つぎに、図１２（ｃ）に示すように、半導体基板２１の上側全面に酸化シリコンよりなる埋め込み層３０をＨＤＰＣＶＤ（High Density Plasma CVD: 高密度プラズマＣＶＤ）法により厚さ５００〜１０００ｎｍ程度に形成して、素子分離溝２１ａを完全に埋め込む。
【００５３】
つぎに、図１２（ｄ）に示すように、ＣＭＰ法により研磨して埋め込み層３０を分離して平坦化する。このとき、第１の窒化膜２３がＣＭＰ法による研磨のストッパとなる。このようにして、端部３０ａが素子領域２１ｂ側に張り出すとともに、フッ酸に対するエッチングレートが一様な埋め込み層３０が得られる。このＣＭＰ法による平坦化の際に、酸化シリコンよりなる第２の酸化膜２４も除去されて第１の窒化膜２３が露出する。また、第１の窒化膜２３はＣＭＰ研磨を行うまで第２の酸化膜２４に覆われているので、均一な厚さに保たれる。この第１の窒化膜２３は埋め込み層３０のＣＭＰ研磨のストッパとなるため、埋め込み層３０の形状（厚さ）もシリコン基板１上で均一な形状（高さ）で平坦化できる。
【００５４】
つぎに、図１３（ａ）に示すように、フッ酸を含む薬液でウエットエッチングして第１の窒化膜２３の上に残留している酸化シリコンを除去する。これは、次の工程で第１の窒化膜２３の除去を確実に行なうため第１の窒化膜２３の表面を清浄とする必要があるからである。つづいて、リン酸を含む薬液でウエットエッチングを行って第１の窒化膜２３を除去する。その後、フッ酸を含む薬液でウエットエッチングを行って第１の酸化膜２２を除去する。フッ酸を用いたウエットエッチングにより埋め込み層３０もエッチングされて膜厚が減少する。しかし、埋め込み層３０は、端部３０ａが素子領域１ｂ側に張り出すと共に、フッ酸に対するエッチングレートが一様に形成されているため、ディポットや段差をほとんど発生しない。以上の工程により、図１３（ａ）に示す構造が完成する。
【００５５】
つぎに、図１３（ｂ）に示すように、熱酸化法で素子領域１ｂの上に酸化シリコンよりなるウェル用酸化膜３１を形成する。その後、ウェル用酸化膜３１をスルー膜として使用しながら、ｐ型の不純物を半導体基板２１にイオン注入し、素子領域１ｂにｐ型のウェル３２を形成する。
【００５６】
つぎに、図１３（ｃ）に示す構造を形成するまでの工程について説明する。まず、フッ酸を含む薬液を用いたエッチングによりウェル用酸化膜３１を除去する。この工程でも埋め込み層３０がエッチングされるが、端部３０ａが素子領域２１ｂ側に張り出すとともに、エッチングレートが一様であるため、埋め込み層３０にディポットや段差は生じない。つぎに、露出した素子領域１ｂの表面を熱酸化して、酸化シリコンよりなるゲート絶縁膜３３を厚さ２〜２０ｎｍ程度に形成する。
【００５７】
尚、高電圧用と低電圧用のＭＯＳトランジスタとでゲート絶縁膜３３の厚さを異ならせる場合には、まず、厚いゲート絶縁膜３３を形成する領域の上に部分エッチング用レジストパターン（図示せず）を形成する。つぎに、部分エッチング用レジストパターンに覆われていない領域のゲート絶縁膜３３をフッ酸を含む薬液で除去する。その後、部分エッチング用レジストパターンを除去した後、シリコン基板１の上側全面を熱酸化してゲート絶縁膜３３を成長さる。これにより、部分エッチングされていない領域には厚いゲート絶縁膜３３が形成され、部分エッチングされた領域には薄いゲート絶縁膜３３が形成される。
【００５８】
その後、ゲート絶縁膜３３及び素子分離膜３０の上にゲート電極用のポリシリコン膜３４を厚さ１８０ｎｍ程度に形成する。尚、ポリシリコン膜３４は、例えば、シラン等を反応ガスとする減圧ＣＶＤ法を用いて形成すればよい。以上のようにして、図１３（ｃ）に示す構造が完成する。
【００５９】
つぎに、図１３（ｄ）に示すように、ポリシリコン膜３４の上に、レジストパターン３６を形成し、これをマスクにポリシリコン膜３４をドライエッチングしてゲート電極３４ａを形成する。埋め込み層３０にはディポットや段差が発生しないため、ドライエッチングでポリシリコンの残渣を形成することなくゲート電極３４ａを形成することができる。その後、レジストパターン３６を除去する。
【００６０】
つぎに、図１４（ａ）に示すように、半導体基板２１にｎ型の不純物をイオン注入することにより、ゲート電極３４ａの側方にソース／ドレインエクステンション３７を形成する。尚、ソース／ドレインエクステンション３７が後の熱工程において拡散してその濃度分布が広がるのを防止するため、この時点で半導体基板２１に対してアニールを行い、ソース/ドレインエクステンション３７を予めある程度拡散させておいてもよい。
【００６１】
つづいて、半導体基板２１の上側全面に酸化シリコンよりなるサイドウォール用絶縁膜３８をＣＶＤ法により形成する。
【００６２】
つぎに、図１４（ｂ）に示すように、サイドウォール用絶縁膜３８をエッチバックしてゲート電極３４ａの横にサイドウォール用絶縁膜３８をサイドウォール３８ａとして残す。その後、半導体基板２１にｎ型の不純物をイオン注入してゲート電極３４ａの側方にソース／ドレイン領域３９を形成する。以上のようにして、図１４（ｂ）に示す構造が完成し、半導体装置（トランジスタ）４０が完成する。
【００６３】
上述のように、本発明の実施形態に係る半導体装置の製造方法によれば、層状構造２６及び窒化シリコンからなるサイドウォール２８ａをマスクとしてドライエッチングして溝を形成し、その後、サイドウォール２８ａを除去してから埋め込み層３０を形成する。その後、埋め込み層３０を平坦化する。これにより、埋め込み層３０の上側の端部３０ａが素子領域２１ｂ側に張り出すとともに、埋め込み層３０のフッ酸に対するエッチングレートを一様とすることができる。したがって、フッ酸を含む薬液で処理しても埋め込み層３０にディポットや段差がほとんど発生しない。このため、ポリシリコン膜３４をドライエッチングしてゲート電極３４ａを形成する工程において、埋め込み層３０の上にポリシリコン膜の残渣が発生させることがなく、不良品発生を抑制することができる。
【００６４】
さらに、層状構造２６の一部を構成する第１の窒化膜２３の上面を第２の酸化膜２４で覆うため、埋め込み層３０の平坦化工程でストッパ膜として機能する第１の窒化膜２３の高さを均一に保つことができる。これにより、平坦化された埋め込み層３０の形状（厚さ）を半導体基板２１上で均一とすることができ、埋め込み層３０の形状（高さ）のバラツキによる不良品発生を抑制することができる。
【００６５】
以下、本発明の諸態様を、付記としてまとめて記載する。
【００６６】
（付記１）半導体基板に第１の酸化膜、第１の窒化膜、第２の酸化膜及び第２の窒化膜で構成される層状構造を形成し、前記層状構造にサイドウォールを形成し、前記層状構造とサイドウォールとをマスクとして前記半導体基板に溝を形成し、前記サイドウォールを除去し、前記半導体基板上に埋め込み層を形成し、前記埋め込み層を平坦化し、少なくとも前記層状構造の一部を除去することを特徴とする半導体装置の製造方法。
【００６７】
（付記２）前記平坦化は、前記第１の窒化膜の高さを基準として行われることを特徴とする付記１に記載の半導体装置の製造方法。
【００６８】
（付記３）前記サイドウォールは、窒化膜であることを特徴とする付記１又は２に記載の半導体装置の製造方法。
【００６９】
（付記４）前記サイドウォールを形成する前に、更に、前記層状構造を被覆する第３の酸化膜を形成することを特徴とする付記１乃至３の何れか１に記載の半導体装置の製造方法。
【００７０】
（付記５）前記第１の窒化膜は、前記第１の酸化膜、前記第２の酸化膜及び前記第３の酸化膜によって囲まれることを特徴とする付記４に記載の半導体装置の製造方法。
【００７１】
（付記６）前記サイドウォールの除去の際に、前記第２の窒化膜も除去されることを特徴とする付記１乃至４の何れか１に記載の半導体装置の製造方法。
【００７２】
（付記７）前記平坦化は、前記第１の窒化膜をストッパとして行われることを特徴とする付記６に記載の半導体装置の製造方法。
【００７３】
（付記８）前記平坦化により、前記埋め込み層が分離され、その上側の端部が前記溝から張り出した部分に形成されるとともに、前記埋め込み層は、前記端部とそれ以外の部分とでフッ酸に対するエッチングレートが等しいことを特徴とする付記１乃至７に何れか１に記載の半導体装置の製造方法。
【００７４】
（付記９）前記層状構造の除去は、ウエットエッチングにより前記第１の窒化膜を除去した後、ウエットエッチングで前記第１の酸化膜を除去することを特徴とする付記７又は８に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００７５】
【図１】図１（ａ）〜（ｄ）は、従来技術による半導体装置の製造方法を工程順に示す断面図である（その１）。
【図２】図２（ａ）〜（ｄ）は、従来技術による半導体装置の製造方法を工程順に示す断面図である（その２）。
【図３】図３は、従来技術による半導体装置の製造方法の途中における半導体基板の断面を観察した結果を示す模式図である。
【図４】図４は、従来の半導体装置の製造方法で作製された半導体装置の表面を上から観察した結果を示す模式図である。
【図５】図５は、図４に示す試料の一部をさらに拡大して斜め上方向から観察した結果を示す模式図である。
【図６】図６（ａ）、（ｂ）は、従来の製造工程で発生したディポットによる不良品発生の原因を示す模式図である。
【図７】図７は、本願発明者が行った第２の検討に係る半導体装置の製造方法を工程順に示す断面図である（その１）。
【図８】図８は、本願発明者が行った第２の検討に係る半導体装置の製造方法を工程順に示す断面図である（その２）。
【図９】図９は、本願発明者が行った第２の検討に係る半導体装置の製造方法で、エッチング残渣が発生する原因を示す模式図である。
【図１０】図１０は、サイドウォール用絶縁膜の形成を熱ＣＶＤ法で行った場合及びプラズマＣＶＤ法で行った場合に形成されるサイドウォールの形状を示す模式図である。
【図１１】図１１（ａ）〜（ｄ）は、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である（その１）。
【図１２】図１２（ａ）〜（ｄ）は、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である（その２）。
【図１３】図１３（ａ）〜（ｄ）は、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である（その３）。
【図１４】図１４（ａ）及び（ｂ）は、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である（その４）
【符号の説明】
【００７６】
１…シリコン（半導体）基板、１ａ…素子分離溝、１ｂ…素子領域、２、２ａ…酸化シリコン膜、３…窒化シリコン膜、３ａ…窒化シリコン膜パターン、３ｂ…開口部、４…埋め込み層、４ａ…端部、５…ウェル、６…ポリシリコン膜、６ａ…ゲート電極、６ｂ…残渣（ポリシリコン）、８ａ…サイドウォール、９…ソース／ドレイン領域、１０…ゲート絶縁膜、１１…レジストパターン、１２…サイドウォール、２１…シリコン基板（Ｓｉ基板）、２１ａ…素子分離溝、２１ｂ…素子領域、２２…第１の酸化膜、２３…第１の窒化膜、２４…第２の酸化膜、２５…第２の窒化膜、２６…層状構造、２７…第３の酸化膜、２８…窒化シリコン膜、２８ａ…サイドウォール、２９…熱酸化膜、３０…埋め込み層、３１…ウェル用酸化膜、３２…ウェル、３３…ゲート絶縁膜、３４…ポリシリコン膜、３４ａ…ゲート電極、３６…レジストパターン、３７…ソース／ドレインエクステンション、３８…サイドウォール用絶縁膜、３８ａ…サイドウォール、３９…ソース／ドレイン領域、４０…半導体装置、Ｔｒ1、Ｔｒ2…トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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