(57)【特許請求の範囲】
【請求項１】
集積回路であって、
出力ノードを有する駆動増幅器と、
前記出力ノードに結合されたプログラマブルな出力インピーダンス調整回路（ＰＯＩＡＣ：programmable output impedance adjustment circuit）と
を具備し、前記ＰＯＩＡＣは、インダクタ、第１キャパシタ、及び第１抵抗器を含み、
前記インダクタは、ヘンリー単位のインダクタンスＬを有し、
前記第１キャパシタは、ファラッド単位の容量Ｃを有し、
比率Ｌ／Ｃは、５０より大きく、
前記インダクタ、前記第１キャパシタ、及び前記第１抵抗器は、前記出力ノードと接地ノードとの間に直列に結合される、集積回路。
【請求項２】
前記駆動増幅器は、前記出力ノードに信号を供給するように構成され、
前記信号は、少なくとも８５０メガヘルツのキャリア周波数を有する携帯電話信号を含む、請求項１の集積回路。
【請求項３】
前記第１キャパシタの容量及び前記第１抵抗器の抵抗はデジタルで制御される、請求項１の集積回路。
【請求項４】
前記ＰＯＩＡＣは、第２キャパシタ及び第２抵抗器を更に含み、
前記第２キャパシタ及び前記第２抵抗器は、前記インダクタのリードと前記接地ノードとの間に互いに直列に結合され、
前記第１キャパシタ及び前記第１抵抗器は、前記インダクタの前記リードと前記接地ノードとの間に互いに直列に結合される、請求項１の集積回路。
【請求項５】
前記第２キャパシタはデジタルで制御された容量を有し、
前記第２抵抗器はデジタルで制御された抵抗を有する、請求項４の集積回路。
【請求項６】
前記ＰＯＩＡＣは、第２キャパシタを更に含み、
前記ＰＯＩＡＣは、前記インダクタ及び前記第１キャパシタが共に共振するが、前記インダクタが前記第２キャパシタと共振しない第１モードで動作可能であり、
前記ＰＯＩＡＣは、前記インダクタ、前記第１キャパシタ、及び前記第２キャパシタが共に共振する第２モードで動作可能である、請求項１の集積回路。
【請求項７】
前記ＰＯＩＡＣは、デジタルロジック信号を受信するように構成され、
前記デジタルロジック信号は、前記ＰＯＩＡＣが前記第１モードまたは前記第２モードで動作するかを決定する、請求項６の集積回路。
【請求項８】
前記インダクタは、前記出力ノードに結合された第１リードと、前記第１キャパシタに結合された第２リードとを有する、請求項１の集積回路。
【請求項９】
前記ＰＯＩＡＣは、マルチビットのデジタル値を受信するように構成され、
前記マルチビットのデジタル値は、前記第１キャパシタの容量Ｃ及び前記第１抵抗器の抵抗Ｒを決定する、請求項１の集積回路。
【請求項１０】
前記ＰＯＩＡＣは、
前記集積回路の性能特性を示すプロセス検出器の出力値、または
複数の駆動増幅器の電力設定の少なくともいずれか、または複数の周波数帯域の少なくともいずれかを示すデジタルロジック信号、
のいずれかを受信するように構成される、請求項１の集積回路。
【請求項１１】
前記集積回路へのデジタル情報を受信するように構成されたバスインターフェースを更に備え、
前記デジタル情報は、前記駆動増幅器の電力設定情報または通信周波数帯域情報の少なくともいずれかを含み、
前記デジタル情報は、前記集積回路内で前記バスインターフェースから前記ＰＯＩＡＣへ伝送される、請求項１の集積回路。
【請求項１２】
入力端子と、前記入力端子に結合された電力増幅器とを有する第１集積回路と、
請求項１乃至１１のいずれか１項記載の集積回路である第２集積回路と、
前記第２集積回路の前記出力端子を前記第１集積回路の前記入力端子に結合するインピーダンス整合ネットワークと
を具備するシステム。
【請求項１３】
駆動増幅器の出力ノードの出力インピーダンスを決定することと、
インダクタ、キャパシタ、及び抵抗器を用いて、前記駆動増幅器の前記出力ノードの前記出力インピーダンスを調整することと
を備え、前記インダクタ、前記キャパシタ、及び前記抵抗器は、集積回路に集積され、
前記インダクタ、前記キャパシタ、及び前記抵抗器は、前記出力ノードと接地ノードとの間に直列に結合され、
前記インダクタは、ヘンリー単位のインダクタンスＬを有し、
前記キャパシタは、ファラッド単位の容量Ｃを有し、
比率Ｌ／Ｃは、５０より大きい、方法。
【請求項１４】
前記出力ノードの前記出力インピーダンスを調整するために、前記キャパシタの容量または前記抵抗器の抵抗の少なくともいずれかを設定することを更に備える、請求項１３の方法。
【請求項１５】
プロセス検出器の出力値またはデジタル情報を受信すること
を更に備え、前記プロセス検出器の出力値は、前記集積回路の性能特性を示し、
前記デジタル情報は、マルチビットのデジタル電力設定値、またはマルチビットのデジタル通信周波数帯域値の少なくともいずれかを含み、
前記出力インピーダンスは、前記プロセス検出器の出力値または前記デジタル情報に基づいて決定される、請求項１３の方法。
【請求項１６】
集積回路であって、
出力ノードを有し、信号を前記出力ノードに供給するように適合された駆動増幅器と、
前記出力ノードの出力インピーダンスのプログラマブルな調整を提供する手段と
を備え、前記手段は、マルチビットのデジタルの電力設定値と、マルチビットのデジタルの通信周波数帯域値とを受信し、
前記マルチビットのデジタル電力設定値及びマルチビットのデジタル通信周波数帯域値は、少なくとも部分的に（at least in part）、前記出力インピーダンスを決定し、
前記手段は、前記出力ノードと接地ノードとの間に直列に結合されたインダクタンスＬ、容量Ｃ、及び抵抗器を提供する手段を含む、集積回路。
【請求項１７】
前記インダクタンスＬはヘンリー単位であり、
前記容量Ｃはファラッド単位であり、
比率Ｌ／Ｃは５０より大きい、請求項１６の回路。
【請求項１８】
そこに格納されたプロセッサ実行可能な命令を保持するコンピュータ読み取り可能な記憶媒体であって、
前記プロセッサ実行可能な命令は、
（ａ）デジタル情報を、増幅器の出力ノードに結合された、プログラマブルな出力インピーダンス調整回路（ＰＯＩＡＣ：programmable output impedance adjustment circuit）に伝送することと、
（ｂ）前記デジタル情報に少なくとも部分的に（at least in part）基づいて、前記出力ノードの出力インピーダンスを決定することと、
を備え、前記ＰＯＩＡＣは、インダクタ、キャパシタ、及び抵抗器を含み、
前記インダクタ、前記キャパシタ、及び前記抵抗器は、前記出力ノードと接地ノードとの間に直列に結合され、
前記インダクタは、ヘンリー単位のインダクタンスＬを有し、
前記キャパシタは、ファラッド単位の容量Ｃを有し、
比率Ｌ／Ｃは、５０より大きい、コンピュータ読み取り可能な記憶媒体。
【請求項１９】
前記コンピュータ読み取り可能な記憶媒体は、第１集積回路の一部であり、
前記ＰＯＩＡＣは、第２集積回路の一部であり、
前記デジタル情報は、（ａ）において、前記第１集積回路から前記第２集積回路に伝送される、請求項１８のコンピュータ読み取り可能な記憶媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
開示された実施形態は、増幅器及びインピーダンス整合に関する。
【背景技術】
【０００２】
携帯電話のようなモバイル通信デバイスの無線送信機では、第１集積回路上の駆動増幅器によって、しばしば別の集積回路上の電力増幅器が駆動される。そして電力増幅器は、無線周波数信号がアンテナから放射されるように、アンテナを駆動する。
【０００３】
図１（従来技術）は、一般的な回路のブロック図である。駆動増幅器１は、第１集積回路２の一部である。図示された具体的な駆動増幅器は、２つのステージ３及び４を含む。各ステージは複数のセルを含む。駆動増幅器が、より高い電力利得で増幅する場合には、各ステージにおいてより多くのセルがイネーブルとされる。駆動増幅器が、より低い電力利得で増幅する場合には、各ステージにおいてより少ないセルがイネーブルとされる。駆動増幅器は出力信号を出力端子５に供給し、そしてディスクリート部品の整合ネットワーク６を介して、第２集積回路８の入力端子７に供給する。第２集積回路８は、入力端子７から信号を受信し、この信号を増幅し、そしてこの信号の増幅されたものを出力端子１０そしてアンテナ１１に出力する電力増幅器９を含む。低歪み及び最適な電力転送を得るため、駆動増幅器１の出力インピーダンスは、電力増幅器の入力の端子７でインピーダンス整合が生じるようにされるべきである。市販の電力増幅器集積回路は、例えば、増幅される信号の周波数帯域にわたって５０オームの比較的一定の入力インピーダンスを有し得る。あいにく、駆動増幅器においてより一層少ないセルを使うことにより駆動増幅器の電力が低減されると、駆動増幅器の出力インピーダンスは変化する。そのような状況では、端子５内を見た出力インピーダンスは、要素の数に依存して増加または低下するだろう。出力インピーダンスが増加するか低下するかに関わらず、出力インピーダンスの変化は、端子７において好ましくないインピーダンスミスマッチを引き起こし、よって増幅器において歪みを引き起こすだろう。
【０００４】
図２（従来技術）は、端子７におけるインピーダンス整合が、駆動増幅器で使用されるセルの数に依存してどのように変化するかの例を示すグラフである。駆動増幅器１の２つのステージのセルは、図１では参照番号１３、１４で特定されている。横軸のスケールの１から１６は、駆動増幅器１の第２ステージ４でイネーブルとされ使用される１６個のセルの数を示す。図２の縦軸の定量的なＶＳＷＲ（電圧定在波比）は、ミスマッチの量とみなされる。端子７でのＶＳＷＲは２：１以下であるべきだが、低電力レベルではＶＳＷＲは非常に高くなっている。これは好ましいことではなく、アンテナ１１に出力される信号に、好ましくない歪みが混入する結果となるだろう。
【０００５】
図３（従来技術）は、図２で例示された問題に対処するために使用される回路の図である。この回路は、プログラマブルな整合ネットワーク１５を含む。プログラマブルな整合ネットワーク１５は、駆動増幅器１の出力インピーダンス（出力端子５内部を見たインピーダンス）を変化させるために使用できる。例えば、１．５から２．０ギガヘルツの範囲の動作周波数では、キャパシタ１６は数十ピコファラッドの容量を有するだろう。駆動増幅器の電力利得が変化し、そして使用されるセルの数が変化すると共に、可変抵抗器１７の抵抗は、端子７から振り返って見て実質的に一定のインピーダンスを維持するように変化される。図２の端子７での駆動増幅器と電力増幅器との間のインピーダンスミスマッチは、低減され、または解消される。あいにく、図３の回路は、単一周波数帯域での信号での動作に適しているに過ぎないだろう。しかしながら、この送信機がその一部であるモバイル通信デバイスは、複数の周波数帯域で動作可能であることが求められるだろう。
【０００６】
図４（従来技術）は、送信機が複数の周波数帯域で動作可能なアプリケーションで使用出来る回路接続図である。２つの別々の駆動増幅器／整合ネットワーク／電力増幅器チェーン１８及び１９が使用される。一方のチェーンは、第１周波数帯域の周波数での動作に整合されたインピーダンスであり、他方で別のチェーンは第２周波数帯域の周波数での動作に整合されたインピーダンスである。アンテナ１１を適切なチェーンの出力に結合するために、出力マルチプレクサ２０が設けられている。しかしながら、図４の回路は、駆動増幅器、整合ネットワーク、及び電力増幅器の２つの別個のセットが使用される点で、好ましくないことに大きくそして高価である。
【０００７】
図５（従来技術）は、図４の回路の冗長な回路の問題を有しない複数の周波数帯域で動作可能な回路の図である。駆動増幅器１の出力ノード１２に結合された整合ネットワーク２１は、実際には２つのキャパシタ及び抵抗器インピーダンス整合回路２２、２３を含んでいる。動作の周波数帯域につき、インピーダンス整合回路の適切ないずれかが、スイッチ２４及び２５の適切ないずれかをオープン及びクローズすることにより、駆動増幅器１の出力に結合される。整合ネットワーク２１のキャパシタ２６及び２７の各々は、例えば大きく、そして数十ピコファラッドの容量を有するだろう。これらのキャパシタを実現することにより、ダイスペース（die space）のかなりの量が占められるだろう。例えば、図５の回路が第１周波数帯域（２．０ギガヘルツプラスまたはマイナス５０メガヘルツ）において２．０ギガヘルツの信号または第２周波数帯域（１．５ギガヘルツプラスまたはマイナス５０メガヘルツ）で１．５ギガヘルツの信号を増幅するように動作可能な場合、キャパシタ２６及び２７は、約３０ピコファラッド及び１２ピコファラッドの容量を有するだろう。
【発明の概要】
【０００８】
第１集積回路（例えばＲＦ送受信機集積回路）の駆動増幅器は、出力ノードにＲＦ信号を駆動し、第１集積回路の出力端子を介し、整合ネットワークを介し、そして第２集積回路の入力端子にＲＦ信号を駆動するのに適している。第２集積回路の電力増幅器は、送信のため、この信号の増幅されたバージョンをアンテナに供給する。このタイプのシステムは例えば、携帯電話で具体化され得る。
【０００９】
新規なプログラマブルな出力インピーダンス調整回路（ＰＯＩＡＣ）は、第１集積回路内に設けられる。ＰＯＩＡＣは出力ノードに結合され、そして第１集積回路の出力端子内を見た出力インピーダンスに作用する。出力端子内部を見た出力インピーダンスが他の方法で変化した際（例えば駆動増幅器の電力利得の変化により）、ＰＯＩＡＣは、出力端子内部を見た全体の出力インピーダンスが実質的に一定を維持し、そして電力増幅器の入力での良いインピーダンス整合が維持されるように、出力ノードにどのようにして負荷をかけるかを調整する。ＰＯＩＡＣは、直列接続されたインダクタ及び容量を含むＬ−Ｃ−Ｒシャント回路を含み、これによりインピーダンス整合機能を実行するのに必要な容量値を低減し、そしてこれによりダイ面積を低減する。ＰＯＩＡＣは、Ｌ−Ｃ−Ｒシャント回路の実効容量を変化させることにより少なくとも部分的に、複数の異なる通信周波数帯域で、そのインピーダンス整合機能を実行する。
【００１０】
いくつかの実施形態では、ＰＯＩＡＣは、駆動増幅器の電力利得設定を示す情報を受信する。ＰＯＩＡＣは、この情報を使って、Ｌ−Ｃ−Ｒシャント回路内の抵抗を調整する。すなわち出力ノード上に負荷をかけるＰＯＩＡＣは、駆動増幅器の利得の変化に関わらず、電力増幅器と駆動増幅器の間の出力端子内を見た全体の出力インピーダンスが実質的に一定を維持するようなものである。いくつかの実施形態では、ＰＯＩＡＣは、通信周波数帯域を示す情報を受信し、そしてこの情報を使ってＬ−Ｃ−Ｒシャント回路の実効容量を調整する。異なる通信周波数帯域につき異なる容量値が使用される。Ｌ−Ｃ−Ｒシャント回路のインダクタ及び比較的小さい容量は、一般的な複数帯域の出力インピーダンス調整技術及び回路に比べて、比較的小さいダイ面積で実現され得る。
【００１１】
いくつかの実施形態では、ＰＯＩＡＣはプロセス検出回路からプロセスコーナー情報を受信する。Ｌ−Ｃ−Ｒシャント回路内の容量調整器回路は、プロセスコーナー情報を使って、インダクタと直列の実効容量を細かく調整して、異なるプロセスコーナー条件に一致すると知られている駆動増幅器の出力特性の変化を補償する。ＰＯＩＡＣを実現する複数の方法が開示されている。いくつかの例では、デジタルベースバンド集積回路内のプロセッサは、プロセッサ実行可能な命令のセットを実行する。この実行により、デジタル情報は、バスを横断して、第１集積回路（ＲＦ送受信機集積回路）のＰＯＩＡＣに伝送される。デジタル情報は、例えば電力設定情報及び／または通信周波数帯域情報を含む。ＰＯＩＡＣは、このデジタル情報を使って、異なる動作条件及び状況において良いインピーダンス整合が維持されるように、Ｌ−Ｃ−Ｒシャント回路を制御する。
【００１２】
上記はサマリであり、従って当然ながら、単純化、一般化、及び詳細の省略を含み、よって当業者は、このサマリが例示的なものにすぎず、多少なりとも限定することを意味しないことを理解するだろう。特許請求の範囲においてもっぱら定義された、本明細書で述べられるデバイス及び／またはプロセスの別の側面、発明の特徴、及び有利な点は、本明細書で説明される非限定的な記述において明白になるだろう。
【図面の簡単な説明】
【００１３】
【図１】図１（従来技術）は、電力増幅器を駆動する駆動増幅器のブロック図である。
【図２】図２（従来技術）は、図１の駆動増幅器に関連するインピーダンス整合の問題を例示するグラフである。
【図３】図３（従来技術）は、図２に例示された問題に対処するために使用される回路の図である。
【図４】図４（従来技術）は、送信機が複数の周波数帯域で動作可能なアプリケーションで使用可能な駆動増幅器回路の図である。
【図５】図５（従来技術）は、図４の回路の冗長な回路の問題を有しない、複数の周波数帯域で動作可能な駆動増幅器回路の図である。
【図６】図６は、ある新規な側面に従ったモバイル通信デバイスのハイレベルなブロック図である。
【図７】図７は、図６のＲＦ送受信機集積回路１０３のより詳細なブロック図である。
【図８】図８は、図７の駆動増幅器１２４、ＰＯＩＡＣ１２９、電力増幅器１２５、及びアンテナ１０２のより詳細な図である。
【図９Ａ】図９Ａは、図８のＬ−Ｃ−Ｒシャント回路１４６の第１実施形態の図である。
【図９Ｂ】図９Ｂは、図８のＬ−Ｃ−Ｒシャント回路１４６の第２実施形態の図である。
【図１０】図１０は、図８の駆動増幅器１２４で使用されるセルの数の関数として、ノード１３３上のＶＳＷＲがどのように変化するかを示すグラフである。
【図１１】図１１は、図８のＬ−Ｃ−Ｒシャント回路１４６の第３実施形態の図である。
【図１２】図１２は、ある新規な側面に従った方法５００のフローチャートである。
【発明を実施するための形態】
【００１４】
図６は、ある新規な側面に従ったある具体的なタイプのモバイル通信デバイス１００の、非常に単純化されたハイレベルのブロック図である。本具体例では、モバイル通信デバイス１００は、符号分割多重アクセス（ＣＤＭＡ）携帯電話通信プロトコル、またはＧＳＭ（登録商標）（Global System for Mobile Communications）携帯電話通信プロトコルに従って動作可能な３Ｇ携帯電話である。携帯電話は、（図示せぬ種々のその他の部品のうち）アンテナ１０２並びに２つの集積回路１０３及び１０４を含む。集積回路１０４は、“デジタルベースバンド集積回路”または“ベースバンドプロセッサ集積回路”と呼ばれる。デジタルベースバンド集積回路１０４は、図示せぬその他の部品のうち、プロセッサ読み取り可能な媒体１０６に記憶された命令を実行するデジタルプロセッサ１０５を含む。プロセッサ１０５は、バス１０７、バスインターフェース１０８Ａ、及びバス導電体（bus conductors）１０９を介して、集積回路１０３のバスインターフェース１０８Ｂに情報を伝達させ得る。集積回路１０３は、ＲＦ送受信機集積回路である。ＲＦ送受信機集積回路１０３は、受信機と共に送信機も含むため、“送受信機”と呼ばれる。
【００１５】
図７は、図６のＲＦ送受信機集積回路１０３のより詳細なブロック図である。受信機は、局部発振器１１１に加えて、いわゆる“受信チェーン（receive chain）”１１０を含む。携帯電話の受信時、高周波数ＲＦ信号１１２がアンテナ１０２で受信される。信号１１２からの情報は、デュプレクサ（duplexer）１１３及び整合ネットワーク（matching network）１１４を通過し、そして受信チェーン１１０を通過する。信号１１２は、低ノイズ増幅器（ＬＮＡ：low noise amplifier）１１５により増幅され、ミキサ１１６によって周波数をダウンコンバートされる。結果として得られたダウンコンバート信号は、ベースバンドフィルタ１１７でフィルタリングされ、そしてデジタルベースバンド集積回路１０４に渡される。デジタルベースバンド集積回路１０４におけるアナログ／デジタルコンバータ１１８は、この信号をデジタルの形式に変換し、得られたデジタル情報は、デジタルベースバンド集積回路１０４におけるデジタル回路によって処理される。デジタルベースバンド集積回路１０４は、局部発振器１１１によってミキサ１１６に供給される局部発振器信号の周波数を制御することによって、受信機を調整する。
【００１６】
携帯電話の送信時、送信される情報は、デジタルベースバンド集積回路１０４におけるデジタル／アナログコンバータ１１９によってアナログの形式に変換され、そして“送信チェーン（transmit chain）”１２０に供給される。ベースバンドフィルタ１２１は、デジタル／アナログ変換処理によるノイズを取り除く。そして、局部発振器（ＬＯ）１２３の制御の下、ミキサブロック１２２はこの信号を高周波数信号にアップコンバートする。駆動増幅器（driver amplifier）１２４及び外部の電力増幅器（power amplifier）１２５は、この高周波信号を増幅して、高周波数ＲＦ信号１２６がアンテナ１０２から送信されるように、アンテナ１０２を駆動する。デジタルベースバンド集積回路１０４は、局部発振器１２３によってミキサ１２２に供給される局部発振器信号の周波数を制御することによって、送信機を調整する。矢印１２８は、バスインターフェース１０８Ａを介し、バス導電体１０９を横断して、そしてバスインターフェース１０８Ｂを介して、デジタルベースバンド集積回路１０４から駆動増幅器１２４及び関連する新規なプログラマブルな出力インピーダンス調整回路（ＰＯＩＡＣ：Programmable Output Impedance Adjustment Circuit）１２９に伝送される情報を示す。
【００１７】
図８は、図７の駆動増幅器１２４、ＰＯＩＡＣ１２９、電力増幅器１２５、及びアンテナ１０２のより詳細な図である。電力増幅器１２５は、集積回路１３０の一部である。整合ネットワーク１３１は、ＲＦ送受信機集積回路１０３の出力端子１３２を、電力増幅器集積回路１３０の入力端子１３３に結合する。本例の整合ネットワーク１３１は、プリント回路基板またはその他の基板上に実装されたディスクリート部品を含む。集積回路１０３及び１３０もまた、このプリント回路基板または基板に実装される。ディスクリート部品は、インダクタ１３４及びキャパシタ１３５を含む。
【００１８】
図８に描かれたＲＦ送受信機集積回路１０３の一部分は、駆動増幅器１２４、ＰＯＩＡＣ１２９、プロセス検出器回路１３６、通信周波数帯域情報が伝送される導電体（conductor）１３７、及び電力設定情報が伝送される導電体（conductor）１３８の組を含む。図８の導電体１３７及び１３８は、情報１２８が通過するバスインターフェース１０８Ｂ（図７参照）から延びる信号導電体（signal conductor）を示す。プロセス検出器回路（しばしば“プロセスモニタ”または“プロセスばらつき検出器”または“プロセスばらつきモニタ”と呼ばれる）は、導電体１３９を介してＰＯＩＡＣ１２９に、プロセス検出器出力値を供給する。この値は、集積回路１０３の特性または性能特性の表示である。一例では、この値は、特定のタイプのロジック素子を介した伝播速度が、同じ半導体製造プロセスを用いて製造された集積回路の別のユニットにおける他の同じロジック素子を介した伝播速度と比較して、相対的に速いか（“ＦＦ”）、標準的か（“ＴＴ”）、または相対的に遅いか（“ＳＳ”）を示す。別の例では、この値は、アナログ増幅器の利得が高いか（“Ｈ”）、標準的か（“Ｎ”）、または低いか（“Ｌ”）を示す。
【００１９】
駆動増幅器１２４は、約３０ｄＢの電力利得制御範囲を有する。駆動増幅器１２４は、第１ステージ１４０及び第２ステージ１４１を含む。第１ステージは、８個の同じセル１４２を含む。第２ステージは１６個の同じセル１４３を含む。駆動増幅器１２４は、その入力ノード１４４で受信した信号を増幅し、得られた信号をその出力ノード１４５に出力する。駆動増幅器１２４の電力利得は、このステージにおいてより少ない、多くのセルをイネーブルにするまたはディセーブルにすることによって制御される。より多くのセルを使用することでより高い電力利得が得られ、他方でより少ないセルを使用することでより小さい電力利得が得られる。どのセルがイネーブルにされディセーブルにされるかは、導電体１３８で受信される４ビットの電力設定値によって決定される。
【００２０】
プログラマブルな出力インピーダンス調整回路（ＰＯＩＡＣ）１２９は、Ｌ−Ｃ−Ｒシャント回路１４６及びロジックの量（an amount of logic）１４７を含む。Ｌ−Ｃ−Ｒシャント回路１４６は、インダクタ、容量の量（an amount of capacitance）、及び抵抗の量（an amount of resistance）を含む。Ｌ−Ｃ−Ｒ回路１４６は、インダクタが、直列接続された容量の第１の量（a first amount of series-connected capacitance）と共振出来るように、またはインダクタが、直列接続された容量の第２の量（a second amount of series-connected capacitance）と共振出来るように、デジタルで制御可能である。抵抗は、共振時に出力ノード１４５の接地へのシャントを提供する。抵抗の量はデジタルで制御可能であり、駆動増幅器１２４の電力利得の変化による駆動増幅器１２４の出力インピーダンスの変化を補償するように調整される。
【００２１】
図９Ａは、Ｌ−Ｃ−Ｒシャント回路１４６が実現され得る第１の方法を例示する。比較的低いＱ（例えば５）のインダクタ１４８、デジタルで制御可能なキャパシタ１４９、及びデジタルで制御可能な抵抗器１５０が、例示されるように駆動増幅器の出力ノード１４５と接地ノード１５７との間に、互いに直列に結合されている。図示された例のインダクタＬは、１ナノヘンリーの一定のインダクタンスＬを有する集積インダクタ（integrated inductor）である。導電体１５１上の８ビットのマルチビットデジタル値ＳＣ１［Ａ：Ｈ］は、キャパシタ１４９の容量Ｃを決定する。容量Ｃは、６ピコファラッドから８ピコファラッドの範囲にわたって調整可能である。導電体１５２上の６ビットのマルチビットデジタル値ＳＣＲ［１：６］は、抵抗器１５０の抵抗Ｒを決定する。抵抗Ｒは可変である。ある新規な側面では、インダクタンスＬがヘンリー単位で考慮され、容量Ｃがファラッド単位で考慮される場合、Ｌ／Ｃの比率は５０よりも大きい。インダクタンスは５００ピコヘンリーよりも大きい。
【００２２】
図９Ｂは、Ｌ−Ｃ−Ｒシャント回路１４６が実現され得る第２の方法を例示する。Ｌ−Ｃ−Ｒシャント回路１４６は、低いＱのインダクタ１４８、デジタルで制御可能な第１デジタル制御キャパシタ１５３、第１デジタル制御第１抵抗器１５４、第２キャパシタ１５５、及びデジタル制御第２抵抗器１５６を含む。もし、信号ＳＲ１〜ＳＲ３によって制御されるスイッチの少なくとも一つがクローズされれば、インダクタ１４８、第１キャパシタ１５３、及び第１抵抗器１５４は、駆動増幅器の出力ノード１４５と接地ノード１５７との間に、互いに直列に結合される。第１キャパシタ１５３及び第１抵抗器１５４は、共に第１ＲＣネットワーク１５８とみなされ得る。もし、信号ＳＲ４〜ＳＲ６で制御されるスイッチの少なくとも一つがクローズされれば、インダクタ１４８、第２キャパシタ１５５、及び第２抵抗器１５６は、駆動増幅器の出力ノード１４５と接地ノード１５７との間に、互いに直列に結合される。第２キャパシタ１５５及び第２デジタル制御抵抗器１５６は、共に第２ＲＣネットワーク１５９とみなされ得る。図９Ｂのスイッチは、例えば、Ｎチャネル電界効果トランジスタ、またはＮチャネル電界効果トランジスタ及びＰチャネル電界効果トランジスタを含む転送ゲートとして実現され得る。容量Ｃ１は、８ピコファラッドである。容量Ｃ２は６ピコファラッドである。
【００２３】
図９ＢのＬ−Ｃ−Ｒシャント回路１４６はまた、容量調整器回路３００を含む。容量調整器回路３００は、８個のキャパシタと８個の対応するスイッチを含む。８個の容量Ｃ１Ａ〜Ｃ１Ｈの各々は０．１ピコファラッドである。
【００２４】
図８のプログラマブルな出力インピーダンス調整回路の動作を、２つの動作状態での図９ＢのＬ−Ｃ−Ｒシャント回路１４６の第２実施形態と関連して述べる。第１の動作状態では、駆動増幅器１２４によって増幅される携帯電話信号は、約２．０ギガヘルツの第１通信帯域でキャリア周波数を有する。第１通信帯域の範囲は、例示の目的で、２．０ギガヘルツプラスまたはマイナス５０メガヘルツである。第２の状態では、携帯電話信号は、約１．５ギガヘルツの第２通信帯域でキャリア周波数を有する。第２周波数帯域の範囲は、例示の目的で、１．５ギガヘルツプラスまたはマイナス５０メガヘルツである。
【００２５】
第１の状態では、信号ＳＲ４〜ＳＲ６によって制御される図９Ｂのスイッチは、いずれもクローズされない。従って、キャパシタ１５５及び第２ＲＣネットワーク１５９は、シャント機能を実行することから事実上ディセーブルとされる。信号ＳＲ１〜ＳＲ３によって制御される少なくとも一つのスイッチは、インダクタ１４８、第１キャパシタ１５３、及び第１抵抗器１５４が、出力ノード１４５と接地ノード１５７との間に直列接続されるように、クローズされる。駆動増幅器１２４の電力設定が中間レンジの設定（第２ステージ１４１の１６個のセル１４３の８個がイネーブルとされる）であり、そしてプロセス検出器１３６が、“標準的”なプロセスに対応する値を出力している場合には、第１抵抗器１５４の抵抗Ｒ１は、その中間レンジの設定にセットされる。第１キャパシタ１５３の全体的な容量は、プログラマブルな整合ネットワーク１４６が、出力ノード１４５のインピーダンスに対して、ノード１３３Ａから振り返って見たインピーダンスが約５０オームとなるよう、作用する。この５０オームは、電力増幅器集積回路１３０の入力端子１３３内部を見た５０オームの入力インピーダンスと実質的に整合する。駆動増幅器１２４のセルの半分がイネーブルとされる。駆動増幅器１２４は、入力ノード１４４で２．０ギガヘルツの信号を受信し、この信号の増幅されたバージョンを出力ノード１４５に出力する。この信号は、整合ネットワーク１３１を通過してノード１３３Ａに達し、そして電力増幅器集積回路１３０の入力端子１３３を通過する。電力増幅器１２５は、２．０ギガヘルツの信号の増幅されたバージョンを、この信号がアンテナ１０２から放射されるように、出力端子１５３を介してアンテナ１０２に駆動する。
【００２６】
この第１の状況では、使用されるセルの数を増加または減少させることにより駆動増幅器１２４の電力利得が変化するにつれて、第１抵抗器１５４の抵抗Ｒ１は、ノード１３３Ａのインピーダンスが実質的に一定の値を維持し、そして電力増幅器１３０の入力とのインピーダンス整合が維持されるように、Ｌ−Ｃ−Ｒシャント回路１４６が出力ノード１４５上の出力インピーダンスを制御するよう、変化する。抵抗Ｒ１Ａ、Ｒ１Ｂ、及びＲ１Ｃは、これらの抵抗の様々にスイッチされた並列の組が、その全体的な抵抗値Ｒ１が、電力設定の変化による出力駆動増幅器の出力インピーダンスの変化を十分に補償するように変化し得るように選択される。
【００２７】
第２の状況では、第１ＲＣネットワーク１５８及び第２ＲＣネットワーク１５９（図９Ｂ参照）の両方が使用されるように、信号ＳＲ１〜ＳＲ３によって制御されるスイッチの少なくとも一つがクローズされ、そして信号ＳＲ４〜ＳＲ６によって制御されるスイッチの少なくとも一つがクローズされる。第１キャパシタ１５３の第１リード（lead）１６０は、インダクタ１４８のリード１６１に接続される。第１キャパシタ１５３の第２リード１６２は、第１抵抗器１５４の第１リード１６３に接続される。第１抵抗器１５４の第２リード１６４は、接地ノード１５７に接続される。同様に、第２キャパシタ１５５の第１リード１６５は、インダクタ１４８のリード１６１に接続される。第２キャパシタ１５５の第２リード１６６は、第２抵抗器１５６の第１リード１６７に接続される。第２抵抗器１５６の第２リード１６８は、接地ノード１５７に接続される。第１キャパシタ１５３及び第２キャパシタ１５５の両方をＬ−Ｃ−Ｒ直列回路内に結合することで、インダクタ１４８と共振する実効容量は、ただ第１キャパシタ１５３の容量のみではなく、２つのキャパシタ１５３及び１５５の合成容量である。これは、容量の量が変化した状態で、共振周波数を、ある通信帯域の周波数から、第２通信帯域の周波数に高める。
【００２８】
駆動増幅器１２４の電力設定がその中間レンジの設定であり、そしてプロセス検出器が、“標準的”なプロセスに対応する値を出力している場合には、第１及び第２抵抗器１５４及び１５６の抵抗Ｒ１及びＲ２は、その中間レンジの設定にセットされる。１．５ギガヘルツの信号の入力ノード１４４は、駆動増幅器１２４によって増幅される。駆動増幅器１２４は、この信号の増幅されたバージョンを出力ノード１４５上に出力する。この信号は、整合ネットワーク１３１を通過してノード１３３Ａに達し、そして電力増幅器集積回路１３０の入力端子１３３を通過する。電力増幅器１２５は、この信号を受信し、この信号の増幅されたバージョンを、この信号がアンテナ１０２から放射されるように、出力端子１５３を介してアンテナ１０２に駆動する。全体的な合成容量は、Ｌ−Ｃ−Ｒシャント回路１４６が、出力ノード１４５のインピーダンスに対して、ノード１３３Ａから振り返って見たインピーダンスが約５０オームを維持するよう、作用する。
【００２９】
この第２の状況では、使用されるセルの数を増加または減少させることにより駆動増幅器１２４の電力利得が変化するにつれて、抵抗Ｒ１及びＲ２は、Ｌ−Ｃ−Ｒシャント回路１４６が、ノード１４５上のインピーダンスを、ノード１３３Ａでのインピーダンス整合が維持されるように調整するよう、変化される。
【００３０】
図１０は、図８及び９Ｂの回路のノード１３３ＡにおけるＶＳＷＲが、電力設定によりどのように変化するかを例示するグラフである。横軸の下方に示された１から１６の１６個の電力設定値は、導電体１３８上の４ビットデジタル電力設定値が［００００］から［１１１１］で変動する際の図８及び９Ｂの回路の動作に対応する。値が［００００］の際、第２ステージ１４１では１個のセルがイネーブルとされ使用される。値が［１１１１］の際、第２ステージ１４１では１６個のセルがイネーブルとされ使用される。図１０のグラフ中の３本の線２００〜２０２は、導電体１３９上の３ビットのプロセスモニタ出力値が、以下を示す状況に対応する。すなわち、１）回路伝播時間の最も遅い、境界温度（boundary temperature）及び動作電圧状況での“遅いプロセス（slow process）、２）中間的なレンジの温度及び動作電圧状況での”標準的なプロセス（typical process）“、及び３）回路伝播時間の最も速い、境界温度及び動作電圧状況での“速いプロセス（slow process）”である。ノード１３３ＡにおけるＶＳＷＲが、３つのプロセスコーナーの各々につき電力設定の全範囲にわたって２：１未満であることに注意する。このグラフは、上記説明された２つの通信周波数帯域（２．０ギガヘルツ及び１．５ギガヘルツ）の両方における動作の代表的なものである。
【００３１】
ある好適な側面では、図３の一般的な回路のキャパシタ１６の容量よりも実質的に小さい総容量で、複数の周波数帯域でのインピーダンス整合が提供される。比較の目的で図５及び８の駆動増幅器が同じであると仮定し、そして比較の目的で図５及び８の回路で同じ整合ネットワーク及び電力増幅器が使用されると仮定すると、一例における図９Ｂの新規な回路では、キャパシタ１５３及び１５５の合成容量は約１４ピコファラッドであり、他方で、図５の一般的な回路におけるキャパシタ２６の容量は約３０ピコファラッドであり、図５の一般的な回路におけるキャパシタ２７の容量は約１２ピコファラッドである。ある典型的な半導体製造プロセスを用いて図５の一般的な回路において４２ピコファラッドの容量を実現するのに必要なダイ面積は、約１８０ミクロン×約１２０ミクロンである。他方で、１ナノヘンリーのインダクタ１４８を実現するのに必要なダイ面積は約５０ミクロン×５０ミクロンであり、図８及び９Ｂの新規な回路で８ピコファラッドの容量を実現するのに必要なダイ面積は約４０ミクロン×２５ミクロンである。従って、図８及び９Ｂの新規な回路を用いることにより、実質的なダイ面積の節約が可能となる。
【００３２】
ここで説明された直列共振シャントスキームの一つの制限は、インピーダンス整合が比較的狭い帯域であり、そして駆動増幅器１２４の出力インピーダンスがプロセスコーナーに対して大きく変化した場合、良いインピーダンス整合が失われ、より高いＶＳＷＲという結果になることである。この制限を解消するため、図９Ｂの新規なＬ−Ｃ−Ｒシャント回路１４６は、容量調整器回路３００を含む。図９Ｂの容量Ｃ１Ａ〜Ｃ１Ｈと、それらに関連づけられたスイッチが、この容量調整器回路を形成する。種々のプロセスコーナーに対するノード１４５上の容量変化の割合が判断され、そしてこれらの容量変化を補償する導電体（conductor）１５１上の容量調整器制御信号ＳＣ１［Ａ：Ｈ］の設定が決定される。プロセス検出器回路１３６は、回路が動作しているプロセスコーナーを示す情報を出力し、この情報をロジック１４７に供給する。ロジック１４７は、プロセスコーナー情報を使用して、さもなければプロセス検出器出力値の関数として変動するだろう出力ノード１４５上のインピーダンス変化を補償するように容量調整器制御信号ＳＣ１［Ａ：Ｈ］を調整する。２：１より低いノード１３３ＡでのＶＳＷＲが、２．０ギガヘルツ及び１．５ギガヘルツの通信周波数帯域の両方において、全プロセスコーナーにわたって維持される。
【００３３】
図１１は、図８のＬ−Ｃ−Ｒシャント回路１４６の第３実施形態の図である。図９Ｂの第２実施形態のように抵抗器１５４及び１５６のスイッチされる組を用いるのではなく、第３実施形態は、Ｎチャネルトランジスタ３０５及び３０６並びにアナログ制御ループを使用する。トランジスタ３０５及び３０６間でゲート・ソース間電圧を調整することにより、トランジスタ３０５及び３０６によるソース・ドレイン間抵抗が制御される。アナログ検出器３０７は、出力ノード１４５のピーク電圧または二乗平均平方根（ＲＭＳ：root-mean-square）電圧を検出する。この電圧の大きさが減少していることが検出されれば、減少したインピーダンスによって信号は出力ノード１４５上で過度に減衰されているとみなされる。従ってアナログ検出器３０７は、トランジスタ３０５及び３０５のゲート・ソース間電圧を低減し、これによりトランジスタ３０５及び３０６によるソース・ドレイン間抵抗を低減し、そしてＬ−Ｃ−Ｒシャント回路１４６による出力ノード１４５上の負荷を低減する。Ｌ−Ｃ−Ｒシャント回路１４６による負荷の低減は、出力ノード１４５のピーク電圧またはＲＭＳの低減を妨げるように機能し、これによりノード１３３Ａでの良いインピーダンス整合が維持される。
【００３４】
図１２は、ある新規な側面に従った方法５００の単純化されたフローチャートである。第１ステップ（ステップ５０１）において、駆動増幅器の出力ノードと接地ノードとの間に、Ｌ−Ｃ−Ｒシャント回路が設けられる。一例では、このＬ−Ｃ−Ｒシャント回路は、図９ＢのＬ−Ｃ−Ｒシャント回路１４６である。このＬ−Ｃ−Ｒシャント回路は、図８の駆動増幅器１２４の出力ノード１４５と接地ノード１５７との間に結合される。第２ステップ（ステップ５０２）では、駆動増幅器の電力利得が変化すると共に、出力ノードの出力インピーダンスが一定を維持するように、Ｌ−Ｃ−Ｒシャント回路の抵抗Ｒが調整される。一例では、図８の導電体１３８上の４ビットデジタル電力設定情報が、駆動増幅器の電力利得を示し、この電力設定値は、図９Ｂの第１抵抗器１５４の抵抗を設定するために用いられる。第３ステップ（ステップ５０３）では、通信周波数帯域が変化すると共に、出力ノードの出力インピーダンスが一定を維持するように、Ｌ−Ｃ−Ｒシャント回路の実効容量Ｃが調整される。一例では、第１通信周波数帯域（２．０ギガヘルツプラスまたはマイナス５０メガヘルツ）と第２通信周波数帯域（１．５ギガヘルツプラスまたはマイナス５０メガヘルツ）の両方において、出力インピーダンスは同じである。図８の導電体１３７上のデジタル通信周波数帯域情報は、キャパシタ１５３及び１５５の両方が使用されるように図９Ｂの抵抗器１５４及び１５６のスイッチを制御するために、ロジック１４７によって使用される。実効容量は、キャパシタ１５３及び１５５の合成容量である。出力端子１３２の出力インピーダンスを一定に維持することにより、駆動増幅器１２４の電力利得が変化された場合であっても、そして通信周波数帯域が変化された場合であっても、電力増幅器１３０の入力におけるノード１３３Ａでのインピーダンス整合が維持される。ステップ５０２及び５０３の順序は逆にしてもよい。
【００３５】
１つまたはそれ以上の典型的な実施形態では、述べられた機能はハードウェア、ソフトウェア、ファームウェア、またはその任意の組合せで実装され得る。ソフトウェアで実装される場合、その機能は１つまたはそれ以上の命令またはコードとして、コンピュータ読み取り可能な媒体に記憶され、或いはコンピュータ読み取り可能な媒体で伝送され得る。コンピュータ読み取り可能な媒体は、ある場所から別の場所へのプログラムの持ち運びを助ける任意の媒体を含むコンピュータ記憶メディア及び通信メディアの双方を含む。記録媒体は、コンピュータまたはプロセッサによってアクセスできる任意の利用可能な媒体であって良い。例として、これに限定するもので無いものとして、そのような媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光ディスク記憶装置、磁気ディスク記憶装置または他の磁気記録デバイス、または命令またはデータ構造の形で所望のプログラムコードを搬送または保持するために使用され、そしてコンピュータによってアクセスできる他の任意の媒体を含むことが出来る。また、あらゆる接続が、適切にコンピュータ読み取り可能な媒体と呼ばれ得る。例えば、そのソフトウェアが同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、或いは赤外線、無線、及びマイクロ波といった無線技術を使用してウェブサイト、サーバ、または他の遠隔源から送信されるならば、同軸ケーブル、光ファイバケーブル、ツイストペア、ＤＳＬ、或いは赤外線、無線、及びマイクロ波といった無線技術は、媒体の定義に含まれる。本明細書で使用されるディスク（disk and disc）は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光学ディスク、デジタルバーサタイルディスク（ＤＶＤ）、フロッピー（登録商標）ディスク、及びブルーレイディスクを含み、ディスク（disk）は、一般的に、磁気によってデータを再生し、ディスク（disc）はレーザによって光学的にデータを再生する。上記の組合せもまたコンピュータ読み取り可能な媒体の範囲内に含まれるべきである。いくつかの実施形態においてデジタルベースバンドＩＣ１０４のプロセッサ読み取り可能な媒体１０６に記憶された命令のセットのプロセッサ１０５による実行により、デジタルベースバンドＩＣ１０４からバス導電体１０９を横断して新規なＰＯＩＡＣ１２９に、デジタル情報が伝送され、少なくとも部分的に、このデジタル情報によって、出力端子１３２内部を見た出力インピーダンスが決定及び／または調整される。
【００３６】
説明の目的で、ある具体的な実施形態が上記では述べられたが、この特許文献の教示は一般に適用出来、そして上記説明された具体的な実施形態に限定されない。５０を超える上記述べたＬ／Ｃ比率（Ｌはヘンリー単位でＣはファラッド単位）を維持しつつ、上記で説明した例の特定の接続形態以外の回路接続形態を有するＬ−Ｃ−Ｒシャント回路が可能である。Ｌ−Ｃ−Ｒシャント回路はトランジスタ、並びにＬ−Ｃ−Ｒシャント回路内でインダクタンス、容量、及び／または抵抗をもたらすその他の回路素子を使用出来る。上記では、入力デジタル値を、Ｌ−Ｃ−Ｒシャント回路を制御する制御値（ＳＣ１［Ａ：Ｈ］及びＳＲ［１：６］）に変換するロジック１４７のブロックを含む実施形態が述べられたが、その他の実施形態ではそのような変換ロジックのブロックを含まず、入力デジタル値（例えば、電力設定値、及び／または通信周波数帯域情報、及び／またはプロセスモニタ情報）がＬ−Ｃ−Ｒシャント回路を直接制御する。上記では、端子の出力インピーダンスが一定に維持される例が説明されたが、これは新規なＰＯＩＡＣ回路の全ての実施形態がそのようなわけではない。例えば、駆動される回路は、一定ではない入力インピーダンスを有していてもよい。ＰＯＩＡＣは、駆動されるデバイスの入力インピーダンスが変化するにも関わらずより高度なインピーダンス整合が維持されるように、駆動されるデバイスの変化する入力インピーダンスと共に変化し、そして整合するために、出力端子１３２内部を見た出力インピーダンスを変化させるように動作する。種々のシステムで具体化された同じＲＦ送受信機集積回路の同じＰＯＩＡＣは、この種々のシステムにおける異なるタイプの電力増幅器を駆動するように適合するために、それぞれに制御されても良い。従って、説明された具体的な実施形態の種々の特徴の種々の変形、適合、及び組み合わせが、以下で説明される特許請求の範囲を逸脱しない範囲で実施され得る。
以下に、本願の出願当初の特許請求の範囲を付記する。
[1]集積回路であって、
端子と、
出力ノードを有し、信号を前記出力ノードに供給し、そして前記集積回路の外部に供給するように適合された駆動増幅器と、
前記出力ノードに結合されたプログラマブルな出力インピーダンス調整回路（ＰＯＩＡＣ：programmable output impedance adjustment circuit）と
を具備し、前記ＰＯＩＡＣは、インダクタ、第１キャパシタ、及び第１抵抗器を含み、
前記インダクタ及び第１キャパシタは、互いに直列に結合され、
前記インダクタは、ヘンリー単位のインダクタンスＬを有し、
前記キャパシタは、ファラッド単位の容量Ｃを有し、
比率Ｌ／Ｃは、５０より大きい、集積回路。
[2]前記信号は、少なくとも８５０メガヘルツのキャリア周波数を有する携帯電話信号である、[1]の集積回路。
[3]前記インダクタ、前記第１キャパシタ、及び前記第１抵抗器は、前記インダクタのリードと接地ノードとの間に互いに直列に結合されている、[1]の集積回路。
[4]前記第１キャパシタはデジタルで制御された容量を有し、
前記第１抵抗器はデジタルで制御された抵抗を有する、[3]の集積回路。
[5]前記ＰＯＩＡＣは、第２キャパシタ及び第２抵抗器を更に含み、
前記第２キャパシタ及び前記第２抵抗器は、前記インダクタのリードと接地ノードとの間に互いに直列に結合され、
前記第１キャパシタ及び前記第１抵抗器は、前記インダクタの前記リードと前記接地ノードとの間に互いに直列に結合される、[1]の集積回路。
[6]前記第２キャパシタはデジタルで制御された容量を有し、
前記第２抵抗器はデジタルで制御された抵抗を有する、[5]の集積回路。
[7]前記ＰＯＩＡＣは、第２キャパシタを更に含み、
前記ＰＯＩＡＣは、前記インダクタ及び前記第１キャパシタが共に共振するが、前記インダクタが前記第２キャパシタと共振しない第１モードで動作可能であり、
前記ＰＯＩＡＣは、前記インダクタ及び前記第２キャパシタが共に共振する第２モードで動作可能である、[1]の集積回路。
[8]前記ＰＯＩＡＣは、デジタルロジック信号を受信し、
前記デジタルロジック信号は、前記ＰＯＩＡＣが前記第１モードで動作するか前記第２モードで動作するかを決定する、[7]の集積回路。
[9]前記インダクタは、前記出力ノードに結合された第１リードを有し、
前記インダクタは、前記第１キャパシタに結合された第２リードを有する、[1]の集積回路。
[10]前記ＰＯＩＡＣは、マルチビットのデジタル値を受信し、
前記マルチビットのデジタル値は、前記第１キャパシタの容量Ｃを決定し、前記第１抵抗器の抵抗Ｒを決定する、[1]の集積回路。
[11]前記ＰＯＩＡＣは、デジタルロジック信号を受信し、
前記デジタルロジック信号は、複数の駆動増幅器の電力設定の一つを示す、[1]の集積回路。
[12]前記ＰＯＩＡＣは、デジタルロジック信号を受信し、
前記デジタルロジック信号は、複数の周波数帯域の一つを示す、[1]の集積回路。
[13]前記ＰＯＩＡＣは、プロセス検出器の出力値を受信する、[1]の集積回路。
[14]前記集積回路へのデジタル情報を受信するバスインターフェースを更に備え、
前記デジタル情報は、前記集積回路内で前記バスインターフェースから前記ＰＯＩＡＣへ伝送される、[1]の集積回路。
[15]前記デジタル情報は、電力設定情報及び通信周波数帯域情報を含む、[14]の集積回路。
[16]入力端子と、前記入力端子に結合された電力増幅器とを有する第１集積回路と、
駆動増幅器、出力端子、及びプログラマブルな出力インピーダンス調整回路（ＰＯＩＡＣ：programmable output impedance adjustment circuit）を含む第２集積回路と、
前記第２集積回路の前記出力端子を前記第１集積回路の前記入力端子に結合するインピーダンス整合ネットワークと
を具備し、前記ＰＯＩＡＣは前記駆動増幅器の出力ノードに結合され、
前記駆動増幅器は、前記出力ノード及び前記端子上に信号を供給するように結合され、
前記ＰＯＩＡＣは、インダクタ、第１キャパシタ、及び第１抵抗器を含み、
前記インダクタ及び第１キャパシタは、互いに直列に結合され、
前記インダクタは、ヘンリー単位のインダクタンスＬを有し、
前記第１キャパシタは、ファラッド単位の容量Ｃを有し、
比率Ｌ／Ｃは、５０より大きい、システム。
[17]前記第１キャパシタはデジタルで制御された可変容量を有し、
前記第１抵抗器はデジタルで制御された可変抵抗を有する、[16]のシステム。
[18]前記ＰＯＩＡＣは、第２キャパシタ及び第２抵抗器を更に含み、
前記第２キャパシタ及び前記第２抵抗器は、前記インダクタのリードと接地ノードとの間に互いに直列に結合され、
前記第１キャパシタ及び前記第１抵抗器は、前記インダクタの前記リードと前記接地ノードとの間に互いに直列に結合される、[16]のシステム。
[19]インダクタ及びキャパシタが、駆動増幅器の出力ノードの出力インピーダンスを設定するように適合されるように、互いに直列に結合された前記インダクタ及び前記キャパシタを設けること
を備え、前記インダクタは、ヘンリー単位のインダクタンスＬを有し、
前記キャパシタは、ファラッド単位の容量Ｃを有するデジタルで制御されたキャパシタであり、
比率Ｌ／Ｃは、５０より大きく、
前記インダクタ及び前記キャパシタは、前記駆動増幅器の出力ノードに結合された駆動増幅器と共に集積回路上に集積されている、方法。
[20]マルチビットのデジタル値を受信するように適合された複数の導電体（conductor）を設けることを更に備え、
前記マルチビットのデジタル値は、少なくとも部分的に（at least in part）、前記出力インピーダンスの大きさを決定する、[19]の方法。
[21]前記マルチビットのデジタル値は、複数の電力設定の一つを示す、[20]の方法。
[22]前記マルチビットのデジタル値は、複数の通信帯域の一つを示す、[20]の方法。
[23]アナログ電圧信号を受信するように適合された導電体（conductor）を設けることを更に備え、
前記アナログ電圧信号は、少なくとも部分的に（at least in part）、前記出力インピーダンスの大きさを決定する、[19]の方法。
[24]デジタル情報を出力するプロセス検出器を設けることを更に備え、
前記デジタル情報は、少なくとも部分的に（at least in part）、前記出力インピーダンスの大きさを決定する、[19]の方法。
[25]インダクタ及びキャパシタが、駆動増幅器の出力ノードの出力インピーダンスを設定するように適合されるように、互いに直列に結合された前記インダクタ及び前記キャパシタを用いること
を備え、前記インダクタは、ヘンリー単位のインダクタンスＬを有し、
前記キャパシタは、ファラッド単位の容量Ｃを有するデジタルで制御されたキャパシタであり、
比率Ｌ／Ｃは、５０より大きく、
前記インダクタ及び前記キャパシタは、前記駆動増幅器の出力ノードに結合された駆動増幅器と共に集積回路上に集積されている、方法。
[26]電力増幅器集積回路の入力ノードでインピーダンス整合をとること、を更に備え、
前記駆動増幅器の出力ノードは、整合ネットワークを介して前記電力増幅器集積回路の前記入力ノードに結合されている、[25]の方法。
[27]集積回路であって、
端子と、
出力ノードを有し、信号を前記出力ノードに供給し、そして前記集積回路の外部に供給するように適合された駆動増幅器と、
前記出力ノードの出力インピーダンスのプログラマブルな調整を提供する手段と
を備え、前記手段は、マルチビットのデジタル電力設定値と、マルチビットのデジタル通信周波数帯域値とを受信し、
前記マルチビットのデジタル電力設定値及びマルチビットのデジタル通信周波数帯域値は、少なくとも部分的に（at least in part）、前記出力インピーダンスを決定する、集積回路。
[28]前記手段は、容量Ｃと直列のインダクタンスＬを提供する手段を含み、
前記インダクタンスＬはヘンリー単位であり、
前記容量Ｃはファラッド単位であり、
比率Ｌ／Ｃは５０より大きい、[27]の回路。
[29]プロセッサ読み取り可能な媒体に記憶されたプロセッサ実行可能な命令のセットであって、
前記プロセッサ実行可能な命令のセットは、（ａ）デジタル情報を、増幅器の出力ノードに結合された、プログラマブルな出力インピーダンス調整回路（ＰＯＩＡＣ：programmable output impedance adjustment circuit）に伝送するステップを実行するためのものであり、
前記デジタル情報は、少なくとも部分的に（at least in part）、前記出力ノードの出力インピーダンスを決定し、
前記ＰＯＩＡＣは、インダクタ、キャパシタ、及び抵抗器を含み、
前記インダクタ及びキャパシタは、互いに直列に結合され、
前記インダクタは、ヘンリー単位のインダクタンスＬを有し、
前記キャパシタは、ファラッド単位の容量Ｃを有し、
比率Ｌ／Ｃは、５０より大きい、プロセッサ実行可能な命令のセット。
[30]前記プロセッサ読み取り可能な媒体は、第１集積回路の一部であり、
前記ＰＯＩＡＣは、第２集積回路の一部であり、
前記デジタル情報は、（ａ）において、前記第１集積回路から前記第２集積回路に伝送される、[29]のプロセッサ実行可能な命令のセット。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２】
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