(57)【特許請求の範囲】
【請求項１】
電荷保存層を有する不揮発性メモリ装置のプログラム方法であって、
少なくとも一つの単位プログラムループを行うステップを含み、
各単位プログラムループは、
ワードラインに少なくとも二つのプログラムパルスを印加するステップと、
前記ワードラインに少なくとも二つの時間遅延を加えるステップと、
前記ワードラインに検証パルスを印加するステップとを含み、
前記不揮発性メモリ装置は、チャージトラップ型フラッシュメモリ装置であることを特徴とする不揮発性メモリ装置のプログラム方法。
【請求項２】
前記少なくとも二つのプログラムパルスと前記少なくとも二つの時間遅延は、少なくとも二つのプログラムパルスのうち、何れか一つから始まり、交互に適用されることを特徴とする請求項１に記載の不揮発性メモリ装置のプログラム方法。
【請求項３】
前記検証パルスは、前記単位プログラムループの端に適用されることを特徴とする請求項１に記載の不揮発性メモリ装置のプログラム方法。
【請求項４】
前記少なくとも二つのプログラムパルスは、異なる大きさを有することを特徴とする請求項１に記載の不揮発性メモリ装置のプログラム方法。
【請求項５】
前記少なくとも二つのプログラムパルスは、異なる区間を有することを特徴とする請求項１に記載の不揮発性メモリ装置のプログラム方法。
【請求項６】
前記少なくとも二つのプログラムパルスは、異なる大きさと異なる区間とを有することを特徴とする請求項１に記載の不揮発性メモリ装置のプログラム方法。
【請求項７】
前記少なくとも二つの時間遅延は、異なる区間を有することを特徴とする請求項１に記載の不揮発性メモリ装置のプログラム方法。
【請求項８】
前記不揮発性メモリ装置は、電荷トラップフラッシュメモリであり、前記電荷保存層は、電荷トラップ層であることを特徴とする請求項１に記載の不揮発性メモリ装置のプログラム方法。
【請求項９】
前記少なくとも二つの時間遅延は、１ｕｓ〜９００ｍｓの間であることを特徴とする請求項１に記載の不揮発性メモリ装置のプログラム方法。
【請求項１０】
前記少なくとも二つの時間遅延で電荷が前記電荷保存層内で再分配又は再結合されることを特徴とする請求項１に記載の不揮発性メモリ装置のプログラム方法。
【請求項１１】
前記少なくとも二つのプログラムパルスは、前記不揮発性メモリ装置の制御ゲートに正のプログラム電圧を印加することにより生成されることを特徴とする請求項１に記載の不揮発性メモリ装置のプログラム方法。
【請求項１２】
前記不揮発性メモリ装置は、ＮＡＮＤフラッシュメモリであることを特徴とする請求項１に記載の不揮発性メモリ装置のプログラム方法。
【請求項１３】
不揮発性メモリ装置であって、
複数のワードラインと複数のビットラインとにより接続したメモリセルトランジスタのアレイと、
少なくとも一つの単位プログラムループを行うプログラムロジックとを含み、
前記不揮発性メモリ装置は、チャージトラップ型フラッシュメモリ装置であり、
前記プログラムロジックは、前記各単位プログラムループに対して
複数のワードラインの中から選択された一つに少なくとも二つのプログラムパルスを、そして前記複数のワードラインの中から選択されない少なくとも一つにパスパルスを印加し、
前記複数のワードラインの中から選択された前記一つに少なくとも二つの時間遅延を加え、
前記複数のワードラインの中から選択された前記一つに検証パルスを、そして前記複数のワードラインの中から選択されない少なくとも一つに読み出しパルスを印加することを特徴とする不揮発性メモリ装置。
【請求項１４】
メモリと、
前記メモリの制御のためのメモリ制御部とを含み、
前記メモリは、チャージトラップ型フラッシュメモリであり、複数のワードラインと複数のビットラインとにより接続したメモリセルトランジスタのアレイと、少なくとも一つの単位プログラムループを行うプログラムロジックと、を含み、
前記プログラムロジックは、前記各単位プログラムループに対して、複数のワードラインの中から選択された一つに少なくとも二つのプログラムパルスを、そして前記複数のワードラインの中から選択されない少なくとも一つにパスパルスを印加し、
前記複数のワードラインの中から選択された前記一つに少なくとも二つの時間遅延を加え、前記複数のワードラインの中から選択された前記一つに検証パルスを、そして前記複数のワードラインの中から選択されない少なくとも一つに読み出しパルスを印加することを特徴とするシステム。
【請求項１５】
メモリと、
前記メモリの制御のための制御部と、
前記メモリのアクセスを可能にするためのユーザインタフェースと、
前記メモリから送信されようとする情報を許容するモデムと、
前記メモリに電源を供給するバッテリと、
前記メモリ、前記制御部、前記ユーザインタフェース、前記モデム、前記バッテリを含み、
前記メモリは、チャージトラップ型フラッシュメモリであり、複数のワードラインと複数のビットラインとにより接続したメモリセルトランジスタのアレイと、少なくとも一つの単位プログラムループを行うプログラムロジックと、を含み、
前記プログラムロジックは、前記各単位プログラムループに対して、複数のワードラインの中から選択された一つに少なくとも二つのプログラムパルスを、そして前記複数のワードラインの中から選択されない少なくとも一つにパスパルスを印加し、
前記複数のワードラインの中から選択された前記一つに少なくとも二つの時間遅延を加え、前記複数のワードラインの中から選択された前記一つに検証パルスを、そして前記複数のワードラインの中から選択されない少なくとも一つに読み出しパルスを印加することを特徴とするシステム。
【請求項１６】
電荷保存層を有する不揮発性メモリ装置の消去方法であって、
少なくとも一つの単位消去ループを行うステップを含み、
各単位消去ループは、
ワードラインに少なくとも二つの消去パルスを印加するステップと、
前記ワードラインに少なくとも二つの時間遅延を加えるステップと、
前記ワードラインに検証パルスを印加するステップとを含み、
前記不揮発性メモリ装置は、チャージトラップ型フラッシュメモリ装置であることを特徴とする不揮発性メモリ装置の消去方法。
【請求項１７】
前記少なくとも二つの消去パルスと前記少なくとも二つの時間遅延とは、前記少なくとも二つの消去パルスのうちの何れかから始まり、交互に適用されることを特徴とする請求項１６に記載の不揮発性メモリ装置の消去方法。
【請求項１８】
前記検証パルスは、単位消去ループの端に適用されることを特徴とする請求項１６に記載の不揮発性メモリ装置の消去方法。
【請求項１９】
前記少なくとも二つの消去パルスは、異なる大きさを有することを特徴とする請求項１６に記載の不揮発性メモリ装置の消去方法。
【請求項２０】
前記少なくとも二つの消去パルスは、異なる区間を有することを特徴とする請求項１６に記載の不揮発性メモリ装置の消去方法。
【請求項２１】
前記少なくとも二つの消去パルスは、異なる大きさと異なる区間とを有することを特徴とする請求項１６に記載の不揮発性メモリ装置の消去方法。
【請求項２２】
前記少なくとも二つの時間遅延は、異なる区間を有することを特徴とする請求項１６に記載の不揮発性メモリ装置の消去方法。
【請求項２３】
前記不揮発性メモリ装置は、電荷トラップフラッシュメモリ装置であり、前記充電ストレージレイヤは、電荷トラップ層であることを特徴とする請求項１６に記載の不揮発性メモリ装置の消去方法。
【請求項２４】
前記少なくとも二つの時間遅延は、１ｕｓ〜９００ｍｓの間であることを特徴とする請求項１６に記載の不揮発性メモリ装置の消去方法。
【請求項２５】
前記少なくとも二つの時間遅延で電荷が電荷保存層内で充電再分配又は再結合されることを特徴とする請求項１６に記載の不揮発性メモリ装置の消去方法。
【請求項２６】
前記少なくとも二つの消去パルスは、前記不揮発性メモリ装置の基板に正のプログラム電圧を印加することにより生成されることを特徴とする請求項１６に記載の不揮発性メモリ装置の消去方法。
【請求項２７】
前記不揮発性メモリ装置は、ＮＡＮＤフラッシュメモリであることを特徴とする請求項１６に記載の不揮発性メモリ装置の消去方法。
【請求項２８】
不揮発性メモリ装置であって、
複数のビットラインと複数のワードラインとにより接続したメモリセルトランジスタのアレイと、
プログラムロジックとを含み、
前記不揮発性メモリ装置は、チャージトラップ型フラッシュメモリ装置であり、
プログラムロジックは、少なくとも一つの単位消去ループを行うために、前記不揮発性メモリ装置の基板に少なくとも二つの消去パルスを印加し、少なくとも二つの時間遅延を加え、前記複数のワードラインに検証パルスを印加するＸ−デコーダを含むことを特徴とする不揮発性メモリ装置。
【請求項２９】
メモリと、
前記メモリを制御するためのメモリ制御部とを含み、
前記メモリは、チャージトラップ型フラッシュメモリであり、複数のワードラインと複数のビットラインとにより接続したメモリセルトランジスタアレイと、
少なくとも一つの単位消去ループを行う消去ループとを含み、
各単位消去ループは、不揮発性メモリ装置の基板に少なくとも二つの消去パルスを印加し、少なくとも二つの時間遅延を加え、前記複数のワードラインに検証パルスを印加することを特徴とするシステム。
【請求項３０】
メモリと、
前記メモリを制御するための制御部と、
前記メモリのアクセスを可能にするためのユーザインタフェースと、
前記メモリから送信されようとする情報を許容するモデムと、
前記メモリに電源を供給するバッテリと、
前記メモリ、前記制御部、前記ユーザインタフェース、前記モデム、前記バッテリを含み、
前記メモリは、チャージトラップ型フラッシュメモリであり、複数のワードラインと複数のビットラインとにより接続したメモリセルトランジスタアレイと、
少なくとも一つの単位消去ループを行う消去ループとを含み、
各単位消去ループは、不揮発性メモリ装置の基板に少なくとも二つの消去パルスを印加し、少なくとも二つの時間遅延を加え、前記複数のワードラインに検証パルスを印加することを特徴とするシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁膜を電荷保存層として利用するフラッシュメモリ装置、そのプログラム及び消去方法、それを含むメモリシステム及びコンピュータシステムに関する。
【背景技術】
【０００２】
不揮発性メモリは、電源が供給されなくてもメモリセル内に格納された情報を維持する。例えば、マスクＲＯＭ（ｍａｓｋ  ＲＯＭ：ｍａｓｋ  ｒｅａｄ−ｏｎｌｙ  ｍｅｍｏｒｙ）、プログラム可能なＲＯＭ（ＰＲＯＭ：ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ−ｏｎｌｙ  ｍｅｍｏｒｙ）、消去及びプログラム可能なＲＯＭ（ＥＰＲＯＭ：ｅｒａｓａｂｌｅ  ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ−ｏｎｌｙ  ｍｅｍｏｒｙ）、電気的に消去及びプログラムが可能なＲＯＭ（ＥＥＰＲＯＭ：ｅｌｅｃｔｒｉｃａｌｌｙ  ｅｒａｓａｂｌｅ  ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ−ｏｎｌｙ  ｍｅｍｏｒｙ）を含む。
【０００３】
不揮発性メモリは、多様な種類の電子製品、一例としてパーソナルコンピュータ（ＰＣ：ｐｅｒｓｏｎａｌ  ｃｏｍｐｕｅｔｅｒ）、個人情報端末機（ＰＤＡ：ｐｅｒｓｏｎａｌ  ｄｉｇｉｔａｌ  ａｓｓｉｓｔａｎｔ）、セルラーフォン（ｃｅｌｌｕｌａｒ  ｐｈｏｎｅ）、デジタルスチルカメラ（ｄｉｇｉｔａｌ  ｓｔｉｌｌ  ｃａｍｅｒａ）、デジタルビデオカメラ（ｄｉｇｉｔａｌ  ｖｉｄｅｏ  ｃａｍｅｒａ）、ビデオゲームプレーヤ（ｖｉｄｅｏ  ｇａｍｅ  ｐｌａｙｅｒ）、メモリカード（ｍｅｍｏｒｙ  ｃａｒｄ）、及び他の電子機器に広く用いられる。
【０００４】
メモリカードの種類は、マルチメディアカード（ＭＭＣ：ｍｕｌｔｉ  ｍｅｄｉａ  ｃａｒｄ）、ＳＤカード（ｓｅｃｕｒｅ  ｄｉｇｉｔａｌ  ｃａｒｄ）、コンパクトフラッシュ（登録商標）カード（ｃｏｍｐａｃｔ  ｆｌａｓｈ  ｃａｒｄ）、メモリスティック（ｍｅｍｏｒｙ  ｓｔｉｃｋ）、スマートメディアカード（ｓｍａｒｔ  ｍｅｄｉａ  ｃａｒｄ）、及びｘＤピクチャーカード（ｅｘｔｒｅｍｅ  ｄｉｇｉｔａｌ  ｐｉｃｔｕｒｅ  ｃａｒｄ）を含むことができる。
【０００５】
不揮発性メモリ装置のうち、フラッシュメモリは広く用いられる。フラッシュメモリは、セルとビットラインとの接続構造に応じて、ＮＡＮＤ型とＮＯＲ型に区分される。読み出し速度が速く、書き込み動作が遅いため、ＮＯＲ型フラッシュメモリは、コードメモリとして用いられる。書き込み速度が速く、単位領域当たりの価格が低いので、ＮＡＮＤ型フラッシュメモリは、大型格納装置などに用いられる。
【０００６】
ＮＯＲ型フラッシュメモリは、パーソナルコンピュータ、ルータ、又はハブでのネットワーキング／基本入出力システム（ＢＩＯＳ：ｂａｓｉｃ  ｉｎｐｕｔ／ｏｕｔｐｕｔ  ｓｙｓｔｅｍ）、又は電話通信交換機で用いられうる。ＮＯＲ型フラッシュメモリは、セルラーフォン、個人情報端末機、ＰＯＳ、個人インターネットクライアント構造（ＰＣＡ：ｐｅｒｓｏｎａｌ  ｉｎｔｅｒｎｅｔ  ｃｌｉｅｎｔ  ａｒｃｈｉｔｅｃｔｕｒｅ）に対するコードとデータの格納に用いられうる。
【０００７】
ＮＡＮＤタイプフラッシュメモリは、モバイルコンピュータ、デジタルカメラ（スチール及び動作とも）、ＣＤに近い品質の音声及びオーディオレコーダ、重要でかつ信頼性のある格納装置（例えば、半導体ディスク（ＳＳＤ：ｓｏｌｉｄ  ｓｔａｔｅ  ｄｉｓｋ））のためのメモリカードに用いられる。
【０００８】
図１は、インクリメンタル型ステップパルスプログラム（ｉｎｃｒｅｍｅｎｔａｌ  ｓｔｅｐ  ｐｕｌｓｅ  ｐｒｏｇｒａｍｍｉｎｇ：ＩＳＰＰ）方式を使用する複数の単位プログラムループを含む一般的なプログラムループを示す図である。図１に示すように、一つの単位プログラムループは、プログラム動作と検証読み出し動作を含むことができる。プログラム動作においてプログラム電圧Ｖｐｇｍは、選択されたワードラインに印加され、パス電圧Ｖｐａｓｓは、選択されないワードラインに印加される。検証読み出し動作で検証電圧Ｖｖｆｙは、選択されたワードラインに印加される。読み出し電圧Ｖｒｅａｄは、選択されないワードラインに印加される。ＩＳＰＰ方式で、プログラム電圧Ｖｐｇｍは、各単位プログラムループに対してデルタ電圧（ΛＶ：ｄｅｌｔａ  ｖｏｌｔａｇｅ）分だけ増加される。
【０００９】
同様に、図２は、ＩＳＰＰ方法を使用する複数の単位消去ループを含む一般的な消去ループを示す図である。消去ループは、消去動作と検証読み出し動作とを含むことができる。消去動作は、選択されたブロックの基板で消去電圧Ｖｅｒｓの応用を含むことができる。検証読み出し動作は、選択されたワードラインで検証電圧Ｖｖｆｙと選択されないワードラインで読み出し電圧Ｖｒｅａｄの応用とを含むことができる。典型的なＩＳＳＰ方式で、消去電圧Ｖｅｒｓは、各単位消去ループに対してデルタ電圧（ΛＶ）分だけ増加される。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
チャージトラップ型フラッシュメモリ装置は、絶縁膜を電荷保存層として利用する構造的な特徴のため、プログラム又は消去動作後に電子、及び／又はホールが再配列／再結合されて、フラッシュメモリセルのしきい電圧が変化するという問題点がある。
【００１１】
そこで、本発明の目的は、上述した諸問題点を解決するために提案されたものであって、フラッシュメモリセルのしきい電圧の変化を防止／最小化できるフラッシュメモリ装置、そのプログラム及び消去方法、並びにそれを含むメモリシステム及びコンピュータシステムを提供することにある。
【課題を解決するための手段】
【００１２】
本発明の実施の形態による電荷保存層を有する不揮発性メモリ装置のプログラム方法は、少なくとも一つの単位プログラム消去ループを含み、各単位プログラム又は消去ループは、不揮発性メモリ装置の位置（例えば、ワードライン又は基板）に正又は負の電圧のような少なくとも一つのプログラムパルス、少なくとも一つの消去パルス、少なくとも一つの時間遅延、少なくとも一つのソフト消去パルス、少なくとも一つのソフトプログラムパルス及び／又は少なくとも一つの検証パルスを印加することを特徴とする。
【００１３】
本発明の実施の形態による充電ストレージレイヤを有する不揮発性メモリ装置のプログラム方法は、少なくとも一つの単位プログラムループを行うステップを含み、各単位プログラムループは、ワードラインに少なくとも二つのプログラムパルスを印加するステップと、前記ワードラインに少なくとも二つの時間遅延を加えるステップと、前記ワードラインに検証パルスを印加するステップとを含む。
【００１４】
本発明の実施の形態による充電ストレージレイヤを有する不揮発性メモリ装置の消去方法は、少なくとも一つの単位消去ループを行うステップを含み、各単位消去ループは、ワードラインに少なくとも二つの消去パルスを印加するステップと、前記ワードラインに少なくとも二つの時間遅延を加えるステップと、前記ワードラインに検証パルスを印加するステップとを含む。
【発明の効果】
【００１５】
本発明によれば、プログラム／消去動作後のフラッシュメモリセルのしきい電圧の変化を防止／最小化することができる。
【発明を実施するための最良の形態】
【００１６】
以下、詳細な本発明の実施の形態は、ここに記述される。しかしながら、ここに記述される特定構造及び／又は機能の詳細は、発明の実施の形態を記述するための目的のみで記述されたものである。しかしながら、請求項は、以下に記述された実施の形態に限定されず、多くの代替形態で実施されうる。
【００１７】
ある構成要素が他の構成要素に「接して」、「接続されて」、又は「結合されて」と指称されれば、それは、他の構成要素に直接接して、接続されて、又は結合されることができるか、又は中間構成要素が存在しうると理解されるであろう。これと反対に、一つの構成要素が他の構成要素に「直接接して」、「直接接続されて」、「直接結合されて」と指称されれば、それは、中間構成要素が存在しないことを意味する。下記で使用されているように、「及び／又は」という用語は、羅列した項目と関連した一つ又はそれ以上のすべて及びある組み合わせを含む。
【００１８】
たとえ第１、第２、第３などの用語が多様なエレメント（ｅｌｅｍｅｎｔｓ）、構成要素（ｃｏｍｐｏｎｅｎｔｓ）、領域（ｒｅｇｉｏｎｓ）、レイヤ（ｌａｙｅｒｓ）及び／又はセクション（ｓｅｃｔｉｏｎｓ）を記述するために使用されても、このようなエレメント、構成要素、領域、レイヤ及び／又はセクションは、前記用語によって限定されないと理解されるであろう。このような用語は、単に他のエレメント、構成要素、領域、レイヤ又はセクションからエレメント、構成要素、領域、レイヤ又はセクションを区分するのに使用される。したがって、第１エレメント、構成要素、領域、レイヤ又はセクションは、本発明の実施の形態で教示するものから逸脱せずに第２エレメント、構成要素、領域、レイヤ又はセクションの用語として下記で称することができる。
【００１９】
空間に関連した用語、「より低い」、「下に」、「低い」、「上に」、「上位の」、そしてそのような用語は、記述された一つの構成要素と特徴に関連して図面に示された他の構成要素又は特徴に対する説明を容易にするために用いられる。空間関連用語は、図面に示された位置とともに使用又は動作において装置の他の位置も含むことを意味すると理解される。
【００２０】
用語は、単に本発明の特定実施の形態で記述された目的のために使用することができ、この用語は限定されない。ここで使用された単一用語「一つの」、「前記」などは、文脈で別の物を明確に指示している場合を除き、複数の形態を含むことができる。それは、特徴、整数、ステップ、動作、エレメント、及び／又は構成要素に定義されて具体化された存在又は詳細化で使用されるとき、「含む」又は「含んだ」の用語としてより理解されうるが、一つあるいはそれ以上の他の特徴、整数、ステップ、動作、エレメント、及び／又は構成要素の添加の存在又は付加により排除されない。
【００２１】
仮に、他のものが定義されないと、下記で使用されたすべての用語（技術的及び／又は科学的な用語を含む）は、本発明の実施の形態が属する技術分野における通常の技術中の一つにより一般的に理解されるものと同じ意味を有する。それは、共通的に辞書で使用される用語で定義され、技術分野の文脈でそれが定義され一貫した意味で翻訳されなければならず、ここで定義されない理想的又は過度に一般的な常識で翻訳されない用語としてさらに理解される。
【００２２】
添付した図面に示す実施の形態を参照し、参照番号は、全体的に構成要素を指称するものである。実施の形態は、図面に示された領域の特定形状に制限されるように構成されてはならず、例えば、製造に応じる結果である形状における逸脱を含む。例えば、長方形に示されたインプラント領域（ｉｍｐｌａｎｔｅｄ  ｒｅｇｉｏｎ）は、典型的にこのインプラント領域にインプラントから境界変形より丸いか、又は曲がった特徴、及び／又はその終端にインプラント濃度の勾配を有するはずである。同様に、インプラントによって形成された埋め込み領域（ｂｕｒｉｅｄ  ｒｅｇｉｏｎ）は、埋め込み領域とインプラントが発生する表面間の領域でのインプラントとなる。したがって、図面に示された領域は、事実上概略的で、それらの形状は、装置領域の実際形状として示したことを意味せず、請求項の範囲に限定されない。
【００２３】
図３は、本発明の実施の形態によるＮＡＮＤフラッシュメモリブロック図を示す図である。
図３に示すように、ＮＡＮＤフラッシュメモリ（ＮＡＮＤ  ｆｌａｓｈ  ｍｅｍｏｒｙ）は、ＮＡＮＤフラッシュアレイ（ＮＡＮＤ  ｆｌａｓｈ  ａｒｒａｙ）を含むことができ、複数のワードラインを介して「Ｘ−バッファ（Ｘ−ｂｕｆｆｅｒ）、ラッチ（ｌａｔｃｈ）、及びデコーダ（ｄｅｃｏｄｅｒ）」と「Ｙ−バッファ（ｙ−ｂｕｆｆｅｒ）、ラッチ、及びデコーダ」にアクセスされ、複数のビットラインを介してページレジスタ（ｐａｇｅ  ｒｅｇｉｓｔｅｒ）及び感知増幅器（Ｓ／Ａ：ｓｅｎｓｅ  ａｍｐｌｉｆｉｅｒ）、Ｙ−ゲートにアクセスされる。ＮＡＮＤフラッシュメモリは、また外部信号の送信と受信のための出力ドライバ（ｏｕｔｐｕｔ  ｄｉｒｖｅｒ）を備え、ＮＡＮＤフラッシュアレイにアクセスするための命令を送信し命令を受信するための命令レジスタ（ｃｏｍｍａｎｄ  ｒｅｇｉｓｔｅｒ）、制御ロジック（ｃｏｎｔｒｏｌ  ｌｏｇｉｃ）及び高電圧発生器（ｈｉｇｈ  ｖｏｌｔａｇｅ  ｇｅｎｅｒａｔｏｒ）を含むことができる。ＮＡＮＤフラッシュメモリは、ＮＡＮＤフラッシュアレイから又はＮＡＮＤフラッシュアレイにデータアクセスの制御のためのグローバルバッファ（ｇｌｏｂａｌ  ｂｕｆｆｅｒ）、入出力バッファ（Ｉ／Ｏ  Ｂｕｆｆｅｒ）及びラッチも含むことができる。図３にはＮＡＮＤフラッシュメモリの詳細構造が一例として示されており、他の構造又は変更されたものが用いられうる。ＮＡＮＤフラッシュアレイは、所望の配置と大きさになりうる。
【００２４】
図４Ａ及び図４Ｂは、さらに具体的な本発明の実施の形態によるＮＡＮＤフラッシュメモリ装置１００、１１０のブロック部分を示す図である。
図４Ａ及び図４Ｂに示すように、Ｘ−デコーダ（Ｘ−ｄｅｃｏｄｅｒ）１３０は、ワードラインＷＬ、ストリング選択ライン（Ｓｔｒｉｎｇ  Ｓｅｌｅｃｔｉｏｎ  Ｌｉｎｅ、以下、ＳＳＬとする）、グラウンド選択ライン（Ｇｒｏｕｎｄ  Ｓｅｌｅｃｔｉｏｎ  Ｌｉｎｅ、以下、ＧＳＬとする）を含む複数のラインの電圧を制御し、これに対しページバッファ回路（ｐａｇｅ  ｂｕｆｆｅｒ  ｃｉｒｃｕｉｔ）１５０は、ビットライン１１０＿１…１１０＿Ｍ、例えば偶数と奇数のビットラインの電圧を制御する。図４Ａ及び図４Ｂに示すように、ＳＳＬとビットラインとの交差点は、ストリング選択トランジスタ（Ｓｔｒｉｎｇ  Ｓｅｌｅｃｔｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ、以下、ＳＳＴとする）であり、ＧＳＬとビットラインとの交差点は、グラウンド選択トランジスタ（Ｇｒｏｕｎｄ  Ｓｅｌｅｃｔｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ、以下、ＧＳＴとする）であり、ワードラインＷＬとビットラインとの交差点は、メモリセルトランジスタ（Ｍｅｍｏｒｙ  Ｃｅｌｌ  Ｔｒａｎｓｉｓｔｏｒ、以下、ＭＣＴとする）ＭＣＴ＜０＞…ＭＣＴ＜Ｎ−１＞であり、ＮＡＮＤフラッシュアレイ１１０を構成する。選択トランジスタ、ＳＳＴとＧＳＴは、図４Ａに示すように、メモリセルトランジスタＭＣＴ＜０＞…ＭＣＴ＜Ｎ−１＞と異なる構造を有するように構成されうる。これに対し、選択トランジスタ、ＳＳＴとＧＳＴは、図４Ｂに示すように、メモリセルトランジスタＭＣＴ＜０＞…ＭＣＴ＜Ｎ−１＞と同一構造を有するように構成されうる。ストリングに含まれた選択トランジスタ（ＳＳＴとＧＳＴ）の数は可変できる。
【００２５】
図５Ａ及び図５Ｂは、本発明の実施の形態によるプログラムループを示す図である。
図５Ａ及び図５Ｂに示すように、プログラムループは、一つ又はそれ以上の単位プログラムループＬＯＯＰｉ（ｉは、１以上の整数（ｉ≧１））を含むことができる。図５Ａ及び図５Ｂに示すような本発明の実施の形態において、各単位プログラムループＬＯＯＰｉは、プログラム動作（Ｐｒｏｇｒａｍ  ｏｐｅｒａｔｉｏｎ）Ｐ４１、時間遅延動作（ｔｉｍｅ  ｄｅｌａｙ  ｏｐｅｒａｔｉｏｎ）Ｐ４２、及び／又は検証読み出し動作（ｖｅｒｉｆｙ  ｒｅａｄ  ｏｐｅｒａｔｉｏｎ）Ｐ４３を含むことができる。本発明の実施の形態において時間遅延動作Ｐ４２は、プログラム動作Ｐ４１と検証読み出し動作Ｐ４３との間にある。本発明の実施の形態において、時間遅延動作Ｐ４２は、電荷トラップ層で電荷が再分配及び／又は再結合されるための時間マージンを与える。本発明の実施の形態において、プログラムセルのしきい電圧Ｖｔｈは、時間遅延動作Ｐ４２の間に変更されうる。
【００２６】
図５Ｂに示すように、プログラム動作Ｐ４１は、メモリセルトランジスタのワードラインに正のプログラム電圧Ｖｐｇｍのパルスを印加することができ、検証読み出し動作Ｐ４３は、メモリセルトランジスタのワードラインに正の検証読み出し電圧Ｖｖｆｙのパルスを印加することができる。本発明の他の実施の形態においてプログラム動作Ｐ４１は、メモリセルトランジスタの基板に負のプログラム電圧Ｖｐｇｍのパルスを印加することができ、検証読み出し動作Ｐ４３は、メモリセルトランジスタの基板に負の検証読み出し電圧Ｖｖｆｙのパルスを印加することができる。
【００２７】
図６に示すように、時間遅延動作Ｐ４２の区間は、１μｓ〜９００ｍｓの範囲に属するか、又はその間の何れかの区間でありうる。
【００２８】
図７は、本発明の実施の形態によるプログラムループを示す図である。
図７に示すように、プログラムループは、一つ又はそれ以上の単位プログラムループＬＯＯＰｉ（ｉは、１以上の整数（ｉ≧１））を含むことができる。図７に示された本発明の実施の形態において、各単位プログラムループＬＯＯＰｉは、プログラム動作Ｐ５１、時間遅延動作Ｐ５３、及び／又は検証読み出し動作Ｐ５２を含むことができる。本発明の実施の形態において時間遅延動作Ｐ５３は、プログラム動作Ｐ５１以後、及び検証読み出し動作Ｐ５２以後にある。本発明の実施の形態において前記時間遅延動作Ｐ５３は、電荷トラップ層で電荷が再分配及び／又は再結合されるための時間マージンを与える。本発明の実施の形態において、プログラムセルのしきい電圧（Ｖｔｈ）は、時間遅延動作Ｐ５３の間に変更されうる。
【００２９】
図５Ｂと同様に、プログラム動作Ｐ５１は、メモリセルトランジスタのワードラインに正のプログラム電圧Ｖｐｇｍのパルスを印加することができ、検証読み出し動作Ｐ５２は、メモリセルトランジスタのワードラインに正の検証読み出し電圧Ｖｖｆｙのパルスを印加することができる。図４Ｂと同様に、プログラム動作Ｐ５１は、メモリセルトランジスタの基板に負のプログラム電圧Ｖｐｇｍのパルスを印加することができ、検証読み出し動作Ｐ５２は、メモリセルトランジスタの基板に負の検証読み出し電圧Ｖｖｆｙのパルスを印加することができる。
【００３０】
図８に示すように、時間遅延動作Ｐ５３の区間は、１μｓ〜９００ｍｓの範囲に属するか、又はその間の何れかの区間でありうる。
【００３１】
図９Ａ及び図９Ｂは、本発明の実施の形態によるプログラムループを示す図である。
図９Ａ及び図９Ｂに示すように、プログラムループは、一つ又はそれ以上の単位プログラムループＬＯＯＰｉ（ｉは、１以上の整数（ｉ≧１））を含むことができる。図９Ａ及び図９Ｂに示された本発明の実施の形態において、各単位プログラムループＬＯＯＰｉは、プログラム動作Ｐ６１、ソフト消去動作（Ｓ／Ｅ  ｏｐｅｒａｔｉｏｎ：ｓｏｆｔ  ｅｒｅａｓｅ  ｏｐｅｒａｔｉｏｎ）Ｐ６２、及び／又は検証読み出し動作Ｐ６３を含むことができる。本発明の実施の形態において、ソフト消去動作Ｐ６２は、プログラム動作Ｐ６１と検証読み出し動作Ｐ６３との間にある。本発明の実施の形態において、ソフト消去動作Ｐ６２は、電荷トラップ層で電荷が再分配及び／又は再結合されることを加速する。本発明の実施の形態において、ソフト消去動作Ｐ６２から提供される電圧（又は電界）は、プログラム動作Ｐ６１から提供される電圧（又は電界）より小さくありうる。
【００３２】
図９Ｂに示すように、プログラム動作Ｐ６１は、メモリセルトランジスタのワードラインに正のプログラム電圧Ｖｐｇｍのパルスを印加することができ、検証読み出し動作Ｐ６３は、メモリセルトランジスタのワードラインに正の検証読み出し電圧Ｖｖｆｙのパルスを印加することができる。そして、ソフト消去動作Ｐ６２は、メモリセルトランジスタの基板に正の消去電圧ＶＳＥのパルスを印加することができる。
【００３３】
本発明の実施の形態において、プログラム動作Ｐ６１は、ワードラインに負のプログラム電圧Ｖｐｇｍのパルスを印加することができ、ソフト消去プログラム動作Ｐ６２は、メモリセルトランジスタの基板に負のプログラム電圧のパルスＶＳＥを印加することができる。
【００３４】
本発明の実施の形態において、プログラム動作Ｐ６１は、基板に負のプログラム電圧Ｖｐｇｍのパルスを印加することができ、ソフト消去動作Ｐ６２は、メモリセルトランジスタの基板に正のプログラム電圧ＶＳＥのパルスを印加することができる。
【００３５】
本発明の実施の形態において、プログラム動作Ｐ６１は、ワードラインに正のプログラム電圧Ｖｐｇｍのパルスを印加することができ、ソフト消去動作Ｐ６２は、メモリセルトランジスタのワードラインに負のプログラム電圧ＶＳＥのパルスを印加することができる。
【００３６】
本発明の実施の形態において、図２の制御ロジックと高電圧発生器は、ＮＡＮＤフラッシュアレイのメモリセルトランジスタにパルスＶＳＥを供給することができる。
【００３７】
図１０は、図８Ａ及び図８Ｂのプログラム動作Ｐ６１の間の電界の方向を一例として示した。
図１０に示すように、正のプログラム電圧Ｖｐｇｍが制御ゲートに印加される時に、電界は、制御ゲートから基板に形成されることができる。
【００３８】
図１１は、図９Ａ及び図９Ｂのソフト消去動作Ｐ６２のための電界方向を示す図である。
図１１に示すように、正のソフト消去電圧が基板に印加される時に、電界は、基板から制御ゲートに形成されることができる。
【００３９】
図１２は、本発明の実施の形態によるさらに具体的な単位プログラムループＬＯＯＰｉを示す図である。
図１２に示すように、ＬＯＯＰ０は、プログラム動作Ｐ６１、ソフト消去動作Ｐ６２、及び／又は検証読み出し動作Ｐ６３を含むことができる。図１２に示すように、プログラム電圧Ｖｐｇｍと検証電圧Ｖｖｅｒｉｆｙは、選択されたワードラインに印加され、これに対しパス電圧Ｖｐａｓｓと検証読み出し電圧Ｖｒｅａｄとは、すべての選択されないワードラインに印加される。図１２の本発明の実施の形態において、電圧ＶＳＥは、基板でソフト消去電圧として印加される。
【００４０】
図１２に示すように、電圧Ｖｐｇｍ、Ｖｖｅｒｉｆｙ、Ｖｐａｓｓ、Ｖｒｅａｄ、及びＶＳＥの大きさは、単位プログラムループＬＯＯＰｉ内で多様に変更されうる。また、電圧Ｖｐｇｍ、Ｖｖｅｒｉｆｙ、Ｖｐａｓｓ、Ｖｒｅａｄ、及びＶＳＥの大きさは、一つの単位プログラムループＬＯＯＰｉから他の単位プログラムループＬＯＯＰｉ＋１まで又はページ０の一つの単位プログラムループＬｏｏｐｉから他のページ１の単位プログラムループＬＯＯＰ０まで多様に変更されうる。
【００４１】
また、電圧Ｖｐｇｍ、Ｖｖｅｒｉｆｙ、Ｖｐａｓｓ、Ｖｒｅａｄ、及びＶＳＥの区間は、単位プログラムループＬＯＯＰｉ内で多様に変更されうる。また、図１１に示すように、電圧Ｖｐｇｍ、Ｖｖｅｒｉｆｙ、Ｖｐａｓｓ、Ｖｒｅａｄ、及びＶＳＥの区間は、一つの単位プログラムループＬＯＯＰｉから他の単位プログラムループＬＯＯＰｉ＋１まで又はページ０の一つの単位プログラムループＬｏｏｐｉからページ１の他の単位プログラムループＬＯＯＰ０まで多様に変更されうる。例えば、ページ０のループ０で電圧ＶＳＥの区間は、ｔ３と示されており、ページ１のループ０で電圧ＶＳＥの期間は、ｔ４と示されている。ここで、ｔ３は、ｔ４より大きい（ｔ３＞ｔ４）。
【００４２】
本発明の実施の形態においてページ０とページ１（そして、次のページ）は、単一レベルページであって、他のワードラインに適用されうる。他の実施の形態において、ページ０とページ１（そして、次のページ）は、多重レベルページとして同一ワードラインに適用されうる。
【００４３】
図５Ａ〜図１１と関連し、上記で論議された変更例は、図１２に示す本発明の実施の形態に適用されうる。
【００４４】
図１３Ａ及び図１３Ｂは、本発明の実施の形態による消去ループを示す図である。
図１３Ａ及び図１３Ｂに示すように、消去ループは、一つ又はそれ以上の消去単位ループＬＯＯＰｉを含むことができる。図１３Ａ及び図１３Ｂに示すように、各単位消去ループＬＯＯＰｉは、消去動作Ｐ１、時間遅延動作Ｐ２、及び／又は検証読み出し動作Ｐ３を含むことができる。本発明の実施の形態において、時間遅延動作Ｐ４２は、消去動作Ｐ１と検証読み出し動作Ｐ３との間に存在できる。本発明の実施の形態において、時間遅延動作Ｐ２は、電荷トラップ層で電荷が再分配及び／又は再結合されるための時間マージンを与える。本発明の実施の形態において、プログラムセルのしきい電圧（Ｖｔｈ）は、時間遅延動作Ｐ２の間に変更されうる。
【００４５】
図１３Ｂに示すように、消去動作Ｐ１は、基板に正の電圧ＶＥＲＡＳＥのパルスを印加することができ、検証読み出し動作Ｐ３は、メモリセルトランジスタのワードラインに正の検証読み出し電圧Ｖｖｆｙのパルスを印加することができる。
【００４６】
本発明の他の実施の形態において、消去動作Ｐ１は、基板に負のプログラム電圧Ｖｐｇｍのパルスを印加することができ、検証読み出し動作Ｐ３は、メモリセルトランジスタのワードラインに負の検証読み出し電圧Ｖｖｆｙのパルスを印加することができる。
【００４７】
図１４に示すように、時間遅延動作Ｐ２の区間は、１μｓ〜９００ｍｓの範囲に属するか、又はその間の何れかの区間でありうる。
【００４８】
図１５は、本発明の実施の形態による消去ループを示す図である。
図１５に示すように、消去ループは、一つ又はそれ以上の単位消去ループＬＯＯＰｉ（ｉは、１以上の整数（ｉ≧１））を含むことができる。図１５に示す本発明の実施の形態において、各単位消去ループは、消去動作Ｐ１１、時間遅延動作Ｐ１３、及び／又は検証読み出し動作Ｐ１２を含むことができる。本発明の実施の形態において時間遅延Ｐ１３は、消去動作Ｐ１１以後と検証読み出し動作Ｐ１２以後でありうる。本発明の実施の形態において、時間遅延動作Ｐ１３は、電荷トラップ層で電荷が再分配及び／又は再結合されるための時間マージンを与える。本発明の実施の形態において、プログラムセルのしきい電圧（Ｖｔｈ）は、時間遅延動作Ｐ１３の間に変更されうる。
【００４９】
図１３Ｂと同様に、消去動作Ｐ１１は、基板に正の電圧ＶＥＲＡＳＥのパルスを印加することができ、検証読み出し動作Ｐ１２は、メモリセルトランジスタのワードラインに正の検証読み出し電圧Ｖｖｆｙのパルスを印加することができる。
【００５０】
図１６に示すように、時間遅延動作Ｐ１３の区間は、１μｓ〜９００ｍｓの範囲に属するか、又はその間の何れかの区間でありうる。
【００５１】
図１７Ａ及び図１７Ｂは、本発明の実施の形態による消去ループを示す図である。
図１７Ａ及び図１７Ｂに示すように、消去ループは、一つ又はそれ以上の単位消去ループＬＯＯＰｉ（ｉは、１以上の整数（ｉ≧１））を含むことができる。図１７Ａ及び図１７Ｂに示す本発明の実施の形態において、各単位消去ループＬＯＯＰｉは、消去動作Ｐ２１、ソフトプログラム動作（Ｓ／Ｐ  ｏｐｅｒａｔｉｏｎ：ｓｏｆｔ  ｐｒｏｇｒａｍ  ｏｐｅｒａｔｉｏｎ）Ｐ２２、及び／又は検証読み出し動作Ｐ２３を含むことができる。本発明の実施の形態において、ソフトプログラム動作Ｐ２２は、消去動作Ｐ２１と検証読み出し動作Ｐ２３との間で行われうる。本発明の実施の形態において、ソフトプログラム動作Ｐ２２は、電荷トラップ層で電荷が再分配及び／又は再結合されることを加速する。本発明の実施の形態において、ソフトプログラム動作Ｐ２２から提供される電圧（又は電界）は、消去動作Ｐ２１から提供される電圧（又は電界）より小さくありうる。
【００５２】
図１７Ｂに示すように、消去動作Ｐ２１は、基板に正のプログラム消去電圧ＶＥＲＡＳＥのパルスを印加することができ、検証読み出し動作Ｐ２３は、メモリセルトランジスタのワードラインに正の検証読み出し電圧Ｖｖｆｙのパルスを印加することができる。そして、ソフトプログラム動作Ｐ２２は、メモリセルトランジスタのワードラインに正のソフトプログラム電圧ＶＳＰのパルスを印加することができる。
【００５３】
本発明の実施の形態において、消去動作Ｐ２１は、基板に正の消去電圧ＶＥＲＡＳＥのパルスを印加することができ、ソフトプログラム動作Ｐ２２は、メモリセルトランジスタの基板に負のソフトプログラム電圧ＶＳＰのパルスを印加することができる。
【００５４】
本発明の実施の形態において、消去動作Ｐ２１は、基板に負の消去電圧ＶＥＲＡＳＥのパルスを印加することができ、ソフトプログラム動作Ｐ２２は、メモリセルトランジスタのワードラインに負のソフトプログラム電圧ＶＳＰのパルスを印加することができる。
【００５５】
本発明の実施の形態において、消去動作Ｐ２１は、ワードラインに負の消去電圧ＶＥＲＡＳＥのパルスを印加することができ、ソフトプログラム動作Ｐ２２は、メモリセルトランジスタのワードラインに正のソフトプログラム電圧ＶＳＰのパルスを印加することができる。
【００５６】
本発明の実施の形態において、図３の制御ロジックと高電圧発生器は、ＮＡＮＤフラッシュアレイのメモリセルトランジスタにパルスＶＳＰを供給することができる。
【００５７】
図１８は、図１７の消去動作Ｐ２１の間に電界の方向を一例として示す図である。
図１８に示すように、正の消去電圧ＶＥＲＡＳＥが基板に印加される時に、電界は、基板から制御ゲートに形成されることができる。
【００５８】
図１９は、図１７のソフトプログラム動作Ｐ２２のための電界方向を示す図である。
図１９に示すように、正のソフトプログラム電圧ＶＳＰが制御ゲートに印加される時に、電界は、制御ゲートから基板に形成されることができる。
【００５９】
図２０は、本発明の実施の形態による、さらに具体的な単位消去ループＬＯＯＰｉを示す図である。
図２０に示すように、ＬＯＯＰ０は、消去動作、ソフトプログラム動作、及び／又は検証読み出し動作を含むことができる。図９に示すように、消去電圧ＶＥＲＡＳＥは、基板に印加され、これに対し、ソフトプログラム電圧ＶＳＰと検証電圧Ｖｖｅｒｉｆｙは、すべてのワードラインに印加されうる。
【００６０】
図２０に示すように、電圧ＶＥＲＡＳＥ、Ｖｖｅｒｉｆｙ、及びＶＳＰの大きさは、単位プログラムループＬＯＯＰｉ内で多様に変更されうる。また、電圧ＶＥＲＡＳＥ、Ｖｖｅｒｉｆｙ、及びＶＳＰの大きさは、一つの単位プログラムループＬＯＯＰｉから他の単位プログラムループＬＯＯＰｉ＋１まで及び／又はページ０の一つの単位消去ループＬＯＯＰ０からページ１の他の単位ループＬＯＯＰ０まで多様に変更されうる。
【００６１】
また、電圧ＶＥＲＡＳＥ、Ｖｖｅｒｉｆｙ、及びＶＳＰの区間は、単位消去ループＬＯＯＰｉ内で多様に変更されうる。また、図２０に示すように、電圧ＶＥＲＡＳＥ、Ｖｖｅｒｉｆｙ、及びＶＳＰの区間は、一つの単位プログラムループＬＯＯＰｉから他の単位プログラムループＬＯＯＰｉ＋１まで及び／又はページ０の一つの単位消去ループＬＯＯＰ０からページ１の他の単位ループＬＯＯＰ０まで多様に変更されうる。例えば、ページ０のＬＯＯＰ０でＶＳＰの区間は、ｔ１と示され、これとは異なりページ１のＬＯＯＰ０でＶＳＰの区間は、ｔ２と示されている。ここで、ｔ１は、ｔ２より大きい（ｔ１＞ｔ２）。
【００６２】
本発明の実施の形態において、ページ０とページ１（そして、次のページ）は、単一レベルページであって、相違なるワードラインに適用されうる。他の実施の形態において、ページ０とページ１（そして、次のページ）は、多重レベルページであって、同じワードラインに適用されうる。
【００６３】
図１３Ａ〜図１９と関連して、上記で論議された何れの変化及び／又は代案は、図２０に示す本発明の実施の形態に適用されうる。
【００６４】
図２１は、本発明の実施の形態によるプログラム又は消去ループＬＯＯＰ０からＬＯＯＰｉを示す図である。
【００６５】
図２１に示すように、一つの単位プログラムループＬＯＯＰ０は、時間遅延動作ＴＤを含むことができ、他の単位プログラムループＬＯＯＰ１は、ソフト消去動作Ｓ．Ｅを含むことができる。同様に、一つの単位消去ループＬＯＯＰ０は、時間遅延動作Ｔ．Ｄを含むことができ、他の単位消去ループＬＯＯＰ１は、ソフトプログラム動作Ｓ．Ｐを含むことができる。プログラムと消去ループの両方で、時間遅延動作Ｔ．Ｄとソフト消去動作Ｓ．Ｅ／ソフトプログラム動作Ｓ．Ｐは、交互に適用されうる。本発明の実施の形態において、第１動作は、時間遅延動作Ｔ．Ｄ又はソフト消去動作Ｓ．Ｅ／ソフトプログラム動作Ｓ．Ｐでありうる。
【００６６】
図２２は、本発明の実施の形態によるプログラム又は消去ループＬＯＯＰ０からＬＯＯＰｉを示す図である。
図２２には、時間遅延動作又はソフトプログラム／消去動作は、検証読み出し動作後に行われる場合が示されている。図に示すように、一つの単位プログラムループＬＯＯＰ０は、時間遅延動作Ｔ．Ｄを含むことができ、他の単位プログラムループＬＯＯＰ１は、ソフト消去動作Ｓ．Ｅを含むことができる。同様に、一つの単位消去ループＬＯＯＰ０は、時間遅延動作Ｔ．Ｄを含むことができ、他の単位消去ループＬＯＯＰ１は、ソフトプログラム動作Ｓ．Ｐを含むことができる。プログラムと消去ループの両方で、時間遅延動作Ｔ．Ｄとソフト消去動作Ｓ．Ｅ／ソフトプログラム動作Ｓ．Ｐは、交互に適用されうる。本発明の実施の形態において、第１動作は、時間遅延動作Ｔ．Ｄ又はソフト消去動作Ｓ．Ｅ／ソフトプログラム動作Ｓ．Ｐでありうる。
【００６７】
図２３は、本発明の実施の形態によるプログラム又は消去ループＬＯＯＰ０からＬＯＯＰ０を示す図である。
図２３において、一つの単位プログラムループは、時間遅延動作とソフト消去動作とを含むことができる。同様に、一つの単位消去ループは、時間遅延動作とソフトプログラム動作の両方を含むことができる。
【００６８】
図２３に示すように、一つの単位プログラムループＬＯＯＰ０は、時間遅延動作Ｔ．Ｄとソフト消去動作Ｓ．Ｅとを含むことができる。同様に、一つの単位消去ループＬＯＯＰ０は、時間遅延動作Ｔ．Ｄとソフト消去動作Ｓ．Ｅとを含むことができる。
【００６９】
図２４は、本発明の実施の形態によるプログラム又は消去ループＬＯＯＰ０からＬＯＯＰｉを示す図である。
図２４において、一つの単位プログラムループは、時間遅延動作とソフト消去動作とを含むことができる。同様に、一つの単位消去ループは、時間遅延動作とソフトプログラム動作の両方を含むことができる。図２４には、時間遅延動作又はソフトプログラム／消去動作は、検証読み出し動作後に行われる場合が示されている。
【００７０】
本発明の実施の形態において、時間遅延を加えることは、待機を意味する。これは、他の電圧が印加される以前のワードラインから与えられた遅延時間のために、意図的に待機することを意味する。本発明の実施の形態において、時間遅延を加えることは、パルス又は電圧がないことを意味し、不揮発性メモリの状態及び／又は動作を変化させるパルスが印加されないことを意味する。
【００７１】
本発明の実施の形態において、電荷保存層は、フローティングゲート又は電荷トラップ層のような電荷保存層でありうる。
【００７２】
図５Ａ〜図２０と関連し、上記で論議された何れの変化及び／又は代案は、図２１〜図２４に示す本発明の実施の形態に適用されうる。
図２５Ａ〜図２５Ｄは、本発明の実施の形態によるプログラムループを示す図である。
【００７３】
これらのプログラムループは、一つ又はそれ以上の単位プログラムループＬｏｏｐ０、Ｌｏｏｐ１、…、ＬｏｏｐＮを含むことができる。図２５Ａに示すように、各単位プログラムループは、一つ又はそれ以上のプログラム動作Ｐ１、Ｐ３、Ｐ５、一つ又はそれ以上の時間遅延動作Ｐ２、Ｐ４、Ｐ６及び／又は一つ又はそれ以上の検証読み出し動作Ｐ７を含むことができる。本発明の実施の形態において、時間遅延動作Ｐ２、Ｐ４、Ｐ６は、電荷トラップ層内で電荷が再分配及び／又は再結合されるための時間的区間を許容する。本発明の実施の形態において、時間遅延動作Ｐ２、Ｐ４、Ｐ６は、検証読み出し動作後及び／又はプログラム動作と検証読み出し動作でプログラムセルのしきい電圧が減少又は変化することを防止することができる。本発明の実施の形態において、プログラムされたセルのしきい電圧（Ｖｔｈ）は、時間遅延動作の間に変更されうる。電荷トラップ層で充電は、各プログラムループの間に最も低いエネルギーレベルから動作させうる。
【００７４】
一つ又はそれ以上のプログラム動作Ｐ１、Ｐ３、Ｐ５は、メモリセルトランジスタのワードラインに正のプログラム電圧Ｖｐｇｍのパルスを印加することができ、一つ又はそれ以上の検証読み出し動作Ｐ７は、メモリセルトランジスタのワードラインに正の検証読み出し電圧Ｖｖｆｙのパルスを印加することができる。本発明の他の実施の形態において、一つ又はそれ以上のプログラム動作Ｐ１、Ｐ３、Ｐ５は、メモリセルトランジスタの基板に負のプログラム電圧Ｖｐｇｍのパルスを印加することができ、一つ又はそれ以上の検証読み出し動作Ｐ７は、メモリセルトランジスタの基板に負の検証読み出し電圧Ｖｖｆｙのパルスを印加することができる。
【００７５】
本発明の実施の形態において、単位プログラムループは、二つ又はそれ以上のプログラム動作を含むことができる。本発明の実施の形態において、単位プログラムループは、二つ又はそれ以上の時間遅延動作を含むことができる。
【００７６】
本発明の実施の形態において、少なくとも二つのプログラムパルスと少なくとも二つの時間遅延は、少なくとも二つのプログラムパルスのうち、何れか一つから始まり、交互に適用されうる。
【００７７】
図２５Ｂは、本発明の実施の形態によるタイミング図を示す図である。
図２５Ｂに示すように、共通プログラム電圧Ｖｐｇｍ０は、Ｌｏｏｐ０の各プログラム動作パルスＰ１、Ｐ３、Ｐ５として印加されうる。共通プログラム電圧Ｖｐｇｍ１は、Ｌｏｏｐ１で各プログラム動作パルスＰ１、Ｐ３、Ｐ５として印加されうる。共通プログラム電圧Ｖｐｇｍ２は、Ｌｏｏｐ２で各プログラム動作パルスＰ１、Ｐ３、Ｐ５として印加されうる。図２５Ｂに示すように、共通時間遅延は、各Ｌｏｏｐ０、Ｌｏｏｐ１、…、ＬｏｏｐＮで各時間遅延区間Ｐ２、Ｐ４、Ｐ６として加えられうる。しかしながら、本発明の実施の形態は、このような配置に限定されるものではない。
【００７８】
例えば、各単位ループＬｏｏｐ０、Ｌｏｏｐ１、…、ＬｏｏｐＮ又はすべての単位ループのための各プログラムパルスの特性は、すべて同一であるか、又は互いに異なりうる。本発明の実施の形態において、特性は、少なくとも大きさと区間を含むことができる。本発明の実施の形態において、各単位ループＬｏｏｐ０、Ｌｏｏｐ１、…、ＬｏｏｐＮ又はすべての単位ループのための各遅延時間は、相互間ですべて同一であるか、又は互いに異なりうる。各単位ループＬｏｏｐ０、Ｌｏｏｐ１、…、ＬｏｏｐＮのためのプログラムパルスと時間遅延動作の数は、図２５Ｂに示すように、３個に制限されないが、所定の整数の値を有する。
【００７９】
図２５Ｃは、本発明の実施の形態によるプログラムループを示す図である。
前記プログラムループは、一つ又はそれ以上の単位プログラムループＬｏｏｐ０、Ｌｏｏｐ１、…、ＬｏｏｐＮを含むことができる。図２５Ｃに示すように、各単位プログラムループは、一つ又はそれ以上のプログラム動作Ｐ１、Ｐ３、Ｐ５、一つ又はそれ以上のソフト消去動作Ｐ２、Ｐ４、Ｐ６及び／又は一つ又はそれ以上の検証読み出し動作Ｐ７を含むことができる。本発明の実施の形態において、ソフト消去動作Ｐ２、Ｐ４、Ｐ６は、電荷トラップ層内で電荷が充電再分配及び／又は再結合のための時間的区間を許容する。本発明の実施の形態において、ソフト消去動作Ｐ２、Ｐ４、Ｐ６は、検証読み出し動作後及び／又はプログラム動作と検証読み出し動作との間の変更によりプログラムされたセルのしきい電圧が減少又は変化することを防止することができる。本発明の実施の形態において、プログラムされたセルのしきい電圧（Ｖｔｈ）は、一つ又はそれ以上のソフト消去動作の間に変更されうる。電荷トラップ層で充電は、各プログラムループの間に最も低いエネルギーレベルから動作させうる。
【００８０】
一つ又はそれ以上のプログラム動作Ｐ１、Ｐ３、Ｐ５は、メモリセルトランジスタのワードラインに正のプログラム電圧Ｖｐｇｍのパルスを印加することができ、一つ又はそれ以上のソフト消去動作Ｐ２、Ｐ４、Ｐ６は、メモリセルトランジスタの基板に正のプログラム電圧ＶＳＥのパルスを印加することができ、一つ又はそれ以上の検証読み出し動作Ｐ７は、メモリセルトランジスタのワードラインに正の検証読み出し電圧Ｖｖｆｙのパルスを印加することができる。本発明の他の実施の形態において、一つ又はそれ以上のプログラム動作Ｐ１、Ｐ３、Ｐ５は、メモリセルトランジスタの基板に負のプログラム電圧Ｖｐｇｍのパルスを印加することができ、一つ又はそれ以上のソフト消去動作Ｐ２、Ｐ４、Ｐ６は、メモリセルトランジスタの基板に正のプログラム電圧ＶＳＥのパルスを印加することができ、一つ又はそれ以上の検証読み出し動作Ｐ７は、メモリセルトランジスタのワードラインに負の検証読み出し電圧Ｖｖｆｙのパルスを印加することができる。
【００８１】
本発明の実施の形態において、単位プログラムループは、二つ又はそれ以上のプログラム動作を含むことができる。本発明の実施の形態において、単位プログラムループは、二つ又はそれ以上のソフト消去動作を含むことができる。
【００８２】
本発明の実施の形態において、少なくとも二つのプログラムパルスと少なくとも二つのソフト消去パルスは、少なくとも二つのプログラムパルスのうち、何れか一つから始まり、交互に適用されうる。
【００８３】
図２５Ｄは、本発明の実施の形態によるタイミング図を示す図である。図２５Ｄに示すように、共通プログラム電圧Ｖｐｇｍ０は、Ｌｏｏｐ０の各プログラム動作パルスＰ１、Ｐ３、Ｐ５に適用されうる。共通プログラム電圧Ｖｐｇｍ１は、Ｌｏｏｐ１の各プログラム動作パルスＰ１、Ｐ３、Ｐ５に適用されうる。共通プログラム電圧Ｖｐｇｍ２は、Ｌｏｏｐ２の各プログラム動作パルスＰ１、Ｐ３、Ｐ５に適用されうる。図２５Ｄに示すように、共通ソフト消去パルスＶＳＥは、各Ｌｏｏｐ０、Ｌｏｏｐ１、…、ＬｏｏｐＮのための各ソフト消去動作Ｐ２、Ｐ４、Ｐ６に適用されうる。したがって、本発明の実施の形態は、このような配置に限定されない。
【００８４】
一例として、各単位ループＬｏｏｐ０、Ｌｏｏｐ１、…、ＬｏｏｐＮ又はすべての単位ループのための各プログラムパルスの特性は、すべて同一であるか、又は互いに異なりうる。本発明の実施の形態において、特性は、少なくとも大きさと区間を含むことができる。本発明の実施の形態において、各単位ループＬｏｏｐ０、Ｌｏｏｐ１、…、ＬｏｏｐＮ又はすべての単位ループのための各ソフト消去動作は、すべて同一であるか、又は互いに異なりうる。各単位ループＬｏｏｐ０、Ｌｏｏｐ１、…、ＬｏｏｐＮのためのプログラムパルスとソフト消去動作の数は、図２５Ｄに示すように、３個に制限されないが、所定の整数の値を有する。
【００８５】
図２６Ａ〜図２６Ｄは、本発明の実施の形態によるプログラムループを示す図である。
消去ループは、一つ又はそれ以上の単位消去ループＬｏｏｐ０、Ｌｏｏｐ１、…、ＬｏｏｐＮを含むことができる。図２６Ａに示すように、各単位消去ループは、一つ又はそれ以上の消去動作Ｅ１、Ｅ３、Ｅ５、一つ又はそれ以上の時間遅延動作Ｅ２、Ｅ４、Ｅ６及び／又は一つ又はそれ以上の検証読み出し動作Ｅ７を含むことができる。本発明の実施の形態において、時間遅延動作Ｅ２、Ｅ４、Ｅ６は、電荷トラップ層内で電荷が再分配及び／又は再結合されるための時間的区間を許容する。本発明の実施の形態において、時間遅延動作Ｅ２、Ｅ４、Ｅ６は、検証読み出し動作後及び／又は消去動作と検証読み出し動作との間の変更によりプログラムされた（消去された）セルのしきい電圧が減少又は変化することを防止することができる。本発明の実施の形態において、消去されたセルのしきい電圧（Ｖｔｈ）は、時間遅延動作の間に変更されうる。電荷トラップ層で充電は、各消去ループの間に最も低いエネルギーレベルから動作させうる。
【００８６】
本発明の実施の形態において、単位消去ループは、二つ又はそれ以上の消去動作を含むことができる。本発明の実施の形態において、単位消去ループは、二つ又はそれ以上の時間遅延動作を含むことができる。
【００８７】
本発明の実施の形態において、少なくとも二つの消去パルスと少なくとも二つの時間遅延パルスは、少なくとも二つの消去パルスのうち、何れか一つから始まり、交互に適用されうる。
【００８８】
図２６Ｂは、本発明の実施の形態によるタイミング図を示す図である。
図２６Ｂに示すように、共通消去電圧Ｖｅｒｓ０は、Ｌｏｏｐ０の各消去動作パルスＥ１、Ｅ３、Ｅ５のように適用されうる。共通消去電圧Ｖｅｒｓ１は、Ｌｏｏｐ１で各消去動作パルスＥ１、Ｅ３、Ｅ５のように適用されうる。共通消去電圧Ｖｅｒｓ２は、Ｌｏｏｐ２で各消去動作パルスＥ１、Ｅ３、Ｅ５のように適用されうる。図２６Ｂに示すように、共通時間遅延は、各Ｌｏｏｐ０、Ｌｏｏｐ１、…、ＬｏｏｐＮで各時間遅延動作Ｅ２、Ｅ４、Ｅ６のように適用されうる。しかしながら、本発明の実施の形態において、このような配置に制限されない。
【００８９】
例えば、各単位ループＬｏｏｐ０、Ｌｏｏｐ１、…、ＬｏｏｐＮ又はすべての単位ループのための各消去パルスの特性は、すべて同一であるか、又は互いに異なりうる。本発明の実施の形態において、特性は、少なくとも大きさと区間を含むことができる。本発明の実施の形態において、各単位ループＬｏｏｐ０、Ｌｏｏｐ１、…、ＬｏｏｐＮ又はすべての単位ループのための各遅延時間は、相互間にすべて同一であるか、又は互いに異なりうる。各単位ループＬｏｏｐ０、Ｌｏｏｐ１、…、ＬｏｏｐＮのための消去電圧動作と時間遅延動作の数は、図２６Ｂに示すように、３個に制限されないが、所定の整数の値を有する。
【００９０】
図２６Ｃは、本発明の実施の形態によるプログラムループを示す図である。
消去ループは、一つ又はそれ以上の単位消去ループＬｏｏｐ０、Ｌｏｏｐ１、…、ＬｏｏｐＮを含むことができる。図２６Ｃに示すように、各単位消去ループは、一つ又はそれ以上の消去動作Ｅ１、Ｅ３、Ｅ５、一つ又はそれ以上のソフトプログラム動作Ｅ２、Ｅ４、Ｅ６及び／又は一つ又はそれ以上の検証読み出し動作Ｅ７を含むことができる。本発明の実施の形態において、ソフトプログラム動作Ｅ２、Ｅ４、Ｅ６は、電荷トラップ層内で電荷が再分配及び／又は再結合されるための時間的区間を許容する。本発明の実施の形態において、ソフトプログラム動作Ｅ２、Ｅ４、Ｅ６は、検証読み出し動作後及び／又は消去動作と検証読み出し動作との間の変更により消去されたセルのしきい電圧が減少又は変化することを防止できる。本発明の実施の形態において、消去されたセルのしきい電圧（Ｖｔｈ）は、一つ又はそれ以上のソフト消去動作の間に変更されうる。電荷は、電荷トラップ層で消去ループの間に最も低いエネルギーレベルから移動することができる。
【００９１】
一つ又はそれ以上の消去動作Ｅ１、Ｅ３、Ｅ５は、メモリセルトランジスタのワードラインに正の消去電圧Ｖｅｒｓのパルスを印加することができ、一つ又はそれ以上のソフトプログラム動作Ｅ２、Ｅ４、Ｅ６は、メモリセルトランジスタの基板に正の消去電圧ＶＳＥのパルスを印加することができ、一つ又はそれ以上の検証読み出し動作Ｅ７は、メモリセルトランジスタのワードラインに正の検証読み出し電圧Ｖｖｆｙのパルスを印加することができる。本発明の他の実施の形態において、一つ又はそれ以上の消去動作Ｅ１、Ｅ３、Ｅ５は、メモリセルトランジスタの基板に負の消去電圧Ｖｅｒｓのパルスを印加することができ、一つ又はそれ以上のソフトプログラム動作Ｅ２、Ｅ４、Ｅ６は、メモリセルトランジスタの基板に正の消去電圧ＶＳＥのパルスを印加することができ、一つ又はそれ以上の検証読み出し動作Ｐ７は、メモリセルトランジスタのワードラインに負の検証読み出し電圧Ｖｖｆｙのパルスを印加することができる。
【００９２】
本発明の実施の形態において、単位消去ループは、二つ又はそれ以上の消去動作を含むことができる。本発明の実施の形態において、単位消去ループは、二つ又はそれ以上の時間遅延動作を含むことができる。
【００９３】
本発明の実施の形態において、少なくとも二つの消去パルスと少なくとも二つの時間遅延は、少なくとも二つの消去パルスのうち、何れか一つから始まり、交互に適用されうる。
【００９４】
図２６Ｄは、本発明の実施の形態によるタイミング図を示す図である。図２６Ｄに示すように、共通消去電圧Ｖｅｒｓ０は、Ｌｏｏｐ０の各消去動作パルスＥ１、Ｅ３、Ｅ５に適用されうる。共通消去電圧Ｖｅｒｓ１は、Ｌｏｏｐ１の各消去動作パルスＥ１、Ｅ３、Ｅ５に適用されうる。共通プログラム電圧Ｖｅｒｓ２は、Ｌｏｏｐ２の各消去動作パルスＥ１、Ｅ３、Ｅ５に適用されうる。図２６Ｄに示すように、共通ソフトプログラムパルスは、各Ｌｏｏｐ０、Ｌｏｏｐ１、…、ＬｏｏｐＮのための各ソフトプログラム動作Ｐ２、Ｐ４、Ｐ６に適用されうる。したがって、本発明の実施の形態は、このような配置に限定されない。
【００９５】
一例として、各単位ループＬｏｏｐ０、Ｌｏｏｐ１、…、ＬｏｏｐＮ又はすべての単位ループのための各消去パルスの特性は、すべて同一であるか、又は互いに異なりうる。本発明の実施の形態において、特性は、少なくとも大きさと区間を含むことができる。本発明の実施の形態において、各単位ループＬｏｏｐ０、Ｌｏｏｐ１、…、ＬｏｏｐＮ又はすべての単位ループのための各遅延時間は、すべて同一であるか、又は互いに異なりうる。各単位ループＬｏｏｐ０、Ｌｏｏｐ１、…、ＬｏｏｐＮのための消去パルスとソフトプログラムパルスの数は、図２６Ｄに示すように、３個に制限されないが、所定の整数の値を有する。
【００９６】
図５Ａ〜図２４と関連して、上記で論議された何れの変化及び／又は代案は、図２５Ａ〜図２６Ｄに示す本発明の実施の形態に適用されうる。
【００９７】
図２７は、本発明の実施の形態によるＮＯＲフラッシュメモリを示す図である。
図２７に示すように、ＮＯＲフラッシュメモリは、メモリアレイ１１００、Ｘ−選択器１２００、Ｙ−選択器１３００、ＳＡ＆ＷＤ１４００、入／出力インタフェース１５００、制御ロジック１６００又はそのようなものを含む。
【００９８】
図２８は、本発明の実施の形態によるスタックフラッシュメモリを示す図である。
本発明によるフラッシュメモリ装置は、立体的に配列されたメモリセルを具備する。メモリセルは、ＭＯＳトランジスタを形成するための半導体基板として用いられる、積層された複数の半導体層を具備する。一方、議論の便宜のために、図２８には、単に二つの半導体層（すなわち、第１半導体層１００´及び第２半導体層２００´）が示されているが、複数の半導体層が備えられうる。
【００９９】
本発明の実施の形態によって、第１半導体レイヤ１００′は、単結晶（ｓｉｎｇｌｅ−ｃｒｙｓｔａｌｌｉｎｅ）シリコンウエハであり、第２半導体レイヤ２００′は、第１半導体レイヤ１００′（例えば、ウエハ）をシードレイヤ（ｓｅｅｄ  ｌａｙｅｒ）として使用するエピタキシャル工程（ｅｐｉｔａｘｉａｌ  ｐｒｏｃｅｓｓ）により形成された単結晶シリコンエピタキシャルレイヤ（ｓｉｎｇｌｅ  ｃｒｙｓｔａｌｌｉｎｅ  ｓｉｌｉｃｏｎ  ｅｐｉｔａｘｉａｌ  ｌａｙｅｒ）でありうる。エピタキシャル手順を使用した半導体ウエハでエピタキシャル半導体レイヤを形成するための如何なる従来の方法も、本発明のために用いられうる。
【０１００】
本発明の実施の形態によれば、半導体層１００′、２００′のそれぞれは、実質的に同じ構造を有するセルアレイを具備する。結果的に、メモリセルは、多層のセルアレイを構成する。このような多層配置による議論の複雑さを減らすために、（ゲート構造体、共通ソースラインＣＳＬ、ビットラインプラグ及び不純物領域などのような）セルアレイの構成要素の各々を簡略に表現する表記法（ｎｏｔａｔｉｏｎ）をまず定義する。構成要素の各々の垂直的位置を簡略に表現するために、構成要素が配置される半導体層の順序をその構成要素の名称後に付された括弧内に表記する。例えば、ＧＳＬ（１）及びＳＳＬ（２）は、それぞれ第１半導体層１００′上に形成された接地選択ライン及び第２半導体層２００′上に形成されたストリング選択ラインを示す。
【０１０１】
半導体層１００′、２００′のそれぞれは、周知の素子分離膜パターン１０５、２０５により限定される、活性領域を具備する。活性領域は、一方向に沿って互いに平行に形成される。素子分離膜パターン１０５は、シリコン酸化膜を含む絶縁性物質からなり、活性領域を電気的に分離させる。
【０１０２】
半導体層１００′、２００′のそれぞれの上部には、活性領域を横切る、１対の選択ラインＧＳＬ、ＳＳＬ及びＭ個のワードラインＷＬから構成されるゲート構造体が配置される。ゲート構造体の一側には、ソースプラグ５００′が配置され、ゲート構造体の他側には、ビットラインプラグ４００′が配置される。ビットラインプラグ４００′は、ワードラインを横切る、Ｎ個のビットラインＢＬに各々接続する。このとき、ビットラインＢＬは、最上部半導体層（例えば、図３０における第２半導体層２００′）の上部でワードラインＷＬを横切るように形成される。ビットラインＢＬの数Ｎは、１より大きな整数でありえ、好ましくは、８の倍数のうちの何れか一つでありうる。
【０１０３】
ワードラインＷＬは、選択ラインＧＳＬ、ＳＳＬの間に配置され、一ゲート構造体を構成するワードラインＷＬの数Ｍは、１より大きな整数である。好ましくは、整数Ｍは、８の倍数のうちの何れか一つでありうる。選択ラインＧＳＬ、ＳＳＬのうちの何れか一つは、共通ソースラインＣＳＬとメモリセルとの電気的接続を制御する接地選択ラインＧＳＬとして使用され、選択ラインのうちの他の一つは、ビットラインとメモリセルとの電気的接続を制御するストリング選択ラインＳＳＬとして使用される。
【０１０４】
選択ライン及びワードライン間の活性領域内には、不純物領域が形成される。このとき、接地選択ラインＧＳＬの一側に形成される不純物領域１１０Ｓ、２１０Ｓは、共通ソースラインＣＳＬ（１）、ＣＳＬ（２）により接続されるソース電極として使用され、ストリング選択ラインＳＳＬ（１）、ＳＳＬ（２）の一側に形成される不純物領域１１０Ｄ、２１０Ｄは、ビットラインプラグ４００を介してビットラインＢＬに接続するドレイン電極として使用される。また、ワードラインＷＬの両側に形成される不純物領域１１０Ｉ、２１０Ｉは、メモリセルを直列に接続させる、内部不純物領域として使用される。
【０１０５】
本発明によれば、ソースプラグ５００′は、第１及び第２半導体層１００′、２００′に形成されてソース電極として使用される不純物領域１１０Ｓ、２１０Ｓ（以下、第１及び第２ソース領域）を半導体層１００′、２００′に電気的に接続させる。その結果、第１及び第２ソース領域１１０Ｓ、２１０Ｓは、半導体層１００′、２００′と等電位（ｅｑｕｉｐｏｔｅｎｔｉａｌ）をなすようになる。
【０１０６】
このような電気的接続のために、本発明の一実施の形態によれば、図２８に示すように、ソースプラグ５００′は、第２半導体層２００′及び第２ソース領域２１０Ｓを貫通して、第１ソース領域１１０Ｓに接続される。このとき、ソースプラグ５００′は、第２半導体層２００′及び第２ソース領域２１０Ｓの内壁に直接接触する。
上述した消去及びプログラム（又は書き込み）方法の記述された本発明の実施の形態は、図２８のスタックフラッシュ構造に適用されている。
【０１０７】
図２９は、本発明の実施の形態によるフィン−フラッシュメモリを示す図である。
図２９に示すように、フィン型構造において、半導体基板は、複数の領域に限定されうる。例えば、半導体基板は、セル領域Ａ、周辺領域Ｃ、及びセル領域Ａと周辺領域Ｃとの間の境界領域Ｂに区分されうる。セル領域Ａは、メモリトランジスタの形成される部分であり、周辺領域Ｃは、メモリトランジスタの動作を制御するための周辺回路素子の形成される部分でありうる。境界領域Ｂは、セル領域Ａ及び周辺領域Ｃと区分されて使用されることもできるが、それよりは、セル領域Ａ及び周辺領域Ｂのエッジ部分を含むものと理解される。
【０１０８】
半導体基板の第１領域、例えば、セル領域Ａには、第１素子分離膜１１０ａが提供され、第２領域、例えば、境界領域Ｂ及び／又は周辺領域Ｃには、第２素子分離膜１１０ｂ、１１０ｃが提供されうる。第１素子分離膜１１０ａは、フィン型の第１活性領域１１５ａを限定するように半導体基板の表面から所定深さだけ陥没するように形成されうる。第２素子分離膜１１５ｂ、１１５ｃは、平面型の第２活性領域１１５ｂ、１１５ｃを限定するように、半導体基板の表面に合せて又は表面より突出するように提供されうる。第１素子分離膜１１０ａ及び第２素子分離膜１１０ｂ、１１０ｃは、同じ底深さを有するものとして示されたが、相違なる底深さを有することもできる。
【０１０９】
第１活性領域１１５ａは、上面及び側面が第１素子分離膜１１０ａから露出して立体的な形態を有することができる。一方、第２活性領域１１５ｂ、１１５ｃは、上面のみが第２素子分離膜１１０ｂ、１１０ｃから露出した１次元的な形態を有することができる。第１素子分離膜１１０ａの陥没深さは、第１活性領域１１５ａの露出した側面の深さを決定する因子であって、素子の要求された特性に応じて制御されうる。
【０１１０】
トンネル絶縁膜１３０、ストレージノード膜１３５、ブロッキング絶縁膜１４０、及び制御電極１４５は、メモリトランジスタを形成するためにセル領域Ａに形成されるか、又はセル領域Ａと境界領域Ｂとにかけて提供されうる。ストレージノード膜１３５は、トンネル絶縁膜１３０上に提供され、素子分離膜ら１１５ａ、１１５ｂ上に延びるように提供されうる。ブロッキング絶縁膜１４０は、ストレージノード膜１３５上に提供され、制御ゲート電極１４５は、ブロッキング絶縁膜１４０上に活性領域１１５ａ、１１５ｂを横切る方向に提供されうる。
【０１１１】
セル領域Ａのメモリトランジスタは、フィン型構造を有し、第１活性領域１１５ａをビットラインの一部として利用し、制御ゲート電極１４５をワードラインの一部として利用できる。これにより、第１活性領域１１５ａの上面及び側面の表面付近がすべてチャネル領域として利用されうる。周辺領域Ｃには、平面型トランジスタが提供されうる。例えば、平面型トランジスタは、周辺領域Ｃ上のゲート絶縁膜１３０ｃ及びゲート絶縁膜１３０ｃ上のゲート電極１４５ｃを含むことができる。
【０１１２】
消去及びプログラム（又は書き込み）方法の記述された本発明の実施の形態は、図２９でフィン型構造（ｆｉｎ−ｔｙｐｅ  ｓｔｒｕｃｔｕｒｅ）に適用されうる。
図３０Ａ及び図３０Ｂは、本発明の実施の形態によるソースとドレインのないフラッシュメモリを示す図である。
【０１１３】
図３０Ａ及び図３０Ｂに示すように、接地選択トランジスタ、ストリング選択トランジスタ及びセルトランジスタは、半導体基板５０に画定される活性領域に形成される。接地選択ラインＧＳＬ、ストリング選択ラインＳＳＬ及びワードラインＷＬｎは、活性領域の上部を横切って形成される。ビットラインＢＬｎは、ビットラインコンタクトＤＣを介してストリング選択ラインＳＳＬの一側に形成されたソース／ドレイン領域に接続される。ゲート電極と活性領域との間に介在された電荷保存層６４を含む。電荷保存層６４は、フローティングゲートであり、ＳＯＮＯＳ、ＭＯＮＯＳ、又はＴＡＮＯＳ構造の場合は、電荷保存絶縁層６０でありうる。この他にも、電荷保存層６４は、半導体又は金属ナノクリスタルでありうる。電荷保存層６４は、図２２Ａに示すように、各々が分離された領域を有するように構成することもでき、図２２Ｂに示すように、電荷保存絶縁層６０内に構成されうる。
【０１１４】
接地選択ラインＧＳＬの両側の活性領域に形成されたソース／ドレイン領域６２ｇとストリング選択ラインＳＳＬの両側の活性領域に形成されたソース／ドレイン領域６２ｓとは、基板に対して反対導電型の拡散層からなるＰＮ接合構造のソース／ドレイン領域である。これに対して、ワードラインＷＬｎ間のソース／ドレイン領域は、ＰＮ接合構造ではなく、隣接したワードラインに印加される電圧により誘導されたフリンジフィールド（ＦＲＩＮＧＥ  ＦＩＥＬＤ）によって活性領域に生成された反転層からなる電界効果ソース／ドレイン領域である。本発明においてトランジスタのチャネル及びソース／ドレイン領域の形成される部分の活性領域は、電荷の移動度が強化された層から形成して、電界効果ソース／ドレイン領域を採択することにより、オン電流が低くなることを補償することができる。
【０１１５】
図３１は、本発明の実施の形態によるＮＯＲフラッシュメモリを示す図である。
図３１に示すように、ＮＯＲフラッシュメモリ装置４０００は、セルアレイ４１０、行選択器４４０、及び／又は列選択器４５０を含むことができる。
【０１１６】
セルアレイ４１０は、複数のバンク（ｂａｎｋ）ＢＫ１〜ＢＫｎから構成されうる。各バンクは、複数のセクタＳＣ１〜ＳＣｍを含むことができ、各々消去の単位と同じである。各セクタは、複数のワードラインとビットラインとが結合された複数のメモリセル（図示せず）から構成されうる。出力ラインと出力回路とは、図３１に示されず、すべてのＮＯＲフラッシュメモリ装置４０００は、簡単かつ明確に示された。
【０１１７】
行選択器４４０は、行アドレスＸＡの応答である一つのワードラインが選択されうる。列選択器４５０は、列アドレスＹＡの応答であるすべてのバンクのための１６ビットラインを選択することができる。構造からなり、かつ前記動作が行われると見なされたセルアレイ４１０、行選択器４４０、及び列選択器４５０は、図３２にてさらに詳細に説明できる。
【０１１８】
ＮＯＲフラッシュメモリ装置４０００は、データ入力バッファ４２０、プログラムドライバ４３０、及び／又は制御部４７０を含むことができる。前記データ入力バッファ４２０は、複数のバンクの並列により１６ビットのプログラムデータを受信し、バンクの数は同じである。プログラムデータは、１６ビットの単位で入力バッファ４２０の単位バッファＩＢ１〜ＩＢｎに格納されうる。単位バッファＩＢ１〜ＩＢｎは、データラッチ信号ＤＬｊ（ｊ＝１．ａｂｏｕｔ．ｎ）の制御下に両者択一の動作を行うことができる。例えば、仮にＤＬ１がハイレバルであれば、第１単位バッファＩＢ１は、並列に１６データビットを受信することができる。受信したデータは、時間のために第１単位バッファＩＢ１で占有できる。データ入力バッファ４２０は、プログラム選択信号ＰＳＥＬがハイレバルであるとき、単位バッファＩＢ１〜ＩＢｎから発生するダンプデータをプログラムドライバ４３０に送信することができる。
【０１１９】
制御部４７０は、データ入力バッファ４２０にプログラム選択信号ＰＳＥＬとデータラッチ信号ＤＬｊ（ｊ＝１，ａｂｏｕｔ，ｎ）を適用することができる。データ入力バッファ４２０は、制御部４７０の制御下で両者択一又は連続的に複数又は少数のバンクによる１６ビット単位でプログラムデータを受信する。
【０１２０】
プログラムドライバ３０は、データ入力バッファ４２０に格納されたプログラムデータパケットＤＢ１ｉ〜ＤＢｎｉ（例えば、ｉ＝１〜１６）の応答でビットラインパケットＢＬ１ｉ〜ＢＬｎｉ（例えば、ｉ＝１〜１６）の中から選択されたビットラインにプログラム電圧を同時に印加できる。プログラムドライバ３０は、単位バッファＩＢ１〜ＩＢｎに応じて単位ドライバＰＤ１〜ＰＤｎを含むことができる。プログラムドライバ４３０は、（内部）電力ソース電圧より大きな外部電力ソースから高電圧ＶＰＰを共に提供することができる。外部電力ソースからの電圧ＶＰＰは、プログラム動作から選択されたセルトランジスタのセル電流とドレイン電圧の供給のために使用されうる。他の方法として、ＮＯＲフラッシュメモリ装置に挿入された電荷ポンプ回路（ｃｈａｒｇｅ  ｐｕｍｐ  ｃｉｒｃｕｉｔ）（図示せず）の使用により、内部的な高電圧ＶＰＰの供給が可能でありうる。
【０１２１】
ＮＯＲフラッシュメモリ装置４０００は、フェイル検出器４６０を含むことができる。フェイル検出器４６０は、セルアレイ４１０に格納されたデータを感知してから、感知したデータをデータ入力バッファ４２０に格納されたプログラムデータと比較することによりプログラムフェイルを検出する。フェイル検出器４６０は、セルアレイ４１０のすべてのバンクにより共有される。
【０１２２】
図３１に示すように、ＮＯＲフラッシュメモリ装置４０００は、命令信号ＣＭＤ、アドレス信号ＡＤＤ、データＤＱｉ及び高電圧ＶＰＰを受信することができる。例えば、このような信号は、ホスト装置又はメモリ制御機から供給されうる。
【０１２３】
図３２は、図３１に示す行及び列選択瓦周辺装置と共に一例として関連する第１バンクＢＫ１の回路パターンを示す図である。
【０１２４】
前記行選択器４４０は、複数の行デコーダＲＤ１〜ＲＤｍを含むことができるのに対し、列選択器４５０は、複数の列デコーダＣＤ１〜ＣＤｍを含むことができる。１対の行及び列デコーダは、セクタＳＣ１〜ＳＣｍのそれぞれに添う。列選択器４５０は、第１バンクＢＫ１によって整列されたグローバル列デコーダＧＣＤ１をさらに含むことができる。
【０１２５】
図３２によれば、各々が消去単位として使用される複数のセクタＳＣ１〜ＳＣｍからなる第１バンクＢＫ１内で、第１セクタＳＣ１は、選択されたメモリセルＭＣにより割り当てられたワードラインを駆動するために、行デコーダＲＤ１と接続され、グローバルビットライン（例えば、ＧＢＬ１）に割り当てられたビットラインＢＬ１〜ＢＬＫを選択するために、列デコーダと接続される。前記メモリセルは、本発明の実施の形態によって形成されうる。グローバルビットラインは、例示的に１６個が配線されることができ、その結果、各々のグローバルビットラインＧＢＬ１〜ＧＢＬ１６がすべてのセクタ内でそれらに対応する列ゲートトランジスタを介してビットラインＢＬ１〜ＢＬｋ（グローバルビットラインと関連したローカルビットラインと共に命名されうる）と接続されるようになる。列ゲートトランジスタは、それに対応する列デコーダにより制御される。他のセクタは、第１セクタＳＣ１と同じ接続方式により接続された特徴を有して配置されることができる。
【０１２６】
グローバル列デコーダＧＣＤ（Ｇｌｏｂａｌ  ｃｏｌｕｍｎ  ｄｅｃｏｄｅｒ）１により制御された選択トランジスタの各方法により、グローバルビットラインＧＢＬ１〜ＧＢＬ１６は、プログラムドライバ３０により提供されたビットラインＢＬ１ｉ〜ＢＬｎｉのうちの何れか一つからリード（ｌｅａｄ）され、各々は、選択トランジスタＧ１〜Ｇ１６を経てグローバル列デコーダＧＣＤ１の制御を受ける。その結果、メモリセルアレイは、ローカルビットラインのグループに各々接続されたグローバルビットライン及び列に応じるメモリセルに各々接続されたローカルビットラインと共に階層的構造が構成されうる。
【０１２７】
図３１及び図３２に示すＮＯＲフラッシュメモリのさらに詳細な構造と動作は周知のことであるから、説明の簡略化のために追加的な記述はしない。その代りに、図に示されたＮＯＲフラッシュメモリの例を示す米国特許７，０７２，２１４は、本発明で採用でき、これは、参照文献として併合されうる。
【０１２８】
さらに、図３１及び図３２で考慮されて記述された構造を有するＮＯＲフラッシュメモリにおける適用は、本発明の実施の形態に制限されない。その代わりに、本発明の実施の形態において多様なＮＯＲフラッシュメモリ構造のセルアレイに適用されうる。
【０１２９】
図３３は、本発明の他の実施の形態を示す図である。
図３３に示すように、メモリ制御部５２０に接続されたメモリ５１０を含むことができる。メモリ５１０は、前記で記述されたＮＡＮＤフラッシュメモリ又はＮＯＲフラッシュメモリでありうる。したがって、メモリ５１０は、このようなメモリ構造に制限されず、本発明の実施の形態によって形成されたメモリセルを有するいずれのメモリ構造でありうる。
【０１３０】
メモリ制御部５２０は、メモリ５１０の制御動作のための入力信号を供給することができる。例えば、ＮＡＮＤフラッシュメモリの場合、メモリ制御部５２０は、ＣＭＤ（ｃｏｍｍａｎｄ）とアドレス信号とを供給することができる。図３１及び図３２に示すＮＯＲフラッシュメモリ、一例としてメモリ制御部５２０は、ＣＭＤ、ＡＤＤ、ＤＱ、及びＶＰＰ信号を供給することができる。メモリ制御部５２０は、受信された制御信号（図示せず）に基づいてメモリ５１０を制御することができる。
【０１３１】
図３４は、本発明の他の実施の形態を示す図である。
図３４に示すように、インタフェース５１５に接続されたメモリ５１０を含むことができる。メモリ５１０は、上述したＮＡＮＤフラッシュメモリ又はＮＯＲフラッシュメモリでありうる。したがって、メモリ５１０は、このようなメモリ構造に制限されず、本発明の実施の形態によって形成されたメモリセルを有するいずれのメモリ構造でありうる。
【０１３２】
インタフェース５１５は、メモリ５１０の制御動作のための入力信号（例えば、外部的に生成された）を提供することができる。例えば、ＮＡＮＤフラッシュメモリの場合、インタフェース５１５は、ＣＭＤとアドレス信号とを提供することができる。図３１及び図３２のＮＯＲフラッシュメモリの実施の形態において、インタフェース５１５は、ＣＭＤ、ＡＤＤ、ＤＱ、及びＶＰＰ信号を供給することができる。インタフェース５１５は、受信された制御信号（例えば、外部的に生成された、図示せず）に基づいてメモリ５１０を制御することができる。
【０１３３】
図３５は、本発明の他の実施の形態を示す図である。
カードのように具体化されたメモリ５１０とメモリ制御部５２０とを有するという点を除くと、図３５は、図３３と似ている。例えば、カード５３０は、フラッシュメモリカードのようなメモリカードになりうる。すなわち、カード５３０は、デジタルカメラ、パーソナルコンピュータなどのような消費者電子機器とともに使用される産業標準のカードでありうる。メモリ制御部５２０が他（例えば、外部）の装置から受信された制御信号に基づいてメモリ５１０を制御できるように構成されうる。
【０１３４】
図３６は、本発明の他の実施の形態を示す図である。
図３６は、ポータブル装置（ｐｏｒｔａｂｌｅ  ｄｅｖｉｃｅ）６０００を示している。前記ポータブル装置６０００には、ＭＰ３プレーヤ（ＭＰ３  ｐｌａｙｅｒ）、ビデオプレーヤ（ｖｉｄｅｏ  ｐｌａｙｅｒ）、統合ビデオ及びオーディオプレーヤ（ｃｏｍｂｉｎａｔｉｏｎ  ｖｉｄｅｏ  ａｎｄ  ａｕｄｉｏ  ｐｌａｙｅｒ）などがある。図３６に示すように、ポータブル装置６０００は、メモリ５１０とメモリ制御部５２０とを含むことができる。ポータブル装置６０００は、エンコーダとデコーダ６１０を含むことができ、表示装置（ｐｒｅｓｅｎｔａｔｉｏｎ  ｃｏｍｐｏｎｅｎｔｓ）６２０とインタフェース６３０とを含むことができる。
【０１３５】
データ（ビデオ、オーディオ等）は、エンコーダとデコーダ（以下、ＥＤＣとする）６１０によるメモリ制御部５２０を介してメモリ５１０から入／出力される。図３６の点線で示すように、データは、ＥＤＣ６１０からメモリ５１０に直接入力及び／又はメモリ５１０からＥＤＣ６１０に直接出力されることができる。
【０１３６】
ＥＤＣ６１０は、メモリ５１０でストレージのためにデータを符号化することができる。例えば、ＥＤＣ６１０は、メモリ５１０でのストレージのために、オーディオデータを、ＭＰ３エンコードを行うことができる。他の方法により、ＥＤＣ６１０は、メモリ５１０でのストレージのために、ビデオデータをＭＰＥＧエンコード（例えば、ＭＰＥＧ２、ＭＰＥＧ４等）を行うことができる。さらに、ＥＤＣ６１０は、相異なるデータフォーマットに応じるデータの相異なる形態をエンコードするために、多重エンコーダを含むことができる。例えば、前記ＥＤＣ６１０は、ビデオデータのためのＭＰＥＧエンコーダとオーディオデータのためのＭＰ３エンコーダとを含むことができる。
【０１３７】
ＥＤＣ６１０は、メモリ５１０から出力をデコードすることができる。例えば、ＥＤＣ６１０は、メモリ５１０から出力されたオーディオデータを、ＭＰ３デコードを行うことができる。他の方法により、前記ＥＤＣ６１０は、前記メモリ５１０から出力されたビデオデータ出力のＭＰＥＧデコード（例えば、ＭＰＥＧ２、ＭＰＥＧ４等）を行うことができる。さらに、前記ＥＤＣ６１０は、相違なるデータフォーマットに応じるデータの相違なる形態をデコードするために、多重デコーダを含むこともできる。例えば、前記ＥＤＣ６１０は、ビデオデータのためのＭＰＥＧデコーダとオーディオデータのためのＭＰ３デコーダとを含むことができる。
【０１３８】
前記ＥＤＣ６１０は、単一のデコーダを含むのに適していることもできる。例えば、以前にエンコードされたデータは、ＥＤＣ６１０により受信されることもでき、メモリ制御部５２０及び／又はメモリ５１０を介して受信されることもできる。
【０１３９】
前記ＥＤＣ６１０は、インタフェース６３０を介してエンコードのためのデータを又は以前にエンコードされたデータを受信することができる。前記インタフェース６３０は、公知された標準（一例として、高性能直列バス（ｆｉｒｅｗｉｒｅ）、汎用直列バス（ＵＳＢ：Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）等）に従うことができる。前記インタフェース６３０は、一つ以上のインタフェースを含むことができる。例えば、インタフェース６３０は、高性能直列バス、汎用直列バスなどを含むことができる。メモリ５１０からのデータは、インタフェース６３０を介した出力でありうる。
【０１４０】
表示装置６２０は、メモリから出力された及び／又はＥＤＣ６１０により復号されたデータをユーザに送信することができる。例えば、表示装置６２０は、出力オーディオデータのためのスピーカジャック、出力ビデオデータのためのディスプレイスクリーンなどを含むことができる。
【０１４１】
図３７は、本発明の実施の形態による図３５のカード５３０に接続されたホストシステム（ｈｏｓｔ  ｓｙｓｔｅｍ）を示す図である。
本発明の実施の形態においてホストシステム７０００は、カード５３０に制御信号を提供することができ、メモリ制御部５２０は、メモリ５１０の動作を制御することができる。
【０１４２】
図３８は、発明の他の実施の形態を示す図である。
図３８に示すように、システム２０００は、マイクロプロセッサ（ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ）２１００、ユーザインタフェース２２００（例えば、キーパッド、キーボード及び／又はディスプレイ）、モデム２３００、制御部２４００、メモリ２５００、及び／又はバッテリ２６００を含むことができる。本発明の実施の形態において各システムの要素は、バス２００１を介して互いに結合されうる。
【０１４３】
前記制御部２４００は、一つ又はそれ以上のマイクロプロセッサ、デジタル信号処理器、マイクロコントローラ、及びこれと類似のプロセッサを含むこともできる。前記メモリ２５００は、制御部２４００により実行された命令及び／又は格納データを使用することができる。前記メモリ２５００は、上述した本発明の実施の形態で説明されたメモリのうちの何れか一つでありうる。
【０１４４】
前記モデム２３００は、他のシステム（一例として、通信ネットワーク）から及び／又は送信データが用いられうる。前記システム２０００は、個人情報端末機、ポータブルコンピュータ、ウェブタブレット、無線電話機、移動電話機 、デジタル音楽プレーヤ、メモリカードのような移動システムの一部分であるか、又は情報送受信の可能な他のシステムの一部分でありうる。
【０１４５】
図５Ａと図２６Ｄと関連して上記で論議された何れの変化及び／又は代案は、図２７〜図３８に示す本発明の実施の形態に適用されうる。さらに一般に、現在詳細な説明に他の特徴の数とともに、本発明の数が示されている。このような特徴は、如何なる組み合わせでも用いられうる。
【０１４６】
本発明の実施の形態は、上述したとおりであり、それは、多くの方法に多様化されて適されうることは明らかである。そういう変化は、本発明の実施の形態から導出されて本発明に適用できると見なされることができ、すべてのそういう修正は、請求項に付加された範囲内に含まれる。
【図面の簡単な説明】
【０１４７】
【図１】ＩＳＳＰ方法を使用した一般的なプログラムループを示す図である。
【図２】ＩＳＳＰ方法を使用した一般的な削除消去ループを示す図である。
【図３】本発明の実施の形態によるＮＡＮＤフラッシュフラッシュメモリブロック図を示す図である。
【図４Ａ】本発明のさらに具体的な実施の形態によるＮＡＮＤフラッシュフラッシュメモリ装置ブロックを示す図である。
【図４Ｂ】本発明のさらに具体的な実施の形態によるＮＡＮＤフラッシュフラッシュメモリ装置ブロックを示す図である。
【図５Ａ】本発明の実施の形態によるプログラムループを示す図である。
【図５Ｂ】本発明の実施の形態によるプログラムループを示す図である。
【図６】本発明の実施の形態による時間遅延動作の期間区間を示す図である。
【図７】本発明の実施の形態によるプログラムループを示す図である。
【図８】本発明の実施の形態による時間遅延動作の期間区間を示す図である。
【図９Ａ】本発明の実施の形態によるプログラムループを示す図である。
【図９Ｂ】本発明の実施の形態によるプログラムループを示す図である。
【図１０】本発明の実施の形態によるプログラム動作の間に電界の方向を一例として示す図である。
【図１１】本発明の実施の形態によるソフト削除消去動作のための電界の方向を示す図である。
【図１２】本発明の実施の形態によるさらに具体的な単位プログラムループを示す図である。
【図１３Ａ】本発明の実施の形態による削除消去ループを示す図である。
【図１３Ｂ】本発明の実施の形態による削除消去ループを示す図である。
【図１４】本発明の実施の形態による時間遅延動作の期間区間を示す図である。
【図１５】本発明の実施の形態による削除消去ループを示す図である。
【図１６】本発明の実施の形態による時間遅延動作の期間区間を示す図である。
【図１７Ａ】本発明の実施の形態による削除消去ループを示す図である。
【図１７Ｂ】本発明の実施の形態による削除消去ループを示す図である。
【図１８】本発明の実施の形態による削除消去動作の間に電界の方向の一例を示す図である。
【図１９】本発明の実施の形態によるソフトプログラム動作のための電界の方向を示す図である。
【図２０】本発明の実施の形態によるさらに具体的な単位削除消去ループを示す図である。
【図２１】本発明の実施の形態によるプログラム又は削除消去ループを示す図である。
【図２２】本発明の実施の形態によるプログラム又は削除消去ループを示す図である。
【図２３】本発明の実施の形態によるプログラム又は削除消去ループを示す図である。
【図２４】本発明の実施の形態によるプログラム又は削除消去ループを示す図である。
【図２５Ａ】本発明の実施の形態によるプログラムループを示す図である。
【図２５Ｂ】本発明の実施の形態によるプログラムループを示す図である。
【図２５Ｃ】本発明の実施の形態によるプログラムループを示す図である。
【図２５Ｄ】本発明の実施の形態によるプログラムループを示す図である。
【図２６Ａ】本発明の実施の形態による削除消去ループを示す図である。
【図２６Ｂ】本発明の実施の形態による削除消去ループを示す図である。
【図２６Ｃ】本発明の実施の形態による削除消去ループを示す図である。
【図２６Ｄ】本発明の実施の形態による削除消去ループを示す図である。
【図２７】本発明の実施の形態によるＮＯＲフラッシュフラッシュメモリを示す図である。
【図２８】本発明の実施の形態によるスタックフラッシュフラッシュメモリを示す図である。
【図２９】本発明の実施の形態によるフィン−フラッシュフラッシュメモリを示す図である。
【図３０Ａ】本発明の実施の形態によるソースとドレインのないフラッシュフラッシュメモリを示す図である。
【図３０Ｂ】本発明の実施の形態によるソースとドレインのないフラッシュフラッシュメモリを示す図である。
【図３１】本発明の実施の形態によるＮＯＲフラッシュフラッシュメモリを示す図である。
【図３２】図３１に示された第１バンクの回路パターンの一例を示す図である。
【図３３】本発明の実施の形態によるメモリ制御部を含む本発明の他の実施の形態を示す図である。
【図３４】本発明の実施の形態によるインタフェースを含む他の本発明の他の実施の形態を示す図である。
【図３５】本発明の実施の形態によるメモリカードの一例を示す図である。
【図３６】本発明の実施の形態によるポータブル装置の一例を示す図である。
【図３７】本発明の実施の形態によるメモリカードとホストシステムの一例を示す図である。
【図３８】本発明の実施の形態によるシステムの一例を示す図である。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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【図１６】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５Ａ】
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【図２５Ｂ】
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【図２５Ｃ】
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【図２５Ｄ】
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【図２６Ａ】
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【図２６Ｂ】
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【図２６Ｃ】
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【図２６Ｄ】
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【図２７】
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【図２８】
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【図２９】
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【図３０Ａ】
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【図３０Ｂ】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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