(57)【特許請求の範囲】
【請求項１】
アナログ制御信号により発振周波数が制御され、該発振周波数が時間に対して直線的に増減する発振信号を生成する発振器と、
前記発振信号の位相情報を検出してディジタルの位相情報を出力するディジタル位相検出部と、
前記ディジタルの位相情報を微分してディジタルの周波数情報を出力する第１の微分部と、
前記発振周波数を設定する周波数設定コードと前記ディジタルの周波数情報とを比較してディジタルの周波数誤差情報を出力する比較部と、
前記周波数設定コードを微分して該周波数設定コードの傾きに対応する利得値と該利得値の逆数とを生成する第２の微分部と、
前記比較部が出力したディジタルの周波数誤差情報に前記利得値を乗算する第１の乗算部と、
前記第１の乗算部の乗算結果の高周波成分を除去するローパスフィルタ部と、
前記ローパスフィルタ部の出力に前記利得値の逆数を乗算する第２の乗算部と、
前記第２の乗算部の乗算結果をアナログの周波数誤差情報に変換するＤ／Ａ変換部と、
前記アナログの周波数誤差情報を積分してアナログの位相誤差情報に変換し、該アナログの位相誤差情報を前記アナログ制御信号として出力する積分器と
を具備した信号生成回路。
【請求項２】
前記利得値の逆数を所定時間遅延させる遅延部をさらに具備し、
前記第２の乗算部は、前記ローパスフィルタ部の出力に前記遅延部により遅延された前記利得値の逆数を乗算すること
を特徴とする請求項１記載の信号生成回路。
【請求項３】
前記Ｄ／Ａ変換部の入力に対する出力のオフセットに対応する補償値を保持する保持部と、
前記保持部が保持した前記補償値を前記第２の乗算部の乗算結果に加算する加算器と
をさらに具備したことを特徴とする請求項１記載の信号生成回路。
【請求項４】
前記Ｄ／Ａ変換部は、出力電流を流し出す第１の電流源および前記出力電流を引き込む第２の電流源を備え、
前記Ｄ／Ａ変換部の入力に対する出力のオフセットは、前記第１の電流源が流し出す電流の絶対値および前記第２の電流源が引き込む電流の絶対値の差分であること
を特徴とする請求項３記載の信号生成回路。
【請求項５】
前記周波数設定コードを生成して前記比較部に入力するコード生成部をさらに備えたことを特徴とする請求項１記載の信号生成回路。
【請求項６】
前記第２の微分部の微分結果のうち、正の微分結果および負の微分結果のいずれか一方に所定の係数を乗算して前記利得値の値を補正する利得補正部をさらに具備したことを特徴とする請求項１記載の信号生成回路。
【請求項７】
アナログ制御信号により発振周波数が制御され、該発振周波数が時間に対して直線的に増減する発振信号を生成する発振器と、
前記発振信号を所定の分周比で分周する分周器と、
前記分周器により分周された信号の位相情報を検出してディジタルの位相情報を出力するディジタル位相検出部と、
前記ディジタルの位相情報を微分してディジタルの周波数情報を出力する第１の微分部と、
前記発振周波数を設定する周波数設定コードと前記ディジタルの周波数情報とを比較してディジタルの周波数誤差情報を出力する比較部と、
前記周波数設定コードを微分して該周波数設定コードの傾きに対応する利得値と該利得値の逆数とを生成する第２の微分部と、
前記比較部が出力したディジタルの周波数誤差情報に前記利得値を乗算する第１の乗算部と、
前記第１の乗算部の乗算結果の高周波成分を除去するローパスフィルタ部と、
前記ローパスフィルタ部の出力に前記利得値の逆数を乗算する第２の乗算部と、
前記第２の乗算部の乗算結果をアナログの周波数誤差情報に変換するＤ／Ａ変換部と、
前記アナログの周波数誤差情報を積分してアナログの位相誤差情報に変換し、該アナログの位相誤差情報を前記アナログ制御信号として出力する積分器と、
前記分周器および前記ディジタル位相検出部に所定の基準信号を供給する基準信号発振部と
を具備した発振装置。
【請求項８】
請求項１ないし６のいずれか１項に記載の信号生成回路と、
前記発振信号を送信信号として送信する送信部と、
前記送信部が送信した送信信号が探知対象に反射して戻る受信信号および前記送信信号を乗算してビート信号を生成するミキサと、
前記ビート信号を演算して前記探知対象までの距離データを生成する演算部と
を具備したことを特徴とするレーダー装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、信号発生回路、レーダー装置に関する。
【背景技術】
【０００２】
ＦＭＣＷ（Frequency Modulated Continuous Wave）信号を用いたレーダー装置は、送信機から送信され対象物で反射したＦＭＣＷ信号を受信し、その受信信号と当該受信時に送信されている送信信号を乗算する。ここで、乗算器の出力信号周波数は、両信号の時間差により決定されるから、対象物との距離や相対速度などを求めることができる。
【０００３】
レーダー用途のＦＭＣＷ信号は、時間に対してほぼ直線的に周波数が変化する特性が要求される。従来、電圧制御発振器の出力信号の周波数を電圧に変換し、外部から入力した三角波状の電圧信号と比較して、その誤差を用いて高い線形特性を得る方法が知られている。あるいは、位相同期回路と可変分周器を用いて電圧制御発振器が電圧から周波数へ変換する感度を測定し、その感度を基に電圧制御発振器の非線形性を補正した信号を生成して、位相同期回路を開放した状態で電圧制御発振器を当該補正信号によって制御することで高い線形性のＦＭＣＷ信号を生成する方法が知られている。さらには、ループ帯域の狭い位相同期回路を用いて三角波の基準信号の周波数を逓倍し、当該逓倍された信号をループ帯域の広い位相同期回路の基準信号として用いる方法などが知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開2008-224350公報
【特許文献２】特開2008-72257公報
【特許文献３】米国特許明細書第6114987号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、従来の方法では、電圧制御発振器の位相雑音の抑制やＦＭＣＷ信号の線形性の維持が難しく、誤差を補正する手段が別途必要であるという問題があった。実施形態の信号生成回路、レーダー装置は、低雑音で高周波数精度かつ線形性の高いＦＭＣＷ信号を得ることのできる信号生成回路、レーダー装置を提供することを目的としている。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、実施形態の信号生成回路は、アナログ制御信号により発振信号の周波数が制御される発振器を有している。この信号生成回路は、発振信号の位相情報を検出してディジタルの位相情報を出力するディジタル位相検出部と、ディジタルの位相情報を微分してディジタルの周波数情報を出力する第１の微分部と、発振周波数を設定する周波数設定コードとディジタルの周波数情報とを比較してディジタルの周波数誤差情報を出力する比較部とを有している。また、この信号生成回路は、周波数設定コードを微分して該周波数設定コードの傾きに対応する利得値と該利得値の逆数とを生成する第２の微分部と、比較部が出力したディジタルの周波数誤差情報に利得値を乗算する第１の乗算部と、第１の乗算部の乗算結果の高周波成分を除去するローパスフィルタ部と、ローパスフィルタ部の出力に利得値の逆数を乗算する第２の乗算部とを備えている。そして、この信号生成回路は、第２の乗算部の乗算結果をアナログの周波数誤差情報に変換するＤ／Ａ変換部と、アナログの周波数誤差情報を積分してアナログの位相誤差情報に変換し、該アナログの位相誤差情報をアナログ制御信号として出力する積分器とを備えている。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態の信号生成回路の構成を示すブロック図である。
【図２】第１の実施形態の信号生成回路における伝達特性を示すブロック図である。
【図３】第１の実施形態の信号生成回路の原理的構成を示すブロック図である。
【図４】比較例の信号生成回路における周波数誤差情報の変化について説明する図である。
【図５】第１の実施形態の信号生成回路における周波数誤差情報の変化について説明する図である。
【図６】第２の実施形態の信号生成回路の構成を示すブロック図である。
【図７】第３の実施形態の信号生成回路の構成を示すブロック図である。
【図８】ディジタルフィルタの演算遅延について説明する図である。
【図９】第３の実施形態の信号生成回路の原理的構成を示すブロック図である。
【図１０】第４の実施形態の信号生成回路の構成を示すブロック図である。
【図１１】第５の実施形態の信号生成回路の構成を示すブロック図である。
【図１２】ＤＡＣの電流源のミスマッチによるオフセットについて説明する図である。
【図１３】第５の実施形態の信号生成回路の原理的構成を示すブロック図である。
【図１４】第６の実施形態の信号生成回路の構成を示すブロック図である。
【図１５】第７の実施形態のレーダー装置の構成を示すブロック図である。
【発明を実施するための形態】
【０００８】
（第１の実施形態）
以下、図１〜図５を参照して、第１の実施形態の信号生成回路について詳細に説明する。図１に示すように、第１の実施形態に係る信号生成回路１は、アナログの制御電圧に応じて発振周波数が変化する電圧制御発振器１０（ＶＣＯ１０）と、ＶＣＯ１０の出力信号を所定の分周数Ｎで分周する分周器１２と、分周器１２の出力信号から位相情報を検出してディジタル位相情報を出力するディジタル位相検出器１４と、ディジタル位相検出器１４が出力したディジタル位相情報を微分してディジタル周波数情報に変換する微分器１６とを備えている。
【０００９】
また、実施形態の信号生成回路１は、所定の周波数設定コードを生成するコード生成部１８と、微分器１６が出力したディジタル周波数情報とコード生成部１８が生成した周波数設定コードとを比較してディジタルの誤差情報を出力する比較器２０（減算器）と、ディジタルの誤差情報をアナログの誤差情報に変換してアナログ電流として出力する電流出力ＤＡ変換器３０（電流出力ＤＡＣ３０）と、電流出力ＤＡＣ３０の出力電流を積分してＶＣＯ１０の制御電圧を生成する積分器３２とを備えている。
【００１０】
さらに、実施形態の信号生成回路１は、コード生成部１８が生成した周波数設定コードを微分して当該周波数設定コードの傾きに対応する利得値および当該利得値の逆数の値を生成する微分器１９と、比較器２０が出力したディジタルの誤差情報に微分器１９が生成した利得値を乗算する乗算器２２と、乗算器２２の乗算結果に含まれる高周波成分を抑制するローパスフィルタ２４（ＬＰＦ２４）と、ＬＰＦ２４の出力に微分器１９が生成した利得値の逆数を乗算し得られたディジタルの誤差情報を電流出力ＤＡＣ３０に与える乗算器２６とを備えている。
【００１１】
なお、実施形態の信号生成回路１は、ＬＰＦ２４の出力を増幅（または減衰）する可変利得器２８(または可変減衰器)を備えてもよい。
【００１２】
ＶＣＯ１０は、制御電圧Ｖｃｔｒｌに基づいて時間に対して周波数が直線的に上下する特性のＦＭＣＷ信号を生成する。分周器１２は、ＶＣＯ１０の発振信号を所定の分周比Ｎで分周する。一般に、ディジタル位相検出器で信号の位相を直接検出できるのは、数ＧＨｚ程度の周波数が限界となっている。そこで、分周器１２は、ＶＣＯ１０の発振信号をディジタル位相検出器で位相検出可能な程度まで周波数を低くする。例えば、ＶＣＯ１０の発振信号が７７ＧＨｚ帯のミリ波レーダーのＦＭＣＷ信号として用いられる場合、分周器１２は、当該発振信号を３２分周して２．４ＧＨｚ程度の周波数の信号に変換する。
【００１３】
ディジタル位相検出器１４は、システムの基準信号Ｒｅｆの周期ごとに分周器１２の出力信号の位相情報を検出し、ディジタルコードで出力する。ディジタル位相検出器１４は、例えば、入力された信号のパルス数をカウントして出力するカウンタ回路や、入力された信号の立ち上がりエッジと基準信号Ｒｅｆの立ち上がりエッジとの時間差を検出してディジタルコードで出力する時間ディジタル変換器（ＴＤＣ：Time-to-Digital Converter）、あるいはそれらを組み合わせることで実現することができる。
【００１４】
微分器１６は、ディジタル位相検出器１４が出力したディジタルの位相情報を微分してディジタルの周波数情報に変換する。
【００１５】
コード生成部１８は、ＶＣＯ１０の発振信号の時間に対する周波数変化に対応した値を持つディジタル信号を生成して周波数設定コードとして出力する。周波数設定コードは、ＶＣＯ１０が発振すべき周波数変化に対応した値の変化を有し、例えば三角波やのこぎり波状に変化する。すなわち、図１に示す回路の負帰還ループの利得が十分高いとすれば、微分器１６が出力する周波数情報は当該周波数設定コードに追従して変化するから、ＶＣＯ１０の出力周波数も周波数設定コードと同様に三角波やのこぎり波状に変化する。
【００１６】
微分器１９は、コード生成部１８が生成した周波数設定コードを微分して、周波数設定コードの傾きに対応する値（利得値）を生成する。併せて、微分器１９は、生成した利得値の逆数の値も生成する。例えば、周波数設定コードの傾きが「１」と「−１」とを繰り返す三角波であれば、微分器１９は「１」と「−１」とを交互に出力することになる。
【００１７】
比較器２０は、コード生成部１８が生成した周波数設定コードと微分器１６が出力した周波数情報との差分を演算し、誤差情報として出力する。乗算器２２は、比較器２０が出力したディジタル誤差情報と微分器１９が生成した利得値とを乗算してＬＰＦ２４に与える。ＬＰＦ２４は、乗算器２２の乗算結果に含まれる高周波成分を除去するフィルタであり、ＰＬＬ回路のＬＰＦとして機能する。乗算器２６は、ＬＰＦ２４の出力と微分器１９が生成した利得値の逆数とを乗算して可変利得器２８に与える。すなわち、比較器２０が出力した誤差情報は、乗算器２２により一定の値に変換されてからＬＰＦ２４に与えられ、ＬＰＦ２４を通過した後に乗算器２６により元の誤差情報に戻される。
【００１８】
可変利得器２８は、乗算器２６により復元された誤差情報の振幅成分が所定のレベルとなるように増幅・減衰処理する。可変利得器２８は、省略しても構わない。
【００１９】
電流出力ＤＡＣ３０は、乗算器２６が出力したディジタルの誤差信号をアナログの誤差信号に変換し、アナログ電流として出力する。積分器３２は、例えばキャパシタなどからなり、電流出力ＤＡＣ３０が出力する電流を電圧に変換する作用をする。積分器３２により変換された電圧は、制御電圧ＶｃｔｒｌとしてＶＣＯ１０に与えられる。
【００２０】
なお、電流出力ＤＡＣは、電圧出力ＤＡＣによっても実現することができる。この場合、積分器３２は、オペアンプ回路、抵抗器、キャパシタで構成されるアナログ電圧積分器により構成し、その出力をＶＣＯ１０の制御電圧とすればよい。
【００２１】
比較器２０が出力する誤差情報が一定かつ正の値である場合、積分器３２をなすキャパシタには一定の電流が流れ込むから、時間に対して一定の割合で増加する制御電圧Ｖｃｔｒｌを得ることができる。その結果、ＶＣＯ１０は、時間に対して単調に周波数が高くなる発振信号を生成する。
【００２２】
ディジタル位相検出器１４から電流出力ＤＡＣ３０までの各要素の演算は、ディジタル情報（ディジタル信号）の演算であり、ディジタル回路を用いて実現される。したがって、ＶＣＯ１０の発振周波数の線形性に影響を与える要素をディジタル処理により実現するから、抵抗器やキャパシタなどのアナログ受動素子が不要となり、回路やＦＭＣＷ信号の安定性が向上する。また、受動素子の素子ばらつき等による誤差が発生しないため、高精度な演算を実現することができる。
【００２３】
なお、積分器３２までをディジタル回路で実現することもできる。この場合、積分したディジタルコードを電圧出力のＤＡ変換器でアナログ制御電圧に変換するか、積分したディジタルコードを用いて直接ディジタル制御発振器（ＤＣＯ：Digitally Controlled Oscillator）を制御する形態をとればよい。
【００２４】
ただし、実施形態の信号生成回路１をＦＭＣＷレーダーに用いる場合、ＶＣＯの制御信号は時間に対してほぼ直線的に変化する必要がある。図１に示すように積分器３２をキャパシタなどのアナログ回路で実現した場合、電流出力のディジタルアナログ変換器は時間に対してほぼ一定の電流を出力するように構成すればよいから、比較的低い動作速度で実現することが可能である。すなわち、ＶＣＯの制御電圧を電流出力ＤＡＣおよびアナログの積分器の組み合わせにより生成する方が消費電力を削減し歪を抑え精度の高い発振信号を得ることができる。
【００２５】
（第１の実施形態の原理）
続いて、図２を参照して第１の実施形態の信号生成回路１の原理を説明する。図２は、図１に示した信号生成回路１の伝達関数を示している。
【００２６】
図２において、φＦＭＣＷはＦＭＣＷ信号の位相雑音、φＲは基準信号Ｒｅｆの位相雑音、φｎＲは基準信号の位相雑音、Ｎは分周器１２の分周数、φｎＴＤＣはディジタル位相検出器１４で発生する量子化雑音、γは乗算器２２の利得、ＨＬＰＦはＬＰＦ２４の伝達関数、１／γは乗算器２６の利得、Ｄｇａｉｎは可変利得器２８の利得、ＫＤＡＣは電流出力ＤＡＣ３０の利得、φｎＤＡＣは電流出力ＤＡＣ３０で発生する量子化雑音、ＫＳは積分器３２の利得、ｆｒｅｆは基準信号の周波数、ＫＶＣＯはＶＣＯ１０の利得、φｎＶＣＯはＶＣＯ１０で発生する位相雑音である。図２における開ループ一巡伝達関数ＨＯＰは、数式１で表される。
【数１】
0005566974.tif 000002
また、φｎＲから出力への雑音伝達関数ＮＴＦＲ、φｎＴＤＣから出力への雑音伝達関数ＮＴＦＴＤＣ、φｎＤＡＣから出力への雑音伝達関数ＮＴＦＤＡＣ、φｎＶＣＯから出力への雑音伝達関数ＮＴＦＶＣＯは、それぞれ数式２〜５にて表される。
【数２】
0005566974.tif 000003
【数３】
0005566974.tif 000004
【数４】
0005566974.tif 000005
【数５】
0005566974.tif 000006
すなわち、ＮＴＦＲ、ＮＴＦＴＤＣ、ＮＴＦＤＡＣはローパスフィルタの特性、ＮＴＦＶＣＯはハイパスフィルタの特性になるため、基準信号Ｒｅｆ、ディジタル位相検出器１４、電流出力ＤＡＣ３０で発生する雑音については高周波成分が抑制され、ＶＣＯ１０で発生する雑音については低周波成分が抑制されることがわかる。すなわち、信号生成回路１はＰＬＬループを形成する。
【００２７】
（第１の実施形態の動作）
続いて、図１ないし５を参照して第１の実施形態の信号生成回路１の動作について説明する。
【００２８】
図３に示すように、ＶＣＯ１０の発振信号の一部は、分周器１２により分周されてディジタル位相検出器１４に送られる。ディジタル位相検出器１４は、分周された発振信号から位相情報を検出してディジタル位相情報を微分器１６に送る。微分器１６は、ディジタル位相情報をディジタル周波数情報に変換して比較器２０に与える。比較器２０は、コード生成部１８が生成した周波数設定コードとディジタル周波数情報とを比較してディジタルの誤差情報を出力する。
【００２９】
一方、微分器１９は、コード生成部１８が生成した周波数設定コードを微分して得た利得値を乗算器２２に与えるとともに、当該利得値の逆数を乗算器２６に与える。ここで、図３に示すように周波数設定コードが、傾きが「１」と「−１」とを繰り返す三角波であり、利得が「１」であったとすると、乗算器２２は、ディジタル誤差情報に「１」または「−１」を乗算し、乗算器２６は、ディジタル誤差情報に「１」または「−１」を乗算することになる。
【００３０】
乗算器２２は、比較器２０が出力したディジタル誤差情報に「１」または「−１」を乗算する。乗算器２２が乗算する値の極性は周波数設定コードの傾きと対応するから、乗算器２２の出力は、一定の値をとることになる。乗算器２２の出力はＬＰＦ２４を経て乗算器２６に与えられる。乗算器２６は、ＬＰＦ２４の出力に「１」または「−１」を乗算する。乗算器２６が乗算する値の極性も周波数設定コードの傾きと対応するから、乗算器２６の出力は、元のディジタル誤差情報に戻されることになる。
【００３１】
乗算器２６から出力されたディジタル誤差情報は、可変利得器２８を経て電流出力ＤＡＣ３０に送られる。電流出力ＤＡＣ３０は、ディジタルの誤差情報をアナログの誤差情報に変換して対応するアナログ電流を積分器３２に供給する。積分器３２は、供給された電流を電圧に変換してＶＣＯ１０に与える。前述の通り、信号生成回路１はＰＬＬループを形成するから、ＶＣＯ１０は、コード生成部１８が生成する周波数設定コードに従いＦＭＣＷ信号を生成する。図３は、周波数設定コードとして三角波を与えることで、周波数ｆｒｅｆ×ＦＣＷ×Ｎの周波数のＦＭＣＷ信号が得られることを示している。
【００３２】
ここで、図４および５を参照して、第１の実施形態の信号生成回路の作用を説明する。図４は、比較例として、微分器１９、乗算器２２および２６を具備しない構成の信号生成回路９を示し、図５は、実施形態の信号生成回路１を示している。
【００３３】
図４に示すように、微分器１９、乗算器２２および２６を具備しない構成の信号生成回路９では、コード生成部１８が三角波形状の周波数設定コードを生成すると（図中（ａ））、比較器２０は、矩形波形状の周波数誤差情報を出力する（同（ｂ））。ここで、ＬＰＦ２４は、過渡応答特性を有するから、矩形波状に変化する周波数誤差情報の立ち上がりと立ち下がりのセトリングで遅延を生じさせてしまう（同（ｃ））。特に、周波数設定コードの傾きが最も大きく変化する時間（傾きが正から負・負から正へ変化する領域）において当該遅延が顕著となり、ＶＣＯ１０が出力するＦＭＣＷ信号の周波数誤差（所望のＦＭＣＷ信号の周波数変化とのズレ）が大きくなってしまう（同（ｄ）（ｅ））。
【００３４】
図５に示すように、第１の実施形態の信号生成回路１では、微分器１９（図示省略）、乗算器２２および２６を具備している。コード生成部１８が三角波形状の周波数設定コードを生成すると（図中（ａ））、比較器２０は、矩形波形状の周波数誤差情報を出力する（同（ｂ））。ここで、乗算器２２が周波数誤差情報に周波数設定コードの傾きに応じた利得値（利得γを１とすると「１」または「−１」）を乗算すると（同（ｃ））、乗算結果として一定の値が得られる（同（ｄ））。こうして得られた一定の値は、ＬＰＦ２４の過渡応答の影響を受けないので、ＬＰＦ２４による過渡応答の要素を排除することが可能となる（同（ｅ））。
【００３５】
乗算器２６がＬＰＦ２４の出力に当該利得値の逆数（利得をγとすると「１」または「−１」）を乗算すると（同（ｆ））、乗算器２６の出力は、立ち上がりと立ち下がりが劣化していない元の矩形波形状をもった周波数誤差情報となる（同（ｇ））。すなわち、ＬＰＦ２４の前後で周波数設定コードの傾きに応じた利得値およびその逆数を用いた乗算を行うことで、ＬＰＦ２４を通過する誤差情報を一定の値へと変換させる。これにより、ＬＰＦ２４による過渡応答の影響を排除することができる。
【００３６】
なお、図５に示す例では、周波数設定コードの傾きが正のときは「１」、負のときは「−１」を乗算しているが、これには限定されない。周波数設定コードが負のときに１、正のときに−１としても同様の効果が得ることができる。
【００３７】
第１の実施形態の信号生成回路１によれば、ＡＤＰＬＬの２点変調で多く用いられている、フィードフォワードパスにおいてセトリング劣化の補正を行う従来の方式と比較すると、２つのパスの正確な利得調整の必要がなくなる。そのため、ＶＣＯ１０の出力に非線形性がある場合でも、周波数誤差をより小さくして、周波数精度や周波数変化の線形性を高めることができる。
【００３８】
また、この実施形態の信号生成回路によれば、ディジタル位相検出器から電流出力ＤＡＣまでの演算を、ディジタル回路を用いて実現するので、演算部に抵抗器やキャパシタなどの受動素子が不要となり、回路やＦＭＣＷ信号の安定性を向上することができる。さらに、受動素子の素子ばらつき等による誤差が発生しないため、回路規模を削減し高精度な演算を実現することができる。さらに、この実施形態の信号生成回路によれば、制御電圧を電流出力ＤＡＣおよびキャパシタからなる積分器により生成するので、回路規模と消費電力を削減し歪を抑え精度の高い発振信号を得ることができる。
【００３９】
（第２の実施形態）
次に、図６を参照して第２の実施形態の信号生成回路２について説明する。第２の実施形態の信号生成回路２は、第１の実施形態の信号生成回路１における微分器１９の出力に、セレクタ４２および４４を追加したものである。以下の説明において、第１の実施形態と共通する要素については共通の符号を付して示し、重複する説明を省略する。
【００４０】
図６に示すように、第２の実施形態の信号生成回路２では、セレクタ４２および４４を備えている。セレクタ４２および４４は、入力された信号（微分器１９が出力する利得値およびその逆数）の極性に応じて、特定の値を出力するように構成されている。すなわち、セレクタ４２および４４は、微分器１９の微分結果の正負に応じて利得値を補正し、周波数の上昇時と下降時とで異なる利得値を出力する。図６に示す例では、微分器１９が「１」および「−１」を出力すると、セレクタ４２は、「１」および「−α」（利得α＝（１を乗算する傾き）／（αを乗算する傾き））に変換して乗算器２２に与える。同様に、微分器１９が「１」および「−１」を出力すると、セレクタ４４は、「１」および「−１／α」に変換して乗算器２６に与える。
【００４１】
図６に示すように、コード生成部１８が周波数の上昇時と下降時とで傾きの絶対値が異なる「のこぎり波」形状の周波数設定コードを生成する場合（図中（ａ））、微分器１９は、正負でパルス幅や振幅の異なる周波数変化設定コードを出力する（同（ｂ））。これは、周波数設定コードの傾き（の絶対値）が、周波数が上昇するときと下降するときとで異なるからである。
【００４２】
そこで、セレクタ４２および４４は、周波数の上昇時と下降時の傾きの違いを補正するため、利得値およびその逆数の入力に応じて補正した値を出力するように構成される。例えば、周波数設定コードの周波数上昇時の傾きが「１」、同じく下降時の傾きが「−α」である場合、セレクタ４２は、周波数設定コードの傾きに応じて「１」または「−α」を乗算器２２に与える。その結果、乗算器２２の乗算結果は、一定の値を得ることができる（同（ｃ））。こうして得られた一定の値は、ＬＰＦ２４の過渡応答の影響を受けないので、ＬＰＦ２４による過渡応答の要素を排除することが可能となる。
【００４３】
この場合、セレクタ４４は、周波数設定コードの傾きに応じて「１」または「−１／α」を乗算器２６に与える。乗算器２６がＬＰＦ２４の出力に周波数設定コードの傾きの逆数に応じて「１」または「−１／α」を乗算すると、乗算器２６の出力は、元の周波数誤差情報となる（同（ｄ））。すなわち、周波数設定コードの傾きが周波数の上昇と下降とで傾きが異なる場合でも、ＬＰＦ２４を通過する誤差情報を一定の値へと変換させることができ、ＬＰＦ２４による過渡応答の影響を排除することが可能となる。
【００４４】
なお、上記の例では、セレクタ４２が「１」と「−α」とを乗算器２２に与えているが、これには限定されない。周波数設定コードの正の傾きを負の傾きで正規化した値を-αとしてもよい。すなわち、セレクタ４２において正の傾きのときに「１」、負の傾きのときに「−α」を出力とした場合は、セレクタ４４では、傾きが正のときに「１」、負のときに「−１／α」を出力する。あるいは、セレクタ４２で周波数設定コードの負の傾きのとき「１」、正の傾きのときに「−α」を出力した場合は、セレクタ４４では、周波数設定コードの傾きが負のときは「１」を、正の傾きのときは「−１／α」を出力する。
【００４５】
この実施形態の信号生成回路では、周波数設定コードの傾きが周波数の上昇と下降とで異なる場合であっても、周波数誤差をより小さくして、周波数精度や周波数変化の線形性を高めることができる。
【００４６】
（第３の実施形態）
次に、図７ないし９を参照して第３の実施形態の信号生成回路３について説明する。第３の実施形態の信号生成回路３は、第１の実施形態の信号生成回路１における微分器１９の出力の一方に、遅延器５２を追加したものである。以下の説明において、第１の実施形態と共通する要素については共通の符号を付して示し、重複する説明を省略する。
【００４７】
図７に示すように、第３の実施形態の信号生成回路３では、微分器１９の一方の出力と乗算器２６との間に遅延器５２が配設されている。遅延器５２は、微分器１９が出力する利得値の逆数値を所定時間遅延させて乗算器２６に与える。すなわち、遅延器５２は、微分器１９が出力した利得値を乗算器２２に与えるタイミングと、同じく利得値の逆数を乗算器２６に与えるタイミングとを調節することができる。
【００４８】
（第３の実施形態の動作）
ここで、図８および９を参照して、第３の実施形態の信号生成回路３の動作を説明する。図８は、第１の実施形態の信号生成回路１における信号波形を示し、図９は、第３の実施形態の信号生成回路３における信号波形を示している。
【００４９】
図８に示すように、信号生成回路１におけるＬＰＦ２４の遅延τが無視できない大きさである場合を仮定する。コード生成部１８が三角波形状の周波数設定コードを生成すると（図中（ａ））、比較器２０は、矩形波形状の周波数誤差情報を出力する（同（ｂ））。ここで、乗算器２２が周波数誤差情報に微分器１９が出力した利得値（例えば「１」または「−１」）を乗算すると（同（ｃ））、乗算結果として一定の値が得られる（同（ｄ））。ただし、ＬＰＦ２４は、通過する信号に遅延τを生じさせるから、乗算器２６に入力される周波数誤差情報は、時刻ｔ１から遅延τだけ遅れたものとなる（同（ｅ））。
【００５０】
乗算器２６は、正しい所望周波数を得るため、乗算器２２により一定の値に変換した周波数誤差情報を元の波形の周波数誤差情報に復元する必要がある。すなわち、乗算器２６は、乗算器２２において「１」を乗じた周波数誤差情報には「１」を、同じく「−１」を演算した周波数誤差情報には「−１」を乗じる必要がある（同（ｆ））。しかし、ＬＰＦ２４の演算において遅延τが発生すると、乗算器２６による乗算タイミングがずれてしまう。例えば、乗算器２６が、乗算器２２により「１」を乗算した周波数誤差情報に「−１」を、同じく「−１」を乗じた周波数誤差情報に「１」を乗じてしまうことが生じ得ることになる（同（ｇ））。この場合、誤った周波数誤差情報が電流出力ＤＡＣ３０に与えられてしまい、遅延時間内での周波数誤差が増大してしまうことになる（同（ｈ）（ｉ））。また、ＬＰＦ２４内の演算に遅延がある場合、図２に示す小信号伝達特性の利得（1/γ）が、（1/γ）ｅ-sτとなってしまい、設計値と実際のＰＬＬとでループ特性が変化してしまう問題が生じる。
【００５１】
一方、図９に示すように、第３の実施形態の信号生成回路３では、遅延器５２を備えて乗算器２６において利得値の逆数を乗算するタイミングを調整することができる。コード生成部１８が三角波形状の周波数設定コードを生成すると（図中（ａ））、比較器２０は、矩形波形状の周波数誤差情報を出力する（同（ｂ））。ここで、乗算器２２が周波数誤差情報に周波数設定コードの傾きに応じた信号（例えば「１」または「−１」）を乗算すると（同（ｃ））、乗算結果として一定の値が得られる（同（ｄ））。ＬＰＦ２４は、通過する信号に遅延τを生じさせるから、乗算器２６に入力される周波数誤差情報は、時刻ｔ１から遅延τだけ遅れたものとなる（同（ｅ））。
【００５２】
遅延器５２は、利得値の逆数を遅延τ分遅延させて乗算器２６に与える（同（ｆ））。その結果、乗算器２６による利得値の逆数の乗算タイミングが乗算器２２による利得値の乗算タイミングと正しく一致し（同（ｇ））、周波数誤差を低減することができる（同（ｈ））。
【００５３】
すなわち、ＬＰＦ２４の演算で生じる遅延τと同じ時間分遅延させたタイミングで乗算器２６が乗算処理を行うので、ＬＰＦ２４の遅延に起因する周波数誤差を低減し、設計時のループ特性を得ることが可能となる。すなわち、周波数誤差をより小さくして、周波数精度や周波数変化の線形性を高めることができる。
【００５４】
（第４の実施形態）
次に、図１０を参照して第４の実施形態の信号生成回路４について説明する。第４の実施形態の信号生成回路４は、第２の実施形態の信号生成回路２における微分器１９の出力の一方に、第３の実施形態の信号生成回路３における遅延器５２を組み合わせたものである。以下、第２および第３の実施形態と共通する要素については共通の符号を付して示し、重複する説明を省略する。
【００５５】
図１０に示すように、第４の実施形態の信号生成回路４では、微分器１９の一方の出力とセレクタ４４との間に遅延器５２が配設されている。遅延器５２は、微分器１９が出力する利得値の逆数を所定時間遅延させてセレクタ４４に与える。すなわち、遅延器５２は、微分器１９が出力した利得値をセレクタ４２に与えるタイミングと、同じく利得値の逆数をセレクタ４４に与えるタイミングとを調節することができる。
【００５６】
この実施形態の信号生成回路では、第３の実施形態と同様に、周波数設定コードの傾きが周波数の上昇時と下降時とで異なる場合であっても、ＬＰＦ２４の遅延に起因する周波数誤差を低減し、設計時のループ特性を得ることが可能となる。すなわち、周波数誤差をより小さくして、周波数精度や周波数変化の線形性を高めることができる。
【００５７】
（第５の実施形態）
次に、図１１ないし１３を参照して第５の実施形態の信号生成回路５について説明する。第５の実施形態の信号生成回路５は、第３の実施形態の信号生成回路３における電流出力ＤＡＣ３０の前段に保持部６２および加算器６４をさらに備えたものである。以下の説明において、第３の実施形態と共通する要素については共通の符号を付して示し、重複する説明を省略する。
【００５８】
図１１に示すように、第５の実施形態の信号生成回路５は、保持部６２と、加算器６４と、オフセット補償部６６とを備えている。保持部６２は、ＦＭＣＷ変調を開始する前において固定周波数にロックした状態で電流出力ＤＡＣ３０に与えられる入力コードを保持する。加算器６４は、保持部６２により保持されたデータと可変利得器２８（あるいは乗算器２６）の出力とを加算する。オフセット補償部６６は、保持部６２のコード保持を制御する。
【００５９】
第５の実施形態の信号生成回路５の初期動作において、オフセット補償部６６は、コード生成部１８を制御して、電流出力ＤＡＣ３０が一定の周波数で発振するよう一定のコードを生成させる。その後、信号生成回路５のＰＬＬループによりＶＣＯ１０の発振周波数がロックされるが、その際、オフセット補償部６６は、保持部６２に電流出力ＤＡＣ３０に与えられるコードを保持させる。
【００６０】
保持部６２が当該コードを保持した後、オフセット補償部６６は、コード生成部１８を制御して、ＶＣＯ１０が所定のＦＭＣＷ信号を生成するよう、例えば三角波形状の周波数設定コードを生成させる。以後、保持部６２は、読み出し専用メモリとして機能し、加算器６４は、保持部６２が保持しているデータを電流出力ＤＡＣ３０への入力コードに加算してオフセットを補償する。
【００６１】
オフセット補償部は以下のように動作してオフセットを算出してもよい。第５の実施形態の信号生成回路５の初期動作において、オフセット補償部６６は、コード生成部１８を制御して傾きの絶対値が等しい三角波を出力させる。その後、信号生成回路５のＰＬＬループによりＶＣＯ１０の発振周波数がロックされ、ＶＣＯ１０は三角波を出力する。
【００６２】
その後、オフセット補償部６６は、傾きが正のときに電流出力ＤＡＣ３０に与えられるコードと傾きが負のときに電流出力ＤＡＣ３０に与えられるコードを保持部６２に保持させる。オフセット補償部６６は保持部６２に入力された２つのコードの平均値を演算し、求めたオフセットを保持部６２で保持させる。以後、保持部６２は、読み出し専用メモリとして機能し、加算器６４は、保持部６２が保持しているデータを電流出力ＤＡＣ３０への入力コードに加算してオフセットを補償する。
【００６３】
（第５の実施形態の動作）
図１２および１３を参照して、第５の実施形態の信号生成回路５の動作を説明する。図１２では、電流出力ＤＡＣ３０として２つの電流源Ｉｕｐ・Ｉｄｎを直列に組み合わせた例を示している。すなわち、電流出力ＤＡＣ３０に「＋１」が入力されると、電流出力ＤＡＣ３０の電流源Ｉｕｐが機能して電流を流し出し、同じく「−１」が入力されると、電流出力ＤＡＣ３０の電流源Ｉｄｎが機能して電流を引き抜く。
【００６４】
図１２に示す第３の実施形態の信号生成回路３では、電流出力ＤＡＣ３０の電流源にミスマッチがあって周波数誤差情報にオフセットがある場合、ＬＰＦ２４の前後に乗算器を挿入してもオフセットがあることでＬＰＦ２４を通過する信号を固定値にすることができず、セトリング遅延を抑制することができない。
【００６５】
ここで、電流出力ＤＡＣ３０において積分器３２に電流を流し出す電流源Ｉｕｐと、同じく積分器３２から電流を引き抜く電流源Ｉｄｎとの間にミスマッチがあると仮定する。すなわち、電流源Ｉｕｐが流し出す電流の絶対値と電流源Ｉｄｎが引き抜く電流の絶対値の差が生じているものと仮定する。この場合、固定の周波数にロックするとき、電流出力ＤＡＣ３０は、積分器３２に電流を流さないから、電流出力ＤＡＣ３０の入力コードにＯＴＷｏｆｆというオフセットが生ずる。
【００６６】
すると、比較器２０が出力する周波数誤差信号にもオフセットΔｏｆｆが生じてしまうから、ＦＭＣＷ変調を行ったときの周波数誤差情報は、Δｏｆｆを中心にΔｏｆｆ＋ΔｐｕｌｓｅとΔｏｆｆ−Δｐｕｌｓｅの値をとる矩形波形状となる（図中（ａ））。この場合、周波数誤差情報のオフセットΔｏｆｆに起因して、乗算器２２により微分器１９が出力した利得値を乗算したとしても、ＬＰＦ２４に入力される周波数誤差情報が一定の値とならなくなってしまう（同（ｂ））。そのため、ＬＰＦ２４はセトリング遅延を発生させることになり（同（ｃ）（ｄ））、結果として出力周波数誤差が大きくなってしまう（同（ｅ））。
【００６７】
このように、電流出力ＤＡＣ３０の入力コードにオフセットが生じてしまうと、乗算器２２および２６の組み合わせによりセトリング遅延を抑制する効果が低減してしまう。
【００６８】
そこで、図１３に示すように、第５の実施形態の信号生成回路５では、電流出力ＤＡＣ３０に与えられる入力コードを保持する保持部６２を備えて、かかるオフセット補償を可能にしている。
【００６９】
第５の実施形態の信号生成回路５の初期動作において、コード生成部１８は、電流出力ＤＡＣ３０が一定の周波数で発振するよう一定のコードを生成する。その後、信号生成回路５のＰＬＬループによりＶＣＯ１０の発振周波数がロックされるが、その際、予め初期値として「０」を保持していた保持部６２は、電流出力ＤＡＣ３０に与えられるコードを保持する。すなわち、電流出力ＤＡＣ３０において電流源Ｉｕｐと電流源Ｉｄｎとの間にミスマッチがある場合、電流出力ＤＡＣ３０の入力コードにＯＴＷｏｆｆというオフセットを生ずるが、保持部６２はこのオフセットＯＴＷｏｆｆを保持する。
【００７０】
初期段階では、比較器２０が出力する周波数誤差信号にオフセットΔｏｆｆが生じる。しかし、加算器６４が保持部６２の保持するコード（図中（ａ））を電流出力ＤＡＣ３０の入力へ加算すると（同（ｂ））、ＬＰＦ２４に入力される周波数誤差情報に含まれるオフセットが補償されるので（図中（ｃ））、ＬＰＦ２４に入力される周波数誤差情報が一定の値となる（同（ｄ））。そのため、ＬＰＦ２４はセトリング遅延を発生することがなく（同（ｅ））、周波数設定コードの傾きの逆数を乗じた後も正しい矩形波形状の周波数誤差情報を得ることができる（同（ｆ））。その結果、出力周波数誤差を抑えることが可能となる（同（ｇ））。
【００７１】
回路のＰＬＬがロックすると、最終的には周波数誤差情報のオフセットΔｏｆｆも「０」とすることができる。
【００７２】
このように、第５の実施形態の信号生成回路５によれば、電流出力ＤＡＣ３０の電流源にミスマッチがある場合でも、ＬＰＦ２４の前後段に挿入した乗算器２２および２６を有効に機能させ、ＬＰＦ２４に起因するセトリングの劣化を防いで周波数誤差を抑制することができる。すなわち、周波数誤差をより小さくして、周波数精度や周波数変化の線形性を高めることができる。なお、上記した例では、第３の実施形態の信号生成回路３に保持部６２および加算器６４を追加しているが、これには限定されない。第１の実施形態の信号生成回路１に保持部６２および加算器６４を追加しても同様の効果を得ることができる。
【００７３】
（第６の実施形態）
次に、図１４を参照して第６の実施形態の信号生成回路６について説明する。第６の実施形態の信号生成回路６は、第４の実施形態の信号生成回路４に、第５の実施形態の信号生成回路５における保持部６２および加算器６４を組合わせたものである。以下の説明において、第４および第５の実施形態と共通する要素については共通の符号を付して示し、重複する説明を省略する。
【００７４】
この実施形態の信号生成回路では、周波数設定コードの傾きが周波数の上昇と下降とで異なる場合に、電流出力ＤＡＣ３０の電流源にミスマッチが存在している場合でも、ＬＰＦ２４の前後段に挿入した乗算器２２および２６を有効に機能させ、ＬＰＦ２４に起因するセトリングの劣化を防いで周波数誤差を抑制することができる。すなわち、周波数誤差をより小さくして、周波数精度や周波数変化の線形性を高めることができる。なお、上記した例では、第４の実施形態の信号生成回路４に保持部６２および加算器６４を追加しているが、これには限定されない。第２の実施形態の信号生成回路２に保持部６２および加算器６４を追加しても同様の効果を得ることができる。
【００７５】
（第７の実施形態）
次に、図１５を参照して、第７の実施形態に係るレーダー装置について説明する。この実施形態に係るレーダー装置は、第１〜第６の実施形態に係る信号生成回路１〜６を利用したものである。そこで、第１〜第６の実施形態と共通する要素は共通する符号を付して示し、共通する説明を省略する。
【００７６】
図１５に示すように、この実施形態に係るレーダー装置７は、第１〜第６の実施形態に係る信号生成回路１−７、電力増幅部７２、送信アンテナＡＮＴ１、受信アンテナＡＮＴ２、高周波増幅部７４、結合器ＣＰＬ、ミキサ７６、ローパスフィルタ７８、増幅部８０、Ａ／Ｄ変換部８２（ＡＤＣ８２）、バンドパスフィルタ８４（ＢＰＦ８４）、周波数変換部８６、フーリエ変換部８８を備えている。
【００７７】
電力増幅部７２は、信号生成回路１−６の発振信号を所定の電力まで増幅する送信用アンプである。送信アンテナＡＮＴ１は、電力増幅部７２が増幅した高周波信号を空間に放射する。受信アンテナＡＮＴ２は、送信アンテナＡＮＴ１から送信されレーダー装置７の探知（あるいは計測）対象物Ｘが反射した反射信号を受信する。
【００７８】
高周波増幅部７４は、受信アンテナＡＮＴ２が受信した反射信号を所定のレベルまで増幅する。高周波増幅部７４は、例えば、ＬＮＡ（Low Noise Amplifier）など高い周波数に適した増幅器を用いることが望ましい。結合器ＣＰＬは、信号生成回路１−６の出力信号（電力増幅部７２の入力の前段）を分岐する。なお、結合器ＣＰＬに代えて、信号生成回路１−６の出力を直接分岐してもよい。
【００７９】
ミキサ７６は、高周波増幅部７４が増幅した反射信号と結合器ＣＰＬが分岐した発振信号とを乗算する。反射信号の周波数をｆｒ・発振信号の周波数をｆｔとすると、ミキサ７６は、ｆｒ＋ｆｔと｜ｆｒ−ｆｔ｜の信号を出力する。ローパスフィルタ７８は、ミキサ７６の出力のうち、｜ｆｒ−ｆｔ｜の周波数のビート信号のみを通過させる。併せて、ローパスフィルタ７８は、後段のＡ／Ｄ変換の折り畳み周波数以上の信号を除去する作用もする。増幅部８０は、後段のアナログデジタル変換に必要なレベルまでビート信号を増幅する。
【００８０】
ＡＤＣ８２は、増幅部８０が増幅したビート信号をＡ／Ｄ変換する。ＢＰＦ８４は、フリッカ雑音の雑音成分をディジタル的に除去するとともに、アナログ段階のローパスフィルタ７８で除去し切れなかった高周波成分をディジタル的に除去する。その結果、ＢＰＦ８４は、ビート信号の信号成分のみを取り出すことになる。
【００８１】
周波数変換部８６は、得られたビート信号の信号成分をフーリエ変換に適した周波数に変換する。フーリエ変換部８８は、ビート信号の信号成分から送信した発振信号と受信した反射信号との時間差を算出して探知対象までの距離を算出する演算を行う。
【００８２】
この実施形態によれば、第１〜第６の実施形態に係る信号生成回路を用いたので、低雑音で高周波数精度かつ線形性の高いＦＭＣＷ信号を用いたレーダー装置を実現することができる。
【００８３】
本発明のいくつかの実施形態を説明したが，これらの実施形態は，例として提示したものであり，発明の範囲を限定することは意図していない。これら新規な実施形態は，その他の様々な形態で実施されることが可能であり，発明の要旨を逸脱しない範囲で，種々の省略，置き換え，変更を行うことができる。これら実施形態やその変形は，発明の範囲や要旨に含まれるとともに，特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８４】
１〜６…信号生成回路、１０…ＶＣＯ、１２…分周器、１４…ディジタル位相検出器、１６…微分器、１８…コード生成部、１９…微分器、２０…比較器、２２…乗算器、２４…ＬＰＦ、２６…乗算器、２８…可変利得器、３０…電流出力ＤＡＣ、３２…積分器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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