(57)【特許請求の範囲】
【請求項１】
複数の不揮発性メモリセルトランジスタのゲートに接続されたワード線と、
前記ワード線の一端に接続され、前記ワード線に読出し選択電圧又は読出し非選択電圧を供給する読出し回路と、
前記ワード線の他端側に接続され、前記読出し選択電圧又は前記読出し非選択電圧を供給された前記ワード線の電圧と第１及び第２の基準電圧との比較結果をそれぞれ出力する比較回路と
を具備し、
前記第１の基準電圧との比較結果と、前記第２の基準電圧との比較結果とに基づいて、前記ワード線の電圧が所定の範囲で無い場合、異常を示す信号を出力する
不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置において、
前記読出し回路は、第１トランジスタを介して前記ワード線に前記読出し非選択電圧を供給し、
前記ワード線に前記読み出し非選択電圧が供給されたとき、第２トランジスタを介して前記ワード線に第１電圧を供給する電圧供給部を更に具備し、
前記第１電圧は、前記非選択電圧より高く、
前記第１トランジスタは、前記第２トランジスタよりも電流駆動力が大きい
不揮発性半導体記憶装置。
【請求項３】
請求項２に記載の不揮発性半導体記憶装置において、
前記ワード線の他端に接続され、前記ワード線に書込み電圧又は消去電圧を供給する書込み消去回路と、
前記書込み消去回路に電圧供給する回路と前記書込み消去回路との接続を遮断するスイッチ回路と
を更に具備し、
前記比較回路及び前記電圧供給回路は、前記スイッチ回路よりも前記書込み消去回路側で、前記書込み消去回路を介して前記ワード線の他端に接続され、
前記スイッチ回路は、前記比較回路及び前記電圧供給回路がそれぞれ前記比較及び前記供給を行うとき前記遮断を実行する
不揮発性半導体記憶装置。
【請求項４】
請求項１乃至３のいずれか一項に記載の不揮発性半導体記憶装置において、
前記複数の不揮発性メモリセルトランジスタの各々は、Ｔｗｉｎ−ＭＯＮＯＳ型セルであり、
前記ワード線は、前記Ｔｗｉｎ−ＭＯＮＯＳ型セルにおけるワードゲートに接続されたワード線、及び、前記ワードゲートの側方に設けられた制御ゲートに接続された制御線、のうちの少なくとも一方である
不揮発性半導体記憶装置。
【請求項５】
複数の不揮発性メモリセルトランジスタを具備する不揮発性半導体記憶装置の不良検出方法であって、
前記複数の不揮発性メモリセルトランジスタのゲートに接続されたワード線に読出し選択電圧又は前記読出し非選択電圧を供給するステップと、
前記ワード線の電圧と第１及び第２の基準電圧との比較結果をそれぞれ出力するステップと、
前記第１の基準電圧との比較結果と、前記第２の基準電圧との比較結果とに基づいて、前記ワード線の電圧が所定の範囲で無い場合、異常を示す信号を出力するステップと
を具備する
不揮発性半導体記憶装置の不良検出方法。
【請求項６】
請求項５に記載の不揮発性半導体記憶装置の不良検出方法において、
前記供給するステップは、第１トランジスタを介して前記ワード線に前記読出し非選択電圧を供給するステップを備え、
前記ワード線に前記読み出し非選択電圧が供給されたとき、第２トランジスタを介して前記ワード線に第１電圧を供給するステップを更に具備し、
前記第１電圧は、前記非選択電圧より高く、
前記第１トランジスタは、前記第２トランジスタよりも電流駆動力が大きい
不揮発性半導体記憶装置の不良検出方法。
【請求項７】
請求項６に記載の不揮発性半導体記憶装置の不良検出方法において、
前記比較及び前記供給を行うとき、書込み電圧又は消去電圧を供給する配線の遮断を実行するステップを更に具備する
不揮発性半導体記憶装置の不良検出方法。
【請求項８】
請求項５乃至７のいずれか一項に記載の不揮発性半導体記憶装置の不良検出方法において、
前記複数の不揮発性メモリセルトランジスタの各々は、Ｔｗｉｎ−ＭＯＮＯＳ型セルであり、
前記ワード線は、前記Ｔｗｉｎ−ＭＯＮＯＳ型セルにおけるワードゲートに接続されたワード線、及び、前記ワードゲートの側方に設けられた制御ゲートに接続された制御線、のうちの少なくとも一方である
不揮発性半導体記憶装置の不良検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不良検出回路を有する不揮発性半導体記憶装置及び不揮発性半導体記憶装置の不良検出方法
に関する。
【背景技術】
【０００２】
典型的な不揮発性半導体記憶装置、特に、フラッシュメモリでは、セルのサイズが大きい。そのため、セルの読出し電流が大きく、読出し速度が低い。その結果、そのような不揮発性半導体記憶装置では、セルの読出しマージンの余裕は比較的大きい。すなわち、製造ばらつきなどにより発生する読出し動作時のセル印加電圧のばらつきは、ほとんど問題にされることはない。したがって、不揮発性半導体記憶装置の検査では、例えば、ワード線については、ショート及び断線の有無の確認や、ワード線に電圧が印加されていることが確認できれば良く、その電圧値を問題にされることはない。
【０００３】
その検査に関連する技術として特開平９−２４５４９２号公報に、不揮発性半導体記憶装置が開示されている。この不揮発性半導体記憶装置は、ワードドライバと、ワード線非選択レベル供給回路と、センスアンプとを備えている。ワードドライバは、ワード線を選択レベルで駆動する。ワード線非選択レベル供給回路は、ワード線の遠端部に設けられ、ワード線に非選択レベルをワードドライバの供給能力よりも低い供給能力で供給する。センスアンプは、データ線に設けられている。このとき、ワード線に不良が無い場合、全セルのワード線に選択レベルが印加されるのでデータ読出し状態が全セル同じとなる。しかし、ワード線に断線不良がある場合、断線部よりワードドライバ側はワード線に選択レベルが印加され、ワード線非選択レベル供給回路側には非選択レベルが印加されるので、断線部分を境界にしてワード線電圧が異なることになる。そのため、セルによりデータ読出し状態が異なるので、この違いを検知することでワード線不良を検出する。
【０００４】
また、特許第３６２１３３４号公報（対応米国特許ＵＳ６３０７７７８（Ｂ１））に、不揮発性メモリ装置が開示されている。この不揮発性メモリ装置は、ＲＥＧと、ワード線ドライバと、メモリセルと、コンパレータ回路とを備える。ワード線ドライバは、ＲＥＧ出力のメインワード線を電源とする。メモリセルは、ワード線ドライバの出力であるサブワード線に接続されている。コンパレータ回路は、ＲＥＧの電流とＩｒｅｆとを比較する。このとき、ワード線にショートがある場合、ワード線駆動後もＲＥＧが電流を流し、その電流がＩｒｅｆ以上になる。そのため、その結果をコンパレータから出力することで不良を検出する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平９−２４５４９２号公報
【特許文献２】特許第３６２１３３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、近年の不揮発性半導体記憶装置（フラッシュメモリ）では、高集積化、高速化及び低消費電力化の要求に対応して、セルサイズが小さくなり、セルの読出し電流が小さくなり、読出し速度も高くなっている。そのため、そのような不揮発性半導体記憶装置のセルの読出しマージンの余裕は極めて小さくなってきている。
【０００７】
図１は、フラッシュメモリセルに流れる電流とワード線電圧との関係を模式的に示すグラフである。縦軸は、セルに流れる電流（セル電流：Ｉｃｅｌｌ）を示す。横軸は、ワード線電圧、すなわちセルとしての不揮発性メモリセルトランジスタのゲート電圧Ｖｇを示す。グラフ中の曲線のうち、「ＯＮセル」と表記される曲線は、電子を蓄積していないセル（不揮発性メモリセルトランジスタ）のセル電流−ゲート電圧特性を示す。「ＯＦＦセル」と表記された曲線は、電子を蓄積したセルのセル電流−ゲート電圧特性を示す。Ｖｗｇは、ワード線の選択時にそのワード線に印加されるワード線電圧（選択電圧）の期待値を示し、実質的にゲート電圧（ワードゲート電圧）と同じである。なお、ワード線の非選択時にそのワード線に印加されるワード線電圧（非選択電圧）は、ＧＮＤ電圧（０Ｖ）であることが多い。
【０００８】
図１に示すように、センスアンプがセルをＯＮセルと判断するためには、セルに流れる電流が電流Ｉｂ以上である必要がある。すなわち、ゲート電圧はＶｗｇａ（最小値）以上である。また、センスアンプがセルをＯＦＦセルと判断するためには、セルに流れる電流が電流Ｉａ以下である必要がある。すなわち、ゲート電圧はＶｗｇｂ（最大値）以下である。電流Ｉａ、Ｉｂは、センスアンプのトランジスタ特性で決定される。よって、ワード線電圧Ｖｗｇの読出しマージンΔＶＭは、（Ｖｗｇｂ−Ｖｗｇａ）となる。
【０００９】
ワード線電圧（ゲート電圧）Ｖｗｇの読出しマージンΔＶＭを大きくするためには、ＯＮセルの特性（曲線「ＯＮセル」）が低電圧側にシフトし、及び／又は、ＯＦＦセル特性（曲線「ＯＦＦセル」）が高電圧側にシフトする必要がある。すなわち、ＯＮセルとＯＦＦセルの閾値電圧Ｖｔの差を大きくする必要がある。そのためには、セルにデータを書込み、及び、消去するとき、セルへの電子注入量、及び、セルからの電子放出量を多くする必要がある。しかし、このようなセルでの電子注入量及び電子放出量の増加は、セルの劣化を大きくする原因となる。特に、近年セルのサイズが小さくなっているため、その影響が大きいと考えられ、好ましくない。従って、劣化を抑えるためには、セルでの電子注入量及び電子放出量を低減することが好ましい。すなわち、ワード線電圧（ゲート電圧）Ｖｗｇの読出しマージンΔＶＭを大きくせず、むしろできるだけ小さくすることが好ましい。
【００１０】
しかし、そのような小さな読出しマージンΔＶＭを設定すると、例えば、ワード線電圧（選択電圧）Ｖｗｇが数十ｍＶプラス側、又はマイナス側に変動するだけでも、読み出しマージンΔＶＭの範囲を超えてしまうことも考え得る。したがって、ワード線電圧における選択電圧の値を精度良く確認し、その値が読出しマージンΔＶＭの範囲であることを保証する必要がある。一方、書込み、消去によるセルの電子注入量及び電子放出量が減少すると、ＯＮセルとＯＦＦセルの閾値電圧Ｖｔの差が小さくなるため、閾値電圧Ｖｔの変動の影響が大きくなる。従って、ワード線電圧における非選択電圧の値を精度よく確認し、その値が所望の値（又は所望の範囲）であることを保証する必要がある。すなわち、ワード線の選択電圧値、非選択電圧値の両方を精度よく保証する必要が出てきている。
【００１１】
上記の特許文献１（特開平０９−２４５４９２号公報）の技術は、セルの読出し結果の違いでワード線の不良を検知する。そのため、期待値に対するワード線電圧の微小な違い（数十ｍＶの違い）を検知することは難しい。それは、以下の理由による。セルの読出し結果の違いでワード線電圧値を保証するには、セルの作り込みが必要になる。セルの作り込みでワード線電圧値を保証するためには、予めセルを選択電圧の期待値よりも多少低い電圧Ｖｔｍに作り込んでおく。その状態でセルの読出しを行うと、ワード線に期待する電圧値が印加されたらセルはＯＮするが、その電圧値以下の場合はＯＮしない。この違いにより選択電圧値を保証する。ただし、必要な電圧Ｖｔｍにセルを作り込むのは困難で、数十ｍＶ〜数百ｍＶ程度電圧Ｖｔｍがずれることが多い。そのため、数十ｍＶ程度のワード線電圧の違いは確認できない。
【００１２】
また、上記の特許文献２（特許第３６２１３３４号公報）の技術は、ＲＥＧの電流の大小で不良を検出する。そのため、ワード線のショートの検出は可能だが、ワード線電圧値の確認はできない。また、電流が流れないワード線電圧不定状態の検知ができない。すなわち、電流をモニタして不良を検出するため、電流がほとんど流れない高抵抗を介した他電源とのショートによる電圧値の変動を検出できない。また、電流が流れない非選択電圧の印加経路の不具合により非選択時のワード線電圧不定状態を検知できない。
【課題を解決するための手段】
【００１３】
以下に、発明を実施するための形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１４】
本発明の不揮発性半導体記憶装置は、ワード線（ＷＬ）と、読出し回路（１６）と、不良検出回路（２２）とを具備する。ワード線（ＷＬ）は、複数の不揮発性メモリセルトランジスタ（３０、３０ａ）のゲートに接続されている。読出し回路（１６）は、前記ワード線（ＷＬ）の一端に接続され、前記ワード線（ＷＬ）に読出し選択電圧（Ｖｒｅａｄ）又は読出し非選択電圧（ＧＮＤ）を供給する。不良検出回路（２２）は、前記ワード線（ＷＬ）の他端側に接続され、前記読出し選択電圧（Ｖｒｅａｄ）又は前記読出し非選択電圧（ＧＮＤ）を供給された前記ワード線（ＷＬ）の電圧（Ｖｗｇ２）を複数の基準電圧（Ｖｒｅｆ１、Ｖｒｅｆ２）との比較により検出する。
【００１５】
本発明では、読出し回路（１６）でワード線（ＷＬ）に電圧（選択電圧及び非選択電圧）を印加したとき、不良検出回路（２２）を用いて、そのワード線（ＷＬ）の実際の電圧を複数の基準電圧（Ｖｒｅｆ１、Ｖｒｅｆ２）と比較する。それにより、ワード線（ＷＬ）の実際の選択電圧及び非選択電圧が所望の電圧範囲内にあるか否かを測定することができる。その結果、それら選択電圧及び非選択電圧の電圧値が所望の電圧範囲であることを保証することが可能となる。また、ワード線（ＷＬ）や読出し回路（１６）の異常（不良）の有無を検出することができる。
【００１６】
本発明は複数の不揮発性メモリセルトランジスタを具備する不揮発性半導体記憶装置の不良検出方法である。この不揮発性半導体記憶装置の不良検出方法は、前記複数の不揮発性メモリセルトランジスタ（３０、３０ａ）のゲートに接続されたワード線（ＷＬ）に読出し選択電圧（Ｖｒｅａｄ）又は前記読出し非選択電圧（ＧＮＤ）を供給するステップと、前記ワード線（ＷＬ）の電圧（Ｖｗｇ２）を複数の基準電圧（Ｖｒｅｆ１、Ｖｒｅｆ２）との比較により検出するステップとを具備する。
【００１７】
本発明では、ワード線（ＷＬ）に電圧（選択電圧及び非選択電圧）を印加したとき、そのワード線（ＷＬ）の実際の電圧を複数の基準電圧（Ｖｒｅｆ１、Ｖｒｅｆ２）と比較する。それにより、ワード線（ＷＬ）の実際の選択電圧及び非選択電圧が所望の電圧範囲内にあるか否かを測定することができる。その結果、それら選択電圧及び非選択電圧の電圧値が所望の電圧範囲であることを保証することが可能となる。また、ワード線（ＷＬ）や選択電圧及び非選択電圧を供給する回路（１６）の異常（不良）の有無を検出することができる。
【発明の効果】
【００１８】
本発明により、セルの選択電圧値、非選択電圧値の両方を精度良く確認し、選択ゲート電圧値を保証することが可能となる。
【図面の簡単な説明】
【００１９】
【図１】図１は、フラッシュメモリセルに流れる電流とワード線電圧との関係を模式的に示すグラフである。
【図２】図２は、本発明の実施の形態に係る不揮発性半導体記憶装置の構成を示すブロック図である。
【図３】図３は、本発明の第１の実施の形態に係るテスト回路及びその周辺の構成を示すブロック図である。
【図４】図４は、本発明の実施の形態に係る不揮発性半導体記憶装置の動作を示すフロー図である。
【図５】図５は、本発明の実施の形態に係る不揮発性半導体記憶装置の動作を示すフロー図である。
【図６】図６は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置のメモリの構成を模式的に示す断面図である。
【図７】図７は、本発明の第２の実施の形態に係るテスト回路及びその周辺の構成を示すブロック図である。
【発明を実施するための形態】
【００２０】
以下、本発明の不良検出回路を有する不揮発性半導体記憶装置の実施の形態に関して、添付図面を参照して説明する。
【００２１】
（第１の実施の形態）
本発明の第１の実施の形態に係る不良検出回路を有する不揮発性半導体記憶装置について、添付図面を参照して説明する。
【００２２】
まず、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構成について図２及び図３を参照して説明する。図２は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構成を示すブロック図である。この不揮発性半導体記憶装置１はフラッシュメモリである。不揮発性半導体記憶装置１は、制御回路（モード制御タイミング制御デコード回路）１０、メモリアレイ１１、読出しドライバ１６、読出し制御回路１７、書込み／消去ドライバ１９、書込み／消去制御回路１８、書込みＢＬ電圧印加回路１５、リファレンスセル１２、センスアンプ１３、Ｉ／Ｏ回路１４、ＲＥＧチャージポンプ２０、スイッチ回路２１、及びテスト回路２２を備えている。
【００２３】
メモリアレイ１１は、行列状に配列された複数のメモリセルを有している。メモリセルは、フラッシュメモリセル（不揮発性メモリセルトランジスタ）である。フラッシュメモリセルは、フローティングゲート型、ＭＯＮＯＳ（Ｍｅｔａｌ／Ｏｘｉｄｅ／Ｎｉｔｒｉｄｅ／Ｏｘｉｄｅ／Ｓｉｌｉｃｏｎ）型のフラッシュメモリセルに例示される。各メモリセルは、ワード線ＷＬを（ワード）ゲートに、ビット線ＢＬをドレインに、及びソース線ＳＬをソースにそれぞれ接続され、それらに供給される電圧により動作を制御される。ワード線ＷＬと（ワード）ゲートは実質的に一体であっても良い。
【００２４】
読出しドライバ１６は、メモリアレイ１１の一方の側に設けられ、ワード線ＷＬ（ＷＬ０、ＷＬ１、…、ＷＬｎ）の一端に接続されている。読出しドライバ１６は、ＲＥＧチャージポンプ２０（又は自身）の生成する読出し選択電圧又は読出し非選択電圧によりワード線ＷＬを駆動する。読出し制御回路１７は、制御回路１０からの信号に基づいて、読出しドライバ１６を制御する。
【００２５】
書込み／消去ドライバ１９は、メモリアレイ１１の他方の側（読出しドライバ１６と対向する側）に設けられ、ワード線ＷＬ（ＷＬ０、ＷＬ１、…、ＷＬｎ）の他端、及びソース線ＳＬ（ＳＬ０、ＳＬ１、…、ＳＬｎ）に接続されている。書込み／消去ドライバ１９は、ＲＥＧチャージポンプ２０の生成する書込み選択電圧又は書込み非選択電圧、消去選択電圧又は消去非選択電圧によりワード線ＷＬを駆動する。更に、ＲＥＧチャージポンプ２０の生成するソース線選択電圧又はソース線非選択電圧によりソース線ＳＬを駆動する。書込み／消去制御回路１８は、制御回路１０からの信号に基づいて、書込み／消去ドライバ１９を制御する。
【００２６】
書込みＢＬ電圧印加回路１５は、メモリアレイ１１における読出しドライバ１６や書込み／消去ドライバ１９とは異なる側に設けられ、ビット線ＢＬ（ＢＬ０、ＢＬ１、…、ＢＬｎ）の一端に接続されている。書込みＢＬ電圧印加回路１５は、書込み動作時に、制御回路１０からの信号に基づいて、ビット線ＢＬに電圧を印加する。
【００２７】
リファレンスセル１２は、メモリアレイ１１における書込みＢＬ電圧印加回路１５と対向する側に設けられている。センスアンプ１３は、リファレンスセル１２に隣接して設けられている。センスアンプ１３は、制御回路１０からの信号に基づいて、ビット線ＢＬを介して供給される読出し対象のメモリセルの出力とリファレンスセル１２の出力とを比較して、当該メモリセルのデータを読み出す。Ｉ／Ｏ回路１４は、読み出されたデータを外部に出力する。
【００２８】
ＲＥＧチャージポンプ２０は、レギュレータ及びチャージポンプの機能を有する。制御回路１０からの信号に基づいて、読出しドライバ１６へ読出し選択電圧及び読出し非選択電圧を供給する。また、制御回路１０からの信号に基づいて、書込み／消去ドライバ１９へ書込み選択電圧又は書込み非選択電圧、消去選択電圧又は消去非選択電圧、ソース線選択電圧又はソース線非選択電圧を供給する。ただし、ＲＥＧチャージポンプ２０は、配線２７を介して、書込み／消去ドライバ１９へソース線選択電圧又はソース線非選択電圧を供給する。一方、配線２８を介して、書込み／消去ドライバ１９へ書込み選択電圧又は書込み非選択電圧、消去選択電圧又は消去非選択電圧を供給する。
【００２９】
スイッチ回路２１は、ＲＥＧチャージポンプ２０と書込み／消去ドライバ１９との間であって、配線２８と配線２９との間に設けられている。テスト回路２２による不良検出テストのとき、配線２８の経路を遮断する。すなわち、ワード線ＷＬの他端とＲＥＧチャージポンプ２０との接続を遮断する
【００３０】
テスト回路（不良検出回路）２２は、ＲＥＧチャージポンプ２０と書込み／消去ドライバ１９との間であり、配線２９の途中であって、スイッチ回路２１よりも書込み／消去ドライバ１９側（ワード線ＷＬ側）に設けられている。すなわち、テスト回路２２は、ワード線ＷＬを挟んで、読出しドライバ１６とは反対側に設けられている。不良検出テストを行うとき、読出しドライバ１６によるワード線ＷＬへの読出し選択電圧又は読出し非選択電圧の供給に対して、実際のワード線の電圧を複数の基準電圧（例示：Ｖｒｅｆ１、Ｖｒｅｆ２）との比較により検出する。
【００３１】
なお、複数の基準電圧（例示：Ｖｒｅｆ１、Ｖｒｅｆ２）については、不揮発性半導体記憶装置１が基準電圧発生回路２３を有していても良い。基準電圧発生回路２３は、制御回路１０からの制御信号に基づいて、複数の基準電圧を発生し、テスト回路２２に供給する。あるいは、テスト回路２２に外部接続端子（図示されず）を介して接続された外部のテスタ（図示されず）から複数の基準電圧を供給することもできる。
【００３２】
スイッチ回路２１でＲＥＧチャージポンプ２０からの経路（配線２８、２９）を遮断することで、ＲＥＧチャージポンプ２０からの経路上の素子状態に影響されずに、テスト回路２２により不良検出テスト行うことができる。また、スイッチ回路２１でＲＥＧチャージポンプ２０からの経路（配線２８、２９）を遮断することで、テスト回路２２を用いて、書込み／消去ドライバ１９経由の読み出しドライバ１６の電圧と、外部から印加したＶｒｅｆ１電圧及びＶｒｅｆ２電圧とを比較することができる。その比較結果から読出しドライバ１６の状態や、ワード線の選択電圧値及び非選択電圧値が所定の範囲に収まっているか否かを評価することができる。
【００３３】
図３は、本発明の第１の実施の形態に係るテスト回路及びその周辺の構成を示すブロック図である。ここでは、テスト回路２２及びスイッチ回路２１の詳細、及び、スイッチ回路２１、書込み／消去ドライバ１９、メモリアレイ１１及び読出しドライバ１６の部分の詳細をそれぞれ示している。メモリアレイ１１、読出しドライバ１６、及び書込み／消去ドライバ１９については、ワード線一本分（ワード線ＷＬ０）について示している。他のワード線ＷＬ（ＷＬ１、…、ＷＬｎ）についても同様である。
【００３４】
読出しドライバ１６は、ｐＭＯＳトランジスタＴＰ５とｎＭＯＳトランジスタＴＮ５で構成されるインバータを備えている。高電位側は読出し選択電圧に相当するＶｒｅａｄ電圧に接続され、低電位側は読出し非選択電圧に相当するＧＮＤ電圧に接続されている。インバータの出力は、スイッチとして機能するｎＭＯＳトランジスタＴＮ４を介してワード線ＷＬ（ＷＬ０）の一端に接続されている。インバータの入力は、制御回路１０からの制御信号に基づく信号が入力される。
【００３５】
メモリアレイ１１は、ワード線ＷＬに沿って複数のメモリセル３０が配列されている。メモリセル３０はフラッシュメモリセル（不揮発性メモリセルトランジスタ）であり、そのゲートがワード線ＷＬに、ソースがソース線ＳＬに、ドレインがビット線ＢＬに夫々接続されている。
【００３６】
書込み／消去ドライバ１９は、インバータとｐＭＯＳトランジスタＴＰ２及びｎＭＯＳトランジスタＴＮ２のトランスファゲートと、ｎＭＯＳトランジスタＴＮ３とを備えている。ｎＭＯＳトランジスタＴＮ３は、ソースをＧＮＤ電圧に、ドレインをトランスファゲートの一方のノードにそれぞれ接続されている。そのノードにはワード線ＷＬの他端が接続されている。トランスファゲートの他方のノードには、配線２９が接続されている。ｎＭＯＳトランジスタＴＮ３のゲート、及びトランスファゲートの各ＭＯＳトランジスタのゲートには、制御回路１０からの制御信号に基づく信号が入力される。
【００３７】
スイッチ回路２１は、インバータとｐＭＯＳトランジスタＴＰ１及びｎＭＯＳトランジスタＴＮ１のトランスファゲートを備えている。トランスファゲートの一方のノードは、配線２９を介して書込み／消去ドライバ１９及びテスト回路２２にそれぞれ接続されている。トランスファゲートの他方のノードは、配線２８を介してＲＥＧチャージポンプ２０に接続されている。トランスファゲートの各ＭＯＳトランジスタのゲートには、制御回路１０からの制御信号に基づく信号が入力される。
【００３８】
テスト回路２２は、インバータとｐＭＯＳトランジスタＴＰ６及びｎＭＯＳトランジスタＴＮ６のトランスファゲートと、ｎＭＯＳトランジスタＴＮ７と、コンパレータＣＯＭＰ１、ＣＯＭＰ２と、ＡＮＤ（ＮＡＮＤ＋ＮＯＲ）回路と、インバータとｐＭＯＳトランジスタＴＰ８及びｎＭＯＳトランジスタＴＮ８のトランスファゲートとを備える。
【００３９】
トランスファゲート（ＴＰ６、ＴＮ６）の一方のノードは配線２９（書込み／消去ドライバ１９とスイッチ回路２１との間）に接続されている。ｎＭＯＳトランジスタＴＮ７のドレインは電源ＶＤＤに、ソースはトランスファゲート（ＴＰ６、ＴＮ６）の他方のノードに接続されている。コンパレータＣＯＭＰ１及びＣＯＭＰ２は、反転入力をそれぞれトランスファゲート（ＴＰ６、ＴＮ６）の他方のノード及び基準電圧Ｖｒｅｆ２に、非反転入力をそれぞれ基準電圧Ｖｒｅｆ１及びトランスファゲート（ＴＰ６、ＴＮ６）の他方のノードに、出力をＡＮＤ（ＮＡＮＤ＋ＮＯＲ）回路の入力に、それぞれ接続されている。トランスファゲート（ＴＰ８、ＴＮ８）の一方のノードはＡＮＤ（ＮＡＮＤ＋ＮＯＲ）回路の出力に接続されている。トランスファゲート（ＴＰ８、ＴＮ８）の他方のノードからの信号はテスト回路２２の出力（ｏｕｔ）となる。なお、トランスファゲート（ＴＰ６、ＴＮ６）の各ＭＯＳトランジスタのゲート、ｎＭＯＳトランジスタＴＮ７のゲート、トランスファゲート（ＴＰ８、ＴＮ８）の各ＭＯＳトランジスタのゲートには、それぞれ制御回路１０からの制御信号に基づく信号が入力される。
【００４０】
このように、スイッチ回路２１でＲＥＧチャージポンプ２０からの経路（配線２８）を遮断することで、読出しドライバ１６の出力（ワード線の電圧）を書込み／消去ドライバ１９を介してテスト回路２２で基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２と比較することが可能となる。また、ワード線の電圧（選択電圧、非選択電圧）を複数の基準電圧と比較することにより、ワード線の電圧が所望の電圧範囲内にあるか否かを測定して電圧値を保証することが可能となる。また、ワード線の電圧の異常の有無などから、読出しドライバ１６に異常があるか否かを検出することができる。
【００４１】
なお、テスト回路２２は、更に多くのコンパレータ及び基準電圧を設けることで、ワード線の電圧をより詳細に測定（検出）することも可能である。また、テスト回路２２は、ワード線ＷＬを挟んで、読出しドライバ１６とは反対側に設けられていれば、スイッチなどを介して直接ワード線ＷＬに接続していても良い。
【００４２】
次に、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の動作（不揮発性半導体記憶装置の不良検査方法）について、図３〜図５を参照して説明する。まず、読出しドライバ１６における読出し選択電圧を確認する方法について説明する。図４は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の動作（不揮発性半導体記憶装置の不良検査方法）を示すフロー図である。
【００４３】
まず、スイッチ回路２１において、ＴＰ１、ＴＮ１をＯＦＦにして、ＲＥＧチャージポンプ２０からの経路（配線２８）を遮断する（ステップＳ１）。これにより、ＲＥＧチャージポンプ２０側の回路の状態が不良検査に影響を及ぼさないようにできる。次に、テスト回路２２において、ＴＰ６、ＴＮ６をＯＮにして、ＴＮ７をＯＦＦにして、ＴＰ８、ＴＮ８をＯＮにする（ステップＳ２）。これにより、テスト回路２２が動作可能になる。
【００４４】
続いて、書込み／消去ドライバ１９のＴＰ２、ＴＮ２をＯＮにして、ＴＮ３をＯＦＦにする。これにより、配線２９とワード線ＷＬとが接続され、配線２９の電圧がワード線ＷＬの電圧Ｖｗｇ１となる。その結果、書込み／消去ドライバ１９及び配線２９を介して、ワード線ＷＬの電圧Ｖｗｇ１をテスト回路２２に入力できる。その後、読出しドライバ１６のＴＮ４をＯＮにして、ＴＰ５をＯＮ、ＴＮ５をＯＦＦにする（ステップＳ３）。これにより、読出しドライバ１６の読出し選択電圧Ｖｒｅａｄをワード線ＷＬに印加できる。実際のワード線ＷＬの電圧は、配線２９の電圧Ｖｗｇ１として現れる。
【００４５】
次に、テスト回路２２にはその電圧Ｖｗｇ１が入力される。コンパレータＣＯＭＰ１の反転入力、ＣＯＭＰ２の非反転入力にはその電圧Ｖｗｇ１と等しい電圧Ｖｗｇ２が入力される。コンパレータＣＯＭＰ１の非反転入力には、基準電圧Ｖｒｅｆ１として、読出し選択電圧Ｖｒｅａｄより多少高い電圧（ΔＶ１だけ高い電圧）が印加される。一方、コンパレータＣＯＭＰ２の反転入力には、基準電圧Ｖｒｅｆ２として、読出し選択電圧Ｖｒｅａｄより多少低い電圧（ΔＶ１だけ低い電圧）が印加される。ただし、基準電圧Ｖｒｅｆ１は、図１におけるＶｗｇｂと同一かやや小さい値とする。基準電圧Ｖｒｅｆ２は、図１におけるＶｗｇａと同一かやや大きい値とする。それにより、２×ΔＶ１は読出し選択電圧に許容されるマージンΔＶＭと略同一又はそれ以下となる。このように、読出しドライバ１６の出力電圧Ｖｗｇ２と、基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２との比較をコンパレータＣＯＭＰ１、ＣＯＭＰ２で行う（ステップＳ４）。
【００４６】
コンパレータＣＯＭＰ１は、Ｖｒｅｆ１≧Ｖｗｇ２のとき“１”、Ｖｒｅｆ１＜Ｖｗｇ２のとき“０”を出力する。コンパレータＣＯＭＰ２は、Ｖｒｅｆ２≦Ｖｗｇ２のとき“１”、Ｖｒｅｆ２＞Ｖｗｇ２のとき“０”を出力する。読出しドライバ１６やワード線ＷＬが正常の場合、Ｖｗｇ２＝Ｖｒｅａｄとなる。すなわち、Ｖｗｇ２は、Ｖｒｅｆ１以下、Ｖｒｅｆ２以上なので、テスト回路２２の出力（ｏｕｔ）は“１”となる。一方、読出しドライバ２２やワード線ＷＬの経路に不具合があったり、リーク電流が大きかったりすると、Ｖｗｇ２がＶｒｅｆ１より大きい、又は、Ｖｒｅｆ２未満になる。その結果、テスト回路２２の出力（ｏｕｔ）は“０”となる（ステップＳ５）。このように、テスト回路２２の出力（ｏｕｔ）により、不良検出ができる。
【００４７】
本実施の形態では、読出しドライバ１６の出力にテスト回路２２を接続して、直接ワード線選択電圧を確認している。これにより、ワード線選択電圧値が複数の基準電圧で規定される所望の電圧範囲内にあるか否かを測定してワード線選択電圧値を保証することが可能となる。また、ワード線の電圧の異常の有無などから、読出しドライバ１６に異常があるか否かを検出することができる。
【００４８】
次に、読出しドライバ１６における読出し非選択電圧を確認する方法について説明する。図５は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の動作（不揮発性半導体記憶装置の不良検査方法）を示すフロー図である。
【００４９】
まず、スイッチ回路２１において、ＴＰ１、ＴＮ１をＯＦＦにして、ＲＥＧチャージポンプ２０からの経路（配線２８）を遮断する（ステップＳ１１）。これにより、ＲＥＧチャージポンプ２０側の回路の状態が不良検査に影響を及ぼさないようにできる。次に、テスト回路２２において、ＴＰ６、ＴＮ６をＯＦＦにする。これにより、テスト回路２２にワード線ＷＬの電圧Ｖｗｇ１を供給しないようにする。
【００５０】
続いて、書込み／消去ドライバ１９のＴＰ２、ＴＮ２をＯＮにして、ＴＮ３をＯＦＦにする。これにより、配線２９とワード線ＷＬとが接続され、配線２９の電圧がワード線ＷＬの電圧Ｖｗｇ１となる。その後、読出しドライバ１６のＴＮ４をＯＮにし、ＴＰ５をＯＦＦ、ＴＮ５をＯＮにする。これにより、読出しドライバ１６から読出し非選択電圧ＧＮＤをワード線ＷＬに供給できる。このとき、読出し選択電圧Ｖｒｅａｄを印加する印加経路（ｐＭＯＳトランジスタＴＰ５のソース側の経路）の電流を測定して、ＴＰ５が正常にＯＦＦしているかを確認する（ステップＳ１２）。印加経路の電流は、当該経路に設けた電流計測回路（図示されず）や、当該経路に外部接続端子（図示されず）を介して接続された外部のテスタ（図示されず）により測定することができる。
【００５１】
次に、テスト回路２２のＴＰ６、ＴＮ６をＯＮにし、ＴＮ７をＯＮにし、ＴＰ８、ＴＮ８をＯＮにする（ステップＳ１３）。これにより、テスト回路２２が動作可能になる。その結果、書込み／消去ドライバ１９及び配線２９を介して、ワード線ＷＬの電圧Ｖｗｇ１をテスト回路２２に入力できる。
【００５２】
このとき、テスト回路２２にはその電圧Ｖｗｇ１が入力される。コンパレータＣＯＭＰ１、ＣＯＭＰ２の反転入力にはその電圧Ｖｗｇ１と等しい電圧Ｖｗｇ２が入力される。コンパレータＣＯＭＰ１の非反転入力には、基準電圧Ｖｒｅｆ１として、読出し非選択電圧である０Ｖが印加される。同様に、コンパレータＣＯＭＰ２の非反転入力には、基準電圧Ｖｒｅｆ２として、読出し非選択電圧である０Ｖが印加される。このように、読出しドライバ１６の出力電圧Ｖｗｇ２と、基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２との比較をコンパレータＣＯＭＰ１、ＣＯＭＰ２で行う（ステップＳ１４）。
【００５３】
ただし、コンパレータＣＯＭＰ１の非反転入力に、基準電圧Ｖｒｅｆ１として、０Ｖより多少高い電圧（ΔＶ２だけ高い電圧）が印加されてもよい。同様に、コンパレータＣＯＭＰ２の非反転入力には、基準電圧Ｖｒｅｆ２として、読出し非選択電圧０Ｖより多少低い電圧（ΔＶ２だけ低い電圧）が印加されても良い。ただし、２×ΔＶ２は読出し非選択電圧に許容されるマージンと略同一である。
【００５４】
ここで、ｎＭＯＳトランジスタＴＮ７がＯＮになっているので、Ｖｗｇ２には電源電圧ＶＤＤが印加される。しかし、ｎＭＯＳトランジスタＴＮ５の電流駆動能力は、ｎＭＯＳトランジスタＴＮ７と比較して非常に大きい。従って、ｎＭＯＳトランジスタＴＮ５が正常に動作していれば、電源電圧ＶＤＤがｎＭＯＳトランジスタＴＮ７を介して供給されても、ワード線ＷＬの電圧（Ｖｗｇ１、Ｖｗｇ２を含む）への影響は極めて小さく、実質的に電圧の増加はゼロとなる。逆に、ｎＭＯＳトランジスタＴＮ５が正常に動作していなかったり、ワード線ＷＬを含む経路に不具合があったりした結果、ワード線ＷＬがＨｉｚになった場合、電源電圧ＶＤＤがｎＭＯＳトランジスタＴＮ７を介して供給されると、ワード線ＷＬの電圧（Ｖｗｇ１、Ｖｗｇ２を含む）が上昇して、例えばＶＤＤになる。したがって、それを後続のＣＯＭＰ１、ＣＯＭＰ２により検知することができる。
【００５５】
すなわち、コンパレータＣＯＭＰ１は、０≧Ｖｗｇ２のとき“１”、０＜Ｖｗｇ２のとき“０”を出力する。コンパレータＣＯＭＰ２は、０≦Ｖｗｇ２のとき“１”、０＞Ｖｗｇ２のとき“０”を出力する。読出しドライバ１６やワード線ＷＬが正常の場合、Ｖｗｇ２＝０となる。すなわち、Ｖｗｇ２は、Ｖｒｅｆ１以下、Ｖｒｅｆ２以上なので、テスト回路２２の出力（ｏｕｔ）は“１”となる。一方、上述のように、読出しドライバ２２やワード線ＷＬの経路に不具合があったり、リーク電流が大きかったりすると、Ｖｗｇ２がＶｒｅｆ１より大きい、又は、Ｖｒｅｆ２未満になる。その結果、テスト回路２２の出力（ｏｕｔ）は“０”となる（ステップＳ１５）。このように、テスト回路２２の出力（ｏｕｔ）により、不良検出ができる。
【００５６】
本実施の形態では、読出しドライバ１６の出力にテスト回路２２を接続して、直接ワード線非選択電圧を確認している。これにより、ワード線非選択電圧値が複数の基準電圧で規定される所望の電圧範囲内にあるか否かを測定してワード線選択電圧値を保証することが可能となる。また、ワード線の電圧の異常の有無などから、読出しドライバ１６に異常があるか否かを検出することができる。
【００５７】
以上のように、本実施の形態では、読出しドライバ１６でワード線ＷＬに電圧（選択電圧、非選択電圧）を印加し、テスト回路２２を用いて、そのときのワード線ＷＬの実際の電圧を複数の基準電圧と比較する。それにより、ワード線ＷＬの実際の選択電圧及び非選択電圧が所望の電圧範囲内にあるか否かを測定して電圧値を保証することが可能となる。また、スイッチ回路２１でＲＥＧチャージポンプ２０からの経路（配線２８）を遮断することで、当該経路の先の電子回路の状態に影響されずに、読出しドライバ１６の出力（ワード線の電圧）を書込み／消去ドライバ１９を介してテスト回路２２で複数の基準電圧と比較することが可能となる。これらにより、読出しドライバ１６やワード線ＷＬでの異常を適切に検出することが出来る。
【００５８】
（第２の実施の形態）
本発明の第２の実施の形態に係る不良検出回路を有する不揮発性半導体記憶装置について、添付図面を参照して説明する。
【００５９】
まず、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の構成について図２、図６及び図７を参照して説明する。図２は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の構成を示すブロック図である。これは第１の実施の形態と同様である。図６は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置のメモリセルの構成を模式的に示す断面図である。本実施の形態では、メモリセル３０ａとして、特に、フラッシュメモリセルの一つであるＴｗｉｎ−ＭＯＮＯＳ型のフラッシュメモリセルを用いている点で第１の実施の形態と異なる。この場合、各メモリセル３０ａは、ワード線ＷＬをワードゲートに、制御線ＣＧＳを一方の側のコントロールゲートに、制御線ＣＧＯを他方の側のコントロールゲートに、ビット線ＢＬをドレインに、及びソース線ＳＬをソースにそれぞれ接続され、それらに供給される電圧により動作を制御される。ただし、ワード線ＷＬとワードゲート、制御線ＣＧＳと一方の側のコントロールゲート、制御線ＣＧＯと他方の側のコントロールゲートは、図６に示すように、それぞれ実質的に一体であっても良い。
【００６０】
図７は、本発明の第２の実施の形態に係るテスト回路及びその周辺の構成を示すブロック図である。本実施の形態では、更に、不揮発性半導体記憶装置１ａにおいて、ワード線ＷＬではなく、制御線ＣＧＳの電圧の経路にテスト回路２２を配置した点で、第１の実施の形態と異なる。Ｔｗｉｎ−ＭＯＮＯＳ型のメモリセル３０ａは、制御線ＣＧＳの電圧値（選択電圧、非選択電圧）の保証も重要であるため、第１の実施の形態のワード線ＷＬを制御線ＣＧＳに変更した図７の回路構成を採用している。
【００６１】
なお、ここでは、テスト回路２２及びスイッチ回路２１の詳細、及び、スイッチ回路２１、書込み／消去ドライバ１９、メモリアレイ１１ａ及び読出しドライバ１６の部分の詳細をそれぞれ示している。メモリアレイ１１ａ、読出しドライバ１６、及び書込み／消去ドライバ１９については、制御線ＣＧＳ、ＣＧＯ、ワード線ＷＬをそれぞれ一本分（制御線ＣＧＳ０、ＣＧＯ０、ワード線ＷＬ０）について示している。他の制御線ＣＧＳ（ＣＧＳ１、…、ＣＧＳｎ）、ＣＧＯ（ＣＧＯ１、…、ＣＧＯｎ）、ワード線ＷＬ（ＷＬ１、…、ＷＬｎ）についても同様である。
【００６２】
読出しドライバ１６及び書込み／消去ドライバ１９の制御線ＣＧＳ、ＣＧＯ、ワード線ＷＬのそれぞれに係る部分の構成は、いずれも第１の実施の形態のワード線ＷＬに係る部分の構成と同じである。また、スイッチ回路２１及びテスト回路２２の構成についても、第１の実施の形態の場合と同様である。また、不揮発性半導体記憶装置１ａのその他の部分の構成についても、図２に示される第１の実施の形態の場合と同様である。
【００６３】
また、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の動作（不揮発性半導体記憶装置の不良検査方法）については、ワード線ＷＬではなく、制御線ＣＧＳに関して検査する他は、第１の実施の形態と同様であるのでその説明を省略する。
【００６４】
本実施の形態では、テスト回路２２を用いて、制御線ＣＧＳの電圧（選択電圧、非選択電圧）を複数の基準電圧と比較することにより、制御線ＣＧＳの選択電圧及び非選択電圧が所望の電圧範囲内にあるか否かを測定して電圧値を保証することが可能となる。また、スイッチ回路２１でＲＥＧチャージポンプ２０からの経路（配線２８）を遮断することで、当該経路の先の電子回路の状態に影響されずに、読出しドライバ１６の出力（制御線ＣＧＳの電圧）を書込み／消去ドライバ１９を介してテスト回路２２で複数の基準電圧と比較することが可能となる。これらにより、読出しドライバ１６や制御線ＣＧＳでの異常を検出することが出来る。
【００６５】
なお、上記実施の形態では制御線ＣＧＳに関して説明を行っているが、本発明はその例に限定されるものではない。例えば、制御線ＣＧＯに関して、上記不良検査を行うような構成としても良い。更に、制御線ＣＧＳ、ＣＧＯ、及びワード線ＷＬのうちの二本に関して、上記不良検査を行うような構成としても良い。更に、制御線ＣＧＳ、ＣＧＯ、及びワード線ＷＬの全てに関して、上記不良検査を行うような構成としても良い。その場合にも、上記実施の形態と同様の効果を得ることが出来る。
【００６６】
本発明では、読出しドライバ１６の出力（ワード線ＷＬ電圧、制御線ＣＧＳ／ＣＧＯ電圧）にテスト回路２２を接続して、選択電圧値／非選択電圧値を確認できるようにした。これにより、ワード線ＷＬや制御線ＣＧＳ／ＣＧＯに選択電圧値／非選択電圧値が印加されていることを正確に測定し、精度良く保証することが可能となった。また、時間のかかるセルの作り込みをせずにワード線ＷＬ電圧、制御線ＣＧＳ／ＣＧＯ電圧の確認が可能であるため、テスト時間を短縮できる効果が期待できる。
【００６７】
本発明は、例えば、フラッシュ混載マイコン、汎用メモリ等の選択ゲートを有する不揮発性半導体記憶装置が搭載された装置全般に適用できる。
【００６８】
本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。また、各実施の形態に記載の技術は、技術的矛盾の発生しない限り他の実施の形態に適用可能である。
【符号の説明】
【００６９】
１、１ａ    不揮発性半導体記憶装置
１０    制御回路（モード制御タイミング制御デコード回路）
１１、１１ａ    メモリアレイ
１２    リファレンスセル
１３    センスアンプ
１４    Ｉ／Ｏ回路
１５    書込みＢＬ電圧印加回路
１６    読出しドライバ
１７    読出し制御回路
１８    書込み／消去制御回路
１９    書込み／消去ドライバ
２０    ＲＥＧチャージポンプ
２１    スイッチ回路
２２    テスト回路
２７、２８、２９    配線
３０、３０ａ    メモリセル
ＴＮ１、ＴＮ２、ＴＮ３、ＴＮ４、ＴＮ５、ＴＮ６、ＴＮ７、ＴＮ８    ｎＭＯＳトランジスタ
ＴＰ１、ＴＰ２、ＴＰ５、ＴＰ６、ＴＰ８    ｐＭＯＳトランジスタ
ＷＬ    ワード線
ＢＬ    ビット線
ＳＬ    ソース線
ＣＧＳ、ＣＧＯ    制御線
Ｖｒｅｆ１、Ｖｒｅｆ２    基準電圧
Ｖｒｅａｄ    選択電圧
Ｖｗｇ１、Ｖｗｇ２    線電圧
ＣＯＭＰ１、ＣＯＭＰ２    コンパレータ
ΔＶＭ    読出しマージン
【図１】
0005486948.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
0005486948.tif 000006
【図６】
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【図７】
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