(57)【特許請求の範囲】
【請求項１】
第１導電型半導体基板に形成された、トレンチ部とプレーナー部とを交互に有して、ゲート幅方向に断続的に深さが変化するトレンチ構造と、
ゲート絶縁膜を介して、前記トレンチ部の内部を充填しているとともに、前記プレーナー部の上面に形成されたゲート電極と、
前記ゲート電極の一方の側の前記第１導電型半導体基板に形成された第２導電型のソース領域と、
前記ゲート電極の他方の側の前記第１導電型半導体基板に形成された第２導電型のドレイン領域と、
前記ソース領域および前記ドレイン領域にはさまれたチャネル領域と、
を備えた半導体装置において、
前記ソース領域および前記ドレイン領域は、前記トレンチ部の内部においては前記ゲート電極に対してノンセルフアラインに配置され、前記プレーナー部の上面においては前記ゲート電極に対してセルフアラインに配置されており、
前記ソース領域および前記ドレイン領域において、前記トレンチ部を挟んで向き合う部分は、当該トレンチ構造の上面から底部と同じあるいはそれ以上に達する深さを有し、
前記ゲート絶縁膜と同時に前記ソース領域および前記ドレイン領域の表面に配置された熱酸化膜の厚さは、前記チャネル領域の表面に配置された前記ゲート絶縁膜の厚さよりも厚く、
前記プレーナー部の前記ソース領域および前記ドレイン領域表面のコンタクトと前記ゲート電極との距離は、前記トレンチ部の前記ソース領域および前記ドレイン領域表面のコンタクトと前記ゲート電極との距離よりも短いことを特徴とする半導体装置。
【請求項２】
第１導電型半導体基板と、
前記第１導電型半導体基板の表面近傍に離間して配置された第２導電型のソース領域およびドレイン領域と、
前記ソース領域および前記ドレイン領域の間に配置された第１のチャネル領域となる平坦なプレーナー部と、
前記プレーナー部に沿って配置された、その側面および底面が第２のチャネル領域となる、一定の深さを有するトレンチ部と、
前記プレーナー部および前記トレンチ部の表面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたゲート電極と、からなる半導体装置であって、
前記ゲート電極は前記トレンチ部の内部を充填しているとともに、前記プレーナー部の上面に形成され、
前記ソース領域および前記ドレイン領域は、前記トレンチ部の内部においては前記ゲート電極に対してノンセルフアラインに配置され、前記プレーナー部の上面においては前記ゲート電極に対してセルフアラインに配置されており、
前記ソース領域および前記ドレイン領域において、前記トレンチ部を介して向き合う部分の拡散領域の深さは当該トレンチ構造の上面から底部と同じあるいはそれ以上に達する深さを有し、
前記ゲート絶縁膜と同時に前記ソース領域および前記ドレイン領域の表面に配置された熱酸化膜の厚さは、前記第２のチャネル領域の表面に配置された前記ゲート絶縁膜の厚さよりも厚く、
前記プレーナー部の前記ソース領域および前記ドレイン領域表面のコンタクトと前記ゲート電極との距離は、前記トレンチ部の前記ソース領域および前記ドレイン領域表面のコンタクトと前記ゲート電極との距離よりも短いことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高駆動能力を要するＭＯＳトランジスタを含む半導体装置に関する。
【背景技術】
【０００２】
MOSトランジスタは電子技術において中核を担う電子素子であって、MOSトランジスタの小型化と高駆動能力化は、重要である。MOSトランジスタを高駆動能力化する方法の１つとして、ゲート幅を長くしてオン抵抗を低減させる方法があるが、ゲート幅を広くするとMOSトランジスタの占有面積が大きくなるという問題があった。その解決のために、横型MOS構造のMOSトランジスタの専有面積の増加を抑えながらゲート幅を広くする技術が提案されている。（例えば、特許文献１参照）
以下、図４を用いて、従来の半導体装置について説明する。図４（ａ）の斜視図は、ウェル１１にトレンチ構造３を設け、ゲート絶縁膜６を介してトレンチ構造を有するトレンチ部の内部およびトレンチが形成されていないプレーナー部の上面にゲート電極７を形成したものである。ウェル１１の表面部分において、ゲート電極７の一方の側にはソース領域９が設けられており、他方の側にはドレイン領域１０が設けられている。図４（ｂ）は、図４（ａ）のA−A断面図であり、プレーナー部を示している。図４（ｃ）は、図４（ａ）のＢ−Ｂ断面図であり、チャネルに垂直な方向の断面図である。Ｂ−Ｂ断面図に示したように、トレンチ部３の内部にゲート電極７が形成されているため、ゲート電極７の下に位置するゲート絶縁膜６が形成する曲線の長さの総延長がゲート幅となる。
【０００３】
このように、この技術では、ゲート部を凸部と凹部を有するトレンチ構造にすることによって、表面でのゲート電極７の長さに対して、実効的なゲート幅の長さを長くすることができ、これによって、MOSトランジスタの耐圧を低下させずに単位面積あたりのオン抵抗を低減することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−４９８２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以上述べた半導体装置の構造では、想定したよりも駆動能力が実際には得られないという問題があった。そして、ゲート長によって、駆動能力が異なり、ゲート長が短くなると、駆動能力が低下する傾向を示すということが分かった。
【０００６】
これは、ソースドレイン間に生じたチャネルのうち、図４（ｄ）に示した経路A（トレンチ部３が形成されていないプレーナー部）に電流が多く流れ、ソースとドレインを結ぶ向きであるチャネルに平行なトレンチ部８の側面を流れる経路Bやトレンチ部８の底面を介して流れる経路Cにはあまり電流が流れないことが原因であると推察できる。そのため、ゲート長が短いほど、経路Aに電流が集中するようになり、このことが、ゲート長が短くなると駆動能力が低下する原因であると考えられる。
【０００７】
本発明の目的は、トレンチ構造を有する半導体装置の駆動能力を向上させることである。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明は次の手段を用いた。
（１）第１導電型半導体基板に形成された、トレンチ部とプレーナー部とを交互に有して、ゲート幅方向に断続的に深さが変化するトレンチ構造と、ゲート絶縁膜を介して、前記トレンチ部の内部を充填しているとともに、前記プレーナー部の上面に形成されたゲート電極と、前記ゲート電極の一方の側の前記第１導電型半導体基板に形成された第２導電型のソース領域と、前記ゲート電極の他方の側の前記第１導電型半導体基板に形成された第２導電型のドレイン領域と、前記ソース領域および前記ドレイン領域にはさまれたチャネル領域と、を備えた半導体装置において、
前記ソース領域および前記ドレイン領域は、前記トレンチ部の内部においては前記ゲート電極に対してノンセルフアラインに配置され、前記プレーナー部の上面においては前記ゲート電極に対してセルフアラインに配置されており、
前記ソース領域および前記ドレイン領域において、前記トレンチ部を挟んで向き合う部分は、当該トレンチ構造の上面から底部と同じあるいはそれ以上に達する深さを有し、
前記ソース領域および前記ドレイン領域の表面に配置された前記ゲート絶縁膜の厚さは、前記チャネル領域の表面に配置された前記ゲート絶縁膜の厚さよりも厚いことを特徴とする半導体装置とした。
（２）第１導電型半導体基板と、前記第１導電型半導体基板の表面近傍に離間して配置された第２導電型のソース領域およびドレイン領域と、前記ソース領域および前記ドレイン領域の間に配置された第１のチャネル領域となる平坦なプレーナー部と、前記プレーナー部に沿って配置された、その側面および底面が第２のチャネル領域となる、一定の深さを有するトレンチ部と、前記プレーナー部および前記トレンチ部の表面に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極と、からなる半導体装置であって、
前記ゲート電極は前記トレンチ部の内部を充填しているとともに、前記プレーナー部の上面に形成され、
前記ソース領域および前記ドレイン領域は、前記トレンチ部の内部においては前記ゲート電極に対してノンセルフアラインに配置され、前記プレーナー部の上面においては前記ゲート電極に対してセルフアラインに配置されており、
前記ソース領域および前記ドレイン領域において、前記トレンチ部を介して向き合う部分の拡散領域の深さは当該トレンチ構造の上面から底部と同じあるいはそれ以上に達する深さを有し、
前記ソース領域および前記ドレイン領域の表面に配置された前記ゲート絶縁膜の厚さは、前記第２のチャネル領域の表面に配置された前記ゲート絶縁膜の厚さよりも厚いことを特徴とする半導体装置とした。
【発明の効果】
【０００９】
本発明によれば、上述の半導体装置のソース領域およびドレイン領域の一部において、ゲート電極形成前のトレンチ部にフォトレジスト膜を塗布しパターニングし、イオン注入をおこなうことでトレンチ部上面から底部にかけて深く拡散させた領域を形成することが可能である。これによって、トレンチ部トランジスタのゲート電極に対して深い位置までソース領域およびドレイン領域が形成されることになるため、ゲート幅方向に断続的に深さが変化する凹部上部への電流集中を緩和させ、電流をトレンチ部側面および底面にも流すことが可能となることから、半導体装置の駆動能力を向上させることが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施例を示す模式的断面図フローである。
【図２】第１の実施例を示す模式的断面図フローにおけるイオン注入工程の模式図である。
【図３】第１の実施例および第２の実施例で得られる半導体装置の断面模式図および平面模式図である。
【図４】従来技術とその課題を示す断面図と模式図である。
【図５】第３の実施例で得られる半導体装置の平面模式図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１２】
図１は本発明の半導体装置の製造方法の第１の実施例を示す模式的断面図による工程順のフローである。
【００１３】
図１（A）は、第１導電型半導体基板である、例えばホウ素を添加した抵抗率２０Ωcmから３０Ωcmの不純物濃度を有するP型半導体基板１に、LOCOS法により厚膜酸化膜２として、例えば膜厚５００nmから１μmの熱酸化膜を所望の領域に形成したものである。基板の導電型は本発明の本質とは関係ない。続いて図１（B）に示すように、第１導電型半導体基板にトレンチ構造３を例えば数百nmから数μmの深さに形成する。トレンチ構造３を形成する溝状の凹部は一つだけ配置されることもあれば、図面の紙面と垂直方向に平行に並んで複数個配置されることもある。その後、トレンチ構造３の内部を構成する半導体基板表面を含むおよび半導体基板表面に酸化膜４を例えば膜厚数百Åで形成する。
【００１４】
その後、図１（C）に示すように、レジスト膜５を塗布し、図１（D）に示すように、ソース領域およびドレイン領域への不純物添加がトレンチ構造３の上面から底面と同じかそれ以上にかけて深く形成できるように、ソース領域およびドレイン領域のレジスト膜５をパターニングして不用部分を除去する。ここでのレジスト膜に替え、窒化膜、多結晶シリコン膜をマスクとしてパターニングすることも可能である。その後、図１（E）に示すように不純物として、例えば砒素を好ましくは１×１０13atoms/cm2から１×１０16atoms/cm2のドーズ量でウェハをスピン(回転)させながらイオン注入をおこなう。
【００１５】
この工程については図２を用いて詳細に説明する。図２は図１（E）のトレンチ構造内へのイオン注入工程を示す模式図であり、図２（A）はソース領域側を示し、図２（B）は、図２（Ａ）に対しウェハを１８０°回転させた時のドレイン領域側を示すものである。図２（A）に示すように、トレンチ構造３の側面から底面に不純物添加され、このウェハをスピン（回転）させながら、低角度のイオン注入入射角度でのイオン注入をおこなうので、図２（B）に示すように、ソース領域側であるレジスト膜５の反対側に位置するドレイン領域にも側面から底部に不純物添加が可能となる。さらに、図１（E）を上から見た図が図３（A）であり、図１（E）は図３（A）に示すA-A部の断面図となっている。その後、レジスト膜５および酸化膜４を除去する。
【００１６】
次に、図１（F）に示すように、ゲート絶縁膜６を、例えば膜厚十〜数百ｎｍの熱酸化膜で形成した後、ゲート絶縁膜６上に多結晶シリコンゲート膜を好ましくは膜厚を１００nm〜５００nm堆積し、プリデポジションあるいはイオン注入法により不純物を導入してゲート電極７とする。ここで、熱酸化膜であるゲート絶縁膜６を形成するのに同じくして、イオン注入により添加した不純物の拡散および活性化をおこなう。この工程で、拡散したソース領域９およびドレイン領域１０の双方は、トレンチ構造３の上面から底部と同じかそれ以上にかけて深い位置に拡散する。さらにここでは、上述のイオン注入による不純物添加が高濃度の場合、ソース領域９およびドレイン領域１０のそれぞれの表面において熱酸化膜が厚くなることから、自動的にゲートとドレイン間での容量を低減することが可能である。
【００１７】
一方で、レジスト膜８でゲート電極１０のパターニングをおこなうことで図１（G）に示すような構造が整う。引き続き、図１（G）に示すように、ゲート電極１０に対しセルフアライン法でソース領域およびドレイン領域を形成するための不純物添加を行う。ソース領域およびドレイン領域の不純物添加は例えば砒素を好ましくは１×１０15atoms/cm2から１×１０16atoms/cm2のドーズ量でイオン注入する。この工程までで、トレンチ構造３を有するMOSトランジスタの形態が整う。その後、８００℃〜１０００℃で数時間熱処理することで、図１（H）に示すように、ソース領域９およびドレイン領域１０を形成する。
【００１８】
また、第２の実施例として、上述したようなトレンチ構造３の上面から底部と同じかそれ以上にかけて深く形成するためのソース領域９およびドレイン領域１０の不純物添加を、ゲート絶縁膜６を形成後におこなうことが可能である。
【００１９】
上述までの第１の実施例あるいは第２の実施例で得られる半導体装置の平面図は図３（B）に示すとおりである。図３（B）のA-A断面図を図３（C）に、図３（B）のＢ−Ｂ断面図を図３（D）にそれぞれ示す。図３（C）より、トレンチ構造３を有するトレンチ部トランジスタ１２において、ゲート電極７付近のソース領域９およびドレイン領域１０においてトレンチ構造３の上面から底部と同じかそれ以上深くにかけて形成し、一方で、図３（D）からは、プレーナー部トランジスタ１３ではゲート電極７付近においてもソース領域９およびドレイン領域１０の全域において同程度の深さになるように形成させる。
【００２０】
図５は、第３の実施例で得られる半導体装置の平面模式図である。図３（Ｂ）と異なる点はソース領域およびドレイン領域表面のコンタクトの位置である。図３（Ｂ）ではトレンチ部コンタクトとプレーナー部コンタクトが一列に並んで配置されているが、本実施例ではプレーナー部コンタクト１５は寄生抵抗などを小さくするためにゲート電極７からの距離をトレンチ部コンタクト１４とゲート電極との距離よりも短くした。
【００２１】
以上のように、本発明においては、トレンチ構造を有するトレンチ部トランジスタ１２においてトレンチ部３の上面から底部と同じかそれ以上にかけて深くすることで、ゲート幅方向に断続的に深さが変化する凹部上部への電流集中を緩和させ、電流をトレンチ部側面および底面にも流すことが可能となり、半導体装置の駆動能力を向上させることが可能となる。
【符号の説明】
【００２２】
１      半導体基板
２、４  酸化膜
３      トレンチ構造
５、８  レジスト膜
６      ゲート絶縁膜
７      ゲート電極
９      ソース領域
１０    ドレイン領域
１１    ウェル
１２    トレンチ部トランジスタ
１３    プレーナー部トランジスタ
１４    トレンチ部コンタクト
１５    プレーナー部コンタクト
【図１】
0005567711.tif 000002
【図２】
0005567711.tif 000003
【図３】
0005567711.tif 000004
【図４】
0005567711.tif 000005
【図５】
0005567711.tif 000006