(57)【特許請求の範囲】
【請求項１】
互いに異なる複数の参照電圧を含む参照電圧集合体と、
ｍビット（ただし、ｍは３以上の所定の正整数）のデジタル信号を入力し、前記参照電圧集合体から、前記ｍビットのデジタル信号に基づき、第１及び第２の電圧を選択するデコーダと、
前記デコーダで選択された前記第１及び第２の電圧を入力し、前記第１及び第２の電圧を演算増幅した電圧レベルを出力端子から出力する増幅回路と、
を備え、
前記参照電圧集合体は、
第１の参照電圧群と、
第２の参照電圧群と、
を含み、前記第１の参照電圧群の一部が、前記第２の参照電圧群の一部又は全ての電圧を含み、
前記デコーダは、
前記ｍビットのデジタル信号の上位側（ｍ−ｎ）ビット（ただし、ｎは２以上、且つ（ｍ−１）以下の所定の正整数）の信号を共通に入力する第１乃至第２のサブデコーダ部と、
前記ｍビットのデジタル信号の下位側ｎビットの信号を共通に入力する第３乃至第４のサブデコーダ部と、
前記第１及び第２のサブデコーダ部の第１乃至第Ｑ（ただし、Ｑは２以上の所定の正整数）の出力ノードに共通に接続され、前記第３乃至第４のサブデコーダ部の第１乃至第Ｑの入力ノードに共通に接続される第１乃至第Ｑのノードと、
前記第３及び第４のサブデコーダ部の第１乃至第Ｐ（ただし、Ｐは２以上の所定の正整数）の出力ノードに共通に接続される第１乃至第Ｐのノードと、
を備え、
前記第１のサブデコーダ部は、
前記ｍビットのデジタル信号の上位側（ｍ−ｎ）ビットの信号に基づき、導通と非導通が制御され、前記第１の参照電圧群から、互いに異なるＱ個の参照電圧を選択し、それぞれ前記第１乃至第Ｑのノードへ伝達する、複数のスイッチを備え、
前記第２のサブデコーダ部は、
前記ｍビットのデジタル信号の前記上位側（ｍ−ｎ）ビットの信号に基づき、導通と非導通が制御され、前記第２の参照電圧群から、互いに異なるＱ個の参照電圧を選択し、それぞれ前記第１乃至第Ｑのノードへ伝達する、複数のスイッチを備え、
前記第３のサブデコーダ部は、
前記ｍビットのデジタル信号の下位側ｎビットの信号に基づき、それぞれ導通と非導通が制御され、前記第１乃至第Ｑのノードに伝達された前記Ｑ個の参照電圧から、前記第１及び第２の電圧を選択し、選択した前記第１及び第２の電圧を、前記第１乃至第Ｐのノードへ伝達する、複数のスイッチを備え、
前記第４のサブデコーダ部は、
前記ｍビットのデジタル信号の下位側ｎビットの信号に基づき、それぞれ導通と非導通が制御され、前記第１乃至第Ｑのノードに伝達された前記Ｑ個の参照電圧から、前記第１及び第２の電圧を、前記第３のサブデコーダ部と共通に選択し、選択した前記第１及び第２の電圧を、前記第１乃至第Ｐのノードへ伝達する、複数のスイッチを備え、
前記第１及び第３のサブデコーダ部の前記スイッチは、同一の導電型のトランジスタよりなり、
前記第２及び第４のサブデコーダ部の前記スイッチは、前記第１及び第３のサブデコーダ部の前記スイッチとは逆導電型のトランジスタよりなり、
前記増幅回路は、
前記第１乃至第Ｐのノードにそれぞれ接続された第１乃至第Ｐの入力を備え、前記第１乃至第Ｐのノードに伝達され前記第１乃至第Ｐの入力に受けた電圧を、予め定められた重み付けで平均し、前記重み付け平均した電圧を、前記ｍビットのデジタル信号に対応したアナログ信号として前記出力端子から出力する、ことを特徴とするデジタルアナログ変換回路。
【請求項２】
前記第３、第４のサブデコーダ部は、前記ｍビットのデジタル信号の下位側ｎビットの信号の値に応じて、前記第１乃至第Ｐのノードのうちの一部の複数ノード又は全てのノードに対して同一電圧を伝達する、ことを特徴とする請求項１記載のデジタルアナログ変換回路。
【請求項３】
前記Ｑが、ｚ×Ｓ＋１（ただし、Ｓは１を含む２のべき乗の正整数であり、ｚは１を含む２のべき乗の値に１を加算した正整数）とされ、
前記参照電圧集合体は、電圧値が昇順又は降順に順位付けされた第１乃至第（ｈ×ｚ×Ｓ＋１）（ただし、ｈは２以上の所定の正整数）の参照電圧を含み、
前記第１乃至第（ｈ×ｚ×Ｓ＋１）の参照電圧は、（ｚ×Ｓ＋１）行、ｈ列の２次元配列の配列要素に割当てられ、
前記２次元配列における、ｉ行ｊ列（ただし、ｉは１以上、且つ、（ｚ×Ｓ＋１）以下の整数、ｊは１以上、且つ、ｈ以下の整数）の配列要素が、前記第１乃至第（ｈ×ｚ×Ｓ＋１）の参照電圧の第｛（ｊ−１）×（ｚ×Ｓ＋ｉ）｝番目の参照電圧に対応し、
前記第１の参照電圧群は、前記２次元配列の第１乃至第（ｚ×Ｓ＋１）行に対応した第１乃至第（ｚ×Ｓ＋１）の参照電圧グループにグループ化され、前記第１の参照電圧群の各参照電圧グループに属する参照電圧は、前記２次元配列の第ｆ乃至第ｈ列（ただし、ｆは１以上ｈ未満の整数）の配列要素に対応した参照電圧とされ、
前記第２の参照電圧群は、前記２次元配列の第１乃至第（ｚ×Ｓ＋１）行に対応した第１乃至第（ｚ×Ｓ＋１）の参照電圧グループにグループ化され、
前記第２の参照電圧群の各参照電圧グループに属する参照電圧は、前記２次元配列の第１乃至第ｋ列（ただし、ｋはｆより大、且つ、ｈ未満の整数）の配列要素に対応した参照電圧とされ、
前記第１のサブデコーダ部は、
前記第１の参照電圧群の前記第１乃至第（ｚ×Ｓ＋１）の参照電圧グループにそれぞれ対応して設けられ、前記ｍビットのデジタル信号の前記上位側（ｍ−ｎ）ビットの信号が、前記２次元配列の前記第ｆ乃至第ｈ列のいずれか一列に対応する値のとき、前記第１の参照電圧群の前記第１乃至第（ｚ×Ｓ＋１）の参照電圧グループから、前記第ｆ乃至第ｈ列の該一列に割当てられた参照電圧をそれぞれ選択する、第１乃至第（ｚ×Ｓ＋１）のサブデコーダを備え、
前記第１のサブデコーダ部の前記第１乃至第（ｚ×Ｓ＋１）のサブデコーダでそれぞれ選択された（ｚ×Ｓ＋１）個の参照電圧が、前記第１及び第２のサブデコーダ部に共通に設けられた前記第１乃至第（ｚ×Ｓ＋１）のノードへそれぞれ伝達され、
前記第２のサブデコーダ部は、
前記第２の参照電圧群の前記第１乃至第（ｚ×Ｓ＋１）の参照電圧グループにそれぞれ対応して設けられ、前記ｍビットのデジタル信号の前記上位側（ｍ−ｎ）ビットの信号が、前記２次元配列の前記第１乃至第ｋ列のいずれか一列に対応する値のとき、前記第２の参照電圧群の前記第１乃至第（ｚ×Ｓ＋１）の参照電圧グループから、前記第１乃至第ｋ列の該一列に割当てられた参照電圧をそれぞれ選択する、第１乃至第（ｚ×Ｓ＋１）のサブデコーダを備え、
前記第２のサブデコーダ部の前記第１乃至第（ｚ×Ｓ＋１）のサブデコーダでそれぞれ選択された（ｚ×Ｓ＋１）個の参照電圧が、前記第１及び第２のサブデコーダ部に共通に設けられた前記第１乃至第（ｚ×Ｓ＋１）のノードへそれぞれ伝達される、ことを特徴とする請求項１記載のデジタルアナログ変換回路。
【請求項４】
前記第１のサブデコーダ部の前記第１、第２乃至第（ｚ×Ｓ＋１）のサブデコーダが、前記ｍビットのデジタル信号の前記上位側（ｍ−ｎ）ビットの信号により、前記第１の参照電圧群の前記第１乃至第（ｚ×Ｓ＋１）の参照電圧グループからそれぞれ、ｊ番目（ただし、ｊは１以上、ｋ以下の整数）の参照電圧Ｖｒ（（ｊ−１）ｚ×Ｓ＋１）、Ｖｒ（（ｊ−１）ｚ×Ｓ＋２）乃至Ｖｒ（ｚ×Ｓ＋１）を選択するとき、前記第２のサブデコーダ部の前記第１、第２乃至第（ｚ×Ｓ＋１）のサブデコーダも、Ｖｒ（（ｊ−１）ｚ×Ｓ＋１）、Ｖｒ（（ｊ−１）ｚ×Ｓ＋２）乃至Ｖｒ（ｚ×Ｓ＋１）を選択し、前記第１のサブデコーダ部の前記第１、第２乃至第（ｚ×Ｓ＋１）のサブデコーダが、ｊ番目（ただし、ｊはｋよりも大、ｈ以下の整数）の参照電圧Ｖｒ（（ｊ−１）ｚ×Ｓ＋１）、Ｖｒ（（ｊ−１）ｚ×Ｓ＋２）乃至Ｖｒ（ｚ×Ｓ＋１）を選択するとき、前記第２のサブデコーダ部の前記第１、第２乃至第（ｚ×Ｓ＋１）のサブデコーダはオフとされ、その出力はハイインピーダンス状態とされる、ことを特徴とする請求項３記載のデジタルアナログ変換回路。
【請求項５】
前記第１及び第２のサブデコーダ部は、それぞれに供給される第１及び第２の参照電圧群を、前記ｍビットのデジタル信号の前記上位側（ｍ−ｎ）ビットの信号について下位ビット側から上位ビット側へ向かって順にデコードする、ことを特徴とする請求項１乃至４のいずれか１項に記載のデジタルアナログ変換回路。
【請求項６】
前記Ｐが２とされ、
前記増幅回路は、前記第３及び第４のサブデコーダ部の第１、第２の出力ノードに共通に接続される第１、第２のノードへ伝達された電圧を、第１及び第２の入力に受け、前記第１及び第２の入力に受けた電圧を、１対１の比率で平均した電圧を出力する、ことを特徴とする請求項１乃至４のいずれか１項に記載のデジタルアナログ変換回路。
【請求項７】
前記Ｐが３とされ、
前記第３及び第４のサブデコーダ部の第１乃至第３の出力ノードに共通に接続される第１乃至第３のノードへ伝達された電圧を、前記増幅回路が、前記第１乃至第３のノードへ伝達された電圧を第１乃至第３の入力に受け、前記第１乃至第３の入力に受けた電圧を１対１対２の比率で重み付け平均した電圧を出力する、ことを特徴とする請求項１乃至４のいずれか１項に記載のデジタルアナログ変換回路。
【請求項８】
請求項１乃至７のいずれか１項に記載の前記デジタルアナログ変換回路を含むデータドライバ。
【請求項９】
請求項８記載のデータドライバを備えた表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルアナログ変換回路とデータドライバ及びそれを用いた表示装置に関する。
【０００２】
近時、表示装置は、薄型、軽量、低消費電力を特徴とする液晶表示装置（ＬＣＤ）が幅広く普及し、携帯電話機（モバイルフォン、セルラフォン）やＰＤＡ（パーソナルデジタルアシスタント）、多機能携帯情報端末、ノートＰＣ等のモバイル機器の表示部に多く利用されてきた。しかし、最近では液晶表示装置の大画面化や動画対応の技術も高まり、モバイル用途だけでなく据置型の大画面表示装置や大画面液晶テレビも実現可能になってきている。これらの液晶表示装置としては、高精細表示が可能なアクティブマトリクス駆動方式の液晶表示装置が利用されている。また薄型表示デバイスとして有機発光ダイオード（Ｏｒｇａｎｉｃ  ｌｉｇｈｔ−ｅｍｉｔｔｉｎｇ  ｄｉｏｄｅ：ＯＬＥＤ）を用いたアクティブマトリクス駆動方式の表示装置も開発されている。
【０００３】
図１６を参照して、アクティブマトリクス駆動方式の薄型表示装置（液晶表示装置及び有機発光ダイオード表示装置）の典型的な構成について概説しておく。図１６（Ａ）は、薄型表示装置の要部構成を示すブロック図である。図１６（Ｂ）は液晶表示装置の表示パネルの単位画素の要部構成を示す図である。図１６（Ｃ）は、有機発光ダイオード表示装置の表示パネルの単位画素の要部構成を示す図である。図１６（Ｂ）と図１６（Ｃ）において、単位画素は模式的な等価回路で示されている。
【０００４】
図１６（Ａ）を参照すると、アクティブマトリクス駆動方式の薄型表示装置は、その典型的な構成として、電源回路９４０、表示コントローラー９５０、表示パネル９６０、ゲートドライバ９７０、データドライバ９８０を含む。表示パネル９６０は、画素スイッチ９６４と表示素子９６３を含む単位画素がマトリクス状に配置される（例えばカラーＳＸＧＡパネルの場合、１２８０×３画素列×１０２４画素行）。表示パネル９６０には、各単位画素にゲートドライバ９７０から出力される走査信号を送る走査線９６１と、データドライバ９８０から出力される階調電圧信号を送るデータ線９６２とが格子状に配線される。ゲートドライバ９７０及びデータドライバ９８０は、表示コントローラー９５０によって制御され、それぞれ必要なクロックＣＬＫ、制御信号等が表示コントローラー９５０より供給される。映像データはデータドライバ９８０に供給される。現在、映像データはデジタルデータが主流となっている。電源回路９４０は、ゲートドライバ９７０、データドライバ９８０に必要な電源を供給する。表示パネル９６０は半導体基板を備えている。大画面表示装置等の表示パネル９６０としては、絶縁性基板上に薄膜トランジスタ（画素スイッチ等）を形成した半導体基板が広く使われている。
【０００５】
図１６（Ａ）の表示装置において、画素スイッチ９６４のオン・オフを走査信号により制御し、画素スイッチ９６４がオン（電気的に導通状態）となるときに、映像データに対応した階調電圧信号が表示素子９６３に印加され、該階調電圧信号に応じて表示素子９６３の輝度が変化することで画像が表示される。１画面分のデータの書き換えは、１フレーム期間（６０Ｈｚ駆動時は通常、約０．０１７秒）で行われ、各走査線９６１で１画素行毎（ライン毎）、順次、選択（ＴＦＴ９６４がオン）され、選択期間内に、各データ線９６２より階調電圧信号が画素スイッチ９６４を介して表示素子９６３に供給される。なお、走査線で複数画素行が同時に選択される場合や、６０Ｈｚ以上のフレーム周波数で駆動される場合もある。
【０００６】
液晶表示装置の場合、図１６（Ａ）及び図１６（Ｂ）を参照すると、表示パネル９６０は、単位画素として画素スイッチ９６４と透明な画素電極９７３をマトリクス状に配置した半導体基板と、面全体に１つの透明な電極９７４を形成した対向基板と、これら２枚の基板を対向させて間に液晶を封入した構造を有する。単位画素を構成する表示素子９６３は、画素電極９７３、対向基板電極９７４、液晶容量９７１及び補助容量９７２を備えている。また表示パネルの背面に光源としてバックライトを備えている。
【０００７】
走査線９６１からの走査信号により画素スイッチ９６４がオン（導通）となるときに、データ線９６２からの階調電圧信号が画素電極９７３に印加され、各画素電極９７３と対向基板電極９７４との間の電位差により液晶を透過するバックライトの透過率が変化し、画素スイッチ９６４がオフ（非導通）とされた後も、該電位差を液晶容量９７１及び補助容量９７２で一定期間保持することで表示が行われる。なお、液晶表示装置の駆動では液晶の劣化を防ぐため、対向基板電極９７４のコモン電圧に対して画素ごと通常１フレーム周期で電圧極性（正又は負）を切替える駆動（反転駆動）が行われる。代表的な駆動として、隣接画素間で異なる電圧極性となるようなドット反転駆動や隣接データ線間で異なる電圧極性となるようなカラム反転駆動がある。ドット反転駆動では、１選択期間（１データ期間）毎に異なる電圧極性の階調電圧信号がデータ線９６２へ出力される。カラム反転駆動では、１選択期間（１データ期間）毎に同じ電圧極性の階調電圧信号がデータ線９６２へ出力される。
【０００８】
有機発光ダイオード表示装置の場合、図１６（Ａ）及び図１６（Ｃ）を参照すると、表示パネル９６０は、単位画素として、画素スイッチ９６４、及び、２つの薄膜電極層に挟まれた有機膜からなる有機発光ダイオード９８２、有機発光ダイオード９８２に供給する電流を制御する薄膜トランジスタ（ＴＦＴ）９８１をマトリクス状に配置した半導体基板を有する。ＴＦＴ９８１と有機発光ダイオード９８２は、異なる電源電圧が供給される電源端子９８４、９８５との間に直列形態で接続されており、ＴＦＴ９８１の制御端子電圧を保持する補助容量９８３を更に備える。なお、１画素に対応した表示素子９６３は、ＴＦＴ９８１、有機発光ダイオード９８２、電源端子９８４、９８５及び補助容量９８３を含む。
【０００９】
走査線９６１からの走査信号により画素スイッチ９６４がオン（電気的に導通）となるときに、データ線９６２からの階調電圧信号がＴＦＴ９８１の制御端子に印加され、該階調電圧信号に対応した電流が、ＴＦＴ９８１を介して有機発光ダイオード９８２に供給され、電流に応じた輝度で有機発光ダイオード９８２が発光することで表示が行われる。画素スイッチ９６４がオフ（電気的に非導通）とされた後も、ＴＦＴ９８１の制御端子に印加された該階調電圧信号を補助容量９８３で一定期間保持することで発光が保持される。図１６には、画素スイッチ９６４、ＴＦＴ９８１はＮｃｈ型トランジスタの例が示されているが、Ｐｃｈ型トランジスタで構成することも可能である。また有機ＥＬ素子は電源端子９８４側に接続される構成も可能である。また、有機発光ダイオード表示装置の駆動では、液晶表示装置のような反転駆動は必要なく、１選択期間（１データ期間）毎に画素に対応した階調電圧信号が出力される。
【００１０】
有機発光ダイオード表示装置は、上記データ線９６２からの階調電圧信号に対応して表示を行う構成とは別に、データドライバから出力された階調電流信号を受けて表示を行う構成もあるが、本明細書では、データドライバから出力された階調電圧信号を受けて表示を行う構成に限定する。
【００１１】
図１６（Ａ）において、ゲートドライバ９７０は、少なくとも２値の走査信号を供給すればよいのに対し、データドライバ９８０は、各データ線９６２を階調数に応じた多値レベルの階調電圧信号で駆動することが必要とされる。このため、データドライバ９８０は、映像データを階調電圧信号に変換するデコーダと、その階調電圧信号をデータ線９６２に増幅回路出力する増幅回路を含むデジタルアナログ変換回路（ＤＡＣ）を備えている。
【００１２】
液晶表示装置や有機発光ダイオード表示装置の薄型表示装置を有するハイエンド用途のモバイル機器、ノートＰＣ、モニタ、ＴＶ等において、高画質化（多色化）が進んでおり、映像デジタルデータの多ビット化の需要も高まっている。多ビットＤＡＣの面積はデコーダ構成に依存する。
【００１３】
また、液晶表示装置では、液晶駆動電圧の低電源電圧化の要求がある。一方、有機発光ダイオード表示装置では、液晶駆動のような極性反転は必要なく、電源電圧に対してダイナミックレンジ（駆動電圧範囲）が広い。これらを実現するためには、液晶表示装置及び有機発光ダイオード表示装置ともに、データドライバ９８０において、デジタルアナログ変換回路のデコーダのスイッチとして、Ｐｃｈトランジスタスイッチ（Ｐｃｈ−ＳＷ）とＮｃｈトランジスタスイッチ（Ｎｃｈ−ＳＷ）を抱き合わせた構成（Ｐｃｈ−ＳＷとＮｃｈ−ＳＷのドレイン・ソース間に流れる電流の向きが同一方向となるように、並列接続し、それぞれのゲートに相補の制御信号を入力し、共通にオン、オフが制御されるＣＭＯＳスイッチ）が必要である。
【００１４】
しかしながら、例えばＰｃｈ型又はＮｃｈ型のスイッチを全てＣＭＯＳスイッチ構成とすると、デコーダ面積が増加し、データドライバのコストが増大する。
【００１５】
また、本発明の関連技術として、データドライバの入力デジタル信号の多ビット化に対して、デコーダで選択する参照電圧数の増大を抑止し、デコーダを構成する素子数の増大の抑止を図るデジタルアナログ変換回路が特許文献１（特開２００９−１０４０５６号公報）、特許文献２（特開２００９−２８４３１０号公報）、特許文献３（特開２００９−２１３１３２号公報）に開示されている。
【００１６】
図１７は、特許文献１〜３に開示されたＬＣＤの正極又は負極の一方の極性に対応したデコーダを備えたデジタルアナログ変換回路の主要な構成を共通に示す図で、関連技術を説明するため本願発明者により作成された図面である。
【００１７】
図１７を参照すると、特許文献１〜３のデジタルアナログ変換回路においては、不図示の参照電圧発生回路から出力された参照電圧集合体８２０と、ｍビット（ただし、ｍは３以上の所定の正整数）のデジタルデータのうち上位側の（ｍ−ｎ）ビット（ただし、ｎは２以上の所定の正整数）が入力される第１〜第（ｚＳ＋１）（ただし、Ｓは１を含む２のべき乗の整数：１、２、４、…、且つ、ｚは、１を含む２のべき乗に１を加算した整数：２、３、５、９、…）のサブデコーダ８１１−１〜８１１−（ｚＳ＋１）と、下位側のｎビットが入力されるサブデコーダ８１３を備えたデコーダ８１０と、内挿アンプ８３０を備えている。図１７のデジタルアナログ変換回路は、内挿アンプ８３０から出力される出力レベル数に対して、デコーダ８１０に入力される参照電圧数が少なく、更にデコーダを構成するトランジスタスイッチ数も縮減した構成とされている。なお、デコーダ８１０は、単一導電型のトランジスタスイッチで構成されている。
【００１８】
参照電圧集合体８２０は、電圧値が序列化された互いに異なる複数の参照電圧を含み、前記複数の参照電圧は（ｚＳ＋１）個の参照電圧グループ（８２０−１〜８２０−（ｚＳ＋１））にグループ化されている。なお、以下では、表記の簡単化のため、記号と数値の積算や記号同士の乗算では乗算記号（×）を省略して表す。例えば、
ｚＳはｚ×Ｓ、
２ｚＳは２×ｚ×Ｓ、
（ｊ−１）ｚＳは（ｊ−１）×ｚ×Ｓ
を表している。
【００１９】
第１の参照電圧グループ８２０−１は、｛（ｊ−１）ｚＳ＋１｝番目の参照電圧（Ｖｒ｛（ｊ−１）ｚＳ＋１｝（ただし、インデックスｊは１、２、・・・ｈをとることが可能、ただし、ｈは２以上の正整数）を含む。インデックスｊが１乃至ｈの全ての整数値をとる場合、第１の参照電圧グループ８２０−１は、（ｚＳ）番おきの参照電圧Ｖｒ｛１｝、Ｖｒ｛ｚＳ＋１｝、Ｖｒ｛２ｚＳ＋１｝、・・・、Ｖｒ｛（ｈ−１）ｚＳ＋１｝を含む。
【００２０】
第２の参照電圧グループ８２０−２は、｛（ｊ−１）ｚＳ＋２｝番目の参照電圧（Ｖｒ｛（ｊ−１）ｚＳ＋２｝を含む。インデックスｊが１乃至ｈの全ての整数値をとる場合、第２の参照電圧グループ８２０−２は、（ｚＳ）番おきの参照電圧Ｖｒ｛２｝、Ｖｒ｛ｚＳ＋２｝、Ｖｒ｛２ｚＳ＋２｝、・・・、Ｖｒ｛（ｈ−１）ｚＳ＋２｝を含む。
【００２１】
同様にして、第（ｚＳ＋１）の参照電圧グループ８２０−（ｚＳ＋１）は、｛（ｊ−１）ｚＳ＋（ｚＳ＋１）｝番目（（ｊｚＳ＋１）番目）の参照電圧Ｖｒ｛（ｊ−１）ｚＳ＋（ｚＳ＋１）｝＝Ｖｒ（ｊｚＳ＋１）を含む。インデックスｊが１乃至ｈの全ての整数値をとる場合、第（ｚＳ＋１）の参照電圧グループ８２０−（ｚＳ＋１）は、（ｚＳ）番おきの参照電圧Ｖｒ｛ｚＳ＋１｝、Ｖｒ｛２ｚＳ＋１｝、Ｖｒ｛３ｚＳ＋１｝、・・・、Ｖｒ｛ｈｚＳ＋１｝を含む。
【００２２】
参照電圧集合体８２０は、インデックスｊが１乃至ｈの全ての整数値をとる場合、（ｈｚＳ＋１）個の互いに異なる複数の参照電圧を含む。なお一部の参照電圧が欠如する場合に対応してインデックスｊの一部も欠如する場合がある。
【００２３】
第１〜第（ｚＳ＋１）のサブデコーダ８１１−１〜８１１−（ｚＳ＋１）は、ｍビットのデジタル信号のうち上位側の（ｍ−ｎ）ビット（Ｄ（ｍ−１）〜Ｄｎ、Ｄ（ｍ−１）Ｂ〜ＤｎＢ、ただし、Ｄ（ｍ−１）Ｂ〜ＤｎＢはＤ（ｍ−１）〜Ｄｎの相補信号である）の値に応じて、第１〜第（ｚＳ＋１）の参照電圧グループ８２０−１〜８２０−（ｚＳ＋１）の対応する参照電圧グループごとに、それぞれ１個の参照電圧を選択することができる。なお、ビット信号は（Ｄ０、Ｄ０Ｂ）をＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）、（Ｄ（ｍ−１）、Ｄ（ｍ−１）Ｂ）をＭＳＢ（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）とし、記号ｍが小さい側を下位側ビット、ｍが大きい側を上位側ビットとする。
【００２４】
サブデコーダ８１３は、ｍビットのデジタル信号のうち下位側のｎビット（Ｄ（ｎ−１）〜Ｄ０、Ｄ（ｎ−１）Ｂ〜Ｄ０Ｂ）の値に応じて、第１〜第（ｚＳ＋１）のサブデコーダ８１１−１〜８１１−（ｚＳ＋１）で選択された（ｚＳ＋１）個、又はそれ以下の参照電圧から第１及び第２の電圧Ｖｏ１、Ｖｏ２を選択する。
【００２５】
内挿アンプ８３０は、サブデコーダ８１３で選択された第１及び第２の電圧Ｖｏ１、Ｖｏ２を重複を含めてＰ個の入力にＶ（Ｔ１）、Ｖ（Ｔ２）、…、Ｖ（ＴＰ）として受け、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、…、Ｖ（ＴＰ）を所定の比率で重み付け平均した電圧レベルを出力する。すなわち、内挿アンプ８３０は、デコーダ８１０で選択された異なる２つの電圧又は同一の２つの電圧（電圧Ｖｏ１、Ｖｏ２）を２分割以上で内分した複数の電圧レベルを生成することを可能としている。
【００２６】
なお、参照電圧集合体８２０のＶｒ１からＶｒ（ｈｚＳ＋１）までの参照電圧は、互いに異なる電圧レベルとされ、ＶｒＸ（Ｘ＝１〜（ｈｚＳ＋１））の電圧レベルは、Ｘの昇順／降順に対して、単調増加又は単調減少となるように序列化されている。
【００２７】
具体例として、内挿アンプ８３０は、Ｐ＝２とされ、２つの電圧（Ｖｏ１，Ｖｏ２）を２つの入力Ｔ１、Ｔ２に受け、２つの入力Ｔ１、Ｔ２に受けた電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対１に内挿（Ｖｏｕｔ＝｛Ｖ（Ｔ１）＋Ｖ（Ｔ２）｝／２）する内挿アンプ（特許文献１〜３参照）や、Ｐ＝３とされ、２つの電圧（Ｖｏ１，Ｖｏ２）を３つの入力Ｔ１、Ｔ２、Ｔ３に受け、３つの入力Ｔ１、Ｔ２、Ｔ３に受けた電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）を１対１対２の比率で重み付け平均（Ｖｏｕｔ＝（Ｖ（Ｔ１）＋Ｖ（Ｔ２）＋２×Ｖ（Ｔ３））／４）する内挿アンプ（特許文献１、２参照）が適用されている。
【００２８】
第１〜第（ｚＳ＋１）のサブデコーダ８１１−１〜８１１−（ｚＳ＋１）は、上位側の（ｍ−ｎ）ビット（Ｄ（ｍ−１）〜Ｄｎ、Ｄ（ｍ−１）Ｂ〜ＤｎＢ）を共通に入力し、サブデコーダ８１１−１〜８１１−（ｚＳ＋１）で選択される（ｚＳ＋１）個又はそれ以下の参照電圧は、参照電圧集合体８２０において互いに電圧レベルが異なり、順序が連続している参照電圧とされる。
【００２９】
例えば第１のサブデコーダ８１１−１で参照電圧Ｖｒ｛（ｊ−１）ｚＳ＋１｝が選択された場合、第２のサブデコーダ８１１−２では参照電圧Ｖｒ｛（ｊ−１）ｚＳ＋２｝、第３のサブデコーダ８１１−３では参照電圧Ｖｒ｛（ｊ−１）ｚＳ＋３｝、…、第（ｚＳ＋１）のサブデコーダ８１１−（ｚＳ＋１）では参照電圧Ｖｒ（ｊｚＳ＋１）｝がそれぞれ選択される。
【００３０】
次に、図１７の参照電圧集合体８２０のグループ化とサブデコーダ８１１−１〜８１１−（ｚＳ＋１）で選択される参照電圧について説明する。
【００３１】
図１８は、図１７の参照電圧集合体８２０のグループ化の一例を模式的に示す図であり、関連技術を説明するため本願発明者により作成された図面である。図１８を参照すると、図１７の参照電圧集合体８２０の複数の参照電圧（最大で（ｈｚＳ＋１）個）のグループ化は、第１乃至第（ｚＳ＋１）の参照電圧グループ（図１７の８２０−１〜８２０−（ｚＳ＋１））を行に割り当て、各参照電圧グループに属する参照電圧の参照電圧グループ内での序列（例えば１、２、・・・、ｈ−１、ｈ）を列に割当てた、（ｚＳ＋１）行、ｈ列の２次元配列で表すことができる。
【００３２】
２次元配列に割り当てられたｉ行ｊ列（ただし、ｉは１以上且つ（ｚＳ＋１）以下の整数、ｊは１以上且つｈ以下の整数、ｈは２以上の整数）の要素は、参照電圧Ｖｒ（（ｊ−１）ｚＳ＋ｉ）に対応している。
【００３３】
すなわち、第１の参照電圧グループ８２０−１は、２次元配列の第１行に割当てられたｚＳ個置きの参照電圧（Ｖｒ１、Ｖｒ（ｚＳ＋１）、Ｖｒ（２ｚＳ＋１）、・・・、Ｖｒ｛（ｈ−１）（ｚＳ）＋１｝）よりなる。
【００３４】
第２の参照電圧グループ８２０−２は、２次元配列の第２行に割当てられたｚＳ個置きの参照電圧（Ｖｒ２、Ｖｒ（ｚＳ＋２）、Ｖｒ（２ｚＳ＋２）・・・、Ｖｒ｛（ｈ−１）（ｚＳ）＋２｝）よりなる。
【００３５】
第ｉ（ただし、１≦ｉ≦（ｚＳ＋１））の参照電圧グループ８２０−ｉは２次元配列の第ｉ行に割当てられたｚＳ個置きの参照電圧（Ｖｒ（ｉ）、Ｖｒ（ｚＳ＋ｉ）、Ｖｒ（２ｚＳ＋ｉ）・・・、Ｖｒ｛（ｈ−１）（ｚＳ）＋ｉ｝）よりなる。
【００３６】
第（ｚＳ＋１）の参照電圧グループ８２０−（ｚＳ＋１）は、２次元配列の第（ｚＳ＋１）行に割当てられたｚＳ個置きの参照電圧（Ｖｒ（ｚＳ＋１）、Ｖｒ（２ｚＳ＋１）、Ｖｒ（３ｚＳ＋１）、・・・、Ｖｒ（ｈｚＳ＋１））よりなる。
【００３７】
第（ｚＳ＋１）の参照電圧グループ８２０−（ｚＳ＋１）における１番目から（ｈ−１）番目の参照電圧（２次元配列の第（ｚＳ＋１）行の１列から（ｈ−１）列までに割り当てられた参照電圧）は、第１の参照電圧グループ８２０−１における２番目からｈ番目の参照電圧（２次元配列の第１行の２列からｈ列までに割り当てられた参照電圧）と、それぞれ同一とされる。
【００３８】
図１８の２次元配列の列は、図１７のｍビットデジタル信号の上位側（ｍ−ｎ）ビット（Ｄ（ｍ−１）〜Ｄｎ、Ｄ（ｍ−１）Ｂ〜ＤｎＢ）の値と対応しており、図１７の第１〜第（ｚＳ＋１）のサブデコーダ８１１−１〜８１１−（ｚＳ＋１）で選択される参照電圧は、上位側（ｍ−ｎ）ビットの値に対応した図１８の第１列〜第ｈ列のいずれか１列に割り当てられた参照電圧とされる。
【００３９】
なお、図１８には、Ｖｒ１からＶｒ（ｈｚＳ＋１）までの互いに異なる（ｈｚＳ＋１）個の参照電圧の対応関係が示されているが、Ｖｒ１から所定個の参照電圧が欠如していてもよい。また、Ｖｒ（ｈｚＳ＋１）よりも手前の所定の電圧からＶｒ（ｈｚＳ＋１）までの所定個の参照電圧が欠如していてもよい。
【００４０】
図１７と特許文献１〜３に開示されたデジタルアナログ変換回路との対応について説明する。
【００４１】
（ａ）  Ｓ＝１、ｚ＝２（ｚＳ＋１＝３）とすると、図１７のデジタルアナログ変換回路は、３個の参照電圧グループにグループ化された複数の参照電圧とｍビットデジタル信号の上位側の（ｍ−ｎ）ビットが入力される第１〜第３のサブデコーダと、第１〜第３のサブデコーダの出力とｍビットデジタル信号の下位側のｎビットが入力され、第１及び第２の電圧（Ｖｏ１，Ｖｏ２）を選択するサブデコーダと、第１及び第２の電圧（Ｖｏ１，Ｖｏ２）をＰ個の入力に受け、Ｐ個の入力に受けた電圧を所定の比率で重み付け平均した電圧を出力する内挿アンプを備える。これは特許文献１の図１に対応する。なお、特許文献１（図１）の記号ｋは、図１７で記号ｊに対応する。
【００４２】
（ｂ）  Ｓ＝２、ｚ＝２（ｚＳ＋１＝５）、Ｐ＝２とすると、図１７のデジタルアナログ変換回路は、５個の参照電圧グループにグループ化された複数の参照電圧とｍビットデジタル信号の上位側の（ｍ−ｎ）ビットが入力される第１〜第５のサブデコーダと、第１〜第５のサブデコーダの出力とｍビットデジタル信号の下位側のｎビットが入力され、第１及び第２の電圧（Ｖｏ１，Ｖｏ２）を選択するサブデコーダと、第１及び第２の電圧（Ｖｏ１，Ｖｏ２）を２個の入力に受け、２個の入力に受けた電圧を１対１の比率で平均（内分）した電圧を出力する内挿アンプを備える。これは、特許文献２の図３に対応する。なお、特許文献２の記号Ｓは、図１７の（ｚＳ）に対応する。
【００４３】
（ｃ）  Ｓ＝４、ｚ＝２（ｚＳ＋１＝９）、Ｐ＝２とすると、図１７のデジタルアナログ変換回路は、９個の参照電圧グループにグループ化された複数の参照電圧とｍビットデジタル信号の上位側の（ｍ−ｎ）ビットが入力される第１〜第９のサブデコーダと、第１〜第９のサブデコーダの出力とｍビットデジタル信号の下位側のｎビットが入力され、第１及び第２の電圧（Ｖｏ１，Ｖｏ２）を選択するサブデコーダと、第１及び第２の電圧（Ｖｏ１，Ｖｏ２）を２個の入力に受け、２個の入力に受けた電圧を１対１の比率で平均（内分）した電圧を出力する内挿アンプを備える。これは、特許文献２の図９に対応する。
【００４４】
（ｄ）  Ｓ＝２、ｚ＝２（ｚＳ＋１＝５）、Ｐ＝３とすると、図１７のデジタルアナログ変換回路は、５個の参照電圧グループにグループ化された複数の参照電圧とｍビットデジタル信号の上位側の（ｍ−ｎ）ビットが入力される第１〜第５のサブデコーダと、第１〜第５のサブデコーダの出力とｍビットデジタル信号の下位側のｎビットが入力され、第１及び第２の電圧（Ｖｏ１，Ｖｏ２）を選択するサブデコーダと、第１及び第２の電圧（Ｖｏ１，Ｖｏ２）を３個の入力に受け、３個の入力に受けた電圧を１対１対２の比率で重み付け平均した電圧を出力する内挿アンプを備える。これは、特許文献２の図１６に対応する。
【００４５】
（ｅ）  Ｓを１を含む２のべき乗の２以上の整数とし、ｚ＝３（ｚＳ＋１＝３Ｓ＋１）、Ｐ＝２とすると、図１７のデジタルアナログ変換回路は、（３Ｓ＋１）個の参照電圧グループにグループ化された複数の参照電圧とｍビットデジタル信号の上位側の（ｍ−ｎ）ビットが入力される第１〜第（３Ｓ＋１）のサブデコーダと、第１〜第（３Ｓ＋１）のサブデコーダの出力とｍビットデジタル信号の下位側のｎビットが入力され、第１及び第２の電圧（Ｖｏ１，Ｖｏ２）を選択するサブデコーダと、第１及び第２の電圧（Ｖｏ１，Ｖｏ２）を２個の入力に受け、２個の入力に受けた電圧を１対１の比率で平均（内分）した電圧を出力する内挿アンプを備える。これは、特許文献３の図１に対応する。
【００４６】
（ｆ）  Ｓ＝２、ｚ＝３（ｚＳ＋１＝７）、Ｐ＝２とすると、図１７のデジタルアナログ変換回路は、７個の参照電圧グループにグループ化された複数の参照電圧とｍビットデジタル信号の上位側の（ｍ−ｎ）ビットが入力される第１〜第７のサブデコーダと、第１〜第７のサブデコーダの出力とｍビットデジタル信号の下位側のｎビットが入力され、第１及び第２の電圧（Ｖｏ１，Ｖｏ２）を選択するサブデコーダと、第１及び第２の電圧（Ｖｏ１，Ｖｏ２）を２個の入力に受け、２個の入力に受けた電圧を１対１の比率で平均（内分）した電圧を出力する内挿アンプを備える。これは、特許文献３の図３に対応する。
【００４７】
（ｇ）  Ｓ＝１、ｚ＝３（ｚＳ＋１＝４）、Ｐ＝２とすると、図１７のデジタルアナログ変換回路は、４個の参照電圧グループにグループ化された複数の参照電圧とｍビットデジタル信号の上位側の（ｍ−ｎ）ビットが入力される第１〜第４のサブデコーダと、第１〜第４のサブデコーダの出力とｍビットデジタル信号の下位側のｎビットが入力され、第１及び第２の電圧（Ｖｏ１，Ｖｏ２）を選択するサブデコーダと、第１及び第２の電圧（Ｖｏ１，Ｖｏ２）を２個の入力に受け、２個の入力に受けた電圧を１対１の比率で平均（内分）した電圧を出力する内挿アンプを備える。これは、特許文献３の図７に対応する。
【００４８】
以上のように、図１７において、記号Ｓ（１を含む２のべき乗の整数：１、２、４、…）、記号ｚ（１を含む２のべき乗に１を加算した整数：２、３、５、９、…）、記号Ｐ（２又は３）の組合せによる構成が、特許文献１〜３に開示されたデジタルアナログ変換回路の構成と対応している。ところで、本願発明者による分析の結果、特許文献１〜３に開示された以外の構成のデジタルアナログ変換回路も、上記各記号の値の組合せによって実現可能であることを補足しておく。なお、複数の参照電圧と、内挿アンプから出力可能な電圧レベルの関係については、特許文献１〜３に開示された仕様の説明が参照される。
【００４９】
次に、図１７のサブデコーダ８１１−１〜８１１−（ｚＳ＋１）の構成について説明する。図１９は、図１７のｉ番目のサブデコーダ８１１−ｉ（ｉ＝１〜（ｚＳ＋１））の構成を示す図であり、関連技術を説明するため本願発明者により作成された図面である。参照電圧集合体８２０がＶｒ１からＶｒ（ｈｚＳ＋１）までの互いに異なる（ｈｚＳ＋１）個の参照電圧を含むとき、第１〜第（ｚＳ＋１）のサブデコーダ８１１−１〜８１１−（ｚＳ＋１）は、入力する参照電圧の組が異なるだけであり、回路構成は互いに同一である。図１９において、最も左側の参照電圧グループ８２０−１が第１のサブデコーダ８１１−１に入力され、参照電圧グループ８２０−２が第２のサブデコーダ８１１−２に入力され、参照電圧グループ８２０−（ｚＳ＋１）は第（ｚＳ＋１）のサブデコーダ８１１−（ｚＳ＋１）に入力されるが、サブデコーダとしてｉ番目のサブデコーダ１つが示されている。図１９では、第１〜第（ｚＳ＋１）のサブデコーダ８１１−ｉ（ｉ＝１〜（ｚＳ＋１））は、ｍビットデジタル信号の上位側（ｍ−ｎ）ビット（Ｄ（ｍ−１）〜Ｄｎ、Ｄ（ｍ−１）Ｂ〜ＤｎＢ）の値に応じて、それぞれ参照電圧グループ８２０−１〜８２０−（ｚＳ＋１）から、各参照電圧グループ内の序列がｊ番目（図１８の２次元配列の第ｊ列の要素に対応）の参照電圧Ｖｒ｛（ｊ−１）ｚＳ＋１｝、Ｖｒ｛（ｊ−１）ｚＳ＋２｝、…、Ｖｒ（ｊｚＳ＋１）を選択している。
【００５０】
図１９において、サブデコーダ８１１−ｉ（ｉ＝１〜（ｚＳ＋１））は、ｈ個の参照電圧を入力し、ｍビットデジタル信号の上位側（ｍ−ｎ）ビット（Ｄ（ｍ−１）〜Ｄｎ、Ｄ（ｍ−１）Ｂ〜ＤｎＢ）のうちの下位側ビット（Ｄｎ、ＤｎＢ）から上位側ビットの順で順次選択していき（トーナメント形式のスイッチ）、（Ｄ（ｍ−１）、Ｄ（ｍ−１）Ｂ）で１個の電圧を選択出力する構成とされる。
【００５１】
また、各スイッチは単一導電型のパストランジスタで構成されている。Ｎｃｈトランジスタで構成する場合は、ビット信号線ｂ１〜ｂ５にＤｎ〜Ｄ（ｍ−１）、ビット信号線ｂ１ｂ〜ｂ５ｂにＤｎＢ〜Ｄ（ｍ−１）Ｂが入力され、Ｐｃｈトランジスタで構成する場合は、ビット信号線ｂ１〜ｂ５にＤｎＢ〜Ｄ（ｍ−１）Ｂ、ビット信号線ｂ１ｂ〜ｂ５ｂにＤｎ〜Ｄ（ｍ−１）が入力される。なお図１９では、便宜上Ｎｃｈトランジスタで構成した５ビットのトーナメント形式のサブデコーダの構成が示されている。
【００５２】
次に、図１７のサブデコーダ８１３の構成について説明する。サブデコーダ８１３は、記号Ｓ、ｚ、Ｐの値及びトランジスタスイッチの導電型によって異なる。以下では、Ｎｃｈトランジスタスイッチ構成の代表的な例を説明する。
【００５３】
図２０は、Ｓ＝２、ｚ＝２（ｚＳ＋１＝５）、Ｐ＝２に対応したサブデコーダ８１３Ａの構成を示す図である（詳細は特許文献２参照）。（Ｄ２Ｂ、Ｄ２）に接続するＮｃｈトランジスタスイッチでは、（Ｖｒ（４ｊ−３），Ｖｒ（４ｊ−１））、（Ｖｒ（４ｊ−２），Ｖｒ（４ｊ））、（Ｖｒ（４ｊ−１），Ｖｒ（４ｊ＋１））のそれぞれについて一方を選択しノードｎ３、ｎ４、ｎ５にそれぞれ出力する。Ｄ２＝１（Ｈｉｇｈ）のとき、（ｎ３，ｎ４，ｎ５）＝（Ｖｒ（４ｊ−１），Ｖｒ（４ｊ），Ｖｒ（４ｊ＋１））、Ｄ２Ｂ＝１のとき、（ｎ３，ｎ４，ｎ５）＝（Ｖｒ（４ｊ−３），Ｖｒ（４ｊ−２），Ｖｒ（４ｊ））となる。
【００５４】
（Ｄ１Ｂ，Ｄ１）に接続するＮｃｈトランジスタスイッチでは、（ノードｎ３、ノードｎ４）、（ノードｎ４、ノードｎ５）のそれぞれについて一方を選択してノードＴ１、ｎ２に出力する。Ｄ１が１のとき、（Ｔ１、ｎ２）＝（ｎ４、ｎ５）、Ｄ１Ｂが１のとき、（Ｔ１、ｎ２）＝（ｎ３、ｎ４）となる。
【００５５】
（Ｄ０Ｂ，Ｄ０）に接続するＮｃｈトランジスタスイッチでは、ノードＴ１、ｎ２の一方を選択してノードＴ２に出力する。Ｄ０が１のとき、Ｔ２＝ｎ２、Ｄ０Ｂが１のとき、Ｔ２＝Ｔ１となる。
【００５６】
ノードＴ１、Ｔ２には、第１及び第２の電圧（Ｖｏ１，Ｖｏ２）として順序が隣り合う２つの電圧又は１つの電圧（同一電圧）が重複して出力され、ノードＴ１、Ｔ２の電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対１の比率で平均（内分）した電圧を出力する内挿アンプ８３０に供給される。
【００５７】
また、図２１は、Ｓ＝２、ｚ＝２（ｚＳ＋１＝５）、Ｐ＝３に対応したサブデコーダ８１３Ｂの構成を示す図である（詳細は特許文献２参照）。（Ｄ３Ｂ，Ｄ３）に接続するＮｃｈトランジスタスイッチでは、（Ｖｒ（４ｊ−３），Ｖｒ（４ｊ−１））、（Ｖｒ（４ｊ−２）、Ｖｒ（４ｊ））、（Ｖｒ（４ｊ−１）、Ｖｒ（４ｊ＋１））のそれぞれについて一方を選択し、ノードｎ１３、ｎ１４、ｎ１５にそれぞれ出力する。Ｄ３＝１（Ｈｉｇｈ）のとき、（ｎ１３，ｎ１４，ｎ１５）＝（Ｖｒ（４ｊ−１），Ｖｒ（４ｊ），Ｖｒ（４ｊ＋１））、Ｄ３Ｂ＝１のとき、（ｎ１３，ｎ１４，ｎ１５）＝（Ｖｒ（４ｊ−３），Ｖｒ（４ｊ−２），Ｖｒ（４ｊ））となる。
【００５８】
（Ｄ２Ｂ，Ｄ２）に接続するＮｃｈトランジスタスイッチでは、（ノードｎ１３，ノードｎ１４）、（ノードｎ１４，ノードｎ１５）のそれぞれについて一方を選択してノードＴ２、ｎ１２に出力する。Ｄ２が１のとき、（Ｔ２，ｎ１２）＝（ｎ１４，ｎ１５）、Ｄ２Ｂが１のとき、（Ｔ２，ｎ１２）＝（ｎ１３，ｎ１４）となる。
【００５９】
（Ｄ１Ｂ，Ｄ１）に接続するＮｃｈトランジスタスイッチでは、ノードＴ２、ｎ１２の一方を選択してノードＴ３に出力する。Ｄ１が１のとき、Ｔ３＝ｎ１２、Ｄ１Ｂが１のとき、Ｔ３＝Ｔ２となる。
【００６０】
（Ｄ０Ｂ，Ｄ０）に接続するＮｃｈトランジスタスイッチでは、ノードＴ２、ｎ１２の一方を選択してノードＴ１に出力する。Ｄ０が１のとき、Ｔ１＝ｎ１２、Ｄ０Ｂが１のとき、Ｔ１＝Ｔ２となる。
【００６１】
ノードＴ１、Ｔ２、Ｔ３には、第１及び第２の電圧（Ｖｏ１，Ｖｏ２）として順序が隣り合う２つの電圧又は１つの電圧が重複して出力され、ノードＴ１、Ｔ２、Ｔ３の電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）を１対１対２の比率で重み付け平均した電圧を出力する内挿アンプ８３０に供給される。
【００６２】
また、図２２は、Ｓ＝１、ｚ＝３（ｚＳ＋１＝４）、Ｐ＝２に対応したサブデコーダ８１３Ｃの構成を示す図である（詳細は特許文献３参照）。（Ｄ０Ｂ，Ｄ０）に接続するＮｃｈトランジスタスイッチでは、（Ｖｒ（３ｊ−２），Ｖｒ（３ｊ−１））、（Ｖｒ（３ｊ−１），Ｖｒ（３ｊ））、（Ｖｒ（３ｊ），Ｖｒ（３ｊ＋１））、（Ｖｒ（３ｊ−１），Ｖｒ（３ｊ−２））のそれぞれについて一方を選択しノードｎ２４、ｎ２５、ｎ２６、ｎ２７にそれぞれ出力する。Ｄ０＝１（Ｈｉｇｈ）のとき、（ｎ２４，ｎ２５，ｎ２６，ｎ２７）＝（Ｖｒ（３ｊ−１），Ｖｒ（３ｊ），Ｖｒ（３ｊ＋１），Ｖｒ（３ｊ−２））、Ｄ０Ｂ＝１のとき、（ｎ２４，ｎ２５，ｎ２６，ｎ２７）＝（Ｖｒ（３ｊ−２），Ｖｒ（３ｊ−１），Ｖｒ（３ｊ），Ｖｒ（３ｊ−１））となる。
【００６３】
（Ｄ１Ｂ，Ｄ１）に接続するＮｃｈトランジスタスイッチでは、（ノードｎ２４，ノードｎ２５）、（Ｖｒ（３ｊ−２），ノードｎ２７）、（Ｖｒ（３ｊ−１），Ｖｒ（３ｊ））のそれぞれについて一方を選択してノードｎ２１、ｎ２２、ｎ２３に出力する。Ｄ１＝１（Ｈｉｇｈ）のとき、（ｎ２１，ｎ２２，ｎ２３）＝（ｎ２５，ｎ２７，Ｖｒ（３ｊ））、Ｄ１Ｂ＝１のとき、（ｎ２１，ｎ２２，ｎ２３）＝（ｎ２４，Ｖｒ（３ｊ−２），Ｖｒ（３ｊ−１））となる。
【００６４】
（Ｄ２Ｂ，Ｄ２）に接続するＮｃｈトランジスタスイッチでは、（ノードｎ２１，ノードｎ２６）、（ノードｎ２２，ノードｎ２３）のそれぞれについて一方を選択してノードＴ１、Ｔ２に出力する。Ｄ２＝１（Ｈｉｇｈ）のとき、（Ｔ１，Ｔ２）＝（ｎ２６，ｎ２３）、Ｄ２Ｂ＝１のとき、（Ｔ１，Ｔ２）＝（ｎ２１，ｎ２２）となる。
【００６５】
ノードＴ１、Ｔ２には、第１及び第２の電圧（Ｖｏ１，Ｖｏ２）として異なる２つの電圧又は１つの電圧が重複して出力され、ノードＴ１、Ｔ２の電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対１の比率で平均（内分）した電圧を出力する内挿アンプ８３０に供給される。
【先行技術文献】
【特許文献】
【００６６】
【特許文献１】特開２００９−１０４０５６号公報
【特許文献２】特開２００９−２８４３１０号公報
【特許文献３】特開２００９−２１３１３２号公報
【特許文献４】特開２００７−１５８８１０号公報
【発明の概要】
【発明が解決しようとする課題】
【００６７】
以下に、参考技術の課題を説明する。
【００６８】
図１２を参照して、ドライバの出力電圧範囲について説明する。なお、図１２は、参考技術の課題を説明するために本願発明者により作成された図面である。図１２（Ａ）は、ＬＣＤドライバの出力電圧範囲を表す。ＬＣＤドライバは、コモン電極電圧ＣＯＭに対して正極と負極の極性反転駆動を行う。正極電圧範囲と負極電圧範囲は、それぞれ、高電位側と低電位側に分かれるが、コモン電極電圧の調整幅Ｖｄｉｆ１を考慮すると、それぞれの極性の電圧範囲は、（１／２）×（ＶＤＤ−ＶＳＳ）よりも広い電圧範囲を出力できることが求められる（ＶＳＳは一般にグランド電位＝０Ｖ）。
【００６９】
図１２（Ｂ）は、アクティブマトリクス駆動（電圧プログラム型）のＯＬＥＤドライバの出力電圧範囲を表す。図１２（Ｂ）に示すように、ＯＬＥＤドライバでは、図１２（Ａ）に示したＬＣＤのような極性反転駆動は行われない。図１２（Ｂ）では、出力電圧範囲が、（ＶＳＳ＋Ｖｄｉｆ２）〜ＶＤＤである例が示されている。電位差Ｖｄｉｆ２は、表示パネルに形成されたＯＬＥＤ素子の発光に必要な電極間電位差や、ＯＬＥＤ素子に供給する電流を制御する表示パネル上のトランジスタの閾値電圧による。
【００７０】
図１２（Ａ）、図１２（Ｂ）において、ＬＣＤ、ＯＬＥＤドライバには、電源電圧に対して広い出力電圧範囲が必要とされる。そのため、各ドライバにおいて、データ信号（デジタル映像信号）に応じて、出力電圧レベルに対応した参照電圧を選択するデコーダも、広い選択電圧範囲が必要となる。例えば、デコーダにおいて、高電位側（ＶＤＤ側）の参照電圧は、Ｐｃｈトランジスタ・スイッチ（Ｐｃｈ−ＳＷ）で選択することができるが、低電位側（ＶＳＳ側）の参照電圧を選択するＰｃｈ−ＳＷは、基板バイアス効果により、閾値電圧（絶対値）が増加し、トランジスタのゲート・ソース間電圧Ｖｇｓ（絶対値）も小さくなるため、オン抵抗が高くなり（電流駆動能力が低下する）、低電位側（ＶＳＳ側）の参照電圧を選択出力することができない場合がある。
【００７１】
このため、選択電圧範囲の広いデコーダは、低電位側（ＶＳＳ側）の参照電圧を選択するＰｃｈ−ＳＷのトランジスタ・サイズ（ゲート幅Ｗ）を大きくするか、あるいは、低電位側（ＶＳＳ側）の参照電圧を選択するＰｃｈ−ＳＷとＮｃｈトランジスタ・スイッチ（Ｎｃｈ−ＳＷ）とを並列接続したＣＭＯＳスイッチ構成（Ｐｃｈ−ＳＷとＮｃｈ−ＳＷの「抱き合わせ」ともいう）にする必要がある。このため、デコーダの面積は大幅に増加することになる。
【００７２】
図１３（Ａ）、図１３（Ｂ）は、デコーダを構成する基準サイズのＰｃｈ−ＳＷ、Ｎｃｈ−ＳＷにおいて入力される参照電圧と出力される選択電圧を示す図である。図１３（Ｃ）、図１３（Ｄ）は、Ｐｃｈ−ＳＷ、Ｎｃｈ−ＳＷにおける１個平均の選択電圧とオン抵抗（特性７１、７２）の関係を示す図である。横軸は選択電圧（スイッチの出力電圧）、縦軸はトランジスタスイッチのオン抵抗値である。なお、図１３は、参考技術の課題を説明するために本願発明者により作成された図面である。
【００７３】
図１３（Ｃ）において、（ａ−１）の電圧範囲Ｖｐａ〜ＶＤＤは、基準サイズのＰｃｈ−ＳＷのみで十分な動作速度で選択可能な電圧範囲を表わしている。Ｐｃｈ−ＳＷのゲート電位はＬｏｗ電位（ＶＳＳ）であり、選択電圧が高電位の（ａ−１）の電圧範囲のとき、ゲート・ソース間電圧Ｖｇｓの絶対値は大となり、特性７１に示すようにオン抵抗値は小さい。なお、図１３（Ｃ）において、縦軸のＲｏは選択電圧の出力遅延を考慮したＰｃｈ−ＳＷのオン抵抗の許容上限値を表わしている。
【００７４】
図１３（Ｃ）において、（ａ−２）の電圧範囲Ｖｐｂ〜Ｖｐａは、Ｐｃｈ−ＳＷのみで選択できるが、特性７１に示すように、オン抵抗がやや高く、動作速度が不足する電圧範囲を表わしている。Ｐｃｈ−ＳＷのゲート幅（Ｗ）を基準サイズより十分大きくしてオン抵抗を下げることが必要である。
【００７５】
図１３（Ｃ）において、（ａ−３）の電圧範囲ＶＳＳ〜Ｖｐｂは、Ｐｃｈ−ＳＷのみでは選択電圧を出力することが不可能な電圧範囲を表わしており、Ｎｃｈ−ＳＷとのＣＭＯＳ化が必要である。
【００７６】
次に、図１３（Ｄ）において、（ｂ−１）の電圧範囲ＶＳＳ〜Ｖｎａは、基準サイズのＮｃｈ−ＳＷのみで十分な動作速度で選択可能な電圧範囲を表わしている。Ｎｃｈ−ＳＷのゲート電位はＨｉｇｈ電位（ＶＤＤ）であり、選択電圧が低電位の（ｂ−１）の電圧範囲のとき、ゲート・ソース間電圧Ｖｇｓの絶対値は大となり、特性７２に示すように、オン抵抗値は小さい。なお、図１３（Ｄ）において、縦軸のＲｏは選択電圧の出力遅延を考慮したＮｃｈ−ＳＷのオン抵抗の許容上限値を表わしている。
【００７７】
図１３（Ｄ）において、（ｂ−２）の電圧範囲Ｖｎｂ〜ＶｎａはＮｃｈ−ＳＷのみで選択できるが、特性７２に示すように、オン抵抗がやや高く、動作速度が不足する電圧範囲を表わしている。Ｎｃｈ−ＳＷのゲート幅（Ｗ）を基準サイズより十分大きくしてオン抵抗を下げることが必要である。
【００７８】
図１３（Ｄ）において、（ｂ−３）の電圧範囲Ｖｎｂ〜ＶＤＤはＮｃｈ−ＳＷのみで選択不可能な電圧範囲を表わしており、Ｐｃｈ−ＳＷとの抱き合わせ（ＣＭＯＳ化）が必要である。
【００７９】
以上のように、広い選択電圧範囲が必要なデコーダにおいては、単一導電型のトランジスタスイッチのゲート幅（Ｗ）を十分大きくしたり、Ｐｃｈ−ＳＷとＮｃｈ−ＳＷの抱き合わせ（ＣＭＯＳ化）が必要となる。
【００８０】
図１５は、データドライバ（のＬＳＩの１チップ）９８０の典型な構成例を模式的に示す図である。図１５は、ＯＬＥＤの回路ブロック、又は、ＬＣＤの正極／負極の一方の回路ブロックを示している。図１５は、参考技術の課題を説明するために本願発明者により作成された図面である。
【００８１】
図１５を参照すると、複数の参照電圧を出力する参照電圧発生回路７０４と、出力数ｑに対応したデコーダ７０５−１〜７０５−ｑと、増幅回路（内挿アンプ）７０６−１〜７０６−ｑを含む。データドライバの出力Ｓ１〜Ｓｑは、チップの長辺の端部より取出される。多出力になるほどチップの長辺が長くなる。
【００８２】
参照電圧発生回路７０４から出力される複数の参照電圧（参照電圧集合体）は、デコーダ７０５−１〜７０５−ｑに共通に入力され、複数の参照電圧配線は、チップ９８０の長辺方向に配線される。各出力Ｓ１〜Ｓｑに対応して設けられるデコーダ７０５−１〜７０５−ｑには、デジタルデータ信号がそれぞれ供給される。デジタルデータ信号を構成する各ビット線は、チップ９８０の短辺方向に配線される。デコーダ７０５−１〜７０５−ｑの各々は、Ｐｃｈ−ＳＷ単独で構成されるＰｃｈトランジスタ領域７０５Ｐと、Ｎｃｈ−ＳＷ単独で構成されるＮｃｈトランジスタ領域７０５Ｎとが、短辺方向に対して、図の上下（順序は任意）に配置される。シリコンＬＳＩでは、ＰｃｈトランジスタとＮｃｈトランジスタは、それぞれ互いに異なるＮウェルとＰウェル内にまとめて形成した方が省面積化に有効である。これは、一般的に同一ウェル内でのトランジスタ間の分離距離は小さくできるが、異なるウェル間でのトランジスタ間の分離距離は大きくなるためである。
【００８３】
したがって、Ｐｃｈトランジスタ領域７０５ＰとＮｃｈトランジスタ領域７０５Ｎを、短辺方向に対して上下に配置した方が、Ｐｃｈトランジスタ領域７０５ＰとＮｃｈトランジスタ領域７０５Ｎを長辺方向に交互に配置するよりも、デコーダ７０５−１〜７０５−ｑの出力間のトランジスタ間隔が小さくできるため、出力Ｓ１、Ｓ２、・・・Ｓｑの出力間隔を小さくすることができる。その結果、ＬＳＩチップ９８０の面積を小さくすることができる。各デコーダは、参照電圧発生回路７０４から出力される複数の参照電圧を、Ｐｃｈトランジスタ領域７０５ＰとＮｃｈトランジスタ領域７０５Ｎのトランジスタ・スイッチで選択して、選択された電圧は短辺方向の配線により、デコーダ下に位置する増幅回路に入力される。なお、各デコーダのＰｃｈトランジスタ領域７０５ＰとＮｃｈトランジスタ領域７０５Ｎには、各トランジスタスイッチのゲートを制御するビット信号線が接続され、相補の信号線を含めて少なくともビット数の２倍のビット信号線がチップ９８０の短辺方向に配線される。また、参照電圧発生回路７０４は、デコーダ７０５−１〜７０５−ｑの左側に配置されているが、デコーダ７０５−１〜７０５−ｑの右側や、デコーダ７０５−１〜７０５−ｑの間に配置しても良い。
【００８４】
しかしながら、各デコーダにおいて、ＣＭＯＳ化されるトランジスタスイッチが増加すると、Ｐｃｈトランジスタ領域７０５ＰとＮｃｈトランジスタ領域７０５Ｎのトランジスタスイッチ間を接続する配線数が増加し、配線面積が増大する。
【００８５】
このように、参照電圧集合体からデジタル信号に応じて複数個の電圧を選択出力するデコーダと、複数個の電圧を演算して多値電圧レベルを出力可能な増幅回路を有するデジタルアナログ変換回路において、広い選択電圧範囲が必要なデコーダ（すなわち、選択する参照電圧の電圧範囲が広いために、単一導電型（Ｐｃｈ又はＮｃｈの一方）のトランジスタのみでは構成できないデコーダ）においては、Ｐｃｈ−ＳＷとＮｃｈ−ＳＷを組み合わせてＣＭＯＳスイッチ構成とするか、単一導電型のトランジスタスイッチのゲート幅（Ｗ）を十分大きくすることが必要とされ、デコーダ面積の増大を招く。
【００８６】
したがって、本発明の目的は、参照電圧集合体からデジタル信号に応じて複数個の電圧を選択出力するデコーダと増幅回路を備えたデジタルアナログ変換回路において、ＰｃｈとＮｃｈを組み合わせてＣＭＯＳ化するトランジスタスイッチの数を抑制するとともに、ＣＭＯＳ化はしないがゲート幅（Ｗ）の増加が必要なトランジスタスイッチのゲート幅の増大を抑制し、デコーダ面積の増加を抑えたデジタルアナログ変換回路と、該デジタルアナログ変換回路を備えたデータドライバ、表示装置を提供することにある。
【００８７】
本発明は、上記目的を達成するとともに、ＣＭＯＳ化するトランジスタスイッチに対して、Ｐｃｈ／Ｎｃｈトランジスタ領域間のトランジスタ同士を接続する配線本数の増大を抑制するデジタルアナログ変換回路と、該デジタルアナログ変換回路を備えたデータドライバ、表示装置を提供することもその目的としている。
【課題を解決するための手段】
【００８８】
前記課題の少なくとも１つの解決を図るために、本発明は概略以下のように構成される（ただし、以下の構成に制限されるものではない）。
【００８９】
本発明の１つの側面によれば、互いに異なる複数の参照電圧を含む参照電圧集合体と、ｍビット（ただし、ｍは３以上の所定の正整数）のデジタルデータが入力され、
前記参照電圧集合体から、前記ｍビットのデジタルデータに基づき、第１及び第２の電圧を選択するデコーダと、
前記デコーダで選択された前記第１及び第２の電圧を入力し、前記第１及び第２の電圧を演算増幅した電圧レベルを出力端子から出力する増幅回路と、
を備えたデジタルアナログ変換回路であって、
前記参照電圧集合体は、
第１の参照電圧群と、
第２の参照電圧群と、
を含み、前記第１の参照電圧群はその一部として前記第２の参照電圧群の一部又は全てを含み、
前記デコーダは、
前記ｍビットのデジタル信号の上位側（ｍ−ｎ）ビット（ただし、ｎは２以上の所定の正整数）の信号に基づき、導通と非導通が制御され、前記第１の参照電圧群から互いに異なるＱ個（ただし、Ｑは２以上の所定の正整数）の参照電圧を選択し、それぞれ第１乃至第Ｑのノードへ伝達する、複数のスイッチを備えた第１のサブデコーダ部と、
前記ｍビットのデジタル信号の前記上位側（ｍ−ｎ）ビットの信号に基づき、導通と非導通が制御され、前記第２の参照電圧群から互いに異なるＱ個（ただし、Ｑは２以上の所定の正整数）の参照電圧を選択し、それぞれ前記第１のサブデコーダ部と共通に接続された前記第１乃至第Ｑのノードへ伝達する、複数のスイッチを備えた第２のサブデコーダ部と、
前記第１乃至第Ｑのノードが入力ノードとして共有され、前記ｍビットのデジタル信号の下位側ｎビットの信号に基づき、それぞれ導通と非導通が制御され、前記第１又は第２のサブデコーダ部で選択された前記Ｑ個の参照電圧から前記第１及び第２の電圧を共通に選択し、出力ノードとして共有される第１乃至第Ｐ（ただし、Ｐは２以上の所定の正整数）のノードへ前記第１及び第２の電圧を重複を含めて伝達する、複数のスイッチを備えた第３及び第４のサブデコーダ部と、
を備え、
前記増幅回路は、
前記第３及び第４のサブデコーダ部の共通に接続される前記第１乃至第Ｐのノードへ伝達された前記第１及び第２の電圧を第１乃至第Ｐの入力に受け、前記第１乃至第Ｐの入力に受けた電圧を予め定められた重み付けで平均した電圧を前記出力端子から出力する構成とされ、
前記第１及び第３のサブデコーダ部の前記スイッチは、第１導電型のトランジスタよりなり、
前記第２、第４のサブデコーダ部の前記スイッチは、第２導電型のトランジスタよりなる、ことを特徴とするデジタルアナログ変換回路が提供される。本発明によれば、デジタルアナログ変換回路を備えたデータドライバ、該データドライバを備えた表示装置が提供される。
【００９０】
本発明において、前記第３、第４のサブデコーダ部は、前記ｍビットのデジタル信号の下位側ｎビットの信号の値に値して、前記第１乃至第Ｐのノードのうちの一部の複数ノード又は全てのノードに対して同一電圧を伝達する構成としてもよい。本発明によれば、前記デジタルアナログ変換回路を含むデータドライバが提供される。また本発明によれば、上記データドライバを備えた表示装置が提供される。
【発明の効果】
【００９１】
本発明によれば、ＣＭＯＳ化するトランジスタスイッチ数を抑制するとともに、ＣＭＯＳ化されないトランジスタスイッチのゲート幅の増加量を抑制し、面積の増加を抑制可能とし、広い選択電圧範囲を有するデコーダを備えたデジタルアナログ変換回路、データドライバと表示装置を提供することができる。また本発明によれば、デコーダのＰｃｈ／Ｎｃｈ間の配線接続の増大を抑制し、配線面積の増大も抑制可能にすることができる。
【図面の簡単な説明】
【００９２】
【図１】本発明の一実施形態の構成を示す図である。
【図２】本発明の第１の実施例の構成を示す図である。
【図３】本発明の第１の実施例の増幅回路の構成を示す図である。
【図４】本発明の第１の実施例の参照電圧グループと参照電圧グループ内の参照電圧の序列を説明する図である。
【図５】本発明の第１の実施例の第１のサブデコーダの構成を示す図である。
【図６】本発明の第１の実施例の第２のサブデコーダの構成を示す図である。
【図７】本発明の第１の実施例の第３、４のサブデコーダの構成を示す図である。
【図８】本発明の第２の実施例の第３、４のサブデコーダの構成を示す図である。
【図９】本発明の第３の実施例の第３、４のサブデコーダの構成を示す図である。
【図１０】参考例の構成を示す図である。
【図１１】図９とは別の参考例の第３、４のサブデコーダの構成を示す図である。
【図１２】ＬＣＤドライバの出力レンジの一例とＯＬＥＤディスプレイドライバの出力レンジの一例を模式的に示す図である。
【図１３】Ｐｃｈ−ＳＷとＮｃｈ−ＳＷの選択電圧とオン抵抗の関係を説明する図である。
【図１４】参照電圧とデコーダの選択電圧範囲との対応関係を示す図である。
【図１５】データドライバ（ＬＳＩチップ）のレイアウトを模式的に示す図である。
【図１６】典型的な表示装置と表示素子（液晶素子、有機ＥＬ素子）の構成の一例を示す図である。
【図１７】関連技術のデジタルアナログ変換回路の構成を示す図である。
【図１８】図１７の参照電圧グループと参照電圧グループ内の参照電圧の序列を説明する図である。
【図１９】図１７のサブデコーダ８１１の構成の一例を示す図である。
【図２０】図１７のサブデコーダ８１３の構成の一例を示す図である。
【図２１】図１７のサブデコーダ８１３の構成の別の一例を示す図である。
【図２２】図１７のサブデコーダ８１３の構成の更に別の一例を示す図である。
【発明を実施するための形態】
【００９３】
本発明の実施形態について以下に説明する。なお、関連技術の図面及び説明に用いた記号に関し、同じ用途で用いる記号については、下記実施形態及び実施例においても重複して使用する。図１は、本発明の一実施形態の構成を示す図である。図１には、ＯＬＥＤに対応したデコーダ、又は、ＬＣＤの正極又は負極の一方の極性に対応したデコーダを備えたデジタルアナログ変換回路の構成が示されている。図１を参照すると、本発明の一実施形態のデジタルアナログ変換回路は、互いに異なる複数の参照電圧を含む参照電圧集合体８０と、ｍビット（ただし、ｍは３以上の所定の正整数）のデジタル信号が入力され、参照電圧集合体８０から、ｍビットのデジタル信号に基づき、第１及び第２の電圧（Ｖｏ１，Ｖｏ２）を選択するデコーダ１００と、デコーダ１００で選択された第１及び第２の電圧（Ｖｏ１，Ｖｏ２）を入力し、第１及び第２の電圧（Ｖｏ１，Ｖｏ２）を演算増幅した電圧レベルを出力端子５１から出力する増幅回路５０を備えている。
【００９４】
本実施形態において、参照電圧集合体８０は、第１の参照電圧群８１と、第２の参照電圧群８２と、を含み、第１の参照電圧群８１は、その一部に、第２の参照電圧群８２の一部又は全ての電圧を含む。
【００９５】
本実施形態において、デコーダ１００は、ｍビットのデジタル信号の上位側（ｍ−ｎ）ビット（ただし、ｎは２以上、ｍ−１以下の所定の正整数）の信号を共通に入力し、第１の参照電圧群８１と、第２の参照電圧群８２と、を入力とする第１、第２のサブデコーダ部１０、２０と、ｍビットのデジタル信号の下位側ｎビットの信号を共通に入力する第３、第４のサブデコーダ部３０、４０とを備えている。
【００９６】
第１のサブデコーダ部１０は、上位側（ｍ−ｎ）ビットの信号に基づき、導通と非導通が制御され、第１の参照電圧群８１から互いに異なるＱ個（ただし、Ｑは２以上の所定の正整数）の参照電圧を選択し、それぞれ第１乃至第Ｑのノードｎｄ１＿１、ｎｄ２＿１、・・・ｎｄＱ＿１へ伝達する、複数のスイッチを備える。また、第２のサブデコーダ部２０は、上位側（ｍ−ｎ）ビットの信号に基づき、導通と非導通が制御され、第２の参照電圧群８２から互いに異なるＱ個（ただし、Ｑは２以上の所定の正整数）の参照電圧を選択し、それぞれ第１のサブデコーダ部１０と共通に接続された第１乃至第Ｑのノードｎｄ１＿２、ｎｄ２＿２、・・・ｎｄＱ＿２へ伝達する、複数のスイッチを備える。また、第３及び第４のサブデコーダ部３０、４０は、第１乃至第Ｑのノードｎｄ１＿１、ｎｄ２＿１、・・・ｎｄＱ＿１（及びノードｎｄ１＿２、ｎｄ２＿２、・・・ｎｄＱ＿２）が入力ノードとして共有され、下位側ｎビットの信号に基づき、それぞれ導通と非導通が制御され、第１又は第２のサブデコーダ部１０、２０で選択されたＱ個の参照電圧から第１及び第２の電圧（Ｖｏ１，Ｖｏ２）を共通に選択し、出力ノードとして共有される第１乃至第Ｐ（ただし、Ｐは２以上の所定の正整数）のノードＴ１、Ｔ２、・・・、ＴＰへ第１及び第２の電圧（Ｖｏ１，Ｖｏ２）を重複を含めて伝達する、複数のスイッチを備える。なお、第１のサブデコーダ部１０の出力を受ける第１乃至第Ｑのノードｎｄ１＿１、ｎｄ２＿１、・・・ｎｄＱ＿１と、第２のサブデコーダ部２０の出力を受ける第１乃至第Ｑのノードｎｄ１＿２、ｎｄ２＿２、・・・ｎｄＱ＿２とは、それぞれ共通接続されたＱ個のノードであるが、説明の便宜上＿１と＿２をそれぞれ付与して区別している（第１、第２のサブデコーダ部１０の出力ノードに対応させる）。ノードｎｄ１＿１とノードｎｄ１＿２はＰｃｈ／Ｎｃｈ領域間接続配線６０＿１で接続され、ノードｎｄ２＿１とノードｎｄ２＿２はＰｃｈ／Ｎｃｈ領域間接続配線６０＿２で接続され、以下同様に、ノードｎｄＱ＿１とノードｎｄＱ＿２はＰｃｈ／Ｎｃｈ領域間接続配線６０＿Ｑで接続されている。
【００９７】
本実施形態において、第３及び第４のサブデコーダ部３０、４０で共通に選択される第１及び第２の電圧（Ｖｏ１，Ｖｏ２）は、参照電圧集合体８０の序列において異なる２つの電圧か、又は、重複して選択された１つの電圧とされる。第３のサブデコーダ部３０のＰ個の出力ノードと第４のサブデコーダ部４０のＰ個の出力ノードは、それぞれを共通接続するＰ本のＰｃｈ／Ｎｃｈ領域間接続配線（「Ｐｃｈ／Ｎｃｈトランジスタ領域間配線」ともいう）６１＿１〜６１＿Ｐにより、第１乃至第Ｐのノード（端子）Ｔ１、Ｔ２、・・・、ＴＰにそれぞれ接続されている。
【００９８】
本実施形態において、増幅回路５０は、第３及び第４のサブデコーダ部３０、４０の出力ノードに共通に接続される第１乃至第ＰのノードＴ１、Ｔ２、・・・、ＴＰへ伝達された第１及び第２の電圧（Ｖｏ１，Ｖｏ２）を第１乃至第Ｐの入力（ノードＴ１、Ｔ２、・・・、ＴＰと共通）に受け、第１乃至第Ｐの入力に受けた電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、・・・、Ｖ（ＴＰ）を予め定められた重み付けで平均した電圧Ｖｏｕｔを出力端子５１から出力する構成とされている。
【００９９】
本実施形態において、第１及び第３のサブデコーダ部１０、３０の各スイッチは、第１導電型（Ｐｃｈ又はＮｃｈの一方）のトランジスタで構成され、第２及び第４のサブデコーダ部２０、４０の各スイッチは、第２導電型（Ｐｃｈ又はＮｃｈの他方）のトランジスタで構成されている。
【０１００】
本実施形態において、増幅回路５０による出力電圧Ｖｏｕｔは、例えば以下のように、Ｖ（Ｔ１）〜Ｖ（ＴＰ）を予め定められたｗ１〜ｗＰの重み付けで平均した電圧とされる。
【０１０１】
Vout = w1*V(T1) + w2*V(T2) +・・・+ wP*V(TP)              ・・・(1-1)
w1 + w2 +・・・+ wp = 1           ・・・(1-2)
ただし、
w1=w2=・・・=wP=1/P
としてもよい。
【０１０２】
なお、出力端子５１を一つの入力（反転入力）に帰還接続し、複数の電圧を重み付け平均した電圧を出力する増幅回路として、例えば特許文献１、特許文献２等の記載が参照される。
【０１０３】
本実施形態において、第１、第２のサブデコーダ部１０と２０は、出力数Ｑは同一であるが、入力される参照電圧数や構成は異なってもよい。
【０１０４】
本実施形態において、第３、第４のサブデコーダ部３０と４０は、入力ノード同士、出力ノード同士が、それぞれ、Ｐｃｈ／Ｎｃｈ領域間接続配線６０＿１〜６０＿Ｑ、６１＿１〜６１＿Ｐで共通接続されているが、内部構成は異なってもよい。
【０１０５】
第３、第４のサブデコーダ部３０と４０は、ｍビットデジタル信号の下位側ｎビットの信号に基づき、入力されたＱ個の参照電圧の中から共通に選択した第１及び第２の電圧（Ｖｏ１，Ｖｏ２）を、第１、第２、・・・、第Ｐのノードに振り分けるデコード処理を行う。
【０１０６】
本実施形態において、第１導電型（ＰｃｈとＮｃｈの一方）の第３サブデコーダ部３０と第２導電型（ＰｃｈとＮｃｈの他方）の第４のサブデコーダ部４０の入力を接続することにより、第３のサブデコーダ部３０の第１導電型のトランジスタスイッチと、第４のサブデコーダ部４０において、当該第１導電型のトランジスタスイッチに対応する第２導電型のトランジスタスイッチとが、等価的にＣＭＯＳ構成となる。このため、第３、第４のサブデコーダ部３０と４０において、選択された第１及び第２の電圧（Ｖｏ１，Ｖｏ２）を伝達するスイッチのオン抵抗が、第１又は第２導電型の単一のスイッチで構成した場合と比べて、低減される。
【０１０７】
なお、本実施形態では、第２のサブデコーダ部２０において、第１の参照電圧群８１に含まれる第２の参照電圧群８２の複数の参照電圧からＱ個の参照電圧が選択される場合、第１のサブデコーダ部１０においても、第２のサブデコーダ部２０で選択された参照電圧と同じ参照電圧が選択される。
【０１０８】
一方、第１のサブデコーダ部１０において、第２の参照電圧群８２に含まれない第１の参照電圧群８１の複数の参照電圧からＱ個の参照電圧が選択される場合、第２のサブデコーダ部２０は非選択とされる（第２のサブデコーダ部２０を構成する複数のスイッチはいずれもオフ状態）。同様に、第２のサブデコーダ部２０において、第１の参照電圧群８１に含まれない第２の参照電圧群８２の複数の参照電圧からＱ個の参照電圧が選択される場合、第１のサブデコーダ部１０は非選択とされる（第１のサブデコーダ部１０を構成する複数スイッチはいずれもオフ状態）。したがって、第１及び第２のサブデコーダ部１０、２０の共通出力ノードｎｄ１＿１、ｎｄ２＿１、・・・ｎｄＱ＿１（及びノードｎｄ１＿２、ｎｄ２＿２、・・・ｎｄＱ＿２）において、第１、第２のサブデコーダ部１０、２０からそれぞれ互いに異なった参照電圧が選択されて衝突することはない。
【０１０９】
本実施形態によれば、第３及び第４のサブデコーダ部３０と４０の入力ノード同士、出力ノード同士をそれぞれ共有することで、第３及び第４のサブデコーダ部３０と４０を組み合わせた構成を、等価的なＣＭＯＳ構成とし、選択された電圧を伝達するスイッチのオン抵抗の低減化を実現したことにより、第１と第２のサブデコーダ部１０と２０において、等価的なＣＭＯＳを構成しないトランジスタスイッチ（第１又は第２導電型の単一のスイッチ）に対しても、トランジスタサイズの増大（ゲート幅の増大）を抑制することができ（基準サイズのままであってよい）、デコーダ１００の省面積化を実現できる。
【０１１０】
以下、いくつかの実施例に即して説明する。なお、実施例の説明にあたり、はじめに、参照電圧とデコーダの選択電圧範囲の対応関係について説明する。図１４（Ａ）は、ＯＬＥＤに対応したデコーダ、又は、ＬＣＤの正極電圧範囲に対応した正極デコーダにおける参照電圧とデコーダの選択電圧範囲の対応関係を示す図である。図１４（Ｂ）は、ＬＣＤの負極電圧範囲に対応した負極デコーダにおける参照電圧とデコーダの選択電圧範囲の対応関係を示す図である。
【０１１１】
図１４（Ａ）を参照すると、ＯＬＥＤに対応したデコーダ、又は、ＬＣＤの正極電圧範囲に対応した正極デコーダには、高電位側電源ＶＤＤ寄りの参照電圧Ｖｒ１〜Ｖ（ｈｚＳ＋１）が入力され、参照電圧Ｖｒ１が該デコーダの選択電圧範囲の下限（低電位側）、参照電圧Ｖｒ（ｈｚＳ＋１）が該デコーダの選択電圧範囲の上限（高電位側）とする。参照電圧Ｖｒ１からＶ（ｈｚＳ＋１）までの各参照電圧は序列化されており、単調的に増加する電圧レベルとされている。
【０１１２】
該デコーダにおいて、高電位側のＶｒ（ｇｚＳ＋１）〜Ｖｒ（ｈｚＳ＋１）（ただし、ｈ＞ｇ）の範囲の参照電圧を選択するスイッチ群は、基準サイズのＰｃｈ−ＳＷ単独で構成可能である（参照電圧が図１３（Ｃ）の（ａ−１）の電圧範囲に対応し、Ｐｃｈ−ＳＷのオン抵抗が小、ゲート・ソース間電圧Ｖｇｓの絶対値が大）。
【０１１３】
また、Ｖｒ（ｋｚＳ＋１）〜Ｖｒ（ｇｚＳ＋１）（ただしｇ＞ｋ）の範囲の参照電圧を選択するスイッチ群は、Ｐｃｈ−ＳＷ単独で構成可能であるが（参照電圧が図１３（Ｃ）の（ａ−２）の電圧範囲に対応し、Ｐｃｈ−ＳＷのオン抵抗がやや大、ゲート・ソース間電圧Ｖｇｓの絶対値がやや小）、Ｐｃｈ−ＳＷのゲート幅（Ｗ）の増大が必要とされる。
【０１１４】
また、Ｖｒ１〜Ｖｒ（ｋｚＳ＋１）（ただしｋ＞１）の範囲の参照電圧を選択するスイッチ群は、Ｐｃｈ−ＳＷ単独で構成不可能であり（参照電圧が図１３（Ｃ）の（ａ−３）の電圧範囲に対応し、Ｐｃｈ−ＳＷのオン抵抗が大、ゲート・ソース間電圧Ｖｇｓの絶対値が小）、Ｎｃｈ−ＳＷとの抱き合わせ（ＣＭＯＳ化）が必要とされる。
【０１１５】
なお、デコーダの選択電圧範囲が低電位側に広く及ぶ場合には、最も低電位側のＶｒ１〜Ｖｒ（ｆｚＳ＋１）（ただし、ｋ＞ｆ＞１）の範囲の参照電圧を選択するスイッチ群は、Ｎｃｈ−ＳＷ単独で構成してもよい。
【０１１６】
図１４（Ｂ）を参照すると、ＬＣＤの負極電圧範囲に対応した負極デコーダには、低電位側電源ＶＳＳ寄りの参照電圧Ｖｒ１〜Ｖ（ｈｚＳ＋１）が入力され、参照電圧Ｖｒ１が該デコーダの選択電圧範囲の上限（高電位側）、参照電圧Ｖｒ（ｈｚＳ＋１）が該デコーダの選択電圧範囲の下限（低電位側）とする。参照電圧Ｖｒ１からＶ（ｈｚＳ＋１）までの各参照電圧は序列化されており、単調的に減少する電圧レベルとされている。
【０１１７】
該デコーダにおいて、低電位側のＶｒ（ｇｚＳ＋１）〜Ｖｒ（ｈｚＳ＋１）（ただしｈ＞ｇ）の範囲の参照電圧を選択するスイッチ群は、基準サイズのＮｃｈ−ＳＷ単独で構成可能である（参照電圧が図１３（Ｄ）の（ｂ−１）の電圧範囲に対応し、Ｎｃｈ−ＳＷのオン抵抗が小、ゲート・ソース間電圧Ｖｇｓが大）。
【０１１８】
また、Ｖｒ（ｋｚＳ＋１）〜Ｖｒ（ｇｚＳ＋１）（ただし、ｇ＞ｋ）の範囲の参照電圧を選択するスイッチ群は、Ｎｃｈ−ＳＷ単独で構成可能であるが（参照電圧が図１３（Ｄ）の（ｂ−２）の電圧範囲に対応し、Ｎｃｈ−ＳＷのオン抵抗がやや大、ゲート・ソース間電圧Ｖｇｓがやや小）、Ｎｃｈ−ＳＷのゲート幅（Ｗ）の増大が必要とされる。
【０１１９】
また、Ｖｒ１〜Ｖｒ（ｋｚＳ＋１）（ただし、ｋ＞１）の範囲の参照電圧を選択するスイッチ群は、Ｎｃｈ−ＳＷ単独で構成不可能であり（参照電圧が図１３（Ｄ）の（ｂ−３）の電圧範囲に対応し、Ｎｃｈ−ＳＷのオン抵抗が大、ゲート・ソース間電圧Ｖｇｓが小）、Ｐｃｈ−ＳＷとの抱き合わせ（ＣＭＯＳ化）が必要とされる。
【０１２０】
なお、デコーダの選択電圧範囲が高電位側に広く及ぶ場合には、最も高電位側のＶｒ１〜Ｖｒ（ｆｋｚ＋１）（ただしｋ＞ｆ＞１）の範囲の参照電圧を選択する回路は、Ｐｃｈ−ＳＷ単独で構成してもよい。
【０１２１】
＜実施例１＞
図２は、図１の本発明の実施形態の第１の実施例の構成を示す図である。図２には、ＯＬＥＤに対応したデコーダ（図１４（Ａ））、又は、ＬＣＤの正極又は負極の一方の極性に対応したデコーダ（図１４（Ａ）又は図１４（Ｂ））を備えたデジタルアナログ変換回路の構成が示されている。図２を参照すると、本実施例のデジタルアナログ変換回路は、参照電圧集合体８０として第１の参照電圧群８１、第２の参照電圧群８２と、第１のサブデコーダ部１０、第２のサブデコーダ部２０、第３のサブデコーダ部３０、第４のサブデコーダ部４０からなるデコーダ１００、及び増幅回路５０を備えている。デコーダ１００において、第１のサブデコーダ部１０、第３のサブデコーダ部３０は第１導電型（Ｐｃｈ又はＮｃｈの一方）のトランジスタスイッチからなる。第２のサブデコーダ部２０、第４のサブデコーダ部４０は第２導電型（Ｐｃｈ又はＮｃｈの他方）のトランジスタスイッチからなる。
【０１２２】
本実施例において、参照電圧集合体８０は、序列化された互いに異なる複数の参照電圧を含み、第１及び第２の参照電圧群８１、８２に分けられている。
【０１２３】
第１の参照電圧群８１は、互いに異なる（ｈｚＳ＋１）個の参照電圧Ｖｒ１、Ｖｒ２、Ｖｒ３、…、Ｖｒ（ｋｚＳ＋１）、…、Ｖｒ（ｈｚＳ＋１）を含む。ただし、記号Ｓは、１を含む２のべき乗の正整数（１、２、４、…）とし、記号ｚは、１を含む２のべき乗に１を加算した正整数（２、３、５、９、…）とし、記号ｈ及びｋは、それぞれ２以上の正整数で、ｈ＞ｋとする。
【０１２４】
第２の参照電圧群８２は、互いに異なる（ｋｚＳ＋１）個の参照電圧Ｖｒ１、Ｖｒ２、Ｖｒ３、…、Ｖｒ（ｋｚＳ＋１）を含む。なお、第２の参照電圧群８２の（ｋｚＳ＋１）個の参照電圧Ｖｒ１、Ｖｒ２、Ｖｒ３、…、Ｖｒ（ｋｚＳ＋１）は、第１の参照電圧群８１の参照電圧Ｖｒ１、Ｖｒ２、Ｖｒ３、…、Ｖｒ（ｋｚＳ＋１）とそれぞれ同一参照電圧とされる。なお、特に制限されないが、本実施例では、Ｖｒ１、Ｖｒ２、Ｖｒ３、…、Ｖｒ（ｈｚＳ＋１）は、インデクッス番号で序列化され、インデクッス番号が増えるに従い電圧値が単調的に変化（単調増加又は単調減少）するものとする。
【０１２５】
本実施例では、第１及び第２の参照電圧群８１、８２のそれぞれにおいて、図１７と同様に、複数の参照電圧は、（ｚＳ＋１）個の参照電圧グループにグループ化されている。
【０１２６】
第１の参照電圧群８１の第１の参照電圧グループ８１−１は、｛（ｊ−１）ｚＳ＋１｝番目の参照電圧Ｖｒ｛（ｊ−１）ｚＳ＋１｝（ただし、インデックスｊは１、２、・・・、ｈをとることが可能）を含む。インデックスｊが１乃至ｈの全ての整数値をとる場合、第１の参照電圧グループ８１−１は、（ｚＳ）番おきの参照電圧Ｖｒ｛１｝、Ｖｒ｛ｚＳ＋１｝、Ｖｒ｛２ｚＳ＋１｝、・・・、Ｖｒ｛（ｈ−１）ｚＳ＋１｝を含む。
【０１２７】
第１の参照電圧群８１の第２の参照電圧グループ８１−２は、｛（ｊ−１）ｚＳ＋２｝番目の参照電圧Ｖｒ｛（ｊ−１）ｚＳ＋２｝を含む。インデックスｊが１乃至ｈの全ての整数値をとる場合、第２の参照電圧グループ８１−２は、（ｚＳ）番おきの参照電圧Ｖｒ｛２｝、Ｖｒ｛ｚＳ＋２｝、Ｖｒ｛２ｚＳ＋２｝、・・・、Ｖｒ｛（ｈ−１）ｚＳ＋２｝を含む。
【０１２８】
同様にして、第１の参照電圧群８１の第（ｚＳ＋１）の参照電圧グループ８１−（ｚＳ＋１）は、｛（ｊ−１）ｚＳ＋（ｚＳ＋１）｝番目（＝（ｊｚＳ＋１）番目）の参照電圧Ｖｒ｛（ｊ−１）ｚＳ＋（ｚＳ＋１）｝＝Ｖｒ（ｊｚＳ＋１）を含む。インデックスｊが１乃至ｈの全ての整数値をとる場合、第（ｚＳ＋１）の参照電圧グループ８１−（ｚＳ＋１）は、（ｚＳ）番おきの参照電圧Ｖｒ｛ｚＳ＋１｝、Ｖｒ｛２ｚＳ＋１｝、Ｖｒ｛３ｚＳ＋１｝、・・・、Ｖｒ｛ｈｚＳ＋１｝を含む。
【０１２９】
第１の参照電圧群８１は、インデックスｊが１乃至ｈの全ての整数値をとる場合、（ｈｚＳ＋１）個の互いに異なる複数の参照電圧を含む。なお、一部の参照電圧が欠如する場合に対応して、インデックスｊの一部も欠如する場合がある。
【０１３０】
また、第２の参照電圧群８２の第１の参照電圧グループ８２−１は、｛（ｊ−１）ｚＳ＋１｝番目の参照電圧Ｖｒ｛（ｊ−１）ｚＳ＋１｝（ただし、インデックスｊは１、２、・・・ｋをとることが可能）を含む。インデックスｊが１乃至ｋの整数値をとる場合、第１の参照電圧グループ８２−１は、（ｚＳ）番おきの参照電圧Ｖｒ｛１｝、Ｖｒ｛ｚＳ＋１｝、Ｖｒ｛２ｚＳ＋１｝、・・・、Ｖｒ｛（ｋ−１）ｚＳ＋１｝を含む。
【０１３１】
第２の参照電圧群８２の第２の参照電圧グループ８２−２は、｛（ｊ−１）ｚＳ＋２｝番目の参照電圧Ｖｒ｛（ｊ−１）ｚＳ＋２｝を含む。インデックスｊが１乃至ｋの整数値をとる場合、第２の参照電圧グループ８２−２は、（ｚＳ）番おきの参照電圧Ｖｒ｛２｝、Ｖｒ｛ｚＳ＋２｝、Ｖｒ｛２ｚＳ＋２｝、・・・、Ｖｒ｛（ｋ−１）ｚＳ＋２｝を含む。
【０１３２】
同様にして、第２の参照電圧群８２の第（ｚＳ＋１）の参照電圧グループ８２−（ｚＳ＋１）は、（ｊｚＳ＋１）番目の参照電圧Ｖｒ（ｊｚＳ＋１）を含む。インデックスｊが１乃至ｋの整数値をとる場合、第（ｚＳ＋１）の参照電圧グループ８２−（ｚＳ＋１）は、（ｚＳ）番おきの参照電圧Ｖｒ｛ｚＳ＋１｝、Ｖｒ｛２ｚＳ＋１｝、Ｖｒ｛３ｚＳ＋１｝、・・・、Ｖｒ｛ｋｚＳ＋１｝を含む。
【０１３３】
本実施例において、デコーダ１００は、ｍビットのデジタル信号（Ｄ（ｍ−１）〜Ｄ０及びその相補信号Ｄ（ｍ−１）Ｂ〜Ｄ０Ｂ）が入力され、第１及び第２のサブデコーダ部１０、２０に、ｍビットのデジタル信号のうち上位側の（ｍ−ｎ）ビット（Ｄ（ｍ−１）〜Ｄｎ、Ｄ（ｍ−１）Ｂ〜ＤｎＢ）がそれぞれ入力され、第３及び第４のサブデコーダ部３０、４０に下位側のｎビット（Ｄ（ｎ−１）〜Ｄ０、Ｄ（ｎ−１）Ｂ〜Ｄ０Ｂ）がそれぞれ入力される。
【０１３４】
第１のサブデコーダ部１０は、複数の第１導電型のトランジスタ・スイッチで構成された第１〜第（ｚＳ＋１）のサブデコーダ１０−１〜１０−（ｚＳ＋１）を備える。サブデコーダ１０−１〜１０−（ｚＳ＋１）は、第１の参照電圧群８１の参照電圧グループ８１−１〜８１−（ｚＳ＋１）の参照電圧がグループ単位でそれぞれ供給され、ｍビットのデジタル信号のうち上位側の（ｍ−ｎ）ビット（Ｄ（ｍ−１）〜Ｄｎ、Ｄ（ｍ−１）Ｂ〜ＤｎＢ）が共通に入力される。サブデコーダ１０−１〜１０−（ｚＳ＋１）は、Ｄ（ｍ−１）〜Ｄｎ、Ｄ（ｍ−１）Ｂ〜ＤｎＢの値に応じて、それぞれ対応する参照電圧グループから１個の参照電圧を選択し、ノードｎｄ１＿１〜ｎｄ（ｚＳ＋１）＿１へ伝達する。このときサブデコーダ１０−１〜１０−（ｚＳ＋１）からノードｎｄ１＿１〜ｎｄ（ｚＳ＋１）＿１に伝達される（ｚＳ＋１）個の参照電圧は、第１の参照電圧群８１において序列が連続している参照電圧とされる。例えばサブデコーダ１０−１で参照電圧Ｖｒ｛（ｊ−１）ｚＳ＋１｝が選択された場合、サブデコーダ１０−２では参照電圧Ｖｒ｛（ｊ−１）ｚＳ＋２｝、・・・、サブデコーダ１０−（ｚＳ＋１）では参照電圧Ｖｒ（ｊｚＳ＋１）がそれぞれ選択される。なお、図１の記号Ｑが図２の（ｚＳ＋１）に対応する。
【０１３５】
第２のサブデコーダ部２０は、複数の第２導電型のトランジスタスイッチで構成された第１〜第（ｚＳ＋１）のサブデコーダ２０−１〜２０−（ｚＳ＋１）を備える。サブデコーダ２０−１〜２０−（ｚＳ＋１）は、第２の参照電圧群８２の参照電圧グループ８２−１〜８２−（ｚＳ＋１）の参照電圧がグループ単位でそれぞれ供給され、ｍビットのデジタル信号のうち上位側の（ｍ−ｎ）ビット（Ｄ（ｍ−１）〜Ｄｎ、Ｄ（ｍ−１）Ｂ〜ＤｎＢ）が共通に入力される。サブデコーダ２０−１〜２０−（ｚＳ＋１）は、Ｄ（ｍ−１）〜Ｄｎ、Ｄ（ｍ−１）Ｂ〜ＤｎＢの値に応じて、それぞれ対応する参照電圧グループから１個の参照電圧を選択し、ノードｎｄ１＿２〜ｎｄ（ｚＳ＋１）＿２へ伝達する。このとき、サブデコーダ２０−１〜２０−（ｚＳ＋１）からノードｎｄ１＿２〜ｎｄ（ｚＳ＋１）＿２に伝達される（ｚＳ＋１）個の参照電圧は、第２の参照電圧群８２において序列が連続している参照電圧とされる。
【０１３６】
なお、第１のサブデコーダ部１０のサブデコーダ１０−１〜１０−（ｚＳ＋１）の出力を受けるノードｎｄ１＿１〜ｎｄ（ｚＳ＋１）＿１と、第２のサブデコーダ部２０のサブデコーダ２０−１〜２０−（ｚＳ＋１）の出力を受けるノードｎｄ１＿２〜ｎｄ（ｚＳ＋１）＿２はそれぞれ共通接続されているが、説明の便宜上、＿１と＿２をそれぞれ付与して区別している。
【０１３７】
上位側の（ｍ−ｎ）ビットで指定されるインデックスｊが１乃至ｋをとる場合は、第１のサブデコーダ部１０のサブデコーダ１０−１〜１０−（ｚＳ＋１）でそれぞれ選択されるＶｒ（（ｊ−１）ｚＳ＋１）〜Ｖｒ（ｊｚＳ＋１）の計（ｚＳ＋１）個の参照電圧と、第２のサブデコーダ部２０のサブデコーダ２０−１〜２０−（ｚＳ＋１）でそれぞれ選択されるＶｒ（（ｊ−１）ｚＳ＋１）〜Ｖｒ（ｊｚＳ＋１）の計（ｚＳ＋１）個の参照電圧は、それぞれ同一の参照電圧となる。すなわち、インデックスｊが１乃至ｋの整数値をとる参照電圧は、第１及び第２のサブデコーダ部１０、２０のそれぞれで異なる導電型のトランジスタスイッチで共通に選択されるため、等価的なＣＭＯＳスイッチ構成となる。
【０１３８】
インデックスｊが（ｋ＋１）乃至ｈをとる場合は、第１のサブデコーダ部１０のサブデコーダ１０−１〜１０−（ｚＳ＋１）によってＶｒ（（ｊ−１）ｚＳ＋１）〜Ｖｒ（ｊｚＳ＋１）の計（ｚＳ＋１）個の参照電圧が選択されるが、第２のサブデコーダ部２０のサブデコーダ２０−１〜２０−（ｚＳ＋１）において第２の参照電圧群８２の参照電圧は非選択とされる。サブデコーダ２０−１〜２０−（ｚＳ＋１）はオフ状態とされ出力ノードはハイインピーダンス状態とされる。
【０１３９】
第３のサブデコーダ３０は、複数の第１導電型のトランジスタスイッチで構成され、ｍビットのデジタル信号のうち下位側のｎビット（Ｄ（ｎ−１）〜Ｄ０、Ｄ（ｎ−１）Ｂ〜Ｄ０Ｂ）の値に応じて、ノードｎｄ１＿１〜ｎｄ（ｚＳ＋１）＿１（及びノードｎｄ１＿２〜ｎｄ（ｚＳ＋１）＿２）へ伝達された（ｚＳ＋１）個の参照電圧から、重複を含む第１及び第２の電圧Ｖｏ１、Ｖｏ２を選択し、第１乃至第ＰのノードＴ１〜ＴＰへ伝達する。なお、重複を含む第１及び第２の電圧Ｖｏ１、Ｖｏ２を選択するとは、第１及び第２の電圧Ｖｏ１、Ｖｏ２として同一電圧が選択される場合を含む。また、第１乃至第ＰのノードＴ１〜ＴＰのうちの１部の複数ノード又は全てのノードに、同一電圧が伝達される場合も生じる。
【０１４０】
第４のサブデコーダ４０は、複数の第２導電型のトランジスタスイッチで構成され、第３のサブデコーダ３０と同様に、ｍビットのデジタル信号のうち下位側のｎビット（Ｄ（ｎ−１）〜Ｄ０、Ｄ（ｎ−１）Ｂ〜Ｄ０Ｂ）の値に応じて、ノードｎｄ１＿１〜ｎｄ（ｚＳ＋１）＿１（及びノードｎｄ１＿２〜ｎｄ（ｚＳ＋１）＿２）へ伝達された（ｚＳ＋１）個の参照電圧から、重複を含む第１及び第２の電圧Ｖｏ１、Ｖｏ２を選択し、第３のサブデコーダ３０と共通の第１乃至第ＰのノードＴ１〜ＴＰへ伝達する。
【０１４１】
第３及び第４のサブデコーダ３０、４０は、入力ノード同士（ノードｎｄ１＿１〜ｎｄ（ｚＳ＋１）＿１とノードｎｄ１＿２〜ｎｄ（ｚＳ＋１）＿２）がＰｃｈ／Ｎｃｈ領域間接続配線６０＿１〜６０＿（ｚＳ＋１）で共通接続され、出力ノード同士がＰｃｈ／Ｎｃｈ領域間接続配線６１＿１〜６１＿ＰでノードＴ１〜ＴＰに共通接続され、第１及び第２の電圧Ｖｏ１、Ｖｏ２がそれぞれ異なる導電型のトランジスタスイッチで共通に選択されるため、等価的なＣＭＯＳスイッチ構成となる。このため、参照電圧集合体８０の全ての参照電圧に対して、ｍビットのデジタル信号のうち下位側のｎビット（Ｄ（ｎ−１）〜Ｄ０、Ｄ（ｎ−１）Ｂ〜Ｄ０Ｂ）で導通、非導通が制御されるトランジスタスイッチのオン抵抗が低減される。これにより、第１のサブデコーダ部１０において、インデックスｊが（ｋ＋１）乃至ｈをとる参照電圧を選択する単一導電型構成のトランジスタスイッチのゲート幅の増大を抑制することができる（基準サイズのままであってよい）。したがって、デコーダ１００の省面積化を実現できる。
【０１４２】
増幅回路５０は、第３のサブデコーダ部３０と第４のサブデコーダ部４０の出力ノードとして共有される第１乃至第ＰのノードＴ１〜ＴＰを入力として備え、ノードＴ１〜ＴＰの電圧Ｖ（Ｔ１）〜Ｖ（ＴＰ）を演算（重み付け平均等の演算）した電圧Ｖｏｕｔを出力端子５１から出力する。増幅回路５０の出力電圧Ｖｏｕｔは、一つの第（Ｐ＋１）の入力に帰還入力される。
【０１４３】
増幅回路５０の２つの具体例を図３（Ａ）と図３（Ｂ）に示す。図３（Ａ）を参照すると、増幅回路５０は、Ｐ＝２とされ、ノードＴ１、Ｔ２に伝達された電圧（Ｖｏ１，Ｖｏ２）を、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）として入力し、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対１に内挿（Ｖｏｕｔ＝｛Ｖ（Ｔ１）＋Ｖ（Ｔ２）｝／２）する内挿アンプである。すなわち、図３（Ａ）は、電圧（Ｖｏ１，Ｖｏ２）を平均化した電圧を出力する増幅回路である。電圧（Ｖｏ１，Ｖｏ２）が重複する同一電圧の場合、電圧Ｖｏ１（＝Ｖｏ２）が出力され、電圧（Ｖｏ１，Ｖｏ２）が異なる電圧の場合、電圧（Ｖｏ１，Ｖｏ２）の中間電圧が出力される。
【０１４４】
また、図３（Ｂ）を参照すると、増幅回路５０は、Ｐ＝３とされ、ノードＴ１、Ｔ２、Ｔ３に重複を含めて伝達された電圧（Ｖｏ１，Ｖｏ２）を、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）として入力し、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）を１対１対２の比率で重み付け平均（Ｖｏｕｔ＝（Ｖ（Ｔ１）＋Ｖ（Ｔ２）＋２×Ｖ（Ｔ３））／４）する内挿アンプである。すなわち、図３（Ｂ）の構成において、電圧（Ｖｏ１，Ｖｏ２）が重複する同一電圧の場合、電圧Ｖｏ１（＝Ｖｏ２）が出力され、電圧（Ｖｏ１，Ｖｏ２）が異なる電圧の場合、電圧（Ｖｏ１，Ｖｏ２）を１対３、１対１、３対１の比率で内挿（内分）した電圧のいずれか１つが出力される。なお、図示しないが、Ｐ＝４とされ、ノードＴ１、Ｔ２、Ｔ３、Ｔ４に伝達される電圧（Ｖｏ１，Ｖｏ２）を、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）、Ｖ（Ｔ４）として入力し、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）、Ｖ（Ｔ４）を平均（Ｖｏｕｔ＝（Ｖ（Ｔ１）＋Ｖ（Ｔ２）＋Ｖ（Ｔ３）＋Ｖ（Ｔ４））／４）する増幅回路としてもよい。この増幅回路は、図３（Ｂ）と同様に、電圧（Ｖｏ１，Ｖｏ２）が重複する同一電圧の場合、電圧Ｖｏ１（＝Ｖｏ２）が出力され、電圧（Ｖｏ１，Ｖｏ２）が異なる電圧の場合、電圧（Ｖｏ１，Ｖｏ２）を１対３、１対１、３対１の比率で内挿（内分）した電圧のいずれか１つが出力される。
【０１４５】
＜参照電圧集合体８０＞
次に、図２の参照電圧集合体８０のグループ化と、第１のサブデコーダ部１０のサブデコーダ１０−１〜１０−（ｚＳ＋１）及び第２のサブデコーダ部２０のサブデコーダ２０−１〜２０−（ｚＳ＋１）で選択される参照電圧について説明する。
【０１４６】
図４は、図２の参照電圧集合体８０のグループ化の詳細を示す図で、参照電圧とデコーダ１００の選択電圧の対応関係は図１４（Ａ）又は図１４（Ｂ）に対応している。図４を参照すると、図２の参照電圧集合体８０の複数の参照電圧（最大で（ｈｚＳ＋１）個）のグループ化は、図１８と同様に、第１乃至第（ｚＳ＋１）の参照電圧グループを行に割り当て、各参照電圧グループに属する参照電圧の参照電圧グループ内での序列を列に割当てた、（ｚＳ＋１）行、ｈ列の２次元配列で表すことができる。なお参照電圧群８１及び８２はそれぞれ（ｚＳ＋１）個のグループにグループ化され、図４において共通に示されている。すなわち、図４において、参照電圧群８１は参照電圧Ｖｒ１〜Ｖｒ（ｈｚＳ＋１）のグループ化が参照され、参照電圧群８２は参照電圧Ｖｒ１〜Ｖｒ（ｋｚＳ＋１）のグループ化が参照される。
【０１４７】
２次元配列に割り当てられたｉ行ｊ列（ただし、ｉは１以上且つ（ｚＳ＋１）以下の整数、ｊは１以上且つｈ又はｋ以下の整数、ｈ及びｋは２以上の整数）の要素は、参照電圧群８１、８２のそれぞれの参照電圧Ｖｒ（（ｊ−１）ｚＳ＋ｉ）に対応している。すなわち参照電圧群８１の参照電圧は、２次元配列の第１列〜第ｈ列（ｊ＝１〜ｈ）の配列要素に対応し、参照電圧群８２の参照電圧は、２次元配列の第１列〜第ｋ列（ｊ＝１〜ｋ）の配列要素に対応している。
【０１４８】
具体的には、参照電圧群８１の第１の参照電圧グループ８１−１は、２次元配列の第１行に割当てられたｚＳ個置きの参照電圧（Ｖｒ１、Ｖｒ（ｚＳ＋１）、Ｖｒ（２ｚＳ＋１）、・・・、Ｖｒ｛（ｈ−１）（ｚＳ）＋１｝）よりなる。
【０１４９】
参照電圧群８１の第２の参照電圧グループ８１−２は、２次元配列の第２行に割当てられたｚＳ個置きの参照電圧（Ｖｒ２、Ｖｒ（ｚＳ＋２）、Ｖｒ（２ｚＳ＋２）・・・、Ｖｒ｛（ｈ−１）（ｚＳ）＋２｝）よりなる。
【０１５０】
参照電圧群８１の第ｉ（ただし、１≦ｉ≦（ｚＳ＋１））の参照電圧グループ８１−ｉは２次元配列の第ｉ行に割当てられたｚＳ個置きの参照電圧（Ｖｒ（ｉ）、Ｖｒ（ｚＳ＋ｉ）、Ｖｒ（２ｚＳ＋ｉ）・・・、Ｖｒ｛（ｈ−１）（ｚＳ）＋ｉ））よりなる。
【０１５１】
参照電圧群８１の第（ｚＳ＋１）の参照電圧グループ８１−（ｚＳ＋１）は、２次元配列の第（ｚＳ＋１）行に割当てられたｚＳ個置きの参照電圧（Ｖｒ（ｚＳ＋１）、Ｖｒ（２ｚＳ＋１）、Ｖｒ（３ｚＳ＋１）、・・・、Ｖｒ（ｈｚＳ＋１））よりなる。
【０１５２】
このとき、参照電圧群８１の第（ｚＳ＋１）の参照電圧グループ８１−（ｚＳ＋１）における１番目から（ｈ−１）番目の参照電圧（２次元配列の第（ｚＳ＋１）行の１列から（ｈ−１）列までに割り当てられた参照電圧）は、第１の参照電圧グループ８１−１における２番目からｈ番目の参照電圧（２次元配列の第１行の２列からｈ列までに割り当てられた参照電圧）と、それぞれ同一とされる。
【０１５３】
また、参照電圧群８２の第１の参照電圧グループ８２−１は、２次元配列の第１行に割当てられたｚＳ個置きの参照電圧（Ｖｒ１、Ｖｒ（ｚＳ＋１）、Ｖｒ（２ｚＳ＋１）、・・・、Ｖｒ｛（ｋ−１）（ｚＳ）＋１｝）よりなる。
【０１５４】
参照電圧群８２の第２の参照電圧グループ８２−２は、２次元配列の第２行に割当てられたｚＳ個置きの参照電圧（Ｖｒ２、Ｖｒ（ｚＳ＋２）、Ｖｒ（２ｚＳ＋２）・・・、Ｖｒ｛（ｋ−１）（ｚＳ）＋２｝）よりなる。
【０１５５】
参照電圧群８２の第ｉ（ただし、１≦ｉ≦（ｚＳ＋１））の参照電圧グループ８２−ｉは２次元配列の第ｉ行に割当てられたｚＳ個置きの参照電圧（Ｖｒ（ｉ）、Ｖｒ（ｚＳ＋ｉ）、Ｖｒ（２ｚＳ＋ｉ）・・・、Ｖｒ｛（ｋ−１）（ｚＳ）＋ｉ｝）よりなる。
【０１５６】
参照電圧群８２の第（ｚＳ＋１）の参照電圧グループ８２−（ｚＳ＋１）は、２次元配列の第（ｚＳ＋１）行に割当てられたｚＳ個置きの参照電圧（Ｖｒ（ｚＳ＋１）、Ｖｒ（２ｚＳ＋１）、Ｖｒ（３ｚＳ＋１）、・・・、Ｖｒ（ｋｚＳ＋１））よりなる。
【０１５７】
このとき、参照電圧群８２の第（ｚＳ＋１）の参照電圧グループ８２−（ｚＳ＋１）における１番目から（ｋ−１）番目の参照電圧は、第１の参照電圧グループ８２−１における２番目からｋ番目の参照電圧と、それぞれ同一とされる。
【０１５８】
図４の２次元配列の列は、図２のｍビットデジタル信号の上位側（ｍ−ｎ）ビット（Ｄ（ｍ−１）〜Ｄｎ、Ｄ（ｍ−１）Ｂ〜ＤｎＢ）の値と対応している。したがって、図２の第１のサブデコーダ部１０の第１〜第（ｚＳ＋１）のサブデコーダ１０−１〜１０−（ｚＳ＋１）でそれぞれ選択される参照電圧は、上位側（ｍ−ｎ）ビットの値に対応した図４の第１列〜第ｈ列のいずれか１列に割り当てられた参照電圧とされる。また、図２の第２のサブデコーダ部２０の第１〜第（ｚＳ＋１）のサブデコーダ２０−１〜２０−（ｚＳ＋１）でそれぞれ選択される参照電圧は、上位側（ｍ−ｎ）ビットの値に対応した図４の第１列〜第ｋ列のいずれか１列に割り当てられた参照電圧とされる。
【０１５９】
なお、参照電圧群８１の参照電圧においては、図１４に示すように、第１のサブデコーダ部１０の第１導電型のトランジスタスイッチで選択できない参照電圧（Ｖｒ１〜Ｖｒ（ｆｚＳ＋１））がある場合に、その参照電圧が欠如されてもよい。このときには、参照電圧群８１は、図４の２次元配列の第（ｆ＋１）列〜第ｈ列までの配列要素に対応した参照電圧（Ｖｒ（ｆｚＳ＋１）〜Ｖｒ（ｈｚＳ＋１））で構成される。
【０１６０】
＜第１のサブデコーダ部＞
次に、図２の第１のサブデコーダ部１０の構成について説明する。図５は、図２の第１のサブデコーダ１０を構成する第１〜第（ｚＳ＋１）のサブデコーダ１０−ｉ（ｉ＝１〜（ｚＳ＋１））の構成例を示す図である。第１のサブデコーダ部１０に供給される参照電圧群８１の参照電圧Ｖｒ１〜Ｖｒ（ｈｚＳ＋１）は、図２及び図４で説明したように、第１〜第（ｚＳ＋１）の参照電圧グループ８１−１〜８１−（ｚＳ＋１）にグループ化される。第１〜第（ｚＳ＋１）の参照電圧グループ８１−１〜８１−（ｚＳ＋１）のそれぞれについてｈ個の参照電圧が、サブデコーダ１０−１〜１０−（ｚＳ＋１）にそれぞれ供給される。図５において、最も左側の参照電圧グループ８１−１がサブデコーダ１０−１に入力され、参照電圧グループ８１−２がサブデコーダ１０−２に入力され、参照電圧グループ８１−（ｚＳ＋１）はサブデコーダ１０−（ｚＳ＋１）に入力される。サブデコーダ１０−１〜１０−（ｚＳ＋１）はそれぞれ入力する参照電圧の組が異なるだけであり、回路構成は互いに同一である。このため、図５には、サブデコーダ１０−ｉ（ｉ＝１〜（ｚＳ＋１））が１つが示されている。
【０１６１】
図５に示すように、サブデコーダ１０−ｉ（ｉ＝１〜（ｚＳ＋１））は、ｍビットデジタル信号の上位側（ｍ−ｎ）ビット信号（Ｄ（ｍ−１）〜Ｄｎ、Ｄ（ｍ−１）Ｂ〜ＤｎＢ）の値に応じて、それぞれ参照電圧グループ８１−ｉから、各参照電圧グループ内の序列がｊ番目（図４の２次元配列の第ｊ列の要素に対応）の参照電圧Ｖｒ｛（ｊ−１）ｚＳ＋ｉ｝を選択している（ただし、ｊはｊ＝１〜ｈのいずれかの値）。したがって、サブデコーダ１０−１〜１０−（ｚＳ＋１）は、参照電圧グループ８１−１〜８１−（ｚＳ＋１）から、各参照電圧グループ内の序列がｊ番目の参照電圧Ｖｒ｛（ｊ−１）ｚＳ＋１｝、Ｖｒ｛（ｊ−１）ｚＳ＋２｝、…、Ｖｒ（ｊｚＳ＋１）を選択している。
【０１６２】
図５のサブデコーダ１０−ｉ（ｉ＝１〜（ｚＳ＋１））は、第ｉの参照電圧グループのｈ個の参照電圧が入力され、上位側（ｍ−ｎ）ビット信号Ｄ（ｍ−１）〜Ｄｎ、Ｄ（ｍ−１）Ｂ〜ＤｎＢにより１つの参照電圧を選択するトーナメント形式のサブデコーダの構成とされる。ビット信号Ｄ（ｍ−１）〜Ｄｎ、Ｄ（ｍ−１）Ｂ〜ＤｎＢのうち、まず下位側のビット信号（Ｄｎ、ＤｎＢ）により２つの参照電圧の一方が選択され、次に１つ上位のビット信号（Ｄ（ｎ＋１）、Ｄ（ｎ＋１）Ｂ）により、ビット信号（Ｄｎ、ＤｎＢ）で選択された参照電圧のうちの２つの一方が選択される。以下同様に、下位側から上位側のビット信号の順で２つの参照電圧の一方が順次選択される。
【０１６３】
図５のサブデコーダ１０−ｉ（ｉ＝１〜（ｚＳ＋１））の各スイッチは、第１導電型のトランジスタ・スイッチ（Ｎｃｈ又はＰｃｈの一方）で構成されている。前記各スイッチを、Ｎｃｈトランジスタで構成する場合、ビット信号線ｂ１〜ｂ５にＤｎ〜Ｄ（ｍ−１）がそれぞれ入力され、ビット信号線ｂ１ｂ〜ｂ５ｂにＤｎＢ〜Ｄ（ｍ−１）Ｂがそれぞれ入力される。前記各スイッチをＰｃｈトランジスタで構成する場合は、ビット信号線ｂ１〜ｂ５にＤｎＢ〜Ｄ（ｍ−１）Ｂがそれぞれ入力され、ビット信号線ｂ１ｂ〜ｂ５ｂにＤｎ〜Ｄ（ｍ−１）がそれぞれ入力される。なお、図５では、図面の都合上５ビットのトーナメント形式のサブデコーダの構成が示されている。また、図５において、×を囲む○は第１導電型（Ｐｃｈ又はＮｃｈの一方）のトランジスタスイッチを表している。
【０１６４】
図５のサブデコーダ１０−ｉ（ｉ＝１〜（ｚＳ＋１））は、図１４（Ａ）又は図１４（Ｂ）の参照電圧とデコーダの選択電圧範囲の関係を満たしている。
【０１６５】
図５のサブデコーダ１０−ｉ（ｉ＝１〜（ｚＳ＋１））において、参照電圧Ｖｒ（ｇｚＳ＋ｉ）〜Ｖｒ（（ｈ−１）ｚＳ＋ｉ）を選択するトランジスタスイッチは、基準サイズの第１導電型のトランジスタスイッチ単独で構成可能である。
【０１６６】
また、サブデコーダ１０−ｉ（ｉ＝１〜（ｚＳ＋１））において、参照電圧Ｖｒ（ｋｚＳ＋ｉ）〜Ｖｒ（（ｇ−１）ｚＳ＋ｉ）を選択するトランジスタスイッチ（図５のスイッチ群９１Ｐ）は、第１導電型のトランジスタスイッチ単独で構成可能であるが、ゲート幅（Ｗ）の増大が必要とされる。
【０１６７】
また、図５のサブデコーダ１０−ｉ（ｉ＝１〜（ｚＳ＋１））において、参照電圧Ｖｒ（ｉ）〜Ｖｒ（（ｋ−１）ｚＳ＋ｉ）を選択するトランジスタスイッチ（図５のスイッチ群９２Ｐ）は、第２導電型のトランジスタスイッチ（第２のサブデコーダ２０）との抱き合わせ構成（ＣＭＯＳ構成）となるトランジスタスイッチである。
【０１６８】
なお、デコーダの選択電圧範囲が広く、サブデコーダ１０−ｉ（ｉ＝１〜（ｚＳ＋１））において、第１導電型のトランジスタスイッチで選択できない参照電圧（Ｖｒｉ〜Ｖｒ（ｆ−１）ｚＳ＋ｉ）（ただし、ｉ＝１〜（ｚＳ＋１））がある場合、該参照電圧Ｖｒｉ〜Ｖｒ（（ｆ−１）ｚＳ＋ｉ）を選択するトランジスタスイッチ（スイッチ群９３Ｐ）は、欠如されてもよい。
【０１６９】
なお、上述したように、本実施形態において、第３、第４のサブデコーダ部３０、４０は、等価的なＣＭＯＳ構成とされ、スイッチのオン抵抗が低減される。これにより、図５の参照電圧Ｖｒ（ｋｚＳ＋ｉ）〜Ｖｒ（（ｇ−１）ｚＳ＋ｉ）（ｉ＝１〜（ｚＳ＋１））を選択するトランジスタスイッチ（図５のスイッチ群９１Ｐ）は、ゲートサイズ（ゲート幅Ｗ）の増大を抑制することができる。ゲート幅の増大が抑制可能なトランジスタスイッチは、図５のサブデコーダ１０−ｉ（ｉ＝１〜（ｚＳ＋１））の各々に存在するため、ゲート幅の増大の抑制によるデコーダの省面積効果は大きい。
【０１７０】
＜第２のサブデコーダ部＞
次に、図２の第２のサブデコーダ部２０の構成について説明する。図６は、図２の第２のサブデコーダ２０のサブデコーダ２０−ｉ（ｉ＝１〜（ｚＳ＋１））の構成を示す図である。第２のサブデコーダ２０に供給される参照電圧群８２の参照電圧Ｖｒ１〜Ｖｒ（ｋｚＳ＋１）は、図２及び図４で説明したように、第１〜第（ｚＳ＋１）の参照電圧グループ８２−１〜８２−（ｚＳ＋１）にグループ化されている。第１〜第（ｚＳ＋１）の参照電圧グループ８２−１〜８２−（ｚＳ＋１）のそれぞれについてｋ個の参照電圧が、サブデコーダ２０−１〜２０−（ｚＳ＋１）にそれぞれ供給される。第２のサブデコーダ２０のサブデコーダ２０−１〜２０−（ｚＳ＋１）は、それぞれに入力される参照電圧の組が異なるだけであり、回路構成は互いに同一である。図６には、サブデコーダ２０−１〜２０−（ｚＳ＋１）としてｉ番目のサブデコーダ２０−ｉが１つ示されている。なお、図２の第１の参照電圧群８１の参照電圧Ｖｒ１〜Ｖｒ（ｈｚＳ＋１）を例えば第１の部分Ｖｒ１〜Ｖｒ（ｋｚＳ＋１）と第２の部分Ｖｒ（ｋｚＳ＋２）〜Ｖｒ（ｈｚＳ＋１）に区分すると（１＜ｋ＜ｈ）、第１の部分は、第２の参照電圧群８２の参照電圧Ｖｒ１〜Ｖｒ（ｋｚＳ＋１）と等しい。
【０１７１】
図６では、サブデコーダ２０−ｉ（ｉ＝１〜（ｚＳ＋１））は、ｍビットデジタル信号の上位側（ｍ−ｎ）ビット信号（Ｄ（ｍ−１）〜Ｄｎ、Ｄ（ｍ−１）Ｂ〜ＤｎＢ）の値に応じて、対応する参照電圧グループ８２−ｉ（ｉ＝１〜（ｚＳ＋１））から、各参照電圧グループ内の序列がｊ番目（図４の２次元配列の第ｊ列の要素に対応）の参照電圧Ｖｒ｛（ｊ−１）ｚＳ＋ｉ｝を選択している（ただし、ｊはｊ＝１〜ｋのいずれかの値）。サブデコーダ２０−１、２０−２、・・・２０−（ｚＳ＋１）ではそれぞれＶｒ｛（ｊ−１）ｚＳ＋１｝、Ｖｒ｛（ｊ−１）ｚＳ＋２｝、・・・Ｖｒ｛ｊｚＳ＋１｝を選択する。
【０１７２】
図６のサブデコーダ２０−ｉ（ｉ＝１〜（ｚＳ＋１））は、第ｉの参照電圧グループのｋ個の参照電圧が入力され、上位側（ｍ−ｎ）ビット信号Ｄ（ｍ−１）〜Ｄｎ、Ｄ（ｍ−１）Ｂ〜ＤｎＢにより、１つの参照電圧が選択されるトーナメント形式のサブデコーダの構成とされる。なお、図６のサブデコーダ２０−ｉに供給される参照電圧数（ｋ個）は、図５のサブデコーダ１０−ｉに供給される参照電圧数（ｈ個）より少ないことから、上位側のビット信号は正信号（例えばＤ（ｍ−１））か、相補信号（例えばＤ（ｍ−１）Ｂ）の一方のみによる選択になる。
【０１７３】
図６のサブデコーダ２０−ｉ（ｉ＝１〜（ｚＳ＋１））の各スイッチは、第１のサブデコーダ部１０のスイッチとは逆導電型の第２導電型のトランジスタ（Ｐｃｈ又はＮｃｈの他方）で構成されている。サブデコーダ２０−ｉ（ｉ＝１〜（ｚＳ＋１））の各スイッチをＮｃｈトランジスタで構成する場合、ビット信号線ｂ１〜ｂ３にＤｎ〜Ｄ（ｍ−１）の下位側の対応するビット信号、ビット信号線ｂ１ｂ〜ｂ５ｂにＤｎＢ〜Ｄ（ｍ−１）Ｂが入力される。サブデコーダ２０−ｉ（ｉ＝１〜（ｚＳ＋１））の各スイッチをＰｃｈトランジスタで構成する場合、ビット信号線ｂ１〜ｂ３にＤｎＢ〜Ｄ（ｍ−１）Ｂの下位側の対応するビット信号、ビット信号線ｂ１ｂ〜ｂ５ｂにＤｎ〜Ｄ（ｍ−１）が入力される。なお、図６では、図面の都合上５ビットで選択されるトーナメント形式のサブデコーダの構成が示されている。なお、Ｙを囲む○は、第２導電型のトランジスタスイッチ（×を○で囲んだ第１導電型のトランジスタスイッチ（Ｐｃｈ又はＮｃｈの一方）とは逆導電型のトランジスタスイッチ）を表している。
【０１７４】
図６のサブデコーダ２０−ｉ（ｉ＝１〜（ｚＳ＋１））（図６のスイッチ群９２Ｎ）は、図５のサブデコーダ１０−ｉ（ｉ＝１〜（ｚＳ＋１））の参照電圧Ｖｒ（ｉ）〜Ｖｒ（（ｋ−１）ｚＳ＋ｉ）を選択するトランジスタスイッチ（図５のスイッチ群９２Ｐ）との抱き合わせ構成（ＣＭＯＳ構成）となるトランジスタスイッチとして構成されている。
【０１７５】
なお、図５のサブデコーダ１０−ｉ（ｉ＝１〜（ｚＳ＋１））において、参照電圧（Ｖｒ（ｉ）〜Ｖｒ（（ｆ−１）ｚＳ＋ｉ））を選択するトランジスタスイッチ（図５のスイッチ群９３Ｐ）が欠如している場合、図６のサブデコーダ１０−ｉ（ｉ＝１〜（ｚＳ＋１））の参照電圧（Ｖｒ（ｉ）〜Ｖｒ（（ｆ−１）ｚＳ＋ｉ））を選択するトランジスタスイッチ（図６のスイッチ群９３Ｎ）は、第２導電型のトランジスタスイッチ単独で構成される。
【０１７６】
＜第３、第４のサブデコーダ部＞
次に、図２の第３、第４のサブデコーダ部３０、４０の構成例について説明する。サブデコーダ部３０、４０は、パラメータＳ、ｚ、Ｐの値によって異なるため、代表的な例を説明する。
【０１７７】
図７は、図２において、Ｓ＝２、ｚ＝２（ｚＳ＋１＝５）、Ｐ＝２、ｎ＝３に対応した第３、第４のサブデコーダ部３０Ａ、４０Ａの構成例を示す図である。図７に示すように、第３、第４のサブデコーダ部３０Ａ、４０Ａには、第１、第２のサブデコーダ部１０、２０で選択された、（ｚＳ＋１）個（ｚＳ＋１＝５）の参照電圧（Ｖｒ（４ｊ−３）、Ｖｒ（４ｊ−２）、Ｖｒ（４ｊ−１）、Ｖｒ（４ｊ）、Ｖｒ（４ｊ＋１））、がそれぞれ入力され、ｍビットデジタルデータの下位側ｎビット（ｎ＝３）の信号（Ｄ２〜Ｄ０、Ｄ２Ｂ〜Ｄ０Ｂ）に基づいて、第１及び第２の電圧（Ｖｏ１，Ｖｏ２）を選択し、ノードＴ１、Ｔ２に伝達する構成とされている。
【０１７８】
第３、第４のサブデコーダ部３０Ａ、４０Ａは、それぞれ、互いに異なる導電型のトランジスタスイッチで構成されている。第３のサブデコーダ部３０Ａにおいて、×を囲んだ○は、第１導電型（ＰｃｈとＮｃｈの一方、例えばＰｃｈ）のトランジスタスイッチを表し、第４のサブデコーダ部４０Ａにおいて、Ｙを囲んだ○は、第２導電型（ＰｃｈとＮｃｈの他方、例えばＮｃｈ型）のトランジスタスイッチを表している。
【０１７９】
図７に示すように、第３、第４のサブデコーダ部３０Ａ、４０Ａにおいて、スイッチの配置は同一であるが、第３のサブデコーダ部３０Ａのスイッチと、該スイッチに対応する第４のサブデコーダ部４０Ａのスイッチのそれぞれのゲートには、相補となるビット信号が供給されている。なお、第４のサブデコーダ部４０ＡのスイッチがＮｃｈトランジスタスイッチで構成される場合、図２０と同様の構成となる。
【０１８０】
図７を参照すると、第３のサブデコーダ部３０Ａの入力ノードｎｄ１＿１Ａ、ｎｄ２＿１Ａ、ｎｄ３＿１Ａ、ｎｄ４＿１Ａ、ｎｄ５＿１Ａと第４のサブデコーダ部４０Ａの入力ノードｎｄ１＿２Ａ、ｎｄ２＿２Ａ、ｎｄ３＿２Ａ、ｎｄ４＿２Ａ、ｎｄ５＿２Ａは、それぞれＰｃｈ／Ｎｃｈトランジスタ領域間配線６０＿１、６０＿２、６０＿３、６０＿４、６０＿５で共通接続されている。また、第３のサブデコーダ部３０Ａの第１、第２出力ノード（Ｔ１、Ｔ２）と、第４のサブデコーダ部４０Ａの第１、第２出力ノード（Ｔ１、Ｔ２）も、それぞれ、Ｐｃｈ／Ｎｃｈトランジスタ領域間配線６１＿１、６１＿２で共通接続されている。
【０１８１】
図７において、第３のサブデコーダ部３０Ａの入力ノードｎｄ１＿１Ａ、ｎｄ２＿１Ａ、ｎｄ３＿１Ａ、ｎｄ４＿１Ａ、ｎｄ５＿１Ａには、第１のサブデコーダ部１０で選択された参照電圧Ｖｒ（４ｊ−３）、Ｖｒ（４ｊ−２）、Ｖｒ（４ｊ−１）、Ｖｒ（４ｊ）、Ｖｒ（４ｊ＋１）（ただし、ｊ＝１〜ｈのいずれかの値）が伝達されている。また、第４のサブデコーダ部４０Ａの入力ノードｎｄ１＿２Ａ、ｎｄ２＿２Ａ、ｎｄ３＿２Ａ、ｎｄ４＿２Ａ、ｎｄ５＿２Ａには、第２のサブデコーダ部２０で選択された参照電圧Ｖｒ（４ｊ−３）、Ｖｒ（４ｊ−２）、Ｖｒ（４ｊ−１）、Ｖｒ（４ｊ）、Ｖｒ（４ｊ＋１）（ただし、ｊ＝１〜ｋ（１＜ｋ＜ｈ）のいずれかの値）が伝達されている。
【０１８２】
インデックスｊがｊ＝１〜ｋのとき、第３及び第４のサブデコーダ部３０Ａ、４０Ａのそれぞれの入力ノードには、第１及び第２のサブデコーダ部１０、２０から参照電圧Ｖｒ（４ｊ−３）、Ｖｒ（４ｊ−２）、Ｖｒ（４ｊ−１）、Ｖｒ（４ｊ）、Ｖｒ（４ｊ＋１）が共通に伝達される。
【０１８３】
また、インデックスｊが、ｊ＝（ｋ＋１）〜ｈのとき、第２のサブデコーダ部２０は非選択となり、第３のサブデコーダ部３０Ａの入力ノードには、第１のサブデコーダ部１０で選択された参照電圧Ｖｒ（４ｊ−３）、Ｖｒ（４ｊ−２）、Ｖｒ（４ｊ−１）、Ｖｒ（４ｊ）、Ｖｒ（４ｊ＋１）が伝達される。
【０１８４】
図７において、第３及び第４のサブデコーダ部３０Ａ、４０Ａでの参照電圧Ｖｒ（４ｊ−３）、Ｖｒ（４ｊ−２）、Ｖｒ（４ｊ−１）、Ｖｒ（４ｊ）、Ｖｒ（４ｊ＋１）の選択について説明する。なお、以下の説明では、第３のサブデコーダ部３０Ａを複数のＰｃｈトランジスタスイッチ（Ｐｃｈ−ＳＷ）、第４のサブデコーダ部４０Ａを複数のＮｃｈトランジスタスイッチ（Ｎｃｈ−ＳＷ）で構成した場合について説明する。
【０１８５】
（１）（Ｄ２，Ｄ１，Ｄ０）＝（Ｌｏｗ，Ｌｏｗ，Ｌｏｗ）のとき、第３のサブデコーダ部３０Ａにおいて、Ｄ２、Ｄ１、Ｄ０にそれぞれゲートが接続されたＰｃｈ−ＳＷがオンする。ノードｎ３＿１、ｎ４＿１、ｎ５＿１には、Ｖｒ（４ｊ−３）、Ｖｒ（４ｊ−２）、Ｖｒ（４ｊ−１）がそれぞれ伝達され、Ｔ１、ｎ２＿１には、ｎ３＿１（＝Ｖｒ（４ｊ−３）、ｎ４＿１がそれぞれ伝達され、Ｔ２には、ｎ３＿１（＝Ｖｒ（４ｊ−３）が伝達される。また、第４のサブデコーダ部４０Ａでは、Ｄ２Ｂ、Ｄ１Ｂ、Ｄ０Ｂにそれぞれゲートが接続されたＮｃｈ−ＳＷがオンする。ノードｎ３＿２、ｎ４＿２、ｎ５＿２には、Ｖｒ（４ｊ−３）、Ｖｒ（４ｊ−２）、Ｖｒ（４ｊ−１）がそれぞれ伝達され、配線６１＿１、ｎ２＿２には、ｎ３＿２（＝Ｖｒ（４ｊ−３）、ｎ４＿２がそれぞれ伝達され、配線６１＿２には、ｎ３＿２（＝Ｖｒ（４ｊ−３））が伝達される。この結果、ノードＴ１、Ｔ２には、（Ｖ（Ｔ１），Ｖ（Ｔ２））＝（Ｖｒ（４ｊ−３），Ｖｒ（４ｊ−３））が伝達される。
【０１８６】
（２）（Ｄ２，Ｄ１，Ｄ０）＝（Ｌｏｗ，Ｌｏｗ，Ｈｉｇｈ）のとき、第３のサブデコーダ部３０Ａでは、Ｄ２、Ｄ１、Ｄ０Ｂにそれぞれゲートが接続されたＰｃｈ−ＳＷがオンする。ノードｎ３＿１、ｎ４＿１、ｎ５＿１には、Ｖｒ（４ｊ−３）、Ｖｒ（４ｊ−２）、Ｖｒ（４ｊ−１）がそれぞれ伝達され、Ｔ１、ｎ２＿１には、ｎ３＿１（＝Ｖｒ（４ｊ−３））、ｎ４＿１がそれぞれ伝達され、Ｔ２には、ｎ２＿１（＝Ｖｒ（４ｊ−２））が伝達される。第４のサブデコーダ部４０Ａでは、Ｄ２Ｂ、Ｄ１Ｂ、Ｄ０にそれぞれゲートが接続されたＮｃｈ−ＳＷがオンする。ノードｎ３＿２、ｎ４＿２、ｎ５＿２には、Ｖｒ（４ｊ−３）、Ｖｒ（４ｊ−２）、Ｖｒ（４ｊ−１）がそれぞれ伝達され、配線６１＿１、ｎ２＿２には、ｎ３＿２（Ｖｒ（４ｊ−３））、ｎ４＿２（＝Ｖｒ（４ｊ−２））がそれぞれ伝達され、配線６１＿２には、ｎ２＿２（＝Ｖｒ（４ｊ−２））が伝達される。この結果、ノードＴ１、Ｔ２には、（Ｖ（Ｔ１），Ｖ（Ｔ２））＝（Ｖｒ（４ｊ−３），Ｖｒ（４ｊ−２））が伝達される。
【０１８７】
（３）（Ｄ２，Ｄ１，Ｄ０）＝（Ｌｏｗ，Ｈｉｇｈ，Ｌｏｗ）のとき、第３のサブデコーダ部３０Ａでは、Ｄ２、Ｄ１Ｂ、Ｄ０にそれぞれゲートが接続されたＰｃｈ−ＳＷがオンする。ノードｎ３＿１、ｎ４＿１、ｎ５＿１には、Ｖｒ（４ｊ−３）、Ｖｒ（４ｊ−２）、Ｖｒ（４ｊ−１）がそれぞれ伝達され、Ｔ１、ｎ２＿１には、ｎ４＿１（＝Ｖｒ（４ｊ−２））、ｎ５＿１がそれぞれ伝達され、Ｔ２には、ｎ４＿１が伝達される。第４のサブデコーダ部４０Ａでは、Ｄ２Ｂ、Ｄ１、Ｄ０Ｂにそれぞれゲートが接続されたＮｃｈ−ＳＷがオンする。ノードｎ３＿２、ｎ４＿２、ｎ５＿２には、Ｖｒ（４ｊ−３）、Ｖｒ（４ｊ−２）、Ｖｒ（４ｊ−１）がそれぞれ伝達され、配線６１＿１、ｎ２＿２には、ｎ４＿２（＝Ｖｒ（４ｊ−２））、ｎ５＿２がそれぞれ伝達され、配線６１＿２には、ｎ４＿２が伝達される。この結果、ノードＴ１、Ｔ２には、（Ｖ（Ｔ１），Ｖ（Ｔ２））＝（Ｖｒ（４ｊ−２），Ｖｒ（４ｊ−２））が伝達される。
【０１８８】
（４）（Ｄ２，Ｄ１，Ｄ０）＝（Ｌｏｗ，Ｈｉｇｈ，Ｈｉｇｈ）のとき、第３のサブデコーダ部３０Ａでは、Ｄ２、Ｄ１Ｂ、Ｄ０Ｂにそれぞれゲートが接続されたＰｃｈ−ＳＷがオンする。ノードｎ３＿１、ｎ４＿１、ｎ５＿１には、Ｖｒ（４ｊ−３）、Ｖｒ（４ｊ−２）、Ｖｒ（４ｊ−１）がそれぞれ伝達され、Ｔ１、ｎ２＿１には、ｎ４＿１（＝Ｖｒ（４ｊ−２））、ｎ５＿１がそれぞれ伝達され、Ｔ２には、ｎ５＿１（＝Ｖｒ（４ｊ−１））が伝達される。第４のサブデコーダ部４０Ａでは、Ｄ２Ｂ、Ｄ１、Ｄ０にそれぞれゲートが接続されたＮｃｈ−ＳＷがオンする。ノードｎ３＿２、ｎ４＿２、ｎ５＿２には、Ｖｒ（４ｊ−３）、Ｖｒ（４ｊ−２）、Ｖｒ（４ｊ−１）がそれぞれ伝達され、配線６１＿１、ｎ２＿２には、ｎ４＿２（＝Ｖｒ（４ｊ−２））、ｎ５＿２がそれぞれ伝達され、配線６１＿２には、ｎ２＿２（＝Ｖｒ（４ｊ−１））が伝達される。この結果、ノードＴ１、Ｔ２には、（Ｖ（Ｔ１），Ｖ（Ｔ２））＝（Ｖｒ（４ｊ−２），Ｖｒ（４ｊ−１））が伝達される。
【０１８９】
（５）（Ｄ２，Ｄ１，Ｄ０）＝（Ｈｉｇｈ，Ｌｏｗ，Ｌｏｗ）のとき、第３のサブデコーダ部３０Ａでは、Ｄ２Ｂ、Ｄ１、Ｄ０にそれぞれゲートが接続されたＰｃｈ−ＳＷがオンする。ノードｎ３＿１、ｎ４＿１、ｎ５＿１には、Ｖｒ（４ｊ−１）、Ｖｒ（４ｊ）、Ｖｒ（４ｊ＋１）がそれぞれ伝達され、Ｔ１、ｎ２＿１には、ｎ３＿１（＝Ｖｒ（４ｊ−１））、ｎ４＿１がそれぞれ伝達され、Ｔ２には、ｎ３＿１（＝Ｖｒ（４ｊ−１））が伝達される。第４のサブデコーダ部４０Ａでは、Ｄ２、Ｄ１Ｂ、Ｄ０Ｂにそれぞれゲートが接続されたＮｃｈ−ＳＷがオンする。ノードｎ３＿２、ｎ４＿２、ｎ５＿２には、Ｖｒ（４ｊ−１）、Ｖｒ（４ｊ）、Ｖｒ（４ｊ＋１）がそれぞれ伝達され、配線６１＿１、ｎ２＿２には、ｎ３＿２（＝Ｖｒ（４ｊ−１））、ｎ４＿２が伝達され、配線６１＿２には、ｎ３＿２が伝達される。この結果、ノードＴ１、Ｔ２には、（Ｖ（Ｔ１），Ｖ（Ｔ２））＝（Ｖｒ（４ｊ−１），Ｖｒ（４ｊ−１））が伝達される。
【０１９０】
（６）（Ｄ２，Ｄ１，Ｄ０）＝（Ｈｉｇｈ，Ｌｏｗ，Ｈｉｇｈ）のとき、第３のサブデコーダ部３０Ａでは、Ｄ２Ｂ、Ｄ１、Ｄ０Ｂにそれぞれゲートが接続されたＰｃｈ−ＳＷがオンする。ノードｎ３＿１、ｎ４＿１、ｎ５＿１には、Ｖｒ（４ｊ−１）、Ｖｒ（４ｊ）、Ｖｒ（４ｊ＋１）がそれぞれ伝達され、Ｔ１、ｎ２＿１には、ｎ３＿１（＝Ｖｒ（４ｊ−１））、ｎ４＿１がそれぞれ伝達され、Ｔ２には、ｎ２＿１（＝Ｖｒ（４ｊ））が伝達される。第４のサブデコーダ部４０Ａでは、Ｄ２、Ｄ１Ｂ、Ｄ０にそれぞれゲートが接続されたＮｃｈ−ＳＷがオンする。ノードｎ３＿２、ｎ４＿２、ｎ５＿２には、Ｖｒ（４ｊ−１）、Ｖｒ（４ｊ）、Ｖｒ（４ｊ＋１）がそれぞれ伝達され、配線６１＿１、ｎ２＿２には、ｎ３＿２（＝Ｖｒ（４ｊ−１））、ｎ４＿２がそれぞれ伝達され、配線６１＿２には、ｎ２＿２（＝Ｖｒ（４ｊ）が伝達される。この結果、ノードＴ１、Ｔ２には、（Ｖ（Ｔ１），Ｖ（Ｔ２））＝（Ｖｒ（４ｊ−１），Ｖｒ（４ｊ））が伝達される。
【０１９１】
（７）（Ｄ２，Ｄ１，Ｄ０）＝（Ｈｉｇｈ，Ｈｉｇｈ，Ｌｏｗ）のとき、第３のサブデコーダ部３０Ａでは、Ｄ２Ｂ、Ｄ１Ｂ、Ｄ０にそれぞれゲートが接続されたＰｃｈ−ＳＷがオンする。ノードｎ３＿１、ｎ４＿１、ｎ５＿１には、Ｖｒ（４ｊ−１）、Ｖｒ（４ｊ）、Ｖｒ（４ｊ＋１）がそれぞれ伝達され、Ｔ１、ｎ２＿１には、ｎ４＿１（＝Ｖｒ（４ｊ））、ｎ５＿１がそれぞれ伝達され、Ｔ２には、ｎ４＿１が伝達される。第４のサブデコーダ部４０Ａでは、Ｄ２、Ｄ１、Ｄ０Ｂにそれぞれゲートが接続されたＮｃｈ−ＳＷがオンする。ノードｎ３＿２、ｎ４＿２、ｎ５＿２には、Ｖｒ（４ｊ−１）、Ｖｒ（４ｊ）、Ｖｒ（４ｊ＋１）がそれぞれ伝達され、配線６１＿１、ｎ２＿２には、ｎ４＿２（＝Ｖｒ（４ｊ））、ｎ５＿２が伝達され、配線６１＿２には、ｎ４＿２が伝達される。この結果、ノードＴ１、Ｔ２には、（Ｖ（Ｔ１），Ｖ（Ｔ２））＝（Ｖｒ（４ｊ），Ｖｒ（４ｊ））が伝達される。
【０１９２】
（８）（Ｄ２，Ｄ１，Ｄ０）＝（Ｈｉｇｈ，Ｈｉｇｈ，Ｈｉｇｈ）のとき、第３のサブデコーダ部３０Ａでは、Ｄ２Ｂ、Ｄ１Ｂ、Ｄ０Ｂにそれぞれゲートが接続されたＰｃｈ−ＳＷがオンする。ノードｎ３＿１、ｎ４＿１、ｎ５＿１には、Ｖｒ（４ｊ−１）、Ｖｒ（４ｊ）、Ｖｒ（４ｊ＋１）がそれぞれ伝達され、Ｔ１、ｎ２＿１には、ｎ４＿１（＝Ｖｒ（４ｊ））、ｎ５＿１がそれぞれ伝達され、Ｔ２には、ｎ２＿１（＝Ｖｒ（４ｊ＋１））が伝達される。第４のサブデコーダ部４０Ａでは、Ｄ２、Ｄ１、Ｄ０にそれぞれゲートが接続されたＮｃｈ−ＳＷがオンする。ノードｎ３＿２、ｎ４＿２、ｎ５＿２には、Ｖｒ（４ｊ−１）、Ｖｒ（４ｊ）、Ｖｒ（４ｊ＋１）がそれぞれ伝達され、配線６１＿１、ｎ２＿２には、ｎ４＿２（＝Ｖｒ（４ｊ））、ｎ５＿２がそれぞれ伝達され、配線６１＿２には、ｎ２＿２（＝Ｖｒ（４ｊ＋１））が伝達される。この結果、ノードＴ１、Ｔ２には、（Ｖ（Ｔ１），Ｖ（Ｔ２））＝（Ｖｒ（４ｊ），Ｖｒ（４ｊ＋１））が伝達される。
【０１９３】
すなわち、ノードＴ１、Ｔ２に伝達される電圧（第１及び第２の電圧（Ｖｏ１，Ｖｏ２）に対応）は、参照電圧Ｖｒ（４ｊ−３）、Ｖｒ（４ｊ−２）、Ｖｒ（４ｊ−１）、Ｖｒ（４ｊ）、Ｖｒ（４ｊ＋１）のうちの順序が隣り合う２つの電圧か、又は、重複して選択された１つの電圧とされる。
【０１９４】
ノードＴ１、Ｔ２の電圧（Ｖ（Ｔ１），Ｖ（Ｔ２））は、図４（Ａ）の増幅回路５０に入力され、電圧（Ｖ（Ｔ１），Ｖ（Ｔ２））を１対１の比率で平均（内分）した電圧が増幅回路５０の出力端子から出力される。
【０１９５】
例えば、第３及び第４のサブデコーダ部３０Ａ、４０Ａに入力される、順序が連続する５個の参照電圧Ｖｒ（４ｊ−３）、Ｖｒ（４ｊ−２）、Ｖｒ（４ｊ−１）、Ｖｒ（４ｊ）、Ｖｒ（４ｊ＋１）をそれぞれ、
Ｖｒ（４ｊ−３）＝Ｖｏ、
Ｖｒ（４ｊ−２）＝Ｖｏ＋２Ｖｆ、
Ｖｒ（４ｊ−１）＝Ｖｏ＋４Ｖｆ、
Ｖｒ（４ｊ）＝Ｖｏ＋６Ｖｆ、
Ｖｒ（４ｊ＋１）＝Ｖｏ＋８Ｖｆ、
のように、２Ｖｆ間隔の電圧レベルとすると、増幅回路５０の出力電圧Ｖｏｕｔ（＝（Ｖ（Ｔ１）＋Ｖ（Ｔ２））／２）は、
（Ｄ２，Ｄ１，Ｄ０）＝（Ｌｏｗ，Ｌｏｗ，Ｌｏｗ）のとき、Ｖｏｕｔ＝Ｖｏ、
（Ｄ２，Ｄ１，Ｄ０）＝（Ｌｏｗ，Ｌｏｗ，Ｈｉｇｈ）のとき、Ｖｏｕｔ＝Ｖｏ＋Ｖｆ、
（Ｄ２，Ｄ１，Ｄ０）＝（Ｌｏｗ，Ｈｉｇｈ，Ｌｏｗ）のとき、Ｖｏｕｔ＝Ｖｏ＋２Ｖｆ、
（Ｄ２，Ｄ１，Ｄ０）＝（Ｌｏｗ，Ｈｉｇｈ，Ｈｉｇｈ）のとき、Ｖｏｕｔ＝Ｖｏ＋３Ｖｆ、
（Ｄ２，Ｄ１，Ｄ０）＝（Ｈｉｇｈ，Ｌｏｗ，Ｌｏｗ）のとき、Ｖｏｕｔ＝Ｖｏ＋４Ｖｆ、
（Ｄ２，Ｄ１，Ｄ０）＝（Ｈｉｇｈ，Ｌｏｗ，Ｈｉｇｈ）のとき、Ｖｏｕｔ＝Ｖｏ＋５Ｖｆ、
（Ｄ２，Ｄ１，Ｄ０）＝（Ｈｉｇｈ，Ｈｉｇｈ，Ｌｏｗ）のとき、Ｖｏｕｔ＝Ｖｏ＋６Ｖｆ、
（Ｄ２，Ｄ１，Ｄ０）＝（Ｈｉｇｈ，Ｈｉｇｈ，Ｈｉｇｈ）のとき、Ｖｏｕｔ＝Ｖｏ＋７Ｖｆ、
となり、（Ｄ２，Ｄ１，Ｄ０）の信号に応じて、ＶｏからＶｏ＋７ＶｆまでのＶｆ間隔の８個の電圧レベルが出力される。
【０１９６】
図８は、図２において、Ｓ＝２、ｚ＝２（ｚＳ＋１＝５）、Ｐ＝３、ｎ＝４に対応した第３、第４のサブデコーダ部３０Ｂ、４０Ｂの構成を示す図である。第３、第４のサブデコーダ部３０Ｂ、４０Ｂは、第１、第２のサブデコーダ部１０、２０で選択出力された（ｚＳ＋１）個（ｚＳ＋１＝５）の参照電圧がそれぞれ入力され、ｍビットデジタルデータの下位側ｎビット（ｎ＝４）の信号（Ｄ３〜Ｄ０、Ｄ３Ｂ〜Ｄ０Ｂ）に基づいて、第１及び第２の電圧（Ｖｏ１，Ｖｏ２）を選択し、ノードＴ１、Ｔ２、Ｔ３に重複を含めて伝達する構成とされている。
【０１９７】
第３のサブデコーダ部３０Ｂは、第１導電型（例えばＰｃｈ）のトランジスタスイッチで構成され、第４のサブデコーダ部４０Ｂは、第２導電型（例えばＮｃｈ）のトランジスタスイッチで構成されており、スイッチの配置は同一であるが、それぞれのゲートには相補となるビット信号が供給されている。なお、第４のサブデコーダ部４０Ｂは、Ｎｃｈトランジスタスイッチで構成される場合、図２１と同様の構成となる。
【０１９８】
図８を参照すると、第３のサブデコーダ部３０Ｂの入力ノードｎｄ１＿１Ｂ、ｎｄ２＿１Ｂ、ｎｄ３＿１Ｂ、ｎｄ４＿１Ｂ、ｎｄ５＿１Ｂと第４のサブデコーダ部４０Ｂの入力ノードｎｄ１＿２Ｂ、ｎｄ２＿２Ｂ、ｎｄ３＿２Ｂ、ｎｄ４＿２Ｂ、ｎｄ５＿２Ｂは、それぞれＰｃｈ／Ｎｃｈトランジスタ領域間の配線６０＿１、６０＿２、６０＿３、６０＿４で共通接続されている。また、第３のサブデコーダ部３０Ｂの第１、第２、第３出力ノード（Ｔ１、Ｔ２、Ｔ３）と、第４のサブデコーダ部４０Ｂの第１、第２、第３出力ノード（Ｔ１、Ｔ２、Ｔ３）も、それぞれＰｃｈ／Ｎｃｈトランジスタ領域間の配線６１＿１、６１＿２、６１＿３で共通接続されている。
【０１９９】
図８において、第３のサブデコーダ部３０Ｂの入力ノードｎｄ１＿１Ｂ、ｎｄ２＿１Ｂ、ｎｄ３＿１Ｂ、ｎｄ４＿１Ｂ、ｎｄ５＿１Ｂには、第１のサブデコーダ部１０で選択された参照電圧Ｖｒ（４ｊ−３）、Ｖｒ（４ｊ−２）、Ｖｒ（４ｊ−１）、Ｖｒ（４ｊ）、Ｖｒ（４ｊ＋１）（ただし、ｊ＝１〜ｈのいずれかの値）が伝達されている。また、第４のサブデコーダ部４０Ｂの入力ノードｎｄ１＿２Ｂ、ｎｄ２＿２Ｂ、ｎｄ３＿２Ｂ、ｎｄ４＿２Ｂ、ｎｄ５＿２Ｂには、第２のサブデコーダ部２０で選択された参照電圧Ｖｒ（４ｊ−３）、Ｖｒ（４ｊ−２）、Ｖｒ（４ｊ−１）、Ｖｒ（４ｊ）、Ｖｒ（４ｊ＋１）（ただし、ｊ＝１〜ｋのいずれかの値）が伝達されている。
【０２００】
インデックスｊがｊ＝１〜ｋの整数値のとき、第３及び第４のサブデコーダ部３０Ｂ、４０Ｂのそれぞれの入力ノードには、第１及び第２のサブデコーダ部１０、２０から参照電圧Ｖｒ（４ｊ−３）、Ｖｒ（４ｊ−２）、Ｖｒ（４ｊ−１）、Ｖｒ（４ｊ）、Ｖｒ（４ｊ＋１）が共通に伝達される。
【０２０１】
インデックスｊがｊ＝（ｋ＋１）〜ｈの整数値のとき、第２のサブデコーダ部２０は非選択となり、第３のサブデコーダ部３０Ｂの入力ノードには、第１のサブデコーダ部１０で選択された参照電圧Ｖｒ（４ｊ−３）、Ｖｒ（４ｊ−２）、Ｖｒ（４ｊ−１）、Ｖｒ（４ｊ）、Ｖｒ（４ｊ＋１）が伝達される。
【０２０２】
図８において、第３及び第４のサブデコーダ部３０Ｂ、４０Ｂでの参照電圧Ｖｒ（４ｊ−３）、Ｖｒ（４ｊ−２）、Ｖｒ（４ｊ−１）、Ｖｒ（４ｊ）、Ｖｒ（４ｊ＋１）の選択について説明する。なお、以下の説明では、第３のサブデコーダ部３０ＢはＰｃｈトランジスタスイッチ、第４のサブデコーダ部４０ＢはＮｃｈトランジスタスイッチで構成される場合について説明する。
【０２０３】
（１）（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（Ｌｏｗ，Ｌｏｗ，Ｌｏｗ，Ｌｏｗ）のとき、第３のサブデコーダ部３０Ｂにおいて、Ｄ３、Ｄ２、Ｄ１、Ｄ０にゲートが接続されたＰｃｈ−ＳＷがオンする。ノードｎ１３＿１、ｎ１４＿１、ｎ１５＿１には、Ｖｒ（４ｊ−３），Ｖｒ（４ｊ−２），Ｖｒ（４ｊ−１）がそれぞれ伝達され、端子Ｔ２とｎ１２＿１には、ｎ１３＿１とｎ１４＿１が伝達され、端子Ｔ１、Ｔ３には、ｎ１３＿１が伝達される。第４のサブデコーダ部４０Ｂでは、Ｄ３Ｂ、Ｄ２Ｂ、Ｄ１Ｂ、Ｄ０Ｂにゲートが接続されたＮｃｈ−ＳＷがオンする。ノードｎ１３＿２、ｎ１４＿２、ｎ１５＿２には、Ｖｒ（４ｊ−３），Ｖｒ（４ｊ−２），Ｖｒ（４ｊ−１）がそれぞれ伝達され、配線６１＿２とｎ１２＿２には、ｎ１３＿２とｎ１４＿２が伝達され、配線６１＿１、６１＿３には、ｎ１３＿２が伝達される。この結果、ノードＴ１、Ｔ２、Ｔ３には、（Ｖ（Ｔ１），Ｖ（Ｔ２），Ｖ（Ｔ３））＝（Ｖｒ（４ｊ−３），Ｖｒ（４ｊ−３），Ｖｒ（４ｊ−３））が伝達される。
【０２０４】
以下同様にして、
（２）（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（Ｌｏｗ，Ｌｏｗ，Ｌｏｗ，Ｈｉｇｈ）のとき、第３のサブデコーダ部３０Ｂでは、Ｄ３、Ｄ２、Ｄ１、Ｄ０Ｂにゲートが接続されたＰｃｈ−ＳＷがオンし、第４のサブデコーダ部４０Ｂでは、Ｄ３Ｂ、Ｄ２Ｂ、Ｄ１Ｂ、Ｄ０にゲートが接続されたＮｃｈ−ＳＷがオンし、ノードＴ１、Ｔ２、Ｔ３には、（Ｖ（Ｔ１），Ｖ（Ｔ２），Ｖ（Ｔ３））＝（Ｖｒ（４ｊ−２），Ｖｒ（４ｊ−３），Ｖｒ（４ｊ−３））が伝達される。
【０２０５】
（３）（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（Ｌｏｗ，Ｌｏｗ，Ｈｉｇｈ，Ｌｏｗ）のとき、第３のサブデコーダ部３０Ｂでは、Ｄ３、Ｄ２、Ｄ１Ｂ、Ｄ０にゲートが接続されたＰｃｈ−ＳＷがオンし、第４のサブデコーダ部４０Ｂでは、Ｄ３Ｂ、Ｄ２Ｂ、Ｄ１、Ｄ０Ｂにゲートが接続されたＮｃｈ−ＳＷがオンし、ノードＴ１、Ｔ２、Ｔ３には、（Ｖ（Ｔ１），Ｖ（Ｔ２），Ｖ（Ｔ３））＝（Ｖｒ（４ｊ−３），Ｖｒ（４ｊ−３），Ｖｒ（４ｊ−２））が伝達される。
【０２０６】
（４）（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（Ｌｏｗ，Ｌｏｗ，Ｈｉｇｈ，Ｈｉｇｈ）のとき、第３のサブデコーダ部３０Ｂでは、Ｄ３、Ｄ２、Ｄ１Ｂ、Ｄ０Ｂにゲートが接続されたＰｃｈ−ＳＷがオンし、第４のサブデコーダ部４０Ａでは、Ｄ３Ｂ、Ｄ２Ｂ、Ｄ１、Ｄ０にゲートが接続されたＮｃｈ−ＳＷがオンし、ノードＴ１、Ｔ２、Ｔ３には、（Ｖ（Ｔ１），Ｖ（Ｔ２），Ｖ（Ｔ３））＝（Ｖｒ（４ｊ−２），Ｖｒ（４ｊ−３），Ｖｒ（４ｊ−２））が伝達される。
【０２０７】
（５）（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（Ｌｏｗ，Ｈｉｇｈ，Ｌｏｗ，Ｌｏｗ）のとき、第３のサブデコーダ部３０Ｂでは、Ｄ３、Ｄ２Ｂ、Ｄ１、Ｄ０にゲートが接続されたＰｃｈ−ＳＷがオンし、第４のサブデコーダ部４０Ａでは、Ｄ３Ｂ、Ｄ２、Ｄ１Ｂ、Ｄ０Ｂにゲートが接続されたＮｃｈ−ＳＷがオンし、ノードＴ１、Ｔ２、Ｔ３には、（Ｖ（Ｔ１），Ｖ（Ｔ２），Ｖ（Ｔ３））＝（Ｖｒ（４ｊ−２），Ｖｒ（４ｊ−２），Ｖｒ（４ｊ−２））が伝達される。
【０２０８】
（６）（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（Ｌｏｗ，Ｈｉｇｈ，Ｌｏｗ，Ｈｉｇｈ）のとき、第３のサブデコーダ部３０Ｂでは、Ｄ３、Ｄ２Ｂ、Ｄ１、Ｄ０Ｂにゲートが接続されたＰｃｈ−ＳＷがオンし、第４のサブデコーダ部４０Ｂでは、Ｄ３Ｂ、Ｄ２、Ｄ１Ｂ、Ｄ０にゲートが接続されたＮｃｈ−ＳＷがオンし、ノードＴ１、Ｔ２、Ｔ３には、（Ｖ（Ｔ１），Ｖ（Ｔ２），Ｖ（Ｔ３））＝（Ｖｒ（４ｊ−１），Ｖｒ（４ｊ−２），Ｖｒ（４ｊ−２））が伝達される。
【０２０９】
（７）（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（Ｌｏｗ，Ｈｉｇｈ，Ｈｉｇｈ，Ｌｏｗ）のとき、第３のサブデコーダ部３０Ｂでは、Ｄ３、Ｄ２Ｂ、Ｄ１Ｂ、Ｄ０にゲートが接続されたＰｃｈ−ＳＷがオンし、第４のサブデコーダ部４０Ｂでは、Ｄ３Ｂ、Ｄ２、Ｄ１、Ｄ０Ｂにゲートが接続されたＮｃｈ−ＳＷがオンし、ノードＴ１、Ｔ２、Ｔ３には、（Ｖ（Ｔ１），Ｖ（Ｔ２），Ｖ（Ｔ３））＝（Ｖｒ（４ｊ−２），Ｖｒ（４ｊ−２），Ｖｒ（４ｊ−１））が伝達される。
【０２１０】
（８）（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（Ｌｏｗ，Ｈｉｇｈ，Ｈｉｇｈ，Ｈｉｇｈ）のとき、第３のサブデコーダ部３０Ｂでは、Ｄ３、Ｄ２Ｂ、Ｄ１Ｂ、Ｄ０Ｂにゲートが接続されたＰｃｈ−ＳＷがオンし、第４のサブデコーダ部４０Ｂでは、Ｄ３Ｂ、Ｄ２、Ｄ１、Ｄ０にゲートが接続されたＮｃｈ−ＳＷがオンし、ノードＴ１、Ｔ２、Ｔ３には、（Ｖ（Ｔ１），Ｖ（Ｔ２），Ｖ（Ｔ３））＝（Ｖｒ（４ｊ−１），Ｖｒ（４ｊ−２），Ｖｒ（４ｊ−１））が伝達される。
【０２１１】
（９）（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（Ｈｉｇｈ，Ｌｏｗ，Ｌｏｗ，Ｌｏｗ）のとき、第３のサブデコーダ部３０Ｂにおいて、Ｄ３Ｂ、Ｄ２、Ｄ１、Ｄ０にゲートが接続されたＰｃｈ−ＳＷがオンし、第４のサブデコーダ部４０Ｂでは、Ｄ３、Ｄ２Ｂ、Ｄ１Ｂ、Ｄ０Ｂにゲートが接続されたＮｃｈ−ＳＷがオンし、ノードＴ１、Ｔ２、Ｔ３には、（Ｖ（Ｔ１），Ｖ（Ｔ２），Ｖ（Ｔ３））＝（Ｖｒ（４ｊ−１），Ｖｒ（４ｊ−１），Ｖｒ（４ｊ−１））が伝達される。
【０２１２】
（１０）（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（Ｈｉｇｈ，Ｌｏｗ，Ｌｏｗ，Ｈｉｇｈ）のとき、第３のサブデコーダ部３０Ｂでは、Ｄ３Ｂ、Ｄ２、Ｄ１、Ｄ０Ｂにゲートが接続されたＰｃｈ−ＳＷがオンし、第４のサブデコーダ部４０Ｂでは、Ｄ３、Ｄ２Ｂ、Ｄ１Ｂ、Ｄ０にゲートが接続されたＮｃｈ−ＳＷがオンし、ノードＴ１、Ｔ２、Ｔ３には、（Ｖ（Ｔ１），Ｖ（Ｔ２），Ｖ（Ｔ３））＝（Ｖｒ（４ｊ），Ｖｒ（４ｊ−１），Ｖｒ（４ｊ−１））が伝達される。
【０２１３】
（１１）（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（Ｈｉｇｈ，Ｌｏｗ，Ｈｉｇｈ，Ｌｏｗ）のとき、第３のサブデコーダ部３０Ｂでは、Ｄ３Ｂ、Ｄ２、Ｄ１Ｂ、Ｄ０にゲートが接続されたＰｃｈ−ＳＷがオンし、第４のサブデコーダ部４０Ｂでは、Ｄ３、Ｄ２Ｂ、Ｄ１、Ｄ０Ｂにゲートが接続されたＮｃｈ−ＳＷがオンし、ノードＴ１、Ｔ２、Ｔ３には、（Ｖ（Ｔ１），Ｖ（Ｔ２），Ｖ（Ｔ３））＝（Ｖｒ（４ｊ−１），Ｖｒ（４ｊ−１），Ｖｒ（４ｊ））が伝達される。
【０２１４】
（１２）（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（Ｈｉｇｈ，Ｌｏｗ，Ｈｉｇｈ，Ｈｉｇｈ）のとき、第３のサブデコーダ部３０Ｂでは、Ｄ３Ｂ、Ｄ２、Ｄ１Ｂ、Ｄ０Ｂにゲートが接続されたＰｃｈ−ＳＷがオンし、第４のサブデコーダ部４０Ａでは、Ｄ３、Ｄ２Ｂ、Ｄ１、Ｄ０にゲートが接続されたＮｃｈ−ＳＷがオンし、ノードＴ１、Ｔ２、Ｔ３には、（Ｖ（Ｔ１），Ｖ（Ｔ２），Ｖ（Ｔ３））＝（Ｖｒ（４ｊ），Ｖｒ（４ｊ−１），Ｖｒ（４ｊ））が伝達される。
【０２１５】
（１３）（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（Ｈｉｇｈ，Ｈｉｇｈ，Ｌｏｗ，Ｌｏｗ）のとき、第３のサブデコーダ部３０Ｂでは、Ｄ３Ｂ、Ｄ２Ｂ、Ｄ１、Ｄ０にゲートが接続されたＰｃｈ−ＳＷがオンし、第４のサブデコーダ部４０Ａでは、Ｄ３、Ｄ２、Ｄ１Ｂ、Ｄ０Ｂ、にゲートが接続されたＮｃｈ−ＳＷがオンし、ノードＴ１、Ｔ２、Ｔ３には、（Ｖ（Ｔ１），Ｖ（Ｔ２），Ｖ（Ｔ３））＝（Ｖｒ（４ｊ），Ｖｒ（４ｊ），Ｖｒ（４ｊ））が伝達される。
【０２１６】
（１４）（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（Ｈｉｇｈ，Ｈｉｇｈ，Ｌｏｗ，Ｈｉｇｈ）のとき、第３のサブデコーダ部３０Ｂでは、Ｄ３Ｂ、Ｄ２Ｂ、Ｄ１、Ｄ０Ｂにゲートが接続されたＰｃｈ−ＳＷがオンし、第４のサブデコーダ部４０Ｂでは、Ｄ３、Ｄ２、Ｄ１Ｂ、Ｄ０にゲートが接続されたＮｃｈ−ＳＷがオンし、ノードＴ１、Ｔ２、Ｔ３には、（Ｖ（Ｔ１），Ｖ（Ｔ２），Ｖ（Ｔ３））＝（Ｖｒ（４ｊ＋１），Ｖｒ（４ｊ），Ｖｒ（４ｊ））が伝達される。
【０２１７】
（１５）（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（Ｈｉｇｈ，Ｈｉｇｈ，Ｈｉｇｈ，Ｌｏｗ）のとき、第３のサブデコーダ部３０Ｂでは、Ｄ３Ｂ、Ｄ２Ｂ、Ｄ１Ｂ、Ｄ０にゲートが接続されたＰｃｈ−ＳＷがオンし、第４のサブデコーダ部４０Ｂでは、Ｄ３、Ｄ２、Ｄ１、Ｄ０Ｂにゲートが接続されたＮｃｈ−ＳＷがオンし、ノードＴ１、Ｔ２、Ｔ３には、（Ｖ（Ｔ１），Ｖ（Ｔ２），Ｖ（Ｔ３））＝（Ｖｒ（４ｊ），Ｖｒ（４ｊ），Ｖｒ（４ｊ＋１））が伝達される。
【０２１８】
（１６）（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（Ｈｉｇｈ，Ｈｉｇｈ，Ｈｉｇｈ，Ｈｉｇｈ）のとき、第３のサブデコーダ部３０Ｂでは、Ｄ３Ｂ、Ｄ２Ｂ、Ｄ１Ｂ、Ｄ０Ｂにゲートが接続されたＰｃｈ−ＳＷがオンし、第４のサブデコーダ部４０Ｂでは、Ｄ３、Ｄ２、Ｄ１、Ｄ０にゲートが接続されたＮｃｈ−ＳＷがオンし、ノードＴ１、Ｔ２、Ｔ３には、（Ｖ（Ｔ１），Ｖ（Ｔ２），Ｖ（Ｔ３））＝（Ｖｒ（４ｊ＋１），Ｖｒ（４ｊ），Ｖｒ（４ｊ＋１））が伝達される。
【０２１９】
すなわち、ノードＴ１、Ｔ２、Ｔ３に伝達される電圧（第１及び第２の電圧（Ｖｏ１，Ｖｏ２）に対応）は、参照電圧Ｖｒ（４ｊ−３）、Ｖｒ（４ｊ−２）、Ｖｒ（４ｊ−１）、Ｖｒ（４ｊ）、Ｖｒ（４ｊ＋１）のうちの順序が隣り合う２つの電圧か、又は、重複して選択された１つの電圧とされる。
【０２２０】
ノードＴ１、Ｔ２、Ｔ３の電圧（Ｖ（Ｔ１），Ｖ（Ｔ２），Ｖ（Ｔ３））は、図４（Ｂ）の増幅回路５０に入力され、電圧（Ｖ（Ｔ１），Ｖ（Ｔ２），Ｖ（Ｔ３））を１対１対２の比率で重み付け平均した電圧が増幅回路５０の出力端子から出力される。
【０２２１】
例えば、第３及び第４のサブデコーダ部３０Ｂ、４０Ｂに入力される、順序が連続する５個の参照電圧Ｖｒ（４ｊ−３）、Ｖｒ（４ｊ−２）、Ｖｒ（４ｊ−１）、Ｖｒ（４ｊ）、Ｖｒ（４ｊ＋１）をそれぞれ、
Ｖｒ（４ｊ−３）＝Ｖｏ、
Ｖｒ（４ｊ−２）＝Ｖｏ＋４Ｖｆ、
Ｖｒ（４ｊ−１）＝Ｖｏ＋８Ｖｆ、
Ｖｒ（４ｊ）＝Ｖｏ＋１２Ｖｆ、
Ｖｒ（４ｊ＋１）＝Ｖｏ＋１６Ｖｆ
のように、４Ｖｆ間隔の電圧レベルとすると、増幅回路５０の出力電圧Ｖｏｕｔ（＝（Ｖ（Ｔ１）＋Ｖ（Ｔ２）＋２×Ｖ（Ｔ３））／４）は、
（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（Ｌｏｗ，Ｌｏｗ，Ｌｏｗ，Ｌｏｗ）のとき、Ｖｏｕｔ＝Ｖｏ、
（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（Ｌｏｗ，Ｌｏｗ，Ｌｏｗ，Ｈｉｇｈ）のとき、Ｖｏｕｔ＝Ｖｏ＋Ｖｆ、
（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（Ｌｏｗ，Ｌｏｗ，Ｈｉｇｈ，Ｌｏｗ）のとき、Ｖｏｕｔ＝Ｖｏ＋２Ｖｆ、
（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（Ｌｏｗ，Ｌｏｗ，Ｈｉｇｈ，Ｈｉｇｈ）のとき、Ｖｏｕｔ＝Ｖｏ＋３Ｖｆ、
（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（Ｌｏｗ，Ｈｉｇｈ，Ｌｏｗ，Ｌｏｗ）のとき、Ｖｏｕｔ＝Ｖｏ＋４Ｖｆ、
（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（Ｌｏｗ，Ｈｉｇｈ，Ｌｏｗ，Ｈｉｇｈ）のとき、Ｖｏｕｔ＝Ｖｏ＋５Ｖｆ、
（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（Ｌｏｗ，Ｈｉｇｈ，Ｈｉｇｈ，Ｌｏｗ）のとき、Ｖｏｕｔ＝Ｖｏ＋６Ｖｆ、
（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（Ｌｏｗ，Ｈｉｇｈ，Ｈｉｇｈ，Ｈｉｇｈ）のとき、Ｖｏｕｔ＝Ｖｏ＋７Ｖｆ、
（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（Ｈｉｇｈ，Ｌｏｗ，Ｌｏｗ，Ｌｏｗ）のとき、Ｖｏｕｔ＝Ｖｏ＋８Ｖｆ、
（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（Ｈｉｇｈ，Ｌｏｗ，Ｌｏｗ，ｉｇｈ）のとき、Ｖｏｕｔ＝Ｖｏ＋９Ｖｆ、
（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（Ｈｉｇｈ，Ｌｏｗ，Ｈｉｇｈ，Ｌｏｗ）のとき、Ｖｏｕｔ＝Ｖｏ＋１０Ｖｆ、
（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（Ｈｉｇｈ，Ｌｏｗ，Ｈｉｇｈ，Ｈｉｇｈ）のとき、Ｖｏｕｔ＝Ｖｏ＋１１Ｖｆ、
（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（Ｈｉｇｈ，Ｈｉｇｈ，Ｌｏｗ，Ｌｏｗ）のとき、Ｖｏｕｔ＝Ｖｏ＋１２Ｖｆ、
（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（Ｈｉｇｈ，Ｈｉｇｈ，Ｌｏｗ，Ｈｉｇｈ）のとき、Ｖｏｕｔ＝Ｖｏ＋１３Ｖｆ、
（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（Ｈｉｇｈ，Ｈｉｇｈ，Ｈｉｇｈ，Ｌｏｗ）のとき、Ｖｏｕｔ＝Ｖｏ＋１４Ｖｆ、
（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（Ｈｉｇｈ，Ｈｉｇｈ，Ｈｉｇｈ，Ｈｉｇｈ）のとき、Ｖｏｕｔ＝Ｖｏ＋１５Ｖｆ、
となり、（Ｄ３，Ｄ２，Ｄ１，Ｄ０）の信号に応じて、ＶｏからＶｏ＋１５ＶｆまでのＶｆ間隔の１６個の電圧レベルが出力される。
【０２２２】
図９は、Ｓ＝１、ｚ＝３（ｚＳ＋１＝４）、Ｐ＝２、ｎ＝３に対応した、実施形態３のサブデコーダ部３０Ｃ、４０Ｃの構成を示す図である。図９の第３、第４のサブデコーダ部３０Ｃ、４０Ｃは、第１、第２のサブデコーダ部１０、２０で選択された（ｚＳ＋１）個（ｚＳ＋１＝４）の参照電圧がそれぞれ入力され、ｍビットデジタルデータの下位側ｎビット（ｎ＝３）の信号（Ｄ２〜Ｄ０、Ｄ２Ｂ〜Ｄ０Ｂ）に基づいて、第１及び第２の電圧（Ｖｏ１，Ｖｏ２）を選択し、ノードＴ１、Ｔ２に伝達する構成とされている。第１、第２のサブデコーダ部１０、２０は図２の実施形態１の構成と同一である。
【０２２３】
第３のサブデコーダ部３０Ｃは、第１導電型（例えばＰｃｈ）のトランジスタスイッチで構成され、第４のサブデコーダ部４０Ｃは第２導電型（例えばＮｃｈ）のトランジスタスイッチで構成されており、スイッチの配置は同一であるが、それぞれのゲートには相補となるビット信号が供給されている。なお、第４のサブデコーダ部４０Ｃは、Ｎｃｈトランジスタスイッチで構成される場合、図２２と同様の構成となる。
【０２２４】
図９を参照すると、第３のサブデコーダ部３０Ｃの入力ノードｎｄ１＿１Ｃ、ｎｄ２＿１Ｃ、ｎｄ３＿１Ｃ、ｎｄ４＿１Ｃと第４のサブデコーダ部４０Ｃの入力ノードｎｄ１＿２Ｃ、ｎｄ２＿２Ｃ、ｎｄ３＿２Ｃ、ｎｄ４＿２Ｃは、それぞれＰｃｈ／Ｎｃｈトランジスタ領域間の配線６０＿１、６０＿２、６０＿３、６０＿４で共通接続されている。また、第３のサブデコーダ部３０Ｃの第１、第２出力ノード（Ｔ１、Ｔ２）と、第４のサブデコーダ部４０Ｃの第１、第２出力ノード（Ｔ１、Ｔ２）も、それぞれＰｃｈ／Ｎｃｈトランジスタ領域間の配線６１＿１、６１＿２で共通接続されている。
【０２２５】
図９において、第３のサブデコーダ部３０Ｃの入力ノードｎｄ１＿１Ｃ、ｎｄ２＿１Ｃ、ｎｄ３＿１Ｃ、ｎｄ４＿１Ｃには、第１のサブデコーダ部１０で選択された参照電圧Ｖｒ（３ｊ−２）、Ｖｒ（３ｊ−１）、Ｖｒ（３ｊ）、Ｖｒ（３ｊ＋１）（ただし、ｊ＝１〜ｈのいずれかの値）が伝達されている。また、第４のサブデコーダ部４０Ｃの入力ノードｎｄ１＿２Ｃ、ｎｄ２＿２Ｃ、ｎｄ３＿２Ｃ、ｎｄ４＿２Ｃには、第２のサブデコーダ部２０で選択された参照電圧Ｖｒ（３ｊ−２）、Ｖｒ（３ｊ−１）、Ｖｒ（３ｊ）、Ｖｒ（３ｊ＋１）（ただし、ｊ＝１〜ｋのいずれかの値）が伝達されている。
【０２２６】
インデックスｊがｊ＝１〜ｋのとき、第３及び第４のサブデコーダ部３０Ｃ、４０Ｃのそれぞれの入力ノードには、第１及び第２のサブデコーダ部１０、２０から参照電圧Ｖｒ（３ｊ−２）、Ｖｒ（３ｊ−１）、Ｖｒ（３ｊ）、Ｖｒ（３ｊ＋１）が共通に伝達される。また、インデックスｊがｊ＝（ｋ＋１）〜ｈのとき、第２のサブデコーダ部２０は非選択となり、第３のサブデコーダ部３０Ｃの入力ノードには、第１のサブデコーダ部１０で選択された参照電圧Ｖｒ（３ｊ−２）、Ｖｒ（３ｊ−１）、Ｖｒ（３ｊ）、Ｖｒ（３ｊ＋１）が伝達される。
【０２２７】
図９において、第３及び第４のサブデコーダ部３０Ｃ、４０Ｃでの参照電圧Ｖｒ（３ｊ−２）、Ｖｒ（３ｊ−１）、Ｖｒ（３ｊ）、Ｖｒ（３ｊ＋１）の選択について説明する。なお、以下の説明では、第３のサブデコーダ部３０ＣはＰｃｈトランジスタスイッチ、第４のサブデコーダ部４０ＣはＮｃｈトランジスタスイッチで構成される場合について説明する。
【０２２８】
（１）（Ｄ２，Ｄ１，Ｄ０）＝（Ｌｏｗ，Ｌｏｗ，Ｌｏｗ）のとき、第３のサブデコーダ部３０Ｃにおいて、Ｄ２、Ｄ１、Ｄ０にゲートが接続されたＰｃｈ−ＳＷがオンする。ノードｎ２４＿１、ｎ２５＿１、ｎ２６＿１、ｎ２７＿１には、Ｖｒ（３ｊ−２）、Ｖｒ（３ｊ−１）、Ｖｒ（３ｊ）、Ｖｒ（３ｊ−１）が伝達され、ｎ２１＿１、ｎ２２＿１、ｎ２３＿１には、ｎ２４＿１、Ｖｒ（３ｊ−２）、Ｖｒ（３ｊ−１）が伝達され、配線６１＿１、６１＿２には、ｎ２１＿１、ｎ２２＿１がそれぞれ伝達される。第４のサブデコーダ部４０Ｃでは、Ｄ２Ｂ、Ｄ１Ｂ、Ｄ０Ｂにゲートが接続されたＮｃｈ−ＳＷがオンする。ノードｎ２４＿２、ｎ２５＿２、ｎ２６＿２、ｎ２７＿２には、Ｖｒ（３ｊ−２）、Ｖｒ（３ｊ−１）、Ｖｒ（３ｊ）、Ｖｒ（３ｊ−１）がそれぞれ伝達され、ｎ２１＿２、ｎ２２＿２、ｎ２３＿２には、ｎ２４＿２、Ｖｒ（３ｊ−２）、Ｖｒ（３ｊ−１）が伝達され、Ｔ１、Ｔ２には、ｎ２１＿２、ｎ２２＿２が伝達される。この結果、ノードＴ１、Ｔ２には、（Ｖ（Ｔ１），Ｖ（Ｔ２））＝（Ｖｒ（３ｊ−２），Ｖｒ（３ｊ−２））が伝達される。
【０２２９】
以下、同様にして、
（２）（Ｄ２，Ｄ１，Ｄ０）＝（Ｌｏｗ，Ｌｏｗ，Ｈｉｇｈ）のとき、第３のサブデコーダ部３０Ｃでは、Ｄ２、Ｄ１、Ｄ０Ｂにゲートが接続されたＰｃｈ−ＳＷがオンし、第４のサブデコーダ部４０Ｃでは、Ｄ２Ｂ、Ｄ１Ｂ、Ｄ０にゲートが接続されたＮｃｈ−ＳＷがオンし、ノードＴ１、Ｔ２には、（Ｖ（Ｔ１），Ｖ（Ｔ２））＝（Ｖｒ（３ｊ−１），Ｖｒ（３ｊ−２））が伝達される。
【０２３０】
（３）（Ｄ２，Ｄ１，Ｄ０）＝（Ｌｏｗ，Ｈｉｇｈ，Ｌｏｗ）のとき、第３のサブデコーダ部３０Ｃでは、Ｄ２、Ｄ１Ｂ、Ｄ０にゲートが接続されたＰｃｈ−ＳＷがオンし、第４のサブデコーダ部４０Ｃでは、Ｄ２Ｂ、Ｄ１、Ｄ０Ｂにゲートが接続されたＮｃｈ−ＳＷがオンし、ノードＴ１、Ｔ２には、（Ｖ（Ｔ１），Ｖ（Ｔ２））＝（Ｖｒ（３ｊ−１），Ｖｒ（３ｊ−１））が伝達される。
【０２３１】
（４）（Ｄ２，Ｄ１，Ｄ０）＝（Ｌｏｗ，Ｈｉｇｈ，Ｈｉｇｈ）のとき、第３のサブデコーダ部３０Ｃでは、Ｄ２、Ｄ１Ｂ、Ｄ０Ｂにゲートが接続されたＰｃｈ−ＳＷがオンし、第４のサブデコーダ部４０Ｃでは、Ｄ２Ｂ、Ｄ１、Ｄ０にゲートが接続されたＮｃｈ−ＳＷがオンし、ノードＴ１、Ｔ２には、（Ｖ（Ｔ１），Ｖ（Ｔ２））＝（Ｖｒ（３ｊ），Ｖｒ（３ｊ−２））が伝達される。
【０２３２】
（５）（Ｄ２，Ｄ１，Ｄ０）＝（Ｈｉｇｈ，Ｌｏｗ，Ｌｏｗ）のとき、第３のサブデコーダ部３０Ｃでは、Ｄ２Ｂ、Ｄ１、Ｄ０にゲートが接続されたＰｃｈ−ＳＷがオンし、第４のサブデコーダ部４０Ｃでは、Ｄ２、Ｄ１Ｂ、Ｄ０Ｂ、にゲートが接続されたＮｃｈ−ＳＷがオンし、ノードＴ１、Ｔ２には、（Ｖ（Ｔ１），Ｖ（Ｔ２））＝（Ｖｒ（３ｊ），Ｖｒ（３ｊ−１））が伝達される。
【０２３３】
（６）（Ｄ２，Ｄ１，Ｄ０）＝（Ｈｉｇｈ，Ｌｏｗ，Ｈｉｇｈ）のとき、第３のサブデコーダ部３０Ｃでは、Ｄ２Ｂ、Ｄ１、Ｄ０Ｂにゲートが接続されたＰｃｈ−ＳＷがオンし、第４のサブデコーダ部４０Ｃでは、Ｄ２、Ｄ１Ｂ、Ｄ０にゲートが接続されたＮｃｈ−ＳＷがオンし、ノードＴ１、Ｔ２には、（Ｖ（Ｔ１），Ｖ（Ｔ２））＝（Ｖｒ（３ｊ＋１），Ｖｒ（３ｊ−１））が伝達される。
【０２３４】
（７）（Ｄ２，Ｄ１，Ｄ０）＝（Ｈｉｇｈ，Ｈｉｇｈ，Ｌｏｗ）のとき、第３のサブデコーダ部３０Ｃでは、Ｄ２Ｂ、Ｄ１Ｂ、Ｄ０にゲートが接続されたＰｃｈ−ＳＷがオンし、第４のサブデコーダ部４０Ｃでは、Ｄ２、Ｄ１、Ｄ０Ｂにゲートが接続されたＮｃｈ−ＳＷがオンし、ノードＴ１、Ｔ２には、（Ｖ（Ｔ１），Ｖ（Ｔ２））＝（Ｖｒ（３ｊ），Ｖｒ（３ｊ））が伝達される。
【０２３５】
（８）（Ｄ２，Ｄ１，Ｄ０）＝（Ｈｉｇｈ，Ｈｉｇｈ，Ｈｉｇｈ）のとき、第３のサブデコーダ部３０Ｃでは、Ｄ２Ｂ、Ｄ１Ｂ、Ｄ０Ｂにゲートが接続されたＰｃｈ−ＳＷがオンし、第４のサブデコーダ部４０Ｃでは、Ｄ２、Ｄ１、Ｄ０にゲートが接続されたＮｃｈ−ＳＷがオンし、ノードＴ１、Ｔ２には、（Ｖ（Ｔ１），Ｖ（Ｔ２））＝（Ｖｒ（３ｊ＋１），Ｖｒ（３ｊ））が伝達される。
【０２３６】
すなわち、ノードＴ１、Ｔ２に伝達される電圧（第１及び第２の電圧（Ｖｏ１，Ｖｏ２）に対応）は、Ｖｒ（３ｊ−２）、Ｖｒ（３ｊ−１）、Ｖｒ（３ｊ）、Ｖｒ（３ｊ＋１）のうちの順序が隣り合わないものも含めた２つの電圧か、又は、重複して選択された１つの電圧とされる。
【０２３７】
ノードＴ１、Ｔ２の電圧（Ｖ（Ｔ１），Ｖ（Ｔ２））は、図３（Ａ）の増幅回路５０に入力され、電圧（Ｖ（Ｔ１），Ｖ（Ｔ２））を１対１の比率で平均（内分）した電圧が増幅回路５０の出力端子から出力される。
【０２３８】
例えば、第３及び第４のサブデコーダ部３０Ｃ、４０Ｃに入力される、順序が連続する４個の参照電圧Ｖｒ（３ｊ−２）、Ｖｒ（３ｊ−１）、Ｖｒ（３ｊ）、Ｖｒ（３ｊ＋１）をそれぞれ、
Ｖｒ（３ｊ−２）＝Ｖｏ、
Ｖｒ（３ｊ−１）＝Ｖｏ＋２Ｖｆ、
Ｖｒ（３ｊ）＝Ｖｏ＋６Ｖｆ、
Ｖｒ（３ｊ＋１）＝Ｖｏ＋８Ｖｆ
のように、２Ｖｆ又は４Ｖｆ間隔の電圧レベルとすると、増幅回路５０の出力電圧Ｖｏｕｔ（＝（Ｖ（Ｔ１）＋Ｖ（Ｔ２））／２）は、
（Ｄ２，Ｄ１，Ｄ０）＝（Ｌｏｗ，Ｌｏｗ，Ｌｏｗ）のとき、Ｖｏｕｔ＝Ｖｏ、
（Ｄ２，Ｄ１，Ｄ０）＝（Ｌｏｗ，Ｌｏｗ，Ｈｉｇｈ）のとき、Ｖｏｕｔ＝Ｖｏ＋Ｖｆ、
（Ｄ２，Ｄ１，Ｄ０）＝（Ｌｏｗ，Ｈｉｇｈ，Ｌｏｗ）のとき、Ｖｏｕｔ＝Ｖｏ＋２Ｖｆ、
（Ｄ２，Ｄ１，Ｄ０）＝（Ｌｏｗ，Ｈｉｇｈ，Ｈｉｇｈ）のとき、Ｖｏｕｔ＝Ｖｏ＋３Ｖｆ、
（Ｄ２，Ｄ１，Ｄ０）＝（Ｈｉｇｈ，Ｌｏｗ，Ｌｏｗ）のとき、Ｖｏｕｔ＝Ｖｏ＋４Ｖｆ、
（Ｄ２，Ｄ１，Ｄ０）＝（Ｈｉｇｈ，Ｌｏｗ，Ｈｉｇｈ）のとき、Ｖｏｕｔ＝Ｖｏ＋５Ｖｆ、
（Ｄ２，Ｄ１，Ｄ０）＝（Ｈｉｇｈ，Ｈｉｇｈ，Ｌｏｗ）のとき、Ｖｏｕｔ＝Ｖｏ＋６Ｖｆ、
（Ｄ２，Ｄ１，Ｄ０）＝（Ｈｉｇｈ，Ｈｉｇｈ，Ｈｉｇｈ）のとき、Ｖｏｕｔ＝Ｖｏ＋７Ｖｆ、
となり、（Ｄ２，Ｄ１，Ｄ０）の信号に応じて、ＶｏからＶｏ＋７ＶｆまでのＶｆ間隔の８個の電圧レベルが出力される。
【０２３９】
なお、図７乃至図９では、第３、第４のサブデコーダ部３０、４０は、スイッチの配置を同一とし、それぞれのゲートに相補となるビット信号が供給される構成の例が示されているが、下位側ｎビットの信号の値と選択される電圧が同じであるならば、第３、第４のサブデコーダ部３０、４０の一方又は両方のビット信号の選択順を入替えるなど、第３、第４のサブデコーダ部３０、４０が異なる構成であってもよい。
【０２４０】
図７乃至図９の各実施例で示したように、図１、図２の第３及び第４のサブデコーダ部３０、４０の入力ノード同士を共通接続し、出力ノード同士を共通接続し、等価的なＣＭＯＳ構成とすることで、デコーダ１００で選択する全ての参照電圧に対して、第３及び第４のサブデコーダ部３０、４０での選択時のスイッチのオン抵抗が低減される。これにより、第１のサブデコーダ部１０のトランジスタスイッチ（図５のサブデコーダ１０−ｉのスイッチ群９１Ｐ）のゲート幅の増大を抑制することができる。
【０２４１】
なお、第１のサブデコーダ部１０は、それぞれ（ｍ−ｎ）ビットの信号で選択される（ｚＳ＋１）個のトーナメント型サブデコーダで構成されているため、第１のサブデコーダ部１０のゲート幅の増大抑制対象となるトランジスタスイッチの数は多数となる。したがって、デコーダ１００の省面積化が実現できる。
【０２４２】
また、第３及び第４のサブデコーダ部３０、４０のＰｃｈ／Ｎｃｈトランジスタ領域間の接続配線を入力ノード同士及び出力ノード同士の接続としたことにより、配線本数の増大を抑制し、図１５におけるチップ９８０の短辺方向の配線数の増加は十分小さく、配線面積の増加はほとんどない。
【０２４３】
＜比較例＞
図１０は、図１のデコーダ１００の比較例（本発明の構成をとらない参考例）を示す図である。なお、図１０は、本発明との比較の目的で本願発明者が作図した図面である。
【０２４４】
図１０に示す比較例のデコーダ２００では、第１のサブデコーダ部１０のＱ個の出力ノードｎｄ１＿１〜ｎｄＱ＿１、第２のサブデコーダ部２０のＱ個の出力ノードｎｄ１＿２〜ｎｄＱ＿２は、図１の実施例と相違して、互いに接続されていない。したがって、第３、第４のサブデコーダ部３０、４０は、図１の実施例のように参照電圧集合体８０の全ての参照電圧に対して等価的なＣＭＯＳ構成とならない。このため、第１のサブデコーダ部１０において、図５のサブデコーダ１０−ｉのスイッチ群９１Ｐのトランジスタスイッチのゲート幅Ｗを増大させてスイッチのオン抵抗を下げることが必要とされ、デコーダの面積が増大する。一方、本発明のデコーダ１００では、デコーダ面積の削減が実現可能である。
【０２４５】
また、図１１は、図９の第３、第４のサブデコーダ３０Ｃ、４０Ｃの比較例のサブデコーダ２３０、２４０を示す図である。サブデコーダ２３０、２４０は図９と同様にそれぞれ第１導電型及び第２導電型のトランジスタスイッチで構成される。図１１に示すサブデコーダ２３０、２４０では、図９の構成に対して、サブデコーダ２３０と２４０の対応する各スイッチの両端同士をそれぞれ共通接続したＣＭＯＳ構成としている。
【０２４６】
このため、第３、第４のサブデコーダ部２３０、２４０の各スイッチ（ＣＭＯＳ構成）のオン抵抗は低くなるが、Ｎｃｈ／Ｐｃｈトランジスタ領域間配線の本数が増え、配線面積が増加する。また、図１５を参照して説明したように、データ信号のビット信号線と配線領域がかち合うため、１出力あたりのデコーダの長辺方向サイズが増大する。すなわち、図１５において、デコーダ７０５−１〜７０５−ｑの各々の長辺方向サイズが増大し、チップ面積が増大する。
【０２４７】
これに対して、本発明の実施例（図７乃至図９）において、第３、第４のサブデコーダ部３０、４０では、入力ノード間及び出力ノード間のみ共通接続とし、Ｎｃｈ／Ｐｃｈトランジスタ領域間配線を最小限として等価的なＣＭＯＳ構成を実現している。このため、配線面積の増加が抑えられている。
【０２４８】
なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０２４９】
１０  第１のサブデコーダ部
１０−１〜１０−（ｚＳ＋１）  サブデコーダ
２０  第２のサブデコーダ部
２０−１〜２０−（ｚＳ＋１）  サブデコーダ
３０、３０Ａ、３０Ｂ、３０Ｃ  第３のサブデコーダ部
４０、４０Ａ、４０Ｂ、４０Ｃ  第４のサブデコーダ部
５０  増幅回路
５１  出力端子
６０、６１  Ｎｃｈ／Ｐｃｈトランジスタ領域間配線
７１、７２  オン抵抗の特性曲線
８０  参照電圧集合体
８１  第１の参照電圧群
８１−１〜８１−（ｚＳ＋１）  参照電圧グループ
８２  第２の参照電圧群
８２−１〜８２−（ｚＳ＋１）  参照電圧グループ
９１Ｐ、９２Ｐ、９３Ｐ、９２Ｎ、９３Ｎ  スイッチ群
１００  デコーダ
２００  デコーダ（比較例）
２３０  第３のサブデコーダ部（比較例）
２４０  第４のサブデコーダ部（比較例）
７０４  参照電圧発生回路
７０５−１〜７０５−ｑ  デコーダ
７０６−１〜７０６−ｑ  増幅回路
８１０  デコーダ
８１１−１〜８１１−（ｚＳ＋１）  サブデコーダ
８１３  サブデコーダ
８２０  参照電圧集合体
８２０−１〜８２０−（ｚＳ＋１）  参照電圧グループ
８３０  増幅回路（内挿アンプ）
９４０  電源回路
９５０  表示コントローラー
９６０  表示パネル
９６１  走査線
９６２  データ線
９６３  表示素子
９６４  画素スイッチ（ＴＦＴ）
９７０  ゲートドライバ
９７１  液晶容量
９７２  補助容量
９７３  画素電極
９７４  電極（対向基板電極）
９８０  データドライバ
９８１  薄膜トランジスタ（ＴＦＴ）
９８２  有機発光ダイオード
９８３  補助容量
９８４、９８５  電源端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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