(57)【特許請求の範囲】
【請求項１】
複数のワード線と、
前記複数のワード線と交差する複数のグローバルビット線と、
各々の前記グローバルビット線に沿ってＮ本に区分され、前記複数のグローバルビット線と等しいピッチで配列された複数のローカルビット線と、
前記複数のワード線と前記複数のローカルビット線の交点に形成された複数のメモリセルからなり、前記ローカルビット線の区分に対応して配置されたＮ個のメモリセルアレイと、
選択された前記メモリセルから各々の前記ローカルビット線に読み出された信号を増幅し、前記グローバルビット線に出力する複数のローカルセンスアンプと、
選択された前記メモリセルに対応する前記ローカルセンスアンプから各々の前記グローバルビット線を経由して伝送される信号を増幅し、選択的に外部データ線に接続する複数のグローバルセンスアンプと、
を備え、
前記ローカルセンスアンプは、前記ローカルビット線に読み出された信号の増幅後に前記グローバルビット線の信号を反転して前記メモリセルに再書き込みする反転回路を含むことを特徴とする半導体記憶装置。
【請求項２】
前記複数のローカルセンスアンプは、ワード線方向のピッチが前記ローカルビット線のピッチの２倍になるように配置されたシングルエンド構成のセンスアンプであることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記複数のローカルセンスアンプは、各々の前記メモリセルアレイの両側に配置され、前記複数のローカルビット線は、前記メモリセルアレイの一方の側の前記ローカルセンスアンプと他方の側の前記ローカルセンスアンプとに交互に接続されることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
隣接する２つの前記メモリセルアレイが前記ローカルセンスアンプを共有することを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記ローカルセンスアンプは、前記２つのメモリセルアレイのそれぞれの前記ローカルビット線との間の接続を切替制御するスイッチ回路を含むことを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記ローカルセンスアンプは、前記ローカルビット線に読み出された信号を増幅して前記グローバルビット線に出力する増幅用ＮＭＯＳトランジスタを含むことを特徴とする請求項１に記載の半導体記憶装置。
【請求項７】
前記ローカルセンスアンプは、一端が前記増幅用ＮＭＯＳトランジスタのゲートに接続され、ゲートにプリチャージ信号が印加されたプリチャージ用ＮＭＯＳトランジスタを含むことを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記増幅用ＮＭＯＳトランジスタの他端は、接地電位に接続されることを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
前記反転回路は、駆動制御線と前記ローカルビット線の間に接続されたＰＭＯＳトランジスタと、前記プリチャージ用ＮＭＯＳトランジスタの他端と前記接地電位の間に接続されたＮＭＯＳトランジスタからなることを特徴とする請求項８に記載の半導体記憶装置。
【請求項１０】
前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタのそれぞれのゲートは、前記グローバルビット線に接続されることを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
前記ローカルセンスアンプは、ＮＭＯＳトランジスタのみを用いて構成されることを特徴とする請求項７に記載の半導体記憶装置。
【請求項１２】
前記ローカルセンスアンプは、前記ローカルビット線と前記増幅用ＮＭＯＳトランジスタのゲートの間に接続されゲートに第１の制御信号が印加されたＮＭＯＳトランジスタと、前記グローバルビット線と前記ローカルビット線の間に接続されゲートに第２の制御信号が印加されたＮＭＯＳトランジスタを含むことを特徴とする請求項１１に記載の半導体記憶装置。
【請求項１３】
前記ローカルセンスアンプは、前記グローバルビット線と前記増幅用ＮＭＯＳトランジスタの一端の間に接続されゲートに第１の制御信号が印加されたＮＭＯＳトランジスタと、前記グローバルビット線と前記ローカルビット線の間に接続されゲートに第２の制御信号が印加されたＮＭＯＳトランジスタを含むことを特徴とする請求項１１に記載の半導体記憶装置。
【請求項１４】
前記複数のグローバルセンスアンプは、ワード線方向のピッチが、前記グローバルビット線及び前記ローカルビット線のピッチの２倍になるように配置されたシングルエンド構成のセンスアンプであることを特徴とする請求項１に記載の半導体記憶装置。
【請求項１５】
前記複数のグローバルセンスアンプは、前記Ｎ個のメモリセルアレイの両端に配置され、前記複数のグローバルビット線は、一端側の前記グローバルセンスアンプと他端側の前記グローバルセンスアンプとに交互に接続されることを特徴とする請求項１４に記載の半導体記憶装置。
【請求項１６】
前記複数のグローバルビット線をそれぞれ含む複数のグローバルアレイが配置され、前記グローバルビット線の延伸方向に隣接する２つの前記グローバルアレイが前記グローバルセンスアンプを共有することを特徴とする請求項１４に記載の半導体記憶装置。
【請求項１７】
前記グローバルアレイと前記グローバルセンスアンプとの間の接続を切替制御するスイッチ回路が設けられていることを特徴とする請求項１６に記載の半導体記憶装置。
【請求項１８】
各々の前記グローバルセンスアンプは、前記グローバルビット線を経由して伝送された前記メモリセルの読み出しデータを、選択的にリードデータ線に出力することを特徴とする請求項１４に記載の半導体記憶装置。
【請求項１９】
各々の前記グローバルセンスアンプは、ライトデータ線から入力されたデータを、前記メモリセルに対する書き込みデータとして選択的に前記グローバルビット線に出力することを特徴とする請求項１４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のワード線と複数のビット線の交点に形成された複数のメモリセルにデータを書き換え可能に記憶保持する半導体記憶装置に関し、特に、所定数のローカルビット線と１本のグローバルビット線を単位として階層化されたメモリセルアレイが構成された半導体記憶装置に関するものである。
【背景技術】
【０００２】
一般的なＤＲＡＭにおいては、ビット線とワード線の交点に形成された多数のメモリセルを含むメモリセルアレイと、メモリセルのデータを増幅する多数のセンスアンプが設けられる。近年のＤＲＡＭの大容量化に伴い、ビット線に接続されるメモリセルの数が膨大になり、ビット線の寄生容量や寄生抵抗の増加に起因する性能上の問題が生じている。また、多数のメモリセルを極力小さい面積で配置し得る構成が望まれている。このような背景から、グローバルビット線と領域ごとに区分されたローカルビット線とに階層化されたメモリセルアレイを備える種々の構成が提案されている（例えば、特許文献１〜４参照）。このように階層化されたメモリセルアレイを採用すれば、グローバルビット線に比べ長さが短いローカルビット線にメモリセルを配置でき、寄生容量や寄生抵抗を低減するために有利な構成を実現できる。
【０００３】
ローカルビット線を採用したメリットを享受するには、差動構成のセンスアンプを用いるのではなく、シングルエンド構成のセンスアンプを採用することが望ましい。シングルエンド構成は差動構成に比べて回路規模が小さくなるので、ローカルビット線の区分数が多くなっても、全体の面積増加を抑えることができる。
【特許文献１】特許第３５２１９７９号公報
【特許文献２】特許第３５２９５３４号公報
【特許文献３】特表平１０−５１２０８５号公報
【特許文献４】特開２０００−５７７６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来の階層化されたメモリセルアレイの構成のうち、特許文献１〜３には、ローカルビット線に直接センスアンプが接続されておらず、グローバルビット線にセンスアンプが接続されている。上述したようにシングルエンド構成のセンスアンプを採用する場合、差動構成のセンスアンプのように微小電位差を増幅するのは困難になるが、ローカルビット線とグローバルビット線の双方を経由して信号がセンスアンプに達する構成では、ビット線長が長くなり寄生容量や寄生抵抗の影響に起因する動作性能の低下が問題となる。一方、特許文献４には、折り返しビット線構造のローカルビット線にセンスアンプが接続された構成が開示されている。しかし、折り返しビット線構造では、ワード線とローカルビット線の交点のうち半数の交点にのみメモリセルが配置されるので、メモリセルアレイの集積度向上は難しくなる。また、相補対をなす１対のローカルビット線に接続される差動構成のセンスアンプを採用する必要があるので、そのための面積も増大する。
【０００５】
そこで、本発明はこれらの問題を解決するためになされたものであり、半導体記憶装置において階層化されたメモリセルアレイを構成し、ローカルビット線に接続されるメモリセルを高集積化するとともに、回路規模が小さいシングルエンド構成のセンスアンプを採用し、高い動作性能を維持しつつ高集積化に有利でチップ面積を抑えられる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の半導体記憶装置は、複数のワード線と、前記複数のワード線と交差する複数のグローバルビット線と、各々の前記グローバルビット線に沿ってＮ本に区分され、前記複数のグローバルビット線と等しいピッチで配列された複数のローカルビット線と、前記複数のワード線と前記複数のローカルビット線の交点に形成された複数のメモリセルからなり、前記ローカルビット線の区分に対応して配置されたＮ個のメモリセルアレイと、選択された前記メモリセルから各々の前記ローカルビット線に読み出された信号を増幅し、前記グローバルビット線に出力する複数のローカルセンスアンプと、選択された前記メモリセルに対応する前記ローカルセンスアンプから各々の前記グローバルビット線を経由して伝送される信号を増幅し、選択的に外部データ線に接続する複数のグローバルセンスアンプとを備え、前記ローカルセンスアンプは、前記ローカルビット線に読み出された信号の増幅後に前記グローバルビット線の信号を反転して前記メモリセルに再書き込みする反転回路を含んで構成される。
【０００７】
本発明の半導体記憶装置によれば、階層化されたメモリセルアレイにおいて、各々のグローバルビット線に沿ってＮ本に区分されたローカルビット線が配置され、ワード線とローカルビット線の交点に形成されたメモリセルから読み出された信号がローカルビット線を経由してローカルセンスアンプで増幅され、さらにグローバルビット線に伝送されて外部データ線に接続される。よって、ローカルビット線の長さを短縮して寄生容量と寄生抵抗を抑えつつメモリセルを高密度に配置するとともに、ローカルセンスアンプをシングルエンド構成にするなど回路を簡素化でき、全体の面積増加を抑えることができる。ローカルビット線、ローカルセンスアンプ、グローバルビット線、グローバルセンスアンプの接続順で十分な信号量を保ちつつデータを伝送し、高速なアクセス速度と良好な動作マージンを確保することができる。
【０００８】
本発明において、前記複数のローカルセンスアンプとして、ワード線方向のピッチが前記ローカルビット線のピッチの２倍になるように配置されたシングルエンド構成のセンスアンプを用いてもよい。この場合、複数のローカルセンスアンプを各々の前記メモリセルアレイの両側に配置し、前記複数のローカルビット線を、前記メモリセルアレイの一方の側の前記ローカルセンスアンプと他方の側の前記ローカルセンスアンプとに交互に接続してもよい。
【０００９】
これにより、ローカルセンスアンプは、差動構成に比べて回路規模が小さいシングルエンド構成を採用し、そのピッチをローカルビット線のピッチの２倍で配置できるので、例えば、メモリセルサイズを一般的な８Ｆ２（Ｆは設計基準）より小さい６Ｆ２や４Ｆ２に縮小することが容易になる。
【００１０】
本発明において、隣接する２つの前記メモリセルアレイが前記ローカルセンスアンプを共有するように構成してもよい。この場合、前記ローカルセンスアンプは、前記２つのメモリセルアレイのそれぞれの前記ローカルビット線との間の接続を切替制御するスイッチ回路を含んでいてもよい。
【００１１】
本発明において、前記ローカルセンスアンプは、前記ローカルビット線に読み出された信号を増幅して前記グローバルビット線に出力する増幅用ＮＭＯＳトランジスタを含んでいてもよい。また、前記ローカルセンスアンプは、一端が前記増幅用ＮＭＯＳトランジスタのゲートに接続され、ゲートにプリチャージ信号が印加されたプリチャージ用ＮＭＯＳトランジスタを含んでいてもよい。さらに、前記ローカルセンスアンプは、前記ローカルビット線に読み出された信号の増幅後に前記グローバルビット線の信号を反転して前記メモリセルに再書き込みする前記反転回路として、駆動制御線と前記ローカルビット線の間に接続されたＰＭＯＳトランジスタと、前記プリチャージ用ＮＭＯＳトランジスタの他端と接地電位の間に接続されたＮＭＯＳトランジスタからなる反転回路を用いてもよい。
【００１２】
本発明において、前記ローカルセンスアンプは、ＮＭＯＳトランジスタのみを用いて構成してもよい。この場合、前記ローカルセンスアンプは、前記ローカルビット線と前記増幅用ＮＭＯＳトランジスタのゲートの間に接続されゲートに第１の制御信号が印加されたＮＭＯＳトランジスタと、前記グローバルビット線と前記ローカルビット線の間に接続されゲートに第２の制御信号が印加されたＮＭＯＳトランジスタを含んでいてもよい。また、前記ローカルセンスアンプは、前記グローバルビット線と前記増幅用ＮＭＯＳトランジスタの一端の間に接続されゲートに第１の制御信号が印加されたＮＭＯＳトランジスタと、前記グローバルビット線と前記ローカルビット線の間に接続されゲートに第２の制御信号が印加されたＮＭＯＳトランジスタを含んでいてもよい。
【００１３】
本発明において、前記複数のグローバルセンスアンプとして、ワード線方向のピッチが、前記グローバルビット線及び前記ローカルビット線のピッチの２倍になるように配置されたシングルエンド構成のセンスアンプを用いてもよい。この場合、前記複数のグローバルセンスアンプを前記Ｎ個のメモリセルアレイの両端に配置し、前記複数のグローバルビット線を、一端側の前記グローバルセンスアンプと他端側の前記グローバルセンスアンプとに交互に接続してもよい。
【００１４】
本発明において、前記複数のグローバルビット線をそれぞれ含む複数のグローバルアレイを配置し、前記グローバルビット線の延伸方向に隣接する２つの前記グローバルアレイが前記グローバルセンスアンプを共有するように構成してもよい。この場合、前記グローバルアレイと前記グローバルセンスアンプとの間の接続を切替制御するスイッチ回路を設けてもよい。
【００１５】
本発明において、各々の前記グローバルセンスアンプは、前記グローバルビット線を経由して伝送された前記メモリセルの読み出しデータを、選択的にリードデータ線に出力してもよい。また、各々の前記グローバルセンスアンプは、ライトデータ線から入力されたデータを、前記メモリセルに対する書き込みデータとして選択的に前記グローバルビット線に出力してもよい。
【発明の効果】
【００１６】
本発明によれば、階層化されたメモリセルアレイを採用してグローバルビット線に沿ってＮ本に区分されたローカルビット線を配置し、ローカルビット線に対応するシングルエンド構成のローカルセンスアンプと、グローバルビット線に対応するシングルエンド構成のグローバルセンスアンプとにより全体の半導体記憶装置が構成される。よって、長さが短縮されたローカルビット線に対してワード線との全ての交点にメモリセルを配置でき、差動構成より簡素なシングルエンド構成のローカルセンスアンプを用いて、全体の面積増加を抑えることができる。これにより、６Ｆ２や４Ｆ２などメモリセルサイズを縮小した場合であっても、ローカルビット線の寄生容量や寄生抵抗を抑えて適正な信号量を保ちつつ、動作マージンの向上とアクセス時間の高速化を実現することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態について図面を参照しながら説明する。ここでは、半導体記憶装置としてのＤＲＡＭに対して本発明を適用する場合の形態として、メモリセルアレイの階層構造あるいは回路構成が異なる７つの実施形態をそれぞれ説明する。
【００１８】
（第１実施形態）
最初に、本発明の第１実施形態について説明する。図１は、第１実施形態のＤＲＡＭの全体構成を示している。図１においては、４つのメモリセルアレイ１０と、複数のグローバルセンスアンプ１１と、複数のローカルセンスアンプ１２と、複数のグローバルビット線ＧＢＬと、複数のローカルビット線ＬＢＬが示されている。
【００１９】
各々のメモリセルアレイ１０は、複数のワード線（不図示）とそれに交差する複数のローカルビット線ＬＢＬの全ての交点に形成された多数のメモリセル（不図示）から構成される。例えば、１つのメモリセルアレイ１０内においてＭ本のワード線ＷＬとＮ本のローカルビット線ＬＢＬを配列することにより、Ｍ×Ｎビットのデータを保持可能なメモリセルアレイ１０が構成され、ＤＲＡＭ全体の記憶容量は、４×Ｍ×Ｎビットとなる。図１に示すように、複数のローカルビット線ＬＢＬは、設計基準Ｆに対してワード線方向にピッチ２Ｆで規則的に配列されている。なお、複数のグローバルビット線ＧＢＬについても、ローカルビット線ＬＢＬと同様のピッチ２Ｆで配列されている。
【００２０】
ローカルセンスアンプ１２は、各々のメモリセルアレイ１０の両側に配置され、所定のローカルビット線ＬＢＬを介してメモリセルから読み出した信号を増幅する。図１に示すように、メモリセルアレイ１０においてワード線方向に隣接する２本のローカルビット線ＬＢＬは、一方が左側のローカルセンスアンプ１２に接続され、他方が右側のローカルセンスアンプ１２に接続される。この場合、各々のローカルビット線ＬＢＬは、メモリセルアレイ１０の配置に対応して区分されているので、各々のローカルセンスアンプ１２は１つのメモリセルアレイ１０にのみ従属している。なお、複数のローカルセンスアンプ１２は、ワード線方向にピッチ４Ｆで配置されている。
【００２１】
これに対し、グローバルセンスアンプ１１は、４つのメモリセルアレイ１０の両端に配置され、ローカルセンスアンプ１２からグローバルビット線ＧＢＬに伝送されるデータをさらに増幅する。図１に示すように、各々のグローバルビット線ＧＢＬは、４つのメモリセルアレイ１０の全てを跨いで配置される。よって、各々のグローバルビット線ＧＢＬは、ビット線方向に並ぶ８個のローカルセンスアンプ１２のうち所定の４個のローカルセンスアンプ１２に接続される。また、メモリセルアレイ１０内で隣接する２本のグローバルビット線ＧＢＬは、一方が左側のグローバルセンスアンプ１１に接続され、他方が右側のグローバルセンスアンプ１１に接続される。なお、複数のグローバルセンスアンプ１１も、ワード線方向にピッチ４Ｆで配置されている。
【００２２】
１つのメモリセルアレイ１０にＮ本のローカルビット線ＬＢＬが配列される場合には、それぞれＮ／２本のローカルビット線ＬＢＬに接続されるＮ／２個のローカルセンスアンプ１２がメモリセルアレイ１０の両側に配置される。４つのメモリセルアレイ１０全体では、全部で４Ｎ個のローカルセンスアンプ１２が８列で配置されるとともに、全部でＮ個のグローバルセンスアンプ１１が２列（両端）で配置されることになる。
【００２３】
このようにメモリセルアレイ１０の構成が階層化されているので、１本のローカルビット線ＬＢＬに接続されるメモリセル数の増加を抑えることができる。上述のＭ×Ｎビットのメモリセルアレイ１０を４つ並列に配置すると、グローバルビット線ＧＢＬは４Ｍ個のメモリセルのデータを選択的に伝送できるが、ローカルビット線ＬＢＬに接続されるメモリセル数はＭ個で済む。ローカルビット線ＬＢＬに接続されるメモリセル数が少なくなると、ローカルビット線ＬＢＬの寄生容量と寄生抵抗が減少し、信号レベルの増大とアクセス時間の高速化に有利となる。
【００２４】
次に、図１のローカルセンスアンプ１２の構成例について図２を参照して説明する。図２においては、１本のローカルビット線ＬＢＬと、１本のグローバルビット線ＧＢＬと、メモリセルアレイ１０の右側に配置されたローカルセンスアンプ１２を示している。ローカルビット線ＬＢＬには、複数（例えば３２本）のワード線ＷＬとの全ての交点にメモリセルＭＣが形成され、その一端がローカルセンスアンプ１２に接続されている。
【００２５】
図２のローカルセンスアンプ１２は、１つのＰＭＯＳトランジスタＰ１と、３つのＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３を含むシングルエンド構成のセンスアンプである。ＮＭＯＳトランジスタＮ１はグローバルビット線ＧＢＬとグランドに間に接続されるとともに、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ２、Ｎ３は駆動制御線ＲＳとグランドの間に直列接続されている。ローカルビット線ＬＢＬは、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ２の中間ノード及びＮＭＯＳトランジスタＮ１のゲートに接続されている。グローバルビット線ＧＢＬは、ＮＭＯＳトランジスタＮ１の一端に加えて、ＰＭＯＳトランジスタＰ１のゲートとＮＭＯＳトランジスタＮ３のゲートに接続されている。さらに、ＮＭＯＳトランジスタＮ２のゲートにプリチャージ信号線ＰＣが接続されている。
【００２６】
ローカルセンスアンプ１２のプリチャージ動作時は、プリチャージ信号線ＰＣがハイになってローカルビット線ＬＢＬが接地電位ＶＳＳ（グランド）にプリチャージされる。なお、グローバルビット線ＧＢＬは電源電圧ＶＤＬにプリチャージされる。ローカルセンスアンプ１２の増幅動作時は、駆動制御線ＲＳがハイかつプリチャージ信号線ＰＣがローに制御される。この状態で、選択されたワード線ＷＬが駆動されると、任意のメモリセルＭＣから読み出された信号がローカルビット線ＬＢＬを通じてＮＭＯＳトランジスタＮ１のゲートに入力される。
【００２７】
リード動作の際、ローカルビット線ＬＢＬにハイが読み出されると、ＮＭＯＳトランジスタＮ１がオンとなり、グローバルビット線ＧＢＬがローになる。このとき、反転回路を構成するＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ３の各ゲートへのフィードバックを通じて、ローカルビット線ＬＢＬの電位が上昇する。これに対し、ローカルビット線ＬＢＬにローが読み出された場合、ＮＭＯＳトランジスタＮ１がオフとなり、グローバルビット線ＧＢＬがハイになる。このとき、上述の反転回路のフィードバックを通じて、ローカルビット線ＬＢＬの電位が低下する。このように、ローカルビット線ＬＢＬを介して読み出されたメモリセルＭＣの微少電位がローカルセンスアンプ１２により増幅され、その反転信号がグローバルビット線ＧＢＬに出力される。
【００２８】
ここで、ＮＭＯＳトランジスタＮ１の動作条件を導く。図１において、例えば、セル容量Ｃｓ＝１０ｆＦ、ビット線容量Ｃｂ＝４ｆＦ（ローカルビット線ＬＢＬ上の１つのメモリセルＭＣ当り０．１ｆＦで３２本のワード線ＷＬを配置；１つのローカルセンスアンプ１２の容量は０．８ｆＦ）と想定する。ビット線振幅がＶＤＬ＝１Ｖとすると、ＮＭＭＯＳトランジスタＮ１のハイレベルＶｓ（Ｈ）とローレベルＶｓ（Ｌ）は、
Ｖｓ（Ｈ）＝１０／（１０＋４）×１−Ｖｎ（Ｈ）＝０．７１−Ｖｎ（Ｈ）
Ｖｓ（Ｌ）＝０＋Ｖｎ（Ｌ）
と算出される。ただし、Ｖｎ（Ｈ）、Ｖｎ（Ｌ）はメモリセル容量の電荷のリークや隣接するローカルビット線ＬＢＬやワード線ＷＬとのカップリングの影響によるノイズ成分である。従って、ＮＭＯＳトランジスタＮ１のしきい値電圧の設定範囲Ｖｔ（Ｎ）は、
Ｖｓ（Ｌ）＜Ｖｔ（Ｎ）＜Ｖｓ（Ｈ）
の範囲に設定する必要がある。
【００２９】
次に、図１のグローバルセンスアンプ１１の構成例について図３を参照して説明する。図３では、１本のグローバルビット線ＧＢＬと、図１の右端に配置されたグローバルセンスアンプ１１を示している。図３のグローバルセンスアンプ１１は、６つのＰＭＯＳトランジスタＰ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７と、１つのインバータ１００を含んで構成される。
【００３０】
なお、図３において、信号名に付加される記号／は、負論理の信号であることを表している。以下、本明細書中では、一部の信号線（例えば、グローバルビット線ＧＢＬ、ワード線ＷＬ）を除き、負論理の信号に記号／を付加して表記する。
【００３１】
ＰＭＯＳトランジスタＰ２、Ｐ３は、電源電圧ＶＤＬとグローバルビット線ＧＢＬの間に並列に接続され、ＰＭＯＳトランジスタＰ２のゲートにプリチャージ信号線／ＰＣＧが接続される一方、ＰＭＯＳトランジスタＰ３のゲートには、インバータ１００を介してグローバルビット線ＧＢＬの反転信号が印加される。また、ＰＭＯＳトランジスタＰ４、Ｐ６は、電源電圧ＶＤＬとリードデータ線ＲＤＬの間に直列接続され、ＰＭＯＳトランジスタＰ４のゲートがグローバルビット線ＧＢＬに接続される一方、ＰＭＯＳトランジスタＰ６のゲートに選択信号線／ＹＳが接続される。また、ＰＭＯＳトランジスタＰ５、Ｐ７は、グローバルビット線ＧＢＬとライトデータ線／ＷＤＬの間に直列接続され、ＰＭＯＳトランジスタＰ５のゲートに制御信号線／ＷＥが接続される一方、ＰＭＯＳトランジスタＰ７のゲートに選択信号線／ＹＳが接続される。
【００３２】
上述したようにグローバルセンスアンプ１１のプリチャージ動作時には、プリチャージ信号線／ＰＣＧがローとなってＰＭＯＳトランジスタＰ２がオンし、グローバルビット線ＧＢＬが電源電圧ＶＤＬのレベルにプリチャージされる。グローバルビット線ＧＢＬに接続された任意のローカルセンスアンプ１２のリード動作又はライト動作の際は、選択信号線／ＹＳがローに制御される。リード動作時は、ＰＭＯＳトランジスタＰ４、Ｐ６を経由してグローバルビット線ＧＢＬのデータが反転されてリードデータ線ＲＤＬに出力される。ライト動作時は、負論理の制御信号線／ＷＥがローに制御され、ライトデータ線／ＷＤＬから入力されたデータが、ＰＭＯＳトランジスタＰ５、Ｐ７を経由してグローバルビット線ＧＢＬに出力される。
【００３３】
次に、図２のローカルセンスアンプ１２と図３のグローバルセンスアンプ１１を用いたＤＲＡＭの回路構成と動作について図４〜図６を参照して説明する。図４では、図１において隣接する２本のグローバルビット線ＧＢＬを含む単位回路の部分の回路構成を示している。図１のＮ本のグローバルビット線ＧＢＬに対して配列されるＮ／２個の単位回路のうち、図１の上部からｉ番目に位置する単位回路が図４に示されている。ただし、図４の単位回路においては、左側のメモリセルアレイ１０と、その両側の２つのローカルセンスアンプ１２と、右端のグローバルセンスアンプ１１のそれぞれの回路構成のみを示し、それ以外の回路構成は省略している。
【００３４】
図４に示すように、メモリセルアレイ１０の２本のローカルビット線ＬＢＬのうち、一方が右側のローカルセンスアンプ１２に接続され、他方が左側のローカルセンスアンプ１２に接続されている。これら２つのローカルセンスアンプ１２は図２と同様の構成を備えるものとするが、図４では便宜上、互いに１８０度回転させた配置を示している。また、図４において２本のグローバルビット線ＧＢＬのうち、一方が右側のグローバルセンスアンプ１１に接続され、他方が左側のグローバルアンプ１１（回路構成を省略）に接続されている。これら２つのグローバルセンスアンプ１１は図３と同様の構成を備えるものとする。
【００３５】
なお、図４において、一部の信号線名に番号（例えば、ＲＤＬ０、ＲＤＬ１等）が付加されているが、これはグローバルセンスアンプ１１やメモリセルアレイ１０等の配置に応じて別々の制御信号が供給されることを表している。以下、本明細書中では、信号線を区別する必要がある場合については同様の表記に従い、区別不要である場合は番号を付加せずに信号名を表記する。
【００３６】
図４の左側のメモリセルアレイ１０の両側のローカルセンスアンプ１２には、プリチャージ信号線ＰＣ０と駆動制御線ＲＳ０が接続される。なお、隣接するメモリセルアレイ１０の両側のローカルセンスアンプ１２には、プリチャージ信号線ＰＣ１と駆動制御線ＲＳ１が接続される。また、両側の２つのグローバルセンスアンプ１１には、ともに制御信号線／ＷＥとプリチャージ信号線／ＰＣＧが接続される。一方、左側のグローバルセンスアンプ１１には、リードデータ線ＲＤＬ０とライトデータ線／ＷＤＬ０が接続され、右側のグローバルセンスアンプ１１には、リードデータ線ＲＤＬ１とライトデータ線／ＷＤＬ１が接続される。さらに、対象のメモリセルアレイ１０には、３２本のワード線ＷＬ０〜ＷＬ３１が配線され、それとローカルビット線ＬＢＬとの全ての交点にメモリセルＭＣが形成されている。なお、図示されないメモリセルアレイ１０、ローカルセンスアンプ１２、左端のグローバルセンスアンプ１１についても上記と同様に構成される。
【００３７】
図４の回路構成におけるリード動作及びライト動作について、図５及び図６を用いて説明する。図５は、最初に選択メモリセルからハイを読み出した後に、選択メモリセルに対しローを書き込む動作における信号波形を示すとともに、図５の上部に全体動作を７つの期間（Ｔ１〜Ｔ７）に細分化して示している。まず、プリチャージ解除期間Ｔ１に至るまではローカルビット線ＬＢＬとグローバルビット線ＧＢＬがプリチャージされた状態にあり、ローカルビット線ＬＢＬがローでグローバルビット線ＧＢＬがハイになっている。そして、プリチャージ解除期間Ｔ１において、ローカルビット線ＬＢＬのプリチャージ状態を解除するためにプリチャージ信号線ＰＣ０がハイからローに変化し、グローバルビット線ＧＢＬのプリチャージ状態を解除するためにプリチャージ信号線／ＰＣＧがローからハイに変化する。
【００３８】
セル選択期間Ｔ２において、選択されたメモリセルアレイ１０に対応する駆動制御線ＲＳ０がハイになり、ローカルセンスアンプ１２が活性化される。なお、非選択のメモリセルアレイ１０に対応するプリチャージ信号線ＰＣ（例えば、ＰＣ１）はハイに保持され、駆動制御線ＲＳ（例えば、ＲＳ１）はローに保持される。また、選択されたワード線ＷＬ０が負電圧ＶＫＫから正電圧ＶＰＡに引き上げられる。この負電圧ＶＫＫはローレベル（接地電位ＶＳＳ）より低く、かつ正電圧ＶＰＡはハイレベル（電源電圧ＶＤＬ）より高く設定されている。その結果、ワード線ＷＬ０とローカルビット線ＬＢＬの交点のメモリセルＭＣに保持されるハイレベルの信号が読み出されてローカルセンスアンプ１２に入力され、ローカルビット線ＬＢＬを所定電位に上昇させる。
【００３９】
このとき、ローカルビット線ＬＢＬの所定電位は、少なくともＮＭＯＳトランジスタＮ１のしきい値範囲Ｒｖｔ（図中網かけ表示で示す）を上回る値に設定される（例えば、０．７Ｖ）。このしきい値範囲Ｒｖｔは、温度ばらつきやプロセスばらつきを反映して所定の電圧幅に分布している。続いて、センス期間Ｔ３において、オンとなったＮＭＯＳトランジスタＮ１を介してグローバルビット線ＧＢＬがハイからローに引き下げられる。一方、ゲートにグローバルビット線ＧＢＬが接続されたＰＭＯＳトランジスタＰ１がオンするので、ローカルビット線ＬＢＬは上述の所定電位から電源電圧ＶＤＬのレベルまで増幅される。
【００４０】
リード期間Ｔ４において、選択されたグローバルセンスアンプ１１に接続された選択信号線／ＹＳｉがローに制御され、ＰＭＯＳトランジスタＰ６、Ｐ７をオンにする。これにより、グローバルビット線ＧＢＬのローがＰＭＯＳトランジスタＰ４、Ｐ６を介して反転して読み出され、リードデータ線ＲＤＬ１にメモリセルＭＣと同様のハイが出力される。これにより、ＤＲＡＭの１回のリード動作が完了する。なお、リード期間Ｔ４において、プリチャージ信号線ＰＣ０がハイに戻される。よって、これ以降、ＮＭＯＳトランジスタＮ２がオンに保たれ、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ３が反転回路として機能する。
【００４１】
次に、同じメモリセルＭＣを対象としたライト動作に移行する。まず、ライト期間Ｔ５において、制御信号線／ＷＥがハイからローに変化する。これにより、グローバルセンスアンプ１１のＰＭＯＳトランジスタＰ５がオンし、ライトデータ線／ＷＤＬ１がグローバルビット線ＧＢＬに接続される。そして、ライトデータ線／ＷＤＬ１が、ライトデータであるローを反転したハイになるように制御されるので、グローバルビット線ＧＢＬはハイに変化する。一方、ローカルビット線ＬＢＬは、上述のＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ３の反転動作によりローに変化する。これにより、選択されたメモリセルＭＣには、ローカルビット線ＬＢＬを通じてローのデータが書き込まれる。
【００４２】
セル選択解除期間Ｔ６において、選択されたワード線ＷＬ０が正電圧ＶＰＡから負電圧ＶＫＫに下げられる。続いて、選択信号線／ＹＳｉがハイに制御され、ライトデータ線／ＷＤＬ１がグローバルビット線ＧＢＬから切り離される。これにより、ＤＲＡＭの１回のライト動作が完了する。
【００４３】
プリチャージ開始期間Ｔ７において、グローバルビット線ＧＢＬを再びプリチャージするために、プリチャージ信号線／ＰＣＧがローに変化する。その後、選択されたメモリセルアレイ１０に対応する駆動制御線ＲＳ０がローに変化し、ローカルセンスアンプ１２が非活性になる。
【００４４】
次に図６は、最初に選択メモリセルからローを読み出した後に、選択メモリセルに対しハイを書き込む動作における信号波形を示している。この場合の基本的な制御はおおよそ図５と共通しているが、ローカルビット線ＬＢＬやグローバルビット線ＧＢＬなど一部の信号波形のみが異なっている。
【００４５】
セル選択期間Ｔ２において、メモリセルＭＣのローデータが読み出されるので、ローカルビット線ＬＢＬはローを保ち続けるとともに、センス期間Ｔ３において、グローバルビット線ＧＢＬがローカルビット線ＬＢＬのローを反転したハイに保持される。よって、リード期間Ｔ４において、リードデータ線ＲＤＬ１にローが出力される。また、ライト期間Ｔ５において、ライトデータ線／ＷＤＬ１がローに制御されるので、グローバルビット線ＧＢＬがローに変化するともに、ローカルビット線ＬＢＬがハイに変化する。さらに、プリチャージ開始期間Ｔ７において、グローバルビット線ＧＢＬがハイに戻り、かつローカルビット線ＬＢＬがローに戻り、それぞれプリチャージされる。
【００４６】
上述の第１実施形態の構成を採用することで、階層化されたメモリセルアレイ１０においてローカルビット線ＬＢＬとワード線ＷＬの全ての交点にメモリセルＭＣを形成し、かつシングルエンド構成のローカルセンスアンプ１２を用いて面積増加を抑えることができる。メモリセルＭＣから読み出された信号は、ローカルビット線ＬＢＬ、ローカルセンスアンプ１２、グローバルビット線ＧＢＬ、グローバルセンスアンプ１１の接続順で外部データ線に入出力されるので、ローカルビット線ＬＢＬ及びグローバルビット線ＧＢＬとも寄生容量と寄生抵抗を抑え、十分な信号量を確保してアクセス速度及び動作マージンが向上する。
【００４７】
（第２実施形態）
次に、本発明の第２実施形態について説明する。第２実施形態のＤＲＡＭの全体構成は、第１実施形態（図１）と同様であるので説明を省略する。図７は、第２実施形態のローカルセンスアンプ１２の構成例を示している。図７のローカルセンスアンプ１２は、４つのＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３、Ｎ１４を含むシングルエンド構成のセンスアンプである。第２実施形態では、ＰＭＯＳトランジスタを用いずにＮＭＯＳトランジスタのみを用いてローカルセンスアンプ１２を構成したので、ＰＭＯＳ領域とＮＭＯＳ領域を分離するウエルが不要となり、ローカルセンスアンプ１２のレイアウト面積を一層縮小可能である。
【００４８】
図７において、ＮＭＯＳトランジスタＮ１１は、図２のＮＭＯＳトランジスタＮ１と同様、グローバルビット線ＧＢＬとグランドの間に接続される。一方、ＮＭＯＳトランジスタＮ１２は、ＮＭＯＳトランジスタＮ１１のゲートとグランドの間に接続されるとともに、ＮＭＯＳトランジスタＮ１３は、ＮＭＯＳトランジスタのゲートとローカルビット線ＬＢＬの間に接続されている。また、ＮＭＯＳトランジスタＮ１４は、グローバルビット線ＧＢＬとローカルビット線ＬＢＬの間に接続されている。さらに、ＮＭＯＳトランジスタＮ１２のゲートにプリチャージ信号線ＰＣが接続され、ＮＭＯＳトランジスタＮ１３のゲートに制御信号線ＲＴが接続され、ＮＭＯＳトランジスタＮ１４のゲートに制御信号線ＷＴが接続されている。
【００４９】
図７のローカルセンスアンプ１２のプリチャージ動作時は、プリチャージ信号線ＰＣと制御信号線ＲＴがともにハイになって、ローカルビット線ＬＢＬが接地電位ＶＳＳにプリチャージされる。ローカルセンスアンプ１２のリード動作時は、プリチャージ信号線ＰＣがロー、制御信号線ＲＴがハイ、制御信号線ＷＴがローにそれぞれ制御され、ローカルビット線ＬＢＬに読み出されたデータは、ＮＭＯＳトランジスタＮ１３、Ｎ１１を介してグローバルビット線ＧＢＬに反転出力される。その後、プリチャージ信号線ＰＣがハイ、制御信号線ＲＴがロー、制御信号線ＷＴがハイに変化して、ＮＭＯＳトランジスタＮ１４を介してローカルビット線ＬＢＬ上で選択されたメモリセルＭＣへの再書き込みが行われる。一方、ローカルセンスアンプ１２のライト動作時は、プリチャージ信号線ＰＣがハイ、制御信号線ＲＴがロー、制御信号線ＷＴがハイにそれぞれ制御され、ローカルビット線ＬＢＬがＮＭＯＳトランジスタＮ１１から切り離される一方、グローバルビット線ＧＢＬとローカルビット線ＬＢＬがＮＭＯＳトランジスタＮ１４を介して接続され、選択されたメモリセルＭＣへの書き込みが行われる。
【００５０】
次に、第２実施形態のグローバルセンスアンプ１１の構成例について図８を参照して説明する。図８のグローバルセンスアンプ１１は、５つのＮＭＯＳトランジスタＮ１５、Ｎ１６、Ｎ１７、Ｎ１８、Ｎ１９と、２つのＰＭＯＳトランジスタＰ１１、Ｐ１２と、２つのインバータ１０１、１０２を含んで構成される。
【００５１】
２つのインバータ１０１、１０２はラッチを構成し、グローバルビット線ＧＢＬとラッチの入力側の間にＰＭＯＳトランジスタＰ１１が接続され、電源電圧ＶＤＬとラッチの入力側の間にＰＭＯＳトランジスタＰ１２が接続される。グローバルビット線ＧＢＬとラッチの出力側の間にＮＭＯＳトランジスタＮ１５が接続され、ライトデータ線ＷＤＬとラッチの出力側の間にＮＭＯＳトランジスタＮ１６、Ｎ１８が直列接続される。リードデータ線／ＲＤＬとグランドの間にＮＭＯＳトランジスタＮ１９、Ｎ１７が直列接続され、ＮＭＯＳトランジスタＮ１７のゲートがラッチの出力側に接続される。
【００５２】
一方、選択信号線ＹＳはＮＭＯＳトランジスタＮ１８、Ｎ１９の各ゲートに接続される。制御信号線ＷＥはＮＭＯＳトランジスタＮ１６のゲートに接続される。制御信号線ＲＷはＮＭＯＳトランジスタＮ１５とＰＭＯＳトランジスタＰ１１の各ゲートに接続される。プリチャージ信号線／ＰＣＧはＰＭＯＳトランジスタＰ１２のゲートに接続される。
【００５３】
図８のグローバルセンスアンプ１１のプリチャージ動作時は、プリチャージ信号線／ＰＣＧがローになって、ＰＭＯＳトランジスタＰ１２を介してグローバルビット線ＧＢＬが電源電圧ＶＤＬのレベルにプリチャージされる。リード動作時は、制御信号線ＲＷがローになり、ＮＭＯＳトランジスタＮ１５がオフ、かつＰＭＯＳトランジスタ１１がオンになり、グローバルビット線ＧＢＬのデータがラッチに取り込まれ、ＮＭＯＳトランジスタＮ１７、Ｎ１９を経由してリードデータ線ＲＤＬに出力される。その後、制御信号線ＲＷがハイになり、メモリセルＭＣへの再書き込みのため、ラッチに保持される反転データがＮＭＯＳトランジスタＮ１５を介してグローバルビット線ＧＢＬに伝送される。ライト動作時は、さらに制御信号線ＷＥがハイになり、ライトデータ線ＷＤＬのデータがＮＭＯＳトランジスタＮ１８、Ｎ１６、１５を経由してグローバルビット線ＧＢＬに伝送される。
【００５４】
次に、図７のローカルセンスアンプ１２と図８のグローバルセンスアンプ１１を用いたＤＲＡＭの回路構成と動作について図９〜図１１を参照して説明する。図９では、第１実施形態の図４と同様の単位回路の部分が示されている。図９に示すように、ローカルセンスアンプ１２とグローバルセンスアンプ１１の回路構成と各信号線の配置を除き、図４と同様の構成となっている。
【００５５】
図９の回路構成におけるリード動作及びライト動作について、図１０及び図１１を用いて説明する。図１０は、第１実施形態の図５と同様、最初に選択メモリセルからハイを読み出した後に、選択メモリセルに対しローを書き込む動作における信号波形を示すとともに、細分化された７つの期間（Ｔ１〜Ｔ７）を示している。図１０の基本的な制御の多くは図５と共通するので、以下では主に異なる点のみを説明する。
【００５６】
プリチャージ解除期間Ｔ１とセル選択期間Ｔ２において、図１０では図５の駆動制御線ＲＳ０がないが、制御信号線ＲＴ０が正電圧ＶＰＡに保たれる。この制御信号線ＲＴ０は、ローカルセンスアンプ１２のＮＭＯＳトランジスタＮ１３を確実にオン、オフさせるために、ワード線ＷＬと同様、正電圧ＶＰＡと負電圧ＶＫＫで制御される。一方、ＮＭＯＳトランジスタＮ１１の動作によりグローバルビット線ＧＢＬがハイからローに変化した後は、制御信号線ＲＴ０が正電圧ＶＰＡから負電圧ＶＫＫに引き下げられ、ローカルビット線ＬＢＬがＮＭＯＳトランジスタＮ１１から切り離される。
【００５７】
リード期間Ｔ４において、選択信号線ＹＳｉがハイに制御され、グローバルセンスアンプ１１のＮＭＯＳトランジスタＮ１８、Ｎ１９をオンにする。これにより、グローバルビット線ＧＢＬのローがＰＭＯＳトランジスタＰ１１からＮＭＯＳトランジスタＮ１９に至るパスを経由して読み出され、リードデータ線／ＲＤＬ１に、メモリセルＭＣに保持されるハイレベルの信号を反転したローレベルの信号が出力される。続いて、制御信号線ＲＷが正電圧ＶＰＰに引き上げられる。この制御信号線ＲＷは、ＮＭＯＳトランジスタＮ１５とＰＭＯＳトランジスタＰ１１を確実にオン、オフさせるために、正電圧ＶＰＰより高い正電圧ＶＰＰと接地電位ＶＳＳで制御される。
【００５８】
このとき、インバータ１０１、１０２からなるラッチに保持されている反転データは、その出力側からＮＭＯＳトランジスタＮ１５を介してグローバルビット線ＧＢＬに出力され、そのレベルをローからハイに反転させる。そして、制御信号線ＷＴ０が正電圧ＶＰＡに引き上げられ、ローカルセンスアンプ１２のＮＭＯＳトランジスタＮ１４がオンし、グローバルビット線ＧＢＬを通じてローカルビット線ＬＢＬのレベルが電源電圧ＶＤＬのレベルに上昇し、メモリセルＭＣにハイが再書き込みされる。これにより、ＤＲＡＭの１回のリード動作が完了する。なお、制御信号線ＷＴ０は、制御信号線ＲＴ０と同様、正電圧ＶＰＡと接地電位ＶＳＳで制御される。
【００５９】
続いてライト期間Ｔ５において、制御信号線ＷＥがローからハイに変化すると、グローバルセンスアンプ１１のＮＭＯＳトランジスタＮ１６がオンし、ライトデータ線ＷＤＬ１がグローバルビット線ＧＢＬに接続される。ライトデータ線ＷＤＬ１はローに制御されるので、グローバルビット線ＧＢＬもローに変化するとともに、ローカルビット線ＬＢＬは前述のＮＭＯＳトランジスタＮ１４を通じてローに変化する。これにより、選択されたメモリセルＭＣには、ローカルビット線ＬＢＬを通じてローのデータが書き込まれる。
【００６０】
セル選択解除期間Ｔ６において、選択信号線ＹＳｉがローに制御され、選択されたワード線ＷＬ０が負電圧ＶＫＫに引き下げられ、制御信号線ＷＥがローに制御される。その後、制御信号線ＷＴ０が負電圧ＶＫＫに引き下げられ、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬが切り離される。これにより、ＤＲＡＭの１回のライト動作が完了する。
【００６１】
プリチャージ開始期間Ｔ７において、プリチャージ信号線／ＰＣＧがローに変化することに加えて、制御信号線ＲＷがローに、かつ制御信号線ＲＴ０がハイにそれぞれ制御される。これにより、ローカルビット線ＬＢＬは、ＮＭＯＳトランジスタＮ１２により接地電位ＶＳＳにプリチャージされ、グローバルビット線ＧＢＬは、ＰＭＯＳトランジスタＰ１２により電源電圧ＶＤＬにプリチャージされる。
【００６２】
次に図１１は、第１実施形態の図６と同様、最初に選択メモリセルからローを読み出した後に、選択メモリセルに対しハイを書き込む動作における信号波形を示している。図１１の基本的な制御はおおよそ図１０と共通しているが、ローカルビット線ＬＢＬやグローバルビット線ＧＢＬなど一部の信号波形のみが異なっている。  
【００６３】
セル選択期間Ｔ２において、メモリセルのローデータが読み出されるので、ローカルビット線ＬＢＬはローを保ち続けるとともに、センス期間Ｔ３において、グローバルビット線ＧＢＬがローカルビット線ＬＢＬのローを反転したハイに保持される。よって、リード期間Ｔ４において、リードデータ線／ＲＤＬ１にハイが出力される。また、ライト期間Ｔ５において、ライトデータ線ＷＤＬ１がハイに制御されるので、グローバルビット線ＧＢＬがハイに変化するともに、ローカルビット線ＬＢＬもハイに変化する。さらに、プリチャージ開始期間Ｔ７において、グローバルビット線ＧＢＬがハイを保持する一方、ローカルビット線ＬＢＬがローに戻り、それぞれプリチャージされる。
【００６４】
上述の第２実施形態の構成を採用することで、第１実施形態と同様の作用、効果が得られることに加え、ローカルセンスアンプ１２をＮＭＯＳトランジスタのみで構成することができるので、ＤＲＡＭ全体の面積縮小にメリットがある。なお、かかるメリットは以下の第３実施形態においても共通する。
【００６５】
（第３実施形態）
次に、本発明の第３実施形態について説明する。第３実施形態のＤＲＡＭの全体構成は、第１実施形態（図１）と同様であるので説明を省略する。図１２は、第３実施形態のローカルセンスアンプ１２の構成例を示している。図１２のローカルセンスアンプ１２は、４つのＮＭＯＳトランジスタＮ２１、Ｎ２２、Ｎ２３、Ｎ２４を含むシングルエンド構成のセンスアンプである。第３実施形態では、ＮＭＯＳトランジスタのみを用いてローカルセンスアンプ１２を構成することによりレイアウト面積を縮小可能とした点は第２実施形態（図７）と共通するが、その回路構成が異なっている。
【００６６】
図１２において、ＮＭＯＳトランジスタＮ２１、Ｎ２３、Ｎ２４は、それぞれ図７のＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１４と同様の役割を有する。一方、図７のＮＭＯＳトランジスタ１３は設けられず、グローバルビット線ＧＢＬとＮＭＯＳトランジスタＮ２１の間にＮＭＯＳトランジスタＮ２２が接続されている。このＮＭＯＳトランジスタＮ２２のゲートには制御信号線ＲＴが接続されている。
【００６７】
図１２のローカルセンスアンプ１２のプリチャージ動作時は、プリチャージ信号線ＰＣがハイ、制御信号線ＲＴ、ＷＴがともにローになり、ローカルビット線ＬＢＬが接地電位ＶＳＳにプリチャージされる。ローカルセンスアンプ１２のリード動作時は、プリチャージ信号線ＰＣがロー、制御信号線ＲＴがハイ、制御信号線ＷＴがローにそれぞれ制御され、ローカルビット線ＬＢＬに読み出されたデータは、ＮＭＯＳトランジスタＮ２１、Ｎ２２を介してグローバルビット線ＧＢＬに反転出力される。その後、制御信号線ＲＴがロー、制御信号線ＷＴがハイに変化して、ＮＭＯＳトランジスタＮ２４を介してローカルビット線ＬＢＬ上で選択されたメモリセルＭＣへの再書き込みが行われる。一方、ローカルセンスアンプ１２のライト動作時は、プリチャージ信号線ＰＣがロー、制御信号線ＲＴがロー、制御信号線ＷＴがハイにそれぞれ制御され、グローバルビット線ＧＢＬとローカルビット線ＬＢＬがＮＭＯＳトランジスタＮ２４を介して接続され、選択されたメモリセルＭＣへの書き込みが行われる。
【００６８】
次に、図１２のローカルセンスアンプ１２を用いたＤＲＡＭの回路構成と動作について図１３〜図１５を参照して説明する。図１３では、第１（第２）実施形態の図４（図９）と同様の単位回路の部分が示されている。なお、第３実施形態のグローバルセンスアンプ１１については、第２実施形態と同様の構成（図８）を想定している。図１３に示すように、ローカルセンスアンプ１２とグローバルセンスアンプ１１の回路構成と各信号線の配置を除き、図４及び図９と同様の構成となっている。
【００６９】
図１３の回路構成におけるリード動作及びライト動作について、図１４及び図１５を用いて説明する。図１４は、第１（第２）実施形態の図５（図１０）と同様、最初に選択メモリセルからハイを読み出した後に、選択メモリセルに対しローを書き込む動作における信号波形を示すとともに、細分化された７つの期間（Ｔ１〜Ｔ７）を示している。図１３の基本的な制御の多くは図９と共通するので、以下では主に異なる点のみを説明する。
【００７０】
プリチャージ解除期間Ｔ１とセル選択期間Ｔ２において、制御信号線ＲＴ０は当初ローを保った後に、ワード線ＷＬ０の選択駆動に伴いハイに立ち上がる。なお、制御信号線ＲＴ０のレベルは、図１０とは異なり電源電圧ＶＤＬと接地電位ＶＳＳで制御される。一方、ＮＭＯＳトランジスタＮ２１の動作によりグローバルビット線ＧＢＬがハイからローに変化した後は、制御信号線ＲＴ０がハイからローに戻り、グローバルビット線ＧＢＬがＮＭＯＳトランジスタＮ２１から切り離される。
【００７１】
リード期間Ｔ４における動作は図１０とほぼ同様であるが、プリチャージ信号線ＰＣ０がローを保ち続ける点が異なる。すなわち、図９では、ＮＭＯＳトランジスタＮ１１がローカルビット線ＬＢＬと切り離されるので、ＮＭＯＳトランジスタＮ１１のゲートを接地電位ＶＳＳに安定させる必要があるのに対し、図１３ではローカルビット線ＬＢＬがＮＭＯＳトランジスタＮ２１のゲートに直結されるので、プリチャージ信号線ＰＣ０の制御は不要になる。
【００７２】
ライト期間Ｔ５、セル選択解除期間Ｔ６における動作は、図１０と同様である。また、プリチャージ開始期間Ｔ７における動作は、上述の制御信号線ＲＴ０とプリチャージ信号線ＰＣ０の変化を除き、図１０と同様である。制御信号線ＲＴ０は、既にローになっているのでその状態を保ち、プリチャージ信号線ＰＣ０はハイに制御される。
【００７３】
次に図１５は、第１（第２）実施形態の図６（図１１）と同様、最初に選択メモリセルからローを読み出した後に、選択メモリセルに対しハイを書き込む動作における信号波形を示している。図１５の基本的な制御はおおよそ図１４と共通しているが、ローカルビット線ＬＢＬやグローバルビット線ＧＢＬなど一部の信号波形のみが異なっている。図１５と図１４の信号波形の相違点は、図１１と図１０の信号波形の相違点と同様であるので、その説明を省略する。
【００７４】
（第４実施形態）
次に、本発明の第４実施形態について説明する。第４実施形態のＤＲＡＭは、第１〜第３実施形態のＤＲＡＭの全体構成と比べ、隣接するメモリセルアレイ１０がローカルセンスアンプ２０を共有する点が異なる。図１６は、第４実施形態のＤＲＡＭの全体構成を示している。図１６においては、４つのメモリセルアレイ１０と、複数のグローバルセンスアンプ１１と、複数の共有タイプのローカルセンスアンプ２０及び複数の非共有タイプのローカルセンスアンプ２１と、複数のグローバルビット線ＧＢＬと、複数のローカルビット線ＬＢＬが示されている。
【００７５】
図１６においては、４つのメモリセルアレイ１０と、複数のグローバルセンスアンプ１１の構成は図１と共通する。一方、２本のグローバルビット線ＧＢＬを含む単位回路において、３つの共有タイプのローカルセンスアンプ２０がメモリセルアレイ１０の間に配置され、２つの非共有タイプのローカルセンスアンプ２１が４つのメモリセルアレイ１０の両端に配置されている。ローカルセンスアンプ２０には、両側のメモリセルアレイ１０に属する２本のローカルビット線ＬＢＬが接続され、選択された側のローカルビット線ＬＢＬを読み出して増幅する。
【００７６】
図１７は、図１６の共有タイプのローカルセンスアンプ２０の構成例を示す図である。図１７においては、隣接する２つのメモリセルアレイ１０に属する２本のローカルビット線ＬＢＬと、その間に配置されたローカルセンスアンプ２０を示している。図１７のローカルセンスアンプ２０は、第１実施形態の図２と同様のＰＭＯＳトランジスタＰ１及び３つのＮＭＯＳトランジスタＮ１〜Ｎ３に加えて、スイッチ回路としてのＮＭＯＳトランジスタＮ３０、Ｎ３１により構成されている。
【００７７】
ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１〜Ｎ３、プリチャージ信号線ＰＣ及び駆動制御線ＲＳの役割と動作は、図２の場合と同様である。一方、ＮＭＯＳトランジスタＮ３０は、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ２の中間ノード（ＮＭＯＳトランジスタＮ１のゲート）と左側のローカルビット線ＬＢＬの間に接続され、ゲートが切替信号線ＳＨＲに接続されている。また、ＮＭＯＳトランジスタＮ３１は、上記と同様の中間ノードと右側のローカルビット線ＬＢＬの間に接続され、ゲートが切替信号線ＳＨＬに接続されている。
【００７８】
２つのＮＭＯＳトランジスタＮ３０、３１の役割は、一方のローカルビット線ＬＢＬを選択的にローカルセンスアンプ２０に接続することにある。左側のメモリセルアレイ１０が選択されると、切替信号線ＳＨＲがハイ、かつ切替信号線ＳＨＬがローに制御される。右側のメモリセルアレイ１０が選択されると、切替信号線ＳＨＲがロー、かつ切替信号線ＳＨＬがハイに制御される。なお、実際には、選択されたメモリセルアレイ１０が両側の２つのローカルセンスアンプ２０に接続され、複数のローカルビット線ＬＢＬが左側と右側のローカルセンスアンプ２０と交互に接続される。よって、単位回路中で異なるローカルセンスアンプ２０に対し、切替信号線ＳＨＲ、ＳＨＬは別々に制御される。
【００７９】
一方、図１６の両端の２つのローカルセンスアンプ２１は、図１７の構成例における２つのＮＭＯＳトランジスタＮ３０、Ｎ３１のいずれかを含む構成を有する。すなわち、一方のローカルセンスアンプ２１の場合は、ゲートが切替信号線ＳＨＬに接続されたＮＭＯＳトランジスタＮ３１のみが設けられ、他方のローカルセンスアンプ２１の場合は、ゲートが切替信号線ＳＨＲに接続されたＮＭＯＳトランジスタＮ３０のみが設けられる。
【００８０】
次に、第４実施形態のＤＲＡＭの回路構成と動作について図１８〜図２０を参照して説明する。図１８は、第１実施形態の図４と同様の単位回路の部分を示している。なお、第４実施形態のグローバルセンスアンプ１１については、第１実施形態と同様の構成（図３）を想定している。図１８に示すように、ローカルセンスアンプ２０、２１の回路構成と各信号線の配置を除き、図４と同様の構成となっている。
【００８１】
図１８の回路構成におけるリード動作及びライト動作について、図１９及び図２０を用いて説明する。図１９は、第１実施形態の図５と同様、最初に選択メモリセルからハイを読み出した後に、選択メモリセルに対しローを書き込む動作における信号波形を示すとともに、細分化された７つの期間（Ｔ１〜Ｔ７）を示している。図１９の基本的な制御の多くは図５と共通するので、以下では主に異なる点のみを説明する。
【００８２】
プリチャージ解除期間Ｔ１において、切替信号線ＳＨ１Ｌがローに制御され、他の切替信号線（ＳＨ０Ｌ、ＳＨ０Ｒ）はハイに保持される。これにより、選択されたメモリセルアレイ１０の右側のローカルセンスアンプ２０は、左側のＮＭＯＳトランジスタＮ３０がオンで右側のＮＭＯＳトランジスタＮ３１がオフの状態になる。なお、切替信号線ＳＨ１Ｌ等は、ワード線ＷＬと同様、正電圧ＶＰＡと負電圧ＶＫＫで制御される。一方、リード動作とライト動作が完了した後のプリチャージ開始期間Ｔ７において、切替信号線ＳＨ１Ｌがハイに戻り、両側の２本のローカルビット線ＬＢＬのプリチャージが行われる。
【００８３】
次に図２０は、第１実施形態の図６と同様、最初に選択メモリセルからローを読み出した後に、選択メモリセルに対しハイを書き込む動作における信号波形を示している。図２０の基本的な制御はおおよそ図１９と共通しているが、ローカルビット線ＬＢＬやグローバルビット線ＧＢＬなど一部の信号波形のみが異なっている。図２０と図１９の信号波形の相違点は、図６と図５の信号波形の相違点と同様であるので、その説明を省略する。
【００８４】
上述の第４実施形態の構成を採用することで、第１実施形態と同様の作用、効果が得られることに加え、隣接するメモリセルアレイ１０に共有されるローカルセンスアンプ２０の配置数を削減でき、面積縮小に有利である。特に、メモリセルアレイ１０のビット線方向の区分数が大きくなる場合は、第４実施形態を採用するメリットが大きい。なお、かかるメリットは以下の第５〜７実施形態においても共通する。
【００８５】
（第５実施形態）
次に、本発明の第５実施形態について説明する。第５実施形態は、第４実施形態と同様、隣接するメモリセルアレイ１０がローカルセンスアンプ２０を共有する構成を備えるが、第４実施形態とはグローバルセンスアンプ１１の構成が異なっている。なお、第５実施形態のローカルセンスアンプ１２の構成は、第４実施形態と同様であるとする。図２１は、第５実施形態のグローバルセンスアンプ１１の構成例を示している。図２１のグローバルセンスアンプ１１は、４つのＮＭＯＳトランジスタＮ４０、Ｎ４１、Ｎ４２、Ｎ４３と、２つのＰＭＯＳトランジスタＰ２、Ｐ３と、１つのインバータ１００を含んで構成される。
【００８６】
図２１において、ＰＭＯＳトランジスタＰ２、Ｐ３とインバータ１００を含む回路部分は、第４実施形態（図１８）と同様である。一方、４つのＰＭＯＳトランジスタＰ４〜Ｐ７の回路部分（図１８）は、負論理のリードデータ線／ＲＤＬと接地電位ＶＳＳの間に直列接続されたＮＭＯＳトランジスタＮ４０、４１と、グローバルビット線ＧＢＬと負論理のライトデータ線／ＷＤＬの間に直列接続されたＮＭＯＳトランジスタＮ４２、Ｎ４３とにより置き換えられている。図２１に示すように、グローバルビット線ＧＢＬに接続された任意のローカルセンスアンプ２０、２１のリード動作又はライト動作の際は、正論理の選択信号線ＹＳがハイに制御される。リード動作時は、ＮＭＯＳトランジスタＮ４０、Ｎ４１を経由してグローバルビット線ＧＢＬのデータがリードデータ線／ＲＤＬに出力される。ライト動作時は、正論理の制御信号線ＷＥがハイに制御され、ライトデータ線／ＷＤＬから入力されたデータが、ＮＭＯＳトランジスタＮ４３、Ｎ４２を経由してグローバルビット線ＧＢＬに出力される。
【００８７】
次に、第５実施形態のＤＲＡＭの回路構成と動作について図２２〜図２５を参照して説明する。図２２は、第４実施形態の図１８と同様の単位回路の部分を示している。図２２に示すように、グローバルセンスアンプ１１の回路構成と一部の信号線を除き、図１８と同様の構成となっている。
【００８８】
図２２の回路構成におけるリード動作及びライト動作を、図２３及び図２４に示している。図２３及び図２４においては、選択信号線ＹＳｉ、制御信号線ＷＥ、リードデータ線／ＲＤＬのそれぞれの極性が反転している点を除き、第４実施形態の図１９及び図２０と同様の信号波形となるので、その説明を省略する。
【００８９】
（第６実施形態）
次に、本発明の第６実施形態について説明する。第６実施形態のＤＲＡＭは、第４、５実施形態と同様、隣接するメモリセルアレイ１０がローカルセンスアンプ２０を共有する構成を備えるが、第４、５実施形態とはローカルセンスアンプ２０、２１の構成が異なっている。図２５は、第６実施形態の共有タイプのローカルセンスアンプ２０の構成例を示す図である。図２５においては、隣接する２つのメモリセルアレイ１０に属する２本のローカルビット線ＬＢＬと、その間に配置されたローカルセンスアンプ２０を示している。図２５のローカルセンスアンプ２０は、第２実施形態の図７と同様のＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３、Ｎ１４に加えて、２つのＮＭＯＳトランジスタＮ２６、Ｎ２７により構成されている。
【００９０】
４つのＮＭＯＳトランジスタＮ１１〜Ｎ１４、プリチャージ信号線ＰＣ、制御信号線ＲＴＲ、ＷＴＲの役割と動作は、図７の場合と同様である。一方、ＮＭＯＳトランジスタＮ２６は、ＮＭＯＳトランジスタＮ１１のゲートと他方のローカルビット線ＬＢＬの間に接続され、ゲートが制御信号線ＲＴＬに接続されている。また、ＮＭＯＳトランジスタＮ２７は、グローバルビット線ＧＢＬと他方のローカルビット線ＬＢＬの間に接続され、ゲートが制御信号線ＷＴＬに接続されている。
【００９１】
このような構成により、両側の２本のローカルビット線ＬＢＬを選択的にＮＭＯＳトランジスタＮ１１のゲートに接続することができる。リード動作時には、両側のメモリセルアレイ１０のうち選択された側の制御信号線ＲＴＲ、ＲＴＬがハイ、かつ非選択の側の制御信号線ＲＴＲ、ＲＴＬがローに制御される。また、ライト動作時には、同様に選択された側の制御信号線ＷＴＲ、ＷＴＬがハイ、かつ非選択の制御信号線ＷＴＲ、ＷＴＬがローに制御される。
【００９２】
次に、第６実施形態のＤＲＡＭの回路構成と動作について図２６〜図２８を参照して説明する。図２６は、第２実施形態の図９と同様の単位回路の部分を示している。なお、第６実施形態のグローバルセンスアンプ１１については、第３実施形態と同様の構成（図８）を想定している。図２６に示すように、ローカルセンスアンプ２０、２１の回路構成と各信号線の配置を除き、図９と同様の構成となっている。
【００９３】
図２６の回路構成におけるリード動作及びライト動作について、図２７及び図２８に示している。図２７及び図２８における基本的な制御は、第２実施形態の図１０、１１と共通し、制御信号線ＲＴ０Ｌ、ＲＴ０Ｒ、ＲＴ１Ｌ、ＷＴ０Ｌ、ＷＴ０Ｒ、ＷＴ１Ｌが相違するが、それらの相違点は第４及び第５実施形態における切替制御と共通するので、その説明を省略する。
【００９４】
（第７実施形態）
次に、本発明の第７実施形態について説明する。第７実施形態のＤＲＡＭは、第４〜６実施形態と同様、隣接するメモリセルアレイ１０がローカルセンスアンプ２０を共有する構成を備えるが、第４〜６実施形態とはローカルセンスアンプ２０、２１の構成が異なっている。図２９は、第７実施形態の共有タイプのローカルセンスアンプ２０の構成例を示す図である。図２９においては、隣接する２つのメモリセルアレイ１０に属する２本のローカルビット線ＬＢＬと、その間に配置されたローカルセンスアンプ２０を示している。図２９のローカルセンスアンプ２０は、第３実施形態の図１２と同様のＮＭＯＳトランジスタＮ２１、Ｎ２２、Ｎ２３、Ｎ２４に加えて、２つのＮＭＯＳトランジスタＮ３０、Ｎ３１により構成されている。
【００９５】
４つのＮＭＯＳトランジスタＮ２１〜Ｎ２４、プリチャージ信号線ＰＣ、制御信号線ＲＴ、ＷＴの役割と動作は、図１２の場合と同様である。一方、ＮＭＯＳトランジスタＮ３０は、ＮＭＯＳトランジスタＮ２１のゲートと一方のローカルビット線ＬＢＬの間に接続され、ゲートが切替信号線ＳＨＲに接続されている。また、ＮＭＯＳトランジスタＮ３１は、ＮＭＯＳトランジスタＮ２１のゲートと他方のローカルビット線ＬＢＬの間に接続され、ゲートが切替信号線ＳＨＬに接続されている。
【００９６】
このような構成により、両側の２本のローカルビット線ＬＢＬを選択的にＮＭＯＳトランジスタＮ２１のゲートに接続することができる。リード動作時及びライト動作時には、両側のメモリセルアレイ１０のうち選択された側の切替信号線ＳＨＲ、ＳＨＬがハイ、かつ非選択の側の切替信号線ＳＨＲ、ＳＨＬがローに制御される。
【００９７】
次に、第７実施形態のＤＲＡＭの回路構成と動作について図３０〜図３２を参照して説明する。図３０は、第３実施形態の図１３と同様の単位回路の部分を示している。なお、第７実施形態のグローバルセンスアンプ１１については、第３実施形態と同様の構成（図８）を想定している。図３０に示すように、ローカルセンスアンプ２０、２１の回路構成と各信号線の配置を除き、図１３と同様の構成となっている。
【００９８】
図３０の回路構成におけるリード動作及びライト動作について、図３１及び図３２に示している。図３１及び図３２における基本的な制御は、第３実施形態の図１４、１５と共通し、切替信号線ＳＨ０Ｌ、ＳＨ０Ｒ、ＳＨ１Ｌが相違するが、それらの相違点は第４〜６実施形態における切替制御と共通するので、その説明を省略する。
【００９９】
以上、７つの実施形態に基づいて本発明の内容を具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。例えば、上記各実施形態においては、階層化されたメモリセルアレイ１０内のローカルビット線ＬＢＬがビット線方向で４本に区分される例を示したが、区分数は４つに限られることなく、自在に設定できる。
【０１００】
また、上記各実施形態においては、ＤＲＡＭのビット線方向の全体にわたって各グローバルビット線ＧＢＬが配置される例を示したが、グローバルセンスアンプ１１及びグローバルビット線ＧＢＬを分割して配置してもよい。図３３は、このようなＤＲＡＭの分割されたグローバルアレイの構成例を示している。図３３においては、２つのグローバルアレイと、複数のグローバルセンスアンプ１１ａ、１１ｂ、１１ｃと、それぞれのグローバルビット線ＧＢＬと各グローバルセンスアンプ１１ａ、１１ｂ、１１ｃの接続を切替制御する多数のＮＭＯＳトランジスタＮ５０が設けられている。また、ＮＭＯＳトランジスタＮ５０の各ゲートは、左から順に制御信号線ＧＳＬ０、ＧＳＲ０、ＧＳＬ１、ＧＳＲ１、ＧＳＬ２に接続されている。なお、図３３では簡単のため２つのグローバルアレイを含み範囲のみを示しているが、ビット線方向に同様に構造を繰り返し配置すれば、任意の数のグローバルアレイに区分可能である。
【０１０１】
図３３のＤＲＡＭにおいて、通常は各制御信号線がハイに制御され、グローバルアレイの選択時に、その両側の２つのグローバルセンスアンプ１１の反対側の２つの制御信号線がローに制御される。例えば、グローバルアレイ（１）が選択される場合、制御信号線ＧＳＲ０、ＧＳＬ２がローに制御され、共有される２つのグローバルセンスアンプ１１ｂ、１１ｃが隣接する２つのグローバルアレイと切り離される。その後、リード動作／ライト動作が完了してグローバルアレイの選択が解除されると元の状態に戻る。図３３の構成を採用することで、より記憶容量の大きいＤＲＡＭに対して適切な領域分割が可能となり使い勝手が向上する。
【０１０２】
さらに、上記各実施形態のメモリセルアレイ１０に形成されるメモリセルＭＣは、多様な構造を適用することができる。図３４は、メモリセルＭＣの代表的な２種の構造を示している。図３４（ａ）、（ｂ）は、ともにメモリセルＭＣがＮＭＯＳトランジスタＮ０とキャパシタＣ０により構成され、ワード線ＷＬがＮＭＯＳトランジスタＮ０のゲート電極に接続されているが、ローカルビット線ＬＢＬとの位置関係が異なる。すなわち、図３４（ａ）では、ＮＭＯＳトランジスタＮ０の一端にローカルビット線ＬＢＬが接続され、キャパシタＣ０の一端に共通の固定電位が印加されている。一方、図３４（ｂ）では、キャパシタＣ０の一端にローカルビット線ＬＢＬが接続され、ＮＭＯＳトランジスタＮ０の一端に共通の固定電位が印加されている。ＤＲＡＭの構造上の特性に応じて、適宜に選択された図３４（ａ）、（ｂ）のいずれのメモリセルＭＣに対しても、上記各実施形態の構成を有効に適用することができる。
【図面の簡単な説明】
【０１０３】
【図１】第１実施形態のＤＲＡＭの全体構成を示す図である。
【図２】第１実施形態のローカルセンスアンプの構成例を説明する図である。
【図３】第１実施形態のグローバルセンスアンプの構成例を説明する図である。
【図４】第１実施形態の単位回路の部分の回路構成を示す図である。
【図５】図４の回路構成におけるリード動作及びライト動作を説明する図であり、ハイを読み出した後にローを書き込む動作における信号波形図である。
【図６】図４の回路構成におけるリード動作及びライト動作を説明する図であり、ローを読み出した後にハイを書き込む動作における信号波形図である。
【図７】第２実施形態のローカルセンスアンプの構成例を説明する図である。
【図８】第２実施形態のグローバルセンスアンプの構成例を説明する図である。
【図９】第２実施形態の単位回路の部分の回路構成を示す図である。
【図１０】図９の回路構成におけるリード動作及びライト動作を説明する図であり、ハイを読み出した後にローを書き込む動作における信号波形図である。
【図１１】図９の回路構成におけるリード動作及びライト動作を説明する図であり、ローを読み出した後にハイを書き込む動作における信号波形図である。
【図１２】第３実施形態のローカルセンスアンプの構成例を説明する図である。
【図１３】第３実施形態の単位回路の部分の回路構成を示す図である。
【図１４】図１３の回路構成におけるリード動作及びライト動作を説明する図であり、ハイを読み出した後にローを書き込む動作における信号波形図である。
【図１５】図１３の回路構成におけるリード動作及びライト動作を説明する図であり、ローを読み出した後にハイを書き込む動作における信号波形図である。
【図１６】第４実施形態のＤＲＡＭの全体構成を示す図である。
【図１７】第４実施形態の共有タイプのローカルセンスアンプの構成例を説明する図である。
【図１８】第４実施形態の単位回路の部分の回路構成を示す図である。
【図１９】図１８の回路構成におけるリード動作及びライト動作を説明する図であり、ハイを読み出した後にローを書き込む動作における信号波形図である。
【図２０】図１８の回路構成におけるリード動作及びライト動作を説明する図であり、ローを読み出した後にハイを書き込む動作における信号波形図である。
【図２１】第５実施形態のグローバルセンスアンプの構成例を説明する図である。
【図２２】第５実施形態の単位回路の部分の回路構成を示す図である。
【図２３】図２２の回路構成におけるリード動作及びライト動作を説明する図であり、ハイを読み出した後にローを書き込む動作における信号波形図である。
【図２４】図２２の回路構成におけるリード動作及びライト動作を説明する図であり、ローを読み出した後にハイを書き込む動作における信号波形図である。
【図２５】第６実施形態の共有タイプのローカルセンスアンプの構成例を説明する図である。
【図２６】第６実施形態の単位回路の部分の回路構成を示す図である。
【図２７】図２６の回路構成におけるリード動作及びライト動作を説明する図であり、ハイを読み出した後にローを書き込む動作における信号波形図である。
【図２８】図２６の回路構成におけるリード動作及びライト動作を説明する図であり、ローを読み出した後にハイを書き込む動作における信号波形図である。
【図２９】第７実施形態の共有タイプのローカルセンスアンプの構成例を説明する図である。
【図３０】第７実施形態の単位回路の部分の回路構成を示す図である。
【図３１】図３０の回路構成におけるリード動作及びライト動作を説明する図であり、ハイを読み出した後にローを書き込む動作における信号波形図である。
【図３２】図３１の回路構成におけるリード動作及びライト動作を説明する図であり、ローを読み出した後にハイを書き込む動作における信号波形図である。
【図３３】ＤＲＡＭにおいてグローバルセンスアンプ及びグローバルビット線が分割されたグローバルアレイの構成例を示す図である。
【図３４】メモリセルの代表的な２種の構造を示す図である。
【符号の説明】
【０１０４】
１０…メモリセルアレイ
１１、１１ａ、１１ｂ、１１ｃ…グローバルセンスアンプ
１２、２０、２１…ローカルセンスアンプ
１００、１０１、１０２…インバータ
ＧＢＬ…グローバルビット線
ＬＢＬ…ローカルビット線
ＷＬ…ワード線
ＭＣ…メモリセル
Ｐ１〜Ｐ７、Ｐ１１、Ｐ１２…ＰＭＯＳトランジスタ
Ｎ１〜Ｎ３、Ｎ１１〜Ｎ１９、Ｎ２１〜Ｎ２４、Ｎ２６、Ｎ２７、Ｎ３０、Ｎ３１、Ｎ４０〜Ｎ４３、Ｎ５０…ＮＭＯＳトランジスタ
ＲＳ…駆動制御線
ＰＣ…プリチャージ信号線（ローカルビット線用）
ＰＣＧ…プリチャージ信号線（グローバルビット線用）
ＹＳ…選択信号線
ＷＥ、ＲＴ、ＷＴ、ＲＷ…制御信号線
ＲＤＬ…リードデータ線
ＷＤＬ…ライトデータ線
ＳＨＲ、ＳＨＬ…切替信号線
ＶＤＬ…電源電圧
ＶＳＳ…接地電位
ＶＰＡ、ＶＰＰ…正電圧
ＶＫＫ…負電圧
Ｎ０…ＮＭＯＳトランジスタ
Ｃ０…キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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