(57)【特許請求の範囲】
【請求項１】
複数個のＮＯＴ回路が縦続接続され、最終段のＮＯＴ回路の出力端子と初段のＮＯＴ回路の入力端子とが接続された半導体回路において、
各ＮＯＴ回路は、
第１、第２のゲートのうち第２のゲートとソースとが一体構造で形成され、第１のゲートがＮＯＴ回路の入力端子に接続され、ドレインがＮＯＴ回路の出力端子に接続され、第２のゲートおよびソースがグランド端子に接続されたインプレーンダブルゲートトランジスターと、
第１、第２のゲートおよびソースが一体構造で形成され、この第１、第２のゲートおよびソースが前記インプレーンダブルゲートトランジスターのドレインに接続され、ドレインがバイアス端子に接続された自己バイアス型インプレーントランジスターとから構成されることを特徴とする半導体回路。
【請求項２】
請求項１記載の半導体回路において、
各ＮＯＴ回路の前記インプレーンダブルゲートトランジスターと前記自己バイアス型インプレーントランジスターとは、すべて同一の半導体積層構造に形成され、この半導体積層構造に埋め込まれた伝導層を共有することを特徴とする半導体回路。
【請求項３】
請求項１または２記載の半導体回路において、
前記インプレーンダブルゲートトランジスターのコンダクタンスと前記自己バイアス型インプレーントランジスターのコンダクタンスに差が生じるように、前記インプレーンダブルゲートトランジスターと前記自己バイアス型インプレーントランジスターの寸法が設定されていることを特徴とする半導体回路。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体回路において、
前記ＮＯＴ回路を偶数個縦続接続したことを特徴とする半導体回路。
【請求項５】
請求項１乃至３のいずれか１項に記載の半導体回路において、
前記ＮＯＴ回路を奇数個縦続接続したことを特徴とする半導体回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、二次元に広がる薄い活性領域（電気伝導領域）を有するインプレーンダブルゲートトランジスターを用いた半導体回路に係り、特に論理回路の基本要素の一つであるＮＯＴ回路を複数個縦続接続したフリップフロップ回路やリングオシレータ回路などの半導体回路に関するものである。
【背景技術】
【０００２】
半導体論理回路の基本要素の一つであるＮＯＴ（インバータ）回路を偶数個接続し、最終のＮＯＴ回路の出力を先頭のＮＯＴ回路の入力に返すループを形成することで、ＳＲＡＭとして利用可能なフリップフロップ回路を実現することができる。また、ＮＯＴ回路を奇数個接続し、最終のＮＯＴ回路の出力を先頭のＮＯＴ回路の入力に返すループを形成することで、発振器として利用可能なリングオシレータ回路を実現することができる。
【０００３】
従来一般に用いられてきたＮＯＴ回路は、１個のＣＭＯＳによる構成、すなわちｎ−ＭＯＳトランジスターとｐ−ＭＯＳトランジスターの組み合わせによる構成で実現できる。ＮＯＴ回路の構成例を図８に示す。ＮＯＴ回路は、ｐ−ＭＯＳトランジスター１００と、ｎ−ＭＯＳトランジスター１０１とによって構成される。このＮＯＴ回路は、ｐ−ＭＯＳトランジスター１００およびｎ−ＭＯＳトランジスター１０１のゲートを入力端子１０２とし、ｐ−ＭＯＳトランジスター１００およびｎ−ＭＯＳトランジスター１０１のドレインを出力端子１０３とすることにより、インバータ動作が可能である。
【０００４】
ＣＭＯＳによるＮＯＴ回路を２個用いたフリップフロップ回路の例を図９に示す。このフリップフロップ回路は、ｐ−ＭＯＳトランジスター２００とｎ−ＭＯＳトランジスター２０１とからなるＮＯＴ回路と、ｐ−ＭＯＳトランジスター２０２とｎ−ＭＯＳトランジスター２０３とからなるＮＯＴ回路とによって構成されている。図９における２０４は１段目のＮＯＴ回路の入力端子、２０５は１段目のＮＯＴ回路の出力端子および２段目のＮＯＴ回路の入力端子、２０６は２段目のＮＯＴ回路の出力端子である。出力端子２０６を入力端子２０４に接続することでフリップフロップ回路として動作する。
【０００５】
入力端子２０４に真理値１が入力された場合、ｐ−ＭＯＳトランジスター２００とｎ−ＭＯＳトランジスター２０１で構成される１段目のＮＯＴ回路の出力端子２０５からは真理値０が出力される。この真理値０がｐ−ＭＯＳトランジスター２０２とｎ−ＭＯＳトランジスター２０３で構成される２段目のＮＯＴ回路に入力されると、２段目のＮＯＴ回路の出力端子２０６からは真理値１が出力される。そして、出力端子２０６から出力された真理値１を入力端子２０４に返すと、入力端子２０４の真理値と出力端子２０６の真理値とが同じ１であるため、このループにおいて真理値１の値が保持される。同時に、１段目のＮＯＴ回路の出力端子２０５においては真理値０の値が保持される。
【０００６】
一方、入力端子２０４に真理値が０が入力された場合、１段目のＮＯＴ回路の出力端子２０５からは真理値１が出力され、２段目のＮＯＴ回路の出力端子２０６からは真理値０が出力される。そのため、出力端子２０６から出力された真理値０を入力端子２０４に返すと、入力端子２０４の真理値と出力端子２０６の真理値とが同じ０であるため、真理値０の値が保持される。同時に、１段目のＮＯＴ回路の出力端子２０５においては真理値１の値が保持される。こうして、図９の回路はフリップフロップ回路として動作する。
【０００７】
ＣＭＯＳによるＮＯＴ回路を３個用いたリングオシレータ回路の例を図１０に示す。このリングオシレータ回路は、ｐ−ＭＯＳトランジスター３００とｎ−ＭＯＳトランジスター３０１とからなるＮＯＴ回路と、ｐ−ＭＯＳトランジスター３０２とｎ−ＭＯＳトランジスター３０３とからなるＮＯＴ回路と、ｐ−ＭＯＳトランジスター３０４とｎ−ＭＯＳトランジスター３０５とからなるＮＯＴ回路とによって構成されている。図１０における３０６は１段目のＮＯＴ回路の入力端子、３０７は１段目のＮＯＴ回路の出力端子および２段目のＮＯＴ回路の入力端子、３０８は２段目のＮＯＴ回路の出力端子および３段目のＮＯＴ回路の入力端子、３０９は３段目のＮＯＴ回路の出力端子である。出力端子３０９を入力端子３０６に接続することでリングオシレータ回路として動作する。
【０００８】
入力端子３０６に真理値１が入力された場合、ｐ−ＭＯＳトランジスター３００とｎ−ＭＯＳトランジスター３０１で構成される１段目のＮＯＴ回路の出力端子３０７からは真理値０が出力される。この真理値０がｐ−ＭＯＳトランジスター３０２とｎ−ＭＯＳトランジスター３０３で構成される２段目のＮＯＴ回路に入力されると、２段目のＮＯＴ回路の出力端子３０８からは真理値１が出力される。さらに、この真理値１がｐ−ＭＯＳトランジスター３０４とｎ−ＭＯＳトランジスター３０５で構成される３段目のＮＯＴ回路に入力されると、３段目のＮＯＴ回路の出力端子３０９からは真理値０が出力される。そして、出力端子３０９から出力された真理値０を入力端子３０６に返すと、入力端子３０６の元の真理値が１であったのに対し、出力端子３０９の真理値が０であるため、真理値が図１０の回路全体を一周するごとに各ＮＯＴ回路の出力の真理値は反転を繰り返すこととなる。こうして、発振動作が実現され、図１０の回路はリングオシレータ回路として動作する。
【０００９】
ＣＭＯＳを用いた場合、ＮＯＴ回路は２個のトランジスターが最低限必要な構成となり、各トランジスターのソース、ドレインおよびゲートには配線が必要である。さらにＣＭＯＳの製作工程では複数回のイオン注入プロセスが不可欠であり、製作コストは大きい。このように従来のＮＯＴ回路を複数個接続した半導体回路は、配線数および端子数が多く、かつプロセスに多くのステップと費用がかかるという問題があった。
【００１０】
このような問題を解決することができる論理回路素子として、二次元に広がる極めて薄い活性領域（電気伝導領域）を有するインプレーンゲート型素子が知られている（例えば非特許文献１参照）。インプレーンゲート型素子の構造は、ＧａＡｓ／ＡｌＧａＡｓ系、ＩｎＧａＡｓ／ＩｎＡｌＡｓ系、ＩｎＳｂ／ＩｎＡｌＧａＳｂ系、ＩｎＡｓ／ＡｌＧａＳｂ系、ＳｉＧｅ／Ｓｉ系、Ｓｉ／ＳｉＯ2など多くのIII−Ｖ族化合物半導体、IＶ族半導体などさまざまな半導体での実現が可能である。
【００１１】
ここでは、ＩｎＧａＡｓ／ＩｎＡｌＡｓ系を用いた説明を行う。図１１はインプレーンゲート型素子の半導体ウエハ構造を示す断面図である。このウエハは、ＩｎＰ基板４００と、ＩｎＰ基板４００上に形成されたＩｎＡｌＡｓバッファ層４０１と、ＩｎＡｌＡｓバッファ層４０１上に形成されたＩｎＧａＡｓ層４０２と、ＩｎＧａＡｓ層４０２上に形成されたＩｎＡｌＡｓ層４０３と、ＩｎＡｌＡｓ層４０３上に形成されたＳｉドープＩｎＡｌＡｓ層４０４と、ＳｉドープＩｎＡｌＡｓ層４０４上に形成されたＩｎＡｌＡｓ層４０５と、ＩｎＡｌＡｓ層４０５上に形成されたＩｎＰ層４０６と、ＩｎＰ層４０６上に形成されたＩｎＧａＡｓ層４０７とからなる。ＩｎＡｌＡｓバッファ層４０１、ＩｎＧａＡｓ層４０２、ＩｎＡｌＡｓ層４０３、ＳｉドープＩｎＡｌＡｓ層４０４、ＩｎＡｌＡｓ層４０５、ＩｎＰ層４０６、ＩｎＧａＡｓ層４０７の厚さは、それぞれ２００ｎｍ、２０ｎｍ、３ｎｍ、５ｎｍ、４ｎｍ、５ｎｍ、２ｎｍである。
【００１２】
この半導体ウエハ構造では、ＩｎＧａＡｓ層４０２とＩｎＡｌＡｓ層４０３との界面のＩｎＧａＡｓ層４０２に電子移動度の高い二次元電子の伝導層４０８が発生している。伝導層４０８の厚さは極めて薄く、約数ｎｍである。表面からイオンエッチングによって半導体ウエハに細い溝を形成し、チャネル構造を形成して、インプレーンダブルゲートトランジスターを製作する。イオンエッチングの精度を上げることにより、エッチング損傷が少なくかつエッチング幅４０ｎｍ以下のきわめて細い、アスペクト比の大きな溝を作ることができる。
【００１３】
図１２は図１１の半導体ウエハ上に形成されたインプレーンダブルゲートトランジスターを上から見た平面図であり、図１３は図１２のインプレーンダブルゲートトランジスターをＩ−Ｉ線で切断した断面図である。図１２、図１３における５０１はエッチング溝、５０２，５０３はゲート、５０４はチャネル、５０５はドレイン、５０６はソースである。ゲート５０２，５０３は、エッチング溝５０１によってチャネル５０４、ドレイン５０５およびソース５０６と隔てられている。チャネル５０４の一端はドレイン５０５と接続され、チャネル５０４の他端はソース５０６と接続されている。エッチング溝５０１の幅Ｗ１は４０ｎｍ、エッチング溝５０１の深さは３３ｎｍである。チャネル５０４の幅Ｗ２は１２０ｎｍ、チャネル５０４の長さＬ１は１．１μｍである。このインプレーンダブルゲートトランジスター５００では、チャネル５０４を挟んで両側にゲート５０２，５０３が配置されるダブルゲート構造が形成されている。
【００１４】
図１２、図１３に示したインプレーンダブルゲートトランジスター５００の構造ではゲート効率（ｇｍ）が低いことが心配されるが、二次元電子を利用する場合、十分な制御性が得られる。図１４は、図１２、図１３に示したインプレーンダブルゲートトランジスター５００の出力特性を示す図である。図１４は、両方のゲート５０２，５０３に０Ｖ、０．２Ｖ、０．４Ｖ、０．６Ｖ、０．８Ｖ、１．０Ｖのゲート電圧を印加したときの出力特性を示している。
【００１５】
図１２、図１３に示したインプレーンダブルゲートトランジスター５００を利用したＮＡＮＤ回路として、たとえば図１５に示すような構成が知られている（例えば非特許文献２参照）。このＮＡＮＤ回路は、インプレーンダブルゲートトランジスター５００と、インプレーンダブルゲートトランジスター５００と直列に接続された固定負荷抵抗５０７によって構成されている。
【００１６】
２つの入力端子５０８，５０９に入力電圧ＶIn1，ＶIn2として１Ｖを印加した場合には、インプレーンダブルゲートトランジスター５００のチャネルがＯＮ状態となり、チャネルが低抵抗化するため、出力端子５１０には０Ｖが現れる。一方、２つの入力端子５０８，５０９のうち一方の入力端子に１Ｖを印加し、他方の入力端子に０Ｖを印加した場合、あるいは２つの入力端子５０８，５０９に０Ｖを印加した場合には、インプレーンダブルゲートトランジスター５００のチャネルがＯＦＦ状態となり、チャネルが高抵抗化するため、出力端子５１０には１Ｖが現れる。このようなチャネルのＯＮ／ＯＦＦは、チャネル幅を調整することによって実現することができる。そして、図１５に示したＮＡＮＤ回路の入力端子５０８，５０９を短絡すれば、ＮＯＴ回路を実現することができる。
【先行技術文献】
【非特許文献】
【００１７】
【非特許文献１】A.D.Wieck and K.Ploog，“In-plane-gated quantum wire transistor fabricated with directly written focused ion beams”，Appl.Phys.Lett.，Vol.56，No.10，p.928-930，March 1990
【非特許文献２】S.Reitzenstein，L.Worschech，C.R.Muller and A.Forchel，“Compact Logic NAND-Gate Based on a Single In-Plane Quantum-Wire Transistor”，IEEE ELECTRON DEVICE LETTERS，VOL.26，NO.3，p.142-144，March 2005
【発明の概要】
【発明が解決しようとする課題】
【００１８】
図１５に示したＮＡＮＤ回路を利用してＮＯＴ回路を実現し、このＮＯＴ回路を複数個接続すれば、フリップフロップ回路やリングオシレータ回路を実現することができる。しかし、このようなフリップフロップ回路やリングオシレータ回路においては、ＣＭＯＳを用いる場合と比較して製造プロセスの単純化および製造コストの低減が実現できる反面、各ＮＯＴ回路に固定負荷抵抗を用いているために、ＯＮ状態とＯＦＦ状態のコントラスト（Ｈｉｇｈ／Ｌｏｗ比）を十分に大きくとることができないという問題点があった。また、図１５に示した論理回路では、インプレーンダブルゲートトランジスターのチャネルがＯＮ状態の場合、常に回路に電流が流れるので、消費電力が大きくなるという問題点があった。また、従来のフリップフロップ回路やリングオシレータ回路においては、端子数および配線数が多いという問題点があった。
【００１９】
本発明は、上記課題を解決するためになされたもので、ＯＮ状態とＯＦＦ状態のコントラスト（Ｈｉｇｈ／Ｌｏｗ比）が高く、消費電力が少なく、かつ端子数および配線数が少ない半導体回路を提供することを目的とする。
【課題を解決するための手段】
【００２０】
本発明は、複数個のＮＯＴ回路が縦続接続され、最終段のＮＯＴ回路の出力端子と初段のＮＯＴ回路の入力端子とが接続された半導体回路において、各ＮＯＴ回路は、第１、第２のゲートのうち第２のゲートとソースとが一体構造で形成され、第１のゲートがＮＯＴ回路の入力端子に接続され、ドレインがＮＯＴ回路の出力端子に接続され、第２のゲートおよびソースがグランド端子に接続されたインプレーンダブルゲートトランジスターと、第１、第２のゲートおよびソースが一体構造で形成され、この第１、第２のゲートおよびソースが前記インプレーンダブルゲートトランジスターのドレインに接続され、ドレインがバイアス端子に接続された自己バイアス型インプレーントランジスターとから構成されることを特徴とするものである。
【００２１】
また、本発明の半導体回路の１構成例において、各ＮＯＴ回路の前記インプレーンダブルゲートトランジスターと前記自己バイアス型インプレーントランジスターとは、すべて同一の半導体積層構造に形成され、この半導体積層構造に埋め込まれた伝導層を共有することを特徴とするものである。
また、本発明の半導体回路の１構成例は、前記インプレーンダブルゲートトランジスターのコンダクタンスと前記自己バイアス型インプレーントランジスターのコンダクタンスに差が生じるように、前記インプレーンダブルゲートトランジスターと前記自己バイアス型インプレーントランジスターの寸法が設定されていることを特徴とするものである。
また、本発明の半導体回路の１構成例は、前記ＮＯＴ回路を偶数個縦続接続したものである。
また、本発明の半導体回路の１構成例は、前記ＮＯＴ回路を奇数個縦続接続したものである。
【発明の効果】
【００２２】
本発明によれば、ＮＯＴ回路の素子として二次元に広がる薄い伝導層（活性領域）をもつインプレーンダブルゲートトランジスターと自己バイアス型インプレーントランジスターとを用いることにより、ＣＭＯＳを用いる場合と比較して製造プロセスを単純化することができ、かつ素子間の配線を少なくすることができる。また、本発明では、各ＮＯＴ回路をインプレーンダブルゲートトランジスターと自己バイアス型インプレーントランジスターとを直列に接続した構成とすることにより、インプレーンダブルゲートトランジスターと固定負荷抵抗とを直列に接続した従来のＮＯＴ回路を用いる場合と比較してＯＮ状態とＯＦＦ状態のコントラスト（Ｈｉｇｈ／Ｌｏｗ比）を十分に大きくとることができ、かつ消費電力を低減することができる。さらに、本発明では、従来のフリップフロップ回路やリングオシレータ回路と比較して配線数および端子数を大幅に削減することができる。このため、本発明では、回路の高集積化や製造プロセスの単純化、および製造コストの低減に大きく寄与することができる。
【００２３】
また、本発明では、各ＮＯＴ回路のインプレーンダブルゲートトランジスターと自己バイアス型インプレーントランジスターとを、すべて同一の半導体積層構造に形成し、半導体積層構造に埋め込まれた伝導層をインプレーンダブルゲートトランジスターと自己バイアス型インプレーントランジスターで共有するようにしたことにより、半導体回路の入出力特性の向上が期待でき、また設計、製造にかかるコストを低減することができる。
【００２４】
また、本発明では、インプレーンダブルゲートトランジスターのコンダクタンスと自己バイアス型インプレーントランジスターのコンダクタンスに差が生じるように、インプレーンダブルゲートトランジスターと自己バイアス型インプレーントランジスターの寸法を設定することにより、インプレーンダブルゲートトランジスターと自己バイアス型インプレーントランジスターの直列接続からなる回路をＮＯＴ回路として動作させることが可能である。
【図面の簡単な説明】
【００２５】
【図１】本発明の第１の実施の形態に係るＮＯＴ回路の構成を示す回路図である。
【図２】本発明の第１の実施の形態に係るＮＯＴ回路を上から撮影した写真である。
【図３】本発明の第１の実施の形態における自己バイアス型インプレーントランジスターの平面図である。
【図４】本発明の第１の実施の形態に係るフリップフロップ回路の構成を示す回路図である。
【図５】本発明の第１の実施の形態に係るフリップフロップ回路を上から撮影した写真である。
【図６】本発明の第２の実施の形態に係るリングオシレータ回路の構成を示す回路図である。
【図７】本発明の第２の実施の形態に係るリングオシレータ回路を上から撮影した写真である。
【図８】従来のＮＯＴ回路の構成例を示す回路図である。
【図９】従来のフリップフロップ回路の構成例を示す回路図である。
【図１０】従来のリングオシレータ回路の構成例を示す回路図である。
【図１１】従来のインプレーンゲート型素子の半導体ウエハ構造を示す断面図である。
【図１２】従来のインプレーンダブルゲートトランジスターの平面図である。
【図１３】図１２のインプレーンダブルゲートトランジスターの断面図である。
【図１４】インプレーンダブルゲートトランジスターの出力特性を示す図である。
【図１５】インプレーンダブルゲートトランジスターを利用したＮＡＮＤ回路の構成例を示す回路図である。
【発明を実施するための形態】
【００２６】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の第１の実施の形態に係るＮＯＴ回路の構成を示す回路図、図２はこのＮＯＴ回路を上から撮影した写真である。本実施の形態のＮＯＴ回路は、インプレーンダブルゲートトランジスター１と、インプレーンダブルゲートトランジスター１と直列に接続された自己バイアス型インプレーントランジスター２とによって構成されている。図１、図２における３は入力端子、４はバイアス（ＶDD）端子、５は出力端子、６はグランド端子（低ポテンシャル端子）、１４はエッチング溝、１５は論理回路製作後に回路部分を半導体ウエハから分離するために形成される素子分離溝である。
【００２７】
インプレーンダブルゲートトランジスター１のゲート１０は入力端子３に接続され、ドレイン１２は出力端子５に接続され、ゲート１１およびソース１３はグランド端子６に接続されている。入力端子３とゲート１０との間、グランド端子６とゲート１１およびソース１３との間は、金配線によって接続されている。
自己バイアス型インプレーントランジスター２のゲート２０，２１およびソース２３は出力端子５およびインプレーンダブルゲートトランジスター１のドレイン１２に接続され、ドレイン２２はバイアス端子４に接続されている。出力端子５とゲート２０，２１およびソース２３との間、バイアス端子４とドレイン２２との間は、金配線によって接続されている。
【００２８】
インプレーンダブルゲートトランジスター１は、図１２、図１３に示したインプレーンダブルゲートトランジスターにおいて、ゲート１１（図１２、図１３のゲート５０３）とソース１３（図１２、図１３のソース５０６）とを隔てていたエッチング溝を無くし、ゲート１１とソース１３とを短絡したものである。その他の構成は、図１２、図１３に示したインプレーンダブルゲートトランジスターと同様である。
【００２９】
図３は自己バイアス型インプレーントランジスター２を上から見た平面図である。この自己バイアス型インプレーントランジスター２を図３のＩ−Ｉ線で切断した断面は図１３と同様の状態になるので、断面の記載は省略する。図３における２４はエッチング溝、２５はチャネルである。チャネル２５の一端はドレイン２２と接続されている。一方、ゲート２０，２１とチャネル２５とはエッチング溝２４によって隔てられておらず、チャネル２５の他端がそのままゲート２０，２１およびソース２３と接続される構造となっている。エッチング溝２４の幅Ｗ３は４０ｎｍ、エッチング溝２４の深さは３３ｎｍである。また、図３におけるＷ４はチャネル２５の幅を表し、Ｌ２はチャネル２５の長さを表す。なお、インプレーンダブルゲートトランジスター１のチャネル幅とチャネル長、および自己バイアス型インプレーントランジスター２のチャネル幅とチャネル長を、所望の回路動作に応じて設定する必要があるが、この設定の詳細については後述する。
【００３０】
本実施の形態では、同一の半導体ウエハ構造にインプレーンダブルゲートトランジスター１と自己バイアス型インプレーントランジスター２とを作製し、活性領域（図１１、図１３の伝導層４０８）をインプレーンダブルゲートトランジスター１と自己バイアス型インプレーントランジスター２とで共有するようにしている。エッチング溝以外の部分には伝導層があるので、トランジスター間を配線で接続する必要がない。その結果、インプレーンダブルゲートトランジスター１のドレイン１２と自己バイアス型インプレーントランジスター２のゲート２０，２１およびソース２３とは、配線を用いることなく直接接続されている。この接続は、インプレーンダブルゲートトランジスター１のドレイン１２、ソース１３、ゲート１０，１１と自己バイアス型インプレーントランジスター２のドレイン２２、ソース２３、ゲート２０，２１が全て同じ層に形成されているため可能となる。
【００３１】
バイアス端子４に印加されるバイアス電圧ＶDDは１Ｖであり、グランド端子６の電圧は０Ｖである。入力端子３に入力電圧ＶInとして１Ｖを印加すると、インプレーンダブルゲートトランジスター１のチャネルがＯＮ状態となり、チャネルが低抵抗化するため、インプレーンダブルゲートトランジスター１のドレイン１２の電圧が低下する。このドレイン電圧が自己バイアス型インプレーントランジスター２の２つのゲート２０，２１に入力されるため、自己バイアス型インプレーントランジスター２のチャネルがＯＦＦ状態となり、チャネルが高抵抗化する。その結果、出力端子５の電圧Ｖoutは０Ｖに近いＬｏｗレベルとなる。
【００３２】
一方、入力端子３に入力電圧ＶInとして０Ｖを印加すると、インプレーンダブルゲートトランジスター１のチャネルがＯＦＦ状態となり、チャネルが高抵抗化するため、インプレーンダブルゲートトランジスター１のドレイン１２の電圧が上昇する。このドレイン電圧が自己バイアス型インプレーントランジスター２の２つのゲート２０，２１に入力されるため、自己バイアス型インプレーントランジスター２のチャネルがＯＮ状態となり、チャネルが低抵抗化する。その結果、出力端子５の電圧Ｖoutは１Ｖに近いＨｉｇｈレベルに上昇する。このように、図１、図２に示した回路はＮＯＴ回路（インバータ）として動作する。
【００３３】
本実施の形態では、出発材料として二次元に広がる薄い活性領域をもつ半導体積層構造を用いる。具体的な論理回路はこの半導体積層構造に極めて微細な溝を掘ることによって実現するため、素子間の接続は溝のパターン設計によって自由に実現することができる。このため、素子間の接続端子、配線等を著しく省略することができる。このように、本実施の形態では、論理回路の素子としてインプレーンダブルゲートトランジスター１と自己バイアス型インプレーントランジスター２とを用いることにより、ＣＭＯＳを用いる場合と比較して製造プロセスを単純化することができ、かつ素子間の配線を少なくすることができる。このため、本実施の形態では、回路の高集積化や製造プロセスの単純化、および製造コストの低減に大きく寄与することができる。
【００３４】
また、本実施の形態では、インプレーンダブルゲートトランジスター１と自己バイアス型インプレーントランジスター２とを直列に接続した構成とすることにより、図１５に示した論理回路をＮＯＴ回路として用いる場合と比較してＯＮ状態とＯＦＦ状態のコントラスト（Ｈｉｇｈ／Ｌｏｗ比）を十分に大きくとることができる。また、本実施の形態では、インプレーンダブルゲートトランジスター１のチャネルがＯＦＦ状態のときは自己バイアス型インプレーントランジスター２のチャネルがＯＮ状態となり、インプレーンダブルゲートトランジスター１のチャネルがＯＮ状態のときは自己バイアス型インプレーントランジスター２のチャネルがＯＦＦ状態となる。したがって、本実施の形態では、バイアス端子４からグランドに向かう電流はほぼなくなるので、図１５に示した論理回路と比較して消費電力を低減することができる。
【００３５】
さらに、本実施の形態では、入力端子３、出力端子５、バイアス端子４、グランド端子６以外の配線を必要としない。したがって、本実施の形態では、回路の設計、製造が容易となり、設計、製造にかかるコストを低減することができる。
【００３６】
次に、以上のＮＯＴ回路を用いた本実施の形態のフリップフロップ回路について説明する。図４は本発明の実施の形態に係るフリップフロップ回路の構成を示す回路図、図５はこのフリップフロップ回路を上から撮影した写真である。本実施の形態のフリップフロップ回路は、インプレーンダブルゲートトランジスター１ａと自己バイアス型インプレーントランジスター２ａとからなる１段目のＮＯＴ回路と、インプレーンダブルゲートトランジスター１ｂと自己バイアス型インプレーントランジスター２ｂとからなる２段目のＮＯＴ回路とによって構成されている。図４、図５における３は１段目のＮＯＴ回路の入力端子、４はバイアス（ＶDD）端子、５は２段目のＮＯＴ回路の出力端子、６はグランド端子（低ポテンシャル端子）、７は１段目のＮＯＴ回路の出力端子および２段目のＮＯＴ回路の入力端子、１６はエッチング溝、１７は半導体回路製作後に回路部分を半導体ウエハから分離するために形成される素子分離溝である。
【００３７】
このように、図４、図５に示した回路では、１段目のＮＯＴ回路の出力端子と２段目のＮＯＴ回路の入力端子とを接続することにより、２個のＮＯＴ回路を縦続接続している。インプレーンダブルゲートトランジスター１ａ，１ｂの構造はインプレーンダブルゲートトランジスター１と同様であり、自己バイアス型インプレーントランジスター２ａ，２ｂの構造は自己バイアス型インプレーントランジスター２と同様である。
【００３８】
インプレーンダブルゲートトランジスター１ａのゲート１０ａは入力端子３に接続され、ドレイン１２ａは出力端子および入力端子７に接続され、ゲート１１ａおよびソース１３ａはグランド端子６に接続されている。入力端子３とゲート１０ａとの間、グランド端子６とゲート１１ａおよびソース１３ａとの間は、金配線によって接続されている。
自己バイアス型インプレーントランジスター２ａのゲート２０ａ，２１ａおよびソース２３ａはインプレーンダブルゲートトランジスター１ａのドレイン１２ａに接続され、ドレイン２２ａはバイアス端子４に接続されている。バイアス端子４とドレイン２２ａとの間は、金配線によって接続されている。
【００３９】
インプレーンダブルゲートトランジスター１ｂのゲート１０ｂは出力端子および入力端子７に接続され、ドレイン１２ｂは出力端子５に接続され、ゲート１１ｂおよびソース１３ｂはグランド端子６に接続されている。
自己バイアス型インプレーントランジスター２ｂのゲート２０ｂ，２１ｂおよびソース２３ｂは出力端子５およびインプレーンダブルゲートトランジスター１ｂのドレイン１２ｂに接続され、ドレイン２２ｂはバイアス端子４に接続されている。出力端子５とゲート２０ｂ，２１ｂおよびソース２３ｂとの間は、金配線によって接続されている。
【００４０】
さらに、図１、図２に示したＮＯＴ回路の場合と同様に、同一の半導体ウエハ構造にインプレーンダブルゲートトランジスター１ａ，１ｂと自己バイアス型インプレーントランジスター２ａ，２ｂとを作製し、活性領域（図１１、図１３の伝導層４０８）をインプレーンダブルゲートトランジスター１ａ，１ｂと自己バイアス型インプレーントランジスター２ａ，２ｂとで共有するようにしている。
【００４１】
図４、図５に示した回路の出力端子５を入力端子３に接続することでフリップフロップ回路として動作する。入力端子３に真理値１が入力された場合、インプレーンダブルゲートトランジスター１ａと自己バイアス型インプレーントランジスター２ａで構成される１段目のＮＯＴ回路の出力端子７からは真理値０が出力される。この真理値０がインプレーンダブルゲートトランジスター１ｂと自己バイアス型インプレーントランジスター２ｂで構成される２段目のＮＯＴ回路に入力されると、出力端子５からは真理値１が出力される。そして、出力端子５から出力された真理値１を入力端子３に返すと、入力端子３の真理値と出力端子５の真理値とが同じ１であるため、このループにおいて真理値１の値が保持される。同時に、１段目のＮＯＴ回路の出力端子７においては真理値０の値が保持される。
【００４２】
一方、入力端子３に真理値が０が入力された場合、１段目のＮＯＴ回路の出力端子７からは真理値１が出力され、２段目のＮＯＴ回路の出力端子５からは真理値０が出力される。そのため、出力端子５から出力された真理値０を入力端子３に返すと、入力端子３の真理値と出力端子５の真理値とが同じ０であるため、真理値０の値が保持される。同時に、１段目のＮＯＴ回路の出力端子７においては真理値１の値が保持される。こうして、図４、図５に示した回路はフリップフロップ回路として動作する。
【００４３】
本実施の形態では、図１、図２で説明したＮＯＴ回路を用いてフリップフロップ回路を構成することにより、図１５に示した論理回路をＮＯＴ回路として用いてフリップフロップ回路を構成する場合と比較して、ＯＮ状態とＯＦＦ状態のコントラスト（Ｈｉｇｈ／Ｌｏｗ比）を十分に大きくとることができ、かつ消費電力を低減することができる。
【００４４】
また、本実施の形態では、インプレーンダブルゲートトランジスター１ａのドレイン１２ａと自己バイアス型インプレーントランジスター２ａのゲート２０ａ，２１ａおよびソース２３ａとの間、インプレーンダブルゲートトランジスター１ｂのドレイン１２ｂと自己バイアス型インプレーントランジスター２ｂのゲート２０ｂ，２１ｂおよびソース２３ｂとの間を、配線を用いることなく直接接続している。さらに、１段目のＮＯＴ回路の出力端子（ドレイン１２ａ、ゲート２０ａ，２１ａおよびソース２３ａ）と２段目のＮＯＴ回路の入力端子（ゲート１０ｂ）との間を、配線を用いることなく直接接続している。加えて、インプレーンダブルゲートトランジスター１ａのゲート１１ａおよびソース１３ａとインプレーンダブルゲートトランジスター１ｂのゲート１１ｂおよびソース１３ｂとの間、自己バイアス型インプレーントランジスター２ａのドレイン２２ａと自己バイアス型インプレーントランジスター２ｂのドレイン２２ｂとの間を、配線を用いることなく直接接続している。
【００４５】
これらの接続は、インプレーンダブルゲートトランジスター１ａ，１ｂのドレイン１２ａ，１２ｂ、ソース１３ａ，１３ｂ、ゲート１０ａ，１０ｂ，１１ａ，１１ｂと自己バイアス型インプレーントランジスター２ａ，２ｂのドレイン２２ａ，２２ｂ、ソース２３ａ，２３ｂ、ゲート２０ａ，２０ｂ，２１ａ，２１ｂが全て同じ層に形成されているため可能となる。本実施の形態では、入力端子３、バイアス端子４、出力端子５、グランド端子６以外の配線を必要としない。本実施の形態では、配線および端子を削減することができ、回路の設計、製造が容易となるので、設計、製造にかかるコストを低減することができる。
【００４６】
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図６は本発明の第２の実施の形態に係るリングオシレータ回路の構成を示す回路図、図７はこのリングオシレータ回路を上から撮影した写真である。本実施の形態は、図１、図２で説明したＮＯＴ回路を用いてリングオシレータ回路を構成したものである。
【００４７】
リングオシレータ回路は、インプレーンダブルゲートトランジスター１ａと自己バイアス型インプレーントランジスター２ａとからなる１段目のＮＯＴ回路と、インプレーンダブルゲートトランジスター１ｂと自己バイアス型インプレーントランジスター２ｂとからなる２段目のＮＯＴ回路と、インプレーンダブルゲートトランジスター１ｃと自己バイアス型インプレーントランジスター２ｃとからなる３段目のＮＯＴ回路とによって構成されている。図６、図７における３は１段目のＮＯＴ回路の入力端子、４はバイアス（ＶDD）端子、５は３段目のＮＯＴ回路の出力端子、６はグランド端子（低ポテンシャル端子）、７は１段目のＮＯＴ回路の出力端子および２段目のＮＯＴ回路の入力端子、８は２段目のＮＯＴ回路の出力端子および３段目のＮＯＴ回路の入力端子、１６はエッチング溝、１７は半導体回路製作後に回路部分を半導体ウエハから分離するために形成される素子分離溝である。
【００４８】
このように、図６、図７に示した回路では、１段目のＮＯＴ回路の出力端子と２段目のＮＯＴ回路の入力端子とを接続すると共に、２段目のＮＯＴ回路の出力端子と３段目のＮＯＴ回路の入力端子とを接続することにより、３個のＮＯＴ回路を縦続接続している。インプレーンダブルゲートトランジスター１ａ，１ｂ，１ｃの構造はインプレーンダブルゲートトランジスター１と同様であり、自己バイアス型インプレーントランジスター２ａ，２ｂ，２ｃの構造は自己バイアス型インプレーントランジスター２と同様である。
【００４９】
インプレーンダブルゲートトランジスター１ａのゲート１０ａは入力端子３に接続され、ドレイン１２ａは出力端子および入力端子７に接続され、ゲート１１ａおよびソース１３ａはグランド端子６に接続されている。入力端子３とゲート１０ａとの間、グランド端子６とゲート１１ａおよびソース１３ａとの間は、金配線によって接続されている。
自己バイアス型インプレーントランジスター２ａのゲート２０ａ，２１ａおよびソース２３ａはインプレーンダブルゲートトランジスター１ａのドレイン１２ａに接続され、ドレイン２２ａはバイアス端子４に接続されている。バイアス端子４とドレイン２２ａとの間は、金配線によって接続されている。
【００５０】
インプレーンダブルゲートトランジスター１ｂのゲート１０ｂは出力端子および入力端子７に接続され、ドレイン１２ｂは出力端子および入力端子８に接続され、ゲート１１ｂおよびソース１３ｂはグランド端子６に接続されている。
自己バイアス型インプレーントランジスター２ｂのゲート２０ｂ，２１ｂおよびソース２３ｂはインプレーンダブルゲートトランジスター１ｂのドレイン１２ｂに接続され、ドレイン２２ｂはバイアス端子４に接続されている。
【００５１】
インプレーンダブルゲートトランジスター１ｃのゲート１０ｃは出力端子および入力端子８に接続され、ドレイン１２ｃは出力端子５に接続され、ゲート１１ｃおよびソース１３ｃはグランド端子６に接続されている。
自己バイアス型インプレーントランジスター２ｃのゲート２０ｃ，２１ｃおよびソース２３ｃは出力端子５およびインプレーンダブルゲートトランジスター１ｃのドレイン１２ｃに接続され、ドレイン２２ｃはバイアス端子４に接続されている。出力端子５とゲート２０ｃ，２１ｃおよびソース２３ｃとの間は、金配線によって接続されている。
【００５２】
さらに、図１、図２に示したＮＯＴ回路の場合と同様に、同一の半導体ウエハ構造にインプレーンダブルゲートトランジスター１ａ，１ｂ，１ｃと自己バイアス型インプレーントランジスター２ａ，２ｂ，２ｃとを作製し、活性領域（図１１、図１３の伝導層４０８）をインプレーンダブルゲートトランジスター１ａ，１ｂ，１ｃと自己バイアス型インプレーントランジスター２ａ，２ｂ，２ｃとで共有するようにしている。
【００５３】
図６、図７に示した回路の出力端子５を入力端子３に接続することでリングオシレータ回路として動作する。入力端子３に真理値１が入力された場合、インプレーンダブルゲートトランジスター１ａと自己バイアス型インプレーントランジスター２ａで構成される１段目のＮＯＴ回路の出力端子７からは真理値０が出力される。この真理値０がインプレーンダブルゲートトランジスター１ｂと自己バイアス型インプレーントランジスター２ｂで構成される２段目のＮＯＴ回路に入力されると、２段目のＮＯＴ回路の出力端子８からは真理値１が出力される。この真理値１がインプレーンダブルゲートトランジスター１ｃと自己バイアス型インプレーントランジスター２ｃで構成される３段目のＮＯＴ回路に入力されると、３段目のＮＯＴ回路の出力端子５からは真理値０が出力される。そして、出力端子５から出力された真理値０を入力端子３に返すと、入力端子３の元の真理値が１であったのに対し、出力端子５の真理値が０であるため、真理値が図６、図７の回路全体を一周するごとに各ＮＯＴ回路の出力端子の真理値は反転を繰り返すこととなる。こうして、発振動作が実現され、図６、図７の回路はリングオシレータ回路として動作する。
【００５４】
本実施の形態では、図１、図２で説明したＮＯＴ回路を用いてリングオシレータ回路を構成することにより、図１５に示した論理回路をＮＯＴ回路として用いてリングオシレータ回路を構成する場合と比較して、ＯＮ状態とＯＦＦ状態のコントラスト（Ｈｉｇｈ／Ｌｏｗ比）を十分に大きくとることができ、かつ消費電力を低減することができる。
【００５５】
また、本実施の形態では、インプレーンダブルゲートトランジスター１ａのドレイン１２ａと自己バイアス型インプレーントランジスター２ａのゲート２０ａ，２１ａおよびソース２３ａとの間、インプレーンダブルゲートトランジスター１ｂのドレイン１２ｂと自己バイアス型インプレーントランジスター２ｂのゲート２０ｂ，２１ｂおよびソース２３ｂとの間、インプレーンダブルゲートトランジスター１ｃのドレイン１２ｃと自己バイアス型インプレーントランジスター２ｃのゲート２０ｃ，２１ｃおよびソース２３ｃとの間を、配線を用いることなく直接接続している。さらに、１段目のＮＯＴ回路の出力端子（ドレイン１２ａ、ゲート２０ａ，２１ａおよびソース２３ａ）と２段目のＮＯＴ回路の入力端子（ゲート１０ｂ）との間、２段目のＮＯＴ回路の出力端子（ドレイン１２ｂ、ゲート２０ｂ，２１ｂおよびソース２３ｂ）と３段目のＮＯＴ回路の入力端子（ゲート１０ｃ）との間を、配線を用いることなく直接接続している。加えて、インプレーンダブルゲートトランジスター１ａのゲート１１ａおよびソース１３ａとインプレーンダブルゲートトランジスター１ｂのゲート１１ｂおよびソース１３ｂとの間、インプレーンダブルゲートトランジスター１ｂのゲート１１ｂおよびソース１３ｂとインプレーンダブルゲートトランジスター１ｃのゲート１１ｃおよびソース１３ｃとの間、自己バイアス型インプレーントランジスター２ａのドレイン２２ａと自己バイアス型インプレーントランジスター２ｂのドレイン２２ｂとの間、自己バイアス型インプレーントランジスター２ｂのドレイン２２ｂと自己バイアス型インプレーントランジスター２ｃのドレイン２２ｃとの間を、配線を用いることなく直接接続している。
【００５６】
これらの接続は、インプレーンダブルゲートトランジスター１ａ，１ｂ，１ｃのドレイン１２ａ，１２ｂ，１２ｃ、ソース１３ａ，１３ｂ，１３ｃ、ゲート１０ａ，１０ｂ，１０ｃ，１１ａ，１１ｂ，１１ｃと自己バイアス型インプレーントランジスター２ａ，２ｂ２ｃのドレイン２２ａ，２２ｂ，２２ｃ、ソース２３ａ，２３ｂ，２３ｃ、ゲート２０ａ，２０ｂ，２０ｃ，２１ａ，２１ｂ，２１ｃが全て同じ層に形成されているため可能となる。以上のように、本実施の形態では、入力端子３、バイアス端子４、出力端子５、グランド端子６以外の配線を必要としない。本実施の形態では、配線および端子を削減することができ、回路の設計、製造が容易となるので、設計、製造にかかるコストを低減することができる。ＮＯＴ回路の段数を増やせば増やすほど、ＮＯＴ回路の段数が同じリングオシレータ回路を図８や図１５の回路を用いて構成した場合に比べて、コスト低減効果が大きくなる。
【００５７】
なお、第１、第２の実施の形態では、フリップフロップ回路とリングオシレータ回路の製作について示したが、ＮＯＴ回路の組み合わせや配置、構造の制御により、特性の制御やさらに複雑な回路構成にも対応可能である。
【００５８】
最後に、第１、第２の実施の形態において、インプレーンダブルゲートトランジスターと自己バイアス型インプレーントランジスターとを直列に接続した論理回路をＮＯＴ回路として動作させる条件について説明する。この論理回路の動作は、入力信号が印加されるインプレーンダブルゲートトランジスター１，１ａ，１ｂ，１ｃと負荷として動作する自己バイアス型インプレーントランジスター２，２ａ，２ｂ，２ｃとのコンダクタンスの相対的な関係を考慮したうえで、適切な条件のチャネル長とチャネル幅を用いることで決定される。
【００５９】
論理回路をＮＯＴ回路として動作させる条件は、入力電圧が１Ｖのときに入力側のインプレーンダブルゲートトランジスターのコンダクタンスよりも負荷側の自己バイアス型インプレーントランジスターのコンダクタンスが低いことである。言い換えると、入力側のインプレーンダブルゲートトランジスターのチャネル長と負荷側の自己バイアス型インプレーントランジスターのチャネル長とが同じ場合、負荷側の自己バイアス型インプレーントランジスターのチャネル幅が入力側のインプレーンダブルゲートトランジスターのチャネル幅と同等かあるいは狭いことが条件となる。
【００６０】
ここで、チャネル幅が同等でもよい理由は、１Ｖが入力されている場合、入力側のインプレーンダブルゲートトランジスターのコンダクタンスは０Ｖが入力されている時に比べて高くなっているため、負荷側の自己バイアス型インプレーントランジスターと入力側のインプレーンダブルゲートトランジスターでチャネル幅が同等でも、負荷側の自己バイアス型インプレーントランジスターの方が相対的にコンダクタンスが低くなるからである。なお、論理回路をＮＯＴ回路として動作させる条件は、チャネル幅の設定よりも、コンダクタンスに差を持たせることが重要である。
【産業上の利用可能性】
【００６１】
本発明は、半導体回路に適用することができる。
【符号の説明】
【００６２】
１，１ａ，１ｂ，１ｃ…インプレーンダブルゲートトランジスター、２，２ａ，２ｂ，２ｃ…自己バイアス型インプレーントランジスター、３…入力端子、４…バイアス端子、５…出力端子、６…グランド端子、７，８…出力端子および入力端子、１０，１０ａ，１０ｂ，１０ｃ，１１，１１ａ，１１ｂ，１１ｃ，２０，２０ａ，２０ｂ，２０ｃ，２１，２１ａ，２１ｂ，２１ｃ…ゲート、１２，１２ａ，１２ｂ，１２ｃ，２２，２２ａ，２２ｂ，２２ｃ…ドレイン、１３，１３ａ，１３ｂ，１３ｃ，２３，２３ａ，２３ｂ，２３ｃ…ソース、１４，１６，２４…エッチング溝、１５，１７…素子分離溝。
【図１】
0005594780.tif 000002
【図２】
0005594780.tif 000003
【図３】
0005594780.tif 000004
【図４】
0005594780.tif 000005
【図５】
0005594780.tif 000006
【図６】
0005594780.tif 000007
【図７】
0005594780.tif 000008
【図８】
0005594780.tif 000009
【図９】
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【図１０】
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【図１１】
0005594780.tif 000012
【図１２】
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【図１３】
0005594780.tif 000014
【図１４】
0005594780.tif 000015
【図１５】
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