(57)【特許請求の範囲】
【請求項１】
データ線及び前記データ線に接続されている複数の画素を有する表示装置に搭載され、前記データ線を駆動する装置であり、
複数の階調電圧を生成する階調電圧生成部、
前記複数の階調電圧の中から出力電圧を選択する電圧選択部、
前記電圧選択部の出力電圧を所定の割合で増幅する電圧レベル変換部、
前記電圧レベル変換部を所定期間、前記電圧選択部と前記データ線との間に接続する第１スイッチング部及び
前記第１スイッチング部が前記電圧レベル変換部を前記電圧選択部と前記データ線との両方から分離している期間に、前記電圧選択部と前記データ線との間を直接接続する第２スイッチング部を有し、
前記第１スイッチング部が、
前記電圧レベル変換部を前記電圧選択部に接続する第１スイッチングトランジスタ、及び、
前記電圧レベル変換部を前記データ線に接続する第２スイッチングトランジスタ、
を有する、表示装置の駆動装置。
【請求項２】
前記電圧選択部が、外部から入力される映像データに基づいて前記出力電圧を決める請求項１に記載の表示装置の駆動装置。
【請求項３】
前記電圧選択部がデジタル−アナログ変換器を有する請求項２に記載の表示装置の駆動装置。
【請求項４】
前記第２スイッチング部が、前記電圧選択部と前記データ線とのそれぞれに入出力端子が接続されているトランジスタを有する請求項１に記載の表示装置の駆動装置。
【請求項５】
前記第１スイッチングトランジスタの制御端子が前記第２スイッチングトランジスタの制御端子に接続されている、請求項１に記載の表示装置の駆動装置。
【請求項６】
前記電圧レベル変換部が、
前記第１スイッチングトランジスタの出力端子とキャパシタを介して接続された制御端子と、前記第２スイッチングトランジスタの入力端子に接続された出力端子とを含む駆動トランジスタを有する請求項１に記載の表示装置の駆動装置。
【請求項７】
前記第１スイッチング部が、前記駆動トランジスタの入力端子に対して第１電圧を印加する増幅スイッチングトランジスタをさらに有し、
前記第１スイッチング部が、前記電圧レベル変換部を所定期間、前記電圧選択部と前記データ線との間に接続する場合に、前記増幅スイッチングトランジスタは前記駆動トランジスタの入力端子に対して第１電圧を印加する請求項６に記載の表示装置の駆動装置。
【請求項８】
前記電圧レベル変換部が、前記駆動トランジスタの出力端子に対し、前記第１電圧より低い第２電圧を印加するバイアストランジスタをさらに有する請求項７に記載の表示装置の駆動装置。
【請求項９】
前記駆動トランジスタのしきい値電圧の変動を補償するしきい値電圧補償部をさらに有する請求項６に記載の表示装置の駆動装置。
【請求項１０】
前記第１スイッチング部が遮断状態である期間に前記しきい値電圧補償部が動作する請求項９に記載の表示装置の駆動装置。
【請求項１１】
前記しきい値電圧補償部が、
前記駆動トランジスタの制御端子と前記第１スイッチングトランジスタとの間に接続されているキャパシタ、
前記駆動トランジスタの入力端子に対して第１電圧を印加する第１補償トランジスタ、
前記駆動トランジスタの入力端子と制御端子との間を接続する第２補償トランジスタ及び
前記第１スイッチングトランジスタの出力端子と前記駆動トランジスタの出力端子との間を接続する第３補償トランジスタを有する請求項９に記載の表示装置の駆動装置。
【請求項１２】
前記増幅スイッチングトランジスタの制御端子は、前記第１及び第２スイッチングトランジスタの制御端子に接続されている、請求項７に記載の表示装置の駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置の駆動装置に関し、特にデータ駆動部に関する。
【背景技術】
【０００２】
近年、パソコンやテレビなどの軽量化及び薄形化に伴い、それらに搭載される表示装置の軽量化及び薄形化が進んでいる。特に、従来の陰極線管（ＣＲＴ）が平板表示装置によって駆逐されつつある。平板表示装置には、液晶表示装置（ＬＣＤ）、電界放出表示装置（ＦＥＤ）、有機発光表示装置、プラズマ表示装置（ＰＤＰ）などがある。
【０００３】
平板表示装置は一般にアクティブマトリックス型である。すなわち、画面上に複数の画素がマトリックス状に配列され、ゲート線やデータ線がそのマトリックスの中を縦横に延びている。各画素はいずれかのゲート線／データ線に接続され、それらを通して外部から所定の電圧信号を受ける。特にデータ線の駆動回路（データ駆動部）は外部から映像データを受信し、その映像データの示す輝度情報に基づき、目標の輝度に対応づけられた電圧信号（データ電圧）を生成する。データ駆動部は更に、データ線を通して目標の画素に対してデータ電圧を印加する。各画素はデータ電圧に応じて輝度を変化させる。それにより、映像データに対応する画像が画面に表示される。
【０００４】
例えば液晶表示装置では、液晶層を間に挟んだ二枚の表示パネルに画素マトリックスとデータ線とが形成されている。各画素では、表示パネルの表面に画素電極と共通電極とが備えられ、それらが液晶層を隔てて対向している。各画素電極はデータ線の一つに接続されている。データ駆動部がデータ線を通して画素電極に対してデータ電圧を印加する。そのとき、その画素電極と共通電極との間の液晶層には電場が生成される。その電場の強さは、データ電圧と共通電極の電圧（共通電圧）との間の差で決まる。液晶層は誘電率異方性を有するので、電場が印加された液晶層では透過光の偏光状態が電場の強さに応じて変化する。一方、表示パネルには偏光子が備えられているので、透過光の偏光状態の変化が透過率の変化として画面に現れる。その透過率の変化の度合は、各画素の液晶層に対して印加される電場の強さで決まる。こうして、データ駆動部がデータ電圧を画素ごとに調節することにより、各画素に所望の強さの光が透過するので、液晶表示装置の画面には所望の画像が再現される。
【０００５】
データ駆動部の構造は、映像データに基づいてデータ電圧を生成する部分と、生成されたデータ電圧をデータ線に対して実際に印加する部分とに大別される。特に後者の部分には出力バッファが設けられ、データ線の寄生キャパシタの充放電に伴う電圧変動を吸収させている。従来の出力バッファは特に電圧ホロアを含み、生成されたデータ電圧を所定の割合（理想的には１に等しい）で増幅し、その増幅された電圧をデータ線に対して印加する。その場合、データ線の電圧変動が電圧ホロアによって吸収されるので、データ線の電圧がデータ電圧の目標レベルに実質的に（すなわち、電圧ホロアの実際の利得と理想の利得１との間の差に起因する誤差を除いて）等しく維持される。
【特許文献１】特開2005−242215号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
大型ＴＶや携帯用電子機器での利用が増すにつれ、平板表示装置に対しては更なる省電力化が求められている。特に近年、平板表示装置の大画面化や高精細化に伴ってデータ線の本数が増えるにつれ、出力バッファの数が増えている。ここで、従来のデータ駆動部の電力消費では、出力バッファ（特に電圧ホロア）に内蔵された電流源の導通損失が高い割合を占める。従って、平板表示装置全体の更なる省電力化には、データ駆動部（特に出力バッファ）の更なる省電力化が重要である。
本発明の目的は、データ線の駆動に伴う消費電力を更に下げることができる表示装置の駆動装置、を提供することにある。
【課題を解決するための手段】
【０００７】
本発明による表示装置の駆動装置は、データ線とそれに接続されている複数の画素とを有する表示装置に搭載され、そのデータ線を駆動する。この駆動装置は特に、
複数の階調電圧を生成する階調電圧生成部、
それら複数の階調電圧の中から出力電圧を選択する電圧選択部、
電圧選択部の出力電圧を所定の割合で増幅する電圧レベル変換部、
電圧レベル変換部を所定期間、電圧選択部とデータ線との間に接続する第１スイッチング部、及び、
第１スイッチング部が電圧レベル変換部を電圧選択部とデータ線との両方から分離している期間に、電圧選択部とデータ線との間を直接接続する第２スイッチング部、を有する。
第１スイッチング部は、電圧レベル変換部を電圧選択部に接続する第１スイッチングトランジスタ、及び、電圧レベル変換部をデータ線に接続する第２スイッチングトランジスタを有する。
【０００８】
電圧選択部は好ましくは、外部から入力される映像データに基づいて出力電圧を決める。
電圧レベル変換部の利得は好ましくは１と実質的に等しい。
第１スイッチングトランジスの制御端子は好ましくは、第２スイッチングトランジスタの制御端子に接続されている。
【０００９】
電圧レベル変換部は好ましくは駆動トランジスタを有する。駆動トランジスタの制御端子は第１スイッチングトランジスタに接続され、出力端子は第２スイッチングトランジスタに接続されている。その場合、第１スイッチング部は好ましくは、駆動トランジスタの入力端子に対して第１電圧を印加する増幅スイッチングトランジスタをさらに有する。電圧レベル変換部は更に好ましくは、駆動トランジスタの出力端子に対して第２電圧を印加するバイアストランジスタ、をさらに有する。ここで、第２電圧は第１電圧より低い。
【００１０】
電圧レベル変換部は好ましくは、駆動トランジスタのしきい値電圧の変動を補償するしきい値電圧補償部、をさらに有する。しきい値電圧補償部は好ましくは、第１スイッチング部が遮断状態である期間に動作する。しきい値電圧補償部は好ましくは、
駆動トランジスタの制御端子と第１スイッチングトランジスタとの間に接続されているキャパシタ、
駆動トランジスタの入力端子に対して第１電圧を印加する第１補償トランジスタ、
駆動トランジスタの入力端子と制御端子との間を接続する第２補償トランジスタ、及び、
第１スイッチングトランジスタの出力端子と駆動トランジスタの出力端子との間を接続する第３補償トランジスタ、を有する。
増幅スイッチングトランジスタの制御端子は、第１及び第２スイッチングトランジスタの制御端子に接続されている。
【００１１】
本発明による表示装置は、
データ線、
そのデータ線に接続されている複数の画素、
複数の階調電圧を生成する階調電圧生成部、及び、
出力電圧をデータ線に対して印加するデータ駆動部、を有する。特に、データ駆動部は、入力された電圧を所定の割合で増幅する出力バッファを含む。データ駆動部は、複数の階調電圧の中から一つの電圧を選択し、選択された電圧、またはその電圧を出力バッファで増幅したものを出力電圧としてデータ線に対して印加する。
【００１２】
データ駆動部は好ましくはデジタル−アナログ変換器をさらに有する。デジタル−アナログ変換器は、映像データに基づいて複数の階調電圧の中から一つの電圧を選択し、選択された電圧を出力バッファに供給する。一方、出力バッファは好ましくは、
所定期間に、デジタル−アナログ変換器から供給された電圧を所定の割合で増幅し、増幅された電圧を出力電圧としてデータ線に対して印加する駆動トランジスタ、及び、
上記の所定期間とは異なる期間に、デジタル−アナログ変換器から供給された電圧をデータ線に対して直接印加する直通スイッチングトランジスタ、を有する。出力バッファは更に好ましくは、
上記の所定期間に、第１電圧を駆動トランジスタの入力端子に対して印加する増幅スイッチングトランジスタ、
上記の所定期間に、デジタル−アナログ変換器から供給された電圧を駆動トランジスタの制御端子に対して印加する第１スイッチングトランジスタ、及び、
上記の所定期間に、駆動トランジスタの出力端子をデータ線に接続する第２スイッチングトランジスタ、を有する。
【００１３】
出力バッファは好ましくは、
一端が駆動トランジスタの制御端子に接続されたキャパシタ、
上記の所定期間とは異なる補償期間に、第１電圧を駆動トランジスタの入力端子に対して印加する第１補償トランジスタ、
上記の補償期間に、駆動トランジスタの入力端子と制御端子との間を接続する第２補償トランジスタ、及び、
上記の補償期間に、上記のキャパシタの他端を駆動トランジスタの出力端子に接続する第３補償トランジスタ、を有する。
その場合、第１スイッチングトランジスタが好ましくは、上記の所定期間に、デジタル−アナログ変換器から供給された電圧を、上記のキャパシタを通じて駆動トランジスタの制御端子に対して印加する。更に好ましくは、直通スイッチングトランジスタが前記デジタル−アナログ変換器から供給された電圧を前記データ線に対して直接印加する期間に、上記の補償期間が含まれている。
更に好ましくは、出力バッファがバイアストランジスタをさらに有する。バイアストランジスタは駆動トランジスタの出力端子に対して第２電圧を印加し、所定のバイアス電圧に応じて駆動トランジスタの出力電流の量を調節する。
【００１４】
本発明による表示装置の駆動方法は、
デジタル信号である映像データをアナログ信号であるデータ電圧に変換する段階、
そのデータ電圧をデータ線に対して直接接続する段階、及び、
そのデータ電圧を所定の割合で増幅し、増幅された電圧をデータ線に対して印加する段階、を有する。好ましくは、増幅された電圧を所定期間、データ線に対して印加した後に再び、データ電圧をデータ線に対して直接印加する。
【００１５】
データ電圧を駆動トランジスタによって増幅する場合、好ましくは、上記の駆動方法が、駆動トランジスタのしきい値電圧の変動を補償する段階をさらに有する。更に好ましくは、その段階が、データ電圧をデータ線に対して直接印加する間に行われる。その上、その駆動方法では好ましくは、データ電圧を増幅する段階の前に、データ電圧をデータ線から遮断する段階が設けられている。
【発明の効果】
【００１６】
データ電圧を切り換えた直後では一般に、電圧選択部の出力端とデータ線との間での電圧差が大きい。本発明による上記の表示装置は、その期間に第２スイッチング部を用い、電圧選択部とデータ線との間を直接接続する。それにより、その期間では、データ線の寄生キャパシタの充放電に伴う電流が、第２スイッチング部、電圧選択部、及び階調電圧生成部を通して流れ、すなわち、電圧レベル変換部（特に駆動トランジスタの出力電流の経路）をバイパスする。従って、その期間では電圧レベル変換部の消費電力が低下する。更にその期間では、電圧レベル変換部を停止させることができる（特に、駆動トランジスタの出力電流を遮断できる）。その期間を経て、データ線の寄生キャパシタの充放電をある程度完了させ、電圧選択部の出力端とデータ線との間での電圧差を縮小させる。その状態で、第１スイッチング部が電圧レベル変換部を電圧選択部とデータ線との間に接続し、電圧レベル変換部がデータ線の電圧の安定化を開始する。こうして、データ線の電圧をデータ電圧の目標レベルと実質的に等しいレベルに安定に維持したまま、電圧レベル変換部の消費電力を削減できる。更に、電圧レベル変換部の動作期間（特に、駆動トランジスタに出力電流を流す期間）を制限できるので、電圧レベル変換部の消費電力を更に削減できる。
【００１７】
特にデータ電圧を下げる場合、電圧レベル変換部の動作期間の後に再度、第２スイッチング部が電圧選択部とデータ線との間を直接接続する。それにより、電圧レベル変換部の動作期間の終了時にデータ線の寄生キャパシタに残っていた余分な電荷を、データ電圧を切り換える前に、第２スイッチング部、電圧選択部、及び階調電圧生成部を通じて完全に除去できる。こうして、データ線の電圧を確実に、データ電圧の目標レベルと一致させることができる。
【発明を実施するための最良の形態】
【００１８】
以下、添付した図面を参照しながら、本発明の好適な実施形態について詳細に説明する。
図1は本発明の一実施形態による液晶表示装置のブロック図である。この液晶表示装置は、液晶表示パネルアセンブリ300、ゲート駆動部400、データ駆動部500、階調電圧生成部550、及び信号制御部600を有する。
【００１９】
液晶表示パネルアセンブリ300は、複数の信号線G1−Gn、D1−Dm、及び、ほぼマトリックス状に配列されている複数の画素PXを有する。
信号線は、ゲート信号（“走査信号”とも言う）を伝達するn本のゲート線G1−Gnと、データ電圧を伝達するm本のデータ線D1−Dmとを含む。ゲート線G1−Gnは、画素マトリックスの間をほぼ行方向に延びている。データ線D1−Dmは、画素マトリックスの間をほぼ列方向に延びている。
【００２０】
図2は、上記の液晶表示装置に含まれる１つの画素の構成を模式的に示している。液晶表示パネルアセンブリ300は、互いに対向する下部表示パネル100及び上部表示パネル200を含む。更に、それら二枚の表示パネルの間には液晶層3が挟まれている。各画素PXは、i番目（i＝1、2、…、n）のゲート線Giとj番目（j＝1、2、…、m）のデータ線Djとに接続されている。各画素PXは、スイッチング素子Q、液晶キャパシタClc、及びストレージキャパシタCstを有する。
【００２１】
スイッチング素子Qは好ましくは、下部表示パネル100に備えられている薄膜トランジスタなどの三端子素子である。スイッチング素子Qの制御端子はゲート線Giに接続され、入力端子はデータ線Djに接続され、出力端子は液晶キャパシタClcとストレージキャパシタCstとに接続されている。
【００２２】
液晶キャパシタClcは、下部表示パネル100に備えられている画素電極191と、上部表示パネル200に備えられている共通電極270との間の等価容量である。それら二つの電極191、270の間に挟まれている液晶層3の部分は液晶キャパシタClcの誘電体として機能する。画素電極191は各画素に一枚ずつ形成され、スイッチング素子Qの出力端子に接続され、スイッチング素子Qを通してデータ線Djからデータ電圧を受ける。共通電極270は上部表示パネル200の全面に形成され、外部から共通電圧Vcomを受ける。尚、図2とは異なり、共通電極270が下部表示パネル100に備えられていても良い。その場合、二つの電極191、270の少なくとも１つが線状または棒状であっても良い。
【００２３】
ストレージキャパシタCstは液晶キャパシタClcの容量を補う。ストレージキャパシタCstは、下部表示パネル100に備えられている専用の信号線（図示せず）と画素電極191とが絶縁体を隔てて重なった部分から構成されている。この専用の信号線に対しては好ましくは、共通電圧Vcomなどの所定の電圧が印加される。尚、ストレージキャパシタCstが、画素電極191と隣の画素に接続されたゲート線Gi−1とが絶縁体を隔てて重なった部分から構成されていても良い。その他に、ストレージキャパシタCstが省略されていても良い。
【００２４】
カラー表示を実現する方式としては、各画素PXが基本色の１つを固別に表示する空間分割方式や、各画素PXが時間別に基本色のそれぞれを表示する時間分割方式とが知られている。これらの方式は、基本色の空間的分布や時間的変化によって所望の色相を表現する。基本色の例としては、三原色（赤、緑、青）がある。図2は空間分割方式の一例であり、各画素PXが、画素電極191に対向する上部表示パネル200の領域に、基本色の１つを示す色フィルタ230を備えている。尚、図2とは異なり、色フィルタが画素電極191の上または下の、下部表示パネル100の領域に形成されていても良い。
好ましくは、二枚の表示パネル100、200の少なくともいずれかの外側に、少なくとも１つの偏光子（図示せず）が接着されている。
【００２５】
階調電圧生成部550は好ましくは、二組の階調電圧群（または基準階調電圧群）を生成する。各階調電圧は画素PXの透過率に対応づけられている。二組の階調電圧群の一方は共通電圧Vcomに対して正の値であり、他方は負の値である。
ゲート駆動部400はゲート線G1−Gnに接続され、ゲートオン電圧Vonとゲートオフ電圧Voffとの組み合わせから成るゲート信号を各ゲート線G1−Gnに対して順番に印加する。
データ駆動部500はデータ線D1−Dmに接続され、階調電圧生成部800から出力される階調電圧のいずれかを選択し、選択された階調電圧をデータ電圧として目標のデータ線D1−Dmに対して印加する。
【００２６】
信号制御部600は、外部のグラフィックコントローラ（図示せず）から、入力映像信号R、G、B、及び入力制御信号を受信する。入力映像信号R、G、Bは各画素PXの輝度情報を含む。輝度情報は画素の目標の輝度を、所定数（例えば、1024（＝210）、256（＝28）、または64（＝26））の階調で表している。入力制御信号は好ましくは、垂直同期信号Vsync、水平同期信号Hsync、メインクロックMCLK、及びデータイネーブル信号DEを含む。信号制御部600は入力映像信号R、G、Bと入力制御信号とに基づき、入力映像信号R、G、Bを液晶表示パネルアセンブリ300の動作条件に合わせて適切に処理し、映像データDATに変換する。信号制御部600は更にゲート制御信号CONT1及びデータ制御信号CONT2を生成し、ゲート制御信号CONT1をゲート駆動部400に出力し、データ制御信号CONT2と映像データDATとをデータ駆動部500に出力する。ゲート制御信号CONT1は好ましくは、走査開始を指示するための走査開始信号、及びゲートオン電圧Vonの出力タイミングを制御するためのクロック信号を含む。ゲート制御信号CONT1は更に、ゲートオン電圧Vonの持続時間を限定するための出力イネーブル信号を含んでも良い。データ制御信号CONT2は好ましくは、マトリックスの各行の画素PXに対する映像データDATの伝送開始を知らせる水平同期開始信号STH、データ線D1−Dmに対するデータ電圧の印加を命令するためのロード信号LOAD、及びデータクロック信号HCLKを含む（図3参照）。データ制御信号CONT2は更に、共通電圧Vcomに対するデータ電圧の極性反転を指示するための反転信号を含んでも良い。本発明の実施形態による信号制御部600では更に、データ制御信号CONT2が３種類のスイッチング信号SW1、SW2、SW3を含む（図3参照）。
【００２７】
各駆動部400、500、550、及び600は好ましくは、少なくとも１つの集積回路チップの形態で液晶表示パネルアセンブリ300の上に直接実装される。その他に、それらの駆動部が可撓性印刷回路膜（図示せず）の上に実装され、ＴＣＰ（Tape Carrier Package）の形態で液晶表示パネルアセンブリ300に接着されていても良い。また、別の印刷回路基板（図示せず）の上に実装されていても良い。更に、それらとは異なり、各駆動部400、500、550、及び600が、信号線G1−Gn、D1−Dm、及びスイッチング素子Qなどと共に、液晶表示パネルアセンブリ300の上に集積化されていても良い。各駆動部400、500、550、及び600は更に好ましくは、単一のチップに集積化されている。尚、それらの駆動部のいずれか、またはそれらを構成する回路素子のいずれかがチップに外付けされていても良い。
【００２８】
上記の液晶表示装置は以下のように動作する。
まず、信号制御部600が、外部のグラフィックコントローラから入力映像信号R、G、Bと入力制御信号とを受信する。信号制御部600は、入力映像信号R、G、Bと入力制御信号とに基づき、ゲート制御信号CONT1、データ制御信号CONT2、及び映像データDATを生成する。ゲート制御信号CONT1はゲート駆動部400に出力され、データ制御信号CONT2と映像データDATとはデータ駆動部500に出力される。
【００２９】
信号制御部600からのデータ制御信号CONT2に従い、データ駆動部500は、マトリックスの行ごとに画素PXに対する映像データDATを受信する。データ駆動部500は更に、各映像データDATの輝度情報に応じて階調電圧を一つ選択し、目標のデータ線に対するデータ電圧として設定する。こうして、デジタル信号である映像データDATが、アナログ信号であるデータ電圧に変換される。その後、データ駆動部500はデータ電圧を目標のデータ線D1−Dmに対して印加する。
【００３０】
ゲート駆動部400は、信号制御部600からのゲート制御信号CONT1に従ってゲートオン電圧Vonをゲート線G1−Gnの一つに対して印加する。図2に示されているゲート線Giに対してゲートオン電圧Vonが印加されると、ゲート線Giとデータ線Djとに接続されているスイッチング素子Qが導通する。それにより、データ線Djに対して印加されたデータ電圧がそのスイッチング素子Qを通じてその画素PXの画素電極191に対して印加される。
【００３１】
画素電極191に対して印加されたデータ電圧と共通電圧Vcomとの間の差が液晶キャパシタClcの両端電圧（すなわち画素電圧）に等しい。画素電極191と共通電極270との間に挟まれた液晶層3では、液晶分子の配向方向が画素電圧のレベルに応じて変化するので、液晶層3のその部分を通過する光の偏光方向の回転角が変化する。この偏光方向の回転角の変化は、液晶表示パネルアセンブリ300に接着された偏光子によって画素の透過率（すなわち輝度）の変化として画面に現れる。こうして、各画素PXが、映像データDATの示す階調の輝度で光る。
【００３２】
以上の動作が1水平周期（“1H”とも言い、水平同期信号Hsync及びデータイネーブル信号DEの一周期に等しい）ごとに繰り返される。それにより、全てのゲート線G1−Gnに対して順番にゲートオン電圧Vonが印加され、全ての画素PXに対して個別にデータ電圧が印加される。その結果、１つのフレームの映像が画面に表示される。
１つのフレームが終わると次のフレームが始まる。そのとき、好ましくは、データ駆動部500に対して印加される反転信号の状態が制御され、各画素PXに対して印加されるデータ電圧の（共通電圧Vcomに対する）極性が直前のフレームにおける極性とは反対に設定される（フレーム反転）。更に、各フレーム内でも反転信号の特性を利用し、データ電圧の極性をデータ線ごとに反転させ（行反転、点反転）、または画素行ごとに反転させても良い（列反転、点反転）。
【００３３】
以下、図3を参照しながら、データ駆動部について詳細に説明する。データ駆動部500は好ましくは、データ線D1−Dmと同数のデータ駆動集積回路（ＩＣ）501を有する。各データ駆動ＩＣ501はデータ線D1−Dmの１つDjに接続されている。各データ駆動ＩＣ501は、シフトレジスタ510、ラッチ520、デジタル−アナログ変換器530、及び出力バッファ540を有する。
【００３４】
シフトレジスタ510は、信号制御部600からの水平同期開始信号STH、または、前段のデータ駆動ＩＣに含まれているシフトレジスタからのシフトクロック信号SCL0に応じて映像データDATの受信を開始する。更に、受信された映像データDATをデータクロック信号HCLKに従ってラッチ520に伝達する。シフトレジスタ510は更に、新たなシフトクロック信号SCL1を生成し、次段のデータ駆動ＩＣのシフトレジスタに出力する。
【００３５】
ラッチ520はシフトレジスタ510から映像データDATを受信して保持し、ロード信号LOADの示すタイミングでデジタル−アナログ変換器530に出力する。
デジタル−アナログ変換器530は電圧選択部であり、ラッチ520から受信した映像データDATに合わせて、階調電圧生成部550から供給される階調電圧のいずれかを選択し、出力バッファ540に出力する。こうして、デジタル信号である映像データDATが、アナログ電圧である階調電圧に変換される。
【００３６】
出力バッファ540は信号制御部600から３種類のスイッチング信号SW1、SW2、SW3を受信し、それらの示すタイミングで、デジタル−アナログ変換器530の出力電圧自体、またはそれを増幅した電圧を、データ電圧としてデータ線の一つDjに出力する。それにより、1水平周期の間、そのデータ線Djの電圧をデータ電圧に等しく、安定に維持する。
【００３７】
図4は、図3に示されている出力バッファの等価回路図である。図4には更に、階調電圧生成部550とデータ線Djとの各等価回路も示されている。
階調電圧生成部550では、複数の抵抗Rが上位階調基準電圧VrefHと下位階調基準電圧VrefLとの間に直列に接続されている。隣接する２つの抵抗Rの間のノードの電圧が各階調電圧としてデジタル−アナログ変換器530に出力される。
デジタル−アナログ変換器530は、複数のスイッチング素子から成るデコーダ（図示せず）を含む。デコーダは、ラッチ520から供給された映像データDATに応じて、階調電圧生成部550から出力された階調電圧の１つを選択し、出力バッファ540に出力する。
データ線Djは、線抵抗RL、及び、その一端と接地端子との間に接続された寄生キャパシタCLから成る分布定数回路に等価である。寄生キャパシタCLは特に各画素の液晶キャパシタを含む。出力バッファ540からデータ線Djにデータ電圧が出力されると、寄生キャパシタCLが充電され、または放電する。
【００３８】
出力バッファ540は、電圧レベル変換部、第１スイッチング部、及び第２スイッチング部に大別される。電圧レベル変換部は、駆動トランジスタQd、バイアストランジスタQb、キャパシタCd、及び３つの補償トランジスタQ1−Q3を含む。電圧レベル変換部は駆動トランジスタQdの制御端子の電圧を所定の割合で増幅し、その増幅された電圧を駆動トランジスタQdの出力端子n2から出力する。第１スイッチング部は増幅スイッチングトランジスタQ4と２つのスイッチングトランジスタQ5、Q6とを含む。第１スイッチング部は特に、電圧レベル変換部をデジタル−アナログ変換器530とデータ線Djとの間に接続する。第２スイッチング部は直通スイッチングトランジスタQ7を含む。第２スイッチング部はデジタル−アナログ変換器530とデータ線Djとの間を直接接続する。各トランジスタQd、Qb、Q1−Q7は好ましくはＦＥＴである。
【００３９】
駆動トランジスタQdは飽和領域で動作する。すなわち、制御端子に対して印加された電圧に応じた量の出力電流Idを、入力端子と出力端子との間に流す。
バイアストランジスタQbの制御端子の電圧はバイアス電圧Vbiasに維持されている。バイアストランジスタQbの入力端子は駆動トランジスタQdの出力端子n2に接続されている。バイアストランジスタQbの出力端子の電圧は第２電圧（好ましくは接地電圧）GVSSに維持されている。バイアストランジスタQbは飽和領域で動作して電流源として機能し、駆動トランジスタQdの出力端子n2の電圧を安定化させる。
【００４０】
キャパシタCd及び３つの補償トランジスタQ1、Q2、Q3は以下の構成により、駆動トランジスタQdのしきい値電圧の変動を補償する。
第１補償トランジスタQ1の制御端子は第１スイッチング信号SW1を受信する。第１補償トランジスタQ1の入力端子の電圧は第１電圧GVDDに維持されている。第１補償トランジスタQ1の出力端子は駆動トランジスタQdの入力端子に接続されている。第１補償トランジスタQ1は第１スイッチング信号SW1に従って第１電圧GVDDを駆動トランジスタQdの入力端子に伝達する。
【００４１】
第２補償トランジスタQ2の制御端子は第１スイッチング信号SW1を受信する。第２補償トランジスタQ2の入力端子は駆動トランジスタQdの入力端子に接続され、出力端子は駆動トランジスタQdの制御端子に接続されている。第２補償トランジスタQ2は第１スイッチング信号SW1に従って駆動トランジスタQdの入力端子と制御端子との間を短絡し、駆動トランジスタQdをダイオード接続させる。
【００４２】
第３補償トランジスタQ3の制御端子は第１スイッチング信号SW1を受信する。第３補償トランジスタQ3の入力端子は駆動トランジスタQdの出力端子n2に接続され、出力端子はキャパシタCdの一端に接続されている。キャパシタCdの他端は駆動トランジスタQdの制御端子に接続されている。第３補償トランジスタQ3は第１スイッチング信号SW1に従って駆動トランジスタQdの出力端子n2をキャパシタCdの一端に接続する。そのとき、キャパシタCdは、駆動トランジスタQdの制御端子と出力端子n2との間の電圧に応じて充放電される。
【００４３】
増幅スイッチングトランジスタQ4の制御端子は第２スイッチング信号SW2を受信する。増幅スイッチングトランジスタQ4の入力端子の電圧は第１電圧GVDDに維持されている。増幅スイッチングトランジスタQ4の出力端子は駆動トランジスタQdの入力端子に接続されている。増幅スイッチングトランジスタQ4は第２スイッチング信号SW2に従って第１電圧GVDDを駆動トランジスタQdの入力端子に伝達する。
【００４４】
第１スイッチングトランジスタQ5の制御端子は第２スイッチング信号SW2を受信する。第１スイッチングトランジスタQ5の入力端子はデジタル−アナログ変換器540の出力端n1に接続され、出力端子はキャパシタCdを通して駆動トランジスタQdの制御端子に接続されている。第１スイッチングトランジスタQ5は第２スイッチング信号SW2に従ってデジタル−アナログ変換器530の出力端n1の電圧（すなわちデータ電圧）を、キャパシタCdを通して駆動トランジスタQdの制御端子に伝達する。
【００４５】
第２スイッチングトランジスタQ6の制御端子は第２スイッチング信号SW2を受信する。第２スイッチングトランジスタQ6の入力端子は駆動トランジスタQdの出力端子n2に接続され、出力端子はデータ線Djの一端n3に接続されている。第２スイッチングトランジスタQ6は第２スイッチング信号SW2に従って駆動トランジスタQdの出力端子n2をデータ線Djの一端n3に接続する。
【００４６】
直通スイッチングトランジスタQ7の制御端子は第３スイッチング信号SW3を受信する。直通スイッチングトランジスタQ7の入力端子はデジタル−アナログ変換器530の出力端n1に接続され、出力端子はデータ線Djの一端n3に接続されている。直通スイッチングトランジスタQ7は第３スイッチング信号SW3に従ってデジタル−アナログ変換器530の出力端n1をデータ線Djの一端n3に直接接続する。それにより、データ電圧が、第１スイッチングトランジスタQ5と第２スイッチングトランジスタQ6との間の回路をバイパスしてデータ線Djに対して直接印加される。
【００４７】
次に、図5〜図6Dを参照しながら、図4に示されている出力バッファ540の動作について詳細に説明する。
デジタル−アナログ変換器530は各水平期間で、出力端n1の電圧を一定の階調電圧に維持する。一方、各水平期間1Hは図5に示されているように、３つのスイッチング信号SW1、SW2、SW3の状態に応じて４つの期間T1、T2、T3、T4に分けられる。ここで、各スイッチング信号SW1、SW2、SW3は好ましくは図5に示されているような２値信号である。各スイッチング信号SW1、SW2、SW3が一方のレベル（図5ではハイレベル。以下、導通電圧レベルという。）にあるときは各スイッチング信号SW1、SW2、SW3を受信するトランジスタが導通し、他方のレベル（図5ではローレベル。以下、遮断電圧レベルという。）にあるときは各トランジスタが遮断される。
【００４８】
第３スイッチング信号SW3が導通電圧レベルに変化すると、第１期間T1が始まり、直通スイッチングトランジスタQ7が導通する。一方、第１期間T1の初めでは第１スイッチング信号SW1及び第２スイッチング信号SW2がいずれも遮断電圧レベルを維持するので、増幅スイッチングトランジスタQ4、２つのスイッチングトランジスタQ5、Q6、及び３つの補償トランジスタQ1、Q2、Q3がいずれも遮断状態を維持する。従って、第１期間T1では出力バッファ540が、図6Aに示した等価回路で表される。第３スイッチング信号SW3が導通電圧レベルに変化することにより、直通スイッチングトランジスタQ7が導通するので、デジタル−アナログ変換器530の出力端n1がデータ線Djの一端n3に直接接続される。一方、第１スイッチングトランジスタQ5と第２スイッチングトランジスタQ6とがいずれも遮断されているので、電圧レベル変換部がデジタル−アナログ変換器530の出力端n1とデータ線Djの一端n3との両方から切り離されている。更に、第１補償トランジスタQ1と増幅スイッチングトランジスタQ4とがいずれも遮断されているので、駆動トランジスタQdには出力電流Idが流れない。
【００４９】
ここで、デジタル−アナログ変換器530の出力端n1が完全に孤立していれば、デジタル−アナログ変換器530の出力端n1の電圧は、データ線Djに対して印加されるべきデータ電圧の目標レベルと等しい。しかし、デジタル−アナログ変換器530の出力端n1が直通スイッチングトランジスタQ7を通してデータ線Djの一端n3に接続されると、その瞬間からしばらくの間、データ線Djの寄生キャパシタCLが、直通スイッチングトランジスタQ7、デジタル−アナログ変換器530、及び階調電圧生成部550の抵抗Rの直列接続を通して充電され、または放電する。それにより、デジタル−アナログ変換器530の出力端n1の電圧がデータ電圧の目標レベルから一時的に外れた後、データ電圧の目標レベルに徐々に戻る。
【００５０】
第１期間T1の中程には、駆動トランジスタQdのしきい値電圧の変動を補償するための補償期間T1’が設定される。補償期間T1’では第１スイッチング信号SW1が導通電圧レベルに遷移するので、３つの補償トランジスタQ1、Q2、Q3がいずれも導通する。従って、出力バッファ540が、図6Bに示されている等価回路で表現される。図6Bに示されているように、駆動トランジスタQdの入力端子と制御端子との間が第２補償トランジスタQ2によって接続され、駆動トランジスタQdがダイオード接続状態となる。更に、駆動トランジスタQdの入力端子に対し、第１補償トランジスタQ1を通して第１電圧GVDDが印加される。それにより、補償期間T1’では駆動トランジスタQdに出力電流Idが流れる。一方、キャパシタCdの一端が第３補償トランジスタQ3を通して駆動トランジスタQdの出力端子n2に接続され、駆動トランジスタQdの制御端子と出力端子n2との間の電圧差で充電される。この時、駆動トランジスタQdの出力端子n2の電圧Vn2は式(1)で表される：
【００５１】
Vn2＝Vg−Vth。                                          (1)
【００５２】
ここで、Vgは制御端子の電圧（＝入力端子の電圧）を示し、Vthは駆動トランジスタVdのしきい値電圧を示す。すなわち、駆動トランジスタQdの制御端子と出力端子n2との間の電圧差（＝Vg−Vn2）が駆動トランジスタQdのしきい値電圧Vthに等しい。従って、キャパシタCdの両端電圧が駆動トランジスタQdのしきい値電圧Vthに等しく維持される。
【００５３】
補償期間T1’の長さは、キャパシタCdの両端電圧の安定化に必要な長さに設定されている。第１スイッチング信号SW1が再び遮断電圧レベルに戻ると補償期間T1’が終了する（図5参照）。特に、駆動トランジスタQdの出力電流Idが遮断される。尚、補償期間T1’では、駆動トランジスタQdがデジタル−アナログ変換器530とデータ線Djとのいずれからも分離されたままである。従って、第１補償トランジスタQ1のオンオフやキャパシタCdの充電に伴う出力電流Id等の変化が、デジタル−アナログ変換器530の出力端n1の電圧（＝データ線Djの一端n3の電圧）には影響を与えない。
【００５４】
次に、第３スイッチング信号SW3が遮断電圧レベルに遷移すると、第２期間T2が始まる（図5参照）。ここで、第１スイッチング信号SW1及び第２スイッチング信号SW2はいずれも遮断電圧レベルを維持している。従って、第２期間T2では３つのスイッチング信号SW1、SW2、SW3が全て遮断電圧レベルに維持されているので、増幅スイッチングトランジスタQ4、２つのスイッチングトランジスタQ5、Q6、直通スイッチングトランジスタQ7、及び３つの補償トランジスタQ1、Q2、Q3が全て遮断されている。それ故、図6Cに示されているように、データ線Dj、出力バッファ540、及びデジタル−アナログ変換器530の間の接続が全て切れている。それにより、デジタル−アナログ変換器530の出力端n1の電圧が再びデータ電圧の目標レベルに等しく維持される。一方、駆動トランジスタQdには出力電流Idが流れない。
【００５５】
続いて、第２スイッチング信号SW2が導通電圧レベルに遷移すると、第３期間T3が始まる（図5参照）。ここで、第１スイッチング信号SW1及び第３スイッチング信号SW3はいずれも遮断電圧レベルを維持している。従って、第３期間T3では出力バッファ540が、図6Dに示した等価回路で表される。増幅スイッチングトランジスタQ4の導通により、駆動トランジスタQdの入力端子に第１電圧GVDDが伝達される。第１スイッチングトランジスタQ5の導通により、デジタル−アナログ変換器530の出力端n1がキャパシタCdを通して駆動トランジスタQdの制御端子に接続される。第２スイッチングトランジスタQ6の導通により、駆動トランジスタQdの出力端子n2がデータ線Djの一端n3に接続される。
【００５６】
第１スイッチングトランジスタQ5を通じてデジタル−アナログ変換器530の出力端n1の電圧（データ電圧の目標レベル）VdatがキャパシタCdの一端に対して印加される。ここで、キャパシタCdの両端電圧は駆動トランジスタQdのしきい値電圧Vthに等しい。従って、キャパシタCdの他端に接続された駆動トランジスタQdの制御端子の電圧Vgは式(2)で表される：
【００５７】
Vg＝Vdat＋Vth。                                          (2)
【００５８】
一方、駆動トランジスタQdには出力電流Idが流れる。その出力電流Idの大きさは駆動トランジスタQdの制御端子と出力端子n2との間の電圧差Vgsによって式(3)で表される：
【００５９】
Id＝k(Vgs−Vth)2。                                        (3)
【００６０】
ここで、kは駆動トランジスタQdの特性などで決まる定数である。
駆動トランジスタQdの出力端子n2の電圧はデータ線Djの一端n3の電圧Vn3に等しいので、駆動トランジスタQdの制御端子と出力端子との間の電圧差VgsはVgとVn3との間の差に等しい：Vgs＝Vg−Vn3。この表式と式(2)とを式(3)に代入すると、出力電流Idの大きさが式(4)で表される：
【００６１】
Id／k＝(Vdat＋Vth−Vn3−Vth)2＝(Vdat−Vn3)2。            (4)
【００６２】
従って、データ線Djの一端n3の電圧Vn3が次式(5)で表される：
【００６３】
Vn3＝Vdat＋α。ここで、α＝−(Id／k)1／2。                    (5)
【００６４】
定常状態では出力電流Idが一定であるので、αもまた一定である。
式(5)から明らかな通り、データ線Djの一端n3の電圧Vn3は、データ電圧の目標レベルVdatから定数αだけ外れたレベルに維持される。定数αは好ましくは実験で決める。定数αは好ましくは、0にできるだけ近い値に設定される。
こうして、第３期間T3では、駆動トランジスタQdを通じて供給される外部電源（電圧GVDD）からの電力により、データ線Djの寄生キャパシタCLが急速に充電される。その結果、データ線Djの一端n3の電圧Vn3が、式(5)で表されるレベル、すなわち、定数αの誤差でデータ電圧の目標レベルVdatと実質的に一致するレベルに速やかに到達し、そのレベルに安定に維持される。
【００６５】
各水平期間1Hのうち、初めの期間T1、T2では、デジタル−アナログ変換器530の出力端n1とデータ線の一端n3との間での電圧差が大きい。そこで、それらの期間T1、T2では、直通スイッチングトランジスタQ7を通してデジタル−アナログ変換器530とデータ線Djとの間を直接接続する。それにより、それらの期間T1、T2では、データ線Djの寄生キャパシタCLの充放電に伴う電流を、直通スイッチングトランジスタQ7、デジタル−アナログ変換器530、及び階調電圧生成部550の抵抗Rの直列接続を通して流し、駆動トランジスタQdの出力電流Idの経路をバイパスさせる。一方、それらの期間T1、T2では（補償期間T1’を除き）、駆動トランジスタQdの出力電流Idを遮断する。それらの期間T1、T2を経て、データ線Djの寄生キャパシタCLの充放電をある程度完了させ、デジタル−アナログ変換器530の出力端n1とデータ線の一端n3との間での電圧差を縮小させた後に、駆動トランジスタQdの出力電流Idを利用したデータ線Djの電圧の安定化を開始する（第３期間T3）。こうして、第１〜第３期間を通してデータ線Djの電圧を、データ電圧の目標レベルVdatと実質的に（すなわち、定数αの誤差を除いて）等しいレベルに安定に維持し、かつ、駆動トランジスタQdの出力電流Idに起因する導通損失を低下させる。更に、駆動トランジスタQdに出力電流Idを流す期間を、各水平期間1Hのうち、補償期間T1’と第３期間T3とに制限する。それらの結果、データ電圧の安定性を損なうことなく、出力バッファ540の消費電力を十分に削減できる。
【００６６】
各水平期間1Hの最後では次の水平期間の前に、第２スイッチング信号SW2が遮断電圧レベルに遷移し、第３スイッチング信号SW3が導通電圧レベルに遷移する。それにより、第４期間T4が始まる（図5参照）。ここで、第１スイッチング信号SWは遮断電圧レベルに維持されている。従って、第４期間T4では出力バッファ540が再び、図6Aに示した第１期間T1での等価回路と同様な等価回路で表される。つまり、第１期間T1と同様に、電圧レベル変換部（特に駆動トランジスタQd）がデジタル−アナログ変換器530とデータ線Djとの両方から分離されると共に、駆動トランジスタQdの出力電流Idが遮断される。一方、直通スイッチングトランジスタQ7が導通してデジタル−アナログ変換器530の出力端n1をデータ線Djの一端n3に直接接続する。
【００６７】
特に、ある水平期間でデータ線Djに対して印加されるべきデータ電圧が、直前の水平期間でそのデータ線Djに対して印加されたデータ電圧より低い場合、第３期間T3では、データ線Djの一端n3の電圧Vn3が式(5)で表されるレベルに到達するまで、データ線Djの寄生キャパシタCLに蓄積されていた電荷がバイアストランジスタQbを通じて外部に流れ出る。しかし、データ線Djの寄生キャパシタCLの放電は充電より遅いので、第３期間T3の終了時にも寄生キャパシタCLに余分な電荷が残り得る。そこで、第４期間T4を設け、上記の通り、データ線Djの一端n3とデジタル−アナログ変換器530の出力端n1との間を直接接続する。それにより、第３期間T3の終了時に寄生キャパシタCLに残っていた余分な電荷を次の水平期間の前に、階調電圧生成部550の抵抗Rの直列接続を通じて完全に除去できる。更に、データ線Djの一端n3の電圧Vn3を確実に、デジタル−アナログ変換器530の出力端n1の電圧（データ電圧の目標レベル）Vdatと一致させることができる。
【００６８】
本発明の実施形態による出力バッファ540は、水平期間1Hごとに、上記の第１期間T1から第４期間T4までの動作を繰り返す。尚、各期間の維持時間は好ましくは実験で最適化される。
【００６９】
本発明の上記の実施形態による出力バッファ540の省電力効果は、次のような従来技術との比較実験から実際に明らかにされている。図7は、その比較例として用いた従来の出力バッファを有する表示装置のブロック図である。図8は、図7に示されている比較例と上記の実施形態とのそれぞれの階調電圧生成部及び出力バッファの各消費電力を示す表である。
【００７０】
図7に示されているように、比較例による従来の表示装置は、上記の実施形態と同様な階調電圧生成部550、デジタル−アナログ変換器530、及びデータ線Dj300に加え、従来の出力バッファ54を有する。従来の出力バッファ54は演算増幅器OPと放電トランジスタQcとを含む。演算増幅器OPは電圧ホロアであり、その入力端子がデジタル−アナログ変換器530の出力端に接続され、その出力端子がデータ線Djの一端に接続されている。演算増幅器OPは所定時間、データ線Djの一端の電圧をデジタル−アナログ変換器530の出力電圧と等しく維持する。放電トランジスタQcの制御端子は信号制御部からスイッチング信号SWを受信する。放電トランジスタQcの入力端子はデータ線Djの一端に接続され、出力端子は接地されている。放電トランジスタQcはスイッチング信号SWに応じてオンオフすることでデータ線Djの寄生キャパシタCLの放電を制御する。特に、データ線Djの寄生キャパシタCLに蓄積されている電荷を接地導体に逃がす。
【００７１】
比較例の出力バッファ54では、本発明の上記の実施形態による出力バッファ540とは異なり、演算増幅器OPが各水平期間1Hの全体で動作を継続する。それにより、両者の間では消費電力に差が生じる。図8を参照すると、本発明の上記の実施形態は比較例より、階調電圧生成部550の消費電力が1.670mW（＝3.799mW−2.129mW）程度高いが、出力バッファ540の消費電力が6.852mW（＝7.240mW−0.388mW）程度低い。本発明の上記の実施形態では比較例とは異なり、階調電圧生成部550がデータ線Djの寄生キャパシタCLからの放電電流の経路に含まれている。従って、上記の実施形態は比較例より階調電圧生成部550の消費電力が高い。しかし、その放電電流の量は比較的小さいので、階調電圧生成部550の消費電力の差は比較的小さい（図8では1.670mW）。一方、本発明の上記の実施形態の出力バッファ540では比較例の出力バッファ54とは異なり、駆動トランジスタQdに出力電流Idを流す期間が各水平期間1Hより短く制限されている。それにより、上記の実施形態は比較例より出力バッファの消費電力が低い（図8では6.852mW）。更に、演算増幅器OPの内部を流れる電流、及び駆動トランジスタQdの出力電流Idの各量は、データ線Djの寄生キャパシタCLからの放電電流量より一般に大きいので、出力バッファの消費電力の差は、階調電圧生成部550の消費電力の差より十分に大きい。その結果、本発明の上記の実施形態による表示装置の全体は比較例による従来の表示装置の全体より消費電力が低い（図8ではその差が、9.936mW−4.187mW＝5.749mW）。
【００７２】
本発明の上記の実施形態によるデータ駆動部500の出力バッファ540は、上記の液晶表示装置とは別の表示装置の出力バッファとして利用されても良い。特に有機ＥＬ表示装置の駆動回路は液晶表示装置の駆動回路に似ているので、データ駆動部に本発明の上記の実施形態による出力バッファ540を適用可能である。
【００７３】
以上、本発明の好ましい実施形態について詳しく説明したが、本発明の技術的範囲は上記の実施形態には限定されない。特許請求の範囲で定義されている本発明の基本概念を利用した当業者の多様な変形及び改良形態もまた、本発明の技術的範囲に属すると解されるべきである。
【図面の簡単な説明】
【００７４】
【図１】本発明の一実施形態による液晶表示装置のブロック図
【図２】図1に示されている液晶表示装置に含まれる１つの画素を示す模式図
【図３】図1に示されているデータ駆動部の内部構成を示すブロック図
【図４】図3に示されている出力バッファの等価回路図
【図５】図4に示されている出力バッファにより受信される３つのスイッチング信号の波形図
【図６Ａ】図5に示されている第１期間での、図4に示されている出力バッファの等価回路図
【図６Ｂ】図5に示されている第２期間での、図4に示されている出力バッファの等価回路図
【図６Ｃ】図5に示されている第３期間での、図4に示されている出力バッファの等価回路図
【図６Ｄ】図5に示されている第４期間での、図4に示されている出力バッファの等価回路図
【図７】比較例として利用された、従来の出力バッファを有する表示装置のブロック図
【図８】図7に示されている比較例と図4に示されている本発明の一実施形態との間で階調電圧生成部と出力バッファとの各消費電力を比較した表である。
【符号の説明】
【００７５】
3      液晶層
100    下部表示パネル
191    画素電極
200    上部表示パネル
230    色フィルタ
270    共通電極
300    液晶表示パネルアセンブリ
400    ゲート駆動部
500    データ駆動部
510    シフトレジスタ
520    ラッチ
530    デジタル−アナログ変換器
540    出力バッファ
550    階調電圧生成部
600    信号制御部
Cd      キャパシタ
Clc    液晶キャパシタ
Cst    ストレージキャパシタ
CONT1  ゲート制御信号
CONT2  データ制御信号
DAT    映像信号
DE      データイネーブル信号
D1−Dm  データ線
G1−Gn  ゲート線
GVDD    第１電圧
GVSS    第２電圧
HCLK    データクロック信号
Hsync  水平同期信号
Id      駆動トランジスタQdの出力電流
LOAD    ロード信号
MCLK    メインクロック信号
n1      デジタル−アナログ変換器530の出力端
n2      駆動トランジスタQdの出力端子
n3      データ線Djの一端
PX      画素
STH    水平同期開始信号
STV    走査開始信号
SW1    第１スイッチング信号
SW2    第２スイッチング信号
SW3    第３スイッチング信号
Q      スイッチング素子
Q1−Q7  スイッチングトランジスタ
Qb    バイアストランジスタ
Qc    放電トランジスタ
Qd    駆動トランジスタ
T1    第１期間
T1’  補償期間
T2    第２期間
T3    第３期間
T4    第４期間
Vcom  共通電圧
Vdat  データ電圧
Vn2    駆動トランジスタQdの出力端子の電圧
Voff  ゲートオフ電圧
Von    ゲートオン電圧
VrefH  上位階調基準電圧
VrefL  下位階調基準電圧
Vsync  垂直同期信号
Vth    駆動トランジスタQdのしきい値電圧
【図１】
0005401014.tif 000002
【図２】
0005401014.tif 000003
【図３】
0005401014.tif 000004
【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
0005401014.tif 000008
【図６Ｃ】
0005401014.tif 000009
【図６Ｄ】
0005401014.tif 000010
【図７】
0005401014.tif 000011
【図８】
0005401014.tif 000012