(57)【特許請求の範囲】
【請求項１】
第１の領域及び第２の領域を有する半導体基板と、
前記半導体基板の前記第１の領域に形成された第１の活性領域と、
前記半導体基板の前記第２の領域に形成された第２の活性領域と、
前記第１の領域に形成され、前記第１の活性領域を定義する第１の溝部と、
前記第２の領域に形成され、前記第２の活性領域を定義する第２の溝部と、
前記第１の溝部に埋め込まれた第１の素子分離絶縁膜と、
前記第２の溝部に埋め込まれた第２の素子分離絶縁膜と、
を有し、
前記第２の素子分離絶縁膜には、前記第２の活性領域に隣接した部分に、凹み部が形成
されており、
該凹み部の底部は、前記第１の素子分離絶縁膜の前記第１の活性領域に隣接した部分よ
りも低い位置に形成され、
さらに、前記第１の領域には、ロジック回路が形成されており、前記第２の領域には、メモリ回路が形成されている、
ことを特徴とする半導体装置。
【請求項２】
第１の領域及び第２の領域を有する半導体基板と、
前記半導体基板の前記第１の領域に形成された第１の活性領域と、
前記半導体基板の前記第２の領域に形成された第２の活性領域と、
前記第１の領域に形成され、前記第１の活性領域を定義する第１の溝部と、
前記第２の領域に形成され、前記第２の活性領域を定義する第２の溝部と、
前記第１の溝部に埋め込まれた第１の素子分離絶縁膜と、
前記第２の溝部に埋め込まれた第２の素子分離絶縁膜と、
を有し、
前記第２の素子分離絶縁膜には、前記第２の活性領域に隣接した部分に、凹み部が形成
されており、
該凹み部の底部は、前記第１の素子分離絶縁膜の前記第１の活性領域に隣接した部分よ
りも低い位置に形成され、
さらに、前記第１の領域には、ロジック回路が形成されており、前記第２の領域には、Static Random Access Memory回路が形成されている、
ことを特徴とする半導体装置。
【請求項３】
前記第１の素子分離絶縁膜には、前記第１の活性領域に隣接した部分に、前記第２の素
子分離絶縁膜に形成された凹み部に比べて浅い凹み部が形成されている、又は、前記第１
の素子分離絶縁膜は、前記第１の活性領域に隣接した部分に亘ってほぼ平坦である、
ことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１の素子分離絶縁膜の表面の高さと、前記第２の素子分離絶縁膜の表面の高さと
が実質的に等しい、
ことを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
前記第１の領域に形成された電界効果トランジスタと前記第２の領域に形成された電界
効果トランジスタとを備え、
前記第１の領域に形成された前記電界効果トランジスタのチャネル領域は、前記第１の
素子分離絶縁膜に形成された前記凹み部によって露出する前記第１の活性領域の側面に延
在して形成されており、
前記第２の領域に形成された前記電界効果トランジスタのチャネル領域は、前記第２の
素子分離絶縁膜に形成された前記凹み部によって露出する前記第２の活性領域の側面に延
在して形成されている、
ことを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記第１の活性領域と前記第１の素子分離絶縁膜との間と、前記第２の活性領域と前記
第２の素子分離絶縁膜との間に、それぞれ熱酸化膜を備える、
ことを特徴とする請求項３に記載の半導体装置。
【請求項７】
前記第１の領域に形成された前記電界効果トランジスタのゲート絶縁膜の膜厚と、前記
第２の領域に形成された前記電界効果トランジスタのゲート絶縁膜の膜厚と、は等しい、
ことを特徴とする請求項５に記載の半導体装置。
【請求項８】
第１の領域及び第２の領域を有する半導体基板を用意するステップと、
第１の活性領域を定義する第１の溝部を前記半導体基板の前記第１の領域に、第２の活性領域を定義する第２の溝部を前記半導体基板の前記第２の領域に、それぞれ形成するステップと、
前記第１の溝部に第１の素子分離絶縁膜を、前記第２の溝部に第２の素子分離絶縁膜を、それぞれ形成するステップと、
を備え、
前記溝部を形成するステップは、
前記半導体基板の表面に第一の絶縁膜と第二の絶縁膜を順番に形成するステップと、
前記第一の絶縁膜および前記第二の絶縁膜および前記半導体基板をエッチングして、前記半導体基板上の前記第１の領域と前記第２の領域にそれぞれ溝部を形成するステップと、を含み、
前記素子分離絶縁膜を形成するステップは、
前記半導体基板上にマスクを形成するステップと、
前記マスクのうち、前記第１の領域に対応する部分に開口を形成するステップと、
前記マスクを用いて、前記第二の絶縁膜を等方的にエッチングするステップと、
前記マスクを除去するステップと、
前記第１の領域および前記第２の領域の前記第二の絶縁膜を等方的にエッチングするス
テップと、
前記溝部に埋め込み絶縁膜を形成するステップと、
前記第２の素子分離絶縁膜の前記第２の活性領域に隣接する部分に凹み部を形成するステップと、を含み、
該凹み部の底部は、前記第１の素子分離絶縁膜の前記第１の活性領域に隣接した部分よりも低い位置に形成されている、
ことを特徴とする半導体装置の製造方法。
【請求項９】
第１の領域及び第２の領域を有する半導体基板を用意するステップと、
第１の活性領域を定義する第１の溝部を前記半導体基板の前記第１の領域に、第２の活性領域を定義する第２の溝部を前記半導体基板の前記第２の領域に、それぞれ形成するステップと、
前記第１の溝部に第１の素子分離絶縁膜を、前記第２の溝部に第２の素子分離絶縁膜を、それぞれ形成するステップと、
を備え、
前記溝部を形成するステップは、
前記半導体基板の表面に第一の絶縁膜と第二の絶縁膜を順番に形成するステップと、
前記第一の絶縁膜および前記第二の絶縁膜および前記半導体基板をエッチングして、前記半導体基板上の前記第１の領域と前記第２の領域にそれぞれ溝部を形成するステップと、を含み、
前記素子分離絶縁膜を形成するステップは、
前記半導体基板の表面に、第一の埋め込み絶縁膜を形成し、さらに第二の埋め込み絶縁膜によって前記溝部を完全に埋設するステップと、
前記第二の絶縁膜をエッチングストッパとして前記第一および第二の埋め込み絶縁膜を平坦化するステップと、
前記半導体基板上に、前記第２の領域のみ開口したレジストパターンを形成し、前記レジストパターンをマスクとして前記第一の埋め込み絶縁膜の一部を選択的にエッチングするステップと、
前記レジストパターンを除去した後、前記第二の絶縁膜を除去するステップと、
前記第一の絶縁膜を犠牲膜として前記半導体基板に不純物を導入するステップと、
表面に露出した前記第一の埋め込み絶縁膜を除去した後、前記半導体基板にゲート酸化膜を形成するステップと、
前記第２の素子分離絶縁膜の前記第２の活性領域に隣接する部分に凹み部を形成するステップと、を含み、
該凹み部の底部は、前記第１の素子分離絶縁膜の前記第１の活性領域に隣接した部分よりも低い位置に形成されている、
ことを特徴とする半導体装置の製造方法。
【請求項１０】
窒素、炭素、フッ素、ボロン、燐、砒素の少なくともいずれか１つを含む酸化シリコンを堆積することにより、前記第一の埋め込み絶縁膜を形成する、
ことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
酸化シリコンを堆積することにより、前記第二の埋め込み絶縁膜を形成する、
ことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１２】
第１の領域及び第２の領域を有する半導体基板を用意するステップと、
第１の活性領域を定義する第１の溝部を前記半導体基板の前記第１の領域に、第２の活性領域を定義する第２の溝部を前記半導体基板の前記第２の領域に、それぞれ形成するステップと、
前記第１の溝部に第１の素子分離絶縁膜を、前記第２の溝部に第２の素子分離絶縁膜を、それぞれ形成するステップと、  
前記素子分離絶縁膜を形成するステップの後に、前記第１の領域にロジック回路を形成し、前記第２の領域にメモリ回路を形成するステップと、を備え、
前記素子分離絶縁膜を形成するステップは、
前記第２の素子分離絶縁膜の前記第２の活性領域に隣接する部分に凹み部を形成するステップを含み、
該凹み部の底部は、前記第１の素子分離絶縁膜の前記第１の活性領域に隣接した部分よりも低い位置に形成されている、
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）は微細化に伴って、その電気的な特性のばらつきが増大する傾向がある。トランジスタに所望の性能を与えるために注入する不純物には、微視的なばらつきがある。そのため、特にＭＩＳＦＥＴのゲート寸法を縮小すると、トランジスタのランダムばらつきが増大してしまうことが知られている。ここで、ゲート寸法とは、ゲート電極に制御されるチャネル部の長さと幅の積で与えられる面積を言う。【０００３】
ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）に使用されるセルトランジスタは、そのプロセスにおける最小寸法付近に設計される。そのため、上に述べたようなランダムばらつきの影響は最も大きくなる。ばらつきもしくはトランジスタの駆動能力を改善するためには、ゲート幅を大きくすることになる。そうすると、１つのメモリ素子が占有する面積（以降、セルサイズと呼ぶ）が増加してしまうため、スケーリングのメリットが享受できなくなる。【０００４】
このように、半導体基板平面上に形成する平面ＭＩＳＦＥＴを用いたのでは、ＳＲＡＭやＤＲＡＭの集積度を更に向上することが難しくなっている。【０００５】
このような問題に対応する１つの方法として、実効的なチャネル部の面積を増加することが考えられる。例えば、特開２００７−２７５０２号公報では、次の半導体装置の例が開示されている。この半導体装置は、ロジック部とメモリ部でＳＴＩ（Shallow Trench Isolation）絶縁膜の表面の高さが異なり、メモリ部で半導体表面よりもＳＴＩ絶縁膜表面が低く形成されている。図９にＭＩＳＦＥＴのチャネル領域の断面図を示す。図９は、半導体装置５０を、ソース・ドレイン電流の通過方向に垂直に切った断面図である。半導体装置５０はロジック部に半導体素子（ＭＩＳＦＥＴ）５０ａと、メモリ部に半導体素子（ＭＩＳＦＥＴ）５０ｂと、を備える。それぞれの半導体素子５０ａ，５０ｂは、ほぼ同じ構造である。半導体素子５０ａ，５０ｂは、それぞれ半導体基板５００上に絶縁膜（ＳＴＩ絶縁膜，素子分離絶縁膜）５０１ａ，５０１ｂが充填された浅いトレンチ５０４ａ，５０４ｂ、ゲート絶縁膜５０２ａ，５０２ｂ、ゲート電極５０３ａ，５０３ｂ、活性領域５０５ａ，５０５ｂ及びサイドウォール５０６ａ，５０６ｂを有している。図９に示すように、メモリ部のＭＩＳＦＥＴ５０ｂでは、絶縁膜５０１ｂ表面が半導体基板５００表面よりも低く掘り下げられている。その領域にゲート絶縁膜５０２ｂおよびゲート電極５０３ｂを延在させることで、チャネルを素子分離領域の側面にも形成することができる。このようにすれば、元のゲート幅Ｗに加えて、側面領域の長さ２ΔＷだけゲート幅が増加する。従って、ＭＩＳＦＥＴの平面的な面積を増加させずに、実効的なゲート幅を増加させることができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２７５０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、図９に示すようにＳＴＩ絶縁膜５０１ｂを掘り下げると、ＳＴＩ絶縁膜５０１ｂを形成した後に形成したゲート電極５０３ｂの表面に凸凹が生じる。そのため、本工程の後に続くリソグラフィ工程におけるフォーカスマージンを減少させるという問題がある。このように、メモリ部とロジック部でＳＴＩ絶縁膜表面が異なる高さを持つ場合、同一のリソグラフィ工程によってメモリ部とロジック部の両者のゲート電極の形状をそれぞれ所望の形状に加工することはきわめて難しい。【０００８】
このように、従来の平面ＭＩＳＦＥＴでは、スケーリングによってランダムばらつきが増加し、ＳＲＡＭやＤＲＡＭの集積度をさらに向上させることが難しくなってきているという問題があった。また、ＭＩＳＦＥＴのゲート幅方向の側面領域をチャネルとして利用することを考えれば、ランダムばらつきの影響は改善される。しかしながら、ＳＴＩ絶縁膜表面の高さをロジック部とメモリ部で変化させるといった方法では、リソグラフィの加工精度を劣化させ、所望の形状にゲート電極を加工することが困難になるという問題があった。【０００９】
本発明はこのような問題に鑑みてなされたものであり、埋め込み絶縁膜表面の高さを変化させることなく、素子分離絶縁膜で区画された活性領域の側面領域をチャネルとして利用することにより、電界放出トランジスタの実効的なチャネル幅を増加させることが可能な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、本発明の第１の観点に係る半導体装置は、第１の領域及び第２の領域を有する半導体基板と、前記半導体基板の前記第１の領域に形成された第１の活性領域と、前記半導体基板の前記第２の領域に形成された第２の活性領域と、前記第１の領域に形成され、前記第１の活性領域を定義する第１の溝部と、前記第２の領域に形成され、前記第２の活性領域を定義する第２の溝部と、前記第１の溝部に埋め込まれた第１の素子分離絶縁膜と、前記第２の溝部に埋め込まれた第２の素子分離絶縁膜と、を有し、前記第２の素子分離絶縁膜には、前記第２の活性領域に隣接した部分に、凹み部が形成されており、該凹み部の底部は、前記第１の素子分離絶縁膜の前記第１の活性領域に隣接した部分よりも低い位置に形成され、さらに、前記第１の領域には、ロジック回路が形成されており、前記第２の領域には、メモリ回路が形成されている、ことを特徴とする。
上記目的を達成するため、本発明の第２の観点に係る半導体装置は、第１の領域及び第２の領域を有する半導体基板と、前記半導体基板の前記第１の領域に形成された第１の活性領域と、前記半導体基板の前記第２の領域に形成された第２の活性領域と、前記第１の領域に形成され、前記第１の活性領域を定義する第１の溝部と、前記第２の領域に形成され、前記第２の活性領域を定義する第２の溝部と、前記第１の溝部に埋め込まれた第１の素子分離絶縁膜と、前記第２の溝部に埋め込まれた第２の素子分離絶縁膜と、を有し、前記第２の素子分離絶縁膜には、前記第２の活性領域に隣接した部分に、凹み部が形成されており、該凹み部の底部は、前記第１の素子分離絶縁膜の前記第１の活性領域に隣接した部分よりも低い位置に形成され、さらに、前記第１の領域には、ロジック回路が形成されており、前記第２の領域には、Static Random Access Memory回路が形成されている、ことを特徴とする。
【００１１】
上記目的を達成するため、本発明の第３の観点に係る半導体装置の製造方法は、第１の領域及び第２の領域を有する半導体基板を用意するステップと、第１の活性領域を定義する第１の溝部を前記半導体基板の前記第１の領域に、第２の活性領域を定義する第２の溝部を前記半導体基板の前記第２の領域に、それぞれ形成するステップと、前記第１の溝部に第１の素子分離絶縁膜を、前記第２の溝部に第２の素子分離絶縁膜を、それぞれ形成するステップと、を備え、前記溝部を形成するステップは、前記半導体基板の表面に第一の絶縁膜と第二の絶縁膜を順番に形成するステップと、前記第一の絶縁膜および前記第二の絶縁膜および前記半導体基板をエッチングして、前記半導体基板上の前記第１の領域と前記第２の領域にそれぞれ溝部を形成するステップと、を含み、前記素子分離絶縁膜を形成するステップは、前記半導体基板上にマスクを形成するステップと、前記マスクのうち、前記第１の領域に対応する部分に開口を形成するステップと、前記マスクを用いて、前記第二の絶縁膜を等方的にエッチングするステップと、前記マスクを除去するステップと、前記第１の領域および前記第２の領域の前記第二の絶縁膜を等方的にエッチングするステップと、前記溝部に埋め込み絶縁膜を形成するステップと、前記第２の素子分離絶縁膜の前記第２の活性領域に隣接する部分に凹み部を形成するステップと、を含み、該凹み部の底部は、前記第１の素子分離絶縁膜の前記第１の活性領域に隣接した部分よりも低い位置に形成されている、ことを特徴とする。
上記目的を達成するため、本発明の第４の観点に係る半導体装置の製造方法は、第１の領域及び第２の領域を有する半導体基板を用意するステップと、第１の活性領域を定義する第１の溝部を前記半導体基板の前記第１の領域に、第２の活性領域を定義する第２の溝部を前記半導体基板の前記第２の領域に、それぞれ形成するステップと、前記第１の溝部に第１の素子分離絶縁膜を、前記第２の溝部に第２の素子分離絶縁膜を、それぞれ形成するステップと、を備え、前記溝部を形成するステップは、前記半導体基板の表面に第一の絶縁膜と第二の絶縁膜を順番に形成するステップと、前記第一の絶縁膜および前記第二の絶縁膜および前記半導体基板をエッチングして、前記半導体基板上の前記第１の領域と前記第２の領域にそれぞれ溝部を形成するステップと、を含み、前記素子分離絶縁膜を形成するステップは、前記半導体基板の表面に、第一の埋め込み絶縁膜を形成し、さらに第二の埋め込み絶縁膜によって前記溝部を完全に埋設するステップと、前記第二の絶縁膜をエッチングストッパとして前記第一および第二の埋め込み絶縁膜を平坦化するステップと、前記半導体基板上に、前記第２の領域のみ開口したレジストパターンを形成し、前記レジストパターンをマスクとして前記第一の埋め込み絶縁膜の一部を選択的にエッチングするステップと、前記レジストパターンを除去した後、前記第二の絶縁膜を除去するステップと、前記第一の絶縁膜を犠牲膜として前記半導体基板に不純物を導入するステップと、表面に露出した前記第一の埋め込み絶縁膜を除去した後、前記半導体基板にゲート酸化膜を形成するステップと、前記第２の素子分離絶縁膜の前記第２の活性領域に隣接する部分に凹み部を形成するステップと、を含み、該凹み部の底部は、前記第１の素子分離絶縁膜の前記第１の活性領域に隣接した部分よりも低い位置に形成されている、ことを特徴とする。
上記目的を達成するため、本発明の第５の観点に係る半導体装置の製造方法は、第１の領域及び第２の領域を有する半導体基板を用意するステップと、第１の活性領域を定義する第１の溝部を前記半導体基板の前記第１の領域に、第２の活性領域を定義する第２の溝部を前記半導体基板の前記第２の領域に、それぞれ形成するステップと、前記第１の溝部に第１の素子分離絶縁膜を、前記第２の溝部に第２の素子分離絶縁膜を、それぞれ形成するステップと、前記素子分離絶縁膜を形成するステップの後に、前記第１の領域にロジック回路を形成し、前記第２の領域にメモリ回路を形成するステップと、を備え、前記素子分離絶縁膜を形成するステップは、前記第２の素子分離絶縁膜の前記第２の活性領域に隣接する部分に凹み部を形成するステップを含み、該凹み部の底部は、前記第１の素子分離絶縁膜の前記第１の活性領域に隣接した部分よりも低い位置に形成されている、ことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、活性領域に隣接する領域の素子分離絶縁膜に凹み部を設けることにより、電界放出トランジスタの活性領域の側面領域をチャネルとして利用できる。これにより、素子分離絶縁膜の表面の高さを変化させることなく、電界放出トランジスタの実効的なチャネル幅を増加させることが可能な半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】第１実施形態に係る半導体装置をゲート幅方向に切断した断面図である。
【図２】第１実施形態に係る半導体装置をゲート長方向に切断した断面図である。
【図３】第１実施形態に係る半導体装置を模式的に示した平面図である。
【図４】第１実施形態に係る半導体装置の他の構成例を示す図である。
【図５Ａ】第１実施形態に係る半導体装置の製造方法を示す図である。
【図５Ｂ】第１実施形態に係る半導体装置の製造方法を示す図である。
【図５Ｃ】第１実施形態に係る半導体装置の製造方法を示す図である。
【図５Ｄ】第１実施形態に係る半導体装置の製造方法を示す図である。
【図５Ｅ】第１実施形態に係る半導体装置の製造方法を示す図である。
【図５Ｆ】第１実施形態に係る半導体装置の製造方法を示す図である。
【図５Ｇ】第１実施形態に係る半導体装置の製造方法を示す図である。
【図５Ｈ】第１実施形態に係る半導体装置の製造方法を示す図である。
【図５Ｉ】第１実施形態に係る半導体装置の製造方法を示す図である。
【図６】第２実施形態に係る半導体装置をゲート幅方向に切断した断面図である。
【図７】第２実施形態に係る半導体装置をゲート長方向に切断した断面図である。
【図８Ａ】第２実施形態に係る半導体装置の製造方法を示す図である。
【図８Ｂ】第２実施形態に係る半導体装置の製造方法を示す図である。
【図８Ｃ】第２実施形態に係る半導体装置の製造方法を示す図である。
【図８Ｄ】第２実施形態に係る半導体装置の製造方法を示す図である。
【図８Ｅ】第２実施形態に係る半導体装置の製造方法を示す図である。
【図８Ｆ】第２実施形態に係る半導体装置の製造方法を示す図である。
【図８Ｇ】第２実施形態に係る半導体装置の製造方法を示す図である。
【図８Ｈ】第２実施形態に係る半導体装置の製造方法を示す図である。
【図８Ｉ】第２実施形態に係る半導体装置の製造方法を示す図である。
【図８Ｊ】第２実施形態に係る半導体装置の製造方法を示す図である。
【図９】比較例を示す図である。
【発明を実施するための形態】
【００１４】
本発明の実施形態に係る半導体装置及び半導体装置の製造方法を、図を用いて説明する。
【００１５】
（第１実施形態）
第１実施形態に係る半導体装置及び半導体装置の製造方法について、以下説明する。なお、本実施形態では、プルバック量をロジック部とＳＲＡＭ（Static Random Access Memory）部とで変化させた半導体装置を例に挙げて説明する。本実施形態では、後述するようにＳＲＡＭ部（メモリ部）のプルバック量をロジック部のプルバック量に比べて小さくすることで、最終的なＳＴＩ（Shallow Trench Isolation）絶縁膜の窪み形状をＳＲＡＭ部において深く掘り下げられるようにすることが可能である。
【００１６】
半導体装置１０は、図１〜３に示すように第１の領域であるロジック部と、第２の領域であるメモリ部（ＳＲＡＭ部）と、２つの領域を備える。ロジック部には、複数の半導体素子１０ａが形成され、ロジック回路が形成されている。ここで半導体素子１０ａはＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）である。メモリ部にも同様に複数の半導体素子１０ｂが形成され、メモリ回路が形成されている。ここで半導体素子１０ｂは、ＭＩＳＦＥＴである。図１は、半導体装置１０のＭＩＳＦＥＴを、図３に示すゲート幅Ｗ方向に切断した断面図であり、図２は、半導体装置１０のＭＩＳＦＥＴを、図３に示すゲート長Ｌ方向に切断した断面図である。また、ロジック部とメモリ部の構造を区別するため、便宜的にロジック部の構成要素に係る符号の末尾にはａを、メモリ部の構成要素に係る符号の末尾にはｂをそれぞれ付加する。
【００１７】
半導体素子１０ａは、図１に示すように半導体基板（シリコン基板）１００と、トレンチ（溝部）１０４ａと、熱酸化膜１０５ａと、素子分離絶縁膜（埋め込み絶縁膜）１０７ａと、活性領域１０８ａと、ゲート絶縁膜１０９ａと、窪み部（凹み部）１１０ａと、ゲート電極１１１ａと、サイドウォール１１２ａと、を備える。また、図２に示すように、半導体素子１０ａはドレイン領域１１３ａ、ドレイン電極１１４ａ、ソース領域１１５ａ、ソース電極１１６ａ、シリサイド層１１７ａ、およびExtension/Halo拡散層１１８ａ等を備える。
【００１８】
半導体基板１００は、シリコン基板であり、半導体基板１００の上面には、トレンチ１０４ａ、活性領域１０８ａ、ゲート絶縁膜１０９ａ、および熱酸化膜１０５ａを備える。
【００１９】
半導体基板１００に形成されたトレンチ１０４ａは、図３に示すように、半導体素子１０ａを区画し、隣接する他の半導体素子から分離している。また、トレンチ１０４ａは、その内側に素子分離絶縁膜１０７ａを備える。
【００２０】
熱酸化膜１０５ａは、シリコン酸化膜から構成され、トレンチ１０４ａの表面に備わる。
【００２１】
素子分離絶縁膜（埋め込み絶縁膜）１０７ａは、シリコン酸化膜から構成され、トレンチ１０４ａを充填している。素子分離絶縁膜１０７ａの、熱酸化膜１０５ａと接する領域には窪み部（凹み部）１１０ａを有する。窪み部１１０ａによって、トレンチ１０４ａの開口に対応する領域の熱酸化膜１０５ａが露出する。なお、図１に示す半導体素子１０ａでは、窪み部１１０ａが形成される場合を例に挙げて説明しているが、半導体素子１０ａは、図４に示すように、窪み部１１０ａを備えなくとも良い。また、半導体素子１０ａは、図４に示すように、熱酸化膜１０５ａを備えなくとも良い。
【００２２】
活性領域１０８ａは、シリコン基板１００の上側の、不純物が拡散された領域であり、トレンチ１０４ａによって定義される。活性領域１０８ａはゲート電極１１１ａに電圧が印加されるとチャネル領域として機能する。
【００２３】
ゲート絶縁膜１０９ａは、シリコン酸化膜から構成され、活性領域１０８ａ上に形成されている。
【００２４】
ゲート電極１１１ａは、例えばポリシリコン等から構成される。ゲート電極１１１ａの周囲には図１に示すように絶縁材料、例えばシリコン窒化膜等から構成されるサイドウォール１１２ａが形成されている。
【００２５】
半導体素子１０ｂは、半導体素子１０ａとほぼ同じ構成であり、半導体基板（シリコン基板）１００と、トレンチ（溝部）１０４ｂと、熱酸化膜１０５ｂと、素子分離絶縁膜（埋め込み絶縁膜）１０７ｂと、活性領域１０８ｂと、ゲート絶縁膜１０９ｂと、窪み部（凹み部）１１０ｂと、ゲート電極１１１ｂと、サイドウォール１１２ｂと、を備える。また、半導体素子１０ｂは、図２に示すように、ドレイン領域１１３ｂ、ドレイン電極１１４ｂ、ソース領域１１５ｂ、ソース電極１１６ｂ、シリサイド層１１７ｂ、およびExtension/Halo拡散層１１８ｂ等を備える。
【００２６】
ロジック部の半導体素子１０ａとメモリ部の半導体素子１０ｂとが異なるのは、半導体素子１０ａの素子分離絶縁膜１０７ａに形成された凹み部１１０ａが、素子分離絶縁膜１０７ｂに形成された凹み部１１０ｂよりも浅い、もしくは凹み部１１０ａが形成されていない点にある。なお、素子分離絶縁膜１０７ａと１０７ｂの高さは、ほぼ同じである。このように、凹み部１１０ｂを、ロジック部の凹み部１１０ａより深く形成することにより、素子分離絶縁膜１０７ｂからトレンチ１０４ｂの側面領域が露出する量を増加させることができる。このため、活性領域１０８ｂの側面までゲート電極１１１ｂを延在させることができ、実効的なチャネル幅が増加する。なお、凹み部１１０ａの横方向の長さは３０ｎｍ以下が好適であり、望ましくは２０ｎｍ以下とすることが良い。
【００２７】
特に、本実施形態では、このような素子分離絶縁膜１０７ａの凹み部１１０ａが、素子分離絶縁膜１０７ｂの凹み部１１０ｂより浅い、もしくは凹み部１１０ａを備えていない。それにより、素子分離絶縁膜１０７ａ，１０７ｂの高さをロジック部とメモリ部とで変化させずに、メモリ部の半導体素子の実効的なチャネル幅を増加させることができる。
【００２８】
次に本実施形態に係る半導体装置の製造工程について図５Ａ〜図５Ｉを用いて説明する。なお、図５Ａ〜図５Ｉは、半導体装置のＭＩＳＦＥＴをゲート幅Ｗ方向に切った断面図である。また、比較のためにロジック部とメモリ部の断面図を逐次並べて示している。
【００２９】
まず、図５Ａに示すように、シリコン基板１００上に、例えば膜厚１０ｎｍ程度の犠牲酸化膜１０１（第一の絶縁膜）を熱酸化法により形成する。犠牲酸化膜１０１は、シリコン酸化膜からなる。さらに減圧ＣＶＤ（Chemical Vapor Deposition）法によって窒化シリコン膜（第二の絶縁膜）１０２を、例えば１００ｎｍの厚みで形成する。なお、窒化シリコン膜１０２の厚みは、５０ｎｍ〜１５０ｎｍ程度が好適である。続いて、窒化シリコン膜１０２上に、トレンチ１０４に対応した開口部を有するレジストパターン１０３ａ，１０３ｂを形成する。
【００３０】
次に、レジストパターン１０３ａ，１０３ｂをマスクとしてフッ素系ガス（ＣＨＦ3やＣ2Ｆ6等）を主体としたエッチングガスを使用した異方性プラズマエッチングにより前記窒化シリコン膜１０２の一部を除去する。これにより、レジストパターン１０３ａ，１０３ｂに応じて窒化シリコン膜１０２ａ，１０２ｂが残存する。その後、レジストパターンをＳＰＭ（硫酸／過酸化水素水混合液）及びＡＰＭ（アンモニア／過酸化水素水混合液）で洗浄する。これによりレジストパターンを剥離する。さらにフッ酸緩衝溶液を主体としたウェットエッチングにより、シリコン基板１００上の犠牲酸化膜１０１を除去する。
【００３１】
次に、塩素系ガス（ＣＣｌ4やＣｌ2など）を主体としたエッチングガスを使用した異方性プラズマエッチングによりシリコン基板１００をエッチングする（トレンチエッチング）。エッチング深さは、２００ｎｍ〜４００ｎｍであることが好ましく、例えば３００ｎｍ程度とする。続いて、酸素雰囲気中で熱酸化を行うことにより、図５Ｂに示すように、トレンチ１０４ａ，１０４ｂの露出面に、例えば数ｎｍの厚みの薄い熱酸化膜１０５ａ，１０５ｂを形成する。さらに、結晶性の回復およびトレンチの角部を丸めるために、追加的に酸化性雰囲気内で例えば１０００℃以上の高温アニールを実施する。なお、熱酸化膜の形成による方法のほかに、フッ酸系溶液で洗浄した後に、水素雰囲気中での８００℃程度のアニールによりシリコン原子の再構成によって結晶性の回復およびトレンチ１０４ａ，１０４ｂの角部を丸める方法を使うこともできる。この場合、熱酸化膜１０５ａ，１０５ｂは形成されない、もしくは自然酸化膜程度に極めて薄くなる。
【００３２】
次に、減圧ＣＶＤ法により酸化膜１０６ａ，１０６ｂを、好ましくは５０ｎｍ以下、例えば１０ｎｍ程度の厚みで形成する。その後、リソグラフィ工程によりレジストパターン（図示せず）をメモリ部のみに形成する。希フッ酸を使ったエッチングにより、ロジック部の酸化膜１０６ａをエッチングすることにより、図５Ｃに示すように、メモリ部にのみ酸化膜１０６ｂが残存する。このエッチング工程では、窒化シリコン膜と選択比が取れるようなドライエッチングを使用してもよい。ここで、酸化膜１０６ｂのエッチングレートは熱酸化膜１０５ａ，１０５ｂに比べて極めて早い（例えば１０倍程度）ため、熱酸化膜１０５ａ，１０５ｂはほとんどエッチングされない。
【００３３】
次に、例えば１６０℃程度の燐酸によるウェットエッチングにより、ロジック部のみ露出している窒化シリコン膜１０２ａの一部を等方的にエッチングする（この工程を第一プルバックと呼ぶ）。第一プルバックにより図５Ｄに示すように、ロジック部における窒化シリコン膜１０２ａの端部がトレンチ１０４ａの角から長さＷ１１だけ後退する。
【００３４】
次に、メモリ部に形成されたレジストパターンをＳＰＭ等で洗浄し、剥離する。さらにメモリ部に残った酸化膜１０６ｂを、希フッ酸を用いてエッチングする。この段階ではロジック部とメモリ部の窒化シリコン膜１０２ａ，１０２ｂは共に露出している。このため、例えば１６０℃程度の燐酸によるウェットエッチングにより、窒化シリコン膜１０２ａ，１０２ｂの一部を等方的に追加エッチングする（この工程を第二プルバックと呼ぶ）。第二プルバックにより図５Ｅに示すようにメモリ部における窒化シリコン膜１０２ｂの端部がトレンチ１０４ｂの角から長さＷ１２だけ後退する。さらに、ロジック部における前記窒化シリコン膜１０２ａの端部はトレンチ１０４ａの角から長さＷ１１＋Ｗ１２だけ後退する。
【００３５】
次に、高密度プラズマ（ＨＤＰ；High Density Plasma）ＣＶＤ法により、前記トレンチ１０４ａ，１０４ｂをそれぞれ充填するように素子分離絶縁膜１０７ａ，１０７ｂを、例えば４５０ｎｍ程度の厚みで形成する。引き続いて、素子分離絶縁膜１０７ａ，１０７ｂを改質するための焼きしめを、例えば８００℃、１０分程度の条件で行う。焼きしめにより、素子分離絶縁膜１０７ａ，１０７ｂの性質は熱酸化膜のそれに近づき高品質化される。
【００３６】
次に、ＣＭＰ（Chemical Mechanical Polishing）法により、窒化シリコン膜１０２ａ，１０２ｂをエッチングストッパとして、図５Ｆに示すように、トレンチ部を除く素子分離絶縁膜１０７ａ，１０７ｂを除去する。
【００３７】
次に、図５Ｇのように、例えば１６０℃程度の燐酸を用いたウェットエッチングにより、窒化シリコン膜１０２ａ，１０２ｂを除去する。この結果、ロジック部の素子分離絶縁膜１０７ａは、メモリ部の素子分離絶縁膜１０７ｂに比べて、トレンチ１０４ａの角部からＷ１１だけ長く素子分離領域の外方に延在する。
【００３８】
続いて、犠牲酸化膜１０１越しに不純物をウェルおよびチャネル領域に注入する。注入条件はトランジスタの設計によりさまざまであるが、ウェル深さは例えば１５０ｎｍ程度、チャネル不純物濃度は１×１０17atm/cm3から１×１０19atm/cm3程度となるように制御する。続いて、例えば１０００℃程度のランプアニールによって活性化と結晶回復を行う。これにより活性領域１０８ａ，１０８ｂが形成される。
【００３９】
その後、緩衝フッ酸溶液を用いたウェットエッチングにより犠牲酸化膜１０１を除去する。このとき、図５Ｈに示すように、素子分離絶縁膜１０７ａ，１０７ｂもエッチングされる。その後、例えば８５０℃程度の湿式アニールによって、図５Ｉに示すように、ゲート絶縁膜（酸化膜）１０９ａ，１０９ｂを形成する。ゲート絶縁膜１０９ａ，１０９ｂは、半導体装置１０を構成する複数の半導体素子１０ａ，１０ｂのうち、高耐圧トランジスタから順に形成される。高耐圧トランジスタの酸化膜厚は、例えば３．３Ｖ設計時で７ｎｍ程度である。ゲート酸化膜１０９ａ，１０９ｂの膜厚が薄いコアトランジスタ領域では、先に形成された厚いゲート絶縁膜１０９ａ，１０９ｂをフッ酸溶液により一度エッチングし、その後３ｎｍ以下の薄いゲート絶縁膜１０９ａ，１０９ｂを再度形成する。この過程で素子分離絶縁膜１０７ａ，１０７ｂはさらにエッチングされ、最終的な形状となる。ここで、上述のように、メモリ部の窒化シリコン膜１０２ｂのプルバック量はロジック部の窒化シリコン膜１０２ａに比べて少ないため、図５Ｉに示すように、メモリ部における活性領域１０８ｂ近傍のＳＴＩ絶縁膜の窪み部１１０ｂはロジック部の窪み部１１０ａに比べて深く形成される。
【００４０】
その後、公知の方法により、図２に示すように、ゲート電極１１１ａ，１１１ｂを形成し、Extension/Haloイオンを注入してExtension/Halo拡散層１１８ａ，１１８ｂを形成する。また、サイドウォール１１２ａ，１１２ｂを形成する。次に、ソース・ドレイン領域１１３ａ，１１３ｂ，１１５ａ、１１５ｂにイオンを注入し、注入したイオンを活性化するための活性化アニールを行う。さらにシリサイド層１１７ａ，１１７ｂを形成し、ドレイン電極１１４ａ，１１４ｂおよびソース電極１１６ａ、１１６ｂを設置する。ゲート絶縁膜１０９ａ，１０９ｂおよびゲート電極１１１ａ，１１１ｂは、窪み部１１０ａ，１１０ｂにより露出される活性領域１０８ａ，１０８ｂの側面に延在して形成される。このような工程を経て、半導体素子１０ａ，１０ｂが形成される。
【００４１】
さらに、ロジック部にはロジック回路を、メモリ部にはメモリ回路を形成する。これら回路は同時に形成されてもよく、又は別々に形成されてもよい。別々に形成する場合は、例えば、メモリ部をマスクし、ロジック回路を形成した後に、メモリ部のマスクを除去し、ロジック部をマスクして、メモリ回路を形成してもよい。或いは、その逆の順序で形成されてもよい。なお、これら回路の形成は、当業者にとって公知の方法を用いることができる。このような工程により、半導体装置１０が形成される。
【００４２】
本実施形態の半導体装置１０の製造方法では、メモリ部のみに酸化膜１０６ｂを形成し、ロジック部においてのみ、窒化シリコン膜１０２ａをエッチングする。更にメモリ部の酸化膜１０６ｂを除去した上で、ロジック部の窒化シリコン膜１０２ａおよびメモリ部の窒化シリコン膜１０２ｂをエッチングする。これにより、ロジック部の素子分離絶縁膜１０７ａの凹み部１１０ａを、メモリ部の素子分離絶縁膜１０７ｂの凹み部１１０ｂより浅く形成することができる。あるいはロジック部の素子分離絶縁膜１０７ａには凹み部１１０ａを設けず、メモリ部の素子分離絶縁膜１０７ｂにのみ凹み部１１０ｂを形成することができる。従って、メモリ部の活性領域１０８ｂに隣接した素子分離領域のみを掘り込んで、トレンチ１０４ｂの側面領域もチャネルとして利用することが可能な半導体装置を提供することができる。本実施形態では、掘り込まれる領域を活性領域１０８ａ，１０８ｂの近傍領域に限ることで、その後に形成されるゲート電極１１１ａ，１１１ｂの表面の段差が減少する。そのため、ゲート電極１１１ａ，１１１ｂの加工が容易であり、ゲート加工精度を維持することができる。これにより、セルサイズの増加を防ぎつつゲート幅を増加し、それに伴いセルトランジスタの駆動能力を増加させることができる。更にはセルトランジスタのランダムばらつきを改善することができる。
【００４３】
（第２実施形態）
第２実施形態に係る半導体装置及び半導体装置の製造方法について図を用いて説明する。本実施形態の半導体装置が第１実施形態の半導体装置と異なるのは、本実施形態ではトレンチに埋め込まれる素子分離絶縁膜が、第１の埋め込み絶縁膜と第２の埋め込み絶縁膜から構成される点と、素子分離領域のＣＭＰ工程後にメモリ部の第１の埋め込み絶縁膜の一部をあらかじめエッチングしておくことにより、最終的な素子分離絶縁膜の窪み形状をメモリ部において深く掘り下げられるようにする点にある。
【００４４】
本実施形態に係る半導体装置２０は、図６及び図７に示すように第１の領域であるロジック部と、第２の領域であるメモリ部（ＳＲＡＭ部）と、２つの領域を備える。ロジック部には、複数の半導体素子２０ａが形成される。半導体素子２０ａはＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）である。また、メモリ部にも同様に複数の半導体素子２０ｂが形成され、半導体素子２０ｂは、ＭＩＳＦＥＴである。ロジック部とメモリ部の構造を区別するため、便宜的にロジック部の構成要素に係る符号の末尾にはａを、メモリ部の構成要素に係る符号の末尾にはｂをそれぞれ付加する。
【００４５】
半導体素子２０ａは、図６に示すように半導体基板（シリコン基板）２００と、トレンチ２０４ａと、熱酸化膜２０５ａと、第１の素子分離絶縁膜（埋め込み絶縁膜）２０６ａと、第２の素子分離絶縁膜（埋め込み絶縁膜）２０７ａと、活性領域２０９ａと、ゲート絶縁膜２１０ａと、窪み部（凹み部）２１１ａと、ゲート電極２１２ａと、サイドウォール２１３ａと、を備える。また、図７に示すように、半導体素子２０ａはドレイン領域２１４ａ、ドレイン電極２１５ａ、ソース領域２１６ａ、ソース電極２１７ａ、シリサイド層２１８ａ、およびExtension/Halo拡散層２１９ａ等を備える。本実施形態では素子分離絶縁膜は第１の素子分離絶縁膜（埋め込み絶縁膜）２０６ａと第２の素子分離絶縁膜（埋め込み絶縁膜）２０７ａとを備える。また、窪み部２１１ａは、第１の埋め込み絶縁膜２０６ａ及び／又は第２の埋め込み絶縁膜２０７ａに形成されている。
【００４６】
半導体基板２００は、シリコン基板であり、半導体基板２００の上面には、トレンチ２０４ａと、活性領域２０９ａと、ゲート絶縁膜２１０ａとが形成されている。
【００４７】
トレンチ２０４ａは、半導体基板２００に形成され、半導体素子２０ａを囲み、隣接する半導体素子から分離するように形成されている。また、トレンチ２０４ａ内には第１の素子分離絶縁膜２０６ａと第２の素子分離絶縁膜２０７ａとが形成されている。
【００４８】
熱酸化膜２０５ａは、例えばシリコン酸化膜から形成され、トレンチ２０４ａの表面に形成されている。
【００４９】
第１の素子分離絶縁膜（埋め込み絶縁膜）２０６ａは、例えば酸窒化シリコン膜から形成されている。なお、第１の素子分離絶縁膜２０６ａは、窒素とは別の元素、例えば炭素やフッ素を導入した酸化膜を用いてもよい。第１の素子分離絶縁膜２０６ａは、図６に示すようにトレンチ２０４ａ表面に形成された熱酸化膜２０５ａの表面を覆うように形成されている。
【００５０】
第２の素子分離絶縁膜（埋め込み絶縁膜）２０７ａは、例えばシリコン酸化膜から形成され、トレンチ２０４ａを充填する。第１の素子分離絶縁膜２０６ａおよび第２の素子分離絶縁膜２０７ａが熱酸化膜２０５ａに隣接する領域には、窪み部（凹み部）２１１ａが形成されている。窪み部２１１ａは、第１の素子分離絶縁膜２０６ａと第２の素子分離絶縁膜２０７ａとにわたって、又は第１の素子分離絶縁膜２０６ａに形成されている。なお、図６に示す半導体素子２０ａでは、窪み部２１１ａが形成される場合を例に挙げて説明しているが、半導体素子２０ａは窪み部２１１ａを備えなくとも良い。
【００５１】
活性領域２０９ａは、シリコン基板２００の上面に形成され、不純物が拡散された領域である。活性領域２０９ａはゲート電極２１０ａに電圧が印加されるとチャネル領域として機能する。
【００５２】
ゲート絶縁膜２１０ａは、例えば、シリコン酸化膜から構成され、トレンチ２０４ａによって囲まれた活性領域２０９ａ上に形成されている。
【００５３】
ゲート電極２１２ａは、例えばポリシリコン等から構成される。ゲート電極２１２ａの周囲には図６に示すように絶縁材料、例えばシリコン窒化膜等から構成されるサイドウォール２１３ａが形成されている。
【００５４】
半導体素子２０ｂは、半導体素子２０ａとほぼ同じ構成であり、半導体基板（シリコン基板）２００と、トレンチ２０４ｂと、熱酸化膜２０５ｂと、第１の素子分離絶縁膜２０６ｂと、第２の素子分離絶縁膜２０７ｂと、活性領域２０９ｂと、ゲート絶縁膜２１０ｂと、窪み部（凹み部）２１１ｂと、ゲート電極２１２ｂと、サイドウォール２１３ｂとを備える。また、図７に示すように、半導体素子２０ｂはドレイン領域２１４ｂ、ドレイン電極２１５ｂ、ソース領域２１６ｂ、ソース電極２１７ｂ、シリサイド層２１８ｂ、およびExtension/Halo拡散層２１９ｂ等を備える。また、半導体素子２０ｂでは、窪み部２１１ｂは、第１の素子分離絶縁膜２０６ｂおよび第２の素子分離絶縁膜２０７ｂに亘って形成されている。
【００５５】
ロジック部の半導体素子２０ａとメモリ部の半導体素子２０ｂとが異なるのは、半導体素子２０ａの凹み部２１１ａの深さが、半導体素子２０ｂの第２の素子分離絶縁膜２０７ｂに形成された凹み部２１１ｂの深さより浅い、もしくは凹み部２１１ａが形成されない点にある。なお、第２の素子分離絶縁膜２０７ａと２０７ｂの高さは、ほぼ同じである。このように、メモリ部の凹み部２１１ｂを、ロジック部の凹み部２１１ａより深く形成することにより、トレンチ２０４ｂの開口近傍領域を掘り下げることができる。これにより、ゲート絶縁膜２１０ｂを、半導体基板２００上のトレンチ２０４ｂで囲まれた領域と、トレンチ２０４ｂの開口近傍領域とに形成することができ、半導体素子２０ｂの実効的なチャネル幅を増加させることができる。また、本実施形態では、第２の素子分離絶縁膜２０７ａ，２０７ｂの絶縁膜の高さをロジック部とメモリ部とで変化させずに、メモリ部の半導体素子の実効的なチャネル幅を増加させることができる。
【００５６】
以下、本実施形態に係る半導体装置の製造方法を図８Ａ〜図８Ｊを用いて説明する。なお、図８Ａ〜図８Ｊは、半導体装置のＭＩＳＦＥＴをゲート幅方向に切った断面図である。なお、比較のためにロジック部とメモリ部の断面図を逐次並べて示している。
【００５７】
まず、図８Ａに示すように、シリコン基板２００上に、例えば１０ｎｍ程度の膜厚の犠牲酸化膜（第一の絶縁膜）２０１を熱酸化法により形成する。続いて犠牲酸化膜２０１の上に、減圧ＣＶＤ法によって窒化シリコン膜（第二の絶縁膜）２０２を形成する。窒化シリコン膜２０２の厚みは、５０ｎｍ〜１５０ｎｍ程度が好ましく、例えば１００ｎｍ程度の厚みに形成する。次に、窒化シリコン膜２０２上に素子分離領域に対応した開口部を有するレジストパターン２０３ａ，２０３ｂを形成する。
【００５８】
次に、レジストパターン２０３ａ，２０３ｂをマスクとして、フッ素系ガス（ＣＨＦ3やＣ2Ｆ6など）を主体としたエッチングガスを使用した異方性プラズマエッチングにより窒化シリコン膜２０２の一部を除去する。これにより、レジストパターン２０３ａ，２０３ｂに応じて窒化シリコン膜２０２ａ，２０２ｂが残存する。その後、レジストパターン２０３ａ，２０３ｂをＳＰＭ（硫酸／過酸化水素水）およびＡＰＭ（アンモニア／過酸化水素水）を用いた洗浄によって剥離する。さらにフッ酸緩衝溶液を主体としたウェットエッチングにより、犠牲酸化膜２０１を除去する。
【００５９】
引き続いて、塩素系ガス（ＣＣｌ4やＣｌ2など）を主体としたエッチングガスを使用した異方性プラズマエッチングにより、シリコン基板２００をエッチング（トレンチエッチング）し、トレンチ２０４ａ，２０４ｂを形成する。エッチング深さは、２００ｎｍ〜４００ｎｍ程度が好ましく、例えば３００ｎｍ程度である。引き続いて、酸素雰囲気中での熱酸化を行うことにより、図８Ｂに示すように、トレンチ２０４ａ，２０４ｂの露出面に数ｎｍ程度の厚みの薄い熱酸化膜２０５ａ，２０５ｂを形成する。さらに、結晶性の回復およびトレンチの角部を丸めるために、追加的に酸化性雰囲気内で１０００℃以上の高温アニールを実施する。このような熱酸化膜の形成による方法のほかに、フッ酸系溶液で洗浄した後に水素雰囲気中８００℃程度でアニールする方法もある。この方法によればシリコン原子の再構成が起こり、結晶性の回復およびトレンチの角部が丸まるといった効果を得ることができる。この場合、熱酸化膜２０５ａ，２０５ｂは形成されない、あるいは、自然酸化膜厚の程度に極めて薄い膜が形成される。なお、ここまでの工程は、第１実施形態とほぼ同じである。また、第１実施形態では、この後にプルバック工程を実施するが、本実施形態ではプルバック工程を行わなくてもよい。
【００６０】
次に、プラズマＣＶＤ法により、図８Ｃに示すように、第１の素子分離絶縁膜２０６ａ，２０６ｂを薄く等方的に、例えば１０ｎｍ程度の厚みに形成する。ここで第１の素子分離絶縁膜２０６ａ，２０６ｂとしては酸窒化シリコン膜を用いてもよく、窒素とは別の元素、例えば炭素やフッ素を導入した絶縁膜を用いてもよい。続いて、高密度プラズマ（ＨＤＰ）ＣＶＤ法により、図８Ｄに示すように、トレンチ２０４ａ，２０４ｂを充填するように第２の素子分離絶縁膜２０７ａ，２０７ｂを形成する。第２の素子分離絶縁膜２０７ａ，２０７ｂは、例えば４５０ｎｍの厚みに形成する。
【００６１】
次に、第２の素子分離絶縁膜２０７ａ，２０７ｂを改質するための焼きしめを、８００℃下で、１０分程度行う。焼きしめにより、第２の素子分離絶縁膜２０７ａ，２０７ｂの性質は熱酸化膜の性質に近づき高品質化される。この工程で重要なことは、次のエッチング工程で、第１の素子分離絶縁膜２０６ａ，２０６ｂのエッチングレートが、第２の素子分離絶縁膜２０７ａ，２０７ｂのエッチングレートに比べ、好ましくは２倍以上となるようにそれぞれの絶縁膜を形成することにある。
【００６２】
次に、図８Ｅに示すように、ＣＭＰ（Chemical Mechanical Polishing）法により、窒化シリコン膜２０２ａ，２０２ｂをエッチングストッパとして、トレンチ２０４ａ，２０４ｂに対応する領域以外の、第２の素子分離絶縁膜２０７ａ，２０７ｂと第１の素子分離絶縁膜２０６ａ，２０６ｂを除去する。
【００６３】
次に、図８Ｆに示すように、レジストを塗布・現像し、メモリ部に対応する開口を有し、メモリ部を露出させたレジストパターン２０８ａを形成する。続いて、レジストパターン２０８ａをマスクとして、図８Ｇに示すようにメモリ部の第１の素子分離絶縁膜２０６ｂの一部を選択的にエッチングする。ここで、エッチングはフッ酸溶液を用いた、ウェットエッチングにより行ってもよく、第１の素子分離絶縁膜２０６ｂを選択的にエッチングすることが可能であればドライエッチングを用いても良い。
【００６４】
次に、レジストパターン２０８ａをＳＰＭ及びＡＰＭを用いた洗浄により除去する。更に、１６０℃程度の燐酸を用いたウェットエッチングにより、図８Ｈに示すように窒化シリコン膜２０２ａ，２０２ｂを除去する。
【００６５】
続いて、犠牲酸化膜２０１越しにウェル領域およびチャネル領域にイオンを注入する。注入条件はトランジスタの設計によりさまざまであるが、ウェル深さは、例えば１５０ｎｍ程度、チャネル不純物濃度は１×１０17atm/cm3〜１×１０19atm/cm3程度となるように制御する。引き続いて、１０００℃程度のランプアニールによって活性化と結晶回復を行う。これにより、活性領域２０９ａ，２０９ｂが形成される。その後、緩衝フッ酸溶液を用いたウェットエッチングにより犠牲酸化膜２０１を除去する。このとき、図８Ｉに示すように、第１の素子分離絶縁膜２０６ａ，２０６ｂ及び第２の素子分離絶縁膜２０７ａ，２０７ｂもエッチングされる。
【００６６】
その後、図８Ｊに示すように、ゲート絶縁膜（酸化膜）２１０ａ，２１０ｂを形成する。ゲート絶縁膜２１０ａ，２１０ｂは、半導体装置２０を構成する複数の半導体素子２０ａ，２０ｂのうち、高耐圧トランジスタから順に形成される。高耐圧トランジスタの酸化膜厚は例えば３．３Ｖ設計時で７ｎｍ程度である。ここでゲート酸化膜の膜厚が薄いコアトランジスタ領域では、先に形成された厚いゲート絶縁膜２１０ａ，２１０ｂをフッ酸溶液により一度エッチングし、その後３ｎｍ以下の薄いゲート絶縁膜２１０ａ，２１０ｂを再度形成する。この過程で第１の素子分離絶縁膜２０６ａ，２０６ｂ及び第２の素子分離絶縁膜２０７ａ，２０７ｂはさらにエッチングされ、最終的な形状となる。ここで、メモリ部の第１の素子分離絶縁膜２０６ｂはロジック部の第１の素子分離絶縁膜２０６ａに比べて多くエッチングされている。このため、図８Ｊに示すように、メモリ部における活性領域２０９ｂ近傍の窪み部（凹み部）２１１ｂはロジック部の窪み部（凹み部）２１１ａに比べて深く形成される。なお、熱酸化膜２０５ａ，２０５ｂは薄いため、第１の素子分離絶縁膜２０６ａ，２０６ｂが窪んでエッチングされる際、熱酸化膜２０５ａ，２０５ｂは、第１の素子分離絶縁膜２０６ａ，２０６ｂと同程度の高さまで同時にエッチングされる。
【００６７】
その後、公知の方法により、図７に示すように、ゲート電極２１２ａ，２１２ｂを形成し、Extension/Haloイオンを注入してExtension/Halo拡散層２１９ａ，２１９ｂを形成する。また、サイドウォール２１３ａ，２１３ｂを形成する。次に、ソース・ドレイン領域２１４ａ，２１４ｂ，２１６ａ、２１６ｂにイオン注入し、注入したイオンを活性化するための活性化アニールを行う。さらにシリサイド層２１８ａ，２１８ｂを形成し、ドレイン電極２１５ａ，２１５ｂおよびソース電極２１７ａ、２１７ｂを設置する。このような工程を経て、図６および図７に示すように半導体素子２０ａ，２０ｂが形成される。
【００６８】
さらに、ロジック部にはロジック回路を、メモリ部にはメモリ回路を形成する。これら回路は同時に形成されてもよく、又は別々に形成されてもよい。別々に形成する場合は、例えば、メモリ部をマスクし、ロジック回路を形成した後に、メモリ部のマスクを除去し、ロジック部をマスクして、メモリ回路を形成してもよい。或いは、その逆の順序で形成されてもよい。なお、これら回路の形成は、当業者にとって公知の方法を用いることができる。このような工程によって、半導体装置２０が形成される。
【００６９】
本実施形態の半導体装置の製造方法では、トレンチ２０４ａ，２０４ｂ内に、第１の埋め込み絶縁膜２０６ａ，２０６ｂと、第２の埋め込み絶縁膜２０７ａ，２０７ｂと、を形成し、メモリ部の第１の埋め込み絶縁膜２０６ｂの上部を選択的にエッチングする。これにより、ロジック部の凹み部２１１ａを、メモリ部の凹み部２１１ｂより浅い又は、凹み部２１１ａを設けないように形成することができる。従って、メモリ部の活性領域２０９ｂに隣接した素子分離領域のみを掘り込んで、トレンチ２０４ｂの側面領域もチャネルとして利用することが可能な半導体装置を提供することができる。本実施形態では、掘り込まれる領域を活性領域の近傍領域に限ることで、半導体素子表面の段差が減少され、ゲート電極２１２ａ，２１２ｂの加工が容易となり、ゲート加工精度を維持することができる。これにより、セルサイズの増加を防ぎつつゲート幅の増加に伴いセルトランジスタの駆動能力を増加させることができ、更にはランダムばらつきを改善することができる。
【００７０】
上記実施形態で開示する各部分の形成方法は、それぞれ必須な部分のみを例示しており、実際の半導体装置には本実施形態には明示されない部分を含むものである。本発明は上述した実施形態に限られず、様々な変形及び応用が可能である。例えば、上述した実施形態で開示した工程の順序は、適宜変化させる、例えば順番を前後させることも可能である。更に、上記各実施形態の構成の一部又は全部を相互に適宜組み合わせてもよい。
【００７１】
なお、図８Ｄに示す工程では、シリコン基板２００と第１の埋め込み絶縁膜２０６ａ，２０６ｂの間には、薄い熱酸化膜が存在しても良い。
【００７２】
また、上述した実施形態ではＳＲＡＭである場合を例に挙げて説明したが、これに限られず、その他のメモリ素子、例えばＤＲＡＭ等に適用することもできる。
【符号の説明】
【００７３】
１０，２０，５０  半導体装置
１０ａ，１０ｂ，２０ａ，２０ｂ，５０ａ，５０ｂ  半導体素子
１００，２００，５００  半導体基板（シリコン基板）
２０１，１０１  犠牲酸化膜（第一の絶縁膜）
１０２，１０２ａ，１０２ｂ，２０２，２０２ａ，２０２ｂ  窒化シリコン膜（第二の絶縁膜）
１０３ａ，１０３ｂ，２０３ａ，２０３ｂ，２０８ａ  レジストパターン
１０４ａ，１０４ｂ，２０４ａ，２０４ｂ，５０４ａ，５０４ｂ  トレンチ（溝部）
１０５ａ，１０５ｂ，２０５ａ，２０５ｂ  熱酸化膜
１０６ｂ  酸化膜
１０７ａ，１０７ｂ，５０１ａ，５０１ｂ  素子分離絶縁膜（埋め込み絶縁膜）
１０８ａ，１０８ｂ，２０９ａ，２０９ｂ，５０５ａ，５０５ｂ  活性領域
１０９ａ，１０９ｂ，２１０ａ，２１０ｂ，５０２ａ，５０２ｂ  ゲート絶縁膜
１１０ａ，１１０ｂ，２１１ａ，２１１ｂ  窪み部（凹み部）
１１１ａ，１１１ｂ，２１２ａ，２１２ｂ，５０３ａ，５０３ｂ  ゲート電極
１１２ａ，１１２ｂ，２１３ａ，２１３ｂ，５０６ａ，５０６ｂ  サイドウォール
１１３ａ，１１３ｂ，２１４ａ，２１４ｂ  ドレイン領域
１１４ａ，１１４ｂ，２１５ａ，２１５ｂ  ドレイン電極
１１５ａ，１１５ｂ，２１６ａ，２１６ｂ  ソース領域
１１６ａ，１１６ｂ，２１７ａ，２１７ｂ  ソース電極
１１７ａ，１１７ｂ，２１８ａ，２１８ｂ  シリサイド層
１１８ａ，１１８ｂ，２１９ａ，２１９ｂ  Extension/Halo拡散層
２０６ａ，２０６ｂ  第１の素子分離絶縁膜（第１の埋め込み絶縁膜）
２０７ａ，２０７ｂ  第２の素子分離絶縁膜（第２の埋め込み絶縁膜）
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図５Ｈ】
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【図５Ｉ】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図８Ｆ】
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【図８Ｇ】
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【図８Ｈ】
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【図８Ｉ】
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【図８Ｊ】
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【図９】
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