(57)【特許請求の範囲】
【請求項１】
集積回路（ＩＣ）の設計のためのシステムにおいて、
あらかじめ製造されており且つあらかじめ確認されており、それぞれが選択された回路タイプの複数のバージョンを有し、ならびにそれぞれが個別にプログラムされて特定の用途を果たすように構成された多数の機能ブロックを有する、少なくとも一つの構造マルチプロジェクトウエハ（ＳＭＰＷ）と、
ＩＰの統合又はフロア設計の必要性を有しておらず、前記ＳＭＰＷのそれぞれの前記機能ブロックのために形成する個別のＩＣのための合理的なＩＣ設計フローと、
を備えている集積回路（ＩＣ）の設計のためのシステム。
【請求項２】
前記ＳＭＰＷの前記機能ブロックが、構造化アレイを有している請求項１記載のシステム。
【請求項３】
前記ＳＭＰＷは、ユーザーが、該ユーザーの必要に応じて該ＳＭＰＷの前記機能ブロックの異なるものをカスタマイズおよびプログラムすることができるように、コンタクト層まであらかじめ形成されている請求項１記載のシステム。
【請求項４】
前記合理的なＩＣ設計フローは、およそ１−３ヶ月のサイクルタイムを有している請求項１記載のシステム。
【請求項５】
前記機能ブロックそれぞれが、ゲートアレイ、混合信号ブロック、アナログブロック、デジタルブロック及びメモリーブロックからなるＶ群から選択される回路を有する請求項１記載のシステム。
【請求項６】
集積回路設計の支援を提供するための方法において、
あらかじめ製造されており且つあらかじめ確認されており、それぞれが選択された回路タイプの複数のバージョンを有し、ならびにそれぞれが個別にプログラムされて特定の用途を果たすように構成された多数の機能ブロックを有する、構造マルチプロジェクトウエハ（ＳＭＰＷ）の在庫を保持すること、及び、
ＩＰの統合又はフロア設計の必要性を有しておらず、前記ＳＭＰＷのそれぞれの前記機能ブロックのために形成する個別のＩＣのための合理的なＩＣ設計フローを構成すること、
を備えている集積回路設計の支援を提供するための方法。
【請求項７】
前記機能ブロックが、ユーザーの特定の要求に応じてメタル・プログラム可能である請求項６記載の方法。
【請求項８】
更に、前記ＳＭＰＷの在庫の一つが、ユーザーのＩＣ設計の要求のすべてを満足することができるのか、ユーザーのＩＣ設計プロセスにおける中間ステップに役立つことができるのかどうかを決定することを備えている請求項６記載の方法。
【請求項９】
更に、ＩＰコンポーネント及びシステムオンチップ（ＳｏＣ）構造の内の少なくとも１つが、ユーザーの要求を満足し、且つ、前記ＳＭＰＷの在庫内に含まれているのかどうかを決定することを備えている請求項８記載の方法。
【請求項１０】
更に、多数のユーザーの間で前記ＳＭＰＷを共有することにより、該ユーザーへの製造コストを低減することを備えている請求項６記載の方法。
【請求項１１】
更に、前記ＳＭＰＷの在庫に取り込まれている確認されたＩＰのプールを保持することを備えている請求項６記載の方法。
【請求項１２】
更に、ＣＯＴフローで使用するためのプログラム可能なロジックのために、確認されたＩＰの前記プールから、ＩＰコンポーネント及びＳｏＣ構造の内の少なくとも１つを移動することを備えている請求項１１記載の方法。
【請求項１３】
更に、前記ＳＭＰＷの在庫と共に、ＣＯＴフローへの移行を促進することを備えている請求項６記載の方法。
【請求項１４】
更に、前記ＳＭＰＷのユーザーに対して、多数のパッケージ化および組み立ての選択を提供することを備えている請求項６記載の方法。
【請求項１５】
前記パッケージ化および前記組み立ての選択が、ワイヤボンド、フリップチップ、ＢＧＡ、プラスチックおよびセラミックからなる群から選択される請求項１４記載の方法。
【請求項１６】
集積回路（ＩＣ）を設計するための方法において、
あらかじめ製造されており且つあらかじめ確認されており、それぞれが個別にプログラムされて特定の用途を果たすように構成された多数の機能ブロックを有する、多数の構造マルチプロジェクトウエハ（ＳＭＰＷ）を供給し、
もし、前記多数のＳＭＰＷのうちの一つが、ＩＣ設計者の要求を満足するならば、ＩＰの統合又はフロア設計の必要性を有しておらず、それぞれの前記機能ブロックのために個別にＩＣを形成する合理的な設計フローおよび生産へ進み、
もし、前記多数のＳＭＰＷのうちの一つが、中間ステップとして使用可能ならば、普通のＣＯＴフローでの使用に対して使用可能なＳＭＰＷコンポーネント及びシステムオンチップ（ＳｏＣ）構造の内の少なくとも１つを抽出し、
もし、前記多数のＳＭＰＷのうちの１つもユーザーの要求を満足せず、且つ中間ステップとして使用可能でないならば、普通のＣＯＴフローでの使用に対して使用可能なＩＰ及びＳｏＣ構造の内の少なくとも１つを、前記多数のＳＭＰＷから抽出する集積回路（ＩＣ）を設計するための方法。
【請求項１７】
前記合理的な設計フローは、１−３ヶ月のサイクルタイムを有しており、前記普通のＣＯＴの設計フローは、１２−２４ヶ月のサイクルタイムを有している請求項１６記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路（ＩＣ）の設計とアーキテクチャに関し、特に、サブミクロン及び先端技術において遭遇した、集積回路（ＩＣ）の設計およびアーキテクチャの問題点に対する新規な設計プラットフォームに関する。
【背景技術】
【０００２】
ＩＣ技術の進歩につれて、チップの複雑さが増しており、より高い性能が要求されている。業界がシステムオンチップ（ＳｏＣ）の方向に動いているので、インターフェースの要求やアナログ・ブロックの統合といったような不確定要素に取り組まれて、解決されるに違いない。ＩＣ設計フローを考慮すると、企業は、コストとリスクという２つの大きな問題点に直面する。
【０００３】
[コスト]
【０００４】
０．１３μｍおよび９０ｎｍ技術に対するチップ設計および製造のコストは、それぞれ、１４００万ドルと３０００万ドルとの間の範囲にあると推定されている。このコストの大きさは、新規企業および既存企業さえもが、０．１３μｍ以下の技術の製品を開発することを妨げる。チップ設計および製造に関係するコストの構成要素は、設計リソース、知的財産（ＩＰ）の取得および開発、ＥＤＡツール、マスク製作、製造、組み立て、確認および検証を含むが、これに限定をされない。
【０００５】
[リスク]
【０００６】
業界のＳＯＣ移行に追われて、チップの複雑さが増すと、リスクのレベルも増加する。先端の混合信号ＩＣの開発に伴ういくつかのリスクファクターを以下に説明する。
【０００７】
[市場化への時間]  ＩＣの複雑化とともに、開発サイクルが増加しており、製品の導入サイクルが１８ヶ月以上に遅れている。
【０００８】
[市場の支持]  市場の支持は、基本的な問題である。そして、市場の支持は、低コストおよび短い導入期間（市場化への時間）という成功したチップの定義によってのみ達成される。
【０００９】
[ＩＰの入手]  複雑な混合信号ＩＣは、多くのアナログおよびデジタルＩＰコンポーネントを必要とする。たいていの場合、同じ供給元から必要なＩＰのすべては入手できない。要求される専門的知識レベルの多様性に基づいて、またプロジェクトの要求に依存して、ＩＰの設計および開発は、外注にだされる必要があるかもしれない。ＩＣ製造者、ファブリケーションハウスおよびファウンドリーは、カスタマーの要求に取り組むため、低消費電力、高性能等といった多数の特色のプロセス技術を開発している。これらのプロセス技術は、順繰りに、すべてのプロセスにわたってＩＰの入手に影響する。
【００１０】
[ＩＰの質]  価格の下落、ＩＰ開発コストの削減圧力、確認の欠如、システム全体の理解の欠如が、深刻なＩＰにおける質の問題を導いた。複雑なアナログ・ブロックは、その周囲の環境に注意が必要であるが、アナログＩＰは、しばしばそのアナログＩＰが組み込まれであろう環境を理解せずに開発される。先端技術および高スピード信号伝達は、結果として狭い設計マージンをもたらすが、確認にかかる時間およびコストのために、アナログＩＰのプロバイダーは、エンドユーザーによって使用される前に、自分らのアナログＩＰを確認する術を知らない。うまくいくビジネスモデルを立証しているアナログＩＰベンダーがいないことは注目に値する。
【００１１】
[設計パラメータ]  ０．１３μｍ以下の技術において、リーク、ノイズマージン、供給電圧の低下および素子の不整合は、高性能アナログ回路の設計を更に複雑にする、新しい設計パラメータのセットを作成しており、その結果、確認されたＩＰおよび検証されたシステムが、シリコンに配置されることが更に強調される。
【００１２】
[確認]  高性能ＩＣの検証および確認は、システムの環境および複雑さのために、他のリスク要因をもたらす。現在多くのＩＰベンダーは、シリコン中にある自らのＩＰの確認を要求されている。このことは問題点への部分的な答えであるが、確認は、サイクルタイムを増加させ、実際にイールドへ変換するプロセスの場面にわたって、設計の確実性をもたらさない。また、ＩＰベンダーによる混合信号ＩＰの確認は、完全に異なった環境で行われており、多くのリスク要因が残されている。複雑なＩＰブロックの確認には、インフラおよび特定のラボが必要であり、これらにはコストがかかり、多くのＩＰプロバイダーは所有していないことには注目すべきである。
【００１３】
[イールド]  先端技術が成熟点に達する前は、プロセスパラメータは変化し、設計の時間に依存して、性能およびイールドが問題となるかもしれない。全体のＩＣイールドは、個々の統合されるＩＰのイールドと、設計マージンと製造イールドとの積である。現在の所、取得したＩＰブロックのイールドを解析する手段はない。ＩＰは複数の供給元から取得されるべきであるが、異なったＩＰが、異なった製造場面全域にわたって同じイールドを提供する保証はなく、チップレベルでは深刻なイールドロスの結果となる。
【００１４】
[開発コスト]  開発コストは、市場の支持および利益幅に直接影響を与え、それが逆にコスト構造およびシステムの品質に影響を与える。
【００１５】
[アナログ／デジタルの統合]  ＩＰ設計者は、例えばパッケージ、トランジスタ数、供給ノイズ等のチップレベルの統合に関係するすべてのパラメーターを考慮することはできないので、ＩＣ設計者は、チップのアナログブロックおよびデジタルブロックを統合するために、回路のセンシティビティを良く理解しなければならない。チップレベルでのアナログ／デジタルの統合にともなうリスク要因と、ＩＰブロックのセンシティビティと、チップレベルおよびシステムレベルの依存性のセンシティビティとは、多くの成功したＩＣ企業がアナログＩＰを内部で開発している理由である。
【００１６】
[再設計]  再設計は、開発サイクルを延ばし、それにより、市場化への時間が遅れ且つコストを増加して、利益幅が低くなり、市場の支持が低減したり、および市場投入のポテンシャルを失わせるかもしれない結果となる。このことは、再設計無しに１回でのシリコンの成功が重要であることを強調している。
【００１７】
これら多くのコストおよびリスク要因が原因で、先端技術およびＳＯＣへの移行は、多くの企業が克服できない壁、および産業におけるロードブロック（道路障害物）を形成した。以下に述べるように、いくつかのバンドエイド・ソルーションが開発されている一方で、先端技術およびＳＯＣへの移行を容易とする、違った革新的な設計プラットフォームが明らかに必要である。
【００１８】
[計画されたソリューション]
【００１９】
技術者の団体は、仕様および確認に対する標準プラットフォームを作成するため、選択の障壁を低減して、システムの質全体を向上するため、標準集を作成することにより、これらの問題点への対応を試みた。標準は、各ボトルネックに対応して、異なる技術全域にわたって開発された。例として、入出力標準、メモリーコントローラ標準、ＵＳＢ、ＰＣＩ、インフィニバンド（登録商標）、ＩＥＥＥ８０２．１１等のパラレルおよびシリアルリンク標準等が含まれる。
【００２０】
ＩＣ製造者は、先端技術における製造変化幅を最小化するために、大規模なファウンドリー・ルール・セットおよびデバイス性能を採用した。一例として、多くの独立系デバイス製造者（ＩＤＭ）およびマニュファクチャリングハウスにより、ＴＳＭＣ設計ルールが、標準として採用された。統合プロセスにより、技術移植への障壁が低減し、すべてのエネルギーが、協力を通して少ない技術を育成することに注がれた。また多くのＩＣ企業は、セカンドソースおよび可能な限り製造上の問題点およびコストを低減することを許容するために、融合されたルールセットに基づいた設計を開発している。
【００２１】
また他の設計コンセプトが、上述したリスクおよびコスト問題に対応するため開発されている。以下に述べる、提案されているソリューションは、問題点のある面には対応しているものの、すべての問題点に対応するプラットフォームを備えていない。
【００２２】
[フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）設計フロー]
【００２３】
フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）は、製造後に、特定の機能を実行するために、現場でプログラムされることが可能である。ＦＰＧＡは、異なる構成およびサイズにおいて、即座に利用できる。ＦＰＧＡは、プログラマブル・リードオンリー・メモリー（ＰＲＯＭ）チップと原理的には似ているが、ＰＲＯＭよりもはるかに広い応用ポテンシャルを有している。
【００２４】
ＦＰＧＡは、コンセプトの確認に対してコスト効果のあるソリューションを提供し、市場化への時間およびＩＰの入手の多くの面に対応する。最近のＦＰＧＡは、先端技術の複雑なＩＰブロックを備えており、ＩＰの統合および質に関連するリスクを低減している。しかしながら、ＦＰＧＡに不足している点が、使用法のポテンシャル、性能および製造コストの領域にある。使用法のポテンシャルは、融通の利かないＦＰＧＡの構造およびあらかじめ決められたＩＰブロックに制限される。ＦＰＧＡ設計の性質が原因で、性能が限定されており、一般に低周波数のレンジだけが適応できる。同じ技術であるＣＯＴおよびＡＳＩＣのフロー（後述する）と比較して、ＦＰＧＡは１／５から１／３の性能しか備えていない。高い製造コストが、中量から大量ための設計を、価格競争力のあるＡＳＰにするのを難くする。近年の開発費の増加は、ＸｉｌｉｎｘおよびＡｌｔｅｒａ等のようなＦＰＧＡ企業を助けてきた。多くのＦＰＧＡ企業が、市場の要求に応えるようになっている。
【００２５】
[構造化アレイ（ＳＡ）設計フロー]
【００２６】
構造化アレイは、ＦＰＧＡに関連する製造コストに対応するため、およびＦＰＧＡフローとＣＯＴフローの間の性能ギャップを低減するために開発された。通常、ＳＡは、ＦＰＧＡよりも、大量生産に対して低コストを有している。例えば、構造化アレイは、ＦＰＧＡよりも、多くのゲートと、高い性能と、広いＩＰ選択肢を備えることができる。ＳＡの定義しだいで、企業は成功を経験するかも知れない。ある成功した例は、ＬＳＩ’ｓ・Ｒａｐｉｄ・Ｃｈｉｐである。
【００２７】
しかしながら、ＦＰＧＡのように、ＳＡは、製造における使用可能性を低減する、融通の利かない構造を有している。また、ＳＡにともなう設計時間（通常２−６ヶ月）は、ＦＰＧＡにともなう設計時間（通常１−３ヶ月）よりも長い。一般に、ＳＡは、ＦＰＧＡと比較して、大きく加えられたアドバンテージを備えておらず、結果として、産業において広く受け入れられる対象とはなっていない。これは、開発コストおよび性能の課題がより一層大きな重みを得るに従って、変わるかもしれない。
【００２８】
[ＡＳＣＩ設計フロー]
【００２９】
設計および製造サービスが、ＩＢＭ，ＴＩ、ＳＴおよびフィリップス等のような大手チップ製造者により提供されている。システムハウスは、普通、特定用途向けＩＣ（ＡＳＩＣ）に対する仕様を、これらのＡＳＩＣプロバイダーへ提供する。ＡＳＩＣプロバイダーは、仕様に従った完成品を納品する。ＡＳＩＣ設計フローは、先端技術、要求される知識およびＩＰの利用に伴うリスク要因を最小化にするため、最近勢いを得つつある。ＡＳＩＣに関する主たる問題点は、比較的少数の製造者しか金銭的余裕がないところの製造コスト、および完成したＡＳＩＣのＣＯＴフロー（以下に述べる）への移行性である。つまり、ＡＳＩＣ設計フローは、製造コストがリスクを最小限にすることの次にある場所で主に用いられており、その設計は、市場確認を必要としないシステムで用いられている。
【００３０】
[カスタマー・オウンド（所有）・ツール（ＣＯＴ）]
【００３１】
ＣＯＴは、商品化までの時間の必要性を要求する高性能製品に対して、最も一般的に用いられている設計フローである。典型的なＣＯＴフローにおいて、システムハウスは、シリコン製造に対して専業のファウンドリーと仕事をする。一般にＣＯＴフローは、システムハウスが、物理的実施の最後まで通して、すべての関連するリスクと共に設計を行うことを意味する。設計の結果としてのＧＤＳII表示は、理論的には、いつでもシリコン製造および包装ができる状態である。
【００３２】
ＣＯＴフローは、最も高い性能および最も小さいダイサイズを実現することが示されている。ＣＯＴデータ・パスウェイは、典型的には、等価なＡＳＩＣよりも、３０−５０％速い性能と、２５−５０％小さいダイサイズとを有している。ＣＯＴ設計フローは、ＩＣ仕様から、典型的にはＲＴＬコード化（記述）、合成、スタティック・タイミング解析、配置および配線のステップを含んでいる。重要であり、典型的な１２−２４ヶ月のサイクルタイムの主要因は、ＣＯＴ設計フローもＩＰの設計、取得、統合およびフロア設計のステップを必要とすることである。
【００３３】
ＣＯＴフローにより提供される最も大きなアドバンテージは、チップ設計者が、プロセスのコントロールに専念して、ツールや、フロー等について独自の決定をするという、コントロールである。チップ設計者は、タイムテーブルを全体にわたって完全にコントロールしており、深刻なタイムロスなしに、プロセスのいかなる段階に介在するようにしても良い。対照的に、ＡＳＩＣフローにおいては、情報は異なる組織間で交換されなければならず、そのような介在のタイミングおよび可能性は、ＡＳＩＣベンダーの言いなりである。ＣＯＴフローの初期投資が一度なされると、生産量およびターンアラウンド・タイムが飛躍的に高まる。もう一つの意味のあるＣＯＴフローのアドバンテージは、すべての設計経験、ＩＰおよび知識が内部に所有されることである。
【００３４】
ＣＯＴフローの高い報酬にともなって、高いリスクが現れる。ＣＯＴフローでは、チップ設計およびＩＰの統合は、ＡＳＩＣフローのように、シリコンの１回目の見直しで適切に動くことが保証されていない。これは、システムハウスを、途方もない量の財務上および製品導入のリスクにさらす。多くの場合、シリコンを適切に動作させるために、システムハウスは、ＩＣ設計を１−３回繰り返さなければならず、この繰り返しは、開発コストを増して、製品導入を遅らす。ＣＯＴフローを経てＩＣを開発するコストは、著しくコストのかかるインフラ投資を必要とする。端から端までのフローを管理することは、より多くのツール、人材および専門性を必要とする。広い知識基盤が必要とされる。つまり、ＣＯＴフローの欠点は、設計の異なる側面に対する知識を取得すること、必要なＩＰの取得または開発、リスクとコストの管理、およびコンセプトと市場の確認に対する不適切なサポートを含んでおり、高いリスクおよび多数の再設計の潜在的な必要性をもたらす。
【発明の概要】
【００３５】
本発明は、サブミクロンおよび先端技術において遭遇した、集積回路（ＩＣ）の設計および製造の問題点に対応する新規の設計プラットフォームを提供する。先端技術に関する、設計と製造のコストおよびリスクが克服される一方で、設計および確認のサイクルが最小化される。
【００３６】
従って、本発明の一実施形態は、集積回路（ＩＣ）の設計のためのシステムである。上記システムは、あらかじめ製造されており且つあらかじめ確認されている多数の機能ブロックを有する、少なくとも一つの構造マルチプロジェクトウエハ（ＳＭＰＷ）と、上記ＳＭＰＷを組み込んでおり、ＩＰの統合またはフロア設計の必要性を有していない、合理的なＩＣ設計フローとを備えている。
【００３７】
本発明の他の実施形態は、合理的な集積回路（ＩＣ）の設計プロセスで用いるためのコンポーネント・アーキテクチャである。上記コンポーネント・アーキテクチャは、特定の用途をターゲットにしている多数のサブ・ブロックを備えている。上記アーキテクチャは、ユーザーが、該ユーザーの要求に応じて、メタライゼーションを通して、上記サブ・ブロックをカスタマイズおよびプログラムすることを許容するために、コンタクト層まであらかじめ形成されている。ある実施例では、上記あらかじめ決められたサブ・ブロックが、すでに決められた標準に基づいている。
【００３８】
本発明の他の実施形態は、集積回路（ＩＣ）を設計するための方法である。多数の構造マルチプロジェクトウエハ（ＳＭＰＷ）が供給される。各ＳＭＰＷは、あらかじめ製造されており且つあらかじめ確認されている、多数の機能ブロックを有する。もし、上記多数のＳＭＰＷのうちの一つが、ＩＣ設計者の要求を満足するならば、上記方法は、合理的な設計フローおよび生産へ進む。また、もし、上記多数のＳＭＰＷのうちの一つが、中間ステップとして使用可能ならば、使用可能な上記ＳＭＰＷコンポーネントが、ＣＯＴ設計フローでの使用のために抽出される。最後に、もし、上記多数のＳＭＰＷのうちの１つもが、ＩＣ設計者の要求を満足せず、且つ中間ステップとして使用可能でないならば、上記多数のＳＭＰＷから使用可能なＩＰが、ＣＯＴ設計フローでの使用に対して抽出される。
【００３９】
本発明の他の実施形態は、集積回路設計の支援を提供するための方法である。あらかじめ製造されており且つあらかじめ確認されている多数の機能ブロックを有する、構造マルチプロジェクトウエハ（ＳＭＰＷ）の在庫が、保持される。上記方法は、更に、上記ＳＭＰＷの在庫の一つが、ユーザーのＩＣ設計の要求のすべてを満足することができるのか、または市場／コンセプトの確認やＩＰの確認のような、ユーザーのＩＣ設計プロセスにおける中間ステップに役立つことができるのかどうかを決定することを備えており、もし、満足するかまたは役立つならば、上記ＳＭＰＷをユーザーへ提供する。
【００４０】
本発明の様々な実施形態は、先行技術と比べて、多くのアドバンテージを提供する。アドバンテージの一つは、コスト低減である。ＳＭＰＷは多数のユーザーにより使用されるので、製造コストが分配されて、コストが著しく低減される。他のアドバンテージは、同じソースが提供する確認されたＩＰへのアクセス可能性であり、すべてのＩＰの継ぎ目のない統合を許容する。他のアドバンテージは、継ぎ目のない、市場とコンセプトの確認、生産およびリスク低減である。他のアドバンテージは、ファウンドリーによる独創的な上記ＳＭＰＷの頻繁な製造であり、結果として高いイールドとなる。他のアドバンテージは、多数のユーザーによるＳＭＰＷ内でのＩＰの広い使用および確認による、リスクの排除である。他のアドバンテージは、異なるシステムの要求およびコスト構造を満足するために、カスタマイズされたＳＭＰＷダイの組み立ておよびパッケージ化に融通が利くことである（例えば、ワイヤボンド、フリップチップ、ＢＧＡ等）。他のアドバンテージは、異なるＥＤＡツール・セットを用いるための柔軟性である。
【００４１】
本発明における他のシステム、方法、特徴およびアドバンテージは、下記の図および詳細な説明の検証の上に、当該技術の技術を有する者に明らかであるか、または明らかになるであろう。すべてのそのような追加のシステム、方法、特徴およびアドバンテージは、この説明の中に含まれており、本発明の範囲にあり、付随の請求項により保護されることが意味される。
【００４２】
図中のコンポーネントは、必ずしもスケールが与えられておらず、代わりに発明の本質を示すために強調されている。図においては、異なる図を通して、対応する部分は同じ参照符号で指定される。
【図面の簡単な説明】
【００４３】
【図１】図１は、本発明の構造マルチプロジェクトウエハ（ＳＭＰＷ）のブロックダイアグラムである。
【図２】図２は、本発明のＩＣ設計方法のフロー・ダイアグラムである。
【図３】図３は、本発明のＳＭＰＷ／ＣＯＴ設計方法のフロー・ダイアグラムである。
【図４】図４は、本発明のＩＰ抽出方法のフロー・ダイアグラムである。
【発明を実施するための形態】
【００４４】
本発明は、複雑なＩＣ設計および製造を取り巻く、コストおよびリスクの問題点への革新的なアプローチである、構造マルチプロジェクトウエハ（ＳＭＰＷ）を提供する。独創的なＳＭＰＷは、あらかじめ製造されており且つあらかじめ確認されている、多数のサブ・ブロックを有している。各サブ・ブロックは、特定の用途、機能またはインターフェースを対象としている。
【００４５】
現在、大手のファブリケーションハウスは、顧客ベースのテストビークルとして、マルチプロジェクトウエハ（ＭＰＷまたはシャトル）を提供しており、これにおいては製造コストが多数のユーザー間で分けられており、顧客の製造コストが極めて低減されている。ＭＰＷまたはシャトルは、主に初期のシステム確認のためか、またはリスク低減ビークルとして用いられている。一方、本発明のＳＭＰＷは、コンタクトレベルにあらかじめ製造されていて、特定の用途にカスタマイズすることが許容されている、あらかじめ決められた構造を有している。ＭＰＷと比較して、ＳＭＰＷは、コンタクトレベルにあらかじめ製造されているので、その製造時間は極めて低減される。
【００４６】
本発明のＳＭＰＷ１００のある実施例が、図１に示されている。ＳＭＰＷ１００は、特定の用途を対象としていて、あらかじめ形成されて確認されている、多数のサブ・ブロックまたは構造化アレイを備えている。この点で、図１に示されている個々のサブ・ブロックは、説明の目的のみのためであり、本発明のＳＭＰＷは、図１の記載とは異なったサブ・ブロックを有していても良いし、追加のサブ・ブロックを有していても良いことについて注意されるべきである。
【００４７】
ＰＬＬサブ・ブロック１０２は、多数のメタル・プログラム可能なＰＬＬを有している。ＰＬＬは、１００ＭＨｚから２ＧＨｚの周波数帯域、並びにクロックの乗算、デスキューおよびスペクトル拡散のような用途に対応していても良い。
【００４８】
ＤＬＬサブ・ブロック１０４は、多数のマスター／スレーブＤＬＬを有している。ＤＬＬは、１００ＭＨｚから２ＧＨｚの周波数帯域、およびインターフェース・タイミングの提供のような用途に対応していても良い。
【００４９】
Ｉ／Ｏサブ・ブロック１０６は、ＬＶＤＳ、ＳＳＴＬ、ＨＳＴＬ、ＤＤＲＩＩ、ＬＶＴ
ＴＬ等のような用途および標準を対象とするかもしれない多数のメタル・プログラム可能
な要素を有している。
【００５０】
ＳＯＧサブ・ブロック１０８は、何百万のゲートを合成することを可能にするシー・オブ・ゲート・ブロックである。ある実施例では、ＳＯＧサブ・ブロック１０８が、業界標準のＣＯＴフローで使用可能な標準セルのライブラリーを備える。
【００５１】
メモリーブロック１１０は、必要な量および型のメモリーを備える。ある実施例は、メモリーブロック１１０が、増大されたレジスター・ファイルである。
【００５２】
リンク・サブ・ブロック１１２は、高速のシリアルおよび／またはパラレルのリンクを有している。実施例には、ハイパートランスポート、ＳＤＲＡＭおよびＳＰＩ４−２が含まれる。
【００５３】
繰り返し言うが、ＳＭＰＷは、図１の追加機能サブ・ブロック１１４により示唆されるように、上述したサブ・ブロックには制限されない。ＳＭＰＷは、例えば、マイクロプロセッサ・コアおよびバス機能を実現するブロックを含んでいても良い。ＳＭＰＷ１００に採用される個々のサブ・ブロックは、（例えば、消費者、無線等の）対応する市場区分に依存する。
【００５４】
ＰＬＬ、ＤＬＬ、Ｉ／Ｏ要素および他の機能ブロックの組み合わせは、エンドユーザーが、性能を犠牲にすることなく、広い範囲の市場を満足させる特定用途向けＩＣを製造することを許容する。ソフトＩＰ企業との協力は、あらかじめ決められた機能ブロックが、メモリー・インターフェースとコントローラ、プロセッサー、物理層とリンク層、等のような顧客の要求を満足することを促進する。
【００５５】
ＳＭＰＷ１００は、エンドユーザーが、該エンドユーザーの要求に応じて、メタライゼーション（配線）を通して、チップの異なるセクションを、カスタマイズおよびプログラムすることを許容するように、コンタクト層まであらかじめ形成されている。これは、マスクコストに加えて、設計および製造サイクルを最小化する。もし、あらかじめ決められたＳＭＰＷが、ユーザーの要求のすべてを満足すれば、（以下に述べる図２のステップ２０６のように）ただちに生産できる。もし、ＳＭＰＷが、コンセプトまたはＩＰの確認のための中間ステップとして用いられるならば、すべてのブロックは、標準ＣＯＴフロー（以下に述べる図２のステップ２０８および２１０）のＩＰブロックとして、同一であり、利用可能である。ＳＭＰＷは、部分的な処理ステップ（配線）のみが必要なので、該ＳＭＰＷを用いる設計および再設計は、コストに効果があり、該コストは、個々のＳＭＰＷを用いる複数の顧客の間で分担される。
【００５６】
しばしば見落とされるエンドユーザーの費用の著しい項目は、パッケージ設計である。本発明によれば、各ＳＭＰＷは、組み立ておよびパッケージ化を選ぶ選択をともなっていても良い。つまり、パッケージ化は、融通が利き、システムの必要性およびコスト構造により決定されても良い。パッケージ化の選択は、制限されることなく、ワイヤボンド、フリップチップ、ＢＧＡ、プラスチックおよびセラミックを含んでいても良い。
【００５７】
図２は、本発明のＩＣ設計方法２００のフロー・ダイアグラムである。ステップ２０２および２０４は、ＩＣ決定およびプロセス選択を含む。ステップ２０６では、ある存在するＳＭＰＷが、ユーザーのＩＣ性能および必要とする特徴一式のすべてを満足するかどうかに関して決定がなされる。もし、ある存在するＳＭＰＷが要求を満足するならば、上記方法は、図３に詳細が示されているように、継ぎ目なく直ちにＳＭＰＷ／ＣＯＴ設計フロー３００へ進み、チップの実生産となる。
【００５８】
もし、ユーザーの要求のすべてを満足するＳＭＰＷがなければ、ステップ２０８および２１０は、存在するＳＭＰＷが、コンセプト／市場／ＩＰの確認のための中間ステップとしてまだ役に立つのかどうかを尋ねても良い。ステップ２０８では、ある存在するＳＭＰＷが、コンセプトまたは市場の確認に役立つことができるのかどうかに関する決定がなされる。ステップ２１０では、ある存在するＳＭＰＷが、ＩＰソースおよび／またはリスク低減ビークルとして役立つことができるのかどうかに関して決定がなされる。これらの質問のどちらかの答えが「イエス」であれば、上記方法は、ＳＭＰＷ／ＣＯＴ設計フロー３００（図３）へ進み、コンセプト／市場の確認のためか、またはＩＰ供給元として役立つべきサンプルの生産へ進む。
【００５９】
本発明の大きなアドバンテージは、あるＳＭＰＷが、要求を満足するか、またはコンセプト／市場の確認やＩＰ供給元のための中間ステップとして役立つことができる場合には、使用可能なＳＭＰＷコンポーネントが、合理的なＳＭＰＷ／ＣＯＴ設計フローの中で用いられることができることである。合理的なＳＭＰＷ／ＣＯＴ設計フロー３００が、図３に示されている。ステップ３０２では、あるＳＭＰＷが、図２のフロー２００に従って選択される。ＲＴＬ記述、合成、およびスタティック・タイミング解析それぞれが、ステップ３０４、３０６および３０８で行われる。
【００６０】
この時点で、本発明により、典型的なＣＯＴ設計フローに対して、ＩＰ統合またはフロア設計の必要がないという、とても重要な違いがなされる。ＩＰはすでにＳＭＰＷの中へ統合されており、もちろん、フロア設計は、すでにＳＭＰＷに対して行われている。（ＳＭＰＷよりはむしろＩＣ仕様から始まる）典型的なＣＯＴ設計フローでは、ＲＴＬ記述、合成、およびスタティック・タイミング解析に加えて、ＩＰ統合およびフロア設計が実行されることが必要である。この理由のため、本発明のＳＭＰＷ／ＣＯＴ設計フローの時間は、典型的なＣＯＴ設計フローに対する１２−２４ヶ月と比べて、１−３ヶ月に劇的に低減される。
【００６１】
この時点（ステップ３１０）で、仕様が満足されない場合には、更にＲＴＬ記述および合成が実行される。そうでなく、仕様が満足されるならば、上記フローは、（ＳＭＰＷ所有者またはファウンドリーによりあらかじめ確認された）任意の他の選択されたＩＰをステップ３１２で追加して、その後、ステップ３１４において配置と配線、統合、およびスタティックとダイナミック・タイミング解析へ進む。再度、仕様が満足されているのかどうかに関して決定がなされる（ステップ３１６）。もし、仕様を満足しているならば、上記フローは、ステップ３１８におけるデータの準備（「テープ・アウト」）で終了して、ＩＣは直に生産される。もし、仕様を満足していないのならば、仕様が満足されるまで、更にＲＴＬ記述（ステップ３０４）および現場での最適化（ステップ３２０）が行われる。
【００６２】
図３について、ＩＰの選択（ステップ３１２）は、ＲＴＬ記述、合成、およびスタティック・タイミング解析（ステップ３０４−３０８）の前に、ロジック的に行っても良いことに注意すべきである。適切な設計ツールは、合成、スタティック・タイミング解析並びに配置および配線を、一つの物理的合成ステップへ合体するかも知れないことにも注意すべきである。
【００６３】
図２に戻って、存在するＳＭＰＷが要求（ステップ２０６）を満足せず、若しくはコンセプト／市場の確認（ステップ２０８）の中間ステップとして、またはＩＰソース（ステップ２１０）として使えない場合には、顧客は、ＩＣ製造において、典型的で長期のＣＯＴ設計フローに従う必要があるだろう。しかしながら、このシナリオにおいてさえも、役に立つＩＰは、ＳＭＰＷ製造者から抽出されるかも知れない。従って、ステップ４００において、役に立つＩＰが、ファウンドリーまたはＳＭＰＷの他の所有者の知識ベースから、抽出されるのか否かに関する決定がなされる。ＩＰ抽出に含まれるステップが、図４に示されている。ステップ４０２では、ユーザーは、ＳＭＰＷ所有者のＩＰのポートフォリオを再調査する。役に立つＩＰブロックがステップ４０４で選択されて、ファウンドリーまたはＳＭＰＷ／ＩＰ所有者は、シリコンで確認された既製のＩＰの譲渡に対して、ステップ４０６において連絡される。抽出されたＩＰは、その後ユーザーにより典型的なＣＯＴ設計フロー２１２に採用されて、ＩＣは、生産へ進む。
【００６４】
最後に、ユーザーの要求を満足するか、または中間ステップとして役立つと思われる存在するＳＭＰＷがない場合には、新しいＳＭＰＷが、ユーザーにために作製されることができる。この新しいＳＭＰＷは、その後、将来のユーザーが利用可能な、ＳＭＰＷの在庫の一部になる。
【００６５】
つまり、ＳＭＰＷは、市場化への時間が低減される；コンセプトの確認が提供される；リスクおよびコストが低減される；製造およびイールドの問題が最小化される；ＩＰの取得および質の問題が無効にされるという、多数の市場の要求へ効果的に対応する。エンドユーザーは、設計コストが多数のエンドユーザー間に広がっているかもしれないので、全体の設計に対して何分の１かの製造費用で、あらかじめ決められており且つあらかじめ製造されている、多数の構造化アレイへのアクセスを有する。多数の機能サブ・ブロックへのアクセスは、ＩＰの取得および確認に対する必要性を撤廃する。メタル・プログラムが可能なことは、速いターン・アラウンド・タイム（市場化への時間）を許容して、開発サイクルにおけるヘッドスタートと共にコンセプトの確認のための手段を提供する。エンドユーザーは、システムの決定および設計に対するシリコンへの早期のアクセスを有する。本発明により提供される、コンセプトの確認への加速された道は、資金を増加しようとするエンドユーザーへ大変重要である可能性がある。
【００６６】
重要なことには、継ぎ目のないＣＯＴフローへの移行という、追加のアドバンテージが提供される。：各ツールのフローおよびプログラム可能性で制約を受けるＦＰＧＡ／ＳＡそれぞれにより提供される、特定のおよび個々の機能とは反対に、継ぎ目のないＣＯＴフローへの移行が、ユーザーが必要とするかもしれないすべてのサブ・ブロックが、ＳＭＰＷおよび標準ＣＯＴフローのサポート上で利用できるので、生じる。すべての作られたブロックは、すでに確認されていて、リスクの低減およびコストのかかる再設計が回避されている。継ぎ目のないＣＯＴフローへの移行は、大量生産へ対応する；イールドの問題、生産のリスクおよびコストが最小化される；アナログ／デジタル統合の問題が排除されるという、ＦＰＧＡ／ＳＡフローに伴う障害を克服する。
【００６７】
この独創的な設計プラットフォームは、アナログＩＰ世界に対して、完全な「プラグ・アンド・プレイ」コンセプトを提供して、新しく成長する道および未開発の市場を創造する。ＩＰというよりはむしろ、設計および製造が強調される。ファウンドリーは、ＩＰに対して外部ベンダーに頼るよりはむしろ、（ＩＰを保有する）ＳＭＰＷの在庫を保持しており、イールドのようないかなる製造の懸案事項にも対応することができる。ＳＭＰＷは、製造者により所有されて管理されるので、該製造者は、プロセスを把握し、高い質と、低減した価格構造と、ＩＰの質および信頼性へ影響を与える価格の目減りの問題の排除とを、保証することが可能である。本発明の設計プラットフォームは、ＩＣの設計および製造に関連した多数の問題点に対応しており、断片化したＩＣ業界の整理統合を許容するだろう。
【００６８】
本発明の様々な実施形態が述べられているが、本発明の範囲に含まれる、更に多くの実施形態および実施例が可能であることは、当技術における通常の技術を有するこれらの者達にとって明らかであろう。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
集積回路（ＩＣ）の設計のためのシステムにおいて、
あらかじめ製造されており且つあらかじめ確認されている多数の機能ブロックを有する、少なくとも一つの構造マルチプロジェクトウエハ（ＳＭＰＷ）と、
前記ＳＭＰＷを組み込んでおり、ＩＰの統合またはフロア設計の必要性を有していない、合理的なＩＣ設計フローとを備えている集積回路（ＩＣ）の設計のためのシステム。
［Ｃ２］
前記ＳＭＰＷの前記機能ブロックが、構造化アレイを有しているＣ１記載のシステム。
［Ｃ３］
前記ＳＭＰＷは、ユーザーが、該ユーザーの必要に応じて該ＳＭＰＷの異なるブロックをカスタマイズおよびプログラムすることができるように、コンタクト層まであらかじめ形成されているＣ１記載のシステム。
［Ｃ４］
前記ＩＣ設計フローが、約１−３ヶ月のサイクルタイムを有しているＣ１記載のシステム。
［Ｃ５］
前記機能ブロックが、メタル・プログラム可能なＰＬＬ、マスター／スレーブＤＬＬ、メタル・プログラム可能なＩ／Ｏ要素、シー・オブ・ゲート、メモリーおよび高速シリアルリンクからなる群から選択されるＣ１記載のシステム。
［Ｃ６］
合理的な集積回路（ＩＣ）の設計プロセスで用いるためのコンポーネント・アーキテクチャにおいて、
ユーザーが、該ユーザーの要求に応じて、メタライゼーションを通して、サブ・ブロックをカスタマイズおよびプログラムすることを許容するために、前記アーキテクチャが、コンタクト層まであらかじめ形成されている、特定の用途をターゲットにしている多数の前記サブ・ブロックを備えているコンポーネント・アーキテクチャ。
［Ｃ７］
前記サブ・ブロックが構造化アレイであるＣ６記載のコンポーネント・アーキテクチャ。
［Ｃ８］
前記サブ・ブロックが、メタル・プログラム可能なＰＬＬ、マスター／スレーブＤＬＬ、メタル・プログラム可能なＩ／Ｏ要素、シー・オブ・ゲート、メモリーおよび高速シリアルリンクからなる群から選択されるＣ６記載のコンポーネント・アーキテクチャ。
［Ｃ９］
集積回路（ＩＣ）を設計するための方法において、
あらかじめ製造されており且つあらかじめ確認されている多数の機能ブロックを有する、多数の構造マルチプロジェクトウエハ（ＳＭＰＷ）を供給し、
もし、前記多数のＳＭＰＷのうちの一つが、ＩＣ設計者の要求を満足するならば、合理的な設計フローおよび生産へ進み、
もし、前記多数のＳＭＰＷのうちの一つが、中間ステップとして使用可能ならば、普通のＣＯＴフローでの使用に対して使用可能なＳＭＰＷコンポーネントを抽出し、
もし、前記多数のＳＭＰＷのうちの１つも、ユーザーの要求を満足せず、且つ中間ステップとして使用可能でないならば、普通のＣＯＴフローでの使用に対して使用可能なＩＰを、前記多数のＳＭＰＷから抽出する集積回路（ＩＣ）を設計するための方法。
［Ｃ１０］
前記合理的な設計フローは、１−３ヶ月のサイクルタイムを有しており、前記普通のＣＯＴの設計フローは、１２−２４ヶ月のサイクルタイムを有しているＣ９記載の方法。
［Ｃ１１］
集積回路設計の支援を提供するための方法において、
あらかじめ製造されており且つあらかじめ確認されている多数の機能ブロックを有する、構造マルチプロジェクトウエハ（ＳＭＰＷ）の在庫を保持することを備えている集積回路設計の支援を提供するための方法。
［Ｃ１２］
Ｃ１１に記載の方法であって、前記機能ブロックが、ユーザーの特定の要求に応じてメタル・プログラム可能である方法。
［Ｃ１３］
Ｃ１１に記載の方法であって、
更に、前記ＳＭＰＷの在庫の一つが、ユーザーのＩＣ設計の要求のすべてを満足することができるのか、または市場／コンセプトの確認やＩＰの確認のような、ユーザーのＩＣ設計プロセスにおける中間ステップに役立つことができるのかどうかを決定することを備えている方法。
［Ｃ１４］
Ｃ１３に記載の方法であって、
更に、ユーザーの要求に役立つＩＰが、前記ＳＭＰＷの在庫内に含まれているのかどうかを決定することを備えている方法。
［Ｃ１５］
Ｃ１１に記載の方法であって、
そして更に、多数のユーザーの間で前記ＳＭＰＷを分けることにより、該ユーザーへの製造コストを低減することを備えている方法。
［Ｃ１６］
Ｃ１１に記載の方法であって、
そして更に、前記ＳＭＰＷの在庫に取り込まれている、確認されたＩＰの、プールを保持することを備えている方法。
［Ｃ１７］
Ｃ１６に記載の方法であって、
そして更に、ＣＯＴフローで使用するためのプログラム可能なロジックのために、確認されたＩＰの前記プールから、ＩＰコンポーネントを移動することを備えている方法。
［Ｃ１８］
Ｃ１１に記載の方法であって、
そして更に、前記ＳＭＰＷの在庫と共に、ＣＯＴフローへの移行を促進することを備えている方法。
［Ｃ１９］
Ｃ１１に記載の方法であって、
そして更に、前記ＳＭＰＷのユーザーに対して、多数のパッケージ化および組み立ての選択を提供することを備えている方法。
［Ｃ２０］
Ｃ１９に記載の方法であって、前記パッケージ化および前記組み立ての選択が、ワイヤボンド、フリップチップ、ＢＧＡ、プラスチックおよびセラミックからなる群から選択される方法。
【図１】
0005551127.tif 000002
【図２】
0005551127.tif 000003
【図３】
0005551127.tif 000004
【図４】
0005551127.tif 000005