(57)【特許請求の範囲】
【請求項１】
第１の入力、第２の入力及び出力を有する比較器であって、前記第１の入力がアナログ信号に結合される、比較器と、
前記比較器の出力に結合されたシリアル入力を有し、複数の制御信号及び前記アナログ信号に対応するＮビットのデジタル値を生成するように構成される逐次近似レジスタと、
前記複数の制御信号に結合される入力を有するデジタル／アナログ変換器であって、各々が同じ容量を有する第１のキャパシタ、第２のキャパシタ及び第３のキャパシタ並びに前記複数の制御信号によって制御される複数のスイッチをさらに含み、前記第１のキャパシタ上の電荷及び前記第３のキャパシタ上の電荷を前記第２のキャパシタ上の電荷と共有し且つ前記第２のキャパシタ上でアナログ信号を生成するために、前記第２のキャパシタに前記第１のキャパシタを、前記第２のキャパシタに前記第３のキャパシタを、相互に排他的に結合するように構成され、前記第２のキャパシタは前記比較器の前記第２の入力に結合され、前記複数のスイッチのうちの１つのスイッチは前記複数の制御信号のうちの１つの制御信号に応答して前記第１のキャパシタを高い基準電圧に選択的に結合し、前記複数のスイッチのうちの別のスイッチは前記複数の制御信号のうちの別の制御信号に応答して前記第３のキャパシタを低い基準電圧に選択的に結合する、デジタル／アナログ変換器と
を備えるアナログ／デジタル変換器。
【請求項２】
前記逐次近似レジスタは、前記デジタル／アナログ変換器をポンプアップ状態にするように前記複数のスイッチを動作させる前記複数の制御信号の組み合わせを生成し、前記ポンプアップ状態において、前記第１のキャパシタは前記高い基準電圧から分離されてその後前記第２のキャパシタに結合され、前記第３のキャパシタは前記第２のキャパシタから分離されて前記低い基準電圧に結合される請求項１に記載のアナログ／デジタル変換器。
【請求項３】
前記逐次近似レジスタは、前記デジタル／アナログ変換器をポンプダウン状態にするように前記複数のスイッチを動作させる前記複数の制御信号の組み合わせを生成し、前記ポンプダウン状態において、前記第１のキャパシタは第２のキャパシタから分離されてその後前記高い基準電圧に結合され、前記第３のキャパシタは前記低い基準電圧から分離されて前記第２のキャパシタに結合される請求項１に記載のアナログ／デジタル変換器。
【請求項４】
前記逐次近似レジスタは、前記デジタル／アナログ変換器をリセット状態にするように前記複数の制御信号の組み合わせを生成し、前記リセット状態において、前記第２のキャパシタは前記第１のキャパシタ及び前記第３のキャパシタから分離され、前記第２のキャパシタ及び前記第３キャパシタは前記低い基準電圧に結合され、前記第１のキャパシタは前記高い基準電圧に結合される請求項２に記載のアナログ／デジタル変換器。
【請求項５】
前記逐次近似レジスタは、前記デジタル／アナログ変換器を前記リセット状態の後に前記ポンプアップ状態にするように前記複数の制御信号の組み合わせを生成する請求項４に記載のアナログ／デジタル変換器。
【請求項６】
前記逐次近似レジスタは出力レジスタをさらに含み、前記出力レジスタは、Ｎビットのデジタル値を形成するために前記比較器の出力を連続的にＮ回追加するために前記比較器の出力に結合され、前記レジスタは、前記比較器の出力が追加されるごとに及び前記レジスタが追加されたビットのミラーイメージに対応するポンプシーケンスを形成するために前記複数の制御信号を生成する各リセット状態の後に、前記デジタル／アナログ変換器を前記リセット状態にする請求項５に記載のアナログ／デジタル変換器。
【請求項７】
前記ポンプシーケンスの各ビットについて、前記デジタル／アナログ変換器はビットが０であることに応答して前記ポンプダウン状態にされ、前記デジタル／アナログ変換器はビットが１であることに応答して前記ポンプアップ状態にされる請求項６に記載のアナログ／デジタル変換器。
【請求項８】
所定の時間間隔に関して、前記ポンプシーケンスの各ビットが前記デジタル／アナログ変換器に提示される請求項７に記載のアナログ／デジタル変換器。
【請求項９】
前記レジスタは、
【数１】
0005607169.tif 000008
の所定の時間間隔の待ち時間をもって前記レジスタの前記第１の出力において前記Ｎビットのデジタル値を出力する請求項８に記載のアナログ／デジタル変換器。
【請求項１０】
前記レジスタは、
【数２】
0005607169.tif 000009
の所定の時間間隔の待ち時間をもって前記レジスタの前記第１の出力において前記Ｎビットのデジタル値を出力する請求項９に記載のアナログ／デジタル変換器。
【請求項１１】
前記逐次近似レジスタは、前記所定の時間間隔に対応するクロック周期を提供するクロック信号生成器をさらに含む請求項８に記載のアナログ／デジタル変換器。
【請求項１２】
前記逐次近似レジスタは、前記所定の時間間隔に対応するタイムアウト期間を提供するタイマーをさらに含む請求項８に記載のアナログ／デジタル変換器。
【請求項１３】
前記比較器は、前記逐次近似レジスタに結合されて前記比較器にトリガー信号を提供するように構成された第３の入力をさらに含み、前記比較器は、前記トリガー信号の１つの状態に関して前記第１の入力及び前記第２の入力を比較し、前記トリガー信号の１つの状態の後に所定の時間量に応答して前記比較器の出力をラッチする請求項１２に記載のアナログ／デジタル変換器。
【請求項１４】
前記比較器は、前記逐次近似レジスタに結合されて前記比較器の出力が有効であることを示すために前記逐次近似レジスタにレディ信号を提供するように構成された第２の出力をさらに含む請求項１３に記載のアナログ／デジタル変換器。
【請求項１５】
第１のアナログ信号及び第２のアナログ信号の合計を生成するように構成された第１の加算器と、
第３のアナログ信号及び第４のアナログ信号の合計を生成するように構成された第２の加算器と、
前記第１及び第２のアナログ信号の合計を前記第３及び第４のアナログ信号の合計と比較するように構成された比較器と、
前記比較器に結合され、複数の制御信号を生成し、前記比較器により実行される前記比較に応答して前記第１のアナログ信号及び前記第３のアナログ信号に対応するＮビットのデジタル値を生成するように構成される逐次近似レジスタと、
前記複数の制御信号に結合される差動デジタル／アナログ変換器であって、第１、第２、第３及び第４のキャパシタ並びに前記複数の制御信号によって制御される複数のスイッチをさらに含み、前記第１、第２及び第３のキャパシタは同じ容量を有し、前記第１のキャパシタ上の電荷及び前記第３のキャパシタ上の電荷を前記第２のキャパシタ上の電荷及び前記第４のキャパシタ上の電荷と共有し且つ前記第２のキャパシタ上で前記第２のアナログ信号を生成し前記第４のキャパシタ上で前記第４のアナログ信号を生成するために、前記第２のキャパシタに前記第１及び第３のキャパシタを、前記第４のキャパシタに前記第１及び第３のキャパシタを、相互に排他的に結合するように構成され、前記複数のスイッチのうちの１つのスイッチは前記複数の制御信号のうちの１つの制御信号に応答して前記第１のキャパシタを高い基準電圧に選択的に結合し、前記複数のスイッチのうちの別のスイッチは前記複数の制御信号のうちの別の制御信号に応答して前記第３のキャパシタを低い基準電圧に選択的に結合する、差動デジタル／アナログ変換器と
を備えるアナログ／デジタル変換器。
【請求項１６】
第１のアナログ信号及び第２のアナログ信号の合計を生成するように構成された第１の加算器と、
第３のアナログ信号及び第４のアナログ信号の合計を生成するように構成された第２の加算器と、
前記第１及び第２のアナログ信号の合計を前記第３及び第４のアナログ信号の合計と比較するように構成された比較器と、
前記比較器に結合され、前記比較器によって実行される前記比較に応答して前記複数の制御信号並びに前記第１及び第３のアナログ信号に対応するＮビットのデジタル値を生成するように構成された逐次近似レジスタと、
前記複数の制御信号に結合され、第１、第２、第３及び第４のキャパシタ並びに第１のシーケンスと第２のシーケンスとの間で選択的に切り替えるために前記複数の制御信号によって制御される複数のスイッチをさらに含み、前記第１、第２及び第３のキャパシタは同じ容量を有し、前記第１のシーケンスにおいて、前記複数のスイッチは、前記第１のキャパシタ上の電荷及び前記第３のキャパシタ上の電荷を前記第２及び第４のキャパシタ上の電荷と共有し且つ前記第２のキャパシタ上で前記第２のアナログ信号を生成し前記第４のキャパシタ上で前記第４のアナログ信号を生成するために、前記第２のキャパシタに前記第１及び第３のキャパシタを、前記第４のキャパシタに前記第１及び第３のキャパシタを、相互に排他的に結合し、前記第２のシーケンスにおいて、前記複数のスイッチは、前記第２のキャパシタ上の電荷及び前記第４のキャパシタ上の電荷を前記第１及び第３のキャパシタ上の電荷と共有し且つ前記第１のキャパシタ上で前記第２のアナログ信号を生成し前記第３のキャパシタ上で前記第４のアナログ信号を生成するために、前記第１のキャパシタに前記第２及び第４のキャパシタを、前記第３のキャパシタに前記第２及び第４のキャパシタを、相互に排他的に結合し、前記複数のスイッチのうちの１つのスイッチは前記複数の制御信号のうちの１つの制御信号に応答して前記第１のキャパシタを高い基準電圧に選択的に結合し、前記複数のスイッチのうちの別のスイッチは前記複数の制御信号のうちの別の制御信号に応答して前記第３のキャパシタを低い基準電圧に選択的に結合する、差動デジタル／アナログ変換器と
を備えるアナログ／デジタル変換器。
【請求項１７】
前記Ｎ−ビットのデジタル値を前記第１のシーケンスに対応する第１のデジタル値として格納し、前記Ｎ−ビットのデジタル値を前記第２のシーケンスに対応する第２のデジタル値として格納するメモリーデバイスをさらに備える請求項１６に記載のアナログ／デジタル変換器。
【請求項１８】
前記第１のデジタル値及び前記第２のデジタル値を平均して前記第１及び第３のアナログ入力に対応するＮビットのデジタル出力を生成するように構成されたプロセッサーをさらに備える請求項１７に記載のアナログ／デジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
[0001]本発明は、一般に電子装置に関し、より具体的にはアナログ及びデジタル信号変換装置に関する。
【背景技術】
【０００２】
[0002]アナログ信号をデジタル信号に変換したりその逆を行ったりする電子コンポーネントが開発されている。これらの変換器は、アナログセンサーから入力を受信する用途において及び／又はアナログコンポーネントとインターフェースするためにデジタル信号が使用される場合において使用される。アナログ／デジタル変換器（以下で「ＡＤＣ」と呼ばれる）はアナログ電圧をデジタル数字に変換する。デジタル／アナログ変換器（以下で「ＤＡＣ」と呼ばれる）はデジタル数字をアナログの等価な信号に変換する。
【０００３】
[0003]ある用途では、信号変換の速度が制御されている。これらの場合のうちのいくつかにおいては、変換器は急速に変化するデータについていくことができなければならない。他の用途では、２つの接近しているアナログ電圧の間で分解する能力が制御を行っている。デジタル数字を構成するビットの数及びＡＤＣ／ＤＡＣを実施するのに使用される基準電圧は、ＡＤＣ／ＤＡＣの分解能を決定する。例えば、８ビットのＡＤＣ／ＤＡＣは０から２５５に及び、つまり２５６の値を有する。最高の数字、つまり２５５が５Ｖ、つまり基準電圧に拡大縮小される場合、ＡＤＣ／ＤＡＣの分解能は１９．５８ｍＶである。すなわち、ＡＤＣ／ＤＡＣは１９．５８ｍＶ内で分解できるにすぎない。同じ基準電圧について、１０ビットの結果が生成される場合、分解能はそれによって４．８８ｍＶに改善される。
【０００４】
[0004]他のいくつかの用途では、変換器のフットプリントは最も重要なファクターである。これらの場合、目的は、ＡＤＣ又はＤＡＣのサイズを、使用されている半導体技術の幾何学的な制約内でできるだけ小さくすることである。例えば、ＡＤＣ／ＤＡＣで使用されるキャパシタの数はＡＤＣ／ＤＡＣの大きなフットプリントに帰着し得る。図１は、従来技術に見られるＮビットＤＡＣのフロントエンドの例を示す。キャパシタは、ＤＡＣの出力（ｄａｃｏ）を調節するために中へ外へ切り替えられる。この種の実施例でのキャパシタの数はＮ＋１であり、ここでＮはビット数である。更に、これらのキャパシタは２値の重み付けをされなければならず、ユニット・キャパシタとともに通常実施される。したがって、実際の実施例は１０２４つのキャパシタを必要とする。これらのキャパシタは変換の不正確さを回避するように適合しなければならない。例えば、各連続ビット又は分解能は、２倍（２Ｘ）だけ改善するために整合を必要とする。半導体技術におけるキャパシタのマッチングはキャパシタの面積の平方根に比例するので、分解能のすべての追加のビットは４倍（４Ｘ）のキャパシタ面積の増加を必要とする。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
[0005]直列電荷再分配デジタル／アナログ変換器はこれらの欠点のうちのいくつかに対処するために開発された。図２は、図１の変換器より小さなフットプリントを有する、２つのキャパシタ及び３つのスイッチを含む従来技術のＤ／Ａ変換器の例を示す。しかしながら、図２に示されるものなどの直列Ｄ／Ａ変換器は、ある用途に対しては過度に遅く、スイッチからの電荷注入のために、理想的でない動作に悩まされる。
【０００６】
[0006]十分に高い解像度、小さなフットプリントで、十分に高速な変換を提供し、スイッチの理想的でない動作を低減する、ＡＤＣ／ＤＡＣ変換器が必要とされている。
【課題を解決するための手段】
【０００７】
[0007]１つの実施例において、アナログ／デジタル変換器は、第１の入力、第２の入力及び出力を有する比較器であって当該第１の入力がアナログ信号に結合される比較器と、比較器の出力に結合されたシリアル入力を有し、複数の制御信号及びアナログ信号に対応するＮビットのデジタル値を生成するように構成される逐次近似レジスタと、当該複数の制御信号に結合される入力を有するデジタル／アナログ変換器であって、第１、第２及び第３のキャパシタ並びに複数の制御信号によって制御される複数のスイッチをさらに含み、第１のキャパシタ上の電荷及び第３のキャパシタ上の電荷を第２のキャパシタ上の電荷と共有し且つ第２のキャパシタ上でアナログ信号を生成するために、第２のキャパシタに第１のキャパシタを、第２のキャパシタに第３のキャパシタを、相互に排他的に結合するように構成され、当該第２のキャパシタは比較器の第２の入力に結合される、デジタル／アナログ変換器とを含む。
【０００８】
[0008]別の実施例において、アナログ／デジタル変換器は、第１のアナログ信号及び第２のアナログ信号の和を生成するように構成された第１の加算器と、第３のアナログ信号及び第４のアナログ信号の和を生成するように構成された第２の加算器と、第１及び第２のアナログ信号の和を第３及び第４のアナログ信号の和と比較するように構成された比較器と、比較器に結合され、比較器によって実行される比較に応答して複数の制御信号並びに第１及び第３のアナログ信号に対応するＮビットのデジタル値を生成するように構成された逐次近似レジスタと、複数の制御信号に結合され、第１、第２、第３及び第４のキャパシタ並びに複数の制御信号によって制御される複数のスイッチをさらに含み、第１のキャパシタ上の電荷及び第３のキャパシタ上の電荷を第２のキャパシタ上の電荷及び第４のキャパシタ上の電荷と共有し且つ第２のキャパシタ上で第２のアナログ信号を生成し第４のキャパシタ上で第４のアナログ信号を生成するために、第２のキャパシタに第１及び第３のキャパシタを、第４のキャパシタに第１及び第３のキャパシタを、相互に排他的に結合するように構成される、差動デジタル／アナログ変換器とを含む。
【０００９】
[0009]別の実施例において、アナログ／デジタル変換器は、第１のアナログ信号及び第２のアナログ信号の和を生成するように構成された第１の加算器と、第３のアナログ信号及び第４のアナログ信号の和を生成するように構成された第２の加算器と、第１及び第２のアナログ信号の和を第３及び第４のアナログ信号の和と比較するように構成された比較器と、比較器に結合され、比較器によって実行される比較に応答して複数の制御信号並びに第１及び第３のアナログ信号に対応するＮビットのデジタル値を生成するように構成された逐次近似レジスタと、複数の制御信号に結合され、第１、第２、第３及び第４のキャパシタ並びに第１のシーケンスと第２のシーケンスとの間で選択的に切り替えるための複数の制御信号によって制御された複数のスイッチをさらに含み、第１のシーケンスにおいて、複数のスイッチは、第１のキャパシタ上の電荷及び第３のキャパシタ上の電荷を第２及び第４のキャパシタ上の電荷と共有し且つ第２のキャパシタ上で第２のアナログ信号を生成し第４のキャパシタ上で第４のアナログ信号を生成するために、第２のキャパシタに第１及び第３のキャパシタを、第４のキャパシタに第１及び第３のキャパシタを、相互に排他的に結合し、第２のシーケンスにおいて、複数のスイッチは、第２のキャパシタ上の電荷及び第４のキャパシタ上の電荷を第１及び第３のキャパシタ上の電荷と共有し且つ第１のキャパシタ上で第２のアナログ信号を生成し第３のキャパシタ上で第４のアナログ信号を生成するために、第１のキャパシタに第２及び第４のキャパシタを、第３のキャパシタに第２及び第４のキャパシタを、相互に排他的に結合する、差動デジタル／アナログ変換器とを含む。
【００１０】
[0010]上述の特徴及び利点のほか他のものは、以下の詳細な説明及び添付の図面を参照することにより、当業者にとってより容易に明らかとなる。
【図面の簡単な説明】
【００１１】
【図１】[0011]従来技術のＮ−ビットＡＤＣのフロントエンドを示す。
【図２】[0012] 従来技術のシリアル電荷再分配Ｄ／Ａ変換器を示す。
【図３】[0013]本開示による１つの実施例の構成要素の接続のブロック線図表示である。
【図４】[0014]本開示によるキャパシタ接続の略図である。
【図５】[0015]図３に示されるコンポーネントのうちの１つのブロック線図表示である。
【図６】[0016]４ビットＡＤＣについての従来の典型的な２分木を示す。
【図７】[0017]本開示による４ビットＡＤＣについての２分木を示す。
【図８】[0018]４ビットＡＤＣについて例示的なアナログ値をデジタル値に変換する動作ステップを示す。
【図９Ａ】[0019]本開示によるリセット状態についてのキャパシタ接続の略図である。
【図９Ｂ】[0020]本開示によるポンプアップ（pump-up）手順のためのキャパシタ接続の略図である。
【図９Ｃ】[0021]本開示によるポンプダウン（pump-down）手順のためのキャパシタ接続の略図である。
【図１０】[0022]本開示による差動ＤＡＣの略図である。
【図１１】[0023]本開示による実施例の構成要素の接続のブロック線図表示である。
【図１２】[0024]動的な素子整合を使用する差動ＤＡＣの略図である。
【発明を実施するための形態】
【００１２】
[0025]図３を参照すると、本開示によるＡＤＣ１０のブロック図が提供される。アナログ入力１８についてデジタル出力がＡＤＣの出力２２において提供される。アナログ入力１８は比較器１２によってＤＡＣ１６の出力２６と比較される。ＤＡＣの出力２６が負端子２８に供給される一方、アナログ入力１８は比較器１２の正端子３０に供給される。ＤＡＣ出力２６がアナログ入力１８より高い場合、比較器出力２０は低く、つまり、デジタル０である。ＤＡＣ出力２６がアナログ入力１８より低い場合、比較器出力２０は高く、つまり、デジタル１である。比較器１２の出力２０は逐次近似レジスタ１４（以下、「ＳＡＲ」と呼ぶ）に供給される。ＳＡＲ１４は多くの制御線３２によってＤＡＣ１６を制御する。ＳＡＲ１４はまた、ＤＡＣ１６にデジタル入力２４を提供する。いくつかの繰り返しにわたって、ＳＡＲ１４は、アナログ信号に達する入力線２４、つまりＡＤＣ１０の分解能内にあるＤＡＣ出力２６を提供する間に、制御線３２によってＤＡＣ１６を制御する。ＳＡＲ１４がこれらの反復を完了した場合、ＳＡＲの出力、つまりＤＡＣの入力線２４は、ＡＤＣ出力２２上の下流のコンポーネント（図示せず）によって読み取られる。１つの実施例において、いつＤＡＣ出力２６がアナログ入力１８との比較の準備ができるかを決定するために比較器によって使用することができるトリガー信号３４が、比較器１２に提供される。トリガー信号３４は、デジタルＤＡＣ出力２６が準備できている場合にデジタル高（digital high）のパルスを発し、それからある所定時間後においてデジタル低（digital low）に戻るストローブであってもよい。代替的に、トリガー信号はクロックであってもよい。例えば、トリガー信号３４は、クロック（図示せず）から位相シフトされた位相シフトクロックであって、ＳＡＲ１４を動作させるものであってもよい。この実施例において、トリガー信号３４はクロックの立下りエッジであってもよい一方、クロックの次の立ち上がりエッジは、比較器１２の出力をとらえるためのトリガー信号としてＳＡＲ１４によって使用されてもよい。これに対応して、データレディ信号３６は、比較器出力が準備できている場合にＳＡＲ１４に警告するために比較器１２によってＳＡＲ１４に提供されてもよい。データ有効信号（data valid signal）３６は、比較器１２の出力２０をとらえるためにＳＡＲ１４によって非同期的な方法で使用することができる。比較器１２は、ラッチ機構、例えば、データレディ信号３６がデジタル高になるのと同時に比較器１２の出力２０をラッチするＳ−Ｒラッチを使用してもよい。
【００１３】
[0026]図４を参照すると、本開示によるキャパシタ間の接続を示す例示的な回路５０が提供される。この例示的な実施例において、４つのスイッチ５６、５８、６０及び６２並びに３つのキャパシタ６４、６６及び６８は、ＤＡＣの分解能、すなわち出力ビットの数にかかわらず必要である。すなわち、ＤＡＣが８ビットのＤＡＣであろうと１０ビットのＤＡＣであろうと、同じコンポーネントが使用される。スイッチは、制御線３２によってデジタルに制御される。オン状態、つまり、論理レベル１において、スイッチがつながれる。オフ状態、つまり、論理レベル０において、スイッチは開かれる。ＤＡＣの出力電圧はキャパシタ６６において測定される。スイッチ５６、５８、６０及び６２は、キャパシタ６４、６６及び６８間の選択的な電荷共有を可能にするために提供される。図４に示されるようにスイッチ６２は接地５４への接続を提供するが、回路は、スイッチ６２が低い基準電圧、つまり接地５４とは異なるレベルに接続されるように構成されてもよい。キャパシタ６６及び６４は、第１の対の電荷共有キャパシタを形成する。キャパシタ６６及び６８は、第２の対の電荷共有キャパシタを形成する。以下により詳細に記載されるように、これら２対のキャパシタは、異なるときに、相互排他的な方法でそれらの電荷を共有する。
【００１４】
[0027]回路５０は図２に示される先行技術に対して改善されたものである。回路５０において、第１の組のキャパシタ、つまりキャパシタ６４及び６６が電荷を共有する一方、キャパシタ６８は接地への接続を介してその電荷を放出する。同様に、第２の組のキャパシタ、つまりキャパシタ６６及び６８が電荷を共有する一方、キャパシタ６４は高い基準電圧５２への接続を介して充電する。したがって、電荷共有キャパシタ（図２のＣｒｅｆ）が充電又は放電するのを待つ必要がないので、電荷共有は先行技術に対して改善される。さらに、キャパシタ６４及び６８は、比較器出力とは独立した固定基準電圧値へと充電することができる。この独立性により、図２の電荷共有キャパシタＣｒｅｆと比較して、充電／放電がキャパシタ６４及び６８に対して時間的により早く起こることが可能になる。ＳＡＲ１４はＣｒｅｆが設定される電圧を決定するために比較器出力を知っている必要があるので、時間的に早く充電／放電する能力は有利である。最後に、キャパシタ６４及び６８は、高々Ｖｒｅｆ／２からＶｒｅｆまで充電するか又はＶｒｅｆ／２から接地まで放電しなければならない 。これらのより低い充電／放電範囲は、図２の単一のキャパシタＣｒｅｆに対する改善である。Ｃｒｅｆは、接地付近（実際は、（２ｎ−１−１／２ｎ−１）Ｖｒｅｆ、ここでｎはビットの数）からＶｒｅｆへ充電されるか、又は、約Ｖｒｅｆ（実際は、（２ｎ−１−１／２ｎ−１）Ｖｒｅｆ、ここでｎはビットの数）から接地へと放電されなければならないので、この改善は実現される。したがって、回路５０において、一対のキャパシタ間の電荷が電荷共有サイクル中に共有されるとすぐに、第３のキャパシタは、次の電荷共有サイクル中にその電荷を共有するように準備される。
【００１５】
[0028]回路５０には４つの別個の状態がある。第１の状態において、第１のキャパシタ６４は、第１のスイッチ５６をオン状態にすることによって第１のキャパシタ６４を高い基準電圧５２に結合することにより、充電される。この状態において、第２のスイッチ５８は、第１のキャパシタ６４から第２のキャパシタ６６を分離するようにオフ状態にある。第２の状態において、第２のキャパシタ６６と第１のキャパシタ６４又は第３のキャパシタ６８との間で電荷が共有される。第１のキャパシタ６４が第２のキャパシタ６６と電荷を共有している場合、第１のスイッチ５６はオフ状態にあり、第２のスイッチ５８はオン状態にあり、第３のスイッチ６０はオフ状態にある。第２のキャパシタ６６が第３のキャパシタ６８と電荷を共有している場合、第２のスイッチ５８はオフ状態にあり、第３のスイッチ６０はオン状態にあり、第４のスイッチ６２はオフ状態にある。第３の状態において、第３のキャパシタ６８は、第４のスイッチ６２をオン状態にすることによって第３のキャパシタ６８を接地５４に結合することにより、放電される。この状態において、第３のスイッチ６０は、第３のキャパシタ６８から第２のキャパシタ６６を分離するように、オフ状態にある。第４の状態において、第２のキャパシタ６６は、第３のスイッチ６０及び第４のスイッチ６２をオン状態にすることによって、並びに、第２のスイッチ５８をオフ状態にすることにより第１のキャパシタを分離することによって、放電される。さらに、第４の状態は追加のリセットスイッチを用いて実施することができる。
【００１６】
[0029]接地５４に対して電位を有する高い基準電圧５２は、キャパシタ・ネットワーク６４、６６及び６８に電荷を提供する。高い基準電圧５２は、第１のスイッチ５６によってキャパシタ・ネットワーク内及びキャパシタ・ネットワークの外に切り替えられる。高い基準電圧５２は第１のキャパシタ６４を充電する。スイッチ５６が高い基準電圧５２に第１のキャパシタ６４を接続する一方、第２のスイッチ５８は開放状態にあって、第１のキャパシタ６４から第２のキャパシタ６６を分離する。すなわち、第２のスイッチ５８及び第１のスイッチ５６は相互排他的な方法でオンになる。第２のスイッチ５８がオン状態である一方、第１のキャパシタ６４と第２のキャパシタ６６との間で電荷が共有される。この状態において、第２のキャパシタ６６は第３のキャパシタ６８から分離される。
【００１７】
[0030]キャパシタ対、例えば第１のキャパシタ６４及び第２のキャパシタ６６の間の電荷共有は、式（１）によって支配される。
【００１８】
【数１】
0005607169.tif 000002
【００１９】
ここでＣ１及びＣ２は第１のキャパシタ６４及び第２のキャパシタ６６の容量であり、Ｖｉｎｉｔ１及びＶｉｎｉｔ２は電荷共有の直前の第１及び第２のキャパシタの電圧であり、Ｑ１、２は、第１及び第２のキャパシタＣ１及びＣ２上の電荷である。Ｃ１＝Ｃ２＝Ｃについて、キャパシタ上の電荷は式（２）によって示される。
【００２０】
【数２】
0005607169.tif 000003
【００２１】
第１及び第２のキャパシタ上の終止電圧（final voltage）は式（３）によって支配される。 
【００２２】
【数３】
0005607169.tif 000004
【００２３】
式（３）のＱ１の代わりに、ＶＦｉｎａｌ１，２は式（４）に基づいて計算される。
【００２４】
【数４】
0005607169.tif 000005
【００２５】
したがって、Ｃ１＝Ｃ２の場合、第１及び第２のキャパシタ上の電荷が共有されるたびに、両方のキャパシタ上の電荷共有後の電圧はＶｉｎｉｔ１及びＶｉｎｔ２の平均である。同じことが、第２及び第３のキャパシタ６６及び６８の間の電荷共有に当てはまる。
【００２６】
[0031]図５を参照すると、ＳＡＲ１４の内部構造が示される。入力８８は比較器出力（図示せず）に結合される。入力８８におけるデジタルビットは出力レジスタ８４によってとらえられる。比較器は連続的にデジタル１又は０を出力する。比較器の出力は、制御シーケンス回路８２の制御の下で、出力レジスタ８４によって特定の時間の例（particular instances of time）においてとらえられる。制御シーケンス回路８２は、入力８８においてビットの捕獲を引き起こすタイミング制御信号９２を出力する。制御シーケンス回路は、タイミング回路８０によって生成されるタイミング信号９０によってトリガーされる。出力レジスタ８４は、ＡＤＣ１０のＮビットを表すＮビットを有するレジスタである。これらのＮビットはデータ線２４を介してＡＤＣの出力２２において提示される。ＡＤＣがＡＤＣの分解能内でアナログ入力１８のデジタル等価物に達した場合、出力レジスタ８４は、オプションとして、ＡＤＣの出力２２においてＮビットを提供することができる。代替的に、出力レジスタ８４は連続的にデータ線２４を変更することができ、それによってＡＤＣの出力２２を変更することができる。後者の実施例において、データ有効フラグが、データが有効である場合に下流のコンポーネントに警告するために必要となり得る。
【００２７】
[0032]制御シーケンス回路８２は、ある量の時間が終了した後、（比較器１２に接続され、比較器１２の出力２０を表す）入力８８において利用可能な次のビットの捕獲を引き起こすように構成される。１つの実施例において、この遅れは、回路８２がタイミング回路８０によって生成されたタイミング信号９０の所定の数のクロックサイクルを数えることによって遂行することができる。別の実施例において、タイミング回路８０は、制御シーケンス回路８２に減衰信号を提供するタイマー、つまりＲＣ回路であってもよい。さらに別の実施例において、データレディ信号３６は、比較器１２の出力２０が有効なデータを有することをタイミング回路８０に警告（通報）するために比較器１２によって提供することができる。これらの場合のうちのいずれにおいても、制御シーケンス回路８２は、データが有効な場合にのみ入力８８においてデータをとらえるために出力レジスタ８４をトリガーする。
【００２８】
[0033]出力レジスタ８４は、データ線９５をシフトレジスタ８６に提供する。シフトレジスタ８６は、以下に記載される方法でデータをシフトし、ＤＡＣ（図示せず）への制御線３２を提供する。シフトレジスタはまた、タイミング制御信号９４を介して制御シーケンス回路８２によって制御される。
【００２９】
[0034]既に説明されたように、図３に示されるＤＡＣ１６は、４つのスイッチ及び３つのキャパシタを含む、図４に示されるキャパシタ・ネットワークを有する。４つのスイッチを動作させることは、２分木に従って論理的に遂行することができる。２分木はリセット状態に加えてＮ個のレベルを有し、ここでＮはＡＤＣ／ＤＡＣビットの数である。例えば、４ビットのＡＤＣは４つレベル及びリセット状態を有する。各レベルは、基準電圧の分数増分（fractional increment）を論理的に表す。図６を参照すると、従来の４ビットの２分木が提供される。木の根元において、状態０を表すリセット状態が提供される。各レベルは、Ｖｒｅｆ／（２ｍ）の増加ステップ（incremental step）を表し、ここでｍはレベル数である。さらに、各レベルは２ｍ−１個の子を有し、ここでｍはレベル数である。左の子が親の電圧と増加ステップの合計を表す一方、右の子は親の電圧から増加ステップを差し引いたものを表す。例えば、第１のレベルはＶｒｅｆ／２を表し、１つの子のみを有する。Ｖｒｅｆが１Ｖである場合、このレベルは０．５Ｖを表し、それは２進数１０００によって表される。全範囲、つまり＋１Ｖは、２値の１１１１によって表される。次のレベルはＶｒｅｆ／２２（又は０．２５Ｖ）のステップを表し、２つの子を有する。この左の子は０．５Ｖ＋０．２５Ｖ（０．７５Ｖ）であり、右の子は０．５Ｖ−０．２５Ｖ（０．２５Ｖ）である。最後のレベル、つまりレベル４は、Ｖｒｅｆ／（２４）＝０．０６２５Ｖの増加ステップを有する。このレベルは２３個の子を有する。各レベルの増加ステップはまた、各レベルにおける最も右の子として見られる。図６に示される２分木は、上述の論理的な関係に従って論理ゲートを使用して実施することができる。
【００３０】
[0035]図４に示されるＳＡＲ  ＤＡＣにおけるキャパシタ及びスイッチネットワークは、図６に提供される従来の２分木に従わない。代わりに、図４に示されるキャパシタ及びスイッチネットワークは、４ビットのＡＤＣについて、図７に示される２分木に従う。
【００３１】
[0036]図７を参照すると、図６に示されるものと同様の２分木６が提供される。しかしながら、別個の差違がある。木の根元において、状態０を表すリセット状態が提供される。各レベルはＶｒｅｆ／（２ｍ）の増加ステップを表し、各レベルは２ｍ−１個の子を有し、ｍはレベル数である。特に、左の子は、親の電圧とＶｒｅｆとの合計を２で割った量、つまり（Ｖｐａｒｅｎｔ＋Ｖｒｅｆ）／２を表す。しかしながら、右の子は親の電圧を２で割ったものを表す。図７による子と親の関係が以下に述べられる。
【００３２】
[0037]図４及び７を参照して、ＤＡＣが２分木のレベル２の位置１１００（１２）にあると仮定する。キャパシタ６６上の電圧、つまりＤＡＣの出力２６は０．７５Ｖである。この例では、スイッチ５６及び６２はオン状態にある一方、スイッチ５８及び６０はオフ状態にある。０．７５Ｖをアナログ入力１８と比較すると、比較器の出力が２進数の１、つまりアナログ入力が０．７５Ｖより高い電圧を有する場合、ＤＡＣ１６は、次のバイナリレベル（レベル３）及びそのレベルにおける左の子、つまり１１１０（１４）に続くべきである。これを遂行するために、Ｖｒｅｆ（これらの例における１Ｖ）へと既に充電されたキャパシタ６４は、電荷共有のために第２のキャパシタ６６に結合される。第１及び第２のキャパシタ６４及び６６がそれらの電荷を共有するために、スイッチ５６及び５８はそれぞれオフ状態及びオン状態に置かれる。上記の式（４）に基づいて、キャパシタ６４及び６６上の電圧は（Ｖｉｎｉｔ１＋Ｖｉｎｉｔ２）／２、つまり（１Ｖ＋０．７５Ｖ）／２＝０．８７５Ｖに落ち着く。しかしながら、比較器の出力が０である場合、つまりアナログ入力が０．７５Ｖより低い電圧を有する場合、ＤＡＣ１６は、次のバイナリレベル（レベル３）及びそのレベルにおける右の子、つまり０．６２５Ｖ（１０１０）に続くべきである。これを遂行するために、接地５４へと既に放電されたキャパシタ６８は電荷共有のために第２のキャパシタ６６に結合される。第２及び第３キャパシタ６６及び６８がそれらの電荷を共有するために、スイッチ６０がオン状態に置かれる一方、スイッチ６２がオフ状態に置かれる。上記の式（４）に基づいて、キャパシタ６６及び６８上の電圧は、（Ｖｉｎｉｔ１＋Ｖｉｎｉｔ２）／２、つまり（０Ｖ＋０．７５Ｖ）／２＝０．３７５Ｖに落ち着く。したがって、図７の２分木の１１００（０．７５Ｖ）の右の子は、図６の２分木に示されるものとは異なる。この差異は、図６の右側の子とは異なる関係によって支配される図７の右側の子に起因する。
【００３３】
[0038]後者の差異は、異なる位置にあるいくつかの子に帰着する。これらは図７中の矢印によって示される。例えば、第３のレベル（ｍ＝３）において、４つの子がある。矢印９６によって示されるように、内側の子の位置は、図６と比較して、図７においては逆になっている。同様に、最後のレベル（ｍ＝４）において、矢印９７及び９８によって示されるように、８つの子のうちの４つの子は図６と比較して異なる位置を有する。これらの差異は、図６に従って議論された論理的な関係とは異なる独自の状態を生成し、したがって、対処する必要がある。
【００３４】
[0039]これらの差異を解消するために、以下に述べられるように、ビット・ミラー・イメージング方法がＳＡＲ１４において実施される。この方法は図８において例示される。ＤＡＣの出力はいくつかの反復の後にアナログ入力についてのＤＡＣの分解能に落ち着く。各Ｉ番目の反復はＩ個の段階（phases）に分割され、第１の段階は状態０から状態８へ常に横断する。各反復の終わりにおいて、比較器１２の出力はＳＡＲ１４の出力レジスタ８４によってとらえられ、その反復の前の段階からの比較器の出力に追加される。追加されたビットのミラーイメージバージョンは次の反復（最後の反復まで追加された比較器ビットのミラーイメージによる２分木の横断に含まれる各反復の段階２から最終段階）を構築するために使用される。ビットが０である場合に追加されたビットのミラーイメージバージョンの各ビットについて、状態８から開始して、ポンプダウン動作が木の次のレベルに対して行われる。ビットが１である場合、ポンプアップ動作が行われる。リセット動作、ポンプアップ動作及びポンプダウン動作は、図９Ａ−９Ｃに示される。
【００３５】
[0040]図８を参照して、アナログ入力が０．２９Ｖの電位を有すると仮定する。４ビットのＡＤＣの分解能はＶｒｅｆ／（２ｎ）であり、この例において１／１６Ｖ（０．０６２５Ｖ）である。したがって、ＡＤＣの所望出力（参照数字２２におけるＶｏｕｔ）は０１００、つまり０．２５Ｖ<Ｖｏｕｔ<０．３１２５Ｖである。ＡＤＣは、４つの反復中に所望出力に達する。第１の反復は１つの段階のみを有する。ＡＤＣはリセット状態（状態０として示される）にて第１の反復を開始する。リセット状態において、図９Ａに示されるようにスイッチが構成される。図８に破線によって示されるように、ＤＡＣの第１の反復は状態０（リセット状態）から１０００まで横断する。状態０から状態８へ行くためにポンプアップ動作が行われる。ポンプアップ構成において、図９Ｂに示されるようにスイッチが構成される。第１の反復の結果において、キャパシタ６６上の電圧は０．５Ｖである。ＤＡＣの出力２６が０．５Ｖであり、アナログ入力が０．２９Ｖであるので、比較器の出力は低（ロー）である。図５をみると、ＳＡＲ１４の出力レジスタ８４は比較器の出力をとらえる。動作の順序は図８の下部に示される。示されるように、ＤＡＣの第１の反復のパスは状態０から状態８である。
【００３６】
[0041]ＤＡＣの第２の反復は２つの段階を有する。図８中の点線によって示されるように、第２の反復はリセット状態、状態０で開始する。第２の反復の第１の段階は、ポンプアップ動作によって、状態０から状態８までのパスをたどる。出力レジスタ８４における唯一のビットが０であるので、図８の下部の表によって示されるように、そのビットのミラーイメージは０のままである。この値は、第２の反復が、状態４まで、２分木の右側をたどることを示す。状態８から状態４へのパスはポンプダウン動作を要する。ポンプダウン構成において、図９Ｃに示されるようにスイッチが構成される。第２の反復の結果において、キャパシタ６６上の電圧は０．２５Ｖである。ＤＡＣの出力２６が０．２５Ｖであり、アナログ入力が０．２９Ｖであるので、比較器の出力は高（ハイ）である。ＳＡＲ１４の出力レジスタ８４は、比較器の出力をとらえて、ビットの組み合わせ０１を形成するために、第１の反復からの比較器の出力にこの比較器出力を追加する。ＳＡＲ１４は、このビットの組み合わせ、つまり１０のミラーイメージを決定する。この新たなビットの組み合わせは、データ線９５を介して出力レジスタ８４からシフトレジスタ８６へ伝達される（図５を参照）。
【００３７】
[0042]第３の反復は３つの段階を有する。それは状態０で開始し、図８の実線によって示されるように、ポンプアップ動作によって状態８へと続く。その後、ミラーイメージビットの組み合わせ（１０）に従って、ＤＡＣは、最初に、ポンプアップ動作によって左側、状態１２（１１００）に進み、次いでポンプダウン動作によって右側へ、状態６（０１１０）に進む。第３の反復の結果において、キャパシタ６６上の電圧は０．３７５Ｖである。ＤＡＣの出力２６が０．３７５Ｖであり、アナログ入力が０．２９Ｖであるので、比較器の出力は低である。ＳＡＲ１４の出力レジスタ８４は、比較器の出力をとらえて、ビットの組み合わせ０１０を形成するために、第２の反復からの比較器の出力にこの比較器出力を追加する。ＳＡＲ１４は、このビットの組み合わせ、つまり０１０のミラーイメージを決定する。この新たなビットの組み合わせは、出力レジスタ８４からシフトレジスタ８６にデータ線９５を介して伝えられる。
【００３８】
[0043]第４の反復は４つの段階を有する。それは状態０において開始し、図８中の一点鎖線によって示されるように、ポンプアップ動作によって状態８へ続く。その後、ミラーイメージビットの組み合わせ（０１０）に従って、ＤＡＣは、最初に、ポンプダウン動作によって右側、状態４（０１００）へ進み、次いでポンプアップ動作によって左側へ、状態１０（１０１０）へ進み、次いでポンプダウン動作によって右側へ、状態５（０１０１）へ進む。第４の反復の結果において、キャパシタ６６上の電圧は０．３１２５Ｖである。ＤＡＣの出力２６が０．３１２５Ｖであり、アナログ入力が０．２９Ｖであるので、比較器の出力は低である。ＳＡＲ１４の出力レジスタ８４は、比較器の出力をとらえて、ビットの組み合わせ０１００を形成するために、第３の反復からの比較器出力にこの比較器の出力を追加する。この点において、出力レジスタ８４は出力ポート２２へこのビットの組み合わせを出力する。上述のように、出力レジスタは、代替的に、ビット組み合わせを各反復の後に利用可能にしてもよい。この実施例において、データレディ信号は、有効データが出力ポート２２においていつ利用可能であるかに関して下流のコンポーネントに警告するために必要である。
【００３９】
[0044]固定の数の反復は最も近いデジタル変換に達するのに必要である。反復の数はビット数、つまりＮと同じである。図８に示される４ビットの例において、４つの反復が最も近いデジタル表現に達するのに必要とされた。１０ビットの変換については、１０回の反復が必要である。当然、Ｎ番目の反復は常に２分木の最下行にある。しかしながら、最終デジタル変換は、木の他のどこかに生じる場合がある。例として、アナログ入力が０．７６Ｖであった場合、第１の反復は、（０．５Ｖを０．７６と比較して）比較器出力１に帰着する。第２の反復は（０．７５を０．７６と比較して）比較器出力１に帰着する。第３の反復は（０．８７５を０．７６と比較して）比較器出力０に帰着する。第４且つ最後の反復は、（０．８１２５を０．７６と比較して、追加されたビットのミラーイメージは０１１である）比較器出力０に帰着する。追加されたビットは１２又は０．７５Ｖである１１００に帰着する。これは最も近いデジタル変換である。
【００４０】
[0045]固定の数の反復が存在するならば、任意のアナログ入力について、図８に示される２分木は、固定数のサイクルに従って横断されて、固定の待ち時間に帰着するべきである。上述のように、いくつかの電荷共有サイクルは、アナログ信号についての所望のデジタル均等物に達するのに必要である。各サイクルが所定の周期を有する場合、電荷共有サイクルの数は、ＡＤＣの待ち時間を形成する。ＡＤＣの待ち時間は以下の式（５）に基づいて計算される。
【００４１】
【数５】
0005607169.tif 000006
【００４２】
ここで、ＮはＡＤＣビットの数である。上記の４ビットの例において、サイクルの数は、４＋３＋２＋１＋４であり、１４サイクルに等しい。これは、図８の下部の表において「ＤＡＣのパス」という項目の隣に見られる。１０ビットのＡＤＣについて、待ち時間は６５サイクルである。
【００４３】
[0046]１つの実施例において、第２の反復の第１段階は除去することができる。第１の反復の後の比較器の出力からのとらえられたビットのミラーイメージが、同じビットと常に等しいので、この低減は可能である。上記の例において、第１の反復の後、比較器の出力からのとらえられたビットは０であった。単一のビットのミラーイメージが当該ビットと同じであるので、第２の反復は、リセット状態（０）から開始して次いで状態８へと横断する代わりに、状態８から開始することができる。反復の第１段階を除去することにより、１つのリセット接続（図９Ａを参照）及び１つの、つまりリセット状態から状態８へのポンプアップ動作に要する待ち時間が節約される。したがって、サイクルの合計数は１４ではなく１２に低減することができる。より一般的には、式（５）は、以下のように、修正された待ち時間の式を提供するように変更することができる。
【００４４】
【数６】
0005607169.tif 000007
【００４５】
[0047]１つの実施例において、ある状態から別の状態まで横断するためのタイミングはクロックサイクルに基づく。クロック信号は、例えば、タイミング回路８０において形成され、タイミング信号９０について制御シーケンス回路８２に提供される。代替的に、タイマー、例えばＲＣ回路を、次の状態に移る時が来た場合に制御シーケンス回路８２をトリガーするために使用することができる。クロックが使用されてもタイマーが使用されても、タイミング信号９０間の周期は、キャパシタ・ネットワーク上の電荷がポンプアップ／ダウン動作中に落ち着くのに十分であるべきである。
【００４６】
[0048]１つの実施例において、新たな反復についての特定の段階を回避することができるように、ＳＡＲ１４を実施することができる。この実施例において、追加されたビットのミラーイメージが、ＤＡＣが現在の反復の終わりにおいて既に存在する状態と同じ状態にＤＡＣを置く場合、現在の場所にＤＡＣを配置する、新たな反復の段階を除去することができる。例えば、反復ｎの結果において、追加されたビットのミラーイメージが、ＤＡＣが既に存在している状態と同じ状態にＤＡＣを置く場合、その後、リセット状態において新たな反復を開始する必要はない。代わりに、ＳＡＲ１４は新たな反復の次のビットへと続いて、いくつかのポンプアップ／ダウン動作をスキップすることができる。これはアナログ入力が０．７６Ｖであった上記の第２の例において見られた。第２の反復の結果において、ＤＡＣは状態１２（０．７５Ｖ）であった。ＤＡＣは、リセット状態並びに次いで状態８、１２及び１４まで戻って横断することなく、状態１４へと有利に進むことができる。この除去によって、３つのサイクル（リセットまで、状態８まで、及び状態１２まで）を節約することができる。第２の反復の終わりにおける比較器出力の追加されたビットが１１であったので、この除去が生じ、ミラーイメージ１１に帰着し、木の同じ位置、つまり状態１２にＤＡＣを配置する。この実施例はまた、ＡＤＣによって要求される電力を低減することができる。
【００４７】
[0049]別の実施例において、ＡＤＣの動作を向上させるために差動スキームが提供される。差分信号はＤＡＣの雑音排除性（雑音余裕度、noise immunity）を改善する。ＤＡＣの基準電圧の振幅が比較的低い応用において、接地ジッタ（ground jitter）は破壊的なものとなり得る。雑音排除性は、高い基準電圧及び低い基準電圧を使用する差動ＤＡＣを実施することにより改善することができる。差動ＤＡＣ１００は図１０に示される。差動の実施例において、８つのスイッチ（１０４、１０６、１０８、１１０、１１２、１１４、１１６及び１１８）が、４つのキャパシタ（１２０、１２２、１２４及び１２６）を、互いに、ＶＰｒｅｆ１０２に、及びＶＮｒｅｆ１０５に相互連結するために使用される。２つのＡＤＣ差動出力（１２８及び１３０）が提供される。差動手法が電荷注入による不正確さを排除するので、図１０に示される差動スキームは図４において提供されるシングルエンド手法に対して改善されたものである。図１０に示される差動スキームは、ＤＡＣ出力レンジが２倍になることを可能にする。例えば、ＶＰｒｅｆ及びＶＮｒｅｆについてそれぞれ１Ｖ及び０を選択することによって、図１０のＤＡＣが、図４の＋１から０の範囲ではなく、＋１から−１の範囲を有し、それによって範囲（レンジ）を２倍にすることが可能になる。図２及び４に示されるシングルエンド応用における電荷注入は、比較器入力２８におけるオフセットに帰着する場合があり（図３を参照）、これは不正確さに帰着し得る。図１１に従って、差動ＡＤＣにおいて差動ＤＡＣを実施することにより、これらのオフセットを除去することができる。
【００４８】
[0050]図１１を参照すると、加算器２２６及び２２７は、差動ＤＡＣ１００の差動出力１２８及び１３０をそれぞれアナログ入力２１８及び２１９と合計する。１つの実施例において、加算器はユニティーゲイン演算増幅器であってもよい。別の実施例において、加算器はスイッチによって実施することができる。アナログ信号２１８及び２１９は差分信号を生成するソースからの差動アナログ入力である。したがって、アナログ信号２１８及び２１９は電圧レベル、つまり差動の接地に関して反対の信号である。図１１の回路は、図３の回路と比較することができ、したがって、差動入力のうちの一方、例えば２１９を、他方の差動入力、例えば１２８に結合される相補的なＤＡＣ出力とともに、接地線となるようにすることによって、図３の回路と等価にすることができる。加算器出力は、デジタル型比較器出力２２０を生成する比較器２１２に供給される。ＳＡＲ２１４は出力２２０を連続的にとらえて、ＡＤＣ出力２２２においてデジタル変換を生成する。ＳＡＲ２１４は、データ線２２４によってＳＡＲ１００にデジタル値を提供しつつ、制御線２３２によってＤＡＣ１００のスイッチを制御する。結果として生じる２分木は図８に示されるものに類似する。
【００４９】
[0051]１つの実施例において、動的な素子整合（element matching）スキームは、キャパシタ間の不整合を低減し、それによってＡＤＣ／ＤＡＣの精度を改善するために使用される。改善された精度を達成するために、キャパシタは整合される必要がある。キャパシタは物理的に整合されてもよい；しかし、物理的な整合は、キャパシタについてより大きなフットプリントを必要とする。いくつかの応用では、キャパシタのサイズを増加させることは禁止され得る。代替的に、キャパシタは、アナログ入力のためのデジタル値に達するのに必要なサイクル数が重大でない応用において、動的に整合することができる。図１２を参照すると、図１０の差動の概略図が、動的な素子整合を対象としたわずかな差異をもって再現されている。例えば、キャパシタ１２２及び１２４は、それぞれスイッチ１５２及び１５０によって、ｄａｃｏ＿ｎ出力１３０に切り替え可能である。同様に、キャパシタ１２０及び１２６は、それぞれスイッチ１５４及び１５６によってｄａｃｏ＿ｐ出力１２８に切り替え可能である。追加のスイッチ１５０、１５２、１５４及び１５６は、以下に述べられる、動的な素子整合スキームの一部として含まれる。１つの形式では、キャパシタの動的な素子整合は、２つのシーケンスでアナログ入力をデジタル数に変換することにより達成される。第１のシーケンスでは、アナログ入力は、充電／放電キャパシタ、例えば１２０及び１２２として１つの組のキャパシタを使用して、並びに、出力キャパシタ、例えば１２４及び１２６として別の組を使用して、第１のデジタル数へ変換される。第２のシーケンスでは、２つの組のキャパシタが切り替えられ、第２のデジタル数が決定される。その後、これらのデジタル数は結果を生成するために平均化することができる。アナログ入力を２度変換することは、上述の収束サイクルの数の約２倍を要する。したがって、２つのデジタル数を平均化することによって生じる追加の精度は、収束時間がより長くなるという代償がかかる。
【００５０】
[0052]本発明は図面及び先の記載において詳細に説明され記載されてきたが、それは例示的なものとして考慮されるべきであり、性質において限定的なものとして考慮されるべきではない。好ましい実施例のみが提示されており、本発明の趣旨に含まれるすべての変更、修正及びさらなる応用が保護されることが望まれるものと理解される。
【図１】
0005607169.tif 000010
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
0005607169.tif 000019
【図９Ｃ】
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【図１０】
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【図１１】
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【図１２】
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