(57)【特許請求の範囲】
【請求項１】
量子井戸型半導体装置を形成する方法であって、
基板の上部に配置された、量子井戸チャネル領域を有するヘテロ構造を提供するステップと、
前述の量子井戸チャネル領域の上部に、ソースおよびドレイン材料領域を形成するステップと、
前記ソースおよびドレイン材料領域に溝を形成し、ドレイン領域から分離されたソース領域を提供するステップと、
前記溝内に、バリア層を形成するステップ、および該バリア層を形成するステップの後に、前記溝内の前記ソース領域と前記ドレイン領域の間に、ゲート誘電体層を形成するステップと、
前記溝内の前記ゲート誘電体層の上部に、ゲート電極を形成するステップと、
を有する方法。
【請求項２】
前記溝を形成するステップは、前記量子井戸チャネル領域の上部表面を露出させるステップを有し、
前記バリア層を形成するステップは、前記量子井戸チャネル領域の前記露出表面に、直接前記バリア層を形成するステップを有することを特徴とする請求項1に記載の方法。
【請求項３】
前記ソースおよびドレイン材料領域を形成するステップは、前記量子井戸チャネル領域に、直接前記ソースおよびドレイン材料領域を形成するステップを有し、
前記溝を形成するステップは、前記ソースおよびドレイン材料領域の一部のみをエッチングするステップを有し、前記溝の底部において、前記ソースおよびドレイン材料領域の一部が残留し、
前記バリア層を形成するステップは、前記溝の底部において、前記ソースおよびドレイン材料領域の前記一部に、直接前記バリア層を形成するステップを有することを特徴とする請求項1に記載の方法。
【請求項４】
さらに、
前記バリア層を形成するステップの前に、約550℃以上の温度まで、前記ソースおよびドレイン材料領域を加熱するステップを有することを特徴とする請求項1に記載の方法。
【請求項５】
前記バリア層を形成するステップは、原子層成膜法により、リン化インジウム（InP）、窒化ガリウム（GaN）、およびインジウムガリウムリン（InGaP）からなる群から選定された材料の層を形成するステップを有することを特徴とする請求項1に記載の方法。
【請求項６】
前記量子井戸チャネル領域は、III-V族材料を有し、
前記ソースおよびドレイン材料領域を形成するステップは、ドープされたIII-V族材料領域を形成するステップを有することを特徴とする請求項1に記載の方法。
【請求項７】
量子井戸型半導体装置であって、
基板上に配置された、量子井戸チャネル領域を有するヘテロ構造と、
前記量子井戸チャネル領域の上部に配置されたソースおよびドレイン材料領域と、
前記ソースおよびドレイン材料領域に配置され、ソース領域をドレイン領域から分離する溝と、
前記溝内の、前記ソース領域と前記ドレイン領域の間に配置されたバリア層と、
前記溝内の、前記バリア層の上部に配置されたゲート誘電体層と、
前記溝内の、前記ゲート誘電体層の上部に配置されたゲート電極と、
を有する量子井戸型半導体装置。
【請求項８】
前記溝は、前記量子井戸チャネル領域の上部表面を露出させ、
前記バリア層は、前記量子井戸チャネル領域の露出表面上に、直接配置されることを特徴とする請求項7に記載の量子井戸型半導体装置。
【請求項９】
前記ソースおよびドレイン材料領域は、前記量子井戸チャネル領域の上に直接配置され、
前記溝は、前記ソースおよびドレイン材料領域の一部にのみ配置され、前記溝の底部において、前記ソースおよびドレイン材料領域の一部が残され、
前記バリア層は、前記溝の底部において、前記ソースおよびドレイン材料領域の前記一部に、直接配置されることを特徴とする請求項7に記載の量子井戸型半導体装置。
【請求項１０】
前記バリア層は、リン化インジウム（InP）、窒化ガリウム（GaN）、およびインジウムガリウムリン（InGaP）からなる群から選定された材料の層を有することを特徴とする請求項7に記載の量子井戸型半導体装置。
【請求項１１】
前記量子井戸チャネル領域は、III-V族材料を含み、
前記ソースおよびドレイン材料領域は、ドープされたIII-V族材料領域を有することを特徴とする請求項7に記載の量子井戸型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、半導体装置の分野に関し、特に、量子井戸型の半導体装置、および量子井戸型の半導体装置を形成する方法に関する。
【背景技術】
【０００２】
過去数十年の間、集積回路のスケール効果は、益々成長する半導体産業を陰で支える駆動力となっている。より小型で小さな特徴物へのスケール化により、半導体チップの限られた領域での機能ユニットの密度を高めることができる。例えば、トランジスタサイズの縮小化により、チップ上に多数のメモリ装置を組み込むことが可能となり、これにより、大容量の製品の製作が可能となる。しかしながら、益々増大する容量に対する要望は、問題を含んでいる。各装置の特性を最適化する必要性が著しく高まっているからである。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
例えばIII-V族材料系のようなエピタキシャル成長半導体ヘテロ構造で形成される量子井戸装置は、低い実効質量とともに、デルタドーピングによる抑制された不純物散乱のため、トランジスタチャネルに、有意に高いキャリア移動度を提供する。これらの装置では、高駆動電流特性が得られ、将来の低電力で高速なロジック用途向けの使用が期待できる。
【課題を解決するための手段】
【０００４】
本発明では、量子井戸型半導体装置を形成する方法であって、
基板の上部に配置された、量子井戸チャネル領域を有するヘテロ構造を提供するステップと、
前述の量子井戸チャネル領域の上部に、ソースおよびドレイン材料領域を形成するステップと、
前記ソースおよびドレイン材料領域に溝を形成し、ドレイン領域から分離されたソース領域を提供するステップと、
前記溝内の前記ソース領域と前記ドレイン領域の間に、ゲート誘電体層を形成するステップと、
前記溝内の前記ゲート誘電体層の上部に、ゲート電極を形成するステップと、
を有する方法が提供される。
【図面の簡単な説明】
【０００５】
【図１】本発明の実施例による量子井戸型半導体装置の断面図である。
【図２】本発明の実施例による量子井戸型半導体装置の断面図である。
【図３】本発明の実施例による量子井戸型半導体装置の製作の際の工程を示したフローチャートである。
【図４Ａ】本発明の実施例による量子井戸型半導体装置の製作の際のある工程を示した断面図である。
【図４Ｂ】本発明の実施例による量子井戸型半導体装置の製作の際のある工程を示した断面図である。
【図４Ｃ】本発明の実施例による量子井戸型半導体装置の製作の際のある工程を示した断面図である。
【図４Ｄ】本発明の実施例による量子井戸型半導体装置の製作の際のある工程を示した断面図である。
【図４Ｅ】本発明の実施例による量子井戸型半導体装置の製作の際のある工程を示した断面図である。
【図４Ｆ】本発明の実施例による量子井戸型半導体装置の製作の際のある工程を示した断面図である。
【発明を実施するための形態】
【０００６】
以下、量子井戸型半導体装置、および量子井戸型半導体装置を形成する方法について説明する。以下の記載には、本発明の実施例の十分な理解のため、材料仕様および装置特性など、多くの具体的な詳細が記載されている。本発明の実施例が、これらの具体的な詳細を有さずに実施されても良いことは、当業者には明らかである。他の例では、本発明の実施例を不必要に不明確にしないよう、例えばパターン処理プロセスのような良く知られた特徴は、詳しく説明されていない。また、図面に記載された各種実施例は、一例であって、スケールは必ずしも示されていないことが理解される。
【０００７】
本願では、量子井戸型半導体装置が開示される。ある実施例では、量子井戸型半導体装置は、基板上に配置され、量子井戸チャネル領域を有するヘテロ構造を有する。量子井戸チャネル領域の上部には、ソースおよびドレイン材料領域が配置される。ソースおよびドレイン材料領域には、溝が配置され、ソース領域がドレイン領域から分離される。溝内のソース領域とドレイン領域の間には、バリア層が配置される。溝内のバリア層の上部には、ゲート誘電体層が配置される。溝内のゲート誘電体層の上部には、ゲート電極が配置される。ある実施例では、量子井戸型半導体装置は、基板の上部に配置され、量子井戸チャネル領域を有するヘテロ構造を有する。量子井戸チャネル領域の直上には、バリア層が配置される。バリア層上には、ソースおよびドレイン材料領域が配置される。ソースおよびドレイン材料領域には、溝が配置され、ソース領域とドレイン領域とが分離される。溝内のソース領域とドレイン領域の間には、ゲート誘電体層が配置される。溝のゲート誘電体層の上部には、ゲート電極が配置される。
【０００８】
また、本願では、量子井戸型半導体装置を形成する方法が開示される。ある実施例では、この方法は、基板上に配置され、量子井戸チャネル領域を有するヘテロ構造を提供するステップを有する。量子井戸チャネル領域の上部には、ソースおよびドレイン材料が形成される。ソースおよびドレイン材料領域には、溝が形成され、ソース領域とドレイン領域が分離される。溝内のソース領域とドレイン領域の間には、ゲート誘電体層が形成される。溝内のゲート誘電体層の上部には、ゲート電極が形成される。
【０００９】
本発明の実施例では、ゲートラストフローを用いて、III-V族、またはゲルマニウムの量子井戸フィールド効果トランジスタ（QWFET）装置が製作される。この方法では、1または2以上の以下の特徴が得られる：
（1）ソースおよびドレイン材料を含む全ての材料が最初に成長し、その後、ソースおよびドレイン材料内に溝がエッチングされ、ゲート電極が収容される。
（2）ソースおよびドレイン成長が簡略化される。再成長がもはや必要ではなくなるからである。量子井戸とドープ源との間で、バリアの除去が可能となり、ドレインが得られる。
（3）処理プロセスの後の方において、高バンドギャップバリア材料および高Kゲート誘電体が成膜され、原子層成膜法（ALD）または金属−有機化学気相成膜法（MO−CVD）により成膜を行うことができる。
（4）ゲートラストフロー法では、ゲート材料に最少の熱量を印加することができ、またはその工程においてより正確な制御が可能となる。この工程は、処理方式のその部分で完了するからである。
【００１０】
本願に示す各種実施例における主要な特徴は、ゲート溝のエッチング、ALDまたはMOCVDによるゲート材料の成膜、および外部抵抗（Rext）の全体的な低減を含んでも良い。ある実施例では、ソースおよびドレイン領域に、バリアが存在せず、ソースおよびドレイン領域は、高ドープされたIII-V族またはゲルマニウム材料であるからである。ある実施例では、本願の方法では、ソースおよびドレイン領域において、転位および不純物の形成を回避することができる。そうでない場合、エッチングプロセスの後、ソースおよびドレイン領域が再成長する場合がある。ある実施例では、本願に示した方法では、プロセスフローの最後のライン処理において、バリア材料の成膜が可能となり、ゲート電極材料の有害な熱衝撃を抑制することができる。ある実施例では、本願に示したいくつかの方法により、ソース／ドレイン領域と量子井戸の間ではなく、ゲートスタックと量子井戸の間の、ゲートスタック領域の下側のみにおいて、バリア層の形成が可能となる。本発明の実施例では、前述のような1または2以上のゲートラスト法により、バリア材料の使用が可能となる。そうでない場合、これは、ソースおよびドレインの熱処理に必要な温度において劣化が生じ、例えば、約500℃を超えると劣化が生じる。
【００１１】
本発明の態様では、半導体装置は、バリア層を有する量子井戸チャネル領域を有し、このバリア層は、量子井戸チャネル領域の一部のみを被覆する。図1には、本発明の実施例による量子井戸型半導体装置の断面図を示す。
【００１２】
図1を参照すると、量子井戸型半導体装置100は、基板102の上部に配置され、量子井戸チャネル領域106を有するヘテロ構造104を有する。量子井戸チャネル領域106の上部には、ソースおよびドレイン材料領域108が配置される。ソースおよびドレイン材料領域108には、溝110が配置され、ソース領域108Aがドレイン領域108Bから分離される。溝110内のソース領域108Aとドレイン領域108Bの間には、バリア層112が配置される。溝110内のバリア層112上には、ゲート誘電体層114が配置される。溝110内のゲート誘電体層114の上部には、ゲート電極116が配置される。本発明の実施例では、ヘテロ構造104は、図1に示すスタックのような、1または2以上の結晶質半導体層のスタックとして形成されても良い。
【００１３】
ある実施例では、溝110は、量子井戸チャネル領域106の上部表面を露出させ、バリア層112は、図1に示すように、量子井戸チャネル領域106の露出表面に直接配置される。ただし、別の実施例では、ソースおよびドレイン材料領域108は、（図に示すように）量子井戸チャネル領域106上に、直接配置され、溝110は、ソースおよびドレイン材料領域108の一部にのみ配置され、溝110の底部において、ソースおよびドレイン材料領域108の一部が残留する（図示されていない）。また、バリア層112は、溝110の底部において、ソースおよびドレイン材料領域108の一部に、直接配置される（図示されていない）。ある実施例では、量子井戸チャネル領域106は、III-V族材料を含み、ソースおよびドレイン材料領域108は、ドープされたIII-V族材料領域を有する。ある実施例では、ゲート誘電体層114は、これに限られるものではないが、酸化アルミニウム（Al2O3）または酸化ハフニウム（HfO2）のような、高K材料で構成される。ある実施例では、ゲート電極116は、金属ゲート電極である。ある実施例では、量子井戸チャネル領域106は、III-V族材料を含み、ソースおよびドレイン材料領域108は、ドープされたIII-V族材料領域を含み、ゲート誘電体層114は、これに限られるものではないが、酸化アルミニウム（Al2O3）または酸化ハフニウム（HfO2）のような、高K材料で構成され、ゲート電極116は、金属ゲート電極である。
【００１４】
基板102は、半導体装置の製作に適した材料で構成されても良い。ある実施例では、基板102は、これに限られるものではないが、シリコン、ゲルマニウム、シリコン−ゲルマニウム、またはIII-V化合物半導体材料を含む材料の単結晶で構成されたバルク基板である。別の実施例では、基板102は、上部エピタキシャル層を有するバルク層を有する。ある実施例では、バルク層は、これに限られるものではないが、シリコン、ゲルマニウム、シリコン−ゲルマニウム、III-V化合物半導体材料、または石英を含む材料の単結晶で構成され、一方、上部エピタキシャル層は、これに限られるものではないが、シリコン、ゲルマニウム、シリコン−ゲルマニウム、またはIII-V化合物半導体材料を含む単結晶層で構成される。別の実施例では、基板102は、下側バルク層の上部にある中間絶縁層上の上部エピタキシャル層を有する。上部エピタキシャル層は、単結晶で構成され、これに限られるものではないが、シリコン（例えばシリコンオンインスレータ（SOI）半導体基板を構成する）、ゲルマニウム、シリコン−ゲルマニウム、またはIII-V化合物半導体材料を含んでも良い。絶縁層は、これに限られるものではないが、二酸化ケイ素、窒化ケイ素、または酸窒化ケイ素を含む材料で構成される。下側バルク層は、単結晶で構成され、この単結晶は、これに限られるものではないが、シリコン、ゲルマニウム、シリコン−ゲルマニウム、III-V化合物半導体材料、または石英を含む。基板102は、さらに、ドーパント不純物原子を含んでも良い。
【００１５】
ヘテロ構造104は、底部バリア層を有する組成バッファ層のような、1または2以上の結晶質半導体層のスタックとして形成されても良い。組成バッファ層は、特定の格子構造を提供することに適した結晶質材料で構成され、この格子構造上には、転位が無視できる程度の底部バリア層が形成される。例えば、本発明の実施例では、組成バッファ層を使用することにより、格子定数の勾配によって、半導体ヘテロ構造104の露出成長表面が、基板102の格子構造から、より高品質のエピタキシャル成長に適した低欠陥層の格子構造に変化する。ある実施例では、組成バッファ層は、基板102の不適当な格子定数の代わりに、エピタキシャル成長により適した格子定数を提供するように機能する。ある実施例では、基板102は、単結晶シリコンで構成され、組成バッファ層104は、厚さ約1ミクロンのInAlAsの層で構成される。別の実施例では、基板102の格子定数が、量子井戸半導体装置用の底部バリア層の成長に適している場合、組成バッファ層は、省略されても良い。
【００１６】
底部バリア層は、上部に形成される量子井戸の波動関数を閉じ込めるのに適した材料で構成されても良い。本発明の実施例では、底部バリア層は、組成バッファ層の上部格子定数との整合に適した格子定数を有し、例えば両格子定数は、底部バリア層での転位形成が無視できるほど、十分に接近していても良い。ある実施例では、底部バリア層は、厚さ約10nmのほぼIn0.65Al0.35Asの層で構成される。特定の実施例では、ほぼIn0.65Al0.35Asの層で構成される底部バリア層は、N型半導体装置における量子閉じ込めに使用される。別の実施例では、底部バリア層は、厚さ約10nmのほぼIn0.65Al0.35Sbの層で構成される。特定の実施例では、ほぼIn0.65Al0.35Sbの層で構成される底部バリア層は、P型半導体装置における量子閉じ込めに使用される。
【００１７】
量子井戸チャネル領域106は、低抵抗での波動関数の伝播に適した材料で構成されても良い。本発明のある実施例では、量子井戸チャネル領域106は、ヘテロ構造104の底部バリア層の格子定数との整合に適した格子定数を有し、例えば両格子定数は、量子井戸チャネル領域106での転位形成が無視できるほど、十分に接近していても良い。ある実施例では、量子井戸チャネル領域106は、III族（例えばボロン、アルミニウム、ガリウム、またはインジウム）およびV族（例えば窒素、リン、砒素、またはアンチモン）の元素で構成される。ある実施例では、量子井戸チャネル領域106は、InAsまたはInSbで構成される。量子井戸チャネル領域106は、波動関数の大部分の伝播に適した厚さを有し、例えば波動関数の主要部分が、ヘテロ構造104の底部バリア層、または量子井戸チャネル領域106上に形成された上部バリア層（例えばバリア層112）に導入されることが抑制される。ある実施例では、量子井戸チャネル領域106は、約150から200nmの範囲の厚さを有する。別の実施例では、量子井戸チャネル領域106は、これに限られるものではないが、シリコン−ゲルマニウム半導体材料またはII-VI族半導体材料のような半導体材料で構成される。別の代替実施例では、量子井戸チャネル領域106は、厚さ約50乃至100Åの歪み量子井戸領域である。
【００１８】
バリア層112は、下側に形成される量子井戸への波動関数の閉じ込めに適した材料で構成されても良い。本発明の実施例では、バリア層112は、量子井戸チャネル領域106の格子定数との整合に適した格子定数を有し、例えば両格子定数は、バリア層112での転位の形成が無視できるほど、十分に接近していても良い。ある実施例では、バリア層112は、これに限られるものではないが、リン化インジウムリン（InP）、窒化ガリウム（GaN）、またはインジウムガリウムリン（InGaP）のような材料の層で構成される。ある実施例では、バリア層112は、約1乃至3nmの範囲の厚さを有する。
【００１９】
本発明の別の実施例では、半導体装置は、バリア層を有する量子井戸チャネル領域を有し、このバリア層は、量子井戸チャネル領域全体を被覆する。図2には、本発明の実施例による量子井戸型半導体装置の断面図を示す。
【００２０】
図2を参照すると、量子井戸型半導体装置200は、基板202上に配置され、量子井戸チャネル領域206を有するヘテロ構造204を有する。量子井戸チャネル領域206の直上には、バリア層212が配置される。バリア層212の上部には、ソースおよびドレイン材料領域208が配置される。ソースおよびドレイン材料領域208には、溝210が配置され、ソース領域208Aがドレイン領域208Bから分離される。溝210内の、ソース領域208Aとドレイン領域208Bの間には、ゲート誘電体層214が配置される。溝210内のゲート誘電体層214の上部には、ゲート電極216が配置される。本発明の実施例では、ヘテロ構造204は、図2に示すスタックのように、1または2以上の結晶質半導体層のスタックとして形成されても良い。
【００２１】
ある実施例では、図2に示すように、溝210は、バリア層212の上部表面を露出させ、ゲート誘電体層214は、バリア層212の露出表面上に直接配置される。ただし、別の実施例では、ソースおよびドレイン材料領域208は、バリア層212上に直接配置され（図に示されている）、溝210は、ソースおよびドレイン材料領域208の一部にのみ配置され、溝210の底部に、ソースおよびドレイン材料領域208が残存し（図示されていない）、ゲート誘電体層214は、溝210の底部において、ソースおよびドレイン材料領域208の部分に直接配置される（図示されていない）。ある実施例では、量子井戸チャネル領域206は、III-V族材料を有し、ソースおよびドレイン材料領域208は、ドープされたIII-V族材料の領域を有する。ある実施例では、ゲート誘電体層214は、これに限られるものではないが、酸化アルミニウム（Al2O3）または酸化ハフニウム（HfO2）のような高K材料で構成される。ある実施例では、ゲート電極216は、金属ゲート電極である。ある実施例では、量子井戸チャネル領域206は、III-V族材料を有し、ソースおよびドレイン材料領域208は、ドープされたIII-V族材料領域を有し、ゲート誘電体層214は、これに限られるものではないが、酸化アルミニウム（Al2O3）または酸化ハフニウム（HfO2）のような高K材料で構成され、ゲート電極216は、金属ゲート電極である。
【００２２】
基板202は、半導体装置の製作に適した材料で構成される。ある実施例では、基板202は、単結晶材料で構成されたバルク基板であり、単結晶材料は、これに限られるものではないが、シリコン、ゲルマニウム、シリコン−ゲルマニウム、またはIII-V族半導体材料を含んでも良い。別の実施例では、基板202は、上部エピタキシャル層を有するバルク層を有する。特定の実施例では、バルク層は、単結晶材料で構成され、この単結晶材料は、これに限られるものではないが、シリコン、ゲルマニウム、シリコン−ゲルマニウム、III-V族半導体材料、または石英を含んでも良く、一方エピタキシャル層は、単結晶層で構成され、この層は、これに限られるものではないが、シリコン、ゲルマニウム、シリコン−ゲルマニウム、またはIII-V族半導体材料を含んでも良い。別の実施例では、基板202は、下側バルク層の上部にある中間絶縁層上に、上部エピタキシャル層を有する。上部エピタキシャル層は、単結晶層で構成され、この単結晶層は、これに限られるものではないが、シリコン（例えばシリコンオンインシュレータ（SOI）半導体基板を形成する）、ゲルマニウム、シリコン−ゲルマニウム、またはIII-V族半導体材料を含んでも良い。絶縁層は、これに限られるものではないが、二酸化ケイ素、窒化ケイ素、または酸窒化ケイ素を含む材料で構成される。下側バルク層は、単結晶で構成され、これに限られるものではないが、シリコン、ゲルマニウム、シリコン−ゲルマニウム、III-V族半導体材料、または石英を含んでも良い。基板202は、さらに、ドーパント不純物原子を含んでも良い。
【００２３】
ヘテロ構造204は、上部に配置された底部バリア層を有する組成バッファ層のような、1または2以上の結晶質半導体層のスタックとして形成されても良い。組成バッファ層は、特定の格子構造の提供に適した結晶質材料で構成され、この格子構造上には、転位が無視できる程度の底部バリア層が形成される。例えば、本発明の実施例では、組成バッファ層を使用することにより、格子定数の勾配によって、半導体ヘテロ構造204の露出成長表面が、基板202の格子構造から、より高品質のエピタキシャル成長に適した低欠陥層の格子構造に変化する。ある実施例では、組成バッファ層は、基板202の不適当な格子定数の代わりに、エピタキシャル成長により適した格子定数を提供するように機能する。ある実施例では、基板202は、単結晶シリコンで構成され、組成バッファ層204は、厚さ約1ミクロンのInAlAsの層で構成される。別の実施例では、基板202の格子定数が、量子井戸半導体装置用の底部バリア層の成長に適している場合、組成バッファ層は、省略されても良い。
【００２４】
底部バリア層は、量子井戸に波動関数を閉じ込めるのに適した材料で構成されても良い。本発明の実施例では、底部バリア層は、組成バッファ層の上部格子定数との整合に適した格子定数を有し、例えば両格子定数は、底部バリア層での転位形成が無視できるほど、十分に接近していても良い。ある実施例では、底部バリア層は、厚さ約10nmのほぼIn0.65Al0.35Asの層で構成される。特定の実施例では、ほぼIn0.65Al0.35Asの層で構成される底部バリア層は、N型半導体装置における量子閉じ込めに使用される。別の実施例では、底部バリア層は、厚さ約10nmのほぼIn0.65Al0.35Sbの層で構成される。特定の実施例では、ほぼIn0.65Al0.35Sbの層で構成される底部バリア層は、P型半導体装置における量子閉じ込めに使用される。
【００２５】
量子井戸チャネル領域206は、低抵抗での波動関数の伝播に適した材料で構成されても良い。本発明のある実施例では、量子井戸チャネル領域206は、ヘテロ構造204の底部バリア層の格子定数との整合に適した格子定数を有し、例えば両格子定数は、量子井戸チャネル領域206での転位形成が無視できるほど、十分に接近していても良い。ある実施例では、量子井戸チャネル領域206は、III族（例えばボロン、アルミニウム、ガリウム、またはインジウム）およびV族（例えば窒素、リン、砒素、またはアンチモン）の元素で構成される。ある実施例では、量子井戸チャネル領域206は、InAsまたはInSbで構成される。量子井戸チャネル領域206は、波動関数の大部分の伝播に適した厚さを有し、例えば波動関数の主要部分が、ヘテロ構造204の底部バリア層、または量子井戸チャネル領域206上に形成された上部バリア層（例えばバリア層212）に導入されることが抑制される。ある実施例では、量子井戸チャネル領域206は、約150から200nmの範囲の厚さを有する。別の実施例では、量子井戸チャネル領域206は、これに限られるものではないが、シリコン−ゲルマニウム半導体材料またはII-VI族半導体材料のような半導体材料で構成される。別の代替実施例では、量子井戸チャネル領域206は、厚さ約50乃至100Åの歪み量子井戸領域である。
【００２６】
バリア層212は、下側に形成される量子井戸への波動関数の閉じ込めに適した材料で構成されても良い。本発明の実施例では、バリア層212は、量子井戸チャネル領域206の格子定数との整合に適した格子定数を有し、例えば両格子定数は、バリア層212での転位の形成が無視できるほど、十分に接近していても良い。ある実施例では、バリア層212は、これに限られるものではないが、リン化インジウムリン（InP）、窒化ガリウム（GaN）、またはインジウムガリウムリン（InGaP）のような材料の層で構成される。ある実施例では、バリア層212は、約1乃至3nmの範囲の厚さを有する。
【００２７】
本発明の別の態様では、量子井戸型半導体装置を形成する方法は、ゲートラストまたはゲート置換の手法を有する。図3には、本発明の実施例による量子井戸型半導体装置を製造する際の工程を示すフローチャート400を示す。図4A乃至4Fには、本発明による量子井戸型半導体装置の製造の際の工程を示す断面図を示す。
【００２８】
フローチャート300の工程302、および対応する図4Aを参照すると、量子井戸型半導体装置を形成する方法は、基板402上に、量子井戸チャネル領域406を含むヘテロ構造404を提供するステップを有する。
【００２９】
基板402は、半導体装置の製作に適した材料で構成されても良い。ある実施例では、基板402は、単結晶材料で構成されたバルク基板であり、この単結晶材料は、これに限られるものではないが、シリコン、ゲルマニウム、シリコン−ゲルマニウム、またはIII-V族半導体材料を有しても良い。別の実施例では、基板402は、上部エピタキシャル層を有するバルク層を有する。特定の実施例では、バルク層は、単結晶で構成され、この材料は、これに限られるものではないが、シリコン、ゲルマニウム、シリコン−ゲルマニウム、III-V族半導体材料、また石英を有しても良く、一方上部エピタキシャル層は、単結晶層で構成され、これに限られるものではないが、シリコン、ゲルマニウム、シリコン−ゲルマニウム、またはIII-V族半導体材料を有しても良い。別の実施例では、基板402は、下側バルク層の上部にある中間絶縁層上に、上部エピタキシャル層を有する。上部エピタキシャル層は、単結晶層で構成され、この層は、これに限られるものではないが、シリコン（例えばシリコンオンインシュレータ（SOI）半導体基板を形成する）、ゲルマニウム、シリコン−ゲルマニウム、またはIII-V族半導体材料を含んでも良い。絶縁層は、これに限られるものではないが、二酸化ケイ素、窒化ケイ素、または酸窒化ケイ素を含む材料で構成される。下側バルク層は、単結晶で構成され、これに限られるものではないが、シリコン、ゲルマニウム、シリコン−ゲルマニウム、III-V族半導体材料、または石英を含んでも良い。基板402は、さらに、ドーパント不純物原子を含んでも良い。
【００３０】
ヘテロ構造404は、上部に配置された底部バリア層を有する組成バッファ層のような、1または2以上の結晶質半導体層のスタックとして形成されても良い。組成バッファ層は、特定の格子構造の提供に適した結晶質材料で構成され、この格子構造上には、転位が無視できる程度の底部バリア層が形成される。例えば、本発明の実施例では、組成バッファ層を使用することにより、格子定数の勾配によって、半導体ヘテロ構造404の露出成長表面が、基板402の格子構造から、より高品質のエピタキシャル成長に適した低欠陥層の格子構造まで変化する。ある実施例では、組成バッファ層は、基板402の不適当な格子定数の代わりに、エピタキシャル成長により適した格子定数を提供するように機能する。ある実施例では、基板402は、単結晶シリコンで構成され、組成バッファ層404は、厚さ約1ミクロンのInAlAsの層で構成される。別の実施例では、基板402の格子定数が、量子井戸半導体装置用の底部バリア層の成長に適している場合、組成バッファ層は、省略されても良い。
【００３１】
底部バリア層は、上部に形成される量子井戸に波動関数を閉じ込めるのに適した材料で構成されても良い。本発明の実施例では、底部バリア層は、組成バッファ層の上部格子定数との整合に適した格子定数を有し、例えば両格子定数は、底部バリア層での転位形成が無視できるほど、十分に接近していても良い。ある実施例では、底部バリア層は、厚さ約10nmのほぼIn0.65Al0.35Asの層で構成される。特定の実施例では、ほぼIn0.65Al0.35Asの層で構成される底部バリア層は、N型半導体装置における量子閉じ込めに使用される。別の実施例では、底部バリア層は、厚さ約10nmのほぼIn0.65Al0.35Sbの層で構成される。特定の実施例では、ほぼIn0.65Al0.35Sbの層で構成される底部バリア層は、P型半導体装置における量子閉じ込めに使用される。本発明の実施例では、組成バッファ層および底部バリア層は、基板402の表面で実施される分子線エピタキシー技術により、成膜されても良い。
【００３２】
量子井戸チャネル領域406は、低抵抗での波動関数の伝播に適した材料で構成されても良い。本発明のある実施例では、量子井戸チャネル領域406は、ヘテロ構造404の底部バリア層の格子定数との整合に適した格子定数を有し、例えば両格子定数は、量子井戸チャネル領域406での転位形成が無視できるほど、十分に接近していても良い。ある実施例では、量子井戸チャネル領域406は、III族（例えばボロン、アルミニウム、ガリウム、またはインジウム）およびV族（例えば窒素、リン、砒素、またはアンチモン）の元素で構成される。ある実施例では、量子井戸チャネル領域406は、InAsまたはInSbで構成される。量子井戸チャネル領域406は、波動関数の大部分の伝播に適した厚さを有し、例えば波動関数の主要部分が、ヘテロ構造404の底部バリア層、または量子井戸チャネル領域406上に形成された上部バリア層（例えばバリア層412）に導入されることが抑制される。ある実施例では、量子井戸チャネル領域406は、約150から200nmの範囲の厚さを有する。別の実施例では、量子井戸チャネル領域406は、これに限られるものではないが、シリコン−ゲルマニウム半導体材料またはII-VI族半導体材料のような半導体材料で構成される。別の代替実施例では、量子井戸チャネル領域406は、厚さ約50乃至100Åの歪み量子井戸領域である。
【００３３】
フローチャート300の工程304、および対応する図4Ｂを参照すると、量子井戸型半導体装置を形成する方法は、量子井戸チャネル領域406の上部に、ソースおよびドレイン材料領域408を形成するステップを有する。本発明の実施例では、量子井戸チャネル領域406は、III-V族材料を有し、ソースおよびドレイン材料領域408を形成するステップは、ドープされたIII-V族材料領域を形成するステップを有する。ある実施例では、量子井戸チャネル領域406を形成するステップは、分子線エピタキシーにより、材料組成物を成膜するステップを有する。
【００３４】
フローチャート300の工程306、および対応する図4Cを参照すると、量子井戸型半導体装置を形成する方法は、ソースおよびドレイン材料領域408に、溝410を形成するステップを有し、ドレイン領域408Bから分離されたソース領域408Aが提供される。本発明の実施例では、溝410は、乾式または湿式エッチングプロセスで形成され、図4Ｃに示すように、量子井戸チャネル領域406の上部表面は、エッチング停止部として機能する。本発明の代替実施例では、溝410は、乾式または湿式エッチングプロセスで形成され、バリア層の上部表面は、エッチング停止部として機能する。本発明の別の代替実施例では、溝410は、乾式または湿式エッチングプロセスで形成され、このプロセスは、ソースおよびドレイン材料領域408を介したエッチング処理が完全に行われる前に停止される。
【００３５】
図4Dを参照すると、量子井戸型半導体装置を形成する方法は、バリア層412を形成するステップを有する。本発明の実施例では、図4Ｄに示すように、ゲート誘電体層414を形成する前に、溝410内にバリア層412が形成される。ある実施例では、溝410を形成するステップは、量子井戸チャネル領域406の上部表面を露出するステップ（図4Dに示されている）を有し、バリア層412を形成するステップは、量子井戸チャネル領域406の露出表面上に、直接バリア層412を直接形成するステップを有する（図4Dに示されている）。別の実施例では、ソースおよびドレイン材料領域408を形成するステップは、量子井戸チャネル領域406上に、直接ソースおよびドレイン材料領域408を形成するステップを有し（図4Bに示されている）、溝410を形成するステップは、ソースおよびドレイン材料領域408内の一部のみをエッチングするステップを有し、溝410の底部において、ソースおよびドレイン材料領域408の一部が残され（図示されていない）、バリア層412を形成するステップは、溝410の底部において、ソースおよびドレイン材料領域408の前記一部の上に、直接バリア層412を形成するステップを有する（図示されていない）。ある実施例では、バリア層412を形成する前に、ソースおよびドレイン材料領域408は、約550℃以上の温度に加熱される。
【００３６】
本発明の代替実施例では、ソースおよびドレイン材料領域408を形成する前に、量子井戸チャネル領域406上に、バリア層412が直接形成される（図示されていない）。ある実施例では、溝410を形成するステップは、バリア層412の上部表面を露出させるステップを有し、ゲート誘電体層414を形成するステップは、バリア層414の露出表面に、ゲート誘電体層414を形成するステップを有する。別の実施例では、ソースおよびドレイン材料領域408を形成するステップは、バリア層412の上に、直接ソースおよびドレイン材料領域408を形成するステップを有し、溝410を形成するステップは、ソースおよびドレイン材料領域408の一部のみをエッチングするステップを有し、溝410の底部において、ソースおよびドレイン材料領域408の一部が残され、ゲート誘電体層414を形成するステップは、溝410の底部において、ソースおよびドレイン材料領域408の前記一部に、直接ゲート誘電体層414を形成するステップを有する。
【００３７】
バリア層412は、その下側に形成される量子井戸における波動関数の閉じ込めに適した材料で構成されても良い。本発明の実施例では、バリア層412は、量子井戸チャネル領域406の格子定数に適切に整合する格子定数を有し、例えば両格子定数は、バリア層412での転位の形成が無視できるほど、十分に接近していても良い。ある実施例では、バリア層412は、これに限られるものではないが、リン化インジウムリン（InP）、窒化ガリウム（GaN）、またはインジウムガリウムリン（InGaP）のような材料の層で構成される。本発明の実施例では、バリア層12を形成するステップは、原子層成膜法により、これに限られるものではないが、リン化インジウムリン（InP）、窒化ガリウム（GaN）、またはインジウムガリウムリン（InGaP）のような材料の層を形成するステップを有する。ある実施例では、バリア層412は、約1乃至3nmの範囲の厚さを有する。
【００３８】
フローチャート300の工程308、および対応する図4Eを参照すると、量子井戸型半導体装置を形成する方法は、溝410内のソース領域408Aとドレイン領域408Bの間に、ゲート誘電体層414を形成するステップを有する。本発明の実施例では、ゲート誘電体層414は、これに限られるものではないが、酸化アルミニウム（Al2O3）または酸化ハフニウム（HfO2）のような高K材料で構成される。
【００３９】
フローチャート300の工程310、および対応する図4Fを参照すると、量子井戸型半導体装置を形成する方法は、溝410内のゲート誘電体層414の上部に、ゲート電極416を形成するステップを有する。本発明の実施例では、ゲート電極416は、金属ゲート電極である。ある実施例では、ゲート電極416は、これに限られるものではないが、金属窒化物、金属炭化物、金属ケイ化物、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、レニウム、パラジウム、白金、コバルト、またはニッケルのような材料で構成される。
【００４０】
以上、量子井戸型半導体装置、および量子井戸型半導体装置を形成する方法について、説明した。本発明の実施例では、この方法は、基板上に配置され、量子井戸チャネル領域を有するヘテロ構造を提供するステップを有する。量子井戸チャネル領域の上部には、ソースおよびドレイン材料領域が形成される。ソースおよびドレイン材料領域には、溝が形成され、ドレイン領域から分離されたソース領域が提供される。溝内の、ソース領域とドレイン領域の間には、ゲート誘電体層が形成される。溝内の、ゲート誘電体層の上部には、ゲート電極が形成される。ある実施例では、この方法は、さらに、ゲート誘電体層を形成する前に、溝にバリア層を形成するステップを有する。特定の実施例では、この方法は、さらに、バリア層を形成する前に、約550℃以上の温度まで、ソースおよびドレイン材料領域を加熱するステップを有する。別の特定の実施例では、バリア層を形成するステップは、原子層成膜法で、これに限られるものではないが、リン化インジウムリン（InP）、窒化ガリウム（GaN）、またはインジウムガリウムリン（InGaP）のような材料の層を形成するステップを有する。ある実施例では、この方法は、さらに、ソースおよびドレイン材料領域を形成する前に、量子井戸チャネル領域上に、直接バリア層を形成するステップを有する。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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