(57)【特許請求の範囲】
【請求項１】
高周波信号の入出力方向に対向配置された端子対の間に設けられた導電性のベースプレートと、
このベースプレート上に前記高周波信号の高周波信号線路の線路長方向と基板面上で直交する線路幅方向の中心を通るように設けられた第１誘電体基板と、
この第１誘電体基板上に前記線路幅方向の中心位置を通る線上に設けられた抵抗体と、
それぞれこの抵抗体について前記線路幅方向で対称に前記第１誘電体基板の主面上に設けられた一対の導体パターンと、
この一対の導体パターンとワイヤ接続された複数の他の導体パターンを基板面上に有し、前記ベースプレート上に前記第１の誘電体基板の前記線路幅方向両サイドにそれぞれ分割して設けられた複数の第２誘電体基板と、を備え、
これらの第２誘電体基板および前記第１誘電体基板は、前記線路長の中央線に沿う前記中央線から見て対称な湾曲変形を吸収することを特徴とする高周波回路。
【請求項２】
前記複数の他の導体パターンと前記一対の導体パターンとは前記第１誘電体基板および前記ベースプレートとともにマイクロストリップ線路を形成し、このマイクロストリップ線路は前記高周波信号の周波数において前記端子対のうち一方の側に位置する分布定数線路および前記端子対のうち他方の側に位置する半導体チップの間のインピーダンスを整合させることを特徴とする請求項１記載の高周波回路。
【請求項３】
前記マイクロストリップ線路は、入力端子からの高周波信号の電力を複数系統に分岐する電力分配回路、およびこの電力分配回路の出力をそれぞれ増幅する半導体チップの間のインピーダンスを整合することを特徴とする請求項２記載の高周波回路。
【請求項４】
前記マイクロストリップ線路は、複数系統の高周波信号を増幅出力する半導体チップ、およびこの半導体チップからの増幅信号の電力を合成して出力端子に供給する電力合成回路の間のインピーダンスを整合させることを特徴とする請求項２記載の高周波回路。
【請求項５】
前記高周波回路は前記ベースプレートが取付けられるパッケージ筐体の内部に設けられたことを特徴とする請求項１記載の高周波回路。
【請求項６】
前記第１誘電体基板の前記中央線に沿う前記中央線から見て対称な湾曲によっても、前記抵抗体が分断されないことを特徴とする請求項１記載の高周波回路。
【発明の詳細な説明】
【技術分野】
【０００１】
一実施形態は高周波回路に関する。
【背景技術】
【０００２】
電力増幅器は、信号を複数経路に分配し、分配した各信号をそれぞれ増幅素子により増幅し、各増幅信号を合成する。マイクロ波帯域の信号の電力増幅器は、電力分配回路と、電力増幅回路と、電力合成回路とを備える。電力分配回路は接地導体、誘電体、及びストリップ導体からなるマイクロストリップ線路である。電力合成回路もマイクロストリップ線路である。電力増幅器は半導体チップを有する。電力分配回路、電力増幅回路及び電力合成回路はパッケージ内に封止される。
【０００３】
図７は従来の高周波電力増幅器の上面図である。入力された高周波信号は電力分配回路４８により二分岐され、増幅された後、電力合成回路４９により合成されて出力される。５０、５４はそれぞれ入力インピーダンス整合回路、出力インピーダンス整合回路である。入力インピーダンス整合回路５０は、接地導体であるベースプレート、ベースプレート上の誘電体基板、及び誘電体基板上の金属導体パターン層５５ａ、５５ｂを備える。出力インピーダンス整合回路５４はベースプレート、誘電体基板、及び金属導体パターン層５７ａ、５７ｂを備える。ＦＥＴチップ５１は互いに同じ増幅特性を持つＦＥＴセル５２、５３を有する。この高周波電力増幅器はウィルキンソン形の回路を用いており、ＦＥＴセル５２、５３の各ゲート端子の間には発振防止用の抵抗体５６を接続している。ＦＥＴセル５２、５３の各ドレイン端子の間にも抵抗体５８が接続される。
【０００４】
入力信号の電力を均等に分岐してそれぞれ増幅するため、金属導体パターン層５５ａ、５５ｂと金属導体パターン層５７ａ、５７ｂとはいずれも線路幅方向（線路幅Ｗの方向）の中心位置を通り線路長方向に沿う中心線に対称である。抵抗体５６は入力インピーダンス整合回路５０上で線路幅方向の中央部に形成される。抵抗体５８も出力インピーダンス整合回路５４上で線路幅方向の中央部に形成される。また、ＦＥＴチップ５１の入出力側のワイヤ配線長を短くするため、抵抗体５６及びＦＥＴチップ５１間の距離と、抵抗体５８及びＦＥＴチップ５１間の距離とがともに短くなるように抵抗体５６、５８はパターニングされる。抵抗体５６は入力インピーダンス整合回路５０上でＦＥＴチップ５１寄りの端部に形成される。抵抗体５８は出力インピーダンス整合回路５４上でＦＥＴチップ５１寄りの端部に形成される。
【０００５】
近年、高周波電力増幅器は出力電力レベルを増加させることを求められる。これに伴い小型のＦＥＴチップを複数使用すること、または単位出力電力レベルが大きい大型のＦＥＴチップを使用することが高周波電力増幅器には求められている。例えば受動素子などの部品の数を少なくするため、部品実装面の寸法が大きい誘電体基板が用いられるようになってきている。チップサイズが大型化するに伴って発振の問題が発生する。高周波電力増幅器は抵抗体５６、５８のように、発振に対する対策を施す必要が生じる。パッケージは大型化しており、パッケージのベースプレートが膨張係数の違いにより変形することで、このベースプレート上の誘電体基板に応力がかかる可能性がある。
【０００６】
従来、ループ発振を抑制し、また特定の周波数の通過利得を減衰させることが可能となり、安定な高出力の増幅器を得ることができる電力分配回路が知られている（特許文献１参照）。また、絶縁基体と、配線層とを備えた配線基板領域が、分割溝が形成された分割領域を介して複数集合した分割溝付き配線基板が知られている（特許文献２参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−３５５０１５号公報
【特許文献２】特開２００８−１８６９１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、パッケージは、このパッケージが取付けられるシャーシ面上にパッケージ両側をネジ留めされて固定されるため、パッケージの底面はシャーシ面に対して湾曲する。電力増幅による発熱によりパッケージは膨張する。温度差によりパッケージには収縮が生じる。ネジ留めや膨張によって、ベースプレートには変形応力又は残留応力が加わるため、ベースプレート上の誘電体基板にはこの誘電体基板の基板厚さ方向に力が作用する。
【０００９】
図８は図７の矢印Ｃ方向から出力インピーダンス整合回路５４を見た側面図である。ベースプレート５９の線路幅方向の両端部に、線路幅方向の中央線に沿って例えば曲げ応力が同じ方向に加えられると、これらの応力が加えられている中央線に沿って出力インピーダンス整合回路５４が湾曲する。ベースプレート５９の表面形状の変化量に対して、出力インピーダンス整合回路５４の誘電体基板５４ａの強度が応力よりも弱いと、この誘電体基板に亀裂が入り、最悪、出力インピーダンス整合回路５４ａが割れるという問題がある。入力インピーダンス整合回路５０も応力が加えられると、誘電体基板が割れるという問題を有する。
【課題を解決するための手段】
【００１０】
上記の課題を解決するために、一実施形態によれば、高周波信号の入出力方向に対向配置された端子対の間に設けられた導電性のベースプレートと、このベースプレート上に前記高周波信号の高周波信号線路の線路長方向と基板面上で直交する線路幅方向の中心を通るように設けられた第１誘電体基板と、この第１誘電体基板上に前記線路幅方向の中心位置を通る線上に設けられた抵抗体と、それぞれこの抵抗体について前記線路幅方向で対称に前記第１誘電体基板の主面上に設けられた一対の導体パターンと、この一対の導体パターンとワイヤ接続された複数の他の導体パターンを基板面上に有し、前記ベースプレート上に前記第１の誘電体基板の前記線路幅方向両サイドにそれぞれ分割して設けられた複数の第２誘電体基板と、を備え、これらの第２誘電体基板および前記第１誘電体基板は、前記線路長の中央線に沿う前記中央線から見て対称な湾曲変形を吸収することを特徴とする高周波回路が提供される。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施形態に係る高周波回路を含む高周波電力増幅器の分解斜視図である。
【図２】入力インピーダンス整合回路の上面図である。
【図３】（ａ）は入力インピーダンス整合回路の側面図であり、（ｂ）は応力が加わった状態の入力インピーダンス整合回路の側面図である。
【図４】出力インピーダンス整合回路の上面図である。
【図５】仮想的に割れた状態にある比較例による高周波回路の上面図である。
【図６】（ａ）は第１の変形例に係る入力インピーダンス整合回路の上面図であり、（ｂ）は第２の変形例に係る入力インピーダンス整合基板の上面図である。
【図７】従来の高周波電力増幅器の上面図である。
【図８】図７の出力インピーダンス整合回路の側面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態に係る高周波回路について、図１乃至図６を参照しながら説明する。尚、各図において同一箇所については同一の符号を付すとともに、重複した説明は省略する。
【００１３】
本発明の実施の形態に係る高周波回路は、高周波電力増幅素子である半導体チップを封止したパッケージの内部にこの半導体チップとともに配置された内部整合回路である。内部整合回路とはＦＥＴチップの入力側に設けられた入力インピーダンス整合回路と、このＦＥＴチップの出力側に設けられた出力インピーダンス整合回路とを指す。
【００１４】
図１は本実施形態に係る高周波回路を含む高周波電力増幅器の構造を分解して示す斜視図である。高周波電力増幅器１は、パッケージが取付けられるシャーシを表すベースプレート２と、このベースプレート２上にネジ留め固定されるパッケージ筐体３と、それぞれベースプレート２上に設けられた３つの誘電体基板４と、ベースプレート２上に設けられたＦＥＴチップ５とを備える。
【００１５】
ベースプレート２は接地導体である。ベースプレート２は例えば銅（Ｃｕ）の単層構造あるいは銅／モリブデン／銅の積層構造を有する。パッケージ筐体３は高周波信号の電力が伝送する方向（以下、線路長方向と言う）に対峙して両サイドにそれぞれフランジを有し、各フランジはそれぞれ切欠きあるいは穴を有する。各切欠き等内でネジが累合することにより、フランジはシャーシに締め付けられ、パッケージ筐体３はベースプレート２上に固定される。
【００１６】
誘電体基板４は例えばアルミナ（Ａｌ2Ｏ3）などのセラミックス基板である。この誘電体基板４の下面と、ベースプレート２の上面とは半田付けにより固定される。ＦＥＴチップ５は複数のＦＥＴセルを集積した電力増幅回路である。各ＦＥＴセルの増幅周波数帯域はマイクロ波帯域である。各ＦＥＴセルはこれらのＦＥＴセルの間で同じ増幅特性を有し、同じセル構造を有する。各ＦＥＴセルは線路幅方向に並列に配置されている。線路幅方向とは、線路長方向と、基板厚みの方向との双方に直交する方向を指す。
【００１７】
高周波電力増幅器１は、入力される高周波信号を２分岐する電力分配回路６と、この電力分配回路６の出力側からＦＥＴチップ５を見た特性インピーダンス、及びこのＦＥＴチップ５のゲート電極から電力分配回路６を見た特性インピーダンスを整合させる入力インピーダンス整合回路７（本実施形態に係る高周波回路）とを備える。更に高周波電力増幅器１はＦＥＴチップ５の出力側に接続された出力インピーダンス整合回路８（本実施形態に係る高周波回路）と、それぞれこの出力インピーダンス整合回路８からの２系統の増幅信号を合成し出力端子から出力する電力合成回路９とを備える。出力インピーダンス整合回路８はＦＥＴチップ５のドレイン電極パッドから出力端子を見た特性インピーダンス、及び電力合成回路９の入力側からＦＥＴチップ５を見た特性インピーダンスを整合させる。
【００１８】
電力分配回路６は信号電力を均一に２分岐させる。この電力分配回路６はベースプレート２、誘電体基板４、及びこの誘電体基板４上に形成された線路パターン１０を備える。線路パターン１０は誘電体基板４の主面上に金属膜を成膜した後、パターニングによって形成される。電力分配回路６はスタブ、λ／４伝送線路を含む。λは線路パターン１０上における高周波信号の一波長を表す。
【００１９】
入力インピーダンス整合回路７はベースプレート２上に３分割されて並置された誘電体のサブ基板を有するマイクロストリップ線路である。図２は入力インピーダンス整合回路７の上面図である。図３（ａ）は図２の矢印Ａから見た入力インピーダンス整合回路７の側面図である。同図中、既述の符号はそれらと同じ要素を表す。Ｗは線路幅を表す。
【００２０】
入力インピーダンス整合回路７は、ベースプレート２と、それぞれこのベースプレート２上で線路幅方向に沿って並置された誘電体基板７ａ、７ｂ、７ｃと、誘電体基板７ａ上の金属導体パターン層１１と、それぞれ誘電体基板７ｂ上の金属導体パターン層１２、１３と、誘電体基板７ｃ上の金属導体パターン層１４と、金属導体パターン層１２、１３間に接続された抵抗体１５とを備える。
【００２１】
誘電体基板７ｂは第１誘電体基板である。誘電体基板７ａ、７ｃはいずれも第２誘電体基板である。誘電体基板７ａ、７ｂ、７ｃはパッケージ筐体３内に線路幅方向に沿って並んだ状態でマウントされている。図２の例では、誘電体基板７ａ、７ｂ、７ｃの各長辺方向は線路長方向である。誘電体基板７ａ、７ｂ、７ｃの各短辺方向は線路幅方向である。
【００２２】
金属導体パターン層１１、１２、１３、１４はいずれもＡｕ（金）等からなる導体パターンである。金属導体パターン層１１、１２、１３、１４は誘電体基板７ａ、７ｂ、７ｃの主面上に蒸着又はメッキ等により形成される。
【００２３】
金属導体パターン層１１、１２、１３、１４と、各ＦＥＴセルとの間はボンディングワイヤ１６により接続される。金属導体パターン層１１と、金属導体パターン層１２との間はボンディングワイヤ１６により接続される。金属導体パターン層１３と、金属導体パターン層１４との間はボンディングワイヤ１６により接続される。
【００２４】
金属導体パターン層１１、１２からの各信号をＦＥＴチップ５が増幅する。ＦＥＴチップ５は金属導体パターン層１３、１４からの各信号を増幅する。金属導体パターン層１１、１２からの各増幅信号の位相及び信号電力と、金属導体パターン層１３、１４からの各増幅信号の位相及び信号電力とが同じになるように、金属導体パターン層１２と、金属導体パターン層１３とは線路幅方向の中心位置を通り線路長方向に沿う中心線について対称に形成されている。
【００２５】
抵抗体１５は発振防止用のアイソレーション抵抗器である。抵抗体１５は誘電体基板７ｂ上でＦＥＴチップ５寄りの端部に形成されている。ＦＥＴチップ５の入力側のワイヤ配線長は短くされており、抵抗体１５、ＦＥＴチップ５間の距離は小さくされている。抵抗体１５には薄膜抵抗器が用いられる。抵抗体１５の生成は、誘電体基板２上に抵抗膜としてクロム等の薄膜を蒸着し、クロム等の上に金などの導体薄膜を蒸着し、その後、金などの導体メッキを付ける。その後、パターンエッチングにより位置決めされた抵抗体パターンが形成される。
【００２６】
誘電体基板７ａ、７ｂ、７ｃに基板厚さ方向に応力が加わった状態の例を図３（ｂ）に示す。図３（ｂ）は例えば曲げ応力が加わった状態の入力インピーダンス整合回路７の側面図である。同図中、既述の符号はそれらと同じ要素を表す。
【００２７】
ベースプレート２の線路幅方向両端部に基板厚さ方向の曲げ応力が加えられる。誘電体基板７ａ、７ｂ、７ｃは、線路幅方向の中央線に沿ってこれらの誘電体基板７ａ、７ｂ、７ｃの下面から上面に向かう方向の力を受ける。誘電体基板７ａ、７ｂ、７ｃは中央線に沿って湾曲する。本実施形態では、誘電体基板７ｂの基板幅は、入力インピーダンス整合回路７の全幅よりも小さくされてある。誘電体基板７ｂの湾曲による反り量は、全幅を一枚の基板を用いて占めたとした場合の湾曲の反り量に比べて小さくなるようにされている。
【００２８】
中央線には曲げ応力が集中する。誘電体基板７ａ、７ｂ、７ｃのうち、誘電体基板７ｂの湾曲変形による反り量は、誘電体基板７ａの湾曲変形による反り量及び誘電体基板７ｃの湾曲変形による反り量７ｃよりも小さい。中央線および線路幅方向両端部の間の途中部におけるベースプレート２の反り量は、このベースプレート２の中央線を含む面領域での反り量よりも小さい。誘電体基板７ａ、７ｂ、７ｃは、入力インピーダンス整合回路７の全基板幅を一枚の基板を用いて占めたとした場合に加えられる曲げ応力と同じ大きさの曲げ応力を吸収することが可能になっている。
【００２９】
図１のＦＥＴチップ５は、誘電体基板４上の動作層と、それぞれこの動作層上で入力インピーダンス整合回路７寄りに設けられたゲート端子パッド及びソース端子パッドと、動作層上で出力インピーダンス整合回路８寄りに設けられたドレイン端子パッドと、ソース端子パッド及びベースプレート２間を接続するビアホールとを備える。ゲート端子パッド、ソース端子パッド及びドレイン端子パッドはいずれもこれら端子パッドが形成された側と反対側にフィンガー電極１７を有する。各ゲート端子パッドは入力インピーダンス整合回路７と接続される。各ドレイン端子パッドは出力インピーダンス整合回路８と接続される。
【００３０】
図４は出力インピーダンス整合回路８の上面図である。既述の符号はそれらと同じ要素を表す。同図の矢印Ｂから見た出力インピーダンス整合回路８の側面図は図３（ａ）の例と実質同じである。出力インピーダンス整合回路８もベースプレート２上に３分割されて並置された誘電体のサブ基板を有するマイクロストリップ線路である。
【００３１】
出力インピーダンス整合回路８は、ベースプレート２と、それぞれこのベースプレート２上で線路幅方向に沿って並置された誘電体基板８ａ、８ｃ（第２誘電体基板）及び誘電体基板８ｂ（第１誘電体基板）と、誘電体基板８ａ上の金属導体パターン層１８と、それぞれ誘電体基板８ｂ上の金属導体パターン層１９、２０と、誘電体基板８ｃ上の金属導体パターン層２１と、金属導体パターン層１９、２０間に接続された抵抗体２２とを備える。金属導体パターン層１８、１９、２０、２１はいずれもＡｕ等からなり、誘電体基板８ａ、８ｂ、８ｃの主面上に蒸着又はメッキ等により形成される。金属導体パターン層１８、１９、２０、２１、及びＦＥＴセル間と、金属導体パターン層１８、１９間と、金属導体パターン層２０、２１間とはいずれもボンディングワイヤ１６により接続される。
【００３２】
金属導体パターン層１８、１９をＦＥＴチップ５からの増幅信号が伝搬する。金属導体パターン層２０、２１をＦＥＴチップ５からの増幅信号が伝搬する。金属導体パターン層１９と、金属導体パターン層２０とは線路幅方向の中心位置を通り線路長方向に沿う中心線について対称である。抵抗体２２は発振防止用のアイソレーション抵抗器であり薄膜抵抗器が用いられる。この抵抗体２２は３枚のうち中位置の誘電体基板８ｂ上でＦＥＴチップ５寄りの端部に形成される。
【００３３】
誘電体基板８ａ、８ｂ、８ｃに基板厚さ方向に応力が加わった場合の湾曲等は図３（ｂ）の例と実質同じである。３枚の誘電体基板８ａ、８ｂ、８ｃに分割されることにより出力インピーダンス整合回路８は、この出力インピーダンス整合回路８の全幅を一枚の基板を用いて占めたとした場合に加えられる曲げ応力と同じ大きさの曲げ応力を吸収することが可能になっている。
【００３４】
電力合成回路９は出力インピーダンス整合回路８からの増幅信号を合成する。電力合成回路９はベースプレート２、誘電体基板４、及びこの誘電体基板４上に形成された線路パターン２４を備える。誘電体基板４の主面上に金属膜を成膜した後、パターニングによって線路パターン２４は形成される。電力合成回路９はスタブ、λ／４伝送線路を含む。
【００３５】
上述した基板分割構造を有する入力インピーダンス整合回路７及び出力インピーダンス整合回路８に対して曲げ応力が加えられた場合の破壊動作について説明する。
【００３６】
パッケージ筐体３のネジ留め等により、変形応力又は残留応力がベースプレート２に加わる。パッケージが設置される周囲の環境により温度の変動を高周波電力増幅器１は受ける。高周波電力増幅器１は駆動により熱を発生する。パッケージ筐体３はＦＥＴチップ５により発生した熱を放熱する。ベースプレート２の熱膨張率と、誘電体基板４の線熱膨張率とに差が存在する場合、パッケージに下方に凸の反りが発生する。パッケージ底部下面と、取付けられる側のシャーシの放熱面とが接触する接触面部にすき間が生じる。熱膨張により、誘電体基板４にはこの誘電体基板４とベースプレート２との接触面部から基板厚さ方向で上方に向かって曲げ応力が作用する。
【００３７】
また、パッケージ筐体３に加わる応力がこのパッケージ筐体３及びベースプレート２によって吸収可能な強度の範囲内である場合、高周波電力増幅器１は通常に増幅動作を行う。高周波増幅器１は例えば最終段の電力増幅器として機能する。高周波電力増幅器１は入力端子からマイクロ波帯域の信号を入力されると、信号を電力分配回路６により分配する。高周波電力増幅器１は各信号を入力インピーダンス整合回路７を介してＦＥＴチップ５により増幅する。高周波電力増幅器１は増幅した２系統の信号を出力インピーダンス整合回路８を介して電力合成回路９により合成して出力する。中心線について左右均等な大きさの電力出力レベル、及び高い電力出力レベルを高周波電力増幅器１は得ることができる。
【００３８】
本実施形態によれば、ベースプレート２に曲げ応力が加えられても、ベースプレート２の表面形状の変化量に対して、入力インピーダンス整合回路７及び出力インピーダンス整合回路８がこの形状の変化量を吸収することができる。基板割れが生じない。抵抗体１５、２２は破壊されることがなくなる。
【００３９】
図３（ｂ）の例と同じ応力がベースプレート２に加わったときの例を図５に示す。図５は比較例による高周波回路としての出力インピーダンス整合回路５４が仮想的に割れた状態を示す上面図である。出力インピーダンス整合回路５４は、例えば線路幅方向中央部で線路長方向に沿って割れる。出力インピーダンス整合回路５４が割れると、抵抗体５８が分断される。抵抗体５６、５８が入力インピーダンス整合回路５４、出力インピーダンス整合回路５４上に形成される位置は中央線について互いに対称である。
【００４０】
基板が割れることを考慮し、あるいは基板が割れた後修復可能にする場合、予め金属導体パターン層５５ａ、５５ｂ間を電気的に接続し、金属導体パターン層５７ａ、５７ｂ間を接続する。電気的にワイヤ等により接続するために金属導体パターン層５５ａ、５５ｂ間と、金属導体パターン層５７ａ、５７ｂ間とに電極を生成しておく必要がある。しかし、製造工程中、電極６０ａ、６０ｂを形成する工程が必要となる。入力インピーダンス整合回路５０が割れたときを想定した場合も製造工程で抵抗体５６に電極を形成する工程が必要となる。
【００４１】
これに対して、本実施形態に係る高周波回路によれば、基板が割れないため、中央線を跨いで形成される抵抗体１５、２２が分断されることがなくなる。電極６０ａ、６０ｂに相当する電極を生成することは不要である。
【００４２】
ベースプレート５９の変形により、誘電体基板５４ａに力がかかる。特に線路幅方向の誘電体基板５４ａの基板寸法が大きいほどベースプレート５９の変形によって影響を受ける誘電体基板５４ａの線路幅方向の範囲長さＬ２が長くなり、基板材質によっては破壊が生じることがある。
【００４３】
本実施形態に係る高周波回路では、基板を３分割することで、電極６０ａ、６０ｂのような不要電極を作る必要をなくすことができる。入力インピーダンス整合回路７及び出力インピーダンス整合回路８がそれぞれ３分割されているため、基板材質によっても基板破壊を起こすことがなくなる。ベースプレート２の変形によって影響を受ける誘電体基板７ａ、７ｂ、７ｃの線路幅方向の範囲長さＬ１（図３（ｂ））を短くすることができる。入力インピーダンス整合回路７の破壊を防止することができるようになる。出力インピーダンス整合回路８についても、ベースプレート２の変形によって影響を受ける誘電体基板８ａ、８ｂ、８ｃの線路幅方向の範囲長さＬ１を短くすることができる。出力インピーダンス整合回路８の破壊を防止できる。
【００４４】
このように、シャーシ面上のパッケージの底面はシャーシ面に対して湾曲したときに、例えば発熱等によりパッケージが膨張しても、誘電体基板７ａ、８ａ等は割れない。
【００４５】
なお、入力インピーダンス整合回路７及び出力インピーダンス整合回路８の基板構成は種々変更可能である。
【００４６】
図６（ａ）は第１の変形例に係る入力インピーダンス整合回路の上面図である。既述の符号はそれらと同じ要素を表す。同図には図２の誘電体基板７ａ、７ｃをそれぞれ線路幅方向に２枚ずつに分割した例が示されている。入力インピーダンス整合回路２５は、５分割された基板を有するマイクロストリップ線路である。入力インピーダンス整合回路２５は、ベースプレート２と、それぞれ金属導体パターン層１１を設けた誘電体基板２５ａ、２５ｂと、金属導体パターン層１２、１３及び抵抗体１５を設けた誘電体基板７ｂと、それぞれ金属導体パターン層１４を設けた誘電体基板２５ｃ、２５ｄとを備える。出力インピーダンス整合回路も入力インピーダンス整合回路２５の例と同様に構成することができる。誘電体基板２５ａ，２５ｂ，２５ｃ，２５ｄは第２誘電体基板である。 
図６（ｂ）は第２の変形例に係る入力インピーダンス整合回路の上面図である。既述の符号はそれらと同じ要素を表す。同図は図２の誘電体基板７ｂを基板長さ方向に２分割した例を示す。入力インピーダンス整合回路２６は、４分割された基板を有するマイクロストリップ線路である。入力インピーダンス整合回路２６は、ベースプレート２と、誘電体基板７ａ、７ｂと、金属導体パターン層１２、１３及び抵抗体１５を設けた誘電体基板２６ａと、金属導体パターン層１２、１３を設けた誘電体基板２６ｂとを備える。出力インピーダンス整合回路も入力インピーダンス整合回路２６の例と同様に構成することができる。誘電体基板２６ａは第１誘電体基板である。
【００４７】
尚、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。上記の実施形態では、誘電体基板７ａ、７ｂ、７ｃ等が下方に凸の反りが発生する場合の例であったが、本実施形態に係る高周波回路は、誘電体基板７ａ、７ｂ、７ｃ等が上方に凸の反りが発生する場合も同様に応力を吸収できることは言うまでもない。
【００４８】
入力インピーダンス整合回路７、２５、２６の基板幅及び基板長さは種々変更可能である。出力インピーダンス整合回路８及びその変形態様の基板幅及び基板長さも種々変更可能である。
【００４９】
ＦＥＴチップ５の代わりに異なる電力増幅素子を高周波電力増幅器１は用いてもよい。
【００５０】
また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。
【符号の説明】
【００５１】
１…高周波電力増幅器、２…ベースプレート（ベース材）、３…パッケージ筐体、４…誘電体基板、５…ＦＥＴチップ、６…電力分配回路、７，２５，２６…入力インピーダンス整合回路（高周波回路）、７ａ，７ｃ，８ａ，８ｃ，２５ａ，２５ｂ，２５ｃ，２５ｄ…誘電体基板（第２誘電体基板）、７ｂ、８ｂ，２６ａ…誘電体基板（第１誘電体基板）、８…出力インピーダンス整合回路（高周波回路）、９…電力合成回路、１０，２４…線路パターン、１２，１３，１９，２０…金属導体パターン層（導体パターン）、１１，１４，１８，２１…金属導体パターン層（他の導体パターン）、１５，２２…抵抗体、１６…ボンディングワイヤ、１７…フィンガー電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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