(57)【特許請求の範囲】
【請求項１】
半導体装置であって、
頂面および底面を有する基板と、
前記基板の前記頂面から前記基板の前記底面に延在するスルーシリコンビア（through-silicon  via（ＴＳＶ））とを備え、
前記ＴＳＶは、長手軸に沿って延在する高さプロファイルおよびサイドプロファイルを有し、
前記半導体装置は、前記ＴＳＶの周囲の前記基板にある設置禁止区域をさらに備え、
前記設置禁止区域は、前記頂面上の電界効果トランジスタ（ＦＥＴ）の設置を防止し、
前記サイドプロファイルは、前記頂面から延在し前記長手軸に対して第１の角度をなす上方セグメントと、前記底面から延在し前記長手軸に対して第２の角度をなす下方セグメントと、前記上方セグメントと前記下方セグメントとの間に延在する中間セグメントとを有し、
前記第２の角度は、前記第１の角度と異なり、前記下方セグメントは、前記中間セグメントの断面寸法よりも小さな断面寸法を有し、
前記下方セグメントは、前記ＴＳＶの前記高さの２０％未満の高さを有し、
前記ＴＳＶの前記上方セグメントの断面は、前記ＦＥＴの近くの領域において、前記設置禁止区域の範囲を減少させる減少プロファイルを有する、半導体装置。
【請求項２】
前記第２の角度は、前記第１の角度よりも大きい、請求項１に記載の半導体装置。
【請求項３】
前記第１の角度は、約０度である、請求項１または２に記載の半導体装置。
【請求項４】
前記下方セグメントは、テーパー構造を有する、請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記下方セグメントは、曲面構造を有する、請求項１〜３のいずれか一項に記載の半導体装置。
【請求項６】
前記上方セグメントは、第１のテーパー構造を有し、
前記第１の角度は、０度よりも大きい、請求項１，２，４，５のいずれか一項に記載の半導体装置。
【請求項７】
前記下方セグメントは、第２のテーパー構造を有し、
前記第２の角度は、前記第１の角度よりも大きい、請求項６に記載の半導体装置。
【請求項８】
前記ＴＳＶは、長方形の水平断面を有する、請求項１〜７のいずれか一項に記載の半導体装置。
【請求項９】
前記ＴＳＶは、中心部と、前記中心部を取り囲む層とを有し、
前記中心部は、導電性材料を備え、
前記層は、絶縁性材料を備える、請求項１〜８のいずれか一項に記載の半導体装置。
【請求項１０】
前記基板の上にスタックされた追加基板と、
前記ＴＳＶの形状と同一の形状を有する追加ＴＳＶとをさらに備える、請求項１〜９のいずれか一項に記載の半導体装置。
【請求項１１】
前記上方セグメントは、前記中間セグメントの断面寸法よりも小さな断面寸法を有する、請求項１〜１０のいずれか一項に記載の半導体装置。
【請求項１２】
長手軸に沿って延在する高さプロファイルおよびサイドプロファイルを有するスルーシリコンビア（through-silicon  via（ＴＳＶ））を形成する方法であって、
頂面および底面を有する基板を供給するステップと、
前記頂面から延在する、前記サイドプロファイルの上方セグメントを形成するために、前記基板を異方性エッチングするステップと、
前記底面から延在する、前記サイドプロファイルの下方セグメントを形成するために、前記基板を等方性エッチングするステップと、
前記ＴＳＶの周囲に設置禁止区域を設けるステップとを備え、
前記設置禁止区域は、前記頂面上の電界効果トランジスタ（ＦＥＴ）の設置を防止し、
前記サイドプロファイルは、前記上方セグメントと前記下方セグメントとの間に延在する中間セグメントを含み、
前記上方セグメントは、前記長手軸に対して第１の角度をなし、
前記下方セグメントは、前記長手軸に対して第２の角度をなし、
前記第２の角度は、前記第１の角度と異なり、前記下方セグメントは、前記中間セグメントの断面寸法よりも小さな断面寸法を有し、
前記下方セグメントは、前記ＴＳＶの前記高さの２０％未満の高さを有し、
前記ＴＳＶの前記上方セグメントの断面は、前記ＦＥＴの近くの領域において、前記設置禁止区域の範囲を減少させる減少プロファイルを有する、方法。
【請求項１３】
前記第２の角度は、前記第１の角度よりも大きく、
前記下方セグメントは、曲面構造を有する、請求項１２に記載の方法。
【請求項１４】
前記上方セグメントは、第１のテーパー構造を有し、
前記第１の角度は、０度よりも大きい、請求項１２または１３に記載の方法。
【請求項１５】
前記上方セグメントは、前記中間セグメントの断面寸法よりも小さな断面寸法を有する、請求項１２〜１４のいずれか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野
本明細書で説明される実施の形態は、半導体装置に関し、特に、シリコン装置を相互接続するためのスルーシリコンビアおよびそれを形成する方法に関する。
【背景技術】
【０００２】
背景
回路密度を増加させるとともに単一パッケージ内に複数の装置を集積するために、パッケージ内において、異なるダイ上の２以上の集積回路（integrated  circuit（ＩＣ））が垂直方向または水平方向にスタックされ得る。このようにスタックダイ（stacked-die）の装置では、複数の装置を相互接続するとともに装置をパッケージ上のパッドに接続するために、スルーシリコンビア（through-silicon  via（ＴＳＶ））が用いられ得る。装置の外縁の周囲に生成された接続に限定される、従来のワイヤボンディング技術とは異なり、ＴＳＶは、シリコンダイ本体を介して装置間の垂直接続を可能にする。このことは、装置間の物理的接続を短くし得るとともに、高密度かつ高アスペクト比の接続を可能にする。ある特定の位置（または複数の位置）において、断面寸法が低減されたＴＳＶを提供することが望ましい。
【発明の概要】
【課題を解決するための手段】
【０００３】
概要
ある実施の形態に従うと、半導体装置は、頂面および底面を有する基板を含み得る。スルーシリコンビア（ＴＳＶ）は、基板の頂面から基板の底面に延在し得る。ＴＳＶは、長手軸に沿って延在する高さプロファイルおよびサイドプロファイルを有し得る。サイドプロファイルは、長手軸に対して第１の角度をなす上方セグメントと、長手軸に対して第２の角度をなす下方セグメントとを有し得る。第２の角度は、第１の角度と異なり得る。下方セグメントは、ＴＳＶの高さの２０％未満の高さを有し得る。
【０００４】
この実施の形態において、第２の角度は第１の角度よりも大きくてもよい。第１の角度は約０°であってもよい。下方セグメントはテーパー構造を有し得る。下方セグメントは曲面構造を有し得る。上方セグメントは第１のテーパー構造を有し得るとともに、第１の角度は０°よりも大きくてもよい。下方セグメントは第２のテーパー構造を有し得るとともに、第２の角度は第１の角度よりも大きくてもよい。ＴＳＶは、長方形の水平断面を有し得る。ＴＳＶは、中心部と、中心部を取囲む層とを有し得る。中心部は導電性材料を備え得るとともに、層は絶縁性材料を備え得る。半導体装置は、基板の上にスタックされ得る追加基板と、ＴＳＶの形状と同一形状を有し得る追加ＴＳＶとをさらに備え得る。サイドプロファイルは中間セグメントを有し得る。上方セグメントおよび下方セグメントのうちの少なくとも一方は、中間セグメントの断面寸法よりも小さい断面寸法を有し得る。ＴＳＶは、１以上の集積回路に結合され得る。半導体装置は、ＴＳＶの形状と同一形状を有する追加ＴＳＶをさらに備え得る。ＴＳＶは第１のＦＰＧＡに結合され得るとともに、追加ＴＳＶは第２のＦＰＧＡに結合され得る。
【０００５】
他の実施の形態に従うと、半導体装置は、頂面および底面を有し得る基板と、基板の頂面から基板の底面に延在し得るスルーシリコンビア（ＴＳＶ）とを含み得る。ＴＳＶは、上部と、中間部と、下部とを含み得る。ＴＳＶの上部は、ＴＳＶの中間部の断面寸法よりも小さな断面寸法を有し得る。ＴＳＶの下部は、ＴＳＶの中間部の断面寸法よりも小さな断面寸法を有し得る。
【０００６】
この実施の形態において、ＴＳＶの上部は、ＴＳＶの中間部の断面寸法よりも小さな断面寸法を有し得る。ＴＳＶの下部は、ＴＳＶの中間部の断面寸法よりも小さな断面寸法を有し得る。上部の断面寸法は、中間部からの距離の第１の関数として減少し得る。下部の断面寸法は、中間部からの距離の第２の関数として減少し得る。基板は能動層であってもよい。
【０００７】
さらに他の実施の形態に従うと、スルーシリコンビア（ＴＳＶ）を形成する方法は、長手軸に沿って延在する高さプロファイルおよびサイドプロファイルを有し得る。この方法は、基板を供給するステップと、サイドプロファイルの上方セグメントを形成するために基板を異方性エッチングするステップと、サイドプロファイルの下方セグメントを形成するために基板を等方性エッチングするステップとを含み得る。上方セグメントは、長手軸に対して第１の角度をなし得る。下方セグメントは、長手軸に対して第２の角度をなし得る。第２の角度は、第１の角度と異なり得る。下方セグメントは、ＴＳＶの高さの２０％未満の高さを有し得る。
【０００８】
この実施の形態において、第２の角度は第１の角度よりも大きくてもよいとともに、下方セグメントは曲面構造を有し得る。上方セグメントは第１のテーパー構造を有し得るとともに、第１の角度は０°よりも大きくてもよい。サイドプロファイルは中間セグメントを有し得る。上方セグメントおよび下方セグメントのうちの少なくとも一方は、中間セグメントの断面寸法よりも小さな断面寸法を有し得る。
【０００９】
他のさらなる態様および特徴が、以下の実施の形態の詳細な説明を読むことで明らかになるであろう。
【００１０】
図面の簡単な説明
図面は実施の形態の設計および有用性を示し、同様の構成要素には共通の参照符号が付されている。これら図面は必ずしも正確な尺度に従って描かれていない。上記および他の効果および対象をいかに得られるのかについて正しく理解するために、添付図面に示される実施の形態のより具体的な説明が提供されるであろう。これら図面は単に典型的な実施の形態を描くため、その範囲に限定されるものではない。
【図面の簡単な説明】
【００１１】
【図１】スルーシリコンビア（ＴＳＶ）を有するスタックダイ（stacked-die）の半導体装置を示す図である。
【図２Ａ】いくつかの実施の形態に従う、垂直または略垂直上方壁面セグメントと、テーパー付き第２の壁面セグメントとを有するＴＳＶ構造のサイドプロファイルの一例を示す図である。
【図２Ｂ】いくつかの実施の形態に従う、垂直または略垂直上方壁面セグメントと、テーパー付き第２の壁面セグメントとを有するＴＳＶ構造のサイドプロファイルの一例を示す図である。
【図３】垂直または略垂直上方壁面セグメントと、曲面形状の第２の壁面セグメントとを有するＴＳＶ構造のサイドプロファイルの他の例を示す図である。
【図４】いくつかの他の実施の形態に従う、テーパー付き上方壁面セグメントと、テーパー付き第２の壁面セグメントとを有するＴＳＶ構造のサイドプロファイルの一例を示す図である。
【図５】いくつかの実施の形態に従う、テーパー付き上方壁面セグメントと、テーパー付き第２の壁面セグメントとを有するＴＳＶ構造のサイドプロファイルの他の例を示す図である。
【図６】いくつかの実施の形態に従う、３つのセグメントを有するＴＳＶ構造のサイドプロファイルの一例を示す図である。
【図７】いくつかの実施の形態に従う、ＴＳＶ構造を形成する方法を示す図である。
【発明を実施するための形態】
【００１２】
詳細な説明
以下、図面を参照して、さまざまな実施の形態が説明される。図面は正確な尺度に従って描かれていないこと、および図面を通じて同様の構造または機能の要素には同様の参照符号が付されていることに留意すべきである。図面は１以上の実施の形態の説明を円滑にすることのみを意図するものであることにも留意すべきである。さらに、示された実施の形態は、表されたすべての態様または効果を有さなくてもよい。具体的実施の形態と併せて説明される内容または効果は必ずしもその実施の形態に限定されず、たとえそのように説明されていなくとも、すべての他の実施の形態において実現されてもよい。
【００１３】
また、この明細書を通じて「いくつかの実施の形態」または「他の実施の形態」との言及は、実施の形態に関連して説明される具体的な特徴、構造、材料、または特性が、少なくとも１つの実施の形態に含まれることを意味する。したがって、この明細書を通じてさまざまな箇所に「いくつかの実施の形態」または「他の実施の形態」との表現が現われても、必ずしも同一の実施の形態または複数の実施の形態に言及するものではない。
【００１４】
図１は、いくつかの実施の形態に従って、スルーシリコンビア（ＴＳＶ）１０３を有するスタックダイ（stacked-die）の半導体装置１００を示す図である。装置１００は、複数の集積回路（ＩＣ）１０１と、複数のマイクロバンプ１０６と、局所的相互接続層１０７と、基板１０５とを含む。基板１０５は、頂面１０９および底面１１０を含む。ＴＳＶ１０３は、頂面１０９と底面１１０との間を延在する。基板１０５は、シリコンまたは他の半導体材料で作られたインターポーザ層であってもよい。さらに、インターポーザ層は、能動部品を有さない受動層であってもよい。他の実施の形態において、インターポーザ層は、１以上の能動要素１１１を含む能動層であってもよい。非限定例によって、要素１１１は、たとえば電界効果トランジスタ（field-effect  transistor（ＦＥＴ））のようなトランジスタであってもよい。他の実施の形態において、装置１００はＦＥＴ１１１を含まない。図面に表されるように、ＩＣ１０１は、基板１０５の頂面１０９上部の局所相互接続層１０７上において、高密度に相互接続するための狭ピッチのマイクロバンプ１０６に結合される。局所相互接続層１０７を、基板１０５の底面１１０上のパッド１０８に接続するために、基板１０５を通る粗ピッチのＴＳＶ１０３が形成される。示される実施の形態において、パッド１０８はＣ４（controlled  collapse  chip  connection）方式のバンプであってもよい。他の実施の形態において、パッド１０８は他の型のはんだバンプであってもよく、他の型の端子であってもよい。したがって、この明細書における「パッド」との用語は、平面上の構成を有する端子に限定されるべきではなく、如何なる構成を有する端子であってもよい。
【００１５】
ＩＣ１０１は、水平方向にスタックされて示される。他の実施の形態において、ＩＣ１０１はパッケージ内で垂直方向にスタックされてもよい。ＩＣ１０１の各々は、フィールドプログラマブルロジックアレイ（field  programmable  logic  array（ＦＰＧＡ））、ランダムアクセスメモリ（random  access  memory（ＲＡＭ））、プロセッサ（たとえばデジタル信号処理ユニット（digital  signal  processing  unit（ＤＳＰ））、中央演算処理ユニット（central  processing  unit（ＣＰＵ）））、あるいは如何なる他の型の回路とを含んでもよい。図面では３つのＩＣ１０１が表されるが、他の実施の形態において、装置１００は３未満（たとえば１つ）のＩＣを含んでもよく、または３よりも多いＩＣを含んでもよい。いくつかの実施の形態において、２以上のＩＣの各々はＦＰＧＡであってもよい。他の実施の形態において、装置１００は、異なる回路１０１の組合せを含んでもよい。たとえば他の実施の形態において、装置１００は、１以上のＦＰＧＡと１以上のプロセッサとを含んでもよい。
【００１６】
図面に表されるように、ＴＳＶ１０３の各々は、層（ライナー）１０２によって取囲まれた中央部１０４を含む。示された実施の形態において、中央部１０４は銅（Ｃｕ）を含む。他の実施の形態において、中央部１０４は、タングステン（Ｗ）または他の導電性材料を含んでもよい。また、示された実施の形態において、層１０２はたとえば二酸化ケイ素のような酸化物で作成されるが、他の実施の形態では他の絶縁性材料から作製されてもよい。さらに他の実施の形態において、ＴＳＶ１０３は、層１０２を取囲む追加の層（複数の層）を含んでもよい。ＴＳＶ１０３の各々は、円形の断面または非円形の断面（たとえば長方形の断面、楕円形の断面など）を有してもよい。
【００１７】
ＴＳＶ１０３と、たとえば酸化物ライナー１０２およびシリコン基板１０５のような周囲の材料との間の熱膨張係数（coefficient  of  thermal  expansions（ＣＴＥ））の不整合に起因して、パッド１０８（たとえばＣ４方式のバンプ）と接するＴＳＶ１０３の下部は、最も高い熱機械的応力を受ける。この応力は、装置の構成部分が熱に晒され得る、製造プロセス期間中および／または装置１００の動作期間中に生み出され得る。ＴＳＶ１０３によってその周囲に誘起される応力は、ＴＳＶ１０３の水平断面の寸法に二次的に依存する。本明細書で説明されるＴＳＶ１０３の実施の形態では、たとえばパッド１０８とＴＳＶ１０３との間の接触面など、応力の大きな領域の断面が低減される。このことは、ＴＳＶ１０３によって誘起される応力全体を低減する効果がある。その結果、シリコンのクラックのリスク、ＴＳＶ１０３の剥離、およびエレクトロマイグレーション（electromigration（ＥＭ））による欠陥の加速が低減される。
【００１８】
図２Ａおよび図２Ｂは、いくつかの実施形態に従う、ＴＳＶ１０３の例示的構造を示す図である。示された例において、ＴＳＶ１０３は円形の水平断面を有する。ＴＳＶ１０３は、垂直方向の長手軸２００に沿って基板１０５の頂面１０９から下向きに延在する上部２０１と、この上部２０１から基板１０５の底面１１０に延在する下部２０２とを有する。この明細書における「長手軸」との用語は、ＴＳＶの断面を通って長手方向に延在するすべての軸を意味し、ＴＳＶの中心を通るか否かを問わない。ＴＳＶ１０３の上部２０１は、円形の断面を有する細長い形状を形成する。下部２０２は円錐台形状を形成する。図面では説明を目的として、ＴＳＶ１０３の壁面（または側方部）の表面は滑らかに表されるが、壁面の実際の表面は粗く、かつ微細欠陥を有する波打ち形状であってもよい。したがって、本明細書の他の実施の形態において説明されるＴＳＶ１０３の形状またはプロファイルは、存在し得るすべての微細欠陥を無視して、ＴＳＶ１０３の構造（またはその一部）のプロファイル全体を意味することが理解されるべきである。
【００１９】
示された実施の形態において、ＴＳＶ１０３の下部２０２の高さは、ＴＳＶ１０３の高さ全体の２０％未満（たとえば１０％、５％、１％、またはそれ未満）であってもよい。このような構成は、誘起される応力が最も高くなり得る表面近くにおいてのみ、ＴＳＶ１０３の断面寸法を縮小する一方で、ＴＳＶ１０３の長さの大部分が所定の最小断面寸法を有することを可能にする。（面積の低減が望まれる箇所を除いて）ＴＳＶ１０３の長さの大部分に沿って所定の最小寸法を有することをＴＳＶ１０３に求めることは、結果的に生じるＴＳＶ１０３がＴＳＶ１０３の長さの大部分に沿って薄くならないため、有利である。このことはＴＳＶ１０３が効率よくかつ確実に信号を送信することを可能にするとともに、（ＴＳＶ１０３の構造上の整合性が維持されるため）ＴＳＶ１０３が機能しなくなる可能性は低くなるであろう。他の実施の形態において、ＴＳＶ１０３の下部２０２の高さは、ＴＳＶ１０３の高さ全体の２０％よりも大きい。また、示された実施の形態において、ＴＳＶ１０３の最小断面（たとえば表面１１０における断面）の寸法は、頂面１０９におけるＴＳＶ１０３の断面寸法の９５％未満（たとえば８５％以下）である。このような構成は、ＴＳＶ１０３の底における応力を効率的に減少させることを可能にする。また、本明細書に示されるすべての実施の形態において、ＴＳＶ１０３の最小断面寸法は、ＴＳＶ１０３の最大断面寸法の少なくとも１０％であってもよく、より好ましくは、少なくとも３０％（たとえば５０％）であってもよい。このことは、ＴＳＶ１０３とパッド１０８との間の接続面積が小さくなり過ぎることを防止するであろう。接続面積が小さくなり過ぎると、ＴＳＶ１０３とパッド１０８との間の接続が破損するリスクが増加し得る。ある実現例において、ＴＳＶ１０３の最小寸法は、ＴＳＶ１０３の長さ方向に沿った最大断面寸法の３０％から９５％の間の値であってもよく、より好ましくは、５０％から８５％の間（たとえば８０％）の値であってもよい。
【００２０】
図２Ｂは、図２ＡのＴＳＶ１０３のサイドプロファイルを示す図である。この明細書における「サイドプロファイル」との用語は、少なくとも基板の頂面および底面の間の距離を延在するＴＳＶのプロファイルを意味し、基板の頂面／底面に対して９０°をなすサイドプロファイルであるか否かを問わない。サイドプロファイルは、基板の頂面１０９から延在する上部２０１の側面に沿う、第１のセグメント２１１を有する。第１のセグメント２１１は、長手軸２００に対して約０°（たとえば０±１０°）をなし垂直である。下部２０２の側面に沿った第２のセグメント２１２は、第１のセグメント２１１の底から基板１０５の底面１１０に延在する。示された例において、第２のセグメント２１２は、長手軸２００に対して３０°の角度２０３をなす。他の実施の形態において、この角度２０３は、第１のセグメント２１１と長手軸２００との間の角度よりも大きい限り何度であってもよい。その結果として生じるＴＳＶ１０３の構造は、ＴＳＶ１０３の底の水平断面が、ＴＳＶ１０３の他の部分の水平断面よりも小さくなるようなテーパー付き下部を有する。ＴＳＶ１０３の底の水平断面寸法を選択的に減少させることにより、ＴＳＶ１０３の底のパッド１０８（たとえばＣ４方式のバンプ、他のはんだバンプ、または他の端子）に対してＴＳＶ１０３によって誘起される応力が低減され得る。
【００２１】
図３は、他の実施の形態に従う、ＴＳＶ１０３のサイドプロファイルを示す図である。サイドプロファイルは、基板１０５の頂面１０９から延在する第１のセグメント３０１を有するとともに、長手軸２００に対して約０°（たとえば０±１０°）をなし垂直である。第２のセグメント３０２は、第１のセグメント３０１の底から、曲面構造で基板１０５の底面１１０に延在する。第２のセグメント３０２と長手軸２００との間の角度は、第２のセグメント３０２の曲率によって変化する。その結果として生じるＴＳＶ１０３の構造は、円蓋形状の下部を有し得る。他の実施の形態において、第２のセグメント３０２の曲率は凹状または凸状であってもよい。その結果として生じる、ＴＳＶ１０３の底における水平断面は、ＴＳＶ１０３の他の部分の水平断面よりも小さい。
【００２２】
他の実施の形態において、ＴＳＶ１０３は図４に表されるサイドプロファイルを有してもよい。サイドプロファイルは、基板１０５の頂面１０９からテーパー構造で延在する第１のセグメント４０１を有する。示された例において、第１のセグメント４０１は、長手軸２００に対して２０°の角度４０３をなす。他の実施の形態において、第１のセグメント４０１は、長手軸２００に対して０°よりも大きな他の角度４０３をなしてもよい。第２のセグメント４０２は、第１のセグメント４０１の底から基板の底面１１０に延在する。長手軸２００に対して第２のセグメント４０２がなす角度４０４は、第１のセグメント４０１がなす角度４０３よりも大きい。したがって、ＴＳＶ１０３の下部には、ＴＳＶ１０３の上部よりも大きなテーパーが設けられている。
【００２３】
図５は、他の実施の形態に従う、ＴＳＶ１０３のサイドプロファイルを示す図である。図４と同様に、サイドプロファイルは、基板１０５の頂面１０９からテーパー構造で延在する第１のセグメント５０１を有する。示された例において、第１のセグメント５０１は、長手軸２００に対して２０°の角度５０３をなす。他の実施の形態において、第１のセグメントは、長手軸２００に対して０°よりも大きな他の角度５０３をなしてもよい。第２のセグメント５０２は、第１のセグメント５０１の底から、曲面構造で基板１０５の底面１１０に延在する。第２のセグメント５０２と長手軸２００との間の角度は、第２のセグメント５０２の曲率によって変化する。その結果として生じるＴＳＶ１０３の構造は、円蓋形状の下部を有し得る。他の実施の形態において、第２のセグメント５０２の曲率は凹状または凸状であってもよい。その結果として生じる、ＴＳＶ１０３の底における水平断面は、ＴＳＶ１０３の他の部分の水平断面よりも小さい。
【００２４】
さらに他の実施の形態において、ＴＳＶ１０３のサイドプロファイルは、図６に表されるように３つのセグメントを有してもよい。ＴＳＶ１０３の上方セグメント６０１は、長手軸２００に沿って基板１０５の頂面１０９から中間セグメント６０２に延在する。中間セグメント６０２は、上方セグメント６０１から下方セグメント６０３に延在する。下方セグメント６０３は、中間セグメント６０２から基板１０５の底面１１０に延在する。この例において、上方セグメント６０１および下方セグメント６０３の水平断面は、いずれも中間セグメント６０２の水平断面よりも小さい。中間セグメント６０２は、長手軸２００に対して約０°（たとえば０±１０°）の角度をなすために垂直であってもよい。さらに、上方セグメント６０１の水平断面積は、中間セグメント６０２からの距離の関数として減少してもよい。他の実施の形態において、上方セグメント６０１の水平断面積は、中間セグメント６０２からの距離の関数として増加してもよい。下方セグメント６０３は、いくつかの実施の形態において、テーパー構造で長手軸に対して０°よりも大きな角度をなしてもよい。その結果として生じる、下方セグメント６０３の水平断面は、中間セグメント６０２からの距離の関数として減少する面積を有する。示された実施の形態において表されるＴＳＶ１０３の構造は、基板１０５の底面１１０、頂面１０９、またはその双方の表面１０９，１１０における電気的接続で熱的に誘起される応力を低減し得るため、有利である。他の実施の形態において、下方セグメント６０３は、図３に示されるような曲面構造を有してもよい。さらに他の実施の形態において、上方セグメント６０１は、下方セグメント６０３のようなテーパー構造、または図３に示されるような曲面構造を有してもよい。
【００２５】
上述の実施の形態において、ＴＳＶ１０３は、その全長を通じて円形の断面を有するように説明された。他の実施の形態において、ＴＳＶ１０３は非円形断面を有してもよい。たとえば他の実施の形態において、ＴＳＶ１０３の断面は、例示の図面で示されるようなサイドプロファイルを維持する一方で、長方形または他の形状を有してもよい。このような場合、基板１０５の底面１１０におけるＴＳＶ１０３の水平断面は、ＴＳＶ１０３の他の部分における水平断面よりも小さい。ＴＳＶ１０３の底における水平断面積、または大きな応力に潜在的に晒され得る他の面積を選択的に減少させることにより、ＴＳＶ１０３の底または他の箇所に誘起される誘起応力が低減され得る。
【００２６】
本明細書で説明される実施の形態に従ってＴＳＶ１０３のサイドプロファイルを生成するために、いくつかの実施の形態に従って図７の方法７００を用いることができる。ステップ７０１において、まず基板（たとえば基板１０５）が供給される。ステップ７０２において、ＴＳＶの上部を形成するために、基板に異方性エッチングプロセスが適用され得る。異方性エッチングプロセスはボッシュプロセスであってもよく、一連の小規模の等方性エッチング工程を含んでもよい。ボッシュプロセスは高エッチング速度を与えるとともに、いくつかの実施の形態に従って、たとえばＴＳＶの上部のように高アスペクト比を有する形状の経由を可能にする。
【００２７】
ステップ７０３において、等方性エッチングプロセスが基板に適用されてもよい。等方性エッチングプロセスは、定常状態プロセスまたは他の深掘りＲＩＥ（deep  reactive-ion  etching（ＤＲＩＥ））であってもよい。定常状態プロセスおよび他の深掘りＲＩＥプロセスは、テーパーＴＳＶ形状および曲面ＴＳＶ形状（たとえば本明細書で説明されたＴＳＶ１０３の下部の実施の形態のような形状）を形成するためのプロファイル制御を容易にする。異方性エッチングプロセスを等方性エッチングプロセスと組合せることにより、ＴＳＶ１０３の異なる部分における水平断面を選択的に減少させるために、いくつかの実施の形態に従って複雑なＴＳＶ形状が形成され得る。
【００２８】
ある場合には、（たとえば装置のパッケージングに起因して、）ＴＳＶ１０３がパッド１０８と接触するＴＳＶ１０３の底が、最大の応力を有し得る。ＴＳＶ１０３によって誘起される応力は、パッド１０８とＴＳＶ１０３との間のこの接触面におけるＴＳＶ１０３の水平断面寸法に二次的に依存する。したがって、この接触面におけるＴＳＶ１０３の水平断面を減少させることにより、ＴＳＶ１０３によって誘起される応力全体が低減する。その結果として、シリコンのクラックと、ＴＳＶ１０３の剥離と、エレクトロマイグレーションによる欠陥の加速とを防止することにより、シリコン装置の高信頼性が実現される。
【００２９】
基板１０５がＦＥＴ１１１の埋込まれた能動インターポーザ層を含む他の実施の形態において、ＴＳＶによる誘起応力は、近くのＦＥＴ１１１の電子移動度に影響し得るため、ＦＥＴ１１１の性能を低下させる。この弊害を防止するために、ＦＥＴを設置することができない、ＴＳＶ１０３の周囲の設置禁止区域が維持される。いくつかの実施の形態において、ＴＳＶ１０３は、ＦＥＴ１１１に最も近い領域におけるＴＳＶ１０３の水平断面の減少を含み得る。たとえばＦＥＴ１１１の近くの領域において、ＴＳＶ１０３は、本明細書で説明されたすべての実施の形態のように、減少プロファイルを有してもよい。このことは、設置禁止区域の寸法／範囲の低減という効果をもたらすため、（ＴＳＶ１０３の水平断面が低減されない場合に生じ得る）能動インターポーザ層の未使用面積を低減する。
【００３０】
上述の実施の形態において、装置１００は、１つの基板１０５を有すると説明される。他の実施の形態において、装置１００は、互いにスタックされた１以上の追加基板１０５を含んでもよい。また、装置１００は、基板１０５間に追加相互接続層（または複数の追加相互接続層）を含んでもよい。このような場合、基板１０５の各々は、複数のＴＳＶ１０３を有してもよい。ＴＳＶ１０３の各々は、本明細書で説明されたプロファイルの如何なる実施の形態を有してもよい。異なる基板１０５におけるＴＳＶ１０３は、相互接続層１０７間での電気信号の伝達を可能にする。
【００３１】
具体的な実施の形態が示されるとともに説明されたが、これらはこの発明を限定することを意図していないことが理解されるであろう。この分野における当業者にとって、さまざまな変更および修正が可能であることは明らかであろう。したがって、明細書および図面は、限定ではなく説明としての意味を有する。特許請求の範囲によって定義される本発明の精神および範囲に含まれ得る代替、修正、および均等を包含することを意図する。ステップを記載する請求項はステップの順序を意味するものではない。
【図１】
0005607836.tif 000002
【図２Ａ】
0005607836.tif 000003
【図２Ｂ】
0005607836.tif 000004
【図３】
0005607836.tif 000005
【図４】
0005607836.tif 000006
【図５】
0005607836.tif 000007
【図６】
0005607836.tif 000008
【図７】
0005607836.tif 000009