(57)【特許請求の範囲】
【請求項１】
ゲート電圧に応じて、誘導性負荷に対する電流の供給を制御する縦型構造の出力トランジスタと、
前記ゲート電圧の大きさを制御する横型構造の第１トランジスタと、
前記第１トランジスタのバックゲートに対する電圧の供給を制御する横型構造の第２トランジスタと
を具備し、
前記出力トランジスタ、前記第１トランジスタ、及び第２トランジスタは、同一基板上に形成された同一導電型のトランジスタであり、
前記出力トランジスタのドレインは、前記誘導性負荷を介して第１電源に接続され、ソースは、前記第１電源と異なる電源電圧を供給する第２電源に接続され、
前記出力トランジスタにオン電流が流れている場合、前記第２トランジスタは、前記出力トランジスタのソースに供給された電源電圧を前記第１トランジスタのバックゲートに供給し、
前記出力トランジスタにおいて前記オン電流の逆方向の負電流が流れている場合、前記第２トランジスタは、前記ドレインに供給された電源電圧を前記第１トランジスタのバックゲートに供給し、
前記負電流は、前記誘電性負荷の逆起電力に起因して発生する
負荷駆動回路。
【請求項２】
請求項１に記載の負荷駆動回路において、
前記第２トランジスタは、デプレッション型のトランジスタであり、ドレインは前記第１トランジスタのバックゲートに接続され、ソース及びゲートは前記第２電源に接続される
負荷駆動回路。
【請求項３】
請求項１に記載の負荷駆動回路において、
前記第２トランジスタは、エンハンスメント型のトランジスタであり、ドレインは前記第１トランジスタのバックゲートに接続され、ソースは前記第２電源に接続され、ゲートはしきい値電圧以上の電圧を供給する第３電源に接続される
負荷駆動回路。
【請求項４】
請求項１から３のいずれか１項に記載の負荷駆動回路において、
前記出力トランジスタの状態を検出する状態検出回路と、
前記検出結果に応じた制御信号を前記第１トランジスタのゲートに出力するロジック回路と
を更に具備する
負荷駆動回路。
【請求項５】
請求項４に記載の負荷駆動回路において、
前記第１トランジスタのドレインは、負荷を介して第３電源電圧に接続されるとともに、自己診断出力端子を介してＣＰＵに接続され、ソースは前記第２電源に接続され、前記制御信号に応じた自己診断信号を前記自己診断出力端子に出力し、
前記ロジック回路は、前記自己診断信号に応じて前記ＣＰＵから出力される信号に基づいて前記制御信号を出力する
負荷駆動回路。
【請求項６】
請求項４に記載の負荷駆動回路において、
前記第１トランジスタのドレインは、前記出力トランジスタのゲートに接続され、ソースは前記第２電源に接続され、前記制御信号に応じて前記出力トランジスタのゲート電圧を制御する
負荷駆動回路。
【請求項７】
請求項４から６のいずれか１項に記載の負荷駆動回路において、
前記状態検出回路は、前記出力トランジスタの周辺温度を監視する過熱検出回路を備える
負荷駆動回路。
【請求項８】
請求項４から７のいずれか１項に記載の負荷駆動回路において、
前記状態検出回路は、前記出力トランジスタに流れる電流値を監視する過電流検出回路を備える
負荷駆動回路。
【請求項９】
請求項１から８のいずれか１項に記載の負荷駆動回路において、
前記出力トランジスタ、前記第１トランジスタ、及び第２トランジスタは、Ｎ型基板上に形成されたＮチャネル型のトランジスタであり、
前記誘導性負荷に接続されたＨブリッジにおけるローサイドスイッチを構成する
負荷駆動回路。
【請求項１０】
請求項１から８のいずれか１項に記載の負荷駆動回路において、
前記出力トランジスタ、前記第１トランジスタ、及び第２トランジスタは、Ｐ型基板上に形成されたＰチャネル型のトランジスタであり、
前記誘導性負荷に接続されたＨブリッジにおけるハイサイドスイッチを構成する
負荷駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負荷駆動回路、及び負荷駆動方法に関し、特に、横型構造のトランジスタによって出力制御された縦型構造のパワートランジスタを用いて、誘導性負荷を駆動する負荷駆動回路、及び負荷駆動方法に関する。
【背景技術】
【０００２】
自動車用途の負荷駆動装置として、ソレノイドコイルやリレースイッチ等の誘導性負荷を駆動するためにローサイドスイッチが使用される。ローサイドスイッチに設けられたスイッチはローサイド側に接続され、ハイサイド側に負荷が接続される。このようなローサイドスイッチには、負荷の断線検出を行うための断線検出回路や、負荷接続の異常時に発生する過電流からスイッチや負荷を保護するための過電流保護回路、あるいは過温度保護回路が備えられる場合がある。
【０００３】
ローサイドスイッチに設けられたスイッチトランジスタには、電力損失を小さくすることができる縦型構造のパワーＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が用いられ、断線検出や保護回路等の制御回路には、横型構造のＭＯＳＦＥＴやポリシリ抵抗が用いられる。
【０００４】
このようなローサイドスイッチは、例えば“インテリジェントパワーＭＯＳＦＥＴ”、富士時報、Ｖｏｌ８、Ｎｏ．６、２００８（非特許文献１）や、特開２０００−１２８５３（特許文献１参照）に記載されている。  
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−１２８５３
【非特許文献】
【０００６】
【非特許文献１】“インテリジェントパワーＭＯＳＦＥＴ”、富士時報、Ｖｏｌ８、Ｎｏ．６、２００８
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、発明者の詳細検討により、以下のような改善すべき点があることがわかった。縦型パワーＭＯＳＦＥＴと制御回路が同一チップ上に構成される負荷駆動装置において、スイッチトランジスタがオンからオフに切り替わる際、誘導性負荷の誘導起電力によって、縦型パワーＭＯＳＦＥＴのソースからドレインに通電されると、制御回路におけるＰＮ接合が順方向にバイアスされる。これによって、制御回路内に形成された寄生トランジスタが動作し、制御回路が誤動作する場合がある。
【０００８】
以下、図１から図７を参照して、誘導起電力による制御回路の誤動作についての詳細を説明する。
【０００９】
図１は、従来技術による負荷駆動装置５の構成の一部を示す回路図である。従来技術による負荷駆動装置５は、負荷駆動回路５００、ＣＰＵ５０５、誘導性負荷５３、第１電源５１、第２電源５２、第３電源５４、プルアップ抵抗Ｒｄｉａｇ、入力端子ＩＮ、出力端子ＯＵＴ、接地端子ＧＮＤ、自己診断出力端子ＤＩＡＧを有する。
【００１０】
負荷駆動回路５００は、ロジック回路５０１、ゲート回路５０２、過熱検出回路５０３、過電流検出回路５０４、出力トランジスタＱＮ１０、Ｎチャネル型トランジスタＭＮ２０ａ、ＭＮ２０ｂ、ＭＮ３０、電流源Ｉ１０、ダイオードＤ１０、Ｄ２０、抵抗Ｒ５０１、Ｒ５０２を備える。
【００１１】
負荷駆動回路５００では、ＣＰＵ５０５からの信号により、出力トランジスタＱＮ１０のオン・オフが制御され、誘導性負荷５３への電力供給（電流供給）が制御される。具体的には、入力信号ＩＮがハイレベルのときに出力トランジスタＱＮ１０がオンとなり、入力信号ＩＮがローレベルのときに出力トランジスタＱＮ１０がオフとなる。また、出力トランジスタＱＮ１０がオンの時に、過電流や過温度などの異常が発生したときには、ロジック回路５０１からＮチャネル型トランジスタＭＮ３０をオンする信号が出力され、出力トランジスタＱＮ１０がオフとなる。
【００１２】
自己診断出力端子ＤＩＡＧには、出力トランジスタＱＮ１０の状態に応じた信号が出力され、負荷駆動回路５００の状態がＣＰＵ５０５へ通知される。図２は、自己診断出力信号のタイミングチャートの一例である。図２では、入力端子ＩＮの電圧をＶＩＮ、負荷電流をＩｏｕｔ、出力端子ＯＵＴの電圧をＶｏｕｔ、自己診断出力端子ＤＩＡＧの電圧をＶｄｉａｇとして示している。図２に示すような真理値の出力が自己診断出力端子ＤＩＡＧに出力されることにより、ＣＰＵ５０５は負荷駆動回路５００の状態を判断して、負荷駆動回路５００に対する次の制御を決めることができる。
【００１３】
図３は、誘導性負荷５３（例示モータ）を駆動する従来技術による負荷駆動装置５の全体構成の一例を示す図である。ここでは、モータ５３の正回転、逆回転を制御するために、Ｈブリッジ構成で負荷駆動回路が接続される。つまり、モータ５３との接続端子となるノードＡとノードＢに対して、ハイサイド側とローサイド側に、それぞれ２個の負荷駆動装置が接続される。図３に示す例では、ハイサイド側にＰチャネル型出力トランジスタを有する負荷駆動回路６００−１、６００−２、ローサイド側の負荷駆動回路５００−１、５００−２を用いている。ここで、ローサイド側の負荷駆動回路５００−１、５００−２は、図１で示した構成であり、自己診断出力端子ＤＩＡＧを介して、ＣＰＵ１０５に対して負荷駆動回路５００−１、５００−２の状態を通信している。
【００１４】
図３に示すモータ５３を駆動する方法を図４に示す。図３及び図４では、負荷駆動回路５００−１、５００−２の出力トランジスタＱＮ１０をＱ１、Ｑ２とし、負荷駆動回路６００−１、６００−２の出力トランジスタをＱ３、Ｑ４として表している。図４（ａ）にはモータ５３を通電しているときの負荷駆動装置の状態を表している。モータを通電状態から非通電状態へ遷移する場合、図４（ｂ）に示す状態に遷移する場合と、図４（ｃ）に示す状態に遷移する場合等がある。図４（ａ）に示す通電状態から、図４（ｂ）、（ｃ）の状態に遷移した場合、モータ５３による逆起電力により負荷駆動装置５の出力トランジスタにオン電流とは逆向きの電流（負電流）が流れることがある。例えば、出力トランジスタＱ１に着目すると、図４（ｂ）の状態では出力トランジスタＱ１のソース（ＧＮＤ）からドレイン（ＯＵＴ：ノードＡ）に負電流（これを回生電流という）が流れる場合がある。
【００１５】
例えば、ローサイド側の負荷駆動回路５００では、図５に示すように、出力トランジスタＱＮ１０とそれを制御する回路（ここではＮチャネル型トランジスタＭＮ２０ａ）が同一チップ上（同一基板上）に構成されている。すなわち、出力トランジスタＱＮ１０及びＮチャネル型トランジスタＭＮ２０ａは、Ｎ＋型シリコン基板７０１及びＮ−型エピタキシャル層７０２上に形成される。
【００１６】
詳細には、出力トランジスタＱＮ１０は、裏面にドレイン電極７００が蒸着されたＮ＋型シリコン基板７０１及びＮ−型エピタキシャル層７０２をドレインとする縦型構造のトランジスタである。Ｎ−型エピタキシャル層７０２上には出力トランジスタＱＮ１０のソース領域を形成するＰ型ベース領域７１１が形成され、Ｐ型ベース領域７１１内に、ソース領域として機能するＮ＋型拡散領域７１２と、バックゲートと接地端子ＧＮＤとを接続する基板端子として機能するＰ＋型拡散領域７１３とが形成される。又、Ｎ−型エピタキシャル層７０４上にはゲート回路５０２に接続されたゲート電極７１４が形成される。
【００１７】
一方、Ｎチャネル型トランジスタＭＮ２０ａは、Ｎ−型エピタキシャル層７０２内のＰ型ウェル領域７２１上に形成された横型構造のトランジスタである。Ｐ型ウェル領域７２１上には、Ｎチャネル型トランジスタＭＮ２０ａのソースとして機能するＮ＋型拡散領域７２２と、ドレインとして機能するＮ＋型拡散領域７２３とバックゲート（Ｐ型ウェル領域７２１）と接地端子ＧＮＤとを接続する基板端子として機能するＰ＋型拡散領域７２５が形成される。又、Ｐ型ウェル７２１上にはロジック回路５０１からの制御信号が供給されるゲート電極７２４が形成される。
【００１８】
ここで、縦型の出力トランジスタＱＮ１０に、ソースからドレインへ電流（オン電流の逆方向の電流）が流れると、制御回路として機能する横型のＮチャネル型トランジスタＭＮ２０ａが有する縦型の寄生バイポーラトランジスタＱｐ１０ａが動作して、制御回路が誤動作してしまう。図５に示す一例では、Ｎ＋型拡散領域７２３、Ｐ型ウェル領域７２１、Ｎ−型エピタキシャル層７０２（及びＮ＋型シリコン基板７０１）をそれぞれコレクタ、ベース、エミッタとする寄生ＮＰＮトランジスタＱｐ１０ａが動作する。すなわち、出力トランジスタＱＮ１０に、ソースからドレインへ電流が流れると、図６に示すように、コレクタがＮチャネル型トランジスタＭＮ２ａのドレイン及び自己診断出力端子ＤＩＡＧに接続され、エミッタが出力トランジスタＱＮ１０に接続され、ベースがＮチャネル型トランジスタＭＮ２０ａのバックゲートに接続された寄生ＮＰＮトランジスタＱｐ１０ａが動作する。これにより、自己診断出力端子ＤＩＡＧに対して、図７（ａ）、（ｂ）に示すような誤信号が出力されてしまう。図７（ａ）に示す一例では負電流が流れる時刻Ｔ３において、自己診断出力電圧Ｖｄｉａｇ１が反転し、図７（ｂ）に示す一例では負電流が流れる時刻Ｔ４において、自己診断出力電圧Ｖｄｉａｇ１が反転する。
【００１９】
同様に、制御回路として機能するＮチャネル型トランジスタＭＮ２０ｂにおける寄生ＮＰＮトランジスタＱｐ１０ｂも、出力トランジスタＱＮ１０に、ソースからドレインへ電流が流れると動作し、自己診断出力端子ＤＩＡＧに誤信号を出力してしまう。
【００２０】
このような誘導性負荷の逆起電力による誤動作は、ハイサイドスイッチにも同様に発生する。詳細は省略するが、Ｐチャネル型で縦型構造の出力トランジスタを制御する制御回路として当該出力トランジスタと同一基板上に横型構造のＰチャネル型トランジスタが形成されている場合、図４（ｃ）に示す状態に遷移したとき、負荷制御回路内の寄生ＰＮＰトランジスタが動作して出力トランジスタを誤動作させる場合がある。
【００２１】
図４（ｃ）に示す状態では、出力トランジスタＱ４をオンに制御して負電流による損失を小さくしているが、上述の誤動作により出力トランジスタＱ４がオフとなると、当該負電流が出力トランジスタＱ４のボディダイオードを介して流れるため損失が大きくなってしまう。
【００２２】
以上のことから、誘導性負荷の逆起電力によって誤動作の生じない負荷駆動装置が求められている。
【課題を解決するための手段】
【００２３】
上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための形態］の記載との対応関係を明らかにするために、［発明を実施するための形態］で使用される番号・符号が付加されている。ただし、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。
【００２４】
本発明による負荷駆動回路は、ゲート電圧に応じて、誘導性負荷（３）に対する電流の供給を制御する縦型構造の出力トランジスタ（ＱＮ１）と、出力トランジスタ（ＱＮ１）のゲート電圧の大きさを制御する横型構造の第１トランジスタ（ＭＮ２）と、第１トランジスタ（ＭＮ２）のバックゲートに対する電圧の供給を制御する横型構造の第２トランジスタ（ＭＮ４ａ）とを具備する。出力トランジスタ（ＱＮ１）、第１トランジスタ（ＭＮ２）、及び第２トランジスタ（ＭＮ４ａ）は、同一基板（２０１）上に形成された同一導電型のトランジスタである。出力トランジスタ（ＱＮ１）のドレインは、誘導性負荷（３）を介して第１電源（１）に接続され、ソースは、第１電源（１）と異なる電源電圧を供給する第２電源（２）に接続される。出力トランジスタ（ＱＮ１）にオン電流が流れている場合、第２トランジスタ（ＭＮ４ａ）は、出力トランジスタ（ＱＮ１）のソースに供給された電源電圧を第１トランジスタ（ＭＮ２）のバックゲートに供給する。一方、出力トランジスタ（ＱＮ１）においてオン電流の逆方向の負電流が流れている場合、第２トランジスタ（ＭＮ４ａ）は、出力トランジスタ（ＱＮ１）のドレインに供給された電源電圧を第１トランジスタ（ＭＮ２）のバックゲートに供給する。
【００２５】
以上のような構成により、第１トランジスタ（ＭＮ２）に形成される寄生バイポーラトランジスタのベース−エミッタ間の電圧が同電位となり、当該寄生バイポーラトランジスタは動作せず、第１トランジスタ（ＭＮ２）の誤動作を防止することができる。
【発明の効果】
【００２６】
従って、本発明によれば、誘導性負荷の逆起電力による負荷駆動装置における誤動作を防止できる。
【図面の簡単な説明】
【００２７】
【図１】図１は、従来技術による負荷駆動装置の構成の一部を示す回路図である。
【図２】図２は、自己診断出力信号のタイミングチャートの一例である。
【図３】図３は、従来技術による負荷駆動装置の全体構成の一例を示す図である。
【図４】図４は、負荷駆動装置によってモータを駆動する方法を示す図である。
【図５】図５は、従来技術による負荷駆動回路の一部のトランジスタ構造を示す断面図である。
【図６】図６は、従来技術による負荷駆動回路において動作する寄生トランジスタを含めた構成を示す図である。
【図７】図７は、従来技術において問題となる誤信号の一例を示すタイミングチャートである。
【図８】図８は、本発明による負荷駆動装置の構成の一例を示す図である。
【図９】図９は、本発明による負荷駆動装置の第１の実施の形態における構成の一部を示す回路図である。
【図１０】図１０は、第１の実施の形態における負荷駆動回路の一部のトランジスタ構造を示す断面図である。
【図１１】図１１は、第１の実施の形態における負荷駆動回路において動作する寄生トランジスタを含めた構成を示す図である。
【図１２】図１２は、本発明による負荷駆動装置の第２の実施の形態における構成の一部を示す回路図である。
【図１３】図１３は、第２の実施の形態における負荷駆動回路の一部のトランジスタ構造を示す断面図である。
【図１４】図１４は、第２の実施の形態における負荷駆動回路において動作する寄生トランジスタを含めた構成を示す図である。
【図１５】図１５は、本発明による負荷駆動装置の第３の実施の形態における構成の一部を示す回路図である。
【図１６】図１６は、第３の実施の形態における負荷駆動回路の一部のトランジスタ構造を示す断面図である。
【図１７】図１７は、第３の実施の形態における負荷駆動回路において動作する寄生トランジスタを含めた構成を示す図である。
【図１８】図１８は、本発明による負荷駆動装置の第４の実施の形態における構成の一部を示す回路図である。
【図１９】図１９は、第４の実施の形態における負荷駆動回路の一部のトランジスタ構造を示す断面図である。
【図２０】図２０は、第４の実施の形態における負荷駆動回路において動作する寄生トランジスタを含めた構成を示す図である。
【発明を実施するための形態】
【００２８】
以下、添付図面を参照しながら本発明の実施の形態を説明する。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示す。以下の実施の形態では、誘導性負荷としてモータを駆動する負荷駆動装置を一例に、その構成及び動作について説明する。
【００２９】
（負荷駆動装置の全体構成）
図８は、本発明による負荷駆動装置１０の構成の一例を示す図である。図８を参照して、本発明による負荷駆動装置１０の全体構成の一例を説明する。本発明による負荷駆動装置１０は、Ｈブリッジを構成する負荷駆動回路１００−１、１００−２、３００−１、３００−２と、ＣＰＵ１０５と、第１電源電圧（例えば電源電圧ＶＢ）を供給する第１電源１と、第２電源電圧（例えば接地電圧ＧＮＤ）を供給する第２電源２と、第３電源電圧（例えば電源電圧ＶＣＣ）を供給する第３電源４と、プルアップ抵抗Ｒｄｉａｇ１、Ｒｄｉａｇ２とを具備する。
【００３０】
ここでは、例えばモータ（誘導性負荷３）の正回転、逆回転を制御するために、Ｈブリッジ構成で負荷駆動回路１００、３００が接続される。つまり、誘導性負荷３との接続端子となるノードＡとノードＢに対して、ハイサイド側とローサイド側に、それぞれ２個の負荷駆動装置が接続される。図８に示す例では、ハイサイド側にＰチャネル型の出力トランジスタＱＰ１を有する負荷駆動回路３００−１、３００−２、ローサイド側にＮチャネル型の出力トランジスタＱＮ１を有する負荷駆動回路５００−１、５００−２が設けられる。負荷駆動装置１０の駆動対象となる誘導性負荷３は、自身の回転運動等によって逆起電力が発生するモータ、ソレノイドコイル、リレースイッチ等に例示される。
【００３１】
詳細には、負荷駆動回路１００−１、１００−２は、誘導性負荷３のノードＡ、Ｂと第２電源２との間に接続され、誘導性負荷３から第２電源２に流れる電流を制御するローサイドスイッチを構成する。同様に、負荷駆動回路３００−１、３００−２は、誘導性負荷３（例示モータ）のノードＡ、Ｂと第１電源１との間に接続され、第１電源１から誘導性負荷３に流れる電流を制御するハイサイドスイッチを構成する。
【００３２】
負荷駆動回路１００−１、１００−２のそれぞれは、出力トランジスタＱＮ１と制御回路１１を備える。負荷駆動回路１００−１の出力トランジスタＱＮ１は、制御回路１１からの制御信号に応じて誘導性負荷３のノードＡと第２電源２との間の電気的接続を制御する。負荷駆動回路１００−１の制御回路１１は、ＣＰＵ１０５からの入力信号ＩＮ１に応じて出力トランジスタＱＮ１のスイッチング制御を行うとともに、ＣＰＵ１０５に対して負荷駆動回路１００−１の動作状態や環境状況を、自己診断出力端子ＤＩＡＧ１を介して出力する。同様に、負荷駆動回路１００−２の出力トランジスタＱＮ１は、制御回路１１からの制御信号に応じて誘導性負荷３のノードＢと第２電源２との間の電気的接続を制御する。負荷駆動回路１００−２の制御回路１１は、ＣＰＵ１０５からの入力信号ＩＮ２に応じて出力トランジスタＱＮ１のスイッチング制御を行うとともに、ＣＰＵ１０５に対して負荷駆動回路１００−２の動作状態や環境状況を、自己診断出力端子ＤＩＡＧ２を介して出力する。図２に示すような真理値の出力が自己診断出力端子ＤＩＡＧ１、ＤＩＡＧ２に出力されることにより、ＣＰＵ１０５は負荷駆動回路１００−１、１００−２の状態を判断して、負荷駆動回路１００−１、１００−２に対する次の制御を決めることができる。
【００３３】
負荷駆動回路３００−１、３００−２のそれぞれは、出力トランジスタＱＰ１と制御回路１２を備える。負荷駆動回路３００−１の出力トランジスタＱＰ１は、制御回路１２からの制御信号に応じて誘導性負荷３のノードＡと第１電源１との間の電気的接続を制御する。負荷駆動回路３００−１の制御回路１２は、ＣＰＵ１０５からの入力信号ＩＮ３に応じて出力トランジスタＱＰ１のスイッチング制御を行う。同様に、負荷駆動回路３００−２の出力トランジスタＱＰ１は、制御回路１２からの制御信号に応じて誘導性負荷３のノードＢと第１電源１との間の電気的接続を制御する。負荷駆動回路３００−２の制御回路１２は、ＣＰＵ１０５からの入力信号ＩＮ４に応じて出力トランジスタＱＰ１のスイッチング制御を行う。
【００３４】
（負荷駆動回路）
以下、図８に示す負荷駆動回路についての詳細な構成及び動作について説明する。
【００３５】
１．第１の実施の形態
図９から図１１を参照して、本発明による負荷駆動回路１００の第１の実施の形態における構成及び動作の詳細を説明する。
【００３６】
図９は、本発明による負荷駆動装置１０の第１の実施の形態における構成の一部を示す回路図である。第１の実施の形態における負荷駆動回路１００は、負荷駆動回路１００、ＣＰＵ１０５、第１電源１、第２電源２、第３電源４、プルアップ抵抗Ｒｄｉａｇ、入力端子ＩＮ、出力端子ＯＵＴ、接地端子ＧＮＤ、自己診断出力端子ＤＩＡＧを備える。
【００３７】
第１の実施の形態における負荷駆動回路１００は、ロジック回路１０１、ゲート回路１０２、過熱検出回路１０３、過電流検出回路１０４、出力トランジスタＱＮ１、Ｎチャネル型トランジスタＭＮ２、ＭＮ３、ＭＮ４ａ、電流源Ｉ１、ダイオードＤ１、Ｄ２、抵抗Ｒ１０１、Ｒ１０２を備える。
【００３８】
出力端子ＯＵＴは、誘導性負荷３を介して第１電源１に接続される。接地端子ＧＮＤは、第２電源２に接続される。入力端子ＩＮ及び自己診断出力端子ＤＩＡＧは、ＣＰＵ１０５に接続される。又、自己診断出力端子ＤＩＡＧは、プルアップ抵抗Ｒｄｉａｇを介して第３電源４（電源電圧ＶＣＣ）に接続される。本実施例では、第１電源１はバッテリ電圧ＶＢを供給し、第２電源２は接地電圧ＧＮＤを供給し、第３電源４は５Ｖ電源ＶＣＣを供給する。
【００３９】
入力端子ＩＮと接地端子ＧＮＤとの間には保護用のダイオードＤ１が設けられ、自己診断出力端子ＤＩＡＧと接地端子ＧＮＤとの間には、保護用のダイオードＤ２が設けられる。詳細にはダイオードＤ１のアノードは接地端子ＧＮＤに接続され、カソードは入力端子ＩＮに接続される。又、ダイオードＤ２のアノードは接地端子ＧＮＤに接続され、カソードは自己診断出力端子ＤＩＡＧに接続される。
【００４０】
ロジック回路１０１は、入力端子ＩＮからの入力信号、過熱検出回路１０３からの過熱検出信号、又は過電流検出回路１０４からの過電流検出信号に応じた制御信号をノードＮ１、Ｎ２、Ｎ３に出力する。ノードＮ１に出力された制御信号はゲート回路１０２に入力される。ノードＮ２に出力された制御信号は、Ｎチャネル型トランジスタＭＮ３のゲートに入力される。ノードＮ３に出力された制御信号はＮチャネル型トランジスタＭＮ２のゲートに入力される。
【００４１】
ゲート回路１０２は、ノードＮ１（ロジック回路１０１）からの制御信号に応じた信号レベル（ハイレベル又はローレベル）の信号を出力トランジスタＱＮ１のゲート（ノードＮ４）に出力し、出力トランジスタＱＮ１のオン／オフを制御する。
【００４２】
出力トランジスタＱＮ１は、ドレインが出力端子ＯＵＴに、ソースが接地端子ＧＮＤに、ゲートがノードＮ４を介してゲート回路１０２に接続される。出力トランジスタＱＮ１はパワーＭＯＳＦＥＴが好適に用いられる。
【００４３】
Ｎチャネル型トランジスタＭＮ３は、出力トランジスタＱＮ１のゲート（ノードＮ４）とソース（接地端子ＧＮＤ）との間に接続される。詳細には、Ｎチャネル型トランジスタＭＮ３のドレインはノードＮ４に、ソースは接地端子ＧＮＤに、ゲートはロジック回路１０１の出力端子の１つであるノードＮ２に接続される。
【００４４】
ロジック回路１０１は、負荷駆動回路１００（又は負荷駆動装置１０）が過温度状態であることを示す過熱検出信号が入力された場合、あるいは、誘導性負荷３に過電流が流れていることを示す過電流検出信号が入力された場合、Ｎチャネル型トランジスタＭＮ３をオンとするための制御信号をノードＮ２に出力する。これにより、Ｎチャネル型トランジスタＭＮ３は、負荷駆動装置１０が過温度状態または過電流状態等の異常が検出されたとき、出力トランジスタＱＮ１をオフするように動作する。又、負荷駆動装置１０が正常状態ではＮチャネル型トランジスタＭＮ３はオフとなり、出力トランジスタＱＮ１は、ロジック回路１０１からの制御信号に応じた動作により、誘導性負荷３に流れる電流を制御する。
【００４５】
過熱検出回路１０３は、負荷駆動装置１０の温度（又は周辺温度）をモニタし、所定の温度よりも負荷駆動装置１０の温度が上昇した場合に、ロジック回路１０１へ異常を示す過温度検出信号を出力する。
【００４６】
過電流検出回路１０４は、出力トランジスタＱＮ１のドレインとソースの間に接続された分圧抵抗Ｒ１０１、Ｒ１０２によって得られた分圧電圧を監視することで出力トランジスタＱＮ１のドレイン−ソース間電圧の異常の有無を検出する。詳細には、分圧抵抗Ｒ１０１の一端は出力トランジスタＱＮ１のドレイン端子に、他端は抵抗Ｒ１０２の一端に接続される。抵抗Ｒ１０２の他端は出力トランジスタＱＮ１のソース端子に接続される。抵抗Ｒ１０１とＲ１０２との接続点は、過電流検出回路１０４に共通接続され、当該接続点を介して出力トランジスタＱＮ１のドレイン−ソース間電圧の分圧電圧が過電流検出回路１０４に入力される。
【００４７】
過電流検出回路１０４は、出力トランジスタＱＮ１のドレイン−ソース間電圧をモニタすることにより、出力トランジスタＱＮ１に流れる電流をモニタする。例えば、出力トランジスタＱＮ１のドレイン−ソース間電圧が所定の電圧よりも大きくなると、出力トランジスタＱＮ１に過電流が流れたと判定し、ロジック回路１０１へ異常を示す過電流検出信号を出力する。
【００４８】
過熱検出回路１０３又は過電流検出回路１０４が異常を示す検出信号を出力すると、ロジック回路１０１はノードＮ２にハイレベルの信号を出力して、Ｎチャネル型トランジスタＭＮ３をオンする。
【００４９】
電流源Ｉ１は、出力トランジスタＱＮ１のゲート（ノードＮ４）とソース（接地端子ＧＮＤ）の間に接続される。
【００５０】
Ｎチャネル型トランジスタＭＮ２は、ドレインが自己診断出力端子ＤＩＡＧに接続され、ソースが接地端子ＧＮＤに接続され、ゲートがノードＮ３に接続される。又、Ｎチャネル型トランジスタＭＮ２のバックゲート（基板端子）にはＮチャネル型トランジスタＭＮ４ａのドレインが接続される。Ｎチャネル型トランジスタＭＮ２はオープンドレイン方式の出力になっている。本実施の形態では、Ｎチャネル型トランジスタＭＮ２のドレインは、プルアップ抵抗Ｒｄｉａｇを介して第３電源４（電源電圧ＶＣＣ）に接続されている。
【００５１】
Ｎチャネル型トランジスタＭＮ４ａは、ドレインがノードＮ５を介してＮチャネル型トランジスタＭＮ２のバックゲート（基板端子）に接続され、ソースとゲートとバックゲート（基板端子）が接地端子ＧＮＤに共通接続されている。又、Ｎチャネル型トランジスタＭＮ４ａは、デプレッション型トランジスタであり、常時オンしている。そのため、Ｎチャネル型トランジスタＭＮ２のバックゲート（基板端子）には、Ｎチャネル型トランジスタＭＮ４ａを介して接地端子ＧＮＤの電位、すなわち第２電源２から供給される第２電源電圧（ここでは接地電圧ＧＮＤ）が与えられる。尚、出力トランジスタＱＮ１のソースは接地端子ＧＮＤに接続されているため、通常時において、Ｎチャネル型トランジスタＭＮ２のバックゲート（基板端子）には、出力トランジスタＱＮ１のソースに供給された電源電圧と同じ電圧が供給されることとなる。
【００５２】
図１０は、第１の実施の形態における負荷駆動回路１００の一部のトランジスタ構造を示す断面図である。図１０には、Ｎチャネル型トランジスタＭＮ２、ＭＮ４ａ及び出力トランジスタＱＮ１の断面図が示されている。
【００５３】
図１０を参照して、本発明による負荷駆動回路１００では、出力トランジスタＱＮ１とそれを制御するトランジスタ（ここではＮチャネル型トランジスタＭＮ２、ＭＮ４ａ）が同一チップ上（同一基板上）に構成されている。すなわち、出力トランジスタＱＮ１及びＮチャネル型トランジスタＭＮ２、ＭＮ４ａは、同一のＮ＋型シリコン基板２０１及びＮ−型エピタキシャル層２０２上に形成される。ここで、Ｎ＋シリコン基板２０１の上にはＮ−型エピタキシャル層２０２が形成されており、Ｎ−型エピタキシャル層２０２に対向するＮ＋シリコン基板２０１の裏面にはドレイン電極２００が蒸着されている。
【００５４】
出力トランジスタＱＮ１は、ドレイン電極２００が蒸着されたＮ＋型シリコン基板２０１及びＮ−型エピタキシャル層２０２をドレインとする縦型構造のトランジスタである。Ｎ−型エピタキシャル層２０２上には出力トランジスタＱＮ１のソース領域を形成するＰ型ベース領域２１１が形成され、Ｐ型ベース領域２１１内に、ソース領域として機能するＮ＋型拡散領域２１２と、バックゲートと接地端子ＧＮＤとを接続する基板端子として機能するＰ＋型拡散領域２１３とが形成される。又、Ｎ−型エピタキシャル層２０２上にはノードＮ４を介してゲート回路１０２に接続されたゲート電極２１４が形成される。更に、ドレイン電極２００は、出力端子ＯＵＴが接続され、Ｎ＋型拡散領域２１２（ソース）は接地端子ＧＮＤに接続される。
【００５５】
一方、Ｎ−型エピタキシャル層２０２の中に、制御回路用のＮチャネル型トランジスタＭＮ２、ＭＮ４ａを形成するためのＰ型ウェル領域２２１、２３１がそれぞれ独立に形成される。Ｐ型ウェル領域２２１上には横型構造のＮチャネル型トランジスタＭＮ２が形成され、Ｐ型ウェル領域２３１上には横型構造のＮチャネル型トランジスタＭＮ４ａが形成される。
【００５６】
詳細には、Ｐ型ウェル領域２２１上には、Ｎチャネル型トランジスタＭＮ２のソースとして機能するＮ＋型拡散領域２２２と、ドレインとして機能するＮ＋型拡散領域２２３と、バックゲート（Ｐ型ウェル領域２２１）とノードＮ５とを接続する基板端子として機能するＰ＋型拡散領域２２５が形成される。又、Ｐ型ウェル領域２２１上にはノードＮ３を介してロジック回路１０１に接続されるゲート電極２２４が形成される。更に、Ｎ＋型拡散領域２２２（ソース）は接地端子ＧＮＤに接続され、Ｎ＋型拡散領域２２３（ドレイン）は自己診断出力端子ＤＩＡＧに接続される。
【００５７】
Ｐ型ウェル領域２３１上には、Ｎチャネル型トランジスタＭＮ４ａのソースとして機能するＮ＋型拡散領域２３２と、ドレインとして機能するＮ＋型拡散領域２３３と、バックゲート（Ｐ型ウェル領域２３１）と接地端子ＧＮＤとを接続する基板端子として機能するＰ＋型拡散領域２３５が形成される。又、Ｐ型ウェル領域２３１上には接地端子ＧＮＤに接続されるゲート電極２３４が形成され、ゲート電極２３４の下層におけるチャネル領域には、Ｎ＋型反転層２３６が形成される。更に、Ｎ＋型拡散領域２３２（ソース）は接地端子ＧＮＤに接続され、Ｎ＋型拡散領域２２３（ドレイン）はノードＮ５に接続される。
【００５８】
以上のような構成により、本実施の形態では、デプレッション型のＮチャネル型トランジスタＭＮ４ａのドレイン電圧によって、Ｎチャネル型トランジスタＭＮ２のバックゲート電圧を制御することができる。
【００５９】
図１０に示すように、Ｎチャネル型トランジスタＭＮ２、ＭＮ４ａのそれぞれには、寄生ＮＰＮバイポーラトランジスタＱｐ１ａ、Ｑｐ２ａが形成される。詳細には、Ｎ＋型拡散領域２２３、Ｐ型ウェル領域２２１、Ｎ−型エピタキシャル層２０２（及びＮ＋型シリコン基板２０１）をそれぞれコレクタ、ベース、エミッタとする寄生ＮＰＮトランジスタＱｐ１ａと、Ｎ＋型拡散領域２３３、Ｐ型ウェル領域２３１、Ｎ−型エピタキシャル層２０２（及びＮ＋型シリコン基板２０１）をそれぞれコレクタ、ベース、エミッタとする寄生ＮＰＮトランジスタＱｐ２ａが形成される。
【００６０】
図１１は、寄生ＮＰＮバイポーラトランジスタＱｐ１ａ、Ｑｐ２ａを含めた第１の実施の形態における負荷駆動回路１００の構成を示す回路図である。上記の構成により、寄生ＮＰＮバイポーラＱｐ１ａは、エミッタが出力端子ＯＵＴに接続され、コレクタが自己診断出力端子ＤＩＡＧに接続され、ベースがＮチャネル型トランジスタＭＮ２のバックゲート（基板端子）に接続される。寄生ＮＰＮバイポーラＱｐ２ａは、エミッタが出力端子ＯＵＴに接続され、コレクタがＮチャネル型トランジスタＭＮ２のバックゲート（基板端子）に接続され、ベースがＮチャネル型トランジスタＭＮ４ａのバックゲート（基板端子）に接続される。
【００６１】
次に、図９を参照して、第１の実施の形態における負荷駆動装置１０の負荷駆動動作を説明する。
【００６２】
ＣＰＵ１０５から入力端子ＩＮにローレベル信号が入力されると、ロジック回路１０１はノードＮ１にローレベル信号を出力し、ゲート回路１０２はノードＮ４にローレベル信号を出力する。更に、ロジック回路１０１はノードＮ２及びノードＮ３にローレベル信号を出力する。これにより、出力トランジスタＱＮ１はオフとなり、誘導性負荷３への電流供給が遮断される。
【００６３】
ＣＰＵ１０５から入力端子ＩＮにハイレベル信号が入力されると、ロジック回路１０１はノードＮ１にハイレベル信号を出力し、ゲート回路１０２はノードＮ４にハイレベル信号を出力する。過温度検出や過電流検出の異常が発生していない場合は、ロジック回路１０１はノードＮ２にローレベル信号を、ノードＮ３にハイレベル信号を出力する。これにより、出力トランジスタＱＮ１はオンとなり、誘導性負荷３にバッテリ電圧ＶＢに応じた電流が供給される。一方、過温度検出や過電流検出の異常が発生した場合は、ロジック回路１０１はノードＮ２にハイレベル信号を出力する。これにより、出力トランジスタＱＮ１はオフとなり、誘導性負荷３への電流供給が遮断される。
【００６４】
上記の動作により、自己診断出力ＤＩＡＧには、図２に示すタイミングで論理レベルが
変化する信号（Ｖｄｉａｇ）が出力される。
【００６５】
本発明による負荷駆動装置１０を用いて、図８に示すにモータ負荷（誘導性負荷３）を駆動するとき、従来と同様に図４に示されるシーケンスで動作する。例えば、負荷制御回路１００−２、３００−１の出力トランジスタがオン、負荷制御回路１００−１、３００−２の出力トランジスタがオフとなることで、図４（ａ）に示すようにバッテリ電圧ＶＢによってモータ負荷が通電される。このとき、モータ負荷を通電しているときの状態（図４（ａ））から非通電状態（例えば図４（ｂ））へ遷移する場合、モータ負荷による逆起電力により負荷駆動装置１０の出力トランジスタＱＮ１にオン電流とは逆向きの電流（負電流）が流れる。図８を参照して、負荷制御回路３００−２の出力トランジスタをオンとすることで、第１電源１からモータ負荷（誘導性負荷３）を切り離し、通電状態から非通電状態に遷移することができる。この場合、負荷駆動回路１００−１、誘導性負荷３、負荷駆動回路１００−２を順に巡る負電流（回生電流）が発生し、負荷駆動回路１００−１の出力トランジスタＱＮ１にはソースからドレイン方向（オン電流と逆方向）に向かう負電流が流れる。
【００６６】
図１０及び図１１を参照して、負荷駆動回路１００の出力トランジスタＱＮ１に負電流（オン電流と逆方向の電流：ここではソースからドレインへ流れる電流）が流れる場合の第１の実施の形態における負荷制御回路１００の動作について説明する。
【００６７】
図１０を参照して、出力トランジスタＱＮ１のソースからドレインへ電流が流れると、Ｎ−型エピタキシャル層２０２（及びＮ＋型シリコン基板２０１）と、Ｐ型ウェル領域２２１、２３１のそれぞれとのＰＮ接合に順方向に電流が流れる。これにより、Ｎ−型エピタキシャル層２０２（及びＮ＋型シリコン基板２０１）の電位は、Ｐ型ウェル領域２２１、２３１のそれぞれに対して−０．７Ｖ程度低くなる。
【００６８】
Ｎ−型エピタキシャル層２０２（及びＮ＋型シリコン基板２０１）の電位が、Ｐ型ウェル領域２３１の電位よりも−０．７Ｖ程度低くなると、寄生ＮＰＮトランジスタＱｐ２ａはオンとなる。ここで、寄生ＮＰＮトランジスタＱｐ２ａのコレクタは、ノードＮ５を介してＮチャネル型トランジスタＭＮ２のバックゲート（基板端子）に接続されている。このため、Ｎチャネル型トランジスタＭＮ２のバックゲート（基板端子）の電圧は、寄生ＮＰＮトランジスタＱｐ２ａを介して、Ｎ−型エピタキシャル層２０２（及びＮ＋型シリコン基板２０１）に供給される。このときのＮ−型エピタキシャル層２０２（及びＮ＋型シリコン基板２０１）の電圧は、−０．７Ｖ程度なので、Ｎチャネル型トランジスタＭＮ２のバックゲート（Ｐ型ウェル領域２２１）も−０．７Ｖ程度となる。従って、Ｎチャネル型トランジスタＭＮ２に形成された寄生ＮＰＮトランジスタＱｐ１ａのベースとエミッタには共に−０．７Ｖが印加されることとなり、寄生ＮＰＮトランジスタＱｐ１ａはオフとなる。
【００６９】
上記の動作を、図１１を参照して説明する。出力トランジスタＱＮ１に負電流が流れることにより、出力端子ＯＵＴの電圧は−０．７Ｖとなる。このとき、寄生ＮＰＮトランジスタＱｐ２ａのベース−エミッタ間電圧は順バイアスされてオンとなる。これにより、Ｎチャネル型トランジスタＭＮ２のバックゲート（基板端子）には、寄生ＮＰＮトランジスタＱｐ２ａを介して、出力端子ＯＵＴの電圧（すなわち−０．７Ｖ）が供給される。この結果、寄生ＮＰＮトランジスタＱｐ１ａのベースとエミッタには、共に−０．７Ｖが供給されることとなり、寄生ＮＰＮトランジスタＱｐ１ａはオフとなる。
【００７０】
図６に示す従来技術では、出力トランジスタＱＮ１０に負電流が流れたとき、寄生ＮＰ
ＮトランジスタＱｐ１０ａ、Ｑｐ１０ｂがオンとなるため、自己診断出力端子ＤＩＡＧに
対して図７に示す誤信号が出力された。
【００７１】
しかし、図１１に示す負荷駆動回路１００では、出力トランジスタＱＮ１に負電流が流れても、寄生ＮＰＮトランジスタＱｐ１ａがオンとならずオフ状態を維持するため（動作しないため）、自己診断出力端子ＤＩＡＧに、図７に示すような誤信号は出力されない。
【００７２】
以上のように、本発明による負荷駆動回路１００によれば、Ｎチャネル型トランジスタＭＮ４ａのドレインと、Ｎチャネル型トランジスタＭＮ２のバックゲートとを接続し、負電流の発生に応じて動作する寄生バイポーラトランジスタＱｐ２ａによって、自己診断出力端子ＤＩＡＧに接続された寄生ＮＰＮバイポーラトランジスタＱｐ１ａのベースとエミッタを同電位とすることができる。これにより、寄生ＮＰＮバイポーラトランジスタＱｐ１ａは動作せず、従来技術で問題となった負電流に伴う自己診断出力端子ＤＩＡＧへの誤信号の発生を防止することができる。
【００７３】
２．第２の実施の形態
図１２から図１４を参照して、本発明による負荷駆動回路１００の第２の実施の形態における構成及び動作の詳細を説明する。
【００７４】
図１２は、本発明による負荷駆動装置１０の第２の実施の形態における構成の一部を示す回路図である。第２の実施の形態における負荷駆動回路１００は、第１の実施の形態におけるＮチャネル型トランジスタＭＮ４ａに替えてＮチャネル型トランジスタＭＮ４ｂを備え、第３電源から電源電圧ＶＣＣが供給される電源端子ＶＣＣを追加的に備える。これ以外の構成は、第１の実施の形態と同様であるため、以下では、第１の実施の形態と同様な構成及び動作についての説明は省略し、異なる構成及び動作について説明する。
【００７５】
Ｎチャネル型トランジスタＭＮ４ｂは、ドレインがＮチャネル型トランジスタＭＮ２のバックゲート（基板端子）に接続され、ソースとバックゲート（基板端子）が接地端子ＧＮＤに共通接続されている。又、Ｎチャネル型トランジスタＭＮ４ｂはエンハンスメント型トランジスタであり、ゲートが電源端子ＶＣＣ（電源電圧ＶＣＣ：５Ｖ電源）に接続されているため、通常はオンしている。そのため、Ｎチャネル型トランジスタＭＮ２の基板端子には、Ｎチャネル型トランジスタＭＮ４ｂを介して接地端子ＧＮＤの電位、すなわち第２電源２から供給される第２電源電圧（ここでは接地電圧ＧＮＤ）が与えられる。尚、出力トランジスタＱＮ１のドレインは接地端子ＧＮＤに接続されているため、通常時において、Ｎチャネル型トランジスタＭＮ２のバックゲート（基板端子）には、出力トランジスタＱＮ１のソースに供給された電源電圧と同じ電圧が供給されることとなる。
【００７６】
図１３は、第２の実施の形態における負荷駆動回路１００の一部のトランジスタ構造を示す断面図である。図１３には、Ｎチャネル型トランジスタＭＮ２、ＭＮ４ｂ及び出力トランジスタＱＮ１の断面図が示されている。
【００７７】
図１３を参照して、本発明による負荷駆動回路１００では、出力トランジスタＱＮ１とそれを制御するトランジスタ（ここではＮチャネル型トランジスタＭＮ２、ＭＮ４ｂ）が同一チップ上（同一基板上）に構成されている。すなわち、出力トランジスタＱＮ１及びＮチャネル型トランジスタＭＮ２、４ｂは、同一のＮ＋型シリコン基板２０１及びＮ−型エピタキシャル層２０２上に形成される。出力トランジスタＱＮ１及びＮチャネル型トランジスタＭＮ２の構成は、第１の実施の形態と同様であるため、第１の実施の形態と異なる構造について説明する。
【００７８】
Ｎ−型エピタキシャル層の中に、制御回路用のＮチャネル型トランジスタＭＮ２、ＭＮ４ｂを形成するためのＰ型ウェル領域２２１、２４１がそれぞれ独立に形成される。Ｐ型ウェル領域２４１上には横型構造のＮチャネル型トランジスタＭＮ４ｂが形成される。
【００７９】
Ｐ型ウェル領域２４１上には、Ｎチャネル型トランジスタＭＮ４ｂのソースとして機能するＮ＋型拡散領域２４２と、ドレインとして機能するＮ＋型拡散領域２４３と、バックゲート（Ｐ型ウェル領域２４１）と接地端子ＧＮＤとを接続する基板端子として機能するＰ＋型拡散領域２４５が形成される。又、Ｐ型ウェル領域２４１上には電源端子ＶＣＣに接続されるゲート電極２４４が形成される。更に、Ｎ＋型拡散領域２４２（ソース）は接地端子ＧＮＤに接続され、Ｎ＋型拡散領域２４３（ドレイン）はノードＮ５に接続される。
【００８０】
以上のような構成により、本実施の形態では、エンハンスメント型のＮチャネル型トランジスタＭＮ４ｂのドレイン電圧によって、Ｎチャネル型トランジスタＭＮ２のバックゲート電圧を制御することができる。
【００８１】
図１３に示すように、Ｎチャネル型トランジスタＭＮ２、ＭＮ４ｂのそれぞれには、寄生ＮＰＮバイポーラトランジスタＱｐ１ａ、Ｑｐ２ｂが形成される。詳細には、第１の実施の形態と同様な寄生ＮＰＮバイポーラトランジスタＱｐ１ａと、Ｎ＋型拡散領域２４３、Ｐ型ウェル領域２４１、Ｎ−型エピタキシャル層２０２（及びＮ＋型シリコン基板２０１）をそれぞれコレクタ、ベース、エミッタとする寄生ＮＰＮトランジスタＱｐ２ｂが形成される。
【００８２】
図１４は、寄生ＮＰＮバイポーラトランジスタＱｐ１ａ、Ｑｐ２ｂを含めた第２の実施の形態における負荷駆動回路１００の構成を示す回路図である。上記の構成により、寄生ＮＰＮバイポーラＱｐ１ａは、エミッタが出力端子ＯＵＴに接続され、コレクタが自己診断出力端子ＤＩＡＧに接続され、ベースがＮチャネル型トランジスタＭＮ２のバックゲート（基板端子）に接続される。又、寄生ＮＰＮバイポーラＱｐ２ｂは、エミッタが出力端子ＯＵＴに接続され、コレクタがＮチャネル型トランジスタＭＮ２のバックゲート（基板端子）に接続され、ベースがＮチャネル型トランジスタＭＮ４ｂのバックゲート（基板端子）に接続される。
【００８３】
第２の実施の形態における負荷駆動回路１００の動作は、出力トランジスタＱＮ１に負電流が流れるときの動作以外は、第１の実施例と同様であるため、説明を省略する。
【００８４】
図１３及び図１４を参照して、負荷駆動回路１００の出力トランジスタＱＮ１に負電流（オン電流と逆方向の電流：ここではソースからドレインへ流れる電流）電流が流れる場合の第２の実施の形態における負荷制御回路１００の動作について説明する。
【００８５】
図１４を参照して、出力トランジスタＱＮ１のソースからドレインへ電流が流れると、Ｎ−型エピタキシャル層２０２（及びＮ＋型シリコン基板２０１）と、Ｐ型ウェル領域２２１、２４１のそれぞれとのＰＮ接合に順方向に電流が流れる。これにより、Ｎ−型エピタキシャル層２０２（及びＮ＋型シリコン基板２０１）の電位は、Ｐ型ウェル領域２２１、２４１のそれぞれに対して−０．７Ｖ程度低くなる。
【００８６】
Ｎ−型エピタキシャル層２０２（及びＮ＋型シリコン基板２０１）の電位が、Ｐ型ウェル領域２４１の電位よりも−０．７Ｖ程度低くなると、寄生ＮＰＮトランジスタＱｐ２ｂはオンとなる。ここで、寄生ＮＰＮトランジスタＱｐ２ｂのコレクタは、ノードＮ５を介してＮチャネル型トランジスタＭＮ２のバックゲート（基板端子）に接続されている。このため、Ｎチャネル型トランジスタＭＮ２のバックゲート（基板端子）の電圧は、寄生ＮＰＮトランジスタＱｐ２ｂを介して、Ｎ−型エピタキシャル層２０２（及びＮ＋型シリコン基板２０１）に供給される。このときのＮ−型エピタキシャル層２０２（及びＮ＋型シリコン基板２０１）の電圧は、−０．７Ｖ程度なので、Ｎチャネル型トランジスタＭＮ２のバックゲート（Ｐ型ウェル領域２２１）も−０．７Ｖ程度となる。従って、Ｎチャネル型トランジスタＭＮ２に形成された寄生ＮＰＮトランジスタＱｐ１ａのベースとエミッタには共に−０．７Ｖが印加されることとなり、寄生ＮＰＮトランジスタＱｐ１ａはオフとなる。
【００８７】
上記の動作を、図１４を参照して説明する。出力トランジスタＱＮ１に負電流が流れることにより、出力端子ＯＵＴの電圧は−０．７Ｖとなる。このとき、寄生ＮＰＮトランジスタＱｐ２ｂのベース−エミッタ間電圧は順バイアスされてオンとなる。これにより、Ｎチャネル型トランジスタＭＮ２のバックゲート（基板端子）には、寄生ＮＰＮトランジスタＱｐ２ｂを介して、出力端子ＯＵＴの電圧（すなわち−０．７Ｖ）が供給される。この結果、寄生ＮＰＮトランジスタＱｐ１ａのベースとエミッタには、共に−０．７Ｖが供給されることとなり、寄生ＮＰＮトランジスタＱｐ１ａはオフとなる。
【００８８】
以上のように、図１２に示す負荷駆動回路１００では、出力トランジスタＱＮ１に負電流が流れても、寄生ＮＰＮトランジスタＱｐ１ａがオンとならずオフ状態を維持するため（動作しないため）、自己診断出力端子ＤＩＡＧに、図７に示すような誤信号は出力されない。
【００８９】
又、本実施の形態における負荷駆動回路１００では、デプレッション型のトランジスタ使用せずに負電流発生時の誤信号の発生を防止することができる。
【００９０】
３．第３の実施の形態
図１５から図１７を参照して、本発明による負荷駆動回路１００の第３の実施の形態における構成及び動作の詳細を説明する。
【００９１】
第１及び第２の実施の形態では、負電流の発生に起因した自己診断出力端子ＤＩＡＧに対する誤信号を防止する負荷駆動回路１００について説明したが、他の制御回路の誤動作を防止することも可能である。第３の実施の形態では、出力トランジスタＱＮ１のオン／オフを制御するＮチャネル型トランジスタＭＮ３において、負電流によって生じ得る誤動作を防止する負荷駆動回路１００について説明する。
【００９２】
図１５は、本発明による負荷駆動装置１０の第３の実施の形態における構成の一部を示す回路図である。第３の実施の形態における負荷駆動回路１００は、第２の実施の形態における負荷駆動回路１０の構成に加えてＮチャネル型トランジスタＭＮ４ｃを備える。これ以外の構成は、第２の実施の形態と同様であるため、以下では、第２の実施の形態と同様な構成及び動作についての説明は省略し、異なる構成及び動作について説明する。尚、図１５には、第２の実施の形態において説明した、自己診断出力を行うＮチャネル型トランジスタＭＮ２、自己診断出力端子ＤＩＡＧ、Ｎチャネル型トランジスタＭＮ４ｂを省略している。
【００９３】
Ｎチャネル型トランジスタＭＮ４ｃは、ドレインがノードＮ６を介してＮチャネル型トランジスタＭＮ３のバックゲート（基板端子）に接続され、ソースとバックゲート（基板端子）が接地端子ＧＮＤに共通接続されている。又、Ｎチャネル型トランジスタＭＮ４ｃはエンハンスメント型トランジスタであり、ゲートが電源端子ＶＣＣ（電源電圧ＶＣＣ：５Ｖ電源）に接続されているため、通常はオンしている。そのため、Ｎチャネル型トランジスタＭＮ３の基板端子には、Ｎチャネル型トランジスタＭＮ４ｃを介して接地端子ＧＮＤの電位、すなわち第２電源２から供給される第２電源電圧（ここでは接地電圧ＧＮＤ）が与えられる。尚、出力トランジスタＱＮ１のドレインは接地端子ＧＮＤに接続されているため、通常時において、Ｎチャネル型トランジスタＭＮ３のバックゲート（基板端子）には、出力トランジスタＱＮ１のソースに供給された電源電圧と同じ電圧が供給されることとなる。
【００９４】
図１６は、第３の実施の形態における負荷駆動回路１００の一部のトランジスタ構造を示す断面図である。図１６には、Ｎチャネル型トランジスタＭＮ３、ＭＮ４ｃ及び出力トランジスタＱＮ１の断面図が示されている。
【００９５】
図１６を参照して、本発明による負荷駆動回路１００では、出力トランジスタＱＮ１とそれを制御するトランジスタ（ここではＮチャネル型トランジスタＭＮ３、ＭＮ４ｃ）が同一チップ上（同一基板上）に構成されている。すなわち、出力トランジスタＱＮ１及びＮチャネル型トランジスタＭＮ３、ＭＮ４ｃは、同一のＮ＋型シリコン基板２０１及びＮ−型エピタキシャル層２０２上に形成される。出力トランジスタＱＮ１の構成は、第２の実施の形態と同様であるため、第２の実施の形態と異なる構造について説明する。
【００９６】
Ｎ−型エピタキシャル層の中に、制御回路用のＮチャネル型トランジスタＭＮ３、ＭＮ４ｂを形成するためのＰ型ウェル領域２５１、２６１がそれぞれ独立に形成される。Ｐ型ウェル領域２５１上には横型構造のＮチャネル型トランジスタＭＮ３が形成され、Ｐ型ウェル領域２６１上には横型構造のＮチャネル型トランジスタＭＮ４ｃが形成される。
【００９７】
詳細には、Ｐ型ウェル領域２５１上には、Ｎチャネル型トランジスタＭＮ３のソースとして機能するＮ＋型拡散領域２５２と、ドレインとして機能するＮ＋型拡散領域２５３と、バックゲート（Ｐ型ウェル領域２５１）とノードＮ６とを接続する基板端子として機能するＰ＋型拡散領域２５５が形成される。又、Ｐ型ウェル領域２５１上にはノードＮ２を介してロジック回路１０１に接続されるゲート電極２５４が形成される。更に、Ｎ＋型拡散領域２５２（ソース）は接地端子ＧＮＤに接続され、Ｎ＋型拡散領域２５３（ドレイン）はノードＮ６を介してゲート回路１０２に接続される。
【００９８】
Ｐ型ウェル領域２６１上には、Ｎチャネル型トランジスタＭＮ４ｃのソースとして機能するＮ＋型拡散領域２６２と、ドレインとして機能するＮ＋型拡散領域２６３と、バックゲート（Ｐ型ウェル領域２６１）と接地端子ＧＮＤとを接続する基板端子として機能するＰ＋型拡散領域２６５が形成される。又、Ｐ型ウェル領域２６１上には電源端子ＶＣＣに接続されるゲート電極２６４が形成される。更に、Ｎ＋型拡散領域２６２（ソース）は接地端子ＧＮＤに接続され、Ｎ＋型拡散領域２６３（ドレイン）はノードＮ６に接続される。
【００９９】
以上のような構成により、本実施の形態では、エンハンスメント型のＮチャネル型トランジスタＭＮ４ｃのドレイン電圧によって、Ｎチャネル型トランジスタＭＮ３のバックゲート電圧を制御することができる。
【０１００】
図１６に示すように、Ｎチャネル型トランジスタＭＮ３、ＭＮ４ｃのそれぞれには、寄生ＮＰＮバイポーラトランジスタＱｐ１ｂ、Ｑｐ２ｃが形成される。詳細には、Ｎ＋型拡散領域２５３、Ｐ型ウェル領域２５１、Ｎ−型エピタキシャル層２０２（及びＮ＋型シリコン基板２０１）をそれぞれコレクタ、ベース、エミッタとする寄生ＮＰＮトランジスタＱｐ１ｂと、Ｎ＋型拡散領域２６３、Ｐ型ウェル領域２６１、Ｎ−型エピタキシャル層２０２（及びＮ＋型シリコン基板２０１）をそれぞれコレクタ、ベース、エミッタとする寄生ＮＰＮトランジスタＱｐ２ｃが形成される。
【０１０１】
図１７は、寄生ＮＰＮバイポーラトランジスタＱｐ１ｂ、Ｑｐ２ｃを含めた第３の実施の形態における負荷駆動回路１００の構成を示す回路図である。上記の構成により、寄生ＮＰＮバイポーラＱｐ１ｂは、エミッタが出力端子ＯＵＴに接続され、コレクタがノードＮ４（出力トランジスタＱＮ１のゲートに接続され、ベースがＮチャネル型トランジスタＭＮ３のバックゲート（基板端子）に接続される。又、寄生ＮＰＮバイポーラＱｐ２ｃは、エミッタが出力端子ＯＵＴに接続され、コレクタがＮチャネル型トランジスタＭＮ３のバックゲート（基板端子）に接続され、ベースがＮチャネル型トランジスタＭＮ４ｃのバックゲート（基板端子）に接続される。
【０１０２】
第３の実施の形態における負荷駆動回路１００の動作は、出力トランジスタＱＮ１に負電流が流れるときの動作以外は、第１の実施例と同様であるため、説明を省略する。
【０１０３】
図１６及び図１７を参照して、負荷駆動回路１００の出力トランジスタＱＮ１に負電流（オン電流と逆方向の電流：ここではソースからドレインへ流れる電流）へ電流が流れる場合の第３の実施の形態における負荷制御回路１００の動作について説明する。
【０１０４】
図１６を参照して、出力トランジスタＱＮ１のソースからドレインへ電流が流れると、Ｎ−型エピタキシャル層２０２（及びＮ＋型シリコン基板２０１）と、Ｐ型ウェル領域２５１、２６１のそれぞれとのＰＮ接合に順方向に電流が流れる。これにより、Ｎ−型エピタキシャル層２０２（及びＮ＋型シリコン基板２０１）の電位は、Ｐ型ウェル領域２５１、２６１のそれぞれに対して−０．７Ｖ程度低くなる。
【０１０５】
Ｎ−型エピタキシャル層２０２（及びＮ＋型シリコン基板２０１）の電位が、Ｐ型ウェル領域２６１の電位よりも−０．７Ｖ程度低くなると、寄生ＮＰＮトランジスタＱｐ２ｃはオンとなる。ここで、寄生ＮＰＮトランジスタＱｐ２ｃのコレクタは、ノードＮ６を介してＮチャネル型トランジスタＭＮ３のバックゲート（基板端子）に接続されている。このため、Ｎチャネル型トランジスタＭＮ３のバックゲート（基板端子）の電圧は、寄生ＮＰＮトランジスタＱｐ２ｃを介して、Ｎ−型エピタキシャル層２０２（及びＮ＋型シリコン基板２０１）に供給される。このときのＮ−型エピタキシャル層２０２（及びＮ＋型シリコン基板２０１）の電圧は、−０．７Ｖ程度なので、Ｎチャネル型トランジスタＭＮ３のバックゲート（Ｐ型ウェル領域２２１）も−０．７Ｖ程度となる。従って、Ｎチャネル型トランジスタＭＮ３に形成された寄生ＮＰＮトランジスタＱｐ１ｂのベースとエミッタには共に−０．７Ｖが印加されることとなり、寄生ＮＰＮトランジスタＱｐ１ｂはオフとなる。
【０１０６】
上記の動作を、図１７を参照して説明する。出力トランジスタＱＮ１に負電流が流れることにより、出力端子ＯＵＴの電圧は−０．７Ｖとなる。このとき、寄生ＮＰＮトランジスタＱｐ２ｃのベース−エミッタ間電圧は順バイアスされてオンとなる。これにより、Ｎチャネル型トランジスタＭＮ３のバックゲート（基板端子）には、寄生ＮＰＮトランジスタＱｐ２ｃを介して、出力端子ＯＵＴの電圧（すなわち−０．７Ｖ）が供給される。この結果、寄生ＮＰＮトランジスタＱｐ１ｂのベースとエミッタには、共に−０．７Ｖが供給されることとなり、寄生ＮＰＮトランジスタＱｐ１ｂはオフとなる。
【０１０７】
以上のように、図１５に示す負荷駆動回路１００では、出力トランジスタＱＮ１に負電流が流れても、寄生ＮＰＮトランジスタＱｐ１ｂがオンとならずオフ状態を維持するため（動作しないため）、出力トランジスタＱＮ１のゲートに出力される制御信号に対して、誤信号は出力されない。
【０１０８】
図６を参照して、従来の負荷駆動回路５００では、Ｎチャネル型トランジスタＭＮ３０の基板端子は、接地端子ＧＮＤに接続されているため、出力トランジスタＱＮ１０に負電流が流れると、Ｎチャネル型トランジスタＭＮ３０に形成された寄生ＮＰＮトランジスタがオンとなる。これにより、出力トランジスタＱＮ１０のゲートの電圧は出力端子ＯＵＴの電位に引き下げられ、出力トランジスタＱＮ１０はオフとなる場合がある。
【０１０９】
この場合、図４（ｂ）に示すように、ローサイド側の出力トランジスタＱ１（図１に示す出力トランジスタＱＮ１０）には、負電流（回生電流）が流れている。このとき、制御回路によって出力トランジスタＱ１をオンして負電流を、チャネルを通して流すことで損失を小さくする方法がある。しかし、従来例の負荷駆動回路５００では、上記の理由から寄生ＮＰＮトランジスタＱｐ１ｃがオンして、出力トランジスタＱＮ１０（Ｑ１）をオフするように動作するため、出力トランジスタＱＮ１０（Ｑ１）のボディダイオードを介して負電流が流れ、損失が大きくなってしまう。
【０１１０】
それに対して、本実施例の負荷駆動回路１００では、出力トランジスタＱＮ１に負電流が流れたときに、寄生ＮＰＮトランジスタＱｐ１ｃがオンしないので、負電流が流れている間も確実に出力トランジスタＱＮ１をオンする制御を行うことができる。これにより、負電流による損失を軽減することができる。
【０１１１】
４．第４の実施の形態
図１８から図２０を参照して、本発明による負荷駆動回路３００の第４の実施の形態における構成及び動作の詳細を説明する。
【０１１２】
第１から第３の実施の形態では、ローサイドスイッチを構成する負荷駆動回路１００の構成及び動作を説明したが、ハイサイドスイッチを構成する負荷駆動回路３００も、同様に負電流に起因する制御回路の誤動作を防止することができる。第４の実施の形態では、図８に示す負荷駆動装置１０において、ハイサイドスイッチとして利用される負荷駆動回路３００について説明する。
【０１１３】
図１８は、本発明による負荷駆動装置１０の第４の実施の形態における構成の一部を示す回路図である。第４の実施の形態における負荷駆動装置１０は、負荷駆動回路３００、ＣＰＵ１０５、第１電源１、第２電源２、入力端子ＩＮ、出力端子ＯＵＴ、電源端子ＶＢ、接地端子ＧＮＤを備える。
【０１１４】
第４の実施の形態における負荷駆動回路３００は、ロジック回路３０１、ゲート回路３０２、過熱検出回路３０３、過電流検出回路３０４、出力トランジスタＱＰ１、Ｐチャネル型トランジスタＭＰ３、ＭＰ４、抵抗Ｒ３０１、Ｒ３０２を備える。
【０１１５】
出力端子ＯＵＴは、誘導性負荷３を介して第２電源２に接続される。電源端子ＶＢは、第１電源１に接続され、接地端子ＧＮＤは第２電源２に接続される。入力端子ＩＮは、ＣＰＵ１０５に接続される。本実施の形態では、第１電源１はバッテリ電圧ＶＢを供給し、第２電源２は接地電圧ＧＮＤを供給する。
【０１１６】
ロジック回路３０１は、入力端子ＩＮからの入力信号、過熱検出回路３０３からの過熱検出信号、又は過電流検出回路３０４からの過電流検出信号に応じた制御信号をノードＮ１１、Ｎ１２に出力する。ノードＮ１１に出力された制御信号はゲート回路３０２に入力される。ノードＮ１２に出力された制御信号は、Ｐチャネル型トランジスタＭＰ３のゲートに入力される。
【０１１７】
ゲート回路３０２は、ノードＮ１１（ロジック回路３０１）からの制御信号に応じた信号レベル（ハイレベル又はローレベル）の信号を出力トランジスタＱＰ１のゲート（ノードＮ１４）に出力し、出力トランジスタＱＰ１のオン／オフを制御する。
【０１１８】
出力トランジスタＱＰ１は、ドレインが出力端子ＯＵＴに、ソースが電源端子ＶＢに、ゲートがノードＮ１４を介してゲート回路３０２に接続される。出力トランジスタＱＰ１はパワーＭＯＳＦＥＴが好適に用いられる。
【０１１９】
Ｐチャネル型トランジスタＭＰ３は、出力トランジスタＱＰ１のゲート（ノードＮ１４）とソース（電源端子ＶＢ）との間に接続される。詳細には、Ｐチャネル型トランジスタＭＰ３のドレインはノードＮ１４に、ソースは電源端子ＶＢ（第１電源１）に、ゲートはロジック回路３０１の出力端子の１つであるノードＮ１２に接続される。
【０１２０】
ロジック回路３０１は、負荷駆動回路３００（又は負荷駆動装置１０）が過温度状態であることを示す過熱検出信号が入力された場合、あるいは、誘導性負荷３に過電流が流れていることを示す過電流検出信号が入力された場合、Ｐチャネル型トランジスタＭＮ３をオフとするための制御信号をノードＮ１２に出力する。これにより、Ｐチャネル型トランジスタＭＰ３は負荷駆動回路３００が過温度状態または過電流状態等の異常が検出されたとき、出力トランジスタＱＰ１をオフするように動作する。又、負荷駆動装置１０（負荷駆動回路３００）が正常状態では、Ｐチャネル型トランジスタＭＰ３はオフとなり、出力トランジスタＱＰ１は、ロジック回路３０１からの制御信号に応じた動作により、誘導性負荷３に流れる電流を制御する。
【０１２１】
過熱検出回路３０３は、負荷駆動装置１０の温度（又は周辺温度）をモニタし、所定の温度よりも負荷駆動回路３００の温度が上昇した場合に、ロジック回路３０１へ異常を示す過温度検出信号を出力する。
【０１２２】
過電流検出回路３０４は、出力トランジスタＱＰ１のドレインとソースの間に接続された分圧抵抗Ｒ３０１、Ｒ３０２によって得られた分圧電圧を監視することで出力トランジスタＱＰ１のドレイン−ソース間電圧の異常の有無を検出する。詳細には、分圧抵抗Ｒ３０１の一端は出力トランジスタＱＰ１のドレイン端子に、他端は抵抗Ｒ３０２の一端に接続される。抵抗Ｒ３０２の他端は出力トランジスタＱＰ１のソース端子に接続される。抵抗Ｒ３０１とＲ３０２との接続点は、過電流検出回路３０４に共通接続され、当該接続点を介して出力トランジスタＱＰ１のドレイン−ソース間電圧の分圧電圧が過電流検出回路３０４に入力される。
【０１２３】
過電流検出回路３０４は、出力トランジスタＱＰ１のドレイン−ソース間電圧をモニタすることにより、出力トランジスタＱＰ１に流れる電流をモニタする。例えば、出力トランジスタＱＰ１のドレイン−ソース間電圧が所定の電圧よりも大きくなると、出力トランジスタＱＰ１に過電流が流れたと判定し、ロジック回路３０１へ異常を示す過電流検出信号を出力する。
【０１２４】
過熱検出回路３０３又は過電流検出回路３０４が異常を示す検出信号を出力すると、ロジック回路３０１はノードＮ１２にローレベルの信号を出力して、Ｐチャネル型トランジスタＭＰ３をオンする。
【０１２５】
Ｐチャネル型トランジスタＭＰ４は、エンハンスメント型トランジスタであり、ドレインがノードＮ１３を介してＰチャネル型トランジスタＭＰ３のバックゲート（基板端子）に接続され、ソースとバックゲート（基板端子）が電源端子ＶＢに共通接続され、ゲートが接地端子ＧＮＤに接続される。このような接続のため、通常、Ｐチャネル型トランジスタＭＰ４はオンしている。そのため、Ｐチャネル型トランジスタＭＰ３の基板端子には、Ｐチャネル型トランジスタＭＰ４を介して電源端子ＶＢの電位、すなわち第１電源１から供給される第１電源電圧（ここではバッテリー電圧ＶＢ）が与えられる。尚、出力トランジスタＱＰ１のドレインは電源端子ＶＢに接続されているため、通常時において、Ｐチャネル型トランジスタＭＰ３のバックゲート（基板端子）には、出力トランジスタＱＰ１のソースに供給された電源電圧と同じ電圧が供給されることとなる。
【０１２６】
図１９は、第４の実施の形態における負荷駆動回路３００の一部のトランジスタ構造を示す断面図である。図１９には、Ｐチャネル型トランジスタＭＰ３、ＭＰ４及び出力トランジスタＱＰ１の断面図が示されている。
【０１２７】
図１９を参照して、本発明による負荷駆動回路３００では、出力トランジスタＱＰ１とそれを制御するトランジスタ（ここではＰチャネル型トランジスタＭＰ３、ＭＰ４）が同一チップ上（同一基板上）に構成されている。すなわち、出力トランジスタＱＰ１及びＰチャネル型トランジスタＭＰ３、ＭＰ４は、同一のＰ＋型シリコン基板４０１及びＰ−型エピタキシャル層４０２上に形成される。ここで、Ｐ＋シリコン基板４０１の上にはＰ−型エピタキシャル層４０２が形成されており、Ｐ−型エピタキシャル層４０２に対向するＰ＋シリコン基板４０１の裏面にはドレイン電極４００が蒸着されている。
【０１２８】
出力トランジスタＱＰ１は、ドレイン電極４００が蒸着されたＰ＋型シリコン基板４０１及びＰ−型エピタキシャル層４０２をドレインとする縦型構造のトランジスタである。Ｐ−型エピタキシャル層４０２上には出力トランジスタＱＰ１のソース領域を形成するＮ型ベース領域４１１が形成され、Ｎ型ベース領域４１１内に、ソース領域として機能するＰ＋型拡散領域４１２と、バックゲートと電源端子ＶＢとを接続する基板端子として機能するＮ＋型拡散領域４１３とが形成される。又、Ｐ−型エピタキシャル層４０２上にはノードＮ１４を介してゲート回路３０２に接続されたゲート電極４１４が形成される。更に、ドレイン電極４００は、出力端子ＯＵＴが接続され、Ｐ＋型拡散領域４１２（ソース）は電源端子ＶＢに接続される。
【０１２９】
一方、Ｐ−型エピタキシャル層４０２の中に、制御回路用のＰチャネル型トランジスタＭＰ３、ＭＰ４を形成するためのＮ型ウェル領域４２１、４３１がそれぞれ独立に形成される。Ｎ型ウェル領域４２１上には横型構造のＰチャネル型トランジスタＭＰ３が形成され、Ｎ型ウェル領域４３１上には横型構造のＰチャネル型トランジスタＭＰ４が形成される。
【０１３０】
詳細には、Ｎ型ウェル領域４２１上には、Ｐチャネル型トランジスタＭＰ３のソースとして機能するＰ＋型拡散領域４２２と、ドレインとして機能するＰ＋型拡散領域４２３と、バックゲート（Ｎ型ウェル領域４２１）とノードＮ１３とを接続する基板端子として機能するＮ＋型拡散領域４２５が形成される。又、Ｎ型ウェル領域４２１上にはノードＮ１２を介してロジック回路３０１に接続されるゲート電極４２４が形成される。更に、Ｐ＋型拡散領域４２２（ソース）は電源端子ＶＢに接続され、Ｐ＋型拡散領域４２３（ドレイン）はノードＮ１４に接続される。
【０１３１】
Ｎ型ウェル領域４３１上には、Ｐチャネル型トランジスタＭＰ４のソースとして機能するＰ＋型拡散領域４３２と、ドレインとして機能するＰ＋型拡散領域４３３と、バックゲート（Ｎ型ウェル領域４３１）と電源端子ＶＢとを接続する基板端子として機能するＮ＋型拡散領域４３５が形成される。又、Ｎ型ウェル領域４３１上には接地端子ＧＮＤに接続されるゲート電極４３４が形成される。更に、Ｐ＋型拡散領域４３２（ソース）は電源端子ＶＢに接続され、Ｐ＋型拡散領域４２３（ドレイン）はノードＮ１３に接続される。
【０１３２】
以上のような構成により、本実施の形態では、エンハンスメント型のＰチャネル型トランジスタＭＰ４のドレイン電圧によって、Ｐチャネル型トランジスタＭＰ３のバックゲート電圧を制御することができる。
【０１３３】
図１９に示すように、Ｐチャネル型トランジスタＭＰ３、ＭＰ４のそれぞれには、寄生ＰＮＰバイポーラトランジスタＱｐ１ｃ、Ｑｐ２ｄが形成される。詳細には、Ｐ＋型拡散領域４２３、Ｎ型ウェル領域４２１、Ｐ−型エピタキシャル層４０２（及びＰ＋型シリコン基板４０１）をそれぞれコレクタ、ベース、エミッタとする寄生ＰＮＰトランジスタＱｐ１ｃと、Ｐ＋型拡散領域４３３、Ｎ型ウェル領域４３１、Ｐ−型エピタキシャル層４０２（及びＰ＋型シリコン基板４０１）をそれぞれコレクタ、ベース、エミッタとする寄生ＰＮＰトランジスタＱｐ２ｄが形成される。
【０１３４】
図２０は、寄生ＰＮＰバイポーラトランジスタＱｐ１ｃ、Ｑｐ２ｄを含めた第４の実施の形態における負荷駆動回路１００の構成を示す回路図である。上記の構成により、寄生ＰＮＰバイポーラＱｐ１ｃは、エミッタが出力端子ＯＵＴに接続され、コレクタがノードＮ１４（出力トランジスタＱＰ１のゲート）に接続され、ベースがＰチャネル型トランジスタＭＮ３のバックゲート（基板端子）に接続される。寄生ＰＮＰバイポーラＱｐ２ｄは、エミッタが出力端子ＯＵＴに接続され、コレクタがＰチャネル型トランジスタＭＮ３のバックゲート（基板端子）に接続され、ベースがＰチャネル型トランジスタＭＮ４のバックゲート（基板端子）に接続される。
【０１３５】
次に、図１８を参照して、第４の実施の形態における負荷駆動装置１０（負荷駆動回路３００）の負荷駆動動作を説明する。
【０１３６】
ＣＰＵ１０５から入力端子ＩＮにハイレベル信号が入力されると、ロジック回路３０１はノードＮ１１にハイレベル信号を出力し、ゲート回路３０２はノードＮ１４にハイレベル信号を出力する。これにより、出力トランジスタＱＰ１はオフとなり、誘導性負荷３への電流供給が遮断される。
【０１３７】
ＣＰＵ１０５から入力端子ＩＮにローレベル信号が入力されると、ロジック回路３０１はノードＮ１１にローレベル信号を出力し、ゲート回路３０２はノードＮ１４にローレベル信号を出力する。過温度検出や過電流検出の異常が発生していない場合は、ロジック回路３０１はノードＮ１２にハイレベル信号を出力する。これにより、出力トランジスタＱＰ１はオンとなり、誘導性負荷３にバッテリ電圧ＶＢに応じた電流が供給される。一方、過温度検出や過電流検出の異常が発生した場合は、ロジック回路３０１はノードＮ１２にローレベル信号を出力する。これにより、出力トランジスタＱＰ１はオフとなり、誘導性負荷３への電流供給が遮断される。
【０１３８】
上記ように、負荷駆動回路３００は、ＣＰＵ１０５から入力される制御信号に応じて誘導性負荷３への電流制御を行う。
【０１３９】
本発明による負荷駆動装置１０を用いて、図８に示すにモータ負荷（誘導性負荷３）を駆動するとき、従来と同様に図４に示されるシーケンスで動作する。例えば、負荷制御回路１００−２、３００−１の出力トランジスタがオン、負荷制御回路１００−１、３００−２の出力トランジスタがオフとなることで、図４（ａ）に示すようにバッテリ電圧ＶＢによってモータ負荷が通電される。このとき、モータ負荷を通電しているときの状態（図４（ａ））から非通電状態（例えば図４（ｃ））へ遷移する場合、モータ負荷による逆起電力により負荷駆動装置１０の出力トランジスタＱＰ１にオン電流とは逆向きの電流（負電流）が流れる。図８を参照して、負荷制御回路３００−１の出力トランジスタをオンとし、負荷制御回路１００−２の出力トランジスタをオフとすることで、第２電源２からモータ負荷（誘導性負荷３）を切り離し、通電状態から非通電状態に遷移することができる。この場合、負荷駆動回路３００−１、誘導性負荷３、負荷駆動回路３００−２を順に巡る負電流（回生電流）が発生し、負荷駆動回路３００−２の出力トランジスタＱＰ１にはドレインからソース方向（オン電流と逆方向）に向かう負電流が流れる。
【０１４０】
図１９及び図２０を参照して、負荷駆動回路３００の出力トランジスタＱＰ１に負電流（オン電流と逆方向の電流：ここではドレインからソースへ流れる電流）が流れる場合の第４の実施の形態における負荷制御回路３００の動作について説明する。
【０１４１】
図１９を参照して、出力トランジスタＱＰ１のドレインからソースへ電流が流れると、Ｐ−型エピタキシャル層４０２（及びＰ＋型シリコン基板４０１）と、Ｎ型ウェル領域４２１、４３１のそれぞれとのＰＮ接合に順方向に電流が流れる。これにより、Ｐ−型エピタキシャル層４０２（及びＰ＋型シリコン基板４０１）の電位は、Ｎ型ウェル領域４２１、４３１のそれぞれに対して０．７Ｖ程度高くなる。
【０１４２】
Ｐ−型エピタキシャル層４０２（及びＰ＋型シリコン基板４０１）の電位が、Ｎ型ウェル領域４３１の電位よりも０．７Ｖ程度高くなると、寄生ＰＮＰトランジスタＱｐ２ｄはオンとなる。ここで、寄生ＰＮＰトランジスタＱｐ２ｄのコレクタは、ノードＮ１３を介してＰチャネル型トランジスタＭＰ３のバックゲート（基板端子）に接続されている。このため、Ｐチャネル型トランジスタＭＰ３のバックゲート（基板端子）の電圧は、寄生ＰＮＰトランジスタＱｐ２ｄを介して、Ｐ−型エピタキシャル層４０２（及びＰ＋型シリコン基板４０１）に供給される。このときのＰ−型エピタキシャル層４０２（及びＰ＋型シリコン基板４０１）の電圧は、バッテリ電圧ＶＢ＋０．７Ｖ程度なので、Ｐチャネル型トランジスタＭＰ３のバックゲート（Ｎ型ウェル領域４２１）もバッテリ電圧ＶＢ＋０．７Ｖ程度となる。従って、Ｎチャネル型トランジスタＭＮ２に形成された寄生ＮＰＮトランジスタＱｐ１ｃのベースとエミッタには共にバッテリ電圧ＶＢ＋０．７Ｖが印加されることとなり、寄生ＮＰＮトランジスタＱｐ１ｃはオフとなる。
【０１４３】
上記の動作を、図２０を参照して説明する。出力トランジスタＱＰ１に負電流が流れることにより、出力端子ＯＵＴの電圧はバッテリ電圧ＶＢ（第１電源電圧）＋０．７Ｖとなる。このとき、寄生ＮＰＮトランジスタＱｐ２ｄのベース−エミッタ間電圧は順バイアスされてオンとなる。これにより、Ｐチャネル型トランジスタＭＰ３のバックゲート（基板端子）には、寄生ＰＮＰトランジスタＱｐ２ｄを介して、出力端子ＯＵＴの電圧（すなわちバッテリー電圧＋０．７Ｖ）が供給される。この結果、寄生ＰＮＰトランジスタＱｐ１ｃのベースとエミッタには、共にバッテリ電圧ＶＢ＋０．７Ｖが供給されることとなり、寄生ＰＮＰトランジスタＱｐ１ｃはオフとなる。
【０１４４】
従来技術では、Ｐチャネル型で縦型構造の出力トランジスタを制御する制御回路として当該出力トランジスタと同一基板上に横型構造のＰチャネル型トランジスタが形成されている場合、図４（ｃ）に示す状態に遷移したとき、ハイサイドスイッチ内の負荷制御回路に形成された寄生ＰＮＰトランジスタが動作し、図４（ｃ）に示す出力トランジスタＱ４がオフとなってしまう。この場合、誘導性負荷３の逆起電力による負電流（回生電流）が出力トランジスタＱ４のボディダイオードを介して流れるため損失が大きくなってしまう。
【０１４５】
それに対して、本実施例では、出力トランジスタＱＰ１に流れる負電流により、Ｐチャネル型トランジスタＭＰ３が有する寄生ＰＮＰトランジスタＱｐ１ｄはオフして、出力トランジスタＱＰ１をオフすることはない。このため、負電流が流れている間も確実に出力トランジスタＱＰ１をオンする制御を行うことができる。これにより、負電流による損失を軽減することができる。
【０１４６】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。第１から第４の実施の形態は技術的に矛盾のない範囲内で組み合わせて実施することができる。
【符号の説明】
【０１４７】
１：第１電源
２：第２電源
３：誘導性負荷
４：第３電源
１０：負荷駆動装置
１１：制御回路
１２：制御回路
ＭＮ２、ＭＮ３、ＭＮ４ａ、ＭＮ４ｂ、ＭＮ４ｃ：Ｎチャネル型トランジスタ
ＭＰ３、ＭＰ４：Ｐチャネル型トランジスタ
ＱＮ１、ＱＰ１：出力トランジスタ
１００、１００−１、１００−２、３００、３００−１、３００−２：負荷駆動回路
１０１、３０１：ロジック回路
１０２、３０２：ゲート回路
１０３、３０３：過熱検出回路
１０４、３０４：過電流検出回路
１０５：ＣＰＵ
２００、４００：ドレイン電極
２０１、４０１：シリコン基板
２０２：Ｎ−型エピタキシャル層
２１１：Ｐ型ベース領域
２１２、２２２、２２３、２３２、２３３、２４２、２４３、２５２、２５３、２６２、２６３、４１３、４２５、４３５：Ｎ＋型拡散領域
２１３、２２５、２３５、２４５、２５５、２６５、４１２、４２２、４２３、４３２、４３３：Ｐ＋型拡散領域
２１４：ゲート電極
２２１：Ｐ型ウェル領域
２２４、２３４、２４４、２５４、２６４、４１４、４２４、４３４：ゲート電極
２３１、２４１、２５１、２６１、：Ｐ型ウェル領域
２３６：Ｎ＋型反転層
４０２：Ｐ−型エピタキシャル層
４１１：Ｎ型ベース領域
４２１、４３１：Ｎ型ウェル領域
【図１】
0005486396.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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