(57)【特許請求の範囲】
【請求項１】
半導体装置が所定の温度に達したことを検出する温度検出回路において、
第１ｐｎ接合と、
前記第１ｐｎ接合よりも順方向電圧の小さい第２ｐｎ接合と、
前記第２ｐｎ接合に直列接続された第１抵抗と、
前記第１ｐｎ接合の順方向電圧と前記第２ｐｎ接合の順方向電圧との差に比例した第１電流を生成する第１電流生成回路と、
前記第１電流に比例した電流が供給される第３ｐｎ接合と、
前記第１電流に比例した電流を電圧に変換する電圧変換抵抗と、
前記第３ｐｎ接合の順方向電圧と前記電圧変換抵抗の電圧降下を比較する比較手段と、を備え、
前記第１電流生成回路は、
前記第１ｐｎ接合及び第２ｐｎ接合に等しい電流を供給するカレントミラー回路と、
前記カレントミラー回路で生成された電流に比例した電流を供給する第３電流源及び第４電流源と、
前記カレントミラー回路の第１出力と前記第１ｐｎ接合の一端との間に接続され、ソースが前記第１ｐｎ接合の一端に接続され、ドレインが前記カレントミラー回路の第１出力に接続された第１ＭＯＳトランジスタと、
前記カレントミラー回路の第２出力と、前記第２ｐｎ接合の一端に一端が接続された前記第１抵抗の他端との間に接続され、ソースが前記第１抵抗の他端に接続され、ドレインが前記カレントミラー回路の第２出力に接続された第２ＭＯＳトランジスタと、を備え、
前記第１ｐｎ接合の他端と前記第２ｐｎ接合の他端は接地端子に接続されており、
前記第１ＭＯＳトランジスタのゲートと前記第２ＭＯＳトランジスタのゲートは共通接続されると共に、前記第１ＭＯＳトランジスタ又は前記第２ＭＯＳトランジスタのドレインに接続されており、
前記比較手段は、
前記第３電流源の出力と前記電圧変換抵抗の一端との間に接続され、ソースが前記電圧変換抵抗の一端に接続され、ドレインが前記第３電流源の出力に接続された第３ＭＯＳトランジスタと、
前記第４電流源の出力と前記第３ｐｎ接合の一端との間に接続され、ソースが前記第３ｐｎ接合の一端に接続され、ドレインが前記第４電流源の出力に接続された第４ＭＯＳトランジスタと、を備え、
前記第３ＭＯＳトランジスタのゲートと前記第４ＭＯＳトランジスタのゲートは共通接続されると共に、前記第３ＭＯＳトランジスタ又は前記第４ＭＯＳトランジスタのドレインに接続され、
前記電圧変換抵抗の他端と前記第３ｐｎ接合の他端は接地端子に接続され、
前記第３ＭＯＳトランジスタのドレインと前記第４ＭＯＳトランジスタのドレインのうち、前記第３ＭＯＳトランジスタ及び前記第４ＭＯＳトランジスタのゲートが接続されていない方のＭＯＳトランジスタのドレインが出力端子を構成する温度検出回路。
【請求項２】
前記温度検出回路は、検出温度にヒステリシスを設けた請求項１に記載の温度検出回路。
【請求項３】
前記ヒステリシスの生成は、
前記電圧変換抵抗を第２抵抗と第３抵抗の直列回路で構成し、
前記第３抵抗を短絡する短絡手段を設け、
前記比較手段の出力に応じて、前記第３抵抗を短絡することで行なう請求項２に記載の温度検出回路。
【請求項４】
半導体装置が所定の温度に達したことを検出する温度検出回路において、
第１ｐｎ接合と、
前記第１ｐｎ接合よりも順方向電圧の小さい第２ｐｎ接合と、
前記第２ｐｎ接合に直列接続された第１抵抗と、
前記第１ｐｎ接合の順方向電圧と前記第２ｐｎ接合の順方向電圧との差に比例した第１電流を生成する第１電流生成回路と、
前記第１電流に比例した電流が供給される第３ｐｎ接合と、
前記第１電流に比例した電流を電圧に変換する電圧変換抵抗と、
前記第３ｐｎ接合の順方向電圧と前記電圧変換抵抗の電圧降下を比較する比較手段と、を備え、
前記温度検出回路は、検出温度にヒステリシスを設け、
前記ヒステリシスの生成は、
前記電圧変換抵抗を第２抵抗と第３抵抗の直列回路で構成し、
前記第３抵抗を短絡する短絡手段を設け、
前記比較手段の出力に応じて、前記第３抵抗を短絡することで行なう温度検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置における温度検出回路に関し、特にトリミングなどの調整を行なわなくても高精度の温度検出が可能な温度検出回路に関する。
【背景技術】
【０００２】
近年、半導体装置は高集積化と並行して高速化が進み、高速クロックで動作するようになってきた。例えばＣＭＯＳ半導体装置はクロック周波数に比例して消費電流が増加するので、半導体装置の温度上昇が問題となっている。また、パワートランジスタを備えて大電流を扱う半導体装置においては、パワートランジスタが発熱し、同じく温度上昇の問題が発生する。
【０００３】
そこで、半導体チップの温度を絶対最大温度以下に制限するために、チップ内に温度検出回路を内蔵し、チップ温度が所定の温度に到達した場合は、温度を低下させるための動作を行なうようにすることが一般に行なわれている。
【０００４】
温度検出の方法としては以下の３通りがよく用いられる。
第１の方法は、正又は負の温度特性を備えた電圧と、温度特性を持たない参照電圧をコンパレータで比較し、正又は負の温度特性を備えた電圧が参照電圧と同電位になった温度を検出する方法である。
第２の方法は、正又は負の温度特性を備えた電圧と、同じ正又は負の温度特性であるが、温度変化率の異なる電圧をコンパレータで比較し、両方の電圧が同電位になった温度を検出する方法である。
第３の方法は、正の温度特性を備えた電圧と、負の温度特性を備えた電圧をコンパレータで比較し、両方の電圧が同電位なった温度を検出する方法である。
【０００５】
第１の方法は、温度特性を持たない参照電圧を作るのが難しいという問題があった。また、参照電圧の値によって検出温度が変化してしまうので、参照電圧を正確に設定するために、トリミングなどの調整工程が必要であるという問題もあった。しかし、共用できる正確な参照電圧があれば、温度特性を備えた電圧を１つ作ればよいので回路の簡素化には有効であり、最も一般的な構成となっている。
【０００６】
第２の方法は、温度特性が同方向なので相対的な温度変化が小さくなり、検出温度のバラツキが大きくなるという問題があった。しかも、温度特性の異なる２つ作らなければならないため回路規模が大きくなるという問題もあった。
【０００７】
第３の方法は、温度特性が逆方向なので相対的な温度変化が大きくなり、検出温度のバラツキが小さくできる。この方法も温度特性の異なる２つ作らなければならないため回路規模が大きくなるという問題があった。しかし、正確な参照電圧が無い場合にはトリミングなどの調整回路や調整工程が不要となり有効な方法である。
【０００８】
温度特性を持った電圧としては、半導体のｐｎ接合の順方向電圧を利用するものが一般的である。ｐｎ接合に定電流を供給すると、その順方向電圧は負の温度特性を持つため、この順方向電圧は温度検出に利用されうる。
【０００９】
第３の方法を採用した従来技術としては、例えば特許文献１〜３に開示されたものがある。
図３は、特許文献１に開示されている温度検出回路である。この温度検出回路は以下の構成要素を備えている。
ソースが電源端子Ｖddに接続され、カレントミラー回路を構成しているＰＭＯＳトランジスタＭ１１〜Ｍ１３が設けられている。ＰＭＯＳトランジスタ１１のドレインと接地端子ＧＮＤ間に第１ダイオードＤ１１が接続されている。ＰＭＯＳトランジスタＭ１２のドレインと接地端子ＧＮＤ間に、直列接続された第１抵抗Ｒ１１と第２ダイオードＤ１２が接続されている。
【００１０】
ＰＭＯＳトランジスタＭ１１とＰＭＯＳトランジスタＭ１２のドレインが入力され、出力がＰＭＯＳトランジスタＭ１１〜Ｍ１３のゲートに接続されている演算増幅回路１１が設けられている。
ＰＭＯＳトランジスタＭ１３のドレインと接地端子ＧＮＤ間に第２抵抗Ｒ１２が接続されている。電源端子Ｖddと接地端子ＧＮＤ間に、直列接続された電流源Ｉ１１と第３ダイオードＤ１３が接続されている。第２抵抗Ｒ１２の電圧降下と、第３ダイオードＤ１３の順方向電圧を比較するコンパレータ１２が設けられている。
【００１１】
演算増幅回路１１は、ＰＭＯＳトランジスタＭ１１とＭ１２のドレイン電圧が同電位になり、しかも同じドレイン電流となる電流Ｉ１を、第１ダイオードＤ１１と、直列接続された第１抵抗Ｒ１と第２ダイオードＤ１２に供給するように、ＰＭＯＳトランジスタＭ１１とＭ１２のゲート電圧を制御する。
【００１２】
第２ダイオードＤ１２は、第１ダイオードＤ１１と同じ特性のダイオードを複数並列に接続したものである。そのため、第２ダイオードＤ１２に第１ダイオードＤ１１と同じ電流が供給されると、第２ダイオードＤ１２の順方向電圧は第１ダイオードＤ１１よりも小さくなる。
【００１３】
第１ダイオードＤ１１の順方向電圧と第２ダイオードの順方向電圧の電圧差が第１抵抗Ｒ１１の電圧降下分になる。第１抵抗Ｒ１１の電圧降下をＶ１とすると、電流Ｉ１は、
Ｉ１＝Ｖ１／Ｒ１１  ・・・(式１０)
となる。
【００１４】
この電流Ｉ１は正の温度特性を持った電流である。電流Ｉ１は、カレントミラー回路を構成しているＰＭＯＳトランジスタＭ１３のドレイン電流となり、第２抵抗Ｒ１２に供給されるので、第２抵抗Ｒ１２における電圧降下も正の温度特性を持つ。第２抵抗Ｒ１２の電圧降下はコンパレータ１２の第１入力に接続されている。コンパレータ１２の第２入力には、負の温度特性を持った第３ダイオードＤ１３の順方向電圧が印加されている。
【００１５】
温度が上昇し、第２抵抗Ｒ１２の電圧降下が第３ダイオードＤ１３の順方向電圧を超えるとコンパレータ１２の出力Ｔoutが反転し、温度が所定値に達したことを知らせる温度検出信号Ｔoutが出力される。
【００１６】
図４は、特許文献２に開示されている温度検出回路である。この温度検出回路は以下の構成要素を備えている。
ソースが電源端子Ｖddに接続されたＰＭＯＳトランジスタＭ２１が設けられている。ソースがＰＭＯＳトランジスタＭ２１のドレインに接続され、カレントミラー回路を構成しているＰＭＯＳトランジスタＭ２２〜Ｍ２６が設けられている。
【００１７】
ベースとコレクタが接地された第１ＰＮＰトランジスタＱ２１が設けられている。ベースとコレクタが接地された第２ＰＮＰトランジスタＱ２２が設けられている。一端が第２ＰＮＰトランジスタＱ２２のエミッタに接続された第１抵抗Ｒ２１が設けられている。
【００１８】
ＰＭＯＳトランジスタＭ２２のドレインとＰＮＰトランジスタＱ２１のエミッタとの間にＮＭＯＳトランジスタＭ２７が接続されている。ＰＭＯＳトランジスタＭ２３のドレインと第１抵抗Ｒ２１の他端との間にＮＭＯＳトランジスタＭ２８が接続されている。ＮＭＯＳトランジスタＭ２７とＭ２８のゲートは共通接続されると共にＮＭＯＳトランジスタＭ２７のドレインに接続されている。
ＮＭＯＳトランジスタＭ２７とＭ２８のドレインが入力され、出力がＰＭＯＳトランジスタＭ２１のゲートに接続された演算増幅回路２１が設けられている。
【００１９】
一端が接地端子ＧＮＤに接続された３つの第２抵抗Ｒ２２〜Ｒ２４が設けられている。ＰＭＯＳトランジスタＭ２４のドレインと第２抵抗Ｒ２２の他端との間、ダイオード接続されているＭＯＳトランジスタＭ２９が接続されている。ＰＭＯＳトランジスタＭ２５のドレインと第２抵抗Ｒ２３の他端との間に、ダイオード接続されているＭＯＳトランジスタＭ３０が接続されている。ＰＭＯＳトランジスタＭ２６のドレインと第２抵抗Ｒ２４の他端との間に、ダイオード接続されているＭＯＳトランジスタＭ３１が接続されている。
ＰＮＰトランジスタＱ２１のエミッタ電圧と、各第２抵抗Ｒ２２〜Ｒ２４の他端の電圧を比較する３つのコンパレータ２２〜２４が設けられている。
【００２０】
演算増幅回路２１は、ＰＭＯＳトランジスタＭ２２とＭ２３のドレイン電圧、及びＮＭＯＳトランジスタＭ２７とＭ２８のドレイン電圧が同電位になるようにＰＭＯＳトランジスタＭ２１のゲート電圧を制御する。この結果、ＮＭＯＳトランジスタＭ２７とＭ２８のソース電位が同電位となる。
【００２１】
ＰＮＰトランジスタＱ２２の素子サイズをＰＮＰトランジスタＱ２１よりも大きくすることで、特許文献１と同様に、第１抵抗Ｒ２１に電圧降下Ｖ１が発生する。第１抵抗Ｒ２１に供給される電流Ｉ１は正の温度特性を有する。この電流Ｉ１がカレントミラーを構成しているＰＭＯＳトランジスタＭ２４〜Ｍ２６のドレイン電流となって第２抵抗Ｒ２２〜Ｒ２４に供給されるので、各第２抵抗Ｒ２２〜Ｒ２４における電圧降下は正の温度特性を有する。
【００２２】
ＰＮＰトランジスタＱ２１のエミッタ電圧は負の温度特性を有する。コンパレータ２２〜２４は、各第２抵抗Ｒ２２〜Ｒ２４の電圧降下とＰＮＰトランジスタＱ２１のエミッタ電圧を比較し、各第２抵抗Ｒ２２〜Ｒ２４の電圧降下がＰＮＰトランジスタＱ２１のエミッタ電圧を超えると温度検出信号Ｔout1〜Ｔout3を出力する。第２抵抗Ｒ２２〜Ｒ２４の抵抗値を変えておくことで、３ポイントの温度検出が行なえる。
【００２３】
図５は、特許文献３に開示されている温度検出回路である。この温度検出回路は以下の構成要素を備えている。
ドレインが電源端子Ｖddに接続され、０ＶバイアスされたディプレッションＮＭＯＳトランジスタＭ４１が設けられている。ソースが電源端子Ｖddに接続され、カレントミラー回路を構成しているＰＭＯＳトランジスタＭ４４とＭ４５が設けられている。
【００２４】
カソードが接地端子ＧＮＤに接続された第１ダイオードＤ４１と第２ダイオードＤ４２が設けられている。第２ダイオードＤ４２のアノードに一端が接続された第１抵抗Ｒ４１が設けられている。
ディプレッションＮＭＯＳトランジスタＭ４１のソースと第１ダイオードＤ４１のアノードとの間に、ＮＭＯＳトランジスタＭ４２が接続されている。ＰＭＯＳトランジスタＭ４４のドレインと第１抵抗Ｒ４１の他端との間に、ＮＭＯＳトランジスタＭ４３が接続されている。ＰＭＯＳトランジスタＭ４５のドレインと接地端子ＧＮＤ間に第２抵抗Ｒ４２が接続されている。
【００２５】
第２抵抗Ｒ４２の他端の電位と第１ダイオードＤ４１のアノード電位を比較するコンパレータ４１が設けられている。コンパレータ４１の出力にゲートが接続され、ソースが電源端子Ｖddに、ドレインが出力トランジスタＭ４７のゲートに接続されたＰＭＯＳトランジスタＭ４６が設けられている。
【００２６】
ディプレッションＮＭＯＳトランジスタＭ４１は定電流源として動作し、第１ダイオードＤ４１に定電流を供給する。ＮＭＯＳトランジスタＭ４２とＭ４３はカレントミラー回路を構成しており、ＮＭＯＳトランジスタＭ４２とＭ４３のソース電位がほぼ同じになるようにしている。
【００２７】
第１抵抗Ｒ４１に供給される電流Ｉ２は正の温度特性を持つ。電流Ｉ２はＰＭＯＳトランジスタＭ４４とＭ４５で構成されたカレントミラー回路介して第２抵抗Ｒ４２に供給されるので、第２抵抗Ｒ４２の電圧降下は正の温度特性を持つ。
【００２８】
コンパレータ４１は、負の温度特性を持った第１ダイオードＤ４１のアノード電圧と、正の温度特性を有する第２抵抗Ｒ４２の電圧降下とを比較する。
第２抵抗Ｒ４２の電圧降下が第１ダイオードＤ４１のアノード電圧と同電位になったときコンパレータ４１の出力が反転して温度検出信号Ｔoutを出力する。
【発明の概要】
【発明が解決しようとする課題】
【００２９】
しかしながら、特許文献１に開示された温度検出回路は、正の温度特性を備えた電圧を生成する第２抵抗Ｒ１２に供給する電流Ｉ１と、温度検出を行なう第３ダイオードＤ１３に供給する電流Ｉ１１が異なっている。このため、検出温度に電流Ｉ１と電流Ｉ１１の変動分の差が影響し、検出精度を低下させてしまうという問題があった。
また、ＰＭＯＳトランジスタＭ１１とＭ１２のドレイン電圧を同電位に制御するために演算増幅回路１１が必要である。さらに、第２抵抗Ｒ１２の電圧降下と、第３ダイオードＤ１３の順方向電圧の比較にもコンパレータ１２が必要となり回路規模が大きくなるという問題があった。
【００３０】
特許文献２に開示された温度検出回路は、特許文献１の温度検出回路で用いていた第３ダイオードＤ１３に替えて、ＰＮＰトランジスタＱ２１のベース−エミッタ間電圧を用いるので、特許文献１の温度検出回路とは異なり、コンパレータと比較するＰＮ接合に供給する電流と、第２抵抗Ｒ２２からＲ２４に供給する電流Ｉ１とが同じになる。これにより、特許文献２の温度検出回路は電流値の変動による検出誤差の発生をなくすことができる。
しかし、特許文献１の温度検出回路と同様に、特許文献２の温度検出回路は、演算増幅回路２１とコンパレータ２２〜２４が必要なため、回路規模が大きくなるという問題があった。
【００３１】
特許文献３に開示された温度検出回路は、特許文献１，２の温度検出回路で用いられている演算増幅回路１１，２１を用いておらず、回路構成が簡素化されている。
しかし、第１ダイオードＤ４１の電流Ｉ１はディプレッションＮＭＯＳトランジスタＭ４１によって定まる定電流となっている。また、ＮＭＯＳトランジスタＭ４２とＭ４３は完全なカレントミラー回路にはなっていないので、ＮＭＯＳトランジスタＭ４３に供給される電流Ｉ２は、電流Ｉ１とは若干異なる電流Ｉ２になってしまう。
【００３２】
この結果、特許文献３の温度検出回路において、ＮＭＯＳトランジスタＭ４２とＭ４３のソース電位は温度により差が出てしまう。そのため検出温度に誤差が生じる。この誤差は、複数の温度検出を行なう場合はより大きくなり問題となる。
また、特許文献１，２の温度検出回路と同様に、特許文献３の温度検出回路はコンパレータ４１が必要であり、回路規模を大きくするという問題があった。
【００３３】
本発明は、上述した実情を考慮してなされたものであって、回路規模が小さく、かつ製造条件に左右される誤差要因を排除できる温度検出回路を提供することを目的とする。
【課題を解決するための手段】
【００３４】
本発明にかかる温度検出回路は、半導体装置が所定の温度に達したことを検出する温度検出回路であって、第１ｐｎ接合と、上記第１ｐｎ接合よりも順方向電圧の小さい第２ｐｎ接合と、上記第２ｐｎ接合に直列接続された第１抵抗と、上記第１ｐｎ接合の順方向電圧と上記第２ｐｎ接合の順方向電圧との差に比例した第１電流を生成する第１電流生成回路と、上記第１電流に比例した電流が供給される第３ｐｎ接合と、上記第１電流に比例した電流を電圧に変換する電圧変換抵抗と、上記第３ｐｎ接合の順方向電圧と上記電圧変換抵抗の電圧降下を比較する比較手段と、を備えている。
ここで、上記第３ｐｎ接合と上記電圧変換抵抗に供給する上記第１電流に比例した電流値としては、比例定数が１である例を挙げることができる。ただし、この比例定数は１でなくてもよい。
【００３５】
本発明の温度検出回路において、上記第１電流生成回路の一例は、上記第１ｐｎ接合及び第２ｐｎ接合に等しい電流を供給するカレントミラー回路と、上記カレントミラー回路で生成された電流に比例した電流を供給する第３電流源及び第４電流源と、を備えている。ここで、第３電流源及び第４電流源の電流はカレントミラー回路で生成された電流と同じであってもよい。
さらに、上記第１電流生成回路の一例は、上記カレントミラー回路の第１出力と上記第１ｐｎ接合の一端との間に接続され、ソースが上記第１ｐｎ接合の一端に接続され、ドレインが上記カレントミラー回路の第１出力に接続された第１ＭＯＳトランジスタと、上記第２ｐｎ接合の一端に一端が接続された第１抵抗と、上記カレントミラー回路の第２出力と、上記第２ｐｎ接合の一端に一端が接続された上記第１抵抗の他端との間に接続され、ソースが上記第１抵抗の他端に接続され、ドレインが上記カレントミラー回路の第２出力に接続された第２ＭＯＳトランジスタと、を備えている。上記第１ｐｎ接合の他端と上記第２ｐｎ接合の他端は接地端子に接続されている。上記第１ＭＯＳトランジスタのゲートと上記第２ＭＯＳトランジスタのゲートは共通接続されると共に、上記第１ＭＯＳトランジスタ又は上記第２ＭＯＳトランジスタのドレインに接続されている。これにより、カレントミラー回路の電流が決定される。
【００３６】
また、上記比較手段の一例は、上記第３電流源の出力と上記電圧変換抵抗の一端との間に接続され、ソースが上記電圧変換抵抗の一端に接続され、ドレインが上記第３電流源の出力に接続された第３ＭＯＳトランジスタと、上記第４電流源の出力と上記第３ｐｎ接合の一端との間に接続され、ソースが上記第３ｐｎ接合の一端に接続され、ドレインが上記第４電流源の出力に接続された第４ＭＯＳトランジスタと、を備えている。
上記第３ＭＯＳトランジスタのゲートと上記第４ＭＯＳトランジスタのゲートは共通接続されると共に、上記第３ＭＯＳトランジスタ又は上記第４ＭＯＳトランジスタのドレインに接続される。上記電圧変換抵抗の他端と上記第３ｐｎ接合の他端は接地端子に接続される。上記第３ＭＯＳトランジスタのドレインと上記第４ＭＯＳトランジスタのドレインのうち、上記第３ＭＯＳトランジスタ及び上記第４ＭＯＳトランジスタのゲートが接続されていない方のＭＯＳトランジスタのドレインは出力端子を構成する。
【００３７】
本発明の温度検出回路において、上記温度検出回路は、検出温度にヒステリシスを設けているようにしてもよい。
ここで、上記ヒステリシスの生成は、上記電圧変換抵抗を第２抵抗と第３抵抗の直列回路で構成し、上記第３抵抗を短絡する短絡手段を設け、上記比較手段の出力に応じて、上記第３抵抗を短絡することで行なうようにする例を挙げることができる。
【発明の効果】
【００３８】
本発明の温度検出回路によれば、温度設定が第１抵抗Ｒ１と電圧変換抵抗(例えば第２抵抗Ｒ２単独又は第２抵抗Ｒ２と第３抵抗Ｒ３の和)との比で決定されるようにしたので、トリミング等の調整を行なわなくても高精度の温度設定が可能となる。特に、第１抵抗及び電圧変換抵抗が１本又は複数本の単位抵抗体からなるものを用いるようにすれば、第１抵抗及び電圧変換抵抗の製造ばらつきの影響をより低減できるので、高精度の温度設定が可能となる。ここで、第１抵抗の単位抵抗体本数、電圧変換抵抗の単位抵抗体本数、第２抵抗Ｒ２の単位抵抗体本数、及び第２抵抗Ｒ２の単位抵抗体本数はそれぞれ任意である。なお、本発明は、第１抵抗及び電圧変換抵抗が単位抵抗体によって構成されているものに限定されない。第１抵抗及び電圧変換抵抗として単位抵抗体からなるものでないものを用いた場合であっても、抵抗体は製造ばらつきの影響を受けにくいので、本発明の温度検出回路は、トリミング等の調整を行なわなくても高精度の温度設定が可能である。
さらに、本発明の温度検出回路は、従来用いていた演算増幅回路やコンパレータを使用しないため、回路構成素子数が大幅に減少しチップ面積の縮小が可能となる。
【００３９】
さらに、電圧変換抵抗を第２抵抗Ｒ２と第３抵抗Ｒ３の二つに分け、温度Ｔ１に達したときに第３抵抗をショートさせ、検出温度にヒステリシスを設けるようにすれば、温度検出信号Ｔoutの変化時にチャタリングの発生を防止できるようになる。しかも、ヒステリシスの下限を高温動作からの復帰温度としたので、さらにコンパレータを追加する必要もなく回路の簡素化が可能となる。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施例を示す温度検出回路の回路図である。
【図２】電圧検出回路の各部の電圧を示すグラフである。
【図３】従来の温度検出回路の一例を示す回路図である。
【図４】従来の温度検出回路の他の例を示す回路図である。
【図５】従来の温度検出回路のさらに他の例を示す回路図である。
【発明を実施するための形態】
【００４１】
以下、図面を参照して、本発明の実施形態を詳細に説明する。
図１は、本発明の実施例を示す温度検出回路の回路図である。
温度検出回路は、ＰＭＯＳトランジスタＭ１〜Ｍ４、ＮＭＯＳトランジスタＭ５〜Ｍ９、ＰＮＰトランジスタＱ１〜Ｑ３、抵抗Ｒ１〜Ｒ３、及びインバータ回路１で構成されている。
【００４２】
ＰＭＯＳトランジスタＭ１〜Ｍ４のソースは電源端子Ｖddに接続されている。ＰＭＯＳトランジスタＭ１〜Ｍ４のゲートは共通接続され、ＰＭＯＳトランジスタＭ２のドレインに接続されている。ＰＭＯＳトランジスタＭ１とＭ２はカレントミラー回路を構成しており、同じドレイン電流となるように、同一特性のＭＯＳトランジスタで構成されている。
【００４３】
ＰＭＯＳトランジスタＭ３とＭ４もＰＭＯＳトランジスタＭ２とカレントミラー回路を構成しており、第３電流源、第４電流源として動作している。本実施例では、ＰＭＯＳトランジスタＭ３，Ｍ４もＰＭＯＳトランジスタＭ２と同一特性のＭＯＳトランジスタで構成しているので、ミラー比は１になっている。しかし、ミラー比を変えても構わない。
【００４４】
ＰＮＰトランジスタＱ１のベースとコレクタは接地端子ＧＮＤに接続されている。ＰＮＰトランジスタＱ１のエミッタ−ベースが第１ｐｎ接合を構成する。
ＰＮＰトランジスタＱ２のベースとコレクタは接地端子ＧＮＤに接続されている。ＰＮＰトランジスタＱ２のエミッタ−ベースが第２ｐｎ接合を構成する。
ＰＮＰトランジスタＱ２のエミッタに第１抵抗Ｒ１の一端が接続されている。
ＰＮＰトランジスタＱ２の素子サイズはＰＮＰトランジスタＱ１に比べ大きくしてあるので、同じ大きさのコレクタ電流を供給した場合は、ＰＮＰトランジスタＱ２のベース−エミッタ間の電圧は、ＰＮＰトランジスタＱ１のそれに比べて小さくなる。
【００４５】
ＮＭＯＳトランジスタＭ５のドレインはＰＭＯＳトランジスタＭ１のドレインに接続され、ソースはＰＮＰトランジスタＱ１のエミッタに接続されている。ＮＭＯＳトランジスタＭ５が第１ＭＯＳトランジスタを構成する。
ＮＭＯＳトランジスタＭ６のドレインはＰＭＯＳトランジスタＭ２のドレインに接続され、ソースは第１抵抗Ｒ１の他端に接続されている。ＮＭＯＳトランジスタＭ６が第２ＭＯＳトランジスタを構成する。
ＮＭＯＳトランジスタＭ５とＭ６のゲートは共通接続され、さらにＭ５のドレインに接続されている。ＮＭＯＳトランジスタＭ５とＭ６は同一特性のトランジスタである。
【００４６】
なお、実施例では、カレントミラー回路を構成しているＰＭＯＳトランジスタＭ１とＭ２のゲートはＭ２のドレインに接続されているが、Ｍ１のドレインに接続しても構わない。その場合は、ＮＭＯＳトランジスタＭ５とＭ６のゲートはＭ６のドレインに接続することになる。
【００４７】
ＰＭＯＳトランジスタＭ３のドレインはＮＭＯＳトランジスタＭ７のドレインに接続されている。ＮＭＯＳトランジスタＭ７のソースは第２抵抗Ｒ２の一端に接続されている。ＮＭＯＳトランジスタＭ７が第３ＭＯＳトランジスタを構成する。
第２抵抗Ｒ２の他端は第３抵抗Ｒ３の一端に接続されている。第３抵抗Ｒ３の他端は接地端子ＧＮＤに接続されている。第２抵抗Ｒ２と第３抵抗Ｒ３が電圧変換抵抗を構成する。
【００４８】
第１抵抗Ｒ１、第２抵抗Ｒ２及び第３抵抗Ｒ３は、１本又は複数本の単位抵抗体によって構成されている。これにより、第１抵抗Ｒ１、第２抵抗Ｒ２及び第３抵抗Ｒ３の製造バラつきが低減されている。第１抵抗Ｒ１、第２抵抗Ｒ２及び第３抵抗Ｒ３の単位抵抗体本数はそれぞれ任意である。なお、第１抵抗Ｒ１、第２抵抗Ｒ２及び第３抵抗Ｒ３として単位抵抗体からなるものでないものを用いてもよい。
【００４９】
ＰＭＯＳトランジスタＭ４のドレインはＮＭＯＳトランジスタＭ８のドレインに接続されている。ＮＭＯＳトランジスタＭ８のソースはＰＮＰトランジスタＱ３のエミッタに接続されている。ＮＭＯＳトランジスタＭ８が第４ＭＯＳトランジスタを構成する。
ＰＮＰトランジスタＱ３のベースとコレクタは接地端子ＧＮＤに接続されている。ＰＮＰトランジスタＱ３のエミッタ−ベースが第３ｐｎ接合を構成する。
ＮＭＯＳトランジスタＭ７とＭ８のゲートは共通接続され、さらにＭ８のドレインに接続されている。
【００５０】
比較結果はＮＭＯＳトランジスタＭ７のドレインから出力される。この比較結果信号はインバータ回路１に入力され、反転されて温度検出信号Ｔoutとして出力される。
さらに、インバータ回路１の出力はＮＭＯＳトランジスタＭ９のゲートに接続されている。ＮＭＯＳトランジスタＭ９のドレインは第３抵抗Ｒ３の一端に接続され、ソースは接地端子ＧＮＤに接続されている。
【００５１】
なお、この実施例ではＮＭＯＳトランジスタＭ７とＭ８のゲートはＭ８のドレインに接続されているが、Ｍ７のドレインに接続しても構わない。その場合は、比較結果はＰＭＯＳトランジスタＭ８のドレインから取り出し、インバータ回路１を反転しないバッファ回路に変更すればよい。
【００５２】
この実施例において、第１電流生成回路２は、ＭＯＳトランジスタＭ１〜Ｍ６によって構成されている。比較手段３は、ＭＯＳトランジスタＭ７，Ｍ８及びインバータ回路１によって構成されている。
【００５３】
次に温度検出回路の動作を説明する。
図２は、この実施例の電圧検出回路での各部の電圧を示すグラフである。横軸が温度であり、縦軸が電圧である。
Ｖf3は第３ｐｎ接合の順方向電圧、Ｖ２は第２抵抗Ｒ２の電圧降下、Ｖ３は第２抵抗Ｒ２と第３抵抗Ｒ３の電圧降下の和である。Ｔoutはインバータ回路１の出力で温度検出信号である。また、黒塗りの矢印は温度が上昇しているときの動作方向を示し、開いた矢印は温度が低下しているときの動作方向を示している。
【００５４】
ＰＭＯＳトランジスタＭ１とＭ２はカレントミラー回路を構成しているので、ＮＭＯＳトランジスタＭ５とＭ６を介して、第１ｐｎ接合であるＰＮＰトランジスタＱ１と第２ｐｎ接合であるＰＮＰトランジスタＱ２に等しい電流Ｉ１を供給する。ＮＭＯＳトランジスタＭ５とＭ６のゲートは共通電位になっており、しかもドレイン電流が同じであるから、ＮＭＯＳトランジスタＭ５とＭ６のゲート−ソース間電圧は等しくなる。このため、ＮＭＯＳトランジスタＭ５とＭ６のソース電位は等しくなる。
【００５５】
ここで、ＰＮＰトランジスタＱ１のエミッタ電圧をＶf1、ＰＮＰトランジスタＱ２のエミッタ電圧をＶf2、第１抵抗Ｒ１の電圧降下をＶ１とすると、
Ｖf1＝Ｖf2＋Ｖ１  ・・・(式１)
となる。
【００５６】
電流Ｉ１は電圧Ｖ１を第１抵抗Ｒ１で除した値であるから、
Ｉ１＝Ｖ１／Ｒ１
＝(Ｖf1−Ｖf2)／Ｒ１  ・・・(式２)
となる。
【００５７】
ｐｎ接合の電圧Ｖfは一般に下記(式３)のように表される。
Ｖf＝(ｋ＊Ｔ／ｑ)＊ｌｎ(Ｉ／Ｉs)  ・・・(式３)
ここで、ｋ：ボルツマン定数、Ｔ：絶対温度、ｑ：電子電荷量、Ｉ：順方向電流、Ｉs：ダイオードの飽和電流である。
【００５８】
(式３)から第１ｐｎ接合の電圧Ｖf1と第２ｐｎ接合の電圧Ｖf2を求めると、
Ｖf1＝(ｋ＊Ｔ／ｑ)＊ｌｎ(Ｉ１／Ｉs1)  ・・・(式４)
Ｖf2＝(ｋ＊Ｔ／ｑ)＊ｌｎ(Ｉ１／Ｉs2)  ・・・(式５)
となる。ここで、Ｉ１：第１ｐｎ接合及び第２ｐｎ接合の順方向電流、Ｉs1：第１ｐｎ接合の飽和電流、Ｉs2：第２ｐｎ接合の飽和電流である。
【００５９】
(式４)と(式５)を(式１)に代入して電圧Ｖ１を求めると、
Ｖ１＝(ｋ＊Ｔ／ｑ)＊ｌｎ(Ｉ１／Ｉs1)−(ｋ＊Ｔ／ｑ)＊ｌｎ(Ｉ１／Ｉs2)
＝(ｋ＊Ｔ／ｑ)＊ｌｎ(Ｉs1／Ｉs2)  ・・・(式６)
となる。
【００６０】
Ｉs1とＩs2はｐｎ接合の大きさに比例するので、第１ｐｎ接合と第２ｐｎ接合の素子サイズの比を１：ｍとすると、(式６)は、
Ｖ１＝(ｋ＊Ｔ／ｑ)＊ｌｎ(１／ｍ)  ・・・(式７)
となる。
【００６１】
(式７)から、電圧Ｖ１は絶対温度Ｔに比例した正の温度特性を有する電圧であることが分かる。電圧Ｖ１が正の温度特性を有するので、電流Ｉ１も正の温度特性を有する。
電流Ｉ１は、ＰＭＯＳトランジスタＭ２とカレントミラー回路を構成するＰＭＯＳトランジスタＭ３とＭ４のドレイン電流となって出力される。
【００６２】
ＰＭＯＳトランジスタＭ３のドレイン電流Ｉ１はＮＭＯＳトランジスタＭ７を介して電圧変換抵抗である第２抵抗Ｒ２と第３抵抗Ｒ３に供給される。そのため、第２抵抗Ｒ２と第３抵抗Ｒ３における電圧降下は正の温度特性を有する電圧となる。
【００６３】
ＰＭＯＳトランジスタＭ４のドレイン電流Ｉ１はＮＭＯＳトランジスタＭ８を介して第３ｐｎ接合であるＰＮＰトランジスタＱ３のコレクタ電流として供給される。ＰＮＰトランジスタＱ３の素子サイズはＰＮＰトランジスタＱ１と同サイズである。そのため、ＰＮＰトランジスタＱ３のエミッタ電位Ｖf3は、ＰＮＰトランジスタＱ１のエミッタ電位Ｖf1と同電圧となる。
【００６４】
半導体チップの温度が低くＴ２以下の場合は、ＰＮＰトランジスタＱ３のエミッタ電圧Ｖf3が電圧変換抵抗の電圧降下Ｖ２又はＶ３より高い。そのため、ＮＭＯＳトランジスタＭ８のゲート−ソース間電圧は、ＮＭＯＳトランジスタＭ７のゲート−ソース間電圧よりも小さくなるので、ＮＭＯＳトランジスタＭ７のドレイン電圧が低下する。ＮＭＯＳトランジスタＭ７のドレイン電圧が低下すると、インバータ回路１の出力はハイレベルとなるので、ＮＭＯＳトランジスタＭ９はオンとなる。すると、第３抵抗Ｒ３がショートされる。結局、温度が低くＴ２以下の場合は、第２抵抗Ｒ２に於ける電圧降下Ｖ２とＰＮＰトランジスタＱ３のエミッタ電圧Ｖfが比較されることになる。
【００６５】
温度が上昇し、高温検出温度である図２のＴ１に達すると、第２抵抗Ｒ２に於ける電圧降下Ｖ２がＰＮＰトランジスタＱ３のエミッタ電圧Ｖf3を超える。するとＮＭＯＳトランジスタＭ７のドレイン電圧が上昇し、インバータ回路１の出力である温度検出信号Ｔoutを反転させ、ローレベルを出力する。
【００６６】
温度検出信号Ｔoutがローレベルになると、ＮＭＯＳトランジスタＭ９はオフするので、電圧変換抵抗は第２抵抗Ｒ２と第３抵抗Ｒ３の直列抵抗になる。このため、電圧変換抵抗による電圧降下はＶ３になる。すると、図２で示すように、ＮＭＯＳトランジスタＭ７のソース電圧は温度Ｔ１の点で、電圧Ｖ２から電圧Ｖ３にジャンプする。このため、温度検出信号Ｔoutがハイレベルからローレベルに移行する際にはチャタリングが発生せず安定した動作を行なうことができる。
【００６７】
温度検出信号Ｔoutがローレベルになると、半導体チップの温度上昇を抑制する動作を行なうため、通常は、半導体チップの温度はＴ１を大きく超えた温度までは上昇しない。
Ｔ１以上に上昇した温度が低下する場合は、電圧Ｖ３が電圧Ｖf3と同電圧になる温度Ｔ２までは温度検出信号Ｔoutはローレベルのままである。なお、温度Ｔ２は高温動作からの復帰温度に設定している。
【００６８】
電圧Ｖ３が電圧Ｖf3を下回ると、ＮＭＯＳトランジスタＭ７のドレイン電圧は低下して、インバータ回路１が反転し温度検出信号Ｔoutをハイレベルにする。すると、ＮＭＯＳトランジスタＭ９がオフするので、電圧変換抵抗は第２抵抗Ｒ２だけとなるので、ＮＭＯＳトランジスタＭ７のソース電圧は温度Ｔ２の点で、電圧Ｖ３から電圧Ｖ２にジャンプする。このため、温度検出信号Ｔoutがローレベルからハイレベルに移行する際にもチャタリングが発生せず安定した動作を行なうことができる。
【００６９】
温度Ｔ１で電圧Ｖf3と電圧Ｖ２が交わる電圧は、
Ｖf3＝Ｖ２＝Ｖ１＊Ｒ２／Ｒ１  ・・・(式８)
となり、第１抵抗Ｒ１と第２抵抗Ｒ２の比で決定される。
同様に温度Ｔ２で電圧Ｖf3と電圧Ｖ３が交わる電圧は、
Ｖf3＝Ｖ３＝Ｖ１＊(Ｒ２＋Ｒ３)／Ｒ１  ・・・(式９)
となり、第１抵抗Ｒ１と、第２抵抗Ｒ２と第３抵抗Ｒ３の和との比で決定される。
【００７０】
半導体装置内では抵抗の比は精度よく形成できる。また、ｐｎ接合に於ける順方向電圧は物理的に定まる電圧なので、本実施例の回路においてはトリミング等の調整を行なわなくても高精度の温度設定が可能となる。
【００７１】
また、従来用いていた演算増幅回路や、コンパレータを使用しないため、回路構成素子数が大幅に減少しチップ面積の縮小が可能となった。
さらに、電圧変換抵抗を第２抵抗Ｒ２と第３抵抗Ｒ３の二つに分け、温度Ｔ１に達したときに第３抵抗をショートし、検出温度にヒステリシスを設けたので、温度検出信号Ｔoutの変化時にチャタリングの発生を防止できるようになった。しかも、ヒステリシスの下限を高温動作からの復帰温度としたので、特許文献２に示したように、さらにコンパレータを追加する必要もなくなった。
【００７２】
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【産業上の利用可能性】
【００７３】
本発明の温度検出回路は、半導体装置が所定の温度に達したかどうかの検出をするのに利用できる。
【符号の説明】
【００７４】
Ｑ１  ＰＮＰトランジスタ(第１ｐｎ接合)、
Ｑ２  ＰＮＰトランジスタ(第２ｐｎ接合)、
Ｑ３  ＰＮＰトランジスタ(第３ｐｎ接合)、
Ｒ１  第１抵抗
Ｒ２  第２抵抗
Ｒ３  第３抵抗、
Ｍ１〜Ｍ４  ＰＭＯＳトランジスタ(カレントミラー回路)、
Ｍ５  ＮＭＯＳトランジスタ（第１ＭＯＳトランジスタ）
Ｍ６  ＮＭＯＳトランジスタ（第２ＭＯＳトランジスタ）
Ｍ７  ＮＭＯＳトランジスタ（第３ＭＯＳトランジスタ）
Ｍ８  ＮＭＯＳトランジスタ（第４ＭＯＳトランジスタ）
Ｍ９  ＮＭＯＳトランジスタ(短絡手段)
【先行技術文献】
【特許文献】
【００７５】
【特許文献１】特開２００６−１９４８８５号公報
【特許文献２】特開２００６−２７９０１２号公報
【特許文献３】特開２００７−３１８０２８号公報
【図１】
0005418335.tif 000002
【図２】
0005418335.tif 000003
【図３】
0005418335.tif 000004
【図４】
0005418335.tif 000005
【図５】
0005418335.tif 000006