(57)【特許請求の範囲】
【請求項１】
第１の方向に延びる複数本の第１上部配線と、
前記第１上部配線と離間して設けられ、前記第１の方向と交差する第２の方向に延びる複数本の第１下部配線と、
前記複数本の第１上部配線と、前記複数本の第１下部配線と、の間のそれぞれの交差位置に設けられ、異なる抵抗状態のあいだを遷移する遷移機能及び電流を整流する整流機能を有する第１機能層と、
を有する第１積層構造体を備え、
前記第１機能層は、
第１金属層と、
第１対向層と、
前記第１金属層と、前記第１対向層と、の間に設けられ、前記第１金属層及び前記第１対向層のそれぞれに接する第１半導体層と、
を有し、
前記第１半導体層は、
第１導電形の第３半導体層と、
前記第３半導体層と前記第１上部配線との間に設けられた第１真性半導体層と、
を含み、
前記第１対向層は、
前記第２導電形の第２半導体層と、
前記第３半導体層と前記第２半導体層との間の第２真性半導体層と、
を含むことを特徴とする不揮発性記憶装置。
【請求項２】
前記第３半導体層、前記第２真性半導体層、及び、前記第２半導体層でＰＩＮ素子を構成することを特徴とする請求項１記載の不揮発性記憶装置。
【請求項３】
第１の方向に延びる複数本の第１上部配線と、
前記第１上部配線と離間して設けられ、前記第１の方向と交差する第２の方向に延びる複数本の第１下部配線と、
前記複数本の第１上部配線と、前記複数本の第１下部配線と、の間のそれぞれの交差位置に設けられ、異なる抵抗状態のあいだを遷移する遷移機能及び電流を整流する整流機能を有する第１機能層と、
を有する第１積層構造体を備え、
前記第１機能層は、
第１金属層と、
第１対向層と、
前記第１金属層と、前記第１対向層と、の間に設けられ、前記第１金属層及び前記第１対向層のそれぞれに接する第１半導体層と、
を有し、
前記第１対向層は、
第８半導体層と、
第４金属層と、
前記第８半導体層と、前記第４金属層と、の間に設けられた第２真性半導体層と、
を含み、
前記第８半導体層は、遷移機能の一部と整流機能の一部とを兼ね備えることを特徴とする不揮発性記憶装置。
【請求項４】
前記第１半導体層は、真性半導体であり、
前記第８半導体層は、第１導電形であることを特徴とする請求項３記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性記憶装置に関する。
【背景技術】
【０００２】
近年、電気的に書き換え可能な可変抵抗素子を用いた不揮発性記憶装置が注目を集めている。不揮発性記憶装置のデバイス構造に関しては、高集積化の観点から、ＷＬ（ワードライン）とＢＬ（ビットライン）との交点にメモリセルを配置する３次元クロスポイント構造が提案されている。
【０００３】
３次元クロスポイント構造においては、あるメモリセルにデータを書き込むために電圧を印加すると、選択していない他のメモリセルにも逆方向の電圧が印加されてしまうため、各メモリセルには抵抗変化膜と共にダイオード（整流素子）を設ける必要がある。
【０００４】
しかしながら、メモリセルや整流素子は、ＷＬとＢＬとの交点に積層されており、必要な特性を維持しつつ、積層構造のアスペクト比の増加を抑制することが、加工性の向上や、特性の均一化を図るうえで重要になっている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２０３０９８号公報
【特許文献２】特開２００８−３００８４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の実施形態は、積層構造のアスペクト比の増加を抑制し、加工性の向上及び特性の均一化を達成した不揮発性記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本実施形態の不揮発性記憶装置は、第１の方向に延びる複数本の第１上部配線と、前記第１上部配線と離間して設けられ、前記第１の方向と交差する第２の方向に延びる複数本の第１下部配線と、前記複数本の第１上部配線と、前記複数本の第１下部配線と、の間のそれぞれの交差位置に設けられ、異なる抵抗状態のあいだを遷移する遷移機能及び電流を整流する整流機能を有する第１機能層と、を有する第１積層構造体を備える。前記第１機能層は、第１金属層と、第１対向層と、前記第１金属層と、前記第１対向層と、の間に設けられ、前記第１金属層及び前記第１対向層のそれぞれに接する第１半導体層と、を有する。前記第１半導体層は、第１導電形の第３半導体層と、前記第３半導体層と前記第１上部配線との間に設けられた第１真性半導体層と、を含む。前記第１対向層は、前記第２導電形の第２半導体層と、前記第３半導体層と前記第２半導体層との間の第２真性半導体層と、を含む。  
本実施形態に係る別の不揮発性記憶装置は、第１の方向に延びる複数本の第１上部配線と、前記第１上部配線と離間して設けられ、前記第１の方向と交差する第２の方向に延びる複数本の第１下部配線と、前記複数本の第１上部配線と、前記複数本の第１下部配線と、の間のそれぞれの交差位置に設けられ、異なる抵抗状態のあいだを遷移する遷移機能及び電流を整流する整流機能を有する第１機能層と、を有する第１積層構造体を備える。前記第１機能層は、第１金属層と、第１対向層と、前記第１金属層と、前記第１対向層と、の間に設けられ、前記第１金属層及び前記第１対向層のそれぞれに接する第１半導体層と、を有する。前記第１対向層は、第８半導体層と、第４金属層と、前記第８半導体層と、前記第４金属層と、の間に設けられた第２真性半導体層と、を含む。前記第８半導体層は、遷移機能の一部と整流機能の一部とを兼ね備える。
【図面の簡単な説明】
【０００８】
【図１】不揮発性記憶装置を示す模式図である。
【図２】クロスポイント構造を示す模式的斜視図である。
【図３】メモリセルの構成を示す模式的断面図である。
【図４】不揮発性記憶装置の製造方法を示す工程断面図である。
【図５】不揮発性記憶装置の製造方法を示す工程断面図である。
【図６】不揮発性記憶装置の製造方法を示す工程断面図である。
【図７】不揮発性記憶装置の製造方法を示す工程断面図である。
【図８】機能層の状態遷移を示す模式的断面図である。
【図９】不揮発性記憶装置の動作を示す図である。
【図１０】ユニポーラ動作を示す図である。
【図１１】バイポーラ動作を示す図である。
【図１２】機能層を示す模式的断面図である。
【図１３】機能層を示す模式的断面図である。
【図１４】機能層を示す模式的断面図である。
【図１５】機能層を示す模式的断面図である。
【図１６】機能層を示す模式的断面図である。
【図１７】機能層を示す模式的断面図である。
【図１８】機能層を示す模式的断面図である。
【図１９】機能層を示す模式的断面図である。
【図２０】不揮発性記憶装置を示す模式的斜視図である。
【図２１】不揮発性記憶装置を示す模式的斜視図である。
【図２２】上下の機能層を示す模式的斜視図である。
【図２３】遷移機能及び整流機能の組み合わせを示す図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
また、以下の説明では、一例として、第１導電形をＰ形、第２導電形をＮ形とした具体例を挙げる。
【００１０】
（第１の実施形態）
図１は、第１の実施形態に係る不揮発性記憶装置の構成を例示する模式図である。
なお、図１では、後述する３次元クロスポイント構造のうち、一つのクロスポイントでの構造を模式的に示している。
図１に表したように、第１の実施形態に係る不揮発性記憶装置１１０は、第１の方向に延びる上部配線（第１上部配線）Ｌ１と、上部配線Ｌ１と離間して設けられ、第１の方向と交差する第２の方向に延びる下部配線（第１下部配線）Ｌ２と、上部配線Ｌ１と、下部配線Ｌ２と、の間の交差位置に設けられる機能層（第１機能層）１００と、を備える。積層構造体（第１積層構造体）ＳＴＳは、上部配線Ｌ１、下部配線Ｌ２及び機能層１００を有する。
【００１１】
上部配線Ｌ１は、後述するビット線ＢＬまたはワード線ＷＬである。一方、下部配線Ｌ２は、後述するワード線ＷＬまたはビット線ＢＬである。図１では、各々１本の上部配線Ｌ１及び下部配線Ｌ２が示されている。実際には、並行する複数本の上部配線Ｌ１と、並行する複数本の下部配線Ｌ２と、が交差するように設けられている。
【００１２】
機能層１００は、金属層（第１金属層）１０と、対向層（第１対向層）２０と、これらの間に設けられた半導体層（第１半導体層）３０と、を有する。半導体層３０は、金属層１０及び対向層２０のそれぞれに接している。図１に例示した機能層１００では、上部配線Ｌ１から下部配線Ｌ２に向けて、金属層１０、半導体層３０及び対向層２０の順に設けられているが、この反対の順に設けられていてもよい。
【００１３】
機能層１００は、異なる抵抗状態のあいだを遷移する機能（以下、単に「遷移機能」と言う。）と、電流を整流する機能（以下、単に「整流機能」と言う。）と、を有する。抵抗状態には、相対的に高い抵抗状態（高抵抗状態）と、相対的に低い抵抗状態（低抵抗状態）と、がある。機能層１００は、所定の電圧が印加されることによって、高抵抗状態と、低抵抗状態と、のあいだを遷移する。また、機能層１００は、方向による電流特性を定める整流機能を有する。整流機能は、例えばＰＮダイオードによって実現される。
【００１４】
本実施形態に係る不揮発性記憶装置１１０では、機能層１００の半導体層３０が、遷移機能の一部と整流機能の一部とを兼用している。したがって、これらの機能を別々な層で構成する場合に比べ、層厚を薄くすることができ、機能層１００のアスペクト比を小さくできるようになる。ここで、機能層１００のアスペクト比は、機能層１００における配線層（例えば、第１配線層Ｌ１）の幅方向に沿った長さをａ、幅方向と垂直な方向に沿った長さをｂ、とした場合、ｂ／ａのことである。以下、本実施形態では、機能層１００のアスペクト比を、「ｂ／ａ」と定義して説明する。
【００１５】
次に、不揮発性記憶装置１１０のクロスポイント構造について説明する。
図２は、不揮発性記憶装置のクロスポイント構造を例示する模式的斜視図である。
同図に表したように、本実施形態に係る不揮発性記憶装置１１０においては、シリコン基板１０１が設けられており、シリコン基板１０１の上層部分及び上面上には、不揮発性記憶装置１１０の駆動回路（図示せず）が形成されている。シリコン基板１０１上には、駆動回路を埋め込むように、例えばシリコン酸化物からなる層間絶縁膜１０２が設けられており、層間絶縁膜１０２上にはクロスポイント構造のメモリセル部１０３が設けられている。メモリセル部１０３に含まれる積層構造体ＳＴＳは、同一層となる複数のワード線ＷＬと、同一層となる複数のビット線ＢＬと、これらのクロスポイントに設けられた複数の機能層１００と、を備えた構成になる。
【００１６】
メモリセル部１０３においては、シリコン基板１０１の上面に平行な一方向（以下、「ワード線方向」という）に延びる複数本のワード線ＷＬからなるワード線配線層１０４と、シリコン基板１０１の上面に平行な方向であって、ワード線方向に対して交差、例えば直交する方向（以下、「ビット線方向」という）に延びる複数本のビット線ＢＬからなるビット線配線層１０５と、が絶縁層を介して積層されている。
【００１７】
ワード線ＷＬ及びビット線ＢＬのうち一方は上部配線Ｌ１であり、他方は下部配線Ｌ２である。なお、本実施形態では、一例として、ワード線ＷＬを上部配線Ｌ１、ビット線ＢＬを下部配線Ｌ２として説明する。
【００１８】
ワード線ＷＬ及びビット線ＢＬは、例えば、タングステン（Ｗ）により形成されている。また、ワード線ＷＬ同士、ビット線ＢＬ同士、ワード線ＷＬとビット線ＢＬとは、相互に接していない。
【００１９】
そして、各ワード線ＷＬと各ビット線ＢＬとの最近接点には、シリコン基板１０１の上面に対して垂直な方向（以下、「上下方向」という）に延びる機能層１００が設けられている。機能層１００は、ワード線ＷＬとビット線ＢＬとの間にピラー状に形成されている。１つの機能層１００により、１つのメモリセルが構成されている。ワード線ＷＬとビット線ＢＬとの最近接点毎にメモリセルが配置されることで、不揮発性記憶装置１１０はクロスポイント構造になる。ワード線ＷＬ、ビット線ＢＬ及び機能層１００によるピラーの相互間は、例えばシリコン酸化物からなる層間絶縁膜１０７（図３参照）によって埋め込まれている。
【００２０】
以下、図３を参照して、メモリセルの構成を説明する。
メモリセルの構成には、機能層１００の下方にワード線ＷＬが配置され、上方にビット線ＢＬが配置される場合と、機能層１００の下方にビット線ＢＬが配置され、上方にワード線ＷＬが配置される場合と、の２種類がある。図３においては、下方にビット線ＢＬが配置され、上方にワード線ＷＬが配置されたピラーが示されている。
【００２１】
このメモリセルにおいては、下方（ビット線側）から上方（ワード線側）に向かって、対向層２０、半導体層３０及び金属層１０の順に積層されている。すなわち、金属層１０は、半導体層３０に接し、半導体層３０は対向層２０に接している。また、金属層１０はワード線ＷＬに接し、対向層２０はビット線ＢＬに接している。なお、ワード線ＷＬと金属層１０との間や、ビット線ＢＬと対向層２０との間に、それぞれ接続用電極が設けられていてもよい。
【００２２】
同層の各クロスポイントに形成された複数の機能層１００の間には、層間絶縁膜１０７が埋め込まれている。これにより、各機能層１００の間の絶縁及びピラー状の機能層１００の支持がなされる。
【００２３】
次に、本実施形態に係る不揮発性記憶装置の製造方法について説明する。
図４〜図７は、本実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
先ず、シリコン基板１０１（図２参照）の上面に、メモリセル部１０３（図２参照）を駆動するための駆動回路を形成する。次に、シリコン基板１０１上に層間絶縁膜１０２を形成する。次に、層間絶縁膜１０２内に、駆動回路まで到達するコンタクト（図示せず）を形成する。
【００２４】
次に、図４に表したように、例えばダマシン法によって層間絶縁膜１２の上層部分内にタングステンを埋め込み、複数本のビット線ＢＬをビット線方向に延びるように相互に平行に形成する。これらのビット線ＢＬにより、ビット線配線層１０５（図２参照）が形成される。
【００２５】
次に、ビット線配線層１０５上に、対向層２０を一様に堆積させる。さらに、対向層２０の上に、半導体層３０を一様に堆積させる。さらに、半導体層３０の上に金属層１０を一様に堆積させる。
【００２６】
次に、ＴＥＯＳ（tetra ethyl ortho silicate）を原料とするシリコン酸化膜及びシリコン窒化膜を成膜してパターン形成用のマスク材を形成し、このマスク材をリソグラフィ法によりパターニングして、マスクパターン（図示せず）を形成する。次に、このマスクパターンをマスクとしてＲＩＥ（reactive ion etching：反応性イオンエッチング）を施し、金属層１０、半導体層３０及び対向層２０を選択的に除去して、ワード線方向及びビット線方向の双方に沿って分断する。これにより、各ビット線ＢＬ上に複数本のピラー状の機能層１００が形成される（図５参照）。機能層１００によるピラーのアスペクト比は、例えば１０以下となる。
【００２７】
次に、図６に表したように、例えば、ピラー状の機能層１００を埋め込むように、絶縁膜、例えばＴＥＯＳを原料とするＣＶＤ（chemical vapor deposition：化学気相成長）法により、シリコン酸化膜を堆積させる。この絶縁膜が層間絶縁膜１０７になる。
【００２８】
次に、図７に示すように、層間絶縁膜１０７上に更に層間絶縁膜（図示せず）を形成し、ダマシン法によりワード線ＷＬを形成する。すなわち、層間絶縁膜におけるワード線ＷＬを形成する予定の領域に溝を形成し、配線材料、例えばタングステンを堆積させて溝内を埋め込み、ＣＭＰにより溝の外部に堆積されたタングステンを除去する。これにより、タングステンからなるワード線ＷＬが形成される。また、これらの複数本のワード線ＷＬにより、ワード線配線層１０４（図２参照）が形成される。各ワード線ＷＬは、ワード線方向に配列された複数本の機能層１００の上面に接続される。これにより、各機能層１００は、ワード線ＷＬとビット線ＢＬとの間のクロスポイントに形成され、かつ、ワード線ＷＬ及びビット線ＢＬに接続される。
これにより、本実施形態に係る不揮発性記憶装置１１０が製造される。
【００２９】
図８は、機能層の状態遷移について説明する模式的断面図である。
同図（ａ）は、高抵抗状態、同図（ｂ）は、低抵抗状態をそれぞれ例示している。
機能層１００における半導体層３０には、金属層１０に含まれる金属（例えば、Ａｇ）の原子（金属原子ａｔｍ）が金属層１０から半導体層３０内に拡散している。
図８（ａ）に表した高抵抗状態では、半導体層３０内の金属原子ａｔｍが、例えば対向層２０の側に寄っている。つまり、金属層１０と対向層２０との間の導通経路となるフィラメントＦＬＭは形成されない。これにより、機能層１００は、高抵抗状態（オフ状態）となる。
【００３０】
図８（ｂ）に表した低抵抗状態では、半導体層３０内の金属原子ａｔｍが、金属層１０と対向層２０との間で繋がる。つまり、金属層１０と対向層２０との間の導通経路となるフィラメントＦＬＭが形成される。これにより、機能層１００は、低抵抗状態（オン状態）となる。
【００３１】
なお、状態遷移は金属原子ａｔｍによるフィラメントＦＬＭの形成の有無には限定されない。例えば、半導体層３０の組成によっては、酸素欠陥やイオン伝導を用いてフィラメントＦＬＭが形成されるものもある。したがって、このようなフィラメントＦＬＭの形成が成される半導体層３０であれば、絶縁体や絶縁体に近い材料またはこのような材料を含むものであってもよい。
また、金属層１０としては、半導体層３０との積層によって状態遷移動作が可能であれば酸化または窒化されていてもよい。
【００３２】
次に、本実施形態の動作について説明する。
図９（ａ）及び（ｂ）は、横軸に電圧をとり、縦軸に電流をとって、不揮発性記憶装置の動作を例示するグラフ図である。
同図（ａ）はフォーミング動作を示し、同図（ｂ）はセット動作及びリセット動作を示す。
【００３３】
図９（ａ）に示す実線Ｓ１は、初期状態にある機能層のＩＶ特性を示している。実線Ｓ１に示すように、初期状態においては、機能層１００の抵抗値はかなり高い。この初期状態の機能層１００に印加する電圧を徐々に増加させていくと、ある電圧（Ｖｆ）において、実線Ｓ２に示す低抵抗状態に不連続的に移行する。このときの電圧Ｖｆをフォーミング電圧という。実線Ｓ２が示す状態は、上述のオン状態又はオフ状態であり、実線Ｓ１が示す初期状態よりも抵抗値が低い。
【００３４】
このとき、実線Ｓ１に示すように、機能層に印加している電圧がフォーミング電圧Ｖｆに達すると、機能層の抵抗値が急激に低下するため、そのままだと大電流が流れ、機能層が損傷を受けてしまう。そこで、電圧を供給する駆動回路に何らかの防御機構を設け、印加電圧がフォーミング電圧Ｖｆに到達した瞬間に電流を遮断している。
【００３５】
また、図９（ｂ）の破線Ｓ３に示すように、高抵抗なオフ状態にある機能層に対して、セット電圧Ｖsetを印加すると、低抵抗なオン状態に移行する。この動作を「セット動作」という。セット動作においても、機能層の抵抗値が急激に低下するため、駆動回路は、電圧がセット電圧Ｖsetに達した瞬間に電流を遮断し、抵抗変化膜に過電流が流れることを防止している。
【００３６】
一方、図９（ｂ）の実線Ｓ４に示すように、低抵抗なオン状態にある機能層に対して、リセット電圧Ｖresetを印加すると、高抵抗なオフ状態に移行する。この動作を「リセット動作」という。なお、リセット動作においては、機能層の抵抗が増加するため、機能層に過電流が流れることはない。そして、セット動作及びリセット動作を繰り返すことにより、オン状態とオフ状態との間を可逆的に移行させることができ、機能層をメモリ素子として利用することができる。
【００３７】
次に、セット動作及びリセット動作を行う際のメモリセルへの電圧印加動作を説明する。
図１０は、ユニポーラ動作を説明する図である。
同図（ａ）は、セット動作、同図（ｂ）は、リセット動作を説明する図である。
図１１は、バイポーラ動作を説明する図である。
同図（ａ）は、セット動作、同図（ｂ）は、リセット動作を説明する図である。
なお、ここでは、説明を分かりやすくするため、３本のワード線ＷＬと３本のビット線ＢＬとによる合計９個のクロスポイントにおいて、各メモリセルへ印加される電圧の状態を例示している。各図において、メモリセルは丸印で表されている。９個のクロスポイントのうち、選択対象は中央のメモリセルＭＣ０、非選択対象はそれ以外のメモリセルＭＣ１である。
【００３８】
図１０（ａ）に表したように、ユニポーラ動作におけるセット動作では、選択対象のメモリセルＭＣ０に接続されたワード線ＷＬ０にはセット電圧Ｖsetを、ビット線ＢＬ０には基準電位（例えば、０Ｖ）を印加する。一方、非選択対象のメモリセルＭＣ１に接続されたワード線ＷＬ１には基準電位を、ビット線ＢＬ１にはセット電圧Ｖsetを印加する。
これにより、選択対象のメモリセルＭＣ０には、セット電圧Ｖsetが印加される。一方、非選択対象のメモリセルＭＣ１には、基準電位または−Ｖsetが印加される。
ここで、メモリセルＭＣ０及びＭＣ１にはそれぞれ選択素子が設けられている。したがって、一方の極性であるセット電圧Ｖsetが印加されたメモリセルＭＣ０の機能層１００にのみセット電圧Ｖsetが印加され、セット動作が行われる。また、他方の極性である−Ｖsetまたは基準電位が印加されたメモリセルＭＣ１の機能層１００には電圧が印加されず、セット動作は行われない。
【００３９】
図１０（ｂ）に表したリセット動作では、選択対象のメモリセルＭＣ０に接続されたワード線ＷＬ０にはリセット電圧Ｖresetを、ビット線ＢＬ０には基準電位（例えば、０Ｖ）を印加する。一方、非選択対象のメモリセルＭＣ１に接続されたワード線ＷＬ１には基準電位を、ビット線ＢＬ１にはリセット電圧Ｖresetを印加する。
これにより、選択対象のメモリセルＭＣ０には、リセット電圧Ｖresetが印加される。一方、非選択対象のメモリセルＭＣ１には、基準電位または−Ｖresetが印加される。
したがって、一方の極性であるリセット電圧Ｖresetが印加されたメモリセルＭＣ０の機能層１００にのみリセット電圧Ｖresetが印加され、リセット動作が行われる。また、他方の極性である−Ｖresetまたは基準電位が印加されたメモリセルＭＣ１の機能層１０には電圧が印加されず、リセット動作は行われない。
なお、図１０に示すセット動作及びリセット動作の動作手法は、逆にしてもよい。
【００４０】
図１１（ａ）に表したように、バイポーラ動作におけるセット動作では、選択対象のメモリセルＭＣ０に接続されたワード線ＷＬ０にはセット電圧Ｖsetを、ビット線ＢＬ０には基準電位（例えば、０Ｖ）を印加する。一方、非選択対象のメモリセルＭＣ１に接続されたワード線ＷＬ１にはＶset／２を、ビット線ＢＬ１にはＶset／２を印加する。
これにより、選択対象のメモリセルＭＣ０には、選択素子のブレークダウン電圧を超えたセット電圧Ｖsetが印加される。一方、非選択対象のメモリセルＭＣ１には、選択素子のブレークダウン電圧を超えない基準電位またはＶset／２が印加される。
したがって、セット電圧Ｖsetが印加されたメモリセルＭＣ０の機能層１００にのみセット電圧Ｖsetが印加され、セット動作が行われる。また、メモリセルＭＣ１にはセット電圧Ｖsetが印加されず、セット動作は行われない。
【００４１】
図１１（ｂ）に表したリセット動作では、選択対象のメモリセルＭＣ０に接続されたワード線ＷＬ０には基準電位、ビット線ＢＬ０にはリセット電圧Ｖresetを印加する。一方、非選択対象のメモリセルＭＣ１に接続されたワード線ＷＬ１にはリセット電圧Ｖresetを、ビット線ＢＬ１には基準電位を印加する。
したがって、リセット電圧Ｖresetの逆極性である−Ｖresetが印加されたメモリセルＭＣ０の機能層１００にのみ−Ｖresetが印加され、リセット動作が行われる。また、リセット電圧Ｖresetまたは基準電位が印加されたメモリセルＭＣ１の機能層１００には電圧が印加されず、リセット動作は行われない。
なお、図１１に示すセット動作及びリセット動作の動作手法は、逆にしてもよい。
【００４２】
上記の動作は一例であり、リセット動作やセット動作の電圧の印加方向は極性を逆にしてもよい。例えば、バイポーラ動作であれば、セット電圧を＋Ｖset、リセット電圧を−Ｖresetにしても、反対に、セット電圧を−Ｖset、リセット電圧を＋Ｖresetにしてもよい。また、セット動作、リセット動作ともに±Ｖset／２、±Ｖreset／２をとる方式を用いてもよい。
【００４３】
図１２〜図１８は、機能層の具体例を説明する模式的断面図である。
各図では、説明の便宜上、１つのクロスポイントに設けられた１つの機能層の模式的断面を例示している。
【００４４】
図１２に表した不揮発性記憶装置１１１の機能層１００Ａは、金属層１０、対向層２０及び半導体層３０を備える。対向層２０は、第１層２１及び第２層２２を有する。また、半導体層３０は、第１層３１及び第２層３２を有する。
【００４５】
金属層１０は、例えば銀（Ａｇ）、ハフニウム（Ｈｆ）、ニッケル（Ｎｉ）を含む。対向層２０の第１層２１は、真性半導体（例えば、シリコン（Ｓｉ））である。また、対向層２０の第２層２２は、第２導電形の半導体（例えば、Ｎ＋形のＳｉ）である。半導体層３０の第１層３１は、真性半導体（例えば、Ｓｉ）である。また、半導体層３０の第２層３２は、第１導電形の半導体（例えば、Ｐ＋形のＳｉ）である。ここで、導電形に付された「＋」は、「−」に対して相対的に不純物濃度が高いことを示す。
【００４６】
この機能層１００Ａでは、半導体層３０の第２層３２に含まれる例えばＰ＋形のＳｉ、対向層２０の第１層２１に含まれる真性Ｓｉ及び対向層２０の第２層２２に含まれる例えばＮ＋形のＳｉによって、ＰＩＮ（Ｐ形半導体−真性半導体−Ｎ形半導体）ダイオードを構成している。
このＰＩＮダイオードのうち、半導体層３０の第２層３２に含まれる例えばＰ＋形のＳｉは、第１層３１に含まれる真性Ｓｉとともに遷移機能（メモリ機能）を有する。すなわち、半導体層３０の第２層３２は、遷移機能の一部と、ＰＩＮダイオードによる整流機能の一部と、を兼ね備える。このように、遷移機能の一部と整流機能の一部とを兼用した第２層３２を含む機能層１００Ａは、兼用しない場合に比べてアスペクト比を小さくできることになる。
なお、ＰＩＮダイオードは、上記のＰ形とＮ形とを上下逆にした構造でもよい。
【００４７】
図１３に表した不揮発性記憶装置１１２の機能層１００Ｂは、金属層１０、対向層２０及び半導体層３０を備える。半導体層３０は、第１層３１、第２層３２及び第３層３３を有する。
【００４８】
金属層１０は、例えばＡｇ、Ｈｆ、Ｎｉを含む。対向層２０は、第２導電形の半導体（例えば、Ｎ−形のＳｉ）を含む。また、半導体層３０の第１層３１は、真性半導体（例えば、Ｓｉ）を含む。また、半導体層３０の第２層３２は、第２導電形の半導体（例えば、Ｎ−形のＳｉ）を含む。また、半導体層３０の第３層３３は、第１導電形の半導体（例えば、Ｐ＋形のＳｉ）を含む。
【００４９】
この機能層１００Ｂでは、半導体層３０の第２層３２に含まれる例えばＮ−形のＳｉ、第３層３３に含まれる例えばＰ＋形のＳｉ及び対向層２０に含まれる例えばＮ−形のＳｉによって、ＮＰＮ（Ｎ形半導体−Ｐ形半導体−Ｎ形半導体）素子を構成している。
このＮＰＮ素子のうち、半導体層３０の第２層３２に含まれる例えばＮ−形のＳｉ及び第３層３３に含まれる例えばＰ＋形のＳｉは、第１層３１に含まれる真性Ｓｉとともに遷移機能を有する。すなわち、半導体層３０の第２層３２及び第３層３３は、遷移機能の一部と、ＮＰＮ素子の整流機能の一部と、を兼ね備える。このように、遷移機能の一部と整流機能の一部とを兼用した第２層３２及び第３層３３を含む機能層１００Ｂは、兼用しない場合に比べてアスペクト比を小さくできることになる。
【００５０】
図１４に表した不揮発性記憶装置１１３の機能層１００Ｃは、金属層１０、対向層２０及び半導体層３０を備える。対向層２０は、第１層２１及び第２層２２を有する。また、半導体層３０は、第１層３１及び第２層３２を有する。
【００５１】
金属層１０は、例えばＡｇ、Ｈｆ、Ｎｉを含む。対向層２０の第１層２１は、第２導電形の半導体（例えば、Ｎ−形のＳｉ）を含む。また、対向層２０の第２層２２は、第１導電形の半導体（例えば、Ｐ＋形のＳｉ）を含む。また、半導体層３０の第１層３１は、真性半導体（例えば、Ｓｉ）を含む。また、半導体層３０の第２層３２は、第１導電形の半導体（例えば、Ｐ＋形のＳｉ）を含む。
【００５２】
この機能層１００Ｃでは、半導体層３０の第２層３２に含まれる例えばＰ＋形のＳｉ、第３層３３に含まれる例えばＮ−形のＳｉ及び対向層２０に含まれる例えばＰ＋形のＳｉによって、ＰＮＰ（Ｐ形半導体−Ｎ形半導体−Ｐ形半導体）素子を構成している。
このＰＮＰ素子のうち、半導体層３０の第２層３２に含まれる例えばＰ＋形のＳｉ及び第３層３３に含まれる例えばＮ−形のＳｉは、第１層３１に含まれる真性Ｓｉとともに遷移機能を有する。すなわち、半導体層３０の第２層３２及び第３層３３は、遷移機能の一部と、ＰＮＰ素子の整流機能の一部と、を兼ね備える。このように、遷移機能の一部と整流機能の一部とを兼用した第２層３２及び第３層３３を含む機能層１００Ｃは、兼用しない場合に比べてアスペクト比を小さくできることになる。
【００５３】
図１５に表した不揮発性記憶装置１１４の機能層１００Ｄは、金属層１０、対向層２０及び半導体層３０を備える。対向層２０は、第１層２１、第２層２２及び第３層２３を有する。また、半導体層３０は、第１層３１及び第２層３２を有する。
【００５４】
金属層１０は、例えばＡｇ、Ｈｆ、Ｎｉを含む。対向層２０の第１層２１は、第２導電形の半導体（例えば、Ｎ−形のＳｉ）を含む。また、対向層２０の第２層２２は、第１導電形の半導体（例えば、Ｐ＋形のＳｉ）を含む。また、第２対向層２０の第３層２３は、第２導電形の半導体（例えば、Ｎ＋形のＳｉ）を含む。また、半導体層３０の第１層３１は、真性半導体（例えば、Ｓｉ）を含む。また、半導体層３０の第２層３２は、第１導電形の半導体（例えば、Ｐ＋形のＳｉ）を含む。
【００５５】
この機能層１００Ｄでは、半導体層３０の第２層３２に含まれる例えばＰ＋形のＳｉ、対向層２０の第１層２１に含まれる例えばＮ−形のＳｉ、第２層２２に含まれる例えばＰ＋形のＳｉ、第３層２３に含まれるＮ−形の半導体（例えば、Ｎ−形のＳｉ）によって、ＰＮＰＮ（Ｐ形半導体−Ｎ形半導体−Ｐ形半導体−Ｎ形半導体）素子を構成している。
このＰＮＰＮ素子のうち、半導体層３０の第２層３２に含まれる例えばＰ＋形のＳｉは、第１層３１に含まれる真性Ｓｉとともに遷移機能を有する。すなわち、半導体層３０の第２層３２は、遷移機能の一部と、ＰＮＰＮ素子の整流機能の一部と、を兼ね備える。このように、遷移機能の一部と整流機能の一部とを兼用した第２層３２を含む機能層１００Ｄは、兼用しない場合に比べてアスペクト比を小さくできることになる。
【００５６】
図１６に表した不揮発性記憶装置１１５の機能層１００Ｅは、金属層１０、対向層２０及び半導体層３０を備える。対向層２０は、第１層２１及び第２層２２を有する。また、半導体層３０は、第１層３１及び第２層３２を有する。
【００５７】
金属層１０は、例えばＡｇ、Ｈｆ、Ｎｉを含む。対向層２０の第１層２１は、絶縁体を含む。また、対向層２０の第２層２２は、第１導電形の半導体（例えば、Ｐ＋形のＳｉ）を含む。また、半導体層３０の第１層３１は、真性半導体（例えば、Ｓｉ）を含む。また、半導体層３０の第２層３２は、第１導電形の半導体（例えば、Ｐ＋形のＳｉ）を含む。
【００５８】
この機能層１００Ｅでは、半導体層３０の第２層３２に含まれる例えばＰ＋形のＳｉ、第２対向層の第１層２１に含まれる絶縁体及び対向層２０の第２層２２に含まれる例えばＰ＋形のＳｉによって、ＳＩＳ（半導体−絶縁体−半導体）素子を構成している。
このＳＩＳ素子のうち、半導体層３０の第２層３２に含まれる例えばＰ＋形のＳｉは、第１層３１に含まれる真性Ｓｉとともに遷移機能を有する。すなわち、半導体層３０の第２層３２は、遷移機能の一部と、ＳＩＳ素子の整流機能の一部と、を兼ね備える。このように、遷移機能の一部と整流機能の一部とを兼用した第２層３２を含む機能層１００Ｅは、兼用しない場合に比べてアスペクト比を小さくできることになる。
【００５９】
なお、図１６に例示した機能層１００Ｅでは、半導体層３０の第２層３２及び対向層２０の第２層２２がいずれもＰ＋形の導電形を有する場合を例としたが、これらはＮ＋形であってもよい。また、第２層２２及び３２のうち、いずれか一方がＮ＋形、他方がＰ＋形であってもよい。また、上記のＰ＋、または、Ｎ＋の第２層２２層と絶縁体の第１層２１との間に真性半導体層、または、Ｐ−、または、Ｎ−をはさんで電界を緩和させ、キャリアの沸きを操作し、Ｖset、Ｖresetの動作点を変えてもよい。
【００６０】
図１７に表した不揮発性記憶装置１１６の機能層１００Ｆは、金属層１０、対向層２０及び半導体層３０を備える。対向層２０は、第１層２１、第２層２２及び第３層２３を有する。
【００６１】
金属層１０は、例えばＡｇ、Ｈｆ、Ｎｉを含む。対向層２０の第１層２１は、金属を含む。また、対向層２０の第２層２２は、絶縁体を含む。また、対向層２０の第３層２２は、第１導電形の半導体（例えば、Ｐ＋形のＳｉ）を含む。また、半導体層３０は、真性半導体（例えば、Ｓｉ）を含む。
【００６２】
この機能層１００Ｆでは、対向層２０の第１層２１に含まれる金属、第２層２２に含まれる絶縁体、第３層２３に含まれる例えばＰ＋形のＳｉによって、ＭＩＳ（金属−絶縁体−半導体）素子を構成している。なお、このＭＩＳ素子の構成に、半導体層３０に含まれる例えば真性Ｓｉを含めて、ＳＭＩＳ（半導体−金属−絶縁体−半導体）素子を構成してもよい。
このＭＩＳ素子のうち、対向層２０の第１層２１に含まれる金属は、半導体層３０に含まれる真性Ｓｉとともに遷移機能を有する。すなわち、対向層２０の第１層２１は、遷移機能の一部と、ＭＩＳ素子の整流機能の一部と、を兼ね備える。このように、遷移機能の一部と整流機能の一部とを兼用した第１層２１を含む機能層１００Ｆは、兼用しない場合に比べてアスペクト比を小さくできることになる。
【００６３】
また、ＭＩＳ素子部分の金属の仕事関数を材料によって操作すると、電気特性を変化させることができる。例えば、電流を低い電圧でとりたい場合には、フェルミ準位の高い金属を用いるとよい。また、第２層２２の絶縁体を多層構造にすることでも、On/Off比を変化させることができる。例えば、電子を注入する側に高い障壁を持つ絶縁膜を薄膜で設けると、高い障壁を持つ側から電子が流れると流れやすく、逆側（低い障壁側）から電子が流れる場合、流れにくくなる。このような調節によって、電気特性を調節することができるようになる。
【００６４】
図１８に表した不揮発性記憶装置１１７の機能層１００Ｇは、金属層１０、対向層２０及び半導体層３０を備える。対向層２０は、第１層２１、第２層２２及び第３層２３を有する。
【００６５】
金属層１０は、例えばＡｇ、Ｈｆ、Ｎｉを含む。対向層２０の第１層２１は、金属を含む。また、対向層２０の第２層２２は、絶縁体を含む。また、対向層２０の第３層２３は、金属を含む。また、半導体層３０は、真性半導体（例えば、Ｓｉ）を含む。
【００６６】
この機能層１００Ｇでは、対向層２０の第１層２１に含まれる金属、第２層２２に含まれる絶縁体、第３層２３に含まれる金属によって、ＭＩＭ（金属−絶縁体−金属）素子を構成している。
このＭＩＭ素子のうち、対向層２０の第１層２１に含まれる金属は、半導体層３０に含まれる真性Ｓｉとともに遷移機能を有する。すなわち、対向層２０の第１層２１は、遷移機能の一部と、ＭＩＭ素子の整流機能の一部と、を兼ね備える。このように、遷移機能の一部と整流機能の一部とを兼用した第１層２１を含む機能層１００Ｇは、兼用しない場合に比べてアスペクト比を小さくできることになる。
【００６７】
また、ＭＩＭ素子部分の金属の仕事関数を材料によって操作すると、電気特性を変化させることができる。例えば、電流を低い電圧でとりたい場合には、フェルミ準位の高い金属を用いるとよい。また、第２層２２の絶縁体を多層構造にすることでも、On/Off比の変化させることができる。例えば、電子を注入する側に高い障壁を持つ絶縁膜を薄膜で設けると、高い障壁を持つ側から電子が流れると流れやすく、逆側（低い障壁側）から電子が流れる場合、流れにくくなる。このような調節によって、電気特性を調節することができるようになる。
【００６８】
図１９に表した不揮発性記憶装置１１８の機能層１００Ｈは、金属層１０、対向層２０及び半導体層３０を備える。対向層２０は、第１層２１、第２層２２及び第３層２３を有する。
【００６９】
金属層１０は、例えばＡｇ、Ｈｆ、Ｎｉを含む。対向層２０の第１層２１は、例えばＰ＋形半導体を含む。また、対向層２０の第２層２２は、真性半導体を含む。また、対向層２０の第３層２３は、金属を含む。また、半導体層３０は、真性半導体（例えば、Ｓｉ）を含む。
【００７０】
この機能層１００Ｈでは、対向層２０の第１層２１に含まれるＰ＋形半導体、第２層２２に含まれるＰ性半導体、第３層２３に含まれる金属によって、ＰＩＭ（Ｐ型半導体−真性半導体−金属）素子を構成している。
このＰＩＭ素子のうち、対向層２０の第１層２１に含まれる半導体は、半導体層３０に含まれる真性Ｓｉとともに遷移機能を有する。すなわち、対向層２０の第１層２１は、遷移機能の一部と、ＰＩＭ素子の整流機能の一部と、を兼ね備える。このように、遷移機能の一部と整流機能の一部とを兼用した第１層２１を含む機能層１００Ｈは、兼用しない場合に比べてアスペクト比を小さくできることになる。
【００７１】
また、ＰＩＭ素子部分の金属の仕事関数を材料によって操作すると、電気特性を変化させることができる。例えば、電流を低い電圧でとりたい場合は、フェルミ準位の高い金属を用いるとよい。また、第１層２１に含まれる半導体は、Ｐ形の変わりにＮ形を用いてもよい。また、ＰＩＭ素子は、上下逆の構造を用いてもよい。さらに、ＰＩＭ素子の金属と真性半導体との界面に、偏析させたＮ形不純物を入れてもよい（ＮＩＭ素子の場合はＰ形不純物を偏析させる）。極薄の偏析によってＰＩＮにはならず、ＰＩＭのままの特性で調節することができる。
【００７２】
なお、上記機能層１００Ａ〜１００Ｆについては、金属層１０と上部配線Ｌ１との間に接続用電極を設けてもよい。また、機能層１００Ａ〜１００Ｆについては、対向層２０と下部配線Ｌ２との間に接続用電極を設けてもよい。
【００７３】
（第２の実施形態）
図２０は、第２の実施形態に係る不揮発性記憶装置の構造を例示する模式的斜視図である。
図２０に表したように、本実施形態に係る不揮発性記憶装置１２０は、積層構造体（第１積層構造体）ＳＴＳ１及び積層構造体（第２積層構造体）ＳＴＳ２が上下方向に積層されたものである。
積層構造体ＳＴＳ１は、第１の上部配線Ｌ１であるワード線ＷＬ−１と、第１の下部配線Ｌ２であるビット線ＢＬ−１と、ワード線ＷＬ−１とビット線ＢＬ−１とのクロスポイントに設けられた第１の機能層１００−１と、を有する。
積層構造体ＳＴＳ２は、第２の上部配線Ｌ１であるワード線ＷＬ−２と、第２の下部配線Ｌ２であるビット線ＢＬ−２と、ワード線ＷＬ−２とビット線ＢＬ−２とのクロスポイントに設けられた第２の機能層１００−２と、を有する。
【００７４】
積層構造体ＳＴＳ１の機能層１００−１には、先に説明した機能層１００Ａ〜１００Ｇのいずれかが適用される。また、積層構造体ＳＴＳ２の機能層１００−２には、先に説明した機能層１００Ａ〜１００Ｇのいずれかが適用される。
機能層１００−１及び機能層１００−２は、同じ構造であっても、異なる構造であってもよい。
また、機能層１００−１及び機能層１００−２について同じ構造を採用しても、金属層１０、対向層２０及び半導体層３０のそれぞれについて材料や組成が異なっていてもよい。
【００７５】
機能層１００−１及び１００−２にいずれの機能層１００Ａ〜１００Ｇを用いても、アスペクト比を小さくすることができる。このように、積層構造体ＳＴＳ１及びＳＴＳ２を積層した不揮発性記憶装置１２０では、機能層１００のアスペクト比の抑制の効果がより顕著に表れることになる。
【００７６】
なお、図２０に例示した不揮発性記憶装置１２０では、積層構造体ＳＴＳが上下方向に２段積層されているが、３段以上積層されていてもよい。積層段数が増えるほど、機能層１００のアスペクト比の抑制の効果は大きい。
【００７７】
（第３の実施形態）
図２１は、第３の実施形態に係る不揮発性記憶装置の構造を例示する模式的斜視図である。
不揮発性記憶装置１３０は、ワード線方向に延びる複数本のワード線（第１配線）ＷＬを有する第１ワード線配線層１０４Ａと、第１ワード線配線層１０４Ａと離間して設けられ、ビット線方向に延びる複数本のビット線（第２配線）ＢＬを有するビット線配線層１０５と、第１ワード線配線層１０４Ａ及びビット線配線層１０５と離間して設けられ、ワード線方向に延びる複数本のワード線（第３配線）ＷＬを有する第２ワード線配線層１０４Ｂと、各配線の交差位置に設けられる機能層１００と、を備える。機能層１００は、金属層１０と、対向層２０と、これらの間に設けられた半導体層３０と、を有する。
【００７８】
この不揮発性記憶装置１３０では、上下に積層された２つの機能層１００の間に設けられたビット線ＢＬが、２つの機能層１００で兼用になっている。機能層１００としては、先に説明した機能層１００Ａ〜１００Ｇのいずれかを用いることができる。機能層１００は、遷移機能及び整流機能を有する。
【００７９】
図２２は、クロスポイントにおける上下の機能層の構成を例示する模式的斜視図である。
ワード線ＷＬとビット線ＢＬとの交差位置になるクロスポイントには、金属層１０、対向層２０及び半導体層３０を有する機能層１００が設けられる。機能層１００は、ワード線ＷＬからビット線ＢＬに向けて、金属層１０、半導体層３０及び対向層２０の順、またはこの逆順に設けられる。
【００８０】
例えば、図２２に例示した、上段の機能層１００ＵＰは、第２ワード線配線層１０４Ｂのワード線ＷＬからビット線配線層１０５のビット線ＢＬに向けて、金属層１０、半導体層３０及び対向層２０の順に設けられている。また、下段の機能層１００ＤＷは、第１ワード線配線層１０４Ａのワード線ＷＬからビット線配線層１０５のビット線ＢＬに向けて、対向層２０、半導体層３０及び金属層１０の順に設けられている。
【００８１】
機能層１００ＵＰ及び１００ＤＷは、金属層１０、半導体層３０及び対向層２０の形成順及び半導体の導電形の選択によって、遷移機能を発揮する部分と整流機能を発揮する部分との並び順及び整流機能の整流方向が変化する。
【００８２】
例えば、機能層１００ＵＰは、第２ワード線配線層１０４Ｂのワード線ＷＬからビット線ＢＬに向けて、遷移機能を発揮する部分、整流機能を発揮する部分の順に設けられている。また、機能層１００ＵＰは、第２ワード線配線層１０４Ｂのワード線ＷＬからビット線ＢＬに向けて順方向となる整流機能を有する。一方、機能層１００ＤＷは、ビット線ＢＬから第１ワード線配線層１０４Ａのワード線ＷＬに向けて、遷移機能を発揮する部分、整流機能を発揮する部分の順に設けられている。また、機能層１００ＤＷは、ビット線ＢＬから第１ワード線配線層１０４Ａワード線ＷＬに向けて順方向となる整流機能を有する。
【００８３】
図２３は、機能層の機能部分の並び及び整流方向の組み合わせ例を示す図である。
同図において、遷移機能は抵抗記号で表され、整流機能はダイオード記号で表されている。
同図（ａ）及び（ｂ）のそれぞれについて、上欄が機能層１００ＵＰ、下欄が機能層１００ＤＷに対応している。
このように、遷移機能を発揮する部分と整流機能を発揮する部分との並び順及び整流機能の整流方向の組み合わせは、１６通り選択することができる。これらの組み合わせを選択することで、様々なメモリ動作を実現することができる。
【００８４】
ここで、積層構造体ＳＴＳに用いられる各層の具体的な材料の一例を示す。
【００８５】
＜半導体＞
半導体層３０や対向層２０で用いられる半導体には、例えばバンドギャップが０．１ｅＶ以上、１０ｅＶ以下の値を有する物質が含まれる。半導体は、単結晶及び多結晶を含む。
半導体には、例えば、Ｓｉ、ＳｉＧｅ、ＳｉＣ、Ｇｅ、Ｃ、ＧａＡｓ、酸化物半導体、ナイトライド系半導体、カーバイド系半導体及び硫化物半導体が含まれる。
また、Ｐ形半導体には、Ｐ＋形Ｓｉ、ＴｉＯ２、ＺｒＯ２、ＩｎＺｎＯｘ、ＩＴＯ、ＳｎＯ２：Ｓｂ、ＺｎＯ：Ａｌ、ＡｇＳｂＯ３、ＩｎＧａＺｎＯ４、ＺｎＯ・ＳｎＯ２等が含まれる。
また、Ｎ形半導体には、Ｎ+形Ｓｉ、ＮｉＯｘ、ＺｎＯ・Ｒｈ２Ｏ３、ＺｎＯ：Ｎ、Ｌａ２ＣｕＯ４＋ｄ等が含まれる。
【００８６】
＜絶縁体＞
機能層１００ＥのＳＩＳ素子、機能層１００ＦのＭＩＳ（ＳＭＩＳ）素子及び機能層１００ＧのＭＩＭ素子の絶縁体は、例えば以下の材料から選択される。
【００８７】
（１）酸化物
（１−１）ＳｉＯ２、Ａｌ２Ｏ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、Ｇｄ２Ｏ３、Ｃｅ２Ｏ３、ＣｅＯ２、Ｔａ２Ｏ５、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、ＨｆＳｉＯ、ＨｆＡｌＯ、ＺｒＳｉＯ、ＺｒＡｌＯ、ＡｌＳｉＯなどのうちの一つまたは複数個の組み合わせ。
（１−２）ＡＢ２Ｏ４
ただし、Ａ及びＢは、同じ又は異なる元素で、かつ、Ａｌ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇａ、Ｇｅのうちの一つまたは複数個の組み合わせ。
例えば、Ｆｅ３Ｏ４、ＦｅＡｌ２Ｏ４、Ｍｎ１＋ｘＡｌ２−ｘＯ４＋ｙ、Ｃｏ１＋ｘＡｌ２−ｘＯ４＋ｙ、ＭｎＯｘである。
（１−３）ＡＢＯ３
ただし、Ａ及びＢは、同じ又は異なる元素で、かつ、Ａｌ、Ｌａ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、Ｈｇ、Ｔｌ、Ｐｂ、Ｂｉ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｉｎ、Ｓｎのうちの一つまたは複数個の組み合わせで構成される。
例えば、ＬａＡｌＯ３、ＳｒＨｆＯ３、ＳｒＺｒＯ３、ＳｒＴｉＯ３である。
（２）酸窒化物
（２−１）ＳｉＯＮ、ＡｌＯＮ、ＹＯＮ、ＬａＯＮ、ＧｄＯＮ、ＣｅＯＮ、ＴａＯＮ、ＨｆＯＮ、ＺｒＯＮ、ＴｉＯＮ、ＬａＡｌＯＮ、ＳｒＨｆＯＮ、ＳｒＺｒＯＮ、ＳｒＴｉＯＮ、ＨｆＳｉＯＮ、ＨｆＡｌＯＮ、ＺｒＳｉＯＮ、ＺｒＡｌＯＮ、ＡｌＳｉＯＮなどのうちの一つまたは複数個の組み合わせ。
（２−２）上述の（１）酸化物の酸素元素の一部を窒素元素で置換した材料
特に、ＭＩＭ素子を構成する絶縁層は、それぞれ、ＳｉＯ２、ＳｉＮ、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、ＳｉＯＮ、ＨｆＯ２、ＨｆＳｉＯＮ、Ｔａ２Ｏ５、ＴｉＯ２、ＳｒＴｉＯ３のグループから選択されるのが好ましい。
特にＳiＯ２、ＳｉＮ、ＳｉＯＮなどのＳｉ系の絶縁膜に関しては、酸素元素、窒素元素の濃度がそれぞれ１×１０１３ａｔｏｍｓ／ｃｍ３以上であるものを含む。
ただし、ＭＩＭ素子の絶縁体が複数の絶縁層を含む場合の各絶縁層や、積層構造体ＳＴＳが複数段設けられた場合において異なる段のＭＩＭ素子の各絶縁層については、互いにバリアハイトが異なるものを用いてもよい。
また、絶縁層は、欠陥準位を形成する不純物原子、または半導体／メタルドット（量子ドット）を含む材料を含む。
【００８８】
＜導体＞
ワード線ＷＬ及びビット線ＢＬを構成する上部配線Ｌ１及び下部配線Ｌ２として機能する導電線は、例えば以下の材料から選択される。
【００８９】
Ｗ、ＷＮ、Ａｌ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、ＴｉＮ、ＷＳｉｘ、ＴａＳｉｘ、ＰｄＳｉｘ、ＥｒＳｉｘ、ＹＳｉｘ、ＰｔＳｉｘ、ＨｆＳｉｘ、ＮｉＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘ、ＶＳｉｘ、ＣｒＳｉｘ、ＭｎＳｉｘ、ＦｅＳｉｘなどのうち一つまたは複数個の組み合わせ。
【００９０】
接続用電極、ＭＩＭ素子、ＭＩＳ（ＳＭＩＳ）素子及び遷移動作を行う素子の金属は、例えば以下の材料から選択される。
【００９１】
金属元素単体または複数の混合物、シリサイドや酸化物、窒化物などが挙げられる。
具体的にはＰｔ、ａｕ、Ａｇ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、ＴｉＮ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｔＩｒＯｘ、ＰｔＲｈＯｘ、Ｒｈ、ＴａＡｌＮ、ＳｉＴｉＯｘ、ＷＳｉｘ、ＴａＳｉｘ、ＰｄＳｉｘ、ＰｔＳｉｘ、ＩｒＳｉｘ、ＥｒＳｉｘ、ＹＳｉｘ、ＨｆＳｉｘ、ＮｉＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘ、ＶＳｉｘ、ＣｒＳｉｘ、ＭｎＳｉｘ、ＦｅＳｉｘなどのうちの一つまたは複数個の組み合わせで構成される。接続用電極は、バリアメタル層または接着層としての機能を同時に有していてもよい。
【００９２】
特に、ＭＩＳ（ＳＭＩＳ）素子及びＭＩＭ素子の金属は、例えば以下の材料のうちの一つまたは複数個の組み合わせで構成される。
【００９３】
（３−１）金属の単一元素
（３−２）酸化物、炭化物、ホウ化物、窒化物若しくはケイ化物としての化合物金属
（３−３）ＴｉＮｘ、ＴｉＣｘ、ＴｉＢｘ、ＴｉＳｉｘ、ＴａＣｘ、ＴａＢｘ、ＴａＮｘ、ＷＣｘ、ＷＢｘ、Ｗ、ＷＳｉｘ、ＴａＣｘ、ＴａＢｘ、ＴａＮｘ、ＴａＳｉｘ、ＨｆＳｉｘ、Ｈｆ、ＹＳｉｘ、ＥｒＳｉｘ
【００９４】
ただし、ＭＩＭ素子における二つのメタル層の実効仕事関数は、互いに異なっているのが好ましい。
例えば、二つのメタル層のうちの一方が、小さな実効仕事関数を有するＥｒＳｉｘ、ＨｆＳｉｘ、ＹＳｉｘ、ＴａＣｘ、ＴａＮｘ、ＴｉＮｘ、ＴｉＣｘ、ＴｉＢｘ、ＬａＢｘ、Ｌａ、ＬａＮｋなどのうち一つまたは複数個の組み合わせで構成されるとき、他方は、大きな実効仕事関数を有するＷＮｘ、Ｗ、ＷＢｘ、ＷＣｘ、Ｐｔ、ＰｔＳｉｘ、Ｐｄ、ＰｄＳｉｘ、Ｉｒ、ＩｒＳｉｘのうちの一つまたは複数個の組み合わせで構成するのが好ましい。
【００９５】
以上説明したように、本実施形態に係る不揮発性記憶装置によれば、機能層１００のアスペクト比の増加を抑制し、加工性の向上及び特性の均一化を達成することができる。
【００９６】
なお、上記に本実施形態及びその変形例を説明したが、本発明はこれらの例に限定されるものではない。例えば、前述の各実施の形態および各変形例においては、第１の導電形をＰ形、第２の導電形をＮ形として説明したが、本発明は第１の導電形をＮ形、第２の導電形をＰ形としても実施可能である。
【００９７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９８】
１０…金属層、２０…対向層、３０…半導体層、１１０〜１３０…不揮発性記憶装置、Ｌ１…上部配線、Ｌ２…下部配線、ＳＴＳ…積層構造体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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