(57)【特許請求の範囲】
【請求項１】
回路であって、該回路は、
該回路と少なくとも１つの外部デバイスとの間で第１の信号を送るように構成可能である複数の第１の信号パッドと、
該複数の第１の信号パッド間に交互配置される複数の未使用パッドと、
複数の第１のバッファと
を備え、該複数の未使用パッドのそれぞれは、該複数の第１のバッファのうちの少なくとも１つに連結され、該複数の第１のバッファは、該複数の未使用パッドのいずれかを通して第２の信号を送ることなしに、かつ、該複数の第１の信号パッドのいずれかを通して該第２の信号を送ることなしに、該回路と少なくとも１つの外部デバイスとの間で該第２の信号を駆動するように動作可能である、回路。
【請求項２】
前記複数の第１の信号パッドは、前記回路と少なくとも１つの外部デバイスとの間で高論理状態と低論理状態とを切り替えるデジタル信号を送るように構成可能である、請求項１に記載の回路。
【請求項３】
前記複数の第１の信号パッドのうちの少なくとも１つは、前記複数の未使用パッドのうちの２つに隣接する、請求項１に記載の回路。
【請求項４】
前記複数の第１の信号パッドは、前記回路内でグループ化される２つの差動パッドを備え、該回路は、該複数の第１の信号パッドのうちの少なくとも４つと、前記複数の未使用パッドのうちの少なくとも３つとを備える、請求項１に記載の回路。
【請求項５】
前記複数の第１の信号パッドに連結される複数の入力バッファと、
該複数の第１の信号パッドに連結される複数の出力バッファと
をさらに備える、請求項１に記載の回路。
【請求項６】
前記複数の第１のバッファは、前記回路がフリップチップパッケージ内に収納されるときに、はんだバンプを通して、前記回路と少なくとも１つの外部デバイスとの間で前記第２の信号を駆動するように構成され、前記複数の未使用パッドに連結された該複数の第１のバッファは、該回路がワイヤボンドパッケージ内に収納されるときに、該回路と少なくとも１つの外部デバイスとの間で信号を駆動するように構成されない、請求項１に記載の回路。
【請求項７】
前記回路は、
該回路と少なくとも１つの外部デバイスとの間で電圧信号を送るように構成可能である複数の電圧パッドであって、該電圧信号は、実質的に一定の電圧で維持される、複数の電圧パッドと、
該回路と少なくとも１つの外部デバイスとの間でデジタル信号を送るように構成可能である複数の第２の信号パッドであって、該複数の第２の信号パッドは、該複数の電圧パッド間に交互配置される、複数の第２の信号パッドと
をさらに備える、請求項１に記載の回路。
【請求項８】
前記回路は、集積回路であり、前記複数の第１の信号パッドおよび前記複数の未使用パッドは、該集積回路上に配置された導電性材料を含み、該複数の未使用パッドのそれぞれと、該複数の第１の信号パッドのそれぞれとは、該集積回路の表面上の接点である、請求項１に記載の回路。
【請求項９】
前記複数の第１の信号パッドは、前記回路と外部メモリデバイスとの間で、データ信号および少なくとも１つのデータストローブ信号を送るように構成される、請求項１に記載の回路。
【請求項１０】
回路であって、該回路は、
該回路と少なくとも１つの外部デバイスとの間で第１の信号を送るように構成可能である複数の第１の信号パッドと、
少なくとも１つの外部デバイスと該回路との間で実質的に一定の電圧を送るように構成可能である複数の電圧パッドと、
複数の未使用のパッドと、
複数のバッファであって、該複数の未使用パッドのそれぞれは、該複数のバッファのうちの少なくとも１つに連結され、該複数のバッファは、該複数の未使用パッドのいずれかを通して第２の信号を送ることなしに、かつ、該複数の第１の信号パッドのいずれかを通して該第２の信号を送ることなしに、該回路と少なくとも１つの外部デバイスとの間で該第２の信号を駆動するように動作可能である、複数のバッファと
を備える、回路。
【請求項１１】
前記複数の電圧パッドは、少なくとも１つの外部デバイスと前記回路との間で、少なくとも１つの接地電圧および少なくとも１つの供給電圧を送る、請求項１０に記載の回路。
【請求項１２】
供給電圧を送る前記複数の電圧パッドのうちの第１の電圧パッドは、少なくとも１つの外部デバイスと前記回路との間で接地電圧を送る該複数の電圧パッドのうちの第２の電圧パッドに隣接し、前記複数の第１の信号パッドのそれぞれは、該複数の電圧パッドのうちの少なくとも２つに隣接する、請求項１０に記載の回路。
【請求項１３】
前記複数の電圧パッドは、第１の供給電圧パッドと、第１の接地電圧パッドと、第２の供給電圧パッドと、第２の接地電圧パッドとを備え、該第１の供給電圧パッドは、前記複数の第１の信号パッドのうちの第１の信号パッドと該第１の接地電圧パッドとに隣接し、該第１の接地電圧パッドは、該複数の第１の信号パッドのうちの第２の信号パッドに隣接し、該第２の供給電圧パッドは、該複数の第１の信号パッドのうちの該第２の信号パッドと該第２の接地電圧パッドとに隣接し、該第２の接地電圧パッドは、該複数の第１の信号パッドのうちの第３の信号パッドに隣接する、請求項１０に記載の回路。
【請求項１４】
前記複数の第１の信号パッドは、前記回路と少なくとも１つの外部デバイスとの間で高論理状態と低論理状態とを切り替えるデジタル信号を送るように構成可能である、請求項１０に記載の回路。
【請求項１５】
前記回路は、
該回路と少なくとも１つの外部デバイスとの間で第３の信号を送るように構成可能である複数の第２の信号パッド
をさらに備え、
前記複数の未使用パッドは、該複数の第２の信号パッド間に交互配置される、請求項１０に記載の回路。
【請求項１６】
回路であって、該回路は、
該回路と少なくとも１つの外部デバイスとの間で第１の信号を送るように構成可能である複数の第１の信号パッドと、
該回路が第１のパッケージ型内に収納されるときに、該回路と少なくとも１つの外部デバイスとの間で信号を駆動するように構成されない複数のバッファに連結される複数の未使用パッドと
を備え、該複数の未使用パッドに連結される複数のバッファは、該回路が第２のパッケージ型内に収納されるときに、該回路と少なくとも１つの外部デバイスとの間で第２の信号を駆動するように構成される、回路。
【請求項１７】
前記第１のパッケージ型は、ワイヤボンドパッケージであり、前記第２のパッケージ型は、フリップチップパッケージであり、前記複数のバッファは、前記複数の未使用パッドのいずれかを通して第２の信号を送ることなしに、かつ、該複数の第１の信号パッドのいずれかを通して該第２の信号を送ることなしに、はんだバンプを通してフリップチップモードで、該回路と少なくとも１つの外部デバイスとの間で該第２の信号を駆動するように動作可能である、請求項１６に記載の回路。
【請求項１８】
前記複数の未使用パッドは、前記複数の第１の信号パッド間に交互配置され、該複数の第１の信号パッドは、可変信号を送る、請求項１６に記載の回路。
【請求項１９】
前記複数の第１の信号パッドおよび前記複数の未使用パッドは、パッドの第１の列内にあり、前記回路は、
該回路と少なくとも１つの外部デバイスとの間でデジタル信号を送るように構成可能である複数の第２の信号パッドと、
少なくとも１つの外部デバイスと該回路との間で実質的に一定の電圧を送る複数の電圧パッドであって、該複数の第２の信号パッドは、パッドの第２の列内の該複数の電圧パッド間に交互配置される、複数の電圧パッドと
をさらに備える、請求項１６に記載の回路。
【請求項２０】
回路上の複数のパッドを通して送られる信号の信号対雑音比を増加させる方法であって、該方法は、
該回路上に複数の信号パッドを形成することであって、該複数の信号パッドは、該回路と少なくとも１つの外部デバイスとの間で第１の信号を送るように構成可能である、ことと、
該回路上に複数の未使用パッドを形成することであって、該複数の未使用パッドは、該複数の信号パッド間に交互配置される、ことと、
該回路上に複数のバッファを形成することであって、該複数の未使用パッドのそれぞれは、該複数のバッファのうちの少なくとも１つに連結され、該複数のバッファは、該複数の未使用パッドのいずれかを通して第２の信号を送ることなしに、かつ、該複数の信号パッドのいずれかを通して該第２の信号を送ることなしに、該回路と少なくとも１つの外部デバイスとの間で該第２の信号を駆動するように動作可能である、ことと
を含む、方法。
【請求項２１】
前記複数の信号パッドは、前記回路と少なくとも１つの外部デバイスとの間でデジタル信号を送るように構成可能である、請求項２０に記載の方法。
【請求項２２】
前記複数の信号パッドのうちの少なくとも２つは、相互に隣接して形成され、前記複数の未使用パッドのそれぞれは、該複数の信号パッドのうちの少なくとも２つに隣接する、請求項２０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路に関し、より具体的には、回路における周波数性能を最適化する、入力／出力モジュールに関する。
【背景技術】
【０００２】
集積回路は、典型的に、集積回路と外部デバイスとの間で信号を送るためのパッドを含む。集積回路は、パッケージ内に収納することができる。
従来、集積回路ダイに対してバンプおよびトレースのレイアウトを作成するための方法が知られている（例えば、特許文献１を参照）。この方法は、複数のＩ／Ｏパッドの第１の列および複数のＩ／Ｏパッドの第２の列を有するルーティングタイルを複製するステップを含む。第１の列は、第２の列からオフセットされ、その結果、第１の列の複数のＩ／Ｏパッドは、第２の列の複数のＩ／Ｏパッドの間に交互配置される。
また、従来、複数の外側結合パッドおよび複数のスタッガード状内側結合パッドを有するダイを有する単段キャビティダウン（ｓｉｎｇｌｅ  ｔｉｅｒ  ｃａｖｉｔｙ  ｄｏｗｎ）集積回路パッケージが知られている（例えば、特許文献２を参照）。この集積回路パッケージでは、ダイの複数の結合パッドが、設計方法に従って、パッケージの関連付けられた複数の供給リングおよび複数の結合フィンガーに割り当てられる。１つの形態では、少なくとも、複数の供給リングに連結されている複数の結合パッドの全てが、複数の外側結合パッドであり、複数のスタッガード状内側結合パッドは、複数の結合フィンガーに連結されている。さらに、従来、ダイの複数の結合パッドをパッケージの関連付けられた複数の供給リングおよび複数の結合フィンガーに割り当てる方法や、複数のスタッガード状結合パッドを有するダイが知られている（例えば、特許文献２を参照）。
また、従来、集積回路上に複数の導電性トレースをルーティングすることによって導入される電力供給電圧降下を低減するための技術や、集積回路の複数の異なる領域において受容される電力供給電圧における変動を低減するための技術が知られている（例えば、特許文献３を参照）。電力供給電圧は、導電性トレースにわたって、集積回路内でルーティングされる。複数の導電性トレースは、複数の結合パッドに結合される。複数の結合パッドは、外部ソースからの電力供給電圧を受容する。複数のトレースのうちの別のものは、高電力供給電圧ＶＤＤおよび低電力供給電圧ＶＳＳを受容する。複数の導電性トレースは、集積回路上の複数の回路要素に対して電力供給電圧をルーティングするためのより短い複数の経路を提供することによって、電力供給電圧における電圧降下を低減する。
また、従来、Ｓｔｒａｔｉｘ（Ｒ）ＩＩＩ  Ｉ／Ｏが知られている（例えば、非特許文献１を参照）。このＳｔｒａｔｉｘ（Ｒ）ＩＩＩ  Ｉ／Ｏは、使用の容易さおよび高速システム集積化のために特別に設計されている。それと同時に、Ｓｔｒａｔｉｘ（Ｒ）ＩＩＩ  Ｉ／Ｏは、内部論理性能を最大化し、システムレベルのパフォーマンスを生み出すために必要な高帯域幅を提供する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第６５９１４１０号明細書
【特許文献２】米国特許第６６０３１９９号明細書
【特許文献３】米国特許第６９９８７１９号明細書
【非特許文献】
【０００４】
【非特許文献１】“Ｓｔｒａｔｉｘ  ＩＩＩ  Ｄｅｖｉｃｅ  Ｉ／Ｏ  Ｆｅａｔｕｒｅｓ”，  Ａｌｔｅｒａ  Ｃｏｒｐｏｒａｔｉｏｎ，  ２００８年５月，ｐｐ．７−１  〜７−５２
【発明の概要】
【課題を解決するための手段】
【０００５】
本発明のいくつかの実施形態によると、回路は、回路と少なくとも１つの外部デバイスとの間で信号を送るように構成可能である信号パッドを有する、モジュールを含む。モジュールはまた、信号パッド間に交互配置される、未使用パッドも含む。
【０００６】
本発明の他の実施形態によると、回路は、回路と少なくとも１つの外部デバイスとの間で可変信号を送るように構成可能である信号パッドを有する、モジュールを含む。モジュールは、少なくとも１つの外部デバイスと回路との間で、実質的に一定の電圧を送るように構成可能である、電圧パッドを含む。信号パッドは、電圧パッド間に交互配置される。
【０００７】
本発明の他の実施形態によると、回路は、回路と少なくとも１つの外部デバイスとの間で信号を送るように構成可能である信号パッドを有する、モジュールを含む。モジュールはまた、回路が第１のパッケージ型内に収納されるときに、回路と少なくとも１つの外部デバイスとの間で信号を駆動するように構成されないバッファに連結される、未使用パッドも含む。バッファは、回路が第２のパッケージ型内に収納されるときに、回路と少なくとも１つの外部デバイスとの間で信号を駆動するように構成される。本発明は、本明細書に記載される技術を実装するための回路および方法を含む。
【０００８】
本発明の様々な目的、特徴、および利点は、以下の発明を実施するための形態ならびに添付の図面を熟考すると明らかとなるであろう。
例えば、本発明は以下の項目を提供する。
（項目１）
モジュールを備える回路であって、該モジュールは、
該回路と少なくとも１つの外部デバイスとの間で信号を送るように構成可能である複数の第１の信号パッドと、
該第１の信号パッド間に交互配置される複数の未使用パッドと
を備える、回路。
（項目２）
上記第１の信号パッドは、上記回路と少なくとも１つの外部デバイスとの間で高論理状態と低論理状態とを切り替えるデジタル信号を送るように構成可能である、項目１に記載の回路。
（項目３）
上記複数の第１の信号パッドのうちの少なくとも１つは、上記複数の未使用パッドのうちの２つに隣接する、項目１に記載の回路。
（項目４）
上記複数の第１の信号パッドは、上記モジュール内で共にグループ化される２つの差動パッドを備え、該モジュールは、該複数の第１の信号パッドのうちの少なくとも４つと、上記複数の未使用パッドのうちの少なくとも３つとを備える、項目１に記載の回路。
（項目５）
上記第１の信号パッドに連結される入力バッファと、
該第１の信号パッドに連結される出力バッファと
をさらに備える、項目１に記載の回路。
（項目６）
上記未使用パッドは、上記回路がフリップチップパッケージ内に収納されるときに、はんだバンプを通して、上記回路と少なくとも１つの外部デバイスとの間で信号を駆動するように構成されるバッファに連結され、該未使用パッドに連結されるバッファは、該回路がワイヤボンドパッケージ内に収納されるときに、該回路と少なくとも１つの外部デバイスとの間で信号を駆動するように構成されない、項目１に記載の回路。
（項目７）
上記モジュールはさらに、
上記回路と少なくとも１つの外部デバイスとの間で電圧信号を送るように構成可能である電圧パッドであって、該電圧信号は、実質的に一定の電圧で維持される、電圧パッドと、
該回路と少なくとも１つの外部デバイスとの間でデジタル信号を送るように構成可能である第２の信号パッドであって、該第２の信号パッドは、該電圧パッド間に交互配置される、第２の信号パッドと
を備える、項目１に記載の回路。
（項目８）
上記回路は、プログラマブル論理集積回路である、項目１に記載の回路。
（項目９）
上記第１の信号パッドは、上記回路と外部メモリデバイスとの間で、データ信号および少なくとも１つのデータストローブ信号を送るように構成される、項目１に記載の回路。（項目１０）
モジュールを備える回路であって、該モジュールは、
該回路と少なくとも１つの外部デバイスとの間で可変信号を送るように構成可能である、第１の信号パッドと、
少なくとも１つの外部デバイスと該回路との間で実質的に一定の電圧を送るように構成可能である、電圧パッドであって、該第１の信号パッドは、該電圧パッド間に交互配置される、電圧パッドと
を備える、回路。
（項目１１）
上記電圧パッドは、少なくとも１つの外部デバイスと上記回路との間で、少なくとも１つの接地電圧および少なくとも１つの供給電圧を送る、項目１０に記載の回路。
（項目１２）
供給電圧を送る上記電圧パッドのうちの第１の電圧パッドは、少なくとも１つの外部デバイスと上記回路との間で接地電圧を送る該電圧パッドのうちの第２の電圧パッドに隣接し、上記第１の信号パッドのそれぞれは、該電圧パッドのうちの少なくとも２つに隣接する、項目１０記載の回路。
（項目１３）
上記電圧パッドは、第１の供給電圧パッドと、第１の接地電圧パッドと、第２の供給電圧パッドと、第２の接地電圧パッドとを備え、該第１の供給電圧パッドは、上記第１の信号パッドのうちの第１の信号パッドおよび該第１の接地電圧パッドに隣接し、該第１の接地電圧パッドは、該第１の信号パッドのうちの第２の信号パッドに隣接し、該第２の供給電圧パッドは、該第１の信号パッドのうちの該第２の信号パッドおよび該第２の接地電圧パッドに隣接し、該第２の接地電圧パッドは、該第１の信号パッドのうちの第３の信号パッドに隣接する、項目１０に記載の回路。
（項目１４）
上記第１の信号パッドは、上記回路と少なくとも１つの外部デバイスとの間で高論理状態と低論理状態とを切り替えるデジタル信号を送るように構成可能である、項目１０に記載の回路。
（項目１５）
上記モジュールはさらに、
上記回路と少なくとも１つの外部デバイスとの間でデジタル信号を送るように構成可能である第２の信号パッドと、
該第２の信号パッド間に交互配置される未使用パッドと
を備える、項目１０に記載の回路。
（項目１６）
モジュールを備える回路であって、該モジュールは、
上記回路と少なくとも１つの外部デバイスとの間で信号を送るように構成可能である、第１の信号パッドと、
該回路が第１のパッケージ型内に収納されるときに、該回路と少なくとも１つの外部デバイスとの間で信号を駆動するように構成されないバッファに連結される未使用パッドとを備え、該未使用パッドに連結されるバッファは、該回路が第２のパッケージ型内に収納されるときに、該回路と少なくとも１つの外部デバイスとの間で信号を駆動するように構成される、回路。
（項目１７）
上記第１のパッケージ型は、ワイヤボンドパッケージであり、上記第２のパッケージ型は、フリップチップパッケージである、項目１６に記載の回路。
（項目１８）
上記未使用パッドは、上記第１の信号パッド間に交互配置され、該第１の信号パッドは、可変信号を送る、項目１６に記載の回路。
（項目１９）
上記第１の信号パッドおよび上記未使用パッドは、パッドの第１の列内にあり、上記モジュールはさらに、
上記回路と少なくとも１つの外部デバイスとの間でデジタル信号を送るように構成可能である第２の信号パッドと、
少なくとも１つの外部デバイスと該回路との間で実質的に一定の電圧を送る、電圧パッドであって、該第２の信号パッドは、パッドの第２の列内の上記電圧パッド間に交互配置される、電圧パッドと
を備える、項目１６に記載の回路。
（項目２０）
回路上のパッドを通して送られる信号の信号対雑音比を増加させる方法であって、
該回路上に信号パッドを形成することであって、該信号パッドは、該回路と少なくとも１つの外部デバイスとの間で信号を送るように構成可能である、ことと、
該回路上に未使用パッドを形成することであって、該未使用パッドは、該未使用パッドのそれぞれが、該信号パッドのうちの少なくとも２つに隣接するように、該信号パッド間に交互配置される、ことと
を含む、方法。
（項目２１）
上記信号パッドは、上記回路と少なくとも１つの外部デバイスとの間でデジタル信号を送るように構成可能である、項目２０に記載の方法。
（項目２２）
上記信号パッドのうちの少なくとも２つは、相互に隣接して形成される、項目２０に記載の方法。
【図面の簡単な説明】
【０００９】
【図１】図１は、本発明の実施形態に係る、入力／出力（ＩＯ）モジュールを図示する。
【図２Ａ】図２Ａは、本発明の実施形態に係る、集積回路上の出力バッファ、入力バッファ、およびパッドを図示する。
【図２Ｂ】図２Ｂは、本発明の実施形態に係る、集積回路上の差動出力バッファ、差動入力バッファ、およびパッドを図示する。
【図３】図３は、本発明の態様を含むことができる、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）の簡略化部分ブロック図である。
【図４】図４は、本発明の技術を具現化することができる、例示的なデジタルシステムのブロック図を示す。
【発明を実施するための形態】
【００１０】
集積回路（ＩＣ）ダイは、パッケージの内部に配置し、回路基板上に実装することができる。信号は、ＩＣのパッドおよびパッケージ内の導電性材料を通して、ＩＣと回路基板との間で伝送される。パッドは、導電性材料で形成される。各パッドは、ＩＣダイの表面上で接触を形成し、これは、ＩＣダイへ、またはＩＣダイから電気信号を送るために使用することができる。ＩＣは、典型的に、多数のパッドを有する。パッドは、１つ以上の入力／出力（ＩＯ）モジュールにグループ化されてもよい。
【００１１】
図１は、本発明の実施形態に係る、入力／出力（ＩＯ）モジュールを図示する。図１のＩＯモジュール１００は、集積回路（ＩＣ）ダイ上に２４個のパッドを含む。２４個のパッドは、ＩＣへ、またはＩＣの外へ信号を送るために使用される、ＩＣの外部端子である。図１に示される２４個のパッドは、ＩＣ上に導電性材料で形成される。図１では、パッドは、長方形で示されているが、パッドは、正方形または任意の他の所望の形状であってもよい。ＩＯモジュール１００の右側の点線は、ＩＣの一方の縁部が位置することができる場所の例を図示する。ＩＯモジュール１００は、１〜１６の番号が付けられた１６個のパッドと、パッドＶＣＰＤ２１、ＶＣＣＮ２２、ＶＳＳＮ２３、ＶＣＣＱ２４、ＶＳＳＱ２５、ＶＣＣＮ２６、ＶＳＳＮ２７、およびＶＲＥＦ２８とを含むことができる。ＩＯモジュール１００内のパッドの配置は、図１に示される配置に制限されない。本発明のＩＯモジュールは、本発明の範囲および趣旨に含まれる、パッドの異なる配置ならびに配設を含むことができる。
【００１２】
ＩＯモジュール１００内のパッドは、２列に配設される。第１の列は、１、２、４、５、６、８、９、１０、１２、１３、１４、および１６の番号が付けられたパッドを含む。第２の列は、２１、３、２２、２３、７、２４、２５、１１、２６、２７、１５、および２８の番号が付けられたパッドを含む。図１には、１つのＩＯモジュール１００のみが示されているが、集積回路（ＩＣ）は、いくつかのＩＯモジュール１００を有することができる。例えば、ＩＣは、ＩＣの各縁部に隣接して、１つ以上のＩＯモジュール１００を有することができる。
【００１３】
ＩＯモジュール１００は、ワイヤボンド（ＷＢ）パッケージ、フリップチップ（ＦＣ）パッケージ、または別の型式のパッケージ内に収納される、集積回路（ＩＣ）ダイ内で使用することができる。ＩＣがワイヤボンドパッケージ内に収納されるとき、ＩＣのパッドは、ワイヤボンド接続を使用して、パッケージに連結される。パッドは、典型的に、ＩＣの上面に接触し、ワイヤボンド接続は、パッドをＩＣの下方のパッケージの導電性領域に連結する。パッケージは、ＩＣのパッドを基板または別のウェハもしくはチップに連結することができる。
【００１４】
ＩＣがフリップチップパッケージ内に収納されるとき、ＩＣのパッドは、はんだバンプを使用して、パッケージに連結される。ＩＣは、ＩＣのパッドが下向きの状態でフリップチップパッケージ内に実装され、はんだバンプは、パッドをＩＣの下のパッケージの導電性領域に接続するように、ＩＣの底面側に乗せられる。
【００１５】
ＩＣ含有モジュール１００がワイヤボンド（ＷＢ）パッケージ内に収納されるとき、パッド１、３、４、６、７、８、１０、１１、１２、１４、１５、および１６は、ＩＣと外部デバイスとの間で信号を送るために使用される。パッド２、５、９、および１３は、ＩＣと外部デバイスとの間で信号を送るために使用されない。パッド２、５、９、および１３は、信号を送るために使用されないため、未使用パッド２、５、９、および１３は、図１に示されるパッドの左列のパッド１、４、６、８、１０、１２、１４、および１６を通して送られる信号間の遮蔽を提供する。未使用パッド２、５、９、および１３は、信号パッド１、４、６、８、１０、１２、１４、および１６を通して伝送される信号間のクロストークを低減するように、信号パッド１と、４と、６と、８と、１０と、１２と、１４と、１６との間に交互配置される。結果として、未使用パッド２、５、９、および１３は、パッド１、４、６、８、１０、１２、１４、および１６を通して伝送される信号の信号対雑音比を増加させる。
【００１６】
例えば、図２Ａ〜図２Ｂに示されるように、出力信号は、ＩＯモジュール１００内のパッドを通して出力（伝送器）バッファから伝送され、入力信号は、ＩＯモジュール１００内のパッドを通して入力（受信器）バッファに伝送される。図２Ａは、本発明の実施形態に係る、集積回路上の出力バッファ２０１、入力バッファ２０２、およびパッド２０３を図示する。出力バッファ２０１が、シングルエンド出力信号ＯＵＴを、パッド２０３を通して、集積回路の外に駆動できるようにすることができる。入力バッファ２０２が、集積回路の外側からパッド２０３で受信されたシングルエンド入力信号を駆動できるようにすることができる。図２Ｂは、本発明の実施形態に係る、集積回路上の差動出力バッファ２１１、差動入力バッファ２１２、およびパッド２１３〜２１４を図示する。出力バッファ２１１が、差動出力信号ＯＵＴ＋／ＯＵＴ−を、パッド２１３および２１４を通して、集積回路の外に駆動できるようにすることができる。入力バッファ２１２が、集積回路の外からパッド２１３および２１４で受信された差動入力信号ＩＮ＋／ＩＮ−を駆動できるようにすることができる。
【００１７】
ＩＣ含有モジュール１００がフリップチップ（ＦＣ）パッケージ内に収納されるとき、入力信号および出力信号を、ＩＯモジュール１００内のパッドのいずれかを通して信号を送ることなく、はんだバンプを通して、ＩＣ上の入力バッファおよび出力バッファと外部回路との間で駆動することができる。図１の１〜１６の番号が付けられたパッドのそれぞれは、出力バッファおよび／または入力バッファに連結される。ＩＣがＦＣパッケージ内に収納されるとき、１〜１６の番号が付けられたパッドに連結されるバッファが、ＩＣと外部回路との間で信号を伝送できるようにすることができる。ＩＯモジュール１００内のパッド１〜１６に連結される１６個のバッファは、ＩＣがＦＣパッケージ内に収納されるときに、ＩＯモジュール１００内のパッドを通して１６個の信号を送ることなく、ＩＣと少なくとも１つの外部デバイスとの間で１６個の信号を駆動できるようにすることができる。１つのパッド当たりに１つのバッファ（各パッド１〜１６で）は、パッドを通して入力信号または出力信号を送ることなく、入力信号または出力信号を駆動する。
【００１８】
ＩＯモジュール１００は、モジュール１００を含有するＩＣを、異なる型式のパッケージで使用できるようにする。ＩＯモジュール１００は、集積回路内で、信号の最適な最大周波数性能を達成するように、異なる型式のパッケージの異なる入力／出力（ＩＯ）利用率に適合することができる。例えば、ＩＣ含有ＩＯモジュール１００がＷＢパッケージ内に収納されるとき、上述されるように、図１の１〜１６の番号が付けられた１６個のパッドのうちの１２個のパッドは、ＩＣと外部回路との間で１２個の信号を送るために使用され、１〜１６の番号が付けられた１６個のパッドの４個は、未使用である。したがって、ＩＯモジュール１００は、ＩＣ含有モジュール１００がＷＢパッケージ内に収納されるときに、最大７５％のＩＯ利用（１６個のパッドのうちの１２個のパッド）を提供する。
【００１９】
別の実施例として、ＩＣ含有ＩＯモジュール１００がフリップチップ（ＦＣ）パッケージ内に収納されるとき、１〜１６の番号が付けられた１６個のパッドに連結される１６個のＩＯバッファは、ＩＣと外部回路との間で、パッド１〜１６を通して１６個の信号を送ることなく、はんだバンプを通して１６個の信号を伝送するために使用することができる。１つのパッド当たりに１つのバッファは、１６個の信号のうちの１つを伝送する。したがって、ＩＯモジュール１００は、ＩＣ含有モジュール１００がＦＣパッケージ内に収納されるときに、１６個のＩＯバッファに連結することができ、これは、最大１００％のＩＯ利用（１６個のパッド当たりに１６個のバッファ）を提供する。
【００２０】
ＩＣ含有ＩＯモジュール１００がワイヤボンド（ＷＢ）パッケージ内に収納されるとき、入力および／または出力データ信号を送るために、ＩＯモジュール１００内の８個または１０個のパッドを使用することができ、データストローブ信号を送るために、ＩＯモジュール１００内の２個または４個のパッドを使用することができ、ＩＯモジュール１００内の４個のパッドは、未使用パッドである。入力および／または出力データ信号を送るために使用されるパッドは、ＤＱパッドと称される。ＤＱデータ信号パッドには、ＩＯモジュール１００内の１、３、４、７、１１、１４、１５、および１６の番号が付けられたパッドを含む。１０および１２の番号が付けられたパッドはまた、ＤＱデータ信号パッドとして使用することができる。ＤＱデータ信号パッドを通して送られるデータ信号は、典型的に、論理高状態と論理低状態との間で変化するデジタル信号である。
【００２１】
未使用パッド２は、パッド１および４を通して送られる信号を遮蔽する。未使用パッド５は、パッド４および６を通して送られる信号を遮蔽する。未使用パッド９は、パッド８および１０を通して送られる信号を遮蔽する。未使用パッド１３は、パッド１２および１４を通して送られる信号を遮蔽する。
【００２２】
データ出力信号は、ＩＯモジュール１００内のＤＱパッドの１つ以上を通して、ＩＣ含有モジュール１００から外部メモリデバイス（例えば、メモリチップ）に伝送することができる。別の実施例として、データ入力信号は、ＩＯモジュール１００内のＤＱパッドの１つ以上を通して、外部メモリデバイスからＩＣに伝送することができる。さらに別の実施例として、データ入力信号およびデータ出力信号は、ＩＯモジュール１００内のＤＱパッドを通して、外部メモリデバイスとＩＣとの間で双方向に伝送することができる。
【００２３】
ＩＣがＷＢパッケージ内にあるときに、ＩＯモジュール１００内のパッド１、３、４、７、１０、１１、１２、１４、１５、および１６がＤＱデータ信号パッドとして構成される場合、ＩＯモジュール１００は、例えば、外部メモリデバイス（例えば、ＳＤＲＡＭデバイス）のｘ８  ＤＱグループ化またはｘ９  ＤＱグループ化を支援することができる。ｘ８  ＤＱグループ化では、８ビットデータバイトを形成するように、８個のＤＱパッドを通して、８個のデータ信号が同時に伝送される。ｘ９  ＤＱグループ化では、９ビットデータバイトを形成するように、９個のＤＱパッドを通して、９個のデータ信号が同時に伝送される。ＩＯモジュール１００内のパッド１、３、４、７、１１、１４、１５、および１６のみがＷＢパッケージ内のＤＱデータ信号パッドとして構成される場合、ＩＯモジュール１００は、最大で、外部メモリデバイスのｘ８グループ化を支援することができる。したがって、ＩＯモジュール１００が、パッド１、３、４、７、１１、１４、１５、および１６をＤＱデータ信号パッドとして使用し、パッド１０をＤＱＳパッドとしての使用し、パッド１２をＤＱＳ＃パッドとし使用するように構成される場合、ＩＯモジュール１００は、最大でｘ８  ＤＱグループ化を支援することができる。
【００２４】
ＩＯモジュール１００はまた、パッド１、３、４、７、１１、１４、１５、および１６の２つのｘ４  ＤＱグループ化を支援することもできる。本実施形態では、パッド１、３、４、および７は、ＩＣと外部メモリデバイスとの間で、第１の４ビットバイトを形成するデータ信号を送るために使用され、パッド１１、１４、１５、および１６は、ＩＣと外部メモリデバイスとの間で、第２の４バイトを形成するデータ信号を送るために使用される。フリップチップ（ＦＣ）パッケージでは、パッド１、３、４、７、１１、１４、１５、１６、ならびに任意にパッド１０および１２に連結されるバッファは、ＩＯモジュール１００内のパッドを通してＤＱデータ信号を送ることなく、ＤＱデータ信号を外部メモリデバイスに駆動する、または外部メモリデバイスからのＤＱデータ信号を駆動することができる。
【００２５】
ｘ４、ｘ８、またはｘ９  ＤＱグループ化では、データ信号は、例えば、それぞれ、ＩＯモジュール１００内の８個または９個のＤＱパッドを通して、２倍のデータ転送速度（例えば、ＤＤＲ、ＤＤＲ２、ＤＤＲ３等）で送ることができる。２倍のデータ転送速度で動作する信号バスは、クロック信号の立ち上がりおよび立ち下りの両方でデータを転送する。代替として、データ信号は、例えば、ＩＯモジュール１００内の８個または９個のＤＱパッドを通して、４倍のデータ転送速度（例えば、ＱＤＲ、ＱＤＲＩＩ等）で送ることができる。４倍のデータ転送速度は、各クロックサイクルでデータの４ビットが伝送されるように、独立したデータ読み出しピンおよびデータ書き込みピンを使用して、すなわち、２つのピンを使用する、１つのクロックサイクルでの２つの書き込みおよび２つの読み出しを使用して、クロック信号の立ち上がりおよび立ち下がりの両方でデータを伝送させる、通信信号送信技術である。
【００２６】
ｘ４、ｘ８、およびｘ９グループ化でデータ信号を送るために使用されない、１個または２個の予備のＤＱパッドは、例えば、データマスク信号および／またはバイト書き込み選択信号を送るために使用することができる。データマスク信号は、データを外部メモリデバイスに書き込むための入力マスク信号である。バイト書き込み選択信号は、書き込み動作の現行部分中に外部メモリデバイスに書き込まれるデータバイトを選択するために使用される。
【００２７】
ＩＣ含有ＩＯモジュール１００がワイヤボンド（ＷＢ）パッケージ内に収納されるとき、ＩＯモジュール１００内の１個または２個のＤＱＳパッドおよび１個または２個のＤＱＳ＃パッドは、ＩＣと外部メモリデバイス（例えば、ＳＤＲＡＭチップ）との間でデータストローブ信号を送るために使用することができる。フリップチップ（ＦＣ）パッケージでは、ＤＱＳパッドおよびＤＱＳ＃パッドに連結されるバッファは、ＤＱＳパッドまたはＤＱＳ＃パッドを通して信号を送ることなく、ＩＣ含有モジュール１００と外部メモリデバイスとの間でデータストローブ信号を駆動する。ＤＱＳパッドおよびＤＱＳ＃パッドを通して伝送されるデータストローブ信号は、ＤＱデータパッドを通して伝送されるデータをサンプリングするために使用される。
【００２８】
データストローブ信号は、典型的に、高論理状態と低論理状態とを切り替える、デジタル信号である。差動データストローブ信号が使用される場合、差動データストローブ信号は、データストローブパッドＤＱＳおよびＤＱＳ＃を通して伝送される。シングルエンドデータストローブ信号が使用される場合、シングルエンドデータストローブ信号は、典型的に、データストローブパッドＤＱＳを通して伝送される。
【００２９】
図１では、１つのＤＱＳパッドは、パッド６と番号が付けられ、１つのＤＱＳ＃パッドは、パッド８と番号が付けられている。パッド１０は、第２のＤＱＳデータストローブパッドとして使用することができ、パッド１２は、第２のＤＱＳ＃データストローブパッドとして使用することができる。したがって、パッド１０は、データＤＱパッドまたはデータストローブＤＱＳパッドとして使用することができ、パッド１２は、データＤＱパッドまたはデータストローブＤＱＳ＃パッドとして使用することができる。各ＤＱＳパッドは、好ましくは、その特定のＤＱＳパッドの相補データストローブ信号を送るＤＱＳ＃パッドに隣接して位置する。したがって、パッド６および８は、第１の差動データストローブ信号ＤＱＳおよびＤＱＳ＃を送るために使用することができ、パッド１０および１２は、第２の差動データストローブ信号ＤＱＳおよびＤＱＳ＃を送るために使用することができる。
【００３０】
ＩＯモジュール１００はまた、電圧パッドＶＣＰＤ２１、ＶＣＣＮ２２、ＶＳＳＮ２３、ＶＣＣＱ２４、ＶＳＳＱ２５、ＶＣＣＮ２６、ＶＳＳＮ２７、およびＶＲＥＦ２８も含む。第１の供給電圧は、外部電源から、供給電圧パッドＶＣＰＤ２１を通して、ＩＣ上の事前駆動回路に伝送される。第２の供給電圧は、外部電源から、２つの供給電圧パッドＶＣＣＮ２２および２６を通して、ＩＣの周辺に位置する回路素子に伝送される。第１の接地電圧は、外部電源から、２つのＶＳＳＮパッド２３および２７を通して、ＩＣの周辺に位置する回路素子に提供される。ＩＣの周辺に位置する回路素子によって受容される供給電圧は、ＶＳＳＮパッドでの電圧を引いたＶＣＣＮパッドでの電圧に等しい。
【００３１】
第３の供給電圧は、外部電源から、供給電圧パッドＶＣＣＱ２４を通して、ＩＣのコア領域内に位置する回路素子に伝送される。第２の接地電圧は、外部電源から、ＶＳＳＱパッド２５を通して、ＩＣのコア領域内に位置する回路素子に提供される。ＩＣのコア領域内に位置する回路素子によって受容される供給電圧は、ＶＳＳＱパッド２５での電圧を引いたＶＣＣＱパッド２４での電圧に等しい、静穏供給電圧である。基準電圧は、ＶＲＥＦパッド２８を通して、外部デバイス（例えば、外部メモリデバイス）とＩＣとの間で伝送される。
【００３２】
パッドＶＣＰＤ２１、ＶＣＣＮ２２、ＶＳＳＮ２３、ＶＣＣＱ２４、ＶＳＳＱ２５、ＶＣＣＮ２６、ＶＳＳＮ２７、およびＶＲＥＦ２８を通して伝送されるすべての信号は、論理高状態と論理低状態とを切り替えない、実質的に一定の電圧を有する。図１に示されるように、ＤＱ信号パッド３、７、１１、および１５は、電圧パッドＶＣＰＤ２１と、ＶＣＣＮ２２と、ＶＳＳＮ２３と、ＶＣＣＱ２４と、ＶＳＳＱ２５と、ＶＣＣＮ２６と、ＶＳＳＮ２７と、ＶＲＥＦ２８との間に交互配置される。パッドＶＣＰＤ２１と、ＶＣＣＮ２２と、ＶＳＳＮ２３と、ＶＣＣＱ２４と、ＶＳＳＱ２５と、ＶＣＣＮ２６と、ＶＳＳＮ２７と、ＶＲＥＦ２８との間にＤＱパッド３、７、１１、および１５を交互配置することで、電圧パッドＶＣＰＤ２１、ＶＣＣＮ２２、ＶＳＳＮ２３、ＶＣＣＱ２４、ＶＳＳＱ２５、ＶＣＣＮ２６、ＶＳＳＮ２７、およびＶＲＥＦ２８を通して伝送される信号の電圧が、回路動作中、実質的に一定のままとなるため、クロストークが低減され、ＤＱパッド３、７、１１、および１５を通して伝送されるデータ信号の信号対雑音比が増加する。
【００３３】
図３は、本発明の態様を含むことができる、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）３００の簡略化部分ブロック図である。ＦＰＧＡ３００は、本発明の特徴を含むことができる、集積回路の一実施例にすぎない。本発明の実施形態は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブル論理デバイス（ＰＬＤ）、コンプレックスプログラマブル論理デバイス（ＣＰＬＤ）、プログラマブル論理アレイ（ＰＬＡ）、および特定用途向け集積回路（ＡＳＩＣ）等の多数の種類の集積回路で使用することができることを理解されたい。
【００３４】
ＦＰＧＡ３００は、様々な長さおよび速度の列ならびに行相互接続導体のネットワークによって相互接続される、プログラマブル論理アレイブロック（またはＬＡＢ）３０２の２次元アレイを含む。ＬＡＢ３０２は、複数の（例えば、１０個の）論理素子（またはＬＥ）を含む。
【００３５】
ＬＥは、ユーザー定義論理関数の効率的な実装を提供する、プログラマブル論理回路ブロックである。ＦＰＧＡは、様々な組み合わせ関数および逐次関数を実装するように構成することができる、多数の論理素子を有する。論理素子は、プログラマブル相互接続構造へのアクセスを有する。プログラマブル相互接続構造は、ほぼいかなる所望の構成にも論理素子を相互接続するようにプログラムすることができる。
【００３６】
ＦＰＧＡ３００はまた、アレイ全体にわたって提供される、様々なサイズのランダムアクセスメモリ（ＲＡＭ）ブロックを含む、分散メモリ構造を有する。ＲＡＭブロックは、例えば、ブロック３０４、ブロック３０６、およびブロック３０８を含む。これらのメモリブロックはまた、シフトレジスタおよび先入れ先出し（ＦＩＦＯ）バッファも含むことができる。
【００３７】
ＦＰＧＡ３００はさらに、例えば、加算機構および減算機構と共に、乗算器を実装することができる、デジタル信号処理（ＤＳＰ）ブロック３１０を含む。本実施例では、チップの周辺の周囲に位置する入力／出力素子（ＩＯＥ）３１２は、多数のシングルエンド標準および差動入力／出力標準を支援する。ＩＯＥ３１２は、例えば、図２Ａ〜図２Ｂに示されるように、集積回路のパッドに連結される、入力バッファおよび出力バッファを含む。パッドのそれぞれは、例えば、ＦＰＧＡと１つ以上の外部デバイスとの間で、入力信号、出力信号、または定電圧を送るために使用することができる、ＦＰＧＡダイの外部端子である。ＩＯモジュール１００内のパッドは、１つ以上のＩＯＥに連結することができる。ＦＰＧＡ３００は、説明のためだけに本明細書に記載され、本発明は、多くの異なる種類のＰＬＤ、ＦＰＧＡ、およびＡＳＩＣに実装できることが理解される。
【００３８】
本発明はまた、いくつかの構成要素のうちの１つとしてＦＰＧＡを有するシステムに実装することもできる。図４は、本発明の技術を具現化することができる、例示的なデジタルシステム４００のブロック図を示す。システム４００は、プログラムされたデジタルコンピュータシステム、デジタル信号処理システム、専用デジタルスイッチングネットワーク、または他の処理システムであってもよい。さらに、そのようなシステムは、電気通信システム、自動車システム、制御システム、家庭用電化製品、個人用コンピュータ、インターネット通信およびネットワーキング等の多種多様な用途向けに設計することができる。さらに、システム４００は、単一の基板上、複数の基板上、または複数の筐体内に提供することができる。
【００３９】
システム４００は、１つ以上のバスによって共に相互接続される、処理ユニット４０２と、メモリユニット４０４と、入力／出力（Ｉ／Ｏ）ユニット４０６とを含む。この例示的な実施形態によると、ＦＰＧＡ４０８は、処理ユニット４０２内に組み込まれる。ＦＰＧＡ４０８は、図４のシステム内で、多くの異なる目的を果たすことができる。ＦＰＧＡ４０８は、例えば、その内部動作および外部動作を支援する、処理ユニット４０２の論理ビルディングブロックであってもよい。ＦＰＧＡ４０８は、システム動作におけるその特定の役割を実行するのに必要な論理関数を実装するようにプログラムされる。ＦＰＧＡ４０８は、具体的に、接続４１０を通してメモリ４０４に連結することができ、接続４１２を通してＩ／Ｏユニット４０６に連結することができる。
【００４０】
処理ユニット４０２は、処理または記憶に適切なシステム構成要素にデータを向けること、メモリ４０４内に記憶されるプログラムを実行すること、Ｉ／Ｏユニット４０６を介してデータを受信および伝送すること、または他の同様の機能を行うことができる。処理ユニット４０２は、中央演算処理ユニット（ＣＰＵ）、マイクロプロセッサ、浮動小数点コプロセッサ、グラフィックコプロセッサ、ハードウェアコントローラ、マイクロコントローラ、コントローラとして使用するためにプログラムされたフィールドプログラマブルゲートアレイ、ネットワークコントローラ、または任意の種類のプロセッサもしくはコントローラであってもよい。さらに、多くの実施形態では、多くの場合、ＣＰＵは必要ない。
【００４１】
例えば、ＣＰＵの代わりに、１つ以上のＦＰＧＡ４０８が、システムの論理演算を制御することができる。別の実施例として、ＦＰＧＡ４０８は、特定の計算タスクを処理するために、必要に応じて、再プログラムすることができる、再構成可能であるプロセッサとしての機能を果たす。代替として、ＦＰＧＡ４０８は、それ自体が組み込みマイクロプロセッサを含むことができる。メモリユニット４０４は、ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、固定またはフレキシブルディスク媒体、フラッシュメモリ、テープ、もしくは任意の他の記憶手段、またはこれらの記憶手段の任意の組み合わせであってもよい。
【００４２】
本発明の例示的な実施形態の前述の説明は、図示および説明のために提示されてきた。前述の説明は、包括的であること、または本発明を本明細書に開示される実施例に制限することは意図されない。場合によっては、本発明の特徴は、説明されるような他の特徴の対応する使用なく、採用することができる。本発明の範囲から逸脱することなく、上記の教示を考慮して、多くの修正、置換、および変形が可能である。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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