(57)【特許請求の範囲】
【請求項１】
半導体基板内にビットラインを形成する工程と、
前記半導体基板上に、前記ビットラインに交差する同一幅の複数のワードラインを一定の周期で形成する工程と、
前記複数のワードラインのうち一部のワードラインを除去する工程と、
前記半導体基板上に層間絶縁膜を形成する工程と、
前記一部のワードラインを除去した領域において、前記層間絶縁膜を貫通し前記ビットラインに接続するプラグ金属を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体基板上に導電層を形成する工程と、
前記導電層上に一定間隔のパターンを有するマスク層を形成する工程と、を有し、
前記複数のワードラインを形成する工程は、前記マスク層をマスクに前記導電層を除去し、前記複数のワードラインを形成する工程であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記半導体基板上に第１導電層を形成する工程と、
前記第１導電層上に第２導電層を形成する工程と、
前記第２導電層上に一定間隔のパターンを有するマスク層を形成する工程と、を有し、
前記複数のワードラインを形成する工程は、前記マスク層をマスクに前記第２導電層および前記第１導電層を除去し、前記複数のワードラインを形成する工程であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記第１導電層のビットラインを形成すべき領域を除去する工程を有し、
前記ビットラインを形成する工程は、前記第１導電層をマスクに、前記ビットラインを形成する工程であることを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記第１導電層間の前記ビットライン上に第１絶縁層を形成する工程を有し、
前記第２導電層を形成する工程は、前記第１導電層および前記第１絶縁層上に前記第２導電層を形成する工程であることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記複数のワードライン間に第２絶縁層を形成する工程を有し、
前記一部のワードラインを除去する工程は、前記第２絶縁層を形成する工程の後に行うことを特徴とする請求項１から５のいずれか一項記載の半導体装置の製造方法。
【請求項７】
前記半導体基板上に電荷蓄積層を形成する工程を有し、
前記ワードラインを形成する工程は、前記電荷蓄積層上に前記ワードラインを形成する工程であることを特徴とする請求項１から６のいずれか一項記載の半導体装置の製造方法。
【請求項８】
半導体基板内に形成されたビットラインと、
前記ビットラインに交差し、前記半導体基板上に一定の周期で設けられた同一幅の複数のワードラインと、
前記複数のワードラインのうち一部のワードラインが除去された領域において、前記ビットラインと接続するように設けられたプラグ金属と、
を具備することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、複数のワードラインを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、電源を切ってもデータ保持が可能な半導体装置である不揮発性メモリが広く利用されている。代表的な不揮発性メモリであるフラッシュメモリにおいては、メモリセルを構成するトランジスタが電荷蓄積層と呼ばれるフローティングゲートまたは絶縁膜を有している。電荷蓄積層に電荷を蓄積させることにより、データを記憶する。絶縁膜を電荷蓄積層とするフラッシュメモリとして、ＯＮＯ（酸化膜／窒化膜／酸化膜）膜中のトラップ層に電荷を蓄積するＳＯＮＯＳ（Ｓｉｌｉｃｏｎ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  ｓｉｌｉｃｏｎ）型構造を有するフラッシュメモリがある。
【０００３】
特許文献１の図１から図３には、半導体基板内に拡散領域を用いビットラインが形成され、半導体基板上にビットラインと交差する複数のワードラインが形成されている半導体装置が開示されている。このような半導体装置においては、ビットラインは、拡散領域で形成されているため、高抵抗である。このため、ビットラインが複数のワードライン（例えば１６本）を越えるごとに、ビットラインと金属からなる配線層とを電気的に接続させるためのビットラインコンタクト領域を設ける。
【特許文献１】国際公開第２００７／０１３１５５号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ワードラインを形成するためのフォトレジストを露光する際の近接効果により、特許文献１の図３（ａ）のように、ビットラインコンタクト領域に隣接するワードラインの幅が、他のワードラインに比べ広くなってしまう。
【０００５】
特許文献１においては、近接効果を抑制するために、ワードラインを形成する際に、ビットラインコンタクト領域にダミー層を設ける技術が開示されている（特許文献１の図６参照）。しかしながら、特許文献１の図６においては、ダミー層の幅がワードラインの幅より大きい。このため、近接効果を十分に抑制することができない。これにより、ビットラインコンタクト領域に隣接するワードラインの幅が、他のワードラインの幅と異なってしまう。ワードラインの幅はメモリセルを構成するトランジスタのゲート長に相当する。よって、ビットラインコンタクト領域に隣接するトランジスタと他のトランジスタでトランジスタ特性が異なってしまう。
【０００６】
本発明は、上記課題に鑑みなされたものであり、ワードラインの幅の分布を向上させることを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、半導体基板内にビットラインを形成する工程と、前記半導体基板上に、前記ビットラインに交差し複数のワードラインを一定の周期で形成する工程と、前記複数のワードラインのうち一部のワードラインを除去する工程と、前記半導体基板上に層間絶縁膜を形成する工程と、前記一部のワードラインを除去した領域において、前記層間絶縁膜を貫通し前記ビットラインに接続するプラグ金属を形成する工程と、を有することを特徴とする半導体装置の製造方法である。本発明によれば、プラグ金属を形成した領域に隣接するワードラインを、他のワードラインとほぼ同じ幅で形成することができる。これにより、ワードラインの幅の分布を小さくすることができる。
【０００８】
上記構成において、前記半導体基板上に導電層を形成する工程と、前記導電層上に一定間隔のパターンを有するマスク層を形成する工程と、を有し、前記複数のワードラインを形成する工程は、前記マスク層をマスクに前記導電層を除去し、前記複数のワードラインを形成する工程である構成とすることができる。
【０００９】
上記構成において、前記半導体基板上に第１導電層を形成する工程と、前記第１導電層上に第２導電層を形成する工程と、前記第２導電層上に一定間隔のパターンを有するマスク層を形成する工程と、を有し、前記複数のワードラインを形成する工程は、前記マスク層をマスクに前記第２導電層および前記第１導電層を除去し、前記複数のワードラインを形成する工程である構成とすることができる。この構成によれば、第１導電層と第２導電層とからワードラインを形成する場合も、ワードラインの幅の分布を小さくすることができる。
【００１０】
上記構成において、前記第１導電層のビットラインを形成すべき領域を除去する工程を有し、前記ビットラインを形成する工程は、前記第１導電層をマスクに、前記ビットラインを形成する工程である構成とすることができる。
【００１１】
上記構成において、前記第１導電層間の前記ビットライン上に第１絶縁層を形成する工程を有し、前記第２導電層を形成する工程は、前記第１導電層および前記第１絶縁層上に前記第２導電層を形成する工程である構成とすることができる。
【００１２】
上記構成において、前記複数のワードライン間に第２絶縁層を形成する工程を有し、前記一部のワードラインを除去する工程は、前記第２絶縁層を形成する工程の後に行う構成とすることができる。
【００１３】
上記構成において、前記半導体基板上に電荷蓄積層を形成する工程を有し、前記ワードラインを形成する工程は、前記電荷蓄積層上に前記ワードラインを形成する工程である構成とすることができる。
【００１４】
本発明は、半導体基板内に形成されたビットラインと、前記ビットラインに交差し、前記半導体基板上に一定の周期で設けられた前記複数のワードラインと、前記複数のワードラインのうち一部のワードラインが除去された領域において、前記ビットラインと接続するように設けられたプラグ金属と、を具備することを特徴とする半導体装置である。本発明によれば、ワードラインの幅の分布を抑制することができる。
【００１５】
本発明は、半導体基板内に形成されたビットラインと、前記ビットラインに交差し、前記半導体基板上に設けられた複数のワードラインと、記複数のワードラインのうち２本のワードライン間において、前記ビットラインと接続するように設けられたプラグ金属と、具備し、前記２本のワードライン間の距離をＬ１、前記２本のワードライン以外のワードライン間の距離をＬｓ、幅をＬｗ、任意の自然数をＮとしたとき、Ｌ１＝Ｎ×（Ｌｗ＋Ｌｓ）＋Ｌｓであることを特徴とする半導体装置である。本発明によれば、ワードラインの幅の分布を抑制することができる。
【発明の効果】
【００１６】
本発明によれば、プラグ金属を形成した領域に隣接するワードラインを、他のワードラインとほぼ同じ幅で形成することができる。これにより、ワードラインの幅の分布を小さくすることができる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照に本発明の実施例について説明する。
【実施例１】
【００１８】
図１は、実施例１に係るフラッシュメモリの平面図である。ビットライン１２が半導体基板１０内に設けられている。半導体基板１０上に、ビットライン１２と交差する複数のワードライン２２が設けられている。ビットライン１２が一定の複数のワードラインを越える毎にビットラインコンタクト領域４０が設けられている。ビットラインコンタクト領域４０において、ビットライン１２と接続するようにプラグ金属２８が設けられている。プラグ金属２８はビットライン１２の延在方向に延在する配線層（不図示）と接続されている。
【００１９】
ビットラインコンタクト領域４０以外のワードライン２２は一定の周期的で設けられている。ビットラインコンタクト領域４０を挟んで隣接するワードライン２２の距離Ｌ１は、ビットラインコンタクト領域４０以外の領域の２本隣のワードライン２２間の距離Ｌ２と同じである。これは、複数のワードライン２２のうち１本のワードラインが除去された領域がビットラインコンタクト領域４０であるためである。
【００２０】
なお、ビットラインコンタクト領域４０は、一定の周期で設けられた複数のワードライン２２のうち一部のワードラインが除去された領域であればよい。すなわち、ビットラインコンタクト領域４０以外の領域のワードライン２２の幅Ｌｗ、ワードライン２２間の距離Ｌｓを用い、距離Ｌ１は、
Ｌ１＝Ｎ×（Ｌｗ＋Ｌｓ）＋Ｌｓ  （Ｎは任意の自然数）
であればよい。
【００２１】
図２（ａ）から図７（ｂ）を用い、実施例１に係るフラッシュメモリの製造方法について説明する。図２（ａ）および図２（ｂ）を参照に、ｐ型半導体シリコン基板（または、半導体基板内のｐ型領域）１０上に酸化シリコン膜からなるトンネル酸化膜１４、窒化シリコン膜からなるトラップ層１６および酸化シリコン膜からなるトップ酸化膜１８を順に形成する。これにより、半導体基板１０上に電荷蓄積層としてＯＮＯ膜２０が形成される。半導体基板１０内に例えば砒素をイオン注入し、ｎ型拡散領域からなるビットライン１２を形成する。図２（ａ）はビットライン１２の幅方向の断面を示しており、図２（ｂ）はビットライン１２の延在方向の断面を示している。
【００２２】
図３（ａ）および図３（ｂ）を参照に、半導体基板１０上にＯＮＯ膜２０を介し、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用い、ポリシリコンからなるワードラインとなるべき導電層２１を形成する。導電層２１上にフォトレジスト５０を形成する。露光技術を用い、フォトレジスト５０に一定の周期のストライプ状のパターンを形成する。
【００２３】
図４（ａ）および図４（ｂ）を参照に、パターンを有するフォトレジスト５０をマスクに導電層２１をエッチングし、ビットライン１２に交差する複数のワードライン２２を一定の周期で形成する。
【００２４】
図５を参照に、ワードライン２２を覆うように半導体基板１０上にフォトレジスト５２を塗布する。露光技術を用い複数のワードライン２２のうち１本のワードライン２２ａ（図５中に波線で図示）が露出するように開口部５６を形成する。露出したワードライン２２ａをエッチングし除去する。除去されたワードライン２２ａの領域がビットラインコンタクト領域４０となる。これにより、距離Ｌ１とＬ２は等しくなる。
【００２５】
図６を参照に、ワードライン２２を覆うように窒化シリコンからなる第２絶縁層２４を形成する。エッチバックすることにより、ワードライン２２の側面に第２絶縁層２４からなる側壁が形成される。ビットラインコンタクト領域４０以外の領域では、ワードライン２２間隔が狭いため、隣接するワードライン２２の側面に形成された第２絶縁層２４は一体となる。ビットラインコンタクト領域４０では、ワードライン２２間隔が広いため、第２絶縁層２４が形成されない領域が形成される。
【００２６】
図７（ａ）および図７（ｂ）を参照に、半導体基板１０上にＯＮＯ膜２０、ワードライン２２および第２絶縁層２４を介し、例えば酸化シリコン膜からなる層間絶縁膜２６を形成する。ビットラインコンタクト領域４０において、層間絶縁膜２６にビットライン１２それぞれに接続するコンタクトホールを形成する。コンタクトホール内にタングステン等を用いプラグ金属２８を形成する。層間絶縁膜２６上にプラグ金属２８に接続する配線層３０を形成する。配線層３０は金属からなり、ビットラインの延在方向に延在している。配線層３０を覆うように保護膜３２を形成する。以上により、実施例１に係るフラッシュメモリが完成する。
【００２７】
実施例１によれば、図３（ｂ）のように、導電層２１上に一定間隔のパターンを有するフォトレジスト５０（マスク層）を形成する。これにより、露光時の近接効果を抑制し、各パターンの幅をほぼ同じにすることができる。よって、図４（ｂ）のように、フォトレジスト５０をマスクに導電層２１を除去し、複数のワードライン２２を形成した際に、複数のワードライン２２は一定の周期で形成される。その後、図５のように、複数のワードライン２２のうち一部のワードライン２２ａを除去し、ビットラインコンタクト領域４０を形成する。以上により、ビットラインコンタクト領域４０に隣接するワードライン２２は、他のワードライン２２とほぼ同じ幅で形成することができる。これにより、メモリセルを構成するトランジスタの特性の分布を小さくすることができる。なお、図５において、除去するワードライン２２ａは１本であったが、２本以上であってもよい。
【実施例２】
【００２８】
実施例２は、複数のワードライン間に第２絶縁層を形成し、一部のワードラインの除去を第２絶縁層の形成後に行う例である。図８を参照に、図４（ａ）および図４（ｂ）のワードライン２２を形成する工程の後に、ワードライン２２を覆うように窒化シリコンからなる第２絶縁層２４を形成する。エッチバックすることにより、ワードライン２２の上面が露出し、ワードライン２２の間は第２絶縁層２４により埋め込まれる。
【００２９】
図９を参照に、ワードライン２２を覆うように半導体基板１０上にフォトレジスト５２を塗布する。露光技術を用い複数のワードライン２２のうち１つのワードライン２２ａ（図９中に波線で図示）が露出するように開口部５６を形成する。露出したワードライン２２ａおよびその近傍の第２絶縁層２４をエッチングし除去する。除去されたワードライン２２ａおよび第２絶縁層２４の領域がビットラインコンタクト領域となる。これにより、距離Ｌ１とＬ２は等しくなる。その後、実施例１の図７（ａ）および図７（ｂ）の工程を行うことにより実施例２に係るフラッシュメモリが完成する。
【００３０】
実施例１では、図６において、第２絶縁層２４を形成する際に、ビットラインコンタクト領域４０の第２絶縁層２４とビットラインコンタクト領域４０以外のワードライン２２間の第２絶縁層２４とでは断面形状が異なる。このため、ビットラインコンタクト領域４０に隣接するワードライン２２と他のワードライン２２とで、第２絶縁層２４から加わる応力が異なる。よって、ビットラインコンタクト領域４０に隣接するトランジスタと他のトランジスタとで特性が異なることがある。実施例２によれば、図８のように、第２絶縁層２４を形成する際に、いずれの第２絶縁層２４も断面形状がほぼ同じである。このため、ワードライン２２に加わる応力は均一となり、トランジスタ特性がより均一となる。
【実施例３】
【００３１】
実施例３はワードラインを第１導電層と第２導電層とから形成する例である。図１０（ａ）から図１４（ｂ）を用い、実施例３に係るフラッシュメモリの製造方法について説明する。図１０（ａ）および図１０（ｂ）を参照に、半導体基板１０上にトンネル酸化膜１４、トラップ層１６およびトップ酸化膜１８からなるＯＮＯ膜２０を形成する。半導体基板１０上にＯＮＯ膜２０を介しポリシリコンからなる第１導電層６０を形成する。第１導電層６０のビットラインを形成すべき領域を除去し開口部８０を形成し、第１導電層６０をストライプ状にする。第１導電層６０をマスクに、半導体基板１０内に砒素をイオン注入する。これにより、半導体基板１０内にビットライン１２が形成される。
【００３２】
図１１（ａ）および図１１（ｂ）を参照に、第１導電層６０を覆うように酸化シリコン膜からなる第１絶縁層６２を形成する。ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）法を用い第１絶縁層６２を研磨し、第１導電層６０間のビットライン１２上に第１絶縁層６２を形成する。これにより、ビットライン１２上と第１絶縁層６２とは自己整合的に形成される。第１導電層６０および第１絶縁層６２上にポリシリコンからなる第２導電層６４を形成する。
【００３３】
図１２（ａ）から図１２（ｅ）を参照に、第２導電層６４上に一定間隔のパターンを有するフォトレジスト７０（マスク層）を形成する。フォトレジスト７０をマスクに、第２導電層６４および第１導電層６０をエッチングにより除去する。これにより、第１導電層６０と第２導電層６４とからビットライン１２に交差するように複数のワードライン６５が形成される。図１２（ｂ）を参照に、ワードライン６５が形成された領域においては、ビットライン１２上には第１絶縁層６２と第２導電層６４とが形成されており、ビットライン１２間には第１導電層６０と第２導電層６４とが形成されている。これにより、ビットライン１２間では、ＯＮＯ膜２０上に直接設けられた第１導電層６０がゲート電極として機能する。
【００３４】
図１２（ｃ）を参照に、ワードライン６５間においては、ビットライン１２上に第１絶縁層６２が残存しているが、第１導電層６０および第２導電層６４は除去されている。図１２（ｄ）を参照に、ビットライン１２が形成されている領域においては、ビットライン１２の延在方向に第１絶縁層６２が連続的に延在している。図１２（ｅ）を参照に、ビットライン１２間においては、第１絶縁層６２は形成されていない。
【００３５】
図１３（ａ）から図１３（ｅ）を参照に、複数のワードライン６５のうち一部のワードライン６５を除去する。これにより、ビットラインコンタクト領域４０が形成される。
【００３６】
図１４（ａ）から図１４（ｅ）を参照に、ワードライン６５、第１絶縁層６２を覆うように窒化シリコンからなる第２絶縁層６８を高密度プラズマＣＶＤ法を用い形成する。第２絶縁層６８をエッチバックする。これにより、ビットラインコンタクト領域４０に隣接するワードライン６５のビットラインコンタクト領域４０側には第２絶縁層６８からなる側壁が形成される。一方、ビットラインコンタクト領域４０以外にワードライン６５間は第２絶縁層６８により埋め込まれる。
【００３７】
図１５（ａ）および図１５（ｂ）を参照に、ワードライン６５、第１絶縁層６２および第２絶縁層６８を覆うように酸化シリコン膜からなる層間絶縁膜２６を形成する。ビットラインコンタクト領域４０において、層間絶縁膜２６を貫通しビットライン１２に接続するプラグ金属２８を形成する。層間絶縁膜２６上にプラグ金属２８に接続する配線層３０を形成する。配線層３０を覆うように保護膜３２を形成する。以上により、実施例３に係るフラッシュメモリが完成する。
【００３８】
実施例３においては、図１２（ａ）から図１２（ｅ）のように、第２導電層６４上に一定間隔のパターンを有するフォトレジスト７０（マスク層）を形成することにより、露光時の近接効果を抑制し、各パターンの幅をほぼ同じにすることができる。よってフォトレジスト５０をマスクに第２導電層６４および第１導電層６０を除去し、複数のワードライン６５を形成した際に、複数のワードライン６５は一定間隔で形成される。その後、図１３（ａ）から図１３（ｅ）のように、複数のワードライン６５のうち一部のワードライン６５を除去し、ビットラインコンタクト領域４０を形成することができる。このように、ワードライン６５が第１導電層６０および第２導電層６４から形成される場合も、ビットラインコンタクト領域４０に隣接するワードライン６５を他のワードライン２２とほぼ同じ幅で形成することができる。
【実施例４】
【００３９】
実施例４は、複数のワードライン間に第２絶縁層を形成し、一部のワードラインを除去を第２絶縁層を形成した後に行う例である。図１６（ａ）から図１６（ｅ）を参照に、実施例２の図１２（ａ）から図１２（ｅ）の工程の後、ワードライン６５および第１絶縁層６２を覆うように、窒化シリコン膜からなる第２絶縁層６８を高密度プラズマＣＶＤ法を用い形成する。第２絶縁層６８を、ワードライン６５の上面が露出するようにエッチバックする。これにより、ワードライン６５間に第２絶縁層６８が埋め込まれる。
【００４０】
図１７（ａ）から図１７（ｅ）を参照に、複数のワードライン６５のうち一部のワードライン６５を除去する。これにより、ビットラインコンタクト領域４０が形成される。その後、実施例３の図１５（ａ）および図１５（ｂ）の工程を行う。これにより、実施例４に係るフラッシュメモリが完成する。
【００４１】
実施例３は、図１４（ａ）から図１４（ｅ）において、第２絶縁層６８を形成する際に、ビットラインコンタクト領域４０の第２絶縁層６８とビットラインコンタクト領域４０以外のワードライン６５間の第２絶縁層６８とでは断面形状が異なる。このため、実施例１と同様に、ビットラインコンタクト領域４０に隣接するワードライン６５と他のワードライン６５とで、第２絶縁層６８から加わる応力が異なる。実施例４によれば、図１６（ａ）から図１６（ｅ）のように、第２絶縁層６８を形成する際に、いずれの第２絶縁層６８も断面形状がほぼ同じである。このため、ワードライン６５に加わる応力は均一となり、トランジスタ特性がより均一となる。
【００４２】
実施例１から実施例４においては、半導体基板１０上に電荷蓄積層としてＯＮＯ膜２０を形成し、ＯＮＯ膜２０上にワードライン２２、６５を形成する例を説明した。電荷蓄積層はワードライン２２の側方に形成されていてもよい。
【００４３】
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００４４】
【図１】図１は実施例１に係るフラッシュメモリの平面図である（保護膜、配線層、層間絶縁膜、ＯＮＯ膜は図示していない）。
【図２】図２（ａ）および図２（ｂ）は実施例１に係るフラッシュメモリの製造工程を示す図（その１）であり、図２（ａ）は図１のＡ−Ａ断面に相当する断面図、図２（ｂ）は図１のＢ−Ｂ断面に相当する断面図である。
【図３】図３（ａ）および図３（ｂ）は実施例１に係るフラッシュメモリの製造工程を示す図（その２）であり、図３（ａ）は図１のＡ−Ａ断面に相当する断面図、図３（ｂ）は図１のＢ−Ｂ断面に相当する断面図である。
【図４】図４（ａ）および図４（ｂ）は実施例１に係るフラッシュメモリの製造工程を示す図（その３）であり、図４（ａ）は図１のＡ−Ａ断面に相当する断面図、図４（ｂ）は図１のＢ−Ｂ断面に相当する断面図である。
【図５】図５は実施例１に係るフラッシュメモリの製造工程を示す図（その４）であり、図１のＢ−Ｂ断面に相当する断面図である。
【図６】図６は実施例１に係るフラッシュメモリの製造工程を示す図（その５）であり、図１のＢ−Ｂ断面に相当する断面図である。
【図７】図７（ａ）および図７（ｂ）は実施例１に係るフラッシュメモリの製造工程を示す図（その６）であり、図７（ａ）は図１のＡ−Ａ断面に相当する断面図、図７（ｂ）は図１のＢ−Ｂ断面に相当する断面図である。
【図８】図８は実施例２に係るフラッシュメモリの製造工程を示す図（その１）であり、図１のＢ−Ｂ断面に相当する断面図である。
【図９】図９は実施例２に係るフラッシュメモリの製造工程を示す図（その２）であり、図１のＢ−Ｂ断面に相当する断面図である。
【図１０】図１０（ａ）および図１０（ｂ）は実施例３に係るフラッシュメモリの製造工程を示す図（その１）であり、図１０（ａ）は上面斜視図、図１０（ｂ）は図１０（ａ）のＢ−Ｂ断面図である。
【図１１】図１１（ａ）および図１１（ｂ）は実施例３に係るフラッシュメモリの製造工程を示す図（その２）であり、図１１（ａ）は上面斜視図、図１１（ｂ）は図１１（ａ）のＢ−Ｂ断面図である。
【図１２】図１２（ａ）から図１２（ｅ）は実施例３に係るフラッシュメモリの製造工程を示す図（その３）であり、図１２（ａ）は上面斜視図、図１２（ｂ）から図１２（ｅ）はそれぞれ図１２（ａ）のＢ−ＢからＥ−Ｅ断面面図である。
【図１３】図１３（ａ）から図１３（ｅ）は実施例３に係るフラッシュメモリの製造工程を示す図（その４）であり、図１３（ａ）は上面斜視図、図１３（ｂ）から図１３（ｅ）はそれぞれ図１３（ａ）のＢ−ＢからＥ−Ｅ断面図である。
【図１４】図１４（ａ）から図１４（ｅ）は実施例３に係るフラッシュメモリの製造工程を示す図（その５）であり、図１４（ａ）は上面斜視図、図１４（ｂ）から図１４（ｅ）はそれぞれ図１４（ａ）のＢ−ＢからＥ−Ｅ断面図である。
【図１５】図１５（ａ）および図１５（ｂ）は実施例３に係るフラッシュメモリの製造工程を示す図（その６）であり、図１５（ａ）は図１４（ａ）のＢ−Ｂ断面に相当する断面図、図１５（ｂ）は図１４（ａ）のＤ−Ｄ断面に相当する断面図である。
【図１６】図１６（ａ）から図１６（ｅ）は実施例４に係るフラッシュメモリの製造工程を示す図（その１）であり、図１６（ａ）は上面斜視図、図１６（ｂ）から図１６（ｅ）はそれぞれ図１６（ａ）のＢ−ＢからＥ−Ｅ断面図である。
【図１７】図１７（ａ）から図１７（ｅ）は実施例４に係るフラッシュメモリの製造工程を示す図（その２）であり、図１７（ａ）は上面斜視図、図１７（ｂ）から図１７（ｅ）はそれぞれ図１７（ａ）のＢ−ＢからＥ−Ｅ断面図である。
【符号の説明】
【００４５】
１０          半導体基板
１２          ビットライン
２０          ＯＮＯ膜
２１          導電層
２２          ワードライン
２４          第２絶縁層
２６          層間絶縁膜
２８          プラグ金属
３０          配線層
４０          ビットラインコンタクト領域
５０          フォトレジスト
６０          第１導電層
６２          第１絶縁層
６４          第２導電層
６５          ワードライン
６８          第２絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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