(57)【特許請求の範囲】
【請求項１】
第１および第２入力端子を有し、第１電源線と第２電源線の間に設けられた、基準電圧を出力する第１増幅器と、
前記基準電圧が印加された基準電圧線と前記第２電源線の間に直列に接続された第１負荷素子および第１ｐｎ接合素子と、
前記基準電圧線と前記第２電源線の間に直列に接続された第２および第３負荷素子並びに第２ｐｎ接合素子と、を有し、
前記第１入力端子は、前記第１負荷素子と前記第１ｐｎ接合素子の接続ノードに接続され、前記第２入力端子は、前記第２負荷素子と前記第３負荷素子の接続ノードに接続される基準電圧回路であって、さらに、
前記第１増幅器に接続され、第３および第４入力端子を有する前記第１電源線と前記第２電源線の間に設けられた第２増幅器と、
前記第２増幅器の前記第３および第４入力端子に入力する電圧を発生し、前記第２増幅器を介して前記第１増幅器の前記第１および第２入力端子間のオフセット電圧を低減するオフセット調整電圧発生回路と、を有することを特徴とする基準電圧回路。
【請求項２】
請求項１に記載の基準電圧回路において、
前記第１増幅器は、２段構成の第１アンプ回路および第２アンプ回路を有し、
前記第１アンプ回路は、入力差動回路と、該入力差動回路の２つの電流出力を電圧に変換する第４負荷素子を含み、
前記第２増幅器は、１段構成の第３アンプ回路を有し、
前記第３アンプ回路の電流出力は、前記第１アンプ回路の前記入力差動回路の２つの電流出力に加算されることを特徴とする基準電圧回路。
【請求項３】
請求項２に記載の基準電圧回路において、
前記第１ｐｎ接合素子は第１ＰＮＰトランジスタであり、前記第２ｐｎ接合素子は第２ＰＮＰトランジスタであり、前記第１負荷素子は第１抵抗であり、前記第２負荷素子は第２抵抗であり、前記第３負荷素子は第３抵抗であり、前記第４負荷素子は負荷トランジスタであり、
前記第１ＰＮＰトランジスタおよび前記第２ＰＮＰトランジスタは、異なる電流密度にバイアスされ、
前記オフセット調整電圧発生回路は、前記第１および第２入力端子間のオフセット電圧が相殺されるように、前記第３および第４入力端子に入力する電圧を発生することを特徴とする基準電圧回路。
【請求項４】
請求項３に記載の基準電圧回路において、
前記オフセット調整電圧発生回路は、
前記基準電圧線と前記第２電源線の間に直列に接続された複数の抵抗を有する抵抗群と、
該抵抗群の前記各抵抗間のノードに接続された複数のスイッチを有するスイッチ群と、を有し、
前記第３入力端子に入力する電圧を前記各抵抗間のノードにおける固定のノードから取り出すと共に、前記第４入力端子に入力する電圧を前記スイッチ群により選択された前記各抵抗間のノードにおける任意のノードから取り出すことを特徴とする基準電圧回路。
【請求項５】
請求項３に記載の基準電圧回路において、
前記オフセット調整電圧発生回路は、
前記基準電圧線と前記第２電源線の間に直列に接続された複数の抵抗を有する抵抗群と、
該抵抗群の前記各抵抗間のノードに接続された複数のスイッチを有する第１スイッチ群と、
前記抵抗群の前記各抵抗間のノードに接続された複数のスイッチを有する第２スイッチ群と、を有し、
前記第３入力端子に入力する電圧を前記第１スイッチ群により選択された前記各抵抗間のノードにおける任意の第１ノードから取り出すと共に、前記第４入力端子に入力する電圧を前記第２スイッチ群により選択された前記各抵抗間のノードにおける任意の第２ノードから取り出すことを特徴とする基準電圧回路。
【請求項６】
請求項３に記載の基準電圧回路において、
前記オフセット調整電圧発生回路は、
前記基準電圧線と前記第２電源線の間に直列に接続された複数の抵抗を有する第１抵抗群と、
該第１抵抗群の前記各抵抗間のノードに接続された複数のスイッチを有する第１スイッチ群と、
前記基準電圧線と前記第２電源線の間に直列に接続された複数の抵抗を有する第２抵抗群と、
前記第２抵抗群の前記各抵抗間のノードに接続された複数のスイッチを有する第２スイッチ群と、を有し、
前記第３入力端子に入力する電圧を前記第１スイッチ群により選択された前記各抵抗間のノードにおける任意の第１ノードから取り出すと共に、前記第４入力端子に入力する電圧を前記第２スイッチ群により選択された前記各抵抗間のノードにおける任意の第２ノードから取り出すことを特徴とする基準電圧回路。
【請求項７】
請求項４〜６のいずれか１項に記載の基準電圧回路において、
前記オフセット調整電圧発生回路は、
前記第２増幅器の前記第３および第４入力端子への入力電圧の電位差を、電源投入時に零または所定の固定値とし、且つ、
前記第３および第４入力端子に入力する電圧を調整するために、前記スイッチを制御するデータが記憶された不揮発性メモリがアクセス可能になった時点で、前記第１増幅器の前記第１および第２入力端子間のオフセット電圧が零となるように制御することを特徴とする基準電圧回路。
【請求項８】
請求項７に記載の基準電圧回路において、
電源投入時に、前記第２増幅器の前記第３および第４入力端子への入力電圧の電位差を零または所定の固定値となるように制御するパワーオンリセット回路をさらに含むことを特徴とする基準電圧回路。
【請求項９】
請求項１〜８のいずれか１項に記載の基準電圧回路と、
前記第1電源線の電源電圧を監視する低電圧検出回路と、
電源投入時に所定の信号を発生するパワーオンリセット回路と、
内部回路と、
前記基準電圧に基づいて、前記内部回路を動作させる内部電圧を発生するレギュレータ回路と、を有する半導体集積回路。
【請求項１０】
請求項９に記載の半導体集積回路において、さらに、
前記第１増幅器の前記第１および第２入力端子間のオフセット電圧を零とするデータを記憶する不揮発性メモリを有することを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準電圧回路および半導体集積回路に関する。
【背景技術】
【０００２】
従来、アナログ集積回路では、温度および電源電圧に依存しない基準電圧が必要な場合、バンドギャップ回路と呼ばれる基準電圧回路が使用されている。また、デジタル回路との混載が容易なことから、重要なＣＭＯＳアナログ集積回路においても、バンドギャップ回路は、安定な基準電圧回路として広く用いられている。
【０００３】
従来のバンドギャップ回路では、順バイアスされたｐｎ接合の電位と、絶対温度（Ｔ）に比例（一般に、ＰＴＡＴ：Proportional To Absolute Temperatureと称される）する電圧を加算することで、温度に依存しない基準電圧を得る各種の回路が提案されている。
【０００４】
順バイアスされたｐｎ接合の電位は（ｐｎ接合の電位を１次式で近似すれば、或いは、１次式で近似できる範囲内では）、ＣＴＡＴ（Complementary To Absolute Temperature: 絶対温度に対して負の線形依存性）であることが知られている。そして、この順バイアスされたｐｎ接合の電位に（適切な）ＰＴＡＴ電圧を加算することで、ほぼ温度に依存しない基準電圧が得られることが知られている。
【０００５】
このような従来のバンドギャップ回路（基準電圧回路）の例を図１〜図６を参照して説明する。図１は、従来のバンドギャップ回路の第１例を示す回路図である。
【０００６】
図１において、参照符号Ｑ１，Ｑ２はｐｎｐバイポーラトランジスタ（以下、ｐｎｐＢＪＴとも記載する）を示し、また、Ｒ１，Ｒ２，Ｒ３は抵抗を示している。なお、抵抗Ｒ１，Ｒ２，Ｒ３の抵抗値もＲ１，Ｒ２，Ｒ３で示すものとする。以下同様に、Ｒｎ（ｎは整数）は、抵抗を表すと共にその抵抗値も示している。
【０００７】
さらに、参照符号ＡＭＰ１はオペアンプ回路（ＣＭＯＳオペアンプ）を示し、ＧＮＤはＧＮＤ端子（第１電源線：０Ｖ）を示し、そして、ＶＢＧＲは出力基準電位（基準電圧）を示している。また、参照符号ＶＢＥ２，ＩＭおよびＩＰは、内部のノードを示している。
【０００８】
図１において、抵抗に添えられた値（例えば、１００ｋ，２００ｋ）は、抵抗値の例を示し、また、ＢＪＴに添えられた数字（例えば、×１，×１０）は、ＢＪＴの相対的な面積の比を示す。同様に、他の図においても、ＢＪＴに添えられた数字は、ＢＪＴの相対的な面積の比を示すものとする。
【０００９】
さらに、図１において、ＶＢＥ２はノードの名前であると同時に、トランジスタＱ２のベース・エミッタ間電圧も指すものとする。また、ノードＩＰの電位は、トランジスタＱ１のベース・エミッタ間電圧に等しいので、その電位をＶＢＥ１で表すものとする。
【００１０】
図１に示すバンドギャップ回路の動作を簡単に説明する。ＢＪＴのベース・エミッタ間電圧、すなわち、ｐｎ接合の順方向電圧をＶＢＥで表わすと、そのｐｎ接合の順方向電圧と絶対温度Ｔの関係は、概略、次の式（１）となることが知られている。
ＶＢＥ＝Ｖｅｇ−ａＴ      式（１）
【００１１】
ここで、ＶＢＥはｐｎ接合の順方向電圧、Ｖｅｇはシリコンのバンドギャップ電圧（約１．２Ｖ）、ａはＶＢＥの温度依存性（約２ｍＶ／℃）、そして、Ｔは絶対温度を示している。なお、ａの値はバイアス電流により異なるが、実用領域で、概略、２ｍＶ／℃程度となることが知られている。
【００１２】
また、ＢＪＴのエミッタ電流ＩＥと電圧ＶＢＥの関係は、概略、次の式（２）となることが知られている。
ＩＥ＝Ｉ０ｅｘｐ（ｑＶＢＥ／ｋＴ）      式（２）
【００１３】
ここで、ＩＥはＢＪＴのエミッタ電流またはダイオードの電流、Ｉ０は定数（面積に比例）、ｑは電子の電荷、そして、ｋはボルツマン定数を示している。オペアンプＡＭＰ１による負帰還により、ＡＭＰ１の電圧利得が十分大きい場合には、ＡＭＰ１の第１入力ＩＰと第２入力ＩＭの電位が（ほぼ）等しくなって回路が安定する。
【００１４】
このとき、図１に示されるように、抵抗Ｒ１とＲ２の抵抗値を、例えば、１：１０（１００ｋ：１Ｍ）に設計しておくと、トランジスタＱ１およびＱ２に流れる電流の大きさは、１０：１となる。
【００１５】
ここで、トランジスタＱ１に流れる電流を１０Ｉで表し、トランジスタＱ２に流れる電流をＩで表わす。なお、図１において、Ｑ１，Ｑ２の下に添えられたＩ×１０とＩは、この電流の相対関係を示す。同様に、他の図でもＢＪＴに添えられたＩ×１０とＩなどは、流れる電流の相対関係を示すものとする。
【００１６】
仮に、トランジスタＱ２のエミッタ面積は、トランジスタＱ１のエミッタ面積の１０倍とする。なお、図１のトランジスタＱ１，Ｑ２に添えられた×１，×１０は、このエミッタ面積の相対関係を示す。
【００１７】
そして、トランジスタＱ１のベース・エミッタ間電圧をＶＢＥ１で表し、トランジスタＱ２のベース・エミッタ間電圧をＶＢＥ２で表わすと、
式（２）より、次の式（３）および式（４）の関係があることがわかる。
１０×Ｉ＝Ｉ０ｅｘｐ（ｑＶＢＥ１／ｋＴ）      式（３）
Ｉ＝１０×Ｉ０ｅｘｐ（ｑＶＢＥ２／ｋＴ）      式（４）
【００１８】
両辺それぞれを割り算し、ＶＢＥ１−ＶＢＥ２＝ΔＶＢＥと表わすと、次の式（５）および式（６）が得られる。
１００＝ｅｘｐ（ｑＶＢＥ１／ｋＴ−ｑＶＢＥ２／ｋＴ）      式（５）
ΔＶＢＥ＝（ｋＴ／ｑ）ｌｎ（１００）      式（６）
【００１９】
つまり、トランジスタＱ１とＱ２のベース・エミッタ間電圧の差であるΔＶＢＥは、トランジスタＱ１とＱ２の電流密度比１００の対数（ｌｎ（１００））と熱電圧（ｋＴ／ｑ）で表わされる。このΔＶＢＥが抵抗Ｒ３の両端の電位差に等しいので、抵抗Ｒ２およびＲ３には、ΔＶＢＥ／Ｒ３の電流が流れる。
【００２０】
従って、抵抗Ｒ２の両端の電位差ＶＲ２は、次の式（７）で表わされる。
ＶＲ２＝ΔＶＢＥ（Ｒ２／Ｒ３）      式（７）
また、ＩＰの電位とＩＭの電位は、ＶＢＥ１で等しいので、基準電圧ＶＢＧＲの電位は、次の式（８）で表わされる。
ＶＢＧＲ＝ＶＢＥ１＋ΔＶＢＥ（Ｒ２／Ｒ３）      式（８）
【００２１】
ｐｎ接合の順方向電圧ＶＢＥ１は温度の上昇にともなって減少する負の温度依存性を持ち（ＶＢＥ＝Ｖｅｇ−ａＴ  式（１））、一方、ΔＶＢＥは、式（６）に示されるように、温度に比例して大きくなる。
【００２２】
従って、定数を適切に選ぶことにより、基準電圧ＶＢＧＲの値が温度に依存しないように設計することができる。そのときのＶＢＧＲの値は、シリコンのバンドギャップ電圧に相当する約１．２Ｖ（１２００ｍＶ）となる。
【００２３】
このように、図１のバンドギャップ回路は、回路定数を適切に選ぶことにより、温度に依存しないバンドギャップ電圧を比較的簡単な回路で発生することが可能である。
【００２４】
しかしながら、この図１のバンドギャップ回路は、次に説明するような欠点も有している。図２は、図１のバンドギャップ回路における問題を説明するための図である。
【００２５】
図２において、参照符号Ｑ１，Ｑ２はｐｎｐバイポーラトランジスタ（ｐｎｐＢＪＴ）を示し、また、Ｒ１，Ｒ２，Ｒ３は抵抗を示している。なお、抵抗Ｒ１，Ｒ２，Ｒ３の抵抗値もＲ１，Ｒ２，Ｒ３で示すものとする。
【００２６】
参照符号ＩＡＭＰ１は理想オペアンプ回路を、ＧＮＤはＧＮＤ端子を、ＶＢＧＲは出力基準電位を、そして、ＩＭ，ＩＰは内部のノードを示している。さらに、ＶＯＦＦはオペアンプのオフセット電圧を表わす等価電圧源を示し、また、ＩＩＭは理想オペアンプＩＡＭＰ１の−側の入力端子を示している。
【００２７】
なお、抵抗に添えられた値は抵抗値の例を示し、また、ＢＪＴに添えられた数字はＢＪＴの相対的な面積の比を示している。なお、特に断らない限り、図で対応する素子およびノードには同じ名称を与えて、説明の重複を避けるものとする。
【００２８】
図１のバンドギャップ回路の問題を説明するために、図２では、図１のＡＭＰ１を、理想オペアンプＩＡＭＰ１および等価オフセット電圧ＶＯＦＦにより示している。基本的な動作は、図１の説明で述べたのと同様なので、図２では、オフセット電圧ＶＯＦＦが基準電圧ＶＢＧＲに対してどのような影響を与えるかを説明する。
【００２９】
ＣＭＯＳ回路で、バンドギャップ回路（基準電圧回路）、特に、図１のような回路を構成する場合、オペアンプのオフセット電圧の影響は避けることができない。理想的には、図１のＡＭＰ１の入力電位ＩＭとＩＰが等しい場合、ＡＭＰ１の出力電位は、例えば、電源電圧の１／２程度の電位となる。
【００３０】
しかしながら、実際の集積回路（ＬＳＩ）では、アンプを構成する素子の特性が完全に一致することはないので、ＡＭＰ１の出力電位が、例えば、電源電圧の１／２程度の電位となるのは、それぞれのアンプによって異なる。そして、そのときの入力電位の差電位は、オフセット電圧（ＶＯＦＦ）と呼ばれる。典型的なオフセット電圧は、例えば、±１０ｍＶ程度であることが知られている。
【００３１】
このような、現実のアンプの特性がバンドギャップ回路の出力電位にどのような影響を与えるかを説明するために、図２では、図１のＡＭＰ１を、理想オペアンプＩＡＭＰ１および等価オフセット電圧ＶＯＦＦで示している。なお、理想オペアンプＩＡＭＰ１のオフセット電圧は０ｍＶとする。
【００３２】
図１の理想的な回路では、入力ＩＭとＩＰの電位が一致する。しかしながら、現実の回路では、仮想的な理想オペアンプＩＡＭＰ１の入力ＩＩＭとＩＰの電位が一致するので、ＩＭとＩＰの電位は、オフセット電圧ＶＯＦＦに相当する値だけずれる。説明を簡略化するために、理想状態で抵抗Ｒ３の両端に加わる電位差ＶＲ３を次の式（９）で表わす。
ＶＲ３＝ΔＶＢＥ      式（９）
【００３３】
図２の抵抗Ｒ３に加わる電位差ＶＲ３’は、概略、次の式（１０）で表わされる。なお、ＶＯＦＦは、オフセット電圧ＶＯＦＦの値を示すものとする。
ＶＲ３’＝ΔＶＢＥ＋ＶＯＦＦ      式（１０）
【００３４】
また、抵抗Ｒ２の両端の電位差ＶＲ２’は、次の式（１１）で表わされる。
ＶＲ２’＝（ΔＶＢＥ＋ＶＯＦＦ）Ｒ２／Ｒ３      式（１１）
従って、基準電圧ＶＢＧＲは、次の式（１２）で表わされる。
ＶＢＧＲ＝ＶＢＥ１＋ＶＯＦＦ＋（ΔＶＢＥ＋ＶＯＦＦ）Ｒ２／Ｒ３    式（１２）
【００３５】
図２のようにＲ２／Ｒ３＝１Ｍ／２００ｋ＝５とすると、ＶＢＧＲの値は、理想値にオフセット電圧を（約）６倍した値を加えた値となる。すなわち、ＢＧＲ出力＝理想値±６×オフセットとなる。
【００３６】
図１および図２の回路は、できるだけオペアンプのオフセット電圧の影響を小さくするために、トランジスタＱ１に対してトランジスタＱ２の面積を１０倍とし、さらに、Ｑ１に流れる電流をＱ２に流れる電流の１０倍とした例を示している。
【００３７】
これにより、例えば、Ｒ３の両端の電位差は、次の式（１３）に示されるように、１２０ｍＶと比較的大きな値にすることができる。
ΔＶＢＥ＝(ｋＴ／ｑ)ｌｎ(100)＝26ｍＶ×4.6＝１２０ｍＶ      式（１３）
【００３８】
すなわち、オフセット電圧ＶＯＦＦの影響を比較的小さく抑えることが可能である。しかしながら、この場合でも、約６００ｍＶのＶＢＥ（ＶＢＥ１）にＰＴＡＴ電圧を加算して１２００ｍＶのバンドギャップ電圧を得るためには、式（１３）の値を５倍して、ＶＢＥ１に加算しなければならない。
【００３９】
そのため、オフセット電圧ＶＯＦＦがある場合には｛１＋（Ｒ２／Ｒ３）｝＝（１＋５）＝６倍程度、オフセット電圧ＶＯＦＦの影響が増幅されることになり、基準電圧ＶＢＧＲに大きな影響を与えることになる。なお、図２中に示したＶＢＧＲ出力の式は、このオフセット電圧の影響を示している。
【００４０】
つまり、図１の回路は、比較的単純な回路構成でバンドギャップ回路を構成できる利点を持ってはいるが、オペアンプ回路（ＣＭＯＳオペアンプ）のオフセット電圧により、達成される基準電圧ＶＢＧＲの精度が制限されるという限界を有することになる。
【００４１】
従来、ＣＭＯＳオペアンプのオフセット電圧がＣＭＯＳバンドギャップ回路の出力電圧精度を制限する問題を解決することを目指して、いくつかの出力電圧（基準電圧）をトリミングする回路が提案されている。
【００４２】
図３は、従来のバンドギャップ回路の第２例を示す回路図であり、ＰＮＰトランジスタの数を変更してトリミングを行う手法を適用したものを示している。
【００４３】
図３において、参照符号ＱＤ１，ＱＵ１，ＱＵ２，ＱＵ３，ＱＵ４はｐｎｐバイポーラトランジスタを示し、また、ＳＷＤ１，ＳＷＵ１，ＳＷＵ２，ＳＷＵ３，ＳＷＵ４はスイッチを示している。なお、他の符号は、図１で示したものに対応しているので、その説明は省略する。
【００４４】
図１の回路では、ＣＭＯＳオペアンプＡＭＰ１の入力換算オフセット電圧が、例えば、６倍に増幅されて出力ＶＢＧＲの電位を変動させることになっていた。ＶＢＧＲの値の変動の原因としては、ＡＭＰ１のオフセット電圧のほかに、Ｒ１〜Ｒ３の値の相対値の変動、ＶＢＥ１或いはＶＢＥ２の値の変動などが挙げられる。
【００４５】
図３の回路において、例えば、ＶＢＧＲの値が目標値に対して小さい場合、スイッチＳＷＵ１〜ＳＷＵ４をＯＮ（導通）にすることにより、トランジスタＱ２の実効的な面積を大きくすることができる。
【００４６】
具体的に、スイッチＳＷＵ１をＯＮでスイッチＳＷＵ２〜ＳＷＵ４をＯＦＦ（非導通）にすると、トランジスタＱＵ１だけがＯＮとなり、トランジスタＱＵ２〜ＱＵ４をＯＦＦにすることできる。
【００４７】
これにより、トランジスタＱ２の電流密度が小さくなるので、Ｑ１とＱ２のＶＢＥ差ΔＶＢＥが大きくなる。そして、ΔＶＢＥが大きくなると、Ｒ２／Ｒ３で増幅されＶＢＥ１に加算される電圧が大きくなるので、ＶＢＧＲの電位を大きくすることができる。これは、前述した式（８）：ＶＢＧＲ＝ＶＢＥ１＋ΔＶＢＥ（Ｒ２／Ｒ３）から明らかである。
【００４８】
ここで、例えば、トランジスタＱＵ１〜ＱＵ４を２進に重み付けしておき、スイッチＳＷＵ１〜ＳＷＵ４を４ビットのデジタルデータで制御することで、トランジスタＱ２の面積の増加をトランジスタＱ１と同じ面積からＱ１の１５倍まで変化させることができる。
【００４９】
また、例えば、図３の回路でＶＢＧＲの値が目標値に対して大きい場合には、スイッチＳＷＤ１をＯＮにすることで、トランジスタＱ１の実効的な面積を大きくすることができる。すなわち、スイッチＳＷＤ１をＯＮにすると、トランジスタＱＤ１がＯＮとなる。
【００５０】
これにより、トランジスタＱ１の電流密度が小さくなるので、Ｑ１とＱ２のＶＢＥ差ΔＶＢＥは小さくなる。そして、ΔＶＢＥが小さくなると、Ｒ２／Ｒ３で増幅されＶＢＥ１に加算される電圧が小さくなるので、ＶＢＧＲの電位を小さくすることができる。
【００５１】
このように、図３に示すバンドギャップ回路は、ＰＮＰトランジスタの面積比を可変とすることでＶＢＧＲの電位を調整するようになっている。
【００５２】
図４は、従来のバンドギャップ回路の第３例を示す回路図である。図４において、参照符号Ｑ１，Ｑ２，Ｑ３はｐｎｐバイポーラトランジスタを、Ｒ３，Ｒ４は抵抗を、ＡＭＰ３はオペアンプ回路を，そして，ＧＮＤはＧＮＤ端子（０Ｖ）を示している。
【００５３】
さらに、参照符号ＶＤＰ５は５Ｖの電源端子を、ＶＢＧＲは出力基準電位を、ＩＭ，ＩＰは内部のノードを、そして、ＰＭ１，ＰＭ２，ＰＭ３はｐＭＯＳトランジスタを示している。なお、図４では、図１の回路に対応するノードおよび素子には同じ符号を与えて、対応関係が分かるようになっている。
【００５４】
また、図４において、ｐＭＯＳトランジスタＰＭ１，ＰＭ２，ＰＭ３に添えられた数字（×１０，×１）は、ｐＭＯＳトランジスタの相対的なゲート幅Ｗの比を示す。同様に、他の図でもｐＭＯＳトランジスタに添えられた数字は、ｐＭＯＳトランジスタの相対的なゲート幅Ｗの比を示すものとする。
【００５５】
次に、図４に示すバンドギャップ回路の動作を簡単に説明する。まず、オペアンプＡＭＰ３による負帰還により、ＡＭＰ３の入力ＩＭとＩＰの電位が（ほぼ）等しくなって回路が安定する。
【００５６】
このとき、図３を参照して説明したように、トランジスタＰＭ１とＰＭ２のＷの値を、例えば、１０：１に設計しておくと、トランジスタＱ１とＱ２に流れる電流の大きさは、１０：１となる。ここで、トランジスタＱ１に流れる電流を１０Ｉで表し、また、トランジスタＱ２に流れる電流をＩで表わす。
【００５７】
なお、トランジスタＱ１，Ｑ２の下に添えられたＩ×１０とＩは、この電流の相対関係を示す。同様に、他の図でもＢＪＴに添えられたＩ×１０とＩなどは、流れる電流の相対関係を示すものとする。
【００５８】
一例として、トランジスタＱ２のエミッタ面積をトランジスタＱ１のエミッタ面積の１０倍とする。なお、図４において、トランジスタＱ１，Ｑ２に添えられた×１，×１０は、このエミッタ面積の相対関係を示す。
【００５９】
さらに、トランジスタＱ１のベース・エミッタ間電圧をＶＢＥ１で表し、また、トランジスタＱ２のベース・エミッタ間電圧をＶＢＥ２で表わすと、前述した式（２）により、式（３）および式（４）の関係があることがわかる。なお、以下に示す式（３）〜式（６）は、前述したのと同様のものである。
１０×Ｉ＝Ｉ０ｅｘｐ（ｑＶＢＥ１／ｋＴ）      式（３）
Ｉ＝１０×Ｉ０ｅｘｐ（ｑＶＢＥ２／ｋＴ）      式（４）
【００６０】
両辺それぞれを割り算し、ＶＢＥ１−ＶＢＥ２＝ΔＶＢＥと表わすと、式（５）および式（６）が得られる。
１００＝ｅｘｐ（ｑＶＢＥ１／ｋＴ−ｑＶＢＥ２／ｋＴ）      式（５）
ΔＶＢＥ＝（ｋＴ／ｑ）ｌｎ（１００）      式（６）
【００６１】
つまり、トランジスタＱ１とＱ２のベース・エミッタ間電圧の差ΔＶＢＥは、トランジスタＱ１とＱ２の電流密度比１００の対数（ｌｎ（１００））と熱電圧（ｋＴ／ｑ）で表わされる。このΔＶＢＥが抵抗Ｒ３の両端の電位差に等しいので、抵抗Ｒ３には、ΔＶＢＥ／Ｒ３の電流が流れる。
【００６２】
また、トランジスタＰＭ１，ＰＭ２，ＰＭ３はカレントミラーとなっているので、トランジスタＰＭ１には、トランジスタＰＭ２の１０倍の電流が流れ、トランジスタＰＭ３に流れる電流とトランジスタＰＭ１に流れる電流が等しくなる。
【００６３】
さらに、トランジスタＱ３のエミッタ面積と、トランジスタＱ１のエミッタ面積が等しく、トランジスタＰＭ１とＰＭ３の電流が等しいので、トランジスタＱ１のベース・エミッタ間電圧ＶＢＥとトランジスタＱ３のＶＢＥは、ＶＢＥ１で等しくなる。
【００６４】
従って、基準電圧ＶＢＧＲの電位は、次の式（１４）で表わされる。
ＶＢＧＲ＝ＶＢＥ１＋ΔＶＢＥ（１０×Ｒ４／Ｒ３）      式（１４）
【００６５】
このように、図４のバンドギャップ回路においても、回路定数を適切に選ぶことで、温度に依存しないバンドギャップ電圧（基準電圧）を発生することが可能である。
【００６６】
図５は、従来のバンドギャップ回路の第４例を示す回路図であり、カレントミラー比を変更してトリミングを行う手法を適用したものを示している。
【００６７】
図５において、参照符号Ｑ１，Ｑ２，Ｑ３はｐｎｐバイポーラトランジスタを、Ｒ３，Ｒ４は抵抗を、ＡＭＰ３はオペアンプ回路を、ＧＮＤはＧＮＤ端子（０Ｖ）を、そして、ＶＤＰ５は、例えば、５Ｖの電源端子を示している。
【００６８】
また、参照符号ＶＢＧＲは出力基準電位を、ＩＭ，ＩＰは内部のノードを、ＰＭ１，ＰＭ２，ＰＭ３’およびＰＭＴ１〜ＰＭＴ４はｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）を、そして、ＳＷＴ１〜ＳＷＴ４はスイッチを示している。なお、図５では、図４の回路に対応するノードおよび素子には同じ符号を与えて、対応関係が分かるようになっている。
【００６９】
また、図５において、ｐＭＯＳトランジスタＰＭ１，ＰＭ２，ＰＭ３’およびＰＭＴ１〜ＰＭＴ４に添えられた数字（×１０，×１，×６等）は、ｐＭＯＳトランジスタの相対的なゲート幅Ｗの比を示す。同様に、他の図においても、ｐＭＯＳトランジスタに添えられた数字は、ｐＭＯＳトランジスタの相対的なゲート幅Ｗの比を示すものとする。
【００７０】
図５のバンドギャップ回路と図４のバンドギャップ回路の違いは、トランジスタＰＭＴ１〜ＰＭＴ４とスイッチＳＷＴ１〜ＳＷＴ４が追加されていること、並びに、トランジスタＰＭ３’のＷが図４の×１０から×６に変更されている点である。
【００７１】
そこで、まず、上記の図４と図５の回路の違いを説明し、その後、図５の構成で基準電圧ＶＢＧＲの電位を、スイッチＳＷＴ１〜ＳＷＴ４を用いて調整できることを説明する。
【００７２】
図４のバンドギャップ回路では、トランジスタＰＭ３の電流は、トランジスタＰＭ１の電流と等しくなるように、Ｗを×１０として説明した。
【００７３】
図５のバンドギャップ回路でも、トランジスタＱ３および抵抗Ｒ４に流れる電流は、理想的には、トランジスタＰＭ１の電流と等しくなるときに、ＶＢＧＲの電位が１２００ｍＶとなるものとする。
【００７４】
図５のバンドギャップ回路では、トランジスタＰＭ３’は、×６相当のＷをもち、トランジスタＰＭＴ１〜ＰＭＴ４を選択的にＯＮとすることで、Ｗを×１０相当に調整する。
【００７５】
トランジスタＰＭＴ１〜ＰＭＴ４は２進に重み付けされており、スイッチＳＷＴ１〜ＳＷＴ４を選択的にＯＮとすることで、Ｗを×１相当から×１５相当まで実現できるようになっている。これと常時ＯＮしているトランジスタＰＭ３’のＷを加算することで、トランジスタＱ３に流れる電流を増加させたり、減少させたりすることが可能となる。
【００７６】
基準電圧ＶＢＧＲの電位が目標値より低い場合には、スイッチＳＷＴ１〜ＳＷＴ４によりＯＮするＷを増加させる。一方、基準電圧ＶＢＧＲの電位が目標値より高い場合には、スイッチＳＷＴ１〜ＳＷＴ４によりＯＮするＷを減少させる。これにより、バンドギャップ回路の基準出力電位（基準電圧）を調整することができる。
【００７７】
図６は、従来のバンドギャップ回路の第５例を示す回路図である。図６のバンドギャップ回路は、回路の動作としては、図１の回路と同じなので、図６の回路が図１の回路と異なる点を説明する。
【００７８】
さらに、図６のバンドギャップ回路において、上記異なる回路要素の働きにより、バンドギャップ回路出力（基準電圧）ＶＢＧＲの電位を調整することができることを説明する。なお、図６では、図１の回路に対応するノードおよび素子には同じ符号を与えて、対応関係が分かるようになっている。また、それらの重複する説明は、省略する。
【００７９】
図６において、参照符号Ｒ１’，Ｒ２’，Ｒ３’は図１のＲ１，Ｒ２，Ｒ３とほぼ同様に働く抵抗を示している。なお、図６では、図１に対して、抵抗Ｒ５Ａ，Ｒ５Ｂ，Ｒ５Ｃが追加されているので、抵抗Ｒ１，Ｒ２，Ｒ３の抵抗値を変更する必要がある。
【００８０】
このため、図６では、抵抗Ｒ１〜Ｒ３に相当する抵抗を、Ｒ１’，Ｒ２’，Ｒ３’として示した。また、図６の回路では、スイッチＳＷＲ５Ａ，ＳＷＲ５Ｂ，ＳＷＲ５Ｃが図１の回路に対して追加されている。
【００８１】
スイッチＳＷＲ５Ａ〜ＳＷＲ５ＣがすべてＯＦＦの場合、ノードＮＤＲ５ＣとＶＢＧＲの間の抵抗は、Ｒ５Ａ，Ｒ５Ｂ，Ｒ５Ｃの合計の抵抗となる。また、スイッチＳＷＲ５Ａ〜ＳＷＲ５Ｃのどれか１つをＯＮとするか、或いは、すべてＯＦＦとすることで、ノードＮＤＲ５ＣとＶＢＧＲの間の抵抗は、Ｒ５Ａ〜Ｒ５Ｃの合計の抵抗、Ｒ５Ｂ，Ｒ５Ｃの合計の抵抗、Ｒ５Ｃの抵抗、ゼロから選択することができる。
【００８２】
つまり、図６のバンドギャップ回路は、スイッチＳＷＲ５Ａ，ＳＷＲ５Ｂ，ＳＷＲ５Ｃと抵抗Ｒ５Ａ，Ｒ５Ｂ，Ｒ５Ｃにより、ノードＮＤＲ５ＣとＶＢＧＲの間の抵抗を調整することが可能となっている。
【００８３】
すなわち、ＶＢＧＲの電位が、目標値より高い場合には、ノードＮＤＲ５ＣとＶＢＧＲの間の抵抗を小さくして、ＶＢＧＲの電位を下げることで、ＶＢＧＲの値を目標値に近づけることができる。また、ＶＢＧＲの電位が低い場合には、ノードＮＤＲ５ＣとＶＢＧＲの間の抵抗を大きくして、ＶＢＧＲの電位を目標値に近づけることができる。このように、図６のバンドギャップ回路でも、ＶＢＧＲの電位を調整することができる。
【００８４】
ところで、従来、ＶＢＧＲの値を調整するための手法としては、様々なものが提案されている。
【先行技術文献】
【特許文献】
【００８５】
【特許文献１】特開平０８−０１８３５３号公報
【特許文献２】特開２００５−１８２１１３号公報
【特許文献３】米国特許第５３２５０４５号明細書
【発明の概要】
【発明が解決しようとする課題】
【００８６】
図１〜図６を参照して説明したように、従来、出力電圧を調整することのできる様々なバンドギャップ回路（基準電圧回路）が提案されている。
【００８７】
図１の回路は、簡単な回路構成で、基準電圧（バンドギャップ電圧）を発生できる利点があるが、一方、オペアンプのオフセット電圧の影響が大きいといった問題がある。
【００８８】
図３の回路は、バンドギャップ電圧を、使用するＰＮＰトランジスタの数で調整できるので、オペアンプのオフセット電圧によりＶＢＧＲ電位が設計値からずれた場合でも、バンドギャップ電圧を目標値に近づけることができる。
【００８９】
しかしながら、使用するＰＮＰトランジスタの数でバンドギャップ電圧ＶＢＧＲを調整するため、バンドギャップ電圧の調整幅を大きくしようとすると、ＰＮＰトランジスタの数が多くなり、面積が増加する問題がある。
【００９０】
また、使用するＰＮＰトランジスタのベースにスイッチ（ＳＷＤ１，ＳＷＵ１〜ＳＷＵ４）を挿入し、スイッチをＯＮにすることで、ＰＮＰトランジスタの数を調整するので、ベース電流が制御スイッチ（ＳＷＤ１，ＳＷＵ１〜ＳＷＵ４）に流れることになる。
【００９１】
スイッチのＯＮ抵抗と流れる電流の積は、スイッチでの電圧降下となり、ベース電位を変動させる。また、ベース電位が変動すると、バンドギャップ電圧ＶＢＧＲも変化する。そのため、スイッチの挿入による誤差をできるだけ小さくするためには、ベース電流を小さくするか、スイッチのＯＮ抵抗を小さくする必要がある。
【００９２】
ＰＮＰトランジスタの電流増幅率が十分大きければ、ベース電流の値は小さく、また、スイッチのＯＮ抵抗の影響は小さい。しかしながら、ＣＭＯＳプロセスで一般的に使用されるサブストレートＰＮＰトランジスタ（ｐＭＯＳトランジスタのソース，ドレイン拡散層をエミッタ、Ｎウェルをベース、Ｐ基板をコレクタとする縦方向トランジスタ）は、通常、電流増幅率が小さい。
【００９３】
そのため、標準ＣＭＯＳプロセスで製造する場合、スイッチのＯＮ抵抗をできるだけ小さくしておく必要がある。つまり、ＶＢＧＲ電位の調整のためのスイッチ自体で出力電圧が変動することを避けるためには、スイッチのＯＮ抵抗を小さくする必要があり、これもスイッチの面積の増加を招くことになる。
【００９４】
図５の回路は、カレントミラー比を変更することで、バンドギャップ電圧を調整可能としている。図３の回路と同様に、オペアンプのオフセット電圧で、ＶＢＧＲ電位が設計値からずれた場合でも、バンドギャップ電圧を目標値に近づけることができるという長所を有する。
【００９５】
しかしながら、図５の回路では、トランジスタＱ１，Ｑ２に流れる電流の大きさの正確さは、電流を決めるｐＭＯＳトランジスタの相対精度によって決まるため、ｐＭＯＳトランジスタの素子の一致の程度が出力電圧ＶＢＧＲの誤差要因となる新たな問題がある。
【００９６】
また、相対精度を改善するためには、一定以上の大きさでＭＯＳトランジスタを製造する必要があり、バンドギャップ回路の面積増加につながることにもなる。
【００９７】
図６の回路は、抵抗の値をスイッチで調整してバンドギャップ出力ＶＢＧＲの電位を調整可能としている。これにより、オペアンプのオフセット電圧によりＶＢＧＲの電位がずれた場合でも、ＶＢＧＲ電位を目標値に近づけることができる。
【００９８】
しかしながら、図６の回路では、スイッチのＯＮ抵抗を十分小さく設計しておく必要があり、スイッチの面積が増加することになる。また、スイッチのＯＮ抵抗は、電源電圧や温度により変動するので、スイッチのＯＮ抵抗が抵抗素子の抵抗値に対して十分小さくないと、ＶＢＧＲの電位自体がスイッチのＯＮ抵抗の変動の影響で変化してしまう。
【００９９】
つまり、図６の回路においても、スイッチに電流が流れることから、スイッチのＯＮ抵抗を十分小さく設計しておく必要があり、占有面積の増加を招くという問題があった。
【課題を解決するための手段】
【０１００】
一実施形態によれば、第１増幅器と、第１負荷素子および第１ｐｎ接合素子と、第２および第３負荷素子並びに第２ｐｎ接合素子と、オフセット調整電圧発生回路と、を有する基準電圧回路が提供される。
【０１０１】
前記第１増幅器は、第１および第２入力端子を有し、第１電源線と第２電源線の間に設けられ、そして、基準電圧を出力する。前記第２増幅器は、前記第１増幅器に接続され、第３および第４入力端子を有する前記第１電源線と前記第２電源線の間に設けられる。
【０１０２】
前記第１負荷素子および前記第１ｐｎ接合素子は、前記基準電圧が印加された基準電圧線と前記第２電源線の間に直列に接続され、また、前記第２および第３負荷素子並びに前記第２ｐｎ接合素子は、前記基準電圧線と前記第２電源線の間に直列に接続される。
【０１０３】
前記第１入力端子は、前記第１負荷素子と前記第１ｐｎ接合素子の接続ノードに接続され、また、前記第２入力端子は、前記第２負荷素子と前記第３負荷素子の接続ノードに接続される。
【０１０４】
前記オフセット調整電圧発生回路は、前記第２増幅器の前記第３および第４入力端子に入力する電圧を発生し、前記第２増幅器を介して前記第１増幅器の前記第１および第２入力端子間のオフセット電圧を低減する。
【発明の効果】
【０１０５】
開示の基準電圧回路および半導体集積回路は、回路の占有面積の増加および複雑な回路構成をきたすことなく、オフセットの影響を低減して基準電圧を目標値に近づけることができるという効果を奏する。
【図面の簡単な説明】
【０１０６】
【図１】従来のバンドギャップ回路の第１例を示す回路図である。
【図２】図１のバンドギャップ回路における問題を説明するための図である。
【図３】従来のバンドギャップ回路の第２例を示す回路図である。
【図４】従来のバンドギャップ回路の第３例を示す回路図である。
【図５】従来のバンドギャップ回路の第４例を示す回路図である。
【図６】従来のバンドギャップ回路の第５例を示す回路図である。
【図７】第１実施例のバンドギャップ回路を示す回路図である。
【図８】図７のバンドギャップ回路におけるオフセット調整電圧発生回路の一例を示す回路図である。
【図９】バンドギャップ回路を搭載したマイクロコントローラの一例を示すブロック図である。
【図１０】第２実施例のバンドギャップ回路を示す回路図である。
【図１１】図７または図１０のバンドギャップ回路で使用されるスイッチ制御回路の一例を示す回路図である。
【図１２】第３実施例のバンドギャップ回路を示す回路図である。
【図１３】第４実施例のバンドギャップ回路を示す回路図である。
【図１４】図１３のバンドギャップ回路の電源投入時の動作を説明するための図である。
【図１５】バイアス電位発生回路の一例を示す回路図である。
【図１６】コンパレータ回路の一例を示す回路図である。
【図１７】バンドギャップ回路におけるトリミング設定と出力電圧および温度との関係を説明するための図である。
【図１８】図１７のシミュレーションを行ったバンドギャップ回路を示す図である。
【図１９】第５実施例のバンドギャップ回路を示す回路図である。
【図２０】第６実施例のバンドギャップ回路を示す回路図である。
【図２１】第７実施例のバンドギャップ回路を示す回路図である。
【図２２】第８実施例のバンドギャップ回路を示す回路図である。
【図２３】第９実施例のバンドギャップ回路を示す回路図である。
【図２４】パワーオンリセット回路の一例を示す回路図である。
【図２５】パワーオンリセット回路の他の例を示す回路図である。
【図２６】第１０実施例のバンドギャップ回路を示す回路図である。
【図２７】第１１実施例のバンドギャップ回路を示す回路図である。
【図２８】オフセット調整電圧発生回路の他の例を示す回路図である。
【図２９】オフセット調整電圧発生回路のさらなる他の例を示す回路図である。
【図３０】第１２実施例のバンドギャップ回路を示す回路図である。
【図３１】オフセット調整電圧発生回路のさらなる他の例を示す回路図である。
【発明を実施するための形態】
【０１０７】
以下、添付図面を参照して、基準電圧回路（バンドギャップ回路）および半導体集積回路の実施例を詳述する。
【０１０８】
図７は、第１実施例のバンドギャップ回路（ＢＧＲ回路）を示す回路図である。図７において、参照符号Ｑｎ（ｎは整数）はｐｎｐバイポーラトランジスタを、Ｒｎ（ｎは整数）は抵抗およびその抵抗値を、ＧＮＤはＧＮＤ端子（０Ｖ）を、ＶＤＰ５は、例えば、５Ｖの電源端子を、そして、ＶＢＧＲは、例えば、１．２Ｖの出力基準電位を示す。
【０１０９】
また、参照符号ＰＭＢｎ（ｎは整数）はｐＭＯＳトランジスタを、ＮＭＢｎ（ｎは整数）はｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）を、そして、ＣＢ１は容量を示す。
【０１１０】
さらに、参照符号ＡＭＰＢＭ１は、図１のＡＭＰ１と同様に働くメインアンプ（主アンプ：第１増幅器）を、ＡＭＰＢＳ１はオフセット調整用補助アンプ（補助アンプ：第２増幅器）を、そして、ＳＥＬＡＯ，ＳＥＬＢＯは補助アンプの入力信号を示している。
【０１１１】
また、参照符号ＣＳＥＬＡ，ＣＳＥＬＢはＳＥＬＡＯ，ＳＥＬＢＯを出力するセレクタの制御信号を、ＦＬＡＳＨ１は同じチップ上或いは別のチップ上にあるフラッシュメモリを、そして、ＲＴＲＩＭ１はトリミングのための抵抗を示す。さらに、参照符号ＶＴＲＩＭＧ１はＳＥＬＡＯ，ＳＥＬＢＯを発生する回路全体を、ＰＢはバイアス電位を、そして、ＶＢＥ２，ＮＤＮＧＢ，ＮＤＮＧＡ，ＩＭ、ＩＰは内部のノードを示している。
【０１１２】
他の図でも、Ｑｎ（ｎは整数など）、Ｒｎ（ｎは整数など）などは、特に断らない限り同じ内容を示すものとする。ＢＪＴに添えられた数字は、ＢＪＴの相対的な面積の比（面積比の例）を示し、他の図でも、同様の内容を示すものとする。なお、図１などの従来回路に対応する回路素子およびノード等には、同じ素子名およびノード名等を与えて示している。特に断らない限り、図で対応する素子およびノードには同じ名称を与えて、説明の重複を避けるものとする。
【０１１３】
次に、図７に示す第１実施例のバンドギャップ回路の動作を説明する。図７において、Ｑ１，Ｑ２，Ｒ１，Ｒ２，Ｒ３および主アンプＡＭＰＢＭ１は、図１の従来回路と同様の１．２Ｖの基準電圧ＶＢＧＲを出力するバンドギャップ回路として働く。
【０１１４】
図１の従来回路と、図７の第１実施例の回路の１．２Ｖの基準電圧を出力する回路部分（Ｑ１，Ｑ２，Ｒ１，Ｒ２，Ｒ３および主アンプＡＭＰＢＭ１）に違いはない。すなわち、図１の回路と図７の回路の違いは、オフセット調整用補助アンプＡＭＰＢＳ１の出力が主アンプＡＭＰＢＭ１の内部ノードＮＤＮＧＢ，ＮＤＮＧＡに並列に接続されている点にある。
【０１１５】
一部図１の説明と重複するが、トランジスタＱ１，Ｑ２、抵抗Ｒ１，Ｒ２，Ｒ３および主アンプＡＭＰＢＭ１の動作を説明する。補助アンプＡＭＰＢＳ１の働きについては後で説明し、ここでは、補助アンプは主アンプの動作に影響しないと仮定して説明を進める。
【０１１６】
ここで、トランジスタＱ１，Ｑ２は、ＰＮＰトランジスタとして描かれているが、ｐｎ接合を有するｐｎ接合素子（第１および第２ｐｎ接合素子）であればＰＮＰトランジスタでなくともよい。また、抵抗Ｒ１，Ｒ２，Ｒ３は、抵抗素子として描かれているが、負荷素子であれば抵抗でなくともよい。
【０１１７】
主アンプＡＭＰＢＭ１の帰還制御により、ＩＭとＩＰの電位は一致するので、Ｒ１の値とＲ２の値を、例えば、１：１０に設計することで、Ｑ１に流れる電流とＱ２に流れる電流を１０：１に設計することができる。
【０１１８】
図１の回路の説明で述べたように、Ｑ１に流れる電流をＱ２に流れる電流の１０倍、Ｑ２のエミッタ面積をＱ１のエミッタ面積の１０倍としておくことで、Ｑ１とＱ２のＶＢＥの差ΔＶＢＥは、例えば、式（１３）で表され、３００Ｋで、１２０ｍＶ程度となる。
ΔＶＢＥ＝(ｋＴ／ｑ)ｌｎ(100)＝26ｍＶ×4.6＝１２０ｍＶ      式（１３）
【０１１９】
ここで、Ｒ３の両端の電位差は、ΔＶＢＥとなるので、ΔＶＢＥを（Ｒ２／Ｒ３）倍に増幅して、ＶＢＥ１に加算することで、バンドギャップ電圧ＶＢＧＲ（１．２Ｖ）を図１の回路と同様に発生することができる。
ＶＢＧＲ＝ＶＢＥ１＋ΔＶＢＥ（Ｒ２／Ｒ３）      式（８）
【０１２０】
主アンプＡＭＰＢＭ１は、例えば、ｐＭＯＳトランジスタＰＭＢ１，ＰＭＢ２，ＰＭＢ３，ＰＭＢ４、ｎＭＯＳトランジスタＮＭＢ１，ＮＭＢ２，ＮＭＢ３および容量ＣＢ１で構成される。
【０１２１】
図７に示した主アンプＡＭＰＢＭ１は、一般的な２段アンプとなっている。ＰＭＢ１は、差動対のテイル電流源として働き、また、ＰＭＢ２，ＰＭＢ３が差動入力トランジスタとして働く。
【０１２２】
ＮＭＢ１，ＮＭＢ２は、２段アンプＡＭＰＢＭ１の１段目の負荷トランジスタとして働く。ＰＭＢ４は、２段アンプＡＭＰＢＭ１の２段目の負荷として動作する電流源として働き、また、ＮＭＢ３は、２段目のソース接地増幅トランジスタとして働き、そして、ＣＢ１は、位相補償容量として働く。なお、ＰＢは、電流源のバイアス電位を表すものとする。
【０１２３】
主アンプＡＭＰＢＭ１の入力換算オフセット電圧がゼロｍＶで、且つＳＥＬＡＯとＳＥＬＢＯの電位が等しい場合、または、主アンプＡＭＰＢＭ１の入力換算オフセット電圧がゼロｍＶで、且つ補助アンプＡＭＰＢＳ１がない場合、ＩＭとＩＰの電位は等しくなる。しかしながら、実際の集積回路では、主アンプＡＭＰＢＭ１の入力換算オフセット電圧は、例えば、＋１０ｍＶから−１０ｍＶ程度の値をもち、且つ個体毎に異なる値となる。
【０１２４】
主アンプＡＭＰＢＭ１のオフセット電圧が、ＩＭの電位がＩＰの電位に対して、例えば、＋１０ｍＶ高い電位のときに、主アンプＡＭＰＢＭ１の帰還回路が安定するような場合を考える。
【０１２５】
ここでは、まず、ＮＭＢ１，ＮＭＢ２が全く同一の特性をもち、ＰＭＢ３の閾値電圧Ｖｔｈ（の絶対値）が、ＰＭＢ２の閾値電圧Ｖｔｈ（の絶対値）より１０ｍＶ高い値となっていると仮定する。
【０１２６】
主アンプＡＭＰＢＭ１単独で考えて、ＶＢＧＲが１．２Ｖ（程度の電位）となる時には、ＰＭＢ４に流れる電流からＰＮＰトランジスタに流れる電流を引き算したものがＮＭＢ３に流れる。
【０１２７】
ＰＭＢ４のバイアス電位ＰＢは、ＰＭＢ４のゲート・ソース間電圧（の絶対値）が、ｐＭＯＳトランジスタの閾値電圧Ｖｔｈを少し超える程度に設定されることが一般的なので、ここでは、そのように仮定して説明をすすめる。
【０１２８】
ＮＭＢ３に流れる電流が、ＰＭＢ４に流れる電流と同じ程度の値となるためには、ＮＭＢ３のゲート電圧ＮＤＮＧＡの電位も、ｎＭＯＳトランジスタの閾値電圧Ｖｔｈを少し超える程度となっている必要がある。
【０１２９】
ＰＭＢ３の閾値電圧Ｖｔｈ（の絶対値）が、ＰＭＢ２の閾値電圧Ｖｔｈ（の絶対値）より１０ｍＶ高い値となっていると仮定すると、ＩＭの電位が、ＩＰの電位に対して、＋１０ｍＶ高い電位のときに、ＰＭＢ２とＰＭＢ３に流れる電流が等しくなる。
【０１３０】
説明を簡略化するために、ＮＭＢ１，ＮＭＢ２が全く同一の特性をもっていると仮定すると、ＮＭＢ１，ＮＭＢ２に流れる電流が同じなので、同じゲート電圧およびドレイン電圧となる。つまり、ＩＭの電位がＩＰの電位に対して、＋１０ｍＶ高い電位のときに、ＮＤＮＧＡの電位とＮＤＮＧＢの電位は、ｎＭＯＳトランジスタの閾値電圧Ｖｔｈを少し超える程度の同じ電位となる。
【０１３１】
次に、オフセット調整用補助アンプＡＭＰＢＳ１の働きを説明する。補助アンプＡＭＰＢＳ１は、ｐＭＯＳトランジスタＰＭＢ５，ＰＭＢ６およびＰＭＢ７で構成される。差動回路を構成するＰＭＢ６およびＰＭＢ７の各ドレインは、主アンプＡＭＰＢＭ１の内部ノードＮＤＮＧＢ，ＮＤＮＧＡに接続されている。
ＰＭＢ５は、差動回路ＰＭＢ６およびＰＭＢ７のテイル電流源として働く。説明を分かり易くするために、ＰＭＢ６，ＰＭＢ７の閾値電圧Ｖｔｈは同じと仮定して、説明をすすめる。
【０１３２】
補助アンプＡＭＰＢＳ１は、ＰＭＢ６，ＰＭＢ７のゲート電圧ＳＥＬＢＯ，ＳＥＬＡＯを調整して、主アンプＡＭＰＢＭ１のオフセット電圧を相殺するための回路として設けられている。
【０１３３】
ＳＥＬＢＯ，ＳＥＬＡＯの電位が等しい場合、ＰＭＢ６，ＰＭＢ７に流れる電流は等しいので、主アンプＡＭＰＢＭ１単独での、ＮＤＮＧＡの電位とＮＤＮＧＢの電位を等しくする条件に影響しない。つまり、ＰＭＢ３の閾値電圧Ｖｔｈ（の絶対値）が、ＰＭＢ２の閾値電圧Ｖｔｈ（の絶対値）より、１０ｍＶ高い値となっていると、ＩＭの電位が、ＩＰの電位に対して、＋１０ｍＶ高い電圧という状態で主アンプＡＭＰＢＭ１は動作する。
【０１３４】
ここで、ＰＭＢ５の電流と、ＰＭＢ１の電流が等しく、また、ＰＭＢ２，ＰＭＢ３，ＰＭＢ６，ＰＭＢ７のサイズ（Ｗ）が等しいものとする。ＰＭＢ３の閾値電圧Ｖｔｈ（の絶対値）は、ＰＭＢ２の閾値電圧Ｖｔｈ（の絶対値）より大きく、ＰＭＢ３に電流が流れにくいので、主アンプＡＭＰＢＭ１単独では、ＩＰの電位が、ＩＭより低くなった状態で、ＮＤＮＧＢ，ＮＤＮＧＡの電位が等しくなる。
【０１３５】
主アンプＡＭＰＢＭ１単独では、ＰＭＢ３に電流が流れにくいので、補助アンプＡＭＰＢＳ１のＰＭＢ７のゲート電位ＳＥＬＡＯを、ＰＭＢ６のゲート電位ＳＥＬＢＯより、１０ｍＶ低い電位とすることを考える。ＰＭＢ７のゲート電位とＰＭＢ６のゲート電位の差電圧が、１０ｍＶの場合に、ＰＭＢ７に流れる電流は、ＰＭＢ５のテイル電流ＩＰＭＢ５の１／２にある増分ΔＩを加えた電流（ＩＰＭＢ５／２）＋ΔＩとなる。ＰＭＢ６に流れる電流は、（ＩＰＭＢ５／２）−ΔＩとなる。
【０１３６】
補助アンプＡＭＰＢＳ１のＰＭＢ７のゲート電位ＳＥＬＡＯを、ＰＭＢ６のゲート電位ＳＥＬＢＯより、１０ｍＶ低い電位とすると、ＰＭＢ７の電流が増加し、ＰＭＢ６の電流が減少する。これにより、ＮＭＢ１とＮＭＢ２に流れる電流が等しく、ＮＤＮＧＢ，ＮＤＮＧＡの電位が等しくなる条件は、主アンプＡＭＰＢＭ１単独で考えたときよりも、ＰＭＢ３に流れる電流が、ＰＭＢ２に流れる電流より、ΔＩ分小さくてよくなる。
【０１３７】
ＰＭＢ５の電流と、ＰＭＢ１の電流が等しく、また、ＰＭＢ２，ＰＭＢ３，ＰＭＢ６，ＰＭＢ７のサイズ（Ｗ）が等しい場合には、ＰＭＢ３に流れる電流が、ＰＭＢ２に流れる電流より、ΔＩ小さくなる条件は、ＰＭＢ３の実効のゲート電圧（の絶対値）が、ＰＭＢ２の実効のゲート電圧（の絶対値）より１０ｍＶ大きい値となる点となる。ＰＭＢ３の閾値電圧Ｖｔｈ（の絶対値）が、ＰＭＢ２の閾値電圧Ｖｔｈ（の絶対値）より、１０ｍＶ高い値となっているので、ＩＭの電位とＩＰの電位がΔＩの電流によって等しくなり、ＮＤＮＧＢ，ＮＤＮＧＡの電位が等しくなった結果、ＶＢＧＲが１．２Ｖ（程度の電位）となる。
【０１３８】
つまり、入力換算オフセットが存在し、ＰＭＢ２，ＰＭＢ３のどちらか一方に電流が流れにくい状況にあるときには、これを補うような電流を、ＰＭＢ６，ＰＭＢ７から供給して、ＩＭの電位とＩＰの電位が等しいときに回路がつりあうように主アンプＡＭＰＢＭ１のオフセット電圧を相殺することができる。ＰＭＢ６，ＰＭＢ７の電流を、ＰＭＢ２，ＰＭＢ３の電流のアンバランスを補うように操作するためには、ＰＭＢ６，ＰＭＢ７のゲート電位を異なる電位とし、より電流を流すべきトランジスタのゲート電位を、他方より低い電位とすればよい。
【０１３９】
このような仕組みにより、補助アンプＡＭＰＢＳ１により、主アンプＡＭＰＢＭ１のオフセット電圧を相殺することができる。
【０１４０】
以上の説明では、ＰＭＢ２，ＰＭＢ３だけに閾値電圧Ｖｔｈの差があり、ＮＭＢ１，ＮＭＢ２の閾値電圧Ｖｔｈは完全に一致しているとして、回路の動作を説明したが、実際の回路では、オフセット電圧の原因は、ＰＭＢ２，ＰＭＢ３の不一致に加えて、ＮＭＢ１，ＮＭＢ２の不一致にもある。
【０１４１】
ＰＭＢ２，ＰＭＢ３の閾値電圧Ｖｔｈは一致していて、ＮＭＢ１の閾値電圧Ｖｔｈが、ＮＭＢ２の閾値電圧Ｖｔｈより大きい場合を、説明する。
【０１４２】
主アンプＡＭＰＢＭ１だけでは、ＩＭの電位とＩＰの電位が等しいとき、ＰＭＢ２，ＰＭＢ３が流そうとする電流は等しい。ＮＭＢ２の閾値電圧Ｖｔｈの方が小さいとすると、ＮＭＢ２が流そうとする電流は、ＮＭＢ１の流そうとする電流より大きい。このため、ノードＮＤＮＧＡの電位は低くなる。ＮＭＢ３の電流が小さくなるので、ＶＢＧＲの電位は上昇する。ＶＢＧＲの電位が高くなっても、ＩＰの電位の変化は小さいので、ＩＭの電位はＩＰの電位よりも高くなる。このように、ＮＭＢ１，ＮＭＢ２の閾値電圧Ｖｔｈが一致していなくても、入力換算オフセットが生じる。ＮＭＢ２に電流が流れやすいので、ＰＭＢ３により大きな電流を流す必要があり、ＩＰの電位が、ＩＭの電位より低くなるような動作となる。このような場合でも、結局、ＰＭＢ７の電流を増加させて、ＮＭＢ２に余分に流れる電流を供給することで、ＩＰ，ＩＭノードから見た入力換算オフセットを相殺することができる。
【０１４３】
上述したように、主アンプＡＭＰＢＭ１のオフセットを生じる原因は様々だが、ＮＤＮＧＢ，ＮＤＮＧＡに生じるアンバランスを補正するような電流を、補助アンプＡＭＰＢＳ１のＰＭＢ６，ＰＭＢ７から供給して、主アンプＡＭＰＢＭ１の入力換算オフセットをゼロに近づけることができる。これによりＶＢＧＲの電位の精度を改善できる効果が得られる。
【０１４４】
以上の説明では、分かり易くするために、ＰＭＢ１の電流とＰＭＢ５の電流は等しいと仮定し、ＰＭＢ６，ＰＭＢ７，ＰＭＢ２およびＰＭＢ３のゲート幅Ｗは等しいとした。しかしながら、ＰＭＢ５の電流をＰＭＢ１の電流より小さくすれば、ＰＭＢ６およびＰＭＢ７に与えるゲート電圧の差を大きくする必要がある。すなわち、主アンプの１０ｍＶのオフセット電圧を相殺するのに、例えば、２０ｍＶの電位差を与えることで、同様の結果を得ることができる。
【０１４５】
また、ＰＭＢ６およびＰＭＢ７のサイズをＰＭＢ２およびＰＭＢ３に対して小さくしても、ＡＭＰＢＭ１のオフセット電圧より大きいＡＭＰＢＳ１のゲート電位差で相殺する構成となる。つまり、より高い分解能でオフセット電圧を相殺若しくはゼロ調整する必要があるような場合には、ＡＭＰＢＳ１の電流またはサイズを主アンプより小さくするような設計も可能である。
【０１４６】
さらに、ＡＭＰＢＳ１の電流およびＷのサイズを、主アンプの電流およびＷのサイズより大きくすることも可能である。このように、主アンプＡＭＰＢＭ１のサイズおよび電流と補助アンプＡＭＰＢＳ１の電流およびサイズは、発明の目的を逸脱しない範囲で自由に設計できることは明らかであろう。
【０１４７】
次に、補助アンプＡＭＰＢＳ１のゲート電圧の発生の方法について説明する。まず、主アンプＡＭＰＢＭ１のオフセット電圧は、＋１０ｍＶから−１０ｍＶ程度の値であることが期待されることは、既に説明した。
【０１４８】
ところで、補助アンプＡＭＰＢＳ１自体にも、オフセット電圧が存在することが、回路構成より分かる。ＰＭＢ６，ＰＭＢ７に閾値電圧Ｖｔｈの不一致があると、ＰＭＢ６，ＰＭＢ７のゲート電位ＳＥＬＢＯ，ＳＥＬＡＯが同じ電位であっても、ＰＭＢ６，ＰＭＢ７に流れる電流が異なる値となるためである。
【０１４９】
そこで、ＰＭＢ６，ＰＭＢ７で生じる補助アンプＡＭＰＢＳ１のオフセット電圧も含めて、主アンプＡＭＰＢＭ１のＩＰ，ＩＭノードから見た入力換算オフセットがゼロとなるような電位差を、ＳＥＬＢＯ，ＳＥＬＡＯに与えればよい。
【０１５０】
例えば、ＳＥＬＢＯ，ＳＥＬＡＯの電位差を１ｍＶ刻みで、−２０ｍＶから＋２０ｍＶに調整できるように回路を構成しておけば、主アンプＡＭＰＢＭ１のオフセット電圧をほぼゼロに調整できる。ただし、電圧調整の刻み、分解能を１ｍＶとすると、１ｍＶ程度の残留オフセットは残ることになる。
【０１５１】
オフセット電圧の温度依存性および電源電圧依存性は、予測が難しく、また、様々な場合が有り得る。例えば、温度が上昇するとオフセット電圧が大きくなる個体もあれば、温度上昇とともにオフセット電圧が減少する個体も有り得る。
【０１５２】
さらに、電源電圧とオフセット電圧の関係も、正負ともに有り得る。このような状況でも、できるだけオフセット電圧を効果的に相殺するためには、オフセットが温度や電源電圧に依存しない正負の依存性の中間の場合を仮定して、オフセット電圧を相殺するためのゲート電圧ＳＥＬＢＯ，ＳＥＬＡＯを発生するのが望ましい。
【０１５３】
このような目的に沿う、電源電圧や温度に依存し難いゲート電圧の発生方法として、自身のバンドギャップ回路出力ＶＢＧＲを分圧して利用する方法が採用される。
【０１５４】
すなわち、ＩＰ，ＩＭの電位は０．６Ｖ程度なので、ＰＭＢ２，ＰＭＢ３，ＰＭＢ６およびＰＭＢ７の動作条件をできるだけそろえるために、ＶＢＧＲの電位を１／２程度に分圧した電位を利用する。図７のＶＴＲＩＭＧ１は、主アンプＡＭＰＢＭ１のオフセット電圧をゼロに調整するためのゲート電圧ＳＥＬＡＯ，ＳＥＬＢＯを発生する回路として働く。
【０１５５】
ＶＢＧＲの電位を抵抗ＲＴＲＩＭ１で分圧し、その分圧された複数の分圧電圧から、セレクタで所望の分圧電圧を選択することができる。選択された出力ＳＥＬＡＯ，ＳＥＬＢＯを、補助アンプＡＭＰＢＳ１のＰＭＢ６，ＰＭＢ７のゲート電位として供給する。ＣＳＥＬＡ，ＣＳＥＬＢは、ＳＥＬＡＯ，ＳＥＬＢＯを出力するセレクタの制御信号を表し、これらＣＳＥＬＡ，ＣＳＥＬＢにより選択する電位を決定するものとする。
【０１５６】
図７のＶＴＲＩＭＧ１のような構成の回路で、オフセット電圧をゼロに調整するためのゲート電圧ＳＥＬＡＯ，ＳＥＬＢＯを発生する。これにより、上述したオフセット電圧を相殺するためのゲート電圧ＳＥＬＢＯ，ＳＥＬＡＯの電位差が温度、電源電圧に依存しない特性を実現することができる。
【０１５７】
フラッシュメモリＦＬＡＳＨ１と、制御信号ＣＳＥＬＡ，ＣＳＥＬＢおよびゲート電圧ＳＥＬＡＯ，ＳＥＬＢＯの電位の関係を簡単に説明する。これらの部分の動作は、後に詳細に述べる。
【０１５８】
バンドギャップ回路は、例えば、レギュレータ回路の基準電圧を発生する回路として使用されるので、５Ｖ電源ＶＤＰ５の投入直後から動作しなければならない。
【０１５９】
ところで、図７のバンドギャップ回路が動作を開始する時点では、レギュレータ回路が発生する内部電圧ＶＤＤは、まだ、所定の電位（例えば、１．８Ｖ）になっておらず、０Ｖとなっている。なお、主アンプＡＭＰＢＭ１のオフセット電圧を相殺するためのゲート電圧ＳＥＬＢＯ，ＳＥＬＡＯの設定は、チップ上の不揮発性メモリＦＬＡＳＨ１に記憶されているものとする。
【０１６０】
電源ＶＤＰ５の投入直後は、内部電圧ＶＤＤが０Ｖなので、内部電圧で動作する論理回路も、メモリＦＬＡＳＨ１も動作しない。そのため、電源投入直後は、オフセット調整用補助アンプＡＭＰＢＳ１に、主アンプＡＭＰＢＭ１のオフセット電圧を相殺するためのゲート電圧を与えることができない。
【０１６１】
このような状態であっても、例えば、ＶＤＰ５の投入直後のＳＥＬＢＯ，ＳＥＬＡＯの電位が等しくなるように回路を構成しておけば、オフセット電圧による誤差を含んだ電位とはなるが、ＶＢＧＲの電位が１．２Ｖ程度の電位となるように設計することができる。
【０１６２】
主アンプＡＭＰＢＭ１のオフセット電圧による誤差を含んだ状態で、ＶＢＧＲの電位が安定し、レギュレータ回路により、内部電圧ＶＤＤの電位が、１．８Ｖ程度の電圧になると、フラッシュメモリＦＬＡＳＨ１にアクセスすることが可能な状態となる。
【０１６３】
フラッシュメモリＦＬＡＳＨ１を読み出せるようになった時点で、主アンプのオフセット電圧を相殺するためのゲート電圧ＳＥＬＢＯ，ＳＥＬＡＯの設定をＦＬＡＳＨ１から読み出し、主アンプＡＭＰＢＭ１のオフセット電圧を相殺する。これにより、ＶＢＧＲの電位は、より理想値に近い電位に変化する。さらに、ＶＤＤの電位もより所定の設計値に近い値に変化する。
【０１６４】
図７のように、不揮発性メモリＦＬＡＳＨ１に、主アンプＡＭＰＢＭ１のオフセット電圧を相殺するためのゲート電圧ＳＥＬＢＯ，ＳＥＬＡＯの設定を記憶しておく。そして、電源投入直後は、ＳＥＬＢＯ，ＳＥＬＡＯの電位をある固定の値に設定してＶＢＧＲの電位を起動し、レギュレータ回路を動作させることにより内部電圧ＶＤＤを起動することができる。
【０１６５】
その後、不揮発性メモリから予め記憶したオフセット電圧を相殺するためのゲート電圧設定を読み出し、主アンプのオフセット電圧を相殺することにより、電源投入直後の動作の要求と起動後のバンドギャップ電圧の精度の改善を両立することが可能となる。
【０１６６】
図８は、図７のバンドギャップ回路におけるオフセット調整電圧発生回路（ＶＴＲＩＭＧ１）の一例を示す回路図である。
【０１６７】
図８において、参照符号ＶＢＧＲはバンドギャップ出力電位を、ＲＴＲＩＭＡ１，ＲＴＲＩＭＢ１〜ＲＴＲＩＭＢ７，ＲＴＲＩＭＣ１は抵抗を、そして、ＳＷＴＡ０〜ＳＷＴＡ７，ＳＷＴＢ０〜ＳＷＴＢ７はスイッチを示している。
【０１６８】
さらに、参照符号ＳＥＬＡＯ，ＳＥＬＢＯは主アンプのオフセット電圧をゼロに調整するための電圧出力を、ＧＮＤはＧＮＤ端子（０Ｖ）を、ＣＳＥＬＡ，ＣＳＥＬＢはゲート電圧ＳＥＬＡＯ，ＳＥＬＢＯを出力するためのセレクタの制御信号を示している。
【０１６９】
抵抗に添えられた数字は、抵抗の抵抗値の一例を示すものとする。図７の回路に対応する回路素子およびノード等には、同じ素子名およびノード名を与えて示している。特に断らない限り、図で対応する素子およびノードには同じ名称を与えて、説明の重複を避けるものとする。
【０１７０】
次に、図８の回路の動作を説明する。図７の説明で述べたように、図７のＶＢＧＲの電位を抵抗で分圧し、複数の分圧電圧からセレクタで所望の分圧電圧を選択する。スイッチＳＷＴＡ０〜ＳＷＴＡ７（第１スイッチ群）は、出力ＳＥＬＡＯを得るためのセレクタとして働き、また、スイッチＳＷＴＢ０〜ＳＷＴＢ７（第２スイッチ群）は、ＳＥＬＢＯを得るためのセレクタとして働く。
【０１７１】
選択された出力電圧ＳＥＬＡＯ，ＳＥＬＢＯを、図７の補助アンプＡＭＰＢＳ１のトランジスタＰＭＢ６，ＰＭＢ７のゲート電位として供給する。ここで、参照符号ＣＳＥＬＡ，ＣＳＥＬＢは、ＳＥＬＡＯ，ＳＥＬＢＯを出力するセレクタの制御信号を表し、この制御信号ＣＳＥＬＡ，ＣＳＥＬＢにより選択する電位を決定する。
【０１７２】
図８は、抵抗ＲＴＲＩＭＡ１，ＲＴＲＩＭＢ１〜ＲＴＲＩＭＢ７，ＲＴＲＩＭＣ１（抵抗群）の合計は１２００ｋオームとなる例を示している。すなわち、抵抗ＲＴＲＩＭＡ１の値は、例えば、５９７ｋオーム、ＲＴＲＩＭＢ１〜ＲＴＲＩＭＢ７の抵抗値は１ｋオーム、ＲＴＲＩＭＣ１の抵抗値は６９６ｋオームとなっている。
【０１７３】
１２００ｍＶ（程度）のＶＢＧＲの電圧を、合計１２００ｋオームの抵抗列で分圧する。このとき、１ｋオームの抵抗の両端の電位差は１ｍＶとなる。また、６００ｍＶの電位が得られる点は、ＳＷＴＡ３とＳＷＴＢ３で選択されるノードの電位となる。
【０１７４】
つまり、ＳＷＴＡ７で選択される電位は５９６ｍＶとなり、ＳＷＴＡ０に向かって１ｍＶずつ高い電位となる。そして、例えば、３ビットの信号ＣＳＥＬＡにより、ＳＷＴＡ０〜ＳＷＴＡ７のどれか１つのスイッチだけをＯＮとすることで、５９６ｍＶから６０３ｍＶまでの電位を１ｍＶ刻みで発生することができる。なお、ＳＷＴＢ０〜ＳＷＴＢ７で選択される電位も同様である。
【０１７５】
このように、図８に示すような回路により、図７のオフセット調整電圧発生回路ＶＴＲＩＭＧ１の機能を実現することができる。なお、図８では、簡略化のために、３ビットの信号ＣＳＥＬＡでＳＥＬＡＯを発生する例を示したが、調整範囲が広い必要がある場合には、同様の考え方で、４ビット或いは５ビットの構成を実現できることは明らかである。また、図８では、単なる一例として抵抗値を示したが、０．５ｍＶ刻みの調整信号ＳＥＬＡＯ，ＳＥＬＢＯが必要な場合は、同様の考え方で抵抗値を設定することができるのはいうまでもない。
【０１７６】
図８のような構成を採用することで、ＳＷＴＡ０〜ＳＷＴＡ７或いはＳＷＴＢ０〜ＳＷＴＢ７には、直流電流が流れないように構成することができる。なぜなら、ＳＥＬＡＯ，ＳＥＬＢＯの入力される先は、トランジスタのゲート電極であり、直流的に絶縁されているためである。
【０１７７】
このことから、ＳＷＴＡ０〜ＳＷＴＡ７およびＳＷＴＢ０〜ＳＷＴＢ７のＯＮ抵抗は、主アンプのオフセット電圧の調整動作には影響せず、従来回路でみられたようなスイッチのＯＮ抵抗が出力電圧に影響を与える望ましくない現象を避けることができる。
【０１７８】
以上説明したように、ＭＯＳトランジスタのゲート電極を入力とするオフセット調整用の補助アンプと、図８のような抵抗分圧回路によるオフセット調整電圧発生回路を組み合わせることで、スイッチのＯＮ抵抗が出力電圧に影響することを避けることができる。
【０１７９】
補助アンプの入力電位の発生方法を図８により詳細に説明したので、図８の回路と図７の回路を使用した場合の精度の改善の効果を、従来回路と比較しつつ、より詳細に検討する。
【０１８０】
図２を参照して説明したように、従来の図１の回路では、例えば、ＶＢＧＲの値は理想値にオフセット電圧を（約）６倍した値を加えた値となっていた。１０ｍＶのオフセット電圧を仮定すると、ＶＢＧＲの値は、１２００ｍＶ±６０ｍＶ程度の値となっていた。
【０１８１】
一方、図７の第１実施例の回路では、例えば、ＳＥＬＢＯ，ＳＥＬＡＯの電位差を１ｍＶ刻みで、−２０ｍＶから＋２０ｍＶに調整できるように、回路を構成しておけば、残留オフセットは１ｍＶ程度となる。従って、ＶＢＧＲの値は、１２００ｍＶ±６ｍＶ程度の値に改善でき、例えば、図１の従来回路に対して、オフセットによる誤差を１／１０とすることができる。
【０１８２】
図３の従来回路では、電流を流すＰＮＰトランジスタの数を制御して、ＰＮＰトランジスタ１つあたりに流れる電流を変化させ、バンドギャップ電圧を調整していた。しかし、電流を流すＰＮＰトランジスタの数で制御するため、用意しておくＰＮＰトランジスタの数によっては、以下のような不都合が生じる。
【０１８３】
電流密度の比を変化させるために、ＰＮＰトランジスタの数を１つだけ増やしてみる。ＰＮＰトランジスタの電流比は１０：１（Ｑ１：Ｑ２）、ＰＮＰトランジスタの面積比は１：１０（Ｑ１：Ｑ２）、そして、Ｒ２/Ｒ３＝５倍とする。
【０１８４】
ΔＶＢＥ＝（ｋＴ／ｑ）ｌｎ（１０×１０）＝２６ｍＶ×４．６０５＝１１９．７ｍＶ
ＶＢＧＲ＝ＶＢＥ１＋ΔＶＢＥ×（Ｒ２/Ｒ３）＝６００ｍＶ＋１１９．７ｍＶ×５＝１１９８．６ｍＶ
となる。
【０１８５】
ここで、電流比を１０：１（Ｑ１：Ｑ２）、ＰＮＰトランジスタの面積比を１：１１、そして、Ｒ２/Ｒ３＝５倍として、ＰＮＰトランジスタの数を１つだけ増やすと、
【０１８６】
ΔＶＢＥ＝（ｋＴ／ｑ）ｌｎ（１０×１１）＝２６ｍＶ×４．７００＝１２２.２ｍＶ
ＶＢＧＲ＝ＶＢＥ１＋ΔＶＢＥ×（Ｒ２/Ｒ３）＝６００ｍＶ＋１２２.２ｍＶ×５＝１２１１ｍＶ
となる。
【０１８７】
このように、電流を流すＰＮＰトランジスタの数を１つ増やしただけで、バンドギャップ電圧は１３ｍＶも増加してしまう。一方で、ＰＮＰトランジスタの比を細かく調整しようとすると、予め用意しておくＰＮＰトランジスタの数が多くなってしまうため、バンドギャップ回路の面積が増加することになる。
【０１８８】
これに対して、図７の第１実施例の回路では、オフセット調整用補助アンプによって入力オフセットが±１ｍＶに低減されるとバンドギャップ電圧は±６ｍＶまで改善される。さらに、調整用入力信号の刻み幅はバンドギャップ電圧を抵抗で分圧したものなので、分圧の刻み幅を細かくとれば、より細かい刻みで出力電圧を変化させることができる。そして、合計の抵抗値は流す枝電流によって決まっているので、電流一定で考えた場合、より細かい刻みで調整用入力信号を発生しても面積は増加しないことになる。
【０１８９】
また、図５の従来回路では、トランジスタＱ１とＱ２に電流を供給する素子をｐＭＯＳカレントミラーとしている。電流の比はＭＯＳトランジスタの特性の一致の程度に依存しているので、ｐＭＯＳトランジスタの特性の一致の程度という新たな誤差要因が増加することになる。
【０１９０】
相対精度を改善するためには、一定以上の大きさでＭＯＳトランジスタを製造する必要があり、これはバンドギャップ回路の面積増加につながる。
【０１９１】
ここで、抵抗素子とｐＭＯＳトランジスタを比較した場合、トランジスタの方が制御すべきパラメータが多く、マッチング（一致すべき素子の特性の一致の程度）の点で、抵抗より不利となる場合が多い。
【０１９２】
抵抗の特性が一致する程度の方が、ＭＯＳトランジスタの一致の程度より、通常よいので、図５の従来回路は、カレントミラー回路の誤差の分、図７の第１実施例の回路に対して、精度の点で不利となる。
【０１９３】
つまり、図５の回路はｐＭＯＳカレントミラーの一致を要求するのに対して、図７の第１実施例の回路は抵抗の比だけで電流が決まるので、出力電圧の精度を改善できる効果がある。
【０１９４】
図６の従来回路は、ＢＧＲ回路に用いられる抵抗の抵抗値をスイッチによりトリミングし（変更し）、ＶＢＧＲ電位を理想値１．２Ｖに近づけようとしている。スイッチのオン抵抗（ＯＮ抵抗）もＶＢＧＲ電位に影響するので、プロセス条件（製造条件）、温度および電圧などの動作条件によりスイッチのオン抵抗（ＯＮ抵抗）が大きくなる条件では、ＶＢＧＲ電位の精度は、スイッチのオン抵抗にも依存する。これを避けるためには、スイッチのオン抵抗を下げなければならず、スイッチのサイズ（面積）が増加する。
【０１９５】
図７の第１実施例の回路では、トリミングのために制御するスイッチに接続される先は、オフセット調整用補助アンプのＭＯＳトランジスタのゲート入力であるため、ほとんど電流が流れない。これによって、スイッチのオン抵抗により補助アンプに入力されるゲート電圧がずれることもほとんどない。
【０１９６】
図９は、バンドギャップ回路（ＢＧＲ）を搭載したマイクロコントローラ（ＭＣＵ）の一例を示すブロック図である。
【０１９７】
図９において、参照符号ＢＧＲ１はバンドギャップ回路を、ＶＤＰ５は、例えば、５Ｖの＋の電源を、ＧＮＤは０Ｖの電位を、ＲＥＧ１はレギュレータ回路を、そして、ＬＶＤＨ１は５Ｖ電源の電圧を監視する低電圧検出回路を示している。
【０１９８】
また、参照符号ＶＤＤはレギュレータ回路で発生した、例えば、１．８Ｖの電源電圧を、ＬＶＤＬ１はＶＤＤの電位を監視する低電圧検出回路を、ＬＯＧＩＣ１はＶＤＤを電源として動作する論理回路を、そして、ＭＣＵ１はマイクロコントローラを示している。
【０１９９】
さらに、参照符号ＰＭＯ１はｐＭＯＳ出力トランジスタを、ＥＡＭＰ１はレギュレータ回路の誤差アンプを、ＲＲ１，ＲＲ２は抵抗を、ＶＤＩＶ１はＲＲ１とＲＲ２で構成される分圧回路の出力を、そして、ＣＯ１は安定化容量を示している。
【０２００】
また、参照符号ＲＬ１，ＲＬ２はＶＤＰ５の電圧を分圧する分圧回路を構成する抵抗を、ＶＤＩＶ２はＲＬ１とＲＬ２で分圧した分圧出力を、そして、ＲＬ３，ＲＬ４はＶＤＤの電圧を分圧する分圧回路を構成する抵抗を示している。
【０２０１】
さらに、ＶＤＩＶ３はＲＬ３とＲＬ４で分圧した分圧出力を、ＣＭＰ１とＣＭＰ２はコンパレータ回路を、ＬＶＤＨＯＸ１はＬＶＤＨ１の出力を、ＬＶＤＬＯＸ１はＬＶＤＬ１の出力を、そして、ＦＬＡＳＨ１はフラッシュメモリを示している。また、ＣＳＥＬはフラッシュメモリから読み出したオフセット調整のための設定データを示している。
【０２０２】
なお、特に断らない限り、Ｒで始まる素子名（Ｒ＊）は抵抗を、ＰＭで始まる素子名（ＰＭ＊）はｐＭＯＳトランジスタを、そして、Ｃで始まる素子名（Ｃ＊）は容量を表わすものとする。
【０２０３】
図９において、バンドギャップ回路ＢＧＲ１は、ＬＶＤＨ１の出力ＬＶＤＨＯＸ１により制御される。これは、例えば、図１４を参照して後述するように、電源投入時に、ＳＥＬＢＯ，ＳＥＬＡＯの電位をある固定の値（例えば、等しい電位）に制御するためのパワーオンリセット（ＰＯＲ）信号として、ＬＶＤＨＯＸ１を使用する。
【０２０４】
図９は、図７の第１実施例の回路の１．２Ｖバンドギャップ出力ＶＢＧＲを利用して、レギュレータ回路および低電圧検出回路を構成する場合の回路例を示している。図９のＢＧＲ１を、図７の第１実施例の回路とすることにより、精度の高いバンドギャップ電圧を使用できる。その結果、レギュレータ回路の出力電圧の精度が上がり、低電圧検出回路の検出電圧の精度を上げることができる。
【０２０５】
以下、各部の回路の動作を簡単に説明する。レギュレータ回路ＲＥＧ１は、マイクロコントローラＭＣＵ１の内部の論理回路ＬＯＧＩＣ１に対して、例えば、１．８Ｖの電源電圧を供給する。誤差アンプＥＡＭＰ１とＰＭＯ１および分圧回路ＲＲ１とＲＲ２は、ＶＢＧＲとＶＤＩＶ１の電位が一致するような帰還回路として働く。
【０２０６】
そして、ＶＤＩＶ１の電位とＶＢＧＲの電位が一致するので、ＲＲ１とＲＲ２の比を、例えば、１：２に設計しておくと、ＶＤＤの電位は、１．８Ｖの一定値（より正確には、ＶＢＧＲの電位×１．５）に保持される。なお、ＣＯ１は、チップ外部に設けられたＶＤＤの電位の安定化のための容量として働く。ＶＢＧＲの電位の精度が改善されると、レギュレータ回路の出力電位ＶＤＤの精度も改善されることになる。
【０２０７】
図９のＬＶＤＬ１は、ＶＤＤの電源電圧を監視するための低電圧検出回路として働く。ＲＬ３とＲＬ４でＶＤＤの電位を分圧し、その分圧された電圧と基準電圧ＶＢＧＲを比較して、ＶＤＤが所定の電圧よりも低いか、或いは、高いかを検出する。
【０２０８】
なんらかの事情で、ＶＤＤの電位が規定の値より小さくなったときには、それを検出して、例えば、割り込みを発生し、或いは、リセットを発生するために使用されることが多い。
【０２０９】
例えば、ＲＬ３とＲＬ４を１：３に設計しておくと、ＶＤＩＶ３の電位はＶＤＤの３／４になるので、ＶＢＧＲを基準電位として、ＶＤＩＶ３の電位の高／低を知ることで、ＶＤＤが１．６Ｖより高いか、或いは、低いかを知ることができる。
【０２１０】
すなわち、例えば、ＶＤＩＶ３の電位がＶＢＧＲより低いと、ＬＶＤＬＯＸ１は『Ｌ』となり、これが、ＶＤＤが１．６Ｖより低いことを意味する信号として使用される。ＶＢＧＲの電位の精度が改善されると、ＬＶＤＬＯＸ１で判定する電位の精度も改善されることになる。
【０２１１】
図９のＬＶＤＨ１は、５Ｖ電源ＶＤＰ５の電圧を監視するための低電圧検出回路として働く。例えば、３．６Ｖ以上の電源電圧で動作させることが望ましいＡＤ変換回路を搭載していて、その目的のために５Ｖ電源の電源電圧をＬＶＤＨ１で監視するような場合に、ＬＶＤＨ１のような回路を使用する場合がある。
【０２１２】
ＲＬ１とＲＬ２でＶＤＰ５の電位を分圧し、その分圧された電圧と基準電圧ＶＢＧＲを比較して、ＶＤＰ５が所定の電圧より低いか、或いは、高いかを検出する。
【０２１３】
なんらかの事情で、ＶＤＰ５の電位が規定の値より小さくなったときには、それを検出して、例えば、割り込みを発生し、或いは、リセットを発生することが可能となる。
【０２１４】
例えば、ＲＬ１とＲＬ２を２：１に設計しておくと、ＶＤＩＶ２の電位はＶＤＰ５の電位の１／３になるので、ＶＢＧＲを基準電位として、ＶＤＩＶ２の電位の高低を知ることで、ＶＤＰ５が３．６Ｖより高いか、或いは、低いかを知ることができる。
【０２１５】
すなわち、例えば、ＶＤＩＶ２の電位がＶＢＧＲより低いと、ＬＶＤＨＯＸ１は『Ｌ』となり、これが、ＶＤＰ５が３．６Ｖより低いことを意味する信号として使用できる。
【０２１６】
ＶＤＰ５の電位が３．６Ｖより高いか、低いかを判定するような場合、３．６Ｖを判定するための基準電圧には、基準電圧の精度が高いことが望ましい場合が多い。
【０２１７】
例えば、３Ｖの５％は１５０ｍＶとなり、４Ｖの５％は２００ｍＶとなる。判定しようとしている電圧の絶対値が大きい場合、基準電圧の誤差が大きいと、その誤差の絶対値は許容できないほど大きな値となる可能性がある。
【０２１８】
分圧回路ＲＬ１とＲＬ２の分圧の精度は、十分よいと仮定する（実際そう仮定してよい場合が多い）。このとき、ＶＤＰ５の電圧判定の精度を決定するのは、主に、基準電圧の精度となる。
【０２１９】
ＶＤＰ５の電位を１／３に分圧して、ＶＢＧＲと比較してＶＤＰ５の電位を判定する場合、例えば、ＶＢＧＲの誤差が１．２Ｖ±５％、すなわち、１．２Ｖ±６０ｍＶであったとすると、３．６Ｖを判定する場合の精度は、３．６Ｖ±５％、すなわち、３．６Ｖ±１８０ｍＶとなる。
【０２２０】
このような理由から低電圧検出回路では、図９のような構成とすることで、低電圧検出回路の精度を改善できる効果が得られる。すなわち、図９のようなマイクロコントローラ構成とすることで、図７の発明のＢＧＲ回路の利点や精度の向上を生かしたレギュレータ回路および低電圧検出回路を実現することができる。
【０２２１】
図１のＢＧＲ回路（バンドギャップ回路）を使用して、例えば、３．６Ｖの電圧を判定するためには、３．６Ｖの検出の幅は、実際には、３．６Ｖ−１８０ｍＶから３．６Ｖ＋１８０ｍＶとなる。さらに、例えば、確実にＡＤ変換回路の動作を停止させることができるのは、３．４２Ｖとなり、また、ＡＤ回路が確実に使用できる電圧は、３．７８Ｖより高い電圧となる。
【０２２２】
前述した図７の第１実施例のＢＧＲ回路の誤差が、１．２Ｖ±２％であるとする。図９の回路の構成で、ＬＶＤＨ１でＡＤ変換回路の動作と停止を制御しようとすると、ＬＶＤＨ１の精度が改善されるので、例えば、３．６Ｖの電圧を判定するためには、３．６Ｖの検出の幅は、実際には、３．６Ｖ−７２ｍＶから３．６Ｖ＋７２ｍＶとなる。すなわち、例えば、確実にＡＤ変換回路の動作を停止させることができるのは、３．５２８Ｖとなり、ＡＤ回路が確実に使用できる電圧は、３．６７２Ｖより高い電圧となる。
【０２２３】
つまり、低電圧検出回路の精度が悪い、図１のＢＧＲ回路を使用して電圧を判定する場合には、３．６Ｖを判定しようとしても、判定の最低電圧は３．４２Ｖとなり、また、最高は３．７８Ｖとなる。そのため、ＡＤ変換回路を使用する制御に用いた場合、ＡＤ変換回路は、最低電圧３．４２Ｖで動作する必要があり、しかも、電源電圧が３．７８Ｖを超えないと使用できないことが起こり得る。
【０２２４】
図７の第１実施例のＶＢＧＲを使用してＬＶＤＨ１の電圧検出精度を改善することにより、例えば、判定の最低電圧は３．５２８Ｖとなり、また、最高は３．６７２Ｖとなる。そのため、必要以上にＡＤ変換回路を低い電圧で動作するように設計する必要がなくなり、また、より最低動作可能電圧に近い電圧から使用することが可能となる。
【０２２５】
以上、説明したように、図７の第１実施例のＶＢＧＲを使用して、高い電位を検出する低電圧検出回路の電圧検出精度を改善することができる。これにより、制御しようとしている対象の回路への動作電圧要求を緩和することができるなどの効果も得られる。
【０２２６】
このように、本第１実施例のバンドギャップ回路は、従来のバンドギャップ回路に存在するオペアンプ（主アンプＡＭＰＢＭ１）に加えて、補助アンプＡＭＰＢＳ１を設けるようになっている。これにより、オペアンプのオフセット電圧の影響を低減して出力電圧の高精度化を達成することができる。
【０２２７】
補助アンプＡＭＰＢＳ１は、テイル電流源ＰＭＢ５と、差動対ＰＭＢ６，ＰＭＢ７を有し、負荷トランジスタＮＭＢ１，ＮＭＢ２は、主アンプＡＭＰＢＭ１と共用されるようになっている。なお、特に断らない限り、ＮＭで始まる素子名（ＮＭ＊）はｎＭＯＳトランジスタを表わすものとする。
【０２２８】
図７に示されるように、補助アンプＡＭＰＢＳ１の入力信号ＳＥＬＡＯ，ＳＥＬＢＯは、バンドギャップ回路の出力電圧ＶＢＧＲを抵抗素子で分圧した電位とされている。電源投入直後は、補助アンプのプラス側およびマイナス側の電位ＳＥＬＡＯ，ＳＥＬＢＯは同電位としておく。
【０２２９】
この状態で、低電圧検出回路（図９のＬＶＤＨ１）およびレギュレータ回路（図９のＲＥＧ１）を動作させ、内部ロジック回路（図９のＬＯＧＩＣ１）、不揮発性メモリ（図９のＦＬＡＳＨ１：FLASHマクロ）に供給するコア電源（図９のＶＤＤ）を立ち上げる。
【０２３０】
コア電源（図９のＶＤＤ）が所定の値、例えば、１．８Ｖ程度になった後、不揮発メモリから、予め書き込んでおいたオペアンプのオフセットを相殺するための設定値を読み出す。この設定値を使って補助アンプへのプラス側およびマイナス側の電位（図７のＳＥＬＡＯ，ＳＥＬＢＯ）を調整し、ＶＢＧＲの電位をより理想値に近い値に変更する。
【０２３１】
すなわち、本第１実施例の基準電圧回路は、主アンプに加えて補助アンプを設け、主アンプのオフセット電圧を、補助アンプの入力電圧を調整することにより相殺することができる。
【０２３２】
また、補助アンプの入力信号ＳＥＬＡＯ，ＳＥＬＢＯは、バンドギャップ回路の出力電圧ＶＢＧＲを抵抗素子で分圧した電位とすることで、温度に依存しにくい補助アンプ入力信号を発生することが可能となる。さらに、補助アンプの入力信号の電位と主アンプの入力信号の電位を近い電位とすることができるため、補助アンプの動作点と主アンプの動作点の違いの影響を小さくすることもできる。
【０２３３】
ここで、オフセット電圧を相殺するための補助アンプ入力の信号の設定を不揮発性メモリ等に記憶する場合、電源投入直後或いは電源投入時は、設定値を読み出せない（ヒューズなどで情報を記憶しておく場合を除く）。
【０２３４】
そのため、電源投入直後は、補助アンプのプラス側およびマイナス側の電位ＳＥＬＡＯ，ＳＥＬＢＯを同電位（オフセット調整しない設定に相当する）とすることで、補助アンプの入力が予期しない値に設定されることが回避される。
【０２３５】
これにより、従来のオフセット調整しないバンドギャップ回路と同じ程度の電圧精度で、バンドギャップ出力電位を電源投入直後から得ることが可能となる。
【０２３６】
また、バンドギャップ出力が、電源投入直後から、従来回路と同程度の時間遅れで得られることにより、レギュレータ回路の出力電位ＶＤＤの安定待ち時間も増加しないことになる。
【０２３７】
さらに、ＶＤＤが安定して不揮発性メモリが読み出せるようになった後、不揮発性メモリから、予め記憶しておいたＶＢＧＲの調整のための設定を読み出して補助アンプ入力を設定する。
【０２３８】
これにより、オペアンプ（主アンプ）のオフセットを相殺してＶＢＧＲの電圧精度を改善することができる。なお、レギュレータ回路の出力電圧精度、並びに、低電圧検出回路の検出電圧精度も同様に改善することが可能となる。
【０２３９】
また、フラッシュメモリなどの不揮発性メモリに、ＶＢＧＲの調整のための設定情報を記憶しておくことで、ユーザが後でより使用条件に近い状態で、ＶＢＧＲの電位を調整しなおすことが可能となる効果も得ることができる。
【０２４０】
図１０は、第２実施例のバンドギャップ回路を示す回路図であり、前述した図７の第１実施例の回路に対して専用のパワーオンリセット回路を組み合わせたものである。そして、このパワーオンリセット回路により、ＳＥＬＢＯ，ＳＥＬＡＯを選択する制御回路ＣＬＯＧＩＣ１を制御するようになっている。図１０において、参照符号ＰＯＲは、パワーオンリセット回路を示している。
【０２４１】
図７と図１０の回路が異なる部分を説明する。図７の回路に対応する回路素子およびノード等には、同じ素子名およびノード名を与えて示している。同じ名称を与えた部分の機能および動作は、図７の対応する部分で説明したので、ここでの説明は省略する。
【０２４２】
図１０において、参照符号ＰＭＢｎ（ｎは整数）はｐＭＯＳトランジスタを、ＮＭＢｎ（ｎは整数）はｎＭＯＳトランジスタを、そして、ＰＤは『Ｈ（高レベル）』でパワーダウンとなるパワーダウン信号を示している。
【０２４３】
また、参照符号ＮＤＮＧＳＴ，ＮＤＰＧＳＴ，ＮＤＰＯＲＩ１はパワーオンリセット回路ＰＯＲ内部のノードを、ＮＤＰＯＲＩ２はＰＯＲの出力を、ＲＰＯＲ１は抵抗を、そして、ＣＰＯＲ１は容量を示している。
【０２４４】
さらに、参照符号ＰＤＸは『Ｌ（低レベル）』でパワーダウンとなるパワーダウン信号を、また、ＳＣＨＭＩＴＴ１は非反転出力のシュミットトリガー回路を示している。そして、ＴＲＩＭＤＡＴＡはフラッシュメモリなどから読み出したオフセット電圧ゼロ調整用のデータを示している。
【０２４５】
パワーオンリセット回路ＰＯＲは、トランジスタＰＭＢ８〜ＰＭＢ１２，ＮＭＢ４〜ＮＭＢ８およびシュミットトリガー回路ＳＣＨＭＩＴＴ１を有する。電源ＶＤＰ５の立ち上がり直後に、ＮＤＰＯＲＩ２を『Ｈ（高）』レベルとし、その後、ＶＢＧＲの電位が上昇すると、ＮＤＰＯＲＩ２を『Ｌ（低）』レベルとする。
【０２４６】
制御回路ＣＬＯＧＩＣ１は、５Ｖ電源ＶＤＰ５の電源投入時に、ＰＯＲの出力ＮＤＰＯＲＩ２を利用して、例えば、トランジスタＰＭＢ７，ＰＭＢ６のゲート電圧ＳＥＬＡＯ，ＳＥＬＢＯの電位が等しい電位となるようＣＳＥＬＡ，ＣＳＥＬＢを初期化する。
【０２４７】
ＣＬＯＧＩＣ１は、前述した図９のレギュレータ回路ＲＥＧ１が動作する以前の時刻で動作しなければならないので、５Ｖ電源ＶＤＰ５で動作する回路とする。レギュレータ回路ＲＥＧ１がＶＤＤを発生し、ＶＤＤの値が安定した後は、例えば、フラッシュメモリ（図示しない）から、ＣＳＥＬＡ，ＣＳＥＬＢをどう設定すべきかを、読み出したデータＴＲＩＭＤＡＴＡに従って設定する。
【０２４８】
なお、図１０ではフラッシュメモリは図示していないが、ＰＯＲにより電源投入時に主アンプのオフセット調整のための制御信号ＣＳＥＬＡ，ＣＳＥＬＢを初期化した後、不揮発性メモリを利用して、オフセット調整を行えることは前述した通りである。
【０２４９】
図１０に示したＰＯＲ（パワーオンリセット回路）の動作を簡単に説明する。パワーダウン信号ＰＤは『Ｌ』でＰＤＸは『Ｈ』とする。
【０２５０】
電源ＶＤＰ５の投入直後は、ＶＢＧＲは０Ｖとなっている。ＰＢなどを発生するためのバイアス回路が動作し、バイアス電位ＰＢがＶＤＰ５からＶｔｈ以上低い電位となると、ＰＭＢ８に電流が流れる。
【０２５１】
ここで、ＶＢＧＲが０Ｖなので、ノードＮＤＮＧＳＴの電位は、ＰＭＢ８から流れる電流で上昇し、ＮＭＢ６およびＰＭＢ９に電流が流れる。ノードＮＤＰＧＳＴの電位は、ＶＤＰ５からＶｔｈ程度低い電位となってＰＭＢ９に電流が流れるので、ＰＭＢ１０もＯＮとなる。
【０２５２】
ノードＮＤＰＯＲＩ１の電位は、ＶＤＰ５が立ち上がる時点から、容量ＣＰＯＲ１でＶＤＰ５と結合されているので『Ｈ』となっている。ＶＢＧＲの電位がＮＭＢ４のＶｔｈを超えるまで、ＰＭＢ１０はＯＮを保ち、ＮＤＰＯＲＩ１は『Ｈ』を保つ。
【０２５３】
ここで、ＰＤＸが『Ｈ』なので、ＮＭＢ７はＯＮとなっているが、ＰＭＢ１０がＯＮしているため、ＲＰＯＲ１から流れ出る電荷をＰＭＢ１０が補う。また、ノードＮＤＰＯＲＩ１の電位が『Ｈ』なので、シュミットトリガー回路ＳＣＨＭＩＴＴ１の出力ＮＤＰＯＲＩ２も『Ｈ』となる。
【０２５４】
ＰＢなどを発生するためのバイアス回路が動作し、その後バンドギャップ回路が動作を始め、ＶＢＧＲの電位が上昇すると、ＮＭＢ４がＯＮとなる。ノードＮＤＮＧＳＴの電位は０Ｖとなり、ＮＭＢ６がＯＦＦとなる。ＰＭＢ９もＯＦＦするので、ＰＭＢ１０もＯＦＦとなる。
【０２５５】
ＰＭＢ１０がＯＦＦとなると、抵抗ＲＰＯＲ１により容量ＣＰＯＲ１の電荷が放電され始める。これにより、ＮＤＰＯＲＩ１の電位は低下を始め、最終的には０Ｖとなる。ノードＮＤＰＯＲＩ１の電位が『Ｌ』となると、シュミットトリガー回路ＳＣＨＭＩＴＴ１の出力ＮＤＰＯＲＩ２も『Ｌ』となる。
【０２５６】
例えば、図１０に示したパワーオンリセット回路ＰＯＲで、電源ＶＤＰ５投入時、投入直後にＰＯＲ信号ＮＤＰＯＲＩ２を『Ｈ』とし、ＶＢＧＲ電位が上昇した後、ＰＯＲ信号ＮＤＰＯＲＩ２を『Ｌ』とすることができる。このようなＰＯＲ信号を利用することにより、図７を参照して前に説明した、並びに、図１４を参照して後に説明する電源投入直後の制御が可能となる。
【０２５７】
図１１は、図７または図１０のバンドギャップ回路で使用されるスイッチ制御回路の一例を示す回路図であり、制御信号ＣＳＥＬＡ，ＣＳＥＬＢを発生する回路ＣＬＯＧＩＣ１を示すものである。
【０２５８】
図１１において、参照符号ＤＦＣ１はクリア機能つきのＤＦＦ（Ｄフリップフロップ）を、ＤＦＰ１，ＤＦＰ２はプリセット機能つきのＤＦＦを、ＩＶｎ（ｎは整数）はインバータ回路を、そして、ＡＮＤ３ｎ（ｎは整数）は３入力ＡＮＤ回路を示している。
【０２５９】
また、参照符号ＮＤＰＯＲＩ２は、例えば、図１０の回路で発生したＰＯＲ信号を、ＣＫ１はクロック信号を、そして、ＤＢＧＲＡ２，ＤＢＧＲＡ１，ＤＢＧＲＡ０はフラッシュメモリから読み出したデータを入力する端子を示している。
【０２６０】
さらに、参照符号ＢＧＲＡ２，ＢＧＲＡ１，ＢＧＲＡ０、ＢＧＲＡ２Ｘ、ＢＧＲＡ１Ｘ、ＢＧＲＡ０Ｘは内部のノードを、そして、ＣＳＥＬＡ７〜ＣＳＥＬＡ０はスイッチの制御信号となる出力を示している。
【０２６１】
なお、図１１の回路は、図１０のＣＬＯＧＩＣ１に相当するので、電源ＶＤＰ５で動作するものとする。ＤＦＣ１は、クリア端子ＣＬがＬのとき、クロック端子ＣＫに入力されるクロック信号に非同期に出力ＱをＬに初期化する。ＣＬ端子が『Ｈ』となるとＤＦＦとして動作し、ＣＫの立ち上がりエッジで、データ入力Ｄの値を記憶するものとする。なお、ＤＦＰ１，ＤＦＰ２も同様に、プリセット端子ＰＲがＬのときに、ＣＫに非同期にＱをＨに初期化し、ＰＲが『Ｈ』となると通常のＤＦＦとして動作するものとする。
【０２６２】
ＰＯＲ信号ＮＤＰＯＲＩ２は、電源投入直後は『Ｈ』となっており、インバータ回路ＩＶ１で反転されて、ＤＦＣ１のクリア端子ＣＬ，および，ＤＦＰ１，ＤＦＰ２のプリセット端子ＰＲに供給される。
【０２６３】
つまり、ＰＯＲ信号が『Ｈ』となることで、ＤＦＣ１のＱ出力は『Ｌ』になり、また、ＤＦＰ１，ＤＦＰ２のＱ出力は『Ｈ』に初期化される。ＩＶ２〜ＩＶ４とＡＮＤ３１〜ＡＮＤ３８は、ＤＦＣ１の出力ＢＧＲＡ２，および，ＤＦＰ１の出力ＢＧＲＡ１，ＤＦＰ２の出力ＢＧＲＡ０をデコードするデコーダ回路として働く。
【０２６４】
すなわち、ＢＧＲＡ２を上位、ＢＧＲＡ０を下位とする３ビットのデータで８つの信号の中の１つが『Ｈ』となり、残りが『Ｌ』となる。ＣＳＥＬＡ０は、ＢＧＲＡ２，ＢＧＲＡ１，ＢＧＲＡ０が”０００”のときに『Ｈ』となり、ＣＳＥＬＡ７は”１１１”のときに『Ｈ』となる。ＣＳＥＬＡ０〜ＣＳＥＬＡ７は、０〜７に昇順に選択される。
【０２６５】
例えば、電源投入直後はＰＯＲ信号により、ＢＧＲＡ２，ＢＧＲＡ１，ＢＧＲＡ０が”０１１”となるので、ＣＳＥＬＡ３が『Ｈ』で残りは『Ｌ』となる。この信号を使って、例えば、図８のスイッチＳＷＴＡ０〜ＳＷＴＡ７を制御する。具体的に、ＣＳＥＬＡ０が『Ｈ』のときにＳＷＴＡ０が選択され、残りは非選択となるようにする。ＣＳＥＬＡ３が『Ｈ』のときはＳＷＴＡ３が選ばれる。
【０２６６】
図１１は、制御信号ＣＳＥＬＡ０〜ＣＳＥＬＡ７を発生する回路例だが、図１１の回路をもう１組用意し、制御信号ＣＳＥＬＢ０〜ＣＳＥＬＢ７を発生する回路として使用してもよい。そして、図８のスイッチＳＷＴＢ０〜ＳＷＴＢ７をＣＳＥＬＢ０〜ＣＳＥＬＢ７により制御することで、ＣＳＥＬＡ，ＣＳＥＬＢを発生することが可能となる。
【０２６７】
図１０のＣＳＥＬＡは、図１１のＣＳＥＬＡ０〜ＣＳＥＬＡ７に相当するが、ＣＳＥＬＢについても、同様に、ＣＳＥＬＢ０〜ＣＳＥＬＢ７が図１０の制御信号ＣＳＥＬＢに相当する。
【０２６８】
ここで、ＰＯＲ信号で初期化されて選択される図８のスイッチの位置を、ＳＷＴＡ０〜ＳＷＴＡ７とＳＷＴＢ０〜ＳＷＴＢ７で同じ電位としておけば、ＳＥＬＡＯの電位とＳＥＬＢＯの電位が同じ電位となるようにＰＯＲ回路で制御することが可能となる。図１１の例では、ＣＳＥＬＡ３とＣＳＥＬＢ３で選択される電位となっている。
【０２６９】
ＰＯＲ信号ＮＤＰＯＲＩ２が『Ｌ』となった後、フリップフロップＤＦＣ１，ＤＦＰ１，ＤＦＰ２は通常のＤＦＦとなるので、クロックＣＫ１とＤＢＧＲＡ２，ＤＢＧＲＡ１，ＤＢＧＲＡ０を使用して、フラッシュメモリから読み出した値を自由に設定できる。
【０２７０】
なお、ＤＢＧＲＡ２，ＤＢＧＲＡ１，ＤＢＧＲＡ０が、図１０のＴＲＩＭＤＡＴＡに相当する。従って、図７の主アンプのオフセットをゼロに調整するような値をＤＦＦに設定し、ＳＥＬＡＯとＳＥＬＢＯを発生すればよい。
【０２７１】
フラッシュメモリに記憶しておく、主アンプＡＭＰＢＭ１のオフセット調整のゼロ調整のための設定データは、製造後の試験時に書き込んでおくことができる。さらに、別の不揮発性メモリに記憶すること、或いは、ＭＣＵの最終ユーザがプログラムから値を設定してオフセット電圧を調整することも可能である。
【０２７２】
図１２は、第３実施例のバンドギャップ回路を示す回路図であり、図１０のバンドギャップ回路において、パワーオンリセット回路をブロックで示すと共に、フラッシュメモリを追加してある。
【０２７３】
図１０の第２実施例のバンドギャップ回路と異なる部分だけを説明する。図１２において、参照符号ＰＯＲ１はパワーオンリセット回路を、ＰＯＲＯ１はパワーオンリセット回路の出力を、そして、ＦＬＡＳＨ１はフラッシュメモリを示している。
【０２７４】
図１０の第２実施例のバンドギャップ回路は、ＶＢＧＲの電位が上昇することで、パワーオンリセット回路ＰＯＲ１の出力ＰＯＲＯ１のレベルが変化する回路例である。しかしながら、図１０および図１１の説明からも明らかなように、ＰＯＲ回路の機能として必要なのは、電源投入直後にＣＳＥＬＡとＣＳＥＬＢを初期化できれば良いだけである。
【０２７５】
すなわち、一般的なパワーオンリセット回路ＰＯＲ１，或いは，電源立ち上がり時に信号発生する目的に沿う回路を使用して、制御回路ＣＬＯＧＩＣ１（例えば、図１１の回路）を初期化してもよい。
【０２７６】
図１３は、第４実施例のバンドギャップ回路を示す回路図であり、実際の動作で必要なスタートアップ回路も併せて示すものである。ところで、ＢＧＲ回路には、回路が安定して動作する点が２個所あり、それらは、それぞれＶＢＧＲが１．２Ｖとなる場合と、０Ｖとなる場合である。
【０２７７】
帰還制御に使用するオペアンプが理想的な場合、どちらの条件もＩＰの電位とＩＭの電位が等しくなる。望ましくない釣り合い点を避けるために、スタートアップ回路が使用されることが一般的である。
【０２７８】
図１３の第４実施例のバンドギャップ回路は、図１０の第２実施例のバンドギャップ回路とほとんど同じであり、また、素子およびノードの名称も対応させているので、両者で異なるスタートアップ回路部分のみを説明する。
【０２７９】
図１３の回路は、図１０の回路に対して、トランジスタＰＭＢ１３を追加するようになっている。トランジスタＰＭＢ１３のゲートは、トランジスタＰＭＢ１０のゲートと共にノードＮＤＰＧＳＴに接続され、また、ＰＭＢ１３のドレインは、ノードＩＰに接続されている。ここで、ＰＭＢ１３とＰＭＢ１３のゲート電位ＮＤＰＧＳＴを発生する回路部分までが、バンドギャップ回路のスタートアップ回路として機能する。
【０２８０】
次に、パワーダウン信号ＰＤが『Ｌ』でＰＤＸが『Ｈ』として、簡単に動作を説明する。電源ＶＤＰ５の投入直後は、ＶＢＧＲは０Ｖとなっている。ＰＢなどを発生するためのバイアス回路が動作し、バイアス電位ＰＢがＶＤＰ５からＶｔｈ以上低い電位となると、ＰＭＢ８に電流が流れる。
【０２８１】
ここで、ＶＢＧＲは０Ｖなので、ノードＮＤＮＧＳＴの電位は、ＰＭＢ８から流れる電流で上昇し、ＮＭＢ６およびＰＭＢ９にも電流が流れる。ノードＮＤＰＧＳＴの電位は、ＶＤＰ５からＶｔｈ程度低い電位となってＰＭＢ９に電流が流れるので、ＰＭＢ１３もＯＮとなる。ＰＭＢ１３がＯＮとなると、ＩＰの電位が上昇し、主アンプＡＭＰＢＭ１によりＩＰとＩＭの電位が０．６Ｖ程度の電位で一致し、ＶＢＧＲの電位が１．２Ｖ程度となる。
【０２８２】
ＶＢＧＲの電位が上昇すると、ＮＭＢ４がＯＮとなり、ノードＮＤＮＧＳＴの電位は０ＶとなってＮＭＢ６がＯＦＦする。ＰＭＢ９もＯＦＦするので、ＰＭＢ１３もＯＦＦとなり、ＰＭＢ１３はＶＢＧＲの電位に影響しなくなる。
【０２８３】
このように、スタートアップ回路は、例えば、ＶＢＧＲの電位がＧＮＤ付近の電位にあるときだけ、ＩＰの電位が上昇するように、ＩＰに電流を供給するような回路構成として実現することができる。
【０２８４】
以上説明したような回路例で、スタートアップ回路を実現できる。図１３では、一例としてスタートアップ回路を含む回路例を示したが、トランジスタレベルでの回路構成は、主アンプ、補助アンプ、スタートアップ回路、ＰＯＲ回路および制御回路を含めて、各種の変形が可能である。
また、主アンプ回路、補助アンプ回路も、主アンプ回路および補助アンプ回路の目的を果たすものであれば、各種の実現方法が可能である。さらに、図７では、トランジスタＱ１とＱ２の電流の比などを一例として１０：１として説明したが、自由に設計することができるのはいうまでもない。すなわち、Ｑ１とＱ２のトランジスタ面積の比を一例として１：１０として説明したが、任意の比でもかまわない。このように、上記各実施例は、様々に変形し得るものである。
【０２８５】
図１４は、図１３のバンドギャップ回路の電源投入時の動作を説明するための図であり、マイクロコントローラＭＣＵの電源投入時の制御を示すものである。なお、図１３のバンドギャップ回路も、図７のバンドギャップ回路と同様に、例えば、図９に示すようなマイクロコントローラに搭載される。
【０２８６】
図１４に示されるように、まず、電源が投入されると、オペレーションＯＰＡにおいて、ｐＭＯＳトランジスタＰＭＢ６，ＰＭＢ７のゲート電圧ＳＥＬＢＯ，ＳＥＬＡＯを等しい（ＳＥＬＡＯ＝ＳＥＬＢＯ）ものとして、オペレーションＯＰＢに進む。すなわち、電源の投入直後のオペレーションＯＰＡでは、ＳＥＬＢＯ，ＳＥＬＡＯの電位をある固定の値に設定する。
【０２８７】
次に、オペレーションＯＰＢにおいて、バンドギャップ回路ＢＧＲを起動して、オペレーションＯＰＣに進み、パワーオンリセットを解除する。すなわち、ＳＥＬＢＯ＝ＳＥＬＡＯでバンドギャップ回路を起動し、前述したパワーオンリセット回路ＰＯＲによるパワーオンリセットが実行されるのを待つ。このパワーオンリセットにより、ＶＢＧＲの電位を起動してレギュレータ回路を動作させ、内部電圧ＶＤＤを起動することができる。
【０２８８】
さらに、オペレーションＯＰＤに進んで、例えば、出荷時に記憶したトリミング設定をフラッシュメモリＦＬＡＳＨ１から読み出して、ＳＥＬＡＯ，ＳＥＬＢＯを設定し、ＢＧＲ設定を終了する。すなわち、内部電圧ＶＤＤの起動によりフラッシュメモリＦＬＡＳＨ１の読み出し可能となった時刻以降、ＦＬＡＳＨ１から予め記憶されたオフセット電圧を相殺するためのゲート電圧設定を読み出す。
【０２８９】
このＦＬＡＳＨ１から読み出したＳＥＬＢＯ，ＳＥＬＡＯの設定で、主アンプＡＭＰＢＭ１のオフセット電圧を相殺することにより、ＶＢＧＲの精度を向上することができる。すなわち、この主アンプのオフセット電圧を相殺して生成されたＶＢＧＲを使用することで、低電圧検出回路およびレギュレータ回路の電圧精度を向上することができる。なお、以上の説明において、各オペレーションは、処理ステップであってもよい。
【０２９０】
図１５は、バイアス電位発生回路の一例を示す回路図であり、例えば、図７，図１０，図１２および図１３に示すバンドギャップ回路におけるバイアス電位を供給するバイアス電位発生回路の例を示すものである。
【０２９１】
図１５において、参照符号ＰＭＢＧ１，ＰＭＢＧ２はｐＭＯＳトランジスタを、ＮＭＢＧ１，ＮＭＢＧ２はｎＭＯＳトランジスタを、そして、ＲＢＧ１は抵抗を示している。図１５の回路は、バイアス電位ＮＢ，ＰＢを発生するバイアス電位発生回路として機能する。なお、図１５のバイアス電位発生回路は、単なる一例であり、他に様々な回路構成のバイアス電位発生回路を適用することができるのはいうまでもない。
【０２９２】
図１６は、コンパレータ回路の一例を示す回路図であり、例えば、前述した図９におけるコンパレータ回路ＣＭＰ１，ＣＭＰ２のトランジスタレベルの回路例を示すものである。なお、図９における誤差アンプＥＡＭＰ１も同様の構成により実現可能である。
【０２９３】
図１６において、ＰＭＣｎ（ｎは整数など）はｐＭＯＳトランジスタを、ＮＭＣｎ（ｎは整数など）はｎＭＯＳトランジスタを、そして、ＧＮＤはＧＮＤ端子を示している。また、参照符号ＶＤＰ５は、例えば、５Ｖの＋の電源を、ＣＩＭ，ＣＩＰはコンパレータ回路の入力を、ＣＭＰＯは出力を、そして、ＮＢはバイアス電位を示している。
【０２９４】
なお、図１６におけるバイアス電位ＮＢは、例えば、上述した図１５のバイアス電位発生回路で発生したバイアスＮＢを利用することができる。なお、コンパレータ回路の構成自体はよく知られた回路なので、その詳細な動作の説明は省略する。例えば、図１６の回路を、図１５の回路と組み合わせて使用することで、図９のコンパレータ回路ＣＭＰ１，ＣＭＰ２および誤差アンプＥＡＭＰ１を実現することができる。
【０２９５】
図１７は、バンドギャップ回路におけるトリミング設定と出力電圧および温度との関係を説明するための図であり、また、図１８は、図１７のシミュレーションを行ったバンドギャップ回路を示す図である。なお、図１８は、前述した図１３のバンドギャップ回路において、主アンプＡＭＰＢＭ１のオフセット電圧ＶＯＦＦを２０ｍＶとしたものに相当する。
【０２９６】
図１７（ａ）〜図１７（ｃ）において、縦軸は、図１８に示すバンドギャップ回路のＶＢＧＲの電圧を示し、また、横軸は、温度（℃）を示す。
【０２９７】
ここで、図１７（ａ）は、ＳＥＬＡＯの電位がＳＥＬＢＯの電位に等しい場合（ＳＥＬＡＯ＝ＳＥＬＢＯ）を示し、また、図１７（ｂ）は、ＳＥＬＡＯの電位がＳＥＬＢＯの電位よりも小さい場合（ＳＥＬＡＯ＜ＳＥＬＢＯ）を示している。さらに、図１７（ｃ）は、ＳＥＬＡＯの電位がＳＥＬＢＯの電位よりも大きい場合（ＳＥＬＡＯ＞ＳＥＬＢＯ）を示している。
【０２９８】
また、前述した図８では、ＶＢＧＲの電位を分圧する分圧回路の出力を３ビットデータで選択する例を示したが、図１８に示すシミュレーションで使用した回路では、このオフセット調整のための設定データを４ビットとしている。
【０２９９】
すなわち、図１８の回路は、設定データが”００００”のとき、ＳＥＬＡＯ電位が最も低い値となり、逆に、”１１１１”のとき、ＳＥＬＡＯの電位が最も高くなる（図８の回路の設定と電位の関係が逆になっている）。なお、ＳＥＬＢＯの電位は、ＳＥＬＡＯと同様の回路で発生し、設定データは”１０００”に固定している。
【０３００】
まず、図１７（ａ）に示されるように、ＳＥＬＡＯ＝ＳＥＬＢＯ（ＳＥＬＡＯの設定データが、ＳＥＬＢＯの設定データと同じ”１０００”）のとき、主アンプＡＭＰＢＭ１のオフセット電圧ＶＯＦＦの影響により、１．３１Ｖ程度の電圧が得られている。すなわち、理想的なバンドギャップ出力１．２Ｖよりも大きな電圧が出力される。
【０３０１】
次に、図１７（ｂ）に示されるように、ＳＥＬＡＯ＜ＳＥＬＢＯ（ＳＥＬＡＯの設定データが”００００”で最も低い値）のとき、ＡＭＰＢＭ１のオフセット電圧の影響がキャンセルされ、ＶＢＧＲ出力は１．２１Ｖと理想的なバンドギャップ電圧となる。
【０３０２】
さらに、図１７（ｃ）に示されるように、ＳＥＬＡＯ＞ＳＥＬＢＯ（ＳＥＬＡＯの設定データが”１１１１”で最も高い値）のとき、ＡＭＰＢＭ１の入力換算オフセット電圧が大きくなるので、ＶＢＧＲ出力はさらに増加し１．４１Ｖとなる。
【０３０３】
これらの結果より、オフセット調整用補助アンプＡＭＰＢＳ１への入力（ＰＭＢ７，ＰＭＢ６のゲート電位ＳＥＬＡＯ，ＳＥＬＢＯ）を選択することにより、主アンプＡＭＰＢＭ１のオフセット電圧ＶＯＦＦによる影響を削減できることが確認できる。
【０３０４】
また、仮に、主アンプＡＭＰＢＭ１の入力オフセット電圧ＶＯＦＦの方向が逆向きになった場合には、スイッチの設定を図７（ｃ）のＳＥＬＡＯ＞ＳＥＬＢＯとすることにより、理想的なバンドギャップ電圧（１．２Ｖ）を得ることができるのは明らかである。
【０３０５】
図１９は、第５実施例のバンドギャップ回路を示す回路図であり、主アンプＡＭＰＢＳ１’を折り返しカスコード回路としたものを示している。
【０３０６】
図７，図１０，図１２および図１３を参照して説明した第１〜第４実施例のバンドギャップ回路において、主アンプＡＭＰＢＭ１は同様の構成とされているが、様々な変形が可能である。
【０３０７】
すなわち、第１〜第４実施例では、主アンプＡＭＰＢＭ１は２段アンプとされ、１段目の回路をｐＭＯＳ差動入力およびｎＭＯＳ負荷構成の回路とし、また、２段目の回路をｎＭＯＳソース接地増幅でｐＭＯＳ電流源負荷の回路としていた。
【０３０８】
そして、オフセット調整用の補助アンプＡＭＰＢＳ１はｐＭＯＳ差動入力回路とされ、そのｐＭＯＳ差動対のドレインそれぞれを、主アンプの１段目回路の負荷ｎＭＯＳトランジスタのドレインに接続する構成としていた。
【０３０９】
これに対して、図１９の第５実施例では、主アンプＡＭＰＢＭ１’を折り返しカスコード回路としている。なお、図１９では、補助アンプＡＭＰＢＳ１のゲート電位発生回路やパワーオンリセット回路およびスタートアップ回路などは省略されているが、上述した図７，図１０，図１２および図１３と同様の構成とすることができる。ここでは、主アンプの回路構成が、例えば、図１９に示すような折り返しカスコード回路であってもかまわないことと、並びに、これに関連する部分だけを説明する。
【０３１０】
図１９において、他の回路の図に対応する回路素子およびノード等には、同じ素子名およびノード名を与えて示している。同じ名称を与えた部分の機能および動作は、既に説明しているのでその説明は省略する。
【０３１１】
図１９において、参照符号ＰＭＢｎ（ｎは整数など）はｐＭＯＳトランジスタを、ＮＭＢｎ（ｎは整数など）はｎＭＯＳトランジスタを、ＡＭＰＢＭ１’は主アンプを、そして、ＡＭＰＢＳ１はオフセット調整のための補助アンプを示している。
【０３１２】
また、参照符号ＮＢはｎＭＯＳトランジスタのバイアス電位を、ＮＤＰＣＤＡ，ＮＤＰＣＤＢは補助アンプのドレイン出力電流を主アンプに加算するノードを、そして、ＮＢＣは図の折り返しカスコード回路のｎＭＯＳトランジスタのバイアス電位を示している。
【０３１３】
さらに、参照符号ＮＤＰＣＧＡ，ＮＤＰＣＧＢはＮＭＢＣ１，ＮＭＢＣ２のドレインノードを、また、ＰＭＢＣ３はソース接地増幅回路として働く２段目のｐＭＯＳトランジスタを示している。
【０３１４】
図１９に示されるように、主アンプＡＭＰＢＭ１’を、トランジスタＰＭＢ１，ＰＭＢ２，ＰＭＢ３で構成されるｐＭＯＳ差動入力回路とする。また、トランジスタＰＭＢ２，ＰＭＢ３のドレイン電流差を、トランジスタＮＭＢＣ３，ＮＭＢＣ４，ＮＭＢＣ１，ＮＭＢＣ２でノードＮＤＰＣＧＡ，ＮＤＰＣＧＢに折り返す。そして、トランジスタＰＭＢＣ１，ＰＭＢＣ２をｐＭＯＳ負荷トランジスタとする折り返しカスコード回路とすることも可能である。
【０３１５】
なお、トランジスタＰＭＢ１，ＰＭＢ２，ＰＭＢ３，ＮＭＢＣ３，ＮＭＢＣ４，ＮＭＢＣ１，ＮＭＢＣ２，ＰＭＢＣ１，ＰＭＢＣ２で構成される回路は、一般的な折り返しカスコード回路となっている。この１段目の折り返しカスコード回路の出力ＮＤＰＣＧＢを、２段目のソース接地増幅回路ＰＭＢＣ３で増幅することによりＶＢＧＲを発生することもできる。
【０３１６】
主アンプをＡＭＰＢＭ１’のような回路とした場合でも、１段目差動回路ＰＭＢ２，ＰＭＢ３の出力ドレイン電流にＰＭＢ６，ＰＭＢ７の出力ドレイン電流を加算することで、ＡＭＰＢＭ１’のオフセット電圧をＡＭＰＢＳ１により調整することができる。
【０３１７】
例えば、ＰＭＢ２，ＰＭＢ３のドレイン電流の関係を、等価的にＰＭＢ６，ＰＭＢ７の電流で変化させることができることから、オフセット調整が可能なことが分かるであろう。なお、ＮＢＣの電位も、一般的なバイアス回路により発生することができる。
【０３１８】
このように、差動回路の主アンプによりバンドギャップ電圧ＶＢＧＲを発生し、差動回路の補助アンプにより主アンプのオフセット電圧をゼロに調整し、補助アンプ入力がＶＢＧＲを分圧して発生するのは、主アンプが折り返しカスコード回路でも適用可能である。
【０３１９】
図１９のように、主アンプの１段目をｐＭＯＳ差動回路入力の折り返しカスコード回路とし、２段目回路をｐＭＯＳソース接地増幅回路ＰＭＢＣ３とすることで、２段目増幅回路の電流源（例えば、図１３のＮＭＢ３）を削減でき、低消費電力化の効果が得られる。
【０３２０】
図２０は、第６実施例のバンドギャップ回路を示す回路図である。図１９の第５実施例は、主アンプＡＭＰＢＭ１’の１段目回路をｐＭＯＳ差動回路入力の折り返しカスコード回路とし、２段目の増幅回路をｐＭＯＳソース接地増幅回路とし、Ｑ１とＱ２の電流比を抵抗Ｒ１とＲ２で決定する回路例を示していた。
【０３２１】
図２０では、主アンプ（メインアンプ）ＡＭＰＢＭ２を、ｐＭＯＳ差動回路入力の折り返しカスコード回路の１段構成とし、Ｑ１，Ｑ２の電流比を、カレントミラーＰＭＢＣ６とＰＭＢＣ５のｐＭＯＳカレントミラー比で決定する回路構成としている。
【０３２２】
さらに、バンドギャップ電圧ＶＢＧＲは別に用意したカレントミラーＰＭＢＣ４と抵抗Ｒ４およびＰＮＰトランジスタＱ３で発生するようになっている。図２０のような構成においても、主アンプでバンドギャップ電圧（基準電圧）ＶＢＧＲを発生し、補助アンプで主アンプのオフセット電圧を調整し、補助アンプ入力はＶＢＧＲを分圧して発生することができる。なお、図２０のバンドギャップ電圧の発生手法は、前述した図４の回路と基本的に同様のものとなっている。
【０３２３】
図２０において、他の回路の図、例えば、図４や図２１に対応する回路素子およびノード等には、同じ素子名およびノード名を与えて示している。同じ名称を与えた部分の機能および動作は、既に説明しているので、その説明は省略する。
【０３２４】
図２０と図１９の比較から明らかなように、本第６実施例の主アンプＡＭＰＢＭ２は、図１９の第５実施例の主アンプＡＭＰＢＭ１’から２段目のソース接地増幅回路ＰＭＢＣ３を除いた回路となっている。
【０３２５】
１段目のｐＭＯＳ差動回路入力の折り返しカスコード回路の出力ＮＤＰＣＧＢを、カレントミラーＰＭＢＣ５，ＰＭＢＣ６，ＰＭＢＣ４のゲート電位として供給している。ＰＭＢＣ６，ＰＭＢＣ５，ＰＭＢＣ４は、図４のＰＭ１，ＰＭ２，ＰＭ３に対応するので、図２０がバンドギャップ回路として動作することが分かる。
【０３２６】
さらに、ＡＭＰＢＭ２とＡＭＰＢＳ１の関係は、図１９の回路とほぼ同じなので、ＡＭＰＢＳ１により主アンプＡＭＰＢＭ２のオフセット電圧を補助アンプＡＭＰＢＳ１で調整できることも明らかであろう。
【０３２７】
図２０に示されるように、抵抗Ｒ１，Ｒ２でトランジスタＱ１，Ｑ２の電流比を決定する回路だけではなく、ｐＭＯＳカレントミラーによりＱ１，Ｑ２の電流比を決定する回路であってもよい。
【０３２８】
すなわち、差動回路で構成される主アンプでＢＧＲ電圧ＶＢＧＲを発生し、差動回路で構成される補助アンプで、主アンプのオフセット電圧をゼロに調整し、補助アンプ入力はＶＢＧＲを分圧して発生することができる。
【０３２９】
図２０のような第６実施例の回路によれば、Ｒ１，Ｒ２を必要としない回路となるので、この分面積を削減できる効果が得られる。
【０３３０】
図２１は、第７実施例のバンドギャップ回路を示す回路図である。上述した図２０の第６実施例の回路では、ＶＢＧＲをＰＭＢＣ４とＲ４およびＱ３で発生していたが、図２１の第７実施例のような構成も可能である。
【０３３１】
図２１において、他の回路の図、例えば、図２０に対応する回路素子およびノード等には、同じ素子名およびノード名を与えて示している。同じ名称を与えた部分の機能および動作は、既に説明しているので、その説明は省略する。
【０３３２】
図２０のＱ１のエミッタ電位とＱ３のエミッタ電位は一致するので（ＰＭＢＣ６の電流とＰＭＢＣ４の電流は等しい）、ＰＭＢＣ６の電流を図２１のＲ１で電圧に変換してＱ１のエミッタ電位ＩＰ（ＶＢＥ１）に加算してもＶＢＧＲを得ることができる。
【０３３３】
Ｑ１とＱ２の電流比は、ＰＭＢＣ６とＰＭＢＣ５の比により、例えば、１０：１に設定することができる。本第７実施例のバンドギャップ回路は、例えば、図７などの構成に比べて、ｐＭＯＳカレントミラーＰＭＢＣ６，ＰＭＢＣ５，ＰＭＢＣ７，ＰＭＢＣ８が増加する素子となるが、Ｒ２を削除することができるので面積を削減できる条件が存在する。
【０３３４】
Ｒ１に電流を供給するｐＭＯＳトランジスタとＲ３に電流を供給するｐＭＯＳトランジスタのドレイン電位が大きく異なるので、カレントミラーで供給する電流比の精度を改善するために、ＰＭＢＣ６とＰＭＢＣ５をカスコードカレントミラー回路としている。
【０３３５】
なお、ＰＭＢＣ７，ＰＭＢＣ８はカレントミラーをカスコード回路化するための追加素子である。ＰＭＢＣ７，ＰＭＢＣ８のゲート電位ＰＢＣは、カスコード回路のためのバイアス電位である。なお、ＰＢＣも一般的なバイアス回路で供給することが可能である。
【０３３６】
ここで、主アンプＡＭＰＢＭ２と補助アンプＡＭＰＢＳ１の構成は、図２０の第６実施例の回路と同じなので、その動作も図２０のものと同じである。
【０３３７】
図２２は、第８実施例のバンドギャップ回路を示す回路図である。ところで、前述した図１３の第４実施例の回路では、主アンプＡＭＰＢＭ１がｐＭＯＳ差動回路入力の２段構成増幅回路とされていた。また、ＩＰ，ＩＭの電位は０．６Ｖ程度とＧＮＤ電位０Ｖに近い電位のため、ｐＭＯＳ差動回路入力となっていた。
【０３３８】
これは、ｎＭＯＳトランジスタの閾値電圧Ｖｔｈが０．６Ｖを超える場合には、ｎＭＯＳ差動回路入力では動作しないためである。逆に、ｎＭＯＳトランジスタのＶｔｈが十分低い場合には、ｎＭＯＳトランジスタを入力トランジスタとする回路で主アンプを構成することが可能となる。
【０３３９】
すなわち、図２２の第８実施例は、このようなｎＭＯＳトランジスタのＶｔｈが十分低い場合にも使用できる回路例である。図２２に示されるように、主アンプＡＭＰＢＭ３は、ｎＭＯＳトランジスタを入力トランジスタとする差動回路を１段目増幅回路とし、１段目増幅回路の負荷トランジスタをｐＭＯＳトランジスタとし、２段目増幅回路をｐＭＯＳソース接地増幅回路としている。
【０３４０】
図２２において、他の回路の図、例えば、図１３に対応する回路素子およびノード等には、同じ素子名およびノード名を与えて示している。同じ名称を与えた部分の機能および動作は、既に説明しているので、その説明は省略する。図２２では、補助アンプのゲート電位発生回路やパワーオンリセット回路およびスタートアップ回路などは省略しているが、図７や図１２および図１３と同様に構成するものとする。
【０３４１】
トランジスタＮＭＢＮ１，ＮＭＢＮ２がｎＭＯＳ差動入力回路となり、トランジスタＰＭＢＮ１，ＰＭＢＮ２が１段目回路の負荷トランジスタとなる。トランジスタＮＭＢＮ３は、ｎＭＯＳ差動対のテイル電流源として働く。なお、ＮＤＮＰＧＡ，ＮＤＮＰＧＢは、１段目ｎＭＯＳ差動対のドレインノードを示している。
【０３４２】
トランジスタＰＭＢＮ３は、２段目のソース接地増幅回路として働く。主アンプＡＭＰＢＭ３のアンプ回路としての構成自体は一般的なので、その詳細な説明は省略するが、ＩＰとＩＭを一致させるように働くことは他の回路例と同様である。
【０３４３】
図２２では、主アンプをｎＭＯＳトランジスタ入力差動回路としたので、補助アンプＡＭＰＢＳ２もｎＭＯＳ差動回路としている。トランジスタＮＭＢＮ４とＮＭＢＮ５は、ｎＭＯＳ差動回路として働く。トランジスタＮＭＢＮ６は、ＮＭＢＮ４，ＮＭＢＮ５のテイル電流源として働く。バイアス電位ＮＢは、例えば、図１５のような一般的な回路で発生できることは、他の回路と同様である。
【０３４４】
補助アンプの差動ｎＭＯＳ回路の出力ドレイン電流を、主アンプの１段目差動回路のドレイン電流にＮＤＮＰＧＡ，ＮＤＮＰＧＢで加算すれば、他の回路で説明したのと同様に、主アンプＡＭＰＢＭ３のオフセットをＳＥＬＡＯ，ＳＥＬＢＯで調整可能となる。これは、例えば、ＮＭＢＮ１，ＮＭＢＮ２のドレイン電流のアンバランスを、ＮＭＢＮ４，ＮＭＢＮ５のドレイン電流で補正できるためである。
【０３４５】
図２２に示されるように、主アンプがｎＭＯＳ差動回路入力となっていても、差動回路の主アンプでＢＧＲ電圧ＶＢＧＲを発生し、差動回路の補助アンプで主アンプのオフセット電圧をゼロに調整し、補助アンプ入力を,ＶＢＧＲを分圧して発生することができる。
【０３４６】
このように、例えば、ｎＭＯＳトランジスタのＶｔｈが小さい場合には、図２２の第８実施例のような構成が可能であり、より一層単純な回路とすることができる。
【０３４７】
図２３は、第９実施例のバンドギャップ回路を示す回路図である。前述した図１９の第５実施例の回路では、主アンプＡＭＰＢＭ１’を、ｐＭＯＳ差動回路入力の折り返しカスコード回路の１段目増幅回路とｐＭＯＳソース接地増幅回路による２段目回路とし、また、補助アンプＡＭＰＢＳ１もｐＭＯＳ差動回路としていた。
【０３４８】
第５実施例のように主アンプを２段構成とし、１段目をｐＭＯＳ差動回路入力の折り返しカスコード回路、２段目をｐＭＯＳソース接地増幅回路（ＰＭＢＣ３）とする場合、補助アンプをｐＭＯＳ差動回路ではなくｎＭＯＳ差動回路とすることも可能である。図２３の第９実施例の回路は、主アンプを図１９と同じＡＭＰＢＭ１’とし、補助アンプを図２２と同じＡＭＰＢＳ２となっている。
【０３４９】
図２３のように、補助アンプだけをｎＭＯＳ差動回路として場合は、ＮＤＰＣＧＡ，ＮＤＰＣＧＢで補助アンプの出力ドレイン電流を主アンプに加算することができる。折り返しカスコード回路は、一定電流を流す電流源ＮＭＢＣ３，ＮＭＢＣ４の電流からＰＭＢ２，ＰＭＢ３のドレイン電流の差をＰＭＢＣ１，ＰＭＢＣ２に流すように動作する。そのため、ＮＭＢＣ１，ＮＭＢＣ２のドレインで、補助アンプの出力電流ＮＭＢＮ４，ＮＭＢＮ５のドレイン電流を加算しても、オフセット調整が可能となる。
【０３５０】
図１９の第５実施例に対して、図２３の第９実施例の回路は、補助アンプのドレイン電流（ＮＭＢＮ４，ＮＭＢＮ５のドレイン電流）を折り返さないので、全体の電流を小さくすることができるという利点がある。
【０３５１】
また、図１９の第５実施例の回路では、ＮＭＢＣ１，ＮＭＢＣ２の電流は、一定電流の電流源ＮＭＢＣ３，ＮＭＢＣ４の電流からＰＭＢ２，ＰＭＢ３の電流およびＰＭＢ６，ＰＭＢ７の電流を引いた電流となる。安定な動作のためには、ＮＭＢＣ３，ＮＭＢＣ４の電流をＰＭＢ５の電流とＰＭＢ１の電流の和より十分大きく設計しておく必要がある。
【０３５２】
一方、図２３の第９実施例の回路では、折り返される電流はＰＭＢ２，ＰＭＢ３のドレイン電流だけなので、ＮＭＢＣ３，ＮＭＢＣ４の電流は、ＰＭＢ１の電流に対して十分大きく設計しておけばよい。
【０３５３】
なお、図２３の［ＮＭＢＮ６の電流＋ＮＭＢＣ３の電流＋ＮＭＢＣ４の電流］が、図１９の［ＮＭＢＣ３の電流＋ＮＭＢＣ４の電流］より小さくなる設計条件も存在し、このような場合には、図２３の第９実施例の回路構成が電流の観点から有利となる。
【０３５４】
逆に、図２３の［ＮＭＢＮ６の電流＋ＮＭＢＣ３の電流＋ＮＭＢＣ４の電流］の方が大きくなる場合、或いは、ｐＭＯＳ差動対入力として主アンプと補助アンプの構成を揃えておきたい場合などは、図１９の第５実施例の回路構成を採用すればよい。このように、バンドギャップ回路の構成は、必要に応じて様々に変化させることができる。
【０３５５】
図２４は、パワーオンリセット回路ＰＯＲ（ＰＯＲ１）の一例を示す回路図である。図２４において、参照符号ＶＤＰ５は５Ｖの電源を、ＣＰＯＲ２，ＣＰＯＲ３は容量を、ＮＭＰＯＲ１，ＮＭＰＯＲ２はｎＭＯＳトランジスタを、そして、ＧＮＤは０Ｖの電源を示している。
【０３５６】
また、参照符号ＩＶＰＯＲＩ１はインバータ回路を、ＳＣＨＭＩＴＴ２は反転出力のシュミットトリガー回路を、そして、ＰＯＲＯ１は図１２のＰＯＲＯ１に対応するパワーオンリセット回路出力を示している。
【０３５７】
まず、ＶＤＰ５が立ち上がった直後は、ＣＰＯＲ２によりＩＶＰＯＲＩ１の出力が『Ｌ』になっているので、ＰＯＲＯ１は『Ｈ』となっている。ＣＰＯＲ２がゆっくり放電され、さらに、ＣＰＯＲ３がゆっくり充電されることで、電源立ち上がりから所定の時間遅れてＰＯＲＯ１が『Ｌ』に変化する。
【０３５８】
なお、後述の図２７に示す第１１実施例のバンドギャップ回路における一般的なパワーオンリセット回路を、図１２に示す第３実施例の回路、或いは、他の回路のパワーオンリセット回路として使用することができる。
【０３５９】
図２５はパワーオンリセット回路ＰＯＲの他の例を示す回路図である。ここで、パワーオンリセット回路は、例えば、図９のマイクロコントローラにおける低電圧検出回路ＬＶＤＨ１に容量等を追加することで構成することができる。
【０３６０】
図２５の回路で、他の回路に対応する部分および対応するノードには、同じ符号を与えて示した。なお、抵抗ＲＬ１，ＲＬ２は図９の分圧抵抗ＲＬ１，ＲＬ２と同じものを示し、また、トランジスタＰＭＣ１，ＰＭＣ２，ＰＭＣ３，ＰＭＣ４およびＮＭＣ１，ＮＭＣ２，ＮＭＣ３，ＮＭＣ４，ＮＭＣ５は、図９のコンパレータＣＭＰ１とほぼ同様に動作する。この部分のトランジスタレベルでの表現は、図１６の回路と同様のものとなっている。
【０３６１】
次に、図２５の回路の動作を説明する。まず、ＶＢＧＲの電位とＶＤＰ５を分圧した電位ＶＤＩＶ２を比較し、分圧電圧ＶＤＩＶ２が高ければ、ＣＭＰＯが『Ｌ』となる。ＣＭＰＯが『Ｌ』となると、ｐＭＯＳトランジスタＰＭＰＯＲ１がＯＮとなるのでＰＯＲ出力ＰＯＲ２が『Ｈ』となる。電源電圧ＶＤＰ５が低い場合には、ＶＢＧＲの電位の方がＶＤＩＶ２の電位より高いのでＣＭＰＯの電位は『Ｈ』となる。これにより、ＰＭＰＯＲ１はＯＦＦとなりＰＯＲＯ２は『Ｌ』となる。
【０３６２】
電源投入直後は、ＶＢＧＲが立ち上がっていないが、容量ＣＰＯＲ４により非反転シュミットトリガー回路ＳＣＨＭＩＴＴ３の入力がＨになっているので、ＰＯＲＯ２は『Ｈ』となる。
【０３６３】
なお、図２５のような低電圧検出回路と一体化されたパワーオンリセット回路を、図１２の第３実施例の回路などのパワーオンリセット回路として使用することもできる。図９のマイクロコントローラにおいても、ＬＶＤＨ１出力でＢＧＲ１を制御しているのは、何らかの負荷素子を使用すれば、低電圧検出回路出力を使用してＰＯＲ信号（パワーオンリセット信号）として利用することが可能だからである。
【０３６４】
図９および図２５のように、低電圧検出回路に容量および抵抗（ＲＰＯＲ２）などを追加してＰＯＲ信号を発生し、発明のＢＧＲ回路の制御に使用することで、チップ上に低電圧検出回路がある場合には、追加素子が少なくてすみ面積を節約できる効果が得られる。
【０３６５】
図２６は、第１０実施例のバンドギャップ回路を示す回路図であり、ＰＯＲ回路の他の回路例を示している。
【０３６６】
図２６の第１０実施例の回路は、図１２の第３実施例の回路におけるパワーオンリセット回路ＰＯＲ１を、抵抗ＲＰＯＲ３，ｎＭＯＳトランジスタＮＭＰＯＲ３，容量ＣＰＯＲ５および非反転シュミットトリガー回路ＳＣＨＭＩＴＴ４で実現したものとなっている。
【０３６７】
抵抗ＲＰＯＲ３，トランジスタＮＭＰＯＲ３，容量ＣＰＯＲ５および非反転シュミットトリガー回路ＳＣＨＭＩＴＴ４でＰＯＲＯ３を発生すること以外は、他の回路例で説明した回路と同じなので、このパワーオンリセット回路の動作についてだけ説明する。
【０３６８】
電源ＶＤＰ５の投入直後は、容量ＣＰＯＲ５によりＳＣＨＭＩＴＴ４の入力は『Ｈ』となる。これにより、ＰＯＲ回路出力ＰＯＲＯ３は『Ｈ』となる。ＶＢＧＲの電位が上昇すると、ＮＭＰＯＲ３がＯＮとなり、ＰＯＲＯ３が『Ｌ』に変化する。このように、図２６に示した回路の例でもＰＯＲ信号を発生することが可能である。
【０３６９】
図２７は、第１１実施例のバンドギャップ回路を示す回路図であり、ＰＯＲ回路のさらなる他の回路例を示している。ここで、図２７の回路は、図２６のＰＯＲ回路でＮＭＰＯＲ３のゲートにＶＢＧＲが入力されていたのを、ＮＭＰＯＲ４のゲート入力をＶＤＤとした点が異なる。他の部分の構成は、図２６の回路と同様である。
【０３７０】
電源ＶＤＰ５の投入直後は、容量ＣＰＯＲ５により、ＳＣＨＭＩＴＴ４の入力は『Ｈ』となる。これにより、ＰＯＲ回路出力ＰＯＲＯ３は『Ｈ』となる。電源投入後、ＢＧＲ回路が動作しＶＢＧＲの電位が上昇すると、レギュレータ回路も動作しＶＤＤの電位も上昇する。ＮＭＰＯＲ４がＯＮとなり、ＰＯＲＯ３が『Ｌ』に変化する。
【０３７１】
このように、図２７に示した回路の例でも、ＰＯＲ信号を発生することが可能である。すなわち、図２６および図２７に示すバンドギャップ回路におけるパワーオンリセット回路も、様々なバンドギャップ回路に適用することが可能である。ここで、例えば、図２４に示したパワーオンリセット回路と比べて、回路の占有面積を低減したい場合には、図２６或いは図２７のような構成を採用するのが好ましい。
【０３７２】
図２８は、オフセット調整電圧発生回路の他の例を示す回路図である。なお、回路素子名は、図８のものに対応し、また、回路もほとんど図８と同様なので、異なる部分だけを説明する。
【０３７３】
図８のオフセット調整電圧発生回路は、補助アンプの入力信号ＳＥＬＡＯ，ＳＥＬＢＯの両方を、スイッチにより電位を選択する回路となっていた。オフセット調整のためには、補助アンプの差動ゲート入力電位の差が重要なので、例えば、ＳＥＬＢＯは固定電位とし、ＳＥＬＡＯだけを可変としてもよい。
【０３７４】
図２８のオフセット調整電圧発生回路は、ＳＥＬＢＯを固定電位とし、ＳＥＬＡＯだけを、スイッチＳＷＴＡ０〜ＳＷＴＡ７（第１スイッチ群）により電位を選択し、その制御をＣＳＥＬＡで行うようになっている。
【０３７５】
ここで、図８の回路では、ＳＥＬＡＯ，ＳＥＬＢＯの構成が対称なので、寄生容量などが同じとなり、電源投入時などの過渡時にアンバランスが生じない利点がある。一方、図２８の回路では、一方の電位を固定電位とするので、素子数を削減できる利点がある。さらに、後述する図３１のような回路で補助アンプ入力電位を発生することも可能である。
【０３７６】
図２９は、オフセット調整電圧発生回路のさらなる他の例を示す回路図である。図２９において、参照符号ＲＴＲＩＭＡ１’などＲから始まる素子は抵抗を示している。また、符号の与え方などは、図８とほとんど同じなので、図２９の回路の考え方および異なる点だけを説明する。
【０３７７】
図８および図２８のオフセット調整電圧発生回路では、抵抗ラダーの所定の点から電位を得ることで、例えば、１ｍＶ異なる電位をセレクタ出力（補助アンプの入力信号）ＳＥＬＡＯとしていた。
【０３７８】
図２９の回路は、抵抗の分圧比を変更することで、分圧電圧ＳＥＬＡＯを変更するようになっている。すなわち、スイッチＳＷＴＡ０〜ＳＷＴＡ６のどれか１つがＯＮすることで、ＳＥＬＡＯとＧＮＤ間の抵抗値が変化する。例えば、図８の回路でＳＷＴＡ７を選択していた最も低い電位の発生は、図２９の回路では、ＳＷＴＡ０をＯＮすることで実現できる。
【０３７９】
図２９の回路で、少しずつ異なるＳＥＬＡＯ電位を発生することも可能である。この場合、図８や図２８の回路と異なり、ＳＥＬＡＯ電位とＳＥＬＢＯ電位を同じ抵抗ラダーで同時に発生することができなくなるので、図２９の回路をＳＥＬＡＯ用とＳＥＬＢＯ用に２組用意する必要がある。
【０３８０】
このように、図２９のオフセット調整電圧発生回路は、素子の数は増えることになるが、スイッチＳＷＴＡ０〜ＳＷＴＡ６がＧＮＤをソース電位として動作するので、この部分の最低動作電圧を下げられる利点がある。
【０３８１】
図３０は、第１２実施例のバンドギャップ回路を示す回路図である。前述した図７や図１３の回路などでは、オフセット調整を行うための補助アンプの入力信号発生用にＲＴＲＩＭ１でＶＢＧＲを分圧し、ＳＥＬＡＯ，ＳＥＬＢＯとしていた。
【０３８２】
ところで、レギュレータ回路（ＲＥＧ２）の出力電圧ＶＤＤを複数の電圧設定とし、例えば、１．９Ｖ，１．８Ｖ，１．７Ｖ，１．２Ｖなどの電圧から選択できるようにレギュレータ回路を構成することができる。
【０３８３】
この場合、ＶＢＧＲの分圧回路は、オフセット調整のためのゲート電圧ＳＥＬＡＯ，ＳＥＬＢＯ発生のためだけでなく、レギュレータ回路の出力電圧を複数から選択するためにも利用可能である。
【０３８４】
図３０の第１２実施例のバンドギャップ回路は、このような場合の回路例を示すものである。図３０の回路が他の回路例と異なるのは、オフセット調整用入力信号発生回路がＶＴＲＩＭＧ２となっており、分圧抵抗がＲＴＲＩＭ２で示されている。さらに、レギュレータ回路ＲＥＧ２の基準電圧が、前述した図９のようにＶＢＧＲとなっているのではなく、ＶＢＧＲを分圧したＶＲＥＦとなっている。
【０３８５】
次に、第１２実施例のバンドギャップ回路が他の回路例と異なる部分を説明する。図３０において、他の回路に対応する回路素子およびノード等には、同じ素子名およびノード名を与えて示している。同じ名称を与えた部分の機能および動作は、既に説明しているので、これらの部分の説明は省略する。
【０３８６】
まず、図３０におけるレギュレータ回路ＲＥＧ２について説明する。ここで、レギュレータ回路ＲＥＧ２で発生するＶＤＤの電圧は１．８Ｖに限定されるものではない。すなわち、例えば、１．９Ｖを発生してより高速に内部回路を動作させたい場合、或いは、１．２Ｖ程度の電圧までＶＤＤを下げて待機時のサブスレッショルドリーク電流を削減したいなどの場合がある。
【０３８７】
図３０では、例えば、１．９Ｖ，１．８Ｖ，１．７Ｖおよび１．２Ｖの４つの電圧を選択して発生することができるレギュレータ回路の例を示している。例えば、ＶＲＥＦが１．２Ｖの場合には、ＲＥＧ２で分圧回路を構成する抵抗ＲＲ１’とＲＲ２’が６６ｋオームと１１４ｋオームとなっているので、ＶＤＤの電位は、（１８０ｋ／１１４ｋ）×１．２Ｖ＝１．８９Ｖとなる。
【０３８８】
また、例えば、１．８Ｖを発生する場合には、ＶＲＥＦの電位を分圧抵抗ＲＴＲＩＭ２で分圧し、抵抗ＲＲ１’とＲＲ２’で決まるＶＲＥＦとＶＤＤの関係から１．８Ｖが出力されるようなＶＲＥＦ電位を供給すればよい。
【０３８９】
具体的には、（１８０ｋ／１１４ｋ）×１．１４Ｖ＝１．８Ｖとなるので、ＲＴＲＩＭ２でＶＢＧＲを分圧し、１．１４ＶをＲＥＧ２に供給することにより、１．９Ｖを発生したのと同じＲＲ１’とＲＲ２’で、ＲＥＧ２の出力を１．８Ｖとすることができる。
【０３９０】
同様に、ＶＤＤを１．７Ｖとしたいときには、ＶＲＥＦ＝１．７Ｖ×（１１４ｋ／１８０ｋ）＝１．０７７Ｖとすればよい。
【０３９１】
また、ＶＤＤを１．２Ｖとしたいときには、ＶＲＥＦ＝１．２Ｖ×（１１４ｋ／１８０ｋ）＝０．７６Ｖとすればよい。
【０３９２】
このように、ＶＤＤの出力電圧設定を複数用意するときには、ＶＢＧＲを分圧する抵抗列は、補助アンプＡＭＰＢＳ１の入力信号発生に利用するだけでなく、ＶＤＤの電位設定にも利用することができる。これにより、それぞれを単独に用意する場合に比べて、回路面積を削減することができ、また、ＶＢＧＲの分圧回路での消費電流が増加しない効果が得られる。
【０３９３】
図３１は、オフセット調整電圧発生回路のさらなる他の例を示す回路図であり、上述した図３０のＶＴＲＩＭＧ２のより具体的な回路例を示すものである。なお、図３１の回路においても、前述した図８と同様に、ＳＥＬＡＯ，ＳＥＬＢＯの電位は、６００ｍＶ付近の電位を１ｍＶ刻みで８通り出力する回路構成となっている。また、制御信号ＣＳＥＬＡ，ＣＳＥＬＢでＳＥＬＡＯ，ＳＥＬＢＯの電位を選択することも同様である。
【０３９４】
さらに、図３１では、上述したＶＲＥＦに必要な出力電位１．２Ｖ，１．１４Ｖ，１．０７７Ｖおよび０．７６Ｖを、同じ抵抗ラダーで発生するようになっている。具体的に、図３１に示されるように、各抵抗素子の抵抗値を設定することにより、必要なＶＲＥＦ電圧（１．２Ｖ，１．１４Ｖ，１．０７７Ｖ，０．７６Ｖ）を発生することができる。
【０３９５】
すなわち、抵抗ＲＶＲ１，ＲＶＲ２，ＲＶＲ３，ＲＶＲ４のように分圧電圧を設計し、スイッチＳＷＶＲ３，ＳＷＶＲ２，ＳＷＶＲ１，ＳＷＶＲ０により必要なＶＲＥＦを発生することができる。
【０３９６】
なお、スイッチＳＷＶＲ０〜ＳＷＶＲ３の選択は、制御信号ＣＶＲＥＦにより、どれか１つのスイッチだけＯＮとすればよい。また、１．２Ｖ以下の電圧を、ＶＢＧＲを分圧する抵抗ラダーで任意に発生できるのは明らかなので、ＳＥＬＡＯの電位発生，ＳＥＬＢＯの電位発生およびＶＲＥＦの電位発生を１つのラダー抵抗で行うことができるのは明らかであろう。
【０３９７】
以上において、図３１における各抵抗素子の抵抗値は、単なる例であり、様々に変更することができるのはいうまでもない。
【０３９８】
このように、図３０および図３１のような回路を採用することにより、前述した各実施例のバンドギャップ回路の効果に加えて、レギュレータ回路の電圧設定を、分圧抵抗の面積を増加させることなく実現することが可能である。
【０３９９】
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
第１および第２入力端子を有し、第１電源線と第２電源線の間に設けられた、基準電圧を出力する第１増幅器と、
前記基準電圧が印加された基準電圧線と前記第２電源線の間に直列に接続された第１負荷素子および第１ｐｎ接合素子と、
前記基準電圧線と前記第２電源線の間に直列に接続された第２および第３負荷素子並びに第２ｐｎ接合素子と、を有し、
前記第１入力端子は、前記第１負荷素子と前記第１ｐｎ接合素子の接続ノードに接続され、前記第２入力端子は、前記第２負荷素子と前記第３負荷素子の接続ノードに接続される基準電圧回路であって、さらに、
前記第１増幅器に接続され、第３および第４入力端子を有する前記第１電源線と前記第２電源線の間に設けられた第２増幅器と、
前記第２増幅器の前記第３および第４入力端子に入力する電圧を発生し、前記第２増幅器を介して前記第１増幅器の前記第１および第２入力端子間のオフセット電圧を低減するオフセット調整電圧発生回路と、を有することを特徴とする基準電圧回路。
【０４００】
（付記２）
付記１に記載の基準電圧回路おいて、
前記第１増幅器は、２段構成の第１アンプ回路および第２アンプ回路を有し、
前記第１アンプ回路は、入力差動回路と、該入力差動回路の２つの電流出力を電圧に変換する第４負荷素子を含み、
前記第２増幅器は、１段構成の第３アンプ回路を有し、
前記第３アンプ回路の電流出力は、前記第１アンプ回路の前記入力差動回路の２つの電流出力に加算されることを特徴とする基準電圧回路。
【０４０１】
（付記３）
付記１または２に記載の基準電圧回路おいて、
前記第１ｐｎ接合素子は第１ＰＮＰトランジスタであり、前記第２ｐｎ接合素子は第２ＰＮＰトランジスタであり、前記第１負荷素子は第１抵抗であり、前記第２負荷素子は第２抵抗であり、前記第３負荷素子は第３抵抗であり、前記第４負荷素子は負荷トランジスタであり、
前記第１ＰＮＰトランジスタおよび前記第２ＰＮＰトランジスタは、異なる電流密度にバイアスされ、
前記オフセット調整電圧発生回路は、前記第１および第２入力端子間のオフセット電圧が相殺されるように、前記第３および第４入力端子に入力する電圧を発生することを特徴とする基準電圧回路。
【０４０２】
（付記４）
付記３に記載の基準電圧回路おいて、
前記オフセット調整電圧発生回路は、
前記基準電圧線と前記第２電源線の間に直列に接続された複数の抵抗を有する抵抗群と、
該抵抗群の前記各抵抗間のノードに接続された複数のスイッチを有するスイッチ群と、を有し、
前記第３入力端子に入力する電圧を前記各抵抗間のノードにおける固定のノードから取り出すと共に、前記第４入力端子に入力する電圧を前記スイッチ群により選択された前記各抵抗間のノードにおける任意のノードから取り出すことを特徴とする基準電圧回路。
【０４０３】
（付記５）
付記３に記載の基準電圧回路おいて、
前記オフセット調整電圧発生回路は、
前記基準電圧線と前記第２電源線の間に直列に接続された複数の抵抗を有する抵抗群と、
該抵抗群の前記各抵抗間のノードに接続された複数のスイッチを有する第１スイッチ群と、
前記抵抗群の前記各抵抗間のノードに接続された複数のスイッチを有する第２スイッチ群と、を有し、
前記第３入力端子に入力する電圧を前記第１スイッチ群により選択された前記各抵抗間のノードにおける任意の第１ノードから取り出すと共に、前記第４入力端子に入力する電圧を前記第２スイッチ群により選択された前記各抵抗間のノードにおける任意の第２ノードから取り出すことを特徴とする基準電圧回路。
【０４０４】
（付記６）
付記３に記載の基準電圧回路おいて、
前記オフセット調整電圧発生回路は、
前記基準電圧線と前記第２電源線の間に直列に接続された複数の抵抗を有する第１抵抗群と、
該第１抵抗群の前記各抵抗間のノードに接続された複数のスイッチを有する第１スイッチ群と、
前記基準電圧線と前記第２電源線の間に直列に接続された複数の抵抗を有する第２抵抗群と、
前記第２抵抗群の前記各抵抗間のノードに接続された複数のスイッチを有する第２スイッチ群と、を有し、
前記第３入力端子に入力する電圧を前記第１スイッチ群により選択された前記各抵抗間のノードにおける任意の第１ノードから取り出すと共に、前記第４入力端子に入力する電圧を前記第２スイッチ群により選択された前記各抵抗間のノードにおける任意の第２ノードから取り出すことを特徴とする基準電圧回路。
【０４０５】
（付記７）
付記４〜６のいずれか１項に記載の基準電圧回路おいて、
前記オフセット調整電圧発生回路は、
前記第２増幅器の前記第３および第４入力端子への入力電圧の電位差を、電源投入時に零または所定の固定値とし、且つ、
前記第３および第４入力端子に入力する電圧を調整するために、前記スイッチを制御するデータが記憶された不揮発性メモリがアクセス可能になった時点で、前記第１増幅器の前記第１および第２入力端子間のオフセット電圧が零となるように制御することを特徴とする基準電圧回路。
【０４０６】
（付記８）
付記７項に記載の基準電圧回路おいて、
電源投入時に、パワーオンリセット回路の出力を使用して前記第２増幅器の前記第３および第４入力端子への入力電圧の電位差を零または所定の固定値とすることを特徴とする基準電圧回路。
【０４０７】
（付記９）
付記１〜８のいずれか１項に記載の基準電圧回路と、
前記第1電源線の電源電圧を監視する低電圧検出回路と、
電源投入時に所定の信号を発生するパワーオンリセット回路と、
内部回路と、
外部から供給される前記第１電源線の第１電源電圧から前記内部回路を動作させる内部電圧を発生するレギュレータ回路と、を有する半導体集積回路。
【０４０８】
（付記１０）
付記９に記載の半導体集積回路において、さらに、
前記オフセット調整電圧発生回路における前記スイッチを制御し、前記第３および第４入力端子に入力する電圧を調整して、前記第１増幅器の前記第１および第２入力端子間のオフセット電圧を零とするデータを記憶する不揮発性メモリを有することを特徴とする半導体集積回路。
【０４０９】
（付記１１）
付記１０に記載の半導体集積回路において、
前記不揮発性メモリは、フラッシュメモリであり、
該フラッシュメモリには、前記レギュレータ回路で発生した前記内部電圧が印加され、
前記レギュレータ回路の基準電圧は、前記基準電圧回路の出力電圧であることを特徴とする半導体集積回路。
【０４１０】
（付記１２）
付記１１に記載の半導体集積回路において、さらに、
パワーオンリセット回路を有し、該パワーオンリセット回路は、電源投入時に、前記基準電圧回路における前記第２増幅器の前記第３および第４入力端子への入力電圧の電位差を零または所定の固定値とするためにも使用されることを特徴とする半導体集積回路。
【０４１１】
（付記１３）
付記１２項に記載の半導体集積回路おいて、
前記パワーオンリセット回路は、
電源投入時に、前記基準電圧回路における前記第１ＰＮＰトランジスタのエミッタ電位が０Ｖに留まらないように制御するスタートアップ回路の信号を利用することを特徴とする半導体集積回路。
【０４１２】
（付記１４）
付記１３項に記載の半導体集積回路おいて、
前記パワーオンリセット回路は、
前記基準電圧回路の出力電圧に基づいて前記レギュレータ回路で発生した前記内部電圧を利用することを特徴とする半導体集積回路。
【０４１３】
（付記１５）
付記９〜１４のいずれか１項に記載の半導体集積回路おいて、
前記レギュレータ回路は、前記基準電圧回路における前記オフセット調整電圧発生回路からの電圧を使用することを特徴とする半導体集積回路。
【符号の説明】
【０４１４】
ＡＭＰＢＭ１    メインアンプ（主アンプ：第１増幅器）
ＡＭＰＢＳ１    オフセット調整用補助アンプ（補助アンプ：第２増幅器）
ＢＧＲ，ＢＧＲ１    バンドギャップ回路
ＣＭＰ１，ＣＭＰ２    コンパレータ回路
ＣＯ１    安定化容量
Ｃ＊（Ｃで始まる素子名）    容量
ＥＡＭＰ１    誤差アンプ
ＦＬＡＳＨ１    フラッシュメモリ
ＬＯＧＩＣ１    論理回路
ＬＶＤＨ１，ＬＶＤＬ１    低電圧検出回路
ＭＣＵ，ＭＣＵ１    マイクロコントローラ
ＮＭ＊（ＮＭで始まる素子名）    ｎＭＯＳトランジスタ
ＰＭＯ１    ｐＭＯＳ出力トランジスタ
ＰＭ＊（ＰＭで始まる素子名）    ｐＭＯＳトランジスタ
Ｑ１    ＰＮＰトランジスタ（第１トランジスタ：第１ｐｎ接合素子）
Ｑ２    ＰＮＰトランジスタ（第２トランジスタ：第２ｐｎ接合素子）
Ｒ１    抵抗（第１抵抗：第１負荷素子）
Ｒ２    抵抗（第２抵抗：第２負荷素子）
Ｒ３    抵抗（第３抵抗：第３負荷素子）
ＲＥＧ１，ＲＥＧ２    レギュレータ回路
ＲＲ１，ＲＲ２，ＲＬ１〜ＲＬ４    抵抗
Ｒ＊（Ｒで始まる素子名）    抵抗
ＶＢＧＲ    基準電圧回路（基準電圧）
ＶＴＲＩＭＧ１    オフセット調整電圧発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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