(57)【特許請求の範囲】
【請求項１】
予め定められた周期のパルス信号を出力する発振回路と、
電圧を昇圧するｎ（ｎ≧２）個の並列に接続された昇圧回路を備え、前記パルス信号に応じて電荷量を出力する昇圧部と、
前記昇圧部の出力電圧と、予め定められた規定電圧とを比較し、比較結果に応じて前記昇圧部からの前記電荷量を制御する制御部と、を有し、
前記制御部は、
前記昇圧部の出力電圧を分圧し、１以上の分圧ノードから分圧電圧を出力する分圧回路と、
前記分圧電圧と予め設定された基準電圧とを比較し、比較結果に応じて第１〜第ｎの比較結果信号を発生するコンパレータと、を有し、
前記第１〜第ｎの比較結果信号に基づいて前記昇圧部に備えられた前記ｎ個の昇圧回路への前記パルス信号の供給を制御し、
前記分圧回路は、ｎ個の分圧ノードからｎ個の分圧電圧を出力し、
前記コンパレータは、
予め設定された基準電圧に応じて定電流を発生する定電流発生部と、
前記定電流発生部とカレントミラー接続されたｎ個の第１導電型トランジスタと、
前記ｎ個の第１導電型トランジスタの各々に共通ノードを介して直列接続され、前記ｎ個の分圧電圧各々により制御されるｎ個の第２導電型トランジスタと、を有し、
前記ｎ個の分圧電圧の各々が前記基準電圧に達すると、第１〜第ｎの比較結果信号を、前記分圧回路の分圧比の大きい前記分圧ノードに対応する前記共通ノードから発生することを特徴とするチャージポンプ回路。
【請求項２】
予め定められた周期のパルス信号を出力する発振回路と、
電圧を昇圧するｎ（ｎ≧２）個の並列に接続された昇圧回路を備え、前記パルス信号に応じて電荷量を出力する昇圧部と、
前記昇圧部の出力電圧と、予め定められた規定電圧とを比較し、比較結果に応じて前記昇圧部からの前記電荷量を制御する制御部と、を有し、
前記制御部は、
前記昇圧部の出力電圧を分圧し、１以上の分圧ノードから分圧電圧を出力する分圧回路と、
前記分圧電圧と予め設定された基準電圧とを比較し、比較結果に応じて第１〜第ｎの比較結果信号を発生するコンパレータと、を有し、
前記第１〜第ｎの比較結果信号に基づいて前記昇圧部に備えられた前記ｎ個の昇圧回路への前記パルス信号の供給を制御し、
前記分圧回路は、１個の分圧ノードから分圧電圧を出力し、
前記コンパレータは、前記分圧電圧が前記基準電圧に達すると第１の比較結果信号を発生し、
前記制御部は、Ｄ型フリップフロップを（ｎ−１）段配列したシフトレジスタを有し、
前記シフトレジスタの初段のデータ入力端子には前記第１の比較結果信号が入力され、前記シフトレジスタのクロック入力端子には前記パルス信号が入力され、シフト動作において１段目〜（ｎ−１）段目のＤ型フリップフロップのデータ出力端子から第２〜第ｎの比較結果信号を発生することを特徴とするチャージポンプ回路。
【請求項３】
予め定められた周期のパルス信号を出力する発振回路と、
電圧を昇圧するｎ（ｎ≧２）個の並列に接続された昇圧回路を備え、前記パルス信号に応じて電荷量を出力する昇圧部と、
前記昇圧部の出力電圧と、予め定められた規定電圧とを比較し、比較結果に応じて前記昇圧部からの前記電荷量を制御する制御部と、を有し、
前記制御部は、
前記昇圧部の出力電圧を分圧し、１以上の分圧ノードから分圧電圧を出力する分圧回路と、
前記分圧電圧と予め設定された基準電圧とを比較し、比較結果に応じて第１〜第ｎの比較結果信号を発生するコンパレータと、を有し、
前記第１〜第ｎの比較結果信号に基づいて前記パルス信号の発振周波数を制御し、
前記分圧回路は、ｎ個の分圧ノードからｎ個の分圧電圧を出力し、
前記コンパレータは、
予め設定された基準電圧に応じて定電流を発生する定電流発生部と、
前記定電流発生部とカレントミラー接続されたｎ個の第１導電型トランジスタと、
前記ｎ個の第１導電型トランジスタの各々に共通ノードを介して直列接続され、前記ｎ個の分圧電圧各々により制御されるｎ個の第２導電型トランジスタと、を有し、
前記ｎ個の分圧電圧の各々が前記基準電圧に達すると、第１〜第ｎの比較結果信号を、前記分圧回路の分圧比の大きい前記分圧ノードに対応する前記共通ノードから発生することを特徴とするチャージポンプ回路。
【請求項４】
予め定められた周期のパルス信号を出力する発振回路と、
電圧を昇圧するｎ（ｎ≧２）個の並列に接続された昇圧回路を備え、前記パルス信号に応じて電荷量を出力する昇圧部と、
前記昇圧部の出力電圧と、予め定められた規定電圧とを比較し、比較結果に応じて前記昇圧部からの前記電荷量を制御する制御部と、を有し、
前記制御部は、
前記昇圧部の出力電圧を分圧し、１以上の分圧ノードから分圧電圧を出力する分圧回路と、
前記分圧電圧と予め設定された基準電圧とを比較し、比較結果に応じて第１〜第ｎの比較結果信号を発生するコンパレータと、を有し、
前記第１〜第ｎの比較結果信号に基づいて前記パルス信号の発振周波数を制御し、
前記分圧回路は、１個の分圧ノードから分圧電圧を出力し、
前記コンパレータは、前記分圧電圧が前記基準電圧に達すると第１の比較結果信号を発生し、
前記制御部は、Ｄ型フリップフロップを（ｎ−１）段配列したシフトレジスタを有し、
前記シフトレジスタの初段のデータ入力端子には前記第１の比較結果信号が入力され、前記シフトレジスタのクロック入力端子には前記パルス信号が入力され、シフト動作において１段目〜（ｎ−１）段目のＤ型フリップフロップのデータ出力端子から第２〜第ｎの比較結果信号を発生することを特徴とするチャージポンプ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、昇圧した電圧を出力するチャージポンプ回路に関する。
【背景技術】
【０００２】
近年、フラッシュメモリなどに代表される不揮発性半導体メモリにおいては、不揮発性半導体メモリを構成する記憶セルに対して、供給される外部印加電圧（電源電圧）Ｖｄｄよりも高い電圧を印加する必要がある。記憶セルに情報を記憶させる（書き込み）ときや、記憶セルに記憶されている情報を消す（消去）ときに用いられる電源電圧Ｖｄｄより数倍高い電圧は、不揮発性半導体メモリに供えられた内部昇圧用チャージポンプ回路によって、電源電圧Ｖｄｄを数倍高い電圧に昇圧して供給される。さらに、近年は持ち運びが便利なモバイル用途で、バッテリー駆動の要求が強く、低電圧化の要求が強くなって来た。その為、効率が良く、かつ出力電圧の振幅が小さいチャージポンプ回路が要求される。このようなチャージポンプ回路に関連した技術が、例えば、特許文献１に記載されている。
【０００３】
図１１は、このような従来例に係るチャージポンプ回路９００の構成を示す概略ブロック図である。チャージポンプ回路９００は、制御部９１と発振回路２０と昇圧部９３とを具備している。負荷容量Ｃｌｏａｄは、チャージポンプ回路９００の負荷となる容量である。例えば、チャージポンプ回路９００が不揮発性半導体メモリの内部昇圧回路として用いられる場合、負荷容量Ｃｌｏａｄは、記憶領域の大きさに比例して増加する。
制御部９１は、外部から入力された昇圧開始信号により動作を開始すると共に、昇圧部９３が出力する出力電圧Ｖｏｕｔを検出して、パルス信号Ｔｏｓを出力するか否か示す動作信号Ｃｏｍｐｏｕｔを発振回路２０に対して出力する。発振回路２０は、外部から入力される昇圧開始信号と、制御部９１が出力する動作信号Ｃｏｍｐｏｕｔとに基づいて、パルス信号Ｔｏｓを昇圧部９３に出力する。昇圧部９３は、発振回路２０が出力するパルス信号Ｔｏｓを用いて電源電圧Ｖｄｄを昇圧して出力電圧Ｖｏｕｔを出力する。
【０００４】
制御部９１は、基準回路１１と検出回路９１２とコンパレータ回路９１３とを備えている。基準回路１１は、予め定められた基準電圧Ｖｒｅｆをコンパレータ回路９１３に出力する。検出回路９１２は、例えば、抵抗９５１と抵抗９５２が直列接続された分圧回路であり、抵抗９５１の抵抗値をＲｘ、抵抗９５２の抵抗値をＲｙとすると、比較に用いる検出電圧Ｖａを、Ｖａ＝Ｖｏｕｔ×Ｒｘ／（Ｒｘ＋Ｒｙ）に従って、コンパレータ回路９１３に対して出力する。すなわち、検出回路９１２は、出力電圧Ｖｏｕｔに応じて、コンパレータ回路９１３が比較に用いる検出電圧Ｖａを分圧ノードから出力する。また、基準電圧Ｖｒｅｆは、チャージポンプ回路９００に求められる出力電圧である昇圧規定電圧Ｖｌｏａｄ（規定電圧）に応じて定められ、出力電圧Ｖｏｕｔが昇圧規定電圧Ｖｌｏａｄと一致するときの検出電圧と同じ電圧となるように定められる。すなわち、Ｖｒｅｆ＝Ｖｌｏａｄ×Ｒｘ／（Ｒｘ＋Ｒｙ）と定められる。
コンパレータ回路９１３は、基準回路１１が出力する基準電圧Ｖｒｅｆと、検出回路９１２が検出した検出電圧Ｖａとを比較して、比較結果に応じて発振回路２０の動作を制御する動作信号Ｃｏｍｐｏｕｔを出力する。
【０００５】
発振回路２０は、コンパレータ回路９１３から入力されるＨレベルの動作信号Ｃｏｍｐｏｕｔに応じて、連続する発振したパルス信号Ｔｏｓを出力する。発振回路２０は、例えば、リング・オシレータ回路により構成される。
昇圧部９３は、複数の、例えば４個の昇圧回路９３１ａ１〜昇圧回路９３１ａ４を備えている。昇圧回路９３１ａ１〜９３１ａ４は、並列に接続されている。なお、昇圧回路９３１ａ１〜９３１ａ４は、同じ構成を有しており、以下、昇圧回路９３１ａ１〜９３１ａ４のいずれか１つ、あるいは、全てを代表して示すときには、昇圧回路９３１ａという。各昇圧回路９３１ａは、発振回路２０が出力するパルス信号Ｔｏｓがパルス信号ｃｋとして入力され、入力されたパルス信号ｃｋに応じて電源電圧Ｖｄｄを昇圧して出力する。各昇圧回路９３１ａの出力は、チャージポンプ回路９００の出力端子９４を介して負荷容量Ｃｌｏａｄに接続される。
【０００６】
次に、図１２は、従来例に係る昇圧回路９３１ａの構成を示した概略図である。昇圧回路９３１ａは、図示するようにＤｉｃｋｓｏｎ方式の構成を有する電圧を昇圧する回路である。昇圧回路９３１ａは、ｉ個の順方向に直列接続されたダイオード９３２ａ１〜ダイオード９３２ａｉと、ダイオード９３２ａ１〜９３２ａｉそれぞれの間の接続点に一端が接続されたコンデンサ９３３ａ１〜コンデンサ９３３ａｊと、入力されたパルス信号ｃｋを反転するインバータ９３４とを含んで構成される。
直列接続されたダイオード９３２ａ１〜９３２ａｉの初段のダイオード９３２ａ１には、電源電圧Ｖｄｄが供給される。また、直列接続されたダイオード９３２ａ１〜９３２ａｉの最終段（ダイオード９３２ａｉ）からは、昇圧された電圧が出力される。コンデンサ９３３ａ１〜９３３ａｊの他端それぞれには、インバータ９３４が出力するパルス信号ｃｋを反転した信号と、パルス信号ｃｋとが交互に入力される。
このように構成された昇圧回路９３１ａでは、入力されるパルス信号ｃｋの電圧が変化するたびに、ダイオード９３２ａ１〜９３２ａｉのうちの１つを介して隣接するコンデンサ９３３ａ１〜９３３ａｊの間で蓄積された電荷が移動し、移動するたびに出力電圧が昇圧される。
【０００７】
次に、チャージポンプ回路９００の動作を説明する。図１３は、チャージポンプ回路９００の動作を示した波形図である。図示するように、時刻ｔ０において、検出回路９１２は、出力電圧Ｖｏｕｔが０Ｖであるのに応じた検出電圧Ｖａを出力する。コンパレータ回路９１３は、昇圧開始信号がＬ（Ｌｏｗ）レベルからＨ（Ｈｉｇｈ）レベルに変化すると、検出回路９１２が出力した検出電圧Ｖａと、基準回路１１から出力される基準電圧Ｖｒｅｆとを比較することにより、検出電圧Ｖａが基準電圧Ｖｒｅｆより低いことを検出して、パルス信号Ｔｏｓの出力を示すＨレベルの動作信号Ｃｏｍｐｏｕｔを発振回路２０に出力する。発振回路２０は、コンパレータ回路９１３から出力されたＨレベルの動作信号Ｃｏｍｐｏｕｔと昇圧開始信号とに応じて、一定周期のパルス信号Ｔｏｓを出力する。昇圧回路９３１ａでは、発振回路２０から出力されたパルス信号Ｔｏｓにより昇圧が行われて、チャージポンプ回路９００の出力電圧Ｖｏｕｔが上昇する。また、出力電圧Ｖｏｕｔの上昇に伴い、検出電圧Ｖａも上昇する。
【０００８】
時刻ｔ１において、出力電圧Ｖｏｕｔが昇圧規定電圧Ｖｌｏａｄより高くなると、検出回路９１２から出力される検出電圧Ｖａが基準電圧Ｖｒｅｆより高くなる。コンパレータ回路９１３は、検出電圧Ｖａが基準電圧Ｖｒｅｆより高いことを検出して、時刻ｔ１に遅れて時刻ｔ２において、Ｌレベルの動作信号Ｃｏｍｐｏｕｔを発振回路２０に出力する。発振回路２０は、Ｌレベルの動作信号Ｃｏｍｐｏｕｔが入力されると、Ｌレベルのパルス信号Ｔｏｓを昇圧回路９３１ａに出力する。昇圧回路９３１ａは、入力されるパルス信号ＴｏｓのＬレベルの状態が維持されると、昇圧動作を停止する。
【０００９】
すなわち、出力電圧Ｖｏｕｔは、検出電圧Ｖａが基準電圧Ｖｒｅｆより高くなる時刻ｔ１以降も図中Ｔｒｉｐの期間上昇を続け、時刻ｔ２になって昇圧規定電圧ＶｌｏａｄよりＶｒｉｐだけ高い電圧で上昇をストップする。この理由は、次の通りである。検出回路９１２の分圧ノードの検出電圧Ｖａが基準電圧Ｖｒｅｆと同じ電圧になってもすぐ発振回路２０は停止せず、その間に検出電圧ＶａはΔＶ１上昇する。発振回路２０は、コンパレータ回路９１３の応答時間経過後発振を停止するが、検出電圧Ｖａは、その間も更にΔＶ２だけ上昇する。すなわち、検出電圧ＶａがＴｒｉｐの間に（ΔＶ１＋ΔＶ２）上昇してしまったことにより、出力電圧Ｖｏｕｔは、Ｖｒｉｐ＝（ΔＶ１＋ΔＶ２）×（Ｒｘ＋Ｒｙ）／Ｒｘ分、昇圧規定電圧Ｖｌｏａｄより高くなる。以下の説明において、このＶｒｉｐを出力振幅電圧という。なお、時刻ｔ２以降においては、昇圧は停止されるので、負荷容量Ｃｌｏａｄに蓄積された電荷がリークして、出力電圧Ｖｏｕｔが徐々に低下する。
【００１０】
また、時刻ｔ０から時刻ｔ１までのチャージポンプ回路９００の状態を昇圧動作状態という。チャージポンプ回路９００は、昇圧動作状態の期間、すなわち、出力電圧Ｖｏｕｔが昇圧規定電圧Ｖｌｏａｄに到達するまでに要する時間は、昇圧時間として定められ、一般的に短いことが要求される。一方、上述の出力振幅電圧Ｖｒｉｐの値は、チャージポンプ回路９００が供給する電圧により動作する記憶セルなどの回路特性により規定され、一般的に、小さいことが要求される。
【００１１】
出力振幅電圧Ｖｒｉｐの値を低減するチャージポンプ回路としては、昇圧回路セット数を切り替えるチャージポンプ回路（以下、セット数切替回路という）、昇圧回路に供給されるパルス信号ｃｋの周期を切り替えるチャージポンプ回路（以下、周期切替回路という）が、知られている。
図１４は、従来例に係るセット数切替回路７００の構成を示す概略ブロック図である。この図において、図１１の各部と対応する部分には同一の符号を付し、当該部分の説明を省略する。図示するように、セット数切替回路７００は、制御部７１と発振回路２０と昇圧部９３とを具備している。また、制御部７１は、基準回路１１、検出回路７１２、コンパレータ回路７１３、ＡＮＤ回路７３１〜７３４を備えている。検出回路７１２は、抵抗７５１〜７５５により構成され、各分圧ノードから検出電圧Ｖａ１〜Ｖａ４をコンパレータ回路７１３ａ〜７１３ｄに対して出力する。
コンパレータ回路７１３ａ〜７１３ｄは、各々に入力される検出電圧Ｖａ１〜Ｖａ４と、基準回路１１から出力される基準電圧Ｖｒｅｆを比較し、検出電圧が基準電圧より高いことを検出し、Ｌレベルの動作信号Ｃｏｍｐｏｕｔ１〜４を、ＡＮＤ回路７３１〜７３４に対して出力する。ＡＮＤ回路７３１〜７３４は、発振回路２０から入力されるパルス信号Ｔｏｓと、動作信号Ｃｏｍｐｏｕｔ１〜４が入力され、入力される動作信号の論理レベルがＬになると、昇圧信号Ｃｏｎｔ１〜４をＬレベルにし、昇圧回路９３１ａ１〜９３１ａ４の昇圧動作を停止させる。
【００１２】
ここで、昇圧信号Ｃｏｎｔ１〜４は、出力電圧Ｖｏｕｔの電圧レベルに応じて、Ｃｏｎｔ４、Ｃｏｎｔ３、Ｃｏｎｔ２、Ｃｏｎｔ１の電圧レベルがＨレベルとＬレベルの間で遷移するように設定されている。かかる設定は、昇圧規定電圧Ｖｌｏａｄ（規定電圧）に対して低い、昇圧規定電圧Ｖｌｏａｄ２、Ｖｌｏａｄ３、Ｖｌｏａｄ４を設けることにより、可能となる。なお、Ｖｌｏａｄ４＜Ｖｌｏａｄ３＜Ｖｌｏａｄ２＜Ｖｌｏａｄである。すなわち、出力電圧ＶｏｕｔがＶｌｏａｄ４より高くなると、昇圧回路９３１ａ４の昇圧動作が停止し、Ｖｌｏａｄ３より高くなると昇圧回路９３１ａ３の昇圧動作も停止し、Ｖｌｏａｄ２より高くなると昇圧回路９３１ａ２の昇圧動作も停止し、Ｖｌｏａｄより高くなると昇圧回路９３１ａ１の昇圧動作も停止し、昇圧部９３からの電荷供給は停止する。
【００１３】
ところで、セット数切り替え回路における出力振幅電圧Ｖｒｉｐは、次式により決定させる。
Ｖｒｉｐ＝ｎ×ΔＱ／Ｃｌｏａｄ…（１）
ここで、ΔＱは、セット数切り替え回路の電流駆動能力Ｉ、出力電圧Ｖｏｕｔが昇圧規定電圧Ｖｌｏａｄ４を超える時刻から、昇圧規定電圧Ｖｌｏａｄ＋Ｖｒｉｐになるまでの時間ｔを用いて、ΔＱ＝Ｉ×ｔで表わされる電荷量である。また、Ｃｌｏａｄは、セット数切り替え回路の負荷容量（図１４におけるＣｌｏａｄの容量値）を、ｎは昇圧回路のセット数（図１４においてはｎ＝４）を示している。この式（１）を用いて、セット数切替有り／無しの場合の出力振幅電圧Ｖｒｉｐを算出すると次のようになる。
セット数切替無しの場合、Ｉ＝１ｍＡ，ｎ＝４，ｔ＝１００ｎｓ，Ｃｌｏａｄ＝１０００ｐＦとすると、これらの値を式（１）に代入して、Ｖｒｉｐ＝０．４Ｖとなる。
一方、セット数切替有りの場合、切替無しと同じく、Ｉ＝１ｍＡ，ｎ＝４，ｔ＝１００ｎｓ，Ｃｌｏａｄ＝１０００ｐＦとし、ｔ＝１００ｎｓのうち２５ｎｓ間隔でセット数が４，３，２，１と減るとすると、２５ｎｓの期間の上昇量ΔＶｍはΔＶｍ＝（４−ｍ）×Ｃ×ΔＱ／ｎ（ｍ＝０〜３）で表わされる。従って、出力振幅電圧Ｖｒｉｐは、Ｖｒｉｐ＝ΔＶ１＋ΔＶ２＋ΔＶ３＋ΔＶ４となり、ΔＶｍをそれぞれ式（１）で算出し、合計するとＶｒｉｐ＝０．２５Ｖとなる。すなわち、セット数切替無しの場合と比べて、出力振幅電圧Ｖｒｉｐは３７．５％減少する。
【００１４】
図１５は、従来例に係る周期切替回路８００の構成を示す概略ブロック図である。この図において、図１４の各部と対応する部分には同一の符号を付し、当該部分の説明を省略する。図示するように、セット数切替回路８００は、制御部８１と発振回路２０ａと昇圧部９３とを具備している。また、制御部８１は、基準回路１１、検出回路７１２、コンパレータ回路７１３、バッファ回路８２２〜８２４及びＡＮＤ回路８３１を備えている。
バッファ回路８２２〜８２４は、動作信号Ｃｏｍｐｏｕｔ２〜４が入力され、入力される動作信号の論理レベルがＬになると、スイッチ信号ＳＷＣ２〜４をＬレベルにし、発振回路２０ａにおけるスイッチをオフしてパルス信号Ｔｏｓの周波数を低くさせる。また、ＡＮＤ回路８３１は、動作信号Ｃｏｍｐｏｕｔ１及びパルス信号Ｔｏｓが入力され、入力される動作信号Ｃｏｍｐｏｕｔ１の論理レベルがＬになると、昇圧回路９３１ａ１〜９３１ａ４の昇圧動作を停止させる。
【００１５】
ここで、スイッチ信号ＳＷＣ２〜４は、出力電圧Ｖｏｕｔの電圧レベルに応じて、ＳＷＣ４、ＳＷＣ３、ＳＷＣ２の電圧レベルがＨレベルとＬレベルの間で遷移するように設定されている。かかる設定は、昇圧規定電圧Ｖｌｏａｄ（規定電圧）に対して低い、昇圧規定電圧Ｖｌｏａｄ２、Ｖｌｏａｄ３、Ｖｌｏａｄ４（Ｖｌｏａｄ４＜Ｖｌｏａｄ３＜Ｖｌｏａｄ２＜Ｖｌｏａｄ）を設けることにより可能となる。すなわち、出力電圧ＶｏｕｔがＶｌｏａｄ４より高くなると、発振回路２０ａの周波数が低くなり、その後、Ｖｌｏａｄ３、Ｖｌｏａｄ２を越えると周波数が低くなる。そして、Ｖｌｏａｄより高くなると、昇圧部９３からの電荷供給は停止する。なお、発振回路２０ａの構成については、後述する実施形態において詳述する。
【００１６】
ところで、周期切替回路における単位時間あたりの供給電荷量Ｑｂは、次式により決定させる。
Ｑｂ＝ｎ×Ｃｂ／Ｔ…（２）
ここで、Ｃｂは、周期切替回路における昇圧回路９３１ａがブートストラップに用いる容量値であり、Ｔは昇圧回路９３１ａに入力されるパルス信号ｃｋの周期である。この式（２）を用いて、周期切替切替有り／無しの場合の時間Ｔ’におけるＱｂを算出すると次のようになる。
周期切替無しの場合、ｎ＝４，Ｔ＝５０ｎｓ，Ｃｂ＝１０ｐＦとすると、これらの値を式（２）に代入して、時間Ｔ’における供給電荷量Ｑは、Ｑ＝Ｑｂ×ｔ＝８×１０−４×Ｔ’となる。
一方、周期切替有りの場合、切替無しと同じく、ｎ＝４，Ｔ＝５０ｎｓ，Ｃｂ＝１０ｐＦとし、時間Ｔ’のうち時間（Ｔ’／４）経つ毎に７５ｎｓ、１００ｎｓ、２００ｎｓと周期が伸びていくとする。各（Ｔ’／４）時間におけるＱｂ１〜Ｑｂ４をそれぞれ式（２）で算出し、合計すると、時間Ｔ’における供給電荷量Ｑは、Ｑ＝Ｑｂ１＋Ｑｂ２＋Ｑｂ３＋Ｑｂ４＝１．９３３×１０−４×Ｔ’となる。すなわち、周期切替無しの場合と比べて、供給電荷量Ｑは３９．６％減少する。また、上述のセット数切替回路の比較に用いた式（１）を考慮すると、昇圧回路の供給電荷量と出力振幅電圧Ｖｒｉｐは比例するから、上述のような周期切替を行なうことで、出力振幅電圧Ｖｒｉｐも３９．６％改善することとなる。
このようにように、チャージポンプ回路をセット数切替回路、周期切替回路とすることで、出力電圧振幅Ｖｒｉｐを抑えることができる。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００１−２５０３８１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
しかし、チャージポンプ回路を、上述のセット数切替回路、周期切替回路とすることは次のような問題がある。
（１）複数の検出電圧と、基準電圧を比較し、検出電圧が基準電圧より高いことを検出する必要があるため、コンパレータが検出電圧の数と同数必要になる。そのため、チャージポンプ回路のレイアウト面積が増加し、チャージポンプ回路を搭載する半導体チップの面積増大を招く問題がある。
（２）また、図１４及び図１５において示したように、検出回路（分圧回路）において分圧電圧を複数設定するため、抵抗を複数設ける必要があるので、レイアウト面積が増加し、チャージポンプ回路を搭載する半導体チップの面積増大を招く問題がある。レイアウト面積が増大する具体例を次に述べる。図１４及び図１５の直列された抵抗７５１〜７５５の経路を流れる電流値、すなわち出力電圧Ｖｏｕｔと接地電圧の間に流れる電流値は、消費電流を低減するため、例えば１０μＡ程度にする必要がある。例えば、出力電圧Ｖｏｕｔの電圧値を１０Ｖとすると、上記経路の直列抵抗の合計値は１メガΩ必要となる。一方、昇圧動作状態において、昇圧時間を規定時間内に収めるには昇圧規定電圧Ｖｌｏａｄ４、Ｖｌｏａｄ３、Ｖｌｏａｄ２、Ｖｌｏａｄの各電圧差を１０ｍＶに設定する必要がある。すなわち、抵抗７５２、７５３、７５４の抵抗値を、１キロΩ（１０ｍＶ／１０μＡ）に設定する必要がある。電圧差１０ｍＶを精度良く実現するためには、抵抗７５１〜抵抗７５５の相対ばらつきを抑える必要があるが、そのためには抵抗７５１及び７５５もレイアウト上抵抗７５２〜７５４と同等のレイアウト構成をとって製造ばらつき等の影響を抑える必要がある。具体的には、１キロΩの抵抗値を単位抵抗として、例えば１０００個横並びにレイアウトし、各単位抵抗間を接続し、接続点を分圧ノードとする必要がある。これは接続点を各単位抵抗から取り出す必要があることから、単位抵抗を用いず抵抗をレイアウトするのに比べてレイアウト面積が大きくなるという問題がある。
【００１９】
本発明は、上記問題を解決すべくなされたもので、その目的は、昇圧動作状態において出力電圧振幅Ｖｒｉｐを抑え、かつ、レイアウト面積の小さいチャージポンプ回路を提供することにある。
【課題を解決するための手段】
【００２０】
上記問題を解決するために、本発明は、予め定められた周期のパルス信号を出力する発振回路と、
電圧を昇圧するｎ（ｎ≧１）個の並列に接続された昇圧回路を備え、前記パルス信号に応じて電荷量を出力する昇圧部と、
前記昇圧部の出力電圧と、予め定められた規定電圧とを比較し、比較結果に応じて前記昇圧部からの前記電荷量を制御する制御部と、を有することを特徴とするチャージポンプ回路である。
【００２１】
また、本発明は、上記に記載の発明において、前記制御部は、前記昇圧部の出力電圧を分圧し、１以上の分圧ノードから分圧電圧を出力する分圧回路と、前記分圧電圧と予め設定された基準電圧とを比較し、比較結果に応じて第１〜第ｎの比較結果信号を発生するコンパレータと、を有し、前記第１〜第ｎの比較結果信号に基づいて前記昇圧部に備えられた前記ｎ個の昇圧回路への前記パルス信号の供給を制御することを特徴とする。
【００２２】
また、本発明は、上記に記載の発明において、前記制御部は、前記昇圧部の出力電圧を分圧し、１以上の分圧ノードから分圧電圧を出力する分圧回路と、前記分圧電圧と予め設定された基準電圧とを比較し、比較結果に応じて第１〜第ｎの比較結果信号を発生するコンパレータと、を有し、前記第１〜第ｎの比較結果信号に基づいて前記パルス信号の発振周波数を制御することを特徴とする。
【００２３】
また、本発明は、上記に記載の発明において、前記分圧回路は、ｎ個の分圧ノードからｎ個の分圧電圧を出力し、前記コンパレータは、予め設定された基準電圧に応じて定電流を発生する定電流発生部と、前記定電流発生部とカレントミラー接続されたｎ個の第１導電型トランジスタと、前記ｎ個の第１導電型トランジスタの各々に共通ノードを介して直列接続され、前記ｎ個の分圧電圧各々により制御されるｎ個の第２導電型トランジスタと、を有し、前記ｎ個の分圧電圧の各々が前記基準電圧に達すると、第１〜第ｎの比較結果信号を、前記分圧回路の分圧比の大きい前記分圧ノードに対応する前記共通ノードから発生することを特徴とする。
【００２４】
また、本発明は、上記に記載の発明において、前記分圧回路は、１個の分圧ノードから分圧電圧を出力し、前記コンパレータは、前記分圧電圧が前記基準電圧に達すると第１の比較結果信号を発生し、前記制御部は、Ｄ型フリップフロップを（ｎ−１）段配列したシフトレジスタを有し、前記シフトレジスタの初段のデータ入力端子には前記第１の比較結果信号が入力され、前記シフトレジスタのクロック入力端子には前記パルス信号が入力され、シフト動作において１段目〜（ｎ−１）段目のＤ型フリップフロップのデータ出力端子から第２〜第ｎの比較結果信号を発生することを特徴とする。
【発明の効果】
【００２５】
この発明によれば、昇圧動作状態において、昇圧部が供給する電荷量をチャージポンプ回路に要求される昇圧時間を満たすように出力電圧振幅Ｖｒｉｐを抑えることができ、レイアウト面積の小さいチャージポンプ回路を提供することができる。
【図面の簡単な説明】
【００２６】
【図１】第１実施形態に係るチャージポンプ回路の構成を示すブロック図である。
【図２】第１実施形態に係る昇圧回路の構成を示した概略図である。
【図３】第１実施形態に係るチャージポンプ回路の動作を示した波形図である。
【図４】第２実施形態に係るチャージポンプ回路の構成を示すブロック図である。
【図５】第２実施形態に係る発振回路の構成を示した概略図である。
【図６】第２実施形態に係る発振回路の動作を説明するための図である。
【図７】第２実施形態に係るチャージポンプ回路の動作を示した波形図である。
【図８】第３実施形態に係るチャージポンプ回路の構成を示すブロック図である。
【図９】第３実施形態に係るチャージポンプ回路の動作を示した波形図である。
【図１０】第３実施形態に係るチャージポンプ回路の構成を示すブロック図である。
【図１１】従来例に係るチャージポンプ回路の構成を示すブロック図である。
【図１２】従来例に係る昇圧回路の構成を示した概略図である。
【図１３】従来例に係るチャージポンプ回路の動作を示した波形図である。
【図１４】従来例に係るチャージポンプ回路の構成を示すブロック図である。
【図１５】従来例に係るチャージポンプ回路の構成を示すブロック図である。
【発明を実施するための形態】
【００２７】
（第１実施形態）
以下、本発明の実施形態によるチャージポンプ回路につき、図面を参照して説明する。
図１は、第１実施形態に係るチャージポンプ回路１００の構成を示す概略ブロック図である。この図において、図１４の各部と対応する部分には同一の符号を付し、当該部分の説明を省略する。図示するように、チャージポンプ回路１００は、制御部１０と発振回路２０と昇圧部３０とを具備している。負荷容量Ｃｌｏａｄは、チャージポンプ回路１００の負荷となる容量である。
制御部１０は、昇圧部３０が出力する出力電圧Ｖｏｕｔを検出して、出力電圧Ｖｏｕｔの電圧レベルに対応して、周期的なパルス信号である昇圧信号Ｃｏｎｔ１〜４各々を昇圧回路３１ａ１〜３１ａ４に対して出力して昇圧動作を行わせ、昇圧部３１ａに電荷供給を行わせる。また、制御部１０は、昇圧信号Ｃｏｎｔ１〜４各々の電圧レベルをＬレベルに維持することで、昇圧回路３１ａ１〜３１ａ４の昇圧動作を停止させ、昇圧部３１ａから供給される電荷量を減少させ、或いは供給を停止させる。すなわち、制御部１０は、出力電圧Ｖｏｕｔの電圧レベルに対応して、昇圧部からの電荷量を制御する。
発振回路２０は、外部から入力される昇圧開始信号に基づいて、パルス信号Ｔｏｓを制御部１０に対して出力する。昇圧部３０は、制御部１０が出力する昇圧信号Ｃｏｎｔ１〜４を用いて昇圧した電圧を出力する。
【００２８】
制御部１０は、基準回路１１、検出回路１２、コンパレータ回路１３、バッファ回路１２１〜１２４及びＡＮＤ回路１３１〜１３４を備えている。検出回路１２は、抵抗１５１〜抵抗１５５が直列接続された分圧回路である。抵抗１５１の抵抗値をＲ１、抵抗１５２の抵抗値をＲ２、抵抗１５３の抵抗値をＲ３、抵抗１５４の抵抗値をＲ４、抵抗１５５の抵抗値をＲ５とすると、比較に用いる検出電圧Ｖａ１〜Ｖａ４は、出力電圧Ｖｏｕｔ及びＲＡＬＬ＝Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５を用いて次式で表わされる。Ｖａ１＝Ｖｏｕｔ×Ｒ１／ＲＡＬＬ、Ｖａ２＝Ｖｏｕｔ×（Ｒ１＋Ｒ２）／ＲＡＬＬ、Ｖａ３＝Ｖｏｕｔ×（Ｒ１＋Ｒ２＋Ｒ３）／ＲＡＬＬ、Ｖａ４＝Ｖｏｕｔ×（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）／ＲＡＬＬである。検出回路１２は、これらの分圧電圧をコンパレータ回路１３に対して出力する。すなわち、検出回路１２は、出力電圧Ｖｏｕｔに応じて、コンパレータ回路１３が比較に用いる検出電圧Ｖａ１〜４を分圧ノードから出力する。また、基準電圧Ｖｒｅｆは、チャージポンプ回路１００に求められる出力電圧である昇圧規定電圧Ｖｌｏａｄ（規定電圧）に応じて定められ、出力電圧Ｖｏｕｔが昇圧規定電圧Ｖｌｏａｄと一致するときの検出電圧と同じ電圧となるように定められる。すなわち、Ｖｒｅｆ＝Ｖｌｏａｄ×Ｒ１／ＲＡＬＬと定められる。
【００２９】
コンパレータ回路１３は、Ｐチャネル型トランジスタ１０１ｐとＮチャネル型トランジスタ１０１ｎから構成される定電流回路と、定電流回路にカレントミラー接続されたＰチャネル型トランジスタ１１１ｐ、Ｐチャネル型トランジスタ１１２ｐ、Ｐチャネル型トランジスタ１１３ｐ、Ｐチャネル型トランジスタ１１４ｐ、検出電圧Ｖａ１がゲート端子へ入力されるＮチャネル型トランジスタ１１１ｎ、検出電圧Ｖａ２がゲート端子へ入力されるＮチャネル型トランジスタ１１２ｎ、検出電圧Ｖａ３がゲート端子へ入力されるＮチャネル型トランジスタ１１３ｎ及び検出電圧Ｖａ４がゲート端子へ入力されるＮチャネル型トランジスタ１１４ｎから構成される。Ｐチャネル型トランジスタ１０１ｐはゲート端子及びドレイン端子が共通接続され、これらの接続点Ｊ１とＮチャネル型トランジスタ１０１ｎのドレイン端子が接続される。Ｎチャネル型トランジスタ１０１ｎはゲート端子に基準電圧Ｖｒｅｆが入力されるので、ゲート・ソース間電圧（ＶＧＳ）は電源電圧によらず一定である。従って、Ｐチャネル型トランジスタ１０１ｐ及びＮチャネル型トランジスタ１０１ｎは、定電流回路を構成する。また、Ｐチャネル型トランジスタ１１１ｐとＮチャネル型トランジスタ１１１ｎは、各ドレイン端子が共通接続され、共通接続点から動作信号Ｃｏｍｐｏｕｔ１を出力する。同様に、Ｎチャネル型トランジスタ１１２ｎとＰチャネル型トランジスタ１１２ｐ、Ｎチャネル型トランジスタ１１３ｎとＰチャネル型トランジスタ１１３ｐ、Ｎチャネル型トランジスタ１１４ｎとＰチャネル型トランジスタ１１４ｐは、それぞれドレイン端子が共通接続され、共通接続点から動作信号Ｃｏｍｐｏｕｔ２〜４を出力する。また、Ｐチャネル型トランジスタ１１１ｐ、１１２ｐ、１１３ｐ及び１１４ｐは、定電流回路とカレントミラー接続されているので、それぞれのＰチャネル型トランジスタにおいて流れる電流は定電流回路を流れる電流と同じ値である。
【００３０】
以上の構成により、コンパレータ回路１３は、基準回路１１が出力する基準電圧Ｖｒｅｆと、検出回路１２が検出した検出電圧Ｖａ１〜Ｖａ４とを比較して、動作信号Ｃｏｍｐｏｕｔ１〜４を出力する。ここで、検出電圧Ｖａ１〜Ｖａ４と、昇圧規定電圧Ｖｌｏａｄの関係は次のようになる。昇圧規定電圧は、昇圧規定電圧Ｖｌｏａｄ（規定電圧）と、この電圧値より低い、昇圧規定電圧Ｖｌｏａｄ２、Ｖｌｏａｄ３、Ｖｌｏａｄ４（Ｖｌｏａｄ４＜Ｖｌｏａｄ３＜Ｖｌｏａｄ２＜Ｖｌｏａｄ）が設けられている。出力電圧Ｖｏｕｔが昇圧規定電圧Ｖｌｏａｄ４になると、検出回路１２の検出電圧Ｖａ４は、Ｖａ４＝Ｖｌｏａｄ４×（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）／ＲＡＬＬとなる。コンパレータ回路１３は、検出電圧Ｖａ４と基準電圧Ｖｒｅｆを比較し、検出電圧Ｖａ４が基準電圧Ｖｒｅｆより高いことを検出して、動作信号Ｃｏｍｐｏｕｔ４をＨレベルからＬレベルへと変化させる。すなわち、出力電圧Ｖｏｕｔが、Ｖｌｏａｄ４＝Ｖｒｅｆ×ＲＡＬＬ／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）より高くなると、動作信号Ｃｏｍｐｏｕｔ４をＬレベルへと変化させる。同様に、出力電圧Ｖｏｕｔが昇圧規定電圧Ｖｌｏａｄ３になると、検出回路１２の検出電圧Ｖａ３は、Ｖａ３＝Ｖｌｏａｄ３×（Ｒ１＋Ｒ２＋Ｒ３）／ＲＡＬＬとなる。コンパレータ回路１３は、検出電圧Ｖａ３と基準電圧Ｖｒｅｆを比較し、検出電圧Ｖａ３が基準電圧Ｖｒｅｆより高いことを検出して、動作信号Ｃｏｍｐｏｕｔ３をＨレベルからＬレベルへと変化させる。すなわち、出力電圧Ｖｏｕｔが、Ｖｌｏａｄ３＝Ｖｒｅｆ×ＲＡＬＬ／（Ｒ１＋Ｒ２＋Ｒ３）より高くなると、動作信号Ｃｏｍｐｏｕｔ３をＬレベルへと変化させる。
【００３１】
また、出力電圧Ｖｏｕｔが昇圧規定電圧Ｖｌｏａｄ２になると、検出回路１２の検出電圧Ｖａ２は、Ｖａ２＝Ｖｌｏａｄ２×（Ｒ１＋Ｒ２）／ＲＡＬＬとなる。コンパレータ回路１３は、検出電圧Ｖａ２と基準電圧Ｖｒｅｆを比較し、検出電圧Ｖａ２が基準電圧Ｖｒｅｆより高いことを検出して、動作信号Ｃｏｍｐｏｕｔ２をＨレベルからＬレベルへと変化させる。すなわち、出力電圧Ｖｏｕｔが、Ｖｌｏａｄ２＝Ｖｒｅｆ×ＲＡＬＬ／（Ｒ１＋Ｒ２）より高くなると、動作信号Ｃｏｍｐｏｕｔ２をＬレベルへと変化させる。同様に、出力電圧Ｖｏｕｔが昇圧規定電圧Ｖｌｏａｄになると、検出回路１２の検出電圧Ｖａ１は、Ｖａ１＝Ｖｌｏａｄ×Ｒ１／ＲＡＬＬとなる。コンパレータ回路１３は、検出電圧Ｖａ１と基準電圧Ｖｒｅｆを比較し、検出電圧Ｖａ１が基準電圧Ｖｒｅｆより高いことを検出して、動作信号Ｃｏｍｐｏｕｔ１をＨレベルからＬレベルへと変化させる。すなわち、出力電圧Ｖｏｕｔが、Ｖｌｏａｄ＝Ｖｒｅｆ×ＲＡＬＬ／Ｒ１より高くなると、動作信号Ｃｏｍｐｏｕｔ１をＬレベルへと変化させる。
以上をまとめると、コンパレータ回路１３は、昇圧動作状態においては、出力電圧Ｖｏｕｔが昇圧し、昇圧規定電圧Ｖｌｏａｄ４、Ｖｌｏａｄ３、Ｖｌｏａｄ２、Ｖｌｏａｄをそれぞれ超えると、動作信号Ｃｏｍｐｏｕｔ４、Ｃｏｍｐｏｕｔ３、Ｃｏｍｐｏｕｔ２、Ｃｏｍｐｏｕｔ１をＬレベルへと変化させる。
【００３２】
制御部１０は、動作信号Ｃｏｍｐｏｕｔ４〜１がＬレベルになると、バッファ回路１２４及びＡＮＤ回路１３４により昇圧信号Ｃｏｎｔ４を、バッファ回路１２３及びＡＮＤ回路１３３により昇圧信号Ｃｏｎｔ３を、バッファ回路１２２及びＡＮＤ回路１３２により昇圧信号Ｃｏｎｔ２を、バッファ回路１２１及びＡＮＤ回路１３１により昇圧信号Ｃｏｎｔ１を、Ｌレベルへと変化させる。昇圧信号が入力される昇圧部３０は、複数の昇圧回路３１ａ１〜昇圧回路３１ａ４を備えている。昇圧回路３１ａ１〜３１ａ４は、並列に接続され、それぞれに制御部１０から出力される昇圧信号Ｃｏｎｔ１〜４（パルス信号ｃｋ）が入力される。昇圧回路３１ａ４、３１ａ３、３１ａ２は、それぞれ昇圧信号Ｃｏｎｔ４，Ｃｏｎｔ３，Ｃｏｎｔ２のＬレベルが維持されると、昇圧動作を停止し、昇圧部９３は電荷供給を減少する。そして、昇圧信号Ｃｏｎｔ１のＬレベルが維持されると、昇圧回路３１ａ１は昇圧動作を停止し、昇圧部９３は電荷供給を停止する。
なお、昇圧回路３１ａ１〜３１ａ４は、同じ構成を有しており、以下、昇圧回路３１ａ１〜３１ａ４のいずれか１個、あるいは、全てを代表して示すときには、昇圧回路３１ａという。また、本実施形態において、昇圧回路３１ａは４個並列に接続されているが、この個数に限られるものではない。
【００３３】
次に、図２は、第１実施形態に係る昇圧回路３１ａの構成を示した概略図である。昇圧回路３１ａは、図示するように、Ｄｉｃｋｓｏｎ方式の電圧を昇圧する回路である。昇圧回路３１ａは、電源電圧Ｖｄｄが供給される電源端子と出力端子Ｐｏｕｔとの間に順方向に直列接続されたｉ個のＮチャネル型トランジスタ３１１ａ１〜Ｎチャネル型トランジスタ３１１ａｉ、Ｎチャネル型トランジスタ３１１ａ１〜３１１ａｉそれぞれの間の接続点に一端が接続されたコンデンサ３１２ａ１〜コンデンサ３１２ａｊから構成される。順方向に直列接続されたＮチャネル型トランジスタ３１１ａ１〜３１１ａｉは、ソース及びドレインのいずれか一方とゲートとが接続されて、ダイオード素子として用いられている。
順方向に直列接続されたＮチャネル型トランジスタ３１１ａ１〜３１１ａｉの初段のＮチャネル型トランジスタ３１１ａ１は、アノードに電源電圧Ｖｄｄが供給される。また、順方向に直列接続されたＮチャネル型トランジスタ３１１ａ１〜３１１ａｉの最終段（Ｎチャネル型トランジスタ３１１ａｉ）のカソードから昇圧された電圧が出力される。コンデンサ３１２ａ１〜３１２ａｊの他端それぞれには、インバータ３１３が出力するパルス信号ｃｋを反転した信号と、インバータ３１３及びインバータ３１４を介したパルス信号ｃｋと同相の信号とが交互に入力される。すなわち、コンデンサ３１２ａ１〜３１２ａｊの他端の電源電圧ＶＤＤ側から数えて偶数番目と奇数番目には、位相が反転した信号が入力される。なお、以下において、Ｎチャネル型トランジスタ３１１ａ１〜３１１ａｉのいずれか１個、あるいは、全てを代表して示すときには、Ｎチャネル型トランジスタ３１１ａという。また、コンデンサ３１２ａ１〜３１２ａｊのいずれか１個、あるいは、全てを代表して示すときには、コンデンサ３１２ａという。
【００３４】
上述のように構成された昇圧回路３１ａにおいては、入力されるパルス信号ｃｋの電圧が電源電圧Ｖｄｄと接地電圧の間で変化するたびに、Ｎチャネル型トランジスタ３１１ａを１つ介して隣接するコンデンサ３１２ａの間で蓄積された電荷が移動する。また、電荷が移動するたびに、Ｎチャネル型トランジスタ３１１ａの接続点の電圧は、流入される電荷により電源電圧Ｖｄｄ分ずつ加算され昇圧される。
【００３５】
次に、チャージポンプ回路１００の動作を説明する。図３は、第１実施形態に係るチャージポンプ回路１００の動作を示した波形図である。横軸方向は、時間を示し、縦軸方向は、それぞれの信号の電圧（レベル）を示す。また、出力信号Ｖｏｕｔを示す波形のうち、実線は本実施形態における出力電圧Ｖｏｕｔの波形であり、破線は参考のために示した従来例の出力電圧Ｖｏｕｔの波形である。
【００３６】
時刻ｔ０において、昇圧開始信号がＬレベルからＨレベルへ変化すると、発振回路２０は周期的なパルス信号Ｔｏｓを出力する。このとき、検出回路１２が出力する検出電圧Ｖａ１〜４は０Ｖであるので、コンパレータ回路１３は、これらと基準回路１１から出力される基準電圧Ｖｒｅｆとを比較することにより、検出電圧Ｖａ１〜４が基準電圧Ｖｒｅｆより低いことを検出して、Ｈレベルの動作信号Ｃｏｍｐｏｕｔ１〜４を出力する。また、ＡＮＤ回路１３１〜１３４は、パルス信号Ｔｏｓと同一周波数の昇圧信号Ｃｏｎｔ１〜４を、昇圧部３０へ出力する。これにより、昇圧部３０に備えられた昇圧回路３１ａにおいては、制御部１０から出力された昇圧信号Ｃｏｎｔ１〜４により昇圧が行われて、チャージポンプ回路１００の出力電圧Ｖｏｕｔが上昇する。ここで、昇圧回路３１ａでは、入力される昇圧信号Ｃｏｎｔの電圧が電源電圧Ｖｄｄと接地電圧の間で変化するたびに、Ｎチャネル型トランジスタ３１１ａを１つ介して隣接するコンデンサ３１２ａの間で蓄積された電荷が移動する。また、電荷が移動するたびに、Ｎチャネル型トランジスタ３１１ａの接続点の電圧は、流入される電荷により電源電圧Ｖｄｄ分ずつ加算され昇圧される。そして、出力電圧Ｖｏｕｔが上昇し、これに伴い検出回路１２の検出電圧Ｖａ１〜Ｖａ４も上昇する。
【００３７】
時刻ｔ１において、チャージポンプ回路１００の出力電圧Ｖｏｕｔが昇圧規定電圧Ｖｌｏａｄ４より高くなると、検出回路１２は基準電圧Ｖｒｅｆより高い検出電圧Ｖａ４を出力する。コンパレータ回路１３は、検出電圧Ｖａ４が基準電圧Ｖｒｅｆより高いことを検出して、動作信号Ｃｏｍｐｏｕｔ４をＨレベルからＬレベルへと変化させ、昇圧信号のうち昇圧信号Ｃｏｎｔ４をＬレベルへ変化させる。
また、昇圧回路３１ａ４においては、入力される昇圧信号Ｃｏｎｔ４がＬレベルとなるので、昇圧動作を停止する。これにより、出力電圧Ｖｏｕｔの上昇は緩やかなものとなる。
時刻ｔ１〜ｔ２の間において、出力電圧Ｖｏｕｔが、昇圧規定電圧Ｖｌｏａｄ３、Ｖｌｏａｄ２より高くなると、検出回路１２は、検出電圧Ｖａ３、Ｖａ２を、基準電圧Ｖｒｅｆより高い電圧値とし、コンパレータ回路１３は、動作信号Ｃｏｍｐｏｕｔ３、Ｃｏｍｐｏｕｔ２を、Ｌレベルへと変化させる。これにより、昇圧回路３１ａ３、３１ａ２においては、入力される昇圧信号Ｃｏｎｔ３、Ｃｏｎｔ２のＬレベルが維持されるので、それぞれ昇圧動作を停止する。昇圧動作が停止されるたびに、出力電圧Ｖｏｕｔの上昇は緩やかなものとなる。
【００３８】
時刻ｔ２において、チャージポンプ回路１００の出力電圧Ｖｏｕｔが昇圧規定電圧Ｖｌｏａｄより高くなると、検出回路１２は、基準電圧Ｖｒｅｆより高い検出電圧Ｖａ１を出力する。コンパレータ回路１３は、検出電圧Ｖａが基準電圧Ｖｒｅｆより高いことを検出して、動作信号Ｃｏｍｐｏｕｔ１をＨレベルからＬレベルへと変化させる。このとき、昇圧回路３１ａ１においては、入力される昇圧信号Ｃｏｎｔ１がＬレベルとなるので、昇圧動作を停止する。これにより、昇圧回路３１ａが全て昇圧動作を停止するので、出力電圧Ｖｏｕｔの上昇はさらにゆるやかになり、昇圧規定電圧Ｖｌｏａｄに対して出力振幅電圧Ｖｒｉｐ’高い電圧で停止する。この後は、負荷容量Ｃｌｏａｄに蓄積された電荷がリークして、出力電圧Ｖｏｕｔが徐々に低下し、昇圧規定電圧Ｖｌｏａｄより低くなると、昇圧回路３１ａ１が再び昇圧動作を開始する。
【００３９】
このような構成を用いることで、昇圧動作状態において、昇圧部３０が供給する電荷量を、出力電圧Ｖｏｕｔが各昇圧規定電圧を超えるたびに減少させることが可能となる。これにより、昇圧規定電圧Ｖｌｏａｄを超えるリップル電圧を出力振幅電圧Ｖｒｉｐ’と、従来に比べ減らすことができる。また、コンパレータ回路１３は、複数の検出電圧と基準電圧を比較し、検出電圧が基準電圧より高いことを検出するが、少ないトランジスタで構成できるため、従来に比べコンパレータのレイアウト面積を小さくでき、チャージポンプ回路全体の半導体装置に占めるレイアウト面積を小さくできる。この効果は、より緩やかな出力電圧の上昇を目的として、検出電圧の数を更に増やす必要がある場合、従来に比べコンパレータの面積増大を抑制できるので、より顕著な効果となって現れると解される。
【００４０】
（第２実施形態）
図４は、第２実施形態に係るチャージポンプ回路２００の構成を示す概略ブロック図である。この図において、図１の各部と対応する部分には同一の符号を付し、当該部分の説明を省略する。図示するように、チャージポンプ回路２００は、制御部１０ａと発振回路２０ａと昇圧部３０とを具備している。負荷容量Ｃｌｏａｄは、チャージポンプ回路２００の負荷となる容量である。
制御部１０ａは、基準回路１１、検出回路１２、コンパレータ回路１３、バッファ回路２２１〜２２４及びＡＮＤ回路２３１を備えている。
制御部１０ａは、昇圧部３０が出力する出力電圧Ｖｏｕｔを検出して、出力電圧Ｖｏｕｔの電圧レベルに対応して、昇圧信号Ｃｏｎｔの周波数を高くして昇圧部３１ａから供給される電荷量を増大させ、昇圧信号Ｃｏｎｔの周波数を低くして昇圧部３１ａから供給される電荷量を減少させ、或いは昇圧信号Ｃｏｎｔの電圧レベルをＬレベルに維持して、電荷供給を停止させる。すなわち、制御部１０ａは、出力電圧Ｖｏｕｔの電圧レベルに対応して、昇圧部からの電荷量を制御する。
制御部１０ａは、第１実施形態において説明したように、昇圧動作状態において、昇圧部３０が出力する出力電圧Ｖｏｕｔを検出回路１２から出力される検出電圧Ｖａ１〜４及び基準回路から出力される基準電圧Ｖｒｅｆを、コンパレータ回路１３により比較・検出し、比較結果に応じて、動作信号Ｃｏｍｐｏｕｔ４〜１をＬレベルへと変化させる。これにより、バッファ回路２２４はスイッチ信号ＳＷＣ４を、バッファ回路２２３はスイッチ信号ＳＷＣ３を、バッファ回路２２２はスイッチ信号ＳＷＣ２を、Ｌレベルへと変化させ、発振回路２０ａの発振周波数を低くさせる。また、バッファ回路２２１及びＡＮＤ回路２３１により、昇圧信号ＣｏｎｔをＬレベルへと変化させ、昇圧部３０の昇圧動作を停止させる。すなわち、チャージポンプ回路２００において、昇圧回路３１ａ１〜３１ａ４は、パルス信号ｃｋとして入力される昇圧信号Ｃｏｎｔの周波数が低くなるたびに供給する電荷量を減少させていき、最終的にパルス信号ｃｋがＬレベルに固定されると、昇圧動作を停止して電荷の供給を停止する。
発振回路２０ａは、外部から入力される昇圧開始信号に基づいて、パルス信号Ｔｏｓを制御部１０に対して出力し、昇圧動作状態においては、パルス信号Ｔｏｓの周波数を低くさせていく。
【００４１】
次に、図５は、第２実施形態に係る発振回路２０ａの構成を示した概略図である。発振回路２０ａは、図示するように、定電流回路２６０、スイッチ部２７０、定電流回路２７５及び発振部２８０より構成される。定電流回路２６０は、コンパレータ回路２６１、抵抗２６５及びＰチャネル型トランジスタ２６５ｐを有している。コンパレータ回路２６１は、非反転入力端子に基準電圧Ｖｒｅｆ２が入力され、反転入力端子に抵抗２６５及びＰチャネル型トランジスタ２６５ｐの間の接続点Ｊ２６５の電圧が入力される。Ｐチャネル型トランジスタ２６５ｐは、ソース端子に電源電圧Ｖｄｄ、ドレイン端子に接続点Ｊ２６５の電圧、ゲート端子にコンパレータ回路２６１の出力電圧がそれぞれ入力される。すなわち、定電流回路２６０は、Ｐチャネル型トランジスタ２６５ｐのソース・ドレイン間及び抵抗２６５の両端間に、（基準電圧Ｖｒｅｆ２）／（抵抗２６５の抵抗値）で定まる定電流（以下、電流Ｉ１とする）を流す回路である。
【００４２】
スイッチ部２７０は、スイッチＳＷ２〜４、Ｐチャネル型トランジスタ２７０ｐ１、２７０ｐ２、２７０ｐ３、２７０ｐ４及びＮチャネル型トランジスタ２７０ｎから構成される。スイッチＳＷ２〜ＳＷ４は、スイッチ信号ＳＷＣ２〜ＳＷＣ４によりオン／オフ制御され、スイッチ信号がＨレベルのときオン、Ｌレベルのときオフするものとする。Ｐチャネル型トランジスタ２７０ｐ１は、ソース端子が電源電圧Ｖｄｄへ、ドレイン端子が接続点Ｊ２７０へ、ゲート端子が定電流回路２６０のコンパレータ回路２６１の出力端子へ接続される。また、Ｐチャネル型トランジスタ２７０ｐ２は、ソース端子がスイッチＳＷ２を介して電源電圧Ｖｄｄへ、ドレイン端子が接続点Ｊ２７０へ、ゲート端子が定電流回路２６０のコンパレータ回路２６１の出力端子へ接続される。Ｐチャネル型トランジスタ２７０ｐ３は、ソース端子がスイッチＳＷ３を介して電源電圧Ｖｄｄへ、ドレイン端子が接続点Ｊ２７０へ、ゲート端子が定電流回路２６０のコンパレータ回路２６１の出力端子へ接続される。Ｐチャネル型トランジスタ２７０ｐ４は、ソース端子がスイッチＳＷ４を介して電源電圧Ｖｄｄへ、ドレイン端子が接続点Ｊ２７０へ、ゲート端子が定電流回路２６０のコンパレータ回路２６１の出力端子へ接続される。ここで、Ｐチャネル型トランジスタ２７０ｐ１、２７０ｐ２、２７０ｐ３、２７０ｐ４のＷ（チャネル幅）／Ｌ（チャネル長）は、Ｐチャネル型トランジスタ２６５ｐのＷ／Ｌの１／４の値とする。
また、Ｎチャネル型トランジスタ２７０ｎは、ゲート端子及びドレイン端子が接続点Ｊ２７０へ共通接続され、ソース端子は接地されている。Ｎチャネル型トランジスタ２７０ｎを流れる電流（以下、電流Ｉ２とする）は、スイッチＳＷ２〜ＳＷ４のオン／オフにより変化する。
【００４３】
図６は、電流Ｉ１の電流値を１とした場合の電流Ｉ２の電流値の電流Ｉ１に対する比率を、スイッチＳＷ２〜ＳＷ４のオン／オフによって分類した図である。
この図で示すように、ＳＷ２〜ＳＷ４が全てオンするとき、Ｉ２の電流値はＩ１の電流値と等しく、スイッチＳＷ４〜ＳＷ２が一つずつオフするたびに、Ｉ１の電流値に対して３／４倍、２／４倍、１／４倍と減少する。
【００４４】
定電流回路２７５は、Ｐチャネル型トランジスタ２７５ｐ及びＮチャネル型トランジスタ２７５ｎより構成される。Ｐチャネル型トランジスタ２７５ｐは、ゲート端子及びドレイン端子が接続点Ｊ２７５へ共通接続され、ソース端子は電源電圧Ｖｄｄへ接続される。また、Ｎチャネル型トランジスタ２７５ｎは、ドレイン端子が接続点Ｊ２７５へ接続され、ソース端子が接地され、ゲート端子がスイッチ部２７０とカレントミラー接続される。すなわち、Ｐチャネル型トランジスタ２７５ｐ及びＮチャネル型トランジスタ２７５ｎには、スイッチ部２７０と同じく電流Ｉ２が流れる。また、電流Ｉ２は上述の通り、電流Ｉ１に対して一定の比率の電流値であるから、定電流回路２７５は、Ｐチャネル型トランジスタ２７５ｐ及びＮチャネル型トランジスタ２７５ｎに定電流Ｉ２を流す回路である。
【００４５】
発振部２８０は、ｉ（ｉは奇数）個のＰチャネル型トランジスタ２８０ｐ１〜２８０ｐｉ、ｉ個のＮチャネル型トランジスタ２８０ｎ１〜２８０ｎｉ、（ｉ−１）個のインバータ２８０Ｉ１〜２８０Ｉ（ｉ−１）及びＮＡＮＤ回路２８１より構成される。
Ｐチャネル型トランジスタ２８０ｐ１〜２８０ｐｉは、それぞれソース端子が電源電圧Ｖｄｄと接続され、ゲート端子は定電流回路２７５とカレントミラー接続される。また、各ドレイン端子は、インバータ２８０Ｉ１〜２８０Ｉ（ｉ−１）、ＮＡＮＤ回路２８１へ接続される。Ｎチャネル型トランジスタ２８０ｎ１〜２８０ｎｉは、それぞれソース端子が接地され、ゲート端子はスイッチ部２７０とカレントミラー接続される。また、各ドレイン端子は、インバータ２８０Ｉ１〜２８０Ｉ（ｉ−１）、ＮＡＮＤ回路２８１へ接続される。
この構成により、発振部２８０は、昇圧開始信号がＨレベルになると、一定の周期で発振する。また、スイッチ部２７０におけるＳＷ２〜ＳＷ４が全てオンするときの周波数をｆ０とすると、スイッチＳＷ２〜ＳＷ４が一つずつオフするたびに、周波数はｆ０×３／４、ｆ０×２／４、ｆ０×１／４と低くなる。
【００４６】
次に、チャージポンプ回路２００の動作を説明する。図７は、第２実施形態に係るチャージポンプ回路２００の動作を示した波形図である。横軸方向は、時間を示し、縦軸方向は、それぞれの信号の電圧（レベル）を示す。また、出力信号Ｖｏｕｔを示す波形のうち、実線は本実施形態における出力電圧Ｖｏｕｔの波形であり、破線は参考のために示した従来例の出力電圧Ｖｏｕｔの波形である。
【００４７】
時刻ｔ０において、昇圧開始信号がＬレベルからＨレベルへ変化すると、発振回路２０ａは周期的なパルス信号Ｔｏｓを出力する。このとき、検出回路１２が出力する検出電圧Ｖａ１〜４は０Ｖであるので、コンパレータ回路１３は、これらと基準回路１１から出力される基準電圧Ｖｒｅｆとを比較することにより、検出電圧Ｖａ１〜４が基準電圧Ｖｒｅｆより低いことを検出して、Ｈレベルの動作信号Ｃｏｍｐｏｕｔ１〜４を出力する。従って、スイッチ信号ＳＷＣ２〜４は、全てＨレベルであり、発振回路２０ａのスイッチ部２７０におけるスイッチＳＷ２〜４はオンしている。これにより、スイッチ部２７０に流れる電流Ｉ２は、定電流回路２６０に流れる電流Ｉ１と等しいので、発振部２８０は定電流Ｉ１に応じた周波数（当初の周波数）で発振し、パルス信号Ｔｏｓを周期的に出力する。
【００４８】
制御部１０ａにおけるＡＮＤ回路２３１は、発振部２８０から入力されるパルス信号Ｔｏｓと同じ周波数で昇圧信号Ｃｏｎｔを昇圧部３０に対して出力する。昇圧部３０に備えられた昇圧回路３１ａにおいては、制御部１０ａから入力される昇圧信号Ｃｏｎｔにより昇圧が行われて、チャージポンプ回路２００の出力電圧Ｖｏｕｔを上昇させる。ここで、昇圧回路３１ａでは、入力される昇圧信号Ｃｏｎｔの電圧が電源電圧Ｖｄｄと接地電圧の間で変化するたびに、Ｎチャネル型トランジスタ３１１ａを１つ介して隣接するコンデンサ３１２ａの間で蓄積された電荷が移動する。また、電荷が移動するたびに、Ｎチャネル型トランジスタ３１１ａの接続点の電圧は、流入される電荷により電源電圧Ｖｄｄ分ずつ加算され昇圧される。そして、出力電圧Ｖｏｕｔが上昇し、これに伴い検出回路１２の検出電圧Ｖａ１〜Ｖａ４も上昇する。
【００４９】
時刻ｔ１において、チャージポンプ回路１００の出力電圧Ｖｏｕｔが昇圧規定電圧Ｖｌｏａｄ４より高くなると、検出回路１２は、基準電圧Ｖｒｅｆより高い検出電圧Ｖａ４を出力する。コンパレータ回路１３は、検出電圧Ｖａ４が基準電圧Ｖｒｅｆより高いことを検出して、動作信号Ｃｏｍｐｏｕｔ４をＨレベルからＬレベルへと変化させ、バッファ回路２２４は、スイッチ信号ＳＷＣ４をＬレベルへと変化させる。これにより、発振回路２０ａのスイッチ部２７０におけるスイッチＳＷ４がオフし、スイッチ部２７０に流れる電流Ｉ２は、定電流回路２６０に流れる電流Ｉ１の３／４倍になる。また、発振部２８０は、発振周波数が当初の３／４倍になり、パルス信号Ｔｏｓの周期を４／３倍にして出力する。制御部１０ａにおけるＡＮＤ回路２３１は、発振部２８０から入力されるパルス信号Ｔｏｓに応じて、昇圧信号Ｃｏｎｔの周波数を低くして昇圧部３０に対して出力する。また、昇圧部３０においては、入力される昇圧信号Ｃｏｎｔの周波数が下がるので、出力電圧Ｖｏｕｔの上昇を緩やかなものとする。
【００５０】
続いて、時刻ｔ２、時刻ｔ３において、出力電圧Ｖｏｕｔが、昇圧規定電圧Ｖｌｏａｄ３、Ｖｌｏａｄ２より高くなると、検出回路１２から出力される検出電圧Ｖａ３、Ｖａ２が基準電圧Ｖｒｅｆより高くなる。コンパレータ回路１３は、時刻ｔ２、時刻ｔ３において、それぞれ動作信号Ｃｏｍｐｏｕｔ３、Ｃｏｍｐｏｕｔ２をＬレベルへと変化させ、バッファ回路２２３及びバッファ回路２２３は、これに対応してそれぞれスイッチ信号ＳＷＣ３、スイッチ信号ＳＷＣ２をＬレベルへと変化させる。これにより、発振回路２０ａのスイッチ部２７０におけるスイッチＳＷ３が時刻ｔ２において、ＳＷ２が時刻ｔ３においてオフし、スイッチ部２７０に流れる電流Ｉ２は、それぞれの時刻において定電流回路２６０に流れる電流Ｉ１の２／４、１／４倍になる。また、発振部２８０は、発振周波数が当初の２／４、１／４倍になり、パルス信号Ｔｏｓの周期を２倍、４倍にして出力する。制御部１０ａは、出力する昇圧信号Ｃｏｎｔの周波数を低くし、昇圧部３０における出力電圧Ｖｏｕｔの上昇を緩やかなものとする。
【００５１】
時刻ｔ４において、チャージポンプ回路２００の出力電圧Ｖｏｕｔが昇圧規定電圧Ｖｌｏａｄより高くなると、検出回路１２は、基準電圧Ｖｒｅｆより高い検出電圧Ｖａ１を出力する。コンパレータ回路１３は、検出電圧Ｖａ１が基準電圧Ｖｒｅｆより高いことを検出して、動作信号Ｃｏｍｐｏｕｔ１をＨレベルからＬレベルへと変化させる。また、制御部１０ａは、ＡＮＤ回路２３１により昇圧信号ＣｏｎｔをＬレベルにして、昇圧部３０の昇圧動作を停止させる。これにより、出力電圧Ｖｏｕｔの上昇はさらにゆるやかになり、時刻ｔ５において、昇圧規定電圧Ｖｌｏａｄに対してＶｒｉｐ’高い電圧でストップする。この後は、負荷容量Ｃｌｏａｄに蓄積された電荷がリークして、出力電圧Ｖｏｕｔが徐々に低下し、昇圧規定電圧Ｖｌｏａｄより低くなると、昇圧部３０が再び昇圧動作を開始する。
【００５２】
このような構成を用いることで、昇圧動作状態においては、昇圧部３０が供給する電荷量を、出力電圧Ｖｏｕｔが各昇圧規定電圧を超えるたびに減少させることが可能となる。これにより、昇圧規定電圧Ｖｌｏａｄを超える出力振幅電圧Ｖｒｉｐ’を、従来に比べ減らすことができる。また、コンパレータ回路１３は、複数の検出電圧と、基準電圧を比較し、検出電圧が基準電圧より高いことを検出するが、少ないトランジスタで構成できるため、従来に比べコンパレータのレイアウト面積を小さくでき、チャージポンプ回路全体の半導体装置に占めるレイアウト面積を小さくできる。この効果は、より緩やかな出力電圧の上昇を目的として、検出電圧の数を更に増やす必要がある場合、従来に比べコンパレータの面積増大を抑制できるので、より顕著な効果となって現れると解される。
【００５３】
（第３実施形態）
図８は、第３実施形態に係るチャージポンプ回路３００の構成を示す概略ブロック図である。この図において、図１の各部と対応する部分には同一の符号を付し、当該部分の説明を省略する。図示するように、チャージポンプ回路３００は、制御部１０ｂと発振回路２０と昇圧部３０とを具備している。負荷容量Ｃｌｏａｄは、チャージポンプ回路２００の負荷となる容量である。
【００５４】
制御部１０ｂは、昇圧部３０が出力する出力電圧Ｖｏｕｔを検出して、出力電圧Ｖｏｕｔの電圧レベルに対応して、周期的なパルス信号である昇圧信号Ｃｏｎｔ１〜４各々を昇圧回路３１ａ１〜３１ａ４に対して出力して昇圧動作を行わせ、昇圧部３１ａに電荷供給を行わせる。また、制御部１０ｂは、昇圧信号Ｃｏｎｔ１〜４各々の電圧レベルをＬレベルに維持することで、昇圧回路３１ａ１〜３１ａ４の昇圧動作を停止させ、昇圧部３１ａから供給される電荷量を減少させ、或いは供給を停止させる。すなわち、制御部１０ｂは、出力電圧Ｖｏｕｔの電圧レベルに対応して、昇圧部からの電荷量を制御する。
制御部１０ｂは、基準回路１１、検出回路１２ａ、コンパレータ回路１３ａ、Ｄ型フリップフロップ３４１〜３４３、ＡＮＤ回路３３１〜３３４を備えている。検出回路１２ａは、抵抗３５１及び抵抗３５５が直列接続された分圧回路である。ここで、抵抗３５１の抵抗値は、第１の実施形態における抵抗１５１の抵抗値、抵抗１５２の抵抗値、抵抗１５３の抵抗値及び抵抗１５４の抵抗値を加算した値とほぼ等しい。すなわち、抵抗３５１の抵抗値は、（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）である。また、抵抗３５５の抵抗値は、抵抗１５５の抵抗値Ｒ５と等しい。すなわち、比較に用いる検出電圧Ｖａ４の電圧値も、出力電圧Ｖｏｕｔ及びＲＡＬＬ＝Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５を用いて、Ｖａ４＝Ｖｏｕｔ×（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）／ＲＡＬＬとなる。また、コンパレータ回路１３ａは、基準電圧Ｖｒｅｆと検出電圧Ｖａ４を比較して、検出電圧Ｖａ４が基準電圧Ｖｒｅｆより高いことを検出し、動作信号Ｃｏｍｐｏｕｔ４をＨレベルからＬレベルへと変化させる。本実施形態においては、昇圧規定電圧として第１実施形態における昇圧規定電圧Ｖｌｏａｄ４を用い、コンパレータ回路１３ａは、検出電圧Ｖａ４と基準電圧Ｖｒｅｆを比較・検出する。すなわち、コンパレータ回路１３ａは、出力電圧Ｖｏｕｔが昇圧規定電圧Ｖｌｏａｄ４より高くなると、動作信号Ｃｏｍｐｏｕｔ４をＬレベルへと変化させる。Ｖｌｏａｄ４とＶｒｅｆは、Ｖｌｏａｄ４＝Ｖｒｅｆ×ＲＡＬＬ／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）で表わされる。
【００５５】
Ｄ型フリップフロップ３４３は、Ｄ端子に動作信号Ｃｏｍｐｏｕｔ４が、ＣＫ端子に発振回路からパルス信号Ｔｏｓが、それぞれ入力され、Ｑ端子から動作信号Ｃｏｍｐｏｕｔ３を出力する。また、Ｄ型フリップフロップ３４２は、Ｄ端子に動作信号Ｃｏｍｐｏｕｔ３が、ＣＫ端子に発振回路からパルス信号Ｔｏｓが、それぞれ入力され、Ｑ端子から動作信号Ｃｏｍｐｏｕｔ２を出力する。Ｄ型フリップフロップ３４１は、Ｄ端子に動作信号Ｃｏｍｐｏｕｔ２が、ＣＫ端子に発振回路からパルス信号Ｔｏｓが、それぞれ入力され、Ｑ端子から動作信号Ｃｏｍｐｏｕｔ１を出力する。Ｄ型フリップフロップ３４１〜３４３の接続をこのようにシフトレジスタ構成とすることで、Ｄ型フリップフロップ３４１〜３４３は、動作信号Ｃｏｍｐｏｕｔ４がＬレベルになった以降、パルス信号Ｔｏｓの立ち上がりに同期して、最初の立ち上がりで動作信号Ｃｏｍｐｏｕｔ３を、次の立ち上がりでＣｏｍｐｏｕｔ２を、その次の立ち上がりでＣｏｍｐｏｕｔ１を、それぞれＬレベルへと変化させる。また、制御部１０ｂは、ＡＮＤ回路３３４により昇圧信号Ｃｏｎｔ４を、ＡＮＤ回路３３３により昇圧信号Ｃｏｎｔ３を、ＡＮＤ回路３３２により昇圧信号Ｃｏｎｔ２を、ＡＮＤ回路３３１により昇圧信号Ｃｏｎｔ１を、それぞれＬレベルへと変化させる。昇圧部３０における昇圧回路３１ａ４、３１ａ３、３１ａ２、３１ａ１は、それぞれ昇圧信号Ｃｏｎｔ４，Ｃｏｎｔ３，Ｃｏｎｔ２，Ｃｏｎｔ１のＬレベルが維持されると、昇圧動作を停止する。
【００５６】
次に、チャージポンプ回路３００の動作を説明する。図９は、第３実施形態に係るチャージポンプ回路３００の動作を示した波形図である。横軸方向は、時間を示し、縦軸方向は、それぞれの信号の電圧（レベル）を示す。また、出力信号Ｖｏｕｔを示す波形のうち、実線は本実施形態における出力電圧Ｖｏｕｔの波形であり、破線は参考のために示した従来例の出力電圧Ｖｏｕｔの波形である。
【００５７】
時刻ｔ０において、昇圧開始信号がＬレベルからＨレベルへ変化すると、発振回路２０は周期的なパルス信号Ｔｏｓを出力する。このとき、検出回路１２が出力する検出電圧Ｖａ４は０Ｖであるので、コンパレータ回路１３ａは、検出電圧Ｖａ４と基準回路１１から出力される基準電圧Ｖｒｅｆとを比較することにより、検出電圧Ｖａ４が基準電圧Ｖｒｅｆより低いことを検出して、Ｈレベルの動作信号Ｃｏｍｐｏｕｔ４を出力する。これにより、Ｄ型フリップフロップ３４１〜３４３は、それぞれのＱ端子からＨレベルの動作信号Ｃｏｍｐｏｕｔ１、２、３を出力する。また、ＡＮＤ回路３３１〜３３４は、パルス信号Ｔｏｓと同一周期の昇圧信号Ｃｏｎｔ１〜４を、昇圧部３０へ出力する。昇圧部３０に備えられた昇圧回路３１ａにおいては、制御部１０ｂから出力された昇圧信号Ｃｏｎｔ１〜４により昇圧が行われて、チャージポンプ回路３００の出力電圧Ｖｏｕｔが上昇する。ここで、昇圧回路３１ａでは、入力される昇圧信号Ｃｏｎｔ１〜４の電圧が電源電圧Ｖｄｄと接地電圧の間で変化するたびに、Ｎチャネル型トランジスタ３１１ａを１つ介して隣接するコンデンサ３１２ａの間で蓄積された電荷が移動する。また、電荷が移動するたびに、Ｎチャネル型トランジスタ３１１ａの接続点の電圧は、流入される電荷により電源電圧Ｖｄｄ分ずつ加算され昇圧される。そして、出力電圧Ｖｏｕｔが上昇し、これに伴い検出回路１２ａの検出電圧Ｖａ４も上昇する。
【００５８】
時刻ｔ１において、チャージポンプ回路３００の出力電圧Ｖｏｕｔが昇圧規定電圧Ｖｌｏａｄ４より高くなると、検出回路１２ａは、基準電圧Ｖｒｅｆより高い検出電圧Ｖａ４を出力する。コンパレータ回路１３ａは、検出電圧Ｖａが基準電圧Ｖｒｅｆより高いことを検出して、動作信号Ｃｏｍｐｏｕｔ４をＨレベルからＬレベルへと変化させ、ＡＮＤ回路３３４は、昇圧信号Ｃｏｎｔ４をＬレベルへ変化させる。
また、昇圧回路３１ａ４においては、入力される昇圧信号Ｃｏｎｔ４がＬレベルとなるので、昇圧動作を停止する。これにより、出力電圧Ｖｏｕｔの上昇は緩やかなものとなる。
次に、時刻ｔ２、ｔ３、ｔ４において、Ｄ型フリップフロップ３４３、３４２、３４２は、パルス信号ＴｏｓのＨレベルへの変化の立ち上がりに同期して、それぞれ動作信号Ｃｏｍｐｏｕｔ３，２，１をＬレベルへと変化させる。制御部１０ｂは、時刻ｔ２、ｔ３、ｔ４において、ＡＮＤ回路３３３により昇圧信号Ｃｏｎｔ３を，ＡＮＤ回路３３２により昇圧信号Ｃｏｎｔ２を，ＡＮＤ回路３３１により昇圧信号Ｃｏｎｔ１を、Ｌレベルへと変化させる。これにより、昇圧回路３１ａ３、３１ａ２、３１ａ１においては、時刻ｔ２、ｔ３、ｔ４以降において、入力される昇圧信号Ｃｏｎｔ３、２、１のＬレベルが維持されるので、昇圧動作を停止する。昇圧動作が停止されるたびに、出力電圧Ｖｏｕｔの上昇は緩やかなものとなる。この後は、負荷容量Ｃｌｏａｄに蓄積された電荷がリークして、出力電圧Ｖｏｕｔが徐々に低下し、昇圧規定電圧Ｖｌｏａｄより低くなると、昇圧回路３１ａが再び昇圧動作を開始する。
【００５９】
なお、時刻ｔ４において、チャージポンプ回路３００の出力電圧Ｖｏｕｔが昇圧規定電圧Ｖｌｏａｄより高くなるようにするには、昇圧回路３１ａでのパルス信号Ｔｏｓの１周期あたりにおける昇圧電圧を（昇圧規定電圧Ｖｌｏａｄ−Ｖｌｏａｄ４）／３とするように、昇圧回路３１ａのコンデンサ３１２ａの容量値を設定することで実現可能である。また、１周期で上述の昇圧電圧を達成できない場合は、Ｄ型フリップフロップの構成を、例えばＤ型フリップフロップを２段直列に接続し、直列された２段を通過する毎に動作信号Ｃｏｍｐｏｕｔ３，２，１を発生することとしてもよい。
【００６０】
このような構成を用いることで、制御部１０ｂは、昇圧動作状態において出力電圧Ｖｏｕｔが昇圧規定電圧Ｖｌｏａｄ４を超えた後、パルス信号Ｔｏｓの立上りに同期して、昇圧部３０が供給する電荷量を、減少させていくことが可能となる。これにより、昇圧規定電圧Ｖｌｏａｄを超える出力振幅電圧Ｖｒｉｐ’を、従来に比べ減らすことができる。また、コンパレータ回路１３ａは、検出電圧と基準電圧とを比較し、検出電圧が基準電圧より高いことを検出するが、コンパレータ１台で構成できるため、従来に比べ更にコンパレータのレイアウト面積を小さくでき、チャージポンプ回路全体の半導体装置に占めるレイアウト面積を小さくできる。また、検出回路１２ａにおいて、実施形態１における抵抗値Ｒ２、Ｒ３、Ｒ４を設定するために、単位抵抗を用いて並列配置する必要がないため、抵抗をレイアウトする際のレイアウト面積を更に小さいものとすることができる。
【００６１】
（第４実施形態）
図１０は、第４実施形態に係るチャージポンプ回路４００の構成を示す概略ブロック図である。この図において、図８の各部と対応する部分には同一の符号を付し、当該部分の説明を省略する。図示するように、チャージポンプ回路４００は、制御部１０ｃと発振回路２０ａと昇圧部３０とを具備している。負荷容量Ｃｌｏａｄは、チャージポンプ回路２００の負荷となる容量である。
制御部１０ｃは、基準回路１１、検出回路１２ａ、コンパレータ回路１３ａ、Ｄ型フリップフロップ３４１〜３４３、ＡＮＤ回路４３１を備えている。検出回路１２ａは、第３実施形態と同じく、抵抗３５１及び抵抗３５５が直列接続された分圧回路である。
制御部１０ｃは、昇圧部３０が出力する出力電圧Ｖｏｕｔを検出して、出力電圧Ｖｏｕｔの電圧レベルに対応して、昇圧信号Ｃｏｎｔの周波数を高くして昇圧部３１ａから供給される電荷量を増大させ、昇圧信号Ｃｏｎｔの周波数を低くして昇圧部３１ａから供給される電荷量を減少させ、或いは昇圧信号Ｃｏｎｔの電圧レベルをＬレベルに維持して、電荷供給を停止させる。すなわち、制御部１０ｃは、出力電圧Ｖｏｕｔの電圧レベルに対応して、昇圧部からの電荷量を制御する。
発振回路２０ａは、第２実施形態と同じく、定電流回路２６０、スイッチ部２７０、定電流回路２７５及び発振部２８０より構成される。
【００６２】
コンパレータ回路１３ａは、出力電圧Ｖｏｕｔが昇圧規定電圧Ｖｌｏａｄ４より高くなると、検出電圧Ｖａが基準電圧Ｖｒｅｆより高いことを検出して、動作信号Ｃｏｍｐｏｕｔ４（本実施形態においてスイッチ信号ＳＷＣ４と同一の信号）をＨレベルからＬレベルへと変化させる。これにより、発振回路２０ａのスイッチ部２７０におけるスイッチＳＷ４がオフし、スイッチ部２７０に流れる電流Ｉ２は、定電流回路２６０に流れる電流Ｉ１の３／４倍になる。また、発振部２８０は、発振周波数が当初の３／４倍になり、パルス信号Ｔｏｓの周期を４／３倍にして出力する。制御部１０ａにおけるＡＮＤ回路４３１は、発振部２８０から入力されるパルス信号Ｔｏｓに応じて、昇圧信号Ｃｏｎｔの周波数を低くして昇圧部３０に対して出力する。また、昇圧部３０においては、入力される昇圧信号Ｃｏｎｔの周波数が下がるので、出力電圧Ｖｏｕｔの上昇を緩やかなものとする。
【００６３】
Ｄ型フリップフロップ３４３、３４２は、パルス信号ＴｏｓのＨレベルへの変化の立ち上がりに同期して、それぞれ動作信号Ｃｏｍｐｏｕｔ３，２（本実施形態において、それぞれスイッチ信号ＳＷＣ３，２と同一の信号）をＬレベルへと変化させる。これにより、発振回路２０ａのスイッチ部２７０におけるスイッチＳＷ３、ＳＷ２がオフし、発振部２８０の発振周波数が当初の２／４、１／４倍になる。また、制御部１０ｃにおけるＡＮＤ回路４３１は、発振部２８０から入力されるパルス信号Ｔｏｓに応じて、昇圧信号Ｃｏｎｔの周波数を低くして昇圧部３０に対して出力する。昇圧部３０においては、入力される昇圧信号Ｃｏｎｔの周波数が下がるので、出力電圧Ｖｏｕｔの上昇を更に緩やかなものとする。
【００６４】
Ｄ型フリップフロップ３４１は、次のパルス信号ＴｏｓのＨレベルへの変化の立ち上がりに同期して、動作信号Ｃｏｍｐｏｕｔ１をＬレベルへと変化させる。これにより、制御部１０ｃにおけるＡＮＤ回路４３１は、昇圧信号ＣｏｎｔをＬレベルに変化させ、昇圧部３０の昇圧動作を停止させる。
この後は、負荷容量Ｃｌｏａｄに蓄積された電荷がリークして、出力電圧Ｖｏｕｔが徐々に低下し、昇圧規定電圧Ｖｌｏａｄより低くなると、昇圧回路３１ａが再び昇圧動作を開始する。
【００６５】
このような構成を用いることで、発振回路の周波数を低くしていく場合においても、コンパレータ回路１３ａは１台で構成できるため、従来に比べ更にコンパレータのレイアウト面積を小さくでき、チャージポンプ回路全体の半導体装置に占めるレイアウト面積を小さくできる。また、検出回路１２ａにおいて、実施形態２における抵抗値Ｒ２、Ｒ３、Ｒ４を設定するために、単位抵抗を用いて並列配置する必要がないため、抵抗をレイアウトする際のレイアウト面積を更に小さいものとすることができる。
【符号の説明】
【００６６】
１００，２００，３００，４００，９００…チャージポンプ回路、
１０，１０ａ，１０ｂ，１０ｃ，７１，８１，９１…制御部、
１１…基準回路、１２，１２ａ，７１２，９１２…検出回路、１３，１３ａ，２６１，７１３，７１３ａ，９１３…コンパレータ回路、
２０，２０ａ…発振回路、２６０，２７５…定電流回路、２７０…スイッチ部、２８０…発振部、
３０，９３…昇圧部、
Ｃｏｍｐｏｕｔ，Ｃｏｍｐｏｕｔ１，Ｃｏｍｐｏｕｔ２，Ｃｏｍｐｏｕｔ３，Ｃｏｍｐｏｕｔ４…動作信号、
Ｃｏｎｔ，Ｃｏｎｔ１，Ｃｏｎｔ２，Ｃｏｎｔ３，Ｃｏｎｔ４…昇圧信号、
Ｔｏｓ…パルス信号、ｃｋ…パルス信号、
３１ａ，３１ａ１，３１ａ３，３１ａ４…昇圧回路、
３１２ａ，３１２ａ１，３１２ａｊ…コンデンサ、
３１１ａ，３１１ａ１，３１１ａｉ…Ｎチャネル型トランジスタ、
３１３，３１４，２８０Ｉ１，９３４…インバータ、
Ｊ１，Ｊ２６５，Ｊ２７０，Ｊ２７５…接続点、
ＳＷ２，ＳＷ３，ＳＷ４…スイッチ、ＳＷＣ２，ＳＷＣ３，ＳＷＣ４…スイッチ信号、
１３１，１３２，１３３，１３４，２３１，３３１，３３２，３３３，３３４，４３１，７３１，８３１…ＡＮＤ回路、
２８１…ＮＡＮＤ回路、
１０１ｐ，１１１ｐ，１１２ｐ，１１３ｐ，１１４ｐ，２６５ｐ，２７０ｐ１，２７０ｐ２，２７０ｐ３，２７０ｐ４，２７５ｐ，２８０ｐ１…Ｐチャネル型トランジスタ、
１０１ｎ，１１１ｎ，１１２ｎ，１１３ｎ，１１４ｎ，２７０ｎ，２７５ｎ，２８０ｎ１…Ｎチャネル型トランジスタ、
１５１，１５２，１５３，１５４，１５５，２６５，３５１，３５５，９５１，９５２，７５１，７５２，７５５…抵抗、
１２１，１２２，１２３，１２４，２２１，２２２，２２３，２２４，８２２…バッファ回路、
３４１，３４２，３４３…Ｄ型フリップフロップ、
９３１ａ，９３１ａ１，９３１ａ２，９３１ａ３，９３１ａ４…昇圧回路、
９３２ａ１，９３２ａｉ…ダイオード、
９３３ａ１，９３３ａｊ…コンデンサ、
９４，Ｐｏｕｔ…出力端子、
Ｖｌｏａｄ，Ｖｌｏａｄ２，Ｖｌｏａｄ３，Ｖｌｏａｄ４…昇圧規定電圧、Ｖａ，Ｖａ１，Ｖａ２，Ｖａ３，Ｖａ４…検出電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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