(57)【特許請求の範囲】
【請求項１】
ソース領域およびドレイン領域の間にチャネル領域を含むＩＩＩ−Ｖ族窒化物半導体層と、
前記ＩＩＩ−Ｖ族窒化物半導体層上に、前記チャネル領域を覆って形成された、金属酸化物成分よりなる第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され、前記チャネル領域において前記ゲート絶縁膜を露出する開口部を有する第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に、前記第２のゲート絶縁膜の表面を覆って形成され、前記開口部において前記第１のゲート絶縁膜に接するゲート電極と、
前記ＩＩＩ−Ｖ族窒化物半導体層上、前記ソース領域および前記ドレイン領域にそれぞれオーミック接触して形成されたソースおよびドレイン電極と、
を含み、
前記第１のゲート絶縁膜は前記第２のゲート絶縁膜よりも高い比誘電率を有し、
前記第２のゲート絶縁膜は前記第１のゲート絶縁膜よりも大きなバンドギャップを有し、
前記ゲート電極は、前記開口部において底面が前記第１のゲート絶縁膜に接し側壁面が前記開口部の側壁面において前記第２のゲート絶縁膜に接する基部と、前記基部上の傘部とよりなることを特徴とする化合物半導体装置。
【請求項２】
前記金属酸化物成分は、Ｔａ2Ｏ5，Ａｌ2Ｏ3，ＨｆＯ2，ＺｒＯ2，Ｌａ2Ｏ3，Ｙ2Ｏ3、もしくはこれらの混合物のいずれかよりなり、
前記第２のゲート絶縁膜は、シリコン窒化膜あるいはシリコン酸化膜よりなる請求項１記載の化合物半導体装置。
【請求項３】
前記ＩＩＩ−Ｖ族窒化物半導体層は、電子走行層となるｎ型ＧａＮ層を含む請求項１または２記載の化合物半導体装置。
【請求項４】
前記ＩＩＩ−Ｖ族窒化物半導体層は、非ドープＧａＮ層よりなる電子走行層と、前記電子走行層上に形成され、ｎ型ＡｌＧａＮ層よりなり、前記電子走行層に電子を供給する電子供給層と、を含み、前記電子走行層中には、二次元電子ガスが形成されている請求項１〜３のうち、いずれか一項記載の化合物半導体装置。
【請求項５】
前記ＩＩＩ−Ｖ族窒化物半導体層は、ＳｉＣ基板上にエピタキシャルに形成されている請求項１〜４のうち、いずれか一項記載の化合物半導体装置。
【請求項６】
ソース領域およびドレイン領域の間にチャネル領域を含むＩＩＩ−Ｖ族窒化物半導体層と、前記ＩＩＩ−Ｖ族窒化物半導体層上に、前記チャネル領域を覆って形成された、金属酸化物成分よりなる第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され、前記チャネル領域において前記ゲート絶縁膜を露出する開口部を有する第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に、前記第２のゲート絶縁膜の表面を覆って形成され、前記開口部において前記第１のゲート絶縁膜に接するゲート電極と、前記ＩＩＩ−Ｖ族窒化物半導体層上、前記ソース領域およびドレイン領域にそれぞれオーミック接触して形成されたソースおよびドレイン電極と、を含み、前記第１のゲート絶縁膜は前記第２のゲート絶縁膜よりも高い比誘電率を有し、前記第２のゲート絶縁膜は前記第１のゲート絶縁膜よりも大きなバンドギャップを有し、前記ゲート電極は、前記開口部において底面が前記第１のゲート絶縁膜に接し側壁面が前記開口部の側壁面において前記第２のゲート絶縁膜に接する基部と、前記基部上の傘部とよりなる化合物半導体装置の製造方法であって、
基板上に、前記ＩＩＩ−Ｖ族窒化物半導体層をエピタキシャルに形成する工程と、
前記ＩＩＩ−Ｖ族窒化物半導体層のうち前記ソース領域およびドレイン領域に、それぞれ前記ソース電極およびドレイン電極をオーミック接触して形成する工程と、
前記ソースおよびドレイン電極を形成した後、前記ＩＩＩ−Ｖ族窒化物半導体層上に前記第１のゲート絶縁膜と第２のゲート絶縁膜を順次形成する工程と、
前記第２のゲート絶縁膜を前記チャネル領域においてパターニングし、前記開口部を、前記第１のゲート絶縁膜が露出するように形成する工程と、
前記第２のゲート絶縁膜上に前記ゲート電極を、前記ゲート電極の前記基部の底面が前記開口部において前記第１のゲート絶縁膜に接し、また前記基部が前記開口部の側壁面において前記第２のゲート絶縁膜に接するように形成する工程と、
を含むことを特徴とする化合物半導体装置の製造方法。
【請求項７】
前記金属酸化物成分は、Ｔａ2Ｏ5，Ａｌ2Ｏ3，ＨｆＯ2，ＺｒＯ2，Ｌａ2Ｏ3，Ｙ2Ｏ3、もしくはこれらの混合物のいずれかよりなり、
前記第２のゲート絶縁膜は、シリコン窒化膜あるいはシリコン酸化膜よりなる請求項６記載の化合物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に化合物半導体装置に係り、特にＧａＮあるいはＧａＮを主成分とする混晶をチャネル領域に使った化合物半導体装置に係わる。
【背景技術】
【０００２】
ＧａＮは大きなバンドギャップを特徴とし、従来、青色発光ダイオードやレーザダイオードに使われているが、高い破壊電界強度および大きな飽和電子速度を有することから、高電圧動作あるいは高出力動作を要求される半導体装置の材料として、極めて有望である。このため、ＧａＮを電子走行層に使ったＨＥＭＴなどのＦＥＴについて研究が行われている。
【特許文献１】特開２００６−２４５３１７
【特許文献２】特開２００４−１６５５２０
【特許文献３】特開２００６−３１１９６１
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来、ＨＥＭＴなどの化合物ＦＥＴでは、化合物半導体よりなる電子走行層上に直接にＮｉやＰｔなどのショットキー電極を形成し、ゲート電極とすることが行われている。
【０００４】
しかし、このようなショットキー電極をケート電極として使った場合には、ゲート電極に大きな正電圧が印加されると、電子走行層を流れる電子がゲート電極へと流れ、リーク電流が発生してしまう。
【０００５】
このため従来、図１の例に示すように電子走行層とゲート電極との間に、シリコン酸化膜（ＳｉＯ2）あるいはシリコン窒化膜（ＳｉＮ）よりなるゲート絶縁膜を介在させる構成が、このような化合物半導体装置においても使われている。
【０００６】
図１を参照するに、サファイア基板などの単結晶基板１１上には図示を省略したバッファ層を介して非ドープＧａＮ電子走行層１２が形成されており、前記ＧａＮ電子走行層１２上には、ｎ型にドープされたＡｌＧａＮなどよりなる電子供給層１３が形成され、前記電子走行層１２中には、前記電子供給層１３との界面に沿って、キャリアとなる二次元電子ガス２ＤＥＧが形成される。前記電子供給層１３上には、Ａｌを含まず、耐酸化性に優れたｎ型ＧａＮなどのキャップ層（図示せず）が形成されることもある。
【０００７】
さらに前記電子供給層１３上には、素子のチャネル領域を覆って、ＳｉＯ2あるいはＳｉＮよりなるゲート絶縁膜１４が形成され、前記ゲート絶縁膜１４上にゲート電極１５Ｇが形成されている。また前記チャネル領域の両側には、ソース電極１５Ｓおよびドレイン電極１５Ｄが、それぞれ前記電子供給層層１３にオーミック接触して形成されている。
【０００８】
このような構成のＧａＮ−ＨＥＭＴでは、ゲート絶縁膜１４を形成したことにより、先に説明したゲートリーク電流の問題は回避されるが、ゲート絶縁膜１４を構成するＳｉＯ2やＳｉＮが比誘電率の小さい材料であるため、チャネル領域においてゲート電極１５Ｇと電子供給層１３との間でゲート容量が減少してしまい、閾値電圧が負電圧方向にシフトしてしまい、これに伴って相互コンダクタンスが減少してしまう問題が生じる。
【０００９】
この問題を解決するために、前記ゲート絶縁膜１４として、比誘電率の小さいＳｉＯ2やＳｉＮの代わりに、比誘電率の大きい、Ｔａ，Ｈｆ，Ｚｒなどの酸化物、いわゆるｈｉｇｈ−Ｋ材料を使うことが考えられる。
【００１０】
しかし、このようなＨｉｇｈ−Ｋ膜を構成する金属酸化物材料は一般にバンドギャップが小さく、特にゲート電極のドレイン端近傍で大きな電界が生じる高電圧・高出力トランジスタに使った場合、このような高電界領域で降伏が生じてしまい、大きなゲートリーク電流が発生する恐れがある。
【００１１】
図２は、上記問題点を解決するために提案された、本発明の関連技術によるＨＥＭＴ２０の構成を示す。ただし簡単のため、図１で説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００１２】
図２を参照するに、ＨＥＭＴ２０ではチャネル領域の中央部において、ゲート電極１５ＧがＴａ2Ｏ5膜よりなるゲート絶縁膜１４を介して前記電子供給層１３に結合されているが、チャネル領域のドレイン端側およびソース端側においては、前記電子供給層１３上にバンドギャップの大きいＳｉＮ膜１６が、前記Ｔａ2Ｏ5膜１４と電子供給層１３との間に介在するように形成され、これにより、前記ＨＥＭＴ２０のドレイン耐圧を向上させている。
【００１３】
図２の構造は、例えば前記電子供給層１３上に前記ソース電極１５Ｓ，ドレイン電極１５Ｄを形成した後、図３（Ａ）の工程において前記電子供給層１２表面を覆うようにＳｉＮ膜１６を形成し、さらに図３（Ｂ）の工程において前記ＳｉＮ膜１６中に、前記電子供給層１３、あるいはその上の、図示していないｎ型ＧａＮキャップ層などの半導体層を露出するように開口部１６Ｇを形成し、さらに、前記ＳｉＮ膜１６を、前記開口部１６Ｇも含めて覆うように、Ｔａ2Ｏ5膜１４を形成することにより、形成することができる。
【００１４】
一方、図２の構造は、前記ＳｉＮ膜１６をパターニングし、前記チャネル領域中央部において前記半導体層を露出する開口部１６Ｇを、典型的にはドライエッチングで形成しているが、このため前記露出部はドライエッチングで使われるプラズマに曝され、ダメージを受けるのが避けられない。また前記開口部において前記半導体層が大気曝露されるため、ゲートリーク特性が劣化する恐れもある。
【００１５】
また図２の構造では、前記Ｔａ2Ｏ5膜１４が前記開口部１６Ｇ側壁面を覆って形成されるが、かかる構造では前記開口部１６Ｇの幅が、前記ゲート電極１５ＧのＴａ2Ｏ5膜１４への乗り上げ量とゲート長（ＳｉＮ膜１６の開口部、例えば幅０．８μｍ）との和が例えば１．４μｍの場合、０．８μｍ程度と小さいため、また前記Ｔａ2Ｏ5膜１４の膜厚が、１０ｎｍ程度と非常に薄いため、Ｔａ2Ｏ5膜１４のステップカバレッジが不良となりやすく、前記側壁面上において前記Ｔａ2Ｏ5膜１６Ｇの膜厚が局所的に減少し、かかる薄膜部を介してリーク電流が流れたり、ゲート電極１５から電子供給層１３あるいはｎ型ＧａＮキャップ層へと、ゲート電極１５Ｇを構成する金属元素の拡散が、例えば前記Ｔａ2Ｏ5膜１５とＳｉＮ膜１６の界面に沿って、生じたりする問題が発生する。
【００１６】
同様の問題は、ＭＥＳＦＥＴなど、ＨＥＭＴ以外の電界効果トランジスタにおいても発生すると考えられる。
【課題を解決するための手段】
【００１７】
一の側面によれば化合物半導体装置は、ソース領域およびドレイン領域の間にチャネル領域を含むＩＩＩ−Ｖ族窒化物半導体層と、前記ＩＩＩ−Ｖ族窒化物半導体層上に、前記チャネル領域を覆って形成された、金属酸化物成分よりなる第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され、前記チャネル領域において前記ゲート絶縁膜を露出する開口部を有する第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に、前記第２のゲート絶縁膜の表面を覆って形成され、前記開口部において前記第１のゲート絶縁膜に接するゲート電極と、前記ＩＩＩ−Ｖ族窒化物半導体層上、前記ソース領域および前記ドレイン領域にそれぞれオーミック接触して形成されたソースおよびドレイン電極と、を含み、前記第１のゲート絶縁膜は前記第２のゲート絶縁膜よりも高い比誘電率を有し、前記第２のゲート絶縁膜は前記第１のゲート絶縁膜よりも大きなバンドギャップを有し、前記ゲート電極は、前記開口部において底面が前記第１のゲート絶縁膜に接し側壁面が前記開口部の側壁面において前記第２のゲート絶縁膜に接する基部と、前記基部上の傘部とよりなる。
【００１８】
他の側面によれば化合物半導体装置の製造方法は、ソース領域およびドレイン領域の間にチャネル領域を含むＩＩＩ−Ｖ族窒化物半導体層と、前記ＩＩＩ−Ｖ族窒化物半導体層上に、前記チャネル領域を覆って形成された、金属酸化物成分よりなる第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され、前記チャネル領域において前記ゲート絶縁膜を露出する開口部を有する第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に、前記第２のゲート絶縁膜の表面を覆って形成され、前記開口部において底面が前記第１のゲート絶縁膜に接するゲート電極と、前記ＩＩＩ−Ｖ族窒化物半導体層上、前記ソース領域およびドレイン領域にそれぞれオーミック接触して形成されたソースおよびドレイン電極と、を含み、前記第１のゲート絶縁膜は前記第２のゲート絶縁膜よりも高い比誘電率を有し、前記第２のゲート絶縁膜は前記第１のゲート絶縁膜よりも大きなバンドギャップを有し、前記ゲート電極は、前記開口部において底面が前記第１のゲート絶縁膜に接し側壁面が前記開口部の側壁面において前記第２のゲート絶縁膜に接する基部と、前記基部上の傘部とよりなる化合物半導体装置の製造方法であって、基板上に、前記ＩＩＩ−Ｖ族窒化物半導体層をエピタキシャルに形成する工程と、前記ＩＩＩ−Ｖ族窒化物半導体層のうち前記ソース領域およびドレイン領域に、それぞれ前記ソース電極およびドレイン電極をオーミック接触して形成する工程と、前記ソースおよびドレイン電極を形成した後、前記ＩＩＩ−Ｖ族窒化物半導体層上に前記第１のゲート絶縁膜と第２のゲート絶縁膜を順次形成する工程と、前記第２のゲート絶縁膜を前記チャネル領域においてパターニングし、前記開口部を、前記第１のゲート絶縁膜が露出するように形成する工程と、前記第２のゲート絶縁膜上に前記ゲート電極を、前記ゲート電極の前記基部の底面が前記開口部において前記第１のゲート絶縁膜に接し、また前記基部が前記開口部の側壁面において前記第２のゲート絶縁膜に接するように形成する工程と、を含む。
【発明の効果】
【００１９】
本発明によればゲート電極が、チャネル領域を構成する半導体層に、金属酸化物よりなりシリコン酸化膜やシリコン窒化膜よりも高い比誘電率を有する第１のゲート絶縁膜を介して容量結合するため、半導体装置の閾値電圧のシフトや相互コンダクタンスの減少などの問題が軽減され、また高電界が発生するゲート電極端部においてゲート絶縁膜が、前記第１のゲート絶縁膜とバンドギャップの大きい第２のゲート絶縁膜の積層よりなるため、電界集中が軽減されると同時に、優れた耐圧特性が得られる。
【００２０】
その際本発明によれば、前記金属酸化物を成分として含み、いわゆるhigh-Ｋ膜よりなる第１のゲート絶縁膜が、平坦なＩＩＩ−Ｖ族窒化物半導体層上に形成され、段差部を覆うことがないため、局所的に膜厚が減少する部分が生じることがなく、図２の構造で生じていたような、ステップカバレッジ不良に伴うゲートリーク電流の増大や金属元素の拡散の問題が解消される。また本発明によれば、前記第２のゲート絶縁膜にドライエッチングにより開口部を形成した場合でも、その下のＩＩＩ−Ｖ族窒化物半導体層が、ドライエッチングで使われるプラズマに露出されることがなく、ＩＩＩ−Ｖ族窒化物半導体層の損傷を回避することができる。また、このように開口部を形成した後でゲート電極を、リフトオフ法などにより形成する場合でも、前記開口部を介してＩＩＩ−Ｖ族窒化物半導体層表面が大気露出されることがなく、チャネル領域における欠陥の形成が効果的に抑制される。
【００２１】
その際、前記第１のゲート絶縁膜として、Ｔａ2Ｏ5，Ａｌ2Ｏ3，ＨｆＯ2，ＺｒＯ2，Ｌａ2Ｏ3，Ｙ2Ｏ3のいずれかを含む膜を使うことにより、ＩＩＩ−Ｖ族窒化物半導体層との界面の劣化を、従来のシリコン酸化膜を使った場合に比べて低減することが可能となる。特にＴａ2Ｏ5は、比誘電率が他の金属酸化物よりも大きく、また絶縁破壊電界が大きいため、前記第１のゲート絶縁膜として好適である。またＡｌ2Ｏ3は、絶縁破壊電界が大きく、さらにＩＩＩ−Ｖ族窒化物半導体層との界面の劣化が抑制される。
【００２２】
さらに本発明によれば、前記第２のゲート絶縁膜として、安定でバンドギャップの大きいシリコン酸化膜あるいはシリコン窒化膜を使うことにより、ゲート電極のドレイン端近傍での降伏が抑制され、半導体装置の耐圧特性が大きく向上する。
【００２３】
さらに前記第１および第２のゲート絶縁膜により前記ＩＩＩ−Ｖ族窒化物半導体層の表面を、ソース電極とドレイン電極の間で連続的に覆うことにより、ＩＩＩ−Ｖ族窒化物半導体層表面における欠陥の発生が抑制され、半導体装置を良好な歩留まりで製造することが可能となり、また半導体装置を様々な雰囲気中で安定に動作させることが可能となる。
【００２４】
前記半導体装置は、ＩＩＩ−Ｖ族窒化物半導体層の表面がこのように第１および第２のゲート絶縁膜により保護されることから、前記ＩＩＩ−Ｖ族窒化物半導体層の表面部分にチャネルが形成されるＭＥＳＦＥＴであってもよい。
【００２５】
また前記半導体装置は、ＩＩＩ−Ｖ族窒化物半導体層の内部に電子供給層と電子走行層を含み、二次元電子ガスにより動作するＨＥＭＴであってもよい。その場合、Ａｌを含み電子親和力の小さい電子供給層上にＡｌを含まないＧａＮキャップ層を形成することで、前記ＩＩＩ−Ｖ族窒化物半導体層表面に、酸化による欠陥の発生を抑制することができる。
【発明を実施するための最良の形態】
【００２６】
［第１の実施形態］
図４は、本発明の第１の実施形態によるＭＥＳＦＥＴ４０の構成を示す。
【００２７】
図４を参照するに、サファイア基板４１の（０００１）面上にはＳｉにより、例えば２×１０18ｃｍ-3の濃度でｎ型にドープされたＧａＮ層４２が電子走行層として、例えば３μｍの膜厚に形成されており、前記電子走行層４２上には、Ｔｉ膜とＡｌ膜を積層したソース電極４３Ｓ，４３Ｄが、それぞれオーミック接触して形成されている。
【００２８】
さらに前記電子走行層４２は、前記ソース電極４３Ｓとドレイン電極４３Ｄの間で、厚さが例えば１０ｎｍのＴａ2Ｏ5膜４４により連続的に覆われており、前記Ｔａ2Ｏ5膜４４上にはＳｉＮ膜４５が、その全面を覆って、例えば１０ｎｍの膜厚に形成されている。
【００２９】
さらに前記ＳｉＮ膜４５中には、幅が例えば０．８５μｍの開口部４５Ｇが、チャネル領域に対応して形成されており、前記開口部４５Ｇには、露出されたＴａ2Ｏ5膜４４に接して、例えばＮｉ膜とＡｕ膜を積層したゲート電極４３Ｇが、例えば０．８μｍのゲート長で形成される。
【００３０】
かかる構成によれば、前記Ｔａ2Ｏ5膜４４とその上のＳｉＮ膜４５は、前記ゲート電極４３Ｇ直下のチャネル領域において、それぞれ第１および第２のゲート絶縁膜を構成するが、前記Ｔａ2Ｏ5膜４４は段差部のない、平坦なＧａＮ層４２の表面上に形成されるため、ステップカバレッジ不良による局所的な膜厚の減少が生じることはなく、その上にゲート電極４３Ｇを形成しても、リーク電流が増大したり、ゲート電極４３ＧからＧａＮ層４２への金属元素の拡散が生じたり、さらには前記ＧａＮ層４２中のＳｉドーパントが前記ゲート電極４３Ｇへと拡散したりする問題は生じない。
【００３１】
一方、前記ゲート電極４３Ｇは、ソース端部およびドレイン端部が、前記ＳｉＮ膜４５の表面を覆って延在し、これにより、特にドレイン端部における電界の集中が緩和され、ＭＥＳＦＥＴ４０はドレイン端において降伏を生じることなく高出力動作が可能となる。
【００３２】
また以下の製造工程の説明よりわかるように、前記開口部４５Ｇはドライエッチング工程により形成されるが、図４の構成では、前記開口部４５Ｇを形成した場合にもＧａＮ層４２が露出されることはなく、この状態でゲート電極４３Ｇを、レジストプロセスを含むリフトオフプロセスで形成しても、前記ＧａＮ層４２が大気に曝露されることがない。このため、トランジスタ動作にとって死活的な電子走行層４２の表面に酸化物などの欠陥が形成されることがなく、半導体装置の製造歩留まりが向上すると同時に、耐圧特性や動作速度などの動作特性が向上する。
【００３３】
次に、図５（Ａ）〜（Ｅ）を参照しながら、図４の半導体装置の製造工程を説明する。
【００３４】
図５（Ａ）を参照するに、ＳｉＣ基板４１上にはＭＯＶＰＥ法あるいはＭＢＥ法により前記ｎ型ＧａＮ層が３μｍ程度の膜厚で形成され、さらにソース電極４３Ｓおよびドレイン電極４３Ｄが、蒸着およびリフトオフプロセス、さらに５５０℃の温度での熱処理プロセスにより形成される。
【００３５】
さらに図５（Ｂ）の工程において、図５（Ａ）の構造上にＴａ2Ｏ5膜４４が、スパッタ法や、例えばＴａＣｌ5および酸素を原料としたＣＶＤ法により、１０ｎｍ程度の膜厚に形成される。
【００３６】
さらに図５（Ｃ）の工程において、前記図５（Ｂ）の構造上にＳｉＮ膜４５が、スパッタ法や、例えばＳｉＣｌ4と酸素を原料としたプラズマＣＶＤ法により、１０ｎｍ程度の膜厚に形成される。なお前記Ｔａ2Ｏ5膜４４は、金属原料ガスと酸化剤とを交互に、間にパージ工程を含みながら繰り返し供給する、いわゆるＡＬＤ法により形成してもよい。
【００３７】
さらに図５（Ｄ）の工程において前記ＳｉＮ膜４５上にレジストマスクを形成し、例えばＣＦ4などＣＦ系エッチングガスを使うことにより、前記ＳｉＮ膜４５中に、前記Ｔａ2Ｏ5膜を露出するように、開口部４５Ｇが形成される。その際、前記Ｔａ2Ｏ5膜４４が露出した時点で前記ＳｉＮ膜４５のドライエッチングを自動的に停止させることが可能である。これにより、前記ＧａＮ膜４２の表面はプラズマに露出されることがなく、またその後の工程でも、大気露出されることがなく、酸化物やその他の欠陥の生成が効果的に抑制される。
【００３８】
さらに図５（Ｅ）の工程において、前記開口部４５Ｇを充填するように、例えばゲート長が１．４μｍのゲート電極４３Ｇを、例えばＮｉ膜およびＡｕ膜の堆積により形成し、これにより、図４のＭＥＳＦＥＴが完成する。
【００３９】
なお前記Ｔａ2Ｏ5膜４４の代わりに、Ａｌ2Ｏ3膜、ＨｆＯ2膜，ＺｒＯ2，Ｌａ2Ｏ3，Ｙ2Ｏ3などの、いわゆるｈｉｇｈ−Ｋ膜とよばれる金属酸化膜を使うことも可能である。その際、前記金属酸化膜は、窒素を含んでいてもよい。また前記ＳｉＮ膜４５の代わりに、バンドギャップが大きく、アモルファス相を形成するシリコン酸化膜（ＳｉＯ2）膜を使うことも可能である。
［第２の実施形態］
図６は、本発明の第２の実施形態によるＨＥＭＴ６０の構成を示す。
【００４０】
図６を参照するに、ＳｉＣ基板６１の（００１）面上には、厚さが例えば３μｍの非ドープＧａＮ電子走行層６２Ａと、厚さが例えば３ｎｍで組成が例えばＡｌ０．２５Ｇａ０．７５Ｎの非ドープスペーサ層６２Ｂと、厚さが例えば２０ｎｍで組成が例えばＡｌ０．２５Ｇａ０．７５Ｎの、Ｓｉにより例えば２×１０18ｃｍ-3の濃度にドープされたｎ型ＡｌＧａＡｓ電子供給層６２Ｃと、厚さが例えば１０ｎｍ以下、例えば５ｎｍでＳｉにより例えば２×１０18ｃｍ-3の濃度にドープされたｎ型ＧａＮよりなるキャップ層６２Ｄを積層した積層体６２がエピタキシャルに形成されており、前記積層体６２上には、Ｔｉ膜とＡｌ膜を積層したソース電極６３Ｓ，６３Ｄが、それぞれオーミック接触して形成されている。かかる積層体６２中では、電子親和力の小さいＡｌＧａＮ層６２Ｂ，６２Ｃと電子親和力の大きい非ドープＧａＮ層６２Ａを隣接して形成しているため、前記電子供給層６２Ｃから電子が前記非ドープＧａＮ層６２Ａ中に供給されて、前記ＡｌＧａＮスペーサ層６２Ｂとの界面に沿って二次元電子ガス２ＤＥＧが形成される。
【００４１】
さらに前記積層体６２は、前記ソース電極６３Ｓとドレイン電極６３Ｄの間で、厚さが例えば１０ｎｍのＡｌ2Ｏ３膜６４により連続的に覆われており、前記Ａｌ2Ｏ３膜６４上にはＳｉＮ膜６５が、その全面を覆って、例えば１０ｎｍの膜厚に形成されている。
【００４２】
さらに前記ＳｉＮ膜６５中には、幅が例えば０．８５μｍの開口部６５Ｇが、チャネル領域に対応して形成されており、前記開口部６５Ｇには、露出されたＡｌ2Ｏ３膜４４に接して、例えばＮｉ膜とＡｕ膜を積層したゲート電極６３Ｇが、例えば１．４μｍのゲート長で形成される。
【００４３】
一方、前記ゲート電極６３Ｇは、ソース端部およびドレイン端部が、前記ＳｉＮ膜６５の表面を覆って延在し、これにより、特にドレイン端部における電界の集中が緩和され、ＨＥＭＴ６０はドレイン端において降伏を生じることなく高出力動作が可能となる。
【００４４】
かかる構成によれば、前記Ａｌ2Ｏ３膜６４とその上のＳｉＮ膜６５は、前記ゲート電極６３Ｇ直下のチャネル領域において、それぞれ第１および第２のゲート絶縁膜を構成するが、前記Ａｌ2Ｏ３膜６４は段差部のない、平坦な積層体６２の表面上に形成されるため、ステップカバレッジ不良による局所的な膜厚の減少が生じることはなく、その上にゲート電極６３Ｇを形成しても、リーク電流が増大したり、ゲート電極６３Ｇから積層体６２への金属元素の拡散が生じたり、さらには前記ＧａＮ層６２中のＳｉドーパントが前記ゲート電極６３Ｇへと拡散したりする問題は生じない。
【００４５】
また以下の製造工程の説明よりわかるように、前記開口部６５Ｇはドライエッチング工程により形成されるが、図６の構成では、前記開口部６５Ｇを形成した場合にも前記積層体６２の表面が露出されることはなく、この状態でゲート電極６３Ｇを、レジストプロセスを含むリフトオフプロセスで形成しても、前記積層体６２表面のＧａＮ層６２Ｄが大気に曝露されることがない。このため前記積層体６２の表面に酸化物などの欠陥が形成されることがなく、半導体装置の製造歩留まりが向上すると同時に、耐圧特性や動作速度などの動作特性が向上する。
【００４６】
次に、図７（Ａ）〜（Ｅ）を参照しながら、図６の半導体装置の製造工程を説明する。
【００４７】
図７（Ａ）を参照するに、ＳｉＣ基板４１上にはＭＯＶＰＥ法あるいはＭＢＥ法により前記層６２Ａ〜６２Ｄを積層した積層体６２が約３μｍ程度の膜厚で形成され、さらにソース電極６３Ｓおよびドレイン電極６３Ｄが、蒸着およびリフトオフプロセス、さらに５５０℃の温度での熱処理プロセスにより形成される。
【００４８】
さらに図７（Ｂ）の工程において、図７（Ａ）の構造上にＡｌ2Ｏ３膜６４が、スパッタ法や、例えばＴＭＡ（トリメチルアルミニウム）および酸素を原料としたＭＯＣＶＤ法により、１０ｎｍ程度の膜厚に形成される。
【００４９】
さらに図７（Ｃ）の工程において、前記図７（Ｂ）の構造上にＳｉＮ膜６５が、スパッタ法や、例えばＳｉＣｌ4と酸素を原料としたプラズマＣＶＤ法により、１０ｎｍ程度の膜厚に形成される。なお前記Ａｌ2Ｏ３膜６４は、Ａｌの原料ガスと酸化剤とを交互に、間にパージ工程を含みながら繰り返し供給する、いわゆるＡＬＤ法により形成してもよい。
【００５０】
さらに図７（Ｄ）の工程において前記ＳｉＮ膜６５上にレジストマスクを形成し、例えばＣＦ4などＣＦ系エッチングガスを使うことにより、前記ＳｉＮ膜６５中に、前記Ａｌ2Ｏ３膜６４を露出するように、開口部６５Ｇが形成される。その際、前記Ａｌ2Ｏ３膜６４が露出した時点で前記ＳｉＮ膜６５のドライエッチングを自動的に停止させることが可能である。これにより、前記積層体６２，特にＡｌを含むＡｌＧａＮ電子供給層６２Ｃを覆うｎ型ＧａＮ膜６２Ｄの表面がプラズマに露出されることがなく、またその後の工程でも、大気露出されることがなく、前記電子供給層６２Ｃへの酸化物やその他の欠陥の生成が効果的に抑制される。
【００５１】
さらに図７（Ｅ）の工程において、前記開口部６５Ｇを充填するように、例えばゲート長が１．４μｍのゲート電極４３Ｇを、例えばＮｉ膜およびＡｕ膜の堆積により形成し、これにより、図６のＨＥＭＴが完成する。
【００５２】
なお前記Ａｌ2Ｏ３膜６４の代わりに、Ｔａ2Ｏ５膜、ＨｆＯ2膜，ＺｒＯ2，Ｌａ2Ｏ3，Ｙ2Ｏ3、あるいはこれらの混合物などの、いわゆるｈｉｇｈ−Ｋ膜とよばれる金属酸化膜を使うことも可能である。その際、前記金属酸化膜は、窒素を含んでいてもよい。また前記ＳｉＮ膜６５の代わりに、バンドギャップが大きく、アモルファス相を形成するシリコン酸化膜（ＳｉＯ2）膜を使うことも可能である。
【００５３】
なお本実施形態において前記ソース電極６３Ｓ，ドレイン電極６３Ｄは、図８に示すように前記ｎ型ＧａＮキャップ層中に進入するように形成してもよく、図９に示すように、ｎ型ＡｌＧａＮ電子供給層６２Ｃに到達するように形成してもよく、さらに図１０に示すように、前記電子供給層６２Ｃ内に進入するように形成してもよい。図８〜１０中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００５４】
なお、本実施形態および先の実施形態において、ＭＥＳＦＥＴあるいはＨＥＭＴはＳｉＣ基板上にエピタキシャル成長したＧａＮ層４２あるいは積層体６２上に形成しているが、前記基板としてサファイア基板を使うことも可能である。また前記基板として、単結晶ＧａＮ基板を使うことも可能である。ＳｉＣ基板あるいはサファイア基板を使った場合には、大口径の基板が得られるため、半導体装置の費用を低減することができる。一方、単結晶ＧａＮ基板を使った場合には、電子走行層４２あるいは６２Ａ中の転位密度を低減することができ、半導体装置をより大出力あるいはより高速に動作させることが可能となる。
【００５５】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載の要旨内において様々な変形・変更が可能である。
（付記１）
ソース領域およびドレイン領域の間にチャネル領域を含むＩＩＩ−Ｖ族窒化物半導体層と、
前記ＩＩＩ−Ｖ族窒化物半導体層上に、前記チャネル領域を覆って形成された、金属酸化物成分を含む第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され、前記チャネル領域において前記ゲート絶縁膜を露出する開口部を有する第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に、前記第２のゲート絶縁膜の表面を覆って形成され、前記開口部において前記第１のゲート絶縁膜に接するゲート電極と、
前記ＩＩＩ−Ｖ族窒化物半導体層上、前記ソース領域およびドレイン領域にそれぞれオーミック接触して形成されたソースおよびドレイン電極と、よりなることを特徴とする化合物半導体装置。
（付記２）
前記金属酸化物成分は、Ｔａ2Ｏ5，Ａｌ2Ｏ3，ＨｆＯ2，ＺｒＯ2，Ｌａ2Ｏ3，Ｙ2Ｏ3、もしくはこれらの混合物のいずれかである付記１記載の化合物半導体装置。
（付記３）
前記第２のゲート絶縁膜は、シリコン窒化膜あるいはシリコン酸化膜よりなる付記１または２記載の化合物半導体装置。
（付記４）
前記第１および第２のゲート絶縁膜は、前記ＩＩＩ−Ｖ族窒化物半導体層上を、前記ソース電極およびドレイン電極まで、連続的に覆う付記１〜３のうち、いずれか一項記載の化合物半導体装置。
（付記５）
前記ＩＩＩ−Ｖ族窒化物半導体層は、電子走行層となるｎ型ＧａＮ層を含む付記１〜４のうち、いずれか一項記載の化合物半導体装置。
（付記６）
前記ＩＩＩ−Ｖ族窒化物半導体層は、非ドープＧａＮ層よりなる電子走行層と、前記電子走行層上に形成され、ｎ型ＡｌＧａＮ層よりなり、前記電子走行層に電子を供給する電子供給層と、を含み、前記電子走行層中には、二次元電子ガスが形成されている付記１〜５のうち、いずれか一項記載の化合物半導体装置。
（付記７）
前記ＩＩＩ−Ｖ族窒化物半導体層は、前記電子供給層上に、ＧａＮよりなるキャップ層を有する請求項６記載の化合物半導体装置。
（付記８）
前記ＩＩＩ−Ｖ族窒化物半導体層は、ＳｉＣ基板上にエピタキシャルに形成されている付記１〜７のうち、いずれか一項記載の化合物半導体装置。
（付記９）
ソース領域およびドレイン領域の間にチャネル領域を含むＩＩＩ−Ｖ族窒化物半導体層と、前記ＩＩＩ−Ｖ族窒化物半導体層上に、前記チャネル領域を覆って形成された、金属酸化物成分を含む第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され、前記チャネル領域において前記ゲート絶縁膜を露出する開口部を有する第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に、前記第２のゲート絶縁膜の表面を覆って形成され、前記開口部において前記第１のゲート絶縁膜に接するゲート電極と、前記ＩＩＩ−Ｖ族窒化物半導体層上、前記ソース領域およびドレイン領域にそれぞれオーミック接触して形成されたソースおよびドレイン電極と、よりなる化合物半導体装置の製造方法であって、
基板上に、前記ＩＩＩ−Ｖ族窒化物半導体層をエピタキシャルに形成する工程と、
前記ＩＩＩ−Ｖ族窒化物半導体層のうち前記ソース領域およびドレイン領域に、それぞれ前記ソース電極およびドレイン電極をオーミック接触して形成する工程と、
前記ソースおよびドレイン領域を形成した後、前記ＩＩＩ−Ｖ族窒化物半導体層上に前記第１のゲート絶縁膜と第２のゲート絶縁膜を順次形成する工程と、
前記第２のゲート絶縁膜を前記チャネル領域においてパターニングし、前記開口部を、前記第１のゲート絶縁膜が露出するように形成する工程と、
前記第２のゲート絶縁膜上に前記ゲート電極を、前記開口部において、前記第１のゲート絶縁膜に接するように形成する工程と、
を含むことを特徴とする化合物半導体装置の製造方法。
【図面の簡単な説明】
【００５６】
【図１】従来のＧａＮ−ＨＥＭＴの構成を示す図である。
【図２】本発明の関連技術によるＧａＮ−ＨＥＭＴ、およびその問題点を説明する図である。
【図３】図２のＧａＮ−ＨＥＭＴの製造工程を説明する図である。
【図４】本発明の第１の実施形態によるＭＥＳＦＥＴの構成を示す図である。
【図５】図４のＭＥＳＦＥＴの製造工程を説明する図である。
【図６】本発明の第２の実施形態によるＨＥＭＴの構成を示す図である。
【図７】図６のＨＥＭＴの製造工程を説明する図である。
【図８】図６のＨＥＭＴの一変形例を示す図である。
【図９】図６のＨＥＭＴの別の変形例を示す図である。
【図１０】図６のＨＥＭＴの他の変形例を示す図である。
【符号の説明】
【００５７】
１１，４１  基板
１２，４２  電子走行層
１３  電子供給層
１４，４４  ゲート絶縁膜
１５Ｄ，４３Ｄ，６３Ｄ  ドレイン電極
１５Ｇ，４３Ｇ，６３Ｇ  ゲート電極
１５Ｓ，４３Ｓ，６３Ｓ  ソース電極
１６  ＳｉＮ膜
１６Ｇ  開口部
２ＤＥＧ  二次元電子ガス
２０，６０  ＨＥＭＴ
４０  ＭＥＳＦＥＴ
４４，６４  第１ゲート絶縁膜
４５，６５  第２ゲート絶縁膜
４５Ｇ  開口部
６２  積層体
６２Ａ  電子走行層
６２Ｂ  スペーサ層
６２Ｃ  電子供給層
６２Ｄ  キャップ層
【図１】
0005401775.tif 000002
【図２】
0005401775.tif 000003
【図３】
0005401775.tif 000004
【図４】
0005401775.tif 000005
【図５】
0005401775.tif 000006
【図６】
0005401775.tif 000007
【図７】
0005401775.tif 000008
【図８】
0005401775.tif 000009
【図９】
0005401775.tif 000010
【図１０】
0005401775.tif 000011