(57)【特許請求の範囲】
【請求項１】
複数の画素が２次元状に配列された画素アレイと、前記画素アレイの各列に対して設けられた複数の列信号線を介して前記画素アレイから信号を読み出すように前記画素アレイの一方の側に配置された複数の列信号処理回路とを有し、前記画素アレイの互いに異なる色の画素の信号が同一期間に前記複数の列信号処理回路によって読み出される固体撮像装置であって、
前記複数の列信号処理回路のうち少なくとも互いに異なる色の画素の信号を処理する列信号処理回路は、導電線を介して駆動され、前記導電線は、前記少なくとも互いに異なる色の画素の信号を処理する列信号処理回路が配置された領域の中では互いに分離され、当該領域の外では相互に接続されている、
ことを特徴とする固体撮像装置。
【請求項２】
前記少なくとも互いに異なる色の画素の信号を処理する列信号処理回路には、前記導電線を介して、電源電圧が供給される、
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記少なくとも互いに異なる色の画素の信号を処理する列信号処理回路には、前記導電線を介して、互いに同一の論理レベルを有する制御信号が供給される、
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項４】
前記導電線は、当該固体撮像装置の外部装置によって駆動されるパッドに対して、前記領域の外において、インターフェース回路を介して又は直接に、接続されていることを特徴とする請求項１乃至３のいずれか１項に記載の固体撮像装置。
【請求項５】
前記複数の列信号処理回路は、Ｎ型半導体基板の第１Ｐウエルに配置された第１の列信号処理回路と、前記Ｎ型半導体基板の第２Ｐウエルに配置された第２の列信号処理回路とを含み、前記第１Ｐウエルと前記第２Ｐウエルとが互いに分離され、前記第１の列信号処理回路と前記第２の列信号処理回路とは、互いに異なる色の画素の信号を処理する、
ことを特徴とする請求項１乃至４のいずれか１項に記載の固体撮像装置。
【請求項６】
前記複数の列信号処理回路は、Ｎ型半導体基板の第１Ｐウエルに配置された第１の列信号処理回路と、前記Ｎ型半導体基板の第２Ｐウエルに配置された第２の列信号処理回路とを含み、前記第１Ｐウエルと前記第２Ｐウエルとが互いに分離され、前記第１ＰウエルにＮウエルが配置され、前記第２ＰウエルにＮウエルが配置され、前記第１の列信号処理回路と前記第２の列信号処理回路とは、互いに異なる色の画素の信号を処理する、
ことを特徴とする請求項１乃至４のいずれか１項に記載の固体撮像装置。
【請求項７】
前記画素アレイの各列に対して設けられた複数の第２列信号線を介して前記画素アレイから信号を読み出すように前記画素アレイの他方の側に配置された複数の列信号処理回路を更に有する、
ことを特徴とする請求項１乃至６のいずれか１項に記載の固体撮像装置。
【請求項８】
請求項１乃至７のいずれか１項に記載の固体撮像装置と、
前記固体撮像装置から出力される信号を処理する処理部と、
を備えることを特徴とするカメラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置およびそれを含むカメラに関する。
【背景技術】
【０００２】
デジタルカメラ、デジタルカムコーダなどカメラには、複数の光電変換部が２次元配列されたＣＭＯＳイメージセンサ等の固体撮像装置が搭載されている。固体撮像装置には、連続撮影速度（秒間撮影枚数）の向上や高精細動画撮影に対応するために、ますます高いフレームレートが求められている。特許文献１には、固体撮像装置のフレームレートを向上させるために、画素アレイの各列に対して複数本の列読出線は設けた固体撮像装置が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−３１１８２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
複数の色の画素の信号が同一期間に読み出される構成においては、列信号線の電位変化が列信号処理回路を駆動する電源線または列信号処理回路を制御する信号線を介して他の列信号線に影響を与えうる。これによって、複数の色の画素の信号が相互に影響し合って混色が生じうる。
【０００５】
本発明は、上記の課題認識を契機としてなされたものであり、複数の色の画素の信号が同一期間に読み出される構成における混色を低減するために有利な技術を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の１つの側面は、複数の画素が２次元状に配列された画素アレイと、前記画素アレイの各列に対して設けられた複数の列信号線を介して前記画素アレイから信号を読み出すように前記画素アレイの一方の側に配置された複数の列信号処理回路とを有し、前記画素アレイの互いに異なる色の画素の信号が同一期間に前記複数の列信号処理回路によって読み出される固体撮像装置に係り、前記複数の列信号処理回路のうち少なくとも互いに異なる色の画素の信号を処理する列信号処理回路は、導電線を介して駆動され、前記導電線は、前記少なくとも互いに異なる色の画素の信号を処理する列信号処理回路が配置された領域の中では互いに分離され、当該領域の外では相互に接続されている。
【発明の効果】
【０００７】
本発明によれば、複数の色の画素の信号が同一期間に読み出される構成における混色を低減するために有利な技術が提供される。
【図面の簡単な説明】
【０００８】
【図１】固体撮像装置の構成を例示するブロック図である。
【図２】電源線を介して混色が発生する理由を説明するための図である。
【図３】制御線を介して混色が発生する理由を説明するための図である。
【図４】本発明の第１実施形態の固体撮像装置の構成を示す図である。
【図５】本発明の第２実施形態の固体撮像装置の構成を示す図である。
【図６】本発明の第３実施形態の固体撮像装置の構成を示す図である。
【図７】第１〜第３実施形態の固体撮像装置のチップレイアウトを例示的に説明するための図である。
【図８】第１〜第３実施形態の固体撮像装置の変形例を説明するための図である。
【図９】第１〜第３実施形態の固体撮像装置の具体的な回路構成および動作を例示的に説明するための図である。
【図１０】第１〜第３実施形態の固体撮像装置の具体的な回路構成および動作を例示的に説明するための図である。
【図１１】固体撮像装置の断面構成を例示的に説明するための図である。
【図１２】固体撮像装置の断面構成を例示的に説明するための図である。
【発明を実施するための形態】
【０００９】
まず、前述の混色の問題について具体例を挙げて説明する。図１は、固体撮像装置の構成を例示するブロック図である。画素アレイ１０２は、複数の画素部１０１が２次元状に配列されて構成されている。各画素は、例えば、光電変換素子と、フローティングディフュージョン（以下、ＦＤ）と、光電変換素子で発生し蓄積された電荷をＦＤに転送する転送スイッチと、ＦＤに転送された電荷に応じた信号を列信号線１２２、１２３に出力する増幅部とを含みうる。各画素は、更に、ＦＤの電位をリセットするリセット部と、選択部とを含みうる。選択部を省略し、ＦＤの電位を制御することによって行を選択する方式もある。
【００１０】
各画素には、例えば、原色フィルタ方式では、Ｒ、Ｇ１、Ｇ２、Ｂのいずれかのカラーフィルタがベイヤー配列等の配列に従って配置されている。Ｒ、Ｇ１、Ｇ２、Ｂのカラーフィルタが配置された画素をＲ画素、Ｇ１画素、Ｇ２画素、Ｂ画素と呼ぶことができる。Ｒ画素は赤色の画素、Ｇ１画素およびＧ２画素は緑色の画素、Ｂ画素は青色の画素である。Ｇ１画素とＧ２画素とは同一色の画素であり（両者をＧ画素と呼んでもよい）、Ｒ画素、Ｇ画素、Ｂ画素は互いに異なる色の画素である。なお、ここで説明する問題は、補色フィルタ方式および他の方式においても、同一期間に異なる色の画素から列信号線を介して信号を読み出す場合に生じうる。また、ここで説明する問題は、ＭＯＳイメージセンサのみならず、ＣＣＤイメージセンサなどの他の固体撮像装置においても生じうるものであり、本発明は、ＭＯＳイメージセンサのみならず、ＣＣＤイメージセンサなどの他の固体撮像装置にも適用され可能である。
【００１１】
画素アレイ１０２の行の選択は、行選択回路（垂直走査回路）１２０によってなされ、画素アレイ１０２の列（列信号回路）の選択は、列選択回路（水平走査回路）１０６および１０７によってなされる。行選択回路１２０、列選択回路１０６および１０７は、タイミング制御回路１０４がクロック１０３に基づいて発生するタイミング信号に従って動作する。列選択回路１０７によって選択された列の画素は、その列の列信号処理回路によって読み出されて、スイッチ１５１、水平信号線１３１、１３２および出力アンプ１４１、１４２を介して出力される。列選択回路１０６によって選択された列の画素は、その列の列信号処理回路によって読み出されて、スイッチ１５２、水平信号線１３３、１３４および出力アンプ１４３、１４４を介して出力される。
【００１２】
画素アレイ１０２には、各列に２本の列信号線１２２、１２３が設けられように複数の列信号線１２２、１２３が設けられている。複数の列信号線１２２は、画素アレイ１０２の一方の側に配置された列信号処理回路１０８〜１１１に接続されている。複数の列信号線１２３は、画素アレイ１０２の他方の側に配置された列信号処理回路１１４〜１１７に接続されている。列信号処理回路１０８〜１１１は、複数の列信号線１２２を介して同一期間にＧ２画素およびＢ画素から信号を読み出す。列信号処理回路１１４〜１１７は、複数の列信号線１２３を介して同一期間にＲ画素およびＧ１画素から信号を読み出す。この例では、画素アレイ１０２の一方の側に配置された列信号処理回路１０８〜１１１によって２つの異なる色の画素から同一期間に信号が読み出される。また、この例では、画素アレイ１０２の他方の側に配置された列信号処理回路１１４〜１１７によって２つの異なる色の画素から同一期間に信号が読み出される。また、典型的には、列信号処理回路１０８〜１１１、１１４〜１１７は、同一期間に画素から信号を読み出すように制御され、全ての色の画素から同一期間に信号が読み出されうる。このように、各列に２本の列信号線を配置すると、同一期間に異なる色の画素の信号が読み出されることになり、これは各列に３本以上の列信号線を配置した場合についても同様である。つまり、各列に複数本の列信号線を配置すると、同一期間に異なる色の画素の信号が読み出されることになる。
【００１３】
列信号処理回路１０８〜１１１には、電源部１１２から電源線１１２Ｌを介して電源電圧が供給され、また、制御線１１３Ｌを介して制御信号１１３が供給される。列信号処理回路１０８〜１１１は、同一期間に、Ｇ２画素およびＢ画素、即ち異なる色の画素から信号を読み出す。そのため、いずれかの列信号線１２２に現れる信号の振幅が大きい場合に、電源線１１２Ｌや制御線１１３Ｌを介して他の列信号線１２２に現れる信号に影響を与えうる。列信号処理回路１１４〜１１７には、電源部１１８から電源線１１８Ｌを介して電源電圧が供給され、また、制御線１１９Ｌを介して制御信号１１９が供給される。列信号処理回路１１４〜１１７は、同一期間に、Ｒ画素およびＧ１画素、即ち異なる色の画素から信号を読み出す。そのため、いずれかの列信号線１２３に現れる信号の振幅が大きい場合に、電源線１１８Ｌや制御線１１９Ｌを介して他の列信号線１２３に現れる信号に影響を与えうる。
【００１４】
図２を参照しながら電源線を介して混色が発生する理由を説明する。２つの列信号線１２３を区別するために、列信号処理回路１１４、１１５に接続された列信号線１２２を列信号線１２３ａ、１２３ｂとする。強度の大きな信号が列信号線１２３ａを介して列信号処理回路１１４の増幅回路３０５に入力されたとき、電源線１１８Ｌの電位が変動しうる。このとき、列信号線１２３ｂを介して信号が入力される列信号処理回路１１５の増幅回路３０６は、電源線１１８Ｌの電位の変動の影響を受ける。したがって、増幅回路３０６から出力される信号は、電源線１１８Ｌの電位の変動の影響を受ける。つまり、同一期間に複数の色の信号が電源線を共通にする列信号処理回路によって読み出されと混色が発生する。これにより、解像度や色再現性が低下する。なお、電源線の電源電圧の変動の影響は、同一の色の画素間でも現れうるが、それによる画質の低下は、異なる色の画素間における混色によるものよりも小さい。
【００１５】
図３を参照しながら制御線を介して混色が発生する理由を説明する。強度の大きな信号が列信号線１２３ａを介して列信号処理回路１１４の増幅回路３０５に入力される場合を考える。この場合、列信号線１２３ａ（又は、列信号線１２３ａの電位の変動に応じて電位が変動する信号線）と制御線１１９Ｌとの容量結合によって制御線１１９Ｌの電位が変動しうる。このとき、列信号線１２３ｂ（又は、列信号線１２３ｂを介して信号が入力される列信号処理回路１１５の増幅回路３０６）は、制御線１１９Ｌの電位の変動の影響を受ける。したがって、増幅回路３０６から出力される信号は、制御線１１９Ｌの電位の変動の影響を受ける。つまり、同一期間に複数の色の信号が制御線を共通にする列信号処理回路によって読み出されと混色が発生する。これにより、解像度や色再現性が低下する。
【００１６】
以上を要約すると、同一期間に複数の色の信号が導電線（例えば、電源線または制御線）を共通にする列信号処理回路によって読み出されと混色が発生しうる。
【００１７】
カラーフィルタの配列を変更することで、同一期間に信号を読み出す画素の色の組み合わせを変更することができる。例えば、隣り合った画素のカラーフィルタを同一色とすることで、同一期間に読み出す画素の色を同一色とすることができる。この場合、色毎に読み出しの期間が異なるので混色を減らすことができる。しかし、隣り合った画素のカラーフィルタが同一色である配列では、異なる色である場合と比較して、高い解像度を得ることができない。
【００１８】
混色が生じると、当該画素の信号強度が大きい場合に、その影響を受ける画素の信号値が正しい信号値よりも高くなる場合が多いが、過渡応答の状態と読み出しのタイミングによっては正しい信号値よりも低くなる場合もある。
【００１９】
以下、本発明の実施形態を説明する。図４は、本発明の第１実施形態の固体撮像装置の構成を示す図である。図４において、図１における構成要素と同一の構成要素には同一の符号が付されている。なお、図４において、画素アレイ１０２は、画素部１０１が４行４列に配列されているが、これは説明の便宜のためであり、一般的には、より多くの画素部１０１が配列される。図４に示す実施形態では、複数の列信号処理回路のうち少なくとも異なる色の画素の信号を処理する列信号処理回路は、分離された導電線を介して駆動される。より具体的には、複数の列信号処理回路のうち少なくとも異なる色の画素の信号を処理する列信号処理回路には、分離された導電線（電源線）を介して電源電圧が供給され、分離された導電線（制御線）を介して同一論理レベルの制御信号が供給される。ここで、複数の列信号処理回路のうち少なくとも同一の色の画素の信号を処理する列信号処理回路にも、分離された電源線を介して電源電圧が供給され、分離された制御線を介して同一論理レベルの制御信号が供給されてもよい。
【００２０】
電源部１１２に接続された１つの導電線である電源線５１９は、電源電圧の供給先（あるいは駆動対象）である列信号処理回路５０６〜５０９が配置された領域の外において、導電線である電源線５１９ａ、５１９ｂに分岐されている。よって、電源線５１９は、電源電圧の供給先である列信号処理回路５０６〜５０９が配置された領域の中では電源線５１９ａ、５１９ｂに分離されている。電源部１１８に接続された１つの導電線である電源線５２０は、電源電圧の供給先である列信号処理回路５１０〜５１３が配置された領域の外において、導電線（あるいは駆動対象）である電源線５２０ａ、５２０ｂに分岐されている。よって、電源線５２０は、電源電圧の供給先である列信号処理回路５１０〜５１３が配置された領域の中では電源線５２０ａ、５２０ｂに分離されている。
【００２１】
タイミング制御回路１０４に接続された１つの導電線である制御線５１６は、制御信号の供給先（あるいは駆動対象）である列信号処理回路５０６〜５０９が配置された領域の外において、導電線である制御線５１６ａ、５１６ｂに分岐されている。よって、制御線５１６は、制御信号のの供給先である列信号処理回路５０６〜５０９が配置された領域の中では制御線５１６ａ、５１６ｂに互いに分離されている。タイミング制御回路１０４に接続された１つの導電線である制御線５１７は、制御信号の供給先（あるいは駆動対象）である列信号処理回路５０６〜５０９が配置された領域の外において、導電線である制御線５１７ａ、５１７ｂに分岐されている。よって、制御線５１７は、制御信号の供給先である列信号処理回路５０６〜５０９が配置された領域の中では制御線５１７ａ、５１７ｂに互いに分離されている。なお、電源部１１２、１１８は、外部から供給される電圧を変換する電圧変換回路等のインターフェース回路（電源回路）であってもよいし、チップとして構成される固体撮像装置の電源パッドであってもよい。ここで、電源パッドは、固体撮像装置あるいはチップの外部回路（外部電源回路）から駆動されるパッドの一例である。
【００２２】
第１実施形態では、Ｇ２画素の信号を処理する列信号処理回路５０６、５０８には、電源線５１９ａを介して電源電圧が供給され、制御線５１６ａを介して制御信号の一例としての列信号処理パルスが供給される。Ｂ画素の信号を処理する信号処理回路５０７、５０９には、電源線５１９ｂを介して電源電圧が供給され、制御線５１６ｂを介して制御信号の一例としての列信号処理パルスが供給される。Ｒ画素の信号を処理する列信号処理回路５１０、５１２には、電源線５２０ａを介して電源電圧が供給され、制御線５１７ａを介して制御信号の一例としての列信号処理パルスが供給される。Ｇ１画素の信号を処理する信号処理回路５１１、５１３には、電源線５２０ｂを介して電源電圧が供給され、制御線５１７ｂを介して制御信号の一例としての列信号処理パルスが供給される。電源線５１９ａ、５１９ｂ、５２０ａ、５２０ｂは、互いに分離された電源線であり、制御線５１６ａ、５１６ｂ、５１７ａ、５１７ｂは、互いに分離された制御線である。ここで、Ｇ１画素とＧ２画素は、同一の色の画素である。しかし、第１実施形態では、Ｇ１画素の信号を処理する信号処理回路５１１、５１３に接続された電源線５２０ｂ、制御線５１７ｂは、Ｇ２画素の信号を処理する列信号処理回路５０６、５０８に接続された電源線５１９ａ、制御線５１６ａとは異なる。
【００２３】
図４に示す実施形態では、複数の信号処理回路のうち少なくとも異なる色の画素の信号を処理する信号処理回路に対して、分離された電源線を介して電源電圧が供給され、かつ、分離された制御線を介して同一論理レベルの制御信号が供給される。しかしながら、複数の信号処理回路のうち少なくとも異なる色の画素の信号を処理する信号処理回路に対して、分離された電源線を介して電源電圧が供給されるだけでも混色の問題は低減される。また、複数の信号処理回路のうち少なくとも異なる色の画素の信号を処理する信号処理回路に対して、分離された制御線を介して同一論理レベルの制御信号が供給されるだけでも混色の問題は低減される。よって、複数の信号処理回路のうち少なくとも異なる色の画素の信号を処理する信号処理回路に対して、分離された電源線を介して電源電圧が供給されるだけでもよい。或いは、複数の信号処理回路のうち少なくとも異なる色の画素の信号を処理する信号処理回路に対して、分離された制御線を介して同一論理レベルの制御信号が供給されるだけでもよい。
【００２４】
図５は、本発明の第２実施形態の固体撮像装置の構成を示す図である。第２実施形態では、Ｇ１画素およびＧ２画素の信号は、画素アレイ１０２から見て同じ方向に配置された列信号処理回路６０６〜６０９によって読み出される。この場合にも、Ｇ１画素とＧ２画素の信号を読み出す列信号処理回路６０６〜６０９を互いに分離された導電性を介して駆動してもよい。すなわち、Ｇ１画素とＧ２画素の信号を読み出す列信号処理回路６０６〜６０９に対して、互いに分離された電源線および／または分離された制御線を提供してもよい。しかし、Ｇ１画素とＧ２画素とは同一色であるので、Ｇ１画素とＧ２画素との相互の影響は、異なる色の間の混色と比較して小さい。
【００２５】
図６は、本発明の第３実施形態の固体撮像装置の構成を示す図である。第３実施形態では、全ての列信号処理回路９０６〜９１３が画素アレイ１０２から見て同じ方向に配置されている。第３実施形態においても、複数の信号処理回路のうち少なくとも異なる色の画素の信号を処理する信号処理回路は、互いに分離された導電線を介して駆動される。すなわち、第３実施形態においても、複数の信号処理回路のうち少なくとも異なる色の画素の信号を処理する信号処理回路は、分離された電源線を介して電源電圧が供給され、分離された制御線を介して互いに同一論理レベルの制御信号が供給される。ここで、複数の信号処理回路のうち少なくとも異なる色の画素の信号を処理する信号処理回路に対して、分離された電源線を介して電源電圧が供給されるだけでもよい。或いは、複数の信号処理回路のうち少なくとも異なる色の画素の信号を処理する信号処理回路に対して、分離された制御線を介して互いに同一論理レベルの制御信号（列信号処理パルス）が供給されるだけでもよい。
【００２６】
電源部１１８に接続された電源線５２０は、電源電圧の供給先である列信号処理回路９０６〜９１３が配置された領域の外において、電源線５２０ａ〜５２０ｄに分離されている。タイミング制御回路１０４に接続された制御線５１７は、制御信号の供給先である列信号処理回路９０６〜９１３が配置された領域の外において、制御線５１７ａ〜５１７ｄに分離されている。
【００２７】
第１実施形態および第３実施形態のように、隣接する列信号処理回路の配置位置を列方向にずらすことによって画素部１０１の配列ピッチが縮小した場合においても列信号処理回路の配置設計が容易になる。
【００２８】
図７を参照しながら第１〜第３実施形態の固体撮像装置のチップレイアウトについて例示的に説明する。図７に示す例では、電源部１１２および電源部１１８は、チップ７００として構成された固体撮像装置の電源パッド７０として構成されている。チップ７００は、固体撮像装置のほかに他の回路（例えば、メモリ、論理回路など）を含んでもよい。電源線５１９は、例えば電圧変換回路等のインターフェース回路（電源回路）を介して又は直接に電源パッド７０に接続されている。電源線５１９は、電源電圧の供給先である列信号処理ブロック７１０が配置された領域の外において電源線５１９ａ、５１９ｂに分岐（分離）されている。電源パッド７０に接続された電源線５２０は、電源電圧の供給先である列信号処理ブロック７２０が配置された領域の外において電源線５２０ａ、５２０ｂに分岐（分離）されている。ここで、電源線５１９、５２０は、互いに異なる電源パッドに対して電圧変換回路等のインターフェース回路（電源回路）を介して又は直接に接続されてもよい。
【００２９】
列信号処理ブロック７１０は、複数の列信号処理回路（第１実施形態では、列信号処理回路５０６〜５０９）で構成されるブロックである。また、列信号処理ブロック７１０は、第１領域７１０Ａおよび第２領域７１０Ｂを含む。第１領域７１０Ａは、第２領域７１０Ｂよりも画素アレイ１０２に近い。換言すると、第１領域７１０Ａは、画素アレイ１０２と第２領域７１０Ｂとの間に配置されている。第１領域７１０Ａには、同一の色の画素の信号を読み出す第１の列信号処理回路（第１実施形態では、５０６、５０８）が配置されている。第２領域７１０Ｂには、同一の色の画素の信号を読み出す第２の列信号処理回路（第１実施形態では、５０７、５０９）が配置されている。第１領域７１０Ａに配置された第１の列信号処理回路と第２領域７１０Ｂに配置された第２の列信号処理回路とは、互いに異なる色の画素の信号を読み出す。
【００３０】
列信号処理ブロック７２０も同様に、複数の列信号処理回路（第１実施形態では、列信号処理回路５１０〜５１３）で構成されるブロックである。また、列信号処理ブロック７２０は、第１領域７２０Ａおよび第２領域７１２Ｂを含む。第１領域７２０Ａは、第２領域７２０Ｂよりも画素アレイ１０２に近い。換言すると、第１領域７２０Ａは、画素アレイ１０２と第２領域７２０Ｂとの間に配置されている。第１領域７２０Ａには、同一の色の画素の信号を読み出す第１の列信号処理回路（第１実施形態では、５１１、５１３）が配置されている。第２領域７２０Ｂには、同一の色の画素の信号を読み出す第２の列信号処理回路（第１実施形態では、５１０、５１２）が配置されている。第１領域７２０Ａに配置された第１の列信号処理回路と第２領域７２０Ｂに配置された第２の列信号処理回路とは、互いに異なる色の画素の信号を読み出す。
【００３１】
タイミング制御回路１０４に接続された制御線５１６は、制御信号の供給先である列信号処理ブロック７１０が配置された領域の外において制御線５１６ａ、５１６ｂに分岐（分離）されている。タイミング制御回路１０４に接続された制御線５１７は、制御信号の供給先である列信号処理ブロック７２０が配置された領域の外において制御線５１７ａ、５１７ｂに分岐（分離）されている。
【００３２】
図８を参照しながら第１〜第３実施形態の固体撮像装置の変形例を説明する。この変形例では、タイミング制御回路１０４に相当する回路は、チップ７００として構成された固体撮像装置の外部に外部回路として設けられる。チップ７００は、入力パッド８１０、８２０を有し、当該外部回路から入力パッド８１０、８２０に制御信号が供給される。ここで、入力パッドは、固体撮像装置あるいはチップの外部回路から駆動されるパッドの一例である。制御線５１６は、例えば入力回路等のインターフェース回路を介して又は直接に入力パッド８１０に接続されている。制御線５１６は、制御信号の供給先である列信号処理ブロック７１０が配置された領域の外において制御線５１６ａ、５１６ｂに分岐（分離）されている。制御線５１７は、例えば入力回路等のインターフェース回路を介して制御信号端子８２０に接続されている。制御線５１７は、制御信号の供給先である列信号処理ブロック７２０が配置された領域の外において制御線５１７ａ、５１７ｂに分岐（分離）されている。
【００３３】
図９および図１０を参照しながら第１〜第３実施形態の固体撮像装置の具体的な回路構成および動作を例示的に説明する。列信号処理回路２２０は、列信号処理回路５０６〜５０９等（第１実施形態の場合）、列信号線２３０は列信号線１２２、１２３に対応し、スイッチ部２４０はスイッチ１５１、１５２に対応し、出力アンプ２５０は出力アンプ１４１〜１４４に対応する。
【００３４】
画素部１０１は、例えば、光電変換素子２０１、転送トランジスタ２０２、フローティングディフュージョン（以下、ＦＤ）２１７、リセットトランジスタ２０４、ソースフォロアトランジスタ２０３、選択トランジスタ２０５を含む。光電変換素子２０１は、例えば、フォトダイオードでありうる。転送トランジスタ２０２は、転送パルスＰＴＸがアクティブレベルになると、光電変換素子２０１において光電変換によって発生した電荷をＦＤ２１７に転送する。ＦＤ２１７は、電荷を電位に変換する。リセットトランジスタ２０４は、リセットパルスＰＲＥＳがアクティブレベルになると、ＦＤ２１７の電位をリセットする。ソースフォロアトランジスタ２０３は、ＦＤ２１７の電位を増幅する。選択トランジスタ２０５は、選択パルスＰＳＥＬがアクティブレベルになると、当該選択トランジスタ２０５を含む画素部１０１を選択状態にする。選択状態は、画素部１０１の信号が列信号線２３０に出力される状態である。
【００３５】
列信号線２３０は、ソースフォロアトランジスタ２０３とともにソースフォロア回路を構成する電流源２１０、および、列信号処理回路２２０のクランプ容量２０６に接続されている。列信号処理回路２２０は、列信号線３０を介して画素部１０１から出力される信号を処理する回路、より具体的には、列信号線３０を介して画素部１０１から信号を読み出す回路である。列信号処理回路２２０は、クランプ容量２０６、差動アンプ２０７、フィードバック容量２０８、スイッチ２１９で構成される列増幅回路を含む。差動アンプ２０７には、電源線（例えば、前述の電源線５１９ａ、５１９ｂ、５２０ａ、５２０ｂのいずれか）を介して電源電圧が供給される。
【００３６】
差動アンプ２０７の出力端子２０９と１つの入力端子とは、スイッチ２１９を介して接続されている。差動アンプ２０７のもう１つの入力端子は、基準電圧ＶＣ０Ｒに接続されている。差動アンプ２０７（列増幅回路）の出力端子２０９は、スイッチ２１１、２１２を介して保持容量２１３、２１４に接続されている。差動アンプ２０７の消費電流を制御する定電流トランジスタ２１８のゲート電極には電流制御部１０９が接続されている。保持容量２１３、２１４に保持された信号は、列選択回路１０６、１０７によって駆動される列選択パルスＰＨがアクティブレベルになると、それによってオンするスイッチ２１５、２１６を介して出力アンプ２５０に供給されて差動増幅される。前述の制御信号５１６、５１７を介して列信号処理回路に供給される制御信号は、例えば、スイッチ２１９を制御するクランプパルスＰＣ０Ｒ、ＰＴＮパルス、ＰＴＳパルス等のパルス信号でありうる。
【００３７】
図１０において、Ｔ＝ｔ１で、選択パルスＰＳＥＬがハイレベル（アクティブレベル）になり、ソースフォロアトランジスタ２０３がアクティブ状態になる。この状態では、リセットパルスＰＲＥＳがハイレベル（アクティブレベル）であり、ＦＤ２１７は、リセットトランジスタ２０４によってリセット電圧にリセットされている。Ｔ＝ｔ２で、クランプパルスＰＣ０Ｒがハイレベルになり、差動アンプ２０７は、バッファ状態になり、基準電圧ＶＣ０Ｒを出力する状態になる。
【００３８】
Ｔ＝ｔ３で、リセットパルスＰＲＥＳがローレベルになることによってリセットトランジスタ２０４がオフする。この状態では、列信号線２３０の電位は、リセットされたＦＤ２１７の電位に対応する基準電位ＶＮである。Ｔ＝ｔ４で、クランプパルスＰＣ０Ｒがローレベルになり、列信号線２３０上の基準電位ＶＮがクランプされる。Ｔ＝ｔ５〜ｔ６で、ＰＴＮパルスがハイレベルになることによってスイッチ２１１がオンして、基準電圧ＶＣ０Ｒと差動アンプ２０７のオフセット電圧との和が保持容量２１３に書き込まれる。
【００３９】
Ｔ＝ｔ７〜ｔ８で、転送パルスＰＴＸがハイレベル（アクティブレベル）になり、転送トランジスタ２０２がオンして、光電変換素子２０１に蓄積されている電荷がＦＤ２１７に転送される。これにより、列信号線２３０の電位は、ＦＤ２１７に転送された電荷に応じて変化して電圧ＶＳとなる。Ｔ＝ｔ９〜ｔ１０で、ＰＴＳパルスがハイレベルになることによってスイッチ２１２がオンして、差動アンプ２０７を含む列増幅回路の出力電圧が保持容量２１４に書き込まれる。ここで、画素部１０１の信号電荷が電子である場合には、ＶＳ＜ＶＮの関係となる。列増幅回路の出力電圧は、電圧の変化量（ＶＳ−ＶＮ）をＣ０／Ｃｆで定まるゲインで反転増幅した電圧と、基準電圧ＶＣ０Ｒに差動アンプ２０７のオフセット電圧を加算した電圧との和となる。ここで、Ｃ０は、クランプ容量２０６の容量値であり、Ｃｆは、フィードバック容量２０８の容量値である。
【００４０】
Ｔ＝１１で、リセットパルスＰＲＥＳをハイレベル、選択パルスをローレベルにすることによって、リセットトランジスタ２０４によってＦＤ２１７をリセットするとともに、画素部１０１を非選択状態にする。
【００４１】
その後、Ｔ＝ｔ１２で、列選択回路１０６、１０７によって駆動される列選択パルスに従ってスイッチ部２４０のスイッチ２１５、２１６を介して、保持容量２１３、２１４に保持された信号が出力アンプ２５０に供給されて差動増幅される。
【００４２】
本発明は、半導体基板の導電型またはウエルの導電型にかかわらず混色の低減に有利であるが、回路要素の配置と断面構造の工夫でより顕著な効果が得られる。図１１は、図７のＡ−Ａ’における断面の構造の一例を模式的に示す図である。図１１に示す例では、Ｎ型半導体基板１０１１の中に、Ｐウエル１００５、１００６、１００７、１００８が配置されている。Ｐウエル１００５には、画素アレイ１０２が配置されている。Ｐウエル（第１Ｐウエル）１００６には、第１領域７２０Ａの列信号処理回路のＭＯＳトランジスタが形成され、Ｐウエル１００６は、接地線１００３によって接地される。Ｐウエル（第２Ｐウエル）１００７には、第２領域７２０Ｂの列信号処理回路のＭＯＳトランジスタが形成され、Ｐウエル１００７は、接地線１００４によって接地される。Ｐウエル１００６とＰウエル１００７とは、互いに分離されている。Ｐウエル１００８には、列選択回路１０６が配置される。第１領域７２０Ａの列信号処理回路には、電源線５２０ｂを介して電源電圧が供給される。電源線５２０ｂは、Ｐウエル１００５とＰウエル１００６との間に配置されたＮ＋領域１００９の上に配置され、Ｎ＋領域１００９に接続されている。第２領域７２０Ｂの列信号処理回路には、電源線５２０ａを介して電源電圧が供給される。電源線５２０ａは、Ｐウエル１００６とＰウエル１００７との間に配置されたＮ＋領域１０１０の上に配置され、Ｎ＋領域１０１０に接続されている。
【００４３】
図１１に例示するように、互いに異なる色の画素の信号を処理する列信号処理回路が形成されるＰウエル１００６、１００７を分離した構造にすると、Ｐウエル１００６、１００７の間での電子の移動がＮ型半導体基板１０１１により抑制される。これは、混色の低減に有利である。更に、Ｐウエル１００５、１００６、１００７の間に配置されたＮ＋領域１００９、１０１０および電源線５２０ｂ、５２０ａは、近傍の電子をＮ型半導体基板１０１１の外に排出する効果があり、これも混色の低減に有利である。
【００４４】
図１２は、図７のＡ−Ａ’における断面の構造の他の例を模式的に示す図である。図１２に示す例では、所謂「トリプルウエル構造」が採用されいてる。Ｎ型半導体基板１０１１の中に、Ｐウエル１１０５、１１０６、１１０７、１１０８が配置されている。Ｐウエル１１０５には、画素アレイ１０２が配置されている。Ｐウエル（第１Ｐウエル）１１０６には、第１領域７２０Ａの列信号処理回路のＭＯＳトランジスタが形成される。Ｐウエル（第２Ｐウエル）１１０７には、第２領域７２０Ｂの列信号処理回路のＭＯＳトランジスタが形成される。Ｐウエル１１０８には、列選択回路１０６が配置される。Ｐウエル１１０６とＰウエル１１０７とは、互いに分離されている。
【００４５】
Ｐウエル１１０６の中には、接地線１１０３に接続されたＰ＋領域１１１３が配置され、これによって接地されている。Ｐウエル１１０６の中には、更に、Ｎウエル１１０９が配置され、Ｎウエル１１０９の中には、電源線５２０ｂに接続されたＮ＋領域１１１１が配置されている。Ｐウエル１１０７の中には、接地線１１０４に接続されたＰ＋領域１１１４が配置され、これによって接地されている。Ｐウエル１１０７の中には、更に、Ｎウエル１１０９が配置され、Ｎウエル１１０９の中には、電源線５２０ａに接続されたＮ＋領域１１１２が配置されている。
【００４６】
図１２に例示された構造によれば、Ｐウエル１１０６、Ｐウエル１１０７の中で発生した電子は、電源線５２０ｂ、５２０ａを介してＮ型半導体基板１１０１の外に排出される可能性が高まる。したがって、Ｐウエル１１０６、１１０７間で混色が生じる可能性がより低減される。
【００４７】
本発明をＣＭＯＳイメージセンサに適用する場合、広く用いられている表面入射型のイメージセンサだけでなく、裏面入射型のイメージセンサでも同様に効果が得られる。裏面照射型では、一般的に半導体基板の厚さが数ミクロンと薄いため、発生した電子が基板の深い領域に拡散するのではなく、表面近傍に浮遊し混色が生じやすい。したがって、混色の低減効果がより顕著に得られる。
【００４８】
以下、上記の各実施形態に係る固体撮像装置の応用例として、該固体撮像装置が組み込まれたカメラについて例示的に説明する。カメラの概念には、撮影を主目的とする装置のみならず、撮影機能を補助的に備える装置（例えば、パーソナルコンピュータ、携帯端末）も含まれる。カメラは、上記の実施形態として例示された本発明に係る固体撮像装置と、該固体撮像装置から出力される信号を処理する処理部とを含む。該処理部は、例えば、Ａ／Ｄ変換器、および、該Ａ／Ｄ変換器から出力されるデジタルデータを処理するプロセッサを含みうる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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