(57)【特許請求の範囲】
【請求項１】
複数の画素が行列状に配列された画素アレイと、
前記画素の行を選択する行選択部と、を有し、
前記行選択部は
前記画素の行のアドレスに対応するアドレス信号を時分割多重方式により生成するアドレス生成部と、
前記アドレス生成部で生成された前記アドレス信号をデコードして、対応するデコード値を出力するデコーダと、
信号を読み出す前記画素の行のアドレスに対応する前記デコード値を記憶する第１記憶部と、
初期化を行う前記画素の行のアドレスに対応する前記デコード値を記憶する第２記憶部と、
を含む撮像装置であって、
前記行列状に配列された画素のうち、隣接する行の画素は互いにトランジスタを共有する画素ブロックを複数有し、
前記行選択部はさらに、前記共有されるトランジスタを制御するための前記デコード値を記憶する第３記憶部を含むこと
を特徴とする撮像装置。
【請求項２】
前記第３記憶部は、前記第２記憶部が記憶する前記初期化を行う画素を含む画素ブロックに含まれる、複数の前記画素で共有されるトランジスタに対応する行の前記デコード値を記憶すること、を特徴とする請求項１に記載の撮像装置。
【請求項３】
前記第３記憶部は、前記第１記憶部が記憶する前記読み出しを行う画素を含む画素ブロックに含まれる、複数の前記画素で共有されるトランジスタに対応する行の前記デコード値を記憶すること、を特徴とする請求項１または２に記載の撮像装置。
【請求項４】
前記画素は、光電変換部と、
前記光電変換部で生成された電荷に基づく信号を出力する増幅トランジスタと、
前記光電変換部で生成された電荷を前記増幅トランジスタのゲートのノードに転送する転送トランジスタと、
前記増幅トランジスタのゲートのノードをリセットするリセットトランジスタと、を含み、
同一の前記画素ブロックに含まれる複数の前記画素は、前記増幅トランジスタと前記リセットトランジスタとを共有すること
を特徴とする請求項１ないし３のいずれかに記載の撮像装置。
【請求項５】
前記画素は、さらに、画素を選択するための選択トランジスタを有することを特徴とする請求項４に記載の撮像装置。
【請求項６】
前記行選択部は、前記第３記憶部で記憶されたデコード値に基づいて前記リセットトランジスタを制御することを特徴とする請求項４または５に記載の撮像装置。
【請求項７】
前記行選択部は、前記画素の行の一部を選択する第１の行選択回路と、前記画素の行の一部とは異なる前記画素の行の一部を選択する第２の行選択回路と、を有することを特徴とする請求項１ないし６のいずれかに記載の撮像装置。
【請求項８】
前記第１および第２の行選択回路は、前記画素アレイを挟んで対向するように配置されていることを特徴とする請求項７に記載の撮像装置。
【請求項９】
前記第１の行選択回路と前記第２の行選択回路とで、前記画素アレイの画素の行を交互に選択することを特徴とする請求項７または８に記載の撮像装置。
【請求項１０】
前記第１の行選択回路に含まれる前記第３記憶部は、前記第２の行選択回路に含まれる前記第３の記憶部と共通の信号で制御されることを特徴とする請求項７ないし９のいずれかに記載の撮像装置。
【請求項１１】
請求項１乃至１０のいずれかに記載の撮像装置と、
前記撮像装置の画素部に像を形成する光学系と、
前記撮像装置から出力された信号を処理して画像データを生成する映像信号処理部と、を備えたこと
を特徴とする撮像システム。
【請求項１２】
前記撮像システムはさらにタイミング生成部を有し、
前記タイミング生成部は、１行の前記画素に係る信号の読み出しを行う水平同期期間を規定する水平同期信号を出力し、
前記撮像装置は、同一の前記水平同期期間において、前記第１記憶部に基づいて信号を読み出す前記画素の初期化と並行して、前記第２記憶部に基づいて選択する画素の初期化を行うこと
を特徴とする請求項１１に記載の撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置および撮像システムに関する。
【背景技術】
【０００２】
電子ビデオカメラや電子スチルカメラに用いられる撮像装置として、ＭＯＳ型センサあるいはＸ−Ｙアドレス型センサとも呼ばれるものが知られている。Ｘ−Ｙアドレス型センサは、アドレスを指定することによって特定の位置の画素から信号を得ることができる。この特徴によって、Ｘ−Ｙアドレス型センサでは、全ての画素から信号を得る「全画素読出モード」や、一部の行や列をスキップして他の画素から信号を得る「間引き読出モード」などを実現することができる。【０００３】
特許文献１には、例えば「間引き読出モード」における複雑なシャッタ動作を行うために、シャッタ走査を行う行のアドレスを記憶する第１の記憶手段と、読み出し走査を行う行のアドレスを記憶する第２の記憶手段とを設けることが記載されている。また、画素を構成するトランジスタの一部であって、各画素に蓄積された電荷を一時的に保持するフローティングディフュージョンが複数の画素で共有される、画素共有技術についても記載されているとともに、その際に画素を選択するための回路が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２８８９０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、画素共有技術を採用したイメージセンサにおいて、特許文献１に記載の回路を用いると、画素を正しく選択できずに不正な動作が行われる恐れがある。【０００６】
本発明は、画素共有技術を用いた場合でも、不正な動作が行われることを抑制する撮像装置、撮像システム、および撮像装置の駆動方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決する本発明は、複数の画素が行列状に配列された画素アレイと、前記画素の行を選択する行選択部と、を有し、前記行選択部は前記画素の行のアドレスに対応するアドレス信号を時分割多重方式により生成するアドレス生成部と、前記アドレス生成部で、生成された前記アドレス信号をデコードして、対応するデコード値を出力するデコーダと、信号を読み出す前記画素の行のアドレスに対応する前記テ、コード値を記憶する第１記憶部と、初期化を行う前記画素の行のアドレスに対応する前記デコード値を記憶する第２記憶部と、を含む撮像装置であって、前記行列状に配列された画素のうち、隣接する行の画素は互いにトランジスタを共有する画素ブロックを複数有し、前記行選択部はさらに、前記共有されるトランジスタを制御するための前記デコード値を記憶する第３記憶部を含むことを特徴とする撮像装置である。
【発明の効果】
【０００８】
本発明によれば、画素共有技術を用いた場合でも、正しく画素を選択し、不正な動作が行われることを抑制することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明に係る撮像装置の概略を示すブロック図
【図２】実施例１に係る撮像装置の構成例を示す回路図
【図３】実施例１に係る撮像装置の動作を示すタイミング図
【図４】実施例２に係る撮像装置の構成例を示す回路図
【図５】実施例２に係る撮像装置の動作を示すタイミング図
【図６】実施例３に係る撮像装置の動作を示すタイミング図
【図７】実施例４に係る撮像装置の構成例を示す回路図
【図８】実施例４に係る撮像装置の動作を示すタイミング図
【図９】実施例５に係る撮像装置の構成例を示す回路図
【図１０】実施例５に係る撮像装置の動作を示すタイミング図
【図１１】実施例６に係る撮像システムの概略を示すブロック図
【発明を実施するための形態】
【００１０】
本発明の効果をより明確にするために、まず、特許文献１に記載された構成で生じうる問題をより詳細に説明する。
【００１１】
画素が行列状に配列された１つの画素領域に対して、複数の行選択部で画素を選択することが知られており、その一例として、２つの行選択部を設けてその一方で奇数行の画素を、他方で偶数行の画素を選択する場合を考える。仮に隣接する２行の画素がフローティングディフュージョン部（Ｆｌｏａｔｉｎｇ  Ｄｉｆｆｕｓｉｏｎ部；以下、ＦＤ部と称す）を共有するものとすると、１行目の画素は一方の行選択部で制御され、２行目の画素は他方の行選択部で制御されることになる。
【００１２】
ＦＤ部を共有する２個の画素を１個の画素ブロックとして、複数の画素ブロックが行列状に配列されているとき、ある画素ブロックの１行目の画素に対するシャッタ動作を行い、同じ画素ブロックの２行目の画素に対してはシャッタ動作を行わない状態が生じうる。
【００１３】
このようなときに特許文献１に記載された回路を用いると、１行目の画素を制御する回路ではシャッタ行選択用のラッチからの出力が「１」となり、２行目の画素を制御する回路ではシャッタ行選択用のラッチからの出力が「０」となる。このとき、シャッタ動作を行うために信号ＳＴＲが入ると、１行目の画素を制御する回路では信号ＲＳＴが「１」に、２行目の画素を制御する回路では信号ＲＳＴが「０」になる。つまり、２つの選択回路で互いに異なる信号を出力してしまうことになるので、信号ＲＳＴで制御されるスイッチは導通するか否かが不明な状態になってしまい、不正な動作が行われる恐れがある。
【実施例１】
【００１４】
図面を参照しながら、本発明に係る第１の実施形態を説明する。【００１５】
図１は、本発明に係る撮像装置の概略構成を示すブロック図である。撮像装置１は、画素アレイ１０、行選択部２０Ｌ、２０Ｒ、アドレス生成部３０、タイミング生成部４０、および水平転送部５０を含む。これらの構成は全て同一半導体基板上に形成しても良いし、その一部を異なる半導体基板上に形成しても良い。【００１６】
画素アレイ１０は、複数の画素が行列状に配列されており、隣接する行の画素間で回路を共有する構成である。以下では、互いに回路を共有する複数の画素を画素ブロックと呼ぶ。つまり、画素アレイ１０は、複数の画素ブロックが行列状に配列されたものであると言い換えることができる。【００１７】
行選択部２０Ｌおよび２０Ｒは画素アレイ１０を挟むように配置されており、行選択部２０Ｌは画素アレイ１０のうちの奇数行目の画素を、行選択部２０Ｒは画素アレイ１０のうちの偶数行目の画素を選択する。つまり、第１の行選択回路である行選択部２０Ｌと第２の行選択回路である行選択部２０Ｒとは、画素アレイ１０の画素の行を交互に選択できるように構成されている。【００１８】
行選択部２０Ｌはさらにアドレスデコーダ２１Ｌ、第１記憶部２２Ｌ、第２記憶部２３Ｌ、第３記憶部２４Ｌ、および画素パルス生成部２５Ｌを含む。アドレスデコーダ２１Ｌは、アドレス生成部３０で生成されたアドレス値をデコードしたデコード値を出力し、アドレス値に対応するアドレスを選択する。【００１９】
第１記憶部２２Ｌは、アドレスデコーダ２１Ｌから出力されたデコード値を記憶するもので、その出力は画素アレイ１０において画素から信号を読み出す行のアドレスとして用いられる。【００２０】
第２記憶部２３Ｌは、アドレスデコーダ２１Ｌから出力されたデコード値を記憶するもので、その出力は画素アレイ１０において画素が持つ光電変換部をリセットする行のアドレスとして用いられる。【００２１】
第３記憶部２４Ｌは、アドレスデコーダ２１Ｌから出力されたデコード値を記憶するもので、その出力は画素アレイ１０において画素ブロックにおいて複数の画素間で共有される素子を制御するために用いられる。【００２２】
アドレス生成部３０は、タイミング生成部４０から供給される信号に基づいてアドレス値を生成し、行選択部２０Ｌ、２０Ｒに供給する。アドレス生成部３０は時分割多重方式によってアドレス信号ｖａｄｄｒを出力することで、１個のアドレスデコーダが複数のアドレスを選択できるように構成されている。より具体的には、アドレス生成部はアドレス値を生成する回路を複数有し、タイミング生成部４０からの信号に基づいてそのいずれかの回路からの出力を選択してアドレス信号ｖａｄｄｒとして出力する構成が考えられる。【００２３】
タイミング生成部４０は、アドレス生成部３０がアドレス値を生成するタイミングを制御する信号を供給するほか、行選択部２０Ｌ、２０Ｒおよび水平転送部５０の動作タイミングを制御する信号を供給する。【００２４】
水平転送部５０は、画素アレイ１０から垂直信号線ｖｌｉｎｅ（ｎ）を介して読み出された信号を、出力端子ｏｕｔから出力させるための回路である。具体的には、垂直信号線ｖｌｉｎｅ（ｎ）毎に設けられた増幅器やＡＤ変換器、ＣＤＳ回路、ラインメモリ回路などを含み、水平走査回路によって出力端子ｏｕｔに順次出力させる。ラインメモリ回路は、アナログメモリでも良いし、ＳＲＡＭやラッチ回路からなるデジタルメモリでも良い。【００２５】
行選択部２０Ｌと２０Ｒとは互いに同じ構造であるので、説明を省略する。水平走査回路をデコーダで構成することによって、任意の列にアクセスできるようにしてもよい。これにより、行選択部２０Ｌと２０Ｒとの組合せでランダムアクセスが実現できる。行選択部および水平走査回路の両者がデコーダで構成される場合であっても、アドレスの順に従って順次走査を行っても良いことは無論である。【００２６】
図２は、図１に示した構成のうち、タイミング生成部４０と水平転送部５０を除く部分を抜き出し、より詳細に示した回路図である。【００２７】
画素アレイ１０は、複数の画素ブロック１１００、１１０１、・・・・が配列されており、図２ではそのうち４行×１列の画素ブロックを抜き出している。画素ブロック１１００は、４個の画素を含む。１行目の画素は、光電変換部であるフォトダイオードＤ１１０１、転送トランジスタＭ１１０１−１、増幅トランジスタＭ１１０３、リセット部であるリセットトランジスタＭ１１０４、および選択トランジスタＭ１１０５を含む。転送トランジスタＭ１１０１−１が導通すると、フォトダイオードＤ１１０１に保持された電荷が増幅トランジスタＭ１１０３のゲートのノードに転送される。図示はしていないが、増幅トランジスタＭ１１０３のゲートは半導体基板上にあっては、転送トランジスタＭ１１０１−１の一方の主電極を兼ねる浮遊拡散部（Ｆｌｏａｔｉｎｇ  Ｄｉｆｆｕｓｉｏｎ）と接続され、フォトダイオードからの電荷は浮遊拡散部に転送される。以下では浮遊拡散部のことをＦＤ部と称する。増幅トランジスタＭ１１０３は、一方の主電極が電源電圧ｖｃｃの供給を受けるとともに、他方の主電極が選択トランジスタＭ１１０５を介して垂直信号線ｖｌｉｎｅ（ｎ）に接続される。選択トランジスタＭ１１０５が導通すると、増幅トランジスタＭ１１０３は垂直信号線ｖｌｉｎｅ（ｎ）に接続された電流源とでソースフォロワ回路を形成し、ＦＤ部の電位に応じた信号を出力する。リセットトランジスタＭ１１０４は、一方の主電極がＦＤ部と接続され、導通すると、その他方の主電極に供給される電位に応じてＦＤ部をリセットする。２行目の画素は、フォトダイオードＤ１１０２、転送トランジスタＭ１１０１−２、画素出力部である増幅トランジスタＭ１１０３、リセット部であるリセットトランジスタＭ１１０４、および選択トランジスタＭ１１０５を含む。３、４行目の画素も同様に、それぞれフォトダイオード、転送トランジスタ、増幅トランジスタ、リセットトランジスタを含む。これらの４個の画素は、増幅トランジスタＭ１１０３とリセットトランジスタＭ１１０４と選択トランジスタＭ１１０５とを共有する。画素ブロック１１０１、１１０２、・・・は画素ブロック１１００と同じく、隣接する４行の画素で増幅トランジスタＭ１１０３とリセットトランジスタＭ１１０４と選択トランジスタＭ１１０５とを共有する。【００２８】
アドレスデコーダ２１Ｌには、タイミング生成部４０からの制御信号に基づいてアドレス生成部３０が出力したアドレス信号ｖａｄｄｒが入力される。アドレス信号ｖａｄｄｒは例えばｎビットの信号で、上位ｎ−１ビットで画素ブロックを表現し、ｎビットで画素ブロック内の画素を表現するものである。図２においては、ｎビットでデコード値ｖｄｅｃｕ（ｘ）を設定し（０≦ｘ≦（２＾（ｎ−１））−１）、下位ｎビットでデコード値ｖｄｅｃ（ｙ）を設定する（０≦ｙ≦（２＾ｎ）−１）。なお、画素ブロックが２個の画素で構成されている場合には、ｍビットのアドレス信号のうちｍビットで画素ブロックを表現することになる。【００２９】
第１記憶部２２Ｌを構成する複数の第１記憶回路１２２０Ｌ、１２２１Ｌ、・・・は、それぞれ１ビットデータを記憶するＤラッチを含む。第１記憶回路１２２０Ｌに含まれるＤラッチはＤ端子がアドレスデコーダ２１Ｌの出力ｖｄｅｃ（０）と接続され、Ｇ端子は信号ｐｌａｔｅｎ＿ｒｄを伝達する配線と接続される。第１記憶回路１２２１Ｌ、１２２２Ｌ、・・・は第１記憶回路１２２０Ｌと同じくＤラッチを含むが、Ｄ端子が接続されるアドレスデコーダ２１Ｌの出力が異なる。信号ｐｌａｔｅｎ＿ｒｄを伝達する配線は、第１記憶部の他の記憶回路１２２１Ｌ、１２２２Ｌ、・・・にも共通に接続される。【００３０】
第２記憶部２３Ｌを構成する第２記憶回路１２３０Ｌ、１２３１Ｌ、・・・はそれぞれＡＮＤ回路と、当該ＡＮＤ回路の出力がＳ端子に接続されたＳＲラッチとを含む。ＡＮＤ回路の一方の入力端子はアドレスデコーダ２１Ｌの出力ｖｄｅｃ（０）と接続され、他方の入力端子は、信号ｐｌａｔｅｎ＿ｓｈ＿１を伝達する配線と接続される。ＳＲラッチのＲ端子は信号ｐｌａｔｒｓｔ＿ｓｈ＿１を伝達する配線と接続される。信号ｐｌａｔｒｓｔ＿ｓｈを伝達する配線は、第２記憶部の他の第２記憶回路１２３１Ｌ、１２３２Ｌ、・・・にも共通に接続される。【００３１】
第３記憶部２４Ｌを構成する第３記憶回路１２４０Ｌ、１２４１Ｌ、・・・はそれぞれＡＮＤ回路と、当該ＡＮＤ回路の出力がＳ端子に接続されたＳＲラッチとを含む。ＡＮＤ回路の一方の入力端子はアドレスデコーダ２１Ｌの出力ｖｄｅｃｕ（０）と接続され、他方の入力端子は、信号ｐｌａｔｅｎ＿ｓｈｆを伝達する配線と接続される。ＳＲラッチのＲ端子は信号ｐｌａｔｒｓｔ＿ｓｈを伝達する配線と接続される。信号ｐｌａｔｅｎ＿ｓｈｆおよびｐｌａｔｒｓｔ＿ｓｈを伝達する配線は、第３記憶部の他の第３記憶回路１２４１Ｌ、１２４２Ｌ、・・・にも共通に接続される。【００３２】
画素パルス生成部２５Ｌを構成する画素パルス生成回路１２５０Ｌ、１２５１Ｌ、・・・はＡＮＤ回路とＯＲ回路とを用いて構成した例を示しているが、回路の構成は本例の構成に限定されない。画素パルス生成回路１２５０Ｌは、信号ｐｒｅｓｉ、ｐｓｅｌｉ、ｐｔｘ１ｉ、ｐｔｘ２ｉを出力し、それぞれ画素ブロック１１００のｐｒｅｓ（０）、ｐｓｅｌ（０）、ｐｔｘ１（０）、ｐｔｘ３（０）として画素ブロック１１００に供給される。信号ｐｒｅｓｉは第１記憶回路１２２０Ｌと１２２１Ｌとの論理和を出力するＯＲ回路の出力と信号ｐｒｅｓ＿ｒｄとの論理積および第３記憶回路１２４０Ｌの出力と信号ｐｒｅｓ＿ｓｈとの論理積の論理和として生成される。信号ｐｓｅｌｉは、第１記憶回路１２２０Ｌと１２２１Ｌとの論理和を出力するＯＲ回路の出力と信号ｐｓｅｌとの論理和として生成される。そして、信号ｐｔｘ１ｉは第１記憶回路１２２０Ｌの出力と信号ｐｔｘ＿ｒｄ＿１との論理積および第２記憶回路１２３０Ｌの出力と信号ｐｔｘ＿ｓｈとの論理積の論理和として生成される。信号ｐｔｘ２ｉは第１記憶回路１２２１Ｌと信号ｐｔｘ＿ｒｄ＿１との論理積および第２記憶回路１２３１Ｌの出力と信号ｐｔｘ＿ｓｈとの論理積の論理和として生成される。【００３３】
行選択部２０Ｒについて、行選択部２０Ｌと異なる部分を説明する。行選択部２０Ｒが制御するのは画素アレイ１０のうちの偶数行目の画素であるため、画素パルス生成部２５Ｒから出力される信号は偶数行目の画素に入力される点で異なる。そのため、第２記憶部２３Ｒには第２記憶部２３Ｌの信号ｐｌａｔｅｎ＿ｓｈ＿１に代えてｐｌａｔｅｎ＿ｓｈ＿２が与えられる。同様の理由から、画素パルス生成部２５Ｒには画素パルス生成部２５Ｌの信号ｐｔｘ＿ｒｄ＿１に代えて信号ｐｔｘ＿ｒｄ＿２が与えられる。これ以外は、行選択部２０Ｌと行選択部２０Ｒには共通の信号が与えられる。【００３４】
なお、信号ｐｌａｔｅｎ＿ｒｄ、ｐｌａｔｅｎ＿ｓｈ＿１、ｐｌａｔｅｎ＿ｓｈ＿２、ｐｌａｔｒｓｔ＿ｓｈ、ｐｌａｔｅｎ＿ｓｈｆ、ｐｔｘ＿ｒｄ＿１、ｐｔｘ＿ｒｄ＿２、ｐｔｘ＿ｓｈ、ｐｒｅｓ＿ｒｄ、ｐｒｅｓ＿ｓｈ、およびｐｓｅｌはタイミング生成部４０で生成される。【００３５】
次に、図３に示したタイミング図を参照しながら図１および２に示す撮像装置１の動作を説明する。以下の説明でＬあるいはＲの符号を特に記載しない場合には、行選択部２０Ｌと２０Ｒとで同じ動作をすることを意味する。【００３６】
ここでは、画素アレイ１０のうちの１、４、７、・・・行目の画素から信号を読み出し、１〜３、４〜６、７〜９、・・・に加えてＮ〜Ｎ＋２、Ｎ＋３〜Ｎ＋５、Ｎ＋６〜Ｎ＋８、・・・行目の画素に係るシャッタ動作を行う場合を例にとって説明する。シャッタ動作とはすなわちフォトダイオードをリセットすることで、画素の初期化とも称する。図３の時刻ｔ１００においては、第２記憶部２３および第３記憶部２４のＳＲラッチはＬｏｗレベルを保持しているものとする。【００３７】
まず、時刻ｔ１００に不図示の外部から水平同期信号がタイミング生成部４０に入力されると、タイミング生成部４０は時刻ｔ１０１に信号ｐｌａｔｅｎ＿ｒｄをＨｉｇｈレベルにする。時刻ｔ１０２でアドレス生成部３０から供給されるアドレス信号ｖａｄｄｒはＲ１＝「０」であるので、アドレスデコーダ２１の出力のうちｖｄｅｃｕ（０）およびｖｄｅｃ（０）のみがＨｉｇｈレベルとなる。つまり、第１記憶回路１２２０のＤラッチの出力がＨｉｇｈレベルとなる。水平同期信号とは、１行の前記画素に係る信号の読み出しを行う水平同期期間を規定する信号である。【００３８】
時刻ｔ１０２に信号ｐｓｅｌがＨｉｇｈレベルになると、第１記憶回路１２２０Ｌおよび１２２０ＲのＤラッチの出力との論理積によって、画素ブロック１１００の選択トランジスタＭ１００５がＨｉｇｈレベルになる。これにより、画素ブロック１１００の増幅トランジスタＭ１００３は、垂直信号線ｖｌｉｎｅ（ｎ）に設けられた不図示の電流源とともにソースフォロワを形成し、ＦＤ部Ｆ１１０１の電位に応じた信号を垂直信号線ｖｌｉｎｅ（ｎ）に出力する。【００３９】
時刻ｔ１０３に信号ｐｒｅｓ＿ｒｄがＨｉｇｈレベルになると、第１記憶回路１２２０Ｌおよび１２２０Ｒの出力との論理積によって、画素ブロック１１００に供給される信号ｐｒｅｓ（０）がＨｉｇｈレベルとなる。【００４０】
時刻ｔ１０３から時刻ｔ１０５までの期間では、画素ブロック１１００に含まれるリセットトランジスタＭ１１０４が導通し、ＦＤ部Ｆ１１０１がリセットされる。ここで垂直信号線ｖｌｉｎｅ（ｎ）に現れるのは、ＦＤ部Ｆ１１０１をリセットしたことに対応するレベルの信号で、この信号にはリセットトランジスタＭ１１０４、増幅トランジスタＭ１００４、ＦＤ部Ｆ１１０１に起因するノイズ成分が含まれている。水平転送部５０にＣＤＳ回路を備える構成であれば、この期間に垂直信号線ｖｌｉｎｅ（ｎ）に現れる出力をサンプリングする。【００４１】
時刻ｔ１０６に信号ｐｔｘ＿ｒｄ＿１がＨｉｇｈレベルになると、第１記憶回路１２２０Ｌのラッチの出力との論理積により、画素ブロック１１００に供給される信号ｐｔｘ１（０）がＨｉｇｈレベルとなり、転送トランジスタＭ１００１−１が導通する。これによってフォトダイオードＤ１１０１に蓄積された電荷がＦＤ部Ｆ１１０１に転送されるので、ＦＤ部Ｆ１１０１の電位が変化し、垂直信号線ｖｌｉｎｅ（ｎ）に現れる信号のレベルが変化する。この時の信号は、ＦＤ部Ｆ１１０１をリセットした直後のレベルに対して、光電変換によって生じた電荷量に応じた分だけ変化しているので、ＣＤＳ回路に保持されたノイズ成分との差分を取ることで、ノイズ成分を低減することができる。以上によって１行目の画素から信号を読み出す動作が終了する。【００４２】
時刻ｔ１０７では、アドレス生成部３０から供給されるアドレス信号ｖａｄｄｒがＲ１からＳ１１に変化する。Ｓ１１はリセットすべき（シャッタ動作をすべき）画素のアドレスを示す値で、ここでは「０」となる。したがって、アドレスデコーダ２１からは信号ｖｄｅｃｕ（０）およびｖｄｅｃ（０）のみがＨｉｇｈレベルとなる。【００４３】
また、時刻ｔ１０７には信号ｌａｔｒｓｔ＿ｓｈがＨｉｇｈレベルになるこれにより第２記憶部２３および第３記憶部２４のＳＲラッチがリセットされる。【００４４】
時刻ｔ１０８に信号ｐｌａｔｅｎ＿ｓｈ＿１、ｐｌａｔｅｎ＿ｓｈ＿２およびｐｌａｔｅｎ＿ｓｈｆがＨｉｇｈレベルになる。信号ｐｌａｔｅｎ＿ｓｈ＿１、ｐｌａｔｅｎ＿ｓｈ＿２と信号ｖｄｅｃ（０）との論理積により、第２記憶回路１２３０Ｌ、１２３０ＲのＳＲラッチの出力がＨｉｇｈレベルになる。また、信号ｐｌａｔｅｎ＿ｓｈｆとｖｄｅｃｕ（０）の論理積により、第３記憶回路１２４０Ｌ、１２４０Ｒの出力がＨｉｇｈレベルになる。【００４５】
その後、アドレス生成部３０から供給されるアドレス信号ｖａｄｄｒがＳ１２に変化する。ここでは「１」となる。これにより、アドレスデコーダ２１からは信号ｖｄｅｃｕ（０）およびｖｄｅｃ（１）のみがＨｉｇｈレベルとなる。【００４６】
時刻ｔ１０９に信号ｐｌａｔｅｎ＿ｓｈ＿１およびｐｌａｔｅｎ＿ｓｈｆがＨｉｇｈレベルになる。信号ｐｌａｔｅｎ＿ｓｈ＿１と信号ｖｄｅｃ（１）との論理積により、第２記憶回路１２３１ＬのＳＲラッチからの出力がＨｉｇｈレベルになる。また、信号ｐｌａｔｅｎ＿ｓｈｆと信号ｖｄｅｃｕ（０）との論理積により、第３記憶回路１２４０Ｌ、１２４０ＲのＳＲラッチからの出力がＨｉｇｈレベルになる。【００４７】
以上で説明した時刻ｔ１０７からｔ１０９の動作によって、１行目から３行目の画素に対応する第２記憶回路１２３０Ｌ、１２３０Ｒ、１２３１Ｌおよび第３記憶回路１２４０Ｌ、１２４０ＲがＨｉｇｈレベルにセットされた状態となる。【００４８】
ここで特筆すべきは、Ｓ１２によって３行目の画素に係るアドレスを信号ｐｌａｔｅｎ＿ｓｈ＿１によって第２記憶回路１２３１Ｌをセットすると同時に、信号ｐｌａｔｅｎ＿ｓｈｆによって第３記憶回路１２４０Ｌおよび１２４０Ｒの両者をセットする点である。本実施例では、１〜３行目をリセットするために、画素ブロック１１００では１〜３行目の画素をリセットし、４行目の画素をリセットしない状態となる。特許文献１に記載されたような構成では、１〜３行目の画素に対してはリセットトランジスタをオンにしようとする一方で、４行目の画素に対してはリセットトランジスタをオフにしようとするため、不正な動作が行われる恐れがある。これに対して本発明では、画素ブロック内で複数の画素同士で共有されるトランジスタを制御するために第３記憶部を設けている。これにより、画素ブロック内のある画素はリセットしつつ、別の画素はリセットしないような場合でも正しく動作を行うことが可能になる。【００４９】
時刻ｔ１１０からは時刻ｔ１０７からの動作と同様の動作をＮ〜Ｎ＋２行目に対しても行い、対応する第２および第３記憶部のラッチをセットする。以上の動作により、１〜３行目、およびＮ〜Ｎ＋２行目の合計６行が、シャッタ動作を行うべき画素として設定されたことになる。図３では、アドレス信号ｖａｄｄｒをＳ２２にセットした後にＲ１に変更する例を示しているが、Ｓ２２のままでも良い。【００５０】
タイミング生成部４０は、時刻ｔ１０５にＨｉｇｈレベルになった信号ｐｔｘ＿ｒｄ＿１がＬｏｗレベルになった後、先述のＣＤＳ回路などにサンプリング動作を行わせる。そして、ＣＤＳ回路で処理された信号がラインメモリに記憶された後に、出力端子ｏｕｔから１行目の画素に係る信号を出力させるように水平転送部５０を制御する。【００５１】
時刻ｔ１１１に５行目の画素に係る読み出し動作が開始される。４行目に係る読み出し動作は、時刻ｔ１００から時刻ｔ１１１で説明した１行目に係る読み出し動作と同様のものとなる。【００５２】
４行目の画素は画素ブロック１１００の４行目に存在するので、時刻ｔ１１７には信号ｐｔｘ＿ｒｄ＿１に代えて信号ｐｔｘ＿ｒｄ＿２が供給される。また、時刻ｔ１１８からは４〜６行目およびＮ＋３〜Ｎ＋５行目の画素に係る第２および第３記憶部をセットするが、４行目の画素は画素ブロック１１００の４行目であるために、信号ｐｌａｔｅｎ＿ｓｈ＿１と信号ｐｌａｔｅｎ＿ｓｈ＿２とを供給するタイミングが、２行目の読み出しに係る動作とは異なっている。【００５３】
時刻ｔ１１５に信号ｐｔｘ＿ｓｈおよびｐｒｅｓ＿ｓｈがＨｉｇｈレベルになると、第２または第３記憶部からの出力との論理積によって、１〜３行目、およびＮ〜Ｎ＋２行目の画素に係るリセットトランジスタおよび転送トランジスタがオンになる。これにより、１〜３行目、およびＮ〜Ｎ＋２行目の画素がリセットされる。【００５４】
以上で説明したように、本実施例によれば、同一画素ブロックの中で共通する素子を制御するため、第３記憶部にアドレスを保持させるので、同一画素ブロック内にリセットする画素とリセットしない画素とが存在しても、正しく動作させることが可能となる。
【実施例２】
【００５５】
図面を参照しながら、本発明に係る第２の実施例を説明する。図４は、図１に示した構成のうち、タイミング生成部４０と水平転送部５０を除く部分を抜き出し、より詳細に示した回路図である。【００５６】
画素アレイ１０は、複数の画素ブロック２１００、２１０１、・・・・が配列されており、図２ではそのうち４行×１列の画素ブロックを抜き出している。画素ブロック２１００は、２つの画素を含む。１行目の画素は、光電変換部であるフォトダイオードＤ２１０１と、転送部である転送トランジスタＭ２１０１、画素出力部である増幅トランジスタＭ２１０３、リセット部であるリセットトランジスタＭ２１０４を含む。転送トランジスタＭ２１０１が導通すると、フォトダイオードＤ２１０１に保持された電荷が増幅トランジスタＭ２１０３のゲートのノードに転送される。図示はしていないが、増幅トランジスタＭ２１０３のゲートは半導体基板上にあっては、転送トランジスタＭ２１０１の一方の主電極を兼ねるＦＤ部と接続され、フォトダイオードからの電荷はＦＤ部に転送される。増幅トランジスタＭ２１０３は、一方の主電極が電源電圧ｖｃｃの供給を受けるとともに、他方の主電極が垂直信号線ｖｌｉｎｅ（ｎ）に接続される。増幅トランジスタＭ２１０３は、垂直信号線ｖｌｉｎｅ（ｎ）に接続された電流源とでソースフォロワ回路を形成し、ＦＤ部の電位に応じた信号を出力する。リセットトランジスタＭ２１０４は、一方の主電極がＦＤ部と接続され、導通すると、その他方の主電極に供給される電位に応じてＦＤ部をリセットする。２行目の画素は、フォトダイオードＤ２１０２と、転送トランジスタＭ２１０２、画素出力部である増幅トランジスタＭ２１０３、リセット部であるリセットトランジスタＭ２１０４とを含む。これらの２個の画素は、増幅トランジスタＭ２１０３とリセットトランジスタＭ２１０４とを共有する。画素ブロック２１０１、２１０２、・・・は画素ブロック２１００と同じく、隣接する２行の画素で増幅トランジスタとリセットトランジスタとを共有する。この説明から明らかなように、本実施例に係る画素は、選択トランジスタを有していない点で実施例１において説明した画素と異なっている。【００５７】
アドレスデコーダ２１Ｌには、タイミング生成部４０からの制御信号に基づいてアドレス生成部３０が出力したアドレス信号ｖａｄｄｒが入力される。アドレス信号ｖａｄｄｒはｎビットの信号で、画素アレイ１０に配列された各画素ブロックの奇数行目の画素のいずれかに対応する値を取る。例えば、アドレス信号ｖａｄｄｒが「１」に対応する値であれば、アドレスデコーダ２１Ｌはｖｄｅｃ（１）をＨｉｇｈレベルとして出力し、その他のｖｄｅｃ（０）、ｖｄｅｃ（２）、・・・をＬｏｗレベルとする。【００５８】
第１記憶部２２Ｌを構成する複数の記憶回路２２２０Ｌ、２２２１Ｌ、・・・は、それぞれ１ビットデータを記憶するＤラッチを含む。第１記憶回路２２２０Ｌに含まれるＤラッチはＤ端子がアドレスデコーダ２１Ｌの出力ｖｄｅｃ（０）と接続され、Ｇ端子は信号ｐｌａｔｅｎ＿ｒｄを伝達する配線と接続される。第１記憶回路２２２１Ｌ、２２２２Ｌ、・・・は第１記憶回路２２２０Ｌと同じくＤラッチを含むが、Ｄ端子が接続されるアドレスデコーダ２１Ｌの出力が異なる。信号ｐｌａｔｅｎ＿ｒｄを伝達する配線は、第１記憶回路２２２１Ｌ、２２２２Ｌ、・・・にも共通に接続される。【００５９】
第２記憶部２３Ｌを構成する第２記憶回路２２３０Ｌ、２２３１Ｌ、・・・はそれぞれＡＮＤ回路と、当該ＡＮＤ回路の出力がＳ端子に接続されたＳＲラッチとを含む。ＡＮＤ回路の一方の入力端子はアドレスデコーダ２１Ｌの出力ｖｄｅｃ（０）と接続され、他方の入力端子は、信号ｐｌａｔｅｎ＿ｓｈ＿１を伝達する配線と接続される。ＳＲラッチのＲ端子は信号ｐｌａｔｒｓｔ＿ｓｈを伝達する配線と接続される。信号ｐｌａｔｒｓｔ＿ｓｈを伝達する配線は、第２記憶回路２２３１Ｌ、２２３２Ｌ、・・・にも共通に接続される。【００６０】
第３記憶部２４Ｌを構成する第３記憶回路２２４０Ｌ、２２４１Ｌ、・・・はそれぞれＡＮＤ回路と、当該ＡＮＤ回路の出力がＳ端子に接続されたＳＲラッチとを含む。ＡＮＤ回路の一方の入力端子はアドレスデコーダ２１Ｌの出力ｖｄｅｃ（０）と接続され、他方の入力端子は、信号ｐｌａｔｅｎ＿ｓｈｆを伝達する配線と接続される。ＳＲラッチのＲ端子は信号ｐｌａｔｒｓｔ＿ｓｈを伝達する配線と接続される。信号ｐｌａｔｅｎ＿ｓｈｆおよびｐｌａｔｒｓｔ＿ｓｈを伝達する配線は、第３記憶部の他の記憶回路２２４１Ｌ、２２４２Ｌ、・・・にも共通に接続される。【００６１】
画素パルス生成部２５Ｌを構成する画素パルス生成回路２２５０Ｌ、２２５１Ｌ、・・・はＡＮＤ回路とＯＲ回路とを用いて構成した例を示しているが、回路の構成は本例の構成に限定されない。画素パルス生成回路２２５０Ｌは、信号ｖｒｅｓｉ、ｐｒｅｓｉ、ｐｔｘｉを出力し、それぞれ画素ブロック２１００のｖｒｅｓ（０）、ｐｒｅｓ（０）、ｐｔｘｉ（０）として画素ブロック２１００に供給される。信号ｖｒｅｓｉは、第１記憶回路２２２０Ｌの出力と信号ｖｒｅｓ＿ｒｄとの論理積および第３記憶回路２２４０Ｌの出力と信号ｖｒｅｓ＿ｓｈとの論理積の論理和として生成される。信号ｐｒｅｓｉは第１記憶回路２２２０Ｌの出力と信号ｐｒｅｓ＿ｒｄとの論理積および第３記憶回路２２４０Ｌの出力と信号ｐｒｅｓ＿ｓｈとの論理積の論理和として生成される。そして、信号ｐｔｘｉは第１記憶回路２２２０Ｌの出力と信号ｐｔｘ＿ｒｄ＿１との論理積および第２記憶回路２２３０Ｌの出力と信号ｐｔｘ＿ｓｈとの論理積の論理和として生成される。【００６２】
行選択部２０Ｒについて、行選択部２０Ｌと異なる部分を説明する。【００６３】
行選択部２０Ｒが制御するのは画素アレイ１０のうちの偶数行目の画素であるため、画素パルス生成部２５Ｒから出力される信号は偶数行目の画素に入力される点で異なる。そのため、第２記憶部２３Ｒには第２記憶部２３Ｌの信号ｐｌａｔｅｎ＿ｓｈ＿１に代えてｐｌａｔｅｎ＿ｓｈ＿２が与えられる。同様の理由から、画素パルス生成部２５Ｒには画素パルス生成部２５Ｌの信号ｐｔｘ＿ｒｄ＿１に代えて信号ｐｔｘ＿ｒｄ＿２が与えられる。これ以外は、行選択部２０Ｌと行選択部２０Ｒには共通の信号が与えられる。【００６４】
なお、信号ｐｌａｔｅｎ＿ｒｄ、ｐｌａｔｅｎ＿ｓｈ＿１、ｐｌａｔｅｎ＿ｓｈ＿２、ｐｌａｔｒｓｔ＿ｓｈ、ｐｌａｔｅｎ＿ｓｈｆ、ｐｔｘ＿ｒｄ＿１、ｐｔｘ＿ｒｄ＿２、ｐｔｘ＿ｓｈ、ｐｒｅｓ＿ｒｄ、ｐｒｅｓ＿ｓｈ、ｖｒｅｓ＿ｒｄ、およびｖｒｅｓ＿ｓｈはタイミング生成部４０で生成される。【００６５】
次に、図５に示したタイミング図を参照しながら図１および２に示す撮像装置１の動作を説明する。以下の説明でＬあるいはＲの符号を特に記載しない場合には、行選択部２０Ｌと２０Ｒとで同じ動作をすることを意味する。【００６６】
ここでは、画素アレイ１０のうちの２、５、８、・・・行目の画素から信号を読み出し、読み出す画素を含む前後３行、すなわち１〜３、４〜６、７〜９、・・・に加えてＮ〜Ｎ＋２、Ｎ＋３〜Ｎ＋５、Ｎ＋６〜Ｎ＋８、・・・行目の画素に係るシャッタ動作を行う場合を例にとって説明する。図５の時刻ｔ１００においては、第２記憶部２３および第３記憶部２４のＳＲラッチはＬｏｗレベルを保持しているものとする。【００６７】
まず、時刻ｔ２００に不図示の外部から水平同期信号がタイミング生成部４０に入力されると、タイミング生成部４０は時刻ｔ２０１に信号ｐｒｅｓ＿ｒｄを出力し、更に時刻ｔ２０２に信号ｐｌａｔｅｎ＿ｒｄを出力する。時刻ｔ２０２でアドレス生成部３０から供給されるアドレス信号ｖａｄｄｒはＲ１＝「０」であるので、アドレスデコーダ２１の出力のうちｖｄｅｃ（０）のみがＨｉｇｈレベルとなる。つまり、第１記憶回路２２２０のＤラッチの出力がＨｉｇｈレベルとなる。したがって、信号ｐｒｅｓ＿ｒｄとの論理積によって、画素ブロック２１００に供給される信号ｐｒｅｓ（０）がＨｉｇｈレベルになる。【００６８】
時刻ｔ２０３に信号ｖｒｅｓ＿ｒｄがＨｉｇｈレベルになると、第１記憶回路２２２０の出力との論理積によって、画素ブロック２１００に供給される信号ｖｒｅｓ（０）がＨｉｇｈレベルとなる。【００６９】
時刻ｔ２０３から時刻ｔ２０４までの期間では、画素ブロック２１００に含まれるリセットトランジスタＭ２１０４が導通する。これによりＦＤ部Ｆ２１０１がＨｉｇｈレベルのｖｒｅｓ（０）によってリセットされるとともに、この画素ブロックの出力が垂直信号線ｖｌｉｎｅ（ｎ）に現れる、選択状態となる。ここで垂直信号線ｖｌｉｎｅ（ｎ）に現れるのは、ＦＤ部Ｆ２１０１をリセットしたことに対応するレベルの信号で、この信号には増幅トランジスタＭ２１０３、リセットトランジスタＭ２１０４、ＦＤ部Ｆ２１０１に起因するノイズ成分が含まれている。水平転送部５０にＣＤＳ回路を備える構成であれば、時刻ｔ２０５までの期間に垂直信号線ｖｌｉｎｅ（ｎ）に現れる出力をサンプリングする。【００７０】
時刻ｔ２０５に信号ｐｔｘ＿ｒｄ＿２がＨｉｇｈレベルになると、第１記憶回路２２２０Ｒのラッチの出力との論理積により、画素ブロック２１００に供給される信号ｐｔｘ２（０）がＨｉｇｈレベルとなり、転送トランジスタＭ２１０２が導通する。これによってフォトダイオードＤ２１０２に蓄積された電荷がＦＤ部Ｆ２１０１に転送されるので、ＦＤ部Ｆ２１０１の電位が変化し、垂直信号線ｖｌｉｎｅ（ｎ）に現れる信号のレベルが変化する。この時の信号は、ＦＤ部Ｆ２１０１をリセットした直後のレベルに対して、光電変換によって生じた電荷量に応じた分だけ変化しているので、ＣＤＳ回路に保持されたノイズ成分との差分を取ることで、ノイズ成分を低減することができる。以上によって２行目の画素から信号を読み出す動作が終了する。【００７１】
時刻ｔ２０６では、アドレス生成部３０から供給されるアドレス信号ｖａｄｄｒがＲ１からＳ１１に変化する。Ｓ１１はリセットすべき（シャッタ動作をすべき）画素のアドレスを示す値で、ここでは「０」となる。したがって、アドレスデコーダ２１の出力は信号ｖｄｅｃ（０）のみがＨｉｇｈレベルとなる。【００７２】
また、時刻ｔ２０６には信号ｌａｔｒｓｔ＿ｓｈがＨｉｇｈレベルになるこれにより第２記憶部２３および第３記憶部２４のＳＲラッチがリセットされる。【００７３】
時刻ｔ２０７に信号ｐｌａｔｅｎ＿ｓｈ＿１およびｐｌａｔｅｎ＿ｓｈｆがＨｉｇｈレベルになる。それぞれの信号と信号ｖｄｅｃ（０）との論理積により、第２記憶回路２２３０ＬのＳＲラッチおよび第３記憶回路２２４０のＳＲラッチからの出力がＨｉｇｈレベルになる。【００７４】
その後、アドレス生成部３０から供給されるアドレス信号ｖａｄｄｒがＳ１２に変化する。ここでは「０」となる。したがって、アドレスデコーダ２１からは信号ｖｄｅｃ（０）のみがＨｉｇｈレベルとなる。【００７５】
時刻ｔ２０８に信号ｐｌａｔｅｎ＿ｓｈ＿２およびｐｌａｔｅｎ＿ｓｈｆがＨｉｇｈレベルになる。それぞれの信号と信号ｖｄｅｃ（０）との論理積により、第２記憶回路２２３０ＲのＳＲラッチおよび第３記憶回路２２４０のＳＲラッチからの出力がＨｉｇｈレベルになる。【００７６】
その後、アドレス生成部３０から供給されるアドレス信号ｖａｄｄｒがＳ１３に変化する。ここでは「１」となる。したがって、アドレスデコーダ２１からは信号ｖｄｅｃ（１）のみがＨｉｇｈレベルとなる。【００７７】
時刻ｔ２０９に信号ｐｌａｔｅｎ＿ｓｈ＿１およびｐｌａｔｅｎ＿ｓｈｆがＨｉｇｈレベルになる。それぞれの信号と信号ｖｄｅｃ（１）との論理積により、第２記憶回路２２３１ＬのＳＲラッチおよび第３記憶回路２２４１のＳＲラッチからの出力がＨｉｇｈレベルになる。【００７８】
以上で説明した時刻ｔ２０６からｔ２０９の動作によって、１行目から３行目の画素に対応する第２記憶回路２２３０Ｌ、２２３０Ｒ、２２３１Ｌおよび第３記憶回路２２４０Ｌ、２２４０Ｒ、２２４１ＬがＨｉｇｈレベルにセットされた状態となる。【００７９】
ここで特筆すべきは、Ｓ１３によって３行目の画素に係るアドレスを信号ｐｌａｔｅｎ＿ｓｈ＿１によって第２記憶回路２２３１Ｌにセットすると同時に、信号ｐｌａｔｅｎ＿ｓｈｆによって第３記憶回路２２４１Ｌおよび２２４１Ｒの両者にセットする点である。本実施例では、１〜３行目をリセットするために、画素ブロック２１０１では一方（３行目）の画素をリセットし、他方（４行目）の画素をリセットしない状態となる。特許文献１に記載されたような構成では、３行目の画素に対してはリセットトランジスタをオンにしようとする一方で、４行目の画素に対してはリセットトランジスタをオフにしようとするため、不正な動作が行われる恐れがある。これに対して本発明では、画素ブロック内で複数の画素同士で共有されるトランジスタを制御するために第３記憶部を設けている。これにより、画素ブロック内のある画素はリセットしつつ、別の画素はリセットしないような場合でも正しく動作を行うことが可能になる。【００８０】
時刻ｔ２１０からは同様の動作をＮ〜Ｎ＋２行目に対しても行い、対応する第２および第３記憶部のラッチをセットする。以上の動作により、１〜３行目、およびＮ〜Ｎ＋２行目の合計６行が、シャッタ動作を行うべき画素として設定されたことになる。図５では、アドレス信号ｖａｄｄｒをＳ２３にセットした後にＲ１に変更する例を示しているが、Ｓ２３のままでも良い。【００８１】
タイミング生成部４０は、時刻ｔ２０５にＨｉｇｈレベルになった信号ｐｔｘ＿ｒｄ＿２がＬｏｗレベルになった後、先述のＣＤＳ回路などにサンプリング動作を行わせる。そして、ＣＤＳ回路で処理された信号がラインメモリに記憶された後に、出力端子ｏｕｔから２行目の画素に係る信号を出力させるように水平転送部５０を制御する。【００８２】
時刻ｔ２１１に５行目の画素に係る読み出し動作が開始される。５行目に係る読み出し動作は、時刻ｔ２００から時刻ｔ２１１で説明した２行目に係る読み出し動作と同様のものとなる。【００８３】
５行目の画素は画素ブロック２１０２の１行目に存在するので、時刻ｔ２１８には信号ｐｔｘ＿ｒｄ＿２に代えて信号ｐｔｘ＿ｒｄ＿１が供給される。また、時刻ｔ２１９からは４〜６行目およびＮ＋３〜Ｎ＋５行目の画素に係る第２および第３記憶部をセットするが、４行目の画素は画素ブロック２１０１の２行目であるために、信号ｐｌａｔｅｎ＿ｓｈ＿１と信号ｐｌａｔｅｎ＿ｓｈ＿２とを供給するタイミングが、２行目の読み出しに係る動作とは異なっている。【００８４】
時刻ｔ２１４に信号ｖｒｅｓ＿ｓｈがＨｉｇｈレベルになると、１〜３行目、およびＮ〜Ｎ＋２行目に係る第３記憶部２４からの出力との論理積により、１〜３行目、およびＮ〜Ｎ＋２行目の画素に係る信号ｖｒｅｓｉがＨｉｇｈレベルになる。【００８５】
時刻ｔ２１５に信号ｐｔｘ＿ｓｈおよびｐｒｅｓ＿ｓｈがＨｉｇｈレベルになると、第２または第３記憶部からの出力との論理積によって、１〜３行目、およびＮ〜Ｎ＋２行目の画素に係るリセットトランジスタおよび転送トランジスタがオンになる。このことによって、１〜３行目、およびＮ〜Ｎ＋２行目の画素が初期化される。その後、信号ｐｔｘ＿ｓｈがＬｏｗレベルになり、転送トランジスタがオフになる。【００８６】
時刻ｔ２１６に信号ｖｒｅｓ＿ｓｈがＬｏｗレベルになるが、時刻ｔ２１７までは信号ｐｒｅｓ＿ｓｈがＨｉｇｈレベルであるので、１〜３行目、およびＮ〜Ｎ＋２行目の画素に係るＦＤ部は、Ｌｏｗレベルの信号ｖｒｅｓ＿ｓｈに応じた電位に変化する。信号ｖｒｅｓ＿ｓｈのＬｏｗレベルは、増幅トランジスタがオンしないような電位に設定されているので、時刻ｔ２１６から時刻ｔ２１７までの期間に１〜３行目、およびＮ〜Ｎ＋２行目に係る画素は非選択状態となる。つまり、時刻ｔ２０６から開始された動作でシャッタ動作を行うべき画素のアドレスを記憶し、時刻ｔ２１５からの動作でシャッタ動作を行った上で、それらの画素を非選択状態にするという動作が時刻ｔ２１７までの期間に行われるものである。【００８７】
以上で説明したように、本実施例によれば、同一画素ブロックの中で共通する素子を制御するため、第３記憶部にアドレスを保持させるので、同一画素ブロック内にリセットする画素とリセットしない画素とが存在しても、正しく動作させることが可能となる。
【実施例３】
【００８８】
図面を参照しながら、本発明に係る第３の実施例を説明する。本実施例は、実施例２と動作が異なる。以下では、実施例２との相違点を中心に説明する。【００８９】
図６は、本実施例に係る撮像装置の動作を示すタイミング図である。図５と同じ動作を行うタイミングについては、図５と共通の符号を付している。本実施例においても、実施例２と同様に画素アレイ１０のうちの２、５、８、・・・行目の画素から信号を読み出し、読み出す画素を含む前後３行、すなわち１〜３、４〜６、７〜９、・・・に加えてＮ〜Ｎ＋２、Ｎ＋３〜Ｎ＋５、Ｎ＋６〜Ｎ＋８、・・・行目の画素に係るシャッタ操作（フォトダイオードのリセット）を行う場合を例にとって説明する。図６の時刻ｔ２００においては、第２記憶部２３および第３記憶部２４のＳＲラッチはＬｏｗレベルを保持しているものとする。【００９０】
本実施例は、時刻ｔ２０６に引き続いて行われる、時刻ｔ３２１からの動作が実施例２とは異なる。【００９１】
実施例２においては、時刻ｔ２０７に第２記憶回路２２３０Ｌおよび第３記憶回路２２４０のＳＲラッチをセットし、時刻ｔ２０８に第２記憶回路２２３０Ｒおよび第３記憶回路２２４０のＳＲラッチをセットする。【００９２】
これに対して本実施例では、時刻ｔ３２１に信号ｐｌａｔｅｎ＿ｓｈ＿１およびｐｌａｔｅｎ＿ｓｈ＿２をともにＨｉｇｈレベルにすることで、第２記憶回路２２３０Ｌおよび２２３０Ｒの両者のＳＲラッチをセットしている。実施例２に示す動作では、１〜３行目のシャッタ行アドレスを設定するのに３回の動作を行っていたが、本実施例によれば、２回の動作で３行分のシャッタ行アドレスを設定することが可能となる。【００９３】
本実施例によれば、同一画素ブロックの中で共通する素子を制御するため、第３記憶部にアドレスを保持させるので、同一画素ブロック内にリセットする画素とリセットしない画素とが存在しても、正しく動作させることが可能となる。さらに、本実施例によれば、シャッタ行アドレスを実施例２よりも短時間に設定できるので、撮像装置の高速化を実現できる。
【実施例４】
【００９４】
図面を参照しながら、本発明に係る第４の実施例を説明する。図７は、図１に示した構成のうち、タイミング生成部４０と水平転送部５０を除く部分を抜き出し、より詳細に示した回路図である。以下では、実施例２との相違点を中心に説明する。【００９５】
本実施例に係る撮像装置は、隣接する４行の画素が増幅トランジスタＭ４１０３とリセットトランジスタＭ４１０４とを共有して１個の画素ブロックを構成している点で図４に示した撮像装置と異なる。また、本実施例においては、増幅トランジスタＭ４１０３の一方の主電極とリセットトランジスタＭ４１０４の一方の主電極とが共通に接続され、電源電圧ｖｃｃを供給される。【００９６】
また、アドレスデコーダ２１の構成も図４に示した撮像装置とは異なる。本実施例におけるアドレスデコーダ２１Ｌには、タイミング生成部４０からの制御信号に基づいてアドレス生成部３０が出力したアドレス信号ｖａｄｄｒが入力される。アドレス信号ｖａｄｄｒは例えばｎビットの信号で、上位ｎ−１ビットで画素ブロックを表現し、ｎビットで画素ブロック内の画素を表現するものである。図７においては、上位ｎ−１ビットでｖｄｅｃｕ（ｘ）を設定し（０≦ｘ≦（２＾（ｎ−１））−１）、ｎビットでｖｄｅｃ（ｙ）を設定する（０≦ｙ≦（２＾ｎ）−１）。なお、画素ブロックが２個の画素で構成されている場合には、ｍビットのアドレス信号のうちｍビットで画素ブロックを表現することになる。【００９７】
さらに、本実施例に係る撮像装置と実施例２に示した撮像装置とは、同一画素ブロック内の複数のフォトダイオードで保持された電荷を加算できるように、第１記憶部２２ＬはＤラッチのＤ端子に入力される信号を選択するセレクタを有する点で異なる。【００９８】
第１記憶部２２Ｌは、セレクタを含まない第１記憶回路４２２０Ｌ、４２２２Ｌ、・・・と、セレクタを含む第１記憶回路４２２１ＡＬ、４２２３ＡＬ、・・・とを含む。第１記憶回路４２２０Ｌに含まれるＤラッチはそのＤ端子がアドレスデコーダ２１Ｌの出力ｖｄｅｃ（０）と接続され、Ｇ端子は信号ｐｌａｔｅｎ＿ｒｄを伝達する配線と接続される。一方、第１記憶回路４２２１ＡＬに含まれるＤラッチはそのＤ端子がセレクタＳＥＬ４１の出力端子と接続され、Ｇ端子は信号ｐｌａｔｅｎ＿ｒｄを伝達する配線と接続される。セレクタ４１ＳＥＬはアドレスデコーダ４２１０Ｌの出力端子のうち、ｖｄｅｃ（０）とｖｄｅｃ（１）とに接続され、信号ｆｄａｄｄによって、ｖｄｅｃ（０）またはｖｄｅｃ（１）の出力をＤラッチに伝達する。セレクタ４１ＳＥＬは信号ｆｄａｄｄがＨｉｇｈレベルの時にｖｄｅｃ（０）を出力し、信号ｆｄａｄｄがＬｏｗレベルの時にｖｄｅｃ（１）を出力する。第１記憶回路４２２２Ｌ、４２２３ＡＬ、・・・も同様に構成されている。なお、信号ｐｌａｔｅｎ＿ｒｄを伝達する配線は第１記憶部２２Ｌの他の記憶回路４２２２Ｌ、４２２３ＡＬ、・・・にも共通に接続される。また、信号ｆｄａｄｄを伝達する配線は第１記憶部２２Ｌの他の記憶回路４２２３ＡＬ、・・・にも共通に接続される。【００９９】
画素パルス生成部２５Ｌを構成する画素パルス生成回路４２５０Ｌ、４２５１Ｌ、・・・はＡＮＤ回路とＯＲ回路とを用いて構成した例を示しているが、回路の構成は本例の構成に限定されない。画素パルス生成回路４２５０Ｌは、信号ｐｒｅｓｉ、ｐｔｘ１ｉ、ｐｔｘ２ｉを出力し、それぞれ画素ブロック４１００のｐｒｅｓ（０）、ｐｔｘ１（０）、ｐｔｘ３（０）として画素ブロック４１００に供給される。信号ｐｒｅｓｉは第１記憶回路４２２０Ｌと４２２１Ｌとの論理和を出力するＯＲ回路の出力と信号ｐｒｅｓ＿ｒｄとの論理積および第３記憶回路４２４０Ｌの出力と信号ｐｒｅｓ＿ｓｈとの論理積の論理和として生成される。そして、信号ｐｔｘ１ｉは第１記憶回路４２２０Ｌの出力と信号ｐｔｘ＿ｒｄ＿１との論理積および第２記憶回路４２３０Ｌの出力と信号ｐｔｘ＿ｓｈとの論理積の論理和として生成される。信号ｐｔｘ２ｉは第１記憶回路４２２１Ｌと信号ｐｔｘ＿ｒｄ＿１との論理積および第２記憶回路４２３１Ｌの出力と信号ｐｔｘ＿ｓｈとの論理積の論理和として生成される。【０１００】
行選択部２０Ｒについて、行選択部２０Ｌと異なる部分を説明する。行選択部２０Ｒが制御するのは画素アレイ１０のうちの偶数行目の画素であるため、画素パルス生成部２５Ｒから出力される信号は偶数行目の画素に入力される点で異なる。そのため、第２記憶部２３Ｒには第２記憶部２３Ｌの信号ｐｌａｔｅｎ＿ｓｈ＿１に代えてｐｌａｔｅｎ＿ｓｈ＿２が与えられる。同様の理由から、画素パルス生成部２５Ｒには画素パルス生成部２５Ｌの信号ｐｔｘ＿ｒｄ＿１に代えて信号ｐｔｘ＿ｒｄ＿２が与えられる。これ以外は、行選択部２０Ｌと行選択部２０Ｒには共通の信号が与えられる。【０１０１】
なお、信号ｐｌａｔｅｎ＿ｒｄ、ｐｌａｔｅｎ＿ｓｈ＿１、ｐｌａｔｅｎ＿ｓｈ＿２、ｐｌａｔｒｓｔ＿ｓｈ、ｐｌａｔｅｎ＿ｓｈｆ、ｆｄａｄｄ、ｐｔｘ＿ｒｄ＿１、ｐｔｘ＿ｒｄ＿２、ｐｔｘ＿ｓｈ、ｐｒｅｓ＿ｒｄ、ｐｒｅｓ＿ｓｈ、およびｖｃｃはタイミング生成部４０によって制御される。【０１０２】
次に、図８に示したタイミング図を参照しながら図１および７に示す撮像装置の動作を説明する。以下の説明でＬあるいはＲの符号を特に記載しない場合には、行選択部２０Ｌと２０Ｒとで同じ動作をすることを意味する。【０１０３】
ここでは、画素アレイ１０のうちの１行目および３行目、２行目および４行目、・・・の画素について信号を加算して読み出し、１および３、２および４、・・・に加えてＮおよびＮ＋２、Ｎ＋１およびＮ＋３、・・・行目の画素に係るシャッタ動作（フォトダイオードのリセット）を行う場合を例にとって説明する。以下で説明する期間において信号ｆｄａｄｄはＨｉｇｈレベルであるので、セレクタ４１ＳＥＬ、４３ＳＥＬ、・・・は、それぞれｖｄｅｃ（０）、ｖｄｅｃ（２）、・・・を出力する。図８の時刻ｔ３００においては、第２記憶部２３および第３記憶部２４のＳＲラッチはＬｏｗレベルを保持しているものとする。【０１０４】
まず、時刻ｔ４００に不図示の外部から水平同期信号がタイミング生成部４０に入力されると、タイミング生成部４０は時刻ｔ４０１に信号ｐｔｘ＿ｓｈおよび信号ｐｒｅｓ＿ｓｈを出力する。しかし、第２および第３記憶部のＳＲラッチはいずれもＬｏｗレベルを保持しているので、画素パルス生成部２５から出力される信号ｐｒｅｓｉ、ｐｔｘ１ｉ、およびｐｔｘ２ｉはいずれもＬｏｗレベルとなる。【０１０５】
時刻ｔ４０２に信号ｖｃｃがＬｏｗレベルになるが、ここでは信号ｐｒｅｓｉはＬｏｗレベルであるので、いずれの画素ブロックに対しても非選択状態にする操作は行われない。【０１０６】
時刻ｔ４０３に信号ｐｒｅｓ＿ｒｄがＨｉｇｈレベルになり、時刻ｔ４０４に信号ｐｌａｔｅｎ＿ｒｄがＨｉｇｈレベルになる。ここで、Ｒ１＝「０」であるので、アドレスデコーダ２１Ｌの出力のうち、ｖｄｅｃｕ（０）およびｖｄｅｃ（０）のみがＨｉｇｈレベルとなる。ここで、信号ｆｄａｄｄがＨｉｇｈレベルであるので、セレクタ４１ＳＥＬはｖｄｅｃ（０）を出力する。したがって、時刻ｔ４０４に信号ｐｌａｔｅｎ＿ｒｄがＨｉｇｈレベルになると、第１記憶回路４２２０Ｌおよび４２２１ＡＬのＤラッチの出力がＨｉｇｈレベルになる。この時、信号ｐｒｅｓ＿ｒｄがＨｉｇｈレベルであるので第１記憶回路４２２０Ｌの出力との論理積によって信号ｐｒｅｓ（０）がＨｉｇｈレベルになる。これにより、画素ブロック４１００のリセットトランジスタＭ４１０４が導通する。この状態で電源電圧ｖｃｃがＨｉｇｈレベルになると、ＦＤ部Ｆ４１０１が電源電圧ｖｃｃに応じてリセットされるとともに、この画素ブロックの出力が垂直信号線ｖｌｉｎｅ（ｎ）に現れる、選択状態となる。ここで垂直信号線ｖｌｉｎｅ（ｎ）に現れるのは、ＦＤ部Ｆ４１０１をリセットしたことに対応するレベルの信号で、この信号には増幅トランジスタＭ４１０３、リセットトランジスタＭ４１０４、ＦＤ部Ｆ４１０１に起因するノイズ成分が含まれている。水平転送部５０にＣＤＳ回路を備える構成であれば、時刻ｔ４０５までの期間に垂直信号線ｖｌｉｎｅ（ｎ）に現れる出力をサンプリングする。【０１０７】
時刻ｔ４０５に信号ｐｔｘ＿ｒｄ＿１がＨｉｇｈレベルになると、第１記憶回路４２２０Ｌの出力との論理積により信号ｐｔｘ１（０）がＨｉｇｈレベルになるとともに、第１記憶回路４２２１ＡＬとの論理積によって信号ｐｔｘ３（０）がＨｉｇｈレベルになる。これによって転送トランジスタＭ４１０１−１およびＭ４１０１−３が導通し、フォトダイオードＤ４１０１およびＤ４１０３に蓄積された電荷がＦＤ部Ｆ４１０１に転送される。転送された電荷によってＦＤ部Ｆ４１０１の電位が変化し、垂直信号線ｖｌｉｎｅ（ｎ）に現れる信号のレベルが変化する。この時の信号は、ＦＤ部Ｆ４１０１をリセットした直後のレベルに対して、光電変換によって生じた電荷量に応じた分だけ変化しているので、ＣＤＳ回路に保持されたノイズ成分との差分を取ることで、ノイズ成分を低減することができる。以上によって１行目および３行目の画素から信号を読み出す動作が終了する。【０１０８】
時刻ｔ４０６では、アドレス生成部３０から供給されるアドレス信号ｖａｄｄｒがＲ１からＳ１１に変化する。Ｓ１１はリセットすべき（シャッタ動作をすべき）画素のアドレスを示す値で、ここでは「０」となる。したがって、アドレスデコーダ２１の出力は信号ｖｄｅｃｕ（０）およびｖｄｅｃ（０）のみがＨｉｇｈレベルになる。【０１０９】
また、時刻ｔ４０６に信号ｐｌａｔｒｓｔ＿ｓｈがＨｉｇｈレベルになる。これにより、第２および第３記憶部のＳＲラッチがリセットされる。【０１１０】
時刻ｔ４０７に信号ｐｌａｔｅｎ＿ｓｈ＿１およびｐｌａｔｅｎ＿ｓｈｆがＨｉｇｈレベルになることで、第２記憶回路４２３０Ｌおよび第３記憶回路４２４０Ｌ、４２４０ＲのＳＲラッチの出力がＨｉｇｈレベルになる。【０１１１】
その後、アドレス信号ｖａｄｄｒがＳ１１からＳ１２に変化する。ここでは、Ｓ１２＝「１」となり、アドレスデコーダ２１の出力は信号ｖｄｅｃｕ（０）およびｖｄｅｃ（１）のみがＨｉｇｈレベルになる。【０１１２】
時刻ｔ４０８に信号ｐｌａｔｅｎ＿ｓｈ＿１およびｐｌａｔｅｎ＿ｓｈｆがＨｉｇｈレベルになることで、第２記憶回路４２３１Ｌおよび第３記憶回路４２４０Ｌ、４２４０ＲのＳＲラッチの出力がＨｉｇｈレベルになる。【０１１３】
以上で説明した時刻ｔ４０６からｔ４０８の動作によって、１行目および３行目の画素に対応する第２記憶回路４２３０Ｌ、４２３１Ｌおよび第３記憶回路４２４０Ｌ、４２４０ＲがＨｉｇｈレベルにセットされた状態となる。【０１１４】
ここで特筆すべきは、Ｓ１２によって３行目の画素に係るアドレスを信号ｐｌａｔｅｎ＿ｓｈ＿１によって第２記憶回路４２３１Ｌをセットすると同時に、信号ｐｌａｔｅｎ＿ｓｈｆによって第３記憶回路４２４０Ｌおよび４２４０Ｒの両者をセットする点である。本実施例では、１行目および３行目をリセットするために、画素ブロック４１００では１行目および３行目の画素をリセットし、２行目および４行目の画素をリセットしない状態となる。特許文献１に記載されたような構成では、１および３行目の画素に対してはリセットトランジスタをオンにしようとする一方で、２および４行目の画素に対してはリセットトランジスタをオフにしようとするため、不正な動作が行われる恐れがある。これに対して本発明では、画素ブロック内で複数の画素同士で共有されるトランジスタを制御するために第３記憶部を設けている。これにより、画素ブロック内のある画素はリセットしつつ、別の画素はリセットしないような場合でも正しく動作を行うことが可能になる。【０１１５】
時刻ｔ４０９からは時刻ｔ４０７からの動作と同様の動作をＮおよびＮ＋２行目に対しても行い、対応する第２および第３記憶部のラッチをセットする。以上の動作により、１行目と３行目、およびＮ行目とＮ＋２行目の合計４行が、シャッタ動作を行うべき画素として設定されたことになる。ここでは、Ｎ行目の画素はある画素ブロックの偶数行目であるとしているので、信号ｐｌａｔｅｎ＿ｓｈ＿１に代えて信号ｐｌａｔｅｎ＿ｓｈ＿２が与えられる。図８では、アドレス信号ｖａｄｄｒをＳ２２にセットした後にＲ１に変更する例を示しているが、Ｓ２２のままでも良い。【０１１６】
タイミング生成部４０は、時刻ｔ４０５にＨｉｇｈレベルになった信号ｐｔｘ＿ｒｄ＿１がＬｏｗレベルになってから、先述のＣＤＳ回路などにサンプリング動作を行わせる。そして、ＣＤＳ回路で処理された信号がラインメモリに記憶された後に、出力端子ｏｕｔから１行目および３行目の画素に係る加算された信号を出力させるように水平転送部５０を制御する。【０１１７】
時刻ｔ４１１に２行目および４行目の画素に係る読み出し動作が開始される。２行目および４行目に係る読み出し動作は、時刻ｔ４００から時刻ｔ４１１で説明した１行目および３行目に係る読み出し動作と同様のものとなる。【０１１８】
２行目および４行目の画素は画素ブロック４１００の２行目および４行目に存在するので、時刻ｔ４１６には信号ｐｔｘ＿ｒｄ＿１に代えて信号ｐｔｘ＿ｒｄ＿２が供給される。【０１１９】
また、時刻ｔ４１７からは２行目と４行目およびＮ＋１行目とＮ＋３行目の画素に係る第２および第３記憶部をセットするが、２行目および４行目の画素は画素ブロック４１００の２行目および４行目であるために、信号ｐｌａｔｅｎ＿ｓｈ＿１と信号ｐｌａｔｅｎ＿ｓｈ＿２とを供給するタイミングが、２行目の読み出しに係る動作とは異なっている。ここでＮ＋１行目とＮ＋３行目の画素はある画素ブロックの奇数行目の画素であるとしている。【０１２０】
時刻ｔ４１２に信号ｐｔｘ＿ｓｈおよびｐｒｅｓ＿ｓｈがＨｉｇｈレベルになると、第２または第３記憶部からの出力との論理積によって、１行目と３行目、およびＮ行目とＮ＋２行目の画素に係るリセットトランジスタおよび転送トランジスタがオンになる。これによって１行目と３行目、およびＮ行目とＮ＋２行目の画素がリセットされる。【０１２１】
以上で説明したように、本実施例によれば、同一画素ブロックの中で共通する素子を制御するため、第３記憶部にアドレスを保持させるので、同一画素ブロック内にリセットする画素とリセットしない画素とが存在しても、正しく動作させることが可能となる。さらに、本実施例では、第１記憶部にセレクタを設けることで、同一画素ブロック内の複数の画素に係る電荷をＦＤ部で加算することが可能となる。【０１２２】
ところで、ここまでに説明した各実施例では、図を簡単にするために、行選択部２０Ｌと２０Ｒとが画素アレイ１０を挟んで対向するように配置しているが、その両者を画素アレイ１０の一辺に設けても良い。
【実施例５】
【０１２３】
図面を参照しながら、本発明に係る第５の実施例を説明する。図９は、図１に示した構成のうち、タイミング生成部４０と水平転送部５０とを除く部分を抜き出し、より詳細に示した回路図である。以下では、実施例２との相違点を中心に説明する。【０１２４】
本実施例に係る撮像装置は、隣接する２行の画素が増幅トランジスタＭ５１０３とリセットトランジスタＭ５１０４とを共有して１個の画素ブロックを構成しており、図４に係る画素ブロックと同じ構成となっている。【０１２５】
本実施例においては、画素アレイに対して行選択部２０が１個だけ設けられている点で実施例２と異なる。【０１２６】
行選択部２０はさらにアドレスデコーダ２１、第１記憶部２２、第２記憶部２３、第３記憶部２４、および画素パルス生成部２５を含む。アドレスデコーダ２１は、アドレス生成部３０で生成されたアドレス値をデコードし、アドレス値に対応するアドレスを選択する。【０１２７】
第１記憶部２２は、アドレスデコーダ２１のデコード結果を記憶するもので、その出力は画素アレイ１０において画素から信号を読み出す行のアドレスとして用いられる。【０１２８】
第２記憶部２３は、アドレスデコーダ２１のデコード結果を記憶するもので、その出力は画素アレイ１０において画素が持つ光電変換部をリセットする行のアドレスとして用いられる。【０１２９】
第３記憶部２４は、アドレスデコーダ２１のデコード結果を記憶するもので、その出力は画素アレイ１０において非選択動作をする画素のＦＤ部が含まれる画素ブロックのアドレスとして用いられる。【０１３０】
アドレス生成部３０は、タイミング生成部４０から供給される信号に基づいてアドレス値を生成し、行選択部２０に供給する。【０１３１】
タイミング生成部４０は、アドレス生成部３０がアドレス値を生成するタイミングを制御する信号を供給するほか、行選択部２０および水平転送部５０の動作タイミングを制御する信号を供給する。【０１３２】
水平転送部５０は、画素アレイ１０から垂直信号線ｖｌｉｎｅ（ｎ）を介して読み出された信号を、出力端子ｏｕｔから出力させるための回路である。具体的には、垂直信号線ｖｌｉｎｅ（ｎ）毎に設けられた増幅器やＡＤ変換器、ＣＤＳ回路、サンプルホールド回路などを含み、水平走査回路によって出力端子ｏｕｔに順次出力させる。【０１３３】
アドレスデコーダ２１には、タイミング生成部４０からの制御信号に基づいてアドレス生成部３０が出力したアドレス信号ｖａｄｄｒが入力される。アドレス信号ｖａｄｄｒは例えばｎビットの信号で、上位ｎ−１ビットで画素ブロックを表現し、下位ｎビットで画素ブロック内の画素を表現するものである。図９においては、上位ｎ−１ビットでｖｄｅｃｕ（ｘ）を設定し、下位ｎビットでｖｄｅｃ（ｙ）を設定する。なお、画素ブロックが２個の画素で構成されている場合には、ｍビットのアドレス信号のうちｍビットで画素ブロックを表現することになる。【０１３４】
第１記憶部２２を構成する複数の第１記憶回路５２２０、５２２１、・・・は、それぞれ１ビットデータを記憶するＤラッチを含む。第１記憶回路５２２０に含まれるＤラッチはＤ端子がアドレスデコーダ２１の出力ｖｄｅｃ（０）と接続され、Ｇ端子は信号ｐｌａｔｅｎ＿ｒｄを伝達する配線と接続される。第１記憶回路５２２１、５２２２、・・・は記憶回路５２２０と同じくＤラッチを含むが、Ｄ端子が接続されるアドレスデコーダ２１の出力が異なる。信号ｐｌａｔｅｎ＿ｒｄを伝達する配線は、第１記憶部の他の記憶回路５２２１、５２２２、・・・にも共通に接続される。【０１３５】
第２記憶部２３を構成する第２記憶回路５２３０、５２３１、・・・はそれぞれＡＮＤ回路と、当該ＡＮＤ回路の出力がＳ端子に接続されたＳＲラッチとを含む。ＡＮＤ回路の一方の入力端子はアドレスデコーダ２１Ｌの出力ｖｄｅｃ（０）と接続され、他方の入力端子は、信号ｐｌａｔｅｎ＿ｓｈを伝達する配線と接続される。ＳＲラッチのＲ端子は信号ｐｌａｔｒｓｔを伝達する配線と接続される。信号ｐｌａｔｒｓｔを伝達する配線は、第２記憶部の他の第２記憶回路５２３１、５２３２、・・・にも共通に接続される。【０１３６】
第３記憶部２４を構成する第３記憶回路５２４０、５２４１、・・・はそれぞれＡＮＤ回路と、当該ＡＮＤ回路の出力がＳ端子に接続されたＳＲラッチとを含む。ＡＮＤ回路の一方の入力端子はアドレスデコーダ２１の出力ｖｄｅｃｕ（０）と接続され、他方の入力端子は、信号ｐｌａｔｅｎ＿ｒｄｆを伝達する配線と接続される。ＳＲラッチのＲ端子は信号ｐｌａｔｒｓｔを伝達する配線と接続される。信号ｐｌａｔｅｎ＿ｒｄｆおよびｐｌａｔｒｓｔを伝達する配線は、第３記憶部の他の第３記憶回路５２４１、５２４２、・・・にも共通に接続される。【０１３７】
画素パルス生成部２５を構成する画素パルス生成回路５２５０、５２５１、・・・はＡＮＤ回路とＯＲ回路とを用いて構成した例を示しているが、回路の構成は本例の構成に限定されない。画素パルス生成回路５２５０は、信号ｖｒｅｓｉ、ｐｒｅｓｉ、ｐｔｘ１ｉ、ｐｔｘ２ｉを出力し、それぞれ画素ブロック５１００のｖｒｅｓ（０）、ｐｒｅｓ（０）、ｐｔｘ１（０）、ｐｔｘ２（０）として画素ブロック５１００に供給される。信号ｖｒｅｓｉは、第１記憶回路５２２０と５２２１の論理和と信号ｖｒｅｓ＿ｒｄとの論理積および第２記憶回路５２３０と５２３１の論理和と信号ｖｒｅｓ＿ｓｈとの論理積の論理和として生成される。信号ｐｒｅｓｉは第１記憶回路５２２０と５２２１との論理和を出力するＯＲ回路の出力と第３記憶回路５２４０の出力との論理和と信号ｐｒｅｓ＿ｒｄとの論理積、および、第２記憶回路５２３０と５２３１との論理和を出力するＯＲ回路の出力と信号ｐｒｅｓ＿ｓｈとの論理積、の論理和として生成される。そして、信号ｐｔｘ１ｉは第１記憶回路５２２０の出力と信号ｐｔｘ＿ｒｄとの論理積および第２記憶回路５２３０の出力と信号ｐｔｘ＿ｓｈとの論理積の論理和として生成される。信号ｐｔｘ２ｉは第１記憶回路５２２１と信号ｐｔｘ＿ｒｄとの論理積および第２記憶回路５２３１の出力と信号ｐｔｘ＿ｓｈとの論理積の論理和として生成される。【０１３８】
なお、信号ｖｒｅｓ＿ｒｄ、ｖｒｅｓ＿ｓｈ、ｐｌａｔｅｎ＿ｒｄ、ｐｌａｔｅｎ＿ｓｈ、ｐｌａｔｒｓｔ、ｐｌａｔｅｎ＿ｒｄｆ、ｐｔｘ＿ｒｄ、ｐｔｘ＿ｓｈ、ｐｒｅｓ＿ｒｄ、およびｐｒｅｓ＿ｓｈはタイミング生成部４０で生成される。【０１３９】
次に、図１０に示したタイミング図を参照しながら図９に示す撮像装置の動作を説明する。【０１４０】
ここでは、画素アレイ１０のうちの１、４、７、・・・行目の画素から信号を読み出し、４行目の読み出し動作と並行して６〜８行目の画素、７行目の読み出し動作と並行して１１〜１３行目の画素、・・・に係るシャッタ動作（フォトダイオードのリセット）を行う場合を例にとって説明する。図１０の時刻ｔ５００においては、第２記憶部２３および第３記憶部２４のＳＲラッチはＬｏｗレベルを保持しているものとする。【０１４１】
まず、時刻ｔ５００に不図示の外部から水平同期信号がタイミング生成部４０に入力されると、タイミング生成部４０は時刻５０１に信号ｐｌａｔｅｎ＿ｒｄをＨｉｇｈレベルにする。信号ｐｌａｔｅｎ＿ｒｄがＬｏｗレベルになるタイミングにアドレス生成部３０から供給されるアドレス信号ｖａｄｄｒはＲ１＝「０」であるので、アドレスデコーダ２１の出力のうちｖｄｅｃｕ（０）およびｖｄｅｃ（０）のみがＨｉｇｈレベルとなる。つまり、第１記憶回路５２２０のＤラッチの出力がＨｉｇｈレベルとなる。【０１４２】
時刻ｔ５０１には信号ｖｒｅｓ＿ｒｄがＨｉｇｈレベルになることで、第１記憶回路５２４０の出力との論理積によってｖｒｅｓ（０）がＨｉｇｈレベルになる。【０１４３】
また、時刻ｔ５０１には信号ｖｒｅｓ＿ｓｈもＨｉｇｈレベルになるが、第２記憶部２３のＳＲラッチはＬｏｗレベルを出力しているので、ｖｒｅｓ（０）以外のｖｒｅｓ（ｎ）はＬｏｗレベルのままである。【０１４４】
その後、信号ｐｒｅｓ＿ｒｄがＨｉｇｈレベルになると、第１記憶回路５２２０の出力との論理積により信号ｐｒｅｓ（０）がＨｉｇｈレベルになる。これにより、リセットトランジスタＭ５１０４が導通し、Ｈｉｇｈレベルのｖｒｅｓ（０）に応じてＦＤ部がリセットされる。ここで垂直信号線ｖｌｉｎｅ（ｎ）に現れるのは、ＦＤ部Ｆ５１０１をリセットしたことに対応するレベルの信号で、この信号には増幅トランジスタＭ５１０３、リセットトランジスタＭ５１０４、ＦＤ部Ｆ５１０１に起因するノイズ成分が含まれている。水平転送部５０にＣＤＳ回路を備える構成であれば、時刻ｔ５０５までの期間に垂直信号線ｖｌｉｎｅ（ｎ）に現れる出力をサンプリングする。【０１４５】
また、信号ｐｒｅｓ＿ｒｄと同時に信号ｐｔｘ＿ｓｈおよびｐｒｅｓ＿ｓｈがＨｉｇｈレベルになるが、第２および第３記憶部のＳＲラッチｐｒｅｓ（０）以外のｐｒｅｓ（ｎ）および全てのｐｔｘ１（ｎ）、ｐｔｘ２（ｎ）はＬｏｗレベルのままである。【０１４６】
時刻ｔ５０２に信号ｐｌａｔｒｓｔがＨｉｇｈレベルになると、第２および第３記憶部のＳＲラッチがリセットされる。【０１４７】
時刻ｔ５０３に信号ｐｌａｔｅｎ＿ｒｄｆがＨｉｇｈレベルになると、信号ｖｄｅｃｕ（０）との論理積により第３記憶回路５２４０のＳＲラッチがＨｉｇｈレベルにセットされる。【０１４８】
時刻ｔ５０４に信号ｐｔｘ＿ｒｄがＨｉｇｈレベルになると、第１記憶回路５２２０の出力との論理積により信号ｐｔｘ１（０）がＨｉｇｈレベルになる。これによって転送トランジスタＭ５１０１が導通し、フォトダイオードＤ５１０１に蓄積された電荷がＦＤ部Ｆ５１０１に転送されるので、ＦＤ部Ｆ５１０１の電位が変化し、垂直信号線ｖｌｉｎｅ（ｎ）に現れる信号のレベルが変化する。この時の信号は、ＦＤ部Ｆ５１０１をリセットした直後のレベルに対して、光電変換によって生じた電荷量に応じた分だけ変化しているので、ＣＤＳ回路に保持されたノイズ成分との差分を取ることで、ノイズ成分を低減することができる。以上によって１行目の画素から信号を読み出す動作が終了する。【０１４９】
時刻ｔ５０５に、アドレス生成部３０から供給されるアドレス信号ｖａｄｄｒがＲ１からＳ１１に変化する。Ｓ１１は次の水平同期期間にリセットすべき（シャッタ動作をすべき）画素のアドレスを示す値で、ここでは「５」となる。したがって、アドレスデコーダ２１からは、信号ｖｄｅｃｕ（２）およびｖｄｅｃ（５）のみがＨｉｇｈレベルとなって、６行目の画素に係る第１ないし第３の記憶回路が動作を行う。【０１５０】
時刻ｔ５０６に信号ｐｌａｔｅｎ＿ｓｈがＨｉｇｈレベルになることで、第２記憶回路５２３５（不図示）のＳＲラッチのみがＨｉｇｈレベルにセットされる。【０１５１】
時刻ｔ５０７からは、アドレス信号ｖａｄｄｒを７行目の画素、８行目の画素、Ｎ〜Ｎ＋２行目の画素に対応させるように変化させ、信号ｐｌａｔｅｎ＿ｓｈのタイミングに応じて第２記憶回路をＨｉｇｈレベルにセットする。【０１５２】
その後、４行目に係る読み出し動作を行う時刻ｔ５１１からの期間であって、信号ｐｔｘ＿ｓｈ、ｐｒｅｓ＿ｓｈ、ｖｒｅｓ＿ｓｈが同時にＨｉｇｈレベルになる期間において、６〜８行目およびＮ〜Ｎ＋２行目の画素のフォトダイオードがリセットされる。【０１５３】
ここで特筆すべきは、信号ｐｌａｔｅｎ＿ｒｄｆによって、次の水平同期期間に非選択動作をする画素のＦＤ部に係るアドレスを第３記憶部に記憶させる点である。時刻ｔ５１１から行われる４行目の画素に係る読み出し動作に先だって、前の水平同期期間に読み出し動作が行われた１行目の画素が含まれる画素ブロックを非選択状態にする必要がある。なぜならば、１行目の画素が含まれる画素ブロック５１００を非選択状態にしないと、１行目と４行目の画素に係る増幅トランジスタがともにオンしてしまい、どちらの画素に係る信号が垂直信号線ｖｌｉｎｅ（ｎ）に現れているかが判別できず、不正な動作となってしまうからである。【０１５４】
例えば、図５に示した動作では、時刻ｔ２１２からｔ２１３の期間に、前の水平同期期間で読み出した画素に係る画素ブロックの非選択動作を行っている。これに対して本実施例では、第３記憶部に、次の水平同期期間にリセットすべき画素に係るアドレスを記憶させているので、図５における時刻ｔ２１２からｔ２１３の期間を省略し、時刻ｔ５１２から行われる期間に、前の水平同期期間で読み出した画素の非選択動作を行うことができる。【０１５５】
以上で説明したように、本実施例によれば、前の水平同期期間で読み出した画素の非選択動作のための時間を短縮することが可能となり、水平ブランキング期間を短縮することが可能となる。【０１５６】
また、実施例１ないし４のいずれかに係る思想と本実施例に係る思想とを組み合わせることも可能である。つまり、第３の記憶部を２個設けることも可能である。同様にして、複数の画素で共有される素子を制御するための第３の記憶部を３個以上設けても良い。【０１５７】
なお、上述の各実施例で用いた、第１乃至第３記憶部に含まれるラッチは例示したものに限られない。例えば、第１乃至第３記憶部の全てでＳＲラッチを用いても良い。図示の通り、画素の列に対して１本の垂直信号線が設けられている構成においては、つねに１行の画素からしか信号を読み出すことができない。このため、信号を読み出す画素の行に係るアドレスを記憶する第１記憶部にはＤラッチを用いることで、セットとリセットを同時に可能としている。また、第２および第３記憶部に対してはＳＲラッチを用いることで、デコーダからの出力がＨｉｇｈレベルであるときに、ラッチをセットし、Ｌｏｗレベルであるときには値を保持するように構成されている。また、複数あるＳＲラッチに対して共通のリセット信号を与えることで、一括してラッチの状態をリセットできる。
【実施例６】
【０１５８】
次に、本実施形態に係る撮像システムの概略を図１１を用いて説明する。【０１５９】
撮像システム８００は、例えば、光学部８１０、撮像装置１０００、映像信号処理回路部８３０、記録・通信部８４０、タイミング制御回路部８５０、システムコントロール回路部８６０、及び再生・表示部８７０を含む。撮像装置１０００は、先述の各実施例で説明した撮像装置が用いられる。ここでは、図１に示したタイミング生成部４０が、撮像装置ではなく、タイミング制御回路部８５０に含まれる場合を例示している。【０１６０】
レンズなどの光学系である光学部は８１０、被写体からの光を撮像装置１０００の、複数の画素が２次元状に配列された画素アレイに結像させ、被写体の像を形成する。撮像装置１０００は、タイミング制御回路部８５０からの信号に基づくタイミングで、画素部に結像された光に応じた信号を出力する。【０１６１】
撮像装置１０００から出力された信号は、映像信号処理部である映像信号処理回路部８３０に入力され、映像信号処理回路部８３０が、プログラムなどによって定められた方法に従って、入力された電気信号に対してＡＤ変換などの処理を行う。映像信号処理回路部での処理によって得られた信号は画像データとして記録・通信部８４０に送られる。記録・通信部８４０は、画像を形成するための信号を再生・表示部８７０に送り、再生・表示部８７０に動画や静止画像が再生・表示させる。記録通信部は、また、映像信号処理回路部８３０からの信号を受けて、システムコントロール回路部８６０とも通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。【０１６２】
システムコントロール回路部８６０は、撮像システムの動作を統括的に制御するものであり、光学部８１０、タイミング制御回路部８５０、記録・通信部８４０、及び再生・表示部８７０の駆動を制御する。また、システムコントロール回路部８６０は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システムの動作を制御するのに必要なプログラムなどが記録される。また、システムコントロール回路部８６０は、例えばユーザの操作に応じて駆動モードを切り替える信号を撮像システム内で供給する。具体的な例としては、読み出す行やリセットする行の変更、電子ズームに伴う画角の変更や、電子防振に伴う画角のずらしなどである。【０１６３】
タイミング制御回路部８５０は、制御部であるシステムコントロール回路部８６０による制御に基づいて撮像装置１０００及び映像信号処理回路部８３０の駆動タイミングを制御する。【０１６４】
以上で説明した各実施例は、本発明を実施するための例示的なものであって、本発明の技術的思想を逸脱しない範囲で様々に変更あるいは組み合わせることが可能である。本発明は上記実施の形態に制限されるものではなく、本発明の精神及び範囲から離脱することなく、様々な変更及び変形が可能である。従って、本発明の範囲を公にするために以下の請求項を添付する。
【符号の説明】
【０１６５】
１  撮像装置
１０  画素アレイ
２０、２０Ｌ、２０Ｒ  行選択部
２１、２１Ｌ、２１Ｒ  アドレスデコーダ
２２、２２Ｌ、２２Ｒ  第１記憶部
２３、２３Ｌ、２３Ｒ  第２記憶部
２４、２４Ｌ、２４Ｒ  第３記憶部
２５、２５Ｌ、２５Ｒ  画素パルス生成部
３０  アドレス生成部
４０  タイミング生成部
５０  水平転送部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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