(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板の一部に形成された第２導電型ソース領域と、
前記第２導電型ソース領域と分離されるようにして前記基板の一部に形成された第２導電型ドレイン領域と、
前記第２導電型ソース領域に隣接して、前記第２導電型ソース領域と前記第２導電型ドレイン領域との間の前記基板に形成された第１導電型チャネル領域と、
前記第２導電型ドレイン領域に隣接して、前記第１導電型チャネル領域と前記第２導電型ドレイン領域との間に形成された第２導電型ドリフト領域の第１の部分と、
前記第１導電型チャネル領域と分離されるようにして、前記第２導電型ドリフト領域の第１の部分の表面に埋め込まれた酸化膜と、
ゲート絶縁膜を介して前記基板の表面を前記第１導電型チャネル領域から前記酸化膜の一部までを覆い、且つ、前記第１導電型チャネル領域と前記酸化膜との間に開口部を備えるゲート電極と、
前記開口部下の前記基板に形成された前記第２導電型ドリフト領域の第２の部分と、
を備えることを特徴とする半導体装置。
【請求項２】
基板と、
前記基板の一部に形成された第２導電型ソース領域と、
前記第２導電型ソース領域と分離されるようにして前記基板の一部に形成された第２導電型ドレイン領域と、
前記第２導電型ソース領域に隣接して、前記第２導電型ソース領域と前記第２導電型ドレイン領域との間の前記基板に形成された第１導電型チャネル領域と、
前記第２導電型ドレイン領域に隣接して、前記第１導電型チャネル領域と前記第２導電型ドレイン領域との間に形成された第２導電型ドリフト領域の第１の部分と、
前記第１導電型チャネル領域と分離されるようにして、前記第２導電型ドリフト領域の第１の部分の表面に埋め込まれた酸化膜と、
第１のゲート絶縁膜を介して前記第１導電型チャネル領域を覆う第１のゲート電極と、
第２のゲート絶縁膜を介して前記酸化膜を覆う第２のゲート電極と、
前記第１のゲート絶縁膜と前記第２のゲート絶縁膜との間の前記基板に形成された前記第２導電型ドリフト領域の第２の部分とを備え、
前記第２導電型ドリフト領域における前記第２の部分の不純物濃度は、前記第２導電型ドリフト領域における前記第１の部分の不純物濃度よりも濃度が大きく、前記第２導電型ドレイン領域の不純物濃度よりも濃度が小さいことを特徴とする半導体装置。
【請求項３】
前記第２導電型ドリフト領域における前記第２の部分の不純物濃度は、前記第２導電型ドリフト領域における前記第１の部分の不純物濃度よりも濃度が大きく、前記第２導電型ドレイン領域の不純物濃度よりも濃度が小さいことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記開口部の前記第２導電型ドレイン領域側の側面が、前記酸化膜の前記第２導電型ソース領域側端の位置と比して前記第２導電型ドレイン領域側に位置していることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記開口部の前記第２導電型ドレイン領域側の側面が、前記酸化膜の前記第２導電型ソース領域側端の位置と比して前記第２導電型ソース領域側に位置していることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記第１のゲート電極と前記第２のゲート電極とは、配線層により電気的に接続されていることを特徴とする請求項２に記載の半導体装置。
【請求項７】
基板の一部にその表面に酸化膜が形成された第１の第２導電型ドリフト領域を形成する工程と、
前記基板の一部に第１導電型チャネル領域を形成する工程と、
ゲート絶縁膜を介して前記基板の表面に前記第１導電型チャネル領域から前記酸化膜の一部までを覆うゲート電極を形成する工程と、
前記ゲート電極と前記ゲート絶縁膜とにおける前記第１導電型チャネル領域と前記酸化膜との間に開口部を形成する工程と、
前記ゲート電極と前記ゲート絶縁膜とをマスクとして用いて、前記開口部を介して不純物を添加して、前記第１の第２導電型ドリフト領域に接続する第２の第２導電型ドリフト領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
数あるパワーデバイスの中でもＤＭＯＳ（Double-diffused Metal Oxide Semiconductor）はスイッチング速度が速く、低電圧領域での変換効率が高く、さらに高耐圧動作と低オン抵抗とが実現できるという特徴を持っている。このような特徴を有するＤＭＯＳは、モータドライバや電源等においてはスイッチング素子として、オーディオアンプにおいてはアナログ出力素子として使用されている。
【０００３】
しかしながら、半導体技術が日々進歩している今でもなお、出力素子であるＤＭＯＳの面積がチップ全体に占める割合が大きく、チップコストへ多大な影響を与えている。ＤＭＯＳの面積を小さくするためには、ＤＭＯＳのオン抵抗の低減や特性のバラツキの低減化がより一層求められることとなる。ＤＭＯＳのオン抵抗（Ｒｏｎ）や耐圧等の主要な特性はソース領域とドレイン領域の一部であるドリフト領域との間隔に影響を受けやすく、さらに、このソース領域とドリフト領域との間隔は、ドリフト領域を形成する際のインプランテーション（Implantation）の寸法精度の影響を受けやすい。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第７，４０５，４４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、特性バラツキを低減することができるような半導体装置及びその製造方法を提供するものである。
【課題を解決するための手段】
【０００６】
本発明の実施形態によれば、半導体装置は、基板と、前記基板の一部に形成された第２導電型ソース領域と、前記第２導電型ソース領域と分離されるようにして前記基板の一部に形成された第２導電型ドレイン領域と、前記第２導電型ソース領域に隣接して、前記第２導電型ソース領域と前記第２導電型ドレイン領域との間の前記基板に形成された第１導電型チャネル領域と、前記第２導電型ドレイン領域に隣接して、前記第１導電型チャネル領域と前記第２導電型ドレイン領域との間に形成された第２導電型ドリフト領域の第１の部分と、前記第１導電型チャネル領域と分離されるようにして、前記第２導電型ドリフト領域の第１の部分の表面に埋め込まれた酸化膜と、ゲート絶縁膜を介して前記基板の表面を前記第１導電型チャネル領域から前記酸化膜の一部までを覆い、且つ、前記第１導電型チャネル領域と前記酸化膜との間に開口部を備えるゲート電極と、前記開口部下の前記基板に形成された前記第２導電型ドリフト領域の第２の部分とを備える。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態にかかる半導体装置の平面図及び断面図である。
【図２】第１の実施形態にかかる半導体装置の製造工程を説明するための断面図（その１）である。
【図３】第１の実施形態にかかる半導体装置の製造工程を説明するための断面図（その２）である。
【図４】第１の実施形態にかかる半導体装置の製造工程を説明するための断面図（その３）である。
【図５】第１の実施形態の変形例１にかかる半導体装置の平面図及び断面図である。
【図６】第１の実施形態の変形例２にかかる半導体装置の平面図及び断面図である。
【図７】第１の実施形態の変形例３にかかる半導体装置の平面図及び断面図である。
【図８】第２の実施形態にかかる半導体装置の平面図及び断面図である。
【図９】第２の実施形態の変形例にかかる半導体装置の平面図及び断面図である。
【図１０】第３の実施形態にかかる半導体装置の平面図及び断面図である。
【図１１】第３の実施形態の変形例にかかる半導体装置の平面図及び断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、実施形態を説明する。ただし、本発明は、この実施形態に限定されるものではない。なお、全図面にわたり共通する部分には、共通する符号を付すものとし、重複する説明は省略する。また、図面は本実施形態の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置とは異なる個所もあるが、これらは以下の説明と公知の技術とを参酌して適宜、設計変更することができる。
【０００９】
（第１の実施形態）
第１の実施形態にかかる半導体装置３１を示す図１を参照して、本実施形態を説明する。以下、Ｎ型チャネルＬＤＭＯＳを例に説明するが、本発明は、このような半導体装置に限定されるものではなく、例えば、ＤＭＯＳ、ＬＤＭＯＳ（Lateral DMOS）、ＤＥＭＯＳ（Drain Extended MOS）、ＥＤＭＯＳ（Extended Drain MOS）、ＭＯＳＦＥＴ（MOS Field Effect Transistor）等の他の種類の半導体装置においても用いることができる。
【００１０】
第１の実施形態におけるＬＤＭＯＳ（半導体装置）３１の平面図を図１（ａ）に、断面図を図１（ｂ）に示す。図１（ｂ）は、図１（ａ）に示されるＡ−Ａ´線による断面図である。
【００１１】
図１（ａ）に示されるように、本実施形態のＬＤＭＯＳ３１には、図中左側から順に、Ｐ型バックゲート（ＢＧ）領域３、Ｎ型ソース領域４、ゲート電極８、フィールド酸化膜（酸化膜）７、及びＮ型ドレイン領域６が半導体基板１上に配置されている。そして、Ｎ型ソース領域４、ゲート電極８及びＮ型ドレイン領域６上には、それぞれ、例えば０．１８μｍ□の電極領域９が一直線上に配置されている。さらに、ゲート電極８の中央部には、Ｎ型ドリフト領域１１（ドリフト領域の第２の部分）の表面を露出する開口部２３がある。この開口部２３は、例えば図１（ａ）において横方向の長さ０．２μｍ、縦方向の長さ０．６μｍの長方形である。なお、この開口部２３は、長方形やこの大きさに限られるものではない。また、この図１（ａ）においては、Ｎ型ソース領域４、ゲート電極８及びＮ型ドレイン領域６上の電極領域９と、ゲート電極８の開口部２３とが一直線上に配置されているが、この配置に限定されるものではなく、Ｎ型ソース領域４の電極領域９はＮ型ソース領域９上に、ゲート電極８上の電極領域９はゲート電極８上に、Ｎ型ドレイン領域６上の電極領域９はＮ型ドレイン領域６上に、配置されていれば良い。なお、図１（ａ）においては、わかりやすくするために、後で説明する電極領域９の上に配置された配線層１０の図示を省略している。
【００１２】
次に、断面図である図１（ｂ）を用いて本実施形態のＬＤＭＯＳ３１を説明する。図１（ｂ）においては、図１（ａ）の説明からもわかるように、左端部がソース側であり、右端部がドレイン側である。本実施形態のＬＤＭＯＳ３１においては、例えば単結晶のシリコンからなるＰ型もしくはＮ型の半導体基板１のうち、ソース側の上層部の一部にはＰ型ボディ領域２が配置されている。なお、ここではＰ型ボディ領域２がチャネル領域も兼ねているが、チャネル領域をＰ型ボディ領域２とは別に形成しても良い。
【００１３】
また、Ｐ型ボディ領域２のソース側の上層部の一部に、Ｐ型バックゲート領域３が配置されている。さらに、Ｐ型ボディ領域２の上層部の中央の一部に、Ｐ型バックゲート領域３のドレイン側の側面と接するようにＮ型ソース領域４が設けられている。
【００１４】
そして、Ｐ型ボディ領域２と分離されるようにして半導体基板１のドレイン側の上層部の一部に、例えば深さ３００〜６００ｎｍのＮ型ドリフト領域５（ドリフト領域の第１の部分）が設けられている。Ｎ型ドリフト領域５の上層部のうち、ドレイン側端部にはＮ型ドレイン領域６が配置され、Ｐ型ボディ領域２とＮ型ドレイン領域６との間のＮ型ドリフト領域５の上層部（表面）には、例えば酸化シリコンで形成された深さ３００ｎｍのフィールド酸化膜７が、Ｐボディ領域２と分離され、且つ、Ｎ型ドレイン領域６のソース側側面と接するように埋め込まれている。なお、フィールド酸化膜７は、上記のようなＳＴＩ（Shallow Trench Isolation）構造に限られず、ＬＯＣＯＳ（local oxidation of silicon）等であっても良い。また、低耐圧の半導体装置等においては、フィールド酸化膜７はなくても良い。
【００１５】
以上のように、本実施形態のＬＤＭＯＳ３１は、半導体基板１と、半導体基板１の一部に形成されたＮ型ソース領域４と、Ｎ型ソース領域４と分離されるようにして半導体基板１の一部に形成されたＮ型ドレイン領域６と、Ｎ型ソース領域４に隣接して、Ｎ型ソース領域４とＮ型ドレイン領域６との間の半導体基板１に形成されたＰ型ボディ領域２と、Ｎ型ドレイン領域６に隣接して、Ｐ型ボディ領域２とＮ型ドレイン領域６との間に形成されたＮ型ドリフト領域５と、Ｐ型ボディ領域２と分離されるようにして、Ｎ型ドリフト領域５の表面に埋め込まれたフィールド酸化膜７とを有する。
【００１６】
さらに、Ｎ型ドリフト領域５のうちＰ型ボディ領域２とフィールド酸化膜７との間に、Ｐ型ボディ領域２と分離され、且つ、フィールド酸化膜７のソース側の側面と接するように、例えば深さ３００〜６００ｎｍのＮ型ドリフト領域１１が配置されている。Ｎ型ドリフト領域１１の不純物濃度は、Ｎ型ドリフト領域５の不純物濃度よりも高く、このＮ型ドリフト領域１１により、フィールド酸化膜７のソース側の側面に接する領域の抵抗値を下げることができる。このＮ型ドリフト領域１１の深さは、半導体基板１の表面近くの不純物が多くなるように、Ｎ型ドリフト領域５の深さよりも浅いことが好ましい。なお、ここでは、Ｎ型ドリフト領域１１の不純物濃度は、Ｎ型ドレイン領域６の不純物濃度よりも小さく、Ｎ型ドリフト領域５の不純物濃度よりも大きいものとして説明するが、Ｎ型ドリフト領域１１とＮ型ドリフト領域５との不純物濃度は同じであっても良い。また、Ｎ型ドリフト領域１１の位置は、ＬＤＭＯＳ３１の静耐圧、オン抵抗等の特性を考慮して決定する。さらに、Ｎ型ドリフト領域１１とＮ型ドリフト領域５との不純物濃度が同じ場合には、Ｎ型ドリフト領域１１の位置は、ＬＤＭＯＳ３１の静耐圧、オン抵抗等の特性と、Ｎ型ドリフト領域５の配置等とを考慮して決定する。
【００１７】
例えば厚さ１３ｎｍのゲート絶縁膜２４を介して半導体基板１の表面を、図１（ｂ）中左側にあるＰ型ボディ領域２のドレイン側端部から、図１（ｂ）中右側にあるフィールド酸化膜７のソース側半分までを覆い、且つ、Ｐ型ボディ領域２のドレイン側端部とフィールド酸化膜７との間に開口部２３を有するゲート電極８が設けられている。このゲート電極８の厚さは例えば２００ｎｍである。ゲート絶縁膜２４は例えばシリコン酸化膜により形成し、ゲート電極８は例えばポリシリコン膜で形成することができる。この開口部２３の下にＮ型ドリフト領域１１は設けられ、言い換えると、開口部２３はＮ型ドリフト領域１１の表面を露出するように形成されている。また、Ｎ型ドリフト領域１１のソース側の側面は、開口部２３のソース側の側面と面一となるように形成されている。なお、図１（ｂ）においては、Ｎ型ドリフト領域５のソース側の側面とＮ型ドリフト領域１１のソース側の側面とは面一となるように形成されているが、Ｎ型ドリフト領域５のソース側の側面が、Ｎ型ドリフト領域１１のソース側の側面と比べて、ソース側に配置されても、もしくは、ドレイン側に配置されても良い。
【００１８】
そして、ゲート電極８とＮ型ソース領域４とＮ型ドレイン領域６との上には、電極領域９が配置され、さらに電極領域９の上には配線層１０が配置されている。
【００１９】
なお、半導体基板１の不純物濃度は１ｅ１４〜１ｅ１６ｃｍ−３、Ｐ型ボディ領域２の不純物濃度は１ｅ１５〜５ｅ１８ｃｍ−３、Ｐ型バックゲート領域３の不純物濃度は５ｅ１９〜１ｅ２１ｃｍ−３、Ｎ型ソース領域４の不純物濃度は５ｅ１９〜１ｅ２１ｃｍ−３、Ｎ型ドリフト領域５の不純物濃度は１ｅ１５〜１ｅ１８ｃｍ−３、Ｎ型ドレイン領域６の不純物濃度は５ｅ１９〜１ｅ２１ｃｍ−３、Ｎ型ドリフト領域１１の不純物濃度は５ｅ１５〜５ｅ１８ｃｍ−３とすることができる。
【００２０】
次に、第１の実施形態にかかるＬＤＭＯＳ３１の製造方法を図２から図４を参照して説明する。図２から図４は、図１（ｂ）に対応する製造方法の各工程の断面図である。
【００２１】
図２（ａ）に示すように、Ｐ型もしくはＮ型の半導体基板１上に、この図中左側にあるソース側と図中右側にあるドレイン側との間を分離する、例えば深さ３００ｎｍのフィールド酸化膜７を形成する。
【００２２】
続いて、図２（ｂ）に示すように、フィールド酸化膜７と分離されるようにしてソース側の半導体基板１の上層部の一部にＰ型ボディ領域２を形成する。さらに、フィールド酸化膜７を介してＮ型ドリフト領域５（第１の第２導電型ドリフト領域）をドレイン側の半導体基板１の上層部の一部に形成する。言い換えると、その表面にフィールド酸化膜７が形成されたＮ型ドリフト領域５を形成する。なお、Ｐ型ボディ領域２の形成とＮ型ドリフト領域５の形成の順序はどちらを先にしても良い。また、Ｎ型ドリフト領域５の形成はフィールド酸化膜７の形成前に行っても、フィールド酸化膜７の形成後に行ってもどちらでも良い。そして、ここではＰ型ボディ領域２がチャネル領域となっているが、チャネル領域をＰ型ボディ領域２とは別のものとして形成しても良い。また、半導体基板１がＮ型の場合はＮ型ドレイン領域５を形成する工程を行わなくても良い。
【００２３】
Ｐ型ボディ領域２のドレイン側端部からフィード酸化膜７のソース側半分にかかるように、例えば１３ｎｍ程度の厚さのゲート絶縁膜２４を形成し、さらに、例えばポリシリコン膜により厚さ２００ｎｍのゲート電極８を形成する。そして、フォトリソグラフィー法とＲＩＥ（Reactive Ion Etching）等のエッチング法とを用いて、図３（ａ）に示すような所望の形状にゲート絶縁膜２４とゲート電極８とをパターニングする。詳細には、フィールドプレート効果を利用して電位差を小さくするために、ゲート絶縁膜２４とゲート電極８とは、Ｐ型ボディ領域２のドレイン側端部からフィード酸化膜７のソース側半分にかかるように形成される。さらに、図３（ａ）において、例えば横０．２μｍ、縦０．６μｍの長方形の開口部２３が、Ｐ型ボディ領域２とフィールド酸化膜７との間に位置し、且つ、フィールド酸化膜７のソース側の側面と接するようなＮ型ドリフト領域１１（第２の第２導電型ドリフト領域）が形成される領域の表面を露出するように形成する。なお、この開口部２３は、このサイズや形状等に限られるものではない。
【００２４】
図３（ｂ）に示すように、このパターニングされたゲート電極８とゲート絶縁膜２４とをハードマスクとして用いたインプランテーションにより、開口部２３を介して不純物を添加して、Ｎ型ドリフト領域５に接続するＮ型ドリフト領域１１を形成する。Ｎ型ドリフト領域１１の深さは、半導体基板１の表面近くの不純物が多くなるように、Ｎ型ドリフト領域５の深さよりも浅いことが好ましい。このようにすることで、例えば深さ３００〜６００ｎｍのＮ型ドリフト領域１１を開口部２３に対応する位置に形成する。ゲート電極８とゲート絶縁膜２４とは、ＬＤＭＯＳ３１の一部となるため精度良く加工されている。従って、本実施形態においては、この精度良く加工されたゲート電極８とゲート絶縁膜２４とを、インプランテーションのマスクとして用いることにより、所望の位置に精度良くＮ型ドリフト領域１１を形成することができる。さらに、マスクとしてＬＤＭＯＳ３１の一部をなすゲート電極８とゲート絶縁膜２４とを用いて行うことから、製造時間及び製造コストの増加を避けることができる。
【００２５】
続いて、図３（ｂ）に示すように、Ｐ型ボディ領域２の上層部の一部にＰ型バックゲート領域３及びＮ型ソース領域４を、Ｎ型ドリフト領域５のドレイン領域２１上にＮ型ドレイン領域６を形成する。
【００２６】
さらに、図４に示すように、電極領域９、配線層１０を形成する。
【００２７】
本実施形態はＰ型チャネルの半導体装置にも適用可能であり、本実施形態の変形例の１つとしてＰ型チャネルＬＤＭＯＳ３１の平面図を図５（ａ）に、断面図を図５（ｂ）に示す。図５（ｂ）は、図５（ａ）に示すＡ−Ａ´線による断面図である。
【００２８】
まず、図５（ａ）に示されるように、本実施形態の変形例１は、図中左側から順に、Ｎ型バックゲート領域１３、Ｐ型ソース領域１４、ゲート電極８、フィールド酸化膜７、及びＰ型ドレイン領域１６が形成されている。そして、Ｐ型ソース領域１４、ゲート電極８及びＰ型ドレイン領域１６上には、それぞれ、例えば０．１８μｍ□の電極領域９が一直線上に配置されている。さらに、ゲート電極８の中央部には、Ｐ型ドリフト領域１７の表面を露出する開口部２３がある。このゲート電極８の開口部２３は、Ｐ型ソース領域１４、ゲート電極８及びＰ型ドレイン領域１６上の電極領域９と一直線上に配置されている。従って、第１の実施形態と同様であるため、ここでは詳細な説明は省略する。なお、図５（ａ）においては、わかりやすくするために、配線層１０の図示は省略している。
【００２９】
次に、図５（ｂ）に示されるように、本実施形態の変形例１のＬＤＭＯＳ３１は、Ｐ型もしくはＮ型の半導体基板１と、Ｎ型ボディ領域１２と、Ｐ型ソース領域１４と、Ｎ型バックゲート領域１３と、Ｐ型ドリフト領域１５と、Ｐ型ドレイン領域１６と、フィールド酸化膜７とを有する。さらに、Ｐ型ドリフト領域１５のうちＮ型ボディ領域１２とフィールド酸化膜７との間に、Ｎ型ボディ領域１２と分離され、且つ、フィールド酸化膜７のソース側側面と接するように２つのＰ型ドリフト領域１７を有する。また、ゲート絶縁膜２４を介して半導体基板１の表面をＮ型ボディ領域１２のドレイン側端部からフィールド酸化膜７のソース側半分までを覆うゲート電極８を有する。このゲート電極８は、Ｐ型ドリフト領域１７の表面を露出する開口部２３を有する。そして、ゲート電極８とＰ型ソース領域１４とＰ型ドレイン領域１６との上には、電極領域９が配置され、さらに、電極領域９の上には配線層１０が配置されている。従って、第１の実施形態と同様であるため、ここでは詳細な説明は省略する。
【００３０】
また、先に説明したように、本実施形態においては、図１（ａ）に示すようにフィールド酸化膜７のソース側端と開口部２３とのドレイン側端とが一致するように、開口部２３を形成している。しかしながら、本実施形態の変形例２を示す図６のように、開口部２３のドレイン側の側面を、フィールド酸化膜７のソース側端よりもドレイン側に位置させることができ、このように、Ｎ型ドリフト領域１１の形成予定領域に対して若干の余裕をもって開口部２３を配置することにより、所望の位置により確実に、Ｎ型ドリフト領域１１を形成することができる。さらに、本実施形態の変形例３を示す図７にように、開口部２３のドレイン側の側面を、フィールド酸化膜７のソース側端よりもソース側に位置させることもでき、このようにすることで、Ｎ型ドリフト領域１１の位置を制御し、必要に応じてソース領域４からドレイン領域６に流れるキャリヤの経路をフィールド酸化膜７から離すことができる。これによって、フィールド酸化膜７におけるキャリヤの捕獲／放出を避け、ＬＤＭＯＳ３１の信頼性を向上させることができる。
【００３１】
本実施形態によれば、従来のＬＤＭＯＳの製造工程で行っているレジストマスクによるパターニングの代わりにゲート電極８及びゲート絶縁膜２４をマスクとして用いて、Ｎ型ドリフト領域１１を精度良く所望の位置に形成するため、ソース領域４とドリフト領域１１との間の距離のバラツキを低減することができる。そして、Ｎ型ドリフト領域１１の不純物濃度が、Ｎ型ドリフト領域５の不純物濃度よりも高いため、Ｎ型ドリフト領域１１は抵抗値が低く、従って、ＬＤＭＯＳ３１の主要特性である静耐圧、オン抵抗等は、Ｎ型ドリフト領域１１の配置に依存することとなる。よって、本実施形態によれば、ソース領域４とドリフト領域１１との間の距離のバラツキを低減することにより、従来構造と比較して上記の特性のバラツキを低減することが出来る。また、Ｎ型ドリフト領域１１とＮ型ドリフト領域５との不純物濃度が同じである場合においても、たとえＮ型ドリフト領域５の位置についてバラツキが生じても、本実施形態によれば、Ｎ型ドリフト領域５のソース側の所望の位置にＮ型ドリフト領域１１を精度良く形成することが出来る。よって、ソース領域４とドリフト領域１１との間の距離のバラツキを低減し、従来構造と比較して静耐圧、オン抵抗等の特性のバラツキを低減することが出来る。
【００３２】
さらに、本実施形態によれば、ゲート電極８及びゲート絶縁膜２４をマスクとして用いることによって、製造時間及び製造コストの増加を避けることができる。
【００３３】
（第２の実施形態）
第１の実施形態において開口部２３は１つであったが、本実施形態においては複数の開口部２３を設けるものである。
【００３４】
第２の実施形態にかかる半導体装置３１を示す図８を参照して、本実施形態を説明する。以下、Ｎ型チャネルＬＤＭＯＳを例に説明するが、本発明は、他の種類の半導体装置においても用いることができる。
【００３５】
第２の実施形態におけるＬＤＭＯＳ（半導体装置）３１の平面図を図８（ａ）に、断面図を図８（ｂ）に示す。図８（ｂ）は、図８（ａ）に示すＡ−Ａ´線による断面図である。第２の実施形態にかかるＬＤＭＯＳ３１においては、ゲート電極８に設けられた複数の開口部２３と、複数の開口部２３により表面を露出された複数のＮ型ドリフト領域１１とを有することが第１の実施形態と異なる。従って、ここでは異なる点を説明する。
【００３６】
まず、図８（ａ）に示されるように、ゲート電極８の中央部には、Ｎ型ドリフト領域１１の表面を露出する２つの開口部２３がある。この開口部２３は、例えば、それぞれ、図８（ａ）において横方向の長さ０．２μｍ、縦方向の長さ０．６μｍの長方形である。なお、この開口部２３は、図８（ａ）に示されるような形状、個数、大きさ及び位置に限られるものではなく、ＬＤＭＯＳ３１の所望の特性に応じて変更することができる。また、Ｎ型ソース領域４、ゲート電極８及びＮ型ドレイン領域６上には、それぞれの領域に２つの０．１８μｍ□の電極領域９が配置されている。この図においては、Ｎ型ソース領域４上の電極領域９と、ゲート電極８上の電極領域９と、ゲート電極８の開口部２３と、Ｎ型ドレイン領域６上の電極領域９とが一直線上に配置されているが、この配置に限定されるものではなく、Ｎ型ソース領域４の電極領域９はＮ型ソース領域４上に、ゲート電極８上の電極領域９はゲート電極８上に、Ｎ型ドレイン領域６上の電極領域９はＮ型ドレイン領域６上に、配置されていれば良い。なお、図８（ａ）においては、わかりやすくするために、配線層１０の図示は省略している。
【００３７】
次に、図８（ｂ）に示されるように、Ｎ型ドリフト領域５の上層部のうちのＰ型ボディ領域２とフィールド酸化膜７との間に、Ｐ型ボディ領域２と分離され、且つ、フィールド酸化膜７のソース側側面と接するように２つのＮ型ドリフト領域１１が形成されている。また、ゲート絶縁膜２４を介して半導体基板１の表面をＰ型ボディ領域２のドレイン側端部からフィールド酸化膜７のソース側端部までを覆い、且つ、２つのＮ型ドリフト領域１１の表面をそれぞれ露出する２個の開口部２３を有するゲート電極８が形成されている。
【００３８】
第１の実施形態においては、チャネル領域を兼ねるＰ型ボディ領域２は、Ｎ型ドリフト領域１１のソース側の側面と隣り合うように配置され、且つ、Ｎ型ドリフト領域１１が形成されていないＮ型ドリフト領域５のソース側の側面（図１（ａ）における、開口部２３の上下に配置されているゲート電極８の部分に覆われているＮ型ドリフト領域５の部分のソース側の側面）とは隣り合っていない。一方、第２の実施形態においては、チャネル領域を兼ねるＰ型ボディ領域２は、Ｎ型ドリフト領域１１のソース側の側面と、Ｎ型ドリフト領域１１に挟まれたＮ型ドリフト領域５の部分のソース側の側面（図８（ａ）における、開口部２３の間に配置されているゲート電極８の部分に覆われているＮ型ドリフト領域５の部分のソース側の側面）と、隣り合うように配置することができる。
【００３９】
このような第２の実施形態にかかるＮ型チャネルＬＤＭＯＳ３１の製造方法は、第１の実施形態と同様であるため、ここでは説明を省略する。
【００４０】
本実施形態は第１の実施形態と同様にＰ型チャネルの半導体装置にも適用可能であり、本実施形態の変形例の１つとしてＰ型チャネルＬＤＭＯＳ３１の平面図を図９（ａ）に、断面図を図９（ｂ）に示す。第１の実施形態の変形例１と同様であるため、ここでは説明を省略する。なお、図９（ａ）においては、わかりやすくするために、配線層１０の図示は省略している。
【００４１】
また、本実施形態においては、第１の実施形態の変形例２及び３と同様に、開口部２３のドレイン側の側面を、フィールド酸化膜７のソース側端よりもソース側に位置させることもでき、開口部２３のドレイン側の側面を、フィールド酸化膜７のソース側端よりもドレイン側に位置させることができる。
【００４２】
本実施形態によれば、従来のＬＤＭＯＳの製造工程で行っているレジストマスクによるパターニングの代わりにゲート電極８及びゲート絶縁膜２４をマスクとして用いて、Ｎ型ドリフト領域１１を精度良く所望の位置に形成するため、ソース領域４とＮ型ドリフト領域１１との間の距離のバラツキを低減することができ、従って、従来構造と比較してＬＤＭＯＳの主要特性である静耐圧、オン抵抗等のバラツキを低減出来る。さらに、本実施形態によれば、ゲート電極８及びゲート絶縁膜２４をマスクとして用いることによって、製造時間及び製造コストの増加を避けることができる。
【００４３】
（第３の実施形態）
第１及び第２の実施形態においては、Ｎ型ドリフト領域１１上のゲート電極８に開口部２３が形成されており、すなわち、Ｐ型ボディ領域２上のゲート電極８とフィールド酸化膜７上のゲート電極８及びゲート絶縁膜２４は完全には分離されていない。それに対して、第３の実施形態においては、Ｎ型ドリフト領域１１をはさんでＰ型ボディ領域２上のゲート電極８（第１のゲート電極）及びゲート絶縁膜２４（第１のゲート絶縁膜）と、フィールド酸化膜７上のゲート電極８（第２のゲート電極）及びゲート絶縁膜２４（第２のゲート絶縁膜）とは完全に分離されている。本実施形態においては、分離されたゲート電極８は配線層１０で接続し、同じ電位で用いても良い。また、接続する配線層は他の配線層でも良い。本実施形態では、このような構造にすることにより、第１及び第２の実施形態と比べて、キャリヤが通過するＮ型ドリフト領域１１を広く形成することから、オン抵抗をより低減することができる。
【００４４】
第３の実施形態にかかる半導体装置３１を示す図１０を参照して、本実施形態を説明する。以下、Ｎ型チャネルＬＤＭＯＳを例に説明するが、本発明は、他の種類の半導体装置においても用いることができる。
【００４５】
第３の実施形態におけるＬＤＭＯＳ（半導体装置）３１の平面図を図１０（ａ）に、断面図を図１０（ｂ）に示す。図１０（ｂ）は、図１０（ａ）に示すＡ−Ａ´線による断面図である。第３の実施形態にかかるＮ型チャネルＬＤＭＯＳ３１においては、ゲート電極８及びゲート絶縁膜２４の形状とＮ型ドリフト領域１１の形状とが第１の実施形態と異なる。従って、ここでは異なる点を説明する。
【００４６】
まず、図１０（ａ）に示されるように、ゲート電極８は、半導体基板１の表面をＰ型ボディ領域２のドレイン側端部からフィールド酸化膜７のソース側端部までを覆い、Ｎ型ドリフト領域１１の表面を挟んで、ソース側の第１のゲート電極８１と第２ドレイン側の第２のゲート電極８２とに分断されている。言い換えると、ゲート電極８は、第１のゲート電極８１と第２のゲート電極８２とに分断され、その間の半導体基板１にはＮ型ドリフト領域１１が形成されている。第１のゲート電極８１と第２のゲート電極８２との距離は、例えば０．２μｍである。なお、この距離に限られるものではない。また、Ｎ型ソース領域４、ゲート電極８及びＮ型ドレイン領域６上には、例えば０．１８μｍ□の電極領域９が配置されている。この図においては、Ｎ型ソース領域４上の電極領域９と、ゲート電極８上の電極領域９と、Ｎ型ドレイン領域６上の電極領域９とが一直線上に配置されているが、この配置に限定されるものではなく、Ｎ型ソース領域４の電極領域９はＮ型ソース領域４上に、ゲート電極８上の電極領域９はゲート電極８上に、Ｎ型ドレイン領域６上の電極領域９はＮ型ドレイン領域６上に、配置されていれば良い。なお、図１０（ａ）においては、わかりやすくするために、配線層１０の図示は省略している。
【００４７】
次に、図１０（ｂ）に示されるように、Ｎ型ドリフト領域５の上層部のうちＰ型ボディ領域２とフィールド酸化膜７との間に、Ｐ型ボディ領域２と分離され、且つ、フィールド酸化膜７のソース側側面と接するようにＮ型ドリフト領域１１が形成されている。また、ゲート絶縁膜２４を介して半導体基板１の表面をＰ型ボディ領域２のドレイン側端部からフィールド酸化膜７のソース側端部までを覆い、且つ、Ｎ型ドリフト領域１１の表面を挟んで、ゲート絶縁膜２４（第１のゲート絶縁膜）を介してＰ型ボディ領域２を覆うソース側の第１のゲート電極膜８１と、ゲート絶縁膜２４（第２のゲート絶縁膜）を介してフィールド酸化膜７を覆う第２ドレイン側の第２のゲート電極８２とに分断されているゲート電極８が形成されている。そして、ゲート電極８とＮ型ソース領域４とＮ型ドレイン領域６との上には、電極領域９が形成され、さらに、電極領域９の上には配線層１０が形成されている。第１のゲート電極８１と第２のゲート電極８２とは、配線層１０により電気的に接続されている。なお、この図１０（ｂ）においては、分離されたゲート電極は配線層１０で接続しているが、配線層１０以外の他の配線層で接続しても良い。
【００４８】
このような第３の実施形態にかかるＮ型チャネルＬＤＭＯＳ３１の製造方法は、第１の実施形態と同様であるため、ここでは説明を省略する。
【００４９】
本実施形態は第１の実施形態と同様にＰ型チャネルの半導体装置にも適用可能であり、本実施形態の変形例の１つとしてＰ型チャネルＬＤＭＯＳ３１の平面図を図１１（ａ）に、断面図を図１１（ｂ）に示す。第１の実施形態の変形例１と同様であるため、ここでは説明を省略する。
【００５０】
また、本実施形態においては、第１の実施形態の変形例２及び３と同様に、開口部２３のドレイン側端を、フィールド酸化膜７のソース側端よりもソース側に位置させることもでき、開口部２３のドレイン側端を、フィールド酸化膜７のソース側端よりもドレイン側に位置させることができる。
【００５１】
本実施形態によれば、従来のＬＤＭＯＳの製造工程で行っているレジストマスクによるパターニングの代わりにゲート電極８及びゲート絶縁膜２４をマスクとして用いて、Ｎ型ドリフト領域１１を精度良く所望の位置に形成するため、Ｎ型ソース領域４とＮ型ドリフト領域１１との間の距離のバラツキを低減することができ、従って、従来構造と比較してＬＤＭＯＳの主要特性である静耐圧、オン抵抗のバラツキを低減出来る。さらに、Ｎ型ドリフト領域１１が広いことから、オン抵抗をより低減することができる。また、本実施形態によれば、ゲート電極８及びゲート絶縁膜２４をマスクとして用いることによって、製造時間及び製造コストの増加を避けることができる。
【００５２】
なお、第１から第３の実施形態においては、半導体基板１は、必ずしもシリコン基板でなくてもよく、ゲルマニウム、シリコンゲルマニウム、シリコンカーバイド、ガリウムナイトライド等の他の基板でも良い。
【００５３】
さらに、本発明は、上記実施形態に限定されるものではなく、これら以外の各種の形態を採ることができる。すなわち、本発明の趣旨を逸脱しない範囲で適宜変形して実施することができる。
【符号の説明】
【００５４】
１…半導体基板（基板）、２…Ｐ型ボディ領域、３…Ｐ型バックゲート領域、４…Ｎ型ソース領域、５…Ｎ型ドリフト領域、６…Ｎ型ドレイン領域、７…フィールド酸化膜（酸化膜）、８…ゲート電極、９…電極領域、１０…配線層、１１…Ｎ型ドリフト領域、１２…Ｎ型ボディ領域、１３…Ｎ型バックゲート領域、１４…Ｐ型ソース領域、１５…Ｐ型ドリフト領域、１６…Ｐ型ドレイン領域、１７…Ｐ型ドリフト領域、２４…ゲート絶縁膜、３１…ＬＤＭＯＳ（半導体装置）、８１…第１のゲート電極、８２…第２のゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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