(57)【特許請求の範囲】
【請求項１】
入力電源電圧が入力される電源電圧入力部と、
直流電圧が出力される直流電圧出力部と、
１次巻線および２次巻線を備えたトランスと、
前記１次巻線に対して直列に接続される、漏れインダクタンスを含む共振インダクタおよび共振キャパシタと、
前記１次巻線に直列接続されて、オンにより前記電源電圧入力部の電圧を前記１次巻線に印加するローサイドスイッチング素子と、
前記ローサイドスイッチング素子とはグランドレベルの異なるハイサイドスイッチング素子と、
前記ローサイドスイッチング素子を制御するローサイドスイッチング制御部と、前記ハイサイドスイッチング素子を制御するハイサイドスイッチング制御部と、を有するスイッチング制御回路と、
を備えたスイッチング電源装置において、
第１の共振周波数を有する第１の共振回路を前記共振インダクタおよび前記共振キャパシタで構成し、前記第１の共振周波数よりも低い第２の共振周波数を有する第２の共振回路を前記１次巻線の励磁インダクタンスと前記共振インダクタおよび前記共振キャパシタで構成し、
前記ローサイドスイッチング制御部は、前記トランスの巻線電圧極性の反転を検出する巻線電圧極性反転検出回路と、前記ローサイドスイッチング素子へ駆動電圧信号を出力している期間に前記巻線電圧極性反転検出回路が前記トランスの巻線電圧極性の反転を検出したときに前記ローサイドスイッチング素子をターンオフさせるローサイドターンオフ回路と、前記巻線電圧極性の反転から前記ローサイドスイッチング素子をターンオフさせるまでの遅延時間を決定するローサイドターンオフ遅延回路と、を備え、
前記ハイサイドスイッチング制御部は、前記トランスの巻線電圧極性の反転から前記ハイサイドスイッチング素子をターンオンさせるまでの時間を遅延させるハイサイドターンオン遅延回路を備え、
前記電源電圧入力部の電圧が低下した場合または前記直流電圧出力部に接続される負荷が重負荷となった場合においても、前記ローサイドターンオフ遅延回路の遅延時間は、前記ハイサイドターンオン遅延回路の遅延時間よりも短く設定され、前記スイッチング制御回路により生成されるスイッチング周波数が前記第２の共振周波数よりも低くなることを防止し、前記スイッチング周波数は前記第２共振周波数以上での動作を維持する、スイッチング電源装置。
【請求項２】
前記トランスはローサイド駆動巻線を備え、
前記巻線電圧極性反転検出回路は、前記ローサイド駆動巻線の電圧を検出して、前記トランスの巻線電圧極性の反転を検出する、請求項１に記載のスイッチング電源装置。
【請求項３】
前記巻線電圧極性反転検出回路は、前記ローサイド駆動巻線の電圧と所定の基準電圧との比較によって、前記トランスの巻線電圧極性の反転を検出する、請求項２に記載のスイッチング電源装置。
【請求項４】
前記ローサイドスイッチング制御部は、前記ローサイドスイッチング素子を駆動するパルスを発生してから、所定の期間、前記巻線電圧極性の反転の検出を行わないブランキング時間を設定するブランキング制御手段を備えた、請求項１〜３のいずれかに記載のスイッチング電源装置。
【請求項５】
前記トランスはハイサイド駆動巻線を備え、
前記ハイサイドスイッチング制御部は、前記ハイサイド駆動巻線に発生する電圧を前記ハイサイドスイッチング素子の制御端子へ供給する、請求項１〜４のいずれかに記載のスイッチング電源装置。
【請求項６】
前記ハイサイドターンオン遅延回路は、前記ハイサイドスイッチング素子の制御端子に直列接続されたインピーダンス回路と前記ハイサイドスイッチング素子の制御端子に存在する入力容量とで構成された、請求項５に記載のスイッチング電源装置。
【請求項７】
前記インピーダンス回路は、電流の方向に応じてインピーダンスが異なる、請求項６に記載のスイッチング電源装置。
【請求項８】
前記スイッチング制御回路は、前記ローサイドスイッチング素子を駆動する信号を発生させる制御部と前記ハイサイドスイッチング素子を駆動する信号を発生させる制御部とを備えた集積回路により構成される、請求項１〜７のいずれかに記載のスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング電源装置に関し、特に電力変換動作に共振現象を利用する共振型スイッチング電源装置に関する発明である。
【背景技術】
【０００２】
特許文献１，２には、電力変換動作に共振現象を利用する共振型スイッチング電源装置が開示されている。
【０００３】
電力変換動作に共振現象を利用する、電流共振形コンバータ方式のスイッチング電源装置においては、出力電圧を制御するために、例えば、スイッチング周波数を変化させる。また、このようなスイッチング電源装置においては、共振インダクタＬｒと共振キャパシタＣｒとで第１のＬＣ共振回路が構成され、１次巻線の励磁インダクタＬｍ、共振インダクタＬｒおよび共振キャパシタＣｒで第２のＬＣ共振回路が構成される。
【０００４】
スイッチング周波数をｆｓ、第１のＬＣ共振回路の共振周波数をｆｒ、第２のＬＣ共振回路の共振周波数をｆｍで表すと、通常の動作では、ｆｍ＜ｆｒ＜ｆｓの関係を保つ。そして、軽負荷時ではスイッチング周波数ｆｓが上昇して出力電力が小さくなり、重負荷では、スイッチング周波数ｆｓが低下して出力電力が大きくなる。上記周波数の大小関係であれば、トランスの１次巻線に流れる電流は、１次巻線に加えられる電圧よりも位相が遅れる「電流遅れ位相」で動作する。
【０００５】
しかし、負荷が重くなるにつれてスイッチング周波数ｆｓは低下し、ｆｓ＜ｆｍ＜ｆｒとなると、共振条件が外れた状態（「共振外れ」）になる。すなわち、このようにスイッチング周波数ｆｓが共振周波数より低い関係は、１次側回路からトランスが容量性のインピーダンスに見える状態であり、トランスの１次巻線に加わる電圧波形の位相より電流波形の位相が進むことになる。この場合に、ローサイドのスイッチング素子とハイサイドのスイッチング素子が同時にオンする（いわゆるアーム短絡状態になる）期間が生じて、その二つのスイッチング素子に過大な電流が流れ、大きな損失を発生させてしまうという課題がある。
【０００６】
具体的には、電圧波形の位相より電流波形の位相が進む、前述の状態であると、ローサイドのスイッチング素子がターンオフした後にデッドタイムを挟んでハイサイドのスイッチング素子がターンオンするが、ローサイドのスイッチング素子に流れる電流の極性が既に反転している（ローサイドのスイッチング素子のボディダイオードを流れている）状態で、ハイサイドのスイッチング素子がターンオンすると、ボディダイオードの逆回復特性による遮断の遅れにより、ローサイドのスイッチング素子のボディダイオードが導通している状態でハイサイドのスイッチング素子が導通してしまい、前記アーム短絡が生じる。
【０００７】
また、電圧波形の位相より電流波形の位相が進んでいる状態ではＺＶＳ（ゼロ電圧スイッチング，ソフトスイッチング）ができないので、スイッチング損失が増大する、という問題も生じる。
【０００８】
前記「共振外れ」を防止したスイッチング電源装置は特許文献１，２に示されている。特許文献１，２のスイッチング電源装置では、トランスに流れる電流またはスイッチング素子に流れる電流を検出して、その電流値と所定値との比較によってスイッチング素子を制御することで前記「共振外れ」を防止している。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平９−３０８２４３号公報
【特許文献２】特開平１１−３３２２３２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
特許文献１，２に示されているスイッチング電源装置においては、トランスに流れる電流またはスイッチング素子に流れる電流を常に監視する必要があるので、回路構成上、損失が増加するだけでなく、電源装置が大型化するという、解決すべき課題があった。
【００１１】
因みに、ｆｓ＜ｆｍにならないように、予めスイッチング周波数ｆｓを高めに設定しておく対処方法もあるが、入力電圧が低く且つ出力電力が大きい場合やトランスや電子部品の個体ばらつきなどが大きい場合には対応ができなくなる。
【００１２】
本発明は、上記課題を解決して、大型化することなく、アーム短絡および損失増大の問題を解消したスイッチング電源装置を提供することを目的としている。
【課題を解決するための手段】
【００１３】
（１）本発明のスイッチング電源装置は、
入力電源電圧が入力される電源電圧入力部と、
直流電圧が出力される直流電圧出力部と、
１次巻線（ｎｐ）および２次巻線（ｎｓ）を備えたトランス（Ｔ）と、
前記１次巻線に対して直列に接続される、漏れインダクタンスを含む共振インダクタ（Ｌｒ）および共振キャパシタ（Ｃｒ）と、
前記１次巻線（ｎｐ）に直列接続されて、オンにより前記電源電圧入力部の電圧を前記１次巻線（ｎｐ）に印加するローサイドスイッチング素子（Ｑ１）と、
前記ローサイドスイッチング素子とはグランドレベルの異なるハイサイドスイッチング素子（Ｑ２）と、
前記ローサイドスイッチング素子（Ｑ１）を制御するローサイドスイッチング制御部と、前記ハイサイドスイッチング素子（Ｑ２）を制御するハイサイドスイッチング制御部と、を有するスイッチング制御回路と、
を備えたスイッチング電源装置において、
第１の共振周波数を有する第１の共振回路を前記共振インダクタ（Ｌｒ）および前記共振キャパシタ（Ｃｒ）で構成し、前記第１の共振周波数よりも低い第２の共振周波数を有する第２の共振回路を前記１次巻線の励磁インダクタンス（Ｌｍ）と前記共振インダクタ（Ｌｒ）および前記共振キャパシタ（Ｃｒ）で構成し、
前記ローサイドスイッチング制御部は、前記トランス（Ｔ）の巻線電圧極性の反転を検出する巻線電圧極性反転検出回路と、前記ローサイドスイッチング素子（Ｑ２）へ駆動電圧信号を出力している期間に前記巻線電圧極性反転検出回路が前記トランス（Ｔ）の巻線電圧極性の反転を検出したときに前記ローサイドスイッチング素子（Ｑ１）をターンオフさせるローサイドターンオフ回路と、前記巻線電圧極性の反転から前記ローサイドスイッチング素子をターンオフさせるまでの遅延時間を決定するローサイドターンオフ遅延回路と、を備え、
前記ハイサイドスイッチング制御部は、前記トランス（Ｔ）の巻線電圧極性の反転から前記ハイサイドスイッチング素子（Ｑ２）をターンオンさせるまでの時間（ｔｄ２）を遅延させるハイサイドターンオン遅延回路を備え、
前記電源電圧入力部の電圧が低下した場合または前記直流電圧出力部に接続される負荷が重負荷となった場合においても、前記ローサイドターンオフ遅延回路の遅延時間（ｔｄ１）は、前記ハイサイドターンオン遅延回路の遅延時間（ｔｄ２）よりも短く設定され、前記スイッチング制御回路により生成されるスイッチング周波数ｆｓが前記第２の共振周波数ｆｍよりも低くなることを防止し、前記スイッチング周波数は前記第２共振周波数以上での動作を維持する、ことを特徴とする。
【００１４】
（２）前記トランス（Ｔ）はローサイド駆動巻線（ｎｂ１）を備え、前記巻線電圧極性反転検出回路は、前記ローサイド駆動巻線（ｎｂ１）の電圧を検出して、前記トランス（Ｔ）の巻線電圧極性の反転を検出するものであることが好ましい。
【００１５】
（３）前記巻線電圧極性反転検出回路は、前記ローサイド駆動巻線（ｎｂ１）の電圧と所定の基準電圧との比較によって、前記トランス（Ｔ）の巻線電圧極性の反転を検出する回路であることが好ましい。
【００１６】
（４）前記ローサイドスイッチング制御部は、前記ローサイドスイッチング素子（Ｑ１）を駆動するパルスを発生してから、所定の期間、巻線電圧極性の反転の検出を行わないブランキング時間を設定するブランキング制御手段を備えていることが好ましい。
【００１７】
（５）前記トランス（Ｔ）はハイサイド駆動巻線（ｎｂ２）を備え、前記ハイサイドスイッチング制御部は、前記ハイサイド駆動巻線（ｎｂ２）に発生する電圧を前記ハイサイドスイッチング素子（Ｑ２）の制御端子へ供給するものであることが好ましい。
【００１８】
（６）前記ハイサイドターンオン遅延回路は、前記ハイサイドスイッチング素子（Ｑ２）の制御端子に直列接続されたインピーダンス回路と前記ハイサイドスイッチング素子（Ｑ２）の制御端子に存在する入力容量とで構成されていることが好ましい。
【００１９】
（７）前記インピーダンス回路は、電流の方向に応じてインピーダンスが異なる回路であることが好ましい。
【００２０】
（８）前記スイッチング制御回路は、前記ローサイドスイッチング素子（Ｑ１）を駆動する信号を発生させる制御部と前記ハイサイドスイッチング素子（Ｑ２）を駆動する信号を発生させる制御部とを備えた集積回路（ＩＣ）により構成されることが好ましい。
【発明の効果】
【００２１】
本発明によれば、トランスの巻線電圧の極性の反転により、ハイサイドのスイッチング素子Ｑ２が遅延時間ｔｄ２経過後にターンオンするが、スイッチング素子Ｑ１をターンオフするまでの遅延時間ｔｄ１がｔｄ２よりも短く設定されている。したがって、トランスの巻線電圧の極性が反転したときに、ローサイドスイッチング素子が強制的にターンオフされて、ｆｍ＜ｆｓとなる。すなわちｆｓ＜ｆｍとなるのを防止することができ、共振回路のインピーダンスは誘導性となり、共振条件が整うことで、ＺＶＳ（ゼロ電圧スイッチング動作）が可能な状態となる。これにより、ハイサイドとローサイドの二つのスイッチング素子がアーム短絡することが防止でき、この二つのスイッチング素子が同時に導通して過大な損失が生じるのを防止できる。
【図面の簡単な説明】
【００２２】
【図１】図１は第１の実施形態に係るスイッチング電源装置１０１の回路図である。
【図２】図２は、負荷変動があったときの、ハイサイド駆動巻線の電圧Ｖｎｂ２およびトランジスタＱ３のベース・エミッタ間電圧Ｖｂｅの変化を示す波形図である。
【図３】図３は、ローサイドスイッチング素子Ｑ１のゲート・ソース間電圧Ｖｇｓ１、ハイサイドスイッチング素子Ｑ２のゲート・ソース間電圧Ｖｇｓ２、ローサイドスイッチング素子Ｑ１のドレイン・ソース間電圧Ｖｄｓ１、トランジスタＱ３のベース・エミッタ間電圧Ｖｂｅ、スイッチング制御用ＩＣ８４のＩＳ端子の電圧ＶｉｓおよびＺＴ端子の電圧Ｖｚｔの関係を示す波形図である。
【図４】図４（Ａ）は共振外れ防止状態でのトランスＴの１次巻線ｎｐの電圧およびローサイドスイッチング素子Ｑ１のドレイン電流の波形図である。図４（Ｂ）は「共振外れ」が生じた状態でのトランスＴの１次巻線ｎｐの電圧およびローサイドスイッチング素子Ｑ１のドレイン電流の波形図である。
【図５】図５は第２の実施形態に係るスイッチング電源装置１０２の回路図である。
【図６】図６は第３の実施形態に係るスイッチング電源装置１０３の回路図である。
【図７】図７は第４の実施形態に係るスイッチング電源装置１０４の回路図である。
【図８】図８は第５の実施形態に係るスイッチング電源装置１０５の回路図である。
【図９】図９は第６の実施形態に係るスイッチング電源装置１０６の回路図である。
【図１０】図１０は第７の実施形態に係るスイッチング電源装置１０７の回路図である。
【図１１】図１１は第８の実施形態に係るスイッチング電源装置１０８の回路図である。
【発明を実施するための形態】
【００２３】
《第１の実施形態》
図１は第１の実施形態のスイッチング電源装置１０１の回路図である。このスイッチング電源装置１０１の入力端子ＰＩ（＋）−ＰＩ（−）間に入力電源Ｖｉの電圧が入力される。そして、スイッチング電源装置１０１の出力端子ＰＯ（＋）−ＰＯ（−）間に接続される負荷Ｒｏへ所定の直流電圧Ｖｏが出力される。
【００２４】
入力端子ＰＩ（＋）−ＰＩ（−）間には、共振キャパシタＣｒ、共振インダクタＬｒ、トランスＴの１次巻線ｎｐおよびローサイドスイッチング素子Ｑ１が直列に接続された第１の直列回路が構成されている。共振インダクタＬｒはトランスＴの漏れインダクタンスまたはこの漏れインダクタンスとは別に、トランスの１次巻線に接続したインダクタである。ローサイドスイッチング素子Ｑ１はＭＯＳ−ＦＥＴからなり、ドレイン端子がトランスＴの１次巻線ｎｐに接続されている。
【００２５】
トランスＴの１次巻線ｎｐの両端には、ハイサイドスイッチング素子Ｑ２とキャパシタＣｒおよびインダクタＬｒが直列に接続された第２の直列回路が構成されている。
【００２６】
トランスＴの２次巻線ｎｓ１，ｎｓ２には、ダイオードＤｓ，ＤｆおよびキャパシタＣｏからなる第１の整流平滑回路が構成されている。この第１の整流平滑回路は２次巻線ｎｓ１，ｎｓ２から出力される交流電圧を全波整流し平滑して、出力端子ＰＯ（＋）−ＰＯ（−）へ出力する。
【００２７】
トランスＴは、１次巻線ｎｐ、２次巻線ｎｓ１，ｎｓ２だけでなく、ローサイド駆動巻線ｎｂ１およびハイサイド駆動巻線ｎｂ２を有している。
【００２８】
トランスＴのローサイド駆動巻線ｎｂ１には、ローサイドスイッチング制御部８１が設けられている。このローサイドスイッチング制御部８１は、ダイオードＤｂおよびキャパシタＣｂによる整流平滑回路を含んでいる。この整流平滑回路によって得られる直流電圧がスイッチング制御用ＩＣ８４のＶＣＣ端子に電源電圧として供給される。
【００２９】
前記スイッチング制御用ＩＣ８４は、ＩＳ端子（電流検出端子）を備えた、電流モードで動作する汎用のスイッチング制御用ＩＣである。
【００３０】
出力端子ＰＯ（＋），ＰＯ（−）とスイッチング制御用ＩＣ８４との間には帰還回路が設けられている。図１では帰還の経路のみを簡易的に一本の線（Ｆｅｅｄ  ｂａｃｋ）で表しているが、具体的には出力端子ＰＯ（＋）−ＰＯ（−）間の出力電圧Ｖｏの分圧値と基準電圧との比較によって帰還信号を発生し、絶縁状態でスイッチング制御用ＩＣ８４のＦＢ端子へフィードバック電圧を入力する。このＦＢ端子へ入力されるフィードバック電圧は出力電圧Ｖｏが低いほど高くなる。
【００３１】
スイッチング制御用ＩＣ８４のＯＵＴ端子には定電流回路ＣＣ１およびキャパシタＣｂ１の直列回路が接続されていて、キャパシタＣｂ１の充電電圧がＩＳ端子（電流検出端子）に入力されるように接続されている。
【００３２】
また、スイッチング制御用ＩＣ８４のＯＵＴ端子は、抵抗Ｒ１２を介してローサイドスイッチング素子Ｑ１のゲート端子に接続されている。
【００３３】
スイッチング制御用ＩＣ８４はＺＴ端子の入力電圧が反転したことを検出する電圧極性反転検出回路およびターンオフ遅延回路を備えている。電圧極性反転検出回路は、内部で発生した基準電圧とＺＴ端子の電圧とを比較するコンパレータを備える。このコンパレータの出力電圧がローレベルになったとき、ターンオフ遅延回路による遅延時間ｔｄ１の後、ＯＵＴ端子をローレベルにする。これにより、ローサイドスイッチング素子Ｑ１がターンオフする。また、前記コンパレータの出力がハイレベルになったときは、後に示す遅延時間ｔｄ０の経過後にＯＵＴ端子をハイレベルに反転させる。これによりローサイドスイッチング素子Ｑ１がターンオンする。
【００３４】
定電流回路ＣＣ１は、スイッチング制御用ＩＣ８４のＯＵＴ端子の電圧によりキャパシタＣｂ１を定電流で充電する。スイッチング制御用ＩＣ８４内のコンパレータはキャパシタＣｂ１の電圧とＦＢ端子の電圧とを比較し、ＩＳ端子の電圧がＦＢ端子の電圧を超えたときＯＵＴ端子の電圧をハイレベルからローレベルとする。したがって、ＦＢ端子の電圧が低くなるほど、キャパシタＣｂ１の充電時間は短くなる。すなわち、ローサイドスイッチング素子Ｑ１のオン時間が短くなって、出力電圧Ｖｏは定電圧化される。
【００３５】
なお、ダイオードＤ９はキャパシタＣｂ１の電荷の放電経路を構成する。すなわち、スイッチング制御用ＩＣ８４の出力電圧がローレベルになったとき（Ｑ１がターンオフするとき）、キャパシタＣｂ１の電荷はダイオードＤ９を介して放電される。
【００３６】
このようにして、電流モードＩＣであるスイッチング制御用ＩＣ８４、定電流回路ＣＣ１およびキャパシタＣｂ１による回路は、電圧−時間変換回路として作用する。そして、出力電圧Ｖｏを検出して基準電圧（目標電圧）との比較により発生される帰還信号の電圧が前記電圧−時間変換回路で変換されて、その時間だけローサイドスイッチング素子Ｑ１がオンする。
【００３７】
トランスＴのハイサイド駆動巻線ｎｂ２とハイサイドスイッチング素子Ｑ２との間にはハイサイドスイッチング制御部６１が設けられている。具体的には、トランスＴのハイサイド駆動巻線ｎｂ２の第１端はローサイドスイッチング素子Ｑ１とハイサイドスイッチング素子Ｑ２との接続点（ハイサイドスイッチング素子Ｑ２のソース端子）に接続され、ハイサイド駆動巻線ｎｂ２の第２端とハイサイドスイッチング素子Ｑ２のゲート端子との間にハイサイドスイッチング制御部６１が接続されている。
【００３８】
前記ハイサイドスイッチング制御部６１は、４つのダイオードＤ１，Ｄ２，Ｄ３，Ｄ４から構成されるダイオードブリッジ整流回路と、ダイオードＤ１，Ｄ３の接続点とダイオードＤ２，Ｄ４の接続点との間、つまりこのダイオードブリッジ整流回路の出力端間に接続された定電流回路ＣＣ２とで構成された双方向定電流回路である。
【００３９】
ハイサイドスイッチング制御部６１には、抵抗Ｒ５およびハイサイドスイッチング素子Ｑ２の入力容量（ゲート・ソース間容量）により、後述する遅延時間ｔｄ２だけターンオンを遅延させるターンオン遅延回路が構成されている。このターンオン遅延回路は、ハイサイド駆動巻線ｎｂ２の電圧が反転してから遅延時間ｔｄ２の経過後に、ハイサイドスイッチング素子Ｑ２をターンオンさせる。
【００４０】
ハイサイドスイッチング制御部６１はハイサイドスイッチング素子Ｑ２がターンオンした後、ローサイドスイッチング素子Ｑ１のオン時間と同じ時間が経過した時に強制的にハイサイドスイッチング素子Ｑ２をターンオフさせる。
【００４１】
図２は、負荷変動があったときの、ハイサイド駆動巻線の電圧Ｖｎｂ２およびトランジスタＱ３のベース・エミッタ間電圧Ｖｂｅの変化を示す波形図である。
【００４２】
キャパシタＣｂ２は同じ電流値の定電流で充放電されるので、Ｑ３のベース・エミッタ間電圧Ｖｂｅの傾きは等しい。そのため、ハイサイドスイッチング素子Ｑ２のオン時間はローサイドスイッチング素子Ｑ１のオン時間に等しい。図２において、ＴＱ１ＯＮ（１）とＴＱ２ＯＮ（１）は上述の動作により等しい。ローサイドスイッチング素子Ｑ１のオン時間が長くなりＴＱ１ＯＮ（２）となったときも、ＴＱ１ＯＮ（２）とＴＱ２ＯＮ（２）は上述の動作により等しい。
【００４３】
このように、ローサイドスイッチング素子Ｑ１のオン時間が変化すれば、それに追従して、ハイサイドスイッチング素子Ｑ２のオン時間が変化する。
【００４４】
以上に示したとおり、このスイッチング電源装置１０１は、ローサイド駆動巻線ｎｂ１の電圧が反転するタイミングをトリガとして、ローサイドスイッチング素子Ｑ１がターンオンする。また、ローサイドスイッチング素子Ｑ１とハイサイドスイッチング素子Ｑ２が共にオフとなるデッドタイムを挟んで、時比率Ｄ＝０．５で交互にオンオフさせる電流共振形ハーフブリッジコンバータとして動作する。
【００４５】
図３は、ローサイドスイッチング素子Ｑ１のゲート・ソース間電圧Ｖｇｓ１、ハイサイドスイッチング素子Ｑ２のゲート・ソース間電圧Ｖｇｓ２、ローサイドスイッチング素子Ｑ１のドレイン・ソース間電圧Ｖｄｓ１、トランジスタＱ３のベース・エミッタ間電圧（キャパシタＣｂ２の電圧）Ｖｂｅ、スイッチング制御用ＩＣ８４のＩＳ端子の電圧（キャパシタＣｂ１の電圧）ＶｉｓおよびＺＴ端子の電圧Ｖｚｔの関係を示す波形図である。この図３を基に、スイッチング電源装置１０１の動作について示す。スイッチング電源装置１０１の１サイクル分の動作は次のとおりである。
【００４６】
スイッチング制御用ＩＣ８４は、ＺＴ端子の入力電圧を基に、トランスＴのローサイド駆動巻線ｎｂ１に発生する巻線電圧の極性が反転したことを検出し、この極性反転を検出した時刻から遅延時間ｔｄ１だけ遅れてローサイドスイッチング素子Ｑ１をターンオフする。
【００４７】
同時に、キャパシタＣｂ２は定電流回路ＣＣ２を介して放電される。
【００４８】
出力電圧Ｖｏを制御するための帰還信号（Ｆｅｅｄ  ｂａｃｋ）に基づいた信号電圧によって生成された時刻でローサイドスイッチング素子Ｑ１をターンオフする。
【００４９】
ローサイドスイッチング素子Ｑ１がターンオフすることで、ハイサイド駆動巻線ｎｂ２に発生する巻線電圧により、ハイサイドスイッチング素子Ｑ２の入力容量（ゲート・ソース間容量）が充電されてからハイサイドスイッチング素子Ｑ２はターンオンする。したがってハイサイドスイッチング素子Ｑ２は前記充電による遅延時間ｔｄ２だけ遅れてターンオンする。
【００５０】
同時に、キャパシタＣｂ２は定電流回路ＣＣ２を介して充電される。
【００５１】
キャパシタＣｂ２の充電電圧ＶｂｅがトランジスタＱ３のしきい値電圧に達することでトランジスタＱ３はターンオンし、ハイサイドスイッチング素子Ｑ２の入力容量が急速に放電されて、ハイサイドスイッチング素子Ｑ２はターンオフする。
【００５２】
このことにより、トランスＴのローサイド駆動巻線ｎｂ１に発生する巻線電圧の極性が反転する。スイッチング制御用ＩＣ８４は、ＺＴ端子の入力電圧を基に、そのことを検知する。この電圧極性の反転から遅延時間ｔｄ０の経過後にローサイドスイッチング素子Ｑ１がターンオンする。
【００５３】
図４（Ａ）は「共振外れ」がない通常状態でのトランスＴの１次巻線ｎｐの電圧およびローサイドスイッチング素子Ｑ１のドレイン電流の波形図である。また、図４（Ｂ）は「共振外れ」が生じた状態でのトランスＴの１次巻線ｎｐの電圧およびローサイドスイッチング素子Ｑ１のドレイン電流の波形図である。ここで、ドレイン電流の波形のｔ０〜ｔ１の区間は、比較的インダクタンス値の小さな共振インダクタ（１次巻線ｎｐの漏れインダクタンスを含む）Ｌｒと共振キャパシタＣｒの直列共振に基づく電流波形であり、ｔ１〜ｔ２の区間は、共振インダクタＬｒ、トランスの励磁インダクタンスＬｍおよび共振キャパシタＣｒの直列共振に基づく電流波形である。
【００５４】
スイッチング周波数ｆｓが共振周波数ｆｍよりも低下して、「共振外れ」が生じるような状況では、既に述べたとおり電流位相が進んでいるので、図４（Ｂ）に表れているように、ローサイドスイッチング素子Ｑ１のドレイン電流が負になってから（ローサイドスイッチング素子Ｑ１のボディダイオードに電流が流れている状態で）ハイサイドのスイッチング素子がターンオンするので、前述のアーム短絡の問題が生じる。
【００５５】
本発明の実施形態によれば、図１・図３に示すように、スイッチング制御用ＩＣ８４のＯＵＴ端子電圧がハイの状態で、ＺＴ端子の電圧が０Ｖ付近まで低下すると、スイッチング制御用ＩＣ８４はローサイドスイッチング素子Ｑ１を強制的にターンオフする。この強制ターンオフ動作は、ハイサイドスイッチング素子Ｑ２がターンオンするより早く動作する。すなわち、駆動巻線ｎｂ１に発生する巻線電圧の極性が反転したことを検出したタイミングを起点としてから、ローサイドスイッチング素子Ｑ１をターンオフするまでの遅延時間ｔｄ１が、ハイサイドスイッチング素子Ｑ２の入力容量を充電してハイサイドスイッチング素子Ｑ２をターンオンするまでの遅延時間ｔｄ２より小さくなる条件（ｔｄ１＜ｔｄ２）を満たすようにｔｄ１、ｔｄ２を定める。
【００５６】
このように、共振外れ防止状態では、図３に表れているように、ＶｉｓがＶｆｂに達するまでにＱ１がターンオフする。したがって、出力電圧は規定値より下回ることになるが、例えば、入力電源Ｖｉの電圧の供給が遮断されて、入力電源Ｖｉの電圧が所定の電圧よりも低下したような状態においてもアーム短絡を起こすことなくコンバータは動作を続けて、出力電力の供給を維持することができる。結果として、入力電源Ｖｉの電圧の供給を遮断しても、アーム短絡を起こすことなく、コンバータを安全に停止することができる。また、瞬時停電などに対しても出力電圧の保持時間を長くすることが可能となる。
【００５７】
このようにして、スイッチング周波数ｆｓが共振周波数ｆｍよりも低下して共振条件が外れることはなく、また、起動や停止や出力短絡などの過渡的な動作状態においても、ローサイドスイッチング素子Ｑ１がターンオンした後にトランスの巻線電圧が反転しても、Ｑ１が帰還信号に基づいてターンオフする前にハイサイドスイッチング素子Ｑ２がターンオンすることはない。すなわちアーム短絡が生じることなく、スイッチング電源装置の破壊が損失の増大を防止することができる。
【００５８】
図１に示したスイッチング制御用ＩＣ８４はブランキング時間を設定する回路を備えている。具体的には、ローサイドスイッチング素子Ｑ１を駆動するパルスを発生してから所定期間（設定されたブランキング時間）は前記ＺＴ端子の入力をマスキングする。このように、所定期間だけ巻線電圧の極性を検出しないブランキング時間を設定したことにより、ブランキング時間においては、ローサイドスイッチング素子Ｑ１をターンオンさせてしまうような信号となるスイッチングノイズがＺＴ端子に入力されたとしても、ノイズ信号によってローサイドスイッチング素子Ｑ１をターンオンさせてしまうような誤動作の発生を防止することができる。
【００５９】
なお、遅延時間ｔｄ２を生成する遅延回路を、ハイサイドスイッチング素子Ｑ２の制御端子に直列に接続された抵抗Ｒ５（インピーダンス回路）とハイサイドスイッチング素子Ｑ２のゲート端子に存在する入力容量とで構成することにより、部品点数は削減され、スイッチング電源装置の小型化を図ることができる。
【００６０】
《第２の実施形態》
図５は第２の実施形態のスイッチング電源装置１０２の回路図である。このスイッチング電源装置１０２のハイサイドスイッチング制御部６２以外は、第１の実施形態で図１に示した回路と同じである。
【００６１】
ハイサイドスイッチング制御部６２には、ハイサイド駆動巻線ｎｂ２の出力とハイサイドスイッチング素子Ｑ２との間に、キャパシタＣｇ１，ダイオードＤ６，抵抗Ｒ５，Ｒ６，インダクタＬｇで構成されるインピーダンス回路が接続されている。インダクタＬｇは、チップインダクタまたはビーズインダクタなどである。また、ハイサイドスイッチング素子Ｑ２のゲート・ソース間に、ツェナーダイオードＺＤ１，ＺＤ２の直列回路およびキャパシタＣｇ２が接続されている。ハイサイドスイッチング制御部６２内のその他の構成は図１に示したハイサイドスイッチング制御部６１と同じである。
【００６２】
ハイサイド駆動巻線ｎｂ２の出力とハイサイドスイッチング素子Ｑ２の制御端子との間に接続された前記インピーダンス回路とキャパシタＣｇ２とで、ハイサイドスイッチング素子Ｑ２のターンオン遅延回路が構成されている。
【００６３】
ハイサイド駆動巻線ｎｂ２に発生する巻線電圧によりキャパシタＣｇ２が充電され、ハイサイドスイッチング素子Ｑ２のゲート・ソース間電圧がしきい値を超えるとＱ２はターンオンする。
【００６４】
ダイオードＤ６および抵抗Ｒ６の直列回路が抵抗Ｒ５に対して並列に接続されているので、ハイサイドスイッチング素子Ｑ２のゲート電圧の立ち上がりはＲ５とＲ６の並列インピーダンスで設定され、立ち下がりはＲ５のみのインピーダンスで支配的に設定される。
【００６５】
キャパシタＣｇ１は、キャパシタＣｇ２との容量分圧により、ハイサイドスイッチング素子Ｑ２のゲート・ソース間の電圧値を制御する。また、ツェナーダイオードＺＤ１，ＺＤ２は、ハイサイドスイッチング素子Ｑ２のゲート・ソース間の電圧値の最大変化幅を制限する。
【００６６】
この実施形態によれば、Ｑ２のターンオン遅延回路の一部であるインピーダンス回路が、電流の方向に応じて、そのインピーダンスが変化するものであるので、スイッチング素子Ｑ２のターンオンスピードとターンオフスピードを個別に調整することができる。
【００６７】
また、前記インピーダンス回路は、キャパシタＣｇ１と抵抗Ｒ５，Ｒ６の直列回路で構成されているので、キャパシタＣｇ１の容量値を調整することで、ハイサイドスイッチング素子Ｑ２のゲート端子に存在する入力容量との分圧比を調整し、適切な制御ゲート電圧を加えることができる。
【００６８】
また、前記インピーダンス回路にインダクタＬｇが設けられているので、高周波のサージ電流が抑制されて、ハイサイドスイッチング素子Ｑ２のゲート端子に過大な電圧が印加されるのを防ぐことができる。
【００６９】
また、ハイサイドスイッチング素子Ｑ２のゲート・ソース間に並列にツェナーダイオードが双方向に接続されているので、ハイサイドスイッチング素子Ｑ２のゲート端子に過大な電圧が印加されるのを防ぐことができる。なお、ハイサイドスイッチング素子Ｑ２のゲート・ソース間に並列に接続されるツェナーダイオードはいずれか単方向にのみ接続されていてもよい。
【００７０】
《第３の実施形態》
図６は第３の実施形態のスイッチング電源装置１０３の回路図である。第１の実施形態で図１に示したスイッチング電源装置と異なるのは、トランスＴの二次側の構成である。
【００７１】
第３の実施形態では、トランスＴの２次巻線ｎｓに、ダイオードＤ２１，Ｄ２２，Ｄ２３，Ｄ２４によるダイオードブリッジ回路及びキャパシタＣｏが接続されている。このようにダイオードブリッジ回路で全波整流してもよい。
【００７２】
《第４の実施形態》
図７は第４の実施形態に係るスイッチング電源装置１０４の回路図である。第１の実施形態で図１に示したスイッチング電源装置と異なるのは、トランスＴの二次側の構成である。
【００７３】
第４の実施形態では、トランスＴの２次巻線ｎｓ１の両端に、ダイオードＤｓ及びキャパシタＣｏ１による整流平滑回路が構成され、出力端子ＰＯ（＋）−ＰＯ（−）間にキャパシタＣｏ３が接続されている。またダイオードＤｆ及びキャパシタＣｏ２の直列回路の中点が出力端子ＰＯ（−）に接続され、両端はトランスＴの２次巻線ｎｓ１の両端に接続されている。このように倍電圧整流回路としてもよい。
【００７４】
《第５の実施形態》
図８は第５の実施形態に係るスイッチング電源装置１０５の回路図である。以上に示した各実施形態と異なるのは、インダクタＬｒ、１次巻線ｎｐ、キャパシタＣｒの位置である。この例では、インダクタＬｒ、１次巻線ｎｐ、キャパシタＣｒの直列回路は、ローサイドスイッチング素子Ｑ１の両端に接続されている。このように、共振用のキャパシタＣｒはインダクタＬｒに対して直列に接続され、且つ１次巻線に対して直列に挿入される位置であればよい。
【００７５】
なお、共振キャパシタＣｒの一端が入力電源Ｖｉの負電位側入力端子ＰＩ（−）に接続される構成によれば、共振キャパシタＣｒに流れる電流を別のキャパシタＣａを接続して分流し、分流電流を抵抗Ｒａで検出することで、共振キャパシタＣｒに流れる共振電流に相当する電流を考慮して過電流保護動作を行う過電流保護回路を構成でき、電力変換回路に検出抵抗を設けて過電流を検出する場合に比較して、その検出抵抗での損失を無くすことができる。すなわち、電力変換回路に流れる共振電流を直接に検出する場合に比べて、分流させた十分に小さい電流を検出することにより、検出に関わる損失を低減でき、電力損失の小さい過電流保護回路を構成して、過電流保護動作を行うことができる。
【００７６】
《第６の実施形態》
図９は第６の実施形態に係るスイッチング電源装置１０６の回路図である。第５の実施形態と異なるのは、共振キャパシタＣｒに流れる共振電流に相当する電流を考慮して過電流保護動作を行う過電流保護回路の構成、および、ハイサイドスイッチング素子を制御するハイサイドスイッチング制御部６１の構成である。本実施形態の過電流保護回路の構成では、ダイオードＤａ１、Ｄａ２を用いて、倍電圧回路に類似する回路を構成し、ダイオードＤａ２を流れる電流のみを検出して、過電流保護動作を行う過電流保護回路を構成する。この構成によれば、電力変換回路に流れる共振電流を直接に検出する場合に比べて、分流させた十分に小さい電流を検出することにより、検出に関わる損失を低減でき、電力損失の小さい過電流保護回路を構成して、過電流保護動作を行うことができる。また、ハイサイドスイッチング制御部６１の一部は、ＩＣ（集積回路）８５に構成されている。ＩＣ（集積回路）８５は、ローサイドスイッチング素子を駆動する信号を発生する回路とハイサイドスイッチング素子を駆動する信号を発生する回路とを備える。
【００７７】
第１の実施形態で図１に示したスイッチング電源装置では、ローサイドスイッチング素子Ｑ１を駆動する制御部の構成とハイサイドスイッチング素子Ｑ２を駆動する制御部の構成をそれぞれ独立して構成しているが、ローサイドスイッチング素子Ｑ１を駆動する制御部とハイサイドスイッチング素子Ｑ２を駆動する制御部とを一体化した制御回路を、制御IC（IntegratedCircuit、集積回路）、制御ＬＳＩ（Large Scale Integration、大規模集積回路）、および制御DSP（Digital Signal Processor、デジタル信号処理回路）で構成することが可能である。このような構成も本技術の適用範囲であり、実施形態の展開に過ぎない。
【００７８】
《第７の実施形態》
図１０は第７の実施形態に係るスイッチング電源装置１０７の回路図である。以上に示した各実施形態と異なるのは、ハイサイドスイッチング素子Ｑ２のドレインとトランスＴの１次巻線ｎｐの一端との間にキャパシタＣｒ１とインダクタＬｒの直列回路を設けるだけでなく、キャパシタＣｒ１とインダクタＬｒとの接続点とグランドラインとの間にキャパシタＣｒ２を設けた点である。
【００７９】
インダクタＬｒ、１次巻線ｎｐ、ハイサイドスイッチング素子Ｑ２、キャパシタＣｒ１が閉ループを構成するように、キャパシタＣｒ１が設けられている。また、インダクタＬｒ、１次巻線ｎｐ、ローサイドスイッチング素子Ｑ１、キャパシタＣｒ２が閉ループを構成するように、キャパシタＣｒ２が設けられている。
【００８０】
このように、キャパシタＣｒ２を接続することにより、入力電源Ｖｉから供給される電流は、ローサイドスイッチング素子Ｑ１のオン時間とハイサイドスイッチング素子Ｑ２のそれぞれのオン時間の双方の期間においてキャパシタＣｒ１、Ｃｒ２に流れる。入力電源Ｖｉから供給される電流が、ローサイドスイッチング素子Ｑ１のオン時間しか流れない回路構成と比較すると、入力電源Ｖｉから供給される電流の実効電流は低減される。これにより、入力電源Ｖｉから供給される電流による導通損を低減することができる。
【００８１】
《第８の実施形態》
図１１は第８の実施形態に係るスイッチング電源装置１０８の回路図である。第１の実施形態で図１に示したスイッチング電源装置と異なるのは、キャパシタＣｒ以外にキャパシタＣｒ１，Ｃｒ２を設けた点である。
【００８２】
インダクタＬｒ、１次巻線ｎｐ、キャパシタＣｒ、ハイサイドスイッチング素子Ｑ２、キャパシタＣｒ１が閉ループを構成するように、インダクタＬｒ、１次巻線ｎｐ、キャパシタＣｒ、ハイサイドスイッチング素子Ｑ１、キャパシタＣｒ２が閉ループを構成するようにキャパシタＣｒ１及びＣｒ２を設けている。
【００８３】
また、キャパシタＣｒ１とＣｒ２は、入力電源Ｖｉの電圧を分圧するように接続している。このように、共振電流が流れる共振キャパシタ（Ｃｒ、Ｃｒ１、Ｃｒ２）は複数であってもよい。
【００８４】
なお、以上に示した各実施形態では、トランスＴの二次側の回路にダイオードによる整流回路を構成したが、このダイオードに代えて整流用のＦＥＴを設けて同期整流してもよい。このことにより、二次側の回路の損失を低減することができる。
【００８５】
また、本発明は、ハーフブリッジコンバータだけでなく、フルブリッジコンバータなどの多石式のコンバータ、電圧クランプコンバータなどにおいて、二つのスイッチング素子を相補的に交互にオン／オフするスイッチング電源装置に適用できる。
【符号の説明】
【００８６】
ＣＣ１，ＣＣ２…定電流回路
Ｃｒ…共振キャパシタ
Ｌｒ…共振インダクタ
ｎｂ１…ローサイド駆動巻線
ｎｂ２…ハイサイド駆動巻線
ｎｐ…１次巻線
ｎｓ，ｎｓ１，ｎｓ２…２次巻線
ＰＩ…入力端子
ＰＯ…出力端子
Ｑ１…ローサイドスイッチング素子
Ｑ２…ハイサイドスイッチング素子
Ｑ３…トランジスタ
Ｔ…トランス
ｔｄ１…遅延時間
ｔｄ２…遅延時間
Ｖｂｅ…ベース・エミッタ間電圧
Ｖｄｓ１…ドレイン・ソース間電圧
Ｖｇｓ１，Ｖｇｓ２…ゲート・ソース間電圧
Ｖｉ…入力電源
Ｖｏ…出力電圧
ＺＤ１，ＺＤ２…ツェナーダイオード
６１，６２…ハイサイドスイッチング制御部
８１…ローサイドスイッチング制御部
８４…スイッチング制御ＩＣ
１０１〜１０７…スイッチング電源装置
【図１】
0005549659.tif 000002
【図２】
0005549659.tif 000003
【図３】
0005549659.tif 000004
【図４】
0005549659.tif 000005
【図５】
0005549659.tif 000006
【図６】
0005549659.tif 000007
【図７】
0005549659.tif 000008
【図８】
0005549659.tif 000009
【図９】
0005549659.tif 000010
【図１０】
0005549659.tif 000011
【図１１】
0005549659.tif 000012