(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板内に設けられた、第２導電型の第１領域と、
前記第１領域内に設けられた、第１導電型の第２領域と、
前記第２領域と前記第１領域との接合部の上方に、前記接合部に沿って設けられた環状のゲート電極と、
前記ゲート電極の一部を挟んで前記第１領域内及び前記第２領域内にそれぞれ設けられた第２導電型のドレイン領域及びソース領域と、
を含み、
前記ゲート電極は、
前記接合部より外側の前記第１領域上の外周部と、前記接合部より内側の前記第２領域上の内周部とを有し、
前記ドレイン領域と前記ソース領域で挟まれた前記一部の前記外周部の第１幅が、前記一部以外の前記外周部の第２幅以下である、
ことを特徴とする半導体装置。
【請求項２】
前記ドレイン領域は、前記ゲート電極から離間して、前記第１領域内に設けられることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板上に設けられた素子分離領域を含み、
前記素子分離領域は、前記ドレイン領域及び前記ソース領域、並びに、前記ドレイン領域と前記ソース領域の間の前記第１領域及び前記第２領域が含まれる開口領域を有することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記開口領域は、
前記ドレイン領域が含まれる第１開口部と、
前記ソース領域、並びに、前記ドレイン領域と前記ソース領域の間の前記第１領域及び前記第２領域が含まれる第２開口部と、
を含むことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記半導体基板の上方に、前記ゲート電極を覆うように設けられた絶縁膜と、
前記絶縁膜内に設けられ、前記ゲート電極の、前記ドレイン領域と前記ソース領域で挟まれた前記一部を除く部分に接続されたコンタクト電極と、
を含むことを特徴とする請求項１又は２に記載の半導体装置。
【請求項６】
前記ゲート電極の内側の前記第２領域内に、第１導電型のタップ領域を含むことを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、比較的高い電圧を印加して動作させるトランジスタの１つとして、いわゆる横型二重拡散型電界効果トランジスタが知られている。
横型二重拡散型電界効果トランジスタでは、例えば、ｐ型基板内にｎウェル拡散層、そのｎウェル拡散層内にｐボディ拡散層を設け、それら各拡散層内にそれぞれドレイン拡散層、ソース拡散層を設ける。そして、ドレイン拡散層とソース拡散層の間のｐ型基板上で、ｎウェル拡散層とｐボディ拡散層の上に、ゲート電極が設けられる。このような横型二重拡散型電界効果トランジスタに関し、ｐボディ拡散層とドレイン拡散層の間（ドリフト領域）の長さや不純物濃度を調整する技術、ドリフト領域に局所酸化膜を設ける技術等も知られている。また、横型二重拡散型電界効果トランジスタとして、ソース拡散層を枠状のドレイン拡散層で囲み、それらの間のｐ型基板上であってｎウェル拡散層とｐボディ拡散層の上に、枠状のゲート電極を設けた構造も知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−０９１６８９号公報
【特許文献２】特開２００７−０６７１８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、横型二重拡散型電界効果トランジスタにおいては、その構造、例えば基板内に含まれる拡散層とゲート電極の配置関係によっては、所望の耐圧を確保することができない場合があった。そのため、そのような構造のトランジスタ、及びそのような構造のトランジスタを含む装置の性能低下を招く恐れがあった。
【課題を解決するための手段】
【０００５】
本発明の一観点によれば、第１導電型の半導体基板と、前記半導体基板内に設けられた、第２導電型の第１領域と、前記第１領域内に設けられた、第１導電型の第２領域と、前記第２領域と前記第１領域との接合部の上方に、前記接合部に沿って設けられた環状のゲート電極と、前記ゲート電極の一部を挟んで前記第１領域内及び前記第２領域内にそれぞれ設けられた第２導電型のドレイン領域及びソース領域と、を含み、前記ゲート電極は、前記接合部より外側の前記第１領域上の外周部と、前記接合部より内側の前記第２領域上の内周部とを有し、前記ドレイン領域と前記ソース領域で挟まれた前記一部の前記外周部の第１幅が、前記一部以外の前記外周部の第２幅以下である、半導体装置が提供される。
【発明の効果】
【０００６】
開示の半導体装置によれば、所望の耐圧を確保し、その性能の向上を図ることが可能になる。
【図面の簡単な説明】
【０００７】
【図１】半導体装置の一例を示す図である。
【図２】比較例の半導体装置を示す図である。
【図３】ドリフト長、ドレイン耐圧、及びＲｏｎ・Ａの関係を示す図である。
【図４】ドレイン耐圧のドリフト長依存性をシミュレーションした結果と実測した結果を示す図である。
【図５】シミュレーションに用いた二次元断面構造を示す図（その１）である。
【図６】比較例の半導体装置におけるブレークダウン時の空乏層の広がりを説明する図である。
【図７】半導体装置におけるブレークダウン時の空乏層の広がりを説明する図である。
【図８】半導体装置の別例を示す図である。
【図９】シミュレーションに用いた二次元断面構造を示す図（その２）である。
【図１０】シミュレーション結果を示す図である。
【図１１】素子分離領域形成工程の一例を示す図である。
【図１２】第１イオン注入工程の一例を示す図である。
【図１３】第２イオン注入工程の一例を示す図である。
【図１４】熱処理工程の一例を示す図である。
【図１５】ゲート絶縁膜形成工程の一例を示す図である。
【図１６】ゲート電極形成工程の一例を示す図である。
【図１７】第３イオン注入工程の一例を示す図である。
【図１８】第４イオン注入工程の一例を示す図である。
【図１９】配線層形成後の状態の一例を示す図である。
【図２０】半導体装置の適用例を示す図である。
【発明を実施するための形態】
【０００８】
図１は半導体装置の一例を示す図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＸ１−Ｘ１断面模式図、（Ｃ）は（Ａ）のＹ１−Ｙ１断面模式図である。
図１に示すように、半導体装置１０は、ｐ型半導体基板１、素子分離領域２、ｎ型ドリフト領域３、ｐ型ボディ領域４、ゲート絶縁膜５、ゲート電極６、ｎ型ドレイン領域７、ｎ型ソース領域８、及びｐ型タップ領域９を有している。
【０００９】
ｐ型半導体基板１には、例えば、ｐ型のシリコン（Ｓｉ）基板を用いることができる。ｐ型半導体基板１の表面側には、例えば、ＳＴＩ（Shallow Trench Isolation）法を用いて形成される、素子分離領域２が設けられている。尚、図１（Ａ）では、便宜上、素子分離領域２の図示を省略している。素子分離領域２内には、例えば、素子分離領域２からｐ型半導体基板１が表出する領域（開口部）２ａ，２ｂ，２ｃが設けられている。
【００１０】
尚、ここでは図示を省略するが、ｐ型半導体基板１には、この素子分離領域２と同様の開口部２ａ，２ｂ，２ｃを有する素子分離領域を、ＬＯＣＯＳ（Local Oxidation of Silicon）法を用いて形成することもできる。
【００１１】
ｎ型ドリフト領域３は、ｐ型半導体基板１の表面から所定の深さの領域に、開口部２ａ，２ｂ，２ｃを包含するように、設けられている。ｐ型ボディ領域４は、ｐ型半導体基板１の表面からｎ型ドリフト領域３よりも浅い領域に、周囲（側面及び底面）がｎ型ドリフト領域３で覆われるように、設けられている。ｐ型ボディ領域４は、開口部２ｂの一部、及び開口部２ｃを包含するように、ｎ型ドリフト領域３内に設けられている。
【００１２】
ｎ型ドリフト領域３とｐ型ボディ領域４の底面との間には、ｐｎ接合部２１が形成され、ｎ型ドリフト領域３とｐ型ボディ領域４の側面との間には、ｐｎ接合部２２が形成される。ゲート電極６は、このようなｐｎ接合部２１，２２のうち、ｎ型ドリフト領域３とｐ型ボディ領域４の側面とのｐｎ接合部２２の上方に、ゲート絶縁膜５を介して設けられている。ゲート電極６は、所定の幅で、ｐｎ接合部２２に沿って、環状に設けられている。ゲート電極６は、ｐｎ接合部２２より横方向外側のｎ型ドリフト領域３上方にある外周部６１、及びｐｎ接合部２２より横方向内側のｐ型ボディ領域４上方にある内周部６２が、それぞれ所定の幅となるように、設けられている。ゲート電極６は、開口部２ａ，２ｃを覆わず、開口部２ｂを部分的に覆うような領域に設けられている。ゲート絶縁膜５は、このようなゲート電極６の下に、同様の形状で設けられている。尚、図１（Ａ）では、便宜上、ゲート電極６及びゲート絶縁膜５の下に位置するｐｎ接合部２２を実線で図示している。
【００１３】
ｎ型ドレイン領域７は、開口部２ａの領域（ｎ型ドリフト領域３）内に、設けられている。ｎ型ドレイン領域７は、ゲート電極６の端から離間して設けられ、従って、ｎ型ドレイン領域７が形成される開口部２ａは、そのようなゲート電極６から離間した領域に設けられる。ｎ型ソース領域８は、ゲート電極６及びゲート絶縁膜５で覆われない、開口部２ｂの一部の領域（ｐ型ボディ領域４）内に、設けられている。また、ｐ型タップ領域９は、開口部２ｃの領域（ｐ型ボディ領域４）内に設けられている。
【００１４】
半導体装置１０のトランジスタ部１１は、ｎ型ドレイン領域７及びｎ型ソース領域８、並びに、ｎ型ドレイン領域７とｎ型ソース領域８の間の領域とその領域上方のゲート絶縁膜５及びゲート電極６を含む。この例のトランジスタ部１１は、いわゆる横型二重拡散型のｎチャネル型ＭＯＳ（Metal Oxide Semiconductor）トランジスタとして機能する。
【００１５】
半導体装置１０では、例えば、ｐ型タップ領域９及びｎ型ソース領域８が負側の電源電圧Ｖｓｓに接続される。そして、ゲート電極６とｎ型ソース領域８の間に、例えば比較的低い正の電圧Ｖｇｓが印加され、ｎ型ドレイン領域７に比較的高い電圧Ｖｄｓが印加される。ゲート電極６に所定値Ｖｔｈ以上の電圧Ｖｇｓを印加することで、ｎ型ソース領域８からｎ型ドレイン領域７に電子が流れるようになる。電子の伝播経路となるｎ型ドリフト領域３を比較的低い不純物濃度としておくことで、ｎ型ドリフト領域３内に空乏層が広がり、ｎ型ドレイン領域７に高電圧が印加できるようになる。
【００１６】
ｎ型ドレイン領域７に印加できる電圧の上限（ドレイン耐圧）には、例えば、ｎ型ドリフト領域３とｐ型ボディ領域４の接合耐圧が影響する。この接合耐圧の値には、空乏層の幅が影響し、空乏層の幅には、ｎ型ドリフト領域３の不純物濃度、及びｐ型ボディ領域４（ｐｎ接合部２２）からｎ型ドレイン領域７までの距離（ドリフト長）Ｄが影響する。即ち、ｎ型ドリフト領域３を低濃度化し、ドリフト長Ｄを長くするほど、ｎ型ドレイン領域７に高電圧を印加できるようになる。但し、このようにｎ型ドリフト領域３を低濃度化し、ドリフト長Ｄを長くした場合には、トランジスタ部１１のオン抵抗Ｒｏｎが増加するため、例えば、そのような点を考慮してドリフト長Ｄ、ｎ型ドリフト領域３の濃度が設定される。
【００１７】
また、半導体装置１０では、ゲート電極６、ｐ型タップ領域９、ｎ型ソース領域８及びｎ型ドレイン領域７のいずれにも高電圧が印加される場合がある。その場合、ｐ型ボディ領域４とｐ型半導体基板１との間のパンチスルーをｎ型ドリフト領域３が抑制する。但し、ｎ型ドリフト領域３が低濃度化するほどパンチスルーは生じ易くなる（パンチスルー耐圧が低下する）ため、例えば、ドレイン耐圧、オン抵抗Ｒｏｎのほか、そのような点も考慮してｎ型ドリフト領域３の濃度が設定される。
【００１８】
尚、ここでは、ｎ型ドレイン領域７及びｎ型ソース領域８を、それぞれ別個の開口部２ａ内及び開口部２ｂ内に設け、ｎ型ドレイン領域７とｎ型ソース領域８の間に素子分離領域２を設ける場合を例示している。これにより、ゲート電極６の端でのゲート絶縁膜５の破壊が抑制される等の効果が得られる。半導体装置１０の動作条件、ドリフト長Ｄ、ｎ型ドリフト領域３の濃度等によっては、必ずしも、このようにｎ型ドレイン領域７とｎ型ソース領域８の間に素子分離領域２を設けることを要しない。その場合、ｎ型ドレイン領域７、ｎ型ソース領域８、並びに、ｎ型ドレイン領域７とｎ型ソース領域８の間のｎ型ドリフト領域３及びｐ型ボディ領域４が表出するような開口部が素子分離領域２に設けられる。その開口部では、ｎ型ドリフト領域３とｐ型ボディ領域４のｐｎ接合部２２に沿ってゲート電極６が設けられ、ｎ型ドリフト領域３内にゲート電極６から離間してｎ型ドレイン領域７が設けられ、ｐ型ボディ領域４内にｎ型ソース領域８が設けられる。
【００１９】
また、ここでは、ｎ型ソース領域８及びｐ型タップ領域９を、それぞれ別個の開口部２ｂ内及び開口部２ｃ内に設ける場合を例示しているが、必ずしも、ｎ型ソース領域８及びｐ型タップ領域９の間に素子分離領域２を設けることは要しない。ｎ型ソース領域８及びｐ型タップ領域９は同じ開口部に形成してもよい。
【００２０】
上記のように、半導体装置１０では、ｎ型ドリフト領域３とｐ型ボディ領域４（側面）とのｐｎ接合部２２の上を覆うように、ゲート電極６が環状に設けられている。半導体装置１０では、そのような位置に環状のゲート電極６を設けることによって、その高耐圧化が図られている。以下、この点について、より詳細に説明する。
【００２１】
そこで、まず比較のため、上記のような環状のゲート電極を有しない半導体装置について説明する。
図２は比較例の半導体装置を示す図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＸ２−Ｘ２断面模式図、（Ｃ）は（Ａ）のＹ２−Ｙ２断面模式図である。尚、図２（Ａ）では、便宜上、素子分離領域２の図示を省略し、また、ゲート電極１１０下のｐｎ接合部２２を実線で図示している。
【００２２】
図２に示すように、半導体装置１００は、環状ではない、島状のゲート電極１１０を有している点で、図１に示した上記半導体装置１０と相違する。ゲート電極１１０は、ｎ型ドレイン領域７とｎ型ソース領域８の間で、開口部２ｂ内のｎ型ドリフト領域３とｐ型ボディ領域４を覆うように、設けられている。半導体装置１００のトランジスタ部１１１は、ｎ型ドレイン領域７及びｎ型ソース領域８、並びに、ｎ型ドレイン領域７とｎ型ソース領域８の間の領域とその領域上方のゲート絶縁膜５及びゲート電極１１０を含む。
【００２３】
ところで、高耐圧トランジスタの特性を決める要素には、前述のようなドレイン耐圧のほか、トランジスタのオン抵抗Ｒｏｎと占有面積Ａを掛け合わせた値（Ｒｏｎ・Ａ）がある。オン抵抗Ｒｏｎは、ドレインに０．１Ｖ程度の小さな電圧を与え、このドレイン電圧を、ゲートをオンしたときにドレインに流れる電流で割った値である。Ｒｏｎ・Ａが小さいほど、トランジスタの特性は良い。このＲｏｎ・Ａは、例えば、ドリフト長Ｄに応じて変化し、ドリフト長Ｄが長いほど、オン抵抗Ｒｏｎは大きくなり、占有面積Ａも大きくなる。即ち、ドリフト長Ｄ、ドレイン耐圧、Ｒｏｎ・Ａの間には、図３に示すような関係が成立し得る。図３に示した関係の場合、ドリフト長Ｄを長くしてドレイン耐圧を高くするとＲｏｎ・Ａが大きくなり、ドリフト長Ｄを短くしてＲｏｎ・Ａを小さくするとドレイン耐圧が低くなる。高耐圧トランジスタの回路設計時には、例えば、このような関係を考慮して、所望の特性が決められる。
【００２４】
図３の関係によれば、図２に示した半導体装置１００の場合にも、ドリフト長Ｄを長くするに従い、ドレイン耐圧が高くなることが予想される。しかし、実際の図２に示したような半導体装置１００の構造では、ドリフト長Ｄが所定長さ以上になると、ドレイン耐圧がドリフト長Ｄに応じて高くならない場合がある。
【００２５】
図４に、ドレイン耐圧のドリフト長依存性をシミュレーションした結果と実測した結果を示す。シミュレーションは、いわゆるＴＣＡＤ（Technology Computer Aided Design）を用い、図５に示す二次元断面構造について行っている。実測は、図２に示したような半導体装置１００を実際に作製して行っている。
【００２６】
図４に示すように、図５の二次元断面構造を用いたシミュレーションは、ドリフト長Ｄを長くするに従い、ドレイン耐圧が高くなることを示している。一方、実際に作製した半導体装置１００を用いた実測では、ドリフト長Ｄが１．５μｍ程度までは、その長さに応じてドレイン耐圧が上昇するが、それより長い場合には、ドレイン耐圧が４０Ｖ程度でほぼ一定の値となっている。このように、実際に作製した半導体装置１００では、ドリフト長Ｄを所定値以上に長くしても、４０Ｖ程度よりも高いドレイン耐圧を得ることができない。これには以下のような理由が考えられる。
【００２７】
図６は比較例の半導体装置におけるブレークダウン時の空乏層の広がりを説明する図である。尚、図６の（Ａ）〜（Ｃ）はそれぞれ、上記の図２の（Ａ）〜（Ｃ）に対応している。また、図６では、空乏層端Ｅを点線で模式的に図示している。
【００２８】
ここで、半導体装置１００のドリフト長Ｄは３．０μｍとし、半導体装置１００への印加条件は、ゲート電極１１０、ｎ型ソース領域８、ｐ型タップ領域９及びｐ型半導体基板１が０Ｖで、ｎ型ドレイン領域７がドレイン耐圧の値としている。３．０μｍのドリフト長Ｄというのは、図４に示したように、シミュレーションでは耐圧が５５Ｖ以上あるが、実測では４０Ｖ程度しか得られていない所の長さである。
【００２９】
ゲート電極１１０が配置されている部分（トランジスタ部１１１）には、図６に示したように、ゲート電極１１０に沿って幅（空乏層幅）Ｗａの空乏層が広がる。これは、ゲート電極１１０が０Ｖに印加されているためである。一方、ゲート電極１１０が配置されていない部分には、図６に示したように、ｎ型ドリフト領域３とｐ型ボディ領域４の濃度で決まってくる幅（空乏層幅）Ｗｂの空乏層が広がる。この図６に示す例では、空乏層幅Ｗａが空乏層幅Ｗｂよりも広くなっている。
【００３０】
ブレークダウンは、空乏層が狭い部分で発生し易い。空乏層が狭い部分の方が、電界が高くなるためである。従って、半導体装置１００では、より狭い空乏層幅Ｗｂの部分でブレークダウンが発生し易い。空乏層幅Ｗｂの部分は、空乏層幅Ｗａの部分（トランジスタ部１１１）とは異なり、耐圧がドリフト長Ｄに依存せず、ｎ型ドリフト領域３とｐ型ボディ領域４の濃度で決まってくる部分である。この空乏層幅Ｗｂの部分の耐圧が４０Ｖ程度であったために、実測の条件では、図４に示したように、ドリフト長Ｄを所定値以上に長くしても、半導体装置１００としての耐圧が４０Ｖ程度で一定となり、それ以上は上昇しなくなると考えられる。
【００３１】
空乏層幅Ｗａの部分（トランジスタ部１１１）の、ｎ型ドリフト領域３側の空乏層端Ｅは、ｎ型ドレイン領域７によって広がりが抑えられるため、ドリフト長Ｄが短く、空乏層幅Ｗａが空乏層幅Ｗｂよりも狭くなる場合がある。この場合、ドレイン耐圧は、ドリフト長Ｄに依存する。図４に示した実測データのうち、ドリフト長Ｄが１．５μｍ未満のときに見られる傾向がこれに該当し、ドレイン耐圧がドリフト長Ｄの増加に伴って上昇している。
【００３２】
図４に示したシミュレーションでドレイン耐圧がドリフト長Ｄに依存したのは、このシミュレーションが図５に示したような二次元断面構造についてのものであるためである。即ち、図６に示したようなトランジスタ部１１１以外の空乏層幅Ｗｂの部分、つまり、ゲート電極１１０が配置されていない領域の、ｎ型ドリフト領域３とｐ型ボディ領域４の間のｐｎ接合部２２が、シミュレーションする構造内に含まれていなかったためである。
【００３３】
このような半導体装置１００に対し、上記の図１に示した半導体装置１０では、ｎ型ドリフト領域３とｐ型ボディ領域４の間のｐｎ接合部２２に沿って、環状のゲート電極６を設けることにより、ドレイン耐圧を向上することが可能になっている。
【００３４】
図７は半導体装置におけるブレークダウン時の空乏層の広がりを説明する図である。半導体装置１０への印加条件は、ゲート電極６、ｎ型ソース領域８、ｐ型タップ領域９及びｐ型半導体基板１を０Ｖ、ｎ型ドレイン領域７をドレイン耐圧の値としている。尚、図７の（Ａ）〜（Ｃ）はそれぞれ、上記の図１の（Ａ）〜（Ｃ）に対応している。また、図７では、空乏層端Ｅを点線で模式的に図示している。
【００３５】
ｐｎ接合部２２に沿って環状のゲート電極６を設けることにより、ｎ型ドレイン領域７とｎ型ソース領域８が対向していない部分に生じる空乏層幅Ｗｂが、上記の半導体装置１００のように、島状のゲート電極１１０を設けていた場合に比べて広くなる。即ち、半導体装置１０では、トランジスタ部１１以外の部分にも、トランジスタ部１１に生じる空乏層の幅Ｗａと同等の幅Ｗｂの空乏層が広がるようになる。これは、そのようなトランジスタ部１１以外の部分にも、０Ｖに印加された環状のゲート電極６が配置され、その電界により、ｎ型ドリフト領域３とｐ型ボディ領域４の濃度で決まる空乏層幅以上に空乏層が広がるためである。
【００３６】
このように半導体装置１０では、環状のゲート電極６を設けることにより、ｐｎ接合部２２の周囲の空乏層を広げ、空乏層幅が部分的に狭くなるのを抑え、ｐｎ接合部２２の周囲でブレークダウンが発生するのを抑えることが可能になる。そのため、上記の半導体装置１００のような構造に比べて、ドレイン耐圧を向上させることが可能になる。
【００３７】
ここで、半導体装置１０のゲート電極６の幅について、更に述べる。
今、図７に示すように、ｎ型ドレイン領域７とｎ型ソース領域８に挟まれた部分のゲート電極６（トランジスタ部１１のゲート電極６）の、外周部６１の幅をＬａ、それ以外の部分での外周部６１の幅（ゲート電極６の辺部の幅）をＬｂとする。
【００３８】
図７には、Ｌａ＝Ｌｂとなるようにゲート電極６を設けた場合を例示している。Ｌａ＝Ｌｂとなるようにゲート電極６を設けた場合には、ｎ型ドレイン領域７とｎ型ソース領域８が対向しているトランジスタ部１１の空乏層幅Ｗａと、トランジスタ部１１以外の部分の空乏層幅Ｗｂとを、同等にすることが可能になる。そのため、ｐｎ接合部２２の周囲で空乏層幅が部分的に狭くなるのを抑えることができ、ブレークダウンの発生を抑えることができる。
【００３９】
また、ゲート電極６は、次の図８に示すように、Ｌａ＜Ｌｂとなるように設けることもできる。
図８は半導体装置の別例を示す図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＸ３−Ｘ３断面模式図、（Ｃ）は（Ａ）のＹ３−Ｙ３断面模式図である。尚、図８には、ブレークダウン時の空乏層の広がりを併せて図示している。半導体装置１０への印加条件は、ゲート電極６、ｎ型ソース領域８、ｐ型タップ領域９及びｐ型半導体基板１を０Ｖ、ｎ型ドレイン領域７をドレイン耐圧の値としている。図８では、空乏層端Ｅを点線で模式的に図示している。また、図８（Ａ）では、便宜上、素子分離領域２の図示を省略し、また、ゲート電極６及びゲート絶縁膜５の下のｐｎ接合部２２を実線で図示している。
【００４０】
図８に示す半導体装置１０ａのように、環状のゲート電極６は、その外周部６１の幅がＬａ＜Ｌｂとなるように設けてもよい。この場合、ｎ型ドレイン領域７とｎ型ソース領域８の間の部分、即ちトランジスタ部１１の空乏層幅Ｗａは、それ以外の部分の空乏層幅Ｗｂよりも狭くなる。そのため、ｐｎ接合部２２の周囲においては、トランジスタ部１１が、それ以外の部分に比べて、より低い電圧でブレークダウンし易くなる。つまり、ゲート電極６を、その外周部６１の幅がＬａ＜Ｌｂとなるように設けていれば、半導体装置１０ａのドレイン耐圧が、そのドリフト長Ｄによって変化するようになり、回路設計時には、ドレイン耐圧を、ドリフト長Ｄを用いて見積もることが可能になる。
【００４１】
尚、ここではゲート電極６の外周部６１の幅をＬａ＝Ｌｂとする場合、及びＬａ＜Ｌｂとする場合について述べたが、Ｌａ＞Ｌｂとなるようにゲート電極６を設けることも可能である。ゲート電極６をＬａ＞Ｌｂとする場合であっても、ゲート電極６を設けなかった場合に比べれば、トランジスタ部１１以外の部分の空乏層幅Ｗｂを広げることができるため、ブレークダウンの発生を抑えることが可能になる。
【００４２】
続いて、上記のようにｐｎ接合部２２の上方に環状のゲート電極６を設けた場合のシミュレーションについて述べる。ここでは、ゲート電極６の外周部６１の幅Ｌａ，Ｌｂが、Ｌａ＜Ｌｂとなる、半導体装置１０ａを例にして述べる。
【００４３】
図９はシミュレーションに用いた二次元断面構造を示す図である。尚、図９にはブレークダウン時の空乏層の広がりを併せて図示している。半導体装置１０ａへの印加条件は、ゲート電極６、ｎ型ソース領域８、ｐ型タップ領域９及びｐ型半導体基板１を０Ｖ、ｎ型ドレイン領域７をドレイン耐圧の値としている。また、図９では、空乏層端Ｅを点線で模式的に図示している。
【００４４】
図９に示す二次元断面構造３０は、上記のように環状のゲート電極６を設けた半導体装置１０ａの断面構造（図８（Ｂ））に対応している。但し、この図９の二次元断面構造３０では、シミュレーション用にダミー電極３１を設けている。これは、次のような理由による。
【００４５】
図８に示したように、半導体装置１０ａでは、ｎ型ドレイン領域７に高電圧が印加されると、ｎ型ドリフト領域３内を広範囲に空乏層が広がる。しかし、図８（Ｂ）に示したような断面構造をそのまま二次元シミュレーションに用いると、ｎ型ドレイン領域７に印加した電圧が、図９に示す左側構造ＳＬのｎ型ドリフト領域３に印加されないということが発生してしまう。そのため、ここでは、図９に示す右側構造ＳＲ及び左側構造ＳＬの二つの構造に分けて、それぞれ二次元シミュレーションを行う。右側構造ＳＲは、トランジスタ部１１を含む構造であり、左側構造ＳＬは、トランジスタ部１１を含まない構造である。この左側構造ＳＬに、ｎ型ドリフト領域３に電圧を印加するため、ゲート電極６の作用によって生じる空乏層の広がりを阻害しないように、ダミー電極３１を設ける。
【００４６】
シミュレーションに用いたサンプルの条件について説明する。後述のように、ｎ型ドリフト領域３は、ｐ型半導体基板１にリン等のｎ型不純物をイオン注入することによって形成される（図１２）。シミュレーションでは、リンを２回注入する場合で、１回目を２ＭｅＶのエネルギーで注入し、２回目を５００ｋｅＶのエネルギーで注入する場合に設定している。ドーズは、２ＭｅＶのエネルギーでは２×１０12ｃｍ-2に設定し、５００ｋｅＶのエネルギーでは１．４×１０12ｃｍ-2，１．７×１０12ｃｍ-2，２．０×１０12ｃｍ-2，２．３×１０12ｃｍ-2と４水準振った条件に設定している。ドリフト長Ｄは３．８μｍに設定している。ゲート電極６の外周部６１の幅Ｌａは２．３μｍ、幅Ｌｂ（ゲート電極６の辺部の幅）は３．０μｍに設定している。これらの条件は、８０Ｖ以上の高いドレイン耐圧を満たすための条件として設定している。
【００４７】
また、ここでは、図９の右側構造ＳＲ及び左側構造ＳＬのシミュレーションのほか、図６に示した構造、即ち、図９の左側構造ＳＬに対応する部分にゲート電極を設けていない構造についても、ダミー電極３１の位置を調整して、シミュレーションを行っている。
【００４８】
図１０にシミュレーション結果を示す。図１０には、図９の右側構造ＳＲ及び左側構造ＳＬ、並びに、ゲート電極を設けていない左側構造（左側構造ＳＬｒｅｆ）についてのシミュレーションで得られた、Ｒｏｎ・Ａ（ｍΩ・ｍｍ2）とドレイン耐圧（Ｖ）の関係を示している。右側構造ＳＲ及び左側構造ＳＬ，ＳＬｒｅｆのいずれにおいても、Ｒｏｎ・Ａが小さいプロットほど、ｎ型ドリフト領域３を形成する際の、５００ｋｅＶのエネルギーでのドーズを大きくしたものである。
【００４９】
図１０に示すように、右側構造ＳＲでは、ドーズを下げるに従ってＲｏｎ・Ａが高くなるが、ドレイン耐圧は高くなり、９１Ｖというドレイン耐圧も得られている。
ゲート電極を設けない左側構造ＳＬｒｅｆでは、図１０に示したように、いずれのドーズ、Ｒｏｎ・Ａでも、右側構造ＳＲよりも低いドレイン耐圧しか得られない。この左側構造ＳＬｒｅｆと、右側構造ＳＲとを組み合わせた構造、即ち、図６等に示した半導体装置１００では、ドレイン耐圧が左側構造ＳＬｒｅｆで決まり、半導体装置１００としては、４０Ｖ〜５０Ｖ程度のドレイン耐圧しか得られない。
【００５０】
一方、環状のゲート電極６を設けた左側構造ＳＬでは、図１０に示したように、いずれのドーズ、Ｒｏｎ・Ａでも、右側構造ＳＲよりも高いドレイン耐圧が得られている。この左側構造ＳＬと、右側構造ＳＲとを組み合わせた構造、即ち、図８に示した半導体装置１０ａでは、ドレイン耐圧が、左側構造ＳＬではなく、トランジスタ部１１を含む右側構造ＳＲで決まることになる。半導体装置１０ａでは、ドリフト長Ｄ、ｎ型ドリフト領域３の濃度の調整により、所望の高いドレイン耐圧を得ることが可能になる。
【００５１】
尚、ここではゲート電極６の外周部６１の幅Ｌａ，ＬｂがＬａ＜Ｌｂとなる半導体装置１０ａのシミュレーションについて述べた。
ゲート電極６の外周部６１の幅Ｌａ，ＬｂがＬａ＝Ｌｂとなる半導体装置１０の場合には、上記の左側構造ＳＬに対応する構造部分が、Ｒｏｎ・Ａに対し、図１０の右側構造ＳＲのドレイン耐圧と同程度のドレイン耐圧を示すようになる。従って、このような半導体装置１０でも、ドリフト長Ｄ、ｎ型ドリフト領域３のドーズの調整により、所望の高いドレイン耐圧を得ることが可能である。
【００５２】
また、ゲート電極６の外周部６１の幅Ｌａ，ＬｂがＬａ＞Ｌｂとなる半導体装置の場合には、上記の左側構造ＳＬに対応する構造部分が、Ｒｏｎ・Ａに対し、図１０の右側構造ＳＲのドレイン耐圧よりは低いドレイン耐圧を示すようになる。しかし、ゲート電極６を設けていることで、図１０の左側構造ＳＬｒｅｆのドレイン耐圧よりは高いドレイン耐圧を示すようになる。従って、このような半導体装置でも、環状のゲート電極６を設けなかった場合に比べて、ドレイン耐圧の向上を図ることが可能である。
【００５３】
次に、以上述べた環状のゲート電極を有する半導体装置の形成方法について説明する。
ここでは、ゲート電極６の外周部６１の幅Ｌａ，ＬｂがＬａ＜Ｌｂとなる半導体装置１０ａ（図８）の形成方法の一例について、図１１〜図１９を参照して説明する。図１１〜図１９には、半導体装置１０ａの各形成工程の要部断面を模式的に示している。尚、図１１〜図１９は、図８（Ｂ）の断面に対応している。以下、各形成工程について順に説明する。
【００５４】
図１１は素子分離領域形成工程の一例を示す図である。
まず、ｐ型Ｓｉ基板等のｐ型半導体基板１上に、ＳＴＩ法を用いて、素子分離領域２を形成する。素子分離領域２の深さは、例えば、ｐ型半導体基板１の表面から、２００ｎｍ〜４００ｎｍの深さとすることができる。
【００５５】
素子分離領域２は、ｐ型半導体基板１の所定の領域が表出するように形成する。例えば、ｎ型ドレイン領域７が形成される領域（開口部）２ａ、ｎ型ソース領域８及びゲート電極６の一部が形成される領域（開口部）２ｂ、及びｐ型タップ領域９が形成される領域（開口部）２ｃがそれぞれ表出するように、素子分離領域２を形成する。
【００５６】
図１２は第１イオン注入工程の一例を示す図である。
素子分離領域２の形成後は、図１２に示すように、開口部２ａ，２ｂ，２ｃが含まれる領域が開口するように、フォトリソグラフィにより、レジストパターン４０を形成する。そして、レジストパターン４０をマスクにして、リン、ヒ素等のｎ型不純物、例えばリンをイオン注入する。その場合、リンは３００ｋｅＶ〜２ＭｅＶのエネルギーで１×１０12ｃｍ-2〜３×１０13ｃｍ-2注入する。この注入は、複数のエネルギーに分けて、複数回行ってもよい。例えば、リンの注入を、２ＭｅＶのエネルギーで１×１０12ｃｍ-2〜５×１０12ｃｍ-2の範囲の注入と、５００ｋｅＶのエネルギーで１×１０13ｃｍ-2〜３×１０13ｃｍ-2の範囲の注入との、２回の処理で行う。
【００５７】
このようにして、図１２に示したように、ｐ型半導体基板１内に、ｎ型不純物の注入領域３ａを形成する。その後、レジストパターン４０は除去する。
図１３は第２イオン注入工程の一例を示す図である。
【００５８】
ｎ型不純物の注入領域３ａの形成後は、図１３に示すように、開口部２ｂの一部、及び開口部２ｃが含まれる領域が開口するように、フォトリソグラフィにより、レジストパターン４１を形成する。そして、レジストパターン４１をマスクにして、ｐ型不純物、例えばボロンをイオン注入する。その場合、ボロンは１５０ｋｅＶ〜５００ｋｅＶのエネルギーで１×１０12ｃｍ-2〜３×１０13ｃｍ-2注入する。この注入は、複数のエネルギーに分けて、複数回行ってもよい。続けて、トランジスタ部１１の閾値電圧Ｖｔｈを調整するために、ボロンを５ｋｅＶ〜３０ｋｅＶのエネルギーで１×１０12ｃｍ-2〜５×１０13ｃｍ-2注入する。
【００５９】
このようにして、図１３に示したように、先に形成したｎ型不純物の注入領域３ａ内に、ｐ型不純物の注入領域４ａを形成する。その後、レジストパターン４１は除去する。
図１４は熱処理工程の一例を示す図である。
【００６０】
ｎ型不純物の注入領域３ａ及びｐ型不純物の注入領域４ａの形成後は、熱処理により、注入したｎ型不純物及びｐ型不純物を活性化すると共に、ｐ型半導体基板１内に拡散させる。熱処理の条件は、例えば、温度１０５０℃、時間３０分程度とすることができる。
【００６１】
この熱処理により、図１４に示すように、ｎ型ドリフト領域３及びｐ型ボディ領域４を形成する。上記のｎ型不純物の注入領域３ａは、この熱処理により、ｎ型ドリフト領域３となり、上記のｐ型不純物の注入領域４ａは、この熱処理により、ｐ型ボディ領域４となる。
【００６２】
図１５はゲート絶縁膜形成工程の一例を示す図である。
ｎ型ドリフト領域３及びｐ型ボディ領域４の形成後は、図１５に示すように、ゲート絶縁膜５を形成する。ゲート絶縁膜５は、例えば、酸化プロセスにより形成することができる。ゲート絶縁膜５の膜厚は、ゲート電極６と、ｎ型ソース領域８及びｐ型ボディ領域４との間に印加される電圧に基づいて設定することができる。例えば、その電圧が５Ｖであるとすれば、ゲート絶縁膜５の膜厚は１０ｎｍとすることができる。
【００６３】
図１６はゲート電極形成工程の一例を示す図である。
ゲート絶縁膜５の形成後は、その上に、ゲート電極材料としてポリシリコンを形成する。例えば、ＣＶＤ（Chemical Vapor Deposition）法により、膜厚２００ｎｍのポリシリコンを形成する。
【００６４】
次いで、形成したポリシリコン、及びその下のゲート絶縁膜５を、フォトリソグラフィとエッチングにより、パターニングする。パターニングは、ポリシリコン及びゲート絶縁膜５が、ｎ型ドリフト領域３とｐ型ボディ領域４のｐｎ接合部２２を覆う所定の幅を有し、ｐｎ接合部２２に沿った環状となるように、行う。これにより、図１６に示すように、環状のゲート電極６、及びその下のゲート絶縁膜５を形成する。尚、この例では、ｐｎ接合部２２より横方向外側の、ゲート電極６の外周部６１の幅Ｌａ，Ｌｂについて、Ｌａ＜Ｌｂとなるように、パターニングを行い、ゲート電極６を形成する。
【００６５】
図１７は第３イオン注入工程の一例を示す図である。
ゲート電極６の形成後は、図１７に示すように、開口部２ａ、及び開口部２ｂの一部（ゲート電極６で覆われていない部分）が含まれる領域が開口するように、フォトリソグラフィにより、レジストパターン４２を形成する。そして、レジストパターン４２、並びに、そのレジストパターン４２から露出するゲート電極６及び素子分離領域２をマスクにして、ｎ型不純物、例えばリンをイオン注入する。その場合、リンは１０ｋｅＶ〜５０ｋｅＶのエネルギーで１×１０13ｃｍ-2〜１×１０14ｃｍ-2程度注入する。
【００６６】
このようにして、図１７に示したように、先に形成したｎ型ドリフト領域３内、及びｐ型ボディ領域４内に、それぞれｎ型ドレイン領域７及びｎ型ソース領域８を形成する。その後、レジストパターン４２は除去する。
【００６７】
図１８は第４イオン注入工程の一例を示す図である。
ｎ型ドレイン領域７及びｎ型ソース領域８の形成後は、図１８に示すように、開口部２ｃが含まれる領域が開口するように、フォトリソグラフィにより、レジストパターン４３を形成する。そして、レジストパターン４３、並びに、そのレジストパターン４３から露出するゲート電極６及び素子分離領域２をマスクにして、ｐ型不純物、例えばボロンをイオン注入する。その場合、ボロンは５ｋｅＶ〜２０ｋｅＶのエネルギーで１×１０13ｃｍ-2〜１×１０14ｃｍ-2程度注入する。
【００６８】
このようにして、図１８に示したように、先に形成したｐ型ボディ領域４内に、ｐ型タップ領域９を形成する。その後、レジストパターン４３は除去する。
以上の工程により、上記のような構成を有する半導体装置１０ａが形成される。
【００６９】
図１９は配線層形成後の状態の一例を示す図である。
ｐ型タップ領域９の形成後は、まず、ゲート電極６の側壁にサイドウォール５０を形成する。サイドウォール５０は、上記のようにしてｐ型タップ領域９の形成まで行ったｐ型半導体基板１上に絶縁膜（単層又は複数層）を形成した後、エッチバックを行うことにより、形成することができる。
【００７０】
サイドウォール５０の形成後、ｎ型ドレイン領域７及びｎ型ソース領域８の表面には、高濃度ｎ型層を形成してもよく、ｐ型タップ領域９の表面には、高濃度ｐ型層を形成してもよい。また、ｎ型ドレイン領域７及びｎ型ソース領域８の表面、又はそれぞれの表面に形成した高濃度ｎ型層の表面には、シリサイド層を形成してもよい。同様に、ｐ型タップ領域９の表面、又はその表面に形成した高濃度ｐ型層の表面にも、シリサイド層を形成してもよい。このようなシリサイド層を形成する場合には、ゲート電極６の表面にも、シリサイド層が形成され得る。
【００７１】
以上述べたような工程の後、ｐ型半導体基板１上に層間絶縁膜５１（単層又は複数層）を形成する。層間絶縁膜５１の形成後は、層間絶縁膜５１を貫通し、ｎ型ドレイン領域７、ｎ型ソース領域８、ｐ型タップ領域９、及びゲート電極６にそれぞれ電気的に接続されるコンタクト電極５２ａ，５２ｂ，５２ｃ，５２ｄを形成する。コンタクト電極５２ａ，５２ｂ，５２ｃ，５２ｄは、それぞれ層間絶縁膜５１にコンタクトホールを形成した後、それらのコンタクトホールにスパッタ法、ＣＶＤ法等を用いて導電材料を埋め込むことで、形成することができる。コンタクト電極５２ａ，５２ｂ，５２ｃ，５２ｄには、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等を用いることができる。また、そのようなメタルの拡散を抑えるバリアメタルとして、チタン（Ｔｉ）、タンタル（Ｔａ）等を用いることができる。
【００７２】
尚、ゲート電極６に接続するコンタクト電極５２ｄは、トランジスタ部１１よりは、それ以外の、素子分離領域２の上方に形成されているゲート電極６の部分に接続することが望ましい。これは、コンタクトホールを形成する際のエッチング工程で、トランジスタ部のゲート電極６とゲート絶縁膜５に、エッチングによるダメージの影響が入らないようにするため、及びコンタクト電極５２ｄに伝播される信号が、トランジスタ部１１の動作に、意図しない影響を及ぼさないようにするためである。
【００７３】
コンタクト電極５２ａ，５２ｂ，５２ｃ，５２ｄの形成後は、それらの上にそれぞれ、メタル配線５３ａ，５３ｂ，５３ｃ，５３ｄを形成する。メタル配線５３ａ，５３ｂ，５３ｃ，５３ｄには、タングステン、アルミニウム、銅等、更に、それらのバリアメタルとしてチタン、タンタル等を用いることができる。
【００７４】
これにより、第１層目の配線層が形成される。第２層目の配線層を形成する場合には、この図１９に示したような構造上に、更に層間絶縁膜を形成する。そして、その層間絶縁膜を貫通してメタル配線５３ａ，５３ｂ，５３ｃ，５３ｄに達するビアを形成し、それらのビアの上にそれぞれメタル配線を形成する。第３層目以降の配線層を形成する場合も、この第２層目の配線層と同様にして形成することが可能である。
【００７５】
また、第１層目のメタル配線５３ａ，５３ｂ，５３ｃ，５３ｄ、及び第２層目以降のビア及びメタル配線は、シングル又はデュアルダマシンプロセスによって形成することも可能である。
【００７６】
以上の工程により、配線層を含む半導体装置１０ａが形成される。
以上説明したように、半導体装置のｎ型ドリフト領域とｐ型ボディ領域のｐｎ接合部上方に、ｐｎ接合部に沿って、環状のゲート電極を設けることにより、半導体装置を高耐圧化することが可能になる。また、ゲート電極の幅（ｐ型半導体基板上でのゲート電極の配置）、ｎ型ドリフト領域の濃度、ドリフト長等を調整することにより、所望の耐圧を確保することが可能になる。上記の半導体装置によれば、その性能を向上させることが可能になる。
【００７７】
以上の説明では、ｎチャネル型ＭＯＳトランジスタを含む半導体装置を例にしたが、ｐ，ｎの導電型を反転させ、ｐチャネル型ＭＯＳトランジスタを含む半導体装置を形成することもできる。このような半導体装置の場合にも、上記同様の効果を得ることが可能である。
【００７８】
尚、半導体基板内に形成するドリフト領域、ボディ領域、ドレイン領域、ソース領域、タップ領域、素子分離領域の開口部、及びゲート電極は、平面形状、断面形状が、必ずしも上記図示の如く矩形であることを要せず、コーナー部が湾曲した形状であってもよい。
【００７９】
また、上記のような半導体装置は、ゲート電極の配置、ｎ型ドリフト領域の濃度、ドリフト長等を調整することで、例えば、ドレイン領域に２０Ｖ〜１００Ｖの電圧が印加可能なように、設計及び製造することができる。また、上記のような半導体装置を含み、その半導体装置がドレイン領域に高電圧を印加する条件で動作される電子装置を提供することが可能になる。
【００８０】
図２０は半導体装置の適用例を示す図である。
図２０には、複数のＬＥＤ（Light Emitting Diode）素子２１１を含むＬＥＤ照明２１０、及びＬＥＤ照明２１０への出力を制御するコントローラ２２０を含む電子機器２００を例示している。ＬＥＤ照明２１０とコントローラ２２０とは、配線２３０で接続されており、コントローラ２２０からの制御信号が、配線２３０を通じてＬＥＤ照明２１０に送られるようになっている。このような電子機器２００のコントローラ２２０に、例えば４２Ｖ定格用に形成された上記のような半導体装置１０，１０ａを含む半導体チップ（半導体装置）２４０が、回路基板２５０に実装されて搭載される。尚、電子機器２００は、ＬＥＤ照明２１０、コントローラ２２０及び配線２３０を、１つの筐体等に収容して一体型とすることも可能である。
【００８１】
上記のような半導体装置は、このようなＬＥＤ照明のコントローラのほか、ＬＥＤバックライトのコントローラ、バッテリーチャージャー、太陽光発電システム、自動車関連製品（ナビゲーションシステム、照明、ボディ制御等）等、各種電子装置に適用可能である。
【符号の説明】
【００８２】
１  ｐ型半導体基板
２  素子分離領域
２ａ，２ｂ，２ｃ  開口部
３  ｎ型ドリフト領域
３ａ  ｎ型不純物の注入領域
４  ｐ型ボディ領域
４ａ  ｐ型不純物の注入領域
５  ゲート絶縁膜
６，１１０  ゲート電極
６１  外周部
６２  内周部
７  ｎ型ドレイン領域
８  ｎ型ソース領域
９  ｐ型タップ領域
１０，１０ａ，１００  半導体装置
１１，１１１  トランジスタ部
２１，２２  ｐｎ接合部
３０  二次元断面構造
３１  ダミー電極
４０，４１，４２，４３  レジストパターン
５０  サイドウォール
５１  層間絶縁膜
５２ａ，５２ｂ，５２ｃ，５２ｄ  コンタクト電極
５３ａ，５３ｂ，５３ｃ，５３ｄ  メタル配線
２００  電子機器
２１０  ＬＥＤ照明
２１１  ＬＥＤ素子
２２０  コントローラ
２３０  配線
２４０  半導体チップ
２５０  回路基板
【図１】
0005585404.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0005585404.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
0005585404.tif 000019
【図１９】
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【図２０】
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