(57)【特許請求の範囲】
【請求項１】
ゲート誘電体材質、前記ゲート誘電体材質上に形成される電極材質及びオフセット側壁スペーサを備えたゲート電極構造に横方向に隣接してトランジスタの能動領域内にキャビティを形成することと、
第１のドーパント濃度を有するドーパント種を備えた第１の歪誘起半導体合金を前記キャビティ内に形成することと、
前記第１のドーパント濃度よりも低い第２のドーパント濃度を有するドーパント種を備えた第２の歪誘起半導体合金を前記キャビティ内の前記第１の歪誘起半導体合金上に形成することと、
前記トランジスタのチャネル領域と接続するドレイン及びソース拡張領域を前記ドーパント種の前記第１及び第２のドーパント濃度に基いて形成するように熱処理を実行することとを備えた方法。
【請求項２】
前記キャビティを介して前記能動領域内へ少なくとも１つの更なるドーパント種を導入することを更に備えた請求項１の方法。
【請求項３】
前記少なくとも１つの更なるドーパント種を導入することは、前記ドーパント種との組み合わせにおいてドレイン及びソース領域を形成するために前記ドーパント種と同一の伝導性タイプを決定するドーパント種を導入することと、
前記ドレイン及びソース領域に対してカウンタドープされる領域を形成するために前記ドーパント種に対してカウンタドープする種を導入することとを備えている請求項２の方法。
【請求項４】
前記少なくとも１つの更なるドーパント種を導入することは、注入プロセスを実行することと、
前記歪誘起半導体合金を形成するのに先立ち結晶性損傷を再結晶化させるように第２の熱処理を実行することとを備えている請求項２の方法。
【請求項５】
前記第２の歪誘起半導体合金を形成することは、緩衝層を形成することと、前記緩衝層の上方に拡張層を形成することとを備えており、前記緩衝層のドーパント濃度は前記拡張層のドーパント濃度よりも低い請求項１の方法。
【請求項６】
前記第２の歪誘起半導体合金を形成することは、緩衝層を形成することと、前記緩衝層の上方に拡張層を形成することとを備えており、前記緩衝層のドーパント濃度は前記拡張層のドーパント濃度よりも高い請求項１の方法。
【請求項７】
前記第１及び第２の歪誘起半導体層の少なくともいずれか一つを形成することは、選択的エピタキシャル成長プロセスを実行することによってゲルマニウム含有材質を形成することを備えている請求項１の方法。
【請求項８】
前記第１及び第２の歪誘起半導体層の少なくともいずれか一つを形成することは、選択的エピタキシャル成長プロセスを実行することによって錫含有材質を形成することを備えている請求項１の方法。
【請求項９】
前記第１及び第２の歪誘起半導体層の少なくともいずれか一つを形成することは、選択的エピタキシャル成長プロセスを実行することによって炭素含有材質を形成することを備えている請求項１の方法。
【請求項１０】
トランジスタのドレイン及びソース領域を形成する方法であって、
ドレイン及びソースドーパント種の第１の部分を前記トランジスタの能動領域内へキャビティを介して注入することと、
前記キャビティの高さ方向に対して高さが増すほど濃度が低くなるような段階的な濃度を有する前記ドレイン及びソースドーパント種の第２の部分を備えた歪誘起半導体合金を前記キャビティ内に形成することと、
少なくとも１つの熱処理を実行して前記ドレイン及びソースドーパント種の前記第１及び第２の部分に基き前記ドレイン及びソース領域の最終的なドーパントプロファイルを形成することとを備えた方法。
【請求項１１】
前記歪誘起半導体合金を形成することは、緩衝層を形成することと、前記緩衝層の上方に拡張層を形成することとを備えており、前記緩衝層のドーパント濃度は前記拡張層のドーパント濃度よりも高い請求項１０の方法。
【請求項１２】
前記歪誘起半導体合金はゲルマニウム及び錫の少なくとも一方を備えている請求項１０の方法。
【請求項１３】
前記歪誘起半導体合金を形成するのに先立ち前記ドレイン及びソースドーパント種に対してカウンタドープする更なるドーパント種を注入することを更に備えた請求項１０の方法。
【請求項１４】
前記ドレイン及びソースドーパント種の前記第１の部分は埋め込み絶縁層まで拡張するように注入される請求項１０の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
概して、本開示は集積回路に関し、更に特定的には、複雑なドーパントプロファイルを有し且つチャネル領域内に歪を生じさせるためのシリコン／ゲルマニウム合金のような歪誘起合金を含むトランジスタに関する。
【背景技術】
【０００２】
集積回路は指定された回路レイアウトに従って多数の回路要素を所与のチップ区域上に備えており、ここでは、電界効果トランジスタのようなトランジスタが、スイッチング要素、電流及び／又は電圧増幅器として用いられる重要なコンポーネントを代表する。トランジスタは、追加的なドーパント材質を伴う実質的に結晶性の半導体領域内又はその上方に形成され、その半導体領域は、特定の基板位置に形成されて「能動(active)」領域として作用する、即ち制御された電流フローを生じさせるための伝導性区域として少なくとも一時的に機能する。概して多くのプロセス技術がこれまでのところ実施されており、マイクロプロセッサ、記憶チップ等のような複雑な回路に対しては、動作速度及び／又は電力消費及び／又は費用効果を考慮した優れた特性により、現在のところＭＯＳ技術が最も有望な手法の１つである。例えばＭＯＳ技術を用いる複雑な集積回路の製造に際しては、数百万のトランジスタ、例えばｎチャネルトランジスタ及び／又はｐチャネルトランジスタが結晶性の半導体層を含む基板上に形成される。トランジスタは、ｎチャネルトランジスタ若しくはｐチャネルトランジスタ又は任意の他のトランジスタアーキテクチャのいずれが考慮されているかにかかわらず、複数の所謂ｐｎ接合を備えており、ｐｎ接合は、高濃度にドープされた領域、例えばドレイン及びソース領域と、高濃度にドープされた領域に隣接して配置されるチャネル領域のような低濃度にドープされた又は非ドープの領域との界面によって形成されている。電界効果トランジスタの場合、チャネル領域の伝導性、即ち伝導性チャネルの駆動電流能力は、チャネル領域の近傍に形成され且つ薄い絶縁層によってチャネル領域から隔てられているゲート電極によって制御される。ゲート電極への適切な制御電圧の印加により伝導性チャネルが形成されている場合、チャネル領域の伝導性はドーパント濃度、電荷キャリアの移動度に依存し、加えてトランジスタ幅方向におけるチャネル領域の所与の拡張に対しては、チャネル長とも称されるソース及びドレイン領域間の距離にも依存する。それ故、チャネル領域の伝導性は、ＭＯＳトランジスタの性能に実質的に影響を与える。従って、チャネル長の縮小化、及びそれに付随するチャネル抵抗の減少は、チャネル長を集積回路の動作速度の向上を達成するための支配的設計基準にしている。
【０００３】
しかし、トランジスタ寸法の継続的な減少は、それに伴い多くの問題を引き起こしており、それらの問題は、トランジスタの寸法を堅実に減少させることによって得られる利益を過度に相殺することのないように対処される必要がある。例えばドレイン及びソース領域においては、ドレイン誘起バリア低下等のような所謂短チャネル効果に対処するために低いシート抵抗及び接触抵抗を所望のチャネル可制御性と共に提供するように、垂直方向及び横方向における高度に洗練されたドーパントプロファイルが要求される。加えて、チャネル長を減少させることはまた、ゲート絶縁層とチャネル領域によって形成される界面に対してドレイン及びソース領域の深さを減少させることを必要とし、それにより洗練された注入技術を要するので、ゲート絶縁層に対するｐｎ接合の垂直方向の位置もまた、漏れ電流制御を考慮すると臨界的設計基準を代表する。
【０００４】
更に、臨界寸法、例えばトランジスタのゲート長の継続的な寸法減少は、上述したプロセスステップに関する高度に複雑なプロセス技術の適合及び場合によってはその新たな開発を必要とするので、例えば所与のチャネル長に対するチャネル領域内での電荷キャリア移動度を高めることによってトランジスタ要素のデバイス性能についてもこれを向上させ、それにより、小型化されたデバイスの将来の技術ノードへの進歩と同等の性能改善を達成するための可能性を提供する一方で、デバイス縮小化に関連する上記のプロセス適合の多くを回避することが提案されてきた。原理上は、チャネル領域内の電荷キャリアの移動度を高めるために、少なくとも２つのメカニズムが組み合わされて又は単独で用いられ得る。第１に、電界効果トランジスタにおいてチャネル領域内のドーパント濃度が低下させられるであろうし、それにより電荷キャリアに対する散乱現象(scattering events)が低減され得ると共にこれに伴い伝導性が増大し得る。しかし、チャネル領域内のドーパント濃度を低下させることは、トランジスタデバイスのスレッショルド電圧に大きく影響するので、所望のスレッショルド電圧を調節するように他のメカニズムが開発されない限り、ドーパント濃度の低減は現在のところそれほど魅力的ではない。第２に、チャネル領域のようなそれぞれの半導体領域内の格子構造が、例えばその内部に引張り又は圧縮歪を生成することによって、拡張され／引き伸ばされる(dilated/stretched)であろうし、これにより、それぞれ電子及びホールに対する修正された移動度が結果としてもたらされ得る。例えば、電界効果トランジスタのチャネル領域内に電流フロー方向に対して単軸性の引張り歪を生じさせることは、電子の移動度を増大させ、次いで伝導性における対応する増大に直接的に形を変えるであろう。一方、チャネル領域内の圧縮歪はホールの移動度を高めることができ、それによりｐ型トランジスタの性能を高める可能性が提供され得る。例えば歪を与えられたシリコンは、高価な半導体材質及び製造技術を必要とすることなしに高速で強力な半導体デバイスの製造を可能にするであろう「新たな」種類の半導体であると考えることができるので、集積回路製造への応力又は歪エンジニアリングの導入は、更なるデバイス世代のための極めて有望な手法である。
【０００５】
このため、対応する歪を結果としてもたらし得る圧縮応力を生じさせるようにｐチャネルトランジスタのドレイン及びソース領域内にシリコン／ゲルマニウム合金を導入することが提案されてきた。
【０００６】
図１ａ及び１ｂを参照して、短チャネル効果を低減することに関してｐチャネルトランジスタの性能を高め、チャネル領域内の電荷キャリア移動度を高め、そしてドレイン／ソース経路の全体的な直列抵抗を低減するための典型的な従来の手法を説明する。
【０００７】
図１ａはシリコンバルク基板のような基板１０１とＳＯＩ（シリコン・オン・絶縁体）基板とを含むｐチャネルトランジスタの断面図を模式的に示しており、即ち埋め込み絶縁層（図示せず）が基板１０１上に形成されているであろう。また、基板１０１の上方には、シリコン層のような半導体層１０２が形成されており、半導体層１０２は、浅い溝分離(shallow trench isolation)等のような分離構造１０３を含むであろう。分離構造１０３は「能動(active)」領域を画定することができ、能動領域内及びその上方には、１つ以上のトランジスタ要素、例えばトランジスタ１００が形成され得る。尚、能動領域は、例えばトランジスタ特性等を獲得するためのデバイス要求に従って全体的な伝導性を調節するように、適切なドーパントプロファイルをその内部に受け入れる又は適切なドーパントプロファイルがその内部に形成された半導体領域として理解されるべきである。図示される製造段階においては、ゲート電極構造１０４が半導体層１０２の上方に形成されているであろうし、ここでは、ゲート電極構造１０４のゲート絶縁層１０４Ａが、多結晶シリコン等のようなゲート電極材質を半導体層１０２のチャネル領域１０５から分離している。また、図示されるように、ゲート電極構造１０４は、その側壁上にスペーサ要素の形態にある二酸化シリコン等のような非電極材質１０４Ｂが形成されたものであるかもしれない。更に、ゲート電極構造１０４は、例えばシリコン窒化物から構成されるであろうスペーサ要素１０７及びキャップ層１０８によって密閉されている。また、ゲート電極構造１０４に横方向に隣接して且つゲート電極構造１０４からオフセットされて、凹部又はキャビティ１０６が半導体層１０２内に形成されており、ここでは、横方向のオフセットは、スペーサ１０４Ｂ及びスペーサ１０７によって実質的に決定される。
【０００８】
図１ａに示されるトランジスタ１００を形成するための典型的な従来のプロセスフローは以下のプロセスを備えているであろう。分離構造１０３を形成した後、半導体層１０２内の適切な垂直方向ドーパントプロファイルが、しかるべく設計された注入プロセスによって規定されるであろう。その後、ゲート電極構造１０４のための材質層、即ちゲート誘電体材質及び電極材質が、ゲート誘電体のための熱的若しくはウエット化学的酸化及び／又は堆積のような適切な技術によって形成されるであろう一方で、しばしば低圧化学的気相堆積（ＬＰＣＶＤ）が、ゲート電極材質としての多結晶シリコンを堆積させるために用いられるであろう。また、反射防止膜（ＡＲＣ）の一部分として作用し得るキャップ層１０８のための材質のような更なる材質層もまた、十分に確立されたプロセスレシピに従って堆積させられ得る。結果として得られる層スタックは次いで、進歩的なフォトリソグラフィ技術及びエッチング技術によってパターニングされるであろうし、それに続いて例えば熱酸化、堆積等によってスペーサ１０４Ｂが形成されるであろう。次いで、必要であれば例えばライナ材質との組み合わせにおいてスペーサ材質が堆積させられるであろうし、これらは次いで十分に確立された異方性エッチング技術によってパターニングされてスペーサ要素１０７を形成することができ、スペーサ要素１０７の幅はキャビティ１０６の横方向のオフセットを実質的に決定し得る。
【０００９】
既に説明したように、チャネル領域１０５内の電流フロー方向の単軸性圧縮歪は、ホールの移動度を著しく高めることができ、それにより、トランジスタ１００がｐチャネルトランジスタを代表している場合にその全体的な性能を高めることができる。所望の圧縮歪をもたらすために、スペーサ要素１０７及びキャップ層１０８をエッチングマスクとして用いて十分に確立されたエッチング技術によってキャビティ１０６を形成することができ、図示される実施形態においては、分離構造１０３もまたエッチングマスクとして作用し得る。他の場合において、キャビティ１０６の横方向の拡張が、分離構造１０３まで完全には延びないように制限されるべきであるときには、追加的なハードマスク層が設けられ得る。基板１０１と半導体層１０２の間に埋め込み絶縁層が位置するであろうＳＯＩ構造が考慮されている場合には、対応するエッチングプロセスの間、層１０２の一定の量のテンプレート材質が維持されるかもしれない。キャビティ１０６は、シリコン／ゲルマニウム合金のような適切な半導体材質で再充填されるであろうし、その適切な半導体材質はシリコンの格子定数よりも大きな固有の格子定数を有しており、その結果、対応するエピタキシャル成長材質を歪状態で形成することができ、それにより、チャネル領域１０５にも応力を及ぼすことができ、従ってその内部にそれぞれの圧縮歪を生じさせることができる。シリコン／ゲルマニウム合金を堆積させるための選択的エピタキシャル成長技術は、当該分野において十分に確立されており、そして材質の顕著な堆積は結晶性シリコン表面に実質的に制限される一方で誘電体材質上の堆積は抑制され得るような様態で、温度、圧力、先駆体ガス及びキャリアガスの流量のような適切に選択されたプロセスパラメータに基いて実行され得る。また、シリコン／ゲルマニウム材質の堆積の間、ドレイン及びソース領域の垂直方向及び横方向のプロファイルの必要な複雑性に応じて、ドレイン及びソース領域に対する所望の基本的ドーピングを得るために、ホウ素のような所望のドーパント種もまた、堆積雰囲気内へ組み込まれるであろう。一般に、高いドーパント濃度をもたらすことによって、ドレイン及びソース領域の減少させられた直列抵抗を達成することができる一方で、高度に縮小化された半導体デバイスに対しては、チャネル領域１０５を超えて生成される対応する電界は、高いドーパント濃度でゲート絶縁層１０４Ａ内へ増大された電荷キャリア注入を結果としてもたらすことがあり、それにより典型的には減少させられたドーパント濃度を必要とするであろうし、またゲート電極構造１０４の近傍ではドレイン及びソース領域の浅いプロファイルを必要とするであろう。
【００１０】
図１ｂは更に進んだ製造段階におけるトランジスタ１００を模式的に示しており、その製造段階においては、上述したようにシリコン／ゲルマニウム合金１０９がキャビティ１０６内に形成されているであろうし、また、ゲート電極構造１０４を露出させるようにスペーサ１０７及びキャップ層１０８は除去されているであろう。スペーサ１０４Ｂもまた除去されているかもしれないし、そして望ましい場合には適切に設計されたオフセットスペーサで置換されているかもしれないことが理解されるべきである。上述したように、トランジスタ寸法、即ち図１ｂにおけるゲート電極構造１０４の水平方向の寸法として理解されるべきトランジスタ１００のゲート長を減少させるに際して、チャネル領域１０５の可制御性は短チャネル効果に起因してますます困難になるであろうし、短チャネル効果は、幾つかの従来の試みにおいては、ハロー(halo)領域とも称されることがあるカウンタドープされた領域１１０を設けることによって部分的には対処されるであろうし、ハロー領域においては、チャネル領域１０５及び、ボディ領域１０２Ａとも称されることがある残りの半導体領域のドーパント濃度は著しく増大され、それにより、浅くドープされたドレイン及びソース領域を設けることによって形成されることになる対応するｐｎ接合での中間勾配(inter gradient)を調節している。典型的には、カウンタードープされた領域、即ちハロー領域１１０は、ゲート電極構造１０４とのある程度の重なりを確立するために、例えば傾斜角を用いてイオン注入によって形成され得る。しかし、トランジスタ寸法を更に縮小化する場合、ドーパント濃度及びこれに伴い注入線量もまた増大させられる必要があるであろうから、それにより、ドーパント誘起電荷キャリア散乱、ドーパント拡散を増大させ、そして関連する高線量注入プロセスに起因してチャネル領域１０５近傍での応力緩和もまた増大させてしまうであろう。また、デバイス性能を制限しないようにドレイン及びソース領域の低減された直列抵抗を得るために、ドレイン及びソース領域におけるドーパント濃度は一般的には減少させられ、ハロー領域１１０を生成するための注入プロセスに対する線量及びエネルギもまた、増大させられる必要がある。これにより今度は、増大された格子損傷及びより大きなドーパント拡散に起因して、シリコン／ゲルマニウム合金内での応力緩和が更に増大するであろう。洗練された注入プロセスの間、ハロー領域１１０の生成に際して所望の大きな線量を得るように、より長い処理時間が必要にあるであろう。従って、シリコン／ゲルマニウム材質１０９は固有の大きなドーパント濃度で設けられ得るのではあるが、にもかかわらず、ハロー領域１１０に基いてゲート電極構造１０４の近傍のｐｎ接合を調節するためには、洗練され且つ長い注入プロセスが必要とされるであろう。
【００１１】
先行する注入プロセスに起因する顕著な歪緩和を理由として、注入誘起損傷を回避するために、後の製造段階で、即ち拡張領域及びハロー領域のためのドーパント種を組み込んだ後で、シリコン／ゲルマニウム合金を組み込むことも提案されてきている。また、この戦略に対応して、深いドレイン及びソース区域のための対応する高いドーパント濃度をもたらすために、シリコン／ゲルマニウム合金は高度にドープされる必要がある。その結果、固有の歪成分は実質的に維持されるであろうし、従って高められた内部歪をシリコン／ゲルマニウム合金からもたらすことができる。しかしその一方で、適度に大きなドーパント勾配が結果として顕著なドーパント拡散をもたらすであろうし、その結果、ドーパント原子が徐々にチャネル領域内に組み込まれ得る場合には、チャネル領域において低下させられた伝導性がもたらされるであろうから、重くドープされるシリコン／ゲルマニウム合金のチャネル領域に対する横方向の距離が必要にあるであろう。例えばＳＯＩデバイスにおける寄生接合容量を低減すべく埋め込み絶縁層に接続するように、重くドープされたドレイン及びソース区域の深さを増大するために、一定の程度のドーパント拡散が望ましい場合、問題が尚一層関連してくる。シリコン／ゲルマニウム材質の大きな内部歪レベル及びチャネル領域への横方向の距離の両方が、チャネル領域内に誘起される全体的な歪成分を実質的に決定するので、注入誘起緩和を低減することによって得られる利益は、その場ドープの(in situ doped)シリコン／ゲルマニウム材質の増大されたオフセットを必要とすることによって相殺され、更にはまた過相殺されてしまうかもしれず、その結果、特に、深いドレイン及びソース領域が特に減損型の(depleted)ＳＯＩトランジスタにおける埋め込み絶縁層まで下方向に延びる必要がある洗練された応用において、その試みはそれほど望ましくないかもしれない。一方、著しいドーパント拡散は、ドレイン及びソースドーパントプロファイル全体の一体化の原因になり得るし、それにより最終的には増大された漏れ電流がもたらされてトランジスタの総合的障害を引き起こすことがあるので、重くその場ドープされたシリコン／ゲルマニウム材質のオフセットの減少は、魅力的な試みを代表しないであろう。
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上述した事情に鑑み、本開示は、高められた歪効率が歪誘起半導体合金に基いて達成され得る一方で、上で特定された１つ以上の問題の影響を回避し又は少なくとも低減することができる方法及びトランジスタデバイスに関連している。
【課題を解決するための手段】
【００１３】
概して本開示は、歪誘起半導体合金を組み込むための選択的エピタキシャル成長プロセスに基いてドレイン及びソース領域内に複雑な垂直方向及び横方向のドーパントプロファイルが確立され得る方法及びトランジスタデバイスに関連しており、歪誘起半導体合金は、特別に設計されたその場の(in situ)ドーパント濃度を伴って設けられてよく、結果として所望のプロファイルをもたらすことができる。この目的のために、その場のドーパント濃度は段階的なドーパントプロファイルとしてもたらされてよく、段階的なドーパントプロファイルにおいては、ドレイン／ソースドーパント種は、エピタキシャル的に成長させられた材質内の異なる高さレベルで異なる濃度で提供されてよく、ここでは、ドーパント拡散の程度は、従って１つ以上の焼鈍プロセスのために適切に選択されたプロセスパラメータとの組み合わせにおけるドーパント種の垂直方向の分布によって決定されてよく、焼鈍プロセスは、概して従来の戦略と比較して顕著に低い温度で実行されてよい。ここに開示される他の側面によると、その場でドープされた半導体合金は、１つ以上の注入ステップと有利に組み合わされてよく、注入ステップは、注入誘起損傷を回避するためにエピタキシャル成長プロセスに先立ち実行されてよい一方で、にもかかわらず、全体的なドーパントプロファイルを設計するに際しての高い柔軟性をもたらすことができる。ここに開示される幾つかの実施形態においては、注入プロセスは対応するキャビティを介して実行されてよく、それにより、特にゲート高さが十分なイオン遮断能力をもたらさないであろう洗練された半導体デバイスにおいて高いプロセス効率をもたらすことができ、その結果、注入種がＳＯＩデバイスの埋め込み絶縁層の近くに位置させられることを可能にする。従って、キャビティを介してドレイン／ソースドーパント種の少なくとも一部分を組み込むことによって、極めて小さい注入エネルギが用いられてよく、それにより、ゲート電極構造を介してチャネル領域内へドレイン／ソースドーパント種を注入してしまう蓋然性を回避し又は少なくとも著しく低減することができる。
【００１４】
従って、従来の技術と比較して、複雑なスペーサ製造ステップ並びにドレイン及びソース領域を形成するためのリソグラフィステップの数が減少され得るので、洗練されたドレイン及びソース領域を設けるための極めて効率的な製造シーケンスが達成され得る。
【００１５】
ここに開示される１つの例示的な方法は、ゲート誘電体材質、ゲート誘電体材質上に形成される電極材質及びオフセット側壁スペーサを備えたゲート電極構造に横方向に隣接してトランジスタの能動領域内にキャビティを形成することを備えている。方法は更に、歪誘起半導体合金をキャビティ内に形成することを備えており、ここでは、歪誘起半導体合金は、キャビティの高さ方向に沿って変化するドーパント濃度を有するドーパント種を備えている。また、方法は、ドレイン及びソース拡張領域をドーパント種の変化するドーパント濃度に基いて形成するように熱処理を実行することとを備えており、ここでは、ドレイン及びソース拡張領域は、トランジスタのチャネル領域と接続する。
【００１６】
ここに開示される更なる例示的な方法は、トランジスタのドレイン及びソース領域を形成することに関連している。方法は、ドレイン及びソースドーパント種の第１の部分をトランジスタの能動領域内へキャビティを介して注入することを備えている。また、方法は、歪誘起半導体合金をキャビティ内に形成することを備えており、ここでは、歪誘起半導体合金は、キャビティの高さ方向に対して段階的な濃度を有するドレイン及びソースドーパント種の第２の部分を備えている。最後に方法は、少なくとも１つの熱処理を実行してドレイン及びソースドーパント種の第１及び第２の部分に基きドレイン及びソース領域の最終的なドーパントプロファイルを形成することを備えている。
【００１７】
ここに開示される１つの例示的なトランジスタデバイスは、チャネル領域の上方に形成されるゲート電極構造と、チャネル領域に横方向に隣接して能動半導体領域内に形成されるドレイン及びソース領域とを備えている。更に、トランジスタデバイスは、ドレイン及びソース領域内に形成される歪誘起半導体合金を備えており、ここでは、歪誘起半導体合金は、ドレイン及びソース領域の高さ方向に沿って段階的なドーパント濃度を有している。
【図面の簡単な説明】
【００１８】
本開示の更なる実施形態は、添付の特許請求の範囲において画定されており、また添付の図面を参照したときに以下の詳細な説明と共に更に明らかになろう。
【００１９】
【図１ａ】図１ａは従来の戦略に従いその場ドーピングを伴ってエピタキシャル的に成長させられた半導体合金及び後続の注入されたハロー領域に基いてドレイン及びソース領域を形成する種々の製造段階の間におけるトランジスタの模式的な断面図（その１）である。
【図１ｂ】図１ｂは従来の戦略に従いその場ドーピングを伴ってエピタキシャル的に成長させられた半導体合金及び後続の注入されたハロー領域に基いてドレイン及びソース領域を形成する種々の製造段階の間におけるトランジスタの模式的な断面図（その２）である。
【図２ａ】図２ａは例示的な実施形態に従い歪誘起半導体合金の段階的なその場ドーピングに基き洗練されたドレイン及びソースドーパントプロファイルを得ることができる種々の製造段階の間におけるトランジスタデバイスの模式的な断面図（その１）である。
【図２ｂ】図２ｂは例示的な実施形態に従い歪誘起半導体合金の段階的なその場ドーピングに基き洗練されたドレイン及びソースドーパントプロファイルを得ることができる種々の製造段階の間におけるトランジスタデバイスの模式的な断面図（その２）である。
【図２ｃ】図２ｃは例示的な実施形態に従い歪誘起半導体合金の段階的なその場ドーピングに基き洗練されたドレイン及びソースドーパントプロファイルを得ることができる種々の製造段階の間におけるトランジスタデバイスの模式的な断面図（その３）である。
【図２ｄ】図２ｄは例示的な実施形態に従い歪誘起半導体合金の段階的なその場ドーピングに基き洗練されたドレイン及びソースドーパントプロファイルを得ることができる種々の製造段階の間におけるトランジスタデバイスの模式的な断面図（その４）である。
【図２ｅ】図２ｅは例示的な実施形態に従い歪誘起半導体合金の段階的なその場ドーピングに基き洗練されたドレイン及びソースドーパントプロファイルを得ることができる種々の製造段階の間におけるトランジスタデバイスの模式的な断面図（その５）である。
【図２ｆ】図２ｆは例示的な実施形態に従い歪誘起半導体合金の段階的なその場ドーピングに基き洗練されたドレイン及びソースドーパントプロファイルを得ることができる種々の製造段階の間におけるトランジスタデバイスの模式的な断面図（その６）である。
【図２ｇ】図２ｇは例示的な実施形態に従い歪誘起半導体合金の段階的なその場ドーピングに基き洗練されたドレイン及びソースドーパントプロファイルを得ることができる種々の製造段階の間におけるトランジスタデバイスの模式的な断面図（その７）である。
【図２ｈ】図２ｈは例示的な実施形態に従い歪誘起半導体合金の段階的なその場ドーピングに基き洗練されたドレイン及びソースドーパントプロファイルを得ることができる種々の製造段階の間におけるトランジスタデバイスの模式的な断面図（その８）である。
【発明を実施するための形態】
【００２０】
以下の詳細な説明と共に図面に示される実施形態を参照して本開示が説明されるが、以下の詳細な説明及び図面は本開示を特定の例示的に開示されている実施形態に限定することを意図するものではなく、むしろ説明されている例示的な実施形態は単に本開示の種々の側面を例証しているにすぎず、本開示の範囲は添付の特許請求の範囲によって画定されていることが理解されるべきである。
【００２１】
概して本開示は、製造技術の増大された複雑性の問題に対処し、本開示においては、注入プロセスとの組み合わせにおける選択的エピタキシャル成長技術に基いて洗練されたドレイン及びソースドーパントプロファイルが完成され得る。全体的なプロセス複雑性の顕著な低減は、歪誘起半導体合金内に段階的なその場の(in situ)ドーパント濃度をもたらすことによって、ここに開示される原理に従って達成することができ、歪誘起半導体合金は、従って、トランジスタのチャネル領域に近接して位置させることができる。また、より低い温度で実行され得る適切に設計された焼鈍プロセスとの組み合わせにおいて、歪誘起半導体合金内の段階的なドーパントプロファイルは、ドレイン及びソース領域の所望の横方向及び垂直方向のプロファイルを結果としてもたらすことができ、ここに開示される幾つかの実施形態では、加えて、ドレイン及びソース領域の深さは、歪誘起半導体合金を実際に成長させるのに先立ちドレイン及びソースドーパント種を組み込むための注入プロセス又は任意の他のプロセスに基いて個別に調節することができる。この目的のために、１つの例示的な実施形態においては、深いドレイン及びソース区域のためのドレイン及びソースドーパント種は、対応するキャビティを介して組み込むことができ、その結果、過度に大きな注入エネルギを要することなしに、能動領域内の任意の所望の深さに、例えば埋め込み絶縁層との界面に、ドーパント種を位置させることができる。その結果、周辺容量(fringing capacitance)の低減により、又はゲート電極構造に起因するそれほど臨界的でなない表面トポグラフィにより、減少させられたゲート高さが必要であろう場合であっても、対応する注入プロセスの間、チャネル領域の完全性及び敏感なゲート誘電体材質の完全性を保つことができる。更に他の例示的な実施形態においては、他の種が組み込まれてよく、他の種は、例えばドレイン及びソース領域の浅い区域にエネルギトラップを画定するための種を配置することによって、トランジスタの全体的な電子的特性を調節するために用いられ得る、ハロー領域を形成するためのカウンタドーピング種又は任意の他の種類の材質種であり、これらはまた、歪誘起半導体合金を堆積させるのに先立ちキャビティを介して実行される注入技術によって達成され得る。その結果、全体的なドーパントプロファイルは、複雑なスペーサ構造を必要とすることなしに単一構造のゲート電極構造に基いて規定することができ、それにより全体的な製造フローの複雑さの低減に寄与することができる。また、幾つかの例示的な実施形態では、深いドレイン及びソース領域の他にハロー領域及び任意の他の追加的な注入種は、同一のリソグラフィマスクに基いて組み込むことができるので、従来の戦略と比較してマスキングステップの数を減少させることができ、それによってもまた、製造フローの減少及びそれに伴いコスト効率的な製造フローに寄与することができる。更に、ドレイン及びソース領域のドーパントプロファイルを規定するために洗練されたスペーサ技術は必要とされないであろうから、金属シリサイド領域を形成するために用いられ得る任意の追加的なスペーサ要素は、多くの従来の試みにおいてはそうであろうような��深いドレイン及びソース領域を画定するための注入マスクを設けることにも関する妥協を何ら必要とせずに、シリサイド化プロセスの性能を高めることに関して特定的に調節され得る。臨界寸法が５０ｎｍ以下のトランジスタ要素が設けられる場合、前述したように、歪誘起半導体合金のような性能向上メカニズムが典型的には必要とされるであろう一方で、同時に、チャネル可制御性等を考慮すると、洗練されたドレイン及びソースプロファイルが必要であろうから、ここに開示される原理は、臨界寸法が５０ｎｍ以下のトランジスタ要素が設けられるであろう洗練された半導体デバイスに関連して高度に有益であろう。ここに開示される幾つかの例示的な実施形態においては、洗練された製造フロー並びに結果としてのドレイン及びソースプロファイルは、進歩的なゲート構造が高ｋ誘電体材質を含むという理由でこれとの組み合わせにおいて適用されてよく、高ｋ誘電体材質は、金属含有電極材質との組み合わせにおける１０以上の誘電定数を有する誘電体材質として理解されてよい。この場合にもまた、繊細な高ｋ誘電体材質内に欠陥を生じさせる蓋然性を低減し得る例えば低下させられた温度の焼鈍技術を用いることによって顕著な利点を得ることができ、ここでは、加えて、能動領域内にエッチングされることになるキャビティのオフセットを規定するために用いられるオフセットスペーサ要素は、追加的なスペーサ要素を必要とすることなしに、繊細な高ｋ材質の高められた完全性をもたらすことができる。
【００２２】
図２ａ〜２ｈを参照して更なる例示的な実施形態をより詳細に以下に説明し、必要である場合には図１ａ及び１ｂも参照する。
【００２３】
図２ａは半導体デバイス２００の断面図を模式的に示しており、半導体デバイス２００は、段階的なその場(in situ)ドーパントプロファイルをもたらすように選択的エピタキシャル成長技術によってドレイン及びソース区域内に半導体合金を受け入れ得るｐチャネルトランジスタのようなトランジスタの形態で設けられてよい。デバイス２００は基板２０１を備えていてよく、基板２０１の上方にはシリコンベースの層のような半導体層２０２が形成されていてよく、半導体層２０２は、その内部に場合によってはゲルマニウム、炭素、フッ素、等のような他の材質と組み合わせられる顕著な量のシリコンが組み込まれた材質層として理解されてよい。また、図示される実施形態においては、埋め込み絶縁層２０１Ａが基板２０１と半導体層２０２の間に設けられることによりＳＯＩアーキテクチャが形成されていてよく、ＳＯＩアーキテクチャは、前述したように、例えば接合容量の低減に関して有利であり得る。他の例示的な実施形態（図２ａには図示せず）においては、例えば図１ａ及び１ｂのトランジスタ１００を参照して説明したように、埋め込み絶縁層２０１Ａは省略されてよい。更に、デバイス２００はゲート電極構造２０４を備えていてよく、ゲート電極構造２０４は、多結晶シリコン、金属含有材質、等のような任意の適切な伝導性材質の形態にあるゲート電極材質２０４Ｃを含んでいてよい。例えば洗練された半導体デバイスにおいては、高められた伝導性が要求されることがあり、このことは、早い製造段階で金属含有材質を場合によっては多結晶シリコンのような他の材質との組み合わせにおいて設けることによって達成され得る。例えば、チタン窒化物のような対応する金属含有電極材質が、場合によっては追加的な種と組み合わされて、ゲート絶縁層２０４Ａ上に形成されるように材質２０４Ｃ内に設けられてよく、ゲート絶縁層２０４Ａは、二酸化シリコン、シリコンオキシ窒化物、シリコン窒化物、等のような任意の適切な誘電体材質の形態で設けられてよく、ここでは、厚みは、前述したようにゲート電極構造２０４の長さに適合させられる必要があるであろう。幾つかの場合には、ゲート絶縁層２０４Ａにおいては、高ｋ誘電体材質が層２０４Ａ内に含まれていてよく、それにより、従来の誘電体材質と比較して低減された漏れ電流でのチャネル領域２０５の高められた可制御性をもたらすことができる。例えば、ゲート絶縁層２０４Ａは、ハフニウム酸化物、ハフニウムジルコニウム酸化物、等のような材質を備えていてよい一方で、加えて金属含有材質が層２０４Ａ上に形成されてよく、それにより、多結晶シリコン材質に基いて形成されるゲート電極においてしばしば観察されるであろうような枯渇領域(depletion zone)の生成を実質的に回避することができる。このような応用においては、既に論じられたように、追加的な性能向上メカニズムとの組み合わせにおいて洗練されたドレイン及びソースプロファイルが必要とされるであろうから、図示される実施形態においては、ゲート長、即ち２０４Ｌで表される電極材質２０４Ｃの長さは、概ね５０ｎｍ以下であってよい。また、図示される実施形態においては、ゲート電極構造２０４は、シリコン窒化物等のような任意の適切な材質から構��され得るオフセットスペーサ要素２０４Ｂを備えていてよく、ここでは、スペーサ２０４Ｂの幅は、半導体層２０２内、即ちデバイス２００の対応する能動領域２０２Ａ内でゲート電極構造２０４に横方向で隣接して形成されることになるキャビティの横方向のオフセットを実質的に決定してよい。このように、スペーサ要素２０４Ｂは、キャップ層２０４Ｄとの組み合わせにおいて、電極材質２０４Ｃ及びゲート絶縁層２０４Ａの一体性を保つことができる。例えば、高ｋ誘電体材質は、複数のウエット化学的エッチングプロセス、例えば汚染等を除去するために必要になるであろうフッ酸等を含むプロセスの間に明白な敏感さを呈することがある。従って、スペーサ要素２０４Ｂは、ゲート絶縁層２０４Ａを密閉することができ、加えて能動領域２０２Ａ内に対応するキャビティを形成するための後続の処理の間に高いエッチング抵抗性をもたらすことができる。また、シリコン窒化物等から構成され得るキャップ層２０４Ｄは、後続の処理の間にエッチングマスク及び成長マスクとして作用することができる。
【００２４】
デバイス２００の任意の製造技術及び特性に関しては、デバイス１００を参照して与えられている対応する説明も参照することができ、ここでは、キャップ材質２０４Ｄ及びオフセットスペーサ２０４Ｂは、更なるプロセス要求に適合するように材質組成及び厚みについて適切に選択されてよいことが理解されるべきである。例えば、キャップ層１０８（図１ａ参照）を参照して既に論じられたように、キャップ材質２０４Ｄは、ゲート電極材質２０４Ｃの少なくとも一部分と一緒にパターニングされてよく、この場合、パターニングシーケンスは電極材質２０４Ｃの組成に依存し得る。例えば、洗練されたゲート電極構造が考慮されている場合、適切な金属種が例えば多結晶シリコン材質と組み合わされて堆積させられてよい。同様に、ゲート絶縁層２０４Ａは任意の適切な製造技術に基いて設けられてよい。その後、スペーサ材質が、例えば熱的に活性化されたＣＶＤ技術によって、高密度な材質及び十分に制御された厚みを得るように堆積させられてよい。その後、スペーサ層は十分に確立された異方性エッチング技術に基いてパターニングされてよく、それにより、更なる処理に適した必要なエッチング抵抗性及び幅を有するスペーサ２０４Ｂを得ることができる。例えば、スペーサ２０４Ｂは、領域２０２Ａ内に形成されることになるキャビティの所望のオフセットに応じて、概ね１ナノメートル乃至数ナノメートルの幅を有していてよい。
【００２５】
図２ｂはエッチング環境２１１に曝されるときの半導体デバイス２００を模式的に示しており、エッチング環境２１１は、ゲート電極構造２０４及び分離構造２０３に対して領域２０２Ａの材質を選択的に除去するために、例えばフッ素、塩素、等に基くエッチング薬品を用いるプラズマ支援環境に基いて確立されてよいが、対応するエッチング抵抗性は、キャップ層２０４Ｄ及びスペーサ２０４Ｂと比較してそれほど明白でなくてよい。エッチングプロセス２１１の間、キャビティ２０６が電極材質２０４Ｃに対する横方向のオフセットを伴って形成されてよく、オフセットは、スペーサ２０４Ｂ及びプロセス２１１のエッチングパラメータによって実質的に決定される。
【００２６】
図２ｃはキャビティ２０６に基いて領域２０２Ａ内へ１つ以上のドーパント種を導入するための１つの実施形態に従うイオン注入シーケンス２１２の間におけるデバイス２００を模式的に示している。１つの例示的な実施形態では、注入プロセス２１２は、ドレイン及びソースドーパント種の一部分を導入するための注入ステップを備えていてよく、２１４Ｄで表され得るその部分は深いドレイン及びソース領域に対応していてよく、最終的に望ましいプロファイルは、必要であれば一定の程度のドーパント拡散を生じさせる１つ以上の更なる熱処理に基いて確立されてよい。図示されるように、深いドレイン及びソース種２１４Ｄを組み込むための実際の進入(penetration)深さは、キャビティ２０６の存在により著しく減少させられ得るであろうし、その結果、適度に小さい注入エネルギが印加されるであろう一方で、にもかかわらず、目標深さまで、例えば少なくとも埋め込み絶縁層２０１Ａまで拡張するように種２１４Ｄを注ぐことができる。適度に小さい注入エネルギの結果、ゲート電極構造２０４のイオン遮断能力は確実にチャネル領域２０５の完全性をもたらすことができ、従って、概して減少させられたゲート高さが用いられてよく、ゲート高さの減少は、ゲート電極２０４の低減された周辺容量(fringing capacitance)を考慮しまたそれほど明白でない表面トポグラフィ(topography)を考慮すると有利であろう。更に、注入シーケンス２１２は、カウンタドープされた領域、即ちハロー領域２１０を画定するように、ドーパント種、例えばカウンタドーピング種を組み込むための１つ以上の追加的な注入ステップを備えていてよく、このことは適切な傾斜角に基いて達成することができ、ここでは、全体的なデバイス要求に応じてハロー領域２１０の対称又は非対称の構造が適用され得る。図示されるように、この場合にもまた適度に小さい進入深さが要求されるであろうし、従って対応する低減された注入エネルギが用いられてよい。幾つかの例示的な実施形態では、注入シーケンス２１２はまた、アモルファス化注入を備えていてもよく、アモルファス化注入は、ハロー領域２１０に対するカウンタドーピング種の組み込みの間の対応するチャネリング効果が不適切であると考えられるであろう場合には、傾斜注入プロセスとして実行されてよい。従ってこの場合には、特定の部分がアモルファス化されてよく、それによりハロー領域２１０を画定するためのドーパント進入の均一性を高めることができる。キャビティ２０６の底部での材質の顕著なアモルファス化は、適切な傾斜角を用いることによって回避し得ることが理解されるべきである。更に、注入シーケンス２１２は１つ以上の追加的な注入ステップを備えていてよく、追加的な注入ステップにおいては、デバイス２００の全体的な電子的特性に応じて浅い注入領域２１３を画定するために、フッ素、炭素等の任意の他の適切な種が導入されてよい。このように、深いドレイン及びソース種２１４Ｄ、ハロー領域２１０、任意の更なる浅い注入種に関するプロセスや、場合によっては対応するアモルファス化プロセスが、注入マスクの交換あるいは追加的なスペーサ要素を必要とすることなしに実行され得るので、全体的に強化された製造及びこれに伴いコスト効率���なプロセス技術に寄与することができる。
【００２７】
図２ｄは後続の選択的エピタキシャル成長プロセスの間に２１４Ｓで示される注入誘起損傷が不適切であると考えられるであろう場合に熱処理２１５が適用され得る幾つかの例示的な実施形態に従う半導体デバイス２００を模式的に示している。他の場合には、先行するアモルファス化は再結晶化されてよく、それによりドーパント種をある程度まで活性化することもできる。熱処理２１５は、レーザ焼鈍、フラッシュライト焼鈍、等のような十分に確立された技術を用いて任意の適切なプロセスパラメータに基いて実行され得ることが理解されるべきである。例えば、必要に応じて、顕著なドーパント拡散を誘発することなく再結晶化が生じ得る適切なプロセスパラメータが選択されてよい。他の場合において、対応する注入誘起損傷が関係すると考えられるときには、熱処理２１５はこの製造段階では省略されてよい。注入シーケンス２１２の後、又は熱処理２１５の後、デバイス２００は後続の選択的エピタキシャル成長プロセスのために準備されてよい。この目的のために、任意の適切なウエット化学的洗浄プロセスが実行されてよく、ここでは、ゲート絶縁層２０４Ａが敏感な高ｋ誘電体材質からなる場合に、スペーサ２０４Ｂはゲート絶縁層２０４Ａの完全性を保つことができる。
【００２８】
図２ｅは選択的エピタキシャル成長プロセス２１６Ａの間における半導体デバイス２００を模式的に示しており、プロセス２１６Ａの間、歪誘起半導体材質２０９Ａがキャビティ２０６内に形成されてよい。プロセス２１６Ａの間、その場でドープされる材質(in situ doped material)としての材質２０９Ａを形成するために、ｎ型種又はｐ型種のような適切なドーパント種が堆積環境内へ組み込まれてよい。この目的のために、前述したように十分に確立された堆積レシピが用いられてよい。例えば、デバイス２００が圧縮歪成分を必要とする場合には、材質２０９Ａはシリコン／ゲルマニウム合金を代表してよい。他の場合には、シリコン／ゲルマニウム／錫合金が堆積させられてよい一方で、更に他の場合には、所望の圧縮歪成分を得るためにシリコン／錫混合物が形成されてよい。他の例示的な実施形態において、トランジスタ２００が引張り歪成分を必要とするであろうときには、材質２０９Ａはシリコン／炭素合金の形態で設けられてよい。従って、全体的な歪成分に大きな影響を与えるであろう適切な材質組成を選択することによって、そして更に、適切なドーパント濃度を選択することによって、高度な柔軟性を得ることができる。例えば、層２０９Ａの濃度は、先行する深いドレイン及びソース種２１４Ｄとの組み合わせにおいて所望の全体的なドーパント濃度を確立するように、適度に高く選択されてよい。それに続く段階において、あるいは別個のステップにおいて、２１６Ｂで示されるように、更なる材質層２０９Ｂが堆積させられてよく、ここでは、少なくともドーパント濃度は、層２０９Ａにおける濃度と比較して異なっていてよい。例えば、層２０９Ｂが「緩衝(buffer)」層として作用し得るように、低下させられたドーパント濃度２０９がもたらされてよい。他の場合には、材質２０９Ａは、所望の最終的なドレイン及びソースプロファイルに応じて、層２０９Ｂと比較して低下させられたドーパント濃度で設けられてよい。このように、ドーパント濃度は、堆積段階又は堆積ステップ２１６Ａ，２１６Ｂの異なるプロセスパラメータによって、高さ方向２０６Ｈに沿って変化し得る。方向２０６Ｈに沿った１ｎｍ以下以内におけるドーパント濃度の対応する変化は対応するプロセスパラメータに依存することが理解されるべきである。この場合、多かれ少なかれドーパント濃度の階段状の変化が得られる一方で、他の場合には、それほど明白ではない推移が生じてよいが、にもかかわらず、濃度の対応する変化は層２０９Ａ，２０９Ｂ内で方向２０６Ｈに沿って確実に検出され得る。ドーパント濃度の対応する変化は、段階的な(graded)ドーパント濃度とも称されてよいことが理解されるべきである。
【００２９】
図２ｆは更なる選択的注入プロセス又は段階の間における半導体デバイス２００を模式的に示しており、そのプロセス又は段階においては、後の製造段階において実行されることになる１つ以上の熱処理との組み合わせにおいてドレイン及びソース拡張領域をもたらすために最終的な層、即ち拡張層２０９Ｃが適切なその場の濃度で設けられてよい。その場ドーピングに加えて、適切であると考えられる場合には、材質組成が層２０９Ｂ，２０９Ａについて修正されてもよいことが理解されるべきである。その結果、２つ以上の堆積プロセス２１６Ａ，２１６Ｂ，２１６Ｃに基いて、歪誘起半導体材質の任意の適切な数のエピタキシャル成長層を形成することができ、ここでは、これらの層の少なくとも幾つかにおいて、複雑なドレイン及びソースドーパントプロファイルを任意の後続の熱処理との組み合わせで形成するための要求に適合するように、異なるその場ドーピングが提供されてよい。従って、２層の歪誘起半導体材質又は３層以上が設けられてよい一方で、他の場合には、その場ドーパント濃度の多かれ少なかれ連続的な変化が適用されてよいことが理解されるべきである。このように、従来の試みとは対照的に、その間に最終的なドーパントプロファイルが決定されるであろう後続の熱処理のための適切な開始条件をもたらすために、高さ方向２０６Ｈに沿った顕著な非一定のその場の濃度が用いられてよい。
【００３０】
図２ｇは例えばレーザ焼鈍プロセス、フラッシュライト焼鈍プロセス等の形態にある熱処理２１７にさらされているときの半導体デバイス２００を模式的に示しており、熱処理２１７においては、ドレイン及びソースドーパント種２１４Ｄ並びに層２０９Ａ，２０９Ｂ，２０９Ｃ内に組み込まれている種々のソースドーパント種に基いてドレイン及びソース領域２１４を確立するために所望の程度のドーパント拡散を得るように、適切なプロセスパラメータが適用されてよい。拡散挙動は対応するハロー又はカウンタドープ領域を形成している先行して注入された種２１０にも依存し得るので、プロセス２１７の間にドレイン及びソース領域２１４のための対応する最終的なドーパントプロファイルが得られるであろうことが理解されるべきである。例えば、それぞれの拡張領域２０９Ｅが層２０９Ｃに基いて得られてよく、層２０９Ｃは、チャネル領域２０５の過度の侵食(penetration)を回避するように適切なドーパント濃度を備えていてよい。また、層２０９Ｂ内のその場ドーピングレベルを対応して調節することによって、適切な横方向形状を得ることができ、層２０９Ｂは緩衝層として作用し得る一方で、層２０９Ａは種２１４Ｄと組み合わせられて深いドレインソース区域をもたらすことができる。全体的なプロセス及びデバイス要求に応じて、歪誘起半導体合金２０９Ａ，２０９Ｂ，２０９Ｃを設けた後の任意の適切な製造段階で１つ以上の追加的な熱処理が実行され得ることが理解されるべきである。更に、注入誘起損傷の明白な再結晶化は必要とされないであろうから、熱処理２１７は一般的には低いプロセス温度で実行されてよい。このように、材質２０９Ａ，２０９Ｂ，２０９Ｃは実質的に無損傷で設けることができるので、チャネル領域２０５内への高い歪移転効率を得ることができ、ここでは、スペーサ要素２０４Ｂによって規定される所望の減少させられたオフセットもまた、高い歪誘起効率に寄与し得る。その結果、従来の戦略において典型的には必要であろうような複雑なスペーサ構造及び複数のマスキングステップを要することのない製造シーケンスに基いて、ドレイン及びソース領域２１４を設けることができる。
【００３１】
焼鈍プロセス２１７に先立ち又はその後に、例えば十分に確立されたウエット化学的エッチングレシピ等に基いて、マスク層２０４Ｄとの組み合わせにおけるオフセットスペーサ２０４Ｂが除去されてよいことが理解されるべきである。その後、例えばスペーサ要素を形成すること及び必要に応じてシリサイド化プロセスを実行することによって、更なる処理が継続されてよい。このように、先行するプロセスシーケンスの間、スペーサ２０４Ｂはゲート絶縁層２０４Ａ及びゲート電極材質２０４Ｃの完全性を確実に保つことができ、そして希釈されたフッ酸のような臨界的なウエット化学的エッチングレシピに曝されることが回避され得る製造段階では、スペーサ２０４Ｂは除去されてよい。
【００３２】
図２ｈはスペーサ構造２１８を伴うデバイス２００を模式的に示しており、スペーサ構造２１８は、チャネル領域２０５に対する金属シリサイド領域２１９のオフセット２１９Ｄを調節するように適切な幅を有していてよい。スペーサ構造２１８は、場合によってはエッチング停止材質としての二酸化シリコン等と組み合わせられるシリコン窒化物のような任意の適切な材質から構成され得る。更に、多結晶シリコン材質から構成される場合における電極材質２０４Ｃ内には、金属シリサイド領域２０４Ｓが形成されてよい。他の場合には、例えば高伝導性金属によって電極材質２０４Ｃの少なくとも一部を置換することによって、材質２０４Ｓは後の製造段階において除去されてよい。スペーサ構造２１８は、例えばシリサイド化プロセスの間に生じ得るチャネル領域２０５に向けたドーパントの過度の「移転(transfer)」を回避することによって、高められたトランジスタ性能をもたらすためにオフセット２１９Ｄを得るように選択された目標幅に基いて設けられてよいことが理解されるべきである。従って、スペーサ構造２１８の特性は、シリサイド化プロセスのプロセスパラメータ及び用いられる対応する材質、例えばニッケル、白金、コバルト等に適合させられてよく、それによってもまた全体的なトランジスタ性能の向上に寄与することができる。例えば完成されたトランジスタ構造の上方に堆積させられるであろう任意の誘電体材質の応力移転を強化することを考慮して、スペーサ構造２１８は、必要に応じて、金属シリサイド領域２１９を形成した後に除去されてよく、それにより、増大された量の高度に応力を与えられた誘電体材質をチャネル領域２０５にごく接近して堆積させることが可能になる。
【００３３】
結果として、トランジスタ２００は歪誘起材質２０９Ａ，２０９Ｂ，２０９Ｃを優れた結晶状態で備えることができ、それにより、歪誘起合金の材質組成に応じて、圧縮成分又は引張り成分のような高い歪成分２０５Ｃ又は２０５Ｔを誘起することができる。また、材質２０９Ａ，…，２０９Ｃ内の段階的なその場ドーパント濃度は、ドレイン及びソース領域２１４の所望の横方向及び縦方向プロファイルを結果としてもたらすことができ、それにより、材質２０９Ｃ，２０９Ｂ，２０９Ａをチャネル領域２０５にごく接近して位置させることができ、優れた歪移転効率にも寄与し得る。
【００３４】
結果的に、本開示は、半導体デバイス及びそれを形成するための技術を提供し、本開示においては、エピタキシャル成長の歪誘起半導体材質内に段階的なドーパントプロファイルが確立されてよく、従って歪誘起半導体材質は、結果としてのドーパントプロファイルに妥協することなくチャネル領域にごく接近して位置させることができる。また、歪誘起半導体合金のエピタキシャル成長に先立ち追加的な注入種を組み込むことができ、ここでは、対応するキャビティの存在が、強化された注入状態をもたらすことができる。ドレイン及びソースドーパントプロファイルが、複雑なスペーサ構造を必要とせずに得ることができ、洗練されたトランジスタ要素を形成する場合における顕著に低減された複雑さに寄与することができる。
【００３５】
本開示の更なる修正及び変更は、この明細書を考慮することによって当業者には明白になろう。従って、この明細書は、例示的なものとしてのみ解釈されるべきであり、またここに開示される原理を実施する一般的な手法を当業者に教示することを目的としている。ここに示されまた説明される形態は目下のところ望ましい実施形態として解釈されるべきことが理解されるべきである。
【図１ａ】
0005571693.tif 000002
【図１ｂ】
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【図２ａ】
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【図２ｂ】
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【図２ｃ】
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【図２ｄ】
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【図２ｅ】
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【図２ｆ】
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【図２ｇ】
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【図２ｈ】
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