(57)【特許請求の範囲】
【請求項１】
入力された入力電源電圧を昇圧して直流電圧を出力する非絶縁型コンバータと、前記非絶縁型コンバータから出力される直流電圧を入力して負荷へ直流電圧を出力する絶縁型ブリッジコンバータとを備え、
前記絶縁型ブリッジコンバータは、
１次巻線及び２次巻線を備えるトランスと、
前記１次巻線に接続されていて、第１のスイッチ素子と第２のスイッチ素子とを有し、前記第１のスイッチ素子及び前記第２のスイッチ素子の切り替えにより入力された直流電圧から交流電圧を発生させ、前記１次巻線に印加する交流電圧発生回路と、
前記２次巻線に接続されていて、前記１次巻線との磁界結合により前記２次巻線に誘起された電圧を整流し、負荷へ出力する整流回路と、
を有し、
前記非絶縁型コンバータは、
インダクタ及びキャパシタと、
前記インダクタへの通電を切り替える第３のスイッチ素子と、
を有し、
固定オンデューティ比で、かつ、前記負荷の軽重に応じたスイッチング周波数で、前記第１のスイッチ素子及び前記第２のスイッチ素子を、デッドタイムを挟んで交互にオン／オフ制御するスイッチング周波数制御回路と、
前記第３のスイッチ素子をオン／オフ制御し、かつ、前記第３のスイッチ素子のオンデューティ比を制御して前記絶縁型ブリッジコンバータの出力電圧を調整するＰＷＭ制御回路と、
を備えるスイッチング電源装置。
【請求項２】
前記スイッチング周波数制御回路は、前記負荷が軽負荷時における前記第１のスイッチ素子及び前記第２のスイッチ素子のスイッチング周波数を、前記負荷が重負荷時におけるスイッチング周波数より低くする構成である、請求項１に記載のスイッチング電源装置。
【請求項３】
前記スイッチング周波数制御回路は、前記負荷への出力電流を検出し、前記出力電流に応じて、前記スイッチング周波数を制御する、請求項１又は２に記載のスイッチング電源装置。
【請求項４】
前記スイッチング周波数制御回路は、前記トランスの１次側に設けられた素子に流れる１次側電流を検出し、前記１次側電流に応じて、前記スイッチング周波数を制御する、請求項１又は２に記載のスイッチング電源装置。
【請求項５】
前記スイッチング周波数制御回路は、前記トランスの１次側又は２次側に設けられた素子の温度を検出し、前記温度に応じて、前記スイッチング周波数を制御する、請求項１又は２に記載のスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンバータを二段構成としたスイッチング電源装置に関するものである。
【背景技術】
【０００２】
特許文献１には、電流入力波形コンバータを前段に備え、直列共振型コンバータを後段に備えた構成のＤＣ−ＤＣコンバータが開示されている。前段の電流入力波形コンバータは、例えば昇圧コンバータであって、出力電圧を検出して、後段の直列共振型コンバータへの入力電圧が一定になるよう制御する。後段の直列共振型コンバータは、入力電圧がそのまま負荷電圧となるように、固定周波数で動作する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開昭６４−４３０６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載のＤＣ−ＤＣコンバータは、負荷の軽重に関わらず、直列共振型コンバータのスイッチング周波数を固定共振周波数とし、スイッチ素子のオンデューティ比を制御している。具体的には、軽負荷の場合にパルス幅を狭くし、重負荷の場合にパルス幅を広くする。しかしながら、スイッチング周波数が固定でパルス幅を狭くした場合、すなわち、オンデューティ比を小さくした場合、スイッチ素子のオフ期間が長く、スイッチング損失が大きくなるといった問題がある。また、重負荷時にパルス幅を広くして、スイッチ素子のオンデューティ比を大きくした場合、各素子に流れる電流の振幅が大きくなり、導通損失（ＲＩ２）が増加するといった問題がある。このように、特許文献１に記載のＤＣ−ＤＣコンバータは、負荷の軽重によって、効率低下又は損失増加の問題がある。
【０００５】
そこで、本発明の目的は、負荷の軽重に関わらず高効率で損失を低減して電力変換を行えるスイッチング電源装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明に係るスイッチング電源装置は、入力された入力電源電圧を昇圧して直流電圧を出力する非絶縁型コンバータと、前記非絶縁型コンバータから出力される直流電圧を入力して負荷へ直流電圧を出力する絶縁型ブリッジコンバータとを備え、前記絶縁型ブリッジコンバータは、１次巻線及び２次巻線を備えるトランスと、前記１次巻線に接続されていて、第１のスイッチ素子と第２のスイッチ素子とを有し、前記第１のスイッチ素子及び前記第２のスイッチ素子の切り替えにより入力された直流電圧から交流電圧を発生させ、前記１次巻線に印加する交流電圧発生回路と、前記２次巻線に接続されていて、前記１次巻線との磁界結合により前記２次巻線に誘起された電圧を整流し、負荷へ出力する整流回路と、を有し、前記非絶縁型コンバータは、インダクタ及びキャパシタと、前記インダクタへの通電を切り替える第３のスイッチ素子と、を有し、固定オンデューティ比で、かつ、前記負荷の軽重に応じたスイッチング周波数で、前記第１のスイッチ素子及び前記第２のスイッチ素子を、デッドタイムを挟んで交互にオン／オフ制御するスイッチング周波数制御回路と、前記第３のスイッチ素子をオン／オフ制御し、かつ、前記第３のスイッチ素子のオンデューティ比を制御して前記絶縁型ブリッジコンバータの出力電圧を調整するＰＷＭ制御回路とを有することを特徴とする。
【０００７】
この構成では、第１のスイッチ素子及び第２のスイッチ素子を、例えば、ほぼ５０％のオンデューティ比でオン／オフ制御することができるため、第１のスイッチ素子及び第２のスイッチ素子のスイッチング損失を低減させることで、電力変換を効率よく行える。また、オンデューティ比が固定で、第１のスイッチ素子及び第２のスイッチ素子のスイッチング周波数を、負荷の軽重に応じて制御することで、スイッチング周波数によって変化する損失を低減できる。例えば、重負荷時にスイッチング周波数を高く設定することでパルス幅が狭くなり、電流リップルを低減して、導通損失を低減できる。また、軽負荷時にスイッチング周波数を低く設定することで、鉄損を低減できる。
【０００８】
前記スイッチング周波数制御回路は、前記負荷が軽負荷時における前記第１のスイッチ素子及び前記第２のスイッチ素子のスイッチング周波数を、前記負荷が重負荷時におけるスイッチング周波数より低くする構成が好ましい。
【０００９】
この構成では、重負荷時にスイッチング周波数を高く設定することでパルス幅が狭くなり、電流リップルを低減して、導通損失を低減できる。また、軽負荷時にスイッチング周波数を低く設定することで、鉄損を低減できる。
【００１０】
前記スイッチング周波数制御回路は、前記負荷への出力電流を検出し、前記出力電流に応じて、前記スイッチング周波数を制御する構成でもよい。
【００１１】
この構成では、負荷の軽重によってスイッチング周波数を制御することで、負荷の軽重に関わらず、高効率な電力変換を行うことができる。
【００１２】
前記スイッチング周波数制御回路は、前記トランスの１次側に設けられた素子に流れる１次側電流を検出し、前記１次側電流に応じて、前記スイッチング周波数を制御する構成でもよい。
【００１３】
この構成では、トランスの２次側で電流を検出した場合、２次側から１次側への検出信号の伝達のため絶縁構成（フォトカプラ等）を必要とするが、１次側で電流検出することで絶縁構成を必要としなくなる。
【００１４】
前記スイッチング周波数制御回路は、前記トランスの１次側又は２次側に設けられた素子の温度を検出し、前記温度に応じて、前記スイッチング周波数を制御する構成でもよい。
【００１５】
この構成では、温度変化に伴うスイッチング制御により効率よく電力変換を行える。
【発明の効果】
【００１６】
本発明によれば、第１のスイッチ素子及び第２のスイッチ素子を、例えば、ほぼ５０％のオンデューティ比でオン／オフ制御することができるため、第１のスイッチ素子及び第２のスイッチ素子のスイッチング損失を低減させることができ、電力変換を効率よく行える。また、オンデューティ比が固定で、第１のスイッチ素子及び第２のスイッチ素子のスイッチング周波数を、負荷の軽重に応じて制御することで、スイッチング周波数によって変化する損失を低減できる。例えば、重負荷時にスイッチング周波数を高く設定することでパルス幅が狭くなり、電流リップルを低減して、導通損失を低減できる。また、軽負荷時にスイッチング周波数を低く設定することで、鉄損を低減できる。
【図面の簡単な説明】
【００１７】
【図１】実施形態１に係るスイッチング電源装置の回路図。
【図２】実施形態２に係るスイッチング電源装置の回路図。
【図３】実施形態３に係るスイッチング電源装置の回路図。
【発明を実施するための形態】
【００１８】
（実施形態１）
図１は実施形態１に係るスイッチング電源装置の回路図である。スイッチング電源装置１０１は、非絶縁型コンバータを前段に備え、絶縁型ブリッジコンバータを後段に備えた構成である。本実施形態では、非絶縁型コンバータは昇圧コンバータ回路１０であり、絶縁型ブリッジコンバータはハーフブリッジコンバータ回路２０である。スイッチング電源装置１０１は、入力端子Ｐｉ（＋），Ｐｉ（−）から入力された直流入力電圧Ｖｉを出力電圧Ｖｏに変換し、出力端子Ｐｏ（＋），Ｐｏ（−）に接続された負荷（不図示）に供給する。入力端子Ｐｉ（＋），Ｐｉ（−）には平滑コンデンサＣｉ及び昇圧コンバータ回路１０が接続されている。
【００１９】
昇圧コンバータ回路１０は、インダクタＬ１、ｎ型ＭＯＳＦＥＴ（以下、ＦＥＴという。）１１、ダイオードＤ１及び平滑コンデンサＣ１で構成されている。インダクタＬ１は、第１端が昇圧コンバータ回路１０の入力部に接続され、第２端がダイオードＤ１を介して昇圧コンバータ回路１０の出力部に接続されている。ダイオードＤ１はアノード端子がインダクタＬ１に接続され、カソード端子が昇圧コンバータ回路１０の出力部に接続されている。ダイオードＤ１のカソード端子には平滑コンデンサＣ１が接続されている。ＦＥＴ（本発明の第３のスイッチ素子）１１は、ドレイン端子がインダクタＬ１とダイオードＤ１との接続点に接続され、ソース端子がグランドラインに接続されている。また、ＦＥＴ１１は、ゲート端子が前段スイッチング制御回路（以下、前段ＳＷ制御回路という。）３０に接続され、前段ＳＷ制御回路３０によりオン／オフ制御される。この前段ＳＷ制御回路３０が、本発明のＰＷＭ制御回路に相当する。
【００２０】
昇圧コンバータ回路１０は、前段ＳＷ制御回路３０によりＦＥＴ１１がオン／オフされることで、入力電圧Ｖｉを出力電圧Ｖａへ昇圧する。具体的には、ＦＥＴ１１がオンのときインダクタＬ１にエネルギーが蓄積される。そして、ＦＥＴ１１がオフのとき、入力電圧ＶｉにインダクタＬ１の起電圧が加算されて、出力電圧Ｖａが出力される。
【００２１】
前段ＳＷ制御回路３０には、後述のトランスＴの２次側で検出された出力電圧Ｖｏに応じたフィードバック電圧Ｖｆｂ１が入力される。なお、図１では簡易的に帰還の経路のみを一本の線で表している。例えば、フォトカプラやパルストランスなどの絶縁手段を用いてフィードバックすることができる。具体的には出力端子Ｐｏ（＋）−Ｐｏ（−）間に帰還回路が接続されていて、帰還回路は、出力端子Ｐｏ（＋）−Ｐｏ（−）の電圧の分圧値と基準電圧との比較によって帰還信号を発生し、絶縁状態で前段ＳＷ制御回路３０へフィードバック電圧Ｖｆｂ１を入力する。
【００２２】
前段ＳＷ制御回路３０は、発振器３１、コンパレータ３２及びドライバ（Ｄｒｖ）３３を備え、フォードバック電圧Ｖｆｂ１に基づいて決定したオンデューティ比で、ＦＥＴ１１をオン／オフ制御する。発振器３１は、コンパレータ３２の非反転入力端子（＋）に接続されていて、基準三角波電圧（ランプ波電圧）をコンパレータ３２へ出力する。コンパレータ３２の反転入力端（−）には、フィードバック電圧Ｖｆｂ１が入力される。コンパレータ３２は、入力された三角波電圧とフィードバック電圧Ｖｆｂ１とを比較し、比較結果に応じたデューティのＰＷＭ信号を生成する。ドライバ３３は、コンパレータ３２からのＰＷＭ信号に基づいて、ＦＥＴ１１のオン／オフ制御を行う。
【００２３】
このように、本実施形態に係るスイッチング電源装置１０１では、前段ＳＷ制御回路３０において、ＦＥＴ１１のオンデューティ比が、フィードバック電圧Ｖｆｂ１により制御される。換言すれば、スイッチング電源装置１０１の出力電圧Ｖｏは、前段ＳＷ制御回路３０がＦＥＴ１１のオンデューティ比を制御することで、制御される。
【００２４】
昇圧コンバータ回路１０の後段には、トランスＴを備えたハーフブリッジコンバータ回路２０が接続されている。ハーフブリッジコンバータ回路２０は、トランスＴの１次側に、ＦＥＴ（本発明の第１のスイッチ素子）２１、ＦＥＴ（本発明の第２のスイッチ素子）２２及びキャパシタＣ２１を備えている。ＦＥＴ２１，２２及びキャパシタＣ２１で本発明に係る交流電圧発生回路を形成している。
【００２５】
ＦＥＴ２１のドレイン端子は昇圧コンバータ回路１０の出力部に接続され、ソース端子はトランスＴの１次巻線ｎｐの第１端に接続されている。１次巻線ｎｐの第２端はキャパシタ２１に接続され、ＦＥＴ２１、１次巻線ｎｐ及びキャパシタＣ２１で直列回路が形成されている。
【００２６】
ＦＥＴ２２のドレイン端子は１次巻線ｎｐの第１端に接続され、ソース端子はキャパシタＣ２１を介して１次巻線ｎｐの第２端に接続されている。これらＦＥＴ２２、キャパシタＣ２１及び１次巻線ｎｐで閉ループの回路が形成されている。
【００２７】
ＦＥＴ２１，２２それぞれは、ゲート端子が後段スイッチング制御回路（以下、後段ＳＷ制御回路という。）４０に接続されて、後段ＳＷ制御回路４０によりオン／オフ制御される。詳しくは、ＦＥＴ２１，２２は、デッドタイムを挟んでほぼ５０％のデューティ比で交互にオンされる。この後段ＳＷ制御回路４０が、本発明のスイッチング周波数制御回路に相当する。
【００２８】
ハーフブリッジコンバータ回路２０は、トランスＴの２次側に、ダイオードＤ２１，Ｄ２２、チョークコイルＬ２及び平滑コンデンサＣｏを備えている。ダイオードＤ２１，Ｄ２２、チョークコイルＬ２及び平滑コンデンサＣｏにより、本発明の整流回路が構成されている。トランスＴの２次巻線ｎｓは、第１端がダイオードＤ２１のアノード端子に接続され、第２端がダイオードＤ２２のアノード端子に接続されている。ダイオードＤ２１，Ｄ２２それぞれは、カソード端子がチョークコイルＬ２及び平滑コンデンサＣｏを介して出力端子Ｐｏ（＋）に接続されている。また、トランスＴの２次巻線ｎｓは中間タップを有し、中間タップが出力端子Ｐｏ（−）に接続されている。以下、説明の便宜上、第１端と中間タップとの間の２次巻線ｎｓを第１の２次巻線ｎｓ１と言い、第２端と中間タップとの間の２次巻線ｎｓを第２の２次巻線ｎｓ２と言う。
【００２９】
ハーフブリッジコンバータ回路２０では、後段ＳＷ制御回路４０により、ＦＥＴ２１，２２がデッドタイムを挟んで５０％のオンデューティ比で交互にオンされる。ＦＥＴ２１がオン、ＦＥＴ２２がオフのとき、ＦＥＴ２１、トランスＴの１次巻線ｎｐ及びキャパシタＣ２１の経路に電流ＩＡが流れる。この電流が１次巻線ｎｐに流れると、キャパシタＣ２１は充電されると共に、磁界結合によりトランスＴの２次巻線ｎｓに電圧が誘起される。そして、トランスＴの２次側には、第１の２次巻線ｎｓ１、ダイオードＤ２１及びインダクタＬ２の経路で電流ＩＣが流れる。
【００３０】
デッドタイムを挟んでＦＥＴ２１がオフとなり、ＦＥＴ２２がオンとなると、充電されたキャパシタＣ２１が放電し、１次巻線ｎｐ及びＦＥＴ２２の経路で電流ＩＢが流れる。この電流が１次巻線ｎｐに流れると、磁界結合によりトランスＴの２次巻線ｎｓには、ＦＥＴ２１がオンの場合の逆電圧が誘起される。そして、トランスＴの２次側には、第２の２次巻線ｎｓ２、ダイオードＤ２２及びインダクタＬ２の経路で電流ＩＤが流れる。
【００３１】
後段ＳＷ制御回路４０には、負荷へ流れる電流が検出され、その検出結果に応じたフィードバック電圧Ｖｆｂ２が入力される。フィードバック電圧Ｖｆｂ２は、例えば、出力端子Ｐｏ（−）の接続ラインに設けられた電流検出トランス及び抵抗などを介して検出される。電流検出トランスにより負荷へ流れる電流が電圧変換され、変換された電圧が抵抗を介してフィードバックされ、後段ＳＷ制御回路４０へ入力される。なお、フィードバック電圧Ｖｆｂ１と同様、フィードバック電圧Ｖｆｂ２は、例えば、フォトカプラやパルストランスなどの絶縁手段を用いてフィードバックすることができる。
【００３２】
後段ＳＷ制御回路４０は、発振器（ＯＳＣ）４１とドライバ（Ｄｒｖ）４２とで構成されている。発振器４１は、オンデューティ比がほぼ５０％であって、入力されたフィードバック電圧Ｖｆｂ２に応じた周波数のパルス波を生成し、ドライバ４２に出力する。具体的には、発振器４１は、負荷が軽負荷で、入力されたフィードバック電圧Ｖｆｂ２が大きい場合、負荷が重負荷の場合よりも低い周波数のパルス波を生成する。ドライバ４２は、パルス波に基づいてデッドタイムを挟んでＦＥＴ２１，２２を交互にオン／オフする。したがって、ＦＥＴ２１，２２は、負荷が軽負荷のときには、低いスイッチング周波数、かつ、デッドタイムを挟んだほぼ５０％のオンデューティ比で交互にオンする。また、ＦＥＴ２１，２２は、負荷が重負荷のときには、高いスイッチング周波数、かつ、デッドタイムを挟んだほぼ５０％のオンデューティ比で交互にオンする。
【００３３】
オンデューティ比がほぼ５０％であるため、ＦＥＴ２１，２２を高効率に動作させることができ、高効率な電力変換を実現できる。また、重負荷時にＦＥＴ２１，２２のスイッチング周波数を高くすることで、各素子に流れる電流の振幅を低減でき、各素子での導通損失を低減できる。また、軽負荷時にＦＥＴ２１，２２のスイッチング周波数を低くすることで、鉄損を低減できる。
【００３４】
以上のように、本実施形態に係るスイッチング電源装置１０１は、ハーフブリッジコンバータ回路２０のＦＥＴ２１，２２のオンデューティ比をほぼ５０％に固定して、出力電圧Ｖｏの制御を、昇圧コンバータ回路１０のＦＥＴ１１のオンデューティ比Ｄａの調整により行っている。これにより、スイッチング電源装置１０１は高効率な電力変換を行える。
【００３５】
以下に、出力電圧ＶｏがＦＥＴ１１のオンデューティ比Ｄａの調整により制御できることについて説明する。
【００３６】
昇圧コンバータ回路１０において、ＦＥＴ１１のオンデューティ比をＤａとすると、入力電圧Ｖｉと出力電圧Ｖａとの関係は以下の（１）式を満たす。
Ｖａ／Ｖｉ＝Ｄａ／（１−Ｄａ）・・・（１）
昇圧コンバータ回路１０の出力電圧Ｖａは、昇圧コンバータ回路１０の後段に接続されるハーフブリッジコンバータ回路２０の入力電圧である。前記（１）式を電圧Ｖａについて表すと、
Ｖａ＝Ｖｉ・Ｄａ／（１−Ｄａ）・・・（２）
となる。
【００３７】
ハーフブリッジコンバータ回路２０において、トランスＴの巻線比ｎ、ＦＥＴ２１，２２のオンデューティ比Ｄｂとすると、
Ｖｏ／Ｖａ＝Ｄｂ／（２ｎ）・・・（３）
となる。
【００３８】
ここで、１次巻線ｎｐの巻線をｎ１、２次巻線ｎｐの巻線ｎ２とした場合、ｎ＝ｎ１／ｎ２である。なお、２次巻線ｎｐの巻線ｎ２は、第１の２次巻線ｎｓ１と第２の２次巻線ｎｓ２とを含んでいるため、（３）式では１／２倍されている。したがって、２次巻線ｎｓが中間タップを有しない場合は、（３）式の右辺に１／２倍されない。（３）式に（２）式を代入すると、以下の（４）式を満たす出力電圧Ｖｏは、
Ｖｏ＝｛Ｖｉ・Ｄａ／（１−Ｄａ）｝・｛Ｄｂ／（２ｎ）｝・・・（４）
となる。
【００３９】
ＦＥＴ２１，２２のオンデューティ比Ｄｂはほぼ５０％と固定である。すなわち、前記（４）式においてオンデューティ比Ｄｂが固定であるため、出力電圧Ｖｏは、ＦＥＴ１１のオンデューティ比Ｄａによって制御できる。
【００４０】
（実施形態２）
図２は、実施形態２に係るスイッチング電源装置１０２の回路図である。実施形態１では、負荷に流れる電流をトランスＴの２次側で検出して、後段ＳＷ制御回路４０へフィードバック電圧Ｖｆｂ２を入力しているのに対し、実施形態２では、トランスＴの１次側に流れる電流を検出している点で相違する。トランスＴの１次側で電流を検出する場所は適宜変更可能である。例えば、ＦＥＴ２１又はＦＥＴ２２に流れる電流を検出してもよいし、１次巻線ｎｐに流れる電流を検出してもよい。また、ＦＥＴ１１に流れる電流を検出してもよいし、インダクタＬ１に流れる電流を検出してもよい。
【００４１】
本実施形態では、トランスＴの１次側で電流を検出するため、フォトカプラやパルストランスなどの絶縁手段を必要としない。
【００４２】
（実施形態３）
図３は、実施形態３に係るスイッチング電源装置１０３の回路図である。スイッチング電源装置１０３は、実施形態１，２のハーフブリッジコンバータ回路２０に替えて、フルブリッジコンバータ回路５０を備えている。
【００４３】
フルブリッジコンバータ回路５０はＦＥＴ５１，５２，５３，５４を備えている。ＦＥＴ５１，５２，５３，５４はブリッジ配置されて、ＦＥＴ５１，５２の接続点、及びＦＥＴ５３，５４の接続点には１次巻線ｎｐが接続されている。詳しくは、ＦＥＴ５１、１次巻線ｎｐ及びＦＥＴ５４で直列回路が形成され、フルブリッジコンバータ回路５０の入力部に接続されている。また、ＦＥＴ５３、１次巻線ｎｐ及びＦＥＴ５２で直列回路が形成され、フルブリッジコンバータ回路５０の入力部に接続されている。
【００４４】
フルブリッジコンバータ回路５０において、後段ＳＷ制御回路４０は、ＦＥＴ５１，５４を同時にオン／オフし、ＦＥＴ５２，５３を同時にオン／オフする。また、後段ＳＷ制御回路４０は、ほぼ５０％の固定オンデューティ比、かつ、フィードバック電圧Ｖｆｂ２に応じて制御したスイッチング周波数で、ＦＥＴ５１，５４と、ＦＥＴ５２，５３とを交互にオンする。
【００４５】
なお、出力電圧Ｖｏは、実施形態１と同様、昇圧コンバータ回路１０のＦＥＴ１１のオンデューティ比を調整することで制御される。
【００４６】
前記構成のように、フルブリッジ型のＤＣ−ＤＣコンバータとしても、実施形態１と同様に、高効率な電力変換を行える。
【００４７】
以上、本発明のスイッチング電源装置について説明したが、この具体的構成などは、適宜設計変更可能であり、上述の実施形態に記載された作用及び効果は、本発明から生じる最も好適な作用及び効果を列挙したに過ぎず、本発明による作用及び効果は、上述の実施形態に記載されたものに限定されるものではない。
【００４８】
例えば、各実施形態では、スイッチング電源装置は、トランスＴの１次側又は２次側に設けられた素子、例えば、インダクタＬ１、ＦＥＴ２１，２２、又はダイオードＤ２１，２２等の素子の温度をサーミスタ等により検出し、後段ＳＷ制御回路４０に入力するフィードバック電流Ｖｆｂ２を検出する構成であってもよい。
【符号の説明】
【００４９】
１０−昇圧コンバータ回路
２０−ハーフブリッジコンバータ回路
３０−前段ＳＷ制御回路（ＰＷＭ制御回路）
４０−後段ＳＷ制御回路（スイッチング周波数制御回路）
５０−フルブリッジコンバータ回路
１１−ＦＥＴ（第３のスイッチ素子）
２１−ＦＥＴ（第１のスイッチ素子）
２２−ＦＥＴ（第２のスイッチ素子）
Ｃｉ，Ｃ１，Ｃｏ−平滑コンデンサ
Ｃ２１−キャパシタ
Ｄ２１，Ｄ２２−ダイオード
Ｔ−トランス
ｎｐ−１次巻線
ｎｓ−２次巻線
【図１】
0005594322.tif 000002
【図２】
0005594322.tif 000003
【図３】
0005594322.tif 000004