(57)【特許請求の範囲】
【請求項１】
ラッチ信号に基づき第１の画素データをラッチする第１のラッチと、
前記ラッチ信号及びストローブ信号に基づき合成信号を生成する合成回路と、
前記第１のラッチにラッチされた前記第１の画素データを前記合成信号に基づきラッチする第１の後段ラッチと、
前記合成信号及び前記第１の後段ラッチにラッチされた前記第１の画素データに基づき第１の出力制御信号を生成する第１の出力制御回路と、
前記ラッチ信号に基づき第２の画素データをラッチする第２のラッチと、
前記合成信号を遅延させた遅延合成信号を生成する遅延回路と、
前記第２のラッチにラッチされた前記第２の画素データを前記遅延合成信号に基づきラッチする第２の後段ラッチと、
前記遅延合成信号及び前記第２の後段ラッチにラッチされた前記第２の画素データに基づき第２の出力制御信号を出力する第２の出力制御回路と、
を含むことを特徴とする集積回路装置。
【請求項２】
請求項１において、
前記合成信号がアクティブである期間は、前記ラッチ信号がアクティブである期間を除いた、前記ストローブ信号がアクティブである期間であることを特徴とする集積回路装置。
【請求項３】
請求項１又は２において、
前記合成回路は、前記ラッチ信号と前記ストローブ信号が反転された反転ストローブ信号との論理和演算を実行することを特徴とする集積回路装置。
【請求項４】
請求項１又は２において、
前記合成回路は、前記ストローブ信号と前記ラッチ信号が反転された反転ラッチ信号との論理積演算を実行することを特徴とする集積回路装置。
【請求項５】
請求項１乃至４の何れかにおいて、
前記合成信号を反転させた反転合成信号を生成する第１の反転回路と、
前記遅延合成信号を反転させた反転遅延合成信号を生成する第２の反転回路と、
をさらに含み、
前記第１の後段ラッチは、前記第１のラッチにラッチされた前記第１の画素データを前記反転合成信号に基づきラッチし、
前記第２の後段ラッチは、前記第２のラッチにラッチされた前記第２の画素データを前記反転遅延合成信号に基づきラッチすることを特徴とする集積回路装置。
【請求項６】
請求項１乃至５の何れかにおいて、
前記遅延回路は、少なくとも１つのインバーターで構成されることを特徴とする集積回路装置。
【請求項７】
請求項１乃至６の何れかにおいて、
前記第１の画素データを前記第１のラッチに出力する第１のフリップフロップと、
前記第２の画素データを前記第２のラッチに出力する第２のフリップフロップと、
をさらに含み、
前記１のフリップフロップ及び前記第２のフリップフロップは、シフトレジスターを構成することを特徴とする集積回路装置。
【請求項８】
請求項１乃至７の何れかにおいて、
前記第１の出力制御信号で第１の発熱素子を駆動し、前記第２の出力制御信号で第２の発熱素子を駆動するサーマルヘッドドライバーであることを特徴とする集積回路装置。
【請求項９】
請求項１乃至７の何れか記載の集積回路装置と、
前記第１の出力制御信号で第１の出力ドライバーを介して駆動される第１の発熱素子と、
前記第２の出力制御信号で第２の出力ドライバーを介して駆動される第２の発熱素子と、
を含むことを特徴とするサーマルヘッド。
【請求項１０】
請求項１乃至７の何れか記載の集積回路装置を含むことを特徴とする電子機器。
【請求項１１】
ラッチ信号に基づき第１の画素データをラッチして、第１のラッチ出力信号を生成し、
前記ラッチ信号及びストローブ信号に基づき合成信号を生成し、
前記合成信号に基づき第１のラッチ出力信号をラッチして、第１の後段ラッチ出力信号を生成し、
前記合成信号及び前記第１の後段ラッチ出力信号に基づき第１の出力制御信号を生成し、
前記第１の出力制御信号を第１の駆動素子に出力することを特徴とする出力方法。
【請求項１２】
請求項１１において、
前記ラッチ信号に基づき第２の画素データをラッチして、第２のラッチ出力信号を生成し、
前記合成信号を遅延させた遅延合成信号を生成し、
前記遅延合成信号に基づき前記第２のラッチ出力信号をラッチして、第２の後段ラッチ出力信号を生成し、
前記遅延合成信号及び前記第２の後段ラッチ出力信号に基づき第２の出力制御信号を生成し、
前記第２の出力制御信号を第２の駆動素子に出力することを特徴とする出力方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路装置、サーマルヘッド、電子機器及び出力方法等に関する。
【背景技術】
【０００２】
電子機器（例えば、プリンター）又はそれに含まれる集積回路装置（例えば、サーマルヘッドドライバー）は、出力制御回路を含むことができる。例えば特許文献１の図２の出力制御回路ＯＣ、特許文献２の図３の出力制御回路ＯＣ、特許文献３の図３のＡＮＤ回路２７等の出力制御回路は、出力制御信号を生成する。例えば特許文献１の図１の発熱抵抗素子、特許文献３の発熱素子２１ａ等の発熱素子は、出力制御信号によって駆動される。なお、集積回路装置は、例えば特許文献１の図２の出力ドライバーＯＤ等の出力ドライバーを含むことができ、出力ドライバーは、出力制御信号に基づき発熱素子を駆動する。
【０００３】
特許文献１の図２のサーマルヘッドドライバー１００は、遅延回路ＤＬを含んで、サージ電圧を低減させることができる。特許文献２の図３のサーマルヘッドドライバー３０も、遅延回路ＤＬを含んで、サージ電圧を低減させることができる。特許文献３の図６の画像データ（印刷データ）は、熱履歴データ（広義には、画素データ）を含んで、発熱素子に最適な印加エネルギーを供給する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１５５４９１号公報
【特許文献２】特開２００９−１０１５８５号公報
【特許文献３】特開２００９−２０８３４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の幾つかの態様によれば、製造誤差を低減可能な集積回路装置、サーマルヘッド、電子機器及び出力方法を提供できる。
【課題を解決するための手段】
【０００６】
本発明の一態様は、ラッチ信号に基づき第１の画素データをラッチする第１のラッチと、
前記ラッチ信号及びストローブ信号に基づき合成信号を生成する合成回路と、
前記第１のラッチにラッチされた前記第１の画素データを前記合成信号に基づきラッチする第１の後段ラッチと、
前記合成信号及び前記第１の後段ラッチにラッチされた前記第１の画素データに基づき第１の出力制御信号を生成する第１の出力制御回路と、
前記ラッチ信号に基づき第２の画素データをラッチする第２のラッチと、
前記合成信号を遅延させた遅延合成信号を生成する遅延回路と、
前記第２のラッチにラッチされた前記第２の画素データを前記遅延合成信号に基づきラッチする第２の後段ラッチと、
前記遅延合成信号及び前記第２の後段ラッチにラッチされた前記第２の画素データに基づき第２の出力制御信号を出力する第２の出力制御回路と、
を含むことを特徴とする集積回路装置に関係する。
【０００７】
本発明の一態様によれば、合成回路の存在により、ラッチ信号及びストローブ信号は、合成信号に反映される。また、遅延回路は、合成信号を遅延させた遅延合成信号を生成する。従って、遅延合成信号に内在するラッチ信号の遅延時間は、遅延合成信号に内在するストローブ信号の遅延時間と等しくなる。言い換えれば、単一の遅延回路により、遅延合成信号に内在するラッチ信号及び遅延合成信号に内在するストローブ信号の双方を遅延させることができる。その結果として、例えば２つの遅延回路を用いてラッチ信号及びストローブ信号を独立に遅延させる集積回路装置と比べて、製造誤差（例えば遅延回路の製造誤差）を低減する集積回路装置を提供することができる。
【０００８】
また、本発明の一態様では、前記合成信号がアクティブである期間は、前記ラッチ信号がアクティブである期間を除いた、前記ストローブ信号がアクティブである期間であってもよい。
【０００９】
このようにして、合成信号の１例を生成することができる。
【００１０】
また、本発明の一態様では、前記合成回路は、前記ラッチ信号と前記ストローブ信号が反転された反転ストローブ信号との論理和演算を実行してもよい。
【００１１】
このようにして、合成回路の１例を構成することができる。
【００１２】
また、本発明の一態様では、前記合成回路は、前記ストローブ信号と前記ラッチ信号が反転された反転ラッチ信号との論理積演算を実行してもよい。
【００１３】
このようにして、合成回路の他の１例を構成することができる。
【００１４】
また、本発明の一態様では、集積回路装置は、
前記合成信号を反転させた反転合成信号を生成する第１の反転回路と、
前記遅延合成信号を反転させた反転遅延合成信号を生成する第２の反転回路と、
をさらに含んでもよく、
前記第１の後段ラッチは、前記第１のラッチにラッチされた前記第１の画素データを前記反転合成信号に基づきラッチしてもよく、
前記第２の後段ラッチは、前記第２のラッチにラッチされた前記第２の画素データを前記反転遅延合成信号に基づきラッチしてもよい。
【００１５】
このようにして、第１の後段ラッチ及び第２の後段ラッチの１例を構成することができる。
【００１６】
また、本発明の一態様では、前記遅延回路は、少なくとも１つのインバーターで構成されてもよい。
【００１７】
このようにして、遅延回路の１例を構成することができる。
【００１８】
また、本発明の一態様では、集積回路装置は、
前記第１の画素データを前記第１のラッチに出力する第１のフリップフロップと、
前記第２の画素データを前記第２のラッチに出力する第２のフリップフロップと、
をさらに含んでもよく、
前記１のフリップフロップ及び前記第２のフリップフロップは、シフトレジスターを構成してもよい。
【００１９】
このように、シフトレジスターから第１の画素データ及び第２の画素データを提供してもよい。
【００２０】
また、本発明の一態様では、集積回路装置は、前記第１の出力制御信号で第１の発熱素子を駆動し、前記第２の出力制御信号で第２の発熱素子を駆動するサーマルヘッドドライバーであってもよい。
【００２１】
このように、製造誤差を低減する集積回路装置をサーマルヘッドドライバーに適用することができる。
【００２２】
また、本発明の他の態様は、上記の何れか記載の集積回路装置と、
前記第１の出力制御信号で第１の出力ドライバーを介して駆動される第１の発熱素子と、
前記第２の出力制御信号で第２の出力ドライバーを介して駆動される第２の発熱素子と、
を含むことを特徴とするサーマルヘッドに関係する。
【００２３】
このように、製造誤差を低減する集積回路装置をサーマルヘッドに適用することができる。
【００２４】
また、本発明の他の態様は、上記の何れか記載の集積回路装置を含むことを特徴とする電子機器に関係する。
【００２５】
このように、製造誤差を低減する集積回路装置を電子機器に適用することができる。
【００２６】
また、本発明の他の態様は、ラッチ信号に基づき第１の画素データをラッチして、第１のラッチ出力信号を生成し、
前記ラッチ信号及びストローブ信号に基づき合成信号を生成し、
前記合成信号に基づき第１のラッチ出力信号をラッチして、第１の後段ラッチ出力信号を生成し、
前記合成信号及び前記第１の後段ラッチ出力信号に基づき第１の出力制御信号を生成し、
前記第１の出力制御信号を第１の駆動素子に出力することを特徴とする出力方法に関係する。
【００２７】
本発明の他の態様によれば、第１の出力制御信号（広義には、ラッチ信号及びストローブ信号が反映される合成信号）で第１の駆動素子を駆動できる。また、このような合成信号を用いることで、他の駆動素子との関係において、本来の駆動期間を提供することが可能となる。
【００２８】
また、本発明の他の態様では、出力方法は、
前記ラッチ信号に基づき第２の画素データをラッチして、第２のラッチ出力信号を生成し、
前記合成信号を遅延させた遅延合成信号を生成し、
前記遅延合成信号に基づき前記第２のラッチ出力信号をラッチして、第２の後段ラッチ出力信号を生成し、
前記遅延合成信号及び前記第２の後段ラッチ出力信号に基づき第２の出力制御信号を生成し、
前記第２の出力制御信号を第２の駆動素子に出力してもよい。
【００２９】
このように、第２の出力制御信号（広義には、ラッチ信号及びストローブ信号が反映される遅延合成信号）で第２の駆動素子を駆動できる。
【図面の簡単な説明】
【００３０】
【図１】本実施形態の集積回路装置の構成例。
【図２】集積回路装置の第１の比較例。
【図３】熱履歴制御下における第１の比較例の動作例のタイミング図。
【図４】集積回路装置の第２の比較例。
【図５】熱履歴制御下における第２の比較例の動作例のタイミング図。
【図６】図１の合成回路によって生成される合成信号の具体例。
【図７】図１の集積回路装置を含むサーマルヘッドの構成例。
【図８】サーマルヘッドドライバーである集積回路装置の構成例。
【図９】図８のサーマルヘッドドライバーの動作例のタイミング図。
【図１０】印刷システムの外観図。
【図１１】図１０に示されるホストコンピューターの構成例。
【発明を実施するための形態】
【００３１】
以下、本実施形態について説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また、本実施形態で説明される構成の全てが、本発明の必須構成要件であるとは限らない。
【００３２】
１．  集積回路装置
１．１  集積回路装置の構成
図１は、本実施形態の集積回路装置の構成例を示す。図１に示されるように、集積回路装置は、第１のラッチＬＴ１と、合成回路ＬＧと、第１の後段ラッチＬＴ１Ｄと、第１の出力制御回路ＯＣ１と、第２のラッチＬＴ２と、遅延回路ＤＬ２と、第２の後段ラッチＬＴ２Ｄと、第２の出力制御回路ＯＣ２とを含む。言い換えれば、集積回路装置は、合成回路ＬＧと、第１のドライバーブロックＤＢ１と、第２のドライバーブロックＤＢ２と、を含む。
【００３３】
ラッチ信号ＬＡＴ及びストローブ信号ＳＴＢに基づき合成信号ＳＴＢ’１を生成する合成回路ＬＧは、特許文献１、特許文献２及び特許文献３の何れによっても開示されておらず、新規な構成である。また、合成信号ＳＴＢ’１に基づき第１のラッチＬＴ１にラッチされる第１の画素データをラッチする第１の後段ラッチＬＴ１Ｄは、例えば特許文献２の図７によって開示されておらず、新規な構成である。さらに、第２の後段ラッチＬＴ２Ｄは、第１の後段ラッチＬＴ１Ｄと同様に、新規な構成である。
【００３４】
図１の例において、第１のラッチＬＴ１は、ラッチ信号ＬＡＴに基づき第１の画素データをラッチする。言い換えれば、第１のラッチＬＴ１は、第１の画素データをラッチして、第１のラッチ出力信号を生成する。また、第１の出力制御回路ＯＣ１は、合成信号ＳＴＢ’１及び第１の後段ラッチＬＴ１Ｄにラッチされる第１の画素データに基づき第１の出力制御信号ｃｎｔ１を生成する。
【００３５】
図１の例において、第２のラッチＬＴ２は、ラッチ信号ＬＡＴに基づき第２の画素データをラッチする。また、遅延回路ＤＬ２は、合成信号ＳＴＢ’１を遅延させた遅延合成信号ＳＴＢ’２を生成する。さらに、遅延合成信号ＳＴＢ’２及び第２の後段ラッチＬＴ２Ｄにラッチされる第２の画素データに基づき第２の出力制御信号ｃｎｔ２を出力する。なお、遅延回路ＤＬ２は、例えば、少なくとも１つのインバーターで構成することができる。
【００３６】
１．２  集積回路装置の第１の比較例
図２は、集積回路装置の第１の比較例を示す。第１の比較例は、特許文献１の図３の構成例と本質的に一致する。図２の例において、第１の比較例は、図１の構成例と類似するが、第１の比較例は、図１の合成回路ＬＧ、第１の後段ラッチＬＴ１Ｄ及び第２の後段ラッチＬＴ２Ｄを含まない。
【００３７】
特許文献１の図５に示されるように、１つの画素データＰ１で出力ドライバーＯＤ１のドライバー出力ＤＯ１のＨｉｇｈ又はＬｏｗを決定する場合、ストローブ信号ＳＴＢがアクティブ（発熱素子駆動可能）である期間は、１つの画素データＰ１に対応する。しかしながら、例えば熱履歴制御のような２つの画素データで出力ドライバーＯＤ１のドライバー出力ＤＯ１のＨｉｇｈ又はＬｏｗを決定することもできる。言い換えれば、特許文献３の図６に示されるように、ストローブ信号ＳＴＢがアクティブである期間は、２つの画素データ（白黒データ及び熱履歴データ）に対応することもできる。但し、特許文献１の図５ではストローブ信号ＳＴＢがアクティブである時にストローブ信号ＳＴＢはＨｉｇｈを示す一方、特許文献３の図６ではストローブ信号ＳＴＢがアクティブである時にストローブ信号ＳＴＢはＬｏｗを示す。
【００３８】
図３は、熱履歴制御下における第１の比較例の動作例のタイミング図を示す。言い換えれば、図３の例では、例えば熱履歴制御のような２つの画素データ（第１の主画素データＰｍａｉｎ１及び第１の副画素データＰｓｕｂ１）で出力ドライバーＯＤ１のドライバー出力ＤＯ１のＨｉｇｈ又はＬｏｗを決定する。
【００３９】
図３に示すように、サージ電圧を低減するために、第２のドライバーブロックＤＢ２において、第１のストローブ信号ＳＴＢ１を遅延させた第２のストローブ信号を利用することができる。第１のドライバーブロックＤＢ１の第１の主画素データＰｍａｉｎ１及び第１の副画素データＰｓｕｂ１がそれぞれ、例えばＨｉｇｈ（「１」）及びＬｏｗ（「０」）を示す場合、第１のドライバーブロックＤＢ１の第１の出力制御信号ｃｎｔ１は、図３に示す波形を示す。また、第２のドライバーブロックＤＢ２の第２の主画素データＰｍａｉｎ２及び第２の副画素データＰｓｕｂ２がそれぞれ、例えばＨｉｇｈ（「１」）及びＬｏｗ（「０」）を示す場合、第２のドライバーブロックＤＢ１の第２の出力制御信号ｃｎｔ２は、図３に示す波形を示す。
【００４０】
図３に示すように、第２の出力制御信号ｃｎｔ２の立ち上がりは、第２のストローブ信号の遅延時間と同様に、第１の出力制御信号ｃｎｔ１の立ち上がりと比較して遅延する。他方、第２の出力制御信号ｃｎｔ２の立ち下がりは、第２のストローブ信号の遅延時間と異なり、第１の出力制御信号ｃｎｔ１の立ち下がりと比較して遅延しない。言い換えれば、第１の出力制御信号ｃｎｔ１の立ち下がり及び第２の出力制御信号ｃｎｔ２の立ち下がりは、ラッチ信号ＬＡＴに基づき第１のラッチＬＴ１及び第２のラッチＬＴ２にラッチされた第１の副画素データＰｓｕｂ１（「０」）及び第２の副画素データＰｓｕｂ２（「０」）に依存する。従って、ドライバー出力ＤＯ２に接続される第２の発熱素子が駆動又は加熱される期間は、ドライバー出力ＤＯ１に接続される第１の発熱素子が駆動又は加熱される期間より短くなる。本発明者は、図３の動作例において駆動期間又は加熱期間が一定でないことを認識した。
【００４１】
１．３  集積回路装置の第２の比較例
図４は、集積回路装置の第２の比較例を示す。第２の比較例は、第１の比較例と比較して、もう１つの遅延回路ＤＬ２を含む。具体的には、第２のドライバーブロックＤＢ２において、ラッチ信号ＬＡＴを遅延させた遅延ラッチ信号を利用することができる。第２の比較例では、ストローブ信号ＳＴＢと同様に、ラッチ信号ＬＡＴを遅延させることができる。なお、ラッチ信号ＬＡＴを遅延させるもう１つの遅延回路ＤＬ２は、新規な構成であり、従って、第２の比較例は、全体として新規な構成である。
【００４２】
図５は、熱履歴制御下における第２の比較例の動作例のタイミング図を示す。図５に示すように、第２の出力制御信号ｃｎｔ２の立ち上がりは、第２のストローブ信号の遅延時間と同様に、第１の出力制御信号ｃｎｔ１の立ち上がりと比較して遅延する。他方、第２の出力制御信号ｃｎｔ２の立ち下がりは、遅延ラッチ信号の遅延時間と同様に、第１の出力制御信号ｃｎｔ１の立ち下がりと比較して遅延する。遅延ラッチ信号の遅延時間が第２のストローブ信号の遅延時間と等しい場合、ドライバー出力ＤＯ２に接続される第２の発熱素子が駆動又は加熱される期間は、ドライバー出力ＤＯ１に接続される第１の発熱素子が駆動又は加熱される期間と等しくなる。しかしながら、本発明者は、遅延ラッチ信号の遅延時間が、製造誤差の影響により、厳密には、第２のストローブ信号の遅延時間と等しくならないこともあることを認識した。
【００４３】
１．４  集積回路装置の動作例
図６は、図１の合成回路ＬＧによって生成される合成信号ＳＴＢ’１の具体例を示す。図６の例では、合成信号ＳＴＢ’１がアクティブ（発熱素子駆動可能）である期間は、ラッチ信号ＬＡＴがアクティブ（画素データ通過可能）である期間を除いた、ストローブ信号ＳＴＢがアクティブである期間である。また、図６の例では、合成信号ＳＴＢ’１が非アクティブである期間は、ストローブ信号ＳＴＢが非アクティブである期間である。
【００４４】
図６に示すように、ラッチ信号ＬＡＴは、合成信号ＳＴＢ’１に反映される。具体的には、図６の例では、ラッチ信号ＬＡＴがアクティブである期間は、ストローブ信号ＳＴＢがアクティブである期間内で合成信号ＳＴＢ’１が非アクティブである期間に反映される。また、図１に示されるように、遅延回路ＤＬ２は、合成信号ＳＴＢ’１を遅延させた遅延合成信号ＳＴＢ’２を生成する。従って、単一の遅延回路ＤＬ２の存在により、遅延合成信号ＳＴＢ’２に内在するラッチ信号の遅延時間は、合成信号ＳＴＢ’２に内在するストローブ信号ＳＴＢの遅延時間と等しくなる。言い換えれば、製造誤差を低減する集積回路装置を提供することができる。
【００４５】
２．  サーマルヘッドドライバー
図７は、図１の集積回路装置を含むサーマルヘッドの構成例を示す。図７に示されるサーマルヘッドは、セラミック板７２の上に、複数のサーマル抵抗素子７０（広義には発熱素子、発熱抵抗体）が形成されている。図７において、セラミック板７２の長辺の１つの縁部に、画素の間隔に合わせて複数のサーマル抵抗素子７０が配列されている。複数のサーマル抵抗素子７０の一端には、電源電圧ＶＨが供給されている。この電源電圧は、サーマルヘッド（セラミック板７２）の外部から供給される、例えば２４Ｖや１８Ｖといった高電圧である。また、サーマルヘッドは、第１〜第Ｍ（Ｍは２以上の整数）のサーマルヘッドドライバー１０−１、１０−２、…、１０−Ｍを含む。複数のサーマル抵抗素子１８の他端には、第１〜第Ｍのサーマルヘッドドライバー１０−１、１０−２、…、１０−Ｍの出力が電気的に接続される。例えば第１のサーマルヘッドドライバー１０−１は、図１の集積回路装置１０を含むことができる。
【００４６】
例えば第１サーマルヘッドドライバー１０−１は、第１〜第Ｎの出力トランジスターをさらに含むことができる。また、例えば第１のサーマルヘッドドライバー１０−１は、第１〜第Ｎの発熱素子７０１−１、・・・、７０Ｎ−１に接続される第１〜第Ｎの出力トランジスターの出力を例えば接地電源電圧に設定することで、第１〜第Ｎの発熱素子７０１−１、・・・、７０Ｎ−１に電流を流す（駆動する）ことができる。
【００４７】
なお、サーマルヘッドドライバー以外のプリンタードライバー（例えば、ＬＥＤプリントヘッドドライバー、有機ＥＬプリントヘッドドライバー）も、図１の集積回路装置を含んでもよい。このようなドライバーは、発熱素子の代わりに、例えば有機ＬＥＤ（広義には発光素子）等の駆動素子を駆動してもよい。また、ドライバーの目的に応じて、出力トランジスターは、Ｎ型のトランジスター又はＰ型のトランジスターで構成することができる。また、出力トランジスターは、ＣＭＯＳトランジスターで構成することもできる。
【００４８】
図８は、サーマルヘッドドライバーである集積回路装置１０−１の構成例を示す。図８の例では、集積回路装置１０−１は、出力トランジスターＯＤとしてＮ型のトランジスターを含む。なお、出力トランジスターＯＤをＰ型のトランジスター又はＣＭＯＳトランジスターで構成する場合、当業者は、以下に説明されるドライバーの一部の構成が必要に応じて変形されることを容易に理解できるであろう。
【００４９】
図８で示すように、サーマルヘッドドライバー１０−１は、複数のドライバーブロックＤＢ１〜ＤＢＮ（Ｎは２以上の整数）を含むことができる。具体的には、サーマルヘッドドライバー１０−１は、複数の出力トランジスターＯＤ１〜ＯＤＮと、複数の出力制御回路ＯＣ１〜ＯＣＮと、複数のラッチＬＴ１〜ＬＴＮと、複数のフリップフロップＤＦＦ１〜ＤＦＦＮとを含むことができる。また、サーマルヘッドドライバー１０−１は、複数の後段ラッチＬＴ１Ｄ〜ＬＴＮＤと、少なくとも１つの遅延回路ＤＬ２〜ＤＬＮとを含むことができる。サーマルヘッドドライバー１０−１は、各後段ラッチの入力側に、インバーター（広義には、反転回路）を含むことができる。第１のドライバーブロックＤＢ１は、遅延回路（ＤＬ１）を含まない点で、他のドライバーブロックＤＢと相違する。さらに、サーマルヘッドドライバー１０−１は、合成回路ＬＧを含むことができる。
【００５０】
以下の説明において、複数のドライバーブロックＤＢ１〜ＤＢＮの中のｊ（１≦ｊ≦Ｎ、ｊは整数）番目のドライバーブロックを「ＤＢｊ」として表すことがある。また、複数の出力トランジスターＯＤ１〜ＯＤＮの中のｊ番目の出力トランジスターを「ＯＤｊ」として表すことがある。同様に、ｊ番目の出力制御回路、ｊ番目の遅延回路、ｊ番目の後段ラッチ、ｊ番目のラッチ及びｊ番目のフリップフロップを、それぞれ、「ＯＣｊ」、「ＤＬｊ」、「ＬＴｊＤ」、「ＬＴｊ」及び「ＤＦＦｊ」として表すことがある。但し、第１の遅延回路ＤＬ１は、存在しないが、第１の遅延回路ＤＬ１は、例えば特許文献１の図２に示されるようなマスタスライス方式のサーマルヘッドドライバー内では配線を切断することによって無効化されてもよい。
【００５１】
サーマルヘッドドライバー１０−１には、クロック信号ＣＬＫ、シリアルデータＳＩ、ラッチ信号ＬＡＴ及びストローブ信号ＳＴＢが、入力される。１ビットデータ（広義には、画素データ）は、シリアルデータＳＩとして、クロック信号ＣＬＫに同期してシリアルに入力される。ラッチ信号ＬＡＴは、第１〜第ＮのラッチＬＴ１〜ＬＴＮの各々に１ビットデータを取り込むための信号である。ストローブ信号ＳＴＢは、合成回路ＬＧを介して、第１〜第ＮのドライバーブロックＤＢ１〜ＤＢＮに供給される。
【００５２】
ドライバーブロックＤＢ１〜ＤＢＮの第１〜第ＮのフリップフロップＤＦＦ１〜ＤＦＦＮは、シリアルデータＳＩとして入力される画素データがシフト方向ＳＤＲにシフトされるシフトレジスターを構成する。第１〜第ＮのフリップフロップＤＦＦ１〜ＤＦＦＮの各々は、クロック信号ＣＬＫの変化タイミングに同期して、シリアルデータＳＤに含まれる１ビットデータを取り込む。「１」を示す１ビットデータが取り込まれるとき、シリアルデータＳＩは例えばＨｉｇｈを示す一方、「０」を示す１ビットデータが取り込まれるとき、シリアルデータＳＩは例えばＬｏｗを示す。ｊ番目のフリップフロップＤＦＦｊは、取り込んだ１ビットデータをｊ番目のラッチＬＴｊに出力する。言い換えれば、ｊ番目のフリップフロップＤＦＦｊの出力（フリップフロップ出力信号）は、ｊ番目のラッチＬＴｊに入力される。
【００５３】
図８の例ではクロック信号ＣＬＫは、正論理の信号であり、非反転型の入力バッファーを介して第１〜第ＮのフリップフロップＤＦＦ１〜ＤＦＦＮの各々に入力される。しかしながら、第１〜第ＮのフリップフロップＤＦＦ１〜ＤＦＦＮの各々は、図示されない反転回路（例えばインバーター）を含んでもよく、クロック信号ＣＬＫは、反転型の入力バッファー及び反転回路を介して、第１〜第ＮのフリップフロップＤＦＦ１〜ＤＦＦＮの各々に入力されてもよい。
【００５４】
図８の例ではシリアルデータＳＩは、非反転型の入力バッファーを介して第１のフリップフロップＤＦＦ１に入力される。例えば、シリアルデータＳＩは、第１のドライバー出力ＤＯ１に対応する第１の主画素データＰｍａｉｎ１及び第１の副画素データＰｓｕｂ１、第２のドライバー出力ＤＯ２に対応する第２の主画素データＰｍａｉｎ２及び第２の副画素データＰｓｕｂ２、・・・、第Ｎのドライバー出力ＤＯＮに対応する第Ｎの主画素データＰｍａｉｎＮ及び第Ｎの副画素データＰｓｕｂＮを含む。
【００５５】
例えば、シリアルデータＳＩとして、第Ｎの主画素データＰｍａｉｎＮ、・・・、第２の主画素データＰｍａｉｎ２、第１の主画素データＰｍａｉｎ１、第Ｎの副画素データＰｓｕｂＮ、・・・、第２の副画素データＰｓｕｂ２、第１の副画素データＰｓｕｂ１の順で、第１のフリップフロップＤＦＦ１に入力される。クロック信号ＣＬＫが所与のタイミングで例えばＨｉｇｈを示すとき、第１のフリップフロップＤＦＦ１は、第１の主画素データＰｍａｉｎ１を取り込み、第２のフリップフロップＤＦＦ２は、第２の主画素データＰｍａｉｎ２を取り込み、第ＮのフリップフロップＤＦＦＮは、第Ｎの主画素データＰｍａｉｎＮを取り込む。その後、クロック信号ＣＬＫが他の所与のタイミングで例えばＨｉｇｈを示すとき、第１のフリップフロップＤＦＦ１は、第１の副画素データＰｓｕｂ１を取り込み、第２のフリップフロップＤＦＦ２は、第２の副画素データＰｓｕｂ２を取り込み、第ＮのフリップフロップＤＦＦＮは、第Ｎの副画素データＰｓｕｂＮを取り込む。なお、クロック信号ＣＬＫがＬｏｗからＨｉｇｈに変化するタイミンミングを除き、ｊ番目のフリップフロップＤＦＦｊは、取り込んだ１ビットデータを保持する。
【００５６】
第１〜第ＮのラッチＬＴ１〜ＬＴＮの各々は、ラッチ信号ＬＡＴに基づき画素データをラッチする。図８の例ではラッチ信号ＬＡＴは、正論理の信号であり、非反転型の入力バッファーを介して第１〜第ＮのラッチＬＴ１〜ＬＴＮの各々に入力される。ラッチ信号ＬＡＴが例えばＨｉｇｈを示すとき、ｊ番目のラッチＬＴｊは、ｊ番目のフリップフロップＤＦＦｊに保持される１ビットデータ（フリップフロップ出力信号）を通過させる。ｊ番目のラッチＬＴｊは、通過（広義には、ラッチ）させる１ビットデータをｊ番目の後段ラッチＬＴｊＤに出力する。他方、ラッチ信号ＬＡＴが例えばＬｏｗを示すとき、ｊ番目のラッチＬＴｊは、ｊ番目のフリップフロップＤＦＦｊに保持される１ビットデータを保持する。ｊ番目のラッチＬＴｊは、保持（広義には、ラッチ）した１ビットデータをｊ番目の後段ラッチＬＴｊＤに出力する。
【００５７】
このように、ｊ番目のラッチＬＴｊの出力（ラッチ出力信号）は、ｊ番目の後段ラッチＬＴｊＤに入力される。例えば、ラッチ信号ＬＡＴが例えばＨｉｇｈを示すときにｊ番目のフリップフロップＤＦＦｊがｊ番目の主画素データＰｍａｉｎｊを保持する場合、ｊ番目のラッチＬＴｊの出力（ラッチ出力信号）は、ｊ番目の主画素データＰｍａｉｎｊを示す。その後、ラッチ信号ＬＡＴが例えばＨｉｇｈを示すときにｊ番目のフリップフロップＤＦＦｊがｊ番目の副画素データＰｓｕｂｊを保持する場合、ｊ番目のラッチＬＴｊの出力（ラッチ出力信号）は、ｊ番目の副画素データＰｓｕｂｊを示す。
【００５８】
図８の例ではストローブ信号ＳＴＢは、正論理の信号であり、反転型の入力バッファーを介して合成回路ＬＧに入力される。反転型の入力バッファーは、ストローブ信号ＳＴＢが反転された反転ストローブ信号ＸＳＴＢ（負論理の信号）を生成する。また、合成回路ＬＧには、ラッチ信号ＬＡＴも入力される。合成回路ＬＧは、例えばＮＯＲ回路であり、反転ストローブ信号ＸＳＴＢとラッチ信号ＬＡＴとのＮＯＲ演算（否定論理和演算、広義には、論理和演算）を実行し、合成信号ＳＴＢ’１を得る。なお、反転型の入力バッファー及びＮＯＲ回路の組み合わせを合成回路ＬＧと呼んでもよい。また、合成回路ＬＧは、例えばＯＲ回路（論理積演算）でもよく、サーマルヘッドドライバー１０−１は、必要な箇所に反転回路を含んでもよい。
【００５９】
図８の例では、ストローブ信号ＳＴＢがサーマルヘッドドライバー１０−１に入力されるが、反転ストローブ信号ＸＳＴＢがサーマルヘッドドライバー１０−１に入力されてもよい。また、ラッチ信号ＬＡＴの代わりに、ラッチ信号ＬＡＴが反転された反転ラッチ信号反転（ＸＬＡＴ）がサーマルヘッドドライバー１０−１に入力されてもよい。図２の例では、合成回路ＬＧは、ＮＯＲ回路であるが、例えばＡＮＤ回路でもよい。合成回路ＬＧがＡＮＤ回路である場合、ＡＮＤ回路は、例えば、ストローブ信号ＳＴＢと反転ラッチ信号（ＸＬＡＴ）とのＡＮＤ演算（論理積演算）を実行し、合成信号ＳＴＢ’１を得ることができる。また、合成回路ＬＧは、例えばＮＡＮＤ回路（否定論理積演算、広義には、論理積演算）でもよく、サーマルヘッドドライバー１０−１は、必要な箇所に反転回路を含んでもよい。
【００６０】
図８の例では、合成信号ＳＴＢ’１は、第１〜第ＮのドライバーブロックＤＢ１〜ＤＢＮに供給される。具体的には、ｊ（２以上の整数）番目のドライバーブロックＤＢｊは、隣接する（ｊ−１）番目ドライバーブロックＤＢｊ−１から合成信号ＳＴＢ’１を入力する。但し、第２〜第ＮのドライバーブロックＤＢ２〜ＤＢＮの各々は、遅延回路ＤＬを含む。例えば第２のドライバーブロックＤＢ２は、合成信号ＳＴＢ’１を入力し、第２の遅延回路ＤＬ２は、合成信号ＳＴＢ’１を遅延させた遅延合成信号ＳＴＢ’２を生成する。例えば第ＮのドライバーブロックＤＢＮは、第２〜第（Ｎ−１）の遅延回路ＤＬ２〜ＤＬＮ−１を介して合成信号ＳＴＢ’１を入力し、第Ｎの遅延回路ＤＬＮは、合成信号ＳＴＢ’１をさらに遅延させた遅延合成信号ＳＴＢ’Ｎ（或いは合成信号ＳＴＢ’（Ｎ−１）を遅延させた遅延合成信号ＳＴＢ’Ｎ）を生成する。第２〜第（Ｎ−１）の遅延回路ＤＬ２〜ＤＬＮ−１の各々は、例えば特許文献１の図６に示されるような非反転型の遅延回路（例えば偶数個のインバーター）で構成することができる。なお、第２〜第（Ｎ−１）の遅延回路ＤＬ２〜ＤＬＮ−１の一部は、例えば特許文献１の図７で示されるように省略してもよい。また、第２〜第（Ｎ−１）の遅延回路ＤＬ２〜ＤＬＮ−１の各々は、例えば特許文献２の図３に示されるような反転型の遅延回路（例えば１個のインバーター）で構成してもよい。
【００６１】
第１〜第Ｎの後段ラッチＬＴ１Ｄ〜ＬＴＮＤの各々は、合成信号ＳＴＢ’１又は合成信号ＳＴＢ’１を遅延させた遅延合成信号（ＳＴＮ’２、・・・、ＳＴＢ’Ｎ）に基づき画素データをラッチする。図８の例では合成信号ＳＴＢ’１又は合成信号ＳＴＢ’１を遅延させた遅延合成信号は、インバーター（広義には、反転回路）を介して第１〜第Ｎの後段ラッチＬＴ１Ｄ〜ＬＴＮＤの各々に入力される。例えば、第１のドライバーブロックＤＢｊ−１内のインバーター（第１の反転回路）は、合成信号ＳＴＢ’１を反転させた反転合成信号を生成する。反転合成信号が例えばＨｉｇｈを示すとき、第１の後段ラッチＬＴ１Ｄは、第１のラッチＬＴ１にラッチされる１ビットデータ（ラッチ出力信号）を通過させる。また、第２のドライバーブロックＤＢｊ−２内のインバーター（第２の反転回路）は、遅延合成信号ＳＴＢ’２を反転させた反転遅延合成信号を生成する。反転遅延合成信号が例えばＨｉｇｈを示すとき、第２の後段ラッチＬＴ２Ｄは、第２のラッチＬＴ１にラッチされる１ビットデータ（ラッチ出力信号）を通過させる。また、ｊ番目の後段ラッチＬＴｊの出力（後段ラッチ出力信号）は、ｊ番目の出力制御回路ＯＣｊに入力される。
【００６２】
ｊ番目の出力制御回路ＯＣｊは、合成信号ＳＴＢ’１（狭義には、合成信号ＳＴＢ’１を遅延させた遅延合成信号）と、ｊ番目のドライバーブロックＤＢｊに対応した画素データ（ｊ番目の後段ラッチＬＴｊＤにラッチされた１ビットデータ）とに基づいて、ｊ番目の出力制御信号ｃｎｔｊを生成する。具体的には、図８の例では、例えば第１の出力制御回路ＯＣ１は、合成信号ＳＴＢ’１と第１の後段ラッチＬＴ１Ｄにラッチされる第１の画素データ（例えば、第１の主画素データＰｍａｉｎ１）（後段ラッチ出力信号）とをＡＮＤ演算（広義には、論理積演算）を実行し、第１の出力制御信号ｃｎｔ１を得る。また、第２の出力制御回路ＯＣ２は、遅延合成信号ＳＴＢ’２と第２の後段ラッチＬＴ２Ｄにラッチされる第２の画素データ（例えば、第２の主画素データＰｍａｉｎ２）（後段ラッチ出力信号）とをＡＮＤ演算（広義には、論理積演算）を実行し、第２の出力制御信号ｃｎｔ２を得る。
【００６３】
図８の例では、第１〜第Ｎの出力制御回路ＯＣ１〜ＯＣＮの各々は、ＡＮＤ回路である。ＡＮＤ回路は、ＮＡＮＤ回路とインバーター（ＮＯＴ回路）との組み合わせでもよい。或いは、ｊ番目の出力制御回路ＯＣｊは、ＡＮＤ回路の代わりに、特許文献２の図８、図９のようなＮＯＲ回路でもよく、合成信号ＳＴＢ’１（又は合成信号ＳＴＢ’１を遅延させた遅延合成信号）は、負論理出力であってもよく、ｊ番目の後段ラッチＬＴｊＤの出力（後段ラッチ出力信号）も、負論理出力であってもよい。
【００６４】
図８の例では、第１〜第Ｎの出力トランジスターＯＤ１〜ＯＤＮの各々は、Ｎ型のトランジスターにより構成される。ｊ番目の出力トランジスターＯＤｊのドレインが、ｊ番目のドライバー出力ＤＯｊとなる。第１〜第Ｎの出力トランジスターＯＤ１〜ＯＤＮのソースには、接地電源電圧ＧＮＤが供給される。ｊ番目の出力トランジスターＯＤｊのゲートには、ｊ番目の出力制御回路ＯＣｊからのｊ番目の出力制御信号ｃｎｔｊが供給される。図８の例では、ｊ番目のドライバーブロックＤＢｊにおいて、ｊ番目の出力制御信号ｃｎｔｊにより、ｊ番目の出力トランジスターＯＤｊのソース・ドレイン間が電気的に導通することで、ｊ番目のドライバー出力ＤＯｊが接地電源電圧ＧＮＤに設定される。
【００６５】
図９は、図８のサーマルヘッドドライバー１０−１の動作例のタイミング図を示す。図９の例では、例えば熱履歴制御のような２つの画素データ（ｊ番目の主画素データＰｍａｉｎｊ及びｊ番目の副画素データＰｓｕｂｊ）でｊ番目の出力ドライバーＯＤｊのドライバー出力ＤＯｊのＨｉｇｈ又はＬｏｗを決定する。
【００６６】
第１のドライバーブロックＤＢ１の第１の主画素データＰｍａｉｎ１及び第１の副画素データＰｓｕｂ１がそれぞれ、例えばＨｉｇｈ（「１」）及びＬｏｗ（「０」）を示す場合、第１のドライバーブロックＤＢ１の第１の出力制御信号ｃｎｔ１は、図９に示す波形を示す。また、第２のドライバーブロックＤＢ２の第２の主画素データＰｍａｉｎ２及び第２の副画素データＰｓｕｂ２がそれぞれ、例えばＨｉｇｈ（「１」）及びＬｏｗ（「０」）を示す場合、第２のドライバーブロックＤＢ１の第２の出力制御信号ｃｎｔ２は、図９に示す波形を示す。
【００６７】
図９に示すように、第２の出力制御信号ｃｎｔ２の立ち上がりは、遅延合成信号ＳＴＢ２’の遅延時間と同様に、第１の出力制御信号ｃｎｔ１の立ち上がりと比較して遅延する。他方、第２の出力制御信号ｃｎｔ２の立ち下がりは、遅延合成信号ＳＴＢ２’内在するラッチ信号の遅延時間と同様に、第１の出力制御信号ｃｎｔ１の立ち下がりと比較して遅延する。このように、第２の出力制御信号ｃｎｔ２がＨｉｇｈを示す期間は、第１の出力制御信号ｃｎｔ１がＨｉｇｈを示す期間と等しくなる。従って、第２の出力制御信号ｃｎｔ２で第２の発熱素子７０１−１が駆動又は加熱される期間は、第１の出力制御信号ｃｎｔ１で第１の発熱素子７０２−１が駆動又は加熱される期間と等しくなる。
【００６８】
図８の例において、サージ電圧をより効果的に低減するためには、第２〜第（Ｎ−１）の遅延回路ＤＬ２〜ＤＬＮ−１の各々における遅延時間を大きくすることができる。即ち、非反転型の遅延回路を構成するインバーターの数を大きくすることができる。他方、図４（第２の比較例）の構成のように、１つのドライバーブロックに２つの非反転型の遅延回路を採用する場合、ドライバーブロックの数が大きくなる程、チップサイズが大きくなってしまう。言い換えれば、図８の構成は、チップサイズの増大を防ぐことができる。
【００６９】
また、図４（第２の比較例）の構成のように、ＬＡＴ信号を遅延させる場合、第ＮのラッチＬＴＮが画素データ（例えば、第Ｎの主画素データＰｍａｉｎＮ）を取り込むまで、シフトレジスターは、次の画素データ（例えば、第Ｎの副画素データＰｓｕｂＮ）の転送を待つ必要がある。他方、図８の構成では、第ＮのラッチＬＴＮに入力されるラッチ信号ＬＡＴは、遅延していないので、このような問題が生じない。
【００７０】
３．  電子機器
図１０は、印刷システムの外観図を示す。
図１０に示される印刷システムは、ホストコンピューター（広義には制御部）と、レシート２０１等を発行するプリンター２０４とを含む。ホストコンピューターは、本体２０５と、表示装置（広義には、電気光学装置）２０６と、キーボード２０７と、ポインティングデバイスとしてのマウス２０８とを含む。プリンター２０４（広義には、電子機器）は、例えば図８に示されるサーマルドライバー１０−１を含む。
【００７１】
図１１は、図１０に示されるホストコンピューターの構成例を示す。ホストコンピューターでは、ＣＰＵ２１１に、バスライン２１２を介して、プログラムデータ等が格納されたＲＯＭ２１３、データ処理の作業エリアや印刷データがバッファリングされるＲＡＭ２１４、プリンター２０４に印刷データや印刷コマンド等を送信する通信インタフェース２１５、表示装置２０６を駆動制御して表示データに対応する文字等を表示させるディスプレイコントローラー２１６、キーボード２０７から入力キーに対応するキー信号を取り込むキーボードコントローラー２１７、マウス２０８とのデータ等のやり取りを制御するマウスコントローラー２１８が接続されている。また、プリンター２０４は、通信インタフェース２１５からの印刷データ（広義には、シリアルデータ）等を受信する通信インタフェース２１９を含む。
【００７２】
ＣＰＵ２１１は、ＲＯＭ２１３又はＲＡＭ２１４に格納されたプログラムに従って印刷処理を実行し、印刷データをＲＡＭ２１４に展開したり、ＲＡＭ２１４の印刷データを、通信インタフェース２１５を介してプリンター２０４に転送したりすることができる。
【００７３】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。
【符号の説明】
【００７４】
１０−１，１０−２，１０−Ｍ  サーマルドライバー、
７０１−１，７０２−１，７０３−１，７０Ｎ−１  サーマル抵抗素子、
７２  セラミック板、  ２０１  レシート、  ２０４  プリンター、  ２０５  本体、
２０６  表示装置、  ２０７  キーボード、  ２０８  マウス、  ２１１  ＣＰＵ、
２１２  バスライン、  ２１３  ＲＯＭ、  ２１４  ＲＡＭ、
２１５，２１９  通信インタフェース、  ２１６  ディスプレイコントローラー、
２１７  キーボードコントローラー、  ２１８  マウスコントローラー、
ＣＬＫ  クロック信号、ｃｎｔ１，ｃｎｔ２，ｃｎｔＮ  出力制御信号、
ＤＢ１，ＤＢ２，ＤＢＮ  ドライバーブロック、  ＤＬ２，ＤＬＮ  遅延回路、
ＤＯ１，ＤＯ２，ＤＯＮ  ドライバー出力、  ＧＮＤ  接地電源電位、
ＬＡＴ  ラッチ信号、  ＬＧ  合成回路、  ＬＴ１，ＬＴ２，ＬＴＮ  ラッチ、
ＬＴ１Ｄ，ＬＴ２Ｄ，ＬＴＮＤ  後段ラッチ、
ＯＣ１，ＯＣ２，ＯＣＮ  出力制御回路、
Ｐｍａｉｎ１，Ｐｍａｉｎ２  主画素データ、
Ｐｓｕｂ１，Ｐｓｕｂ２  副画素データ、  ＳＩ  シリアルデータ、
ＳＴＢ  ストローブ信号、  ＳＴＢ’１  合成信号、
ＳＴＢ’２，ＳＴＢ’Ｎ  遅延合成信号、  ＶＨ  電源電圧、
ＸＳＴＢ  反転ストローブ信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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