(57)【特許請求の範囲】
【請求項１】
非対称な挙動を示す単一又は複数のメモリセルであって、
メモリセルが、第１電気状態において放射による攻撃を受けたときに第２電気状態に状態を変更する感応性を有し、この感応性が、前記第２電気状態から前記第１電気状態に移行するよりも、前記第１電気状態から前記第２電気状態に移行する場合の方が低いことから、非対称な挙動が生じ、
非対称な挙動を示す前記メモリセルによってメモリセル対が形成され、
１つのメモリセル対の第１セルに第１の二進情報が格納され、前記メモリセル対の第２セルに第２の二進情報が格納される、メモリセルと、
１つのメモリセル対の両メモリセルに、２つの整合した情報の代わりに、２つの矛盾した情報が格納されていることを検出する検出器と
を含むメモリであって、
誤った論理状態である第１電気状態に相当する情報が格納されたメモリセル対に対応する電気的非感応な第１電気状態に相当する情報が格納されている参照メモリセルと、
正しい論理状態である第２電気状態に相当する情報がメモリセル対のメモリセルに格納され、両メモリセルの状態が矛盾するとき、前記参照メモリセルに格納された情報を出力する論理回路とを含み、
前記参照メモリセルに格納された情報を反転して出力することを特徴とするメモリ。
【請求項２】
前記第２の二進情報が、両方の情報が整合する、前記第１の二進情報の電気状態と同じ電気状態に相当し、矛盾する情報が、相補的電気状態に相当する情報であることを特徴とする請求項１に記載のメモリ。
【請求項３】
前記第２の二進情報が、両方の情報が整合する、前記第１の二進情報の電気状態の相補的電気状態に相当し、矛盾する情報が、同じ電気状態に相当する情報であることを特徴とする請求項１に記載のメモリ。
【請求項４】
前記検出器が、前記セルのうち放射の故に状態を変えたセルを検出し、
論理回路が、正しい状態にあるセルとして他方のセルを指し示すことを特徴とする請求項１から３のいずれかに記載のメモリ。
【請求項５】
前記メモリセル対の前記参照メモリセルが、第１電気状態にあることを特徴とする請求項１から４のいずれかに記載のメモリ。
【請求項６】
前記メモリセルがＤＲＡＭ又はＥＰＲＯＭタイプであることを特徴とする請求項１から５のいずれかに記載のメモリ。
【請求項７】
二重化されたメモリセルに接続されたビット線と、
前記ビット線に接続されたＸＯＲゲートと、
前記ＸＯＲゲートによって制御されるデュプレクサとを含み、
前記デュプレクサが、前記ビット線の１つ及び参照セルから出るビット線を入力部で受けることを特徴とする請求項１から４のいずれかに記載のメモリ。
【請求項８】
請求項１から７のいずれかに記載のメモリの、パーソナル型コンピュータでの使用。
【請求項９】
訂正すべきデータを２つのデータバンク中に記憶し、一方のバンク中のエラーを検出し、他方のバンクの内容によって前記エラーを訂正するメモリポイントが非対称な挙動を示すメモリ中に記憶されたデータのエラー検出及び訂正方法であって、
メモリセルが、第１電気状態において放射による攻撃を受けたときに第２電気状態に状態を変更する感応性を有し、この感応性が、前記第２電気状態から前記第１電気状態に移行するよりも、前記第１電気状態から前記第２電気状態に移行する場合の方が低いことから、非対称な挙動が生じ、
非対称な挙動を示すメモリセルを用いて、メモリセル対を形成し、
メモリセル対の第１セルに第１の二進情報が格納され、前記メモリセル対の第２セルに第２の二進情報が格納され、
メモリセル対の参照メモリセル中に、前記第１電気状態に相当する電気的非感応な情報を記憶し、メモリセル対の前記メモリセルに、２つの整合した情報の代わりに、２つの矛盾した情報が格納されていることを検出し、
論理回路を用いて、前記メモリセル対の状態が矛盾するとき、参照セルに格納された情報を反転して出力することを特徴とする方法。
【請求項１０】
エラーを検出した後、訂正することを特徴とする請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリポイントが、非対称な記憶挙動を示す電子メモリのエラー検出及び訂正方法を対象とする。本方法は、航空及び宇宙用途で、外部エネルギー相互作用に対して感応性を有するにもかかわらず、市販の、特殊な保護のない電子メモリを使用することを可能にする。本方法は、自然又は人工放射線によって擾乱を受ける環境において回転させられるシステムに搭載された、非対称な挙動を有する半導体をベースとする全てのメモリ群に応用できる。
【背景技術】
【０００２】
自然放射線環境の場合、本発明の保護効果は、特異的効果と呼ばれる。電子メモリ中に記憶された１つ以上の論理的情報の反転によって表される非破壊的効果のことである。このタイプの効果は、直接又は間接的に、イオン化粒子の通過に続く電荷の移動によって引き起こされる。
【０００３】
現在この問題に取り組むために、幾つかのエラー検出及び訂正技術が存在し、かつ利用されている。とはいえそれらの有効性は、その複雑さ及びコストに比例する。そのためそれらの使用は、多くの場合システムの最も重大な要素に限られる。ビットと呼ばれる単位情報は、二進値であり、値「１」又は「０」を取り得る。複数ビットの集合を、ワードと呼ぶ。エラー検出及び訂正技術の有効性を判定する基準は、ワード中で検出され得るエラービット数、訂正され得るエラービット数、処理時間、並びにこれらの検出及び訂正を行うために必要なリソースの量である。効率Ｒは、訂正すべきビット数と記憶すべきビット数の比である。
【０００４】
複雑さの順に、様々な検出及び訂正技術は区別される。パリティコード技術は、１ワード中の単一エラーの検出を可能にする。ｎビットにコード化された情報について、１つの相補ビットが記憶される。この技術は、エラーの訂正を可能にしない。ハミングコード技術は、１ワード中の２つのエラーの検出及び１つのエラーの訂正を可能にする。すなわち例えば、ハミングコード（１１，７）は、４つの追加ビットを付加することにより、７ビットの情報を保護することを可能にする。このコードは、効率、すなわち有効ビット数に対する伝送ビット数の比が、１ワード中の単一ビット訂正の枠内で最大であるコードである。
【０００５】
リードサロモン（Ｒｅｅｄ  Ｓａｌｏｍｏｎ）コード技術は、同一ワード中の複数のエラーを訂正する。Ｎビットの情報について、Ｋビットを訂正するために、Ｎ＋２Ｋビットを記憶する必要がある。したがって１ワードのＮビット全部を訂正するには、３×Ｎビットを記憶する必要がある。したがって効率は、Ｒ＝１／３である。
【０００６】
三重化技術（Ｌａ  ｔｅｃｈｎｉｑｕｅ  ｄｅ  ｔｒｉｐｌｉｃａｔｉｏｎ）は、三重の冗長性を使用する。すなわち各データは、３通りに記憶される。ボータタイプの要素が、３つのデータを比較し、少なくとも２回現れる値を選択する。前の技術と同様に、１ワードのＮビットを保護するには、３×Ｎビットを記憶する必要がある。したがって効率は、同様にＲ＝１／３である。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
したがって現在、１ワードのビット全部を保護するシステムは、最低で３倍の情報を記憶する必要があり、すなわち効率Ｒ＝１／３である。ここに提案する発明は、長さがいかなるものであれ、１ワードのビット全部を検出及び訂正することを可能にし、かつ既存の技術よりも少ない追加ビットの記憶しか必要としない技術であり、効率は、Ｒ＝１／２に近い。
【課題を解決するための手段】
【０００８】
本発明は、記憶構造の非対称又は反対称の挙動が確認され、かつ可能な２つの状態の一方が、外部擾乱に対して感応性を有さない、幾つかの電子メモリ群に固有の特性に基づく。
【０００９】
２つの反結合インバータを利用する、例えばＳＲＡＭメモリポイントの場合のように、情報が対称構造中に蓄積記憶されるときに対称な挙動を示すメモリについて述べる。図１は、この点に関して対称構造のＳＲＡＭメモリポイントを示す。
【００１０】
一方、非対称な挙動を示すメモリとは、例えばある量の電荷を蓄電するキャパシタンス、又は浮動グリッド中にある量の電荷を蓄電するトランジスタのように、論理的情報が、非対称構造中に記憶されるメモリを意味する。
【００１１】
本発明は、揮発性及び不揮発性タイプのメモリに差別なしに応用される。揮発性メモリとは、電源を切ったとき記憶された情報が失われるメモリを意味する。反対に、不揮発性メモリとは、電源を切っても情報を保持するメモリを示す。
【００１２】
非対称な挙動を示す揮発性のメモリのうちで、論理的情報が容量性構造中に記憶される、ＤＲＡＭメモリ、ダイナミックランダムアクセスメモリ群（ＶＤＲＡＭ、ＲＤＲＡＭ、ＸＤＲ  ＤＲＡＭ、ＤＲＡＭ  ＥＤＯ、ＤＤＲ、ＤＤＲ２、ＤＤＲ３、ｅＤＲＡＭ、ＤＲＡＭ  ＦＰＭ．．．）を例として挙げることができる。記憶される情報は、キャパシタンスが充電されるか否かに応じて、論理「１」でも「０」でもよい。
【００１３】
図２は、構造の一例の断面図、並びにＤＲＡＭメモリポイントの関連した略図を示す。このメモリポイント１は、トランジスタＭ１によってビット線２に連結されたコンデンサＣ１を含む。トランジスタＭ１は、そのグリッドに連結されたワード線３によって制御される。メモリポイントが１を記憶するとき、トランジスタＭ１に連結されたコンデンサの電極板の電位は、ＶＣＣとなる。０を記憶するとき、その電位は、アース電位となる。非対称な挙動を示す不揮発性のメモリは、記憶素子として浮動グリッドを有するトランジスタを有するＥＰＲＯＭ及びＦＬＡＳＨ群のメモリである。
【００１４】
本発明は、単一又は複数セルであれ、上述のメモリに適用される。物理的構造により１つの二進情報を記憶するメモリを、単一セルメモリと呼ぶ。同じ物理的構造中に複数の二進情報を記憶するメモリを、複数セルメモリと呼ぶ。
【００１５】
セルの物理的状態を、例えばＤＲＡＭメモリのコンデンサの関連する電極板に電子が蓄電されている、若しくは蓄電されていない、又はＥＰＲＯＭ若しくはＦＬＡＳＨの浮動グリッドを有するトランジスタの浮動グリッド中に電子が蓄電されている、若しくは蓄電されていない、セルの物理的状態を、電気状態という意味で状態と呼ぶ。
【００１６】
電気状態とは対照的に、読取りモードの基本的に読取りプロトコルに応じて、値が１又は０である論理状態を、二進情報と呼ぶ。正論理であるか、負論理であるかに応じて、コンデンサのプレート上又は浮動グリッド中に蓄電された電子の同じ電気状態が、異なる２つの論理状態に対応し得る。
【００１７】
使用される物理的特性は、非対称な挙動を示すメモリセルの２つの可能な状態の一方の寄生電荷収集に対する非感応性である。換言すると、外部擾乱を受ける状態を１つしか有さないことが、このタイプのセルの特殊性である。したがって反対の状態は、非感応性である。
【００１８】
例えば、二進情報が電荷の存在又は不在によって表されるＤＲＡＭメモリについて、セルが充電されたキャパシタンスを有する場合に、セルは、すでに含んでいる電荷よりも高い電荷を含むことができないので、外部攻撃によって誘発される追加の電荷の付加は、効果を有さない。セルが完全に充電されていないとしても、効果は、その論理状態の強化である。
【００１９】
したがってその充電状態は、非感応性状態であり、その放電状態は、感応状態である。外部攻撃によって収集された電荷は、ＮＭＯＳトランジスタのための電子であり、したがって非感応性状態は、キャパシタンスが負に充電された状態であり、したがってトランジスタＭ１に連結された電極板が、電子を充電された状態である。ＰＭＯＳトランジスタについては、収集されるのはホールであり、したがって逆の議論が適用される。
【００２０】
本発明の実施は、周辺回路の構成に固有の他の特性も考慮に入れている。この特性は、メモリセルの半分、すなわち相補カラムに連結されたメモリセルに対する、物理的状態とは反対の論理状態の読取りである。
【００２１】
したがって２つの読取りモードについて述べる。第１モードは、正論理である。この第１モードは、例えばメモリセルの第１部分について、電子の存在を、第１の所与の二進状態として解釈する。一方、第２モードは、負論理である。この第２モードは、例えばメモリセルの第２部分について、同じ電子の存在を、第１の所与の二進状態とは相補的な、第２の所与の二進状態として解釈する。
【００２２】
その結果、所与のセル及び所与の状態について、論理「１」又は論理「０」として読み取られる、確率が等しくなる。
【００２３】
この態様を示すために、図３は、ＤＲＡＭタイプのセル全体の読取りサイクルの説明を可能にしている。構成により、各セル、すなわちセル１及びセル２は、線（ワード線）、及びカラム（ビットカラム）に連結される。カラムは、対で機能する。
【００２４】
第１の時点で、２つのカラム２及び２’、すなわちセル１及びその相補セル２に接続されたカラムは、公知の電圧レベルに事前充電される。セルのワード線３が選択されると、セル１とそのカラム２の間で電荷移動があり、それにより、カラムの電圧が変動する。この変動（正又は負）は、約十ミリボルトである。次いでこの電圧が、相補カラムの電圧と比較され、その差を増大させるために、増幅器４及び５がアクティブ化される。次に信号が、論理電圧を送出する任務を負う差動増幅器６の２つの入力の一方に達する。その正入力の電圧が、その負入力の電圧よりも大きい場合、論理出力は「１」である。逆の場合、出力は「０」である。
【００２５】
このように、差動増幅器は、その設計により、その負入力の値、すなわち相補カラムに連結された入力の値を系統的に反転させる。
【００２６】
したがって本発明は、非対称構造を有する市販の電子メモリに固有の特性、すなわちそれらの２つの状態の一方の外部攻撃に対する非感応性の利用を強く推奨する。この非感応性は、自然放射環境によって引き起こされる擾乱に耐えるメモリアーキテクチャの設計を可能にする。
【００２７】
一般的に、本発明は、同一又は相補的な周期構造が存在する、非対称な挙動を示すあらゆる構成要素に応用される。
【００２８】
本発明は、それぞれ別個の構造に登録され、これら同じ構造の非感応性パターンの参照と関連した、保護すべきデータの複製に基づく、エラー検出及び訂正方法を実施する。
【００２９】
基本的原理の例示は、非感応性パターンの参照及び複製とともに、単一のセルから構成される３つの構造を利用する。
【００３０】
本発明によれば、読取りモードがいかなるものであれ、参照の電気状態が、攻撃によって変化し得ない状態にあることが重要である。概して、イオン又は光子攻撃のために電子が構成要素中に拡散した場合、これらの電子は、どこにでも蓄電され得る。したがって、参照メモリセル中に蓄電されることもあり得る。参照メモリセルが、蓄電された電子をすでに持っている状態にある場合、電子をもう少し多くもっても、その電気状態も、論理状態も変化しない。かかる選択により、参照は、外部攻撃に対して非感応性である。参照は、その読み取られた電気状態に応じて、変化できなかった電気状態が何であったかも示す。
【００３１】
したがって本発明は、
−非対称な挙動をする単一又は複数のメモリセルを含み、
−メモリセルが、第１電気状態において、放射による攻撃を受けたときに、第２電気状態に状態を変更する感応性を有し、この感応性が、前記第２状態から前記第１状態に移行するよりも、前記第１状態から前記第２状態に移行する場合の方が低いことから、非対称な挙動が生じ、
−非対称な挙動を示すメモリセルによってメモリセル対が形成され、
−１つのメモリセル対の第１セルに第１の二進情報が格納され、前記メモリセル対の第２セルに第２の二進情報が格納される、メモリであって、
−１つのメモリセル対の両メモリセルに、２つの整合した情報の代わりに、２つの矛盾した情報が格納されていることを検出する検出器と、
−前記第１状態に相当する情報が格納された、メモリセル対の参照メモリセルと、
−メモリセル対の参照メモリセルに応じて、前記メモリセル対の両メモリセルのうち正しい状態にあるメモリセルを指し示す論理回路と
を含むことを特徴とするメモリを対象とする。
【００３２】
本発明は、
−訂正すべきデータを２つのデータバンク中に記憶し、
−一方のバンク中のエラーを検出し、
−他方のバンクの内容によって前記エラーを訂正する、
メモリポイントが非対称な挙動を示すメモリ中に記憶されたデータのエラー検出及び訂正方法であって、
−メモリセルが、第１電気状態において放射による攻撃を受けたときに第２電気状態に状態を変更する感応性を有し、この感応性が、前記第２状態から前記第１状態に移行するよりも、前記第１状態から前記第２状態に移行する場合の方が低いことから、非対称な挙動が生じ、
−非対称な挙動を示すメモリセルを用いて、メモリセル対を形成し、
−メモリセル対の第１セルに第１の二進情報が格納され、前記メモリセル対の第２セルに第２の二進情報が格納され、
−メモリセル対の参照メモリセル中に、前記第１状態に相当する情報を記憶し、
−メモリセル対の前記メモリセルに、２つの整合した情報の代わりに、２つの矛盾した情報が格納されていることを検出し、
−論理回路を用いて、前記メモリセル対の参照メモリセルに応じて、前記メモリセル対のメモリセルのうち正しい状態にあるメモリセルを指し示す
ことを特徴とする方法も対象とする。
【００３３】
以下に続く説明を読み、添付の図面を検討すれば、本発明は、より良く理解されるであろう。図面は、本発明の参考としてのみ提示され、いささかも限定として提示されない。
【図面の簡単な説明】
【００３４】
【図１】すでに解説した、対称構造のＳＲＡＭメモリポイントを示す図である。
【図２】すでに解説した、非対称構造の一例の断面図、並びにＤＲＡＭメモリポイントの関連した略図である。
【図３】すでに解説した、ＤＲＡＭタイプのセル全体の読取りサイクルを示す図である。
【図４】本発明の基本的原理を示す、正の読取りモードによる、非対称な挙動を示す同じ３つの構造を示す図である。
【図５】本発明の基本的原理を示す、負の読取りモードによる、非対称な挙動を示す同じ３つの構造を示す図である。
【図６】エラーの様々な可能性、及び参照パターンに応じた関連した訂正を示す図である。
【図７】細区分がバンクである、単一パッケージ構成の例を示す図である。
【図８】参照パターンカラムと見なされるカラム０を備える、同じ例を示す図である。
【図９】誤りに耐える複数パッケージアーキテクチャの原理を示す図である。
【図１０】エラー検出及び訂正論理の略図である。
【発明を実施するための形態】
【００３５】
すなわち図４の上部に、ＤＲＡＭのセル８と対にされた（ＤＲＡＭの）セル７を概略的に示した。問題のＤＲＡＭメモリは、そのセルが非対称な挙動をとるメモリである。ＥＰＲＯＭと同様に、他の全てのカテゴリのＤＲＡＭについても、更に一般的には、セルの電子挙動が対称でない全てのメモリについても同様である。セル７及び８は、同一の情報を記憶しなければならないという意味で、対にされる。セル７及び８は、例えば同じワード線上で、メモリの異なる場所に位置するが、ここでは一方が構成要素のメモリ面の左半面Ｇに、他方がメモリ面の右半面Ｄにある。同じ情報を記憶するために２つのセルを有することは、それだけでも記憶効率が１／２であり、冗長性があることを示す。２つのセルを対にすることは、更に複雑であってもよく、例えばそれらのアドレス語が相補的であってもよい。あらゆる場合に、セルは、整合した情報を記憶しなければならない。
【００３６】
上記で言及した取決めにより、所与の読取りモードについて、２つのセル７及び８は、コンデンサの電極板上に存在する＋によって記号表記される二進論理状態０を記憶する。この電気状態は、変化する可能性があるという意味で不安定な状態である。実際それは、攻撃後に生じる状態であり、図４の下部、ダッシュの下に示されるように、電子が左半面のセル７の電気状態を変化させ、その電気状態＋が、電気状態−に低下している（読取りが論理１を表す）。
【００３７】
このセル７及び８の対に割り当てられた参照セル９は通常、攻撃に対して非感応性の電気状態にある。コンデンサは、電子を蓄電し、読取りモードを考慮すると、論理１を示す。したがってセル９は、攻撃を受けたとしても、電気状態も、論理状態も変化し得なかった。
【００３８】
セル７及び８の読取りの妥当性を確認する前に、検出器により、セルが整合した論理状態を示すことを確認する。整合したとは、攻撃を受けない２つのセルが、同じ最終論理状態を示さなければならないことを意味する。図４及び５に示すように、対のセル７及び８は、両方とも同じ読取りモード（図４では正の読取りモード、図５では負の読取りモード）で読み取られるか、相補的モードで読み取られる。両方のセルが同じモードで読み取られる、図４及び５の場合に、対の両方のセルは、同じ論理状態を指し示すために同じ電気状態をとる。セルが、相補的モードで読み取られる場合、対の両方のセルは、同じ論理状態を指し示すために相補的電気状態をとる。
【００３９】
したがって図４及び図５の場合に、整合した情報を表す整合した状態は、両方のセル７及び８が、同じ電気状態にあり、したがって同じ読取りモードで同じ論理状態にあり、それが一緒になって同じ最終論理状態を表すものである。そうでない場合、セルは矛盾した状態にある。これは図４の下部及び図５の下部で見られ、矛盾する状態が、読取り妥当性確認用検出器によって検出されている。読取り妥当性確認用検出器とは、読み取られた情報が整合しているかどうか、したがって両方とも正しいか、又は矛盾しているかをわかるようにできる検出器である（後段参照）。この場合は一方のみが正しい。
【００４０】
この矛盾した状態から、両方の情報のうちの一方が間違っていると推論する。参照セル９が非感応性状態にあることを理解すると、セル９と同じ電気状態にあるセル７のみが、変化したと推論できる。実際、セル８は、電荷−を有する電気状態から、電荷＋を有する電気状態への移行が、外部攻撃の影響下で可能ではなかったので、この移行をできなかった。したがってセル８は、ここでは正しい状態にあり、電気状態が参照セル９と同じであるセル７が、誤った状態にある。
【００４１】
したがってこれらの推論により、セル８が変化せず、セル７が変化し、変化して、誤った状態にある参照セルの状態になったのがセル７であると容易に言明できる。
図５については、負の読取りにより、参照セルは、電子を常に蓄電する（コンデンサ上の−の存在）が、その論理状態は、図４の１ではなく０である。
正又は負の読取りのどちらの場合にも、確認時の正しい論理状態は、参照セルの論理状態とは逆の状態である。
【００４２】
読取り時に、図６で、（図４のように正の論理で）情報がセル７及び８に関して０及び０ならば、これらの０及び０が両方とも非感応性状態に相当するので、参照セルの値がいかなるものであれ、正しい情報は０となる。これらの情報が１及び１である場合も、両方とも感応性であるので、いずれも変化しなかったならば、正しい情報は、両方のセルにおける出発情報なので、同様である。
【００４３】
図６の表の３行目は、（変化したのが右半面のセルであり、左半面のセルでないことがそこに示されることを除き）図４に相当する。実際、参照が１と読み取れるとき、間違っているのは、１と読み取れるセルであり、したがって正しいのは０と読み取れるセルである。表の４行目は、図５に相当する。実際、参照が０と読み取れる時、間違っているのは、０と読み取れるセルであり、したがって正しいのは１と読み取れるセルである。図６の表の５及び６行目は、対の他方のセルが、攻撃によって影響を及ぼされた場合を示す。
【００４４】
実際のメモリのアーキテクチャは、メモリセルの様々な同一構造への分割に基づく。メモリ面の各構造は、各々が一意の座標であるライン番号及びカラム番号によって指し示される、幾つかのメモリの場所を含む。
【００４５】
この２つのパラメータは、置き換え可能であり、ラインによって指し示される全てのものは、カラムによって置き換えることができ、逆も可能である。同様に、本発明の概念は、同一の周期構造及び相補的周期構造に関して同様である。したがって、本文の続きにおいて両方のシナリオが適用できる。
【００４６】
同一要素に分割すると、各要素中で同じ座標によって指し示されたセルが、同じ非感受性パターンを持つことが保証される。
【００４７】
読取りの際に、エラー検出機構は、図７及び８の構造上で読み取られる、エラーがなければ同一であるはずの、Ｄ及びＤ’の値の単なる比較に基づく。エラー検出の場合、訂正機構が利用される。その場合、この訂正機構は、ビットの反転が可能な唯一の方向を調べ、このようにしてデータの初期値を見出すことを可能にする、免疫パターン：Ｒｅｆを知ることに基づく。
【００４８】
その場合、周期構造は、アドレス、アドレスの集合、ライン（又はカラム）、ライン（又はカラム）の集合、バンク、又はバンクの集合でよい。
【００４９】
参照セルがいくつ必要であるかを知る問題が生じ得る。例として、図７は、複製されたセルと同数の参照セルを設けることを提案している。この図は、細区分がバンクである、単一パッケージ構成の例を示している。バンクとは、ライン及びカラムのマトリックスを指す。各場所は、各バンク中で同じ免疫パターンを有するので、データＤ及びＤ’は、それぞれバンク０及びバンク１において同様の座標（Ｃｘ、Ｌｙ）に複製される。バンク２については、非感応性パターンの記憶に予約される。
【００５０】
このように、データのバンク０は、７のようなセルを収容し、バンク１は、８のようなセルを収容し、バンク２は、９のような参照セルを収容する。図７は、同じ構成要素における３つの３分の１メモリ面を有し、並置された３つの同一の構成要素に容易に変化する。実際、宇宙、イオン又は光子放射線の衝撃の大きさは、同じメモリ面内で、ましてや並置又は積層された異なる構成要素によって形成されたメモリ面内で、幾つかのセルに達するが、他のセルには達しないと想定するのに十分なほど小さい。
【００５１】
以上の説明では、最悪の場合で以前説明した三重化技術に等しい、効率Ｒをもつ本発明の原理を示した。すなわち、Ｎビットを保護するために、３×Ｎビットを記憶する必要がある。したがって効率は、Ｒ＝１／３である。
【００５２】
実際の適用例では、最適化されたアーキテクチャは、Ｒ＝１／２に近い効率を得ることを可能にする。そうするためには、参照パターンの記憶に割り当てられる空間の量を減少させることが問題になる。
【００５３】
メモリ面のアーキテクチャが、作成者から知らされないので、他の読取りモードでメモリ面が変化し得ることを理解すると、本発明の実施は、困難であり得る。したがって最適化は、各周期構造ごとに参照セルを設けることである。その場合、効率は、周期構造の数によって定義される。異なる構造が少ないほど、効率が１／２に近くなる。
【００５４】
図８の次の例において、各ラインが、周期構造に相当するという前提条件を提起する。すなわち、全てのセルが、同じライン中に同じ非感応性パターンをもつ。したがって、この前提条件に従えば、各ラインごとにただ１つのカラムを参照非感応性パターンとして使用することが可能である。
【００５５】
幾つかの構成要素において、読取りモードは、一方のラインから他方のラインに交互に変化する。この場合、セルのうち正しい状態にあるものを指し示すことを可能にする参照を自由に使えるように、図８で各ラインの最初、最後、又は中間、又はいずれかの部分に参照セルを置くことが重要である。この場合、読取りモードがわからなくても、矛盾する場合は、参照セルと同じ論理状態にあるセルが、誤った状態にあることが判る。
【００５６】
以上に示したアーキテクチャの例は、集積回路中に唯一の構成要素しか使用しない、単一パッケージメモリ構成を対象とするものである。
【００５７】
幾つかの同一構成要素が並列に使用される複数パッケージアーキテクチャを有する、特に個人用マイクロコンピュータにも同じ論理が適用できる。この場合、構成要素の１つが、非感応性パターンの参照として特に使用でき、他の構成要素は、データの複製に役立つ。
【００５８】
この複数パッケージ構成は、幾つかのパッケージ１０〜１３が並列に配列される、例として図９で使用されるものである。したがって同一の周期構造は、それ自体がデータバスに連結された構成要素である。実際、メモリの非感応性パターンは、参照毎に、かつ回路の新規バージョン毎に異なるが、その代わり構成要素の同じロットについては同一である。
【００５９】
すなわち提案されたアーキテクチャは、同じ論理アドレスについては同じ非感応性状態を示す、同じロットの複数の構成要素の使用に基づく。このアーキテクチャは、参照パターンの記憶専用の構成要素１４を使用し、一方、他のユニットは、複製されたデータを記憶する。上記データバスの各ビットごとに、ある信号が主たる構成要素から生じ、第２の信号が、第２の構成要素から生じ、第３の信号が、参照構成要素から生じる。
【００６０】
図１０は、データ線に関して作製される論理電子回路の概略例を表す。この回路は、連続した情報の流れを遮ることなく、エラーを即座に検出及び訂正することを可能にする。この論理回路は、図９に表したデータバスの線上に置かれる。この論理回路は、マルチプレクサ１５と、インバータ１６と、ＸＯＲゲート１７とからなる。ゲート１７は、２つのデータＤ及びＤ’を受け取り、それらが同一かどうか判定する。同一である場合、ゲート１７は、マルチプレクサ１５が、データＤの状態を伝送するように、マルチプレクサ１５を作動させる。そうでない場合は、以上で見たことに従って、マルチプレクサ１５は、参照の状態の反対を伝送する。参照が擾乱を受けたセルを示し、したがって正しいのが他方のセルであり、したがって正しいのが参照の逆であり、すなわちインバータ１６であることが判ったからである。
【００６１】
このようにこのタイプのメモリのビット線１８及び１９は、この検出器１５〜１７に連結されており、それらが同時にエラーを検出し、かつ訂正する。ここでは、ビット線１８及び１９は、異なるものとして具体化されている。ただし、２つのメモリゾーン、すなわち基本ゾーン及び複製ゾーンに共通の唯一のビット線を、それらを順番に読み取るマルチプレクサを介して設けることも可能である。すなわち同じ線が、２本の線と等価になる。
【００６２】
当然のことながら、エラー検出後、それを訂正する。実際には、誤ったデータを参照セル中で読み取られた値の逆で書き直す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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