(57)【特許請求の範囲】
【請求項１】
半導体ウエハの表面に半導体製造工程を経て形成され、個々に区画するダイシング領域を切断することで分離される半導体素子部と、
前記ダイシング領域に隣接する前記半導体素子部間にわたり設けられ、前記ダイシング領域を切断した後も前記個々の半導体素子部の外周領域に残り、前記半導体素子部を個々に識別するための少なくとも１つ以上の凹部又は凸部からなる識別部を備えた半導体チップであって、
前記凹部又は凸部からなる識別部は、前記半導体素子部の端部から前記半導体チップの端部まで延びていることを特徴とする半導体チップ。
【請求項２】
前記識別部は、半導体製造工程において、前記半導体ウエハの全表面に全面露光する際に、個々の半導体素子部に対応して個別に付与されることを特徴とする請求項１に記載の半導体チップ。
【請求項３】
前記識別部は、半導体製造工程において、前記半導体ウエハの全表面を複数回に分けて露光する際に、前記半導体ウエハ表面の露光位置を特定する露光位置特定情報部と、各露光における個々の半導体素子部の位置を特定する素子部位置特定情報部とから構成されていることを特徴とする請求項１に記載の半導体チップ。
【請求項４】
半導体ウエハの表面に半導体製造工程を経て複数の半導体素子部を形成する際に、前記複数の半導体素子部を個々に区画するダイシング領域に隣接する前記半導体素子部間にわたり設けられ、前記各半導体素子部を個々に識別するための少なくとも１つ以上の凹部又は凸部からなる識別部を形成する識別部形成工程と、
前記各半導体素子部を前記ダイシング領域を切断することによって、前記個々の半導体素子部の外周領域に前記識別部を残した状態で分離する分離工程とを備えた半導体チップの製造方法であって、
前記凹部又は凸部からなる識別部は、前記半導体素子部の端部から前記半導体チップの端部まで延びていることを特徴とする半導体チップの製造方法。
【請求項５】
半導体製造工程を経て形成され、個々に区画するダイシング領域を切断することで分離される複数の半導体素子部と、
前記ダイシング領域に隣接する前記半導体素子部間にわたり設けられ、前記ダイシング領域を切断した後も前記個々の半導体素子部の外周領域に残り、前記半導体素子部を個々に識別するための少なくとも１つ以上の凹部又は凸部からなる識別部を備え、
前記凹部又は凸部からなる識別部は、前記半導体素子部の端部から隣接する他の半導体素子に向けて前記ダイシング領域に延び、前記凹部又は凸部の途中で切断されることで前記個々の半導体素子部の外周領域に残ることを特徴とする半導体ウエハ。
【請求項６】
前記ダイシング領域に設けられるダイシング溝部の少なくとも一部に形成され、研削工程における流体が前記ダイシング溝部に流入するのを阻止する流入阻止部を備えたことを特徴とする請求項５に記載の半導体ウエハ。
【請求項７】
前記流入阻止部が前記識別部を兼ねたことを特徴とする請求項６に記載の半導体ウエハ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体チップ、半導体チップの製造方法並びに半導体ウエハに関するものである。
【背景技術】
【０００２】
従来、上記半導体チップ等に関連する技術としては、例えば、特開平７−１４２７６３号公報、特開平７−３３５５１０号公報、特開平９−１１６１９８号公報、特開平１０−５０７８７号公報、特開２００４−１５８６６２号公報及び特開２００７−１８９０６７号公報等に開示されたものが既に提案されている。
【０００３】
上記特開平７−１４２７６３号公報に係る窒化ガリウム系化合物半導体チップの製造方法は、サファイアを基板とする窒化物半導体ウエハをチップ状に分離する際に、切断面のクラックやチッピングの発生を防止し、歩留良く、所望の形状、サイズの窒化物半導体チップの製造方法を提供するものであり、予めｐ型層あるいはｎ型層の電極形成面が露出するようにエッチングされた窒化ガリウム系化合物半導体をサファイア基板上に備えた窒化ガリウム系化合物半導体ウエーハをチップ状に分離する方法において、前記窒化ガリウム系化合物半導体の電極形成面のエッチングとは別に、新たに窒化ガリウム系化合物半導体面にエッチングを行い、第一の割り溝を所望のチップサイズで線状に形成する工程と、前記第一の割り溝の上から、さらに第二の割り溝をサファイア基板に達する深さ以上で線状に形成すると共に、第一の割り溝の線幅（Ｗ１）よりも、第二の割り溝の線幅（Ｗ２）を狭く調整する工程と、前記第二の割り溝に沿って前記ウエーハをチップ状に分離する工程とを具備するように構成したものである。
【０００４】
また、上記特開平７−３３５５１０号公報に係る半導体チップは、チップに識別子を付与し、不良原因を追求する際に確実な情報となり得る識別子を付与した半導体チップを提供することを目的とし、少なくとも半導体チップの製造順を示す情報を含む識別子を、半導体チップ自身に付与したものである。
【０００５】
さらに、上記特開平９−１１６１９８号公報に係る発光ダイオードアレイは、ダイシング切り残し幅の管理が容易で、プリンタヘッドへの搭載精度を向上させることを目的とし、チップの上面に多数の発光ドットを等間隔で列状に配置してなる発光ダイオードアレイにおいて、上記発光ドット列方向のチップの長さが上面で長く下面で短くなるよう上記チップの両端を斜めに切断するように構成したものである。
【０００６】
又、上記特開平１０−５０７８７号公報に係る半導体チップの不良解析方法は、個々のチップ、もしくはウエハの小片に切り出した後でも、不良発生箇所の検査座標と観察座標の対応をとることを可能とすることを目的とし、半導体チップを形成する半導体ウェハの不良解析において、電気的不良の発生箇所のウェハ上の位置座標を観察する際に、半導体ウェハ上に予め記された領域を定義した座標の原点を基に観察装置を制御し観察するように構成したものである。
【０００７】
更に、上記特開２００４−１５８６６２号公報に係る半導体ウエハのダイシング方法は、脆い性質を有する化合物半導体のダイシングにおいて、しかも切断方式として斜め切断を採用する場合において、切断速度を落とすことなく、チッピングを発生させないことを目的とし、ウエハプロセスにおけるエッチング工程を利用してダイシングライン領域にダイシングブレードの厚さよりも広い溝を形成するステップと、前記溝の側面に対しダイシングブレードのブレード面を傾け、ダイシングブレードのエッジを溝に沿って移動することによりウエハを切断して半導体チップをダイシングするステップと、を含むように構成したものであり、前記ダイシングライン領域は、少なくとも１箇所に溝未形成部分を有するように構成した態様をも含んでいる。
【０００８】
また、上記特開２００７−１８９０６７号公報に係る発光ダイオードアレイの製造方法は、ダイシング時に欠けやクラック等の発生を防止することを目的とし、発光ダイオードからなる発光ドットが複数個配列された発光ダイオードアレイチップが形成された半導体ウェハを、隣接する上記発光ダイオードアレイチップ間のダイシングガイド溝においてダイシングして、発光ダイオードアレイを製造する発光ダイオードアレイの製造方法であって、上記発光ダイオードアレイチップに被着されて当該アレイチップを保護する保護膜の、上記ダイシングガイド溝内に設けられた側縁を、当該ダイシングガイド溝内に想定されたダイシングターゲットラインに対するマイナス交差マークとして設定し、このマイナス交差マークの外側に沿ってダイシングするように構成したものである。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平７−１４２７６３号公報
【特許文献２】特開平７−３３５５１０号公報
【特許文献３】特開平９−１１６１９８号公報
【特許文献４】特開平１０−５０７８７号公報
【特許文献５】特開２００４−１５８６６２号公報
【特許文献６】特開２００７−１８９０６７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、この発明が解決しようとする課題は、半導体チップのデバイス領域を犠牲にすることなくダイシング領域を有効に利用して、半導体チップの製造工程における位置情報を追跡することが可能な半導体チップ、半導体チップの製造方法並びに半導体ウエハを提供することにある。
【課題を解決するための手段】
【００１１】
すなわち、請求項１に記載された発明は、半導体ウエハの表面に半導体製造工程を経て形成され、個々に区画するダイシング領域を切断することで分離される半導体素子部と、
前記ダイシング領域に隣接する前記半導体素子部間にわたり設けられ、前記ダイシング領域を切断した後も前記個々の半導体素子部の外周領域に残り、前記半導体素子部を個々に識別するための少なくとも１つ以上の凹部又は凸部からなる識別部を備えた半導体チップであって、
前記凹部又は凸部からなる識別部は、前記半導体素子部の端部から前記半導体チップの端部まで延びていることを特徴とする半導体チップである。
【００１２】
また、請求項２に記載された発明は、前記識別部は、半導体製造工程において、前記半導体ウエハの全表面に全面露光をする際に、個々の半導体素子部に対応して個別に付与されることを特徴とする請求項１に記載の半導体チップである。
【００１３】
さらに、請求項３に記載された発明は、前記識別部は、半導体製造工程において、前記半導体ウエハの全表面を複数回に分けて露光する際に、前記半導体ウエハ表面の露光位置を特定する露光位置特定情報部と、各露光における個々の半導体素子部の位置を特定する素子部位置特定情報部とから構成されていることを特徴とする請求項１に記載の半導体チップである。
【００１４】
又、請求項４に記載された発明は、半導体ウエハの表面に半導体製造工程を経て複数の半導体素子部を形成する際に、前記複数の半導体素子部を個々に区画するダイシング領域に隣接する前記半導体素子部間にわたり設けられ、前記各半導体素子部を個々に識別するための少なくとも１つ以上の凹部又は凸部からなる識別部を形成する識別部形成工程と、
前記各半導体素子部を前記ダイシング領域を切断することによって、前記個々の半導体素子部の外周領域に前記識別部を残した状態で分離する分離工程とを備えた半導体チップの製造方法であって、
前記凹部又は凸部からなる識別部は、前記半導体素子部の端部から前記半導体チップの端部まで延びていることを特徴とする半導体チップの製造方法である。
【００１５】
更に、請求項５に記載された発明は、半導体製造工程を経て形成され、個々に区画するダイシング領域を切断することで分離される複数の半導体素子部と、
前記ダイシング領域に隣接する前記半導体素子部間にわたり設けられ、前記ダイシング領域を切断した後も前記個々の半導体素子部の外周領域に残り、前記半導体素子部を個々に識別するための少なくとも１つ以上の凹部又は凸部からなる識別部を備え、
前記凹部又は凸部からなる識別部は、前記半導体素子部の端部から隣接する他の半導体素子に向けて前記ダイシング領域に延び、前記凹部又は凸部の途中で切断されることで前記個々の半導体素子部の外周領域に残ることを特徴とする半導体ウエハである。
【００１６】
また、請求項６に記載された発明は、前記ダイシング領域に設けられるダイシング溝部の少なくとも一部に形成され、研削工程における流体が前記ダイシング溝部に流入するのを阻止する流入阻止部を備えたことを特徴とする請求項５に記載の半導体ウエハである。
【００１７】
さらに、請求項７に記載された発明は、前記流入阻止部が前記識別部を兼ねたことを特徴とする請求項６に記載の半導体ウエハである。
【発明の効果】
【００１８】
請求項１に係る発明によれば、本構成を有しない場合に比較して、半導体チップのデバイス領域を犠牲にすることなくダイシング領域を有効に利用して、半導体チップの製造工程における半導体ウエハ内の位置を特定することが可能となる。
【００１９】
また、請求項２に係る発明によれば、本構成を有しない場合に比較して、半導体製造工程において、半導体ウエハの全表面に全面露光をする場合であっても、半導体ウエハの全面における個々の半導体チップの位置情報を識別することができる。
【００２０】
さらに、請求項３に記載された発明によれば、半導体製造工程において、半導体ウエハの全表面に複数回に分割して露光をする場合であっても、露光位置特定情報と素子部位置特定情報の双方を識別することができる。
【００２１】
又、請求項４に記載された発明によれば、本構成を有しない場合に比較して、半導体チップのデバイス領域を犠牲にすることなくダイシング領域を有効に利用して、半導体チップの製造工程における半導体ウエハ内の位置を特定することが可能となる。
【００２２】
更に、請求項５に記載された発明によれば、本構成を有しない場合に比較して、半導体チップのデバイス領域を犠牲にすることなくダイシング領域を有効に利用して、半導体チップの製造工程における半導体ウエハ内の位置を特定することが可能となる。
【００２３】
また、請求項６に記載された発明によれば、本構成を有しない場合に比較して、半導体ウエハの裏面を研磨する際に、ダイシング溝を介して、研削屑や気泡等が混入した研削水などの流体が保護層によって覆われた半導体ウエハの表面に流入するのを抑制することができ、半導体チップ表面の汚染や不良品の発生、あるいは研摩量のバラツキ等が発生するのを低減することが可能となる。
【００２４】
また、請求項７に記載された発明によれば、本構成を有しない場合に比較して、研削屑や気泡等が混入した研削水などの流体が半導体ウエハの表面に流入するのを抑制することが可能であるとともに、半導体チップの製造工程における半導体ウエハ内の位置を特定することが可能となる。
【図面の簡単な説明】
【００２５】
【図１】この発明の実施の形態１に係る半導体チップを示す模式図である。
【図２】この発明の実施の形態１に係る半導体ウエハを示す断面図である。
【図３】この発明の実施の形態１に係る半導体チップとしての自己走査型発光素子アレイチップを示す断面図である。
【図４】この発明の実施の形態１に係る半導体チップとしての自己走査型発光素子アレイチップを示す平面構成図である。
【図５】この発明の実施の形態１に係る半導体チップとしての自己走査型発光素子アレイチップを示す等価回路図である。
【図６】半導体ウエハを示す模式図である。
【図７】この発明の実施の形態１に係る半導体チップを示す模式図である。
【図８】識別部を示す構成図である。
【図９】この発明の実施の形態２に係る半導体ウエハを示す模式図である。
【図１０】この発明の実施の形態２に係る半導体チップを示す模式図である。
【図１１】この発明の実施の形態３に係る半導体ウエハを示す模式図である。
【図１２】この発明の実施の形態３に係る半導体チップを示す模式図である。
【図１３】半導体ウエハに研削水が流入した状態をそれぞれ示す説明図である。
【図１４】この発明の実施の形態４に係る半導体ウエハを示す模式図である。
【図１５】この発明の実施の形態４に係る半導体ウエハを示す模式図である。
【図１６】この発明の実施の形態４に係る半導体ウエハを示す模式図である。
【図１７】この発明の実施の形態４に係る半導体ウエハを示す模式図である。
【図１８】この発明の実施の形態４に係る半導体ウエハを示す模式図である。
【図１９】この発明の実施の形態４に係る半導体ウエハを示す模式図である。
【発明を実施するための形態】
【００２６】
以下に、この発明の実施の形態について図面を参照して説明する。
【００２７】
実施の形態１
図２はこの発明の実施の形態１に係る半導体チップとしての自己走査型発光素子アレイチップ（ＳＬＥＤ：ＳＥＬＦ−ＳＣＡＮＮＩＮＧ  ＬＩＧＨＴ−ＥＭＩＴＴＩＮＧ  ＤＥＶＩＣＥ）を製造するための半導体ウエハを示すものである。この半導体ウエハ１は、図２  に示すように、ＧａＡｓ基板等からなるｐ型のウエハ基板２上に、第１層としてのｐ型層３と、第２層としてのｎ型層４と、第３層としてのｐ型層５と、第４層としてのｎ型層６からなる半導体層が順次積層されている。
【００２８】
そして、上記半導体ウエハ１の表面には、図３に示すように、フォトレジストを塗布した後に、アライナー等によって全面露光を施すか、又はステッパー等を用いた部分露光を施した上でエッチング処理を施し、金属や導電性材料からなる電極の形成工程、更には絶縁性材料の被覆工程を必要に応じて繰り返す半導体チップの製造工程を経て、複数の自己走査型発光素子アレイチップ１０が製造される。
【００２９】
図４は上記の如くごく半導体ウエハ１の表面に形成されるカソードコモン型の１つの自己走査型発光素子アレイチップ１０を示すものである。また、図５は自己走査型発光素子アレイチップ１０上に形成される自己走査型発光素子アレイ１１の等価回路を示す回路図である。
【００３０】
この自己走査型発光素子アレイ１１は、図４及び図５に示すように、大別して、発光素子アレイ１１の長手方向である走査方向に沿って直線状に配列された発光部１２と、当該発光部１２の発光素子アレイ１１の長手方向と交差する幅方向に配設されたシフト部１３とから構成されている。上記発光部１２は、発光素子アレイ１１の走査方向に沿って直線状に配列された複数（例えば、１２８個又は２５６個等）の発光サイリスタからなる書き込み用発光素子Ｌ1〜Ｌ128を備えている。これらの書き込み用発光素子Ｌ1〜Ｌ128は、カソードコモン型の発光サイリスタによって構成されており、カソード電極は、ｐ型のウエハ基板２の背面に形成された共通電極１４（図３参照）を介して接地されている。また、上記書き込み用発光素子Ｌ1〜Ｌ128のアノード電極には、書き込み信号φＩが書き込みライン１５及び抵抗を介して印加される。さらに、上記書き込み用発光素子Ｌ1〜Ｌ128のゲート電極は、シフト部１３の対応するスイッチング素子Ｔ1〜Ｔ128のゲート電極に接続されている。
【００３１】
一方、上記シフト部１３は、上述したように、書き込み用発光素子Ｌ1〜Ｌ128に対応して設けられたスイッチング素子Ｔ1〜Ｔ128を備えている。これらのスイッチング素子Ｔ1〜Ｔ128は、例えば、カソードコモン型の発光サイリスタによって構成されており、カソード電極は、ｐ型のウエハ基板２の背面に形成された共通電極１５を介して接地されている。また、上記スイッチング素子Ｔ1〜Ｔ128のうち、偶数番目のスイッチング素子Ｔ2〜Ｔ128のアノード電極には、第１の転送用クロックパルスφ１が電流制限用抵抗及び第１の転送ライン１６を介して印加されているとともに、奇数番目のスイッチング素子Ｔ1〜Ｔ127のアノード電極には、第２の転送用クロックパルスφ２が電流制限用抵抗及び第２の転送ライン１７を介して印加されている。さらに、上記スイッチング素子Ｔ1〜Ｔ128のゲート電極には、抵抗及び電源ライン１８を介して電源電圧ＶGKが印加されている。また、隣接するスイッチング素子Ｔ1〜Ｔ127のゲート電極間には、番号の小さいスイッチング素子Ｔ1〜Ｔ127を向いた方向が順方向となるようにダイオードＤ1〜Ｄ128が介在されている。
【００３２】
なお、図４中、符号１９〜２２は書き込みライン、第１及び第２の転送ライン、電源ライン、第１及び第２の転送ラインに通電するための書き込み用、第１及び第２の転送用、電源用の電極パッドをそれぞれ示すものである。
【００３３】
次に、上記の如く構成される自己走査型発光素子アレイ１１の動作について説明すると、この自己走査型発光素子アレイ１１では、図  に示すように、まず、スタートパルスφｓをＬレベル（約０Ｖ）にすると同時に第２の転送用クロックパルスφ２をＨレベル（約２〜約４Ｖ）とし、スイッチング素子Ｔ１をオンさせる。その後、スタートパルスφｓは直ぐにＨレベルに戻される。
【００３４】
スイッチング素子Ｔ1がオン状態となると、スイッチング素子Ｔ1のゲート電極Ｇ１の電位は、電源ラインの電圧ＶＧＫ（例えば、５Ｖ）から略０Ｖにまで低下する。したがって、書き込み信号φＩの電圧が、書き込み用発光素子Ｌ1のｐｎ接合の拡散電位（約１Ｖ）以上であれば、書き込み用発光素子Ｌ１を発光状態とすることができる。
【００３５】
次に、第１の転送用クロックパルスφ１の電圧をハイレベルとすると、スイッチング素子Ｔ2がオン状態となる。すると、上記スイッチング素子Ｔ2のゲート電極Ｇ2の電位は、電源ラインの電圧ＶＧＫである５Ｖからほぼ０Ｖにまで降下する。このスイッチング素子Ｔ2の電圧降下の影響は、ダイオードＤ2を介して右側に隣接するスイッチング素子Ｔ3のゲート電極Ｇ3に伝えられ、当該スイッチング素子Ｔ3のゲート電極Ｇ3の電位が約１Ｖ（ダイオードＤ2の順方向の立ち上がり電圧（拡散電位に等しい））となる。
【００３６】
これに対して、上記スイッチング素子Ｔ2の電圧降下の影響は、左側に隣接するダイオードＤ1に対しては、逆バイアス状態となるため、ダイオードＤ1のゲート電極Ｇ1への電位の接続は行われず、スイッチング素子Ｔ1のゲート電極Ｇ1の電位は５Ｖのままとなる。
【００３７】
ところで、書き込み用発光素子Ｌ1〜Ｌ128である発光サイリスタのオン電位は、ゲート電極Ｇの電位よりもｐｎ接合の拡散電位（約１Ｖ）だけ高い電圧で近似することができる。したがって、書き込み用発光素子Ｌ1〜Ｌ128のアノード電極に印加される書き込み電圧φＩを、当該オン電位よりも高く設定すれば、発光サイリスタはオン状態となり発光する。
【００３８】
ここで、書き込み用発光素子Ｌがオンしている状態で、第２の転送用クロックパルスφ２にハイレベル電圧を印加する。この第２の転送用クロックパルスφ２は、スイッチング素子Ｔ3とスイッチング素子Ｔ5に同時に加わるが、ハイレベル電圧の値を約２Ｖ（スイッチング素子Ｔ3をオンさせるために必要な電圧）以上でありかつ約４Ｖ（スイッチング素子Ｔ5をオンさせるために必要な電圧）以下に設定しておくと、スイッチング素子Ｔ3のみをオンとし、これ以外のスイッチング素子Ｔ5は、オフのままにすることができる。
【００３９】
そして、第１の転送用クロックパルスφ１のハイレベル電圧を切ると、スイッチング素子Ｔ2がオフ状態となり、発光素子Ｌ2がオフとなるとともに、発光素子Ｌ3がオン状態となって、オン状態を転送させることができる。従って、２本の第１及び第２の転送用クロックパルスφ１、φ２のハイレベル電圧及びローレベル電圧を切り替えることにより、オン状態が転送されることになる。
【００４０】
いま、第１の転送用クロックパルスφ１の電圧がハイレベルで、スイッチング素子Ｔ2がオン状態であるとすると、ゲート電極Ｇ2の電位は、電源ラインの電圧ＶGK（ここでは５Ｖと想定する）からほぼ０Ｖにまで低下する。したがって、書き込み信号φＩの電圧が、ｐｎ接合の拡散電位（約１Ｖ）以上であれば、書き込み用発光素子Ｌ2を発光状態とすることができる。
【００４１】
これに対して、スイッチング素子Ｔ1のゲート電極Ｇ1は約５Ｖであり、スイッチング素子Ｔ3のゲート電極Ｇ3は約１Ｖとなる。したがって、発光素子Ｌ１の書き込み電圧は約６Ｖ、発光素子Ｌ３の書き込み電圧は約２Ｖとなる。そのため、発光素子Ｌ２のみに書き込める書き込み信号φＩの電圧は、１〜２Ｖの範囲となり、書き込み信号φＩの電圧を１〜２Ｖとすることにより、発光素子Ｌ２のみを発光させることができる。
【００４２】
発光素子Ｌ２がオン、すなわち発光状態となると、発光素子Ｌ２の発光強度は、書き込み信号φＩに流す電流量で決められ、任意の強度にて画像書き込みが可能となる。
【００４３】
また、発光強度を次の発光素子Ｌに転送するためには、書き込み信号φＩラインの電圧を一旦０Ｖまで低下させて、発光している発光素子Ｌ２を一旦オフにしておく必要がある。
【００４４】
このように、自己走査型発光素子アレイ１１は、第１及び第２の転送用クロックパルスφ１、φ２の電圧、及び書き込み信号φＩラインの電圧を切り替えることで、予め定められた解像度に応じて直線状に配列された書き込み用発光素子Ｌ1〜Ｌ128を順次走査して発光させることができ、通常の発光素子アレイに比べて印加電圧を切り替える端子としてのボンデイングパッドが少なくてよいという特徴を有しており、半導体チップの面積を小さくすることができる。
【００４５】
上記の如く動作する自己走査型発光素子アレイチップ１０は、図６に示すように、図２の如く層構成を有する半導体ウエハ１を準備し、当該半導体ウエハ１の表面に、フォトレジストを塗布した後に、アライナー等によって全面露光を施すか、又はステッパー等を用いた部分塗布工程、更には絶縁性材料の塗布工程を必要に応じて繰り返す半導体チップの製造工程を経て、スイッチング素子Ｔ1〜Ｔ128、発光素子Ｌ1〜Ｌ128、ダイオードＤ1〜Ｄ128、抵抗素子、第１及び第２の転送用クロックパルスφ１、φ２の転送ライン１６、１７、書き込み信号φＩライン１５、電源ライン１８等を半導体ウエハ１の表面に形成することによって、多数（複数）の自己走査型発光素子アレイチップ１０が同時に製造される。
【００４６】
その際、上記半導体ウエハ１の表面には、多数の自己走査型発光素子アレイチップ１０が形成されるが、各自己走査型発光素子アレイチップ１０は、図１に示すように、自己走査型発光素子アレイ１１を構成するデバイス領域２３と、当該デバイス領域２３の外周に位置し、隣接する自己走査型発光素子アレイ１１と分離するためのダイシング領域２４とから構成されている。上記ダイシング領域２４には、図１（ｂ）に示すように、個々の自己走査型発光素子アレイチップ１０を切断して分離するためのダイシング溝２５が形成されており、このダイシング溝２５は、例えば、約３０μｍ程度の幅ｗで、約３〜６μｍ程度の深さｄを有するように設定される。ここで、デバイス領域２３とは、自己走査型発光素子アレイチップ１０のうち、半導体素子部としての自己走査型発光素子アレイ１１が形成される領域を意味している。
【００４７】
ところで、この実施の形態では、自己走査型発光素子アレイチップ１０が、図６に示すような半導体ウエハ１の表面にアライナー等によって全面露光を施すことによって製造されるが、製品としての自己走査型発光素子アレイチップ１０に不良品が発生した場合、その原因を解析するために、自己走査型発光素子アレイチップ１０が半導体ウエハ１表面のどの位置に形成されたかなどの位置情報を追跡調査する必要がある。
【００４８】
そこで、この実施の形態では、図７に示すように、半導体ウエハ１の表面に形成される自己走査型発光素子アレイチップ１０のダイシング溝部２５に凸部２６からなる識別部２７が、０００００００００００１、００００００００００１０、・・・１１１１１１１１１１１１というように２進法に従って、自己走査型発光素子アレイチップ１０に１対１に対応した連続番号として形成されている。上記識別部２７は、自己走査型発光素子アレイチップ１０のデバイス領域の発光素子Ｌ1〜Ｌ128や電極パッド１９〜２２等のパターンを目印にして形成されており、例えば、図７に示すように、当該デバイス領域の下辺の左端部の角を基準として、デバイス溝部２５の長手方向に沿って形成されている。
【００４９】
上記識別部２７を形成する位置は、デバイス領域２３外の下辺の左端部の角に限らず、デバイス領域２３外の下辺中央部や右端部、デバイス領域２３外の上辺や左右両辺など任意の位置で良いことは勿論である。
【００５０】
また、上記識別部２７は、図１に示すように、ダイシング溝部２５に形成された凸部２６によって構成するのではなく、ダイシング溝部２５に形成された凹部によって構成しても良く、あるいは凸部と凹部の組み合わせによって構成しても良い。
【００５１】
以上の構成において、この実施の形態に係る半導体チップでは、次のようにして、半導体チップのデバイス領域を犠牲にすることなくダイシング領域を有効に利用して、半導体チップの製造工程における半導体ウエハ内の位置を識別することが可能となっている。
【００５２】
すなわち、この実施の形態に係る自己走査型発光素子アレイチップ１０は、図２、図３及び図６に示すように、半導体ウエハ１の表面に半導体チップの製造工程を経て製造され、半導体ウエハ１のダイシング領域２４を介してダイシングすることにより、個々の自己走査型発光素子アレイチップ１０に分離される。
【００５３】
上記自己走査型発光素子アレイチップ１０は、図１及び図７に示すように、個々の自己走査型発光素子アレイチップ１０に分離される前に、ダイシング領域２４に凸部２６からなる識別部２７が設けられている。そのため、上記個々の自己走査型発光素子アレイチップ１０は、図７に示すように分離された後も、当該自己走査型発光素子アレイチップ１０の外周領域に識別部２７が残った状態となっている。
【００５４】
したがって、上記自己走査型発光素子アレイチップ１０は、製造後であっても、当該自己走査型発光素子アレイチップ１０の外周領域に設けられた識別部２７を、目視又は顕微鏡等を介して観察することにより、自己走査型発光素子アレイチップ１０に個別に付加された識別情報を認識することができる。
【００５５】
そのため、上記自己走査型発光素子アレイチップ１０では、半導体チップのダイシング領域２４を有効に利用して、半導体チップの製造過程のトレーサビリティを確保することが可能となっている。
【００５６】
また、この自己走査型発光素子アレイチップ１０は、デバイス領域２３に識別部２７を設ける必要がなく、半導体チップのデバイス領域２３を半導体素子部そのものに使用することができ、半導体チップのデバイス領域を無駄にすることがない。
【００５７】
上記識別部２７は、図１及び図８に示すように、デバイス領域２３のダイシング溝部２５に対して、幅が狭く形成されたものであっても良いし、部分的に又は全体的に浅く形成したダイシング溝部２５によって構成しても良く、種々の変更が可能であり、半導体チップのデバイス領域２３をダイシング溝部２５によって分離した際に、少なくともいずれかの半導体チップに残る凸部又は凹部から構成されたものであれば良い。
識別部２７は、図８（ｂ）に示すように、ダイシング溝部２５の深さと同じ深さに形成する必要はなく、ダイシング溝部２５よりも浅い溝部として形成しても良く、又、識別部２７の幅は、ダイシング溝部２５の幅と同じ幅に形成する必要はなく、ダイシング溝部２５の幅の１／２や１／３の幅に形成しても良い。即ち、上記識別部２７は、半導体チップを個別に分離した後に、半導体チップに残る凸部又は凹部から構成されるものであり、他の部分と区別され、且つ半導体チップを個別に識別可能なものであれば良い。
【００５８】
実施の形態２
図９及び図１０はこの発明の実施の形態２を示すものであり、前記実施の形態１と同一の部分には同一の符号を付して説明すると、この実施の形態２では、前記識別部は、半導体製造工程において、前記半導体ウエハの全表面を複数回に分けて露光する際に、前記半導体ウエハ表面の露光位置を特定する露光位置特定情報部と、各露光における個々の半導体チップの位置を特定するチップ位置特定情報部とから構成されている。
【００５９】
すなわち、この実施の形態２では、図９に示すように、自己走査型発光素子アレイチップ１０等の半導体チップを製造する際に、図６に示すような半導体ウエハ１に対して、ステッパー装置等を用いて、半導体ウエハの全表面を複数回、図示例では、５×５＝２５回に分けて露光するように構成されている。
【００６０】
そして、この実施の形態２では、図１０に示すように、識別部２７として、半導体ウエハ１表面の１−１、１−２、１−３、・・・２−１、・・・３−１・・・等の露光位置を特定する露光位置特定情報部３１と、各露光における個々の半導体チップの位置を特定するチップ位置特定情報部３２とを備えるように構成されている。
【００６１】
上記露光位置特定情報部３１は、図９に示すように、ステッパー装置等による半導体ウエハ１表面の１−１、１−２、１−３、・・・２−１、・・・３−１・・・等の露光位置を特定するための識別部であり、２−３や５−３等のＸ方向及びＹ方向の座標位置で構成される。上記露光位置特定情報部３１は、ステッパー装置等による半導体ウエハ１表面の露光位置を、Ｘ方向及びＹ方向に移動させる動作に伴って、露光位置特定情報部３１を構成する凸部の位置を１つずつＸ方向及びＹ方向に移動させることによって形成される。
【００６２】
この実施の形態２では、図１０に示すように、半導体ウエハ１の表面に形成される自己走査型発光素子アレイチップ１０のダイシング溝部２５において、図中、左下の位置に凸部２６からなる半導体チップ１０を個別に識別するためのチップ識別部３２が、チップ１を表す０００００００００００１、チップ１５を表す００００００００１１１１、チップ１６を表す０００００００１００００、・・・というように２進法に従って、自己走査型発光素子アレイチップ１０に１対１に対応した連続番号として形成されている。
【００６３】
また、上記露光位置特定情報部３１は、図１０に示すように、半導体ウエハ１の表面に形成される自己走査型発光素子アレイチップ１０のダイシング溝部２５において、図中、右下の角部に設けられた凸部２６から構成されている。この露光位置特定情報部３１は、図１０に示すように、自己走査型発光素子アレイチップ１０の右下の下辺と右側の縦辺とに設けられており、右下の下辺の露光位置特定情報部３１は、例えば、図１０の上に示すように、基準となる“０”の位置から右側に１０進数で２番目＝２となっているとともに、右下の縦辺の露光位置特定情報部３１は、基準となる“０”の位置から上側に１０進数で３番目＝３となっており、２−３の露光位置（ショット位置）であることを表している。また、上記露光位置特定情報部３１は、例えば、図１０の中に示すように、基準となる“０”の位置から右側に１０進数で５番目＝５となっているとともに、右下の縦辺の露光位置特定情報部３１は、基準となる“０”の位置から上側に１０進数で３番目＝３となっており、５−３の露光位置（ショット位置）であることを表している。
【００６４】
その他の構成及び作用は、前記実施の形態１と同様であるので、その説明を省略する。
【００６５】
実施の形態３
図１１及び図１２はこの発明の実施の形態３を示すものであり、前記実施の形態１と同一の部分には同一の符号を付して説明すると、この実施の形態３では、識別部が設けられる領域を示す基準マークを備えるように構成されている。
【００６６】
すなわち、この実施の形態３では、図１２に示すように、識別部２７の読み取りを容易とするため、当該識別部２７が設けられる領域の一端部又は両端部を特定するための基準マーク４１〜４７が設けられている。これらの基準マーク４１〜４７は、例えば、識別部２７と同様に凹部又は凸部の組み合わせによって形成されるが、当該基準マーク４１〜４７は、明確化する目的で、識別部を構成する凹部又は凸部よりも大きく形成するのが望ましく、例えば、識別部２７を構成する凸部２６の２〜３倍の長さを有するように形成される。
【００６７】
その他の構成及び作用は、前記実施の形態と同様であるので、その説明を省略する。
【００６８】
実施の形態４
図１４はこの発明の実施の形態４を示すものであり、前記実施の形態１と同一の部分には同一の符号を付して説明すると、この実施の形態４に係る半導体ウエハは、表面に半導体製造工程を経て形成される複数の半導体チップを個別に分離するためのダイシング溝部と、前記ダイシング溝部の少なくとも一部に形成され、研削工程における流体が前記ダイシング溝部に流入するのを阻止する流入阻止部とを備えるように構成されている。
【００６９】
すなわち、この実施の形態４では、図２及び図３に示すように、半導体ウエハ１の表面に、自己走査型発光素子アレイチップ１０等の半導体チップを形成した後、半導体ウエハ１の裏面を研磨して、当該半導体ウエハ１を予め定められた厚さとし、半導体ウエハ１の裏面に図３に示すように裏面電極４が形成される。
【００７０】
その際、上記半導体ウエハ１の裏面を研磨するに当たり、図３に示すように、半導体ウエハ１の表面に形成された自己走査型発光素子アレイチップ１０等の半導体チップを保護するため、半導体ウエハ１の表面には、フォトレジストが全面に塗布されるとともに、更にその上に樹脂フィルムが貼り付けられて保護されている。
【００７１】
しかしながら、上記半導体ウエハ１の表面には、ダイシング溝部が形成されているため、半導体ウエハ１の裏面を研磨するに当たり、図１３に示すように、ダイシング溝部を介して半導体ウエハ１の表面に研削屑や気泡が混入した研削水が流入し、半導体チップ表面を汚染したり、部分的に集中した気泡によって、研削時の半導体ウエハの厚みにバラツキが発生するという虞れがあった。
【００７２】
そこで、この実施の形態４に係る半導体ウエハ１は、図１４に示すように、表面に半導体製造工程を経て形成される複数の半導体チップ１０を個別に分離するためのダイング溝部２５と、ダイシング溝部２５の少なくとも一部に形成され、研削工程における流体がダイシング溝部２５に流入するのを阻止する流入阻止部５０とを備えるように構成されている。
【００７３】
この流入阻止部５０としては、例えば、図１４に示すように、ダイシング溝部２５の幅と等しい幅を有し、深さがダイシング溝部２５の深さよりも浅い流入阻止用の溝部５０として構成される。上記流入阻止用の溝部５０は、研削水等の流体がダイシング溝部２５内に流入する際に、深さがダイシング溝部２５よりも浅く設定されているため、研削水等の流体の流動抵抗が局所的に増大し、研削水等の流体がダイシング溝部２５内に流入するのを阻止乃至抑制するものである。
【００７４】
また、上記流入阻止部５０としては、例えば、図１５に示すように、ダイシング溝部２５の深さと等しい高さを有し、幅がダイシング溝部２５の幅よりも狭い流入阻止用の溝部５０を用いても良い。なお、この流入阻止部５０は、図１４に示すものと比較して、ダイシング溝部２５の形成工程と同時に形成できる点で簡易である。
【００７５】
図１６は上記流入阻止部５０を更に具体的に示したものである。
【００７６】
この流入阻止部５０は、デバイス領域２３に隣接して設けられるダイシング溝部２５の縦方向及び横方向に沿った中間部に設けられ、例えば、ダイシング溝部２５が３〜６μｍ程度の深さに形成されるのに対して、当該流入阻止部５０は、自己走査型発光素子アレイチップ１０等の半導体チップの表面に形成される絶縁保護層の厚みよりも薄いか又は同程度の０．７μｍ程度の深さに形成される。
【００７７】
図１７は上記流入阻止部５０の他の例を更に具体的に示したものである。
【００７８】
この流入阻止部５０は、デバイス領域２３に隣接して設けられるダイシング溝部２５の縦方向及び横方向に沿った中間部に設けられ、例えば、ダイシング溝部２５の幅が３０μｍ程度に形成されるのに対して、当該流入阻止部５０は、ダイシング溝部２５の幅よりも狭い２０〜２５μｍ程度に形成される。
【００７９】
図１８は上記流入阻止部５０の更に他の例を更に具体的に示したものである。
【００８０】
この流入阻止部５０は、図１７に示すものと同様のものを、隣接するデバイス領域２３の角部に集中させて形成したものである。
【００８１】
上記流入阻止部５０は、自己走査型発光素子アレイチップ１０等の絶縁保護層のパターニング時に、一定間隔で非エッチング領域を残し、この部分をマスクして、ダイシング溝部２５の形成時にエッチング処理を行うことによって形成される。
【００８２】
上記実施の形態では、流入阻止部５０は、半導体ウエハ１の表面全体に形成されるが、必ずしも流入阻止部５０を半導体ウエハ１の表面全体に形成する必要はなく、図１９に示すように、研削水等の流体が流入する虞れのある半導体ウエハ１の外周領域６０に位置するダイシング溝部２５にのみ設けるように構成しても良い。
【００８３】
その他の構成及び作用は、前記実施の形態と同様であるので、その説明を省略する。
【００８４】
なお、図８において説明したように、前述した識別部２７は、ダイシング溝２５に設けられた浅い溝部から構成しても良く、この場合には、識別部２７が流入阻止部５０としての機能を兼ね備えることになり、又、流入阻止部５０を半導体チップに対応させて個別に設けることにより、流入阻止部５０が識別部２７を兼ねるように構成しても良い。
【産業上の利用可能性】
【００８５】
この発明は、自己走査型発光素子アレイチップ等の半導体チップに限らず、広く他の半導体全般に適用できることは勿論である。
【符号の説明】
【００８６】
１：半導体ウエハ、１０：自己走査型発光素子アレイチップ、２３：デバイス領域、２５：デバイス溝部、２７：識別部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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