(57)【特許請求の範囲】
【請求項１】
基板上方に、絶縁膜を形成する工程と、
前記絶縁膜上方に、第１の半導体膜を形成する工程と、
前記第１の半導体膜の第１の領域に、一導電型を付与する第１の不純物を注入する工程と、
前記第１の半導体膜の第２の領域に、前記第１の不純物とは逆の導電型を付与する第２の不純物を注入する工程と、
前記第１の半導体膜と、剥離層を有する半導体基板と、を接合させる工程と、
前記剥離層を劈開面として前記半導体基板を剥離し、前記第１の半導体膜上方に第２の半導体膜を形成する工程と、
前記第１の半導体膜及び前記第２の半導体膜をエッチングして、前記第１の領域を有する前記第１の半導体膜と、前記第２の半導体膜と、を有する第１の積層半導体膜と、前記第２の領域を有する前記第１の半導体膜と、前記第２の半導体膜と、を有する第２の積層半導体膜と、を形成する工程と、
前記第１の積層半導体膜及び前記第２の積層半導体膜上方に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上方に、前記第１の積層半導体膜と重なる領域を有する第１のゲート電極と、前記第２の積層半導体層と重なる領域を有する第２のゲート電極と、を形成する工程と、
前記第１のゲート電極をマスクとして、前記第１の積層半導体膜に、前記第１の不純物とは逆の導電型を付与する第３の不純物を注入する工程と、
前記第２のゲート電極をマスクとして、前記第２の積層半導体膜に、前記第２の不純物とは逆の導電型を付与する第４の不純物を注入する工程と、を有し、
前記第１の領域における前記第１の不純物の濃度は、５×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１７ａｔｏｍｓ／ｃｍ３以下であり、
前記第２の領域における前記第２の不純物の濃度は、５×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１６ａｔｏｍｓ／ｃｍ３以下であることを特徴とする半導体装置の作製方法。
【請求項２】
基板上方に、第１の半導体膜を形成する工程と、
前記第１の半導体膜の第１の領域に、一導電型を付与する第１の不純物を注入する工程と、
前記第１の半導体膜の第２の領域に、前記第１の不純物とは逆の導電型を付与する第２の不純物を注入する工程と、
前記第１の半導体膜と、剥離層を有する半導体基板と、を接合させる工程と、
前記剥離層を劈開面として前記半導体基板を剥離し、前記第１の半導体膜上方に第２の半導体膜を形成する工程と、
前記第１の半導体膜及び前記第２の半導体膜をエッチングして、前記第１の領域を有する前記第１の半導体膜と、前記第２の半導体膜と、を有する第１の積層半導体膜と、前記第２の領域を有する前記第１の半導体膜と、前記第２の半導体膜と、を有する第２の積層半導体膜と、を形成する工程と、
前記第１の積層半導体膜及び前記第２の積層半導体膜上方に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上方に、前記第１の積層半導体膜と重なる領域を有する第１のゲート電極と、前記第２の積層半導体層と重なる領域を有する第２のゲート電極と、を形成する工程と、
前記第１のゲート電極をマスクとして、前記第１の積層半導体膜に、前記第１の不純物とは逆の導電型を付与する第３の不純物を注入する工程と、
前記第２のゲート電極をマスクとして、前記第２の積層半導体膜に、前記第２の不純物とは逆の導電型を付与する第４の不純物を注入する工程と、を有することを特徴とする半導体装置の作製方法。
【請求項３】
請求項１又は２において、
前記剥離層は、前記半導体基板に水素イオンを注入することにより形成することを特徴とする半導体装置の作製方法。
【請求項４】
請求項１乃至３のいずれか一項において、
前記接合の後、加熱処理又は加圧処理を行うことを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその作製方法に関し、特に貼り合わせ技術を用いて形成されたＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上の薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）におけるパンチスルー電流を低減させる技術に関する。
【背景技術】
【０００２】
近年、集積化回路の特性向上に伴い、ＴＦＴ等の半導体素子の微細化が進められている。しかしながら、サブミクロン領域の微細加工を行う上では様々な問題が生じている。
【０００３】
その問題の一つとして、短チャネル効果という現象が代表的に知られている。短チャネル効果とは、ソース領域、ドレイン領域間にチャネル形成領域を有する半導体素子において、チャネル形成領域が短くなるにつれて、チャネル形成領域の電荷がゲート電圧だけでなく、ソース領域、ドレイン領域の空乏層電荷や電界および電位分布の影響を大きく受ける様になるために引き起こされる現象である。
【０００４】
なお、短チャネル効果が半導体素子に与える影響としては、しきい値電圧（Ｖｔｈ）の低下やパンチスルー電流が知られている。
【０００５】
しきい値電圧が低下することにより、消費電力を低減させることができるが、一般的には集積回路の駆動電圧が小さくなることで周波数特性が高くならないことから、しきい値電圧を制御するための手段として、チャネル形成領域全体に一導電性を付与する不純物元素を添加して、その添加量でしきい値電圧を制御するといった手段がとられている。しかし、これに伴いパンチスルー電流の発生や、添加した不純物がキャリアを散乱させてキャリアの移動度を低下させるといった問題を有している。
【０００６】
さらに、パンチスルー電流によりドレイン電流に対するゲイト電圧の影響が低下するとサブスレッショルド特性が悪くなり、半導体素子のスイッチング特性が劣化することが知られている。パンチスルー電流を抑える方法としては、チャネル形成領域の膜厚を薄くする方法があるが、チャネル形成領域の膜厚を薄くするとソース領域、ドレイン領域における抵抗が増大し、半導体素子のオン電流が低下するという問題が生じる。
【０００７】
他の方法として、ソース領域、ドレイン領域とは逆の導電性を付与する不純物元素をチャネル形成領域の底部に注入する方法があるが、チャネル形成領域表面からの注入ではチャネル形成領域の底部のみに不純物元素を注入することは難しい。
【０００８】
それに対して、ＳＯＩ技術を利用してシリコン基板に予めソース領域、ドレイン領域とは逆の導電性を付与する不純物元素を注入した後、これをベース基板に貼り合わせ、研磨することでベース基板上に形成される半導体素子のチャネル形成領域の底部にパンチスルー電流を抑えるための不純物注入領域を形成する方法が知られている（例えば、特許文献１、２参照。）。
【０００９】
しかしながら、このような方法を用いる場合には、シリコン基板に不純物元素が注入されているため、貼り合わせた後、はがしたシリコン基板を効率よく再利用することができず、省資源の面における問題を有している。
【特許文献１】特開平５−３２６９６２号公報
【特許文献２】特開平７−１４２７３８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明では、ＳＯＩ技術を用いて半導体装置を作製する上で、パンチスルー電流を抑えるだけでなく、貼り合わせに用いるシリコンウエハーの再利用を実現できる構造を有する半導体装置、およびその作製方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明は、絶縁表面を有する基板上にソース領域およびドレイン領域とは逆の導電型の不純物が注入された半導体膜を形成し、その上にＳＯＩ技術を用いて単結晶半導体膜を接合して得られる積層の半導体膜を用いてチャネル形成領域を形成することにより、パンチスルー電流を抑えることができる半導体装置である。
【００１２】
なお、本発明の構成は、絶縁表面を有する基板上に形成された半導体膜にソース領域、ドレイン領域、およびチャネル形成領域が設けられる半導体装置であって、半導体膜は、基板上に形成されたｎ型もしくはｐ型の不純物を有する第１の半導体膜と、第１の半導体膜上に接合された単結晶半導体である第２の半導体膜からなることを特徴とする半導体装置である。
【００１３】
なお、上記構成において、絶縁表面を有する基板上に形成された半導体膜には、チャネル形成領域を挟んでソース領域、およびドレイン領域が設けられており、第１の半導体膜は、ソース領域およびドレイン領域と逆の導電型の不純物を有していることを特徴とする。
【００１４】
また、上記構成において、第１の半導体膜は、ｎ型もしくはｐ型の不純物濃度が、５×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１７ａｔｏｍｓ／ｃｍ３以下であることを特徴とする。
【００１５】
また、本発明の別の構成は、絶縁表面を有する基板上の半導体膜にソース領域、ドレイン領域、およびチャネル形成領域を備えた半導体装置の作製方法であって、基板上にｎ型もしくはｐ型の不純物を有する第１の半導体膜を形成し、水素、ヘリウム及びハロゲンから選ばれたソースガスをプラズマ励起して生成された一又は複数の同一の元素から成るイオン種を単結晶半導体基板に照射して、単結晶半導体基板の表面から所定の深さの領域に剥離層を形成し、第１の半導体膜上に単結晶半導体基板の表面を接合し、第１の半導体膜上に単結晶半導体基板を重ね合わせた状態で熱処理を行い、剥離層に亀裂を生じさせ、第１の半導体膜上に単結晶半導体層を残存させたまま単結晶半導体基板を剥離することで単結晶半導体である第２の半導体膜を形成することを特徴とする半導体装置の作製方法である。
【００１６】
なお、上記構成において、熱処理が、剥離層に注入した元素が離脱する温度で行われることを特徴とする。
【００１７】
また、上記構成において、前記熱処理は、４００℃以上６００℃以下の温度で行われることを特徴とする。
【発明の効果】
【００１８】
本発明によれば、半導体素子のチャネル形成領域の底部にソース領域およびドレイン領域とは逆の導電型の不純物領域を形成することにより、パンチスルー電流を抑えることができるため、スイッチング特性に優れ、かつ信頼性の高い半導体装置を作製することができる。なお、本発明において作製される半導体装置は、ＳＯＩ技術を用いて形成されるが、貼り合わせに用いるシリコンウエハーは、半導体装置の作製において不純物による汚染を受けないことから、次に半導体装置を作製する際に再利用することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の態様について図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることが可能である。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２０】
（実施の形態１）
本実施の形態１では、本発明に係る半導体装置の作製方法を図１および図２を用いて説明する。
【００２１】
図１（Ａ）において、基板１０１は絶縁表面を有する基板若しくは絶縁基板であり、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板を適用することができる。その他に石英ガラス、シリコンウエハーのような半導体基板も適用することができる。
【００２２】
また、基板１０１上には、下地膜として機能する絶縁膜１０２を形成する。この絶縁膜１０２は、必ずしも設ける必要はないが、後の工程で基板１０１上に形成される第１の半導体膜１０３へ基板１０１からアルカリ金属などの不純物が拡散して汚染することを防ぐ上で有効である。
【００２３】
絶縁膜１０２としては、ＣＶＤ法やスパッタリング法等を用いて、酸化珪素、窒化珪素、酸素と窒素を含有した珪素（酸窒化珪素）等の絶縁材料を用いて形成する。例えば、絶縁膜１０２を２層構造とする場合、第１層目の絶縁膜として窒化珪素層を形成し、第２層目の絶縁膜として酸窒化珪素層を形成するとよい。また、第１層目の絶縁膜として窒化珪素層を形成し、第２層目の絶縁膜として酸化珪素層を形成してもよい。
【００２４】
また、絶縁膜１０２上には、第１の半導体膜１０３が形成される。第１の半導体膜１０３には、単結晶半導体、又は多結晶半導体を用いることができるが、ここでは、非晶質半導体にレーザーを照射して得られる多結晶半導体を用いることとする。なお、半導体膜の成膜方法としては、スパッタリング法、プラズマＣＶＤ法若しくは減圧ＣＶＤ法等を用いることができ、半導体材料としては、シリコンやシリコンゲルマニウムを用いることができる。また、半導体膜の結晶化法としては、上述したレーザー結晶化法の他に瞬間熱アニール（ＲＴＡ）又はファーネスアニール炉を用いた熱処理による結晶化法、結晶化を助長する金属元素を用いる結晶化法、またはこれらを組み合わせて行う方法を採用することができる。
【００２５】
第１の半導体膜１０３の膜厚としては、５ｎｍ以上５００ｎｍ以下、好ましくは１０ｎｍ以上２００ｎｍ以下、より好ましくは１０ｎｍ以上６０ｎｍ以下の厚さとすることが好ましい。
【００２６】
次に、第１の半導体膜１０３に不純物を注入する。まず、第１の半導体膜１０３の一部をレジスト１０４で覆った後、第１の半導体膜１０３にｐ型不純物１０５を注入する。ｐ型不純物１０５としては、例えばホウ素、アルミニウム、ガリウムなどを用いることができ、５×１０１５ａｔｏｍｓ／ｃｍ３〜５×１０１７ａｔｏｍｓ／ｃｍ３程度の濃度で添加すれば良い。これにより、図１（Ｂ）に示すように第１の半導体膜１０３のレジスト１０４で覆われていない部分にｐ型不純物１０５が注入された第１の半導体膜１０６を形成することができる。
【００２７】
次に、レジスト１０４を除去し、ｐ型不純物１０５が注入された部分に別のレジスト１０７を形成し、第１の半導体膜１０６にｎ型不純物１０８を注入する。ｎ型不純物１０８としては、例えばリン若しくはヒ素を用いることができ、５×１０１５ａｔｏｍｓ／ｃｍ３〜１×１０１６ａｔｏｍｓ／ｃｍ３程度の濃度で添加すれば良い。これにより、図１（Ｃ）に示すように第１の半導体膜１０６のレジスト１０７で覆われていない部分にｎ型不純物１０８が注入された第１の半導体膜１０９を形成することができる。ここで、レジスト１０７を除去する。
【００２８】
なお、ここで形成された第１の半導体膜１０９でトランジスタのチャネル形成領域の底部を形成することにより、チャネル形成領域の底部に流れるパンチスルー電流を抑える事ができる。また、第１の半導体膜１０９のうちｐ型不純物が注入された部分（第１の半導体膜１０９ａ）は、ｎ型ＴＦＴのチャネル形成領域の底部を形成し、ｎ型不純物が注入された部分（第１の半導体膜１０９ｂ）は、ｐ型ＴＦＴのチャネル形成領域の底部を形成する。なお、チャネル形成領域は、ゲート電極と重なる領域に形成されるものであり、ソース領域・ドレイン領域の間に位置するものである。
【００２９】
次に、剥離技術を用いて形成されるＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）層からなる第２の半導体膜を不純物が注入された第１の半導体膜１０９上に形成する。ここでは、第２の半導体膜が単結晶半導体基板から剥離可能であるシリコンからなる場合について説明するが、単結晶半導体基板若しくは多結晶半導体基板から剥離可能であるシリコン、ゲルマニウム、その他、ガリウムヒ素、インジウムリンなどの化合物半導体による結晶性半導体層を適用することもできる。
【００３０】
図２（Ａ）に示すように半導体基板２０１の表面を清浄化し、その表面から電界で加速されたイオン２０２を所定の深さに注入し、剥離層２０３を形成する。イオン２０２の注入は基板１０１に転置される第２の半導体膜の厚さを考慮して行う。ここでの第２の半導体膜の厚さは５ｎｍ以上５００ｎｍ以下、好ましくは１０ｎｍ以上２００ｎｍ以下の厚さとする。イオンを注入する際の加速電圧はこのような厚さを考慮して、半導体基板２０１に注入されるようにする。
【００３１】
剥離層２０３は水素、ヘリウム若しくはフッ素に代表されるハロゲンのイオンを注入することで形成される。なお、本発明における剥離層２０３を形成するためのイオンの注入の方法としては、所謂イオンドーピング法およびイオン注入法を含むこととする。この場合、一又は複数の同一の原子から成る質量数の異なるイオンを注入することが好ましい。水素イオンを注入する場合には、Ｈ＋、Ｈ２＋、Ｈ３＋イオンを含ませると共に、Ｈ３＋イオンの割合を高めておくことが好ましい。Ｈ３＋イオンの割合を高めておくと注入効率を高めることができ、注入時間を短縮することができる。このような構成とすることで、剥離を容易に行うことができる。
【００３２】
次に、図２（Ｂ）で示すように基板１０１上の第１の半導体膜１０９と半導体基板２０１とを密接させ、この両者を接合させる態様を示す。接合を形成する面は、十分に清浄化しておく。そして、基板１０１上の第１の半導体膜１０９と半導体基板２０１を密着させることにより接合が形成する。この接合はファン・デル・ワールス力が作用しており、基板１０１表面と半導体基板２０１表面とを圧接することで水素結合により強固な接合を形成することが可能である。
【００３３】
また、基板１０１と半導体基板２０１とを貼り合わせた後は、加熱処理又は加圧処理を行うことが好ましい。加熱処理、又は加圧処理を行うことで接合強度を向上させることが可能となる。なお、加熱処理の温度は、基板１０１の耐熱温度以下であることが好ましい。また、加圧処理においては、接合面に垂直な方向に圧力が加わるように行い、基板１０１及び半導体基板２０１の耐圧性を考慮して行う。
【００３４】
次に、図２（Ｃ）で示すように熱処理を行い、剥離層２０３を劈開面として半導体基板２０１を基板１０１から剥離する。熱処理の温度は４００℃以上、基板１０１の耐熱温度以下で行うことが好ましい。例えば、４００℃以上６００℃以下の熱処理を行うことにより、剥離層２０３に形成された微小な空洞の体積変化が起こり、剥離層２０３に沿って劈開することが可能となる。半導体基板２０１の一部である第２の半導体膜２０４は、基板１０１上の第１の半導体膜１０９と接合しているので、第１の半導体膜１０９（１０９ａ、１０９ｂ）上には半導体基板２０１と同じ結晶性の第２の半導体膜２０４が形成される。
【００３５】
なお、ここで剥離した半導体基板２０１は、剥離面を平坦化させ、洗浄した後、再利用することができる。なお、具体的な平坦化法としては、化学的機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）を用いることができる。
【００３６】
次に、第１の半導体膜１０９（１０９ａ、１０９ｂ）、および第２の半導体膜２０４をエッチングして半導体素子の配置に合わせて島状に分離した積層半導体膜２０５、２０６を形成する（図２（Ｄ）。）。そして、図３（Ａ）で示すようにゲート絶縁膜２０７を形成する。ゲート絶縁膜２０７は５ｎｍ以上５０ｎｍ以下の厚さに形成する。ゲート絶縁膜２０７は、酸化シリコン膜若しくは酸化窒化シリコン膜で形成することが好ましい。
【００３７】
ここでは、気相成長法によりゲート絶縁膜２０７を形成する。なお、４５０℃以下の温度で良質なゲート絶縁膜２０７を形成する場合にはプラズマＣＶＤ法を適用することが好ましい。特にマイクロ波プラズマＣＶＤ法によるものであって、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下であり、電子温度が０．２ｅＶ以上２．０ｅＶ以下（より好ましくは０．５ｅＶ以上１．５ｅＶ以下）程度であるものを用いることが好ましい。電子密度が高く、電子温度が低く、活性種の運動エネルギーが低いプラズマを利用するとプラズマダメージが少なく欠陥が少ない膜を形成することができる。
【００３８】
ゲート絶縁膜２０７を形成した後、ゲート電極２０８、２０９を形成する（図３（Ａ））。ゲート電極２０８、２０９の形成に用いる材料としては、例えば、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｗ、Ａｌ、Ｔａ、Ｍｏ、Ｃｄ、Ｚｎ、Ｆｅ、Ｔｉ、Ｓｉ、Ｇｅ、Ｚｒ、Ｂａ、Ｎｄ等の金属元素、または前記金属元素を主成分とする合金材料、前記金属元素を含む金属窒化物等の化合物材料または、これらを複数用いた材料を用いることができる。
【００３９】
次に、レジスト２１０を形成してｎ型不純物２１１を注入することにより、第１の不純物領域２１２を形成する（図３（Ｂ）。）。さらに、レジスト２１０を除去した後、レジスト２１３を形成してｐ型不純物２１４を注入することにより、第２の不純物領域２１５を形成する（図３（Ｃ）。）。その後、レジスト２１３を除去する。
【００４０】
ここで、形成される第１の不純物領域２１２は、ｎ型トランジスタのソース領域およびドレイン領域として機能する。ｎ型不純物２１１としては、リン若しくはヒ素を用いることができ、ピーク濃度で１×１０１８〜１×１０２０ａｔｏｍｓ／ｃｍ３で添加することにより形成される。また、第２の不純物領域２１５は、ｐ型トランジスタのソース領域およびドレイン領域として機能する。ｐ型不純物２１４としては、ホウ素、アルミニウム、ガリウムなどを用いることができ、ピーク濃度で１×１０１８〜１×１０２０ａｔｏｍｓ／ｃｍ３で添加することにより形成される。
【００４１】
次に、サイドウオール絶縁層２１６を形成する（図３（Ｄ）。）。次に、レジスト２１７を形成してｎ型不純物２１８を注入することにより、第３の不純物領域２１９を形成する（図４（Ａ）。）。ｎ型不純物２１８としては、リン若しくはヒ素を用いることができ、ピーク濃度で１×１０１９〜１×１０２０ａｔｏｍｓ／ｃｍ３で添加することにより形成される。さらに、レジスト２１７を除去した後、レジスト２２０を形成してｐ型不純物２２１を注入することにより、第４の不純物領域２２２を形成する（図４（Ｂ）。）。このようにしてサイドウォールの下に低濃度不純物領域を形成する。ｐ型不純物２２１としては、ホウ素、アルミニウム、ガリウムなどを用いることができ、ピーク濃度で１×１０１９〜５×１０２１ａｔｏｍｓ／ｃｍ３で添加することにより形成される。
【００４２】
レジスト２２０を除去した後、保護膜２２３を形成する。保護膜２２３には、窒化シリコン膜又は窒化酸化シリコン膜を用いることができる。保護膜２２３上には、層間絶縁膜２２４を形成する。層間絶縁膜２２４には、酸化シリコン、窒化シリコン、窒化酸化シリコンなどの無機絶縁膜の他、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃｏｎ  Ｇｌａｓｓ）膜やポリイミドに代表される有機樹脂膜を用いることができる。さらに、保護膜２２３と層間絶縁膜２２４にコンタクトホール２２５を形成する（図４（Ｃ）。）。
【００４３】
次に、配線の形成について説明する。図４（Ｄ）に示すようにコンタクトホール２２５にはコンタクトプラグ２２６を形成する。コンタクトプラグ２２６は、ＷＦ６ガスとＳｉＨ４ガスから化学気相成長法でタングステンシリサイドを形成し、コンタクトホール２２５に埋め込むことで形成される。また、ＷＦ６を水素還元してタングステンを形成しコンタクトホール２２５に埋め込んでも良い。その後、コンタクトプラグ２２６に合わせて配線２２７を形成する。配線２２７はアルミニウム若しくはアルミニウム合金で形成し、上層と下層にはバリアメタルとしてモリブデン、クロム、チタンなどの金属膜で形成する。さらにその上層に層間絶縁膜２２８を形成する。配線は適宜設ければ良く、この上層にさらに配線層を形成して多層配線化しても良い。その場合にはダマシンプロセスを適用しても良い。
【００４４】
また、図５には層間絶縁膜２２８上に上層配線を形成し、多層配線化する態様を示す。配線２２７の上層に窒化シリコン膜でパッシベーション膜２２９を形成し、層間絶縁膜２２８を設ける。さらにパッシベーション膜２３０及び配線間絶縁膜２３１を形成する。上層配線は、例えば、ダマシン若しくはデュアルダマシンにより形成することができる。バリアメタル２３２はタンタル若しくは窒化タンタルで形成する。銅配線２３３はメッキ法で形成し、化学的機械研磨（ＣＭＰ）法により配線間絶縁膜２３１に埋め込む。その上層には窒化シリコンでパッシベーション膜２３４を形成する。配線の積層数は任意であり、適宜選択すれば良い。
【００４５】
以上により、不純物が添加された第１の半導体膜と、接合により形成された単結晶半導体膜である第２の半導体膜とが積層膜されたＳＯＩ基板を用いて薄膜トランジスタを作製することができる。
【００４６】
なお、本実施の形態に係る薄膜トランジスタは、第１の半導体膜と第２の半導体膜とが積層されてなる半導体膜によりチャネル形成領域が形成されており、チャネル形成領域のバックチャネル側（ゲート電極２０８と反対側）に設けられた第１の半導体膜１０３にソース領域およびドレイン領域とは逆の導電型の不純物（ｎ型不純物もしくはｐ型不純物）を注入することにより、トランジスタのチャネル形成領域底部を流れるパンチスルー電流を抑えることができるので、サブスレッシュルド特性が急峻でスイッチング特性に優れたトランジスタを得ることができる。また、ＳＯＩ技術により形成される第２の半導体膜２０４は、結晶方位が一定の単結晶半導体であるため、閾値電圧や移動度などトランジスタ特性として重要な特性値の不均一性を抑制し、高移動化などの高性能化を達成することができる。
【００４７】
さらに、本実施の形態において、貼り合わせに用いた半導体基板は、不純物などが注入されることなく剥離されているので、剥離面の表面研磨や洗浄などを行うことにより、再利用が可能となる。
【００４８】
（実施の形態２）
本実施の形態２では、実施の形態１で示したような本発明を用いて形成される半導体装置の一例として、マイクロプロセッサについて図６を用いて説明する。
【００４９】
マイクロプロセッサ６００は、演算回路６０１（Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ；ＡＬＵともいう。）、演算回路制御部６０２（ＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ）、命令解析部６０３（Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ）、割り込み制御部６０４（Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部６０５（Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ６０６（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部６０７（Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース６０８（Ｂｕｓ  Ｉ／Ｆ）、読み出し専用メモリ６０９、及びメモリインターフェース６１０（ＲＯＭ  Ｉ／Ｆ）を有している。
【００５０】
バスインターフェース６０８を介してマイクロプロセッサに入力された命令は命令解析部６０３に入力され、デコードされた後に演算回路制御部６０２、割り込み制御部６０４、レジスタ制御部６０７、タイミング制御部６０５に入力される。演算回路制御部６０２、割り込み制御部６０４、レジスタ制御部６０７、タイミング制御部６０５は、デコードされた命令に基づき各種制御を行う。
【００５１】
具体的に演算回路制御部６０２は、演算回路６０１の動作を制御するための信号を生成する。また、割り込み制御部６０４は、マイクロプロセッサのプログラム実行中に、外部の入出力装置や周辺回路からの割り込み要求を、その優先度やマスク状態から判断して処理する。レジスタ制御部６０７は、レジスタ６０６のアドレスを生成し、マイクロプロセッサの状態に応じてレジスタ６０６の読み出しや書き込みを行う。タイミング制御部６０５は、演算回路６０１、演算回路制御部６０２、命令解析部６０３、割り込み制御部６０４、レジスタ制御部６０７の動作のタイミングを制御する信号を生成する。例えばタイミング制御部６０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。なお、図６に示すマイクロプロセッサは、その構成を簡略化して示した一例にすぎず、実際にはその用途によって多種多様な構成を備えることができる。
【００５２】
このようなマイクロプロセッサに含まれる半導体素子は、第１の半導体膜と第２の半導体膜とが積層されてなる半導体膜によりチャネル形成領域が形成されており、チャネル形成領域のバックチャネル側（ゲート電極と反対側）に設けられた第１の半導体膜にソース領域、ドレイン領域とは逆の導電型の不純物（ｎ型不純物もしくはｐ型不純物）を注入することにより、トランジスタのチャネル形成領域底部を流れるパンチスルー電流を抑えることができるので、スイッチング特性を向上させることができる。また、ＳＯＩ技術により形成される第２の半導体膜は、その結晶方位が一定の単結晶半導体であるため、閾値電圧や移動度などの特性値の不均一性を抑制し、高移動化などの高性能化を達成することができる。
【００５３】
なお、本実施の形態２においては、実施の形態１に示した構成を自由に組み合わせて用いることができることとする。
【００５４】
（実施の形態３）
本実施の形態３では、実施の形態１で示したような本発明を用いて形成される半導体装置の一例として、非接触でデータの送受信を行うことのできる演算機能を備えた半導体装置について説明する。
【００５５】
図７は無線通信により外部装置と信号の送受信を行って動作するコンピュータ（以下、「ＲＦＣＰＵ」という）の一例を示す。ＲＦＣＰＵ７１１は、アナログ回路部７１２とデジタル回路部７１３を有している。アナログ回路部７１２として、共振容量を有する共振回路７１４、整流回路７１５、定電圧回路７１６、リセット回路７１７、発振回路７１８、復調回路７１９、変調回路７２０と、電源管理回路７３０を有している。デジタル回路部７１３は、ＲＦインターフェース７２１、制御レジスタ７２２、クロックコントローラ７２３、ＣＰＵインターフェース７２４、中央処理ユニット（ＣＰＵ）７２５、ランダムアクセスメモリ（ＲＡＭ）７２６、読み出し専用メモリ（ＲＯＭ）７２７を有している。
【００５６】
このような構成のＲＦＣＰＵ７１１の動作は以下の通りである。アンテナ７２８が受信した信号は共振回路７１４により誘導起電力を生じる。誘導起電力は整流回路７１５を経て容量部７２９に充電される。この容量部７２９はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。容量部７２９はＲＦＣＰＵ７１１と一体形成されている必要はなく、別部品としてＲＦＣＰＵ７１１を構成する絶縁表面を有する基板に取り付けられていれば良い。
【００５７】
リセット回路７１７は、デジタル回路部７１３をリセットし初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路７１８は定電圧回路７１６により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。ローパスフィルタで形成される復調回路７１９は、例えば振幅変調（ＡＳＫ）方式の受信信号の振幅の変動を二値化する。変調回路７２０は、送信データを振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信する。変調回路７２０は、共振回路７１４の共振点を変化させることで通信信号の振幅を変化させている。クロックコントローラ７２３は、電源電圧又は中央処理ユニット７２５における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路７３０が行っている。
【００５８】
アンテナ７２８からＲＦＣＰＵ７１１に入力された信号は復調回路７１９で復調された後、ＲＦインターフェース７２１で制御コマンドやデータなどに分解される。制御コマンドは制御レジスタ７２２に格納される。制御コマンドには、読み出し専用メモリ７２７に記憶されているデータの読み出し、ランダムアクセスメモリ７２６へのデータの書き込み、中央処理ユニット７２５への演算命令などが含まれている。中央処理ユニット７２５は、ＣＰＵインターフェース７２４を介して読み出し専用メモリ７２７、ランダムアクセスメモリ７２６、制御レジスタ７２２にアクセスする。ＣＰＵインターフェース７２４は、中央処理ユニット７２５が要求するアドレスより、読み出し専用メモリ７２７、ランダムアクセスメモリ７２６、制御レジスタ７２２のいずれかに対するアクセス信号を生成する機能を有している。
【００５９】
中央処理ユニット７２５の演算方式は、読み出し専用メモリ７２７にＯＳ（オペレーティングシステム）を記憶させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の処理を行い、残りの演算をプログラムを使って中央処理ユニット７２５が実行する方式を適用することができる。
【００６０】
このようなＲＦＣＰＵ７１１は、絶縁表面を有する基板若しくは絶縁基板上に接合された結晶方位が一定の単結晶半導体層によって集積回路が形成されているので、処理速度の高速化のみならず低消費電力化を図ることができる。それにより、電力を供給する容量部７２９を小型化しても長時間の動作を保証することができる。図７ではＲＦＣＰＵの形態について示しているが、通信機能、演算処理機能、メモリ機能を備えたものであれば、ＩＣタグのようなものであっても良い。
【００６１】
なお、本実施の形態３で説明したＲＦＣＰＵは、ソース領域およびドレイン領域とは逆の導電型の不純物（ｎ型不純物もしくはｐ型不純物）が注入された第１の半導体膜と、結晶方位が一定の単結晶半導体からなる第２の半導体膜とが積層された半導体膜によって集積回路が形成されているので、チャネル底部のパンチスルー電流が抑制されることによるスイッチング特性の向上が図れるだけでなく、処理速度の高速化や低消費電力化も図ることができる。
【００６２】
なお、本実施の形態３においては、実施の形態１、２に示した構成を自由に組み合わせて用いることができることとする。
【００６３】
（実施の形態４）
本実施の形態４では、実施の形態１で示したような本発明を用いた半導体装置が形成される基板として、表示パネルを製造するマザーガラスと呼ばれる大型のガラス基板を用いる場合について説明する。
【００６４】
図８に示すように、基板８０１であるマザーガラス上に複数の表示パネル８０２が形成される。なお、これらの複数の表示パネル８０２はマザーガラスから切り出されるが、基板８０１上のｎ型もしくはｐ型の不純物を含む第１の半導体膜８０３上に半導体基板から接合される単結晶半導体である第２の半導体膜８０４は、表示パネル８０２の形成領域に合わせて接合されるのが好ましい。なお、半導体基板に比べて、マザーガラス基板は面積が大きいので、図８（Ａ）で示すように、各表示パネル８０２の形成領域の内側に第２の半導体膜８０４をそれぞれ配置することが好ましい。これによって、第２の半導体膜８０４を基板８０１上に複数個並べて配置する場合にも、隣接する間隔に余裕を持たせることができる。
【００６５】
表示パネル８０２には、走査線駆動回路領域８０５、信号線駆動回路領域８０６、画素形成領域８０７があり、これらの領域が含まれるように第２の半導体膜８０４が基板８０１上に接合される。
【００６６】
図８（Ｂ）は図８（Ａ）に対応する断面図である。大型のガラス基板である基板８０１からはナトリウムなどの不純物が拡散し、基板８０１上に形成される半導体膜を汚染する可能性があることから、図８（Ｂ）に示すように基板８０１上にバリア膜として機能する絶縁膜８０８を形成するのが好ましい。
【００６７】
また、本実施の形態では、図８に示すＳＯＩ基板の他、このようなＳＯＩ基板を用いて作製される表示装置の一例として、液晶表示装置について図９を用いて説明する。図９（Ａ）は液晶表示装置の画素の平面図であり、ｎ型もしくはｐ型の不純物を含む半導体膜上に単結晶半導体膜が貼り合わされて形成された積層構造を有する半導体膜８０９に走査線８１０が交差し、信号線８１２、画素電極８１３が接続する画素を示す。なお、図９（Ｂ）は、Ｊ−Ｋ切断線による図９（Ａ）の断面図である。
【００６８】
図９（Ｂ）において、基板８０１上に絶縁膜８０８、ｎ型もしくはｐ型の不純物を含む半導体膜と単結晶半導体膜との積層構造を有する半導体膜８０９、ゲート絶縁膜８１４、ゲート電極８１５が積層して形成された部分があり、画素トランジスタ８１６はそのような領域を含んで構成されている。
【００６９】
また、層間絶縁膜８１７上には、信号線８１２、画素電極８１３および電極８１８が設けられている。層間絶縁膜８１７上には、柱状スペーサ８１９が形成され、信号線８１２、画素電極８１３、電極８１８および柱状スペーサ８１９を覆って配向膜８２０が形成されている。対向基板８２１には、対向電極８２２、対向電極を覆う配向膜８２３が形成されている。柱状スペーサ８１９は、基板１０１と対向基板８２１との隙間を維持するために形成される。柱状スペーサ８１９によって形成される空隙に液晶層８２４が形成されている。なお、半導体膜８０９と信号線８１２および電極８１８との接続部は、コンタクトホールの形成によって層間絶縁膜８１７に段差が生じるので、そこを埋めるように柱状スペーサ８１９が設けられている。これにより、段差による液晶層８２４の液晶の配向の乱れを防ぐことができる。
【００７０】
さらに、本実施の形態では、図９に示す液晶表示装置の他、エレクトロルミネセンス表示装置（以下、ＥＬ表示装置という。）について、図１０を用いて説明する。図１０（Ａ）はＥＬ表示装置の画素の平面図であり、信号線８１２に接続する選択用トランジスタ１００１と、電流供給線１００２に接続する表示制御用トランジスタ１００３を有している。この表示装置は、一対の電極間にエレクトロルミネセンス材料を含んで形成される層（ＥＬ層）を挟んでなる発光素子が各画素に設けられる構成となっている。発光素子を構成する一方の電極が画素電極８１３であり、画素電極８１３は表示制御用トランジスタ１００３に接続されている。図１０（Ｂ）はこのような画素の要部を示す断面図である。
【００７１】
図１０（Ｂ）において、基板８０１上に絶縁膜８０８、ｎ型もしくはｐ型の不純物を含む半導体膜と単結晶半導体膜との積層構造を有する半導体膜８０９、ゲート絶縁膜８１４、ゲート電極８１５が積層して形成された部分があり、選択用トランジスタ１００１及び表示制御用トランジスタ１００３はそのような領域を含んで構成されている。
【００７２】
また、表示制御用トランジスタ１００３のゲート電極８１５を覆って、層間絶縁膜８１７が形成されている。層間絶縁膜８１７上に、信号線８１２、電流供給線１００２、電極１００９、１０１０などが形成されている。また、層間絶縁膜８１７上には、電極１０１０に電気的に接続されている画素電極８１３が形成されている。画素電極８１３は周辺部が絶縁性の隔壁層１００４で囲まれている。画素電極８１３上にはＥＬ層１００５が形成されている。ＥＬ層１００５上には対向電極１００６が形成されている。画素部は封止樹脂１００７が充填され、補強板として対向基板１００８が設けられている。
【００７３】
上述した表示装置（液晶表示装置、エレクトロルミネッセンス表示装置）は、いずれもソース領域およびドレイン領域とは逆の導電型の不純物（ｎ型不純物もしくはｐ型不純物）が注入された第１の半導体膜と単結晶半導体である第２の半導体膜とが積層されてなる半導体膜からなるチャネル形成領域を有する半導体素子を含んで形成されており、第１の半導体膜がチャネル形成領域のバックチャネル側（ゲート電極と反対側）に設けられていることにより、トランジスタのチャネル形成領域底部を流れるパンチスルー電流を抑えることができるので、スイッチング特性を向上させるとともに信頼性を高めることができるので、高画質な表示を行うことができる。
【００７４】
なお、本実施の形態４においては、実施の形態１〜３に示した構成を自由に組み合わせて用いることができることとする。
（実施の形態５）
本実施の形態では、本発明を用いて構成される様々な電子機器について、図１１を用いて説明する。電子機器としては、テレビジョン装置（単にテレビ、又はテレビジョン受信機ともよぶ）、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはデジタルビデオディスク（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうる表示装置を備えた装置）などが挙げられる。その好ましい形態について、図１１を参照して説明する。
【００７５】
図１１（Ａ）は表示装置であり、筐体８００１、支持台８００２、表示部８００３、スピーカー部８００４、ビデオ入力端子８００５等を含む。表示部８００３には、図９で説明した液晶表示装置や図１０で説明した発光装置を適用することができ、高画質な表示を行うことができる。なお、表示装置は、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての情報表示用装置が含まれる。
【００７６】
図１１（Ｂ）はノート型パーソナルコンピュータであり、本体８１０１、筐体８１０２、表示部８１０３、キーボード８１０４、外部接続ポート８１０５、マウス８１０６等を含む。表示部８１０３には、図９で説明した液晶表示装置や図１０で説明した発光装置を適用することができ、高画質な表示を行うことができる。
【００７７】
図１１（Ｃ）はビデオカメラであり、本体８２０１、表示部８２０２、筐体８２０３、外部接続ポート８２０４、リモコン受信部８２０５、受像部８２０６、バッテリー８２０７、音声入力部８２０８、操作キー８２０９、接眼部８２１０等を含む。表示部８２０２には、図９で説明した液晶表示装置や図１０で説明した発光装置を適用することができ、高画質な表示を行うことができる。
【００７８】
図１１（Ｄ）は、電子ブックであり、本体８３０１、表示部８３０２、筐体８３０３、操作スイッチ８３０４等を含む。またモデムが内蔵されていてもよいし、無線で情報を送受信できる構成としてもよい。なお、電子ブックのメモリ部は、記録容量が２０〜２００ギガバイト（ＧＢ）のＮＯＲ型不揮発性メモリを用い、映像や音声（音楽）を記録、再生することができる。電子ブックの情報を記憶するメモリ部や、電子ブックを機能させるマイクロプロセッサに、図６で説明したマイクロプロセッサや、図７で説明したＲＦＣＰＵ等を適用することができる。また、表示部８３０２には、図９で説明した液晶表示装置や図１０で説明した発光装置を適用することができ、高画質な表示を行うことができる。
【００７９】
図１１（Ｅ）は携帯電話であり、本体８４０１、筐体８４０２、表示部８４０３、音声入力部８４０４、音声出力部８４０５、操作キー８４０６、外部接続ポート８４０７、アンテナ８４０８等を含む。表示部８４０３には、図９で説明した液晶表示装置や図１０で説明した発光装置を適用することができ、高画質な表示を行うことができる。
【００８０】
図１１（Ｆ）は、デジタルプレーヤーであり、オーディオ装置の１つの代表例である。本体８５０１、表示部８５０２、筐体８５０３、操作スイッチ８５０４、イヤホン８５０５などを含んでいる。イヤホン８５０５の代わりにヘッドホンや無線式イヤホンを用いることができる。デジタルプレーヤーの音楽情報を記憶するメモリ部や、デジタルプレーヤーを機能させるマイクロプロセッサに、図６で説明したマイクロプロセッサや、図７で説明したＲＦＣＰＵ等を適用することができる。デジタルプレーヤーは小型軽量化が可能であるが、表示部８５０２において、図９で説明した液晶表示装置や図１０で説明した発光装置を適用することで、画面サイズが０．３インチから２インチ程度の場合であっても高画質な表示を行うことができる。
【００８１】
なお、本実施の形態５に示す電子機器は、実施の形態１〜実施の形態４に示した構成を自由に組み合わせて実施することが可能である。
【図面の簡単な説明】
【００８２】
【図１】本発明の半導体装置の作製方法を示す断面図。
【図２】本発明の半導体装置の作製方法を示す断面図。
【図３】本発明の半導体装置の作製方法を示す断面図。
【図４】本発明の半導体装置の作製方法を示す断面図。
【図５】本発明の半導体装置の作製方法を示す断面図。
【図６】本発明におけるマイクロプロセッサの構成を示すブロック図。
【図７】本発明におけるＲＦＣＰＵの構成を示すブロック図。
【図８】本発明において、大型基板に単結晶半導体膜を接合する場合を示す図。
【図９】本発明における液晶表示装置の一例を示す図。
【図１０】本発明におけるエレクトロルミネセンス表示装置の一例を示す図。
【図１１】本発明における電子機器の一例を示す図。
【符号の説明】
【００８３】
１０１    基板
１０２    絶縁膜
１０３    半導体膜
１０４    レジスト
１０５    ｐ型不純物
１０６    半導体膜
１０７    レジスト
１０８    ｎ型不純物
１０９    半導体膜
２０１    半導体基板
２０２    イオン
２０３    剥離層
２０４    半導体膜
２０５    積層半導体膜
２０７    ゲート絶縁膜
２０８    ゲート電極
２１０    レジスト
２１１    ｎ型不純物
２１２    不純物領域
２１３    レジスト
２１４    ｐ型不純物
２１５    不純物領域
２１６    サイドウオール絶縁層
２１７    レジスト
２１８    ｎ型不純物
２１９    不純物領域
２２０    レジスト
２２１    ｐ型不純物
２２２    不純物領域
２２３    保護膜
２２４    層間絶縁膜
２２５    コンタクトホール
２２６    コンタクトプラグ
２２７    配線
２２８    層間絶縁膜
２２９    パッシベーション膜
２３０    パッシベーション膜
２３１    配線間絶縁膜
２３２    バリアメタル
２３３    銅配線
２３４    パッシベーション膜
６００    マイクロプロセッサ
６０１    演算回路
６０２    演算回路制御部
６０３    命令解析部
６０４    制御部
６０５    タイミング制御部
６０６    レジスタ
６０７    レジスタ制御部
６０８    バスインターフェース
６０９    専用メモリ
６１０    メモリインターフェース
７１１    ＲＦＣＰＵ
７１２    アナログ回路部
７１３    デジタル回路部
７１４    共振回路
７１５    整流回路
７１６    定電圧回路
７１７    リセット回路
７１８    発振回路
７１９    復調回路
７２０    変調回路
７２１    ＲＦインターフェース
７２２    制御レジスタ
７２３    クロックコントローラ
７２４    ＣＰＵインターフェース
７２５    中央処理ユニット
７２６    ランダムアクセスメモリ
７２７    専用メモリ
７２８    アンテナ
７２９    容量部
７３０    電源管理回路
８０１    基板
８０２    表示パネル
８０３    半導体膜
８０４    半導体膜
８０５    走査線駆動回路領域
８０６    信号線駆動回路領域
８０７    画素形成領域
８０８    絶縁膜
８０９    半導体膜
８１０    走査線
８１２    信号線
８１３    画素電極
８１４    ゲート絶縁膜
８１５    ゲート電極
８１６    画素トランジスタ
８１７    層間絶縁膜
８１８    電極
８１９    柱状スペーサ
８２０    配向膜
８２１    対向基板
８２２    対向電極
８２３    配向膜
８２４    液晶層
１００１    選択用トランジスタ
１００２    電流供給線
１００３    表示制御用トランジスタ
１００４    隔壁層
１００５    ＥＬ層
１００６    対向電極
１００７    封止樹脂
１００８    対向基板
１００９    電極
１０１０    電極
１０９ａ    半導体膜
１０９ｂ    半導体膜
８００１    筐体
８００２    支持台
８００３    表示部
８００４    スピーカー部
８００５    ビデオ入力端子
８１０１    本体
８１０２    筐体
８１０３    表示部
８１０４    キーボード
８１０５    外部接続ポート
８１０６    マウス
８２０１    本体
８２０２    表示部
８２０３    筐体
８２０４    外部接続ポート
８２０５    リモコン受信部
８２０６    受像部
８２０７    バッテリー
８２０８    音声入力部
８２０９    操作キー
８２１０    接眼部
８３０１    本体
８３０２    表示部
８３０３    筐体
８３０４    操作スイッチ
８４０１    本体
８４０２    筐体
８４０３    表示部
８４０４    音声入力部
８４０５    音声出力部
８４０６    操作キー
８４０７    外部接続ポート
８４０８    アンテナ
８５０１    本体
８５０２    表示部
８５０３    筐体
８５０４    操作スイッチ
８５０５    イヤホン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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