(57)【特許請求の範囲】
【請求項１】
基板の上方に第１電極膜を形成する工程と、
前記第１電極膜上に強誘電体膜を形成する工程と、
前記強誘電体膜上に第２電極膜を形成する工程と、
前記第２電極膜上に、酸化アルミニウム膜と第１窒化チタン膜と第２窒化チタン膜と酸化シリコン膜とを順に形成し、かつパターニングしてマスクパターンを形成する工程と、
前記マスクパターンをマスクに用いて、前記第１電極膜と強誘電体膜と第２電極膜とをエッチングし、強誘電体キャパシタを形成する工程と、を有し、前記マスクパターンを形成する工程では、前記第１窒化チタン膜をスパッタリング法で形成し、かつ前記第２窒化チタン膜を自己イオン化プラズマ法で形成し、前記酸化アルミニウム膜をパターニングした後にアンモニア過酸化水素水を用いて洗浄することを特徴とする半導体装置の製造方法。
【請求項２】
前記マスクパターンを形成する工程では、前記酸化アルミニウム膜を原子層成長法で形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１電極を形成する工程の前に、前記基板の上方に下地導電膜を形成する工程を有するとともに、前記強誘電体キャパシタを形成する工程の後に、前記マスクパターンをマスクに用いて該下地導電膜をエッチングする工程を有することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記下地導電膜を形成する工程は、下地導電膜の少なくとも一部を構成する酸素バリア膜を形成するプロセスを含むことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記酸素バリア膜は、チタン含有金属で形成すること特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
強誘電体材料の自発分極を利用した強誘電体メモリ装置は、低電圧動作及び高速動作が可能な不揮発メモリ装置として期待されている。強誘電体メモリ装置は、多数のメモリセルを備えている。１つのスイッチング素子及び１つの強誘電体キャパシタ（１Ｔ１Ｃ）でメモリセルを構成することができるためＤＲＡＭ並の高集積化が可能であり、大容量のメモリ装置としても期待されている。
【０００３】
このような強誘電体メモリ装置において、強誘電体キャパシタは、基板の上方に第１電極膜、強誘電体膜、及び第２電極膜を順に形成した後、第２電極膜上にマスクパターン（ハードマスク）を形成し、これをマスクにして第２電極膜、強誘電体膜、及び第１電極膜を順にエッチングして形成されている（例えば特許文献１）。
【０００４】
前記のハードマスクとしては、例えば例えば第２電極膜上に、酸化アルミニウム膜と窒化チタン膜と酸化シリコン膜とが順に積層されたものが提案されている。このようなハードマスクを形成するには、まず第２電極膜上にスパッタリング法を用いて酸化アルミニウム膜、窒化チタン膜を順に形成する。そして、窒化チタン膜の上にＣＶＤ法で酸化シリコン膜を形成する。そして、酸化シリコン膜上にレジストパターンを形成し、これをマスクにして酸化シリコン膜をエッチングしこれをパターニングする。そして、レジストパターンを除去した後、パターニングされた酸化シリコン膜をマスクにして、窒化チタン膜及び酸化アルミニウム膜を順にエッチングする。これによりハードマスクが得られる。
【０００５】
ところで、ハードマスクの形成時に酸化シリコン膜をエッチングすると、その側壁にエッチングガス由来の堆積物が付着することがある。また、レジストパターンの除去時に、その残渣が窒化チタン膜上に付着することがある。ハードマスクの形状を高精度とするために、通常は窒化チタン膜をエッチングする前にＡＰＭ洗浄（アンモニア過酸化水素水）を行って、堆積物や残渣を除去している。
【０００６】
また、強誘電体メモリ装置において、第１電極膜の下地に下地導電膜を形成することがある。下地導電膜は、酸素バリア膜や、自己配向性に優れた金属からなる結晶性向上導電膜等を有している。具体的には、チタンアルミナイトライド（ＴｉＡｌＮ）からなる膜や、窒化チタン（ＴｉＮ）からなる膜が用いられており、下地導電膜の下層側に設けられたプラグや配線の酸化による高抵抗化を防止することや、強誘電体膜の結晶性を向上させることが可能になっている。これらの膜も前記のハードマスクをマスクにしてエッチングされ、パターニングされている。
【特許文献１】特開２００７−８１０１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところが、前記のようなハードマスクを用いても、下記の理由によりその形状を保つことができずに、強誘電体キャパシタを良好な形状に形成することができないことがある。
スパッタリング法で形成された窒化チタン膜は、ＡＰＭ洗浄によりウエットエッチングされてしまい、膜減りや表面荒れを生じてしまう場合がある。そこで、自己イオン化プラズマ法（Ｓｅｌｆ−Ｉｏｎｉｚｅｄ  Ｐｌａｓｍａ法、以下ＳＩＰ法と称す）を用いて緻密な窒化チタン膜を形成し、この膜のＡＰＭ洗浄におけるエッチングレートを低くすることも考えられる。しかしながら、ＳＩＰ法による成膜時にはアーキング（異常放電）を生じることがあり、これに起因して膜剥れを生じることがある。また、ＳＩＰ法による膜は、膜質が緻密であり膜ストレスが大きいので、これをハードマスクに必要な膜厚に形成しようとすると膜ストレスが蓄積し、膜剥れを生じやくなる。当然ながら、膜剥れを生じたハードマスクは、エッチングにおいて正常に機能させることができない。
【０００８】
また、ハードマスクをマスクにして下地導電膜をエッチングすると、ハードマスクが貫通してしまうこともある。詳しくは、下地絶縁膜及びハードマスクはともにチタン含有金属で形成されており、これらの間でエッチングの選択比を確保することは難しく、通常は下地導電膜のエッチング時にハードマスクの窒化チタン膜もエッチングされる。ハードマスクの窒化チタン膜が除去された後には、酸化アルミニウム膜がマスクとして機能するようになっている。
【０００９】
ところが、スパッタリング法で形成された酸化アルミニウム膜は、下地導電膜のエッチング時に除去されてしまうことがある。すると、強誘電体キャパシタがオーバーエッチされて肩落ち等の形状崩れを生じてしまう。また、酸化アルミニウム膜を厚く形成して対応しようとしても、これをパターニングする際に酸化シリコン膜の膜減りが顕著になり、ハードマスクの形状を保持することができなくなってしまう。
【００１０】
本発明は、前記事情に鑑み成されたものであって、良好なハードマスクを形成することにより、良好な強誘電体キャパシタを製造する方法を提供することを目的の一つとする。
【課題を解決するための手段】
【００１１】
本発明の半導体装置の製造方法は、基板の上方に第１電極膜を形成する工程と、前記第１電極膜上に強誘電体膜を形成する工程と、前記強誘電体膜上に第２電極膜を形成する工程と、前記第２電極膜上に、酸化アルミニウム膜と第１窒化チタン膜と第２窒化チタン膜と酸化シリコン膜とを順に形成し、かつパターニングしてマスクパターンを形成する工程と、前記マスクパターンをマスクに用いて、前記第１電極膜と強誘電体膜と第２電極膜とをエッチングし、強誘電体キャパシタを形成する工程と、を有し、前記マスクパターンを形成する工程では、前記第１窒化チタン膜をスパッタリング法で形成し、かつ前記第２窒化チタン膜を自己イオン化プラズマ法で形成し、前記酸化アルミニウム膜をパターニングした後にアンモニア過酸化水素水を用いて洗浄することを特徴とする。
【００１２】
酸化シリコン膜をエッチングしてパターニングすると、露出した第２窒化チタン膜上に異物が付着することがある。異物は、例えば除去したレジストパターンの残渣や、エッチング時の堆積物等である。通常は、アンモニア過酸化水素水によるＡＰＭ洗浄等で異物を除去している。ところが、スパッタリング法で形成された窒化チタン膜は、ＡＰＭ洗浄によりウエットエッチングされ、膜減りや表面荒れ等を生じることがある。すると、強誘電体キャパシタを良好にパターニングすることができなくなってしまう。
【００１３】
本発明の方法では、第２窒化チタン膜を自己イオン化プラズマ法（ＳＩＰ法）で形成しているので、その膜質がスパッタリング法で形成した膜よりも緻密になっている。したがって、ＡＰＭ洗浄により第２窒化チタン膜がエッチングされる量を格段に小さくすることができ、その膜減りや表面荒れを抑制することができるとともに、ＡＰＭ洗浄から第１窒化チタン膜を保護することができる。よって、第１窒化チタン膜及び第２窒化チタン膜の膜厚を確保するとともにその表面を良好にすることができ、強誘電体キャパシタを形成する工程におけるエッチングでマスクパターンを正常に機能させることができる。これにより、強誘電体キャパシタを所望の形状とすることができ、高信頼性の強誘電体キャパシタを形成することができる。このようにして、本発明によれば、良好な強誘電体キャパシタを備えた良好な半導体装置を製造することができる。
【００１４】
また、第１窒化チタン膜をスパッタリング法で形成しており、これをＳＩＰ法で形成する場合よりもその膜ストレスを小さくすることができる。したがって、酸化アルミニウム膜から第１窒化チタン膜が剥離してしまうことが防止され、マスクパターンを正常に機能させることができる。これにより、良好な強誘電体キャパシタを形成することができる。
【００１５】
また、前記マスクパターンを形成する工程では、前記酸化アルミニウム膜を原子層成長法で形成することが好ましい。
原子層成長法（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ、以下ＡＬＤ法と称す）により形成した膜は、スパッタリング法による膜よりも緻密な膜質となる。したがって、同じ膜厚のものを比較すると、ＡＬＤ法による膜はスパッタリング法による膜よりもエッチングレートが小さくなる。よって、マスクパターンの一部として良好に機能させることができ、例えば第１窒化チタン膜及び第２窒化チタン膜がエッチングにより除去された場合でも、マスクパターンを正常に機能させることができる。これにより、高信頼性の強誘電体キャパシタを形成することができる。
【００１６】
また、前記第１電極を形成する工程の前に、前記基板の上方に下地導電膜を形成する工程を有するとともに、前記強誘電体キャパシタを形成する工程の後に、前記マスクパターンをマスクに用いて該下地導電膜をエッチングする工程を有することが好ましく、この場合には、前記下地導電膜を形成する工程は、下地導電膜の少なくとも一部を構成する酸素バリア膜を形成するプロセスを含むことが好ましく、前記酸素バリア膜は、チタン含有金属で形成することがより好ましい。
【００１７】
下地導電膜を形成すれば、例えば強誘電体膜の配向性を向上させる機能等を下地導電膜にもたせることができ、この上に良好な強誘電体キャパシタを形成することができる。前記マスクパターンをマスクに用いて下地導電膜をエッチングするようにすれば、これと別にマスクパターンを形成するプロセスを省くことができるので、効率よく良好な強誘電体キャパシタを形成することが可能になる。また、前記のようにＡＬＤ法で酸化アルミニウム膜を形成しているので、これが下地導電膜のエッチング時に除去されることが防止され、高信頼性の強誘電体キャパシタを形成することができる。
【００１８】
一般に、強誘電体膜は、チタン酸ジルコン酸鉛（（Ｐｂ（Ｚｉ，Ｔｉ）Ｏ３）、以下ＰＺＴと称す）等の金属酸化物で形成されている。強誘電体膜が還元されるとその特性が低下してしまうため、通常はその成膜プロセスを酸素雰囲気で行っている。一方、第１電極に電気的に接続されたプラグや配線等の導電部は、酸化されると高抵抗化してしまう。
下地導電膜を構成する酸素バリア膜を形成すれば、強誘電体膜の成膜プロセスで前記導電部が酸化されることを防止することができ、良好な半導体装置とすることができる。
【００１９】
また、酸素バリア膜をチタン含有金属で形成すれば、チタンは特に自己配向性に優れた材料であるので、良好な結晶配向の酸素バリア膜を形成することができる。したがって、酸素バリア膜上に、その結晶配向を反映させて良好な結晶配向の第１電極を形成することができ、さらに第１電極上に良好な結晶配向の強誘電体膜を形成することができる。このようにして、良好な強誘電体キャパシタを形成することができる。
【００２０】
酸素バリア膜をチタン含有金属で形成すると、この膜とチタン含有金属からなる第１窒化チタン膜との間、あるいはチタン含有金属からなる第２窒化チタン膜との間で、エッチングの選択比を確保することが難しくなる。そのため、酸素バリア膜のエッチング時には第１窒化チタン膜や第２窒化チタン膜もエッチングされてしまい、極端な場合にはこれらが完全に除去されてしまう。
本発明によれば、第１窒化チタン膜及び第２窒化チタン膜が完全に除去された場合であっても、その下層側にＡＬＤ法で形成された酸化アルミニウム膜がマスクパターンとして良好に機能するので、形状崩れを生じることなく強誘電体キャパシタを形成することができる。また、酸化アルミニウム膜をストッパ膜として機能させて、下地導電膜をパターニングするとともに第１窒化チタン膜及び第２窒化チタン膜を除去することもできる。これにより、マスクパターンを除去するプロセスが効率化される。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の一実施形態を説明するが、本発明の技術範囲は以下の実施形態に限定されるものではない。以降の説明では図面を用いて各種の構造を例示するが、構造の特徴的な部分を分かりやすく示すために、図面中の構造はその寸法や縮尺を実際の構造に対して異ならせて示す場合がある。まず、本発明の製造方法により得られる半導体装置の一例について、その構成を説明する。本例の半導体装置は、強誘電体キャパシタとスイッチング素子とを有するメモリセルを多数備えている。
【００２２】
図１は、本例の強誘電体メモリ装置の要部を示す側断面構成図である。図１に示すように、強誘電体メモリ装置１はスタック型の構造となっており、トランジスタ２２を有する基体２と、基体２上に設けられた強誘電体キャパシタ３と、を備えている。
【００２３】
基体２は、例えば単結晶シリコンからなるシリコン基板（基板）２１上に設けられたトランジスタ２２と、トランジスタ２２を覆って設けられたＳｉＯ２からなる下地絶縁膜２３と、を備えて構成されている。シリコン基板２１の表層には素子分離領域２４が設けられており、素子分離領域２４の間が１つのメモリセルと対応している。
【００２４】
トランジスタ２２は、シリコン基板２１上に設けられたゲート絶縁膜２２１と、ゲート絶縁膜２２１上に設けられたゲート電極２２２と、シリコン基板２１表層におけるゲート電極２２２の両側に設けられたソース領域２２３及びドレイン領域２２４と、ゲート電極２２２の側面に設けられたサイドウォール２２５と、から構成されている。本例では、ソース領域２２３上にこれと導通する第１プラグ２５が設けられており、ドレイン領域２２４上にこれと導通する第２プラグ２６が設けられている。
【００２５】
第１プラグ２５及び第２プラグ２６は、例えばＷ（タングステン）やＭｏ（モリブデン）、Ｔａ（タンタル）、Ｔｉ、Ｎｉ（ニッケル）等の導電材料からなるものである。第１プラグ２５は、本例ではビット線（図示略）と電気的に接続されており、これを介してソース領域２２３とビット線とが導通するようになっている。
【００２６】
本実施形態では、第２プラグ２６上及びその周辺の下地絶縁膜２３上に、下層側から順に結晶性向上導電膜（下地導電膜）３１、酸素バリア膜（下地導電膜）３２が形成されている。酸素バリア膜３２上に、強誘電体キャパシタ３が形成されている。
強誘電体キャパシタ３は、酸素バリア膜３２上に形成された下部電極（第１電極膜）３３と、この上に形成された強誘電体膜３４と、この上に形成された上部電極（第２電極膜）３５と、を有している。下部電極３３は、酸素バリア膜３２と結晶性向上導電膜３１とを介して第２プラグ２６と電気的に接続されている。すなわち、下部電極３３とドレイン領域２２４は導通するようになっている。
【００２７】
結晶性向上導電膜３１は、例えばＴｉＮ等の導電材料からなるものであり、酸素バリア膜３２は、例えばＴｉＡｌＮ、ＴｉＡｌ、ＴｉＳｉＮ、ＴｉＮ、ＴａＮ、ＴａＳｉＮ等の酸素バリア性を有する導電材料からなるものである。また、結晶性向上導電膜３１及び酸素バリア膜３２は、特に自己配向性に優れたＴｉを含む材料からなることが好ましく、このようにすれば下部電極３３、強誘電体膜３４の結晶配向を良好にすることができる。
【００２８】
下部電極３３は、単層膜あるいは多層膜からなるものである。下部電極を構成する膜としては、Ｉｒ（イリジウム）、Ｐｔ（プラチナ）、Ｒｕ（ルテニウム）、Ｒｈ（ロジウム）、Ｐｄ（パラジウム）、Ｏｓ（オスミウム）のうちから少なくとも１つ、またはこれらの合金、あるいはこれらの酸化物からなる膜を用いることができる。本例の下部電極３３は、下層側から図示略のイリジウム膜、酸化イリジウム膜、プラチナ膜が順に積層された多層膜となっている。
【００２９】
強誘電体膜３４は、ＡＢＯ３の一般式で示されるペロブスカイト型の結晶構造を有する強誘電体材料で構成されている。例えば、Ａサイト金属は、ＰｂあるいはＰｂの一部をＬａ（ランタン）あるいはＣａ（カルシウム）、Ｓｒ（ストロンチウム）に置換したものからなる。また、例えばＢサイト金属は、Ｚｒ（ジルコニウム）又はＴｉからなり、これにＶ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ、Ｃｒ（クロム）、Ｍｏ（モリブデン）、Ｗ（タングステン）、及びＭｇ（マグネシウム）のうちの１つ以上を添加してもよい。
【００３０】
強誘電体材料の具体例としては、ＰＺＴやＳＢＴ、（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２（チタン酸ビスマスランタン：ＢＬＴ）等が挙げられる。ＰＺＴは強誘電体材料として実績があるので、これを用いることにより高信頼性とすることができる。ＰＺＴを用いる場合には、自発分極量を大きくする観点から、Ｔｉの含有量をＺｒの含有量よりも多くすることが好ましい。またこの場合には、ヒステリシス特性を良好にする観点から、結晶構造が、面心立方晶に属する（１１１）配向であるものが好ましい。
【００３１】
上部電極３５は、本例ではグランド線（図示略）と電気的に接続されており、単層膜あるいは多層膜からなるものである。上部電極を構成する膜としては、先述した下部電極に適用可能な膜の他に、Ａｌ（アルミニウム）、Ａｇ（銀）、Ｎｉ（ニッケル）等からなる膜を用いることもできる。本例では、下層側から図示略のプラチナ膜、酸化イリジウム膜、イリジウム膜が順に積層された多層膜となっている。
【００３２】
以上のような構成により、前記トランジスタ２２のゲート電極２２２に電圧が印加されると、ソース領域２２３とドレイン領域２２４との間に電界が印加されてチャネルがオンとなり、ここに電流を流すことが可能となる。チャネルがオンになると、ソース領域２２３と電気的に接続された前記ビット線からの電気信号は、ドレイン領域２２４に伝達され、さらにドレイン電極２２４と電気的に接続された強誘電キャパシタ３の下部電極３３に伝達される。これにより、強誘電体キャパシタ３の上部電極３５と下部電極３３との間に電圧を印加することができ、強誘電体膜３４に電荷（データ）を蓄積させることができる。以上のように、強誘電体キャパシタ３への電気信号をトランジスタ２２でスイッチングすることにより、強誘電体メモリ装置１は、データ（電荷）を読出しあるいは書込みすることができるようになっている。
【００３３】
次に、本発明に係る半導体装置の製造方法の一実施形態を説明する。なお、本実施形態は、前記強誘電体メモリ装置１を製造する方法に基づいて説明する。
【００３４】
図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）、図６（ａ）〜（ｃ）は、強誘電体メモリ装置１の製造方法を示す断面工程図である。なお、図２（ｂ）以降の図は、トランジスタ２２等の基体２の下層構造を省略して示している。
【００３５】
まず、図２（ａ）に示すように、公知の方法等を用いて基体２を形成する。具体的には、例えばシリコン基板２１にＬＯＣＯＳ法やＳＴＩ法等で素子分離領域２４を形成し、素子分離領域２４の間におけるシリコン基板２１上に熱酸化法等でゲート絶縁膜２２１を形成する。そして、ゲート電極２２２上に多結晶シリコン等からなるゲート電極２２２を形成する。そして、素子分離領域２４とゲート電極２２２との間におけるシリコン基板２１の表層に不純物を注入してドープ領域２２３、２２４を形成する。そして、エッチバック法等を用いてサイドウォール２２５を形成する。そして、サイドウォール２２５外側のドープ領域２２３、２２４に、不純物を再度注入して高濃度不純物領域とする。本実施形態では、ドープ領域２２３をソース領域として機能させ、ドープ領域２２４をドレイン領域として機能させる。
【００３６】
そして、トランジスタ２２が形成されたシリコン基板２１上に、例えばＣＶＤ法でＳｉＯ２を成膜して下地絶縁膜２３を形成する。そして、ソース領域２２３上とドレイン領域２２４上とにおける下地絶縁膜２３をエッチングして、ソース領域２２３を露出させる貫通孔とドレイン領域２２４を露出させる貫通孔とを形成する。そして、これら貫通孔内のそれぞれに、例えばＴｉとＴｉＮをスパッタリング法で順に成膜して、密着層（図示略）を形成する。
【００３７】
そして、前記貫通孔内を含む下地絶縁膜２３上の全面に、例えばＣＶＤ法でタングステンを成膜して前記貫通孔内にタングステンを埋め込む。そして、下地絶縁膜２３上をＣＭＰ法等で研磨することにより、下地絶縁膜２３上のタングステンを除去する。このようにして、ソース領域２２３上の貫通孔内に第１プラグ２５を埋設し、ドレイン領域２２４上の貫通孔内に第２プラグ２６を埋設する。以上のようにして基体２が得られる。
【００３８】
次に、図２（ｂ）に示すように、第２プラグ２６上及びその周辺の下地絶縁膜２３上に、結晶性向上導電膜３１ａを形成する。具体的には、第２プラグ２６上及び下地絶縁膜２３上をＮＨ３プラズマに曝露して、チタンの自己配向性を高めるための表面処理を行う。そして、下地絶縁膜２３上に、例えばＣＶＤ法やスパッタリング法等を用いてチタンを成膜する。チタンは高い自己配向性を有しておりさらに前記表面処理によりこれを高めているので、良好な結晶配向とすることができ、六方晶に属する（００１）配向の最密構造の膜が形成される。そして、この膜に例えば窒素雰囲気下で熱処理（例えば５００℃以上６５０℃以下）を施す窒化処理により、ＴｉＮからなる結晶性向上導電膜３１ａを形成する。熱処理の温度を６５０℃未満とすれば、トランジスタ２２への熱影響を小さくすることができる。また、５００℃以上とすれば、窒化処理の短縮化が図られる。形成された結晶性向上導電膜３１ａは、元のメタル状態のＴｉの配向性を反映して、面心立方晶に属する（１１１）配向になる。
【００３９】
次に、図２（ｃ）に示すように、結晶性向上導電膜３１ａ上にスパッタリング法でＴｉＡｌＮを成膜して、酸素バリア膜３２ａを形成する。酸素バリア膜３２ａは、その下地となる結晶性向上導電膜３１ａと結晶配向をマッチングさせることにより、エピタキシャルライクに形成することができる。すなわち、結晶性向上導電膜３１ａの結晶配向を反映させて、（１１１）配向の酸素バリア膜３２ａを形成することができる。
【００４０】
次に、図２（ｄ）に示すように、酸素バリア膜３２ａ上に積層体３ａを形成する。積層体３ａは、後に強誘電体キャパシタ３（図１参照）となるものである。
まず、酸素バリア膜３２ａ上にスパッタリング法でイリジウム、酸化イリジウム、プラチナを順に成膜して、これら３層の膜からなる下部電極３３ａを形成する。下部電極３３ａ膜は、酸素バリア膜３２ａの結晶配向を反映させてその結晶性を制御することができ、その最上層のプラチナ膜を（１１１）配向に形成することができる。そして、下部電極３３ａ上に、例えばＰＺＴをゾルゲル法（ＣＳＤ法）やスパッタリング法、ＭＯＣＶＤ法等で成膜して、強誘電体膜３４ａを形成する。強誘電体膜３４ａは、その下地となる下部電極３３の結晶配向を反映させて、（１１１）配向に形成することができる。そして、強誘電体膜３４ａ上に、スパッタリング法でプラチナ、酸化イリジウム、イリジウムを順に成膜して、これら３層の膜からなる上部電極３５ａを形成する。
【００４１】
次に、積層体３ａ上に、ハードマスク（マスクパターン）を形成する。
まず、図３（ａ）に示すように、上部電極３５ａ上にＡＬＤ法で酸化アルミニウム膜４１ａを形成する。詳しくは、ＡＬＤ装置の成膜室内に、積層体３ａが形成された基体２を配置する。なお、必要に応じて上部電極３５に表面処理を施しておき、その表面における結合の終端をヒドロキシル基（ＯＨ）としておく。そして、成膜室内にアルミニウム含有の原料ガス、例えばトリメチルアルミニウム（Ａｌ（ＣＨ３）３）を供給し、この原料ガスを上部電極３５ａ表面のヒドロキシル基と反応させる。これによりヒドロキシル基の水素原子と、トリメチルアルミニウムのメチル基の一つがとれて、上部電極３５ａの表面に酸素原子を介してジメチルアルミニウム（−Ａｌ（ＣＨ３）２）が結合する。そして、成膜室内のトリメチルアルミニウム等を排気した後、成膜室内に水蒸気を供給してこれをジメチルアルミニウムと反応させる。これにより、ジメチルアルミニウムのメチル基がヒドロキシル基と置換されるとともに、部分的にヒドロキシル基の水素原子がとれて、その酸素原子は２つのアルミニウム原子と結合するようになる。このようにして、上部電極３５ａ上に酸化アルミニウムの原子層を形成することができ、このプロセスを繰り返すことにより原子層を積層させて、所望の厚さの酸化アルミニウム膜を形成する。
【００４２】
ＡＬＤ法によれば、原子層ごとにその表面を制御することができ、スパッタリング法によるものよりも緻密な膜質の酸化アルミニウム膜４１ａを形成することができる。したがって、ＡＬＤ法による膜は、これをマスクとして機能させるために必要な膜厚が、スパッタリング法による膜よりも薄くなる。換言すれば、厚膜化することなく窒化チタンからなる膜等に対する選択比を向上させることができる。ここでは、酸化アルミニウム膜４１ａを通常と同等の厚さ（例えば２０ｎｍ程度）に形成する。
【００４３】
次に、図３（ｂ）に示すように、酸化アルミニウム膜４１ａ上にスパッタリング法で第１窒化チタン膜４２ａを形成する。具体的には、スパッタリング装置の成膜室に、酸化アルミニウム膜４１ａが形成された基体２を配置する。そして、チタンからなるターゲットを用いて、基板温度を２００℃に設定するとともに、成膜室内に窒素ガス（反応ガス）及びアルゴンガス（不活性ガス）を流通させ、反応性スパッタリング法により酸化アルミニウム膜４１ａ上に窒化チタンを成膜する。このようにして、例えば厚さが１５０ｎｍ程度の第１窒化チタン膜４２ａを形成する。
【００４４】
次に、図３（ｃ）に示すように、第１窒化チタン膜４２ａ上にＳＩＰ法で第２窒化チタン膜４３ａを形成する。具体的には、ＳＩＰ技術を用いたスパッタリング装置の成膜室内に、第１窒化チタン膜４２ａが形成された基体２を配置する。ＳＩＰ技術とは、電子閉じ込め能力が強い磁場分布上に高いＤＣ電圧を印加することで、高密度プラズマにより高いイオン化密度を実現する技術のことである。そして、基板温度を２００℃に設定するとともに、成膜室内に窒素ガス（反応ガス）及びアルゴンガス（不活性ガス）を流通させ、反応性スパッタリング法により第１窒化チタン膜４２ａ上に窒化チタンを成膜する。これにより、例えば厚さが５０ｎｍ程度の第２窒化チタン膜４３ａを形成する。このように膜質の異なる第１窒化チタン膜４２ａと第２窒化チタン膜４３ａとを積層して、積層膜の総厚を２００ｎｍ程度とする。以下、スパッタリング法による膜とＳＩＰ法による膜との特性の違いを説明する。
【００４５】
図７（ａ）〜（ｃ）は、スパッタリング法による膜及びＳＩＰ法による膜の物性値の比較を示すグラフであり、図７（ａ）には膜密度の比較を、図７（ｂ）にはウエットエッチングレートの比較を、図７（ｃ）にはドライエッチングレートの比較を、それぞれ示している。また、図７（ａ）〜（ｃ）において、符号Ａはスパッタリング法による窒化チタン膜を、符号ＢはＳＩＰ法による窒化チタン膜を、それぞれ示している。
【００４６】
スパッタリング法による膜Ａは、スッパッタリング装置としてＥＮＤＵＲＡ（ＡＰＰＬＩＥＤ  ＭＡＴＬＳ  ＩＮＣ．製）を用いて、その１０１チャンバを成膜室とし、アルゴンガスの流量１４０ｓｃｃｍ、窒素ガスの流量６０〜９０ｓｃｃｍ程度、成膜パワー８ｋＷで、５０秒間成膜したものである。
ＳＩＰ法による膜Ｂは、前記のＥＮＤＵＲＡのＳＩＰチャンバを成膜室とし、アルゴンガスの流量１６ｓｃｃｍ、窒素ガスの流量７５〜１００ｓｃｃｍ、成膜パワーを１８ｋＷで、５０秒間成膜したものである。
【００４７】
図７（ａ）に示すように、ＳＩＰ法による膜は、スパッタリング法による膜よりも膜密度が高くなっており、緻密な膜質であることが分かる。また、図７（ｂ）に示すように、ＳＩＰ法による膜は、ＡＰＭ洗浄等によるウエットエッチングレートが、スパッタリング法による膜に比べて１／１０程度になっている。図７（ｃ）に示すように、ＳＩＰ法による膜は、ドライエッチングレートが、スパッタリング法による膜の２倍程度になっている。
【００４８】
なお、他のスパッタリング装置を用いて成膜した膜についても同様の傾向となる。例えば、スッパッタリング装置としてＣＥＲＡＵＳ  ＺＸ−１０００（ＵＬＶＡＣ社製）を用いて、アルゴンガスの流量１０ｓｃｃｍ、窒素ガスの流量２０ｓｃｃｍ程度、成膜パワー２．５ｋＷで、２４６秒間成膜したところ、同様の結果が得られた。
【００４９】
ＳＩＰ法では通常のスパッタリング法よりも、高密度のプラズマを用いるとともに成膜パワーを大きくして成膜する。そのため、成膜時にアーキングと呼ばれる異常放電を生じることがあり、異常放電により損傷した部分を起点にして膜剥れを生じることがある。また、通常のスパッタリング法による膜よりも膜ストレスが大きいため、ある程度以上の厚さ（例えば２００ｎｍ）に成膜しようとすると、膜剥れを生じることがある。
本発明では、第１窒化チタン膜４２ａと第２窒化チタン膜４３ａとの積層膜のうち、第２窒化チタン膜４３ａのみをＳＩＰ法で形成しているので、膜剥れを生じることなく前記積層膜を所定の厚さにすることができる。
【００５０】
次に、図４（ａ）に示すように、第２窒化チタン膜４３ａ上に酸化シリコン膜４４ａを形成する。具体的には、ＣＶＤ装置の成膜室内に第２窒化チタン膜４３ａが形成された基体２を配置する。そして、基板温度を３９０℃に設定するとともに、成膜室にＴＥＯＳガス（テトラエトキシシラン）、酸素ガス、ヘリウム等からなる混合ガスを流通させる。そして、第２窒化チタン膜４３ａ上に、ＣＶＤ法で酸化シリコンを７００〜８００ｎｍ程度の厚さに成膜し、酸化シリコン膜４４ａを形成する。
【００５１】
次に、図４（ｂ）に示すように、酸化シリコン膜４４ａ上にレジスト材料を塗布法等で成膜した後、この膜をフォトリソグラフィ法及びエッチング技術を用いパターニングして、レジストパターンＲを形成する。
次に、図４（ｃ）に示すように、レジストパターンＲをマスクにして酸化シリコン膜４４ａをエッチングし、これをパターニングする。
【００５２】
次に、図５（ａ）に示すように、レジストパターンＲをアッシング等により除去する。酸化シリコン膜４４ａをパターニングした際に、その側壁にはエッチングガス由来の堆積物が付着していることがある。また、酸化シリコン膜４４ａの間に露出した第２窒化チタン膜４３ａ上には、レジストパターンＲの残渣が付着していることもある。ここでは、アンモニア過酸化水素水を用いたＡＰＭ洗浄することにより、前記堆積物や残渣を除去する。ＡＰＭ洗浄を行うと、第２窒化チタン膜４３ａはウエットエッチングされる。第２窒化チタン膜４３ａはＳＩＰ法で形成されており、図７（ｂ）に示したように、スパッタリング法で形成された膜よりもウエットエッチングレートが格段に低くなっている。したがって、ウエットエッチング（ＡＰＭ洗浄）による膜減りや、サイドエッチ等による表面荒れが格段に低減される。よって、第２窒化チタン膜４３ａを良好な状態に保持することができるとともに、これに覆われた第１窒化チタン膜４２ａをウエットエッチングから保護することができる。
【００５３】
次に、図５（ｂ）に示すように、パターニングされた酸化シリコン膜４４ａをマスクにして、第２窒化チタン膜４３ａ、第１窒化チタン膜４２ａ、及び酸化アルミニウム膜４１ａを順にドライエッチングする。ドライエッチングにより酸化シリコン膜４４ａもエッチングされて、その膜厚が薄くなる。高度の異方性でエッチングするために、例えばリアクティブイオンエッチング（ＲＩＥ）やスパッタエッチング等を採用し、化学的エッチングよりも物理的エッチングを強くすると、材質の違いによって選択比を確保することが難しくなる。すなわち、酸化アルミニウム膜４１ａをパターニングする際に酸化シリコン膜４４ａがエッチングされる量は、主として酸化アルミニウム膜４１ａの厚さに依存するようになる。前記のように、厚膜化することなく酸化アルミニウム膜４１ａを形成しているので、これをパターニングする際に酸化シリコン膜４４ａが貫通してしまうことが防止される。したがって、貫通した部分に第２窒化チタン膜４３ａが露出し、ここがエッチングされて損傷することが防止される。以上のようにして、パターニングされた、酸化シリコン膜４４ａと第２窒化チタン膜４３ａと第１窒化チタン膜４２ａと酸化アルミニウム膜４１ａとからなる良好なハードマスク４が得られる。
【００５４】
次に、図５（ｃ）に示すように、ハードマスク４をマスクにして上部電極３５ａ、強誘電体膜３４ａ及び下部電極３３ａを順にドライエッチングしてパターニングし、強誘電体キャパシタ３を形成する。ここでは、臭化水素（ＨＢｒ）、酸素ガス、アルゴン、及びオクタフルオロシクロブタン（Ｃ４Ｆ８）からなる混合ガスをエッチングガスとして、プラズマエッチングによりパターニングする。前記のように良好なハードマスク４を形成しているので、良好な形状に強誘電体キャパシタ３を形成することができる。
なお、このプロセスの途中あるいは後のプロセスの途中で、ハードマスク４を構成する１層あるいは２層以上の膜が、エッチングにより完全に除去される場合がある。本発明では、形成した当初のハードマスクのうち少なくとも一部が機能する場合には、そのいくつかの層が除去された状態でも同様にハードマスクと称する。
【００５５】
次に、図６（ａ）に示すように、酸化シリコン膜４４ａが残っている場合には、これをドライエッチングあるいはウエットエッチングにより除去する。
次に、図６（ｂ）に示すように、酸化シリコン膜４４ａが除去されたハードマスク４をマスクにして、酸素バリア膜３２ａ、結晶性向上導電膜３１ａを順にドライエッチングして、これをパターニングする。ここでは、下地絶縁膜２３をストッパ膜としてパターニングを行うとともに、酸化アルミニウム膜４１ａをストッパ膜として第１窒化チタン膜４２ａ及び第２窒化チタン膜４３ａを前記ドライエッチングにより除去する。酸化アルミニウム膜４１ａはＡＬＤ法により形成された緻密な膜であるので、ドライエッチングで貫通してしまうことが防止される。これにより、上部電極３５に表面荒れ等を生じることが防止され、良好な強誘電体キャパシタ３とすることができる。また、強誘電体キャパシタ３を形成した後に第１窒化チタン膜４２ａ及び第２窒化チタン膜４３ａを除去するプロセスを省くことができる。
なお、下地絶縁膜を複数層からなるものとし、その最上層を結晶性向上導電膜３１ａに対して選択比を確保できる材料（例えばＳｉＮ）で形成すれば、これをストッパ膜として良好に機能させることができる。
【００５６】
そして、本実施形態では酸化アルミニウム膜４１ａを除去せずに保持しておき、適宜ＡＰＭ洗浄等を行った後に回復アニールを行う。具体的には、酸素雰囲気で強誘電体キャパシタ３が形成された基体２を熱処理する。強誘電体キャパシタ３の強誘電体膜３４に酸素欠損を生じていた場合には、これを回復させることができ、良好な強誘電体キャパシタ３とすることができる。なお、上部電極の上面が露出した状態で回復アニールを行うと、ここに表面荒れを生じることがある。本実施形態では、酸素バリア膜３２ａ及び結晶性向上導電膜３１ａのパターニング時に酸化アルミニウム膜４１ａが良好に保持されるので、回復アニール時に上部電極３５を酸化アルミニウム膜４１ａで保護することができる。また、上部電極３５を保護する膜を別に形成する必要がないため、プロセスが簡略化される。
また、酸化アルミニウム膜４１ａを除去すること等により図１に示した強誘電体メモリ装置１が得られる。なお、強誘電体キャパシタ３を覆って水素バリア膜を形成する場合には、酸化アルミニウム膜４１ａを除去せずに、水素バリア膜の一部としてもよい。
【００５７】
本発明の半導体装置の製造方法にあっては、スパッタリング法による第１窒化チタン膜４２ａ上にＳＩＰ法による第２窒化チタン膜４３ａを形成しているので、膜剥れを生じることがなく、かつＡＰＭ洗浄で膜減りや表面荒れを生じない良好なハードマスク４が得られる。したがって、良好なハードマスク４をマスクに用いることによりエッチングの安定化が図られ、良好に強誘電体キャパシタ３を形成することができる。よって、高信頼性の強誘電体キャパシタ３とすることができ、これを備えた良好な半導体装置を製造することができる。
【図面の簡単な説明】
【００５８】
【図１】強誘電体メモリ装置の要部を示す側断面構成図である。
【図２】（ａ）〜（ｄ）は、強誘電体メモリ装置の製造方法を示す工程図である。
【図３】（ａ）〜（ｃ）は、図２（ｄ）から続く工程図である。
【図４】（ａ）〜（ｃ）は、図３（ｃ）から続く工程図である。
【図５】（ａ）〜（ｃ）は、図４（ｃ）から続く工程図である。
【図６】（ａ）〜（ｃ）は、図５（ｃ）から続く工程図である。
【図７】（ａ）〜（ｃ）は、成膜方法の違いによる膜質の違いを示すグラフである。
【符号の説明】
【００５９】
１・・・半導体装置、３・・・強誘電体キャパシタ、３１、３１ａ・・・結晶性向上導電膜（下地導電膜）、３２、３２ａ・・・酸素バリア膜（下地導電膜）、３３、３３ａ・・・下部電極（第１電極膜）、３４、３４ａ・・・強誘電体膜、３５、３５ａ・・・上部電極（第２電極膜）、４・・・ハードマスク（マスクパターン）、４１ａ・・・酸化アルミニウム膜、４２ａ・・・第１窒化チタン膜、４３ａ・・・第２窒化チタン膜、４４ａ・・・酸化シリコン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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