(57)【特許請求の範囲】
【請求項１】
基準信号と比較対象信号との位相差の比較結果に応じた電圧を出力する位相比較手段と、前記位相比較手段から出力された電圧に応じた周波数で出力信号を出力する電圧制御発振手段と、前記電圧制御発振手段から出力された前記出力信号を周波数設定値に対応する分周数で分周して前記比較対象信号としてフィードバック出力する分周手段と、を備えたＰＬＬ回路であって、
前記分周手段に、前記出力信号の目標周波数を示す前記周波数設定値と、前記目標周波数とは異なる周波数を示す前記周波数設定値とを選択して出力可能な周波数設定値出力手段を備え、
前記周波数設定値出力手段は、前記出力信号の周波数を前記目標周波数に切り替える時、始めに前記目標周波数とは異なる周波数を示す前記周波数設定値を出力してから、前記目標周波数を示す前記周波数設定値を出力し、
さらに、前記周波数設定値出力手段は、
前記周波数設定値が設定される周波数設定手段を複数備え、
前記複数の周波数設定手段から出力される複数の前記周波数設定値の中から前記周波数設定値が１つずつ出力されるように、前記複数の周波数設定手段と前記分周手段との間の電気的接続状態を切り替えるスイッチング素子と、
前記スイッチング素子の電気的接続状態を時間に応じて切り替えるタイマ手段と、
周波数偏移量の中心周波数を出力する偏移量中心周波数出力手段と、
前記偏移量中心周波数出力手段から出力された前記周波数偏移量の中心周波数に、前記複数の周波数設定手段から出力される複数の前記周波数設定値のいずれか１つの周波数設定値を加算する加算手段と、
備えることを特徴とするＰＬＬ回路。
【請求項２】
前記周波数設定値出力手段は、前記出力信号の周波数を前記目標周波数に切り替える時、始めに前記目標周波数とはそれぞれ値の異なる任意の周波数を示す複数の前記周波数設定値を１つずつ出力することを特徴とする請求項１に記載のＰＬＬ回路。
【請求項３】
前記周波数設定値出力手段は、
前記出力信号の周波数を、現在の周波数よりも高い周波数に切り替える時、任意の第１の時間で、前記目標周波数よりも高い周波数を示す前記周波数設定値を出力し、
前記出力信号の周波数を、現在の周波数よりも低い周波数に切り替える時、前記第１の時間で、前記目標周波数よりも低い周波数を示す前記周波数設定値を出力することを特徴とする請求項１又は２に記載のＰＬＬ回路。
【請求項４】
前記周波数設定値出力手段は、
前記出力信号の周波数を、現在の周波数よりも高い周波数に切り替える時、
前記第１の時間後の任意の第２の時間で、前記目標周波数よりも低い周波数を示す前記周波数設定値を出力し、
前記第２の時間後の任意の第３の時間で、前記目標周波数よりも低い周波数を示す前記周波数設定値であって、前記第２の時間で出力されていた前記周波数設定値よりも高い前記周波数設定値を出力し、
前記出力信号の周波数を、現在の周波数よりも低い周波数に切り替える時、
前記第２の時間で、前記目標周波数よりも高い周波数を示す前記周波数設定値を出力し、
前記第３の時間で、前記目標周波数よりも高い周波数を示す前記周波数設定値であって、前記第２の時間で出力されていた前記周波数設定値よりも低い前記周波数設定値を出力することを特徴とする請求項３に記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）回路に関し、特に基準信号の位相に同期した出力（発振）信号を出力するＰＬＬ回路に関する。
【背景技術】
【０００２】
ＰＬＬ回路は、基準信号に対して位相及び周波数が追従するように制御することで、基準信号の位相に同期した出力信号を発生するものであり、通信機器、音響・映像機器等に幅広く用いられている。例えば、特許文献１〜７の一般的なＰＬＬ回路では、出力信号の周波数を切り替える時、出力信号の周波数が目標とする目標周波数になるまでの時間、すなわちロックアップするまでの時間は、ＰＬＬ回路のループフィルタの構成を変更したり、チャージポンプの電流量を変更したりすることよって、ＰＬＬ回路の自然角周波数ωnを広帯域化している。これによって、ＰＬＬ回路での周波数の引き込み動作を高速に行っていた。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平７−６６７２３号公報
【特許文献２】特開２００６−６７５６５号公報
【特許文献３】特開２００５−２５２９３４号公報
【特許文献４】特開２００６−５５２３号公報
【特許文献５】特開平６−２７６０９０号公報
【特許文献６】特開２０００−３４１１１７号公報
【特許文献７】特開２００２−２６１６０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記の特許文献１〜７のＰＬＬ回路では、アナログスイッチング素子を用いてループフィルタの切り替えを行ってる。そのため、スイッチング切り替え時にノイズが発生したり、切り替え前後のループフィルタに電圧差が生じたりする。これによって、発振器にノイズが発生し、ＰＬＬ特性を劣化させるという問題があった。
また、温度・電源電圧によりアナログスイッチング素子のオン時の抵抗値が変わる。このため、自然角周波数ωnも温度・電源電圧により変動し、ロックアップ時間が変動するという問題があった。
【０００５】
また、引き込み動作の開始前後に、目標の周波数付近で高速化のための広帯域化した自然角周波数ωnを通常の狭帯域に切り替える。ところが、帯域を元に戻した時に、図１１のグラフで示すように、元の周波数から目標周波数に変化する幅以上に出力信号の周波数が変動して、過剰なオーバーシュートが発生し易いという問題があった。
そこで、本発明は、上記の課題に鑑み、周波数やロックアップ時間が変動したり、ＰＬＬ特性が劣化したりするのを抑えることのできるＰＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係るＰＬＬ回路は、上記の目的を達成するために、次のように構成される。
本発明による第１のＰＬＬ回路は、基準信号と比較対象信号との位相差の比較結果に応じた電圧を出力する位相比較手段と、前記位相比較手段から出力された電圧に応じた周波数で出力信号を出力する電圧制御発振手段と、前記電圧制御発振手段から出力された前記出力信号を周波数設定値に対応する分周数で分周して前記比較対象信号としてフィードバック出力する分周手段と、を備えたＰＬＬ回路であって、前記分周手段に、前記出力信号の目標周波数を示す前記周波数設定値と、前記目標周波数とは異なる周波数を示す前記周波数設定値とを選択して出力可能な周波数設定値出力手段を備え、前記周波数設定値出力手段は、前記出力信号の周波数を前記目標周波数に切り替える時、始めに前記目標周波数とは異なる周波数を示す前記周波数設定値を出力してから、前記目標周波数を示す前記周波数設定値を出力し、さらに、前記周波数設定値出力手段は、前記周波数設定値が設定される周波数設定手段を複数備え、前記複数の周波数設定手段から出力される複数の前記周波数設定値の中から前記周波数設定値が１つずつ出力されるように、前記複数の周波数設定手段と前記分周手段との間の電気的接続状態を切り替えるスイッチング素子と、前記スイッチング素子の電気的接続状態を時間に応じて切り替えるタイマ手段と、周波数偏移量の中心周波数を出力する偏移量中心周波数出力手段と、前記偏移量中心周波数出力手段から出力された前記周波数偏移量の中心周波数に、前記複数の周波数設定手段から出力される複数の前記周波数設定値のいずれか１つの周波数設定値を加算する加算手段と、備えることを特徴とする。
【０００７】
上記の第１のＰＬＬ回路によれば、目標周波数設定値出力手段に、異なる周波数を示す周波数設定値を持たせておく。そして、目標周波数設定値出力手段は、出力信号の周波数を目標周波数に切り替える際、周波数設定値出力手段から目標周波数とは異なる周波数を示す周波数設定値が出力されてから、目標周波数と同じ周波数を示す周波数設定値を出力する。これにより、周波数の引き込み動作時に、アナログスイッチング素子を用いてループフィルタの切り替えを行う必要がない。このため、スイッチング切り替え時に発生するノイズや、切り替え前後のループフィルタに生じる電圧差によって、発振器にノイズが発生しない。よって、ＰＬＬ回路を低ノイズ化させて、ＰＬＬ特性の劣化を防止することが可能となる。また、切り替え時の不要な周波数変動が発生したり、ロックアップ時間が温度・電源電圧に依存して変動したりするのを抑えることが可能となる。
また、スイッチング素子及びタイマ手段を用いることで、出力信号の周波数を目標周波数に切り替える時、始めに周波数設定値出力手段から目標周波数とは異なる周波数を示す周波数設定値が出力されてから、目標周波数を示す周波数設定値が出力されるように制御することが可能となる。
さらに、ＰＬＬ回路を用いて周波数偏移変調（ＦＳＫ；ｆｒｅｑｕｅｎｃｙ  ｓｈｉｆｔ  ｋｅｙｉｎｇ）を行う場合のように、周波数の偏移量が予め決まっている時には、偏移量中心周波数出力手段に、周波数偏移量の中心周波数を持たせておく。そして、加算手段で、偏移量中心周波数出力手段から出力された周波数偏移量の中心周波数に、周波数設定手段から出力された周波数設定値を加算する。これにより、周波数の偏移量が予め決まっている時の偏移時間を短縮したり、オーバーシュート特性を調整したりすることが可能となる。
【０００８】
本発明による第２のＰＬＬ回路は、前記周波数設定値出力手段は、前記出力信号の周波数を前記目標周波数に切り替える時、始めに前記目標周波数とはそれぞれ値の異なる任意の周波数を示す複数の前記周波数設定値を１つずつ出力することを特徴とする。
上記の第２のＰＬＬ回路によれば、周波数設定値出力手段を複数設けて、それぞれ値の異なる複数の周波数設定値を設定しておく。これにより、出力信号の周波数を目標周波数に近付ける際に、より滑らかに近付けることが可能となる。
【０００９】
本発明による第３のＰＬＬ回路は、前記周波数設定値出力手段は、前記出力信号の周波数を、現在の周波数よりも高い周波数に切り替える時、任意の第１の時間で、前記目標周波数よりも高い周波数を示す前記周波数設定値を出力し、前記出力信号の周波数を、現在の周波数よりも低い周波数に切り替える時、前記第１の時間で、前記目標周波数よりも低い周波数を示す前記周波数設定値を出力することを特徴とする。
【００１０】
上記の第３のＰＬＬ回路によれば、周波数設定値出力手段は、出力信号の周波数を当該周波数よりも高い周波数に切り替える時、最初の第１の時間で、目標周波数よりも高い周波数を示す周波数設定値を出力する。また、周波数設定値出力手段は、出力信号の周波数を当該周波数よりも低い周波数に切り替える時、目標周波数よりも低い周波数を示す周波数設定値を出力する。これにより、周波数切り替え開始時の周波数設定値との差が大きくなり、位相比較手段の出力を増幅するチャージポンプ回路等の電流量を増大させて、周波数応答を高速にすることが可能となる。
【００１１】
本発明による第４のＰＬＬ回路は、前記周波数設定値出力手段は、前記出力信号の周波数を、現在の周波数よりも高い周波数に切り替える時、前記第１の時間後の任意の第２の時間で、前記目標周波数よりも低い周波数を示す前記周波数設定値を出力し、前記第２の時間後の任意の第３の時間で、前記目標周波数よりも低い周波数を示す前記周波数設定値であって、前記第２の時間で出力されていた前記周波数設定値よりも高い前記周波数設定値を出力し、前記出力信号の周波数を、現在の周波数よりも低い周波数に切り替える時、前記第２の時間で、前記目標周波数よりも高い周波数を示す前記周波数設定値を出力し、前記第３の時間で、前記目標周波数よりも高い周波数を示す前記周波数設定値であって、前記第２の時間で出力されていた前記周波数設定値よりも低い前記周波数設定値を出力することを特徴とする。
【００１２】
上記の第４のＰＬＬ回路によれば、周波数設定値出力手段は、出力信号の周波数を当該周波数よりも高い周波数に切り替える時、第２の時間で、目標周波数よりも低い周波数を示す周波数設定値を出力し、第３の時間で、目標周波数よりも低い周波数を示す周波数設定値であって、第２の時間で出力されていた周波数設定値よりも高い周波数設定値を出力する。また、周波数設定値出力手段は、出力信号の周波数を当該周波数よりも低い周波数に切り替える時、第２の時間で、目標周波数よりも高い周波数を示す周波数設定値を出力し、第３の時間で、目標周波数よりも高い周波数を示す周波数設定値であって、第２の時間で出力されていた周波数設定値よりも低い周波数設定値を出力する。これにより、チャージポンプ回路等の電流値を減少させて周波数応答を減速することが可能となる。さらに、立ち上がり開始前の周波数から目標周波数に変化する幅以上に出力信号の周波数が変動して、過剰なオーバーシュートが発生することなく出力信号を目標の周波数にロックすることが可能となる。また、ＰＬＬ回路での引き込み動作時間を高速化することが可能となる。
【発明の効果】
【００１６】
本発明によれば、周波数の引き込み動作時に、アナログスイッチング素子を用いてループフィルタの切り替えを行う必要がない。このため、スイッチング切り替え時に発生するノイズや、切り替え前後のループフィルタに生じる電圧差によって、発振器にノイズが発生しない。よって、ＰＬＬ回路を低ノイズ化させて、ＰＬＬ特性の劣化を防止することができる。また、切り替え時の不要な周波数変動が発生したり、ロックアップ時間が温度・電源電圧に依存して変動したりするのを抑えることができる。
【００１７】
また、立ち上がり、立ち下がり開始前の周波数から目標周波数に変化する幅以上に出力信号の周波数が変動して、過剰なオーバーシュートが発生することなく出力信号を目標の周波数にロックすることができる。また、ＰＬＬ回路での引き込み動作時間を高速化することができる。
さらに、ＰＬＬ回路を用いて周波数偏移変調を行う場合のように、周波数の偏移量が予め決まっている時の偏移時間を短縮したり、オーバーシュート特性を調整したりすることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１実施形態に係るＰＬＬ回路１０の構成を示すブロック図である。
【図２】本発明の第１実施形態に係るＰＬＬ回路１０の演算器１５ａ，１５ｂの構成を示すブロック図である。
【図３】本発明の第１実施形態に係るＰＬＬ回路１０のフラクショナル分周器１７の構成を示すブロック図である。
【図４】本発明の第１実施形態に係るＰＬＬ回路１０における立ち上がり時の出力信号の周波数と、周波数設定値とを示すグラフである。
【図５】本発明の第１実施形態に係るＰＬＬ回路１０における立ち下がり時の出力信号の周波数と、周波数設定値とを示すグラフである。
【図６】本発明の第２実施形態に係るＰＬＬ回路４０の構成を示すブロック図である。
【図７】本発明の第２実施形態に係るＰＬＬ回路４０の演算器４１ａ，４１ｂの構成を示すブロック図である。
【図８】周波数偏移変調における変調された信号の周波数の推移を示すグラフである。
【図９】本発明の第２実施形態に係るＰＬＬ回路２０における立ち上がり時及び立ち下がり時の出力信号の周波数と、周波数設定値とを示すグラフである。
【図１０】ＰＬＬ回路４０における立ち上がり時の出力信号の周波数と、周波数設定値とを示すグラフである。
【図１１】従来の一般的なＰＬＬ回路における立ち上がり時の出力信号の周波数を示すグラフである。
【発明を実施するための最良の形態】
【００１９】
以下、添付図面を参照しながら、本発明のＰＬＬ回路の実施形態を詳細に説明する。なお、図面の説明において、同一の要素には同一の符号を付し、重複する説明を省略する。
（第１実施形態）
（ＰＬＬ回路１０の構成）
まず、図１を参照して、本発明の第１実施形態に係るＰＬＬ回路１０の構成を説明する。
図１に示すＰＬＬ回路１０は、位相比較器１１、チャージポンプ回路１２、ループフィルタ１３、電圧制御発振器１４、演算器１５ａ，１５ｂ、周波数切替用スイッチング素子１６、フラクショナル分周器１７、及び制御部１８を備えて構成される。
位相比較器１１は、図示しない外部の水晶振動子等から出力された基準信号と、電圧制御発振器１４から出力された出力信号をフラクショナル分周器１７で分周した分周器出力信号とを入力し、２つの信号の位相差の比較結果に応じた電圧（位相差信号）を出力する。
【００２０】
チャージポンプ回路１２は、電流源とスイッチング素子とを有し、位相比較器１１からの位相差信号に基づいてスイッチング素子をオンオフ動作することにより、ループフィルタ１３へ電荷の充電又はループフィルタ１３から電荷の放電を行う。
ループフィルタ１３は、チャージポンプ回路１２からの出力電流を直流電圧に変換し、不要な信号を除去する。不要な信号を除去することで、これらの不要な信号により回路で発振が生じるのを防止する。
【００２１】
電圧制御発振器１４は、ループフィルタ１３からの電圧を受けて所望の周波数で発振する。
演算器１５ａ，１５ｂは、出力信号の目標周波数（周波数を変更した後の周波数）を示す目標周波数設定値が変化した時、フラクショナル分周器１７に対して目標周波数と異なる周波数を示す周波数設定値を複数回設定する。そして、フラクショナル分周器１７に対して周波数設定値を複数回設定した後に、目標周波数と同じ周波数を示す周波数設定値を設定する。
【００２２】
出力信号の周波数をその周波数よりも高い周波数に立ち上げる（偏移させる）時には、演算器１５ａが、フラクショナル分周器１７に目標周波数設定値と異なる周波数設定値を複数回設定する。又、出力信号の周波数をその周波数よりも低い周波数に立ち下げる（偏移させる）時には、演算器１５ｂが、フラクショナル分周器１７に目標周波数設定値と異なる周波数設定値を複数回設定する。なお、目標周波数設定値及び周波数設定値は、例えば１０ビットのディジタル値で表される。
周波数切替用スイッチング素子１６は、出力信号の周波数をその周波数よりも高い周波数に立ち上げる時には、演算器１５ａとフラクショナル分周器１７とを電気的に接続する。又、周波数切替用スイッチング素子１６は、出力信号の周波数をその周波数よりも低い周波数に立ち下げる時には、演算器１５ｂとフラクショナル分周器１７とを電気的に接続する。
【００２３】
フラクショナル分周器１７は、演算器１５ａ又は演算器１５ｂから与えられる周波数設定に応じて分周数を変化させ、電圧制御発振器１４から出力された出力信号を分周した分周器出力信号を出力する。
制御部１８は、目標周波数設定値が入力され、目標周波数設定値が変更された時に、周波数切替用スイッチング素子１６の電気的接続状態を切り替えたり、演算器１５ａ，１５ｂがフラクショナル分周器１７に設定する周波数設定値を指示したりする。
なお、演算器１５ａ，１５ｂ、周波数切替用スイッチング素子１６、及び制御部１８は、周波数設定値出力手段に対応する。
【００２４】
（演算器１５ａ，１５ｂの構成）
続いて、図２を参照して、本発明の第１実施形態に係るＰＬＬ回路１０の演算器１５ａ，１５ｂの構成を説明する。
まず、図２に示す演算器１５ａは、周波数設定値出力部２１ａ〜２３ａ、目標周波数設定値出力部２４ａ、タイマ部２５ａ、及びスイッチング素子２６ａ〜２９ａを備えて構成される。
周波数設定値出力部２１ａは、フラクショナル分周器１７に出力する任意の周波数設定値ｆ1が設定され、周波数設定値ｆ1を出力する。
周波数設定値出力部２２ａは、フラクショナル分周器１７に出力する任意の周波数設定値ｆ2が設定され、周波数設定値ｆ2を出力する。
周波数設定値出力部２３ａは、フラクショナル分周器１７に出力する任意の周波数設定値ｆ3が設定され、周波数設定値ｆ3を出力する。
【００２５】
目標周波数設定値出力部２４ａは、フラクショナル分周器１７に出力する任意の周波数設定値ｆ4が設定され、周波数設定値ｆ4を出力する。目標周波数設定値出力部２４ａに設定される周波数設定値は、目標周波数設定値と同じ値である。
なお、上記の周波数設定値出力部２１ａ〜２３ａ及び目標周波数設定値出力部２４ａが出力する周波数設定値ｆ1〜ｆ4は、目標周波数設定値が変更された時に、制御部１８によって任意の値に設定される。具体的に、周波数設定値ｆ1は、目標周波数設定値よりも高い。また、周波数設定値ｆ2は、目標周波数設定値よりも低い。周波数設定値ｆ3は、周波数設定値ｆ2よりも高く、目標周波数設定値よりも低い。
【００２６】
タイマ部２５ａは、時間を計時し、時刻Ｔ0〜時刻Ｔ1の時にスイッチング制御信号φ1をＨ（ＨＩＧＨ）レベルで出力し、時刻Ｔ1〜時刻Ｔ2の時にスイッチング制御信号φ2をＨレベルで出力し、時刻Ｔ2〜時刻Ｔ3の時にスイッチング制御信号φ3をＨレベルで出力し、時刻Ｔ3〜時刻Ｔ4の時にスイッチング制御信号φ4をＨレベルで出力する。なお、タイマ部２５ａは、目標周波数設定値が変更された時、制御部１８によってそれまで計時されている時間がリセットされる。
【００２７】
スイッチング素子２６ａは、周波数設定出力部２１ａとフラクショナル分周器１７との間に接続され、タイマ部２５ａから出力されるスイッチング制御信号φ1の電圧レベルによってその電気的接続状態が切り替わる。スイッチング素子２６ａは、スイッチング制御信号φ1がＨレベルで出力されている時に接続状態となり、それ以外の時に切断状態となる。
スイッチング素子２７ａは、周波数設定出力部２２ａとフラクショナル分周器１７との間に接続され、タイマ部２５ａから出力されるスイッチング制御信号φ2の電圧レベルによってその電気的接続状態が切り替わる。スイッチング素子２７ａは、スイッチング制御信号φ2がＨレベルで出力されている時に接続状態となり、それ以外の時に切断状態となる。
【００２８】
スイッチング素子２８ａは、周波数設定出力部２３ａとフラクショナル分周器１７との間に接続され、タイマ部２５ａから出力されるスイッチング制御信号φ3の電圧レベルによってその電気的接続状態が切り替わる。スイッチング素子２８ａは、スイッチング制御信号φ3がＨレベルで出力されている時に接続状態となり、それ以外の時に切断状態となる。
スイッチング素子２９ａは、周波数設定出力部２４ａとフラクショナル分周器１７との間に接続され、タイマ部２５ａから出力されるスイッチング制御信号φ4の電圧レベルによってその電気的接続状態が切り替わる。スイッチング素子２９ａは、スイッチング制御信号φ4がＨレベルで出力されている時に接続状態となり、それ以外の時に切断状態となる。
【００２９】
つまり、演算器１５ａ，１５ｂは、タイマ部２５ａによって時刻Ｔ0〜Ｔ3の各時刻で周波数設定が切り替わる回路である。なお、各周波数設定値を変更するための滞留時間ｔ1〜ｔ3の間隔は、任意に変更することができる。また、本実施形態に係る演算器１５ａ，１５ｂにおいては。周波数設定値出力部は３つであり、４段階で周波数設定値が切り替わるように構成されているが、周波数設定値出力部の数を増やし、タイマ部２５ａの滞留時間ｔ1〜ｔ3の間隔を変更することによって、さらに細かく引き込み波形を変更するも可能である。複数の周波数設定値を設定することで、出力信号の周波数を目標周波数に近付ける際に、より滑らかに近付けることができる。
【００３０】
また、図２に示す演算器１５ｂは、周波数設定値出力部２１ｂ〜２３ｂ、目標周波数設定値出力部２４ｂ，タイマ部２５ｂ、及びスイッチング素子２６ｂ〜２９ｂを備えて構成される。周波数設定値出力部２１ｂ〜２３ｂ、目標周波数設定値出力部２４ｂ、タイマ部２５ｂ、及びスイッチング素子２６ｂ〜２９ｂは、周波数設定値出力部２１ａ〜２３ａ、目標周波数設定値出力部２４ａ、タイマ部２５ａ、及びスイッチング素子２６ａ〜２９ａにそれぞれ対応している。また、タイマ部２５ｂから出力されるスイッチング制御信号φ1´〜φ4´は、タイマ部２５ａから出力されるスイッチング制御信号φ1〜φ4に対応している。
【００３１】
上述したように、出力信号の周波数をその周波数よりも高い周波数に立ち上げる時には、演算器１５ａが、フラクショナル分周器１７に目標周波数設定値と異なる周波数設定値を複数回設定する。又、出力信号の周波数をその周波数よりも低い周波数に立ち下げる時には、演算器１５ｂが、フラクショナル分周器１７に目標周波数設定値と異なる周波数設定値を複数回設定する。このため、演算器１５ａ，１５ｂはどちらも実質同じ回路構成である。但し、演算器１５ｂにおいては、周波数設定値ｆ1は、目標周波数設定値よりも低い。また、周波数設定値ｆ2は、目標周波数設定値よりも高い。周波数設定値ｆ3は、周波数設定値ｆ2よりも低く、目標周波数設定値よりも高い。
【００３２】
また、本実施形態に係るＰＬＬ回路１０では、スイッチング素子２６ａ〜２９ａ，２６ｂ〜２９ｂ及びタイマ部２５ａ，２５ｂを用いて周波数設定値ｆ1〜ｆ4，ｆ1´〜ｆ4´を出力しているが、ソフトウエアで同様に周波数設定値ｆ1〜ｆ4，ｆ1´〜ｆ4´を出力するように構成することもできる。なお、周波数設定値出力部２１ａ〜２３ａ，２１ｂ〜２３ｂ、及び目標周波数設定値出力部２４ａ，２４ｂは、複数の周波数設定手段に対応する。
【００３３】
（フラクショナル分周器１７の構成）
続いて、図３を参照して、本発明の第１実施形態に係るＰＬＬ回路１０のフラクショナル分周器１７の構成を説明する。
図３に示すフラクショナル分周器１７は、アキュムレータ１７ａ、及び分周器１７ｂを備えて構成される。
アキュムレータ１７ａは、例えば１０ビットのディジタル値で表される周波数設定値に応じて、分周器１７ｂにディジタル値で表される分周設定値を出力する。アキュムレータ１７ａは、基準クロック信号の周期の複数回に１回だけ、通常の分周数よりも大きい分周数又は小さい分周数によって信号を分周し、さらに平均化することで、小数分周を実現している。
分周器１７ｂは、アキュムレータ１７ａから出力された分周設定値で出力信号を分周した分周器出力信号を出力する。
【００３４】
（ＰＬＬ回路１０の動作）
続いて、図４及び図５を参照して、出力信号の周波数をその周波数よりも高い周波数に立ち上げる時のＰＬＬ回路１０の動作と、出力信号の周波数をその周波数よりも低い周波数に立ち下げる時のＰＬＬ回路１０の動作とについて、順番に説明する。
まず、出力信号の周波数をその周波数よりも高い周波数に立ち上げる時、周波数切り替え開始時（時刻Ｔ0の時）に、演算器１５ａは、目標となる目標周波数設定値よりも高い周波数設定値ｆ1を出力する。そのため、時刻Ｔ0の時の周波数設定値ｆ0と、周波数設定値ｆ1との差が大きくなり、チャージポンプ回路１２の電流量が増大して周波数応答が高速となる。
【００３５】
そして、出力信号の周波数が目標周波数設定値に近付いた時（時刻Ｔ1の時）に、演算器１５ａは、目標周波数設定値より低い周波数設定値ｆ2を出力する。この時、出力信号の周波数と、周波数設定値との差がほぼ零、又は負の値になる。そのため、チャージポンプ回路１２の電流値が減少して周波数応答が減速する。
さらに、出力信号の周波数が目標周波数設定値に近付いた時（時間Ｔ＝Ｔ2の時）に、演算器１５ａは、周波数設定値ｆ2よりも高く、目標周波数設定値よりも低い周波数設定値ｆ3を出力する。
【００３６】
そして、出力信号の周波数が目標周波数設定値に十分に近付いた時（時間Ｔ＝Ｔ3の時）に、演算器１５ａは、周波数設定値ｆ4を出力する。これにより、立ち上がり開始前の周波数から目標の周波数に変化する幅以上に出力信号の周波数が変動して、過剰なオーバーシュートが発生することなく出力信号を目標周波数にロックすることができる。また、ＰＬＬ回路１０での引き込み動作時間を高速化することができる。
【００３７】
次に、出力信号の周波数をその周波数よりも低い周波数に立ち下げる時、周波数切り替え時（時刻Ｔ0´の時）に、演算器１５ｂは、目標となる目標周波数設定値よりも低い周波数設定値ｆ1´を出力する。そのため、時刻Ｔ0の時の周波数設定値ｆ0´と、周波数設定値ｆ1´との差が大きくなり、チャージポンプ回路１２の電流量が増大して周波数応答が高速となる。
【００３８】
そして、出力信号の周波数が目標周波数設定値に近付いた時（時刻Ｔ1´の時）に、演算器１５ｂは、目標周波数設定値より高い周波数設定値ｆ2´を出力する。そのとき、出力信号の周波数と、周波数設定値との差がほぼ零、又は負の値になる。そのため、チャージポンプ回路１２の電流値が減少して周波数応答が減速する。
さらに、出力信号の周波数が目標周波数設定値に近付いた時（時刻Ｔ2´の時）に、演算器１５ｂは、周波数設定値ｆ2´よりも低く、目標周波数設定値よりも高い周波数設定値ｆ3´を出力する。
【００３９】
そして、出力信号の周波数が目標周波数設定値に十分に近付いた時（時間Ｔ＝Ｔ3´の時）、演算器１５ｂは、周波数設定値ｆ4´を出力する。これにより、立ち下がり時も立ち上がり時と同様に、立ち下がり開始前の周波数から目標周波数に変化する幅以上に出力信号の周波数が変動して、過剰なオーバーシュートが発生することなく目標周波数にロックすることができる。また、ＰＬＬ回路１０での引き込み動作時間を高速化することができる。
【００４０】
なお、立ち上がり時と立ち下がり時とで、４段階の切り替え段数で周波数設定値を切り替えて出力信号を目標の周波数にしたが、上述したように切り替え段数をさらに増やし、細かく引き込み波形を調整することも可能である。引き込み波形は、特に引き込み時間に依存して変化する。このため、さらに細かく引き込み波形を調整するには、切り替え段数、タイマ部２５ａの滞留時間ｔ1〜ｔ3の間隔を調整すると良い。また、立ち上がり時と立ち下がり時とで、立ち上げ開始前又は立ち下げ開始前の出力信号の周波数と、各周波数設定値との差の絶対量を同じにすれば、立ち上がり動作時間と立ち下がり動作時間とは、同じ時間になる。
【００４１】
（第２実施形態）
（ＰＬＬ回路４０の構成）
続いて、図６を参照して、本発明の第２実施形態に係るＰＬＬ回路４０の構成を説明する。
図６に示す第２実施形態に係るＰＬＬ回路４０も、図１に示した第１実施形態に係るＰＬＬ回路１０と同様の構成を備えて構成されるものであるが、演算器１５ａ，１５ｂと構成の異なる演算器４１ａ，４１ｂを備えている。
ＰＬＬ回路を用いて周波数偏移変調を行う場合のように、周波数の偏移量が予め決まっている場合には、演算器４１ａ，４１ｂに、周波数偏移変調の搬送波の中心周波数と、中心周波数を基準とした周波数偏移量とを設定しておくことができる。
【００４２】
（演算器４１ａ，４１ｂの構成）
続いて、図７を参照して、本発明の第２実施形態に係るＰＬＬ回路４０の演算器４１ａ，４１ｂの構成を説明する。
図７に示す演算器４１ａ，４１ｂは、図２に示した演算器１５ａ，１５ｂが有する各部を備えて構成されるものであるが、演算器４１ａ，４１ｂは、偏移量中心周波数出力部３０ａ，３０ｂをさらに備えている。
偏移量中心周波数出力部３０ａ，３０ｂは、周波数偏移変調の搬送波の中心周波数である偏移量中心周波数ｆCが設定され、偏移量中心周波数ｆCを出力する。
【００４３】
また、周波数設定値出力部２１ａ〜２３ａ，２１ｂ〜２３ｂ及び目標周波数設定値出力部２４ａ，２４ｂには、周波数設定値ｆ1〜ｆ4，ｆ1´〜ｆ4´が設定される代わりに、中心周波数ｆCを基準とした周波数偏移量を示す周波数設定値Δｆ1〜Δｆ4，Δｆ1´〜Δｆ4´が設定される。そして、加算器３１ａ，３１ｂで、偏移量中心周波数出力部３０ａ，３０ｂから出力された偏移量中心周波数ｆCに、周波数設定値出力部２１ａ〜２３ａ，２１ｂ〜２３ｂ及び目標周波数設定値出力部２４ａ，２４ｂから出力された周波数設定値Δｆ1〜Δｆ4，Δｆ1´〜Δｆ4´が加えられて出力されるようになっている。最終的に、演算器４１ａはｆC＋Δｆ4の周波数、演算器４１ｂはｆC＋Δｆ4´の周波数をそれぞれ出力する。このＰＬＬ回路４０によって、周波数偏移量を一定のままにして、任意の中心周波数を選択することができる。なお、周波数設定値出力部２１ａ〜２３ａ，２１ｂ〜２３ｂ、目標周波数設定値出力部２４ａ，２４ｂ、及び偏移量中心周波数出力部３０ａ，３０ｂが出力する各値は、制御部１８によって任意の値に設定することができる。
【００４４】
（ＰＬＬ回路２０の動作）
続いて、図８及び図９を参照して、ＰＬＬ回路２０の動作について説明する。
図８に示すように、周波数偏移変調では、周波数偏移変調の搬送波の中心周波数である偏移量中心周波数ｆCを基準として、搬送波の高い周波数ｆH側を「１」、搬送波の低い周波数ｆL側を「０」としている。例えば、ｆH＝４３２ＭＨｚ、ｆL＝４３０ＭＨｚとすると、偏移量中心周波数ｆCは４３１ＭＨｚになる。
そして、図９に示すように、出力信号の周波数を搬送波の低い周波数ｆLから搬送波の高い周波数ｆHに立ち上げる時、つまり「０」から「１」にしようとする時、演算器４１ａは、まずｆC＋Δｆ1を出力する。続いて、演算器４１ａは、ｆC＋Δｆ2、ｆC＋Δｆ3、ｆC＋Δｆ4の順に出力する。このようにして、第１実施形態に係るＰＬＬ回路１０と同様に、立ち上がり開始前の周波数から目標周波数に変化する幅以上に出力信号の周波数が変動して、過剰なオーバーシュートが発生することなく出力信号を目標の周波数にロックすることができる。また、ＰＬＬ回路での引き込み動作時間を高速化することができる。
【００４５】
同様に、出力信号の周波数を搬送波の高い周波数ｆHから搬送波の低い周波数ｆLに立ち下げる時、つまり「１」から「０」にしようとする時、演算器４１ｂは、まずｆC＋Δｆ1´を出力する。続いて、演算器４１ｂは、ｆC＋Δｆ2´、ｆC＋Δｆ3´、ｆC＋Δｆ4´の順に出力する。
なお、図８の説明では、偏移量、つまり周波数設定値Δｆ1〜Δｆ4，Δｆ1´〜Δｆ4´を、立ち上がり時と立ち上がり時とで同じにしているが、必ずしも同じにする必要はない。
【００４６】
（上記以外の動作例）
なお、上述した各実施形態に係るＰＬＬ回路１０，４０において、図１０に示すように、周波数設定ｆ1をより高めに設定し、滞留時間ｔ1をより長くした場合、オーバーシュートを大きくし、目標周波数に高速に偏移させることができる。ＰＬＬ回路を用いて周波数偏移変調を行う場合のように、周波数偏移を高速化したい場合に効果的である。また、周波数設定値、滞留時間等を変更することによって、目標周波数に収束するまでの引き込み波形を調整することもできる。また、立ち上がり時と立ち下がり時とを個別に制御しているため、立ち上がり時と立ち下がり時とで異なる引き込み波形にして、立ち上がり時と立ち下がり時の引き込み時間やオーバーシュート量を調整することもできる。
【産業上の利用可能性】
【００４７】
ＰＬＬ特性が良好なＰＬＬ回路として、携帯電話機や携帯情報端末等の通信機器や、テレビやオーディオ等の音響・映像機器等に搭載することができる。
【符号の説明】
【００４８】
１０，４０                        ＰＬＬ回路
１１                              位相比較器
１２                              チャージポンプ回路
１３                              ループフィルタ
１４                              電圧制御発振器
１５ａ，１５ｂ，４１ａ，４１ｂ    演算器
１６                              周波数切替用スイッチング素子
１７                              フラクショナル分周器
１７ａ                            アキュムレータ
１７ｂ                            分周器
１８                              制御部
２１ａ〜２３ａ，２１ｂ〜２３ｂ    周波数設定値出力部
２４ａ，２４ｂ                    目標周波数設定値出力部
２５ａ，２５ｂ                    タイマ部
２６ａ〜２９ａ，２６ｂ〜２９ｂ    スイッチング素子
３０ａ，３０ｂ                    偏移量中心周波数出力部
３１ａ，３１ｂ                    加算器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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