(57)【特許請求の範囲】
【請求項１】
光電変換素子を有する検出器を備え、前記検出器により試料からの反射光を検出して前記試料の欠陥を検査する欠陥検査装置において、
素子構成制御部を備え、
前記光電変換素子は、複数のブロックに分割されたセンサ画素と、対応する前記ブロックから電荷が転送される複数の水平転送レジスタと、複数の前記水平転送レジスタから信号を読み出して出力する統合機能を備えるマルチプレクサと、ラインスキャンの対応する１ライン毎に前記マルチプレクサが出力した信号を格納する複数のライン遅延レジスタと、複数の前記ライン遅延レジスタから前記信号が転送される複数の加算レジスタと、対応する前記加算レジスタの信号が転送されて画素を加算する画素方向加算機能を備える複数の画素結合レジスタとを有し、
前記素子構成制御部は、指定された設定に従い、前記統合機能、前記画素方向加算機能、及び複数の前記ライン遅延レジスタと複数の前記加算レジスタとにより画素を加算するライン方向加算機能を切り替え制御する素子構成制御部を有する、
ことを特徴とする欠陥検査装置。
【請求項２】
光電変換素子を有する検出器を用いて試料からの反射光を検出し、前記試料の欠陥を検査する欠陥検査方法において、
マルチプレクサと水平転送レジスタと画素結合レジスタとライン遅延レジスタと加算レジスタとを有する前記光電変換素子の制御の設定を入力するステップと、
前記光電変換素子が前記設定に応じて、複数のブロックに分割されたセンサ画素のそれぞれに対応する複数の前記水平転送レジスタから、前記マルチプレクサが信号を読み出して出力する統合機能を設定するステップと、
前記光電変換素子が前記設定に応じて、センサ画素から複数の前記水平転送レジスタに電荷を転送し、この電荷を前記水平転送レジスタから複数の前記画素結合レジスタに転送する画素方向加算機能、及び、センサ画素から前記水平転送レジスタに電荷を転送し、この電荷を前記水平転送レジスタから複数の前記ライン遅延レジスタに転送し、この電荷を前記ライン遅延レジスタから前記加算レジスタに転送するライン方向加算機能のうち、少なくとも一方を設定するステップと、
を備えることを特徴とする欠陥検査方法。
【請求項３】
請求項１記載の欠陥検査装置において、
前記素子構成制御部が、前記設定に従って前記画素方向加算機能、及び前記ライン方向加算機能を切り替え制御することにより、検出する欠陥の大きさ、形状、及び種類、前記試料の表面形状、検査速度、並びに光学倍率の少なくとも１つに合わせて解像度を変更する欠陥検査装置。
【請求項４】
請求項２記載の欠陥検査方法において、
前記光電変換素子が、入力された前記設定に応じて前記画素方向加算機能、及び前記ライン方向加算機能を切り替え制御することにより、検出する欠陥の大きさ、形状、及び種類、前記試料の表面形状、検査速度、並びに光学倍率の少なくとも１つに合わせて解像度を変更するステップをさらに備える欠陥検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換素子と、それを用いた欠陥検査装置及び欠陥検査方法に関する。より詳細には、光電変換素子の高速化と、検査対象の欠陥（傷、クラックなど）や異物を検出する欠陥検査装置及び欠陥検査方法に関する。
【背景技術】
【０００２】
複数のセンサ画素を有するＣＣＤ（Charge Coupled Device）やＴＤＩ（Time Delay Integration）等の光電変換素子において、処理の高速化を図る手段としては、例えば、センサ画素のクロックレートを上げる方法や、センサ画素を複数のブロックに分割してブロック毎に並列に信号を出力する、いわゆるマルチ出力方式がある。
【０００３】
光電変換素子の高速化方法に関する先行技術としては、特許文献１に記載のように、センサ画素を偶数画素と奇数画素に分けて信号を出力し、Ａ／Ｄ変換後に統合する方法などがある。
【０００４】
また、光電変換素子の解像度を任意に変更する手段としては、倍率の異なる結像光学系を複数持つ方法や、画像データ取得後の画像処理により変換する方法などがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平５−１６７９３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載の光電変換素子の高速化方法では、センサ画素を偶数画素と奇数画素の２つのみに分割して信号を出力するため、処理速度は２倍にしかならない。
【０００７】
また、センサ画素のクロックレートを上げる方法では、光電変換素子は容量性負荷であるために、クロックレートを２倍にすると負荷も２倍になる。このため、駆動回路の能力が不足する恐れがあるので、駆動回路全体を見直して新たに開発を行う必要があり、開発期間やコストが増大するという課題がある。
【０００８】
更に、マルチ出力方式では、増やした出力数だけＡ／Ｄ変換器が必要となり、コストの上昇や、実装基板の実装密度または面積が大きくなるといった課題がある。
【０００９】
また、光電変換素子の解像度を変更する手段として、倍率の異なる結像光学系を複数持つ方法では、コストが増加し、画像データ取得後の画像処理により変換する方法では、処理に必要な実装部品やメモリなどが増えるため、コストの上昇や、実装基板の実装密度または面積が大きくなるという課題がある。
【００１０】
本発明は、コストを増加させずに処理の高速化と解像度の変更が可能な光電変換素子と、それを用いた欠陥検査装置及び欠陥検査方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明は、基本的には、次のような特徴を有する。
【００１２】
複数のセンサ画素を有する光電変換素子において、マルチプレクサと、複数の水平転送レジスタとを有する。前記センサ画素は、前記水平転送レジスタのそれぞれに対応するように、複数のブロックに分割される。前記複数のブロックの電荷が、対応するそれぞれの前記水平転送レジスタを介して前記マルチプレクサに読み出され、前記マルチプレクサを介して出力されるように、前記光電変換素子を構成する。
【発明の効果】
【００１３】
本発明によれば、開発コストや製造コストを増加させずに、処理の高速化と解像度の変更が可能な光電変換素子を提供することができ、この光電変換素子を用いた欠陥検査装置及び欠陥検査方法を提供することができる。
【図面の簡単な説明】
【００１４】
【図１Ａ】従来の光電変換素子の一例を示す図である
【図１Ｂ】本発明による光電変換素子における統合機能の一実施例を示す図である。
【図２Ａ】従来の光電変換素子における電荷読み出し方法の一例を示す図である。
【図２Ｂ】本発明による光電変換素子における画素の画素方向加算機能の一実施例を示す図である。
【図２Ｃ】本発明による光電変換素子における画素のライン方向加算機能の一実施例を示す図である。
【図２Ｄ】本発明による光電変換素子において、加算レジスタの容量を大きくした一実施例を示す図である。
【図３】画素結合レジスタを複数段設けた光電変換素子の一実施例を示す図である。
【図４】統合機能、画素方向加算機能、及びライン方向加算機能を組み合わせた光電変換素子の一実施例を示す図である。
【図５】本発明による光電変換素子を有する欠陥検査装置の一実施例を示す図である。
【図６】素子構成制御部が実行する制御処理の設定手順を示すフローチャートである。
【発明を実施するための形態】
【００１５】
本実施例による光電変換素子は、マルチプレクサを有し、センサ画素を複数（Ｎ個）のブロックに分割し、電荷をブロック毎に並列にマルチプレクサへ出力する。この際、分割した各ブロックに対応するＮ個の水平転送レジスタの出力を、マルチプレクサで読み込んで統合する。マルチプレクサは、読み込み速度のＮ倍の速度で信号を出力する。マルチプレクサが入出力する信号は、電荷、電流、または電圧によるものであるが、以下の実施例では、主に電荷を入出力するものとして説明する。
【００１６】
また、光電変換素子上で画素を画素方向またはライン方向（スキャン方向）に加算することで、光電変換素子の解像度を任意に変更可能である。なお、以下の実施例では、光電変換素子上のセンサ画素に対し、スキャン方向をライン方向と呼び、ライン方向に垂直方向を画素方向と呼ぶ。ライン方向は、垂直転送レジスタにより電荷が転送される方向であり、画素方向は、水平転送レジスタにより電荷が転送される方向である。
【００１７】
本実施例による光電変換素子によれば、マルチプレクサの出力速度が所望の速度となるように、マルチプレクサと複数（Ｎ個）の水平転送レジスタとを組み合わせることにより、水平転送レジスタのクロックレート、すなわち光電変換素子のセンサ画素のクロックレートを遅くすることができる。従って、光電変換素子の高速駆動に起因して発生するノイズの低減が図れると共に、ＳＮ比の向上も図れる。更に、センサ画素のクロックレートが遅くても良いため、新たに駆動回路を開発する必要がなく、既存の技術による駆動回路で高速化を図れ、開発コストを格段に抑えることができる効果がある。
【００１８】
また、本実施例によれば、光電変換素子上で画素を画素方向またはライン方向に加算することで、光電変換素子の解像度を任意に変更できるため、この光電変換素子を用いた欠陥検査装置は、検出する欠陥の大きさ、形状、及び種類や、検査対象の表面形状、検査速度、及び光学倍率に合わせて最適な解像度が設定可能であり、検出感度を向上させる効果がある。また、ライン方向に画素を加算する場合に、加算レジスタの容量を前段のレジスタ（ライン遅延レジスタ）よりも大幅に大きくすることで、ダイナミックレンジが向上し、欠陥の大きさ、形状、及び種類がより高度に識別可能となるという効果がある。
【００１９】
以下、光電変換素子と、それを用いた欠陥検査装置及び欠陥検査方法の実施例を、図面を用いて説明する。以下の実施例では、光電変換素子として、垂直転送レジスタを有するＴＤＩ（Time Delay Integration）センサを例に挙げて説明する。垂直転送レジスタは、光電変換素子のセンサ画素でもあるので、以下の実施例では、センサ画素のことを「センサ画素及び垂直転送レジスタ」と称する。
【００２０】
本実施例による光電変換素子は、マルチプレクサによる統合機能、画素結合レジスタによる画素の画素方向加算機能、及びライン遅延レジスタと加算レジスタによる画素のライン方向加算機能を有する。初めに、マルチプレクサによる統合機能について、図１Ａと図１Ｂを用いて従来技術と対比しながら説明する。
【００２１】
図１Ａは、従来の光電変換素子の一例を示す図である。従来の光電変換素子では、次のようにして高速化を図っている。光電変換素子１上の複数のセンサ画素及び垂直転送レジスタ２をブロックに分割する。図１Ａの例では、２つのブロック２ａ、２ｂに分割している。各ブロック２ａ、２ｂの電荷は、各ブロック２ａ、２ｂに対応した水平転送レジスタ３ａ、３ｂに転送される。水平転送レジスタ３ａ、３ｂの電荷は、１画素毎に読み出され、図示しないアンプにより電圧に変換され、水平転送レジスタ３ａ、３ｂに対応したＡ／Ｄ変換器４ａ、４ｂでアナログ信号からデジタル信号に変換される。上述した出力方法は、一般にマルチ出力方式と呼ばれており、ブロックの分割数をＮとすると、ブロックを分割しない場合に比べてＮ倍の処理速度の向上を図っている。
【００２２】
図１Ｂは、本発明による光電変換素子における統合機能の一実施例を示す図である。本実施例による光電変換素子では、水平転送レジスタに接続されるマルチプレクサを有し、次のようにして高速化を図る。
【００２３】
光電変換素子１上の複数のセンサ画素及び垂直転送レジスタ２を、複数（Ｎ個）のブロックに分割する。図１Ｂの例では、４個のブロック２ａ〜２ｄに分割している（Ｎ＝４）。各ブロック２ａ〜２ｄの電荷は、各ブロック２ａ〜２ｄに対応する水平転送レジスタ３ａ〜３ｄに転送される。水平転送レジスタの数は、センサ画素及び垂直転送レジスタ２の分割数（Ｎ）に合わせる。水平転送レジスタ３ａ〜３ｄの電荷は、１画素毎にマルチプレクサ５により読み出される。
【００２４】
マルチプレクサ５は、接続されている水平転送レジスタの数がＮ個の場合には、水平転送レジスタからの電荷読み出し速度のＮ倍の速度で信号を出力することで、入力速度と出力速度のバランスを取っている。例えば、本実施例のように、接続されている水平転送レジスタの数が４個（Ｎ＝４）の場合には、マルチプレクサ５は、水平転送レジスタからの電荷読み出し速度の４倍の速度で信号を出力する。マルチプレクサ５の出力は、図示しないアンプにより電圧に変換され、Ａ／Ｄ変換器４でアナログ信号からデジタル信号に変換される。
【００２５】
本実施例による光電変換素子では、従来の光電変換素子に比べて、Ａ／Ｄ変換器の数を減らすことができる。また、ブロック分割数を増やしても、Ａ／Ｄ変換器の数は増えない。ブロック分割数を増やすことで処理の高速化が図れるので、センサ画素のクロックレートを遅くしても良い。従って、駆動回路の性能向上を図るためのコストを増加させずに、従来の回路技術を用いても光電変換素子の高速化が可能となる。また、センサ画素のクロックレートを遅くすることで、高速駆動に起因して発生するノイズが低減でき、ＳＮ比も向上することが可能となる。
【００２６】
なお、図１Ｂに示した実施例では、光電変換素子として、垂直転送レジスタを有するＴＤＩ（Time Delay Integration）センサを例に挙げて説明しているが、１次元のラインスキャン型のＣＣＤ（Charge Coupled Device）ラインセンサを光電変換素子として用いても良い。ＣＣＤ（Charge Coupled Device）ラインセンサを用いても、上述したようにマルチプレクサと複数の水平転送レジスタとを組み合わせることにより、コストを増加させずに処理の高速化が達成でき、ノイズの低減やＳＮ比の向上も可能である。
【００２７】
次に、本実施例による光電変換素子が有する、画素結合レジスタによる画素の画素方向加算機能と、ライン遅延レジスタと加算レジスタによる画素のライン方向加算機能について、図２Ａ〜図２Ｄを用いて従来技術と対比しながら説明する。
【００２８】
図２Ａは、従来の光電変換素子における電荷読み出し方法の一例を示す図である。従来の電荷読み出し方法では、光電変換素子１上のセンサ画素及び垂直転送レジスタ２から水平転送レジスタ３に電荷を一括転送し、水平転送レジスタ３は、１画素ずつ電荷をアンプ（図示せず）に転送し、電圧に変換する。このため、画素加算を行う場合には、図示しない後段の画像処理部で行うこととなる。
【００２９】
本実施例による光電変換素子では、画素方向とライン方向とでは、画素の加算機能が異なる。以下、図２Ｂを用いて画素の画素方向の加算機能を、図２Ｃと図２Ｄを用いて画素のライン方向の加算機能を、それぞれ説明する。
【００３０】
図２Ｂは、光電変換素子における画素の画素方向加算機能の一実施例を示す図である。本実施例での光電変換素子１は、センサ画素及び垂直転送レジスタ２と、水平転送レジスタ３ａ、３ｂ、３ｃ、３ｄと、画素結合レジスタ６ａ、６ｂ、６ｃ、６ｄを有する。センサ画素及び垂直転送レジスタ２は、複数のブロックに分割する。図２Ｂの例では、４個のブロック２ａ、２ｂ、２ｃ、２ｄに分割している。各ブロック２ａ〜２ｄは、水平転送レジスタ３ａ〜３ｄにそれぞれ対応しており、水平転送レジスタ３ａ〜３ｄは、画素結合レジスタ６ａ〜６ｄにそれぞれ対応している。なお、ブロックと水平転送レジスタと画素結合レジスタの数は、本実施例では４個であるが、複数であればよく、４個に限定されない。
【００３１】
本実施例による光電変換素子１の、画素の画素方向加算機能を説明する。光電変換素子１上のセンサ画素及び垂直転送レジスタ２は、水平転送レジスタ３ａ〜３ｄに電荷を一括転送する。この際、各ブロック２ａ〜２ｄの電荷は、各ブロック２ａ〜２ｄに対応する水平転送レジスタ３ａ〜３ｄに転送される。水平転送レジスタ３ａ〜３ｄは、１画素ずつ電荷をそれぞれに対応する画素結合レジスタ６ａ〜６ｄに転送する。画素結合レジスタ６ａ〜６ｄは、水平転送レジスタ３ａ〜３ｄから転送された画素を加算し、加算した画素の電荷をアンプ（図示せず）に転送する。アンプに転送された電荷は、電圧に変換される。ここで、画素結合レジスタ６ａ〜６ｄの容量は、それぞれ水平転送レジスタ３ａ〜３ｄの画素数分の容量と同等以上とする。
【００３２】
本実施例による光電変換素子では、以上のようにして、光電変換素子１上で画素の画素方向加算を行うことが可能である。なお、本実施例では、画素結合レジスタ６ａ〜６ｄはいずれも１段のみであるが、複数段設けることで任意の解像度を得ることができる。
【００３３】
図３は、画素結合レジスタを複数段設けた光電変換素子の一実施例を示す図である。図３では、一例として、画素結合レジスタを２段としている。画素結合レジスタ６ａ〜６ｄが１段目を構成し、画素結合レジスタ６ｍ、６ｎが２段目を構成している。画素結合レジスタ６ａ、６ｂに転送された画素は、画素結合レジスタ６ｍに転送され、画素結合レジスタ６ｃ、６ｄに転送された画素は、画素結合レジスタ６ｎに転送される。このように、画素結合レジスタを複数段として１画素の大きさを変えることで、画素方向の解像度が変更可能となる。
【００３４】
図２Ｃは、光電変換素子における画素のライン方向加算機能の一実施例を示す図である。本実施例での光電変換素子１は、センサ画素及び垂直転送レジスタ２と、水平転送レジスタ３と、ライン遅延レジスタ７ａ、７ｂと、加算レジスタ８を有する。センサ画素及び垂直転送レジスタ２は、複数のブロックに分割する。図２Ｃの例では、４個のブロック２ａ、２ｂ、２ｃ、２ｄに分割している。なお、ブロックの数は、本実施例では４個であるが、複数であればよく、４個に限定されない。
【００３５】
ライン遅延レジスタ７ａと７ｂには、ラインスキャンの１ライン毎に、それぞれのラインスキャンに対応する電荷が転送される。すなわち、ライン遅延レジスタ７ａと７ｂは、異なる時間のラインスキャンの電荷が転送され、この電荷をそれぞれ格納する。なお、図２Ｃでは、光電変換素子１は２個のライン遅延レジスタを有しているが、ライン遅延レジスタの数は３個以上であってもよい。
【００３６】
本実施例による光電変換素子１の、画素のライン方向加算機能を説明する。光電変換素子１上のセンサ画素及び垂直転送レジスタ２は、各ブロック２ａ〜２ｄの電荷を水平転送レジスタ３に一括転送する。水平転送レジスタ３は、１画素ずつ電荷を１ライン毎に、各ラインスキャンに対応するライン遅延レジスタ７ａ、７ｂに転送する。ライン遅延レジスタ７ａ、７ｂは、転送された電荷を加算レジスタ８に転送する。加算レジスタ８は、転送された電荷を加算し、アンプ（図示せず）に転送する。アンプに転送された電荷は、電圧に変換される。ここで、加算レジスタ８の容量は、ライン遅延レジスタ７ａ、７ｂの画素数×ライン分の容量と同等以上とする。
【００３７】
本実施例による光電変換素子では、以上のようにして、光電変換素子１上で画素のライン方向加算を行うことが可能である。なお、本実施例では、ライン遅延レジスタを２段とし、２つのライン遅延レジスタ７ａ、７ｂを設けたが、２段以上設けて１画素の大きさを変えることで、任意の解像度を得ることができる。また、２つのライン遅延レジスタ７ａ、７ｂをダブルバッファメモリのように交互に切り替えて使うことで、任意の解像度を得るようにしても良い。以上のようにして、本実施例による光電変換素子では、ライン方向の解像度が変更可能となる。
【００３８】
図２Ｄは、図２Ｃに示した光電変換素子において、加算レジスタ８の容量を大きくした一実施例を示す図である。図２Ｃに示した画素のライン方向加算機能の一実施例において、２つのライン遅延レジスタ７ａ、７ｂをダブルバッファメモリのように使う時には、図２Ｄに示すように、加算レジスタ８の容量をライン遅延レジスタ７ａ、７ｂの画素数×ライン分の容量よりも大幅に大きくし、飽和容量（Full Well）を増加させる。加算レジスタ８の飽和容量をライン遅延レジスタ７ａ、７ｂの電荷に対応する容量以上に大きくすることで、任意の加算に対応できる。従って、ダイナミックレンジを大きくすることも可能となる。
【００３９】
なお、図２Ｂ〜図２Ｄに示した実施例では、光電変換素子として、垂直転送レジスタを有するＴＤＩ（Time Delay Integration）センサを例に挙げて説明しているが、１次元のラインスキャン型のＣＣＤ（Charge Coupled Device）ラインセンサを光電変換素子として用いても良い。ＣＣＤ（Charge Coupled Device）ラインセンサを用いても、上述したようにマルチプレクサと複数の水平転送レジスタとを組み合わせることにより、コストを増加させずに処理の高速化と解像度の変更が達成でき、ノイズの低減やＳＮ比の向上も可能である。
【００４０】
以上の説明では、マルチプレクサによる統合機能、画素結合レジスタによる画素方向加算機能、及びライン遅延レジスタと加算レジスタによるライン方向加算機能という、光電変換素子の３つの機能を個別に説明したが、これらの３つの機能は、組み合わせることもできる。
【００４１】
図４は、統合機能、画素方向加算機能、及びライン方向加算機能という３つの機能を組み合わせた光電変換素子の一実施例を示す図である。本実施例での光電変換素子１は、センサ画素及び垂直転送レジスタ２と、水平転送レジスタ３ａ〜３ｈと、マルチプレクサ５ａ、５ｂと、ライン遅延レジスタ７ａ〜７ｄと、加算レジスタ８ａ〜８ｈと、画素結合レジスタ６ａ〜６ｈを有する。センサ画素及び垂直転送レジスタ２は、複数のブロックに分割する。図４の例では、８個のブロック２ａ〜２ｈに分割している。各ブロック２ａ〜２ｈは、水平転送レジスタ３ａ〜３ｈにそれぞれ対応している。また、加算レジスタ８ａ〜８ｈは、画素結合レジスタ６ａ〜６ｈにそれぞれ対応している。
【００４２】
なお、ブロックと水平転送レジスタと加算レジスタと画素結合レジスタの数は、本実施例では８個であるが、複数であればよく、８個に限定されない。ライン遅延レジスタの数も、図４に示した数に限定されない。
【００４３】
マルチプレクサの数は、１個でも複数でもよい。各マルチプレクサは、複数の水平転送レジスタから信号を読み出し、読み出した信号を１つずつ出力する。
【００４４】
センサ画素及び垂直転送レジスタ２を分割したブロック２ａ〜２ｈの電荷は、各ブロック２ａ〜２ｈに対応する水平転送レジスタ３ａ〜３ｈに転送される。水平転送レジスタ３ａ〜３ｈの電荷は、１画素毎にマルチプレクサ５ａ、５ｂにより読み出される。マルチプレクサ５ａは、水平転送レジスタ３ａ〜３ｄの電荷を、マルチプレクサ５ｂは、水平転送レジスタ３ｅ〜３ｈの電荷を、それぞれ読み出すものとする。
【００４５】
マルチプレクサ５ａは、接続されている水平転送レジスタの数がＮ個の場合には、水平転送レジスタからの電荷読み出し速度のＮ倍の速度で信号を出力することで、入力速度と出力速度のバランスを取っている。例えば、図４に示したように、接続されている水平転送レジスタの数が４個（Ｎ＝４）の場合には、マルチプレクサ５ａは、水平転送レジスタからの電荷読み出し速度の４倍の速度で信号を出力する。マルチプレクサ５ｂも、マルチプレクサ５ａと同様の方法で決められた速度で、信号を出力する
マルチプレクサ５ａ、５ｂの出力は、ラインスキャンの１ライン毎に、マルチプレクサ５ａ、５ｂにそれぞれ対応するライン遅延レジスタ７ａ〜７ｄに転送される。図４では、マルチプレクサ５ａにはライン遅延レジスタ７ａ、７ｂが対応し、マルチプレクサ５ｂにはライン遅延レジスタ７ｃ、７ｄが対応している。ライン遅延レジスタ７ａと７ｂには、異なる時間のラインスキャンの電荷が転送される。ライン遅延レジスタ７ｃと７ｄにも、異なる時間のラインスキャンの電荷が転送される。ライン遅延レジスタ７ａ〜７ｄは、転送された電荷をそれぞれ格納する。
【００４６】
ライン遅延レジスタ７ａ、７ｂは、転送された電荷を加算レジスタ８ａ〜８ｄに転送し、ライン遅延レジスタ７ｃ、７ｄは、転送された電荷を加算レジスタ８ｅ〜８ｈに転送する。
【００４７】
加算レジスタ８ａ〜８ｈは、１画素ずつ電荷をそれぞれに対応する画素結合レジスタ６ａ〜６ｈに転送することで、加算レジスタ８ａ〜８ｈで転送する画素数分の画素加算を行う。
【００４８】
画素結合レジスタ６ａ〜６ｈは、加算レジスタ８ａ〜８ｈから転送された画素を加算し、加算した画素の電荷をアンプ（図示せず）に転送する。アンプに転送された電荷は、電圧に変換され、Ａ／Ｄ変換器（図示せず）でアナログ信号からデジタル信号に変換される。
【００４９】
なお、マルチプレクサによる統合機能、画素結合レジスタによる画素方向加算機能、及びライン遅延レジスタと加算レジスタによるライン方向加算機能という３つの機能は、常に併用する必要はない。本実施例による光電変換素子では、この３つの機能のうち、必要な機能を選択して組み合わせて使用することができる。
【００５０】
以上の方法により、マルチプレクサによる統合機能、画素結合レジスタによる画素方向加算機能、及びライン遅延レジスタと加算レジスタによるライン方向加算機能の３つの機能を有する光電変換素子が実現できる。
【００５１】
このため、本実施例による光電変換素子では、従来の光電変換素子に比べて、マルチプレクサによる統合機能によりＡ／Ｄ変換器の数を減らすことができる。また、ブロック分割数を増やしても、Ａ／Ｄ変換器の数は増えない。ブロック分割数を増やすことで処理の高速化が図れるので、センサ画素のクロックレートを遅くしても良い。従って、駆動回路の性能向上を図るためのコストを増加させずに、従来の回路技術を用いても光電変換素子の高速化が可能となる。また、センサ画素のクロックレートを遅くすることで、高速駆動に起因して発生するノイズが低減でき、ＳＮも向上することが可能となる。
【００５２】
更に、加算レジスタの容量を、ライン遅延レジスタの画素数×ライン分の容量と同等以上とすることで、ライン方向の加算が光電変換素子１上で行え、ライン方向の解像度が変更可能となる。本実施例では、ライン遅延レジスタは２段のみであるが、２段以上設けることで、任意の解像度を得るようにしても良い。
【００５３】
更に、２つのライン遅延レジスタをダブルバッファメモリのような使い方をすることで、任意の解像度を得るようにしても良い。この時には、図２Ｄに示したように、加算レジスタの容量をライン遅延レジスタの画素数×ライン分の容量よりも大幅に大きくすることで、任意の加算に対応できるため、ダイナミックレンジを大きくすることも可能となる。
【００５４】
更に、画素結合レジスタの容量を、加算レジスタの画素数分の容量と同等以上とすることにより、光電変換素子１上で画素加算が行え、画素方向の解像度が変更可能となる。図４に示した実施例では、画素結合レジスタは１段のみであるが、図３に示したように複数段設けることで、任意の解像度を得るようにしても良い。なお、図４に示した実施例では、光電変換素子として、垂直転送レジスタを有するＴＤＩ（Time Delay Integration）センサを例に挙げて説明しているが、１次元のラインスキャン型のＣＣＤ（Charge Coupled Device）ラインセンサを光電変換素子として用いても良い。
【００５５】
図５は、本発明による光電変換素子を有する欠陥検査装置の一実施例を示す図である。本実施例での欠陥検査装置は、光学式のウエハ検査装置であり、検査対象であるウエハの欠陥（傷、クラックなど）や異物を検出する。
【００５６】
図５に示すように、本実施例の欠陥検査装置は、照明光を放射する光源２１、ビームエキスパンダー２２、検査対象である試料２５を搭載するステージ２４、対物レンズ２３、結像レンズ２６、及び検出器であるイメージセンサ２７を備える。更に、表示部３１、入力部３０、画像処理部２８、光電変換素子を制御する素子構成制御部３２、及び制御ＣＰＵ２９を備える。
【００５７】
イメージセンサ２７は、本発明の一実施例による光電変換素子を有する。すなわち、光電変換素子は、マルチプレクサによる統合機能、画素結合レジスタによる画素方向加算機能、及びライン遅延レジスタと加算レジスタによるライン方向加算機能という３つの機能を有する。本実施例の欠陥検査装置は、この３つの機能のうち、必要な機能を選択して組み合わせて使用することができる。
【００５８】
光源２１からの照明光は、ビームエキスパンダー２２を介して、ステージ２４に搭載された試料２５に照射される。試料２５からの反射光は、対物レンズ２３、結像レンズ２６等を介して、イメージセンサ２７にて検出される。
【００５９】
表示部３１は、画像処理結果や光電変換素子の構成情報等を表示する。制御ＣＰＵ２９は、入力部３０にて入力した情報や、画像処理部２８、イメージセンサ２７、ステージ２４、及び素子構成制御部３２のデータや情報を制御する。
【００６０】
素子構成制御部３２は、検出する欠陥の大きさ、形状、及び種類や、検査対象（試料２５）の表面形状、検査速度、及び光学倍率に応じて、マルチプレクサによる統合機能、画素結合レジスタによる画素方向加算機能、及びライン遅延レジスタと加算レジスタによるライン方向加算機能という光電変換素子の３つの機能の組合せを、切り替え制御する。この３つの機能の切り替え制御は、ユーザが入力した光電変換素子の設定に基づいて行われる。ユーザは、入力部３０を介して、統合機能が必要かどうか、解像度を変更するかどうか、及び解像度を変更する場合には画素の加算方向（画素方向、ライン方向、または両方の方向）という光電変換素子の制御の設定を指定する。 素子構成制御部３２を設けることで、任意の解像度や感度に、光電変換素子の構成を制御することができる。
【００６１】
図６は、素子構成制御部３２が実行する制御処理の設定手順を示すフローチャートである。 素子構成制御部３２の制御処理の設定手順は、次の通りである。
【００６２】
ステップ１０１で、光電変換素子の設定が入力される。ユーザは、入力部３０を介して、統合機能が必要か、解像度を変更するか、及び解像度を変更する場合にはどの方向（画素方向、ライン方向、または両方の方向）に加算して解像度を変更するか、という光電変換素子の設定を指定する。
【００６３】
ステップ１０２で、入力した設定に従い、統合機能が必要かどうか判断する。必要な場合は、ステップ１０３に進み、不要の場合は、ステップ１０４に進む。
【００６４】
ステップ１０３では、入力した設定に従い、マルチプレクサによる統合機能を設定する。
【００６５】
ステップ１０４で、入力した設定に従い、解像度を変更するかどうか判断する。解像度を変更する場合は、ステップ１０５に進み、変更しない場合は、ステップ１０９に進む。
【００６６】
ステップ１０５で、入力した設定に従い、画素を加算する方向を選択する。
【００６７】
画素方向に加算する場合は、ステップ１０６に進んで画素結合レジスタによる画素方向加算機能を設定し、その後、ステップ１０９に進む。
【００６８】
画素方向とライン方向に加算する場合は、ステップ１０７に進んで、画素結合レジスタによる画素方向加算機能、及びライン遅延レジスタと加算レジスタによるライン方向加算機能を設定し、その後、ステップ１０９に進む。
【００６９】
ライン方向に加算する場合は、ステップ１０８に進んで、ライン遅延レジスタと加算レジスタによるライン方向加算機能を設定し、その後、ステップ１０９に進む。
【００７０】
ステップ１０９では、設定した情報（例えば、設定値や、設定の正常終了の可否）を表示部３１に表示する。ユーザは、素子構成制御部３２の設定が正常である場合には、欠陥検査などの他の操作に移り、設定が正常でない場合には、ステップ１０１に戻り、再度設定をやり直す。
【００７１】
本実施例による欠陥検査装置は、このような構成により、検出する欠陥の大きさ、形状、及び種類や、検査対象の表面形状、検査速度、及び光学倍率に対して最適な解像度に設定が可能である。このため、光電変換素子以外のハードは、従来の欠陥検査装置からの変更が不要となり、簡便に装置の解像度や感度の変更・調整が可能となる。更に、光電変換素子に対し、ライン遅延レジスタの画素数×ライン分の容量よりも大幅に大きな容量を持つ加算レジスタを用いることで、ダイナミックレンジが拡大し、欠陥の大きさ、形状、及び種類がより高度に識別可能となる。
【００７２】
なお、本実施例では、図５に示したように、光源２１をステージ２４の斜方に配置して斜方照明とし、イメージセンサ２７をステージ２４の上方に配置して上方検出としている。光源２１とイメージセンサ２７の配置は、この場所に限られるものではなく、光源２１からの照明光がステージ２４に搭載された試料２５に照射し、イメージセンサ２７が試料２５からの反射光を検出できる限り、任意の場所で良いことは言うまでもない。
【符号の説明】
【００７３】
１…光電変換素子、２…垂直転送レジスタ、２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ，２ｇ，２ｈ…ブロック、３，３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇ，３ｈ…水平転送レジスタ、４，４ａ，４ｂ…Ａ／Ｄ変換器、５，５ａ，５ｂ…マルチプレクサ、６ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｆ，６ｇ，６ｈ，６ｍ，６ｎ…画素結合レジスタ、７ａ，７ｂ，７ｃ，７ｄ…ライン遅延レジスタ、８，８ａ，８ｂ，８ｃ，８ｄ，８ｅ，８ｆ，８ｇ，８ｈ…加算レジスタ、２１…光源、２２…ビームエキスパンダー、２３…対物レンズ、２４…ステージ、２５…試料、２６…結像レンズ、２７…イメージセンサ、２８…画像処理部、２９…制御ＣＰＵ、３０…入力部、３１…表示部、３２…素子構成制御部。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３】
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【図４】
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【図５】
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【図６】
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