(57)【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層に形成された第１導電型のディープウェルと、
前記ディープウェルの表層の一部に形成された第１の第２導電型不純物層と、
前記第１の第２導電型不純物層の表層の一部に形成された第１の第１導電型不純物層と、
前記半導体層のうち前記ディープウェルに接する位置に設けられた第２の第１導電型不純物層と、
前記ディープウェルの表層に形成され、平面視において前記第１の第２導電型不純物層と前記第２の第１導電型不純物層との間に位置し、前記第１の第２導電型不純物層に接続しており、前記第１の第２導電型不純物層よりも不純物濃度が高く、前記第１の第２導電型不純物層よりも深さが浅い第２の第２導電型不純物層と、
前記半導体層に形成され、上面が前記ディープウェル及び前記第２の第１導電型不純物層に接しており、前記ディープウェルよりも不純物濃度の高い第１導電型の埋込領域と、
前記第１の第２導電型不純物層の表層に形成され、前記第１の第１導電型不純物層に接しており、前記第１の第２導電型不純物層より不純物濃度が高い第３の第２導電型不純物層と、
前記第１の第１導電型不純物層と前記第３の第２導電型不純物層に連続して形成されるシリサイドと、
を備え、
前記第１の第２導電型不純物層と前記第２の第１導電型不純物層を結ぶ方向における前記第２の第２導電型不純物層の幅は、前記第２の第１導電型不純物層に電圧が印加された場合において、当該電圧が前記第１の第２導電型不純物層と前記ディープウェルの界面におけるブレークダウン耐圧に達する前に、前記第２の第２導電型不純物層の全体が空乏化されるように設定されている半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の第１導電型不純物層及び前記第３の第２導電型不純物層と、前記第２の第１導電型不純物層とを分離する素子分離膜をさらに備える半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第２の第２導電型不純物層は、前記第２の第１導電型不純物層に、アバランシェブレークダウン電圧以下の所定の電圧が印加されたときに完全に空乏化される半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バイポーラトランジスタを含む半導体装置に関する。
【背景技術】
【０００２】
半導体装置には、内部回路を静電気などから保護するために保護素子が設けられている。保護素子は、例えば特許文献１に記載するように、バイポーラトランジスタを用いて構成されることがある。
【０００３】
特許文献１に記載の半導体装置において、バイポーラトランジスタのベース領域は２層構造になっている。具体的には、コンタクトに接続する第１のベース領 域の周囲には、第２のベース領域が設けられている。第２のベース領域の不純物濃度は、第１のベース領域の不純物領域よりも低い。
【０００４】
このバイポーラトランジスタの動作の概略を、図１４を用いて説明する。コレクタ引出領域２２２に印加される電圧がコレクタ−ベース間のアバランシェブレークダウン耐圧に達すると、コレクタとベース２１４の間でブレークダウンが生じる。この時、コレクタ引出領域２２２とベース引出領域２１８の間を流れる電流は、シンカー２１０、埋込層２０８、及びディープウェル２１２を介して流れる（破線（ＯＦＦ））。
【０００５】
さらに電流が増加すると、第１のベース領域２１４の抵抗成分によりエミッタ領域２２０直下の電位が電流×抵抗成分分上昇する。この電位上昇によりエミッタ２２０とベース引出領域２１８の間のジャンクションがオンし、ベース引出領域２１８からエミッタ領域２２０に電流が流れるようになる。これによってバイポーラトランジスタが動作してコレクタ引出領域２２２からシンカー２１０、埋込層２０８、ディープウェル２１２および第１のベース領域２１４を介してエミッタ領域２２０に電流が流れるようになる（破線（ＯＮ））。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−４７６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
近年は、オフ耐圧及び破壊電流量の双方に高い値が求められる場合がある。本発明者が特許文献１に記載の半導体装置について検討を行った結果、この構造ではオフ耐圧は十分高くできるが、破壊電流量については改善の余地があることが判明した。
【課題を解決するための手段】
【０００８】
本発明によれば、半導体層と、
前記半導体層に形成された第１導電型のディープウェルと、
前記ディープウェルの表層の一部に形成された第１の第２導電型不純物層と、
前記第１の第２導電型不純物層の表層の一部に形成された第１の第１導電型不純物層と、
前記半導体層のうち前記ディープウェルに接する位置に設けられた第２の第１導電型不純物層と、
前記ディープウェルの表層に形成され、平面視において前記第１の第２導電型不純物層と前記第２の第１導電型不純物層との間に位置し、前記第１の第２導電型不純物層に接続しており、前記第１の第２導電型不純物層よりも不純物濃度が高く、前記第１の第２導電型不純物層よりも深さが浅い第２の第２導電型不純物層と、
前記半導体層に形成され、上面が前記ディープウェル及び前記第２の第１導電型不純物層に接しており、前記ディープウェルよりも不純物濃度の高い第１導電型の埋込領域と、
を備える半導体装置が提供される。
【０００９】
本発明によれば、第１の第２導電型不純物層及び第２の第２導電型不純物層により、二層構造のベース領域が形成される。そして第１の第１導電型不純物層をエミッタとして機能させ、かつ第２の第１導電型不純物層をコレクタとして機能させることができる。ここで第２の第２導電型不純物層は、第１の第２導電型不純物層よりも不純物濃度が高く、かつ深さが浅い。このような構成にすると、バイポーラトランジスタの動作が開始した後にコレクタからエミッタに流れる電流は、第１の第２導電型不純物層の側面ではなく底面を経由してエミッタである第１の第１導電型不純物層に流れやすくなる。これにより、破壊電流量が高くなる。
【００１０】
またベース領域となる第２の第２導電型不純物層とコレクタとなる第２の第１導電型不純物層の距離を確保することにより、十分なオフ耐圧を得ることができる。
【発明の効果】
【００１１】
本発明によれば、オフ耐圧及び破壊電流量の双方を高くすることができる。
【図面の簡単な説明】
【００１２】
【図１】実施形態に係る半導体装置の構成を示す断面図である。
【図２】図１に示した半導体装置の平面図である。
【図３】図１に示した半導体装置の製造方法を示す断面図である。
【図４】図１に示した半導体装置の製造方法を示す断面図である。
【図５】図１に示した半導体装置の製造方法を示す断面図である。
【図６】図１に示した半導体装置の製造方法を示す断面図である。
【図７】ＴＬＰ（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｌｉｎｅ  Ｐｕｌｓｅ）測定におけるＥＳＤ保護素子に求められる特性要求を示す図である。
【図８】図１４に示した構造でのＴＬＰ測定結果例を示す図である。
【図９】図１に示した構造でのＴＬＰ測定結果例を示す図である。
【図１０】電位分布を表すシミュレーションの結果を示す図である。
【図１１】図１４の構造と図１の構造のブレークダウン電圧（Ｖｂ）測定時のＩ−Ｖ特性を示す図である。
【図１２】図１４の構造と図１の構造のブレークダウン電圧（Ｖｂ）とトリガー電圧（Ｖｔ）の関係を示す図である。
【図１３】変形例に係る半導体装置の構成を示す断面図である。
【図１４】特許文献１に記載の半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１４】
図１および図２は、本実施の形態における半導体装置の構成を示す図である。図２は半導体装置１００の上面図である。図１は、図２のＡ−Ａ'断面図である。
【００１５】
半導体装置１００は、半導体層１０６、第１導電型（ｎ−）のディープウェル１１２、第１の第１導電型不純物層（ｎ＋のエミッタ領域１２０）、第２の第１導電型不純物層（コレクタ領域となるｎ＋のシンカー１１０）、第１の第２導電型不純物層（ｐ−の第１のベース領域１１４）、第２の第２導電型不純物層（ｐ＋の第２のベース領域１１６）、及び第１導電型（ｎ＋）の埋込層１０８を備える。
【００１６】
半導体層１０６は、第２導電型（ｐ−）の半導体基板１０２と、半導体基板１０２上に形成された第１導電型（ｎ−）のエピタキシャル層１０４とにより構成されている。ディープウェル１１２は半導体層１０６の表層の一部に形成されている。第１のベース領域１１４は、ディープウェル１１２の表層の一部に形成されている。エミッタ領域１２０は、第１のベース領域１１４の表層の一部に形成されている。シンカー１１０は、半導体層１０６のうちディープウェル１１２に接する位置に設けられている。第２のベース領域１１６は、ディープウェル１１２の表層に形成されており、平面視において第１のベース領域１１４とシンカー１１０との間に位置している。そして第２のベース領域１１６は、第１のベース領域１１４に接続しており、第１のベース領域１１６よりも不純物濃度が高く、かつ第１のベース領域１１６よりも深さが浅い。埋込層１０８は、半導体層１０６に形成され、上面がディープウェル１１２及びシンカー１１０に接しており、ディープウェル１１２よりも不純物濃度が高い。以下、詳細に説明する。
【００１７】
シンカー１１０は平面視でディープウェル１１２の外周の全体に接しつつ、ディープウェル１１２を囲んでいる。そしてシンカー１１０の表層には、第１導電型（ｎ＋）のコレクタ引出領域１２２が形成されている。コレクタ引出領域１２２の表層には、シリサイド１２３が形成されている。
【００１８】
第１のベース領域１１４の表層には、ｐ＋のベース引出領域１１８（第３の第２導電型不純物層）が形成されている。ベース引出領域１１８の不純物濃度は、第１のベース領域１１４及び第２のベース領域１１６のいずれよりも高い。ベース引出領域１１８はエミッタ領域１２０に接している。またベース引出領域１１８及びエミッタ領域１２０には、シリサイド１１９がこれら２つの領域に連続して形成されている。
【００１９】
本実施形態において、埋込層１０８は、半導体基板１０２の表層からエピタキシャル層１０４の下部に渡って形成されている。そしてシンカー１１０、ディープウェル１１２、第１のベース領域１１４、第２のベース領域１１６、ベース引出領域１１８、エミッタ領域１２０、及びコレクタ引出領域１２２はエピタキシャル層１０４に形成されている。
【００２０】
またエピタキシャル層１０６の表層には、素子分離膜１２４が形成されている。素子分離膜１２４は例えばＬＯＣＯＳ酸化法により形成されており、コレクタ引出領域１２２と、エミッタ領域１２０及びベース引出領域１１８とを互いに分離している。なおエミッタ領域１２０とベース引出領域１１８の間には素子分離膜１２４が形成されていない。そして第１のベース領域１１４の周辺部及び第２のベース領域１１６の全体は、素子分離膜１２４によって覆われている。
【００２１】
第１のベース領域１１４の不純物濃度は、例えば１ｅ１６ｃｍ−３以上５ｅ１６ｃｍ−３以下であり、第２のベース領域１１６の不純物濃度は、例えば５ｅ１６ｃｍ−３以上１ｅ１７ｃｍ−３以下である。第２のベース領域１１６は、第１のベース領域１１４よりも空乏化されやすくなっておればよく、第２のベース領域１１６の濃度、深さ、および幅は、必要なアバランシェブレークダウン耐圧を達成できるように設計される。すなわち、第２のベース領域１１６は、コレクタ引出領域１２２にバイポーラトランジスタのアバランシェブレークダウン電圧以下の所定の電圧が印加されたときに、ディープウェル１１２中の第１導電型の不純物により完全に空乏化されるように構成される。たとえば、第２のベース領域１１６の横方向の幅Ｄ２は、約３〜８μｍである。
【００２２】
一方、第１のベース領域１１４の濃度は、コレクタ−エミッタ間がパンチスルーするように設計される。なお、第１のベース領域１１４の幅Ｄ１は、約５〜１０μｍである。
【００２３】
次に、図３〜図６の断面図を用いて、図及び図２に示した半導体装置１００の製造方法を説明する。
【００２４】
まず図３（ａ）に示すように、Ｐ型の半導体基板１０２上に所定の領域を開口した第１の保護膜１３０を形成し、第１の保護膜１３０をマスクとして、半導体基板１０２にＡｓなどのｎ型の不純物を注入する。これにより、半導体基板１０２の表層の一部に第１の不純物注入領域１０８ａが形成される。ここで、第１の不純物注入領域１０８ａは、後述する熱処理工程を経ることにより、埋込層１０８となる。第１の不純物注入領域１０８ａは、例えばディープウェル１１２およびシンカー１１０が形成される領域全面（ＢＪＴ領域）に形成される。Ａｓの注入条件は、たとえば５０〜１００ｋｅＶ、５×１０１３〜５×１０１５（５ｅ１３〜５ｅ１５）ｃｍ−２である。第１の保護膜１３０は、たとえば酸化シリコン膜である。この後、第１の保護膜１３０を除去する。
【００２５】
つづいて図３（ｂ）に示すように、約１１００℃程度の熱を例えば３〜４時間加えながら半導体層をエピタキシャル成長させることにより、半導体基板１０２上にＮ型のエピタキシャル層１０４（たとえば膜厚５〜１０μｍ）を形成する。ここで、エピタキシャル層１０４中のＮ型不純物イオンの濃度は、たとえば１×１０１５〜１×１０１６（１ｅ１５〜１ｅ１６）ｃｍ−２となるようにすることができる。これにより、半導体層１０６が形成される。
【００２６】
このときかかる熱により、このエピタキシャル層１０４の成長と同時に、第１の不純物注入領域１０８ａ中のＡｓがエピタキシャル層１０４に拡散する。これにより、半導体層１０６に埋込層１０８が形成される。
【００２７】
次いで図４（ａ）に示すように、エピタキシャル層１０４上に、開口を有する第２の保護膜１３２を形成する。第２の保護膜１３２は、例えばレジスト膜である。次いで、第２の保護膜１３２をマスクとして半導体層１０６にｎ型の不純物、例えばリン（Ｐ）を注入する。これによりエピタキシャル層１０４には、ディープウェル１１２が形成される。
【００２８】
次いで図４（ｂ）に示すように、第２の保護膜１３２を除去する。次いで、半導体層１０６の表面に素子分離膜１２４（ＬＯＣＯＳ）を選択的に形成する。
【００２９】
次いで図５（ａ）に示すように、所定パターンのマスク（図示せず）を用いて、Ｎ型の不純物を注入してシンカー１１０を形成する（図４（ａ））。シンカー１１０は、例えばＰを注入することにより形成することができ、Ｐの注入条件は、たとえば５０〜１００ｋｅＶ、５×１０１３〜５×１０１５（５ｅ１３〜５ｅ１５）ｃｍ−２である。この後、１０００℃を超える（例えば１２００℃）熱処理を約１〜２時間程度行い、不純物を拡散させて、シンカー１１０と埋込層１０８とを接続させる。
【００３０】
次いで図５（ｂ）に示すように、所定パターンの開口部を有する第３の保護膜１３４を形成する。次いで、第３の保護膜１３４をマスクとして、半導体層１０６表面にＰ型の不純物（例えばボロン）を注入して、第１のベース領域１１４（深さは例えば約０．３〜０．５μｍ）を形成する。
【００３１】
その後図６に示すように、所定パターンの開口部を有する第４の保護膜１３６を用いて、エピタキシャル層１０４表面にＰ型の不純物、例えばボロンを注入する。これにより、第２のベース領域１１６（約０．４〜０．８μｍ）が形成される。このとき、第１のベース領域１１４にもボロンが打ち込まれるため、第１のベース領域１１４中の不純物濃度は、図５（ｂ）に示した注入工程および図６に示した注入工程それぞれで注入される不純物の和となる。なお、第４の保護膜１３６の開口幅と、第３の保護膜１３４の開口幅とを調整することにより、第２のベース領域１１６の幅（図２のＤ２）を、所望のブレークダウン耐圧を達成できる幅となるようにすることができる。
【００３２】
この後、所定パターンのマスク（図示せず）を用いて、半導体層１０６表面にＮ型の不純物を注入する。これにより、図１に示したように、第１のベース領域１１４およびシンカー１１０中にそれぞれエミッタ領域１２０およびコレクタ引出領域１２２が形成される。さらに、所定パターンのマスクを用いて、半導体層１０６表面にＰ型の不純物を注入する。これにより、図１に示したように、第１のベース領域１１４中にベース引出領域１１８を形成する。
【００３３】
その後、シリサイド形成用の金属膜を例えばスパッタリング法により形成する。次いで半導体層１０６を熱処理する。これにより、図１に示したように、シリサイド１１９，１２３が形成される。このようにして、図１に示した半導体装置１００が得られる。
【００３４】
次に、本実施形態における半導体装置１００の動作について説明する。まず、コレクタ引出領域１２２を介してシンカー１１０に電圧を印加すると、第２のベース領域１１６の下方および側方から空乏化が進行し、比較的低い電圧で第２のベース領域１１６が完全に空乏化される。
【００３５】
ディープウェル１１２の不純物濃度は、半導体層１０６表面付近で内部よりも高くなっている。そのため、ベース−コレクタ間のアバランシェブレークダウン耐圧は、半導体層１０６表面付近でのベース−コレクタによるＰ−Ｎ接合部分で決定される。ここで、第２のベース領域１１６が第１のベース領域１１４よりも深さが浅く形成されているため、コレクタに電圧を印加したときに、第２のベース領域１１６が完全に空乏化されやすくなる。このため、Ｂ−Ｃ間のアバランシェ耐圧をさらに高くすることができる。
【００３６】
コレクタに印加される電圧がコレクタ−ベース間のアバランシェブレークダウン耐圧に達すると、ブレークダウンが生じる。このときに、図１に示すように、コレクタ引出領域１２２とベース引出領域１１８の間を流れる電流は、半導体層１０６表面ではなくシンカー１１０、埋込層１０８、ディープウェル１１２、及び第１のベース領域１１４を介して流れるようになる（図中の破線（ＯＦＦ））。このとき電流は、第１のベース領域１１４の側面を通りやすい。
【００３７】
さらに電流が増加すると、第１のベース領域１１４の抵抗成分により、第１のベース領域１１４のうちエミッタ領域１２０の直ぐ下の部分の電位が電流×抵抗成分分上昇する。この電位上昇により、エミッタ−ベース間のＰ−Ｎジャンクションがオンし、ベース引出領域１１８からエミッタ領域１２０に電流が流れるようになる。これにより、バイポーラトランジスタの動作が開始し、コレクタ引出領域１２２から、シンカー１１０、埋込層１０８、ディープウェル１１２、および第１のベース領域１１４を介してエミッタ領域１２０に電流が流れるようになる（図中の破線（ＯＮ））。
【００３８】
本実施の形態における半導体装置１００によれば、コレクタに電圧を印加したときに、第２のベース領域１１６が完全空乏化するため、Ｂ−Ｃ間のアバランシェブレークダウン耐圧を高くすることができ、１００Ｖを超える高いオフ耐圧を得ることができる。また、Ｂ−Ｃ間のアバランシェブレークダウン耐圧は、第２のベース領域１１６の横方向の幅（図２のＤ２）で決定することができるので、レイアウト調整のみでオフ耐圧の調整を行うことができる。さらに、アバランシェブレークダウンが、半導体層１０６表面ではなく内部でおこるため、バイポーラトランジスタを長時間動作時でも、特性変動が起こりにくいようにすることができる。
【００３９】
次に、本実施形態の作用及び効果について説明する。まず本発明者は、特許文献１に記載のバイポーラトランジスタ、すなわち図１４に記載の構造において破壊電流量（例えばＥＳＤ耐量）が低い理由を検討した。
【００４０】
図７に、ＴＬＰ（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｌｉｎｅ  Ｐｕｌｓｅ）測定におけるＥＳＤ保護素子に求められる特性要求を示す。ＴＬＰ測定では半導体装置のスナップバック特性を測定することで、どの程度の電圧からどれくらいのサージ電流を流すことができるかを知ることができ、それに基づきおおよそのＥＳＤ耐量を予測することができる。ＴＬＰ測定ではブレークダウン電圧（Ｖｂ）、トリガー電圧（Ｖｔ）、ホールド電圧（Ｖｈ）、破壊電流（Ｉｔ２）の値が判定の目安となる。特に破壊電流（Ｉｔ２）値が高いことはＥＳＤ耐量も高いことを意味する。
【００４１】
図８に、図１４の構造におけるＴＬＰ測定結果を示す。図１４の構造では１００Ｖ程度の耐圧を得ることができるが、破壊電流（図８のＡ）は２Ａ程度しか得られない。この時のＥＳＤ耐量はＨＢＭで２〜３ｋＶに相当し、４ｋＶ以上を確保できない。
【００４２】
図１０の右側に、図１４に示す構造における電位分布を表すシミュレーションの結果を示す。図１４に示す構造では、図８のＴＬＰ測定結果に示すように、スナップバック動作に入った後は図１４中の破線（ＯＮ）状態のように、コレクタ引出領域２２２からシンカー２１０、不純物埋込層２０８、ディープウェル２１２および第１のベース領域２１４を介してエミッタ領域２２０に電流が流れるようになる。この時、第１のベース領域２１４は第２のベース領域２１６よりも不純物濃度が高く抵抗が低くなっているため、電流は第１のベース領域２１４との境界のうち、第２のベース領域２１６に近い領域に集中して流れる（図１０の（ｂ））。このため、スナップバック動作に入った後、この電流集中の発生により半導体装置はすぐに熱破壊を起こしてしまい、その結果、高い破壊電流が得られず、ＥＳＤ耐量がＨＢＭ４ｋＶ以上を満たすことができないと考えられる。
【００４３】
次に、本実施形態にかかる半導体装置の特性について説明する。
【００４４】
図９は、図１に示した本実施形態でのＴＬＰ測定結果例を示す。図１の構造ではトリガー電圧は１００Ｖ程度（図９のＢ）が得られ、ＴＬＰ測定での破壊電流が８．０Ａ程度（図９のＣ）を得ることができる。この時のＥＳＤ耐量はＨＢＭ４ｋＶ以上を満たすことができる。
【００４５】
以下、本実施形態に係る半導体装置において、トリガー電圧及びＥＳＤ耐量の双方が高くなる理由について説明する。
【００４６】
図１０の左側に、図１に示す構造における電位分布を表すシミュレーションの結果を示す。図１０（ｃ）に示すように、第１のベース領域１１４の不純物濃度が第２のベース領域１１６よりも低いため、エミッタ−コレクタ間でパンチスルーが生じる。しかし、耐圧は第２のベース領域１１６の不純物濃度と図２に示した幅Ｄ２で決まるため、ブレークダウン耐圧は変わらないと考えられる。また、エミッタ−コレクタ間でパンチスルーが生じている状態ではベースが完全に空乏化しているのでベース抵抗が高くなり、バイポーラ動作しやすくなるためブレークダウンに至ると同時にトリガーに至りスナップバックに入りやすい状態を作っていると考えられる。このため、ブレークダウン電圧（Ｖｂ）とトリガー電圧（Ｖｔ）との差が小さくなると考えられる。
【００４７】
そして図１０（ｄ）に示すように、スナップバック動作に入った後では、電流は第１のベース領域１１４の下を回りこむように流れ、図１４の構造で見られたような電流集中（図１０（ｂ））が発生しにくくなる。具体的には、図１中の破線（ＯＮ）状態に示すような経路でコレクタ引出領域１２２からシンカー１１０、不純物埋込層１０８、ディープウェル１１２および第１のベース領域１１４を介してエミッタ領域１２０に電流が流れるようになると考えられる。このため、図９を用いて説明したように、半導体装置は、スナップバック動作に入った後、すぐには熱破壊には至ることなく、その結果、高い破壊電流を得ることができる。
【００４８】
図１１に、図１４の構造と図１の構造のブレークダウン電圧（Ｖｂ）測定時のＩ−Ｖ特性を示す。図１の構造（Ｅ）では、第１のベース領域１１４の濃度が低いためエミッタ−コレクタ間のパンチスルーが発生し、図１４の構造（Ｄ）に比べてブレークダウン電圧に至る前に電流リークが生じている。しかし、最終的なブレークダウン耐圧は図１４の構造（Ｄ）と同等となる。
【００４９】
図１２に、図１４の構造と図１の構造のブレークダウン電圧（Ｖｂ）とトリガー電圧（Ｖｔ）の関係を示す。図１４構造（Ｆ）では両者の電圧差が１０Ｖ程度あるのに対して、図１の構造（Ｇ）では両者の電圧が同程度となる。一方、回路設計において、図７に示すように被保護素子の耐圧に対してブレークダウン電圧（Ｖｂ）とトリガー電圧（Ｖｂ）の差が小さい方が、被保護素子の耐圧に対してＥＳＤ保護素子としての耐圧の設定をしやすくなる。このため、図１に示す構造のほうが、図１４に示す構造より回路が設計しやすくなる。
【００５０】
以上の例では、半導体基板１０２上にＮ型のエピタキシャル層１０４を形成する例を示した。しかし、他の例として、半導体基板１０２上にＰ型のエピタキシャル層を形成し、後にＮ型不純物イオンをイオン注入することにより、ディープウェル１１２を形成することもできる。
【００５１】
また図１３に示すように、半導体層１０６に図１に示したバイポーラトランジスタと、ＭＯＳトランジスタ１５０とが形成することもできる。ＭＯＳトランジスタ１５０は、ソース領域１５２、ドレイン領域１５４、第１のチャネル領域１５６、第２のチャネル領域１５８、及びゲート電極１６０を有している。ソース領域１５２及びドレイン領域１５４は、半導体層１０６表面に形成されている。第１のチャネル領域１５６は、ソース領域１５２周囲に形成されている。第２のチャネル領域１５８は、ドレイン領域１５４の周囲に形成されており、第１のチャネル領域１５６よりも不純物濃度が低い。ゲート電極１６０は、ソース領域１５２とドレイン領域１５４との間の領域において半導体層１０６上に形成されている。ＭＯＳトランジスタ１５０は、高い耐圧と低いオン抵抗を達成するためにＰＮ接合の空乏化を利用する、いわゆるＲＥＳＵＲＦ構造を有する。
【００５２】
ＭＯＳトランジスタ１５０の下方には、埋込層１０８と同様の埋込層が形成される。また、第２のチャネル領域１５８下方のディープウェル領域（Ｄｅｅｐ ＮＷ(ｎ−)）は、ディープウェル１１２と同様に形成される。このような構成にすれば、ＭＯＳトランジスタ１５０の第２のチャネル領域１５８を完全空乏化するのと同じ条件で第２のベース領域１１６を完全空乏化することができる。そのため、第２のチャネル領域１５８と第２のベース領域１１６とを同時に形成することができる。すなわちＲＥＳＵＲＦ構造を有するＭＯＳトランジスタと混載する場合、新たな工程を追加することなく、第２のベース領域１１６を形成することができる。
【符号の説明】
【００５３】
１００ 半導体装置
１０２ 半導体基板
１０４ エピタキシャル層
１０６ 半導体層
１０８ 埋込層
１０８ａ 不純物注入領域
１１０ シンカー
１１２ ディープウェル
１１４ 第１のベース領域
１１６ 第２のベース領域
１１８ ベース引出領域
１１９ シリサイド
１２０ エミッタ領域
１２２ コレクタ引出領域
１２３ シリサイド
１２４ 素子分離膜
１３０ 第１の保護膜
１３２ 第２の保護膜
１３４ 第３の保護膜
１３６ 第４の保護膜
１５０ トランジスタ
１５２ ソース領域
１５４ ドレイン領域
１５６ 第１のチャネル領域
１５８ 第２のチャネル領域
１６０ ゲート電極
２００ 半導体装置
２０２ 半導体基板
２０４ エピタキシャル層
２０６ 半導体層
２０８ 埋込層
２１０ シンカー
２１２ ディープウェル
２１４ 第１のベース領域
２１６ 第２のベース領域
２１８ ベース引出領域
２２０ エミッタ領域
２２２ コレクタ引出領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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