(57)【特許請求の範囲】
【請求項１】
第１の端子（１）と第２の端子（２）との間の電流を切り替えるためのスイッチング装置であって、第１の半導体スイッチ（Ｍ）と第２の半導体スイッチ（Ｊ）との直列接続を有するカスコード回路を含み、前記２つの半導体スイッチ（Ｍ、Ｊ）は共通点（１３）を介して互いに接続され、
前記第１の半導体スイッチ（Ｍ）は、第１の制御入力部（３、３’）と前記第１の端子（１）との間の電圧に従って、前記第１の制御入力部（３、３’）により活性化され、
前記第２の半導体スイッチ（Ｊ）は、第２の制御入力部（４）と前記共通点（１３）との間の電圧に従って、前記第２の制御入力部（４）により活性化されるスイッチング装置において、
制御回路（８、９、１０、１１、１２）が前記第２の端子（２）と前記制御入力部（３、３’、４）の少なくとも１つとの間に接続され、
前記制御回路（８、９、１０、１１、１２）は、制動抵抗（ＲＳｔ）と当該制動抵抗に直列である事前に設定可能なサイズの容量（Ｃ）を含むことを特徴とする、スイッチング装置。
【請求項２】
第１の端子（１）と第２の端子（２）との間の電流を切り替えるためのスイッチング装置であって、第１の半導体スイッチ（Ｍ）と第２の半導体スイッチ（Ｊ）との直列接続を有するカスコード回路を含み、前記２つの半導体スイッチ（Ｍ、Ｊ）は共通点（１３）を介して互いに接続され、
前記第１の半導体スイッチ（Ｍ）は、第１の制御入力部（３、３’）と前記第１の端子（１）との間の電圧に従って、前記第１の制御入力部（３、３’）により活性化され、
前記第２の半導体スイッチ（Ｊ）は、第２の制御入力部（４）と前記共通点（１３）との間の電圧に従って、前記第２の制御入力部（４）により活性化されるスイッチング装置において、
制御回路（８、９、１０、１１、１２）が前記第２の端子（２）と前記制御入力部（３、３’、４）の少なくとも１つとの間に接続され、
前記制御回路（８、９、１０、１１、１２）は、制動抵抗（ＲＳｔ）と当該制動抵抗に並列である事前に設定可能なサイズの前記容量（Ｃ）を含むことを特徴とする、スイッチング装置。
【請求項３】
第１の端子（１）と第２の端子（２）との間の電流を切り替えるためのスイッチング装置であって、第１の半導体スイッチ（Ｍ）と第２の半導体スイッチ（Ｊ）との直列接続を有するカスコード回路を含み、前記２つの半導体スイッチ（Ｍ、Ｊ）は共通点（１３）を介して互いに接続され、
前記第１の半導体スイッチ（Ｍ）は、第１の制御入力部（３、３’）と前記第１の端子（１）との間の電圧に従って、前記第１の制御入力部（３、３’）により活性化され、
前記第２の半導体スイッチ（Ｊ）は、第２の制御入力部（４）と前記共通点（１３）との間の電圧に従って、前記第２の制御入力部（４）により活性化されるスイッチング装置において、
制御回路（８、９、１０、１１、１２）が前記第２の端子（２）と前記制御入力部（３、３’、４）の少なくとも１つとの間に接続され、
前記制御回路（８、９、１０、１１、１２）は、それぞれが制動抵抗（ＲＳｔ）を有する２つの並列分岐を含み、前記２つの並列分岐は逆並列ダイオード（Ｄ）を含み、そのため電流が、前記制御回路にて適用される電圧の極性に依って前記２つの並列分岐の一方または他方を流れることを特徴とする、スイッチング装置。
【請求項４】
第１の端子（１）と第２の端子（２）との間の電流を切り替えるためのスイッチング装置であって、第１の半導体スイッチ（Ｍ）と第２の半導体スイッチ（Ｊ）との直列接続を有するカスコード回路を含み、前記２つの半導体スイッチ（Ｍ、Ｊ）は共通点（１３）を介して互いに接続され、
前記第１の半導体スイッチ（Ｍ）は、第１の制御入力部（３、３’）と前記第１の端子（１）との間の電圧に従って、前記第１の制御入力部（３、３’）により活性化され、
前記第２の半導体スイッチ（Ｊ）は、第２の制御入力部（４）と前記共通点（１３）との間の電圧に従って、前記第２の制御入力部（４）により活性化されるスイッチング装置において、
制御回路（８、９、１０、１１、１２）が前記第２の端子（２）と前記制御入力部（３、３’、４）の少なくとも１つとの間に接続され、
前記制御回路（８、９、１０、１１、１２）は、それぞれが事前に設定可能な容量（Ｃ）および当該容量に接続された制動抵抗（ＲＳｔ）を有する２つの並列分岐を含み、前記２つの並列分岐は逆並列ダイオード（Ｄ）を含み、そのため電流が、前記制御回路にて適用される電圧の極性に依って前記２つの並列分岐の一方または他方を流れることを特徴とする、スイッチング装置。
【請求項５】
前記制御回路（８、９、１０、１２）は前記第２の端子（２）と前記第２の制御入力部（４）との間に接続される、請求項１から４のいずれか１項に記載のスイッチング装置。
【請求項６】
前記第２の制御入力部（４）は前記第２の半導体スイッチ（Ｊ）のゲート端子もしくはベース端子と均等である、請求項１から５のいずれか１項に記載のスイッチング装置。
【請求項７】
前記第２の制御入力部（４）は、事前に設定可能な直列抵抗（Ｒｇ）を介して前記第２の半導体スイッチ（Ｊ）のゲート端子もしくはベース端子に接続される、請求項１から５のいずれか１項に記載のスイッチング装置。
【請求項８】
前記制御回路（１１）は前記第２の端子（２）と前記第１の制御入力部（３、３’）との間に接続される、請求項１から４のいずれか１項に記載のスイッチング装置。
【請求項９】
前記第１の制御入力部（３、３’）は、前記第１の半導体スイッチ（Ｍ）のゲート端子（３）もしくはベース端子と同じである、請求項１から８のいずれか１項に記載のスイッチング装置。
【請求項１０】
前記第１の制御入力部（３、３’）は、前記第１の半導体スイッチ（Ｍ）のゲート端子（３）もしくはベース端子を活性化するための駆動増幅器（Ｖ）の非反転入力（３’）と同じである、請求項１から８のいずれか１項に記載のスイッチング装置。
【請求項１１】
前記第２の制御入力部（４）と前記第１の端子（１）との間に抵抗構成（７）が配される、請求項１から１０のいずれか１項に記載のスイッチング装置。
【請求項１２】
前記抵抗構成は付加抵抗（Ｒ）として単一の抵抗を有する、請求項１１に記載のスイッチング装置。
【請求項１３】
前記抵抗構成（７）は、さらなる付加抵抗（ＲＯＮ、ＲＯＦＦ）への選択ダイオード（ＤＯＮ、ＤＯＦＦ）の直列接続の各々の場合において並列接続を含み、前記２つのダイオードは互いに逆並列に接続される、請求項１２に記載のスイッチング装置。
【請求項１４】
前記第１の半導体スイッチ（Ｍ）はＩＧＦＥＴまたはＭＯＳＦＥＴである、請求項１から１３のいずれか１項に記載のスイッチング装置。
【請求項１５】
前記第２の半導体スイッチ（Ｊ）はＪＦＥＴである、請求項１から１４のいずれか１項に記載のスイッチング装置。
【請求項１６】
回路網ネットワーク（６）の前記制御回路（８、９、１０、１１、１２）とさらなる素子（７）とは、前記制御回路をオンまたはオフに切り替える際に、回路網ネットワークがないスイッチング装置と比較して、前記スイッチング装置上の電圧変化の速度が低くなるようにパラメータ化される、請求項１から１５のいずれか１項に記載のスイッチング装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電子スイッチング技術の分野に関し、特に、請求項１のプリアンブルに従ったカスコード回路を有するスイッチング装置に関する。
【背景技術】
【０００２】
現状技術
特に伝導損失が低い、高い動作電圧での電流の高速スイッチングのための電子装置が、ＤＥ  １９６  １０  １３５  Ｃ１またはＵＳ６，１５７，０４９に従って実現され得る。そのため当該電子装置は、図１に示されるＭＯＳＦＥＴ  ＭとＪＦＥＴ  Ｊ（接合電界効果トランジスタ）との特別な接続に基づく。これら２つのスイッチが第１の接続部１と第２の接続部２との間に配置され、ＭＯＳＦＥＴ  Ｍの制御端子３によって制御される。
【０００３】
例示として、現状技術の説明およびその後のこの発明に従った技術の説明は、図２に示されるように、誘導負荷を有するハーフブリッジ・トポロジについて示される。当該ハーフブリッジは、パワー電子スイッチＭ、Ｊ、Ｍ１、Ｊ１と、第３の端子５と第２の端子２との間に接続される誘導負荷Ｌとを有し、多くのパワー電子装置において存在する典型的な構成を示す。第１の端子１と第２の端子２との間では、下部ＭＯＳＦＥＴ  Ｍと下部ＪＦＥＴ  Ｊとによって下部カスコード回路が形成される。第２の端子２と第３の端子５との間では、上部ＭＯＳＦＥＴ  Ｍ１およびＪＦＥＴ  Ｊ１によって上部カスコード回路が形成される。これにより、第３の端子５は、たとえば中間回路電圧の状態にあり、第１の端子１は反対の中間回路電圧の状態または多相システムのスターポイントの状態にある。そのため、上部カスコード回路の代わりに、第３の端子５に陰極端子を有するダイオードを用いてもよい。
【０００４】
下部カスコード回路がオンに切り替えられて導通すると、インダクタンスＬにおける加えられた（注入された、負荷から自由の）電流が第２の端子２から第１の端子１に流れる。下部ＭＯＳＦＥＴ  Ｍをオフに切り替えると、直列に配される下部ＪＦＥＴ  Ｊに負のピンチオフ電圧が加えられる。このピンチオフ電圧は下部ＪＦＥＴ  Ｊをブロックする。これにより、電流は下部カスコード回路から上部カスコード回路へ流れる。次いで、電流はインダクタンスＬを通り、第２の端子２から上部ＭＯＳＦＥＴ  Ｍ１および上部ＪＦＥＴ  Ｊ１のチャネル／ボディダイオードを通って第３の端子５へと流れる。図中のチャネル／ボディダイオードは、各々の場合、それぞれのスイッチに対して逆並列である態様で描かれている。したがって、チャネル／ボディダイオードはここでは逆並列フリーホイーリングダイオードとして動作する。
【０００５】
電荷輸送（電荷移動）またはスイッチに対するブロッキング電圧の増大についての時間は、スイッチの構造の結果、寄生スイッチ容量により、電流に依存する。インダクタンスＬを通る電流が大きくなればなるほど、コミュテーションが早く発生する。したがって、それぞれのスイッチ上でブロッキング電圧がより早く増大する。この結果、ＥＭＣ（電磁適合性）挙動に非常に大きな影響を与え得る非常に高い値の電圧変化（ｄｕ／ｄｔ）が起こり得る。
【０００６】
下部カスコード回路が上部フリーホイーリングダイオードから離れるように電流をコミュテーションする場合に達成され得る、ＭＯＳＦＥＴおよびＪＦＥＴのこの特別な接続をオンに切り替える際の非常に高いｄｕ／ｄｔは、負荷電流に依存しない。しかしながら、オンに切り替える際に得られる非常に急な電圧の立ち上がりも、ＥＭＣに大きな影響を与え得る。
【０００７】
したがって、異なる適用例において、（スイッチオン時およびスイッチオフ時の）スイッチング速度の制御が必要とされる。したがって、負荷電流と独立して電圧フランクを制御することができ、これにより結合外乱を低減または除去する方法が必要とされる。そのために、公知の方法では、特に個々の離散的なトランジスタの場合、ゲート駆動回路が修正される。これにより、トランジスタをスイッチオンおよびスイッチオフするときにコミュテーションの有効な制御が既に得られている。
【０００８】
単一のＭＯＳＦＥＴを用いて、ｄｕ／ｄｔの制御の挙動に影響を与えるさらなる公知の可能例は、関連するゲート−ドレイン容量を大きくして、これによりゲート電流を制限するミラー効果を与えることである。ドレインからゲートへの負のフィードバックが増幅され、特に、スイッチオンの持続時間およびスイッチオフの持続時間が、付加的なゲート−ドレイン容量により、延長する。したがって、ｄｕ／ｄｔの値が小さくなる。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、ＭＯＳＦＥＴ  ＭおよびＪＦＥＴ  Ｊの特別な接続では、ゲート駆動回路の修正といった公知の方法は用いられ得ない。なぜならばこれは、高い動作電圧が加えられるＪＦＥＴの挙動ではなく単にＭＯＳＦＥＴの挙動を変更するだけであるからである。
【００１０】
発明の説明
したがって本発明の目的は、上記の欠点を緩和する、最初に述べたタイプのｄｕ／ｄｔ挙動の制御のためのスイッチング装置および方法を提供することである。特定的には、１つの目的は、スイッチング装置の重要な他の特性にマイナスの影響を与えることなく、スイッチでの電圧変化の速度を制限すること、または当該速度を規定のレベルに設定することである。
【課題を解決するための手段】
【００１１】
この目的は、請求項１の特徴を有するＭＯＳＦＥＴおよびＪＦＥＴの直列接続を有するスイッチング装置によって達成される。
【００１２】
第１の端子と第２の端子との間の電流を切り替えるためのスイッチング装置は、第１の半導体スイッチと第２の半導体スイッチとの直列接続を有するカスコード回路を含み、当該２つの半導体スイッチは共通点を介して互いに接続され、
・上記第１の半導体スイッチは、第１の制御入力部と上記第１の端子との間の電圧に従って、上記第１の制御入力部により活性化され、
・上記第２の半導体スイッチは、第２の制御入力部と上記共通点との間の電圧に従って、上記第２の制御入力部により活性化される。
【００１３】
そのために、事前に設定可能なサイズの容量を有する制御回路が上記第２の端子と上記制御入力部の少なくとも１つとの間に接続される。
【００１４】
したがって、当該容量は、（ドレイン−ゲートスイッチ容量に並列な）ドレイン−ゲート容量を増加させ、これにより好ましくは制動抵抗が、発生する変動を抑えると同時に容量に対する充電／放電電流を制限する助けをする。したがって一般的には、制御スイッチは好ましくはＲＣ素子である。
【００１５】
より大きな容量が選択されればされるほど、制御入力部への負のフィードバックが大きくなるとともにミラー効果が大きくなる。これにより、スイッチオン速度またはスイッチオフ速度が遅くなり、したがって電圧変化の峻度が低い値へと低減される。
【００１６】
この発明の好ましい実施例では、第１の半導体スイッチは、ＩＧＦＥＴ、特にＭＯＳＦＥＴであり、第２の半導体スイッチはＪＦＥＴである。単純さのために、以下、ＭＯＳＦＥＴまたはＪＦＥＴのいずれかについてのみ言及する。言及することは一般的に、カスコード回路において協働する第１および第２の半導体スイッチに適用される。さらに、一般的な文言「ＭＯＳＦＥＴ」に関しては、この出願では、一般的なＭＩＳＦＥＴ（絶縁ゲート半導体ＦＥＴ）または非常に一般的なＩＧＦＥＴ（絶縁ゲートＦＥＴ）の半導体構成要素として、各々の場合、理解されるべきである。
【００１７】
本発明のさらなる好ましい実施例では、抵抗構成は第２の制御入力部と第１の端子との間に接続される。これは、制御入力部と、第２の端子に接続される第２の半導体スイッチの端子との間の内部容量にて充電処置を遅くするよう働く。
【００１８】
たとえば単一の付加抵抗である抵抗構成は、ＪＦＥＴのためのスイッチオン抵抗を示す。特に、ＪＦＥＴのゲートソース容量とともに、これはさらなるＲＣ素子を形成する。これにより、ピンチオフ電圧、および０ボルトのスイッチオン電圧のそれぞれへのＪＦＥＴのゲート−ソース容量の帯電および放電を遅らせる。
【００１９】
さらに、制御回路の容量の帯電または放電電流は、制動抵抗を考慮に入れて、付加抵抗により制限される。容量の帯電および放電電流により、電圧が付加抵抗の上に短期間で適用され、第４の端子（または第２の制御入力部）の電位をＪＦＥＴのゲート端子の電位へと増加または低減させ、その結果ＪＦＥＴのスイッチオフまたはスイッチオンを抑制する。
【００２０】
この発明のさらなる実施例では、付加的な直列抵抗がＪＦＥＴのゲート端子の前に接続され、これによりゲート端子と第４の端子との間に接続される。これによりＪＦＥＴの可能な限り最適な活性化を保証し、特定的には、個々にスイッチング速度を決定する。
【００２１】
本発明の別の好ましい実施例では、スイッチオンおよびスイッチオフする際のスイッチング特性は、互いから独立して設定され、これにより異なるｄｕ／ｄｔ値または同期したｄｕ／ｄｔ値が、第４および第１の端子の間に接続されるさらなるネットワークによって達成される。このネットワークは、ダイオードを有するとともに異なる制動抵抗を有し、ＪＦＥＴのスイッチオンまたはスイッチオフのために別個に設計および最適化されてもよい。
【００２２】
基本的に、第４および第２の端子の間の制御回路としてのＲＣ素子は、並列接続か、スイッチオンもしくはスイッチオフのために適合可能な制動抵抗を有する並列接続か、または制動抵抗および容量がスイッチオン挙動またはスイッチオフ挙動に適合され得る個々に適合可能な並列接続であってもよい。
【００２３】
本発明のさらなる好ましい実施例では、容量が第３の端子（または第１の制御入力部）と第２の端子との間に組込まれる。これにより、第１の制御入力部がＭＯＳＦＥＴのゲート端子と均等になる。これにより、第２の端子の負のフィードバックがＭＯＳＦＥＴのゲート端子に作用し、付加的に要求される電荷キャリアがゲート駆動回路によって与え得られない結果、ミラー効果が増大し、ミラープラトーが拡張する。これにより、スイッチオン時およびスイッチオフ時にはスイッチング速度が減少する。
【００２４】
基本的に、第２および第３の端子の間の容量が（非反転の）増幅器回路の前にさらに接続されてもよく、当該増幅器回路は第３の端子に接続されてもよい。
【００２５】
さらなる好ましい実施例が従属項から導出される。
添付図面に示される好ましい実施例の例によって、この発明の主題をより詳細に説明する。各々の場合、図面は概略的に示される。
【図面の簡単な説明】
【００２６】
【図１】現状技術に従ったＭＯＳＦＥＴおよびＪＦＥＴの直列接続を示す図である。
【図２】現状技術に従ったこのような回路の例示的な適用例を示す図である。
【図３】本発明の第１の実施例を示す図である。
【図４】本発明の第２の実施例を示す図である。
【図５】制御回路の異なる変形例を有する本発明の第３の実施例の図である。
【図６】本発明の第４の実施例を示す図である。
【図７】本発明の第５の実施例を示す図である。
【発明を実施するための形態】
【００２７】
基本的に図では、同じ部分には同じ参照番号が付される。
発明を実施する態様
図３は、本発明の第１の実施例を示す。たとえばインバータにおいて、典型的にはより広範囲なスイッチ構成の一部としての個々のスイッチング装置は、第１および第２の半導体スイッチを有するカスコード回路を含む。ここで、および以下の例において、ＪＦＥＴおよびＭＯＳＦＥＴスイッチの各々の場合について言及する。図にはｎチャネル半導体素子が描かれる。しかしながら、この発明は、極性が反転した、バイポーラトランジスタのためのｐチャネル素子によって、同様の態様で実現されてもよい。
【００２８】
図３および図４−図７のスイッチング装置は、好適な態様で増やされてもよく、図２の構造に従って１つ以上のブリッジブランチに適用されてもよい。
【００２９】
スイッチング装置は、２つの半導体スイッチを含む。示される実施例では、各々の場合、カスコード回路におけるＪＦＥＴ  ＪおよびＭＯＳＦＥＴ  Ｍ（またはＩＧＦＥＴ）を含む。したがって、第１の半導体スイッチとしてのＭＯＳＦＥＴ  Ｍは、第１の端子１と共通端子１３との間に接続され得、第２の半導体スイッチとしてのＪＦＥＴ  Ｊは、共通端子１３と第２の端子２との間に接続され得る。ＭＯＳＦＥＴ  Ｍは、第１の制御入力部３としての自身のゲート端子３を介して活性化される。ＪＦＥＴ  Ｊは、自身のゲート端子を介して活性化される。現状技術に従ったカスコード回路では、ＪＦＥＴ  Ｊのゲート端子は第１の端子に直接的に接続され、ＪＦＥＴ  Ｊの制御は、ゲート−ソース電圧に従って得られる。
【００３０】
ここで、この発明の一実施例では、事前に設定可能な大きさの容量を有する制御回路１２が、第２の制御入力部４と第２の端子２との間に接続される。この第２の制御入力部４は、ＪＦＥＴ  Ｊのゲート端子に直接的に接続されることにより当該ゲート端子（図３）と電気的に同一とされるか、または事前に設定可能な直列抵抗Ｒｇを介してＪＦＥＴ  Ｊのゲート端子に接続される（図４）かのいずれかである。
【００３１】
図３および図４に従った第１の変形例における制御回路１２は、制動抵抗ＲＳｔへの容量Ｃの直列接続を含む。制御回路に加えて、第２の制御入力部４と第１の端子１との間に抵抗構成７が配されてもよい。抵抗構成７および制御回路１２はともに第２の制御入力部４のための回路網ネットワーク６を形成する。回路網ネットワーク６は、以下の態様で、カスコード回路のスイッチング時間の影響を制御することを可能にする。
−容量Ｃが、ＪＦＥＴ  Ｊまたはカスコード回路全体のミラー容量を増加させる。
−制動抵抗ＲＳｔが容量Ｃによって起こり得る変動を防止する。
−たとえば随意の付加抵抗Ｒを有する抵抗構成７が、ＪＦＥＴ  Ｊのゲートとドレインとの間の内部容量にて帯電の進行を遅らせる。
−随意の直列抵抗Ｒｇが、ＪＦＥＴ  Ｊのブロッキング反応またはスイッチオン反応の遅延をもたらし、付加抵抗Ｒとともに、付加的にＪＦＥＴ  Ｊのゲートとソースとの間の内部容量の帯電または放電を遅らせる。
【００３２】
第１の半導体スイッチ上にて適用される相対的に小さいブロッキング電圧により、直列抵抗Ｒｇによるカスコード回路についてのスイッチング時間の影響は、付加抵抗Ｒの影響と比較して、相対的に小さい。これにもかかわらず、スイッチング時間を設定する目的の態様で直列抵抗Ｒｇを選択することが有利であり得る。しかしながら、（ソースとゲートとの間の寄生ダイオードのアバランシェ動作において）ＪＦＥＴのソースとゲートとの間の熱負荷を制限するために、付加抵抗Ｒおよび直列抵抗Ｒｇの直列接続から得られる合計の抵抗が大きくなり過ぎないように選択されるように気をつけなければならない。このため、スイッチング速度および動作電圧から独立して、直列抵抗Ｒｇは、付加抵抗Ｒと比較して相対的に小さくなるように選択される（低オーム領域）。
【００３３】
基本的に、スイッチング速度は、制御回路の容量Ｃおよび付加抵抗Ｒを通じて影響を受け得る。両方の値の組合せは、たとえば形状の制約および上述した許容される付加抵抗Ｒの熱制限の大きさを考慮して選択されることになる。残りのパラメータは２次的なものであり、当該容量での電流の制限または放電のために決められる。
【００３４】
以下、カスコード回路の所望のスイッチング速度を達成するための制御回路および抵抗構成の選択の一例を図３に従って説明する。中間回路電圧を４００Ｖとし、コミュテーション電流を４Ａとすると、ｄｕ／ｄｔ挙動の影響は以下のようになる。制御回路１２についてＣ＝１００ｐＦおよびＲｓｔ＝１００Ω、かつ抵抗構成７について抵抗Ｒ＝４７Ωといったパラメータにより、電圧変化の速度ｄｕ／ｄｔは３．８ｋＶ／μｓとなる。回路網ネットワークがない場合は、３２ＫＶ／μｓである。
【００３５】
図５は、制御回路の異なる変形例８、９、１０、１２と、抵抗構成７のさらなる変形例とを有する本発明の第３の実施例を示す。抵抗構成７の示される変形例は、選択ダイオードＤＯＮ、ＤＯＦＦを含む。これにより、異なる抵抗値を有するさらなる付加抵抗ＲＯＮ、ＲＯＦＦが抵抗構成７を通る電流の方向に従って選択され得る。これにより、スイッチオン時には、一方のさらなる付加抵抗ＲＯＮが有効になり、他方の付加抵抗ＲＯＦＦはスイッチオフ時に有効になる。制御回路のさらなる変形例８、９、１０は以下のとおりである。
−第２の変形例８は、容量Ｃと制動抵抗ＲＳｔとの並列接続を有する。
−第３の変形例９は、２つの並列の制動抵抗ＲＳｔと直列である容量Ｃを有する。制動抵抗ＲＳｔは、各々の場合、電流の方向に従って逆並列ダイオードＤによって選択され得る（とともに、有益なことに、異なる抵抗値を有する）。
−第４の変形例１０は２つの並列分岐を有する。これらの並列分岐は、各々の場合、電流の方向に従って逆並列ダイオードＤによって選択され得る。これら分岐の各々は、さらなる制動抵抗ＲＳｔ’への容量Ｃの並列接続と直列である制動抵抗ＲＳｔを含む。これにより、第３の変形例においても、スイッチオンおよびスイッチオフについて別個にスイッチング時間および電圧変化の峻度が設定され得る。さらに、容量Ｃもスイッチオンおよびスイッチオフについて別個に選択され得る。さらなる制動抵抗ＲＳｔ’も容量Ｃの放電のために機能する。なぜならばこれは、ここでは各々の場合、ダイオードを通じて可能ではないからである。
【００３６】
図６は本発明の第４の実施例を示す。第４の実施例では、制御回路１１が、第２の端子２と、第１の半導体スイッチ、したがってＭＯＳＦＥＴ  ＭまたはＩＧＦＥＴの第１の制御入力部３との間に接続される。この第１の制御入力部３はＭＯＳＦＥＴ  Ｍのゲート端子と均等である。
【００３７】
この実施例において、制御入力部３にて制御信号を作り出す回路の出力抵抗は、ＭＯＳＦＥＴ  Ｍのゲート−ソース容量と同様に、制御回路１１とともに、各々の場合、ＲＣ素子を形成する。これらの２つの作り出されるＲＣ素子は、以下の態様で、カスコード回路のスイッチング時間の影響の制御を可能にする。
−出力抵抗が、両方のＲＣ素子の時定数を増加させる。
−ＭＯＳＦＥＴ  Ｍの寄生容量を有するＲＣ素子が、ＭＯＳＦＥＴのスイッチオンおよびスイッチオフの挙動に影響を与える。寄生容量はその構成により与えられる。出力抵抗が大きくなればなるほど、τ＝Ｒ・Ｃの法則に従って、キャパシタの帯電または放電処置の時定数が大きくなる。このカスコード回路の特別な構成により、完全なスイッチング動作が設定されるまで、より大きな直列抵抗によってより大きな遅延が与えられる。
−制御回路１１および直列抵抗を有するＲＣ素子が、スイッチング処置が設定された後で、カスコード回路のスイッチング速度に影響を与える。当該ＲＣ素子は、スイッチング装置の用途および所望のスイッチング速度に対して最適化されてもよい。ミラー容量の負のフィードバックによって必要となる電流は、出力抵抗によって制限される。
【００３８】
図７は本発明の第５の実施例を示す。第５の実施例では、制御スイッチ１１は、第２の端子２と、下部半導体スイッチ、したがってＭＯＳＦＥＴ  ＭまたはＩＧＦＥＴの第１の制御入力部３’との間に接続される。ここで、第１の制御入力部３’は、ＭＯＳＦＥＴ  Ｍのゲート端子を活性化するための駆動増幅器Ｖの非反転入力３’に接続される。
【００３９】
図６および図７の実施例では同様に、ミラー効果が、第１の制御入力部へのフィードバックと、これによるカスコード回路のスイッチング処置の所望の設定可能な遅延とにより、発生する。例示として、制御回路１１は単一の容量Ｃとして描かれているが、たとえば図５に示されるように、制御回路の他の変形例８、９、１０を適用して、制動を設定するとともに、互いに独立してスイッチオンおよびスイッチオフ処置に影響を与えてもよい。
【００４０】
本願明細書において、「互いに接続された２つの素子」と言及した場合、各々の場合、常に素子同士の電気的接続を意味するということが理解されるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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