(57)【特許請求の範囲】
【請求項１】
鋸歯状の積分波形が予め設定したしきい値を跨ぐタイミングに基づいてパルス信号を出力する装置において、
クロック信号を出力するクロック源と、
設定周波数に応じたディジタル値を有するディジタル信号が入力され、このディジタル値を前記クロック信号に基づいて積分することにより、鋸歯状の積分波形を生成する積分波形生成部と、
前記積分波形生成部から出力される前記ディジタル値が一方向に変化する領域において、予め設定したしきい値の前後のディジタル値を含む、等間隔の奇数個のディジタル値列の先頭のディジタル値及び最後部のディジタル値を夫々読み出した先頭クロック信号及び後方クロック信号を出力するクロック情報出力部と、
前記先頭のディジタル値としきい値との差分と、最後部のディジタル値と前記しきい値との差分と、の比率に応じた係数値を出力する回路部と、
前記係数値に基づいて、予め設定した時間だけ前記積分波形のディジタル値が前記しきい値になっている時点とみなす先頭クロック信号及び後方クロック信号の使用比率に対応する信号を出力する使用比率決定部と、
前記クロック情報出力部から出力された先頭クロック信号及び後方クロック信号の一方を、予め設定された時間だけ、前記使用比率決定部から出力される使用比率に対応する信号により選択して出力するクロック選択部と、
このクロック選択部から出力されたクロック信号毎にトグルされ、トグルされて得られたパルス信号を出力する信号出力部と、を備えたことを特徴とする信号生成装置。
【請求項２】
前記予め設定したしきい値はゼロであることを特徴とする請求項１記載の信号生成装置。
【請求項３】
先頭のディジタル値及び最後部のディジタル値を読み出したクロック信号を夫々Ｐ１及びＰ３とし、奇数個のディジタル値列の中央のディジタル値を読み出したクロック信号をＰ２とすると、
前記クロック情報出力部は、クロック信号Ｐ１及びＰ３を出力するように構成され、
前記使用比率決定部において、予め設定した時間だけ前記積分波形のディジタル値が前記しきい値になっている時点とみなす先頭クロック信号及び後方クロック信号は、夫々クロック信号Ｐ１及びＰ３であることを特徴とする請求項１または２記載の信号生成装置。
【請求項４】
電圧制御発振器から出力される周波数信号を分周器を介して位相比較部に帰還し、帰還された周波数信号と設定周波数に対応する参照周波数信号とを位相比較部にて比較し、その比較結果を前記電圧制御発振器に入力する周波数シンセサイザにおいて、
前記参照周波数信号として、請求項１ないし３のいずれか一項に記載の信号生成装置から出力される信号を用いることを特徴とする周波数シンセサイザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号生成装置及び周波数シンセサイザに関する。
【背景技術】
【０００２】
標準信号発生器の一つとしてＰＬＬ（Phase  Locked  Loop）を用いた周波数シンセサイザが知られており、その応用としては例えば移動局における局発振部や無線通信機器の試験用信号源、放送機器などが挙げられる。通信分野において周波数シンセサイザを適用する場合には、他のチャンネルとの混信を避けるためにノイズが少ないことが要求され、電波が過密化している状況下では周波数をできるだけ細かく設定できることが望ましい。
【０００３】
そこで本件出願人は、このような要請を充足しつつ、回路構成が簡素な周波数シンセサイザを開発し、その技術は既に特許文献１などに開示されている。例えば特許文献１の手法では、電圧制御発振器の出力信号をＡ／Ｄ（アナログ／ディジタル）変換し、そのディジタル信号を処理してＤ／Ａ変換し、得られたアナログ信号を電圧制御発振器に制御電圧として入力している。
【０００４】
しかしながらこのような装置は、Ａ／Ｄ（アナログ／ディジタル）変換し、そのディジタル信号を処理してＤ／Ａ変換しているため、スプリアス特性を良好化するには限界があり、またＡ／Ｄ、Ｄ／Ａの両変換を行うことから、十分な回路の簡素化が図られているとは言い難いという課題がある。  
特許文献２には、ディジタルデータに応じた周波数の三角波を生成し、コンパレータを用いてアナログの三角波のゼロクロスタイミングを求めて三角波の周波数に対応した周波数のパルス信号を得る手法が開示されている。この技術ではディジタルデータをＤ／Ａ変換した後、アナログの三角波を直線補間している。直線補間する目的は、アナログの三角波がゼロ点をクロスするタイミングがディジタル信号のサンプルタイミングよりも高い精度にできないことから、ゼロクロスタイミングを周波数に応じたタイミングに固定するためである（段落００１９〜００２３）。しかしながら、この信号発生器を用いてリファレンス信号を生成し、ＰＬＬを組んだ場合、三角波のゼロクロスを正確に検出できないことから、位相雑音を低下させるには十分とはいえない。
【０００５】
以上のことをまとめると、回路構成が簡素な周波数シンセサイザを制作することが要求されている共に、例えばこの要求に応える周波数シンセサイザを構築するにあたって、リファレンス信号などに用いられる基準信号例えばクロック信号について低ノイズな良質な信号を簡易な回路構成で生成することも要求されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−７４２９１号公報
【特許文献２】特開平５−２０６７３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明はこのような事情の下になされたものであり、本発明の目的は、例えば周波数シンセサイザのリファレンス信号などに利用できる低ノイズの周波数信号を生成できる技術を提供することにある。本発明の他の目的はＰＬＬを用いた周波数シンセサイザにおいて、簡素な構成でありかつスプリアス特性が良好な周波数シンセサイザを提供することにある。
【課題を解決するための手段】
【０００８】
本発明の信号生成装置は、鋸歯状の積分波形が予め設定したしきい値を跨ぐタイミングに基づいてパルス信号を出力する装置において、
クロック信号を出力するクロック源と、
設定周波数に応じたディジタル値を有するディジタル信号が入力され、このディジタル値を前記クロック信号に基づいて積分することにより、鋸歯状の積分波形を生成する積分波形生成部と、
前記積分波形生成部から出力される前記ディジタル値が一方向に変化する領域において、予め設定したしきい値の前後のディジタル値を含む、等間隔の奇数個のディジタル値列の先頭のディジタル値及び最後部のディジタル値を夫々読み出した先頭クロック信号及び後方クロック信号を出力するクロック情報出力部と、
前記先頭のディジタル値としきい値との差分と、最後部のディジタル値と前記しきい値との差分と、の比率に応じた係数値を出力する回路部と、
前記係数値に基づいて、予め設定した時間だけ前記積分波形のディジタル値が前記しきい値になっている時点とみなす先頭クロック信号及び後方クロック信号の使用比率に対応する信号を出力する使用比率決定部と、
前記クロック情報出力部から出力された先頭クロック信号及び後方クロック信号の一方を、予め設定された時間だけ、前記使用比率決定部から出力される使用比率に対応する信号により選択して出力するクロック選択部と、
このクロック選択部から出力されたクロック信号毎にトグルされ、トグルされて得られたパルス信号を出力する信号出力部と、を備えたことを特徴とする。
【０００９】
前記予め設定したしきい値は例えばゼロである。
【００１０】
具体例を挙げれば、  先頭のディジタル値及び最後部のディジタル値を読み出したクロック信号を夫々Ｐ１及びＰ３とし、奇数個のディジタル値列の中央のディジタル値を読み出したクロック信号をＰ２とすると、
前記クロック情報出力部は、クロック信号Ｐ１及びＰ３を出力するように構成され、
前記使用比率決定部において、予め設定した時間だけ前記積分波形のディジタル値が前記しきい値になっている時点とみなす先頭クロック信号及び後方クロック信号は、夫々クロック信号Ｐ１及びＰ３である。
【００１２】
本発明の周波数シンセサイザは、電圧制御発振器から出力される周波数信号を分周器を介して位相比較部に帰還し、帰還された周波数信号と設定周波数に対応する参照周波数信号とを位相比較部にて比較し、その比較結果を前記電圧制御発振器に入力する周波数シンセサイザにおいて、
前記参照周波数信号として、本発明の信号生成装置から出力される信号を用いることを特徴とする。
【発明の効果】
【００１３】
本発明は、例えばＰＬＬを用いた周波数シンセサイザに用いられる参照周波数信号を、ディジタル信号からなる鋸波の予め設定したしきい値例えばゼロクロスポイントを検出したときのクロックに基づいて生成するにあたって、ディジタル値が飛び飛びの値であることからディジタル値が前記しきい値になるとは限らない点に着目している。このため前記ディジタル値が徐々に変化する領域においてディジタル値が前記しきい値を跨ぐ直前のディジタル値及び直後のディジタル値の比率に対応する比率で前記しきい値の前後の２つのクロック信号を使用している。従って前記しきい値の直前または直後のクロック信号を一律に用いる手法と比較すれば低ノイズの周波数信号を得ることができる。そしてこの周波数信号を利用して周波数シンセサイザを構成すれば、スプリアス特性が改善されるという効果がある。
【図面の簡単な説明】
【００１４】
【図１】本発明に係る周波数シンセサイザの実施形態の全体構成を示すブロック図である。
【図２】積分波形生成部の回路を示すブロック図である。
【図３】積分波形生成部の動作を示す説明図である。
【図４】積分波形生成部の出力波形を示す波形図である。
【図５】ゼロクロス情報出力部を示すブロック図である。
【図６】積分波形である鋸波がゼロ点をクロスする様子を示す説明図である。
【図７】積分波形である鋸波がゼロ点をクロスする様子を示す説明図である。
【図８】積分波形である鋸波のゼロクロス時の直前のディジタル値及び直後のディジタル値の比率に対応する係数値を説明するための説明図である。
【図９】図１に示す一部の回路要素を鋸波を構成するディジタルデータと関連付けて示す説明図である。
【図１０】クロック選択部を示す回路図である。
【図１１】積分波形である鋸波のゼロクロス時の直前のディジタル値及び直後のディジタル値の比率に対応する係数値に応じてクロック信号Ｐ１、Ｐ３が選択される様子を示すタイムチャートである。
【図１２】クロック信号Ｐ１のみをゼロクロスのタイミングとして捕らえた場合の周波数特性と本発明における周波数特性とを比較して示す特性図である。
【発明を実施するための形態】
【００１５】
本発明に係る信号生成装置を周波数シンセサイザに適用した実施形態について説明すると、図１はこの実施の全体構成を示すブロック図であり、１は積分波形生成回路部である。この積分波形生成回路部１は、入力されたディジタル値（周波数データ）に応じた周波数の鋸波をディジタルデータで出力する機能を有し、図２に示すように加算部１１の後段にフリップフロップ回路１２を設け、フリップフロップ回路１２の出力を加算部１１にて入力値と加算するように構成されている。フリップフロップ回路１２には、クロック発生源１０からクロック信号が入力され、クロック信号の入力のタイミングにより加算部１１からの入力データが出力される。クロック信号の周波数は、出力されるディジタル値群により特定される鋸波の周波数として例えば５ＭＨｚを得たい場合には、例えば２０ＭＨｚ程度とされる。
【００１６】
積分波形生成回路部１の動作について、説明の便宜上４ビットのディジタル値により動作する場合を例に挙げて図３を参照しながら説明する。ディジタル値は「２」の補数として取り扱われており、例えば当該回路部１に入力される周波数データである入力値が例えば「０００１」であるとすると、入力値と加算部１１とが加算されて加算値が増えていくが、加算値が「０１１１」となり、次に「０００１」が入力されると、「１０００」となって十進値は負の値に変わる。従ってフリップフロップ回路１２に入力されるクロック信号のパルス番号（便宜上の番号である）と、周波数データ（入力値）と、出力値との関係は図３に示すようになり、図４に示すように出力波形は入力値の積分波形である鋸波となる。そしてこの鋸波の周波数は、設定される周波数データである入力値に応じて決まることから、この周波数データは後述のように信号発生器の設定周波数を決定するデータとなる。なお積分波形生成回路部１のディジタル信号は、４ビットで説明しているが、実際には例えば３２ビットの信号が用いられる
積分波形生成回路部１の後段には、ゼロクロス情報出力部２が設けられ、このゼロクロス情報出力部２の後段には、使用比率決定部であるΔΣ回路３と信号選択部４とが設けられている。理解の容易さを優先するために、ゼロクロス情報出力部２、ΔΣ回路３及び信号選択部４の構成を説明する前に、これらの回路を使用する目的、役割について述べておく。
【００１７】
積分波形生成回路部１から出力される鋸波を構成するディジタル値が徐々に変化する領域においてディジタル値の符号が負から正に反転するゼロクロス時の直前のディジタル値を読み出したクロック信号をＰ１とし、ゼロクロス時の直後のディジタル値を読み出したクロック信号をＰ２とし、前記クロック信号Ｐ１よりも２クロック遅れたクロック信号をＰ３とすると、クロック信号Ｐ１〜Ｐ３と鋸波のディジタル値との関係は図６に示すように表される。なお、前記鋸波の実際の波形図は各ディジタル値毎に階段状になっている。
【００１８】
図３に示す例における鋸波は、積分波形生成回路部１に入力される周波数設定データである入力値（ディジタル値）が「１」（０００１）であることから、十進値で「１」ずつインクリメントされ、このため鋸波が繰り返される度にディジタル値が第１のしきい値である「０」となるタイミングが存在する。しかし前記入力値が「３」（００１１）である場合には、例えば「−７」、「−４」、「−１」、「２」という具合にディジタル値が増加していくことから、正確なゼロクロスポイント、つまり「０」を検出するクロック信号が存在しなくなる。
【００１９】
一方、積分波形生成回路部１に入力される周波数設定データは、最終的に後述の電圧制御発振器から出力される周波数を設定するための設定信号である。例えばクロック発生源１０から出力されるクロック信号の周波数が１６ＭＨｚであるとすると、周波数設定データを「１」とすれば、鋸波の周波数は１ＭＨｚとなり（図３参照）、周波数設定データを「２」とすれば、２ＭＨｚとなる。図３の例は説明用の模式的な一例であり、実際にはディジタル信号は例えば３２ビットで構成され、ディジタル値が「０」をとることは稀である。
【００２０】
このためほとんどの場合、ディジタル値が負から正に移行するときには「０」を跨ぐことになるので、正確なゼロクロスポイントを検出することができない。この場合、ゼロクロスする直前のディジタル値を読み取るクロック信号であるＰ１をゼロクロスポイントとみなすことが考えられるが、そうすると周波数シンセサイザのスプリアス特性について良好な特性を得ることが困難である。そこでこの実施形態では、クロック信号Ｐ１とＰ３との一方をゼロクロスポイントとみなし、Ｐ１におけるディジタル値（Ｐ１で読み出されるディジタル値）とＰ２におけるディジタル値とに基づいて、ゼロクロスポイントとして取り扱うクロック信号Ｐ１とＰ３との使用比率、つまりクロック信号Ｐ１をゼロクロスポイントとして使用する態様と、クロック信号Ｐ２をゼロクロスポイントとして使用する態様と、の選択比率を決定するようにしている。なお以下の説明ではクロック信号Ｐ１（Ｐ２、Ｐ３）に対応するディジタル値という表現を「Ｐ１（Ｐ２、Ｐ３）の値」と略記する。
【００２１】
即ち、周波数設定データが決まっているので、図７においてＰ２が第１のしきい値である「０」であるときのＰ１の値は予め分かっている。説明の便宜上このときのＰ１の値を第２のしきい値である「−５０」とすると、Ｐ１の値が「−５０」であれば、正確なゼロクロスポイントはクロック信号Ｐ１とＰ３との中間位置にあることになる。このときのクロック信号Ｐ１とＰ３との使用比率は５０％であり、予め設定された時間内においてゼロクロスパルスとして使用されるクロック信号Ｐ１の数とクロック信号Ｐ３の数とは１：１となる。より一般的に言えば、図７に示すように前記使用比率をαとすると、Ｐ１の値がＹであるとき、α＝１−（Ｙ／Ｙｍ）で表される。ＹｍはＰ３がゼロクロスポイントであるときのＰ１の値であり、Ｙが０．５Ｙｍのとき、αは０．５（５０％）である。またＹが０のときαは１（１００％）となり、この場合は予め設定された時間内においてゼロクロスパルスとして使用されるクロック信号はＰ１だけとなる。またＹがＹｍ／３のときにはαは２／３（６６．７％）となり、この場合は予め設定された時間内においてゼロクロスパルスとして使用されるクロック信号Ｐ１の数とクロック信号Ｐ３の数とは２：１となる。
【００２２】
図８は、Ｐ１〜Ｐ３の値及び時間的位置と、クロック信号Ｐ１、Ｐ３の使用比率（％）の一例とを対応付けて示した図である。このようにクロック信号Ｐ２がゼロクロスポイントであるときには（Ｐ２の値が０であるときには）、所定時間内にてクロック信号Ｐ１、Ｐ３を半分ずつ使用し、この状態からＰ１の値が０に近づくほどクロック信号Ｐ１の使用回数を増やしている。即ち、正確なゼロクロスポイントは得られなくとも、所定時間内においてはＰ１の値とＰ２の値との比率はそれ程変動せず、このため所定時間内においてゼロクロスポイントとみなしたディジタル値の値を平均すれば、０に近い値となっているものと推測している。この推測は後述の実験例から適切であることが裏付けられている。
【００２３】
このようないわばゼロクロスポイントの擬似処理を行う回路部分について説明すると、ゼロクロス情報検出部２は図５に示すように、Ｐ１検出部２１を備えている。このＰ１検出部２１は、鋸波を構成するディジタル値が第２のしきい値以上になるタイミングを検出するためのものであり、前記ディジタル値と第２のしきい値とを比較し、ディジタル値が第２のしきい値よりも小さい値から、第２のしきい値以上の値に変わったときにＰ１検出パルスを出力するように構成される。第２のしきい値は、既述のようにＰ２が第１のしきい値である「０」であるときのＰ１の値であり、後述の図７の例ではＹｍ／２に相当する。第２のしきい値をこのように設定する理由は、Ｐ１は、第２のしきい値と第１のしきい値との間に存在するからである。
【００２４】
図５中２２は、ゼロクロスポイントの候補となる２つのクロック信号Ｐ１、Ｐ３を出力するための回路部であり、ゼロクロス検出パルスとクロック信号とのアンドをとる２つのアンド回路２２ａ、２２ｂと、一方のアンド回路２２ｂに入力されるゼロクロス検出パルスを２クロック分だけ遅延させる遅延回路２２ｃとを備えている。
【００２５】
また２２１は前記ゼロクロス検出パルスをラッチイネーブル信号として鋸波データ（ディジタル値）をＰ１の値として出力するフリップフロップ回路であり、２２３は前記ゼロクロス検出パルスを遅延回路２２２で１クロック分遅延させたパルスをラッチイネーブル信号とし、鋸波データをＰ２の値として出力するフリップフロップ回路である。この実施形態ではＰ１の値だけを使用して比率αを求めているが、例えば鋸波の周期が分からない場合つまり互に連続するディジタル値の飛びの値が分からない場合には、Ｐ１の値の次のＰ２の値は分からないため、Ｐ２の値も必要になる。
【００２６】
図１に戻って、ゼロクロス情報出力部２にて得られたＰ１の値は、クロック信号Ｐ１、Ｐ３の使用比率であるαを演算する回路部２４に取り込まれ、この回路部２４にて既述の演算（α＝１−（Ｙ／Ｙｍ））が行われる。ΔΣ回路３は、前記使用比率であるαを取り込み、予め設定された時間だけ、デューティ比の平均値がαとなるＰＷＭ（パルス幅変調）パルス列を出力する回路部分である。またΔΣ回路３は、使用比率αを取り込み、Ｐ１、Ｐ３の比率をΔΣ変調によって生成することで、近傍量子化ノイズを低減させる。３０はパラメータ出力部であり、前記回路部２４及びΔΣ回路３に必要なパラメータ、ΔΣ回路３のフィードバックゲイン（周波数により可変）を出力する部分である。なお、前記回路部２４は、ゼロクロス情報出力部２の一部として取り扱うこともできる。
【００２７】
信号選択部４は、ゼロクロス情報検出部２から出力されたクロック信号Ｐ１、Ｐ３のうち、ΔΣ回路３から出力されるＰ１、Ｐ３選択信号により一方が選択されてゼロクロスポイントとみなすクロック信号の列（擬似ゼロクロスポイントの列）を出力する機能を有する。図９は、鋸波を構成するディジタルデータとΔΣ回路３及び信号選択部４とを対応付けて示す説明図である。信号選択部４は、パルス信号Ｐ１とΔΣ回路３からの信号とのアンド条件をとるアンド回路４１と、パルス信号Ｐ３とΔΣ回路３からの信号を否定回路４３にて反転した信号とのアンド条件をとるアンド回路４２と、これらアンド回路４１、４２のオア条件をとるオア回路４４とを含む。
【００２８】
信号選択部４の後段には、後述のＰＬＬにて使用される参照周波数信号であるリファレンス信号を生成するリファレンス信号生成部５が設けられている。このリファレンス信号生成部５は、信号選択部４から出力される、ゼロクロスポイントとみなすパルス信号によりトグルされたパルスをリファレンス信号として出力する機能を有する。  
リファレンス生成部５の後段にはＰＬＬを構成する位相比較部６１、ローパスフィルタ（ＬＰＦ）６２、電圧制御発振器（ＶＣＯ）６３、及び分周回路６４が設けられている。
【００２９】
ここで、既に図１の回路の一部の作用については詳述しているが、上述実施形態の全体作用について、簡単にまとめて述べておく。この周波数シンセサイザから得ようとする周波数の設定を図示しない設定部でおこない、この設定部から設定周波数に応じた周波数データが積分波形生成部１に入力され、例えば図４及び図６に模式的な例として示すようにディジタル信号からなる鋸波が生成される。この鋸波は後述のＰＬＬにおける位相を決定するためのものである。そしてクロック発生源１０からのクロック信号により、ゼロクロス情報出力部２にて、鋸波を形成するディジタル値が読み出され、前記ディジタル値が徐々に変化する領域において正、負の符号が反転するゼロクロス時、この例では負から正に反転するゼロクロス時の直前のディジタル値を読み出すクロック信号Ｐ１と、このクロック信号Ｐ１よりも２クロック遅れたクロック信号Ｐ３とが出力される。またクロック信号Ｐ１により読み出されたディジタル値（Ｐ１の値）がゼロクロス情報出力部２から出力される。
【００３０】
更にＰ１の値に基づいて、既に図７及び図８等を用いて詳述したように、ゼロクロスポイントとみなしたクロック信号Ｐ１及びＰ３とを、どれだけの比率で使用するかを決定し、この比率（使用比率）に対応するＰ１、Ｐ３選択信号を出力する。この一連の決定は、回路部２４及びΔΣ回路３により行われる。
【００３１】
図１１は、ゼロクロス情報検出部２から出力されるクロック信号Ｐ１及びＰ３と、ΔΣ回路３から出力されるＰＷＭパルス列と、リファレンス生成部５にて生成されるリファレンス信号と、を対応付けて示すタイムチャートである。なお、紙面の制約から、時間軸の長さについては模式的な大きさである。図１０に信号選択部４を示してあるように、クロック信号Ｐ１については、ΔΣ回路３の出力の「Ｈ」により選択され、クロック信号Ｐ３についてはΔΣ回路３の出力の「Ｌ」により選択される。従って前記使用比率が５０％（αが０．５）のときにはΔΣ回路３の出力からデューティ比５０％のパルス列が出力され、クロック信号Ｐ１、Ｐ２が交互に選択されることになる。
【００３２】
また前記使用比率が６６、７％のときにおけるクロック信号の選択の様子を実際に沿って示すことが困難なことから、ΔΣ回路３の出力からデューティ比が２／３のパルスが出力されているものとして描いている。この場合、クロック信号Ｐ１が２回選択され、クロック信号Ｐ２が１回選択される。実際には、ＰＷＭパルス列により選択された結果、設定時間内におけるクロック信号Ｐ１とＰ２との選択回数が２：１になる。既述のように、短い設定時間内であれば、正しいゼロクロスポイントがそれ程変化しないであろうという前提でこのような処理を行っている。
【００３３】
そして選択されたクロック信号Ｐ１またはＰ２のパルス列によりトグルされてリファレンス信号が得られ、位相比較部６１にて、電圧制御発振器６３から分周回路６４を介して送られた周波数信号と当該リファレンス信号との位相比較が行われ、その結果が電圧制御発振器６３の制御電圧となってＰＬＬループが構成され、ＰＬＬがロックしたときに、電圧制御発振器６３から設定された周波数である周波数信号が得られる。
【００３４】
上述実施の形態によれば、ＰＬＬを用いた周波数シンセサイザにおいてディジタル信号である周波数設定データに基づいて鋸波を生成し、概略的にはこの鋸波のゼロクロスポイントを検出してリファレンス信号を生成している。従って先の特許文献１の手法のようにＡ／Ｄ変換及びＤ／Ａ変換を行わなくてよいので、回路構成が簡素化される。そしてＰＬＬを用いた周波数シンセサイザに用いられる参照周波数信号を、ディジタル信号からなる鋸波のゼロクロスポイントを検出したときのクロックに基づいて生成するにあたって、ディジタル値が飛び飛びの値であることから正負の符号が逆転するときにディジタル値がゼロとなるとは限らない点に着目している。
【００３５】
このため前記ディジタル値が徐々に変化する領域において正、負の符号が逆転するゼロクロス時の前後のディジタル値を読み出したクロック信号Ｐ１、Ｐ３を擬似ゼロクロスポイントの候補とし、ゼロクロス時の直前、直後のディジタル値に基づいて（ただし一方の値が分かれば他方の値も分かる）、クロック信号Ｐ１、Ｐ３の使用比率を決定している。更にクロック信号Ｐ１、Ｐ３のタイミングを時間的に平均すれば正確なゼロクロスポイントに近いクロックが取り出せているであろうと推測して、選択されたクロック信号Ｐ１、Ｐ３によりトグルしてリファレンス信号を得ている。このため周波数シンセサイザの出力におけるスプリアス特性が良好である。
【００３６】
本発明では、鋸波のディジタル値が正から負に向かって徐々に減少するように構成してもよく、この場合にはディジタル値が正から負に反転する時点がゼロクロス時となる。またクロック信号Ｐ１、Ｐ３の使用比率を決定するために、上述の例ではＰ１の値を用いているが、Ｐ２の値を用いてもよいし、Ｐ１、Ｐ２の両方の値を用いて例えばこれらの比を求めるといった手法であってもよい。
【００３７】
更にまたゼロクロスポイントとみなすクロック信号としては、Ｐ１、Ｐ３に限られるものではなく、例えば鋸波を構成するポイント（符号が反転するポイントは除く）でＰ１、Ｐ３の条件を満たす箇所であればどこでもよい。即ち、鋸波のデータが負から正に変わった後において一定の数だけ後のデータ例えば５個後のデータをＰ１として取り扱っても、先の実施の形態と実質同じである。この場合例えばデータを構成するディジタル値がゼロであれば、Ｐ１、Ｐ３のパルスが５０％ずつ使用される。またＰ１に対して奇数個後ろのパルスであれば、両パルスの真ん中にデータが位置するので例えばＰ１、Ｐ５の組を用いても良い。
【００３８】
言い換えれば本発明は、鋸波がある値（第１のしきい値）を取るたびに信号出力部からパルス信号を出力する手法であることから、第１のしきい値としてはゼロに限らない。例えば図５に示すＰ１検出部２１をゼロクロス検出部（ディジタル値が負から正に変化したとき、例えばＭＳＢが１から０に変わるときを検出する検出部）として構成してもよい。この場合には、Ｐ３のクロックの次のクロックをＰ４とすると、例えばＰ２、Ｐ３、Ｐ４の３つのクロックを用いることになり、Ｐ２が先頭クロック信号、Ｐ４が最後部クロック信号となる。そして例えば鋸波を形成する前後のディジタル値の差が「５０」であるとすると、第１のしきい値は「５０」であり、第２のしきい値はゼロである。また例えばＰ２の値が分かれば、Ｐ２と第２のしきい値との差分、及びＰ４と第２のしきい値との差分が分かるので、比率αを決定することができる。
【００３９】
ゼロクロス検出部２１として、鋸波データ（鋸波のディジタル値）がゼロ以外のしきい値を越えたときにパルスを出力する回路を用いることができる。この場合においても、時間軸をずらせば、ゼロクロスを検出していることと実質同じである。
【００４０】
また例えば４０ＭＨｚのクロックを用いて上述の実施の形態のように先頭クロック信号であるＰ１と後方クロック信号であるＰ３とを用いることと、８０ＭＨｚのクロックを用いて連続して５個並ぶＰ１からＰ５までのクロック信号のうち、Ｐ１、Ｐ５を夫々先頭クロック信号及び後方クロック信号として用いることとは、実質同じである。従って等間隔の奇数個のディジタル値列の先頭のディジタル値及び最後部のディジタル値を夫々読み出した先頭クロック信号及び後方クロック信号を出力するために、前記ディジタル値列の数は３個に限らず、５個以上であってもよい。
【実施例】
【００４１】
本発明の効果の確認を行うために、図１に示した回路を用いた場合（実施例）と、ゼロクロスポイントとしてクロック信号Ｐ３だけを用いた場合（比較例）と、の夫々においてリファレンス信号生成部５から得られる周波数信号のスプリアス特性を調べた。リファレンス信号生成部５はＤＤＳ（Direct  Digital  Synthesizer）により構成され、設定出力周波数は、３１２．５ｋＨｚである。なお後者の比較例は図１に示した回路においてΔΣ回路３を停止させて行った。図１２は、スプリアス特性を示す図であり、Ａは実施例、Ｂは比較例である。この結果から分かるように、本発明によればスプリアス特性が良好であることが分かる。
【符号の説明】
【００４２】
１            積分波形生成回路部
１０          クロック発生源
２            ゼロクロス情報出力部
２１          ゼロクロス検出部
２２          クロック信号Ｐ１、Ｐ３を出力する回路部
２３          Ｐ１値出力部
３            ΔΣ回路部
４            信号選択部
５            リファレンス生成部
６１            位相比較部
６３            電圧制御発振器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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