(57)【特許請求の範囲】
【請求項１】
位相ロック・ループ回路内のループ・フィルタであって、
第１の電流源からの電流を受けて基準電圧を発生させる基準精密抵抗器と、
第１の電界効果トランジスタおよび第２の電界効果トランジスタであって、前記第１の電界効果トランジスタのゲートが、前記第２の電界効果トランジスタのゲートに結合されている、第１の電界効果トランジスタおよび第２の電界効果トランジスタと、
前記第１の電界効果トランジスタのソースに接続され、コンデンサ電圧を発生させるフィルタ・コンデンサと、
前記第２の電界効果トランジスタのドレインに電流を供給してドレイン電圧を発生させる第２の電流源と、
前記基準電圧を受け取り、前記第２の電界効果トランジスタの前記ドレイン電圧が前記基準電圧と実質的に等しくなるように、前記第２の電界効果トランジスタのゲートに負のフィードバックを供給するオペアンプと、を含み、
前記コンデンサ電圧が、前記第１の電界効果トランジスタのソース、前記第２の電界効果トランジスタのソース、および前記基準精密抵抗器の一端に印加されて、前記第２の電界効果トランジスタのドレイン対ソース抵抗が、前記基準精密抵抗器の抵抗と実質的に等しくなるように、前記第２の電界効果トランジスタのバイアス点を設定し、
前記第２の電界効果トランジスタのゲート電圧が、前記第１の電界効果トランジスタの前記ゲートに印加されて、前記第１の電界効果トランジスタのドレイン対ソース抵抗が、前記基準精密抵抗器の抵抗と実質的に等しくなるか、またはその倍数となるように、前記第１の電界効果トランジスタのバイアス点を設定する、ループ・フィルタ。
【請求項２】
出力が前記第２の電界効果トランジスタのソースおよび前記基準精密抵抗器の前記一端に接続する第２のオペアンプをさらに含み、
前記フィルタ・コンデンサが、前記第２のオペアンプに前記コンデンサ電圧を供給してバッファ電圧（Ｖｂｕｆ）を発生させ、前記バッファ電圧が、前記コンデンサ電圧と実質的に同じ電位を有し、
前記第２のオペアンプが、前記コンデンサ電圧を受け取り、前記第１の電界効果トランジスタの前記ゲート対ソース電圧が、前記第２の電界効果トランジスタの前記ゲート対ソース電圧と実質的に等しくなるように、前記第２の電界効果トランジスタの前記ソースに負のフィードバックとして前記バッファ電圧を供給する、請求項１に記載のループ・フィルタ。
【請求項３】
前記基準精密抵抗器が、ｎビットによって制御されるマルチプレクサによって調整される、請求項１または２に記載のループ・フィルタ。
【請求項４】
前記第１の電界効果トランジスタが、前記第２の電界効果トランジスタと同じチャネル長、同じチャネル幅、その倍数のチャネル長、またはその倍数のチャネル幅を有する、請求項１〜３のいずれか１項に記載のループ・フィルタ。
【請求項５】
位相ロック・ループ回路であって、
基準信号と前記位相ロック・ループ回路によって生成されるフィードバック出力信号との間の位相関係を判断する位相周波数検出器と、
前記位相周波数検出器に接続され、前記基準信号と前記フィードバック出力信号との間の前記位相関係に基づいて電流を発生させる電荷ポンプと、
前記電荷ポンプによって供給される前記電流から、平均制御信号を発生させるループ・フィルタと、
前記ループ・フィルタから前記平均制御信号を受信すると、前記位相ロック・ループ回路に対して出力信号を発生させる電圧制御発振器と、を含み、
前記ループ・フィルタが、
第１の電流源からの電流を受けて基準電圧を発生させる基準精密抵抗器と、
第１の電界効果トランジスタおよび第２の電界効果トランジスタであって、前記第１の電界効果トランジスタのゲートが、前記第２の電界効果トランジスタのゲートに結合されている、第１の電界効果トランジスタおよび第２の電界効果トランジスタと、
前記第１の電界効果トランジスタのソースに接続され、コンデンサ電圧を発生させるフィルタ・コンデンサと、
前記第２の電界効果トランジスタのドレインに電流を供給してドレイン電圧を発生させる第２の電流源と、
前記基準電圧を受け取り、前記第２の電界効果トランジスタの前記ドレイン電圧が前記基準電圧と実質的に等しくなるように、前記第２の電界効果トランジスタのゲートに負のフィードバックを供給するオペアンプと、を含み、
前記コンデンサ電圧が、前記第１の電界効果トランジスタのソース、前記第２の電界効果トランジスタのソース、および前記基準精密抵抗器の一端に印加されて、前記第２の電界効果トランジスタのドレイン対ソース抵抗が、前記基準精密抵抗器の抵抗と実質的に等しくなるように、前記第２の電界効果トランジスタのバイアス点を設定し、
前記第２の電界効果トランジスタのゲート電圧が、前記第１の電界効果トランジスタの前記ゲートに印加されて、前記第１の電界効果トランジスタのドレイン対ソース抵抗が、前記基準精密抵抗器の抵抗と実質的に等しくなるか、またはその倍数となるように、前記第１の電界効果トランジスタのバイアス点を設定する、位相ロック・ループ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、集積回路に関し、特に、縮小された面積および改善された高周波性能を有する精密集積抵抗器を形成する、集積位相ロック・ループ回路内のループ・フィルタにおけるアクティブ・バイアス電界効果トランジスタに関する。
【背景技術】
【０００２】
集積回路とは、半導体デバイスまたはチップ内に製造される一群の電子部品である。その１つの電子部品は抵抗器である。抵抗器は、特定の条件下において電子回路内の電流の流れを制限または調節する。デジタル相補型金属酸化膜半導体（ＣＭＯＳ）プロセスによる集積抵抗器は、その抵抗特性が厳密な許容差を有することが多く、この許容差はアナログおよび入出力（Ｉ／Ｏ）回路にとって極めて重要である。これらの回路の安定性を提供するには、精密抵抗器は、抵抗値の変動が小さいことが必要であり、したがって、この抵抗器は許容される温度範囲外では作動しない。
【０００３】
集積回路内の別の電子部品はトランジスタである。トランジスタは、電流または電圧流を制御し、電子信号のスイッチまたはゲートとして機能する。１つの一般的な種類のトランジスタは、電界効果トランジスタ（ＦＥＴ）である。デジタル相補型金属酸化膜半導体（ＣＭＯＳ）プロセスによるＦＥＴは、一般に、その特性の許容差（例えば、約３０〜４０％以下のＩｅｆｆ（実効電流値）の変動、数千ｐｐｍ／℃の遅延効果温度係数）が、精密抵抗器（例えば、約５〜１５％以下の抵抗率、数百ｐｐｍ／℃の抵抗温度係数）よりも緩い。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図１は、集積精密抵抗器の等価回路の例を示す。精密抵抗器回路１００は、２つの抵抗器Ｒ１１０２およびＲ２１０４と、３つのコンデンサＣ１１０６、Ｃ２１０８およびＣ３１１０とを含む。精密抵抗器回路１００に含まれるような従来の精密抵抗器は、好ましくない特性を有することが多い。これらの特性は、広い面積寸法（抵抗器がチップの広い面積を占めることを意味する）および大きな容量を含み、どちらも非常に高い抵抗値、大量の抵抗器、または高周波応答を必要とする回路に対する精密抵抗器の有用性を制限するものである。さらに、精密抵抗器は、ＦＥＴに必要なマスク・ステップ以上の追加のマスク・ステップが必要になり、オン・チップ抵抗器を必要とする用途の複雑さやコストを増大させる。これに対して、ＦＥＴは、極めて小型であるという利点を有し、したがって、高周波動作に対して非常に良好な特性を有する。しかしながら、プロセス技術に起因するＦＥＴ動作のばらつきによって、通常、ＦＥＴは精密アナログ用途には適さない。
【課題を解決するための手段】
【０００５】
例示的な実施形態は、縮小された面積および改善された高周波性能を有する精密集積抵抗器を形成する、集積位相ロック・ループ回路内のループ・フィルタにおける電界効果トランジスタをアクティブにバイアスするための方法およびシステムを提供する。集積位相ロック・ループ回路のループ・フィルタは、基準精密抵抗器と、第１の電界効果トランジスタと、第２の電界効果トランジスタとを含み、第１の電界効果トランジスタのゲートは、第２の電界効果トランジスタのゲートに結合され、フィルタ・コンデンサは、第１の電界効果トランジスタに接続され、コンデンサ電圧を発生させる。コンデンサ電圧は、第１の電界効果トランジスタのソース、第２の電界効果トランジスタのソース、および仮想グラウンドとして機能する基準精密抵抗器の底部に印加される。フィルタ・コンデンサによって生成されるコンデンサ電圧は、第２の電界効果トランジスタが集積精密抵抗器の特性を含むように、第２の電界効果トランジスタのバイアス点を設定する。さらに、第２の電界効果トランジスタによって生成される所定の電圧は、第１の電界効果トランジスタのゲートに印加され、第１の電界効果トランジスタが集積精密抵抗器の特性を含むように、第１の電界効果トランジスタのバイアス点を設定する。
【０００６】
本発明の特徴と考えられる新しい特徴は、添付の特許請求の範囲に記載される。しかしながら、以下の添付図面とともに読めば、例示的な実施形態についての以下の詳細な説明を参照することによって、本発明自体、ならびに使用の好ましい形態、さらにその目的および利点は最もよく理解されるであろう。
【図面の簡単な説明】
【０００７】
【図１】周知の集積精密抵抗器の等価回路を示す図である。
【図２】図２Ａおよび図２Ｂは、電界効果トランジスタの３極管特性を示すグラフである。
【図３】周知の精密電界効果トランジスタの抵抗器回路を示す図である。
【図４】周知の位相ロック・ループ回路を示す図である。
【図５】例示的な実施形態による位相ロック・ループ回路内の精密抵抗器を有するループ・フィルタを示す図である。
【図６】例示的な実施形態による位相ロック・ループ回路内の精密抵抗器およびカスコードを有するループ・フィルタを示す図である。
【発明を実施するための形態】
【０００８】
例示的な実施形態は、ＣＭＯＳプロセスによる電界効果トランジスタ（ＦＥＴｓ）をバイアスすることによって精密集積抵抗器を作製する方法およびシステムを提供する。例示的な実施形態は、使用可能な抵抗器技術を有しないか、あるいはコスト削減のために抵抗器プロセスを削除した回路設計で使用することもできる。例示的な実施形態は、集積位相ロック・ループ回路のマスタ電界効果トランジスタをアクティブにバイアスすることで、電界効果トランジスタは精密抵抗器と同じ特性を有することが可能になる。バイアスとは、所定の電圧を回路に印加して適切な直流（ＤＣ：ｄｉｒｅｃｔ  ｃｕｒｒｅｎｔ）動作点を設定するプロセスである。次いで、マスタ・電界効果トランジスタのバイアスを使用して、マスタ電界効果トランジスタと整合する他の１つ以上のスレーブ電界効果トランジスタを制御してもよい。スレーブ電界効果トランジスタは、マスタ電界効果トランジスタと同じゲート長およびチャネル幅を有してもよく、あるいは、スレーブ電界効果トランジスタがある比率で関係してもよい。例示的な実施形態の場合、マスタおよびスレーブ電界効果トランジスタは、ともに回路内の基準集積精密抵抗器と同じ直流および熱特性を有するが、マスタおよびスレーブ電界効果トランジスタは、縮小された面積および改善された高周波性能を有する。
【０００９】
特に、例示的な実施形態は、ループ・フィルタ内に精密ＦＥＴ抵抗器を含む位相ロック・ループ回路を提供する。抵抗器技術を有する従来のループ・フィルタでは、抵抗器の寄生容量が、位相ロック・ループ回路の性能を大幅に変化させる可能性がある。従来のループ・フィルタにおける抵抗器技術は、回路のジッタ、ミストラッキング、または不安定性を増大させることになる可能性がある。抵抗器技術を有しない従来のループ・フィルタでは、ループ・フィルタ設計は、閉ループ応答でゼロとなる他の何らかの手段を含む必要がある。応答がゼロは、閉ループ応答でオーバ・シュートまたはピークを有しないことによる結果として安定動作を保証する。このような要件は、設計を複雑にする可能性があり、他のプロセス感度を高くすることもある。例示的な実施形態の位相ロック・ループ回路内のループ・フィルタは、ループ・フィルタのマスタＦＥＴをバイアスして精密ＦＥＴ抵抗器として動作させることによってこのような問題を解決する。次いで、精密ＦＥＴ抵抗器を使用して、スレーブＦＥＴのＤＣ動作またはバイアス点を任意電圧Ｖｃａｐを有するフィルタ・コンデンサと直列に設定する。任意電圧Ｖｃａｐは、高入力インピーダンス、高利得、および低出力インピーダンスのオペアンプでバッファされて、任意電圧Ｖｃａｐと同じ電位を実質的に有する電圧Ｖｂｕｆを生成する。オペアンプは、低出力インピーダンスおよび低入力オフセット電圧を有するため、ノードＶｂｕｆは、精密ＦＥＴ抵抗器の仮想グラウンドとして機能する。精密ＦＥＴ抵抗器とスレーブＦＥＴのゲート対ソース電圧Ｖｇｓは、実質的に同じである。
【００１０】
抵抗器の抵抗は、その抵抗器の大きさに依存してもよい。位相ロック・ループ回路内のループ・フィルタに使用するための精密ＦＥＴ抵抗器を作製することによって、広い面積寸法を有する、あるいは広いチップ面積を占める従来の抵抗器とは異なり、チップ上の狭い面積で高精度を達成することができる。さらに、容量がオン・チップ抵抗器を使用する上の制約の１つであるため、集積抵抗器を使用する代わりにループ・フィルタの精密ＦＥＴ抵抗器を使用することによって、低容量を達成することもできる。ループ・フィルタの精密ＦＥＴ抵抗器によって、抵抗率および温度の許容差を緩めることもできる。従来の集積抵抗器の抵抗率および温度の大きな変動が、集積回路設計の成功を左右する可能性があるため、このような緩い許容差は有利である。さらに、例示的な実施形態のループ・フィルタは、ループ・フィルタが電界効果トランジスタを使用して抵抗器を作製する点から、抵抗器を１つも有しないＣＭＯＳプロセスで使用することもできる。
【００１１】
ここで、図面を参照して、図２Ａおよび図２Ｂは、電界効果トランジスタの周知の３極管特性を示すグラフである。特に、図２Ａおよび図２Ｂは、「線形」または３極管動作領域における電界効果トランジスタの動作を示す。３極管動作領域２０２でトランジスタを動作させる場合、トランジスタは抵抗器の特性を示すことがよく知られている。３極管動作領域２０２は、ドレイン対ソース電圧（Ｖｄｓ）の値が、ゲート電圧（Ｖｇｓ）の値からトランジスタのしきい電圧（Ｖｔ）（図示せず）を引いた値よりも小さい、すなわち、Ｖｄｓ＜Ｖｇｓ−Ｖｔである領域である。Ｖｔは、電界効果トランジスタがオンし始める電圧を表す。グラフの縦軸は、トランジスタに供給されるドレイン電流（Ｉｄ）２０４を表し、グラフの横軸は、トランジスタのドレイン対ソース電圧（Ｖｄｓ）２０６を表す。トランジスタが３極管領域２０２で動作する場合、各ゲート電圧（Ｖｇｓ１２０８、Ｖｇｓ２２１０、Ｖｇｓ３２１２、ただし、Ｖｇｓ３＞Ｖｇｓ２＞Ｖｇｓ１）は、トランジスタに供給される電流（Ｉｄ２０４）と線形関係を有する。
【００１２】
図２Ｂは、トランジスタが図２Ａの３極管領域２０２で動作する場合の、ドレイン電流（Ｉｄ２０４）とゲート電圧（Ｖｇｓ１２０８、Ｖｇｓ２２１０、Ｖｇｓ３２１２）との線形関係を示す。トランジスタは３極管領域で動作しているので、トランジスタは抵抗器の特性を示す。得られるトランジスタの抵抗は、特に、ドレイン対ソース電圧Ｖｄｓが低い場合（Ｖｄｓ＜＜Ｖｇｓ−Ｖｔ）、ゲート電圧（Ｖｇｓ１２０８、Ｖｇｓ２２１０、Ｖｇｓ３２１２）の値を変更することによって変化させることもできる。
【００１３】
図３は、周知の精密ＦＥＴ抵抗器回路の図である。図３では、マスタ電界効果トランジスタが、精密集積抵抗器と同じ特性を有するようにバイアスされることが示される。さらに、バイアスは、マスタ電界効果トランジスタと整合する他の１つ以上のスレーブ電界効果トランジスタを制御するのにも使用される。周知の精密ＦＥＴ抵抗器回路の例は、１９８９年９月１９日に発行された「精密抵抗器素子を有するＣＭＯＳ集積回路（ＣＭＯＳ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ  Ｈａｖｉｎｇ  Ｐｒｅｃｉｓｉｏｎ  Ｒｅｓｉｓｔｏｒ  Ｅｌｅｍｅｎｔｓ）」と題される米国特許第４，８６８，４８２号に記載されている。
【００１４】
回路３００は、基準電流Ｉｘ３０２を外部抵抗器Ｒｅｘｔ３０４に供給して基準電圧Ｖａ３０６を発生させる電流源を含む。個別電流源Ｉｘ３０８は、基準電流Ｉｘ３０２と整合し、トランジスタＱｒ３１０のドレインに電流を供給する。トランジスタＱｒ３１０は、ドレインにおいて電圧Ｖｂ３１２を発生させる。高利得オペアンプ（ｏｐａｍｐ）３１４を使用してＱｒ３１０のゲートに負のフィードバックを供給することによって、基準電圧Ｖａ３０６は電圧Ｖｂ３１２と等しくなり、トランジスタＱｒ３１０の実効ドレイン対ソース抵抗は、外部抵抗器Ｒｅｘｔ３０４の値と等しくなる。
【００１５】
回路３００は、複数のトランジスタＱ１３１６〜Ｑｎ３１８も含む。複数のトランジスタＱ１３１６〜Ｑｎ３１８は、トランジスタＱｒ３１０のゲートに接続されるゲートを有するので、複数のトランジスタＱ１３１６〜Ｑｎ３１８は、オペアンプ（ｏｐａｍｐ）３１４によって駆動される。トランジスタＱ１３１６〜Ｑｎ３１８のゲート長およびチャネル幅は、トランジスタＱｒ３１０のゲート長およびチャネル幅と同じでもよく、あるいは、トランジスタＱ１３１６〜Ｑｎ３１８のゲート長およびチャネル幅は、トランジスタＱｒ３１０のゲート長およびチャネル幅とある比率で関係があってもよい。その結果、トランジスタＱ１３１６〜Ｑｎ３１８の抵抗値は正確に制御されて、トランジスタＱｒ３１０の抵抗値と等しくなるか、あるいは何らかの整数倍または整数比となる。したがって、トランジスタＱｒ３１０とトランジスタＱ１３１６〜Ｑｎ３１８は、ともに精密集積抵抗器と同じ特性を有することもできる。
【００１６】
図４は、周知の位相ロック・ループ（ＰＬＬ：ｐｈａｓｅ  ｌｏｃｋ  ｌｏｏｐ）回路の図である。位相ロック・ループ（ＰＬＬ）は、入力または「基準」信号の周波数に固定される信号を生成する回路である。この回路は、発振器によって生成される出力信号を基準信号と比較し、出力信号の位相が基準信号の位相と同期または一致するまで出力信号の周波数を自動的に上げたり下げたりする。位相ロック・ループは、信号復調、周波数合成、および信号回復を含む様々な同期目的に使用される。この例示的な例では、従来の位相ロック・ループ回路４００は、位相周波数検出器（ＰＦＤ：ｐｈａｓｅ  ｆｒｅｑｕｅｎｃｙ  ｄｅｔｅｃｔｏｒ）４０２、電荷ポンプ４０４、ループ・フィルタ４０６、および電圧制御発振器（ＶＣＯ：ｖｏｌｔａｇｅ  ｃｏｎｔｒｏｌｌｅｄ  ｏｓｃｉｌｌａｔｏｒ）４０８を含むアナログ位相ロック・ループである。
【００１７】
位相周波数検出器（ＰＦＤ）４０２は、（位相ロック・ループ回路４００で生成され、位相周波数検出器（ＰＦＤ）４０２にフィードバックされる）フィードバック出力信号４１０と（ｒｅｆｃｌｋ４１３からの）基準信号４１２の位相がずれているかどうかを判断する。フィードバック出力信号と基準信号との間の周波数差が大き過ぎる場合は、フィードバック出力信号の周波数は、基準信号の周波数に固定することができない。その結果、位相周波数検出器（ＰＦＤ）４０２は、修正制御信号４１６を出力して発振器を制御し、フィードバック出力信号の周波数をクロック信号と同期させるように調整することによって、フィードバック出力信号と基準信号との間の位相をゼロにする。その後、フィードバック出力信号の周波数は、基準信号の周波数に固定することができる。
【００１８】
電荷ポンプ４０４は、電流基準回路（ＩＲＥＦ４１４）からの入力電圧信号を使用して電流を発生させる。この電圧信号は、基準信号４１２とフィードバック出力信号４１０との間の位相および周波数関係に基づいて調整される。フィードバック出力信号４１０が基準信号４１２に対して遅れている場合、例えば、位相周波数検出器（ＰＦＤ）４０２は、電荷ポンプ４０４に指示して電圧制御発振器４０８を速くするようにＩＲＥＦ４１４の電圧信号を変化させる。これに対して、フィードバック出力信号４１０が基準信号４１２に対して進んでいる場合、位相周波数検出器（ＰＦＤ）４０２は、電荷ポンプ４０４に指示して電圧制御発振器４０８を遅くするようにＩＲＥＦ４１４の電圧信号を変化させる。
【００１９】
電圧制御発振器４０８は、電荷ポンプ４０４からの制御電圧に応答してその周波数を変化させる。電圧制御発振器４０８は、位相ロック・ループ回路４００の出力信号を発生させる。出力信号は、位相周波数検出器（ＰＦＤ）４０２内にフィードバックする。位相周波数検出器（ＰＦＤ）４０２、電荷ポンプ４０４、ループ・フィルタ４０６、および電圧制御発振器（ＶＣＯ）４０８は協働して、フィードバック出力信号４１０が位相ロック・ループ回路４００に入力される基準信号４１２と最終的に同期できるようにする。
【００２０】
ループ・フィルタ４０６には、位相周波数検出器（ＰＦＤ）４０２から制御信号が供給される。制御信号は、位相周波数検出器（ＰＦＤ）４０２がフィードバック出力信号４１０の周波数を基準クロック信号４１２と比較する際に、ループ・フィルタ４０６に供給される。一般に、ループ・フィルタ４０６は、フィルタ・コンデンサ４１８に接続されるローパス・フィルタである。ローパス・フィルタは、電荷ポンプ４０４からの突発的な制御入力を取り除くように配置される。したがって、ループ・フィルタ４０６は、位相周波数検出器（ＰＦＤ）４０２から制御信号を受信し、平滑化または平均化された制御信号４１６を電圧制御発振器４０８に供給する。
【００２１】
従来の位相ロック・ループ回路であるこの例では、電荷ポンプ４０４、ループ・フィルタ４０６、電流基準回路ＩＲＥＦ４１４、およびフィルタ・コンデンサ４１８が円で囲まれている。ＣＭＯＳプロセスが使用可能な抵抗器技術を有する場合、図示されるようにループ・フィルタ４０６を実施することができる。しかしながら、従来の位相ロック・ループ回路の場合、抵抗器の寄生容量によって位相ロック・ループの性能が大幅に変化することがあり、ジッタ、ミストラッキングまたは不安定性が増大することになる可能性がある。ＣＭＯＳプロセスが適切な抵抗器技術を有しない場合は、位相ロック・ループ回路設計は、フィードバック出力信号と基準信号との間がゼロとなる他の何らかの手段（例えば、フィードフォワード）を含む必要があり、これによって複雑さが増大するとともに、他のプロセス感度が高くなることもある。
【００２２】
図５は、例示的な実施形態による精密抵抗器を有する例としての位相ロック・ループ（ＰＬＬ）用ループ・フィルタの図である。ＰＬＬ用ループ・フィルタ５００は、電界効果トランジスタが精密抵抗器として動作して位相ロック・ループ回路の高い基準抵抗値にも整合するような適切な抵抗を可能にする方法を示す。ＰＬＬ用ループ・フィルタ５００を使用することによって、位相ロック・ループ回路設計の狭い面積で高い抵抗値を達成することができると同時に、良好な周波数の精密さおよび正確さを可能にする望ましい特徴が得られる。ＰＬＬ用ループ・フィルタ５００は、図４の従来のループ・フィルタ４０６の代わりに使用される。
【００２３】
ＰＬＬ用ループ・フィルタ５００のバイアス・ネットワークでは、抵抗器Ｒ５０２は、基準精密抵抗器である。基準精密抵抗器Ｒ５０２は，ｎビット５０６によって制御されるマルチプレクサ（ＭＵＸ）５０４を使用して調整されてもよい。電流源は、基準電流Ｉｘ５０８を基準精密抵抗器Ｒ５０２に供給して基準電圧Ｖａ５１０を発生させる。内部基準精密抵抗器Ｒ５０２は、ＰＬＬ用ループ・フィルタ５００内に示されているが、代替の実施形態では、外部基準精密抵抗器を使用して基準電圧Ｖａ５１０を提供してもよい。
【００２４】
個別電流源Ｉｘ５１２は、基準電流Ｉｘ５０８と整合し、ｎ型電界効果トランジスタ（ＮＦＥＴ：ｎ−ｔｙｐｅ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）Ｑｒ５１４に電流を供給する。ＮＦＥＴＱｒ５１４は、ドレインにおいて電圧Ｖｂ５１６を発生させる。
【００２５】
高利得オペアンプ（ｏｐａｍｐ）５１８を使用してＮＦＥＴＱｒ５１４のゲートに負のフィードバックを供給することによって、基準電圧Ｖａ５１０は電圧Ｖｂ５１６と等しくなり、ＮＦＥＴＱｒ５１４の実効ドレイン対ソース抵抗（Ｒｄｓ）は、マルチプレクサ５０４によって選択される基準抵抗Ｒ５０２の値と等しくなる。
【００２６】
抵抗器の抵抗は、抵抗器のチャネル長Ｌおよび抵抗器のチャネル幅に比例する。一例としての実施形態では、ＮＦＥＴＱｒ５１４のチャネル長に対するチャネル幅の比率（Ｗ／Ｌ）は、Ｗｒ／Ｌｒである。ＮＦＥＴＱｆ５２０などの追加のトランジスタは、スレーブ・デバイスとしてマスタ精密ＮＦＥＴ抵抗器Ｑｒ５１４に接続されてもよい。ＮＦＥＴＱｆ５２０は、Ｗｆ／Ｌｆのチャネル長に対するチャネル幅の比率を有するが、ここで、Ｗｆ／Ｌｆ＝（Ｗｒ／Ｌｒ）／Ｎであり、Ｎは、正の実数である。この例では、ＮＦＥＴＱｆ５２０の実効ドレイン対ソース抵抗（Ｒｄｓ）は、精密抵抗器ＮＦＥＴＱｒ５１４の値のＮ倍である。精密抵抗器として動作させるためには、ＮＦＥＴＱｆ５２０のドレインは３極管領域に留まる必要があるので、ＮＦＥＴＱｆ５２０のドレインはデバイスの適切な電圧領域に限定される。同様に、精密抵抗器Ｑｒ５１４にスレーブ・デバイスとして接続されるどの追加のＮＦＥＴのドレインも、デバイスを３極管領域外に移動させることになる電圧を超えてはならない。
【００２７】
したがって、ＰＬＬ用ループ・フィルタ５００は、ＮＦＥＴＱｒ５１４の抵抗が、基準抵抗器Ｒ５０２と等しくなるか、あるいはその何らかの倍数になることができるように、ＮＦＥＴＱｒ５１４をバイアスする動作をすることで、ＮＦＥＴＱｒ５１４は、ＰＬＬ用ループ・フィルタ５００内で精密抵抗器として動作することができる。温度によって抵抗が増加するなどの抵抗器Ｒ５０２の特性のどんな変化でも、基準電圧Ｖａ５１０はそれに応じて変化する。したがって、ＰＬＬループ回路５００は、電圧Ｖｂ５１６にその変化を基準電圧Ｖａ５１０まで追跡させる。
【００２８】
さらに、精密抵抗器ＮＦＥＴＱｒ５１４を使用して、ＮＦＥＴＱｆ５２０のＤＣ動作またはバイアス点を、ＮＦＥＴＱｆ５２０がフィルタ・コンデンサ５２２と直列になるように設定する。フィルタ・コンデンサ５２２を使用して、高入力、高利得および低出力インピーダンス・オペアンプ（ｏｐａｍｐ）５２６に任意電圧Ｖｃａｐ５２４を供給する。フィルタ・コンデンサ５２２は、図４のフィルタ・コンデンサ４１８と同じである。
【００２９】
ＮＦＥＴＱｒ５１４とＮＦＥＴＱｆ５２０のドレイン対ソース・インピーダンスが等しくなるためには、双方のゲート対ソース電圧（Ｖｇｓ）が等しい必要がある。双方のゲートは既に結合されているため、双方のソースは、ゲート対ソース電圧が等しくなるように同じ電位である必要がある。コンデンサ電圧Ｖｃａｐ５２４は、ＰＬＬ動作の間、電源レール間で実質的にどんなＤＣ値であってもよいので、ｏｐａｍｐ５２６を使用して、Ｖｃａｐ５２４を妨害または変化させることなく電圧Ｖｃａｐ５２４を複製する。フィルタ・コンデンサ５２２からの電圧Ｖｃａｐ５２４は、高入力、高利得および低出力インピーダンス・オペアンプ５１８でバッファされ、電圧Ｖｂｕｆ５２８を生成する。電圧Ｖｂｕｆ５２８は、電圧Ｖｃａｐ５２４と実質的に同じ電位を有する。
【００３０】
したがって、Ｖｂｕｆ５２８は、Ｖｃａｐ５２４と等しく、ＮＦＥＴＱｒ５１４のゲート対ソース電圧は、ＮＦＥＴＱｆ５２０のゲート対ソース電圧と等しいので、ＮＦＥＴＱｒ５１４とＮＦＥＴＱｆ５２０のドレイン対ソース・インピーダンスを等しくすることができる。（ｏｐａｍｐ５１８によって得られる）基準精密抵抗器Ｒ５０２と同じ抵抗を有するために、ＮＦＥＴＱｒ５１４のドレイン対ソース電圧（Ｖｂ５１６−Ｖｂｕｆ５２８）は、基準精密抵抗器Ｒ５０２間の電圧（Ｖａ５１０−Ｖｂｕｆ５２８）を追跡してこれと等しくなる必要があるため、Ｖｂｕｆ５２８は、基準精密抵抗器Ｒ５０２の底部にも印加される。このように、コンデンサ電圧Ｖｃａｐ５２４を使用してＱｒ５１４、ＮＦＥＴＱｆ５２０および仮想グラウンドとして機能する基準精密抵抗器Ｒ５０２をバイアスする。
【００３１】
図６は、例示的な実施形態による精密抵抗器およびカスコードを有する位相ロック・ループ・フィルタの図である。特に、図６は、精密ＦＥＴ抵抗器を３極管動作領域外に移動させることなしに大きな信号振幅を許容することができるようにカスコードする方法を示す。言い換えれば、広い範囲のドレイン対ソース電圧（Ｖｄｓ）が回路に望まれる場合、ループ・フィルタの電界効果トランジスタを縦に積み重ねて（カスコードして）、ドレイン電流（Ｉｄ）がＶｄｓに対して線形となる範囲を広げてもよい（したがって、３極管領域を広げてもよい）。
【００３２】
回路６００は、基準電流Ｉｘ２６０２を基準抵抗器Ｒ２６０４に供給して基準電圧Ｖａ２６０６を発生させる電流源を含む。基準抵抗器Ｒ２６０４は、この例ではオン・チップであるように示されるが、代わりに、基準抵抗器Ｒ２６０４はオフ・チップであっても、あるいは図５のマルチプレクサ５０４のようなマルチプレクサ構造が使用されてもよい。電流源Ｉｘ２６０８は、基準電流Ｉｘ２６０２と整合し、ＮＦＥＴＱｒ２６１０に電流を供給する。ＮＦＥＴＱｒ２６１０は、ドレインにおいて電圧Ｖｂ２６１２を発生させる。高利得オペアンプ６１４は、ＮＦＥＴＱｒ２６１０に負のフィードバックを供給することによって、基準電圧Ｖａ２６０６は電圧Ｖｂ２６１２と等しくなり、ＮＦＥＴＱｒ２６１０の実効ドレイン対ソース抵抗は、抵抗器Ｒ２６０４の値と等しくなる。
【００３３】
同様に、基準電流Ｉｘ１６１６は、基準抵抗器Ｒ１６１８に供給され、基準電圧Ｖａ１６２０を発生させる。電流源Ｉｘ１６２２は、基準電流Ｉｘ１６１６と整合し、ＮＦＥＴＱｒ１６２４に電流を供給する。ＮＦＥＴＱｒ１６２４は、ドレインにおいて電圧Ｖｂ１６２６を発生させる。高利得オペアンプ６２８は、ＮＦＥＴＱｒ１６２４に負のフィードバックを供給することによって、基準電圧Ｖａ１６２０は電圧Ｖｂ１６２６と等しくなり、ＮＦＥＴＱｒ１６２４の実効ドレイン対ソース抵抗は、抵抗器Ｒ１６１８の値と等しくなる。
【００３４】
ＮＦＥＴＱｒ２６１０を使用して、ＮＦＥＴＱｆ２６３０のＤＣ動作点を設定する。同様に、ＮＦＥＴＱｒ１６２４を使用して、ＮＦＥＴＱｆ１６３２のＤＣ動作点を設定する。ＮＦＥＴＱｆ１６３２は、高入力、高利得、低出力インピーダンス・オペアンプ６３４に電圧を供給して電圧Ｖｂｕｆ６３６を生成する。オペアンプ６３４は低出力インピーダンスを有するので、Ｖｂｕｆ６３６は精密抵抗器ＮＦＥＴＱｒ２６１０の仮想グラウンドとして機能する。したがって、ＮＦＥＴＱｒ２６１０とＮＦＥＴＱｆ２６３０のゲート対ソース電圧（Ｖｇｓ）は、実質的に同じである。
【００３５】
ＮＦＥＴＱｆ１６３２は、狭い範囲の電圧１について３極管領域にあり、ＮＦＥＴＱｆ２６３０は、狭い範囲の電圧２について３極管領域にあるため、ＮＦＥＴＱｆ２６３０とＮＦＥＴＱｆ１６３２とのカスコードによって、Ｖｄｓの範囲が拡大する。カスコードされたＮＦＥＴＱｆ２６３０およびＮＦＥＴＱｆ１６３２の場合、カスコード段はＶ３＝Ｖ１＋Ｖ２について３極管領域に留まるため、Ｖ１またはＶ２そのままよりも広い電圧範囲Ｖ３を達成することができる（Ｖ３＝Ｖ１＋Ｖ２）。
【００３６】
前述の回路は、集積回路チップの設計の一部である。チップの設計図は、図形処理用コンピュータ・プログラミング言語で作製され、（ディスク、テープ、物理ハード・ドライブ、またはストレージ・アクセス・ネットワークなどにおける仮想ハード・ドライブなどの）コンピュータ記憶媒体に記憶される。設計者がチップまたはチップの製造に使用されるフォトリソグラフィ用マスクを製造しない場合、得られた設計図を物理的手段によって（例えば、設計図を記憶する記憶媒体のコピーを提供することによって）、または電子的に（例えば、インターネットを経由して）このような実体に直接的または間接的に送信する。次いで、記憶された設計図は、一般に、ウェハ上に形成されることになる当該チップ設計図の複数のコピーを含むフォトリソグラフィ用マスクの製造のために適切なフォーマット（例えば、ＧＤＳＩＩ）に変換される。フォトリソグラフィ用マスクを使用して、エッチングあるいは別の方法で処理されるウェハ（またはウェハ上の層あるいはその両方）のエリアを画定する。
【００３７】
本発明の記載は、例示および説明を目的として提示されており、網羅的であること、または開示される形態の発明に限定されることを意図しない。多くの修正および変形が当業者には明らかであろう。実施形態は、本発明の原理および実際の応用を最もよく説明し、当業者が、想定される特定の使用に適した様々な修正を有する様々な実施形態について本発明を理解できるように、選択され説明された。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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