(57)【特許請求の範囲】
【請求項１】
基板と、
該基板における複数の拡散部と、
該拡散部の間に対として形成されたメモリセルと、
を具備し、
前記メモリセルの対の各々が、前記拡散部に隣接した第１の導体及び第２の導体と、該第１の導体及び該第２の導体の側に配置され該第１の導体及び該第２の導体よりも高い位置にまで延びる浮遊ゲートと、該浮遊ゲートの間における消去ゲートと、該消去ゲートの下にある前記基板における第２の拡散部と、を含むようになっており、
さらに、前記浮遊ゲートに容量結合した少なくとも１つの第３の導体を具備し、
前記基板における前記複数の拡散部がビット線拡散部であり、
該ビット線拡散部に隣接した導体がワード線であり、
前記消去ゲートの下にある前記第２の拡散部がソース線拡散部であり、
前記浮遊ゲートの各々に結合した前記第３の導体が結合ゲートであり、
別々の結合ゲートが前記浮遊ゲートの各々に結合され、
前記結合ゲートは前記浮遊ゲートよりも幅が広く、
該結合ゲートの下方部分は、前記浮遊ゲートの上方部分の側部に重なり該上方部分を囲むことによって、前記結合ゲートと前記浮遊ゲートの上面との間における容量結合だけでなく、前記結合ゲートと前記浮遊ゲートの前記上方部分の側部との間における容量結合をももたらす、
ことを特徴とするメモリセルアレイ。
【請求項２】
前記メモリセルの各々が、前記消去ゲートに印加された相対的に正の電圧と、前記結合ゲートに又は前記浮遊ゲートに隣接する前記第１及び第２の導体のうちの１つに印加された相対的に負の電圧とを受け取って、前記浮遊ゲートから前記消去ゲートへの電子トンネリングを発生させるように構成されている、請求項１に記載のメモリセルアレイ。
【請求項３】
前記基板における前記拡散部がビット線拡散部であり、
該ビット線拡散部に隣接した前記導体がプログラムゲートであり、
前記消去ゲートの下にある前記基板における前記第２の拡散部がソース線拡散部であり、
前記浮遊ゲートに結合した前記第３の導体がワード線である、請求項１に記載のメモリセルアレイ。
【請求項４】
メモリセルアレイを製造する方法であって、
基板上に第１の酸化物層を、該第１の酸化物層の中央部分を該中央部分のいずれの側の部分よりも厚くして形成する段階と、
前記第１の酸化物層の上に第１の導電層を堆積させる段階と、
前記第１の導電層の一部分を除去して、前記第１の酸化物層の前記厚い部分上に消去ゲート、及び該厚い部分の両側の該第１の酸化物層の薄い部分上にワード線を形成する段階と、
前記消去ゲート及び前記ワード線の間の前記基板から前記第１の酸化物層を除去する段階と、
前記消去ゲート及び前記ワード線の上に第１の酸化物又は窒化物の層を形成する段階と、
前記消去ゲート及び前記ワード線の間の基板上、及び該消去ゲート及び該ワード線の側壁上に第２の酸化物層を形成する段階と、
前記消去ゲート及び前記ワード線の間に第２の導電層からの浮遊ゲートを、該浮遊ゲートの一部分が該消去ゲート及び該ワード線の上方の前記第１の酸化物又は窒化物の層よりも高い位置にまで延びるように形成する段階と、
前記消去ゲートの下の前記基板内にソース線拡散部を形成する段階と、
前記第１の酸化物又は窒化物の層上、及び該第１の酸化物又は窒化物の層の上方に延びる前記浮遊ゲートの部分上に誘電体層を形成する段階と、
前記誘電体層上に第３の導電層を形成する段階と、
前記第３の導電層の一部分を除去して、前記浮遊ゲートの上に重なるフィンガ部を有する結合ゲートを形成する段階と、
を含むことを特徴とする方法。
【請求項５】
メモリセルアレイを製造する方法であって、
基板上に第１の酸化物層を、該第１の酸化物層の中央部分を該中央部分のいずれの側の部分よりも厚くして形成する段階と、
前記第１の酸化物層の上に第１の導電層を堆積させる段階と、
前記第１の導電層の一部分を除去して、前記第１の酸化物層の前記厚い部分上に消去ゲート、及び該厚い部分の両側の該第１の酸化物層の薄い部分上にプログラムゲートを形成する段階と、
前記消去ゲート及び前記プログラムゲートの間の前記基板から前記第１の酸化物層を除去する段階と、
前記消去ゲート及び前記プログラムゲートの上に第１の酸化物又は窒化物の層を形成する段階と、
前記消去ゲート及び前記プログラムゲートの間の基板上、及び該消去ゲート及び該プログラムゲートの側壁上に第２の酸化物層を形成する段階と、
前記消去ゲート及び前記プログラムゲートの間に第２の導電層からの浮遊ゲートを、該浮遊ゲートの一部分が該消去ゲート及び該プログラムゲートの上方の前記第１の酸化物又は窒化物の層よりも高い位置にまで延びるように形成する段階と、
前記消去ゲートの下の前記基板内にソース線拡散部を形成する段階と、
前記第１の酸化物又は窒化物の層上、及び該第１の酸化物又は窒化物の層の上方に延びる前記浮遊ゲートの部分上に誘電体層を形成する段階と、
前記誘電体層上に第３の導電層を形成する段階と、
前記第３の導電層の一部分を除去して、前記浮遊ゲートの上側部分の上に重なってそれに結合したワード線を形成し、該ワード線の下側部分が、該浮遊ゲートの上側部分に重なってそれを取り囲み、該ワード線と該浮遊ゲートの間の広がった容量結合をもたらす段階と、
を含むことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には、半導体メモリ装置に関し、より詳細には、ＮＯＲフラッシュメモリ及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリは、電気的プログラマブル読取専用メモリ（ＥＰＲＯＭ）、電気的消去可能プログラマブル読取専用メモリ（ＥＥＰＲＯＭ）、及びフラッシュＥＥＰＲＯＭを含むいくつかの形式で現在利用可能である。フラッシュメモリは、メモリカード、情報携帯端末（ＰＤＡ）、携帯電話、及びＭＰ３プレーヤのような装置での大量データ保存に広範に使用されている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
一般的に、新規かつ改良された半導体メモリ装置及びその製造方法を提供することが本発明の目的である。
本発明の別の目的は、従来技術の限界及び欠点を克服する上述の特性の半導体メモリ装置及び方法を提供することである。
【課題を解決するための手段】
【０００４】
上記及び他の目的は、複数のビット線拡散部が基板に形成され、メモリセルが、ビット線拡散部の間に対として形成され、セル対の各々が、ビット線拡散部に隣接する第1及び第２の導体、第１及び第２の導体の側の浮遊ゲート、浮遊ゲートの間の消去ゲート、及び消去ゲートの下方の基板内のソース線拡散部を有し、少なくとも１つの付加的な導体が浮遊ゲートに容量結合された、半導体メモリアレイ及び製造方法を提供することにより本発明によって達成される。
一部の開示した実施形態では、ビット線拡散部に隣接する導体は、ワード線であり、付加的な導体は、浮遊ゲートのそれぞれのものに結合した1対の結合ゲート、又は浮遊ゲートの両方に結合した単一の結合ゲートのいずれかから成る。
別の実施形態では、ビット線拡散部に隣接する導体は、プログラム線であり、第３の導体は、プログラム線と拡散部とに垂直な方向に延びるワード線である。
【発明を実施するための最良の形態】
【０００５】
図１に示すように、メモリは、ＮＯＲ型スプリットゲート式フラッシュメモリセルのアレイを含み、その各々は、セルの状態（「０」又は「１」）に応じて負又は正のいずれかに荷電された浮遊ゲート１１を有する。アレイは、行と列に配列され、ビット線１２は、垂直に延び、ソース線１３、ワード線１４、結合ゲート１６、及び消去ゲート１７は、全て水平にビット線と直角に延びている。アレイは、Ｐ井戸が形成されたＰ型シリコン基板又はＮ型シリコン基板のいずれかとすることができる基板１９上に形成される。
【０００６】
図２でよく分るように、各列内のセルは、基板内のビット線拡散部２１の間に対として配列される。浮遊ゲート１１に加えて、各セルは、ワード線１４及び結合ゲート１６もまた含み、ワード線は、浮遊ゲートとビット線拡散部の１つとの間に位置し、結合ゲートは、浮遊ゲートのほぼ上方に位置する。対の２つのセルは、浮遊ゲートの間に位置する共通ソース拡散部１３及び共通消去ゲート１７を共有する。セルが配置されている列のためのビット線１２は、接点２２によってビット線拡散部に接続されている。
【０００７】
隣接する列のセルは、隣接セル内の浮遊ゲートとビット線拡散部の間に延びてこれらを分離する浅いトレンチ型隔離領域２０によって分離かつ隔離されるが、一方、ソース線拡散部、消去ゲート、制御ゲート、ワード線、及びビット線を貫通させる。
浮遊ゲート１１は、リン、ヒ素、又はホウ素で１０20から１０21／ｃｍ3程度のレベルにドープされたポリシリコンで製造され、７３０Åから１９００Å程度の厚み又は高さを有し、浮遊ゲートの外縁部分は、ソース線拡散部１３の外縁部分に整列している。
【０００８】
ワード線１４及び消去ゲート１７もまた、リン、ヒ素、又はホウ素で１０20から１０21／ｃｍ3程度のレベルにドープされたポリシリコンで製造され、それらの各々は、３００Åから１０００Å程度の厚み又は高さを有する。消去ゲートは、ソース線拡散部の真上に配置され、１５０Åから２５０Å程度の厚みを有する酸化物層２３によってそれから絶縁されている。ワード線１４は、３０Åから１００Å程度の厚みを有する酸化物層２４によって基板の上面から分離されている。
浮遊ゲート１１は、１００Å程度の厚みを有する酸化物層２６によって基板の上面から、かつ１５０Å程度の厚みを有する酸化物層２７、２８によってワード線１４及び消去ゲート１７の側壁から絶縁されている。化学気相蒸着（ＣＶＤ）によって形成されて４００Åから８００Å程度の厚みを有する酸化物又は窒化物層２９が、ワード線及び消去ゲートの上に重なっている。
【０００９】
浮遊ゲートの上側部分は、酸化物／窒化物層２９の上方に延び、結合ゲート１６は、浮遊ゲートの上に中心を置いている。結合ゲートは、浮遊ゲートよりも広く、結合ゲートの外側部分は、浮遊ゲートの側部に沿って酸化物／窒化物層まで下に延び、従って、結合ゲートの下側部分は、浮遊ゲートの上側部分に重なってこれを取り囲み、結合ゲートと浮遊ゲートの間の容量結合の拡張域を提供する。結合ゲートもまた、リン、ヒ素、又はホウ素で１０20から１０21／ｃｍ3程度のレベルにドープされたポリシリコンで製造され、酸化物／窒化物層の上に１０００Åから２５００Å程度の厚み又は高さを有する。１００Åから２００Å程度の厚みを有する誘電体層３１が、結合ゲートの各々を浮遊ゲートの上側部分からかつ酸化物／窒化物層から分離させる。この誘電体は、酸化物のみの膜、窒化した酸化物膜、又は２つの酸化物の層の間の窒化物の層のような酸素、窒化物、及び酸化物の組合せ（ＯＮＯ）層のいずれかとすることができる。
リン珪酸ガラス（ＰＳＧ）又は硼リン珪酸ガラス（ＢＰＳＧ）のようなガラス材料３２がウェーハ全体に広がり、ガラス材料の上面にビット線１２があり、ビット線接点２２が、ガラス材料内の開口部３３を通過して延びている。
ビット線拡散部２１は、列内の隣接セル対におけるセルによって共有され、その隣接対内のセルのためのワード線１４’、１４”が図２に示されている。
【００１０】
図３は、図１に示すＮＯＲ型スプリットゲート式セルアレイの６列及び４行を有するメモリブロック又はアレイを示している。各行は、１つのワード線を有し、各列は、１つのビット線を有する。所定の用途のために、アレイは、あらゆる望ましい数の行及び列を有することができ、代表的なブロックは、例えば、８行（８ワード線）及び４Ｋの列（４０９６ビット線）を有することができる。ブロック内の全ての８行に関するソース線、消去ゲート、及び結合ゲートは、一緒にグループ分けされて各々1つのみの端子に接続することができ、アレイ復号化が単純化される。個々のセルは、ワード線及びビット線のアドレス指定によって選択され、例えば、図３の実施形態では、セル３４がワード線ＷＬX及びビット線ＢＬYのアドレス指定によって選択される。他のワード線及びビット線は選択されず、同様に他のブロック内のソース線、消去ゲート、及び結合ゲートは選択されない。
選択されたセルは、浮遊ゲートへのホットキャリア注入によって論理０状態にプログラム又は設定され、浮遊ゲートから消去ゲートへの電子トンネリングによってセルは、消去されるか又は論理１状態に復帰する。
様々なセルアレイ作動のための作動条件は、表１に要約されている。
【００１１】
（表１）
0005401016.tif 000002
【００１２】
プログラミングは、ビット毎のベースで行うことができ、ホットエレクトロンプログラミング中に結合ゲートに９Ｖが印加され、浮遊ゲートへの結合が提供され、ソース線及び消去ゲートに５．０Ｖが印加される。約１．６ボルトの電圧がワード線に印加され、プログラミング電流ＩPがビット線に印加される。その電流は、通常は１−１０μＡ程度であるが、いくつかの用途では、それは、０．１μＡのような低電流とすることができる。
消去は、２つの方法のうちの１つで行うことができる。第１のものでは、−１０Ｖが結合ゲートに印加され、５Ｖが消去ゲートに印加され、ソース線は、０Ｖ又は５Ｖのいずれかにあることができる。消去時間は、１−１０ｍｓ程度であり、電子が浮遊ゲートから消去ゲートにトンネリングする。消去は、結合ゲートにいかなる電圧も印加せずに、消去ゲートに１０Ｖを印加して行うことができる。
【００１３】
負電圧が結合ゲートに印加されると、その電圧は、浮遊ゲートに結合され、浮遊ゲート上の高い負電位は、電子の結合を促進し、より低い電圧が消去ゲートに印加されることを可能にする。しかし、消去ゲートとソース線の間の酸化物又は絶縁体が十分に厚い場合、結合ゲートに何の負電位も印加されず消去ゲートとソース線の間に破壊が発生することもなく、消去ゲートは、浮遊ゲートから消去ゲートへの電子トンネリングを引き起こすのに十分に高い電圧（例えば、１０−１５Ｖ）を維持することができる。ＮＯＲ型スプリットゲートセルについては、セルは、超過消去することができ、すなわち、負閾値電圧にまで消去される。
選択されたセルは、結合ゲート及びワード線にＶCC、及びビット線にＶｒを印加して読み出される。
【００１４】
図１のメモリセルアレイは、図４Ａ−図４Ｑに示す方法によって製造することができる。浅いトレンチが、シリコン基板１９に約０．１５μｍから０．３０μｍ程度の深さに形成され、熱成長酸化物及び高密度プラズマ堆積酸化物の組合せで満たされ、これは、平坦化されてシリコンの活性区域が露出される。トレンチは、図４Ａ−図４Ｑでのページの平面に平行な方向に延びている。
１００Åから２００Å程度の厚みを有する酸化物層４１が、基板上に熱的に成長する。フォトリソグラフィ用マスク４２が、消去ゲートが形成される領域内の酸化物層上に形成される。次に、非保護酸化物がウェットエッチング又はドライエッチングによって除去され、図４Ｂでのページに直角な方向に延びる酸化物のストリップが残され、消去ゲート酸化物２３が形成される。
マスクが剥ぎ取られた後に、図４Ｃに示すように、３０Åから１００Å程度の厚みを有する別の酸化物層４３が、基板及び消去ゲート酸化物２３の上に熱的に成長又は堆積され、消去ゲート酸化物の厚みは、約１５０Åから２５０Åに増大する。
【００１５】
図４Ｄに示すように、ポリシリコン（ポリ−１）の導電層４４が、隔離領域の間の酸化物の上に３００Åから１０００Å程度の厚みに堆積される。ポリシリコンは、リン、ヒ素、又はホウ素で１０20から１０21／ｃｍ3程度のレベルにドープされる。６００Åから１０００Å程度の厚みを有する酸化物又は窒化物層４６が、化学気相蒸着（ＣＶＤ）によってポリ−１層上に形成され、次のドライエッチング段階中にポリ−１材料がエッチング除去されるのを防止するマスクとして機能する。
【００１６】
図４Ｅに示すように、別のマスク４７が、ＣＶＤ層上にワード線及び消去ゲートを境界するために使用される。ＣＶＤ層４６及びポリ−１層４４の非遮蔽部分は、異方的にエッチング除去され、図４Ｆに示すように、ワード線１４及び消去ゲート１７を形成するポリ−１材料の部分のみが残される。同時に、酸化物層４３の非遮蔽部分もまたエッチング除去され、消去ゲート酸化物２３及びワード線の下方の酸化物層２４を形成する部分のみが残される。
【００１７】
次に、別の酸化物層４８が、基板の露出部分の上に、かつワード線１４、消去ゲート１７、及びそれらの上のＣＶＤ層の側壁に沿って熱成長又は堆積のいずれかで形成される。酸化物層４８は、基板上では１００Å程度の厚みを有し、ワード線及び消去ゲートの側壁上では、約１００から１５０Å程度の厚みを有する。厚みのこの違いは、ポリシリコンの促進酸化によるか、又は異方性ドライエッチングによってエッチバックされ、層４８が形成される前に側壁上に約５０Åの厚みを有する初期層を残す犠牲酸化の使用によるかのいずれかで達成される。
【００１８】
図４Ｈに示すように、ポリシリコン（ポリ−２）の第２の導電層４９が、酸化物層４８の上に堆積される。ポリ−２層は、１０００Åから２０００Å程度の厚みを有し、リン、ヒ素、又はホウ素で１０20から１０21／ｃｍ3程度のレベルにドープされる。ポリ−２は、ＣＶＤ／ポリ−１スタックの間の間隙を満たし、ＣＶＤ層の上端まで又は上端から僅かに下にエッチバックされ、図４Ｉに示すように、ワード線１４と消去ゲート１７の間のメモリチャンネルの上に浮遊ゲート１１が形成される。
【００１９】
次に、ＣＶＤ層４６の上側部分が除去され、図４Ｊに示すように浮遊ゲートの上側部分が露出される。ＣＶＤ酸化物又は窒化物は、異方性ドライエッチングによってエッチバックすることができ、ワード線及び消去ゲートの上に、約４００Åから８００ÅのＣＶＤ材料が残される。
この時点で浮遊ゲートは、行の方向、すなわち、図４Ｊでのページの平面に直角に延びるストリップの形態にある。浮遊ゲートを個々のセルのための個々のアイランドに形成するために、別のマスク（図示せず）が、浮遊ゲートが配置される領域の上に形成され、ストリップの非遮蔽部分がエッチング除去されて、個々の浮遊ゲートが残される。
【００２０】
次に、図４Ｋに示すように、ソース線拡散部１３が、別のフォトリソグラフィ用マスク５１を用いたリン又はヒ素の高エネルギ注入によって消去ゲート１７のすぐ下の基板に形成される。
図４Ｌに示すように、１００Åから２００Å程度の厚みを有する誘電体層５２が、浮遊ゲート１１の露出表面、消去ゲート１７、及び酸化物又は窒化物層４６の上に堆積される。この誘電体は、酸化物のみの膜、窒化した酸化物膜、又は２つの酸化物の層の間の窒化物の層のような酸化物、窒化物、及び酸化物の組合せ（ＯＮＯ）層のいずれかとすることができる。
【００２１】
図４Ｍに示すように、次に、ポリシリコン（ポリ−３）の第３の導電層５３が誘電体層の上に堆積される。ポリ−３層は、１０００Åから２５００Å程度の厚みを有し、リン、ヒ素、又はホウ素で１０20から１０21／ｃｍ3程度のレベルにドープされる。図４Ｎに示すように、結合ゲートを境界するためにマスク５４が形成され、ポリ−３材料の非遮蔽部分及びその下方の誘電体層５２の一部は、別の異方性ドライエッチング段階によって除去される。ＣＶＤ層４６がワード線及び消去ゲートを保護するが、ワード線の間のポリ−２層４９の非保護部分及びその下方の酸化物層４９の一部もまたこの段階で除去され、図４Ｏに示す構造が残される。
【００２２】
次に、ビット線拡散部２１が、ワード線の間並びに隣接列内のセルを分離する隔離領域の間の基板内にリン又はヒ素の高エネルギ注入により図４Ｐに示すように形成され、リン珪酸ガラス（ＰＳＧ）又は硼リン珪酸ガラス（ＢＰＳＧ）のようなガラス材料３２が、ウェーハ全体の上に堆積される。ビット線接点開口部３３がガラス内に形成され、金属層がガラスの上に堆積されてパターン化され、図４Ｑに示すように、ビット線１２及びビット線接点２２が形成される。
【００２３】
図５に示す実施形態は、各セルがそれ自体の個々の結合ゲートを有するのではなく、セルの各対が単一の結合ゲート５６を有することを除いては、図１の実施形態に類似している。図１及び図２を比較して理解することができるように、結合ゲート５６もまた、結合ゲート１６とは異なる形態を有する。個々の結合ゲート１６の各々が平面図で矩形の形状又は形態を有するのに対して、結合ゲート５６は、中央の矩形の胴体部５８から直角に延びる複数のほぼ矩形のアーム部又はフィンガ部５７を有する。胴体部は、行の方向に延び、フィンガ部は列の方向に延び、各々のフィンガ部は、浮遊ゲート１１のうちの１つの上に重なっている。
【００２４】
図５の実施形態は、結合ゲート及び浮遊ゲートが形成される方式を除いて、図１の実施形態と同じ方法で製造することができる。図４Ｎで示されている結合ゲートの境界のために１対の矩形マスクを使用する代わりに、この結合ゲートのためのマスクは、図５に示されているフィンガ部付き形態を有するようにパターン化される。このマスクを使用すれば、浮遊ゲートのための個々のアイランドを形成するためにポリ−２のストリップに別々のマスキング及びエッチング段階を行うことは要せず、これは、ポリ−３層がエッチング除去されて結合ゲートが形成される時に、フィンガ部によって覆われていないポリ−２ストリップの一部がエッチング除去されることになるからである。このようにして、浮遊ゲートが結合ゲートと同じ段階で形成され、かつ結合ゲートのフィンガ部と自己整列する。
【００２５】
図７で示される実施形態は、浮遊ゲート６１を有するスプリットゲート式フラッシュメモリセルの非接触型アレイである。他の実施形態のように、アレイは、行及び列に配列され、ビット線拡散部６２及びソース線拡散部６３は、互いに平行な一方向に延びている。しかし、この実施形態では、ワード線導体６４は、拡散部に直角な第２の方向に延び、その下方の浮遊ゲートのための結合ゲートとして機能する。アレイは、基板６６上に形成される。
各浮遊ゲートは、その中に保存される論理状態（「０」又は「１」）に従って負又は正のいずれかに荷電することができるメモリセル又はユニットを表している。
【００２６】
図１及び図５の実施形態のように、メモリセルは、基板内のビット線拡散部６２の間に対として配列され、各対は、ビット線の間の中間部に位置する共通ソース線拡散部６３を共有する。浮遊ゲート６１は、ソース線拡散部の両辺に位置し、擬似浮遊ゲート６７は、ビット線拡散部の上に位置し、消去ゲート６８は、ソース線拡散部の上に位置する。
プログラムゲート７１、７２は、ビット線拡散部の対辺に位置し、ビット線拡散部及びソース線拡散部に平行な方向に延びている。ビット線の左方のプログラムゲート７１は、左側プログラムゲートと称してＰＧＬで表し、ビット線の右方のプログラムゲート７２は、右側プログラムゲートと称してＰＧＲで表している。
【００２７】
浮遊ゲート６１は、リン、ヒ素、又はホウ素で１０20から１０21／ｃｍ3程度のレベルにドープされたポリシリコンで製造され、７３０Åから１９００Å程度の厚み又は高さを有し、浮遊ゲートの外縁部分は、ソース線拡散部６３の外縁部分と整列している。
消去ゲート６８及びプログラムゲート７１、７２もまた、リン、ヒ素、又はホウ素で１０20から１０21／ｃｍ3程度のレベルにドープされたポリシリコンで製造され、それらの各々は、３００Åから１０００Å程度の厚み又は高さを有する。消去ゲートは、ソース線拡散部のすぐ上に位置し、１５０Åから２５０Å程度の厚みを有する酸化物層７３によってソース線拡散部から絶縁されている。プログラムゲート７１、７２は、３０Åから１００Å程度の厚みを有する酸化物層７４によって基板の上面から分離されている。
【００２８】
浮遊ゲート６１は、１００Å程度の厚みを有する酸化物層７６によって基板の上面から、１５０Å程度の厚みを有する酸化物層７７、７８により、消去ゲート６８とプログラムゲート７１、７２との側壁から絶縁されている。化学気相蒸着（ＣＶＤ）によって形成されて４００Åから８００Å程度の厚みを有する酸化物又は窒化物層７９が、消去ゲート及びプログラムゲートの上に重なっている。
ワード線６４は、浮遊ゲート及び擬似浮遊ゲートの上を横断し、これらのゲート及び酸化物又は窒化物層７９から誘電体層８０によって分離されている。誘電体層は、１００Åから２００Å程度の厚みを有し、酸化物のみの膜、窒化した酸化物膜、又は２つの酸化物の層の間の窒化物の層のような酸化物、窒化物、及び酸化物の組合せ（ＯＮＯ）層のいずれかとすることができる。
【００２９】
ワード線の下側部分は、浮遊ゲートの上側部分に重なってこれを取り囲み、ワード線と浮遊ゲートの間の容量結合の拡張域を提供する。
アレイの隣接行内のワード線と浮遊ゲートは、図９−図１２で理解することができるように互いに分離され、ホウ素又はＢＦ2チャンネルブロック拡散部８１が浮遊ゲートの間で基板内に注入されて、隣接セル内のメモリの間のチャンネルが絶縁されている。
【００３０】
図１３は、図７に示されている非接触型アレイの４列及び６行を有するメモリブロック又はアレイを示している。所定の用途のために、アレイは、あらゆる望ましい数の行及び列を有することができ、代表的なブロックは、例えば、６４行（６４ワード線）及び４Ｋの列（４０９６ビット線）を有することができ、アレイ内部には何ら接点がない。ソース線、消去ゲート、左側プログラムゲート（ＰＧＬ）、及び右側プログラムゲート（ＰＧＲ）は、一緒にグループ分けされて各々1つのみの端子に接続することができ、アレイ復号化が単純化される。個々のセルは、望ましいセルに対するワード線、ビット線、及びプログラム線のアドレス指定によって選択され、他のワード線、ビット線、及びプログラム線は選択されない。例えば、図１３の実施形態では、セル８２は、ワード線ＷＬX、ビット線ＢＬY、及びＰＧＲラインのアドレス指定によって選択される。
選択されたセルは、浮遊ゲートへのホットキャリア注入によって論理０状態にプログラム又は設定され、浮遊ゲートから消去ゲートへの電子トンネリングによってセルは、消去されるか又は論理１状態に復帰する。
様々なセルアレイ作動のための作動条件は、表２に要約されている。
【００３１】
（表２）
0005401016.tif 000003
【００３２】
プログラミングは、ビット毎のベースで行うことができ、ホットエレクトロンプログラミング中にワード線に９Ｖが印加され、セルが選択され、かつ浮遊ゲートへの結合が提供され、ソース線及び消去ゲートには、５．０Ｖが印加される。約１．６ボルトの電圧がＰＧＲラインに印加され、プログラミング電流Ｉｐがビット線に印加される。その電流は、通常は１−１０μＡ程度であるが、一部の用途では、それは、０．１μＡのような低電流とすることができる。
【００３３】
消去は、２つの方法のうちの１つで行うことができる。第１のものでは、−１０Ｖが結合ゲートに印加され、５Ｖが消去ゲートに印加され、ソース線は、０Ｖ又は５Ｖのいずれかにあることができる。消去時間は、１−１０ｍｓ程度であり、電子が浮遊ゲートから消去ゲートにトンネリングする。消去は、結合ゲートにいかなる電圧も印加せずに、消去ゲートに１０Ｖを印加して行うことができる。
負電圧が結合ゲートに印加されると、その電圧は、浮遊ゲートに結合され、浮遊ゲート上の高い負電位は電子の結合を促進し、より低い電圧が消去ゲートに印加されることを可能にする。しかし、消去ゲートとソース線の間の酸化物又は絶縁体が十分に厚い場合、結合ゲートに何の負電位も印加されず、消去ゲートとソース線の間に破壊が発生することもなく、消去ゲートは、浮遊ゲートから消去ゲートへの電子トンネリングを引き起こすのに十分に高い電圧（例えば、１０−１５Ｖ）を維持することができる。
【００３４】
いずれの種類の消去を用いても、消去は、メモリセルの閾値電圧が約０．５Ｖになるまで継続され、ワード線に０Ｖを印加して中断することができる。非接触型アレイの場合、メモリセルが超過消去されない、すなわち、負の閾値電圧まで消去されないことを保証するよう注意すべきである。
ワード線に付加的な−１０Ｖが印加されると、この−１０Ｖが行毎に印加されるか又は全体のアレイブロックセルに印加されるかにより、アレイは、行毎に消去することができ、又は全体のアレイブロックを一時に消去することができる。
消去が消去ゲート上の１０Ｖのみで行われる時、消去は、行毎の方式で行うことはできず、消去ゲートの全てが１つの端子に接続されているので、セルアレイ全体が一時に消去される。
選択されたセルは、プログラムゲートにＶＣＣを、ワード線に５Ｖを、かつビット線にＶｒを印加することによって読み出される。
【００３５】
図７のメモリセルアレイは、図１４Ａ−１４Ｍに示す方法によって製造することができる。この方法では、１００Åから２００Å程度の厚みを有する酸化物層８３が、Ｐ型シリコン基板６６上に熱的に成長する。フォトリソグラフィ用マスク８４が、消去ゲートが形成される領域内の酸化物層上に形成される。次に、非保護酸化物が、ウェットエッチング又はドライエッチングによって除去され、マスクが剥ぎ取られて、図１４Ｂのページに直角な方向に延びる酸化物のストリップが残され、消去ゲート酸化物７３が形成される。
【００３６】
図１４Ｃに示すように、３０Åから１００Å程度の厚みを有する別の酸化物層８６が、基板及び消去ゲート酸化物７３の上に熱的に成長又は堆積され、消去ゲート酸化物の厚みが、約１５０Åから２５０Åに増大する。
図１４Ｄに示すように、ポリシリコン（ポリ−１）の導電層８７が、隔離領域の間の酸化物の上に３００Åから１０００Å程度の厚みに堆積される。ポリシリコンは、リン、ヒ素、又はホウ素で１０20から１０21／ｃｍ3程度のレベルにドープされる。６００Åから１０００Å程度の厚みを有する酸化物又は窒化物層８８が、化学気相蒸着（ＣＶＤ）によってポリ−１層上に形成され、次のドライエッチング段階中にポリ−１材料がエッチング除去されるのを防止するマスクとして機能する。
【００３７】
図１４Ｅに示すように、別のマスク８９が、ＣＶＤ層上にプログラムゲート及び消去ゲートを境界するために使用される。ＣＶＤ層８８及びポリ−１層８７の非遮蔽部分は、異方的にエッチング除去され、図１４Ｆに示すように、プログラムゲート７１、７２、及び消去ゲート１７を形成するポリ−１材料の部分のみが残される。同時に、酸化物層８６の非遮蔽部分もまたエッチング除去され、消去ゲート酸化物７３及びプログラムゲートの下方の酸化物層７４を形成する部分のみが残される。
【００３８】
次に、図１４Ｇに示すように、ビット線拡散部６２が、フォトリソグラフィ用マスク９１を通じたリン又はヒ素の注入によって左側プログラムゲートと右側プログラムゲートの間に形成される。注入は、導電層に対して低シート抵抗を有する埋め込みＮ+拡散部を形成するのに十分に強力である。
次に、図１４Ｈで示すように、別の酸化物層９２が、基板の露出部分の上に、かつプログラムゲート７１、７２、消去ゲート６８、及びそれらの上のＣＶＤ層の側壁に沿って熱成長又は堆積のいずれかで形成される。酸化物層９２は、基板上では１００Å程度の厚みを有し、プログラムゲート及び消去ゲートの側壁上では、約１００から１５０Å程度の厚みを有する。厚みのこの違いは、ポリシリコンの促進酸化によるか、又は異方性ドライエッチングによってエッチバックされ、層９２が形成される前に側壁上に約５０Åの厚みを有する初期層を残す犠牲酸化の使用によるかのいずれかで達成される。
【００３９】
図１４Ｉに示すように、ポリシリコン（ポリ−２）の第２の導電層９３が、酸化物層９２の上に堆積される。ポリ−２層は、１０００Åから２０００Å程度の厚みを有し、リン、ヒ素、又はホウ素で１０20から１０21／ｃｍ3程度のレベルにドープされる。ポリ−２は、ＣＶＤ／ポリ−１スタックの間の間隙を満たし、ＣＶＤ層の上端まで又は上端から僅かに下までエッチバックされ、図１４Ｊに示すように、メモリチャンネルの上の浮遊ゲート６１とビット線の上の擬似浮遊ゲート６７とが形成される。酸化物層９２の消去ゲート及びプログラムゲートの側壁上の部分は、酸化物層７７、７８を形成する。
【００４０】
ＣＶＤ層８８の上側部分が除去されて、図１４Ｋに示すように、浮遊ゲート６１及び擬似浮遊ゲート６７の上側部分が露出される。ＣＶＤ酸化物又は窒化物は、異方性ドライエッチングによってエッチバックすることができ、プログラムゲート及び消去ゲートの上に、約４００Åから８００ÅのＣＶＤ材料が残される。
この時点で、浮遊ゲート及び擬似浮遊ゲートは、ビット線及びプログラムゲートと同じ方向、すなわち、図１４Ｋのページの平面に直角に延びる長いストリップの形態にある。後の段階で、それらは、個々のセルのための浮遊ゲートを形成するために個々のアイランドの状態にエッチングされることになる。
【００４１】
ここで、図１４Ｌに示すように、ソース線拡散部６３が、別のリソグラフィ用マスク９４を用いたリン又はヒ素の高エネルギ注入によって消去ゲート６８のすぐ下の基板に形成される。
次に、図１４Ｍに示すように、１００Åから２００Å程度の厚みを有する誘電体層９６が、浮遊ゲート６１、擬似浮遊ゲート６７、消去ゲート６８、及び酸化物又は窒化物層８８の露出表面上に堆積される。この誘電体は、酸化物のみの膜、窒化した酸化物膜、又は２つの酸化物の層の間の窒化物の層のような酸化物、窒化物、及び酸化物の組合せ（ＯＮＯ）層のいずれかとすることができる。
【００４２】
図１４Ｎに示すように、次に、ポリシリコン（ポリ−３）の第３の導電層９７が誘電体層の上に堆積される。ポリ−３層は、１０００Åから２５００Å程度の厚みを有し、リン、ヒ素、又はホウ素で１０20から１０21／ｃｍ3程度のレベルにドープされる。マスク（図示せず）が、ポリ−３層の上に形成され、ワード線を境界するようにパターン化され、ポリ−３材料と誘電体膜９６との非遮蔽部分及び浮遊ゲートと擬似浮遊ゲートとの非保護部分が、異方性ドライエッチング段階によってエッチングされ、ワード線と浮遊ゲート及び擬似浮遊ゲートのための個々のアイランドが形成される。プログラムゲート及び消去ゲートの上のＣＶＤ酸化物又は窒化物は、それらを保護し、それらがこのエッチングによって影響されるのを防止する。
【００４３】
ワード線及び浮遊ゲートが形成された後、チャンネルブロック拡散部８１が、ホウ素又はＢＦ2の注入によって形成される。注入のドース量は、好ましくは、１ｅ13−１ｅ14／ｃｍ3程度であり、これは、隣接メモリセルの間のチャンネルをＮ＋ビット線及びソース線拡散部に影響を与えずに電気的に分離するのに十分に強力である。
新規で改良された半導体メモリ装置及びその製造方法が提供されたことは、以上から明らかである。ある一定の現在好ましい実施形態のみが詳述されたが、当業者には明白なように、特許請求の範囲によって規定される本発明の範囲を逸脱することなくある一定の変更及び修正を行うことができる。
【図面の簡単な説明】
【００４４】
【図１】本発明を組み込んだＮＯＲフラッシュメモリセルアレイの一実施形態の上面図である。
【図２】図1の線２−２に沿った断面図である。
【図３】６×４セルアレイでの図１の実施形態の回路図である。
【図４Ａ】本発明により図１のメモリセルアレイを製造する方法の一実施形態での段階を示す断面図である。
【図４Ｂ】本発明により図１のメモリセルアレイを製造する方法の一実施形態での段階を示す断面図である。
【図４Ｃ】本発明により図１のメモリセルアレイを製造する方法の一実施形態での段階を示す断面図である。
【図４Ｄ】本発明により図１のメモリセルアレイを製造する方法の一実施形態での段階を示す断面図である。
【図４Ｅ】本発明により図１のメモリセルアレイを製造する方法の一実施形態での段階を示す断面図である。
【図４Ｆ】本発明により図１のメモリセルアレイを製造する方法の一実施形態での段階を示す断面図である。
【図４Ｇ】本発明により図１のメモリセルアレイを製造する方法の一実施形態での段階を示す断面図である。
【図４Ｈ】本発明により図１のメモリセルアレイを製造する方法の一実施形態での段階を示す断面図である。
【図４Ｉ】本発明により図１のメモリセルアレイを製造する方法の一実施形態での段階を示す断面図である。
【図４Ｊ】本発明により図１のメモリセルアレイを製造する方法の一実施形態での段階を示す断面図である。
【図４Ｋ】本発明により図１のメモリセルアレイを製造する方法の一実施形態での段階を示す断面図である。
【図４Ｌ】本発明により図１のメモリセルアレイを製造する方法の一実施形態での段階を示す断面図である。
【図４Ｍ】本発明により図１のメモリセルアレイを製造する方法の一実施形態での段階を示す断面図である。
【図４Ｎ】本発明により図１のメモリセルアレイを製造する方法の一実施形態での段階を示す断面図である。
【図４Ｏ】本発明により図１のメモリセルアレイを製造する方法の一実施形態での段階を示す断面図である。
【図４Ｐ】本発明により図１のメモリセルアレイを製造する方法の一実施形態での段階を示す断面図である。
【図４Ｑ】本発明により図１のメモリセルアレイを製造する方法の一実施形態での段階を示す断面図である。
【図５】結合ゲートがその輪郭をより良好に示すために太い実線で描かれている、本発明を組み込んだＮＯＲフラッシュメモリセルアレイの別の実施形態の上面図である。
【図６】図５の線６−６に沿った断面図である。
【図７】本発明を組み込んだメモリセルアレイの別の実施形態の上面図である。
【図８】図７の線８−８に沿った断面図である。
【図９】図８の線９−９に沿った断面図である。
【図１０】図８の線１０−１０に沿った断面図である。
【図１１】図８の線１１−１１に沿った断面図である。
【図１２】図８の線１２−１２に沿った断面図である。
【図１３】６×４セルアレイでの図７の実施形態の回路図である。
【図１４Ａ】本発明により図７のメモリセルアレイを製造する方法の一実施形態での段階を示す断面図である。
【図１４Ｂ】本発明により図７のメモリセルアレイを製造する方法の一実施形態での段階を示す断面図である。
【図１４Ｃ】本発明により図７のメモリセルアレイを製造する方法の一実施形態での段階を示す断面図である。
【図１４Ｄ】本発明により図７のメモリセルアレイを製造する方法の一実施形態での段階を示す断面図である。
【図１４Ｅ】本発明により図７のメモリセルアレイを製造する方法の一実施形態での段階を示す断面図である。
【図１４Ｆ】本発明により図７のメモリセルアレイを製造する方法の一実施形態での段階を示す断面図である。
【図１４Ｇ】本発明により図７のメモリセルアレイを製造する方法の一実施形態での段階を示す断面図である。
【図１４Ｈ】本発明により図７のメモリセルアレイを製造する方法の一実施形態での段階を示す断面図である。
【図１４Ｉ】本発明により図７のメモリセルアレイを製造する方法の一実施形態での段階を示す断面図である。
【図１４Ｊ】本発明により図７のメモリセルアレイを製造する方法の一実施形態での段階を示す断面図である。
【図１４Ｋ】本発明により図７のメモリセルアレイを製造する方法の一実施形態での段階を示す断面図である。
【図１４Ｌ】本発明により図７のメモリセルアレイを製造する方法の一実施形態での段階を示す断面図である。
【図１４Ｍ】本発明により図７のメモリセルアレイを製造する方法の一実施形態での段階を示す断面図である。
【図１４Ｎ】本発明により図７のメモリセルアレイを製造する方法の一実施形態での段階を示す断面図である。
【符号の説明】
【００４５】
１１  浮遊ゲート
１２  ビット線
１３  ソース線
１４  ワード線
１６  結合ゲート
１７  消去ゲート
【図１】
0005401016.tif 000004
【図２】
0005401016.tif 000005
【図３】
0005401016.tif 000006
【図４Ａ】
0005401016.tif 000007
【図４Ｂ】
0005401016.tif 000008
【図４Ｃ】
0005401016.tif 000009
【図４Ｄ】
0005401016.tif 000010
【図４Ｅ】
0005401016.tif 000011
【図４Ｆ】
0005401016.tif 000012
【図４Ｇ】
0005401016.tif 000013
【図４Ｈ】
0005401016.tif 000014
【図４Ｉ】
0005401016.tif 000015
【図４Ｊ】
0005401016.tif 000016
【図４Ｋ】
0005401016.tif 000017
【図４Ｌ】
0005401016.tif 000018
【図４Ｍ】
0005401016.tif 000019
【図４Ｎ】
0005401016.tif 000020
【図４Ｏ】
0005401016.tif 000021
【図４Ｐ】
0005401016.tif 000022
【図４Ｑ】
0005401016.tif 000023
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
0005401016.tif 000031
【図１３】
0005401016.tif 000032
【図１４Ａ】
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【図１４Ｂ】
0005401016.tif 000034
【図１４Ｃ】
0005401016.tif 000035
【図１４Ｄ】
0005401016.tif 000036
【図１４Ｅ】
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【図１４Ｆ】
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【図１４Ｇ】
0005401016.tif 000039
【図１４Ｈ】
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【図１４Ｉ】
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【図１４Ｊ】
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【図１４Ｋ】
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【図１４Ｌ】
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【図１４Ｍ】
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【図１４Ｎ】
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