(57)【特許請求の範囲】
【請求項１】
カットされたコーナーを伴う長方形の集積回路チップを有する画像センサであって、
横幅Ｌの略長方形の形状及び四つの面取り部を有する光電素子の水平の行と垂直の列のマトリックス（１０）と、
前記光電素子の各列のそれぞれに沿って配され、該列の光電素子を電気的に接続する列導体と、
前記光電素子の行を選択し、該選択した行の光電素子と前記列導体を電気的に接続するための行選択回路と、
前記列の光電素子により検出され、かつ、該列に接続された列導体により伝送される画像信号を読むための、該各列のそれぞれの列導体の一端に、それぞれ個別に接続された電流又は電圧を読み取る複数の読取りブロックと
を備え、
前記読取りブロックが、前記マトリックス（１０）の水平の幅Ｌよりも小さい幅Ｌ’の水平な縁部に沿った行（３０、３０’）に配置され該幅Ｌよりも小さい水平の幅Ｌ１を有する垂直な帯の中に、全て収容される
ことを特徴とする画像センサ。
【請求項２】
前記読取りブロックが、前記マトリックスの面取り部間の水平な縁部の幅Ｌ’に実質的に等しい幅Ｌ１の帯の中に配置されることを特徴とする請求項１に記載の画像センサ。
【請求項３】
前記読取りブロックが二つの水平な行（３０、３０’；図７）として、一方が他方の下方に位置するように配置され、
前記読取りブロックのうち、前記列の端部が前記面取り部に位置する列に接続されている読取りブロックが、前記列の端部が前記マトリックスの水平な縁部に位置する列に接続されている読取りブロックの下方に位置するように配置され、
前記読取りブロックのピッチが前記行の両方において同じである
ことを特徴とする請求項１あるいは２に記載の画像センサ。
【請求項４】
前記読取りブロックのピッチが、該読取りブロックに接続されている各列のピッチと同じであることを特徴とする請求項３に記載の画像センサ。
【請求項５】
前記マトリックスの面取り部に沿って配された導体バス（６０）が、前記読取りブロックのうち前記列の端部が前記面取り部に位置する列に接続されている読取りブロックと、前記行のうち下方に位置するように配置された行とを接続することを特徴とする請求項３に記載の画像センサ。
【請求項６】
前記導体バス（６０）が、前記マトリックスと、画像の行を選ぶために用いられる行選択ブロック（２０）との間に、前記マトリックスの面取り部に沿って配されることを特徴とする請求項５に記載の画像センサ。
【請求項７】
前記読取りブロックが配された二つの行（３０、３０’）の間に位置する列選択ブロックが配される行（４０）をさらに備え、
前記列選択ブロックのそれぞれが、それぞれの列に接続された前記読取りブロックを選択するために用いられることを特徴とする請求項３〜６のいずれか一項に記載の画像センサ。
【請求項８】
前記読取りブロックが、該読取りブロックに接続されている列のピッチよりも小さいピッチで前記マトリックスの水平な縁に沿って配置され、該読取りブロックの全てが前記マトリックスの幅Ｌよりも小さい幅Ｌ１で単一の行（３０、図８）内に収められていることを特徴とする請求項１あるいは２に記載の画像センサ。
【請求項９】
導体バス（８０）が、前記マトリックスの面取り部及び前記マトリックスの水平な縁部に沿って配されるとともに、端部が前記面取り部に位置する列導体及び端部が前記マトリックスの水平な縁部に位置する列導体を前記読取りブロックに接続することを特徴とする請求項８に記載の画像センサ。
【請求項１０】
前記導体バス（８０）が、前記マトリックスと、前記画像の行を選択するために用いられる行選択ブロック（２０）との間で、前記面取り部に沿って配されることを特徴とする請求項９に記載の画像センサ。
【請求項１１】
前記読み取りブロックを選択するために用いられる列選択ブロックの行（４０）をさらに備え、
前記列選択ブロックの行が前記読取りブロックの行（３０）の下方に位置するように配され、該列選択ブロックのピッチが該読み取りブロックと同じピッチである
ことを特徴とする請求項８〜１０のいずれか一項に記載の画像センサ。
【請求項１２】
口内歯科放射線画像センサを構成することを特徴とする請求項１〜１１のいずれか一項に記載の画像センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、利用可能なスペースが削減された領域内に収容されるように意図され、それにもかかわらず可能な限り大きな画像取得領域を有することが目的である画像センサに関する。これは、例えば歯科の放射線画像センサ用の場合である。それらは患者の口内に収容されなければならず、撮られる画像の大きさは少なくとも歯の高さ及び幾つかの歯の幅に相当しなければならない。それゆえスペースの制約は相当なものであり、与えられた像面を有するセンサの体積に関して出来る限り節約しようと試みることが必要である。更に、患者の快適さに対するニーズは追加的な人間工学的制約をもたらす。
【背景技術】
【０００２】
放射線画像センサは通常、光電素子のマトリックス及びリンクした電子回路を有する半導体チップ、その上にチップ及び場合により幾つか別の構成要素が取り付けられたプリント基板、チップをカバーするシンチレータ、及び時折シンチレータとチップとの間に挿入される光ファイバー板を備える。該ユニットは樹脂のパッケージＢ（図１）内に収められ、そこから接続線Ｃが収集された画像を処理するためのシステムに延びてもよい（無線伝送の場合を除く−その場合、一般にバッテリーがパッケージ内に備えられる）。該パッケージは不必要な体積を作り出さないように、チップの形状に出来る限り近く適合する。
【０００３】
先験的に長方形であるチップの形状は、パッケージが長方形の形状を有することを要求し、それは患者にとって人間工学的でも快適でもない。
【０００４】
ＣＣＤ（「電荷結合素子（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅｓ）」）技術を用いて作られる放射線画像センサにおける人間工学及び快適性を改善するために、パッケージのコーナーをカットするか、又はそれらを丸くすることが既に提案されている。画像取得面を失うことを防ぐため、この場合それ自体がカットされたコーナーを有するチップを用いることが提案されて来ている。二つのカットされたコーナーを有するチップを伴うセンサ（該二つのコーナーはセンサが口内へ挿入される方向の前方に位置する）が提案されて来ており（図１）、四つのカットされたコーナーを有するセンサもまた提案されて来ている（図２）。これは例えば、チップの縁よりもむしろ中央における電荷読取りレジスタの設置のような、構造の調整をもたらす。これらの調整はＣＣＤ技術において可能である。それらはＣＭＯＳ技術、すなわち光電素子が光生成電荷を電圧又は電流へと変換するために、各画素にＭＯＳトランジスタで作られた能動素子を有し、そして各画素に対応する電流信号又は電圧信号が画素の各列にリンクした列導体において伝送される技術においては可能でない。
【０００５】
実際、これらの技術は電荷移動レジスタを使用せず、そして読取りシステムは非常に大きな画像領域を中和することなしにはチップの丁度中央に置かれることが出来ず、これは受入れられない。
【０００６】
しかしながら、ＣＭＯＳ技術はそれらが撮像マトリックス及びリンクする電子回路（制御回路、画像信号収集回路、画像処理回路等）の両方の単一集積回路チップにおいて容易な生産を可能にするため、非常に有益である。更に、これらはより少ないエネルギーを消費する技術であり、非常に有利である。
【０００７】
これがＣＭＯＳ技術と、カットされたコーナーを有するチップの人間工学的形状との利点を組み合わせることが必要な理由である。
【０００８】
しかしながら、この組合せを実施するには一つの相当な困難がある。この困難は、長方形の画像センサ・チップを概略的に描く図３を第一に参照することにより説明される。表面の大部分は、光電性の能動素子の行と列のマトリックス１０により占められる。
【０００９】
実際に、マトリックスは画素の各行に対して、同じ行の全ての画素をつなぐ一つ以上の行導体を含み、画素の各列に対して、一つの同じ列の全ての画素をつなぐ一つ以上の列導体を含む。
【００１０】
そのようなＣＭＯＳ技術のマトリックスは、以下を必要とする。
−画像読取り中に連続的に各行を指定するための行選択回路２０。これは純粋にデジタル回路であり、各行の正面に行選択ブロックを含む。
−アドレスを指定された行に対応する全ての記憶された信号の個々の読取り期間の間に、この行に対応する画像信号を記憶するために、原則としてこれらの電圧又は電流を記憶する回路を含む、決定された行のアドレス指定の間に列導体において存在する、電流又は電圧を読み取るための読取り回路３０。この行の画素から来て、記憶されている信号は、そこに回路３０の様々な電流又は電圧の読取りブロック（１列あたり１ブロック）が接続されている、マトリックスの出力導体（図示せず）において実際に順次読み取られる。該読取り回路３０はアナログ／デジタルのハイブリッド回路である。
−記憶されたばかりの行を読み取る作業の間、連続的に各列を指定するための列選択回路４０。列の指定は、この列に対応する記憶された信号がマトリックスの出力に伝送されることを可能にする。該列選択回路はデジタル回路である。それは各読取りブロックにリンクされた、従って各列にリンクされた選択ブロックを含む。この回路４０は、特に画像センサが読取り回路３０の出力において、高速アナログ−デジタル変換器を備えるとき、必ずしも無くてもよい。
−組立品が全体的な参照番号５０を与えられたスペース内に収容されている、様々な電子回路及びチップの入力／出力端子。これらの回路はとりわけ、行及び次に与えられた行に対する列の連続的なアドレス指定用のシーケンサを含むことができる。
【００１１】
読取り及び選択回路はマトリックスの周囲において、一方は複数の行の正面に配置され、他方は複数の列の正面に配置される。行選択回路２０は列に平行にマトリックスの垂直の縁に沿って延び、ブロックを各行の正面に有する。それは分割されて二つの垂直な縁に沿って延びることができる。読取り（及び記憶）回路３０は、例えば、マトリックスの水平な下部の縁に沿って延びる。列選択回路４０もまた該水平な下部の縁に沿って、読取り回路３０の下に延びる。スペース５０は回路４０の下方に延びる。
【００１２】
より正確には、行選択回路２０は列に平行に、マトリックスの垂直な縁の全体に沿って延びる複数の導体のアドレス指定バス（図示せず）、及び各行の正面の選択ブロックを含む。選択ブロックの入力はバスの導体であり、出力は基本要素のブロックに対応する行の全ての画素に水平につながる一つ以上の行導体である。
【００１３】
記憶及び電流又は電圧読取り回路３０は、各列に対して、読取り及び記憶機能を実行する基本要素の読取りブロックを含む。このブロックは、この列の正面に位置決めされ、それは入力としてこの列に対応する列導体を受ける。このブロックは緩衝増幅器、一つ以上の関連するコンデンサ、及びスイッチを含み得る。それはサンプルホルダーとして作用し、すなわち第一局面で、それは列導体に存在する電流値又は電圧値をサンプリングし、第二局面で、それはサンプリングされた電圧を、その内容が読み取られる（順次読取り、ブロック毎）まで記憶する。
【００１４】
列選択回路４０は、行に平行にマトリックスの水平な縁に沿って延びる幾つかの導体で形成されるアドレス指定バス（図示せず）、及び各列の正面の列選択ブロックを含む。この選択ブロックは、その入力がこのアドレス指定バスの導体であり、その出力が対応する列とリンクする電流又は電圧読取りブロックとマトリックスの出力導体との間に挿入されたスイッチを制御するための信号である、デコーディング回路である（しかし単純なシフト・レジスタであるかも知れない）。アドレス指定バスは基本要素のブロックを選定し、指定された列にリンクされたサンプルホルダーの出力を出力導体に接続する。該出力導体は行毎に、及び行の中の画素毎に、マトリックスの各画素に対応する画像信号を連続的に提供する。
【００１５】
従って、行のアドレス指定バスによってアドレス指定された行に対し、該行の全ての画素の信号はマトリックスの最下部に位置する読取りブロック３０内に記憶され、次にそれらは新たな行がアドレスを指定される前に、連続的に列のアドレス指定バスの制御の下に出力へ伝送される。
【００１６】
今、二つ又は四つのカットされたコーナーを有するマトリックスが図３の長方形マトリックスの代わりに使用される場合、行選択回路はマトリックスの縁とチップの縁との間の狭い残りのスペース内に収容される一方で、マトリックスの各行の正面に留まるために、マトリックスの面取り部を構成する斜めの縁に沿って部分的に延びる。これは、本質的に特段の問題を生じない。図４は二つのカットされたコーナーを有するマトリックスに関する全体配置を示す。
【００１７】
しかしながら、四つのカットされたコーナーを有するマトリックスの場合、列選択回路及び電流又は電圧読取り回路もまた、カットされたコーナーで終わっている列の正面に留まるために、これらのコーナーに沿って部分的に延びなければならない。この配置は定着したパターン・ノイズ（ＦＰＮ）を発生し得ることが注目されている。実際、アナログ回路の不均一な位置及び生産は定着したパターン・ノイズの形で画像内に見出される小さなゲインの差異を作り出す。個々の読取り回路は全て絶対的に同一であるべきだが、しかしそれらは実際的にそうではない。例えば増幅器のゲインとチップにおける増幅器の位置との間には依存関係の要因がある。増幅器が単一の行に位置する場合、幾何学的軸に沿ったこの依存関係の影響を修正することは全く容易である。それらが水平の行（一つの軸に沿った依存関係）及び斜めの行（二つの軸に沿った依存関係）の両方において位置する場合、この修正は更にずっと困難であり、構造にリンクする（そして技術的な不完全さだけにリンクするのではない）定着したノイズが、修正にもかかわらず残るであろう危険性がある。
【００１８】
更に、マトリックスの斜めのコーナーにおいては、長方形のマトリックスの場合のように水平の縁に沿った行選択ブロック及び、垂直の縁に沿った読取りブロックを持つことは不可能である。該二つの組は一つの同じ斜めの縁に沿って配置される。従って行選択ブロックを行の直近に置くべきか、又は読取りブロックを列の直近に置くべきかについて選択されなければならないが、しかし両方を同時に持つことは出来ない。ところで、両方の場合において、これは行のアドレス指定信号について読取りブロックの上を通すことを余儀なくさせる。これらの信号は、実質的に受入れられない容量効果を、該容量効果に対して極度に敏感な読取りブロック（これらは極小の電流又は電圧を測定するためのアナログ回路である）に及ぼす、大きな振幅のデジタル信号である。従って、デジタル信号を運ぶ行と読取りブロックとの間に遮蔽層を挿入することが必要であろう。これは読取りブロック（これらのブロックは原則として、用いられる技術が利用可能にする全ての導電層を使用する）の位置において得られる導電層の限られた数を考慮すると、実施が困難である。
【００１９】
図５及び６は四つのカットされたコーナーを有するマトリックスにおける、選択及び読取り回路の可能な位置を例証する構造の、二つの例を示す。行選択ブロック２０は図５においてマトリックスの面取り部の直近に、そして電流又は電圧読取りブロック３０は図６において面取り部の直近にある。
【発明の開示】
【課題を解決するための手段】
【００２０】
これらの構造にリンクした困難を解決するため、本発明は、カットされたコーナーを伴うチップを有する画像センサであって、センサは、光電素子の水平の行と垂直の列のマトリックスを備え、該マトリックスは、横幅Ｌの略長方形の形状及び四つの面取り部を有し、センサは、列の光電素子により検出されかつこの列にリンクされた列導体により伝送される画像信号を読むために、マトリックスの列の数だけ電流又は電圧読取りブロックを備え、電流又は電圧読取りブロックがマトリックスの水平な縁に沿って配置され、幅Ｌ１がマトリックスの幅Ｌよりも相当に小さい垂直の帯の中に全て収容されることを特徴とする、画像センサを提案する。
【００２１】
実際には、Ｌ’がマトリックスの下端部の幅、すなわち（電流又は電圧読取りブロックが位置する側の）マトリックスの下端部における面取り部同士の間に残る狭い横幅である場合、全てのブロックは幅Ｌ’内へ、又は幅Ｌ’におおよそ等しい幅の中へ取り付けられるであろう。
【００２２】
センサが、読取りブロックにリンクされた列選択ブロックを備える場合、これらの列選択ブロックは全て同じ幅Ｌ１の中に収容されるであろう。
【００２３】
第一の実施形態において、読取りブロックは全て同じピッチ（望ましくはそれらがリンクされている列のピッチ）で配置され、そして面取り部に沿って終わっている列にリンクされたブロックは、マトリックスの水平の縁に沿って終わっている列にリンクされたブロックの下方に位置している。読取りブロックは二列で配置され、一方は他方の下部に位置している。
【００２４】
第二の実施形態において、読取りブロックは、それらにリンクされている列のピッチよりも小さいブロック間のピッチで、マトリックスの水平の縁に沿って配置されている。全ての読取りブロックは、マトリックスの最大幅よりも相当小さい幅Ｌ１において、単一の行の中に収容されている。読取りブロックのピッチと画素のピッチとの間の比率は、該ブロックが主としてマトリックスの下端部の幅Ｌ’に適合するように、望ましくはおおよそＬ’／Ｌに等しい。
【００２５】
本発明の他の特徴及び利点は添付図面を参照して、以下の詳細説明から明らかになるであろう。
【発明を実施するための最良の形態】
【００２６】
本発明によるセンサの回路の全体配置を図７に示す。これに先行する図面のものと同一の参照番号は同じ機能を有する要素に対応する。
【００２７】
マトリックス１０は四つのカットされたコーナーを有する。コーナーは原則として４５°にカットされ、マトリックスのかなりの部分にわたりカットされる。例えば、マトリックスがその最大幅において合計Ｎの列と、その水平な基底部においてＮ’の列とを含む場合、Ｎ’は実際にはＮの半分であることが想定可能であり、それはカットされたコーナーが各々マトリックスの列の約１／４にわたって延びることを意味する。
【００２８】
Ｌはマトリックスの全体幅を意味すると理解され、Ｌ’は水平な基底部の幅を意味すると理解される（水平という用語はアドレス指定行に平行な方向に相当し、垂直という用語は収集された信号を提供する列に平行な方向に相当する）。Ｌ’は従って約Ｌ／２に等しくなり得る。
【００２９】
行選択回路２０はマトリックスの垂直な縁に沿って、及びこの垂直な縁に隣接する斜めの縁の両方に沿って延びる。それらは互いの上に並列された一連の長方形及び平行四辺形の形で示され、各々の（垂直な縁に沿った）長方形又は（斜めの縁に沿った）平行四辺形は、マトリックスのそれぞれの行を選択するブロックに対応し、この行の正面にある。対称性のため、列選択回路は又他の垂直な縁及び他の二つの斜めの縁にわたって延び得る。該対称性はマトリックスを二つに切り分ける垂直の中心線に関してである。この配置は任意である。それは心出し、冗長性、及びマトリックスの中心画素へのアクセス時間の削減の理由で有用である。それは図示されていない。
【００３０】
本発明によれば、電流又は電圧読取り回路はマトリックスの幅Ｌよりも明らかに小さく、望ましくはマトリックスの水平の基底部の幅Ｌ’に近い、水平方向に測定された幅Ｌ１の中に並んで一つ又は二つの水平の行に配置されている、一連の個々のブロック（マトリックス１列あたり１ブロック）で作り出される。個々のブロックは各々がそれぞれの列に対応する、並べられた長方形により表わされる。
【００３１】
図７において、読取りブロックは二つの水平な行３０と３０’の中及び幅Ｌ１の垂直な帯内に配置されている。
【００３２】
マトリックスの水平の基底部に導く列にリンクされた、個々の読取りブロックの全てはこの基底部の直下の第一行３０に配置され、一つのブロックが各列の下方に位置し、ブロックの分布ピッチは列の分布ピッチと同じ、すなわち水平方向のマトリックスの画素ピッチと同じである。マトリックスの面取り部へと導く列にそれゆえリンクされた全ての他の読取りブロックは、第一行のブロック下方の第二の水平な行３０’に同じピッチで配置される。二つの行のブロックは互いに同一であることが望ましい。それらはしかしながら第一行のそれらに対して対称に（水平の線に関して対称に）配置され得る。
【００３３】
列選択回路４０がある場合（一般の場合）、それは二つの読取りブロック３０と３０’との間に位置する。
【００３４】
面取り部の一つ（図中で左の面取り部）において終わっている列から来る列導体は、この面取り部に沿って延び、それから行３０及び列選択回路４０に沿って第二の行３０’の左半分の読取りブロックの所まで垂直に走る、複数の導体バス６０（面取り部で終わっている列があるだけの数の導体がある）において共にグループ化される。このバスは面取り部に沿って位置する行のデコーディングブロック２０とマトリックスの斜めの縁との間に挿入されることが望ましい。行選択導体はこの場合列導体バスを横切り、そして一定の電位に達したシールド導電層は、行に適用されるデジタル信号が、列導体のアナログ電位に対して読取りを妨害するであろう容量効果をもたらすことを防ぐために、行導体と列導体間でそれらが交差する点において挿入されることが望ましい。これらの交差は読取りブロックがそこに無い場合に生じる。その結果として、その間の僅か二つの導電層と一つの絶縁層だけで、それらを技術的に達成することは容易である。
【００３５】
マトリックスの反対側では、右の面取り部において、列導体は別の複数の導体バス７０へ共にグループ化される。このバス７０は面取り部に沿って走り、次に回路３０及び４０に沿って下降し、読取りブロックの行３０’の右半分につながる。
【００３６】
入力／出力端子及び他の機能回路を収容するために用いられる領域５０は、充填の割合を最適化するように、マトリックスの水平な下部の縁の下と、斜めの縁の下との双方のチップの基底部まで延びる。
【００３７】
電流又は電圧読取りブロック（３０、３０’）は互いに平行に配置され、二次元の構造に関連付けられるであろう、顕著で制御出来ない定着したパターン・ノイズ（ＦＰＮ）を何ら発生しない。行選択回路（２０）に関して、それらはバイナリ・データのみを扱い、それゆえ垂直の列における、及び面取り部に沿ったそれらの位置から生じるであろう二次元構造に関連付けられる定着したノイズには敏感でない。
【００３８】
ブロック３０’は必ずしもマトリックスの水平方向基底部の幅Ｌ１の全てを占める必要はない。
【００３９】
図８は全ての読取りブロックが、Ｌよりも狭く、望ましくはおおよそマトリックスの水平方向基底部の幅Ｌ’である幅Ｌ１の中で、単一の水平の行３０に並んで配置されている別の実施形態を示す。該ブロックはマトリックスの列のピッチよりも小さい、すなわち行の画素のピッチよりも小さいピッチで並列される。該ピッチは、全ての読取りブロックが幅Ｌ１内に収まるように、画素列のピッチに対してＬ１／Ｌの比率（実際には約Ｌ’／Ｌ、そして例えばＬ’＝Ｌ／２の場合は１／２）にある。列のピッチが約１０μｍである場合、数個のトランジスタを有する電流又は電圧読取りブロックを５μｍのピッチへと収めることは容易である。
【００４０】
列選択回路４０がある場合、それは読取りブロックの行３０の下に位置し、列選択ブロックは読取りブロックと同じピッチにある。
【００４１】
列導体バス８０（左側）及び列導体バス９０（右側）は（マトリックスと左のバス８０用の行デコーダとの間の）それぞれの斜めの縁と（マトリックスと読取りブロックとの間の）マトリックスの水平な下部の縁に沿って延びる。それらは左又は右の面取り部から来るか、或いはマトリックスの下部の縁から来るかに拘わらず、各々の列導体を単一の行３０の対応する読取りブロックに連れて来る。これらのバスは、読取りブロックのピッチがマトリックスの画素列のピッチと同じではないため、水平の縁へ降りてくる列に関してさえも、読取りブロックがマトリックスの画素列の下方に位置していない故に必要である。マトリックスの僅か一つか二つの中央の列のみが、対応するブロックの上で終わる。
【００４２】
図９は導体バス８０の構造をより明確に説明するために、図８の配置の拡大視図を示す。それはマトリックスの水平な下部の縁の上で終わっている列Ｃａから来る８０ａのような導体を含み、この導体８０ａはマトリックスの水平な下部の縁の下に位置するが、しかし列Ｃａの正面に位置しない読取りブロック３０ａへ延びている。それは又斜めの縁の上で終わっている列Ｃｂから来る８０ｂのような導体を含み、これらの導体８０ｂはマトリックスの水平な下部の縁の下に位置する読取りブロック３０ｂへ延びている。導体８０は一つ以上のメタライゼーション層で作られることができ、幾つかの重ねられた層の使用はバスの幅を低減する。
【００４３】
画素列のピッチはＰである。読取りブロックのピッチはＰ．（Ｌ１／Ｌ）であり、それはＰよりも小さい。
【００４４】
本発明はサイズ及び患者の快適さが重要なパラメータである、特に口内歯科放射線画像センサに適用され得る。
【００４５】
この場合、チップは一辺あたり約２０ｍｍ、例えば２０ｍｍの幅Ｌ及び１０ｍｍ、すなわち約半分の基底幅Ｌ’の寸法を有することができる。
【図面の簡単な説明】
【００４６】
【図１】既知の画像センサ構造を示す。
【図２】既知の画像センサ構造を示す。
【図３】既知の画像センサ構造を示す。
【図４】二つのカットされたコーナーを有するセンサに対して可能な回路の全体配置を示す。
【図５】四つのカットされたコーナーを有するセンサに対して可能な全体配置を示す。
【図６】四つのカットされたコーナーを有するセンサに対して可能な全体配置を示す。
【図７】本発明による第一の実施形態におけるセンサを示す。
【図８】本発明による第二の実施形態におけるセンサを示す。
【図９】図８の実施形態の構造的詳細を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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