(57)【特許請求の範囲】
【請求項１】
垂直かつ可変の磁化を持つ記憶層、トンネルバリア層、及び、垂直かつ不変の磁化を持つ参照層を備え、これらの層が第１の方向にこの順番で積層される第１の磁気抵抗素子と、
前記第１の方向に交差する方向に前記記憶層に対して並んで設けられ、垂直かつ不変の磁化を持つ第１のシフト補正層とを具備し、
前記参照層の磁化方向と前記第１のシフト補正層の磁化方向は、同じであり、
前記第１のシフト補正層は、前記記憶層の前記トンネルバリア層側とは反対側の表面よりも、前記トンネルバリア層側とは反対側に突出する
磁気メモリ。
【請求項２】
垂直かつ可変の磁化を持つ記憶層、トンネルバリア層、及び、垂直かつ不変の磁化を持つ参照層を備え、これらの層が前記第１の方向にこの順番で積層される第２の磁気抵抗素子と、
前記第１の方向に交差する方向に前記第２の磁気抵抗素子の前記記憶層に対して並んで設けられ、垂直かつ不変の磁化を持つ第２のシフト補正層と、
前記第１の磁気抵抗素子に接続され、前記第１の方向に交差する第２の方向に延びる第１の導電線と、
前記第２の磁気抵抗素子に接続され、前記第２の方向に延びる第２の導電線とをさらに具備し、
前記第２の磁気抵抗素子の前記参照層の磁化方向と前記第２のシフト補正層の磁化方向は、同じであり、
前記第１及び第２の導電線は、前記第１及び第２の方向に交差する第３の方向に並び、
前記第１及び第２のシフト補正層は、互いに分断される
請求項１に記載の磁気メモリ。
【請求項３】
前記第１のシフト補正層の前記第３の方向の幅は、前記第１の磁気抵抗素子の前記第３の方向の幅と実質的に同じ、又は、それ以上であり、
前記第２のシフト補正層の前記第３の方向の幅は、前記第２の磁気抵抗素子の前記第３の方向の幅と実質的に同じ、又は、それ以上である
請求項２に記載の磁気メモリ。
【請求項４】
前記第１の導電線は、前記第１の磁気抵抗素子の前記参照層、及び、前記第１のシフト補正層に接続され、
前記第２の導電線は、前記第２の磁気抵抗素子の前記参照層、及び、前記第２のシフト補正層に接続される
請求項２に記載の磁気メモリ。
【請求項５】
垂直かつ可変の磁化を持つ記憶層、トンネルバリア層、及び、垂直かつ不変の磁化を持つ参照層を備え、これらの層が前記第１の方向にこの順番で積層される第３の磁気抵抗素子をさらに具備し、
前記第１及び第３の磁気抵抗素子の前記参照層は、互いに結合された状態で前記第２の方向に延び、かつ、前記第１の導電線に接続される
請求項２に記載の磁気メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、磁気メモリに関する。
【背景技術】
【０００２】
磁気メモリ、例えば、磁気ランダムアクセスメモリは、データを磁気抵抗素子（Magnetoresistive element）に記憶する。また、磁気抵抗素子は、例えば、垂直かつ不変の磁化を持つ参照層（強磁性層）、垂直かつ可変の磁化を持つ記憶層（強磁性層）、及び、これらの間のトンネルバリア層（絶縁層）を基本構造とする。
【０００３】
ここで、例えば、スピントランスファにより書き込みを行うとき、磁化反転のために必要なスピン注入電流の値を小さくし、かつ、書き込み後のデータの反転を防止するには、参照層からの漏れ磁界（Stray magnetic field）による記憶層のＲＨカーブ（Looped Resistance (R)-Magnetic fied (H) curve）のシフトを元に戻す、即ち、補正することが有効である。
【０００４】
このＲＨカーブのシフトを補正するために用いられるのがシフト補正層（不変の磁化を持つ強磁性層）である。このシフト補正層は、一般的には、トップピン型（記憶層上に参照層が配置される構造）の磁気抵抗素子において、参照層上に積層され、かつ、補正磁界により記憶層に印加される漏れ磁界を打ち消す。
【０００５】
しかし、磁気抵抗素子が微細化されてくると、シフト補正層により、記憶層のＲＨカーブのシフトを補正することが難しくなる。なぜなら、微細化により参照層の平面サイズが小さくなると、記憶層の位置での参照層からの漏れ磁界が大きくなる反面、シフト補正層は、参照層の厚さの分だけ記憶層から離れるため、記憶層の位置でのシフト補正層からの補正磁界が参照層からの漏れ磁界より小さくなるからである。
【０００６】
従って、磁気抵抗素子の微細化を前提としたとき、シフト補正層からの補正磁界により記憶層に印加される漏れ磁界を打ち消すためには、参照層の飽和磁化を小さくすることにより漏れ磁界を小さくする、参照層を薄くすることにより補正磁界を大きくする、などの対策が必要である。
【０００７】
一方で、参照層は、垂直磁化を保つために、垂直磁気異方性エネルギーを大きくしなければならず、そのためにはある程度の厚さが必要となるため、薄く形成することで漏れ磁界を打ち消すことが難しい。即ち、シフト補正層からの補正磁界により記憶層に印加される漏れ磁界を打ち消すためには、参照層の飽和磁化を小さくするのが望ましい。
【０００８】
しかし、参照層の飽和磁化を小さくすると、参照層を構成する材料の選択や、プロセス条件の確立などが難しくなる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１０−８０６４９号公報
【特許文献２】米国特許公開第２０１０／００８００５０号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１０】
実施形態は、微細化に応じて参照層の飽和磁化を小さくしなくても、記憶層のＲＨカーブのシフトを補正可能な磁気メモリを提案する。
【課題を解決するための手段】
【００１１】
実施形態によれば、磁気メモリは、垂直かつ可変の磁化を持つ記憶層、トンネルバリア層、及び、垂直かつ不変の磁化を持つ参照層を備え、これらの層が第１の方向にこの順番で積層される第１の磁気抵抗素子と、前記第１の方向に交差する方向に前記記憶層に対して並んで設けられ、垂直かつ不変の磁化を持つ第１のシフト補正層とを具備し、前記参照層の磁化方向と前記第１のシフト補正層の磁化方向は、同じであり、前記第１のシフト補正層は、前記記憶層の前記トンネルバリア層側とは反対側の表面よりも、前記トンネルバリア層側とは反対側に突出する。
【図面の簡単な説明】
【００１２】
【図１】磁気抵抗素子を示す図。
【図２】シフト補正層を備える磁気抵抗素子を示す図。
【図３】磁気メモリを示す図。
【図４】図３の領域Ｘの構造の第１の実施例を示す斜視図。
【図５】図４の構造の平面図。
【図６】図５のＶＩ−ＶＩ線に沿う断面図。
【図７】図５のＶＩＩ−ＶＩＩ線に沿う断面図。
【図８】シミュレーションモデルを示す図。
【図９】記憶層内の漏れ磁界の強度を示す図。
【図１０】記憶層内の漏れ磁界の強度を示す図。
【図１１】図３の領域Ｘの構造の第２の実施例を示す平面図。
【図１２】図１１のＸＩＩ−ＸＩＩ線に沿う断面図。
【図１３】図１１のＸＩＩＩ−ＸＩＩＩ線に沿う断面図。
【図１４】図３の領域Ｘの構造の第３の実施例を示す平面図。
【図１５】図１４のＸＶ−ＸＶ線に沿う断面図。
【図１６】図１４のＸＶＩ−ＸＶＩ線に沿う断面図。
【図１７】シミュレーションモデルを示す図。
【図１８】漏れ磁界と補正磁界の強度を示す図。
【図１９】記憶層内の漏れ磁界の強度を示す図。
【図２０】シミュレーションモデルを示す図。
【図２１】漏れ磁界と補正磁界の強度を示す図。
【図２２】記憶層内の漏れ磁界の強度を示す図。
【図２３】漏れ磁界と参照層の厚さの関係を示す図。
【図２４】補正磁界と参照層の厚さの関係を示す図。
【図２５】参照層の飽和磁化と厚さの関係を示す図。
【図２６】製造方法を示す図。
【図２７】製造方法を示す図。
【図２８】製造方法を示す図。
【図２９】製造方法を示す図。
【図３０】製造方法を示す図。
【図３１】製造方法を示す図。
【図３２】製造方法を示す図。
【図３３】製造方法を示す図。
【図３４】製造方法を示す図。
【図３５】製造方法を示す図。
【図３６】製造方法を示す図。
【図３７】製造方法を示す図。
【図３８】製造方法を示す図。
【図３９】製造方法を示す図。
【図４０】製造方法を示す図。
【図４１】製造方法を示す図。
【図４２】製造方法を示す図。
【図４３】製造方法を示す図。
【図４４】製造方法を示す図。
【図４５】磁気ランダムアクセスメモリを示す図。
【図４６】制御回路を示す図。
【図４７】デコーダを示す図。
【図４８】メモリセルを示す図。
【図４９】書き込み波形を示す図。
【図５０】読み出し波形を示す図。
【発明を実施するための形態】
【００１３】
以下、図面を参照しながら実施形態を説明する。
【００１４】
１．  磁気抵抗素子とシフト補正層
以下の実施例は、垂直磁化を持ち、かつ、記憶層のＲＨカーブのシフトをシフト補正層（Shift correction layer）により補正する磁気抵抗素子を対象とする。そこで、まず、そのような磁気抵抗素子とシフト補正層について説明する。
【００１５】
尚、本明細書において、垂直磁化とは、強磁性層の残留磁化の磁化方向がその強磁性層の膜面（上面／下面）に対して垂直又はほぼ垂直となることである。ほぼ垂直とは、強磁性層の残留磁化の磁化方向がその強磁性層の膜面に対して、４５°＜θ≦９０°の範囲内にあることを意味する。
【００１６】
図１は、磁気抵抗素子の基本構造を示している。
【００１７】
磁気抵抗素子ＭＴＪは、第１の方向に、垂直かつ可変の磁化を持つ記憶層（強磁性層）１０、トンネルバリア層（絶縁層）１１、及び、垂直かつ不変の磁化を持つ参照層（強磁性層）１２の順番で配置される、積層構造を備える。
【００１８】
ここで、不変の磁化とは、書き込み前後において磁化方向が変化しないこと、可変の磁化とは、書き込み前後において磁化方向が逆向きに変化し得ることを意味する。
【００１９】
また、書き込みとは、スピン注入電流（スピン偏極された電子）を磁気抵抗素子ＭＴＪに流すことにより記憶層１０の磁化にスピントルクを与えるスピントランスファ書き込みを意味する。
【００２０】
例えば、スピン注入電流を記憶層１０から参照層１２に向かって流すとき、参照層１２の磁化と同じ向きにスピン偏極された電子が記憶層１０内に注入され、記憶層１０内の磁化にスピントルクを与えるため、記憶層１０の磁化方向は、参照層１２の磁化方向と同じ（パラレル状態）になる。
【００２１】
また、スピン注入電流を参照層１２から記憶層１０に向かって流すとき、記憶層１０から参照層１２に向かう電子のうち参照層１２の磁化と逆向きにスピン偏極された電子が記憶層１０内に戻され、記憶層１０内の磁化にスピントルクを与えるため、記憶層１０の磁化方向は、参照層１２の磁化方向と逆（アンチパラレル状態）になる。
【００２２】
磁気抵抗素子ＭＴＪの抵抗値は、磁気抵抗効果により、参照層１２と記憶層１０の相対的な磁化方向に依存して変化する。即ち、磁気抵抗素子ＭＴＪの抵抗値は、パラレル状態のときに低くなり、アンチパラレル状態のときに高くなる。パラレル状態の抵抗値をＲ０とし、アンチパラレル状態の抵抗値をＲ１としたとき、（Ｒ１−Ｒ０）／Ｒ０で定義される値は、ＭＲ（磁気抵抗）比と呼ばれる。
【００２３】
ＭＲ比は、磁気抵抗素子ＭＴＪを構成する材料や、プロセス条件などによって変化するが、これをできるだけ大きくすることが読み出し／書き込みを安定的に行うにあたって望ましい。なぜなら、パラレル状態／アンチパラレル状態が、例えば、データの“０”／“１”に割り当てられるからである。現時点においては、数１０％〜数１００％のＭＲ比を持つ磁気抵抗素子ＭＴＪが開発されている。
【００２４】
尚、本例では、参照層１２の磁化は、記憶層１０側を向いた状態で固定されているが、記憶層１０とは反対側を向いた状態で固定されていてもよい。また、半導体基板上に磁気抵抗素子ＭＴＪを配置するとき、参照層１２と記憶層１０の上下関係は、限定されない。
【００２５】
例えば、参照層１２が記憶層１０よりも上にあるときは、磁気抵抗素子ＭＴＪは、トップピン型と呼ばれ、参照層１２が記憶層１０よりも下にあるときは、磁気抵抗素子ＭＴＪは、ボトムピン型と呼ばれる。
【００２６】
図２は、シフト補正層を有する磁気抵抗素子を示している。
【００２７】
磁気抵抗素子ＭＴＪは、第１の方向に、垂直かつ可変の磁化を持つ記憶層（強磁性層）１０、トンネルバリア層（絶縁層）１１、及び、垂直かつ不変の磁化を持つ参照層（強磁性層）１２の順番で配置される、積層構造を備える。
【００２８】
また、磁気抵抗素子ＭＴＪは、参照層１２側に、垂直かつ不変の磁化を持つシフト補正層（強磁性層）１３を備える。参照層１２とシフト補正層１３の間には、非磁性層（例えば、金属層）１４が配置される。
【００２９】
本例では、参照層１２と記憶層１０は、垂直磁化を有する。この場合、参照層１２からの漏れ磁界は、記憶層１０の磁化方向（垂直方向）を向くため、記憶層１０に大きな垂直成分を持つ漏れ磁界が印加される。この漏れ磁界は、記憶層１０の磁化方向を参照層１２の磁化方向と同じ（パラレル状態）にする方向に作用する。
【００３０】
従って、記憶層１０のＲＨカーブがシフトする。
【００３１】
即ち、磁気抵抗素子ＭＴＪをアンチパラレル状態からパラレル状態に変化させるときは、小さなスピン注入電流を磁気抵抗素子ＭＴＪに流せば足りるのに対し、磁気抵抗素子ＭＴＪをパラレル状態からアンチパラレル状態に変化させるときは、大きなスピン注入電流を磁気抵抗素子ＭＴＪに流さなければならない。
【００３２】
また、アンチパラレル状態は、参照層１２からの漏れ磁界のため不安定になる。
【００３３】
即ち、漏れ磁界が記憶層１０の保磁力よりも大きくなると、記憶層１０は、アンチパラレル状態を保持できなくなってしまう。また、漏れ磁界が記憶層１０の保持力より小さいときであっても、熱擾乱による磁化のゆらぎを考慮すると、記憶層１０の磁化は、漏れ磁界によってアンチパラレル状態からパラレル状態に反転してしまうことがある。
【００３４】
シフト補正層１３は、このような問題を解決するために設けられる。
【００３５】
本例では、参照層１２とシフト補正層１３は、互いに積層される。この場合、シフト補正層１３の磁化方向は、参照層１２の磁化方向とは逆向きに設定される。これにより、記憶層１０において、参照層１２からの漏れ磁界をシフト補正層１３からの補正磁界により相殺し、記憶層１０のＲＨカーブのシフトを補正することが可能になる。
【００３６】
しかし、磁気抵抗素子が微細化されてくると、シフト補正層１３により、記憶層１０のＲＨカーブのシフトを補正することが難しくなる。なぜなら、微細化により参照層の平面サイズが小さくなると、記憶層の位置での参照層からの漏れ磁界が大きくなる反面、シフト補正層は、参照層の厚さの分だけ記憶層から離れるため、記憶層の位置でのシフト補正層からの補正磁界が参照層からの漏れ磁界より小さくなるからである。
【００３７】
また、既に述べたように、磁気抵抗素子の微細化を前提としたとき、参照層１２の飽和磁化を小さくすることにより参照層１２からの漏れ磁界を小さくし、シフト補正層１３からの補正磁界で記憶層１０に印加される漏れ磁界を打ち消すことは、参照層１２の材料及びプロセス条件の選択の範囲を狭めることから、現実的ではない。
【００３８】
そこで、以下の実施例では、磁気抵抗素子の微細化に応じて参照層１２の飽和磁化を小さくしなくても、記憶層１０のＲＨカーブのシフトを補正可能な磁気メモリを提案する。
【００３９】
２．  磁気メモリ  
２．−１．  セル構造
図３は、磁気メモリを示している。
【００４０】
同図は、１つのメモリセルＭＣが１つの磁気抵抗素子ＭＴＪと１つの選択トランジスタＳＴを備えるセル構造を示している。このセル構造は、後述するデバイス構造の実施例を分かり易く説明するために挙げた一例であり、その実施例がこのセル構造に限定されるという主旨ではない。
【００４１】
従って、後述するデバイス構造の実施例は、当然に、同図以外のセル構造、例えば、１つのメモリセルが１つの磁気抵抗素子と２つの選択トランジスタを備えるセル構造、１つの磁気抵抗素子が互いに交差する２つの導電線間に配置されるセル構造などに適用することも可能である。
【００４２】
メモリセルアレイ２０は、アレイ状に配置される複数のメモリセルＭＣを備える。
【００４３】
１つのメモリセルＭＣは、直列接続される１つの磁気抵抗素子ＭＴＪと１つの選択トランジスタＳＴを備える。
【００４４】
また、複数のメモリセルＭＣは、第１及び第２のビット線ＢＬ，ｂＢＬ間に接続される。本例では、各メモリセルＭＣの磁気抵抗素子ＭＴＪ側の一端は、第１のビット線ＢＬに接続され、各メモリセルＭＣの選択トランジスタＳＴ側の一端は、第２のビット線ｂＢＬに接続される。
【００４５】
第１及び第２のビット線ＢＬ，ｂＢＬは、第２の方向に延び、その一端は、ビット線ドライバ／シンカー２１に接続される。ビット線ドライバ／シンカー２１は、書き込み時に、例えば、選択された１つのメモリセルＭＣ内の磁気抵抗素子ＭＴＪに、スピン注入電流（書き込みデータの値に応じて向きが変わる）を流す。
【００４６】
各メモリセルＭＣの選択トランジスタＳＴ側の制御端子（ゲート電極）は、ワード線ＷＬに接続される。ワード線ＷＬは、第３の方向に延び、その一端は、ワード線ドライバ２２に接続される。ワード線ドライバ２２は、書き込み時に、例えば、選択された１つのメモリセルＭＣに接続されるワード線ＷＬを活性化する。
【００４７】
２．−２．  第１の実施例  
２．−２．−１．  構造
図４は、図３の領域Ｘの構造を示している。また、図５は、図４の構造の平面図、図６は、図５のＶＩ−ＶＩ線に沿う断面図、図７は、図５のＶＩＩ−ＶＩＩ線に沿う断面図である。
【００４８】
この構造は、シフト補正層１３の位置に特徴を有する。
【００４９】
絶縁層１５は、例えば、酸化シリコン層である。メモリセルの選択トランジスタは、例えば、半導体基板上に配置され、かつ、絶縁層１５により覆われる。複数の下部電極１６は、絶縁層１５上に配置される。磁気抵抗素子ＭＴＪは、それぞれ、下部電極１６上に配置される。
【００５０】
下部電極１６は、それぞれその上に配置された磁気抵抗素子ＭＴＪを貫通する電流パスが発生するように、所定の導電線に接続される。例えば、下部電極１６は、それぞれビアを介して、半導体基板上の選択トランジスタに接続され、選択トランジスタは、さらに、ビット線に接続される。
【００５１】
複数の磁気抵抗素子ＭＴＪの各々は、第１の方向に、垂直かつ可変の磁化を持つ記憶層１０、トンネルバリア層１１、及び、垂直かつ不変の磁化を持つ参照層１２の順番で配置される積層構造を備える。また、複数の磁気抵抗素子ＭＴＪは、第２及び第３の方向に、アレイ状に配置される。
【００５２】
複数の磁気抵抗素子ＭＴＪの側面（第２及び第３の方向にある表面及びそれらの間にある表面）は、保護層１７により覆われる。保護層１７は、例えば、窒化シリコン層などの絶縁層を備える。
【００５３】
保護層１７は、記憶層１０の側面の全体を覆っている必要があるが、参照層１２の側面については、全体を覆っていてもよいし、一部のみを覆っていてもよい。即ち、保護層１７が参照層１２の側面の一部のみを覆うときは、参照層１２とシフト補正層１３とが互いに接触していてもよい。
【００５４】
保護層１７は、単層であっても、複数の層を備えていてもよい。
【００５５】
シフト補正層１３は、磁気抵抗素子ＭＴＪの記憶層１０の第１の方向に直交する方向に少なくとも対向し、かつ、垂直かつ不変の磁化を持つ。本例では、シフト補正層１３は、磁気抵抗素子ＭＴＪの周囲、少なくとも、磁気抵抗素子ＭＴＪの記憶層１０の周囲に配置される。シフト補正層１３の磁化方向は、参照層１２の磁化方向と同じである。
【００５６】
シフト補正層１３は、記憶層１０の直ぐ横に配置されるため、微細化に応じて参照層の飽和磁化を小さくしなくても、シフト補正層１３により記憶層１０のＲＨカーブのシフトを補正することができる。
【００５７】
本例では、参照層１２の磁化方向及びシフト補正層１３の磁化方向は、共に上向きであるが、これを共に下向きに変えることもできる。
【００５８】
また、シフト補正層１３の第３の方向の端部Ｅは、第３の方向に隣接する２つの磁気抵抗素子ＭＴＪ間のスペースの中心Ｏを通り、第２の方向に延びる線Ｌよりも、内側に位置する。例えば、シフト補正層１３の第３の方向の幅は、各ビット線ＢＬの第３の方向の幅と実質的に同じである。
【００５９】
このため、シフト補正層１３は、複数のビット線ＢＬのライン＆スペースのピッチの縮小の制約となることはない。
【００６０】
ここで、シフト補正層１３の幅に関し、実質的に同じとは、シフト補正層１３及び各ビット線ＢＬの第３の方向にある側面が、絶縁層１５の上面に対して垂直である場合と、絶縁層１５の上面に対して斜めである場合（テーパー状である場合）との双方を含む。
【００６１】
記憶層１０とシフト補正層１３との位置関係について検証する。
【００６２】
記憶層１０とシフト補正層１３は、それぞれ第１の方向に、参照層１２側の第１の表面（上面）と、参照層１２側とは反対側の第２の表面（下面）とを備える。記憶層１０の第２の表面は、例えば、図７において「Ａ」で示される。
【００６３】
この場合、シフト補正層１３の第２の表面（下面）は、記憶層１０の第２の表面（下面）Ａよりも参照層１２側とは反対側（下側）に突出するのが望ましい。これは、記憶層１０の側面の全体をシフト補正層１３で取り囲むことにより、記憶層１０のＲＨカーブのシフトの補正を容易化するためである。
【００６４】
尚、その突出幅は、デバイス構造上、最大で、記憶層１０の第２の表面（下面）Ａから絶縁層１５の上面（図７において「Ｂ」で示される）までとなる。
【００６５】
突出幅についてのシミュレーション結果については後述する。
【００６６】
複数のビット線（導電線）ＢＬは、第２の方向に延び、第２の方向に並ぶ複数の磁気抵抗素子ＭＴＪに共通に接続される。
【００６７】
本例では、記憶層１０に対してシフト補正層１３が配置される方向とビット線ＢＬが延びる第２の方向が同じである。但し、これら２つの方向は、互いに異なっていてもよい。即ち、本実施例では、記憶層１０のＲＨカーブのシフト補正を行うために、シフト補正層１３が磁気抵抗素子ＭＴＪの記憶層１０の第１の方向に直交する方向に少なくとも対向していればよい。
【００６８】
また、各ビット線ＢＬは、複数の磁気抵抗素子ＭＴＪの参照層１２及びシフト補正層１３に接続される。但し、各ビット線ＢＬは、シフト補正層１３と絶縁されていてもよい。また、複数の磁気抵抗素子ＭＴＪと各ビット線ＢＬとの間に、キャップ層、ハードマスク層、ビアなどの導電層が配置されていてもよい。
【００６９】
本例では、複数の磁気抵抗素子ＭＴＪの間がスペースとなっているが、このスペースは、例えば、層間絶縁層により埋め込まれる。層間絶縁層の埋め込みについては、様々な方法が考えられ、また、本実施例の特徴を説明するに当たっては、必須の条件ではないため、ここでの説明を省略する。
【００７０】
層間絶縁層の例については、後述する製造方法に示す。
【００７１】
また、シフト補正層１３の下地は、絶縁層１５であるが、シフト補正層１３を構成する磁性膜の結晶性を改善する等の目的から、シフト補正層１３と絶縁層１５との間に下地電極（例えば、下地電極１６と同じ材料）を設けてもよい。
【００７２】
但し、この場合、シフト補正層１３の下地としての下地電極と、磁気抵抗素子ＭＴＪの下地電極１６とは、互いに絶縁されている必要がある。
【００７３】
また、シフト補正層１３の第３の方向の幅は、磁気抵抗素子ＭＴＪの第３の方向の幅と実質的に同じ、又は、それ以上であるのが望ましい。
【００７４】
２．−２．−２．  材料例
図４乃至図７の構造内の各要素の材料例について説明する。
【００７５】
絶縁層１５及び保護層１７は、例えば、ＳｉＯ２、Ｓｉ-Ｎ、ＳｉＯＮ、Ａｌ-Ｏ、ＭｇＯなどの絶縁材料を備える。下部電極１６は、例えば、Ｔａ，Ｗ，Ｎｂ，Ｍｏ、Ｔｉ、ＴｉＮ、ＷＮ、Ｃｕ、ＣｕＮなどの金属もしくは導電性材料を備える。
【００７６】
垂直磁化を持つ記憶層１０及び参照層１２としては、強磁性材料やフェリ磁性材料が用いられ、例えば、Ｆｅ、Ｃｏ、Ｎｉ、Ｍｎ又は、これらの少なくとも１つを含む化合物を備える。
【００７７】
例えば、下側となる記憶層１０は、Ｐｄ(厚さ０．４ｎｍ)とＣｏ(厚さ０．４ｎｍ)とからなる層を２回積み重ねた構造と、この構造上のＴａ(厚さ０．３ｎｍ)及びＣｏＦｅＢ(厚さ１ｎｍ)とを備える。また、上側となる参照層１２は、ＣｏＦｅＢ(厚さ１ｎｍ)とＰｄ(厚さ０．４ｎｍ)とＣｏ(厚さ０．４ｎｍ)とからなる層を１０回積み重ねた構造を備える。
【００７８】
記憶層１０及び参照層１２は、結晶磁気異方性又は界面磁気異方性により、膜面に対して垂直方向に磁化容易軸を持つ。また、垂直磁気異方性は、磁性層と非磁性層とを積層させた人工格子構造により実現することも可能である。
【００７９】
また、記憶層１０及び参照層１２は、垂直磁気異方性を持つ磁性層と面内磁気異方性を持つ磁性層との積層であるが、全体としては、磁化方向が膜面に対して垂直方向となる垂直磁化膜を用いてもよい。
【００８０】
トンネルバリア層１１は、絶縁材料からなる薄膜が用いられ、例えば、体心立方格子（ＢＣＣ）構造で、（００１）面に配向したＭｇＯ（厚さ１ｎｍ）を備える。
【００８１】
垂直磁化を持つシフト補正層１３は、強磁性材料やフェリ磁性材料が用いられ、例えば、Ｆｅ、Ｃｏ、Ｎｉ、Ｍｎ又は、これらの少なくとも１つを含む化合物を備える。例えば、シフト補正層１３は、Ｐｄ(厚さ０．４ｎｍ)とＣｏ(厚さ０．４ｎｍ)とからなる層を２０回積み重ねた構造を備える。
【００８２】
ビット線（導電線）ＢＬは、Ａｌ、Ｃｕ、Ｗなどの金属を備える。また、ビット線ＢＬは、磁性層を備えていてもよいし、磁性層と非磁性層の積層構造であってもよい。ビット線ＢＬが磁性層を含むときは、磁性層の磁化方向は、シフト補正層１３の磁化方向と同じであるのが望ましい。
【００８３】
２．−２．−３．  突出幅のシミュレーション結果
次に、第１の実施例の構造を採用したとき、記憶層内において、参照層からの漏れ磁界がシフト補正層からの補正磁界によりキャンセルされる、という効果を検証する。
【００８４】
このシミュレーションの対象となったデバイスモデルを説明する。
【００８５】
図８は、デバイスモデルを示している。
【００８６】
同図において、図４乃至図７の要素と同じ要素には同じ符号が付されている。
【００８７】
メモリセルアレイ領域は、２０μｍ×２０μｍの正方形とし、複数の磁気抵抗素子ＭＴＪは、このメモリセルアレイ領域内において、第２の方向にピッチ６０ｎｍ、第３の方向にピッチ３０ｎｍで、規則的に配置されるものとする。
【００８８】
磁気抵抗素子ＭＴＪの平面形状は、１５ｎｍ×１５ｎｍの正方形とする。この場合、第２の方向において、２つの磁気抵抗素子ＭＴＪ間のスペースは、４５ｎｍであり、第３の方向において、２つの磁気抵抗素子ＭＴＪ間のスペースは、１５ｎｍである。
【００８９】
磁気抵抗素子ＭＴＪの記憶層１０、トンネルバリア層１１及び参照層１２の厚さは、それぞれ、２ｎｍ、１ｎｍ、１０ｎｍであるものとする。
【００９０】
シフト補正層１３は、第２の方向における２つの磁気抵抗素子ＭＴＪ間のスペース内に満たされているものとする。また、記憶層１０、参照層１２及びシフト補正層１３は、それぞれ、垂直磁化を持ち、参照層１２及びシフト補正層１３の磁化方向は、それぞれ、上向きであるものとする。
【００９１】
そして、記憶層１０の下面からシフト補正層１３の下面までの幅を、シフト補正層１３の突出幅ｄとする。参照層１２及びシフト補正層１３の飽和磁化Ｍｓは、共に、Ｍｓ＝１０００ｅｍｕ／ｃｃであるものとする。
【００９２】
尚、同図では、４つの磁気抵抗素子（２×２）ＭＴＪのみを示すが、このような磁気抵抗素子ＭＴＪがメモリセルアレイ領域内に敷き詰められているものとする。
【００９３】
このようなモデルに基づいて記憶層１０内の漏れ磁界の強度を計算する。但し、ここでの漏れ磁界の強度とは、記憶層１０内において、参照層１２からの漏れ磁界の強度からシフト補正層１３からの補正磁界の強度を差し引いた値を意味する。
【００９４】
また、記憶層１０内の漏れ磁界の強度は、記憶層１０の中心を原点とし、第１の方向（垂直方向）をｚ軸、第２の方向をｙ軸、第３の方向をｘ軸とする直交座標系で計算する。
【００９５】
図９及び図１０は、記憶層内の漏れ磁界の強度の計算結果と示している。
【００９６】
記憶層１０のＲＨカーブのシフトを補正するためには、記憶層１０内において、参照層１２からの漏れ磁界がシフト補正層１３からの補正磁界によりキャンセルされることが必要である。ここで、漏れ磁界がキャンセルされるとは、記憶層１０内の漏れ磁界の強度の平均値がほぼ零であることを意味する。
【００９７】
これらの図では、ｘ軸上の磁界強度及びｙ軸上の磁界強度を、それぞれ、シフト補正層１３の突出幅ｄをパラメータとして検証している。
【００９８】
まず、参考例として、シフト補正層１３が無い場合の磁界強度を検証したところ、記憶層１０内の漏れ磁界の強度（上向き）の平均値は、３０００［Ｏｅ］であった。
【００９９】
この参照層１２からの漏れ磁界の強度は、記憶層１０の磁化を上向きに固定するのに十分な大きさを有する。即ち、シフト補正層１３が無いときは、記憶層１０の磁化方向が不変となってしまうため、上述のデバイスモデルを磁気メモリとして動作させることができない。
【０１００】
次に、シフト補正層１３の突出幅ｄを変化させ、上述のデバイスモデルにおいて、記憶層１０内の漏れ磁界をキャンセルすることができるか否かを検証する。
【０１０１】
シフト補正層１３の突出幅ｄが０ｎｍのときは、記憶層１０内の漏れ磁界の強度（上向き）の平均値は、シフト補正層１３が無いときよりも小さくなるものの、未だ２０００［Ｏｅ］程度が残る。この値は、記憶層１０の磁化を上向きに固定するのに十分な大きさである。
【０１０２】
従って、シフト補正層１３の突出幅ｄが０ｎｍのときは、記憶層１０の磁化方向が不変となってしまうため、上述のデバイスモデルを磁気メモリとして動作させることができない。
【０１０３】
また、シフト補正層１３の突出幅ｄが６ｎｍのときは、記憶層１０内の漏れ磁界の強度の平均値は、ほぼ零になる。従って、上述のデバイスモデルにおいては、シフト補正層１３の突出幅ｄを６ｎｍ程度とすれば、磁気メモリとして動作させることができる。
【０１０４】
これに対し、シフト補正層１３の突出幅ｄが１２ｎｍのときは、補正磁界の強度（下向き）が漏れ磁界の強度（上向き）よりも十分に大きくなり、記憶層１０内においては、シフト補正層１３からの補正磁界により、−１０００［Ｏｅ］程度の磁界強度（下向き）が存在した。
【０１０５】
この場合、記憶層１０の磁化は、下向きのときに安定であり、上向きのときに不安定となるため、磁気メモリとして動作させるには不適切である。
【０１０６】
以上の結果から分かることは、上述のデバイスモデルにおいては、シフト補正層１３の突出幅ｄを６ｎｍ程度、例えば、５ｎｍ〜９ｎｍの範囲の値にすることにより、記憶層１０のＲＨカーブのシフトを補正することができる、ということである。
【０１０７】
また、上述のデバイスモデルの条件が変更されても、シフト補正層１３の突出幅ｄの範囲を変更するだけで、記憶層１０のＲＨカーブのシフトを補正することができる。
【０１０８】
さらに、このシミュレーションで分かることは、平面サイズが２０ｎｍ以下（本例では、１５ｎｍ）の磁気抵抗素子ＭＴＪにおいて、参照層１２とシフト補正層１３の飽和磁化Ｍｓを同じにしても（本例では、Ｍｓ＝１０００ｅｍｕ／ｃｃ）、十分に、記憶層１０のＲＨカーブのシフトを補正できる、ということである。
【０１０９】
これは、今後、磁気メモリのメモリセルが微細化されていくに当たって、非常に有利な効果である。即ち、参照層１２からの漏れ磁界が記憶層１０に与える影響は、微細化により大きくなる傾向にあるため、これを防ぐには、参照層１２の飽和磁化Ｍｓを小さくすることが必要になる。
【０１１０】
しかし、参照層１２の飽和磁化Ｍｓを小さくすると、垂直磁気異方性が小さくなるため、結果として、参照層１２の飽和磁化Ｍｓを小さくすることはできない。
【０１１１】
第１の実施例の構造によれば、シフト補正層１３が第２の方向（ビット線が延びる方向）に並ぶ２つの磁気抵抗素子ＭＴＪの間に存在するため、微細化に応じて参照層１２の飽和磁化Ｍｓを小さくしなくても、シフト補正層１３からの補正磁界により記憶層１０のＲＨカーブのシフトを補正することができる。
【０１１２】
尚、参照層１２の飽和磁化Ｍｓとシフト補正層１３の飽和磁化Ｍｓは、互いに異なっていてもよい。例えば、参照層１２の飽和磁化Ｍｓをシフト補正層１３の飽和磁化Ｍｓよりも小さくすることが可能であれば、シフト補正層１３の突出幅ｄを、上述のシミュレーション結果よりもさらに小さくすることができる。
【０１１３】
２．−２．−４．  まとめ
以上、第１の実施例によれば、微細化に応じて参照層の飽和磁化を小さくしなくても、記憶層のＲＨカーブのシフトを補正することができる。
【０１１４】
第１の実施例では、磁気抵抗素子ＭＴＪとビット線の上下関係に関し、磁気抵抗素子ＭＴＪが下側（半導体基板側）、ビット線が上側であるが、これを逆にしてもよい。また、参照層と記憶層の上下関係に関し、参照層が上側、記憶層が下側であるが、これを逆にしてもよい。
【０１１５】
また、第１の実施例では、第１、第２及び第３の方向が互いに直交しているが、これらの方向は、互いに交差していればよい。２つの方向が互いに交差すると言ったときは、これら２つの方向が互いに直交する場合を含むものとする。
【０１１６】
２．−３．  第２の実施例  
２．−３．−１．  構造
図１１は、図３の領域Ｘの構造を示している。図１２は、図１１のＸＩＩ−ＸＩＩ線に沿う断面図、図１３は、図１１のＸＩＩＩ−ＸＩＩＩ線に沿う断面図である。
【０１１７】
第２の実施例は、第１の実施例の変形例である。
【０１１８】
第２の実施例は、第１の実施例と比べると、第２の方向に並ぶ複数の磁気抵抗素子ＭＴＪの参照層１２が共有化される点に特徴を有する。その他の点については、第１の実施例と同じであるため、図１１乃至図１３において、図３乃至図６と同じ要素には同じ符号を付すことによりその詳細な説明を省略する。
【０１１９】
第２の方向に並ぶ複数の磁気抵抗素子ＭＴＪの参照層１２は、互いに結合された状態で第２の方向に延びる。これら磁気抵抗素子ＭＴＪの参照層１２は、第２の導電線となる。ビット線（第１の導電線）は、第２の導電線としての参照層１２上に積層される。
【０１２０】
記憶層１０及び下部電極１６の側面は、絶縁層としての保護層１７により覆われる。シフト補正層１３は、第２の方向に並ぶ複数の磁気抵抗素子ＭＴＪの記憶層１０間に配置される。トンネルバリア層１１は、記憶層１０と参照層１２の間、及び、参照層１２とシフト補正層１３の間に、それぞれ配置される。但し、参照層１２とシフト補正層１３の間のトンネルバリア層１１は、省略してもよい。
【０１２１】
また、参照層１２とシフト補正層１３の間のトンネルバリア層１１が存在しないとき、参照層１２とシフト補正層１３は、同じ材料により一体化されていてもよい。
【０１２２】
本例では、参照層１２の磁化方向及びシフト補正層１３の磁化方向は、共に上向きであるが、これを共に下向きに変えることもできる。
【０１２３】
シフト補正層１３の突出幅ｄは、第１の実施例と同様に、記憶層１０の下面Ａからシフト補正層１３の下面までの幅のことである。シフト補正層１３の突出幅ｄの最大値は、デバイス構造上、記憶層１０の下面Ａから絶縁層１５の上面Ｂまでとなる。
【０１２４】
本例では、記憶層１０に対してシフト補正層１３が配置される方向とビット線ＢＬが延びる第２の方向が同じである。但し、第１の実施例と同様に、これら２つの方向は、互いに異なっていてもよい。
【０１２５】
また、本例では、第１の実施例と同様に、複数の磁気抵抗素子ＭＴＪの間がスペースとなっているが、このスペースは、例えば、層間絶縁層により埋め込まれる。層間絶縁層の埋め込みについては、様々な方法が考えられ、また、本実施例の特徴を説明するに当たっては、必須の条件ではないため、ここでの説明を省略する。
【０１２６】
また、シフト補正層１３の下地は、絶縁層１５であるが、第１の実施例と同様に、シフト補正層１３を構成する磁性膜の結晶性を改善する等の目的から、シフト補正層１３と絶縁層１５との間に下地電極（例えば、下地電極１６と同じ材料）を設けてもよい。
【０１２７】
また、シフト補正層１３の第３の方向の幅は、磁気抵抗素子ＭＴＪの第３の方向の幅と実質的に同じ、又は、それ以上であるのが望ましい。
【０１２８】
２．−３．−２．  材料例  
材料例については、第１の実施例と同じであるため、ここでの説明を省略する。
【０１２９】
２．−３．−３．  突出幅のシミュレーション結果  
シフト補正層の突出幅についても、第１の実施例と同じ議論が成り立つため、ここでの説明を省略する。
【０１３０】
２．−３．−４．  まとめ
以上、第２の実施例によれば、微細化に応じて参照層の飽和磁化を小さくしなくても、記憶層のＲＨカーブのシフトを補正することができる。第２の実施例でも、磁気抵抗素子ＭＴＪとビット線の上下関係に関し、両者を逆にしてもよい。
【０１３１】
また、第２の実施例でも、第１、第２及び第３の方向が互いに直交しているが、これらの方向は、互いに交差していればよい。
【０１３２】
２．−４．  第３の実施例  
２．−４．−１．  構造
図１４は、図３の領域Ｘの構造を示している。図１５は、図１４のＸＶ−ＸＶ線に沿う断面図、図１６は、図１４のＸＶＩ−ＸＶＩ線に沿う断面図である。
【０１３３】
この構造は、第２の方向に並ぶ複数の磁気抵抗素子ＭＴＪの参照層１２及びシフト補正層１３が共有化される点に特徴を有する。
【０１３４】
絶縁層１５は、例えば、酸化シリコン層である。メモリセルの選択トランジスタは、例えば、半導体基板上に配置され、かつ、絶縁層１５により覆われる。複数の下部電極１６は、絶縁層１５上に配置される。複数の下部電極１６は、第２の方向に延び、ビット線ＢＬとして機能する。
【０１３５】
複数の磁気抵抗素子ＭＴＪは、それぞれ、ビット線ＢＬとしての複数の下部電極１６上に配置される。
【０１３６】
複数の磁気抵抗素子ＭＴＪの各々は、第１の方向に、垂直かつ可変の磁化を持つ記憶層１０、トンネルバリア層１１、垂直かつ不変の磁化を持つ参照層１２、及び、垂直かつ不変の磁化を持つシフト補正層１３の順番で配置される積層構造を備える。
【０１３７】
また、複数の磁気抵抗素子ＭＴＪは、第２及び第３の方向に、アレイ状に配置される。
【０１３８】
シフト補正層１３は、下部電極１６上に配置され、第２の方向に延びる。また、参照層１２は、シフト補正層１３上に配置され、第２の方向に延びる。本例では、参照層１２とシフト補正層１３の間に中間層（非磁性層）１４が配置される。参照層１２とシフト補正層１３の磁化は、この積層構造により、互いに反強磁性結合させるのが望ましい。
【０１３９】
そして、参照層１２からの漏れ磁界とシフト補正層１３からの補正磁界が、記憶層１０内において互いに相殺されるように、参照層１２とシフト補正層１３の飽和磁化Ｍｓ、平面サイズ、厚さなどを設定する。
【０１４０】
本例では、参照層１２の磁化方向とシフト補正層１３の磁化方向とが互いに逆向きであることが必要である。本例では、参照層１２の磁化方向が上向きであり、シフト補正層１３の磁化方向が下向きであるが、これに代えて、参照層１２の磁化方向を下向きとし、シフト補正層１３の磁化方向を上向きとしてもよい。
【０１４１】
トンネルバリア層１１は、参照層１２上に配置される。但し、記憶層１０と参照層１２の間以外の領域において、トンネルバリア層１１は、省略してもよい。
【０１４２】
記憶層１０は、トンネルバリア層１１上に配置され、複数の磁気抵抗素子ＭＴＪのそれぞれに独立に設けられる。
【０１４３】
上部電極１９は、記憶層１０上に配置される。
【０１４４】
複数の磁気抵抗素子ＭＴＪの記憶層１０の側面（第２及び第３の方向にある表面）は、絶縁層としての第１の保護層１７ａにより覆われる。また、参照層１２及びシフト補正層１３の側面（第２及び第３の方向にある表面）は、絶縁層としての第２の保護層１７ｂにより覆われる。
【０１４５】
第１及び第２の保護層１７ａ，１７ｂは、それぞれ、単層であっても、複数の層を備えていてもよい。
【０１４６】
尚、本例では、記憶層１０の平面サイズが参照層１２の平面サイズよりも小さい。
【０１４７】
この構造においては、製造プロセスにおいて、記憶層１０をパターニングした後にその側壁を絶縁材料で被覆することにより、その後の参照層１２をパターニングするときに発生する、いわゆるリデポ磁性層（re-deposition magnetic layer）による記憶層１０及び参照層１２間のショートを防止することができる。
【０１４８】
但し、記憶層１０の平面サイズと参照層１２の平面サイズとを同じにすることも可能である。また、参照層１２の平面サイズをシフト補正層１３の平面サイズよりも小さくすることも可能である。
【０１４９】
第３の実施例では、第２の方向に並ぶ複数の磁気抵抗素子ＭＴＪの参照層１２及びシフト補正層１３を共有化することにより、参照層１２及びシフト補正層１３が磁気抵抗素子ＭＴＪごとに独立である場合や、参照層１２のみが共有化される場合などに比べて、記憶層１０のＲＨカーブのシフトを補正し易くなる。
【０１５０】
従って、微細化に応じて参照層の飽和磁化を小さくしなくても、シフト補正層１３により記憶層１０のＲＨカーブのシフトを補正することができる。
【０１５１】
本例では、複数の磁気抵抗素子ＭＴＪの間がスペースとなっているが、このスペースは、例えば、層間絶縁層により埋め込まれる。層間絶縁層の埋め込みについては、様々な方法が考えられ、また、本実施例の特徴を説明するに当たっては、必須の条件ではないため、ここでの説明を省略する。
【０１５２】
層間絶縁層の例については、後述する製造方法に示す。
【０１５３】
２．−４．−２．  材料例  
中間層１４は、Ｒｕ、Ｉｒなどの非磁性金属を備える。第１及び第２の保護層１７ａ，１７ｂは、例えば、ＳｉＯ２、Ｓｉ-Ｎ、ＳｉＯＮ、Ａｌ-Ｏ、ＭｇＯなどの絶縁材料を備える。下部電極１６及び上部電極１９は、例えば、Ｔａ，Ｗ，Ｎｂ，Ｍｏ、Ｔｉ、ＴｉＮ、ＷＮ、Ｃｕ、ＣｕＮなどの金属もしくは導電性材料を備える。
【０１５４】
その他については、第１の実施例と同じであるため、ここでの説明を省略する。
【０１５５】
２．−４．−３．  シフト補正層と参照層の積層構造のシミュレーション結果  
次に、第３の実施例の構造を採用したとき、記憶層内において、参照層からの漏れ磁界がシフト補正層からの補正磁界によりキャンセルされる、という効果を検証する。
【０１５６】
このシミュレーションの対象となったデバイスモデルを説明する。
【０１５７】
図１７は、デバイスモデルを示している。
【０１５８】
同図において、図１４乃至図１６の要素と同じ要素には同じ符号が付されている。
【０１５９】
メモリセルアレイ領域は、２０μｍ×２０μｍの正方形とし、複数の磁気抵抗素子ＭＴＪは、このメモリセルアレイ領域内において、第２の方向にピッチ（２×Ｗ）ｎｍ、第３の方向にピッチ（２×Ｗ）ｎｍで、規則的に配置されるものとする。
【０１６０】
磁気抵抗素子ＭＴＪの平面形状は、Ｗｎｍ×Ｗｎｍの正方形とする。この場合、第２の方向において、２つの磁気抵抗素子ＭＴＪ間のスペースは、Ｗｎｍであり、第３の方向において、２つの磁気抵抗素子ＭＴＪ間のスペースは、Ｗｎｍである。
【０１６１】
磁気抵抗素子ＭＴＪの記憶層１０、トンネルバリア層１１及び参照層１２の厚さは、それぞれ、２ｎｍ、１ｎｍ、ｔｎｍであるものとする。シフト補正層１３及び中間層１４の厚さは、それぞれ、１５ｎｍ、１ｎｍであるものとする。
【０１６２】
また、記憶層１０、参照層１２及びシフト補正層１３は、それぞれ、垂直磁化を持ち、参照層１２の磁化方向は、上向きであり、シフト補正層１３の磁化方向は、下向きであるものとする。
【０１６３】
尚、同図では、４つの磁気抵抗素子（２×２）ＭＴＪのみを示すが、このような磁気抵抗素子ＭＴＪがメモリセルアレイ領域内に敷き詰められているものとする。
【０１６４】
このようなモデルに基づいて記憶層１０内の漏れ磁界の強度を計算する。但し、記憶層１０内の漏れ磁界の強度は、記憶層１０の中心を原点とし、第１の方向（垂直方向）をｚ軸、第２の方向をｙ軸、第３の方向をｘ軸とする直交座標系で計算する。
【０１６５】
図１８は、記憶層内の漏れ磁界の強度と補正磁界の強度を示している。
【０１６６】
同図は、参照層１２からの漏れ磁界とシフト補正層１３からの補正磁界について、記憶層１０内のｘ軸上の磁界強度（ｚ成分）を表している。磁気抵抗素子ＭＴＪのサイズＷは、１５ｎｍとし、参照層１２の厚さｔは、５ｎｍとしている。
【０１６７】
また、参照層１２及びシフト補正層１３の飽和磁化Ｍｓは、共に、Ｍｓ＝１０００ｅｍｕ／ｃｃであるものとする。
【０１６８】
参照層１２からの漏れ磁界の極性とシフト補正層１３からの補正磁界の極性は、互いに逆となるため、同図の縦軸は、磁界強度の絶対値を表している。
【０１６９】
同図から分かることは、上述のデバイスモデルにおいて、参照層１２とシフト補正層１３の飽和磁化Ｍｓが同じであるときは、シフト補正層１３からの補正磁界の強度は、参照層１２からの漏れ磁界の強度の約４割である、ということである。即ち、記憶層１０内において、参照層１２からの漏れ磁界の強度の平均値は、約１０００［Ｏｅ］であるのに対し、シフト補正層１３からの補正磁界の強度の平均値は、約４００［Ｏｅ］である。
【０１７０】
従って、このデバイスモデルにおいて、記憶層１０内の漏れ磁界をキャンセルするためには、参照層１２の飽和磁化Ｍｓをシフト補正層１３の飽和磁化Ｍｓの４割程度にすればよいことが分かる。
【０１７１】
図１９は、記憶層内の漏れ磁界の強度の計算結果を示している。
【０１７２】
ここでの漏れ磁界の強度とは、記憶層１０内において、参照層１２からの漏れ磁界の強度からシフト補正層１３からの補正磁界の強度を差し引いた値を意味する。
【０１７３】
同図は、参照層１２からの漏れ磁界について、記憶層１０内のｘ軸上の磁界強度（ｚ成分）を表している。磁気抵抗素子ＭＴＪのサイズＷは、１５ｎｍとし、参照層１２の厚さｔは、５ｎｍとしている。
【０１７４】
また、シフト補正層１３の飽和磁化Ｍｓは、Ｍｓ＝１０００ｅｍｕ／ｃｃとし、参照層１２の飽和磁化Ｍｓをパラメータとする。
【０１７５】
同図から分かることは、参照層１２の飽和磁化Ｍｓがシフト補正層１３の飽和磁化Ｍｓの４割を超えるとき、即ち、参照層１２の飽和磁化Ｍｓが、６００ｅｍｕ／ｃｃ、８００ｅｍｕ／ｃｃ、１０００ｅｍｕ／ｃｃであるときは、記憶層１０内の漏れ磁界の強度（上向き）の平均値は、零を大きく上回っており、磁気メモリとしては望ましくない、ということである。
【０１７６】
また、参照層１２の飽和磁化Ｍｓがシフト補正層１３の飽和磁化Ｍｓの４割を下回るとき、即ち、参照層１２の飽和磁化Ｍｓが２００ｅｍｕ／ｃｃであるときは、記憶層１０内の漏れ磁界の強度（下向き）の平均値は、零を大きく下回っており、これも、磁気メモリとしては望ましくない。
【０１７７】
これに対し、参照層１２の飽和磁化Ｍｓがシフト補正層１３の飽和磁化Ｍｓの約４割であるとき、即ち、参照層１２の飽和磁化Ｍｓが４００ｅｍｕ／ｃｃであるときは、記憶層１０内の漏れ磁界の強度の平均値は、ほぼ零であるため、磁気メモリとして動作させることができる。
【０１７８】
以上ように、上述のデバイスモデルにおいては、参照層１２の飽和磁化Ｍｓをシフト補正層１３の飽和磁化Ｍｓの４割程度、例えば、シフト補正層１３の飽和磁化Ｍｓが１０００ｅｍｕ／ｃｃであるときは、参照層１２の飽和磁化Ｍｓを、４００ｅｍｕ／ｃｃ程度、例えば、３５０〜４５０ｅｍｕ／ｃｃの範囲の値にすることにより、記憶層１０のＲＨカーブのシフトを補正することができる。
【０１７９】
尚、参考例として、参照層１２及びシフト補正層１３が磁気抵抗素子ＭＴＪごとに独立である場合や、参照層１２のみが共有化される場合などにおいては、参照層１２の飽和磁化Ｍｓを、シフト補正層１３の飽和磁化Ｍｓの４割よりも十分に低い値にしなければ、ＲＨカーブの補正を行うことができないことが容易に推測される。
【０１８０】
しかし、既に述べたように、参照層１２の飽和磁化Ｍｓをあまりに小さくし過ぎると、垂直磁気異方性が小さくなることにより垂直磁化膜として機能しなくなるため、結果として、参照層１２の飽和磁化Ｍｓをあまり小さくすることはできない。
【０１８１】
第３の実施例の構造によれば、参照層１２とシフト補正層１３が第２の方向（ビット線が延びる方向）に一体化されるため、微細化に応じて参照層１２の飽和磁化Ｍｓを小さくしなくても（シフト補正層１３の飽和磁化の４割程度で）、シフト補正層１３からの補正磁界により記憶層１０のＲＨカーブのシフトを補正することができる。
【０１８２】
尚、記憶層１０の平面サイズと参照層１２の平面サイズは、互いに異なっていてもよい。例えば、記憶層１０の平面サイズを、参照層１２及びシフト補正層１３の平面サイズよりも小さくすることが可能であれば、シフト補正層１３からの補正磁界がさらに有効に記憶層１０に印加されるため、参照層１２の飽和磁化Ｍｓを大きくすることができる。
【０１８３】
これについて以下に説明する。
【０１８４】
図２０は、デバイスモデルを示している。
【０１８５】
同図において、図１４乃至図１６の要素と同じ要素には同じ符号が付されている。
【０１８６】
このデバイスモデルが図１７のデバイスモデルと異なる点は、磁気抵抗素子ＭＴＪの平面サイズが、直径１５ｎｍの円形であり、第２の方向に延びる参照層１２及びシフト補正層１３の第３の方向の幅（ライン）／スペースが、それぞれ、３０ｎｍ／３０ｎｍである、ということにある。
【０１８７】
即ち、磁気抵抗素子ＭＴＪの平面サイズをＦ（＝１５ｎｍ）とすると、参照層１２及びシフト補正層１３のライン＆スペースのピッチは、４Ｆとなる。
【０１８８】
また、参照層１２の厚さｔは、５ｎｍとする。
【０１８９】
このようなモデルに基づいて記憶層１０内の漏れ磁界の強度を計算する。但し、記憶層１０内の漏れ磁界の強度は、第１の方向（垂直方向）をｚ軸、第２の方向をｙ軸、記憶層１０の中心を通り第３の方向に延びる線をｘ軸とする直交座標系で計算する。
【０１９０】
図２１は、記憶層内の漏れ磁界の強度と補正磁界の強度を示している。
【０１９１】
同図は、参照層１２からの漏れ磁界とシフト補正層１３からの補正磁界について、記憶層１０内のｘ軸上の磁界強度（ｚ成分）を表している。磁気抵抗素子ＭＴＪの記憶層１０は、１０ｎｍ≦ｘ≦２０ｎｍの範囲内となる。
【０１９２】
また、参照層１２及びシフト補正層１３の飽和磁化Ｍｓは、共に、Ｍｓ＝１０００ｅｍｕ／ｃｃであるものとする。
【０１９３】
参照層１２からの漏れ磁界の極性とシフト補正層１３からの補正磁界の極性は、互いに逆となるため、同図の縦軸は、磁界強度の絶対値を表している。
【０１９４】
同図から分かることは、上述のデバイスモデルにおいて、参照層１２とシフト補正層１３の飽和磁化Ｍｓが同じであっても、記憶層１０の平面サイズを小さくすることにより、記憶層１０内における補正磁界の強度が増加する、ということである。
【０１９５】
同図を図１８と比較すると、記憶層１０内の補正磁界の強度は、２倍以上に増加している。これに対し、記憶層１０内の漏れ磁界の強度は、ほとんど変化しない。
【０１９６】
結果として、記憶層１０内において、シフト補正層１３からの補正磁界の強度は、参照層１２からの漏れ磁界の強度とほぼ同じになる。即ち、記憶層１０内において、参照層１２からの漏れ磁界の強度の平均値は、約１０００［Ｏｅ］であり、シフト補正層１３からの補正磁界の強度の平均値も、約１０００［Ｏｅ］である。
【０１９７】
従って、このデバイスモデルにおいて、記憶層１０内の漏れ磁界をキャンセルするに当たっては、参照層１２の飽和磁化Ｍｓは、シフト補正層１３の飽和磁化Ｍｓと同じ、又は、ほぼ同じに設定すればよいことが分かる。
【０１９８】
図２２は、記憶層内の漏れ磁界の強度の計算結果と示している。
【０１９９】
ここでの漏れ磁界の強度とは、記憶層１０内において、参照層１２からの漏れ磁界の強度からシフト補正層１３からの補正磁界の強度を差し引いた値を意味する。
【０２００】
同図は、参照層１２からの漏れ磁界について、記憶層１０内のｘ軸上の磁界強度（ｚ成分）を表している。
【０２０１】
また、シフト補正層１３の飽和磁化Ｍｓは、Ｍｓ＝１０００ｅｍｕ／ｃｃとし、参照層１２の飽和磁化Ｍｓをパラメータとする。
【０２０２】
同図から分かることは、参照層１２の飽和磁化Ｍｓがシフト補正層１３の飽和磁化Ｍｓを大きく超えるとき、即ち、参照層１２の飽和磁化Ｍｓが、１４００ｅｍｕ／ｃｃ、１６００ｅｍｕ／ｃｃであるときは、記憶層１０内の漏れ磁界の強度（上向き）の平均値は、零を大きく上回っており、磁気メモリとしては望ましくない、ということである。
【０２０３】
また、参照層１２の飽和磁化Ｍｓがシフト補正層１３の飽和磁化Ｍｓを下回るとき、即ち、参照層１２の飽和磁化Ｍｓが８００ｅｍｕ／ｃｃであるときは、記憶層１０内の漏れ磁界の強度（下向き）の平均値は、零を大きく下回っており、これも、磁気メモリとしては望ましくない。
【０２０４】
これに対し、参照層１２の飽和磁化Ｍｓがシフト補正層１３の飽和磁化Ｍｓとほぼ同じであるとき、即ち、参照層１２の飽和磁化Ｍｓが１０００ｅｍｕ／ｃｃ〜１２００ｅｍｕ／ｃｃであるときは、記憶層１０内の漏れ磁界の強度の平均値は、ほぼ零であるため、磁気メモリとして動作させることができる。
【０２０５】
以上ように、上述のデバイスモデルにおいては、参照層１２の飽和磁化Ｍｓをシフト補正層１３の飽和磁化Ｍｓとほぼ同じ程度、例えば、シフト補正層１３の飽和磁化Ｍｓが１０００ｅｍｕ／ｃｃであるときは、参照層１２の飽和磁化Ｍｓも、１０００ｅｍｕ／ｃｃ〜１２００ｅｍｕ／ｃｃ程度の値にすることにより、記憶層１０のＲＨカーブのシフトを補正することができる。
【０２０６】
尚、上述したように、記憶層１０の平面サイズと参照層１２の平面サイズが同じであるときは、参照層１２の飽和磁化Ｍｓを、シフト補正層１３の飽和磁化Ｍｓの４割程度にしなければ、ＲＨカーブの補正を行うことができない。
【０２０７】
即ち、記憶層１０の平面サイズを、参照層１２及びシフト補正層１３の平面サイズよりも小さくすれば、参照層１２の飽和磁化Ｍｓとシフト補正層１３の飽和磁化を同じ、又は、ほぼ同じにしても、シフト補正層１３からの補正磁界により記憶層１０のＲＨカーブのシフトを補正することができる。
【０２０８】
次に、図２０に示すデバイスモデルにおいて参照層の幅と参照層の厚さを変えた場合についての、参照層１２からの漏れ磁界が記憶層１０内のｘ軸上に作る磁界強度（ｚ成分）の絶対値の最大値、並びに、シフト補正層１３からの補正磁界が記憶層１０内のｘ軸上に作る磁界強度（ｚ成分）の絶対値の最大値を、それぞれ検証する。
【０２０９】
図２３は、参照層からの漏れ磁界が記憶層内のｘ軸上に作る磁界強度（ｚ成分）の絶対値の最大値を示している。
【０２１０】
ここでは、横軸（ｘ）を参照層１２の厚さとし、縦軸（ｙ）を記憶層１０内の漏れ磁界（最大値）とする。そして、参照層１２の幅（＝シフト補正層１３の幅）Ｗをパラメータとして、記憶層１０内の漏れ磁界の強度と参照層１２の厚さの関係を数式で表す。
【０２１１】
図２４は、シフト補正層からの補正磁界が記憶層内のｘ軸上に作る磁界強度（ｚ成分）の絶対値の最大値を示している。
【０２１２】
ここでは、横軸（ｘ）を参照層１２の厚さとし、縦軸（ｙ）を記憶層１０内の補正磁界（最大値）とする。そして、参照層１２の幅（＝シフト補正層１３の幅）Ｗをパラメータとして、記憶層１０内の補正磁界の強度と参照層１２の厚さの関係を数式で表す。
【０２１３】
但し、図２３及び図２４において、参照層１２及びシフト補正層１３の飽和磁化Ｍｓは、いずれも１０００ｅｍｕ／ｃｃとし、シフト補正層１３の厚さは、１５ｎｍとする。
【０２１４】
まず、図２３に示すように、参照層１２の磁化が作る磁界は、横軸（参照層１２の厚さ）を対数表示にすると、直線となる。つまり、記憶層１２内の漏れ磁界の最大値は、参照層の厚さに対して対数的に増加する。尚、参照層１２の幅Ｗの各々について、漏れ磁界の強度と参照層の厚さの関係に関するフィッティング関数を図中に示す。
【０２１５】
また、図２４に示すように、シフト補正層１３の磁化が作る磁界は、縦軸を対数表示にすると、直線となる。つまり、記憶層１２内の補正磁界の最大値は、参照層の厚さに対して指数関数的に減少する。尚、参照層１２の幅Ｗの各々について、補正磁界の強度と参照層の厚さの関係に関するフィッティング関数を図中に示す。
【０２１６】
そして、図２３及び図２４のフィッティング関数を用いて、ＲＨカーブのシフトの補正に必要な参照層１２の飽和磁化Ｍｓを求める。
【０２１７】
図２５は、フィッティング関数に基づく、ＲＨカーブのシフトの補正に必要な参照層１２の飽和磁化Ｍｓを示している。
【０２１８】
ＲＨカーブのシフトの補正に必要な参照層１２の飽和磁化Ｍｓ-refは、  
Ｍｓ-ref＝（｜Ｈmax-shift｜／｜Ｈmax-ref｜）×Ｍｓ-shift  
により近似される。
【０２１９】
但し、Ｈmax-refは、参照層１２が記憶層１０内に作る磁界の最大値であり、Ｈmax-shiftは、シフト補正層１３が記憶層１０内に作る磁界の最大値であり、Ｍｓ-shiftは、シフト補正層１３の飽和磁化である。シフト補正層１３の飽和磁化Ｍｓ-shiftは、１０００ｅｍｕ／ｃｃとする。
【０２２０】
Ｈmax-ref及びＨmax-shiftは、それぞれ、図２３及び図２４に示すフィッティング関数で表される。
【０２２１】
同図から分かることは、参照層１２の幅（＝シフト補正層１３の幅）Ｗが記憶層１０の幅（１５ｎｍ）より大きいと、参照層１２に必要とされる飽和磁化Ｍｓ-refを大きくできる、ということである。
【０２２２】
また、参照層１２の厚さがシフト補正層１３の厚さ（１５ｎｍ）より小さいと、参照層１２に必要とされる飽和磁化Ｍｓ-refを大きくできる、ということである。
【０２２３】
以上により求められる参照層１２の飽和磁化Ｍｓ-refは、若干の補正が必要である。なぜなら、参照層１２が作る磁界とシフト補正層が作る磁界は、互いに磁界強度の分布（形状）が異なるため、それぞれについて平均値を求めて比較する必要があり、そのときに若干の誤差が生じるからである。
【０２２４】
尚、参照層１２とシフト補正層１３の磁化方向は、常に、一定方向に固定されていなくてはならないため、参照層１２とシフト補正層１３は、非常に大きな熱安定性エネルギーを必要とする。一般的に、磁化の熱安定性エネルギーは、活性化体積の範囲内では磁性体の体積に比例する。
【０２２５】
即ち、図２０のデバイスモデルでは、参照層１２の厚さ及びシフト補正層１３の厚さを比較的に大きくすることにより、それらの体積を大きくし、熱安定性エネルギー（垂直磁気異方性エネルギー）を大きくすることが可能である。そのため、図２０のデバイスモデルで要求される参照層１２及びシフト補正層１３の飽和磁化Ｍｓに関する制限が緩和されるため、結果として、それらの材料の選択枝が広がる。
【０２２６】
２．−４．−４．  その他
第３の実施例は、第２の方向に並ぶ複数の磁気抵抗素子ＭＴＪの参照層１２及びシフト補正層１３が共有化されることにある。
【０２２７】
これに対し、比較例として、第２の方向に並ぶ複数の磁気抵抗素子ＭＴＪの参照層１２のみを共有化する技術が知られている。しかし、この技術では、例えば、図２１から明らかなように、記憶層１０内において、参照層１２からの漏れ磁界の強度の平均値が、約１０００［Ｏｅ］となる。
【０２２８】
即ち、第２の方向に並ぶ複数の磁気抵抗素子ＭＴＪの参照層１２のみを共有化しただけでは、記憶層１０のＲＨカーブのシフトを補正することができない。
【０２２９】
このようなことから、第３の実施例のように、さらに、第２の方向に並ぶ複数の磁気抵抗素子ＭＴＪのシフト補正層１３を共有化する技術が有効となる。
【０２３０】
２．−４．−５．  まとめ
以上、第３の実施例によれば、微細化に応じて参照層の飽和磁化を小さくしなくても、記憶層のＲＨカーブのシフトを補正することができる。第３の実施例でも、磁気抵抗素子ＭＴＪとビット線の上下関係に関し、両者を逆にしてもよい。
【０２３１】
また、第３の実施例でも、第１、第２及び第３の方向が互いに直交しているが、これらの方向は、互いに交差していればよい。
【０２３２】
３．  製造方法  
上述の第１乃至第３の実施例に係わるデバイス構造は、一般的な磁気メモリの製造方法を採用することにより容易に製造可能である。
【０２３３】
第１の実施例に係わる構造の製造方法を説明する。
【０２３４】
まず、図２６に示すように、半導体基板３１上に選択トランジスタＳＴを形成する。選択トランジスタＳＴは、ソース／ドレイン拡散層３２及びゲート電極（ワード線）ＷＬを有する。選択トランジスタＳＴは、一般的な導電層の堆積方法、リソグラフィ方法、イオン注入方法などを組み合わせることにより、容易に形成可能である。
【０２３５】
また、選択トランジスタＳＴを覆う絶縁層３３を形成し、絶縁層３３内に、ソース／ドレイン拡散層３２に達するコンタクトプラグ３４を形成する。
【０２３６】
この後、スパッタ法又はＭＢＥ法等を用いて、絶縁層３３上に、コンタクトプラグ３４に接触する下地層としての下部電極（例えば、Ｔａ：５ｎｍ及びＲｕ：１０ｎｍの積層）１６を形成する。
【０２３７】
また、スパッタ法又はＭＢＥ法等を用いて、下部電極１６上に、記憶層（例えば、ＣｏＦｅＢ：２ｎｍ）１０、トンネルバリア層（例えば、ＭｇＯ：１ｎｍ）１１、及び、参照層（例えば、ＣｏＦｅＢ：１ｎｍ及びＦｅＰｔ１０ｎｍの積層）１２を、順次、形成する。
【０２３８】
続けて、スパッタ法を用いて、参照層１２上に、上部電極（例えば、Ｔａ：８０ｎｍとＲｕ：１０ｎｍの積層）１９Ａ及びハードマスク層（例えば、ＳｉＯ２：１００ｎｍ）１９Ｂを形成する。ここで、上部電極１９Ａは、磁気抵抗素子のキャップ層として、及び、ハードマスク層として機能する。
【０２３９】
次に、図２７に示すように、ステッパを用いて、ハードマスク層１９Ｂ上に、レジストパターン（例えば、幅３０ｎｍ）３５を形成する。
【０２４０】
また、レジストパターン３５をマスクにして、ＣＨＦ３ガスを用いたＲＩＥにより、ハードマスク層１９Ｂをパターニングすると、図２８に示すように、レジストパターン３５がハードマスク層１９Ｂに転写される。
【０２４１】
この後、Ｏ２アッシングにより、レジストパターン３５を除去すると、図２９に示す構造が得られる。
【０２４２】
次に、図３０に示すように、ハードマスク層１９Ｂをマスクにして、Ｃｌ２ガスを用いたＲＩＥにより、上部電極１９Ａをパターニングする。
【０２４３】
次に、図３１に示すように、上部電極（ハードマスク層）１９Ａをマスクにして、Ａｒイオンによるイオンミリングにより、参照層１２、トンネルバリア層１１、記憶層１０、及び、下部電極１６を、順次、エッチングする。その結果、例えば、３０ｎｍ×３０ｎｍサイズの磁気抵抗素子ＭＴＪが形成される。
【０２４４】
次に、図３２に示すように、ＡＬＤを用いて、磁気抵抗素子ＭＴＪを覆う保護層（例えば、Ｓｉ-Ｎ：１０ｎｍ）１７を形成する。
【０２４５】
次に、図３３に示すように、スパッタ法を用いて、保護層１７上に、シフト補正層（例えば、ＦｅＰｔ：２０ｎｍ）１３を形成する。
【０２４６】
次に、図３４に示すように、ＣＶＤ法を用いて、シフト補正層１３上に、層間絶縁層（例えば、ＳｉＯ２：３００ｎｍ）３６を形成する。
【０２４７】
次に、図３５に示すように、ＣＭＰ（Chemical Mechanical Polishing）法を用いて、磁気抵抗素子ＭＴＪの上部電極１９Ａが露出するまで、平坦化処理を行う。
【０２４８】
最後に、図３６に示すように、層間絶縁層３６上に、上部電極１９Ａに接触するビット線（例えば、Ｔｉ：２０ｎｍとＡｌ：２００ｎｍとＴｉ：１０ｎｍの積層）ＢＬを形成する。ここで、ビット線ＢＬは、シフト補正層１３に接触していてもよいし、シフト補正層１３に接触していなくてもよい。ビット線ＢＬの形成工程においては、ビット線ＢＬの直下のシフト補正層以外は、エッチング除去する。
【０２４９】
以上のステップにより、第１の実施例に係わるデバイス構造が製造される。
【０２５０】
尚、図２６乃至図３６の説明において、磁気抵抗素子ＭＴＪのサイズは、コンタクトプラグ３４のサイズよりも大きく描かれているが、これに限られることはない。例えば、磁気抵抗素子ＭＴＪのサイズは、コンタクトプラグ３４のサイズと同等、若しくは、それよりも小さくてもよい。
【０２５１】
但し、磁気抵抗素子ＭＴＪのサイズ及びコンタクトプラグ３４のサイズとは、半導体基板３１の表面に平行な方向のサイズ（平面サイズ）を意味する。
【０２５２】
第３の実施例に係わる構造の製造方法を説明する。
【０２５３】
まず、図３７に示すように、半導体基板３１上に選択トランジスタＳＴを形成する。選択トランジスタＳＴは、ソース／ドレイン拡散層３２及びゲート電極（ワード線）ＷＬを有する。選択トランジスタＳＴは、一般的な導電層の堆積方法、リソグラフィ方法、イオン注入方法などを組み合わせることにより、容易に形成可能である。
【０２５４】
また、選択トランジスタＳＴを覆う絶縁層３３を形成し、絶縁層３３内に、ソース／ドレイン拡散層３２に達するコンタクトプラグ３４を形成する。
【０２５５】
この後、スパッタ法又はＭＢＥ法等を用いて、絶縁層３３上に、下地層としての下部電極（例えば、Ｔａ：５ｎｍ及びＲｕ：１０ｎｍの積層）１６を形成する。
【０２５６】
本例では、この下部電極１６は、例えば、ビット線ＢＬとして機能する。
【０２５７】
また、スパッタ法を用いて、下部電極１６上に、シフト補正層（例えば、ＦｅＰｔ：２０ｎｍ）１３を形成する。続けて、スパッタ法を用いて、シフト補正層１３上に、中間層（Ｒｕ、Ｉｒなどの非磁性金属）１４を形成する。
【０２５８】
さらに、この後、スパッタ法又はＭＢＥ法等を用いて、参照層（例えば、ＣｏＦｅＢ：１ｎｍ及びＦｅＰｔ１０ｎｍの積層）１２、トンネルバリア層（例えば、ＭｇＯ：１ｎｍ）１１、及び、記憶層（例えば、ＣｏＦｅＢ：２ｎｍ）１０を、順次、形成する。
【０２５９】
続けて、スパッタ法を用いて、記憶層１０上に、上部電極（例えば、Ｔａ：８０ｎｍとＲｕ：１０ｎｍの積層）１９Ａ及びハードマスク層（例えば、ＳｉＯ２：１００ｎｍ）１９Ｂを形成する。ここで、上部電極１９Ａは、磁気抵抗素子のキャップ層として、及び、ハードマスク層として機能する。
【０２６０】
次に、図３８に示すように、ステッパを用いて、ハードマスク層１９Ｂ上に、レジストパターン（例えば、幅３０ｎｍ）３５を形成する。
【０２６１】
また、レジストパターン３５をマスクにして、ＣＨＦ３ガスを用いたＲＩＥにより、ハードマスク層１９Ｂをパターニングすると、図３９に示すように、レジストパターン３５がハードマスク層１９Ｂに転写される。
【０２６２】
この後、Ｏ２アッシングにより、レジストパターン３５を除去すると、図４０に示す構造が得られる。
【０２６３】
次に、図４１に示すように、ハードマスク層１９Ｂをマスクにして、Ｃｌ２ガスを用いたＲＩＥにより、上部電極１９Ａ及び記憶層１０をパターニングする。この時、ハードマスク層１９Ｂは、そのほとんど又は全てが除去される。
【０２６４】
このパターニングでは、記憶層１０のエッチングまでを行い、参照層１２のエッチングを行わない。即ち、エッチングは、トンネルバリア層１１でストップさせる。
【０２６５】
次に、図４２に示すように、記憶層１０及び上部電極１９Ａの側壁上に、第１の保護層（側壁スペーサ絶縁層）１７ａを形成する。
【０２６６】
そして、上部電極（ハードマスク層）１９Ａ及び第１の保護層（側壁スペーサ層）１７ａをマスクにして、Ａｒイオンによるイオンミリングにより、参照層１２、中間層１４、シフト補正層１３、及び、下部電極１６を、順次、エッチングすると、図４３に示す構造が得られる。
【０２６７】
その結果、例えば、記憶層１０のサイズと参照層１２のサイズが互いに異なる磁気抵抗素子ＭＴＪが形成される。
【０２６８】
次に、図４４に示すように、ＡＬＤを用いて、磁気抵抗素子ＭＴＪを覆う第２の保護層（例えば、Ｓｉ-Ｎ：１０ｎｍ）１７ｂを形成する。また、ＣＶＤ法を用いて、磁気抵抗素子ＭＴＪ上に、層間絶縁層（例えば、ＳｉＯ２：３００ｎｍ）３６を形成する。
【０２６９】
そして、ＣＭＰ法を用いて、層間絶縁層３６の上面の平坦化処理を行う。
【０２７０】
最後に、層間絶縁層３６上に、上部電極１９Ａに接続される電極を形成する。この電極は、半導体基板３１上の選択トランジスタＳＴに電気的に接続される。
【０２７１】
以上のステップにより、第３の実施例に係わるデバイス構造が製造される。
【０２７２】
尚、図３７乃至図４４の説明において、磁気抵抗素子ＭＴＪのサイズは、コンタクトプラグ３４のサイズよりも大きく描かれているが、これに限られることはない。例えば、磁気抵抗素子ＭＴＪのサイズは、コンタクトプラグ３４のサイズと同等、若しくは、それよりも小さくてもよい。
【０２７３】
４．  適用例  
上述の第１乃至第３の実施例に係わる磁気メモリは、例えば、スピントランスファ方式を利用するスピン注入磁気ランダムアクセスメモリ（ＭＲＡＭ）に適用可能である。
【０２７４】
図４５は、スピン注入ＭＲＡＭの回路ブロック図を示している。
【０２７５】
メモリセルアレイ２０内のメモリセルＭＣは、第１のビット線（導電線）ＢＬ＜ｔ＞，ＢＬ＜ｔ＋１＞、第２のビット線（導電線）ｂＢＬ＜ｔ＞，ｂＢＬ＜ｔ＋１＞、及び、ワード線（導電線）ＷＬ＜ｓ＞，ＷＬ＜ｓ＋１＞に接続される。
【０２７６】
メモリセルＭＣ内の磁気抵抗素子ＭＴＪ及び第１のビット線（導電線）ＢＬ＜ｔ＞，ＢＬ＜ｔ＋１＞は、上述の第１乃至第３の実施例に係わるデバイス構造を有する。
【０２７７】
第１のビット線（導電線）ＢＬ＜ｔ＞，ＢＬ＜ｔ＋１＞は、ビット線ドライバ／シンカー２１Ａに接続される。ビット線ドライバ／シンカー２１Ａは、制御信号Ａｙｎ＜ｔ＞，Ａｙｎ＜ｔ＋１＞によりオン／オフ制御されるスイッチ素子（ＦＥＴ）と、制御信号ＳＲＣｎ，ＳＮＫｎによりオン／オフ制御されるスイッチ素子（ＦＥＴ）とを備える。
【０２７８】
第２のビット線（導電線）ｂＢＬ＜ｔ＞，ｂＢＬ＜ｔ＋１＞は、ビット線ドライバ／シンカー２１Ｂに接続される。ビット線ドライバ／シンカー２１Ｂは、制御信号Ａｙｓ＜ｔ＞，Ａｙｓ＜ｔ＋１＞によりオン／オフ制御されるスイッチ素子（ＦＥＴ）と、制御信号ＳＲＣｓ，ＳＮＫｓによりオン／オフ制御されるスイッチ素子（ＦＥＴ）とを備える。
【０２７９】
ワード線（導電線）ＷＬ＜ｓ＞，ＷＬ＜ｓ＋１＞は、ワード線ドライバ２２に接続される。ワード線ドライバ２２は、制御信号Ａｘ＜ｓ＞，Ａｘ＜ｓ＋１＞により、ワード線ＷＬ＜ｓ＞，ＷＬ＜ｓ＋１＞を駆動する。
【０２８０】
読み出し回路２３，２４は、センスアンプＳＡ、及び、制御信号ＳＲＣｒ，ＳＮＫｒによりオン／オフ制御されるスイッチ素子（ＦＥＴ）を備える。
【０２８１】
本例では、４つのメモリセル（２×２）ＭＣのみを示すが、例えば、第２の方向に、（ｓ＋１）のメモリセル、第３の方向に、（ｔ＋１）のメモリセルが配置されていてればよい。但し、ｓ及びｔは、それぞれ、２以上の自然数である。
【０２８２】
図４６は、図４５の制御信号ＳＲＣｎ，ＳＮＫｎ，ＳＲＣｓ，ＳＮＫｓ，ＳＲＣｒ，ＳＮＫｒを生成する制御回路を示している。
【０２８３】
図４７は、図４５の制御信号Ａｙｎ＜１：ｔ＋１＞，Ａｙｓ＜１：ｔ＋１＞，Ａｘ＜１：ｓ＋１＞を生成するデコーダを示している。
【０２８４】
ここで、Ａｙｎ＜１：ｔ＋１＞は、（ｔ＋１）の制御信号Ａｙｎ＜１＞，Ａｙｎ＜２＞，…Ａｙｎ＜ｔ＋１＞を意味し、Ａｙｓ＜１：ｔ＋１＞は、（ｔ＋１）の制御信号Ａｙｓ＜１＞，Ａｙｓ＜２＞，…Ａｙｓ＜ｔ＋１＞を意味する。
【０２８５】
同様に、Ａｘ＜１：ｓ＋１＞は、（ｓ＋１）の制御信号Ａｘ＜１＞，Ａｘ＜２＞，…Ａｘ＜ｓ＋１＞を意味する。
【０２８６】
図４８は、図４５のメモリセルＭＣの例を示している。
【０２８７】
メモリセルＭＣは、直列接続される磁気抵抗素子ＭＴＪ及び選択トランジスタＳＴを備える。磁気抵抗素子ＭＴＪは、例えば、第１のビット線ＢＬ＜ｔ＞に接続され、選択トランジスタＳＴは、例えば、第２のビット線ｂＢＬ＜ｔ＞に接続される。
【０２８８】
選択トランジスタＳＴのゲート電極は、例えば、ワード線ＷＬ＜ｓ＞に接続される。
【０２８９】
図４９は、書き込み時のタイミングチャートを示している。
【０２９０】
まず、例えば、制御信号Ａｙｎ＜ｔ＞，Ａｙｓ＜ｔ＞，Ａｘ＜ｓ＞を“Ｈ（high）”とすることにより、図４５の左上のメモリセルＭＣ(select)を選択する。
【０２９１】
そして、例えば、メモリセルＭＣ(select)に対して“０”−書き込み（アンチパラレル状態→パラレル状態）を行うとき、制御信号ＳＲＣｎ，ＳＮＫｎを“Ｈ”とし、制御信号ＳＲＣｓ，ＳＮＫｓを“Ｌ(low)”とすることにより、磁気抵抗素子ＭＴＪの記憶層から参照層に向かってスピン注入電流（電流パルス）ＩＭＴＪを流す。
【０２９２】
また、例えば、メモリセルＭＣ(select)に対して“１”−書き込み（パラレル状態→アンチパラレル状態）を行うとき、制御信号ＳＲＣｎ，ＳＮＫｎを“Ｌ”とし、制御信号ＳＲＣｓ，ＳＮＫｓを“Ｈ”とすることにより、磁気抵抗素子ＭＴＪの参照層から記憶層に向かってスピン注入電流（電流パルス）ＩＭＴＪを流す。
【０２９３】
このように、メモリセルＭＣ(select)内の磁気抵抗素子ＭＴＪに書き込みデータに応じた向きを持つスピン注入電流を流すことにより、データ書き込みが可能になる。
【０２９４】
図５０は、読み出し時のタイミングチャートを示している。
【０２９５】
まず、例えば、制御信号Ａｙｎ＜ｔ＞，Ａｙｓ＜ｔ＞，Ａｘ＜ｓ＞を“Ｈ”とすることにより、図４５の左上のメモリセルＭＣ(select)を選択する。
【０２９６】
そして、制御信号ＳＲＣｒを“Ｌ”とし、制御信号ＳＮＫｒを“Ｈ”とすることにより、例えば、磁気抵抗素子ＭＴＪの参照層から記憶層に向かって読み出し電流（電流パルス）Ｉｒを流す。
【０２９７】
但し、読み出し時における誤書き込みを防止するため、読み出し電流Ｉｒの絶対値は、“０”／“１”−書き込み時のスピン注入電流ＩＭＴＪの絶対値よりも十分に小さい値とすることが必要である。
【０２９８】
５．  むすび  
実施形態によれば、微細化に応じて参照層の飽和磁化を小さくしなくても、記憶層のＲＨカーブのシフトを補正可能な磁気メモリを実現できる。
【０２９９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０３００】
１０：  記憶層、  １１：  トンネルバリア層、  １２：  参照層、  １３：  シフト補正層、  １４：  中間層、  １５：  絶縁層、  １６：  下部電極、  １７，１７ａ，１７ｂ：  保護層、  １９：  上部電極、  ２０：  メモリセルアレイ、  ２１：  ビット線ドライバ／シンカー、  ２２：  ワード線ドライバ、  ２３，２４：  読み出し回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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