(57)【特許請求の範囲】
【請求項１】
イメージセンサの基板の第１アクティブ領域に、第１ピクセルローの第１フォトダイオードと、第２ピクセルローの第２フォトダイオードと、該第１フォトダイオードと該第２フォトダイオードとに共有されるフローティング拡散領域とを形成するステップと、
前記基板の第２アクティブ領域に、前記第１アクティブ領域から分離されてリセットトランジスタを形成するステップと、
前記フローティング拡散領域を前記リセットトランジスタのソース領域に接続するように構成されたポリシリコンバスを形成するステップと、
前記第１アクティブ領域から分離された第３アクティブ領域に、前記フローティング拡散領域の電荷に基づいてピクセル信号を生成するように構成された駆動トランジスタを形成するステップと
を備え、
前記ポリシリコンバスを形成するステップは、前記ポリシリコンバスを前記駆動トランジスタのドレイン領域の一部の上方に形成することにより、前記フローティング拡散領域と前記駆動トランジスタとの間にキャパシタを形成するステップを備えることを特徴とする方法。
【請求項２】
前記駆動トランジスタの前記ドレイン領域を、ピクセルカラムに関連し、アドレス指定信号に応答して前記ピクセル信号を受信するように構成されたカラムバスに接続するステップと、
前記駆動トランジスタのソース領域を、前記第１ピクセルローと前記第２ピクセルローに関連し、前記アドレス指定信号を前記駆動トランジスタの前記ソース領域に印加するように構成されたローアドレスラインに接続するステップと
をさらに備えることを特徴とする請求項１に記載の方法。
【請求項３】
前記第３アクティブ領域に、アドレス指定信号に応答して前記ピクセル信号を表す出力信号を生成するように構成されたアドレス選択トランジスタを形成するステップと
をさらに備えることを特徴とする請求項１に記載の方法。
【請求項４】
前記アドレス選択トランジスタのドレイン領域を、ピクセルカラムに関連し、前記アドレス選択トランジスタから前記出力信号を受信するように構成されたカラムバスに接続するステップと、
前記アドレス選択トランジスタのゲートを、前記第１ピクセルローと前記第２ピクセルローに関連し、前記アドレス選択トランジスタの前記ゲートに前記アドレス指定信号を印加するように構成されたローアドレスラインに接続するステップと
をさらに備えることを特徴とする請求項３に記載の方法。
【請求項５】
前記駆動トランジスタを形成するステップと前記アドレス選択トランジスタを形成するステップは、前記第３アクティブ領域に、前記駆動トランジスタのソース領域と前記アドレス選択トランジスタのドレイン領域を共通領域として形成するステップを備えることを特徴とする請求項３に記載の方法。
【請求項６】
前記第１アクティブ領域に、第１制御信号に応答して前記第１フォトダイオードから前記フローティング拡散領域に電荷を伝達するように構成された第１トランスファゲートを形成するステップと、
前記第１アクティブ領域に、第２制御信号に応答して前記第２フォトダイオードから前記フローティング拡散領域に電荷を伝達するように構成された第２トランスファゲートを形成するステップと、
をさらに備えることを特徴とする請求項１に記載の方法。
【請求項７】
基板の第１アクティブ領域内に、複数の異なるピクセルローから成る複数のフォトダイオードと、前記複数のフォトダイオードに共有されるフローティング拡散領域とを形成するステップと、
前記基板の第２アクティブ領域に、前記第１アクティブ領域から分離されたリセットトランジスタを形成するステップと、
前記フローティング拡散領域を前記リセットトランジスタのソース領域に接続するように構成されたポリシリコンバスを形成するステップと、
前記第１アクティブ領域から分離された第３アクティブ領域と、前記フローティング拡散領域の電圧に基づいてピクセル信号を生成するように構成された駆動トランジスタを形成するステップと
を備え、
前記ポリシリコンバスを形成するステップは、前記ポリシリコンを前記駆動トランジスタのドレイン領域の一部の上方に形成することにより、前記フローティング拡散領域と前記駆動トランジスタと間にキャパシタを形成するステップを備えることを特徴とする方法。
【請求項８】
前記駆動トランジスタの前記ドレイン領域を、ピクセルカラムに関連し、アドレス指定信号に応答して前記ピクセル信号を受信するように構成されたカラムバスに接続するステップと、
前記駆動トランジスタのソース領域を、前記複数の異なるピクセルローに関連し、前記駆動トランジスタの前記ソース領域にアドレス指定信号を印加するように構成されたローアドレスラインに接続するステップと
を更に備えることを特徴とする請求項７に記載の方法。
【請求項９】
前記第３アクティブ領域に、アドレス指定信号に応答して前記ピクセル信号を表す出力信号を生成するように構成されたアドレス選択トランジスタを形成するステップ
を更に備えることを特徴とする請求項７に記載の方法。
【請求項１０】
前記アドレス選択トランジスタのドレイン領域を、ピクセルカラムに関連し、前記アドレス選択トランジスタから前記出力信号を受信するように構成されたカラムバスラインに接続するステップと、
前記アドレス選択トランジスタのゲートを、前記複数の異なるピクセルローに関連し、前記アドレス選択トランジスタのゲートに前記アドレス指定信号を印加するように構成されたローアドレスラインに接続するステップと
を更に備えることを特徴とする請求項９に記載の方法。
【請求項１１】
前記駆動トランジスタを形成するステップと前記アドレス選択トランジスタを形成するステップは、前記第３のアクティブ領域に、前記駆動トランジスタのソース領域と前記アドレス選択トランジスタのドレイン領域を共通領域として形成するステップを備えることを特徴とする請求項９に記載の方法。
【請求項１２】
前記第１アクティブ領域に、それぞれの制御信号に応答して前記複数のフォトダイオードから前記フローティング拡散領域へ電荷を伝達するように構成された複数のトランスファゲートを形成するステップ
を更に備えることを特徴とする請求項７に記載の方法。
【請求項１３】
基板の第１アクティブ領域内のフローティング拡散領域を、前記基板の第２アクティブ領域内のリセットトランジスタを使用してリセットするステップと、
前記第１アクティブ領域内で第１ピクセルローの第１フォトダイオードにより収集された電荷を前記フローティング拡散領域へ伝達するステップと、
前記基板の第３アクティブ領域内の駆動トランジスタにより前記フローティング拡散領域の電圧に基づいてピクセル信号を生成するステップと、
前記ピクセル信号を生成するステップの後に前記リセットトランジスタを使用して前記フローティング拡散領域をリセットするステップと、
前記第１アクティブ領域内で第２ピクセルローの第２フォトダイオードにより収集された電荷を前記フローティング拡散領域へ伝達するステップと、
前記フローティング拡散領域をリセットするステップにおいて、前記リセットトランジスタのソース領域と前記フローティング拡散領域の間に接続されたポリシリコンバスを介して前記フローティング拡散領域に基準電圧を印加するステップと、
前記第１フォトダイオードにより収集された電荷を、前記駆動トランジスタのドレイン領域と、前記フローティング拡散領域に接続された前記ポリシリコンバスにより形成されたキャパシタへ伝達するステップと
を備えることを特徴とする方法。
【請求項１４】
前記ピクセル信号を生成するステップは、前記ポリシリコンバスを介して前記フローティング拡散領域における前記電圧を前記駆動トランジスタのゲートに印加するステップを備えることを特徴とする請求項１３に記載の方法。
【請求項１５】
前記駆動トランジスタのソース領域に接続されたローアドレスを介してアドレス指定信号を受信することに応答して、前記駆動トランジスタの前記ドレイン領域に接続されたカラムバスに前記ピクセル信号を印加するステップを更に備えることを特徴とする請求項１３に記載の方法。
【請求項１６】
前記第３アクティブ領域内のアドレス選択トランジスタを介してアドレス指定信号を受信するステップと、
前記アドレス指定信号に応答して、前記ピクセル信号を表す出力信号を生成するステップと
を備えることを特徴とする請求項１３に記載の方法。
【請求項１７】
前記第３アクティブ領域内のアドレス選択トランジスタのゲートに接続されたローアドレスラインを介してアドレス指定信号を受信するステップと、
前記アドレス指定信号に応答して、前記ピクセル信号を表す出力信号を、前記アドレス選択トランジスタのドレインに接続されたカラムバスに印加するステップと
を備えることを特徴とする請求項１３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体イメージセンサに関し、特に、４個または３個のトランジスタから構成
されるコンパクトなレイアウトのピクセル、高感度、及び低い暗電流を有するＣＭＯＳイ
メージセンサに関する。
【背景技術】
【０００２】
通常のイメージセンサは、センサピクセルで収集された入射してきた光子を電子に変換
することによって、光を感知する。収集サイクルの完了後に、電荷は電圧に変換されて、
センサの出力端子に供給される。ＣＭＯＳイメージセンサにおいて、電荷−電圧変換は、
ピクセル自体内で直接行われ、アナログピクセル電圧は多様なピクセルアドレス指定及び
スキャニング方式に基づいて出力端子に伝達される。このアナログ信号はまた、チップ出
力に到達する前に、チップ上でデジタル信号に変換され得る。ピクセルは、通常はソース
フォロアであるバッファ増幅器を備えている。このバッファ増幅器は、適切なアドレス指
定トランジスタによってピクセルに接続されるセンスラインを駆動する。
【０００３】
電荷−電圧変換が完了し、その結果として生成された信号がピクセルから出力された後
、ピクセルは新しい電荷を収集する準備のためにリセットされる。電荷検出ノードとして
フローティング拡散(Ｆｌｏａｔｉｎｇ  Ｄｉｆｆｕｓｉｏｎ）領域（以下、「ＦＤノー
ド」と記す）を使用するピクセルにおいて、このリセットは、ＦＤノードを基準電圧に瞬
間的に導電接続するリセットトランジスタをターンオンすることにより行われる。このス
テップでは、収集された電荷を除去するが、周知のｋＴＣ−リセットノイズを生成する。
ｋＴＣノイズは、所望の低ノイズ性能を達成する必要がある場合に、相関二重サンプリン
グ(Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ：以下、「ＣＤＳ」と記す
）信号処理により、信号から除去されなければならない。ＣＤＳの概念を利用する通常の
ＣＭＯＳセンサは、ピクセル内に４個のトランジスタ(以下、「４Ｔ」とも記す)を備える
必要がある。
【０００４】
４Ｔのピクセル回路の例は、Ｇｕｉｄａｓｈに付与された米国特許の明細書（特許文献
１、 特許文献２、特許文献３を参照）などに開示されている。また、ＶＤＤバイアスラ
インにスイッチングパルスを印加することによって、ピクセルからアドレス選択トランジ
スタを回路的に切り離し、３個のトランジスタ(以下、「３Ｔ」とも記す)のみを有するピ
クセルを用いてＣＤＳ動作を達成することもできる。これはＭａｓａｈｉｒｏ Ｋａｓａ
ｎｏの論文（非特許文献１を参照）に開示されている。
【０００５】
図１は、ピンフォトダイオード及び全てのトランジスタが共通のアクティブ領域を有す
る、従来の標準的な４Ｔイメージセンサを示す簡素化されたレイアウト図である。
【０００６】
図１において、参照番号１００は、典型的なＣＭＯＳイメージセンサに使用される従来
の４Ｔを含むピクセルアレイを表す。複数のこのようなピクセルは、実際のイメージセン
サにおいてロー(ｒｏｗｓ)及びカラム(ｃｏｌｕｍｎ）に配列されてアレイを形成するが
、図面の簡素化のため、ここでは、１つのピクセルのみが詳細に示されている。アクティ
ブ領域１０１は、ピクセルの全ての能動素子、すなわち、ピンフォトダイオード１０２、
トランスファトランジスタ（１０３はそのゲート）、ＦＤノード１０４、リセットトラン
ジスタ（１０６はそのゲート）、ドレインバイアスノード１１８、ソースフォロア(ＳＦ)
の機能を果たす駆動トランジスタ（１１３はそのゲート、１１９はそのソース・ドレイン
領域）、及びアドレス選択トランジスタ（１１４はそのゲート、１２０はそのソース）を
備えている。
【０００７】
取り囲まれたアクティブ領域１０１の外側の領域は、この技術分野で周知のような、厚
い素子分離酸化膜で充填されたＳＴＩ（Shallow  Trench  Isolation)領域である。また
、図１において、ピクセル内に存在する多層の金属インターコネクトは、図面の明瞭さの
ために省略され、代わりに接続ラインによって概略的に示されている。ライン１１７は、
アドレス選択トランジスタのゲート１１４のコンタクト１１６に接続されるローアドレス
ラインであり、ライン１１１は、トランスファトランジスタのゲート１０３のコンタクト
１１２に接続されるロートランスファラインであり、ポリシリコンバス１０５は、ピクセ
ルのリセットトランジスタのゲート１０６にローリセット信号を供給する。カラムライン
１０８は、コンタクト１０９を介してドレインバイアスノード１１８にＶＤＤバイアスを
提供し、カラムライン１０７は、コンタクト１１５を介してアドレス選択トランジスタの
ソース１２０からの出力信号をアレイ周辺に位置するカラム信号処理回路に伝達する。Ｆ
Ｄノード１０４は、インターコネクト１１０を介して駆動トランジスタのゲート１１３に
接続される。また、アドレス指定信号と、リセット信号とがそれぞれライン１１７及びコ
ンタクト１１６と、ポリシリコンバス１０５とを介してアレイの周辺領域からピクセルに
供給される。
【０００８】
図１のピクセルは、正しく機能するものの、２つの主な短所がある。すなわち、あまり
にも多くのトランジスタが大きなピクセル領域を占めてしまい、また、フォトダイオード
を構成するアクティブ領域とその他のトランジスタを構成するアクティブ領域とが空間的
に接続しているため、トランジスタの位置及びその相互接続配線を効率的に配列できない
。よって、低費用と高解像度のイメージセンサを設計するためにピクセルサイズを低減す
る必要がある時、各ピクセル内の多数のトランジスタの存在は問題となり得る。
【０００９】
この問題を解決するために、上述の米国特許では、異なるローに配置される隣接するピ
クセルのフォトダイオードを４Ｔの読み出し回路が共有する技術を開示している。
【００１０】
しかしながら、このような従来の４Ｔイメージセンサピクセルでは、コンパクトなレイ
アウトが依然として困難であり、また、ピクセル信号の読み出しのためのトランジスタ(
特に、リセットトランジスタ)を構成するアクティブ領域とフォトダイオードを構成する
アクティブ領域とが空間的に接続しているため、関連のピクセル要素の位置及びその相互
内部接続配線が効率的に配列できないという問題がある。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】米国特許第６，１０７，６５５号明細書
【特許文献２】米国特許第６，３５２，８６９号明細書
【特許文献３】米国特許第６，６５７，６６５号明細書
【非特許文献】
【００１２】
【非特許文献１】“Ａ  ２.０  μｍ  Ｐｉｘｅｌ  Ｐｉｔｃｈ  ＭＯＳ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ  ｗｉｔｈ  ａｎ  Ａｍｏｒｐｈｏｕｓ  Ｓｉ  Ｆｉｌｍ  Ｃｏｌｏｒ  Ｆｉｌｔｅｒ．”  （Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ  ＩＳＣＣ、ｖｏｌ.４８、Ｆｅｂ.２００５、ｐｐ.３４８-３４９)
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明は、上記したような従来の技術の問題点を解決するためになされたものであり、
その目的は、高解像度、高性能、及びコンパクトサイズの実用的なＣＭＯＳイメージセン
サを提供することにある。
【課題を解決するための手段】
【００１４】
本発明の目的は、イメージセンサにおいて、リセットトランジスタを、フローティング
拡散領域(電荷検出ノード)から空間的に分離された独立のアクティブ領域に配置すること
によって達成される。
【００１５】
また、本発明に係るイメージセンサのピクセルは、電荷検出ノードであるフローティン
グ拡散領域とソースフォロアの機能を果たす駆動トランジスタのドレインとの間に電気的
に接続されるキャパシタを備えている。このキャパシタは、駆動トランジスタのゲートに
延びるポリシリコンバスと駆動トランジスタのドレイン領域とをオーバーラップさせるこ
とにより形成される。そして、そのオーバーラップ量を調整して、キャパシタのキャパシ
タンスを変化させることができる。このような特徴は、変換利得、そしてセンサの感度を
調整するのに重要である。適切な値のキャパシタンスは、またセンサのダイナミックレン
ジ(Ｄｙｎａｍｉｃ  Ｒａｎｇｅ：以下、「ＤＲ」と記す)及び信号対雑音比(ＳＮＲ)を決
定する。
【００１６】
また、本発明に係るイメージセンサのピクセルは、受光素子がピンフォトダイオードを
用いて構成されるため、フォトダイオード領域内のシリコン−シリコン酸化膜界面の近く
に配置される浅いＰ型注入領域(すなわち、ｐｉｎｎｉｎｇ  ｌａｙｅｒ）を使用して、
界面準位を消滅することによって、低い暗電流を維持する。
【００１７】
また、本発明に係るイメージセンサにおいて、駆動トランジスタは、ＮチャネルＭＯＳ
トランジスタ又はＰチャネルＭＯＳトランジスタで具現でき、特に、空乏型ＰチャネルＭ
ＯＳトランジスタで具現する場合、ノイズの特性を改善することができる。
【００１８】
具体的に、本発明の一側面によるイメージセンサは、複数のピクセルがロー及びカラム
に配列されたピクセルアレイを有するイメージセンサにおいて、隣接するローにそれぞれ
割り当てられる２個のフォトダイオード及び該２個のフォトダイオードに共有される共通
フローティング拡散領域を有する第１アクティブ領域と、前記第１アクティブ領域と空間
的に分離されて形成され、前記ピクセルをリセットさせるリセットトランジスタを有する
第２アクティブ領域と、前記第１及び第２アクティブ領域と空間的に分離されて形成され
、前記共通フローティング拡散領域の電荷に応答してピクセル信号を出力する駆動トラン
ジスタを有する第３アクティブ領域とを備える。
【００１９】
本発明の他の一側面によるイメージセンサは、複数のピクセルがロー及びカラムに配列
されたピクセルアレイを有するイメージセンサにおいて、隣接するローにそれぞれ割り当
てられる２個のフォトダイオード及び該２個のフォトダイオードに共有される共通フロー
ティング拡散領域を有する第１アクティブ領域と、前記第１アクティブ領域と空間的に分
離されて形成され、前記共通フローティング拡散領域の電荷に応答してピクセル信号を出
力する駆動トランジスタを有する第２アクティブ領域と、前記駆動トランジスタのゲート
から連続するように形成されたポリシリコンバスと、前記第２アクティブ領域の一部であ
る前記駆動トランジスタのドレイン領域及び前記ポリシリコンバスがオーバーラップされ
て形成されたキャパシタとを備える。
【００２０】
本発明の上記２つの側面において、前記フォトダイオードは、ピンフォトダイオードか
ら構成され得るし、前記駆動トランジスタは、ＮチャネルＭＯＳトランジスタまたは空乏
型ＰチャネルＭＯＳトランジスタで具現され得る。
【発明の効果】
【００２１】
本発明によれば、高性能、簡単な構造及び小型サイズの３Ｔ及び４Ｔのピクセルを有す
る実用的なＣＭＯＳイメージセンサを提供することができる。
【図面の簡単な説明】
【００２２】
【図１】ピンフォトダイオード及び全てのトランジスタが共通アクティブ領域を有する、従来の４Ｔを有するイメージセンサの簡素化されたレイアウトを示す図である。
【図２】トランスファゲート、リセットトランジスタ、アドレス選択トランジスタ、駆動トランジスタ(ソースフォロア)、及びピンフォトダイオードを収容し、空間的に分割された複数のアクティブ領域を有する、本発明の実施の形態に係るローを共有するピクセルの簡素化されたイメージセンサのレイアウト図である。
【図３】本発明の別の実施の形態に係るアドレス選択トランジスタが省略された場合における、ローを共有するピクセルの簡素化されたイメージセンサのレイアウト図である。
【発明を実施するための形態】
【００２３】
以下、本発明の最も好ましい実施の形態を図面を参照しながら説明する。
【００２４】
図２は、トランスファゲート、リセットトランジスタ、アドレス選択トランジスタ、駆
動トランジスタ(ソースフォロア)、及びピンフォトダイオードを有し、空間的に分離され
た複数のアクティブ領域を有する、本発明の一実施の形態に係るＣＭＯＳイメージセンサ
の平面図であって、ローを共有するピクセルの簡素化されたレイアウトを示す。
【００２５】
図２に示されているように、ピクセルアレイ２００は、共通回路を共有する１対のピン
フォトダイオード２０２、２０３を有する２つのピクセルローを備えている。ここでも、
金属層は、図面簡素化のために省略され、概略的な相互接続線によって示されている。も
ちろん、本実施の形態におけるピクセルもまた複数のロー及びカラムに配列されてアレイ
を形成する。
【００２６】
本発明のロー共有ピクセルの特徴は、ピクセル内のアクティブ領域を３つの異なるブロ
ックに分離する点である。特に、第１アクティブ領域２０１は、一対のピンフォトダイオ
ード２０２、２０３を備え、第２アクティブ領域２０９は、リセットトランジスタのため
のものであり、第３アクティブ領域２２６は、駆動トランジスタ及びアドレス選択トラン
ジスタのためのものである。第１アクティブ領域２０１は、またトランスファゲート２０
４、２０５及び電荷検出用の共通フローティング拡散領域（以下「共通ＦＤノード」と記
す）２０６を備える。金属の第１相互接続線２０７は、共通ＦＤノード２０６を、駆動ト
ランジスタのゲート２１２と接続するポリシリコンバス２０８に接続させる。金属の第２
相互接続線２１１は、またポリシリコンバス２０８をリセットトランジスタのソースに接
続させる。
【００２７】
リセット信号がコンタクト２１５を介して第１ローバスライン２１６からリセットトラ
ンジスタのゲート２１０に供給される。リセットトランジスタのドレイン２２５がドレイ
ンカラムバスライン（以下、第１カラムバスラインと記す）２２４に接続される。同様に
、駆動トランジスタのドレイン２２０が同じ第１カラムバスライン２２４に接続される。
第１カラムバスライン２２４は、ＶＤＤ電源ラインである。駆動トランジスタのソース２
２１は、ゲート２１３がコンタクト２１４を介して第２ローバスライン２１９からローア
ドレス指定信号を受信するアドレス選択トランジスタのドレインとは共通である。
【００２８】
アドレス選択トランジスタのソース２２２で出力信号が感知され、このソース２２２は
もう１つのカラムバスライン（以下、第２カラムバスラインと記す）２２３に接続される
。ここでは、第２カラムバスライン２２３は、ピクセル出力信号ラインである。
【００２９】
トランスファゲートバスライン２１７、２１８は、アレイ２００の周辺に位置する回路
で生成される適切な電荷伝達信号をトランスファゲート２０５、２０４に供給する。第１
及び第２カラムバスライン２２４、２２３もまた、アレイ２００の周辺に位置する回路に
接続され、この周辺回路は、必要なバイアスを供給し、アドレス指定されたピクセルから
の出力信号を処理する。これらは、図示されていないが、この技術分野における通常の知
識を有する者にとっては、周知のものである。
【００３０】
図２から分かるように、本実施の形態では、従来の４Ｔを有するピクセルのアクティブ
領域を３つの異なるブロックに分割し、２つのローにそれぞれ属する２つのフォトダイオ
ードが同じピクセル信号感知回路を共有することによって、ピクセルの効率的なレイアウ
トが可能となる。本実施の形態のレイアウトは、より高い開口率を有するため、より高性
能のセンサの実現を可能にする。
【００３１】
一方、ポリシリコンバス２０８下の第３アクティブ領域２２６を破線２２７で示すよう
に延ばすことによって、共通ＦＤノード２０６と駆動トランジスタのドレイン２２０との
間に電気的に接続されるキャパシタを形成できる。ポリシリコンバス２０８と第３アクテ
ィブ領域２２６との間のオーバーラップ量を調整して、キャパシタのキャパシタンスを変
化させることができる。この特徴は変換利得、そしてセンサの感度を調整するのに重要で
ある。適切な値のキャパシタンスは、またセンサのダイナミックレンジ（ＤＲ）及び信号
対雑音比(ＳＮＲ)を決定する。
【００３２】
図３は、本発明の別の実施の形態に係るＣＭＯＳイメージセンサの平面図であって、ロ
ーアドレス指定のためのアドレス選択トランジスタが省略される場合におけるロー共有ピ
クセルの簡素化されたレイアウトを示す。
【００３３】
図３に示されている本実施の形態に係るピクセルアレイ３００は、図２に示されたもの
と類似したレイアウトを有し、アクティブ領域は同様に３つの個別領域に分離されている
。第１アクティブ領域３０１は、ピンフォトダイオード３０２、３０３、トランスファゲ
ート３０４、３０５及び共通ＦＤノード３０６を備える。ほかの２つの異なるアクティブ
領域、即ち第２アクティブ領域３０９及び第３アクティブ領域３１８はそれぞれ、ゲート
３１０及びドレイン３１９を有するリセットトランジスタ、並びにゲート３１２、ソース
３２１及びドレイン３２０を有する駆動トランジスタを備える。この構成において、アド
レス選択トランジスタは省略され、Ｋａｓａｎｏにより開示されたもののように、電源線
３２２をパルスする外部回路によって代替される。
【００３４】
第１相互接続線３０７は、共通ＦＤノード３０６をポリシリコンバス３０８に接続させ
る。第２相互接続線３１１は、ポリシリコンバス３０８をリセットトランジスタのソース
に接続させる。リセットトランジスタのゲート３１０は、そのリセットパルスをリセット
ライン３２３からコンタクト３１３を介して受信する。ピクセルは、電源線３２２によっ
てアドレス指定されるが、電源線３２２は、駆動トランジスタのソース３２１に接続され
て、駆動トランジスタをターンオンさせる。出力信号は、駆動トランジスタのドレイン３
２０から検出され、このドレイン３２０は、カラムバスライン３１６に接続される。別の
カラムバスライン３１７は、リセットトランジスタのドレイン３１９にバイアスを供給す
る。
【００３５】
また、上記の実施の形態と同様に、ポリシリコンバス３０８とオーバーラップしてキャ
パシタを形成するように、第３アクティブ領域３１８を拡張することができる。この拡張
されたキャパシタは図面を明瞭にし簡素化するために、図示されていない。トランスファ
ゲートバスライン３１４、３１５は、トランスファゲート３０４、３０５に伝達パルスを
供給する。パルスは、図示されていない周辺回路で生成される。また、この技術分野にお
ける通常の知識を有する者にとって周知であるように、出力信号も周辺回路で処理される
。
【００３６】
本実施の形態の長所は、１ピクセル当たり２つのトランジスタのみを有するので、適度
な設計ルールを使用しても、非常に小さなピクセルサイズの高性能イメージセンサを設計
することができるという点である。
【００３７】
また、上記の２つの実施の形態は、フォトダイオード領域２０２、２０３、３０２、３
０３内のシリコン−シリコンダイオキサイド界面に注入されるｐ＋ホウ素不純物を有する
ピンフォトダイオードを用いる。この不純物注入は、周知のように、界面準位をクエンチ
ングして、低い暗電流の生成を可能にする。
【００３８】
上記した新しいレイアウトの長所はまた、ピクセルのトランジスタがより小さな領域を
占めることによって実現される、高い開口率である。
【００３９】
また、本発明において、駆動トランジスタは、ＮチャネルＭＯＳトランジスタまたは  
ＰチャネルＭＯＳトランジスタで具現できる。特に、空乏型ＰチャネルＭＯＳトランジス
タで具現するならば、ノイズ特性を改善することができる。
【００４０】
以上では、３Ｔ及び４Ｔを有するピクセルをコンパクトにレイアウトした本発明の好ま
しい実施の形態に関して説明したが、本発明は、上記説明した実施の形態に限定されるも
のではなく、特許請求の範囲によって定められる技術的思想及び分野から逸脱しない範囲
内で上記説明した実施の形態に対して様々な変更が可能であり、それらも本発明の技術的
範囲に属することは明らかである。
【符号の説明】
【００４１】
１００、２００、３００                          ピクセルアレイ
１０１                                          アクティブ領域
１０２、２０２、２０３、３０２、３０３          ピンフォトダイオード
１０３、２０４、２０５、３０４、３０５          トランスファゲート（トランスファ
トランジスタのゲート）
１０４、２０６、３０６                          共通フローティング拡散領域（共通
ＦＤノード）
１０５、２０８、３０８                          ポリシリコンバス
１０６、２１０、３１０                          リセットトランジスタのゲート
１０７、１０８                                  カラムライン
１０９、１１２、１１５、１１６、２１４、２１５、３１３  コンタクト
１１０                                          インターコネクト
１１１                                          ロートランスファライン
１１３、２１２、３１２                          駆動トランジスタのゲート
１１４、２１３                                  アドレス選択トランジスタのゲート
１１８                                          ドレインバイアスノード
１１７                                          ローアドレスライン
１１９                                          駆動トランジスタのソース・ドレイ
ン領域
１２０、２２２                                  アドレス選択トランジスタのソース
２０１、３０１                                  第１アクティブ領域
２０７、３０７                                  第１相互接続線
２０９、３０９                                  第２アクティブ領域
２１１、３１１                                  第２相互接続線
２１６                                          第１ローバスライン
２１７、２１８、３１４、３１５                  トランスファゲートバスライン
２１９                                          第２ローバスライン
２２０、３２０                                  駆動トランジスタのドレイン
２２１、３２１                                  駆動トランジスタのソース
２２３                                          第２カラムバスライン
２２４                                          第１カラムバスライン
２２５、３１９                                  リセットトランジスタのドレイン
２２６、３１８                                  第３アクティブ領域
３１６、３１７                                  カラムバスライン
３２２                                          電源線
３２３                                          リセットライン
【図１】
0005486639.tif 000002
【図２】
0005486639.tif 000003
【図３】
0005486639.tif 000004