(57)【特許請求の範囲】
【請求項１】
論理回路に接続されると共に、全体がシリアルに接続されてスキャンチェインを構成する複数の設定レジスタ部と、
ＬＳＩテスト時に、外部から入力される設定アドレス信号に基づいて、前記複数の設定レジスタ部のうちで設定データの設定対象とする設定レジスタ部を指定するためのセットストローブ信号を生成するセットストローブ生成部と、を備え、
前記設定レジスタ部は、
設定値選択回路と、シフト動作に従って前記設定値選択回路からの出力信号が入力される設定レジスタとを備え、
前記設定値選択回路は、
ＬＳＩテスト時のモードに応じて、前記セットストローブ信号を用いて指定される設定レジスタ部について外部から入力される設定データ信号と、シフト動作に従って入力されるスキャン入力信号と、後段の前記設定レジスタからの出力信号と、のいずれか一の信号を選択して出力し、
前記設定レジスタは、
論理回路に接続されると共に、前段の前記設定値選択回路から入力される信号を保持する
ことを特徴とするＬＳＩ。
【請求項２】
論理回路に接続されると共に、全体がシリアルに接続されてスキャンチェインを構成し、非スキャンブロックへの入力信号を設定する第１の設定レジスタ部と、前記非スキャンブロックからの出力信号との比較に用いる信号を設定する第２の設定レジスタ部と、を少なくとも有する複数の設定レジスタ部と、
ＬＳＩテスト時に、外部から入力される設定アドレス信号に基づいて、前記複数の設定レジスタ部のうちで設定データの設定対象とする設定レジスタ部を指定するためのセットストローブ信号を生成するセットストローブ生成部と、
前記非スキャンブロックからの出力信号と、前記第２の設定レジスタ部に設定される信号とを比較する比較器と、を備え、
ＬＳＩテスト時に、前記セットストローブ信号を用いて指定される設定レジスタ部について、外部から設定データ信号が入力され、
前記非スキャンブロックを動作させて行うＬＳＩ機能テスト時に、前記外部からの設定データ信号として、前記第１の設定レジスタ部には前記非スキャンブロックへの入力信号の初期値を設定すると共に、前記第２の設定レジスタ部には前記非スキャンブロックへ前記初期値を入力した場合の出力信号の期待値を設定する
ことを特徴とするＬＳＩ。
【請求項３】
論理回路に接続されると共に、全体がシリアルに接続されてスキャンチェインを構成する複数の設定レジスタ部と、非スキャンブロックと、を含むＬＳＩのテストデータ設定方法であって、
前期設定レジスタ部は、設定値選択回路と、シフト動作に従って当該設定値選択回路からの出力信号が入力される設定レジスタとを有し、
前記非スキャンブロックを動作させて行うＬＳＩ機能テスト時に、外部から入力される設定アドレス信号に基づいて、前記複数の設定レジスタ部のうちで設定データの設定対象とする設定レジスタ部を指定するためのセットストローブ信号を生成し、生成した前記セットストローブ信号を用いて指定される設定レジスタ部について、外部から設定データ信号が入力され、
前記設定値選択回路は、ＬＳＩテスト時のモードに応じて、外部から入力される設定データ信号と、シフト動作に従って入力されるスキャン入力信号と、後段の前記設定レジスタからの出力信号と、のいずれか一の信号を選択して出力し、
前記設定レジスタは、論理回路に接続されると共に、前段の前記設定値選択回路から入力される信号を保持する
ことを特徴とするＬＳＩのテストデータ設定方法。
【請求項４】
論理回路に接続されると共に、全体がシリアルに接続されてスキャンチェインを構成する複数の設定レジスタ部と、非スキャンブロックと、比較器と、を含むＬＳＩのテストデータ設定方法であって、
前記複数の設定レジスタ部は、非スキャンブロックへの入力信号を設定する第１の設定レジスタ部と、前記非スキャンブロックからの出力信号との比較に用いる信号を設定する第２の設定レジスタ部と、を有し、
前記非スキャンブロックを動作させて行うＬＳＩ機能テスト時に、外部から入力される設定アドレス信号に基づいて、前記複数の設定レジスタ部のうちで設定データの設定対象とする設定レジスタ部を指定するためのセットストローブ信号を生成し、生成した前記セットストローブ信号を用いて指定される設定レジスタ部について、外部から設定データ信号が入力され、
前記非スキャンブロックを動作させて行うＬＳＩ機能テスト時に、前記外部からの設定データ信号として、前記第１の設定レジスタ部には前記非スキャンブロックへの入力信号の初期値を設定すると共に、前記第２の設定レジスタ部には前記非スキャンブロックへ前記初期値を入力した場合の出力信号の期待値を設定し、
前記比較器は、前記非スキャンブロックからの出力信号と、前記第２の設定レジスタ部に設定される信号とを比較する
ことを特徴とするＬＳＩのテストデータ設定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩ、及びそのテストデータ設定方法に関する。
【背景技術】
【０００２】
微細化やマルチコア化等によりＬＳＩ内部回路の規模が膨大になると、外部端子数の制限のためにスキャンチェイン１本あたりのレジスタ数が増加する。このため、ＬＳＩ試験時のテストパタンが複雑化することで、テスト時間が増大する傾向にある。
【０００３】
また、遅延や収容性などの物理的制約のためにスキャン対象にできない非スキャン部がＬＳＩの内部に含まれていることがある。かかる場合には、ＬＳＩ試験時にフルスキャン化することができない。このような場合においてＬＳＩ試験の故障検出率（テスト網羅性）を向上させるために、非スキャンブロックを動作させて試験する機能テストを実施することがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２２６１８６号公報
【特許文献２】特表２００９−５１２８７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述した機能テストに関して、テストパタン長が非常に長くなってしまうという問題があった。これは、初期値や期待値等の設定が必要なレジスタ群は一部に限られているにも関わらず、スキャンパスを使用してこれらレジスタ群の設定を行った場合には、長大になったスキャンチェインにおいて機能テストでは設定不要なレジスタが大量に含まれることになり、設定不要なレジスタに対しても値が設定されるテストパタンを供給しなければならないためである。
【０００６】
尚、本発明に関連する技術として、特許文献１には、ＡＳＩＣを組み込んだ装置上でのテストを対象とする集積回路が開示されている。特許文献１の集積回路はＬＳＩのテストを対象とするものではなく、また、テスト条件として初期値を設定する方法に係るものではない。そして、特許文献１の集積回路は、テスト制御に係るものにすぎず、所望のレジスタに対する初期値の設定方法については開示されていない。さらに、特許文献１の集積回路はレジスタ設定部というテスト条件記憶手段を備えており、保持する条件に応じて、レジスタ設定部が、演算モジュールをテストするか否かの切替設定のレジスタや、演算モジュールのテストのための設定レジスタへの設定を行うものである。このため、特許文献１の集積回路では、外部ピンから与えるアドレスに基づいて一意に決定するレジスタ群に対して、外部ピンから値を直接設定することはできないものである。
【０００７】
また、本発明に関連する他の技術として、特許文献２には、ＩＣテスト方法が開示されている。特許文献２のＩＣテスト方法は、テスト対象（コア）へのテスト命令を保持するＷＩＲ（命令レジスタ）に係るものである。そして、特許文献２のＩＣテスト方法では、命令レジスタへのデータの設定は２つのモードで行っている。ここで、これらのデータ設定のモードについては、シリアルシフトレジスタに対する入力を、スキャンチェインを使用するか、又は、パラレル入力の１つのポートを使用するかの違いにすぎず、いずれのモードによっても、シリアルにシフト動作をさせながら値を入力するものである。このため、特許文献２のＩＣテスト方法においても、外部ピンから与えるアドレスに基づいて一意に決定するレジスタ群に対して、外部ピンから値を直接設定することはできないものである。
【０００８】
従って、本発明の目的は、長大なスキャンパスを使用せずに、ＬＳＩテスト試験時に設定が必要なレジスタに対してのみ外部ピンからデータを直接設定可能とすることで、テストパタン長を大幅に削減可能なＬＳＩ、及びそのテストデータ設定方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明に係るＬＳＩは、論理回路に接続されると共に、全体がシリアルに接続されてスキャンチェインを構成する複数の設定レジスタ部と、ＬＳＩテスト時に、外部から入力される設定アドレス信号に基づいて、前記複数の設定レジスタ部のうちで設定データの設定対象とする設定レジスタ部を指定するためのセットストローブ信号を生成するセットストローブ生成部と、を備え、ＬＳＩテスト時に、前記セットストローブ信号を用いて指定される設定レジスタ部について、外部から設定データ信号が入力されることを特徴とするものである。
【発明の効果】
【００１０】
本発明によれば、テストパタン長を大幅に削減可能なＬＳＩ、及びそのテストデータ設定方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１に係るＬＳＩの構成を示すブロック図である。
【図２】本発明の実施の形態１に係る設定レジスタ部の構成を示すブロック図である。
【発明を実施するための形態】
【００１２】
実施の形態１．
以下、図面を参照して本発明の実施の形態１について説明する。まず、図１を参照して、本実施の形態１に係るＬＳＩの構成について説明する。図１は、本実施の形態１に係るＬＳＩの構成を示すブロック図である。本実施の形態１に係るＬＳＩによれば、長大なスキャンパスを使用せずに、ＬＳＩテスト試験時に設定が必要なレジスタに対してのみ外部ピンからデータを直接設定可能とすることで、テストパタン長を大幅に削減することができる。
【００１３】
図１に示すように、ＬＳＩ（半導体集積回路）１０は、外部ピン２０と、外部ピン２１と、外部ピン２２と、外部ピン２３と、セットストローブ生成部３０と、複数の設定レジスタ部４０＿１〜４０＿ｎ（以下、単に設定レジスタ部４０と総称する場合がある。）と、非スキャンブロック６０と、比較器７０と、を有している。
【００１４】
設定レジスタ部４０は、機能テストにおいて初期値や期待値等の設定が必要となるレジスタ群を数ビット単位でまとめて構成される。例えば、設定レジスタ部４０＿１は、数ビット単位でレジスタをまとめたレジスタ群４１＿１により構成される。設定レジスタ部４０に含まれるレジスタ群４１＿１〜４１＿ｎ（以下、単にレジスタ群４１と総称する場合がある。）は、スキャンチェイン５０１の一部を構成する。すなわち、設定レジスタ部４０は、全体がシリアルに接続されてスキャンチェインを構成する。尚、設定レジスタ部４０の詳細な構成については後述する。
【００１５】
また、設定レジスタ部４０は、外部ピン２２からのスキャンモード信号２０３と、外部ピン２３からの機能テスト設定モード信号２０４と、セットストローブ生成部３０からのセットストローブ信号３０１と、外部ピン２１からの設定データ信号２０２と、が入力される。設定レジスタ部４０は、これら入力される信号に基づいて、設定データを保持すると共に、機能テスト時において、期待値や非スキャンブロック６０の初期値として供給する。
【００１６】
図１に示す例では、設定レジスタ部４０＿１に、非スキャンブロック６０への入力信号が設定される。また、設定レジスタ部４０＿２に、非スキャンブロック６０からの出力信号との比較に用いる信号が設定される。比較器７０は、非スキャンブロック６０からの出力信号と、設定レジスタ部４０＿２に設定される信号とを比較し、比較結果を出力する。ここで、非スキャンブロック６０を動作させて行うＬＳＩ機能テスト時には、設定レジスタ部４０＿１には非スキャンブロック６０への入力信号の初期値を設定し、設定レジスタ部４０＿２には非スキャンブロック６０の出力信号の期待値を設定することができる。
【００１７】
セットストローブ生成部３０は、設定対象のレジスタ群４１を識別する設定アドレス信号２０１が外部ピン２０から入力される。セットストローブ生成部３０は、設定アドレス信号２０１に基づいて生成するセットストローブ信号３０１を、設定対象となる設定レジスタ部４０に対してのみ送出する。
【００１８】
設定アドレス信号２０１と、設定データ信号２０２と、スキャンモード信号２０３と、機能テスト設定モード信号２０４と、は、外部装置としてのテスタから入力される。
【００１９】
図２は、設定レジスタ部４０の詳細な構成を示すブロック図である。設定レジスタ部４０は、複数の設定レジスタ４００＿１〜４００＿ｎ（以下、単に設定レジスタ４００と総称する場合がある。）と、複数の設定値選択回路４１０＿１〜４１０＿ｎ（以下、単に設定値選択回路４１０と総称する場合がある。）と、論理和回路４２０と、を有している。図２に示す例では、複数ビット分（ここでは８ビットの場合を例示）の、設定レジスタ４００＿１〜４００＿ｎを有している。
【００２０】
設定値選択回路４１０は、ＬＳＩテスト時のモードに応じて、設定データ信号２０２と、シフト動作に従って入力される前段からのスキャン入力信号と、後段の設定レジスタ４００からの出力信号と、のいずれか一の信号を選択して出力する。より具体的には、設定値選択回路４１０は、スキャンモード信号２０３と、機能テスト設定モード信号２０４と、セットストローブ信号３０１と、に基づいて、前段のスキャン出力信号と、設定データ信号２０２と、設定レジスタ４００からの出力値と、のいずれか一つを選択して出力する。設定値選択回路４１０は、スキャンモード信号２０３がＨｉｇｈで、かつ、機能テスト設定モード信号２０４がＬｏｗである時には、前段のスキャン出力信号を選択し、機能テスト設定モード信号２０４がＨｉｇｈで、かつ、セットストローブ信号３０１がＨｉｇｈである時には、設定データ信号２０２を選択し、それ以外の場合には、設定レジスタ４００の値を選択し、選択した信号を出力する。設定値選択回路４１０の出力信号は、設定レジスタ４００のスキャン入力信号ＳＩＮとなる。
【００２１】
設定レジスタ４００は、組合せ論理回路としての通常論理に接続されると共に、前段の設定値選択回路４１０から入力される信号を保持する。より具体的には、設定レジスタ４００は、スキャンモード信号２０３、又は、機能テスト設定モード信号２０４に基づいてシフト動作を行い、設定値選択回路４１０の出力値を保持する。
【００２２】
設定レジスタ４００は、論理和回路４２０からの出力がＳＭＣとして入力される。スキャンモード信号２０３及び機能テスト設定モード信号２０４の少なくとも一つがＨｉｇｈである場合に、論理和回路４２０の出力はＨｉｇｈとなる。これにより、設定レジスタ４００は、スキャンモードであるか、又は、機能テスト設定モードである場合に、設定値選択回路４１０からＳＩＮとして入力される値を保持する。
【００２３】
次に、本実施の形態１に係るＬＳＩのテストデータの設定動作について説明する。ＬＳＩ機能テスト時のデータ設定モードにおいて、データ設定モードを意味する機能テスト設定モード信号２０４が外部ピン２３から入力される。入力された機能テスト設定モード信号２０４が、複数の設定レジスタ部４０へと供給される。
【００２４】
また、設定データ信号２０２が外部ピン２１から入力され、各設定レジスタ部４０へと供給される。さらに、設定対象のレジスタ群を識別する設定アドレス信号２０１が外部ピン２０から入力され、入力された設定アドレス信号２０１がセットストローブ生成部３０へと供給される。
【００２５】
セットストローブ生成部３０は、設定アドレス信号２０１が入力されると、そのアドレスが指し示す設定レジスタ部４０に対してのみセットストローブ信号３０１を供給する。
【００２６】
設定レジスタ部４０では、供給された設定データ信号２０２を１ビット毎に分け、各設定レジスタ４００へのスキャン入力信号の選択を行う設定値選択回路４１０へと送出する。また、セットストローブ信号３０１と機能テスト設定モード信号２０４についても各設定値選択回路４１０へと送出される。
【００２７】
設定値選択回路４１０は、セットストローブ信号３０１と機能テスト設定モード信号２０４とが供給されているのを受け、設定データ信号２０２を設定レジスタ４００へのスキャン入力信号として出力する。
【００２８】
これにより、本発明では、長大なスキャンチェイン５０１を使用することなく、外部ピンから設定レジスタ４００に対して値を直接設定することが可能となる。
【００２９】
以上説明したように、本発明においては、以下に記載するような効果を奏する。
第１の効果は、セットストローブ生成部３０及び設定値選択回路４１０を有し、ＬＳＩテストで設定が必要なレジスタに対して外部ピンから直接値を設定できるようにすることで、長大なスキャンチェインを使用したデータ設定手法に比べて、テストパタン長の大幅な低減を実現することができる。
【００３０】
第２の効果は、機能テスト設定モード信号を使用することでテストにおける動作範囲が限定されるため、ＬＳＩテスト時の消費電力の低減を図ることができる。具体的には、機能テスト設定モードにおいて全く関係のない、つまり、動作する必要のないブロックが存在する場合には、機能テスト設定モードにおいて動作不要のブロックの電源と動作が必要なブロックの電源とを分離させておくことで、機能テスト設定モード信号に応じて動作不要のブロックの電源供給を停止させることが可能となる。これにより、ＬＳＩテスト時の消費電力の低減を図ることができる。或いは、機能テスト設定モードでは動作不要のブロックへのクロックの供給を、機能テスト設定モード信号で停止させることで、ＬＳＩテスト時の消費電力の削減を図ることもできる。
【００３１】
その他の実施の形態．
上述した実施の形態においては、スキャンモード信号２０３の外部ピン２２と、機能テスト設定モード信号２０４の外部ピン２３とを有する構成であるものとして説明したが、本発明はこれに限定されない。すなわち、スキャンモードと機能テスト設定モードとは同時動作しないため、スキャンモード信号２０３と機能テスト設定モード信号２０４とを選択信号とするようにして、スキャン入力信号の外部ピンを兼用とすることができる。これにより、外部端子は、設定アドレス信号２０１と、設定データ信号２０２と、兼用とするスキャン入力信号の外部ピンとで済むため、外部端子を増やさずに同じ効果を得ることができる。
【００３２】
尚、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【００３３】
１０  ＬＳＩ、
２０、２１、２２、２３  外部ピン、
３０  セットストローブ生成部、
４０＿１〜４０＿ｎ  設定レジスタ部、
６０  非スキャンブロック、
５０１  スキャンチェイン、
４００＿１〜４００＿ｎ  設定レジスタ、
４１０＿１〜４１０＿ｎ  設定値選択回路、
４２０  論理和回路、
【図１】
0005453981.tif 000002
【図２】
0005453981.tif 000003