(57)【特許請求の範囲】
【請求項１】
第１導電型の基板の表面層に設けられた第２導電型の第１ウェル層と、
前記第１ウェル層の表面層の一部に設けられた第１導電型の第２ウェル層と、
前記第１ウェル層の表面層の一部に、前記第２ウェル層と離れて設けられた第１導電型の第３ウェル層と、
前記第２ウェル層に設けられたデプレッション型ＭＯＳＦＥＴと、
前記第３ウェル層に設けられたエンハンスメント型ＭＯＳＦＥＴと、
を備え、
前記デプレッション型ＭＯＳＦＥＴは、
前記第２ウェル層の表面層の一部に設けられた第２導電型の第１ドレイン層と、
前記第２ウェル層の表面層の一部に、前記第１ドレイン層と離れて設けられた第２導電型の第１ソース層と、
前記第２ウェル層の表面層の一部に、前記第１ドレイン層と、前記第１ソース層と、に接するように設けられた第２導電型のデプレッション層と、
前記第２ウェル層の表面層の一部に設けられた第１導電型の第１ピックアップ層と、
前記デプレッション層の上に、第１ゲート酸化膜を介して設けられた第１ゲート電極と、
を備え、
前記エンハンスメント型ＭＯＳＦＥＴは、
前記第３ウェル層の表面層の一部に設けられた第２導電型の第２ドレイン層と、
前記第３ウェル層の表面層の一部に、前記第２ドレイン層と離れて設けられた第２導電型の第２ソース層と、
前記第３ウェル層の表面層の一部に、前記第２ドレイン層と、前記第２ソース層と、に接するように設けられた第１導電型のチャネル層と、
前記第３ウェル層の表面層の一部に設けられた第１導電型の第２ピックアップ層と、
前記チャネル層の上に、第２ゲート酸化膜を介して設けられた第２ゲート電極と、
を備え、
前記第１ウェル層はフローティング電位にすることを特徴とする半導体装置。
【請求項２】
第１導電型の基板に第２導電型の埋め込み層を介して設けられた第１導電型のエピタキシャル層と、
前記エピタキシャル層の表面層に設けられた第１導電型のウェル層と、
前記ウェル層の表面層の一部に設けられたデプレッション型ＭＯＳＦＥＴと、
前記ウェル層の表面層の一部に、前記デプレッション型ＭＯＳＦＥＴと離れて設けられたエンハンスメント型ＭＯＳＦＥＴと、
を備え、
前記エピタキシャル層はフローティング電位にすることを特徴とする半導体装置。
【請求項３】
前記第１ゲート電極および前記第１ソース層と、前記第２ゲート電極および前記第２ドレイン層と、に電気的に接続された出力端子と、
前記第１ドレイン層に、電気的に接続された高電位側端子と、
前記第１ピックアップ層と、前記第２ソース層および前記第２ピックアップ層と、に電気的に接続された低電位側端子と、
を備えることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記デプレッション型ＭＯＳＦＥＴは、
前記ウェル層の表面層の一部に設けられた第２導電型の第１ドレイン層と、
前記ウェル層の表面層の一部に、前記第１ドレイン層と離れて設けられた第２導電型の第１ソース層と、
前記ウェル層の表面層の一部に、前記第１ドレイン層と、前記第１ソース層と、に接するように設けられた第２導電型のデプレッション層と、
前記ウェル層の表面層の一部に設けられた第１導電型の第１ピックアップ層と、
前記デプレッション層の上に、第１ゲート酸化膜を介して設けられた第１ゲート電極と、
を備え、
前記エンハンスメント型ＭＯＳＦＥＴは、
前記ウェル層の表面層の一部に設けられた第２導電型の第２ドレイン層と、
前記ウェル層の表面層の一部に、前記第２ドレイン層と離れて設けられた第２導電型の第２ソース層と、
前記ウェル層の表面層の一部に、前記第２ドレイン層と、前記第２ソース層と、に接するように設けられた第１導電型のチャネル層と、
前記チャネル層の上に、第２ゲート酸化膜を介して設けられた第２ゲート電極と、
を備えることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記第１ゲート電極および前記第１ソース層と、前記第２ゲート電極および前記第２ドレイン層と、に電気的に接続された出力端子と、
前記第１ドレイン層に、電気的に接続された高電位側端子と、
前記第１ピックアップ層と、前記第２ソース層および前記第２ピックアップ層と、に電気的に接続された低電位側端子と、
を備えることを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、特に、基準電圧を出力する半導体装置に関する。
【背景技術】
【０００２】
従来、基準電圧回路は、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ：集積回路）内ですべての制御回路の基準として用いられる。したがって、基準電圧回路は、温度や電源電圧の変動にも影響されず、常に一定の電圧を出力することが要求される。図６は、従来のＭＯＳ基準電圧回路を構成する半導体装置の構造を示す断面図である。図６に示すように、この半導体装置は、ｐ基板１を用いて作製されている。ｐ基板１の表面層には、ｐウェル層７３が設けられている。そして、ｐウェル層７３の表面層に、デプレッション型ＭＯＳＦＥＴ１０１と、エンハンスメント型ＭＯＳＦＥＴ１０２と、がフィールド酸化膜１７を隔てて設けられている（たとえば、下記特許文献１参照。）。
【０００３】
デプレッション型ＭＯＳＦＥＴ１０１において、ｐウェル層７３の表面層の一部には、ｎ+ドレイン層５と、ｎ+ソース層６と、が互いに離れて設けられている。ｎ-デプレッシ
ョン層７は、ｐウェル層７３の表面層の一部に、ｎ+ドレイン層５と、ｎ+ソース層６と、に接するように設けられている。ｎ-デプレッション層７の上には、ゲート酸化膜９を介
してゲート電極１０が設けられている。また、エンハンスメント型ＭＯＳＦＥＴ１０２において、ｐウェル層７３の表面層の一部には、ｎ+ドレイン層１１と、ｎ+ソース層１２と、が互いに離れて設けられている。ｐチャネル層１３は、ｐウェル層７３の表面層の一部に、ｎ+ドレイン層１１と、ｎ+ソース層１２と、に接するように設けられている。ｐチャネル層１３の上には、ゲート酸化膜１５を介してゲート電極１６が設けられている。さらに、ｐウェル層７３の表面層の一部には、ｐ+ピックアップ層７４が設けられている。ｐ+ピックアップ層７４は、フィールド酸化膜１９によってエンハンスメント型ＭＯＳＦＥＴ１０２と隔てられている。
【０００４】
電源高電位端子Ｖｃｃは、デプレッション型ＭＯＳＦＥＴ１０１のｎ+ドレイン層５に
電気的に接続されている。基準電圧を出力する出力端子Ｖｒｅｆは、デプレッション型ＭＯＳＦＥＴ１０１のｎ+ソース層６およびゲート電極１０と、エンハンスメント型ＭＯＳ
ＦＥＴ１０２のｎ+ドレイン層１１およびゲート電極１６と、に電気的に接続されている
。グランド端子ＧＮＤは、エンハンスメント型ＭＯＳＦＥＴ１０２のｎ+ソース層１２お
よびｐ+ピックアップ層７４に電気的に接続されている。このような構成のＭＯＳ基準電
圧回路を用いることで、たとえば、セル数が１つのリチウムイオンバッテリのセル電圧を高精度に検出することができる。
【０００５】
つぎに、従来の半導体装置をＭＯＳ基準電圧回路として用いた電圧検出回路の構成について説明する。図７は、従来の半導体装置を用いた電圧検出回路の構成を示す回路図である。図７に示すように、電圧検出回路１１０は、高抵抗Ｒ１と、抵抗Ｒ２と、電圧検出回路部１１２と、を備えている。電圧検出回路部１１２は、コンパレータ１１４と、ＭＯＳ基準電圧回路１１３と、を備えている。コンパレータ１１４の基準電位側には、ＭＯＳ基準電圧回路１１３から出力される基準電圧が印加される。コンパレータ１１４の入力電位側には、複数のリチウム電池セル１１１が直列に接続されたリチウムイオンバッテリの出力電圧をＲ１とＲ２で抵抗分圧した電圧が印加される。
【０００６】
このように、電圧検出の方法としては、高電圧を抵抗分圧して、低電圧に下げてから、基準電圧と比較する方法がある。また、他の方法としては、高電圧を差動増幅回路などで低電圧に下げてから、基準電圧と比較する方法がある。
【特許文献１】特開２００３−３１６７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、複数のセルを有するバッテリに対する充電制御ＩＣなどの電圧検出回路部においては、バッテリの電圧が高い程、基準電圧レベルまで電圧を下げるときの電圧差が大きくなり、高精度な電圧検出が難しいという問題がある。また、基準電圧回路が１つしかないため、各セルごとの電圧検出ができないという問題がある。
【０００８】
この発明は、上述した従来技術による問題点を解消するため、任意の電位に対する基準電圧を出力可能な半導体装置を提供することを目的とする。また、この発明は、バッテリのセルごとに高精度な電圧検出をおこなうことができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、第１導電型の基板の表面層に、第２導電型の第１ウェル層が設けられている。第１ウェル層の表面層の一部には、第１導電型の第２ウェル層が設けられている。また、第１ウェル層の表面層の一部には、第１導電型の第３ウェル層が、第２ウェル層と離れて設けられている。第２ウェル層には、デプレッション型ＭＯＳＦＥＴが設けられている。また、第３ウェル層には、エンハンスメント型ＭＯＳＦＥＴが設けられている。デプレッション型ＭＯＳＦＥＴには、第２ウェル層の表面層の一部に、第２導電型の第１ドレイン層が設けられている。第２ウェル層の表面層の一部には、第２導電型の第１ソース層が、第１ドレイン層と離れて設けられている。また、第２ウェル層の表面層の一部には、第２導電型のデプレッション層が、第１ドレイン層と、第１ソース層と、に接するように設けられている。さらに、第２ウェル層の表面層の一部には、第１導電型の第１ピックアップ層が設けられている。デプレッション層の上には、第１ゲート酸化膜を介して第１ゲート電極が設けられている。また、エンハンスメント型ＭＯＳＦＥＴには、第３ウェル層の表面層の一部に、第２導電型の第２ドレイン層が設けられている。第３ウェル層の表面層の一部には、第２導電型の第２ソース層が、第２ドレイン層と離れて設けられている。第３ウェル層の表面層の一部には、第１導電型のチャネル層が、第２ドレイン層と、第２ソース層と、に接するように設けられている。さらに、第３ウェル層の表面層の一部には、第１導電型の第２ピックアップ層が設けられている。チャネル層の上に、第２ゲート酸化膜を介して第２ゲート電極が設けられている。そして、前記第１ウェル層はフローティング電位にすることを特徴とする。
【００１０】
また、請求項２の発明にかかる半導体装置は、第１導電型の基板に、第１導電型のエピタキシャル層が、第２導電型の埋め込み層を介して設けられている。エピタキシャル層の表面層には、第２導電型の第１ウェル層が設けられている。第１ウェル層の表面層の一部には、第１導電型の第２ウェル層が設けられている。また、第１ウェル層の表面層の一部には、第１導電型の第３ウェル層が、第２ウェル層と離れて設けられている。第２ウェル層には、デプレッション型ＭＯＳＦＥＴが設けられている。また、第３ウェル層には、エンハンスメント型ＭＯＳＦＥＴが設けられ、前記エピタキシャル層はフローティング電位にすることを特徴とする。
【００１２】
また、請求項３の発明にかかる半導体装置は、請求項１に記載の発明において、第１ゲート電極および第１ソース層と、第２ゲート電極および第２ドレイン層と、に出力端子が電気的に接続されている。また、第１ドレイン層に、高電位側端子が電気的に接続されている。さらに、第１ピックアップ層と、第２ソース層および第２ピックアップ層と、に低電位側端子が電気的に接続されていることを特徴とする。
【００１３】
また、請求項４の発明にかかる半導体装置は、請求項２に記載の発明において、デプレッション型ＭＯＳＦＥＴは、ウェル層の表面層の一部に、第２導電型の第１ドレイン層が設けられている。ウェル層の表面層の一部に、第１ドレイン層と離れて第２導電型の第１ソース層が設けられている。ウェル層の表面層の一部に、第１ドレイン層と、第１ソース層と、に接するように第２導電型のデプレッション層が設けられている。ウェル層の表面層の一部に第１導電型の第１ピックアップ層が設けられている。そして、デプレッション層の上に、第１ゲート酸化膜を介して第１ゲート電極が設けられている。エンハンスメント型ＭＯＳＦＥＴは、ウェル層の表面層の一部に第２導電型の第２ドレイン層が設けられている。ウェル層の表面層の一部に、第２ドレイン層と離れて第２導電型の第２ソース層が設けられている。ウェル層の表面層の一部に、第２ドレイン層と、第２ソース層と、に接するように第１導電型のチャネル層が設けられている。チャネル層の上に、第２ゲート酸化膜を介して第２ゲート電極が設けられていることを特徴とする。また、請求項５の発明に係る半導体装置は、請求項４に記載の発明において、第１ゲート電極および第１ソース層と、第２ゲート電極および第２ドレイン層と、に電気的に接続された出力端子と、第１ドレイン層に、電気的に接続された高電位側端子と、第１ピックアップ層および第２ソース層に電気的に接続された低電位側端子と、を備えることを特徴とする。
【００１４】
上述の各発明によれば、デプレッション型ＭＯＳＦＥＴおよびエンハンスメント型ＭＯＳＦＥＴが、グランド端子から分離されたフローティング構造となっているため、この半導体装置を基準電圧回路として用いることによって、複数のセルを有するバッテリに対してセルごとに電圧検出をおこなうことができる。また、セルごとに基準電圧と比較するため、低抵抗によってセルの電圧を分圧すればよいので、電圧降下による誤差が減少し、高精度な電圧検出をおこなうことができる。
【発明の効果】
【００１５】
本発明にかかる半導体装置によれば、任意の電位に対する基準電圧を出力可能であるという効果を奏する。また、この半導体装置によれば、バッテリのセルごとに高精度な電圧検出をおこなうことができるという効果を奏する。
【発明を実施するための最良の形態】
【００１６】
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。
（実施の形態１）
図１は、実施の形態１にかかる半導体装置の構造を示す断面図である。また、図２は、実施の形態１にかかる半導体装置の構成を示す回路図である。図１に示すように、実施の形態１にかかる半導体装置は、ｐ基板１の表面層にｎウェル層２が設けられている。このｎウェル層２は、フローティング層としての機能を果たしている。ｎウェル層２の表面層の一部には、ｐウェル層３と、ｐウェル層４とが、互いに離れて設けられている。ｐウェル層３の表面層には、デプレッション型ＮＭＯＳＦＥＴ２１が設けられ、ｐウェル層４の表面層には、エンハンスメント型ＮＭＯＳＦＥＴ２２が設けられている。
【００１７】
デプレッション型ＮＭＯＳＦＥＴ２１において、ｎ+ドレイン層５は、ｐウェル層３の
表面層の一部に設けられている。ｎ+ソース層６は、ｐウェル層３の表面層の一部に、ｎ+ドレイン層５と離れて設けられている。ｎ-デプレッション層７は、ｐウェル層３の表面
層の一部に、ｎ+ドレイン層５およびｎ+ソース層６と接するように設けられている。ｎ-
デプレッション層７には、たとえば、リン（Ｐ31）などの不純物がドープされている。ｐ+ピックアップ層８は、ｐウェル層３の表面層の一部に設けられている。ｎ-デプレッション層７の上には、ゲート酸化膜９を介してゲート電極１０が設けられている。ゲート酸化膜９は、たとえば、厚さが１７０Åである。
【００１８】
エンハンスメント型ＮＭＯＳＦＥＴ２２において、ｎ+ドレイン層１１は、ｐウェル層
４の表面層の一部に設けられている。ｎ+ソース層１２は、ｐウェル層４の表面層の一部
に、ｎ+ドレイン層１１と離れて設けられている。ｐ-チャネル層１３は、ｐウェル層４の表面層の一部に、ｎ+ドレイン層１１およびｎ+ソース層１２と接するように設けられている。ｐ+ピックアップ層１４は、ｐウェル層４の表面層の一部に設けられている。ｐ-チャネル層１３の上には、ゲート酸化膜１５を介してゲート電極１６が設けられている。ゲート酸化膜１５は、たとえば、厚さが１７０Åである。
【００１９】
また、フィールド酸化膜１７は、ｎウェル層２の表面層の一部に設けられており、デプレッション型ＮＭＯＳＦＥＴ２１とエンハンスメント型ＮＭＯＳＦＥＴ２２を分離している。フィールド酸化膜１８は、デプレッション型ＮＭＯＳＦＥＴ２１を、図示しない他の素子から分離している。フィールド酸化膜１９は、エンハンスメント型ＮＭＯＳＦＥＴ２２を、図示しない他の素子から分離している。
【００２０】
出力端子Ｖｒｅｆは、デプレッション型ＮＭＯＳＦＥＴ２１のｎ+ソース層６およびゲ
ート電極１０と、エンハンスメント型ＮＭＯＳＦＥＴ２２のｎ+ドレイン層１１およびゲ
ート電極１６と、に電気的に接続される。高電位側端子ＶＨは、デプレッション型ＮＭＯＳＦＥＴ２１のｎ+ドレイン層５に電気的に接続される。また、低電位側端子ＶＬは、デ
プレッション型ＮＭＯＳＦＥＴ２１のｐ+ピックアップ層８と、エンハンスメント型ＮＭ
ＯＳＦＥＴ２２のｎ+ソース層１２およびｐ+ピックアップ層１４と、に電気的に接続される。
【００２１】
つぎに、実施の形態１にかかるＭＯＳ基準電圧回路の製造方法について説明する。まず、ｐ基板１の表面層にｎウェル層２を形成する。ついで、フィールド酸化膜１７，１８，１９を形成する。ｎウェル層２の表面層に、ｐウェル層３およびｐウェル層４を形成する。ここで、ｐウェル層３の表面層にｎ-デプレッション層７を形成する。ｎ-デプレッション層７には、たとえば、リン（Ｐ31）をドープする。ついで、ｎ-デプレッション層７の
上に、ゲート酸化膜９を、たとえば、１７０Åの厚さで形成する。さらに、ゲート酸化膜９の上に、ゲート電極１０を堆積する。
【００２２】
一方、ｐウェル層４に、ｐ-チャネル層１３を形成する。ついで、ｐ-チャネル層１３の上に、ゲート酸化膜１５を、たとえば、１７０Åの厚さで形成する。さらに、ゲート酸化膜１５の上に、ゲート電極１６を堆積する。
【００２３】
ついで、ｎ+領域以外にマスク遮蔽をして、ゲート電極１０，１６とフィールド酸化膜
１７，１８，１９越しにインプラして、ｎ+ドレイン層５，１１とｎ+ソース層６，１２を形成する。また、ｐ+領域以外にマスク遮蔽をして、ゲート電極１０，１６とフィールド
酸化膜１７，１８，１９越しにインプラして、ｐ+ピックアップ層８、１４を形成する。
【００２４】
ついで、出力端子Ｖｒｅｆを、デプレッション型ＮＭＯＳＦＥＴ２１のｎ+ソース層６
およびゲート電極１０と、エンハンスメント型ＮＭＯＳＦＥＴ２２のｎ+ドレイン層１１
およびゲート電極１６と、に電気的に接続する。また、高電位側端子ＶＨを、デプレッション型ＮＭＯＳＦＥＴ２１のｎ+ドレイン層５に電気的に接続する。また、低電位側端子
ＶＬを、デプレッション型ＮＭＯＳＦＥＴ２１のｐ+ピックアップ層８と、エンハンスメ
ント型ＮＭＯＳＦＥＴ２２のｎ+ソース層１２およびｐ+ピックアップ層１４に電気的に接続する。図２において、符号３１がデプレッション型ＮＭＯＳＦＥＴであり、符号３２がエンハンスメント型ＮＭＯＳＦＥＴである。
【００２５】
図３は、実施の形態１にかかる半導体装置を用いた電圧検出回路の構成を示す回路図である。図３に示すように、電圧検出回路４０の電圧検出回路部４２は、複数のリチウム電池セル４１のそれぞれに接続されるコンパレータ４４と、各コンパレータ４４に基準電圧を供給するＭＯＳ基準電圧回路４３と、を備えている。このＭＯＳ基準電圧回路４３は、図１および図２に示す半導体装置により構成される。
【００２６】
ここで、たとえば、リチウム電池セル４１の電池電圧を４．０Ｖとすると、図３に示す４つのリチウム電池セル４１を備えるバッテリにおいては、高電位側の電圧は１６Ｖとなる。また、実施の形態１にかかるＭＯＳ基準電圧回路４３は、各リチウム電池セル４１の基準電位側に接続されている。このため、４．０Ｖの電位差を分圧して、各コンパレータ４４の入力電位側に供給すればよい。
【００２７】
実施の形態１にかかるＭＯＳ基準電圧回路によれば、リチウム電池セル４１ごとにコンパレータ４４が備えられているので、各リチウム電池セル４１ごとに電圧検出をおこなうことができる。さらに、たとえば、４つのリチウム電池セル４１を備える構成の場合、高電圧のセル電位から低電圧に分圧する際に、抵抗によって生じる誤差も１／４となるため高精度な電圧検出をおこなうことができる。
【００２８】
具体的には、４つのリチウム電池セル４１を備える構成の場合、従来技術では、メーカーによって過充電検出電圧が数十ｍＶ単位で異なるため、また、充電検出電圧などを細かにトリミングするため、分圧抵抗Ｒ１（図７参照）として、１６Ｍ〜２０ＭΩ程度の抵抗が必要である。それに対して、本発明のように各セルごとに分圧する場合、各セルごとに４Ｍ〜５ＭΩ程度の抵抗があればよい。したがって、抵抗分圧による誤差は、従来技術の約１／４となる。
【００２９】
これらによって、複数セルを有するバッテリの電圧検出の精度が向上し、バッテリ充電時などの安全性が向上する。また、実施の形態１によれば、複数セルを有するバッテリの電圧をセルごとに検出する回路を、１チップで構成することができる。
（実施の形態２）
図４は、実施の形態２にかかる半導体装置の構造を示す断面図である。実施の形態２にかかる半導体装置は、実施の形態１にかかる半導体装置と異なり、ゲート酸化膜５１，５２の厚さが３００Å程度である。一般的に、ＭＯＳＦＥＴでは、ゲート酸化膜の厚さに対して３．０〜３．３ＭＶ/ｃｍの範囲が推奨動作電圧となっているため、耐圧が１０Ｖ程
度であれば、ゲート酸化膜の厚さが３００Åとなる。
【００３０】
実施の形態２にかかる半導体装置によれば、１０Ｖ程度の耐圧が求められる場合においても、高精度な電圧検出をおこなうことができる。
（実施の形態３）
図５は、実施の形態３にかかる半導体装置の構造を示す断面図である。実施の形態３にかかる半導体装置は、実施の形態１または実施の形態２にかかる半導体装置と異なり、エピタキシャル基板を用いて作製されている。図５に示すように、エピタキシャル基板は、ｐ基板１上にｎ埋め込み層７１を介して、ｐエピタキシャル層７２を積層した構成となっている。ｐエピタキシャル層７２は、フローティング層としての機能を果たしている。ｐエピタキシャル層７２の表面層には、ｐウェル層７３が設けられている。ｐウェル層７３の表面層の一部には、デプレッション型ＮＭＯＳＦＥＴ１０１と、エンハンスメント型ＮＭＯＳＦＥＴ１０２と、が互いに離れて設けられている。
【００３１】
実施の形態３にかかる半導体装置によれば、ｐエピタキシャル層７２の電位をフローティング電位にすることで、実施の形態１または実施の形態２と同様の効果を得ることができる。
【産業上の利用可能性】
【００３２】
以上のように、本発明にかかる半導体装置は、基準電圧回路に有用であり、特に、リチウムイオンバッテリなどのバッテリの電圧検出回路に適している。
【図面の簡単な説明】
【００３３】
【図１】実施の形態１にかかる半導体装置の構造を示す断面図である。
【図２】実施の形態１にかかる半導体装置の構成を示す回路図である。
【図３】実施の形態１にかかる半導体装置を用いた電圧検出回路の構成を示す回路図である。
【図４】実施の形態２にかかる半導体装置の構造を示す断面図である。
【図５】実施の形態３にかかる半導体装置の構造を示す断面図である。
【図６】従来の半導体装置の構造を示す断面図である。
【図７】従来の半導体装置を用いた電圧検出回路の構成を示す回路図である。
【符号の説明】
【００３４】
１  ｐ基板
２  ｎウェル層
３，４  ｐウェル層
５，１１  ｎ+ドレイン層
６，１２  ｎ+ソース層
７  ｎ-デプレッション層
８，１４  ｐ+ピックアップ層
９，１５  ゲート酸化膜
１０，１６  ゲート電極
１７，１８，１９  フィールド酸化膜
２１  デプレッション型ＮＭＯＳＦＥＴ
２２  エンハンスメント型ＮＭＯＳＦＥＴ
【図１】
0005594407.tif 000002
【図２】
0005594407.tif 000003
【図３】
0005594407.tif 000004
【図４】
0005594407.tif 000005
【図５】
0005594407.tif 000006
【図６】
0005594407.tif 000007
【図７】
0005594407.tif 000008