(57)【特許請求の範囲】
【請求項１】
高濃度ｎ型炭化珪素基板と、該高濃度ｎ型炭化珪素基板上に形成されたｎ型ドリフト層と、該ｎ型ドリフト層上に形成された高濃度ｐ型ゲート領域及び低濃度ｎ型チャネル領域と、該高濃度ｐ型ゲート領域及び低濃度ｎ型チャネル領域上に形成されたｎ型伝導層と、該ｎ型伝導層上に形成された高濃度ｎ型ソース領域と、を備えたノーマリーオフ型埋め込みゲート型炭化珪素静電誘導トランジスタを半導体デバイスシミュレーションを用いて設計するノーマリーオフ型埋め込みゲート型炭化珪素静電誘導トランジスタの設計方法であって、
チャネル長Ｘｊ［μｍ］（低濃度ｎ型チャネル領域の長さ）、半チャネル幅ｂ［μｍ］（低濃度ｎ型チャネル領域の１／２幅）及び低濃度ｎ型チャネル領域のチャネルドーピング濃度Ｎｃｈ［ｃｍ−３］を変数として、降伏電圧ＶＢＲ［Ｖ］及び特性オン抵抗ＲｏｎＳ［ｍΩｃｍ２］を求めることと、
所望の値以上の降伏電圧ＶＢＲ［Ｖ］が得られる半チャネル幅ｂ［μｍ］とチャネルドーピング濃度Ｎｃｈ［ｃｍ−３］の範囲をチャネル長Ｘｊ［μｍ］毎に求めることと、
所望の値以下の特性オン抵抗ＲｏｎＳ［ｍΩｃｍ２］が得られる半チャネル幅ｂ［μｍ］とチャネルドーピング濃度Ｎｃｈ［ｃｍ−３］の範囲をチャネル長Ｘｊ［μｍ］毎に求めることと、
前記所望の値以上の降伏電圧ＶＢＲ［Ｖ］と前記所望の値以下の特性オン抵抗ＲｏｎＳ［ｍΩｃｍ２］が得られる半チャネル幅ｂ［μｍ］とチャネルドーピング濃度Ｎｃｈ［ｃｍ−３］の範囲内からそれぞれの値を定めることと、
を特徴とするノーマリーオフ型埋め込みゲート型炭化珪素静電誘導トランジスタの設計方法。
【請求項２】
前記所望の値以上の降伏電圧ＶＢＲ［Ｖ］が得られる半チャネル幅ｂ［μｍ］とチャネルドーピング濃度Ｎｃｈ［ｃｍ−３］の範囲を求めることは、前記降伏電圧ＶＢＲ［Ｖ］の所望の値に対する半チャネル幅ｂ［μｍ］とチャネルドーピング濃度Ｎｃｈ［ｃｍ−３］の組合せを選定することを含み、
前記所望の値以下の特性オン抵抗ＲｏｎＳ［ｍΩｃｍ２］が得られる半チャネル幅ｂ［μｍ］とチャネルドーピング濃度Ｎｃｈ［ｃｍ−３］の範囲を求めることは、前記特性オン抵抗ＲｏｎＳ［ｍΩｃｍ２］の所望の値に対する半チャネル幅ｂ［μｍ］とチャネルドーピング濃度Ｎｃｈ［ｃｍ−３］の組合せを選定することを含み、
前記所望の値以上の降伏電圧ＶＢＲ［Ｖ］と前記所望の値以下の特性オン抵抗ＲｏｎＳ［ｍΩｃｍ２］が得られる半チャネル幅ｂ［μｍ］とチャネルドーピング濃度Ｎｃｈ［ｃｍ−３］の範囲からそれぞれの値を定めることは、前記選定した半チャネル幅ｂ［μｍ］とチャネルドーピング濃度Ｎｃｈ［ｃｍ−３］の組合せの点を結んで得られる領域の内部の点から定めることを特徴とする請求項１に記載のノーマリーオフ型埋め込みゲート型炭化珪素静電誘導トランジスタの設計方法。
【請求項３】
前記所望の値以上の降伏電圧ＶＢＲ［Ｖ］が得られる半チャネル幅ｂ［μｍ］とチャネルドーピング濃度Ｎｃｈ［ｃｍ−３］の範囲を求めることは、ゲート−ソース間電圧ＶＧＳ＝０［Ｖ］において、前記降伏電圧ＶＢＲ［Ｖ］の所望の値に対する半チャネル幅ｂ［μｍ］とチャネルドーピング濃度Ｎｃｈ［ｃｍ−３］の範囲を求めることを含み、
前記所望の値以下の特性オン抵抗ＲｏｎＳ［ｍΩｃｍ２］が得られる半チャネル幅ｂ［μｍ］とチャネルドーピング濃度Ｎｃｈ［ｃｍ−３］の範囲を求めることは、ゲート−ソース間電圧ＶＧＳ［Ｖ］を、トランジスタが十分にオンし、かつ、ゲートからホールが注入されない程度の正電位に印加した際の、前記特性オン抵抗ＲｏｎＳ［ｍΩｃｍ２］の所望の値に対する半チャネル幅ｂ［μｍ］とチャネルドーピング濃度Ｎｃｈ［ｃｍ−３］の範囲を求めることを含むことを特徴とする請求項１に記載のノーマリーオフ型埋め込みゲート型炭化珪素静電誘導トランジスタの設計方法。
【請求項４】
前記ゲート−ソース間電圧ＶＧＳ＝０［Ｖ］において、前記降伏電圧ＶＢＲ［Ｖ］の所望の値に対する半チャネル幅ｂ［μｍ］とチャネルドーピング濃度Ｎｃｈ［ｃｍ−３］の範囲を求めることは、前記チャネルドーピング濃度Ｎｃｈ［ｃｍ−３］を低くした際に収束する半チャネル幅ｂ［μｍ］の最大値ｂｍａｘ［μｍ］を求めることを含むことを特徴とする請求項３に記載のノーマリーオフ型埋め込みゲート型炭化珪素静電誘導トランジスタの設計方法。
【請求項５】
前記ゲート−ソース間電圧ＶＧＳ＝０［Ｖ］において、前記降伏電圧ＶＢＲ［Ｖ］の所望の値に対する半チャネル幅ｂ［μｍ］とチャネルドーピング濃度Ｎｃｈ［ｃｍ−３］の範囲を求めることは、前記チャネルドーピング濃度Ｎｃｈ［ｃｍ−３］を高くした際に、半チャネル幅ｂ［μｍ］がチャネルドーピング濃度Ｎｃｈ［ｃｍ−３］の平方根の逆数に比例する式を求めることと、前記半チャネル幅ｂ［μｍ］がチャネルドーピング濃度Ｎｃｈ［ｃｍ−３］の平方根の逆数に比例する式からの乖離を表す半チャネル幅ｂ［μｍ］がチャネルドーピング濃度Ｎｃｈ［ｃｍ−３］のｘ乗（ｘは０．５未満の正数）に比例する式を求めることと、を含むことを特徴とする請求項４に記載のノーマリーオフ型埋め込みゲート型炭化珪素静電誘導トランジスタの設計方法。
【請求項６】
ゲート−ソース間電圧ＶＧＳ［Ｖ］を、トランジスタが十分にオンし、かつ、ゲートからホールが注入されない程度の正電位に印加した際の、前記特性オン抵抗ＲｏｎＳ［ｍΩｃｍ２］の所望の値に対する半チャネル幅ｂ［μｍ］とチャネルドーピング濃度Ｎｃｈ［ｃｍ−３］の範囲を求めることは、半チャネル幅ｂ［μｍ］がチャネルドーピング濃度Ｎｃｈ［ｃｍ−３］の平方根の逆数に比例する式を求めることを含むことを特徴とする請求項５に記載のノーマリーオフ型埋め込みゲート型炭化珪素静電誘導トランジスタの設計方法。
【請求項７】
前記所望の値以上の降伏電圧ＶＢＲ［Ｖ］と前記所望の値以下の特性オン抵抗ＲｏｎＳ［ｍΩｃｍ２］が得られる半チャネル幅ｂ［μｍ］とチャネルドーピング濃度Ｎｃｈ［ｃｍ−３］の範囲を定める領域は、下記の式（１）〜式（４）によって囲まれる領域であることを特徴とする請求項６に記載のノーマリーオフ型埋め込みゲート型炭化珪素静電誘導トランジスタの設計方法。
ｂ＝４．６５×１０７／（Ｎｃｈ）１／２  ・・・式（１）
ｂ＝２．７４×１０７／（Ｎｃｈ）１／２  ・・・式（２）
ｂ＝ｂＭＡＸ＝０．１０９＋０．２９０Ｘｊ−０．０４５５Ｘｊ２・・・式（３）
ｂ＝Ａ×Ｎｃｈｘ  ・・・式（４）
但し、
0005585646.tif 000007
【請求項８】
高濃度ｎ型炭化珪素基板と、
該高濃度ｎ型炭化珪素基板上に形成されたｎ型ドリフト層と、
該ｎ型ドリフト層上に形成された高濃度ｐ型ゲート領域及び低濃度ｎ型チャネル領域と、
該高濃度ｐ型ゲート領域及び低濃度ｎ型チャネル領域上に形成されたｎ型伝導層と、
該ｎ型伝導層上に形成された高濃度ｎ型ソース領域と、
を備えた埋め込みゲート型炭化珪素静電誘導トランジスタであって、
チャネル長Ｘｊ［μｍ］（低濃度ｎ型チャネル領域の長さ）、半チャネル幅ｂ［μｍ］（低濃度ｎ型チャネル領域の１／２幅）及び低濃度ｎ型チャネル領域のチャネルドーピング濃度Ｎｃｈ［ｃｍ−３］で、所望の値以上の降伏電圧ＶＢＲ［Ｖ］及び所望の値以下の特性オン抵抗ＲｏｎＳ［ｍΩｃｍ２］を得られる範囲は、
前記ゲート−ソース間電圧ＶＧＳ＝０［Ｖ］において、前記降伏電圧ＶＢＲ［Ｖ］の所望の値に対する半チャネル幅ｂ［μｍ］の最大値ｂｍａｘ［μｍ］を示す式と、
前記チャネルドーピング濃度Ｎｃｈ［ｃｍ−３］を高くした際に、半チャネル幅ｂ［μｍ］がチャネルドーピング濃度Ｎｃｈ［ｃｍ−３］の平方根の逆数に比例する式と、
前記半チャネル幅ｂ［μｍ］がチャネルドーピング濃度Ｎｃｈ［ｃｍ−３］の平方根の逆数に比例する式からの乖離を表す半チャネル幅ｂ［μｍ］がチャネルドーピング濃度Ｎｃｈ［ｃｍ−３］のｘ乗（ｘは０．５未満の正数）に比例する式と、
前記ゲート−ソース間電圧ＶＧＳ［Ｖ］を、トランジスタが十分にオンし、かつ、ゲートからホールが注入されない程度の正電位に印加した際の前記特性オン抵抗ＲｏｎＳ［ｍΩｃｍ２］の所望の値に対する、半チャネル幅ｂ［μｍ］がチャネルドーピング濃度Ｎｃｈ［ｃｍ−３］の平方根の逆数に比例する式と、
で囲まれる範囲内であることを特徴とするノーマリーオフ型埋め込みゲート型炭化珪素静電誘導トランジスタ。
【請求項９】
前記チャネル長Ｘｊ［μｍ］（低濃度ｎ型チャネル領域の長さ）、半チャネル幅ｂ［μｍ］（低濃度ｎ型チャネル領域の１／２幅）及び低濃度ｎ型チャネル領域のチャネルドーピング濃度Ｎｃｈ［ｃｍ−３］で、所望の値以上の降伏電圧ＶＢＲ［Ｖ］及び所望の値以下の特性オン抵抗ＲｏｎＳ［ｍΩｃｍ２］を得られる範囲は、下記の式（１）〜式（４）によって囲まれる範囲であることを特徴とする請求項８に記載のノーマリーオフ型埋め込みゲート型炭化珪素静電誘導トランジスタ。
ｂ＝４．６５×１０７／（Ｎｃｈ）１／２  ・・・式（１）
ｂ＝２．７４×１０７／（Ｎｃｈ）１／２  ・・・式（２）
ｂ＝ｂＭＡＸ＝０．１０９＋０．２９０Ｘｊ−０．０４５５Ｘｊ２・・・式（３）
ｂ＝Ａ×Ｎｃｈｘ  ・・・式（４）
但し、
0005585646.tif 000008
【請求項１０】
高濃度ｎ型炭化珪素基板上にｎ型ドリフト層を形成する工程と、
前記ｎ型ドリフト層上に高濃度ｐ型ゲート層を形成する工程と、
前記高濃度ｐ型ゲート層を略平行な横方向に所定の幅で除去することにより、前記ｎ型ドリフト層上に溝構造を形成する工程と、
前記溝構造上に低濃度ｎ型チャネル領域を形成する工程と、
前記高濃度ｐ型ゲート層及び低濃度ｎ型チャネル領域上にｎ型伝導層を形成する工程と、
前記ｎ型伝導層上に高濃度ｎ型ソース層を形成する工程と、
を有する埋め込みゲート型炭化珪素静電誘導トランジスタの製造方法であって、
チャネル長Ｘｊ［μｍ］（低濃度ｎ型チャネル領域の長さ）、半チャネル幅ｂ［μｍ］（低濃度ｎ型チャネル領域の１／２幅）及び低濃度ｎ型チャネル領域のチャネルドーピング濃度Ｎｃｈ［ｃｍ−３］で、所望の値以上の降伏電圧ＶＢＲ［Ｖ］及び所望の値以下の特性オン抵抗ＲｏｎＳ［ｍΩｃｍ２］が得られる範囲は、
前記ゲート−ソース間電圧ＶＧＳ＝０［Ｖ］において、前記降伏電圧ＶＢＲ［Ｖ］の所望の値に対する半チャネル幅ｂ［μｍ］の最大値ｂｍａｘ［μｍ］を示す式と、
前記チャネルドーピング濃度Ｎｃｈ［ｃｍ−３］を高くした際に、半チャネル幅ｂ［μｍ］がチャネルドーピング濃度Ｎｃｈ［ｃｍ−３］の平方根の逆数に比例する式と、
前記半チャネル幅ｂ［μｍ］がチャネルドーピング濃度Ｎｃｈ［ｃｍ−３］の平方根の逆数に比例する式からの乖離を表す半チャネル幅ｂ［μｍ］がチャネルドーピング濃度Ｎｃｈ［ｃｍ−３］のｘ乗（ｘは０．５未満の正数）に比例する式と、
前記ゲート−ソース間電圧ＶＧＳ［Ｖ］を、トランジスタが十分にオンし、かつ、ゲートからホールが注入されない程度の正電位に印加した際の前記特性オン抵抗ＲｏｎＳ［ｍΩｃｍ２］の所望の値に対する、半チャネル幅ｂ［μｍ］がチャネルドーピング濃度Ｎｃｈ［ｃｍ−３］の平方根の逆数に比例する式と、
で囲まれる範囲内であることを特徴とするノーマリーオフ型埋め込みゲート型炭化珪素静電誘導トランジスタの製造方法。
【請求項１１】
前記チャネル長Ｘｊ［μｍ］（低濃度ｎ型チャネル領域の長さ）、半チャネル幅ｂ［μｍ］（低濃度ｎ型チャネル領域の１／２幅）及び低濃度ｎ型チャネル領域のチャネルドーピング濃度Ｎｃｈ［ｃｍ−３］で、所望の値以上の降伏電圧ＶＢＲ［Ｖ］及び所望の値以下の特性オン抵抗ＲｏｎＳ［ｍΩｃｍ２］を得られる範囲は、下記の式（１）〜式（４）によって囲まれる範囲であることを特徴とする請求項１０に記載のノーマリーオフ型埋め込みゲート型炭化珪素静電誘導トランジスタの製造方法。
ｂ＝４．６５×１０７／（Ｎｃｈ）１／２  ・・・式（１）
ｂ＝２．７４×１０７／（Ｎｃｈ）１／２  ・・・式（２）
ｂ＝ｂＭＡＸ＝０．１０９＋０．２９０Ｘｊ−０．０４５５Ｘｊ２・・・式（３）
ｂ＝Ａ×Ｎｃｈｘ  ・・・式（４）
但し、
0005585646.tif 000009
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素（ＳｉＣ）半導体を用いた埋め込みゲート型静電誘導トランジスタに関するものであり、特に、ノーマリーオフの特性を有する埋め込みゲート型炭化珪素静電誘導トランジスタに関するものである。
【背景技術】
【０００２】
炭化珪素、特に４Ｈ−ＳｉＣは、シリコンに比べて絶縁破壊電界が約１０倍、電子の飽和ドリフト速度が約２倍、熱伝導率が約３倍あるため、炭化珪素基板上に作られたトランジスタが注目されている。また、炭化珪素のエネルギーギャップは３ｅＶ以上であって、シリコンの約３倍である。このため、絶縁破壊電界が約１桁大きい。従って、シリコンデバイスに比べて、１桁高耐圧化できる、あるいは、サイズを１桁小さくできる。また、より高温での動作が可能となる。さらに、上記したように、ＳｉＣの絶縁破壊電界はシリコンの１０倍であるので、同耐圧のデバイスを作製する場合、ＳｉＣからなる半導体基板を備えた半導体デバイスの空乏層は、Ｓｉからなる半導体基板を用いた半導体デバイスの空乏層幅の１／１０に低減される。そのため、ＳｉＣからなる半導体基板が利用された場合、空乏層が形成される領域に添加する不純物のドーピング濃度は、シリコンからなる半導体基板に比べて１００倍程度に高めることができる。同時に、不純物であるドナーやアクセプターのエネルギー準位が比較的浅いため、同じ降伏電圧のシリコン素子と比較してドリフト領域の抵抗を二桁以上小さくできる。以上のように炭化珪素が有する上記の優れた電子物性を利用することによって、低パワー損失のデバイスを実現できる。
このように、炭化珪素はシリコンと比較してバンドギャップが広く絶縁破壊電界強度が１０倍以上大きいことから、特にパワー半導体素子の半導体材料として注目されている。  また、埋め込みゲート型静電誘導トランジスタ（ＢＧＳＩＴ：Ｂｕｒｉｅｄ  Ｇａｔｅ  Ｓｔａｔｉｃ  Ｉｎｄｕｃｔｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ）は、ゲート領域を素子の活性領域内部に埋め込み、素子の周囲でゲート引出電極を形成する「埋め込みゲート構造（ＢＧ：Ｂｕｒｉｅｄ  Ｇａｔｅ）」を備える。埋め込みゲート構造は、その半導体バルク中にチャネルが形成されることから、金属−酸化膜−半導体（ＭＯＳ：Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ゲート構造と比較して炭化珪素中の高い電子移動度を毀損することなくそのまま生かすことができ、高性能デバイスが開発できると期待されている。また、上記の埋め込みゲート構造は、表面電極を形成する際のフォトリソグラフィー工程におけるアライメントマージンを取る必要が無い。そのため、埋め込みゲート構造は、半導体領域表面にゲート電極を配線する「表面ゲート構造（ＳＧ：Ｓｕｒｆａｃｅ  Ｇａｔｅ）」と比較してチャネル密度を増加できオン抵抗を低減しやすい、という利点もある。
更に、一般に３端子パワー半導体素子をインバータ回路や電源回路などの電力変換装置に使用する場合、駆動回路等の予期せぬ故障の際に、上記パワー半導体素子が遮断状態（オフ状態）になることが、装置の安全措置の観点から望ましい。このためにはパワー半導体素子の電気的特性として、入力端子に電圧を印加しない場合に素子が遮断状態となるノーマリーオフ型の特性が必要である。
［特許文献１］
従来技術として、例えば、特許文献１には、ＳｉＣ基板上でのＳＩＴの製造方法が開示されている。しかし、ノーマリーオフ型のＳＩＴの製造方法については、開示が無い。
［特許文献２］
また、特許文献２には、静電誘導トランジスタ構造の長所を生かしつつ、絶縁ゲート型電界効果トランジスタ構造の特徴とするノーマリーオフ型の利点が得られるように両者を組み合わせた構造が開示されている。開示された絶縁ゲート型炭化珪素半導体装置は、ＳＩＴとＭＯＳＦＥＴをモノリシックにＳｉＣ単結晶サブストレートに含めた構造を備える。該炭化珪素半導体装置は、埋め込まれたゲート領域に接続するようにオーミック電極が形成されており、表面にイオン注入により選択的に形成されたｐウエル領域を有するＭＯＳＦＥＴが形成されて、ＳＩＴと横型ＭＯＳＦＥＴが接続される。しかし、この構造は、ＳＩＴとＭＯＳＦＥＴを直列に配置してノーマリーオフ型とするものである。
［特許文献３］
また、特許文献３は、静電誘導トランジスタ構造と絶縁ゲート型電界効果トランジスタ構造をＳｉＣ基板上で組み合わせることによって構成されたノーマリーオフ型の炭化珪素絶縁ゲート型半導体装置を開示する。このＳＩＴ構造は、ｎ＋型ＳｉＣ半導体基板上に堆積されたｎ型ドリフト層へのｐ＋ゲート領域と該ゲート領域上部の前記ｎ型ドリフト層の表面に堆積されるｎ＋型第１ソース領域を備え、ｐ＋ゲート領域の間の間隔であるＳＩＴのチャネル領域９の幅は０．５〜５μｍ程度である。この例についても、静電誘導トランジスタ構造と絶縁ゲート型電界効果トランジスタ構造を直列に配置してノーマリーオフ型とするものである。
［特許文献４］
また、特許文献４には、高濃度ｎ型炭化珪素基板表面上にエピタキシャル成長により低濃度ｎ型ドリフト層、更に、該低濃度ｎ型ドリフト層上に互いに離間した複数の高濃度ｐ型ゲート領域を形成し、互いに隣り合った前記高濃度ｐ型ゲート領域の間に位置する低濃度ｎ型チャネル領域を形成し、該構造上に低濃度ｎ型領域をエピタキシャル成長させ、イオン注入により高濃度ｎ型ソース領域を形成し、前記高濃度ｎ型ソース領域上へソース電極、前記の高濃度ｐ型層上へゲート電極、高濃度ｎ型炭化珪素基板の裏面にドレイン電極を形成した炭化珪素トランジスタ装置が開示されている。しかし、この文献には、ノーマリーオフ型の構造の実現に関する開示が無い。
この炭化珪素トランジスタ装置においては、例えば１．０×１０１８〜１．０×１０２０／ｃｍ３の不純物濃度を有するｎ型炭化珪素基板上に、例えば１．０×１０１４／ｃｍ３〜１．０×１０１７／ｃｍ３の不純物濃度を有するｎ型ドリフト層が形成されている。
また、前記ｎ型ドリフト層の直上には互いに離間した、例えば１．０×１０１７／ｃｍ３〜１．０×１０２０／ｃｍ３の不純物濃度を有するｐ型ゲート領域、及び互いに隣り合った前記ｐ型ゲート領域の間にエピタキシャル成長により形成された、例えば１．０×１０１４／ｃｍ３〜１．０×１０１７／ｃｍ３の不純物濃度を有するｎ型チャネル領域が備えられている。更に、前記ｐ型ゲート領域及び前記ｎ型チャネル領域の直上に前記ｎ型チャネル領域と同じ不純物濃度を有する低濃度ｎ型領域が備えられている。
［特許文献５］
また、特許文献５には、ノーマリーオン型炭化珪素静電誘導トランジスタのチャネル構造の設計方法、およびそれを適用した炭化珪素トランジスタ装置が開示されている。
［非特許文献１］
また、非特許文献１によって、図１６に示す構造を持った炭化珪素静電誘導トランジスタ（以下、「ＳｉＣ−ＳＩＴ」ともいう。）が知られている。しかし、半導体材料としてのＳｉＣの物性から見ると、さらに改善の余地がある。例えば、チャネルやゲート構造を微細化することによってＳＩＴの性能向上が期待できることはよく知られている。しかし、図１６の構造は、ｐ＋ゲート領域５の直上にゲート電極が設置されている表面ゲート電極構造である。この構造は、ゲート電極とソース電極が確実に離間され、同時に、コンタクトホール（図示省略）がｐ＋ゲート領域５及びソースｎ＋領域８に確実に形成される構造であるため、チャネル領域４とｐ＋ゲート領域５のさらなる微細化が困難な状況にある。
図１６の構造において、前記低濃度ｎ型ドリフト層と前記低濃度ｎ型チャネル領域は、同一不純物濃度で無い方が望ましい。この理由は、もし、これらが同じ濃度を有している場合、耐圧とブロッキングゲイン、及びオン特性に関するデバイス設計をそれぞれ独立に行うことができないためである。例えば、前記低濃度ｎ型チャネル領域の不純物濃度を前記低濃度ｎ型ドリフト層の不純物濃度よりも低濃度にしてブロッキング特性を向上させるとともに、ノーマリーオフ特性を実現するための工夫を行うことは、図１６の構造において不可能である。このように、図１６に示す構造のＳｉＣ−ＳＩＴは、デバイス設計の自由度が限定されてしまう。
［非特許文献２］
また、図１７に示すＳｉＣ−ＳＩＴ構造も提案されている。同構造において、ｐ＋ゲート領域の形成では数ＭｅＶまでのＡｌの多段イオン注入によって同領域は深さ２．５μｍの箱形ドーピング分布を実現している。しかし、この構造は、図１６の構造と同様に低濃度ｎ型ドリフト層と低濃度ｎ型チャネル領域が同一不純物濃度であるので、この構造はデバイス設計の自由度が限定される。また、ソース電極金属とｐ＋ゲート領域が電気的に接触しないように同金属の直上にＳｉＯ２膜を設置している。同素子をオフさせる場合、ソース電極に対してゲート電極に例えば−１５Ｖの負の電圧を印加する。しかし、この印加電圧のほとんどはＳｉＯ２膜に印加されることになるので、ＳｉＯ２膜の品質が低い場合、素子の信頼性が低下するという問題が生じる。
一般に、パワーＭＯＳＦＥＴの性能を表す指標として耐圧とオン抵抗があることが知られている。まず、耐圧について、理想的な場合の素子耐圧（理論耐圧）はｎ−ドリフト層のキャリア密度と厚さにより決まる。しかし、ＳＩＴの降伏現象は、上記に加え以下の要因に影響される。まずチャネル部に形成される電位障壁の高さがドレイン電圧の増加により低下してしまい、ソース領域からチャネルを介してドレイン側へ電子が注入されてしまう、いわゆる静電誘導効果（あるいはパンチスルー現象）によって降伏が起こる可能性がある。次に高濃度ｐ型ゲート領域が低濃度ｎ型チャネル領域および低濃度ｎ型ドリフト領域に接するコーナー部に局所的に電界が集中してアバランシェ現象によっても降伏する。そのため、チャネル領域の幅、長さ、不純物濃度を厳密に調整し、電位障壁の高さの低下や高濃度ｐ型領域コーナーの電界集中を抑制することが、同素子の高耐圧化のために重要である。
一方、オン抵抗に関しては、素子を微細化すること、例えばチャネル長を短くして単位面積当たりのチャネル幅を大きくすることでチャネル抵抗を低減し、それによってオン抵抗も低減できる。しかし、この場合、低濃度ｎ型チャネル領域中に形成される電位障壁の高さが低くなり、前述した静電誘導効果が起こりやすくなり、耐圧の低下を招く。同時に、高濃度ｐ＋型ゲート領域から低濃度ｎ型ドリフト領域と低濃度ｎ型チャネル領域に広がる空乏層において、高濃度ｐ＋ゲート領域が低濃度ｎ型ドリフト領域と低濃度ｎ型チャネル領域の両方の領域と接するコーナー周辺での同空乏層の曲率が増加し、高濃度ｐ型領域コーナーの電界集中が促進され耐圧が低下してしまうという問題がある。
さらにノーマリーオフ型特性を有するＳＩＴを実現しようとする場合、ソース電極に対しゲート電極に印加する電圧ＶＧＳが０Ｖの時に、ｐ＋ゲート領域からの空乏層によってチャネル領域がピンチオフし、所望の降伏電圧を得るに十分な高さの電位障壁をチャネル部に形成する必要がある。このためにはチャネル部に添加する不純物の濃度を減少させるか、チャネル部の幅を減少させる必要がある。通常ノーマリーオフ型ＳＩＴの場合、チャネル部の幅（以下、「チャネル幅」という。）は２μｍ以下、場合によってはサブミクロンに設計することが要求される。一方でこのようにチャネル幅やチャネル不純物濃度を減少させることはオン抵抗を増加させる。従って、ノーマリーオフ型の埋め込みゲート構造ＳｉＣ−ＳＩＴを実現させるためには、チャネル幅やチャネル不純物濃度を含むチャネル構造を最適化する必要がある。更に、製造後の素子特性のばらつきを低減し、製造歩留まりを向上させるには、サブミクロンオーダー（例えば０．１〜０．２μｍ以下）でのチャネル幅の精度が必要になる。これと同時にチャネル不純物濃度の正確な制御も必要となる。
以上のようにノーマリーオフ型の埋め込みゲート構造ＳｉＣ−ＳＩＴを実現させるためには、降伏時の静電誘導効果やゲート領域のコーナー部における電界集中を含む素子の物理現象を踏まえた０．１〜０．２μｍの精度を有する設計方法を決定し、この設計方法に従って導出された素子構造を正確に再現する素子製造方法が必要である。
しかし、これまでに、素子動作における複雑な物理現象を厳密に考慮してノーマリーオフ型炭化珪素静電誘導トランジスタの設計方法が示された例はない。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第６７６７７８３号明細書
【特許文献２】特開２００８−１７２００７号公報
【特許文献３】特開２００８−１７７３３５号公報
【特許文献４】特開２００６−２５３２９２号公報
【特許文献５】再表２００７／００４５２８号明細書
【非特許文献】
【０００４】
【非特許文献１】第１６回ＳＩデバイスシンポジウム  ＳＳＩＤ−０３−２，ｐｐ．７−１２，２００３
【非特許文献２】第１７回ＳＩデバイスシンポジウム  ＳＳＩＤ−０４−７，ｐｐ．４１−４６，２００４
【非特許文献３】ＩＥＥＥ  Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ，ＥＤ−２４，  Ｎｏ．８  ｐｐ．１０６１−１０６９，１９７７，Ｆｉｇ．１３，１４，１５
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、炭化珪素の電気的特性の利点を十分に引き出し、降伏電圧が高く、特性オン抵抗（ＲｏｎＳ）が低いノーマリーオフ型の埋め込みゲート型ＳｉＣ−ＳＩＴを実現することを課題とする。すなわち、降伏電圧が６００Ｖ以上、特性オン抵抗が４．０ｍΩｃｍ２以下の特性を有するノーマリーオフ型のＳｉＣ−ＳＩＴの設計方法、構造及びその製造方法の提供である。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の高濃度ｎ型炭化珪素基板と、該高濃度ｎ型炭化珪素基板上に形成されたｎ型ドリフト層と、該ｎ型ドリフト層上に形成された高濃度ｐ型ゲート領域及び低濃度ｎ型チャネル領域と、該高濃度ｐ型ゲート領域及び低濃度ｎ型チャネル領域上に形成されたｎ型伝導層と、該ｎ型伝導層上に形成された高濃度ｎ型ソース領域と、を備えたノーマリーオフ型埋め込みゲート型炭化珪素静電誘導トランジスタを半導体デバイスシミュレーションを用いて設計するノーマリーオフ型埋め込みゲート型炭化珪素静電誘導トランジスタの設計方法であって、チャネル長Ｘｊ［μｍ］（低濃度ｎ型チャネル領域の長さ）、半チャネル幅ｂ［μｍ］（低濃度ｎ型チャネル領域の１／２幅）及び低濃度ｎ型チャネル領域のチャネルドーピング濃度Ｎｃｈ［ｃｍ−３］を変数として、降伏電圧ＶＢＲ［Ｖ］及び特性オン抵抗ＲｏｎＳ［ｍΩｃｍ２］を求めることと、所望の値以上の降伏電圧ＶＢＲ［Ｖ］が得られる半チャネル幅ｂ［μｍ］とチャネルドーピング濃度Ｎｃｈ［ｃｍ−３］の範囲をチャネル長Ｘｊ［μｍ］毎に求めることと、所望の値以下の特性オン抵抗ＲｏｎＳ［ｍΩｃｍ２］が得られる半チャネル幅ｂ［μｍ］とチャネルドーピング濃度Ｎｃｈ［ｃｍ−３］の範囲をチャネル長Ｘｊ［μｍ］毎に求めることと、前記所望の値以上の降伏電圧ＶＢＲ［Ｖ］と前記所望の値以下の特性オン抵抗ＲｏｎＳ［ｍΩｃｍ２］が得られる半チャネル幅ｂ［μｍ］とチャネルドーピング濃度Ｎｃｈ［ｃｍ−３］の範囲内からそれぞれの値を定めることと、を特徴とする。
また、本発明のノーマリーオフ型埋め込みゲート型炭化珪素静電誘導トランジスタは、高濃度ｎ型炭化珪素基板と、該高濃度ｎ型炭化珪素基板上に形成されたｎ型ドリフト層と、該ｎ型ドリフト層上に形成された高濃度ｐ型ゲート領域及び低濃度ｎ型チャネル領域と、該高濃度ｐ型ゲート領域及び低濃度ｎ型チャネル領域上に形成されたｎ型伝導層と、該ｎ型伝導層上に形成された高濃度ｎ型ソース領域と、を備えた埋め込みゲート型炭化珪素静電誘導トランジスタであって、チャネル長Ｘｊ［μｍ］（低濃度ｎ型チャネル領域の長さ）、半チャネル幅ｂ［μｍ］（低濃度ｎ型チャネル領域の１／２幅）及び低濃度ｎ型チャネル領域のチャネルドーピング濃度Ｎｃｈ［ｃｍ−３］で、所望の値以上の降伏電圧ＶＢＲ［Ｖ］及び所望の値以下の特性オン抵抗ＲｏｎＳ［ｍΩｃｍ２］を得られる範囲は、前記ゲート−ソース間電圧ＶＧＳ＝０［Ｖ］において、前記降伏電圧ＶＢＲ［Ｖ］の所望の値に対する半チャネル幅ｂ［μｍ］の最大値ｂｍａｘ［μｍ］を示す式と、前記チャネルドーピング濃度Ｎｃｈ［ｃｍ−３］を高くした際に、半チャネル幅ｂ［μｍ］がチャネルドーピング濃度Ｎｃｈ［ｃｍ−３］の平方根の逆数に比例する式と、前記半チャネル幅ｂ［μｍ］がチャネルドーピング濃度Ｎｃｈ［ｃｍ−３］の平方根の逆数に比例する式からの乖離を表す半チャネル幅ｂ［μｍ］がチャネルドーピング濃度Ｎｃｈ［ｃｍ−３］のｘ乗（ｘは０．５未満の正数）に比例する式と、前記ゲート−ソース間電圧ＶＧＳ［Ｖ］を、トランジスタが十分にオンし、かつ、ゲートからホールが注入されない程度の正電位に印加した際の前記特性オン抵抗ＲｏｎＳ［ｍΩｃｍ２］の所望の値に対する、半チャネル幅ｂ［μｍ］がチャネルドーピング濃度Ｎｃｈ［ｃｍ−３］の平方根の逆数に比例する式と、で囲まれる範囲内であることを特徴とする。
また、ノーマリーオフ型埋め込みゲート型炭化珪素静電誘導トランジスタの製造方法は、高濃度ｎ型炭化珪素基板上にｎ型ドリフト層を形成する工程と、前記ｎ型ドリフト層上に高濃度ｐ型ゲート層を形成する工程と、前記高濃度ｐ型ゲート層を略平行な横方向に所定の幅で除去することにより、前記ｎ型ドリフト層上に溝構造を形成する工程と、前記溝構造上に低濃度ｎ型チャネル領域を形成する工程と、前記高濃度ｐ型ゲート層及び低濃度ｎ型チャネル領域上にｎ型伝導層を形成する工程と、前記ｎ型伝導層上に高濃度ｎ型ソース層を形成する工程と、を有する埋め込みゲート型炭化珪素静電誘導トランジスタの製造方法であって、チャネル長Ｘｊ［μｍ］（低濃度ｎ型チャネル領域の長さ）、半チャネル幅ｂ［μｍ］（低濃度ｎ型チャネル領域の１／２幅）及び低濃度ｎ型チャネル領域のチャネルドーピング濃度Ｎｃｈ［ｃｍ−３］で、所望の値以上の降伏電圧ＶＢＲ［Ｖ］及び所望の値以下の特性オン抵抗ＲｏｎＳ［ｍΩｃｍ２］が得られる範囲は、前記ゲート−ソース間電圧ＶＧＳ＝０［Ｖ］において、前記降伏電圧ＶＢＲ［Ｖ］の所望の値に対する半チャネル幅ｂ［μｍ］の最大値ｂｍａｘ［μｍ］を示す式と、前記チャネルドーピング濃度Ｎｃｈ［ｃｍ−３］を高くした際に、半チャネル幅ｂ［μｍ］がチャネルドーピング濃度Ｎｃｈ［ｃｍ−３］の平方根の逆数に比例する式と、前記半チャネル幅ｂ［μｍ］がチャネルドーピング濃度Ｎｃｈ［ｃｍ−３］の平方根の逆数に比例する式からの乖離を表す半チャネル幅ｂ［μｍ］がチャネルドーピング濃度Ｎｃｈ［ｃｍ−３］のｘ乗（ｘは０．５未満の正数）に比例する式と、前記ゲート−ソース間電圧ＶＧＳ［Ｖ］を、トランジスタが十分にオンし、かつ、ゲートからホールが注入されない程度の正電位に印加した際の前記特性オン抵抗ＲｏｎＳ［ｍΩｃｍ２］の所望の値に対する、半チャネル幅ｂ［μｍ］がチャネルドーピング濃度Ｎｃｈ［ｃｍ−３］の平方根の逆数に比例する式と、で囲まれる範囲内であることを特徴とする。
【発明の効果】
【０００７】
このように、本発明によれば、所望の降伏電圧においてシリコンパワーデバイスを凌駕する低い特性オン抵抗のノーマリーオフ型のスイッチング素子を実現できる。
【図面の簡単な説明】
【０００８】
図１Ａ及び図１Ｂは、本発明の設計方法を適用する埋め込みゲート型ＳｉＣ−ＳＩＴの断面構造を示す模式図であって、図１Ａは、該構造の４分の１カットの斜視図を、図１Ｂは、図１Ａの繰り返し部分の単位構造を示す。
図２は、ドナー不純物濃度、チャネル幅、チャネル長のチャネル構造パラメータを、コンピュータシミュレーションによる最適チャネル設計を行って導き出す際に用いたデバイス構造を示す模式図である。
図３Ａから図３Ｅは、本発明の設計方法を適用する埋め込みゲート型ＳｉＣ−ＳＩＴを製造するためのプロセスを示す図である。
図４Ａは、コンピュータを利用した上記シミュレーションによって得られたＲｏｎＳのチャネルドーピング依存性を、半チャネル幅を変えた場合について示す図である。図４Ｂは、降伏電圧（ブレークダウン電圧）のチャネルドーピング依存性を、半チャネル幅を変えた場合について示す図である。
図５は、チャネル長が１、２、３μｍの場合における、ＲｏｎＳが２．０ｍΩｃｍ２以下で降伏電圧が６００−１２００Ｖのノーマリーオフｎチャネル型埋め込みゲートＳｉＣ−ＳＩＴを実現するためのチャネル半幅とチャネルドーピングの最適領域を示す図である。
図６は、チャネルドーピング濃度Ｎｃｈを横軸、半チャネル幅ｂを縦軸として、特性オン抵抗の上限に関数（直線２）及び降伏電圧の下限に関する関数（直線１）を両対数グラフに表示した図である。
図７は、降伏電圧が１２００Ｖに設定された場合、本発明において最適とされるチャネル長さＸｊと半チャネル幅ｂの最大値（ｂＭＡＸ）との関係を示す図である。
図８Ａ及び図８Ｂは、チャネル長Ｘｊ＝１．５μｍの場合において、チャネルドナー不純物濃度Ｎｃｈに対する降伏電圧及び特性オン抵抗を、様々な半チャネル幅ｂの条件下でシミュレーションにより導出した図である。
図９は、チャネル長Ｘｊ＝１μｍの場合において、シミュレーションによって得られた、半チャネル幅ｂとチャネルドーピング濃度Ｎｃｈの設計範囲を示す。
図１０は、図８Ｂに示された半チャネル幅ｂ及びＮｃｈのデータのうち、特性オン抵抗が２．５ｍΩｃｍ２或いは３ｍΩｃｍ２になる半チャネル幅ｂ及びＮｃｈを両対数平面にプロットした図である。
図１１は、チャネル長Ｘｊ＝２．０μｍの場合において、シミュレーションによって得られた、半チャネル幅ｂとチャネルドーピング濃度Ｎｃｈの設計範囲を示す。
図１２は、特性オン抵抗が２．５ｍΩｃｍ２になるシミュレーション結果及び降伏電圧が１２００Ｖになるシミュレーション結果を、半チャネル幅ｂが縦軸且つＮｃｈが横軸である両対数グラフで表示したものである。
図１３は、特性オン抵抗が４．０ｍΩｃｍ２になるシミュレーション結果と、降伏電圧が１２００Ｖになるシミュレーション結果を、半チャネル幅ｂが縦軸且つＮｃｈが横軸である両対数グラフで表示したものである。
図１４は、図６の直線１及び２を図１３に表示したものである。
図１５は、問題領域を含まない、本願発明の埋込ゲート型ＳｉＣ−ＳＩＴのチャネル構造の有効な設計領域のみを定義する図である。
図１６は、非特許文献１に開示された表面ゲート電極構造ＳｉＣ−ＳＩＴの断面構造を示す模式図である。
図１７は、非特許文献２に開示されたＳｉＣ−ＳＩＴの断面構造を示す模式図である。
【符号の説明】
【０００９】
１・・・ドレイン電極
２・・・ＳｉＣ基板上（ドレイン領域）
３・・・ドリフト層
４・・・チャネル領域
５・・・ゲート領域
６・・・ゲート電極
７・・・ｎ型層
８・・・ソース領域
９・・・ソース電極
【発明を実施するための最良の形態】
【００１０】
以下に、本発明の実施の形態について添付図面を参照しながら説明する。降伏電圧が６００Ｖ以上であり、かつ特性オン抵抗が４．０ｍΩｃｍ２以下の特性を有するノーマリーオフ型の埋め込みゲート型ＳｉＣ−ＳＩＴを実現するのに必要な半チャネル幅ｂ、長さＸｊ、ドナー不純物濃度Ｎｃｈを決定する。
図１は、本発明の設計方法を適用するＳｉＣ−ＳＩＴの断面構造の模式図である。図１Ａは４分の１カットを、図１Ｂは繰り返し部分の単位構造を示す。この構造は、従来のＳＩＴの構造を示す図１６との比較から、本発明の想定するＳＩＴの場合は、ゲート領域の上にｎ型層があり、ゲート領域が完全に埋め込まれていることが分かる。
本発明で実現しようとするチャネル構造は、ドリフト拡散モデルに基づく２次元デバイスシミュレーションによって決定される。このシミュレーションに於いて、図２に示すデバイス構造が繰り返されるものとして、境界条件に関する制約が緩和されている。ここで、符号ａは半ゲート幅を、符号ｂは半チャネル幅を表す。また、符号Ｘｊはチャネル長であり、符号Ｎｃｈは、チャネルドーピング濃度を表す。図２に示すデバイス構造は、シミュレーションに用いた構造であり、ドレイン電極１を引出電極とするドレイン領域２と、ドレイン領域２とチャネル領域４間の電界を緩和するドリフト層３と、チャネル領域３を流れる電流を制御するゲート領域５と、ゲート領域５からの引出電極であるゲート電極６と、チャネル領域４とソース領域８間に設けたｎ型層７と、ソース領域８からの引出電極であるソース電極９を備えている。ここでシミュレーションの都合上、ゲート電極６はゲート領域５の側壁に設置している。尚、上記ｎ型層７及びチャネル領域４は同一の組成で形成することができるので、それぞれ別個に形成することも、一体的に形成することもできる。
図３Ａ乃至図３Ｅは、本発明の対象となる埋込ゲート型ＳｉＣ−ＳＩＴの製造工程の概略図である。図３Ｅは、完成された本発明の素子を示す。チャネル領域４は、ｐ＋ゲート層５及びｐ＋ゲート層５の間の溝内だけでなく、ｐ＋ゲート層５及びソース領域８の間に形成されており、図２に示すデバイス構造の上記ｎ型層７としての機能も備える。
まず、（ａ）高濃度ｎ型４Ｈ−ＳｉＣ基板２上にｎ−ドリフト層３、ｐ＋ゲート層５をエピタキシャル成長させる（図３Ａ）。
次に、（ｂ）ドライエッチング法により、上記ｎ−ドリフト層３の表面が露出するようにｐ＋ゲート層５の中央部を除去してｐ＋ゲート層５を所定の間隔で離間させる（図３Ｂ）。この工程によって、微細な溝構造が、上記のｎ−ドリフト層３上に形成される。尚、図１ＡのＳｉＣ−ＳＩＴを製造する場合、工程（ｂ）によって、ｐ＋ゲート層５を略平行な横方向に所定の間隔で除去し、ストライプ状の溝が上記のｎ−ドリフト層３上に周期的に形成される。このエッチングプロセスにおいて決まる寸法（ｐ＋ゲート領域の幅ｘ（＝２ａ）、隣り合ったｐ＋ゲート領域の間隔ｙ（＝２ｂ）、チャネル長Ｘｊ）により素子特性がほぼ決定されるため、一定の素子特性を実現するためには、このエッチングプロセスを再現性良く行うことが重要である。
この溝構造上に、（ｃ）ｎ−チャネル領域４をエピタキシャル成長により形成する（図３Ｃ）。通常、エピタキシャル成長は平坦な基板上に行われるが、ＳｉＣ基板の結晶方位やエピタキシャル成長の条件（温度、ガス流量等）を最適化することにより、微細な溝構造上のエピタキシャル成長が可能である。尚、図１のＳｉＣ−ＳＩＴを製造する場合、工程（ｃ）によって、ｐ＋ゲート層５及びチャネル領域４が、上記のｎ−ドリフト層３上に略平行な横方向に隣接して周期的に配列される。
その後、（ｄ）ｎ＋ソース領域８をイオン注入により形成し、活性化熱処理（例えば１６００℃）後（図３Ｄ）、（ｅ）ソース電極９及びドレイン電極１を形成し（図３Ｅ）、図３Ｅでは省略したゲート電極６を形成し、本発明の素子が完成する。この様にして作製した埋込ゲート型ＳｉＣ−ＳＩＴ素子では、ｐ＋ゲート領域５が完全に埋め込まれ、水平方向に所定の間隔で隣り合うｐ＋ゲート領域５、５の間にｎ−チャネル領域４が形成される。
半導体デバイスシミュレーションによる素子設計工程においては、電界集中が発生する箇所やＳＩＴの動作で重要となるチャネル領域では特にメッシュ間隔を細かく設定し、精度良くアバランシェ降伏や静電誘導効果をシミュレートできるように工夫している。半導体材料は結晶構造が４周期六方晶ＳｉＣ（４Ｈ−ＳｉＣ）を仮定し、精度良いシミュレーション結果を得るためにキャリア移動度、禁制帯幅、イオン化係数等の材料の物性パラメータは４Ｈ−ＳｉＣの実験データとフィッティングしたモデル式を用いている。
ＳＩＴのチャネル構造の明確な設計技術は、未だに確立されていない。しかし、非特許文献３のように、半導体ｐｎ接合の完全空乏近似に基づいた空乏層の幅を目安にしてチャネル構造が決定されることがしばしばある。完全空乏近似とは、半導体ｐｎ接合などの接合部に形成される空乏層の内部の電界や電位の分布を導出する際に、空乏層中では電子及び正孔の濃度はゼロであると仮定する完全空乏化の状況を仮定して計算を進めることである。
しかし、実際の半導体ｐｎ接合の空乏層と非空乏層の境界部には遷移領域が存在する。従って、チャネル構造を微細化する程、完全空乏近似を用いる場合、その設計精度は悪くなる。更に、アバランシェ降伏現象は空乏層中から発生するキャリアが同層の電界からエネルギーを得て価電子帯の電子と衝突し、その電子が自由電子になるという過程による現象であるため、完全空乏近似を用いた場合、素子の降伏電圧を正確に求めることは困難である。
従って、サブミクロンオーダーの微細寸法精度を必要とするノーマリーオフ型埋め込みゲートＳｉＣ静電誘導トランジスタの設計を、上記完全空乏近似を用いた従来の設計手法で実施した場合、大幅な製造歩留まりの低下が容易に予測できる。
これに対して、本願発明に用いるシミュレーションは、完全空乏近似を用いない。すなわち、半チャネル幅ｂ、長さＸｊ及びドナー不純物濃度Ｎｃｈに関し、本願発明の課題を達成できる上限及び下限を示す限界線は、ノーマリーオフ型のＳｉＣ−ＳＩＴの導通特性および降伏特性を半導体デバイスシミュレーションで解析することによって導出される。該半導体デバイスシミュレーションのために、半導体の基本方程式であるＰｏｉｓｓｏｎ式、電子の連続方程式及び正孔の連続方程式が、有限差分法によって離散化され、ニュートン法を用いて解かれる。そして、様々な半チャネル幅ｂおよびチャネル長Ｘｊの条件の下で、これらの方程式から得られた解の式を用いてチャネルドナー不純物濃度Ｎｃｈに対する特性オン抵抗および降伏電圧がシミュレーションされ、これらの上限及び下限の限界線が導出される。今日、こうした半導体シミュレーションを行うソフトウエアは市販されており、それを購入すれば誰もが使用することが可能である。しかし、対象となる半導体デバイスを精度良く解析し、より正確な設計方法を確立するには、下記の事項が必要となる。
まず、シミュレーション対象となる半導体デバイスの材料（例えばＳｉやＳｉＣ）のキャリア移動度、アバランシェ増倍係数、禁制帯幅などの物性値を正確に把握し、これらの物性値をシミュレータに組み込む作業が必要である。これらの物性値は半導体に添加する不純物の密度、半導体の面方位、温度に複雑に依存する。Ｓｉ半導体の場合、研究開発の歴史が長いため、信頼できる物性データを誰もが容易に入手できる。これに対し、ＳｉＣは開発の歴史が浅いため、ＳｉＣに関する正確な物性データの多くは、明らかにされていない。従って、測定された物性データに基づいたモデル式をシミュレータに組み込んでシミュレーションした結果と実デバイスの特性が一致するように、シミュレーションによる物性値のモデル式を調整する「フィッティング」という作業を繰り返し、シミュレータの精度を上げる必要がある。
次に、一般的な半導体シミュレーションの手法として、有限差分法や有限要素法を用いるが、この際、対象となるデバイス構造領域内をメッシュで区切るプロセスが存在する。数値解析理論によれば、メッシュの間隔を細かく設定すれば計算誤差は減少するが、シミュレーション時間が増大する。このため、通常の半導体シミュレーションでは、デバイス領域中でキャリア分布や電界強度の変化が大きい領域はメッシュ間隔を細かく設定し、その他の領域はメッシュを粗く設定する、所謂不均一メッシュが生成される。このようなメッシュの設定によって、解析領域全体でメッシュ総数が大きくなりすぎないようにする手法が用いられる。
また、本願発明において扱うノーマリーオフ型埋め込みゲート構造ＳｉＣ−ＳＩＴのように、静電誘導効果やゲート領域コーナーでの電界集中を含む複雑な動作原理を有する場合には、その動作が正確に再現できるよう、メッシュをアレンジすることが必要になる。最終的には、物性値を決定する際と同様に、シミュレーション結果と実デバイス特性を一致させるようにメッシュ調整を繰り返す作業を行う。
本願発明では、上記を考慮し精度良いシミュレーション結果を得るために、実験結果に基づいて、ＳｉＣ材料特有の物性値であるキャリア移動度、アバランシェ増倍係数のモデル式中のパラメータを決定し、フィッティング作業を行い、精度の高い物性値をシミュレータに組み込んでいる。
また、メッシュ生成においては、降伏時に発生するゲートコーナー部での電界集中や静電誘導効果（パンチスルー現象）、オン時のチャネルやドリフト領域のキャリアの流れを正確に解析する必要がある。
そこで、本願発明では、図２のデバイス構造におけるｐ＋ゲート領域５の右下コーナー部、同領域５とドリフト領域３が接する箇所、ｐ＋ゲート領域５の側壁部、チャネル領域４、ドリフト領域３、基板領域２などで、上記の物性値を調整する場合と同様にフィッティング作業によって、図２のデバイス構造に関するメッシュのプロファイルを作成し、評価している。この方法を用いれば、上述した降伏時に起こる静電誘導効果やゲートコーナー部での電界集中を含む複雑な素子動作メカニズムを正確に解析できるため、上記完全空乏近似の問題点が解決され、精度良いチャネル部の設計が可能である。
すなわち、目的とする特性オン抵抗の上限及び降伏電圧の下限を満たす半チャネル幅ｂをそれぞれ、コンピュータを用いてドリフト拡散モデルに基づく２次元デバイスシミュレーションによって、チャネル長さＸｊ及びチャネルドーピング濃度Ｎｃｈの関数として決定する。そして、目的とする特性オン抵抗の上限を表す、チャネル長さＸｊ及びドーピング濃度Ｎｃｈの関数としての半チャネル幅ｂのグラフと、降伏電圧の下限を表す、チャネル長さＸｊ及びドーピング濃度Ｎｃｈの関数としての半チャネル幅ｂのグラフで囲まれる領域を特定する。この特定された領域が、本願発明の埋込ゲート型ＳｉＣ−ＳＩＴのチャネル構造の有効な設計範囲である。
【実施例】
【００１１】
以下、第１実施例及び第２実施例による埋込ゲート型ＳｉＣ−ＳＩＴの製造方法におけるチャネル構造の設計方法について詳述する。
［実施例１］
図２のデバイス構造の各領域が以下の（ｉ）及び（ｉｉ）のように不純物ドーピングされている場合において、降伏電圧が６００から１２００Ｖ、特性オン抵抗が２ｍΩｃｍ２以下の特性を有するノーマリーオフ型のＳｉＣ−ＳＩＴを製造するためのチャネル構造を上記シミュレーションにより求める。
（ｉ）  ソース領域８のドーパントは窒素または燐でドーピング濃度は２．０×１０２０ｃｍ−３、ドレイン２のドーピング濃度は１×１０１９ｃｍ−３であり、ゲート領域５のドーパントはアルミニウムまたはボロンでドーピングは２．０×１０１８ｃｍ−３である。
（ｉｉ）  ドリフト層３の厚みは８．５μｍであり、チャネル４とソース領域８との間にあるｎ型層７のドーピング濃度は１．３×１０１６ｃｍ−３であり、その厚みは１．１μｍである。上記ドリフト層３やｎ型層７のドーパントは窒素または燐である。
図４Ａに、コンピュータを利用した上記シミュレーションによって得られたＲｏｎＳのチャネルドーピング依存性を、半チャネル幅が、０．３、０．３７５、０．４５、０．５μｍのそれぞれの場合について示す。この場合チャネル長さＸｊは１．０μｍである。半チャネル幅ｂの減少に従って、また、チャネルドーピング濃度の減少に従って、ＲｏｎＳが増加することが分かる。
また、図４Ｂに、同様に得られた降伏電圧（ブレークダウン電圧）のチャネルドーピング依存性を、半チャネル幅が、０．２、０．３、０．４５μｍのそれぞれの場合について示す。上記と同様にチャネル長Ｘｊは１．０μｍである。半チャネル幅の減少に従って、また、チャネルドーピング濃度の減少に従って、降伏電圧が増加することが分かる。尚、図４Ａ及び図４Ｂの横軸は、チャネルドーピング濃度Ｎｃｈ（ｃｍ−３）を対数表記されている。
他のチャネル長についても、上記と同様なシミュレーションを行った。図５に、チャネル長が１μｍ、２μｍ及び３μｍのそれぞれの場合について、ＲｏｎＳが２．０ｍΩｃｍ２以下で降伏電圧が６００Ｖ乃至１２００ＶのＮチャネルノーマリーオフ埋め込みゲートＳｉＣ−ＳＩＴを実現するためのチャネル構造、つまり半チャネル幅とチャネルドーピング濃度の最適領域を示す。尚、図５の横軸のチャネルドーピング濃度（ｃｍ−３）及び縦軸の半チャネル幅（μｍ）の大きさは、それぞれ対数表記されている。
ノーマリーオフ型のトランジスタを実現するためには、ゲート電圧が０Ｖでチャネルが完全に空乏化している必要があるので、ゲート電圧が０Ｖにおける空乏層の幅をＷｄｅｐ（０Ｖ）と表すと、以下の条件が必要になる。
０．５×Ｗｄｅｐ（０Ｖ）＞ｂ
一方、オン動作時（２．５Ｖ）にはチャネルに非空乏領域が存在する必要があるので、ゲート電圧が２．５Ｖにおける空乏層の幅をＷｄｅｐ（２．５Ｖ）と表すと、以下の条件が必要になる。
０．５×Ｗｄｅｐ（２．５Ｖ）＜ｂ
従来の完全空乏近似を用いた解析手法において、Ｗｄｅｐ（Ｖａｐｐ）の解析値の式は、
0005585646.tif 000002
と表される。ここでｑは素電荷（Ｃ）、εｓは半導体の比誘電率、ε０は真空の誘電率（Ｆ／ｃｍ）、Ｖｂｉはゲート領域５とチャネル領域４の接合間の内蔵電位（Ｖ）、Ｖａｐｐはソース端子に対してゲート端子に印加する電圧（Ｖ）である。
図５に示されたＷｄｅｐ（０Ｖ）の解析値およびＷｄｅｐ（２．５Ｖ）の解析値に関する直線は、上記Ｗｄｅｐ（Ｖａｐｐ）の解析値の式を使用して求めた従来設計手法によるものである。
すなわち、Ｗｄｅｐ（０Ｖ）及びＷｄｅｐ（２．５Ｖ）に関する上記関係式を満足する領域、すなわち、図５のＷｄｅｐ（０Ｖ）及びＷｄｅｐ（２．５Ｖ）の直線で囲まれた領域が、解析的手法に基づく従来の手法による有効な設計範囲であり、空乏層ではキャリアがゼロであると仮定する完全空乏近似に基づいて、Ｎチャネルノーマリーオフ埋め込みゲートＳｉＣ−ＳＩＴを設計できる範囲である。
これに対して、下記に説明する図５中のハッチングで示された領域は本願発明の埋込ゲート型ＳｉＣ−ＳＩＴのチャネル構造の有効な設計範囲である。この設計領域の導出は、上述した完全空乏近似に基づく従来の設計手法ではなく、上述したような半導体シミュレーションによる厳密な素子解析により導出したものである。
すなわち、上記したように、実デバイスの電気的特性データを使用しながら図２のデバイス構造についてフィッティング作業によってメッシュのプロファイルを作成し、該作成されたプロファイルを用いたシミュレーションにおいて、物性値を調整するためのフィッティング作業を繰り返した。このようにして得られた精度の高い半導体シミュレータを用いて、（ｉ）及び（ｉｉ）のように不純物ドーピングされている場合において上記の特性を有するノーマリーオフ型のＳｉＣ−ＳＩＴのチャネル構造の設計範囲を導出した。
具体的には、上記の特性を有するノーマリーオフ型のＳｉＣ−ＳＩＴのチャネル構造は、チャネルドーピングとチャネル幅の組み合わせが、チャネルドーピング（×１０１６ｃｍ−３）及び半チャネル幅（μｍ）を両対数表示したグラフにおいて、
（ｉ）  チャネル長が１μｍの場合には、
Ａ（１．４、０．２２）、Ｂ（３．０、０．２２）、Ｃ（１．８、０．３０）、Ｄ（０．７、０．３０）の各点をＡ−Ｂ−Ｃ−Ｄ−Ａと順に結ぶ領域（領域１）内であり、
（ｉｉ）  チャネル長が２μｍの場合には、
Ｅ（４．０、０．２４）、Ｆ（２．０、０．２４）、Ｇ（０．６、０．４８）の各点をＥ−Ｆ−Ｇ−Ｅと順に結ぶ領域（領域ＩＩ）内であり、
（ｉｉｉ）  チャネル長が３μｍの場合には、
Ｈ（０．３、０．５３）、Ｉ（０．６、０．５３）、Ｊ（１．８、０．３８）、Ｋ（２．３、０．３）、Ｌ（０．９，０．３）、Ｍ（０．５３、０．３８）の各点をＨ−Ｉ−Ｊ−Ｋ−Ｌ−Ｍ−Ｈと順に結ぶ領域（領域ＩＩＩ）内になるように設計すれば良いことが分かる。
図５において、完全空乏近似に基づく従来設計手法による有効な設計範囲内においても、本願発明の有効な設計範囲から外れる領域が顕著に存在することがわかる。このことから、チャネル構造を正確に決定するためには，従来設計手法では不十分であり、本願発明の設計手法の有効性が確認できる。
［実施例２］
降伏電圧が１２００Ｖ以上であり、かつ特性オン抵抗が４．０ｍΩｃｍ２以下の特性を有するノーマリーオフ型のＳｉＣ−ＳＩＴを実現するのに必要な半チャネル幅ｂ、チャネル長さＸｊ、チャネルドーピング濃度Ｎｃｈに関する設計範囲を上記シミュレーションにより求める。
このためには、チャネルドーピング濃度Ｎｃｈを横軸、半チャネル幅ｂを縦軸として、降伏電圧の下限に関する以下の式（１）及び特性オン抵抗の上限に関する以下の式（２）の２つの式を両対数グラフに表示して、式（１）及び式（２）で囲まれる領域内に存在するドナー不純物濃度Ｎｃｈ及び半チャネル幅ｂの組合せ（Ｎｃｈ，ｂ）を決定する。
一方、上記組合せ（Ｎｃｈ，ｂ）のうち、次の式（３）によって与えられるｂＭＡＸ以下の半チャネル幅ｂを有するように、チャネル長さＸｊを決定する必要がある。
【数１】
0005585646.tif 000003
【数２】
0005585646.tif 000004
【数３】
0005585646.tif 000005
ここで、図６において、直線１及び２は、上記の式（１）及び式（２）をそれぞれ示す。図７の曲線１は、降伏電圧が１２００Ｖに設定された場合におけるチャネル長さＸｊと、半チャネル幅ｂの上限値との関係を示す上記の式（３）を示す。
図６及び図７に示される各々の限界線は、上記した半導体デバイスシミュレーションによるノーマリーオフ型のＳｉＣ−ＳＩＴの導通特性および降伏特性を解析することによって得られた。すなわち、半導体の基本方程式であるＰｏｉｓｓｏｎ式、電子の連続方程式、正孔の連続方程式を有限差分法で離散化し、ニュートン法を用いて解いた後、得られた解を用いて上記の導通特性および降伏特性をシミュレートし、シミュレート結果を解析した。また、本発明による式（３）は、特にドレイン電極とゲート電極の両電極からの静電誘導効果のチャネル領域の電位障壁への相互作用およびｐ＋ゲート領域のコーナー部での電界集中を正確にシミュレーションすることによって得られたものである。
後述するように、式（１）乃至式（３）に基づいて上記の方法によって決定された組合せ（Ｎｃｈ，ｂ）及びチャネル長さＸｊは、本願発明の目的とするＳｉＣ−ＳＩＴを実現するチャネル構造の有効な設計範囲を特定する。
図６及び図７に示される各限界線を求めるためには、まず図８Ａ及び図８Ｂに示されるように、チャネルドーピング濃度Ｎｃｈに対する降伏電圧および特性オン抵抗を、様々な半チャネル幅ｂおよびチャネル長Ｘｊの条件の下でシミュレーションにより導出する。
図８Ａではノーマリーオフ特性を考慮して、ゲート‐ソース間電圧ＶＧＳ＝０Ｖを設定している。一方、図８Ｂの計算では上記のＶＧＳは、素子をオンする為の入力信号である２．５Ｖを設定しており、ドレイン電流密度が２００Ａ／ｃｍ２の時のドレイン‐ソース間電圧ＶＤＳによって特性オン抵抗ＲｏｎＳを計算している。ここでＶＧＳを２．５Ｖに設定しているのは、ＶＧＳを十分大きくし、図２に示すチャネル領域４に広がる空乏層の幅を小さくし、可能な限りＲｏｎＳを低減するように意図している。またＶＧＳを３．０Ｖ以上とするとｐ＋ゲート領域５からホールがチャネル領域４およびドリフト領域３に注入されるため、ターンオフ時間が著しく増加する恐れがある。よってＶＧＳを、ｐ＋ゲート領域５からホールが注入されない上限である２．５Ｖに設定している。尚、図８Ａ及び図８Ｂにおいて、Ｘｊ＝１．５μｍとしている。他のＸｊに関しても図８Ａ及び図８Ｂと同様の解析を行った。
図８Ｂの特性オン抵抗対Ｎｃｈの関係図ではＮｃｈの減少と共に初めは徐々に特性オン抵抗が増加することがわかる。この理由は、Ｎｃｈの減少と共に、ｐ＋ゲート領域からチャネルに広がる空乏層の幅が増加するため、チャネル中の非空乏化領域である伝導チャネルの実効幅が徐々に減少するためである。
そして、あるＮｃｈでは特性オン抵抗が急激に増加していることが図８Ｂから確認できる。これはチャネルの両側のｐ＋ゲート領域５からの空乏層によってチャネル領域が完全に空乏化しそこに電位障壁が形成されるため、電流が著しく減少するためである。
このように特性オン抵抗を急激に増加させる値のＮｃｈが、ノーマリーオフ型のＳｉＣ−ＳＩＴを導通させるための下限値であり、この素子に導通機能を持たせるためには、この下限値より大きい値でＮｃｈを設計することが必要となる。また下限値は半チャネル幅ｂに依存していることが図８Ｂでわかる。
図８Ｂに示された半チャネル幅ｂ及びＮｃｈのデータのうち、特性オン抵抗が２．５ｍΩｃｍ２或いは３ｍΩｃｍ２になる半チャネル幅ｂ及びＮｃｈを両対数平面にプロットすると、半チャネル幅ｂが０．４μｍ未満の範囲において同じ傾きを持った２つの実線が得られる（図１０）。
一方、図８Ａの降伏電圧対Ｎｃｈの関係図では、Ｎｃｈを増加させると、あるＮｃｈの値で急激に降伏電圧が低下していることがわかる。これは、Ｎｃｈの増加により、ｐ＋ゲート領域５からチャネル領域４に広がる空乏層の幅が減少し、電流を遮断するための電位障壁が低下するためである。
この降伏電圧が急激に低下するときのチャネル不純物濃度が、素子が確実にオフ機能を持つためのチャネル不純物濃度の上限値である。この上限値の値は半チャネル幅ｂが増加するに従い減少していくことが図８Ａより分かる。
この結果を踏まえ、降伏電圧が１２００Ｖになる半チャネル幅ｂ及びＮｃｈを両対数平面にプロットすると、図９及び図１０に示される点線に示される降伏電圧の上限（Ｌｉｍｉｔ  ｏｆ  ＶＢＲ（１２００Ｖ））となる。ここでＮｃｈの減少にともない点線が直線から外れその勾配が緩やかになり、最終的に、半チャネル幅ｂがＮｃｈに依存しなくなるのは以下の２つの理由がある。一つはＮｃｈの増加に伴い半チャネル幅ｂを増加させようとした場合、ドレイン電極からの静電誘導効果が顕著に働くようになり、Ｎｃｈを減少してもノーマリーオフ特性を維持するのに十分な高さの電位障壁を形成できなくなる。これはＮｃｈが減少するほど空乏層端における電界強度が低くなり、電位障壁を形成しにくくなるからである。他の一つは、Ｎｃｈの減少により半チャネル幅ｂを増加させようとした場合、ｐ＋ゲート領域５のコーナーにおける電界集中が促進され、降伏電圧が減少する傾向を示すためである。
結果として、降伏電圧が１２００Ｖになる半チャネル幅ｂ及びＮｃｈを両対数平面にプロットすると、図９および図１０に示されるように、Ｎｃｈが低い値になる程、曲線の勾配が緩やかになり、最終的に半チャネル幅ｂの値はＮｃｈに依存しなくなる。図１０において、降伏電圧ＶＢＲが１２００Ｖになる半チャネル幅ｂ及びＮｃｈの曲線は、Ｎｃｈの低い側において、横軸と平行な破線で示す半チャネル幅ｂ＝０．４５μｍに漸近していることが分かる。すなわち、降伏電圧ＶＢＲを所定の大きさ、例えば、１２００Ｖに設定した場合、Ｎｃｈが低い範囲において、Ｎｃｈの大きさに依存しない半チャネル幅ｂの上限値ｂＭＡＸが存在する。尚、チャネル長さＸｊ＝１．５μｍの場合、降伏電圧ＶＢＲが１２００Ｖに等しいという条件を満たす最大の半チャネル幅、すなわち、半チャネル幅ｂＭＡＸは０．４５μｍになる。
このように、図８Ａから求められた、降伏電圧が１２００Ｖになる半チャネル幅ｂ及びＮｃｈの両対数平面上の曲線には、ドレイン電圧による静電誘導効果とゲート領域コーナーでの電界集中が強く作用することによって決まる、Ｎｃｈに依存しない半チャネル幅ｂの上限が存在することも考慮する必要がある。この効果は、従来の完全空乏近似によって導出することは困難であり、本願発明において用いた半導体デバイスシミュレーション手法によって正確に導出することが可能となる。
Ｎｃｈに依存しない半チャネル幅ｂの上限値であるｂＭＡＸは、上記したドリフト拡散モデルに基づく２次元デバイスシミュレーションによってチャネル構造を設計する際の一つのパラメータとして考慮される必要がある。そのため、上記の半チャネル幅ｂＭＡＸを、上記のシミュレーションによって、チャネル長さＸｊ及び降伏電圧の関数として決定する必要がある。
図９及び図１１はそれぞれ、チャネル長Ｘｊ＝１μｍ及びチャネル長Ｘｊ＝２μｍの場合において上記シミュレーションによって得られた設計範囲を示す。これらのチャネル長の場合、半チャネル幅ｂＭＡＸは、それぞれ０．３５μｍ及び０．５μｍである。
次に、図１２乃至図１４に示されるように、図９乃至図１１に記載されたシミュレーション結果を用いて、目的とする特性オン抵抗の上限及び降伏電圧ＶＢＲの下限を満たすチャネル領域の半チャネル幅ｂを、チャネル長さＸｊ及びＮｃｈの関数として表す。尚、半チャネル幅ｂＭＡＸはＮｃｈに依存しないが、チャネル長さＸｊの関数として扱うことができる。
本願発明において、上記チャネル構造の有効な設計範囲は、図７に示された任意のチャネル長さＸｊに関し、この曲線によって与えられる半幅の上限値ｂＭＡＸと、上記のシミュレーションによって得られた特性オン抵抗の曲線、降伏電圧の曲線によって囲まれる領域である。例えば、図１２によれば、Ｘｊ＝１μｍにおけるＲｏｎＳ曲線、降伏電圧ＶＢＲ≧１２００Ｖの曲線およびｂ＝半チャネル幅ｂＭＡＸ（＝０．３５μｍ））で囲まれる領域内の（Ｎｃｈ，ｂ）の組が、上記の有効な設計範囲である。同様にして、図１２のＸｊ＝１．５μｍ及びＸｊ＝２．０μｍにおける有効な設計範囲も、上記のＲｏｎＳ曲線と、降伏電圧ＶＢＲ曲線及びｂ＝半チャネル幅ｂＭＡＸで囲まれる領域内の（Ｎｃｈ，ｂ）の組として定義される。
図１３は、チャネル長さＸｊ＝１μｍ、１．５μｍ及び２μｍに関し、ＲｏｎＳ≦４．０ｍΩｃｍ２、ＶＢＲ≧１２００Ｖの条件を満たす半チャネル幅ｂ及びＮｃｈのシミュレーション結果を示す。図１３に示された、チャネル長さＸｊ＝１μｍ、１．５μｍ及び２μｍの各ＲｏｎＳ曲線は、ほぼ直線状であるので、これらの曲線は同一の直線、すなわち、図６の直線２によって近似することができる。一方、図１３に示された、チャネル長さＸｊ＝１μｍ、１．５μｍ及び２μｍの各降伏電圧ＶＢＲ曲線は、Ｎｃｈ＞２．０×１０１６（ｃｍ−３）の高濃度側で一つの直線に収束している。上記の降伏電圧ＶＢＲ曲線がＮｃｈの高濃度側で収束する当該直線は、図６の直線１によって近似することができる。
図１４は、上記ＲｏｎＳ曲線の近似直線及び上記降伏電圧ＶＢＲ曲線の近似曲線を図１３上に、追加的に示した図である。直線１及び直線２は、チャネル長さＸｊ＝２．０（μｍ）における降伏電圧ＶＢＲ曲線及びＲｏｎＳ曲線を比較的に良く近似している。
しかし、チャネル長さＸｊが大きくなるに従い、直線１とｂ＝半チャネル幅ｂＭＡＸが交差する近傍の領域において、降伏電圧ＶＢＲ曲線は、直線１及びｂ＝半チャネル幅ｂＭＡＸの直線から乖離している。このような乖離した領域、すなわち、降伏電圧ＶＢＲ曲線と、直線１及びｂ＝半チャネル幅ｂＭＡＸの直線で囲まれる領域（以下、「問題領域」という。）は、本願発明の目的とするＳｉＣ−ＳＩＴを実現するチャネル構造を実現できない。
この問題領域は上述したように、ＳＩＴの降伏時におけるｐ＋ゲート領域５のコーナーにおける電界集中およびドレイン電界による静電誘導効果に伴うチャネル領域の電位障壁の低下に起因するものであり、ＳＩＴの設計特有のものである。すなわちこの問題領域を排除した有効な設計領域を定義することが、所望の降伏電圧を有し電力損失の低いノーマリーオフ型埋め込みゲートＳｉＣ−ＳＩＴの設計において重要になる。
本願発明では、問題領域を含まない下記の様な設計領域を提案する。すなわち図１５の横軸Ｎｃｈ、縦軸ｂの両対数平面において、直線１、直線２、直線３、直線４で囲まれる領域を有効な設計領域とするものである。ここで直線４は点Ｒ（β，ｂＭＡＸ）および点Ｑ（α，ｂＭＡＸ−０．１）を通る直線であり、下記の式で与えられる。
ｂ＝Ａ×Ｎｃｈｘ  ・・・（４）
ここでＡおよびｘは下記で与えられる。
0005585646.tif 000006
図１４に示されたシミュレーションの結果に基づき、点Ｒは、図１４の降伏電圧ＶＢＲ曲線が直線ｂ＝ｂＭＡＸと交わる点および、点Ｑは降伏電圧ＶＢＲ曲線が直線１から乖離する点として導出されている。直線４は、点Ｒと点Ｑの間の降伏電圧ＶＢＲ曲線を直線で近似したものである。従って、直線１と直線３と直線４で囲まれた領域が問題領域となる。式（４）においてＡおよびｘはｂＭＡＸの関数として与えられるので、任意のＸｊに対して式（３）によってｂＭＡＸが与えられ、これによって式（４）から直線４を求めることができる。この直線４と直線１、直線２、直線３で囲まれた領域によって、問題領域を含まない有効な設計領域を定義することができる。
【産業上の利用可能性】
【００１２】
埋め込みゲートＳｉＣ−ＳＩＴは、高温環境や放射線環境でも使用できることが知られており、本発明によるトランジスタもまた、過酷な環境中で動作させることができる。埋め込みゲートＳｉＣ−ＳＩＴは、インバータ回路や電源回路等各種電力変換回路の電力変換効率を、従来Ｓｉパワーデバイスを用いた場合よりも向上させることが可能である。また電力変換装置の小型化が容易になる。更に高温環境や放射線環境でも使用できることが知られており、過酷な環境中で動作させることが可能である。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３Ａ−３Ｅ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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