(57)【特許請求の範囲】
【請求項１】
ｍビット（ｍは自然数）の入力データを受け、その値に応じたアナログ信号を出力するスイッチドキャパシタ型Ｄ／Ａコンバータであって、
それぞれが前記入力データの各ビットごとに設けられ、それぞれが前記入力データの対応するビットが１のときにオン、０のときにオフする第１スイッチ群と、前記対応するビットが０のときにオン、１のときにオフする第２スイッチ群を含む、ｍ個のスイッチ回路と、
前記第１スイッチ群の各スイッチにゲート信号を出力する第１インバータと、
前記第２スイッチ群の各スイッチにゲート信号を出力する第２インバータと、
を備え、
前記第１スイッチ群および前記第２スイッチ群の各スイッチは、ＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）で構成され、
前記第１インバータおよび前記第２インバータそれぞれの下側電源端子には、接地電圧が印加され、
前記ＰチャンネルＭＯＳＦＥＴのバックゲートは、前記第１インバータおよび前記第２インバータの上側電源端子に入力される電圧よりも低い電位に固定されることを特徴とするスイッチドキャパシタ型Ｄ／Ａコンバータ。
【請求項２】
前記第１、第２インバータの上側電源端子には、ＤＣ／ＤＣコンバータの出力電圧が供給されることを特徴とする請求項１に記載のスイッチドキャパシタ型Ｄ／Ａコンバータ。
【請求項３】
前記入力データは、デジタルオーディオ信号であることを特徴とする請求項１または２に記載のスイッチドキャパシタ型Ｄ／Ａコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチドキャパシタ型Ｄ／Ａコンバータに関する。
【背景技術】
【０００２】
デジタル信号をアナログ信号に変換するＤ／Ａコンバータとして、スイッチドキャパシタ型のＤ／Ａコンバータが知られている。スイッチドキャパシタ型Ｄ／Ａコンバータは、Ｎビットのデータを受け、それに応じた電圧レベルを有するアナログ信号を出力する。
【０００３】
Ｄ／Ａコンバータは、クロック信号と同期してオン、オフが制御されるスイッチと、デジタルデータの各ビットに応じてオン、オフが制御されるスイッチを含んでいる。特許文献２に開示されるように、一般的なスイッチドキャパシタ型Ｄ／Ａコンバータでは、スイッチとして、ＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）もしくはそれを利用したトランスファゲートが利用される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−２８３３３７号公報
【特許文献２】特開２００１−１１１４２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者は、スイッチとしてＮチャンネルＭＯＳＦＥＴを含むスイッチドキャパシタ型Ｄ／Ａコンバータについて検討し、以下の課題を認識するに至った。
【０００６】
図１は、スイッチドキャパシタ型Ｄ／Ａコンバータの構成の一部を示す回路図である。
スイッチドキャパシタ型Ｄ／Ａコンバータのスイッチは、デジタル信号の各ビットが１のときにオンする第１スイッチ群Ｍ１１と、０のときにオンする第２スイッチ群Ｍ１２に分類できる。そして、第１スイッチ群Ｍ１１および第２スイッチ群Ｍ１２には、インバータ５０２、５０４を経由したゲート信号Ｇ１、Ｇ２が供給される。
【０００７】
ＮチャンネルＭＯＳＦＥＴは、そのゲートにハイレベル電圧を印加したときにオン、ローレベル電圧を印加したときにオフとなる。インバータ５０２、５０４から出力されるゲート信号Ｇ１、Ｇ２は、ハイレベル電圧が電源電圧Ｖｄｄ、ローレベル電圧が接地電圧Ｖｇｎｄとなる。したがって各スイッチのオン抵抗は、電源電圧Ｖｄｄに依存する。つまり電源電圧Ｖｄｄにノイズが重畳されると、スイッチのオン抵抗が変動し、Ｄ／Ａコンバータの電源電圧変動除去比率（ＰＳＲＲ：Power Supply Rejection Ratio）が悪化するという問題がある。
【０００８】
特に電源電圧Ｖｄｄとしてチャージポンプ回路やスイッチングレギュレータなどのＤＣ／ＤＣコンバータの出力電圧を利用する場合、ＰＳＲＲの悪化が顕著となる。かかるＤ／Ａコンバータをオーディオ信号処理に利用すると、音質が劣化するという問題も生ずる。
【０００９】
以上の考察を、本発明の分野における共通の一般知識の範囲として捉えてはならない。さらに言えば、上記考察自体が、本出願人がはじめて想到したものである。
【００１０】
本発明は係る課題に鑑みてなされた物であり、そのある態様の例示的な目的のひとつは、ＰＳＲＲを改善したスイッチドキャパシタ型Ｄ／Ａコンバータの提供にある。
【課題を解決するための手段】
【００１１】
本発明のある態様は、ｍビット（ｍは自然数）の入力データを受け、その値に応じたアナログ信号を出力するスイッチドキャパシタ型Ｄ／Ａコンバータに関する。スイッチドキャパシタ型Ｄ／Ａコンバータは、それぞれが入力データの各ビットごとに設けられ、それぞれが入力データの対応するビットが１のときにオン、０のときにオフする第１スイッチ群と、対応するビットが０のときにオン、１のときにオフする第２スイッチ群を含む、ｍ個のスイッチ回路と、第１スイッチ群の各スイッチにゲート信号を出力する第１インバータと、第２スイッチ群の各スイッチにゲート信号を出力する第２インバータと、を備える。第１スイッチ群および第２スイッチ群の各スイッチは、ＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）で構成される。第１インバータおよび第２インバータそれぞれの下側電源端子には、接地電圧が印加される。
【００１２】
この態様によると、ＰチャンネルＭＯＳＦＥＴがオンすべき期間、そのゲートには接地電圧が印加されるため、スイッチのオン抵抗が、電源電圧の変動の影響を受けにくくなり、ＰＳＲＲを改善することができる。
【００１３】
ＰチャンネルＭＯＳＦＥＴのバックゲートは、第１インバータおよび第２インバータの上側電源端子に入力される電圧よりも低い電位に固定されてもよい。
ＰチャンネルＭＯＳＦＥＴのオン抵抗は、ＮチャンネルＭＯＳＦＥＴのオン抵抗よりも高い。そこでＰチャンネルＭＯＳＦＥＴのバックゲートを、電源電圧ではなく、それよりも低い電圧に固定することにより、オン抵抗を低め、ＰチャンネルＭＯＳＦＥＴの欠点を補うことができる。
【００１４】
第１、第２インバータの上側電源端子には、ＤＣ／ＤＣコンバータの出力電圧が供給されてもよい。
ＤＣ／ＤＣコンバータの出力電圧には、スイッチングノイズが重畳されているところ、スイッチとしてＰチャンネルＭＯＳＦＥＴを利用する場合、ＰＳＲＲはスイッチングノイズの影響を受けないという効果を得ることができる。
【００１５】
本発明の別の態様もまた、スイッチドキャパシタ型Ｄ／Ａコンバータである。このスイッチドキャパシタ型Ｄ／Ａコンバータは、それぞれが入力データの各ビットごとに設けられ、それぞれが入力データの対応するビットが１のときにオン、０のときにオフする第１スイッチ群と、対応するビットが０のときにオン、１のときにオフする第２スイッチ群を含む、ｍ個のスイッチ回路と、第１スイッチ群の各スイッチにゲート信号を出力する第１インバータと、第２スイッチ群の各スイッチにゲート信号を出力する第２インバータと、基準電圧を生成するバンドギャップリファレンス回路と、基準電圧に応じた電圧を出力するリニアレギュレータと、を備える。第１スイッチ群および第２スイッチ群の各スイッチは、ＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）で構成され、第１インバータおよび第２インバータの上側電源端子には、リニアレギュレータの出力電圧が供給される。
【００１６】
リニアレギュレータは、バンドギャップリファレンス回路からの基準電圧に応じて電圧を生成するため、その出力電圧は高ＰＳＲＲを有し、第１、第２インバータから出力されるゲート信号のハイレベル電圧も、高ＰＳＲＲを有することになる。したがってスイッチとしてＮチャンネルＭＯＳＦＥＴを用いても、そのオン抵抗の変動を抑制でき、Ｄ／ＡコンバータのＰＳＲＲの劣化を抑制し、もしくはＰＳＲＲを改善できる。
【００１７】
本発明のさらに別の態様もまた、スイッチドキャパシタ型Ｄ／Ａコンバータである。スイッチドキャパシタ型Ｄ／Ａコンバータは、それぞれが入力データの各ビットごとに設けられ、それぞれが入力データの対応するビットが１のときにオン、０のときにオフする第１トランスファゲート群と、対応するビットが０のときにオン、１のときにオフする第２トランスファゲート群を含む、ｍ個のスイッチ回路と、第１トランスファゲート群のＮチャンネルＭＯＳＦＥＴおよび第２トランスファゲート群のＰチャンネルＭＯＳＦＥＴにゲート信号を出力する第１インバータと、第１トランスファゲート群のＰチャンネルＭＯＳＦＥＴおよび第２トランスファゲート群のＮチャンネルＭＯＳＦＥＴにゲート信号を出力する第２インバータと、基準電圧を生成するバンドギャップリファレンス回路と、基準電圧を受けるリニアレギュレータと、を備える。第１インバータおよび第２インバータの下側電源端子には、接地電圧が印加され、第１インバータおよび第２インバータの上側電源端子には、リニアレギュレータの出力電圧が印加される。
【００１８】
この態様によると、ＰチャンネルＭＯＳＦＥＴのオン抵抗およびＮチャンネルＭＯＳＦＥＴのオン抵抗の変動を抑制でき、Ｄ／ＡコンバータのＰＳＲＲの劣化を抑制し、もしくはＰＳＲＲを改善できる。
【００１９】
入力データは、デジタルオーディオ信号であってもよい。
上述のいずれかの態様のＤ／Ａコンバータによれば、高品質のオーディオ信号処理が実現できる。
【００２０】
なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２１】
本発明のある態様によれば、ＰＳＲＲを改善できる。
【図面の簡単な説明】
【００２２】
【図１】スイッチドキャパシタ型Ｄ／Ａコンバータの構成の一部を示す回路図である。
【図２】第１の実施の形態に係るスイッチドキャパシタ型のＤ／Ａコンバータの構成を示す回路図である。
【図３】第２の実施の形態に係るＤ／Ａコンバータの電源部の構成を示す回路図である。
【図４】第３の実施の形態に係るＤ／Ａコンバータの一部の構成を示す回路図である。
【図５】図２の第１演算部および第２演算部の変形例を示す回路図である。
【発明を実施するための形態】
【００２３】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２４】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２５】
（第１の実施の形態）
図２は、第１の実施の形態に係るスイッチドキャパシタ型のＤ／Ａコンバータ１００の構成を示す回路図である。
Ｄ／Ａコンバータ１００は、ｍビット（ｍは自然数）の入力データＶｄａｔａ１〜Ｖｄａｎｍを受け、その値に応じた差動のアナログ信号を出力する。入力データは、デジタルオーディオ信号が例示される。
【００２６】
Ｄ／Ａコンバータ１００は、それぞれが入力データの各ビットＶｄａｔａ１〜Ｖｄａｔａｍごとに設けられたｍ個のスイッチ回路１０１〜１０ｍと、各ビットＶｄａｔａ１〜Ｖｄａｔａｍごとに設けられたｍ個の入力キャパシタペア（ＣｉＨ／ＣｉＬ）１〜（ＣｉＨ／ＣｉＬ）ｍ、スイッチＳＷ１〜ＳＷ４、第１演算部２０ｐ、第２演算部２０ｎを備える。
【００２７】
Ｄ／Ａコンバータ１００の端子ＰＨ、ＰＭ、ＰＬにはそれぞれ、上側基準電圧ＶＨ、中間基準電圧ＶＭ、下側基準電圧ＶＬが与えられる。
【００２８】
スイッチ回路１０１〜１０ｍは同様に構成されるため、第１ビット目のスイッチ回路１０１に着目してその構成を説明する。スイッチ回路１０は、第１入力端子ＩＮＨ、第２入力端子ＩＮＬ、第１出力端子ＯＵＴｐ、第２出力端子ＯＵＴｎを備える。
【００２９】
スイッチ回路１０ｉは、データＶｄａｔａｉが１（ハイレベル）のとき、第１出力端子ＯＵＴｐと第１入力端子ＩＮＨを接続し、第２出力端子ＯＵＴｎと第２入力端子ＩＮＬを接続する。
【００３０】
スイッチ回路１０ｉは、データＶｄａｔａｉが１（ハイレベル）のとき、第１出力端子ＯＵＴｐと第１入力端子ＩＮＨを接続し、第２出力端子ＯＵＴｎと第２入力端子ＩＮＬを接続する。反対にスイッチ回路１０ｉは、データＶｄａｔａｉが０（ローレベル）のとき、第１出力端子ＯＵＴｐと第２入力端子ＩＮＬを接続し、第２出力端子ＯＵＴｎと第１入力端子ＩＮＨを接続する。
【００３１】
スイッチ回路１０ｉは、入力データの対応するビットＶｄａｔａｉが１のときにオン、０のときにオフする第１スイッチ群Ｍ１、Ｍ４と、対応するビットＶｄａｔａｉが０のときにオン、１のときにオフする第２スイッチ群Ｍ２、Ｍ４を含む。
【００３２】
本実施の形態において、スイッチＭ１〜Ｍ４は、ＰチャンネルＭＯＳＦＥＴで構成される。第２インバータ１４は、Ｖｄａｔａｉを反転し、第２スイッチ群Ｍ２、Ｍ３にゲート信号として供給する。第１インバータ１２は、第２インバータ１４の出力信号を反転し、第１スイッチ群Ｍ１、Ｍ４にゲート信号として供給する。
【００３３】
図２の右下に示すように、第１インバータ１２および第２インバータ１４それぞれの下側電源端子には、接地電圧（０Ｖ）が印加される。また第１インバータ１２および第２インバータ１４それぞれの上側電源端子には、電源電圧Ｖｄｄが印加される。電源電圧Ｖｄｄは、ＤＣ／ＤＣコンバータ４０によって生成される。
【００３４】
ＰチャンネルＭＯＳＦＥＴのバックゲートは、第１インバータ１２および第２インバータ１４の上側電源端子に入力される電圧Ｖｄｄよりも低い電位ＶＨに固定される。
【００３５】
入力キャパシタＣｉＨ１〜ＣｉＨｍの第１端子同士は共通に接続される。また入力キャパシタＣｉＨｉの第２端子は、スイッチ回路１０ｉの第１入力端子ＩＮＨと接続される。入力キャパシタＣｉＬ１〜ＣｉＬｍの第１端子同士は共通に接続される。また入力キャパシタＣｉＬｉの第２端子は、スイッチ回路１０ｉの第２入力端子ＩＮＬと接続される。
【００３６】
Ｄ／Ａコンバータ１００は、クロック信号と同期して第１状態φ１と第２状態φ２を交互に繰り返す。図２の各スイッチのオン、オフ状態は、第１状態φ１に対応しており、図２においてオフしているスイッチは、第２状態φ２においてオンする。
【００３７】
第１スイッチＳＷ１は、入力キャパシタＣｉＨ１〜ＣｉＨｍの共通に接続された第１端子と、上側基準電圧ＶＨが印加される端子ＰＨの間に設けられる。第３スイッチＳＷ３は、入力キャパシタＣｉＨ１〜ＣｉＨｍの共通に接続された第１端子と、中間基準電圧ＶＭが印加される端子ＰＭの間に設けられる。
【００３８】
第２スイッチＳＷ２は、入力キャパシタＣｉＬ１〜ＣｉＬｍの共通に接続された第１端子と、下側基準電圧ＶＬが印加される端子ＰＬの間に設けられる。第４スイッチＳＷ４は、入力キャパシタＣｉＬ１〜ＣｉＬｍの共通に接続された第１端子と、中間基準電圧ＶＭが印加される端子ＰＭの間に設けられる。
【００３９】
第１演算部２０ｐの入力端子Ｐｉは、スイッチ回路１０１〜１０ｍそれぞれの第１出力端子ＯＵＴｐと共通に接続される。第１演算部２０ｐは、演算増幅器２２、第１キャパシタＣ１、第２キャパシタＣ２および第５スイッチＳＷ５〜第８スイッチＳＷ８を備える。
演算増幅器２２の非反転入力端子には、基準電圧が入力される。第５スイッチＳＷ５は、入力端子Ｐｉと基準電圧端子の間に設けられ、第６スイッチＳＷ６は、演算増幅器２２の反転入力端子と入力端子Ｐｉの間に設けられる。第１キャパシタＣ１は演算増幅器２２の反転入力端子と出力端子の間に設けられる。第７スイッチＳＷ７および第２キャパシタＣ２は、演算増幅器２２の出力端子と入力端子Ｐｉの間に順に直列に設けられる。第８スイッチＳＷ８は、第７スイッチＳＷ７と第２キャパシタＣ２の接続点と、基準電圧端子の間に設けられる。
【００４０】
第２演算部２０ｎは、第１演算部２０ｐと同様に構成され、その入力端子Ｐｉには、スイッチ回路１０１〜１０ｍそれぞれの第２出力端子ＯＵＴｎが共通に接続される。
【００４１】
以上がＤ／Ａコンバータ１００の構成である。続いてその動作を説明する。
【００４２】
ＰチャンネルＭＯＳＦＥＴであるスイッチ群Ｍ１〜Ｍ４は、インバータ１２、１４からのゲート信号がローレベル、つまり接地電圧０Ｖのときにオンする。接地電圧０Ｖは、電源電圧Ｖｄｄが変動しても、その影響を受けず、あるいは受けたとしてもその影響は非常に小さい。つまり、スイッチ群Ｍ１〜Ｍ４のオン抵抗は、電源電圧Ｖｄｄが変動したとしても、ほとんど変動しない。
【００４３】
したがって、図１のＤ／Ａコンバータ１００によれば、スイッチＭ１〜Ｍ４にＮチャンネルＭＯＳＦＥＴを利用した場合に比べてＰＳＲＲ特性を改善することができる。具体的には、ＮチャンネルＭＯＳＦＥＴを利用した場合、ＰＳＲＲは６０ｄＢ程度であるのに対して、ＰチャンネルＭＯＳＦＥＴを利用することにより、９０ｄＢ程度まで改善することができる。これは非常に顕著な効果である。
以上のことから、Ｄ／Ａコンバータ１００は、特に高ＰＳＲＲが要求されるオーディオ信号処理に好適に利用することができる。
【００４４】
またＰチャンネルＭＯＳＦＥＴのオン抵抗は、同サイズのＮチャンネルＭＯＳＦＥＴのそれに比べて大きいため、ＮチャンネルＭＯＳＦＥＴを用いた場合と同じオン抵抗を得ようとすると、ＰチャンネルＭＯＳＦＥＴの面積は大きくする必要がある。
ＰチャンネルＭＯＳＦＥＴのバックゲートには電源電圧Ｖｄｄを印加するのが一般的であるが、図２のＤ／Ａコンバータ１００では、スイッチＭ１〜Ｍ４のバックゲートに、電源電圧Ｖｄｄよりも低い電圧、具体的には上側基準電圧ＶＨが印加される。これにより、ＰチャンネルＭＯＳＦＥＴのオン抵抗を低下させることができ、ＰチャンネルＭＯＳＦＥＴのサイズをそれほど大きくする必要が無くなり、回路面積の増加を抑制できる。
【００４５】
上述のように、トランジスタＭ１〜Ｍ４のオン抵抗は、電源電圧Ｖｄｄの影響を受けない。したがって電源電圧Ｖｄｄとして、変動量の大きなＤＣ／ＤＣコンバータの出力電圧を利用することができる。ＤＣ／ＤＣコンバータの変換効率は、リニアレギュレータのそれよりも優れているため、Ｄ／Ａコンバータ１００を用いることにより、システム全体の消費電力を低減することができる。
【００４６】
（第２の実施の形態）
第２の実施の形態は、第１の実施の形態とは異なるアプローチによってＰＳＲＲを改善する技術を説明する。
【００４７】
図３は、第２の実施の形態に係るＤ／Ａコンバータ１００ａの電源部の構成を示す回路図である。第２の実施の形態において、Ｄ／Ａコンバータ１００のスイッチ回路１０を構成するスイッチＭ１〜Ｍ４は、ＮチャンネルＭＯＳＦＥＴで構成される。
【００４８】
Ｄ／Ａコンバータ１００ａの電源部は、ＤＣ／ＤＣコンバータ４０と、バンドギャップリファレンス回路３０、起動回路３２、第１リニアレギュレータ３４、第２リニアレギュレータ３６を備える。
【００４９】
ＤＣ／ＤＣコンバータ４０は、３Ｖ程度の入力電圧を受け、それを１．８Ｖ程度の電源電圧Ｖｄｄに変換する。入力電圧はたとえば電池電圧であってもよい。
【００５０】
バンドギャップリファレンス回路３０は、１．２Ｖ程度の基準電圧ＶＢＧＲを生成する。起動回路３２は、バンドギャップリファレンス回路３０を起動するために設けられる。バンドギャップリファレンス回路３０および起動回路３２は公知技術を用いて構成すればよい。バンドギャップリファレンス回路３０の出力端子には、キャパシタＣＢＧＲが接続される。なお、バンドギャップリファレンス回路３０の誤差増幅器ＥＡの電源端子には、電源電圧Ｖｄｄを供給してもよいし、後段の第１リニアレギュレータ３４によって生成される第２電源電圧Ｖｄｄ’を供給してもよい。
【００５１】
第１リニアレギュレータ３４は、基準電圧ＶＢＧＲを受けるボルテージフォロアを含み、１．２Ｖ程度の第２電源電圧Ｖｄｄ’を生成する。第２電源電圧Ｖｄｄ’は、第１インバータ１２および第２インバータ１４の上側電源端子に供給される。また第１リニアレギュレータ３４は、第２電源電圧Ｖｄｄ’を分圧し、コモン電圧Ｖｃｏｍを生成する。
【００５２】
第２リニアレギュレータ３６は、コモン電圧Ｖｃｏｍを受け、上側基準電圧ＶＨ、中間基準電圧ＶＭ、下側基準電圧ＶＬを生成する。第２リニアレギュレータ３６の上側基準電圧ＶＨが発生する端子には、平滑化用のキャパシタＣ１０が外付けされる。上側基準電圧ＶＨは、第１インバータ１２および第２インバータ１４の上側電源端子に供給される。
【００５３】
以上がＤ／Ａコンバータ１００ａの構成である。上側基準電圧ＶＨは、基準電圧ＶＢＧＲにもとづき第１リニアレギュレータ３４および第２リニアレギュレータ３６により生成されるため、電源電圧Ｖｄｄの変動の影響を受けず、安定した電圧レベルを有する。したがって、ＮチャンネルＭＯＳＦＥＴであるトランジスタＭ１〜Ｍ４のオン抵抗は、電源電圧Ｖｄｄの変動の影響を受けにくくなる。
【００５４】
図３のＤ／Ａコンバータ１００ａによれば、スイッチＭ１〜Ｍ４に、ＮチャンネルＭＯＳＦＥＴを利用しつつ、ＰＳＲＲを改善することができる。
【００５５】
なお、第１の実施の形態において第１インバータ１２および第２インバータ１４の上側電源端子に、図３の第１リニアレギュレータ３４により生成される第２電源電圧Ｖｄｄ’を供給してもよい。
【００５６】
（第３の実施の形態）
第３の実施の形態は、第１および第２の実施の形態の組み合わせと把握することができる。図４は、第３の実施の形態に係るＤ／Ａコンバータ１００ｂの一部の構成を示す回路図である。Ｄ／Ａコンバータ１００ｂの電源部は、図３の電源部と同様に構成すればよいため省略している。
【００５７】
Ｄ／Ａコンバータ１００ｂにおいて、スイッチ回路１０ｂを構成するスイッチは、トランスファゲートＴＧで構成される。トランスファゲートＴＧは、ＰチャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴを含む。第１インバータ１２および第２インバータ１４の上側電源端子には、第２電源電圧Ｖｄｄ’が供給され、それらの下側電源端子には接地電圧０Ｖが供給される。
【００５８】
第３の実施の形態によれば、スイッチ回路１０を構成するスイッチのオン抵抗を低減しつつ、高いＰＳＲＲを得ることができる。
【００５９】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００６０】
図２に示すキャパシタおよびスイッチのトポロジーは一例であり、本発明は、公知の、あるいは将来利用しうる様々なトポロジーのスイッチドキャパシタ型Ｄ／Ａコンバータに適用可能である。図５は、図２の第１演算部２０ｐおよび第２演算部２０ｎの変形例を示す回路図である。図５において、第１演算部２０ｐおよび第２演算部２０ｎは、２つの演算増幅器２２に代えて、単一の差動アンプ２３を共有して構成される。キャパシタおよびスイッチのトポロジーは、図２のそれと同様である。
【００６１】
実施の形態では、差動出力のＤ／Ａコンバータについて説明したが、本発明はシングルエンド形式のＤ／Ａコンバータにも適用できる。
【００６２】
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００６３】
１００…Ｄ／Ａコンバータ、１０…スイッチ回路、１２…第１インバータ、１４…第２インバータ、２０ｐ…第１演算部、２０ｎ…第２演算部、２２…演算増幅器、Ｃｉ…入力キャパシタ、ＳＷ１…第１スイッチ、ＳＷ２…第２スイッチ、ＳＷ３…第３スイッチ、ＳＷ４…第４スイッチ、ＳＷ５…第５スイッチ、ＳＷ６…第６スイッチ、ＳＷ７…第７スイッチ、ＳＷ８…第８スイッチ、Ｃ１…第１キャパシタ、Ｃ２…第２キャパシタ、１２…第１インバータ、１４…第２インバータ、３０…バンドギャップリファレンス回路、３２…起動回路、３４…第１リニアレギュレータ、３６…第２リニアレギュレータ、４０…ＤＣ／ＤＣコンバータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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