(57)【特許請求の範囲】
【請求項１】
フリー層と、強磁性層／非磁性層／強磁性層の反強磁性結合構造を有するフィルター層と、前記フリー層と前記フィルター層との間に設けたトンネル絶縁膜とを有する磁性トンネル接合素子を直列に複数個積層し、且つ、前記各磁性トンネル接合素子の平面面積を同じにするとともに、
前記各磁性トンネル接合素子のフィルター層を構成する２層の強磁性層の膜厚差を、各磁性トンネル接合素子毎に異ならせることによって、平行化書込電流と反平行化書込電流のバランスを各磁性トンネル接合素子で互いに異ならせているスピン注入型磁気ランダムアクセスメモリ。
【請求項２】
前記各磁性トンネル接合素子が、フリー層／トンネル絶縁層／フィルター層／反強磁性層からなるスピンバルブ膜構造、或いは、フリー層／トンネル絶縁層／フィルター層からなる擬似スピンバルブ膜構造のいずれかである請求項１に記載のスピン注入型磁気ランダムアクセスメモリ。
【請求項３】
前記各磁性トンネル接合素子を構成するフリー層が、Ｃｏ、Ｆｅ或いはＮｉのいずれかを最大成分とする面内磁化膜である請求項１または請求項２に記載のスピン注入型磁気ランダムアクセスメモリ。
【請求項４】
前記各磁性トンネル接合素子のフィルター層を構成する非磁性層が、Ｒｕ、Ｉｒ、Ｒｈのいずれか、或いは、これらの合金からなる請求項１乃至請求項３のいずれか１項に記載のスピン注入型磁気ランダムアクセスメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はスピン注入型磁気ランダムアクセスメモリに関するものであり、特に、Ｍｕｌｔｉ−ｌｅｖｅｌ  ｃｅｌｌ構造のスピン注入型ＭＲＡＭ（ＳＴＴ−ＲＡＭ：Ｓｐｉｎ  Ｔｏｒｑｕｅ  Ｔｒａｎｓｆｅｒ  ＭＲＡＭ）に関するものである。
【背景技術】
【０００２】
近年、不揮発性メモリとして磁気抵抗効果素子を用いたＭＲＡＭが注目を集めており、磁気抵抗効果素子としては、トンネル絶縁膜を中間層に用いたＭＴＪ（磁性トンネル接合）素子を用いている。このようなＭＲＡＭにおいて、情報の書込は書込線に流す電流により発生する磁界により行っていた。
【０００３】
近年、書込線が不要なスピン注入型ＭＲＡＭが開発されており、このスピン注入型ＭＲＡＭにおいてはＭＴＪ素子に流す電流の向きを変えて書き込みを行う双方向書き込みが採用されている。即ち、トンネルバリア層の上下に設けられるフリー層とフィルター層の相対的向きによって高抵抗状態（反平行状態）と低抵抗状態（平行状態）の２状態を持つ。この抵抗の差によって読み出し動作を行うのがスピン注入型ＭＲＡＭの原理である（例えば、特許文献１）。
【０００４】
書き込み動作においては、ＭＴＪに電流を流してフィルター層からフリー層の方に電子を流すとフィルター層のスピンがフリー層に注入され両層は平行状態になる。即ち、電流として考えると、フリー層からフィルター層へ電流を流した場合、電流が臨界電流値Ｉc 以上になればフリー層の磁化の向きはフィルター層と同じ向きになる。
【０００５】
一方、反対方向に電子を流すとフィルター層の界面でマイノリティースピンの電子が反射されることでトルクを与え、反平行状態になる。この場合も電流として考えると、フィルター層からフリー層へ電流を流した場合、電流が臨界電流値Ｉｃ以上になればフリー層の磁化の向きはフィルター層と反対になる。臨界電流値Ｉｃは磁性膜の体積と磁化量に比例するため、臨界電流値Ｉｃの差でフィルター層の磁化の向きを固定するためには、フィルター層はフリー層より体積と全体の磁化を大きくする必要がある。
【０００６】
このような磁化の反転はスピントルクトランスファー効果によるものである。フリー層の向きがフリー層と同じになると、ＭｇＯからなるトンネルバリアを通る電子のトンネル確率が高くなり、素子の抵抗は低くなる。反対にフリー層とフィルター層の磁化の向きが反対になると、ＭｇＯを通る電子のトンネル確率は低くなり、素子の抵抗は高くなる。
【０００７】
このようにＭＴＪは通常二つの抵抗状態だけを持つので、一つのＭＴＪだけではＮＡＮＤフラッシュメモリなどのように多値化メモリにはできない。そこで、二つのＭＴＪを直列に並べ、直列抵抗をセンスすることで３状態以上の抵抗状態を持つ素子を作ることが提案されている（例えば、特許文献２参照）。特に、二つのＭＴＪを縦に連続成膜するだけで一つのＭＴＪだけの場合と同じ面積で簡単に直列に並べることができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−１９８３１７号公報
【特許文献２】特開２００５−３１０８２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述のように、ＭＴＪを二つ以上縦に並べてＳＴＴ−ＭＲＡＭをＭｕｌｔｉ−ｌｅｖｅｌ  ｃｅｌｌ構造にするためには、スイッチング電流Ｉc の異なる強磁性トンネル接合ＭＴＪを使えば良い。
【００１０】
しかし、同じ面積のＭＴＪのスイッチング電流Ｉc を互いに異ならせるためには片方のフリー層の体積を異ならせる必要がある。そのため、各ＭＴＪの面積に差をつけようとすると、一度のエッチング工程によって、二つのＭＴＪをパターニングすることができなくなるため、製造工程数が増加するという問題がある。
【００１１】
また、面積を同じにして片方のフリー層の膜厚を薄くする方法では、限界以下までフリー層が薄いため熱擾乱を受けやすくなり、情報維持能力（リテンション）が悪くなる。したがって、現在のＭＴＪのスイッチング電流Ｉc を一定値以下に小さくするのは困難である。一方、逆に片方のフリー層をわざと厚くすると消費電力が増加し、選択トランジスタのゲート幅も小さくできなくなるため大規模集積化が困難になる。
【００１２】
したがって、本発明は、同じ面積でスイッチング電流Ｉｃの小さなＭＴＪを用いてＭｕｌｔｉ−ｌｅｖｅｌ  ｃｅｌｌ構造を構成することを目的とする。
【課題を解決するための手段】
【００１３】
開示される一観点からは、フリー層と、強磁性層／非磁性層／強磁性層の反強磁性結合構造を有するフィルター層と、前記フリー層と前記フィルター層との間に設けたトンネル絶縁膜とを有する磁性トンネル接合素子を直列に複数個積層し、且つ、前記各磁性トンネル接合素子の平面面積を同じにするとともに、前記各磁性トンネル接合素子のフィルター層を構成する２層の強磁性層の膜厚差を、各磁性トンネル接合素子毎に異ならせることによって、平行化書込電流と反平行化書込電流のバランスを各磁性トンネル接合素子で互いに異ならせているスピン注入型磁気ランダムアクセスメモリが提供される。
【発明の効果】
【００１４】
開示のスピン注入型磁気ランダムアクセスメモリによれば、各ＭＴＪのフィルター層を強磁性層／非磁性スペーサ層／強磁性層の反強磁性結合膜で形成しているので、同じ面積でスイッチング電流Ｉｃを互いに異なるように設定することができ、それによって、小さな面積のＭＴＪを用いてＭＬＣ構造を構成することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態のスピン注入型ＭＲＡＭを構成するメモリセルの概念的斜視図である。
【図２】本発明の実施の形態の積層型ＭＴＪ素子の説明図である。
【図３】第１強磁性層と第２強磁性層との膜厚をほぼ等しくしたＭＴＪ素子の説明図である。
【図４】第２強磁性層の膜厚を第１強磁性層の膜厚より厚くしたＭＴＪ素子の説明図である。
【図５】第２強磁性層の膜厚を第１強磁性層の膜厚より薄くしたＭＴＪ素子の説明図である。
【図６】本発明の実施の形態の積層型ＭＴＪ素子の書込動作の説明図である。
【図７】本発明の実施の形態の積層型ＭＴＪ素子の変形例の説明図である。
【図８】本発明の実施例１のスピン注入型ＭＲＡＭの概略的平面図である。
【図９】本発明の実施例１のスピン注入型ＭＲＡＭの概略的断面図である。
【図１０】本発明の実施例１のスピン注入型ＭＲＡＭを構成する積層型ＭＴＪ素子の概略的断面図である。
【発明を実施するための形態】
【００１６】
ここで、図１乃至図３を参照して、本発明の実施の形態を説明する。図１は、本発明の実施の形態のスピン注入型ＭＲＡＭを構成する１Ｔ−１ＭＴＪメモリセルの概念的斜視図であり、メモリセル選択トランジスタ１１と積層型ＭＴＪ素子２０とにより構成される。ソース線１２とビット線１３との間に双方向性書込／読出電圧発生器１４が接続されるとともに、ビット線１３からの読出出力はセンスアンプ１５に出力されて情報を読みだす。なお、図における符号１６はワード線である。
【００１７】
図２は本発明の実施の形態の積層型ＭＴＪ素子の説明図であり、図２（ａ）は、本発明の実施の形態の積層型ＭＴＪ素子の概念的断面図であり、第１ＭＴＪ素子２１と第２ＭＴＪ素子３１とを接続電極層３０を介して直列に積層したものである。第１ＭＴＪ素子２１は、第１強磁性層２３／非磁性スペーサ層２４／第２強磁性層２５からなるフィルター層２２、トンネルバリア層２６、及び、フリー層２７を順次積層した構成である。また、第２ＭＴＪ素子３１は、第１強磁性層３３／非磁性スペーサ層３４／第２強磁性層３５からなるフィルター層３２、トンネルバリア層３６、及び、フリー層３７を順次積層した構成である。
【００１８】
相対的に厚い第２強磁性層２５及び第１強磁性層３３の膜厚は、例えば、２ｎｍ〜５ｎｍ程度であり、相対的に薄い第１強磁性層２３及び第２強磁性層３５の膜厚は例えば、１．５ｎｍ〜３ｎｍ程度である。この場合の第１強磁性層２３，３３及び第２強磁性層２５，３５は、Ｃｏ、Ｎｉ、Ｆｅのいずれかを最大成分とする合金、例えば、ＣｏＦｅＢ、ＣｏＮｉＦｅＢ、ＣｏＦｅ、ＣｏＮｉＦｅ等からなる。但し、第１強磁性層は相対的にハードな特性が望まれるので、Ｂを含まないＣｏＦｅ、ＣｏＮｉＦｅ等で構成することが望ましい。また、各非磁性スペーサ層２４，３４の膜厚は、例えば、０．５ｎｍ〜１．５ｎｍ程度であり、Ｒｕ、Ｉｒ或いはＲｈ等からなる。
【００１９】
ここでは、第１ＭＴＪ素子２１と第２ＭＴＪ素子３１における、第１強磁性層２３（３３）と第２強磁性層２５（３５）との膜厚差が異なるように設定しているので、後述するように第１ＭＴＪ素子２１と第２ＭＴＪ素子３１のスイッチング電流特性が異なる。したがって、４つ或いは３つの抵抗状態を有することになるので、多値メモリ化が可能になる。  
【００２０】
また、各トンネルバリア層２６，３６の膜厚は、０．５ｎｍ〜１．５ｎｍであり、ＭｇＯ或いはＡｌ−Ｏ等からなる。各フリー層２７，３７の膜厚は、例えば１ｎｍ〜２ｎｍであり、Ｃｏ、Ｎｉ、Ｆｅのいずれかを最大成分とする合金、例えば、ＣｏＦｅＢ、ＣｏＮｉＦｅＢ等からなる。接続電極層３０の膜厚は任意であり、Ｔａ、Ｒｕ、或いは、Ｔａ／Ｒｕ積層構造からなる。
【００２１】
この第１ＭＴＪ素子２１と第２ＭＴＪ素子３１の平面面積は、エッチング工程において発生するテーパ構造に伴う誤差を除いて同じ面積になるように設定するものであり、例えば、５０μｍ〜１００μｍ×１００μｍ〜２００μｍの矩形状とする。
【００２２】
図２（ｂ）は、積層型ＭＴＪ素子のスイッチング電流特性図であるが、その前に、図３乃至図５を参照して、フィルター層として反強磁性結合膜を用いたＭＴＪ素子のスイッチング電流特性を説明する。なお、ここでは、符号は第１ＭＴＪ素子の符号を用いて説明する。
【００２３】
フィルター層２２を第１強磁性層２３／非磁性スペーサ層２４／第２強磁性層２５の反強磁性結合膜にすると、Ｒｕなどの薄い非磁性スペーサ層２４の両側にある強磁性層（２３，２５）はゼロ磁場で反対方向を向くようになり、上下の強磁性層（２３，２５）の磁化の差分が有効磁化になる。有効磁化の量が減った分漏れ磁場も減るので、上下の強磁性層（２３，２５）の膜厚の割合を調整することでフリー層２７への漏れ磁場を調整できる。
【００２４】
フィルター層２２からの漏れ磁場がある場合、フリー層２７には有効磁場が働いているのと同じであり、フリー層２７のエネルギー状態がずれるので、スピン注入による書き込み時のスイッチング電流Ｉｃもずれる。上述のように、フィルター層２２からの漏れ磁場が強い場合、フリー層２７は反平行状態が安定状態になるので、平行化書き込み電流は増え、反並行化書き込み電流は減る。
【００２５】
したがって、反強磁性結合膜を構成する第２強磁性層２５の膜厚と第１強磁性層２３の膜厚とを変えることによって、同じ平面面積のＭＴＪ素子を用いて平行化書込電流Ｉｃ＋と反平行化書込電流Ｉｃ-のバランスを任意に調整することができる。なお、書込電流は０．０５ｍＡ〜１ｍＡ程度であり、例えば、Ｉｃ1＋は０．１５ｍＡ、Ｉｃ2＋は０．５ｍＡである。
【００２６】
以上の現象を各場合別に見てみる。図３（ａ）は、第１強磁性層２３と第２強磁性層２５との膜厚をほぼ等しくしたＭＴＪ素子の概略的断面図である。図３（ａ）に示すように、第１強磁性層２３と第２強磁性層２５の磁化の量がバランスを保っている。なお、第１強磁性層２３と第２強磁性層２５との間の漏れ磁場を白抜きの矢印で示し、強磁性層とフリー層２７との間で働く漏れ磁場を斜線を施した矢印で示した。
【００２７】
したがって、図３（ｂ）に示すように、スイッチング電流特性、即ち、平行化書込電流Ｉｃ＋と反平行化書込電流Ｉｃ-は、物理的に本来持つほどの非対称しか持たない。即ち、反平行化の場合には、フィルター層で反射した電子で書込を行うため、反射確率が１００％ではないので、反射を用いない平行化書込電流に比べてその分だけ書込電流が増える。
【００２８】
図４（ａ）は、第２強磁性層２５の膜厚を第１強磁性層２３の膜厚より厚くしたＭＴＪ素子の概略的断面図であり、フリー層２７は反平行化状態を好む。したがって、図４（ｂ）に示すように、平行化書込電流Ｉｃ＋の方が反平行化書込電流Ｉｃ-より大きくなる。
【００２９】
図５（ａ）は、第２強磁性層２５の膜厚を第１強磁性層２３の膜厚より薄くしたＭＴＪ素子の概略的断面図であり、第１強磁性層２３からの漏れ磁場が大きいので、フリー層２７は隣接する第１強磁性層２５と平行状態になろうとして平行化状態を好む。したがって、図５（ｂ）に示すように、反平行化書込電流Ｉｃ-の方が平行化書込電流Ｉｃ＋より大きくなる。
【００３０】
以上を前提として、次に、図６を参照して本発明の実施の形態の積層型ＭＴＪ素子の書込動作を説明する。ここでは、第１ＭＴＪ素子として、図４（ａ）に示した素子を用い、第２ＭＴＪ素子として、図５（ａ）に示した素子を用いた場合について説明するが、両方のフィルター層の第１強磁性層は同じ方向に磁化されている。
【００３１】
図６（ａ）は、両方のフリー層とフィルター層の磁化の向きが平行で第１低抵抗状態である“０”の書込動作の説明図である。“０”を書き込む場合には、ソース線を接地して、ビット線に書込電圧ＶＢＬ１を印加して第１ＭＴＪ素子のスイッチング電流Ｉｃ1＋を上回る電流を流す。この場合、電子は電流と逆にフィルター層からフリー層に流れ、フィルター層においてフィルター層の磁化方向と同じスピン向の電子が選択的に通過してフリー層に達して、両方のフリー層の磁化方向がフィルター層の磁化方向と平行になる。
【００３２】
図６（ｂ）に示すように、第１抵抗状態より抵抗の大きな第２抵抗状態である“１”を書き込む場合には、ビット線を接地して、ソース線に書込電圧ＶＳＬ１を印加して第１ＭＴＪ素子のスイッチング電流Ｉｃ1-を若干上回る逆方向の電流を流す。この場合、電子は電流と逆にフリー層からフィルター層に流れ、フィルター層においてフィルター層の磁化方向と反対のスピン向の電子が反射されてフリー層に戻り、第１ＭＴＪ素子のフリー層の磁化方向のみがフィルター層の磁化方向と反平行になる。
【００３３】
図６（ｃ）に示すように、最大の抵抗状態となる第３抵抗状態“２”を書き込む場合には、ビット線を接地して、ソース線に書込電圧ＶＳＬ２を印加して第２ＭＴＪ素子のスイッチング電流Ｉｃ2-を上回る逆方向の電流を流す。この場合も電子は電流と逆にフリー層からフィルター層に流れ、フィルター層においてフィルター層の磁化方向と反対のスピン向の電子が反射されてフリー層に戻り、第２ＭＴＪ素子のフリー層の磁化方向もフィルター層の磁化方向と反平行になる。
【００３４】
図６（ｄ）に示すように、第３抵抗状態より低い第２抵抗状態“１”を書き込む場合には、再び、ソース線を接地して、ビット線に書込電圧ＶＢＬ２を印加して第２ＭＴＪ素子のスイッチング電流Ｉｃ2＋を若干上回る電流を流す。この場合、電子は電流と逆にフィルター層からフリー層に流れ、フィルター層においてフィルター層の磁化方向と同じスピン向の電子が選択的に通過してフリー層に達して、第２ＭＴＪ素子のフリー層の磁化方向のみがフィルター層の磁化方向と平行になる。
【００３５】
図２（ｂ）は、以上の動作を纏めた本発明の実施の形態の積層型ＭＴＪ素子のスイッチング電流特性図である。
【００３６】
次に、図７を参照して、本発明の実施の形態の積層型ＭＴＪ素子の変形例を説明する。図７（ａ）は、第１の変形例の概念的断面図であり、上記の実施の形態におけるフリー層とフィルター層の上下関係を逆転させたものである。
【００３７】
図７（ｂ）は、フィルター層の磁化方向の固定のために、ＰｔＭｎやＰｄＰｔＭｎ等の反強磁性層２８，３８を用いたスピンバルブ構造の積層型ＭＴＪ素子である。フィルター層とフリー層との保磁力の差によりフィルター層の磁化方向を固定する上述の擬似スピンバルブ構造の積層型ＭＴＪ素子に較べてフィルター層の磁化方向の固定が容易になる。
【００３８】
図７（ｃ）は、図７（ｂ）に示したスピンバルブ構造の積層型ＭＴＪ素子の積層順序を逆転したものである。この場合、反強磁性層２９，３９としては、磁化方向の付与が下地に依存しないＩｒＭｎ等を用いる必要がある。
【００３９】
なお、上記の説明においては、二つのＭＴＪ素子を積層した積層型ＭＴＪ素子として説明しているが、原理的には書込電流と読出電流のマージンがとれるかぎり三つ以上の互いに異なったスイッチング電流特性を有するＭＴＪ素子を積層しても良い。それによって、４値以上の多値化が可能になる。
【実施例１】
【００４０】
以上を前提として、次に、図８乃至図１０を参照して、本発明の実施例１のスピン注入型ＭＲＡＭを説明する。図８は本発明の実施例１のスピン注入型ＭＲＡＭの概略的平面図である。図９（ａ）は図８のＡ−Ａ′を結ぶ一点鎖線に沿った概略的断面図であり、図９（ｂ）は図８のＢ−Ｂ′を結ぶ一点鎖線に沿った概略的断面図である。なお、説明を簡単にするためにエクステンション領域、サイドウォール、或いは、層間絶縁膜の詳細な構成等は図示及び説明を省略する。
【００４１】
図９（ａ）及び（ｂ）に示すように、ｐ型シリコン基板４１に素子分離領域４２を形成し、この素子分離領域４２に囲まれた素子形成領域の表面にゲート絶縁膜４３を介してワード線４４となるゲート電極を形成する。次いで、ゲート電極の両側にｎ型ソース領域４５及びｎ型ドレイン領域４６を形成する。なお、この場合も、ソース領域及びドレイン領域の呼称は相対的なものであるが、ここでは、便宜的にビット線に接続する側をドレイン領域とする。
【００４２】
次いで、層間絶縁膜４７を設けたのち、ｎ型ソース領域４５に接続するプラグ４８とドレイン領域４６に接続するプラグ４９を形成し、このプラグ４８に接続するようにソース線５０を設けるとともに、プラグ４８に接続するように接続導体層５１を形成する。
【００４３】
次いで、層間絶縁膜５２を設けたのち、接続導体層５１に接続するプラグ５３を設け、このプラグ５３に接続するように上記の積層型ＭＴＪ素子６０を形成する。次いで、層間絶縁膜５４を設けたのち、積層型ＭＴＪ素子６０に接続するプラグ５５を設け、このプラグ５５に接続するようにビット線５６を形成することによって、本発明の実施例１のスピン注入型ＭＲＡＭの基本的構成が完成する。
【００４４】
図１０は、本発明の実施例１のスピン注入型ＭＲＡＭを構成する積層型ＭＴＪ素子の概略的断面図である。積層型ＭＴＪ素子６０は、下部電極６１上に、厚さが、例えば、１５ｎｍのＰｔＭｎ反強磁性層６７、ＣｏＦｅ層６９（２．０ｎｍ）／Ｒｕ層７０（０．６８ｎｍ）／ＣｏＦｅＢ層７１（３．０ｎｍ）構造のフィルター層６８、厚さが、例えば、１．０ｎｍのＭｇＯトンネル絶縁膜７２、及び、厚さが、例えば、２ｎｍのＣｏＦｅＢフリー層７３を順次積層して第１ＭＴＪ素子６６を形成する。
【００４５】
次いで、厚さが、例えば、５ｎｍのＴａからなる接続電極層７４を介して第２ＭＴＪ素子７５を形成する。この第２ＭＴＪ素子７５は、厚さが、例えば、１５ｎｍのＰｔＭｎ反強磁性層７６、ＣｏＦｅ層７８（３．０ｎｍ）／Ｒｕ層７９（０．６８ｎｍ）／ＣｏＦｅＢ層８０（２．０ｎｍ）構造のフィルター層７７、厚さが、例えば、１．０ｎｍのＭｇＯトンネル絶縁膜８１、及び、厚さが、例えば、２ｎｍのＣｏＦｅＢフリー層８２を順次積層して形成する。なお、下部電極６１は例えば、Ｔａ膜６２／Ｒｕ膜６３／ＮｉＦｅ膜６４／Ｔａ膜６５からなる。上部電極は説明を省略する。
【００４６】
このように、本発明の実施例１においては、メモリセルを構成するＭＴＪ素子をスイッチング電流特性が互いに異なる二つのＭＴＪ素子を直列に積層して構成しているので、３値のメモリを構成することができる。
【００４７】
以上、本発明の実施例を説明してきたが、本発明は、各実施例に示した条件・構成に限られるものではない。例えば、上記の実施例１においては、フリー層をＣｏＦｅＢで構成しているが、ＣｏＦｅＢに限られるものではなく、ＣｏＦｅを用いても良いし、ＣｏＦｅ／ＮｉＦｅの積層構造にしても良い。
【００４８】
また、上記の実施例においては、トンネル絶縁膜をＭｇＯで構成しているが、ＭｇＯに限られるものではなく、Ａｌ２Ｏ３やＡｌ−Ｏ等の他の絶縁膜を用いても良い。
【００４９】
また、上記の実施例においては、ビット線とソース線を互いに平行に配置しているが、必ずしも平行である必要はなく、互いに直交するように配置しても良い。
【符号の説明】
【００５０】
１１  メモリセル選択トランジスタ
１２  ソース線
１３  ビット線
１４  双方向性書込／読出電圧発生器
１５  センスアンプ
１６  ワード線
２０  積層型ＭＴＪ素子
２１  第１ＭＴＪ素子
２３，３３  第１強磁性層
２４，３４  非磁性スペーサ層
２５，３５  第２強磁性層
２２，３２  フィルター層
２６，３６  トンネルバリア層
２７，３７  フリー層
２８，２９，３８，３９  反強磁性層
３０  接続電極層
３１  第２ＭＴＪ素子
４１  ｐ型シリコン基板
４２  素子分離領域
４３  ゲート絶縁膜
４４  ワード線
４５  ｎ型ソース領域
４６  ｎ型ドレイン領域
４７，５２，５４  層間絶縁膜
４８，４９，５３，５５  プラグ
５０  ソース線
５１  接続導体層
５６  ビット線
６０  積層型ＭＴＪ素子
６１  下部電極
６２  Ｔａ膜
６３  Ｒｕ膜
６４  ＮｉＦｅ膜
６５  Ｔａ膜
６６  第１ＭＴＪ素子
６７，７６  ＰｔＭｎ反強磁性層
６８，７７  フィルター層
６９，７８  ＣｏＦｅ層
７０，７９  Ｒｕ層
７１，８０  ＣｏＦｅＢ層
７２，８１  ＭｇＯトンネル絶縁膜
７３，８２  ＣｏＦｅＢフリー層
７４  接続電極層
７５  第２ＭＴＪ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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