(57)【特許請求の範囲】
【請求項１】
光センサであり、
第１の導電型の連続的なドーピングされた活性領域を含み、光学帯における光子を可動電荷へ変換する光変換領域と、
前記ドーピングされた領域内の複数の個別の電荷蓄積領域であり、その各々の電荷蓄積領域は、その電荷蓄積領域で発生した可動電荷が、隣接する電荷蓄積領域へ移動することを防止するようにドーピングされる電荷蓄積領域と、
複数のトランスファゲートであり、その各々のトランスファゲートは、前記電荷蓄積領域のうちの対応する一つに隣接するゲート領域を含むと共に、その電荷蓄積領域とドレイン領域との間に配置されているトランスファゲートとを備え、
電荷蓄積領域及び前記ドレイン領域は、第１の電場が前記ゲート領域へ印加された際には、前記電荷蓄積領域に収集された可動電荷が前記ドレイン領域へ流れるように、且つ第２の電場が前記ゲート領域へ印加された際には、前記電荷蓄積領域に収集された可動電荷がドレイン前記領域へ流れることを阻止するようにドーピングされている光センサ。
【請求項２】
請求項１の光センサにおいて、前記可動電荷は電子を含む光センサ。
【請求項３】
請求項１の光センサにおいて、隣接する電荷蓄積領域は、前記電荷蓄積領域とは異なるドーピング密度を有する障壁領域により隔てられており、一つの前記障壁領域で発生する可動電荷は、その障壁領域に隣接する一つの前記電荷蓄積領域へ移動する光センサ。
【請求項４】
請求項１の光センサにおいて、前記電荷蓄積領域は、電荷蓄積領域の複数のグループへ分割され、その電荷蓄積領域のグループの各々は、複数の個別の電荷蓄積領域を含み、複数のグループのうちの一つにおける前記電荷蓄積領域の前記ドレイン領域は、その一つのグループに対応する共通回路ノードに接続される光センサ。
【請求項５】
請求項４の光センサにおいて、リセット信号に応答して前記共通回路ノードを所定のポテンシャルへ接続するリセット回路を更に備える光センサ。
【請求項６】
請求項４の光センサにおいて、前記共通回路ノードへ接続された電荷対電圧変換回路を更に備え、この電荷対電圧変換回路は、前記共通回路ノードにおける電荷に関連する出力電圧を出力ノードへ発生し、その出力ノードは、前記電荷対電圧変換回路へ接続される出力信号に応答して第１のビットラインへ接続される光セン サ。
【請求項７】
請求項１の光センサにおいて、
前記電荷蓄積領域は、電荷蓄積領域の第１及び第２の列として構成され、
その電荷蓄積領域の第１の列は、前記電荷蓄積領域の第２の列に並行に配置され、
前記電荷蓄積領域の第１の列は、前記電荷蓄積領域の第２の列から前記障壁領域により隔てられ、
前記電荷蓄積領域の第１の列における電荷蓄積領域は、出力回路に接続されており、この出力回路は、前記電荷蓄積領域の第１の列に蓄えられた電荷を表す信号を第１のビットラインへ発生させ、
前記電荷蓄積領域の第２の列は出力回路に接続されており、この出力回路は、前記電荷蓄積領域の第２の列における電荷を表す信号を、第１のビットラインとは異なる第２のビットラインへ発生させる光センサ。
【請求項８】
イメージング配列であって、
光学帯における光子を可動電荷に変換する第１及び第２の光変換領域を備え、その各々の光変換領域は、
導電型の連続的なドーピングされた活性領域内の複数の個別の電荷蓄積領域であり、各々の電荷蓄積領域は、電荷蓄積領域で発生する前記可動電荷が、隣接する電荷蓄積領域へ移動しないようにドーピングされる電荷蓄積領域と、
複数のトランスファゲートであり、その各々のトランスファゲートは、前記電荷蓄積領域のうちの対応する一つに隣接するゲート領域を含むと共に、その電荷蓄積領域とドレイン領域との間に配置されているトランスファゲートとを含み、
前記電荷収集領域及び前記ドレイン領域は、第１の電場が前記ゲート領域へ印加された際には、前記電荷蓄積領域に収集された可動電荷が前記ドレイン領域へ流れるように、且つ第２の電場が前記ゲート領域へ印加された際には、前記電荷蓄積領域に収集された可動電荷がドレイン前記領域へ流れることを阻止するようにドーピングされており、
前記イメージング配列は更に、
ビットラインを備え、第１及び第２の光変換領域の各々における前記電荷蓄積領域が出力回路により前記ビットラインへ接続され、その出力回路は前記電荷蓄積領域に蓄えられた電荷を表す信号を前記ビットラインへ発生するイメージング配列。
【請求項９】
請求項８のイメージング配列において、前記出力回路は、複数の共通ノードを含み、その各々の共通ノードは、第１の光変換領域における複数のドレイン領域と第２の光変換領域における複数のドレイン領域とへ接続されるイメージング配列。
【請求項１０】
請求項９のイメージング配列において、リセット信号に応答して共通回路ノードを所定のポテンシャルへ接続するリセット回路を更に備えるイメージング配列。
【請求項１１】
請求項９のイメージング配列において、前記共通回路ノードへ接続された電荷対電圧変換回路を更に備え、この電荷対電圧変換回路は、前記共通回路ノードにおける電荷に関連する出力電圧を出力ノードへ発生し、その出力ノードは、前記電荷対電圧変換回路へ接続される出力信号に応答して第１のビットラインへ接続されるイメージング配列。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
発明の背景
安価なデジタル・カメラの発展は、他の多数の製品へのカメラの結合をもたらした。例えば、携帯電話及びＰＤＡは、一般にカメラを備えている。それらのデバイスに設けられた初期のカメラは解像度が限られていたが、ＣＭＯＳイメージング配列の最近の進歩は、そのような用途のために２００万ピクセル以上のカメラをもたらした。
【０００２】
イメージング配列のピクセルの大きさを低減することができるならば、そのようなカメラについての解像度及びコストの更なる改善が得られる。カメラのコストは、イメージング配列及びそれに伴う回路構成で占められるシリコンの領域に直接に関係している。イメージング配列は、その領域の大部分を占めている。従って、ピクセルの数を増やすか、或いは現在のピクセル数を有するカメラのコストを減少させるためには、シリコンの領域を減らさなければならない。換言すれば、シリコンの領域はイメージング配列のピクセルの大きさにより定まる。
【０００３】
代表的なCMOSイメージング配列は、ピクセル・センサの複数の行及び列として構成されるピクセル・センサの二次元配列を含む。各々のピクセル・センサは、特定の色の光についてのイメージ内の対応点における光度を測定する。各々のピクセル・センサは、フォトダイオードを含み、これは光を電荷に変換し、その電荷は、そのフォトダイオードが読み出されるまで、フォトダイオード・ユニットに蓄えられる。各々のピクセルは一つ以上のトランジスタも含み、これは蓄積された電荷に比例する信号を生成し、その信号を、読み出し処理の間に、対応するバスへ結合する。
【０００４】
フォトダイオードの領域はピクセル・センサの光感受性を定めるので、フォトダイオードの活性領域の大きさを減少させるイメージング配列の変更は、配列の光感受性も減少させる。従って、カメラの光感受性を低下させることなく、ピクセル・センサを減らす計画は、興味深いものである。例えば、一つの計画では、多数のフォトダイオードに同一の電荷対電圧変換器を共有させて、光変換とは対照的に、処理回路構成に宛てられたシリコンの領域を減少させる。
【０００５】
各々のピクセル・センサの領域を更に減らすためには、個々のフォトダイオードの雑音レベルを低減させねばならないか、或いは、各々のフォトダイオードの周りのデッド・スペースを低減させねばならない。一般に、各々のフォトダイオードは、第２の半導体型の基板における第１の半導体型インプラントである。井戸は互いを離隔させる。フォトダイオードの間の空間は、それが電荷を効率的に集めることもなければ、処理回路のための空間を与えることもないという点で、事実上のデッド・スペースである
同様に、すべてのフォトダイオードは、「暗い」電流を示す。即ち、光が存在しない場合でさえ、電荷は或る程度はフォトダイオードに蓄積される。実際には、フォトダイオードは、イメージング配列にイメージが投影される直前に、蓄積された電荷を除去してリセットされる。しかしながら、リセットと、イメージ露出（その期間中には暗電流からの電荷が蓄積される）との間には、常に若干の遅れがある。更に暗電流は、露出から光の存在下でさせ蓄積し続ける。最後に、暗電流は、カメラにおいてシャッターが閉止されているときからピクセルが読み出されるといきまで蓄積される。従って、光レベルが減少するにつれて、暗電流が「光」電流と同じ若しくはそれよりも大きくなる点に達するので、暗電流は配列の光感受性の下限を表す
現代のＣＭＯＳ製造は、個々のトランジスタとフォトダイオードとを絶縁させるために、シャロー・トレンチ・アイソレーション（ＳＴＩ）技術を用いる。ＳＴＩとフォトダイオード側壁との間の界面が最高の暗電流生成率を有することが知られている。従って、ピクセル領域が縮小するにつれてイメージング領域の大きさが増大し、光電流に対する暗電流の比が増加する。
【０００６】
発明の概要
本発明は、光センサ及びこれを利用したイメージング配列を含む。光センサは、電荷蓄積領域とは隔てられた光変換領域を含む。この光変換領域は光学帯における光子を可動電荷へ変換すると共に、第１の導電型のドーピングされた領域を含む。光変換領域はドーピングされた領域内に複数の個別の電荷蓄積領域を含み、各々の電荷収集領域は、その電荷蓄積領域で発生する可動電荷が、隣接する電荷蓄積領域へ移動することを防止するようにドーピングされる。光センサは複数のトランスファゲートも含み、各々のトランスファゲートは、電荷蓄積領域のうちの対応する一つに隣接するゲート領域を有し、その電荷蓄積領域とドレイン領域との間に配置されている。電荷収集領域及びドレイン領域はドーピングされることにより、第１の電場がゲート領域へ印加されたときには、電荷蓄積領域に収集された可動電荷がドレイン領域へ流れるように、且つ第２の電場がゲート領域へ印加されたときには、電荷蓄積領域に収集された可動電荷がドレイン領域へ流れるのを阻止するようにされている。
【０００７】
本発明の一つの態様では、可動電荷は電子である。本発明の他の態様では、隣接する電荷蓄積領域は、電荷蓄積領域とは異なるドーピング密度を有する障壁領域により隔てられる。障壁領域のうちの一つで発生する可動電荷は、その障壁領域に隣接する電荷蓄積領域のうちの一つへ移動する。
【０００８】
本発明の更に他の態様では、電荷蓄積領域は、電荷蓄積領域の複数のグループに分けることができる。電荷蓄積領域の各々のグループは、複数の別々の電荷蓄積領域を含み、複数のグループのうちの一つにおける電荷蓄積領域のドレイン領域は、その一つのグループに対応する共通回路ノードに接続される。光センサには、リセット信号に応答して共通回路ノードを所定のポテンシャルへ接続するリセット回路と、共通回路ノードへ接続された電荷対電圧変換回路とを含めることもできる。電荷対電圧変換回路は、共通回路ノードにおける電荷に関連する出力電圧を出力ノードへ発生し、その出力ノードは、電荷対電圧変換回路へ接続される出力信号に応答して第１ビットラインへ接続される。
【０００９】
本発明の更なる態様では、電荷蓄積領域は、電荷蓄積領域の第１及び第２の列として構成される。電荷蓄積領域の第１の列は、電荷蓄積領域の第２の列に並行に配置されている。電荷蓄積領域の第１の列における電荷蓄積領域は出力回路に接続されており、この出力回路は、電荷蓄積領域の第１の列内に蓄えられた電荷を表す信号を第１のビットラインへ発生し、電荷蓄積領域の第２の列は出力回路に接続されており、この出力回路は、電荷蓄積領域の第２の列内電荷を表す信号を、第１のビットラインとは異なる第２のビットラインへ発生する。
【図面の簡単な説明】
【００１０】
【図１】図１はデンタル・センサと共に標準的に使用される形式の従来技術のＣＭＯＳイメージング配列の概略図である。
【図２】図２は典型的な従来技術の４つのトランジスタ・ピクセルの概略図である。
【図３】図３は本発明の一つの実施形態によるフォトダイオードの列の一部の上面図である。
【図４】図４は図３に示される４−４線に沿ったポテンシャルのグラフである。
【図５】図５Ａ及び図５Ｂは、図３に５-５線に沿って示されるように、異なるゲート電圧がゲートに印加されたとき、光電子により示される位置エネルギーのグラフである。
【図６】図６はビットラインへ接続可能である電荷蓄積領域の単独の列の概略図である。
【図７】図７は、二つの電荷蓄積領域列構造の一部の上面図である。
【図８】図８は図７に示される８−８線を通じた断面図である。
【図９】図９は共通の読み出し回路を共有す電荷蓄積領域の二列の一部の概略図である。
【図１０】図１０はビットラインに接続された電荷変換回路の概略図である。
【好ましい実施形態の詳細な説明】
【００１１】
本発明がその利点を与える方式は、従来技術のＣＭＳＯイメージング配列の概略図である図１を参照してより容易に理解される。イメージング配列４０は、複数のピクセル・センサ４１の長方形配列から構成される。各々のピクセル・センサは、フォトダイオード４６とインターフェース回路４７とを含む。インターフェース回路の詳細は、特定のピクセル設計に依存する。しかしながら、全てのピクセル・センサは、そのピクセル・センサをビットライン４３へ接続するのに用いられる行ライン４２に接続されたゲートを含む。常に有効になる特定の列は、列デコーダー４５へ入力される列アドレスにより定められる。行選択ラインは、フォトダイオード及びインターフェース回路構成が構成された基板上の金属層内を水平に続く導体の並行配列である。
【００１２】
様々なビットラインは、列処理回路４４で終端し、その列処理回路は代表的にはセンス増幅器及び行デコーダーを含む。ビットラインは、フォトダイオード及びインターフェース回路構成が構成された基板上の金属層内を垂直に続く導体の並行配列である。各々のセンス増幅器は、そのセンス増幅器により処理されたビットラインへ現在接続されているピクセルにより生成された信号を読み込む。センス増幅器は、アナログ‐デジタル変換器（ＡＤＣ）を利用することにより、デジタル出力信号を発生してもよい。任意の所定の時間において、単独のピクセル・センサがイメージング配列から読み出される。読み出された特定の列は、その列からのセンス増幅器／ＡＤＣ出力をイメージング配列の外部の回路構成へ接続する列デコーダにより利用された列アドレスにより定められる。
【００１３】
ここで、典型的な従来技術の４トランジスタ・ピクセルの概略図である図２を参照する。ピクセル５０は、有効状態になるＧ信号に応じてゲート・トランジスタ６２によりノード６５へ接続しているフォトダイオード５２を含む。トランジスタ６３はソース・フォロアとして接続されており、ビットライン５５を駆動するために必要な利得を与える。ノード６５は寄生コンデンサ６４を含み、行選択トランジスタ６６がＲＯＷ信号をアサートすることにより導電状態に置かれたときに、寄生コンデンサ６４は、フォトダイオード５２から移動した電荷をトランジスタ６３による出力である電圧へ変換する。フォトダイオード５２は、このフォトダイオード５２をゲート６７経由でリセット・ポテンシャルＶｒｅｓｅｔへ接続することによってリセットされる。
【００１４】
低雑音をもたらすには、露出の開始時にフォトダイオードがリセットしたときに、全ての電子がフォトダイオードから除去せねばならない。完全なリセットを保証するために、埋め込み型フォトダイオードが利用される。埋め込み型フォトダイオードにおいて、光子によって発生する電荷は、フォトダイオードにおけるポテンシャル井戸に蓄積される。この蓄積領域は、ゲート・トランジスタ６２に隣接している。電荷蓄積領域は、ゲート・トランジスタのドレイン及びノード６５よりも高いポテンシャルにある。ゲート・トランジスタが導電状態に置かれたとき、全ての電荷はコンデンサ６４上のゲートから出て行く。フォトダイオード５２は、このフォトダイオードをＶｒｅｓｅｔへ接続することによってリセットされ、そのＶｒｅｓｅｔは、フォトダイオード５２に残る如何なる電荷も除去されるように設定されると共に、ノード６５は各々のピクセルにおいて同じポテンシャルになるように設定される。完全な電荷移動を伴わずに、センサはイメージ遅れ、即ち先行フレームからのイメージのゴーストが現在のフレームで見える現象を被る。
【００１５】
ここで、本発明の一つの実施例によるフォトダイオードの列の一部の上面図である図３を参照する。列１５０は長くて狭い光変換領域１５１を有し、これはｐ型基板内のn型インプラントから構成される。光変換領域１５１は長方形状であり、この光変換領域の長さに沿って制作された三つのゲート・トランジスタを有する。ゲート・トランジスタのゲートは、１５２-１５４で示されている。適宜なポテンシャルが各々のゲートに印加されるとき、そのゲートに隣接する光変換領域１５１に捕捉されている電荷は、対応するトランジスタのドレインへ流れることができる。ゲート１５２-１５４に対応するトランジスタのドレインは、それぞれ１６２-１６４で示されている。
【００１６】
光変換領域１５１は、三つのインプラント領域１７２−１７４を含み、これらは光変換領域１５１の残りの部分よりも濃密にドーピングされている。これらのインプラント領域は、障壁領域１８１−１８４により隔てられている。これらのインプラント領域は、これらの領域内及びその周囲の濃密にドーピングしていない領域内で発生した光電子を蓄積する。これらのインプラント領域は、以下の説明においては電荷蓄積領域と称する。
【００１７】
ここで図４、図５Ａ、及び図５Ｂを参照する。図４は、図３に示される４-４線に沿ったポテンシャルのグラフである。図５Ａ及び図５Ｂは、異なるゲート電圧がゲート１５２に印加されたときにお、図３に示される５-５線に沿って光電子より示されるポテンシャル・エネルギのグラフである。図４に明らかなように、電荷蓄積領域は、低いポテンシャル・エネルギの領域である。電荷蓄積領域内で発生した光電子は、その電荷蓄積領域に隣接するゲートにおけるポテンシャルが後述のように変わるまで、その電荷蓄積領域に捕捉される。領域１８１で発生する光電子は、電荷蓄積領域１７２へ掃引される。同様に、領域１８２で発生する光電子は、光電子が発生する領域１８２の位置に応じて電荷蓄積領域１７２又は１７３の何れかへ掃引される。
【００１８】
各々の蓄積領域とその周辺の領域（これらは電荷収集領域に蓄積された電荷へ電子を与える）とは、その蓄積領域に隣接するゲート・トランジスタによりアクセスされる別々のフォトダイオードと見なすことができる。電荷が蓄積される期間中に、ゲート・トランジスタのゲートにおけるポテンシャルは、図５Ａに示すように電荷が電荷蓄積領域に捕捉されたままであるように保たれる。蓄積された電荷を読み出すために、対応するゲートの上のポテンシャルは図５Ｂで示すように変えられ、電荷は、電荷蓄積領域のポテンシャルイよりも低いポテンシャルにあるゲート・トランジスタのドレインへ流れる。
【００１９】
電荷収集領域の間にデッド・スペースがないことに留意されたい。電荷蓄積領域の間の領域で発生した光電子は最も近い電荷蓄積領域へ移動するので、インプラントにおける全ての領域は、到来する光を検出するために効率的に利用される。更に、電荷蓄積領域を隔てるためにシャロー・トレンチ・アイソレーション（ＳＴＩ）構造は導入されていないので、暗電流は従来のフォトダイオード構造に比べて相当に低減される。従って、有効なフォトダイオードの大きさを低減させて、低減された暗電流と、従来のピクセルと同じ光子変換領域とを有する小さなピクセルを与えることができる。
【００２０】
各々の電荷蓄積領域及びそれに関連したゲート・トランジスタは、図２に示されるフォトダイオード５２及びゲート・トランジスタ６２に代えて、イメージング配列における個別のフォトダイオードとして利用することができる。この場合、電荷蓄積領域の列が、ピクセルの各列におけるフォトダイオードの各々の列に置き換えられる。電荷蓄積領域の列は、イメージング配列の全高に亘る単独の長いインプラントとして実装することができる。或いは、インプラントは、複数の電荷蓄積領域が各々の区画に位置する複数の区画へ分割することができる。
【００２１】
上述の実施例は、一つの電荷蓄積領域につき一つの有効利得トランジスタを利用する。しかしながら、多数の列蓄積領域が単独の利得トランジスタ又は増幅器を共有する実施例を構成することもできる。ここで、ビットライン７８に接続可能である電荷蓄積領域の単独の列の概略図である図６を参照する。電荷蓄積領域の列は、電荷蓄積領域７１のＮ個のグループに分割されている。各々のグループは、７２で示すように、ｋ個の電荷蓄積領域７７の連続的なブロックを含む。各々の電荷蓄積領域についてのゲート・トランジスタは、別々のゲートラインに接続されており、そのゲートラインは、その電荷蓄積領域をそのグループにおけるノード７９へ接続するために用いられる。ゲートが導電状態に置かれているときのノード７９へ送られる電荷は、利得処理区画に３３により処理され、この利得処理区画は、ソースフォロワ７５と、ゲート・トランジスタ７４とを含み、グループ信号Ｒ１がトランジスタ７４へ印加された際は、ソースフォロワの出力がビットライン７８へ接続される。
【００２２】
各々の電化蓄積領域における電荷は以下のように読み出される。先ず、ノード７９が、トランジスタ７６を導電状態に置くことにより、Ｖｒｅｓｅｔへリセットされる。次いでトランジスタ７６は非導電状態へ復帰し、ゲート制御ラインの一つが、対応電荷蓄積領域における電荷をノード７９へ移動させるようにアサートする。次いで、この処理は、全ての電荷蓄積領域が読み出されるまで、残りの各電荷蓄積領域について繰り返される。
【００２３】
電荷蓄積領域は、全ての電荷蓄積領域をノード７９へ接続することにより、次回の露出に先立って、ノード７９へリセットされ、次いでトランジスタ７６は所定の期間に亘って導電状態に置かれる。
【００２４】
本発明の上述の実施例は、埋め込み領域内に電荷蓄積領域の単独の列を有する構造体を利用する。これらの実施形態は、従来技術のイメージング配列に存在していた隣接するフォトダイオード間の垂直方向デッド・スペースを排除する。しかしながら電荷蓄積領域の列間には、水平方向デッド・スペースが依然として存在する。この水平方向デッド・スペースは、隣接する二列の電荷蓄積領域が各々の埋め込み領域内に存在する構造を利用することにより、相当に減少させることができる。
【００２５】
ここで、二つの電荷蓄積領域行構造体の一部の上面図を示す図７と、この図７に示される８−８線に沿う断面図を示す図８とを参照する。この二列構造体９０はｐ型基板９６におけるｎ型インプラント９１から構成されている。領域９１内において、ドーピング・レベルを変化させて、障壁により隔てられた二つの列９７及び９８を与え、その障壁は、各々の電荷蓄積領域を絶縁しているが、この障壁領域内で発生した光電子が隣接する電荷蓄積領域の一方へ集められることを可能にしている。これらの列は障壁９２により水平方向に隔てられていると共に、電荷蓄積領域の各対は障壁９３により垂直方向に隔てられている。例示的な電荷蓄積領域は８５，８６，９５，及び９４で示されている。各々の電荷蓄積領域は、その電荷蓄積領域に隣接するように構成された対応するゲート・トランジスタを有する。電荷蓄積領域８５についてのゲート・トランジスタは、ゲート電極８２とドレイン領域８１とを含む。同様に、電荷蓄積領域８６についてのゲート・トランジスタは、ゲート電極８３とドレイン領域８４とを含む。電荷蓄積領域における電子のポテンシャル・エネルギは、障壁領域におけるそれよりも小さいが、ドレイン領域におけるそれよりも大きい。
【００２６】
ここで、図７に示される８-８線に沿って２列構造体の様々な領域における電子のポテンシャル・エネルギを図示する図８を参照する。ゲート電極は可変な障壁を与え、これは、ポテンシャルが一つの状態に設定された際には、電荷蓄積領域に蓄積された電荷が、対応するゲート・トランジスタのドレインへ流れ出ることを可能とし、一方、ポテンシャルが第２の状態に設定された際には、電荷蓄積領域に捕捉された電子を保持する障壁が与えられる。
【００２７】
再び図７を参照する。従来のイメージング配列においてＳＴＩを有する二列のピクセルを慣習的に隔てる空間は、障壁領域９２によって置き換えられた。この領域内で発生する電子は、光電子が形成された部位に隣接する一方の電荷蓄積領域に寄与する。問題の電荷蓄積領域は、典型的には、その部位に最も近い電荷蓄積領域である。従って、フォトダイオードの列の間に慣習的に存在するＳＴＩ領域はもはや除去されたので、その結果として、二つの列を、小さなピクセルを有するように、近接させて配置することができる。更に、フォトダイオード界面に対するＳＴＩの除去により、暗電流は大幅に減少する。
【００２８】
図６に関して注目すべきことに、配列内の更なるデッド・スペースは、多数の別個の電荷蓄積領域の間で読み出し電子部品を共有させることで低減させることができる。特定の読み出し回路を共有可能な電荷蓄積領域の数は、これらの電荷蓄積領域と読み出し回路との間の距離により制限される。図６に示される実施例において、一つの列内の電荷蓄積領域のグループは、同一の読み出し回路構成を共有している。デッド・スペースを更に減らすためには、電荷蓄積領域の隣接する列が同一の読み出し回路構成を共有する配置形態を、所定の読み出し回路の範囲内にある電荷蓄積領域の数を最大化するように利用することができる。
【００２９】
ここで、共通の読み出し回路を共有する二列の電荷蓄積領域の一部１００の概略図である図９を参照する。第1列における電荷蓄積領域のグループは１０１で示され、第２列における電荷蓄積領域の対応するグループは１０２で示される。グループ１０１及び１０２は、読み出し回路１０３を共有する。常に、一つのグループから一つの電荷蓄積領域が、両方の列により共有されるビットライン１０４に接続している。二つのグループにおけるゲート制御ラインは、個別にアドレス指定可能でなければならないので、一方の列についての制御ラインは、他方の列における対応する電荷蓄積領域についての制御ラインとは異なる。
【００３０】
本発明の上述の実施例は、利得段（即ち、ソース・フォロア）として、単独のトランジスタを有する読み出し回路を利用する。再び図２を参照する。読み出し回路の電荷変換利得は、図２に示されるコンデンサ６４により定まる。静電容量が大きければ、フォトダイオード５２からの電荷がノード６５へ移動する際のノード６５における電圧の変化は小さくなる。その変化が小さすぎると、信号は雑音によって損傷してしまう。大きな利得を与えるためには、コンデンサ６４の静電容量は、できるだけ少なくしなければならない。しかしながら、この静電容量はノードの寄生静電容量により定まるので、回路設計者は、この静電容量を自由に設定することはできない。多数の電荷蓄積領域が同一のノードへ接続される上述したような実施例においては、静電容量は、単独のフォトダイオード又は電荷蓄積領域がノードに接続している実施例よりも増大する。
【００３１】
この問題は、電圧利得を与えることが可能な電荷変換回路を利用することにより解消できる。容量性トランスインピーダンス増幅器は、この種の電荷変換回路によく適している。ここで、ビットライン１３５に接続している電荷変換回路１３０の概略図である図１０を参照する。電荷変換回路１３０は、コンデンサ６７を通じる容量性フィードバックループを有する増幅器６６を含む。増幅器６６により与えられる電圧利得は、コンデンサ６７及び６４の静電容量の比に依存する。一方の電荷蓄積領域から電荷を読み出す前に、読み出し回路は、増幅器６６の出力がリセット処理期間中に適宜なポテンシャルに保持されるビットライン１３５へ接続されている間にトランジスタ６８を導電状態に置くことによりリセットされる。電荷蓄積領域は、トランジスタ６８及び６９は導電状態に置かれている間、ゲート・トランジスタを導電状態に置くことによる同様な方法で同じくリセットされる。
【００３２】
図７に示される領域９２及び９３のような電荷蓄積領域の間にポテンシャル障壁を形成するために、異なるインプラントを利用することができる。一つの実施例において、領域全体９１は、１平方センチメートル当たりの原子の個数が２．０×１０１２個である第１のｎ型インプラントを収容し、領域８５、８６、９４、及び９５は、１平方センチメートル当たりの原子の個数が１．０×１０１２個である付加的な第２のｐ型インプラントを収容する。
【００３３】
本発明に対する様々な変更例は上述の説明及び添付図面から当業者には明白なものとなる。従って本発明は以下の請求項の主旨のみにより規定される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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