(57)【特許請求の範囲】
【請求項１】
第１の方向に伸び、且つ前記第１の方向と直交する第２の方向に所定のピッチをもって配列された複数本の第１ワード線と、
前記第２の方向に伸び、且つ前記第１の方向に所定のピッチをもって配列され、第１の面が前記第１ワード線と対向するように前記第１ワード線と交差する複数本のビット線と、
前記第１ワード線と前記ビット線との各交差部に配置された抵抗変化材と、
前記第１の方向に伸び、且つ前記第２の方向に所定のピッチをもって配列され、前記ビット線の前記第１の面とは反対側の第２の面と対向するように前記ビット線と交差する複数本の第２ワード線と、
前記第２ワード線と前記ビット線との各交差部に配置された絶縁膜とを備え、
１つの前記第１ワード線と１つの前記第２ワード線とは、前記第２の方向の位置が略同一であり、前記ビット線を挟み込むように配置され、
前記第２ワード線、前記ビット線、及び前記絶縁膜は、前記第２ワード線と前記ビット線との各交差部において前記第２ワード線を制御電極、前記ビット線をチャネル領域とする電界効果トランジスタを構成し、
前記電界効果トランジスタと前記抵抗変化材とにより１つのメモリセルが構成されるとともに、
前記第２ワード線を選択する第２ワード線用デコーダと、
前記ビット線を選択するビット線デコーダと、
前記第２ワード線用デコーダにより選択された選択第２ワード線と、前記第２ワード線用デコーダにより選択されていない非選択第２ワード線にそれぞれ所定の読み出し電圧を印加するとともに、前記ビット線デコーダにより選択された選択ビット線に所定の電圧を印加する電源部と、
前記選択ビット線に流れる電流を検出して、前記選択第２ワード線及び前記選択ビット線の交差部に構成される前記メモリセルの前記抵抗変化材の抵抗状態をデータとして検出するデータ読み出し部とをさらに備え、
前記電源部は、前記抵抗変化材の抵抗状態に関らず前記選択ビット線が導通状態を維持する第１の電圧を前記非選択第２ワード線に、前記抵抗変化材の抵抗状態に基づき前記選択ビット線の導通・非導通状態が変化する第２の電圧を前記選択第２ワード線に印加する
ことを特徴とする半導体記憶装置。
【請求項２】
前記ビット線は、前記第１の方向及び前記第２の方向に垂直な積層方向に複数層に亘って形成され、
前記第１ワード線及び第２ワード線は、前記ビット線を挟み込むように前記積層方向に交互に配置されている
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
半導体基板と、
前記半導体基板に垂直な積層方向に伸びて、前記半導体基板の表面に平行な第１の方向に所定のピッチをもって配列され、且つ前記半導体基板の表面に平行であり且つ前記第１の方向と直交する第２の方向に所定のピッチをもって配列された複数本の第１ワード線と、
前記第１の方向に伸び、前記第２の方向及び前記積層方向にそれぞれ所定のピッチをもって配列され、第１の面が前記第１ワード線と対向するように前記第１ワード線と交差する複数本のビット線と、
前記第１ワード線と前記ビット線との各交差部に配置された抵抗変化材と、
前記積層方向に伸びて、前記第１の方向及び前記第２の方向にそれぞれ所定のピッチをもって配列され、前記ビット線の前記第１の面とは反対側の第２の面と対向するように前記ビット線と交差する複数本の第２ワード線と、
前記第２ワード線と前記ビット線との各交差部に配置された絶縁膜とを備え、
前記第１ワード線と前記第２ワード線とは、前記ビット線を挟み込むように前記第２の方向に交互に配置され、
前記第２ワード線、前記ビット線、及び前記絶縁膜は、前記第２ワード線と前記ビット線との各交差部において前記第２ワード線を制御電極、前記ビット線をチャネル領域とする電界効果トランジスタを構成し、
前記電界効果トランジスタと前記抵抗変化材とにより１つのメモリセルが構成されるとともに、
前記第２ワード線を選択する第２ワード線用デコーダと、
前記ビット線を選択するビット線デコーダと、
前記第２ワード線用デコーダにより選択された選択第２ワード線と、前記第２ワード線用デコーダにより選択されていない非選択第２ワード線にそれぞれ所定の読み出し電圧を印加するとともに、前記ビット線デコーダにより選択された選択ビット線に所定の電圧を印加する電源部と、
前記選択ビット線に流れる電流を検出して、前記選択第２ワード線及び前記選択ビット線の交差部に構成される前記メモリセルの前記抵抗変化材の抵抗状態をデータとして検出するデータ読み出し部とをさらに備え、
前記電源部は、前記抵抗変化材の抵抗状態に関らず前記選択ビット線が導通状態を維持する第１の電圧を前記非選択第２ワード線に、前記抵抗変化材の抵抗状態に基づき前記選択ビット線の導通・非導通状態が変化する第２の電圧を前記選択第２ワード線に印加する
ことを特徴とする半導体記憶装置。
【請求項４】
前記抵抗変化材は、前記第１ワード線の側面に沿って配置され、
前記絶縁膜は、前記第２ワード線の側面に沿って配置されている
ことを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記抵抗変化材は、前記抵抗変化材中又は界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗状態の変化が起きる材料により形成された
ことを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。
【請求項６】
前記第１ワード線を選択する第１ワード線用デコーダと、
前記ビット線を選択するビット線デコーダと、
前記第１ワード線用デコーダにより選択された選択第１ワード線と、前記第１ワード線用デコーダにより選択されていない非選択第１ワード線とにそれぞれ所定の書き込み電圧又は消去電圧を印加するとともに、前記ビット線デコーダにより選択された選択ビット線に所定の電圧を印加する電源部と、
前記選択第１ワード線及び前記選択ビット線の交差部に構成される前記メモリセルの前記抵抗変化材の抵抗状態を変化させるデータ書き込み・消去部とを
さらに備えることを特徴とする請求項１乃至５のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、半導体装置の集積度が高くなることに伴い、これを構成するＬＳＩ素子の回路パターンはますます微細化している。このパターンの微細化には、単に線幅を細くするだけではなく、パターンの寸法精度や位置合わせ精度の向上も要請される。メモリと呼ばれる記憶装置に関しても例外ではなく、高精度の加工技術を駆使して形成されたメモリセルにおいて、記憶に必要となる一定の電荷を、より狭い領域で保持することが要請され続けている。
【０００３】
従来、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリといった各種のメモリが製造されているが、これらは全てＭＯＳＦＥＴをメモリセルに使用している。そのため、パターンの微細化に伴い、微細化の比率を上回る比率での寸法精度や位置合わせ精度の向上が要請される。これらのパターンを形成するリソグラフィ技術にも、大きな負荷が課せられており、現在の量産コストの多くの部分を占めているリソグラフィ工程コストの上昇、すなわち製品コストの上昇要因となっている。
【０００４】
一方、近年このような課題を克服する技術として、ダイオードに代表される非オーミック素子からなる選択素子と抵抗変化材料とによりメモリセルが構成される抵抗変化メモリ（ReRAM：Resistive RAM）と呼ばれるメモリが提案されている。このＲｅＲＡＭは、記憶保持に電荷の蓄積を用いず、ＭＯＳＦＥＴをメモリセルに使用することなく構成することが可能であることから、従来のトレンドを上回る高集積化を図ることが可能であると期待されている。このＲｅＲＡＭにおいて、メモリセルアレイを三次元的に積層配列することにより、セルアレイ面積を増大させることなく、大容量を実現することが可能になる。
【０００５】
また、ＲｅＲＡＭにおいては、高密度メモリセルアレイを実現するために、ビット線及びワード線の交差部に抵抗変化材料とダイオード等の整流素子とを重ねたクロスポイント型の構造とすることができる。このようなＲｅＲＡＭからデータを読み出す際、メモリセルに読み出し電流を流して抵抗値を検出しようとすると、この読み出し電流によりメモリセル内の抵抗変化材料の抵抗状態が変化するおそれがある。そのため、読み出し動作時にメモリセルから正確なデータを読み出すことができないという課題がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−９６６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、メモリセルから正確にデータを読み出すことができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
一の実施の形態に係る半導体記憶装置は、複数本の第１ワード線と、複数本のビット線と、抵抗変化材とを備える。複数本の第１ワード線は、第１の方向に伸び、且つ第１の方向と直交する第２の方向に所定のピッチをもって配列される。複数本のビット線は、第２の方向に伸び、且つ第１の方向に所定のピッチをもって配列され、第１の面が第１ワード線と対向するように第１ワード線と交差する。抵抗変化材は、第１ワード線とビット線との各交差部に配置される。また、半導体記憶装置は、複数本の第２ワード線と、絶縁膜とを備える。複数本の第２ワード線は、第１の方向に伸び、且つ第２の方向に所定のピッチをもって配列され、ビット線の第１の面とは反対側の第２の面と対向するようにビット線と交差する。絶縁膜は、第２ワード線とビット線との各交差部に配置される。１つの第１ワード線と１つの第２ワード線とは、第２の方向の位置が略同一であり、ビット線を挟み込むように配置される。第２ワード線、ビット線、及び絶縁膜は、第２ワード線とビット線との各交差部において第２ワード線を制御電極、ビット線をチャネル領域とする電界効果トランジスタを構成する。電界効果トランジスタと抵抗変化材とにより１つのメモリセルが構成される。半導体記憶装置は、第２ワード線を選択する第２ワード線用デコーダと、ビット線を選択するビット線デコーダと、第２ワード線用デコーダにより選択された選択第２ワード線と、第２ワード線用デコーダにより選択されていない非選択第２ワード線にそれぞれ所定の読み出し電圧を印加するとともに、ビット線デコーダにより選択された選択ビット線に所定の電圧を印加する電源部と、選択ビット線に流れる電流を検出して、選択第２ワード線及び選択ビット線の交差部に構成されるメモリセルの抵抗変化材の抵抗状態をデータとして検出するデータ読み出し部とをさらに備える。電源部は、抵抗変化材の抵抗状態に関らず選択ビット線が導通状態を維持する第１の電圧を非選択第２ワード線に、抵抗変化材の抵抗状態に基づき選択ビット線の導通・非導通状態が変化する第２の電圧を選択第２ワード線に印加する。
【図面の簡単な説明】
【０００９】
【図１】第１の実施の形態に係る半導体記憶装置の全体構成を示す斜視図である。
【図２】第１の実施の形態に係る半導体記憶装置のブロック図である。
【図３Ａ】第１の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す斜視図である。
【図３Ｂ】第１の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す断面図である。
【図４Ａ】第１の実施の形態に係る半導体記憶装置の動作を解説するための模式図である。
【図４Ｂ】第１の実施の形態に係る半導体記憶装置の動作を解説するための模式図である。
【図４Ｃ】第１の実施の形態に係る半導体記憶装置の動作を解説するための模式図である。
【図５Ａ】第１の実施の形態に係る半導体記憶装置の動作を解説するための模式図である。
【図５Ｂ】第１の実施の形態に係る半導体記憶装置の動作を解説するための模式図である。
【図６】第１の実施の形態に係る半導体記憶装置の動作を解説するための模式図である。
【図７】第１の実施の形態に係る半導体記憶装置の動作を解説するための模式図である。
【図８】第１の実施の形態に係る半導体記憶装置の一部を示す回路図である。
【図９】第１の実施の形態に係る半導体記憶装置の一部を示す回路図である。
【図１０】第２の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す斜視図である。
【図１１】第２の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す断面図である。
【図１２】第３の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す斜視図である。
【図１３】第３の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す断面図である。
【図１４】第４の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す斜視図である。
【図１５】第４の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す断面図である。
【図１６】第４の実施の形態に係る半導体記憶装置のメモリセルアレイの製造方法を説明する斜視図である。
【図１７】第４の実施の形態に係る半導体記憶装置のメモリセルアレイの製造方法を説明する斜視図である。
【図１８】第４の実施の形態に係る半導体記憶装置のメモリセルアレイの製造方法を説明する斜視図である。
【図１９】第４の実施の形態に係る半導体記憶装置のメモリセルアレイの製造方法を説明する斜視図である。
【図２０】第４の実施の形態に係る半導体記憶装置のメモリセルアレイの製造方法を説明する斜視図である。
【図２１】第４の実施の形態に係る半導体記憶装置のメモリセルアレイの製造方法を説明する斜視図である。
【図２２】第４の実施の形態に係る半導体記憶装置のメモリセルアレイの製造方法を説明する斜視図である。
【図２３】第４の実施の形態に係る半導体記憶装置のメモリセルアレイの製造方法を説明する斜視図である。
【図２４】第４の実施の形態に係る半導体記憶装置のメモリセルアレイの製造方法を説明する斜視図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して本発明の実施の形態に係る半導体記憶装置を説明する。
【００１１】
（第１の実施の形態）
［第１の実施の形態に係る半導体記憶装置の構成］
図１は、第１の実施の形態に係る半導体記憶装置の全体構成を示す斜視図である。通常のシリコン（Ｓｉ）基板５１（半導体基板）上に、通常用いられるプロセスにより、配線層を含むＣＭＯＳ回路５２が構成され、その上に複数のメモリセル部５４を含む層５３が形成されている。
【００１２】
ＣＭＯＳ回路５２は、メモリセル部５４との接続部を除き、メモリセル部５４の配線よりも緩い、例えば９０ｎｍデザインルールで設計製作が行われる。１個のメモリセル部５４は約１１μｍ角の領域を占有し、２５６本×２５６本の配線の交差部を含む。各メモリセル部５４の周囲には、ＣＭＯＳ回路５２との電気的接続部（図示せず）が設けられる。これらのメモリセル部５４と周辺の電気的接続部とを一単位としたブロックが、マトリックス状に配置されている。さらに、メモリセル部５４を含む層５３にはスルーホール（図示せず）が形成される。メモリセル部５４の電気的接続部はこのスルーホールを介してＣＭＯＳ回路５２に接続される。メモリセル部５４は、ＣＭＯＳ回路５２により動作が制御される。半導体記憶装置の入出力部５５は、ＣＭＯＳ回路５２の入出力部と電気的な結合を有する端子を含む。これら端子も前述のスルーホールを介してＣＭＯＳ回路５２の入出力部に接続される。ＣＭＯＳ回路５２がメモリセル部５４の動作を制御するために必要なデータ、コマンド、アドレス等は、入出力部５５を介して外部とやり取りされる。入出力部５５は、メモリセル部５４を含む層５３の端部に形成されている（図１参照）。
【００１３】
このような構成により、ＣＭＯＳ回路５２の保護膜に相当する部分をメモリセル部５４に形成される絶縁膜で兼用することが可能となる。また、本実施の形態においてメモリセル部５４とＣＭＯＳ回路５２とが積層方向に結合するため、チップ面積の増大を伴わずに動作時間の短縮や、同時に読み書きできるメモリセル数の大幅な増加が可能となる。なお、記憶装置の入出力部５５は、通常の半導体記憶装置と同様にパッケージ工程においてリードフレームにボンディングされる。
【００１４】
図２は、本実施の形態に係る半導体記憶装置のブロック図である。この半導体記憶装置は、複数本の行線と、これら行線と交差する複数本の列線とを有し、それらの各交差部にメモリセルが配置されたメモリセル配列４１を有する。図１に示すメモリセル部５４が、このメモリセル配列４１に相当する。以下の説明では、通常の半導体記憶装置にならい、行線をワード線、列線をビット線と呼ぶ。この実施の形態の半導体記憶装置では、ワード線として、メモリセルに対するデータの書き込み動作・消去動作に用いられる書込・消去ワード線（第１ワード線）と、メモリセルからのデータの読み出し動作に用いられる読出ワード線（第２ワード線）という２種類のワード線が設けられる。メモリセル配列４１内での書込・消去ワード線、読出ワード線及びビット線の配置については後述する。
【００１５】
また、半導体記憶装置は、書き込み・消去動作時に書込・消去ワード線を選択する書込・消去ワード線デコーダ４２、ビット線を選択するビット線デコーダ４３、及び読み出し動作時に読出ワード線を選択する読出ワード線デコーダ４６を備える。ビット線デコーダ４３は、読み出し・書き込み・消去動作を制御するドライバを含む。また、半導体記憶装置は、メモリセル配列４１中の読み書きを行うメモリセルを選択する制御回路である上位ブロック４４を備える。上位ブロック４４は、書込・消去ワード線デコーダ４２、ビット線デコーダ４３、読出ワード線デコーダ４６にそれぞれ書込・消去ワード線アドレス、ビット線アドレス、読出ワード線アドレスを与える。電源４５は、読み出し、書き込み、消去の、それぞれの動作に対応した所定の電圧の組み合わせを生成し、書込・消去ワード線デコーダ４２、ビット線デコーダ４３、読出ワード線デコーダ４６に供給する。この構成によれば、同一ワード線に接続された全てのメモリセルの情報を、一括して読み出し、書き込み、及び消去することが可能となる。図１に示すＣＭＯＳ回路５２に、図２の書込・消去ワード線デコーダ４２、ビット線デコーダ４３、読出ワード線デコーダ４６及び上位ブロック４４を含む周辺回路と呼ばれる回路が設けられている。
【００１６】
図３Ａ及び図３Ｂは、それぞれ図２に示したメモリセル配列４１（以下、「メモリセルアレイ」と呼ぶ）の一部を示す斜視図及び断面図である。図３Ｂは、図３ＡのＩ−Ｉ’線断面図である。なお、図３Ａ及び図３Ｂでは、メモリセルアレイ４１は、Ｚ方向の下部にある半導体基板５１（図示せず）とは層間絶縁膜７により隔離されている。図３Ａでは、層間絶縁膜６、７は図示を省略している。
【００１７】
図３Ａ及び図３Ｂに示すように、メモリセルアレイ４１において、Ｘ方向（第１方向）に伸び且つＹ方向（第２方向）に所定のピッチをもって配列された複数本の書込・消去ワード線１と、Ｙ方向に伸び且つＸ方向に所定のピッチをもって配列された複数本のビット線２とが、互いに交差するように設けられている。書込・消去ワード線１及びビット線２はそれぞれ半導体基板５１（図示せず）に平行な方向に伸びている。書込・消去ワード線１とビット線２との間には、ＴｉＯ２を主成分とする抵抗変化材４が書込・消去ワード線１の一の側面に沿って形成されている。書込・消去ワード線１、ビット線２と、抵抗変化材４とは互いに電気的に接続されている。書込・消去ワード線１は、例えば金属的な導電性を示す高濃度不純物を含むシリコン（Ｓｉ）からなり、ビット線２は、例えば不純物濃度の低いｎ型半導体シリコン（Ｓｉ）からなる。そして、ビット線２が抵抗変化材４を介して書込・消去ワード線１と対向する面（第１面）とは反対側の面（第２面）には、Ｘ方向に伸び且つＹ方向に所定のピッチをもって配列された複数本の読出ワード線３が設けられている。書込・消去ワード線１と読出ワード線３とは、Ｙ方向の位置が略同じになるように配置されている。すなわち、書込・消去ワード線１と読出ワード線３は、ビット線２を挟んで略重なるように設けられている。読出ワード線３も、例えば金属的な導電性を示す高濃度不純物を含むシリコン（Ｓｉ）からなる。読出ワード線３とビット線２との間には例えば酸化シリコン（ＳｉＯ２）からなる絶縁膜５が読出ワード線３の側面に沿って形成されている。読出ワード線３、ビット線２、及び絶縁膜５は、読出ワード線３をゲート電極とし、ビット線２をチャネルとするＭＯＳＦＥＴを形成している。
【００１８】
この書込・消去ワード線１及び読出ワード線３と、ビット線２との各交差部に設けられた抵抗変化材４により、１つのメモリセルＭＣが形成される。また、図３Ｂに示すように、メモリセルアレイ４１は、例えば酸化シリコン（ＳｉＯ２）からなる層間絶縁膜６、７により、半導体基板５１を含む下層配線および上層配線（図示せず）から隔離されている。これにより、ビット線２や抵抗変化材４には、所望の電界以外の電界が印加されない構造となっている。
【００１９】
ここで、抵抗変化材４とは、低抵抗状態と高抵抗状態の少なくとも２つの抵抗状態を遷移する素材である。高抵抗状態の抵抗変化材４は、ある一定以上の電圧が印加されると、低抵抗状態に遷移し、低抵抗状態の抵抗変化材４は、ある一定以上の電流が流れると、高抵抗状態に遷移することが知られている。この性質を利用してメモリ素子を構成することができる。抵抗変化材４としてはＴｉＯ２以外にも、ＺｎＭｎ２Ｏ４、ＮｉＯ、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３、ＨｆＯ、炭素を主成分とするもの等の材料の一つからなる薄膜を用いることが可能である。
【００２０】
図３Ａに示すように、本実施の形態の半導体記憶装置は、書込・消去ワード線１、読出ワード線３とビット線２との各交差部にメモリセルＭＣが形成された、いわゆるクロスポイント型の構成となっている。この構成の場合、書込・消去ワード線１、読出ワード線３及びビット線２は単なるラインアンドスペースのパターンとなり、書込・消去ワード線１、読出ワード線３とビット線２とは直交する位置関係であれば良く、ワード線方向及びビット線方向のずれを考慮する必要はない。従って、製造工程においてメモリセルアレイ４１内の位置合せ精度は極めて緩くすることが可能であり、製造を容易に行うことができる。そして、この構造は４Ｆ２の領域に１ビットの情報を蓄えることのできる、高集積化構造である。
【００２１】
［第１の実施の形態に係る半導体記憶装置の動作］
次に、このように形成された本実施の形態の半導体記憶装置の動作を、図４Ａ〜図５Ｂを参照して説明する。図４Ａ〜図４Ｃは、本実施の形態に係る半導体記憶装置の読み出し動作を解説するための模式図である。図５Ａ〜図５Ｂは、本実施の形態に係る半導体記憶装置の書き込み・消去動作を解説するための模式図である。図４Ａ〜図５Ｂも、図３ＡのＩ−Ｉ’線断面に対応する断面の模式図である。
【００２２】
まず、図４Ａ〜図４Ｃを参照して本実施の形態の半導体記憶装置の読み出し動作について説明する。抵抗変化材４の抵抗状態が変化するモデルとしては、抵抗変化材４の膜中あるいは電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものが考えられる。勿論、物質によって様々なモデルが存在するので、他のモデルも考えられる。
【００２３】
ここでは、メモリセルＭＣの抵抗変化材４が高抵抗状態（ＨＲＳ）の時には、多くの負の電荷が抵抗変化材４に蓄積され、低抵抗状態（ＬＲＳ）の時には、高抵抗状態（ＨＲＳ）のときよりも少ない負の電荷が抵抗変化材４に蓄積されるものとする。そして、図４Ａに示すように、高抵抗状態（ＨＲＳ）のメモリセルＭＣ（図４ＡではＭＣ３、ＭＣ４）では、抵抗変化材４に蓄積された負電荷により、ｎ型半導体シリコンからなるビット線２に大きな空乏層ＤＬが形成される。一方、低抵抗状態（ＬＲＳ）のメモリセルＭＣ（図４ＡではＭＣ１、ＭＣ２、ＭＣ５）では、抵抗変化材４に蓄積された負電荷の量が高抵抗状態（ＨＲＳ）のメモリセルＭＣより少ないため、ｎ型半導体シリコンからなるビット線２には空乏層がほとんど形成されない。以下、本実施の形態の半導体記憶装置の読み出し動作について説明する。
【００２４】
読み出し動作時には、ビット線２の長手方向に沿って直列に接続されたメモリセルＭＣのうち、データ読み出し対象である選択メモリセルＭＣに対応する読出ワード線３に電圧Ｖｓｅｎｓｅ（負電圧）を印加する。一方、データ読み出し対象外の非選択メモリセルＭＣに対応する読出ワード線３には電圧Ｖｐａｓｓ（正の高電圧）を印加する。選択読出ワード線に印加する電圧Ｖｓｅｎｓｅは、ｎ型半導体シリコンからなる選択ビット線２に空乏層ＤＬ’が形成される電圧に設定されている必要がある。また、非選択読出ワード線に印加する電圧Ｖｐａｓｓは、ビット線２に空乏層を発生せず、抵抗変化材４の電荷蓄積の状態に関係なくビット線２が導通状態を維持する電圧に設定されていればよい。また、ビット線２には、読み出し動作時に所定の電流が流れるように、一端に動作電圧Ｖｏｐ、他端に接地電圧Ｖｓが印加される。
【００２５】
図４Ｂは、高抵抗状態（ＨＲＳ）にあるメモリセルＭＣ３を選択メモリセルとしてデータを読み出す場合を示している。データ読み出し対象である選択メモリセルＭＣ３に対応する読出ワード線３（ＲＷＬ３）に電圧Ｖｓｅｎｓｅを印加する。一方、データ読み出し対象外の非選択メモリセルＭＣ１、ＭＣ２、ＭＣ４及びＭＣ５に対応する読出ワード線３（ＲＷＬ１、ＲＷＬ２、ＲＷＬ４、ＲＷＬ５）には電圧Ｖｐａｓｓ（正の高電圧）を印加する。また、ビット線２には、一端に動作電圧Ｖｏｐ、他端に接地電圧Ｖｓを印加する。
【００２６】
図４Ｂに示すように、対応する読出ワード線３（ＲＷＬ３）に電圧Ｖｓｅｎｓｅが印加された選択メモリセルＭＣ３では、読出ワード線３側からもビット線２内に空乏層ＤＬ’が広がる。選択メモリセルＭＣ３が高抵抗状態（ＨＲＳ）であるので、抵抗変化材４から空乏層ＤＬが延びる一方、読出ワード線３からも空乏層ＤＬ’がビット線２（ＭＯＳＦＥＴのチャネル領域）中に広がる。このため、ビット線２は高抵抗状態となる。この場合、ビット線２には電流が流れにくくなる。
【００２７】
なお、抵抗変化材４が高抵抗状態（ＨＲＳ）であっても読出ワード線３に電圧Ｖｐａｓｓが印加されたメモリセル（例えばＭＣ４）では、電圧Ｖｐａｓｓの影響により抵抗変化材４から広がる空乏層ＤＬが後退（縮小）する。抵抗変化材４が高抵抗状態であっても、非選択のメモリセルＭＣ４では、ビット線２は導通状態となる。また、抵抗変化材４が低抵抗状態（ＬＲＳ）であり、且つ非選択のメモリセル（例えばＭＣ１、ＭＣ２、ＭＣ５）では、ビット線２に空乏層が広がることはなく導通状態となる。
【００２８】
図４Ｃは、低抵抗状態（ＬＲＳ）にあるメモリセルＭＣ２を選択メモリセルとしてデータを読み出す場合を示している。データ読み出し対象である選択メモリセルＭＣ２に対応する読出ワード線３（ＲＷＬ２）に電圧Ｖｓｅｎｓｅを印加する。一方、データ読み出し対象外の非選択メモリセルＭＣ１、ＭＣ３、ＭＣ４及びＭＣ５に対応する読出ワード線３（ＲＷＬ１、ＲＷＬ３、ＲＷＬ４、ＲＷＬ５）には電圧Ｖｐａｓｓ（正の高電圧）を印加する。また、ビット線２には、一端に動作電圧Ｖｏｐ、他端に接地電圧Ｖｓを印加する。
【００２９】
図４Ｃに示すように、対応する読出ワード線３（ＲＷＬ２）に電圧Ｖｓｅｎｓｅが印加された選択メモリセルＭＣ２では、読出ワード線３側からビット線２内に空乏層ＤＬ’が広がる。しかし、選択メモリセルＭＣ２が低抵抗状態（ＬＲＳ）であり、抵抗変化材４から延びる空乏層ＤＬは後退している。読出ワード線３から延びる空乏層ＤＬ’はビット線２（ＭＯＳＦＥＴのチャネル領域）全体には広がらないので、結果として、ビット線２は導通状態を維持する。この場合ビット線２は、図４Ｂに示す場合よりも電流が流れやすくなる。
【００３０】
なお、抵抗変化材４が高抵抗状態（ＨＲＳ）であっても読出ワード線３に電圧Ｖｐａｓｓが印加されたメモリセル（例えばＭＣ３、ＭＣ４）では、電圧Ｖｐａｓｓの影響により空乏層ＤＬ’が後退（縮小）する。抵抗変化材４が高抵抗状態であっても、非選択のメモリセルＭＣ３、ＭＣ４では、ビット線２は導通状態となる。また、抵抗変化材４が低抵抗状態（ＬＲＳ）であり、且つ非選択のメモリセル（例えばＭＣ１、ＭＣ５）では、ビット線２に空乏層ＤＬ、ＤＬ’が広がることはなく導通状態となる。
【００３１】
このように、読み出し動作時にビット線２に電流が流れやすいか、又は流れにくいかは選択メモリセルの抵抗状態（ＨＲＳ、ＬＲＳ）にのみ依存する。従って、読み出し動作時にビット線２を流れる電流を検知することにより、選択メモリセルＭＣの抵抗状態を検知することが可能となる。この読み出し動作は、他のメモリセルＭＣの抵抗状態に影響されることがない。
【００３２】
ここで、上述の読み出し動作においては、電圧Ｖｓｅｎｓｅを負電圧、電圧Ｖｐａｓｓを正の高電圧として説明したが、電圧Ｖｓｅｎｓｅ及び電圧Ｖｐａｓｓにそれぞれ電圧Ｖαを足して、双方を正の電圧とすることができる。これにより、電源４５において容易に制御電圧を生成することができる。選択読出ワード線に印加する電圧Ｖｓｅｎｓｅは、抵抗変化材４の抵抗状態に基づき選択ビット線２の導通・非導通状態が変化する電圧に設定されていればよい。また、非選択読出ワード線に印加する電圧Ｖｐａｓｓは、抵抗変化材４の抵抗状態に関らず選択ビット線２が導通状態を維持する電圧に設定されていればよい。なお、抵抗変化材４が正の電荷を蓄積する場合には、ビット線２にｐ型半導体シリコンを用いるとともに、電圧の正負を上述の説明と反転させれば、同様に読み出し動作を行うことが可能である。
【００３３】
次に、図５Ａ及び図５Ｂを参照して本実施の形態の半導体記憶装置の書き込み・消去動作について説明する。選択されたメモリセルＭＣに対するデータの書き込みは、抵抗変化材４に所定の電圧を短時間印加することにより行う。これにより、抵抗変化材４が高抵抗状態から低抵抗状態へと変化する。以下、この抵抗変化材４を高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。一方、選択されたメモリセルＭＣに対するデータの消去は、セット動作後の低抵抗状態の抵抗変化材４に対し、セット動作時よりも低い所定の電圧を長時間印加することにより行う。これにより、抵抗変化材４が低抵抗状態から高抵抗状態へと変化する。以下、この抵抗変化材４を低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。メモリセルＭＣは、例えば高抵抗状態を安定状態（リセット状態）とし、２値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行う。
【００３４】
この実施の形態の半導体記憶装置では、各メモリセルＭＣの抵抗変化材４が高抵抗状態にある場合はもちろん、低抵抗状態であっても、微小な負電荷が抵抗変化材４には蓄積されている。そのため低抵抗状態のメモリセルＭＣでもビット線２には微小な空乏層ＤＬが形成される。低抵抗状態のメモリセルＭＣにより形成される空乏層ＤＬは上述の読み出し動作には影響を及ぼさない程度の大きさである。半導体記憶装置は、この空乏層ＤＬに基づくショットキー障壁を利用したショットキーダイオードが全てのメモリセルＭＣに抵抗変化材４に直列接続された構造となる。従って、本実施の形態の半導体記憶装置におけるメモリセルＭＣへの書き込み・消去動作は、通常のクロスポイント型アレイにおける動作と同様に行うことができる。すなわち、書き込み・消去動作は、選択されたメモリセルＭＣに接続された選択書込・消去ワード線１に動作電圧Ｖｏｐを、選択ビット線２に接地電圧Ｖｓを印加する。また、非選択の書込・消去ワード線１に接地電圧Ｖｓを、非選択のビット線２に動作電圧Ｖｏｐを印加する。動作電圧Ｖｏｐはセット動作時にはセット電圧Ｖｓｅｔに、リセット動作時にはリセット電圧Ｖｒｅｓｅｔに設定される。
【００３５】
選択書込・消去ワード線１及び選択ビット線２の交差部に接続されたメモリセルＭＣのことを以下、選択状態（順バイアス状態）にあるいう。選択状態にあるメモリセルＭＣに対して、選択書込・消去ワード線１（電圧Ｖｏｐ）から選択ビット線２（電圧Ｖｓ）へとショットキーダイオードの順方向に電圧Ｖｏｐが印加される。これにより、選択メモリセルＭＣに電位差Ｖｏｐが印加されて抵抗変化材４の抵抗状態が変化する。
選択書込・消去ワード線１及び非選択ビット線２の交差部に接続されたメモリセルＭＣのことを以下、半選択状態（バイアスなし状態）にあるいう。また、非選択書込・消去ワード線１及び選択ビット線２の交差部に接続されたメモリセルＭＣのことも以下、半選択状態（バイアスなし状態）にあるという。非選択ビット線２には、選択書込・消去ワード線１と同じ電圧（電圧Ｖｏｐ）が印加されている。同様に非選択書込・消去ワード線１には、選択ビット線２と同じ電圧（電圧Ｖｓ）が印加されている。そのため、半選択状態（バイアスなし状態）のメモリセルＭＣには電位差が無く、抵抗変化材４の抵抗状態が変化しない。
非選択書込・消去ワード線１及び非選択ビット線２の交差部に接続されたメモリセルＭＣのことを以下、非選択状態（逆バイアス状態）にあるという。非選択状態（逆バイアス状態）にあるメモリセルＭＣに対して、非選択ビット線２（電圧Ｖｏｐ）から非選択書込・消去ワード線１（電圧Ｖｓ）へとショットキーダイオードの逆バイアス方向に電圧が印加されている。電圧Ｖｏｐはショットキーダイオードにより電圧降下し、抵抗変化材４には殆ど電圧は印加されない。そのため、非選択状態（逆バイアス状態）のメモリセルＭＣも、抵抗変化材４の抵抗状態が変化しない。
【００３６】
図５Ａはセット動作時の電圧印加状態を示している。図５Ａに示すように、選択されたメモリセルＭＣ３に接続された書込・消去ワード線１にセット電圧Ｖｓｅｔを、ビット線２に接地電圧Ｖｓを印加する。また、非選択の書込・消去ワード線１に接地電圧Ｖｓを、非選択のビット線２（図示せず）にセット電圧Ｖｓｅｔを印加する。このとき、読出ワード線３は書き込み動作に使用しないため、全て接地電圧Ｖｓが印加される。これにより、選択メモリセルＭＣに電位差Ｖｓｅｔが印加されて抵抗変化材４が高抵抗状態から低抵抗状態へと変化し、セット動作が完了する。
【００３７】
また、図５Ｂはリセット動作時の電圧印加状態を示している。図５Ｂに示すように、選択されたメモリセルＭＣ３に接続された書込・消去ワード線１にリセット電圧Ｖｒｅｓｅｔを、ビット線２に接地電圧Ｖｓを印加する。また、非選択の書込・消去ワード線１に接地電圧Ｖｓを、非選択のビット線２（図示せず）にリセット電圧Ｖｒｅｓｅｔを印加する。読出ワード線３にはセット動作時と同様に全て接地電圧Ｖｓが印加される。これにより、選択メモリセルＭＣに電位差Ｖｒｅｓｅｔが印加されて抵抗変化材４が低抵抗状態から高抵抗状態へと変化し、リセット動作が完了する。
【００３８】
上述の動作において、図示しない非選択のビット線２と、非選択の書込・消去ワード線１とに接続された非選択メモリセルＭＣには、セット動作時・リセット動作時にそれぞれ電圧Ｖｓｅｔ又は電圧Ｖｒｅｓｅｔがビット線２から書込・消去ワード線１の方向へと印加される。しかし、抵抗変化材４の空乏層により形成されるショットキー障壁により、この電圧の大部分が電圧降下するので、抵抗変化材４には実質的に電圧は印加されない。
【００３９】
あるいは、書込・消去ワード線１及びビット線２の下地のＣＭＯＳ回路との接続部に、以下の様な工夫を施せば、ショットキー障壁に頼らずに、特定の選択メモリセルＭＣへの書き込み・消去動作が可能となる。以下、書込・消去ワード線１及びビット線２を用いて、選択メモリセルＭＣへ書き込み・消去電圧を印加する方法について、図６から図９を参照して説明する。
【００４０】
図６及び図７は、本実施の形態に係る半導体記憶装置の動作を解説するための模式図である。図８及び図９は、本実施の形態に係る半導体記憶装置の一部を示す回路図である。なお、説明を簡略化するために、書き込み・消去動作に必要ない読出ワード線３については、図６〜図９では省略している。
【００４１】
図６及び図７では、説明の簡素化のため書込・消去ワード線１に印加する動作電圧Ｖｏｐとビット線２に印加する電圧Ｖｓとの間の差を電位差Ｖと表している。そして、図６及び図７では書込・消去ワード線１に印加する電圧の電圧値をＶ／２とし、ビット線２に印加する電圧の電圧値を−Ｖ／２として説明する。図６及び図７において各部に印加される電圧は図５Ａ、図５Ｂにおいて各部に印加される電圧よりも全体として（Ｖｏｐ−Ｖｓ）／２だけ小さい値とされている。しかし、各配線間に印加される電圧の差が同じであれば、メモリセルＭＣに対して印加される電圧は同じである。従って以下では、図６及び図７に従って半導体記憶装置の動作を説明する。
なお、上述のように、動作電圧Ｖｏｐはセット動作時にはセット電圧Ｖｓｅｔに、リセット動作時にはリセット電圧Ｖｒｅｓｅｔに設定される。また、以下の説明では電圧Ｖｓ＝０Ｖとして説明する。従って、書き込み動作時には、電位差Ｖはセット電圧Ｖｓｅｔに対応した電位差となる。また、消去動作時には、電位差Ｖはリセット電圧Ｖｒｅｓｅｔに対応した電位差となる。
【００４２】
図６は、選択書込・消去ワード線１に＋Ｖ／２を印加し、選択ビット線２に−Ｖ／２を印加し、非選択書込・消去ワード線１及び非選択ビット線２は抵抗負荷を介して接地電位（Ｖｓ＝０Ｖ）に接続した状態を示している。図７は、この状態において、各部分の電位の低い部分を左側に、高い部分を右側に並べ替えて書き直した等価回路図である。ここで繰り返しになるが、メモリセル部分の書き込みや消去に関する基本的な動作原理を再確認しておく。本実施形態で用いられているメモリセルＭＣの抵抗変化材４は、ある所定のしきい値電圧（Ｖ０ｓｅｔ）以上の電圧が印加されると、高抵抗状態（抵抗値：ＲＨ）から低抵抗状態（抵抗値：ＲＬ）に遷移し、ある所定の電流（Ｉｒｅｓｅｔ）以上の電流が流れると、低抵抗状態（抵抗値：ＲＬ）から高抵抗状態（抵抗値：ＲＨ）に変化する特性を有している。ここでは、この高抵抗状態から低抵抗状態へ遷移する動作を書き込み動作（セット動作）と定義し、低抵抗状態から高抵抗状態へ遷移する動作を消去動作（リセット動作）と定義する。
【００４３】
書き込み動作を実行する際には、書き込みを行うメモリセルＭＣ（選択メモリセル）に接続された書込・消去ワード線１にＶ／２（＝＋１／２×Ｖｓｅｔ）、ビット線２に−Ｖ／２（＝−１／２×Ｖｓｅｔ）を印加する。それ以外の書込・消去ワード線１とビット線２はそれぞれ電流制限素子となる所定の抵抗ＲＳを介して接地線（０Ｖ）に接続される。ここで、電位差Ｖ（電圧Ｖｓｅｔ）は、しきい値電圧Ｖ０ｓｅｔに書込・消去ワード線１、ビット線２等の抵抗による電圧降下を加えた値よりも大きく、かつ、しきい値電圧Ｖ０ｓｅｔの２倍よりも小さくなるように設定する。書込・消去ワード線１及びビット線２の配線抵抗を抵抗Ｒｐｒｓと表すとすると、抵抗ＲＳは、（１／２）×Ｖ／（ＲＬ＋ＲＳ＋Ｒｐｒｓ）がＩｒｅｓｅｔよりも小さく、かつ、ＲＳ／（ＲＳ＋ＲＬ＋Ｒｐｒｓ）×ＶがＩｒｅｓｅｔ×ＲＬよりも小さくなるような値に設定する。電流制限素子となる抵抗ＲＳは、シリコン（Ｓｉ）基板の拡散層を用いた固定抵抗に限らず、ＭＯＳＦＥＴのドレイン電流が制限される事を利用した可変抵抗を用いてもよい。なお、再消去を防ぐために、±１／２×Ｖを供給する電源には、出力電流がＩｒｅｓｅｔを超えないようにする電流制限回路として、出力抵抗Ｒｅｘを設け、Ｖ／（ＲＬ＋Ｒｅｘ＋Ｒｐｒｓ）がＩｒｅｓｅｔよりも小さくなるように設定しておくと良い。抵抗Ｒｅｘは、抵抗ＲＳと同様に、シリコン（Ｓｉ）基板の拡散層を用いた固定抵抗に限らず、ＭＯＳＦＥＴのドレイン電流が制限される事を利用した可変抵抗を用いても構わない。
【００４４】
上述の設定によれば、選択された書込・消去ワード線１及びビット線２の交差部にある抵抗変化材４には、しきい値電圧Ｖ０ｓｅｔ以上の電圧が印加される。そのため、この抵抗変化材４を有するメモリセルＭＣへの書き込みが可能となる。また、書込・消去ワード線１あるいはビット線２の一方のみが選択された（以下、「半選択」と呼ぶ）交差部にある抵抗変化材４には、しきい値電圧Ｖ０ｓｅｔよりも小さな電圧しか印加されないので、誤書き込みは行われず、また、Ｉｒｅｓｅｔよりも小さな電流しか流れないので、誤消去が行われることも無い。さらに、書込・消去ワード線１及びビット線２が共に非選択の交差部にある抵抗変化材４には、同じメモリセルアレイ４１内に低抵抗状態のメモリセルＭＣが複数存在すると、最大でＲＳ／（ＲＳ＋ＲＬ＋Ｒｐｒｓ）×Ｖの電圧が印加される。しかし、上述の条件より、この電圧が消去に必要な電圧（Ｉｒｅｓｅｔ×ＲＬ）や、これよりも大きいしきい値電圧Ｖ０ｓｅｔに達することは無いため、誤書き込みや誤消去が行われることは無い。
【００４５】
消去を行う際には、書き込みの場合と同様に、図６及び図７に示すように、消去を行うメモリセルＭＣに接続された選択書込・消去ワード線１にＶ／２（＝＋１／２×Ｖｒｅｓｅｔ）、消去を行うメモリセルＭＣに接続された選択ビット線２に−Ｖ／２（＝−１／２×Ｖｒｅｓｅｔ）を印加し、それ以外の書込・消去ワード線１とビット線２はそれぞれ電流制限素子となる所定の抵抗ＲＳを介して接地電位（０Ｖ）に接続される。ここで、電位差Ｖ（電圧Ｖｒｅｓｅｔ）は、Ｉｒｅｓｅｔ×ＲＬに書込・消去ワード線１、ビット線２等の抵抗値による電圧降下を加えた値よりも大きく、かつ、Ｉｒｅｓｅｔ×ＲＬの２倍よりも小さくなるように設定する。抵抗ＲＳは、１／２×Ｖ／（ＲＬ＋ＲＳ＋Ｒｐｒｓ）がＩｒｅｓｅｔよりも小さく、かつＲＳ／（ＲＳ＋ＲＬ＋Ｒｐｒｓ）×ＶがＩｒｅｓｅｔ×ＲＬよりも小さくなるように設定する。電流制限素子となる抵抗ＲＳは、シリコン（Ｓｉ）基板の拡散層を用いた固定抵抗に限らず、ＭＯＳＦＥＴのドレイン電流が制限される事を利用した可変抵抗を用いても構わない。なお、当然ながら、再書き込みを防ぐためにＲＨ／（ＲＨ＋Ｒｐｒｓ）×Ｖはしきい値電圧Ｖ０ｓｅｔよりも小さくなるような値に設定する。
【００４６】
上述の設定によれば、選択された交差部の抵抗変化材４にはＩｒｅｓｅｔ以上の電流が流れる。そのため、この抵抗変化材４を有するメモリセルＭＣの消去が可能となる。また、半選択の交差部の抵抗変化材４には、Ｉｒｅｓｅｔよりも小さな電流しか流れないので、誤消去は行われず、また、しきい値電圧Ｖ０ｓｅｔ以上の電圧も印加されないので、誤書き込みが行われることもない。さらに、書込・消去ワード線１及びビット線２が共に非選択の交差部の抵抗変化材４には、同じメモリセルアレイ４１内に低抵抗状態のメモリセルＭＣが複数存在すると、最大でＲＳ／（ＲＳ＋ＲＬ＋Ｒｐｒｓ）×Ｖの電圧が印加される。しかし、上述の条件より、この電圧が消去に必要な電圧（Ｉｒｅｓｅｔ×ＲＬ）や、これよりも大きいしきい値電圧Ｖ０ｓｅｔに達することは無いので、誤書き込みや誤消去が行われることは無い。
【００４７】
なお、図６及び図７の印加電圧値は一例であり、電圧は各電極間の相対的な値のみが意味を持つため、（＋Ｖ／２、０、−Ｖ／２）の組み合わせに代えて、例えば、全体に＋Ｖ／２を足して、（Ｖ、＋Ｖ／２、０）の組み合わせを用いることも可能である。この場合、負電圧を生成する回路が不要となる利点がある。
【００４８】
図８は、図６の書込・消去ワード線１及びビット線２にそれぞれ接続されている固定抵抗ＲｓをｐＭＯＳＦＥＴ３７ａ及び３７ｂに替えて、アレイバイアス回路を構成した一例を示している。各書込・消去ワード線１は、ビット線２が非選択の場合にＯＮされるｐＭＯＳＦＥＴ３７ａを介して接地線（０Ｖ）に接続されている。また、各ｐＭＯＳＦＥＴ３７ａと並列に書込・消去ワード線１選択時にＯＮされるｎＭＯＳＦＥＴ３７ｃも接続されている。各ｎＭＯＳＦＥＴ３７ｃのソースは共通にノードＮ１に接続されている。ノードＮ１には、消去動作時にＯＮされるｎＭＯＳＦＥＴ３７ｉのドレインが接続されている。ｎＭＯＳＦＥＴ３７ｉのソースには＋１／２×Ｖｒｅｓｅｔが印加されている。さらに、ノードＮ１には、出力抵抗として機能するｐＭＯＳＦＥＴ３７ｅを介してｎＭＯＳＦＥＴ３７ｇが接続されている。ｎＭＯＳＦＥＴ３７ｇのソースには＋１／２×Ｖｓｅｔが印加されており、ｎＭＯＳＦＥＴ３７ｇは書き込み動作時にＯＮされる。
【００４９】
一方、各ビット線２は、ビット線２が非選択の場合にＯＮされるｐＭＯＳＦＥＴ３７ｂを介して接地線（０Ｖ）に接続されている。また、各ｐＭＯＳＦＥＴ３７ｂと並列にビット線２選択時にＯＮされるｎＭＯＳＦＥＴ３７ｄも接続されている。各ｎＭＯＳＦＥＴ３７ｄのソースは共通にノードＮ２に接続されている。ノードＮ２には、消去動作時にＯＮされるｎＭＯＳＦＥＴ３７ｊのドレインが接続されている。ｎＭＯＳＦＥＴ３７ｊのソースには−１／２×Ｖｒｅｓｅｔが印加されている。さらに、ノードＮ２には、出力抵抗として機能するｐＭＯＳＦＥＴ３７ｆを介してｎＭＯＳＦＥＴ３７ｈが接続されている。ｎＭＯＳＦＥＴ３７ｈのソースには−１／２×Ｖｓｅｔが印加されており、ｎＭＯＳＦＥＴ３７ｈは書き込み動作時にＯＮされる。
【００５０】
この構成によれば、電流制限素子としてゲート電圧により制御可能なｐＭＯＳＦＥＴ３７ａ、３７ｂを使用しているため、図６に示す場合より柔軟性のある設計を図ることができる。
【００５１】
非選択バイアスに関して、接地電位に対してオフセットを与えることも可能であり、系全体の消費電力を削減することが可能となる。図９は、この場合のアレイバイアス回路を構成した一例を示す。図９は、図８に示すメモリセル部と回路構成が同じであり、印加される電圧を変更したものである。具体的には、ｐＭＯＳＦＥＴ３７ａ、３７ｂ、３７ｇ、３７ｈ、３７ｉ及び３７ｊのソースには、それぞれ所定の電圧Ｖ＿ｕｐ、Ｖ＿ｕｍ、Ｖｓｅｔ＿ｐ、Ｖｓｅｔ＿ｍ、Ｖｒｅｓｅｔ＿ｐ、Ｖｒｅｓｅｔ＿ｍが印加されている。
【００５２】
各電圧は、書き込み動作を考慮した場合、Ｖｓｅｔ＿ｐ−Ｖｓｅｔ＿ｍ＝Ｖｓｅｔ、Ｖｓｅｔ＿ｐ＞Ｖ＿ｕｐ、Ｖｓｅｔ＿ｐ＞Ｖ＿ｕｍ、Ｖ＿ｕｐ＞Ｖｓｅｔ＿ｍ、Ｖ＿ｕｍ＞Ｖｓｅｔ＿ｍの関係にあれば良い。一方、消去動作を考慮した場合、Ｖｒｅｓｅｔ＿ｐ−Ｖｒｅｓｅｔ＿ｍ＝Ｖｒｅｓｅｔ、Ｖｒｅｓｅｔ＿ｐ＞Ｖ＿ｕｐ、Ｖｒｅｓｅｔ＿ｐ＞Ｖ＿ｕｍ、Ｖ＿ｕｐ＞Ｖｒｅｓｅｔ＿ｍ、Ｖ＿ｕｍ＞Ｖｒｅｓｅｔ＿ｍの関係にあれば良い。また、これら条件を満たす限り、電圧Ｖ＿ｕｐ及びＶ＿ｕｍの大小関係については任意に決定することができる。なお、ビット線２の抵抗が大きい場合には、ビット線２の電圧降下が大きくなる恐れがあるので、読出ワード線３に適度な大きさの正の電圧を印加し、選択ビット線２を構成するチャネルの導電性を良くした状態で、書込・消去動作を行うことが望ましい。
【００５３】
［第１の実施の形態に係る半導体記憶装置の効果］
本実施の形態の半導体記憶装置によれば、メモリセルアレイ４１のパターンが極めて簡単であり、形成の困難なセル毎のコンタクト・ホールを含まない構造のメモリセルアレイ４１を実現することが可能である。そして、書込・消去ワード線１、読出ワード線３と、ビット線２とのラインアンドスペースのパターンによりＭＯＳＦＥＴが形成できるため、ＮＯＲ型のアーキテクチャを用いた場合よりも低い製造コストで高集積化を図ることが可能となる。
【００５４】
また、本実施の形態の半導体記憶装置によれば、読み出し動作時に抵抗変化材４に直接電流を流す必要がない。読み出し動作時に電流が抵抗変化材４に流れることにより抵抗変化材４の抵抗状態が意図せずに変化してしまう、いわゆる読み出しディスターブの発生を抑制することが可能となる。そのため、選択メモリセルＭＣから正確にデータを読み出すことができる。
【００５５】
なお、図６〜図９は、抵抗変化材４を同一極性の印加電圧で抵抗変化させる、いわゆるユニポーラ条件で動作させる場合の例であった。しかし、上述の実施の形態では、選択素子の極性を利用していないため、抵抗変化材４を逆方向の極性の印加電圧で抵抗変化させる、いわゆるバイポーラ条件で動作させることも可能である。この場合、単に書き込み動作と消去動作とで、電圧の極性を反転させてやればよい。そのため、制御回路の構成に大きな変更を加えることなく、バイポーラ条件で動作させることが可能である。
【００５６】
（第２の実施の形態）
次に、本発明の第２の実施の形態の半導体記憶装置について説明する。本実施の形態の半導体記憶装置において、半導体基板５１や、ＣＭＯＳ回路５２、動作に必要なデコーダ等の構成は、図１及び図２に示す上述の第１の実施の形態の半導体記憶装置と同様である。第１の実施の形態と対応する箇所には同一の符号を付してその説明を省略する。本実施の形態の半導体記憶装置は、メモリセルアレイ４１が３次元的に構成されている点において、第１の実施の形態と異なる。
【００５７】
［第２の実施の形態に係る半導体記憶装置の構成］
図１０及び図１１は、本発明の第２の実施の形態に係る半導体記憶装置のメモリセルアレイ４１の一部を示す斜視図、及び断面図である。図１１は、図１０のＩＩ−ＩＩ’線断面図である。なお、図１０では、メモリセルアレイ４１は、Ｚ方向の下部にある半導体基板５１（図示せず）とは層間絶縁膜により隔離されている。
【００５８】
図１０及び図１１に示すように、メモリセルアレイ４１には、図１０内のＸ方向に伸び、Ｙ方向及びＺ方向に所定のピッチをもって配列された複数本のビット線６２と、Ｚ方向に伸び、Ｘ方向及びＹ方向に所定のピッチをもって配列された複数本の柱状のワード線（６１、６３）が設けられている。ビット線６２はそれぞれ半導体基板５１（図示せず）に平行な方向に伸びている。ワード線には書込・消去ワード線６１と読出ワード線６３との２種類がある。書込・消去ワード線６１と読出ワード線６３とはＹ方向に交互に１本ずつ配置されている。書込・消去ワード線６１のＹ方向を向く２つの側面には、ＴｉＯ２を主成分とする薄膜状の抵抗変化材６４が形成されている。書込・消去ワード線６１、ビット線６２、及び抵抗変化材６４の間はそれぞれ電気的に接続されている。ビット線６２は、抵抗変化材６４を介して書込・消去ワード線６１と対向する面（第１面）とは反対側の面（第２面）が読出ワード線６３と対向するように、読出ワード線６３と交差している。読出ワード線６３のＹ方向を向く２つの側面には、例えば酸化シリコン（ＳｉＯ２）からなる絶縁膜６５が配置されている。読出ワード線６３は、絶縁膜６５を介してビット線６２と接している。
【００５９】
第１の実施の形態では、書込・消去ワード線１、読出ワード線３、及びビット線２が、いずれも半導体基板５１の表面に対し平行になるように配置されていた。これに対し、本実施の形態では、ビット線６２は半導体基板５１の表面に対し平行に、且つ複数層に亘り配置される。一方、書込・消去ワード線６１及び読出ワード線６３は半導体基板５１の表面に対し垂直方向に伸びるように形成されている。これによりメモリセルアレイ４１は、３次元的に構成されている。
【００６０】
さらに、書込・消去ワード線６１のＺ方向の上部の端部には、Ｙ方向に伸び、Ｘ方向に所定のピッチをもって配列された複数本のアレイワード線６６が接続されている。また、読出ワード線６３のＺ方向の下部の端部には、Ｙ方向に伸び、Ｘ方向に所定のピッチをもって配列された複数本のアレイワード線６７が接続されている。アレイワード線６６とアレイワード線６７とは、平行関係となり、Ｘ方向の位置が同じになるように配置されている。
【００６１】
書込・消去ワード線６１及び読出ワード線６３は、例えば金属的な導電性を示す高濃度不純物を含むシリコン（Ｓｉ）からなり、ビット線６２は、不純物濃度の低いｎ型半導体シリコン（Ｓｉ）からなる。読出ワード線６３、ビット線６２及び絶縁膜６５は、読出ワード線６３をゲート電極とし、ビット線６２をチャネルとするＭＯＳＦＥＴを形成している。この書込・消去ワード線６１、ビット線６２、読出ワード線６３、及び抵抗変化材６４により、１つのメモリセルＭＣが形成される。また、メモリセルアレイ４１は、例えば酸化シリコン（ＳｉＯ２）からなる層間絶縁膜（図示略）により、半導体基板５１を含む下層配線および上層配線から隔離されている。これにより、ビット線６２や抵抗変化材６４には、所望の電界以外の電界が印加されない構造となっている。
【００６２】
アレイワード線６７としては、結晶シリコン（Ｓｉ）基板上に形成された拡散層配線を用いることが可能である。また、アレイワード線６６は、通常の金属配線を用いてもよいし、リン（Ｐ）に代表される不純物を高濃度に含む、金属的な導電性を示すシリコン（Ｓｉ）から構成することも可能である。金属配線を用いた場合、配線抵抗を小さくすることが可能となる利点がある。図１０に示すように、本実施の形態の半導体記憶装置は、書込・消去ワード線６１、読出ワード線６３とビット線６２とが直交する位置関係となっている。この構成の場合、書込・消去ワード線６１、読出ワード線６３、及びビット線６２は単なるラインアンドスペースのパターンであれば良く、Ｘ方向及びＺ方向のずれを考慮する必要はない。従って、製造工程においてメモリセルアレイ４１内の位置合せ精度は極めて緩くすることが可能であり、製造を容易に行うことができる。そして、このような３次元構造を用いることにより、４Ｆ２の領域に多数ビットの情報を蓄えることのできる、超高集積化構造を実現することができる。
【００６３】
［第２の実施の形態に係る半導体記憶装置の動作］
このように形成された本実施の形態の半導体記憶装置の動作は、図４Ａ〜図５Ｂに示された第１の実施の形態の動作と同様に実行することができる。
【００６４】
読み出し動作時には、ビット線方向に直列に連なったメモリセルＭＣのうち、データ読み出し対象である選択メモリセルＭＣに対応する読出ワード線６３にアレイワード線６７を介して電圧Ｖｓｅｎｓｅ（負電圧）を印加する。データ読み出し対象外の非選択メモリセルＭＣに対応する読出ワード線６３にはアレイワード線６７を介して電圧Ｖｐａｓｓ（正の高電圧）を印加する。また、ビット線６２には、読み出し動作時に所定の電流が流れるように、一端に動作電圧Ｖｏｐ、他端に接地電圧Ｖｓが印加される。この読み出し動作時にビット線６２を流れる電流を検知することにより、選択メモリセルＭＣの抵抗状態を検知することが可能となる。
【００６５】
また、書き込み・消去動作時には選択されたメモリセルＭＣに接続された選択書込・消去ワード線６１にアレイワード線６６を介して動作電圧Ｖｏｐを印加する。選択されたメモリセルＭＣに接続された選択ビット線６２には接地電圧Ｖｓを印加する。また、非選択の書込・消去ワード線６１にアレイワード線６６を介して接地電圧Ｖｓを、非選択のビット線６２に動作電圧Ｖｏｐを印加する。動作電圧Ｖｏｐはセット動作時にはセット電圧Ｖｓｅｔに、リセット動作時にはリセット電圧Ｖｒｅｓｅｔに設定される。この電圧印加により書き込み・消去動作を実行することができる。
【００６６】
［第２の実施の形態に係る半導体記憶装置の効果］
本実施の形態の半導体記憶装置も、読み出し動作時に抵抗変化材６４に直接電流を流す必要がない。読み出し動作時に電流が抵抗変化材６４に流れることにより抵抗変化材６４の抵抗状態が意図せずに変化してしまう、いわゆる読み出しディスターブの発生を抑制することが可能となる。そのため、選択メモリセルＭＣから正確にデータを読み出すことができる。
【００６７】
そして、３次元的にメモリセルアレイ４１を構成した場合でも、電圧を印加する書込・消去ワード線６１、読出ワード線６３、及びビット線６２は個別に選択することができ、メモリセルアレイ４１中の不要な部分に流れる電流を大幅に削減することが可能となる。そのため、消費電力の削減や、動作マージンの拡大を図ることができる。
【００６８】
（第３の実施の形態）
次に、本発明の第３の実施の形態の半導体記憶装置について説明する。本実施の形態の半導体記憶装置において、半導体基板５１や、ＣＭＯＳ回路５２、動作に必要なデコーダ等の構成は、図１及び図２に示す上述の第１の実施の形態の半導体記憶装置と同様である。第１の実施の形態と対応する箇所には同一の符号を付してその説明を省略する。本実施の形態の半導体記憶装置も、メモリセルアレイ４１が３次元的に構成されている点において、第１の実施の形態と異なる。
【００６９】
［第３の実施の形態に係る半導体記憶装置の構成］
図１２及び図１３は、本発明の第３の実施の形態に係る半導体記憶装置のメモリセルアレイ４１の一部を示す斜視図、及び断面図である。図１３は、図１２のＩＩＩ−ＩＩＩ’線断面図である。なお、図１２では、メモリセルアレイ４１は、Ｚ方向の下部にある半導体基板５１（図示せず）とは層間絶縁膜により隔離されている。
【００７０】
図１２及び図１３に示すように、メモリセルアレイ４１には、図１２内のＸ方向に伸び、Ｙ方向及びＺ方向に所定のピッチをもって配列された複数本のビット線７２と、Ｙ方向に伸び、Ｘ方向及びＺ方向に所定のピッチをもって配列された複数本のワード線（７１、７３）が設けられている。ワード線には書込・消去ワード線７１と読出ワード線７３との２種類がある。書込・消去ワード線７１と読出ワード線７３とは、Ｚ方向に交互に配置されている。そして、ビット線７２が書込・消去ワード線７１と読出ワード線７３との間に挟まれるように形成される。ビット線７２、書込・消去ワード線７１、及び読出ワード線７３はそれぞれ半導体基板５１（図示せず）に平行な方向に伸びている。書込・消去ワード線７１のＺ方向を向く２つの側面には、ＴｉＯ２を主成分とする薄膜状の抵抗変化材７４が形成されている。書込・消去ワード線７１、ビット線７２、及び抵抗変化材７４の間はそれぞれ電気的に接続されている。ビット線７２は、抵抗変化材７４を介して書込・消去ワード線７１と対向する面（第１面）とは反対側の面（第２面）が読出ワード線７３と対向するように、読出ワード線７３と交差している。読出ワード線７３の上面（Ｚ方向を向く側面）には、例えば酸化シリコン（ＳｉＯ２）からなる絶縁膜７５が形成されている。読出ワード線７３は、この絶縁膜７５を介してビット線７２と接している。
また、上面において読出ワード線７３と対向するビット線７２には、その上面に沿って、例えば酸化シリコン（ＳｉＯ２）からなる絶縁膜７５’が形成されている。読出ワード線７３は、この絶縁膜７５’を介してビット線７２と接している。第２の実施の形態では、書込・消去ワード線６１及び読出ワード線６３は、半導体基板５１の表面に対し垂直方向に伸びるように形成されていた。しかし、本実施の形態では、書込・消去ワード線７１及び読出ワード線７３と、ビット線７２とは半導体基板５１の表面に対し垂直なＺ方向に積層するように配置され、メモリセルアレイ４１は３次元的に構成されている。この構成は、第１の実施の形態に示すメモリセルアレイ４１の構成をＺ方向に積層したものとみなすことができる。
【００７１】
書込・消去ワード線７１及び読出ワード線７３は、例えば金属的な導電性を示す高濃度不純物を含むシリコン（Ｓｉ）からなり、ビット線７２は、不純物濃度の低いｎ型半導体シリコン（Ｓｉ）からなる。読出ワード線７３、ビット線７２及び絶縁膜７５、７５’は、読出ワード線７３をゲート電極とし、ビット線７２をチャネルとするＭＯＳＦＥＴを形成している。この書込・消去ワード線７１、ビット線７２、読出ワード線７３、及び抵抗変化材７４により、１つのメモリセルＭＣが形成される。また、メモリセルアレイ４１は、例えば酸化シリコン（ＳｉＯ２）からなる層間絶縁膜（図示略）により、半導体基板５１を含む下層配線および上層配線から隔離されている。これにより、ビット線７２や抵抗変化材７４には、所望の電界以外の電界が印加されない構造となっている。
【００７２】
図１２に示すように、本実施の形態の半導体記憶装置は、書込・消去ワード線７１、読出ワード線７３とビット線７２とが直交する位置関係となっている。この構成の場合、書込・消去ワード線７１、読出ワード線７３、及びビット線７２は単なるラインアンドスペースのパターンであれば良く、Ｘ方向及びＹ方向のずれを考慮する必要はない。従って、製造工程においてメモリセルアレイ４１内の位置合せ精度は極めて緩くすることが可能であり、製造を容易に行うことができる。そして、このような３次元構造を用いることにより、４Ｆ２の領域に多数ビットの情報を蓄えることのできる、超高集積化構造を実現することができる。
【００７３】
［第３の実施の形態に係る半導体記憶装置の動作］
このように形成された本実施の形態の半導体記憶装置の動作は、図４Ａ〜図５Ｂに示された第１の実施の形態の動作と同様に実行することができる。
【００７４】
読み出し動作時には、ビット線方向に直列に連なったメモリセルＭＣのうち、データ読み出し対象である選択メモリセルＭＣに対応する読出ワード線７３に電圧Ｖｓｅｎｓｅ（負電圧）を印加する。データ読み出し対象外の非選択メモリセルＭＣに対応する読出ワード線７３には電圧Ｖｐａｓｓ（正の高電圧）を印加する。また、ビット線７２には、読み出し動作時に所定の電流が流れるように、一端に動作電圧Ｖｏｐ、他端に接地電圧Ｖｓが印加される。この読み出し動作時にビット線７２を流れる電流を検知することにより、選択メモリセルＭＣの抵抗状態を検知することが可能となる。
【００７５】
また、書き込み・消去動作時には選択されたメモリセルＭＣに接続された選択書込・消去ワード線７１に動作電圧Ｖｏｐを印加する。選択されたメモリセルＭＣに接続された選択ビット線７２には接地電圧Ｖｓを印加する。また、非選択の書込・消去ワード線７１に接地電圧Ｖｓを、非選択のビット線７２に動作電圧Ｖｏｐを印加する。動作電圧Ｖｏｐはセット動作時にはセット電圧Ｖｓｅｔに、リセット動作時にはリセット電圧Ｖｒｅｓｅｔに設定される。この電圧印加により書き込み・消去動作を実行することができる。
【００７６】
［第３の実施の形態に係る半導体記憶装置の効果］
本実施の形態の半導体記憶装置も、読み出し動作時に抵抗変化材７４に直接電流を流す必要がない。読み出し動作時に電流が抵抗変化材７４に流れることにより抵抗変化材７４の抵抗状態が意図せずに変化してしまう、いわゆる読み出しディスターブの発生を抑制することが可能となる。そのため、選択メモリセルＭＣから正確にデータを読み出すことができる。
【００７７】
そして、３次元的にメモリセルアレイ４１を構成した場合でも、電圧を印加する書込・消去ワード線７１、読出ワード線７３、及びビット線７２は個別に選択することができ、メモリセルアレイ４１中の不要な部分に流れる電流を大幅に削減することが可能となる。そのため、消費電力の削減や、動作マージンの拡大を図ることができる。
【００７８】
（第４の実施の形態）
次に、本発明の第４の実施の形態の半導体記憶装置について説明する。本実施の形態の半導体記憶装置において、半導体基板５１や、ＣＭＯＳ回路５２、動作に必要なデコーダ等の構成は、図１及び図２に示す上述の第１の実施の形態の半導体記憶装置と同様である。第１の実施の形態と対応する箇所には同一の符号を付してその説明を省略する。本実施の形態の半導体記憶装置も、メモリセルアレイ４１が３次元的に構成されている点において、第１の実施の形態と異なる。
【００７９】
［第４の実施の形態に係る半導体記憶装置の構成］
図１４及び図１５は、本発明の第４の実施の形態に係る半導体記憶装置のメモリセルアレイ４１の一部を示す斜視図、及び断面図である。図１５は、図１４のＩＶ−ＩＶ’線断面図である。なお、図１４では、メモリセルアレイ４１は、Ｚ方向の下部にある半導体基板５１（図示せず）とは層間絶縁膜により隔離されている。
【００８０】
本実施の形態の半導体記憶装置のメモリセルアレイ４１の構成は、第２の実施の形態の半導体記憶装置とほぼ同様である。本実施の形態と第２の実施の形態は、書込・消去ワード線６１、ビット線６２、読出ワード線６３、抵抗変化材６４及びアレイワード線６６、６７と、書込・消去ワード線８１、ビット線８２、読出ワード線８３、抵抗変化材８４及びアレイワード線８６、８７とがそれぞれ対応する。
【００８１】
本実施の形態のメモリセルアレイ４１は、絶縁膜８５がビット線８２の読み出しワード線６３と接する側面に沿って形成されている点において第２の実施の形態と異なる。絶縁膜８５や抵抗変化材８４は、書込・消去ワード線８１、読出ワード線８３とビット線８２との間に挟まれていればよく、書込・消去ワード線８１、読出ワード線８３又はビット線８２のいずれの側面に沿って設けるかは製造工程によって任意に選択できる。
【００８２】
［第４の実施の形態に係る半導体記憶装置の動作］
このように形成された本実施の形態の半導体記憶装置の動作は、図４Ａ〜図５Ｂに示された第１の実施の形態の動作と同様に実行することができる。
【００８３】
読み出し動作時には、ビット線方向に直列に連なったメモリセルＭＣのうち、データ読み出し対象である選択メモリセルＭＣに対応する読出ワード線８３にアレイワード線８７を介して電圧Ｖｓｅｎｓｅ（負電圧）を印加する。データ読み出し対象外の非選択メモリセルＭＣに対応する読出ワード線８３にはアレイワード線８７を介して電圧Ｖｐａｓｓ（正の高電圧）を印加する。また、ビット線８２には、読み出し動作時に所定の電流が流れるように、一端に動作電圧Ｖｏｐ、他端に接地電圧Ｖｓが印加される。この読み出し動作時にビット線８２を流れる電流を検知することにより、選択メモリセルＭＣの抵抗状態を検知することが可能となる。
【００８４】
また、書き込み・消去動作時には選択されたメモリセルＭＣに接続された選択書込・消去ワード線８１にアレイワード線８６を介して動作電圧Ｖｏｐを印加する。選択されたメモリセルＭＣに接続された選択ビット線８２には接地電圧Ｖｓを印加する。また、非選択の書込・消去ワード線８１にアレイワード線８６を介して接地電圧Ｖｓを、非選択のビット線８２に動作電圧Ｖｏｐを印加する。動作電圧Ｖｏｐはセット動作時にはセット電圧Ｖｓｅｔに、リセット動作時にはリセット電圧Ｖｒｅｓｅｔに設定される。この電圧印加により書き込み・消去動作を実行することができる。
【００８５】
［第４の実施の形態に係る半導体記憶装置の効果］
本実施の形態の半導体記憶装置も、読み出し動作時に抵抗変化材８４に直接電流を流す必要がない。読み出し動作時に電流が抵抗変化材８４に流れることにより抵抗変化材８４の抵抗状態が意図せずに変化してしまう、いわゆる読み出しディスターブの発生を抑制することが可能となる。そのため、選択メモリセルＭＣから正確にデータを読み出すことができる。
【００８６】
そして、３次元的にメモリセルアレイ４１を構成した場合でも、電圧を印加する書込・消去ワード線８１、読出ワード線８３、及びビット線８２は個別に選択することができ、メモリセルアレイ４１中の不要な部分に流れる電流を大幅に削減することが可能となる。そのため、消費電力の削減や、動作マージンの拡大を図ることができる。
【００８７】
［第４の実施の形態に係る半導体記憶装置の製造方法］
図１６〜図２４は、本実施の形態に係るメモリセルアレイ４１の製造方法を示す斜視図である。
【００８８】
まず、図１６に示すように、シリコン基板１０１（半導体基板）の片面に、ＣＶＤ法を用いてＳｉＯ２からなる層間絶縁膜１０３と、高濃度不純物を含むシリコン（Ｓｉ）膜１０２を交互に積層する。このシリコン膜１０２は、後の加工工程を経て、図１４及び図１５に示すビット線８２となる。そのため、シリコン膜１０２は、シリコン基板１０１に垂直なＺ方向に形成されるビット線８２の数に対応する数（本実施の形態では４層）だけ積層される。
【００８９】
次に、図１７に示すように、絶縁膜１０４及び絶縁膜１０５を介してエッチングマスク１０６を積層する。エッチングマスク１０６上にレジストパターンをフォトエッチング工程を用いて形成する。このレジストパターンをマスクとして反応性イオンエッチングによりエッチングマスク１０６をパターニングする。エッチングマスク１０６は、Ｘ方向に伸び、Ｙ方向に複数本が並ぶように形成される。
【００９０】
次に、図１８に示すように、絶縁膜１０５及びエッチングマスク１０６上にマスク材を堆積した後、エッチバックを行う。このエッチバックにより、エッチングマスク１０６のＹ方向側壁に沿って伸びる側壁マスク１０７を形成する。
【００９１】
次に、図１９に示すように、エッチングマスク１０６及び側壁マスク１０７をマスクとして反応性イオンエッチングにより層間絶縁膜１０３及びシリコン膜１０２をエッチングする。このエッチングはシリコン基板１０１まで達し、シリコン基板１０１の表面が露出するまで行う。
【００９２】
次に、図２０に示すように、エッチングにより露出したシリコン膜１０２の側面を酸化し、絶縁膜１０８を形成する。この絶縁膜１０８は、後の加工工程を経て、図１４及び図１５に示す絶縁膜８５となる。その後、シリコン膜１０２間を埋め込むように、シリコン基板１０１上に高濃度不純物を含むシリコン（Ｓｉ）膜１０９を堆積する。このシリコン膜１０９は、後の加工工程を経て、図１４及び図１５に示す読出ワード線８３となる。シリコン膜１０９は、シリコン基板１０１上にあらかじめ設けられている拡散層配線（図示せず）と接続する。
【００９３】
次に、図２１に示すように、後のエッチング工程に用いるためのエッチングマスク１１０をシリコン膜１０９上に堆積する。その後、ＣＭＰ（Chemical Mechanical Polishing）により、エッチングマスク１１０、エッチングマスク１０６及び側壁マスク１０７を平坦化する。
【００９４】
次に、図２２に示すように、エッチングマスク１０６のみを除去する。その後、エッチングマスク１１０及び側壁マスク１０７をマスクとして反応性イオンエッチングにより層間絶縁膜１０３及びシリコン膜１０２をエッチングする。このエッチングは、最下層の層間絶縁膜１０３が残存し、シリコン基板１０１まで到達しないように行う。
【００９５】
次に、図２３に示すように、エッチングにより露出したシリコン膜１０２の側面に抵抗変化材１１１を形成する。その後、抵抗変化材１１１間を埋め込むように、高濃度不純物を含むシリコン（Ｓｉ）膜１１２を堆積する。このシリコン膜１１２は、後の加工工程を経て、図１４及び図１５に示す書込・消去ワード線８１となる。シリコン膜１１２は、最下層の層間絶縁膜１０３により拡散層配線が形成されているシリコン基板１０１とは絶縁分離されている。その後、ＣＭＰにより、シリコン膜１１２を平坦化するとともにエッチングマスク１０７を除去する。
【００９６】
次に、図２４に示すように、全面に金属膜及びエッチングマスクを堆積した後、フォトエッチング工程を用いてエッチングマスク上にレジストパターンを形成する。このレジストパターンをマスクとして反応性イオンエッチングによりエッチングマスクをパターニングする。エッチングマスクは、Ｙ方向に伸び、Ｘ方向に複数本が並ぶように形成される。このエッチングマスクをマスクとして反応性イオンエッチングにより金属膜及びシリコン膜をエッチングする。このエッチングによりシリコン膜は、複数の書込・消去ワード線がＸ方向に並ぶように分離される。また、エッチングされた金属配線１１３が図１４及び図１５に示すアレイワード線８６となる。なお、金属配線１１３は、エッチングマスク１１０によりシリコン膜１０９とは絶縁分離されている。
【００９７】
このようにして、本実施の形態の半導体記憶装置を製造することができる。上述の製造方法でフォトエッチング工程を行う回数は２回であり、リソグラフィ工程コストの上昇を抑えることができる。また、シリコン膜１０２（ビット線８２）の間に交互に形成されるシリコン膜１０９（読出ワード線８３）及びシリコン膜１１２（書込・消去ワード線８１）は、側壁マスク１０７の間に交互に形成されるエッチングマスク１０６、１１０をマスクとしてエッチングされた開口に形成される。もし、読出ワード線８３及び書込・消去ワード線８１を製造する際に複数回のフォトエッチング工程を行うとすると、位置あわせずれが生じやすく、製造された読出ワード線８３や書込・消去ワード線８１、メモリセルＭＣ等の性能がばらつくおそれがある。しかし、上述の製造方法によれば、側壁マスク１０７を除去せず読出ワード線８３及び書込・消去ワード線８１の位置あわせがされるため、位置あわせずれや線幅のばらつきを抑制することができる。
【００９８】
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加、組み合わせ等が可能である。
【符号の説明】
【００９９】
ＭＣ・・・メモリセル、  １・・・行線（書込・消去ワード線）、  ２・・・列線（ビット線）、  ３・・・読出ワード線、  ４・・・抵抗変化材、  ５・・・絶縁膜、  ６、７・・・層間絶縁膜、  ３７・・・ＭＯＳＦＥＴ、  ４１・・・メモリセル配列、  ４２・・・書込・消去ワード線デコーダ、  ４３・・・ビット線デコーダ、  ４４・・・上位ブロック、  ４５・・・電源、  ４６・・・読出ワード線デコーダ、  ５１・・・シリコン基板、  ５２・・・ＣＭＯＳ回路、  ５３・・・メモリセルを含む層、  ５４・・・メモリセル部、  ５５・・・入出力部、  ６１、７１、８１・・・書込・消去ワード線、  ６２、７２、８２・・・ビット線、  ６３、７３、８３・・・読出ワード線、  ６４、７４、８４・・・抵抗変化材、  ６５、７５、８５・・・絶縁膜、  ６６、６７、８６、８７・・・アレイワード線、  １０１・・・シリコン基板、  １０２・・・シリコン膜、  １０３・・・層間絶縁膜、  １０４、１０５・・・絶縁膜、  １０６・・・エッチングマスク、  １０７・・・側壁マスク、  １０８・・・絶縁膜、  １０９・・・シリコン膜、  １１０・・・エッチングマスク、  １１１・・・抵抗変化材、  １１２・・・シリコン膜、  １１３・・・金属配線。
【図１】
0005508944.tif 000002
【図２】
0005508944.tif 000003
【図３Ａ】
0005508944.tif 000004
【図３Ｂ】
0005508944.tif 000005
【図４Ａ】
0005508944.tif 000006
【図４Ｂ】
0005508944.tif 000007
【図４Ｃ】
0005508944.tif 000008
【図５Ａ】
0005508944.tif 000009
【図５Ｂ】
0005508944.tif 000010
【図６】
0005508944.tif 000011
【図７】
0005508944.tif 000012
【図８】
0005508944.tif 000013
【図９】
0005508944.tif 000014
【図１０】
0005508944.tif 000015
【図１１】
0005508944.tif 000016
【図１２】
0005508944.tif 000017
【図１３】
0005508944.tif 000018
【図１４】
0005508944.tif 000019
【図１５】
0005508944.tif 000020
【図１６】
0005508944.tif 000021
【図１７】
0005508944.tif 000022
【図１８】
0005508944.tif 000023
【図１９】
0005508944.tif 000024
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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