(57)【特許請求の範囲】
【請求項１】
半導体基板上に、第１の絶縁膜，第１のゲート膜，第２の絶縁膜，及び第２のゲート膜が積層された層構成を有し、前記第１の絶縁膜下のチャネル領域を挟んで両側にソース領域及びドレイン領域がそれぞれ形成された２層ゲート構成の第１のトランジスタを設けてなる不揮発性メモリセルと、前記第１のトランジスタと同じ層構成であり、且つ前記第２の絶縁膜に開口を設けて前記第１のゲート膜と前記第２のゲート膜が電気的に接続された２層ゲート構成の第２のトランジスタを設けてなる選択トランジスタとを有し、前記不揮発性メモリセルがソース／ドレイン方向に複数個直列に接続され、この直列接続部の両端に前記選択トランジスタがそれぞれ接続されたＮＡＮＤセルユニットを、複数個配設してなる第１のメモリセルアレイと、
前記基板上に、前記第２のトランジスタと同じ層構成の第３のトランジスタを設けてなるセルトランジスタと、前記第１又は第２のトランジスタと同一の層構成とソース相当領域及びドレイン相当領域を備え、前記第１のゲート膜がプレート線に接続されている第１のＭＯＳキャパシタとを有し、前記セルトランジスタのソース領域に前記第１のＭＯＳキャパシタのソース相当領域が接続されたＤＲＡＭセルを、複数個配設してなる第２のメモリセルアレイと、
を具備したことを特徴とする複合メモリ。
【請求項２】
前記第１のＭＯＳキャパシタの閾値電圧は−３Ｖより負の値に設定されていることを特徴とする請求項１記載の複合メモリ。
【請求項３】
前記プレート線は、スタンドバイ時にビット線動作の“Ｈ”レベル側の電位よりも高い電圧に設定され、前記ＤＲＡＭセルのアクセス時に０Ｖに下げられた後、データを書き込むため前記スタンドバイ時の電位に戻されることを特徴とする請求項１又は２に記載の複合メモリ。
【請求項４】
前記ＤＲＡＭセルにおいて、“Ｈ”レベルを記憶している前記セルトランジスタのソース電位は、前記プレート線のスタンドバイ時の電位よりも高い値に設定されることを特徴とする請求項３記載の複合メモリ。
【請求項５】
前記第２のメモリセルアレイにおいて、前記第１のＭＯＳキャパシタのソース／ドレイン方向と直交する方向のゲート幅の方が、前記セルトランジスタのゲート幅よりも広いことを特徴とする請求項１〜４の何れかに記載の複合メモリ。
【請求項６】
半導体基板上に、第１の絶縁膜，第１のゲート膜，第２の絶縁膜，及び第２のゲート膜が積層された層構成を有し、前記第１の絶縁膜下のチャネル領域を挟んで両側にソース領域及びドレイン領域がそれぞれ形成された２層ゲート構成の第１のトランジスタを設けてなる不揮発性メモリセルと、前記第１のトランジスタと同じ構成であり、且つ前記第２の絶縁膜に開口を設けて前記第１のゲート膜と前記第２のゲート膜が電気的に接続された２層ゲート構成の第２のトランジスタを設けてなる選択トランジスタとを有し、前記不揮発性メモリセルがソース／ドレイン方向に複数個直列に接続され、この直列接続部の両端に前記選択トランジスタがそれぞれ接続された第１のＮＡＮＤセルユニットを、複数個配設してなる第１のメモリセルアレイと、
前記基板上に、前記第１のトランジスタと同じ層構成の第３のトランジスタがソース／ドレイン方向に複数個直列に接続され、この直列接続部の両端に前記第２のトランジスタと同じ層構成の第４のトランジスタがそれぞれ接続された第２のＮＡＮＤセルユニットを、複数個配設してなる第２のメモリセルアレイと、
を具備してなり、
前記第１のメモリセルアレイは、前記第１のトランジスタの閾値電圧の変化の違いで情報を記憶する不揮発性メモリとして機能し、
前記第２のメモリセルアレイは、前記第２のＮＡＮＤセルユニットの前記第３トランジスタのゲート膜と、チャネルノード、前記ソース／ドレインとの間に蓄積された電荷の変化による電位の違いで、情報を記憶する揮発性メモリとして機能することを特徴とする複合メモリ。
【請求項７】
前記第２のメモリセルアレイは、前記第１のメモリセルアレイ内のＮＡＮＤセルユニットに一度にプログラムできる容量の２倍以上の容量を持つことを特徴とする請求項１記載の複合メモリ。
【請求項８】
前記第１のトランジスタの第１のゲート膜は第１のワード線に接続され、前記ＮＡＮＤセルユニットの一端は第１のビット線に接続され、他端はソース線に接続され、前記第３のトランジスタの第１のゲート膜は第２のワード線に接続され、ドレイン領域は第２のビット線に接続されていることを特徴とする請求項１記載の複合メモリ。
【請求項９】
前記第２のワード線は、待機時に第１の電位に設定され、選択動作時は第１の電位よりも高い第２の電位に設定された後、更に第２の電位より高い第３の電位に上昇し、その後に第２の電位に降下し、更に第１の電位に下げられることを特徴とする請求項８記載の複合メモリ。
【請求項１０】
前記第２のワード線の電位は、前記第２のビット線にセルデータが読み出され、センスアンプ回路で前記第２のビット線の電位が増幅開始された後、第３の電位に上昇されることを特徴とする請求項９記載の複合メモリ。
【請求項１１】
前記第１又は第２のトランジスタと同一の層構成とソース相当領域及びドレイン相当領域を備え、前記第１のゲート膜がダミープレート線に接続された第２のＭＯＳキャパシタと、
前記第２のＭＯＳキャパシタのソース相当領域にソースが接続され、ドレインが第１の電源に接続され、ゲートに書込み制御信号が供給される第４のトランジスタと、
前記第２のＭＯＳキャパシタのドレイン相当領域にソースが接続され、ドレインがそれぞれ異なる前記第２のビット線に接続され、ゲートがダミーワード線に接続された２つの第５のトランジスタと、が更に設けられ、
前記第２のＭＯＳキャパシタと第４及び第５のトランジスタから参照ビット線電位発生回路が構成されることを特徴とする請求項８記載の複合メモリ。
【請求項１２】
前記第２のメモリセルアレイの動作時、前記書込み制御信号は High レベルから Low レベルに下げられ、その後、ダミープレート線及びダミーワード線は Low レベルから High レベルに遷移し、その後、ダミーワード線は Low レベルに下げられた後、書込み制御信号は High レベルに、ダミープレート線は Low レベルに下げられることを特徴とする請求項１１記載の複合メモリ。
【請求項１３】
前記第１又は第２のトランジスタと同じ層構成を有し、“１”データ電位を記憶する第２のＭＯＳキャパシタと、前記第２のＭＯＳキャパシタに記憶された“１”データの電荷を半分に分割して２つの参照ビット線に供給する回路と、を含むダミーセル回路を更に有することを特徴とする請求項８記載の複合メモリ。
【請求項１４】
前記第１又は第２のトランジスタと同じ層構成を有し、“０”データ電位を記憶する第２のＭＯＳキャパシタと、前記第１又は第２のトランジスタと同じ層構成を有し、“１”データ電位を記憶する第３のＭＯＳキャパシタと、前記第２及び第３のＭＯＳキャパシタに記憶された“１”データと“０”データを平均化して参照ビット線に供給する回路と、を含むダミーセル回路を更に有することを特徴とする請求項８記載の複合メモリ。
【請求項１５】
前記第２のメモリセルアレイ端に接続されたセンスアンプ回路と、
特定のカラムのセンスアンプ回路で増幅したデータを外部に読み出すためのカラム選択回路とそれを制御する複数のカラム選択線と、
前記カラム選択線は前記複数の第２のビット線対毎に、前記第２のメモリセルアレイ上を配設され、前記カラム選択線と前記複数の第２のビット線対各々との寄生容量が等しくなるように、前記カラム選択線は、前記第２のメモリセルアレイ上を蛇行して配設されることを特徴とする請求項８記載の複合メモリ。
【請求項１６】
前記第１のメモリアレイ端で前記第１のビット線は第１のセンスアンプ回路に接続され、前記第２のメモリセルアレイ端で前記第２のビット線は第２のセンスアンプ回路に接続され、前記複数の第１のセンスアンプ回路毎に、前記複数の第１のセンスアンプ回路の１つを前記第２のセンスアンプ回路に接続する回路を有することを特徴とする請求項８記載の複合メモリ。
【請求項１７】
前記複数の第１のセンスアンプ回路と前記第２のセンスアンプ回路との組み合わせによるデータの転送を、前記組み合わせで並列して同時に行うことを特徴とする請求項１６記載の複合メモリ。
【請求項１８】
前記第１のメモリセルアレイの第１のビット線は、該第１のビット線からのデータを読み出し、該第１のビット線にデータを書込むための情報を記憶する第１のラッチ回路に接続され、
前記第１のメモリセルアレイのページバッファとして機能する前記第２のメモリセルアレイの第２のビット線は、該第２のビット線からのデータを読み出し、該第２のビット線にデータを書込むための情報を記憶する第２のラッチ回路に接続され、
前記複数第２のラッチ回路毎に対して、該第２のラッチ回路の情報と前記第１のラッチ回路の情報とを入力として、論理演算を行う論理演算回路と、
前記論理演算回路の演算結果を、前記第２のラッチ回路の１つ或いは前記第１のラッチ回路に戻すコントローラと、
を更に有することを特徴とする請求項８記載の複合メモリ。
【請求項１９】
前記第１のラッチ回路の数に対して前記第２のラッチ回路の数は少なく、異なるアドレスの前記第１のラッチ回路の情報に対しては、時分割で、前記第２のメモリセルアレイの異なる前記第２のワード線を選択し、前記第２のメモリセルアレイから前記第２のラッチ回路に読み出した情報と論理演算することを特徴とする請求項１８に記載の複合メモリ。
【請求項２０】
前記第２のメモリセルアレイは複数個配置され、これら複数の第２のメモリセルアレイは、同時に動作することを特徴とする請求項１８に記載の複合メモリ。
【請求項２１】
前記第２のメモリセルアレイは複数個配置され、これら複数の第２のメモリセルアレイは、駆動タイミングをずらして動作することを特徴とする請求項１８に記載の複合メモリ。
【請求項２２】
前記複数の第１のラッチ回路の情報は、前記複数の論理演算回路に対して、時分割で転送されることを特徴とする請求項１８に記載の複合メモリ。
【請求項２３】
論理演算回路は、演算結果を記憶するラッチ回路を有することを特徴とする請求項１８に記載の複合メモリ。
【請求項２４】
前記第１のラッチ回路と前記論理演算回路との間のデータの転送は、０．５Ｖ以下の小振幅で行うことを特徴とする請求項１８に記載の複合メモリ。
【請求項２５】
前記第１のラッチ回路と前記論理演算回路との間のデータの転送は、２本の信号線での差動転送であることを特徴とする請求項１８に記載の複合メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ＮＡＮＤフラッシュメモリにＤＲＡＭを混載した複合メモリに関する。
【背景技術】
【０００２】
電気的に書き換え可能な不揮発性メモリには、主にＮＯＲ型とＮＡＮＤ型がある。ＮＯＲ型は、高速読み出しが可能で読み出し回数も多いために携帯機器の命令コード記憶として使われているが、書き込みの実効バンド幅が小さいためにファイル記録には適していない。一方、ＮＡＮＤ型はＮＯＲ型に比べて、アクセス速度，書き込みプログラム速度，及び消去時間は遅い。しかし、バースト読み出しが可能で実効バンド幅が高く、一度にプログラム，消去できるビット数が多く、更にバーストでライトデータを取り込み一度に多数のビットをプログラムできるために実効バンド幅が高い。このため、各種メモリカードやＵＳＢメモリ等に用いられ、最近では携帯電話のメモリ等に用いられている。さらに、数百ＧバイトのＮＡＮＤフラッシュメモリが実現できれば、ＰＣ用途のＨＤＤ代替も可能になる。
【０００３】
このようなＮＡＮＤフラッシュメモリに代表される不揮発性メモリは、書き込み時間が２００μｓ以上、読み出し時間が５０μｓ以上と長いため、一時的なデータ保存のための高速動作が可能なページバッファが必要となる。現在、ＮＡＮＤフラッシュメモリには、従来のＤＲＡＭセルに必要な単位面積当たりの容量が大きいトレンチやスタックなどのキャパシタ素子が無いため、製造プロセスの大幅な変更なしにはＤＲＡＭセルを作製することはできない。このため、上記のページバッファには、セル面積が大きいＳＲＡＭセルが用いられている。
【０００４】
従って、ページバッファの容量を増やしてＮＡＮＤフラッシュメモリの性能を上げようとすると、チップ面積が大幅に大きくなってしまう。また、高速のバッファとしてＳＲＡＭセルの代わりにＤＲＡＭセルを用いると、製造プロセスの大幅な変更を必要とし、製造コストの大幅な増大を招いてしまう問題があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１２９０４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の一実施形態は、製造コストの大幅な上昇を招くことなくＮＡＮＤフラッシュメモリにＤＲＡＭセルを混載することができ、且つチップ面積の大幅の増大を招くことなくシステム性能の向上をはかり得る複合メモリを提供する。
【課題を解決するための手段】
【０００７】
実施形態に係る複合メモリは、半導体基板上に、第１の絶縁膜，第１のゲート膜，第２の絶縁膜，及び第２のゲート膜が積層された層構成を有し、前記第１の絶縁膜下のチャネル領域を挟んで両側にソース領域及びドレイン領域がそれぞれ形成された２層ゲート構成の第１のトランジスタを設けてなる不揮発性メモリセルと、前記第１のトランジスタと同じ層構成であり、且つ前記第２の絶縁膜に開口を設けて前記第１のゲート膜と前記第２のゲート膜が電気的に接続された２層ゲート構成の第２のトランジスタを設けてなる選択トランジスタとを有し、前記不揮発性メモリセルがソース／ドレイン方向に複数個直列に接続され、この直列接続部の両端に前記選択トランジスタがそれぞれ接続されたＮＡＮＤセルユニットを、複数個配設してなる第１のメモリセルアレイと、前記基板上に、前記第２のトランジスタと同じ層構成の第３のトランジスタを設けてなるセルトランジスタと、前記第１又は第２のトランジスタと同一の層構成とソース相当領域及びドレイン相当領域を備え、前記第１のゲート膜がプレート線に接続されている第１のＭＯＳキャパシタとを有し、前記セルトランジスタのソース領域に前記第１のＭＯＳキャパシタのソース相当領域が接続されたＤＲＡＭセルを、複数個配設してなる第２のメモリセルアレイと、を具備したことを特徴とする。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係わる複合メモリの素子構造を示す断面図と平面図。
【図２】第１の実施形態の複合メモリに用いた不揮発性メモリセル及び選択トランジスタの素子構造を示す断面図。
【図３】図２の不揮発性メモリセル及び選択トランジスタを用いたＮＡＮＤセルユニットの回路構成を示す等価回路図。
【図４】第１の実施形態の複合メモリに用いたセルトランジスタ及びＭＯＳキャパシタの素子構造を示す断面図。
【図５】図４のセルトランジスタ及びＭＯＳキャパシタを用いたＤＲＡＭセルの回路構成を示す等価回路図。
【図６】第１の実施形態の複合メモリに用いたＤＲＡＭセルの別の素子構造例を示す断面図。
【図７】図４のセルトランジスタ及びＭＯＳキャパシタを用いたＤＲＡＭセルの素子構造を示す平面図。
【図８】図５のＤＲＡＭセルの動作を説明するためのタイミングチャート。
【図９】第１の実施形態の複合メモリに用いたセンスアンプの構成を示す回路構成図。
【図１０】ＤＲＡＭのデプレッション・インプランテーションを行うＭＯＳキャパシタ部の閾値電圧の設定方法を説明するための図。
【図１１】図１０のグラフにおける“０”データ保持時及び“１”データ保持時の各部の電位を示す図。
【図１２】第２の実施形態を説明するためのもので、ＮＡＮＤフラッシュメモリに搭載されたＤＲＡＭセルの別の動作例を示すタイミングチャート。
【図１３】第３の実施形態に用いたＤＲＡＭセルの構造を示す平面図と断面図。
【図１４】第４の実施形態に用いたＤＲＡＭセルの構造を示す平面図と断面図。
【図１５】第５の実施形態に用いたＤＲＡＭセルの構造を示す平面図と断面図。
【図１６】第５の実施形態に用いたＤＲＡＭセルの動作を説明するための図。
【図１７】第６の実施形態に用いたＤＲＡＭセルの構成及び動作を説明するための図。
【図１８】第６の実施形態に用いたＤＲＡＭセルの素子構造を示す断面図と平面図。
【図１９】図１８のＤＲＡＭセルのフラッシュメモリ動作を説明するための図。
【図２０】従来のＮＡＮＤフラッシュメモリの問題点を説明するための図。
【図２１】第７の実施形態に係わる複合メモリの構成を示す図。
【図２２】第８の実施形態に係わる複合メモリを説明するための回路構成図とタイミングチャート。
【図２３】第９の実施形態に係わる複合メモリの構成を示すブロック図。
【図２４】第１０の実施形態に係わる複合メモリの要部構成を示す回路構成図。
【図２５】第１１の実施形態に係わる複合メモリの要部構成を示す回路構成図。
【図２６】第１２の実施形態に係わる複合メモリの構成を示すブロック図。
【図２７】第１３の実施形態に係わる複合メモリにおけるデータ転送方法を説明するための図。
【図２８】第１４の実施形態に係わる複合メモリにおけるデータ転送方法を説明するための図。
【図２９】第１５の実施形態に用いたＤＲＡＭセルの動作を説明するためのタイミングチャート。
【図３０】第１６の実施形態に用いたＤＲＡＭセルの参照電圧発生回路を示す図。
【図３１】第１７の実施形態に用いたＤＲＡＭセルの参照電圧発生回路を示す図。
【図３２】第１７の実施形態に用いたＤＲＡＭセルの参照電圧の誤差を示す図。
【図３３】第１８の実施形態に用いたＤＲＡＭセルのワード線の駆動方式を示す図。
【図３４】第１９の実施形態に用いたＤＲＡＭセルにおけるカラム選択線の配設方式を示す図。
【図３５】第１９の実施形態に用いたＤＲＡＭセルにおけるカラム選択線の配設方式を示す図。
【図３６】第２０の実施形態に係わる複合メモリの要部構成を示す回路構成図。
【図３７】第２１の実施形態に係わる複合メモリの構成を示す図。
【図３８】第２２の実施形態に用いたＤＲＡＭ部分のセンスアンプ部のラッチ回路と論理演算回路を示す図。
【図３９】第２３の実施形態に係わる複合メモリのプログラム動作例を示す図。
【図４０】第２４の実施形態に係わる複合メモリのプログラム動作例を示す図。
【発明を実施するための形態】
【０００９】
以下、実施の形態について、図面を参照して説明する。
【００１０】
（第１の実施形態）
図１（ａ）（ｂ）は、第１の実施形態に係わる複合メモリの素子構造を説明するためのもので、（ａ）は断面図、（ｂ）は平面図である。
【００１１】
ｐ型半導体基板１０上の一部にｎ型ウェル１１が形成され、このｎ型ウェル１１内にｐ型ウェル１２が形成されている。ｐ型ウェル１２の表面上に不揮発性メモリセル（第１のトランジスタ）１００と選択トランジスタ（第２のトランジスタ）２００を設けることによりＮＡＮＤセルユニットが形成されている。
【００１２】
また、基板１０の別の領域にｎ型ウェル１１が形成され、このｎ型ウェル１１内にｐ型ウェル１２が形成されている。このｐ型ウェル１２上に不揮発性メモリセルと同じ構成のセルトランジスタ（第３のトランジスタ）３００及びＭＯＳキャパシタ（第４のトランジスタ）４００を設けることによりＤＲＡＭセルが形成されている。
【００１３】
なお、ＢＬはデータの読み出し、書き込みを行うビット線を示し、ＷＬはワード線、ＰＬはプレート線を示す。ＦＧは浮遊ゲート、ＣＧは制御ゲート、ＡＡは拡散層を示す。Ｍ１は第１のメタル層、ＳＬＣはソースコンタクト、ＢＬＣはビット線コンタクトである。Ｃ−ＦＧ−ＣＧはゲート電極ＣＧとＦＧ間の接続コンタクト、Ｃ−ＡＡ−Ｍ１はＡＡとＭ１の接続コンタクトである。図１（ａ）に示すように、ＡＡとＭ１の間にメタル層Ｍ０を挿入しても良い。
【００１４】
不揮発性メモリセル１００は、図２（ａ）に示すように、ｐ型ウェル１２上にトンネル絶縁膜（第１の絶縁膜）１３を介して浮遊ゲート（第１のゲート電極）１４を形成し、その上に電極間絶縁膜（第２の絶縁膜）１５を介して制御ゲート（第２のゲート電極）１６を形成し、更にゲート下のチャネルを挟んでソース／ドレイン領域１７，１８を設けたものである。このメモリセル１００は、浮遊ゲート１４に対して電子の注入（Program）又は電子の放出（Erase）を行うことによりデータを記憶する。読み出し時は、このメモリセル１００の閾値電圧Ｖｔが変化することを利用して、メモリセル１００のソース／ドレイン端子間に電流が流れるか否かで、“０”，“１”データを判断する動作となる。
【００１５】
選択トランジスタ２００は、図２（ｂ）に示すように、図２（ａ）の構成に加え、電極間絶縁膜１５に開口を設け、この開口内に導電膜１９を埋め込むことにより、第１のゲート電極１４と第２のゲート電極１６を電気的に接続したものである。
【００１６】
図３に示すように、不揮発性メモリセル１００がソース／ドレイン方向に複数個直列に接続されてメモリストリングが構成され、このメモリストリングの両端にそれぞれ選択トランジスタ２００を接続することにより、ＮＡＮＤセルユニットが構成されている。ＮＡＮＤセルユニットのソース側はＳＬＣを介してソース線に接続され、ドレイン側はＢＬＣを介してビット線ＢＬに接続されている。
【００１７】
セルトランジスタ３００は、図４（ａ）に示すように、前記図２（ｂ）に示す選択トランジスタ２００と同じ構成となっている。ＭＯＳキャパシタ４００は、図４（ｂ）に示すように、前記図２（ｂ）に示す選択トランジスタ２００と同じ構成となっている。但し、ゲート下のチャネル領域に、デプレッション型にするためのインプラ領域（ｎ- 領域）２０が形成されており、ＤタイプのｎＭＯＳキャパシタとなっている。また、キャパシタ容量を稼ぐためにゲート部の面積が大きくなっている。
【００１８】
セルトランジスタ３００は、ゲートがワード線ＷＬに接続され、ドレインがビット線ＢＬに接続され、ソースがＭＯＳキャパシタ４００のソースに接続されている。ＭＯＳキャパシタ４００は、ゲートがプレート線ＰＬに接続され、ゲートとウェル間でキャパシタを構成している。即ち、図５（ａ）に示すように接続されて、セルトランジスタ３００とＭＯＳキャパシタ４００でＤＲＡＭセルを構成している。
【００１９】
このＤＲＡＭセルでは、ワード線ＷＬでセルを選択し、ＤタイプのＭＯＳキャパシタのプレート線ＰＬとセルノード間に電荷を貯めて、“０”と“１”の情報を記憶する。等価回路としては、図５（ａ）が正しいが、実際の容量は図５（ｂ）に示すようになる。即ち、ＦＧとデプレッション・インプランテーションで直下に形成されたｎ- 領域２０と間の容量と、ｎ- 領域２０とｐ型ウェル１２間に形成された容量と、ＡＡ層のセルノードとｐ型ウェル間に形成された容量と、セルノードとその他ＦＧからＣＦの側壁及びワード線ＷＬからＣＧの側壁との容量等の合計の容量となる。
【００２０】
図６は、ＰＬとＦＧ間の接続コンタクトが無い場合の例を示す。ＦＧが完全にフローティングになった場合である。ＰＬとデプレッション・インプランテーションを注入したチャネル間の容量はＰＬ−ＦＧ、ＦＧ−チャネル間の２つのキャパシタの直列容量となり、前記図４（ｂ）に比べて容量値は小さくなるが、ＦＧ−チャネル間のトンネル酸化膜とＰＬ−ＦＧ間の絶縁膜間で電界を２分することができるため、耐圧は約２倍になる。従って、セルノードの“１”データと“０”データの書き込み電位の電位差が２倍にできるので、セルトランジスタのソース（セルノード）部の耐圧は多少問題になるが、蓄積電荷としてはそれほど悪化しない。
【００２１】
セルトランジスタのカットオフ特性を実現するデプレッション・インプランテーションがＮＡＮＤフラッシュメモリのインプランテーションと同じにできれば、特殊なトレンチやスタックのキャパシタ工程無しで、ＮＡＮＤフラッシュメモリとＤＲＡＭセルを同一チップ上に形成できる。このように、ＮＡＮＤセルユニットとＤＲＡＭセルは同じ構造であるため、同じプロセスを用いて形成できる。即ち、ＤＲＡＭセルは、通常のスタックドキャパシタやトレンチキャパシタを持つＤＲＡＭ構造とは異なり、ＮＡＮＤフラッシュメモリと同じプロセスで、同じチップ上に形成することができる。
【００２２】
このように本実施形態では、小さい面積で大きな容量を実現するスタックやトレンチのキャパシタは存在しないが、ＮＡＮＤフラッシュメモリに存在する厚いゲート酸化膜やノードが薄い耐圧の高いｐｎジャンクションを利用してＤＲＡＭセルを形成している。そして、“０”データは０Ｖであるが、“１”データは高い３〜５Ｖの電圧を平面キャパシタに書き込むことで、必要な電荷量Ｑ＝容量Ｃ×電圧Ｖを達成することができる。なお、３〜５Ｖの電圧は電源Ｖｄｄ＝３．３Ｖよりも高い電圧であり、現在のＤＲＡＭの“１”と“０”データの差である１．２Ｖ程度と比べると高いものである。
【００２３】
図７（ａ）（ｂ）は本実施形態に用いたＤＲＡＭセルのレイアウト構造を説明するためのもので、１ビットの情報を記憶する１個のメモリセル構造を上向から見た平面図である。
【００２４】
図７（ａ）では、ワード線ＷＬとプレート線ＰＬは上下に走り、これらの配線下に、ＦＧと、セルノードになるＭＯＳキャパシタと拡散層ＡＡと、セルトランジスタが形成される。セルトランジスタを介してセルトランジスタのドレイン側はＣ−ＡＡ−Ｍ１を介してメタル層のビット線ＢＬに接続される。ＭＯＳキャパシタをデプレッション化するインプランテーションは、キャパシタ全体を囲うように配置される。
【００２５】
キャパシタ側のＡＡの形状に比べて、セルトランジスタ側のＡＡの形状は小さく形成される。これは、セルトランジスタのドレイン側のビット線ＢＬに接続されるＡＡの寄生容量を減らしつつ、キャパシタ容量を増やす効果がある。また、ＭＯＳキャパシタとセルトランジスタ間のＡＡの面積もできるだけ大きくなるように、ＭＯＳキャパシタからの出っ張りが大きくなるようにレイアウトされている。これは、この部分のＡＡとｐ型ウェル間の容量を増やすためである。また、このＡＡとＣＧ，ＦＧとの間の側壁容量を増やす効果がある。
【００２６】
図７（ｂ）はＭＯＳキャパシタのＡＡ幅と、セルトランジスタのチャネル幅が同じ場合の例を示す。ＡＡを曲げる必要が無くなり、ＭＯＳキャパシタとセルトランジスタ間のＡＡ面積も増加する。欠点は、図７（ａ）に比べてＢＬ容量が大きくなる点であり、その他の効果は、図７（ａ）と同じである。
【００２７】
後述する図８の動作をするとＰＬ線駆動は、容量の大きいＭＯＳキャパシタの駆動を伴い、ＰＬの動作が遅くなる。そこで、図７（ａ）（ｂ）共に、プレート線を一定間隔で接続するシャント用の第２メタル層Ｍ２で形成したプレート線（図示せず）を縦方向に配置すればよい。さらに、ワード線に関しても、シャント用の第のメタル層で形成されたワード線（図示せず）を縦方向に配置すればよい。これらにより、ＰＬの動作の遅れを抑制して高速化が実現できる。
【００２８】
図８（ａ）は、本実施形態に用いたＤＲＡＭセルの動作例を示すタイミングチャートである。この動作を本実施形態の図５（ａ）に適用すると、セル内部には高い電圧が印加されるが、ビット線側の印加電圧を抑えることができる。
【００２９】
スタンバイ時は、プレート線ＰＬ＝３．４Ｖとして、“０”データなら０Ｖ、“１”データなら４Ｖの電位を記憶している。次に、ワード線ＷＬを３．４Ｖに上げると、０ＶにプリチャージしてあったビットＢＬに電荷が読み出され“０”データなら０Ｖ、“１”データなら、Ｑ＝セル容量Ｃ×４Ｖの電荷が読み出される。例えば、Ｃが３ｆＦの場合、３ｆＦ×４Ｖ＝１２ｆＣが読み出される。ビット線容量が７０ｆＦの場合、電位は１７０ｍＶとなる。参照ＢＬ電位を８５ｍＶに設定すると、“０”データでは−８５ｍＶ、“１”データでは＋８５ｍＶの信号が得られる。
【００３０】
このように、通常ＤＲＡＭのキャパシタ容量２０〜４０ｆＦに比べて小さいキャパシタ容量でも十分なセル信号が得られる。
【００３１】
次に、この信号差を増幅して、“０”データは０Ｖ、“１”データは２．２Ｖに増幅する。次に、ワードＷＬの電位が高い３．４Ｖの間に、プレート線ＰＬを０Ｖに下げる。セルトランジスタがＯＮしているため、セルノードに“０”データは０Ｖ、“１”データは２．２Ｖが書き戻される。次に、ワード線ＷＬを２．２Ｖ程度に下げる。このとき、“０”データの場合は、セルトランジスタのソース，ドレインが０ＶであるためセルトランジスタがＯＮしているが、“１”データの場合は、セルトランジスタのソース，ドレインが２．２ＶであるためセルトランジスタはＯＦＦ状態になる。
【００３２】
次に、０Ｖに落としてあったプレート線ＰＬを３．４Ｖにまでブートアップさせる。このとき、ＰＬとセルノード間の容量（主にＭＯＳキャパシタのトンネル酸化膜部の容量）によるカップリングにより、セルノードもブートアップする。セルノードの容量比率によるが、この構造では、２．２Ｖの“１”データのセルノードが４Ｖ程度にブートアップする。一方、“０”データは０Ｖに設定してあり、ＰＬを４Ｖに上げても、セルトランジスタがＯＮしている状態なので、セルノード電位は０ＶのＢＬ電位に引かれ０Ｖのままである。
【００３３】
最後にワード線ＷＬが０Ｖに下げられ、ビット線ＢＬが０Ｖにプリチャージされ、動作が終了する。最終的には、スタートと同じ、セルノードは“０”データが０Ｖ、“１”データが４Ｖの高い電位になる分の電荷がメモリセルに蓄積される訳である。
【００３４】
このＰＬ駆動の方式を適用すると、セルは０Ｖ〜４Ｖで振幅して、本構造のＭＯＳキャパシタと合わせて十分な電荷が蓄積できつつ、ビット線の振幅を２．２Ｖ程度に抑えることができる。また、ＰＬ電位固定で、セルの振幅とビット線振幅を大きくして信号を確保することができるのは勿論であり、逆に、ＰＬを−２Ｖから３Ｖ程度と負の値から正の値に振幅させて、より高いセルノードのブートアップを実現することもできる。さらに、ビット線ＢＬのプリチャージ電位は０Ｖ，２．２Ｖや任意の電位に設定することができる。また、この例の電圧は一例であり、多少の変動は本発明の趣旨から外れない。
【００３５】
図８（ｂ）は本実施形態に用いたＤＲＡＭセルの動作シミュレーション例を示す図である。図８（ａ）と動作が同じで、効果が同じである。シミュレーション上でも安定動作が確認できている。セル信号は±１００ｍＶ程度も得られている。
【００３６】
図９は、本実施形態に用いたＤＲＡＭセルのセンスアンプ回路部分を示す回路構成図である。
【００３７】
前記図１及び図５（ａ）に示したＤＲＡＭセルは、従来のＤＲＡＭと同等に近いとは言え、通常のＤＲＡＭ並みのビット線容量では読み出し信号が比較的小さい。図９の構成は、図１のＤＲＡＭセルの動作に適用でき、ビット線容量を小さくでき、読み出し信号を確保できるセンスアンプ回路である。
【００３８】
ｐチャネルのフリップ・フロップ型のセンスアンプと、その他のｎチャネルのセンスアンプを含めセンスアンプに必要な他の回路を、Φｔ信号とその分離トランジスタで回路的に分離している。セルデータがビット線ＢＬに読み出されたとき、ΦｔをＬｏｗの状態で、ｐチャネルのセンスアンプ以外のセンスアンプの容量を見えなくしておき、ｐチャネルのセンスアンプでビット線ＢＬの電位を増幅後、ΦｔをＨｉｇｈにして他の必要動作を実行する。これにより、ビット線容量Ｃｂを小さくでき、平面キャパシタでも十分なセル信号量を確保することができる。
【００３９】
図１０は、本実施形態におけるＤＲＡＭセルのデプレッション・インプランテーションを行うＭＯＳキャパシタ部の閾値電圧の設定方法を説明するための図である。また、図１１（ａ）は“０”データ保持時、図１１（ｂ）は“１”データ保持時の各部の電位を示している。
【００４０】
図１０のグラフにおいて、横軸がＭＯＳキャパシタの閾値電圧で、縦軸がセルノードのブートアップ電圧と読み出し信号量の関係を示している。ここで、ビット線ＢＬの振幅は０Ｖ〜２．２Ｖ、ビット線ＢＬのプリチャージは１．１Ｖ、ＰＬのブートアップ電圧は３．４Ｖである。グラフを見て判るように、ＭＯＳキャパシタの閾値電圧を−３Ｖより負の値に設定すれば、ブートアップ電圧は４Ｖ程度で飽和し、セル信号も１００ｍＶ以上確保できていることが分かる。即ち、ＭＯＳトランジスタの閾値電圧は−３Ｖか、−３Ｖより負に設定することが望ましい。これは、Ａｓ或いはＰイオンのドーピングにより、反転チャネルのエレクトロンの濃度が高くなり、ｐ型ウェルとチャネル、チャネルとＰＬ間に形成される空乏層の厚みが短くなり、容量が増加するためである。
【００４１】
このように本実施形態によれば、ＮＡＮＤフラッシュメモリにＤＲＡＭセルを混載してシステム性能の向上をはかることができる。そしてこの場合、ＮＡＮＤフラッシュメモリを構成する不揮発性メモリセルや選択トランジスタと実質的に同様の構成のセルトランジスタ及びＭＯＳキャパシタを用いて、ＤＲＡＭセルを構成することができる。従って、ＤＲＡＭセルをＮＡＮＤフラッシュメモリと同じプロセスで製造することができ、製造コストの上昇やチップ面積の増大を抑制することができる。
【００４２】
即ち、大容量ＮＡＮＤフラッシュメモリチップに、プロセスコストが殆ど無く、ＳＲＡＭに比べセル面積が小さいＤＲＡＭセルを混載することができ、チップコストを抑えつつＮＡＮＤのシステム性能を向上させることが可能となる。
【００４３】
（第２の実施形態）
図１２は、第２の実施形態を説明するためのもので、ＮＡＮＤフラッシュメモリに搭載されたＤＲＡＭセルの別の動作例を示すタイミングチャートである。基本的な動作及び効果は、前記図８（ａ）の場合と同等である。また、ＮＡＮＤフラッシュメモリ及びＤＲＡＭセルの構造は、第１の実施形態と同様である。
【００４４】
本実施形態が図８（ａ）の例と異なる点は、“１”データをブートアップした時、セルノードの電位がプレート電位と同程度になることである。これは、セル内部に高い電圧が印加されないようすることを意味し、信頼性の向上に有効である。
【００４５】
ビット線のＨｉｇｈ電位をＶＢＬ、プレートのＨｉｇｈ電位をＶＰＬとし、ＰＬとチャネル間の容量をＣ１、セルノードとｐ型ウェル等のＶｓｓ間の容量をＣ２とすると、セルノードのＨｉｇｈ電圧が（Ｃ１×ＶＰＬ＋（Ｃ１＋Ｃ２）ＶＢＬ））／（Ｃ１＋Ｃ２）で表される。この式の値をＶＰＬに等しいとすると、ＶＰＬ＝セルノードＨｉｇｈの条件が得られる。その結果としては、Ｃ２×ＶＰＬ＝（Ｃ１＋Ｃ２）ＶＢＬとなる。
【００４６】
この条件を満たすと、（“０”データ時ＰＬ）−（セルノード間の電圧）は−ＶＰＬ、（“１”データ時ＰＬ）−（セルノード間の電圧）は０Ｖ、“１”データ保持時セルトランジスタのソース側（セルノード間）とワード線ＷＬとの電位差が−ＶＰＬとなり、ＶＰＬ以上の電圧がセル内部で印加されない好条件となる。
【００４７】
即ち、例えばＶＰＬ＝３．７Ｖ，ＶＢＬ＝２．２Ｖでは、１．６８Ｃ２＝Ｃ１＋Ｃ２から０．６８Ｃ２＝Ｃ１となる。そして、デプレッション・インプランテーションのドーズ量を大きくしてチャネルとｐ型ウェル間容量を増やし、ＭＯＳキャパシタとセルトランジスタ間のＡＡの面積を大きくすれば、０．６８Ｃ２＝Ｃ１が実現できる。
【００４８】
また、０．６８Ｃ２＞Ｃ１条件で、セルノードがプレート電圧より高くなっても、一方のセルトランジスタのセルノード側のｎ型の不純物ノードを下げて信頼性を確保する方法もある。ＷＬ＝０Ｖで、セルノードに高電圧が印加された場合、ソース（セルノード）側はＣＧが酸化膜を介してｎ型のソースに接続され、ｎ型ソースは不純物ノードが低くソース電位が高いため空乏化する。このため、高い電圧を空乏層とゲート絶縁膜で分圧することになり、その結果として信頼性を確保できる。
【００４９】
（第３の実施形態）
図１３（ａ）（ｂ）は第３の実施形態に用いたＤＲＡＭセルを説明するためのもので、（ａ）はレイアウト構造を示す平面図、（ｂ）は断面図である。ＮＡＮＤフラッシュメモリ及びＤＲＡＭセルの基本的構造は、第１の実施形態と同様である。
【００５０】
図１３（ａ）に示すように、ＭＯＳキャパシタ４００とセルトランジスタ３００を複数に分割して、ビット線ＢＬとのコンタクト部の近傍でＡＡを並列接続している。これにより、図１３（ｂ）に示すように、一般的なＦＧ型のＮＡＮＤフッシュメモリと同様に、側壁部も使ってＦＧとＣＧのカップリング容量を稼いでいる。即ち、ＦＧを複数に分割したものを用いることにより、ＰＬとセルノード間の容量を増大させることができる。その他の効果は、第１の実施形態で述べた効果と同じである。
【００５１】
（第４の実施形態）
図１４（ａ）（ｂ）は第４の実施形態に用いたＤＲＡＭセルを説明するためのもので、（ａ）はレイアウト構造を示す平面図、（ｂ）は断面図である。ＮＡＮＤフラッシュメモリ及びＤＲＡＭセルの基本的構造は、第１の実施形態と同様である。
【００５２】
本実施形態では、ＭＯＳキャパシタ部に浅いトレンチを形成して、チャネル部とＦＧ部間の容量を立体的に増加させている。従来のトレンチと異なるのは、穴の口径と深さの比率が深さ／口径＜＝２程度と浅くても十分可能な点である。従って、プロセスの大幅な変更なしにＮＡＮＤフラッシュメモリにＤＲＡＭセルを搭載することが可能となる。
【００５３】
（第５の実施形態）
図１５（ａ）〜（ｃ）は第５の実施形態に用いたＤＲＡＭセルを説明するためのもので、（ａ）はレイアウト構造を示す平面図、（ｂ）はＢＬ配線中央部での断面図、（ｃ）は／ＢＬ配線中央部での断面図である。ＮＡＮＤフラッシュメモリ及びＤＲＡＭセルの基本的構造は、第１の実施形態と同様である。
【００５４】
本実施形態では、図１５（ａ）に示すように、ＭＯＳキャパシタ４００の両端に２つのセルトランジスタ３００を接続し、これらのセルトランジスタ３００の他端がＢＬと／ＢＬに接続されている。従って、ＭＯＳキャパシタ４００の両端から電圧を印加することができ、更に両端から信号を読めるので、通常の１Ｔ・１ＣのＤＲＡＭセルの４倍の信号が得られる。
【００５５】
図１６（ａ）は本実施形態のＤＲＡＭセルの動作例、図１６（ｂ）は等価回路を示す。３ｆＦ程度のＮＡＮＤプロセスで形成したＭＯＳキャパシタであっても、２．２Ｖ程度の電圧で、信号は±２．２Ｖ×３ｆＦ／７０ｆＦ＝±１８０ｍＶと十分な信号が得られる。なお、この例でもＭＯＳキャパシタを構成するトランジスタのＦＧとＣＧは接続して、ＭＯＳキャパシタの容量は増加させている。
【００５６】
（第６の実施形態）
図１７（ａ）（ｂ）は、第６の実施形態に用いたＤＲＡＭセルの構成及び動作を説明するためのもので、（ａ）は等価回路図、（ｂ）はタイミングチャートである。
【００５７】
本実施形態のＤＲＡＭセルは、前記図１及び図３に示したＮＡＮＤフラッシュメモリと同じ構造となっている。即ち、ＮＡＮＤフラッシュメモリと同じ構成でありながら、電圧印加の仕方によりＤＲＡＭとして用いることができるものである。
【００５８】
ＮＡＮＤフラッシュメモリのセルストリング部とＤＲＡＭセル部を同じチップ上に形成した場合、リソグラフィーの解像度ぎりぎり、更に加工装置の精度ぎりぎりにＮＡＮＤのセルサイズを小さくする条件に設定すると、それ以外のランダムな形状、配線、Ｌ／Ｓ（Line and Space）が異なる部分での解像度及び加工精度が悪化してしまう。これにより、ＮＡＮＤフラッシュメモリの設計ルールは、セル以外では非常に緩いものになってしまう。よって、ＤＲＡＭセルの加工精度もＮＡＮＤフラッシュメモリに比べて緩いものになってしまう。
【００５９】
本実施形態はこれを解決するために、図１７（ａ）に示すように、ＮＡＮＤフラッシュメモリのセルストリングと同じ構造を使ってＤＲＡＭセルを構成し、図１７（ｂ）の動作図に示すように、動作を変えるだけで電荷記憶のＤＲＡＭとして使うことを可能にしている。
【００６０】
図１７（ｂ）に示すように、ＳＧＳを常にＬｏｗにしてセルストリングをＳＬから分離しておき、ＷＬ０〜ＷＬ31を前記図８、図１２のＰＬと同じ動作をさせ、ＳＧＤを図８、図１２のＷＬと同じ動作をさせると、ＤＲＡＭとして使うことができる。これは、セルストリング内部のセルノードの容量合計が１ｆＦ程度になるためである。即ち、スタンバイ時は、プレート線ＷＬ０〜ＷＬ31＝３．４Ｖとして、“０”データなら０Ｖ、“１”データなら４Ｖの電位を記憶している。
【００６１】
次に、ＳＧＤを３．４Ｖに上げると、０ＶにプリチャージしてあったビットＢＬに電荷が読み出され“０”データなら０Ｖ、“１”データなら、Ｑ＝セル容量Ｃ×４Ｖの電荷が読み出される。次に、この信号差を増幅して、“０”データは０Ｖ、“１”データは２．２Ｖに増幅する。次に、ＳＧＤが高い３．４Ｖの間に、ＷＬ０〜ＷＬ31を０Ｖに下げる。ＳＧＤがＯＮしているため、セルノードに“０”データは０Ｖ、“１”データは２．２Ｖが書き戻される。
【００６２】
次に、ＳＧＤをトランジスタが僅かにＯＮする程度の１．１Ｖ程度に下げる。このとき、“０”データはＳＧＤのソース／ドレインが０ＶであるためＯＮしているが、“１”データは、ＳＧＤのソース／ドレインが２．２ＶＧであるためソース／ドレインよりゲート電位が低いためＯＦＦ状態になる。
【００６３】
次に、０Ｖに落としてあったＷＬ０〜ＷＬ31を３．４Ｖにまでブートアップさせる。このとき、ＷＬ０〜ＷＬ31とセルノード間の容量によるカップリングにより、セルノードも４Ｖ程度にブートアップする。一方、“０”データは０Ｖに設定してあり、ＷＬ０〜ＷＬ31を４Ｖに上げても、ＳＧＤがＯＮしている状態なので、セルノード電位は０ＶのＢＬ電位に引かれ０Ｖのままである。
【００６４】
最後に、ＳＧＤが０Ｖに下げられ、ビット線ＢＬが０Ｖにプリチャージされ、動作が終了する。最終的には、スタートと同じ、セルノードは“０”データが０Ｖ、“１”データが４Ｖの高い電位になる分の電荷がメモリセルに蓄積される訳である。
【００６５】
以上のように、ＮＡＮＤセルストリング構造と同じ構造でＤＲＡＭセルが形成されるので、ＤＲＡＭセルのサイズを小さいものにすることができる。
【００６６】
図１８（ａ）〜（ｃ）は、図１７のＤＲＡＭセルの素子構造を説明するためのもので、（ａ）はＢＬ方向の断面図、（ｂ）は平面図、（ｃ）はＷＬ方向の断面図である。
【００６７】
前記図１（ａ）（ｂ）と比較して分かるように、ＮＡＮＤセルストリング構造をそのまま使ってＤＲＡＭセルを構成している。もちろん形状をあまり変えない程度に、ＳＧＤのトランジスタのカットオフ特性を上げるため、ＳＧＤのチャネル長ＬをＮＡＮＤセルより長くすることもできるし、ＳＧＤの閾値電圧を上げることも可能である。ブートアップ電圧を変えるため、セルノードの不純物ノードを変えることも可能である。また、２つのＮＡＮＤセルストリングを用いて、１ビットの情報を記憶するＤＲＡＭを作ることも可能である。更に言えば、通常のＮＡＮＤセルとしても使って、ＤＲＡＭとしても使っても可能な構成にすることも可能である。
【００６８】
また、ＷＬ０〜ＷＬ31のセルに不揮発性のデータを書き込みつつ、書き込んだ後にセルノードにＤＲＡＭ動作の電荷を書き込んで、不揮発性のＷＬ０〜ＷＬ31のデータと、揮発性の１ビットのデータの両方も同時に記憶することも可能である。
【００６９】
図１９（ａ）〜（ｄ）は、前記図１７（ａ）及び図１８（ａ）〜（ｃ）に示すＤＲＡＭセル構造で、そのＤＲＡＭセル構造のままＮＡＮＤフラッシュメモリとして使う場合の動作図を示す。図１９において、（ａ）は消去動作（Erase Operation）、（ｂ）はプログラム動作（Program Operation）、（ｃ）はプログラム動作（program-inhibit Operation）、（ｄ）は読み出し動作（Read Operation）であり、左図は各セルに与える電位、右図はメモリセルの閾値変化を示している。
【００７０】
上記のように、前記図１７（ｂ）の動作をさせればＤＲＡＭとなり、図１９の動作をさせれば不揮発性メモリになる訳である。
【００７１】
（第７の実施形態）
図２０（ａ）（ｂ）は、従来のＮＡＮＤフラッシュメモリの問題点を説明するためのもので、（ａ）はプログラム順序を示す図、（ｂ）はメモリセルにおける閾値電圧分布の変化を示す図である。
【００７２】
ＮＡＮＤフラッシュメモリでは、ゲート電圧を１７Ｖ付近に設定し、チャネル電位を０Ｖに設定して“０”データをプログラムする。しかしながら、図２０（ａ）（ｂ）に示すように、セルの閾値電圧を上げるために、セルのＦＧに電子を注入（プログラム）すると、その電荷によるカップリングの影響で、近い隣接したＦＧの電位が変動してしまい、隣接セルの閾値電圧が動いてしまう。これは微細化につれ深刻になり、更に図２０（ｂ）のように多数の閾値電圧の設定で多ビットのデータを記憶する多値のＭＬＣ（Multi-Level Cell）ＮＡＮＤ−フラッシュメモリでは深刻になる。そのため、隣接セル全体にラフに電圧を書き込み、隣接セルの閾値電圧を近い値まで持って来てそれから詳細な閾値になるようにプログラムする手法が有望となっている。
【００７３】
この場合、図２０（ａ）に示すように２以上離れたセルの影響も考慮することも必要になる。結果として、１つのワード線ＷＬのデータ（１ページ＝８ＫＢ）ばかりでなく、図２０（ａ）のケースでは隣接の複数セルのデータ（４ページ＝３２ＫＢ）のデータが書き込み単位となる。更に多値で１つのワード線ＷＬに複数のデータ（８値：３ビットなら３ページ＝２４Ｋｂ）が必要になる。しかしながら、従来のＮＡＮＤフラッシュメモリ構成では、セルアレイ端に１〜２ページ分のページバッファしか搭載できていない。これは、ページバッファがＳＲＡＭから構成され、セルサイズが非常に大きいからである。
【００７４】
図２１は、第７の実施形態に係わる複合メモリの構成を示す図である。ＮＡＮＤフラッシュメモリ３１のアレイに隣接して、ページバッファ３２としてのＳＲＡＭが設けられ、このＳＲＡＭバッファ３２にＤＲＡＭバッファ３３が接続されている。ＤＲＡＭバッファ３３は先の第１〜第６の実施形態に説明したように、トレンチやスタック等の構造を要しないものであり、面積は小さいもののＳＲＡＭバッファ３２の数倍の容量を有している。
【００７５】
本実施形態の例では、ページサイズが４ＫＢの場合である。従来は、ＮＡＮＤフラッシュメモリ３１のアレイ端には、４ＫＢのセンス／ラッチバッファと４ＫＢのデータラッチバッファしか搭載できなかった。これは、ＳＲＡＭの容量を大きくするとチップサイズが大きくなるためである。これに対し本実施形態では、チップ内部にセルサイズが小さいＤＲＡＭセルを使ったバッファを搭載することにより、図２０で説明したように、隣接セル分の複数のページデータを保存することができる。このため、高速なＮＡＮＤフラッシュ書き込み動作が実現可能となる。さらに、読み出し動作においても、リードキャッシュとして使うことができ、更なる高速化を実現することができる。
【００７６】
なお、必要なＤＲＡＭバッファの搭載量は、ページサイズ×ページ数（ＰＧ）×アレイ数（Ｐ）×並列数となる。並列数は、チップ外からのデータを取り込みつつ、取り込んだデータをＮＡＮＤメモリセルアレイのページバッファに転送する必要があるので、通常２倍は必要となる。
【００７７】
（第８の実施形態）
図２２（ａ）（ｂ）は、第８の実施形態に係わる複合メモリを説明するためのもので、（ａ）は全体構成を示すブロック図。（ｂ）はデータ書き込み方法を示すタイミングチャートである。
【００７８】
本実施形態は、ＮＡＮＤフラッシュメモリ４１のアレイに搭載され、複数のページバッファとして利用するＤＲＡＭセルを有効活用した、ＮＡＮＤフラッシュメモリの高速バンド幅書き込み方法を示す。
【００７９】
回路構成としては図２２（ａ）に示すように、ＮＡＮＤフラッシュメモリ４１のアレイと通常のページバッファ４２に加えて、ＤＲＡＭバッファ４３を搭載し、ページバッファ４２とＤＲＡＭバッファ４３間の高速データ転送ができる回路にしておく。ＤＲＡＭバッファ４３は先の第１〜第６の実施形態に説明したように、トレンチやスタック等の構造を要しないものであり、面積は小さいもののＳＲＡＭバッファ４２の数倍の容量を有している。
【００８０】
動作としては、図２２（ｂ）に示すように、ブロックＡに対して、ビット線ＢＬを介して、データをブロックＡのセルストリングに書き込む。このとき、前記図１９に示すように、プログラム時は、選択ワード線をＶｐｇｍに設定して、セルノードを０Ｖにしてプログラムする。
【００８１】
プログラム禁止時は、選択ワード線をＶｐｇｍに設定して、セルノードを自己ブートさせて、７Ｖ程度に上げてプログラムを禁止する。このプログラム或いはプログラム禁止中は、その状態でＳＧＤをＯＦＦしておいて、時間を掛けてトンネル電流を流してプログラムするので、その間ビット線ＢＬは開放できる。この時間を利用して、ＤＲＡＭバッファ４３で蓄えられた情報をページバッファ４２に転送し、それをさらにビット線ＢＬに転送して他のブロックＢにデータを書き込む。このときの動作はブロックＡと同じである。但し、プログラムできたか確認するベリファイ動作では、書き込んだデータをビット線ＢＬに読み出すのでビット線ＢＬを使用する。
【００８２】
このように、ＤＲＡＭバッファ４３のような揮発性のＲＡＭを内部に搭載することによって、図２２（ｂ）に示すように、複数のブロックの並列プログラムが可能になる。さらに、異なるブロックのベリファイ動作とプログラムの並列動作も可能になる。この動作は、ＤＲＡＭでなく通常のＳＲＡＭの大きなバッファでも可能であるが、コストを考えると先の実施形態で説明したＤＲＡＭセルを用いたメモリが最適である。ＦｅＲＡＭなどの不揮発性ＲＡＭであっても良い。
【００８３】
このように本実施形態によれば、ＮＡＮＤフラッシュメモリに搭載された複数のＤＲＡＭページバッファを用いて、複数のブロックにデータを並列で書き込むことができる。従って、ＮＡＮＤフラッシュメモリの書き込み速度の高速化をはかることができる。
【００８４】
（第９の実施形態）
図２３は、第９の実施形態に係わる複合メモリの概略構成を示すブロック図である。
【００８５】
同一チップ上に、ＮＡＮＤフラッシュメモリ５１のアレイとＳＲＡＭページバッファ５２とＤＲＡＭバッファ５３が搭載されている。ＤＲＡＭバッファ５３は先の第１〜第６の実施形態に説明したように、トレンチやスタック等の構造を要しないものであり、面積は小さいもののページバッファ５２の数倍の容量を有している。
【００８６】
ページバッファ５２とＤＲＡＭバッファ５３との間は並列転送を行い、ＤＲＡＭバッファ５３とＩＯ間は、シリアル転送を行うようになっている。ＤＲＡＭバッファ５３とページバッファ５２を物理的に接近させた場合、数百以上のデータ転送配線があっても支障はない。例えば、１６ＫＢのページバッファサイズに対して、２０４８本のデータ線があれば、１６ＫＢ／２Ｋ＝僅か６４回サイクルの転送でページバッファにデータが伝送される。
【００８７】
このように本実施形態によれば、ＮＡＮＤフラッシュメモリ５１のアレイに搭載され、複数のページバッファ５３として利用するＤＲＡＭセルを有効活用し、ＳＲＡＭページバッファ５２とＤＲＡＭのバッファ５３との並列データ転送を行うことにより、高速データ転送が可能となる。
【００８８】
（第１０の実施形態）
図２４は、第１０の実施形態に係わる複合メモリの要部構成を示す回路構成図である。
【００８９】
先の実施形態と同様に、ＮＡＮＤフラッシュメモリ６１のセルアレイと複数のページバッファとして利用するＤＲＡＭセル６４が同一基板上に設けられている。そして、ＮＡＮＤフラッシュメモリ６１のセルアレイとＤＲＡＭセル６４で、センスアンプ部（データキャッシュ回路６２及びセンスラッチ回路６３）が共用となっている。
【００９０】
なお、図中のＢＬＴiはＮＡＮＤセルアレイとページバッファの分離信号、ＩＯは外部とページバッファを接続するＩＯ線、ＳＡＰ，／ＳＡＮはセンスアンプ活性化信号、ＰＴはページバッファのセンスアンプとＤＲＡＭアレイの分離信号、ＤＷＬｉはダミーワード線、ＥＱＬはイコライズ信号を示している。また、ＤＲＡＭセル７４は先の第１〜第６の実施形態に説明したように、トレンチやスタック等の構造を要しないものである。さらに、センスラッチ回路６３は省略することも可能である。
【００９１】
このような構成であれば、チップ面積を削減することができる。ＤＲＡＭセル６４から読み出されたデータはセンスアンプ部６２，６３でｐＭＯＳとｎＭＯＳのフリップ・フロップで増幅されラッチされる。このラッチ部をＮＡＮＤフラッシュメモリ６１のデータラッチのフリップ・フロップと兼務しているわけである。よって、このデータラッチ部から直接ＮＡＮＤフラッシュメモリ６１のビット線ＢＬにフリップ・フロップータが転送される。即ち、第９の実施形態と同様に高速データ転送が可能となる。
【００９２】
（第１１の実施形態）
図２５は、第１１の実施形態に係わる複合メモリの要部構成を示す回路構成図である。図中の７１はＮＡＮＤフラッシュメモリ、７２はページバッファ、７３はセンスアンプ、７４はＤＲＡＭセルを示している。
【００９３】
本実施形態においても先の第１０の実施形態と同様に、ＮＡＮＤフラッシュメモリ７１のセルアレイと複数のページバッファとして利用するＤＲＡＭセル７４が同一基板上に設けられている。そして、ＮＡＮＤフラッシュメモリ７１のセルアレイとＤＲＡＭセル７４で、センスアンプ７３が共用となっている。なお、ＤＲＡＭセル７４は先の第１〜第６の実施形態に説明したように、トレンチやスタック等の構造を要しないものである。
【００９４】
チップ外部からＩＯ，／ＩＯを介してＳＡＰ，ＳＡＮに接続されるラッチにデータが転送され、そのデータはＤＲＡＭセル７４のワード線を選択して、ＤＲＡＭセル７４に書き込まれる。この書き込んだデータをＮＡＮＤフラッシュメモリ７１に書き込む場合、ワード線ＷＬを選択して、ＳＡＰ，ＳＡＮに接続されるラッチ回路に増幅読み出される。このＤＲＡＭセル７４は、一定のＮＡＮＤフラッシュメモリ７１のＢＬ数に対して１個の割合で省略される。そして、読み出されたデータは、ＤＲＡＭセル７４のラッチ回路１個の割合で分割されたＬＩＯ，／ＬＩＯを介して、複数のページバッファ７２の何れかに転送される。この複数分のデータ読み出しを他のワード線ＷＬを選択して繰り返すと、ＤＲＡＭデータの全ページ分がバッファ７２に転送される。
【００９５】
このように複数（Ｎ）のページバッファ７２で１個のＤＲＡＭセンスアンプ回路７３と、それに接続される複数個（Ｎ）のＤＲＡＭセル７４のワード線のセルが各々複数のページバッファに転送されるようにしておくと、ページバッファ７２と同じ容量のＤＲＡＭセル７４で実現できる。さらに、センスアンプ７３に接続されるセル数をＭ個設けると、ページバッファ７２のＭ／Ｎ倍の容量が確保できる。このページバッファ７２の数倍の容量のデータは、今まで述べた各種応用に適用でき、ＮＡＮＤフラッシュメモリの高速化を実現しつつ、チップサイズを抑えることができる。
【００９６】
（第１２の実施形態）
図２６（ａ）〜（ｃ）は、第１２の実施形態に係わる複合メモリの構成を説明するためのブロック図である。
【００９７】
図２６（ａ）は、一般的なＳＳＤの構成であり、ＮＡＮＤフラッシュメモリと共にキャッシュ又はバッファとしてのＤＲＡＭが設けられている。
【００９８】
図２６（ｂ）は、本実施形態のＳＳＤであり、ＮＡＮＤフラッシュメモリ内にＤＲＡＭセルが内蔵されている。これは、先の第６の実施形態のようにＮＡＮＤセルユニットと同じ構成のＤＲＡＭセルを同一基板上に搭載できるために可能となるものである。
【００９９】
図２６（ｃ）は、図２６（ｂ）のようなＮＡＮＤフラッシュメモリとＤＲＡＭセルを搭載したチップを複数搭載した場合の構成である。
【０１００】
このように本実施形態によれば、もはや従来のＳＳＤでのパーソナルコンピュータのように、ＭＰＵ−１ｓｔ−３ｒｄＳＲＡＭ−単体キャッシュ−ＤＲＡＭキャッシュ−ＮＡＮＤフラッシュメモリのような単体ＤＲＡＭや、ＤＲＡＭモジュールは必要なくなる。このため、ＭＰＵ（含むＳＲＡＭキャッシュ）と本実施形態のＤＲＡＭ搭載ＮＡＮＤフラッシュメモリだけでコンピュータが実現できる。このとき、ＮＡＮＤフラッシュメモリとＤＲＡＭは同一チップ上に搭載できるため、内部バス幅を１２８〜２０４８等と非常に大きくできるためこの部分のバンド幅大幅に向上し、コンピュータ性能の向上をはかることができる。
【０１０１】
ここで、１チップの性能が、
・ＤＲＡＭ Random Cycle ＝１００ｎｓ
・ＤＲＡＭ ｔｏ ＮＡＮＤ ＢＷ＝２０ＭＢ／ｓ
・ＮＡＮＤ ｔｏ ＤＲＡ   ＢＷ＝３２０ＭＢ／ｓ
の場合、８個のチップを積層した８−ＮＡＮＤ  スタック構造の性能は、
・ＤＲＡＭ ｔｏ ＮＡＮＤ ＢＷ＝１６０ＭＢ／ｓ
・ＮＡＮＤ ｔｏ ＤＲＡＭ ＢＷ＝２．５ＧＢ／ｓ
となる。
【０１０２】
（第１３の実施形態）
図２７（ａ）〜（ｃ）は、第１３の実施形態に係わるデータ転送方法を説明するための図である。（ａ）は低速ＮＡＮＤ、（ｂ）は高速ＮＡＮＤ、（ｃ）は超高速ＮＡＮＤの例である。
【０１０３】
本実施形態では、ＮＡＮＤフラッシュメモリに複数のページバッファとして利用するＤＲＡＭセルを搭載したチップへのデータ転送方式とプログラム方法を示す。
【０１０４】
図２７（ａ）に示すような従来の低速ＮＡＮＤ動作では、読み出し時は、ＮＡＮＤフラッシュメモリからデータを読み出し、それをシリアル転送していた。書き込み時は、シリアル転送でページバッファにデータ書き込み後にＮＮＡＤフラッシュメモリへプログラムしていた。このようにシリアル転送のデータレートが低い場合は、あまり時間のオーバーヘッドがない。
【０１０５】
しかし、例えば図２７（ｂ）に示す高速ＮＡＮＤに示すように、バースト読み出しとバースト書き込みの転送レートが高くなってくると、読み出しはそれほど問題ないが、書き込みは、転送後、殆どＮＡＮＤへのプログラム時間で律即されてしまう。従って、十分な高速化をはかることはできない。この例ではダブルページバッファの例であり、１つプログラムしている間に、他のページのデータの取り込みまで行っているが、それでも完全に動作が遅くなる。
【０１０６】
図２７（ｃ）に示す超高速ＮＡＮＤ動作は本実施形態であり、この例ではページバッファの２０倍の容量を持つＤＲＡＭセルをチップ内部に搭載した場合である。この場合、実際にプログラムを書く時間は同じ制約になってしまうが、ＮＡＮＤチップの外から見るとＤＲＡＭセルにデータを転送済みであり、書き込み終了しているように見える。さらに、転送元のＲＡＭデータを削除することができる。
【０１０７】
通常、非常に大きな数のページデータが延々に転送されることはなく、一度ＮＡＮＤ側に転送していれば、空いた時間に書き込むことができる。このように、実際の書き込みバンド幅は大幅に向上する。
【０１０８】
ＤＲＡＭセルの容量は多いほど良く、少なくとも１個のプログラム時間、転送し続けるくらいのＤＲＡＭ容量があると非常に有効である。ＳＲＡＭセルでも実現できるが、先の第１〜第６の実施形態で説明したようなＤＲＡＭセルで実現すると、高速性と低コスト性の両立が可能になる。
【０１０９】
（第１４の実施形態）
図２８（ａ）（ｂ）は、第１４の実施形態に係わるデータ転送方法を説明するためのもので、（ａ）はＮＡＮＤフラッシュメモリにＤＲＡＭセルを搭載したチップを複数個積層した構成を示す図、（ｂ）は各チップのデータ転送及びプログラム状態を示す図である。
【０１１０】
本実施形態では、ＮＡＮＤフラッシュメモリに複数のページバッファとして利用するＤＲＡＭセルを搭載した場合の活用例を示す。
【０１１１】
１つのＢｕｓに複数のＮＡＮＤチップを搭載した場合、前記図２７（ｂ）のような無駄は多少低減する。これは、図２８（ｂ）に示すように、＃０にデータ転送しプログラムしている間に、＃１にデータを転送できるからである。しかしながら、全チップがプログラム状態になってしまうと、従来方式ではデータ転送ができない。
【０１１２】
これに対して本実施形態では、各々のＮＡＮＤチップにＤＲＡＭセルを内蔵しているため、ページ数〜各チップ×チップ数の量だけさらに転送でき、効率が良い。また、同一チップの他のブロック、他のページへの読み出し／プログラムの場合、従来方式では図２８（ｂ）の手法は使えないが、本実施形態では、ＤＲＡＭセルを有効利用することによりデータ転送が可能となる。
【０１１３】
（第１５の実施形態）
図２９（ａ）〜（ｃ）は、第１５の実施形態を説明するためのもので、ＮＡＮＤフラッシュメモリに搭載されたＤＲＡＭセルの動作例を示すタイミングチャートである。
【０１１４】
図２９（ａ）〜（ｃ）の波形は、ワード線ＷＬ、プレート線ＰＬ、ビット線ＢＬｓを示す。本実施形態に用いたＤＲＡＭセルは、図２９（ａ）〜（ｃ）のビット線動作が可能で、待機時に（ａ）はビット線ＢＬの High 電圧（Ｖint）にプリチャージされ、（ｂ）は 1/2Ｖintにプリチャージされ、（ｃ）はＶssにプリチャージされる。
【０１１５】
図２９（ａ）のように、ビット線ＢＬをＶint にプリチャージした場合、ワード線ＷＬが選択され３．４Ｖに上昇しても、ビット線ＢＬの High 電位が１．８Ｖだとすると、電位差は３．４Ｖ−１．８Ｖ＝１．６Ｖしかない。このため、セルトランジスタのＶｔが高く、基板バイアス効果により、セル電荷がビット線側に流れにくくなる。図２９（ｂ）の動作の場合、ｐチャネル及びｎチャネルのセンスアンプ回路の閾値電圧が０．７〜０．９Ｖ程度だと、1/2Ｖint＝０．９Ｖとの差がなくなる。このため、図２９（ｂ）の波形に示すように、センスアンプトランジスタがＯＮしにくくなり、動作マージンがない。図２９（ｃ）のように、ビット線ＢＬをＶssにプリチャージした場合は、上記の何れの問題もなく安定動作する。その他の効果は、他の実施形態と同じである。
【０１１６】
本実施形態では、基本的には図２９（ｃ）の動作方式を採用する。但し、図２９（ｃ）の動作ではＶssの電源の抵抗の影響で、Ｖssへのプリチャージが遅くなる場合がある。この場合、図２９（ｂ）の方式で、他の閾値電圧より低い閾値電圧のトランジスタをセンスアンプ回路に適用すればよい。
【０１１７】
（第１６の実施形態）
図３０は、第１６の実施形態を説明するためのもので、ＮＡＮＤフラッシュメモリに搭載されたＤＲＡＭセルに適用できる参照電圧発生回路を示す図である。
【０１１８】
今まで述べたＤＲＡＭ動作においては、プレート電位を駆動するため、“０”データ側の電荷は０であるが、“１”データ側の電荷は、ビット線ＢＬの High レベルのＶint にまずはキャパシタをチャージして、更に、プレート線をＶppまで昇圧する。その結果として、“１”側電荷＝Ｃｓ×（Ｖpp＋Ｖint）／（Ｃｓ＋Ｃｂ）となる。ここで、Ｃｓはセルキャパシタ容量、Ｃｂはビット線容量である。
【０１１９】
図３０に示すように、前述した図１〜図８の構成とその動作においては、出力信号がＶint，Ｖppの両方の変動が影響し、更にＶppとＶint差が小さい場合は、セルの閾値落ちの問題が発生し、セルの閾値電圧にも影響する（Ｖpp−Ｖint≦Ｖtcell）。さらに、負の閾値を持つＤＲＡＭのセルキャパシタの閾値電圧変動にも影響する。
【０１２０】
参照電圧発生回路としては、図３０の単純Ｃａｐ型を駆動する方式でも動作するが、上記各種変動の影響をキャンセルできない。また、Ｃａｐ＋Ｔｒ型の場合、キャパシタにＶint或いはＶpp電圧でスタンドバイ時プリチャージする必要がある。この場合、Ｖintを入れるとＶppの変動がキャンセルできず、逆にＶppをいれるとＶintの変動がキャンセルできない。
【０１２１】
１＋０平均型は、ダミーセルキャパシタを２つ用意し、一方は０Ｖ、他方をＶintにプリチャージし、読み出し時にＶppにプレートを上昇させてから、ゲートを開けて２つの参照ビット線にデータを読み出す。これらの２つの参照ビット線を短絡Ｔｒで電気的にショートすると、所望の“１”と“０”データの中間の電位が自動発生し、更にＶint，Ｖpp，Ｖｔの変動がキャンセルできる。但し、素子数が、ビット線毎に３．５トランジスタ必要で、回路面積は大きくなる。
【０１２２】
（第１７の実施形態）
図３１（ａ）〜（ｃ）は、第１７の実施形態を説明するためのもので、ＮＡＮＤフラッシュメモリに搭載されたＤＲＡＭセルに適用できる参照電圧発生回路を示す図である。（ａ）は回路構成図、（ｂ）はタイミングチャートである。（ｃ）はキャパシタに蓄積される電荷の様子を示す図であり、ゲートが負の状態で蓄積された電荷が、ゲートをＶppに上げることにより実質的に増えた状態となる。
【０１２３】
本実施形態の参照電圧発生回路は、“１”データの半分の電位を参照ビット線に読み出す方式である。図３１（ａ）に示すように、参照ビット線２本に１個の割合で、ダミーキャパシタと書込みトランジスタ、更にこれを２つの参照ビット線に接続するダミーセルトランジスタから構成される。この構成により、２本の参照ビット線毎に４個のトランジスタで、即ち参照ビット線毎に僅か２個のトランジスタでダミーセルを構成することができる。
【０１２４】
動作としては、図３１（ｂ）に示すように、待機時Ｖint電圧を書き込み制御信号ＤＷＷを High にして書き込み、動作時、ＤＰＬをＶppに上昇させ、ダミーワード線ＤＷＬを High にして、ダミーキャパシタの電荷を２つの参照ビット線に読み出す。その後、ＤＷＬを下げると、“１”データを１／２にした電荷が２つの参照ビット線に読み出されることになる。
【０１２５】
この方式は、上記Ｖint，Ｖppの変動、セルトランジスタのＶｔの変動、セルキャパシタの負の閾値電圧Ｖｔの変動の影響がキャンセルできる。この実施形態の問題は、セルキャパシタを２つの参照ビット線で共有化しているため、参照セルキャパシタのサイズが１／２Ｃｓに相当する電位が参照ビット線に発生され、これが“１”と“０”データの平均に対する誤差要因となる。
【０１２６】
即ち、ダミーキャパシタにおいて、“１”側電荷＝Ｃｓ×（Ｖpp＋Ｖint）／（Ｃｓ＋Ｃｂ）であるのに対し、１つのビット線ＢＬに読み出される電荷は、1/2Ｃｓ×（Ｖpp＋Ｖint）／（1/2Ｃｓ＋Ｃｂ）となる。
【０１２７】
図３２は、図３１の実施形態における参照電圧の誤差値を示す。横軸はビット線ＢＬのプリチャージレベル、縦軸は誤差量を示す。図２９（ｃ）に示すようなビット線Ｖssのプリチャージでは誤差が２ｍＶ程度と小さく、図３１の回路は小さい面積で、誤差が小さい回路といえる。Difference の式は、“１”＋“０”の平均
｛1/2Ｃｓ×（Ｖpp＋Ｖint）＋Ｃｂ×Ｖpre）｝／（Ｃｓ＋Ｃｂ）
と、“１”の１／２の場合
｛1/2Ｃｓ×（Ｖpp＋Ｖint）＋Ｃｂ×Ｖpre｝／（1/2Ｃｓ＋Ｃｂ）
の参照電圧差
｛1/4Ｃｓ２×（Ｖpp＋Ｖint）＋1/2Ｃｓ×Ｃｂ×Ｖpre｝／（Ｃｓ＋Ｃｂ）（1/2Ｃｓ＋Ｃｂ）  〜  1/4（Ｃｓ／Ｃｖ）２×（Ｖpp＋Ｖint）＋1/2（Ｃｓ／Ｃｂ）×Ｖpre
を示す。これは、Ｃｓが１／２の場合、“０”データ側の０Ｖの電位が、読み出したとき、ビット線のプリチャージ電圧までに、蓄積される電荷量は大きいが、プリチャージ電位が０Ｖの場合、誤差は式に示すように、1/2（Ｃｓ／Ｃｂ）×（Ｖpp＋Ｖint）にまで小さくなる。即ち、貯める必要が無くなるためである。
【０１２８】
（第１８の実施形態）
図３３（ａ）〜（ｃ）は、第１８の実施形態を説明するためのもので、ＮＡＮＤフラッシュメモリに搭載されたＤＲＡＭセルのワード線駆動方式を示す図である。（ａ）は回路構成図、（ｂ）（ｃ）はタイミングチャートである。
【０１２９】
前記図８などの動作において、図３３（ａ）に示すように、選択したセルの大部分が“１”データ読み出しで、少しが“０”データ読み出しの場合に問題が発生する。これは、プレート線ＰＬがワード線ＷＬ毎に分割されており抵抗があるため、図３３（ｂ）の１Step WL-Rising に示すように、ワード線ＷＬを High にし、セル電荷がビット線に読み出される際、大部分のセルが“１”データである場合、セルノード電荷がビット線ＢＬに読み出されてセルノード電位が下がる。そして、セルノード電位が下がると、セルキャパシタのカップリングで、プレート線電位が急激に一旦下がる。これにより、“０”データ側のセルノードが負電圧に振込み、データが破壊される危険性がある。
【０１３０】
この問題を解決するため、図３３（ｃ）の２Step WL-rising 方式においては、電荷が読み出される瞬間は、ワード線ＷＬの電位を一旦低い電圧にし、セルトランジスタの抵抗を高めに設定し、急激な電荷の流出を防ぐ。その後にワード線ＷＬを正規のＶpp電位に上げることにより、上記の問題を解決することができる。
【０１３１】
（第１９の実施形態）
図３４（ａ）（ｂ）は、第１９の実施形態を説明するためのもので、カラム選択線の配設方式を示す図である。図３４（ａ）は断面図、図３４（ｂ）平面図である。
【０１３２】
今までの実施形態の場合、セルキャパシタの容量は小さく、いくらセルノードを昇圧しても、セル電荷は比較的小さく、できるだけビット線容量を減らす必要がある。図３４（ａ）（ｂ）では、カラム選択線ＣＳＬとビット線ＢＬとの間の寄生容量を減らすため、カラム選択線ＣＳＬを複数のビット線ＢＬ毎に配置すれば良いことを利用している。即ち、セルアレイの端から端までの内で、カラム選択線ＣＳＬを共有化するビット線ＢＬをカラム選択線ＣＳＬをジグザク配置させ、ビット線ＢＬ上に配置させる距離を均等割りしている。これにより、ビット線容量を低減でき、より大きい信号が確保できる。
【０１３３】
また、被覆率の問題で、カラム選択線ＣＳＬと同じ配線層に一定のダミーが必要な場合の構造を図３５（ａ）（ｂ）に示す。図３５（ａ）は断面図、図３５（ｂ）は平面図である。カラム選択線ＣＳＬが無い所のビット線ＢＬ上にはダミーメタルを配置するが、これはビット線ピッチと同じピッチで、ビット線ＢＬ上に配置する。これにより、ビット線−ダミー配線−ダミー配線−ビット線を介したカップリングを低減させることができる。
【０１３４】
（第２０の実施形態）
図３６は、第２０の実施形態を説明するためのもので、ＮＡＮＤフラッシュメモリのセルアレイに接続されたセンスアンプ回路とそれに接続されるＤＲＡＭアレイの構成を示す図である。
【０１３５】
基本的な構成は前記図２５に類似しているが、本実施形態ではページバッファ７２の代わりにセンスアンプ７５が用いられている。
【０１３６】
チップ外部からＩＯ，／ＩＯを介してＤＲＡＭセル部のＳＡＰ，ＢＳＡＮに接続されるラッチにデータが転送され、そのデータはＤＲＡＭセル部のワード線を選択して、ＤＲＡＭセル７４に書き込まれる。この書き込んだデータをＮＡＮＤフラッシュメモリ７１に書き込む場合、ＷＬを選択して、ＳＡＰ，ＢＳＡＮに接続されるラッチ回路に増幅読み出される。このＤＲＡＭ回路は、一定のＮＡＮＤのＢＬ数に対して１個の割合で配置され、ＤＲＡＭセル部のラッチ回路１個の割合で、分割されたＬＩＯ，／ＬＩＯを介して、複数のＮＡＮＤアレイのラッチ兼センスアンプ回路のどれかに転送される。この複数分のデータをＤＲＡＭセル部の他のＷＬを選択して読み出しを繰り返すと、ＤＲＡＭデータが全ＮＡＮＤのセンスアンプ回路に転送される。
【０１３７】
このように複数（Ｎ）のＮＡＮＤのセンス回路に１個のＤＲＡＭセンスアンプ回路を接続し、ＤＲＡＭセンスアンプ回路に接続される複数個（Ｎ）のＤＲＡＭのワード線のセルが各々複数のＮＡＮＤのセンスアンプ回路に転送されるようにしておくと、ＮＡＮＤ側は最小の場合１ビットのセンスアンプ兼ラッチ回路でＮＡＮＤフラッシュが実現できる。さらに、この複数分のデータが、この組合せ毎に並列して転送でき、チップ内部のデータ転送レートが大幅に向上できる。
【０１３８】
（第２１の実施形態）
図３７は、第２１の実施形態に係わる複合メモリを説明するためのもので、ＮＡＮＤフラッシュメモリのセルアレイに接続されたセンスアンプ回路とそれに接続されるｅＤＲＡＭ（混載ＤＲＡＭ）の構成を示す図である。図中の８１はＮＡＮＤフラッシュメモリ、８３はセンスアンプ（ＳＡ）、８４はｅＤＲＡＭを示している。また、８４ａはｅＤＲＡＭ８４の制御部、８４ｂはｅＤＲＡＭ８４のセル部を示している。
【０１３９】
ここで、ｅＤＲＡＭ８４のセル部８４ｂは、第１〜第５の実施形態のように、ＮＡＮＤフラッシュメモリと実質的に同じ構成としても良いし、通常のセル構造としても良い。ＮＡＮＤフラッシュメモリと実質的に同じ構成とした場合は、第１〜第５の実施形態と同様の効果が得られる。
【０１４０】
従来のＮＡＮＤフラッシュメモリにおいては、ＮＡＮＤセルストリングから読み出したデータ、書き込むデータは、セルアレイ端に配置されたページバッファで行っていた。この実施形態では、従来のセンス動作と書込み動作のための回路と読み出し書き込み情報を記憶する１ビットのラッチ回路を有するセンスアンプＳＡ８３のみ、ＮＡＮＤフラッシュメモリ８１のセルアレイ端に配置している。
【０１４１】
通常、ＮＡＮＤフラッシュメモリでは、選択したメモリセルにはＮビットの情報を記憶し、Ｎビットの情報を読み出す。これら複数のビット情報は、ＮＡＮＤフラッシュメモリ８１のメモリセル端のＳＡ８３の近傍に複数分割配置した本実施形態のｅＤＲＡＭ８４に記憶させる。このｅＤＲＡＭ８４は、これら読み出し書き込み情報、それらを演算処理した情報をセル部８４ｂに書込む。必要なときは、セル部８４ｂから再度読み出し、ｅＤＲＡＭのセンス回路と共用のラッチ回路ＤＬ１〜ＤＬ３に蓄える。ラッチ回路ＤＬ１〜ＤＬ３は、対応する１ビットのＮＡＮＤ側のセンスアンプ回路８３に対して複数ビットが用意され、それらラッチ回路ＤＬ１〜ＤＬ３のデータとＮＡＮＤのラッチ回路（ＳＡ）８３のデータを論理演算する論理演算回路ＡＵが搭載され、演算結果は、これらラッチ回路ＤＬ１〜ＤＬ３と、ＮＡＮＤ側のラッチ回路の何れかに戻される。
【０１４２】
この例ではｅＤＲＡＭ８４は４個配置され、この４個並列動作し、各ＮＡＮＤフラッシュメモリ８１とＤＲＡＭ８４を接続するバスも並列動作する。例えば、ＮＡＮＤフラッシュメモリ８１から読み出されたラッチ回路のデータとｅＤＲＡＭ８４側のラッチＤＬ１のＸＯＲの論理演算を行った結果をＤＬ１のラッチに戻す場合は、第一に(1) でＮＡＮＤフラッシュメモリ８１からラッチ回路（ＳＡ）８３にセンス増幅し、ラッチする。第二に、このラッチ回路（ＳＡ）８３の一部のアドレスを処理するため、ｅＤＲＡＭ８４のあるワード線ＷＬを選択し、セル部８４ｂに蓄えられた情報をＤＬ１，ＤＬ２，ＤＬ３に読み出す。
【０１４３】
このとき、ｅＤＲＡＭ８４の全てのカラムのＤＬ１，ＤＬ２，ＤＬ３と演算する分だけの情報をＮＡＮＤフッシュメモリ８１とｅＤＲＡＭ８４との間のＢＵＳ時分割で逐次、ＮＡＮＤ側のラッチ回路（ＳＡ）８３からｅＤＲＡＭ８４の論理演算回路ＡＵに転送する。全カラム分転送完了したら、又は転送毎に、ＮＡＮＤフラッシュメモリ８１からのデータと、ＤＬ１のデータをＡＵに取り込み演算処理し、ＤＬ１に戻す。ＡＵはこの実行のため、ＮＡＮＤフラッシュメモリ８１からのデータを一次記憶するラッチを保有しても良いし、演算結果を一次保存するラッチを保有しても良い。
【０１４４】
演算終了すると、ＤＬ１〜ＤＬ３の結果は再度、ｅＤＲＡＭ８４のセル部８４ｂに書き戻される。そして、次に異なるワード線ＷＬを選んで、セルデータをラッチＤＬ１〜ＤＬ３に転送し、ＮＡＮＤ側の隣のラッチ回路（ＳＡ）８３のデータと論理演算し、結果をＤＬ１に取り込み、最後にＤＲＡＭセル部８４ｂに戻す。
【０１４５】
このようなＮＡＮＤフラッシュメモリ８１の全ラッチ回路の情報に対する演算を全て行うまで、時分割で処理される。これにより、ＮＡＮＤフラッシュメモリ８１のページバッファ側は最小のセンス、書き込み、ラッチの回路だけで構成でき、その他の演算処理、ラッチ回路は、ｅＤＲＡＭ８４側に持たせることができる。従来、ページバッファに蓄えられていたラッチ情報の大部分がＤＲＡＭセルに蓄えられるため、チップ面積を大幅に低減できる。演算処理とその制御を時分割で行うことになり、時分割した分、回路面積が削減され、チップ面積を大幅に削減できる。
【０１４６】
従来のページバッファと外部との通信量に比べ、本実施形態のＮＡＮＤフラッシュメモリ８１のラッチ回路とｅＤＲＡＭ８４との間の通信量は大幅に増える問題が発生するが、
（ａ）ＮＡＮＤフラッシュへメモリ８１のプログラム，リード動作中に転送と演算処理を行うことで、動作の遅れは最小化できる。
【０１４７】
（ｂ）ｅＤＲＡＭ８４をチップ中に複数分割することにより、ＮＡＮＤフラッシュメモリ８１のラッチ回路とｅＤＲＡＭ８４との間の距離は分割され、充放電電流は削減できる。
【０１４８】
さらに、図３７に示すように、データ転送を０．５Ｖ以下の例えば０．３Ｖで小振幅転送すれば、消費電力を低下させることができる。小振幅転送するため、２本の差動データ転送を行っても良い。複数分割されたｅＤＲＡＭ８４とＢＵＳを同時に動作することにより、転送時間は大幅に短縮できる。
【０１４９】
なお、図３７で，(1) はＮＡＮＤとラッチ回路間の転送、(2) はラッチ回路（ＳＡ）８３とｅＤＲＡＭ８４の演算回路間の転送、(3),(5) はＤＲＡＭのセルとｅＤＲＡＭ８４のセンスアンプ兼データラッチ回路との転送、(4) はＤＬ１〜ＤＬ３とＮＡＮＤ側のラッチ回路８３からの任意の情報から任意の演算を行いその結果をＮＡＮＤ側のラッチ回路８３か、ＤＬ１〜ＤＬ３に戻す動作を示している。また、(6) は最終的な読み出しデータをチップ外部に読み出し、外部から書き込みデータを取り込む転送の動作を示している。
【０１５０】
このように本実施形態によれば、ＮＡＮＤフラッシュメモリ８１のページバッファを１ビットのラッチを有するセンスアンプ８３とし、センスアンプ８３に複数に分割されたｅＤＲＡＭ８４を接続し、ｅＤＲＡＭ８４の演算回路とその制御を時分割で行うことにより、消費電力、時間の遅れを最小に抑えつつ、チップサイズを小さくして製造コストも下げることができる。
【０１５１】
（第２２の実施形態）
図３８は、第２２の実施形態に係わる複合メモリを説明するためのもので、ｅＤＲＡＭのＡＵ部の構成を示す図である。
【０１５２】
ｅＤＲＡＭ８４のセンスラッチと兼用の各ラッチ回路ＤＬ１〜ＤＬ３からの情報と、ＮＡＮＤフラッシュメモリ８１のラッチ回路（ＳＡ）８３からの情報とを、論理演算（論理積和）する論理回路９２に反転入力する回路９１と、論理回路９２の演算結果をラッチするラッチ回路９３と、ラッチ結果をＳＡ，ＤＬ１，ＤＬ２，ＤＬ３の何れかに戻すデマルチプレクサ９４とを有している。なお、ＳＡ８３からの情報を一度ラッチする回路が有っても良い。
【０１５３】
論理回路９２における論理演算は、ＰＡＳＳ，ＮＯＴ，ＡＮＤ，ＮＡＮＤ，ＯＲ，ＮＯＲ，ＸＮＯＲ，ＸＯＲ等と、それら結果の論理和をとるものである。各演算毎に演算論理が選択できる機能を有する。ＤＬの数はこの例では２bit/cell を仮定して３つであるが、３bit/Cell、４bit/Cellでは、数を増やせばよい。また、２bit/cellではＤＬの数を減らせばよい。
【０１５４】
本実施形態の動作としては、前記図３７で説明したのと同じである。従って、先の第２１の実施形態と同様の効果が得られる。
【０１５５】
（第２３の実施形態）
図３９は、第２３の実施形態に係わる複合メモリのメモリのプログラム動作例を示す模式図である。
【０１５６】
ＮＡＮＤフラッシュメモリにおいては、通常１つのセルに１ビットから４ビットの多値情報を記憶する。この例は、２ビットの例である。まず、下位のビットの Lower Page Program を行う。ＮＡＮＤセルの微細化により、セル毎の Program Speed にはバラツキがあり、通常まず Program を行い、次に Program した閾値が所望の値に達してるかどうかをチェックするためベリファイリード（Verify Read）を行う。セルにばらつきがあるため、この動作をビット線毎、即ちセル毎に、所望の閾値電圧に達するまで何回（この図ではＮ回）も繰り返す。例えば、セルＡは３回、セルＢは６回等である。これにより１ビット情報（Erase レベルか Program レベル）を記憶する。
【０１５７】
次に、更にもう一ビット記憶するため、上位のビットの upper Page Program を行う。まず、Program を行い、次に Program した閾値が所望の値に達してるかどうかをチェックスするためベリファイリードを行う。この動作をビット線毎、即ちセル毎に、所望の閾値電圧に達するまで何回（この図ではＭ回）も繰り返す。これら一連の動作により、図３９の下のセル閾値電圧分布に示すように４種類（Erase、Ａレベル、Ｂレベル、Ｃレベル）の分布が実現でき、１セルに２ビットの情報が書込める。
【０１５８】
本実施形態において、各 Program 動作毎に、ＤＲＡＭデータをＤＬ１〜ＤＬ３のラッチ回路に読み出し、ＮＡＮＤのラッチ回路に転送するデータを論理演算で合成し、ＮＡＮＤのラッチ回路に送り、これを元にＢＬ電位を変化させ、Program するか（ＢＬを LOW）、Program Inhibit するか（ＢＬを HIGH）決定する。
【０１５９】
論理演算は、所望の Program レベルと前回のループのベリファイ結果から論理演算して決めるわけである。演算修了したら再度ＤＬデータをＤＲＡＭセルに書き戻す。ＤＲＡＭの１回のＷＬ選択動作ではＮＡＮＤのラッチ回路の一部にしか対応しないので、異なるＷＬを選択して、同様の処理をＮＡＮＤのラッチ回路のカラム分繰り返す。同様に、本実施形態において、各リードベリファイ動作毎に、ＮＡＮＤのラッチ回路に入ったベリファイ結果と、ＤＲＡＭデータからＤＬ１〜ＤＬ３のラッチ回路に読み出した結果を、論理演算回路で演算し、その結果を、ＤＬ１〜ＤＬ３の何れかに書き戻す。ＡＢＣレベルのベリファイ結果から正しいビット情報の再生や、次回ループのデータとする。
【０１６０】
ＮＡＮＤの Program のその他の方法として、各閾値レベルの基準レベルに近づくと、最終閾値分布をよりタイトにするため、基準レベルにセルのＶｔが近づいてきたら、 Program のビット線電位を少し上げて Program Speed を遅くする手法がある。図３９の Modified Upper Page Program はその手法を示す。
【０１６１】
Ａレベル（ＡＶ）、Ｂレベル（ＢＶ）の少しＶｔが低いところにＡＶＬ，ＢＶＬの基準のベリファイリードを行い（即ち少しリード時のＷＬのレベルを下げる）、このＶｔレベルに達したセルはＢＬレベルを少し上げて Program する。この動作も、ビット情報とは別にＮＡＮＤのラッチ情報と元のＤＬ情報とから論理演算して、次のループ動作への情報をＤＬにラッチして、最後にＤＲＡＭセルに書込む。これを、各ＮＡＮＤラッチに対応した分だけ、ＤＲＡＭのＷＬを複数選択して実行する。
【０１６２】
（第２４の実施形態）
図４０は、第２４の実施形態に係わる複合メモリを説明するためのもので、メモリのリード動作例を示す模式図である。
【０１６３】
通常のリードでは、選択セルのＷＬのレベルを基準のＡレベル、Ｂレベル、Ｃレベルが判定できる電圧に上げ、Ｖｔがそれ以上あればＢＬはプリチャージのＶＩＮＴレベルで、Ｖｔがそれ以下ならばセルＴｒがＯＮしてＢＬレベルが下がる。これを、ＮＡＮＤのラッチ回路に付属のセンスアンプ回路で判定する。Ａ，Ｂ，Ｃの結果毎に、ＤＲＡＭセルからラッチ回路に読み出したＤＬ情報と演算してもとのＤＬの何れかのラッチ回路に書き戻し、それを再度ＤＲＡＭセルに戻す。この動作をＮＡＮＤのラッチ回路数に対応した分、異なるＷＬを選択してＤＲＡＭを動作させ、必要ＷＬの数分だけＤＬに読み出し、演算、書き込みを繰り返す。これは、リードの場合、Ａ，Ｂ，Ｃの判定結果は時間軸が異なり、一度ＤＬラッチに保存する必要があり、さらにＡ，Ｂ，Ｃの結果から２ビットの正しいビット情報を演算処理して取り出す必要があるためである。
【０１６４】
図４０の例は更に、隣接フローティングゲートと選択フローティングゲートのカップリングの影響で、隣接フローティングゲートのＶｔによって、選択セルのＶｔが変化するのを補正する動作における本実施形態のリード動作例を示している。
【０１６５】
まずは、１つ先のＷＬn+1 がイレーズレベルか、それ以上のＡ，Ｂ，Ｃレベルかどうか読み出す。このＮＡＮＤラッチ回路の結果と、ＤＲＡＭセルからラッチ回路に読み出した元データとを、論理演算してＤＬに再書き込みし、ＤＲＡＭセルデータに戻す。これを、ＮＡＮＤラッチ数分だけ繰り返す。
【０１６６】
次に、本来選択のＷＬのセルデータを読み出す際、隣接ワード線ＷＬn+1 を２種類変えた状況で、本来セルのＡ，Ｂ，Ｃレベルに対応したＷＬｎのレベルでリード動作を行う。このＮＡＮＤラッチ回路の結果と、ＤＲＡＭセルからラッチ回路に読み出した元データとを、論理演算してＤＬに再書きこみ、ＤＲＡＭセルデータに戻す。これを、ＮＡＮＤラッチ数分だけ繰り返していく。
【０１６７】
このように、ＷＬn+1 の結果とＷＬｎの結果を演算して、補正された方のデータを抽出して正しいビット情報を復元する。これにより、隣接フローティングゲートのＶｔによって選択セルのＶｔが変化するのを補正することができる。
【０１６８】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。ＮＡＮＤフラッシュメモリを構成する不揮発性メモリセルの構成は必ずしも前記図２（ａ）に示す構成に限らず、フローティングゲートの代わりに電荷蓄積層を用いたものであっても良い。電荷蓄積層を用いた場合、選択トランジスタの構成を通常の単層ゲートトランジスタの構造に変える必要があるが、この場合、ＤＲＡＭセルのセルトランジスタ及びＭＯＳキャパシタを選択トランジスタと同じ構造にすればよい。
【０１６９】
また、ＤＲＡＭセルを構成するセルトランジスタ及びＭＯＳキャパシタはＮＡＮＤフラッシュメモリを構成する選択トランジスタと実質的に同じ構成であれば良く、セルトランジスタ及びＭＯＳキャパシタにおけるゲート電極の大きさは仕様に応じて適宜変更可能である。さらに、ＮＡＮＤフラッシュメモリに対するＤＲＡＭセルの個数は仕様に応じて適宜変更可能である。
【０１７０】
本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１７１】
１０…ｐ型半導体基板
１１…ｎ型ウェル
１２…ｐ型ウェル
１３…トンネル絶縁膜（第１の絶縁膜）
１４…浮遊ゲート（第１のゲート電極）
１５…電極間絶縁膜（第２の絶縁膜）
１６…制御ゲート（第２のゲート電極）
１７…ソース領域
１８…ドレイン領域
１９…導電膜
２０…インプラ領域
３１，４１，５１，６１，７１…ＮＡＮＤフラッシュメモリ
３２，４２，５２，７２…ページバッファ
３３，４３，５３…ＤＲＡＭバッファ
６２…データキャッシュ回路
６３…センスラッチ回路
７３…ＤＲＡＭ用センスアンプ
７５…ＮＡＮＤフラッシュ用センスアンプ
６４，７４…ＤＲＡＭセル
ＡＡ…拡散層
ＦＧ…フローティングゲート
ＣＧ…ゲート電極
ＢＬ…ビット線
ＰＬ…プレート線
Ｍ１…第１のメタル配線
ＷＬ…ワード線
Ｃ−ＦＧ−ＣＧ…ゲート配線とＦＧを接続するコンタクト
Ｃ−ＡＡ−Ｍ１…拡散層とＭ１配線を接続するコンタクト
Ｖｔ…閾値電圧
ＳＬ…ソース線
ＳＧＳ…ソース側選択ゲート
ＳＧＤ…ビット線側選択ゲート
ＢＬＴi…ＮＡＮＤセルアレイとページバッファの分離信号
ＩＯ…外部とページバッファを接続するＩＯ線
ＳＡＰ，／ＳＡＮ…センスアンプ活性化信号
ＰＴ…ページバッファのセンスアンプとＤＲＡＭアレイの分離信号
ＤＷＬｉ…ダミーワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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