(57)【特許請求の範囲】
【請求項１】
基板の表面の上方に配置されている第一のパッドと、
該基板の第一の金属酸化物半導体（ＭＯＳ）トランジスタであって、該第一のＭＯＳトランジスタは、第一の型であり、該第一のＭＯＳトランジスタは、ゲート、ソースおよびドレインを含み、該ドレインは、該第一のパッドに電気的に接続されており、該ソースは、第一の供給電圧に電気的に接続されている、第一のＭＯＳトランジスタと、
該基板の第二のＭＯＳトランジスタであって、該第二のＭＯＳトランジスタは、該第一の型とは反対の第二の型であり、該第二のＭＯＳトランジスタは、ゲート、ソース、ドレインおよび本体を含み、該ゲートは、制御信号を受信するように構成されており、該ドレインは、該第一のＭＯＳトランジスタのゲートに電気的に接続されている、第二のＭＯＳトランジスタと、
該基板の第三のＭＯＳトランジスタであって、該第三のＭＯＳトランジスタは、該第一の型であり、該第三のＭＯＳトランジスタは、ゲート、ドレイン、ソースおよび本体を含み、該ゲートは、バイアス信号を受信するように構成されており、該ドレインは、第二の供給電圧に電気的に接続されており、該ソースは、該第二のＭＯＳトランジスタのソースに電気的に接続されており、該本体は、第一の参照電圧に電気的に接続されている、第三のＭＯＳトランジスタと、
該基板の第四のＭＯＳトランジスタであって、該第四のＭＯＳトランジスタは、該第一の型であり、該第四のＭＯＳトランジスタは、ゲート、ドレインおよびソースを含み、該ゲートは、該制御信号に電気的に接続されており、該ドレインは、該第一のＭＯＳトランジスタのゲートに電気的に接続されている、第四のＭＯＳトランジスタと、
第五のＭＯＳトランジスタおよびフィルタ回路であって、該フィルタ回路は、該第二の供給電圧をフィルタリングして、フィルタリングされた出力を生成するように構成されており、該第五のＭＯＳトランジスタは、該基板のトランジスタであり、該第一の型であり、該第五のＭＯＳトランジスタは、ゲート、ドレインおよびソースを含み、該ゲートは、該フィルタリングされた出力に電気的に接続されており、該ドレインは、該第四のＭＯＳトランジスタのソースに電気的に接続されており、該ソースは、該第一の供給電圧に電気的に接続されている、第五のＭＯＳトランジスタおよびフィルタ回路と
を含み、該第二のＭＯＳトランジスタの本体は、該第三のＭＯＳトランジスタのソースに電気的に接続されていることにより、一時的な信号イベントが該第一のパッド上で受け取られた場合に、該第二のＭＯＳトランジスタのドレインから該第二の供給電圧まで該第二のＭＯＳトランジスタの本体を通り流れる電流を妨げる、集積回路。
【請求項２】
前記フィルタ回路は、抵抗器およびコンデンサーを含み、該抵抗器は、前記第二の供給電圧に電気的に接続されている第一の端、および該コンデンサーの第一の端と前記第五のＭＯＳトランジスタのゲートとに前記フィルタリングされた出力において電気的に接続されている第二の端を含み、該コンデンサーは、前記第一の供給電圧に電気的に接続されている第二の端をさらに含み、該抵抗器およびコンデンサーは、前記一時的な信号イベントが前記第一のパッド上で受け取られた場合に、該第二の供給電圧をフィルタリングするように構成されている、請求項１に記載の集積回路。
【請求項３】
前記抵抗器は、１５０ｋΩ〜３００ｋΩの範囲の抵抗を有しており、前記コンデンサーは、１．５ｐＦ〜２．５ｐＦの範囲の静電容量を有している、請求項２に記載の集積回路。
【請求項４】
前記第一のＭＯＳトランジスタは、高電圧二重拡散ＭＯＳ（ＤＭＯＳ）トランジスタである、請求項１に記載の集積回路。
【請求項５】
前記バイアス信号は、前記第三のＭＯＳトランジスタのゲートとソースとの間の電圧の大きさが該第三のＭＯＳトランジスタの最大定格ゲート−ソース電圧の１．０〜１．５倍となるように選択された電圧レベルを有している、請求項１に記載の集積回路。
【請求項６】
前記第一の型は、ｐ型であり、前記第二の型は、ｎ型である、請求項１に記載の集積回路。
【請求項７】
前記第一の型は、ｎ型であり、前記第二の型は、ｐ型である、請求項１に記載の集積回路。
【請求項８】
前記第一の供給電圧は、接地供給であり、前記第二の供給電圧は、正の供給電圧である、請求項７に記載の集積回路。
【請求項９】
前記第一の参照電圧は、前記第一の供給電圧である、請求項１に記載の集積回路。
【請求項１０】
一時的な信号イベントからの保護を提供する方法であって、
該方法は、
第一のパッドを基板の表面の上方に形成することと、
第一の金属酸化物半導体（ＭＯＳ）トランジスタを該基板上に形成することであって、該第一のＭＯＳトランジスタは、第一の型であり、該第一のＭＯＳトランジスタは、ゲート、ソースおよびドレインを含み、該ドレインは、該第一のパッドに電気的に接続されており、該ソースは、第一の供給電圧に電気的に接続されている、ことと、
第二のＭＯＳトランジスタを該基板上に形成することであって、該第二のＭＯＳトランジスタは、該第一の型の反対の第二の型であり、該第二のＭＯＳトランジスタは、ゲート、ソース、ドレインおよび本体を含み、該ゲートは、制御信号を受信するように構成されており、該ドレインは、該第一のＭＯＳトランジスタのゲートに電気的に接続されている、ことと、
第三のＭＯＳトランジスタを該基板上に形成することであって、該第三のＭＯＳトランジスタは、該第一の型であり、該第三のＭＯＳトランジスタは、ゲート、ドレイン、ソースおよび本体を含み、該ゲートは、バイアス信号を受信するように構成されており、該ドレインは、第二の供給電圧に電気的に接続されており、該ソースは、該第二のＭＯＳトランジスタのソースに電気的に接続されており、該本体は、第一の参照電圧に電気的に接続されている、ことと、
第四のＭＯＳトランジスタを該基板上に形成することであって、該第四のＭＯＳトランジスタは、該第一の型であり、該第四のＭＯＳトランジスタは、ゲート、ドレインおよびソースを含み、該ゲートは、該制御信号に電気的に接続されており、該ドレインは、該第一のＭＯＳトランジスタのゲートに電気的に接続されている、ことと、
第五のＭＯＳトランジスタを該基板上に形成することであって、該第五のＭＯＳトランジスタは、該第一の型であり、該第五のＭＯＳトランジスタは、ゲート、ドレインおよびソースを含み、該ゲートは、該第二の供給電圧のフィルタリングされたバージョンを受け取るように構成されており、該ドレインは、該第四のＭＯＳトランジスタのソースに電気的に接続されており、該ソースは、該第一の供給電圧に電気的に接続されている、ことと
を含み、該第二のＭＯＳトランジスタの本体は、該第三のＭＯＳトランジスタのソースに電気的に接続されていることにより、一時的な信号イベントが該第一のパッド上で受け取られた場合に、該第二のＭＯＳトランジスタのドレインから該第二の供給電圧まで該第二のＭＯＳトランジスタの本体を通り流れる電流を妨げる、方法。
【請求項１１】
抵抗器およびコンデンサーを含むフィルタを提供することをさらに含み、該抵抗器は、前記第二の供給電圧に電気的に接続されている第一の端、および該コンデンサーの第一の端と前記第五のＭＯＳトランジスタのゲートとに前記フィルタリングされた出力において電気的に接続されている第二の端を含み、該コンデンサーは、前記第一の供給電圧に電気的に接続されている第二の端をさらに含み、該抵抗器およびコンデンサーは、前記一時的な信号イベントが前記第一のパッド上で受け取られた場合に、前記第四のＭＯＳトランジスタが該一時的な信号イベント中に前記第一のＭＯＳトランジスタのゲートを帯電または放電することを妨げるように、該第二の供給電圧をフィルタリングするように構成されている、請求項１０に記載の方法。
【請求項１２】
前記抵抗器は、１５０ｋΩ〜３００ｋΩの範囲の抵抗を有しており、前記コンデンサーは、１．５ｐＦ〜２．５ｐＦの範囲の静電容量を有している、請求項１１に記載の方法。
【請求項１３】
前記第一のＭＯＳトランジスタは、高電圧二重拡散ＭＯＳ（ＤＭＯＳ）トランジスタである、請求項１０に記載の方法。
【請求項１４】
前記バイアス信号は、前記第三のＭＯＳトランジスタのゲートとソースとの間の電圧の大きさが該第三のＭＯＳトランジスタの最大定格ゲート−ソース電圧の１．０〜１．５倍になるように選択された電圧レベルを有している、請求項１０に記載の方法。
【請求項１５】
前記第一の型は、ｐ型であり、前記第二の型は、ｎ型である、請求項１０に記載の方法。
【請求項１６】
前記第一の型は、ｎ型であり、前記第二の型は、ｐ型である、請求項１０に記載の方法。
【請求項１７】
前記第一の参照電圧は、前記第一の供給電圧である、請求項１０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（発明の詳細な説明）
（背景）
（発明の分野）
発明の実施形態は、電子システムに関する。より具体的には、発明の実施形態は、電子システムのための金属酸化物半導体（ＭＯＳ）出力回路に関する。
【背景技術】
【０００２】
（発明の背景）
（関連技術の説明）
ある電子システムは、一時的な信号イベント、または急速に変化する電圧および高電力を有している比較的短い持続期間の電気信号に晒され得る。一時的な信号イベントは、例えば、物または人から電子システムへの電荷の急な解放により生じる静電気放電（ＥＳＤ）イベントを含み得る。
【０００３】
一時的な信号イベントは、集積回路（ＩＣ）の比較的小さい範囲にわたる過電圧条件および／または高レベルな電力散逸に起因して、出力ドライバー回路のような電子システム中のＩＣの一部に損傷を与え得る。高電力散逸は、ＩＣ温度を増加させ得、ゲート酸化物突抜け現象、接合損傷、金属損傷、および／または表面電荷蓄積のような数多くの信頼性問題につながり得る。さらに、一時的な信号イベントは、ラッチアップ（換言すると、低インピーダンスパスの偶然の生成）を誘導し得ることによって、ＩＣの機能を中断させ、ＩＣへの永続的な損傷を潜在的に引き起こす。したがって、ＩＣのピンまたはパッドへ接続された出力ドライバーを含み、ＩＣの機能性および／または信頼性に影響せずに、安全に高電力で一時的な信号イベントを放電する能力を有しているＩＣを提供する必要性がある。
【発明の概要】
【課題を解決するための手段】
【０００４】
（概要）
金属酸化物半導体（ＭＯＳ）出力回路およびそれを形成する方法が提供される。一実施形態において、集積回路が提供される。集積回路は、基板の表面の上に配置された第一のパッド、第一のＭＯＳトランジスタを含む。第一のＭＯＳトランジスタは、基板であり、第一の型である。第一のＭＯＳトランジスタは、ゲート、ソースおよびドレインを含む。ドレインは、第一のパッドに電気的に接続されている。ソースは、第一の供給電圧に電気的に接続されている。集積回路は、第二のＭＯＳトランジスタをさらに含む。第二のＭＯＳトランジスタは、基板であり、第一の型とは反対の第二の型である。第二のＭＯＳトランジスタは、ゲート、ソース、ドレインおよび本体を含む。ゲートは、制御信号を受信するように構成されている。ドレインは、第一のＭＯＳトランジスタのゲートに電気的に接続されている。集積回路は、第三のＭＯＳトランジスタをさらに含む。第三のＭＯＳトランジスタは、基板であり、第一の型である。第三のＭＯＳトランジスタは、ゲート、ドレイン、ソースおよび本体を含む。ゲートは、バイアス信号を受信するように構成されている。ドレインは、第二の供給電圧に電気的に接続されている。ソースは、第二のＭＯＳトランジスタのソースに電気的に接続されている。本体は、第一の参照電圧に電気的に接続されている。第二のＭＯＳトランジスタの本体は、一時的な信号イベントが第一のパッド上で受け取られた場合に、第二のＭＯＳトランジスタのドレインから第二の供給電圧まで第二のＭＯＳトランジスタの本体を通り流れる電流を妨げるように、第三のＭＯＳトランジスタのソースに電気的に接続されている。
【０００５】
別の実施形態において、一時的な信号イベントからの保護を提供する方法が提供される。方法は、第一のパッドを基板の表面の上に形成することと、第一のＭＯＳトランジスタを基板上に形成することとを含む。第一のＭＯＳトランジスタは、第一の型であり、ゲート、ソースおよびドレインを含む。ドレインは、第一のパッドに電気的に接続されている。ソースは、第一の供給電圧に電気的に接続されている。方法は、第二のＭＯＳトランジスタを基板上に形成することをさらに含む。第二のＭＯＳトランジスタは、第一の型とは反対の第二の型である。第二のＭＯＳトランジスタは、ゲート、ソース、ドレインおよび本体を含む。ゲートは、制御信号を受信するように構成されている。ドレインは、第一のＭＯＳトランジスタのゲートに電気的に接続されている。方法は、第三のＭＯＳトランジスタを基板上に形成することをさらに含む。第三のＭＯＳトランジスタは、第一の型である。第三のＭＯＳトランジスタは、ゲート、ドレイン、ソースおよび本体を含む。ゲートは、バイアス信号を受信するように構成されている。ドレインは、第二の供給電圧に電気的に接続されている。ソースは、第二のＭＯＳトランジスタのソースに電気的に接続されている。本体は、第一の参照電圧に電気的に接続されている。第二のＭＯＳトランジスタの本体は、一時的な信号イベントが第一のパッド上で受け取られた場合に、第二のＭＯＳトランジスタのドレインから第二の供給電圧まで第二のＭＯＳトランジスタの本体を通り流れる電流を妨げるように、第三のＭＯＳトランジスタのソースに電気的に接続されている。
【０００６】
例えば、本発明は以下の項目を提供する。
（項目１）
基板の表面の上方に配置されている第一のパッド（６１）と、
第一の金属酸化物半導体（ＭＯＳ）トランジスタ（６２）であって、該第一のＭＯＳトランジスタは、該基板および第一の型であり、該第一のＭＯＳトランジスタは、ゲート、ソースおよびドレインを含み、該ドレインは、該第一のパッドに電気的に接続されており、該ソースは、第一の供給電圧に電気的に接続されている、第一のＭＯＳトランジスタと、
第二のＭＯＳトランジスタ（６５）であって、該第二のＭＯＳトランジスタは、該基板および該第一の型とは反対の第二の型であり、該第二のＭＯＳトランジスタは、ゲート、ソース、ドレインおよび本体を含み、該ゲートは、制御信号を受信するように構成されており、該ドレインは、該第一のＭＯＳトランジスタのゲートに電気的に接続されている、第二のＭＯＳトランジスタと、
第三のＭＯＳトランジスタ（６６）であって、該第三のＭＯＳトランジスタは、該基板および該第一の型であり、該第三のＭＯＳトランジスタは、ゲート、ドレイン、ソースおよび本体を含み、該ゲートは、バイアス信号を受信するように構成されており、該ドレインは、第二の供給電圧に電気的に接続されており、該ソースは、該第二のＭＯＳトランジスタのソースに電気的に接続されており、該本体は、第一の参照電圧に電気的に接続されている、第三のＭＯＳトランジスタと
を含み、該第二のＭＯＳトランジスタの本体は、該第三のＭＯＳトランジスタのソースに電気的に接続されていることにより、一時的な信号イベントが該第一のパッド上で受け取られた場合に、該第二のＭＯＳトランジスタのドレインから該第二の供給電圧まで該第二のＭＯＳトランジスタの本体を通り流れる電流を妨げる、集積回路。
（項目２）
前記基板および前記第一の型である第四のＭＯＳトランジスタ（６４）をさらに含み、、該第四のＭＯＳトランジスタは、ゲート、ドレインおよびソースを含み、該ゲートは、前記制御信号に電気的に接続されており、該ドレインは、前記第一のＭＯＳトランジスタのゲートに電気的に接続されている、上記項目のうちのいずれかに記載の集積回路。
（項目３）
第五のＭＯＳトランジスタ（８１）およびフィルタ回路（８５）をさらに含み、該フィルタ回路は、前記第二の供給電圧をフィルタリングして、フィルタリングされた出力を生成するように構成されており、該第五のＭＯＳトランジスタは、前記基板および前記第一の型であり、該第五のＭＯＳトランジスタは、ゲート、ドレインおよびソースを含み、該ゲートは、該フィルタリングされた出力に電気的に接続されており、該ドレインは、前記第四のＭＯＳトランジスタのソースに電気的に接続されており、該ソースは、前記第一の供給電圧に電気的に接続されている、上記項目のうちのいずれか一項目に記載の集積回路。
（項目４）
前記フィルタ回路は、抵抗器（８６）およびコンデンサー（８７）を含み、該抵抗器は、前記第二の供給電圧に電気的に接続されている第一の端、および該コンデンサーの第一の端と前記第五のＭＯＳトランジスタのゲートとに前記フィルタリングされた出力において電気的に接続されている第二の端を含み、該コンデンサーは、前記第一の供給電圧に電気的に接続されている第二の端をさらに含み、該抵抗器およびコンデンサーは、前記一時的な信号イベントが前記第一のパッド上で受け取られた場合に、該第二の供給電圧をフィルタリングするように構成されている、上記項目のうちのいずれか一項目に記載の集積回路。
（項目５）
前記抵抗器は、約１５０ｋΩ〜約３００ｋΩの範囲の抵抗を有しており、前記コンデンサーは、約１．５ｐＦ〜約２．５ｐＦの範囲の静電容量を有している、上記項目のうちのいずれか一項目に記載の集積回路。
（項目６）
前記第一のＭＯＳトランジスタは、高電圧二重拡散ＭＯＳ（ＤＭＯＳ）トランジスタである、上記項目のうちのいずれか一項目に記載の集積回路。
（項目７）
前記バイアス信号は、前記第三のＭＯＳトランジスタのゲートとソースとの間の電圧の大きさが該第三のＭＯＳトランジスタの最大定格ゲート−ソース電圧の約１．０〜約１．５倍となるように選択された電圧レベルを有している、上記項目のうちのいずれか一項目に記載の集積回路。
（項目８）
前記第一の型は、ｐ型であり、前記第二の型は、ｎ型である、上記項目のうちのいずれか一項目に記載の集積回路。
（項目９）
前記第一の型は、ｎ型であり、前記第二の型は、ｐ型である、上記項目のうちのいずれか一項目に記載の集積回路。
（項目１０）
前記第一の供給電圧は、接地供給であり、前記第二の供給電圧は、正の供給電圧である、上記項目のうちのいずれか一項目に記載の集積回路。
（項目１１）
前記第一の参照電圧は、前記第一の供給電圧である、上記項目のうちのいずれか一項目に記載の集積回路。
（項目１２）
一時的な信号イベントからの保護を提供する方法であって、
該方法は、
第一のパッド（６１）を基板（７１）の表面の上方に形成することと、
第一の金属酸化物半導体（ＭＯＳ）トランジスタ（６２）を該基板上に形成することであって、該第一のＭＯＳトランジスタは、第一の型であり、該第一のＭＯＳトランジスタは、ゲート、ソースおよびドレインを含み、該ドレインは、該第一のパッドに電気的に接続されており、該ソースは、第一の供給電圧に電気的に接続されている、ことと、
第二のＭＯＳトランジスタ（６５）を該基板上に形成することであって、該第二のＭＯＳトランジスタは、該第一の型の反対の第二の型であり、該第二のＭＯＳトランジスタは、ゲート、ソース、ドレインおよび本体を含み、該ゲートは、制御信号を受信するように構成されており、該ドレインは、該第一のＭＯＳトランジスタのゲートに電気的に接続されている、ことと、
第三のＭＯＳトランジスタ（６６）を該基板上に形成することであって、該第三のＭＯＳトランジスタは、該第一の型であり、該第三のＭＯＳトランジスタは、ゲート、ドレイン、ソースおよび本体を含み、該ゲートは、バイアス信号を受信するように構成されており、該ドレインは、第二の供給電圧に電気的に接続されており、該ソースは、該第二のＭＯＳトランジスタのソースに電気的に接続されており、該本体は、第一の参照電圧に電気的に接続されている、ことと
を含み、該第二のＭＯＳトランジスタの本体は、該第三のＭＯＳトランジスタのソースに電気的に接続されていることにより、一時的な信号イベントが該第一のパッド上で受け取られた場合に、該第二のＭＯＳトランジスタのドレインから第二の供給電圧まで該第二のＭＯＳトランジスタの本体を通り流れる電流を妨げる、方法。
（項目１３）
第四のＭＯＳトランジスタ（６４）を前記基板上に形成することをさらに含み、該第四のＭＯＳトランジスタは、前記第一の型であり、該第四のＭＯＳトランジスタは、ゲート、ドレインおよびソースを含み、該ゲートは、前記制御信号に電気的に接続されており、該ドレインは、前記第一のＭＯＳトランジスタのゲートに電気的に接続されている、上記項目のうちのいずれかに記載の方法。
（項目１４）
第五のＭＯＳトランジスタ（８１）を前記基板上に形成することをさらに含み、該第五のＭＯＳトランジスタは、前記第一の型であり、該第五のＭＯＳトランジスタは、ゲート、ドレインおよびソースを含み、該ゲートは、前記第二の供給電圧のフィルタリングされたバージョンを受け取るように構成されており、該ドレインは、前記第四のＭＯＳトランジスタのソースに電気的に接続されており、該ソースは、前記第一の供給電圧に電気的に接続されている、上記項目のうちのいずれか一項目に記載の方法。
（項目１５）
抵抗器（８６）およびコンデンサー（８７）を含むフィルタ（８５）を提供することをさらに含み、該抵抗器は、前記第二の供給電圧に電気的に接続されている第一の端、および該コンデンサーの第一の端と前記第五のＭＯＳトランジスタのゲートとに前記フィルタリングされた出力において電気的に接続されている第二の端を含み、該コンデンサーは、前記第一の供給電圧に電気的に接続されている第二の端をさらに含み、該抵抗器およびコンデンサーは、前記一時的な信号イベントが前記第一のパッド上で受け取られた場合に、前記第四のＭＯＳトランジスタが該一時的な信号イベント中に前記第一のＭＯＳトランジスタのゲートを帯電または放電することを妨げるように、該第二の供給電圧をフィルタリングするように構成されている、上記項目のうちのいずれか一項目に記載の方法。
（項目１６）
前記抵抗器は、約１５０ｋΩ〜約３００ｋΩの範囲の抵抗を有しており、前記コンデンサーは、約１．５ｐＦ〜約２．５ｐＦの範囲の静電容量を有している、上記項目のうちのいずれか一項目に記載の方法。
（項目１７）
前記第一のＭＯＳトランジスタは、高電圧二重拡散ＭＯＳ（ＤＭＯＳ）トランジスタである、上記項目のうちのいずれか一項目に記載の方法。
（項目１８）
前記バイアス信号は、前記第三のＭＯＳトランジスタのゲートとソースとの間の電圧の大きさが該第三のＭＯＳトランジスタの最大定格ゲート−ソース電圧の約１．０〜約１．５倍になるように選択された電圧レベルを有している、上記項目のうちのいずれか一項目に記載の方法。
（項目１９）
前記第一の型は、ｐ型であり、前記第二の型は、ｎ型である、上記項目のうちのいずれか一項目に記載の方法。
（項目２０）
前記第一の型は、ｎ型であり、前記第二の型は、ｐ型である、上記項目のうちのいずれか一項目に記載の方法。
（項目２１）
前記第一の参照電圧は、前記第一の供給電圧である、上記項目のうちのいずれか一項目に記載の方法。
【０００７】
（開示の要約）
金属酸化物半導体（ＭＯＳ）保護回路およびそれを形成する方法が開示される。一実施形態において、集積回路は、パッド（６１）、ｐ型ＭＯＳ（ＰＭＯＳ）トランジスタ（６５）、第一のｎ型ＭＯＳ（ＮＭＯＳ）トランジスタ（６２）および第二のＮＭＯＳトランジスタ（６６）を含む。第一のＮＭＯＳトランジスタは、ＰＭＯＳトランジスタのパッド、第一の供給電圧およびドレインに、それぞれ電気的に接続されているドレイン、ソースおよびゲートを含む。第二のＮＭＯＳトランジスタは、ＰＭＯＳトランジスタのバイアスノード、第二の供給電圧およびソースに、それぞれ電気的に接続されているゲート、ドレインおよびソースを含む。第二のＮＭＯＳトランジスタのソースは、一時的な信号イベントがパッド上で受け取られた場合に、ＰＭＯＳトランジスタのドレインから第二の供給電圧までＰＭＯＳトランジスタの本体を通り流れる電流を妨げるように、ＰＭＯＳトランジスタの本体にさらに電気的に接続されている。
【図面の簡単な説明】
【０００８】
【図１Ａ】図１Ａは、電子システムの一例の概略ブロック図である。
【図１Ｂ】図１Ｂは、電子システムの別の例の概略ブロック図である。
【図１Ｃ】図１Ｃは、電子システムのさらに別の例の概略ブロック図である。
【図２】図２は、パッドおよびｎ型金属酸化物半導体（ＮＭＯＳ）トランジスタを含む集積回路の一部の例の注釈をつけられている回路図である。
【図３Ａ】図３Ａは、一実施形態に従うＮＭＯＳ保護回路の概略ブロック図である。
【図３Ｂ】図３Ｂは、図３ＡのＮＭＯＳ保護回路の一部の一実装の断面図である。
【図４】図４は、別の実施形態に従うＮＭＯＳ保護回路の概略ブロック図である。
【図５】図５は、さらに別の実施形態に従うＮＭＯＳ保護回路の概略ブロック図である。
【図６】図６は、一実施形態に従うｐ型金属酸化物半導体（ＰＭＯＳ）保護回路の概略ブロック図である。
【図７Ａ】図７Ａは、ＮＭＯＳトランジスタに対するドレイン−ソース電流対ドレイン−ソース電圧の一例のグラフである。
【図７Ｂ】図７Ｂは、ドレイン−ソース電流、ドレイン−ソース電圧、およびゲート電圧対時間の一例のグラフである。
【図７Ｃ】図７Ｃは、ドレイン−ソース電流、ドレイン−ソース電圧、およびゲート電圧対時間の別の例のグラフである。
【発明を実施するための形態】
【０００９】
（実施形態の詳細な説明）
以下のある実施形態の詳細な説明は、発明の特定の実施形態の様々な説明を示す。しかし、発明は、特許請求の範囲によって規定され、含まれる複数の異なる方法によって具現化され得る。この説明において、図面が参照される。図面において、類似の参照数字は、同一または機能的に類似する素子を示す。
【００１０】
電子システムは、典型的には、回路または回路における構成要素を一時的な信号イベントから保護するように構成されている。さらに、電子システムが信頼性を有していることを保証するのを助けるために、製造業者は、規定されたストレス条件下で、電子システムをテストし得る。ストレス条件は、ｔｈｅ  Ｊｏｉｎｔ  Ｅｌｅｃｔｒｏｎｉｃ  Ｄｅｖｉｃｅ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｏｕｎｃｉｌ（ＪＥＤＥＣ）、ｔｈｅ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｔｅｃｈｎｉｃａｌ  Ｃｏｍｍｉｓｓｉｏｎ（ＩＥＣ）、およびｔｈｅ  Ａｕｔｏｍｏｔｉｖｅ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｏｕｎｃｉｌ（ＡＥＣ）のような様々な組織によって設定された規格によって記述され得る。規格は、ＥＳＤイベントを含む幅広い範囲の一時的な信号イベントを含み得る。
【００１１】
電子回路信頼性は、自己保護的であるか、または一時的な信号保護を提供する別個の構造を必要としないデバイスを用いて提供され得る。例えば、ＮＭＯＳまたはＰＭＯＳトランジスタのような電界効果トランジスタは、ＩＣの通常動作中に電気回路において機能することと、一時的な信号保護を一時的な信号イベント中に単独または他の構成要素と組合わせて提供することとを行うように構成され得る。ＩＣに自己保護的なデバイスを含むことによって、電子システムは、信頼性と、製造コストが低く、回路範囲が比較的小さいという性能要件とを満たし得る。
【００１２】
（電子システムの様々な例の概観）
図１Ａは、様々な実施形態に従う１つ以上の保護回路を含み得る電子システム１１の一例の概略ブロック図である。例示された電子システム１１は、第一および第二のピンまたはパッド４、５と、第一および第二の出力ドライバー回路８、９とを含む集積回路（ＩＣ）１を含む。
【００１３】
第一の出力ドライバー回路８は、第一のパッド４に電気的に接続されており、ＮＭＯＳトランジスタ２０、第一のコンデンサー２１、および第一の制御回路２２を含む。ある実装において、ＮＭＯＳトランジスタは、例えば、二重拡散ＭＯＳ（ＤＭＯＳ）トランジスタのようなドレイン拡張ＭＯＳトランジスタを含む高電圧ＭＯＳ（ＨＶ−ＭＯＳ）デバイスであり得る。ＮＭＯＳトランジスタ２０は、例えば、接地または負の供給電圧であり得る第一の供給電圧Ｖ１に電気的に接続されているソースを含む。ＮＭＯＳトランジスタ２０は、第一の制御回路２２と第一のコンデンサー２１の第一の端とに電気的に接続されているゲート、および第一のコンデンサー２１の第二の端と第一のパッド４とに電気的に接続されているドレインをさらに含む。第一のコンデンサー２１は、例えば、ＮＭＯＳトランジスタ２０のドレインの金属相互接続および／または拡散領域と、ＮＭＯＳトランジスタ２０のゲートの金属および／またはポリシリコン構造との間の寄生コンデンサーを表し得る。しかし、ある実装において、第一のコンデンサー２１は、他の構造から形成され得る。
【００１４】
第二の出力ドライバー回路９は、第二のパッド５に電気的に接続されており、ＰＭＯＳトランジスタ２４、第二のコンデンサー２５および第二の制御回路２６を含む。ＰＭＯＳトランジスタ２４は、例えば、正の供給電圧であり得る第二の供給電圧Ｖ２に電気的に接続されているソースを含む。ＰＭＯＳトランジスタ２４は、第二の制御回路２６と第二のコンデンサー２５の第一の端とに電気的に接続されているゲート、および第二のコンデンサー２５の第二の端と第二のパッド５とに電気的に接続されているドレインをさらに含む。第二のコンデンサー２５は、例えば、ＰＭＯＳトランジスタ２４のドレインの金属相互接続および／または拡散領域と、ＰＭＯＳトランジスタ２４のゲートの金属および／またはポリシリコン構造との間の寄生コンデンサーを表し得る。しかし、ある実装において、第二のコンデンサー２５は、他の構造から形成され得る。
【００１５】
第一および第二の出力ドライバー回路８、９は、信号をＩＣ１から、それぞれ第一および第二のパッド４、５を用いて通信するために用いられ得る。例えば、制御回路２２、２６は、それぞれ、ＮＭＯＳおよびＰＭＯＳトランジスタ２０、２４の状態を制御するために用いられ得、それによって第一および第二のパッド４、５の電位を制御する。加えて、第一および第二の制御回路２２、２６は、第一および／または第二の供給電圧Ｖ１、Ｖ２の初期化のようなパワーアップ条件中にＮＭＯＳおよびＰＭＯＳトランジスタ２０、２４の状態を制御するためにも用いられ得る。
【００１６】
ＩＣ１の第一および第二のピン４、５は、ＥＳＤイベントのような一時的な信号イベントに晒され得る。一時的な信号イベントは、一時的な信号イベントに対して保護されていない場合に、ＩＣ損傷を引き起こし得、ラッチアップを誘導し得る。例えば、第一および／または第二のパッド４、５は、一時的な信号イベント１４を受け取り得る。ＮＭＯＳおよびＰＭＯＳトランジスタ２０、２４は、以下に説明されるように、一時的な信号イベント中に保護を第一および第二の出力ドライバー回路８、９に提供し得る。したがって、ＮＭＯＳおよびＰＭＯＳトランジスタ２０、２４は、通常動作中に信号通知機能性を提供し得るだけでなく、ＮＭＯＳおよびＰＭＯＳトランジスタ２０、２４は、一時的な信号イベント中に自己保護的なデバイスとしても動作し得る。自己保護的なＮＭＯＳおよびＰＭＯＳトランジスタ２０、２４をＩＣ１上に含むことは、別個の保護デバイスを採用するスキームに対して、比較的小さい範囲を有している出力ドライバーおよび／または他の回路を提供するのを助け得る。
【００１７】
一時的な信号イベント中に、第一および第二のコンデンサー２１、２５は、一時的な信号イベント保護をＮＭＯＳおよびＰＭＯＳトランジスタ２０、２４を用いて提供することを助け得る変位または結合電流を提供し得る。例えば、第一のコンデンサー２１は、一時的な信号イベントに関連する電圧変化のような第一のパッド４上における電圧の突然の変化に応答して、ＮＭＯＳトランジスタ２０のゲートを結合し得る。例えば、一時的な信号イベント中に、第一のコンデンサー２１は、ＮＭＯＳトランジスタ２０のドレインからゲートに電流Ｉを注入し得る。電流Ｉは、約Ｃ２１＊ｄＶ４／ｄｔに等しく、ここで、Ｃ２１は、第一のコンデンサー２１の静電容量であり、ｄＶ４／ｄｔは、第一のパッド４における電圧変化の速度である。ある速度および持続時間で第一のパッド４の電圧を変化させる一時的な信号イベントに応答して、第一のコンデンサー２１は、ＮＭＯＳトランジスタ２０のゲートの電圧を、ＮＭＯＳトランジスタ２０のゲート−ソース電圧がＮＭＯＳトランジスタ２０の閾値電圧を超えるのに十分なレベルまで、有効ゲート−ソース静電容量を帯電させることによって、増加させ得る。したがって、電圧変化の十分な速度および持続時間の一時的な信号イベントの間、第一のコンデンサー２１は、ＮＭＯＳトランジスタ２０のゲート電圧を、ＮＭＯＳトランジスタ２０を低インピーダンスオン状態まで遷移させるのに十分なレベルまで結合するために用いられ得る。ＮＭＯＳトランジスタ２０が立ち上げられると、ＮＭＯＳトランジスタ２０は、ドレイン−ソース電流を低インピーダンスチャネルを通して伝導し得ることによって、第一のパッド４の電圧の大きさを減少させ、一時的な信号イベント１４に対して、ＮＭＯＳトランジスタ２０のドレインとソースとの間に低インピーダンス放電パスを生成する。同様に、第二のコンデンサー２５は、一時的な信号イベント保護をＰＭＯＳトランジスタ２４を用いて提供することを助け得る変位電流を提供し得る。
【００１８】
図１Ａの保護回路は、第一および第二の出力ドライバー回路８、９が、それぞれ第一および第二のパッド４、５に電気的に接続される構成を例示する。この構成において、ＩＣ１は、例えば、コントローラーエリアネットワーク（ＣＡＮ）インターフェースを含む電子システムを含む幅広い様々な電子システムおよび用途において用いられ得る。しかし、当業者は、ＩＣ１が他のシステムにおける使用に適合され得ることを認識する。例えば、ＩＣ１が、ローカル相互接続ネットワーク（ＬＩＮ）インターフェースにわたり動作するように構成されているシステムにおいて用いられた場合は、第一および第二の出力ドライバー回路８、９は、同じパッドに電気的に接続されるように改変され得る。
【００１９】
図１Ｂは、電子システム１２の別の例の概略ブロック図である。例示された電子システム１２は、第一および第二のピンまたはパッド４、５と、第一および第二の出力ドライバー回路８、９と、第一および第二の内部回路１５、１６とを含むＩＣ２を含む。図１Ｂの電子システム１２は、図１ＢのＩＣ２が第一および第二の内部回路１５、１６をさらに含むことを除いて、図１Ａの電子システム１１に類似する。第一および第二の内部回路１５、１６は、それぞれ、第一および第二のパッド４、５に電気的に接続されている。図１Ｂにおいて例示されるように、ＮＭＯＳトランジスタ２０は、保護をＩＣ２の第一の出力ドライバー回路８と第一の内部回路１５との両方に提供し得る。同じように、ＰＭＯＳトランジスタ２４は、保護をＩＣ２の第二の出力ドライバー回路９と第二の内部回路１６との両方に提供し得る。したがって、ある実装において、ＮＭＯＳおよびＰＭＯＳトランジスタ２０、２４は、自己保護だけでなく、保護を他の回路および／または構造にも提供するために用いられ得る。
【００２０】
図１Ｃは、電子システム１３のさらに別の例の概略ブロック図である。例示された電子システム１３は、パッド６と、第一および第二の出力ドライバー回路２８および２９と、第一および第二の補助保護回路３０、３１とを含むＩＣ３を含む。
【００２１】
第一の出力ドライバー回路２８は、パッド６に電気的に接続されており、ＮＭＯＳトランジスタ２０、第一のコンデンサー２１、第一の制御回路２２および第一のブロッキングダイオード３２を含む。ＮＭＯＳトランジスタ２０は、第一の供給電圧Ｖ１に電気的に接続されているソース、第一の制御回路２２と第一のコンデンサー２１の第一の端とに電気的に接続されているゲート、および第一のコンデンサー２１の第二の端と第一のブロッキングダイオード３２のカソードとに電気的に接続されているドレインを含む。第一のブロッキングダイオード３２は、パッド６に電気的に接続されているアノードをさらに含む。第一の出力ドライバー回路２８は、第一の出力ドライバー回路２８がＮＭＯＳトランジスタ２０のパッド６とドレインとの間に挿入された第一のブロッキングダイオード３２をさらに含むことを除いて、図１Ａ〜図１Ｂの第一の出力ドライバー回路８に類似する。第一のブロッキングダイオード３２は、システムに対して、ＮＭＯＳトランジスタ２０の本体を通した伝導を妨げることを助け得る。システムにおいて、ピン６は、通常動作中に参照電圧Ｖ１よりも低くあり得る電圧レベルを有している。第一のブロッキングダイオード３２を第一の出力ドライバー回路２８に含むことは、一時的な信号イベントがＮＭＯＳトランジスタ２０のゲート上に結合することを妨げることを助け得（そうでない場合は、一時的な信号イベントは、パッド６の電圧を減らす）、保護スキームを、大きい正／負の電圧レベルを有して動作するピンに対して、以下に詳細に説明されるように、ＭＯＳトランジスタと補助保護回路との両方を用いて実装する場合に、有用であり得る。
【００２２】
第二の出力ドライバー回路２９は、パッド６に電気的に接続されており、ＰＭＯＳトランジスタ２４、第二のコンデンサー２５、第二の制御回路２６、および第二のブロッキングダイオード３３を含む。ＰＭＯＳトランジスタ２４は、第二の供給電圧Ｖ２に電気的に接続されているソース、第二の制御回路２６と第二のコンデンサー２５の第一の端とに電気的に接続されているゲート、および第二のコンデンサー２５の第二の端と第二のブロッキングダイオード３３のアノードとに電気的に接続されているドレインを含む。第二のブロッキングダイオード３３は、パッド６に電気的に接続されているカソードをさらに含む。第二の出力ドライバー回路２９は、第二の出力ドライバー回路２９がＰＭＯＳトランジスタ２４のパッド６とドレインとの間に挿入された第二のブロッキングダイオード３３をさらに含むことを除いて、図１Ａ〜図１Ｂの第二の出力ドライバー回路９に類似する。第二のブロッキングダイオード３３は、システムに対して、ＰＭＯＳトランジスタ２４の本体を通る伝導を妨げることを助け得る。システムにおいて、ピン６は、通常動作中に参照電圧Ｖ２より上であり得る電圧レベルを有している。第二のブロッキングダイオード３３を第二の出力ドライバー回路２９に含むことは、一時的な信号イベントがＰＭＯＳトランジスタ２４のゲート上に結合することを妨げることを助け得（そうでない場合は、一時的な信号イベントは、パッド６の電圧を増加させる）、保護スキームを、大きい正／負の電圧レベルを有して動作するピンに対して、下記に詳細に説明されるように、ＭＯＳトランジスタと補助保護回路との両方を用いて実装する場合に、有用であり得る。
【００２３】
第一の補助保護回路３０は、第三のブロッキングダイオード３４および第四のブロッキングダイオード３５を含む。第三のブロッキングダイオード３４は、パッド６に電気的に接続されているカソードおよび第四のブロッキングダイオード３５のアノードに電気的に接続されているアノードを含む。第四のブロッキングダイオード３５は、第一の供給電圧Ｖ１に電気的に接続されているカソードをさらに含む。第一の補助保護回路３０は、パッド６の電圧を第三のブロッキングダイオード３４の所定のブロッキング電圧より上まで増加させる正の一時的な信号イベントと、パッド６の電圧を第四のブロッキングダイオード３５の所定のブロッキング電圧より下に減らす負の一時的な信号イベントとの両方に対する保護を提供し得る。例えば、一時的な信号イベントがパッド６の電圧を増加させた場合は、第一の補助保護回路３０は、第四のブロッキングダイオード３５が順方向バイアスをかけられる降伏の条件に到達し得、第三のブロッキングダイオード３４は、例えば、動作電圧レベルに応じて、電子なだれおよび／またはツェナー型降伏のような降伏の条件に到達する。同様に、一時的な信号イベントがパッド６の電圧を減らせた場合は、第一の補助保護回路３０は、第三のブロッキングダイオード３４が順方向バイアスをかけられる降伏の条件に到達し得、第四のブロッキングダイオード３５も降伏の条件に到達する。
【００２４】
第二の補助保護回路３１は、第五のブロッキングダイオード３６および第六のブロッキングダイオード３７を含む。第五のブロッキングダイオード３６は、パッド６に電気的に接続されているカソードおよび第六のブロッキングダイオード３７のアノードに電気的に接続されているアノードを含む。第六のブロッキングダイオード３７は、第二の供給電圧Ｖ２に電気的に接続されているカソードをさらに含む。第二の補助保護回路３１は、第一の補助保護回路３０を参照して上記で説明したものと類似した態様で、一時的な信号イベントに対する双方向保護を提供し得る。
【００２５】
第一および第二の出力ドライバー回路２８、２９、ならびに第一および第二の補助保護回路３０、３１は、ＮＭＯＳおよびＰＭＯＳトランジスタ２０、２４と、第一および第二の補助保護回路３０、３１との両方が一時的な信号イベント保護を提供するために用いられる構成において用いられ得る。例えば、先に示したように、ＮＭＯＳおよびＰＭＯＳトランジスタ２０、２４は、それぞれ、二重拡散ＭＯＳ（ＤＭＯＳ）および／または高電圧ＭＯＳ（ＨＶ−ＭＯＳ）トランジスタであり得る。二重拡散ＭＯＳ（ＤＭＯＳ）および／または高電圧ＭＯＳ（ＨＶ−ＭＯＳ）トランジスタは、一時的な信号イベント保護を単独で提供するようなサイズにされた場合に、ＩＣ３の比較的多くの面積を占め得る。したがって、ある実装において、ＭＯＳデバイスは、目標保護性能特性に到達するようなサイズにされるか、および／または、そうでない場合は、到達するように最適化される他の補助保護デバイスと組合わせて用いられ得、それにより、独立してストレスを受ける構造を用いて、スキームに対する回路面積を最小化する。
【００２６】
図１Ｃは、第一および第二の出力ドライバー回路２８、２９が同じパッド６に電気的に接続される構成を示し、したがって、例示されたＩＣ３は、例えば、パッド６がローカル相互接続ネットワーク（ＬＩＮ）インターフェースに電気的に接続される構成を含む様々な用途に適切であり得る。しかし、第一および第二の出力ドライバー回路２８、２９は、ＩＣ３がコントローラーエリアネットワーク（ＣＡＮ）インターフェースを用いた電子システムに採用された場合などでは、異なるパッドに電気的に接続され得る。例えば、第一の出力ドライバー回路２８および第一の補助保護回路３０は、第一のパッドに電気的に接続され得、第二の出力ドライバー回路２９および第二の補助保護回路３１は、第二のパッドに電気的に接続され得る。
【００２７】
図２は、集積回路４０の一部の例の注釈付き回路図である。集積回路４０は、パッド４１、第一のＮＭＯＳトランジスタ４２、第二のＮＭＯＳトランジスタ４４、第一のＰＭＯＳトランジスタ４５、第三のＮＭＯＳトランジスタ４６、および第二のＰＭＯＳトランジスタ４７を含む。回路４０は、パッド４１上に受け取られた一時的な信号イベント１４と、第一のコンデンサー４３、第二のコンデンサー４８およびｐ−ｎ接合ダイオード４９のような回路内にあり得る様々な寄生デバイスとを示すために注釈が付けられている。
【００２８】
第一のＮＭＯＳトランジスタ４２は、パッド４１に電気的に接続されているドレイン、第一の供給電圧Ｖ１に電気的に接続されているソース、および第二のＮＭＯＳトランジスタ４４のドレインと第一のＰＭＯＳトランジスタ４５のドレインとに電気的に接続されているゲートを含む。第二のＮＭＯＳトランジスタ４４は、第一の供給電圧Ｖ１に電気的に接続されているソース、および第一のＰＭＯＳトランジスタ４５のゲートと第三のＮＭＯＳトランジスタ４６のドレインと第二のＰＭＯＳトランジスタ４７のドレインとにＣＯＮＴＲＯＬ＿Ｂとラベルが付けられているノードにおいて電気的に接続されているゲートをさらに含む。第一のＰＭＯＳトランジスタ４５は、第二の供給電圧Ｖ２に電気的に接続されているソースをさらに含む。第三のＮＭＯＳトランジスタ４６は、第一の供給電圧Ｖ１に電気的に接続されているソース、および第二のＰＭＯＳトランジスタ４７のゲートに電気的に接続されており、制御信号ＣＯＮＴＲＯＬを受信するように構成されているゲートをさらに含む。第二のＰＭＯＳトランジスタ４７は、第二の供給電圧Ｖ２に電気的に接続されているソースをさらに含む。
【００２９】
第一のコンデンサー４３、第二のコンデンサー４８、およびｐ−ｎ接合ダイオード４９は、例示された回路の寄生デバイスを表し得る。例えば、第一のコンデンサー４３は、第一のＮＭＯＳトランジスタ４２のドレインに電気的に接続されている第一の端および第一のＮＭＯＳトランジスタ４２のゲートに電気的に接続されている第二の端を含み、第一のＮＭＯＳトランジスタ４２のドレインの金属相互接続および／または拡散領域と第一のＮＭＯＳトランジスタ４２のゲートの金属および／またはポリシリコン構造との間の寄生静電容量を表し得る。加えて、第二のコンデンサー４８は、第一の電力供給電圧Ｖ１に電気的に接続されている第一の端および第二の電力供給電圧Ｖ２に電気的に接続されている第二の端を含み、第一の電力供給電圧Ｖ１と第二の電力供給電圧Ｖ２との間の寄生静電容量（例えば、電力供給相互接続および／または第一および第二の電力供給電圧Ｖ１、Ｖ２に電気的に接続されている基板から生じるか、および／またはウェルの一部の間の寄生静電容量）を表し得る。ｐ−ｎ接合ダイオード４９は、第一のＰＭＯＳトランジスタ４５のドレインと本体との間に形成された接合から生じる寄生ダイオード構成を表し得る。
【００３０】
一時的な信号イベント１４がパッド４１上に受け取られ、パッド４１の電圧を増加させた場合、電圧の変化は、第一のコンデンサー４３に第一のＮＭＯＳトランジスタ４２のゲート電圧を上方へ結合するようにさせる。十分な電圧変化の速度および持続時間を有している一時的な信号イベントの間、第一のＮＭＯＳトランジスタ４２が伝導性となり、一時的な信号イベント１４に関連する電荷を分路し、パッド４１の電圧を減少させるソース−ドレイン電流を伝導するレベルまで第一のＮＭＯＳトランジスタ４１のゲートは、増加され得る。したがって、第一のＮＭＯＳトランジスタ４２は、パッド４１の電圧を動作の安全な範囲内に維持し、破壊的な降伏を引き起こし得る第一のＮＭＯＳトランジスタ４２のドレインとソースとの間の比較的大きい電圧のビルドアップを避けるために用いられ得る。
【００３１】
しかし、回路４０は、一時的な信号イベント中に、第一のＮＭＯＳトランジスタ４２のゲートをプルダウンさせ得る寄生放電パスを含み得る。例えば、第一のＮＭＯＳトランジスタ４２のゲート電圧が一時的な信号イベント中に上昇した場合は、第一のＰＭＯＳトランジスタ４５のドレインの電圧は、第一のＰＭＯＳトランジスタ４５の本体の電圧よりも上まで上昇し得、それによってｐ−ｎ接合ダイオード４９に順方向バイアスをかける。ｐ−ｎ接合ダイオード４９が順方向バイアスをかけられた場合、電流Ｉ１は、ｐ−ｎ接合ダイオード４９を通り第二の供給電圧Ｖ２上に流れ得ることによって、第二のコンデンサー４８を帯電させる。電流Ｉ１は、第一のＮＭＯＳトランジスタ４２のゲートを放電させ得る。第一のＮＭＯＳトランジスタ４２は、第一のＮＭＯＳトランジスタ４２のゲート電圧およびチャネル伝導を減らせ得るか、および／またはＮＭＯＳトランジスタ４２を一時的な信号イベント中にディセーブル（非伝導性になるように）させ得、したがって、低インピーダンス放電パスをＶ１に提供しない。
【００３２】
回路４０は、第一のＰＭＯＳトランジスタ４５の寄生ｐ−ｎ接合ダイオードを通るパスに加えて、追加の寄生放電パスを含み得る。例えば、一時的な信号イベント１４がパッド４１上において受け取られた場合、第二の電力供給Ｖ２の電圧は、容量結合を含む様々な理由によって上方へ結合され得るか、および／または上記で説明したＩ１に関連する放電パスのような放電パスを通して上方へ結合され得る。第二の供給電圧Ｖ２の増加は、第二のＮＭＯＳトランジスタ４４にバイアスをかけるために用いられる電圧の増加につながり得る。例えば、制御信号ＣＯＮＴＲＯＬが低い状態にある場合は、ＣＯＮＴＲＯＬ＿Ｂノードの電圧レベルは、第二の供給電圧Ｖ２の電圧におよそ等しくあり得る。したがって、第二の供給電圧Ｖ２の増加は、第二のＮＭＯＳトランジスタ４４のチャネル伝導性の増加につながり得る。第二のＮＭＯＳトランジスタ４４は、第一のＮＭＯＳトランジスタ４２のゲートから第一の電力供給電圧Ｖ１まで第二のＮＭＯＳトランジスタ４４を通って流れる電流Ｉ２を増加させ得る。加えて、制御信号ＣＯＮＴＲＯＬが最初に高い状態でバイアスをかけられる構成においてさえ、通常の条件を超える第二の供給電圧Ｖ２の増加は、集積回路（図２においては例示されていない）の制御ループを作動させ得る。集積回路の制御ループは、制御信号ＣＯＮＴＲＯＬの状態を始動条件に設定し得る。始動条件は、第二のＮＭＯＳトランジスタ４４の作動に関連した状態であり得る。したがって、ある実装において、一時的な信号イベントは、第二の電力供給電圧Ｖ２に結合し得、供給電圧を増加させ得ることによって、第二のＮＭＯＳトランジスタ４４の作動と、第一のＮＭＯＳトランジスタ４２のゲートの放電とにつながる。
【００３３】
ＩＣのパッドに電気的に接続されているＮＭＯＳトランジスタのゲート上の寄生放電パスは、一時的な信号イベント中に作動しないか、または一時的な信号イベント中のある点において、作動停止するＮＭＯＳトランジスタにつながり得る。ＮＭＯＳトランジスタを立ち上げることと、保護を提供するチャネルを形成することとを失敗することは、ＮＭＯＳトランジスタおよび／またはパッドに電気的に接続されている他の回路および構成要素への損傷につながり得るので、改善されたＭＯＳ出力回路に対する必要性がある。さらに、プリドライバー回路によって提供されるゲート制御を維持しつつ、改善された信頼性を有している出力ＭＯＳ回路アーキテクチャに対する必要性がある。
【００３４】
（ＭＯＳトランジスタ保護回路の概観）
ＭＯＳ保護回路およびそれを形成する方法が提供される。ある実装において、保護回路は、パッドに電気的に接続されているＭＯＳトランジスタと、ＭＯＳトランジスタのゲートを制御するように構成されている制御回路とを含む。制御回路は、ＭＯＳトランジスタのゲートが寄生漏れパスに起因して一時的な信号イベント中に放電することを妨げるように構成されている１つ以上のトランジスタを含む。寄生漏れパスを取り除くことは、一時的な信号イベント中のＭＯＳトランジスタのゲート上に結合された電荷がイベントの持続時間中にＭＯＳトランジスタのゲート上に存在したままであることを可能にし、それによって、トランジスタをエネーブルし、一時的な信号保護を提供することに十分なレベルにＭＯＳトランジスタのゲートの電位を維持することを助ける。
【００３５】
図３Ａは、一実施形態に従うＮＭＯＳ保護回路６０の概略ブロック図である。ＮＭＯＳ保護回路６０は、パッド６１、第一のＮＭＯＳトランジスタ６２、第二のＮＭＯＳトランジスタ６４、ＰＭＯＳトランジスタ６５、第三のＮＭＯＳトランジスタ６６およびバイアス回路６７を含む。パッド６１は、例えば、図１Ａ〜図１Ｂの第一のパッド４および／または図１Ｃのパッド６を含む任意の適切なパッドであり得る。
【００３６】
第一のＮＭＯＳトランジスタ６２は、パッド６１に電気的に接続されているドレイン、第一の電力供給電圧Ｖ１に電気的に接続されているソース、および第二のＮＭＯＳトランジスタ６４のドレインとＰＭＯＳトランジスタ６５のドレインとにＮ１とラベルが付けられているノードにおいて電気的に接続されているゲートを含む。第二のＮＭＯＳトランジスタ６４は、第一の電力供給電圧Ｖ１に電気的に接続されているソースおよびノードＮ２に電気的に接続されているゲートをさらに含む。ＰＭＯＳトランジスタ６５は、ノードＮ２に電気的に接続されているゲートおよび第三のＮＭＯＳトランジスタ６６のソースに電気的に接続されているソースおよび本体をさらに含む。第三のＮＭＯＳトランジスタ６６は、バイアス回路６７の出力にノードＮ３において電気的に接続されているゲート、第二の電力供給電圧Ｖ２に電気的に接続されているドレイン、および参照電圧ＶＸに電気的に接続されている本体をさらに含む。参照電圧ＶＸは、例えば、第一の電力供給電圧Ｖ１を含むＶ２よりも低い任意の適切な電圧であり得る。
【００３７】
第一および第二の電力供給電圧Ｖ１、Ｖ２は、任意の適切なノードであり得る。例えば、第一の電力供給電圧Ｖ１は、一時的な信号イベントがパッド６１上において受け取られた場合に、一時的な信号イベントに関連する電荷を分路するように構成されている低インピーダンス接地または電力供給ノードであり得る。第二の電力供給電圧Ｖ２は、例えば、低インピーダンス電力供給ノードであり得る。しかし、ある実装において、第二の電力供給電圧Ｖ２は、低インピーダンスである必要はない。なぜなら、第二の電力供給電圧Ｖ２は、一時的な信号イベントに関連する電荷を分路するように構成される必要がないからである。
【００３８】
ノードＮ１は、第一のＮＭＯＳトランジスタ６２のゲートを制御することによって、パッド６１の電位を制御するために用いられ得る。ノードＮ１の電位を制御することを助けるために、ノードＮ１は、第一のＮＭＯＳトランジスタ６２に対する制御回路として動作するように構成されている１つ以上のトランジスタまたは他のデバイスに電気的に接続され得る。例えば、図３Ａにおいて例示されるように、第二のＮＭＯＳトランジスタ６４およびＰＭＯＳトランジスタ６５は、ノードＮ２上において受信された信号を論理的に反転させるように構成されている。ノードＮ２は、図２において示されたノードＣＯＮＴＲＯＬ＿Ｂのような制御ノードであり得る。
【００３９】
第三のＮＭＯＳトランジスタ６６は、ＰＭＯＳトランジスタ６５のソースおよび本体と、第二の電力供給電圧Ｖ２との間に配置されている。一時的な信号イベントが存在しない回路の通常動作中に、バイアス回路６７は、第三のＮＭＯＳトランジスタ６６が低インピーダンスパスを第二の電力供給電圧Ｖ２とＰＭＯＳトランジスタ６５のソースとの間に提供するように、ブースト電圧をノードＮ３上に提供するように構成され得る。したがって、第三のＮＭＯＳトランジスタ６６を含むことは、回路の通常動作中に、第二のＮＭＯＳトランジスタ６４とＰＭＯＳトランジスタ６５との動作を妨害する必要はない。ある実装において、バイアス回路６７は、電圧を第三のＮＭＯＳトランジスタ６６のゲートに提供するように構成されており、この電圧は、第二の電力供給電圧Ｖ２よりも約１．３〜約１．８倍大きい。例えば、バイアス回路６７は、電荷ポンプ回路を使用し得る。
【００４０】
バイアス回路６７は、任意の適切な態様で実装され得る。例えば、バイアス回路は、予め規定された値の電流源、ならびにそれぞれ、ＮＭＯＳトランジスタ６６およびＰＭＯＳトランジスタ６５に類似するダミーのＮＭＯＳトランジスタとダミーのＰＭＯＳトランジスタとの直列の組合わせを含み得る。電流源は、ダミーのＮＭＯＳトランジスタのドレインに電気的に接続され得る。電流がダミーのＮＭＯＳおよびダミーのＰＭＯＳトランジスタを通過するのに十分なゲート電圧でダミーのＮＭＯＳトランジスタがバイアスをかけられるまで、バイアス回路６７は、ダミーのＮＭＯＳトランジスタのゲート電圧を制御するように構成され得る。しかし、バイアス回路６７は、制御ループを含む必要はなく、他の方法によって実装され得る。例えば、適切な回路条件を有している構成において、バイアス回路６７は、約Ｖ２に等しい電圧をＮＭＯＳトランジスタ６６のゲートに提供するように構成され得る。
【００４１】
一実装において、バイアス回路６７は、ＮＭＯＳトランジスタ６６の処理定格（ｐｒｏｃｅｓｓ−ｒａｔｅｄ）ゲート電圧を超えてＮＭＯＳトランジスタ６６のゲートにバイアスをかける。例えば、ＮＭＯＳトランジスタ６６は、オン状態であり得、ゲート酸化物にわたる電圧への本体−ゲート電圧の影響を減少させ得る反転層を含み得る。したがって、ＮＭＯＳトランジスタ６６は、オフ状態にバイアスをかけられる類似のジオメトリおよびゲート酸化物の厚さのＮＭＯＳトランジスタのゲート電圧よりも大きいゲート電圧までバイアスをかけられ得る。ある実装において、バイアス回路６７は、ＮＭＯＳトランジスタ６６のゲートに、処理定格ゲート電圧の約１．５倍までバイアスをかけ得る。例えば、バイアス回路６７は、ＮＭＯＳトランジスタ６６のゲートに、ＮＭＯＳトランジスタ６６とおよそ同じゲート酸化物の厚さを有しているトランジスタに対して、最大定格ゲートソース電圧の約１倍〜約１．５倍の電圧までバイアスをかけるように構成され得る。
【００４２】
第三のＮＭＯＳトランジスタ６６を含むことは、寄生漏れパスを減少させることを助け得る（そうでない場合は、一時的な信号イベント中に寄生漏れパスは、第一のＮＭＯＳトランジスタ６２のゲートを放電させ得る）。例えば、ＰＭＯＳトランジスタ６５は、ＰＭＯＳトランジスタ６５のドレインと本体との間に配置された寄生ｐ−ｎ接合ダイオードを含み得る。一時的な信号イベント中に、第一のＮＭＯＳトランジスタ６２のゲート−ドレイン静電容量は、ノードＮ１に上方へ結合し得ることによって、ＰＭＯＳトランジスタ６５のドレイン電圧をＰＭＯＳトランジスタ６５の本体の電圧より上までブーストする。次に、これは、図２を参照して先に説明したように、順方向バイアスをかけられ、電流をドレインから本体まで提供するｐ−ｎ接合ダイオードにつながり得る。
【００４３】
第三のＮＭＯＳトランジスタ６６をＰＭＯＳトランジスタ６５の本体と第二の電力供給電圧Ｖ２との間に直列に配置することによって、第三のＮＭＯＳトランジスタ６６は、ＰＭＯＳトランジスタ６５の本体から第二の電力供給電圧Ｖ２までの電流の流れを遮断し得る。例えば、ＰＭＯＳトランジスタ６５の本体電圧が一時的な信号イベント中に上昇した場合、第三のＮＭＯＳトランジスタ６６のソース電圧も上昇し得る。第三のＮＭＯＳトランジスタ６６が高インピーダンスカットオフモードの動作に入るように、第三のＮＭＯＳトランジスタ６６のゲート−ソースが第三のＮＭＯＳトランジスタ６６の閾値電圧の下まで下がる点まで、第三のＮＭＯＳトランジスタ６６のソースは上昇し得る。したがって、第三のＮＭＯＳトランジスタ６６は、一時的な信号イベント中に、パッド６１上において受け取られた寄生放電パスを取り除くために用いられ得、それによって、第一のＮＭＯＳトランジスタ６２によって提供された保護の堅牢性を、一時的な信号イベント中に、ＭＯＳ伝導に対して十分大きい結合されたゲート電圧を維持することによって改善する。
【００４４】
図３Ｂは、図３ＡのＮＭＯＳ保護回路６０の一部の一実装の断面図７０である。例示された断面図７０は、図３ＡのＰＭＯＳトランジスタ６５と第三のＮＭＯＳトランジスタ６６との一実装を例示する。断面図７０は、ｐ型基板７１、ｎ型作用範囲７４ａ〜７４ｅ、ｐ型作用範囲７３ａ〜７３ｆ、ｎウェル７８ａ〜７８ｃ、ｐウェル７２、ｎ型埋込み層７９、ゲート７５ａ、７５ｂおよびゲート酸化物７６ａ、７６ｂを含む。断面図は、ゲート７５ａ、７５ｂと、ｎ型作用範囲７４ａ〜７４ｅと、ｐ型作用範囲７３ａ〜７３ｆとへの電気接続を例示するために注釈が付けられている。例えば、第一の電力供給電圧Ｖ１が参照電圧ＶＸとして用いられる実装を含むいくつかの実装において、ｎ型埋込み層７９は省略され得る。
【００４５】
図３Ｂにおいて例示されるように、ｐウェル７２は、基板７１の表面７７上に配置される。ｎウェル７８ｂ、７８ｃは、基板７１の表面７７上にｐウェル７２に隣接して、ｐウェル７２の反対側に配置される。ある実装において、ｐウェル７２を基板７１の上から観察した場合に、ｎウェル７８ｂ、７８ｃは、ｐウェル７２を囲む輪の一部を形成する。例示された実装において、ｎ型埋込み層７９は、ｎウェル７８ｂ、７８ｃおよびｐウェル７２の下に配置される。ｎウェル７８ａは、基板７１の表面７７上にｎウェル７８ｂに隣接して配置される。ゲート酸化物７６ａは、基板７１の表面７７を覆って、ｎウェル７８ａの上に配置され、ゲート７５ａは、ゲート酸化物７６ａを覆って配置される。ｐ型作用範囲７３ａ、７３ｂは、ｎウェル７８ａの中に、ゲート７５ａの反対側に配置される。ｎ型作用範囲７４ａは、ｎウェル７８ａの中に、ｐ型作用範囲７３ｂに隣接して配置される。ｐ型作用範囲７３ｃは、基板７１の表面７７上に、ｎウェル７８ｂに隣接して配置され、ｐ型作用範囲７３ｆは、基板７１の表面７７上に、ｎウェル７８ｃに隣接して配置される。
【００４６】
ゲート酸化物７６ｂは、基板７１の表面７７を覆って、ｐウェル７２の上に配置され、ゲート７５ｂは、ゲート酸化物７６ｂを覆って配置される。ｎ型作用範囲７４ｃ、７４ｄは、ｐウェル７２の中に、ゲート７５ｂの反対側に配置される。ｐ型作用範囲７３ｄ、７３ｅは、ｐウェル７２の中に、それぞれ、ｎ型作用領域７４ｃ、７４ｄに隣接して配置される。ｎ型作用領域７４ｂ、７４ｅは、それぞれ、ｎウェル７８ｂ、７８ｃの中に配置される。
【００４７】
ｐ型作用範囲７３ａは、ノードＮ１に電気的に接続されている。ゲート７５ａは、ノードＮ２に電気的に接続されている。ゲート７５ｂは、ノードＮ３に電気的に接続されている。ｐ型作用範囲７３ｃ〜７３ｆは、第一の電力供給電圧Ｖ１に電気的に接続されている。ｎ型作用範囲７４ｂ、７４ｄ、７４ｅは、第二の電力供給電圧Ｖ２に電気的に接続されている。ｐ型作用範囲７３ｄは、ｎ型作用範囲７４ａ、７４ｃに電気的に接続されている。
【００４８】
ｎウェル７８ａ、７８ｂおよびｎ型埋込み層７９は、ｐウェル７２をｐ型基板７１から電気的に隔離することを助け得、それによって、ｐ型基板７１およびｐウェル７２が異なる電位において動作することを可能にする。例えば、ｎ型埋込み層７９を含むことは、ｐウェル７２から形成されたＮＭＯＳデバイスの本体が異なる電位に電気的に接続されることを可能にする。本明細書において用いられる場合は、当業者によって理解されるように、用語「ｎ型埋込み層」は、例えば、シリコンオンインシュレーター（ＳＯＩ）技術またはディープｎウェル技術において用いられるものを含む任意の適切なｎ型埋込み層を指す。
【００４９】
例示された断面図７０は、図３ＡのＰＭＯＳトランジスタ６５と第三のＮＭＯＳトランジスタ６６との一実装を例示する。例えば、ゲート７５ａ、ｐ型作用範囲７３ａ、ｐ型作用範囲７３ｂおよびｎウェル７８ａは、図３ＡのＰＭＯＳトランジスタ６５のゲート、ドレイン、ソースおよび本体として動作し得る。ゲート７５ｂ、ｎ型作用範囲７４ｄ、ｎ型作用範囲７４ｃおよびｐウェル７２は、図３Ａの第三のＮＭＯＳトランジスタ６６のゲート、ドレイン、ソースおよび本体として動作し得る。図３ＡのＰＭＯＳトランジスタ６５と第三のＮＭＯＳトランジスタ６６との一実装は、図３Ｂにおいて示されるが、他の実装も可能である。加えて、ある詳細は、明確さのために図３Ｂから省略されている。例えば、断面図７０は、接点および金属被覆を形成するためにバックエンド処理を受け得る。接点および金属被覆は、例示された接続を形成するために用いられ得る。加えて、断面図７０は、領域を分離、領域を隔離および／または異なる電気ノードに接続されている作用範囲間の静的な電流漏れを減少させるための浅いトレンチ領域、深いトレンチ領域またはシリコンの局所酸化（ＬＯＣＯＳ）領域のような隔離領域を含み得る。隔離領域の形成は、基板７１におけるトレンチを食刻することと、トレンチを二酸化ケイ素のような誘電体で満たすことと、化学機械平坦化のような任意の適切な方法を用いて過剰な誘電体を取り除くことを含み得る。
【００５０】
図４は、別の実施形態に従うＮＭＯＳ保護回路８０の概略ブロック図である。ＮＭＯＳ保護回路８０は、パッド６１、第一のＮＭＯＳトランジスタ６２、第二のＮＭＯＳトランジスタ６４、ＰＭＯＳトランジスタ６５、第四のＮＭＯＳトランジスタ８１およびフィルタ回路８５を含む。図３Ａの第三のＮＭＯＳトランジスタ６６およびバイアス回路６７は、この実施形態には含まれていない。
【００５１】
第一のＮＭＯＳトランジスタ６２は、パッド６１に電気的に接続されているドレイン、第一の電力供給電圧Ｖ１に電気的に接続されているソース、および第二のＮＭＯＳトランジスタ６４のドレインとＰＭＯＳトランジスタ６５のドレインとにＮ１とラベルを付けられているノードにおいて電気的に接続されているゲートを含む。第二のＮＭＯＳトランジスタ６４は、第四のＮＭＯＳトランジスタ８１のドレインに電気的に接続されているソースおよびノードＮ２に電気的に接続されているゲートをさらに含む。第四のＮＭＯＳトランジスタ８１は、第一の電力供給電圧Ｖ１に電気的に接続されているソースおよびフィルタ回路８５の出力にノードＮ４において電気的に接続されているゲートをさらに含む。ＰＭＯＳトランジスタ６５は、ノードＮ２に電気的に接続されているゲート、ならびに第二の電力供給電圧Ｖ２に電気的に接続されているソースおよび本体をさらに含む。第一および第二のノードＮ１、Ｎ２と第一および第二の電力供給電圧Ｖ１、Ｖ２との追加の詳細は、図３Ａを参照して、上記で説明した通りであり得る。
【００５２】
例示されたフィルタ回路８５は、抵抗器８６およびコンデンサー８７を含む。抵抗器８６は、第二の電力供給電圧Ｖ２に電気的に接続されている第一の端、およびコンデンサー８７の第一の端と第四のＮＭＯＳトランジスタ８１のゲートとにノードＮ４において電気的に接続されている第二の端を含む。コンデンサー８７は、第一の電力供給電圧Ｖ１に電気的に接続されている第二の端をさらに含む。例示されたフィルタ回路８５は、第二の電力供給電圧Ｖ２をフィルタリングし得、フィルタリングされた供給電圧をノードＮ４上に生成する。フィルタ回路８５の一特定の実装が図５において例示されるが、フィルタ回路８５は、例えば、任意の適切な低域通過フィルタを含む任意の適切なフィルタであり得る。
【００５３】
第四のＮＭＯＳトランジスタ８１は、第二のＮＭＯＳトランジスタ６４のソースと第一の電力供給電圧Ｖ１との間に配置されている。回路の通常動作中に、一時的な信号イベントが不在の場合は、フィルタ回路８５は、第二の電力供給電圧Ｖ２におよそ等しい電圧をノードＮ４に提供し得る。したがって、通常動作中は、第四のＮＭＯＳトランジスタ８１はイネーブルされ得、通常動作中のインバーターとしての第二のＮＭＯＳトランジスタ６４とＰＭＯＳトランジスタ６５との動作を妨害する必要はない。ある実装において、抵抗器は、約１５０ｋΩ〜約３００ｋΩの範囲の抵抗（例えば、約２５０ｋΩ）を有しており、コンデンサーは、約１．５ｐＦ〜約２．５ｐＦ（例えば、約２．０ｐＦ）の範囲の静電容量を有している。
【００５４】
第四のＮＭＯＳトランジスタ８１およびフィルタ回路８５を含むことは、寄生漏れパスを減少させることを助け得る（そうでない場合は、一時的な信号イベント中に寄生漏れパスは、第一のＮＭＯＳトランジスタ６２のゲートを放電させ得る）。例えば、一時的な信号イベントがパッド６１上において受け取られた場合は、第二の電力供給Ｖ２の電圧は、先に説明したように、上方へ結合され得る。第二の供給電圧Ｖ２の増加は、第二のＮＭＯＳトランジスタ６４にバイアスをかけるために用いられる電圧の増加につながり得る。なぜなら、ノードＮ-２は、第二の供給電圧Ｖ２の出力におよそ等しい出力を有している制御回路によって制御され得るからである。加えて、ある実装において、第二の供給電圧Ｖ２の増加は、ノードＮ２の状態を始動条件に設定し得る始動中に用いられる集積回路の制御ループを作動させ得る。始動条件は、第二のＮＭＯＳトランジスタ６４の作動に関連した状態であり得る。したがって、ある実装において、一時的な信号イベントは、第二の電力供給電圧Ｖ２に結合し得、供給電圧を増加させ得、それによって、一時的な信号イベント中に、第二のＮＭＯＳトランジスタ６４の作動と、第一のＮＭＯＳトランジスタ６２のゲートの放電とにつながる。
【００５５】
第四のＮＭＯＳトランジスタ８１を第二のＮＭＯＳトランジスタ６４のソースと、第四のＮＭＯＳトランジスタ８１のゲートがフィルタ回路８５の出力に接続されている第一の電力供給電圧Ｖ１との間に直列に配置することによって、ノードＮ４の電位は、一時的な信号イベント中に比較的低いままであり得、それによって、第四のトランジスタ８１のゲート電圧を一時的な信号イベントの持続時間の間、比較的低いレベルに維持する。第二および第四のＮＭＯＳトランジスタ６４、８１は、第四のＮＭＯＳトランジスタ８１に直列に電気的に接続されているので、第四のＮＭＯＳトランジスタ８１のゲートに提供された電圧をフィルタリングすることは、一時的な信号イベントがノードＮ２の電圧および／または第二の電力供給電圧Ｖ２を増加させたとしても、一時的な信号イベント中に第一のＮＭＯＳトランジスタ６２のゲートからの電流の放電を制限し得る。したがって、第四のＮＭＯＳトランジスタ８１は、パッド６１上において受け取られた一時的な信号イベント中に、寄生放電パスを取り除くために用いられ得、それによって、第一のＮＭＯＳトランジスタ６２によって提供された保護のロバスト性を改善する。
【００５６】
図５は、さらに別の実施形態に従うＮＭＯＳ保護回路９０の概略ブロック図である。ＮＭＯＳ保護回路９０は、パッド６１、第一のＮＭＯＳトランジスタ６２、第二のＮＭＯＳトランジスタ６４、第三のＮＭＯＳトランジスタ６６、第四のＮＭＯＳトランジスタ８１、ＰＭＯＳトランジスタ６５、バイアス回路６７、およびフィルタ回路８５を含む。
【００５７】
第一のＮＭＯＳトランジスタ６２は、パッド６１に電気的に接続されているドレイン、第一の電力供給電圧Ｖ１に電気的に接続されているソース、および第二のＮＭＯＳトランジスタ６４のドレインとＰＭＯＳトランジスタ６５のドレインとにＮ１とラベルを付けられているノードにおいて電気的に接続されているゲートを含む。第二のＮＭＯＳトランジスタ６４は、第四のＮＭＯＳトランジスタ８１のドレインに電気的に接続されているソースおよびノードＮ２に電気的に接続されているゲートをさらに含む。第四のＮＭＯＳトランジスタ８１は、第一の電力供給電圧Ｖ１に電気的に接続されているソース、および抵抗器８６の第一の端とコンデンサー８７の第一の端とにノードＮ４において電気的に接続されているゲートをさらに含む。コンデンサー８７は、第一の電力供給電圧Ｖ１に電気的に接続されている第二の端をさらに含む。抵抗器８６は、第二の電力供給電圧Ｖ２に電気的に接続されている第二の端をさらに含む。ＰＭＯＳトランジスタ６５は、ノードＮ２に電気的に接続されているゲート、ならびに第三のＮＭＯＳトランジスタ６６のソースに電気的に接続されているソースおよび本体をさらに含む。第三のＮＭＯＳトランジスタ６６は、バイアス回路６７の出力にノードＮ３において電気的に接続されているゲート、第二の電力供給電圧Ｖ２に電気的に接続されているドレイン、および第一の電力供給電圧Ｖ１に電気的に接続されている本体をさらに含む。
【００５８】
例示されたＮＭＯＳ保護回路９０は、寄生漏れパスを減少させるか、または取り除くように構成されている（そうでない場合は、一時的な信号イベント中に寄生漏れパスは、第一のＮＭＯＳトランジスタ６２のゲートを放電させ得る）。例えば、例示されたＮＭＯＳ保護回路９０は、第三のＮＭＯＳトランジスタ６６およびバイアス回路６７を含む。第三のＮＭＯＳトランジスタ６６およびバイアス回路６７は、第一のＮＭＯＳトランジスタ６２のゲートから第二の電力供給電圧Ｖ２までＰＭＯＳトランジスタ６５の本体を通る寄生漏れパスを減少させるために用いられ得る。加えて、例示されたＮＭＯＳ保護回路９０は、第四のＮＭＯＳトランジスタ８１およびフィルタ回路８５を含む。第四のＮＭＯＳトランジスタ８１およびフィルタ回路８５は、第一のＮＭＯＳトランジスタ６２のゲートから第一の電力供給電圧Ｖ１まで第二のＮＭＯＳトランジスタ６４を通る寄生漏れパス減少させるために用いられ得る。ＮＭＯＳ保護回路９０の追加の詳細は、上の図３Ａ〜図４に関して、上記で説明したものに類似し得る。図５は、第三のＮＭＯＳトランジスタ６６の本体が第一の電力供給電圧Ｖ１に電気的に接続されている構成に対して例示されるが、第三のＮＭＯＳトランジスタ６６の本体は、先に説明したように、他のノードにも電気的に接続され得る。
【００５９】
図３Ａ〜図５は、パッドに電気的に接続されているＮＭＯＳトランジスタの観点から漏れ減少スキームを説明しているが、漏れ減少スキームは、ＰＭＯＳトランジスタ構成および、図１Ｃにおいて示された構成のような、共通の出力パッドに接続されている出力ドライバーＮＭＯＳとＰＭＯＳとの組合わせにも適用され得る。
【００６０】
図６は、一実施形態に従うｐ型金属酸化物半導体（ＰＭＯＳ）保護回路１００の概略ブロック図である。ＰＭＯＳ保護回路１００は、パッド１０１、第一のＰＭＯＳトランジスタ１０２、第二のＰＭＯＳトランジスタ１０５、第三のＰＭＯＳトランジスタ１０６、第四のＰＭＯＳトランジスタ１１１、ＮＭＯＳトランジスタ１０４、バイアス回路１０７、およびフィルタ回路１１５を含む。フィルタ回路１１５は、抵抗器１１６およびコンデンサー１１７を含む。
【００６１】
第一のＰＭＯＳトランジスタ１０２は、パッド１０１に電気的に接続されているドレイン、第二の電力供給電圧Ｖ２に電気的に接続されているソース、および第二のＰＭＯＳトランジスタ１０５のドレインとＮＭＯＳトランジスタ１０４のドレインとにＮ５とラベルを付けられているノードにおいて電気的に接続されているゲートを含む。第二のＰＭＯＳトランジスタ１０５は、第四のＰＭＯＳトランジスタ１１１のドレインに電気的に接続されているソースおよびノードＮ６に電気的に接続されているゲートをさらに含む。第四のＰＭＯＳトランジスタ１１１は、第二の電力供給電圧Ｖ２に電気的に接続されているソース、および抵抗器１１６の第一の端とコンデンサー１１７の第一の端とにノードＮ８において電気的に接続されているゲートをさらに含む。コンデンサー１１７は、第二の電力供給電圧Ｖ２に電気的に接続されている第二の端をさらに含み、抵抗器１１６は、第一の電力供給電圧Ｖ１に電気的に接続されている第二の端をさらに含む。ＮＭＯＳトランジスタ１０４は、ノードＮ６に電気的に接続されているゲート、ならびに第三のＰＭＯＳトランジスタ１０６のソースに電気的に接続されているソースおよび本体をさらに含む。第三のＰＭＯＳトランジスタ１０６は、バイアス回路１０７の出力にノードＮ７において電気的に接続されているゲート、第一の電力供給電圧Ｖ１に電気的に接続されているドレイン、および参照電圧ＶＹに電気的に接続されている本体をさらに含む。参照電圧ＶＹは、例えば、第二の電力供給電圧Ｖ２を含むＶ１よりも大きい任意の適切な電圧であり得る。
【００６２】
例示されたＰＭＯＳ保護回路１００は、寄生漏れパスを減少させるか、または取り除くように構成されている（そうでない場合は、一時的な信号イベント中に寄生漏れパスは、、第一のＰＭＯＳトランジスタ１０２のゲートを帯電させ得る）。例えば、例示されたＰＭＯＳ保護回路１００は、第三のＰＭＯＳトランジスタ１０６およびバイアス回路１０７を含む。第三のＰＭＯＳトランジスタ１０６およびバイアス回路１０７は、第一のＰＭＯＳトランジスタ１０２のゲートから第一の電力供給電圧Ｖ１までＮＭＯＳトランジスタ１０４の本体を通る寄生漏れパスを減少させるために用いられ得る。加えて、例示されたＰＭＯＳ保護回路１００は、第四のＰＭＯＳトランジスタ１１１およびフィルタ回路１１５を含む。第四のＰＭＯＳトランジスタ１１１およびフィルタ回路１１５は、第一のＰＭＯＳトランジスタ１０２のゲートから第二の電力供給電圧Ｖ２まで第二のＰＭＯＳトランジスタ１０５を通る寄生漏れパスを減少させるために用いられ得る。ＰＭＯＳ保護回路１００の追加の詳細は、上の図３Ａ〜図４に関して、上記で説明したものに類似し得る。
【００６３】
ある実装において、ＰＭＯＳ保護回路およびＮＭＯＳ保護回路は、ＩＣ上に含まれ得る。例えば、図１Ａ〜図１Ｃにおいて示される構成において、ＩＣは、ＰＭＯＳ出力ドライバーとＮＭＯＳ出力ドライバーとの両方を含み得、これらの出力ドライバーは、それぞれ、本明細書において説明される保護スキームを組み込み得る。ＰＭＯＳ保護回路とＮＭＯＳ保護回路との両方を提供することは、ＩＣの供給電圧を一時的な信号イベントから保護することを助け得る。例えば、一時的な信号イベントが供給電圧Ｖ２を増加させ、供給電圧Ｖ１を減らす場合、ＰＭＯＳとＮＭＯＳとの両方が作動させられ得、低インピーダンス放電パスは、第一の供給電圧Ｖ１と第二の供給電圧Ｖ２との間に提供され得る。
【００６４】
図７Ａは、ＮＭＯＳトランジスタに対するドレイン−ソース電流対ドレイン−ソース電圧の一例のグラフ１２０である。グラフ１２０は、約２ｎｓの立ち上がり時間および約１００ｎｓのパルス幅を有している伝送ラインパルス（ＴＬＰ）測定値を例示する。ＮＭＯＳトランジスタは、異なるゲート電圧結合条件に対して特性付けられ、約１０，０００μｍの幅を有している。ＮＭＯＳトランジスタは、約２０Ｖまでの電圧において動作するように構成されており、２ｋＶの人体モデル（ＨＢＭ）ＥＳＤイベントのようなある一時的な信号イベントに耐え得る。例示されたプロット１２１〜１２６は、それぞれ、約０Ｖ、約１Ｖ、約２Ｖ、約３Ｖ、約４Ｖおよび約５Ｖのゲート−ソース結合電圧に対するドレイン−ソース電流を例示する。図７Ａは、ＮＭＯＳトランジスタが約２０Ｖまでの電圧において動作するように構成されている構成を例示するが、ＮＭＯＳトランジスタは、例えば、約２００Ｖまでの電圧を含む任意の適切な電圧において動作するように構成され得る。加えて、ＮＭＯＳトランジスタは、例えば、８ｋＶのＨＢＭよりも大きいＥＳＤイベントを含む、より大きさが大きい一時的な信号イベントに耐えるように構成され得る。プロット１２１は、非常に低い電流を維持しつつ、非常に低いゲート電圧に対して、デバイスが降伏の条件に到達することを示す。加えて、デバイスがより大きいゲート電圧を受け取るプロット１２２〜１２６に対しては、デバイスは、ある一時的な信号イベントに対する保護を提供することに適切な比較的多い電流量を伝導する能力を有しており、それによって、デバイスが自己保護することを可能にする。
【００６５】
図７Ｂは、ドレイン−ソース電流、ドレイン−ソース電圧、およびゲート電圧対時間の一例のグラフ１３０である。グラフ１３０は、時間０で始まる一時的な信号イベント中のＮＭＯＳトランジスタの動作を例示する。図７Ｂにおいて例示されるように、一時的な信号イベントは、継時的にトランジスタのドレイン−ソース電圧ＶＤＳを増加させ得る。ドレイン−ソース電圧ＶＤＳの増加は、上方へ結合されているゲートＶＧＡＴＥの電圧に至り得る。ゲートＶＧＡＴＥの電圧は、ドレイン−ソースチャネル電流ＩＤＳを増加させ得る。しかし、先に説明したように、ＮＭＯＳトランジスタのゲート上の寄生漏れパスは、一時的な信号イベント中にゲート電圧を減少させ得る。ゲート電圧を減少させることは、ドレイン−ソースチャネル電流ＩＤＳを減らし得、ドレイン−ソース電圧ＶＤＳの、デバイス損傷に関連する降伏電圧ＶＢＲＥＡＫＤＯＷＮを超えた増加につながり得る。
【００６６】
図７Ｃは、ドレイン−ソース電流、ドレイン−ソース電圧、およびゲート電圧対時間の別の例のグラフ１４０である。グラフ１４０は、時間０で始まる一時的な信号イベント中のＮＭＯＳトランジスタの動作を例示する。図７Ｃにおいて示されるように、一時的な信号イベントは、継時的にトランジスタのドレイン−ソース電圧ＶＤＳを増加させ得る。ドレイン−ソース電圧ＶＤＳの増加は、上方へ結合されているゲートＶＧＡＴＥの電圧に至り得、ドレイン−ソースチャネル電流ＩＤＳを増加させ得る。図７Ｃにおいて例示される構成において、一時的な信号イベント中のＮＭＯＳトランジスタのゲートからの寄生漏れパスは、図７Ｂにおいて示されたものに対して減少されている。したがって、ＮＭＯＳトランジスタのゲートの電圧ＶＧＡＴＥは、図７Ｂにおいて示されたゲート電圧に対して、継時的に、より遅い速度で減る。したがって、ドレイン−ソースチャネル電流ＩＤＳは、継時的に比較的高いままであり得、ドレイン−ソース電圧ＶＤＳが減り、デバイス損傷に関連する電圧ＶＢＲＥＡＫＤＯＷＮに到達しないことにつながり得る。
【００６７】
前述の説明および特許請求の範囲は、一緒に「接続」または「結合」されている素子または機能を指し得る。本明細書において用いられる場合は、そうではないと明確に述べられない限り、「接続されている」は、１つの素子／機能が、別の素子／機能に直接的または間接的に接続されていることを意味しており、必ずしも機械的に接続されているわけではない。同じように、そうではないと明確に述べられない限り、「結合されている」は、１つの素子／機能が、別の素子／機能に直接的または間接的に結合されていることを意味しており、必ずも機械的に結合されているわけではない。したがって、図において示された様々な概略図は、素子および構成要素の例示的配列を描写するが、追加の仲介素子、デバイス、機能、または構成要素が実際の実施形態（描写された回路の機能性は、不都合に影響されないと想定する）に存在し得る。
【００６８】
（用途）
上記のスキームを採用するデバイスは、様々な電子システムに実装され得る。電子デバイスの例は、大衆消費電子製品、大衆消費電子製品のパーツ、電子試験装置などを含み得るが、それらに限定されない。電子デバイスの例は、メモリチップ、メモリモジュール、光学ネットワークまたは他の通信ネットワークの回路、およびディスクドライバー回路も含み得る。大衆消費電子製品は、モバイル電話、電話、テレビ、コンピュータモニター、コンピュータ、ハンドヘルドコンピュータ、携帯情報端末（ＰＤＡ）、電子レンジ、冷蔵庫、自動車、ステレオシステム、カセットレコーダーまたはプレーヤー、ＤＶＤプレーヤー、ＣＤプレーヤー、ＶＣＲ、ＭＰ３プレーヤー、ラジオ、カムコーダー、カメラ、デジタルカメラ、ポータブルメモリチップ、洗濯機、乾燥機、洗濯乾燥機、複写機、ファクシミリ装置、スキャナー、多機能周辺装置、腕時計、時計などを含み得るが、それらに限定されない。さらに、電子デバイスは、未完成の製品を含み得る。
【００６９】
本発明は、ある実施形態の観点から説明されたが、本明細書に記載された機能および利点の全ては提供しない実施形態を含む、当業者に明らかな他の実施形態も本発明の範囲内である。さらに、上で説明された様々な実施形態は、さらなる実施形態を提供するために組合わせられ得る。加えて、一実施形態との関連で示されたある機能は、他の実施形態にも組み込まれ得る。そのため、本発明の範囲は、添付の特許請求の範囲への参照のみによって規定される。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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