(57)【特許請求の範囲】
【請求項１】
演算増幅器と抵抗とコンデンサとを有する積分器と、前記積分器に入力電圧と前記入力電圧とは逆極性の参照電圧とグラウンド電圧との１つを択一的に入力させる入力切替部と、前記積分器の出力電圧を基準電圧と比較するコンパレータと、前記積分器において前記入力電圧を第１積分期間だけ積分した後に前記参照電圧を第２積分期間だけ積分する第１の二重積分と前記グラウンド電圧を前記第１積分期間だけ積分した後に前記参照電圧を前記第２積分期間だけ積分する第２の二重積分とが選択的に行われるように前記入力切替部を制御する機能を有する制御手段と、前記第２積分期間毎に前記コンパレータの出力が反転するまで一定周期のクロックパルスをカウントしカウント値を出力するカウンタと、前記第１の二重積分における前記第２積分期間に対応した前記カウント値からなる第１のカウント値と前記第２の二重積分における前記第２積分期間に対応した前記カウント値からなる第２のカウント値とが入力されるディジタル回路とを備え、前記ディジタル回路は、前記第１のカウント値を被減数、前記第２のカウント値を減数として前記被減数から前記減数を減算して得た差分値をディジタル値として出力する機能を有し、時系列で入力される前記第１のカウント値ごとに前記差分値を求めるにあたり、前記第２のカウント値を時系列で入力される少なくとも２つの前記第１のカウント値に対する前記減数として共用することを特徴とするＡ／Ｄ変換器。
【請求項２】
前記ディジタル回路は、前記差分値を求めるにあたり、前記第２のカウント値を、時系列で前記第２のカウント値の前後に入力される前記各第１のカウント値に対する前記減数として共用することを特徴とする請求項１記載のＡ／Ｄ変換器。
【請求項３】
前記ディジタル回路は、前記差分値を求めるにあたり、前記第２のカウント値を、時系列で前記第２のカウント値の後に入力される前記各第１のカウント値に対する前記減数として共用することを特徴とする請求項１記載のＡ／Ｄ変換器。
【請求項４】
前記ディジタル回路は、前記差分値を求めるにあたり、前記第２のカウント値を、時系列で前記第２のカウント値の前後に入力される複数ずつの前記各第１のカウント値に対する前記減数として共用することを特徴とする請求項１記載のＡ／Ｄ変換器。
【請求項５】
前記ディジタル回路は、前記差分値を求めるにあたり、時系列で並ぶ２つの前記第２のカウント値の平均値を、当該２つの前記第２のカウント値の間に入力される複数の前記各第１のカウント値に対する前記減数として共用することを特徴とする請求項１記載のＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換器に関するものである。
【背景技術】
【０００２】
従来から、センサと、センサの出力電圧を増幅する増幅回路（プリアンプ）と、増幅回路から出力される出力電圧（アナログ値）をディジタル値に変換するＡ／Ｄ変換器とを備えたセンサ装置が提案されている（例えば、特許文献１）。
【０００３】
また、従来から、アナログ値をディジタル値に変換するＡ／Ｄ変換器の一種として、四重積分型Ａ／Ｄ変換器が知られている（例えば、特許文献２，３）。
【０００４】
一般的に、四重積分型Ａ／Ｄ変換器は、演算増幅器と抵抗とコンデンサとを有する積分器を備えており、グラウンド電圧を積分する第１期間、参照電圧を積分する第２期間、入力電圧を積分する第３期間、参照電圧を積分する第４期間がサイクリックに現われるように積分器の入力が制御される。そして、四重積分型Ａ／Ｄ変換器では、第４期間のカウント値から第２期間のカウント値を減算することにより、演算増幅器のオフセット電圧や、低周波雑音をキャンセルするようにしている。
【０００５】
四重積分型Ａ／Ｄ変換器は、演算増幅器のオフセット誤差の影響を低減でき、低雑音特性が得られるというメリットがある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−２３７１１７号公報
【特許文献２】米国特許第３８７２４６６号
【特許文献３】特開２００９−３８４３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述の第１期間〜第４期間がサイクリックに現われるように積分器の入力が制御される従来の四重積分型Ａ／Ｄ変換器では、二重積分型Ａ／Ｄ変換器に比べて、変換時間が長くなり、単位時間（例えば、１秒）当たりの変換回数が減るというデメリットがある。
【０００８】
本発明は上記事由に鑑みて為されたものであり、その目的は、従来の四重積分型Ａ／Ｄ変換器に比べて、精度の低下を防止しつつ単位時間当たりの変換回数を増やすことが可能なＡ／Ｄ変換器を提供することにある。
【課題を解決するための手段】
【０００９】
本発明のＡ／Ｄ変換器は、演算増幅器と抵抗とコンデンサとを有する積分器と、前記積分器に入力電圧と前記入力電圧とは逆極性の参照電圧とグラウンド電圧との１つを択一的に入力させる入力切替部と、前記積分器の出力電圧を基準電圧と比較するコンパレータと、前記積分器において前記入力電圧を第１積分期間だけ積分した後に前記参照電圧を第２積分期間だけ積分する第１の二重積分と前記グラウンド電圧を前記第１積分期間だけ積分した後に前記参照電圧を前記第２積分期間だけ積分する第２の二重積分とが選択的に行われるように前記入力切替部を制御する機能を有する制御手段と、前記第２積分期間毎に前記コンパレータの出力が反転するまで一定周期のクロックパルスをカウントしカウント値を出力するカウンタと、前記第１の二重積分における前記第２積分期間に対応した前記カウント値からなる第１のカウント値と前記第２の二重積分における前記第２積分期間に対応した前記カウント値からなる第２のカウント値とが入力されるディジタル回路とを備え、前記ディジタル回路は、前記第１のカウント値を被減数、前記第２のカウント値を減数として前記被減数から前記減数を減算して得た差分値をディジタル値として出力する機能を有し、時系列で入力される前記第１のカウント値ごとに前記差分値を求めるにあたり、前記第２のカウント値を時系列で入力される少なくとも２つの前記第１のカウント値に対する前記減数として共用することを特徴とする。
【００１０】
このＡ／Ｄ変換器において、前記ディジタル回路は、前記差分値を求めるにあたり、前記第２のカウント値を、時系列で前記第２のカウント値の前後に入力される前記各第１のカウント値に対する前記減数として共用することが好ましい。
【００１１】
このＡ／Ｄ変換器において、前記ディジタル回路は、前記差分値を求めるにあたり、前記第２のカウント値を、時系列で前記第２のカウント値の後に入力される前記各第１のカウント値に対する前記減数として共用することが好ましい。
【００１２】
このＡ／Ｄ変換器において、前記ディジタル回路は、前記差分値を求めるにあたり、前記第２のカウント値を、時系列で前記第２のカウント値の前後に入力される複数ずつの前記各第１のカウント値に対する前記減数として共用することが好ましい。
【００１３】
このＡ／Ｄ変換器において、前記ディジタル回路は、前記差分値を求めるにあたり、時系列で並ぶ２つの前記第２のカウント値の平均値を、当該２つの前記第２のカウント値の間に入力される複数の前記各第１のカウント値に対する前記減数として共用することが好ましい。
【発明の効果】
【００１４】
本発明のＡ／Ｄ変換器においては、従来の四重積分型Ａ／Ｄ変換器に比べて、精度の低下を防止しつつ単位時間当たりの変換回数を増やすことが可能となる。
【図面の簡単な説明】
【００１５】
【図１】実施形態１のＡ／Ｄ変換器の回路図である。
【図２】同上のＡ／Ｄ変換器の動作説明図である。
【図３】同上のＡ／Ｄ変換器の状態図である。
【図４】実施形態２のＡ／Ｄ変換器の動作説明図である。
【図５】同上のＡ／Ｄ変換器の状態図である。
【図６】実施形態３のＡ／Ｄ変換器の動作説明図である。
【図７】同上のＡ／Ｄ変換器の状態図である。
【図８】実施形態４のＡ／Ｄ変換器の動作説明図である。
【図９】同上のＡ／Ｄ変換器の状態図である。
【発明を実施するための形態】
【００１６】
（実施形態１）
本実施形態のＡ／Ｄ変換器は、図１に示すように、積分器１と、積分器１への入力を切り替える入力切替部２と、コンパレータ３と、カウンタ４と、クロックパルス発生部６と、ディジタル回路７とを備えている。また、Ａ／Ｄ変換器は、入力切替部２を制御する機能を有する制御手段である制御回路５を備えている。なお、制御回路５は、適宜のプログラムを搭載したマイクロコンピュータなどにより構成してもよいし、タイミングコントロール回路や、それぞれ所望の機能を実現するように設計した複数の回路などの組み合わせにより構成してもよい。
【００１７】
積分器１は、演算増幅器ＯＰ１を備え、演算増幅器ＯＰ１の反転入力端子に抵抗（入力抵抗）Ｒが接続されるとともに、演算増幅器ＯＰ１の反転入力端子と出力端子との間にコンデンサＣが接続されている。ここで、積分器１は、演算増幅器ＯＰ１の非反転入力端子の電位が、第１の基準電圧ＶAGNDに設定されるように構成されている。要するに、積分器１は、演算増幅器ＯＰ１と抵抗ＲとコンデンサＣとを用いた反転積分器の構成となっており、抵抗ＲとコンデンサＣとの直列回路を有している。なお、本実施形態では、第１の基準電圧ＶAGNDをグランド電圧に設定してあり、演算増幅器ＯＰ１の非反転入力端子をグラウンドに接地してある。
【００１８】
これに対し、入力切替部２は、積分器１に、入力電圧Ｖinと当該入力電圧Ｖinとは逆極性の参照電圧ＶREFと第１の基準電圧AGNDとのいずれか１つを択一的に入力させることができる構成となっている。
【００１９】
入力切替部２は、積分器１への入力電圧Ｖinの入力経路に設けられたアナログスイッチＳＷ１と、積分器１への参照電圧ＶREFの入力経路に設けられたアナログスイッチＳＷ２と、積分器１への第１の基準電圧ＶAGNDの入力経路に設けられたアナログスイッチＳＷ３とを備えている。各アナログスイッチＳＷ１〜ＳＷ３は、ｎチャネルＭＯＳトランジスタにより構成することが好ましく、これにより、ｐチャネルＭＯＳトランジスタにより構成する場合に比べて、オン抵抗を低減できるとともに、高速動作が可能となる。
【００２０】
上述の入力電圧Ｖinとしては、例えば、図示しないセンサ（例えば、赤外線センサなど）の出力電圧をプリアンプ（図示せず）などにより増幅して得られた電圧信号がある。なお、センサは赤外線センサに限らず、例えば、赤外線センサ以外の物理量センサや、化学量センサなどでもよい。
【００２１】
制御回路５は、図２に示すように、積分器１において入力電圧Ｖinを第１積分期間Ｔ１だけ積分した後に参照電圧ＶREFを第２積分期間Ｔ２だけ積分する第１の二重積分（この際の出力電圧Ｖoutを実線で示す）と第１の基準電圧（ここでは、グラウンド電圧）ＶAGNDを第１積分期間Ｔ１だけ積分した後に参照電圧ＶREFを第２積分期間Ｔ２だけ積分する第２の二重積分（この際の出力電圧Ｖoutを一点鎖線で示す）とが選択的に行われるように入力切替部２を制御する機能を有している。ここにおいて、入力切替部２は、上述の３つのアナログスイッチＳＷ１〜ＳＷ３を具備しており、各アナログスイッチＳＷ１〜ＳＷ３それぞれのオンオフが制御回路５からの制御信号Ｓ１〜Ｓ３によって制御される。ここで、制御回路５は、図２に示すように、積分器１において第１の二重積分と第２の二重積分とが選択的に行われる（交互に繰り返される）ように、入力切替部２を制御する機能を有している。
【００２２】
ところで、積分器１は、コンデンサＣに、リセット用のアナログスイッチＳＷ４が並列接続されている。したがって、積分器１は、リセット用のアナログスイッチＳＷ４がオンされることにより、コンデンサＣの残留電荷を放電させるリセット期間Ｔ３（図２参照）を設けることができる。このアナログスイッチＳＷ４のオンオフは上述の制御回路５からの制御信号Ｓ４によって制御される。アナログスイッチＳＷ４は、ｎチャネルＭＯＳトランジスタにより構成することが好ましく、これにより、ｐチャネルＭＯＳトランジスタにより構成する場合に比べて、オン抵抗を低減できるとともに、高速動作が可能となる。
【００２３】
また、上述のコンパレータ３は、積分器１の出力電圧Ｖoutを第２の基準電圧ＶSSと比較する。また、上述のカウンタ４は、一定周期のクロックパルスを出力する上述のクロックパルス発生部６からのクロックパルスをカウントしカウント値を出力する。このカウンタ４は、制御回路５からのカウント開始信号によって積分器１の第２積分期間Ｔ２の開始と同時に動作（カウント動作）が開始され、その後にコンパレータ３の出力が変化（反転）したときに動作（カウント動作）が終了される。したがって、カウンタ４は、第２積分期間Ｔ２において積分器１の出力電圧Ｖoutが第１の基準電圧ＶAGNDに戻るまでの放電期間Ｔ４（図２参照）のみクロックパルスをカウントしカウント値を上述のディジタル回路７へ出力する。ここにおいて、カウンタ４は、カウント開始信号よりも前に制御回路５から与えられるリセット信号によりカウント値がリセットされる。したがって、カウンタ４は、第２積分期間Ｔ２毎にコンパレータ３の出力が反転するまで一定周期のクロックパルスをカウントしカウント値を出力することとなる。一方、ディジタル回路７は、カウンタ４のカウント値が入力されることとなる。
【００２４】
したがって、制御回路５が入力切替部２を上述のように制御することによって、第１の二重積分の第１積分期間Ｔ１には、入力電圧ＶinとコンデンサＣの容量値と抵抗Ｒの抵抗値とで決まる第１の電流が流れてコンデンサＣが充電され、第２積分期間Ｔ２には参照電圧ＶREFとコンデンサＣの容量値と抵抗Ｒの抵抗値とで決まる第２の電流が流れてコンデンサＣの電荷が放電される。第１の二重積分の際の積分器１の出力電圧Ｖoutの絶対値は、第１積分期間Ｔ１においては入力電圧Ｖinの値に比例した傾きで増加し、第２積分期間Ｔ２においては一定の傾きで減少するので、放電期間Ｔ４の長さは、入力電圧Ｖinに比例する。さらに説明すれば、第１の二重積分の際の第１積分期間Ｔ１の終了時における積分器１の出力電圧ＶoutをＶａとすると、
【００２５】
【数１】
0005508242.tif 000002
となる。したがって、第１の二重積分の際の第１積分期間Ｔ１は、
【００２６】
【数２】
0005508242.tif 000003
となる。一方、第１の二重積分の際の放電期間Ｔ４をＴ４sとすると、
【００２７】
【数３】
0005508242.tif 000004
となる。そして、（２）式および（３）式から、
【００２８】
【数４】
0005508242.tif 000005
となる。したがって、第１の二重積分における第２積分期間Ｔ２に対応するカウンタ４のカウント値（第１のカウント値）は、入力電圧Ｖinに比例した値となる。なお、積分器１の第２積分期間Ｔ２は、積分器１のコンデンサＣの容量値と抵抗Ｒの抵抗値とで決まる時定数に基づいて決定すればよい。
【００２９】
また、第２の二重積分の第１積分期間Ｔ１には、演算増幅器ＯＰ１のオフセット電圧および低周波の雑音電圧を含む雑音電圧ＶosとコンデンサＣの容量値と抵抗Ｒの抵抗値とで決まる第１の電流が流れてコンデンサＣが充電され、第２積分期間Ｔ２には参照電圧ＶREFとコンデンサＣの容量値と抵抗Ｒの抵抗値とで決まる第２の電流が流れてコンデンサＣの電荷が放電される。第２の二重積分の際の積分器１の出力電圧Ｖoutの絶対値は、第１積分期間Ｔ１においては雑音電圧Ｖosの値に比例した傾きで増加し、第２積分期間Ｔ２においては一定の傾きで減少するので、放電期間Ｔ４の長さは、雑音電圧Ｖosに比例する。さらに説明すれば、第２の二重積分の際の第１積分期間Ｔ１の終了時における積分器１の出力電圧ＶoutをＶａとすると、
【００３０】
【数５】
0005508242.tif 000006
となる。したがって、第２の二重積分の際の第１積分期間Ｔ１は、
【００３１】
【数６】
0005508242.tif 000007
となる。一方、第２の二重積分の際の放電期間Ｔ４をＴ４nとすると、
【００３２】
【数７】
0005508242.tif 000008
となる。そして、（６）式および（７）式から、
【００３３】
【数８】
0005508242.tif 000009
となる。したがって、第２の二重積分における第２積分期間Ｔ２に対応するカウンタ４のカウント値（第２のカウント値）は、雑音電圧Ｖosに比例した値となる。
【００３４】
なお、本実施形態では、第１積分期間Ｔ１、第２積分期間Ｔ２、リセット期間Ｔ３それぞれを各別に設定した一定値としてある。具体例としては、第１積分期間Ｔ１を２ｍｓｅｃ、第２積分期間Ｔ２を０．８ｍｓｅｃ、リセット期間Ｔ３を０．３ｍｓｅｃとしてあるが、これらの値は一例であり、特に限定するものではない。また、図２では、カウンタ４のカウント値が出力されるタイミングを矢印で図示してある。
【００３５】
カウンタ４としては、１２ビットのカウンタを用いている。なお、カウンタ４は、１２ビットのカウンタに限らず、例えば、８ビットのカウンタや１６ビットのカウンタなどを用いてもよい。また、クロックパルス発生部６は、例えば、発振器やクロックパルス発生回路などにより構成すればよい。また、クロックパルス発生部６は、制御回路５に設けてもよい。
【００３６】
ディジタル回路７は、第１の二重積分における第２積分期間Ｔ２に対応したカウント値からなる第１のカウント値と第２の二重積分における第２積分期間Ｔ２に対応したカウント値からなる第２のカウント値とが入力される。
【００３７】
このディジタル回路７は、第１のカウント値を被減数、第２のカウント値を減数として被減数から減数を減算して得た差分値をディジタル値として出力する機能を有している。また、ディジタル回路７は、時系列で入力される第１のカウント値ごとに差分値を求めるにあたり、第２のカウント値を、時系列で入力される２つの第１のカウント値に対する減数として共用する。より具体的には、ディジタル回路７は、差分値を求めるにあたり、第２のカウント値を、時系列で当該第２のカウント値の前後に入力される各第１のカウント値に対する減数として共用する。ここにおいて、ディジタル回路７は、第１のカウント値および第２のカウント値を適宜記憶させるメモリ８と、差分値を求める演算器９とを備えている。したがって、第１のカウント値、第２のカウント値は、適宜、メモリ８に記憶され、演算器９において減算を行う際にメモリ８から読み出される。演算器９は、上述の減算を行う機能を有している。
【００３８】
ディジタル回路７は、制御回路５からの読み出しタイミング信号が入力される度に、演算器９において上述の差分値を求める演算が行われ、求められた差分値をディジタル値として出力する。要するに、ディジタル回路７は、制御回路５からの読み出しタイミング信号が入力される度に、上述のディジタル値を出力する。なお、第１の二重積分を行うことにより第１のカウント値を求める状態を「信号サンプル（１）」、「信号サンプル（２）」と呼び、第２の二重積分を行うことにより第２のカウント値を求める状態を「オフセット低周波雑音サンプル」と呼び、「信号サンプル（１）」で求めた第１のカウント値から「オフセット低周波雑音サンプル」で求めた第２のカウント値を減算して得た差分値をディジタル値として出力する状態を「信号（１）出力」と呼び、「信号サンプル（２）」で求めた第１のカウント値から「オフセット低周波雑音サンプル」で求めた第２のカウント値を減算して得た差分値をディジタル値として出力する状態を「信号（２）出力」と呼ぶことにすれば、Ａ／Ｄ変換器の状態図は、図３のようになる。
【００３９】
以上説明した本実施形態のＡ／Ｄ変換器では、ディジタル回路７が、時系列で入力される第１のカウント値ごとに第２のカウント値との差分値を求めるにあたり、第２のカウント値を時系列で入力される２つの第１のカウント値に対する減数として共用するので、従来の四重積分型Ａ／Ｄ変換器に比べて、精度の低下を防止しつつ単位時間（例えば、１秒）当たりの変換回数を増やすことが可能となる。また、本実施形態のＡ／Ｄ変換器では、ディジタル回路７が、差分値を求めるにあたり、第２のカウント値を、時系列で当該第２のカウント値の前後に入力される各第１のカウント値に対する減数として共用するので、連続した２回のサンプリング動作で雑音電圧Ｖosをキャンセルする相関二重サンプリング（Correlated DoubleSampling：ＣＤＳ）が可能となり、第２のカウント値を時系列で入力される２つの第１のカウント値に対する減数として共用することによる精度の低下をなくすことが可能となる。
【００４０】
（実施形態２）
本実施形態のＡ／Ｄ変換器の基本構成は、実施形態１において説明した図１と同じなので、図示を省略する。以下、実施形態１と相違する動作について図１および図４を参照しながら適宜説明する。
【００４１】
本実施形態では、制御回路５が、図４に示すように、時系列的に並ぶ２回の第２の二重積分の間に、第１の二重積分が複数回（図示例では、３回であるが、２回以上であればよい）行われるように、入力切替部２を制御する機能を有している。
【００４２】
本実施形態のＡ／Ｄ変換器は、ディジタル回路７が、時系列で入力される第１のカウント値ごとに差分値を求めるにあたり、第２のカウント値を、時系列で入力される３つの第１のカウント値に対する減数として共用する。ただし、共用の対象とする第１のカウント値の数は３つに限らず、少なくとも２つであればよく、例えば、２つでもよいし、４つでもよい。なお、共用の対象とする第１のカウント値の数は、第２のカウント値の実質的な変化がないとみなせる時間（ＣＤＳと同様の効果が得られる時間）に応じて適宜設定すればよい。
【００４３】
ここで、本実施形態におけるディジタル回路７では、差分値を求めるにあたり、第２のカウント値を、時系列で当該第２のカウント値の後に入力される３つの各第１のカウント値に対する減数として共用する。
【００４４】
ディジタル回路７は、制御回路５からの読み出しタイミング信号が入力される度に、演算器９において上述の差分値を求める演算が行われ、求められた差分値をディジタル値として出力する。要するに、本実施形態においても、ディジタル回路７は、制御回路５からの読み出しタイミング信号が入力される度に、上述のディジタル値を出力する。なお、第１の二重積分を行うことにより第１のカウント値を求める状態を「信号サンプル（１）」、「信号サンプル（２）」、「信号サンプル（３）」と呼び、第２の二重積分を行うことにより第２のカウント値を求める状態を「オフセット低周波雑音サンプル」と呼び、「信号サンプル（１）」で求めた第１のカウント値から「オフセット低周波雑音サンプル」で求めた第２のカウント値を減算して得た差分値をディジタル値として出力する状態を「信号（１）出力」と呼び、「信号サンプル（２）」で求めた第１のカウント値から「オフセット低周波雑音サンプル」で求めた第２のカウント値を減算して得た差分値をディジタル値として出力する状態を「信号（２）出力」と呼び、「信号サンプル（３）」で求めた第１のカウント値から「オフセット低周波雑音サンプル」で求めた第２のカウント値を減算して得た差分値をディジタル値として出力する状態を「信号（３）出力」と呼ぶことにすれば、Ａ／Ｄ変換器の状態図は、図５のようになる。
【００４５】
以上説明した本実施形態のＡ／Ｄ変換器では、ディジタル回路７が、時系列で入力される第１のカウント値ごとに第２のカウント値との差分値を求めるにあたり、第２のカウント値を時系列で入力される少なくとも２つの第１のカウント値に対する減数として共用するので、従来の四重積分型Ａ／Ｄ変換器に比べて、精度の低下を防止しつつ単位時間当たりの変換回数を増やすことが可能となる。また、本実施形態のＡ／Ｄ変換器では、共用の対象とする第１のカウント値を３つ以上とすることにより、実施形態１に比べて、単位時間当たりの変換回数を増やすことが可能となる。
【００４６】
（実施形態３）
本実施形態のＡ／Ｄ変換器の基本構成は、実施形態１において説明した図１と同じなので、図示を省略する。以下、実施形態１と相違する動作について図１および図６を参照しながら適宜説明する。
【００４７】
本実施形態では、制御回路５が、図６に示すように、減数とする第２のカウント値を求める際の第２の二重積分の前後に、第１の二重積分が複数回（図示例では、３回であるが、２回以上であればよい）ずつ行われるように、入力切替部２を制御する機能を有している。
【００４８】
本実施形態のＡ／Ｄ変換器は、ディジタル回路７が、時系列で入力される第１のカウント値ごとに差分値を求めるにあたり、第２のカウント値を、時系列で入力される６つの第１のカウント値に対する減数として共用する。
【００４９】
ここで、本実施形態におけるディジタル回路７では、差分値を求めるにあたり、第２のカウント値を、時系列で当該第２のカウント値の前後に入力される３つずつの各第１のカウント値に対する減数として共用する。ただし、第２のカウント値を共用する第１のカウント値の数については、第２のカウント値の前後で３つずつとしてあるが、３つずつに限らず、複数ずつであればよく、例えば、２つずつでもよいし、４つずつでもよい。また、第２のカウント値を共用する第１のカウント値の数については、第２のカウント値の前後で必ずしも同じである必要はない。なお、共用の対象とする第１のカウント値の数は、第２のカウント値の実質的な変化がないとみなせる時間（ＣＤＳと同様の効果が得られる時間）に応じて適宜設定すればよい。
【００５０】
ディジタル回路７は、制御回路５からの読み出しタイミング信号が入力される度に、演算器９において上述の差分値を求める演算が行われ、求められた差分値をディジタル値として出力する。要するに、本実施形態においても、ディジタル回路７は、制御回路５からの読み出しタイミング信号が入力される度に、上述のディジタル値を出力する。なお、第１の二重積分を行うことにより第１のカウント値を求める状態を「信号サンプル（１）」、「信号サンプル（２）」、・・・、「信号サンプル（６）」と呼び、第２の二重積分を行うことにより第２のカウント値を求める状態を「オフセット低周波雑音サンプル」と呼び、「信号サンプル（１）」、「信号サンプル（２）」、・・・、「信号サンプル（６）」それぞれで求めた第１のカウント値から「オフセット低周波雑音サンプル」で求めた第２のカウント値を減算して得た差分値をディジタル値として出力する状態をそれぞれ「信号（１）出力」、「信号（２）出力」、・・・、「信号（６）出力」と呼ぶことにすれば、Ａ／Ｄ変換器の状態図は、図７のようになる。
【００５１】
以上説明した本実施形態のＡ／Ｄ変換器では、ディジタル回路７が、時系列で入力される第１のカウント値ごとに第２のカウント値との差分値を求めるにあたり、第２のカウント値を時系列で入力される少なくとも２つの第１のカウント値に対する減数として共用するので、従来の四重積分型Ａ／Ｄ変換器に比べて、精度の低下を防止しつつ単位時間当たりの変換回数を増やすことが可能となる。また、本実施形態のＡ／Ｄ変換器では、共用の対象とする第１のカウント値を第２のカウント値の前後で複数ずつとすることにより、実施形態１，２に比べて、単位時間当たりの変換回数を増やすことが可能となる。
【００５２】
（実施形態４）
本実施形態のＡ／Ｄ変換器の基本構成は、実施形態１において説明した図１と同じなので、図示を省略する。以下、実施形態１と相違する動作について図１および図８を参照しながら適宜説明する。
【００５３】
本実施形態では、制御回路５が、図４に示すように、時系列的に並ぶ２回の第２の二重積分の間に、第１の二重積分が複数回（図示例では、３回であるが、２回以上であればよい）行われるように、入力切替部２を制御する機能を有している。
【００５４】
本実施形態のＡ／Ｄ変換器は、ディジタル回路７が、時系列で入力される第１のカウント値ごとに差分値を求めるにあたり、第２のカウント値を、時系列で入力される複数（図８の例では、３つであるが、２つ以上であればよい）の第１のカウント値に対する減数として共用する。
【００５５】
ただし、本実施形態におけるディジタル回路７では、時系列で並ぶ２つの第２のカウント値の平均値を、当該２つの第２のカウント値の間に入力される複数の各第１のカウント値に対する減数として共用する。
【００５６】
このディジタル回路７は、演算器９が、上述の平均値および差分値を求める機能を有している。ここにおいて、演算器９は、時系列で並ぶ２つの第２のカウント値を加算する加算器（図示せず）と、加算器により求められた加算値を２で除することにより上述の平均値を求める除算器（図示せず）と、第１のカウント値から平均値を減算する減算器（図示せず）とを備えている。
【００５７】
ディジタル回路７は、制御回路５からの読み出しタイミング信号が入力される度に、演算器９において上述の差分値を求める演算が行われ、求められた差分値をディジタル値として出力する。要するに、ディジタル回路７は、制御回路５からの読み出しタイミング信号が入力される度に、上述のディジタル値を出力する。なお、第１の二重積分を行うことにより複数の第１のカウント値を求める状態をそれぞれ「信号サンプル（１）」、「信号サンプル（２）」、「信号サンプル（３）」と呼び、第２の二重積分を行うことにより第２のカウント値を求める状態を「オフセット低周波雑音サンプル」と呼び、上述の平均値を求める状態を「平均値算出」と呼び、「信号サンプル（１）」で求めた第１のカウント値から２つの第２のカウント値の平均値を減算して得た差分値をディジタル値として出力する状態を「信号（１）出力」と呼び、「信号サンプル（２）」で求めた第１のカウント値から２つの第２のカウント値の平均値を減算して得た差分値をディジタル値として出力する状態を「信号（２）出力」と呼び、「信号サンプル（３）」で求めた第１のカウント値から２つの第２のカウント値の平均値を減算して得た差分値をディジタル値として出力する状態を「信号（３）出力」と呼ぶことにすれば、Ａ／Ｄ変換器の状態図は、図９のようになる。
【００５８】
以上説明した本実施形態のＡ／Ｄ変換器では、ディジタル回路７が、時系列で入力される第１のカウント値ごとに第２のカウント値との差分値を求めるにあたり、第２のカウント値を時系列で入力される少なくとも２つの第１のカウント値に対する減数として共用するので、従来の四重積分型Ａ／Ｄ変換器に比べて、精度の低下を防止しつつ単位時間当たりの変換回数を増やすことが可能となる。
【００５９】
また、本実施形態のＡ／Ｄ変換器では、時系列で並ぶ２つの第２のカウント値の平均値を、当該２つの第２のカウント値の間に入力される複数の各第１のカウント値に対する減数として共用するので、第２のカウント値を決める雑音電圧Ｖosがディジタル値に与える影響をさらに低減することが可能となり、より一層の高精度化を図ることが可能となる。
【００６０】
ところで、上述の各実施形態１〜４のＡ／Ｄ変換器では、複数のセンサ素子部を有するセンサから各センサ素子部の出力をプリアンプで増幅しアナログマルチプレクサにより順次入力させるような場合に、Ａ／Ｄ変換の高精度化を図りながらも、全てのセンサ素子部それぞれの出力に対応するディジタル値を得るのに要する時間を短くすることが可能となる。したがって、例えば、センサが上記特許文献１に開示された赤外線アレイセンサであれば、フレームレートを短くすることが可能となる。なお、上記特許文献１に開示された赤外線アレイセンサでは、感温部および当該感温部の出力電圧を取り出すためのＭＯＳトランジスタを具備する複数の画素部それぞれが、センサ素子部を構成する。
【符号の説明】
【００６１】
１  積分器
２  入力切替部
３  コンパレータ
４  カウンタ
５  制御回路（制御手段）
６  クロックパルス発生部
７  ディジタル回路
８  メモリ
９  演算器
Ｔ１  第１積分期間
Ｔ２  第２積分期間
Ｖin  入力電圧
Ｖout  出力電圧
ＶAGND  第１の基準電圧（グラウンド電圧）
ＶREF  参照電圧
Ｖss  第２の基準電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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