(57)【特許請求の範囲】
【請求項１】
評価対象となる被評価トランジスタを行及び列方向にマトリックス状に配列してなる評価セルアレイを有する半導体集積回路において、前記評価セルアレイ中の不良トランジスタの検出と特性の測定を行う半導体集積回路評価方法であって、
前記半導体集積回路の評価セルアレイを構成する各被評価トランジスタの閾値Ｖｔｈの電圧を所定の基準電圧と比較し、前記閾値Ｖｔｈの電圧が所定の範囲から外れる被評価トランジスタを判定して選別する第１の測定ステップと、
前記第１の測定ステップにより選別された被評価トランジスタについて、該被評価トランジスタの所望のトランジスタ特性を測定する第２の測定ステップと、
を含み、
前記第１の測定ステップでは、前記被評価トランジスタの閾値Ｖｔｈの電圧が、閾値Ｖｔｈ電圧の正規分布曲線に対して、標準偏差に予め設定した係数を乗じた範囲内の分布から外れたものを選別するように判定が行なわれ、
前記第２の測定ステップでは、前記閾値Ｖｔｈの電圧が標準偏差に予め設定した係数を乗じた範囲内の分布から外れた被評価トランジスタに対して、所望のトランジスタ特性の測定が行なわれる、
ことを特徴とする半導体集積回路評価方法。
【請求項２】
評価対象となる被評価トランジスタをマトリックス状に配列してなる評価セルアレイを有し、カラムデコーダおよびロウデコーダから出力される信号により前記評価セルアレイ中の被評価トランジスタが選択されてトランジスタ特性が評価される半導体集積回路であって、
前記評価セルアレイ中の選択された被評価トランジスタの閾値Ｖｔｈの電圧を判定するために配置されると共に、所定の基準電圧がゲート電圧として印加される基準トランジスタと、
前記評価セルアレイの中の選択された被評価トランジスタのゲートに所望電圧を印加するためのゲート電圧印加部と、
前記基準トランジスタの出力電圧と、前記選択された被評価トランジスタの出力電圧との電圧差を検出し、該選択された被評価トランジスタの閾値電圧の適否を判定するためのセンスアンプと、
を備え、
前記基準トランジスタのゲートに印加される基準電圧は、前記被評価トランジスタの閾値Ｖｔｈの電圧が、閾値Ｖｔｈ電圧の正規分布曲線に対して、標準偏差に予め設定した係数を乗じた範囲内の分布から外れたものを選別するよう設定される、
ことを特徴とする半導体集積回路。
【請求項３】
前記被評価トランジスタ中の選択された被評価トランジスタのゲートに前記ゲート電圧印加部を介して可変電圧を印加するための外部入力端子と、
前記被評価トランジスタの出力電圧または出力電流を測定するための外部測定端子と、
を備えることを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記半導体集積回路は、評価対象となる被評価トランジスタを行及び列方向にマトリックス状に配列してなるｍ行ｎ列（ｍ，ｎは正の整数）の評価セルアレイを有し、
前記評価セルアレイの各行に対応して配置されるｍ個の基準トランジスタと、
前記評価セルアレイの各列に属する前記被評価トランジスタ用のｎ本の第１ビット線と、
前記評価セルアレイの各行に属する前記被評価トランジスタ用のｍ本のワード線と、
前記基準トランジスタ用の１本の第２ビット線と、
前記第１ビット線と第２ビット線とをプリチャージすると共に、前記第１ビット線と第２ビット線との電圧差を検出して出力信号を出力するセンスアンプと、
前記第１ビット線と、前記センスアンプとを接続、解放する第１スイッチと、
前記第２ビット線と、前記センスアンプとを接続、解放する第２スイッチと、
前記第１スイッチを介して、前記第１ビット線と接続される第３スイッチと、
前記ワード線と、該ワード線に入力される電圧信号の信号線とを接続、開放する第４スイッチと、
を備えることを特徴とする請求項２または請求項３に記載の半導体集積回路。
【請求項５】
前記半導体集積回路はその構成部分のレイアウトとして、
前記半導体集積回路が形成される半導体基板表面上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、
前記評価セルアレイ中にマトリックス状に配置される被評価トランジスタは、各行が左右方向に、各列が上下方向になるようにマトリックス状に配列されると共に、各被評価トランジスタは、ドレインと、ゲート領域と、ソースとが左右方向になるように配置され、
前記半導体基板表面から所定の距離を隔て左右方向に配置されると共に、前記左右方向に配列される各被評価トランジスタのソースに共通接続される第１のメタル配線と、
前記半導体基板表面から所定の距離を隔てて上下方向に配置されると共に、前記上下方向に配列される各被評価トランジスタのドレインに共通接続される第２のメタル配線と、
前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記左右方向に配列される各被評価トランジスタのゲートに共通接続される第３のメタル配線と、
を備えることを特徴とする請求項２に記載の半導体集積回路。
【請求項６】
前記半導体集積回路は、複数の評価セルアレイを有して構成され、
前記評価セルアレイは、複数のドレイン線と複数のゲート線とで選択されるブロック構成のセルアレイに分けて配置されると共に、
前記評価セルアレイ中の被評価トランジスタを選択するためのデコーダが、メインデコーダとサブデコーダとによる階層構造で構成され、
前記サブデコーダから前記ブロック構成のセルアレイへのビット線は、ローカルビット線により配線され、
前記メインデコーダから各サブデコーダへのビット線はグローバルビット線により配線される、
ことを特徴とする請求項３に記載の半導体集積回路。
【請求項７】
評価対象となる被評価トランジスタを行及び列方向にマトリックス状に配列してなる評価セルアレイを有し、前記評価セルアレイ中の被評価トランジスタの閾値Ｖｔｈの電圧を判定するために配置されると共に、所定の基準電圧がゲート電圧として印加される基準トランジスタと、前記評価セルアレイ中の選択された被評価トランジスタのゲートに所望電圧を印加するためのゲート電圧印加部と、前記基準トランジスタの出力電圧と、前記選択された被評価トランジスタの出力電圧との電圧差を検出し被評価トランジスタの閾値Ｖｔｈの電圧の適否を判定するためのセンスアンプと、を有する半導体集積回路を評価するための半導体集積回路評価装置であって、
前記センスアンプを使用して前記被評価トランジスタの閾値Ｖｔｈの電圧の適否を判定する閾値Ｖｔｈ判定モードと、前記閾値Ｖｔｈ判定モードにより不良と判定された被評価トランジスタのトランジスタ特性を測定するトランジスタ特性測定モードとを切替える測定モード切替部と、
前記閾値Ｖｔｈ判定モードにおいて、前記基準トランジスタのゲートに印加する前記所定の基準電圧を生成する基準電圧出力部と、
前記閾値Ｖｔｈ判定モードにおいて、前記評価セルアレイ中の被評価トランジスタを順次に選択し、前記ゲート電圧印加部を介してゲート電圧を印加すると共に、前記センスアンプからの出力信号を基に不良トランジスタを識別し、該識別した不良トランジスタのアドレスを記憶部に記憶する不良トランジスタ識別部と、
前記トランジスタ特性測定モードにおいて、前記不良と判定された被評価トランジスタを選択すると共に、前記選択された被評価トランジスタのゲートに前記ゲート電圧印加部を介して所望のゲート電圧を印加して、該被評価トランジスタのトランジスタ特性を測定するトランジスタ特性測定部と、
を備え、
前記基準トランジスタのゲートに印加される基準電圧は、前記被評価トランジスタの閾値Ｖｔｈの電圧が、閾値Ｖｔｈ電圧の正規分布曲線に対して、標準偏差に予め設定した係数を乗じた範囲内の分布から外れたものを選別するよう設定される、
ことを特徴とする半導体集積回路評価装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、大規模な半導体集積回路（ＤＭＡ−ＴＥＧ等）における不良トランジスタの検出と特性の測定を高速で行うことができると共に、半導体集積回路において、その面積を縮小できる、半導体集積回路評価方法、半導体集積回路、および半導体集積回路評価装置に関する。
【背景技術】
【０００２】
半導体の微細プロセスを開発する場合においては、微細素子（トランジスタ、抵抗素子等）の特性を評価解析を行うために、種々の寸法の素子を評価するためのＴＥＧ(Test Element Group)を作成して大量生産に耐えうる素子を開発してきた。これまでのプロセス開発では、個々のトランジスタの特性の評価解析を行い、最適なプロセスとトランジスタを設定できたが、微細化が進むにつれて、複数のトランジスタのばらつきが無視できなくなってきた。また、素子の近辺の状態によってストレスが変わり、トランジスタの特性が変化すると言う現象も無視できなくなってきている。
【０００３】
例えば、加工レベルが４５ｎｍの微細プロセスでは、隣接したトランジスタの特性がばらついてしまい、ＳＲＡＭ等の微小信号をペアトランジスタで検知するような検知回路、増幅回路は動作マージンが低下する、あるいは動作不能になることが予測されている。この場合、個々のトランジスタの評価では十分なデータが得られず、大量な素子特性を測定し、この測定結果を統計処理し、分析を行ない、シスマティックな特性差、ばらつきによる特性差を分離解析できるような、大規模なＴＥＧが必要になってきた。
【０００４】
従来、大規模な素子評価を行うＴＥＧとして、例えば、複数個のトランジスタをマトリックス状に配置して評価できるＤＭＡ（Device Matrix Array）−ＴＥＧ(Test Element Group)がある（非特許文献１を参照）。
【０００５】
ところで、大規模半導体集積回路、例えば、１Ｇ（ギガ、１０９）個のトランジスタで構成されるＤＭＡの歩留まり対策のひとつとして、プロセスの閾値Ｖｔｈのバラツキの正規分布範囲をせばめた、ロバストなトランジスタを開発するという方法がある。例えば、トランジスタの閾値Ｖｔｈのバラツキを±６σ（σ（シグマ)は標準偏差）まで許容可能なプロセスを開発しようとする場合、このロバストなトランジスタの開発には、上述したＤＭＡ−ＴＥＧにおいて、６σを外れる不良トランジスタが物理的にどのような状態であるかを調査する必要がある。
【０００６】
しかし、不良トランジスタは、図３２に示す閾値Ｖｔｈの正規分布の例に示されるように、ＮＧ（不良）範囲のトランジスタは、１Ｇ個に２個しか存在しないため、１Ｇ個のトランジスタの全てについて閾値Ｖｔｈを測定する必要がある。
【０００７】
例えば、あるデバイスで、トランジスタの閾値Ｖｔｈのバラツキを±６σまで許容可能なプロセスの場合、図３３（Ａ）に示すように、デバイスが「1チップ＝１Ｍトランジスタ」では、１０００チップに２チップが不良となる。ここで、図中における分割された各々の四角形（マス）は１つのトランジスタを示している。一方、図３３（Ｂ）に示すように、デバイスが「１チップ＝１Ｇトランジスタ」では、全チップが不良となる可能性がある。このように、上述した大規模なＤＭＡ−ＴＥＧにおいては、閾値Ｖｔｈのバラツキを測定することが求められている。
【０００８】
この場合に、例えば、閾値Ｖｔｈの測定に、外挿Ｖｔｈを算出する場合、あるいは、電流が１００ｎＡ流れるゲート電圧を閾値Ｖｔｈと定義する場合でも、ひとつの閾値Ｖｔｈを算出するのに、１０ポイント程度の測定データを必要とする。これらの測定は、電流の測定であり、収束に時間を要する。
【０００９】
例えば、１ポイントの測定に、１ｍｓ要するとすると、1個のトランジスタの測定に１０ポイント、１Ｇ個のトランジスタを測定しようとすると、「１ｍｓ×１０ポイント×１Ｇ個＝1×１０−３×１０×１×１０９＝１０×１０６＝１１６日」、１つのウェハに１００チップあるとすると、「１１６×１００＝１１６００日」となってしまい、物理的に、評価不能となる。また、測定精度を落として、１ポイント１００μｓで測定できるようにしても、１ウェハを測定するのに、１１６０日も要して現実的ではない。このため、大規模なＤＭＡ−ＴＧを高速の評価できる方法の提供が望まれていた。
【００１０】
なお、本願発明者は、この課題を解決するために、先に半導体集積回路及び評価方法についての特許出願を行っている（特許文献１を参照）。この特許文献１の半導体集積回路及び評価方法によれば、被評価トランジスタをペアトランジスタの構成にして、閾値Ｖｔｈを直接測定するのではなく、アンプを用いて、トランジスタの閾値Ｖｔｈの差を高速に判定して、特性が正常分布から外れた、異常なトランジスタを見つけ出すことが出来る。この方式であれば、測定時間が、従来の１０００倍くらいに高速に出来る。
【００１１】
しかしながら、上述の特許文献１の半導体集積回路及び評価方法では、高速評価は可能であるが、異常なトランジスタが、どのような特性になるのか、閾値Ｖｔｈは正確にはいくらか、例えば、ｍＶ単位で高精度に測定することは困難であり、測定精度の低下の問題があった。また、ユニットセルにペアトランジスタを採用すると、ユニットセル自体の面積が大きくなり、超大規模なＤＭＡ−ＴＥＧの実現が困難であった。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００８−１７１９２０号公報
【非特許文献】
【００１３】
【非特許文献１】非特許文献：IEEE 2002 Unt. Conference on Microelectronic Test Structure (ICMTS 2002), pp49-54 April 2002
【発明の概要】
【発明が解決しようとする課題】
【００１４】
前述したように、大規模半導体集積回路、例えば、１Ｇ個のトランジスタで構成されるＤＭＡの歩留まり対策のひとつとして、プロセスの閾値Ｖｔｈバラツキの正規分布範囲をせばめた、ロバストなトランジスタを開発するという方法があるが、この場合、従来方法では、１Ｇ個のトランジスタの全てについて閾値Ｖｔｈを測定する必要があり、膨大な測定時間を要するという問題があった。
【００１５】
また、別の課題として、１Ｇビットクラスの超大規模なＤＭＡ−ＴＥＧを作るためには、トランジスタセルのレイアウトする面積をいかに縮小できるかも重要な問題となっていた。
【００１６】
本発明は、斯かる実情に鑑みなされたものであり、本発明の第１の目的は、大規模な半導体集積回路（ＤＭＡ−ＴＥＧ等）における不良トランジスタの検出と、不良トランジスタのトランジスタ特性の測定を高速で行うことができる、半導体集積回路評価方法、半導体集積回路、および半導体集積回路評価装置を提供することにある。
【００１７】
また、本発明の第２の目的は、大規模な半導体集積回路（ＤＭＡ−ＴＥＧ等）において、その面積を縮小できる、半導体集積回路を提供することにある。
【課題を解決するための手段】
【００１８】
本発明は、上記課題を解決するためになされたものであり、本発明の半導体集積回路評価方法は、評価対象となる被評価トランジスタを行及び列方向にマトリックス状に配列してなる評価セルアレイを有する半導体集積回路において、前記評価セルアレイ中の不良トランジスタの検出と特性の測定を行う半導体集積回路評価方法であって、前記半導体集積回路の評価セルアレイを構成する各被評価トランジスタの閾値Ｖｔｈの電圧を所定の基準電圧と比較し、前記閾値Ｖｔｈの電圧が所定の範囲から外れる被評価トランジスタを判定して選別する第１の測定ステップと、前記第１の測定ステップにより選別された被評価トランジスタについて、該被評価トランジスタの所望のトランジスタ特性を測定する第２の測定ステップと、を含み、前記第１の測定ステップでは、前記被評価トランジスタの閾値Ｖｔｈの電圧が、閾値Ｖｔｈ電圧の正規分布曲線に対して、標準偏差に予め設定した係数を乗じた範囲内の分布、例えば５σ（σは標準偏差）以内の分布から外れたものを選別するように判定が行なわれ、前記第２の測定ステップでは、前記閾値Ｖｔｈの電圧が標準偏差に予め設定した係数を乗じた範囲内の分布から外れた被評価トランジスタに対して、所望のトランジスタ特性の測定が行なわれる、ことを特徴とする。
【００２０】
また、本発明の半導体集積回路は、評価対象となる被評価トランジスタをマトリックス状に配列してなる評価セルアレイを有し、カラムデコーダおよびロウデコーダから出力される信号により前記評価セルアレイ中の被評価トランジスタが選択されてトランジスタ特性が評価される半導体集積回路であって、前記評価セルアレイ中の選択された被評価トランジスタの閾値Ｖｔｈの電圧を判定するために配置されると共に、所定の基準電圧がゲート電圧として印加される基準トランジスタと、前記評価セルアレイの中の選択された被評価トランジスタのゲートに所望電圧を印加するためのゲート電圧印加部と、前記基準トランジスタの出力電圧と、前記選択された被評価トランジスタの出力電圧との電圧差を検出し、該選択された被評価トランジスタの閾値電圧の適否を判定するためのセンスアンプと、を備え、前記基準トランジスタのゲートに印加される基準電圧は、前記被評価トランジスタの閾値Ｖｔｈの電圧が、閾値Ｖｔｈ電圧の正規分布曲線に対して、標準偏差に予め設定した係数を乗じた範囲内の分布、例えば５σ（σは標準偏差）以内の分布から外れたものを選別するよう設定される、ことを特徴とする。
【００２１】
また、本発明の半導体集積回路は、前記被評価トランジスタ中の選択された被評価トランジスタのゲートに前記ゲート電圧印加部を介して可変電圧を印加するための外部入力端子と、前記被評価トランジスタの出力電圧または出力電流を測定するための外部測定端子と、を備えることを特徴とする。
【００２２】
また、本発明の半導体集積回路は、前記半導体集積回路は、評価対象となる被評価トランジスタを行及び列方向にマトリックス状に配列してなるｍ行ｎ列（ｍ，ｎは正の整数）の評価セルアレイを有し、前記評価セルアレイの各行に対応して配置されるｍ個の基準トランジスタと、前記評価セルアレイの各列に属する前記被評価トランジスタ用のｎ本の第１ビット線と、前記評価セルアレイの各行に属する前記被評価トランジスタ用のｍ本のワード線と、前記基準トランジスタ用の１本の第２ビット線と、前記第１ビット線と第２ビット線とをプリチャージすると共に、前記第１ビット線と第２ビット線との電圧差を検出して出力信号を出力するセンスアンプと、前記第１ビット線と、前記センスアンプとを接続、解放する第１スイッチと、前記第２ビット線と、前記センスアンプとを接続、解放する第２スイッチと、前記第１スイッチを介して、前記第１ビット線と接続される第３スイッチと、前記ワード線と、該ワード線に入力される電圧信号の信号線とを接続、開放する第４スイッチと、を備えることを特徴とする。
【００２３】
また、本発明の半導体集積回路は、前記半導体集積回路はその構成部分のレイアウトとして、前記半導体集積回路が形成される半導体基板表面上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、前記評価セルアレイ中にマトリックス状に配置される被評価トランジスタは、各行が左右方向に、各列が上下方向になるようにマトリックス状に配列されると共に、各被評価トランジスタは、ドレインと、ゲート領域と、ソースとが左右方向になるように配置され、前記半導体基板表面から所定の距離を隔て左右方向に配置されると共に、前記左右方向に配列される各被評価トランジスタのソースに共通接続される第１のメタル配線と、前記半導体基板表面から所定の距離を隔てて上下方向に配置されると共に、前記上下方向に配列される各被評価トランジスタのドレインに共通接続される第２のメタル配線と、前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記左右方向に配列される各被評価トランジスタのゲートに共通接続される第３のメタル配線と、を備えることを特徴とする。
【００２４】
また、本発明の半導体集積回路は、複数の評価セルアレイを有して構成され、前記評価セルアレイは、複数のドレイン線と複数のゲート線とで選択されるブロック構成のセルアレイに分けて配置されると共に、前記評価セルアレイ中の被評価トランジスタを選択するためのデコーダが、メインデコーダとサブデコーダとによる階層構造で構成され、前記サブデコーダから前記ブロック構成のセルアレイへのビット線は、ローカルビット線により配線され、前記メインデコーダから各サブデコーダへのビット線はグローバルビット線により配線される、ことを特徴とする。
【００２６】
また、本発明の半導体集積回路評価装置は、評価対象となる被評価トランジスタを行及び列方向にマトリックス状に配列してなる評価セルアレイを有し、前記評価セルアレイ中の被評価トランジスタの閾値Ｖｔｈの電圧を判定するために配置されると共に、所定の基準電圧がゲート電圧として印加される基準トランジスタと、前記評価セルアレイ中の選択された被評価トランジスタのゲートに所望電圧を印加するためのゲート電圧印加部と、前記基準トランジスタの出力電圧と、前記選択された被評価トランジスタの出力電圧との電圧差を検出し被評価トランジスタの閾値Ｖｔｈの電圧の適否を判定するためのセンスアンプと、を有する半導体集積回路を評価するための半導体集積回路評価装置であって、前記センスアンプを使用して前記被評価トランジスタの閾値Ｖｔｈの電圧の適否を判定する閾値Ｖｔｈ判定モードと、前記閾値Ｖｔｈ判定モードにより不良と判定された被評価トランジスタのトランジスタ特性を測定するトランジスタ特性測定モードとを切替える測定モード切替部と、前記閾値Ｖｔｈ判定モードにおいて、前記基準トランジスタのゲートに印加する前記所定の基準電圧を生成する基準電圧出力部と、前記閾値Ｖｔｈ判定モードにおいて、前記評価セルアレイ中の被評価トランジスタを順次に選択し、前記ゲート電圧印加部を介してゲート電圧を印加すると共に、前記センスアンプからの出力信号を基に不良トランジスタを識別し、該識別した不良トランジスタのアドレスを記憶部に記憶する不良トランジスタ識別部と、前記トランジスタ特性測定モードにおいて、前記不良と判定された被評価トランジスタを選択すると共に、前記選択された被評価トランジスタのゲートに前記ゲート電圧印加部を介して所望のゲート電圧を印加して、該被評価トランジスタのトランジスタ特性を測定するトランジスタ特性測定部と、を備え、前記基準トランジスタのゲートに印加される基準電圧は、前記被評価トランジスタの閾値Ｖｔｈの電圧が、閾値Ｖｔｈ電圧の正規分布曲線に対して、標準偏差に予め設定した係数を乗じた範囲内の分布、例えば５σ（σは標準偏差）以内の分布から外れたものを選別するよう設定される、ことを特徴とする。
【発明の効果】
【００２８】
本発明の半導体集積回路評価方法においては、半導体集積回路中の評価セルアレイを構成する各トランジスタの閾値Ｖｔｈの電圧が所定の範囲を超えるトランジスタを判定して選別し、この選別されたトランジスタについて、所望のトランジスタ特性を測定する。
これにより、ＤＭＡ−ＴＥＧ等の大規模な半導体集積回路において、不良トランジスタの検出と、不良トランジスタのトランジスタ特性の測定とを高速（短時間）で行うことができる。
【００２９】
また、本発明の半導体集積回路評価方法においては、半導体集積回路は、ＤＭＡ（Device Matrix Array）−ＴＥＧ(Test Element Group)である。
これにより、大規模なＤＭＡ−ＴＥＧにおいても、不良トランジスタの検出と、不良トランジスタのトランジスタ特性の測定とを高速（短時間）で行うことができる。
【００３０】
また、本発明の半導体集積回路評価方法においては、被評価トランジスタの閾値Ｖｔｈの電圧が、閾値Ｖｔｈ電圧の正規分布曲線に対して、標準偏差に予め設定した係数を乗じた範囲内の分布、例えば５σ（σは標準偏差）以内の分布から外れたものを選別し、閾値Ｖｔｈの電圧が５σ（σは標準偏差）の範囲を超える被評価トランジスタに対して、トランジスタ特性の測定を行う。
これにより、１Ｇ（ギガ）ビットのメモリ容量を有する大規模なＤＭＡ−ＴＥＧにおいても、不良トランジスタを２８７個に絞り込み、この２８７個の被評価トランジスタについてトランジスタ特性を測定することができる。このため、不良トランジスタの検出と、不良トランジスタのトランジスタ特性の測定とを高速（短時間）で行うことができる。
【００３１】
また、本発明の半導体集積回路においては、評価セルアレイ中の被評価トランジスタの閾値Ｖｔｈの電圧を判定するための基準トランジスタが配置され、この基準トランジスタの出力電圧と、選択された被評価トランジスタの出力電圧との電圧差をセンスアンプにより検出し、該選択された被評価トランジスタの閾値Ｖｔｈの電圧の適否を判定する。
これにより、ＤＭＡ−ＴＥＧ等の大規模な半導体集積回路において、不良トランジスタの検出と、不良トランジスタのトランジスタ特性の測定とを高速（短時間）で行うことができる。
【００３２】
また、本発明の半導体集積回路においては、評価セルアレイ中の選択された被評価トランジスタのゲートに可変の電圧を印加するための外部入力端子と、該被評価トランジスタの出力電圧または出力電流を測定するための外部測定端子と、を有して構成される。
これにより、閾値Ｖｔｈの電圧が異常と判定された被評価トランジスタを選択して、そのトランジスタ特性を測定できる。このため、ＤＭＡ−ＴＥＧ等の大規模な半導体集積回路において、不良トランジスタの検出と、不良トランジスタのトランジスタ特性の測定とを高速（短時間）で行うことができる。
【００３３】
また、本発明の半導体集積回路においては、評価セルアレイの各行に対応してｍ個の基準トランジスタが配置され、評価セルアレイの各列に対応するｎ本の第１ビット線と、各行に対応するｍ本のワード線と、基準トランジスタ用の１本の第２ビット線と、この第１ビット線と第２ビット線との電圧差を検出するセンスアンプと、第１ビット線とセンスアンプとを接続、解放する第１スイッチと、第２ビット線とセンスアンプとを接続、解放する第２スイッチと、第１スイッチを介し第１ビット線と接続される第３スイッチと、ワード線と該ワード線に電圧信号を印加する信号線とを接続、開放する第４スイッチと、を有して構成される。
これにより、被評価トランジスタの閾値Ｖｔｈの電圧の適否判定と不良トランジスタの選別、および選別した被評価トランジスタのトランジスタ特性の測定を高速（短時間）で行うことができる。
【００３４】
また、本発明の半導体集積回路においては、半導体集積回路はその構成部分のレイアウトとして、評価セルアレイ中の各被評価トランジスタは、各列が左右方向に、各行が上下方向になるようにマトリックス状に配列されると共に、左右方向に配列され各トランジスタのソースに共通接続される第１のメタル配線と、上下方向に配列され各トランジスタのドレインに共通接続される第２のメタル配線と、左右方向に配列され各トランジスタのゲートに共通接続される第３のメタル配線と、を有する。
これにより、大規模な半導体集積回路（ＤＭＡ−ＴＥＧ等）において、その面積を縮小できる。
【００３５】
また、本発明の前記半導体集積回路は、複数の評価セルアレイを有して構成され、前記評価セルアレイは、複数のドレイン線と複数のゲート線とで選択されるブロック構成のセルアレイに分けて配置されると共に、前記評価セルアレイ中の被評価トランジスタを選択するためのデコーダが、メインデコーダとサブデコーダとによる階層構造で構成され、
前記サブデコーダから前記ブロック構成のセルアレイへのビット線は、ローカルビット線により配線され、前記メインデコーダら各サブデコーダへのビット線はグローバルビット線により配線される。
例えば、１Ｇビットのメモリ容量の評価セルアレイを有して構成され、この評価セルアレイは、ドレイン線１６３８４本とゲート線２０４８本とで選択される３２Ｍビット単位のセルアレイに分けて配置されると共に、評価セルアレイ中の被評価トランジスタを選択するためのデコーダが、メインデコーダとサブデコーダとによる階層構造で構成される。
これにより、大規模な半導体集積回路（ＤＭＡ−ＴＥＧ等）において、その面積を縮小できると共に、ドレイン線（ビット線）の長さを短くでき、寄生容量、寄生抵抗、オフリーク電流の増大等、特性悪化の要因を排除することができる。
【００３６】
また、本発明の半導体集積回路においては、半導体集積回路は、ＤＭＡ（Device Matrix Array）−ＴＥＧ(Test Element Group)である。
これにより、ＤＭＡ−ＴＥＧ等の大規模な半導体集積回路において、不良トランジスタの検出と、不良トランジスタのトランジスタ特性の測定とを高速（短時間）で行うことができる。
【００３７】
また、本発明の半導体集積回路においては、基準トランジスタのゲートに印加される基準電圧は、被評価トランジスタの閾値Ｖｔｈの電圧が、閾値Ｖｔｈ電圧の正規分布曲線に対して、標準偏差に予め設定した係数を乗じた範囲内の分布、例えば５σ（σは標準偏差）以内の分布から外れたものを選別するよう設定される。
これにより、上記５σ以内の分布の場合、１Ｇ（ギガ）ビットのメモリ容量を有する大規模なＤＭＡ−ＴＥＧにおいても、不良トランジスタを２８７個に絞り込み、この２８７個の被評価トランジスタについてトランジスタ特性を測定することができる。このため、不良トランジスタの検出と、不良トランジスタのトランジスタ特性の測定とを高速（短時間）で行うことができる。
【００３８】
また、本発明の半導体集積回路評価装置においては、半導体集積回路の評価セルアレイを構成する各トランジスタの閾値Ｖｔｈの電圧を所定の基準電圧と比較して、閾値Ｖｔｈの電圧が所定の範囲を超える被評価トランジスタを判定して選別する閾値Ｖｔｈ判定部と、閾値Ｖｔｈ判定部により選別された被評価トランジスタについて、該被評価トランジスタの所望の特性を測定するトランジスタ特性測定部と、を有して構成される。
これによりＤＭＡ−ＴＥＧ等の大規模な半導体集積回路において、不良トランジスタの検出と、不良トランジスタのトランジスタ特性の測定とを高速（短時間）で行うことができる。
【００３９】
また、本発明の半導体集積回路評価装置においては、半導体集積回路は、ＤＭＡ（Device Matrix Array）−ＴＥＧ(Test Element Group)である。
これにより、ＤＭＡ−ＴＥＧ等の大規模な半導体集積回路において、不良トランジスタの検出と、不良トランジスタのトランジスタ特性の測定とを高速（短時間）で行うことができる。
【００４０】
また、本発明の半導体集積回路評価装置においては、基準トランジスタのゲートに印加される基準電圧は、被評価トランジスタの閾値Ｖｔｈの電圧が、閾値Ｖｔｈ電圧の正規分布曲線に対して、標準偏差に予め設定した係数を乗じた範囲内の分布、例えば５σ（σは標準偏差）以内の分布から外れたものを選別するよう設定される。
これにより、上記５σ以内の分布の場合、１Ｇ（ギガ）ビットのメモリ容量を有する大規模なＤＭＡ−ＴＥＧにおいても、不良トランジスタを２８７個に絞り込み、この２８７個の被評価トランジスタについてトランジスタ特性を測定することができる。このため、不良トランジスタの検出と、不良トランジスタのトランジスタ特性の測定とを高速（短時間）で行うことができる。
【図面の簡単な説明】
【００４１】
【図１】本発明の基本概念について説明するための図である。
【図２】センスアンプによる高速センスモード（閾値Ｖｔｈ判定モード）について説明するための図である。
【図３】トランジスタ特性測定モード（Ｖｔｈ測定モード）について説明するための図である。
【図４】本発明の半導体集積回路における高速センスモード（閾値Ｖｔｈ判定モード）について説明するためのである。
【図５】本発明の半導体集積回路におけるトランジスタ特性測定モード（閾値Ｖｔｈ測定モード）について説明するためのである。
【図６】被評価トランジスタと基準トランジスタとをペアとして配置する例を示す図である。
【図７】基準トランジスタを全ての被評価トランジスタに対して１個のみとした例を示す図である。
【図８】電流を判定基準にするモード（ＩＲＥＦモード）について説明するための図である。
【図９】複数の基準トランジスタの平均電流を基準電流に設定する例を示す図である。
【図１０】ソース線とドレイン線とが縦に並行に配置される例を示す図である。
【図１１】半導体集積回路の評価セルアレイ中のトランジスタの第１の配置例を示す図である。
【図１２】本発明の半導体集積回路の評価セルアレイにおけるトランジスタの第２の配置例を示す図である。
【図１３】本発明の半導体集積回路の評価セルアレイにおけるトランジスタの第３の配置例を示す図である。
【図１４】本発明の半導体集積回路の評価セルアレイにおけるトランジスタの第４の配置例を示す図である。
【図１５】本発明の半導体集積回路の評価セルアレイにおけるトランジスタの第５の配置例を示す図（左側のトランジスタＴｒを測定）である。
【図１６】本発明の半導体集積回路の評価セルアレイにおけるトランジスタの第５の配置例を示す図（右側のトランジスタＴｒを測定）である。
【図１７】本発明の半導体集積回路の評価セルアレイにおけるトランジスタの第５の配置例を示す図（図１８と比較するための図）である。
【図１８】本発明の半導体集積回路の評価セルアレイにおけるトランジスタの第５の配置例を示す図（ソースとドレインを入れ替えて測定）である。
【図１９】本発明の半導体集積回路の評価セルアレイにおけるトランジスタの第６の配置例を示す図である
【図２０】本発明の半導体集積回路の評価セルアレイにおけるトランジスタの第７の配置例を示す図である。
【図２１】本発明の半導体集積回路の評価セルアレイにおけるトランジスタの第８の配置例を示す図である。
【図２２】本発明の半導体集積回路における第１のチップレイアウト例を示す図である。
【図２３】本発明の半導体集積回路における第２のチップレイアウト例を示す図である。
【図２４】本発明の半導体集積回路評価装置の構成例を示す図である。
【図２５】アドレスがシリアルモードにより出力されるときのタイミングの例を示す図である。
【図２６】アドレスがランダムモードにより出力されるときのタイミングの例を示す図である。
【図２７】Ｖｔｈ測定モード（トランジスタ特性測定モード）におけるタイミング波形を示す図である。
【図２８】本発明の半導体集積回路における第３のチップレイアウト例を示す図である。
【図２９】グローバルビット線、ローカルビット線方式を採用したカラムデコーダの構成を示す図である。
【図３０】カラムデコーダの全体構成を示す図である。
【図３１】ロウデコーダの構成を示す図である。
【図３２】閾値Ｖｔｈのバラツキの正規分布の例を示す図である。
【図３３】大規模なＤＭＡ−ＴＥＧにおける問題点を説明するための図である。
【発明を実施するための形態】
【００４２】
［第１の実施の形態］
本発明の第１の実施の形態として、本発明の半導体集積回路評価方法の基本となる測定手順について説明する。
【００４３】
図１（Ａ）に示すように、従来の測定では、５σの分布を外れた被評価トランジスタ（以下、単に「トランジスタ」とも呼ぶ）を調べるのに、１M個のトランジスタ全てを詳細評価（ＶＧ−ＩＤ特性、静特性等の評価）を行うため、膨大な測定時間を要していた。
例えば、１ポイントの測定時間を１ｍｓとして、各１０ポイント測定すると、１M個では、１×１０−３×１０（ポイント）×１０６＝１００００秒を要し、仮に１ｗａｆｅｒに１００個のチップがあるとすると、１０６秒＝１１日を要したが、それでも、測定できるレベルではあった。その結果、５σレベルではほとんど正規分布に乗ることが判明したため、さらに、６σの分布を調べる必要が出てきた。しかしながら、前述したように、従来の評価方式で１Ｇ個のトランジスタ特性を評価すると１１６００日も要することになり、実質上評価不能であった。
【００４４】
そこで、本発明では、図１（Ｂ）に示すように、センスアンプによる高速センスモード（閾値Ｖｔｈ判定モード）で、標準偏差に予め設定した係数を乗じた範囲内の分布、例えば５σ以内の分布の場合、まず、この５σ以内の分布から外れるトランジスタ（計算上は２８７個）を選び出し、次に、このトランジスタについて、詳細なトランジスタ特性を評価することで、トランジスタの特性評価において、大幅に測定時間の短縮が図れる。上記標準偏差に予め設定した係数は、初めにトランジスタを選択する分布の範囲として、この選択するトランジスタの数を制御するため、試験対象のトランジスタの数により、予め任意に設定する。
【００４５】
次に、図２を参照して、センスアンプを用いて閾値Ｖｔｈの適否を高速で判定する高速センスモード（閾値Ｖｔｈ判定モード）について、具体的な測定方法を説明する。まず、ステップ１として、センスアンプの基準電圧（Ｖｒｅｆ１）として、閾値Ｖｔｈの電圧が高い側の５σ分布近辺の値を入力して、閾値ＶｔｈがＶｒｅｆ１以上のトランジスタを選別する。閾値Ｖｔｈが異常に高い不良トランジスタは、この中に含まれる。
【００４６】
次に、閾値Ｖｔｈの電圧が低い側の５σ分布近辺の閾値ＶｔｈをＶｒｅｆ２として、５σより下に分布するトランジスタを選別する。異常に閾値Ｖｔｈの低い不良トランジスタは、この中に含まれる。この方式により、高い側、低い側合わせて、５σ以内の分布を外れた２８７個のトランジスタが選別される。
【００４７】
次に、ステップ２として、トランジスタ特性測定モード（閾値Ｖｔｈ測定モード）が行なわれる。このステップ２では、図３に示すように、ステップ１で選別した２８７個の中に、６σを超えて異常となる２個のトランジスタが含まれるので、この２８７個のトランジスタについて、閾値Ｖｔｈ、ＶＧ−ＩＤ特性、静特性等の、詳細な特性を評価することにより、短時間で１Ｇ個の中から、想定される２個の異常な不良トランジスタを見つけることが出来る。
【００４８】
なお、第１の実施の形態において、前述の第１の測定ステップは、図２に示す高速センスモード（閾値Ｖｔｈ判定モード）が相当し、前述の第２の測定ステップは、図３に示すトランジスタ特性測定モード（閾値Ｖｔｈ測定モード）が相当する。
【００４９】
そして、本発明の半導体集積回路評価方法では、半導体集積回路の評価セルアレイを構成する各被評価トランジスタの閾値Ｖｔｈの電圧を所定の基準電圧と比較して、閾値Ｖｔｈの電圧が所定の範囲から外れる被評価トランジスタを判定して選別する第１の測定ステップ（高速センスモード）と、第１の測定ステップ（高速センスモード）により選別された被評価トランジスタについて、該被評価トランジスタの所望のトランジスタ特性を測定する第２の測定ステップ（トランジスタ特性測定モード）と、を有している。
これにより、ＤＭＡ−ＴＥＧ等の大規模な半導体集積回路において、不良トランジスタの検出と、不良トランジスタのトランジスタ特性の測定とを高速（短時間）で行うことができる。
【００５０】
［第２の実施の形態］
次に、本発明の第２の実施の形態として、本発明の半導体集積回路と、その半導体集積回路の評価方法について説明する。図４は、本発明の半導体集積回路（ＤＭＡ−ＴＥＧ）における高速センスモード（閾値Ｖｔｈ判定モード）について説明するための図であり、図５は、トランジスタ特性測定モード（閾値Ｖｔｈ測定モード）について説明するための図である。なお、以下の説明において、回路図中の信号線、および外部パッド（ＰＡＤ）を区別して表す場合に、該信号線および外部パッドに生じる（または印加される）信号名を付して表記することがある。ここで、被評価トランジスタ及び基準トランジスタは、ＭＯＳ（Metal Oxide Semiconductor）型トランジスタであり、ｎチャネル型あるいはｐチャネル型である。以下説明において、ｎチャネル型のＭＯＳトランジスタを例に説明する。後述するように、選択される被評価トランジスタのドレインがセンスアンプ（Ｓ／Ａ）の一方の入力端子、あるいはＶｄ／Ｉｄ（ｉｎ）を入力する外部ＰＡＤに接続され、基準トランジスタのドレインが上記センスアンプの他方の入力端子、あるいはＶｄ／Ｉｄ（ｒｅｆ）を入力する外部ＰＡＤに接続される。ここで、被評価トランジスタ及び基準トランジスタのソースは信号電圧Ｖｓを印加する外部ＰＡＤに接続されている。
【００５１】
図４に示す半導体集積回路（ＤＭＡ−ＴＥＧ）１において、信号Ｖｉｎ、Ｖｄ／Ｉｄ、Ｖｒｅｆ、Ｖｓは、外部ＰＡＤからの入力信号であり、信号ＯＵＴは、センスアンプＳ／Ａからの出力である。Ｍ１１〜Ｍｍｎは評価すべき被評価トランジスタであり、ＭＲ１〜ＭＲｍは評価の基準となる基準トランジスタである。ロウ（行）選択信号Ｒ１〜Ｒｍは、図示しないロウデコーダ（行デコーダ）からの出力であり、各行のトランジスタのゲート接続されるスイッチトランジタＲＧ１〜ＲＧｍをオン／オフする。このスイッチトランジタＲＧ１〜ＲＧｍをオン／オフすることにより、トランジスタＭ１１〜Ｍｍｎのゲート信号Ｇ１〜Ｇｍを選択する。
【００５２】
カラム（列）選択信号Ｃ１〜Ｃｎは、図示しないカラムデコーダ（列デコーダ）からの出力信号により、各被評価トランジスタＭ１１〜Ｍｍｎのドレイン線Ｄ１〜Ｄｎを選択する。また、基準トランジスタＭＲ１〜ＭＲｍは、ドレインが共通に信号線Ｄｒｅｆに接続され、基準トランジスタＭＲ１〜ＭＲｍのゲートは共通の外部入力信号Ｖｒｅｆ（基準電圧Ｖｒｅｆ）を供給する外部ＰＡＤ（Ｖｒｅｆ）に接続される。
【００５３】
各ドレイン線Ｄ１〜Ｄｎは、列選択用のスイッチトランジスタＣＧ１〜ＣＧｎを介して共通のデータ線Ｄａｔａに接続され、Ｄａｔａ線は、センスアンプＳ／Ａの一方の入力端子に接続される。一方、基準線Ｄｒｅｆは、基準線選択用のスイッチトランジスタＣＧｒを介してセンスアンプＳ／Ａの他方の入力端子に接続される。
【００５４】
上記構成において、高速センスモード（閾値Ｖｔｈ判定モード）で動作させる。この高速センスモードでは、測定端子（外部パッドＶｄ／Ｉｄ）に繋がるスイッチトランジスタＴｒｄのゲート電圧ＶｔｈＭは、トランジスタＴｒｄをオフさせるように、「ＶｔｈＭ＝“ｏｆｆ”」とする。
【００５５】
そして、例えば、図示しないデコーダにより、ロウ選択信号Ｒ１、カラム選択信号Ｃ１及び信号Ｃｒが選択されると、被評価トランジスタＭ１１と基準トランジスタＭＲ１とが選択される。この場合に、基準トランジスタＭＲ１を基準とすると、例えば基準電圧ＶｒｅｆにＶｒｅｆ１を入力して、電圧Ｖｉｎに外部からゲート電圧を入力すれば、もし、基準トランジスタＭＲ１より被評価トランジスタＭ１１の閾値Ｖｔｈが低ければ、「Ｖｉｎ＜Ｖｒｅｆ」において、被評価トランジスタＭ１１のほうが多く電流が流れるので、「Ｄａｔａ＜ＤａｔａＢ」となり、センスアンプＳ／Ａの出力ＯＵＴは“１”となる。
【００５６】
逆に、「被評価トランジスタＭ１１の閾値Ｖｔｈ＞基準トランジスタＭＲ１の閾値Ｖｔｈ」の場合には、「Ｄａｔａ＞ＤａｔａＢ」となり、ＯＵＴは“０”となり、被評価トランジスタＭ１１の閾値Ｖｔｈは正規分布の５σより高い側にあることが判定できる。また、基準電圧Ｖｒｅｆ２についても同様である。
【００５７】
このようにして、被評価トランジスタＭ１１〜Ｍｍｎの全てのトランジスタを高速に測定でき、閾値Ｖｔｈが５σ（Ｖｒｅｆ１）より高い側にあるトランジスタと、５σ（Ｖｒｅｆ２）より低い側にあるトランジスタを高速に判定できる。この選別された被評価トランジスタのアドレスを、ビットマップ記憶メモリ等を用いて記憶しておき、次のステップ２で、そこのトランジスタを詳細測定する。
【００５８】
また、図５は、閾値Ｖｔｈ測定モード（トランジスタ特性測定モード）について説明するための図である。図５に示す閾値Ｖｔｈ測定モードにおいては、高速センスモード／Ｖｔｈ測定モード切替信号ＶｔｈＭはオンさせて、外部ドレイン電圧入力＆電流測定端子Ｖｄ／ＩｄをＤａｔａ線に接続させる。
【００５９】
また、基準トランジスタＭＲ１〜ＭＲｍは必要ないので、Ｃｒは非選択として、スイッチトランジスタＣＧｒはオフさせる。
【００６０】
ロウ信号線Ｒ１とカラム信号線Ｃ１が選択されると、被評価トランジスタＭ１１が選択され、ドレイン電圧として、Ｖｄ／Ｉｄに１Ｖ、信号電圧Ｖｉｎとしてゲート電圧ＶＧを入力すれば、ＶＧ−Ｉｄ特性、あるいは、ＶＤ−ＩＤ特性（静特性）を測定することができ、被評価トランジスタＭ１１の詳細特性が評価できる。
【００６１】
なお、図５に示す例は、各行（ロウ）ごとに基準トランジスタを設けて、被評価トランジスタと比較する例を示したが、センスアンプを用いた高速測定の基準電圧を設ける方法には、種々のバリエーション（変形例）を用いることが可能である。
【００６２】
例えば、図６に示す例は、被評価トランジスタ毎に、この被評価トランジスタとセンスアンプを構成する基準トランジスタを設けた構成である。被評価トランジスタＭｍｎと基準トランジスタＭＲｍｎとをペアとして選択する。このため、被評価トランジスタの隣接する列に基準トランジスタの列を形成し、被評価トランジスタと基準トランジスタとが交互に配列する行を形成して、トランジスタのマトリクス形状を構成する。すなわち、各行のいずれかの行を選択し、選択された行における被評価トランジスタのゲートに接続されているスイッチトランジスタをオン状態、かつ選択された行の基準トランジスタのゲートに接続されているスイッチトランジスタをオン状態とする。そして、被評価トランジスタのゲートに対して信号電圧Ｖｉｎを、また基準トランジスタのゲートに対して信号電圧Ｖｒｅｆをゲート電圧として印加する。また、選択された行のいずれのペアを測定対象とするかを、被評価トランジスタのドレインに接続されたスイッチトランジスタをオン状態とし、基準トランジスタのドレインに接続されたスイッチトランジスタをオン状態として選択することで、選択された被評価トランジスタ及び基準トランジスタそれぞれのドレインをセンスアンプの入力に接続する。このように、図６に示す構成は、スイッチトランジスタにより、行と列とにおいて選択された１組のペアトランジスタを比較する方式である。この例においては、被評価トランジスタの近傍に基準トランジスタを設けて評価することができる利点がある。
【００６３】
また、図７は、基準トランジスタを全ての被評価トランジスタに対して１個のみとした例である。このように、マトリクス形状に配列された被評価トランジスタに対して、基準トランジスタを１個にすると、基準トランジスタのバラつきを考慮しなくて良いので、被評価トランジスタの閾値Ｖｔｈのバラツキ分布が精度良く判定でき、かつ被評価トランジスタの数を増加させることができる。ここで、図６で説明したように、被評価トランジスタを行及び列に対応したスイッチングトランジスタにより選択し、基準トランジスタとペアとして組み合わせて、ゲート電圧を印加することでセンスアンプにより電圧を測定する。
【００６４】
また、図８は、センスアンプＳ／Ａの判定基準として、これまでの実施例のような、ＭＯＳトランジスタの閾値Ｖｔｈの電圧を基準にするのではなく、電流を判定基準にするモード（ＩＲＥＦモード）である。この場合のセンスアンプＳ／Ａは電流センス型のアンプである。
【００６５】
例えば、１００ｎＡ流れるときのゲート電圧を、１００ｎＡ閾値Ｖｔｈと定義すると、基準トランジスタＭＲのゲート電圧Ｖｒｅｆを調整して基準トランジスタＭＲに１００ｎＡ流れるように設定する。
【００６６】
ここで、例えば、被評価トランジスタＭ１１が選択されると、そのゲートに電圧信号Ｖｉｎが与えられる。電圧信号Ｖｉｎが低いときは、被評価トランジスタＭ１１に流れる電流は１００ｎＡ以下なので、センスアンプの出力は“０”となるが、電圧信号Ｖｉｎを高くしていき、被評価トランジスタＭ１１の電流が１００ｎＡ以上に流れると、センスアンプは反転して出力“１”となる。このときのＶｉｎ電圧が、被評価トランジスタＭ１１の１００ｎＡ閾値Ｖｔｈと判定される。
【００６７】
なお、この例では、判定基準を１００ｎＡとしたが、基準電圧Ｖｒｅｆを調整すれば、この値は変更できる。例えば、１μＡで判定したいときは、基準電圧Ｖｒｅｆを高めに設定して、基準トランジスタＭＲに流れる電流を１μＡに設定すれば、Ｍ１１の１μＡ閾値Ｖｔｈが求まる。
【００６８】
また、図９は、基準となるトランジスタの閾値Ｖｔｈの電圧がなるべく正規分布曲線の中心に来るように、複数の基準トランジスタの平均電流を基準電流に設定する実施例を示す。
基準トランジスタをＭＲ１〜ＭＲｋのｋ個を並列に設け、例えば、基準トランジスタ１個の電流値を１００ｎＡとすると、１００ｎＡ×ｋのリファレンス電流Ｉｓｔが流れ、出力側のトランジスタのサイズを調整して、リファレンス電流Ｉｓｔに対して、この１／ｋの出力電流（基準電流Ｉｒｅｆ）が出力されるカレントミラー回路を形成する。
これにより、センスアンプの基準電流Ｉｒｅｆは、リファレンス電流Ｉｓｔの１／ｋの電流値となり、ｋ個の基準トランジスタの平均電流とし、基準トランジスタの特性のバラツキを平均化することができる。
【００６９】
すなわち、センスアンプＳ／Ａに流れる基準となる電流Iｒｅｆ（ａｖｅ）を、
Iｒｅｆ（ａｖｅ）＝ΣＩ（ＭＲ１，・・・，ＭＲｋ）÷ｋ、となるようにする。
【００７０】
また、図１０は、ソース線Ｓｏｕｒｃｅと、ドレイン線Ｄｒａｉｎとが、縦に並行に配置される例を示したものである。この例では、ソース線Ｓｏｕｒｃｅとドレイン線Ｄｒａｉｎとが物理的な形状において、並行に配置されることを、回路図により模式的に示したものである。
【００７１】
なお、図４および図５に示す半導体集積回路１において、前述の被評価トランジスタからなる評価セルアレイは、マトリックス状に配列された被評価トランジスタＭ１１〜Ｍｍｎが相当し、前述の基準トランジスタは基準トランジスタＭＲ１〜ＭＲｍが相当し、前述の被評価トランジスタは、被評価トランジスタＭ１１〜Ｍｍｎが相当する。また、前述のゲート電圧印加部は、外部パッド（Ｖｉｎ）とスイッチトランジスタＲＧ１〜ＲＧｍとゲート線Ｇ１〜Ｇｍが相当する。また、前述のセンスアンプはセンスアンプＳ／Ａが相当する。
【００７２】
そして、図４に示す半導体集積回路１は、評価対象となる被評価トランジスタＭ１１〜Ｍｍｎがマトリックス状に配列される評価セルアレイを有し、カラムデコーダおよびロウデコーダから出力される信号により評価セルアレイ中の被評価トランジスタＭ１１〜Ｍｍｎが選択されてトランジスタ特性が評価される半導体集積回路１であって、評価セルアレイ中の選択された被評価トランジスタＭ１１〜Ｍｍｎの閾値Ｖｔｈの電圧を判定するために配置されると共に、所定の基準電圧がゲート電圧として印加される基準トランジスタＭＲ１〜ＭＲｍと、評価セルアレイの中の選択された被評価トランジスタＭ１１〜Ｍｍｎのゲートに所望電圧を印加するためのゲート電圧印加部（外部パッド（Ｖｉｎ）とスイッチトランジスタＲＧ１〜ＲＧｍとゲート線Ｇ１〜Ｇｍ）と、基準トランジスタＭＲ１〜ＭＲｍの出力電圧ＤａｔａＢと、選択された被評価トランジスタの出力電圧Ｄａｔａとの電圧差を検出し、該選択された被評価トランジスタの閾値電圧の適否を判定するためのセンスアンプＳ／Ａと、を有して構成される。
これにより、ＤＭＡ−ＴＥＧ等の大規模な半導体集積回路において、不良トランジスタの検出と、不良トランジスタのトランジスタ特性の測定とを高速（短時間）で行うことができる。
【００７３】
また、本発明の半導体集積回路１は、被評価トランジスタＭ１１〜Ｍｍｎ中の選択された被評価トランジスタのゲートに、ゲート電圧印加部（スイッチトランジスタＲＧ１〜ＲＧｍ等）を介して可変電圧を印加するための外部入力端子（外部パッド（Ｖｉｎ））と、被評価トランジスタの出力電圧または出力電流を測定するための外部測定端子（外部パッド（Ｖｄ／Ｉｄ））と、を有して構成される。
これにより、閾値Ｖｔｈの電圧が異常と判定された被評価トランジスタを選択して、そのトランジスタ特性を測定できる。このため、ＤＭＡ−ＴＥＧ等の大規模な半導体集積回路において、不良トランジスタの検出と、不良トランジスタのトランジスタ特性の測定とを高速（短時間）で行うことができる。
【００７４】
また、本発明の半導体集積回路１は、評価対象となる被評価トランジスタＭ１１〜Ｍｍｎを行及び列方向にマトリックス状に配列してなるｍ行ｎ列（ｍ，ｎは正の整数）の評価セルアレイを有し、評価セルアレイの各行に対応して配置されるｍ個の基準トランジスタＭＲ１〜ＭＲｍと、評価セルアレイの各列に属する被評価トランジスタ用のｎ本の第１ビット線Ｄ１〜Ｄｎ、評価セルアレイの各行に属する被評価トランジスタ用のｍ本のゲート線Ｇ１〜Ｇｍと、基準トランジスタＭＲ１〜ＭＲｍ用の１本の第２ビット線Ｄｒｅｆと、第１ビット線Ｄ１〜Ｄｎと第２ビット線Ｄｒｅｆとをプリチャージすると共に、第１ビット線Ｄ１〜Ｄｎと第２ビット線Ｄｒｅｆとの電圧差を検出して出力信号を出力するセンスアンプＳ／Ａと、第１ビット線Ｄ１〜ＤｎとセンスアンプＳ／Ａとを接続、解放する第１スイッチＣＧ１〜ＣＧｎと、第２ビット線ＤｒｅｆとセンスアンプＳ／Ａとを接続、解放する第２スイッチＣＧｒと、第１スイッチＣＧ１〜ＣＧｎを介して、第１ビット線Ｄ１〜Ｄｎと接続される第３スイッチＴｒｄと、ゲート線Ｇ１〜Ｇｍと該ゲート線Ｇ１〜Ｇｍに入力される電圧信号の信号線Ｖｉｎとを接続、開放する第４スイッチＲＧ１〜ＲＧｍと、を有して構成される。
これにより、評価セルアレイ中の被評価トランジスタを選択して、閾値Ｖｔｈの電圧の判定と不良トランジスタの選別、および選別した被評価トランジスタのトランジスタ特性の測定を行うことができる。
【００７５】
［第３の実施の形態］
次に、本発明の第３の実施の形態として、本発明の半導体集積回路、すなわち、ＤＭＡ−ＴＥＧ等において、その面積を縮小できる、評価セルアレイ中における種々のトランジスタの配置例を示す。
【００７６】
図１１は、本発明の半導体集積回路（ＤＭＡ−ＴＥＧ）の評価セルアレイ中のトランジスタの第１の配置例を示す図である。図１１に示す配置例は、ソース線とドレイン線とを直行させて配置した例であり、図４〜図８に示す回路に対応する配置例である。
【００７７】
図１１に示す半導体集積回路では、ゲート線Ｇａｔｅ１、Ｇａｔｅ２、・・・と、ソース線Ｓｏｕｒｃｅ１，Ｓｏｕｒｃｅ２とを左右方向に（図面上でＸ軸方向に平行となるように）配置し、ドレイン線Ｄｒａｉｎ１，Ｄｒａｉｎ２，Ｄｒａｉｎ３，Ｄｒａｉｎ４、・・・を上下方向（図面上でＹ軸方向に平行となるように）に配置する。そして、各ゲート線Ｇａｔｅ１、Ｇａｔｅ２、・・・間に、トランジスタＴｒを左右方向に１列ずつ配列する。また、トランジスタＴｒは、ドレインＤと、ゲート領域Ｇと、ソースＳとが、左右方向になるように配置される。すなわち、各トランジスタは、トランジスタのマトリクス構成において、ドレイン線とゲート線との交差する点に１個ずつ配置されている。ドレイン線は各トランジスタのドレインに接続され、ゲート線は各トランジスタのゲートに接続され、ソース線は各トランジスタのソースに接続されている。
【００７８】
そして、ゲート線Ｇａｔｅ１、Ｇａｔｅ２間に配列された１列のトランジスタＴｒにおいて、ゲート線Ｇａｔｅ１と、ソース線Ｓｏｕｒｃｅ１を共用し、ゲート線Ｇａｔｅ２，Ｇａｔｅ３間に配列された１列のトランジスタＴｒにおいて、ゲート線Ｇａｔｅ２と、ソース線Ｓｏｕｒｃｅ２を共用する。また、ドレイン線Ｄｒａｉｎ１，Ｄｒａｉｎ２，Ｄｒａｉｎ３，Ｄｒａｉｎ４、・・・のそれぞれは、上述したように、上下方向に配列されたトランジスタＴｒのドレインＤに共通に接続される。
【００７９】
図１２は、本発明の半導体集積回路（ＤＭＡ−ＴＥＧ）の評価セルアレイにおけるトランジスタの第２の配置例を示す図である。図１２に示す例は、ソース線Ｓｏｕｒｃｅ１，Ｓｏｕｒｃｅ２，Ｓｏｕｒｃｅ３，Ｓｏｕｒｃｅ４，・・・を、ドレイン線Ｄｒａｉｎ１，Ｄｒａｉｎ２，Ｄｒａｉｎ３，Ｄｒａｉｎ４、・・・に平行に（すなわち、Ｙ軸方向に平行）配置した例を示し、図１０に示す回路に対応する配置例である。ゲート線Ｇａｔｅ１、Ｇａｔｅ２、・・・と、ソース線Ｓｏｕｒｃｅ１，Ｓｏｕｒｃｅ２とを左右方向に（図面上でＸ軸方向に平行になるように）形成し、ドレイン線Ｄｒａｉｎ１，Ｄｒａｉｎ２，Ｄｒａｉｎ３，Ｄｒａｉｎ４、・・・を上下方向（図面上でＹ軸方向に平行となるように）に配置する。すなわち、各トランジスタは、トランジスタのマトリクス構成において、ドレイン線とゲート線との交差する点に１個ずつ配置されている。ドレイン線は各トランジスタのドレインに接続され、ゲート線は各トランジスタのゲートに接続され、ソース線は各トランジスタのソースに接続されている。
【００８０】
図１１および図１２に示した配置例は、もっとも基本的な配置例であり、この例では、場所依存による特性差はない。このようなレイアウト配置を行うことにより、半導体基板上における無駄な空きスペースをなくし、効率の良い配置とすることができる。
【００８１】
また、図１３は、本発明の半導体集積回路（ＤＭＡ−ＴＥＧ）の評価セルアレイにおけるトランジスタの第３の配置例を示す図であり、図１４は、本発明の半導体集積回路（ＤＭＡ−ＴＥＧ）の評価セルアレイにおけるトランジスタの第４の配置例を示す図である。
【００８２】
図１３に示す半導体集積回路では、トランジスタＴｒは、ドレインＤと、ゲート領域Ｇと、ソースＳとが、上下方向になるように配置される。
【００８３】
そして、各ゲート線Ｇａｔｅ１、Ｇａｔｅ２、・・・を、各トランジスタＴｒのゲート領域Ｇ上を通るようして、左右方向に配置する。また、ソース線Ｓｏｕｒｃｅ１，Ｓｏｕｒｃｅ１を左右方向に配置し、ドレイン線Ｄｒａｉｎ１，Ｄｒａｉｎ２，Ｄｒａｉｎ３，Ｄｒａｉｎ４、・・・を上下方向に配置する。
【００８４】
そして、各ゲート線Ｇａｔｅ１，Ｇａｔｅ２，・・・のそれぞれは、左右方向に配列されるトランジスタＴｒにより共用される。また、ソース線Ｓｏｕｒｃｅ１，Ｓｏｕｒｃｅ２のそれぞれは、左右方向に配列されるトランジスタＴｒのソースＳに共通に接続される。また、ドレイン線Ｄｒａｉｎ１，Ｄｒａｉｎ２，Ｄｒａｉｎ３，Ｄｒａｉｎ４、・・・のそれぞれは、上下方向に配列されるトランジスタＴｒのドレインＤに共通に接続される。
【００８５】
また、図１４に示す半導体集積回路では、図１３に示す半導体集積回路（ＤＭＡ−ＴＥＧ）に対し、ソース線Ｓｏｕｒｃｅ１，Ｓｏｕｒｃｅ２，・・・を上下方向に通すようにした構成であり、他の構成部分は、図１３に示す構成と同様である。
【００８６】
図１３および図１４に示す半導体集積回路においては、その大きさは、拡散領域の大きさで決まる大きさとなる。この構成例では、基本的には、場所による特性差はないが、ゲート線Ｇａｔｅ１，Ｇａｔｅ２，・・・を構成するポリシリコン層の長さを長くすると、ポリシリコン層の抵抗値が無視できなくなり、場所による特性差が出る場合があるので、配置に注意が必要である。
【００８７】
図１５および図１６は、本発明の半導体集積回路（ＤＭＡ−ＴＥＧ）の評価セルアレイにおけるトランジスタの第５の配置例を示す図である。図１５は、左側のトランジスタＴｒを測定する場合の例を示し、図１６は、右側のトランジスタを測定する場合の例を示している。
【００８８】
前述の図１３あるいは図１４に示す半導体集積回路では、被評価トランジスタのひとつひとつを分離した領域で構成されているが、図１５および図１６に示す例では、拡散領域は一くくりとして、ゲート領域でトランジスタを分離して、面積を縮小した例である。
【００８９】
図１５に示す場合では、例えば、「ドレインＤ−ゲートＧ−ソースＳ−ゲートＧ−ドレインＤ−ゲートＧ−ソースＳ−・・・」というように構成された配置にして、ゲートＧには、順番に、Ｇ１，Ｖｓ、Ｇ３、Ｖｓ、Ｇ５、Ｖｓ、Ｇ７・・・と、ゲート電圧を入力すれば、ゲート電圧として電圧Ｖｓが印加されるトランジスタは、常時オフとなり、素子分離と同じ効果を出せる。次に、図１６に示す場合では、ゲート電圧を、Ｖｓ，Ｇ２、Ｖｓ、Ｇ４、Ｖｓ、Ｇ６・・・、に入れ替えれば、両方併せて、ゲートＧ１〜Ｇ７まで、トランジスタの特性が取得できる。
【００９０】
ただし、この配置の欠点は、図１５と図１６に示す構成において、トランジスタのドレインＤとソースＳとが一つ置きに入れ替わるので、電流の向きが逆になり、特性が異なる場合がある。
【００９１】
これに対して、図１７と図１８に示す関係のように、図１７に示す「ゲートＧ１，ソースＶｓ、ゲートＧ３，ソースＶｓ，ゲートＧ５，ソースＶｓ・・・」のときのドレインおよびソースを、図１８に示す「ソースＶｓ，ゲートＧ２，ソースＶｓ，ゲートＧ４、ソースＶｓ，ゲートＧ６・・・」のときには、入れ替えると、電流の向きは変わらず、特性を揃えることが出来る。
【００９２】
また、図１９は、本発明の半導体集積回路（ＤＭＡ−ＴＥＧ）の評価セルアレイにおけるトランジスタの第６の配置例を示す図である。図１９に示す例は、図１５〜図１８に示す例に対して、ドレイン線Ｄｒａｉｎ１，Ｄｒａｉｎ２，・・・とソース線Ｓｏｕｒｃｅ１，Ｓｏｕｒｃｅ２，・・・とを直交させた例である。動作については、図１５〜図１８に示す例と同様である。
【００９３】
また、図２０は、本発明の半導体集積回路（ＤＭＡ−ＴＥＧ）の評価セルアレイにおけるトランジスタの第７の配置例を示す図であり、図２１は、本発明の半導体集積回路（ＤＭＡ−ＴＥＧ）の評価セルアレイにおけるトランジスタの第８の配置例を示す図である。
【００９４】
この図２０および図２１に示す構成例は、各ゲートＧ１，Ｇ２，Ｇ３，・・・に接続される各トランジスタをＮＡＮＤ接続にした例である。この例では、ゲートＧ１〜Ｇ８まで、ＮＡＮＤ接続にして、コンタクトを省略し、ゲート間隔を最小にする。
【００９５】
なお、図２０に示す構成では、ドレイン線Ｄｒａｉｎ１，Ｄｒａｉｎ２，・・・と、ソース線Ｓｏｕｒｃｅ１，Ｓｏｕｒｃｅ２，・・・と、を並行に配置し、２層配線構造としている。一方、図２１に示す構成では、ドレイン線Ｄｒａｉｎ１，Ｄｒａｉｎ２，・・・と、ソース線Ｓｏｕｒｃｅ１とを直交させ、３層配線構造としている。
【００９６】
なお、図１１に示す半導体集積回路において、前述の第１のメタル配線は、ソース線Ｓｏｕｒｃｅ１，Ｓｏｕｒｃｅ２，・・・、が相当し、第２のメタル配線は、ドレイン線Ｄｒａｉｎ１，Ｄｒａｉｎ２，・・・、が相当し、第３のメタル配線はゲート線Ｇａｔｅ１，Ｇａｔｅ２，・・・、が相当する。
【００９７】
そして、本発明の半導体集積回路はその構成部分のレイアウトとして、半導体集積回路が形成される半導体基板表面上の第１の方向を上下方向（Ｙ方向）で表し、第１の方向と直交する第２の方向を左右方向（Ｘ方向）で表した場合に、評価セルアレイ中にマトリックス状に配置される被評価トランジスタＴｒは、各行が左右方向に、各列が上下方向になるようにマトリックス状に配列されると共に、各被評価トランジスタＴｒは、ドレインＤと、ゲート領域Ｇと、ソースＳとが左右方向になるように配置され、半導体基板表面から所定の距離を隔て左右方向に配置されると共に、前記左右方向に配列される各被評価トランジスタＴｒのソースＳに共通接続されるソース線Ｓｏｕｒｃｅ１，Ｓｏｕｒｃｅ２，・・・と、半導体基板表面から所定の距離を隔てて上下方向に配置されると共に、上下方向に配列される各被評価トランジスタＴｒのドレインＤに共通接続されるドレイン線Ｄｒａｉｎ１，Ｄｒａｉｎ２，・・・と、半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、左右方向に配列される各被評価トランジスタＴｒのゲート領域Ｇに共通接続されるゲート線Ｇａｔｅ１，Ｇａｔｅ２，・・・と、を有して構成される。
これにより、評価セルアレイ中の被評価トランジスタを選択して、閾値Ｖｔｈの電圧の適否判定と不良トランジスタの選別、および選別した被評価トランジスタのトランジスタ特性の測定を短時間で行うことができる。測定は、被評価トランジスタのうち測定する被評価トランジスタ以外の被評価トランジスタのゲート電圧を閾値より高い（例えば、２倍）電圧値にて信号Ｖｉｎを印加し、導電性を高くする（抵抗値を低下させる）ことにより、配線と同等の抵抗値として、被評価トランジスタのゲートに測定に必要な信号Ｖｉｎの電圧を調整して行う。
【００９８】
［第４の実施の形態］
次に、本発明の第４の実施の形態として、本発明の半導体集積回路（ＤＭＡ−ＴＥＧ）におけるチップレイアウト（配置）の例について説明する。図２２は、１ＧビットのＤＭＡ−ＴＥＧの第１のチップレイアウト例を示す図である。
【００９９】
図２２に示すチップレイアウト例は、ドレイン線１６３８４本、ゲート線１６３８４本の独立した２５６Mビットの容量の２５６Ｍセルアレイを４個設けた例である。図に示すように、各２５６Ｍセルアレイの周囲に、デコーダ１０を配置し、外部パッド（ＰＡＤ）１３は、チップの上側一列に配置してある。また、制御回路１４をチップの左側に配置している。
【０１００】
この構成により、チップ面積が小さく設定できる。しかしながら、ドレイン線が長くなり、１６３８４個のトランジスタが接続されるため、寄生容量、寄生抵抗、オフリーク電流の増大等、特性悪化の要因になる。特性改善のために、更なるセルアレイ分割、例えば、１２８Ｍに分割を行うと、デコーダの総面積が増大して、チップ面積が大きくなり、トランジスタ素子の容量（個数）が少なくなる等、別な問題が生じる。
【０１０１】
図２３は、本発明の半導体集積回路（ＤＭＡ−ＴＥＧ）における第２のチップレイアウト（配置）の例を示す図である。この図２３に示す構成例は、図２２に示すチップレイアウト構成において生じる問題、例えばドレイン線が長くなりことにより生じる特性悪化の問題等を解決する構成例を示すものである。
【０１０２】
図２３に示すチップレイアウト例では、詳細な回路については後述するが、ドレイン線をメインデコーダとサブデコーダに分けて配線する。セルアレイの単位を、３２Ｍ個（ドレイン線１６３８４本、ゲート線２０４８本）で構成されるトランジスタ群に分けて、このトランジスタ群のミニセルアレイ（これをブロックともいう）を３２個設ける。
【０１０３】
各セルアレイにはサブデコーダ１２を設け、３２Ｍ単位のミニセルアレイ内のドレイン線は、ローカルビット線として配線する。メインデコーダ１１から各サブデコーダ１２へは、グローバルビット線として、メタル配線を用いて配線する。また、メインワード線は、ゲート線１６本ごとに１本横方向（図で左右方向）に通す。
【０１０４】
このように構成すると、ミニセルアレイに分割しても、面積を小さく設定でき、ローカルビット線（ドレイン線）の長さを短く出来るので、配線抵抗による電圧低下を防ぐことが出来、ミニセルアレイ内の場所による特性のばらつきを防ぐことが出来る。なお、ゲート側のデコーダに関しても同様である。
【０１０５】
［第５の実施の形態］
次に、本発明の第５の実施の形態として、本発明の半導体集積回路評価装置の構成について説明する。
図２４は、本発明の半導体集積回路評価装置の構成を示す図であり、例えば、１ＧビットのＤＭＡ−ＴＥＧを評価する半導体集積回路評価装置の備える処理部を示す図である。
【０１０６】
図２４に示す本発明の半導体集積回路評価装置２０において、測定モード切替部２１は、高速センスモード（Ｖｔｈ判定モード）とＶｔｈ測定モード（トランジスタ特性測定モード）との切替えを行う。不良トランジスタ識別部２２は、高速センスモードにおいて５σを超える分布の閾値Ｖｔｈを有するトランジスタを、センスアンプＳ／Ａから出力される“１”／“０”の判定信号により識別する。この不良と識別された被評価トランジスタのアドレスを、ビットマップ記憶メモリ２２Ａを用いて記憶しておき、Ｖｔｈ測定モード（トランジスタ特性測定モード）で、このトランジスタ特性を詳細に測定するようにする。
【０１０７】
トランジスタ特性測定部２３は、高速センスモード（Ｖｔｈ判定モード）により閾値Ｖｔｈが５σを超えると判定された不良トランジスタ（ビットマップ記憶メモリ２２Ａにアドレが記憶されたトランジスタ）について、Ｖｇ−Ｉｄ特性等を測定するための処理部である。
【０１０８】
ランダムアクセス／シリアルアクセス切替部２４は、内部アドレスカウンタ２４Ａを内蔵し、半導体集積回路１内の評価セルアレイ中のトランジスタのアドレス選択を、ロウデコーダ（ＲＤＥＣ）２６およびカラムデコーダ（ＣＤＥＣ）２７により、ランダムまたはシリアルに行う。このランダムアクセス／シリアルアクセス切替部２４では、高速センスモードでは、アドレスをシリアルモードにより連続したアドレスの更新によりトランジスタを選択する。また、Ｖｔｈ測定モード（トランジスタ特性測定モード）では、不良トランジスタ（閾値Ｖｔｈが５σを超えるトランジスタ）のアドレスをランダムモードにより選択する。
【０１０９】
なお、内部アドレスカウンタ２４Ａは、半導体集積回路１側の制御回路（図示せず）に配置することもできる。この場合は、高速センスモードにおいては、半導体集積回路１側で自動的にシリアルアドレスが生成され、Ｖｔｈ測定モードにおいては、半導体集積回路評価装置２０側から不良トランジスタのアドレスを外部アドレスとして入力されることになる。
【０１１０】
基準電圧出力部２５は、半導体集積回路（ＤＭＡ−ＴＥＧ）１に対して外部から基準電圧Ｖｒｅｆを入力する。ＶＲＥＦ入力モードおいて、センスアンプＳ／Ａは、この基準電圧Ｖｒｅｆにより駆動される基準トランジスタの出力電圧と、被評価トランジスタの出力電圧とを比較する。なお、図８に示す半導体集積回路の構成では、電流を判定基準にするモード（ＩＲＥＦモード）が使用され、このＩＲＥＦモードでは、外部入力の基準電圧Ｖｒｅｆを基準トランジスタＭＲ１により電流に変換する。
【０１１１】
また、図２５は、高速センスモード（Ｖｔｈ判定モード）におけるアドレスがシリアルモードにより出力されるときのタイミングの例を示す図である。この場合は、図２４に示す測定モード切替部２１により、シリアルモードが選択される。
【０１１２】
図２５において、リセット（ＲＥＳＥＴ）信号がローレベル（Ｌｏｗ）となると、クロック信号ＣＬＫの最初の立ち上がりで内部のアドレスカウンタをセットして、内部アドレスを発生して、所定のトランジスタ（１番目）を選択する。２番目のＣＬＫで、１番目のトランジスタのデータ（Ｄ１）を読み出すと同時に、内部カウンタを進めて、２番目のトランジスタのアドレスを発生する。このようにして、順次、ＣＬＫ信号に同期してトランジスタのデータＤ１，Ｄ２、Ｄ３・・・をシリアルに読み出す。
【０１１３】
また、図２６は、Ｖｔｈ測定モード（トランジスタ特性測定モード）におけるアドレスがランダムモードにより出力されるときのタイミングの例を示す図である。この場合、図２４に示す高速センスモード／Ｖｔｈ測定モード切替部２１によりＶｔｈ測定モード（トランジスタ特性測定モード）に切り替えると、被評価トランジスタを選択するアドレスが、半導体集積回路評価装置２０からランダムモードにより出力される。
【０１１４】
Ｖｔｈ測定モード（ランダムモード）では、内部アドレスカウンタ２４Ａの計数動作が停止され、半導体集積回路評価装置２０側から半導体集積回路（ＤＭＡ−ＴＥＧ）１に外部アドレスが入力される。ＣＬＫ信号に同期して、１番目のＣＬＫでアドレス信号が取り込まれて、指定されたトランジスタが選択される。外部アドレスは、自由に設定出来るので、ランダムなアドレス指定が可能である。
【０１１５】
図２７は、Ｖｔｈ測定モード（トランジスタ特性測定モード）におけるタイミング波形を示す図である。図２４に示す半導体集積回路評価装置２０の高速センスモード／Ｖｔｈ測定モード切替部２１から出力される、Ｖｔｈ測定モードの選択信号ＶｔｈＭを「ＶｔｈＭ＝Ｈｉｇｈ（ＯＮ）」とすると、Ｖｔｈ測定モードに切り替わり、外部ＰＡＤ（Ｖｄ／Ｉｄ）に、例えば、１V（ボルト）を印加する。同じく、外部ＰＡＤ（Ｖｉｎ）にゲート電圧を入力すると、アドレス指定されて選択されたトランジスタのドレインが外部ＰＡＤ（Ｖｄ／Ｉｄ）に接続され、ゲートに電圧信号Ｖｉｎ（ＶＧ）が印加されるので、外部ＰＡＤ（Ｖｄ／Ｉｄ）にトランジスタを流れる電流Ｉｄが流れる。
【０１１６】
ここで、例えば、電圧信号Ｖｉｎ（ＶＧ）、０．２V、０．３V、０．４V、・・・と順次変化させて、電流Ｉｄを測定すれば、トランジスタ特性が得られる。これを、アドレスを切り替えて測定すれば良い。アドレス入力は、シリアルモードでも、ランダムモードでもトランジスタ特性の測定が可能である。高速センスモード（アンプモード）で測定した、異常な特性のトランジスタを特定して調査したい場合には、Ｖｔｈ測定モード（ランダムアドレスモード）が適する。
【０１１７】
なお、図２４に示す半導体集積回路評価装置２０は、内部にコンピュータシステムを有している。そして、上述した処理に関する一連の処理の過程は、プログラムの形式でコンピュータ読み取り可能な記録媒体に記憶されており、このプログラムをコンピュータが読み出して実行することによって、上記処理が行われる。
【０１１８】
すなわち、半導体集積回路評価装置２０における、各処理は、ＣＰＵ等の中央演算処理装置がＲＡＭ等の主記憶装置に上記プログラムを読み出して、情報の加工、演算処理を実行することにより、実現されるものである。
【０１１９】
ここでコンピュータ読み取り可能な記録媒体とは、磁気ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、半導体メモリ等をいう。また、このコンピュータプログラムを通信回線によってコンピュータに配信し、この配信を受けたコンピュータが当該プログラムを実行するようにしても良い。
【０１２０】
また、半導体集積回路評価装置２０には、周辺機器として入力装置、表示装置等（いずれも表示せず）が接続されているものとする。ここで、入力装置としては、キーボード、マウス等の入力デバイスのことをいう。表示装置とは、ＣＲＴ（Cathode Ray Tube）や液晶表示装置等のことをいう。
【０１２１】
また、市販の半導体テスタにおいて、本発明の半導体集積回路評価装置２０の機能を実現できるものがある場合は、この市販の半導体テスタを使用するようにしてもよい。
【０１２２】
なお、図２４に示す半導体集積回路評価装置２０は、評価対象となる被評価トランジスタＭ１１〜Ｍｍｎを行及び列方向にマトリックス状に配列してなる評価セルアレイを有し、評価セルアレイ中の被評価トランジスタの閾値Ｖｔｈの電圧を判定するために配置されると共に、所定の基準電圧Ｖｒｅｆがゲート電圧として印加される基準トランジスタＭＲ１〜ＭＲｍと、評価セルアレイ中の選択された被評価トランジスタのゲートに所望電圧を印加するためのゲート電圧印加部（信号線ＶｉｎとスイッチトランジスタＲＧ１〜ＲＧｍとゲート線Ｇ１〜Ｇｍ）と、基準トランジスタＭＲ１〜ＭＲｎの出力電圧ＤａｔａＢと、選択された被評価トランジスタの出力電圧Ｄａｔａとの電圧差を検出し被評価トランジスタの閾値Ｖｔｈの電圧の適否を判定するためのセンスアンプＳ／Ａと、を有する半導体集積回路１を評価するための半導体集積回路評価装置２０であって、センスアンプＳ／Ａを使用して被評価トランジスタＭ１１〜Ｍｍｎの閾値Ｖｔｈの電圧の適否を判定する閾値Ｖｔｈ判定モードと、前記閾値Ｖｔｈ判定モードにより不良と判定された被評価トランジスタのトランジスタ特性を測定するトランジスタ特性測定モードとを切替える測定モード切替部２１と、閾値Ｖｔｈ判定モードにおいて、基準トランジスタＭＲ１〜ＭＲｍのゲートに印加する所定の基準電圧Ｖｒｅｆを生成する基準電圧出力部２５と、閾値Ｖｔｈ判定モードにおいて、評価セルアレイ中の被評価トランジスタＭ１１〜Ｍｍｎを順次に選択し、ゲート電圧印加部（信号線ＶｉｎとスイッチトランジスタＲＧ１〜ＲＧｍとゲート線Ｇ１〜Ｇｍ）を介してゲート電圧を印加すると共に、センスアンプＳ／Ａからの出力信号を基に不良トランジスタを識別し、該識別した不良トランジスタのアドレスをビットマップ記憶メモリ２２Ａに記憶する不良トランジスタ識別部２２と、トランジスタ特性測定モードにおいて、不良と判定された被評価トランジスタを選択すると共に、選択された被評価トランジスタのゲートにゲート電圧印加部（信号線ＶｉｎとスイッチトランジスタＲＧ１〜ＲＧｍとゲート線Ｇ１〜Ｇｍ）を介して所望の電圧を印加して、該被評価トランジスタのトランジスタ特性を測定するトランジスタ特性測定部２３と、を有して構成される。
これによりＤＭＡ−ＴＥＧ等の大規模な半導体集積回路において、不良トランジスタの検出と、不良トランジスタのトランジスタ特性の測定とを高速（短時間）で行うことができる。
【０１２３】
［第６の実施の形態］
次に、本発明の第６の実施の形態として、さらに改善されたチップレイアウトを示す。図２８は、１ＧビットのＤＭＡ−ＴＥＧの第３のチップレイアウト例を示す図である。
【０１２４】
図２８に示すチップレイアウト例では、ロウメインデコーダ３１をセンタ（中心部）に配置して、その両側にロウサブスイッチ３３を配置し、周辺回路（制御回路）７０および４つのセンスアンプＳ／Ａを上部側に配置し、パッド（ＰＡＤ）３３は全て上端側に１列に配置することで、チップ面積を縮小している。また、センスアンプＳ／Ａを４つ設けることで、高速センスモードにおいて４系統の測定が同時に行えるので、測定時間を短縮することができる。
【０１２５】
また、図２９は、グローバルビット線、ローカルビット線方式を採用したカラムデコーダの構成を示す図であり、カラムデコーダをツリー構造（階層構造）としたものである。なお、図２９に示すカラムデコーダ回路においては、図４〜図１０等に示す回路と比較して、ドレイン線Ｄｒａｉｎ１等が９０度回転した状態で示されている。
【０１２６】
図２９に示す回路は、図２８に示すチップレイアウト例において、１つのセルアレイ（１６Ｍ＋１６Ｍ）に対するカラムデコーダの構成例を示したものである。そして、図２９において、一番左側の信号線（Ｄｒａｉｎ  Ｆｏｒｃｅ）は、図示しないセンスアンプ、あるいは、外部ＰＡＤのＶｄ／Ｉｄ端子へ接続される。そして、符号＃４，＃３，＃２で示す部分が、図２８に示すカラムメインデコーダ４１を構成し、符号＃１−１および＃１−２で示す部分が、サブカラムデコーダ４２を構成している。なお、符号＃１−１および＃１−２で示す部分は、それぞれセルアレイ４３の１６Ｍビット分に対するサブカラムデコーダに相当する。
【０１２７】
そして、符号＃４で示す部分「カラムアドレス４本＝１６ビット」は、最上位４ビットのカラムアドレス信号により１６個のスイッチトランジスタをオンオフすることにより、１６種類のアドレスを選択する部分である。符号＃３で示す部分「カラムアドレス３本＝８ビット」は、３ビットのカラムアドレス信号により８個のスイッチトランジスタをオンオフすることにより、８種類のアドレスを選択する部分である。符号＃２で示す部分「カラムアドレス３本＝８ビット」は、３ビットのカラムアドレス信号により８個のスイッチトランジスタをオンオフすることにより、８種類のアドレスを選択する部分である。また、符号＃１−１で示す部分「カラムアドレス３本＝８ビット」は、３ビットのカラムアドレス信号により８個のスイッチトランジスタをオンオフすることにより、８種類のアドレスを選択する部分である。
【０１２８】
そして、「カラムアドレス４本＝１６ビット」（＃４）、「カラムアドレス３本＝８ビット」（＃３）、および「カラムアドレス３本＝８ビット」（＃２）の部分のスイッチトランジスタにより選択されたドレイン線が、８ビット単位のグローバルビット線ＧＢとなる。このグローバルビット線ＧＢは、図２８に示す１つのセルアレイ４３の１６Ｍビット分に対して、１０２４個が配置されることになる。また、「カラムアドレス３本＝８ビット」（＃１−１）により選択されたドレイン線は、ローカルビット線ＬＢとなり、図２８に示す１つのセルアレイ４３の１６Ｍビット分に対して、８１９２個が配置されることになる。これは、図２８に示すチップレイアウト例では、センスアンプＳ／Ａを４つ有しており、各センスアンプＳ／Ａに対して１６Ｍビット分、すなわち、８１９２個のカラムアドレが選択できればよいためである。
【０１２９】
また、このグローバルビット線ＧＢは、４層目のメタル配線により、各ミニセルアレイ（図２８に示すセルアレイＡ１１〜Ａ１６）に共通に接続され、各ミニセルアレイ内では、２層目のメタル配線により構成されるローカルビット線ＬＢのそれぞれに、２０４８個のトランジスタのドレインに共通に接続される。
【０１３０】
また、図３０にカラムデコーダの全体構成を示す。前述の図２９に示した構成が１つのセルアレイ４３（例えば、図２８に示すセルアレイＡ１の１６Ｍビット分）に対するカラムアドレスデコーダ構成を示すものであるに対し、図３０では、セルアレイＡ１〜Ａ１６（各１６Ｍビット分）に対するカラムデコーダの構成を示すものである。また、図３０では、符号＃４，＃３，＃２で示すカラムメインデコーダ４１内で使用されるスイッチ用のトランジスタのＷ／Ｌ比と標準的な抵抗値を例示している。
【０１３１】
図３０に示すように、符号＃４で示す部分は、最上位４ビットのカラムアドレス信号により１６個のスイッチトランジスタをオンオフすることにより、１６種類のアドレスを選択する部分である。符号＃３で示す部分は、３ビットのカラムアドレス信号により８個のスイッチトランジスタをオンオフすることにより、８種類のアドレスを選択する部分である。符号＃２で示す部分は、３ビットのカラムアドレス信号により８個のスイッチトランジスタをオンオフすることにより、８種類のアドレスを選択する部分である。
【０１３２】
また、符号＃１−１で示す部分は、３ビットのカラムアドレス信号により８個のスイッチをオンオフすることにより、８種類のアドレスを選択する部分であり、図２８に示すセルアレイＡ１の半分（１６Ｍビット）の部分に相当するサブカラムデコーダである。また、符号＃１−２で示す部分は、３ビットのカラムアドレス信号により８個のスイッチをオンオフすることにより、８種類のアドレスを選択する部分であり、図２８に示すセルアレイ４３のＡ２の半分（１６Ｍビット）の部分に相当するサブカラムデコーダである。同様にして、符号＃１−１６で示す部分は、３ビットのカラムアドレス信号により８個のスイッチトランジスタをオンオフすることにより、８種類のアドレスを選択する部分であり、図２８に示すセルアレイＡ１６の半分（１６Ｍビット）の部分に相当するサブカラムデコーダである。
【０１３３】
また、図３０に示すカラムデコーダでは、モニター・校正用のドレインセンス用デコーダ回路６１を有している。このドレインセンス用デコーダ回路６１は、上述したカラムデコーダ回路と同様な構成のものであり、レイアウトの都合で、最遠端のミンセルアレイブロック（図２８のセルアレイＡ１６及びセルアレイＡ３２）に設ける。このドレインセンス用デコーダ回路６１により、カラムデコーダにより選択されるドレイン線の信号をモニタすることが可能になる。
【０１３４】
また、図３１に、ロウデコーダの構成を示す。このロウデコーダにおいても、カラムデコーダと同様に、ロウメインデコーダ５１とロウサブデコーダ５２とロウサブスイッチ５３（図２８のロウサブスイッチ３３に対応）を設け、ロウデコーダをツリー構造（階層構造）とする。
【０１３５】
ロウメインデコーダ５１からは、ワード線１６本に対して１本のメインワード線ＭＷＬが出力される。例えば、ローアドレスが「２０４８×１６＝３２７６８個」の場合には、ロウメインデコーダ５１からは２０４８個のメインワード線ＭＷＬが出力される。
【０１３６】
そして、各メインワード線ＭＷＬは、ワード線ＷＬを選択するための、ロウサブスイッチ５３を構成する１６個のスイッチ用のトランジスタＴｒｗ１〜Ｔｒｗ１６のゲートに共通に接続されている。
【０１３７】
また、ロウサブデコーダ５２は、１６個のサブアドレスを選択するためのロウデコーダであり、このロウサブデコーダ５２からは１６本の信号線が出力され、この信号線はそれぞれスイッチ用のトランジスタＴｒｇ１〜Ｔｒｇ１６のゲートに接続される。また、トランジスタＴｒｇ１〜Ｔｒｇ１６のドレインには信号ＧＦ（ハイレベル信号）が印加され、また、トランジスタＴｒｇ１〜Ｔｒｇ１６の各ソースは、１６本の信号線ｇｆ１〜ｇｆ１６にそれぞれ接続され、この１６本の信号線ｇｆ１〜ｇｆ１６は、ワード線選択用のロウサブスイッチ５３におけるトランジスタＴｒｗ１〜Ｔｒｗ１６のドレインにそれぞれ接続されている。
【０１３８】
そして、ロウサブデコーダ５２からは、トランジスタＴｒｇ１〜Ｔｒｇ１６のいずれか１つを選択してオン駆動するためのゲート信号が出力される。例えば、スイッチ用のトランジスタＴｒｇ１がオンすると、このトランジスタＴｒｇ１のソースを通して、信号ＧＦ（ハイレベル信号）が信号線ｇｆ１に出力される。
【０１３９】
上記構成により、ロウメインデコーダ５１からメインワード線ＭＷＬへ信号（ハイレベル信号）が出力されると、ワード線選択用のトランジスタＴｒｗ１〜Ｔｒｗ１６の全部が同時にオンになるが、１６本の信号線ｇｆ１〜ｇｆ１６のうちのいずれか１本の信号線にのみハイレベルの信号が生じている。このため、ワード線選択用のトランジスタＴｒｗ１〜Ｔｒｗ１６に接続されたワード線ＷＬの内のいずれか１本の信号線のみをハイレベルとすることができ、所望のワード線ＷＬを選択することができる。
【０１４０】
このように、ロウデコーダにおいても、ロウメインデコーダとロウサブデコーダの階層構成にすることにより、チップレイアウトの面積の増加を抑制することができる。
なお、図示しないが、ロウサブデコーダ５２から出力される１６本の信号線ｇｆ１〜ｇｆ１６のうち、非選択となる１５本の信号腺は、ＧＦＢ（非選択ゲートバイアス）に接続され、非選択ゲートバイアスの電圧が出力される。
また、従来、標準ＣＭＯＳプロセスで製造されたトランジスタでは、１Ｍ個（５σ）のトランジスタ評価で、閾値分布はほぼ正規分布に乗ることは判明していたため、本発明の説明では、アンプの判定基準を５σに設定したが、プロセスによってはバラツキが大きいものもあり、その場合には、５σ（測定トランジスタの数は２８７個）より範囲を狭めて、高精度測定トランジスタの数を、１０００個〜１００００個に増加させても、１Ｍ個のトランジスタを全て測定するよりも大幅に高速化できるもので、特に５σに限定するわけではない。
【０１４１】
以上、本発明の実施の形態について説明したが、本発明の半導体集積回路、および半導体集積回路評価装置は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【符号の説明】
【０１４２】
１・・・半導体集積回路、１０・・・デコーダ、１１・・・メインデコーダ、１２・・・サブデコーダ、１３・・・外部ＰＡＤ（パッド）、１４・・・制御回路、２０・・・半導体集積回路評価装置、２１・・・測定モード切替部、２２・・・不良トランジスタ識別部、２２Ａ・・・ビットマップ記憶メモリ、２２Ａ・・・内部アドレスカウンタ、２３・・・トランジスタ特性測定部、２４・・・ランダムアクセス／シリアルアクセス切替部、２４Ａ・・・内部アドレスカウンタ、２５・・・基準電圧出力部、３１・・・ロウメインデコーダ、３２・・・ロウサブデコーダ、４１・・・カラムメインデコーダ、４２・・・カラムサブデコーダ、４３・・・セルアレイ、５１・・・ロウメインデコーダ、５２・・・ロウサブデコーダ、６１・・・ドレインセンス用デコーダ回路、ＣＧ１〜ＣＧｎ，ＣＧｒ・・・スイッチトランジスタ、Ｄ１〜Ｄｎ・・・ビット線、Ｇ１〜Ｇｍ・・・ゲート線、ＲＧ１〜ＲＧｍ・・・スイッチトランジスタ、Ｔｒｄ・・・スイッチトランジスタ、Ｍ１１〜Ｍｍｎ・・・被評価トランジスタ、ＭＲ，ＭＲ１，ＭＲｋ，ＭＲｍ・・・基準トランジスタ、Ｓ／Ａ・・・センスアンプ、Ａ１１〜Ａ３２・・・セルアレイ（評価セルアレイ）、Ｄｒａｉｎ１，Ｄｒａｉｎ２，・・・ドレイン線、Ｇａｔｅ１，Ｇａｔｅ２，・・・ゲート線、Ｓｏｕｒｃｅ１，Ｓｏｕｒｃｅ２，・・・ソース線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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