(57)【特許請求の範囲】
【請求項１】
集積回路（ＩＣ）であって、該ＩＣは、
ユーザ構成可能な論理セルを有する第１のコア領域と、
マスクプログラム可能である非ユーザ構成可能な論理セルを有する第２の領域であって、該第２の領域は、該第１のコア領域を囲んでおり、該第２の領域は、該第１のコア領域と通信し、該非ユーザ構成可能な論理セルの一部分は、該第１のコア領域および該第２の領域に共通する論理セル種類間の相互接続を画定することによって構築され、該第２の領域は、該第１のコア領域の外周と物理媒体接続部領域の内周との間に位置する、第２の領域と、
該第１のコア領域と該第２の領域との間に位置するＩ／Ｏ領域と
を備え、該非ユーザ構成可能な論理セルは、標準セルを含む、ＩＣ。
【請求項２】
前記第２の領域は、該第２の領域と前記物理媒体接続部領域との間の通信を可能にするデジタルアナログインターフェースと、該第２の領域と前記Ｉ／Ｏ領域との間の通信を可能にする位相補償インターフェースとを含む、請求項１に記載のＩＣ。
【請求項３】
前記非ユーザ構成可能な論理セルは、ベースセルを含む、請求項１に記載のＩＣ。
【請求項４】
前記非ユーザ構成可能な論理セルは、既存のプロトコルに適応するように組み立てられる、請求項１に記載のＩＣ。
【請求項５】
前記ユーザ構成可能な論理セルは、フィールドプログラマブルゲートアレイを備える、請求項１に記載のＩＣ。
【請求項６】
前記非ユーザ構成可能な論理セルは、前記ユーザ構成可能な論理セルの相互接続された組み合わせである、請求項１に記載のＩＣ。
【請求項７】
前記非ユーザ構成可能な論理セルは、製造過程中に構成される、請求項１に記載のＩＣ。
【請求項８】
前記非ユーザ構成可能な論理セルは、金属マスクプログラム可能である、請求項１に記載のＩＣ。
【発明の詳細な説明】
【背景技術】
【０００１】
フィールドプログラマブルゲートアレイ（ＦＰＧＡ）等のプログラマブル論理デバイスは、典型的に、プロトタイププラットフォームとして使用されるが、主に製品が高容量へと傾倒していることによるコストおよび電力の理由から、一般的に、特定用途向け集積回路（ＡＳＩＣ）と置換されてきた。ベンダは、典型的に、ＦＰＧＡによるプロトタイプへの移行経路を顧客に提供し、次いで、設計が安定したときに設計を構造化ＡＳＩＣに変換することによってコストおよび電力を削減する。代替として、規格が成熟したときに、例えばＰＣＩ−Ｅｘｐｒｅｓｓ２．０規格のブロックといった、ＦＰＧＡ内に直接置かれるデジタル論理の大きいブロックを表すハードマクロを、プログラマブル論理デバイスに埋め込む。
【０００２】
いずれにしても、高帯域用途を促進するために新生のプロトコルが開発されているので、迅速に機能の試作を行って現実的な製品を市場に投入することが必要である。製品の採用には、市場に投入するまでの時間が重要である。コストおよび電力はまた、開発者たちがその製品の大量生産を可能にするための懸案事項でもある。新生のプロトコルは、必要とされるレベルまでには成熟しておらず、直接的に標準セルの実装に進んでしまうと、設計を行った後にさらなる大幅な変更を行わなければならないといった高いリスクがある。したがって、移行のためのまたはハードマクロを提供するための確実性と、新生のプロトコルが開発されたときの柔軟性に対する要件との間の均衡といった理由から、移行経路およびハードマクロの埋め込みは、新生のプロトコルに関して欠点を有する。
【０００３】
本発明の実施形態が活用されるのは、この状況においてである。
【発明の概要】
【課題を解決するための手段】
【０００４】
本発明の実施形態は、新生のプロトコルによって必要とされる柔軟性に適応するハイブリッドプラットフォームを有し、さらに、新生のプロトコルに適応させるための面積および電力の要件を最小化する、回路および集積回路のための方法を提供する。本発明は、過程、装置、システム、デバイス、またはコンピュータ読み取り可能媒体上の方法等の、数多くの方法で実現することができることを理解されたい。以下、本発明の複数の発明的実施形態を説明する。
【０００５】
一実施形態では、集積回路（ＩＣ）を提供する。ＩＣは、プログラマブル論理セルのアレイを有する、コア領域を含む。ＩＣはまた、該ＩＣの中に組み込まれ、かつコア領域と通信している、デジタルストリップも含む。デジタルストリップは、標準論理セルと、ベースセルとを含む。一実施形態において、標準論理セルは、周知の、または成熟したプロトコルに適応するように組み立てられる、または相互接続される。ベースセルは、ベースセルによってサポートされる新生の通信プロトコルの修正に適合するように、構成可能な論理セルで構成される。一実施形態において、デジタルストリップは、コア領域に埋め込むことができる。別の実施形態において、デジタルストリップは、コア領域の境界（または境界の一部）の周囲に画定される。構成可能な論理セルは、金属層をルーティング構造に変更する必要があり得る、修正可能な相互接続を有するハイブリッド論理素子で構成されてもよい。したがって、新生の通信プロトコルが進化して修正されたときに、ＩＣを修正してプロトコルの変更に適応させることができる。一実施形態において、デジタルＩＰストリップのベース層は、ゲートアレイに類似し、したがって、金属層のリスピン中に影響を受けない。この実施形態において、デジタルストリップは、いくつかの金属層を追加して複数の単純な機能セルを含む論理セルを構築することによって、ゲートアレイ技術に応じて階層化される。単純な機能セルは、複雑な機能を構築するように、最小限の金属層のプログラム化可能性を通して構成できることを理解されたい。故に、デジタルストリップ論理セルは、潜在的に、単純な機能セルを互いにステッチングすることによって、複数の独立した機能をサポートすることができる。その結果、プロトコルの変更は、ＩＣにプログラムされるルーティングの変更を通して適応させることができる。修正可能な相互接続は、プログラム可能な相互接続と称される場合があり、その場合、特定の一組のセルは、バイパスされ、バイパスされたセルの対応する機能は、ＦＰＧＡコア領域における実装によって、または代替として、構造化ＡＳＩＣセルにおける２次的実装によって置換されることに留意されたい。一実施形態において、ハイブリッド論理素子は、セルとセル機能のハードワイヤード機能との間の固定ルーティングのため、フィールドプログラマブルゲートアレイのプログラマブル論理素子よりも消費する面積が少ない。
【０００６】
別の実施形態では、集積回路（ＩＣ）を設計するための方法を提供する。方法は、生成されたＩＣの設計に対してタイミング解析を実施するステップと、生成された設計のためのクリティカルタイミングパスを識別するステップとを含む。クリティカルタイミングパスに沿ったプログラマブル論理セルは、設計の際に置換される。ＩＣのコア領域からのプログラマブル論理セルは、該コア領域とは別のデジタルストリップ内に位置する標準セルと置換される。デジタルストリップは、ハイブリッド論理素子と称される場合がある、ベースセルを含む。デジタルストリップ内には、ハイブリッド論理素子（ベースセル）および標準セルの混合物からなる異種領域、ならびにハイブリッド論理素子（ベースセル）だけ、または標準セルだけの同種領域があってもよい。本明細書に記載される実施形態は、ハイブリッド論理素子の最大限の柔軟性を可能にするように、できる限り同種のデジタルストリップを作製するよう努めている。一実施形態において、ハイブリッド論理素子は、ゲートアレイに応じて構築され得、デジタルストリップセルは、ベース層にまでストリップダウンされて、より小さいゲートアレイセルと置換され得る。例えば、セル機能のルーティングおよびトランジスタ構成の双方のために、デジタルストリップは、２つの金属層を有してもよく、ゲートアレイは、４つの金属層を有してもよい。ＩＣの設計は、デジタルＩＰストリップ内に配置される標準セルを伴って再生成される。デジタルＩＰストリップは、ＩＣのコア領域とインターフェースをとる。一実施形態において、再生成された設計は、実際のＩＣの生産のために記憶してもよい。別の実施形態において、ハイブリッド論理素子は、以前の設計のプログラマブル論理素子の代替物となる。ハイブリッド論理素子は、コア領域とは別に画定されるデジタルストリップ領域内に位置する。ハイブリッド論理素子は、ＩＣについて消費する面積および金属化層が少ないが、任意の新生の通信プロトコルへの変更をサポートするように構成可能である。一実施形態では、潜在的に設計の３回の繰り返しがあり得、最初にハイブリッド論理素子（コース反復）、続いてゲートアレイセル（中反復）、次いで標準セル（仕上げ反復）が画定される。
本明細書は、例えば、以下の項目も提供する。
（項目１）
集積回路（ＩＣ）であって、該ＩＣは、
ユーザ構成可能な論理セルを有する第１の領域と、
非ユーザ構成可能な論理セルを有する第２の領域であって、該第２の領域は、該第１の領域と通信し、該非ユーザ構成可能な論理セルの一部分は、該第１および第２の領域に共通する論理セル間の相互接続を画定することによって構築される、第２の領域と
を備える、ＩＣ。
（項目２）
前記第２の領域は、前記第１の領域の外周とアナログ領域の内周との間に位置する、項目１に記載のＩＣ。
（項目３）
前記第２の領域は、デジタルアナログインターフェースと、位相補償インターフェースとを含む、項目１に記載のＩＣ。
（項目４）
前記非ユーザ構成可能な論理セルは、標準セルを含む、項目１に記載のＩＣ。
（項目５）
前記非ユーザ構成可能な論理セルは、ベースセルを含む、項目１に記載のＩＣ。
（項目６）
前記非ユーザ構成可能な論理セルは、既存のプロトコルに適応するように組み立てられる、項目１に記載のＩＣ。
（項目７）
前記ユーザ構成可能な論理セルは、フィールドプログラマブルゲートアレイを備える、項目１に記載のＩＣ。
（項目８）
前記非ユーザ構成可能な論理セルは、前記ユーザ構成可能な論理セルの相互接続された組み合わせである、項目１に記載のＩＣ。
（項目９）
前記非ユーザ構成可能な論理セルは、製造過程中に構成される、項目１に記載のＩＣ。
（項目１０）
前記非ユーザ構成可能な論理セルは、金属マスクプログラム可能である、項目１に記載のＩＣ。
（項目１１）
集積回路（ＩＣ）を設計するための方法であって、
該ＩＣの生成された設計上でタイミング解析を実施することと、
該生成された設計のためのクリティカルタイミングパスを識別することと、
該クリティカルタイミングパスに沿った、該ＩＣの第１の領域内のユーザ構成可能な論理セルを、該第１の領域とは別の該ＩＣの第２の領域内に位置する非ユーザ構成可能な論理セルと置換することと、
該ＩＣの該設計を再生成することと
を含む、方法。
（項目１２）
前記識別することは、レジスタ転送レベル（ＲＴＬ）の設計上で実行される合成過程中に実施される、項目１１に記載の方法。
（項目１３）
前記置換することは、前記再生成された設計の実装に必要とされるダイ面積の量を削減する結果となる、項目１１に記載の方法。
（項目１４）
複数種類の非ユーザ構成可能な論理セルを前記第２の領域内に組み込むことをさらに含む、項目１１に記載の方法。
（項目１５）
前記ＩＣの前記第１の領域とアナログ領域との間に前記第２の領域を配置することをさらに含む、項目１１に記載の方法。
（項目１６）
複数の非ユーザ構成可能な論理セルを連結するための相互接続を提供することをさらに含む、項目１１に記載の方法。
（項目１７）
ベースセルを前記第２の領域内に組み込むことと、
複数のベースセルを連結するための相互接続を提供することと
をさらに含む、項目１１に記載の方法。
（項目１８）
前記第２の領域内の非構成可能な論理セルを、前記第１の領域内の構成可能な論理セルと置換することをさらに含む、項目１１に記載の方法。
（項目１９）
集積回路（ＩＣ）を設計するためのプログラム命令を有する、コンピュータ読み取り可能記憶媒体であって、
該ＩＣの生成された設計上でタイミング解析を実施するためのプログラム命令と、
該生成された設計のためのクリティカルタイミングパスを識別するためのプログラム命令と、
該クリティカルタイミングパスに沿った、該ＩＣの第１の領域内の構成可能な論理セルを、該第１の領域とは別の該ＩＣの第２の領域内に位置する非構成可能な論理セルと置換するためのプログラム命令と、
該第２の領域内に配置される該非構成可能な論理セルを用いて、該ＩＣの該設計を再生成するためのプログラム命令であって、該第２の領域は、該第１の領域とインターフェースをとる、プログラム命令と、
実際のＩＣの生産のために該再生成された設計を記憶するためのプログラム命令と
を備える、コンピュータ読み取り可能記憶媒体。
（項目２０）
前記識別するためのプログラム命令は、レジスタ転送レベル（ＲＴＬ）の設計上で実行される合成過程中に行われる、項目１９に記載のコンピュータ読み取り可能記憶媒体。
（項目２１）
前記置換するためのプログラム命令は、前記再生成された設計の実装に必要とされるダイ面積の量を削減する結果となる、項目１９に記載のコンピュータ読み取り可能記憶媒体。
（項目２２）
ベースセルを前記第２の領域内に組み込むためのプログラム命令と、
該第２の領域内のベースセルのための相互接続を提供するためのプログラム命令と
をさらに備える、項目１９に記載のコンピュータ読み取り可能記憶媒体。
（項目２３）
前記ＩＣの前記第１の領域と該ＩＣのアナログ領域との間に前記第２の領域を配置するためのプログラム命令をさらに備える、項目１９に記載のコンピュータ読み取り可能記憶媒体。
（項目２４）
複数の非構成可能な論理セルを連結するための相互接続を提供するためのプログラム命令をさらに備える、項目１９に記載のコンピュータ読み取り可能記憶媒体。
（項目２５）
前記第２の領域は、デジタルアナログインターフェースと、位相補償インターフェースとを含む、項目１９に記載のコンピュータ読み取り可能記憶媒体。
【０００７】
本発明の他の態様は、本発明の原理の一例として示される添付図面に関連してなされる、以下の発明を実施するための形態から明らかになるであろう。
【０００８】
本発明は、添付図面に関連して以下の説明を参照することによって最良に理解することができる。
【図面の簡単な説明】
【０００９】
【図１】図１は、本発明の一実施形態によるデジタルストリップ領域を有する集積回路のアーキテクチャを高位から示す、模式図である。
【図２】図２は、本発明の一実施形態による図１の集積回路の異なる範囲内の構成要素に関するさらなる詳細を提供する、集積回路の一部を示す模式図である。
【図３】図３は、本発明の一実施形態によるデジタルストリップ領域のセルに利用される、ハイブリッド論理素子の構造を示す模式図である。
【図４】図４は、プログラマブル論理デバイスによる典型的な有線データ処理フローを示す図である。
【図５】図５は、本発明の一実施形態によるデジタルストリップ領域内で論理を利用するハイブリッドワイドデータフロー構造を示す模式図である。
【図６】図６Ａ−６Ｂは、本発明の一実施形態によるデジタルストリップ領域へのインターフェース論理の包含を示す図である。
【図７】図７は、本発明の一実施形態による、本明細書に記載されるデジタルストリップ領域を伴う集積回路を製造するためのフローチャートを示す模式図である。
【発明を実施するための形態】
【００１０】
デジタルストリップ領域を有する集積回路を提供する。しかしながら、本発明が、これらの特定の詳細のうちの一部または全てを伴わずに実施され得ることは、当業者に明らかになるであろう。他の例では、本発明が不必要に不明瞭になることを避けるため、周知の過程動作は詳細に説明されていない。
【００１１】
本明細書に記載される実施形態は、ハイブリッドプラットフォームを有する、集積回路を提供する。一実施形態において、集積回路は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）コア領域等のプログラマブル論理デバイス（ＰＬＤ）コア領域と、ストラクチャード特定用途向け集積回路（ＡＳＩＣ）ストリップまたはアレイとも称され得る、デジタル知的所有権（ＩＰ）ストリップまたはブロックとを有する。デジタルストリップは、限られた数の金属マスクでそのデジタル機能を修正することができるベースセルと、成熟機能／プロトコルに適応させる標準セルマクロとを含む。一実施形態において、デジタルストリップは、アナログブロックとＦＰＧＡコア領域との間に存在する。別の実施形態において、デジタルストリップは、メモリコントローラ等のタイミングクリティカル回路をカプセル化するように、コア領域内に組み込まれるか、または埋め込まれる。以下にさらに詳細に説明するように、デジタルストリップは、ユーザが、独自の論理機能を低オーバーヘッドコストでコア領域からこの領域に移行することが可能になるように、カスタマイズ可能なプラットフォームとして構築される。一実施形態において、「メタルプログラマブル」技術またはデジタルストリップは、ルーティング、クロック、リセット等を含むグローバル信号に使用される、６以上の（６−１１ＬＭ）金属層を伴う第１の１から５の（１−５ＬＭ）金属層で提供されるルーティングオプションを伴う論理セルのアレイとして画定される。故に、デジタルストリップの論理セルは、フィールドプログラマブルゲートアレイという意味においてフィールド構成不可能であり、すなわち、デジタルストリップの論理セルは、ユーザ構成不可能である。しかしながら、デジタルストリップの論理セルは、当業者が理解するように、チップの所有者によってプログラム可能な金属マスクであってもよく、これは、開発費を負担することになる。
【００１２】
図１は、本発明の一実施形態によるデジタルストリップを有する集積回路のアーキテクチャを高位から示す、模式図である。集積回路１００は、コア領域１０８と、入力／出力（Ｉ／Ｏ）領域１０６と、デジタル知的所有権（ＩＰ）ストリップ１０４と、物理媒体接続部（ＰＭＡ）領域１０２とを含む。当業者は、コア領域１０８が、ＦＰＧＡ等のプログラマブル論理デバイスのためのプログラマブル論理素子と、関連するランダムアクセスメモリ（ＲＡＭ）と、典型的にＦＰＧＡのコア領域内にある他のブロックとを含むことを理解するであろう。Ｉ／Ｏ領域１０６は、集積回路１００が、例えば高速シリアルインターフェース（ＨＳＳＩ）規格といった、周知の規格を通して種々の他のチップと通信することを可能にする論理を含む。デジタルＩＰストリップ１０４は、以下にさらに説明する、ベースセルと、ハイブリッド論理素子と、および標準セルとを含む。一実施形態において、デジタルＩＰストリップ１０４は、デジタルＩＰストリップ内の標準セルマクロとベースセルアレイとの間でデータを駆動するように、低スキューの高速クロックネットワークを含有する。別の実施形態では、ベースセルアレイを分離して、潜在的にさらに高い周波数で、１チャネルごとにレーン接合およびレートマッチング等の機能をサポートするように、複数のクロックドメインを標準セルマクロ内で利用してもよい。当業者は、物理媒体接続部（ＰＭＡ）領域１０２が、アナログ／デジタルインターフェースであることを理解するであろう。
【００１３】
図２は、本発明の一実施形態による図１の集積回路の異なる範囲内の構成要素に関するさらなる詳細を提供する、集積回路の一部を示す模式図である。集積回路１００は、コア領域１０８と、Ｉ／Ｏ領域１０６と、デジタルＩＰストリップ１０４と、ＰＭＡ領域１０２とを含む。典型的にアナログ回路に実装されるＰＭＡ機能は、プログラマブルプリエンファシスおよび等化と、クロックデータリカバリーと、シリアライザ／デシリアライザと、Ｉ／Ｏバッファとを含む。この機能は、当業者が認識するように、例示的なものであって限定を意図するものではなく、ＰＭＡチャネル１３０を通して実装されてもよい。デジタルＩＰストリップ１０４は、例えば、開発または変更され得るプロトコルといった新生のプロトコルに重点を置いて、広帯域またはカスタムアプリケーションを実装するように構造化される。前述のように、デジタルＩＰストリップ１０４は、限られた数の金属マスクでそのデジタル機能を修正することができるベースセルと、成熟機能を拡大および縮小させるための標準セルマクロとを含む。したがって、デジタルＩＰストリップは、構成可能なプロトコルのサポートを可能にする。例えば、ＪＥＳＤ２０４Ａ、Ｈｙｐｅｒｔｒａｎｓｐｏｒｔ  ｖ３．１、ＳＦＩ−Ｓ等の高速マルチレーンの新生の通信プロトコル、または１０Ｇ−ＳＤＩ、１０Ｇ  ＥＰＯＮ／ＧＰＯＮ、ＯＢＳＡＩ  ｖ４．０、ＣＰＲＩ  ｖ４，０等のシングルレーンの新生のプロトコルに関して、これらのプロトコルおよびプロトコルが開発されるときのあらゆる変更に適応させるためのロジックは、ＰＭＡ領域１０２とコア領域１０８との間のデジタルＩＰ領域１０４にあってもよい。代替として、デジタルＩＰストリップ１０４はまた、メモリコントローラ、プロセッサ等のタイミングクリティカル回路、および媒体アクセス制御（ＭＡＣ）制御機能等のデータリンク層機能をカプセル化するように、コア領域１０８内に埋め込むこともできる。デジタルＩＰストリップはまた、下記に詳しく説明するように、新生のプロトコルに適応させるように利用／相互接続することができる、ハイブリッド論理素子（ＨＬＥ）を含んでもよい。一実施形態において、譲受人のＨａｒｄＣｏｐｙ（登録商標）ファミリからのＨＬＥは、ユーザがルーティングおよびセル機能の「プログラミング／構成」を行うための最小数の金属層、すなわちプログラミング／構成のため１つのビアと、２つの金属層を接続する１つのビアを伴う特定のルーティングを設計するための２つの金属層とを伴う、粗セルとして使用されてもよい。故に、一実施形態において、ＨＬＥは、セル機能を画定するための２つの事前に構築された金属層を有する。別の実施形態では、中程度の細かさのゲートアレイセルのために、４つの金属層を使用することが可能である。この実施形態において、セル機能は、機能の複雑さに応じて１つまたは２つの層から構築され、特定のルーティングの設計には２つまたは３つの層が使用される。
【００１４】
以下に記載される実施形態では、ブロック機能が、パラメータ化されて、データ経路の中で有効または無効となるオプションを有することを理解されたい。デジタルＩＰストリップ１０４とコア領域１０８との間のデータ転送には、位相補償先入れ先出し方式（ＦＩＦＯ）バッファを使用した２つのクロックネットワークの接合が必要になり得、したがって、標準セル技術に実装される共通の特徴であるとみなすことができる。一実施形態において、この実装は、標準セル技術によって設計されてもよく、または面積および電力を削減するようにカスタムメモリを使用して構築されてもよい。代替として、１２個のトランジスタを消費するメモリビットとして構成されるゲートアレイベース層をこの特徴に利用してもよい。別の実施形態では、２つのＨＬＥ（４８個のトランジスタ）を消費するレジスタセルを使用する代わりに、ＨＬＥが２つのメモリビットに分割され得る。トランジスタサイズの減少により、デジタル機能によって消費される面積が縮小し、未使用シリコンの面積、またはデジタルＩＰストリップに利用することができるルーティングだけの面積を生じさせる。下記に詳しく説明するように、多くの新生のプロトコルに見られるリンクワイド機能は、本明細書に論じられるデジタルＩＰストリップ内に実装する候補とみなすことができる。最初に個々のレーンに基づく機能を、次いでリンクワイド機能を統合するように、複雑な状態マシンを必要とする広帯域アプリケーションのために複数のレーンを互いに接合する。リンクワイド巡回冗長検査（ＣＲＣ）、スクランブラ、およびバレルシフタ等のデータ経路の集束点は、計算がデータ経路幅全体に波及するので、コア領域のルーティングおよびルックアップテーブル（ＬＵＴ）リソースの両方にストレスを加える。故に、これらのリンクワイド機能は、標準セル、ベースセル、および／またはＨＬＥをデジタルＩＰストリップ１０４に組み込むことによって、デジタルＩＰストリップ１０４に移行されてもよく、それによって、コア領域のプログラマブル論理素子を解放する。当業者は、データパス幅を削減し、かつ不要なパイプラインステージを除去することによって、その機能に対する待ち時間を削減し、ＰＣＩ  Ｅｘｐｒｅｓｓ、ＨｙｐｅｒＴｒａｎｓｐｏｒｔ（ＨＴ）、およびＱｕｉｃｋＰａｔｈインターコネクト（ＱＰＩ）といった、少ないラウンドトリップ待ち時間を必要とする、メモリコントローラおよび高性能アプリケーション等の機能に有益であることを理解するであろう。
【００１５】
集積回路１００のデジタルＩＰストリップ１０４には、金属マスクプログラム可能なセル１２０が提供される。効率的にデータを処理してタスクを扱うために、デジタルＩＰストリップ１０４内に多数の標準セル１２２が提供されるが、コア領域１０８を通した柔軟性は維持される。例えば、標準セル１２２は、前述のＣＲＣおよびスクランブラ機能を含んでもよい。加えて、物理符号化副層（ＰＣＳ）チャネル１２５を、クラスタ化された一組の標準セルから構成してもよい。本質的には、デジタルＩＰストリップ１０４は、標準セルを金属マスクプログラム可能なセルと混合する。したがって、デジタルＩＰストリップ１０４内には、例えば、標準セル、ハイブリッド論理素子、およびベースセルといった、セルの異種混合物が存在する。デジタルＩＰストリップ１０４は、周知の通信規格をサポートし、かつ未知または現在開発中の通信規格といった、新生の通信規格に適合するように構成可能である。デジタルＩＰストリップ１０４はまた、アナログ／デジタルインターフェース１２８と、ＦＩＦＯレジスタ領域１２６とを含み、これらは位相補償領域と称される場合があり、コア領域１０８とデジタルＩＰストリップ１０４との間でブリッジクロック構造として機能する。アナログ／デジタルインターフェース１２８は、例えば領域１０２と１０４との間といった、アナログおよびデジタルインターフェース間の通信を可能にする。同様に、ＦＩＦＯ領域１２６は、デジタルＩＰストリップ１０４とＩ／Ｏ領域１０６のアナログ構成要素との間の通信を可能にする。コア領域１０８内には、適合可能なルックアップテーブルモジュール（ＡＬＭ）、ならびにランダムアクセスメモリブロック１３４が提供される。当業者は、ＡＬＭ１３２が、一実施形態において、例えば６入力ＬＵＴを通して、ユーザプログラマブル機能を提供することを理解するであろう。Ｉ／Ｏバンク１３４は、領域１０６内に配置される。
【００１６】
図３は、本発明の一実施形態によるデジタルストリップ領域に利用される、ハイブリッド論理素子の構造を示す模式図である。ハイブリッド論理素子（ＨＬＥ）１５０ａおよび１５０ｂは、例示目的であって限定を意図するものではない。すなわち、ハイブリッド論理素子は、図３に示される論理ゲートに限定されず、あらゆる好適な論理素子の組み合わせをハイブリッド論理素子内に配置してもよい。当業者は、ゲートアレイまたは構造化ＡＳＩＣ等の繰り返しの事前構築構造は、より多くの面積を消費するが、使用する金属層の量が少ないことを理解されるであろう。加えて、各技術ノード（すなわち、９０ｎｍから４５ｎｍ）によって、面積は、所与の面積の中のデジタル論理の量を４倍にすることができる程度にまで減少する。同時に、付加的な金属層のコストは、飛躍的に増加している。面積の縮小が、より多くの面積を消費する複雑な機能に対する要求を上回っているので、プログラマブル論理デバイスまたは構造化ＡＳＩＣは、より現実的になる。面積の消費の増加は、静的電力と関連し得、したがって、柔軟性のレベルは、アプリケーションごとに考慮され得る。
【００１７】
一実施形態において、図３のＨＬＥ１５０ａおよび１５０ｂによって表される標準セルは、より複雑な機能を構築するように構成することができる低レベル機能を含有する。低レベル機能は、より複雑な機能を形成するように最小数の「プログラム可能な」金属層によって相互接続される、所定の金属層によって構築される。一実施形態において、ＨＬＥの標準セルは、ベースセル間の相互接続を画定することによって構成されてもよいことに留意されたい。当業者に明らかであるように、より大きいプログラム化可能性を提供する金属層を最小化するためのトレードオフは、未使用の低レベル機能が面積を消費することである。したがって、全体的な面積効率を減少させることが望ましいが、この消費は、典型的に、全ての金属層を固定デジタル機能に変更するよりも少ない。本明細書に記載されるデジタルＩＰストリップを有するプラットフォームは、コア領域の中のベースセルに以前に割り当てた機能をデジタルＩＰストリップ内の標準セルと置換することによって、新生の通信プロトコルの変更に適合するために、多くの設計に適応し、かつ柔軟性を保持する。標準セル、ハイブリッド論理素子、およびベースセルに関するさらなる詳細は、米国特許第７，２４３，３２９号および米国特許出願公開第２００７０２１０８２７号に見出すことができ、どちらも全ての目的に対して参照することによりその全体が組み込まれる。
【００１８】
図４は、プログラマブル論理デバイスによる従来のフローを示す。複数のレーン１７０は、リンク１７２を通して接続し、フレーム１７４に分配される。レーン１７０は、ギアボックス、シンボル整列、符号化／前進誤り訂正（ＦＥＣ）、パターン検出、速度マッチ、およびデスキュー機能と関連するデータを扱い得ることを理解されたい。この機能のリストは、例示的なものであって完全なものではないことに留意されたい。リンク１７２は、複数のレーンがそこを通して集約される、接合を表す。一実施形態では、スクランブリングまたはＣＲＣ目的で複数のレーンが集約され得る。フレーム１７４はリンク１７２からデータを受け取り、このデータは、パターン検出、挿入／削除、セグメント化、再アセンブリ、キュー等と関連し得る。フレーム１７４からのデータは、次いで、再度整列リンク１７６に集約される。例示的な実施形態において、データは、ダイナミックシフト目的、ギアボックス、およびＣＲＣ機能のために集約され得る。整列リンク１７６からのデータは、次いで、プロセスノード１７８に分配され、そこでは、データの解析、検索、修正、フィルタ処理、キューイング、タグ付け、ルーティング等を行うことができる。データレートの拡大によって、および複数の接合レーンが単一のリンクを通して集約された場合に、リンクされた接合レーンを通してルーティング輻輳が起こることを理解されたい。例えば、３２ビットのデータ経路が１２８ビット、２５６ビット、５１２ビットのデータ経路に拡大すると、増加した入力が、コア領域の中の集約された輻輳領域において相互接続遅延の増加を引き起こす。
【００１９】
当業者は、図４のレーン１７０、フレーム１７４、およびプロセスノード１７８に対して定義される機能が、プログラマブル論理デバイスに好適であることを理解されるであろう。本明細書に記載される実施形態は、この機能に適応させるために、ならびに新生のプロトコルに対する柔軟性を維持するために、プログラマブル論理デバイスをさらに強化する。プログラマブル論理デバイスによって典型的に実施される他の機能が含まれる場合があるので、図４に関して列記した機能は、例示的なものであって限定を意図するものではない。
【００２０】
図５は、本発明の一実施形態によるデジタルＩＰストリップ内で論理を利用するハイブリッドワイドデータフロー構造を示す模式図である。図５において、リンク２００からのデータは、デジタルＩＰストリップ１０４内で標準セル２０２に分配される。標準セル２０２は、本発明の一実施形態に従って、未知または新生の通信プロトコルのためのデータレートを扱うように構成することができる。標準セル２０２は、次いで、データをコア領域１０８および該コア領域内の関連する宛先地点に分配することができる。例えば経時的に変更され得るプロトコルまたは未知のプロトコルといった新生のプロトコルは、標準セル、ＨＬＥ、および／またはデジタルＩＰストリップ１０４のベースセルを構成して、コア領域の論理素子に予め割り当てた機能を実施するように、プログラミング相互接続を通して適応させることができることを理解されたい。したがって、ユーザに対する柔軟性は、維持される。本明細書に記載されるプログラミング相互接続は、動的または静的であることができることに留意されたい。動的相互接続は、ＣＲＣ−３２ブロック等のマルチプレクサ選択を介して機能が有効にされ得ること、またはその特定のプロトコルに機能が必要とされない場合にはバイパスさえされ得ることを示す。静的相互接続は、機能がその同じ領域に一致し得る場合に、機能は、ＣＲＣ−１６などの新しい機能に修正された金属層であり得ることを示す。
【００２１】
図６Ａ−６Ｂは、本発明の一実施形態によるデジタルストリップへのインターフェース論理の包含を示す。集積回路２２０は、コア領域１０８と、デジタルＩＰストリップ１０４と、ＰＭＡ領域１０２とを含む。コア領域１０８内で、インターフェース論理１２６ａおよび１２６ｂは、コア領域が、チップおよび／または他のデバイスの外部領域と通信することを可能にする。インターフェース領域１２６ａおよび１２６ｂは、図６Ｂに領域１２６で示されるように、コア領域１０８内の面積を節約するために、デジタルＩＰストリップ１０４内に組み合わせられてもよい。集積回路２２０のデジタルＩＰストリップ内のインターフェース領域の統合は、コア領域１０８内の面積を解放し、加えて、電力消費を削減する。当業者は、周知および新生のプロトコルのための機能をコア領域の論理セルからデジタルＩＰ領域に移行することとともに、インターフェース論理をコア領域からデジタルＩＰ領域に統合することによって達成される、全体的な面積の節約がかなり大きいことを理解するであろう。
【００２２】
図７は、本発明の一実施形態による、本明細書に記載されるデジタルＩＰストリップを伴う集積回路を製造するためのフローチャートを示す模式図である。動作３０２で、レジスタ転送レベル（ＲＴＬ）設計が提供される。動作３０４で、合成ツールは、ＲＴＬ設計を受け取り、設計の合成を開始する。動作３０６で、動作３０４の設計コンパイラによって提供される合成からネットリストが生成される。動作３０６でのネットリストは、回路設計のネットリストのための事前配置を提供することを理解されたい。動作３０８の場所およびルート技法は、ネットリストから、回路機能を表すセルの初期の配置およびルーティングを実施する。動作３１０で、場所およびルート動作３０８は、動作３０８で提供されるレイアウトのためのタイミングデータを得る。
【００２３】
静的タイミング解析は、回路設計の正しいタイミング幅の間に信号が有効になることを確認するために、図７の動作３１２で実施される。判定動作３１４で、過程が完了したかどうかを判定する。過程が完了していない場合、方法は、動作３１６に進み、そこでは、本発明の一実施形態に従って、クリティカルパスが識別され、コア論理セルが、柔軟性を犠牲にして、初期のネットリストが最も柔軟なセル（ＨＬＥ）を含有すると仮定した柔軟なゲートアレイセルまたは標準セル等の、より高速なセルと置換され得る。動作３１６で、標準セル、ＨＬＥ、および／またはベースセルは、チップのカスタマイズされた層のうちの１つに組み込まれる。方法は、次いで、動作３０８に戻って、前述のように繰り返す。設計が調整される、すなわち、コア論理セルがデジタルＩＰストリップの中の標準セル、ＨＬＥ、および／またはベースセルと置換されると、調整された設計は、動作３０８の代わりに動作３０４に戻り、最終的な設計を生成するために前述したように繰り返す場合があることを理解されたい。加えて、一実施形態において、クリティカルパスを識別するスクリプトは、動作３０４または３０６に統合され得る。別の実施形態において、クリティカルパスは、静的タイミング解析によって識別される。この実施形態において、ツールは、設計内の全ての経路を検査して、経路に沿った遅延を決定する。この遅延は、同期設計のためのクロック周期によって課される必要とされる最大遅延制約と比較される。例えば電子設計自動化ツールといったツールは、経路の中の組み合わせ論理の量を修正することによって設計を訂正しなければならない負のスラックを有する全ての経路を識別する。一実施形態において、セルの数は、異なる機能をＲＴＬに実装することによって削減される。領域が同種であるか、または異種であるかの識別に依存して、元のＲＴＬ設計を修正すべきか、または経路に沿ってより高速なセルを使用してセルの遅延を削減すべきかを判定する。より高速なセルを使用するという選択肢を有することは、ＲＴＬをその設計に変更するよりも少ない手動労力しか必要としないことを理解されたい。加えて、確認および過程は、経路に沿ってより高速なセルを使用するスクリプトによって自動化することができる。この実施形態は、より高速なセルからより低速なセル（例えば、デジタルＩＰストリップからコア論理セル）への移動にも適応することができるので、遅い柔軟なセルから高速なセル（例えば、コア論理セルからデジタルＩＰストリップセル）への進行に限定されないことに留意されたい。すなわち、この手法は、高速なセルから始まり、該高速なセルをより柔軟なセルと置換する、逆の方向であることができる。設計の制約に応じて、電力および面積が重要になり得、したがって、設計は、微細な細かさのセル、すなわち標準セルにより良好に適し得る。一実施形態において、クロックエッジ後のデータ入力の変更が速過ぎる場合の保留時間という課題は、副次的な利益としてより多くの柔軟性を提供するより大きく低速なセルと置換することによって解決することができる。最短経路は、典型的に、比較的多量の電力を消費しないことを理解されたい。一実施形態では、電力および面積のバジェットが過小評価された場合、電力および面積のバジェットが達成されるまで、短い経路が柔軟なセルと置換され得る。設計者は、電力および面積の最小化を望むが、いくつかの柔軟なセルを追加することが、リスクを軽減すためのる妥当なトレードオフとなる場合がある。当業者は、代表的な論理機能を伴う一組のマクロを含有するセルライブラリは、個々のセルのそれぞれについて、関連するタイミング、電力、および面積の情報を含有し得ることを理解するであろう。
【００２４】
前述した実施形態によって、少ない数の金属マスクしか修正する必要がないので、新生のプロトコルに対する強化およびエラッタは、最小の影響で実装され得る。加えて、相互接続の遅延が削減されているので、性能の向上が達成される。デジタルＩＰストリップの追加は、より多くの機能を、所与のデバイスのコア領域内に提供することを可能にする。一実施形態において、デバイスは、ダイ面積の削減により、関連する電力が削減された。
【００２５】
本明細書に記載されるデジタルストリップと関連する回路および方法は、あらゆる好適な集積回路に組み込まれてもよい。例えば、該方法およびシステムは、ほんの数例を挙げれば、プログラマブルアレイ論理（ＰＡＬ）、プログラマブル論理アレイ（ＰＬＡ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、フィールドプログラマブル論理アレイ（ＦＰＬＡ）、電気的プログラマブル論理デバイス（ＥＰＬＤ）、電気的に消去可能なプログラマブル論理デバイス（ＥＥＰＬＤ）、論理セルアレイ（ＬＣＡ）等の、他の種類のプログラマブル論理デバイスに組み込まれてもよい。プログラマブル論理デバイスは、プロセッサ、メモリ、Ｉ／Ｏ回路、および周辺デバイスといった構成要素のうちの１つまたは複数を含む、データ処理システムの一部であってもよい。データ処理システムは、コンピュータネットワーキング、データネットワーキング、計装、ビデオ処理、デジタル信号処理、またはプログラム可能または再プログラム可能な論理を使用する利点が望ましい、あらゆる好適な他のアプリケーション等の様々なアプリケーションで使用することができる。プログラマブル論理デバイスは、様々な異なる論理機能を実施するために使用することができる。例えば、プログラマブル論理デバイスは、プロセッサとして、またはシステムプロセッサと協働するコントローラとして構成することができる。プログラマブル論理デバイスはまた、データ処理システムの中の共有リソースへのアクセスをアービトレートするためのアービターとして使用されてもよい。さらに別の実施例では、プログラマブル論理デバイスは、システムの中のプロセッサと他の構成要素のうちの１つとの間のインターフェースとして構成することができる。
【００２６】
本発明の実施形態は、ハンドヘルドデバイス、マイクロプロセッサシステム、マイクロプロセッサベースのまたはプログラム可能な家庭用電化製品、ミニコンピュータ、メインフレームコンピュータ等を含む、種々のコンピュータシステム構成で実践されてもよい。本発明はまた、有線または無線ネットワークを通してリンクされたリモート処理デバイスによってタスクが実施される、分散コンピューティング環境でも実践することができる。加えて、前述した実施形態は、譲受人のＱｕａｒｔｕｓ（登録商標）ＥＤＡツールを含む、あらゆる市販の電子設計自動化（ＥＤＡ）ツールに組み込まれてもよい。
【００２７】
上述の実施形態を念頭において、本発明は、コンピュータシステムに記憶したデータを対象とする種々のコンピュータ実装の動作を採用することができることを理解されたい。これらの動作は、物理量の物理的操作を必要とするものである。本発明の一部を形成する本明細書に記載される動作のうちのいずれかは、有用なマシン動作である。本発明はまた、これらの動作を実施するためのデバイスまたは装置にも関する。装置は、必要とされる目的のために特別に構成することができ、または装置は、コンピュータに記憶したコンピュータプログラムによって選択的に起動または構成される多目的コンピュータであることができる。具体的には、種々の汎用マシンは、本明細書の教示に従って書かれたコンピュータプログラムとともに使用することができ、または種々の汎用マシンは、より特殊な装置を構成して必要とされる動作を実施するためにより好都合であってもよい。
【００２８】
方法の動作は、特定の順序で説明されているが、オーバーレイ動作の処理が所望の方法で実行されるのであれば、他の準備動作が動作間に実行されてもよいこと、または動作がわずかに異なる時間で生じるように動作が調整されてもよいこと、あるいは処理と関連する種々の間隔で処理動作を発生させることを可能にするシステムに動作が分配されてもよいことを理解されたい。
【００２９】
前述の本発明は、理解を明確にする目的でいくらか詳細に記載されているが、添付の特許請求の範囲内で、特定の変更および修正を行うことができることが明らかになるであろう。故に、本実施形態は、限定的なものではなく例示的なものであるとみなされるべきであり、また本発明は、本明細書に与えられる詳細に限定されるものではなく、添付の特許請求の範囲およびその同等物の範囲内で変更され得るものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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