(57)【特許請求の範囲】
【請求項１】
プレーナ電界効果トランジスタを形成する方法であって、
半導体基板を準備する工程と、
前記半導体基板の上部表面の上にゲート誘電体層を形成する工程と、
前記ゲート誘電体層の上に配置されたゲート層を形成する工程と、
ゲート層パターンの第一の部分を形成するための第一のパターン層を、硬化性材料またはハードマスクであって、後続する第二のパターン層のパターン形成において残留する材料によって形成する工程と、
前記ゲート層パターンの前記第一の部分を準備し、前記第一のパターン層を前記ゲート層パターンの前記第一の部分でパターン形成する工程と、
前記第一のパターン層の上に平坦化層を形成する工程と、
前記ゲート層パターンの前記第一の部分と組み合わされて前記ゲート層パターンを形成するゲート層パターンの第二の部分を形成するための第二のパターン層を前記平坦化層の上に形成する工程と、
前記ゲート層パターンの前記第二の部分で前記第二のパターン層をパターン形成する工程と、
前記第一のパターン層と第二のパターン層とをマスクとして用いて前記ゲート層をエッチングし、それによって前記ゲート層パターンで前記ゲート層をパターン形成する工程と、
を含む方法。
【請求項２】
前記ゲート層パターンの前記第一の部分を準備する前記工程は、ゲート層パターンを、少なくとも一つのゲートを含む前記ゲート層パターンの前記第一の部分と、少なくとも一つのゲートパッドを含む前記ゲート層パターンの第二の部分とに分離することを含む、請求項１に記載の方法。
【請求項３】
前記第一のパターン層は、硬化性のフォトレジストで構成される、請求項１又は２に記載の方法。
【請求項４】
前記第一のパターン層は、ハードマスク層と、前記ハードマスク層の上のフォトレジストの層とで構成される複合体層である、請求項１又は２に記載の方法。
【請求項５】
前記第二のパターン層は、フォトレジストで構成される、請求項１又は２に記載の方法。
【請求項６】
前記第二のパターン層は、ハードマスク層と、前記ハードマスク層の上のフォトレジストの層とで構成される複合体層である、請求項４に記載の方法。
【請求項７】
前記第二のパターン層はフォトレジストで構成される、請求項１または２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ集積回路を形成することに関する。詳しくは、本発明は、プレーナＣＭＯＳトランジスタあるいはプレーナ電界効果トランジスタのゲート電極を形成する方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ集積回路の寸法を小さくするよう設計者に強い期待がかけられていることはよく知られている。寸法を小さくする利点は、
面積あたりより多くの論理ゲート（すなわちより多くの機能）、
ゲートあたりより少ない電力（面積とともに小さくなる）、
より速いデバイス速度、従ってより速い回路全体の速度
機能あたりより低い製造コスト、
を含む
【０００３】
これらの非常に魅力的な長所によって、寸法を小さくすることが求められ続ける。今のところ、事実上、すべての半導体製造は光学リソグラフィー方法を用いており、露光波長はついに１９３ｎｍの短波長に達している。
【０００４】
集積回路内の寸法が現行のリソグラフィー技術の分解能の限界まで小さくなるにつれ、光学リソグラフィーの分解能の限界を迂回する多くの試みがなされた。これらの新規なリソグラフィー手法は、約１ｎｍの波長を有するＸ線リソグラフィーを含む。
【０００５】
この波長ではどんなレンズも利用できないので、単純な近接画像形成が用いられる。これは、マスク・パターンが所望のウエハパターンと同じサイズであることを意味する。
【０００６】
薄膜マスクの上の極めて微細なパターンは作製するのが極めて難しく、その結果、欠陥率とコストとが高くなることが分った。
【０００７】
電子線リソグラフィーは、非常に短い波長と、潜在的に非常に高い分解能を有する。残念ながら、そのようなツールから高いスループットを得ることは非常に難しい。周知のように、スループットが低いと、所望の生成を維持するためにより多くのツールが必要となり、資本コストが増加し、それが高いウエハコストに反映される。
【０００８】
１５７ｎｍなど、１９３ｎｍより短い波長、またはＥＵＶ波長を用いる投影リソグラフィーは、現行のツールよりも改善された分解能を有し得る。残念ながら、そのような技術を用いるコストは非常に高いので、近い将来にそのような技術を製造に用いることができるかどうかは明らかでない。
【０００９】
要するに、これらの新規なリソグラフィー手法のどれをもってしても、妥当な全体的コストで製造解決策を提供することができなかった。
【００１０】
より微細なパターンを得ることを目的とするまったく異なる手法は、現行のリソグラフィー技術の複数回露光を用いてもっと高い分解能を実現することである。近年、この分野で多くの研究がなされた。
【００１１】
そのような手法の最初の例は、最近の非特許文献１の論文に記載されているトリム・マスクと組み合わせた交互位相シフト・マスク（ＰＳＭ）の使用である。この例では、単一のフォトレジスト層を２回、交互位相シフト・マスクで一度、それからトリム・マスクで一度露光する。二重露光の後、通常のリソグラフィー・プロセス加工によってパターンを現像する。トリム・マスクによる二度目の露光を使用してＰＳＭによる望ましくない画像人為効果を取り除く。単一のフォトレジスト層に二重露光を用いるとき、通常の光学リソグラフィーの空間周波数限界が適用される点、すなわち、この技法では分解能を二倍にすることはできない点に注意することが重要である。
【００１２】
分解能を二倍にすることができる二重露光の第二の例は、非特許技術２および非特許文献３によって説明されている。
【００１３】
このプロセス加工シーケンスでは、二つのレジスト層は独立にパターン形成され、従って、パターンの空間周波数を二倍にすることが可能である点に注意することが重要である。かれらの例では、二層レジストの一つの層を１：３ライン・スペース・パターンで露光してから第一のパターンを現像した後、第一のレジストからの凹凸を埋めるバッファ層と新しいレジスト層を塗布する。次に、パターンを半ピッチ分シフトさせ、新しいレジスト層を露光する。画像形成面のレベルは新しい材料の分だけ高くなっているので、焦点平面を適切に調節しなければならない。レジスト・パターン形成工程の最後に、二組の現像されたレジスト構造物をマスクとして用いて目標膜をパターン形成する。この研究の主な強調点は、単一露光方法の二倍になった密度を有するパターンが実現されることである。この論文は、マスクをパターン形成し、エッチングを実行するための有用なツールを提供するが、相互作用しない二つの別々のパターンに限定される。
【００１４】
現行技術では、ＣＭＯＳデバイスは複数のパターン層から構築され、パターン層のほとんどは本発明に適さない。本発明にとって重要である最も重要なパターン層の一つは、トランジスタ・ゲートを定め、例えば、この層は多結晶シリコン材料で作られるので、通常、この層は「ポリ」パターンと呼ばれる。他の例のプロセスでは、多結晶シリコン材料はシリサイドまたは金属などの新しい材料によって置き換えられるかもしれないが、多結晶シリコン材料である場合には、容易に拡張して本発明の方法をこれらのゲート・パターンに適用することができる。ポリ・パターンの品質は高速デバイスにとって決定的に重要であり、本発明は、優れた品質を有するパターンをどのようにして定義するかを示す。
【００１５】
本発明が取り扱う問題を表すために、このＣＭＯＳ回路の多くのレベルのうちの三つのレベル、すなわち、ポリ、活性区域およびコンタクト・ホールだけを考える。これらのレベルは、ＣＭＯＳ回路設計の当業者には馴染み深い。ポリ・パターンのさまざまな部分は、さまざまな機能を実行する。「ポリ・ゲート」区域は、「能動区域」レベルを横切り、それによってトランジスタを形成するポリ・ラインとして定義される。「ポリ相互接続」区域は、能動区域の外部にあり、単に導電性ワイヤとして使用されるポリ・ラインを含む。通常、「コンタクト着地パッド」区域は、コンタクトとポリ・パターンとの間の若干の重ね合せ誤差の存在下でも、別のコンタクト・ホール・パターンがこのパッドの上に着地しなければならないので、相互接続およびゲート・ラインよりやや広い。
【００１６】
高速回路の実現には、「ポリ・ゲート」区域の制御が決定的に重要であることが良く知られている。詳しくは、ゲートのライン幅のバラツキがトランジスタ速度のバラツキの原因となり、後者が所望の全体的な回路タイミングおよび性能に悪影響を及ぼす。
【００１７】
制御するのが最も難しいポリ・ゲートの部分の一つは、コンタクト・パッドの近くの領域である。図１は、この問題の例を示す。図１のＡは理想化された設計を示し、図１のＢは回折によって生じる現実の寸法を示す。図１のＡでは、ポリ・ライン１００はライン１２で示されるライン幅を有する理想化された図の中で左右に延在する。図１のＢに示す実際のポリ・ゲート・ライン幅は、鋭いコーナーを像形成することが基本的にできないため、着地パッドの近くの区域で著しく大きい。図１のＢのライン１１２は図１のＡの理想化されたライン１２より著しく大きい。
【００１８】
この問題を軽減する一つの単純な方法は、ポリ・ラインがゲートになるときに良好に制御されるように、能動区域からコンタクト着地パッドを遠ざけることである。しかし、この解決法は回路のサイズを増加させるので、非常に高くつき、ＶＬＳＩ回路の何百万ものゲートに繰り返せば、チップ・サイズは著しく大きくなる。チップ・サイズが大きくなると、ウエハあたりのチップの数が少なくなり、大きなチップほどウエハの欠陥の影響を受けやすくなるという、二つの理由によってコストが高くなる。
【００１９】
【非特許文献１】Ｍ．Ｋｌｉｎｇ，ｅｔ  ａｌ．，Ｐｒａｃｔｉｃｉｎｇ  ｅｘｔｅｎｓｉｏｎ  ｏｆ  ２４８  ＤＵＣ  ｏｐｔｉｃａｌ  ｌｉｔｈｏｇｒａｐｈｙ  ｕｓｉｎｇ  ｔｒｉｍ−ｍａｓｋ  ＰＳＭ（トリム・マスクＰＳＭを用いて２４８ｎｍ深紫外線リソグラフィーの拡張を実践する），ＳＰＩＥ（国際光学技術協会年次大会予稿集）Ｖｏｌ．３６７９，１０−１７（１９９９）
【非特許文献２】Ｓ．Ｒ．Ｊ．Ｂｒｕｅｃｋ，“Ｔｈｅｒｅ  ａｒｅ  ｎｏ  ｆｕｎｄａｍｅｎｔａｌ  ｌｉｍｉｔｓ  ｔｏ  ｏｐｔｉｃａｌｌｉｔｈｏｇｒａｐｈｙ”（光学リソグラフィーに基本的限界などない」ｐ．８５−１０９，Ｃｈａｐｔｅｒ  ５，Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｔｒｅｎｄｓ  ｉｎ  Ａｐｐｌｉｅｄ  Ｏｐｔｉｃｓ，Ａ．Ｈ．Ｇｕｅｎｔｈｅｒ編、ＳＰＩＥ  Ｐｒｅｓｓ．，２００２
【発明の開示】
【発明が解決しようとする課題】
【００２０】
以上のように、新規な二重露光方法の使用によってＣＭＯＳ設計を縮小する方法が求められる。この方法は、ゲート・ライン幅変化（バラツキ）の問題を直接的に攻略する。
【課題を解決するための手段】
【００２１】
本発明は、ＩＣ、例えばポリ・ゲート層となる膜の中の単一の層の中に、二組の異なる形状を形成する方法に関する。
【００２２】
本発明の特徴は、ポリ・ライン・パターン（トランジスタ・ゲートおよび局所相互接続）のための第一のパターンと、ポリ・コンタクト・パッドのための第二のパターンとに、露光を分離することである。
【００２３】
本発明の別の特徴は、第一のレジスト・パターンの露光および現像であり、第一の形状（ゲート）を有する一組のレジスト・ブロックが残される。次に、第一の工程でこのレジスト・ブロックをエッチングして薄いハードマスクとし、続いて、第二の組の形状（コンタクト・パッド）を有する第二のレジストの層を堆積および露光する。ハードマスク形状とレジスト形状との組み合わせから、最終的なエッチングされたポリ・パターンが生じる。
【発明を実施するための最良の形態】
【００２４】
二回以上の露光によって集積回路の中の構造物を構築すると、露光の間の位置決め誤差が関与することを避けられないことは、当分野の研究者には以前から知られていた。この誤差は通常の露光誤差より大きく、画像の間の重複を設計することによって、最悪の場合の位置決め誤差でも適切な画像、例えば、連続する導電性材料の細片を有する画像が形成されるように補償しなければならない。一般に、この手法は、単一の画像だけしかなかったら得られたと考えられる構成要素より大きな構成要素を最終的な構造物の中に作る。
【００２５】
従って、レジストの中の回折効果または非線形効果によって、露光されたフォトレジスト材料が意図された結果に似ていないとき、光学技術者は、マスクを経験的に調節して、フォトレジストの所定の部分に衝突する光子の量を減らすか、または増やしてきた。
【００２６】
図１のＡは、電界効果トランジスタのゲート電極となる水平ライン１００と、ライン１００と一緒にゲート電極用のコンタクト・パッドとなる長方形２０とを有するＳＲＡＭ（スタティック・ランダム・アクセス・メモリ回路）の部分の所望の（理想化された）結果の例を示す。
【００２７】
図１のＢは、現行の実際の作業で用いられるマスクの上の画像の概要１１０の例を示す。ゲート長方形１００の四隅の上の突起１０２は、マスクに対する経験的な調節であり、像形成されないと予測されている。曲線１１０は、現像されたレジストのぼやけた輪郭を示し、突起などの細部は失われているが、矢印１１２で示される区域でゲート電極が意図したよりはるかに広くなっている。図１のＡのライン１２が意図した幅を示す。記号１３０は、図１のＡに示したブロック２０の結果を示す。破線１３５は、図１のＢで再現されなかったブロック２０の直線ラインに対応する。所望の画像がこのように変形すると、ゲート幅の臨界寸法だけでなく、最終的な回路の動作速度にとって非常に重要であるチップ全体のライン幅変動にも影響を及ぼす。ゲート幅制御の欠如の基本的な理由は、通常のリソグラフィー・プロセスの分解能限界のため、ゲート・ラインとコンタクト・パッドとの交差点におけるコーナーが鋭くないことである。
【００２８】
図１のＣは、本発明による二つの異なる層の中の画像の二回の別々の露光のＰＲＯＬＩＴＨシミュレーション結果の例を示す。すなわち、図１のＡのライン１００とブロック２０とを別々に露光した。ソーセージ形の曲線１１０は変形しているが、設計者が慣れている予測可能な範囲である。詳しくは、変形は画像の短縮であり、最も重要な寸法である幅１１５は厳密に不変のままである。長さの収縮は、どんなものであろうと、予測可能である限り補償することができる。円１３０は、変形されたブロック２０（図１のＡ）の結果を表す。数記号１３５は、図１のＢにおけるような破線１３５の所望の結果を示す。
【００２９】
露光を分離することによって、図１のＢの手法に伴う問題であったゲート幅の定義の欠如をなくした。さらに、円１３０はライン１１０と交差し、ライン１１０は変形していない。
【００３０】
従って、本発明によれば、二回の露光の交差によって、ゲート線とコンタクト・パッドとの間に鋭いコーナーを有する優れたゲート・パターンが作り出された。正味の結果は、非常に均一なゲート・ライン幅、ひいては優れた電気的なゲート均一性である。
【００３１】
時代が進み、寸法が小さくなるにつれて、リソグラフィーの分野の研究者は、さまざまな方法で妥協しなければならない。引用されるエビハラ（Ｅｂｉｈａｒａ）らによる論文は、関連分野に用いられることを意図したラインを作製する手法の例を示す。これらのラインは相互作用せず、互いに隔離されていると考えられる集積回路の中の構造体を形成するという意味で独立している。
【００３２】
引用論文の範囲外である本発明の態様は、ブール解析を利用してゲート層パターン（多結晶シリコンまたは等価材料の）全体を、ゲート層パターンの第一の部分とゲート層パターンの第二の部分とに分離し、これらを利用してフォトレジスト層を分離することである。
【００３３】
図２のＡは、これらの画像を分離されたフォトレジスト層の中にて露光し、これらのレジスト層を別々に露光し、現像し、次にゲート材料をエッチング用のマスクとして両方とも同時に用いる状況に十分に適する、重なり合った構成の二つのレジスト形状２１０と２２０とのブールの「ＯＲ」による加法プロセスを示す。形状２３０は、ＯＲプロセスの結果の例を示す。
【００３４】
図２のＢは、第一の画像を露光し、エッチングしてハードマスクとした後、第二の画像を露光し、エッチングしてハードマスク層とし、二つの形状の重複部分（ＡＮＤ）だけである形状２４０を生じさせるプロセスに十分に適する、同じ構成の同じ二つのレジスト形状２１０と２２０とのブールの「ＡＮＤ］による対応するプロセスを示す。
【００３５】
図２のＣは、形状２５０と２６０とによる簡略化されたＯＲ機能の例を示し、ゲート・コンタクト・パッド２５０とゲート・ポリ・ライン２６０との交差を表す。結果は、回折によって導入される種類の変形を有し、形状２６５と形状２５５とが組み合わされている。
【００３６】
ＯＲの結果は二つの形状の外周辺部である。結果として得られるゲート・ポリ・ラインのゲート幅２６７は優れて一定であり、図１のＢの中の例にあった幅の増加はない。
【００３７】
図３は、逐次現像とそれに続く同時エッチングの簡略化工程の順序の例を示す。
【００３８】
前工程として、ポリ・ゲート層の最終的なパターン（ゲート層パターンと呼ばれる）を、ゲートとコンタクト・パッドとを含むブール形状に分離した。この分離は、ゲート層の複数の表現、例えばコンピュータの中に記憶された表現または紙に印刷された視覚表現の上で実行してもよい。これらの一方の形状をゲート・パターンの第一の部分と呼び、他方の形状をゲート・パターンの第二の部分と呼ぶ。ゲートと相互接続とを併せてポリ・ライン部分と呼び、ゲート・コンタクト用のパッドをポリパッド部分と呼ぶ。分離は回路レイアウト・ソフトウェア中に実装してもよく、あるいは、そのようなソフトウェアがまだ利用できなければ、手作業で実行してもよい。
【００３９】
図３のＡは、ポリシリコン・ゲート層２０を上に有する半導体基板１０を示す。また半導体基板１０とポリ・ゲート層２０との間にはゲート誘電体層（図示せず）が設けられている。反射防止層３０が現像されたフォトレジストの三つの島構造体３５を支持している。これらの島構造体３５は、第一のゲート層パターン、例えばゲート、で露光され、従来の方法で現像した。
【００４０】
図３のＢは、酸化して、ストリッピング化学物質に対して抵抗する、参照符号３５’で示される状態に変換することによる島構造３５の硬化の結果を示す。第二の反射防止層４０を使用して表面を平坦化し、第二のレジスト４５を第二のゲート層パターン、例えばゲートパッド、で露光し、現像する。
【００４１】
図３のＣは、現像されたレジストの島構造体３５’と４５とに対して選択的な二つの反射防止層３０と４０とのエッチングの様子を示す。レジストの島構造体３５’と４５とが重なる場合、結果はレジスト３５’と４５とによって定められる二つの区域のＯＲ関数であることに注意する。
【００４２】
図３のＤは、ポリ・ゲート・パターン層をエッチングした結果を示す。六つのフォトレジスト島構造体がポリ２０の中にパターンを定める四つのマスク区域を形成するように、二つのパターン層３５’と４５とが重なる点に注意すること。
【００４３】
図４は、ブール減算プロセスでゲート層をパターン形成する方法を示す。
【００４４】
図４のＡは、類似の基板１０と、ポリ層２０と、ハードマスク２５と、二つの開口部で露光され、パターン形成され、ハードマスク２５の中に区域を開くことになるフォトレジスト１３５の区域を示す。この一連の図で、層１３５は、用いられるフォトレジストと任意の反射防止層との両方を表す。
【００４５】
図４のＢは、ハードマスク２５をエッチングし、フォトレジストの第二の層１４５に二つの開口部をパターン形成した後の同じ区域を示す。
【００４６】
図４のＣは、フォトレジスト１４５をストリッピングし、ポリ層２０にハードマスク２５をエッチングして三つの開口部を形成するハードマスク２５の第二のエッチングの結果を示す。図４のＡおよびＢの四つのフォトレジスト開口部のうち二つが隣接し、一緒になってより大きな開口部を形成したことと、この例で用いられたフォトレジストがネガ型であった点に注意すること。ネガ型レジストを使用したのは、ハードマスクを使用したからであった。
【００４７】
単独の好ましい実施態様によって本発明を説明したが、以下の請求項の技術思想および範囲内にあるさまざまな実施態様において本発明を実施することができることは当業者には自明である。
【図面の簡単な説明】
【００４８】
【図１】Ａは、理想的な画像の組み合わせを示す。Ｂは、実際の露光区域のシミュレーションを示す。Ｃは、本発明によるシミュレーションを示す。
【図２】Ａは、ブール加法組み合わせを示す。Ｂは、ブール減法組み合わせを示す。Ｃは、本発明によるゲートとゲートパッドとの組み合わせを示す。
【図３】ＡからＤは、二つのゲート層パターンをポリ・ゲート層に転写する際の工程を示す。
【図４】ＡからＣは、二つの画像をハードマスク、次いでポリ・ゲート層に転写する際の工程を示す。
【図１】
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【図２】
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【図３】
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【図４】
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