(57)【特許請求の範囲】
【請求項１】
半導体層、第１電極、第２電極、第１絶縁膜、第２絶縁膜、第１フィールドプレート、および第２フィールドプレートを含み、
前記第１フィールドプレートおよび前記第２フィールドプレートは、それぞれ複数であり、
前記第１電極、前記第２電極および前記第１絶縁膜は、前記半導体層上に配置され、
前記第１絶縁膜は、前記第１電極と前記第２電極との間に配置され、
前記第１電極と前記第２電極とは、前記半導体層を介して電気的に接続され、
前記複数の第１フィールドプレートは、前記第１絶縁膜上における前記第１電極と前記第２電極との間に、前記第１電極から前記第２電極に向かう第１配列を形成するように相互に間隔を置いて配置され、
前記第２絶縁膜は、前記第１フィールドプレート上を覆うように形成され、
前記複数の第２フィールドプレートは、前記第１電極上方から前記第２絶縁膜上を通って前記第２電極上方に向かう第２配列を形成するように相互に間隔を置いて配置され、
前記第１配列および前記第２配列の一方は、複数であり、かつ、前記複数の配列における隣り合う２つの配列が、互い違いの状態であり、
前記第１フィールドプレートおよび前記第２フィールドプレートの一方は、前記互い違いの配列を形成する交互配列プレートであり、他方は非交互配列プレートであり、
前記第２配列の第１電極側末端における前記第２フィールドプレートは、前記第１電極およびそれに隣り合う前記第１フィールドプレートに重なるように配置され、
前記第２配列の第２電極側末端における前記第２フィールドプレートは、前記第２電極およびそれに隣り合う前記第１フィールドプレートに重なるように配置され、
前記第１フィールドプレートと、前記第２配列の第１電極側末端および第２電極側末端以外の前記第２フィールドプレートとは、それぞれ、フローティングフィールドプレートであり、
前記非交互配列プレートである前記フローティングフィールドプレートは、前記第２絶縁膜を介して、前記第１電極から前記第２電極への方向と垂直方向に隣り合う複数の前記交互配列プレートと重なり合うように配置され、
前記交互配列プレートである前記フローティングフィールドプレートは、前記第２絶縁膜を介して、前記第１電極から前記第２電極への方向に隣り合う２つの前記非交互配列プレートと重なり合うように配置されていることを特徴とする半導体装置。
【請求項２】
前記第２電極側から数えてｎ番目（ｎは２以上の整数）の前記非交互配列プレートに対し重なり合う前記交互配列プレートのうち、一部は、前記第１電極側から数えてｎ−１番目の前記非交互配列プレートに対し重なり合うように配置され、残部は、前記第２電極側から数えてｎ＋１番目の前記非交互配列プレートに対し重なり合うように配置されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記非交互配列プレートと前記交互配列プレートとの重なり部分における、前記第１電極から前記第２電極への方向の幅が、当該非交互配列プレートにおける、前記第１電極から前記第２電極への方向の幅の１／２以上であることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記第１電極および前記第２電極間の距離が、２〜５０μｍの範囲であることを特徴とする請求項１から３のいずれか一項に記載の半導体装置。
【請求項５】
前記半導体層を形成する半導体材料のバンドギャップが２．２ｅＶ以上であることを特徴とする請求項１から４のいずれか一項に記載の半導体装置。
【請求項６】
前記半導体層が、窒化物半導体、炭化シリコン、またはダイヤモンドから形成されていることを特徴とする請求項１から５のいずれか一項に記載の半導体装置。
【請求項７】
前記第２絶縁膜が、さらに前記第１電極上を覆うように形成され、
前記第２配列の第１電極側末端における前記第２フィールドプレートが、前記第２絶縁膜を介して前記第１電極に重なるように配置されていることを特徴とする請求項１から６のいずれか一項に記載の半導体装置。
【請求項８】
前記第２配列の第１電極側末端における前記第２フィールドプレートが、前記第１電極と短絡していることを特徴とする請求項１から６のいずれか一項に記載の半導体装置。
【請求項９】
前記第２絶縁膜が、さらに前記第２電極上を覆うように形成され、
前記第２配列の第２電極側末端における前記第２フィールドプレートが、前記第２絶縁膜を介して前記第２電極に重なるように配置されていることを特徴とする請求項１から８のいずれか一項に記載の半導体装置。
【請求項１０】
前記第２配列の第２電極側末端における前記第２フィールドプレートが、前記第２電極と短絡していることを特徴とする請求項１から８のいずれか一項に記載の半導体装置。
【請求項１１】
前記第１の電極が、ゲート電極であり、前記第２の電極が、ドレイン電極であり、
さらに、ソース電極を含み、
前記ソース電極は、前記半導体層上に配置され、
前記ゲート電極は、前記ソース電極と前記ドレイン電極との間に配置され、
電界効果トランジスタとして用いられることを特徴とする請求項１から１０のいずれか一項に記載の半導体装置。
【請求項１２】
さらに、ゲート絶縁膜を含み、前記ゲート電極が、前記ゲート絶縁膜を介して前記半導体層上方に配置されていることを特徴とする請求項１１記載の半導体装置。
【請求項１３】
前記第１フィールドプレートが、前記ゲート絶縁膜を介して前記第１絶縁膜上方に配置されていることを特徴とする請求項１２記載の半導体装置。
【請求項１４】
前記第２配列のゲート電極側末端における前記第２フィールドプレートが、前記ソース電極と短絡していることを特徴とする請求項１から７および９から１３のいずれか一項に記載の半導体装置。
【請求項１５】
前記第１の電極が、アノード電極であり、前記第２の電極が、カソード電極であり、ダイオードとして用いられることを特徴とする請求項１から１０のいずれか一項に記載の半導体装置。
【請求項１６】
請求項１から１５のいずれか一項に記載の半導体装置を含むことを特徴とする電子装置。
【請求項１７】
半導体層を形成する半導体層形成工程と、
前記半導体層上に、前記半導体層を介して電気的に接続されるように第１電極および第２電極を形成する電極形成工程と、
前記半導体層上に、前記第１電極と前記第２電極との間に配置されるように第１絶縁膜を形成する第１絶縁膜形成工程と、
前記第１絶縁膜上に第１フィールドプレートを形成する第１フィールドプレート形成工程と、
前記第１フィールドプレート上を覆うように第２絶縁膜を形成する第２絶縁膜形成工程と、
前記第１電極上方、前記第２絶縁膜上および前記第２電極上方に第２フィールドプレートを形成する第２フィールドプレート形成工程とを含み、
前記第１フィールドプレート形成工程および前記第２フィールドプレート形成工程において、
複数の前記第１フィールドプレートを、前記第１電極と前記第２電極との間に、前記第１電極から前記第２電極に向かう第１配列を形成するように相互に間隔を置いて配置し、
複数の前記第２フィールドプレートを、前記第１電極上方から前記第２絶縁膜上を通って前記第２電極上方に向かう第２配列を形成するように相互に間隔を置いて配置し、
前記第１フィールドプレートおよび前記第２フィールドプレートの一方を、前記第１電極から前記第２電極に向かう配列を複数有し、かつ、隣り合う２つの前記配列が、互い違いの状態である交互配列プレートとして形成し、他方を、非交互配列プレートとして形成し、
前記配列の第１電極側末端における前記第２フィールドプレートを、前記第１電極およびそれに隣り合う前記第１フィールドプレートに重なるように配置し、
前記配列の第２電極側末端における前記第２フィールドプレートは、前記第２電極およびそれに隣り合う前記第１フィールドプレートに重なるように配置し、
前記第１フィールドプレートと、前記第２配列の第１電極側末端および第２電極側末端以外の前記第２フィールドプレートとを、それぞれ、フローティングフィールドプレートとして形成し、
前記非交互配列プレートである前記フローティングフィールドプレートを、前記第２絶縁膜を介して、前記第１電極から前記第２電極への方向と垂直方向に隣り合う複数の前記交互配列プレートと重なり合うように配置し、
前記交互配列プレートである前記フローティングフィールドプレートを、前記第２絶縁膜を介して、前記第１電極から前記第２電極への方向に隣り合う２つの前記非交互配列プレートと重なり合うように配置することを特徴とする半導体装置の製造方法。
【請求項１８】
製造される前記半導体装置が、電界効果トランジスタであり、前記第１電極がゲート電極であり、前記第２電極がドレイン電極であり、
前記電極形成工程において、さらにソース電極を前記半導体層上に形成し、かつ、前記ゲート電極を前記ソース電極と前記ドレイン電極との間に配置することを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項１９】
製造される前記半導体装置が、ダイオードであり、前記第１の電極が、アノード電極であり、前記第２の電極が、カソード電極であることを特徴とする請求項１７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、電子装置、半導体装置の製造方法、および半導体装置の動作方法に関する。
【背景技術】
【０００２】
電界効果トランジスタ、ダイオード等の半導体装置は、各種電子装置に広く用いられ、種々の観点から研究開発がなされている。例えば、電界効果トランジスタ（ＦＥＴ）は、スイッチング素子等の電力制御用パワーデバイスとして、各種電子・電気機器の電源回路に広く用いられていることから、効率の良い機器の実現を目指して、低損失化・高耐圧化を試みる研究開発が盛んに行われている。例えば、特許文献１には、複数のフィールドプレート電極を用いて、電界集中の緩和、高耐圧化を実現する電界効果トランジスタ（ＦＥＴ）が開示されている。
【０００３】
図７に、特許文献１記載の、複数のフィールドプレート電極を用いた電界効果トランジスタ（ＦＥＴ）の断面構造を模式的に示す。図示のとおり、このＦＥＴにおいては、ｐ−基板９０１上にｎ−層９０２が形成され、さらにその上面に、第１絶縁膜ＬＡが形成されている。第１絶縁膜ＬＡの上面には、ｎ−層９０２の上方に、複数個の第１フローティングフィールドプレートＦＡ（ＦＡ１〜ＦＡ８）が形成されている。さらに、第１フローティングフィールドプレートＦＡの上には、第２絶縁膜ＬＢが形成されている。第２絶縁膜ＬＢの上面には、ｎ−層９０２の上方に、複数個の第２フローティングフィールドプレートＦＢ（ＦＢ１〜ＦＢ８）が形成されている。ここで、第１絶縁膜ＬＡの厚さをａ、第１フローティングフィールドプレートＦＡと第２フローティングフィールドプレートＦＢとの距離をｂとすると、ａ＞ｂを満たすように各々の絶縁膜と電極とが形成されている。
【０００４】
また、ドレイン電極９１１は、第１絶縁膜ＬＡ上に延びる部位ＤＡを有しており、この部分は通常の（フローティング状態ではない）フィールドプレートとして機能している。以下、当該部位を「第１ドレイン電極部ＤＡ」と称する。一方、ゲート電極９０８は、第１絶縁膜ＬＡ上に延びる部位ＧＡおよび第２絶縁膜ＬＢ上に延びる部位ＧＢを有しており、この部分も通常のフィールドプレートとして機能している。以下、両者をそれぞれ「第１ゲート電極部ＧＡ」および「第２ゲート電極部ＧＢ」と称する。
【０００５】
第１フローティングフィールドプレートＦＡおよび第２フローティングフィールドプレートＦＢは、フィールドプレート効果によって、ｎ−層９０２内の空乏層の拡がりを促進させる。個々の第１フローティングフィールドプレートＦＡおよび第２フローティングフィールドプレートＦＢは、第２絶縁膜ＬＢを介してコンデンサを形成している。最もゲート側の第１フローティングフィールドプレートＦＡ８は、第２絶縁膜ＬＢを介して第２ゲート電極部ＧＢとの間でコンデンサを形成している。これら多数のコンデンサは、ＦＥＴがオフ状態のときには、ドレイン電極９１１とソース電極９０６との間に印加される高電圧を分担して保持し、それによって、各々の第１フローティングフィールドプレートＦＡおよび第２フローティングフィールドプレートＦＢの電位が決まる。これによって、特定の電極のエッジ部に電界が集中するのを緩和し、ＦＥＴの高耐圧化が可能となる。
【０００６】
ここで、第１絶縁膜の厚さａが大きいため、第１絶縁膜中で等電位線の歪が緩和され、各第１フローティングフィールドプレートＦＡの下方で、ｎ−層９０２上面における電界集中が緩和される。また、第１フローティングフィールドプレートＦＡと第２フローティングフィールドプレートＦＢとの間の距離ｂが小さい。このため、第１フローティングフィールドプレートＦＡと第２フローティングフィールドプレートＦＢとで形成されるコンデンサにおいて高い容量結合効果が得られ、第２絶縁膜の分極化が促進される。それによって、各第１フローティングフィールドプレートＦＡの間の領域の下方で、ｎ−層９０２上部に空乏層が拡がりやすくなり、この部分での電界集中が緩和される。特許文献１によれば、これらの電界集中緩和効果によって、降伏臨界電界に対するマージンが大きくなり、ＦＥＴの高耐圧化が可能となる。
【０００７】
一方、ＦＥＴを高耐圧化する手段には、半導体材料として、シリコン（Ｓｉ）に替えて、窒化ガリウム（ＧａＮ）系半導体や炭化シリコン（ＳｉＣ）などのワイドギャップ半導体を用いる方法も知られている。これらワイドギャップ半導体材料は、シリコン（Ｓｉ）の１０倍以上の高い絶縁破壊電界を有する。このことから、電力制御用パワーデバイスの作製に適用する半導体材料として有望であり、近年、ワイドギャップ半導体材料を用いた電界効果トランジスタの実用化開発が盛んに行われている。例えば、特許文献２には、窒化ガリウム（ＧａＮ）を用いた電界効果トランジスタ（ＦＥＴ）に、フローティング電極を適用した構造が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−２０９９８３号公報
【特許文献２】特開２００７−１８０１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献２のＦＥＴでは、ゲート電極とドレイン電極との間の複数のフローティング電極（フローティングフィールドプレート電極、または単にフローティングフィールドプレートとも言う）は、同一平面上に一層のみ配置されている。この構造では、特許文献１のように、２層のフローティングフィールドプレートの間で容量結合が形成されることがないため、電界集中緩和およびそれによる高耐圧化に限界がある。
【００１０】
また、特許文献１のＦＥＴの構造においても、結合容量の向上には限界がある。第１フローティングフィールドプレートＦＡの電極幅（ゲート電極からドレイン電極方向の幅）ＷＦＡに対し、第１フローティングフィールドプレートＦＡと第２フローティングフィールドプレートＦＢとの重なり部分の幅（ゲート電極からドレイン電極方向の幅）ＷＡＢの比率またはＷＡＢの絶対値を一定以上大きくすることが困難なためである。ＷＡＢの絶対値を大きくするために、電極幅ＷＦＡを大きくすると、ゲート電極とドレイン電極との間に配置できるフローティングフィールドプレートの数が少なくなり、電界集中緩和効果が低減する。
【００１１】
そこで、本発明は、電界集中を緩和し、高い耐圧を得ることが可能な半導体装置、電子装置、半導体装置の製造方法、半導体装置の動作方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
前記目的を達成するために、本発明の半導体装置は、
半導体層、第１電極、第２電極、第１絶縁膜、第２絶縁膜、第１フィールドプレート、および第２フィールドプレートを含み、
前記第１フィールドプレートおよび前記第２フィールドプレートは、それぞれ複数であり、
前記第１電極、前記第２電極および前記第１絶縁膜は、前記半導体層上に配置され、
前記第１絶縁膜は、前記第１電極と前記第２電極との間に配置され、
前記第１電極と前記第２電極とは、前記半導体層を介して電気的に接続され、
前記複数の第１フィールドプレートは、前記第１絶縁膜上における前記第１電極と前記第２電極との間に、前記第１電極から前記第２電極に向かう第１配列を形成するように相互に間隔を置いて配置され、
前記第２絶縁膜は、前記第１フィールドプレート上を覆うように形成され、
前記複数の第２フィールドプレートは、前記第１電極上方から前記第２絶縁膜上を通って前記第２電極上方に向かう第２配列を形成するように相互に間隔を置いて配置され、
前記第１配列および前記第２配列の一方は、複数であり、かつ、前記複数の配列における隣り合う２つの配列が、互い違いの状態であり、
前記第１フィールドプレートおよび前記第２フィールドプレートの一方は、前記互い違いの配列を形成する交互配列プレートであり、他方は非交互配列プレートであり、
前記第２配列の第１電極側末端における前記第２フィールドプレートは、前記第１電極およびそれに隣り合う前記第１フィールドプレートに重なるように配置され、
前記第２配列の第２電極側末端における前記第２フィールドプレートは、前記第２電極およびそれに隣り合う前記第１フィールドプレートに重なるように配置され、
前記第１フィールドプレートと、前記第２配列の第１電極側末端および第２電極側末端以外の前記第２フィールドプレートとは、それぞれ、フローティングフィールドプレートであり、
前記非交互配列プレートである前記フローティングフィールドプレートは、前記第２絶縁膜を介して、前記第１電極から前記第２電極への方向と垂直方向に隣り合う複数の前記交互配列プレートと重なり合うように配置され、
前記交互配列プレートである前記フローティングフィールドプレートは、前記第２絶縁膜を介して、前記第１電極から前記第２電極への方向に隣り合う２つの前記非交互配列プレートと重なり合うように配置されていることを特徴とする。
【００１３】
本発明の電子装置は、本発明の半導体装置を含むことを特徴とする。
【００１４】
本発明の半導体装置の製造方法は、
半導体層を形成する半導体層形成工程と、
前記半導体層上に、前記半導体層を介して電気的に接続されるように第１電極および第２電極を形成する電極形成工程と、
前記半導体層上に、前記第１電極と前記第２電極との間に配置されるように第１絶縁膜を形成する第１絶縁膜形成工程と、
前記第１絶縁膜上に第１フィールドプレートを形成する第１フィールドプレート形成工程と、
前記第１フィールドプレート上を覆うように第２絶縁膜を形成する第２絶縁膜形成工程と、
前記第１電極上方、前記第２絶縁膜上および前記第２電極上方に第２フィールドプレートを形成する第２フィールドプレート形成工程とを含み、
前記第１フィールドプレート形成工程および前記第２フィールドプレート形成工程において、
複数の前記第１フィールドプレートを、前記第１電極と前記第２電極との間に、前記第１電極から前記第２電極に向かう第１配列を形成するように相互に間隔を置いて配置し、
複数の前記第２フィールドプレートを、前記第１電極上方から前記第２絶縁膜上を通って前記第２電極上方に向かう第２配列を形成するように相互に間隔を置いて配置し、
前記第１フィールドプレートおよび前記第２フィールドプレートの一方を、前記第１電極から前記第２電極に向かう配列を複数有し、かつ、隣り合う２つの前記配列が、互い違いの状態である交互配列プレートとして形成し、他方を、非交互配列プレートとして形成し、
前記配列の第１電極側末端における前記第２フィールドプレートを、前記第１電極およびそれに隣り合う前記第１フィールドプレートに重なるように配置し、
前記配列の第２電極側末端における前記第２フィールドプレートは、前記第２電極およびそれに隣り合う前記第１フィールドプレートに重なるように配置し、
前記第１フィールドプレートと、前記第２配列の第１電極側末端および第２電極側末端以外の前記第２フィールドプレートとを、それぞれ、フローティングフィールドプレートとして形成し、
前記非交互配列プレートである前記フローティングフィールドプレートを、前記第２絶縁膜を介して、前記第１電極から前記第２電極への方向と垂直方向に隣り合う複数の前記交互配列プレートと重なり合うように配置し、
前記交互配列プレートである前記フローティングフィールドプレートを、前記第２絶縁膜を介して、前記第１電極から前記第２電極への方向に隣り合う２つの前記非交互配列プレートと重なり合うように配置することを特徴とする。
【００１５】
本発明の半導体装置の動作方法は、前記第１の電極および前記第２の電極間に６００Ｖ以上の電圧を印加することを特徴とする、本発明の半導体装置または本発明の半導体装置の製造方法により製造された半導体装置の動作方法である。
【発明の効果】
【００１６】
本発明によれば、電界集中を緩和し、高い耐圧を得ることが可能な半導体装置、電子装置、半導体装置の製造方法、および半導体装置の動作方法を提供することができる。
【図面の簡単な説明】
【００１７】
【図１Ａ】本発明の第１の実施形態に係る半導体装置を上方から見たときの平面構成を模式的に示す平面図である。
【図１Ｂ】図１Ａの半導体装置のＡ−Ａ’部における断面構成を模式的に示す断面図である。
【図１Ｃ】図１Ａの半導体装置のＢ−Ｂ’部における断面構成を模式的に示す断面図である。
【図１Ｄ】本発明の第１の実施形態に係る半導体装置の変形例の断面構成を模式的に示す断面図である。
【図２Ａ】本発明の第２の実施形態に係る電界効果トランジスタ（ＦＥＴ）を上方から見たときの平面構成を模式的に示す平面図である。
【図２Ｂ】図２Ａの電界効果トランジスタ（ＦＥＴ）のＡ−Ａ’部における断面構成を模式的に示す断面図である。
【図２Ｃ】図２Ａの電界効果トランジスタ（ＦＥＴ）のＢ−Ｂ’部における断面構成を模式的に示す断面図である。
【図２Ｄ】本発明の第２の実施形態に係るＦＥＴの変形例の断面構成を模式的に示す断面図である。
【図２Ｅ】本発明の第２の実施形態に係るＦＥＴの別の変形例の断面構成を模式的に示す断面図である。
【図２Ｆ】本発明の第２の実施形態に係るＦＥＴのさらに別の変形例の断面構成を模式的に示す断面図である。
【図２Ｇ】本発明の第２の実施形態に係るＦＥＴのさらに別の変形例の断面構成を模式的に示す断面図である。
【図２Ｈ】本発明の第２の実施形態に係るＦＥＴのさらに別の変形例の断面構成を模式的に示す断面図である。
【図２Ｉ】本発明の第２の実施形態に係るＦＥＴのさらに別の変形例を上方から見たときの平面構成を模式的に示す平面図である。
【図２Ｊ】図２ＩのＦＥＴのＡ−Ａ’部における断面構成を模式的に示す断面図である。
【図２Ｋ】図２ＩのＦＥＴのＢ−Ｂ’部における断面構成を模式的に示す断面図である。
【図３Ａ】本発明の第３の実施形態に係る電界効果トランジスタ（ＦＥＴ）を上方から見たときの構成を模式的に示す平面図である。
【図３Ｂ】本発明の第３の実施形態に係る電界効果トランジスタ（ＦＥＴ）のＡ−Ａ’部における断面構成を模式的に示す断面図である。
【図３Ｃ】本発明の第３の実施形態に係る電界効果トランジスタ（ＦＥＴ）のＢ−Ｂ’部における断面構成を模式的に示す断面図である。
【図４】本発明の第４の実施形態に係る電界効果トランジスタ（ＦＥＴ）の概略構成例を模式的に示す平面図である。
【図５Ａ】本発明の第５の実施形態に係る電界効果トランジスタ（ＦＥＴ）を上方から見たときの構成を模式的に示す平面図である。
【図５Ｂ】図５Ａの電界効果トランジスタ（ＦＥＴ）のＡ−Ａ’部における断面構成を模式的に示す断面図である。
【図５Ｃ】図５Ａの電界効果トランジスタ（ＦＥＴ）のＢ−Ｂ’部における断面構成を模式的に示す断面図である。
【図５Ｄ】本発明の第５の実施形態に係るＦＥＴの変形例を上方から見たときの構成を模式的に示す平面図である。
【図５Ｅ】図５ＤのＦＥＴのＡ−Ａ’部における断面構成を模式的に示す断面図である。
【図５Ｆ】図５ＤのＦＥＴのＢ−Ｂ’部における断面構成を模式的に示す断面図である。
【図６Ａ】本発明の第６の実施形態に係る電界効果トランジスタ（ＦＥＴ）を上方から見たときの構成を模式的に示す平面図である。
【図６Ｂ】本発明の第６の実施形態に係る電界効果トランジスタ（ＦＥＴ）のＡ−Ａ’部における断面構成を模式的に示す断面図である。
【図６Ｃ】本発明の第６の実施形態に係る電界効果トランジスタ（ＦＥＴ）のＢ−Ｂ’部における断面構成を模式的に示す断面図である。
【図６Ｄ】本発明の第６の実施形態に係る電界効果トランジスタ（ＦＥＴ）のＣ−Ｃ’部における断面構成を模式的に示す断面図である。
【図６Ｅ】本発明の第６の実施形態に係る電界効果トランジスタ（ＦＥＴ）のＤ−Ｄ’部における断面構成を模式的に示す断面図である。
【図７】特許文献１に記載の電界効果トランジスタ（ＦＥＴ）の概略構成例を模式的に示す断面図である。
【発明を実施するための形態】
【００１８】
以下、本発明について、さらに具体的に説明する。
【００１９】
本発明において「接合」とは、直接接触した状態でも良いし、他の構成要素を介してつなぎ合わされた状態でも良い。電極が半導体層と接合している状態とは、例えば、ソース電極、ドレイン電極もしくはゲート電極が半導体層に直接接触している状態、または、ゲート電極がゲート絶縁膜を介して半導体層とつなぎ合わされた状態等がある。また、「オーミック接触」または「ショットキー接触」という場合は、直接接触した状態でも良いし、他の構成要素を介してつなぎ合わされた状態でも良い。例えば、電極と半導体層とがオーミック接触またはショットキー接触している状態とは、前記電極と前記半導体層とが、直接接触した状態でも良いし、他の半導体層等を介してつなぎ合わされた状態でも良い。また、本発明において「電気的に接続」とは、電気的に何らかの相互作用が可能な状態であれば良い。より具体的には、「電気的に接続」は、直接接触した状態でも良いし、他の構成要素を介してつなぎ合わされた状態でも良く、通電可能な状態でも良いし、絶縁膜等を介して電気的な相互作用が可能な状態でも良い。前記第１電極と前記第２電極が、前記半導体層を介して電気的に接続されている状態は、例えば、前記第１電極と第２電極のそれぞれが、前記半導体層と直接接触している状態、または、前記第１電極と第２電極の一方が前記半導体層と直接接触し、他方がゲート絶縁膜を介して前記半導体層とつなぎ合わされた状態等がある。
【００２０】
また、本発明において、「上に」または「上方に」は、特に断らない限り、上面に直接接触している状態でも良いし、間に他の構成要素等が存在していても良い。同様に、「下に」または「下方に」も同様とする。また、「上面に」は、上面に直接接触している状態を指す。「下面に」も同様とする。本発明の半導体装置において、「上」「上方」とは、特に断らない限り、前記半導体層において、前記第１電極、前記第２電極、前記第１絶縁膜、前記第２絶縁膜、前記第１フィールドプレート、および前記第２フィールドプレートが形成された面側を指す。本発明の半導体装置の各構成要素において、「上面」は、特に断らない限り、前記「上」または「上方」側の面を指す。
【００２１】
また、本発明において、「組成」および「組成比」とは、例えば、ＡｌｘＧａ１−ｘＮの組成で表される半導体層において、ｘの数値を「Ａｌ組成比」というものとする。また、本発明において、一つの半導体層と他の半導体層との組成を比較する場合、導電性を発現させるための不純物（ドーパント）は、半導体層を構成する元素として考慮しないものとする。例えば、ｐ型ＧａＮ層とｎ型ＧａＮ層とは、不純物（ドーパント）が異なるが、組成は同一であるものとする。また、例えば、ｎ型ＧａＮ層と、不純物濃度がさらに高いｎ＋ＧａＮ層とがあった場合、それらの組成は同一であるものとする。また、本発明において、「距離」は、特に断らない限り、最短距離をいう。例えば、「前記第１電極と前記第２電極との間の距離」は、前記第１電極と前記第２電極とを結ぶ最短の線分の長さ、すなわち、前記第１電極と前記第２電極との間の最短距離をいう。
【００２２】
以下、本発明の実施形態について、図面に基づいて説明する。ただし、以下の実施形態は例示であり、本発明を限定しない。各図面において、同様な構成要素には同様の符号を付し、重複する部分は適宜説明を省略する場合がある。各図面は例示的な模式図であり、各部の寸法比等は実物とは異なる場合がある。
【００２３】
［第１の実施形態］
本発明の第１の実施形態について、図１を参照しながら説明する。
【００２４】
図１Ａ〜Ｃに、本実施形態の半導体装置（素子）の構造を模式的に例示する。図１Ａは平面図、図１Ｂは、図１Ａの（Ａ−Ａ’）方向に見た断面図、図１Ｃは、図１Ａの（Ｂ−Ｂ’）方向に見た断面図である。
【００２５】
図１ＢおよびＣに示すとおり、この半導体装置は、半導体層１０７〜１０９と、第１電極１０２と、第２電極１０３と、第１絶縁膜１０５と、第２絶縁膜１０６と、第１フィールドプレートＦＡ（ＦＡ１〜ＦＡ６）と、第２フィールドプレートＦＢ（ＦＢ１〜ＦＢ７）とを含む。これらは、全て、基板１１０上に形成されている。すなわち、まず、基板１１０上には、バッファ層１０９、チャネル層１０８およびキャリア供給層１０７がこの順序で積層されている。バッファ層１０９、チャネル層１０８およびキャリア供給層１０７は、本発明の半導体装置における「半導体層」に相当する。第１電極１０２、第２電極１０３および第１絶縁膜１０５は、前記半導体層上に形成され、第１絶縁膜１０５は、第１電極１０２と第２電極１０３との間に配置されている。図１の半導体装置においては、図示のとおり、キャリア供給層１０７の上の一端に第１電極１０２が形成され、キャリア供給層１０７の上の他端に第２電極１０３が形成されている。第１絶縁膜１０５は、第１電極１０２および第２電極１０３の間のキャリア供給層１０７上に形成されている。第１電極１０２と第２電極１０３とは、半導体層１０７〜１０９を介して電気的に接続されている。第１フィールドプレートＦＡは、複数（図１では、ＦＡ１〜ＦＡ６の６個）である。前記複数の第１フィールドプレートＦＡは、第１絶縁膜１０５上における第１電極１０２と第２電極１０３との間に、相互に間隔を置いて配置されている。第２絶縁膜１０６は、第１フィールドプレートＦＡ上を覆うように形成されている。また、図１Ａ〜Ｃでは、第２絶縁膜１０６は、さらに、第１電極１０２および第２電極１０３上を覆うように形成されている。図１Ａ〜Ｃでは、第１フィールドプレート上を覆う第２絶縁膜１０６と、第１電極１０２および第２電極１０３上を覆う第２絶縁膜１０６とが一体に形成されている。ただし、本発明の半導体装置は、これに限定されず、第１フィールドプレート上を覆う第２絶縁膜と、第１電極および第２電極上を覆う第２絶縁膜とが別個に（分離して）形成されていても良い。また、例えば、第１電極上を覆う第２絶縁膜、および、第２電極上を覆う第２絶縁膜は、それぞれ、あっても良いが、なくても良い。図１Ａ〜Ｃにおいて、第２フィールドプレートＦＢは、複数（図１では、ＦＢ１〜ＦＢ７の７個）である。前記複数の第２フィールドプレートＦＢは、第１電極１０２上方から第２絶縁膜上を通って第２電極１０３上方までの間に、相互に間隔を置いて配置されている。
【００２６】
図１Ａ〜Ｃに示すとおり、第１フィールドプレートＦＡ１〜ＦＡ６は、第１電極１０２から第２電極１０３に向かう配列（第１配列）を形成している。図１Ａ〜Ｃにおいて、第１フィールドプレートは、本発明における、前記「非交互配列プレート」に相当する。また、図１Ａ〜Ｃに示すとおり、第２フィールドプレートＦＢ１〜ＦＢ７は、第１電極１０２上方から第２絶縁膜１０６上を通って第２電極１０３上方に向かう配列（第２配列）を複数有し、かつ、隣り合う前記２つの配列（第２配列）が、互い違いの状態である。図１Ａ〜Ｃにおいて、第２フィールドプレートは、本発明における、前記「交互配列プレート」に相当する。前記第２配列の第１電極１０２側末端における第２フィールドプレートＦＢ７は、第１電極１０２およびそれに隣り合う第１フィールドプレートＦＡ６に重なるように配置されている。図１Ａ〜Ｃの半導体装置においては、第２フィールドプレートＦＢ７は、第１電極１０２および第１フィールドプレートＦＡ６に対し、第２絶縁膜１０６を介して重なっている。前記第２配列の第２電極１０３側末端における第２フィールドプレートＦＢ１は、第２電極１０３およびそれに隣り合う第１フィールドプレートＦＡ１に重なるように配置されている。図１Ａ〜Ｃの半導体装置においては、第２フィールドプレートＦＢ１は、第２電極１０３および第１フィールドプレートＦＡ１に対し、第２絶縁膜１０６を介して重なっている。第１フィールドプレートＦＡ１〜ＦＡ６と、前記第２配列の第１電極側末端および第２電極側末端以外の第２フィールドプレートＦＢ２〜ＦＢ６とは、それぞれ、フローティングフィールドプレートである。また、図１Ａ〜Ｃの半導体装置では、前記第２配列の第１電極側末端および第２電極側末端の第２フィールドプレートＦＢ１およびＦＢ７も、フローティングフィールドプレートである。本実施形態では、前記「非交互配列プレート」である前記フローティングフィールドプレートすなわち第１フィールドプレートＦＡ１〜ＦＡ６は、前記第２絶縁膜を介して、第１電極１０２から第２電極１０３への方向と垂直方向に隣り合う複数の前記「交互配列プレート」すなわち第２フィールドプレートＦＢと重なり合うように配置されている。第１フィールドプレートＦＡ１〜ＦＡ６は、第１電極１０２および第２電極１０３に重ならない。前記「交互配列プレート」である前記フローティングフィールドプレートすなわち第２フィールドプレートＦＢ２〜ＦＢ６は、前記第２絶縁膜を介して、第１電極１０２から第２電極１０３への方向に隣り合う２つの前記「非交互配列プレート」すなわち第１フィールドプレートＦＡと重なり合うように配置されている。第２フィールドプレートＦＢ２〜ＦＢ６は、第１電極１０２および第２電極１０３に重ならない。
【００２７】
本実施形態では、図１Ａに示す通り、第２電極１０３側から数えてｎ番目（ｎは２以上の整数）の第１フィールドプレートＦＡの上方に、前記第２絶縁膜を介して、２個の第２フィールドプレートＦＢが重なっている。そのうち一方の第２フィールドプレートＦＢは、第２電極１０３側から数えてｎ番目の第１フィールドプレートＦＡおよびｎ−１番目の第１フィールドプレートＦＡに重なり、他方の第２フィールドプレートＦＢは、ｎ番目の第１フィールドプレートＦＡおよびｎ＋１番目の第１フィールドプレートＦＢに重なるというように、第２電極１０３から第１電極１０２に向かう方向に沿って、各々の第２フィールドプレートＦＢが互い違いに配置されている。このような配置により、半導体装置の電界集中緩和効果および高耐圧化効果がいっそう優れたものとなる。ただし、このような配置は、第１フィールドプレートおよび第２フィールドプレートの好ましい配置の一例であり、本発明の半導体装置は、これに限定されない。本実施形態の半導体装置では、フィールドプレートのこのような配置により、第２電極１０３と第１電極１０２との間は、第１フィールドプレートＦＡおよび第２フィールドプレートＦＢを介して、複数のコンデンサが直列に接続された状態となっている。すなわち、図示のとおり、第２電極１０３→ＦＢ１→ＦＡ１→ＦＢ２→ＦＡ２→ＦＢ３→ＦＡ３→ＦＢ４→ＦＡ４→ＦＢ５→ＦＡ５→ＦＢ６→ＦＡ６→ＦＢ７→第１電極１０２という順で、各々隣り合う２つの電極間のコンデンサにより、容量結合が形成されている。これら直列に接続された多数のコンデンサは、半導体装置がオフ状態のときには、第２電極１０３と第１電極１０２との間に印加される高電圧を分担して保持する。これにより、各々の第１フィールドプレートＦＡおよび第２フィールドプレートＦＢの電位が決まる。このようにして、特定の電極のエッジ部への電界集中が緩和され、半導体装置の高耐圧化が可能となる。
【００２８】
なお、本発明の半導体装置の前記第１フィールドプレートおよび前記第２フィールドプレートにおいて、前記第２配列における第１電極側末端および第２電極側末端の前記第２フィールドプレート以外は、前記のとおり、フローティングフィールドプレートである。図１Ａ〜Ｃの半導体装置においては、前記第２配列における第１電極側末端および第２電極側末端の前記第２フィールドプレートも、フローティングフィールドプレートである。しかし、後述するように、本発明の半導体装置では、前記第２配列における第１電極側末端および第２電極側末端の前記第２フィールドプレートは、フローティングフィールドプレートであっても良いし、いずれかの電極と短絡した（フローティングフィールドプレートでない）フィールドプレートであっても良い。前記第１電極側末端の第２フィールドプレートが、前記第１電極と短絡している場合において、前記第１電極上が前記第２絶縁膜に覆われていなくても良い。また、前記第２電極側末端の第２フィールドプレートが、前記第２電極と短絡している場合において、前記第２電極上が前記第２絶縁膜に覆われていなくても良い。
【００２９】
本発明の半導体装置において、前記非交互配列プレートと前記交互配列プレートとの重なり部分における、前記第１電極から前記第２電極への方向の幅は、特に制限されないが、結合容量のさらなる向上の観点からは、なるべく広いことが好ましい。本実施形態および後述の各実施形態で述べるように、本発明の半導体装置の構造によれば、前記重なり部分における、前記第１電極から前記第２電極への方向の幅を広く取りやすい。前記重なり部分における、前記第１電極から前記第２電極への方向の幅は、後述するように、当該非交互配列プレートにおける、前記第１電極から前記第２電極への方向の幅の１／２以上であることが好ましい。前記重なり部分における、前記第１電極から前記第２電極への方向の幅は、当該非交互配列プレートにおける、前記第１電極から前記第２電極への方向の幅に等しいことが特に好ましい。なお、本実施形態においては、前記「非交互配列プレート」が、前記第１フィールドプレートであり、前記「交互配列プレート」が、前記第２フィールドプレートである。ただし、本発明はこれに限定されず、前記「非交互配列プレート」が、前記第２フィールドプレートであり、前記「交互配列プレート」が、前記第１フィールドプレートであっても良い。
【００３０】
本実施形態の半導体装置では、図示のとおり、第１フィールドプレートＦＡと第２フィールドプレートＦＢとの重なり部分の幅（第１電極から第２電極への方向の幅）をＷＡＢ、当該第１フィールドプレートの電極幅（第１電極から第２電極への方向の幅）をＷＦＡとしたとき、ＷＡＢ＝ＷＦＡとなる。すなわち、第１フィールドプレートＦＡの電極幅ＷＦＡ全体を第２フィールドプレートＦＢが覆うように配置されている。ただし、前記のとおり、本発明の半導体装置は、これに限定されない。
【００３１】
フィールドプレート同士の容量結合により、電界集中緩和効果を得るためには、各々の電極間のコンデンサにおける結合容量をなるべく大きくすることが好ましい。本実施形態の半導体装置のフィールドプレートの配置によれば、従来技術に比べて、結合容量を、例えば２〜５倍に高めることも可能である。一例として、図１の半導体装置において、第１電極１０２と第２電極１０３との間の距離を１３μｍとし、各第１フィールドプレートＦＡの電極幅ＷＦＡと、各々の第１フィールドプレート同士の間隔とを同じになるように配置したと仮定する。この場合、第１フィールドプレートＦＡの電極幅ＷＦＡは１μｍとなる。従って、本実施形態のフィールドプレートの配置によれば、第１フィールドプレートＦＡと第２フィールドプレートＦＢとの重なり部分の幅ＷＡＢが、第１フィールドプレートＦＡの電極幅ＷＦＡと等しい（ＷＡＢ＝ＷＦＡ）ため、重なり部分の幅ＷＡＢは１μｍとなる。一方、特許文献１のＦＥＴ（半導体装置）では、図７に示した通り、１つの第１フローティングフィールドプレートＦＡの上部に、隣り合う２つの第２フローティングフィールドプレートが重なる構成となっている。このため、同図の半導体装置では、プロセスの制約上、隣り合う２つの第２フィールドプレート間の距離を十分大きくする必要がある。したがって、同図の半導体装置では、第１フローティングフィールドプレートＦＡの電極幅ＷＦＡが１μｍの場合には、重なり部分の幅ＷＡＢは、０．２μｍ程度以上に大きくすることは困難である。すなわち、この場合、本実施形態による重なり部分の幅ＷＡＢは、図７の半導体装置に比べて５倍大きいことになり、これにより、結合容量を大幅に高めることが可能となる。
【００３２】
さらに、種々の電極寸法に関して、シミュレーションによる結合容量の見積りを行った結果、本実施形態のフィールドプレートの配置によれば、前記のとおり、従来技術に比べて、結合容量を、例えば２〜５倍に高めることも可能である。ただし、この計算結果は例示であり、本発明を何ら限定しない。
【００３３】
本発明の半導体装置において、前記半導体層を形成する半導体材料のバンドギャップが２．２ｅＶ以上であることが好ましい。なお、以下、バンドギャップが２．２ｅＶ以上である半導体材料を、単に「ワイドギャップ半導体」ということがある。本発明において、前記ワイドギャップ半導体のバンドギャップは、より好ましくは、２．５ｅＶ以上であり、さらに好ましくは、２．８ｅＶ以上である。本発明の半導体装置において、前記半導体層が、窒化物半導体、炭化シリコン（ＳｉＣ）、またはダイヤモンド（Ｃ）から形成されていることがより好ましい。前記窒化物半導体としては、III族窒化物半導体がさらに好ましい。前記III族窒化物半導体としては、例えば、ＧａＮ、ＡｌＧａＮ、ＡｌＮ、ＩｎＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮ等が挙げられる。例えば、図１Ａ〜Ｃに示す半導体装置において、バッファ層１０９、チャネル層１０８およびキャリア供給層１０７の形成材料は、特に制限されないが、窒化物半導体が好ましく、III族窒化物半導体がより好ましい。チャネル層１０８の形成材料は、特に制限されないが、例えば、ＧａＮから形成されていても良い。キャリア供給層１０７の形成材料は、特に制限されないが、例えば、ＡｌＧａＮから形成されていても良い。
【００３４】
本発明の半導体装置における前記半導体層の形成材料は、ワイドギャップ半導体のみには限定されないが、ワイドギャップ半導体である場合には、電界集中緩和および高耐圧化の観点から、特に有利な効果を奏することができる。具体的には、以下のとおりである。
【００３５】
前記のとおり、２層以上のフローティングフィールドプレートを有する半導体装置の構造としては、例えば、特許文献１に記載の構造（図７）がある。例えば、特許文献２のような、ＧａＮ（ワイドギャップ半導体）を用いたＦＥＴにおいて、特許文献１のように、２層以上にフローティングフィールドプレートを設ければ、より効果的に耐圧を向上できると考えられる。しかし、実際には、２層以上にフローティングフィールドプレートを設ける構造は、窒化物半導体（例えばＧａＮ）、炭化シリコン（ＳｉＣ）、ダイヤモンド（Ｃ）などのワイドギャップ半導体材料を用いた半導体装置に適用するには、以下のような問題がある。
【００３６】
ワイドギャップ半導体材料は、シリコン（Ｓｉ）に比べて１０倍以上の高い絶縁破壊電界を有する。このため、ワイドギャップ半導体材料でシリコン（Ｓｉ）の半導体装置と同じ耐圧の半導体装置を実現するには、電極間距離（例えば、ゲート電極とドレイン電極との間の距離、またはアノード電極とカソード電極との間の距離）を小さくする必要がある。このように電極間距離を小さくすることで、シリコン（Ｓｉ）の半導体装置に比べ、同じ耐圧でオン抵抗が低減できるという効果が得られる。しかし、ゲート電極とドレイン電極との間の距離が小さくなることで、２層以上のフローティングフィールドプレート電極を効果的に配置することが難しくなる。
【００３７】
例えば、中耐圧領域の電力制御用パワーデバイスとして代表的な耐圧６００Ｖを実現する場合、シリコン（Ｓｉ）ＦＥＴでは、ゲート電極とドレイン電極との間の距離は、例えば７０〜１００μｍ程度に設計される。このゲート電極とドレイン電極との間に、図７と同様に８個の第１フローティングフィールドプレートＦＡ（ＦＡ１〜ＦＡ８）を配置すると仮定する。さらに、各第１フローティングフィールドプレートＦＡ（ＦＡ１〜ＦＡ８）の電極幅ＷＦＡと、各々の第１フィールドプレート同士の間隔ＳＦＡとを、ＷＦＡ＝ＳＦＡとなるように配置すると仮定する。この場合、第１フローティングフィールドプレートＦＡの電極幅ＷＦＡは、４〜６μｍ程度となる。
【００３８】
ここで、第１フローティングフィールドプレートＦＡの上方に、第２フローティングフィールドプレートＦＢを設けることを考える。前記のように、効果的に耐圧を向上するには、第１フローティングフィールドプレートＦＡと第２フローティングフィールドプレートＦＢとで形成されるコンデンサにおいて高い容量結合効果を得ることが好ましい。高い容量結合効果を得るためには、このコンデンサの容量を大きくする必要がある。そのためには、図７のＦＥＴにおいて、第１フローティングフィールドプレートＦＡと第２フローティングフィールドプレートＦＢとが互いにエッジ部で重なり合うように形成し、重なり部分の幅ＷＡＢをできるだけ大きくする必要がある。前記６００Ｖ耐圧シリコン（Ｓｉ）ＦＥＴの例では、第１フローティングフィールドプレートＦＡの電極幅ＷＦＡが４〜６μｍと比較的大きいため、重なり部分の幅ＷＡＢを１μｍ程度まで大きくすることは容易である。
【００３９】
次に、ワイドギャップ半導体材料を用いた半導体装置に同様の２層のフローティングフィールドプレートを適用する場合を考える。前記のとおり、ワイドギャップ半導体材料は、シリコン（Ｓｉ）に比べて１０倍以上高い絶縁破壊電界を有する。このため、同じ耐圧６００Ｖを実現するのに、電極間距離（例えば、ゲート電極とドレイン電極との間の距離、またはアノード電極とカソード電極との間の距離）は、例えば、シリコン半導体装置の約１０分の１程度まで、短くすることができる。前記電極間距離は、より具体的には、例えば７〜１０μｍ程度とすることができる。このような短い電極間距離の中に、上記６００Ｖ耐圧シリコン（Ｓｉ）ＦＥＴの例と同様に、８個の第１フローティングフィールドプレートＦＡを配置すると、その電極幅ＷＦＡは、０．４〜０．６μｍと極めて小さくなってしまう。このため、前記重なり部分の幅ＷＡＢは、０．１μｍ程度と小さくせざるを得ない。その結果、第１フローティングフィールドプレートＦＡと第２フローティングフィールドプレートＦＢとで形成されるコンデンサにおいて十分な容量結合効果が得られない。したがって、フローティングフィールドプレートを設けたことによる高耐圧化効果を得るのが難しくなる。
【００４０】
前記重なり部分の幅ＷＡＢを大きくするためには、第１フローティングフィールドプレートＦＡおよび第２フローティングフィールドプレートＦＢの数を減らして、電極幅ＷＦＡを大きくすることが考えられる。しかしながら、例えば、電極幅ＷＦＡを上記６００Ｖ耐圧シリコン（Ｓｉ）ＦＥＴの例と同程度の４μｍにした場合、ゲート電極とドレイン電極との間には、第１フローティングフィールドプレートＦＡを１個しか配置できない。したがって、第１フローティングフィールドプレートＦＡによる電界集中緩和効果が低くなってしまう。
【００４１】
以上述べたように、ワイドギャップ半導体材料を用いた半導体装置では、結合容量向上と電界集中緩和効果向上との両立が困難なため、高耐圧化に限界がある。これは、フローティングフィールドプレートの配置の関係上、電極幅ＷＦＡまたはＷＦＢに対する前記重なり部分の幅ＷＡＢの比率またはＷＡＢの絶対値を、一定以上大きくすることが困難なためである。これに対し、本発明の半導体装置では、例えば、前述のとおり、前記重なり部分の幅ＷＡＢを、電極幅ＷＦＡの１／２以上とすることができる。また、例えば、図１Ａ〜Ｃのように、前記重なり部分の幅ＷＡＢを、電極幅ＷＦＡと等しくすることもできる。なお、本実施形態では、第１フィールドプレートＦＡが前記「非交互配列プレート」である。このため、例えば、前記のとおり、前記重なり部分の幅ＷＡＢを、第１フィールドプレートＦＡの電極幅ＷＦＡの１／２以上とすることが好ましく、ＷＦＡと等しくすることが特に好ましい。本発明では、例えば、後述の実施形態５のように、第２フィールドプレートＦＢが前記「非交互配列プレート」であっても良い。この場合、前記重なり部分の幅ＷＡＢが、前記第２フィールドプレートにおける、前記第１電極から前記第２電極への方向の幅ＷＦＢの１／２以上であることが好ましく、ＷＦＢと等しいことが特に好ましい。このように、非交互配列プレートの電極幅であるＷＦＡまたはＷＦＢに対し、前記重なり部分の幅ＷＡＢの比率を大きくすることで、大きい結合容量および高い電界集中緩和効果を得て、高耐圧化を実現することができる。
【００４２】
なお、以上において説明した、大きい結合容量および高い電界集中緩和効果を得て高耐圧化を実現することができるという効果については、前記半導体層の形成材料がワイドギャップ半導体である場合に限定されない。すなわち、本発明の半導体装置は、前記半導体層の形成材料によらず、前記第１電極および前記第２電極間の距離が短いことが好ましい。本発明の半導体装置は、前記電極間距離が短い場合に、電界集中緩和および高耐圧化の観点から、特に有利な効果を奏することができるためである。言い換えると、本発明の半導体装置の構造によれば、電界集中緩和による高耐圧化の効果が得られるため、電極間距離を短くしてオン抵抗を低くしても、高耐圧が得やすい。本発明の半導体装置において、前記第１電極および前記第２電極間の距離は、特に制限されないが、好ましくは、２〜５０μｍの範囲であり、より好ましくは、３〜４０μｍの範囲であり、特に好ましくは、４〜３０μｍの範囲である。
【００４３】
本発明の半導体装置は、どのような製造方法により製造しても良いが、前述した本発明の製造方法により製造することが好ましい。各工程における条件等は、例えば、一般的な半導体装置の製造方法等を参考にして適宜設定できる。
【００４４】
前記第１および第２フィールドプレートの形成は、例えば、光学露光とリフトオフ処理を用いて行うことができる。より具体的には、例えば、前記フィールドプレート形成工程において、前記絶縁膜上にレジストを形成し、前記フィールドプレート形成予定部位に形成された前記レジストを光学露光および現像により除去して前記フィールドプレートのパターンを形成し、前記フィールドプレートのパターン上に前記フィールドプレートの材料を、例えば、蒸着等により形成し、前記レジストおよびその上に形成された前記フィールドプレート材料をリフトオフ処理により除去する。なお、前記光学露光に代えて、電子ビーム露光等の、他の任意の露光方法を用いても良い。ただし、さほど微細なパターン加工が必要でなければ、光学露光が簡便で好ましい。
【００４５】
また、前記第１および第２フィールドプレートの形成は、例えば、スパッタ法、光学露光およびイオンミリングを用いて行うこともできる。より具体的には、例えば、前記フィールドプレート形成工程において、前記絶縁膜上に、スパッタ法により前記フィールドプレートの材料を形成し、前記フィールドプレート材料上にレジストを形成し、前記フィールドプレート形成予定部位以外に形成された前記レジストを光学露光および現像により除去し、前記レジストで覆われていない部位の前記フィールドプレート材料をイオンミリングにより除去し、さらに前記レジストを除去する。なお、前記フィールドプレート材料の形成方法は、前記スパッタ法に代えて、他の任意の方法を用いても良い。前記フィールドプレート材料の除去方法は、前記イオンミリングに代えて、他の任意の方法を用いても良い。また、前記光学露光に代えて、電子ビーム露光等の、他の任意の露光方法を用いても良い。ただし、さほど微細なパターン加工が必要でなければ、光学露光が簡便で好ましい。
【００４６】
図１Ａ〜Ｃに示す半導体装置の製造（作製）方法は特に限定されないが、例えば以下の通りである。すなわち、まず、基板１１０を準備する。基板１１０は、特に制限されないが、例えば、（１１１）面珪素（Ｓｉ）基板であっても良い。次に、その基板１１０上面に、例えば有機金属気相成長（Ｍｅｔａｌｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：  ＭＯＣＶＤと略する）法により、アンドープ窒化アルミニウム（ＡｌＮ）バッファ層１０９（２００ｎｍ）、アンドープＧａＮチャネル層１０８（１μｍ）、およびアンドープＡｌ０．１５Ｇａ０．８５Ｎキャリア供給層１０７（４５ｎｍ）を、前記順序で成長させる（半導体層形成工程）。ここで、アンドープＡｌＮバッファ層１０９は、核生成層であり、ＳｉとＧａＮの格子定数差に起因する歪エネルギーを転位発生により開放してＧａＮ層１０８を、格子歪の無い高品質なエピタキシャル結晶とする。前記各エピタキシャル層（層１０９、１０８および１０７）の結晶成長は、［０００１］方向に平行のＧａ面成長とする。この場合、ＡｌＧａＮキャリア供給層１０７とＧａＮチャネル層１０８の界面には、自発性分極効果及びピエゾ分極効果に伴って面密度として８×１０１２ｃｍ−２の正の電荷が形成される。それに伴い、ＧａＮチャネル層１０８内に２次元電子ガス（２−Ｄｉｍｅｎｓｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｇａｓ：以下、２ＤＥＧと略する）が生成される。ＡｌＧａＮキャリア供給層１０７は転位発生の臨界膜厚より薄く、歪格子層となっている。ＡｌＧａＮキャリア供給層１０７の組成は、ＡｌｘＧａ１−ｘＮと表すことができる。Ａｌ組成比ｘは特に制限されないが、転位発生を抑制し、良好な結晶品質を得る観点から、０＜ｘ＜０．４とするのが好ましい。本実施形態の場合、例えば、ｘ＝０．１５とし、ＡｌＧａＮ層１０７の厚さを１００ｎｍ以下とすれば転位発生の臨界膜厚以内となる。また、ＧａＮチャネル層１０８はアンドープとしたが、活性化不純物の濃度として１×１０１７ｃｍ−３程度以下のｐ型もしくはｎ型層であっても良い。ＡｌＧａＮキャリア供給層１０７もアンドープとしたが、ｐ型もしくはｎ型層であっても良い。さらに、ＡｌＧａＮ層１０７上に、例えば、Ｎｉ／Ａｕなどの金属を蒸着し、第１電極１０２を形成するとともに、例えば、チタン（Ｔｉ）／アルミニウム（Ａｌ）／ニッケル（Ｎｉ）／金（Ａｕ）などの金属を蒸着し、第２電極１０３を形成する（電極形成工程）。第２電極１０３は、必要に応じアロイ処理することにより、前記２ＤＥＧとのオーム性接触をとっても良い。
【００４７】
次に、第１電極１０２と第２電極１０３との間のＡｌＧａＮ層１０７上面に、例えば、プラズマ励起気相成長（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＰＥＣＶＤと略する）を用いて、Ｓｉ３Ｎ４などから形成された第１絶縁膜１０５を、例えば５０ｎｍ堆積させる（第１絶縁膜形成工程）。
【００４８】
そして、絶縁膜１４上における第１電極１０２と第２電極１０３との間に、Ｔｉ／白金（Ｐｔ）／Ａｕなどの金属を蒸着し、リフトオフする。これにより、第１電極１０２と第２電極１０３との間に配置された第１フィールドプレートＦＡを形成する（第１フィールドプレート形成工程）。
【００４９】
さらに、例えば、ＰＥＣＶＤを用いて、Ｓｉ３Ｎ４などから形成された第２絶縁膜１０６を、第１電極１０２、第２電極１０３および第１フィールドプレートＦＡ上を覆うように堆積させる（第２絶縁膜形成工程）。第２絶縁膜１０６の厚みは、例えば、第１電極１０２、第２電極１０３および第１フィールドプレートＦＡ上面から５０ｎｍとする。そして、第２絶縁膜１０６上に、Ｔｉ／白金（Ｐｔ）／Ａｕなどの金属を蒸着し、リフトオフする。これにより、第１電極１０２上方から第２電極１０３上方までの間に配置された第２フィールドプレートＦＢを形成する（第２フィールドプレート形成工程）。以上のようにして、図１Ａ〜Ｃに示す半導体装置を製造することができる。
【００５０】
なお、図１Ａ〜Ｃにおいては、前記第２配列における第１電極側末端の第２フィールドプレートＦＢ７と、第２電極側末端の第２フィールドプレートＦＢ１とが、いずれもフローティングフィールドプレートである場合について説明した。しかし、例えば、ＦＢ７は、第１電極１０２と短絡した状態（すなわち、直接通電可能な状態）であっても良い。また、例えば、ＦＢ１は、第２電極１０３と短絡した状態（すなわち、直接通電可能な状態）であっても良い。図１Ｄに、その一例を示す。図示のとおり、この半導体装置において、前記第２配列における第１電極側末端の第２フィールドプレートＦＢ７は、第２絶縁膜を貫通し、第１電極１０２上面に直接接触することにより、第１電極１０２と短絡している。前記第２配列における第２電極側末端の第２フィールドプレートＦＢ１は、第２絶縁膜を貫通し、第２電極１０３上面に直接接触することにより、第２電極１０３と短絡している。これら以外は、この半導体装置の構造は、図１Ａ〜Ｃの半導体装置と同じである。この半導体装置の平面図は、図１Ａと同様に表すことができる。図１Ｄは、前記平面図を、図１Ａにおける（Ａ−Ａ’）方向に見た断面図に相当する。（Ｂ−Ｂ’）方向に見た断面図は、図１Ｃと同様に表すことができる。また、図１Ｄにおいては、第２フィールドプレートＦＢ７とＦＢ１のいずれもが、第１電極または第２電極と短絡している状態を示したが、いずれか一方のみが短絡していても良い。
【００５１】
なお、第２フィールドプレートＦＢ７と第１電極１０２との短絡構造、および、第２フィールドプレートＦＢ１と第２電極１０３との短絡構造は、図１Ｄの構造には限定されない。これらの短絡構造は、例えば、公知の半導体装置の構造を参考にして適宜設定しても良い。例えば、第２フィールドプレートＦＢ７と第１電極１０２とは、アクティブ領域１１１の断面図においては分離した構造を示し、アクティブ領域１１１の外側で短絡されていても良い。第２フィールドプレートＦＢ１と第２電極１０３とにおいても同様である。これらを、アクティブ領域１１１の外側で短絡させるには、例えば、短絡させる構成要素同士を、アクティブ領域１１１の外側で、導線等により接続しても良い。また、例えば、前記各構成要素が、アクティブ領域１１１の外に突出し、アクティブ領域１１１の外側で結合することにより短絡していても良い。
【００５２】
また、図１Ａ〜Ｄにおいては、第１電極１０２および第２電極１０３の下面全体が、半導体層上面に直接接触している形態を示した。ただし、本発明はこれに限定されない。例えば、本発明の半導体装置において、前記第１電極および前記第２電極は、その一方または両方が、前記第１絶縁膜もしくは他の絶縁膜またはそれらの両方の絶縁膜を介して前記半導体層の上方に形成されていても良い。前記第１電極は、例えば、その全体が、前記第１絶縁膜もしくは他の絶縁膜またはそれらの両方の絶縁膜を介して前記半導体層の上方に形成されていても良い。前記第２電極においても同様である。また、例えば、前記第１電極の一部が前記半導体層上面に直接接触し、前記第１電極の他の一部が、前記第１絶縁膜もしくは他の絶縁膜またはそれらの両方の絶縁膜を介して前記半導体層の上方に形成されていても良い。前記第２電極においても同様である。これらの場合において、前記第１電極と、第１電極側末端の第２フィールドプレートとは、前記と同様、短絡せずに容量結合していても良いし、短絡していても良いし、アクティブ領域の内部で短絡していても外側で短絡していても良い。前記第２電極と、第２電極側末端の第２フィールドプレートとも、同様に、短絡せずに容量結合していても良いし、短絡していても良いし、アクティブ領域の内部で短絡していても外側で短絡していても良い。
【００５３】
本発明の半導体装置は、特に限定されないが、例えば、前記第１の電極が、アノード電極であり、前記第２の電極が、カソード電極であり、ダイオードとして用いられても良い。例えば、図１の半導体装置は、第１電極１０２が、アノード電極であり、第２電極１０３が、カソード電極であり、ダイオードとして用いられてもよい。より具体的には、例えば、第１電極１０２（アノード電極）が、半導体層にショットキー接触されたショットキーダイオードであっても良い。また、図１では、第１電極１０２（アノード電極）が、半導体層に直接接触しているが、例えば、第１電極が、絶縁膜を介して前記半導体層に接合されたＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード等であっても良い。また、本発明の半導体装置は、例えば、ｐ−ｎ接合ダイオードであっても良いが、この場合は、半導体層の構成等が、図１およびその説明とは異なる。前記ｐ−ｎダイオードにおいて、前記絶縁膜および前記フィールドプレートは、例えば本実施形態と同様で良く、それ以外の部分の構成、形成材料等は、例えば、一般的なｐ−ｎ接合ダイオードに準じることができる。なお、本発明の半導体装置において、前記半導体層の前記第１電極側から前記第２電極側へ電荷が流れる場合、前記電荷は、正電荷の場合もあり、負電荷の場合もある。すなわち、本発明の半導体装置において、前記電流の向きは、前記第１電極側から前記第２電極側に向かっても良いし、その逆でも良い。ただし、前記第１電極が、アノード電極であり、前記第２電極が、カソード電極である場合は、前記第１電極から第２電極側に向かって電流が流れやすく、逆方向には電流が流れにくい。より具体的には、前記第１電極（アノード電極）側に正電圧を、前記第２電極（カソード電極）側に負電圧を、それぞれ印加すると、前記アノード電極側から前記カソード電極側に向かって電流が流れ、逆方向に電圧を印加した場合には電流が流れにくい。また、本発明の半導体装置の製造方法は、製造される前記半導体装置が、ダイオードであり、前記第１の電極が、アノード電極であり、前記第２の電極が、カソード電極であっても良い。
【００５４】
また、本発明の半導体装置は、例えば、前記第１電極が、ゲート電極であり、前記第２電極が、ドレイン電極であり、さらに、ソース電極を含み、前記ソース電極は、前記半導体層上に配置され、前記ゲート電極は、前記ソース電極と前記ドレイン電極との間に配置され、電界効果トランジスタとして用いられても良い。また、本発明の半導体装置の製造方法は、製造される前記半導体装置が、電界効果トランジスタであり、前記第１電極がゲート電極であり、前記第２電極がドレイン電極であり、前記電極形成工程において、さらにソース電極を前記半導体層上に形成し、かつ、前記ゲート電極を前記ソース電極と前記ドレイン電極との間に配置しても良い。なお、電界効果トランジスタである本発明の半導体装置については、実施形態２以降でより具体的に説明する。
【００５５】
本発明の半導体装置、または本発明の半導体装置の製造方法により製造された半導体装置は、その動作方法は特に制限されない。例えば、前記第１電極および前記第２電極間に６００Ｖ以上の電圧を印加する、前記本発明の動作方法により動作させても良い。ただし、本発明の半導体装置、または本発明の半導体装置の製造方法により製造された半導体装置は、どのようにして動作させても良く、例えば、動作電圧（印加電圧）等は、特に制限されるものではない。
【００５６】
［第２の実施形態］
本発明の第２の実施形態について、図２Ａ〜Ｃを参照しながら説明する。
【００５７】
図２Ａ〜Ｃに、本実施形態の半導体装置（素子）の構造を模式的に示す。図２Ａは平面図、図２Ｂは、図２Ａの（Ａ−Ａ’）方向に見た断面図、図２Ｃは、図２Ａの（Ｂ−Ｂ’）方向に見た断面図である。なお、この半導体装置は、電界効果トランジスタ（ＦＥＴ）である。本実施形態および以下の各実施形態においては、主に電界効果トランジスタについて説明する。
【００５８】
図２ＢおよびＣに示すとおり、このＦＥＴは、半導体層１０７〜１０９と、ソース電極１０１と、ゲート電極１０２と、ドレイン電極１０３と、第１絶縁膜１０５と、第２絶縁膜１０６と、第１フィールドプレートＦＡ（ＦＡ１〜ＦＡ６）と、第２フィールドプレートＦＢ（ＦＢ１〜ＦＢ７）とを含む。ゲート電極１０２は、本発明の半導体装置における前記「第１電極」に相当し、ドレイン電極１０３は、前記「第２電極」に相当する。また、このＦＥＴは、さらに、ゲート絶縁膜１０４を含み、ゲート電極１０２が、ゲート絶縁膜１０４を介して前記半導体層上方に配置されている。これらは、全て、基板１１０上に形成されている。すなわち、まず、基板１１０上には、バッファ層１０９、チャネル層１０８およびキャリア供給層１０７がこの順序で積層されている。バッファ層１０９、チャネル層１０８およびキャリア供給層１０７は、本発明の半導体装置における「半導体層」に相当する。バッファ層１０９、チャネル層１０８およびキャリア供給層１０７の形成材料は、特に制限されないが、窒化物半導体が好ましく、III族窒化物半導体がより好ましい。チャネル層１０８の形成材料は、特に制限されないが、例えば、ＧａＮから形成されていても良い。キャリア供給層１０７の形成材料は、特に制限されないが、例えば、ＡｌＧａＮから形成されていても良い。ソース電極１０１、ゲート電極１０２、ドレイン電極１０３、第１絶縁膜１０５およびゲート絶縁膜１０４は、前記半導体層上に形成されている。図２の半導体装置においては、図示のとおり、キャリア供給層１０７の上の一端にソース電極１０１が形成され、キャリア供給層１０７の上の他端にドレイン電極１０３が形成されている。第１絶縁膜１０５は、ソース電極１０１とドレイン電極１０３との間のキャリア供給層１０７上に配置されている。さらに、ソース電極１０１およびドレイン電極１０３の間の一部の領域には、第１絶縁膜１０５の全部およびキャリア供給層１０７の上部がエッチング等により除去されたリセス部（開口埋め込み部）が形成されている。そして、第１絶縁膜１０５の上面および前記リセス部の上面と側面全体に、ゲート絶縁膜１０４が形成されている。前記リセス部においては、キャリア供給層１０７上にゲート絶縁膜１０４を介してゲート電極１０２が形成されている。これにより、ゲート電極１０２および第２電極１０３の間（以下、「ドリフト領域」ということがある）のキャリア供給層１０７上に、第１絶縁膜１０５が配置されている。ソース電極１０１、ゲート電極１０２およびドレイン電極１０３は、半導体層１０７〜１０９を介して電気的に接続されている。ゲート電極１０２とドレイン電極１０３との間のドリフト領域においては、複数（図２では、ＦＡ１〜ＦＡ６の６個）の第１フィールドプレートＦＡが、ゲート絶縁膜１０４上面に（すなわち、ゲート絶縁膜１０４を介して第１絶縁膜１０５上方に）、相互に間隔を置いて配置されている。第２絶縁膜１０６は、第１フィールドプレートＦＡ上を覆うように形成されている。また、図２Ａ〜Ｃにおいては、第２絶縁膜１０６は、さらに、ソース電極１０１、ゲート電極１０２、およびドレイン電極１０３上を覆うように形成されている。図２Ａ〜Ｃでは、第１フィールドプレート上を覆う第２絶縁膜１０６と、ソース電極１０１、ゲート電極１０２およびドレイン電極１０３上を覆う第２絶縁膜１０６とが一体に形成されている。ただし、本発明の半導体装置は、これに限定されず、第１フィールドプレート上を覆う第２絶縁膜と、ソース電極、ゲート電極およびドレイン電極上を覆う第２絶縁膜とが別個に（分離して）形成されていても良い。また、例えば、ソース電極上を覆う第２絶縁膜、ゲート電極上を覆う第２絶縁膜、および、ドレイン電極上を覆う第２絶縁膜は、それぞれ、あっても良いが、なくても良い。図２Ａ〜Ｃにおいて、第２フィールドプレートＦＢは、複数（図２では、ＦＢ１〜ＦＢ７の７個）であり、かつ、前記第２絶縁膜１０６上に、ゲート電極１０２上方からドレイン電極１０３上方までの間に相互に間隔を置いて配置されている。なお、図２Ａにおいて、符号１１１は、このＦＥＴのアクティブ領域（ソース電極１０１およびドレイン電極１０３間において、電流が流れることが可能な領域）を示す。
【００５９】
本実施形態（図２Ａ〜Ｃ）のＦＥＴにおいて、第１フィールドプレートＦＡおよび第２フィールドプレートＦＢの配置および重なり方は、前記第１の実施形態（図１Ａ〜Ｃ）の半導体装置と全く同様である。すなわち、本実施形態のＦＥＴにおいては、図１の第１電極１０２を図２のゲート電極１０２に、図１の第２電極１０３を図２のドレイン電極１０３に、それぞれ置き換える以外は、前記第１の実施形態と全く同様にして、第１フィールドプレートＦＡおよび第２フィールドプレートＦＢの配置および重なり方を説明することができる。図２ＢおよびＣに示すとおり、第１フィールドプレートＦＡと第２フィールドプレートＦＢとの重なり部分の幅（第１電極から第２電極への方向の幅）をＷＡＢが、当該第１フィールドプレートの電極幅（第１電極から第２電極への方向の幅）ＷＦＡに等しい点も、前記第１の実施形態と同じである。これにより、本実施形態のＦＥＴは、前記実施形態１の半導体装置と同様に、大きい結合容量および高い電界集中緩和効果を得て、高耐圧化を実現することができる。すなわち、本実施形態のＦＥＴでは、フィールドプレート間の高い容量結合効果によって、効果的に電界集中を緩和できる。このため、例えば、ゲート電極１０２とドレイン電極１０３との間の距離が小さいＦＥＴでも高い耐圧を得ることが可能である。
【００６０】
図２の半導体装置の製造（作製）方法は特に限定されないが、例えば以下の通りである。すなわち、まず、基板１１０を準備する。基板１１０は、特に制限されないが、例えば、（１１１）面珪素（Ｓｉ）基板であっても良い。次に、その基板１１０上面に、例えばＭＯＣＶＤ法により、アンドープ窒化アルミニウム（ＡｌＮ）バッファ層１０９（２００ｎｍ）、アンドープＧａＮチャネル層１０８（１μｍ）、およびアンドープＡｌ０．１５Ｇａ０．８５Ｎキャリア供給層１０７（４５ｎｍ）を、前記順序で成長させる（半導体層形成工程）。ここで、アンドープＡｌＮバッファ層１０９は、核生成層であり、ＳｉとＧａＮの格子定数差に起因する歪エネルギーを転位発生により開放してＧａＮ層１０８を、格子歪の無い高品質なエピタキシャル結晶とする。前記各エピタキシャル層（層１０９、１０８および１０７）の結晶成長は、［０００１］方向に平行のＧａ面成長とする。この場合、ＡｌＧａＮキャリア供給層１０７とＧａＮチャネル層１０８の界面には、自発性分極効果及びピエゾ分極効果に伴って面密度として８×１０１２ｃｍ−２の正の電荷が形成される。それに伴い、ＧａＮチャネル層１０８内に２ＤＥＧが生成される。ＡｌＧａＮキャリア供給層１０７は転位発生の臨界膜厚より薄く、歪格子層となっている。ＡｌＧａＮキャリア供給層１０７の組成は、ＡｌｘＧａ１−ｘＮと表すことができる。Ａｌ組成比ｘは特に制限されないが、転位発生を抑制し、良好な結晶品質を得る観点から、０＜ｘ＜０．４とするのが好ましい。本実施形態の場合、例えば、ｘ＝０．１５とし、ＡｌＧａＮ層１０７の厚さを１００ｎｍ以下とすれば転位発生の臨界膜厚以内となる。また、ＧａＮチャネル層１０８はアンドープとしたが、活性化不純物の濃度として１×１０１７ｃｍ−３程度以下のｐ型もしくはｎ型層であっても良い。ＡｌＧａＮキャリア供給層１０７もアンドープとしたが、ｐ型もしくはｎ型層であっても良い。さらに、ＡｌＧａＮ層１０７上に、例えば、チタン（Ｔｉ）／アルミニウム（Ａｌ）／ニッケル（Ｎｉ）／金（Ａｕ）などの金属を蒸着し、アロイ処理することにより、ソース電極１０１、ドレイン電極１０３をそれぞれ形成し、前記２ＤＥＧとのオーム性接触をとる。
【００６１】
次に、ソース電極１０１とドレイン電極１０３との間のＡｌＧａＮ層１０７上面に、例えば、プラズマ励起気相成長（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＰＥＣＶＤと略する）を用いて、Ｓｉ３Ｎ４などから形成された第１絶縁膜１０５を、例えば５０ｎｍ堆積させる（第１絶縁膜形成工程）。さらに、ゲート電極形成部位において、第１絶縁膜１０５を、例えば弗化硫黄（ＳＦ６）などの反応性ガスを用いて除去し、開口部を形成する。そして、前記開口部において、例えば、塩化硼素（ＢＣｌ３）などの反応性ガスを用いてＡｌＧａＮ層１０７の上部の一部をエッチング除去し、リセス部を形成する。ここで、前記リセス部におけるＡｌＧａＮ電子供給層（キャリア供給層）１０７の残し厚さを、極めて薄くすると、前記リセス部の２ＤＥＧが枯渇し、ノーマリオフ型のＦＥＴを構成することができる。前記ＡｌＧａＮ電子供給層１０７の残し厚さは特に制限されないが、例えば１０ｎｍ程度以下である。
【００６２】
次に、前記リセス部を埋め込むように、例えば、原子層堆積（ＡＬＤ）法を用いて、酸化アルミニウム（Ａｌ２Ｏ３）等のゲート絶縁膜１０４を５０ｎｍ程度堆積させる。さらに、ゲート絶縁膜上面に、前記リセス部を埋め込むようにＮｉ／Ａｕなどの金属を蒸着し、リフトオフすることによりゲート電極１０２を形成する。なお、ここまでの工程により、ソース−ゲート間およびゲート−ドレイン間には第１絶縁膜１０５とゲート絶縁膜１０４の積層膜が形成されるが、ゲート電極１０２をマスクとしてゲート絶縁膜１０４をエッチング除去しても良い。この場合には、ゲート絶縁膜１０４は、ゲート電極１０２の直下にのみ形成され、ソース−ゲート間およびゲート−ドレイン間には第１絶縁膜１０５のみが形成される。
【００６３】
そして、ゲート絶縁膜１０４上におけるゲート電極１０２とドレイン電極１０３との間に、Ｔｉ／白金（Ｐｔ）／Ａｕなどの金属を蒸着し、リフトオフする。これにより、ゲート電極１０２とドレイン電極１０３との間に配置された第１フィールドプレートＦＡを形成する（第１フィールドプレート形成工程）。
【００６４】
さらに、例えば、ＰＥＣＶＤを用いて、ＳｉＯ２などから形成された第２絶縁膜１０６を、ソース電極１０１、ゲート電極１０２、ドレイン電極１０３および第１フィールドプレートＦＡ上を覆うように堆積させる（第２絶縁膜形成工程）。第２絶縁膜１０６の厚みは、例えば、ソース電極１０１、ゲート電極１０２、ドレイン電極１０３および第１フィールドプレートＦＡ上面から５０ｎｍとする。そして、第２絶縁膜１０６上に、Ｔｉ／白金（Ｐｔ）／Ａｕなどの金属を蒸着し、リフトオフする。これにより、ゲート電極１０２上方からドレイン電極１０３上方までの間に配置された第２フィールドプレートＦＢを形成する（第２フィールドプレート形成工程）。以上のようにして、図２Ａ〜Ｃに示す半導体装置を製造することができる。
【００６５】
なお、図２Ａ〜Ｃにおいては、前記第２配列における第１電極側末端の第２フィールドプレートＦＢ７と、第２電極側末端の第２フィールドプレートＦＢ１とが、いずれもフローティングフィールドプレートである場合について説明した。しかし、例えば、ＦＢ７は、ゲート電極１０２またはソース電極１０１と短絡した状態（すなわち、直接通電可能な状態）であっても良い。また、例えば、ＦＢ１は、ドレイン電極１０３と短絡した状態（すなわち、直接通電可能な状態）であっても良い。図２Ｄ〜Ｈに、それらの例を示す。なお、図２Ｄ〜Ｈに示すそれぞれのＦＥＴの構造は、第２フィールドプレートＦＢ７およびＦＢ１の一方または両方が、電極１０１、１０２または１０３と短絡している以外は、図２Ａ〜Ｃに示すＦＥＴと同様である。図２Ｄ〜Ｈの断面図は、図１Ａにおける（Ａ−Ａ’）方向に見た断面図（図２Ｂ）に相当する。図２Ｄ〜ＨのＦＥＴの平面図および図１Ａの（Ｂ−Ｂ’）方向に見た断面図に相当する断面図は、図示を省略する。
【００６６】
図２Ｄに示すＦＥＴは、図示のとおり、ゲート電極１０２が、第２絶縁膜１０６を貫通し、ゲート電極１０２上面と第２フィールドプレートＦＢ７とが直接接触している。これにより、ゲート電極１０２と第２フィールドプレートＦＢ７とが短絡している。同図において、ゲート電極１０２と第２フィールドプレートＦＢ７とは、一体に形成されている。すなわち、同図に示す構造は、ゲート電極１０２の一部が第２絶縁膜１０６から突出して第２絶縁膜１０６上に重なり、その重なった部分が第２フィールドプレートＦＢ７を形成した構造であるということもできる。これ以外は、同図のＦＥＴの構造は、図２Ａ〜ＣのＦＥＴと同様である。図２Ｄにおいて、ドレイン電極１０３側末端の第２フィールドプレートＦＢ１は、図２Ａ〜Ｃと同じくフローティングフィールドプレートである。
【００６７】
図２Ｅに示すＦＥＴは、図示のとおり、ドレイン電極１０３が、第２絶縁膜１０６を貫通し、ドレイン電極１０３上面と第２フィールドプレートＦＢ１とが直接接触している。これにより、ドレイン電極１０３と第２フィールドプレートＦＢ１とが短絡している。同図において、ドレイン電極１０３と第２フィールドプレートＦＢ１とは、一体に形成されている。すなわち、同図に示す構造は、ドレイン電極１０３の一部が第２絶縁膜１０６から突出して第２絶縁膜１０６上に重なり、その重なった部分が第２フィールドプレートＦＢ１を形成した構造であるということもできる。これ以外は、同図のＦＥＴの構造は、図２Ａ〜ＣのＦＥＴと同様である。図２Ｅにおいて、ゲート電極１０２側末端の第２フィールドプレートＦＢ７は、図２Ａ〜Ｃと同じくフローティングフィールドプレートである。
【００６８】
図２Ｆに示すＦＥＴは、図示のとおり、ゲート電極側末端の第２フィールドプレートＦＢ７が、図２Ｄと同様の構造により、ゲート電極１０２と短絡している。ドレイン電極側末端の第２フィールドプレートＦＢ１は、図２Ｅと同様の構造により、ドレイン電極１０３と短絡している。これら以外は、同図のＦＥＴの構造は、図２Ａ〜ＣのＦＥＴと同様である。
【００６９】
図２Ｇに示すＦＥＴは、図示のとおり、ゲート電極側末端の第２フィールドプレートＦＢ７とソース電極１０１とが、導線により接続されている。これにより、ソース電極１０１と第２フィールドプレートＦＢ７とが短絡している。これ以外は、同図のＦＥＴの構造は、図２Ａ〜ＣのＦＥＴと同様である。図２Ｇにおいて、ドレイン電極１０３側末端の第２フィールドプレートＦＢ１は、図２Ａ〜Ｃと同じくフローティングフィールドプレートである。
【００７０】
図２Ｈに示すＦＥＴは、図示のとおり、ゲート電極側末端の第２フィールドプレートＦＢ７が、図２Ｇと同様の構造により、ゲート電極１０２と短絡している。ドレイン電極側末端の第２フィールドプレートＦＢ１は、図２Ｅと同様の構造により、ドレイン電極１０３と短絡している。これら以外は、同図のＦＥＴの構造は、図２Ａ〜ＣのＦＥＴと同様である。
【００７１】
なお、第２フィールドプレートＦＢ７とゲート電極１０２またはソース電極１０１との短絡構造、および、第２フィールドプレートＦＢ１とドレイン電極１０３との短絡構造は、図２Ｄ〜Ｈの構造には限定されない。これらの短絡構造は、例えば、公知のＦＥＴの構造を参考にして適宜設定しても良い。例えば、第２フィールドプレートＦＢ７とゲート電極１０２またはソース電極１０１とは、アクティブ領域１１１の断面図においては分離した構造を示し、アクティブ領域１１１の外側で短絡されていても良い。第２フィールドプレートＦＢ１とドレイン電極１０３とにおいても同様である。これらを、アクティブ領域１１１の外側で短絡させるには、例えば、短絡させる構成要素同士を、アクティブ領域１１１の外側で、導線等により接続しても良い。また、例えば、前記各構成要素が、アクティブ領域１１１の外に突出し、アクティブ領域１１１の外側で結合することにより短絡していても良い。
【００７２】
本実施形態において説明した第２フィールドプレートＦＢ７とゲート電極１０２またはソース電極１０１との短絡構造、および、第２フィールドプレートＦＢ１とドレイン電極１０３との短絡構造は、後述の各実施形態においても同様に適用可能である。
【００７３】
また、本実施形態のＦＥＴにおいて、第１電極側末端における第２フィールドプレートＦＢ７の、ゲート幅方向（ゲート電極からドレイン電極への方向と垂直方向）の幅を大きくしても良い。これにより、第２フィールドプレートＦＢ７とゲート電極１０２とが容量結合している場合は、その結合容量を増大させることができ、第２フィールドプレートＦＢ７とゲート電極１０２とが短絡している場合は、その電気抵抗を低減させることができる。同様に、本実施形態のＦＥＴにおいて、第２電極側末端における第２フィールドプレートＦＢ１の、ゲート幅方向（ゲート電極からドレイン電極への方向と垂直方向）の幅を大きくしても良い。これにより、第２フィールドプレートＦＢ１とドレイン電極１０３とが容量結合している場合は、その結合容量を増大させることができ、第２フィールドプレートＦＢ１とドレイン電極１０３とが短絡している場合は、その電気抵抗を低減させることができる。図２Ｉ〜Ｋに、そのような変形例の一例を示す。図２Ｉは、このＦＥＴの平面図であり、図２Ｊは、図２Ｉの（Ａ−Ａ’）方向に見た断面図であり、図２Ｋは、図２Ｉの（Ｂ−Ｂ’）方向に見た断面図である。図２Ｉに示すとおり、このＦＥＴは、第２フィールドプレートＦＢ７の、ゲート幅方向（ゲート電極からドレイン電極への方向と垂直方向）の幅が、ゲート電極１０２と同じである。第２フィールドプレートＦＢ１の、ゲート幅方向（ゲート電極からドレイン電極への方向と垂直方向）の幅は、ドレイン電極１０３と同じである。これら以外は、図２Ｉ〜ＫのＦＥＴの構造は、図２Ａ〜ＣのＦＥＴと同様である。なお、後述の各実施形態のＦＥＴにおいても、同様に、第１電極側末端の第２フィールドプレートＦＢ７および第２電極側末端の第２フィールドプレートＦＢ１の一方または両方の幅を広くしても良い。
【００７４】
本実施形態のＦＥＴの動作方法は、特に制限されない。本実施形態のＦＥＴは、前記第１の実施形態の半導体装置と同様、高い耐圧が得られるので、例えば、前記ゲート電極および前記ドレイン電極間に６００Ｖ以上の電圧を印加する、前記本発明の動作方法により動作させても良い。ただし、本実施形態のＦＥＴは、どのようにして動作させても良く、例えば、動作電圧（印加電圧）等は、特に制限されるものではない。
【００７５】
［第３の実施形態］
本発明の第３の実施形態について、図３Ａ〜Ｃを参照しながら説明する。
【００７６】
前記第１および第２の実施形態においては、第２フィールドプレートＦＢ（本発明における、前記「交互配列プレート」）が、第１電極１０２から第２電極１０３に向かう配列を複数有し、前記配列が２列であり、かつ、隣り合う２つの前記配列が、互い違いの状態である半導体装置を示した。本発明の半導体装置においては、前記「交互配列プレート」における前記配列は、複数であれば良く、２列に限定されない。本実施形態の半導体装置においては、前記「交互配列プレート」における前記配列が、４列である。ただし、本発明の半導体装置において、前記「交互配列プレート」における前記配列は、２列または４列には限定されず、例えば、３列であっても良いし、５列以上の任意の数でもよい。
【００７７】
図３に、本実施形態の半導体装置（素子）の構造を模式的に示す。この半導体装置は、電界効果トランジスタ（ＦＥＴ）である。図３Ａは平面図、図３Ｂは、図３Ａの（Ａ−Ａ’）方向に見た断面図、図３Ｃは、図３Ａの（Ｂ−Ｂ’）方向に見た断面図である。図３Ａに示すとおり、本実施形態のＦＥＴは、第２フィールドプレートＦＢ１〜ＦＢ７を、それぞれ２個ずつ有する。本実施形態のＦＥＴの第２フィールドプレートＦＢ１〜ＦＢ７においては、ゲート電極からドレイン電極への方向と垂直方向（図３Ａの上下方向）の幅が、実施形態２の第２フィールドプレートＦＢ１〜ＦＢ７の半分である。図３Ａ〜Ｃに示すとおり、このＦＥＴにおいては、第２絶縁膜１０６上におけるゲート電極１０２上方からドレイン電極１０３上方までの間に、第２フィールドプレートＦＢ１〜ＦＢ７が２つ配列されている。前記２つの第２フィールドプレートＦＢ１〜ＦＢ７は、ドレイン電極１０３からゲート電極１０２に向かって見て右半分（図３Ａにおいて上側）および左半分（図３Ａにおいて下側）に、それぞれ一つずつ配列されている。各第２フィールドプレートＦＢ１〜ＦＢ７の配列は、前記実施形態２と同様である。また、図３Ｂおよび図３Ｃに示すとおり、第１フィールドプレートＦＡと第２フィールドプレートＦＢとの重なり部分の幅（ゲート電極１０２からドレイン電極１０３の方向の幅）ＷＡＢは、当該第１フィールドプレートの電極幅（ゲート電極１０２からドレイン電極１０３の方向の幅）ＷＦＡの１／２以上であるが、ＷＦＡよりも若干小さい。これら以外は、図３Ａ〜Ｃに示す本実施形態のＦＥＴは、図２Ａ〜Ｃに示した前記第２の実施形態のＦＥＴと同様である。
【００７８】
本実施形態の電界効果トランジスタ（ＦＥＴ）では、図３Ａに示す通り、ドレイン電極１０３側から数えてｎ番目（ｎは２以上の整数）の第１フィールドプレートＦＡには、前記第２絶縁膜を介して、４個の第２フィールドプレートＦＢが重なっている。そのうち２個の第２フィールドプレートＦＢは、ドレイン電極１０３側から数えてｎ番目の第１フィールドプレートＦＡおよびｎ−１番目の第１フィールドプレートＦＡに重なっている。他の２個の第２フィールドプレートＦＢは、ドレイン電極１０３側から数えてｎ番目の第１フィールドプレートＦＡおよびｎ＋１番目の第１フィールドプレートＦＢに重なっている。そのようにして、ドレイン電極１０３からゲート電極１０２に向かう方向に沿って、各々の第２フィールドプレートＦＢが互い違いに配置されている。
【００７９】
本発明の半導体装置では、例えば本実施形態のように、ドレイン電極１０３側から数えてｎ番目（ｎは２以上の整数）の第１フィールドプレートＦＡの上部に重なる第２フィールドプレートＦＢの数を２より多くしても良い。その場合においても、前記第２フィールドプレートＦＢのうち一部は、ドレイン電極１０３側から数えてｎ番目の第１フィールドプレートＦＡおよびｎ−１番目の第１フィールドプレートに重なるように配置され、残りの第２フィールドプレートＦＢは、ドレイン電極１０３側から数えてｎ番目の第１フィールドプレートＦＡおよびｎ＋１番目の第１フィールドプレートＦＢに重なるように配置されていることが好ましい。これにより、前記第１および第２の実施形態と同様に、フィールドプレート間の容量結合効果によって、効果的に電界集中を緩和できるため、ゲート電極１０２とドレイン電極１０３との間の距離が小さいＦＥＴでも高い耐圧を得ることが可能である。
【００８０】
なお、図３には、各々の第１フィールドプレートＦＡの上方に、第２絶縁膜１０６を介して、４個の第２フィールドプレートＦＢが重なっている例を示した。しかし、本発明の半導体装置においては、前記のように、第１フィールドプレートに重なる第２フィールドプレートＦＢの数に制限はなく、前記のように、例えば３個でも良いし、５個以上の任意の数でも良い。また、図３では、ドレイン電極１０３側から数えてｎ番目の第１フィールドプレートＦＡの上方に重なる４個の第２フィールドプレートＦＢのうち、２個をｎ−１番目の第１フィールドプレートＦＡと重ね、２個をｎ＋１番目の第１フィールドプレートＦＡと重ねた。すなわち、ドレイン電極１０３側から数えてｎ番目の第１フィールドプレートＦＡから、ゲート電極方向およびドレイン電極方向のそれぞれの方向に、同数の第２フィールドプレートＦＢが延びるように配置した。しかし、これらは必ずしも同数でなくてもよい。
【００８１】
また、図３の電界効果トランジスタ（ＦＥＴ）では、前記のとおり、第１フィールドプレートＦＡと第２フィールドプレートＦＢとの重なり部分の幅ＷＡＢは、当該第１フィールドプレートの電極幅ＷＦＡよりも若干小さい。このため、前記第２の実施形態のようにＷＡＢ＝ＷＦＡである場合と比べると、フィールドプレート間の結合容量が若干小さくなる。ただし、ＷＡＢ＝ＷＦＡである場合と比べて第２フィールドプレート同士の距離が大きくなるため、第１フィールドプレートＦＡ同士の距離を小さくすることが可能になる。第１フィールドプレートＦＡ同士の距離が小さければ、ゲート電極１０２とドレイン電極１０３との間に配置する第１フィールドプレートＦＡの数を増やしやすい。ゲート電極１０２とドレイン電極１０３との間に配置する第１フィールドプレートＦＡの数を増やせば、電界集中緩和効果を高め、さらに高い耐圧を得ることが可能となる。このように、各コンデンサの結合容量の大きさと、ゲート電極１０２およびドレイン電極１０３の間に配置可能な第１フィールドプレート電極の数との間にはトレードオフの関係がある。本発明の半導体装置においては、高い耐圧を実現できるよう、プロセス上の制約を勘案しながら、これらを自由に設計することができる。
【００８２】
本実施形態の電界効果トランジスタ（ＦＥＴ）では、前記重なり部分の幅ＷＡＢが当該第１フィールドプレートの電極幅ＷＦＡの１／２以下であっても良いが、図３に示したように１／２以上（ＷＡＢ≧ＷＦＡ／２）とすることが好ましい。これにより、例えば特許文献１のような、フィールドプレートの配置（図７）よりも結合容量を大きくすることができる。特許文献１の配置では、図７に示したように、１つの第１フィールドプレートＦＡの上方に、隣り合う２つの第２フィールドプレートが重なる構成となっている。このため、重なり部分の幅ＷＡＢを、当該第１フィールドプレートの幅ＷＦＡの１／２以上にすることは、物理上不可能である。このように、本発明の半導体装置では、ＷＡＢ≧ＷＦＡ／２を満たすようにフィールドプレートを配置することにより、例えば、従来技術に比べて高い電解集中緩和効果を得ることができ、高い耐圧を有するＦＥＴを実現することが可能である。
【００８３】
以上のとおり、本実施形態の電界効果トランジスタ（ＦＥＴ）では、フィールドプレート間の高い容量結合効果によって、効果的に電界集中を緩和できる。このため、例えば、ゲート電極１０２とドレイン電極１０３との間の距離が小さいＦＥＴでも高い耐圧を得ることが可能である。
【００８４】
本実施形態のＦＥＴの製造方法も特に制限されず、例えば、第２フィールドプレートＦＢの配置を変える以外は、前記第２の実施形態で説明した製造方法と同じであっても良い。本実施形態のＦＥＴの動作方法も、前記各実施形態と同様、特に制限されない。
【００８５】
［第４の実施形態］
本発明の第４の実施形態について、図４を参照しながら説明する。
【００８６】
前記第２および第３の実施形態においては、電界効果トランジスタ（ＦＥＴ）の全ての電極が、アクティブ領域１１１の内側に配置される例を示した。本発明のＦＥＴにおいては、アクティブ領域１１１の外側に電極を配置して、フィールドプレート間の容量結合効果を高めることも可能である。
【００８７】
図４の平面図に、本実施形態の半導体装置（素子）の構造を模式的に示す。図示のとおり、このＦＥＴは、ゲート電極１０２、第１フィールドプレートＦＡ、および第２フィールドプレートＦＢが、アクティブ領域１１１の外側に（ゲート電極１０２からドレイン電極１０３への方向と垂直方向に）突出している。これ以外は、図４に示すＦＥＴの構造は、図２に示した前記実施形態２のＦＥＴと同様である。
【００８８】
図４において、アクティブ領域１１１の外側に突出した部分の電極も、アクティブ領域１１１の内側に配置された部分の電極と同様に、各々の電極間のコンデンサにより容量結合を形成している。これにより、アクティブ領域１１１内で形成されている結合容量に対し、アクティブ領域１１１外側に形成される容量を並列に付加することができるので、結果として、フィールドプレート間の容量結合効果を高めることも可能となる。
【００８９】
なお、図４の例では、アクティブ領域１１１の外側に配置した部分のゲート電極１０２、第１フィールドプレートＦＡ、第２フィールドプレートＦＢは、アクティブ領域１１１の内側に配置された各々の電極と同じ電極幅（ゲート電極１０２からドレイン電極１０３への方向の幅）で直線的に延びている。ただし、本実施形態のＦＥＴにおける電極配置は、これに限定されるものではない。例えば、アクティブ領域１１１の外側では、ゲート電極１０２、第１フィールドプレートＦＡ、第２フィールドプレートＦＢの電極幅を、アクティブ領域１１１の内側よりも大きくしても良い。このようにして、アクティブ領域１１１外側に形成する結合容量を大きくすることで、電界集中緩和効果を高めるといったことも可能である。
【００９０】
また、本実施形態において、ゲート電極１０２と第２フィールドプレートＦＢ７とは、容量結合していても良いが、短絡していても良い。また、第２フィールドプレートＦＢ７が、ゲート電極１０２と容量結合し、ソース電極１０１と短絡していても良い。また、ドレイン電極１０３と第２フィールドプレートＦＢ１とは、容量結合していても良いが、短絡していても良い。前記各構成要素が短絡している場合は、アクティブ領域１１１の内側で短絡していても良いし、外側で短絡していても良い。
【００９１】
以上のとおり、本実施形態の電界効果トランジスタ（ＦＥＴ）では、フィールドプレート間の高い容量結合効果によって、効果的に電界集中を緩和できる。このため、例えば、ゲート電極１０２とドレイン電極１０３との間の距離が小さいＦＥＴでも高い耐圧を得ることが可能である。
【００９２】
本実施形態のＦＥＴの製造方法も特に制限されず、例えば、第２フィールドプレートＦＢの配置を変える以外は、前記第２の実施形態で説明した製造方法と同じであっても良い。本実施形態のＦＥＴの動作方法も、前記各実施形態と同様、特に制限されない。
【００９３】
［第５の実施形態］
本発明の第５の実施形態について、図５Ａ〜Ｃを参照しながら説明する。
【００９４】
図５Ａ〜Ｃに、本実施形態の半導体装置（素子）の構造を模式的に示す。図５Ａは平面図、図５Ｂは、図５Ａの（Ａ−Ａ’）方向に見た断面図、図５Ｃは、図５Ａの（Ｂ−Ｂ’）方向に見た断面図である。なお、この半導体装置は、電界効果トランジスタ（ＦＥＴ）である。
【００９５】
図示のとおり、本実施形態のＦＥＴでは、前記各実施形態とは逆に、第１フィールドプレートＦＡにおいて、ゲート電極１０２からドレイン電極１０３に向かう配列（第１配列）が複数であり、第２フィールドプレートＦＢにおいては、ゲート電極１０２からドレイン電極１０３に向かう配列（第２配列）が一つである。すなわち、本実施形態では、第２フィールドプレートＦＢが、前記「非交互配列プレート」に相当し、第１フィールドプレートＦＡが、前記「交互配列プレート」に相当する。本実施形態のＦＥＴの構造は、第１フィールドプレートＦＡおよび第２フィールドプレートＦＢの配置以外は、前記実施形態２と同様である。図５における第１フィールドプレートＦＡおよび第２フィールドプレートＦＢの配置について、より具体的には、以下のとおりである。
【００９６】
図５Ａ〜Ｃに示すとおり、第１フィールドプレートは、ＦＡ１〜ＦＡ６の６個である。ＦＡ１〜ＦＡ６は、ゲート電極１０２からドレイン電極１０３に向かう配列（第１配列）を形成するように相互に間隔を置いて配置され、前記配列（第１配列）が複数であり、かつ、隣り合う２つの前記配列（第１配列）が、互い違いの状態である。また、図５Ａ〜Ｃに示すとおり、第２フィールドプレートは、ＦＢ１〜ＦＢ７の７個である。ＦＢ１〜ＦＢ７は、ゲート電極１０２上方から第２絶縁膜１０６上を通ってドレイン電極１０３上方に向かう配列（第２配列）を形成するように、相互に間隔を置いて配列されている。前記第２配列におけるゲート電極１０２側末端の第２フィールドプレートＦＢ７は、ゲート電極１０２およびそれに隣り合う第１フィールドプレートＦＡ６に重なるように配置されている。図５Ａ〜Ｃの半導体装置においては、第２フィールドプレートＦＢ７は、ゲート電極１０２および第１フィールドプレートＦＡ６に対し、第２絶縁膜１０６を介して重なっている。前記第２配列におけるドレイン電極１０３側末端の第２フィールドプレートＦＢ１は、ドレイン電極１０３およびそれに隣り合う第１フィールドプレートＦＡ１に重なるように配置されている。図５Ａ〜ＣのＦＥＴにおいては、第２フィールドプレートＦＢ１は、ドレイン電極１０３および第１フィールドプレートＦＡ１に対し、第２絶縁膜１０６を介して重なっている。第１フィールドプレートＦＡ１〜ＦＡ６と、前記第２配列の第１電極側末端および第２電極側末端以外の第２フィールドプレートＦＢ２〜ＦＡ６とは、それぞれ、フローティングフィールドプレートである。また、図５Ａ〜ＣのＦＥＴでは、前記第２配列の第１電極側末端および第２電極側末端の第２フィールドプレートＦＢ１およびＦＢ７も、フローティングフィールドプレートである。本実施形態では、前記「交互配列プレート」である前記フローティングフィールドプレートすなわち第１フィールドプレートＦＡ１〜ＦＡ６は、前記第２絶縁膜を介して、ゲート電極１０２からドレイン電極１０３への方向に隣り合う２つの第２フィールドプレートＦＢと重なり合うように配置されている。第１フィールドプレートＦＡ１〜ＦＡ６は、ゲート電極１０２およびドレイン電極１０３に重ならない。前記「非交互配列プレート」である前記フローティングフィールドプレートすなわち第２フィールドプレートＦＢ２〜ＦＢ６は、前記第２絶縁膜を介して、ゲート電極１０２からドレイン電極１０３への方向と垂直方向に隣り合う複数の前記「交互配列プレート」すなわち第１フィールドプレートＦＡと重なり合うように配置されている。第２フィールドプレートＦＢ２〜ＦＢ６は、ゲート電極１０２およびドレイン電極１０３に重ならない。
【００９７】
本実施形態では、図５Ａに示す通り、ドレイン電極１０３側から数えてｎ番目（ｎは２以上の整数）の第２フィールドプレートＦＢは、前記第２絶縁膜を介して、下方の２個の第１フィールドプレートＦＡに重なっている。そのうち一方の第１フィールドプレートＦＡは、ドレイン電極１０３側から数えてｎ番目の第２フィールドプレートＦＢおよびｎ−１番目の第２フィールドプレートＦＢと重なり合い、他方の第１フィールドプレートＦＡは、ｎ番目の第２フィールドプレートＦＢおよびｎ＋１番目の第２フィールドプレートＦＢと重なり合うというように、ドレイン電極１０３からゲート電極１０２に向かう方向に沿って、各々の第１フィールドプレートＦＡが互い違いに配置されている。本実施形態の半導体装置では、フィールドプレートのこのような配置により、ドレイン電極１０３とゲート電極１０２との間は、第１フィールドプレートＦＡおよび第２フィールドプレートＦＢを介して、複数のコンデンサが直列に接続された状態となっている。すなわち、図示のとおり、第２電極１０３→ＦＢ１→ＦＡ１→ＦＢ２→ＦＡ２→ＦＢ３→ＦＡ３→ＦＢ４→ＦＡ４→ＦＢ５→ＦＡ５→ＦＢ６→ＦＡ６→ＦＢ７→第１電極１０２という順で、各々隣り合う２つの電極間のコンデンサにより、前記各実施形態と同様に、特定の電極のエッジ部への電界集中が緩和され、半導体装置の高耐圧化が可能となる。
【００９８】
本実施形態のＦＥＴでは、図示のとおり、第１フィールドプレートＦＡと第２フィールドプレートＦＢとの重なり部分の幅（第１電極から第２電極への方向の幅）をＷＡＢ、当該第２フィールドプレートの電極幅（第１電極から第２電極への方向の幅）をＷＦＢとしたとき、ＷＡＢは、ＷＦＢよりも若干小さいが、ＷＦＢの１／２以上である。本実施形態では、第２フィールドプレートＦＢが前記「非交互配列プレート」であるため、ＷＡＢが、ＷＦＢの１／２以上であることが好ましく、ＷＡＢが、ＷＦＢと等しいことが特に好ましい。なお、図５Ｄ〜Ｆに、図５Ａ〜ＣのＦＥＴの変形例の構造を模式的に示す。図５Ｄは平面図、図５Ｅは、図５Ｄの（Ａ−Ａ’）方向に見た断面図、図５Ｆは、図５Ｄの（Ｂ−Ｂ’）方向に見た断面図である。図５Ｄ〜Ｆに示すとおり、このＦＥＴの構造は、第１フィールドプレートＦＡ１〜ＦＡ６および第２フィールドプレートＦＢ２〜ＦＢ６の幅（ゲート電極１０２からドレイン電極１０３への方向の幅）が図５Ａ〜Ｃと若干異なる。図５Ｄ〜Ｆに示すＦＥＴにおいて、前記重なり部分の幅ＷＡＢは、前記第２フィールドプレートＦＢ２〜ＦＢ６の幅ＷＦＢと等しい。これら以外は、図５Ｄ〜Ｆに示すＦＥＴの構造は、図５Ａ〜Ｃに示すＦＥＴと同様である。図示のように、図５Ａ〜Ｃの構造（ＷＡＢが、ＷＦＢ未満である構造）の方が、図５Ｄ〜Ｆの構造（ＷＡＢが、ＷＦＢと等しい構造）と比較して、第２フィールドプレートＦＢ同士の距離を小さくしやすい。このため、図５Ａ〜Ｃの構造の方が、図５Ｄ〜Ｆの構造と比較して、第２フィールドプレートＦＢの数をさらに増やしやすい。前記第３の実施形態でも説明したように、各コンデンサの結合容量の大きさと、ゲート電極１０２およびドレイン電極１０３の間に配置可能なフィールドプレート電極の数との間にはトレードオフの関係がある。本発明の半導体装置においては、高い耐圧を実現できるよう、プロセス上の制約を勘案しながら、これらを自由に設計することができる。
【００９９】
以上のとおり、本実施形態の電界効果トランジスタ（ＦＥＴ）では、フィールドプレート間の高い容量結合効果によって、効果的に電界集中を緩和できる。このため、例えば、ゲート電極１０２とドレイン電極１０３との間の距離が小さいＦＥＴでも高い耐圧を得ることが可能である。
【０１００】
本実施形態のＦＥＴの製造方法も特に制限されず、例えば、第２フィールドプレートＦＢの配置を変える以外は、前記第２の実施形態で説明した製造方法と同じであっても良い。本実施形態のＦＥＴの動作方法も、前記各実施形態と同様、特に制限されない。
【０１０１】
［第６の実施形態］
本発明の第６の実施形態について、図６Ａ〜Ｅを参照しながら説明する。
【０１０２】
図６Ａ〜Ｅに、本実施形態の半導体装置（素子）の構造を模式的に示す。図６Ａは平面図、図６Ｂは、図６Ａの（Ａ−Ａ’）方向に見た断面図、図６Ｃは、図６Ａの（Ｂ−Ｂ’）方向に見た断面図、図６Ｄは、図６Ａの（Ｃ−Ｃ’）方向に見た断面図、図６Ｅは、図６Ａの（Ｄ−Ｄ’）方向に見た断面図である。なお、この半導体装置は、電界効果トランジスタ（ＦＥＴ）である。
【０１０３】
図示のとおり、本実施形態のＦＥＴでは、第１フィールドプレートＦＡおよび第２フィールドプレートＦＢのいずれも、ゲート電極１０２からドレイン電極１０３に向かう配列が複数である。本実施形態では、後述するように、第１フィールドプレートＦＡが、前記「非交互配列プレート」に相当し、第２フィールドプレートＦＢが、前記「交互配列プレート」に相当する。本実施形態のＦＥＴの構造は、第１フィールドプレートＦＡおよび第２フィールドプレートＦＢの配置以外は、前記実施形態２と同様である。図６における第１フィールドプレートＦＡおよび第２フィールドプレートＦＢの配置について、より具体的には、以下のとおりである。
【０１０４】
図６Ａ〜Ｅに示すとおり、第１フィールドプレートＦＡは、ＦＡ１〜ＦＡ５の５個である。前記複数の第１フィールドプレートＦＡは、第１絶縁膜１０５上におけるゲート電極１０２とドレイン電極１０３との間に、ゲート電極１０２からドレイン電極１０３に向かう配列（第１配列）を形成するように、相互に間隔を置いて配置されている。ドレイン電極１０３からゲート電極１０２に向かって見て右半分（図６Ａにおいて上側）には、第１フィールドプレートＦＡ１、ＦＡ３およびＦＡ５が、ドレイン電極１０３側からゲート電極１０２側に向かって前記順序で配置されている。ドレイン電極１０３からゲート電極１０２に向かって見て左半分（図６Ａにおいて下側）には、第１フィールドプレートＦＡ２およびＦＡ４が、ドレイン電極１０３側からゲート電極１０２側に向かって前記順序で配置されている。
【０１０５】
また、図６Ａ〜Ｅに示すとおり、第２フィールドプレートＦＢは、ＦＢ１〜ＦＢ７の７個である。第２フィールドプレートＦＢは、ゲート電極１０２上方から第２絶縁膜１０６上を通ってドレイン電極１０３上方に向かう配列（第２配列）を形成するように、相互に間隔を置いて配置されている。ドレイン電極１０３からゲート電極１０２に向かって見て右半分（図６Ａにおいて上側）および左半分（図６Ａにおいて下側）のそれぞれにおいて、ゲート電極１０２からドレイン電極１０３に向かう前記第２配列が複数であり、かつ、隣り合う２つの前記第２配列が、互い違いの状態である。ゲート電極１０２側末端の第２フィールドプレートＦＢ７は、ゲート電極１０２およびそれに隣り合う第１フィールドプレートＦＡ５に重なるように配置されている。図６Ａ〜Ｅの半導体装置においては、第２フィールドプレートＦＢ７は、ゲート電極１０２および第１フィールドプレートＦＡ５に対し、第２絶縁膜１０６を介して重なっている。ゲート電極１０２側末端の第２フィールドプレートＦＢ６は、ゲート電極１０２およびそれに隣り合う第１フィールドプレートＦＡ４に重なるように配置されている。図６Ａ〜Ｅの半導体装置においては、第２フィールドプレートＦＢ６は、ゲート電極１０２および第１フィールドプレートＦＡ４に対し、第２絶縁膜１０６を介して重なっている。ドレイン電極１０３側末端の第２フィールドプレートＦＢ１は、ドレイン電極１０３およびそれに隣り合う第１フィールドプレートＦＡ１に重なるように配置されている。図６Ａ〜Ｅの半導体装置においては、第２フィールドプレートＦＢ１は、ドレイン電極１０３および第１フィールドプレートＦＡ１に対し、第２絶縁膜１０６を介して重なっている。ドレイン電極１０３側末端の第２フィールドプレートＦＢ２は、ドレイン電極１０３およびそれに隣り合う第１フィールドプレートＦＡ２に重なるように配置されている。図６Ａ〜Ｅの半導体装置においては、第２フィールドプレートＦＢ２は、ドレイン電極１０３および第１フィールドプレートＦＡ２に対し、第２絶縁膜１０６を介して重なっている。第１フィールドプレートＦＡ１〜ＦＡ５と、前記第２配列の第１電極側末端および第２電極側末端以外の第２フィールドプレートＦＢ３〜ＦＡ５とは、それぞれ、フローティングフィールドプレートである。また、図６Ａ〜ＥのＦＥＴでは、前記第２配列の第１電極側末端および第２電極側末端の第２フィールドプレートＦＢ１、ＦＢ２、ＦＢ６およびＦＢ７も、フローティングフィールドプレートである。本実施形態では、第１フィールドプレートＦＡ１〜ＦＡ５は、前記第２絶縁膜を介して、ゲート電極１０２からドレイン電極１０３への方向と垂直方向に隣り合う複数の第２フィールドプレートＦＢと重なり合うように配置されている。第１フィールドプレートＦＡ１〜ＦＡ５は、ゲート電極１０２およびドレイン電極１０３に重ならない。第２フィールドプレートＦＢ３〜ＦＢ５は、前記第２絶縁膜を介して、ゲート電極１０２からドレイン電極１０３への方向に隣り合う２つの第１フィールドプレートＦＡと重なり合うように配置されている。第２フィールドプレートＦＢ３〜ＦＢ５は、ゲート電極１０２およびドレイン電極１０３に重ならない。このように、本実施形態では、第１フィールドプレートＦＡが、前記「非交互配列プレート」に相当し、第２フィールドプレートＦＢが、前記「交互配列プレート」に相当する。なお、本実施形態における第１フィールドプレートＡは、図６Ａに示すとおり、ゲート電極１０２からドレイン電極１０３に向かう配列を、２つ有し、前記２つの配列が、互い違いの状態である。本発明において、前記「非交互配列プレート」の配列は、特に制限されず、例えば図６のように、前記配列が複数でもよいし、隣り合う２つの前記配列が、互い違いの状態であっても良い。
【０１０６】
本実施形態では、図６Ａに示す通り、ドレイン電極１０３からゲート電極１０２に向かって見て右半分（図６Ａにおいて上側）および左半分（図６Ａにおいて下側）のそれぞれにおいて、第２電極１０３側から数えてｎ番目（ｎは２以上の整数）の第１フィールドプレートＦＡの上方に、２個の第２フィールドプレートＦＢが重なっている。そのうち一方の第２フィールドプレートＦＢは、第２電極１０３側から数えてｎ番目の第１フィールドプレートＦＡおよびｎ−１番目の第１フィールドプレートに重なり、他方の第２フィールドプレートＦＢは、ｎ番目の第１フィールドプレートＦＡおよびｎ＋１番目の第１フィールドプレートＦＢに重なる。このように、ドレイン電極１０３からゲート電極１０２に向かって見て右半分（図６Ａにおいて上側）および左半分（図６Ａにおいて下側）のそれぞれにおいて、ドレイン電極１０３からゲート電極１０２に向かう方向に沿って、各々の第２フィールドプレートＦＢが互い違いに配置されている。本実施形態のＦＥＴでは、フィールドプレートのこのような配置により、ドレイン電極１０３からゲート電極１０２に向かって見て右半分（図６Ａにおいて上側）および左半分（図６Ａにおいて下側）のそれぞれにおいて、第１フィールドプレートＦＡおよび第２フィールドプレートＦＢを介して、複数のコンデンサが直列に接続された状態となっている。すなわち、図示のとおり、ドレイン電極１０３からゲート電極１０２に向かって見て右半分（図６Ａにおいて上側）においては、ドレイン電極１０３→ＦＢ１→ＦＡ１→ＦＢ３→ＦＡ３→ＦＢ５→ＦＡ５→ＦＢ７→ゲート電極１０２という順で、各々隣り合う２つの電極間のコンデンサにより、容量結合が形成されている。ドレイン電極１０３からゲート電極１０２に向かって見て左半分（図６Ａにおいて下側）においては、ドレイン電極１０３→ＦＢ２→ＦＡ２→ＦＢ４→ＦＡ４→ＦＢ６→ゲート電極１０２という順で、各々隣り合う２つの電極間のコンデンサにより、容量結合が形成されている。これら直列に接続された多数のコンデンサは、半導体装置がオフ状態のときには、第２電極１０３と第１電極１０２との間に印加される高電圧を分担して保持する。これにより、各々の第１フィールドプレートＦＡおよび第２フィールドプレートＦＢの電位が決まる。このようにして、前記各実施形態と同様に、特定の電極のエッジ部への電界集中が緩和され、半導体装置の高耐圧化が可能となる。
【０１０７】
本実施形態において、第１フィールドプレートＦＡと第２フィールドプレートＦＢとの重なり部分の幅（第１電極から第２電極への方向の幅）ＷＡＢは、特に制限されないが、当該第１フィールドプレートの電極幅（第１電極から第２電極への方向の幅）ＷＦＡの１／２以上であることが好ましい。また、図６に示すように、ＷＡＢ＝ＷＦＡすなわち、第１フィールドプレートＦＡの電極幅ＷＦＡ全体を第２フィールドプレートＦＢが覆うように配置されていることが特に好ましい。これにより、例えば前記第１または第２の実施形態と同様に、大きい結合容量を得ることができる。
【０１０８】
本実施形態では、ＷＡＢをＷＦＡの１／２以上とすることもできるし、図示のようにＷＡＢ＝ＷＦＡとすることもできるこれにより、例えば前記第１〜第４の実施形態と同様に、大きい結合容量および高い電界集中緩和効果を得て、高耐圧化を実現することができる。さらに、本実施形態では、図６Ａに示すとおり、ゲート電極およびドレイン電極間（ドリフト領域）全体において、各々の第１フィールドプレートＦＡが、ドレイン電極１０３からゲート電極１０２に向かう方向に沿って互い違いに配置されている。このような配置により、ゲート電極１０２およびドレイン電極１０３間に多数の第１フィールドプレートＦＡを配置しやすい。したがって、本実施形態では、さらに電界集中緩和効果と高耐圧化効果を高めやすい。なお、図６Ａ〜Ｅでは、第１フィールドプレートＦＡの数を５個、第２フィールドプレートＦＢの数を７個としたが、これらの数は特に制限されず、図６Ａ〜Ｅよりもさらに増やしても良いし、逆に減らしても良い。また、例えば、前記第５の実施形態と同様に、第１フィールドプレートＦＡを前記「交互配列プレート」とし、第２フィールドプレートＦＢを前記「非交互配列プレート」としても良い。
【０１０９】
以上のとおり、本実施形態の電界効果トランジスタ（ＦＥＴ）では、フィールドプレート間の高い容量結合効果によって、効果的に電界集中を緩和できる。このため、例えば、ゲート電極１０２とドレイン電極１０３との間の距離が小さいＦＥＴでも高い耐圧を得ることが可能である。
【０１１０】
本実施形態のＦＥＴの製造方法も特に制限されず、例えば、第１フィールドプレートＦＡおよび第２フィールドプレートＦＢの配置を変える以外は、前記第２の実施形態で説明した製造方法と同じであっても良い。本実施形態のＦＥＴの動作方法も、前記各実施形態と同様、特に制限されない。
【０１１１】
以上、本発明を各実施形態に即して説明したが、前述の通り、前記各実施形態は例示であり、種々の変更が可能である。
【０１１２】
例えば、前記第１〜第４の実施形態においては、第１フィールドプレートＦＡが６本、第２フィールドプレートが７本の構成を示した。前記第５の実施形態においては、第１フィールドプレートＦＡが７本、第２フィールドプレートが６本の構成を示した。また、前記第６の実施形態においては、第１フィールドプレートＦＡが５本、第２フィールドプレートが７本の構成を示した。しかし、本発明の構成はこれらに限定されず、プロセス上の制約を勘案しながら、高い効果を得られるようフィールドプレートの数を自由に設計することができる。
【０１１３】
また、前記各実施形態における半導体装置では、主に、前記第２配列の第１電極側末端および第２電極側末端における前記第２フィールドプレートが、フローティングフィールドプレートである場合について説明した。しかしながら、前述のように、これら第１電極側末端および第２電極側末端の第２フィールドプレートは、通常のフィールドプレートであっても良い。すなわち、これら末端の第２フィールドプレートの一方または両方が、ゲート電極、ドレイン電極、またはソース電極（またはアノード電極、もしくはカソード電極）と短絡していても良い。また、本発明の半導体装置は、前記第１フィールドプレートおよび前記第２フィールドプレートに加え、さらに、通常のフィールドプレートを有していても良い。
【０１１４】
また、前記各実施形態における電界効果トランジスタ（ＦＥＴ）は、ゲート電極１０２がゲート絶縁膜１０４を介して半導体層上に形成される、いわゆる、金属−絶縁膜−半導体電界効果トランジスタ（ＭＩＳＦＥＴ）の構成とした。しかしながら、本発明では、ゲート絶縁膜を有しない高電子移動度トランジスタ（ＨＥＭＴ）構造や金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ）構造を採用しても良い。すなわち、本発明の半導体装置では、前記半導体層上面に前記ゲート電極が直接接触していても良い。また、本発明では、電子供給層上にチャネル層を有する逆ＨＥＭＴ構造を採用しても良い。本発明の半導体装置は、前記半導体層とゲート電極の間にｐ型半導体を設けたジャンクション型ゲート電界効果トランジスタ（ＪＦＥＴ）であっても良い。また、本発明の半導体装置は、例えば、実施形態１で説明したショットキー（ＭＥＳ、Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ＭＩＳダイオード、ｐ−ｎ接合ダイオード等であっても良い。
【０１１５】
また、前記第１の実施形態においては、キャリア供給層１０７上に、第１フィールドプレートＦＡを、第１絶縁膜１０５を介して形成する構成を示した。すなわち、第１フィールドプレートＦＡは、半導体層上に１層の絶縁膜を介して形成する構成とした。さらに、前記第２〜第６の実施形態においては、キャリア供給層１０７上に、第１フィールドプレートＦＡを、第１絶縁膜１０５およびゲート絶縁膜１０４を介して形成する構成を示した。すなわち、第１フィールドプレートＦＡは、半導体層上に２層の絶縁膜を介して形成する構成とした。しかしながら、本発明の構成はこれに限定されるものではなく、第１フィールドプレートは、例えば、半導体層上に、３層以上の絶縁膜を介して形成することも可能である。
【０１１６】
前記第１絶縁膜、前記第２絶縁膜、および前記ゲート絶縁膜の形成材料も特に制限されず、ＳｉＯ２、Ａｌ２Ｏ３、ＳｉＮ、Ｓｉ３Ｎ４、Ｔａ２Ｏ５、ＨｆＯ２、ＺｒＯ２およびこれらの化合物などから自由に選ぶことが可能である。さらに他の絶縁膜を含む場合も、同様である。
【０１１７】
また、前記各実施形態においては、半導体層１０９、１０８、１０７には窒化物系半導体（III族窒化物半導体）を用いた構造を示したが、本発明はこれに限定されるものではない。すなわち、本発明の半導体装置において、前記半導体層の形成材料は特に制限されず、例えば、シリコン（Ｓｉ）、炭化シリコン（ＳｉＣ）、砒化物系半導体（ＩｎＧａＡｓ、ＡｌＧａＡｓなど）、燐化物系半導体（ＡｌＩｎＧａＰなど）、ダイヤモンド（Ｃ）、セレン化物系半導体（ＺｎＭｇＳＳｅなど）など、どのような材料でも良い。これらの半導体材料に対しても、広く本発明のフィールドプレートの配置を適用し、耐圧向上効果を得ることができる。なお、前記のとおり、本発明のフィールドプレートの配置は、ゲート電極とドレイン電極との間のドリフト領域の距離が小さい電界効果トランジスタ（ＦＥＴ）に適用するとより高い効果を発揮する。このため、本発明は、たとえば、窒化ガリウム（ＧａＮ）、炭化シリコン（ＳｉＣ）、ダイヤモンド（Ｃ）などのワイドギャップ半導体材料を用いた電界効果トランジスタ（ＦＥＴ）に適用するのが特に好ましい。
【０１１８】
また、前記各実施形態では、チャネル層材料としてＧａＮを用いたが、窒化インジウムガリウム（ＩｎＧａＮ）、ＡｌＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮ、ＩｎＮなど他のIII族窒化物半導体を用いても良いし、Ｓｉ、ＳｉＣ等を用いても良い。
【０１１９】
また、前記各実施形態では、キャリア供給層材料としてＡｌＧａＮを用いたが、チャネル層よりバンドギャップの大きい他のIII族窒化物半導体を用いても良い。前記III族窒化物半導体は、例えば、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮ、ＧａＮ、ＡｌＮなどであっても良い。
【０１２０】
また、前記各実施形態では、チャネル層とキャリア供給層とのヘテロ接合構造を用いたが、キャリア供給層を設けなくても良い。この場合には、前記チャネル層を、例えば、ｎ型のＧａＮ等のIII族窒化物半導体、若しくは、ｎ型のＳｉ、ＳｉＣ等によって構成すれば良い。
【０１２１】
前記第１の電極、前記第２の電極、および前記ソース電極等の形成材料は、特に限定されない。例えば、前記各実施形態では、ソース電極、ドレイン電極、カソード電極の材料としてＴｉ／Ａｌ／Ｎｉ／Ａｕを用いたが、Ｔｉ／Ａｌ／モリブデン（Ｍｏ）／Ａｕ、Ｔｉ／Ａｌ／ニオビウム（Ｎｂ）／Ａｕ、Ｔｉ／Ａｌなど他の材料を用いても良い。
【０１２２】
また、前記各実施形態では、ゲート電極およびアノード電極の材料としてＮｉ／Ａｕを用いたが、Ｔｉ／Ｐｔ／Ａｕ、パラディウム（Ｐｄ）／Ａｕなど他の材料を用いても良い。さらに、前記各実施形態では、前記第１の電極、前記第２の電極、および前記ソース電極の形状は、底面が矩形の直方体状としたが、これには限定されない。例えば、前記第１の電極および前記第２の電極の形状が、それぞれ底面が半円形の半円板形状であり、前記半円形の直線部分が対向していても良い。
【０１２３】
前記各実施形態では、フィールドプレートの材料としてＴｉ／Ｐｔ／Ａｕを用いたが、Ｎｉ／Ａｕ、Ｐｄ／Ａｕなど他の材料を用いても良い。また、フィールドプレートの底面形状は、図示のように矩形としたが、三角形や他の多角形であっても良いし、または、他の任意の形状（例えば円形等）であっても良い。
【実施例】
【０１２４】
［実施例１］
図２の構造を有するＦＥＴを、前記第２の実施形態に記載の方法で実際に作製した。このＦＥＴは、ゲート電極１０２とドレイン電極１０３との間の距離が１３μｍであり、耐圧６３０Ｖを達成することができた。
【０１２５】
［実施例２］
図３の構造を有するＦＥＴを、前記第３の実施形態（前記第２の実施形態）に記載の方法で実際に作製した。このＦＥＴは、ゲート電極１０２とドレイン電極１０３との間の距離が１３μｍであり、耐圧６１０Ｖを達成することができた。
【０１２６】
［実施例３］
図４の構造を有するＦＥＴを、前記第４の実施形態（前記第２の実施形態）に記載の方法で実際に作製した。このＦＥＴは、ゲート電極１０２とドレイン電極１０３との間の距離が１３μｍであり、耐圧６３０Ｖを達成することができた。
【産業上の利用可能性】
【０１２７】
以上のとおり、本発明によれば、電界集中を緩和し、高い耐圧を得ることが可能な半導体装置、電子装置、半導体装置の製造方法、および半導体装置の動作方法を提供することができる。例えば、本発明によれば、高い耐圧を維持しながら電極間距離を小さくした電界効果トランジスタ（ＦＥＴ）を提供することができる。このような電界効果トランジスタは、低オン抵抗で、消費電力を小さくできる。この利点を活用して、前記電界効果トランジスタを、例えば、スイッチング電源、インバータ回路などの電子装置の省エネルギー化に寄与するパワー半導体素子として用いることができる。前記パワー半導体素子としては、例えば、携帯電話端末の基地局や衛星通信システム等で用いられる大出力マイクロ波増幅器を構成するトランジスタ、ＰＣ（Personal  Computer）の電源や自動車のパワーステアリング等の電力制御装置に使用されるトランジスタ等が挙げられる。ただし、本発明の半導体装置は、これらに限定されず、どのような用途に用いても良い。前述の通り、本発明の電子装置は、本発明の半導体装置を含むことが特徴である。本発明の電子装置の用途は特に限定されず、例えば、モーター制御装置（例えば電気自動車用、エアコン用等）、電源装置（例えばコンピュータ用等）、インバータ照明、高周波電力発生装置（例えば電子レンジ用、電磁調理器用等）、画像表示装置、情報記録再生装置、通信装置等に広く用いることができる。
【符号の説明】
【０１２８】
１０１  ソース電極
１０２  ゲート電極
１０３  ドレイン電極
１０４  ゲート絶縁膜
１０５  第１絶縁膜
１０６  第２絶縁膜
１０７  キャリア供給層
１０８  チャネル層
１０９  バッファ層
１１０  基板
１１１  アクティブ領域
９０１  ｐ−基板
９０２  ｎ−層
９０３  ｐウェル
９０４  ｎ＋ソース領域
９０５  ｐ＋領域
９０６  ソース電極
９０７  ゲート絶縁膜
９０８  ゲート電極
９０９  ｎ領域
９１０  ｎ＋ドレイン領域
９１１  ドレイン電極
ＬＡ    第１絶縁膜
ＬＢ    第２絶縁膜
ＦＡ    第１フィールドプレート
ＦＢ    第２フィールドプレート
ＤＡ    第１ドレイン電極
ＤＢ    第２ドレイン電極
【図１Ａ】
0005594515.tif 000002
【図１Ｂ】
0005594515.tif 000003
【図１Ｃ】
0005594515.tif 000004
【図１Ｄ】
0005594515.tif 000005
【図２Ａ】
0005594515.tif 000006
【図２Ｂ】
0005594515.tif 000007
【図２Ｃ】
0005594515.tif 000008
【図２Ｄ】
0005594515.tif 000009
【図２Ｅ】
0005594515.tif 000010
【図２Ｆ】
0005594515.tif 000011
【図２Ｇ】
0005594515.tif 000012
【図２Ｈ】
0005594515.tif 000013
【図２Ｉ】
0005594515.tif 000014
【図２Ｊ】
0005594515.tif 000015
【図２Ｋ】
0005594515.tif 000016
【図３Ａ】
0005594515.tif 000017
【図３Ｂ】
0005594515.tif 000018
【図３Ｃ】
0005594515.tif 000019
【図４】
0005594515.tif 000020
【図５Ａ】
0005594515.tif 000021
【図５Ｂ】
0005594515.tif 000022
【図５Ｃ】
0005594515.tif 000023
【図５Ｄ】
0005594515.tif 000024
【図５Ｅ】
0005594515.tif 000025
【図５Ｆ】
0005594515.tif 000026
【図６Ａ】
0005594515.tif 000027
【図６Ｂ】
0005594515.tif 000028
【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図７】
0005594515.tif 000032