(57)【特許請求の範囲】
【請求項１】
第１の端子および第２の端子を有するキャパシタと、
保護回路であって、
第１の導電経路および前記第１の導電経路を制御するための第１の制御端子を有する第１のトランジスタであって、前記第１の導電経路の一端子が前記第１の端子に接続され、前記第１の導電経路の別の端子が第１の電源レールに接続され、前記第１の制御端子が前記第２の端子に接続される、第１のトランジスタと、
第２の導電経路および前記第２の導電経路を制御するための第２の制御端子を有する第２のトランジスタであって、前記第２の導電経路の一端子が前記第２の端子に接続され、前記第２の導電経路の別の端子が第２の電源レールに接続され、前記第２の制御端子が前記第１の端子に接続される、第２のトランジスタとを備える保護回路と、
を備え、
前記キャパシタが、並列に接続された複数のキャパシタの直線的アレイのうちの１つであり、前記保護回路が、前記直線的アレイの第１の端に置かれた第１の保護回路であり、前記直線的アレイの第２の端に置かれた第２の保護回路をさらに備える、
集積回路電源減結合回路。
【請求項２】
前記第１のトランジスタが第１のソース、第１のゲートおよび第１のドレインを有するｐ−チャネルＦＥＴであり、前記第２のトランジスタが第２のソース、第２のゲートおよび第２のドレインを有するｎ−チャネルＦＥＴであり、前記第１のゲートが前記第２のドレインおよび前記キャパシタの前記第２の端子に導電的に結合され、前記第２のゲートが前記第１のドレインおよび前記キャパシタの前記第１の端子に導電的に結合される、請求項１に記載の減結合回路。
【請求項３】
前記第１および前記第２の電源レールが、より高い閾値電圧のＦＥＴおよびより低い閾値電圧のＦＥＴを備える集積回路の電源レールであり、前記第１および第２のトランジスタがより低い閾値電圧のＦＥＴである、請求項１に記載の減結合回路。
【請求項４】
前記保護回路を通る前記第１および第２の電源レール間の電流が、前記キャパシタの低抵抗と前記キャパシタの高抵抗との間に１つの極大を示す関連電流特性を有する、請求項１に記載の減結合回路。
【請求項５】
デバイス基板と、
前記基板の上に置かれ、第１の電源レールおよび第２の電源レールによって給電されるように構成されたアクティブ回路と、
第１の端子および第２の端子を有し、前記第１および第２の電源レール上の電源ノイズを低減するように構成されたキャパシタと、
前記キャパシタを通る電流を制限するように構成され、
第１の導電経路および前記第１の導電経路を制御するための第１の制御端子を有する第１のトランジスタであって、前記第１の導電経路の一端子が前記第１の端子に接続され、前記第１の導電経路の別の端子が前記第１の電源レールに接続され、前記第１の制御端子が前記第２の端子に接続された、第１のトランジスタと、
第２の導電経路および前記第２の導電経路を制御するための第２の制御端子を有する第２のトランジスタであって、前記第２の導電経路の一端子が前記第２の端子に接続され、前記第２の導電経路の別の端子が前記第２の電源レールに接続され、前記第２の制御端子が前記第１の端子に接続された、第２のトランジスタと、を備える保護回路と、
を備え、
前記キャパシタが、並列に接続された複数のキャパシタの直線的アレイのうちの１つであり、前記保護回路が、前記直線的アレイの第１の端に置かれた第１の保護回路であり、前記直線的アレイの第２の端に置かれた第２の保護回路をさらに備える、
集積回路。
【請求項６】
前記第１のトランジスタが、第１のソース、第１のゲートおよび第１のドレインを有するｐ−チャネルＦＥＴであり、前記第２のトランジスタが、第２のソース、第２のゲートおよび第２のドレインを有するｎ−チャネルＦＥＴであり、前記第１のゲートが前記第２のドレインおよび前記キャパシタの前記第２の端子に導電的に結合され、前記第２のゲートが前記第１のドレインおよび前記キャパシタの前記第１の端子に導電的に結合された、請求項５に記載の集積回路。
【請求項７】
高い閾値電圧の複数のＦＥＴおよび低い閾値電圧の複数のＦＥＴを更に備え、前記第１のトランジスタ及び前記第２のトランジスタが前記低い閾値電圧の複数のＦＥＴである、
請求項５に記載の集積回路。
【請求項８】
集積回路を製造する方法であって、
基板を供給することと、
前記基板の上にアクティブ回路を形成することと、
前記アクティブ回路を、第１の電源レールおよび第２の電源レールで給電されるように構成することと、
前記基板の上に置かれた減結合キャパシタを、前記第１および第２の電源レール上の電源ノイズを濾過するように構成することと、
前記キャパシタを通る電流を制限するように構成され、
第１の導電経路および前記第１の導電経路を制御するための第１の制御端子を有する第１のトランジスタであって、前記第１の導電経路の一端子が前記キャパシタの第１の端子に接続され、前記第１の導電経路の別の端子が前記第１の電源レールに接続され、前記第１の制御端子が前記第２の端子に接続される、第１のトランジスタと、
第２の導電経路および前記第２の導電経路を制御するための第２の制御端子を有する第２のトランジスタであって、前記第２の導電経路の一端子が前記キャパシタの第２の端子に接続され、前記第２の導電経路の別の端子が前記第２の電源レールに接続され、前記第２の制御端子が前記第１の端子に接続される、第２のトランジスタとを備える保護回路を前記基板の上に置くことと、
複数のキャパシタを前記減結合キャパシタに並列に接続し、前記保護回路が、前記直線的アレイの第１の端に置かれた第１の保護回路であり、
更に、第２の保護回路を前記直線的アレイの第２の端に接続することと
を含む、方法。
【請求項９】
前記第１のトランジスタが第１のソース、第１のゲートおよび第１のドレインを有するｐ−チャネルＦＥＴであり、前記第２のトランジスタが第２のソース、第２のゲートおよび第２のドレインを有するｎ−チャネルＦＥＴであり、前記第１のゲートが前記第２のドレインおよび前記キャパシタの前記第２の端子の導電的に結合され、前記第２のゲートが前記第１のドレインおよび前記キャパシタの前記第１の端子の導電的に結合された、請求項８に記載の方法。
【請求項１０】
前記第１および前記第２のトランジスタがバイポーラ・トランジスタである、請求項８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、一般に、電子デバイスに関し、より詳細には、電源減結合に関する。
【背景技術】
【０００２】
減結合キャパシタ（ＤＥＣＡＰ）は、通例、チップ、およびチップが置かれたパッケージに付随する種々の寄生インダクタンスを通って流れる電流の変化によって引き起こされるスイッチング・ノイズを軽減するために、システム・オン・チップ（ｓｙｓｔｅｍ−ｏｎ−ａ−ｃｈｉｐ）（ＳｏＣ）設計に組み込まれる。入出力（Ｉ／Ｏ）とチップ内のコア回路とを同時にスイッチングすることで、電力供給源に、ΔＶ＝Ｌ（ｄｉ／ｄｔ）で近似される量の電圧降下（ｖｏｌｔａｇｅ  ｄｒｏｏｐ）が引き起こされる可能性があり、ここでＬは電力バス（パッケージ上の電力バスを含む）の有効配線インダクタンスであり、ｄｉ／ｄｔは時間に対する電流の増加の瞬間的な比である。この「電源ノイズ」は、信号遅延を増加させ、それにより、ＳｏＣの動作周波数を低下させる可能性があるばかりでなく、いくつかの場合では、ＳｏＣ内の論理回路に状態遷移を、意図せずに引き起こす可能性がある。
【０００３】
いくつかの減結合キャパシタは、通常、ＳｏＣが配置される回路ボード上に配置される。そのようなキャパシタは、一般に、比較的低い周波数における電源ノイズ（ｓｕｐｐｌｙ  ｎｏｉｓｅ）を軽減することにおいて有効である。しかし、より高い周波数においては、これらのキャパシタは通常、有効ではなく、それゆえ、ＳｏＣ設計の中にオンチップの減結合キャパシタを一体化することが、一般的に望ましい。
【０００４】
特定用途向け集積回路（ＡＳＩＣ）の設計フローでは、スタンダード・セル（ｓｔａｎｄａｒｄ−ｃｅｌｌ）・ロジックが、自動設計ツールの「配置配線（ｐｌａｃｅ−ａｎｄ−ｒｏｕｔｅ）」ステップを使用する設計の中に配置されてよい。スタンダード・セル・ロジックを配置した後、例えば、アクティブ・ロジック・セルによって占められていない「余白（ｗｈｉｔｅ  ｓｐａｃｅ）」の領域にＤＥＣＡＰを適宜配置することによる配置配線ステップの後、ＤＥＣＡＰが、通例、スタンダード・セル・ロジックのファブリック（ｆａｂｒｉｃ）の中に加えられる。そのような「フィラー」手法は、関連するＣＭＯＳ技術の設計ルールと合致するように設計される、これらのＤＥＣＡＰセルの配置のために必要な、任意の追加の面積オーバーヘッドを最小化するかまたはなくする。
【０００５】
多くの場合では、機能回路を配線した後にＤＥＣＡＰセルが利用可能な空白は、ＳｏＣ設計の電圧−ノイズ要件（ｒｅｑｕｉｒｅｍｅｎｔ）に適合するのに十分である。しかし、いくつかの場合では、チップ上のスイッチング活動は非常に活発であり、それに比例して、必要なオンチップ減結合キャパシタンスの量が増加する。キャパシタンス要件は、チップ上の利用可能な余白の量が電圧ノイズ仕様に適合するのに不十分であるほどまでに、高い可能性がある。そのような場合では、特化した形態の減結合キャパシタを導入する必要がある可能性がある。
【０００６】
特化した減結合キャパシタの一例は、金属−絶縁体−金属（「ＭｉＭ」）キャパシタである。ＭｉＭキャパシタは、チップ上に形成されてよく、ゲート酸化物（ｇａｔｅ−ｏｘｉｄｅ）ベースのキャパシタより大きな単位のキャパシタンス（μＦ／μｍ２）を提供することができる。ＭｉＭキャパシタは、高性能回路の性能向上における顕著な利点を提供することを例証されてきた。複数の種類のＭｉＭキャパシタが、文献に報告されている。一例では、ＭｉＭは、ＳｏＣの金属相互接続レベルにおいて少なくとも部分的に並列電極を使用して形成されうる。別の例では、キャパシタの誘電体は、ＣＭＯＳトランジスタと、金属化レベルの第１のレベル、例えば金属１との間に置かれた誘電体の中にエッチングされたフィーチャ内に組み込まれる。後者の例は、通常、埋め込みダイナミックＲＡＭ（ＤＲＡＭ）の製造に使用される。キャパシタ電極間に低抵抗接続をもたらす、小さいが無視できない比率の不良が、両方の実施に対してよく知られている。そのような不良は、デバイスの歩留まりおよび／または信頼性を低下させる可能性がある。
【発明の概要】
【課題を解決するための手段】
【０００７】
一態様は、キャパシタおよび保護回路を含む、集積回路電源減結合回路を提供する。キャパシタは、第１の端子および第２の端子を有する。保護回路は、第１の導電経路を有する第１のトランジスタ、および第２の導電経路を有する第２のトランジスタを含む。第１の導電経路の一端子がキャパシタの第１の端子に接続され、第１の導電経路の別の端子が第１の電源レールに接続される。第２の導電経路の一端子がキャパシタの第２の端子に接続され、第２の導電経路の別の端子が異なる第２の電源レールに接続される。
【０００８】
別の態様が、デバイス基板および基板の上に置かれたアクティブ回路を含む集積回路を提供する。アクティブ回路は、第１の電源レールおよび第２の電源レールによって給電されるように構成される。第１の端子および第２の端子を有するキャパシタが、第１および第２の電源レール上の電源ノイズを低減するように構成される。保護回路が、キャパシタを通る電流を制限するように構成される。保護回路は、第１の導電経路を有する第１のトランジスタおよび第２の導電経路を有する第２のトランジスタを含む。第１の導電経路の一端子が第１の端子に接続され、第１の導電経路の別の端子が第１の電源レールに接続される。第２の導電経路の一端子が第２の端子に接続され、第２の導電経路の別の端子が第２の電源レールに接続される。
【０００９】
さらに別の態様は、集積回路を製造する方法を提供する。方法は、基板を供給することおよび基板の上にアクティブ回路を形成することを含む。アクティブ回路は、第１の電源レールおよび第２の電源レールによって給電されるように構成される。基板の上に置かれた減結合キャパシタは、第１および第２の電源レール上の電源ノイズを低減するように構成される。保護回路は、キャパシタを通る電流を制限するために、基板の上に置かれる。保護回路は、第１の導電経路を有する第１のトランジスタおよび第２の導電経路を有する第２のトランジスタを含む。第１の導電経路の一端子が第１の端子に接続され、第１の導電経路の別の端子が第１の電源レールに接続される。第２の導電経路の一端子が第２の端子に接続され、第２の導電経路の別の端子が第２の電源レールに接続される。
【００１０】
次に、以下の説明が、同じ番号が同じ要素を表す添付の図面と併せて参照される。
【図面の簡単な説明】
【００１１】
【図１】実例として、保護回路を含む電源減結合回路の複数配置を含む集積回路（ＩＣ）ダイを示す、本開示の電子デバイスの図である。
【図２】例えば図１の減結合回路に含まれるような、本開示のキャパシタ・バンクおよび保護回路を示す図である。
【図３】例えば図２の保護回路の一例の例示的挙動を近似する集中定数素子（ｌｕｍｐｅｄ−ｅｌｅｍｅｎｔ）回路を示す図である。
【図４】例えば図２の保護回路の別の例の例示的挙動を近似する集中素子回路を示す図である。
【図５】例えば図２の保護回路のさらに別の例の例示的挙動を近似する集中素子回路を示す図である。
【図６】例えば図２の保護回路のさらに別の例の例示的挙動を近似する集中素子回路を示す図である。
【図７】例えば図２の保護回路の例示的な電流−抵抗特性を示すグラフである。
【図８】例えば図２の保護回路の例示的な電流−抵抗特性を示すグラフである。
【図９】２つの保護回路および減結合キャパシタの１つのアレイを含む、図１に示すような減結合回路の例示的一実施形態を示す図である。
【図１０Ａ】減結合キャパシタ・アレイの物理的レイアウトの例示的一実施形態を示す図である。
【図１０Ｂ】図１０Ａに示すキャパシタ・アレイおよび保護回路の複数配置を含む減結合回路の例示的一実施形態を示す図である。
【図１１】電子デバイス、例えば図１のＩＣダイを製造する、本開示の方法を示す流れ図である。
【発明を実施するための形態】
【００１２】
キャパシタ誘電体としてゲート誘電体レベルを使用するトランジスタ・レベルにおけるＤＥＣＡＰセルの不良率は、比較的低い。これは、そのような減結合キャパシタが、高品質のゲート誘電体レベルを含む、標準ＣＭＯＳトランジスタに使用されるプロセスと同じプロセスで製造されるからである。したがって、そのようなＤＥＣＡＰを使用する設計に対する歩留まり損失および／または電流漏れは、比較的小さい。
【００１３】
しかし、ＭｉＭベースＤＥＣＡＰを形成するために使用される相互接続レベルは、通常、ＭｉＭ  ＤＥＣＡＰ電極間の、本明細書で時として短絡と呼ばれる、低抵抗経路をもたらす可能性のある加工不良を、より生じやすい。これらの不良は、総合的歩留まり、ならびにＭｉＭ  ＤＥＣＡＰを使用する製品の信頼性を低下させる可能性がある。ＭｉＭキャパシタを介する短絡は、電流供給ノードと接地ノードとの間に高電流をもたらし、それゆえ、デバイス全体の機能を危うくする可能性がある。
【００１４】
本開示は、短絡したＤＥＣＡＰによる歩留まり損失のリスクを有利に著しく低減する、減結合キャパシタのための簡単で革新的な保護方式を紹介する。本明細書で説明される実施形態は、任意のオンチップ減結合キャパシタに対して実施されうるが、他の利用可能なキャパシタの種類に対してＭｉＭキャパシタの不良がより高いので、ＭｉＭ  ＤＥＣＡＰに対するそれらの実施形態の実施は、特に有利でありうる。本開示の実施形態は、これらの実施形態がなければ、信頼性への懸念から、そのようなＭｉＭキャパシタに適切ではないであろう電子回路、例えば集積回路において、ＭｉＭ  ＤＥＣＡＰの使用を可能にする。
【００１５】
本明細書で説明される種々の実施形態は、１つまたは複数のＭｉＭキャパシタと共に使用される、小さなＣＭＯＳ互換保護回路を含む。保護回路は、上述の不良のリスクを低減または排除しながら、依然として、キャパシタの減結合の有効性を大幅に維持している。
【００１６】
本明細書で説明される種々の実施形態の１つの利点は、この利点がなければ、電子デバイスの総合的歩留まりおよび信頼性に影響を与える可能性のある、潜在的な不良に対する設計のロバスト性を提供しながら、依然として電源減結合を提供することを含む。別の利点は、本明細書で説明される種々の実施形態が、減結合キャパシタを作製するために必要となるであろうものに対して、特別な加工または特別な設計ツールを何ら必要としないことである。
【００１７】
図１は、本開示による電子デバイス１００を示す。デバイス１００は、例示的な集積回路である。デバイス１００は、アクティブ回路１２０が置かれたデバイス基板１１０を含む。基板１１０は、半導体ウェーハなどであるが限定されない、電子デバイスを製造するのに適した任意の基板であってよい。半導体ウェーハは、例えば、シリコン、ゲルマニウム、ＧａＡｓ、半導体オン・インシュレータ、エピタキシャル層、および多結晶材料を含んでよい。いくつかの実施形態では、基板は、有機ＦＥＴ（ｏＦＥＴ）および有機ＬＥＤ（ｏＬＥＤ）などの有機電子デバイスがその上に形成される有機膜を含んでよい。
【００１８】
アクティブ回路は、少なくとも２つの極性の電圧源、例えばＶｄｄおよびＶＳＳによって供給される電力で動作するように構成された、ＦＥＴ、バイポーラ・トランジスタ、抵抗器、キャパシタ、インダクタ、他などの電子素子の任意の組合せを意味する。アクティブ回路は、アクティブとみなされるために実際に給電される必要はなく、かつ、アクティブ回路とみなされるその最終構成の中に完全に相互接続される必要はない。
【００１９】
アクティブ回路１２０は、電力を電源からアクティブ回路１２０の種々の素子に伝導する１つまたは複数の電源レールによって給電される。限定ではなく、本明細書では、１つの極性の電力レールがＶｄｄと呼ばれてよく、一方、別の極性の電力レールがＶＳＳと呼ばれてよい。非制限的な一例では、Ｖｄｄが正電圧であってよく、ＶＳＳが接地であってよい。
【００２０】
デバイス１００は、複数の電源減結合回路を含む。埋め込み減結合回路１３０、例えばキャパシタが、アクティブ回路１２０のために使用される、デバイス１００の領域内に置かれる。統合減結合回路１４０が、アクティブ回路を含むブロックの外側にあるデバイス１００の領域、例えば、デバイス１００の設計レイアウトにおける、いわゆる「余白（ｗｈｉｔｅ  ｓｐａｃｅ）」、の中に置かれる。
【００２１】
図２を見ると、電源減結合回路２００の一実施形態が示される。減結合回路２００は、集合的に減結合キャパシタ２１０と呼ばれ、さらなる区別が必要でないときに減結合キャパシタ２１０と単数で呼ばれる、１つまたは複数のキャパシタ２１０ａ、２１０ｂ、．．．、２１０ｎを含む。減結合キャパシタ２１０は、デバイス１００を形成するために使用されるプロセス・フローによって形成されうる任意の種類のキャパシタを含んでよい。そのようなキャパシタの種類は、ＭｉＭキャパシタ、ゲート誘電体キャパシタ、およびＤＲＡＭセル蓄積キャパシタを含む。限定ではなく、種々の実施形態が、ＭｉＭキャパシタに言及して説明されるが、当業者が本実施形態の原理を他のキャパシタの種類に応用できることは、認識されている。
【００２２】
減結合キャパシタ２１０は、ノードＡおよびノードＢを介して保護回路２２０に接続される。本明細書では、用語「接続される（ｃｏｎｎｅｃｔｅｄ）」は、明記しない限りは、導電的結合を意味する。導電的結合は、金属またはポリシリコンの相互接続など、導電性配線によるものであってよく、特定の設計に適切な場合は、層間接続（「バイア」）を含んでよい。金属の相互接続は、例えば銅線またはアルミニウム線であってよい。
【００２３】
保護回路２２０は、Ｖｄｄ電圧レールおよびＶＳＳ電圧レールに接続される。減結合キャパシタ２１０は、電源ノイズ、例えばＶｄｄレールおよびＶＳＳレール上に１０ｎｓ以下の持続時間を有する、所望の電圧レベルからの過渡的電圧変動、を低減するように構成される。減結合キャパシタ２１０は、一般に複素数であり、抵抗成分を含むインピーダンスを有する。抵抗成分は、損失メカニズム、誘電漏れおよび減結合キャパシタ２１０のプレート間の短絡を含むすべての根源によって減結合キャパシタ２１０を通る電流を含んでよい。通常、短絡を除いては、減結合キャパシタ２１０を通る電流は無視できる。しかし、減結合キャパシタ２１０のプレート間の短絡で、ＶｄｄレールとＶＳＳレールとの間に過電流が流れるままになると、その短絡によって、デバイス１００の故障または過剰な電力消費が引き起こされる可能性がある。
【００２４】
保護回路２２０は、減結合キャパシタ２１０を通るＶｄｄレールとＶＳＳレールとの間の電流Ｉｌｅａｋを制限するように構成される。したがって、減結合キャパシタ２１０が短絡によって低抵抗を有するときに、保護回路２２０は、短絡が、デバイス１００の故障を引き起こすのに十分なだけ大きい、ＶｄｄとＶＳＳとの間の電流をもたらすのを防止することができる。
【００２５】
保護回路２２０は、第１のトランジスタ２３０および第２のトランジスタ２４０を含む。トランジスタ２３０、２４０は、限定されることなく電界効果トランジスタ（ＦＥＴ）として示され、相補型ＭＯＳ（ＣＭＯＳ）技術で実施されるポリシリコン−酸化物−半導体ＦＥＴであってよい。本明細書で説明される種々の実施形態によって例示される原理が、他のトランジスタの種類、例えばバイポーラ・トランジスタを使用して実施されうることは、当業者には理解されよう。トランジスタ２３０、２４０は、制御可能な導電経路を含む。ＦＥＴに対して、導電経路はトランジスタがオンに切り替わると、ソースとドレインとの間にある。バイポーラ・トランジスタに対して、導電経路はエミッタとコレクタとの間に存在する。
【００２６】
本実施形態では、第１のトランジスタ２３０はｐ−チャネルＦＥＴであり、第２のトランジスタ２４０はｎ−チャネルＦＥＴである。減結合キャパシタは、第１の端子（ノード「Ａ」）および第２の端子（ノード「Ｂ」）を有する。第１のトランジスタ２３０のドレイン（ノードＡ）は、第２のトランジスタ２４０のゲートおよび減結合キャパシタ２１０の第２の端子に、導電的に結合される。第２のトランジスタ２４０のドレイン（ノード「Ｂ」）は、第１のトランジスタ２３０のゲートおよび減結合キャパシタ２１０の第１の端子に、導電的に結合される。第１のトランジスタ２３０のソースは、Ｖｄｄレールに接続され、一方、第２のトランジスタ２４０のソースはＶＳＳレールに接続される。トランジスタ２３０、２４０は従来型であってよく、特定のゲート幅、またはゲート長さ、または閾値電圧（Ｖｔ）のいずれにも限定されない。いくつかの実施形態では、トランジスタ２３０、２４０は、製造技術、および／または大きなゲート幅によってもたらされる、低いＶｔおよび／または最小チャネル長さを有する。有利には、これらの特徴のうちの１つまたは複数の特徴が、トランジスタ２３０、２４０のコンダクタンスを、その特徴がなければそうであろう値を超えて増加させることができ、減結合キャパシタ２１０のより急速な充放電がもたらされる。
【００２７】
トランジスタ２３０、２４０の例示した構成は、トランジスタ対の従来の構成とは大幅に異なる。例えば、いくつかの従来の場合では、同じ種類、例えばｐ−チャネルのトランジスタ対が、その対が双安定記憶素子として働くように交叉結合されてよい。そのような場合は、両トランジスタが、通常、単一の電圧レール、例えばＶｄｄと結ばれる。そのような構成とは対照的に、本開示の範囲内の実施形態は、図１に示すように、異なる極性のトランジスタを含み、各トランジスタが異なる電圧レールに接続される。
【００２８】
図３は、保護回路２２０および減結合キャパシタ２１０を代表する集中定数素子回路を示す回路３００を表す。以下の説明は、ＦＥＴ動作の態様に言及するが、説明された原理をバイポーラ・デバイスに拡張することは、当業者には可能である。
【００２９】
回路３００は、第１のトランジスタ２３０の導電経路（チャネル抵抗）およびゲートキャパシタンスをそれぞれ表す、可変抵抗器Ｒ１およびキャパシタＣＧ１を含む。抵抗器ＲＧ１は、第１のトランジスタ２３０のゲート漏れを表す。抵抗器Ｒ１がＶｄｄとノードＡとの間に接続され、キャパシタＣＧ１および抵抗器ＲＧ１がＶｄｄとノードＢとの間に並列に接続される。可変抵抗器Ｒ２およびキャパシタＣＧ２は、それぞれ、第２のトランジスタ２４０の導電経路（チャネル抵抗）およびゲートキャパシタンスを表す。
【００３０】
抵抗器ＲＧ２は、第２のトランジスタ２４０のゲート漏れを表す。抵抗器Ｒ２がＶＳＳとノードＢとの間に接続され、キャパシタＣＧ２および抵抗器ＲＧ２がＶＳＳとノードＡとの間に並列に接続される。キャパシタＣｃａｐは減結合キャパシタ２１０のリアクティブ・インピーダンスを表し、ノードＡとノードＢとの間に接続される。キャパシタＣｃａｐと並列の可変抵抗器Ｒｃａｐは、減結合キャパシタ２１０の抵抗性インピーダンスを表す。可変抵抗器Ｒ１、Ｒ２の抵抗は、Ｒｃａｐの抵抗値に応じて決まる。
【００３１】
回路３００の解析は、減結合キャパシタ２１０を通る漏れをＤＣ漏れであるとみなすことによって簡略化されうる。ＤＣにおいて、キャパシタＣＭｉＭ、ＣＧ１およびＣＧ２が、無視されうる。ある事例では、Ｒｃａｐは、大きな抵抗を有するものとしてモデル化されてよい。本明細書では、大きな抵抗は、便宜上「準無限大」と呼ばれてよい。準無限大の抵抗は、例えば１ＭΩより大きくてよく、記号的にＲ≒∞と表されてよい。図４は、この場合の等価集中定数素子回路を示す。ＶｄｄからＶＳＳまでの等価抵抗は、ほぼ、（Ｒ１＋ＲＧ２）および（Ｒ２＋ＲＧ１）の並列抵抗、例えば
【数１】
0005566346.tif 000002
である。ＦＥＴに対して、第１および第２のトランジスタのゲート誘電体は通常、高品質酸化物であり、それゆえ、ＲＧ１およびＲＧ２は通常、大きい。したがって、Ｒ１およびＲ２の値に関わらず、ＲＥＱは大きく、ＶｄｄとＶＳＳとの間の電流は小さいことが予測される。
【００３２】
第２の場合では、Ｒｃａｐは、短絡、例えばＲｃａｐ≒０、とみなされてよい。図５は、この場合の等価集中定数素子回路を示す。ＶｄｄからＶＳＳまでの等価抵抗は、ほぼ、（Ｒ１ＩＩＲＧ２）および（Ｒ２ＩＩＲＧ１）の直列結合、例えば
【数２】
0005566346.tif 000003
である。トランジスタ２３０、２４０は、ノードＡがノードＢに短絡すると、共にオフ状態となることが予測され、それゆえ、Ｒ１およびＲ２は大きくなることが予測される。上で説明したように、ＲＧ１およびＲＧ２は通常大きく、それゆえ、ＲＥＱが大きいことが同様に予測され、ＶｄｄとＶＳＳとの間の電流が小さいことが予測される。
【００３３】
次に、第３の場合を考察すると、Ｒｃａｐの抵抗は、短絡と開路（ｏｐｅｎ）との間の中間値であってよい。図６は、この場合を表す集中定数素子回路を示す。一般に、トランジスタ２３０、２４０はいずれも、ある程度オンであり、それゆえ、Ｒ１およびＲ２は、一般に大きくはないであろう。トランジスタ２３０、２４０が導通する程度は、部分的には抵抗値Ｒｃａｐによって決まることが予測される。ＶｄｄとＶＳＳとの間の抵抗は、ほぼ、Ｒ１、ＲｃａｐおよびＲ２との直列結合、例えば
ＲＥＱ≒Ｒ１＋Ｒｃａｐ＋Ｒ２      （３）
であることが予測される。ＶｄｄとＶＳＳとの間の電流は、ゼロと∞との間のＲｃａｐのいくつかの値に対して、上述の第１および第２の場合より大きいことが予測される。通常、電流は、最大値を有することが予測される。
【００３４】
図７は、図２の減結合回路２００を代表する、計算されたＩ−Ｒ特性７００の一例を示す。特性７００の垂直軸は、ＶｄｄとＶＳＳとの間を減結合回路２００を通って流れる電流Ｉｌｅａｋを表す。水平軸は、ゼロから準無限大までの抵抗値Ｒｃａｐを表す。計算は、代表的なＣＭＯＳ加工技術の最小チャネル長さに一致するトランジスタ２３０、２４０に対するトランジスタ・パラメータ値を使用する。そのような技術は、多くの場合、より高いＶｔおよびより低いＶｔに対する選択肢を提供する。特性７００はより高いＶｔの場合を表し、一方、下の図８はより低いＶｔの場合を示す。
【００３５】
図７では、値７１０は、Ｒｃａｐ＝０の場合の減結合回路２００の等価抵抗を表す。値７２０は、Ｒｃａｐ≒∞の場合の減結合回路２００のＶｄｄ端子とＶＳＳ端子との間の等価抵抗を表す。値７１０と７２０との間に値７３０があり、そこにおいて、ＶｄｄとＶＳＳとの間の電流が最大値に達する。
【００３６】
ここで注目される、Ｉ−Ｒ特性７００のいくつかの特性が存在する。第１に、減結合回路２００を通る電流は、減結合キャパシタ２１０が短絡したとき、および減結合キャパシタ２１０が準無限大の抵抗を有するときは、ほぼ同じである。第２に、電流が、何らかの抵抗値に対して最大値に達している間、最大電流は、Ｒｃａｐ＝０およびＲｃａｐ≒∞における電流の１０倍よりは小さい。この値は、少数の減結合キャパシタ２１０が最大電流をもたらす抵抗を有する場合であっても、デバイス１００が、依然として動作するものと予測されるのに十分なほど低いことが、予測される。
【００３７】
図２の参照を継続しながら図７のグラフを追従すると、Ｒｃａｐの値が大きいときは、Ｉｌｅａｋは、トランジスタ２３０、２４０の漏れ（例えばゲート漏れ）によって決定される。Ｒｃａｐの値が小さくなるにつれて、Ｉｌｅａｋが上昇する。しかし、ある値より下では、トランジスタ２３０、２４０が遮断し始めると、Ｉｌｅａｋが減少する。減結合キャパシタ２１０のプレート間に完全な短絡（Ｒ＝０）が存在する場合は、トランジスタ２３０、２４０のコンダクタンスは低く、漏れは、大部分は、トランジスタ２３０、２４０のサブスレッショルド漏れによって決定される。特性７００は、トランジスタ２３０、２４０のデバイスの長さ「Ｌ」および幅「Ｗ」、ならびにそれらの閾値電圧Ｖｔに応じて決まるものと予測される。デバイスのＶｔが引き下げられるのにつれて、Ｒ＝０におけるＩｌｅａｋがより多くなることが予測される。その一方で、Ｒｃａｐ≒∞のときは、ＩｌｅａｋはＶｔによって影響されるとは思われない。理論に限定されることなく、このことは、トランジスタ２３０、２４０のゲートからソースおよびドレインへの漏れを含む、総合的漏れ経路の性質によるものと思われる。この漏れは、Ｖｔに対して比較的鈍感であるものと予測される。
【００３８】
この点を例示するために、図８は、特性７００の特性に類似する特性８００を示す。特性８００に対する計算は、特性７００と同じ代表的なＣＭＯＳ加工技術に対する最小チャネル長さを有するトランジスタ２３０、２４０と一致するが、より低いＶｔを有するパラメータ値を、同様に使用する。前と同様に、値８１０は、Ｒｃａｐ＝０の場合の減結合回路２００の等価抵抗を表す。値８２０は、Ｒｃａｐ≒∞の場合の等価減結合回路２００の抵抗を表す。値８１０と８２０との間に値８３０があり、そこにおいて、ＶｄｄとＶＳＳとの間の電流が最大値に達する。
【００３９】
特性７００と８００とを比較すると、８１０（Ｒ＝０、より低いＶｔ）における電流は、７１０（Ｒ＝０、より高いＶｔ）における電流よりいくぶん大きく、８３０（より低いＶｔ）における最大電流は、電流７３０（より高いＶｔ）より著しく大きい。対照的に、７２０、８２０（Ｒｃａｐ≒∞）における電流は、ほぼ同じである。Ｒｃａｐが増加するにつれて、特性７００と８００とが収束し、Ｒｃａｐ→∞につれて本質的に区別がつかなくなる。したがって、Ｒｃａｐが十分大きいときに、減結合回路２００を通る漏れ電流は、保護減結合回路２００を実施するために使用されたトランジスタのＶｔにほとんど無関係になる。
【００４０】
いくつかの場合には、ＶｄｄとＶＳＳとの間にトランジスタ２３０、２４０によってもたらされる直列抵抗が存在することで、例えばＲＣ遅延が増加することによって、減結合用途において電源ノイズを低減するのに必要な電荷を提供するための減結合キャパシタ２１０の有効性が低下する可能性がある。しかし、任意の通常のシステムでは、トランジスタ２３０、２４０によってもたらされる抵抗に類似する寄生抵抗が、電源分配ネットワーク内で金属配線から誘電体層を通る漏れに加えて、種々の回路中のゲート漏れの形で存在する。多くの場合では、減結合キャパシタ２１０の所望のサイズに照らして、シミュレーションおよび適切な工学的判定を介して減結合回路２００の設計を注意深く評価することが有利であろう。いくつかの実施形態では、１）より低いＶｔのトランジスタが、より高いＶｔのトランジスタよりも低い直列抵抗をもたらすことができるという観察、および２）短絡する抵抗の大きな値（Ｒｃａｐ≒∞）におけるＶｄｄからＶＳＳへの電流（Ｉｌｅａｋ）は、Ｖｔに比較的鈍感であるということ、を考慮して、加工技術が選択肢を提供する場合に、より低いＶｔのデバイスを有するトランジスタ２３０、２４０を実施することが好ましいであろう。
【００４１】
図９を見ると、回路９００は、第１の保護回路９１０および第２の保護回路９２０がキャパシタ・アレイ９３０を保護するように構成された、一実施形態を示す。保護回路９１０、９２０およびキャパシタ・アレイ９３０は、ＶｄｄおよびＶＳＳの電源レール上の電源ノイズを濾過するために協働する。
【００４２】
図１０Ａは、回路９００に機能的に類似する直線的キャパシタ・アレイ１０１０の物理的レイアウトの実施形態を示す。図１０Ｂは、例示的な統合減結合回路１４０を形成するように配列された複数のアレイ１０１０を示す。アレイ１０１０は、トップ・プレート・バス１０３０およびボトム・プレート・バス１０４０によって並列に接続された複数の減結合キャパシタ１０２０を含む。種々の実施形態では、トップ・プレート・バス１０３０およびボトム・プレート・バス１０４０は、基板１１０の上の第１の金属相互接続レベル、例えば金属１の中に実施される。減結合キャパシタ１０２０は、例えば、以前に説明したようなＭｉＭキャパシタであってよい。１つの保護回路１０５０が、減結合キャパシタ１０２０のアレイの各端部に置かれる。バイア１０６０が、保護回路１０５０をトップ・プレート・バス１０３０に接続し、一方、バイア１０７０が、保護回路１０５０をボトム・プレート・バス１０４０に接続する。トップ・プレート接点１０８０が、トップ・プレート・バス１０３０から減結合キャパシタ１０２０のトップ・プレート層（例えば金属３）への電気的接続を提供し、ボトム・プレート接点１０９０が、ボトム・プレート・バス１０４０から減結合キャパシタ１０２０のボトム・プレート層（例えば金属２）への接続を提供する。
【００４３】
保護回路１０５０は、減結合キャパシタ１０２０のうちの１つが、トップ・プレートおよびボトム・プレートの端子間に低抵抗接続を有する場合に、トップ・プレート・バス１０３０とボトム・プレート・バス１０４０との間に低抵抗接続が存在することからＶｄｄおよびＶＳＳの電力レールを保護するように構成される。２つの保護回路１０５０の存在が、有利には、減結合キャパシタ１０２０のプレートから、アレイ１０１０によって保護される電源レールまでの抵抗を低減することが予測される。種々の実施形態では、複数の保護回路１０５０は、ＶｄｄおよびＶＳＳの電力レールと、減結合キャパシタ１０２０との間に所望の低さをもたらす必要があるので、並列に構成される。実際には、追加の保護回路１０５０の利点は、デバイス１００上で消費される追加の面積を犠牲にして得られ、ＶｄｄとＶＳＳとの間に追加の漏れをもたらす可能性がある。
【００４４】
減結合キャパシタのいくつかの従来の実施とは対照的に、アレイ１０１０は、比較的少数の、例えば約１０未満の、保護回路１０５０内に置かれたトランジスタ２３０、２４０など、トランジスタの導電経路と並列に接続された、減結合キャパシタ１０２０を提供する。この構成の１つの利点は、保護回路から減結合キャパシタ１０２０までの抵抗が制限され、それにより、減結合キャパシタ１０２０の有効性を低下させる可能性のあるＲＣ遅延が制限されることである。さらに、アレイ１０１０内の減結合キャパシタ１０２０が、作製後に短絡するかまたはその後に故障するならば、アレイ１０１０によってもたらされた利点が失われる可能性がある。比較的少数のキャパシタだけがアレイ１０１０の中に存在するので、残りのアレイ１０１０によってもたらされる、電源ノイズからの総合的な保護に比べて、電力ノイズからの電源レールの保護の低下は比較的小さい。トランジスタを２つだけ使用することに起因する、保護回路１０５０の小さな寸法によって、デバイス１００上の保護回路１０５０の数に対する減結合キャパシタ１０２０の数の比を小さくすることができる。
【００４５】
図１０Ｂは、限定することなく、以前に説明した統合減結合回路１４０を形成するためにコンパクトな配置の中に共に群化された、直線的アレイ１０１０の複数の例を示す。減結合回路１４０は、有利には、図１に示すように、デバイス１００の中の利用可能な余白に配置されうる。当然ながら、必要に応じて、また、局部的電力レール減結合をもたらすために空白があるならば、個々の減結合回路１３０、または図１０Ｂに示すものより小さな群が、デバイス１００の設計の中に配置されてよい。保護回路２２０は、キャパシタの短絡に対する保護を提供するために、そのようなキャパシタと共に置かれてよい。
【００４６】
いくつかの実施形態では、減結合キャパシタ２１０などの減結合キャパシタのバンクが、いくつかのバンクが保護回路２２０によって保護され、いくつかのバンクが保護されないままである、デバイス１００の設計の中で使用されてよい。後の部類の減結合キャパシタ２１０は、非常に鋭いスイッチング電流に対して、キャパシタの電力／接地への直接接続がより効果的である場合に、有用でありうる。保護されたキャパシタと保護されないキャパシタとの任意の組合せが、要望に応じて使用されてよい。
【００４７】
いくつかの実施形態では、トップ・プレート・バス１０３０またはボトム・プレート・バス１０４０が、２つ以上の直線的アレイ１０１０または減結合回路１４０と共通に構成され、依然として保護回路のすべての利点を保持することができる。そのような実施形態は、レイアウトを簡素化し、物理的な設計の面積を縮小する可能性を提供する。
【００４８】
図１１を見ると、電子デバイスを製造する例示的方法１１００が表される。方法は、電子デバイス基板が供給されるステップ１１１０から始まる。本明細書および特許請求の範囲において、「供給される（ｐｒｏｖｉｄｅｄ）」は、デバイス、基板、構造要素、などが、開示される方法を実施する個人または企業体によって製造されてよく、あるいは、それによって、その個人または企業体以外の、別の個人または企業体を含む源から得られてよいことを意味する。
【００４９】
ステップ１１２０で、アクティブ回路が、基板の上に形成される。ステップ１１３０で、アクティブ回路が、第１の電源レールおよび第２の電源レール、例えばＶｄｄおよびＶＳＳで給電されるように構成される。ステップ１１４０で、減結合キャパシタが、第１および第２の電源レール上の電源ノイズを低減するために、基板の上に置かれる。例えば、キャパシタが、電源レール上のスイッチング・ノイズを低減するための、短い持続時間の電荷のソースまたはシンクとして働くように、キャパシタの一端子が接続されてよい。
【００５０】
ステップ１１５０で、保護回路が基板の上に置かれ、減結合キャパシタを通る電流を制限するように構成される。保護回路は、例えば、ＦＥＴまたはバイポーラ・トランジスタを使用する保護回路２２０であってよい。保護回路は、第１の導電経路を有する第１のトランジスタを含む。第１の導電経路の一端子が、キャパシタの第１の端子に接続され、第１の導電経路の別の端子が、第１の電源レールに接続される。第２のトランジスタが、第２の導電経路を有する。第２の導電経路の一端子が、キャパシタの第２の端子に接続され、第２の導電経路の別の端子が第２の電源レールに接続される。ＦＥＴトランジスタが使用される場合は、ゲートの長さおよび幅、ならびにＶｔの任意の組合せが、保護回路を構成するトランジスタに対して使用されてよい。
【００５１】
説明した実施形態に対して、他のさらなる追加、削除、置換および改変がなされてよいことは、本願に関わる当業者には理解されよう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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