(57)【特許請求の範囲】
【請求項１】
入力信号の搬送波周波数の周期に応じた４相の制御信号を出力するクロック生成回路と、
前記４相の制御信号に応じて、前記入力信号を４系統にサンプリングして、位相が異なる４系統のサンプル値を電荷として蓄積するＩＱ生成回路と、
前記４系統のサンプル値の各々にそれぞれ接続される第１から第４の離散時間回路を有する離散時間回路群と、を具備し、
前記ＩＱ生成回路は、
前記入力信号を電圧から電流に変換して電流として出力する電圧電流変換回路と、
前記制御信号に応じて前記電流を４系統にサンプリングして出力する４個のサンプリングスイッチと、
サンプリングされた前記電流により供給される４系統の電荷をそれぞれ蓄積する４個のヒストリキャパシタと、を有し、
前記第１から第４の離散時間回路の各々は、
充電スイッチと、前記充電スイッチを介して前記ＩＱ生成回路に接続されるローテートキャパシタと、ダンプスイッチと、前記ローテートキャパシタに蓄積された電荷を放電制御するリセットスイッチと、前記ローテートキャパシタの電位を制御するプリチャージスイッチと、前記ダンプスイッチを介して前記ローテートキャパシタに接続されるバッファキャパシタとを有し、
前記充電スイッチは、前記４相の制御信号のうち、いずれか一つの制御信号を用いてオンオフ制御され、
前記ローテートキャパシタは、前記充電スイッチを介して、前記ＩＱ生成回路に蓄積された電荷を電荷共有し、
前記ダンプスイッチは、前記４相の制御信号のうち、前記充電スイッチをオンオフ制御する前記制御信号と位相が異なる信号が用いられてオンオフ制御され、
前記充電スイッチ、前記ダンプスイッチ、前記リセットスイッチ、前記プリチャージスイッチの順に、各スイッチは、前記４相の制御信号が用いられてオンオフ制御され、
前記バッファキャパシタは、前記ダンプスイッチを介して、前記ローテートキャパシタと電荷共有することにより出力値を形成する、
ダイレクトサンプリング回路。
【請求項２】
前記位相の異なる４系統のサンプル値の電荷を結合する結合回路、を更に具備し、
前記ローテートキャパシタは、前記充電スイッチがオンされる間、前記ＩＱ生成回路に蓄積された電荷及び前記結合回路により結合された電荷を電荷共有する、
請求項１に記載のダイレクトサンプリング回路。
【請求項３】
前記ＩＱ生成回路、前記結合回路及び前記離散時間回路群を２つずつ有し、
前記２つのＩＱ生成回路の一方である第１のＩＱ生成回路は、正相の前記入力信号をサンプリングすることにより、位相が異なる４系統の正相のサンプル値を電荷として蓄積し、
前記２つのＩＱ生成回路の他方である第２のＩＱ生成回路は、逆相の前記入力信号をサンプリングすることにより、位相が異なる４系統の逆相のサンプル値を電荷として蓄積し、
前記２つの結合回路の一方である第１の結合回路は、第１、第２、第３及び第４系統の前記正相のサンプル値の電荷を結合し、
前記２つの結合回路の他方である第２の結合回路は、第１、第２、第３及び第４系統の前記逆相のサンプル値の電荷を結合し、
前記２つの離散時間回路群の一方である第１の離散時間回路群は、前記第１のＩＱ生成回路に接続され、
前記２つの離散時間回路群の他方である第２の離散時間回路群は、前記第２のＩＱ生成回路に接続される、
請求項２に記載のダイレクトサンプリング回路。
【請求項４】
前記ＩＱ生成回路及び前記離散時間回路群を２つずつ有し、
前記２つのＩＱ生成回路の一方である第１のＩＱ生成回路は、正相の前記入力信号をサンプリングすることにより、位相が異なる４系統の正相のサンプル値を電荷として蓄積し、
前記２つのＩＱ生成回路の他方である第２のＩＱ生成回路は、逆相の前記入力信号をサンプリングすることにより、位相が異なる４系統の逆相のサンプル値を電荷として蓄積し、
前記第１のＩＱ生成回路の第１、第３系統の前記正相のサンプル値の電荷と、前記第２のＩＱ生成回路の第２、第４系統の前記逆相のサンプル値の電荷とを結合する第１の結合回路と、
前記第１のＩＱ生成回路の第２、第４系統の前記正相のサンプル値の電荷と、前記第２のＩＱ生成回路の第１、第３系統の前記逆相のサンプル値の電荷とを結合する第２の結合回路と、
を有し、
前記２つの離散時間回路群の一方である第１の離散時間回路群は、前記第１のＩＱ生成回路に接続され、
前記２つの離散時間回路群の他方である第２の離散時間回路群は、前記第２のＩＱ生成回路に接続される、
請求項１に記載のダイレクトサンプリング回路。
【請求項５】
周波数特性の利得が最大となる周波数を低周波数側にシフトする前記請求項３に記載のダイレクトサンプリング回路と、
周波数特性の利得が最大となる周波数を高周波数側にシフトする前記請求項４に記載のダイレクトサンプリング回路と、
前記請求項３に記載のダイレクトサンプリング回路の出力側、及び、前記請求項４に記載のダイレクトサンプリング回路の出力側に設けられ、前記請求項３に記載のダイレクトサンプリング回路の第１又は第２の離散時間回路群における離散時間回路の出力と、前記請求項４に記載のダイレクトサンプリング回路の第１又は第２の離散時間回路群における離散時間回路の出力との和もしくは差を出力する出力部、
を具備するダイレクトサンプリング回路。
【請求項６】
前記出力部は、
前記請求項３に記載のダイレクトサンプリング回路の第１又は第２の離散時間回路群における離散時間回路の出力と、前記請求項４に記載のダイレクトサンプリング回路の第１又は第２の離散時間回路群における各離散時間回路の出力のうち、前記請求項３に記載のダイレクトサンプリング回路の第１又は第２の離散時間回路群における離散時間回路の出力と同相の出力との差を生成する、
請求項５に記載のダイレクトサンプリング回路。
【請求項７】
前記出力部は、
前記請求項３に記載のダイレクトサンプリング回路の第１又は第２の離散時間回路群における離散時間回路の出力と、前記請求項４に記載のダイレクトサンプリング回路の第１又は第２の離散時間回路群における各離散時間回路の出力のうち、前記請求項３に記載のダイレクトサンプリング回路の第１又は第２の離散時間回路群における離散時間回路の出力とは逆相の出力との和を出力する、
請求項５に記載のダイレクトサンプリング回路。
【請求項８】
前記クロック生成回路は、
前記制御信号として、前記入力信号の搬送波周波数の周期と同じ周期であり、ＤＵＴＹ比が２５％であり、位相が１/４周期ずつずれた４相の信号を生成し、４個の前記サンプリングスイッチの各々にハイとなるタイミングが異なる前記制御信号を出力する、
請求項１に記載のダイレクトサンプリング回路。
【請求項９】
前記結合回路は、
１個のキャパシタと、
前記キャパシタへの前記位相の異なる４系統のサンプル値の電流をオンオフ制御する４個のスイッチと、を有し、
前記クロック生成回路は、
前記制御信号として、前記入力信号の搬送波周波数の周期と同じ周期であり、ＤＵＴＹ比が２５％であり、位相が１/４周期ずつずれた４相の信号を生成し、前記４個のスイッチの各々にハイとなるタイミングが異なる前記制御信号を出力する、
請求項２に記載のダイレクトサンプリング回路。
【請求項１０】
前記結合回路は、１個のキャパシタを有し、前記電圧電流変換回路と前記サンプリングスイッチとの間に接続される、
請求項２に記載のダイレクトサンプリング回路。
【請求項１１】
請求項１または請求項５に記載のダイレクトサンプリング回路と、
入力信号を受信するアンテナと、
前記アンテナが受信した信号を増幅し、増幅された信号を前記ダイレクトサンプリング回路に出力する低雑音増幅器と、
前記ダイレクトサンプリング回路の出力信号をアナログデジタル変換するアナログデジタル変換部と、
を有する受信機。
【請求項１２】
複数の受信機と、前記複数の受信機からのデジタル出力を選択合成するデジタル処理部とで構成されるダイバーシチ受信機であって、
前記複数の受信機として、請求項１１に記載の受信機を少なくとも一つ含む、
ダイバーシチ受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイレクトサンプリング回路及び受信機に関し、特に離散時間アナログ処理により周波数変換やフィルタ処理等の受信信号処理を行うダイレクトサンプリング回路及び受信機に関する。
【背景技術】
【０００２】
無線受信機の小型化、低消費電力化、ならびに、アナログ信号処理部とデジタル信号処理部の一体化を目指すため、高周波信号を直接、離散時間的にサンプリングして受信処理する構成が知られている（例えば、特許文献１及び非特許文献１参照）。
【０００３】
図１は、特許文献１に開示されているダイレクトサンプリング回路の全体構成を示す図である。また、図２は、図１の回路に入力される制御信号のタイムチャートである。図１の回路は、受信したアナログＲＦ信号を、マルチタップ・ダイレクト・サンプリング・ミキサ（Multi-Tap Direct Sampling Mixer）を用いて周波数変換し、離散時間アナログ信号へ変換している。より具体的には、図１の回路に含まれる複数のキャパシタ間での電荷移動により、ＦＩＲ（Finite Impulse Response）フィルタと、及びＩＩＲ（Infinite Impulse Response）フィルタとの積となるフィルタ特性を実現する。通過域近傍の特性は、２次ＩＩＲフィルタ特性で決定される。図３Ｂに広帯域周波数特性の一例を示す（ローカル（ＬＯ）周波数fLO=800MHz）。なお、図３Ａは、図３Ｂに示した周波数特性の通過域近傍（800MHz）の狭帯域周波数特性を示している。
【０００４】
さらに上記構成を基本とする技術として、イメージ除去を行なえる構成が知られている（特許文献２参照）。図４は、特許文献２に開示されているダイレクトサンプリング回路の全体構成を示す図である。図５は、図４の回路によって得られる周波数特性の例（ローカル（ＬＯ）周波数fLO=800MHz）である。図４に示すように、周波数特性は、ＬＯ周波数に対して左右非対称となり、イメージ除去が可能な特性となっている。
【０００５】
また、高次のＩＩＲ特性を実現できる離散時間ダイレクトサンプリングミキサとして、マルチタップ・ダイレクト・サンプリング・ミキサの基本構成を並列に並べた構成も知られている（例えば特許文献３参照）。図６は、特許文献３に示される離散時間ダイレクトサンプリングミキサの構成を示す図である。また、図７は、図６の回路に供給するクロックを示している。図８Ａ及び図８Ｂは、図６の回路によって得られる周波数特性の例である（ローカル（ＬＯ）周波数fLO=800MHz）。回路素子値を適切な値に設定した図６の回路に図７のクロックを供給することで、図８Ａ及び図８Ｂに示すように、ＬＯ周波数に対して左右対称な位置に減衰極を設定することが可能である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許出願公開公報第２００３／００３５４９９号明細書
【特許文献２】米国特許出願公開公報第２００５／０２３３７２５号明細書
【特許文献３】特開２００８−０１１４９３号公報
【非特許文献】
【０００７】
【非特許文献１】IEEE Journal of Solid-State Circuits, Vol.39, No.12, Dec. 2004, “All-Digital Tx Frequency Synthesizer and Discrete-time Receiver for Blue tooth Radio in 130-nm CMOS”
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、前記従来の技術では、以下に示すような課題を有する。
【０００９】
図１に示すような従来のダイレクトサンプリング回路ではＬＯ周波数とＲＦ入力周波数とが一致するときに最大の利得となり、ＬＯ周波数に対してほぼ左右対称な周波数特性しか実現できないため、イメージ除去には適さない。
【００１０】
また、図４に示すような構成を採れば、ＬＯ周波数に対して左右非対称な周波数特性を実現し、イメージ除去を行なうことが可能であるものの、周波数特性を変更できるパラメータが、ヒストリキャパシタＣＨとローテートキャパシタＣＲとの容量比しかない。利得が最大になる位置及びカットオフ周波数は、これら２種のパラメータによって決まり、それぞれを独立に設定することができないので、十分なイメージ抑圧比を得ることが困難である。
【００１１】
また、図１及び図４に示す構成のどちらも、通過域近傍のフィルタ特性としては、伝達関数が２次のＩＩＲ特性で表されるため広帯域な特性が得られない。
【００１２】
また、図６に示す構成では、高次のＩＩＲを実現することが可能であるが、分母多項式が実根しかもつことができないため、実現できる周波数特性は限られてしまう。そのため、例えばＬＯ周波数を中心に左右非対称な特性を得ることが困難となる。また、極の設定ができないので、広帯域にわたって帯域内偏差の小さい特性を得ることができない。
【００１３】
また、上記従来の技術では、複数のローテートキャパシタを用意し、それを順番にバッファキャパシタに接続することで離散時間回路の動作周波数を低くしているが、その場合、複数のローテートキャパシタＣＲがバッファキャパシタＣＢに順番に接続されるため、ローテートキャパシタＣＲにばらつきがある場合、出力に、各ローテートキャパシタＣＲの接続を切り替えるスイッチに供給されるクロックのスプリアスが発生してしまう。不要スプリアスの発生原理を図９に示す。上記不要スプリアスがある場合、スプリアスを除去するためのフィルタを別途用意するなどの対策が必要となり、低コスト化、省スペース化が図れない。また、上記従来の技術では、ハイとなるタイミング及び期間が異なる多数のクロックを用意する必要がある。
【００１４】
本発明の目的は、比較的簡易な構成及び簡易なクロックで、良好な周波数特性を有するダイレクトサンプリング回路及び受信機を提供することである。
【課題を解決するための手段】
【００１５】
本発明のダイレクトサンプリング回路は、入力信号の搬送波周波数の周期に応じた４相の制御信号を出力するクロック生成回路と、前記４相の制御信号に応じて、前記入力信号を４系統にサンプリングして、位相が異なる４系統のサンプル値を電荷として蓄積するＩＱ生成回路と、前記４系統のサンプル値の電荷の各々が電荷共有される第１から第４の離散時間回路を有する離散時間回路群と、を具備し、前記第１から第４の離散時間回路の各々は、充電スイッチと、前記充電スイッチを介して前記ＩＱ生成回路に接続されるローテートキャパシタと、ダンプスイッチと、前記ダンプスイッチを介して前記ローテートキャパシタに接続されるバッファキャパシタとを有し、前記充電スイッチは、前記４相の制御信号のうち、いずれか一つの制御信号を用いてオンオフ制御され、前記ローテートキャパシタは、前記充電スイッチを介して、前記ＩＱ生成回路に蓄積された電荷を電荷共有し、前記ダンプスイッチは、前記４相の制御信号のうち、前記充電スイッチをオンオフ制御する前記制御信号と位相が異なる信号が用いられてオンオフ制御され、前記バッファキャパシタは、前記ダンプスイッチを介して、前記ローテートキャパシタと電荷共有することにより出力値を形成する。
【発明の効果】
【００１６】
本発明によれば、比較的簡易な構成及び簡易なクロックで、良好な周波数特性を得ることができる。
【図面の簡単な説明】
【００１７】
【図１】従来のダイレクトサンプリング回路の構成の一例を示す図
【図２】従来のダイレクトサンプリング回路に入力する制御信号のタイミングチャートを示す図
【図３】従来のダイレクトサンプリング回路により実現されるフィルタ特性の例を示す特性図
【図４】従来のダイレクトサンプリング回路の構成の一例を示す図
【図５】従来のダイレクトサンプリング回路により実現されるフィルタ特性の例を示す特性図
【図６】従来のダイレクトサンプリング回路の構成の一例を示す図
【図７】従来のダイレクトサンプリング回路に入力する制御信号のタイミングチャートを示す図
【図８】従来のダイレクトサンプリング回路により実現されるフィルタ特性の例を示す特性図
【図９】不要スプリアスの発生原理を説明するための図
【図１０】本発明の実施の形態１に係るダイレクトサンプリング受信機の構成を示すブロック図
【図１１】実施の形態１のダイレクトサンプリング回路の構成を示すブロック図
【図１２】実施の形態１のダイレクトサンプリング回路の構成を示す接続図
【図１３Ａ】実施の形態１のＩＱ生成回路の接続図及び制御信号のタイミングチャートを示す図
【図１３Ｂ】実施の形態１の別のＩＱ生成回路の接続図及び制御信号のタイミングチャートを示す図
【図１３Ｃ】実施の形態１の更に別のＩＱ生成回路の接続図及び制御信号のタイミングチャートを示す図
【図１４】クロック生成回路が出力する制御信号ＬＯ０〜ＬＯ３のタイミングチャートを示す図
【図１５】図１２のダイレクトサンプリング回路の構成のうち、Ｉ＋信号に対応する最上段の回路を抜粋した図
【図１６】制御信号ＬＯ０，ＬＯ１，ＬＯ２，ＬＯ３が順にハイになるに従い、図１５の接続が切り替わる様子を示す図
【図１７】本発明の実施の形態２のダイレクトサンプリング回路の構成を示すブロック図
【図１８】実施の形態２のダイレクトサンプリング回路の構成を示す接続図
【図１９】クロック生成回路が出力する制御信号ＬＯ０〜ＬＯ３のタイミングチャートを示す図
【図２０】図１８のダイレクトサンプリング回路の構成のうち、Ｉ＋信号に対応する最上段の回路を抜粋した図
【図２１】制御信号ＬＯ０，ＬＯ１，ＬＯ２，ＬＯ３が順にハイになるに従い、図２０の接続が切り替わる様子を示す図
【図２２】実施の形態２により実現されるフィルタ特性の例を示す特性図
【図２３】実施の形態２のダイレクトサンプリング回路の別の構成を示す接続図
【図２４】本発明の実施の形態３のダイレクトサンプリング回路の構成を示すブロック図
【図２５】実施の形態３のダイレクトサンプリング回路の構成を示す接続図
【図２６】実施の形態３により実現されるフィルタ特性の例を示す特性図
【図２７】本発明の実施の形態４のダイレクトサンプリング回路の構成を示すブロック図
【図２８】実施の形態４のダイレクトサンプリング回路の構成を示す接続図
【図２９】実施の形態４により実現されるフィルタ特性の例を示す特性図
【図３０】本発明の実施の形態５のダイレクトサンプリング回路の構成を示すブロック図
【図３１】実施の形態５のダイレクトサンプリング回路の構成を示す接続図
【図３２】実施の形態５により実現されるフィルタ特性の例を示す特性図
【図３３】実施の形態５により実現されるフィルタ特性と従来構成で得られるフィルタ特性の比較を示す特性図
【図３４】本発明の実施の形態６の受信機の構成を示すブロック図
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１９】
（実施の形態１）
図１０に、本実施の形態に係るダイレクトサンプリング受信機の構成を示す。ダイレクトサンプリング受信機１０は、アンテナ１１と、低雑音増幅器（ＬＮＡ：Low Noise Amplifier）１２と、ダイレクトサンプリング回路１３と、ローカル周波数発振部１４と、Ａ／Ｄ（Analog to Digital）変換処理部１５と、デジタル受信処理部１６とを有する。
【００２０】
このダイレクトサンプリング受信機１０は、搬送波周波数ｆＲＦで送信された電磁波２１を受信し、この受信信号に対して離散時間的に周波数変換及びフィルタ処理を施して所望信号成分を抽出した上で、デジタル信号に変換してデジタル受信処理を行い、得られた受信データ２７を出力する。
【００２１】
アンテナ１１は、図示していない送信局から搬送波周波数ｆＲＦで送信された電磁波２１を受信し、これをアナログＲＦ信号２２に変換する。低雑音増幅器１２は、アナログＲＦ信号２２を増幅してアナログＲＦ信号２３として出力する。
【００２２】
ダイレクトサンプリング回路１３は、増幅されたアナログＲＦ信号２３及びローカル周波数信号２４を入力とし、アナログＲＦ信号２３を離散時間的に周波数変換してフィルタ処理を行うことで、所望信号成分のみを抽出したベースバンド信号２５を出力する。
【００２３】
ローカル周波数発振部１４は、ダイレクトサンプリング回路１３に対して、サンプリング処理及び周波数変換処理に用いるローカル周波数信号２４を生成して出力する。
【００２４】
Ａ／Ｄ変換処理部１５は、入力されるベースバンド信号２５を所定のサンプリング周波数でデジタル値に量子化し、変換したデジタルベースバンド信号２６を出力する。
【００２５】
デジタル受信処理部１６は、入力されるデジタルベースバンド信号２６を用いて復調処理や復号処理等の所定のデジタル受信処理を行い、これにより得た受信データ２７を出力する。
【００２６】
図１１において、１００は全体として、本実施の形態に係るダイレクトサンプリング回路の構成を示す。すなわち、図１０におけるダイレクトサンプリング回路１３の構成を示す。
【００２７】
ダイレクトサンプリング回路１００は、ＩＱ生成回路１０１と、離散時間回路群１０２と、クロック生成回路１０３とを有する。なお、図１１において、Ｉｎ＋は、ダイレクトサンプリング回路１００に入力される入力ＲＦ信号（正相信号）を示し、Ｉｎ−は、Ｉｎ＋の逆位相信号の信号（逆相信号）を示す。正相信号（Ｉｎ＋）及び逆相信号（Ｉｎ−）に対応するＩＱ生成回路１０１及び離散時間回路群１０２の構成は同一であるため、同一の符号を付して説明する。
【００２８】
ＩＱ生成回路１０１は、入力ＲＦ信号の電圧を電流に変換し、入力ＲＦ信号を９０度毎にサンプリングすることにより周波数変換及びフィルタ処理を行い、位相が９０度ずれた４系統のサンプル値（Ｉ＋，Ｑ＋，Ｉ−，Ｑ−）を生成する。
【００２９】
離散時間回路群１０２は、ローテートキャパシタ及びバッファキャパシタを有する離散時間回路１０２−１〜１０２−４を有し、離散時間回路１０２−１〜１０２−４は、ローテートキャパシタとバッファキャパシタとの電荷共有状態を切り替えることにより、出力値を形成する。なお、各離散時間回路１０２−１〜１０２−４は、ＩＱ生成回路１０１から出力される４系統のサンプル値（Ｉ＋，Ｑ＋，Ｉ−，Ｑ−）の各々にそれぞれ接続されている。離散時間回路１０２−１〜１０２−４は、電荷としてサンプルされたサンプル値に電荷共有によるフィルタ特性を付加し、後述のスイッチ及びキャパシタを介して、出力キャパシタに電荷を受け渡し、出力値を形成する。
【００３０】
図１２は、ダイレクトサンプリング回路１００のより具体的構成を示す。
【００３１】
ＩＱ生成回路１０１は、電圧電流変換器（ＴＡ）１０１１と、サンプリングスイッチ１０１２−１〜１０１２−４と、ヒストリキャパシタ１０１３−１〜１０１３−４とを有する。
【００３２】
電圧電流変換器（ＴＡ）１０１１は、入力信号を電圧から電流に変換してＲＦ電流として出力する。
【００３３】
サンプリングスイッチ１０１２−１〜１０１２−４は、ローカル周波数発振部１４から出力されるローカル周波数信号に応じて、ＲＦ電流をヒストリキャパシタ１０１３−１〜１０１３−４に放出する。
【００３４】
ヒストリキャパシタ１０１３−１〜１０１３−４は、サンプリングスイッチ１０１２−１〜１０１２−４でサンプリングされたＲＦ電流により供給される電荷を蓄積する。
【００３５】
離散時間回路１０２−１〜１０２−４の各々は、充電スイッチ１０２１と、ローテートキャパシタ１０２２と、ダンプスイッチ１０２３と、リセットスイッチ１０２４と、プリチャージスイッチ１０２５と、バッファキャパシタ１０２６とを有する。
【００３６】
充電スイッチ１０２１は、ＩＱ生成回路１０１とローテートキャパシタ１０２２との間に接続され、ローテートキャパシタ１０２２への電流をオンオフ制御する。
【００３７】
ローテートキャパシタ１０２２は、充電スイッチ１０２１を介してＩＱ生成回路１０１に接続される。
【００３８】
ダンプスイッチ１０２３は、ローテートキャパシタ１０２２とバッファキャパシタ１０２６との間に接続され、バッファキャパシタ１０２６への電流をオンオフ制御する。
【００３９】
リセットスイッチ１０２４は、ローテートキャパシタ１０２２の電荷の蓄積または放電を制御する。
【００４０】
プリチャージスイッチ１０２５は、ローテートキャパシタ１０２２の電位を制御する。
【００４１】
バッファキャパシタ１０２６は、ダイレクトサンプリング回路１００の出力キャパシタであり、ダンプスイッチ１０２３を介してローテートキャパシタ１０２２に接続される。
【００４２】
サンプリングスイッチ１０１２−２〜１０１２−４、充電スイッチ１０２１、ダンプスイッチ１０２３、リセットスイッチ１０２４及びプリチャージスイッチ１０２５は、例えばＦＥＴ（ｎ型）で構成されている。ｎ型ＦＥＴは、ゲート電圧が高い状態（ハイ）でオン（導通）し、ゲート電圧が低い状態（ロー）でオフ（遮断）する。
【００４３】
クロック生成回路１０３は、ローカル周波数発信部１４（図１０）から得られる基準のローカル周波数信号に基づいて、制御信号ＬＯ０，ＬＯ１，ＬＯ２，ＬＯ３を生成して、ＩＱ生成回路１０１、離散時間回路群１０２に対して、これら制御信号を供給する。
【００４４】
図１３Ａ〜図１３Ｃは、ＩＱ生成回路１０１の構成、及び、クロック生成回路１０３から出力される制御信号ＬＯ０〜ＬＯ３のタイミングチャートの一例を示している。
【００４５】
なお、図１３Ａは、図１２に示したＩＱ生成回路１０１の構成、及び、クロック生成回路１０３から出力される制御信号ＬＯ０〜ＬＯ３のタイミングチャートを示している。また、図１３Ｂ及び図１３Ｃは、図１３Ａとは異なる別のＩＱ生成回路１０１の構成と、ＩＱ生成回路１０１が当該構成を採る場合に、クロック生成回路１０３から出力される制御信号ＬＯ０〜ＬＯ３のタイミングチャートの一例を示している。
【００４６】
図１３ＡのＩＱ生成回路１０１は、サンプリングスイッチが、電圧電流変換回路（ＴＡ）に並列に４個接続され、ヒストリキャパシタが、サンプリングスイッチの各々にそれぞれ１個ずつ接続されている。
【００４７】
図１３Ａに示す制御信号ＬＯ０〜ＬＯ３は、互いにハイとなる時間がずれた信号であり、ハイとなっている時間が所望のＲＦ信号周期の１／４となっている。すなわち、クロック生成回路１０３は、所望のＲＦ信号周期の２５％ＤＵＴＹのクロックを９０度ずつシフトすることによって、９０度ずれた４相の制御信号ＬＯ０〜ＬＯ３を生成する。このように、制御信号ＬＯ０〜ＬＯ３は、所望のＲＦ信号周期と同じ周期であり、ＤＵＴＹ比が２５％であり、位相が１/４周期ずつずれた４相の信号である。
【００４８】
ＩＱ生成回路１０１は、４個のサンプリングスイッチの各々に、ハイとなるタイミングが異なる制御信号ＬＯ０〜ＬＯ３が供給されるように構成されている。
【００４９】
図１３ＢのＩＱ生成回路１０１は、直列に接続される２個のサンプリングスイッチを１組として、サンプリングスイッチが、電圧電流変換回路（ＴＡ）に並列に４組接続され、ヒストリキャパシタが、サンプリングスイッチの各々の組にそれぞれ１個ずつ接続されている。
【００５０】
図１３Ｂに示す制御信号ＬＯ０，ＬＯ１は、ハイとローの時間が等しい信号であり、ＬＯ０，ＬＯ１は、周期が所望のＲＦ信号周期の１／２となっている。制御信号ＬＯ２，ＬＯ３は、ハイとローの時間が等しい信号であり、周期が所望のＲＦ信号周期と一致している。すなわち、クロック生成回路１０３は、所望のＲＦ信号周期の半分の周期をもつ５０％ＤＵＴＹの正相・逆相のクロックＬＯ０，ＬＯ１、及び、所望のＲＦ信号周期と一致した周期をもつ５０％ＤＵＴＹの正相・逆相のクロックＬＯ２，ＬＯ３を生成する。このように、制御信号ＬＯ０，ＬＯ１は、所望のＲＦ信号周期の１/２周期であり、ＤＵＴＹ比が５０％で位相が１/２周期ずれた２相の信号であり、ＬＯ２，ＬＯ３は、所望のＲＦ信号周期と同じ周期であり、ＤＵＴＹ比が５０％で位相が１/２周期ずれた２相の信号である。
【００５１】
ＩＱ生成回路１０１は、直列に並んだ２つのスイッチのうち、一方にＬＯ０又はＬＯ１が供給され、他方にＬＯ２又はＬＯ３が供給されるように構成されており、図１３Ａと同等の動作を行うことができる。
【００５２】
図１３ＣのＩＱ生成回路１０１は、入力されたＲＦ信号を正相及び逆相の電流信号に変換する２個の電圧電流変換器を有し、サンプリングスイッチは、正相及び逆相の電流信号に対しそれぞれ２個ずつ接続されている。
【００５３】
図１３Ｃに示す制御信号ＬＯ０〜ＬＯ３は、互いにハイとなる時間がずれた信号であり、ハイとなっている時間が所望のＲＦ信号周期の１／２となっている。すなわち、クロック生成回路１０３は、所望のＲＦ信号周期の５０％ＤＵＴＹのクロックを９０度ずつシフトすることによって、９０度ずれた４相の制御信号ＬＯ０〜ＬＯ３を生成する。このように、制御信号ＬＯ０〜ＬＯ３は、所望のＲＦ信号周期と同じ周期であり、ＤＵＴＹ比が５０％であり、位相が１/４周期ずつずれた４相の信号である。
【００５４】
ＩＱ生成回路１０１は、正相の電流信号が通過するサンプリングスイッチに制御信号ＬＯ０，ＬＯ２が供給され、逆相の電流信号が通過するサンプリングスイッチに制御信号ＬＯ１，ＬＯ３が供給されるように構成されており、図１３Ａと同等の動作を行うことができる。
【００５５】
図１３Ａ〜図１３Ｃに示した構成により、ＩＱ生成回路１０１は、４系統のサンプル値（Ｉ＋，Ｑ＋，Ｉ−，Ｑ−）を生成する。
【００５６】
以下の説明では、ＩＱ生成回路１０１が図１３Ａの構成を用いる場合を例に、ダイレクトサンプリング回路１００の動作について説明する。
【００５７】
図１４は、クロック生成回路１０３が出力する制御信号ＬＯ０〜ＬＯ３のタイミングチャートを示す。制御信号ＬＯ０，ＬＯ１，ＬＯ２，ＬＯ３は、それぞれ、Ｔ０，Ｔ１，Ｔ２，Ｔ３の間、ハイとなる。図１２と図１４とから、４系統のサンプル値（Ｉ＋，Ｑ＋，Ｉ−，Ｑ−）に対応するそれぞれの回路は、ＴＬＯ／４遅れで同様の動作をするので、図１２のダイレクトサンプリング回路１００の構成のうち、Ｉ＋信号に対応する最上段の回路を例に、動作説明する。図１５は、図１２のダイレクトサンプリング回路１００の構成のうち、Ｉ＋信号に対応する最上段の回路を抜粋した図である。
【００５８】
図１６Ａ〜図１６Ｄは、制御信号ＬＯ０，ＬＯ１，ＬＯ２，ＬＯ３が順にハイになるに従い、図１５に示す構成要素間の接続が切り替わる様子を示している。以下では、制御信号ＬＯ０，ＬＯ１，ＬＯ２，ＬＯ３がハイとなるタイミングごとに、動作を説明する。
【００５９】
まず、電圧電流変換器（ＴＡ）１０１１により、入力されたＲＦ信号２３はアナログ電流信号に変換される。
【００６０】
［１］ＬＯ０がハイとなる間
ＬＯ０がハイとなる間（期間Ｔ０）、図１６Ａに示すように、電圧電流変換器（ＴＡ）１０１１の出力は、サンプリングスイッチ１０１２−１及び充電スイッチ１０２１を介してヒストリキャパシタ１０１３−１、及び、ローテートキャパシタ１０２２に接続され、入力電流が電荷としてサンプリングされる。これによって周波数変換が行われる。
【００６１】
具体的には、ＬＯ０がハイとなり、サンプリングスイッチ１０１２−１及び充電スイッチ１０２１がオンとなる間、次の２つの電荷Ｑｉｎ及びＱｃｈが電荷共有される。
【００６２】
Ｑｉｎ：入力されたＲＦ信号が、電圧電流変換器（ＴＡ）１０１１で電流に変換され際に得られる電荷。
【００６３】
例えば、入力電圧をＶｉｎ［Ｖ］とし、電圧電流変換器（ＴＡ）１０１１がコンダクタンス値をｇｍ［Ｓ］を有するとすると、電圧電流変換器（ＴＡ）１０１１の出力は、Ｉｉｎ＝ｇｍＶｉｎ［Ａ］の電流となる。この電流が、ＴＬＯ／４の間、ヒストリキャパシタ１０１３−１に入力される。ここで、入力ＲＦ信号をＶｉｎｓｉｎ（ωＲＦｔ）とすると、Ｑｉｎは式（１）より求められる。
【数１】
0005607904.tif 000002
【００６４】
ここで、ダイレクトサンプリングでは、Ｔｓ＝ＴＬＯ，ωＲＦ＝ωＬＯであるため、式（１）は、式（２）となる。
【数２】
0005607904.tif 000003
【００６５】
Ｑｃｈ：ヒストリキャパシタ１０１３−１に蓄積されているＴＬＯ時間前の電荷。
【００６６】
図１２及び図１４から分かるように、ヒストリキャパシタ１０１３−１は、ＴＬＯごとに電荷共有を繰り返す。
【００６７】
今回の期間Ｔ０で電荷共有後に形成された電位をｖ１（ｎ）とすると、前回の期間Ｔ０で形成された電位はｖ１（ｎ−１）と記述できる。したがって、Ｑｃｈは、式（３）のように表される。
【数３】
0005607904.tif 000004
【００６８】
すなわち、期間Ｔ０における電荷共有は、式（４）のように記述できる。
【数４】
0005607904.tif 000005
【００６９】
これをｚ領域に変換してまとめると、式（５）を得る。
【数５】
0005607904.tif 000006
【００７０】
［２］ＬＯ１がハイとなる間
ＬＯ１がハイとなる間（期間Ｔ１）、図１６Ｂに示すように、ダンプスイッチ１０２３を介してローテートキャパシタ１０２２とバッファキャパシタ１０２６とが接続され、電荷共有により出力値が形成される。今回の期間Ｔ１で電荷共有により形成された出力値の電位をＶｏｕｔ（ｎ）と表し、前回の期間Ｔ１で電荷共有により形成された出力値の電位をＶｏｕｔ（ｎ−１）と表し、上記［１］期間Ｔ０に関する場合と同様に考えると、差分方程式は、式（６）のように記述できる。
【数６】
0005607904.tif 000007
【００７１】
これをｚ領域に変換してまとめると、式（７）を得る。
【数７】
0005607904.tif 000008
【００７２】
式（５）及び式（７）をまとめて、全体の伝達関数を算出すると、式（８）を得る。
【数８】
0005607904.tif 000009
【００７３】
［３］ＬＯ２がハイとなる間
ＬＯ２がハイとなる間（期間Ｔ２）、図１６Ｃに示すように、ローテートキャパシタ１０２２は、リセットスイッチ１０２４を介して低インピーダンスな電源又はグラウンドに接続される。これにより、ローテートキャパシタ１０２２に蓄積された電荷が放電される。このように、期間Ｔ２において、ローテートキャパシタ１０２２に蓄積された電荷を捨て、ローテートキャパシタ１０２２をリセットすることができるため、以降の期間Ｔ３では、ローテートキャパシタ１０２２に所定の電位を印加することが可能となり、サンプリングの初期電位として適切なバイアス電位をあたえることができる。また、ローテートキャパシタ１０２２の電荷をリセットすることにより、式（８）に従う動作が行なわれ、ローテートキャパシタの容量に応じて変換利得を制御することが可能となる。
【００７４】
［４］ＬＯ３がハイとなる間
ＬＯ３がハイとなる間（期間Ｔ３）、図１６Ｄに示すように、プリチャージスイッチ１０２５を介してローテートキャパシタ１０２２の上端の電位がＶｆｂに設定され、ローテートキャパシタ１０２２に電荷がプリチャージされる。このとき、Ｖｆｂを線形性が改善されるようなＤＣ電位に定めることにより、線形性を改善することができる。
【００７５】
以降、上記４種の動作[１]〜[４]が繰り返し行なわれる。また、図１２中の他の３系統（Ｑ＋，Ｉ−，Ｉ＋）に対応する回路においても、上記と同様の動作がローカル周波数信号の１/４周期遅れで順次行われる。
【００７６】
以上のように、本実施の形態では、クロック生成回路１０３は、入力ＲＦ信号の搬送波周波数の周期の１／４周期位相がずれた４相の制御信号を出力し、ＩＱ生成回路１０１は、入力ＲＦ信号をサンプリングすることにより、９０度位相の異なる４系統のサンプル値を形成し、離散時間回路群１０２は、４系統のサンプル値の各々に接続される離散時間回路１０２−１〜１０２−４を有し、離散時間回路１０２−１〜１０２−４の各々が、ローテートキャパシタ１０２２及びバッファキャパシタ１０２６を有し、ローテートキャパシタ１０２２とバッファキャパシタ１０２６との電荷共有状態を入力ＲＦ信号の搬送波周波数の周期の１／４ごとに切り替えることにより出力値を形成する。
【００７７】
より詳細には、ＩＱ生成回路１０１は、４相の制御信号に応じて、入力信号を４系統にサンプリングして、位相が異なる４系統のサンプル値を電荷として蓄積する。離散時間回路１０２−１〜１０２−４の各々は、充電スイッチ１０２１と、充電スイッチ１０２１を介してＩＱ生成回路１０１に接続されるローテートキャパシタ１０２２と、ダンプスイッチ１０２３と、ダンプスイッチ１０２３を介してローテートキャパシタ１０２２に接続されバッファキャパシタ１０２６とを有し、充電スイッチ１０２１は、４相の制御信号のうち、電荷共有する電荷のサンプル値がサンプリングされた制御信号と同一の信号が用いられてオンオフ制御され、ローテートキャパシタ１０２２は、充電スイッチ１０２１を介して、ＩＱ生成回路１０１に蓄積された電荷を電荷共有し、ダンプスイッチ１０２３は、４相の制御信号のうち、充電スイッチ１０２１をオンオフ制御する制御信号と位相が異なる信号が用いられてオンオフ制御され、バッファキャパシタ１０２６は、ダンプスイッチ１０２３を介して、ローテートキャパシタと電荷共有することにより出力値を形成する。
【００７８】
複数のローテートキャパシタを用意し、それを順番にバッファキャパシタに接続することで離散時間回路の動作周波数を低くすることが可能であるが、その場合、ローテートキャパシタにばらつきがあると、出力に各制御信号のスプリアスが発生してしまう。これに対して、本実施の形態では、離散時間回路１０２−１〜１０２−４の各々には、バッファキャパシタ１０２６に接続されるローテートキャパシタ１０２２が１個ずつしか含まれないため、出力値にスプリアスが発生するのを回避することができる。
【００７９】
また、ＩＱ生成回路１０１は、入力信号を電圧から電流に変換して電流として出力する電圧電流変換回路（ＴＡ）１０１１と、制御信号に応じて電流を４系統にサンプリングして出力するサンプリングスイッチ１０１２−１〜１０１２−４と、サンプリングされた電流により供給される４系統の電荷を蓄積するヒストリキャパシタ１０１３−１〜１０１３−４と、を有し、離散時間回路１０２−１〜１０２−４の各々は、ローテートキャパシタ１０２２の電荷を蓄積または放電制御するリセットスイッチ１０２４と、ローテートキャパシタ１０２２の電位を制御するプリチャージスイッチ１０２５と、を更に有し、充電スイッチ１０２１、ダンプスイッチ１０２３、リセットスイッチ１０２４、プリチャージスイッチ１０２５の順に、各スイッチは、４相の制御信号が用いられてオンオフ制御される。
【００８０】
これにより、充電スイッチ１０２１、ダンプスイッチ１０２３、リセットスイッチ１０２４、プリチャージスイッチ１０２５の順に、各スイッチが入力ＲＦ信号の搬送波周波数の周期の１／４遅れでオンオフ制御される。この結果、離散時間回路１０２−１〜１０２−４の各々は、出力値を形成する毎に、リセットスイッチ１０２４により、ローテートキャパシタ１０２２に残っていた電荷を接地してリセットし、更に、プリチャージスイッチ１０２５により、Ｖｆｂを用いてローテートキャパシタ１０２２のＤＣ電位を定めることができる。このように、本実施の形態では、ローテートキャパシタ１０２２を一度リセットしてから、ローテートキャパシタ１０２２に電位を印可することにより、ローテートキャパシタ１０２２が次のチャージを行うので、Ｖｆｂを適切な電位に設定することにより、線形性を改善することができる。
【００８１】
また、充電スイッチ１０２１、ダンプスイッチ１０２３、リセットスイッチ１０２４及びプリチャージスイッチ１０２５には、ハイとなるタイミング及び期間が異なる４相の制御信号のみを用意すればよい。このとき、４相の制御信号に、ＩＱ生成回路１０１が４系統のサンプル値（Ｉ＋，Ｑ＋，Ｉ−，Ｑ−）をサンプリングするために、クロック生成回路１０３からサンプリングスイッチ１０１２−１〜１０１２−４に供給される制御信号ＬＯ０〜ＬＯ３を流用することができるため、新たな制御信号を生成するための回路が不要となる。
【００８２】
なお、充電スイッチ１０２１は、４相の制御信号のうち、いずれか一つの制御信号を用いてオンオフ制御されるようにしてもよい。この場合の伝達関数は、上記式（８）と異なるものの、周波数特性は、充電スイッチ１０２１が、４相の制御信号のうち、電荷共有する電荷のサンプル値がサンプリングされた制御信号と同一の信号が用いられてオンオフ制御される場合の周波数特性に比べ大幅に劣化するわけではなく、上記同様の効果が得られる。
【００８３】
（実施の形態２）
図１７に、本実施の形態に係るダイレクトサンプリング回路の構成を示す。図１７のダイレクトサンプリング回路２００は、図１２のダイレクトサンプリング回路１００に対し、ＩＱ結合回路２０１を更に具備する構成を採る。なお、図１７の本実施の形態に係るダイレクトサンプリング回路２００において、図１２のダイレクトサンプリング回路１００と共通する構成部分には、図１２と同一の符号を付して説明を省略する。
【００８４】
ダイレクトサンプリング回路２００は、ＩＱ生成回路１０１と、ＩＱ結合回路２０１と、離散時間回路群１０２と、クロック生成回路１０３とを有する。
【００８５】
ＩＱ結合回路２０１は、位相が９０度ずれた４系統のサンプル値間で電荷のやり取りを行うことにより、これら４系統のサンプル値を結合し、伝達関数の分母に複素数係数を実現する。
【００８６】
図１８は、ダイレクトサンプリング回路２００のより具体的構成を示す。
【００８７】
ＩＱ結合回路２０１は、キャパシタ２０１１を有する。なお、キャパシタ２０１１は、後述するように、伝達関数の分母に複素数係数を実現するため、以降、虚数キャパシタと呼ぶ。
【００８８】
離散時間回路１０２−１〜１０２−４は、ローテートキャパシタ１０２２とバッファキャパシタ１０２６とＩＱ結合回路２０１の虚数キャパシタ２０１１との電荷共有状態を切り替えることにより、出力値を形成する。
【００８９】
図１９は、クロック生成回路１０３が出力する制御信号ＬＯ０〜ＬＯ３のタイミングチャートを示す。制御信号ＬＯ０，ＬＯ１，ＬＯ２，ＬＯ３は、それぞれ、Ｔ０，Ｔ１，Ｔ２，Ｔ３の間ハイとなる。図１８と図１９とから、４系統のサンプル値（Ｉ＋，Ｑ＋，Ｉ−，Ｑ−）に対応するそれぞれの回路は、ＴＬＯ／４遅れで同様の動作をするので、図１８のダイレクトサンプリング回路２００の構成のうち、Ｉ＋信号に対応する最上段の回路を例に、動作説明する。図２０は、図１８のダイレクトサンプリング回路２００の構成のうち、Ｉ＋信号に対応する最上段の回路を抜粋した図である。
【００９０】
図２１Ａ〜図２１Ｄは、制御信号ＬＯ０，ＬＯ１，ＬＯ２，ＬＯ３が順にハイになるに従い、図２０に示す構成要素間の接続が切り替わる様子を示している。以下では、制御信号ＬＯ０，ＬＯ１，ＬＯ２，ＬＯ３がハイとなるタイミングの動作について説明する。
【００９１】
まず、電圧電流変換器（ＴＡ）１０１１により、入力されたＲＦ信号２３はアナログ電流信号に変換される。
【００９２】
［１］ＬＯ０がハイとなる間
ＬＯ０がハイとなる間（期間Ｔ０）、図２１Ａに示すように、電圧電流変換器（ＴＡ）１０１１の出力は、サンプリングスイッチ１０１２−１及び充電スイッチ１０２１を介してヒストリキャパシタ１０１３−１、虚数キャパシタ２０１１、及び、ローテートキャパシタ１０２２に接続され、入力電流が電荷としてサンプリングされる。これによって周波数変換が行われる。
【００９３】
具体的には、ＬＯ０がハイとなり、サンプリングスイッチ１０１２−１及び充電スイッチ１０２１がオンとなる間、３つの電荷Ｑｉｎ、Ｑｃｈ及びＱＣＨｉｍが電荷共有される。なお、電荷Ｑｉｎ及びＱｃｈは、実施の形態１と同様であるため、説明を省略し、以下では、ＱＣＨｉｍについてのみ説明する。
【００９４】
ＱＣＨｉｍ：虚数キャパシタ２０１１に蓄積されているＴＬＯ／４時間前の電荷。
【００９５】
図１８及び図１９から分かるように、虚数キャパシタ２０１１は、ＴＬＯ／４ごとに電荷共有を繰り返す。したがって、先に述べたように、今回の期間Ｔ０で電荷共有後に形成された電位をｖ１（ｎ）とすると、虚数キャパシタ２０１１に蓄積されている電位は、今回の期間Ｔ０のπ／２前の電位と考えられる。
【００９６】
ここで、今回の期間Ｔ０における入力ＲＦ信号をＶｉｎｅｊωｔとすると、π／２前の入力ＲＦ信号は、Ｖｉｎｅｊ（ωｔ−π／２）＝Ｖｉｎｅｊωｔｅ−ｊπ／２となり、オイラーの公式より、π／２前の入力ＲＦ信号は、−ｊＶｉｎｅｊωｔ＝−ｊｖ１（ｎ）と表される。したがって、ＱＣＨｉｍは、式（９）のように表される。
【数９】
0005607904.tif 000010
【００９７】
すなわち、期間Ｔ０における電荷共有は、式（１０）のように記述できる。
【数１０】
0005607904.tif 000011
【００９８】
これをｚ領域に変換してまとめると、式（１１）を得る。
【数１１】
0005607904.tif 000012
【００９９】
［２］ＬＯ１がハイとなる間
ＬＯ１がハイとなる間（期間Ｔ１）、図２１Ｂに示すように、ダンプスイッチ１０２３を介してローテートキャパシタ１０２２とバッファキャパシタ１０２６とが接続され、電荷共有により出力値が形成される。今回の期間Ｔ１で電荷共有により形成された出力値の電位をＶｏｕｔ（ｎ）と表し、前回の期間Ｔ１で電荷共有により形成された出力値の電位をＶｏｕｔ（ｎ−１）と表し、上記［１］期間Ｔ０に関する場合と同様に考えると、差分方程式は、式（１２）のように記述できる。
【数１２】
0005607904.tif 000013
【０１００】
これをｚ領域に変換してまとめると、式（１３）を得る。
【数１３】
0005607904.tif 000014
【０１０１】
式（１１）及び式（１３）をまとめて、全体の伝達関数を算出すると、式（１４）を得る。
【数１４】
0005607904.tif 000015
【０１０２】
この結果、式（１４）から分かるように、伝達関数の分母に複素数係数が実現される。
【０１０３】
［３］ＬＯ２がハイとなる間
ＬＯ２がハイとなる間（期間Ｔ２）、図２１Ｃに示すように、ローテートキャパシタ１０２２は、リセットスイッチ１０２４を介して低インピーダンスな電源又はグラウンドに接続される。これにより、ローテートキャパシタ１０２２に蓄積された電荷が放電される。このように、期間Ｔ２において、ローテートキャパシタ１０２２に蓄積された電荷を捨て、ローテートキャパシタ１０２２をリセットすることができるため、以降の期間Ｔ３では、ローテートキャパシタ１０２２に適切な電位を印加することが可能となり、線形性を改善することができる。
【０１０４】
［４］ＬＯ３がハイとなる間
ＬＯ３がハイとなる間（期間Ｔ３）、図２１Ｄに示すように、プリチャージスイッチ１０２５を介してローテートキャパシタ１０２２の上端の電位がＶｆｂに設定され、ローテートキャパシタ１０２２に電荷がプリチャージされる。このとき、Ｖｆｂを線形性が改善されるようなＤＣ電位に定めることにより、線形性を改善することができる。
【０１０５】
以降、上記４種の動作[１]〜[４]が繰り返し行なわれる。また、図１８中の他の３系統（Ｑ＋，Ｉ−，Ｉ＋）に対応するそれぞれの回路においても、上記と同様の動作がＬＯの１／４周期遅れで順次行われる。
【０１０６】
以上のように、本実施の形態では、ＩＱ結合回路２０１は、位相の異なる４系統のサンプル値を結合し、離散時間回路１０２−１〜１０２−４の各々は、ローテートキャパシタ１０２２とバッファキャパシタ１０２６とＩＱ結合回路２０１との電荷共有状態を切り替える。ローテートキャパシタ１０２２は、充電スイッチ１０２１がオンされる間、ＩＱ生成回路１０１に蓄積された電荷及びＩＱ結合回路２０１により結合された電荷を電荷共有する。ＩＱ結合回路２０１を設けることにより、簡易なクロックで伝達関数の分母に複素数係数を実現することができ、この結果、周波数特性の中心を低周波数側にシフトすることができる。また、ダイレクトサンプリング回路２００における周波数特性の変更に寄与する回路素子値が、ヒストリキャパシタ１０１２−１〜１０１２−４、虚数キャパシタ２０１１、ローテートキャパシタ１０２２及びバッファキャパシタ１０２６の４種類の容量値となるため、設計自由度が向上し、これら４個のキャパシタの容量値を調整することにより、中心シフト量、カットオフ周波数、利得を制御し、良好な周波数特性を得ることができる。
【０１０７】
図２２Ａ及び図２２Ｂに式（１４）において、ＣＨ＝４０ｐＦ，ＣＲ＝５０ｆＦ，ＣＨｉｍ＝５００ｆＦとした場合の周波数特性の例（fLO=800MHz，ＣＢによるＩＩＲは除く）を示す。式（１４）に示すように、伝達関数の分母に複素数係数を実現したことによって、最大利得周波数を低周波数側にシフトできていることが分かる。このように、図１８に示したような簡易な回路構成と、制御信号（図１９参照）によって、複素型の伝達関数を実現することができ、これにより、イメージ除去を行なうことが可能となる。
【０１０８】
なお、図１８に示したダイレクトサンプリング回路２００と同等の別の構成を図２３に示す。図１８のダイレクトサンプリング回路２００と異なる点は、ＩＱ結合回路２０１が、虚数キャパシタ２０１１に加え、充電スイッチ２０１２〜２０１５を更に有し、充電スイッチ２０１２〜２０１５には、クロック生成回路１０３から位相がずれた４相の制御信号が供給されるよう構成されている点である。
【０１０９】
図２３に示すような構成においても、虚数キャパシタ２０１１は、充電スイッチ２０１２〜２０１５の各々を介して、図１８に示す構成と同様に、電圧電流変換器（ＴＡ）１０１１に常時接続されることになる。したがって、期間Ｔ０〜Ｔ３における各構成要素間の接続は、図２１Ａ〜図２１Ｄと同様となる。
【０１１０】
（実施の形態３）
図２４に、本実施の形態に係るダイレクトサンプリング回路の構成を示す。なお、図２４のダイレクトサンプリング回路３００は、図１７のダイレクトサンプリング回路２００を基本構成とし、共通する構成部分には、図１７と同一の符号を付して説明を省略する。
【０１１１】
図２４のダイレクトサンプリング回路３００は、ＩＱ結合回路３０１が、正相・逆相のサンプル値の両方に接続している点が、図１７のダイレクトサンプリング回路２００と異なる。この構成によれば、周波数特性の最大利得周波数を高周波数側にシフトさせることが可能となる。
【０１１２】
ＩＱ結合回路３０１は、正相・逆相のサンプル値間で電荷のやり間で電荷のやり取りを行うことにより、これら４系統のサンプル値を結合し、伝達関数の分母に負の複素数係数を実現する。
【０１１３】
図２５は、ダイレクトサンプリング回路２００のより具体的構成を示す。なお、図２５において、ＩＱ結合回路３０１−１，３０１−２は、図２４におけるＩＱ結合回路３０１を構成する。
【０１１４】
ＩＱ結合回路３０１−１，３０１−２の各々は、虚数キャパシタ３０１１と、充電スイッチ３０１２〜３０１５とを有する。
【０１１５】
ＩＱ結合回路３０１−１は、虚数キャパシタ３０１１により、充電スイッチ３０１２，３０１４を介して、第１，３系統正相のサンプリング値の電荷と、充電スイッチ３０１３，３０１５を介して、第２，４系統逆相のサンプリング値の電荷とを結合する。
【０１１６】
ＩＱ結合回路３０１−２は、虚数キャパシタ３０１１により、充電スイッチ３０１２，３０１４を介して、第１，３系統の逆相のサンプリング値の電荷と、充電スイッチ３０１３，３０１５を介して、第２，４系統正相のサンプリング値の電荷とを結合する。
【０１１７】
このように、本実施の形態では、ＩＱ結合回路３０１において、正相のサンプリング値の１，３系統が逆相のサンプリング値の２，４系統に接続され、逆相のサンプリング値の１，３系統が正相のサンプリング値の２，４系統に接続されている。
【０１１８】
実施の形態１及び実施の形態２と同様の動作によって、以下の伝達関数が得られる。
【数１５】
0005607904.tif 000016
【０１１９】
式（１５）から分かるように、本実施の形態では、伝達関数の分母に負の複素数係数を実現することが可能となる。
【０１２０】
図２６Ａ及び図２６Ｂに式（１５）においてＣＨ＝４０ｐＦ，ＣＲ＝５０ｆＦ，ＣＨｉｍ＝５００ｆＦとした場合の周波数特性の例（fLO=800MHz，ＣＢによるＩＩＲは除く）を示す。図２６Ａに示したように、周波数特性の最大利得周波数を高周波数側にシフトできていることが分かる。このように、簡易な回路構成と、制御信号（参照）によって、複素型の伝達関数を実現することができ、これにより、イメージ除去を行なうことが可能となる。さらに、本実施の形態では、最大利得周波数を、低周波数側又は高周波数側に自由に移動させることが可能となるので、設計自由度が大幅に向上する。
【０１２１】
（実施の形態４）
図２７に、本実施の形態に係るダイレクトサンプリング回路の構成を示す。図２７のダイレクトサンプリング回路４００は、実施の形態２に対応するダイレクトサンプリング回路４０１と実施の形態３に対応するダイレクトサンプリング回路４０２の出力側に、出力部４０３として差動合成回路を接続し、出力部４０３がダイレクトサンプリング回路４０１からのＩ＋出力と、ダイレクトサンプリング回路４０２からのＩ＋出力との差分を出力する構成になっている。
【０１２２】
なお、図２７には、Ｉ＋出力同士のみを出力部（差動合成回路）４０３を接続した構成を記しているが、Ｉ−、Ｑ＋、Ｑ−出力同士に対しても同様に出力部（差動合成回路）４０３を接続することによって、Ｉ＋出力同士と同様の特性を得ることが可能である。
【０１２３】
図２８に、図２７の具体的構成を示す。図２８において、ダイレクトサンプリング回路４０１は図２３のダイレクトサンプリング回路２００に対応し、ダイレクトサンプリング回路４０２は図２５のダイレクトサンプリング回路３００に対応する。
【０１２４】
出力部４０３は、ダイレクトサンプリング回路４０１からのＩ＋出力と、ダイレクトサンプリング回路４０２からのＩ＋出力との差分を出力する。換言すると、出力部４０３は、ダイレクトサンプリング回路４０１の出力と、ダイレクトサンプリング回路４０２の出力のうち、ダイレクトサンプリング回路４０１の出力と同相の出力との差分を出力する。
【０１２５】
ダイレクトサンプリング回路４０１及びダイレクトサンプリング回路４０２は、実施の形態２及び実施の形態３と同様の動作をする。これにより、次式に示す伝達関数を実現できる。
【数１６】
0005607904.tif 000017
【０１２６】
式（１６）内の１次ＩＩＲの和を通分すると、伝達関数の分子に多項式が生成できる。つまり、本実施の形態では、伝達関数の分子に零を設定することが可能となり、特定の周波数の信号を減衰させることが可能となる。
【０１２７】
このように、実施の形態２に対応するダイレクトサンプリング回路４０１と実施の形態３に対応するダイレクトサンプリング回路４０２内部のヒストリキャパシタ、ローテートキャパシタ、虚数キャパシタの値を適切な値に設定することによって周波数特性に減衰極を生成することが可能となる。
【０１２８】
図２９Ａ及び図２９ＢにＣＨ１＝８４．０ｐＦ，ＣＨ２＝２１０ｐＦ，ＣＲ１＝１８８ｆＦ，ＣＲ２＝１８７ｆＦ，ＣＨｉｍ１＝ＣＨｉｍ２＝１９８ｆＦとした場合の周波数特性の計算結果（fLO=800MHz，ＣＢによるＩＩＲは除く）を示す。図２９Ｂは広帯域周波数特性を示し、図２９Ａは、図２９Ｂに示した周波数特性の通過域近傍（800MHz）の狭帯域周波数特性を示している。図２９Ａにおいて、特性＃１、特性＃２は、ダイレクトサンプリング回路４０１及びダイレクトサンプリング回路４０２において、それぞれ利得が最大となる周波数にシフトさせた特性であり、特性＃１と特性＃２との差である特性＃３が、本実施の形態に係るダイレクトサンプリング回路４００の周波数特性となる。図２９Ａから分かるように、周波数特性の片側に減衰極を実現できている。
【０１２９】
以上のように、本実施の形態では、出力部４０３は、ダイレクトサンプリング回路４０１の出力と、ダイレクトサンプリング回路４０２の出力のうち、ダイレクトサンプリング回路４０１の出力と同相の出力との差を出力する。これにより、周波数特性の片側に減衰極を実現し、優れたイメージ除去特性（高イメージ抑圧比）を達成できる。
【０１３０】
本実施の形態をワンセグ受信機へ適用した場合（所望波帯域２５０ｋＨｚ〜６８０ｋＨｚ，イメージ帯域−６８０ｋＨｚ〜−２５０ｋＨｚ）、従来の構成では６．６０ｄＢしかえられなかったイメージ除去比を１８．６ｄＢとすることができる。
【０１３１】
（実施の形態５）
図３０に、本実施の形態に係るダイレクトサンプリング回路の構成を示す。図３０のダイレクトサンプリング回路５００は、実施の形態２に対応するダイレクトサンプリング回路５０１と実施の形態３に対応するダイレクトサンプリング回路５０２の出力に、出力部５０３として合成回路を接続し、出力部５０３がダイレクトサンプリング回路５０１のＩ＋出力とダイレクトサンプリング回路５０２のＩ−出力との和を出力する構成になっている。
【０１３２】
なお、図３０には、Ｉ＋出力及びＩ−出力のみを出力部（合成回路）５０３に接続した構成を記しているが、Ｉ−出力及びＩ＋出力、Ｑ＋出力及びＱ−出力、Ｑ−出力及びＱ＋出力に対しても同様に出力部（合成回路）５０３を接続することによって、Ｉ＋出力及びＩ−出力を出力部５０３に接続する場合と同様の特性を得ることが可能である。
【０１３３】
図３１に、図３０の具体的構成を示す。図３１において、ダイレクトサンプリング回路５０１は図２３のダイレクトサンプリング回路２００に対応し、ダイレクトサンプリング回路５０２は図２５のダイレクトサンプリング回路３００に対応する。
【０１３４】
出力部５０３は、ダイレクトサンプリング回路５０１からのＩ＋出力と、ダイレクトサンプリング回路５０２からのＩ−出力との和を出力する。換言すると、出力部５０３は、ダイレクトサンプリング回路５０１の出力と、ダイレクトサンプリング回路５０２の出力のうち、ダイレクトサンプリング回路５０１の出力と逆相の出力との和を出力する。
【０１３５】
ダイレクトサンプリング回路５０１及びダイレクトサンプリング回路５０２は、実施の形態２及び実施の形態３と同様の動作をする。これにより、次式に示す伝達関数を実現できる。
【数１７】
0005607904.tif 000018
【０１３６】
実施の形態２に対応するダイレクトサンプリング回路５０１と実施の形態３に対応するダイレクトサンプリング回路５０２の内部のヒストリキャパシタ、ローテートキャパシタ、虚数キャパシタの値を適切なものにすることによって広帯域な周波数特性を得ることが可能となる。
【０１３７】
図３２Ａ及び図３２ＢにＣＨ１＝ＣＨ２＝４０ｐＦ，ＣＲ１＝ＣＲ２＝５０ｆＦ，ＣＨｉｍ１＝ＣＨｉｍ２＝５００ｆＦとした場合の周波数特性の計算結果（fLO=800MHz，ＣＢによるＩＩＲは除く）を示す。図３２Ｂは広帯域周波数特性を示し、図３２Ａは、図３２Ｂに示した周波数特性の通過域近傍（800MHz）の狭帯域周波数特性を示している。図３２Ａにおいて、特性＃１、特性＃２は、それぞれ利得を最大となる周波数にシフトさせた特性であり、特性＃１及び特性＃２の和である特性＃３が、本実施の形態に係るダイレクトサンプリング回路４００の周波数特性となる。図３２Ａから分かるように、通過域にリプルを得た擬似チェビシェフ特性を実現できている。各回路素子値の設定によっては通過域をフラットにすることも可能である。
【０１３８】
以上のように、本実施の形態では、ダイレクトサンプリング回路５００は、ダイレクトサンプリング回路５０１の出力と、ダイレクトサンプリング回路５０２の出力のうち、ダイレクトサンプリング回路４０１の出力と逆相の出力との和を出力する。これにより、広帯域な周波数特性を得ることができる。
【０１３９】
図３３に、デジタルテレビのフルセグメント受信機に適用した場合（所望波帯域０〜３ＭＨｚ，妨害波帯域３ＭＨｚ〜９ＭＨｚ）の、従来の構成（非特許文献１参照）による周波数特性（図３３の特性＃１）と提案構成による周波数特性（図３３の特性＃２）との比較を示す。通過域の帯域内偏差を一致させて比較すると、従来隣接のＤＵ比（Desired to Undesired signal ratio：所望波帯域と妨害波帯域との電力比）は２．２８ｄＢしか得られなかったのに対し、本実施の形態では、５．５６ｄＢのＤＵ比が得られており、優れた隣接妨害波除去特性を達成できていることが分かる。これにより、ＤＵ比の分だけベースバンドフィルタの構成を簡易にすることができ、チップ面積の縮小化及び低コスト化を図ることができる。
【０１４０】
（実施の形態６）
本実施の形態では、実施の形態２〜５において説明した複素型サンプリング回路を適用することによってＬＯＷ−ＩＦ方式の受信機の回路規模を削減する手法を述べる。
【０１４１】
図３４Ａは、イメージリジェクションをデジタル処理で行うＬＯＷ−ＩＦ受信機の構成を示すブロック図である。この構成では、増幅器６０１、ミクサ・フィルタ回路６０２及びＡ／Ｄ変換回路６０３が、ＩＱに対しそれぞれ１つずつ必要になり、回路規模が大きくなってしまう。
【０１４２】
図３４Ｂは、イメージリジェクションをアナログのポリフェイズフィルタ６０４で行うＬＯＷ−ＩＦ受信機の構成を示すブロック図である。図３４Ｂの構成では、デジタル処理でのイメージリジェクションを行わないので、必要なＡ／Ｄ変換回路６０３が１つでよく、回路規模を削減できる。
【０１４３】
図３４Ｃは、イメージリジェクションを複素型サンプリング回路６０５で行うＬＯＷ−ＩＦ受信機の構成を示すブロック図である。
【０１４４】
複素型サンプリング回路６０５を用いると、１つの入力から得られる信号を用いて複素フィルタ処理が可能となり、また、出力にはイメージが除去されている。そのため、Ａ／Ｄ変換回路が１つで済む。すなわち、２つのミクサ・フィルタ回路６０２を１つの複素型サンプリング回路６０５に置き換えることにより、図３４Ａの構成と比較して、増幅器６０１及びＡ／Ｄ変換回路６０３をそれぞれ１つずつ削減することが可能である。また、図３４Ｂの構成と比較して、増幅器６０１を１つ削減することができ、ポリフェイズフィルタ６０４が不要となるため、回路規模をさらに削減できる。
【０１４５】
ダイバーシチ受信構成では、同一の受信機を複数系統用意することによって最大比合成を行なっている。そのため、受信機に複素サンプリング回路を用いれば、回路規模を大幅に削減できる。なお、ダイバーシチ受信方式において複数系統の受信機がすべて同じ構成である必要はない。最も性能の出る構成で主系統を構成し、簡易な複素サンプリング型の受信系統を複数用意することも可能である。回路規模の削減は、面積のみならず消費電力の削減効果も大きい。
【０１４６】
以上の説明では、各種スイッチは、ｎ型ＦＥＴとしたが、これに限られない。例えば、各種スイッチは、ｐ型ＦＥＴとしてもよいし、ｎ型ＦＥＴおよびｐ型ＦＥＴを組み合わせてもよい。このとき、ソース端子とドレイン端子は入れ替えてもかまわない。
【産業上の利用可能性】
【０１４７】
本発明に係るダイレクトサンプリング回路及び受信機は、無線通信装置における受信部の高周波信号処理回路に有用であり、信号の周波数変換及びフィルタ処理を行う場合に適用して好適である。
【符号の説明】
【０１４８】
１０  ダイレクトサンプリング受信機
１３，１００，２００，３００，４００，４０１，４０２，５００，５０１，５０２  ダイレクトサンプリング回路
１０１  ＩＱ生成回路
１０１１  電圧電流変換器
１０１２−１〜１０１２−４  サンプリングスイッチ
１０１３−１〜１０１３−４  ヒストリキャパシタ
１０２  離散時間回路群
１０２−１〜１０２−４  離散時間回路
１０２１，２０１２〜２０１５，３０１２〜３０１５  充電スイッチ
１０２２  ローテートキャパシタ
１０２３  ダンプスイッチ
１０２４  リセットスイッチ
１０２５  プリチャージスイッチ
１０２６  バッファキャパシタ
１０３  クロック生成回路
２０１，３０１，３０１−１，３０１−２  ＩＱ結合回路
２０１１，３０１１  虚数キャパシタ
４０３，５０３  出力部
６０１  増幅器
６０２  ミクサ・フィルタ回路
６０３  Ａ／Ｄ変換回路
６０４  ポリフェイズフィルタ
６０５  複素型サンプリング回路
【図１】
0005607904.tif 000019
【図２】
0005607904.tif 000020
【図３】
0005607904.tif 000021
【図４】
0005607904.tif 000022
【図５】
0005607904.tif 000023
【図６】
0005607904.tif 000024
【図７】
0005607904.tif 000025
【図８】
0005607904.tif 000026
【図９】
0005607904.tif 000027
【図１０】
0005607904.tif 000028
【図１１】
0005607904.tif 000029
【図１２】
0005607904.tif 000030
【図１３Ａ】
0005607904.tif 000031
【図１３Ｂ】
0005607904.tif 000032
【図１３Ｃ】
0005607904.tif 000033
【図１４】
0005607904.tif 000034
【図１５】
0005607904.tif 000035
【図１６】
0005607904.tif 000036
【図１７】
0005607904.tif 000037
【図１８】
0005607904.tif 000038
【図１９】
0005607904.tif 000039
【図２０】
0005607904.tif 000040
【図２１】
0005607904.tif 000041
【図２２】
0005607904.tif 000042
【図２３】
0005607904.tif 000043
【図２４】
0005607904.tif 000044
【図２５】
0005607904.tif 000045
【図２６】
0005607904.tif 000046
【図２７】
0005607904.tif 000047
【図２８】
0005607904.tif 000048
【図２９】
0005607904.tif 000049
【図３０】
0005607904.tif 000050
【図３１】
0005607904.tif 000051
【図３２】
0005607904.tif 000052
【図３３】
0005607904.tif 000053
【図３４】
0005607904.tif 000054