(57)【特許請求の範囲】
【請求項１】
所定のパターンを含むシリアルデータを受け取り、クロック信号に同期して前記シリアルデータをサンプリングしてサンプルドデータを生成するレシーバ回路と、
前記サンプルドデータに基づいてクロックデータリカバリを行い、前記クロック信号を生成するＰＬＬ回路と、
前記サンプルドデータに含まれる擬似ロックパターンを検出することによって、前記ＰＬＬ回路の擬似ロックを検出する擬似ロック検出回路と
を備え、
前記擬似ロックパターンは、前記ＰＬＬ回路の擬似ロックが発生している場合に前記レシーバ回路が前記所定のパターンをサンプリングする結果得られるパターンであり、
前記シリアルデータは、表示装置用の表示ドライバに供給される映像データ信号であり、
前記映像データ信号は、
前記表示装置に表示される映像に対応する映像データと、
前記表示ドライバにおける前記映像データの処理を制御する制御データと
を含み、
前記所定のパターンは、前記制御データに含まれている
クロックデータリカバリ回路。
【請求項２】
請求項１に記載のクロックデータリカバリ回路であって、
前記擬似ロック検出回路によって前記擬似ロックが検出された場合に、前記クロック信号の周波数が低下するように前記ＰＬＬ回路を制御する周波数補正回路を更に備える
クロックデータリカバリ回路。
【請求項３】
請求項２に記載のクロックデータリカバリ回路であって、
前記ＰＬＬ回路は、ループフィルタの出力電圧に応じた周波数の前記クロック信号を生成する電圧制御発振器を含み、
前記周波数補正回路は、前記擬似ロック検出回路によって前記擬似ロックが検出された場合、前記電圧制御発振器に供給される前記出力電圧を低下させる
クロックデータリカバリ回路。
【請求項４】
請求項３に記載のクロックデータリカバリ回路であって、
前記擬似ロック検出回路は、
所望の周波数よりも高い第１周波数での前記擬似ロックである第１擬似ロックを検出する第１擬似ロック検出回路と、
前記第１周波数よりも更に高い第２周波数での前記擬似ロックである第２擬似ロックを検出する第２擬似ロック検出回路と
を含み、
前記周波数補正回路は、前記第１擬似ロックが検出された場合よりも前記第２擬似ロックが検出された場合により大きく、前記出力電圧を低下させる
クロックデータリカバリ回路。
【請求項５】
請求項１乃至４のいずれか一項に記載のクロックデータリカバリ回路であって、
前記所定のパターンは、前記ＰＬＬ回路の引き込み、あるいは、ロック状態の維持のために前記シリアルデータに挿入されるトレーニングパターンである
クロックデータリカバリ回路。
【請求項６】
請求項１乃至５のいずれか一項に記載のクロックデータリカバリ回路であって、
前記擬似ロック検出回路は、
前記映像データ転送期間中は非活性化とし、
前記制御データ転送期間中は活性化とする
クロックデータリカバリ回路。
【請求項７】
表示パネルを駆動する表示ドライバと、
所定のパターンを含むシリアルデータである映像データ信号を生成し、前記映像データ信号を前記表示ドライバに送信する制御装置と
を具備し、
前記表示ドライバは、
前記映像データ信号を受け取り、クロック信号に同期して前記映像データ信号をサンプリングしてサンプルドデータを生成するレシーバと、
前記サンプルドデータに基づいてクロックデータリカバリを行い、前記クロック信号を生成するＰＬＬ回路と、
前記サンプルドデータに含まれる擬似ロックパターンを検出することによって、前記ＰＬＬ回路の擬似ロックを検出する擬似ロック検出回路と
を備え、
前記擬似ロックパターンは、前記ＰＬＬ回路の擬似ロックが発生している場合に前記レシーバが前記所定のパターンをサンプリングする結果得られるパターンであり、
前記シリアルデータは、表示装置用の表示ドライバに供給される映像データ信号であり、
前記映像データ信号は、
前記表示装置に表示される映像に対応する映像データと、
前記表示ドライバにおける前記映像データの処理を制御する制御データと
を含み、
前記所定のパターンは、前記制御データに含まれている
表示装置。
【請求項８】
請求項７に記載の表示装置であって、
前記表示ドライバは、周波数補正回路を更に備え、
前記擬似ロック検出回路によって前記擬似ロックが検出された場合、前記周波数補正回路は、前記クロック信号の周波数が低下するように前記ＰＬＬ回路を制御する
表示装置。
【請求項９】
請求項７または８に記載の表示装置であって、
前記所定のパターンは、前記ＰＬＬ回路の引き込み、あるいは、ロック状態の維持のために前記シリアルデータに挿入されるトレーニングパターンである
表示装置。
【請求項１０】
請求項７乃至９のいずれか一項に記載の表示装置であって、
前記擬似ロック検出回路は、
前記映像データ転送期間中は非活性化とし、
前記制御データ転送期間中は活性化とする
表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロックデータリカバリ（CDR: Clock Data Recovery）に関する。
【背景技術】
【０００２】
クロックデータリカバリは、クロック専用線を用いないデジタルデータ伝送において有用な技術である。具体的には、伝送データそのものにクロック信号が重畳され、そのデータを受け取った受信装置が当該受信データからクロック信号を再生する。また、受信装置は、再生されたクロック信号を用いてデータをサンプリングする。このようなクロックデータリカバリは、高速通信インターフェース、表示ドライバ、光ディスク再生装置等で用いられている。
【０００３】
クロックデータリカバリでは、典型的にはＰＬＬ（Phase Locked Loop）回路が利用される。ＰＬＬ回路は、ＶＣＯ（Voltage Controlled Oscillator：電圧制御発振器）を含んでおり、所望の発振周波数が得られるようにＶＣＯの制御電圧を制御することによってクロック信号を再生することができる。このように入力信号に対して再生クロック信号の周波数及び位相が同期した状態は、ＰＬＬ回路の「ロック」と呼ばれている。しかしながら、様々な要因によりＰＬＬ回路が誤動作してしまい、再生クロックの周波数が所望の周波数とは異なるものにロックされてしまう場合がある。この状態は、ＰＬＬ回路の「擬似ロック（false lock）」と呼ばれている。擬似ロックが発生すると正常なデータ受信が保証されなくなるため、擬似ロックの発生を早期に検出することが重要である。
【０００４】
特許文献１（特開２００５−３１８０１４号公報）は、擬似ロック検出方法を開示している。具体的には、データレートとクロック周波数との比が１：ｎ（ｎは２以上の整数）となるような擬似ロックの検出方法は、次の通りである。すなわち、再生クロックに基づいてサンプリングされたデータが所定の期間モニタされ、その所定の期間中の３ビット以上のパターン［０，１，０，…］あるいはパターン［１，０，１，…］の発生確率が算出される。もし、その発生確率が０％であれば、１：ｎの擬似ロックが発生したとみなされる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−３１８０１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本願発明者は次の点に着目した。上述の特許文献１の場合、パターン［０，１，０，…］あるいはパターン［１，０，１，…］の発生確率を算出する必要がある。発生確率の算出精度が低ければ、擬似ロックが誤って検出されてしまう可能性がある。発生確率の算出精度を高くするためには、かなり多くのデータ入力が必要であり、そのことは擬似ロック発生の検出に要する時間の増大を招く。
【課題を解決するための手段】
【０００７】
本発明の１つの観点において、クロックデータリカバリ回路が提供される。クロックデータリカバリ回路は、レシーバ回路と、ＰＬＬ回路と、擬似ロック検出回路とを備える。レシーバ回路は、所定のパターンを含むシリアルデータを受け取り、クロック信号に同期してシリアルデータをサンプリングしてサンプルドデータを生成する。ＰＬＬ回路は、サンプルドデータに基づいてクロックデータリカバリを行い、クロック信号を生成する。ここで、擬似ロックパターンとは、ＰＬＬ回路の擬似ロックが発生している場合にレシーバ回路が上記所定のパターンをサンプリングする結果得られるパターンである。擬似ロック検出回路は、サンプルドデータに含まれる擬似ロックパターンを検出することによって、ＰＬＬ回路の擬似ロックを検出する。
【０００８】
本発明の他の観点において、表示装置が提供される。表示装置は、表示パネルを駆動する表示ドライバと、所定のパターンを含むシリアルデータである映像データ信号を生成し、映像データ信号を表示ドライバに送信する制御装置と、を備える。表示ドライバは、レシーバ回路と、ＰＬＬ回路と、擬似ロック検出回路とを備える。レシーバ回路は、映像データ信号を受け取り、クロック信号に同期して映像データ信号をサンプリングしてサンプルドデータを生成する。ＰＬＬ回路は、サンプルドデータに基づいてクロックデータリカバリを行い、クロック信号を生成する。ここで、擬似ロックパターンとは、ＰＬＬ回路の擬似ロックが発生している場合にレシーバ回路が所定のパターンをサンプリングする結果得られるパターンである。擬似ロック検出回路は、サンプルドデータに含まれる擬似ロックパターンを検出することによって、ＰＬＬ回路の擬似ロックを検出する。
【発明の効果】
【０００９】
本発明によれば、擬似ロック発生を検出するために、サンプルドデータの中から擬似ロックパターンそのものが検出される。所定期間における３ビット以上のパターン［０，１，０，…］あるいはパターン［１，０，１，…］の発生確率を算出する必要はない。従って、擬似ロック発生の検出に要する時間が短縮される。
【図面の簡単な説明】
【００１０】
【図１】図１は、本発明の実施の形態に係るデータ伝送システムの構成を概略的に示すブロック図である。
【図２】図２は、トレーニングパターンを含むシリアルデータの一例を示している。
【図３】図３は、擬似ロックが発生していない場合のトレーニングパターンのサンプリングを示している。
【図４】図４は、擬似ロックが発生している場合のトレーニングパターンのサンプリングを示している。
【図５】図５は、クロックデータリカバリ回路の構成例を示すブロック図である。
【図６】図６は、擬似ロックパターンの例を示している。
【図７】図７は、２倍パターン検出回路の構成例を示す回路図である。
【図８】図８は、ループフィルタ及び電圧制御回路の構成例を示す回路図である。
【図９】図９は、クロックデータリカバリ回路の動作例を示している。
【図１０】図１０は、クロックデータリカバリ回路の他の構成例を示すブロック図である。
【図１１】図１１は、ループフィルタ及び電圧制御回路の他の構成例を示す回路図である。
【図１２】図１２は、本発明の実施の形態に係る表示装置の構成を概略的に示すブロック図である。
【図１３】図１３は、表示装置の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１１】
添付図面を参照して、本発明の実施の形態を説明する。
【００１２】
１．データ伝送システム
図１は、本発明の実施の形態に係るデータ伝送システム１の構成を概略的に示している。データ伝送システム１は、シリアルデータ送信回路１００及びクロックデータリカバリ回路１０を含んでいる。シリアルデータ送信回路１００は、シリアルデータＤＡＴを生成し、そのシリアルデータＤＡＴをクロックデータリカバリ回路１０に送信する。
【００１３】
クロックデータリカバリ回路１０は、シリアルデータＤＡＴを受け取る。クロックデータリカバリ回路１０は、受け取ったシリアルデータＤＡＴからクロック信号ＣＬＫを再生し、そのクロック信号ＣＬＫ（再生クロック）を用いてシリアルデータＤＡＴをサンプリングする。より詳細には、クロックデータリカバリ回路１０は、レシーバ回路２０、ＰＬＬ回路３０、擬似ロック検出回路４０、及び周波数補正回路５０を含んでいる。
【００１４】
レシーバ回路２０は、外部から供給されるシリアルデータＤＡＴを入力データＤｉｎとして受け取る。レシーバ回路２０は、クロック信号ＣＬＫに同期して入力データＤｉｎをサンプリングする。そのサンプリングによりサンプルドデータＤｓｍｐが得られる。つまり、レシーバ回路２０は、クロック信号ＣＬＫに基づいて入力データＤｉｎのサンプリングを行い、サンプルドデータＤｓｍｐを生成する。レシーバ回路２０は、サンプルドデータＤｓｍｐを、ＰＬＬ回路３０及び擬似ロック検出回路４０に供給し、また、外部に出力する。
【００１５】
ＰＬＬ回路３０は、サンプルドデータＤｓｍｐを受け取る。ＰＬＬ回路３０は、そのサンプルドデータＤｓｍｐに基づいて「クロックデータリカバリ」を行い、クロック信号ＣＬＫを再生する。ＰＬＬ回路３０は、得られたクロック信号ＣＬＫ（再生クロック）をレシーバ回路２０に供給する。
【００１６】
擬似ロック検出回路４０は、サンプルドデータＤｓｍｐを受け取る。擬似ロック検出回路４０は、そのサンプルドデータＤｓｍｐを参照することによって、ＰＬＬ回路３０の「擬似ロック」を検出する。擬似ロック検出処理の詳細は、後述される。擬似ロック検出回路４０は、擬似ロックの発生を検出すると、擬似ロック検出信号ＳＤを周波数補正回路５０に出力する。
【００１７】
擬似ロック検出回路４０によって擬似ロックが検出された場合、周波数補正回路５０は、ＰＬＬ回路３０を制御してその発振周波数を強制的に下げる。つまり、周波数補正回路５０は、擬似ロック検出回路４０から出力される擬似ロック検出信号ＳＤに応答して、クロック信号ＣＬＫの周波数が低下するようにＰＬＬ回路３０を制御する。
【００１８】
本実施の形態では、擬似ロックを検出するために、シリアルデータＤＡＴ中に含まれる「所定のパターン」が利用される。その所定のパターンとして、例えば、ＰＬＬ回路３０用の「トレーニングパターンＰＡＴ＿ＴＲ」が用いられる。トレーニングパターンＰＡＴ＿ＴＲは、ＰＬＬ回路３０の引き込み（pull-in)、あるいは、ロック状態の維持のために用いられる周知のパターンであり、規定のタイミングでシリアルデータＤＡＴに挿入される。例えば図２に示されるように、トレーニングパターンＰＡＴ＿ＴＲは、電源投入直後、及び、システム動作上問題ない箇所に挿入される。典型的には、トレーニングパターンＰＡＴ＿ＴＲは、所定ビット数の“０”と“１”の繰り返し（０，１，０，１，０，１・・・）で構成される。
【００１９】
シリアルデータ送信回路１００は、そのようなトレーニングパターンＰＡＴ＿ＴＲ（所定のパターン）を含むシリアルデータＤＡＴを生成し、そのシリアルデータＤＡＴをクロックデータリカバリ回路１０へ送信する。クロックデータリカバリ回路１０は、トレーニングパターンＰＡＴ＿ＴＲ（所定のパターン）を含むシリアルデータＤＡＴを入力データＤｉｎとして受け取り、その入力データＤｉｎに基づいてクロックデータリカバリ及び擬似ロック検出を行う。以下、「０，１，０，１，・・・」のトレーニングパターンＰＡＴ＿ＴＲを利用して擬似ロックを検出する手法を説明する。
【００２０】
図３及び図４は、レシーバ回路２０によるトレーニングパターンＰＡＴ＿ＴＲのサンプリングを示している。より詳細には、レシーバ回路２０に入力される入力データＤｉｎに含まれるトレーニングパターンＰＡＴ＿ＴＲ、クロック信号ＣＬＫ、及びそのクロック信号ＣＬＫに基づくサンプリング結果であるサンプルドデータＤｓｍｐが示されている。
【００２１】
図３は、擬似ロックが発生していない場合を示している。この場合、所望の周波数のクロック信号ＣＬＫが得られており、入力データレートとクロック周波数が一致している。トレーニングパターンＰＡＴ＿ＴＲのサンプリング結果であるサンプルドデータＤｓｍｐとしては、トレーニングパターンＰＡＴ＿ＴＲと同じパターン「０，１，０，１，・・・」が得られている。
【００２２】
一方、図４は、２倍周波数の擬似ロックが発生している場合を示している。この場合、ＰＬＬ回路３０は所望の周波数の２倍の周波数でロックしており、クロック周波数は所望の周波数の２倍となっている。従って、トレーニングパターンＰＡＴ＿ＴＲのサンプリング結果であるサンプルドデータＤｓｍｐは、各ビットが２回ずつサンプリングされた「０，０，１，１，０，０，１，１・・・」となる。このトレーニングパターンＰＡＴ＿ＴＲと異なるパターンは、擬似ロックの発生に起因しており、以下「擬似ロックパターンＰＡＴ＿ＦＬ」と参照される。つまり、擬似ロックパターンＰＡＴ＿ＦＬとは、ＰＬＬ回路３０の擬似ロックが発生している場合にレシーバ回路２０がトレーニングパターンＰＡＴ＿ＴＲ（所定のパターン）をサンプリングする結果得られるパターンである。
【００２３】
本実施の形態に係る擬似ロック検出回路４０は、サンプルドデータＤｓｍｐに含まれる擬似ロックパターンＰＡＴ＿ＦＬを検出することによって、ＰＬＬ回路３０の擬似ロックを検出することができる。つまり、擬似ロック検出回路４０は、サンプルドデータＤｓｍｐの中に擬似ロックパターンＰＡＴ＿ＦＬが含まれているか否かを判定する。そして、サンプルドデータＤｓｍｐの中に擬似ロックパターンＰＡＴ＿ＦＬが含まれている場合、擬似ロック検出回路４０は、擬似ロック検出信号ＳＤを周波数補正回路５０に出力する。
【００２４】
このように、本実施の形態によれば、擬似ロック発生を検出するために、サンプルドデータＤｓｍｐの中から擬似ロックパターンＰＡＴ＿ＦＬそのものが検出される。所定期間における３ビット以上のパターン［０，１，０，…］あるいはパターン［１，０，１，…］の発生確率を算出する必要はない。従って、擬似ロック発生の検出に要する時間が短縮される。
【００２５】
擬似ロック検出回路４０によって擬似ロックが検出された場合、周波数補正回路５０は、ＰＬＬ回路３０を制御してクロック信号ＣＬＫの周波数を強制的に下げてもよい。これにより、ＰＬＬ回路３０が正常に動作するようになる。
【００２６】
尚、シリアルデータ送信回路１００は、擬似ロックパターンＰＡＴ＿ＦＬを含まないシリアルデータＤＡＴにトレーニングパターンＰＡＴ＿ＴＲを挿入する。つまり、クロックデータリカバリ回路１０が受け取るシリアルデータＤＡＴ（入力データＤｉｎ）そのものは、擬似ロックパターンＰＡＴ＿ＦＬを含んでいない。従って、擬似ロックの誤検出は発生しない。
【００２７】
例えば、クロックデータリカバリ回路１０は、通信データを処理する非同期通信インターフェースや、表示データを処理する表示ドライバに適用される。そのような通信データや表示データは、送信側において様々な処理が施されており、上記のような擬似ロックパターンＰＡＴ＿ＦＬを含まない。
【００２８】
また、擬似ロック検出のために利用される所定のパターンは、上述の「０，１，０，１，・・・」に限られない。対応する擬似ロックパターンＰＡＴ＿ＦＬが、シリアルデータＤＡＴに含まれておらず、且つ、擬似ロック検出回路４０で容易に検出できるものであれば、どのようなものでも所定のパターンとして用いることができる。
【００２９】
２．クロックデータリカバリ回路１０の様々な例
クロックデータリカバリ回路１０の構成としては、様々なものが考えられる。以下、いくつかの例を説明する。
【００３０】
２−１．第１の例
図５は、クロックデータリカバリ回路１０の構成の一例を示すブロック図である。本例において、擬似ロック検出回路４０は２倍パターン検出回路４２を含んでいる。
【００３１】
２倍パターン検出回路４２は、図４で示されたような擬似ロックパターンＰＡＴ＿ＦＬを検出することにより、２倍周波数での擬似ロックを検出する。但し、電源投入直後など、データの先頭ビットが確定していない場合もあり得る。従って、２倍パターン検出回路４２は、サンプリング開始ビットがいずれの場合でも、擬似ロックパターンＰＡＴ＿ＦＬを検出できることが望ましい。図６は、トレーニングパターンＰＡＴ＿ＴＲが「０，１，０，１・・・」の場合に２倍パターン検出回路４２が検出すべき４種類の擬似ロックパターンＰＡＴ＿ＦＬを示している。
【００３２】
図７は、図６で示された４種類の擬似ロックパターンＰＡＴ＿ＦＬを検出することができる回路構成例を示している。図７で示される２倍パターン検出回路４２は、２段のＥＸＯＲ回路と、１８入力ＡＮＤ回路とを備えている。そのＡＮＤ回路の出力が、擬似ロック検出信号ＳＤに相当する。この２倍パターン検出回路４２には、２０ビットのデータ（Ｄ＜０＞〜Ｄ＜１９＞）が供給される。その２０ビットデータが図６で示されたいずれかの擬似ロックパターンＰＡＴ＿ＦＬに一致すると、擬似ロック検出信号ＳＤは活性化され、Ｈｉｇｈレベル（“１”）になる。従って、サンプルドデータＤｓｍｐを２０ビットずつ順次供給することによって、擬似ロックを検出することが可能となる。サンプルドデータＤｓｍｐの供給は、例えば、クロック信号ＣＬＫに基づいて動作するシリアル−パラレル変換回路あるいはシフトレジスタを利用することによって可能である。
【００３３】
再度図５を参照して、ＰＬＬ回路３０は、位相・周波数検出器（PFD: Phase-Frequency
Detector）３１、チャージポンプ３２、ループフィルタ３３、電圧制御回路３４、電圧制御発振器（VCO：Voltage Controlled Oscillator）３５、及び分周器３６を含んでいる。
【００３４】
チャージポンプ３２は、ループフィルタ３３に電流を供給する。ループフィルタ３３の出力電圧は、フィルタ電圧Ｖｌｆである。そのフィルタ電圧Ｖｌｆは、ＶＣＯ３５に供給される。ＶＣＯ３５の発振周波数ｆｖｃｏは、フィルタ電圧Ｖｌｆに依存して変動する。つまり、ＶＣＯ３５は、フィルタ電圧Ｖｌｆに応じたクロック周波数ｆｖｃｏのクロック信号ＣＬＫを生成する。分周器３６は、ＶＣＯ３５から出力されるクロック信号ＣＬＫを分周し、フィードバッククロックＣＬＫｆｄを生成する。
【００３５】
位相・周波数検出器３１は、サンプルドデータＤｓｍｐ及びフィードバッククロックＣＬＫｆｄを受け取る。まず、位相・周波数検出器３１は、サンプルドデータＤｓｍｐとフィードバッククロックＣＬＫｆｄとの間の周波数の差を検出し、その差がなくなるようにチャージポンプ３２の動作を制御する。サンプルドデータＤｓｍｐとフィードバッククロックＣＬＫｆｄの周波数がほぼ合致した後、位相の調整が行われる。詳細には、位相・周波数検出器３１は、サンプルドデータＤｓｍｐとフィードバッククロックＣＬＫｆｄとの間の位相の差を検出し、その差がなくなるようにチャージポンプ３２の動作を制御する。このようにして、フィルタ電圧Ｖｌｆ及びクロック周波数ｆｖｃｏが所望値に制御され、図３で示されたようなサンプリングが実現される。尚、図３の例の場合、分周器３６は、１／２分周器である。
【００３６】
擬似ロックが発生している場合（図４参照）、クロック周波数ｆｖｃｏは所望値よりも高くなっている。この場合、ＶＣＯ３５に供給されるフィルタ電圧Ｖｌｆが所望値よりも高くなっているため、そのフィルタ電圧Ｖｌｆを下げればよい。そのために、図５に示されるように、ＶＣＯ３５の前段に電圧制御回路３４が設けられている。この電圧制御回路３４は、擬似ロック検出信号ＳＤに応答して、ＶＣＯ３５に供給されるフィルタ電圧Ｖｌｆを下げる。その結果、クロック周波数ｆｖｃｏも低下する。すなわち、この電圧制御回路３４は、図１で示された周波数補正回路５０に相当しており、擬似ロックが検出された場合にフィルタ電圧Ｖｌｆを下げることによってクロック周波数ｆｖｃｏを低下させる。
【００３７】
図８は、ループフィルタ３３及び電圧制御回路３４（周波数補正回路５０）の一例を示している。ループフィルタ３３としてはＲＣフィルタが例示されている。ループフィルタ３３の出力ノードＮ１は、電圧制御回路３４及びＶＣＯ３５に接続されている。電圧制御回路３４は、その出力ノードＮ１とグランド線との間に介在するＮＭＯＳトランジスタＭＮを含んでいる。そのＮＭＯＳトランジスタＭＮのゲート電極には、擬似ロック検出信号ＳＤが入力される。擬似ロック発生が検出されると、擬似ロック検出信号ＳＤが活性化されてＨｉｇｈレベルになり、ＮＭＯＳトランジスタＭＮがオンする。その結果、ループフィルタ３３の出力ノードＮ１の電圧が減少し、ＶＣＯ３５に入力されるフィルタ電圧Ｖｌｆが下がる。これにより、クロック周波数ｆｖｃｏが低下し、擬似ロックが解消される。
【００３８】
図９は、動作の一例を示している。図９において、横軸は、ＶＣＯ３５に入力されるフィルタ電圧Ｖｌｆを表し、縦軸は、クロック周波数ｆｖｃｏを表す。クロック周波数ｆｖｃｏは、フィルタ電圧Ｖｌｆに依存して変動する。周波数ｆ１は所望のクロック周波数であり、周波数ｆ２はｆ１の２倍である。状態（１）において、２倍周波数ｆ２での擬似ロックが発生している。擬似ロック検出回路４０がその擬似ロックを検出すると、電圧制御回路３４（周波数補正回路５０）がフィルタ電圧Ｖｌｆを下げて、クロック周波数ｆｖｃｏを低下させる（状態（２））。その後、ＰＬＬ回路３０は正常に動作し、所望のクロック周波数ｆ１でロックする（状態（３））。
【００３９】
２−２．第２の例
擬似ロック検出回路４０が検出する擬似ロックは、２倍周波数での擬似ロックに限られない。擬似ロック検出回路４０は、ｎ倍周波数（ｎは２以上の整数）での擬似ロックを検出してもよい。また、擬似ロック検出回路４０は、複数パターンの擬似ロックを検出するように構成されていてもよい。
【００４０】
図１０に示される例では、擬似ロック検出回路４０は、２倍周波数、３倍周波数、及び４倍周波数のそれぞれでの擬似ロックを検出する。具体的には、擬似ロック検出回路４０は、２倍パターン検出回路４２、３倍パターン検出回路４３、及び４倍パターン検出回路４４を含んでいる。２倍パターン検出回路４２は、第１の例の場合と同様に、２倍周波数での擬似ロックを検出し、擬似ロック検出信号ＳＤを電圧制御回路３４に出力する。同様に、３倍パターン検出回路４３及び４倍パターン検出回路４４は、３倍周波数及び４倍周波数での擬似ロックをそれぞれ検出し、擬似ロック検出信号ＳＤを電圧制御回路３４に出力する。
【００４１】
例えば、擬似ロック検出信号ＳＤは、第１の例と同じく１ビット信号である。この場合、いずれかの検出回路（４２，４３，４４）で擬似ロックが検出されると、擬似ロック検出信号ＳＤがＨｉｇｈレベル（“１”）になる。その場合の電圧制御回路３４の構成は、第１の例と同じである（図８参照）。
【００４２】
あるいは、擬似ロック検出信号ＳＤは、多ビット信号であってもよい。この場合、検出された擬似ロックのパターンに応じて、擬似ロック検出信号ＳＤの内容が変わる。図１１は、多ビットの擬似ロック検出信号ＳＤに対応した電圧制御回路３４（周波数補正回路５０）の構成例を示している。電圧制御回路３４は、ループフィルタ３３の出力ノードＮ１とグランド線との間に並列に接続された複数のＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３を含んでいる。擬似ロック検出信号ＳＤのそれぞれのビットは、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３のそれぞれのゲート電極に入力される。
【００４３】
例えば、２倍周波数での擬似ロックが検出された場合、１個のＮＭＯＳトランジスタＭＮ１だけがオンする。３倍周波数での擬似ロックが検出された場合、２個のＮＭＯＳトランジスタＭＮ１、ＭＮ２がオンする。４倍周波数での擬似ロックが検出された場合、３個のＮＭＯＳトランジスタＭＮ１〜ＭＮ３がオンする。その結果、フィルタ電圧Ｖｌｆの制御量が、検出された擬似ロックの種類に応じて変わることになる。具体的には、３倍周波数での擬似ロックが検出された場合、電圧制御回路３４は、２倍周波数の場合よりも大きくフィルタ電圧Ｖｌｆを低下させる。４倍周波数での擬似ロックが検出された場合、電圧制御回路３４は、３倍周波数の場合よりも更に大きくフィルタ電圧Ｖｌｆを低下させる。これにより、いずれのパターンの擬似ロックが発生した場合でも、素早く当該擬似ロックを解消することが可能となる。
【００４４】
２−３．その他の例
ＶＣＯ３５の発振周波数ｆｖｃｏは制限されてもよい。例えば、ＶＣＯ３５の発振周波数ｆｖｃｏは、所望の周波数ｆ１の３倍以上とならないように制限される。この場合、検出すべき擬似ロックの種類が減り、第１の例のように擬似ロック検出回路４０の面積が低減される。
【００４５】
また、擬似ロック検出回路４０は、所定の制御信号によってＯＮ／ＯＦＦ制御されてもよい。例えば、トレーニングパターンＰＡＴ＿ＴＲの入力タイミングが分かっている場合、その入力タイミングに合わせて擬似ロック検出回路４０が活性化されてもよい。その他の期間は擬似ロック検出回路４０が非活性化されるため、消費電力が低減される。
【００４６】
３．表示装置
本実施の形態に係るクロックデータリカバリ回路１０は、表示装置の表示パネルを駆動するための表示ドライバに適用され得る。その場合、クロックデータリカバリ回路１０に供給されるシリアルデータＤＡＴは、表示ドライバに供給される映像データ信号である。一般に、映像データ信号は、表示パネルに表示される映像に対応する「映像データ」と、表示ドライバにおける映像データの処理を制御する「制御データ」とを含んでいる。よって、映像データに影響を及ぼすことなく、上述のトレーニングパターンＰＡＴ＿ＴＲを容易に映像データ信号に挿入することが可能である。つまり、トレーニングパターンＰＡＴ＿ＴＲは、制御データに含まれていればよい。
【００４７】
図１２は、本実施の形態に係る表示装置の構成例を概略的に示している。表示装置は、制御装置１００と、ドライバ２００と、表示素子が行列に配置された表示パネル３００とを備えている。図１３は、図１２で示される表示装置の動作を示すタイミングチャートである。図１２及び図１３を参照して、本実施の形態に係る表示装置を説明する。
【００４８】
制御装置１００は、図１で示されたシリアルデータ送信回路１００に相当している。つまり、制御装置１００は、トレーニングパターンＰＡＴ＿ＴＲを含む映像データ信号ＤＡＴ（シリアルデータ）を生成し、その映像データ信号ＤＡＴをドライバ２００に対して送信する。詳細には、制御装置１００は、映像信号処理回路１１１と、トレーニングパターン挿入回路１１２と、スイッチ１１３と、トランスミッタ１１４と、ＰＬＬ回路１１５と、タイミング制御回路１１６とを備えている。
【００４９】
映像信号処理回路１１１は、外部映像信号を受け取り、その外部映像信号から映像データ１４１を生成する。図１３に示されているように、各水平期間は、映像データ１４１に対応するアクティブ期間ＡＣＴと、それ以外のブランキング期間ＢＬＮＫとを含んでいる。後に説明されるように、制御データ１４４はそのブランキング期間ＢＬＮＫに挿入される。
【００５０】
トレーニングパターン挿入回路１１２は、映像データ信号ＤＡＴに挿入される上述のトレーニングパターンＰＡＴ＿ＴＲを生成する。トレーニングパターンＰＡＴ＿ＴＲは、ＰＬＬ回路の引き込み、あるいは、ロック状態の維持のために利用されるパターンであり、典型的には「０，１，０，１，・・・」である。
【００５１】
タイミング制御回路１１６は、外部クロック信号に基づいて、制御装置１００及びドライバ２００のタイミング制御を行う。詳細には、タイミング制御回路１１６は、タイミング制御信号１３１、１３２を、それぞれ映像信号処理回路１１１及びＰＬＬ回路１１５に供給し、これらの回路の動作タイミングを制御する。更に、タイミング制御回路１１６は、スイッチ制御信号１３３をスイッチ１１３に供給し、スイッチ１１３の切り替えタイミングを制御する。更に、タイミング制御回路１１６は、トランスミッタ制御信号１３４をトランスミッタ１１４に供給してトランスミッタ１１４を制御する。加えて、タイミング制御回路１１６は、ドライバ２００の駆動タイミングを指定する駆動タイミングデータ１４３を、トランスミッタ１１４に供給する。
【００５２】
スイッチ１１３は、タイミング制御回路１１６からのスイッチ制御信号１３３に応じて、映像信号処理回路１１１から送られる映像データ１４１とトレーニングパターン挿入回路１１２から送られるトレーニングパターンＰＡＴ＿ＴＲとを選択的にトランスミッタ１１４に送信する。
【００５３】
トランスミッタ１１４は、図１３で示されるような映像データ信号ＤＡＴを生成して、その映像データ信号ＤＡＴをドライバ２００に対して送信する。より詳細には、映像データ信号ＤＡＴは、映像データ１４１と制御データ１４４を含んでいる。映像データ１４１は、表示パネル３００に表示される映像に対応しており、アクティブ期間ＡＣＴに送信される。一方、制御データ１４４は、アクティブ期間ＡＣＴ間のブランキング期間ＢＬＮＫに挿入されている。この制御データ１４４は、ドライバ２００における映像データ１４１の処理を制御するデータであり、駆動タイミングデータ１４３を少なくとも含んでいる。更に、制御データ１４４は、トレーニングパターンＰＡＴ＿ＴＲをも含んでいる。制御データ１４４は、駆動タイミングデータ１４３とトレーニングパターンＰＡＴ＿ＴＲ以外にも、任意データを含んでいてもよい。
【００５４】
尚、トランスミッタ１１４は、ＰＬＬ回路１１５から送られてくるクロック信号１３５に同期して、映像データ信号ＤＡＴをドライバ２００に送信する。即ち、映像データ信号ＤＡＴにはクロック信号が重畳されている。
【００５５】
ドライバ２００は、制御装置１００から映像データ信号ＤＡＴを受け取り、その映像データ信号ＤＡＴに応答して表示パネル３００の表示素子を駆動する。より詳細には、ドライバ２００は、クロックデータリカバリ回路２１０、表示素子駆動回路２６０、及び信号処理回路２７０を備えている。
【００５６】
クロックデータリカバリ回路２１０は、レシーバ回路２２０、ＰＬＬ回路２３０、擬似ロック検出回路２４０、及び周波数補正回路２５０を備えている。クロックデータリカバリ回路２１０、レシーバ回路２２０、ＰＬＬ回路２３０、擬似ロック検出回路２４０、及び周波数補正回路２５０は、それぞれ、図１で示されたクロックデータリカバリ回路１０、レシーバ回路２０、ＰＬＬ回路３０、擬似ロック検出回路４０、及び周波数補正回路５０と同じである。このクロックデータリカバリ回路２１０は、映像データ信号ＤＡＴ中の制御データ１４４に含まれているトレーニングパターンＰＡＴ＿ＴＲ（所定のパターン）を利用して、擬似ロックの検出を行う。擬似ロックが検出された場合、クロックデータリカバリ回路２１０は速やかにクロック周波数を低下させ、それにより、ＰＬＬ回路２３０が正常にロックする。
【００５７】
また、レシーバ回路２２０は、受け取った映像データ信号ＤＡＴを元に、クロック信号ＣＬＫを再生し、映像データ信号ＤＡＴを取り込む。その後、信号処理回路２７０は、映像データ１４１及び駆動タイミング信号を復元し、それら映像データ１４１、駆動タイミング信号及びクロック信号ＣＬＫを表示素子駆動回路２６０に出力する。駆動タイミング信号は、表示素子駆動回路２６０の駆動タイミングを指定するための信号であり、駆動タイミングデータ１４３に基づいて生成される。具体的には、図１３に示されるように、ブランキング期間ＢＬＮＫにおける１回目の駆動タイミングデータ１４３に応答して駆動タイミング信号が活性化され、２回目の駆動タイミングデータ１４３に応答して駆動タイミング信号が非活性化される。
【００５８】
表示素子駆動回路２６０は、駆動タイミング信号の活性化を検知すると、表示パネル３００の選択ラインの表示素子の駆動を開始する。より詳細には、表示素子駆動回路２６０は、直前のアクティブ期間ＡＣＴに転送されてきた映像データ１４１に応じた表示素子駆動信号を生成し、その表示素子駆動信号を表示パネル３００のデータ線に供給する。これにより、表示パネル３００の選択ラインの表示素子が駆動される。
【００５９】
表示パネル３００としては、例えば、ＬＣＤパネルや有機ＥＬ（Electro-Luminescence）ディスプレイパネル、電界放射ディスプレイパネルが使用され得る。表示パネル３００としてＬＣＤパネルが使用される液晶表示装置では、制御装置１００はＬＣＤコントローラに相当し、ドライバ２００はソースドライバ（又はデータ線ドライバ）に相当する。
【００６０】
以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。
【符号の説明】
【００６１】
１    データ伝送システム
１０    クロックデータリカバリ回路
２０    レシーバ回路
３０    ＰＬＬ回路
３１    位相・周波数検出器
３２    チャージポンプ
３３    ループフィルタ
３４    電圧制御回路
３５    ＶＣＯ
３６    分周器
４０    擬似ロック検出回路
４２    ２倍パターン検出回路
４３    ３倍パターン検出回路
４４    ４倍パターン検出回路
５０    周波数補正回路
１００    シリアルデータ送信回路（制御回路）
２００    ドライバ
２１０    クロックデータリカバリ回路
２２０    レシーバ回路
２３０    ＰＬＬ回路
２４０    擬似ロック検出回路
２５０    周波数補正回路
２６０    表示素子駆動回路
２７０    信号処理回路
３００    表示パネル
ＣＬＫ    クロック信号
ＤＡＴ    シリアルデータ
Ｄｉｎ    入力データ
Ｄｓｍｐ  サンプルドデータ
ＰＡＴ＿ＴＲ  トレーニングパターン
ＰＡＴ＿ＦＬ  擬似ロックパターン
ＳＤ    擬似ロック検出信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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