(57)【特許請求の範囲】
【請求項１】
第１の素子と、
前記第１の素子の上に形成され、表面が絶縁材からなる柱状突起と、
前記柱状突起の周囲に形成された複数の電極と、
前記第１の素子に対向して配置された第２の素子と、
前記第２の素子の前記第１の素子との対向面に形成され、前記柱状突起が嵌め込まれる領域を囲み、前記複数の電極の各々と接続された複数の突起電極と、
を有し、
前記柱状突起は、前記複数の突起電極により囲まれる空間に変形して嵌まり込んでいる
ことを特徴とする電子デバイス。
【請求項２】
前記複数の電極は前記柱状突起の側面上に形成された請求項１に記載の電子デバイス。
【請求項３】
前記電極と前記突起電極は半田を介して接続された請求項１又は請求項２に記載の電子デバイス。
【請求項４】
前記第１の素子と前記第２の素子の少なくとも一方は、半導体素子であることを特徴とする請求項１乃至請求項３のいずれか１項に記載の電子デバイス。
【請求項５】
第１の素子の上に表面が絶縁材からなる柱状突起を形成する工程と、
前記柱状突起の周囲に複数の電極を形成する工程と、
第２の素子の上に複数の突起電極を形成する工程と、
前記第１の素子と前記第２の素子を対向して配置し、前記複数の突起電極により囲まれた空間に、前記柱状突起を変形させながら嵌め込み、前記複数の電極と前記複数の突起電極とが接続される工程と、
を含む電子デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子デバイス及び電子デバイスの製造方法に関する。
【背景技術】
【０００２】
半導体素子（ＬＳＩ）のパッケージ基板への接合方法として、多端子化が可能なフリップチップ接合が主流となってきている。さらに、電子機器の小型化、高密度化に伴い、接続端子の微細化が進行している。接続端子の微細化が進むと、チップと回路基板の間のはんだ微細接合部において電流密度が増加する。この電流密度の増加によって、従来ではＬＳＩの内配線で問題であったエレクトロマイグレーションが、ＬＳＩとパッケージ基板とを接合する半田層においても生じるので、対策が必要になってくる。
【０００３】
エレクトロマイグレーション対策として、銅（Ｃｕ）ポストなどが用いられる。Ｃｕポストは電極上にめっきで形成されている。そして、Ｃｕポストの先端上とこれに対向するパッケージ基板側の電極上のそれぞれにはんだ（半田）が形成され、半田を加熱溶融してＣｕポストとパッケージ基板側の電極を接合する。
【０００４】
これにより、半導体チップと半導体チップ、または半導体チップとパッケージ基板との微細接合を行っている。
Ｃｕポストを突起電極として使用するためには、電極径が１００μｍ程度の場合、６０〜８０μｍの高さが必要になる。現在では、半導体素子の微細化が進行し、直径３０μｍ、ピッチ６０μｍ以下の接合体が検討され始めている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−１９７６６５号公報
【非特許文献１】富士時報  Ｖｏｌ．７８、Ｎｏ．４、２００５年、３１６頁−３１８頁
【発明の概要】
【発明が解決しようとする課題】
【０００６】
Ｃｕポスト上に形成された半田層は、先端形状が半球状になっている。このため、Ｃｕポストを介して半導体素子同士を接続する場合に、一方の半導体素子上の半球状の半田と、他方の半導体素子上の半球状の半田を上下に位置合わせすると、凸同士で接触する。このため、半田を溶融させるまでに振動などで上下の半田に位置ずれが発生し、接合不良となりやすい。
【０００７】
本発明の目的は、半田の接合前の形状に影響されずに半田接合を良好にするための電子デバイス及び電子デバイスの製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
１つの観点によれば、第１の素子と、前記第１の素子の上に形成され、表面が絶縁材からなる柱状突起と、前記柱状突起の周囲に形成される複数の電極と、前記第１の素子に対向して配置された第２の素子と、前記第２の素子の前記第１の素子との対向面に形成され、前記柱状突起が嵌め込まれる領域を囲み、前記複数の電極の各々と接続された複数の突起電極と、を有し、前記柱状突起は、前記複数の突起電極により囲まれる空間に変形して嵌まり込んでいることを特徴とする電子デバイスが提供される。
前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない、と理解すべきである。
【発明の効果】
【０００９】
本発明によれば、第１の素子の上に、少なくとも表面が絶縁材に覆われる柱状突起を形成したので、第１の素子に対向して配置される第２の素子上の複数の突起電極の間に嵌め込むことにより、第１の素子と第２の素子の位置ズレを防止することができる。
これにより、第１の素子と第２の素子にそれぞれ形成される電極の位置会わせを高い精度で行うことができ、電極間の半田接合を良好に行うことができる。
【図面の簡単な説明】
【００１０】
【図１】図１Ａは、第１実施形態に係る半導体装置における２つの半導体素子の接続方法を示す側面図、図１Ｂ、図１Ｃは、第１実施形態に係る半導体装置内の２つの半導体素子のそれぞれの半田層の配置を示す平面図である。
【図２】図２Ａ、図２Ｂは、第１実施形態に係る半導体装置に含まれる２つの半導体素子の接続方法を示す斜視図である。
【図３】図３は、第１実施形態に係る半導体装置を示す側面図である。
【図４Ａ】図４Ａ〜図４Ｅは、第１実施形態に係る半導体装置における第１の半導体素子の半田層及び突起の形成工程を示す断面図（その１〜５）である。
【図４Ｆ】図４Ｆ〜図４Ｈは、第１実施形態に係る半導体装置における第１の半導体素子の半田層及び突起の形成工程を示す断面図（その６〜８）である。
【図５】図５Ａ〜図５Ｅは、第１実施形態に係る半導体装置における第２の半導体素子の突起電極の形成工程を示す断面図である。
【図６】図６Ａ、図６Ｂは、第２実施形態に係る半導体装置内の第１、第２の半導体素子のそれぞれの半田層の配置を示す平面図である。
【図７】図７Ａ、図７Ｂは、第２実施形態に係る半導体装置における２つの半導体素子の接続方法を示す側面図である。
【図８】図８は、第２実施形態に係る半導体装置の第１、第２の半導体装置の接合部を示す平面図である。
【図９Ａ】図９Ａ〜図９Ｄは、第２実施形態に係る半導体装置における第１の半導体素子の柱状の突起の形成工程を示す断面図（その１〜４）である。
【図９Ｅ】図９Ｅ〜図９Ｇは、第２実施形態に係る半導体装置における第１の半導体素子の柱状の突起の形成工程を示す断面図（その５〜７）である。
【図９Ｈ】図９Ｈ〜図９Ｊは、第２実施形態に係る半導体装置における第１の半導体素子の柱状の突起の形成工程を示す断面図（その８〜１０）である。
【図１０】図１０Ａ〜図１０Ｄは、第２実施形態に係る半導体装置における第１の半導体素子の柱状の突起の形成工程を示す平面図である。
【図１１】図１１は、第２実施形態に係る半導体装置における第１の半導体素子上の柱状の突起の別の例を示す平面図である。
【図１２】図１２は、第２実施形態に係る半導体装置における第１の半導体素子上の柱状の突起のさらに別の例を示す断面図である。
【図１３】図１３は、実施形態に係る半導体装置における第１の半導体素子の柱状の突起のさらに別の構造を示す側面図である。
【発明を実施するための最良の形態】
【００１１】
以下に、図面を参照して本発明の好ましい実施形態を説明する。図面において、同様の構成要素には同じ参照番号が付されている。
（第１の実施の形態）
図１Ａは本発明の第１実施形態に係る半導体装置となる第１の半導体素子１と第２の半導体装置１１の接続方法を示す側面図である。第１の半導体素子１は、第２の半導体素子１１に対して受け側の素子となる。
【００１２】
図１Ａにおいて、半導体集積回路が形成された第１の半導体素子１の第１面上には、内部の半導体集積回路に電気的に接続される直径約３０μｍの複数の第１電極３がピッチ６
０μｍで形成されている。第１電極３は、図１Ｂに示すように、縦横に複数間隔をおいて配置されていて、その上面には半球状の第１の半田層４が接合されている。
【００１３】
さらに、第１電極３に囲まれる十字状の領域の中央には、位置ズレ抑制用突起５が柱状に形成されている。位置ズレ抑制用突起５の高さは、第１電極３及び第１の半田層４の厚さの合計よりも高く、且つ第１電極３と後述の第２電極１３及び突起電極１４の厚さの合計以下で、例えば約３０μｍ〜８０μｍに形成されている。位置ズレ抑制用突起５のうち少なくとも表面は絶縁材から形成されている。
【００１４】
半導体集積回路が形成された第２の半導体素子１１の第１面上には、図１Ｃの平面図に示すように、第１の半導体素子１１の第１電極３に対向して配置される第２電極１３が形成され、第２電極１３上には約４０μｍ〜８０μｍの高さのＣｕの柱状の突起電極１４が形成されている。さらに、突起電極１４の先端面の上には、表面が半球状の第２の半田層１５が形成されている。
突起電極１４に囲まれた十字状の領域の上の空間は、位置ズレ抑制用突起５を嵌め込む突起嵌合領域１６となっている。
【００１５】
なお、第１、第２電極３、１３は、Ｃｕ、Ｃｕ合金、Ｎｉ（ニッケル）などの金属層から形成されている。また、第１、第２の半田層４、１５は、鉛フリー半田材料、例えば融点が約２１７℃のＳｎＡｇＣｕ合金から形成されている。
【００１６】
第１、第２の半導体素子１、１１を接続する場合には、図２Ａの斜視図に示すように、第１の半導体素子１の第１面と第２の半導体素子１１の第１面を対向させ、さらに第２の半導体素子１１の突起電極１４上の第２の半田層１５を第１の半導体素子１の第１電極３上の第１の半田層４に重ねる。その際、図２Ｂの斜視図に示すように、第２の半導体素子１１上の突起電極１４に囲まれた領域に位置ズレ抑制用突起５を嵌め込む。それらの操作は、フリップチップボンダを用いて行われる。
【００１７】
その後に、第１、第２の半田層４、１５を重ねた状態で、第１、第２の半導体素子１、１１をリフロー炉内に入れて窒素雰囲気で第１、第２の半田層４、１５を融点より例えば約２０℃高い温度で加熱、溶融し、その後に常温に戻す。これにより、図３の側面図に示すように、第２電極１３上の突起電極１４と第１電極３は、第１、第２の半田層４、１５に接合され、電気的に導通する。
以上により、第１、第２の半導体素子１、１１を有する半導体装置１０が形成される。
【００１８】
上記のように本実施形態によれば、表面が半球状の第１、第２の半田層４、１５を重ね合わせた状態で、位置ズレ抑制用突起５によって周囲の突起電極１４の横方向の移動が規制されるので、第１の半導体素子１に対して第２の半導体素子１１が横方向に位置ズレしない。また、位置ズレ抑制用突起５は、突起電極１４を垂直方向に移動させる場合のガイドとなり、第１の半導体素子１に対して第２の半導体素子１１の傾きを抑制できる。
また、第１、第２の半田層４、１５が溶融により流れる際にも、その横方向の位置ズレの規制により、第１電極３と突起電極１５の対向位置がずれなくなる。
従って、位置ズレ抑制用突起５を第１の半導体素子１上に形成することにより、垂直方向及び水平方向のズレを緩和することができる。
【００１９】
本実施形態の半導体装置１０の接合の不良確率について実験を行ったところ、第１の半導体素子１と第２の半導体素子１１の位置ズレ不良は無く、第１の半田層４と第２の半田層１５の接合は良好であった。
これに対し、比較例として、位置ズレ抑制用突起５の無い従来品を用いて第１の半田層４と第２の半田層１５を接合したところ、約１０％の確率で位置ずれ不良が発生した。こ
の場合、電極直径の１／２以上のズレが生じた状態を位置ズレの不良とした。
【００２０】
これらの結果、第１、第２の半田層４、１５の表面が半球状に湾曲していても第１電極３と突起電極１５を１対１で良好に接続することができ、従来よりも位置ずれ不良確率を減らすことが可能になった。これにより、薄いチップ状の半導体素子のように反りの大きい半導体素子についても接合不良を低減できるようになる。
【００２１】
次に、図４Ａ〜図４Ｈを参照し、第１の半導体装置１の第１電極３の上に第１の半田層４を形成し、さらに位置ズレ抑制用突起５を形成する工程を説明する。
まず、図４Ａに示すように、第１の半導体素子１の上面と第１電極３の上にシード層６を形成する。シード層６として、例えば、厚さ約５０ｎｍのＣｒ（クロム）層と厚さ約１００ｎｍのＣｕ層を順にスパッタにより形成する。この場合、第１の半導体素子１は、分離前の６インチのウエーハに隣接して複数形成された状態にある。
【００２２】
次に、図４Ｂに示すように、シード層６上にドライレジストフィルム７をラミネート法で形成し、これを露光、現像等することにより、複数の第１電極３のそれぞれの上に開口部７ａを有する。
【００２３】
次に、図４Ｃに示すように、ドライレジストフィルム７の開口部７ａを通して第１シード層６上の開口部７ａ内に、電解めっき法によりＣｕ層４ａを約２μｍ、Ｎｉ層４ｂを約３μｍ、ＳｎＡｇ（スズ銀）層４ｃを約１２μｍの厚さに順に形成する。この場合、シード層６は電解めっき用電極として使用する。
【００２４】
ドライレジストフィルム７を除去した後に、図４Ｄに示すように、ＳｎＡｇ層４ｃをマスクにして、シード層６をエッチングする。この場合、シード層６のＣｕ層を硫酸、過酸化水素を含むエッチャントによりエッチングし、さらに、シード６のＣｒ層をフェリシアン化カリウム含有のエッチャントによりエッチングする。
続いて、図４Ｅに示すように、ＳｎＡｇ層４ｃを加熱溶融して上面を曲面にし、ＳｎＡｇ層４ｃを第１の半田層４とする。
【００２５】
次に、図４Ｆに示すように、第１の半導体装置１が形成されたウエーハの全面に感光性エポキシ樹脂５ａをスピンコートにより約５０μｍの厚さに塗布する。その後に、図４Ｇに示すように、感光性エポキシ樹脂５ａの上にガラスマスク８を配置した状態で、ガラスマスク８を通して感光性のエポキシ樹脂５ａを露光し、さらに、現像等を行う。
【００２６】
これにより、図４Ｈに示すように、複数の第１電極３の間の十字状の領域の中央にエポキシ樹脂５ａを円柱状に残す。円柱状のエポキシ樹脂５ａは、例えば直径が５０μｍ、ピッチが１２０μｍの密度で形成され、上記の位置ズレ抑制用突起５として使用される。
【００２７】
その後に、第１の半導体素子１が複数形成されたウエーハを切断し、チップ状に分離する。第１の半導体素子１のチップサイズは、例えば１０ｍｍ×１０ｍｍの平面形状を有している。
以上の工程によれば、第１の半導体素子１上において、複数の第１電極３に挟まれる領域の位置ズレ抑制用突起５は、絶縁性樹脂のパターニングにより形成しているので、複雑な工程を必要としない。
【００２８】
次に、図５Ａ〜図５Ｅに示すように、第２の半導体装置１１の第２電極１３の上に突起電極１４、第２の半田層１５を形成する工程を説明する。
まず、図５Ａに示す構造を形成するまでの工程について説明する。
第２の半導体素子１１の上面と第２電極１３の上にシード層１７を形成する。シード層
１７として、例えば、厚さ約５０ｎｍのＣｒ層と厚さ約５００ｎｍのＣｕ層を順にスパッタにより形成する。この場合、第２の半導体素子１１は、分離前の６インチのウエーハに隣接して複数形成された状態にある。
【００２９】
続いて、シード層１７上にドライレジストフィルム１８をラミネート法で形成し、これを露光、現像等することにより、複数の第２電極１３の上方に開口部１８ａを有する。
【００３０】
次に、図５Ｂに示すように、ドライレジストフィルム１８の開口部１８ａを通してシード層１７上に、電解めっき法により厚さ約５０μｍのＣｕの突起電極１４、厚さ５μｍのＮｉ層１５ａを順に形成する。この場合、シード層１７は電解めっき用電極として使用する。
続いて、図５Ｃに示すように、開口部１８ａ内のＮｉ層１５ａの上に厚さ１０μｍのＳｎ層１５ｂを電解めっきにより形成し、ドライレジストフィルム１８の上に突出させる。
【００３１】
ドライレジストフィルム１８を除去した後に、図５Ｄに示すように、Ｓｎ層１５ｂをマスクにしてシード層１７を除去する。この場合、シード層１７のＣｕ層を硫酸、過酸化水素を含むエッチャントによりエッチングし、さらにシード１７のＣｒ層をフェリシアン化カリウム含有のエッチャントによりエッチングする。
この後に、図５Ｅに示すように、Ｓｎ層１５ｂを加熱溶融した後に常温に戻すことによりＳｎ層１５ａを第２の半田層１５として使用する。この場合、第２の半田層１５の露出面は曲面となる。
【００３２】
その後に、第２の半導体素子１１が複数形成されたウエーハを切断し、チップ状に分離する。第２の半導体素子１１のチップサイズは、例えば７ｍｍ×５ｍｍの平面形状を有している。
【００３３】
（第２の実施の形態）
図６Ａ、図６Ｂは、本発明の第２実施形態に係る半導体装置を形成するための２つの半導体素子を示す平面図であり、図１、図１Ｂ、図１Ｃと同じ符号は同じ要素を示している。
図６Ａに示す第１の半導体素子３１は、図６Ｂに示す第２の半導体素子１１に接続する際には受け側の素子となる。
【００３４】
図６Ａに示す第１の半導体素子３１の第１面上には、図６Ｂに示す第２の半導体装置１１上の突起電極１４が嵌め込まれる複数の突起電極配置領域３０が区画されて、突起電極配置領域３０の間には十字状の領域が形成される。第１の半導体素子３１の第１面上における縦方向と横方向に配置される複数の十字状の領域の中央には、１つおきに柱状の位置ズレ抑制用突起３２が形成されている。
【００３５】
位置ズレ抑制用突起３２は、例えば四角柱の形状を有し、少なくとも表面は絶縁材から形成されている。その絶縁材は僅かな弾性を有するか、変形が可能な材料であることが好ましい。位置ズレ抑制用突起３２が四角柱状の場合には、その４つの側面が周囲の突起電極配置領域３０に対向する配置にされる。
【００３６】
四角柱状の位置ズレ抑制用突起３２の４つのそれぞれの側面の上から第１の半導体素子３１の第１面上には、図７Ａに示すように第３電極３３が形成されている。第３電極３３は、第１の半導体素子３１内部の半導体集積回路（不図示）に接続される。
また、第３電極３３の表面には、図６Ａに示すように、突起電極配置領域３０の縁に重なる第３の半田層３４が形成されている。
なお、第１の半導体素子３１の第１面には、位置ズレ抑制用突起３２を露出する開口部
を有する絶縁膜（不図示）が形成されている。
【００３７】
一方、図６Ｂに示す第２の半導体素子１１の第１面上には、第１実施形態と同様に、内部の半導体集積回路に接続される第２電極１３が間隔をおいて縦横に複数形成され、その上にはＣｕから形成される突起電極１４が形成されている。第２電極１３の直径は約３０μｍで、６０μｍのピッチで形成されている。また、第２の半導体素子１１の第１面は、第２電極１３を露出する絶縁膜（不図示）で覆われている。
なお、突起電極１４の上端には半田層が形成されないことが構造的に第１実施形態とは異なる。
【００３８】
次に、第１の半導体素子３１の第３電極３３と第２の半導体素子１１の突起電極１４の接続方法を説明する。
まず、図７Ａに示すように、第１の半導体素子１と第２の半導体素子３１の第１面同士を対向させた状態で、第２の半導体素子１１上の複数の突起電極１４の間に第１の半導体素子１１上の位置ズレ抑制用突起３２を嵌め合わせる。続いて、そのような状態から、第２の半導体素子３１を下降させる。
【００３９】
これにより、図７Ｂに示すように、第１の半導体素子３１上の位置ズレ抑制用突起３２が第２の半導体素子１１上の突起電極１４の間に嵌め込まれるので、位置ズレ抑制用突起３２の側面の第３の半田層３４は突起電極１４の側面に１対１で接触する。この場合、位置ズレ抑制用突起３２は自身の弾性により変形する。以上の操作は、フリップチップボンダを用いて行われる。
【００４０】
その後に、突起電極１４と第３の半田層３４を接触させた状態で、第１、第２の半導体素子１、１１をリフロー炉内に入れて窒素雰囲気に置き、第３の半田層３４をその融点より高い温度で加熱、溶融し、その後に常温に戻す。これにより、図８の拡大平面図に示すように、第２電極１３上の突起電極１４の側部と第３電極３３は、第３の半田層３４を介して互いに接合され、電気的に導通する。
以上により、第１、第２の半導体素子１、３１を有する半導体装置２０が形成される。なお、第３電極３３、第３の半田層３４は電解めっき法により形成されてもよい。
【００４１】
上記のように本実施形態によれば、第１の半導体素子３１上に形成した位置ズレ抑制用突起３２を第２の半導体素子１１の突起電極１４で囲まれた領域に嵌め込むようにしている。これにより、位置ズレ抑制用突起３２の４つの側面にそれぞれ形成された第３電極３３を第３の半田層３４により突起電極１４の側面に接合することができる。しかも、突起電極１４の側面で半田接合する際に、位置ズレ抑制用突起３２の４つの角で半田層３４の飛び出しが防止されるので、突起電極１４同士のショート不良を抑制することができる。
【００４２】
また、複数の突起電極１４の間の領域に位置ズレ抑制用突起３２を嵌め込むだけで、第１、第２の半導体素子３１，１１の位置合わせが可能になる。しかも、位置ズレ抑制用突起３２により、その周囲の突起電極１４の横方向の移動が規制されるので、第１の半導体素子３１に対して第２の半導体素子１１が横方向に位置ズレしない。また、位置ズレ抑制用突起３２は、突起電極１４を垂直方向に移動させる場合のガイドとなり、第１の半導体素子３１に対して第２の半導体素子１１の傾きを抑制できる。
従って、位置ズレ抑制用突起３２を第１の半導体素子３１上に形成することにより、垂直方向及び水平方向のズレを緩和することができる。
【００４３】
本実施形態の半導体装置２０の接合の不良確率について実験を行ったところ、第１の半導体素子３１と第２の半導体素子１１の位置ズレ不良は無く、第３の半田層３４と突起電極１４の接合は良好であった。
【００４４】
これに対し、第１実施形態に示したと同様に、比較として、位置ズレ抑制用突起３２の無い従来品を用いて第１の半田層４と第２の半田層１５を接合したところ、約１０％の確率で位置ずれ不良が発生した。これらの結果、本実施形態に係る半導体装置２０によれば、従来よりも位置ずれ不良確率を抑制することが可能となった。これにより、薄いチップ状の半導体素子のように反りの大きい半導体素子についても接合不良を低減できる。
【００４５】
以下に、図９Ａ〜図９Ｈの側断面図、及び図１０Ａ〜図１０Ｄの上面図を参照し、第１の半導体装置３１の位置ズレ抑制用突起３２を形成する工程を説明する。
次に、図９Ａに示す構造を形成するまでの工程を説明する。
まず、上記の第３電極３３の下部となる接続電極３３ａが形成された第１の半導体素子３１を用意する。そして、第１の半導体素子３１の第１面の全面に熱硬化性樹脂、例えば感光性エポキシ樹脂３６をスピンコート法により例えば約５０μｍの厚さに塗布する。この場合、第１の半導体素子３１は、分離前の６インチのウエーハに隣接して複数形成された状態にある。
【００４６】
なお、接続電極３３ａは、図６Ａに示したように、互いに隣り合う突起電極配置領域３０の間の領域内で、突起電極配置領域３０に最も近い位置に接近して形成されている。
次に、図６Ｂに示すように、感光性エポキシ樹脂３６の上にガラスマスク３７を配置した状態で、ガラスマスク３７を通して感光性のエポキシ樹脂３６を露光し、さらに、現像等を行った後に、ポストベークにより硬化させる。
【００４７】
これにより、図９Ｃに示すように、互いに隣り合う４つの突起電極配置領域３０の間に四角柱状の位置ズレ抑制用突起３２を形成する。位置ズレ抑制用突起３２は、上記のように４０μｍ×４０μｍの平面形状を有し、図６Ａに示すような配置となり、４つの側面の根本から接続電極３３ａの一部を露出させる大きさになっている。
【００４８】
次に、図９Ｄに示すように、第１の半導体装置３１の上にフォトレジスト３８を塗布する。その後に、図９Ｅに示すように、ガラスマスク３９を使用してフォトレジスト３８を露光、現像することにより、図９Ｆの側断面図と図１０Ａの平面図に示すように、位置ズレ抑制用突起３２の４つの側面の外側に、接続電極３３ａを露出する開口部３８ａを形成する。開口部３８ａの平面形状は四角形であり、そのうち位置ズレ抑制用突起３２の側面に平行な２辺を約２０μｍ、残りの２辺を１０μｍの大きさとする。
【００４９】
次に、図９Ｇと図１０Ｂに示すように、無電解めっき法により、開口部３８ａのうち位置ズレ抑制用突起３２の４つの側面上に厚さ５μｍのＣｕ層４０を形成する。続いて、図９Ｈと図１０Ｃに示すように、無電解めっき法により、開口部３８ａ内でＣｕ層４０の上に厚さ５μｍのＳｎ層４１を形成する。
【００５０】
次に、図９Ｉに示すように、フォトレジスト３８を溶剤により除去する。さらに、図９Ｊと図１０Ｄに示すように、Ｓｎ層４０を加熱溶融し、さらに冷却する。これにより、Ｓｎ層４０の表面が曲面になる。この場合、Ｃｕ層４０は、図７Ａに示した第３電極３３として使用され、Ｓｎ層４１は、図７Ａに示した第３の半田層３４として使用される。
【００５１】
そのように、柱状の位置ズレ抑制用突起３２の側面に第３電極３３、第３の半田層３４を形成することにより、第３電極３３を局所的に高密度化し、電極が配置されない領域を従来よりも広くすることができる。
このため、第１の半導体素子３１の第１面上では、図６Ａに示すように、第３電極３３に接続される配線４３の形成領域が広がるので、配線４３を第３電極３３の４列目まで接続することができ、配線４３の配置設計が容易になる。なお、図１Ｂに示す第１の半導体
装置１上では、第１電極３の２列目まで配線を形成することができる。
【００５２】
ところで、上記の位置ズレ抑制用突起３２は、四角柱状に形成しているが、円柱状、多角形柱状、その他の柱状に形成してもよい。例えば、図１１に示すように、露光、現像により上面を十字形状にパターニングしてもよい。この場合、位置ズレ抑制用突起３２の側面の凹部が突起電極配置領域３０に最も接近するように配置し、その凹部上に形成される第３電極３３と第３の半田層３４を第２の半導体素子１側の複数の突起電極１４の間に接続するように形成する。
【００５３】
ところで、上記した実施形態において、位置ズレ抑制用突起５，３４を樹脂により形成したが、図１２に示すように、その中心をＣｕなどの金属ポスト５ｙにより形成し、その表面を絶縁層５ｘでコーティングする構造を採用してもよい。これにより、位置ズレ抑制用突起５，３４が強固になる。この場合、絶縁層５ｘによって突起電極１４間のショートが防止される。また、その他の構造として、図１２に示した金属ポスト５ｙを配線の一部に使用するなど、位置ズレ抑制用突起５，３４内に配線を形成してもよい。
【００５４】
また、図１３に示すように、位置ズレ抑制用突起３２の側面をテーパー状に形成することにより上面を下面よりも狭くしてもよい。位置ズレ抑制用突起３２の側面をテーパー状にする方法として、例えば、図９Ｂ、図９Ｃに示したように、露光された感光性エポキシ樹脂３６を現像する際に現像時間を長くする方法がある。また、感光性エポキシ樹脂３６を現像した後に、プラズマなどで位置ズレ抑制用突起３２を所定時間アッシングすることによりテーパー形状にしてもよい。これにより、位置ズレ抑制用突起３２の上端が比較的狭くなるので、位置ズレ抑制用突起３２を複数の突起電極１４の間に嵌め入れ易くなる。
なお、上記した実施形態では、半導体素子同士を接続する場合について説明したがその他の素子同士の電極の接続部分に上記した構造を採用してもよい。そのような素子として、半導体素子の他、例えば回路基板、パッケージ基板がある。
【００５５】
ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈すべきであり、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができると理解すべきである。
【符号の説明】
【００５６】
１  第１の半導体素子
３  第１の電極
４  第１の半田層
５  位置ズレ抑制用突起
１０  半導体装置
１１  第２の半導体素子
１３  第１電極
１４  突起電極
１５  第２の半田層
２０  半導体装置
３１  第１の半導体素子
３２  位置ズレ抑制用突起
３３  第３電極
３４  第３の半田層
４３  配線
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｆ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｅ】
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【図９Ｈ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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