(57)【特許請求の範囲】
【請求項１】
両極性の入力電圧を変換可能な二重積分型Ａ／Ｄ変換器であって、入力電圧を積分する第１積分期間が終了する直前において積分器の出力電圧が基準電圧よりも高い第１の比較基準電圧と前記基準電圧よりも低い第２の比較基準電圧との範囲内にあり、且つ、前記基準電圧よりも高い第１の参照電圧あるいは前記基準電圧よりも低い第２の参照電圧を積分する第２積分期間において一定周期のクロックパルスをカウントし前記積分器の出力電圧が前記基準電圧に戻るまでのカウント値をディジタル値として出力するカウンタがオーバーフローしたときに、前記カウンタのカウント値をゼロにリセットさせる補正手段を備えることを特徴とする二重積分型Ａ／Ｄ変換器。
【請求項２】
複数のアナログスイッチを具備し前記積分器に前記入力電圧と前記第１の参照電圧と前記第２の参照電圧とのいずれかを択一的に入力させる入力切替部と、前記積分器の出力電圧を前記基準電圧と比較するコンパレータと、前記第１積分期間が終了する直前において前記積分器の出力電圧が前記範囲内にあるか否かを判別するウィンドウコンパレータと、少なくとも前記入力切替部および前記カウンタを制御する制御部とを備え、前記制御部は、前記第１積分期間が終了した直後における前記コンパレータの出力に基づいて前記積分器の出力電圧の前記基準電圧に対する大小に基づく極性を判定し判定結果の極性に応じて前記入力切替部を制御する機能と、前記第２積分期間の開始後に前記第２積分期間において前記コンパレータの出力が反転したときに前記カウンタのカウント動作を停止させる機能と、前記カウンタのカウント値に前記判定結果の極性とは逆の極性を表す符号を付加させる機能とを有し、前記補正手段は、前記ウィンドウコンパレータにより前記積分器の出力電圧が前記範囲内にあると判定され、且つ、前記カウンタのオーバーフローフラグがセットされているときに、前記カウンタのカウント値をゼロにリセットさせることを特徴とする請求項１記載の二重積分型Ａ／Ｄ変換器。
【請求項３】
前記ウィンドウコンパレータは、前記積分器の出力電圧と前記第１の比較基準電圧とを比較する第１のコンパレータと、前記積分器の出力電圧と前記第２の比較基準電圧とを比較する第２のコンパレータとを有することを特徴とする請求項２記載の二重積分型Ａ／Ｄ変換器。
【請求項４】
前記コンパレータの基準電圧入力端への前記基準電圧の入力をオンオフする第１のアナログスイッチを備え、前記ウィンドウコンパレータは、前記コンパレータと、前記コンパレータの前記基準電圧入力端への前記第１の比較基準電圧の入力をオンオフする第２のアナログスイッチと、前記コンパレータの前記基準電圧入力端への前記第２の比較基準電圧の入力をオンオフする第３のアナログスイッチとを有し、前記制御部は、前記ウィンドウコンパレータを制御する機能を有し、前記第１〜前記第３のアナログスイッチを択一的にオンさせることを特徴とする請求項２記載の二重積分型Ａ／Ｄ変換器。
【請求項５】
前記制御部は、前記コンパレータの動作期間において、前記第２のアナログスイッチ、前記第３のアナログスイッチ、前記第１のアナログスイッチの順で前記第１〜前記第３のアナログスイッチを択一的にオンさせる、もしくは、前記第３のアナログスイッチ、前記第２のアナログスイッチ、前記第１のアナログスイッチの順で前記第１〜前記第３のアナログスイッチを択一的にオンさせることを特徴とする請求項４記載の二重積分型Ａ／Ｄ変換器。
【請求項６】
前記第１の比較基準電圧として前記第１の参照電圧を兼用し、前記第２の比較基準電圧として前記第２の参照電圧を兼用することを特徴とする請求項１ないし請求項５のいずれか１項に記載の二重積分型Ａ／Ｄ変換器。
【請求項７】
前記第１積分期間をＴ１、前記第１積分期間の開始から前記第１積分期間が終了する前記直前までの時間をＴ１２とするとき、前記第１の比較基準電圧および前記第２の比較基準電圧それぞれの前記基準電圧との電圧差は、予め設定された前記カウンタの最大出力値に対応する前記積分器の出力電圧の（Ｔ１２／Ｔ１）倍以下に設定されてなることを特徴とする請求項１ないし請求項６のいずれか１項に記載の二重積分型Ａ／Ｄ変換器。
【請求項８】
前記第１の比較基準電圧および前記第２の比較基準電圧は、前記基準電圧から生成されてなることを特徴とする請求項１ないし請求項７のいずれか１項に記載の二重積分型Ａ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、二重積分型Ａ／Ｄ変換器に関するものである。
【背景技術】
【０００２】
従来から、アナログ値をディジタル値に変換するＡ／Ｄ変換器の一種として、積分器を用いた二重積分型Ａ／Ｄ変換器が知られている。また、二重積分型Ａ／Ｄ変換器としては、両極性（バイポーラ）の入力電圧をディジタル値に変換することが可能なものが知られている（例えば、特許文献１）。
【０００３】
両極性の入力電圧を変換可能な二重積分型Ａ／Ｄ変換器では、抵抗とコンデンサと演算増幅器とを有する積分器が、変換対象の入力電圧を所定の第１積分期間だけ積分した後、入力電圧とは逆極性の参照電圧を積分する。ここで、積分器は、参照電圧を積分する第２積分期間においては出力電圧が基準電圧（例えば、０Ｖ）に戻るように動作する。なお、第２積分期間において積分器の出力電圧が基準電圧に戻るまでの時間は放電期間とも呼ばれている。
【０００４】
また、両極性の入力電圧を変換可能な二重積分型Ａ／Ｄ変換器では、積分器と、複数のアナログスイッチを具備し積分器に入力電圧と第１の参照電圧と第２の参照電圧とのいずれかを択一的に入力させる入力切替部と、積分器の出力電圧を基準電圧と比較するコンパレータ（比較器）と、入力切替部および積分器を制御する制御部と、コンパレータの出力に基づいて放電期間の間だけ一定周期のクロックパルスをカウントしカウント値をディジタル値として出力するカウンタとを備えた構成が一般的である。ここにおいて、制御部は、コンパレータの出力に基づいて積分器の第１積分期間の出力電圧の極性を判別し、その判別結果に基づいて、積分器に入力電圧とは逆極性の第１の参照電圧あるいは第２の参照電圧が入力されるように入力切替部を制御する。
【０００５】
両極性の入力電圧を変換可能な二重積分型Ａ／Ｄ変換器は、単極性（モノポーラ）の入力電圧のみを変換可能な二重積分型Ａ／Ｄ変換器に比べて、積分器の出力電圧範囲が広いことによって入力電圧のダイナミックレンジを広くできるという利点や、積分器での放電期間の長さが短いことによって変換レートを速くできるという利点がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−２７１２０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本願発明者らは、両極性の入力電圧を変換可能な二重積分型Ａ／Ｄ変換器において、積分器の入力電圧が基準電圧付近の場合に、ディジタル値として異常値が発生してしまうことがあるという知見を得た。
【０００８】
本発明は上記事由に鑑みて為されたものであり、その目的は、両極性の入力電圧を変換可能であり、且つ、ディジタル値として異常値が出力されるのを防止することが可能な二重積分型Ａ／Ｄ変換器を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の二重積分型Ａ／Ｄ変換器は、両極性の入力電圧を変換可能な二重積分型Ａ／Ｄ変換器であって、入力電圧を積分する第１積分期間が終了する直前において積分器の出力電圧が基準電圧よりも高い第１の比較基準電圧と前記基準電圧よりも低い第２の比較基準電圧との範囲内にあり、且つ、前記基準電圧よりも高い第１の参照電圧あるいは前記基準電圧よりも低い第２の参照電圧を積分する第２積分期間において一定周期のクロックパルスをカウントし前記積分器の出力電圧が前記基準電圧に戻るまでのカウント値をディジタル値として出力するカウンタがオーバーフローしたときに、前記カウンタのカウント値をゼロにリセットさせる補正手段を備えることを特徴とする。
【００１０】
この二重積分型Ａ／Ｄ変換器において、複数のアナログスイッチを具備し前記積分器に前記入力電圧と前記第１の参照電圧と前記第２の参照電圧とのいずれかを択一的に入力させる入力切替部と、前記積分器の出力電圧を前記基準電圧と比較するコンパレータと、前記第１積分期間が終了する直前において前記積分器の出力電圧が前記範囲内にあるか否かを判別するウィンドウコンパレータと、少なくとも前記入力切替部および前記カウンタを制御する制御部とを備え、前記制御部は、前記第１積分期間が終了した直後における前記コンパレータの出力に基づいて前記積分器の出力電圧の前記基準電圧に対する大小に基づく極性を判定し判定結果の極性に応じて前記入力切替部を制御する機能と、前記第２積分期間の開始後に前記第２積分期間において前記コンパレータの出力が反転したときに前記カウンタのカウント動作を停止させる機能と、前記カウンタのカウント値に前記判定結果の極性とは逆の極性を表す符号を付加させる機能とを有し、前記補正手段は、前記ウィンドウコンパレータにより前記積分器の出力電圧が前記範囲内にあると判定され、且つ、前記カウンタのオーバーフローフラグがセットされているときに、前記カウンタのカウント値をゼロにリセットさせることが好ましい。
【００１１】
この二重積分型Ａ／Ｄ変換器において、前記ウィンドウコンパレータは、前記積分器の出力電圧と前記第１の比較基準電圧とを比較する第１のコンパレータと、前記積分器の出力電圧と前記第２の比較基準電圧とを比較する第２のコンパレータとを有することが好ましい。
【００１２】
この二重積分型Ａ／Ｄ変換器において、前記コンパレータの基準電圧入力端への前記基準電圧の入力をオンオフする第１のアナログスイッチを備え、前記ウィンドウコンパレータは、前記コンパレータと、前記コンパレータの前記基準電圧入力端への前記第１の比較基準電圧の入力をオンオフする第２のアナログスイッチと、前記コンパレータの前記基準電圧入力端への前記第２の比較基準電圧の入力をオンオフする第３のアナログスイッチとを有し、前記制御部は、前記ウィンドウコンパレータを制御する機能を有し、前記第１〜前記第３のアナログスイッチを択一的にオンさせることが好ましい。
【００１３】
この二重積分型Ａ／Ｄ変換器において、前記制御部は、前記コンパレータの動作期間において、前記第２のアナログスイッチ、前記第３のアナログスイッチ、前記第１のアナログスイッチの順で前記第１〜前記第３のアナログスイッチを択一的にオンさせる、もしくは、前記第３のアナログスイッチ、前記第２のアナログスイッチ、前記第１のアナログスイッチの順で前記第１〜前記第３のアナログスイッチを択一的にオンさせることが好ましい。
【００１４】
この二重積分型Ａ／Ｄ変換器において、前記第１の比較基準電圧として前記第１の参照電圧を兼用し、前記第２の比較基準電圧として前記第２の参照電圧を兼用することが好ましい。
【００１５】
この二重積分型Ａ／Ｄ変換器において、前記第１積分期間をＴ１、前記第１積分期間の開始から前記第１積分期間が終了する前記直前までの時間をＴ１２とするとき、前記第１の比較基準電圧および前記第２の比較基準電圧それぞれの前記基準電圧との電圧差は、予め設定された前記カウンタの最大出力値に対応する前記積分器の出力電圧の（Ｔ１２／Ｔ１）倍以下に設定されてなることが好ましい。
【００１６】
この二重積分型Ａ／Ｄ変換器において、前記第１の比較基準電圧および前記第２の比較基準電圧は、前記基準電圧から生成されてなることが好ましい。
【発明の効果】
【００１７】
本発明の二重積分型Ａ／Ｄ変換器においては、両極性の入力電圧を変換可能であり、且つ、ディジタル値として異常値が出力されるのを防止することが可能となる。
【図面の簡単な説明】
【００１８】
【図１】実施形態１の二重積分型Ａ／Ｄ変換器の回路図である。
【図２】同上の動作説明図である。
【図３】同上の動作説明図である。
【図４】実施形態２の二重積分型Ａ／Ｄ変換器の回路図である。
【図５】同上の動作説明図である。
【発明を実施するための形態】
【００１９】
（実施形態１）
以下、本実施形態の二重積分型Ａ／Ｄ変換器について図１〜図３に基づいて説明する。
【００２０】
本実施形態の二重積分型Ａ／Ｄ変換器は、両極性（バイポーラ）のアナログの入力電圧Ｖinをディジタル値に変換することが可能なものである。
【００２１】
本実施形態の二重積分型Ａ／Ｄ変換器は、積分器１と、積分器１への入力を切り替える入力切替部２とを備えている。また、二重積分型Ａ／Ｄ変換器は、積分器１の出力電圧Ｖoutを基準電圧ＶAGNDと比較するコンパレータ３と、一定周期のクロックパルスをカウントしカウント値をディジタル値として出力するカウンタ４とを備えている。さらに、二重積分型Ａ／Ｄ変換器は、積分器１、入力切替部２およびカウンタ４それぞれを制御する機能を有する制御部５とを備えている。なお、制御部５は、適宜のプログラムを搭載したマイクロコンピュータなどにより構成してもよいし、タイミングコントロール回路や、それぞれ所望の機能を実現するように設計した複数の回路などの組み合わせにより構成してもよい。
【００２２】
積分器１は、演算増幅器ＯＰ１を備え、演算増幅器ＯＰ１の反転入力端子に抵抗（入力抵抗）Ｒが接続されるとともに、演算増幅器ＯＰ１の反転入力端子と出力端子との間にコンデンサＣが接続されている。ここで、積分器１は、演算増幅器ＯＰ１の非反転入力端子の電位が、基準電圧ＶAGNDに設定されるように構成されている。要するに、積分器１は、演算増幅器ＯＰ１と抵抗ＲとコンデンサＣとを用いた反転積分器の構成となっており、抵抗ＲとコンデンサＣとの直列回路を有している。
【００２３】
これに対し、入力切替部２は、積分器１に入力電圧Ｖinと当該入力電圧Ｖinとは逆極性の第１の参照電圧ＶREF+あるいは第２の参照電圧ＶREF-とのいずれかを択一的に入力させることができる構成となっている。ここで、第１の参照電圧ＶREF+は、基準電圧ＶAGNDよりも所定電圧Ｖrefだけ高い電圧であって、ＶREF+＝ＶAGND＋Ｖrefであり、第２の参照電圧ＶREF-は、基準電圧ＶAGNDよりも所定電圧Ｖrefだけ低い電圧であり、ＶREF-＝ＶAGND−Ｖrefである。
【００２４】
入力切替部２は、入力電圧Ｖinが入力される入力端子（図示せず）と積分器１との間に設けられたアナログスイッチＳＷ１と、第１の参照電圧ＶREF+が入力される第１参照電圧端子（図示せず）と積分器１との間に設けられたアナログスイッチＳＷ２と、第２の参照電圧ＶREF-が入力される第２参照電圧端子（図示せず）と積分器１との間に設けられたアナログスイッチＳＷ３とを備えている。要するに、入力切替部２は、複数のアナログスイッチＳＷ１〜ＳＷ３を具備している。
【００２５】
上述の入力端子に入力される入力電圧Ｖinとしては、例えば、図示しないセンサ（例えば、赤外線センサなど）の出力電圧をプリアンプ（図示せず）などにより増幅して得られた電圧信号がある。また、演算増幅器ＯＰ１の非反転入力端子が接続される基準電圧端子には、基準電圧ＶAGNDを出力する基準電圧源（図示せず）を接続する。また、上述の第１参照電圧端子には、第１の参照電圧ＶREF+を出力する第１参照電圧源（図示せず）を接続し、上述の第２参照電圧端子には、第２の参照電圧ＶREF-を出力する第２参照電圧源（図示せず）を接続する。ここで、第１の参照電圧ＶREF+および第２の参照電圧ＶREF-は、基準電圧ＶAGNDから生成されていることが好ましい。すなわち、第１の参照電圧源、第２の参照電圧源は、基準電圧源から出力される基準電圧ＶAGNDから第１の参照電圧ＶREF+、第２の参照電圧ＶREF-を生成するものが好ましい。基準電圧源としては、例えば、基準電圧発生回路を用いることが好ましい。
【００２６】
上述の積分器１は、入力電圧Ｖinを第１積分期間Ｔ１（図２、図３参照）だけ積分した後に、基準電圧ＶAGNDに対して入力電圧Ｖinとは逆極性の第１の参照電圧ＶREF+あるいは第２の参照電圧ＶREF-を積分する。ここで、積分器１は、第１の参照電圧ＶREF+あるいは第２の参照電圧ＶREF-を積分する第２積分期間Ｔ２（図２、図３参照）に、コンデンサＣの電荷が放電される。
【００２７】
制御部５は、第１積分期間Ｔ１には、演算増幅器ＯＰ１の反転入力端子に抵抗Ｒを介して入力電圧Ｖinが入力され、第２積分期間Ｔ２には、演算増幅器ＯＰ１の反転入力端子に抵抗Ｒを介して第１の参照電圧ＶREF+あるいは第２の参照電圧ＶREF-が入力されるように入力切替部２を制御する。ここにおいて、制御部５は、アナログスイッチＳＷ１〜ＳＷ３のオンオフを制御する制御信号Ｓ１〜Ｓ３を出力する。この制御部５は、第１積分期間Ｔ１が終了した直後におけるコンパレータ３の出力Ｖ3に基づいて積分器１の出力電圧Ｖoutの基準電圧ＶAGNDに対する大小に基づく極性を判定し判定結果の極性に応じて入力切替部２を制御する機能を有している。ここで、制御部５は、コンパレータ３の出力Ｖ3に基づいて積分器１の出力電圧Ｖoutの極性を判定する。具体的には、制御部５は、第１積分期間Ｔ１が終了した直後において、コンパレータ３の出力Ｖ3がＨレベルの場合には積分器１の出力電圧Ｖoutをプラス（入力電圧Ｖinの極性をマイナス）と判定し、コンパレータ３の出力Ｖ3がＬレベルの場合には積分器１の出力電圧Ｖoutをマイナス（入力電圧Ｖinの極性をプラス）と判定する。そして、制御部５は、積分器１の出力電圧Ｖoutについての極性の判定結果に応じて、積分器１に第１の参照電圧ＶREF+と第２の参照電圧ＶREF-とのいずれか一方が入力されるように入力切替部２を制御する。要するに、制御部５は、第１積分期間Ｔ１が終了した直後において、コンパレータ３の出力Ｖ3がＨレベルの場合には積分器１に第１の参照電圧ＶREF+を入力させ、コンパレータ３の出力Ｖ3がＬレベルの場合には積分器１に第２の参照電圧ＶREF-を入力させる。
【００２８】
これにより、積分器１の第１積分期間Ｔ１には、入力電圧ＶinとコンデンサＣの容量値と抵抗Ｒの抵抗値とで決まる第１の電流が流れてコンデンサＣが充電され、第２積分期間Ｔ２には、第１の参照電圧ＶREF+あるいは第２の参照電圧ＶREF-とコンデンサＣの容量値と抵抗Ｒの抵抗値とで決まる第２の電流が流れてコンデンサＣの電荷が放電される。
【００２９】
また、積分器１は、コンデンサＣに、リセット用のアナログスイッチＳＷ４が並列接続されている。したがって、積分器１は、リセット用のアナログスイッチＳＷ４をオンさせることにより、コンデンサＣの残留電荷を放電させるリセット期間Ｔ０（図３参照）を設けることができる。このアナログスイッチＳＷ４のオンオフは、上述の制御部５からの制御信号Ｓ４によって制御される。カウンタ４のカウント値は、第２積分期間Ｔ２の後の読み出し期間Ｔ３（図２、図３参照）に読み出される。
【００３０】
制御部５は、リセット期間Ｔ０、第１積分期間Ｔ１、第２積分期間Ｔ２、読み出し期間Ｔ３がサイクリックに繰り返されるように、各アナログスイッチＳＷ１〜ＳＷ４のオンオフのタイミングを制御する。したがって、本実施形態の二重積分型Ａ／Ｄ変換器の変換レートは、リセット期間Ｔ０と第１積分期間Ｔ１と第２積分期間Ｔ２と読み出し期間Ｔ３との合計の時間により決まる。各アナログスイッチＳＷ１〜ＳＷ４は、ｎチャネルＭＯＳトランジスタにより構成することが好ましく、これにより、ｐチャネルＭＯＳトランジスタにより構成する場合に比べて、オン抵抗を低減できるとともに、高速動作が可能となる。
【００３１】
上述のカウンタ４は、一定周期のクロックパルスを出力するクロックパルス発生部６からのクロックパルスをカウントする。このカウンタ４は、積分器１のリセット期間Ｔ０に、制御部５からのリセット信号によってリセットされ、制御部５からのカウント開始信号によって積分器１の第２積分期間Ｔ２の開始と同時に動作（カウント動作）が開始され、その後にコンパレータ３の出力Ｖ3が変化（反転）したときに動作（カウント動作）が終了される。したがって、カウンタ４は、第２積分期間Ｔ２において積分器１の出力電圧Ｖoutが基準電圧ＶAGNDに戻るまでの放電期間Ｔ４のみクロックパルスをカウントしカウント値をディジタル値として出力する。ここにおいて、制御部５は、カウンタ４のカウント値に判定結果の極性を表す符号を付加させる機能を有している。具体的には、例えば、カウンタ４のカウント値に極性を表す符号（＋、−）を付加する符号付加回路をカウンタ４の後段に設け、制御部５によって符号付加回路を制御することでカウント値に符号を付加させればよい。
【００３２】
積分器１の出力電圧Ｖoutの絶対値は、第１積分期間Ｔ１においては入力電圧Ｖinの値に比例した傾きで増加し、第２積分期間Ｔ２においては一定の傾きで減少するので、放電期間Ｔ４の長さは、入力電圧Ｖinに比例する。さらに説明すれば、第１積分期間Ｔ１の終了時における積分器１の出力電圧ＶoutをＶａとすると、
Ｖａ＝−（Ｔ１・Ｖin）／（Ｃ・Ｒ）      （式１）
となる。したがって、第１積分期間Ｔ１は、
Ｔ１＝（Ｃ・Ｒ）・Ｖａ／Ｖin      （式２）
となる。一方、放電期間Ｔ４は、
Ｔ４＝（Ｃ・Ｒ）・Ｖａ／Ｖref      （式３）
となる。そして、式２および式３から、
Ｖin＝（Ｔ４／Ｔ１）・Ｖref
となる。したがって、カウンタ４のカウント値は、入力電圧Ｖinに比例した値となる。なお、積分器１の第２積分期間Ｔ２は、積分器１のコンデンサＣの容量値と抵抗Ｒの抵抗値とで決まる時定数に基づいて決定すればよい。
【００３３】
カウンタ４としては、１２ビットのカウンタを用いている。ここで、カウンタ４は、カウント値がオーバーフローしたとき（カウント値がＦＦＦｈで飽和したとき）に、オーバーフローフラグがセットされる（Ｈレベルとなる）。なお、カウンタ４は、１２ビットのカウンタに限らず、例えば、８ビットのカウンタや１６ビットのカウンタなどを用いてもよい。また、クロックパルス発生部６は、例えば、発振器やクロックパルス発生回路などにより構成すればよい。
【００３４】
積分器１の出力電圧Ｖoutのフルスケールは、二重積分型Ａ／Ｄ変換器から出力（本実施形態では、カウンタ４から出力）されるディジタル値のフルスケール（最大出力値）に対応する積分器１の出力電圧幅である。
【００３５】
本実施形態の二重積分型Ａ／Ｄ変換器は、第１積分期間Ｔ１が終了する直前において積分器１の出力電圧Ｖoutが基準電圧ＶAGNDよりも高い第１の比較基準電圧ＶHと基準電圧ＶAGNDよりも低い第２の比較基準電圧ＶLとの範囲（以下、規定範囲と称する）ＶH〜ＶL内にあり、且つ、第２積分期間Ｔ２において一定周期のクロックパルスをカウントしカウント値をディジタル値として出力するカウンタ４がオーバーフローしたときに、カウンタ４のカウント値をゼロにリセットさせる補正手段８を備えている。この補正手段８については後述する。
【００３６】
ところで、本願発明者は、本実施形態の二重積分型Ａ／Ｄ変換器において制御部５が上述の補正機能を備えていない基本例について研究開発を行っている際に下記の知見を得た。
【００３７】
物体の温度を検出する赤外線センサの出力電圧をプリアンプにより増幅して基本例の二重積分型Ａ／Ｄ変換器の入力電圧Ｖinとし、当該基本例の二重積分型Ａ／Ｄ変換器から出力されるディジタル値を用いて適宜の演算式による演算で物体の温度を求めた場合に、異常値が発生してしまうことがあるという知見を得た。この演算により求めた温度が異常値であるということは、二重積分型Ａ／Ｄ変換器により得られたディジタル値が異常値であるということになる。
【００３８】
ここで、赤外線センサとしては物体の温度の上昇に伴い出力電圧が低下する負特性を有するサーモパイルを感温部として備えたものを用いた。そして、本願発明者は、物体としての黒体の温度を連続的に変化させた場合に、黒体の温度と上述の演算式に求められた温度から換算した赤外線センサの出力電圧との関係を調べたところ、換算した赤外線センサの出力電圧に値飛びが発生してしまうことがあるという知見を得た。すなわち、換算した赤外線センサの出力電圧が、黒体の温度の連続的な変化に伴って連続的に変化している途中で値飛びを起こしてしまうことがあるという知見を得た。
【００３９】
本願発明者は、さらに、実験を重ねて鋭意研究を行い、入力電圧Ｖinの値を種々変更して入力電圧Ｖinの値とカウンタ４のカウント値とを対比したところ、異常値が発生したのは、積分器１の入力電圧Ｖinが基準電圧ＶAGND付近であり、且つ、第２積分期間Ｔ２にカウンタ４のオーバーフローフラグがセットされていた場合である、という知見を得た。また、積分器１の出力電圧Ｖout、基準電圧ＶAGND、コンパレータ３の出力Ｖ3、それぞれの波形をオシロスコープによって計測した結果から、積分器１の入力電圧Ｖinが基準電圧ＶAGND付近の場合には、積分器１の出力電圧Ｖout、コンパレータ３の出力Ｖ3それぞれの波形にチャタリングが生じており、第２積分期間Ｔ２において、積分器１の出力電圧Ｖoutが、第１積分期間Ｔ１の終了時における積分器１の出力電圧Ｖoutの平均値と同じ極性で時間経過とともに基準電圧ＶAGNDから離れる方向へ変化する現象が起こることがあるという知見を得た。しかしながら、積分器１の出力電圧Ｖoutと基準電圧ＶAGNDとは熱雑音によってランダムに変動するので、チャタリングがなくても熱雑音に起因して同様の現象が起こる可能性があると推測される。そこで、本願発明者は、異常値が発生する原因について、制御部５において積分器１の出力電圧Ｖoutの極性が誤判定され（言い換えれば、積分器１の入力電圧Ｖinの極性が誤判定され）、カウンタ４のカウント値がオーバーフローしてしまう現象によるものと推定した。
【００４０】
これに対して、本実施形態の二重積分型Ａ／Ｄ変換器は、第１積分期間Ｔ１が終了する直前において積分器１の出力電圧Ｖoutが上記規定範囲ＶH〜ＶL内にあるか否かを判別するウィンドウコンパレータ７と、上述の補正手段８とを設けてある。これにより、本実施形態の二重積分型Ａ／Ｄ変換器では、補正手段８が、ウィンドウコンパレータ７により積分器１の出力電圧Ｖoutが上記規定範囲ＶH〜ＶL内にあると判定され、且つ、カウンタ４のオーバーフローフラグがセットされているときに、カウンタ４のカウント値をゼロにリセットさせる。つまり、補正手段８は、読み出し期間Ｔ３に、カウンタ４にリセット信号を与えることでカウンタ４をリセットさせてカウンタ４のカウント値をゼロとして出力させる。
【００４１】
ウィンドウコンパレータ７は、制御部５からのトリガ信号の立ち上がりにより動作開始のタイミングが制御され、積分器１の第１積分期間Ｔ１が終了する直前において積分器１の出力電圧Ｖoutが上記規定範囲ＶH〜ＶL内にあるか否かを判別する。
【００４２】
ウィンドウコンパレータ７は、積分器１の出力電圧Ｖoutと第１の比較基準電圧ＶHとを比較する第１のコンパレータ７１と、積分器１の出力電圧Ｖoutと第２の比較基準電圧ＶLとを比較する第２のコンパレータ７２とを備えている。また、ウィンドウコンパレータ７は、第１のコンパレータ７１の出力Ｖ71と第２のコンパレータ７２の出力Ｖ72とを入力とする論理回路７３を備えている。ここで、論路回路７３は、下記表１の真理値表に示すように第１のコンパレータ７１の出力Ｖ71がＬレベル、第２のコンパレータ７２の出力Ｖ72がＨレベルの場合のみ、この論理回路７３の出力Ｖ73（ウィンドコンパレータ７の出力Ｖ7）がＨレベルとなるように構成すればよい。
【００４３】
【表１】
0005508233.tif 000002
【００４４】
補正手段８は、例えば、ウィンドウコンパレータ７の出力Ｖ7がＨレベル、且つ、カウンタ４のオーバーフローフラグがＨレベルの場合に、Ｈレベルのリセット信号を出力するよう論理回路により構成することができる。この補正手段８は、制御部５に設けてもよい。また、上述のクロックパルス発生部６も、制御部５に設けてもよい。
【００４５】
本実施形態の二重積分型Ａ／Ｄ変換器の基本となる動作例について図２に基づいて説明する。
【００４６】
図２は、積分器１の入力電圧Ｖinの極性がマイナスの場合の説明図であり、積分器１の出力電圧Ｖoutの極性が正常に判定された場合の動作例（１）〜（３）と、積分器１の出力電圧Ｖoutの極性が誤判定された場合の動作例（４）とを、例示してある。
【００４７】
動作例（１）は、第１積分期間Ｔ１が終了した時点での積分器１の出力電圧Ｖoutが、第１の比較基準電圧ＶHよりも高く且つフルスケールに達していないときの例である。この動作例（１）では、第１積分期間Ｔ１が終了する直前におけるウィンドウコンパレータ７の出力Ｖ7がＬレベル、且つ、読み出し期間Ｔ３においてカウンタ４のオーバーフローフラグがＬレベルである。したがって、補正手段８は、リセット信号を出力しない。その結果、カウンタ４のカウント値は、第２積分期間Ｔ２の開始後に当該第２積分期間Ｔ２においてコンパレータ３の出力Ｖ3が反転するまでの期間（放電期間Ｔ４に相当する）にカウントされるクロックパルスの数となる。
【００４８】
また、動作例（２）は、第１積分期間Ｔ１が終了した時点での積分器１の出力電圧Ｖoutが、第１の比較基準電圧ＶHよりも低く且つ基準電圧ＶAGNDよりも高いときの例である。この動作例（２）では、第１積分期間Ｔ１が終了する直前におけるウィンドウコンパレータ７の出力Ｖ7がＨレベル、且つ、読み出し期間Ｔ３においてカウンタ４のオーバーフローフラグがＬレベルである。したがって、補正手段８は、リセット信号を出力しない。その結果、カウンタ４のカウント値は、第２積分期間Ｔ２の開始後に当該第２積分期間Ｔ２においてコンパレータ３の出力Ｖ3が反転するまでの期間（放電期間Ｔ４に相当する）にカウントされたクロックパルスの数となる。
【００４９】
動作例（３）は、第１積分期間Ｔ１が終了した時点での積分器１の出力電圧Ｖoutがフルスケールを超えているときの例である。この動作例（３）では、第１積分期間Ｔ１が終了する直前におけるウィンドウコンパレータ７の出力Ｖ7がＬレベル、且つ、読み出し期間Ｔ３においてカウンタ４のオーバーフローフラグがＨレベルである。したがって、補正手段８は、リセット信号を出力しない。その結果、カウンタ４のカウント値は、第２積分期間Ｔ２にカウントされるクロックパルスの数となる。
【００５０】
また、動作例（４）は、第１積分期間Ｔ１が終了した時点での積分器１の出力電圧Ｖoutが、第１の比較基準電圧ＶHよりも低く且つ基準電圧ＶAGNDよりも高いときの例である。この動作例（４）では、第１積分期間Ｔ１が終了する直前におけるウィンドウコンパレータ７の出力Ｖ7がＨレベル、且つ、読み出し期間Ｔ３においてカウンタ４のオーバーフローフラグがＨレベルである。したがって、補正手段８は、リセット信号を出力する。その結果、カウンタ４のカウント値は、第２積分期間Ｔ２にカウントされるクロックパルスの数から、ゼロにリセットされる。
【００５１】
ところで、動作例（４）について更に詳しいタイムチャートが図３であり、読み出し期間Ｔ３において、補正手段８からカウンタ４へ与えられるリセット信号（図３（ｊ）参照）によってカウンタ４のカウント値がゼロにリセットされる。ところで、本実施形態の二重積分型Ａ／Ｄ変換器では、補正手段８を上述のように、ウィンドウコンパレータ７の出力Ｖ7がＨレベル、且つ、カウンタ４のオーバーフローフラグがＨレベルの場合に、Ｈレベルのリセット信号を出力する論理回路により構成する。ここで、ウィンドウコンパレータ７の動作は制御部５からのトリガ信号（図３（ｇ）参照）により開始される。本実施形態では、このトリガ信号の立ち下り時に論理回路７３の出力Ｖ73をウィンドウコンパレータ７の出力Ｖ7（図３（ｈ）参照）としてラッチするようにしている。ただし、トリガ信号の立ち上がり時に論理回路７３の出力Ｖ73をウィンドウコンパレータ７の出力Ｖ7としてラッチしてもよい。いずれにしても、論理回路７３を上記表１の真理値表を満足するラッチ回路により構成すればよい。
【００５２】
図２および図３は、積分器１の入力電圧Ｖinの極性がマイナスの場合の説明図であるが、入力電圧Ｖinの極性がプラスの場合の動作は積分器１の出力電圧Ｖoutの極性が逆になるだけでその他は同様である。
【００５３】
ところで、本実施形態では、基準電圧ＶAGNDを１．２Ｖに設定してあるが、これに限らず、例えば、０．６Ｖなどでもよい。また、上述の基本例の二重積分型Ａ／Ｄ変換器では、上述の赤外線センサの出力電圧をプリアンプにより増幅して入力電圧Ｖinとした場合に積分器１の出力電圧Ｖoutのチャタリングによる変動幅が±４０ｍＶ程度であった。そこで、本実施形態の二重積分型Ａ／Ｄ変換器を上述の基本例と同様の使用形態で使用する場合には、例えば、所定電圧Ｖrefを、例えば、５０ｍＶ〜１５０ｍＶ程度の範囲で適宜設定すればよい。また、この場合、例えば、リセット期間Ｔ０を０．３ｍｓｅｃ、第１積分期間Ｔ１を２ｍｓｅｃ、第２積分期間Ｔ２を０．８ｍｓｅｃ、読み出し期間Ｔ３を０．１ｍｓｅｃ、第１積分期間Ｔ１が終了する直前を規定する時間を３０μｓｅｃとすればよいが、これらの値は一例であり、特に限定するものではない。
【００５４】
以上説明した本実施形態の二重積分型Ａ／Ｄ変換器は、入力電圧Ｖinを積分する第１積分期間Ｔ１が終了する直前において積分器１の出力電圧Ｖoutが上記規定範囲ＶH〜ＶL内にあり、且つ、第２積分期間Ｔ２において一定周期のクロックパルスをカウントし積分器１の出力電圧Ｖoutが基準電圧ＶAGNDに戻るまでのカウント値をディジタル値として出力するカウンタ４がオーバーフローしたときに、カウンタ４のカウント値をゼロにリセットさせる補正手段８を備えていることにより、両極性の入力電圧Ｖinを変換可能とするように構成としながらも、ディジタル値として異常値が出力されるのを防止する（異常値が出力される可能性を低減する）ことが可能となる。
【００５５】
また、本実施形態の二重積分型Ａ／Ｄ変換器における補正手段８は、ウィンドウコンパレータ７により積分器１の出力電圧Ｖoutが上記規定範囲ＶH〜ＶL内にあると判定され、且つ、カウンタ４のオーバーフローフラグがセットされているときに、カウンタ４のカウント値をゼロにリセットさせるので、ウィンドウコンパレータ７の出力Ｖ7とカウンタ４のオーバーフローフラグの出力とを入力とする論理回路により構成することができる。
【００５６】
また、本実施形態の二重積分型Ａ／Ｄ変換器では、ウィンドウコンパレータ７が、積分器１の出力電圧Ｖoutと第１の比較基準電圧ＶHとを比較する第１のコンパレータ７１と、積分器１の出力電圧Ｖoutと第２の比較基準電圧ＶLとを比較する第２のコンパレータ７２とを有しているので、Ａ／Ｄ変換用のコンパレータ３と、ウィンドウコンパレータ７とが別回路で構成されるから、ウィンドウコンパレータ７がＡ／Ｄ変換動作へ与える影響を少なくすることが可能となる。
【００５７】
本実施形態の二重積分型Ａ／Ｄ変換器において用いる基準電圧ＶAGNDは、基準電圧発生回路により生成されており、第１の比較基準電圧ＶHおよび第２の比較基準電圧ＶLは、基準電圧ＶAGNDから生成されている。したがって、基準電圧ＶAGND、第１の比較基準電圧ＶH、第２の比較基準電圧ＶLが時間や温度により変動するような場合でも、第１の比較基準電圧ＶHおよび第２の比較基準電圧ＶLが基準電圧ＶAGNDと同じ傾向で変動することとなる。これにより、基準電圧ＶAGNDの変動にかかわらず、第１の比較基準電圧ＶHおよび第２の比較基準電圧ＶLそれぞれの基準電圧ＶAGNDとの電圧差を略一定に保つことが可能となる。
【００５８】
また、第１の比較基準電圧ＶHとして第１の参照電圧ＶREF+を兼用し、第２の比較基準電圧ＶLとして第２の参照電圧ＶREF-を兼用することが好ましい。これにより、第１の比較基準電圧ＶHおよび第２の比較基準電圧ＶLを生成するための基準電圧発生回路を省略することができる。
【００５９】
また、第１積分期間Ｔ１の開始から第１積分期間Ｔ１が終了する直前（極性判定を行う時点）までの時間をＴ１２（図２参照）とするとき、第１の比較基準電圧ＶHおよび第２の比較基準電圧ＶLそれぞれの基準電圧ＶAGNDとの電圧差は、予め設定されたカウンタ４の最大出力値に対応する積分器１の出力電圧Ｖoutの（Ｔ１２／Ｔ１）倍以下に設定することが好ましい。これにより、ウィンドウコンパレータ７によって積分器１の出力電圧Ｖoutが上記規定範囲ＶH〜ＶL内にあるか否かを判断した後に、第１積分期間Ｔ１において積分器１の出力電圧が飽和するようなことが起こるのを防ぐことが可能となり、本来ならカウンタ４のカウント値をゼロに補正する必要がないにもかかわらず、ゼロに補正されてしまうのを防止することが可能となる。ただし、電圧差は、より小さい方が好ましい。
【００６０】
なお、上述の赤外線センサとしては、例えば感温部および当該感温部の出力電圧を取り出すためのＭＯＳトランジスタを具備する複数の画素部が、半導体基板の一表面側において２次元アレイ状に配置されており、全ての感温部の出力を時系列的に読み出すことが可能なものを用いることが考えられる。この場合には、赤外線センサとプリアンプとの間にマルチプレクサ（アナログマルチプレクサ）を設ければよい。また、感温部がサーモパイルにより構成された赤外線センサを温度センサとして用いる場合、半導体基板の温度を一定に保つことで冷接点の温度を一定温度に保つペルチェ素子を用いるようにすれば、赤外線センサの出力電圧をプリアンプで増幅してからＡ／Ｄ変換して得られるディジタル値を用いて温度を演算することができる。また、ペルチェ素子を用いず、冷接点の温度が周囲温度に依存して変動するような場合には、サーミスタにより冷接点の温度を測定し、赤外線センサの出力電圧およびサーミスタの出力電圧それぞれをプリアンプで増幅してからＡ／Ｄ変換して得られる各ディジタル値を用いて温度を演算すればよい。
【００６１】
また、センサとしては、赤外線センサを例示したが、赤外線センサに限らず、例えば、他の物理量センサや化学量センサなどでもよい。
【００６２】
（実施形態２）
本実施形態の二重積分型Ａ／Ｄ変換器の基本構成は実施形態１と略同じであり、図４に示すように、コンパレータ３の基準電圧入力端への基準電圧ＶAGNDの入力をオンオフする第１のアナログスイッチＳＷ１１を備えている点、ウィンドウコンパレータ７の構成などが相違する。なお、実施形態１と同様の構成要素には同一の符号を付して説明を適宜省略する。
【００６３】
本実施形態では、実施形態１にて説明したコンパレータ３をウィンドウコンパレータ７の構成要素として兼用している。すなわち、本実施形態におけるウィンドウコンパレータ７は、コンパレータ３と、コンパレータ３の基準電圧入力端への第１の比較基準電圧ＶHの入力をオンオフする第２のアナログスイッチＳＷ１２と、コンパレータ３の基準電圧入力端への第２の比較基準電圧ＶLの入力をオンオフする第３のアナログスイッチＳＷ１３とを有している。また、ウィンドウコンパレータ７は、第２のアナログスイッチＳＷ１２がオンのときのコンパレータ３の出力Ｖ3（Ｖ312）がＬレベルであり、且つ、第３のアナログスイッチＳＷ１３がオンのときのコンパレータ３の出力Ｖ3（Ｖ313）がＨレベルである場合のみ、出力Ｖ74がＨレベルとなる論理回路７４を備えており、この論理回路７４の出力Ｖ74が、ウィンドウコンパレータ７の出力Ｖ7となるように構成してある。
【００６４】
第１のアナログスイッチＳＷ１１は、コンパレータ３の基準電圧入力端と基準電圧ＶAGNDが入力される第１端子２１との間に設けてあり、第２のアナログスイッチＳＷ１２は、コンパレータ３の基準電圧入力端と第１の比較基準電圧ＶHが入力される第２端子２２との間に設けてあり、第３のアナログスイッチＳＷ１３は、コンパレータ３の基準電圧入力端と第２の比較基準電圧ＶLが入力される第３端子２３との間に設けてある。
【００６５】
そして、本実施形態の二重積分型Ａ／Ｄ変換器では、制御部５が、第１のアナログスイッチＳＷ１１、第２のアナログスイッチＳＷ１２および第３のアナログスイッチＳＷ１３のオンオフのタイミングを制御する機能を有している。ここにおいて、制御部５は、コンパレータ３の動作期間において、第２のアナログスイッチＳＷ１２、第３のアナログスイッチＳＷ１３、第１のアナログスイッチＳＷ１１の順で第１〜第３のアナログスイッチＳＷ１１〜ＳＷ１３を択一的にオンさせる、もしくは、第３のアナログスイッチＳＷ１３、第２のアナログスイッチＳＷ１２、第１のアナログスイッチＳＷ１１の順で第１〜第３のアナログスイッチＳＷ１１〜ＳＷ１３を択一的にオンさせる。これにより、本実施形態の二重積分型Ａ／Ｄ変換器では、第１〜第３のアナログスイッチＳＷ１１〜ＳＷ１３が時分割で切り替えられ、コンパレータ３の基準電圧入力端の電圧ＶREFが時分割で切り替えられるので、第１〜第３のアナログスイッチＳＷ１１〜ＳＷ１３のオンオフによるノイズを低減することが可能となる。ここにおいて、第２のアナログスイッチＳＷ１２および第３のアナログスイッチＳＷ１３は、第１積分期間Ｔ１において第１積分期間Ｔ１が終了する直前において順次オンされ、第１のアナログスイッチＳＷ１は、第２のアナログスイッチＳＷ２およびアナログスイッチＳＷ３がオンのとき以外にオンとなる。要するに、制御部５は、第２のアナログスイッチＳＷ１２および第３のアナログスイッチＳＷ１３を択一的にオンさせる期間以外は第１のアナログスイッチＳＷ１がオンとなるように第１〜第３のアナログスイッチＳＷ１〜ＳＷ３をオンさせる。
【００６６】
本実施形態の二重積分型Ａ／Ｄ変換器の動作例を図５に示した動作説明図（タイムチャート）に基づいて説明する。
【００６７】
図５に示した動作例は、積分器１の入力電圧Ｖinの極性がマイナスであり、第１積分期間Ｔ１が終了した時点での積分器１の出力電圧Ｖoutが、第１の比較基準電圧ＶHよりも低く且つ基準電圧ＶAGNDよりも高いときの例である。
【００６８】
この動作例では、ウィンドウコンパレータ７の出力Ｖ7がＨレベル、且つ、読み出し期間Ｔ３においてカウンタ４のオーバーフローフラグがＨレベルである。したがって、補正手段８は、リセット信号を出力する。その結果、カウンタ４のカウント値は、第２積分期間Ｔ２にカウントされるクロックパルスの数から、ゼロにリセットされる。
【００６９】
以上説明した本実施形態の二重積分型Ａ／Ｄ変換器は、実施形態１と同様、入力電圧Ｖinを積分する第１積分期間Ｔ１が終了する直前において積分器１の出力電圧Ｖoutが上記規定範囲ＶH〜ＶL内にあり、且つ、第２積分期間Ｔ２において一定周期のクロックパルスをカウントし積分器１の出力電圧Ｖoutが基準電圧ＶAGNDに戻るまでのカウント値をディジタル値として出力するカウンタ４がオーバーフローしたときに、カウンタ４のカウント値をゼロにリセットさせる補正手段８を備えていることにより、両極性の入力電圧Ｖinを変換可能とするように構成としながらも、ディジタル値として異常値が出力されるのを防止する（異常値が出力される可能性を低減する）ことが可能となる。
【００７０】
また、本実施形態の二重積分型Ａ／Ｄ変換器では、実施形態１にて説明したウィンドウコンパレータ７を構成するための第１のコンパレータ７１および第２のコンパレータ７２を追加する必要がないので、コンパレータ３とは別途に形成する第１のコンパレータ７１および第２のコンパレータ７２を用いてウィンドウコンパレータ７を構成する場合に比べて、回路面積および消費電力を低減することが可能となる。
【符号の説明】
【００７１】
１  積分器
２  入力切替部
３  コンパレータ
４  カウンタ
５  制御部
６  クロックパルス発生回路
７  ウィンドウコンパレータ
８  補正手段
７１  第１のコンパレータ
７２  第２のコンパレータ
７３  論理回路
Ｔ１  第１積分期間
Ｔ２  第２積分期間
Ｖin  入力電圧
Ｖout  出力電圧
ＶAGND  基準電圧
ＶREF+  第１の参照電圧
ＶREF-  第２の参照電圧
ＶH  第１の比較基準電圧
ＶL  第２の比較基準電圧
ＳＷ１  アナログスイッチ
ＳＷ２  アナログスイッチ
ＳＷ３  アナログスイッチ
ＳＷ１１  第１のアナログスイッチ
ＳＷ１２  第２のアナログスイッチ
ＳＷ１３  第３のアナログスイッチ
【図１】
0005508233.tif 000003
【図２】
0005508233.tif 000004
【図３】
0005508233.tif 000005
【図４】
0005508233.tif 000006
【図５】
0005508233.tif 000007