(57)【特許請求の範囲】
【請求項１】
方法であって、
半導体ウェハを提供するステップを備え、前記半導体ウェハは前記半導体ウェハから垂直に伸延する複数のピラー構造を有し、各ピラー構造は、上面および前記上面に垂直な側面を有する縦型ピラートランジスタを形成し、
前記方法は、
前記縦型ピラートランジスタの前記上面上に酸化物材料層を堆積させるステップと、
前記酸化物材料層内にビアをエッチングするステップとをさらに備え、各ビアは、前記縦型ピラートランジスタの選択された上面に位置合わせされ、
前記方法は、
少なくとも選択されたビア内に導電相互接続素子を堆積させるステップと、
前記導電相互接続素子上に不揮発性可変抵抗メモリセルを堆積させて、縦型トランジスタメモリアレイを形成するステップとをさらに備える、方法。
【請求項２】
隣接する不揮発性可変抵抗メモリセルは、互いに電気的に絶縁される、請求項１に記載の方法。
【請求項３】
前記導電相互接続素子を堆積させるステップは、少なくとも選択された縦型ピラートランジスタ上面上に、４００℃より低い堆積温度で、シリサイド層を堆積させるステップを含む、請求項１に記載の方法。
【請求項４】
前記上面は、前記半導体ウェハの主表面に平行である、請求項１に記載の方法。
【請求項５】
前記不揮発性可変抵抗メモリセルは、楕円形の断面形状および円形の断面形状の少なくとも１つを有する、請求項１に記載の方法。
【請求項６】
前記縦型ピラートランジスタは、円形の断面形状を有する、請求項５に記載の方法。
【請求項７】
前記不揮発性可変抵抗メモリセルは、スピントルクトランスファメモリセルを含む、請求項１に記載の方法。
【請求項８】
前記縦型ピラートランジスタは、前記不揮発性可変抵抗メモリセルと位置合わせされる、請求項６に記載の方法。
【請求項９】
前記不揮発性可変抵抗メモリセルの選択された行または列上に、ビットラインを堆積させるステップをさらに備える、請求項１に記載の方法。
【請求項１０】
前記シリサイド層は、前記不揮発性可変抵抗メモリセルと位置合わせされる前記縦型ピラートランジスタを、電気的に接続するとともに分離する、請求項３に記載の方法。
【請求項１１】
少なくとも選択された不揮発性可変抵抗メモリセルは、少なくとも選択された縦型ピラートランジスタに電気的に接続され、少なくとも選択された不揮発性可変抵抗メモリセルは、少なくとも選択された縦型ピラートランジスタからオフセットされる、請求項１に記載の方法。
【請求項１２】
前記不揮発性可変抵抗メモリセルは、楕円形の断面形状を有し、前記楕円形の長軸は、ソースラインおよびビットラインが延在する方向に対して、４０°から５０°の角度に方向付けられる、請求項１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各々のメモリセルが導電相互接続素子によって縦型ピラートランジスタに電気的に接続される、複数の不揮発性可変抵抗メモリセルを含むメモリアレイに関する。
【背景技術】
【０００２】
背景
ソリッドステートメモリ（Solid State Memory：ＳＳＭ）は、携帯用電子装置のような広範囲の用途において、データを記憶しかつ転送するための効果的な機構を提供する。このようなメモリにおける個々のメモリセルは、揮発性または不揮発性であり、ビット列を記憶するために、セルへの適当な書込電流の印加によって、データを記憶することができる。記憶されたビットは、引き続いて、適当な読出電流を印加するとともにセルにかかる電圧降下を検出することによって、読出アクセスの間に読み出され得る。
【０００３】
いくつかのＳＳＭセル構成は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のようなチャネルベーススイッチングデバイスに結合されたメモリ素子を採用する。スイッチングデバイスは、読出動作および書込動作中に、メモリ素子への選択的アクセスを提供する。このタイプのメモリ素子スイッチングデバイス配列を有するメモリセルの例は、限定されないが、揮発性ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、不揮発性抵抗性ランダムアクセスメモリ（ＲＲＡＭ）、および不揮発性スピントルクトランスファランダムアクセスメモリ（ＳＴＲＡＭ）を含む。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
動作の間、メモリセルにおける、ＭＯＳＦＥＴおよび他のタイプのスイッチングデバイスの使用に伴う限界は、そのようなデバイスの領域範囲（サイズ）である。水平ＭＯＳＦＥＴレイアウトがしばしば用いられ、それにおいては、関連するドレイン領域およびソース領域は、それらの間に水平に伸延するチャネル領域とともに、ベース基板に互いに隣接して配置される。メモリ素子は、ソースまたはドレインのいずれかの上方に形成される。
【０００５】
水平ＭＯＳＦＥＴは、約４Ｆ2の最小サイズを必要とし、ここでＦは、関連する製造プロセスの最小フィーチャ寸法である（たとえば、Ｆ＝７０ｎｍ）。これは、多くのタイプのメモリ素子の領域サイズよりも十分大きいので、スイッチングデバイスサイズは、メモリアレイにおいて、より大きい領域密度を達成するための制限要因であり得る。
【０００６】
ＳＴＲＡＭメモリ素子を動作するのに必要とされる電流の量は極めて大きく、５００〜１０００μＡのオーダである。水平ＭＯＳＦＥＴ（すなわち、選択デバイス）は、初期においては、デバイスの表面領域に電流を導通するので、その伝導率は制限され、ＳＴＲＡＭセルをプログラムするための十分な電流を供給するために、しばしば、大型のＭＯＳＦＥＴを用いることが要求される。より大きなＭＯＳＦＥＴデバイスは、より大きなＳＴＲＡＭセル領域につながり、ダイサイズおよび製造コストを増加する。さらに、水平選択デバイスは、装置欠陥を避けるために、その設計に組み込まれた特定のアライメント公差を有し、これは、ＳＴＲＡＭの動作を遅くする寄生抵抗および寄生キャパシタを追加するとともに、そのトータル領域（コスト）も増加する。
【０００７】
いくつかの最近の半導体メモリ設計は、積層型メモリセル配列を提案しており、それによって、メモリ素子およびトランジスタは、ベース基板の上方へ、ピラーまたはスタックのように垂直に揃えられる。積層メモリセルにおいては、ドレインおよびソース領域は、それらの間に垂直に伸延するチャネル領域とともに、互いに上方に配置される。強化された面積データ密度が有利にも提唱されているが、そのトランジスタが最適に動作するように、縦型トランジスタのピラー構造を形成することは困難であり得る。
【課題を解決するための手段】
【０００８】
簡単な要約
本開示は、各々のメモリセルが導電相互接続素子によって縦型ピラートランジスタに電気的に接続される、複数の不揮発性可変抵抗メモリセルを含むメモリアレイに関する。導通相互接続素子は、メモリセルと縦型ピラートランジスタとの間の界面抵抗および／または応力を低減することができる。これも形成する方法も開示される。
【０００９】
１つの実施形態においては、方法は、複数のピラー構造を有する半導体ウェハを提供するステップを含み、ピラー構造は半導体ウェハから垂直に伸延する。導電相互接続素子が、少なくとも選択された縦型ピラー上に堆積されるとともに、不揮発性可変抵抗メモリセルが、導電相互接続素子上に堆積されて、縦型トランジスタメモリアレイを形成する。
【００１０】
これらのおよびさまざまな他の特徴および利点は、以下の詳細な説明を読むことによって明らかになるであろう。
【００１１】
本開示は、添付の図面に関連して、本開示のさまざまな実施形態の以下の詳細な説明を考慮することにより、より完全に理解され得る。
【図面の簡単な説明】
【００１２】
【図１】本発明のさまざまな実施形態に従って構築された、例示的なデータ記憶装置の機能ブロック図である。
【図２】図１の装置のメモリアレイの概略図である。
【図３】いくつかの実施形態に従う、図２の縦型積層メモリセルのさまざまな半導体層の側面図である。
【図４Ａ】図３に記載されたような縦型積層メモリセルへの下部側相互接続を確立する先行技術手法を示す図である。
【図４Ｂ】図３に記載されたような縦型積層メモリセルへの下部側相互接続を確立する先行技術手法を示す図である。
【図５Ａ】いくつかの実施形態に従って構築されたアクセプタウェハを示す図である。
【図５Ｂ】いくつかの実施形態に従って構築されたドナーウェハを示す図である。
【図６】マルチウェハ構造内に内蔵された結合導通ウェハを形成するように、図５Ａ〜図５Ｂのアクセプタウェハおよびドナーウェハのそれぞれの導通層の取り付けによって形成されたマルチウェハ構造を示す図である。
【図７Ａ】フォトレジスト（ＰＲ）材料のドットが塗布された図６の構造の側面図を示す図である。
【図７Ｂ】フォトレジスト（ＰＲ）材料のドットが塗布された図６の構造の上面図を示す図である。
【図８】行および列に配列された、間隔が空けられた複数の半導体材料の積層ピラーを形成するための、図７Ａ〜図７Ｂの構造へのエッチング処理の適用を示す図である。
【図９Ａ】本構造内の結合導通層から内蔵された制御ラインを形成するための、マスキング材料の塗布の側面図を示す図である。
【図９Ｂ】本構造内の結合導通層から内蔵された制御ラインを形成するための、マスキング材料の塗布の上面図を示す図である。
【図１０】図９Ａ〜図９Ｂのマスキング材料を用いて形成された、結果として得られる複数の内蔵された制御ラインの側面図である。
【図１０Ａ】硬化剤注入ステップの側面図である。
【図１０Ｂ】犠牲酸化物形成ステップの側面図である。
【図１０Ｃ】選択酸化物エッチングステップの側面図である。
【図１０Ｄ】ゲート酸化物形成ステップの側面図である。
【図１１Ａ】ゲート構造が形成されるシーケンスを示す第１の図である。
【図１１Ｂ】ゲート構造が形成されるシーケンスを示す第２の図である。
【図１１Ｃ】ゲート構造が形成されるシーケンスを示す第３の図である。
【図１１Ｄ】ゲート構造が形成されるシーケンスを示す第４の図である。
【図１２】低温シリサイド層形成ステップの側面図である。
【図１３Ａ】メモリセル形成ステップの側面図である。
【図１３Ｂ】ビットラインの形成ステップの側面図である。
【図１４Ａ】半導体材料のピラー上面にわたるビア接点形成ステップ、およびメモリセル形成ステップを示す図である。
【図１４Ｂ】メモリセルおよびビットラインの形成ステップを示す図である。
【発明を実施するための形態】
【００１３】
図は、必ずしも縮尺とおりとは限らない。図中で用いられる同様の番号は、同様の要素を参照する。しかしながら、所与の図中の要素を参照するための番号の使用は、同じ番号が付された他の図における要素に限定することを意図したものではないことが理解されるだろう。
【００１４】
詳細な説明
以下の説明においては、本明細書の一部を形成するとともに、いくつかの特定の実施形態の例示のために示される添付の一組の図面が参照される。他の実施形態が予期され、本開示の範囲または精神から逸脱することなくなされることが理解されるべきである。したがって、以下の詳細な説明は、限定の意味として採用されるべきではない。本明細書で与えられる定義は、本明細書で頻繁に用いられる特定の語句の理解を容易にするものであり、本開示の範囲を限定することを意味するものではない。
【００１５】
特に示さない場合には、本明細書および特許請求の範囲で用いられるフィーチャサイズ、量、および物理的特性を表す数値は、「約」の語句によって、すべての場合において修正されるものとして理解されるべきである。したがって、反対のことが示されていない場合には、上述の明細書および添付の特許請求の範囲に記載された数値パラメータは、本明細書に開示された技術を用いて当業者によって取得されようとする所望の特性によって変化し得る概数である。
【００１６】
端点による数値範囲の記載は、その範囲内に包含されるすべての数値（たとえば、１から５は、１、１．５、２、２．７５、３、３．８０、４．および５を含む）、およびその範囲内の任意の範囲を含む。
【００１７】
本明細書および添付の特許請求の範囲で用いられるように、その内容がそうでないことを明確に示していない場合は、単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、複数の参照を有する実施形態を網羅する。本明細書および添付の特許請求の範囲で用いられるように、語句「または」は、その内容がそうでないことを明確に示していない場合は、「および／または」を含む意味として、一般的に採用される。
【００１８】
限定はされないが、「下部」、「上部」、「下方」、「下に」、「上方」、「上に」を含む空間的に関与する語句は、本明細書内で用いられる場合、要素と他のものとの空間的関係を記述するための記述の容易性のために利用される。このような空間的に関与する語句は、図中で示されるまたは本明細書で説明される特定の方向に加えて、使用中または動作中の装置の異なる方向を網羅する。たとえば、図中に示されるセルが反転されまたはひっくり返された場合、他の素子の下または下方として前に説明された部分は、これら他の素子の上方になる。
【００１９】
本明細書で用いられるように、たとえば、ある素子、要素、または層が、他の素子、要素、または層との「結合」を形成し、または、「接して」、「接続されて」、「結合されて」、または「接触して」いることが記述される場合は、それは、直接的に接して、接続されて、結合されて、または接触されることもできるし、あるいは、たとえば、介在する素子、要素、または層が、特定の素子、要素、または層と接して、接続されて、結合されて、または接触されていてもよい。たとえば、ある素子、要素、または層が、他の素子、要素、または層と「直接的に接して」、「直接接続されて」、「直接結合されて」、または「直接接触して」で称される場合は、たとえば、介在する素子、要素、または層は存在しない。
【００２０】
本開示は、複数の不揮発性可変抵抗メモリセルを含むメモリアレイに関し、特に、各メモリセルが、導通相互接続素子によって縦型ピラートランジスタに電気的に接続されるスピントルクトランスファメモリセル（すなわち、ＳＴＲＡＭ）に関する。導電相互接続素子は、メモリセルと縦型ピラートランジスタとの間の界面抵抗および／または応力を低減する。縦型トランジスタは円筒形であるので、そのトータル導通表面はおよそ２πＦであり、ここでＦは、最小フィーチャサイズである。ちなみに、水平トランジスタは、ほんのＦの大きさである。これは、縦型デバイスが、与えられた領域に関して、概して６倍の電流量を導通し、メモリセルを、（理論的最小セルサイズである）およそ４Ｆ2まで縮小することを可能にする。さらに、シリサイドインターフェースが、最小の寄生接触抵抗を与え、デバイスサイズによってデバイスを完全にスケーラブルにすることができる。言い換えると、寄生接触抵抗は、デバイスサイズに線形である。それを形成する方法についても開示される。本開示はそれほど限定はされないが、本開示のさまざまな局面の理解は、以下に与えられる例の議論を通して増加されるであろう。
【００２１】
本開示は、概して、内蔵された（下部側の）制御ラインを有するマルチウェハ構造として特徴付けられる装置、および、それらを製造するための関連する方法に関する。内蔵された制御ラインは、マルチウェハ構造内の縦型積層半導体素子との電気的相互接続を提供する。積層半導体素子は、以下で示すように、硬化剤注入ステップを介して形成され得る縦型ピラートランジスタを形成する。
【００２２】
さまざまな実施形態においては、さまざまな制御回路が含まれるアクセプタウェハが形成されるとともに、マトリクスを含むドナーウェハが形成され、そのマトリクスから、個々のチャネルベーススイッチングデバイス（たとえば、縦型ピラートランジスタ）が後続して形成される。
【００２３】
アクセプタウェハおよびドナーウェハは、各々、それぞれの接面上に金属層が設けられる。アクセプタウェハおよびドナーウェハが取り付けられて、マルチウェハ構造が形成され、この取り付け処理の間に、それぞれの金属層が接合されて、マルチウェハ構造内に内蔵される単一の結合金属層を形成する。結合金属層は、後続の処理の間に、個々の内蔵された下部側制御ライン（たとえば、ソースライン）に変形される。
【００２４】
図１は、このような処理が有利にも利用され得る例示的なデバイス環境を提供する。図１においては、データ記憶装置１００は、ホストによって供給されるデータを記憶するための半導体メモリを採用する。いくつかの実施形態においては、装置１００は、限定されないが、不揮発性ソリッドステートドライブ（ＳＳＤ）として特徴付けられる。多くの実施形態においては、装置１００は、揮発性ランダムアクセスメモリ（ＤＲＡＭ）、不揮発性抵抗性ランダムアクセスメモリ（ＲＲＡＭ）、および不揮発性トルクトランスファーランダムアクセスメモリ（ＳＴＲＡＭ）として特徴付けられる。
【００２５】
プログラマブルコントローラ１０２は、動作中に、装置１００の上位レベル制御を提供する。インターフェース回路（Ｉ／Ｆ）１０４は、ホストと通信を行い、半導体メモリ１０６内に記憶されるべきデータを転送する。
【００２６】
半導体メモリ１０６は、不揮発性メモリセル（たとえば、ＲＲＡＭまたはＳＴＲＡＭ）の１つまたはより多くのアレイ１０８から形成される、不揮発性記憶空間として特徴付けられる。他の実施形態においては、メモリ１０６は、ＤＲＡＭキャッシュのような揮発性メモリ空間の形式を採用し得る。下流（downstream）の不揮発性主記憶（たとえば、磁気ディスクなど）のような、追加の階層的なメモリ記憶層が与えられ得る。
【００２７】
図２は、図１の不揮発性アレイ１０８の一部分の概略図である。アレイ１０８は、行および列に配列された多くのメモリセル１１０から形成されている。図２においては、３つの行および４つの列のみが示されているが、セル１１０の任意の行および列が与えられてもよいことが理解されるだろう。
【００２８】
アレイ１０８内の各セル１１０は、抵抗性メモリ素子１１４に直列に接続されたスイッチングデバイス１１２を含む。いくつかの実施形態においては、スイッチングデバイス１１２は、ｎチャネルＭＯＳＦＥＴ（トランジスタ）として特徴付けられ、メモリ素子１１４はプログラマブル抵抗検出素子であり、限定されないが、それらはたとえば、抵抗性ランダムアクセスメモリ（ＲＲＡＭ）素子、スピントルクトランスファーランダムアクセスメモリ（ＳＴＲＡＭ）素子、またはプログラマブル金属化セル（Programmable Metallization Cell：ＰＭＣ）である。
【００２９】
ＢＬ０〜ＢＬ３で示される多くのビットライン１１６は、各列に沿った、各々のセルの第１の端部（「上部側」）を相互接続する。ＳＬ０〜ＳＬ３として示されるソースライン１１８は、各列に沿った、各々のセルの反対側の第２の端部（「下部側」）を相互接続する。ＷＯ０〜ＷＬ２として示されるワードライン１２０は、各行に沿ったＭＯＳＦＥＴ１１２のゲート領域を相互接続する。他の配列および相互接続スキームを採用することができ、そのため図２の概略図は例示に過ぎず限定されないことが理解されるであろう。
【００３０】
図３は、いくつかの実施形態に従う、図２から選択されたメモリセル１１０の層表現図である。トランジスタ１１２は、縦方向に伸延するＰドープチャネル領域１２６によって分離された、Ｎ＋ドープ領域１２２，１２４から形成される。Ｎドープ制御ゲート１２８は、チャネル領域１２６を取り囲む（ここには示されないが、ゲート酸化物領域は、Ｎドープ制御ゲート１２８を、Ｎ＋ドープ領域１２２，１２４およびＰドープ領域１２６から分離する）。ワードライン（ＷＬ）ドライバ１３０からの適当なバイアス電圧の印加は、トランジスタ１１２を順方向バイアス（導通）状態にし、ドレイン−ソース接合にわたってメモリセル１１０を通して電流を通過させることができる。
【００３１】
メモリ素子１１４は、図３においては、ＲＲＡＭ素子またはＳＴＲＡＭ素子として特徴付けられ、磁気トンネル接合１３６によって分離された、上部および下部電極（ＴＥ，ＢＥ）１３２，１３４を含む。磁気トンネル接合１３６は、磁気自由層（二重矢印の層）、および、トンネリングバリア層によって分離された磁気固定（pinned）層（単一矢印の層）を含む。ＳＴＲＡＭセル１３６は、第１の方向または第２の方向にスピン偏極された書込電流をＳＴＲＡＭセル１３６に流すことによってプログラムされる。
【００３２】
メモリセル１１０を所望の状態にプログラムするために、ＷＬドライバ１３０は、ＷＬ１２０をアサートし、ＳＬドライバ１４０およびＢＬドライバ１４２は、適切な方向、ならびに、適切な大きさの電圧および電流で、メモリ素子１１４に電流を流す。素子１１４のプログラムされた状態は、引き続いて、ＷＬ１２０をアサートし、より小さい読出バイアス電流を、ＳＬドライバ１４０からＢＬドライバ１４２へ向かうようにメモリセル１１０に流し、別個のセンスアンプ（図示せず）を用いて、結果として得られたＳＬ１１６上の電圧を基準電圧と比較することによって読み出される。
【００３３】
図３のメモリセル１１０の積層された性質は、多くの利点を提供する。メモリセルの相対的に小さい領域範囲は、図２のようなアレイについて、相対的に高領域密度を達成することができる。しかしながら、図３に記載されたような積層メモリセルの限界は、メモリセルの下部側へのアクセスの確立に関し、すなわち、図３に示されるようなＢＬドライバ１４２とＢＥ１３４との間の電気的相互接続の確立が困難であることであった。
【００３４】
先行技術の１つの解法は、図４Ａに示されるようなフィルドビア構造を用いる。このアプローチにおいては、個々の積層メモリセル１４４がベース基板１４６上に支持され、ビットライン１４８がメモリセル１４４の上部に接続される。下部側接続は、内蔵導通パッド１５０、およびメモリセル１４４に隣接して堆積されかつ導通材料で満たされたビア１５２を用いてなされる。ソースライン１５４は、ビア１５２の上部側に接続され、それによってソースラインは、アレイの上部にわたって、ビットライン１４８に隣接して延びる。
【００３５】
動作可能であるが、図４Ａにおけるアプローチは、フィルドビア１５２のために必要とされる追加空間によって、アレイの領域密度が減少することが理解され得る。図４Ａにおけるアプローチは、ビアおよび導電パッド相互接続を形成するために、強化された製造複雑性およびコストをさらに必要とする。
【００３６】
積層セルが採用される他の先行技術の解法は、図４Ｂにおける１５６に示されるような、共通のソース面（source plane：ＳＰ）の使用である。ソース面１５６は、それぞれの積層メモリセル１４４の下方に延び、それによって、上部酸化物基板１４６を通って伸延するビア１５８を通るように、アレイ内のメモリセルのすべてがソース面に相互接続される。前述のように、メモリセルの個々の行（または列）は、分離したビットライン１４８を介して相互接続される。
【００３７】
動作可能であるが、図４Ｂに伴う制限は、ソース面全体を金属化するための強化された処理およびコストを含み、ならびに、電流が、一般的に２つまたはより多くのセルに同時に反対方向に流れないという動作中の制限を含む。他の先行技術の解法は、積層メモリセルについての下部側相互接続を提供するための、追加の相互接続層および接触層を含む。
【００３８】
したがって、本発明のさまざまな実施形態は、一般的に、縦型積層メモリセルのアレイについての下部側制御ライン（たとえば、ソースライン）を効率的かつ容易に形成する製造プロセスに関する。このようなプロセスを例示するために、それぞれアクセプタ（Ａ）ウェハ１６０およびドナー（Ｄ）ウェハ１７０を示す図５Ａおよび図５Ｂが、まず参照される。いくつかの実施形態において、ウェハ１６０．１７０は、多くの初期の、個別フィーチャで個別に形成されたシリコンベース基板である。
【００３９】
アクセプタウェハ１６０は、ＣＭＯＳ回路を含むさまざまな制御回路が先行プロセスにおいて形成された回路層１６２を含む。この回路は、図３に示されるさまざまなドライバ、ならびに、セル１１０に接合して用いられる他の制御回路を含み得る。回路層１６２は、さまざまな縦型トランジスタのための接点も含み得る。第１の導通金属層１６４は、回路層１６２の上表面上に形成される。金属層１６４は、任意の適当な金属または合金で形成することができる。要望通りに、金属層は、複数の導電材料および誘電材料を含み、相対的に低い単位長さ当たりの抵抗を提供する。
【００４０】
ドナーウェハ１７０は、ベース層１７２を含む多くの層を含み、それはバルク酸化物であり得る。ドープシリコンマトリクス１７４がベース層内に形成され、最終的に、図３におけるドレイン領域１２２、ソース領域１２４、およびチャネル領域１２６をそれぞれ形成するための、それぞれＮＰＮドープレベルの領域１７６，１７８，１８９を含む。ドープ領域は、イオン注入または他の手法を用いて形成することができる。第２の導通金属層１８４は、ドープシリコンマトリクス１７４の上表面上に形成される。第２の金属層１８４の材料組成は、第１の金属層１６４と同じであってもよいし、異なっていてもよい。
【００４１】
それぞれのウェハ１６０，１７０は、図６に示されるように結合され、マルチウェハ構造を形成する。ドナーウェハ１７０は、アクセプタウェハ１６０に対して反転され、第１の金属層１６４および第２の金属層１８４が接合されて、結合金属層１８６を提供する。任意の数の適当な接合プロセスを利用することができ、リフロー加熱を含む。追加的な材料を導入して、接合プロセス中に金属化層１８６との相互接続を確立することができる。
【００４２】
以下の議論から明らかになるように、個々の制御（ソース）ラインは、この金属層１８６から最終的に形成され、それによって、金属層は、実質的に均一の厚みと、マルチウェハ構造の全体長さおよび幅寸法に実質的に対応する全体長さおよび幅寸法とを有する、導電材料の平面領域として特徴付けることができる。このように、最終的な制御ラインは、平行に、所望の方向（たとえば、必要に応じて、行方向または列方向）に間隔が開けられた態様で、アレイ全体にわたって伸延する。
【００４３】
ベース酸化物層１７２は除去されて、フォトレジスト（ＰＲ）１８８の局所化された領域（ドット）が、図７Ａ〜図７Ｂに示されるように、シリコンマトリクスの上面に塗布される。ＰＲ１８８のドットは、例示された実施形態においては円形状であり、セルに対して円筒形の断面形状を提供するが、他の断面形状が代替的に提供されてもよい。次に、エッチングプロセスが、図８に記載されるように実行され、ＰＲ１８８のドットによって覆われていない全ての材料を、下方の金属層１８６まで除去する。このエッチングプロセスの終わりにおいて、図３に記載された個々のメモリセルに対応する、間隔が開けられた層のピラーまたは縦型スタックが残される。
【００４４】
硬化マスクが図９Ａ〜図９Ｂに示されるように塗布され、個々の制御（ソース）ラインを形成する。有機材料１９０が層間に堆積され、要望通りに、プロセスを支援するために、下部反射防止膜（Bottom Antireflective coating：ＢＡＲＣ）または他のフォトリソグラフィマスキング材料１９２が塗布される。マスキング材料１９２は、図９Ｂにおいてクロスハッチングされた態様で示されるようなそれぞれのスタックの上方の有機材料１９０の上面にわたって伸延する。
【００４５】
エッチングプロセスが図１０において実行され、ソースライン１１８を形成する。エッチングは、有機材料および導電層１８６の部分を、下層の回路層１６２まで下部方向に除去し、それによって、結果として得られるソースラインは、図９Ｂに示されるようにスタックの列の下方を走る。各スタックの上面上のフォトレジストＰＲ１８８、有機材料１９０、およびマスキング材料１９２もまた、このときに除去される。
【００４６】
図１０Ａは、硬化剤注入ステップの側面図を示す。図１０Ｂは、犠牲酸化物エッチングステップの側面図を示す。図１０Ｃは、選択的酸化物エッチングステップの側面図を示す。図１０Ｄは、ゲート酸化物形成ステップの側面図を示す。これらのステップは、縦型ピラー上面の鋭い端面を維持しながら、縦型ピラートランジスタ側面の選択的円形化を可能にする。これらの特徴は、縦型ピラートランジスタの性能を改善する。
【００４７】
酸化物１９４のような下層の誘電材料は、スタックまたはピラー構造の基部の周囲に、所望の高さまで堆積される。多くのピラー構造は、半導体ウェハまたは回路層１６２から垂直に伸延する。
【００４８】
各ピラー構造は、上面１１１およびその上面に垂直な側面１１３を有する縦型ピラートランジスタを形成する。上面１１１は、概して平面であり、かつ半導体ウェハまたは回路層１６２の主表面に平行である。多くの実施形態において、ピラー構造の断面形状または上面形状は、ピラー構造の側面が交差する鋭角を含む。これらの鋭角は、形成された縦型ピラートランジスタ１１２の性能を低下する。したがって、これらの鋭い端部または角を丸めることが望ましい。
【００４９】
ピラー構造の側面におけるこれらの鋭い端部および角を丸める１つの例示的な方法は、縦型ピラートランジスタ側面ではなく、縦型ピラートランジスタ上面に、硬化剤の種類を注入することである。硬化剤注入ステップは、特定のイオン（たとえば、窒素）を半導体材料表面（たとえば、シリコン）に注入し、それによって、注入された半導体表面が酸化されると、注入されたイオン（たとえば、シリコン酸窒化物）を含む酸化物を形成する。残余の非注入表面は、酸化ステップにおいて、異なる酸化物の種類を形成する。そして、２つの異なる酸化物層は、適当な酸化物除去またはエッチングステップを用いて、選択的に除去され得る。
【００５０】
図１０Ａに示されるように、硬化剤注入２０１は、注入イオンを縦型ピラートランジスタ上面１１１、および縦型ピラーの所望の高さまで堆積された平行露光酸化物１９４表面に向ける。注入ステップは、イオン（たとえば、窒素）注入された表面１９１および１９３を形成し、それは酸化の際に第１の酸化物層（たとえば、シリコン酸窒化物）を形成する。
【００５１】
図１０Ｂは、犠牲酸化物形成の形成を示す。縦型ピラートランジスタは、酸化されて、上面酸化物材料層１９３および側面酸化物材料層１９５を形成する。上面酸化物材料層１９３は、硬化剤注入ステップのために、側面酸化物材料層１９５とは異なる。
【００５２】
図１０Ｃは、選択的酸化物エッチングステップの側面図を示す。選択的エッチングステップは、側面酸化物材料層１９５を選択的に除去して、丸い側面を有する縦型ピラートランジスタを形成する。たとえば、硬化剤注入イオンが窒素の場合、酸化ステップは、上面１１１にシリコン酸窒化物層１９３，１９１を形成し、側面１１３にシリコン酸化物層１９５を形成する。側面１１３のシリコン酸化物層１９５は、上面１１１のシリコン酸窒化物層１９３，１９１に対して選択的にエッチングされ得る。側面１１３の酸化物形成および選択的エッチングは、縦型ピラーの側面を丸くするように機能し、一方、上面１１１が側面１１３と接する角または端部は、２つの表面１１１および１１３の、鋭くまたは丸くなっていない交線を維持する。
【００５３】
図１０Ｄは、ゲート酸化物形成ステップの側面図を示す。ゲート酸化物層１９７は、縦型ピラーの丸い側面１１３上に形成され得る。ゲート酸化物層１９７を形成することは、縦型ピラー構造の丸いゲート酸化物表面を形成する縦型ピラーの側面の丸みをさらに強化する。
【００５４】
図１１Ａ〜図１１Ｄは、ゲート構造が縦型ピラー構造の丸いゲート酸化物表面上に形成されるシーケンスを示す。図１１Ａに示されるように、シリコンのような適当な半導体ゲート材料１９６が、スタックまたは縦型ピラー構造を完全に包み込むように、酸化物１９４の上面に堆積される。このとき、半導体材料は、イオン注入を介してドープされ得る。適当なマスキングおよびエッチングプロセスは、半導体材料を下方まで除去し、図３における１２８で一般的に示したようなゲート構造を形成する。図１１Ｂは、セルの行を示し、図１１Ｃは、セルの列を示し、図１１Ｄは、セルの上平面図を示す。これらの図からわかるように、ゲート構造１２８は、各行に沿って相互接続されて、上述のワードライン１２０を形成し、各選択された行のゲート構造は、隣接する行から電気的に絶縁される。さらに、行における縦型トランジスタは、列における縦型トランジスタよりも互いにより近接しており、それによって、ゲート構造は、自己整列され、かつ各行に沿って互いに接続される。
【００５５】
図１２は、低温シリサイド層形成ステップの側面図を示す。縦型ピラートランジスタ１１２上へのゲート構造１２８の形成に引き続いて、シリサイド層１９９が、縦型ピラートランジスタ１１２の上面に堆積される。シリサイド層１９９は、縦型ピラートランジスタ１１２と（以下で説明されるように形成される）メモリセルとの間の界面抵抗を低減するのを助ける。シリサイド層１９９は、導通相互接続素子として一般的に説明される。
【００５６】
シリサイド層１９９は、界面抵抗を低減するのを助けることができる、任意の有用なシリサイド材料で形成することができる。多くの実施形態においては、シリサイド層１９９は、コバルト珪化材料またはニッケル珪化材料である。シリサイド層１９９は、縦型ピラートランジスタ１１２の性能を低下しない、任意のプロセスを用いて形成することができる。特に、シリサイド層１９９は、４００℃未満または２００〜３７５℃の温度での化学蒸着によって形成することができる。その後、シリサイド層１９９は、焼きなまされて、シリサイド層１９９は縦型ピラートランジスタ１１２の表面に拡散され、シリコン表面上のすべての未反応強磁性材料と反応する。多くの実施形態においては、焼きなまし温度は５２５℃未満、または５００℃未満、または４５０℃未満、または４００℃未満である。１つの例示的なシリサイド層堆積プロセスは、米国特許６，３４６，４７７号に記載され、参照としてここに引用される。
【００５７】
図１３Ａは、メモリセル２１４形成ステップの側面図を示す。そして、メモリセル２１４は、既知の半導体技術を利用して、シリサイド層１９９上に堆積される。メモリセル２１４は、上述のように、ＳＴＲＡＭまたはＲＲＡＭメモリセルのような、不揮発性可変抵抗メモリセルである。メモリセル２１４は、シリコン酸化物のような絶縁材料２０５によって、互いに電気的に絶縁され得る。
【００５８】
メモリセル２１４は、縦型ピラートランジスタ１１２と類似の断面形状を有し得る。多くの実施形態においては、メモリセル２１４および縦型ピラートランジスタ１１２は、縦に位置合わせされ、双方は円形の断面形状を有する。他の実施形態においては、メモリセル２１４および縦型ピラートランジスタ１１２は、縦に位置合わせされ、縦型ピラートランジスタ１１２は円形の断面形状を有し、メモリセル２１４は楕円形の断面形状を有する。
【００５９】
図１３Ｂは、ビットラインＢＬの形成ステップを示す。ビットラインＢＬは、メモリセル２１４上に堆積される。堆積されたビットライン材料は、アレイ全体の長さおよび幅の寸法を覆う、均一厚さの層を形成する。適当なマスキングおよびエッチング処理（個別に図示せず）は、この材料の部分を除去し、平行で間隔の開いたビットライン２１６を形成する。なお、この実施形態においては、ビットライン２１６およびソースライン１１８は、ワードライン１２０に対して、平行および垂直であり、図２の概略図に対応することに注意すべきである。本明細書に記載された処理は、必要に応じて、これらそれぞれの制御ラインの他の配置または方向を提供し得る。
【００６０】
図１４Ａは、半導体材料のピラー、特にシリサイド層１９９の上面にわたるビア接点の形成ステップを示す。電気絶縁酸化物材料２０５は、シリサイド層１９９上に堆積される。電気絶縁酸化物材料２０５は、たとえば、二酸化ケイ素のような、任意の有用な酸化物であり得る。そして、ビアは電気絶縁酸化物材料２０５内にエッチングされ、そのビアは導電材料で満たされて導電相互接続素子２１０を形成する。ビアは、酸化物材料２０５内に形成され、たとえば物理蒸着または他の適当なプロセスを用いて、導電材料で満たされる。導電材料は、たとえば、タングステンまたはアルミニウムのような、任意の有用材料であり得る。図示されるように、導電相互接続素子２１０は、電気絶縁材料２０５によって、互いに電気的に絶縁される。
【００６１】
図１４Ｂは、メモリセルおよびビットラインの形成ステップを示す。下部電極層２１３は、導電相互接続素子２１０および電気絶縁酸化物材料２０５上に堆積される。この層はパターン化され、図示された下部電極層２１３素子を形成する。
【００６２】
そして、メモリセル２１４は、既知の半導体技術を利用して、下部電極層２１３上に堆積される。メモリセル２１４は、上述のように、ＳＴＲＡＭまたはＲＲＡＭのような、不揮発性可変抵抗メモリセルである。メモリセル２１４は、縦型ピラートランジスタ１１２および導電相互接続素子２１０からオフセット（すなわち、垂直方向にオフセット）される。導電相互接続素子２１０の上表面は凹型の表面であり、そのため、導電相互接続素子２１０の上表面からメモリセル２１４をオフセットすることは、メモリセル２１４と導電相互接続素子２１０の上表面との間の界面応力を低減するのに役立つと信じられている。
【００６３】
メモリセル２１４は、縦型ピラートランジスタ１１２と同様の断面形状を有し得る。多くの実施形態においては、縦型ピラートランジスタ１１２は円形の断面形状を有し、メモリセル２１４は円形の断面形状を有する。他の実施形態においては、縦型ピラートランジスタ１１２は円形の断面形状を有し、メモリセル２１４は楕円形の断面形状を有する。メモリセル２１４の楕円形の断面形状は、メモリアレイのために必要とされる表面領域を低減するのを助ける。
【００６４】
ビットラインＢＬは、メモリセル２１４上に堆積される。メモリセル２１４は、対応する導電相互接続素子に電気的に接続されて、図示されるように、縦型トランジスタメモリアレイを形成する。
【００６５】
堆積されたビットライン材料は、アレイ全体の長さおよび幅の寸法を覆う、均一な厚さの層を形成する。適切なマスキングおよびエッチング処理（個別に図示せず）は、この材料を除去して平行で、間隔が開けられたビットライン２１６を形成する。なお、本実施形態においては、ビットライン２１６およびソースライン１１８は、ワードライン１２０に対して、平行および垂直であり、図２の概略図に対応することに注意すべきである。本明細書に記載された処理は、必要に応じて、これらそれぞれの制御ラインの他の配置または方向を提供し得る。
【００６６】
縦型ピラートランジスタ１１２の形成に続いてメモリセル２１４を形成することによって、さまざまな利点が与えられる。メモリセル２１４および縦型ピラートランジスタ１１２は、各々、異なる断面形状を持つことができる。たとえば、メモリセル２１４が楕円形状を有し、縦型ピラートランジスタ１１２が円筒形状を有し得る。楕円形状は、ソースラインおよびビットラインの双方に対して、たとえば４０〜５０°または４５°の角度で方向付けられ得る。この構成によって、アレイ内のメモリセルの密度を増加させることができる。
【００６７】
本明細書で提示されたようなさまざまな実施形態は、先行技術に対して多くの利点を有することが理解されるだろう。間隔が開けられた下部側制御ラインは、製造中に容易にかつ効率的に形成することができ、追加の相互接続および導電層の必要性を排除する。上面相互接続技術とは異なり、本プロセスは、ソースラインをビットラインと独立して伸延させることができる。要望通りに、強化されたデータ密度が達成され、かつ、アレイの異なる部分において複数同時アクセス動作を実行することができる。
【００６８】
このように、「縦型トランジスタＳＴＲＡＭアレイ」の実施形態が開示される。上述の実行例および他の実行例は、以下に示す特許請求の範囲の範囲内である。当業者は、本開示が開示されたもの以外の実施形態によっても実現され得ることを理解するであろう。開示された実施形態は、限定ではなく例示の目的で提示されており、本発明は以下の特許請求の範囲によってのみ限定される。
【符号の説明】
【００６９】
１００  データ記憶装置、１０２  コントローラ、１０４  インターフェース、１０６  半導体メモリ、１０８  不揮発性アレイ、１１０，１１４，２１４  メモリセル、１１１  上面、１１２  縦型ピラートランジスタ、１１３  側面、１１４  メモリ素子、１１６，１４８，２１６，ＢＬ０〜ＢＬ３  ビットライン、１１８，１５４，ＳＬ０〜ＳＬ３  ソースライン、１２０，ＷＬ０〜ＷＬ２  ワードライン、１２２  ドレイン領域、１２４  ソース領域、１２６  チャネル領域、１２８  ゲート構造、１３０  ドライバ、１３２  上部電極、１３４  下部電極、１３６  磁気トンネル接合、１４０  ＳＬドライバ、１４２  ＢＬドライバ、１４６  基板、１５０  内蔵導通パッド、１５２  ビア、１５６  ソース面、１６０  アクセプタウェハ、１６２  回路層、１６４，１８４，１８６  金属層、１７０  ドナーウェハ、１７２  ベース層、１７４  シリコンマトリクス、１７６，１７８，１８９  領域、１８８  フォトレジスト、１９０  有機材料、１９１，１９３  シリコン酸窒化物層、１９２  マスキング材料、１９４  酸化物、１９５  シリコン酸化物層、１９６  半導体ゲート材料、１９７  ゲート酸化物層、１９９  シリサイド層、２０１  硬化剤注入、２０５  絶縁材料、２１０  導電相互接続素子、２１３  下部電極層、２１６  ビットライン。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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