(57)【特許請求の範囲】
【請求項１】
複数の画素がマトリクス状に配置される基板の上に、前記画素のスイッチング素子を構成する第１の素子形成部と光センサ素子を構成する第２の素子形成部とを有する表示装置において、
前記第１の素子形成部は、前記基板上に形成される第１のゲート電極と、前記第１のゲート電極上に積層される絶縁膜を挟んで前記第１のゲート電極に対向するように形成される第１の活性層と、を有し、
前記第２の素子形成部は、前記基板上に形成される第２のゲート電極と、外光が入射する側と反対側の前記第２のゲート電極の表面に形成され、入射光を反射する光反射膜と、
前記第１の活性層と異なる材料で形成され、前記光反射膜上に積層される前記絶縁膜を挟んで前記光反射膜に対向するとともに、層厚が前記第１の活性層よりも厚く形成される第２の活性層と、を有し、
前記第２の活性層は、前記層厚及び前記材料に応じて、前記第１の活性層よりも高い光吸収率を備える、表示装置。
【請求項２】
前記基板は、前記複数の画素が配置される表示領域と、当該表示領域に隣接する周辺領域とを有し、
前記第１の活性層は、前記表示領域及び前記周辺領域のうち、少なくとも前記表示領域に配置され、
前記第２の活性層は、前記表示領域及び前記周辺領域のうち、少なくとも一方の領域に配置されている、請求項１に記載の表示装置。
【請求項３】
前記基板は、前記複数の画素が配置される表示領域と、当該表示領域に隣接する周辺領域とを有し、
前記第１の活性層は、透明な半導体膜によって形成されるとともに、前記表示領域に配置され、
前記第２の活性層は、非透明な半導体膜によって形成されるとともに、前記周辺領域に配置されている、請求項１に記載の表示装置。
【請求項４】
複数の画素がマトリクス状に配置される基板の上に、前記画素のスイッチング素子を構成する第１の素子形成部と、光センサ素子を構成する第２の素子形成部と、を有する表示装置の製造方法において、
前記第１の素子形成部を形成する工程は、
前記基板上に第１のゲート電極を形成し、
前記第１のゲート電極上に積層する絶縁膜を挟んで前記第１のゲート電極に対向するように第１の活性層を形成する工程を有し、
前記第２の素子形成部を形成する工程は、
前記基板上に第２のゲート電極を形成し、
外光が入射する側と反対側の前記第２のゲート電極の表面に、入射光を反射する光反射膜を形成し、
前記第１の活性層と異なる材料により、前記光反射膜上に積層する前記絶縁膜を挟んで前記光反射膜に対向するとともに、層厚が前記第１の活性層よりも厚い第２の活性層を形成する工程を有し、
前記第２の活性層は、前記層厚及び前記材料に応じて、前記第１の活性層よりも高い光吸収率を備えるように形成する、表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光センサを一体に有する表示装置とその製造方法に関する。
【背景技術】
【０００２】
最近、a-Si:H（水素化アモルファスシリコン）ＴＦＴやPoly−Si（多結晶シリコン）ＴＦＴを用いた液晶表示装置には、光センサを利用した自動バックライト調整機能やタッチスクリーン機能が設けられている。この種の液晶表示装置においては、画素のスイッチング素子となる薄膜トランジスタ（ＴＦＴ）と同様の構造で光センサ素子を構成している（例えば、特許文献１を参照）。このため、小型化や薄型化などの特長を損なうことなく、光センサ付きの表示装置を安価に提供することが可能となっている。
【０００３】
【特許文献１】特開２００７−０１８４５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来においては、光センサ素子で光を感知して光電変換に寄与する層（以下、「光電変換層」と記す）が、画素のスイッチング素子となる薄膜トランジスタのチャネル層と同じ工程で形成されている。このため、光センサ素子の光電変換層と薄膜トランジスタのチャネル層とが、基板上に同じ厚みで形成されている。
【０００５】
しかしながら、一般にa-Si:HＴＦＴやPoly−SiＴＦＴを用いた液晶表示装置では、トランジスタの特性を良好に維持するために、チャネル層が非常に薄い膜で形成される。そうした場合、光電変換層はチャネル層と同様に非常に薄い膜で形成されることになる。そのため、従来の光センサ付きの表示装置では、外部から光センサ素子に入射した光の多くが光電変換層を透過してしまい、十分なセンサ感度が得られないという問題があった。
【０００６】
また、Poly−SiＴＦＴのチャネル層は、一般に５０ｎｍ〜１００ｎｍの厚さで形成されるが、仮に光電変換層をチャネル層と同等の５０ｎｍ前後の膜厚で形成したとすると、膜の部分がPoly−Si及びa-Siのいずれであっても、その部分を殆どの可視光が透過してしまう。こうして透過した光は、電子−正孔対の生成に貢献しないため、光センサ素子としての感度は低くなる。
【０００７】
図３５は、チャネル層及び光電変換層としてPoly−Siを用いた場合に、光の波長（λ）を横軸、吸収係数（α）を左縦軸、光の強さ１／ｅになる膜厚を右縦軸にとったグラフである。また、図３６は、チャネル層及び光電変換層としてa-Si:Hを用いた場合に、光の波長（λ）を横軸、吸収係数（α）を左縦軸、光の強さ１／ｅになる膜厚を右縦軸にとったグラフである。
【０００８】
図３５及び図３６から分かるように、光を効率よく吸収するためには、少なくとも１００ｎｍ以上の膜厚が必要となる。そこで、光センサの感度を上げるために、チャネル層及び光電変換層に相当する部分の膜厚を厚くすると、Poly−SiＴＦＴの場合は、例えばトランジスタのオフ電流が高くなる、光リークが増加する、エキシマレーザ等を用いたレーザーアニール処理による結晶化が困難になる、などの不具合を招く。また、a-Si:HＴＦＴの場合にも、例えばオフ電流が高くなる、Ｓ−Ｄ抵抗が増える、光リークが増加する、などの不具合を招く。
【０００９】
本発明は、上記課題を解決するためになされたもので、その目的とするところは、基板の下地層の上にスイッチング素子と光センサ素子を形成する場合に、スイッチング素子とは別個に光センサ素子の感度特性を制御することにより、スイッチング素子の特性に影響を与えることなく、光センサ素子の感度を向上させることができる表示装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明に係る表示装置は、複数の画素がマトリクス状に配置される基板の上に、画素のスイッチング素子を構成する第１の素子形成部と光センサ素子を構成する第２の素子形成部とを有する。第１の素子形成部は、基板上に形成される第１のゲート電極と、第１のゲート電極上に積層される絶縁膜を挟んで第１のゲート電極に対向するように形成される第１の活性層と、を有し、第２の素子形成部は、基板上に形成される第２のゲート電極と、外光が入射する側と反対側の第２のゲート電極の表面に形成され、入射光を反射する光反射膜と、第１の活性層と異なる材料で形成され、光反射膜上に積層される絶縁膜を挟んで光反射膜に対向するとともに、層厚が第１の活性層よりも厚く形成される第２の活性層と、を有し、第２の活性層は、層厚及び材料に応じて、第１の活性層よりも高い光吸収率を備える。
また、本発明に係る表示装置の製造方法は、複数の画素がマトリクス状に配置される基板の上に、画素のスイッチング素子を構成する第１の素子形成部と、光センサ素子を構成する第２の素子形成部と、を有する表示装置の製造方法において、第１の素子形成部を形成する工程は、基板上に第１のゲート電極を形成し、第１のゲート電極上に積層する絶縁膜を挟んで第１のゲート電極に対向するように第１の活性層を形成する工程を有し、第２の素子形成部を形成する工程は、基板上に第２のゲート電極を形成し、外光が入射する側と反対側の第２のゲート電極の表面に、入射光を反射する光反射膜を形成し、第１の活性層と異なる材料により、光反射膜上に積層する絶縁膜を挟んで光反射膜に対向するとともに、層厚が第１の活性層よりも厚い第２の活性層を形成する工程を有し、第２の活性層は、層厚及び材料に応じて、第１の活性層よりも高い光吸収率を備えるように形成する。
ここで記述する「光吸収率」とは、活性層に光が入射したときに、当該活性層に吸収される、単位面積あたりの光の割合（入射光量を１００％としたときに活性層に吸収される光量の比率）をいう。例えば、単位面積を１平方μｍの大きさで規定すると、１平方μｍあたり活性層に入射する光量Ｑ１と当該活性層に吸収される光量Ｑ２の割合（Ｑ２÷Ｑ１）が光吸収率となる。
【００１１】
本発明に係る表示装置及びその製造方法においては、スイッチング素子を構成する第１の活性層に比較して、光センサ素子を構成する第２の活性層の光吸収率を高くすることにより、スイッチング素子とは別個に光センサ素子の感度特性を制御することが可能となる。このため、スイッチング素子の特性を変えることなく、光センサ素子の感度を高めることが可能となる。
また、スイッチング素子を構成する第１の活性層と異なる層の厚みや材料で第２の活性層を第１の活性層と同じ下地層の上に形成することにより、スイッチング素子とは別個に光センサ素子の感度特性を制御することが可能となる。
【発明の効果】
【００１２】
本発明によれば、光センサ付きの表示装置において、スイッチング素子の特性に影響を与えることなく、光センサ素子の感度を向上させることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の具体的な実施の形態について図面を参照しつつ詳細に説明する。
【００１４】
図１（Ａ）は液晶表示装置の構成例を示す平面図であり、図１（Ｂ）は同側面図、図１（Ｃ）は同要部断面図である。図示した液晶表示装置１は、駆動基板２と対向基板３とを貼り合わせた構造の表示パネルを備えている。表示パネルは、表示領域Ｅ１と、当該表示領域Ｅ１に隣接する周辺領域Ｅ２とに区分されている。周辺領域Ｅ２は表示領域Ｅ１の周辺に位置している。駆動基板２と対向基板３との間には、図示しないスペーサやシールを用いて液晶層４が封入されている。
【００１５】
駆動基板２は、透明なガラス基板（絶縁性の基板）５を用いて構成されている。ガラス基板５の一方の面には画素電極６が形成されている。ガラス基板５の他方の面には偏光板７が貼り付けられている。対向基板３は、透明なガラス基板（絶縁性の基板）８を用いて構成されている。ガラス基板８の一方の面には共通電極（対向電極）９が形成されている。ガラス基板８の他方の面には偏光板１０が貼り付けられている。駆動基板２と対向基板３は、液晶層４を介して画素電極６と共通電極９を対向させた状態で配置されている。
【００１６】
駆動基板２の表示領域Ｅ１には、図２に示すように、画像を表示するための複数の画素１１がマトリクス状に配置されている。駆動基板２の周辺領域Ｅ２には、走査線駆動回路１２と信号線駆動回路１３が配置されている。走査線駆動回路１２は、水平方向に配線された複数の走査線１４を選択的に駆動するものである。信号線駆動回路１３は、垂直方向に配線された複数の信号線１５を選択的に駆動するものである。画素１１は、駆動基板２の表示領域Ｅ１内で、走査線１４と信号線１５が交差する部分に１つずつ設けられている。各々の画素１１には上記画素電極６を含む画素回路が設けられている。
【００１７】
画素回路は、例えば画素電極６、薄膜トランジスタＴｒ及び保持容量Ｃｓを用いて構成されている。画素電極６は、薄膜トランジスタＴｒのドレイン電極に接続されている。薄膜トランジスタＴｒのゲート電極は走査線１４に接続されている。薄膜トランジスタＴｒのソース電極は信号線１５に接続されている。
【００１８】
上記構成の画素回路においては、走査線駆動回路１２と信号線駆動回路１３の駆動により、薄膜トランジスタＴｒを介して信号線１５から書き込まれた映像信号が保持容量Ｃｓに保持されるとともに、そこに保持された信号量に応じた電圧が画素電極６に供給され、この電圧に応じて上記液晶層４を構成する液晶分子が傾斜して表示光の透過が制御される仕組みになっている。
【００１９】
なお、上記のような画素回路の構成は、あくまでも一例であり、必要に応じて画素回路内に容量素子を設けたり、さらに複数のトランジスタを設けたりして画素回路を構成してもよい。また、周辺領域Ｅ２には、画素回路の変更に応じて必要な駆動回路や素子を追加してもよい。
【００２０】
図３は表示パネルの表示領域における回路構成を示す図である。図示のように、駆動基板２には、画素１１とセンサ部１００とが設けられている。画素１１とセンサ部１００は、それぞれ上記表示領域Ｅ１に複数設けられるものである。また、複数の画素１１は、表示領域Ｅ１全体に渡ってマトリクス状に配置され、複数のセンサ部１００も、表示領域Ｅ１全体に渡ってマトリクス状に配置されるものである。センサ部１００は、画素１１に対応付けて表示領域Ｅ１に設けられている。具体的には、赤（Ｒ），緑（Ｇ），青（Ｂ）の各色成分に対応するサブ画素と１：１の対応関係でセンサ部１００を配置する場合が考えられる。また、ＲＧＢの３つのサブ画素を一つの組としたメイン画素と１：１の対応関係でセンサ部１１０を配置する場合も考えられる。また、複数個のメイン画素につき１個のセンサ部１００を対応付けて配置する場合も考えられる。また、センサ部１００に関しては、表示領域Ｅ１の全体ではなく、表示領域Ｅ１の一部（所定部位）に限定して設けてもよい。表示領域Ｅ１に画素１１とセンサ部１００の両方を設ける場合、画素１１は有効表示部に設け、センサ部１００は無効表示部に設けるようにする。有効表示部とは、液晶層４を用いて光の透過を制御することにより、画像の表示に寄与する部分をいう。無効表示部は、表示領域Ｅ１内で有効表示部を除く部分をいう。
【００２１】
センサ部１００は光センサ素子１０１を備えている。光センサ素子１０１は、上記薄膜トランジスタＴｒと並行した製造工程（詳細は後述）で駆動基板２に形成されるものである。光センサ素子１０１には、電源電圧ＶＤＤが供給されるようになっている。また、光センサ素子１０１には、リセット用のスイッチング素子１０２とコンデンサ（蓄積容量）１０３が接続されている。光センサ素子１０１は、光の入射（照射）によって電子正孔対を発生することにより、受光量に応じた光電流を生成するものである。この光電流は、光センサ素子１０１の受光信号としてセンサ外部に読み出される。また、光センサ素子１０１の受光信号（信号電荷）はコンデンサ１０３に蓄積される。スイッチング素子１０２は、コンデンサ１０３に蓄積された受光信号を所定のタイミングでリセットする。コンデンサ１０３に蓄積された受光信号は、読み出し用のスイッチング素子１０４がオンとなるタイミングで、バッファアンプ１０５を介して受光信号配線１０６に供給（読み出し）され、外部へ出力される。リセット用のスイッチング素子１０２のオン・オフ動作は、リセット制御線１０７により供給されるリセット信号により制御される。また、読み出し用のスイッチング素子１０４のオン・オフ動作は、読み出し制御線１０８により供給される読み出し信号により制御される。光センサ素子１０１の受光信号の読み出しは、例えば図４に示すように、表示パネルを構成する駆動基板２の周辺領域Ｅ２に設けられたセンサ読み出し用水平駆動回路１０９とセンサ読み出し用垂直駆動回路１１０によって行なわれる。
【００２２】
＜第１実施形態＞
図５は本発明の第１実施形態に係る液晶表示装置１の駆動基板２の主要部を示す断面図である。図示のように、駆動基板２のベースとなるガラス基板５上には、画素１１のスイッチング素子（薄膜トランジスタＴｒ）を構成する第１の素子形成部２１と、センサ部１００の光センサ素子１０１を構成する第２の素子形成部２２が設けられている。上記図１に示す液晶層４側からガラス基板５を平面視すると、第１の素子形成部２１は上記画素１１とともに表示領域Ｅ１に配置され、第２の素子形成部２２は、上記センサ部１００とともに表示領域Ｅ１に配置されている。ただし、これに限らず、第１の素子形成部２１は、表示領域Ｅ１と周辺領域Ｅ２の両方に配置してもよい。また、第２の素子形成部２２は、周辺領域Ｅ２に配置してもよいし、表示領域Ｅ１と周辺領域Ｅ２の両方に配置してもよい。図５においては、説明の便宜上、第１の素子形成部２１と第２の素子形成部２２を隣り合わせに横並びで表示しているが、特に、この並びに限定されるものではない。
【００２３】
第１の素子形成部２１は、ガラス基板５上に形成されたゲート電極２３と、このゲート電極２３にゲート絶縁膜２４を介して対向するチャネル層２５と、このチャネル層２５の両側に位置するソース２６及びドレイン２７とを含むものである。ゲート電極２３は、例えばクロム、モリブデン等の高融点金属を用いて形成されるものである。ゲート絶縁膜２４は、高い光透過性を有する膜（透明な絶縁膜）であって、例えば、シリコン窒化膜とシリコン酸化膜の２層構造になっている。
【００２４】
チャネル層２５は、「第１の活性層」として第１の素子形成部２１に設けられたものであり、ゲート絶縁膜２４をその下地層として、ゲート絶縁膜２４上に積層するように形成されている。チャネル層２５は、上述した第１の素子形成部２１の配置に対応して、表示領域Ｅ及び周辺領域Ｅ２のうち、少なくとも表示領域Ｅ１に配置されるものである。すなわち、チャネル層２５は、表示領域Ｅ１のみ、又は表示領域Ｅ１と周辺領域Ｅ２の両方に配置されるものである。チャネル層２５は、トランジスタＯＮ時にゲート電極２３に面する側でソース２６−ドレイン２７間にｎ型のチャネルを形成するものである。チャネル層２５は、例えば多結晶シリコンによって形成されている。
【００２５】
ソース２６及びドレイン２７は、ｎ+型不純物の拡散領域となっている。ソース２６は高濃度不純物領域２６Ｈと低濃度不純物領域２６Ｌとを有し、ドレイン２７も高濃度不純物領域２７Ｈと低濃度不純物領域２７Ｌとを有している。ソース２６の低濃度不純物領域２６Ｌはチャネル層２５に隣接し、ドレイン２７の低濃度不純物領域２７Ｌもチャネル層２５に隣接している。このようにチャネル層２５の両側に低濃度の不純物拡散領域を設けた構造は、ＬＤＤ(Lightly Doped Drain)構造と呼ばれている。
【００２６】
ソース２６の高濃度不純物領域２６Ｈはコンタクト用に低抵抗化された領域で、当該高濃度不純物領域２６Ｈにソース電極２８が接続されている。同様に、ドレイン２７の高濃度不純物領域２７Ｈはコンタクト用に低抵抗化された領域で、当該高濃度不純物領域２７Ｈにドレイン電極２９が接続されている。ソース電極２８及びドレイン電極２９は、それぞれ層間絶縁膜３０を貫通する状態で形成されている。層間絶縁膜３０は、高い光透過性を有する膜（透明な絶縁膜）であって、例えばシリコン酸化膜によって構成されている。
【００２７】
第２の素子形成部２２は、ガラス基板５上に形成されたゲート電極３３と、このゲート電極３３に上記ゲート絶縁膜２４を介して対向する光電変換層３５と、この光電変換層３５の両側に位置するソース３６及びドレイン３７とを含むものである。
【００２８】
光電変換層３５は、「第２の活性層」として第２の素子形成部２２に設けられたものである。光電変換層３５は、上述した第２の素子形成部２２の配置に対応して、表示領域Ｅ及び周辺領域Ｅ２のうち、少なくとも一方の領域に配置されるものである。すなわち、光電変換層３５は、表示領域Ｅ１のみ、周辺領域Ｅ２のみ、又はその両方の領域に配置されるものである。この光電変換層３５は、上記チャネル層２５と異なる材料でゲート絶縁膜２４上に形成されている。具体的には、例えば、非晶質シリコン（a-si）、非晶質ゲルマニウム（a-Ge）、非晶質シリコンゲルマニウム（a-SixGe1）、シリコンとゲルマニウムの積層層、又はそれらの結晶粒径をナノレベルまで微細化（微結晶化）した材料層などによって光電変換層３５が形成されている。また、場合によってカーボンを用いて光電変換層３５を形成していてもよい。
【００２９】
光電変換層３５は、ゲート電極３３の上方にソース３６及びドレイン３７の対向部分を一部被覆する状態で形成されている。光電変換層３５は、上記チャネル層２５よりも厚く形成されている。例えば、チャネル層２５の厚さをトランジスタのＯＦＦ電流や直列抵抗などの関係で５０ｎｍ以上、１００ｎｍ未満の範囲に設定するものとすると、光電変換層３５の厚さは、それよりも厚い１００ｎｍ以上に設定する。
【００３０】
ソース３６及びドレイン３７は、ｎ+型不純物の拡散領域となっている。ソース３６にはソース電極３８が接続され、ドレイン３７にはドレイン電極３９が接続されている。ソース電極３８及びドレイン電極３９は、それぞれ層間絶縁膜３０を貫通する状態で形成されている。
【００３１】
このように光電変換層３５をチャネル層２５と異なる材料で形成したり、光電変換層３５をチャネル層２５よりも厚く形成したりすることにより、光電変換層３５の光吸収率（特に、可視光や赤外光の吸収率）をチャネル層２５の光吸収率よりも高くしている。すなわち、チャネル層２５の形成材料よりも光吸収性の高い材料を用いて光電変換層３５を形成すれば、光電変換層３５の光吸収率がチャネル層２５の光吸収率よりも高くなる。また、仮に同じ形成材料であっても、光電変換層３５をチャネル層２５よりも厚く形成すれば、光電変換層３５の光吸収率がチャネル層２５の光吸収率よりも高くなる。つまり、光電変換層３５をチャネル層２５と同じ厚さ又はそれよりも薄く形成した場合は、光電変換層３５をチャネル層２５と異なる材料（光吸収性の高い材料）で形成することにより、光電変換層３５の光吸収率をチャネル層２５のそれよりも高くすることができる。また、光電変換層３５をチャネル層２５と同じ材料で形成した場合は、光電変換層３５の厚さをチャネル層２５の厚さよりも厚くすることにより、光電変換層３５の光吸収率をチャネル層２５のそれよりも高くすることができる。さらに、光電変換層３５をチャネル層２５よりも光吸収性の高い材料で形成し、かつ光電変換層３５をチャネル層２５よりも厚く形成することにより、チャネル層２５に比較して、光電変換層３５の光吸収率を、より一層高くすることができる。
【００３２】
これにより、第２の素子形成部２２を光センサ素子として機能させる場合に、光電変換層３５への光の入射によって発生する電子−正孔対の数が増加する。このため、第１の素子形成部２１と同じ材料及び厚さで光電変換層を形成する場合に比較して、より大きな光電流が得られる。その結果、画素１１のスイッチング素子となる薄膜トランジスタＴｒに影響を与えることなく、光センサ素子の感度を高めることができる。
【００３３】
図６及び図７は本発明の第１実施形態に係る液晶表示装置の製造方法を示す図である。まず、図６（Ａ）に示すように、上記複数の画素１１をマトリクス状に形成するためのガラス基板５上にゲート電極２３，３３及びゲート絶縁膜２４を形成した後、ゲート絶縁膜２４を覆う状態で非晶質シリコンからなる半導体膜３１を形成する。ゲート絶縁膜２４は、例えばＰＥＣＶＤ(plasma enhanced chemical vapor deposition)法などにより、ガラス基板５上にシリコン窒化膜とシリコン酸化膜を順に成膜することで形成する。半導体膜３１は、上記第１の素子形成部２１と第２の素子形成部２２にわたってガラス基板５上に形成する。
【００３４】
次に、図６（Ｂ）に示すように、レーザーアニールによって上記非晶質の半導体膜３１を多結晶化することにより、多結晶シリコンからなる半導体膜３２を得る。この段階でガラス基板５上に多結晶の半導体膜３２が形成された状態となる。
【００３５】
次に、図６（Ｃ）に示すように、多結晶の半導体膜３２に対して、ゲート電極２３上でチャネル層２５を構成する多結晶シリコン部分を除いた領域に、例えばイオン打ち込み、イオン注入又はプラズマ注入などで不純物を導入することにより、上記半導体膜３２を、多結晶シリコン領域３２Ｐと、高濃度不純物領域３２Ｈと、低濃度不純物領域３２Ｌに区分する。
【００３６】
次に、図６（Ｄ）に示すように、上記第１の素子形成部２１と第２の素子形成部２２に対応する部分で、ウェットエッチング又はドライエッチングによって半導体膜３２を島状に分離することにより、上記第１の素子形成部２１に含まれるゲート電極２３側にチャネル層２５とソース２６とドレイン２７を形成し、上記第２の素子形成部２２に含まれるゲート電極３３側にソース３６とドレイン３７を形成する。このとき、ソース２６は高濃度不純物領域２６Ｈと低濃度不純物領域２６Ｌに区分され、ドレイン２７も高濃度不純物領域２７Ｈと低濃度不純物領域２７Ｌに区分される。また、ゲート電極３３上では、活性層（光電変換層）に相当する部分（トランジスタの構造的にはチャネル層に相当する部分）の半導体膜３２を除去することにより、ソース３６とドレイン３７の間でゲート絶縁膜２４の表面を露出させる。
【００３７】
次に、図７（Ａ）に示すように、ゲート電極３３上で半導体膜３２を除去した部分（活性層相当部）に、例えばインクジェット成膜法等の印刷法、レーザＣＶＤ等の光ＣＶＤ法又はスタンピング法などの選択的膜形成法によって光電変換層３５を形成する。インクジェット成膜法や光ＣＶＤ法では、膜厚を任意に制御することができる。このため、ここでは上記半導体膜３２よりも膜厚を厚くして光電変換層３５を形成する。
【００３８】
次に、図７（Ｂ）に示すように、チャネル層２５、ソース２６及びドレイン２７と、光電変換層３５、ソース３６及びドレイン３７とを覆う状態で、ガラス基板５上に層間絶縁膜３０を形成する。
【００３９】
次に、図７（Ｃ）に示すように、チャネル層２５の両側でソース２６の高濃度不純物領域２６Ｈに通じるコンタクトホールとドレイン２７の高濃度不純物領域２７Ｈに通じるコンタクトホールを形成し、これらのコンタクトホールを配線材料で埋め込む状態で層間絶縁膜３０にソース電極２８とドレイン電極２９を形成する。また、これと並行して、光電変換層３５の両側でソース３６に通じるコンタクトホールとドレイン３７に通じるコンタクトホールを形成し、これらのコンタクトホールを配線材料で埋め込む状態でソース電極３８とドレイン電極３９を形成する。
【００４０】
以上の製造方法により、チャネル層２５を含むスイッチング素子（薄膜トランジスタ）と光電変換層３５を含む光センサ素子を同一のガラス基板５上に形成することができる。また、第１の素子形成部２１で画素のスイッチング素子（薄膜トランジスタ）を構成するチャネル層２５と、第２の素子形成部２２で光センサ素子を構成する光電変換層３５を、それぞれ異なる材料及び厚さで形成することができる。
【００４１】
ちなみに、スイッチング素子を構成するチャネル層２５と光センサ素子を構成する光電変換層３５を、それぞれＰＥＣＶＤ法やスパッタ法などで別々に成膜した場合は、活性層相当部以外の不要な箇所にも成膜されるため、成膜後にエッチングなどで不要な部分を除去する必要がある。このため、工程が非常に複雑になる。また、エッチングで素子にダメージを与えたり、パーティクルが増えたりする恐れもある。これに対して、上述のように第２の素子形成部２２で活性層相当部に選択的膜形成法によって光電変換層３５を形成すれば、そうした問題を回避することができる。
【００４２】
＜第２実施形態＞
図８は本発明の第２実施形態に係る液晶表示装置１の駆動基板２の主要部を示す断面図である。この第２実施形態においては、上記第１実施形態と比較して、特に、第２の素子形成部２２のゲート電極３３上に光反射膜４０を設けた点が異なる。光反射膜４０は、外光が入射する側と反対側で光電変換層３５に最も近接して対向配置されるゲート電極３３の表面に形成されている。また光反射膜４０は、少なくともゲート電極３３よりも光の反射率が高い材料、例えば銀などの金属材料を用いて形成されている。
【００４３】
このようにゲート電極３３を覆うように光反射膜４０を設けることにより、外部から入射して光電変換層３５を透過した光が、光反射膜４０で効率良く反射し、この反射光が戻り光となって再び光電変換層３５に入射するようになる。このため、外部からの光が光電変換層３５に入射する回数が増える。その結果、光電変換層３５で発生する電子−正孔対の数が増加し、光センサ素子としての感度が向上する。
【００４４】
図９〜図１１は本発明の第２実施形態に係る液晶表示装置の製造方法を示す図である。まず、図９（Ａ）に示すように、上記複数の画素１１をマトリクス状に形成するためのガラス基板５上にゲート電極２３，３３を形成する。その後、一方のゲート電極３３上に、当該ゲート電極３３を覆う状態で、例えばインクジェット成膜法により銀を選択的に成膜することにより、光反射膜４０を形成する。
【００４５】
次に、図９（Ｂ）に示すように、ゲート電極２３とゲート電極３３上の光反射膜４０を覆う状態で、例えばＰＥＣＶＤ(plasma enhanced chemical vapor deposition)法などにより、ガラス基板５上にシリコン窒化膜とシリコン酸化膜を順に成膜してゲート絶縁膜２４を形成する。
【００４６】
次に、図９（Ｃ）に示すように、ＰＥＣＶＤ法などにより、ゲート絶縁膜２４を覆う状態で非晶質シリコンからなる半導体膜３１を形成する。半導体膜３１は、上記第１の素子形成部２１と第２の素子形成部２２にわたってガラス基板５上に形成する。
【００４７】
次に、図１０（Ａ）に示すように、レーザーアニールによって上記非晶質の半導体膜３１を多結晶化することにより、多結晶シリコンからなる半導体膜３２を得る。この段階でガラス基板５上に多結晶の半導体膜３２が形成された状態となる。
【００４８】
次に、図１０（Ｂ）に示すように、多結晶の半導体膜３２に対して、ゲート電極２３上でチャネル層２５を構成する多結晶シリコン部分を除いた領域に、例えばイオン打ち込み、イオン注入又はプラズマ注入などで不純物を導入することにより、上記半導体膜３２を、多結晶シリコン領域３２Ｐと、高濃度不純物領域３２Ｈと、低濃度不純物領域３２Ｌに区分する。このとき、イオン注入等を行なう前に、半導体層３２を保護する目的で酸化物などをスパッタ法で形成してもよい。
【００４９】
次に、図１０（Ｃ）に示すように、上記第１の素子形成部２１と第２の素子形成部２２に対応する部分で、ウェットエッチング又はドライエッチングによって半導体膜３２を島状に分離することにより、上記第１の素子形成部２１に含まれるゲート電極２３側にソース２６とドレイン２７を形成し、上記第２の素子形成部２２に含まれるゲート電極３３側にソース３６とドレイン３７を形成する。このとき、ソース２６は高濃度不純物領域２６Ｈと低濃度不純物領域２６Ｌに区分され、ドレイン２７も高濃度不純物領域２７Ｈと低濃度不純物領域２７Ｌに区分される。また、ゲート電極３３（光反射膜４０）上では、活性層（光電変換層）に相当する部分の半導体膜３２を除去することにより、ソース３６とドレイン３７の間でゲート絶縁膜２４を露出させる。
【００５０】
次に、図１１（Ａ）に示すように、ゲート電極３３（光反射膜４０）上で半導体膜３２を除去した部分に、例えばインクジェット成膜法等の印刷法、レーザＣＶＤ等の光ＣＶＤ法又はスタンピング法などの選択的膜形成法によって光電変換層３５を形成する。インクジェット成膜法や光ＣＶＤ法では、膜厚を任意に制御することができる。このため、ここでは上記半導体膜３２よりも膜厚を厚くして光電変換層３５を形成する。
【００５１】
次に、図１１（Ｂ）に示すように、チャネル層２５、ソース２６及びドレイン２７と、光電変換層３５、ソース３６及びドレイン３７とを覆う状態で、ガラス基板５上に層間絶縁膜３０を形成する。
【００５２】
次に、図１１（Ｃ）に示すように、チャネル層２５の両側でソース２６の高濃度不純物領域２６Ｈに通じるコンタクトホールとドレイン２７の高濃度不純物領域２７Ｈに通じるコンタクトホールを形成し、これらのコンタクトホールを配線材料で埋め込む状態で層間絶縁膜３０にソース電極２８とドレイン電極２９を形成する。また、それと並行して、光電変換層３５の両側でソース３６に通じるコンタクトホールとドレイン３７に通じるコンタクトホールを形成し、これらのコンタクトホールを配線材料で埋め込む状態でソース電極３８とドレイン電極３９を形成する。
【００５３】
以上の製造方法により、チャネル層２５を含むスイッチング素子（薄膜トランジスタ）と光電変換層３５を含む光センサ素子を同一のガラス基板５上に形成することができる。また、第１の素子形成部２１で画素のスイッチング素子（薄膜トランジスタ）を構成するチャネル層２５と、第２の素子形成部２２で光センサ素子を構成する光電変換層３５を、それぞれ異なる材料及び厚さで形成することができる。さらに、第２の素子形成部２２では、ゲート電極３３上に光反射膜４０を設けることができる。
【００５４】
＜第３実施形態＞
図１２は本発明の第３実施形態に係る液晶表示装置１の駆動基板２の主要部を示す断面図である。この第３実施形態においては、上記第１実施形態と比較して、特に、透明ＬＣＤ(Liquid Crystal Display)を実現するために、第１の素子形成部２１のゲート電極２３を透明電極とした点と、ソース２６，３６及びドレイン２７，３７をそれぞれ透明導電膜で形成した点と、ソース電極２８，３８及びドレイン電極２９，３９をそれぞれ透明電極とした点と、チャネル層２５を透明な半導体膜で形成した点と、ゲート電極３３を金属遮蔽電極とした点と、第２の素子形成部２２を周辺領域Ｅ２だけに配置する点が異なる。
【００５５】
ゲート電極２３は、例えばITOなどの透明導電材料を用いて形成されている。ソース２６，３６及びドレイン２７，３７の各々は、例えばＩＴＯ(Indium Tin Oxide)、ＺｎＯ（酸化亜鉛）、ＦＺＯ（フッ素含有ＺｎＯ）、ＧＺＯ（ガリウム含有ＺｎＯ）、ＦＧＺＯ（フッ素・ガリウム含有ＺｎＯ）、ＡＺＯ（アルミニウム含有ＺｎＯ）などの透明導電材料を用いて形成されている。
【００５６】
ソース電極２８，３８及びドレイン電極２９，３９の各々は、例えばTI/Al/TIを用いて形成されている。チャネル層２５は、例えばInGaZnO及びIZOを用いて形成されている。ゲート電極３３は、例えば銀を用いて形成されている。
【００５７】
このように第３実施形態に係る液晶表示装置１では、第１の素子形成部２１のチャネル層２５を透明な酸化物半導体で形成する一方、第２の素子形成部２２の光電変換層３５をそれよりも光吸収性の高い材料（非晶質シリコン等）で厚く形成することにより、光電変換層３５の光吸収率（特に、可視光や赤外光の吸収率）をチャネル層２５の光吸収率よりも高くしている。
【００５８】
これにより、第２の素子形成部２２を光センサ素子として機能させる場合に、光電変換層３５への光の入射によって発生する電子−正孔対の数が増加する。このため、第１の素子形成部２１と同じ材料及び厚さで光電変換層を形成する場合に比較して、より大きな光電流が得られる。その結果、画素１１のスイッチング素子となる薄膜トランジスタＴｒに影響を与えることなく、光センサ素子の感度を高めることができる。
【００５９】
また、ゲート電極３３を金属遮蔽電極で形成しているため、図示しないバックライトから入射する光（以下、「バックライト光」と記す）がゲート電極３３によって遮蔽される。このため、光電変換層３５に対するバックライト光の入射をゲート電極３３で防止することができる。また、ゲート電極３３を形成する銀は、高い光反射率を有するため、外部から入射して光電変換層３５を透過した光がゲート電極３３で反射し、この反射光が戻り光となって再び光電変換層３５に入射するようになる。このため、上記第２実施形態と同様の原理で、光センサ素子としての感度が向上する。
【００６０】
また、第３実施形態に係る液晶表示装置１においては、表示領域Ｅ１に配置される第１の素子形成部２１全体が光を透過するようになるため、非駆動時には表示領域Ｅ１を透明な状態とし、駆動時には表示領域Ｅ１に画像を表示させることができる。また、第２の素子形成部２２のゲート電極３３は光を遮蔽し、光電変換層３５は光の一部を吸収するものの、表示パネルの面内で第２の素子形成部２２を周辺領域Ｅ２の目立たない端の位置（例えば、表示パネルの四隅）に配置すれば、表示パネルの透明性を損なうことがない。
【００６１】
図１３及び図１４は本発明の第３実施形態に係る液晶表示装置の製造方法を示す図である。まず、図１３（Ａ）に示すように、上記複数の画素１１をマトリクス状に形成するためのガラス基板５上に透明なゲート電極２３を形成する。
【００６２】
次に、図１３（Ｂ）に示すように、ガラス基板５上に遮光性を有するゲート電極３３を形成する。このゲート電極３３は、例えば銀を成膜材料としたインクジェット成膜法により形成する。
【００６３】
次に、図１３（Ｃ）に示すように、ゲート電極２３，３３を覆う状態で、例えばＰＥＣＶＤ法、スパッタ法、塗布法などにより、ガラス基板５上にシリコン窒化膜とシリコン酸化膜とを順に成膜してゲート絶縁膜２４を形成する。
【００６４】
次に、図１３（Ｄ）に示すように、ゲート絶縁膜２４を覆う状態で、スパッタ法や塗布法などにより、ガラス基板５上に透明導電膜４１を形成する。透明導電膜４１は、上記第１の素子形成部２１と第２の素子形成部２２にわたってガラス基板５上に形成する。
【００６５】
次に、図１３（Ｅ）に示すように、上記第１の素子形成部２１と第２の素子形成部２２に対応する部分で、ウェットエッチング又はドライエッチングによって透明導電膜４１を島状に分離することにより、上記第１の素子形成部２１に含まれるゲート電極２３側にソース２６とドレイン２７を形成するとともに、上記第２の素子形成部２２に含まれるゲート電極３３側にソース３６とドレイン３７を形成する。また、ゲート電極２３上では、活性層（チャネル層）に相当する部分の透明導電膜４１を除去することにより、ソース２６とドレイン２７の間でゲート絶縁膜２４の表面を露出させ、ゲート電極３３上では、活性層（光電変換層）に相当する部分の透明導電膜４１を除去することにより、ソース３６とドレイン３７の間でゲート絶縁膜２４の表面を露出させる。
【００６６】
次に、図１４（Ａ）に示すように、ゲート電極２３上で透明導電膜４１を除去した部分に、例えばＰＥＣＶＤ法、スパッタ法、蒸着法又は塗布法などで透明な半導体膜からなるチャネル層２５を形成する。透明な半導体膜は、例えば透明酸化物半導体又は有機物半導体によって形成する。また、その前に又はその後に、ゲート電極３３上で透明導電膜４１を除去した部分に、例えばインクジェット成膜法等の印刷法、レーザＣＶＤ等の光ＣＶＤ法又はスタンピング法などの選択的膜形成法によって光電変換層３５を形成する。光電変換層３５は、光の吸収作用を得るために非透明な半導体膜（例えば、シリコン膜）によって形成する。インクジェット成膜法や光ＣＶＤ法では、膜厚を任意に制御することができる。このため、ここではチャネル層２５よりも膜厚を厚くして光電変換層３５を形成する。
【００６７】
次に、図１４（Ｂ）に示すように、チャネル層２５、ソース２６及びドレイン２７と、光電変換層３５、ソース３６及びドレイン３７とを覆う状態で、ガラス基板５上に層間絶縁膜３０を形成する。
【００６８】
次に、図１４（Ｃ）に示すように、チャネル層２５の両側でソース２６に通じるコンタクトホールとドレイン２７に通じるコンタクトホールを形成し、これらのコンタクトホールを配線材料で埋め込む状態で層間絶縁膜３０にソース電極２８とドレイン電極２９を形成する。また、それと並行して、光電変換層３５の両側でソース３６に通じるコンタクトホールとドレイン３７に通じるコンタクトホールを形成し、これらのコンタクトホールを配線材料で埋め込む状態でソース電極３８とドレイン電極３９を形成する。
【００６９】
以上の製造方法により、チャネル層２５を含むスイッチング素子（薄膜トランジスタ）と光電変換層３５を含む光センサ素子を同一のガラス基板５上に形成することができる。また、第１の素子形成部２１で画素のスイッチング素子（薄膜トランジスタ）を構成するチャネル層２５と、第２の素子形成部２２で光センサ素子を構成する光電変換層３５を、それぞれ異なる材料及び厚さで形成することができる。
【００７０】
このため、光電変換層３５の形成材料を任意に選ぶことができる。また、画素のスイッチング素子を構成するチャネル層２５は、光を透過する、透明な半導体膜で形成し、光センサ素子を構成する光電変換層３５は、光を吸収する、非透明な半導体膜で形成することができる。さらに、第２の素子形成部２２では、バックライトからの光が光電変換層３５に入射しないように遮蔽する機能と、外部からの光を光電変換層３５に戻すように反射させる機能とを兼ね備えるゲート電極３３を形成することができる。
【００７１】
＜第４実施形態＞
図１５は本発明の第４実施形態に係る液晶表示装置１の駆動基板２の主要部を示す断面図である。この第４実施形態においては、上記第１実施形態と比較して、特に、第２の素子形成部２２の構成が異なる。すなわち、第２の素子形成部２２において、光電変換層３５は、第１層３５Ａとその上に積層された第２層３５Ｂとを含む２層の積層構造になっている。第１層３５Ａ及び第２層３５Ｂは、それぞれ同一の元素（本形態例ではシリコン）を用いて形成されている。ここでは一例として、光電変換層３５を２層の積層構造としているが、これに限らず、３層以上の積層構造で光電変換層３５を形成してもよい。光電変換層３５の積層数は、成膜工程の工程数によって規定されるものとする。このため、例えば、２回の成膜工程によって光電変換層３５を形成した場合は、光電変換層３５の積層数が２層となる。第１の素子形成部２１には、チャネル層２３とソース／ドレイン２６，２７を覆う状態でマスク層５１が形成され、第２の素子形成部２２には、ソース／ドレイン３６，３７を覆う状態でマスク層５１が形成されている。マスク層５１は、後述する製造方法で光電変換層３５を積層構造とするために形成されるものである。さらに、第２の素子形成部２２において、ソース３６は、高濃度不純物領域３６Ｈと低濃度不純物領域３６Ｌとを有するＬＤＤ構造になっており、ドレイン３７は、ｐ+型不純物の拡散領域となっている。
【００７２】
図１６〜図１８は本発明の第４実施形態に係る液晶表示装置の製造方法を示す図である。まず、図１６（Ａ）に示すように、上記複数の画素１１をマトリクス状に形成するためのガラス基板５上にゲート電極２３，３３及びゲート絶縁膜２４を形成した後、ゲート絶縁膜２４を覆う状態で非晶質シリコンからなる半導体膜３１を形成する。ゲート絶縁膜２４は、例えばＰＥＣＶＤ(plasma enhanced chemical vapor deposition)法などにより、ガラス基板５上にシリコン窒化膜とシリコン酸化膜を順に成膜することで形成する。半導体膜３１は、「第１半導体膜」に相当するもので、上記第１の素子形成部２１と第２の素子形成部２２にわたってガラス基板５上に形成する。
【００７３】
次に、図１６（Ｂ）に示すように、レーザーアニールによって上記非晶質の半導体膜３１を多結晶化することにより、多結晶シリコンからなる半導体膜３２を得る。この段階でガラス基板５上に多結晶の半導体膜３２が形成された状態となる。
【００７４】
次に、図１６（Ｃ）に示すように、ガラス基板５上に半導体膜３２を覆う状態でマスク層５１を形成する。マスク層５１は、例えばシリコン酸化膜によって形成する。このマスク層５１により後工程におけるフォトレジストや水などから半導体層を保護すると共に、イオンの加速電圧を制御することでマスク層５１を介してイオン注入することができる。
【００７５】
次に、図１７（Ａ）に示すように、多結晶の半導体膜３２に対して、ゲート電極２３上でチャネル層２５を構成する多結晶シリコン部分とゲート電極３３上で光電変換層３５を構成する多結晶シリコン部分を除いた領域に、それぞれ不純物を導入する。不純物の導入は、例えばイオン打ち込み、イオン注入又はプラズマ注入などで行なう。これにより、第１の素子形成部２１において、上記半導体膜３２を、多結晶シリコン領域３２Ｐと、ｎ+型の高濃度不純物領域３２Ｈと、ｎ+型の低濃度不純物領域３２Ｌに区分する。また、第２の素子形成部２２において、上記半導体膜３２を、多結晶シリコン領域３２Ｐと、ｎ+型の高濃度不純物領域３２Ｈと、ｎ+型の低濃度不純物領域３２Ｌと、ｐ+型の高濃度不純物領域３２Ｍに区分する。
【００７６】
次に、図１７（Ｂ）に示すように、第２の素子形成部２２において、マスク層５１を部分的に除去することにより、多結晶シリコン領域３２Ｐの表面（上面）を露出させる。マスク層５１の除去は、例えばエッチングによって行なう。
【００７７】
次に、図１７（Ｃ）に示すように、第２の素子形成部２において、マスク層５１を除去した部分に、多結晶シリコン領域３２Ｐと同一の元素（本形態例ではシリコン）を用いて半導体膜５２を形成する。半導体膜５２は、「第２半導体膜」に相当するもので、例えば、多結晶シリコン、非晶質シリコン、結晶粒子径がナノオーダーのナノ−シリコン、結晶粒子径がミクロンオーダーのμ−シリコンなどによって形成される。半導体膜５２の形成は、例えば、熱ＣＶＤ法、反応性熱ＣＶＤ法、ＰＥＣＶＤ法、反応性ＰＥＣＶＤ法、スパッタ法、光ＣＶＤ法、ＰＬＤ(pulse laser deposition)法、溶剤印刷法などで行なう。この場合、半導体膜５２となるシリコン膜は、マスク層５１を除去した部分で露出している多結晶シリコン領域３２Ｐの表面で選択的に成長する。このため、シリコンによって形成されている多結晶シリコン領域３２Ｐの上に、それと同じシリコンによって半導体膜５２が形成されることになる。したがって、多結晶シリコン領域３２Ｐを構成している下地の多結晶シリコンが核になって、半導体膜５２を構成するシリコン膜が成長する。このため、核となる多結晶シリコンがないまま、シリコン膜を熱ＣＶＤ法等により形成する場合に比較して、膜の成長速度を速めることができる。また、プロセス条件等を適宜制御することにより、レーザーアニール等を行なわなくても、結晶性を有する良質のシリコン膜（マイクロクリスタルシリコン膜）を形成することが可能となる。
【００７８】
なお、半導体膜５２を形成する前に、結晶を高めるために、酸化処理によって多結晶シリコン領域３２Ｐ表面の自然酸化膜を除去した後、ニッケル、金などのcatalystsを、光が透過する程度に薄く成膜してもよい。
【００７９】
次に、図１８（Ａ）に示すように、上記第１の素子形成部２１と第２の素子形成部２２に対応する部分で、ウェットエッチング又はドライエッチングによって半導体膜３２とこれを覆うマスク層５１を島状に分離する。これにより、上記第１の素子形成部２１にチャネル層２５を形成し、上記第２の素子形成部２２に光電変換層３５を形成する。また、上記第１の素子形成部２１に含まれるゲート電極２３側にソース２６とドレイン２７を形成し、上記第２の素子形成部２２に含まれるゲート電極３３側にソース３６とドレイン３７を形成する。このとき、第１の素子形成部２１において、多結晶シリコン領域３２Ｐはチャネル層２５となり、第２の素子形成部２２において、多結晶シリコン領域３２Ｐと半導体膜５２はそれぞれ第１層３５Ａと第２層３５Ｂとなり、それらの積層部分が光電変換層３５となる。また、第１の素子形成部２１において、ソース２６は、ｎ+型の高濃度不純物領域２６Ｈと低濃度不純物領域２６Ｌに区分され、ドレイン２７も、ｎ+型の高濃度不純物領域２７Ｈと低濃度不純物領域２７Ｌに区分される。また、第２の素子形成部２２において、ソース３６は、ｎ+型の高濃度不純物領域３６Ｈと低濃度不純物領域３６Ｌに区分され、ドレイ３７は、ｐ+型の高濃度不純物領域となる。
【００８０】
次に、図１８（Ｂ）に示すように、チャネル層２５、ソース２６及びドレイン２７と、光電変換層３５、ソース３６及びドレイン３７とを覆う状態で、ガラス基板５上に層間絶縁膜３０を形成する。
【００８１】
次に、図１８（Ｃ）に示すように、チャネル層２５の両側でソース２６の高濃度不純物領域２６Ｈに通じるコンタクトホールとドレイン２７の高濃度不純物領域２７Ｈに通じるコンタクトホールを形成する。そして、これらのコンタクトホールを配線材料で埋め込む状態で層間絶縁膜３０にソース電極２８とドレイン電極２９を形成する。また、それと並行して、光電変換層３５の両側でソース３６の高濃度不純物領域３６Ｈに通じるコンタクトホールとドレイン３７に通じるコンタクトホールを形成する。そして、これらのコンタクトホールを配線材料で埋め込む状態でソース電極３８とドレイン電極３９を形成する。
【００８２】
以上の製造方法により、チャネル層２５を含むスイッチング素子（薄膜トランジスタ）と光電変換層３５を含む光センサ素子を同一のガラス基板５上に形成することができる。また、光センサ素子の光電変換層３５を、それぞれ同一元素となるシリコンを含む第１層３５Ａと第２層３５Ｂの積層構造で形成することができる。また、光電変換層３５の第１層３５Ａは、チャネル層２５と同一工程で形成される層、つまりチャネル層２５と同じ厚さの層となる。このため、第１層３５Ａの上に第２層３５Ｂを積層することで、光電変換層３５をチャネル層２５よりも厚く形成することができる。
【００８３】
なお、上記第４実施形態においては、第２の素子形成部２２でソース３６をＬＤＤ構造とし、ドレイン３７をｐ+型の高濃度不純物領域としたが、これに限らず、ソース３６をｐ+型の高濃度不純物領域とし、ドレイン３７をＬＤＤ構造としてもよい。
【００８４】
＜第５実施形態＞
図１９は本発明の第５実施形態に係る液晶表示装置１の駆動基板２の主要部を示す断面図である。この第５実施形態においては、上記第４実施形態と比較して、特に、第２の素子形成部２２のソース３６が、ＬＤＤ構造ではなく、ｐ+型不純物の拡散領域となっている点が異なる。
【００８５】
図２０〜図２２は本発明の第５実施形態に係る液晶表示装置の製造方法を示す図である。まず、図２０（Ａ）に示すように、上記複数の画素１１をマトリクス状に形成するためのガラス基板５上にゲート電極２３，３３及びゲート絶縁膜２４を形成した後、ゲート絶縁膜２４を覆う状態で非晶質シリコンからなる半導体膜３１を形成する。半導体膜３１は、上記第１の素子形成部２１と第２の素子形成部２２にわたってガラス基板５上に形成する。
【００８６】
次に、図２０（Ｂ）に示すように、レーザーアニールによって上記非晶質の半導体膜３１を多結晶化することにより、多結晶シリコンからなる半導体膜３２を得る。
【００８７】
次に、図２０（Ｃ）に示すように、ガラス基板５上に半導体膜３２を覆う状態でマスク層５１を形成する。ここまでの工程は、上記４実施形態の場合と同様である。
【００８８】
次に、図２１（Ａ）に示すように、多結晶の半導体膜３２に対して、ゲート電極２３上でチャネル層２５を構成する多結晶シリコン部分とゲート電極３３上で光電変換層３５を構成する多結晶シリコン部分を除いた領域に、それぞれ不純物を導入する。不純物の導入は、例えばイオン打ち込み、イオン注入又はプラズマ注入などで行なう。これにより、第１の素子形成部２１において、上記半導体膜３２を、多結晶シリコン領域３２Ｐと、ｎ+型の高濃度不純物領域３２Ｈと、ｎ+型の低濃度不純物領域３２Ｌに区分する。また、第２の素子形成部２２において、上記半導体膜３２を、多結晶シリコン領域３２Ｐと、ｎ+型の高濃度不純物領域３２Ｈ、ｐ+型の高濃度不純物領域３２Ｍに区分する。
【００８９】
次に、図２１（Ｂ）に示すように、第２の素子形成部２２において、マスク層５１を部分的に除去することにより、多結晶シリコン領域３２Ｐの表面（上面）を露出させる。
【００９０】
次に、図２１（Ｃ）に示すように、第２の素子形成部２において、マスク層５１を除去した部分に、多結晶シリコン領域３２Ｐと同一の元素（本形態例ではシリコン）を用いて半導体膜５２を形成する。半導体膜５２の形成手法に関しては、上記第４実施形態の場合と同様である。
【００９１】
次に、図２２（Ａ）に示すように、上記第１の素子形成部２１と第２の素子形成部２２に対応する部分で、ウェットエッチング又はドライエッチングによって半導体膜３２とこれを覆うマスク層５１を島状に分離する。これにより、上記第１の素子形成部２１にチャネル層２５を形成し、上記第２の素子形成部２２に光電変換層３５を形成する。また、上記第１の素子形成部２１に含まれるゲート電極２３側にソース２６とドレイン２７を形成し、上記第２の素子形成部２２に含まれるゲート電極３３側にソース３６とドレイン３７を形成する。このとき、第１の素子形成部２１において、多結晶シリコン領域３２Ｐはチャネル層２５となり、第２の素子形成部２２において、多結晶シリコン領域３２Ｐと半導体膜５２はそれぞれ第１層３５Ａと第２層３５Ｂとなり、それらの積層部分が光電変換層３５となる。また、第１の素子形成部２１において、ソース２６は、ｎ+型の高濃度不純物領域２６Ｈと低濃度不純物領域２６Ｌに区分され、ドレイン２７も、ｎ+型の高濃度不純物領域２７Ｈと低濃度不純物領域２７Ｌに区分される。また、第２の素子形成部２２において、ソース３６は、ｎ+型の高濃度不純物領域となり、ドレイ３７は、ｐ+型の高度不純物領域となる。
【００９２】
次に、図２２（Ｂ）に示すように、チャネル層２５、ソース２６及びドレイン２７と、光電変換層３５、ソース３６及びドレイン３７とを覆う状態で、ガラス基板５上に層間絶縁膜３０を形成する。
【００９３】
次に、図２２（Ｃ）に示すように、チャネル層２５の両側でソース２６の高濃度不純物領域２６Ｈに通じるコンタクトホールとドレイン２７の高濃度不純物領域２７Ｈに通じるコンタクトホールを形成する。そして、これらのコンタクトホールを配線材料で埋め込む状態で層間絶縁膜３０にソース電極２８とドレイン電極２９を形成する。また、それと並行して、光電変換層３５の両側でソース３６に通じるコンタクトホールとドレイン３７に通じるコンタクトホールを形成する。そして、これらのコンタクトホールを配線材料で埋め込む状態でソース電極３８とドレイン電極３９を形成する。
【００９４】
以上の製造方法により、上記図１９に示す構成の駆動基板２が得られる。なお、第５実施形態においては、第２の素子形成部２２でソース３６をｎ+型の高濃度不純物領域とし、ドレイン３７をｐ+型の高濃度不純物領域としたが、これに限らない。すなわち、ソース３６をｐ+型の高濃度不純物領域とし、ドレイン３７をｎ+型の高濃度不純物領域としてもよい。
【００９５】
＜第６実施形態＞
図２３は本発明の第６実施形態に係る液晶表示装置１の駆動基板２の主要部を示す断面図である。この第６実施形態においては、上記第５実施形態と比較して、特に、第２の素子形成部２２のソース／ドレイン３６，３７が、共にｎ+型不純物の拡散領域となっている点が異なる。
【００９６】
図２４〜図２５は本発明の第１実施形態に係る液晶表示装置の製造方法を示す図である。まず、図２４（Ａ）に示すように、上記複数の画素１１をマトリクス状に形成するためのガラス基板５上にゲート電極２３，３３及びゲート絶縁膜２４を形成した後、ゲート絶縁膜２４を覆う状態で非晶質シリコンからなる半導体膜３１を形成する。半導体膜３１は、上記第１の素子形成部２１と第２の素子形成部２２にわたってガラス基板５上に形成する。
【００９７】
次に、図２４（Ｂ）に示すように、レーザーアニールによって上記非晶質の半導体膜３１を多結晶化することにより、多結晶シリコンからなる半導体膜３２を得る。
【００９８】
次に、図２４（Ｃ）に示すように、ガラス基板５上に半導体膜３２を覆う状態でマスク層５２を形成する。ここまでの工程は、上記４実施形態の場合と同様である。
【００９９】
次に、図２５（Ａ）に示すように、多結晶の半導体膜３２に対して、ゲート電極２３上でチャネル層２５を構成する多結晶シリコン部分とゲート電極３３上で光電変換層３５を構成する多結晶シリコン部分を除いた領域に、それぞれ不純物を導入する。不純物の導入は、例えばイオン打ち込み、イオン注入又はプラズマ注入などで行なう。これにより、第１の素子形成部２１において、上記半導体膜３２を、多結晶シリコン領域３２Ｐと、ｎ+型の高濃度不純物領域３２Ｈと、ｎ+型の低濃度不純物領域３２Ｌに区分する。また、第２の素子形成部２２において、上記半導体膜３２を、多結晶シリコン領域３２Ｐと、ｎ+型の高濃度不純物領域３２Ｈに区分する。
【０１００】
次に、図２５（Ｂ）に示すように、第２の素子形成部２２において、マスク層５１を部分的に除去することにより、多結晶シリコン領域３２Ｐの表面（上面）を露出させる。
【０１０１】
次に、図２５（Ｃ）に示すように、第２の素子形成部２において、マスク層５１を除去した部分に、多結晶シリコン領域３２Ｐと同一の元素（本形態例ではシリコン元素）を用いて半導体膜５２を形成する。半導体膜５２の形成手法に関しては、上記第４実施形態の場合と同様である。
【０１０２】
次に、図２６（Ａ）に示すように、上記第１の素子形成部２１と第２の素子形成部２２に対応する部分で、ウェットエッチング又はドライエッチングによって半導体膜３２とこれを覆うマスク層５１を島状に分離する。これにより、上記第１の素子形成部２１にチャネル層２５を形成し、上記第２の素子形成部２２に光電変換層３５を形成する。また、上記第１の素子形成部２１に含まれるゲート電極２３側にソース２６とドレイン２７を形成し、上記第２の素子形成部２２に含まれるゲート電極３３側にソース３６とドレイン３７を形成する。このとき、第１の素子形成部２１において、多結晶シリコン領域３２Ｐはチャネル層２５となり、第２の素子形成部２２において、多結晶シリコン領域３２Ｐと半導体膜５２はそれぞれ第１層３５Ａと第２層３５Ｂとなり、それらの積層部分が光電変換層３５となる。また、第１の素子形成部２１において、ソース２６は、ｎ+型の高濃度不純物領域２６Ｈと低濃度不純物領域２６Ｌに区分され、ドレイン２７も、ｎ+型の高濃度不純物領域２７Ｈと低濃度不純物領域２７Ｌに区分される。また、第２の素子形成部２２において、ソース３６は、ｎ+型の高濃度不純物領域となり、ドレイ３７も、ｎ+型の高度不純物領域となる。
【０１０３】
次に、図２６（Ｂ）に示すように、チャネル層２５、ソース２６及びドレイン２７と、光電変換層３５、ソース３６及びドレイン３７とを覆う状態で、ガラス基板５上に層間絶縁膜３０を形成する。
【０１０４】
次に、図２６（Ｃ）に示すように、チャネル層２５の両側でソース２６の高濃度不純物領域２６Ｈに通じるコンタクトホールとドレイン２７の高濃度不純物領域２７Ｈに通じるコンタクトホールを形成する。そして、これらのコンタクトホールを配線材料で埋め込む状態で層間絶縁膜３０にソース電極２８とドレイン電極２９を形成する。また、それと並行して、光電変換層３５の両側でソース３６に通じるコンタクトホールとドレイン３７に通じるコンタクトホールを形成する。そして、これらのコンタクトホールを配線材料で埋め込む状態でソース電極３８とドレイン電極３９を形成する。
【０１０５】
以上の製造方法により、上記図２３に示す構成の駆動基板２が得られる。なお、第６実施形態においては、第２の素子形成部２２でソース／ドレイン３６，３７を共にｎ+型の高濃度不純物領域としたが、これに限らず、ソース／ドレイン３６，３７を共にｐ+型の高濃度不純物領域としてもよい。
【０１０６】
＜第７実施形態＞
本発明の第７実施形態においては、上記第４実施形態と比較して、特に、液晶表示装置の製造方法が異なる。
【０１０７】
図２７〜図２９は本発明の第７実施形態に係る液晶表示装置の製造方法を示す図である。まず、図２７（Ａ）に示すように、上記複数の画素１１をマトリクス状に形成するためのガラス基板５上にゲート電極２３，３３及びゲート絶縁膜２４を形成した後、ゲート絶縁膜２４を覆う状態で非晶質シリコンからなる半導体膜３１を形成する。半導体膜３１は、上記第１の素子形成部２１と第２の素子形成部２２にわたってガラス基板５上に形成する。
【０１０８】
次に、図２７（Ｂ）に示すように、レーザーアニールによって上記非晶質の半導体膜３１を多結晶化することにより、多結晶シリコンからなる半導体膜３２を得る。
【０１０９】
次に、図２７（Ｃ）に示すように、ガラス基板５上に半導体膜３２を覆う状態でマスク層５１を形成する。ここまでの工程は、上記第４実施形態の場合と同様である。
【０１１０】
次に、図２７（Ｄ）に示すように、多結晶の半導体膜３２に対して、ゲート電極２３上でチャネル層２５を構成する多結晶シリコン部分とゲート電極３３上で光電変換層３５を構成する多結晶シリコン部分を除いた領域に、それぞれ不純物を導入する。不純物の導入は、例えばイオン打ち込み、イオン注入又はプラズマ注入などで行なう。これにより、第１の素子形成部２１において、上記半導体膜３２を、多結晶シリコン領域３２Ｐと、ｎ+型の高濃度不純物領域３２Ｈと、ｎ+型の低濃度不純物領域３２Ｌに区分する。また、第２の素子形成部２２において、上記半導体膜３２を、多結晶シリコン領域３２Ｐと、ｎ+型の高濃度不純物領域３２Ｈ、ｐ+型の高濃度不純物領域３２Ｍに区分する。
【０１１１】
次に、図２８（Ａ）に示すように、第２の素子形成部２２において、マスク層５１を部分的に除去することにより、多結晶シリコン領域３２Ｐの表面（上面）を露出させる。
【０１１２】
次に、図２８（Ｂ）に示すように、第２の素子形成部２において、マスク層５１を除去した部分を含めて、ガラス基板５上に、多結晶シリコン領域３２Ｐと同一の元素（本形態例ではシリコン元素）を用いて半導体膜５２を形成する。半導体膜５２の形成は、例えば、反応ＣＶＤ法、プラズマＣＶＤ法、または熱ＣＶＤ法などで行なう。
【０１１３】
次に、図２８（Ｃ）に示すように、第２の素子形成部２において、マスク層５１を除去した部分だけに半導体膜５２が残るように、マスク層５１を覆っている半導体膜５２をエッチングによって除去する。このとき、マスク層５１は、エッチングストッパーとして機能する。
【０１１４】
次に、図２９（Ａ）に示すように、上記第１の素子形成部２１と第２の素子形成部２２に対応する部分で、ウェットエッチング又はドライエッチングによって半導体膜３２とこれを覆うマスク層５１を島状に分離する。これにより、上記第１の素子形成部２１にチャネル層２５を形成し、上記第２の素子形成部２２に光電変換層３５を形成する。また、上記第１の素子形成部２１に含まれるゲート電極２３側にソース２６とドレイン２７を形成し、上記第２の素子形成部２２に含まれるゲート電極３３側にソース３６とドレイン３７を形成する。このとき、第１の素子形成部２１において、多結晶シリコン領域３２Ｐはチャネル層２５となり、第２の素子形成部２２において、多結晶シリコン領域３２Ｐと半導体膜５２はそれぞれ第１層３５Ａと第２層３５Ｂとなり、それらの積層部分が光電変換層３５となる。また、第１の素子形成部２１において、ソース２６は、ｎ+型の高濃度不純物領域２６Ｈと低濃度不純物領域２６Ｌに区分され、ドレイン２７も、ｎ+型の高濃度不純物領域２７Ｈと低濃度不純物領域２７Ｌに区分される。また、第２の素子形成部２２において、ソース３６は、ｎ+型の高濃度不純物領域３６Ｈと低濃度不純物領域３６Ｌに区分され、ドレイ３７は、ｐ+型の高度不純物領域となる。
【０１１５】
次に、図２９（Ｂ）に示すように、チャネル層２５、ソース２６及びドレイン２７と、光電変換層３５、ソース３６及びドレイン３７とを覆う状態で、ガラス基板５上に層間絶縁膜３０を形成する。
【０１１６】
次に、図２９（Ｃ）に示すように、チャネル層２５の両側でソース２６の高濃度不純物領域２６Ｈに通じるコンタクトホールとドレイン２７の高濃度不純物領域２７Ｈに通じるコンタクトホールを形成する。そして、これらのコンタクトホールを配線材料で埋め込む状態で層間絶縁膜３０にソース電極２８とドレイン電極２９を形成する。また、それと並行して、光電変換層３５の両側でソース３６の高濃度不純物領域３６Ｈに通じるコンタクトホールとドレイン３７に通じるコンタクトホールを形成する。そして、これらのコンタクトホールを配線材料で埋め込む状態でソース電極３８とドレイン電極３９を形成する。
【０１１７】
以上の製造方法により、上記第４実施形態と同様の素子構造をもつ駆動基板２が得られる。かかる液晶表示装置の製造方法において、第２の素子形成部２２に光電変換層３５を形成する手法は、上記第４実施形態だけでなく、上記第５実施形態や上記第６実施形態にも同様に適用可能である。
【０１１８】
なお、上記各実施形態においては、ボトムゲート型の薄膜トランジスタを例に挙げたが、薄膜トランジスタの構造としてトップゲート型であってもよい。
【０１１９】
また、上記各実施形態においては、チャネル層を含む薄膜トランジスタと同様の構造で光センサ素子を構成しているが、これ以外にも、例えばｐｎ接合型又はｐｉｎ接合型のフォトダイオードで光センサ素子を構成してもよい。ｐｉｎ接合型のフォトダイオードでは、ｐ層とｎ層の間のｉ層で光電変換を行なうため、ｉ層が「第２の活性層」に相当するものとなる。また、ｐｎ接合型のフォトダイオードでは、ｐｎ接合部付近で光電変換を行なうため、基板厚み方向でｐ層に重なるｎ層、又はｎ層に重なるｐ層が、「第２の活性層」に相当するものとなる。
【０１２０】
＜適用例＞
上記構成からなる液晶表示装置１は、図３０〜図３４に示す様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、ビデオカメラなど、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器に適用可能である。
【０１２１】
図３０は第１適用例となるテレビを示す斜視図である。本適用例に係るテレビは、フロントパネル１１５やフィルターガラス１１６等から構成される映像表示画面部１１７を含み、その映像表示画面部１１７に上記の液晶表示装置１を適用可能である。
【０１２２】
図３１は第２適用例となるデジタルカメラを示す図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。本適用例に係るデジタルカメラは、フラッシュ用の発光部１１１、表示部１１２、メニュースイッチ１１３、シャッターボタン１１４等を含み、その表示部１１２に上記の液晶表示装置１を適用可能である。
【０１２３】
図３２は第３適用例となるノート型パーソナルコンピュータを示す斜視図である。本適用例に係るノート型パーソナルコンピュータは、本体１２１に、文字等を入力するとき操作されるキーボード１２２、画像を表示する表示部１２３等を含み、その表示部１２３に上記の液晶表示装置１を適用可能である。
【０１２４】
図３３は第４適用例となるビデオカメラを示す斜視図である。本適用例に係るビデオカメラは、本体部１３１、前方を向いた側面に被写体撮影用のレンズ１３２、撮影時のスタート／ストップスイッチ１３３、表示部１３４等を含み、その表示部１３４に上記の液晶表示装置１を適用可能である。
【０１２５】
図３４は第５適用例となる携帯端末装置、例えば携帯電話機を示す図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。本適用例に係る携帯電話機は、上側筐体１４１、下側筐体１４２、連結部（ここではヒンジ部）１４３、ディスプレイ１４４、サブディスプレイ１４５、ピクチャーライト１４６、カメラ１４７等を含み、そのディスプレイ１４４やサブディスプレイ１４５に上記の液晶表示装置１を適用可能である。
【図面の簡単な説明】
【０１２６】
【図１】液晶表示装置の構成例を示す図である。
【図２】液晶表示装置の駆動基板の構成を示す平面図である。
【図３】表示パネルの表示領域における回路構成を示す図である。
【図４】表示パネルの駆動回路の配置例を示す図である。
【図５】本発明の第１実施形態に係る液晶表示装置の駆動基板の主要部を示す断面図である。
【図６】本発明の第１実施形態に係る液晶表示装置の製造方法を示す図（その１）である。
【図７】本発明の第１実施形態に係る液晶表示装置の製造方法を示す図（その２）である。
【図８】本発明の第２実施形態に係る液晶表示装置の駆動基板の主要部を示す断面図である。
【図９】本発明の第２実施形態に係る液晶表示装置の製造方法を示す図（その１）である。
【図１０】本発明の第２実施形態に係る液晶表示装置の製造方法を示す図（その２）である。
【図１１】本発明の第２実施形態に係る液晶表示装置の製造方法を示す図（その３）である。
【図１２】本発明の第３実施形態に係る液晶表示装置の駆動基板の主要部を示す断面図である。
【図１３】本発明の第３実施形態に係る液晶表示装置の製造方法を示す図（その１）である。
【図１４】本発明の第３実施形態に係る液晶表示装置の製造方法を示す図（その２）である。
【図１５】本発明の第４実施形態に係る液晶表示装置の駆動基板の主要部を示す断面図である。
【図１６】本発明の第４実施形態に係る液晶表示装置の製造方法を示す図（その１）である。
【図１７】本発明の第４実施形態に係る液晶表示装置の製造方法を示す図（その２）である。
【図１８】本発明の第４実施形態に係る液晶表示装置の製造方法を示す図（その３）である。
【図１９】本発明の第５実施形態に係る液晶表示装置の駆動基板の主要部を示す断面図である。
【図２０】本発明の第５実施形態に係る液晶表示装置の製造方法を示す図（その１）である。
【図２１】本発明の第５実施形態に係る液晶表示装置の製造方法を示す図（その２）である。
【図２２】本発明の第５実施形態に係る液晶表示装置の製造方法を示す図（その３）である。
【図２３】本発明の第６実施形態に係る液晶表示装置の駆動基板の主要部を示す断面図である。
【図２４】本発明の第６実施形態に係る液晶表示装置の製造方法を示す図（その１）である。
【図２５】本発明の第６実施形態に係る液晶表示装置の製造方法を示す図（その２）である。
【図２６】本発明の第６実施形態に係る液晶表示装置の製造方法を示す図（その３）である。
【図２７】本発明の第７実施形態に係る液晶表示装置の製造方法を示す図（その１）である。
【図２８】本発明の第７実施形態に係る液晶表示装置の製造方法を示す図（その２）である。
【図２９】本発明の第７実施形態に係る液晶表示装置の製造方法を示す図（その３）である。
【図３０】本発明の第１適用例となるテレビを示す斜視図である。
【図３１】本発明の第２適用例となるデジタルカメラを示す図である。
【図３２】本発明の第３適用例となるノート型パーソナルコンピュータを示す斜視図である。
【図３３】本発明の第４適用例となるビデオカメラを示す斜視図である。
【図３４】本発明の第５適用例となる携帯端末装置を示す図である。
【図３５】本発明のチャネル層及び光電変換層としてPoly−Siを用いた場合に、光の波長（λ）を横軸、吸収係数（α）を左縦軸、光の強さ１／ｅになる膜厚を右縦軸にとったグラフである。
【図３６】チャネル層及び光電変換層としてa-Si:Hを用いた場合に、光の波長（λ）を横軸、吸収係数（α）を左縦軸、光の強さ１／ｅになる膜厚を右縦軸にとったグラフである。
【符号の説明】
【０１２７】
１…液晶表示装置、２…駆動基板、３…対向基板、４…液晶層、５，８…ガラス基板、６…画素電極、７，１０…偏光板、１１…画素、２１…第１の素子形成部、２２…第２の素子形成部、２３，３３…ゲート電極、２４…ゲート絶縁膜、２５…チャネル層、２６，３６…ソース、２７，３７…ドレイン、２８，３８…ソース電極、２９，３９…ドレイン電極、３０…層間絶縁膜、３１，３２…半導体膜、３５…光電変換層、４０…光反射膜、４１…透明導電膜、Ｅ１…表示領域、Ｅ２…周辺領域
【図１】
0005567770.tif 000002
【図２】
0005567770.tif 000003
【図３】
0005567770.tif 000004
【図４】
0005567770.tif 000005
【図５】
0005567770.tif 000006
【図６】
0005567770.tif 000007
【図７】
0005567770.tif 000008
【図８】
0005567770.tif 000009
【図９】
0005567770.tif 000010
【図１０】
0005567770.tif 000011
【図１１】
0005567770.tif 000012
【図１２】
0005567770.tif 000013
【図１３】
0005567770.tif 000014
【図１４】
0005567770.tif 000015
【図１５】
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【図１６】
0005567770.tif 000017
【図１７】
0005567770.tif 000018
【図１８】
0005567770.tif 000019
【図１９】
0005567770.tif 000020
【図２０】
0005567770.tif 000021
【図２１】
0005567770.tif 000022
【図２２】
0005567770.tif 000023
【図２３】
0005567770.tif 000024
【図２４】
0005567770.tif 000025
【図２５】
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【図２６】
0005567770.tif 000027
【図２７】
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【図２８】
0005567770.tif 000029
【図２９】
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【図３０】
0005567770.tif 000031
【図３１】
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【図３２】
0005567770.tif 000033
【図３３】
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【図３４】
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【図３５】
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【図３６】
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