(57)【特許請求の範囲】
【請求項１】
半導体基板に、第１導電型の第１半導体層と、第２導電型の第２半導体層と、前記第２半導体層のキャリア濃度より低いキャリア濃度を有する第２導電型の第３半導体層と、第１絶縁膜とが、前記第１半導体層及び前記第３半導体層の間に前記第２半導体層が位置するように、かつ、前記第２半導体層及び前記第１絶縁膜の間に前記第３半導体層が位置するように、各層が法線方向に積層された半導体装置であって、
前記第３半導体層は、相互の間隔が、少なくとも広狭２種類の間隔となるように配置された、トレンチ構造を有する複数の絶縁ゲートを備え、
前記絶縁ゲートは、それぞれの周囲に第２絶縁膜を備え、
狭い間隔で配置された前記絶縁ゲート同士の間には、第１導電型の第４半導体層と、第２導電型の第５半導体層とを、前記第４半導体層の一面側が前記第３半導体層に隣接するように、前記第４半導体層の他面側が前記第５半導体層に隣接するように備え、
広い間隔で配置された前記絶縁ゲート同士の間には、前記第３半導体層の一部を介在させることで前記絶縁ゲートとは離間され、かつ、前記第１絶縁膜と隣接された第１導電型の第６半導体層を備え、
さらに、
前記第６半導体層に対応した位置、かつ、当該第６半導体層に平行に、かつ、前記第１絶縁膜により前記第６半導体層から絶縁される第１導電体層と、
前記第４半導体層と前記第５半導体層と前記第１導電体層とに電気的に接続する第１電極と、
前記第１半導体層における前記第２半導体層とは逆側の面に電気的に接続する第２電極と、
前記絶縁ゲートと電気的に接続する第３電極と、
を備えることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、前記第１導電体層は多結晶シリコンからなることを特徴とする半導体装置。
【請求項３】
請求項１または請求項２に記載の半導体装置において、前記第１絶縁膜は前記第２絶縁膜よりも厚いことを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一項に記載の半導体装置において、前記第１絶縁膜の厚さが３００ｎｍ以上であることを特徴とする半導体装置。
【請求項５】
請求項１または請求項２に記載の半導体装置において、前記第１導電体層が前記第６半導体層と前記絶縁ゲートとの間まで延在していることを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一項に記載の半導体装置において、前記第６半導体層が、前記第４半導体層よりも深いことを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか一項に記載の半導体装置において、前記第６半導体層が抵抗手段を介して前記第１電極に電気的に接続されていることを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置において、前記抵抗手段が前記第６半導体層を用いて形成されていることを特徴とする半導体装置。
【請求項９】
請求項１乃至請求項８のいずれか一項に記載の半導体装置において、前記第３半導体層と前記第４半導体層との間に、第２導電型の第７半導体層を備えていることを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、前記第３半導体層と前記第７半導体層との間に、第１導電型の第８半導体層を備えていることを特徴とする半導体装置。
【請求項１１】
半導体基板の表面に設けられた第１導電型の第１半導体層と、
前記第１半導体層の法線方向、及び水平方向で隣接する第２導電型の第２半導体層と、
前記第２半導体層と法線方向、及び水平方向で隣接し、前記第２半導体層のキャリア濃度より低いキャリア濃度を有する第２導電型の第３半導体層と、を備え、
さらに、
前記第３半導体層は、相互の間隔が、少なくとも広狭２種類の間隔となるように配置された、トレンチ構造を有する複数の絶縁ゲートを備え、
前記絶縁ゲートは、それぞれの周囲に第２絶縁膜を備え、
狭い間隔で配置された前記絶縁ゲート同士の間には、第１導電型の第４半導体層と、第２導電型の第５半導体層とを、前記第４半導体層の一面側が前記第３半導体層に隣接するように、前記第４半導体層の他面側が前記第５半導体層に隣接するように備え、
広い間隔で配置された前記絶縁ゲート同士の間には、前記第３半導体層の一部を介在させることで前記絶縁ゲートとは離間された第１導電型の第６半導体層を備え、
さらに、
前記第６半導体層に対応した位置、かつ、当該第６半導体層に平行に、かつ、第１絶縁膜により前記第６半導体層から絶縁される第１導電体層と、
前記第４半導体層と前記第５半導体層と前記第１導電体層とに電気的に接続する第１電極と、
前記第１半導体層と電気的に接続する第２電極と、
前記絶縁ゲートと電気的に接続する第３電極と、
を備えていることを特徴とする半導体装置。
【請求項１２】
直流電力を交流電力に変換する電力変換装置において、
請求項１乃至請求項１１のいずれか一項に記載の半導体装置を、用いたことを特徴とする電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor 以下、ＩＧＢＴと略する。）の構造、及びＩＧＢＴを用いた電力変換装置に関する。
【背景技術】
【０００２】
ＩＧＢＴは、コレクタ電極とエミッタ電極間に流れる電流を、ゲート電極に印加する電圧によって制御するスイッチング素子である。ＩＧＢＴが制御できる電力は、数十ワットから数十万ワットにまで及び、またスイッチング周波数も数十ヘルツから百キロヘルツ超と幅広いため、家庭用のエアコンディショナや電子レンジ等の小電力機器から、鉄道や製鉄所のインバータ等、大電力機器まで幅広く用いられている。
ＩＧＢＴには、これら電力機器の高効率化のために低損失化が求められており、導通損失やスイッチング損失の低減が要求されている。これらの損失を低減する技術が、特許文献１〜３に開示されている。【０００３】
特許文献１では、図１１で示すトレンチゲート１０９の配列ピッチを変えた構造が開示されている。図１１のＩＧＢＴ１１の特徴は、複数のトレンチゲート１０９があって、このトレンチゲートの間隔が広い箇所には、チャネル層１０６を形成せず、フローティングｐ層１２２を設けている点である。このような構成にすることで、電流はトレンチゲート１０９の間隔の狭い部分（チャネル層１０６）にのみ流れるため、短絡時に流れる過電流を抑制でき、素子の破壊耐量が向上できる。また、ホール電流の一部がフローティングｐ層１２２を経由してエミッタ電極１１４に流れ込むため、エミッタ電極近傍でのホール濃度が増加し、その周囲に電子を誘引するため、ＩＧＢＴのオン電圧が低減できる効果もある。
しかしながら、図１１で示すトレンチゲート型ＩＧＢＴ１１においては、ＩＧＢＴのターンオン時に、電流振動やＩＧＢＴ４０２ＡＰ（図１０）に並列に接続されたダイオード４０３（図１０）に過電圧が発生する問題がある。本現象は以下の理由から生じると考えられる。ＩＧＢＴがオン状態になるとフローティングｐ層１２２（図１１）にホールが流れ込み、フローティングｐ層１２２の電位が高くなる。この際、ゲート絶縁膜１１０の容量を介して、ゲート電極１０９に変位電流が流れ、ゲート電位が持ち上げられる。このため、伝導度変調が加速され、電流振動やＩＧＢＴ４０２ＡＰ（図１０）に並列に接続されたダイオード４０３（図１０）に過電圧が発生するという問題が起こる。
そこで、フローティングｐ層１２２の影響によるゲート電位の持ち上がりを抑制するために、特許技術文献２と特許技術文献３に以下のような技術が開示されている。【０００４】
特許文献２では、図１２で示すようにフローティングｐ層１２２上に、絶縁膜１２３と多結晶シリコン１１２からなる静電容量（コンデンサ）を設け、エミッタ電極１１４に接続している。つまり、この静電容量を介して、フローティングｐ層１２２をエミッタ電極１１４に接続する構造が開示されている。
この開示された手法により、ターンオン時にフローティングｐ層１２２にホール電流が流れ込んだ際に、その一部は、フローティングｐ層１２２上の容量に充電されるため、フローティングｐ層１２２の持ち上がり電位が抑制され、ゲート電極１０９のゲート電位の持ち上がりが抑制される効果がある。
したがって、図１２で示すトレンチゲート構造のＩＧＢＴ１２では、フローティングｐ層１２２上の容量を大きくするために、絶縁膜１２３の膜厚を１５０ｎｍ（１５００オングストローム）以下で形成している。しかしながら、特にターンオフ時において、フローティングｐ層１２２の電位の持ち上がりが大きくなって、絶縁膜１２３に大きな電界がかかる。そのため、絶縁膜１２３の信頼性の低下や、場合によっては絶縁膜１２３が破壊する問題がある。【０００５】
また、特許技術文献３では、図１３で示すようにフローティングｐ層１０５とトレンチゲート１０９（ゲート電極１０９）を離隔し、間にｎ−ドリフト層１０４を設けた構造が開示されている。
この手法により、ターンオン時にフローティングｐ層１０５の電位が持ち上がっても、トレンチゲート１０９との間にｎ−ドリフト層１０４を挟んでいるため、間接的に抵抗を介しての影響となり、ゲート電極１０９のゲート電位の持ち上がりを抑制できる。
しかしながら、図１３で示すトレンチゲート型ＩＧＢＴ１３では、フローティングｐ層１０５をトレンチゲート１０９から離隔した構造にしているため、トレンチゲート１０９（ゲート絶縁膜１１０も含めて）のコーナ部に電界が集中し、ＩＧＢＴの耐圧が低下する問題がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−３０７１６６号公報
【特許文献２】特願２００９−１９４０４４号公報
【特許文献３】特願２００８−２０７５５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以上に示したように、従来のＩＧＢＴにおいて、電流をトレンチゲートの間隔の狭い部分のみに流し、短絡時に流れる過電流を抑制するために設けたフローティングｐ層ではあるが、フローティングｐ層を介してのノイズ（電位変位、電流振動）があり、これを避けるためにトレンチゲートとフローティングｐ層の距離を離すとトレンチゲート（ゲート絶縁膜を含む）のコーナ部に電界が集中し、ＩＧＢＴの耐圧が低下する問題があった。
本発明は上記のような課題を解決するためになされたもので、その目的は、短絡時などに流れる過電流を抑制しつつ、低損失、低ノイズ（低電位変位、低電流振動）であり、かつ素子の破壊耐量の高いＩＧＢＴを提供することである。
【課題を解決するための手段】
【０００８】
前記の課題を解決して、本発明の目的を達成するために、以下のように構成した。
すなわち、半導体基板に、第１導電型の第１半導体層と、第２導電型の第２半導体層と、前記第２半導体層のキャリア濃度より低いキャリア濃度を有する第２導電型の第３半導体層と、第１絶縁膜とが、前記第１半導体層及び前記第３半導体層の間に前記第２半導体層が位置するように、かつ、前記第２半導体層及び前記第１絶縁膜の間に前記第３半導体層が位置するように、各層が法線方向に積層された半導体装置であって、前記第３半導体層は、相互の間隔が、少なくとも広狭２種類の間隔となるように配置された、トレンチ構造を有する複数の絶縁ゲートを備え、前記絶縁ゲートは、それぞれの周囲に第２絶縁膜を備え、狭い間隔で配置された前記絶縁ゲート同士の間には、第１導電型の第４半導体層と、第２導電型の第５半導体層とを、前記第４半導体層の一面側が前記第３半導体層に隣接するように、前記第４半導体層の他面側が前記第５半導体層に隣接するように備え、広い間隔で配置された前記絶縁ゲート同士の間には、前記第３半導体層の一部を介在させることで前記絶縁ゲートとは離間され、かつ、前記第１絶縁膜と隣接された第１導電型の第６半導体層を備え、さらに、前記第６半導体層に対応した位置、かつ、当該第６半導体層に平行に、かつ、前記第１絶縁膜により前記第６半導体層から絶縁される第１導電体層と、前記第４半導体層と前記第５半導体層と前記第１導電体層とに電気的に接続する第１電極と、前記第１半導体層における前記第２半導体層とは逆側の面に電気的に接続する第２電極と、前記絶縁ゲートと電気的に接続する第３電極と、を備えた。
【０００９】
かかる構成により、フローティングｐ層で過電流が抑制され、フローティングｐ層を介したノイズ（電位変位、電流振動）が低減され、かつトレンチゲートのコーナ部に電界が集中することを避けられて、素子の耐圧が向上する。
【発明の効果】
【００１０】
本発明によれば、短絡時に流れる過電流を抑制しつつ、低損失、低ノイズ（低電位変位、低電流振動）であり、かつ素子の破壊耐量の高いＩＧＢＴを提供できる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態のトレンチゲート型ＩＧＢＴ（半導体装置）の構造を示す断面図である。
【図２】本発明の第２の実施形態のトレンチゲート型ＩＧＢＴ（半導体装置）の構造を示す断面図である。
【図３】本発明の第３の実施形態のトレンチゲート型ＩＧＢＴ（半導体装置）の構造を示す断面図である。
【図４】本発明の第３の実施形態のトレンチゲート型ＩＧＢＴ（半導体装置）の構造を示す平面図である。
【図５】本発明の第３の実施形態のトレンチゲート型ＩＧＢＴ（半導体装置）の構造を示す断面図である。
【図６】本発明の第３の実施形態のトレンチゲート型ＩＧＢＴ（半導体装置）の構造を示す断面図である。
【図７】本発明の第４の実施形態のトレンチゲート型ＩＧＢＴ（半導体装置）の構造を示す断面図である。
【図８】本発明の第５の実施形態のトレンチゲート型ＩＧＢＴ（半導体装置）の構造を示す断面図である。
【図９】本発明の第６の実施形態の横型のトレンチゲート型ＩＧＢＴ（半導体装置）の構造を示す断面図である。
【図１０】本発明の電力変換装置の実施形態の回路図である。
【図１１】従来のトレンチゲート型ＩＧＢＴの構造を示す断面図である。
【図１２】従来のトレンチゲート型ＩＧＢＴの構造を示す断面図である。
【図１３】従来のトレンチゲート型ＩＧＢＴの構造を示す断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について説明する。
（半導体装置の第１の実施形態）
図１は、本発明の半導体装置としての第１の実施形態であるトレンチゲート型ＩＧＢＴ１の構造を示す断面図である。図１はシリコン基板（半導体基板）を基にして、ＩＧＢＴを形成している様子を示している。シリコン基板は薄いウェハー状であって、表面と裏面（一対の表面）にＩＧＢＴを構成する各素子構造を形成する。
図１において、ＩＧＢＴ１としての基本動作をする構成は、ｐコレクタ層（第１半導体層）１０２、ｎバッファ層（第２半導体層）１０３、ｎ−ドリフト層（第３半導体層）１０４、ｐチャネル層（第４半導体層）１０６、ゲート電極１０９、ｎエミッタ層（第５半導体層）１０７である。なお、ゲート電極１０９はトレンチ構造として深く掘った縦穴のなかに設けるのでトレンチゲート１０９と表すこともある。
以上において、ｐコレクタ層１０２、ｎバッファ層１０３は、シリコン基板の裏面近くの領域に形成される。また、ｐチャネル層１０６、ゲート電極１０９、ｎエミッタ層１０７は、シリコン基板の他の一面である表面近くの領域に形成される。また、ｎ−ドリフト層１０４は、シリコン基板の裏面と表面の間に主として形成される。なお、表面か裏面かは相対的なものであり、以上においては便宜的に前記のように表したにすぎない。
【００１３】
図１において、ＩＧＢＴ１の動作はｐコレクタ層１０２に正極性の電源電位を供給し、さらにゲート電極１０９に与える電位でオン・オフ（ＯＮ・ＯＦＦ）、さらにはオン状態における電流量の制御をする。ゲート電極１０９に負極性の電位を与えた場合には、電界効果型トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor、以下、ＭＯＳＦＥＴと略すこともある。）として作用し、ｐチャネル層１０６にはホール（正孔）がさらに集まるので、ｐチャネル層１０６とｎ−ドリフト層１０４との間には供給された電位に対して、逆方向特性のｐｎダイオードが存在することになり、電流は流れず、ＩＧＢＴ１としては、オフ（ＯＦＦ）状態である。
また、ゲート電極１０９に正極性の電位を与えた場合には、ＭＯＳＦＥＴとして作用し、ｐチャネル層１０６には電子が誘起され、ｐチャネル層１０６にはｎ型に反転したチャネル領域が形成される。するとｎエミッタ層１０７はｎ型に反転したチャネル領域（ｐチャネル層１０６）１０６、ｎ−ドリフト層１０４、ｎバッファ層１０３へと、ｎ型半導体素子が連続して、電気的に導通し、さらにｐコレクタ層１０２との間で順方向のｐｎダイオードが構成されるので、電流が流れて、オン（ＯＮ）状態となる。なお、ゲート電極１０９に与える正極性の電位を変えることによって、ＩＧＢＴ１に流れる電流量が変わる。
【００１４】
以上がＩＧＢＴ１としての基本的な構成であるが、これらを実用的なＩＧＢＴ１の素子として使用するために、コレクタ電極（第２電極）１００とコレクタ端子１０１を設けて、ｐコレクタ層１０２に電源を供給する。また、エミッタ電極（第１電極）１１４とエミッタ端子１１６を設けて、ｎエミッタ層１０７に電源を供給する。また、ゲート配線電極（第３電極）１２７とゲート端子１１５を設けて、ゲート電極１０９に電位を供給する。なお、図１において、ゲート配線電極１２７は単なる回路の配線記号として表記しているが、これは断面図において、実態の構造を表現できないために簡略化したものであって、実際には金属配線等で、半導体装置（ＩＧＢＴ１）の製作過程において、作り込まれる。
また、ゲート絶縁膜１１０をゲート電極１０９の周囲に設けて、ゲート電極１０９をｎ−ドリフト層１０４とｐチャネル層１０６とから電気的に絶縁する。また、ｐチャネル層１０６よりも不純物濃度の高いｐコンタクト層１０８を設けて、エミッタ電極１１４の電位をｐコンタクト層１０８を経由してｐチャネル層１０６に与える。なお、このｐコンタクト層１０８は必須の構成要素ではないが、設けた方がエミッタ電極１１４とｐチャネル層１０６間のコンタクトが良好になりＩＧＢＴ１としての特性を向上させる。
【００１５】
ゲート電極はゲート電極１０９以外に、例えば図１において、ゲート電極１０９Ａ、ゲート電極１０９Ｂがある。ゲート電極１０９Ａはｐチャネル層１０６を介して、ゲート電極１０９と対称的な位置に設けられたものである。また、ゲート電極１０９Ｂはフローティングｐ層１０５を介して、ゲート電極１０９と対称的な位置に設けられたものである。ゲート電極１０９とゲート電極１０９Ａとの相互の間隔と、ゲート電極１０９とゲート電極１０９Ｂとの相互の間隔は異なる。ゲート電極１０９とゲート電極１０９Ａとの相互の間隔は相対的に狭く、ゲート電極１０９とゲート電極１０９Ｂとの相互の間隔は相対的に広い。
【００１６】
ゲート電極１０９とゲート電極１０９Ｂとの間にフローティングｐ層（第６半導体層）１０５が設けられている。フローティングｐ層１０５は水平方向と、法線方向の下方はｎ−ドリフト層１０４とに隣接している。フローティングｐ層１０５の法線方向の上部は絶縁膜（第１絶縁膜）１１１が設けられ、さらに、その法線方向の上部に多結晶シリコン（第１導電体層）１１２が設けられている。そして、この多結晶シリコン１１２はエミッタ電極１１４に接続されている。また、絶縁膜１１３は、エミッタ電極１１４や多結晶シリコン１１２がゲート端子１１５やｎ−ドリフト層１０４との電気的隔離を確保するために設けられている。なお、第１半導体である多結晶シリコン１１２は、フローティングｐ層１０５に対応した位置、かつ、フローティングｐ層１０５に平行に、かつ、絶縁膜１１１によりフローティングｐ層１０５から絶縁されている。
前記したフローティングｐ層１０５は、ゲート電極１０９とゲート電極１０９Ｂの間にあって、ゲート電極１０９とゲート電極１０９Ｂとの間にあるｎ−ドリフト層１０４に、ゲート電極１０９やゲート電極１０９Ｂでは制御不能となる電流が流れないようにしている。なお、電流による素子破壊は、素子の一部に電流が集中して起こる破壊や、大電流が流れることによる熱破壊等がある。
【００１７】
本実施形態の構造の特徴は、フローティングｐ層１０５の上に、ゲート絶縁膜１１０（厚さ５０ｎｍ〜１００ｎｍ程度）より厚い（３００ｎｍ程度以上）絶縁膜１１１と、多結晶シリコン１１２とからなる静電容量（コンデンサ）を設け、エミッタ電極１１４に接続している点と、フローティングｐ層１０５がトレンチゲート１０９、１０９Ｂから離れて設けられている点である。
膜厚が厚い絶縁膜１１１を備えることで、ターンオフ時にフローティングｐ層１０５の電位が持ち上がっても、絶縁膜１１１にかかる電界を小さくできて、絶縁膜１１１の信頼性の低下や破壊を抑制することができる。
【００１８】
また、膜厚が厚い絶縁膜１１１を形成することで、多結晶シリコン１１２と絶縁膜１１１からなる静電容量は小さくなり、フローティングｐ層１０５の電位の持ち上がりの抑制効果は小さくなってしまうが、フローティングｐ層１０５をトレンチゲート１０９、１０９Ｂから離すことで、ゲート電位の持ち上がりを抑制できる。つまり、低ノイズとすることができる。
なお、絶縁膜１１１は、トレンチゲート１０９、１０９Ｂのゲート絶縁膜１１０と別の酸化膜形成工程で行われる（従来例では同じ製造工程）ので絶縁膜１１１の膜厚をトレンチゲート１０９、１０９Ｂのゲート絶縁膜１１０より、前記したように充分に厚く形成できる。しかしながら、この膜厚が厚い絶縁膜１１１は、周辺構造等で用いる層間膜の形成と同時に形成することができるので、新たな製造工程を追加する必要はない。したがって、これによる製造コストの増加はない。
【００１９】
さらに、エミッタ電極１１４に接続した多結晶シリコン１１２の端部が、フローティングｐ層１０５とトレンチゲート１０９、１０９Ｂの間のｎ-ドリフト層１０４の上部にまで延在しているために、ＩＧＢＴ１のオフ状態では、多結晶シリコン１１２の下部のｎ-ドリフト層１０４の空乏化が進み、トレンチゲート１０９、１０９Ｂ（ゲート絶縁膜１１０を含む）のコーナ部の電界集中を緩和し、耐圧が向上する。
本実施形態では、フローティングｐ層１０５上の絶縁膜１１１の膜厚を厚くしたことと、多結晶シリコン１１２をｎ−ドリフト層１０４の上部にまで設けることで、絶縁膜の信頼性や耐圧を確保しつつ、低ノイズで低損失なＩＧＢＴ１を提供することができる。
【００２０】
（半導体装置の第２の実施形態）
図２は、本発明の半導体装置としての第２の実施形態であるトレンチゲート型ＩＧＢＴ２の構造を示す断面図である。
図２において、ＩＧＢＴ２としての基本動作をする構成として、ｐコレクタ層１０２、ｎバッファ層１０３、ｎ−ドリフト層１０４、ｐチャネル層１０６、ゲート電極１０９、ｎエミッタ層１０７が設けられている。
また、これらを実用的なＩＧＢＴ２の素子として使用するために、コレクタ電極１００、コレクタ端子１０１、エミッタ電極１１４、エミッタ端子１１６、ゲート配線電極１２７、ゲート端子１１５、ゲート絶縁膜１１０、ｐコンタクト層１０８、絶縁膜１１３が設けられている。
また、低ノイズ化と耐圧確保のために、フローティングｐ層１０５、絶縁膜１１１、多結晶シリコン１１２が設けられている。
以上については、図１の構造とほぼ同じ構成であるので、共通のものについての説明は省略する。
【００２１】
本実施形態の構造の特徴は、フローティングｐ層１１７がｐチャネル層１０６やトレンチゲート１０９よりも深く形成されている点である。フローティングｐ層１１７を深く形成することで、ＩＧＢＴのオフ時に空乏層が、深いフローティングｐ層１１７から広がるために、トレンチゲート１０９（ゲート絶縁膜１１０を含む）のコーナ部での電界が緩和され、耐圧が向上できる。これにより、フローティングｐ層１１７をさらにトレンチゲート１０９から離すことができ、より低ノイズ化が実現できる。
なお、この深いフローティングｐ層１１７は、周辺領域で用いる深いウエル層を製作する工程を用いて形成することができるので、新たな製造工程を追加する必要はなく、これによる製造コストの増加はない。
【００２２】
（半導体装置の第３の実施形態）
図３は、本発明の半導体装置としての第３の実施形態であるトレンチゲート型ＩＧＢＴ３の構造を示す断面図である。
図３において、ＩＧＢＴ３としての基本動作をする構成として、ｐコレクタ層１０２、ｎバッファ層１０３、ｎ−ドリフト層１０４、ｐチャネル層１０６、ゲート電極１０９、ｎエミッタ層１０７が設けられている。
また、これらを実用的なＩＧＢＴ３の素子として使用するために、コレクタ電極１００、コレクタ端子１０１、エミッタ電極１１４、エミッタ端子１１６、ゲート配線電極１２７、ゲート端子１１５、ゲート絶縁膜１１０、ｐコンタクト層１０８、絶縁膜１１３が設けられている。
また、低ノイズ化と耐圧確保のために、フローティングｐ層１０５、絶縁膜１１１、多結晶シリコン１１２が設けられている。
以上については、図１の構造とほぼ同じ構成であるので、共通のものについての説明は省略する。
【００２３】
図３においては、抵抗３０１が図１に示した構造から、さらに備えられている。
本実施形態の構造の特徴は、フローティングｐ層１０５とエミッタ端子１１６とを、抵抗３０１を介して接続している点である。
フローティングｐ層１０５とエミッタ端子１１６を接続することで、フローティングｐ層１０５の電位が持ち上がるのを抑制し、ＩＧＢＴ３のターンオン時の電流振動やＩＧＢＴ３に並列に接続されたダイオード（例えば図１０におけるＩＧＢＴ４０２ＡＰとダイオード４０３の関係）の過電圧を抑制することができる。
抵抗３０１は、その抵抗値が小さすぎるとフローティングｐ層１０５に流れ込んだホールがエミッタ端子１１６に抜けてしまい、フローティングｐ層１０５を設けたことによる、オン電圧の低減効果が薄れてしまうため、ある程度の大きさ（１００Ω以上）を持つことが望ましい。また、抵抗３０１は、フローティングｐ層１０５の拡散抵抗や多結晶シリコン等の半導体装置（ＩＧＢＴ３）に内蔵される抵抗手段で作製することができる。さらに場合によっては、抵抗３０１を外付け抵抗とすることもできる。
【００２４】
図４は、第３の実施形態の一例として、抵抗３０１（図３）をフローティングｐ層１０５（図３、図４）が半導体として、本来、有している拡散抵抗の要素を用いて作製した場合の平面図を示すものである。
さらに、図５は図４でのＢ−Ｂ’での断面構造、図６は図４でのＣ−Ｃ’での断面構造を示すものである。また、図４でのＡ−Ａ’での断面構造は図３である。
図４において、ｎ−ドリフト層１０４、フローティングｐ層１０５、ｐチャネル層１０６、ｎエミッタ層１０７、ゲート電極１０９、ゲート絶縁膜１１０、多結晶シリコン１１２は図１、図３の断面図に対応している。
【００２５】
抵抗３０１（図３）はフローティングｐ層１０５（図３、図４）の形状によって抵抗値は変わる。図４におけるフローティングｐ層１０５が図４における上下方向（Ｃ−Ｃ’と平行な方向）の長さと、左右方向（Ｂ−Ｂ’と平行な方向）の幅によって、抵抗値は変わる。
また、図４で示す、コンタクト２０３を設けることで、フローティングｐ層１０５とエミッタ電極を接続している。これを用いて、コンタクト２０３（図４、図５）を断続的に複数個にして設け、それらの間隔を変えることで、抵抗３０１の実質的な抵抗値を容易に変更できる。
【００２６】
（半導体装置の第４の実施形態）
図７は、本発明の半導体装置としての第４の実施形態であるトレンチゲート型ＩＧＢＴ４の構造を示す断面図である。
図７において、ＩＧＢＴ４としての基本動作をする構成として、ｐコレクタ層１０２、ｎバッファ層１０３、ｎ−ドリフト層１０４、ｐチャネル層１０６、ゲート電極１０９、ｎエミッタ層１０７が設けられている。
また、これらを実用的なＩＧＢＴ４の素子として使用するために、コレクタ電極１００、コレクタ端子１０１、エミッタ電極１１４、エミッタ端子１１６、ゲート配線電極１２７、ゲート端子１１５、ゲート絶縁膜１１０、ｐコンタクト層１０８、絶縁膜１１３が設けられている。
また、低ノイズ化と耐圧確保のために、フローティングｐ層１０５、絶縁膜１１１、多結晶シリコン１１２が設けられている。
以上については、図１の構造とほぼ同じ構成であるので、共通のものについての説明は省略する。
【００２７】
本実施形態の構造の特徴は、ｐチャネル層１０６の下方（シリコン基板がウェハーとしての表面と裏面の中間に向かう方向）に、ｎ型拡散層からなるｎ電荷障壁層（第７半導体層）１２４が形成されている点である。
このｎ電荷障壁層１２４は、ｎエミッタ層１０７（エミッタ電極１１４）に流れ込むホールにとって、障壁となるためｎエミッタ層１０７近傍でのホール濃度が増加し、その周囲に電子を誘引するため、ＩＧＢＴ４のさらなるオン電圧の低減が可能となる。
【００２８】
（半導体装置の第５の実施形態）
図８は、本発明の半導体装置としての第５の実施形態であるトレンチゲート型ＩＧＢＴ５の構造を示す断面図である。
図８において、ＩＧＢＴ５としての基本動作をする構成として、ｐコレクタ層１０２、ｎバッファ層１０３、ｎ−ドリフト層１０４、ｐチャネル層１０６、ゲート電極１０９、ｎエミッタ層１０７が設けられている。
また、これらを実用的なＩＧＢＴ５の素子として使用するために、コレクタ電極１００、コレクタ端子１０１、エミッタ電極１１４、エミッタ端子１１６、ゲート配線電極１２７、ゲート端子１１５、ゲート絶縁膜１１０、ｐコンタクト層１０８、絶縁膜１１３が設けられている。
また、低ノイズ化と耐圧確保のために、フローティングｐ層１０５、絶縁膜１１１、多結晶シリコン１１２が設けられている。
また、オン電圧の低減のために、ｎ電荷障壁層１２４が設けられている。
以上については、図７の構造とほぼ同じ構成であるので、共通のものについての説明は省略する。
【００２９】
本発明の第５の実施形態の構造の特徴は、ｎ電荷障壁層１２４の下方（シリコン基板がウェハーとしての表面と裏面の中間に向かう方向）にさらにｐ層（第８半導体層）１２５が形成されている点である。図７の第４の実施形態の構造においては、ｎ電荷障壁層１２４のキャリア濃度を高めるほど、ホールに対する障壁が高くなりＩＧＢＴ４としてのオン電圧の低減効果は高まるが、ＩＧＢＴ４のオフ時のｎ電荷障壁層１２４での電界強度が強くなり、耐圧が低下する問題が生じる。
本発明の第５の実施形態で示す図８のｐ層１２５を追加することで、ｎ電荷障壁層１２４での電界強度が緩和され、ｎ電荷障壁層１２４のキャリア濃度を高くしても耐圧が保持できるので、ＩＧＢＴ５として、さらなるオン電圧の低減が可能となる。
なお、ＩＧＢＴ５としてのオン電圧はバイポーラトランジスタ、つまり電流で決まるので、ＭＯＳＦＥＴのチャネル（ｐチャネル層１０６）にｐ層１２５を追加したこと自体によるＩＧＢＴ５のオン電圧の増加はない。
【００３０】
（半導体装置の第６の実施形態）
図９は、本発明の半導体装置としての第６の実施形態であるトレンチゲート型ＩＧＢＴ６の構造を示す断面図である。
図９において、ＩＧＢＴ６としてのｐコレクタ層１２０、ｎバッファ層１２１が、図１の第１の実施形態とは異なり、ｎエミッタ層１０７（１０７Ｂ、１０７Ｃ）とシリコン基板の同じ表面側に形成されている。本実施形態の構造の特徴は、縦型構造であった実施形態１の構造を横型構造に再構成した点である。
ＩＧＢＴ６としての基本動作をする構成は、ｐコレクタ層１２０、ｎバッファ層１２１、ｎ−ドリフト層１０４、ｐチャネル層１０６（１０６Ｂ）、ゲート電極１０９（１０９Ｂ、１０９Ｃ）、ｎエミッタ層１０７（１０７Ｂ、１０７Ｃ）である。
【００３１】
トレンチゲート型ＩＧＢＴ６は、ｐコレクタ層１０２に正極性の電源電位を供給し、さらにゲート電極１０９（１０９Ｂ、１０９Ｃ）に与える電位でオン・オフ（ＯＮ・ＯＦＦ）の制御をする。ゲート電極１０９（１０９Ｂ、１０９Ｃ）に負極性の電位を与えた場合には、ｐチャネル層１０６（１０６Ｂ）にはホール（正孔）がさらに集まるので、ｐチャネル層１０６（１０６Ｂ）とｎ−ドリフト層１０４との間には供給された電位に対して、逆方向特性のｐｎダイオードが存在することになり、電流は流れず、オフ（ＯＦＦ）状態である。また、ゲート電極１０９（１０９Ｂ、１０９Ｃ）に正極性の電位を与えた場合には、ｐチャネル層１０６（１０６Ｂ）には電子が誘起され、ｐチャネル層１０６（１０６Ｂ）にはｎ型に反転したチャネル領域が形成される。するとｎエミッタ層１０７（１０７Ｂ、１０７Ｃ）は、ｎ型に反転したチャネル領域（ｐチャネル層）１０６（１０６Ｂ）、ｎ−ドリフト層１０４、ｎバッファ層１２１へと、ｎ型半導体素子が連続して、電気的に導通し、さらにｐコレクタ層１２０との間で順方向のｐｎダイオードが構成されるので、電流が流れて、オン（ＯＮ）状態となる。
【００３２】
これらを実用的なＩＧＢＴ６の素子として使用するために、コレクタ電極１１８とコレクタ端子１１９を設けて、ｐコレクタ層１２０に電源を供給する。また、エミッタ電極１１４とエミッタ端子１１６を設けて、ｎエミッタ層１０７（１０７Ｂ、１０７Ｃ）に電源を供給する。また、ゲート配線電極１２７とゲート端子１１５を設けて、ゲート電極１０９（１０９Ｂ、１０９Ｃ）に電位を供給する。また、ゲート絶縁膜１１０（１１０Ｂ、１１０Ｃ）をゲート電極１０９（１０９Ｂ、１０９Ｃ）の周囲に設けて、ゲート電極１０９（１０９Ｂ、１０９Ｃ）をｎ−ドリフト層１０４とｐチャネル層１０６（１０６Ｂ）とから電気的に絶縁する。また、ｐチャネル層１０６（１０６Ｂ）よりも不純物濃度の高いｐコンタクト層１０８（１０８Ｂ）を設けて、エミッタ電極１１４の電位をｐコンタクト層１０８（１０８Ｂ）を経由してｐチャネル層１０６（１０６Ｂ）に与える。
【００３３】
前記したように、ゲート電極１０９とゲート電極１０９Ｂの間にフローティングｐ層１０５が設けられている。ゲート電極１０９Ｃの水平方向には隣接して、フローティングｐ層１０５Ｃがある。フローティングｐ層１０５（１０５Ｃ）は、水平方向と下方とにおいてｎ−ドリフト層１０４に隣接している。フローティングｐ層１０５（１０５Ｃ）の法線方向の上部には絶縁膜１１１があり、さらにその法線方向の上部に多結晶シリコン１１２（１１２Ｃ）があり、この多結晶シリコン１１２（１１２Ｃ）はエミッタ電極１１４に接続されている。また、絶縁膜１１３がエミッタ電極１１４や多結晶シリコン１１２（１１２Ｃ）がゲート端子１１５やｎ−ドリフト層１０４との電気的隔離を確保するために設けられている。
また、シリコン基板１２６の法線方向に隣接して、酸化膜からなる絶縁層１２３がある。絶縁層１２３でｎ−ドリフト層１０４をシリコン基板１２６とから絶縁隔離し、また、シリコン基板１２６が支持基板として、半導体装置６を支持している。
【００３４】
以上、図９と図１のＩＧＢＴの構造は異なるが、図９に示すＩＧＢＴ６の構造の特徴は、図１に示すＩＧＢＴ１の縦型構造を横型構造にしたものである。縦型構造（ＩＧＢＴ１）と横型構造（ＩＧＢＴ６）の違いはあるが、構成要素は基本的に同一である。したがって、横型構造にしても、図１の第１の実施形態と同様な低損失、低ノイズの効果が得られる。また、図９では、シリコン基板１２６上に絶縁層１２３が形成された、ＳＯＩ（Silicon On Insulator）基板を用いている。
【００３５】
（電力変換装置の実施形態）
図１０は本発明の電力変換装置における実施形態の構成を示す回路図である。
図１０は直流電力を３相の交流電力に変換するインバータ（電力変換）の回路図を示している。
入力端子４０４と入力端子４０５の間に直流電圧（直流電力）が加えられている。ＩＧＢＴ４０２ＡＰのコレクタは端子４０４に接続され、エミッタはＩＧＢＴ４０２ＡＮのコレクタに接続され、ＩＧＢＴ４０２ＡＮのエミッタは入力端子４０５に接続されている。ＩＧＢＴ４０２ＡＰとＩＧＢＴ４０２ＡＮとには、それぞれのエミッタ、コレクタ間にそれぞれダイオード４０３が並列に接続されている。ＩＧＢＴ４０２ＡＰとＩＧＢＴ４０２ＡＮのそれぞれのゲートは、それぞれゲート駆動回路４０１ＡＰ、ゲート駆動回路４０１ＡＮによって駆動制御されている。ＩＧＢＴ４０２ＡＰのエミッタとＩＧＢＴ４０２ＡＮのコレクタの接続点は出力端子４０６に接続されている。
ＩＧＢＴ４０２ＢＰのコレクタは端子４０４に接続され、エミッタはＩＧＢＴ４０２ＢＮのコレクタに接続され、ＩＧＢＴ４０２ＢＮのエミッタは入力端子４０５に接続されている。ＩＧＢＴ４０２ＢＰとＩＧＢＴ４０２ＢＮとには、それぞれのエミッタ、コレクタ間にそれぞれダイオード４０３が並列に接続されている。ＩＧＢＴ４０２ＢＰとＩＧＢＴ４０２ＢＮのそれぞれのゲートは、それぞれゲート駆動回路４０１ＢＰ、ゲート駆動回路４０１ＢＮによって駆動制御されている。ＩＧＢＴ４０２ＢＰのエミッタとＩＧＢＴ４０２ＢＮのコレクタの接続点は出力端子４０７に接続されている。
ＩＧＢＴ４０２ＣＰのコレクタは端子４０４に接続され、エミッタはＩＧＢＴ４０２ＣＮのコレクタに接続され、ＩＧＢＴ４０２ＣＮのエミッタは入力端子４０５に接続されている。ＩＧＢＴ４０２ＣＰとＩＧＢＴ４０２ＣＮとには、それぞれのエミッタ、コレクタ間にそれぞれダイオード４０３が並列に接続されている。ＩＧＢＴ４０２ＣＰとＩＧＢＴ４０２ＣＮのそれぞれのゲートは、それぞれゲート駆動回路４０１ＣＰ、ゲート駆動回路４０１ＣＮによって駆動制御されている。ＩＧＢＴ４０２ＣＰのエミッタとＩＧＢＴ４０２ＣＮのコレクタの接続点は出力端子４０８に接続されている。
【００３６】
ＩＧＢＴ４０２ＡＰとＩＧＢＴ４０２ＡＮは、それぞれゲート駆動回路４０１ＡＰ、ゲート駆動回路４０１ＡＮによって駆動制御されて、出力端子４０６には直流電位の正または負、もしくは開放状態（オープン状態）が出力される。ＩＧＢＴ４０２ＢＰとＩＧＢＴ４０２ＢＮは、それぞれゲート駆動回路４０１ＢＰ、ゲート駆動回路４０１ＢＮによって駆動制御されて、出力端子４０７には直流電位の正または負、もしくは開放状態が出力される。ＩＧＢＴ４０２ＡＰとＩＧＢＴ４０２ＣＮは、それぞれゲート駆動回路４０１ＣＰ、ゲート駆動回路４０１ＣＮによって駆動制御されて、出力端子４０８には直流電位の正または負、もしくは開放状態（オープン状態）が出力される。
出力端子４０６、４０７、４０８には３相の交流負荷（主として電動機）を駆動するのに適切な電位が組み合わせとして出力される。これらの制御はゲート駆動回路４０１ＡＰ、４０１ＡＮ、４０１ＢＰ、４０１ＢＮ、４０１ＣＰ、４０１ＣＮが連携して行う。これらの制御によって、出力端子４０６、４０７、４０８には組み合わせとして、３相の交流負荷（主として電動機）を任意の周波数と電圧で駆動する出力電圧（出力電力）が得られる。
図１０の本発明の電力変換装置における実施形態の特徴は、インバータ回路において、本発明の第１から第６の実施形態のいずれかのＩＧＢＴを備えた点である。本実施形態で説明したＩＧＢＴを電力変換装置に適用することで、電力変換装置の低損失化と高信頼化が実現できる。
【００３７】
（その他の実施形態）
なお、本発明の電力変換装置における実施形態としてインバータ回路について説明したが、本発明の実施形態であるＩＧＢＴをコンバータやチョッパ等のその他の電力変換装置に用いれば、低損失化と高信頼化において同様の効果が得られる。
【００３８】
また、以上において、バイポーラトランジスタとしてのエミッタとなるｎエミッタ層１０７、１０７Ｂ、１０７Ｃはｎ型の半導体層、コレクタとなるｐコレクタ層１０２、１２０はｐ型の半導体層、バッファ層となるｎバッファ層１０３、１２１はｎ型の半導体層、ドリフト層となるｎ−ドリフト層１０４はｎ−型の半導体層で形成し、また、ＭＯＳＦＥＴのチャネルとなるｐチャネル層１０６はｐ−型の半導体層で形成したが、これらにおけるｐ型とｎ型の極性を互いに逆に入れ換える。かつ、エミッタ電極、コレクタ電極、ゲート配線電極からの電位の供給において、正極性と負極性を逆にする。このようにすると、電位極性において正負、逆の特性を持つＩＧＢＴが得られる。
【００３９】
また、図７に示した縦型のトレンチゲート型ＩＧＢＴ４においては、シリコン基板１２６上に絶縁層１２３が形成されたＳＯＩ（Silicon On Insulator）基板を用いているが、ｐ+基板を用いてもよい。
【００４０】
また、図１に示した縦型のトレンチゲート型ＩＧＢＴ１においては、シリコン基板１２６を基に形成する例を示したが、必ずしもシリコン基板であるとは限らない。シリコン以外の半導体基板でも以降の製造工程の条件を合わせ込めば製作、製造は可能である。
【００４１】
以上、本発明によれば、トレンチゲート型ＩＧＢＴおいて、フローティングｐ層の上部に厚い絶縁膜と多結晶ポリシリコンからなる静電容量を設け、かつフローティングｐ層をトレンチゲートから離して設けることで、短絡時に流れる過電流を抑制しつつ、低損失、低ノイズ（低電位変位、低電流振動）であり、かつ素子の破壊耐量の高いＩＧＢＴを提供できる。
【産業上の利用可能性】
【００４２】
ＩＧＢＴは高圧、高電力、高周波数に対応できるスイッチング素子として用途が拡大しつつある。本発明のＩＧＢＴ（半導体装置）はさらにノイズ特性と素子耐圧が向上し、低損失化に向いている。このため、本発明のＩＧＢＴ、あるいはそれを備えた電力変換装置は、家庭用の小電力機器から鉄道や製造工場での大電力機器にまで、広く採用される可能性がある。
【符号の説明】
【００４３】
１、２、３、４、５、６、１１、１２、１３  ＩＧＢＴ、半導体装置
１００  コレクタ電極、第２電極
１０１  コレクタ端子
１０２、１２０  ｐコレクタ層、第１半導体層
１０３、１２１  ｎバッファ層、第２半導体層
１０４  ｎ−ドリフト層、第３半導体層
１０５、１０５Ｃ、１１７、１２２  フローティングｐ層、第６半導体層
１０６  ｐチャネル層、第４半導体層
１０７、１０７Ｂ、１０７Ｃ  ｎエミッタ層、第５半導体層
１０８、１０８Ｂ  ｐコンタクト層
１０９、１０９Ａ、１０９Ｂ、１０９Ｃ  ゲート電極、トレンチゲート、絶縁ゲート
１１０、１１０Ａ、１１０Ｂ  ゲート絶縁膜、第２絶縁膜
１１１、１２３  絶縁膜、第１絶縁膜
１１２、１１２Ｃ  多結晶シリコン、第１導電体層
１１３  絶縁膜
１１４、１１８  エミッタ電極、第１電極
１１５  ゲート端子
１１６、１１９  エミッタ端子
１２４  ｎ電荷障壁層、第７半導体層
１２５  ｐ層、第８半導体層
１２６  シリコン基板、半導体基板
１２７  ゲート配線電極、第３電極
２０１、２０２、２０３  コンタクト
３０１  抵抗、抵抗手段
４０１ＡＰ、４０１ＡＮ、４０１ＢＰ、４０１ＢＮ、４０１ＣＰ、４０１ＣＮ  ゲート駆動回路
４０２ＡＰ、４０２ＡＮ、４０２ＢＰ、４０２ＢＮ、４０２ＣＰ、４０２ＣＮ  ＩＧＢＴ、半導体装置
４０３  ダイオード
４０４、４０５  入力端子
４０６、４０７、４０８  出力端子
【図１】
0005492225.tif 000002
【図２】
0005492225.tif 000003
【図３】
0005492225.tif 000004
【図４】
0005492225.tif 000005
【図５】
0005492225.tif 000006
【図６】
0005492225.tif 000007
【図７】
0005492225.tif 000008
【図８】
0005492225.tif 000009
【図９】
0005492225.tif 000010
【図１０】
0005492225.tif 000011
【図１１】
0005492225.tif 000012
【図１２】
0005492225.tif 000013
【図１３】
0005492225.tif 000014