(57)【特許請求の範囲】
【請求項１】
半導体基板上に配置されたゲート電極を備える半導体構造体であって、前記ゲート電極は該ゲート電極内において横方向に可変の仕事関数を有し、前記ゲート電極は、第１仕事関数を有する逆Ｖ字形状のコア材料と、前記コア材料に隣接し、前記第１仕事関数とは異なる第２仕事関数を有する第２材料とを含む、前記半導体構造体。
【請求項２】
前記ゲート電極は、ＭＯＳＦＥＴデバイスの内部、又はＣＭＯＳデバイスの内部に含まれる、請求項１に記載の半導体構造体。
【請求項３】
前記ゲート電極は、前記半導体基板内の非ドープ・チャネルの上に配置される、請求項１又は２に記載の半導体構造体。
【請求項４】
半導体構造体を製造する方法であって、
半導体基板を準備するステップであって、前記半導体基板上に形成されたゲート電極を含み、前記ゲート電極の側壁に隣接してスペーサ層が配置されており、前記半導体基板上に前記半導体構造体を平坦化する為に、前記スペーサ層を囲んで層間誘電体が配置されている、前記準備するステップと、
仕事関数変更イオンの傾斜角の注入法を用いて前記ゲート電極上部からイオンを注入するステップと
を含み、前記イオンの注入によって、前記ゲート電極は横方向に可変の仕事関数を有し、前記ゲート電極は、第１仕事関数を有する逆Ｖ字形状のコア材料と、前記コア材料に隣接し、前記第１仕事関数とは異なる第２仕事関数を有する第２材料とを含む、前記方法。
【請求項５】
前記仕事関数変更イオンの傾斜角の注入は、ｐ−タイプ又はｎ−タイプのドーパントを注入することを含む、請求項４に記載の方法。
【請求項６】
前記ゲート電極はシリサイド又はポリシリコン材料を含む、請求項４又は５に記載の方法。
【請求項７】
前記傾斜角は、前記半導体基板の平面に対して１０〜４５度の角度を含む、請求項４〜６のいずれか一項に記載の方法。
【請求項８】
前記ゲート電極は、ＭＯＳＦＥＴデバイスの内部、又はＣＭＯＳデバイスの内部に含まれる、請求項４〜７のいずれか一項に記載の方法。
【請求項９】
前記ゲート電極は、前記半導体基板内の非ドープ・チャネルの上に配置される、請求項４〜８のいずれか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスを含むことができる半導体構造体に関する。より具体的には、本発明は向上した性能をもつ半導体構造体に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴデバイスの寸法が減少するにつれ、特にＭＯＳＦＥＴのゲート電極の寸法が減少するにつれ、幾つかの新しい効果がＭＯＳＦＥＴデバイスにおいてより顕著になってきた。特に有害な新しい効果は短チャネル効果（short channel effect）である。短チャネル効果は、ＭＯＳＦＥＴ内のチャネル領域の上にあるゲート電極の不適切なレベルの電気的制御によって生じる。短チャネル効果の望ましくない結果は、ＭＯＳＦＥＴの高いオフ状態電流、高い待機時消費電力、及びＭＯＳＦＥＴデバイス内の有害な電気パラメータ変動を含む。
【０００３】
短チャネル効果を最小にして閾値電圧の変動を減らすために、最近、ＭＯＳＦＥＴデバイスは、非ドープの極めて薄いチャネル領域を含む、非ドープの極薄の本体領域をもつように製造されている。しかしながら、これらの非ドープの本体領域は向上した短チャネル効果の制御をＭＯＳＦＥＴデバイスにもたらす一方で、非ドープ本体領域は、実際には、ＭＯＳＦＥＴデバイスの他の電気的パラメータを悪くする可能性がある。
【０００４】
向上した性能を有する種々の半導体構造体、及びその製造方法は、半導体製造技術においては既知である。
そのような半導体構造体の具体的な例は、（１）Ｋｅｄｚｉｅｒｓｋｉ他による非特許文献１、（２）Ｋｒｉｖｏｋａｐｉｃ他による非特許文献２、（３）Ｋｅｄｚｉｅｒｓｋｉ他による非特許文献３、及び（４）Ｄｏｒｉｓ他による非特許文献４よって開示されている。
【０００５】
【非特許文献１】Ｋｅｄｚｉｅｒｓｋｉ他、「Ｍｅｔａｌ−ｇａｔｅ  ＦｉｎＦＥＴ  ａｎｄ  ｆｕｌｌｙ−ｄｅｐｌｅｔｅｄ  ＳＯＩ  ｄｅｖｉｃｅｓ  ｕｓｉｎｇ  ｔｏｔａｌ  ｇａｔｅ  ｓｉｌｉｃｉｄｔｉｏｎ」、ＩＥＤＭ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ  ｐｐ．２４７−５０、２００２（向上した電気的性能をもつ金属ゲートＦｉｎＦＥＴ及び完全空乏化ＳＯＩデバイス）。
【非特許文献２】Ｋｒｉｖｏｋａｐｉｃ他、「Ｌｏｃａｌｌｙ  Ｓｔｒａｉｎｅｄ  Ｕｌｔｒａ−Ｔｈｉｎ  Ｃｈａｎｎｅｌ  ２５ｎｍ  Ｎａｒｒｏｗ  ＦＤＳＯＩ  Ｄｅｖｉｃｅｓ  ｗｉｔｈ  Ｍｅｔａｌ  Ｇａｔｅ  ａｎｄ  Ｍｅｓａ  Ｉｓｏｌａｔｉｏｎ」、ＩＥＤＭ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ、２００３（向上した性能のための半導体・オン・インシュレータ（ＳＯＩ）基板内に製作されたＮＭＯＳ＆ＰＭＯＳデバイス）。
【非特許文献３】Ｋｅｄｚｉｅｒｓｋｉ他、「Ｆａｂｒｉｃａｔｉｏｎ  ｏｆ  Ｍｅｔａｌ  Ｇａｔｅｄ  ＦｉｎＦＥＴｓ  Ｔｈｒｏｕｇｈ  Ｃｏｍｐｌｅｔｅ  Ｇａｔｅ  Ｓｉｌｉｃｉｄａｔｉｏｎ  Ｗｉｔｈ  Ｎｉ」、ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ、ｖｏｌ．５１、ｎｏ．１２、ｐｐ．２１１５−２０、２００４（向上した仕事関数の制御により製作された金属ゲートＦｉｎＦＥＴ）。
【非特許文献４】Ｄｏｒｉｓ他、「Ｈｉｇｈ  Ｐｅｒｆｏｒｍａｎｃｅ  ＦＤＳＯＩ  ＣＭＯＳ  Ｔｅｃｈｎｏｌｏｇｙ  ｗｉｔｈ  Ｍｅｔａｌ  Ｇａｔｅ  ａｎｄ  Ｈｉｇｈ−Ｋ」、２００５、Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ、ｐｐ．２１４−１５、２００５（向上した性能に適合する仕事関数をもつＣＭＯＳデバイス）。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
半導体構造体の性能に対する要求は、半導体構造体及びデバイスの寸法が減少するにつれて確実に増加している。従って、縮小した寸法で向上した性能を与える半導体構造体及びその製造方法が望まれている。
【課題を解決するための手段】
【０００７】
本発明は、半導体構造体及び該半導体構造体を製造するための関連方法を含む。半導体構造体は、横方向に可変の仕事関数を有するように設計されたゲート電極を含む。このゲート電極は、ＭＯＳＦＥＴ、ＣＭＯＳ及びｆｉｎＦＥＴデバイス内で用いることができる。本方法は、横方向に可変の仕事関数を有するゲート電極を製造することに向けられる。開示され請求される本発明の脈絡の中で、「横方向に可変の仕事関数(laterally variable work function)」とは、ゲート電極のライン幅(line width)（即ち、代りにゲート長(gate length)と呼ばれる）の関数としてのゲート電極の仕事関数の変化を意味する。横方向に可変の仕事関数を有するこのようなゲート電極はまた、垂直に可変の仕事関数を有することができる。
【０００８】
本発明による半導体構造体の動作に関して特定の理論に束縛されることは望まないが、ｎ−ＦＥＴ又はｐ−ＦＥＴの閾値電圧は、そのゲート電極の仕事関数を高くするか又は低くすることによって高くすることができる。ｎ−ＦＥＴ又はｐ−ＦＥＴが、中央部(center)と比較して縁部(edge)上でより高い又はより低い仕事関数のゲート電極を有する場合には、有効(effective)仕事関数はゲート電極のより短いゲート長において高くなるか又は低くなることになる。それ故に、ｎ−ＦＥＴ又はｐ−ＦＥＴの閾値電圧は、より短いゲート長においては、短チャネル効果が上記の仕事関数関連の効果を押し潰す前に上昇することになり、従って、ハロ・ドーピングを用いることにより従来のＦＥＴにおいて実現されるのに類似した、閾値電圧対ゲート長の特性におけるピークを生じる。
【０００９】
本発明による半導体構造体は、半導体基板上に配置されたゲート電極を含む。半導体構造体内では、ゲート電極は横方向に可変の仕事関数を有する。
【００１０】
本発明による特定の方法は、半導体基板上に形成されたゲート電極を含む半導体基板を準備するステップを含む。この特定の方法はまた、ゲート電極を加工処理して横方向に可変の仕事関数を有する加工処理されたゲート電極を設けるステップを含む。
【００１１】
本発明による別の特定の方法は、半導体基板上の誘電体層内部に形成されたダミーのゲート電極を含む半導体基板を準備するステップを含む。この特定の方法はまた、ダミーのゲート電極を除去して開口を形成するステップを含む。この特定の方法はまた、開口内に仕事関数変更層(work function modifying layer)、次いでゲート電極を逐次形成する(forming sequentially)ステップを含む。
【００１２】
本発明の目的、特徴及び利点は、以下に説明されるように好ましい実施形態の説明の脈絡の中で理解される。好ましい実施形態の説明は、この開示の資料部分である添付の図面の脈絡の中で理解される。
【発明を実施するための最良の形態】
【００１３】
本発明は、横方向に可変の仕事関数を有するゲート電極を順番に含む半導体構造体（及びその製造方法）を含むものでが、以下で前述の図面の脈絡の中で詳細に説明される。図面は例示の目的のためであるので、図面は必ずしも一定の尺度で描かれてはいない。
【００１４】
図１乃至図６は、本発明の一実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図を示す。本発明のこの特定の実施形態は、本発明の第１の実施形態を構成する。図１は、第１の実施形態による製造の初期段階における半導体構造体の略断面図を示す。
【００１５】
図１はベースの半導体基板１０を示す。埋め込み誘電体層１２がベースの半導体基板１０上に配置され、表面半導体層１４が埋め込み誘電体層１２の上に配置される。表面半導体層１４の部分が分離領域１５により分離される。全体として、ベースの半導体基板１０、埋め込み誘電体層１２及び表面半導体層１４が、半導体・オン・インシュレータ基板を構成する。
【００１６】
ベースの半導体基板１０は、幾つかの半導体材料の何れかを含むことができる。非限定的な例には、シリコン、ゲルマニウム、シリコン・ゲルマニウム合金、炭化シリコン、炭化シリコン・ゲルマニウム合金、及び化合物（すなわちＩＩＩ−Ｖ族及びＩＩ−ＶＩ族）半導体材料が含まれる。化合物半導体材料の非限定的な例には、ガリウムヒ素、ヒ化インジウム及びリン化インジウム半導体材料が含まれる。典型的には、ベースの半導体基板１０は、約０．５ミリメートルから約１．５ミリメートルまでの厚さを有する。
【００１７】
埋め込み誘電体層１２は、幾つかの誘電体材料の何れかを含むことができる。非限定的な例には、特にシリコンの酸化物、窒化物及び酸窒化物が含まれるが、他の元素の酸化物、窒化物及び酸窒化物は除外されない。埋め込み誘電体層１２は、結晶又は非結晶の誘電体材料を含むことができる。埋め込み誘電体層１２は、幾つかの方法の何れかを用いて形成することができる。非限定的な例には、イオン注入法、熱又はプラズマ酸化又は窒化法、化学気相堆積法及び物理気相堆積法が含まれる。埋め込み誘電体層１２はまた、ウェハ・ボンディング又はラミネート法を用いて形成することができる。典型的には、埋め込み誘電体層１２は、ベースの半導体基板１０がそれから構成される半導体材料の酸化物を含む。典型的には、埋め込み誘電体層１２は約５０オングストロームから約２００００オングストロームまでの厚さを有する。
【００１８】
表面半導体層１４は、ベースの半導体基板１０をそれから構成することができる幾つかの半導体材料のいずれかを含むことができる。表面半導体層１４及びベースの半導体基板１０は、化学組成、ドーパントの極性、ドーパントの濃度及び結晶配向に関して同一の又は異なる半導体材料のいずれかを含むことができる。典型的には、表面半導体層１４は、約５００オングストロームから約１０００オングストロームまでの厚さを有することができる。しかしながら、現在の及び以下の実施形態の脈絡において、表面半導体層１４は約２０オングストロームから約２００オングストロームまでの厚さを有することがより好ましい。
【００１９】
分離領域１５は、典型的には、誘電体絶縁材料を含むことになる幾つかの絶縁材料の何れかを含むことができる。典型的には、分離領域１５は、埋め込み誘電体層１２に用いた誘電体絶縁材料の同じ群から選択される誘電体絶縁材料を含む。しかしながら、分離領域１５を作成する方法は、埋め込み誘電体層１２を作成するのに用いた方法とは異なってもよい。例えば、制限なしに、分離領域１５がそれから構成される絶縁誘電体材料は、（１）急速熱処理法、例えば、ＨＴＯとしても知られている高温酸化物法、又は（２）プラズマ蒸着法、例えば、ＨＤＰ酸化物法としても知られている高密度プラズマ酸化物法、或いは、（３）（１）と（２）の組合せを用いて堆積させることができる。
【００２０】
図１に示される半導体構造体の半導体・オン・インシュレータ基板部分は、幾つかの方法の何れかを用いて作成することができる。非限定的な例には、ラミネート法、層転写法及び酸素注入による分離（ＳＩＭＯＸ）法が含まれる。
【００２１】
現在の実施形態は、ベースの半導体基板１０、埋め込み誘電体層１２及び表面半導体層１４を備えた半導体・オン・インシュレータ基板の脈絡のなかで本発明を示すが、実施形態及び本発明のいずれもそれには限定されない。むしろ、その実施形態は、代替的に、バルク半導体基板（さもなければベース半導体基板１０及び表面半導体層１４が同一の化学組成及び結晶配向を有する状況の下で埋め込み誘電体層１２がないことから生ずることになる）を用いる特定の状況の下で実行することができる。実施形態にはまた、ハイブリッド配向（ＨＯＴ）基板の使用が考慮されている。ハイブリッド配向基板は、単一の半導体基板内の複数の結晶配向を有する。
【００２２】
図１はまた、分離領域１５によって分離され、表面半導体層１４の部分の内部及び上に配置された複数の電界効果トランジスタ・デバイスＴ１及びＴ２を（断面図で）示す。電界効果トランジスタ・デバイスＴ１及びＴ２は、（１）表面半導体層１４上に配置された複数のゲート誘電体１６、（２）ゲート誘電体１６の上に配置された複数のゲート電極１８、（３）ゲート誘電体１６及びゲート電極１８の対向する側壁に隣接して配置された複数のスペーサ層２０（平面図でこれらの構造部を完全に取り囲むように示そうとしているが）、（４）表面半導体層１４の内部に配置され、ゲート電極１８の下方の好ましくは非ドープのチャネル領域により分離される複数のエクステンション及びソース／ドレイン領域２２、及び（５）ソース／ドレイン領域２２及びゲート電極１８の複数の上部表面上に配置された複数のシリサイド層２４を備える。
【００２３】
また図１の略断面図内に極細線で示されるのは、エクステンション及びソース／ドレイン領域２２及びシリサイド層２４の代わりに用いることのできる随意の好ましい隆起したエクステンション及びソース／ドレイン領域２２’及びシリサイド層２４’である。
【００２４】
前述の層及び構造体の各々は、半導体製造技術における従来の材料を含み、寸法を有することができる。前述の層及び構造体の各々はまた、半導体製造技術における従来の方法を用いて形成することができる。
【００２５】
ゲート誘電体１６は、真空を基準として約４（即ち、典型的には酸化シリコン）から約８（即ち、典型的には、窒化シリコン）までの誘電率を有するシリコンの酸化物、窒化物及び酸窒化物のような従来の誘電体材料を含むことができる。代替的に、ゲート誘電体１６は、一般的には、約８から少なくとも約１００までの誘電率を有するより高誘電率の誘電体材料を含むことができる。このような高誘電率の誘電体材料は、酸化ハフニウム、ハフニウム・シリケート、酸化ジルコニウム、酸化ランタン、酸化チタン、チタン酸バリウムストロンチウム（ＢＳＴ）及びチタン酸ジルコン酸鉛（ＰＺＴ）を含むことができるが、それらに限定はされない。ゲート誘電体１６は、それらの組成物の材料に適切な幾つかの方法のいずれかを使用して形成することができる。非限定的な例には、熱又はプラズマ酸化又は窒化法、化学気相堆積法（原子層堆積法を含む）及び物理気相堆積法が含まれる。典型的には、ゲート誘電体１６は、約５オングストロームから約７０オングストロームまでの厚さを有する熱酸化シリコン誘電体材料を含む。
【００２６】
ゲート電極１８は、特定の金属、金属合金、金属窒化物、金属シリサイド、並びに、それらの積層及びそれらの複合物を含んだ材料を含むことができるが、それらに限定はされない。ゲート電極１８はまた、ドープ・ポリシリコン及びポリシリコンゲルマニウム合金材料（即ち、１立方センチメートル当り約１×１０１８個から約１×１０２２個までのドーパント原子のドーパント濃度を有する）、並びにポリサイド材料（ドープ・ポリシリコン／金属シリサイドの積層材料）を含むことができる。同様に、前述の材料はまた、幾つかの方法のいずれかを用いて形成することができる。非限定的な例には、それらに限定はされないが、蒸発法及びスパッタリング法のような、サリサイド法、化学気相堆積法及び物理気相堆積法が含まれる。典型的には、ゲート電極１８は、約４００オングストロームから約２０００オングストロームまでの厚さを有するドープ・ポリシリコン材料を含む。ゲート電極１８は、ドープ・ポリシリコン材料から形成されるときには、典型的にはリソグラフィ及びイオン注入方法を用いて形成される。ＮＦＥＴゲートをｎ型ドーパントで、そしてＰＦＥＴゲートをｐ型ドーパントでドープするにはイオン注入ステップが必要である。
【００２７】
スペーサ２０は、誘電体材料を含むことができ、特に、スペーサは一般的に、約４より小さな誘電率を有する低誘電率の誘電体材料を含むことができる。このような低誘電率は、ゲート１８とエクステンション及びソース／ドレイン領域２２との間の寄生容量を減少させる。スペーサ材料は、それらに限定はされないが、化学気相堆積法及び物理気相堆積法を含む方法を用いて形成することができる。スペーサ２０はまた、ブランケット層堆積及び異方性エッチバック法を用いることにより、特徴的な内側向きスペーサの形状に形成される。典型的には、スペーサ２０は、酸化シリコン及び窒化シリコン誘電体材料の組合せを含む。
【００２８】
エクステンション及びソース／ドレイン領域２２は、必要に応じて、一般に従来のｎ導電性型ドーパント又は一般に従来のｐ導電性型ドーパントを含む。当業者により理解されるように、エクステンション及びソース／ドレイン領域２２が、２ステップのイオン注入法を用いて形成される。この方法の第１のイオン注入プロセス・ステップでは、スペーサ２０がない状態で、ゲート電極１８をマスクとして用いて、それぞれがスペーサ２０の下方に延びる複数のエクステンション領域が形成される。第２のイオン注入プロセス・ステップでは、ゲート電極１８及びスペーサ２０をマスクとして用いて、エクステンション及びソース／ドレイン領域２２のより大きな接触領域部分が形成され、同時にエクステンション領域が組み込まれる。ドーパント濃度は、各々のエクステンション及びソース／ドレイン領域２２の内部で１立方センチメートルあたり約１×１０１９個から約１×１０２１個までのドーパント原子とする。一対のエクステンション及びソース／ドレイン領域２２内のエクステンション領域は、ある状況下では、一対のエクステンション及びソース／ドレイン領域２２との接触領域よりも薄くドープすることができるが、しかしそのような異なるドープ濃度は本発明の必要条件ではない。
【００２９】
シリサイド層２４は、幾つかのシリサイド形成金属のいずれかを含むことができる。シリサイド形成金属の候補の非限定的な例には、ニッケル、コバルト、チタン、タングステン、エルビウム、イッテルビウム、白金及びバナジウムのシリサイド形成金属、又は上記材料の合金が含まれる。ニッケル及びコバルトのシリサイド形成金属は特に一般的である。上に列挙した以外のシリサイド形成金属は、あまり一般的ではない。典型的には、シリサイド層２４はサリサイド法を用いて形成される。サリサイド法は、（１）シリサイド層２４が存在しない図１の半導体構造体上にブランケット・シリサイド形成金属層を形成するステップと、（２）ブランケット・シリサイド形成金属層とそれが接触するシリコン表面とを熱アニール処理して選択的にシリサイド層を形成し、一方、例えばスペーサ２０上の未反応の金属シリサイド形成金属層は残すステップと、（３）例えばスペーサ２０から金属シリサイド形成金属層の未反応部分を選択的に剥離するステップとを含む。典型的には、シリサイド層２４は、約５０オングストロームから約３００オングストロームまでの厚さを有するニッケルシリサイド材料又はコバルトシリサイド材料を含む。
【００３０】
図２は、図１に示される半導体構造体を平坦化するために配置された層間誘電体（ＩＬＤ）層２６を示す。層間誘電体層２６は、埋め込み誘電体層１２及び分離領域１５が構成される幾つかの誘電体材料のいずれかを含むことができる。代替的に、約４（即ち、フッ素ドープ及び炭素ドープの酸化シリコン材料）より小さな誘電率を有する低誘電率の誘電体材料もまた、層間誘電体（ＩＬＤ）層２６に用いることができるが、その理由はそれらがゲート電極１８の導体の間の寄生容量を減少させるためである。層間誘電体層２６は、典型的には、ブランケット層として堆積させ、次いで平坦化して層間誘電体層２６を形成する。このような平坦化は、半導体製造技術における従来の方法を用いて行うことができる。このような平坦化の方法には、それらに限定はされないが、機械的平坦化方法、及び化学的機械研磨平坦化方法が含まれる。化学的機械研磨平坦化法が最も一般的である。
【００３１】
図３は、初めに第２トランジスタＴ２を覆って配置されるマスク層２８を示す。マスク層２８は、幾つかのマスク材料のいずれかを含むことができる。非限定的な例には、ハード・マスク材料及びフォトレジスト・マスク材料が含まれる。フォトレジスト・マスク材料は、概してより一般的である。候補となるフォトレジスト材料には、ポジティブ・フォトレジスト材料、ネガティブ・フォトレジスト材料及びハイブリッド・フォトレジスト材料が含まれる。典型的には、マスク層２８は、約１０００オングストロームから約３０００オングストロームまでの厚さを有するポジティブ・フォトレジスト材料又はネガティブ・フォトレジスト材料を含む。
【００３２】
図３はまた、第１トランジスタＴ１のゲート電極１８に注入してゲート電極１８’を有する第１トランジスタＴ１’を形成するための第１仕事関数変更イオン３０のドーズ量を示す。第１仕事関数変更イオン３０のドーズ量は、ベースの半導体基板１０の平面に対して約１０度から約４５度までの傾斜角で注入されるので、ゲート電極１８’の中央の逆Ｖ字形の底部分は第１仕事関数変更イオン３０のドーズ量では注入されない。ゲート電極１８がシリサイド材料（それらに限定されないが、例えば、ニッケルシリサイド材料又はコバルトシリサイド材料）又はドープ・ポリシリコン材料を含む場合には、第１仕事関数変更イオン３０のドーズ量は、ドーパント、より具体的には、カウンタ・ドーパントを含むことができ、それがゲート電極１８’内の仕事関数の横方向（即ち、ゲート長又はゲートライン幅）に依存する変化をもたらす。典型的なドーパントは、それらに限定されないが、従来のヒ素、ホウ素及びリン含有ドーパント種を含むことができる。また、やはり限定的ではないが、インジウム及びアンチモン含有ドーパント種も含まれる。一般的には、ＩＩＩ族（即ち、ｐ型）及びＶ族（即ち、ｎ型）ドーパント種のいずれかを用いることができる。典型的には、第１仕事関数変更イオン３０のドーズ量は、１立方センチメートルの基板面積当り約１０１４個から約１０１６個までイオンのドーズ量で与えられる。
【００３３】
図４は、図３の半導体構造体から第１マスク２８を剥離した結果を示す。第１マスクは、半導体製造技術における従来の方法及び材料を用いて剥離することができる。非限定的な例には、湿式化学剥離法及び材料、乾式プラズマ剥離法及び材料、及びそれらを総合した剥離法及び材料が含まれる。
【００３４】
図５は、第１トランジスタＴ１’を覆って配置された第２マスク３２と、第２トランジスタＴ２のゲート電極１８に注入してゲート電極１８”を有する第２トランジスタＴ２’を形成するための第２仕事関数変更イオン３４のドーズ量とを示す。第２マスク３２は、他の点では、第１マスク２８と類似、等価又は同一であるが、第２マスクは第２トランジスタＴ２ではなく、第１トランジスタＴ１’を覆って配置される。第２仕事関数変更イオン３４のドーズ量は、他の点では、第１の仕事関数変更イオン３０のドーズ量と類似、等価又は同一であるが、第１仕事関数変更イオン３０のドーズ量と比較して反対の仕事関数変更効果をもつように意図されたものである。より具体的には、第１仕事関数変更イオン３０のドーズ量と第２仕事関数変更イオン３４のドーズ量とのうちの１つが、ゲート電極１８’又は１８”の中央部と比較してゲート電極１８’又は１８”の縁部でより高い仕事関数を生じるように意図されている（それ故ｎ−ＦＥＴに適用できる）。同様に、第１仕事関数変更イオン３０のドーズ量と第２仕事関数変更イオン３４のドーズ量とのうちの別の一つは、ゲート電極１８’又は１８”の縁部と比較してゲート電極１８’又は１８”の中央部でより高い仕事関数を生じるように意図されている（それ故ｐ−ＦＥＴに適用できる）。一般に、（１）ゲート電極１８’又は１８”の中央部の仕事関数は、ｎＦＥＴに対して約４．４電子ボルトから約４．６電子ボルトまで、そしてｐＦＥＴに対しては約４．６電子ボルトから約４．８電子ボルトまでであり、（２）ゲート電極１８’又は１８”の外側部分のより低い仕事関数は、ｐＦＥＴに対しては約４．４電子ボルトから約４．６電子ボルトまでであり、そして（３）ゲート電極１８’又は１８”の外側部分のより高い仕事関数は、ｎＦＥＴに対して約４．６電子ボルトから約４．８電子ボルトまでである。
【００３５】
図６は、図５の半導体構造体から第２マスク３２を剥離した結果を示す。第２マスク３２は、図３の半導体構造体から第１マスク２８を剥離して図４の半導体構造体を生ずるのに用いた方法及び材料と類似、等価又は同一の方法及び材料を用いて剥離することができる。
【００３６】
図６は、本発明の一実施形態による半導体構造体を示す。この半導体構造体は、典型的には異なる導電率型（即ち、異なるドーパント極性）の第１トランジスタＴ１’及び第２トランジスタＴ２’を有するＣＭＯＳ構造体を含む。第１トランジスタＴ１’及び第２トランジスタＴ２’は、それぞれ、第１ゲート電極１８’及び第２ゲート電極１８”を含む。第１ゲート電極１８’及び第２ゲート電極１８”の各々は、横方向に（即ち、ライン幅又はゲート長）可変の仕事関数を有する。ゲート電極１８’及び１８”の各々の内部の横方向に可変の仕事関数は、適切に注入された仕事関数変更イオン３０又は３４を用いる大きな傾斜角の注入法を用いて達成される。以下の実施例の脈絡の中でさらに詳細に示されるように、トランジスタ内のゲート電極内部の仕事関数の横方向の変化は、半導体・オン・インシュレータ基板内部の特に薄い（即ち、約５０オングストロームから約１００オングストロームまでの）表面半導体層を用いて製造される非ドープ・チャネル・トランジスタの電気的特性を向上させるために特に望ましい。
【００３７】
図７乃至図１７は、本発明の別の実施形態による半導体構造体の製造中の進行段階の結果を示す一連の略断面図を示す。この別の実施形態は、本発明の第２の実施形態を構成する。図７は、第２の実施形態による製造の初期段階における半導体構造体の略断面図を示す。
【００３８】
図７は、図１乃至図６に示された第１の実施形態に示されたのと同じベースの半導体基板１０、埋め込み誘電体層１２、表面半導体層１４及び分離領域１５を示す。前述の基板、層及び構造体は、図１乃至図６に関連して第１の実施形態の脈絡の中で説明されたものと類似、等価又は同一の材料を含み、厚さを有し、方法を用いて形成することができる。
【００３９】
図７はまた、図１乃至図６に示された第１の実施形態のゲート誘電体１６に対応する複数のゲート誘電体１６’を示すが、しかしそれは横方向の寸法がもっと大きく、表面半導体層１４を完全に覆う。
【００４０】
図７は、結局、複数のゲート電極スタックＧ１及びＧ２を示すが、それら各々の１つは、中間ギャップ材料層１８ａを含み、その上にドープ・ポリシリコン材料層１８ｂ（即ち、１立方センチメートル当り約１０１８個から約１０２１個までのドーパント原子のドーパント濃度を含む）が配置される。ゲート電極スタックＧ１及びＧ２の各々は、図７に示される半導体構造体のさらなる加工処理に伴って作成される、横方向に可変の仕事関数のゲート電極に対して中程度の仕事関数の中央領域（即ち、約４．４電子ボルトから約４．８電子ボルトまでの仕事関数を有する）を与えるように意図されている。中間ギャップ材料層１８ａを構成することのできる中間ギャップ材料は、タングステン（Ｗ）、窒化チタン（ＴｉＮ）及び窒化タンタル（ＴａＮ）を含む。中間ギャップ材料層１８ａを構成することのできる中間ギャップ材料、及びドープ・ポリシリコン材料層１８ｂを構成することのできるドープ・ポリシリコン材料の各々は、半導体製造技術における従来の方法を用いて形成することができる。方法の非限定的な例には、化学気相堆積法、物理気相堆積法及び原子層堆積（ＡＬＤ）法が含まれる。典型的には、中間ギャップ材料層１８ａの各々は、約５０オングストロームから約１００オングストロームまでの厚さを有し、ドープ・ポリシリコン層１８ｂの各々は、約５００オングストロームから約１０００オングストロームまでの厚さを有する。
【００４１】
図８は、図７の半導体構造体を共形的に覆って配置される第１キャップ層２１ａを示す。第１キャップ層２１ａは、幾つかのキャップ材料のいずれかを含むことができるが、誘電体キャッップ材料が特に一般的ではある。典型的には、第１キャップ層２１ａは、約２００オングストロームから約１０００オングストロームまでの厚さを有する窒化シリコンのキャップ材料を含む。図９は、第１キャップ層２１ａをパターン付けして、図７に示すように、第２ゲート電極スタックＧ２を覆うが、第１ゲート電極スタックＧ１は覆わない第１キャップ層２１ａ’を形成した結果を示す。パターン付けは、半導体製造技術における従来のフォトリソグラフィ及びエッチング法を用いて達成することができる。特に、エッチング法は、湿式化学エッチング法、乾式プラズマ・エッチング法、及びそれらを総合したエッチング法を含む。
【００４２】
図１０は、図９の半導体構造体上に配置された第１仕事関数変更層１９ａを示す。第１仕事関数変更層１９ａは、ゲート電極スタックＧ１及びＧ２の仕事関数より低いか又は高い仕事関数を有する材料を含むことができる。より低い仕事関数の材料は、それらに限定されないが、アルミニウム（Ａｌ）、チタン（Ｔｉ）及びタンタル（Ｔａ）材料を含むことができる。より高い仕事関数の材料は、それらに限定されないが、ニッケル（Ｎｉ）、白金（Ｐｔ）及びパラジウム（Ｐｄ）材料を含むことができる。典型的には、第１仕事関数変更層１９ａは、それらに限定はされないが、約５オングストロームから約２５オングストロームまでの厚さを有するアルミニウム（Ａｌ）、チタン（Ｔｉ）及びタンタル（Ｔａ）のような低い仕事関数の材料を含む。
【００４３】
図１１は、第１仕事関数変更層１９ａを異方的にエッチングして第１仕事関数変更層１９ａ’を形成した結果を示す。異方性エッチングには、第１仕事関数変更層１９ａを形成するのに用いられた材料に好適な腐食ガス組成物を用いる。図１２は、第１キャップ層２１ａ’及び第１仕事関数変更層１９ａ’を第２ゲート電極スタックＧ２から剥離し、しかし第１ゲート電極スタックＧ１からは剥離せず、その結果第１ゲート電極スタックＧ１から第１ゲート電極スタックＧ１’が生じた結果を示す。前述の剥離ステップは、第１ゲート電極スタックＧ１を、典型的には従来のフォトリソグラフィ法を用いて形成されたフォトレジスト層でマスクした後に行われる。従って、第１ゲート電極スタックＧ１’は、第１仕事関数変更層１９ａ’の存在により横方向に可変の仕事関数を有する。
【００４４】
図１３乃至図１７は、図８乃至図１２の半導体構造体の製造プロセス・ステップに概ね対応する半導体構造体の製造プロセス・ステップを示す。
【００４５】
特に、図１３は図１２の半導体構造体上に配置された第２キャップ層２１ｂを示す。第２キャップ層２１ｂは、図８に示された第１キャップ層２１ａを形成するのに用いられた材料、厚さ寸法及び方法に類似、等価又は同一の材料を含み、厚さ寸法を有し、方法を用いて形成することができる。図１４は、第２キャップ層２１ｂをパターン付けして、第１ゲート電極スタックＧ１'を覆い、しかし第２ゲート電極スタックＧ２は覆わない第２キャップ層２１ｂ'を形成した結果を示す。
【００４６】
図１５は、図１４の半導体構造体上に第２仕事関数変更層１９ｂを形成した結果を示す。第２仕事関数変更層１９ｂは、他の点では概ね、図１０に例示された第１仕事関数変更層１９ａに類似、等価又は同一であるが、一般的には、第１ゲート電極スタックＧ１’と比較して第２ゲート電極スタックＧ２の仕事関数の逆の変更を与える。典型的には、第２仕事関数変更層１９ｂは、それらに限定はされないが、約５オングストロームから約２５オングストロームまでの厚さを有するニッケル（Ｎｉ）、白金（Ｐｔ）及びパラジウム（Ｐｄ）のようなより高い仕事関数の材料を含む。
【００４７】
図１６は、第２仕事関数変更層１９ｂを異方的にエッチングして第２仕事関数変更層１９ｂ’を形成した結果を示す。最後に、図１７は、第２仕事関数変更層１９ｂ’及び第２キャップ層２１ｂ’を第１ゲート電極スタックＧ１’から剥離して一対のゲート電極スタックＧ１’及びＧ２’を生成した結果を示す。第２ゲート電極スタックＧ２’は第２仕事関数変更層１９ｂ’を含み、第１ゲート電極スタックＧ１’は第１仕事関数変更層１９ａ’を含む。さらに、図１７の半導体構造体の製造は、第１の実施形態によるＣＭＯＳ半導体構造体をもたらすことができる。
【００４８】
図１７は、本発明の第２の実施形態による半導体構造体を示す。半導体構造体は、第１及び第２ゲート電極スタックＧ１’及びＧ２’を含む。第１ゲート電極スタックＧ１’は、中間ギャップ材料層１８ａ及びその上に配置されたポリシリコン層１８ｂを備えたコアを含む。第１ゲート電極スタックＧ１’はまた、中間ギャップ材料層１８ａ及びポリシリコン層１８ｂの側壁に積層された第１仕事関数変更層１９ａ’を含む。第２ゲート電極スタックＧ２’はまた、中間ギャップ材料層１８ａ及びその上に配置されたポリシリコン層１８ｂを備えたコアを含む。第２ゲート電極スタックＧ２’はまた、中間ギャップ層１８ａ及びポリシリコン層１８ｂの側壁に積層された第２仕事関数変更層１９ｂ’を含む。第２の実施形態においては、第１仕事関数変更層１９ａ’と第２仕事関数変更層１９ｂ’に別々の仕事関数変更材料を用いて、第１ゲート電極スタックＧ１’と第２ゲート電極スタックＧ２’に異なる横方向に可変の仕事関数を与える。
【００４９】
図１８乃至図２７は、本発明のさらに別の実施形態による半導体構造体の製造中の進行段階の結果を示す一連の略断面図を示す。本発明のこの付加的な実施形態は、本発明の第３の実施形態を構成する。図１８は、この第３の実施形態による製造の初期段階における半導体構造体の略断面図を示す。
【００５０】
図１８及び図１９は、第１の実施形態における図１及び図２に概ね対応するが、シリサイド層２４はなく、複数のゲート電極１８の代わりに複数の犠牲層１７が存在する。犠牲層１７は、幾つかの犠牲材料のいずれかを含むことができる。非限定的な例には、導体犠牲材料、半導体犠牲材料及び誘電体犠牲材料が含まれる。典型的には、犠牲層１７は、図１９の半導体構造体のさらなる加工処理を可能にするように適切なエッチング選択性をもたらすポリシリコン犠牲材料を含む。
【００５１】
図２０は、右側の犠牲層１７を剥離して開口Ａ１を残した結果を示す。図２０には具体的に示されていないが、左側の犠牲層１７は、典型的には、右側の犠牲層１７の剥離に伴いマスクされる（例えば、図３の第１マスク層２８を参照）。右側の犠牲層１７は半導体製造技術における従来の方法及び材料を用いて剥離することができる。非限定的な例には、湿式化学剥離法、乾式プラズマ剥離法、及びそれらを総合した剥離法が含まれる。典型的には、右側の犠牲層１７は、ポリシリコン材料から構成されるとき、適切な酸水溶液、又は代替的に、塩素含有腐食ガスを含むプラズマ腐食ガス組成物を用いて、効果的に剥離することができる。さらに、そして随意に、開口Ａ１の底部のゲート誘電体１６はまた、剥離し、次いで異なるゲート誘電体材料で置き換えることができる。
【００５２】
図２１は、図２０の半導体構造体の上に配置され、開口Ａ１を部分的に充填して開口Ａ１’を形成する、第１仕事関数変更層１９ａを示す。図２１の第１仕事関数変更層１９ａは、図１０に示された第２の実施形態における第１仕事関数変更層１９ａに類似しているが、第１仕事関数変更層１９ａが、第３の実施形態と比較して第２の実施形態では異なる形状部分を覆う点で異なる。
【００５３】
図２２は、第１仕事関数変更層１９ａを異方的にエッチングして開口Ａ１’内に第１仕事関数変更層１９ａ’を形成した結果を示す。第１仕事関数変更層１９ａは、半導体製造技術における従来の異方性エッチング法及び材料を用いて異方的にエッチングし、第１仕事関数変更層１９ａ’を形成することができる。
【００５４】
図２３は、ゲート電極１８’’’で開口Ａ１’を埋め戻した結果を示す。ゲート電極１８’’’は、図１に示された第１の実施形態におけるゲート電極１８を形成するのに用いられた材料及び寸法に類似した材料を含み、寸法を有することができる。ゲート電極１８’’’を形成する方法は、通常ゲート電極１８’’’はブランケット層堆積及び平坦化法を用いて形成されるので、一般には異なる。典型的には、ゲート電極１８’’’は、それらに限定はされないが、化学機械研磨平坦化法を用いて平坦化されるタングステン（Ｗ）、窒化チタン（ＴｉＮ）及び窒化タンタル（ＴａＮ）のような、中間ギャップ材料（即ち、図７乃至図１７の第２の実施形態において示された中間ギャップ材料層１８ａに類似の）を含む。
【００５５】
図２４乃至図２７は、図２０乃至図２３に示された半導体構造体の製造に類似した半導体構造体の製造の結果を示す。具体的には、図２４は、左側の犠牲層１７を剥離して第２開口Ａ２を形成した結果を示す（同様にゲート電極１８’’’のマスクを想定する）。図２５は、図２４の半導体構造体上に配置され、開口Ａ２’を形成する第２仕事関数変更層１９ｂを示す。図２６は、第２仕事関数変更層１９ｂを異方的にエッチングして開口Ａ２’の内部に第２仕事関数変更層１９ｂ’を形成した結果を示す。最後に、図２７は、別のゲート電極１８’’’で第２開口Ａ２’を埋め戻した結果を示す。
【００５６】
図２８は、図２７の半導体構造体から層間誘電体層２６を剥離した結果を示す。剥離は半導体製造技術における従来の方法及び材料を用いて実施することができる。このような方法は、典型的には、それらに限定はされないが、湿式化学剥離法及び乾式プラズマ剥離法を含むことになる。図２８の半導体構造体は、さらに製造加工して、図１乃至図６の略断面図に示されるシリサイド層２４に類似したシリサイド層を、ゲート電極１８’’’、及びソース／ドレイン領域２２の上に設けることができる。
【００５７】
図２７及び図２８は、本発明の第３の実施形態による半導体構造体の略断面図を示す。第１の実施形態に類似して、第３の実施形態はまた、それぞれが横方向に可変の仕事関数をもつ複数のゲート電極（即ち、（１）第１トランジスタＴ１’’内のゲート電極１８’’’及び第１仕事関数変更層１９ａ’、並びに（２）第２トランジスタＴ２’’内のゲート電極１８’’’及び第２仕事関数変更層１９ｂ’）を含むＣＭＯＳ構造体を与える。
【００５８】
図２９は、横方向に可変の仕事関数をもたないゲート電極を用いて製造された電界効果トランジスタに対する閾値電圧対ゲート長（各々の軸に対して任意の単位の）のグラフを示す。図２９はまた、表面半導体層の厚さの５ｎｍから９ｎｍまでの範囲において、表面半導体層の厚さの関数として閾値電圧及びゲート長に対応する一連の曲線を示す。図２９に示されるように、ロール・オフ特性は、表面半導体層の厚さに非常に敏感である。薄い表面半導体層に対しては、閾値電圧は「ロール・オフ」する前には、より小さなゲート長の値で一定のままであるのに対して、より厚い表面半導体層に対しては、ロール・オフがより大きなゲート長で起る。薄い表面半導体層においては、量子力学的閉じ込め効果により、閾値電圧の値はまた、より薄い表面半導体層に対して増加する。図２９にはさらに、８ｎｍ厚の表面半導体層に対する最小のゲート長における閾値電圧に関する基準点２９ａが示される。最後に、図２９には、７ｎｍ厚の表面半導体層に対する公称ゲート長における閾値電圧に関する別の基準点２９ｂが示される。前述の２つの閾値電圧の間の差は、デルタＶｔとして示される。
【００５９】
半導体・オン・インシュレータ基板内のゲート長と半導体表面層の厚さとの両方における通常の製造変動性のため、特定のデバイスに関するオフ状態電流は、最悪状態に対して仕様を決める必要がある。それ故に、デバイスは、基準点２９ａにより示されるように、ある最小ゲート長及び最悪状態の表面半導体層の厚さの値において、オフ状態電流の仕様を満たすように設計される必要がある。それ故に、公称デバイスの閾値電圧は、最悪の場合のデバイスのオフ状態電流の仕様を満たすために、基準点２９ｂに示されるように、所望の値より遥かに高い値に上げる必要がある。このデルタＶｔは、技術全体の効率を劇的に低下させる可能性がある。
【００６０】
図３０は、図２９のグラフに対応するが、ゲート電極がコア層及び横方向に積層された外側の層を備え、その結果、全体のゲート電極が横方向に可変の仕事関数を有する点で異なるグラフを示す。基準点３０ａ及び３０ｂは、図２９の基準点２９ａ及び２９ｂに対応する。図３０はまた、相当に小さなデルタＶｔを示すが、これは、表面半導体層の厚さの変動が閾値電圧に対してより限定された効果を有し、非ドープの極薄半導体・オン・インシュレータ基板内にＣＯＭＳデバイス及び他の電界効果デバイスを製造するためのより大きな製造プロセス・ウィンドウを提供することになるので、望ましいことである。より小さなデルタＶｔはまた、図３０の基準点３０ｂにより表される公称デバイスが、図２９の基準点２９ｂで示される公称デバイスよりも高い性能を有することを意味する。
【００６１】
本発明の好ましい実施形態は、本発明の例証であって、本発明を限定するものではない。好ましい実施形態による半導体構造体の方法、材料、構造体及び寸法に対して修正及び変更を施すことができ、添付の特許請求の範囲による本発明に調和する実施形態をさらに提供することができる。
【図面の簡単な説明】
【００６２】
【図１】本発明の一実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図２】本発明の一実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図３】本発明の一実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図４】本発明の一実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図５】本発明の一実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図６】本発明の一実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図７】本発明の別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図８】本発明の別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図９】本発明の別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図１０】本発明の別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図１１】本発明の別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図１２】本発明の別の実施形態による半導体構造体の製造中の進行段階の結果を例    示する一連の略断面図の一つを示す。
【図１３】本発明の別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図１４】本発明の別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図１５】本発明の別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図１６】本発明の別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図１７】本発明の別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図１８】本発明のさらに別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図１９】本発明のさらに別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図２０】本発明のさらに別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図２１】本発明のさらに別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図２２】本発明のさらに別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図２３】本発明のさらに別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図２４】本発明のさらに別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図２５】本発明のさらに別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図２６】本発明のさらに別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図２７】本発明のさらに別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図２８】本発明のさらに別の実施形態による半導体構造体の製造中の進行段階の結果を例示する一連の略断面図の一つを示す。
【図２９】本発明の値を例示する表面半導体層の厚さの関数としての閾値電圧対ゲート長のグラフを示す。
【図３０】本発明の値を例示する表面半導体層の厚さの関数としての閾値電圧対ゲート長のグラフを示す。
【符号の説明】
【００６３】
１０：ベースの半導体基板
１２：埋め込み誘電体層
１４：表面半導体層
１５：分離領域
１６：ゲート誘電体
１７：犠牲層
１８、１８’１８”、１８’’’：ゲート電極
１８ａ：中間ギャップ材料層
１８ｂ：ドープ・ポリシリコン材料層
１９ａ、１９ａ’：第１仕事関数変更層
１９ｂ、１９ｂ’：第２仕事関数変更層
２０：スペーサ層
２１ａ：第１キャップ層
２１ｂ：第２キャップ層
２２、２２’：ソース／ドレイン領域
２４、２４’：シリサイド層
２６：層間誘電体（ＩＬＤ）層
２８：マスク層（第１マスク）
３０：第１仕事関数変更イオン
３２：第２マスク
３４：第２仕事関数変更イオン
Ａ１、Ａ１’：開口
Ｇ１、Ｇ１’：第１ゲート電極スタック
Ｇ２、Ｇ２’：第２ゲート電極スタック
Ｔ１、Ｔ１’：電界効果トランジスタ・デバイス（第１トランジスタ）
Ｔ２、Ｔ２’：電界効果トランジスタ・デバイス（第２トランジスタ）
２９ａ、２９ｂ：基準点
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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