(57)【特許請求の範囲】
【請求項１】
半導体基板に素子分離絶縁膜を形成することにより、第１の半導体素子領域と第２の半導体素子領域とを画定する工程と、
前記第２の半導体素子領域と前記第２の半導体素子領域を囲う前記素子分離絶縁膜を覆い、前記第１の半導体素子領域と前記第１の半導体素子領域を囲う前記素子分離絶縁膜を露出させるマスクを形成する工程と、
前記マスクを用いて、前記第１の半導体素子領域を囲う前記素子分離絶縁膜をエッチングする工程と、
前記素子分離絶縁膜をエッチングする工程の後、前記マスクを用いて前記第１の半導体素子領域に対して異方性エッチングを行う工程と、
前記マスクを除去する工程と、
前記マスクを除去した後に熱酸化により第１の半導体素子領域と第２の半導体素子領域とにゲート酸化膜を形成する工程と、
を有し、
前記半導体基板の基板面は、［１００］、［０１０］、［００１］、［１１０］、［１０１］、［０１１］面のいずれかであって、
前記異方性エッチングを行う工程は、前記第１の半導体素子領域を前記素子分離絶縁膜から前記第１の半導体素子領域の中心に向かって高くなるように山状に異方性エッチングを行なうものであって、
前記ゲート酸化膜を形成する工程において形成される前記第１の半導体素子領域に形成されるゲート酸化膜は、前記第２の半導体素子領域に形成されるゲート酸化膜の膜厚よりも厚く形成されることを特徴とする半導体装置の製造方法。
【請求項２】
前記異方性エッチングは、ウエットエッチングであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
半導体基板に素子分離絶縁膜を形成することにより、第１の半導体素子領域と第２の半導体素子領域とを画定する工程と、
前記第２の半導体素子領域と前記第２の半導体素子領域を囲う前記素子分離絶縁膜を覆い、前記第１の半導体素子領域と前記第１の半導体素子領域を囲う前記素子分離絶縁膜を露出させるマスクを形成する工程と、
前記マスクを用いて、前記第１の半導体素子領域を囲う前記素子分離絶縁膜をエッチングする工程と、
前記素子分離絶縁膜をエッチングする工程の後、水素雰囲気、不活性ガス雰囲気において熱処理を行う工程と、
前記熱処理の後に前記マスクを除去する工程と、
前記マスクを除去した後に熱酸化によりゲート酸化膜を形成する工程と、
を有し、
前記半導体基板の基板面は、［１００］、［０１０］、［００１］、［１１０］、［１０１］、［０１１］面のいずれかであって、
前記熱処理を行う工程においては、前記第１の半導体素子領域を前記素子分離絶縁膜から前記第１の半導体素子領域の中心に向かって高くなるようにマイグレーションにより山状に変形させるものであって、
前記ゲート酸化膜を形成する工程において形成される前記第１の半導体素子領域に形成されるゲート酸化膜は、前記第２の半導体素子領域に形成されるゲート酸化膜の膜厚よりも厚く形成されることを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板に素子分離絶縁膜を形成することにより、第１の幅を有する第１の半導体素子領域と前記第１の幅よりも広い第２の半導体素子領域とを画定する工程と、
前記素子分離絶縁膜を形成した後に、前記第１の半導体素子領域に第１のゲート酸化膜を形成し、前記第２の半導体素子領域に第２のゲート酸化膜を形成する工程と、
前記第１のゲート酸化膜及び前記第２のゲート酸化膜を形成した後、不活性ガス雰囲気中において、第１温度で第１の熱処理を行う工程と、
を有し、
前記第１のゲート酸化膜及び前記第２のゲート酸化膜は、前記第１温度よりも低い第２温度で酸素雰囲気中において熱酸化を行う第２の熱処理により形成されるものであって、
前記第１のゲート酸化膜は、前記第２のゲート酸化膜の膜厚よりも厚く形成されることを特徴とする半導体装置の製造方法。
【請求項５】
前記第１のゲート酸化膜の膜厚は、前記第２のゲート酸化膜の膜厚よりも、０．０１〜０．０３ｎｍ厚く形成されていることを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
ＩＣ（Integrated Circuit）等の半導体装置の高集積化に伴い、ＭＯＳ（Metal Oxide Semiconductor）トランジスタの微細化、ゲート絶縁膜の薄膜化がなされている。ＭＯＳトランジスタは、ゲート酸化膜の薄膜化により性能は向上するものの、信頼性において問題が生じる場合がある。
【０００３】
現在、高性能のＭＯＳトランジスタにおいては、ゲート酸化膜が１．２ｎｍ程度であることから、例えば、ＭＯＳトランジスタにより構成されるＳＲＡＭにおいては、データ反転等の問題が生じる。このようなデータ反転が生じる原因の一つとしては、ゲートリーク電流の揺らぎが生じることが挙げられる。ゲートリーク電流の揺らぎは、ゲート絶縁膜中のトラップや界面準位に電子又はホールといったキャリアが捕獲、放出されることにより生じるポテンシャルの変化が原因として考えられる。
【０００４】
このようなゲートリーク電流の揺らぎを抑制する方法としては、ゲート絶縁膜の膜中のトラップ・界面準位の低減を行う方法、ゲート酸化膜に印加される電界を低減する方法等が考えられる。ゲート絶縁膜の膜中のトラップ・界面準位の低減を行う方法では、ＭＯＳトランジスタにおける他の特性を維持しつつ、低減を行うことはきわめて困難であり実現性に乏しい。また、ゲート酸化膜に印加される電界を低減する方法では、ＭＯＳトランジスタを駆動するための電源電圧を低くする方法、ゲート絶縁膜の膜厚を厚くする方法等が考えられる。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Tsunehisa Sakoda, et al., 「1st quantitative failure-rate calculation for the actual large-scale SRAM using ultra-thin gate-dielectric with measured probability of the gate-current fluctuation and simulated circuit failure-rate」, 2007 Symposium on VLSI Technology Digest of Technical papers, p.26-27
【非特許文献２】M. Agostinelli, et al., 「Erratic Fluctuations of SRAM Cache Vmin at the 90nm Process Technology Node」, Tech. Digest IEDM 2005, p.671-674
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＭＯＳトランジスタを駆動するための電源電圧を低くする方法、ゲート絶縁膜の膜厚を厚くする方法等では、電源電圧は一般に規格等により定められている場合が多く、任意の電圧に設定することはできない。また、ゲート絶縁膜の膜厚を厚くする方法では、ＭＯＳトランジスタの性能の低下につながってしまう。例えば、高速動作の半導体素子領域と低速動作の半導体素子領域とを有する半導体装置において、ゲート絶縁膜の厚さを一律にした場合には、どちらか一方の半導体素子領域に弊害を及ぼしてしまう。
【０００７】
このため、機能の異なる半導体素子領域において、異なる厚さのゲート絶縁膜を有するＭＯＳトランジスタを形成することにより、各々の領域におけるＭＯＳトランジスタの性能を低下させることなく、所望の特性を有する半導体装置を得る方法が考えられる。
【０００８】
例えば、ＳＲＡＭ領域とＬｏｇｉｃ領域とが形成されている半導体装置において、ＳＲＡＭ領域に対して、Ｌｏｇｉｃ領域に形成されるＭＯＳトランジスタのゲート絶縁膜の厚さを０．０１〜０．０３ｎｍ程度薄く形成する。Ｌｏｇｉｃ領域に形成される回路としては、ＳＲＡＭのデコーダーとなる高速論理回路等が挙げられる。
【０００９】
このように形成されるＭＯＳトランジスタのゲート絶縁膜の膜厚が異なる膜厚となる半導体装置の製造方法として、形成されるＭＯＳトランジスタに影響を与えることなく、低コストで、均一に形成することのできる実用的な方法がなかった。
【００１０】
例えば、最初にＳｉウエハに均一な酸化膜を形成し、次に、一方の領域の酸化膜をエッチングにより除去し、再度酸化させることにより、各々の領域に形成される酸化膜の膜厚を異なる厚さで形成する方法が考えられる。しかしながら、この方法では、一方の領域に形成される酸化膜と他方の領域に形成される酸化膜とにおいて、膜厚差を均一に０．０１〜０．０３ｎｍにすることは極めて困難であり。また酸化を二度行う必要があることから製造コストを上昇させてしまう。一方、最初にＳｉウエハに均一な酸化膜を形成し、次に
、一方の酸化膜をエッチングにより薄くする方法が考えられる。しかしながら、ウエットエッチングにより酸化膜を均一に０．０１〜０．０３ｎｍ程度薄くすることは極めて困難であり、また、ドライエッチングの場合では、絶縁膜にトラップが形成されてしまうため、形成されるＭＯＳトランジスタに影響を与えてしまう。
【００１１】
更には、Ｓｉに異なる不純物を注入することにより、酸化の速度を変化させ、ゲート酸化膜の厚い領域と薄い領域とを形成する方法も考えられる。例えば、Ｓｉに不純物としてＮを注入することにより酸化速度は遅くなり、Ｆを注入することにより酸化の速度は速くなる。しかしながら、ゲート酸化膜の膜厚を異ならせるために、このような不純物を注入した場合、これらの不純物により、ＭＯＳトランジスタにおける電子またはホールの移動度が大きく変化してしまい、信頼性が低下してしまう。
【００１２】
このため、機能の異なる２つの半導体素子領域を有する半導体装置において、双方のＭＯＳトランジスタの特性に影響を与えることなく、一方の半導体素子領域に形成されるゲート絶縁膜の膜厚を他方ものよりも薄くする形成することができる方法が望まれている。
【課題を解決するための手段】
【００１３】
本実施の形態の一観点によれば、半導体基板に素子分離絶縁膜を形成することにより、第１の半導体素子領域と第２の半導体素子領域とを画定する工程と、前記第２の半導体素子領域と前記第２の半導体素子領域を囲う前記素子分離絶縁膜を覆い、前記第１の半導体素子領域と前記第１の半導体素子領域を囲う前記素子分離絶縁膜を露出させるマスクを形成する工程と、前記マスクを用いて、前記第１の半導体素子領域を囲う前記素子分離絶縁膜をエッチングする工程と、前記素子分離絶縁膜をエッチングする工程の後、前記マスクを用いて前記第１の半導体素子領域に対して異方性エッチングを行う工程と、前記マスクを除去する工程と、前記マスクを除去した後に熱酸化により第１の半導体素子領域と第２の半導体素子領域とにゲート酸化膜を形成する工程と、を有し、前記半導体基板の基板面は、［１００］、［０１０］、［００１］、［１１０］、［１０１］、［０１１］面のいずれかであって、前記異方性エッチングを行う工程は、前記第１の半導体素子領域を前記素子分離絶縁膜から前記第１の半導体素子領域の中心に向かって高くなるように山状に異方性エッチングを行なうものであって、前記ゲート酸化膜を形成する工程において形成される前記第１の半導体素子領域に形成されるゲート酸化膜は、前記第２の半導体素子領域に形成されるゲート酸化膜の膜厚よりも厚く形成されることを特徴とする。
【００１４】
また、本実施の形態の他の観点によれば、半導体基板に素子分離絶縁膜を形成することにより、第１の半導体素子領域と第２の半導体素子領域とを画定する工程と、前記第２の半導体素子領域と前記第２の半導体素子領域を囲う前記素子分離絶縁膜を覆い、前記第１の半導体素子領域と前記第１の半導体素子領域を囲う前記素子分離絶縁膜を露出させるマスクを形成する工程と、前記マスクを用いて、前記第１の半導体素子領域を囲う前記素子分離絶縁膜をエッチングする工程と、前記素子分離絶縁膜をエッチングする工程の後、水素雰囲気、不活性ガス雰囲気において熱処理を行う工程と、前記熱処理の後に前記マスクを除去する工程と、前記マスクを除去した後に熱酸化によりゲート酸化膜を形成する工程と、を有し、前記半導体基板の基板面は、［１００］、［０１０］、［００１］、［１１０］、［１０１］、［０１１］面のいずれかであって、前記熱処理を行う工程においては、前記第１の半導体素子領域を前記素子分離絶縁膜から前記第１の半導体素子領域の中心に向かって高くなるようにマイグレーションにより山状に変形させるものであって、前記ゲート酸化膜を形成する工程において形成される前記第１の半導体素子領域に形成されるゲート酸化膜は、前記第２の半導体素子領域に形成されるゲート酸化膜の膜厚よりも厚く形成されることを特徴とする。
【００１５】
また、本実施の形態の他の観点によれば、半導体基板に素子分離絶縁膜を形成することにより、第１の幅を有する第１の半導体素子領域と前記第１の幅よりも広い第２の半導体素子領域とを画定する工程と、前記素子分離絶縁膜を形成した後に、前記第１の半導体素子領域に第１のゲート酸化膜を形成し、前記第２の半導体素子領域に第２のゲート酸化膜を形成する工程と、前記第１のゲート酸化膜及び前記第２のゲート酸化膜を形成した後、不活性ガス雰囲気中において、第１温度で第１の熱処理を行う工程と、を有し、前記第１のゲート酸化膜及び前記第２のゲート酸化膜は、前記第１温度よりも低い第２温度で酸素雰囲気中において熱酸化を行う第２の熱処理により形成されるものであって、前記第１のゲート酸化膜は、前記第２のゲート酸化膜の膜厚よりも厚く形成されることを特徴とする。
【発明の効果】
【００１６】
開示の半導体装置の製造方法によれば、機能の異なる２つの半導体素子領域を有する半導体装置において、ＭＯＳトランジスタの特性に影響を与えることなく、一方の半導体素子領域に形成されるゲート絶縁膜の膜厚を他方ものよりも薄くする形成することができる。これにより所定の半導体素子領域において、所望の特性のＭＯＳトランジスタを各々形成することができる。
【図面の簡単な説明】
【００１７】
【図１】第１の実施の形態における半導体装置の製造方法の工程図（１）
【図２】第１の実施の形態における半導体装置の製造方法の工程図（２）
【図３】第１の実施の形態における半導体装置の製造方法の工程図（３）
【図４】第１の実施の形態における半導体装置の製造方法の工程図（４）
【図５】図４（ｐ）における上面図
【図６】第１の実施の形態における半導体装置のＳＲＡＭ領域の製造方法の工程図
【図７】第１の実施の形態における半導体装置のＬｏｇｉｃ領域の製造方法の工程図
【図８】第２の実施の形態における半導体装置の製造方法の工程図（１）
【図９】第２の実施の形態における半導体装置の製造方法の工程図（２）
【図１０】第２の実施の形態における半導体装置の製造方法の工程図（３）
【図１１】第２の実施の形態における半導体装置の製造方法の工程図（４）
【図１２】図１１（ｎ）における上面図
【図１３】第２の実施の形態における半導体装置のＳＲＡＭ領域の製造方法の工程図
【図１４】第２の実施の形態における半導体装置のＬｏｇｉｃ領域の製造方法の工程図
【発明を実施するための形態】
【００１８】
発明を実施するための形態について、以下に説明する。
【００１９】
〔第１の実施の形態〕
第１の実施の形態について説明する。本実施の形態は、ＳＲＡＭ領域とＬｏｇｉｃ領域とを有する半導体装置の製造方法であり、図１〜図７に基づき説明する。尚、図１〜図４においては、左側がＳＲＡＭ領域の形成される第１の半導体素子領域であり、右側がＬｏｇｉｃ領域の形成される第２の半導体素子領域である。
【００２０】
最初に、図１（ａ）に示すように、Ｓｉ基板１１の表面上にＳｉＮ膜１２を形成する。尚、Ｓｉ基板１１の表面（基板面）が、［１００］、［０１０］、［００１］、［１１０］、［１０１］、［０１１］のいずれかの面となる基板が用いられる。
【００２１】
次に、図１（ｂ）に示すように、レジストパターン１３及びＳｉＮマスク１２ａを形成する。具体的には、ＳｉＮ膜１２上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、レジストパターン１３を形成する。この後、ＲＩＥ（Reactive Ion Etching）等により、レジストパターン１３の形成されていない領域におけるＳｉＮ膜１２を除去することによりＳｉＮマスク１２ａを形成する。
【００２２】
次に、図１（ｃ）に示すように、ＳＴＩ（Shallow Trench Isolation）を形成するための溝１４を形成する。具体的には、レジストパターン１３を除去した後、ＳｉＮマスク１２ａをマスクとして、ＳｉＮマスク１２ａの形成されていない領域におけるＳｉ基板１１の表面を一部除去することにより溝１４を形成する。
【００２３】
次に、図１（ｄ）に示すように、形成された溝１４の内部の表面にライナー１５を形成する。具体的には、ライナー１５は、熱酸化により酸化膜を形成することにより、または、ＣＶＤ（Chemical Vapor Deposition）等により窒化膜を形成することにより形成する。
【００２４】
次に、図２（ｅ）に示すように、酸化膜１６を形成する。具体的には、ＣＶＤ等によりＳｉＯ２等の膜を形成する。この酸化膜１６は、埋め込み酸化膜であり、溝１４にＳＴＩを形成するためのものである。この酸化膜１６は、ＳｉＮマスク１２ａの表面が覆われるまで形成する。
【００２５】
次に、図２（ｆ）に示すように、表面の酸化膜１６を除去する。具体的には、ＣＭＰ（Chemical Mechanical Polishing）により、ＳｉＮマスク１２ａの表面が露出するまで、表面に形成されている酸化膜１６を除去する。これにより、溝１４には残存している酸化膜１６により埋め込み酸化膜１６ａが形成され、ＳＴＩが形成される。
【００２６】
次に、図２（ｇ）に示すように、ＳｉＮマスク１２ａを除去する。具体的には、リン酸等によるウエットエッチングによりＳｉＮマスク１２ａを除去する。
【００２７】
次に、図２（ｈ）に示すように、不純物を注入する。具体的には、ゲート電圧を調整するための不純物元素をイオン注入する。この際、イオン注入される不純物元素は、例えば、Ｂ（ボロン）、Ｐ（リン）、Ａｓ（ヒ素）、Ｓｂ（アンチモン）、Ｉｎ（インジウム）等である。この後、アニールを行う。このアニールによりライナー１５が窒化膜で形成されている場合には酸化膜となる。
【００２８】
次に、図３（ｉ）に示すように、Ｌｏｇｉｃ領域となる領域にレジストパターン１７を形成する。具体的には、フォトレジストを塗布した後、露光、現像を行うことにより、図面上右側におけるＬｏｇｉｃ領域のみフォトレジストからなるレジストパターン１７を形成する。
【００２９】
次に、図３（ｊ）に示すように、表面に形成されている酸化膜を除去する。具体的には、図面上左側におけるＳＲＡＭ領域のＳｉ基板１１が露出しているＳｉ領域１１ａの表面には、不図示の薄い酸化膜が自然酸化等により形成されているが、この自然酸化膜をウエットエッチングにより除去する。これによりＳｉ領域１１ａの表面には、Ｓｉが露出する。尚、この際、埋め込み酸化膜１６ａの表面も除去される。また、ライナー１５が窒化膜により形成されている場合においては、アニールにより酸化膜となるため露出しているライナー１５は除去される。
【００３０】
次に、図３（ｋ）に示すように、異方性エッチング又はアニールを行うことにより、Ｓｉ領域１１ａの表面に、面方位が［３１１］、［１１１］となる面を露出させる。具体的には、異方性エッチングは、ＨＭＤＳ（ヘキサメチルジシラザン）又はＫＯＨによりウエットエッチングを行うことにより、Ｓｉ領域１１ａにおいて［３１１］又は［１１１］面を露出させる。また、アニールを行う場合には、水素雰囲気、Ｈｅ雰囲気、Ａｒ雰囲気、窒素雰囲気又は、真空中において、８５０℃〜１２５０℃の温度でアニールを行う。これにより、Ｓｉ領域１１ａにおいて表面に［３１１］又は［１１１］面を露出させることができる。尚、マイグレーションにより、［３１１］又は［１１１］面を露出させやすくするためには、水素雰囲気、Ｈｅ雰囲気であることが好ましい。また、アニールを行う場合において、レジストパターン１７を用いた場合について説明したが、Ｌｏｇｉｃ領域を覆うことができるものであれば、他のマスクパターン等を用いることも可能である。
【００３１】
次に、図３（ｌ）に示すように、レジストパターン１７を除去する。これにより、図面において右側のＬｏｇｉｃ領域におけるＳｉ領域１１ｂが露出する。尚、レジストパターン１７を形成した状態のままで、アニールを行った場合には、アッシング等によりレジストパターン１７を除去する。
【００３２】
次に、図４（ｍ）に示すように、熱酸化によりゲート酸化膜を形成する。具体的には、減圧又は常圧の酸素雰囲気中において９００℃で熱酸化を行う。熱酸化には、高速昇降温装置を用い、１〜２ｎｍのゲート酸化膜を形成する。この際、左側のＳＲＡＭ領域においてＳｉが露出しているＳｉ領域１１ａと右側のＬｏｇｉｃ領域においてＳｉが露出しているＳｉ領域１１ｂとは、Ｓｉ基板１１における表面の面方位が異なるため、形成されるゲート酸化膜の膜厚が異なる。即ち、Ｓｉ領域１１ａでは、［３１１］面等が露出しているため、酸化が進行しやすく厚いゲート酸化膜１８ａが形成される。一方、Ｓｉ領域１１ｂでは、［１００］面等が露出しているため、酸化の進行は遅く、形成されるゲート酸化膜１８ｂの膜厚は、ゲート酸化膜１８ａよりも薄い膜となる。これによりＳＲＡＭ領域においては厚いゲート酸化膜１８ａを形成することができ、Ｌｏｇｉｃ領域においては薄いゲート酸化膜１８ｂを形成することができる。尚、このようにして形成されるゲート酸化膜１８ａとゲート酸化膜１８ｂとの膜厚差は、０．０１〜０．０３ｎｍである。また、ＳＲＡＭ領域において形成されるゲート幅Ａ１は、０．１〜０．３ｎｍであり、Ｌｏｇｉｃ領域において形成されるゲート幅Ｂ１は、０．５μｍ以上である。
【００３３】
次に、図４（ｎ）に示すように、ゲート電極を形成するためのポリシリコン膜１９を成膜する。具体的には、ＳｉＨ４ガスを用いて、ＣＶＤにより１００〜１５０ｎｍ積層することにより形成する。
【００３４】
次に、図４（ｏ）に示すように、ポリシリコン膜１９上のゲート電極の形成される領域上にレジストパターン２０を形成する。具体的には、ポリシリコン膜１９上にフォトレジストを塗布し、露光装置による露光及び現像を行うことにより、レジストパターン２０を形成する。
【００３５】
次に、図４（ｐ）に示すように、ゲート電極１９ａ及び１９ｂを形成する。具体的には、レジストパターン２０の形成されていない領域におけるポリシリコン膜１９をＲＩＥ等によるエッチングを行うことにより除去し、その後、レジストパターン２０を有機溶剤等により除去することにより形成する。これによりＳＲＡＭ領域には、厚いゲート絶縁膜１８ａ上にゲート電極１９ａが形成され、Ｌｏｇｉｃ領域には、薄いゲート絶縁膜１８ｂ上にゲート電極１９ｂが形成される。
【００３６】
図５は、図４（ｐ）における状態の上面図である。この後の工程については、ＳＲＡＭ領域については、図６に基づき、Ｌｏｇｉｃ領域ついては、図７に基づき説明する。尚、図６は、図５における破線６Ａ−６Ｂにおいて切断した断面における製造工程を示すものであり、図７は、図５における破線７Ａ−７Ｂにおいて切断した断面における製造工程を示すものである。また、図６（ｑ）は、図５における破線６Ａ−６Ｂにおいて切断した断面図であり、図７（ｑ）は、図５における破線７Ａ−７Ｂにおいて切断した断面図である。
【００３７】
次に、図６（ｒ）及び図７（ｒ）に示すように、ＳＲＡＭ領域及びＬｏｇｉｃ領域においてイオン注入を行う。具体的には、ＳＲＡＭ領域におけるゲート電極１９ａの側面にサイドウォール酸化膜となる酸化膜２１ａを形成し、Ｌｏｇｉｃ領域におけるゲート電極１９ｂの側面にサイドウォール酸化膜となる酸化膜２１ｂを形成した後、イオン注入を行う。これにより、埋め込み酸化膜１６ａ、ゲート電極１９ａ及び１９ｂ、酸化膜２１ａ及び２１ｂの形成されていない領域におけるＳｉ基板１１の表面にはイオン注入がなされ、この領域に不図示のドレイン領域及びソース領域が形成される。この際、注入される不純物元素は、例えば、Ｂ、Ｐ、Ａｓ、Ｓｂ、Ｉｎ等である。
【００３８】
次に、図６（ｓ）及び図７（ｓ）に示すように、シリサイド化を行う。具体的には、シリサイド化により、ＳＲＡＭ領域においては、ゲート電極１９ａの表面にはシリサイドゲート電極２２ａが形成され、Ｓｉ基板１１のソース領域にはソース電極２３ａが形成され、ドレイン領域にはドレイン電極２４ａが形成される。また、Ｌｏｇｉｃ領域においては、ゲート電極１９ｂの表面にはシリサイドゲート電極２２ｂが形成され、Ｓｉ基板１１のソース領域にはソース電極２３ｂが形成され、ドレイン領域にはドレイン電極２４ｂが形成される。尚、本実施の形態におけるシリサイドとしては、ＮｉＳｉ、又は、ＣｏＳｉ等が用いられる。
【００３９】
次に、図６（ｔ）及び図７（ｔ）に示すように、層間絶縁膜２５を形成する。具体的には、ＳＲＡＭ領域及びＬｏｇｉｃ領域において、ＣＶＤによりＳｉＯ２膜を成膜することにより層間絶縁膜２５を形成する。尚、層間絶縁膜２５は、層を分離するためのものであるため厚く形成する。
【００４０】
次に、図６（ｕ）及び図７（ｕ）に示すように、層間絶縁膜２５にコンタクトホールを形成する。具体的には、ＳＲＡＭ領域においてコンタクトホール２６ａを、Ｌｏｇｉｃ領域においてコンタクトホール２６ｂをＲＩＥにより形成する。これにより、ＳＲＡＭ領域においては、シリサイドゲート電極２２ａ、ソース電極２３ａ及びドレイン電極２４ａ上にコンタクトホール２６ａが形成される。また、Ｌｏｇｉｃ領域においては、シリサイドゲート電極２２ｂ、ソース電極２３ｂ及びドレイン電極２４ｂ上にコンタクトホール２６ｂが形成される。
【００４１】
次に、図６（ｖ）及び図７（ｖ）に示すように、コンタクトホール２６ａ及び２６ｂに接続電極２７ａ及び２７ｂを形成する。具体的には、Ｗ等の材料をコンタクトホール２６ａ及び２６ｂに埋め込むことにより、接続電極２７ａ及び２７ｂを形成する。これにより、ＳＲＡＭ領域においては、シリサイドゲート電極２２ａ、ソース電極２３ａ及びドレイン電極２４ａの各々と接続される接続電極２７ａが形成される。また、Ｌｏｇｉｃ領域においては、シリサイドゲート電極２２ｂ、ソース電極２３ｂ及びドレイン電極２４ｂの各々と接続される接続電極２７ｂが形成される。
【００４２】
この後、層間絶縁膜２５上において、不図示の配線層を形成することにより、本実施の形態における半導体装置を製造することができる。
【００４３】
本実施の形態における半導体装置の製造方法では、ＳＲＡＭ領域におけるＳｉ領域１１ａのＳｉの表面の面方位と、Ｌｏｇｉｃ領域におけるＳｉ領域１１ｂのＳｉの表面の面方位とを異なる面方位とすることができる。これによりＳｉ領域１１ａにおける酸化速度を高めることができるため、ＳＲＡＭ領域において形成されるゲート酸化膜１８ａの膜厚をＬｏｇｉｃ領域におけるゲート酸化膜１８ｂよりも厚く形成することができる。
【００４４】
尚、本実施の形態では、ＳＲＡＭ領域におけるゲート幅Ａ１は、Ｌｏｇｉｃ領域におけるゲート幅Ｂ１よりも長い場合について説明したが、ゲート幅Ａ１とゲート幅Ｂ１とが同じ場合においても同様に形成することができる。
【００４５】
本実施の形態では、ＳＲＡＭ領域とＬｏｇｉｃ領域の２つの領域を有する半導体装置について説明したが、ゲート絶縁膜の膜厚が異なる半導体素子領域を有する半導体装置を製造する場合であれば、本実施の形態における製造方法により製造することができる。
【００４６】
〔第２の実施の形態〕
次に、第２の実施の形態について説明する。本実施の形態は、第１の実施の形態とは異なるＳＲＡＭ領域とＬｏｇｉｃ領域とを有する半導体装置の製造方法である。本実施の形態について、図８〜図１４に基づき説明する。尚、図８〜図１１においては、左側がＳＲＡＭ領域の形成される第１の半導体素子領域であり、右側がＬｏｇｉｃ領域の形成される第２の半導体素子領域である。
【００４７】
最初に、図８（ａ）に示すように、Ｓｉ基板１１１の表面上にＳｉＮ膜１１２を形成する。
【００４８】
次に、図８（ｂ）に示すように、レジストパターン１１３及びＳｉＮマスク１１２ａを形成する。具体的には、ＳｉＮ膜１１２上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、レジストパターン１１３を形成する。この後、ＲＩＥ（Reactive Ion Etching）等により、レジストパターン１１３の形成されていない領域におけるＳｉＮ膜１１２を除去することによりＳｉＮマスク１１２ａを形成する。
【００４９】
次に、図８（ｃ）に示すように、ＳＴＩ（Shallow Trench Isolation）を形成するための溝１１４を形成する。具体的には、レジストパターン１１３を除去した後、ＳｉＮマスク１１２ａをマスクとして、ＳｉＮマスク１１２ａの形成されていない領域におけるＳｉ基板１１１の表面を一部除去することにより溝１１４を形成する。
【００５０】
次に、図８（ｄ）に示すように、形成された溝１１４の内部の表面にライナー１１５を形成する。具体的には、ライナー１１５は、熱酸化により酸化膜を形成することにより、または、ＣＶＤ（Chemical Vapor Deposition）等により窒化膜を形成することにより形成する。
【００５１】
次に、図９（ｅ）に示すように、酸化膜１１６を形成する。具体的には、ＣＶＤ等によりＳｉＯ２等の膜を形成する。この酸化膜１１６は、埋め込み酸化膜であり、溝１１４にＳＴＩを形成するためのものである。この酸化膜１１６は、ＳｉＮマスク１１２ａの表面が覆われるまで形成する。
【００５２】
次に、図９（ｆ）に示すように、表面の酸化膜１１６を除去する。具体的には、ＣＭＰ（Chemical Mechanical Polishing）により、ＳｉＮマスク１１２ａの表面が露出するまで、表面に形成されている酸化膜１１６を除去する。これにより、溝１１４には残存している酸化膜１１６により埋め込み酸化膜１１６ａが形成され、ＳＴＩが形成される。
【００５３】
次に、図９（ｇ）に示すように、ＳｉＮマスク１１２ａを除去する。具体的には、リン酸等によるウエットエッチングによりＳｉＮマスク１１２ａを除去する。
【００５４】
次に、図９（ｈ）に示すように、不純物を注入する。具体的には、ゲート電圧を調整するための不純物元素をイオン注入する。この際、イオン注入される不純物元素は、例えば、Ｂ、Ｐ、Ａｓ、Ｓｂ、Ｉｎ等である。この後、アニールを行う。このアニールによりライナー１１５が窒化膜で形成されている場合には酸化膜となる。
【００５５】
次に、図１０（ｉ）に示すように、ゲート酸化前処理を行い、表面に形成されている酸化膜の除去を行う。具体的には、不純物の注入によりダメージを受けている表面の酸化膜をフッ酸等により除去する。これにより埋め込み酸化膜１１６ａの表面の酸化膜、Ｓｉ基板１１１のＳｉ領域１１１ａ及び１１１ｂの表面に形成されている不図示の酸化膜が除去される。
【００５６】
次に、図１０（ｊ）に示すように、熱酸化によりゲート酸化膜を形成する。具体的には、減圧又は常圧の酸素雰囲気中において９００℃で熱酸化を行う。熱酸化には、高速昇降温装置を用い、１〜２ｎｍのゲート酸化膜を形成する。これによりＳｉ基板において、左側のＳＲＡＭ領域におけるＳｉが露出しているＳｉ領域１１１ａの表面にはゲート酸化膜１１８ａが形成され、右側のＬｏｇｉｃ領域におけるＳｉが露出しているＳｉ領域１１１ｂの表面にはゲート酸化膜１１８ｂが形成される。
【００５７】
次に、図１０（ｋ）に示すように、高温アニールを行う。具体的には、Ａｒ、Ｈｅ、Ｎ２等の不活性ガス雰囲気中においてアニールを行う。アニール温度は、ゲート酸化膜１１８ａ及び１１８ｂを形成する際の温度よりも高い温度において行う。即ち、８５０℃〜１０５０℃で行うことが好ましく、より好ましくは、１０００℃〜１０５０℃で行う。これにより埋め込み酸化膜１１６ａ中における未結合の酸素により、埋め込み酸化膜１１６ａと接するＳｉ基板１１１におけるＳｉが酸化される。即ち、Ｓｉ領域１１１ａはゲート幅Ａ２で形成されており、Ｓｉ領域１１１ｂにおけるゲート幅Ｂ２よりも狭く形成されている。Ｓｉ領域１１１ａ及びＳｉ領域１１１ｂは周囲における埋め込み酸化膜１１６ａの酸素成分より酸化されるため、幅の狭いゲート幅Ａ２のＳｉ領域１１１ａでは、周囲からの酸化によりゲート酸化膜１１８ａの厚さが厚く形成される。一方、Ｓｉ領域１１１ｂでは、ゲート幅Ｂ２が広いためゲート酸化膜１１８ｂの全体の膜厚が厚くなるまでは酸化は進行しない。これによりＳＲＡＭ領域となるＳｉ領域１１１ａ上に形成されるゲート酸化膜１１８ａの膜厚は、Ｌｏｇｉｃ領域となるＳｉ領域１１１ｂ上に形成されるゲート酸化膜１１８ｂの膜厚よりも厚く形成することができる。尚、この場合において、Ｈｅ雰囲気、Ａｒ雰囲気、窒素雰囲気等における酸素濃度は、０．１％未満である。酸素濃度が０．１％以上の場合では、酸化が進行しゲート酸化膜１１８ｂの膜厚も厚くしてしまうからである。また、本実施の形態では、ＳＲＡＭ領域において形成されるゲート幅Ａ２は、０．１〜０．３μｍであり、Ｌｏｇｉｃ領域において形成されるゲート幅Ｂ２は、０．５μｍ以上である。
【００５８】
次に、図１０（ｌ）に示すように、ゲート電極を形成するためのポリシリコン膜１１９を成膜する。具体的には、ＳｉＨ４ガスを用いて、ＣＶＤにより１００〜１５０ｎｍ積層することにより形成する。
【００５９】
次に、図１１（ｍ）に示すように、ポリシリコン膜１１９上のゲート電極の形成される領域上にレジストパターン１２０を形成する。具体的には、ポリシリコン膜１１９上にフォトレジストを塗布し、露光装置による露光及び現像を行うことにより、レジストパターン１２０を形成する。
【００６０】
次に、図１１（ｎ）に示すように、ゲート電極１１９ａ及び１１９ｂを形成する。具体的には、レジストパターン１２０の形成されていない領域におけるポリシリコン膜１１９をＲＩＥ等のエッチングにより除去し、その後、レジストパターン１２０を有機溶剤等により除去することにより形成する。これにより、ＳＲＡＭ領域には、厚いゲート絶縁膜１１８ａ上にゲート電極１１９ａが形成され、Ｌｏｇｉｃ領域には、薄いゲート絶縁膜１１８ｂ上にゲート電極１１９ｂが形成される。
【００６１】
図１２は、図１１（ｎ）における状態の上面図である。この後の工程については、ＳＲＡＭ領域については、図１３に基づき、Ｌｏｇｉｃ領域ついては、図１４に基づき説明する。尚、図１３は、図１２における破線１３Ａ−１３Ｂにおいて切断した断面における製造工程を示すものであり、図１４は、図１２における破線１４Ａ−１４Ｂにおいて切断した断面における製造工程を示すものである。また、図１３（ｏ）は、図１２における破線１３Ａ−１３Ｂにおいて切断した断面図であり、図１４（ｏ）は、図１２における破線１４Ａ−１４Ｂにおいて切断した断面図である。
【００６２】
次に、図１３（ｐ）及び図１４（ｐ）に示すように、ＳＲＡＭ領域及びＬｏｇｉｃ領域においてイオン注入を行う。具体的には、ＳＲＡＭ領域におけるゲート電極１１９ａの側面にサイドウォール酸化膜となる酸化膜１２１ａを形成し、Ｌｏｇｉｃ領域におけるゲート電極１１９ｂの側面にサイドウォール酸化膜となる酸化膜１２１ｂを形成した後、イオン注入を行う。これにより、埋め込み酸化膜１１６ａ、ゲート電極１１９ａ及び１１９ｂ、酸化膜１２１ａ及び１２１ｂの形成されていない領域におけるＳｉ基板１１１の表面にはイオン注入がなされ、この領域に不図示のドレイン領域及びソース領域が形成される。この際、注入される不純物元素は、例えば、Ｂ、Ｐ、Ａｓ、Ｓｂ、Ｉｎ等である。
【００６３】
次に、図１３（ｑ）及び図１４（ｑ）に示すように、シリサイド化を行う。具体的には、シリサイド化により、ＳＲＡＭ領域においては、ゲート電極１１９ａの表面にはシリサイドゲート電極１２２ａが形成され、Ｓｉ基板１１１のソース領域にはソース電極１２３ａが形成され、ドレイン領域にはドレイン電極１２４ａが形成される。また、Ｌｏｇｉｃ領域においては、ゲート電極１１９ｂの表面にはシリサイドゲート電極１２２ｂが形成され、Ｓｉ基板１１１のソース領域にはソース電極１２３ｂが形成され、ドレイン領域にはドレイン電極１２４ｂが形成される。尚、本実施の形態におけるシリサイドとしては、ＮｉＳｉ、又は、ＣｏＳｉ等が用いられる。
【００６４】
次に、図１３（ｒ）及び図１４（ｒ）に示すように、層間絶縁膜１２５を形成する。具体的には、ＳＲＡＭ領域及びＬｏｇｉｃ領域において、ＣＶＤによりＳｉＯ２膜を成膜することにより層間絶縁膜１２５を形成する。尚、層間絶縁膜１２５は、層を分離するためのものであるため厚く形成する。
【００６５】
次に、図１３（ｓ）及び図１４（ｓ）に示すように、層間絶縁膜１２５にコンタクトホールを形成する。具体的には、ＳＲＡＭ領域においてコンタクトホール１２６ａを、Ｌｏｇｉｃ領域においてコンタクトホール１２６ｂをＲＩＥにより形成する。これにより、ＳＲＡＭ領域においては、シリサイドゲート電極１２２ａ、ソース電極１２３ａ及びドレイン電極１２４ａ上にコンタクトホール１２６ａが形成される、また、Ｌｏｇｉｃ領域においては、シリサイドゲート電極１２２ｂ、ソース電極１２３ｂ及びドレイン電極１２４ｂ上にコンタクトホール１２６ｂが形成される。
【００６６】
次に、図１３（ｔ）及び図１４（ｔ）に示すように、コンタクトホール１２６ａ及び１２６ｂに接続電極１２７ａ及び１２７ｂを形成する。具体的には、Ｗ等の材料をコンタクトホール１２６ａ及び１２６ｂに埋め込むことにより、接続電極１２７ａ及び１２７ｂを形成する。これにより、ＳＲＡＭ領域においては、シリサイドゲート電極１２２ａ、ソース電極１２３ａ及びドレイン電極１２４ａの各々と接続される接続電極１２７ａが形成される。また、Ｌｏｇｉｃ領域においては、シリサイドゲート電極１２２ｂ、ソース電極１２３ｂ及びドレイン電極１２４ｂの各々と接続される接続電極１２７ｂが形成される。
【００６７】
この後、層間絶縁膜１２５上において、不図示の配線層を形成することにより、本実施の形態における半導体装置を製造することができる。
【００６８】
本実施の形態における半導体装置の製造方法では、ＳＲＡＭ領域におけるゲート幅Ａ２が、Ｌｏｇｉｃ領域におけるゲート幅Ｂ２よりも短く形成する。これによりＳＲＡＭ領域において形成されるゲート酸化膜１１８ａは、Ｌｏｇｉｃ領域におけるゲート酸化膜１１８ｂよりも厚く形成することができる。
【００６９】
本実施の形態では、ＳＲＡＭ領域とＬｏｇｉｃ領域の２つの領域を有する半導体装置について説明したが、ゲート絶縁膜の膜厚が異なる半導体素子領域を有する半導体装置を製造する場合であれば、本実施の形態における製造方法により製造することができる。
【００７０】
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
【００７１】
上記の説明に関し、更に以下の付記を開示する。
（付記１）
半導体基板に素子分離絶縁膜を形成することにより、第１の半導体素子領域と第２の半導体素子領域とを画定する工程と、
前記第２の半導体素子領域と前記第２の半導体素子領域を囲う前記素子分離絶縁膜を覆い、前記第１の半導体素子領域と前記第１の半導体素子領域を囲う前記素子分離絶縁膜を露出させるマスクを形成する工程と、
前記マスクを用いて、前記第１の半導体素子領域を囲う前記素子分離絶縁膜をエッチングする工程と、
前記素子分離絶縁膜をエッチングする工程の後、前記マスクを用いて前記第１の半導体素子領域に対して異方性エッチングを行う工程と、
前記マスクを除去する工程と、
前記マスクを除去した後に熱酸化により第１の半導体素子領域と第２の半導体素子領域とにゲート酸化膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記２）
前記異方性エッチングは、ウエットエッチングであることを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）
前記ウエットエッチングは、ＨＭＤＳまたはＫＯＨにより行うものであることを特徴とする付記２に記載の半導体装置の製造方法。
（付記４）
半導体基板に素子分離絶縁膜を形成することにより、第１の半導体素子領域と第２の半導体素子領域とを画定する工程と、
前記第２の半導体素子領域と前記第２の半導体素子領域を囲う前記素子分離絶縁膜を覆い、前記第１の半導体素子領域と前記第１の半導体素子領域を囲う前記素子分離絶縁膜を露出させるマスクを形成する工程と、
前記マスクを用いて、前記第１の半導体素子領域を囲う前記素子分離絶縁膜をエッチングする工程と、
前記素子分離絶縁膜をエッチングする工程の後、水素雰囲気、不活性ガス雰囲気において熱処理を行う工程と、
前記熱処理の後に前記マスクを除去する工程と、
前記マスクを除去した後に熱酸化によりゲート酸化膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記５）
前記熱処理の温度は、８５０℃〜１２５０℃であることを特徴とする付記４に記載の半導体装置の製造方法。
（付記６）
前記半導体基板の基板面は、［１００］、［０１０］、［００１］、［１１０］、［１０１］、［０１１］面のいずれかであることを特徴とする付記１から５のいずれかに記載の半導体装置の製造方法。
（付記７）
前記エッチングまたは前記熱処理が行われた後の半導体基板の前記第１の半導体素子領域における表面には、［３１１］または［１１１］面が形成されることを特徴とする付記１から６のいずれかに記載の半導体装置の製造方法。
（付記８）
半導体基板に素子分離絶縁膜を形成することにより、第１の幅を有する第１の半導体素子領域と前記第１の幅よりも狭い第２の半導体素子領域とを画定する工程と、
前記素子分離絶縁膜を形成した後に、前記第１の半導体素子領域に第１のゲート酸化膜を形成し、前記第２の半導体素子領域に第２のゲート酸化膜を形成する工程と、
前記第１のゲート酸化膜及び前記第２のゲート酸化膜を形成した後、不活性ガス雰囲気中において、第１温度で第１の熱処理を行う工程と、
を有することを特徴とする半導体装置の製造方法。
（付記９）
前記第１のゲート酸化膜及び前記第２のゲート酸化膜は、前記第１温度よりも低い第２温度で第２の熱処理により形成されることを特徴とする付記８に記載の半導体装置の製造方法。
（付記１０）
前記第１温度は、８５０℃〜１０５０℃であることを特徴とする付記８または９に記載の半導体装置の製造方法。
（付記１１）
前記第１のゲート酸化膜の膜厚は、前記第２のゲート酸化膜の膜厚よりも、０．０１〜０．０３ｎｍ厚く形成されていることを特徴とする付記１から１０に記載の半導体装置の製造方法。
【符号の説明】
【００７２】
１１        Ｓｉ基板
１１ａ      Ｓｉ領域（ＳＲＡＭ領域における）
１１ｂ      Ｓｉ領域（Ｌｏｇｉｃ領域における）
１２        ＳｉＮ膜
１２ａ      ＳｉＮマスク
１３        レジストパターン
１４        溝
１５        ライナー
１６        酸化膜
１６ａ      埋め込み酸化膜
１７        フォトレジスト
１８ａ      ゲート酸化膜
１８ｂ      ゲート酸化膜
１９        ポリシリコン
１９ａ      ゲート電極
１９ｂ      ゲート電極
２０        レジストパターン
２１ａ      酸化膜
２１ｂ      酸化膜
２２ａ      ゲートシリサイド電極
２２ｂ      ゲートシリサイド電極
２３ａ      ソース電極
２３ｂ      ソース電極
２４ａ      ドレイン電極
２４ｂ      ドレイン電極
２５        層間絶縁膜
２６ａ      コンタクトホール
２６ｂ      コンタクトホール
２７ａ      接続電極
２７ｂ      接続電極
【図１】
0005585077.tif 000002
【図２】
0005585077.tif 000003
【図３】
0005585077.tif 000004
【図４】
0005585077.tif 000005
【図５】
0005585077.tif 000006
【図６】
0005585077.tif 000007
【図７】
0005585077.tif 000008
【図８】
0005585077.tif 000009
【図９】
0005585077.tif 000010
【図１０】
0005585077.tif 000011
【図１１】
0005585077.tif 000012
【図１２】
0005585077.tif 000013
【図１３】
0005585077.tif 000014
【図１４】
0005585077.tif 000015