(57)【特許請求の範囲】
【請求項１】
第一のアンドープ層と、該第一のアンドープ層上に該第一のアンドープ層と接して設けられる、該第一のアンドープ層のバンドギャップより小さいバンドギャップを有するバンドギャップの小さい半導体層と、該バンドギャップの小さい半導体層の両端部、または該両端部と電気的に接続して該バンドギャップの小さい半導体層の上側に設けられる一対のｐ型コンタクト層と、前記第一のアンドープ層より下側に設けられるｎ型コンタクト層と、前記一対のｐ型コンタクト層のそれぞれにオーミックコンタクトして設けられるソース電極およびドレイン電極と、前記ｎ型コンタクト層にオーミックコンタクトして設けられるゲート電極とを具備し、
前記バンドギャップの小さい半導体層が前記第一のアンドープ層と接して設けられる第二のアンドープ層と、ｐ型ドーピング層との積層構造により形成されてなる接合型電界効果トランジスタを有する半導体装置であって、
前記第一のアンドープ層がＩｎＧａＰ層であり、前記第二のアンドープ層がＧａＡｓ層であり、前記ｐ型ドーピング層がｐ型ＧａＡｓ層であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、接合型の電界効果トランジスタ（以下、単にＦＥＴともいう）を有する半導体装置に関する。さらに詳しくは、チャネル層をアンドープ層とそのアンドープ層よりもバンドギャップの小さいバンドギャップを有するバンドギャップの小さい半導体層との界面に形成することにより、オフ特性を改善し、ゲートの順方向電圧を高くすることができ、かつ、ブレークダウン電圧を高くすることができる構造の接合型ＦＥＴを有する半導体装置に関する。
【背景技術】
【０００２】
従来のＦＥＴは、ソース電極とドレイン電極との間にゲート電極を設ける構造になっており、ソース／ドレイン間の電流をゲートにより制御している。このようなＦＥＴで、ゲート順方向の動作範囲を広くするために、ゲートにショットキーバリアハイトの高い電極を設ける構造（ＭＥＳＦＥＴ）や、チャネル層と異なる導電型の半導体層を用いて接合型のＦＥＴ構造にすることが知られている。ＭＥＳＦＥＴでノーマリ・オフ型動作のＦＥＴを構成する場合、ゲート電圧は０Ｖからゲートの順方向に印加して動作をさせる。しかし、ＭＥＳＦＥＴ構造では、金属−半導体のショットキー接合によって、ゲート順方向電流が流れるため、ゲートの動作電圧はある一定のゲート順方向電流となる電圧Ｖf以下としなければならない。ここで、Ｖfは金属と半導体のそれぞれの材料で決まるバリアハイト（電位障壁）φB相当の電圧となる。そこで、ゲートの動作電圧の範囲を広くするためには、ゲートにはショットキーバリアハイトの高い電極材料が必要となるが、半導体材料がｐ型ＧａＡｓの場合には、バリアハイトの高い材料がない。
【０００３】
そのため、高いＶfが必要な場合には、接合型のＦＥＴ構造が用いられている。この接合型のｐチャネルＦＥＴは、たとえば図７（ａ）に示されるように、ＧａＡｓからなるｐ型チャネル層５２のチャネル領域上に、ｎ+型ＧａＡｓ層５４が選択的にエピタキシャル成長され、その両側のｐ型チャネル層５２上にエピタキシャル成長されたＧａＡｓからなるｐ+型コンタクト層５３が設けられ、その両側のｐ+型コンタクト層５３上、およびｎ+型ＧａＡｓ層５４上にそれぞれオーミックコンタクトするようにソース／ドレイン電極５５およびゲート電極５６が設けられることにより形成されている。なお、５１は、たとえばＧａＡｓからなる半絶縁性の基板である。
【０００４】
図７（ｂ）は、このような接合型ＦＥＴの他の構造例を示すもので、ｎ+型ＧａＡｓ層５４の選択成長をしないで、その部分のｐ型チャネル層５２の表面にｎ型不純物を選択的に拡散することにより、ｎ+型拡散領域５８が形成されている点が異なるのみで、他の構成は、図７（ａ）と同様の構成であり、同じ部分には同じ符号を付してその説明を省略するが、図７（ａ）のＦＥＴと同様の特性のＦＥＴになっている。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
前述のように、ＦＥＴのゲート順方向の動作電圧の範囲を大きくするのに接合型ＦＥＴが有効であるが、接合型ＦＥＴを形成するには、ゲート電極とチャネル層との間にｐｎ接合を形成するために、たとえばｐ型チャネル層５２上にｎ+型半導体層５４を選択的にエピタキシャル成長するか、またはｎ+型拡散領域５８を選択的拡散することにより、高不純物濃度の層を形成しなければならない。しかし、とくにＧａＡｓのような化合物半導体の場合、そのエピタキシャル成長の温度は６００℃程度であり、選択的成長や選択的拡散の温度は、この成長温度よりも低くないと、すでにエピタキシャル成長してある半導体層の不純物濃度や不純物層の厚さが変動して特性が悪化するという問題があり、低温での選択成長や拡散を行う必要がある。そのため、非常に高度な技術を必要とし、量産を考慮した場合、製造工程が非常に複雑になって、高価になったり、再現性や安定性に欠けて歩留りが低下したりするという問題がある。
【０００６】
本願出願人は、このような問題を解決するために、チャネル層の下側にゲート電極を接続する高不純物濃度層を形成することにより、チャネル層を形成した後に高不純物濃度層を形成する必要をなくする発明を、特願２００８−１４５３４６号により開示している。しかし、ＦＥＴの動作範囲を広くするためには、Ｖfをさらに高くする必要がある。さらに、チャネル層として不純物をドープしたドープ層を用いると、オフ電流を減らすことができず、オフ特性（ゲート電圧が０のときのドレイン電流が小さいこと）を向上させることができない。
【０００７】
さらに、ｐｎ接合の逆方向ブレークダウン電圧を向上させるためには、前述の特願２００８−１４５３４６号に示されるように、チャネル層の下にアンドープ層を挿入することも考えられ、このアンドープ層を厚くすることにより逆方向耐圧を大きくすることができるが、このアンドープ層を厚くすると、直列抵抗が増大するので、静電気が入力した場合に最短距離を流れようとするため、静電気が最短距離の部分に集中しやすく、一部への静電気の集中によりＥＳＤ（静電気放電）耐圧が低下することが知られている。そのため、逆方向耐圧（ブレークダウン電圧）を向上させながら、ＥＳＤ耐圧も充分に確保することができないという問題がある。
【０００８】
本発明は、このような問題を解決するためになされたもので、オフ特性が優れ、ゲート順方向電圧の範囲が広く、かつ、逆方向ブレークダウン電圧とＥＳＤ耐圧を高くすることができる構造の接合型ＦＥＴを有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本願請求項１に係る半導体装置は、第一のアンドープ層と、該第一のアンドープ層上に該第一のアンドープ層と接して設けられる、該第一のアンドープ層のバンドギャップより小さいバンドギャップを有するバンドギャップの小さい半導体層と、該バンドギャップの小さい半導体層の両端部、または該両端部と電気的に接続して該バンドギャップの小さい半導体層の上側に設けられる一対のｐ型コンタクト層と、前記第一のアンドープ層より下側に設けられるｎ型コンタクト層と、前記一対のｐ型コンタクト層のそれぞれにオーミックコンタクトして設けられるソース電極およびドレイン電極と、前記ｎ型コンタクト層にオーミックコンタクトして設けられるゲート電極とを具備し、前記バンドギャップの小さい半導体層が前記第一のアンドープ層と接して設けられる第二のアンドープ層と、ｐ型ドーピング層との積層構造により形成されてなる接合型電界効果トランジスタを有する半導体装置であって、前記第一のアンドープ層がＩｎＧａＰ層であり、前記第二のアンドープ層がＧａＡｓ層であり、前記ｐ型ドーピング層がｐ型ＧａＡｓ層であることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、チャネル層をバンドギャップの大きい第一のアンドープ層とその第一のアンドープ層よりもバンドギャップの小さい半導体からなるバンドギャップの小さい半導体層との界面に形成しているため、第一のアンドープ層としてバンドギャップの大きい半導体層を用いることにより、ゲート順方向にバイアスしたときの電子の再結合電流の抑制をすることができ、高い順方向電圧特性を実現することができる。また、キャリアの供給層として、第一導電型層を用いることなく、第二のアンドープ層を第一のアンドープ層に接合させることにより、ゲート電圧を印加しない限り、アンドープ層のみで、キャリアは殆ど存在しないため、オフ電流が殆ど流れることはなく、非常にオフ特性の優れたＦＥＴが得られる。さらに、ＩｎＧａＰ系化合物半導体（ＩｎとＧａとの混晶比率が変り得る半導体を意味し、ＩｎxＧａ1-xＰ（０≦ｘ≦１）を示す、以下同じ）のようなバンドギャップの大きい半導体層がゲート側に接続されているため、逆方向耐圧も向上させることができ、薄い層でブレークダウン耐圧を高くすることができ、かつ、高いＥＳＤ耐圧を得ることができる。
【００１２】
さらに、本発明では、第二導電型コンタクト層をチャネル層の下側に形成しているため、チャネル層および第一導電型コンタクト層を形成した後に第二導電型のコンタクト層を形成する必要がなく、チャネル層などの特性変動を生じさせることがないと共に、製造工程が非常に簡単になる。
【図面の簡単な説明】
【００１３】
【図１】本発明の半導体装置の一実施形態の積層構造を示す断面説明図である。
【図２】図１の半導体積層部の具体的構成例を示す図である。
【図３】本発明による半導体装置のチャネル層形成部の例を示す説明図である。
【図４】図２に示される半導体装置でＶDSが１.２Ｖのときの、ゲート電圧に対するドレイン電流の関係、ゲートの順方向電圧および逆方向電圧に対するゲート電流の関係を示す特性図である。
【図５】ＩｎＧａＰ系化合物半導体層とＧａＡｓ層とに関し、それぞれの厚さに対するブレークダウン電圧の関係を示す図である。
【図６】接合幅Ｗに対するＥＳＤ耐圧の関係を示す図である。
【図７】従来の接合型ＦＥＴの例を示す断面説明図である。
【発明を実施するための形態】
【００１４】
つぎに、図面を参照しながら本発明の半導体装置について説明をする。本発明による半導体装置は、図１および図２にその一実施形態の断面説明図が示されるように、第一のアンドープ層３（図２に示される例ではＩ−ＩｎxＧａ1-xＰ層３１）上に、第一のアンドープ層３と接して、第一のアンドープ層３のバンドギャップより小さいバンドギャップを有するバンドギャップの小さい半導体層４（図２に示される例では、ｉ−ＧａＡｓ層４１）が設けられることにより、その界面にチャネル層３ａが形成され、この両層でチャネル層形成部９が形成されている。そして、バンドギャップの小さい半導体層４の両端部、またはその両端部と電気的に接続してバンドギャップの小さい半導体層４の上側に、一対の第一導電型コンタクト層６（図２に示される例ではｐ+型ＧａＡｓコンタクト層６１）が設けられ、第一のアンドープ層３の下側に第二導電型コンタクト層２（図２に示される例ではｎ+型ＧａＡｓコンタクト層２１）が設けられている。そして、一対の第一導電型コンタクト層６のそれぞれにオーミックコンタクトしてソース電極／ドレイン電極７が、また、第二導電型コンタクト層２にオーミックコンタクトしてゲート電極８がそれぞれ設けられることにより、接合型ＦＥＴが構成されている。
【００１５】
基板１は、とくに限定されないが、たとえばマイクロ波素子などに用いる場合には、電子移動度が高いため、直列抵抗が低くなり、また、電子飽和速度も高いので遮断周波数も高くなるという特性から、ＧａＡｓなどの化合物半導体を動作層として用いることが好ましく、半絶縁性のＧａＡｓ基板を用いることが好ましい。
【００１６】
第二導電型コンタクト層２（ｎ+型ＧａＡｓコンタクト層２１）は、たとえばシリコンが５×１０18ｃｍ-3程度の不純物濃度になるようにドープされ、２０〜１００ｎｍ程度、たとえば１００ｎｍ程度の厚さに形成され、この上に積層される半導体積層部の一部がエッチングにより除去されて、その一部領域２ａの表面が露出するように形成されている。
【００１７】
第一のアンドープ層３は、一般的に化合物半導体の動作層として用いられるＧａＡｓや、ＩｎaＧａ1-aＡｓ（０≦ａ≦１）などよりもバンドギャップの大きい材料、たとえばＩｎxＧａ1-xＰ（０≦ｘ≦１、以下、単にＩｎＧａＰ系化合物半導体とも記す）、ＡｌyＧａ1-yＡｓ（０≦ｙ≦１、以下、単にＡｌＧａＡｓ系化合物半導体とも記す）、ＧａＮなどを用いることができる。これは、後述するように、この上に接合されるｉ−ＧａＡｓ層４１などの、第一のアンドープ層３よりもバンドギャップの小さい半導体層４との接合面にチャネル層３ａを形成するためである。そのため、この上に積層されるバンドギャップの小さい半導体層４よりもバンドギャップが大きい半導体材料であることが必要であるが、バンドギャップは、バンドギャップの小さい半導体層４のバンドギャップに対して相対的に大きければよい。しかし、その差が大きいほうが界面でのキャリアの発生効果が大きく、また、ピンチオフ電圧を深くすることができ、さらにはブレークダウン耐圧を高くすることができる。なお、ＩｎＧａＰ系化合物半導体では、Ｉｎの混晶比ｘを小さくすればバンドギャップが大きくなる。この第一のアンドープ層３は、たとえば７０ｎｍ程度の厚さに形成することができる。
【００１８】
バンドギャップの小さい半導体層４として、図２に示される例では、第二のアンドープ層であるｉ−ＧａＡｓ層４１が第一のアンドープ層３上に接合して５０ｎｍ程度の厚さに設けられている。このように、バンドギャップの大きいＩ−ＩｎxＧａ1-xＰ層３１上にバンドギャップの小さいｉ−ＧａＡｓ層４１が設けられることにより、自然超格子や界面の分極により、ｉ−ＧａＡｓ層４１とＩ−ＩｎxＧａ1-xＰ層３１の界面に自然キャリア（ホール）を発生させ、チャネル層３ａを形成している。なお、本明細書では、アンドープで半絶縁性であることを示すｉをバンドギャップの小さい半導体層には小文字のｉで、バンドギャップの大きい半導体層には、大文字のＩで示している。
【００１９】
この第一のアンドープ層３であるＩ−ＩｎxＧａ1-xＰ層３１（図２参照）と共にバンドギャップの小さい半導体層４であるｉ−ＧａＡｓ層４１（図２参照）を積層してその界面にチャネル層３ａを形成するチャネル層形成部９の構成としては、バンドギャップの小さい半導体層４として、前述のｉ−ＧａＡｓ層４１に限定されるものではなく、図３に示されるように、種々の積層構造で形成することができるが、この点に関しては後述する。
【００２０】
第一導電型コンタクト層６（ｐ+型ＧａＡｓコンタクト層６１）は、後述するソース／ドレイン電極７をチャネル層形成部９とオーミックコンタクトさせる層で、充分に高濃度の不純物濃度、たとえば１×１０19ｃｍ-3程度以上になるように、たとえばカーボンがドープされ、３０ｎｍ以上、たとえば５０ｎｍ程度の厚さに形成されている。このｐ+型ＧａＡｓコンタクト層６１は、ｉ−ＧａＡｓ層４１の表面上にエピタキシャル成長されたｐ+型ＧａＡｓ層を、チャネル長とする所望の間隔を開けて両端部に残るようにエッチングすることにより、チャネル領域の両側に一対の構造で設けられている。この例では、ｐ+型ＧａＡｓ層を成長してパターニングすることにより、ｐ+型ＧａＡｓコンタクト層６１を形成したが、たとえばｉ−ＧａＡｓ層４１の両端部にカーボンなどを選択的に拡散することにより一対の第一導電型コンタクト層６を形成することもできる。
【００２１】
また、図１および図２に示される例では、ｉ−ＧａＡｓ層４１上に直接ｐ+型ＧａＡｓコンタクト層６１が形成される例が示されているが、ｐ+型ＧａＡｓ層を選択的にエッチングする場合に、その下層のｉ−ＧａＡｓ層４１をオーバエッチングする可能性があるため、ＧａＡｓ層とは異なる組成の半導体層をエッチングストッパ層として介在させることが好ましい。このエッチングストッパ層としては、たとえば前述のバンドギャップの大きい半導体層であるＩｎＧａＰ系化合物半導体層を用いることができる。この場合、そのエッチングストッパ層がｉ−ＧａＡｓ層４１とｐ+型ＧａＡｓコンタクト層６１との間に介在することになるが、このような場合でも、第一導電型コンタクト層６はチャネル層形成部９と電気的に接続されていれば、ソース／ドレイン電極７と電気的に接続することができる。要は、第一導電型コンタクト層６は、チャネル層形成部９とソース／ドレイン電極７とを低抵抗で接続するためにチャネル層形成部９の両端部またはその両端部と電気的に接続するように高不純物濃度のコンタクト層としてソース／ドレイン電極７と接する部分に形成されていればよい。
【００２２】
なお、このようなバンドギャップの大きい半導体層によりエッチングストッパ層が設けられても、その厚さはエッチングストッパ層としては５ｎｍ程度あれば十分であり、その程度の厚さでは表面空乏層がそれより深く形成されるため、エッチングストッパ層とバンドギャップの小さい半導体層４との界面のチャネル層としては寄与しない。そのため、チャネル領域上のエッチングストッパ層をエッチングにより除去しても除去しなくても影響はない。なお、このエッチングストッパ層をｐ型層で形成して、チャネル領域上をエッチングにより除去することもできる。そうすることにより、ｐ+型ＧａＡｓコンタクト層６１の下の直列抵抗の問題はなくなり、エッチングストッパ層としてのみ有効に機能させることができる。
【００２３】
この一対のｐ+型ＧａＡｓコンタクト層６１上に、オーミックコンタクトするような金属、たとえばＴｉ／Ｐｔ／ＡｕまたはＰｔ／Ｔｉ／Ｐｔ／Ａｕの積層構造によりソース／ドレイン電極７が形成されており、また、ｎ+型ＧａＡｓコンタクト層２の一部領域２ａの露出部に、オーミックコンタクトするような金属、たとえばＡｕ-Ｇｅ／Ｎｉ／Ａｕの積層構造によりゲート電極８が形成されることにより、ｎ+型コンタクト層２とｐ型のチャネル層３ａとによりｐｎ接合が形成された接合型ＦＥＴが形成されている。なお、ソース／ドレイン電極７とは、一対のｐ+型ＧａＡｓコンタクト層６の一方にソース電極が、他方にドレイン電極が形成されることを意味している。
【００２４】
つぎに、チャネル層形成部９の他の構成例について、図３を参照しながら説明する。すなわち、図３（ａ）に示されるように、Ｉ−ＩｎＧａＰ系化合物半導体層またはＩ−ＡｌＧａＡｓ系化合物半導体層からなる第一のアンドープ層３２の上に、ｐ−ＧａＡｓ層４２とｉ−ＧａＡｓ層４３との積層構造によりバンドギャップの小さい半導体層４が構成されている。この場合、ｐ−ＧａＡｓ層４２の厚さは、たとえば３０ｎｍ程度で、ｉ−ＧａＡｓ層４３の厚さは、たとえば２０ｎｍ程度の厚さに形成される。すなわち、両方を合せた厚さは、前述の図２に示される例のｉ−ＧａＡｓ層４１の厚さと同程度の厚さに形成されている。このようなｐ−ＧａＡｓ層４２が設けられることにより、第一のアンドープ層３２との界面に発生する自然キャリア濃度とｐ−ＧａＡｓ層４２のキャリア濃度とによりキャリア濃度を大きく調整することができ、深いピンチオフ電圧を得ることができる。すなわち、第一のアンドープ層３２とバンドギャップの小さい半導体層４との界面のチャネル層３ａでのキャリア濃度には限界があるため、キャリアを一定値以上に増やすことができず、ピンチオフ電圧を一定値以上に深くすることができない。このような場合でも、ｐ−ＧａＡｓ層４２が介在されることにより、キャリアが増えることになり、ピンチオフ電圧を深くすることができる。
【００２５】
この場合、このｐ−ＧａＡｓ層４２は、キャリアがドープされているため、ゲート電圧が０の場合でもキャリアが存在し、オフ電流（ゲート電圧が０のときのソース・ドレイン間電流）が若干流れ、オフ特性は低下する。しかし、このｐ−ＧａＡｓ層４２は、従来のｐ−ＧａＡｓ層のみをチャネル層とする場合に比べて、ｉ−ＧａＡｓ層４３の厚さ分少なくした厚さで、前述の例の厚さに形成すれば、従来の６０％程度の厚さに形成することができるため、その分オフ電流も少なくすることができる。そのため、それほどオフ特性が低下することはない。しかも、必要となるキャリアの濃度、すなわちピンチオフ電圧の特性に応じて、このｐ−ＧａＡｓ層４２の厚さを設定することができ、ｐ−ＧａＡｓ層４２の厚さを薄くすればより一層オフ特性も向上させることができる。要するに、ピンチオフ電圧およびオフ特性などの要求される特性に応じて、ｐ−ＧａＡｓ層４２の挿入およびその厚さを設定することができる。
【００２６】
また、図３（ｂ）に（ａ）と同様のチャネル層形成部９の図が示されるように、ｐ−ＧａＡｓ層４２をｉ−ＧａＡｓ層４３の上層に形成することもできる。このような構成にすると、ｐ−ＧａＡｓ層４２は半導体積層部の殆ど表面側になるため、表面空乏層が形成され、ｐ−ＧａＡｓ層４２によるチャネル層が圧縮され、図３（ａ）に示される構造と同じ厚さでｐ−ＧａＡｓ層４２が形成されてもピンチオフ電圧を浅くすることができ、オフ特性を向上させることができる。すなわち、所望の特性に応じて、いずれの構造でも採用することができる。この例も、ｐ−ＧａＡｓ層４２の厚さが３０ｎｍで、ｉ−ＧａＡｓ層４３の厚さが２０ｎｍで形成されているが、前述の例と同様に、その比率を所望の特性に応じて変更することができる。
【００２７】
さらに、図３（ｃ）に示される構造は、バンドギャップの小さい半導体層４がｐ−ＧａＡｓ層４４のみで形成されている例である。この場合、ｐ−ＧａＡｓ層４４は、たとえば５０ｎｍ程度の厚さに形成される。このような構造にしても、バンドギャップの大きい第一のアンドープ層３２とバンドギャップの小さいｐ−ＧａＡｓ層４４とが接合しているため、その界面にキャリアが発生し、その界面にチャネル層３ａが形成されると共に、ｐ−ＧａＡｓ層４４自身もチャネル層として寄与することができる。そのため、順方向電圧の範囲を広げることができ、ＦＥＴとしての動作範囲を広げることができる。しかし、この場合はｐ−ＧａＡｓ層４３もチャネル層を構成しているため、ゲート電圧が０のときでもキャリアがチャネル層３ａに存在し、オフ電流が流れやすくオフ特性は劣化する。しかし、たとえばキャリア濃度を１×１０17〜４×１０17ｃｍ-3程度に抑制するか、その厚さを薄くすることなどにより、オフ特性を改善することもできる。
【００２８】
以上の例は、第一のアンドープ層３２とバンドギャップの小さい半導体層４とのシングルヘテロ接合の例であったが、たとえば図３（ｄ）に示されるように、このバンドギャップの小さい半導体層４であるｉ−ＧａＡｓ層４１の上面側に、さらにバンドギャップの小さい半導体層４よりもバンドギャップの大きい第三のアンドープ層５が形成されることにより、ダブルヘテロ接合構造でチャネル層形成部９が構成されている。この第三のアンドープ層５としては、前述の第一のアンドープ層３２と同じ材料のものを使用することができるが、異なるバンドギャップの半導体層でも構わない。したがって、前述と同様に、ＩｎxＧａ1-xＰ（０≦ｘ≦１）、ＡｌyＧａ1-yＡｓ（０≦ｙ≦１）、ＧａＮなどを用いることができるが、そのｘやｙの値は第一のアンドープ層３２と異なる組成の半導体層でも構わない。このような構造にすることにより、バンドギャップの大きいアンドープ層３２、５とバンドギャップの小さい半導体層４との接合が２か所に形成されることになり、界面による二層のチャネル層３ａ、５ａを形成することができる。その結果、ピンチオフ電圧が深くなり、順方向電圧の範囲を広くすることができる。
【００２９】
この場合、前述のように、第三のアンドープ層５は、半導体積層構造の表面側になるため、表面空乏層が形成され、表面空乏層がｉ−ＧａＡｓ層４１との界面に達しないように第三のアンドープ層５を厚く形成する必要があり、２０〜６０ｎｍ程度、たとえば５０ｎｍ程度の厚さに形成する必要がある。このようなバンドギャップの大きい第三のアンドープ層５が形成されれば、この上に形成される第一導電型コンタクト層６をパターニングするエッチングの際にエッチングストッパ層としてそのまま利用することができるが、第三のアンドープ層５を厚い層として形成すると、ＦＥＴの直列抵抗が増大するため、他の特性との兼ね合いで採用することができる。
【００３０】
図３（ｅ）および（ｆ）に示される例は、前述の図３（ａ）および（ｂ）に示される例と同様に、バンドギャップの小さい半導体層４をｐ−ＧａＡｓ層４２とｉ−ＧａＡｓ層４３とで構成すると共に、図３（ｄ）と同様に、ダブルヘテロ接合構造にした例である。すなわち、第三のアンドープ層５を５０ｎｍ程度の厚さに形成すれば、バンドギャップの小さい半導体層４の両側にチャネル層３ａ、５ａを形成することができ、ｐ−ＧａＡｓ層４２が設けられることによる効果は、前述の図３（ａ）および（ｂ）に示される例と同様である。
【００３１】
また、図３（ｇ）に示される例は、図３（ｃ）に示される例と同様に、バンドギャップの小さい半導体層４をｐ−ＧａＡｓ層４４で構成すると共に、図３（ｄ）と同様に、ダブルへテロ接合構造にした例で、この例でもダブルのチャネル層３ａ、５ａを形成することができ、かつ、図３（ｃ）と同様に、バンドギャップの小さい半導体層４をｐ−ＧａＡｓ層４３のみで形成することができ、製造工程を簡単化することができ、前述の図３（ｃ）および図３（ｄ）に示される構造の両方の特徴を併せもっている。
【００３２】
図２に示される構造で製造したｐチャネルのＦＥＴで、ソース・ドレイン間電圧（ＶDS）が１.２Ｖのときのゲート電圧（ＶGS）［−Ｖ］に対するドレイン電流（ＩDS）［−Ａ］の関係、ゲート電圧（ＶGS）［−Ｖ］に対するゲート電流（ＩG）［−Ａ］の順方向特性およびゲート電圧（ＶGS）［Ｖ］に対するゲート電流（ＩGS）［Ａ］の逆方向特性を、それぞれ図４に示す。なお、図２に示される構造はｐチャネルであるため、ゲート電圧の順方向電圧は負になる。そのため、図４（ａ）および（ｂ）では、順方向電圧が負になり、ＶGSを［−Ｖ］、電流を［−Ａ］で示してある。図４（ａ）から明らかなように、同じピンチオフ電圧（ＩDSが１×１０-5Ａ程度のときの電圧）でも、ゲート電圧が０のときの電流は、本発明のアンドープタイプでは、ドープタイプの場合よりも一桁程度少ないことが分る。これは、オフ特性が優れていることを示している。また、図４（ｂ）から明らかなように、Ｉ−ＩｎＧａＰ系化合物半導体層ではゲート順方向時に電子の再結合電流が発生し難くなり、たとえばゲート電流が１×１０-5Ａまで許容できるとすると、ｉ−ＧａＡｓ層に比べてＩ−ＩｎＧａＰ系化合物半導体の方が高Ｖfを実現できることを示している。さらに、図４（ｃ）に示される逆方向のＶG−ＩG特性からも明らかなように、Ｉ−ＩｎＧａＰ系化合物半導体層の方が、ｉ−ＧａＡｓ層よりも、ブレークダウン電圧が高く、また、図５から明らかなように、薄膜でも遥かに高いブレークダウン電圧を実現できることが分る。
【００３３】
さらに、Ｉ−ＩｎＧａＰ系化合物半導体層と同じ厚さ（１００ｎｍ）にしたＧａＡｓ（１）層と、ＩｎＧａＰ系化合物半導体層と同じブレークダウン電圧になる厚さ（１５０ｎｍ）にしたＧａＡｓ（２）層のＥＳＤ耐圧（Ｖ）を、保護素子の接合幅Ｗ（μｍ）に対して比較した結果が図６に示してある。図６から明らかなように、ＧａＡｓ（２）層は接合幅Ｗを大きくするほど急激にＥＳＤ耐圧が低下する。これは、半絶縁層が厚くなると、直列抵抗が増大するため、静電気が入力した場合、最短距離の部分に静電気が集中するため、破壊しやすくなるものと考えられる。これに対して、同じブレークダウン電圧では、ＩｎＧａＰ系化合物半導体層は、薄くてよいため、そのような電界集中の問題も発生せず、ＥＳＤ耐圧も高く維持することができることを示している。なお、同じ厚さにしたＧａＡｓ（１）層で比較すれば、ＩｎＧａＰ系化合物半導体層よりもＧａＡｓ層の方がＥＳＤ耐圧は良好であることを示している。なお、図６でＭＭはマシンモデル（Machine Model）を示している。
【００３４】
以上のように、本発明によれば、チャネル層をバンドギャップの大きい半導体層とそれよりもバンドギャップの小さい半導体層とを積層し、その界面にチャネル層を形成しているため、ＦＥＴの動作範囲（ゲートの順方向電圧の範囲）を大きくすることができ、しかも、アンドープ層のみでバンドギャップの大きい層と小さい層との接合を形成すれば、オフ時にはキャリアが存在せず、非常にオフ特性の優れたＦＥＴが得られる。また、ピンチオフ特性などの他の特性との兼ね合いで、オフ特性を完全にオフ状態にしないで、キャリアを増やすこともでき、所望の特性に応じたＦＥＴを得ることがきる。さらに、チャネル層と異なる導電型の半導体層をチャネル層の下側に形成し、その導電型層にゲート電極を形成して接合型ＦＥＴのｐｎ接合を形成しているため、チャネル層と反対の導電型層を選択的エピタキシャル成長または選択的拡散により形成する必要がなく、非常に簡単な製造工程で接合型ＦＥＴを作り込むことができる。
【符号の説明】
【００３５】
１    基板
２    第二導電型コンタクト層
２ａ  一部領域
３    第一のアンドープ層
３ａ  チャネル層
４    バンドギャップの小さい半導体層
４１  第二のアンドープ層（ｉ−ＧａＡｓ層）
５    第三のアンドープ層
５ａ  チャネル層
６    第一導電型コンタクト層
７    ソース／ドレイン電極
８    ゲート電極
９    チャネル層形成部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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