(57)【特許請求の範囲】
【請求項１】
第一の水平方向に沿って伸長する複数のグローバルビット線であって、前記複数のグローバルビット線は、第一の高度レベルにおける第一系列と、前記第一の高度レベルとは異なる第二の高度レベルにおける第二系列とを含み、前記第一系列の前記複数のグローバルビット線は、前記第二系列の前記複数のグローバルビット線と互い違いに存在する、複数のグローバルビット線と、
前記複数のグローバルビット線と垂直に伸長する複数の垂直ローカルビット線と、
前記第一の水平方向とは垂直な第二の水平方向に沿って伸長する複数のワード線であって、前記複数のワード線は、複数の垂直列と複数の水平行とを含む二次元アレイに積層され、前記ワード線アレイの前記複数の垂直列は、二つ以上のワード線を含み、前記複数の垂直ローカルビット線は、複数の垂直ローカルビット線が、前記ワード線アレイの隣接する複数の垂直列の間に存在するように、前記ワード線アレイを通って伸長する、複数のワード線と、
前記複数のワード線と前記複数の垂直ローカルビット線との直間のメモリセル材料であって、前記メモリセル材料は、ワード線／グローバルビット線の組み合わせによって一意的にアドレスされる複数のメモリセルを形成する、メモリセル材料と、
を含む、ことを特徴とするメモリアレイ。
【請求項２】
前記第一系列の前記複数のグローバルビット線は、前記第二系列の前記複数のグローバルビット線とは逆の側の前記複数のワード線上に存在する、ことを特徴とする請求項１に記載のメモリアレイ。
【請求項３】
前記第一系列の前記複数のグローバルビット線は、前記第二系列の前記複数のグローバルビット線の真上に存在する、ことを特徴とする請求項２に記載のメモリアレイ。
【請求項４】
前記第一系列の前記複数のグローバルビット線は、前記第二系列の前記複数のグローバルビット線の真上には存在しない、ことを特徴とする請求項２に記載のメモリアレイ。
【請求項５】
前記第一系列の前記複数のグローバルビット線は、前記第二系列の前記複数のグローバルビット線と共通の側の前記複数のワード線上に存在する、ことを特徴とする請求項１に記載のメモリアレイ。
【請求項６】
複数のビット線コームであって、前記複数の個々のコームは、水平に伸長するグローバルビット線と、前記グローバルビット線に電気的に接続され、垂直に伸長する複数のビット線ピラーとを含み、前記複数のビット線コームは、第一系列および第二系列を含み、前記第二系列は、前記第一系列に対して垂直にオフセットされ、前記第一系列の前記複数のビット線コームは、前記第二系列の前記複数のビット線コームと互い違いになって、垂直に伸長する複数のビット線ピラーの千鳥状配列を形成し、前記水平に伸長する複数のグローバルビット線は、お互いに対して平行である、複数のビット線コームと、
前記複数のグローバルビット線に直交して伸長する複数のワード線であって、前記複数のワード線は、複数の垂直列と複数の水平行とを含む二次元アレイに積層され、前記ワード線アレイの前記複数の垂直列は、二つ以上のワード線を含み、複数のビット線ピラーが前記ワード線アレイの隣接する複数の垂直列の間にあるように、前記複数のビット線ピラーは、前記ワード線アレイを通って伸長する、複数のワード線と、
前記複数のワード線と前記複数のビット線ピラーとの直間のメモリセル材料であって、前記メモリセル材料は、ワード線／グローバルビット線の組み合わせによって一意的にアドレスされる複数のメモリセルを形成する、メモリセル材料と、
を含む、ことを特徴とするメモリアレイ。
【請求項７】
前記第一系列の複数のビット線コームの前記複数の垂直ピラーは、前記複数のグローバルビット線から下方へ伸長し、前記第二系列の複数のビット線コームの前記複数の垂直ピラーは、前記複数のグローバルビット線から上方へ伸長する、ことを特徴とする請求項６に記載のメモリアレイ。
【請求項８】
前記第一系列の複数のビット線コームの個々の複数のグローバルビット線は、前記第二系列の複数のビット線コームの個々の複数のグローバルビット線の真上にある、ことを特徴とする請求項７に記載のメモリアレイ。
【請求項９】
前記第一系列の複数のビット線コームの個々の複数のグローバルビット線は、前記第二系列の複数のビット線コームの個々の複数のグローバルビット線の真上からオフセットされる、ことを特徴とする請求項７に記載のメモリアレイ。
【請求項１０】
前記第一系列および前記第二系列の複数のビット線コームの前記複数の垂直ピラーは、前記複数のグローバルビット線から上方へ伸長する、ことを特徴とする請求項６に記載のメモリアレイ。
【請求項１１】
前記複数のビット線コームの前記複数の垂直ピラーは、電圧の増加に対して非線形に応答する複数のアクセスデバイスを介して、前記複数のグローバルビット線に接続される、ことを特徴とする請求項６に記載のメモリアレイ。
【請求項１２】
前記複数のビット線コームの前記複数の垂直ピラーは、複数のオボニック閾値スイッチを介して、前記複数のグローバルビット線に接続される、ことを特徴とする請求項６に記載のメモリアレイ。
【請求項１３】
個々の垂直ピラーに関連付けられた複数のメモリセルの前記メモリセル材料は、前記垂直ピラーの表面に隣接していない、ことを特徴とする請求項６に記載のメモリアレイ。
【請求項１４】
個々の垂直ピラーに関連付けられた複数のメモリセルの前記メモリセル材料は、前記垂直ピラーの表面に隣接する、ことを特徴とする請求項６に記載のメモリアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
メモリアレイ。
【背景技術】
【０００２】
メモリアレイは、集積回路内でメモリセルを密接に充填するために使用される。密接な充填に対して特に適したメモリの１タイプは、クロスポイントメモリである。
【０００３】
メモリアレイは、第一の方向に沿って伸長する複数のワード線と、ワード線に対して直交して伸長する複数のビット線と、を含んでもよい。クロスポイントメモリは、アレイを横切るビット線とワード線との交点に形成されるメモリセル材料を使用してもよい。メモリセル材料は、カルコゲナイドなどの相変化材料であってもよい。例示的なカルコゲナイドは、ゲルマニウム、アンチモンおよびテルルの合金である。
【０００４】
メモリセル材料に加えて、個々のメモリセルは、メモリセル材料とアクセスデバイスとの間の電圧差が所定の閾値に達するまで、メモリセル材料に対する電流を制限するアクセスデバイスを含んでもよい。アクセスデバイスは、非線形電子デバイスであってもよい。特に、アクセスデバイスは、電圧差が所定の値に達するまで、高抵抗状態にある電子デバイスであって、それによって電子デバイスは、導電状態へと変化する。例示的なアクセスデバイスは、ダイオードおよびオボニック閾値スイッチである。
【０００５】
従来技術における例示的なクロスポイントメモリアレイ５が、図１−図３に示される。図１は、上面図、図２および図３は断面側面図である。図２および図３の断面図は、本開示における他の全ての断面図と同様に、断面の平面内のフィーチャのみを示すものである。断面図は、図面を簡略化するために、断面の平面の背後にある材料は示していない。
【０００６】
図１の上面図は、メモリアレイが、第一の水平方向に沿って伸長する複数のグローバルビット線１０−１４と、グローバルビット線に対して直交して伸長する複数のワード線２０−２５とを含むことを示す。図２の断面側面図は、図１のワード線が、実際にはワード線の積層の一番上の系列であることを示し、図２は、ワード線の二つの下方の系列を示す。下方の系列のうちの一つ内のワード線は、ワード線２０ａ―２５ａとラベルされ、下方の系列のうちの他の系列におけるワード線は、ワード線２０ｂ−２５ｂとラベルされる。
【０００７】
１８本のワード線（２０−２５、２０ａ−２５ａおよび２０ｂ−２５ｂ）は、図２の断面図に示される。１８本のワード線は、３つのワード線列および６つのワード線行を有する二次元ワード線アレイを形成する。
【０００８】
図１−図３は、垂直ビット線ピラー３０−４４が、グローバルビット線から上方に伸長することを示す。ビット線ピラーは、ワード線アレイを通って伸長し、かつ、このようなワード線アレイの列のうちの幾つかの間にある。ワード線、ビット線および垂直ビット線ピラーは、例えば、種々の金属、金属含有化合物および導電性を有するようにドープされた半導体材料のうちの一つ以上などの、電気的に導電性の材料を含む。
【０００９】
メモリセル材料４５（ラベルされたうちの幾つかのみ）は、ワード線と垂直ビット線ピラーとの間に提供され、アクセスデバイス４６（ラベルされたうちの幾つかのみ）は、ワード線と垂直ビット線ピラーとの間に提供される。ワード線と垂直ビット線ピラーとの間に提供されるメモリセル材料およびアクセスデバイスは、メモリセル４７（ラベルされたうちの幾つかのみ）をともに形成する。
【００１０】
メモリセル材料は、単一の均質な組成であるものとして示されているが、幾つかの用途においては、複数の個別の組成を含んでもよい。また、アクセスデバイスは、単一の均質な組成を含むものとして示されているが、アクセスデバイスは、多数の個別の組成を含んでもよいし、しばしば二つ以上の異なる材料を含む。さらには、単一のアクセスデバイスのみが各メモリセルに示されているが、個々のメモリセルに複数のアクセスデバイスが存在する可能性がある。また、メモリセル材料が垂直ビット線ピラーに直接隣接して示され、アクセスデバイスがワード線に直接隣接して示されているが、メモリセル材料とアクセスデバイスの相対的な位置は、逆であってもよい。
【００１１】
動作においては、個々の各メモリセルは、グローバルビット線とワード線の組み合わせによって、一意的にアドレスされてもよい。例えば、グローバルビット線１２とワード線２０との間の電圧差は、ワード線２０が垂直ビット線ピラー３６を横切る交点に位置するメモリセルにアクセスするために使用されてもよい。このようなアクセスは、メモリセルを特定のデータ格納状態に置くことによって、メモリセルへの書き込みを行うために、かつ、メモリセルのデータ格納状態を確認することによってメモリセルからの読み出しを行うために、使用されてもよい。
【００１２】
図２の二次元ワード線アレイ内のワード線は、複数の高度平面５０−５２に配置されるものとして考えられてもよい。したがって、図１の上面図は、ワード線アレイの最上部の高度平面５２を示すものとして考えられてもよい。メモリアレイは、高度平面５０-５２を含むものとして考えられてもよく、メモリアレイの各メモリユニットは、このようなメモリユニットを含む高度平面に沿った面積を有するものと考えられてもよい。面積は、メモリアレイを形成するために使用される、最小フィーチャ寸法Ｆによって記述されてもよい。このような最小フィーチャ寸法は、メモリアレイがその絶対的な最小寸法で作製される場合には、ビット線の幅、ワード線の幅、垂直ビット線ピラーの幅、ならびにビット線とワード線との間の空間の幅である。
【００１３】
図１の上面図は、メモリユニットのうちの一つの周囲の正方形の周囲長を示す。この周囲長は、寸法２Ｆである側面を有し、したがって、メモリユニットは、高度平面５２に沿った約４Ｆ２の面積を有する。面積は、絶対的に４Ｆ２ではなく、“約４Ｆ２”であるものとして記述される。なぜなら、示された周囲長は、メモリセル材料４５およびアクセスデバイス４６が無視できる寸法であることを仮定しているからである。メモリセル材料４５およびアクセスデバイス４６は、ある物理的寸法を有するため、メモリセルユニットの平面面積は、４Ｆ２に近づくが、数学上の絶対的な意味においては、４Ｆ２ではない。あるいは、各メモリセルユニットの平面面積は、メモリセル材料とアクセスデバイスが無視される文脈においては、４Ｆ２であると考えられてもよい。言い換えると、ワード線、ビット線および各メモリセルユニットによって消費される空間に呼応して４Ｆ２であると考えられてもよい。
【図面の簡単な説明】
【００１４】
【図１】従来技術のメモリアレイの一部の図であり、アレイの上面図である。
【図２】従来技術のメモリアレイの一部の図であり、図１の線２−２に沿った断面側面図である。
【図３】従来技術のメモリアレイの一部の図であり、図１の線３−３に沿った断面側面図である。
【図４】例示的な実施形態のメモリアレイの一部の図であり、アレイの上面図である。
【図５】例示的な実施形態のメモリアレイの一部の図であり、図４の線５−５に沿った断面側面図である。
【図６】例示的な実施形態のメモリアレイの一部の図であり、図４の線６−６に沿った断面側面図である。
【図７】図４−図６のメモリアレイと類似するメモリアレイの三次元図である。
【図８】図５のメモリアレイと類似する断面図であり、別の例示的な実施形態のメモリアレイを示す。
【図９】別の例示的な実施形態のメモリアレイの三次元図である。
【図１０】別の例示的な実施形態のメモリアレイの三次元図である。
【発明を実施するための最良の形態】
【００１５】
幾つかの実施形態は、クロスポイントメモリセルが、従来のメモリアレイで達成されるよりも、さらに密接に充填される可能性のある新規のメモリアレイを含む。例示的な実施形態は、図４−図１０に関連して記述される。
【００１６】
例示的な実施形態のメモリアレイ１００が、図４−図６に示される。図４の上面図は、メモリアレイ１００が、第一の水平方向に沿って伸長する、複数のグローバルビット線１１０−１１８を含み、かつ、グローバルビット線と直交して伸長する複数のワード線１２０−１２５を含むことを示す。図５の断面側面図は、図４のワード線が、実際にはワード線積層の最上部の系列であることを示し、図５は、ワード線の二つの下方の系列を示す。系列のうちの一つの内のワード線は、ワード線１２０ａ―１２５ａとラベルされ、他の系列におけるワード線は、ワード線１２０ｂ−１２５ｂとラベルされる。したがって、図５の断面図においては、１８本のワード線が示される。１８本のワード線は、３つのワード線列および６つのワード線行を有する二次元ワード線アレイを形成する。二次元ワード線アレイは、異なる多様な二次元ワード線アレイのうちの一実施例である。このようなワード線アレイは、概して、アレイの各行における少なくとも二つのワード線と、アレイの各列における少なくとも二つのワード線とを有する。
【００１７】
図４−図６は、垂直ビット線ピラー１６０−１８２が、グローバルビット線から上方に伸長することを示す。垂直ビット線ピラーは、垂直ローカルビット線とも称される。ビット線ピラーは、ワード線アレイを通って伸長し、かつ、このようなワード線アレイの隣接する列の間にある。ワード線、ビット線および垂直ビット線ピラーは、例えば、種々の金属、金属含有化合物および導電性を有するようにドープされた半導体材料のうちの一つ以上などの、電気的に導電性の材料を含む。
【００１８】
メモリセル材料４５（ラベルされたうちの幾つかのみ）は、ワード線と垂直ビット線ピラーとの間に提供され、アクセスデバイス４６（ラベルされたうちの幾つかのみ）は、ワード線と垂直ビット線ピラーとの間に提供される。ワード線と垂直ビット線ピラーとの間に提供されるメモリセル材料およびアクセスデバイスは、メモリセル４７（ラベルされたうちの幾つかのみ）をともに形成する。図４−図６の例示的な実施形態のメモリセル材料４５およびアクセスデバイス４６は、背景技術で上述された、従来技術のメモリセル材料４５およびアクセスデバイス４６と同等であってもよい。
【００１９】
メモリセル材料は、単一の均質な組成であるものとして示されているが、幾つかの用途においては、複数の個別の組成を含んでもよい。また、アクセスデバイスは、単一の均質な組成を含むものとして示されているが、アクセスデバイスは、多数の個別の組成を含んでもよいし、しばしば二つ以上の異なる材料を含む。さらには、単一のアクセスデバイスのみが各メモリセルに示されているが、個々のメモリセルに複数のアクセスデバイスが存在する可能性がある。また、メモリセル材料は、垂直ビット線ピラーに隣接して示され、アクセスデバイスはワード線に隣接して示されているが、メモリセル材料とアクセスデバイスの相対的な位置は、逆であってもよい。
【００２０】
図６の断面図は、グローバルビット線１１０−１１８のうちの幾つかが、グローバルビット線のうちの他のものとは異なる高度レベルに形成されることを示す。特に、グローバルビット線は、ある高度レベルに形成されるビット線１１０、１１２、１１４、１１６および１１８を含む第一系列と、異なる高度レベルに形成されるビット線１１１、１１３、１１５および１１７を含む第二系列とを含む。第一系列のグローバルビット線は、図６に示されるように、第二系列のグローバルビット線と互い違いに存在する。
【００２１】
動作においては、個々の各メモリセルは、グローバルビット線とワード線の組み合わせによって、一意的にアドレスされてもよい。例えば、グローバルビット線１１６とワード線１２１との間の電圧差は、ワード線１２１が垂直ビット線ピラー１７５を横切る交点に位置するメモリセルにアクセスするために使用されてもよい。このようなアクセスは、メモリセルを特定のデータ格納状態に置くことによって、メモリセルへと書き込みを行うために、かつ、メモリセルのデータ格納状態を確認することによってメモリセルからの読み出しを行うために、使用されてもよい。
【００２２】
図５の二次元ワード線アレイ内のワード線は、複数の高度平面１５０−１５２に配置されるものとして考えられてもよい。したがって、図４の上面図は、ワード線アレイの最上部の高度平面１５２を示すものとして考えられてもよい。メモリアレイは、高度平面１５０−１５２を含むものとして考えられてもよく、メモリアレイの各メモリユニットは、このようなメモリユニットを含む高度平面に沿った面積を有するものと考えられてもよい。面積は、メモリアレイを形成するために使用される、最小フィーチャ寸法Ｆによって記述されてもよい。このような最小フィーチャ寸法は、メモリアレイが絶対的な最小寸法で作製される場合には、ビット線の幅、ワード線の幅、垂直ビット線ピラーの幅、ならびにビット線とワード線との間の空間の幅である。
【００２３】
グローバルビット線用に複数の高度レベルの使用することによって、図４−図６の例示的な実施形態のメモリアレイのメモリユニットを、図１−図３で記述された従来技術のメモリアレイのメモリユニットよりも密接に充填することが可能になる。
【００２４】
図４の上面図は、例示的な実施形態のメモリアレイのメモリユニットのうちの一つの周囲の長方形の周囲長を示す。このような周囲長は、寸法２Ｆの二側面と、寸法Ｆの二側面とを有する。したがって、メモリユニットは、約２Ｆ２の高度平面に沿った面積を有する。面積は、絶対的に２Ｆ２ではなく、“約２Ｆ２”であるものとして記述される。なぜなら、示された周囲長は、メモリセル材料４５およびアクセスデバイス４６が無視できる寸法であることを仮定しているからである。メモリセル材料４５およびアクセスデバイス４６は、ある物理的寸法を有するため、メモリセルユニットの平面面積は、２Ｆ２に近づくが、数学上の絶対的な意味において、２Ｆ２ではない。あるいは、メモリセルユニットの平面面積は、メモリセル材料とアクセスデバイスが無視される場合には、２Ｆ２であると考えられてもよい。言い換えると、ワード線、ビット線および各メモリセルユニットによって消費される空間に呼応して２Ｆ２であると考えられてもよい。
【００２５】
図７は、図４−図６のメモリアレイに類似する、例示的な実施形態のメモリアレイの三次元図であり、読者がこのようなメモリアレイを想像することを支援しうる。図４−図６のコンポーネントをラベルするために使用されたものと同一の番号が、図７のコンポーネントをラベルするために使用される。ワード線１２０−１２５の位置は、矢印によって示されるが、ワード線は、図面を簡略化するために示されていない。
【００２６】
図７の実施形態は、メモリセル材料４５が図７の垂直ビット線ピラーに隣接し、図４−図６の実施形態においてはこのような垂直ピラーには隣接していないという点で、図４−図６の実施形態とは異なっている。したがって、図７は、図４−図６とは、わずかに異なる実施形態を示す。図７の実施形態は、垂直ビット線ピラーに隣接する材料を含むアクセスデバイス４６をも示す。さらに他の実施形態においては、メモリセル材料は、垂直ピラーに隣接してもよいが、アクセスデバイスの材料は、このようなピラーに隣接していない。
【００２７】
図４−図７の実施形態は、メモリアレイの個々のメモリセル４７におけるメモリセル材料４５に隣接するアクセスデバイス４６を有する。したがって、各メモリセルユニットは、メモリセル材料とアクセスデバイスとを含む。他の実施形態においては、アクセスデバイスは、メモリセルユニットの寸法をさらに減少させるために、個々のメモリセルユニットから除去されてもよい。特に、アクセスデバイスは、個々のメモリセルユニットに配置されるのではなく、垂直ピラーとグローバルビット線との間の位置に配置されてもよい。したがって、図５の断面は、垂直ビット線ピラー１７０−１７２がグローバルビット線１１４にオーミックに接続（オーム性接続）される一実施形態を示す。他の実施形態においては、このような垂直ビット線ピラーは、電圧の増加に対して非線形に応答するアクセスデバイス（例えば、オボニック閾値スイッチなど）を通して、グローバルビット線へと接続されてもよい。図８は、図５の断面に類似する断面図を示すが、メモリアレイ１００ａがグローバルビット線１１４と垂直ビット線ピラー１７０−１７２との間に直接配置されるアクセスデバイス４６を有する一実施形態を示す。
【００２８】
図８の実施形態は、このようなメモリセルからアクセスデバイスを除去することによって、メモリセル４７の寸法を都合よく減少させる。図８の実施形態においては、ワード線（例えば、１２０−１２５）と垂直ビット線ピラー（例えば、１７０−１７２）の間の材料のみが、メモリセル材料４５である。
【００２９】
図４−図７は、全てのグローバルビット線が、二次元ワード線アレイの同一側面上にある実施形態を示す（特に、二次元アレイは、図５に示されたワード線１２０−１２５、１２０ａ−１２５ａおよび１２０ｂ−１２５ｂを含む）。他の実施形態においては、グローバルビット線のうちの幾つかは、グローバルビット線のうちの他方に対して、ワード線アレイの逆側にあってもよい。図９は、グローバルビット線のうちの幾つかが、二次元ワード線アレイのうちのある側面にあり、グローバルビット線のうちの他方がワード線アレイの逆側にあるメモリアレイ２００の三次元図を示す。図４−図７を記述するために上述されたものと同一の番号づけが、図９を記述するために使用される。ワード線１２０−１２５、１２０ａ−１２５ａおよび１２０ｂ−１２５ｂは、図面を簡略化するために、図９においては全ては示されていない。その代わりに、ワード線１２１、１２１ａ、１２１ｂのみが示され、ワード線１２０、１２２、１２３、１２４および１２５の位置は矢印で示される。
【００３０】
図９の実施形態は、グローバルビット線のうちの他方とは異なる高度レベルに形成された幾つかのグローバルビット線１１０−１１８を有するものとして考えられてもよい。特に、グローバルビット線は、ある高度レベル（特に、示された実施形態においてはワード線の下）に形成されたビット線１１２、１１４および１１６を含む第一系列と、異なる高度レベル（特に、示された実施形態においては、ワード線の上）に形成された、ビット線１１１、１１３、１１５および１１７を含む第二系列とを含む。図９に示されるように、第一系列のグローバルビット線は、第二系列のグローバルビット線と互い違いに存在する。
【００３１】
図９の実施形態においては、第一系列のグローバルビット線が、第二系列のグローバルビット線の真上にならないように、第一系列のグローバルビット線は、第二系列のグローバルビット線から、水平面上でオフセットされる（ずらされる）。他の実施形態においては、メモリアレイ３００に関連して図１０に示されるように、第一系列のグローバルビット線は、第二系列のグローバルビット線の真上であってもよい。ワード線は、図面を簡略化するために、図１０には示されていない。しかしながら、ワード線１２０−１２５の位置は矢印によって示される。
【００３２】
図９および図１０の実施形態は、図４−図６の実施形態と同様に、個々のメモリセルユニットの平面面積が、ワード線、ビット線ならびに個々のメモリセルユニットによって消費される空間に呼応して、２Ｆ２であるようなアレイを形成する。
【００３３】
アクセスデバイスは、示された図９および図１０の実施形態のメモリセルにおいて存在してもよいし、または、図８の実施形態と類似する他の実施形態においては、垂直ビット線ピラーとグローバルビット線との間に存在してもよい。
【００３４】
グローバルビット線とそこに接触する垂直ピラーとの組み合わせは、コーム（櫛）に類似する構造を形成すると考えられてもよい。図４−図７の実施形態においては、このようなコームは、お互いに高度に対してオフセットされる、二つの系列内に存在するものと考えられ、ある系列は、グローバルビット線１１０、１１２、１１４、１１６および１１８を含み、他の系列は、グローバルビット線１１１、１１３、１１５および１１７を含む。両系列のコームは、お互いに対して並行し、同一の方向に伸長する垂直ピラーを全て有する。対称的に、図９および図１０の実施形態においては、ある系列のコームは、上方に伸長する垂直ピラーを有し、他の系列のコームは、下方に伸長する垂直ピラーを有する。例えば、図１０の実施形態は、第一系列のコーム内にグローバルビット線１１１、１１３、１１５および１１７を有し、第二系列のコーム内にグローバルビット線１１２、１１４、１１６および１１８を有する。第一系列は、グローバルビット線１１８ならびにそこに接触する垂直ピラー１８０、１８１および１８２によって例示され、第二系列は、グローバルビット線１１７ならびにそこに接触する垂直ピラー１７８および１７９の組み合わせによって例示される。第一系列のコームは、上方に伸長する垂直ピラーを有し、第二系列は下方に伸長する垂直ピラーを有する。
【００３５】
本明細書で記述されたメモリアレイは、集積回路へと組み込まれてもよく、したがって、幾つかの用途における半導体基板によって支持されてもよい。メモリアレイは、任意の適切な処理によって形成されてもよい。
【００３６】
図面における種々の実施形態の具体的な位置は、例示の目的のみのためのものであって、実施形態は、ある用途においては、示された位置から回転されてもよい。本明細書で提供された記述、およびそれに続く請求項は、構造が図面のうちで、具体的にどの位置にあるかどうか、もしくはその位置に対して回転されるかどうかに関わらず、種々のフィーチャ間の記述された関係を有する任意の構造に関連する。
【００３７】
ある構成要素が層、領域もしくは基板として、別の構成要素に対して“接触して（against）”いるものとして言及される場合には、他の構成要素と直接接触する可能性があるか、または、介在構成要素が存在してもよい。対称的に、ある構成要素が、別の構成要素に対して“直接接触して（directly against）”いると言及されるときには、介在構成要素は存在しない。ある構成要素が、別の構成要素に対して“接続される（connected）”か、または“結合される（coupled）”ものとして言及されるときには、他の構成要素に対して、直接接続されるもしくは結合されるか、または、介在構成要素が存在してもよい。対称的に、ある構成要素が別の構成要素に対して“直接接続される（directly connected）”か“直接結合される（directly coupled）”ものとして言及される場合には、介在構成要素は存在しない。
【００３８】
“真上に（directly over）”という用語は、構造の垂直配値を示すために使用され、ある構造が別の構造の上に存在することを単に示す用語“上に（over）”とは区別される。したがって、第一の構造が第二の構造上にある場合には、第一の構造と第二の構造との間に存在する可能性のある任意の横方向の変位とは関係なく、第一の構造は、第二の構造上に存在する。第一の構造が第二の構造と垂直に配列される場合には、第一の構造は、第二の構造の“真上に”ある。
【００３９】
一つ以上の物体が、一組の構造の“直間に（directly between）”存在するものとして言及される場合には、“直間に”という用語は、一つ以上の物体が、二つの構造の間の間隙内に挟まれていることを示すものとして使用される。
【００４０】
上述された実施形態は、例えば、コンピュータ、自動車、飛行機、時計、携帯電話などの電子システムにおいて使用されてもよい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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