(57)【特許請求の範囲】
【請求項１】
バイポーラ型の抵抗変化素子を低抵抗状態から高抵抗状態に遷移させるときに、該抵抗変化素子に第１の電圧パルスと該第１の電圧パルスとは極性の異なる第２の電圧パルスとを交互に印加するパルス印加回路を備え、
前記第１の電圧パルスおよび前記第２の電圧パルスのうちの、前記抵抗変化素子を高抵抗状態から低抵抗状態に遷移させるセット動作において印加される電圧パルスと同一極性の電圧パルスのパルス高は、前記セット動作における電圧パルスのパルス高よりも低く、前記抵抗変化素子の読出し動作において印加される電圧パルスのパルス高よりも高い、素子制御回路。
【請求項２】
前記パルス印加回路は、前記抵抗変化素子に定常電圧を印加しつつ、前記第１の電圧パルスと前記第２の電圧パルスとを交互に印加する、請求項１に記載の素子制御回路。
【請求項３】
前記パルス印加回路は、前記第１の電圧パルスと前記第２の電圧パルスとの間に、前記抵抗変化素子に第３の電圧パルスを印加する、請求項１または２に記載の素子制御回路。
【請求項４】
前記パルス印加回路は、前記抵抗変化素子に前記第１の電圧パルスと前記第２の電圧パルスを印加したときに前記抵抗変化素子を流れる電流に基づいて、前記抵抗変化素子の抵抗値を検出し、検出された抵抗値が一定値となった場合には、前記抵抗変化素子に対する電圧パルスの印加を停止する、請求項１ないし３のいずれか１項に記載の素子制御回路。
【請求項５】
前記抵抗変化素子に直列に接続されたトランジスタをさらに備え、
前記トランジスタは、前記抵抗変化素子に前記第１の電圧パルスと前記第２の電圧パルスとを印加したときに前記抵抗変化素子を流れる電流を削減する、請求項１ないし４のいずれか１項に記載の素子制御回路。
【請求項６】
請求項１ないし５のいずれか１項に記載の素子制御回路と、
前記素子制御回路によって制御される抵抗変化素子と、を備える、スイッチング素子。
【請求項７】
請求項６に記載のスイッチング素子を備える、プログラマブルロジック回路。
【請求項８】
請求項７に記載のプログラマブルロジック回路を備える、電子機器。
【請求項９】
バイポーラ型の抵抗変化素子を低抵抗状態から高抵抗状態に遷移させるときに、該抵抗変化素子に第１の電圧パルスと該第１の電圧パルスとは極性の異なる第２の電圧パルスとを交互に印加する工程を含み、
前記第１の電圧パルスおよび前記第２の電圧パルスのうちの、前記抵抗変化素子を高抵抗状態から低抵抗状態に遷移させるセット動作において印加される電圧パルスと同一極性の電圧パルスのパルス高は、前記セット動作における電圧パルスのパルス高よりも低く、前記抵抗変化素子の読出し動作において印加される電圧パルスのパルス高よりも高い、素子制御方法。
【請求項１０】
前記抵抗変化素子に定常電圧を印加しつつ、前記第１の電圧パルスと前記第２の電圧パルスとを交互に印加する工程を含む、請求項９に記載の素子制御方法。
【請求項１１】
前記第１の電圧パルスと前記第２の電圧パルスとの間に、前記抵抗変化素子に第３の電圧パルスを印加する工程をさらに含む、請求項９または１０に記載の素子制御方法。
【請求項１２】
前記抵抗変化素子に前記第１の電圧パルスと前記第２の電圧パルスとを印加したときに前記抵抗変化素子を流れる電流に基づいて前記抵抗変化素子の抵抗値を検出する工程と、
検出された抵抗値が一定値となった場合には、前記抵抗変化素子に対する電圧パルスの印加を停止する工程とをさらに含む、請求項９ないし１１のいずれか１項に記載の素子制御方法。
【請求項１３】
前記抵抗変化素子に対して前記第１の電圧パルスと前記第２の電圧パルスとを印加したときに前記抵抗変化素子を流れる電流を、前記抵抗変化素子に直列に接続されたトランジスタによって削減する工程をさらに含む、請求項９ないし１２のいずれか１項に記載の素子制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子制御回路、スイッチング素子及び素子制御方法に関し、特に、バイポーラ型の抵抗変化素子に対する素子制御回路、当該抵抗変化素子と当該素子制御回路を有するスイッチング素子、及び、バイポーラ型の抵抗変化素子に対する素子制御方法に関する。
【背景技術】
【０００２】
現在、電子機器には多くの集積回路が用いられている。電子機器で用いられている集積回路の大半は、いわゆる特定用途向け集積回路（ＡＳＩＣ：Application Specific Integration Circuit）であり、当該電子機器のために設計された専用回路である。特定用途向け集積回路では、セル（ＡＮＤ回路、ＯＲ回路等の論理回路）の配置及びセル相互の結線は集積回路製造工程で行われるため、製造後に回路構成を変更することができない。
【０００３】
近年、電子機器の開発競争が激化しており、電子機器の小型化も進んでいる。このような状況下において、製造後に電子信号によって回路構成を変更し、１つのチップで多くの機能を提供することができるプログラマブルロジック回路（Programmable Logic Circuit、書き換え可能な論理集積回路）が注目されている。
【０００４】
プログラマブルロジック回路においては、複数の論理回路がスイッチング素子を介して相互に結線されている。代表的なプログラマブルロジック回路として、例えば、フィールドプログラマブルゲートアレイ（ＦＰＧＡ：Field Programmable Gate Array）が挙げられる。ＦＰＧＡによると、設計開発の費用、マスク等の初期費用を要することなく、ユーザが必要とする機能を短期間で開発することができる。
【０００５】
ＦＰＧＡに用いられる書き換え可能なスイッチング素子として、例えば、ＦＰＧＡと同様の方法で製造可能なスタティックランダムアクセスメモリ（ＳＲＡＭ：Static Random Access Memory）とパストランジスタとから成るＳＲＡＭスイッチが用いられている。ＳＲＡＭスイッチはＦＰＧＡのチップ面積の半分以上を占めるため、面積増大によって製造コストが増大し、配線遅延によって性能が低下するといった問題がある。そこで、ＳＲＡＭスイッチと比較してスイッチの面積を小さくすることができ、オン状態の抵抗を小さくすることができる（例えば、１ｋΩ程度）スイッチング素子が望まれている。
【０００６】
ＳＲＡＭスイッチの代替として、電気化学反応を利用した抵抗変化素子が特許文献１に記載されている。図９は、特許文献１に記載された抵抗変化素子２０の断面図である。図９を参照すると、抵抗変化素子２０は、イオン伝導層２２、第１電極２４及び第２電極２６を有する。イオン伝導層２２は、第１電極２４と第２電極２６との間に配置されている。一例として、第１電極２４の材質は白金であり、第２電極２６の材質は銅であり、イオン伝導層２２の材質は酸化タンタル（Ｔａ２Ｏ５）である。
【０００７】
図１０は、電気化学反応を利用した抵抗変化素子２０の動作（非特許文献１、非特許文献２参照）について説明するための図である。第１電極２４と第２電極２６との間に、第１電極２４に対して第２電極２６が正となるように電圧を印加する（図１０（ａ）のＡ参照）。このとき、第２電極２６に含まれる金属は金属イオン２８としてイオン伝導層２２に溶解し、金属イオン２８は第１電極２４に向かって移動する。金属イオン２８は、第１電極２４から供給される電子を受け取って、イオン伝導層２２において析出する。
【０００８】
金属イオン２８の析出によって、第１電極２４と第２電極２６との間に金属架橋（伝導パス）２９が形成され、第１電極２４と第２電極２６とが電気的に接続される（図１０（ａ）のＢ参照）。これにより、抵抗変化素子２０はオフ状態（高抵抗状態）からオン状態（低抵抗状態）に切り替わる。
【０００９】
一方、オン状態からオフ状態に切り替えるためには、第１電極２４と第２電極２６との間に、第１電極２４に対して第２電極２６が負となるように電圧を印加する（図１０（ａ）のＣ参照）。このとき、金属架橋２９を構成する金属は、金属イオン２８となってイオン伝導層２２に溶解する。金属イオン２８は第２電極２６に向かって移動し、第２電極２６から供給される電子を受け取って金属となることで第２電極２６に回収される。このようにして金属架橋２９が切断されることで、スイッチがオン状態からオフ状態に切り替わる（図１０（ａ）のＤ参照）。
【００１０】
図１０（ｂ）は、第１電極２４をグラウンドとし、第２電極２６に対して図１０（ｂ）中のＡ〜Ｄの順に正負の電圧を掃引した場合の電流を示している。電気化学反応を利用した抵抗変化素子２０は、上記のように両電極間を電気的に接続したり、電気的な接続を切断したりすることができることから、電源を切断した後もオン状態を保持する。電気的反応を利用したスイッチング素子においては、イオンの動きを制御してオンからオフに切り替える場合とオフからオンに切り替る場合に、互いに極性の異なる電圧が印加される。したがって、このようなスイッチング素子は、バイポーラ型の抵抗変化素子とも呼ばれる。
【００１１】
通常、抵抗変化素子のスイッチング動作は、電圧パルスを印加することによって行われる。図１１は、従来の素子制御方法について説明するための図である。図１１を参照すると、第２電極２６に負の電圧パルスＲＮを印加することで、抵抗変化素子２０をオン状態からオフ状態に切り替えることができる（リセット動作）。一方、第２電極２６に正の電圧パルスＳＰを印加することで、抵抗変化素子２０をオフ状態からオン状態に切り替えることができる（セット動作）。また、セット電圧よりも低い電圧（リード電圧）の電圧パルスＲＰを印加することで、抵抗変化素子２０を流れる電流値に基づいてオン抵抗値又はオフ抵抗値を読み出すことができる（リード動作）。
【００１２】
図１２は、バイポーラ型の抵抗変化素子の動作について説明するための図である。図１２（ａ）は、オン状態においてリセット動作を行うために必要な電圧パルスＲＮの電圧と、パルス幅（スイッチ時間）との関係を示す図である。一方、図１２（ｂ）は、オフ状態においてセット動作を行うために必要な電圧パルスＳＰの電圧と、パルス幅との関係を示す図である。印加する電圧の絶対値を大きくすることで高速にスイッチングを行わせるとともに、リード電圧を低くすることで読み出し（リード）動作中に抵抗値が変化しない（すなわち、オフ状態からオン状態に切り替わらない）ようにする。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００６−３１９０２８号公報
【非特許文献】
【００１４】
【非特許文献１】Gopal Raghavan et al., “Diffusion of copper through dielectric films under bias temperature stress,” Thin Solid Films 262, p. 168-176 (1995).
【非特許文献２】N. Banno et al., “ON-state reliability of solid-electrolyte switch,” IEEE International Physics Symposium (IRPS) proceedings, p. 707-708 (2008).
【発明の概要】
【発明が解決しようとする課題】
【００１５】
集積化された多数の抵抗変化素子にデータを書き込んだ場合に、読み出し用の電圧を印加すると、オフ状態からオン状態に遷移してしまう抵抗変化素子が生じる。オフ状態の多数の抵抗変化素子に対して読み出し電圧（定常電圧）ストレスを加えた場合に、オフ状態からオン状態に遷移するまでの時間（以下、ディスターブ時間（Disturb Time）という。）を図１３に示す。図１３に示す表示方法は、ワイブルプロット（Weibull Plot）と呼ばれる。図１３を参照すると、横軸は計測された各セルのディスターブ時間を表し、縦軸は、計測された値の累積確率をｆとして、ｌｎ（ｌｎ（１／１−ｆ））を表している。ワイブルプロットの傾き（すなわち、ワイブル係数ｍ）は、ディスターブ時間のばらつきを示す。ワイブルプロットの傾きが大きくなるにしたがって、ばらつきは小さくなる。
【００１６】
抵抗変化素子の信頼性を向上させるには、ディスターブ時間のばらつきが小さい（すなわち、ワイブル係数ｍが大きい）ことが好ましい。したがって、バイポーラ型の抵抗変化素子において、ディスターブ時間のばらつきを低減することが課題となる。本発明の目的は、かかる課題を解決する素子制御回路及び素子制御方法を提供することにある。
【課題を解決するための手段】
【００１７】
本発明の第１の視点に係る素子制御回路は、バイポーラ型の抵抗変化素子を低抵抗状態から高抵抗状態に遷移させるときに、抵抗変化素子に第１の電圧パルスと第１の電圧パルスとは極性の異なる第２の電圧パルスとを交互に印加するパルス印加回路を有する。
ここで、第１の電圧パルスおよび第２の電圧パルスのうちの、抵抗変化素子を高抵抗状態から低抵抗状態に遷移させるセット動作において印加される電圧パルスと同一極性の電圧パルスのパルス高は、当該セット動作における電圧パルスのパルス高よりも低く、抵抗変化素子の読出し動作において印加される電圧パルスのパルス高よりも高いことが好ましい。
【００１８】
本発明の第２の視点に係る素子制御方法は、バイポーラ型の抵抗変化素子を低抵抗状態から高抵抗状態に遷移させるときに、該抵抗変化素子に第１の電圧パルスと該第１の電圧パルスとは極性の異なる第２の電圧パルスとを交互に印加する工程とを含む。
ここで、第１の電圧パルスおよび第２の電圧パルスのうちの、抵抗変化素子を高抵抗状態から低抵抗状態に遷移させるセット動作において印加される電圧パルスと同一極性の電圧パルスのパルス高は、当該セット動作における電圧パルスのパルス高よりも低く、抵抗変化素子の読出し動作において印加される電圧パルスのパルス高よりも高いことが好ましい。
【発明の効果】
【００１９】
本発明に係る素子制御回路及び素子制御方法によると、バイポーラ型の抵抗変化素子において、ディスターブ時間のばらつきを低減することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１の実施形態に係る素子制御方法について説明するための図である。
【図２】従来の素子制御方法と比較して、本発明の第１の実施形態に係る素子制御方法を説明するための図である。
【図３】本発明の第１の実施形態に係る素子制御方法の効果について説明するための図である。
【図４】本発明の第２の実施形態に係る素子制御回路の構成を示す図である。
【図５】本発明の第２の実施形態に係る素子制御回路の効果について説明するための図である。
【図６】本発明の第２の実施形態に係る素子制御回路の効果について説明するための図である。
【図７】本発明の第２の実施形態に係る素子制御回路の効果について説明するための図である。
【図８】本発明の第３の実施形態に係る素子制御方法について説明するための図である。
【図９】バイポーラ型の抵抗変化素子の構造を示す図である。
【図１０】バイポーラ型の抵抗変化素子の動作について説明するための図である。
【図１１】従来の素子制御方法について説明するための図である。
【図１２】バイポーラ型の抵抗変化素子の動作について説明するための図である。
【図１３】ワイブルプロットについて説明するための図である。
【発明を実施するための形態】
【００２１】
第１の展開形態の素子制御回路は、上記第１の視点に係る素子制御回路であることが好ましい。
【００２２】
第２の展開形態の素子制御回路は、前記パルス印加回路が、前記抵抗変化素子に定常電圧を印加しつつ、前記第１の電圧パルスと前記第２の電圧パルスとを交互に印加するようにしてもよい。
【００２３】
第３の展開形態の素子制御回路は、前記パルス印加回路が、前記第１の電圧パルスと前記第２の電圧パルスとの間に、前記抵抗変化素子に第３の電圧パルスを印加するようにしてもよい。
【００２４】
第４の展開形態の素子制御回路は、前記第１の電圧パルス及び前記第２の電圧パルスのうちの、前記抵抗変化素子を高抵抗状態から低抵抗状態に遷移させるセット動作において印加される電圧パルスと同一極性の電圧パルスのパルス高は、該セット動作における電圧パルスのパルス高よりも低く、前記抵抗変化素子の読出し動作において印加される電圧パルスのパルス高よりも高いことが好ましい。
【００２５】
第５の展開形態の素子制御回路は、前記パルス印加回路が、前記抵抗変化素子に前記第１の電圧パルスと前記第２の電圧パルスを印加したときに前記抵抗変化素子を流れる電流に基づいて、前記抵抗変化素子の抵抗値を検出し、検出された抵抗値が一定値となった場合には、前記抵抗変化素子に対する電圧パルスの印加を停止することが好ましい。
【００２６】
第６の展開形態の素子制御回路は、
前記抵抗変化素子に直列に接続されたトランジスタをさらに有し、
前記トランジスタは、前記抵抗変化素子に前記第１の電圧パルスと前記第２の電圧パルスとを印加したときに前記抵抗変化素子を流れる電流を削減することが好ましい。
【００２７】
第７の展開形態のスイッチング素子は、上記の素子制御回路と、上記の素子制御回路によって制御される抵抗変化素子とを有することが好ましい。
【００２８】
第８の展開形態のプログラマブルロジック回路は、上記のスイッチング素子を有することが好ましい。
【００２９】
第９の展開形態の電子機器は、上記のプログラマブルロジック回路を有することが好ましい。
【００３０】
第１０の展開形態の素子制御方法は、上記第２の視点に係る素子制御方法であることが好ましい。
【００３１】
第１１の展開形態の素子制御方法は、前記抵抗変化素子に定常電圧を印加しつつ、前記第１の電圧パルスと前記第２の電圧パルスとを交互に印加する工程を含んでいてもよい。
【００３２】
第１２の展開形態の素子制御方法は、前記第１の電圧パルスと前記第２の電圧パルスとの間に、前記抵抗変化素子に第３の電圧パルスを印加する工程をさらに含んでいてもよい。
【００３３】
第１３の展開形態の素子制御方法は、前記第１の電圧パルス及び前記第２の電圧パルスのうちの、前記抵抗変化素子を高抵抗状態から低抵抗状態に遷移させるセット動作において印加される電圧パルスと同一極性の電圧パルスのパルス高は、該セット動作における電圧パルスのパルス高よりも低く、前記抵抗変化素子の読出し動作において印加される電圧パルスのパルス高よりも高いことが好ましい。
【００３４】
第１４の展開形態の素子制御方法は、
前記抵抗変化素子に前記第１の電圧パルスと前記第２の電圧パルスとを印加したときに前記抵抗変化素子を流れる電流に基づいて前記抵抗変化素子の抵抗値を検出する工程と、
検出された抵抗値が一定値となった場合には、前記抵抗変化素子に対する電圧パルスの印加を停止する工程とをさらに含むことが好ましい。
【００３５】
第１５の展開形態の素子制御方法は、前記抵抗変化素子に対して前記第１の電圧パルスと前記第２の電圧パルスとを印加したときに前記抵抗変化素子を流れる電流を、前記抵抗変化素子に直列に接続されたトランジスタによって削減する工程をさらに含むことが好ましい。
【００３６】
（実施形態１）
本発明の第１の実施形態に係る素子制御方法について、図面を参照して説明する。図１は、本実施形態に係る素子制御方法について説明するための図である。
一方、図２は、従来の素子制御方法と比較して、本実施形態に係る素子制御方法を説明するための図である。
【００３７】
図１（又は図２（ｂ））を参照すると、素子制御方法は、バイポーラ型の抵抗変化素子を低抵抗状態から高抵抗状態に遷移させるとき（リセット動作時）に、抵抗変化素子に第１の電圧パルスと第１の電圧パルスとは極性の異なる第２の電圧パルスとを交互に印加する工程とを含む。
【００３８】
また、素子制御方法は、抵抗変化素子に定常電圧を印加しつつ、第１の電圧パルスと第２の電圧パルスとを交互に印加する工程を含んでいてもよい。さらに、素子制御方法は、第１の電圧パルスと第２の電圧パルスとの間に、抵抗変化素子に第３の電圧パルスを印加する工程をさらに含んでいてもよい。
【００３９】
図１を参照すると、第１の電圧パルス及び第２の電圧パルスのうちの、抵抗変化素子を高抵抗状態から低抵抗状態に遷移させるセット動作において印加される電圧パルスと同一極性の電圧パルスのパルス高は、当該セット動作における電圧パルスパルス高よりも低く、抵抗変化素子の読出し動作（リード動作）において印加される電圧パルスのパルス高よりも高いことが好ましい。
【００４０】
また、素子制御方法は、抵抗変化素子に第１の電圧パルスと第２の電圧パルスとを印加したときに抵抗変化素子を流れる電流に基づいて抵抗変化素子の抵抗値を検出する工程と、検出された抵抗値が一定値となった場合には、抵抗変化素子に対する電圧パルスの印加を停止する工程とを含むことが好ましい。
【００４１】
さらに、素子制御方法は、抵抗変化素子に対して第１の電圧パルスと第２の電圧パルスとを印加したときに抵抗変化素子を流れる電流を、抵抗変化素子に直列に接続されたトランジスタによって削減する工程を含むことが好ましい。
【００４２】
ここで、抵抗変化素子はバイポーラ型の抵抗変化素子であって、極性の異なるパルスを印加することで抵抗値が増加又は減少する。図９は、抵抗変化素子２０の構成の一例を示す図である。図９を参照すると、抵抗変化素子２０は、第１電極２４と、第２電極２６と、これらの電極の間に設けられたイオン伝導層２２とを有する。一例として、第１電極２４の材質を白金とし、第２電極２６の材質を銅とし、イオン伝導層２２の材質を酸化タンタル（Ｔａ２Ｏ５）としてもよい。
【００４３】
図１０（ａ）に示すように、第１電極２４と第２電極２６との間に、第１電極２４に対して第２電極２６が正となるように電圧を印加すると、第１電極２４と第２電極２６とが電気的に接続され、抵抗変化素子２０はオフ状態（高抵抗状態）からオン状態（低抵抗状態）に切り替わる。一方、第１電極２４と第２電極２６との間に、第１電極２４に対して第２電極２６が負となるように電圧を印加すると、オン状態（低抵抗状態）からオフ状態（高抵抗状態）に切り替わる。
【００４４】
図１０（ｂ）に示すように電圧を掃引してスイッチ動作させる以外に、図１１に示すようにパルスを印加してスイッチ動作させることもできる。図１２を参照して説明したように、この場合には、電圧パルスの絶対値を大きくすることで、高速にスイッチさせることができる。
【００４５】
電圧パルスを印加して抵抗値を変化させるとき、特に、オフ状態からオン状態に遷移するときに電流値は大きく変化するため、抵抗変化素子２０に直列にトランジスタ又は抵抗素子と接続して、抵抗変化時における過渡電流を制限することが好ましい。過渡電流の制御電流値を高くした場合にはオンしたときの抵抗値（オン抵抗値）は低くなり、低くした場合にはオン抵抗値は高くなる。したがって、過渡電流を制御することでオン抵抗値を制御することができる。
【００４６】
本実施形態の素子制御方法では、低抵抗状態から高抵抗状態に遷移させるリセット動作において、図２（ｂ）に示すように極性の異なる電圧パルスを交互に複数回印加する。
【００４７】
図１を参照すると、リセット動作における極性の異なる電圧パルスのうちの、セット動作における電圧パルスと同一方向のパルス高（電圧）は、セット動作における電圧パルスのパルス高よりも低く、リード動作における電圧パルスのパルス高よりも高いことが好ましい。
【００４８】
また、リセット動作中に、極性の異なる電圧パルス以外に、定常電圧を印加したり、極性の異なる電圧パルスを交互に印加する間に第３の電圧パルスを印加したりしてもよい。
【００４９】
また、リセット動作における電圧パルスのパルス形状は、矩形以外に、三角波や正弦波のような波形であってもよい。さらに、リセット動作において印加する電圧パルスの正負のパルスの数は、毎回同一である必要はなく、リセット動作ごとに変更してもよい。
えてもよい。
【００５０】
また、リセット動作中に抵抗変化素子２０を流れる電流をモニタして、リセット動作中の抵抗値を読み出し、読み出された抵抗値に応じて、印加する正負のパルスの数をリセット動作中に変更してもよい。抵抗変化素子と直列にトランジスタを設けた場合には、リセット動作時におけるトランジスタのゲート電圧を低めに設定して、リセット動作時において抵抗変化素子２０に流れる過渡電流を少なくすることが好ましい。
【００５１】
なお、抵抗変化素子２０はバイポーラ型の抵抗変化素子であればよい。したがって、本実施形態の素子制御方法は、金属イオンの移動でスイッチする抵抗変化素子以外に、イオン伝導層における酸素の欠損又は酸素イオンの生成で抵抗値が変化するような他のイオン伝導に基づく抵抗変化素子にも適用することができる。
【００５２】
図３は、本実施形態に係る素子制御方法の効果について説明するための図である。図３は、従来のように単パルスでリセット動作を行った場合（図２（ａ））と、本実施形態のように極性の異なる複数のパルスを印加してリセット動作を行った場合（図２（ｂ））におけるディスターブ時間のワイブルプロットを概略的に示した図である。本実施形態の素子制御方法によると、ディスターブ時間の短いオフ状態となる確率が減少し、ワイブルプロットの傾き（ワイブル係数）ｍは急峻となる（すなわち、ディスターブ耐性のばらつきが小さくなる）。
【００５３】
（実施形態２）
本発明の第２の実施形態に係る素子制御回路について、図面を参照して説明する。図４は、本実施形態に係る素子制御回路１０の構成を示す図である。図４を参照すると、スイッチング素子は、素子制御回路１０と、これによって制御される抵抗変化素子２０を有する。素子制御回路１０は、パルス印加回路１２とトランジスタ１４を有する。抵抗変化素子２０の第１電極２４にｎ型のトランジスタ１４のドレイン電極Ｄが接続され、第２電極２６にパルス印加回路１２が接続されている。トランジスタ１４のソース電極Ｓは接地されている。
【００５４】
パルス印加回路１２は、セット動作、リセット動作及びリード動作において必要とされる電圧パルスを抵抗変化素子に印加する。
【００５５】
パルス印加回路１２は、バイポーラ型の抵抗変化素子２０を低抵抗状態から高抵抗状態に遷移させるときに、抵抗変化素子２０に第１の電圧パルスと第１の電圧パルスとは極性の異なる第２の電圧パルスとを交互に印加する。
【００５６】
パルス印加回路１２は、抵抗変化素子２０に定常電圧を印加しつつ、第１の電圧パルスと第２の電圧パルスとを交互に印加してもよい。
【００５７】
パルス印加回路１２は、第１の電圧パルスと第２の電圧パルスとの間に、抵抗変化素子２０に第３の電圧パルスを印加してもよい。
【００５８】
第１の電圧パルス及び第２の電圧パルスのうちの、抵抗変化素子２０を高抵抗状態から低抵抗状態に遷移させるセット動作において印加される電圧パルスと同一極性の電圧パルスのパルス高は、当該セット動作における電圧パルスのパルス高よりも低く、抵抗変化素子２０の読出し動作において印加される電圧パルスのパルス高よりも高いことが好ましい（図１参照）。
【００５９】
パルス印加回路１２は、抵抗変化素子２０に第１の電圧パルスと第２の電圧パルスを印加したときに抵抗変化素子２０を流れる電流に基づいて抵抗変化素子２０の抵抗値を検出し、検出された抵抗値が一定値となった場合には、抵抗変化素子２０に対する電圧パルスの印加を停止することが好ましい。
【００６０】
トランジスタ１４は、抵抗変化型素子２０のセット・リセット動作時に流れる電流を制御するためのｎ型のトランジスタである。トランジスタ１４は、抵抗変化素子２０に第１の電圧パルスと第２の電圧パルスとを印加したときに抵抗変化素子２０を流れる電流を削減する。
【００６１】
抵抗変化型素子２０はバイポーラ型の抵抗変化素子である。図９を参照すると、抵抗変化型素子２０は、イオン伝導層２２を２つの電極２４、２６で挟んだ構造を有する。ここでは、イオン伝導層２２を１３ｎｍの厚みのＴａ２Ｏ５とし、第１電極２４をＰｔとし、第２電極２６をＣｕとした。
【００６２】
第１電極２４に５Ｖ、１００μｓｅｃの正電圧のパルスを印加すると、第１電極２４と第２電極２６とが電気的に接続され、抵抗変化素子２０はオフ状態（高抵抗状態）からオン状態（低抵抗状態）に切り替わる（セット動作）。第１電極２４に正電圧のパルスを印加するときに、トランジスタ１４のゲート電圧を調整することで、オフ状態からオン状態に変化するときに急激に増大する過渡電流を制限してオンしたときの抵抗値を制御する。
【００６３】
一方、オン状態からオフ状態に切り替えるとき（リセット動作時）には、図２（ｂ）に示すように、−２．５Ｖ、１００μｓｅｃの負の電圧パルスと４Ｖ、１００μｓｅｃの正の電圧パルスを交互に複数回（例えば３回）印加する。リセット動作時には、トランジスタ１４のゲート電圧を低めに設定して、トランジスタ１４のドレイン電極Ｄからソース電極Ｓの方向に流れる過渡電流を低減する。
【００６４】
図５は、従来のように−２．５Ｖ、１００μｓｅｃの単一の電圧パルスでリセットしたオフ状態（図５のｗ／ｏ）と、本実施形態のように極性の異なる電圧パルスを複数回（３回）印加してリセットしたオフ状態（図５のｗｉｔｈ）に対して、２．５Ｖの低電圧ストレスを印加したときに、オフ状態からオン状態に遷移する時間（ディスターブ時間）のワイブルプロットを示す。
【００６５】
図５を参照すると、従来の場合と比較して、ワイブルプロットの傾き（ワイブル係数）ｍは、本実施形態の素子制御回路１０による場合の方が大きくなっており、ディスターブ時間のばらつきは小さくなっている。なお、０．２ｓｅｃ以下の期間でオフ状態からオン状態への遷移したセルの測定は不可能であったため、図５においては、０．２ｓｅｃ以下の期間でオフ状態からオン状態に遷移したセルのディスターブ時間は０．２ｓｅｃとしてプロットしている。
【００６６】
以下、上記の効果が得られた要因について検討する。図６（ａ）は、モンテカルロ・シミュレーションの結果を示す。図６（ｂ）は、シミュレーションに用いたモデルを概略的に示す。ここでは、−２．５Ｖ、１００μｓｅｃの単一の電圧パルスでリセットしたオフ状態のディスターブ時間の統計的ばらつきは一定（ｆ０が同じ）であると仮定し、ｔｃ＝１ｓｅｃ以下の短いディスターブ時間のセルについてのみ、再度−２．５Ｖ、１００μｓｅｃの単一の電圧パルスでリセットする作業を最大３回繰り返した場合のディスーブ時間のワイブルプロットを求めた。
【００６７】
図６を参照すると、シミュレーション値と実測値とはよく一致している。したがって、図７に示すように、複数パルスが印加される間に、寿命の短いオフ状態に遷移したものがスクリーニングされたと考えられる。すなわち、ある負の電圧パルスの印加によりオフ状態となった場合に、そのオフ状態がオン状態に遷移しやすいときには、後続の正の電圧パルスによってオン状態となる。このように後続の負の電圧パルスと正の電圧パルスでオン状態とオフ状態とを繰り返すうちに、４Ｖ、１００μｓｅｃの正の電圧パルスではオン状態に遷移しないオフ状態が形成されると、その後に印加される電圧パルスでは状態が変化しなくなる。リセット動作において、複数の負の電圧パルスと正の電圧パルスを印加し終わった後には、４Ｖ、１００μｓｅｃの正の電圧パルスではオン状態に遷移しないようなオフ状態のみが選択的に生成される。これによって、ディスターブ時間のばらつきが減少し、ワイブル係数ｍが増大したと考えられる。
【００６８】
なお、実測値とシミュレーション値との比較から、リセット動作時の４Ｖ、１００μｓｅｃの正の電圧パルスは、２．５Ｖ、１ｓｅｃ正の電圧ストレスと等価であることが分かる。したがって、正の電圧パルスの高さや幅は、これら以外の値であってもよい。図１２（ａ）に示したパルス幅と高さとの関係を保つようにして、正パルスの高さを高くした場合にはパルス幅を小さくし、正パルスの高さを低くした場合にはパルス幅を大きくすれば、同等の効果が得られる。
【００６９】
ここでは、リセット動作における正及び負の電圧パルスの数をそれぞれ３回とした。なお、電圧パルスの数が多いほうが、ディスターブ時間の短いセルのスクリーニング数（ΣＮ（Ｌ）ｎ）は増大する。ただし、電圧パルスの数を多くするとリセット動作の期間が長くなるため、抵抗変化素子の集積度（総数Ｎ）に応じて適切に設定することが好ましい。なお、リセット動作時の正の電圧パルスが印加されているときの電流を読み出して、リセット動作中に抵抗が変化しなくなったことを確認した場合には、リセット動作を停止するようにしてもよい。これにより、ディスターブ時間のばらつきを小さくして信頼性を高めつつ、リセットの動作の期間も短縮することができる。
【００７０】
（実施形態３）
本発明の第３の実施形態に係る素子制御方法について、図面を参照して説明する。図８は、本実施形態に係る素子制御方法について説明するための図である。
【００７１】
実施形態１に係る素子制御方法、及び、実施形態２に係る素子制御回路１０の効果は、極性の異なる電圧パルスが印加されるリセット動作において、オン状態とオフ状態との間の遷移を繰り返すうちに、オン状態に遷移しにくいオフ状態が実現されることによってもたらされる。したがって、リセット動作における電圧パルスの波形（パルス形状）は、オン状態とオフ状態との間の遷移を引き起こすものであればよく、図８（ａ）に示すような矩形に限定されない。すなわち、電圧パルスは、図８（ｂ）に示すように三角波でもよい。また、図８（ｃ）に示すように、定常電圧を印加しつつ、電圧パルスを印加するようにしてもよい。
【００７２】
以上の記載は実施形態に基づいて行ったが、本発明は、上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解し得る様々な変更を加えることができる。
【符号の説明】
【００７３】
１０  素子制御回路
１２  パルス印加回路
１４  トランジスタ
２０  抵抗変化素子
２２  イオン伝導層
２４  第１電極
２６  第２電極
２８  金属イオン
２９  金属架橋
Ｄ  ドレイン電極
Ｇ  ゲート電極
ｍ  ワイブル係数
Ｓ  ソース電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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