(57)【特許請求の範囲】
【請求項１】
１ビットレジスタと、
前記１ビットレジスタに入力される１ビットディジタルΔΣ信号、及び前記１ビットレジスタから出力される１ビットディジタルΔΣ信号を一対の入力信号とし、前記一対の入力信号の一方を反転した反転信号、及び前記一対の入力信号の他方の非反転信号を一対の出力信号として出力するインバータを含む回路と、
前記インバータを含む回路から出力された前記反転信号と前記非反転信号とを入力し、ノイズを除去して第１出力信号と第２出力信号とを出力する第１インピーダンス素子と、
前記第１インピーダンス素子から出力された第１出力信号が入力される反転入力端子と、前記第２出力信号が入力される非反転入力端子と、前記１ビットディジタルΔΣ信号をアナログ信号に変換した信号を出力する出力端子と、を有する演算増幅器と、
前記演算増幅器の前記反転入力端子と前記出力端子との間に接続される第２インピーダンス素子と、
前記演算増幅器の前記非反転入力端子に一端が接続され、他端に基準電圧が与えられる第３インピーダンス素子と、
を備えることを特徴とするディジタルアナログ変換器。
【請求項２】
前記インバータを含む回路は、
前記１ビットディジタルΔΣ信号を入力する第１入力端子及び第２入力端子と、前記反転信号を出力する第１出力端子及び前記非反転信号を出力する第２出力端子と、を備え、
前記第１入力端子から前記第１出力端子までの経路に奇数個のインバータを備え、前記第２入力端子から前記第２出力端子までの経路に０または偶数個のインバータを備えることを特徴とする請求項１に記載のディジタルアナログ変換器。
【請求項３】
前記第１インピーダンス素子は、
Ｍ個の抵抗素子を含み、前記インバータを含む回路の第１及び第２出力端子から出力された前記一対の出力信号の一方を入力する第１抵抗線路と、
Ｍ個の抵抗素子を含み、前記インバータを含む回路の第１及び第２出力端子から出力された前記一対の出力信号の他方を入力する第２抵抗線路と、
前記第１抵抗線路と前記第２抵抗線路との間に接続される（Ｍ−１）個の容量素子と、を含み、
前記容量素子は、前記第１抵抗線路に含まれる第ｉ番目（ｉは１以上、（Ｍ−１）以下の整数）の抵抗素子と、前記第１抵抗線路に含まれる第ｉ＋１番目の抵抗素子との間に一端が接続され、前記第２抵抗線路に含まれる第ｉ番目の抵抗素子と、前記第２抵抗線路に含まれる第ｉ＋１番目の抵抗素子との間に他端が接続され、
前記一対の出力信号に対してフィルタリングを行うことを特徴とする請求項１または２に記載のディジタルアナログ変換器。
【請求項４】
前記第１インピーダンス素子は、
Ｍ個の抵抗素子を含み、前記インバータを含む回路から出力された前記一対の出力信号の一方を入力する第１抵抗線路と、
前記第１抵抗線路に含まれる第ｉ番目（ｉは１以上、（Ｍ−１）以下の整数）の抵抗素子と、前記第１抵抗線路に含まれる第ｉ＋１番目の抵抗素子との間に一端が接続され、他端に基準電圧が与えられるＭ−１個の容量素子と、
Ｍ個の抵抗素子を含み、前記第１抵抗線路に入力される前記一対の出力信号の一方と異なる他方の信号を入力する第２抵抗線路と、
前記第２抵抗線路に含まれる第ｉ番目の抵抗素子と、前記第２抵抗線路に含まれる第ｉ＋１番目の抵抗素子との間に一端が接続され、他端に基準電圧が与えられるＭ−１個の容量素子と、を含み、
前記一対の出力信号に対してフィルタリングを行うことを特徴とする請求項１または２に記載のディジタルアナログ変換器。
【請求項５】
前記第１インピーダンス素子は、
Ｍ個のインダクタンス素子を含み、前記インバータを含む回路から出力された前記一対の出力信号の一方を入力する第１インダクタンス線路と、
Ｍ個のインダクタンス素子を含み、前記第１インダクタンス線路に入力される前記一対の出力信号の一方と異なる他方の出力信号を入力する第２インダクタンス線路と、
前記第１インダクタンス線路と前記第２インダクタンス線路との間に接続される（Ｍ−１）個の容量素子と、を含み、
前記容量素子は、前記第１インダクタンス線路に含まれる第ｉ番目（ｉは１以上、（Ｍ−１）以下の整数）のインダクタンス素子と、前記第１インダクタンス線路に含まれる第ｉ＋１番目のインダクタンス素子との間に一端が接続され、前記第２インダクタンス線路に含まれる第ｉ番目のインダクタンス素子と、前記第２インダクタンス線路に含まれる第ｉ＋１番目のインダクタンス素子との間に他端が接続され、
前記一対の出力信号に対してフィルタリングを行うことを特徴とする請求項１または２に記載のディジタルアナログ変換器。
【請求項６】
前記第１インピーダンス素子は、
Ｍ個のインダクタンス素子を含み、前記インバータを含む回路から出力された前記一対の出力信号の一方を入力する第１インダクタンス線路と、
前記第１インダクタンス線路に含まれる第ｉ番目（ｉは１以上、（Ｍ−１）以下の整数）のインダクタンス素子と、前記第１インダクタンス線路に含まれる第ｉ＋１番目のインダクタンス素子との間に一端が接続され、他端に基準電圧が与えられるＭ−１個の容量素子と、
Ｍ個のインダクタンス素子を含み、前記第１インダクタンス線路に入力される前記一対の出力信号の一方と異なる他方の信号を入力する第２インダクタンス線路と、
前記第２インダクタンス線路に含まれる第ｉ番目のインダクタンス素子と、前記第２インダクタンス線路に含まれる第ｉ＋１番目のインダクタンス素子との間に一端が接続され、他端に基準電圧が与えられるＭ−１個の容量素子と、を含み、
前記一対の出力信号に対してフィルタリングを行うことを特徴とする請求項１または２に記載のディジタルアナログ変換器。
【請求項７】
前記第２インピーダンス素子及び前記第３インピーダンス素子は、抵抗素子と、当該抵抗素子と並列に接続された容量素子と、を含むことを特徴とする請求項１〜６のいずれか１項に記載のディジタルアナログ変換器。
【請求項８】
前記第２インピーダンス素子及び前記第３インピーダンス素子は、インダクタンス素子と、当該インダクタンス素子と並列に接続された容量素子と、を含むことを特徴とする請求項１〜６のいずれか１項に記載のディジタルアナログ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信機器、オーディオ装置等に用いられるディジタルアナログ変換器に係り、特に、低消費電力であり、素子の相対ばらつきに対して頑健であるディジタルアナログ変換器に関する。
【背景技術】
【０００２】
ΔΣ変調とは、周波数領域において一様分布している量子化ノイズを、高周波帯域にシェーピングした量子化ノイズ成分と、信号成分とに変換する技術である。このような変換は、信号に対して、オーバーサンプリングとノイズシェーピングとを行うことによって実現される。また、ΔΣディジタルアナログ変換器とは、ΔΣ変調された信号をアナログ信号に変換する回路である。
ディジタルアナログ変換器の分野では、信号を表現するデータの数（以下、レベル数という）が大きくなると、信号をディジタルアナログ変換したとき、ディジタルアナログ変換器内部の素子同士の特性のばらつき（以下、相対ばらつきと記す）の影響により、信号の歪みや、信号対雑音比（Signal to Noise Ratio：以下、ＳＮＲという）の劣化が発生する。
【０００３】
複数レベル（以下、マルチレベルという）の信号をΔΣ変調するディジタルアナログ変換器において、素子の相対ばらつきの影響による信号歪みやＳＮＲ劣化を改善する技術としては、例えば、特許文献１に記載されたディジタルアナログ変換器がある。
図１４は、特許文献１に記載されたディジタルアナログ変換器を説明するための図である。図１４に示したディジタルアナログ変換器は、容量素子Ｃ０〜Ｃ７と、スイッチＳＷ０〜ＳＷ７と、演算増幅器ＯＰＡと、帰還容量素子ＣREFとを備えている。容量素子Ｃ０〜Ｃ７と、スイッチＳＷ０〜ＳＷ７とはそれぞれ１対１に対応して直列に接続されている。直列に接続された容量素子とスイッチの対を以降容量セルＣｓと記す。容量セルＣｓ０〜７は、レベル数Ｎから１を減算した個数（Ｎ−１）設けられ、Ｎは２以上の整数である。なお、図１４に示したディジタルアナログ変換器は、Ｎ＝９の場合を例示している。
【０００４】
容量セルＣｓ０〜７は、リング接続線ＰＲにリング状に接続される。リング接続線ＰＲは、スイッチＳＷ８を介して基準電圧源ＶREFに接続される。また、リング接続線ＰＲ及び容量セルＣｓ０〜Ｃｓ７は、帰還容量素子ＣREFを有する演算増幅器ＯＰＡの反転入力端子に接続されている。このような構成により、引用文献１の発明では、データに応じた電荷を得るために必要な容量セルに、基準電圧ＶREFより電荷が供給される。供給された電荷は、スイッチング動作によって帰還容量ＣREFに転送される。電荷の転送により、データに応じた電圧が出力端子Ｔuから出力される。
【０００５】
特許文献１に記載のディジタルアナログ変換器では、歪みやＳＮＲ劣化の原因となる容量セルの相対的なばらつきによって生じる非線形成分に対し、２次のＤＷＡ（Data Weighted Average：データに対する重み付けの平均化）アルゴリズムを適用して非線形成分に対して２次のシェーピングを施し、信号歪みやＳＮＲ劣化に対して改善を行っている。
図１４に示したディジタルアナログ変換器の例では、ある時刻ｎのときにデータが３の場合、容量素子Ｃ０〜Ｃ２に正電荷が蓄えられる。そして、次の時刻ｎ＋１のときにデータが４である場合、容量素子Ｃ３〜Ｃ７に正電荷が蓄えられ、容量素子Ｃ２に負電荷が蓄えられる。さらに、次の時刻ｎ＋２のときにデータが２の場合、容量素子Ｃ２に２回正電荷が蓄えられる。上記したように、引用文献１のディジタルアナログ変換器では、毎時刻入力される入力データに応じた電荷を蓄える容量素子に選択規則性を持たせることにより、容量の相対ばらつきを平均化している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−１３７０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に記載されたディジタルアナログ変換器には、以下のような課題があった。すなわち、図１４に示したディジタルアナログ変換器は、回路にスイッチトキャパシタを用いているため、十分な早さでセトリングを行うために演算増幅器の消費電力が高まる。この問題は、オーバーサンプリングレートが上がる程深刻となる。
本発明は、上記した点に鑑みてなされたものであり、低消費電力であり、かつ、回路を構成する素子の特性に相対的なばらつきがあっても、信号歪みやＳＮＲ劣化が少ないディジタルアナログ変換器を提供することを目的とする。
【課題を解決するための手段】
【０００８】
以上の課題を解決するため、請求項１に記載の発明は、１ビットレジスタ（例えば図１に示した１ビットレジスタ１０３）と、前記１ビットレジスタに入力される１ビットディジタルΔΣ信号、及び前記１ビットレジスタから出力される１ビットディジタルΔΣ信号を一対の入力信号とし、前記一対の入力信号の一方を反転した反転信号、及び前記一対の入力信号の他方の非反転信号を一対の出力信号として出力するインバータを含む回路(例えば図１、図２に示したスイッチ回路１０４)と、前記インバータを含む回路から出力された前記反転信号と前記非反転信号とを入力し、ノイズを除去して第１出力信号と第２出力信号とを出力する第１インピーダンス素子（例えば図１、図３に示した２端子対インピーダンス素子１０５）と、前記第１インピーダンス素子から出力された第１出力信号が入力される反転入力端子（例えば図１に示した反転入力端子１０８ａ）と、前記第２出力信号が入力される非反転入力端子（例えば図１に示した非反転入力端子１０８ｂ）と、前記１ビットディジタルΔΣ信号をアナログ信号に変換した信号を出力する出力端子（例えば図１に示した出力端子１０８ｃ）と、を有する演算増幅器（例えば図１に示した演算増幅器１０８）と、前記演算増幅器の前記反転入力端子と前記出力端子との間に接続される第２インピーダンス素子（例えば図１に示したインピーダンス素子１０６）と、前記演算増幅器の前記非反転入力端子に一端が接続され、他端に基準電圧が与えられる第３インピーダンス素子（例えば図１に示したインピーダンス素子１０７）と、を備えることを特徴とする。
【０００９】
請求項２に記載のディジタルアナログ変換器は、請求項１において、前記インバータを含む回路が、前記１ビットディジタルΔΣ信号を入力する第１入力端子（例えば図２に示した入力端子１０４ａ）及び第２入力端子（例えば図２に示した入力端子１０４ｂ）と、前記反転信号を出力する第１出力端子（例えば図２に示した出力端子１０４ｃ）及び前記非反転信号を出力する第２出力端子（例えば図２に示した出力端子１０４ｄ）と、を備え、前記第１入力端子から前記第１出力端子までの経路に奇数個のインバータ（例えば図２に示したインバータ２００）を備え、前記第２入力端子から前記第２出力端子までの経路に０または偶数個のインバータ（例えば図２に示したインバータ２０４、３００）を備えることを特徴とする。
【００１０】
請求項３に記載のディジタルアナログ変換器は、請求項１または２において、前記第１インピーダンス素子が、Ｍ個の抵抗素子（例えば図３に示した抵抗素子３０５−１〜３０５−（Ｍ））を含み、前記インバータを含む回路の第１及び第２出力端子から出力された前記一対の出力信号の一方を入力する第１抵抗線路（例えば図３に示した抵抗線路３１０）と、Ｍ個の抵抗素子（例えば図３に示した抵抗素子３０６−１〜３０６−（Ｍ））を含み、前記インバータを含む回路の第１及び第２出力端子から出力された前記一対の出力信号の他方を入力する第２抵抗線路（例えば図３に示した抵抗線路３２０）と、前記第１抵抗線路と前記第２抵抗線路との間に接続される（Ｍ−１）個の容量素子（例えば図３に示した容量素子３０７−１〜３０７−（Ｍ−１））と、を含み、前記容量素子は、前記第１抵抗線路に含まれる第ｉ番目（ｉは１以上、（Ｍ−１）以下の整数）の抵抗素子と、前記第１抵抗線路に含まれる第ｉ＋１番目の抵抗素子との間に一端が接続され、前記第２抵抗線路に含まれる第ｉ番目の抵抗素子と、前記第２抵抗線路に含まれる第ｉ＋１番目の抵抗素子との間に他端が接続され、前記一対の出力信号に対してフィルタリングを行うことを特徴とする。
【００１１】
請求項４に記載のディジタルアナログ変換器は、請求項１または２において、前記第１インピーダンス素子が、Ｍ個の抵抗素子（例えば図１０に示した抵抗素子５０５−１〜５０５−（Ｍ））を含み、前記インバータを含む回路から出力された前記一対の出力信号の一方を入力する第１抵抗線路（例えば図１０に示した抵抗線路５１０）と、前記第１抵抗線路に含まれる第ｉ番目（ｉは１以上、（Ｍ−１）以下の整数）の抵抗素子と、前記第１抵抗線路に含まれる第ｉ＋１番目の抵抗素子との間に一端が接続され、他端に基準電圧が与えられるＭ−１個の容量素子（例えば図１０に示した容量素子５０７−１〜５０７−（Ｍ−１））と、Ｍ個の抵抗素子（例えば図１０に示した抵抗素子５０６−１〜５０６−（Ｍ））を含み、前記第１抵抗線路に入力される前記一対の出力信号の一方と異なる他方の出力信号を入力する第２抵抗線路（例えば図１０に示した抵抗線路５２０）と、前記第２抵抗線路に含まれる第ｉ番目の抵抗素子と、前記第２抵抗線路に含まれる第ｉ＋１番目の抵抗素子との間に一端が接続され、他端に基準電圧が与えられるＭ−１個の容量素子（例えば図１０に示した容量素子５０８−１〜５０８−（Ｍ−１））と、を含み、前記一対の信号に対してフィルタリングを行うことを特徴とする。
【００１２】
請求項５に記載のディジタルアナログ変換器は、請求項１または２において、前記第１インピーダンス素子が、Ｍ個のインダクタンス素子（例えば図１１に示したインダクタンス素子６０５−１〜６０５−（Ｍ））を含み、前記インバータを含む回路から出力された前記一対の出力信号の一方を入力する第１インダクタンス線路（例えば図１１に示したインダクタンス線路６１０）と、Ｍ個のインダクタンス素子（例えば図１１に示したインダクタンス素子６０６−１〜６０６−（Ｍ））を含み、前記第１インダクタンス線路に入力される前記一対の出力信号の一方と異なる他方の出力信号を入力する第２インダクタンス線路（例えば図１１に示したインダクタンス線路６２０）と、前記第１インダクタンス線路と前記第２インダクタンス線路との間に接続される（Ｍ−１）個の容量素子（例えば図１１に示した容量素子３０７−１〜３０７−（Ｍ−１））と、を含み、前記容量素子は、前記第１インダクタンス線路に含まれる第ｉ番目（ｉは１以上、（Ｍ−１）以下の整数）のインダクタンス素子と、前記第１インダクタンス線路に含まれる第ｉ＋１番目のインダクタンス素子との間に一端が接続され、前記第２インダクタンス線路に含まれる第ｉ番目のインダクタンス素子と、前記第２インダクタンス線路に含まれる第ｉ＋１番目のインダクタンス素子との間に他端が接続され、前記一対の出力信号に対してフィルタリングを行うことを特徴とする。
【００１３】
請求項６に記載のディジタルアナログ変換器は、請求項１または２において、前記第１インピーダンス素子が、Ｍ個のインダクタンス素子（例えば図１２に示したインダクタンス素子７０５−１〜７０５−（Ｍ））を含み、前記インバータを含む回路から出力された前記一対の出力信号の一方を入力する第１インダクタンス線路（例えば図１２に示したインダクタンス線路７１０）と、前記第１インダクタンス線路に含まれる第ｉ番目（ｉは１以上、（Ｍ−１）以下の整数）のインダクタンス素子と、前記第１インダクタンス線路に含まれる第ｉ＋１番目のインダクタンス素子との間に一端が接続され、他端に基準電圧が与えられるＭ−１個の容量素子（例えば図１２に示した容量素子７０７−１〜７０７（Ｍ−１））と、Ｍ個のインダクタンス素子（例えば図１２に示したインダクタンス素子７０６−１〜７０６−（Ｍ））を含み、前記第１インダクタンス線路に入力される前記一対の出力信号の一方と異なる他方の出力信号を入力する第２インダクタンス線路（例えば図１２に示したインダクタンス線路７２０）と、前記第２インダクタンス線路に含まれる第ｉ番目のインダクタンス素子と、前記第２インダクタンス線路に含まれる第ｉ＋１番目のインダクタンス素子との間に一端が接続され、他端に基準電圧が与えられるＭ−１個の容量素子（例えば図１２に示した容量素子７０８−１〜７０８（Ｍ−１））と、を含み、前記一対の出力信号に対してフィルタリングを行うことを特徴とする。
【００１４】
請求項７に記載のディジタルアナログ変換器は、請求項１〜６のいずれか１項において、前記第２インピーダンス素子及び前記第３インピーダンス素子が、抵抗素子（例えば図４に示した抵抗素子４０３）と、当該抵抗素子と並列に接続された容量素子（例えば図４に示した容量素子４０４）と、を含むことを特徴とする。
請求項８に記載のディジタルアナログ変換器は、請求項１〜６のいずれか１項において、前記第２インピーダンス素子及び前記第３インピーダンス素子が、インダクタンス素子（例えば図１３に示したインダクタンス素子８０３）と、当該インダクタンス素子と並列に接続された容量素子（例えば図１３に示した容量素子４０４）と、を含むことを特徴とする。
【発明の効果】
【００１５】
以上説明したように、請求項１のディジタルアナログ変換器によれば、１ビットレジスタと、インバータを含む回路と、２端子対インピーダンス素子と、２個のインピーダンス素子と、演算増幅器とで構成されているので、特許文献１に記載のスイッチトキャパシタ技術によるディジタルアナログ変換器と比べると、演算増幅器の消費電力を小さくできるという効果が得られる。また、２端子対インピーダンス素子における相対ばらつきによる信号帯域内の非線形成分は、１ビットレジスタと、インバータを含む回路とによる平均化アルゴリズムにより、信号帯域外の成分へと変換されるため、素子の相対ばらつきの影響を受け難い（素子の相対ばらつきに頑健である）という効果が得られる。また、インバータを含む回路から反転信号と非反転信号とを第１出力端子及び第２出力端子よりそれぞれ出力するので、回路の小規模化に有利であるという効果が得られる。
【００１６】
請求項２のディジタルアナログ変換器によれば、インバータを使った比較的簡易な構成のインバータを含む回路を構成することができる。また、ここで、反転信号生成パスと、非反転信号生成パスとにそれぞれインバータを含む回路として、奇数として最小の１つのインバータと、偶数として最小の２つのインバータを設けた場合、インバータを含む回路の大きさが最小になり、インバータを含む回路、ひいてはディジタルアナログ変換器を小型化することができるという効果が得られる。
【００１７】
請求項３のディジタルアナログ変換器によれば、第１インピーダンス素子が２Ｍ個（Ｍは１以上の整数）の抵抗と、Ｍ−１個の容量素子とで構成できるから、量子化ノイズ及びミラー成分を演算増幅器を用いずにフィルタリングすることができる。このため、低消費電力であって、かつ、回路の小規模化に有利であるという効果が得られる。
請求項４のディジタルアナログ変換器によれば、第１インピーダンス素子が２Ｍ個の抵抗と、２（Ｍ−１）個の容量素子とで構成できるから、量子化ノイズ及びミラー成分を演算増幅器を用いずにフィルタリングすることができる。このため、低消費電力であって、かつ、回路の小規模化に有利であるという効果が得られる。
【００１８】
請求項５のディジタルアナログ変換器によれば、第１インピーダンス素子が２Ｍ個のインダクタンス素子と、Ｍ−１個の容量素子とで構成されており、量子化ノイズ及びミラー成分を演算増幅器を用いずにフィルタリングすることができる。このため、低消費電力であるという効果が得られる。さらに、抵抗素子と、容量素子とを用いたフィルタと比べて、インダクタンス素子と、容量素子とを用いたフィルタでは次数が２倍になるため、量子化ノイズ及びミラー成分をさらに抑制することができるという効果が得られる。つまり、抵抗素子と、容量素子とを用いたフィルタと同じ特性であれば、段数を半分にすることができるため、インダクタンス素子を小規模に実現できるプロセスであれば、さらに回路の小規模化を実現できるという効果も得られる。
【００１９】
請求項６のディジタルアナログ変換器によれば、発明１ないし３のいずれかのディジタルアナログ変換器において、第１インピーダンス素子は２Ｍ個のインダクタンス素子と、２（Ｍ−１）個の容量素子とで構成されており、量子化ノイズ及びミラー成分を演算増幅器を用いずにフィルタリングすることができるため、消費電力を低減することができるという効果が得られる。さらに、抵抗素子と、容量素子とを用いたフィルタと比べて、インダクタンス素子と、容量素子とを用いたフィルタでは次数が２倍になるため、量子化ノイズ及びミラー成分をさらに抑制することができるという効果が得られる。つまり、抵抗素子と、容量素子とを用いたフィルタと同じ特性であれば、段数を半分にすることができるため、インダクタンス素子を小規模に実現できるプロセスであれば、さらに回路の小規模化を実現できるという効果も得られる。
【００２０】
請求項７のディジタルアナログ変換器によれば、第２、第３のインピーダンス素子が抵抗素子と、容量素子とを並列接続して構成されており、演算増幅器と、２端子対インピーダンスとにより、少なくとも１次のアナログフィルタを形成するので、低消費電力、回路の小規模化に有利であり、量子化ノイズ及びミラー成分を抑制できるという効果が得られる。
請求項８のディジタルアナログ変換器によれば、第２、第３のインピーダンス素子がインダクタンス素子と、容量素子とを並列接続して構成されており、演算増幅器と、２端子対インピーダンスとにより、少なくとも２次のアナログフィルタを形成するので、低消費電力で量子化ノイズ及びミラー成分をさらに抑制できるという効果が得られる。特に、インダクタンス素子を小規模に実現できるプロセスであれば、少なくとも２次のアナログフィルタ特性を、小規模な回路で実現できるという効果も得られる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施形態に共通のディジタルアナログ変換器の構成を説明するための回路図である。
【図２】図１に示したスイッチ回路の回路図である。
【図３】図１に示した２端子対インピーダンス素子の回路図である。
【図４】図１に示したインピーダンス素子の回路図である。
【図５】図１に示したディジタルアナログ変換器の各素子を同じ階層で書き換えて簡単化した回路図である。
【図６】本発明の実施形態１のシミュレーションに用いたディジタル移動平均フィルタの特性を説明するための図である。
【図７】図１に示した入力端子に入力される入力信号を高速フーリエ変換した結果を示す図である。
【図８】本発明の実施形態１のディジタルアナログ変換器の、２端子対インピーダンス素子の相対ばらつきがないときの出力信号を高速フーリエ変換した結果を示す図である。
【図９】本発明の実施形態１のディジタルアナログ変換器の、２端子対インピーダンス素子の相対ばらつきがあるときの出力信号を高速フーリエ変換した結果を示す図である。
【図１０】実施形態２の２端子対インピーダンス素子を説明するための図である。
【図１１】実施形態２の他の２端子対インピーダンス素子を説明するための図である。
【図１２】実施形態２の他の２端子対インピーダンス素子を説明するための図である。
【図１３】実施形態３のインピーダンス素子を説明するための図である。
【図１４】本発明の従来技術に当たるディジタルアナログ変換器を説明するための図である。
【発明を実施するための形態】
【００２２】
以下、図面を参照して本発明のディジタルアナログ変換器の実施形態１、実施形態２、実施形態３を説明する。
（実施形態１）
１  構成
図１は、本発明の実施形態に共通のディジタルアナログ変換器の構成を説明するための回路図である。図示したディジタルアナログ変換器は、１ビットレジスタ１０３と、スイッチ回路１０４と、２端子対インピーダンス素子１０５、インピーダンス素子１０６、１０７と、演算増幅器１０８とを備えている。図示したディジタルアナログ変換器では、入力端子１０１に１ビットレジスタ１０３が接続され、入力端子１０１から１ビットディジタルΔΣ信号が入力信号として１ビットレジスタ１０３に入力される。また、入力端子１０１は、スイッチ回路１０４の入力端子１０４ａに接続されている。
１ビットレジスタ１０３は、所定のタイミングで順次入力されてくる１ビットディジタルΔΣ信号を保持し、出力する。このため、１ビットレジスタ１０３に１ビットディジタルΔΣ信号が入力されるタイミングにおいて、１ビットレジスタ１０３からは１サンプリング周期前の１ビットディジタルΔΣ信号が出力される。
【００２３】
１ビットレジスタ１０３の出力信号は、スイッチ回路１０４の入力端子１０４ｂに入力される。また、スイッチ回路１０４の出力端子１０４ｃ及び１０４ｄは、２端子対インピーダンス素子１０５の入力端子１０５ａ及び入力端子１０５ｂに接続されている。
２端子対インピーダンス素子１０５の出力端子１０５ｃはインピーダンス素子の一端１０６ａと、演算増幅器１０８の反転入力端子１０８ａに接続され、２端子対インピーダンス素子１０５の出力端子１０５ｄはインピーダンス素子１０７の一端１０７ａと、演算増幅器１０８の非反転入力端子１０８ｂとに接続されている。さらに、インピーダンス素子１０６の他端１０６ｂと、演算増幅器１０８の出力端子１０８ｃとが出力端子１０２に接続され、インピーダンス素子１０７の他端１０７ｂは基準電圧ＡＧＮＤに接地されている。
【００２４】
図２は、図１に示したスイッチ回路１０４の回路図である。なお、図２において、図１に示した構成については図１と同様の符号を付し、説明を省くものとする。
図示したスイッチ回路１０４は、インバータ２０４と、ＰチャネルＭＯＳトランジスタ２０５、２０７と、ＮチャネルＭＯＳトランジスタ２０６、２０８とを備えている。ここで、ＰチャネルＭＯＳトランジスタ２０５、２０７と、ＮチャネルＭＯＳトランジスタ２０６、２０８とはオン抵抗の値がそれぞれ等しくなるように設計されている。
入力端子１０４ａは、ＰチャネルＭＯＳトランジスタ２０５のゲート端子２０５ｇと、ＮチャネルＭＯＳトランジスタ２０６のゲート端子２０６ｇとに接続されている。入力端子１０４ｂは、インバータ２０４の入力端子２０４ａに接続されている。
【００２５】
インバータ２０４の出力端子２０４ｂは、ＰチャネルＭＯＳトランジスタ２０７のゲート端子２０７ｇと、ＮチャネルＭＯＳトランジスタ２０８のゲート端子２０８ｇとに接続されている。また、ＰチャネルＭＯＳトランジスタ２０５のソース端子２０５ｓは、電源ＶDDに、ＮチャネルＭＯＳトランジスタ２０６のソース端子２０６ｓは、グラウンドＶSSに接続されている。
ＰチャネルＭＯＳトランジスタ２０５と、ＮチャネルＭＯＳトランジスタ２０６とは、インバータ２００を構成している。さらに、ＰチャネルＭＯＳトランジスタ２０７のソース端子２０７ｓは電源ＶDDに、ＮチャネルＭＯＳトランジスタ２０８のソース端子２０８ｓはグラウンドＶSSに接続され、ＰチャネルＭＯＳトランジスタ２０７と、ＮチャネルＭＯＳトランジスタ２０８とがインバータ３００を構成している。
【００２６】
図３は、図１に示した２端子対インピーダンス素子１０５の回路図である。図３に示した構成のうち、図１に示した構成と同様の構成については同様の符号を付し、その説明を一部略すものとする。
図３に示した２端子対インピーダンス素子１０５は、２Ｍ個（Ｍは１以上の整数）の抵抗素子と、Ｍ−１個の容量素子とを備えている。２Ｍ個の抵抗素子のうち、Ｍ個の抵抗素子には３０５−１〜３０５−（Ｍ）の符号を付し、他のＭ個の抵抗素子には３０６−１〜３０６−（Ｍ）の符号を付した。また、Ｍ−１個の容量素子には３０７−１〜３０７−（Ｍ−１）の符号を付して示した。
【００２７】
抵抗素子３０５−１〜３０５−（Ｍ）は、直列に接続されて抵抗線路３１０を構成する。また、抵抗素子３０６−１〜３０６−（Ｍ）は、直列に接続されて抵抗線路３２０を構成する。容量素子３０７−１〜３０７−（Ｍ−１）のうち、任意の容量素子３０７−ｉ（ｉは１以上でＭ−１以下の整数）は、一端が抵抗素子３０５−ｉと抵抗素子３０５−（ｉ＋１）との間に接続され、他端が抵抗素子３０６−ｉと抵抗素子３０６−（ｉ＋１）との間に接続されている。
入力端子１０５ａは抵抗素子３０５−１に、入力端子１０５ｂは抵抗素子３０６−１に、出力端子１０５ｃは抵抗素子３０５−（Ｍ）に、出力端子１０５ｄは抵抗素子３０６−（Ｍ）にそれぞれ接続されている。
【００２８】
図４は、図１に示したインピーダンス素子１０６、１０７を説明するための回路図である。インピーダンス素子１０６、１０７の回路は、いずれも図４に示したように構成されている。実施形態１では、インピーダンス素子１０７についてのみ図示して説明し、インピーダンス素子１０６の説明に代えるものとする。
図示したインピーダンス素子１０７は、抵抗素子４０３と、容量素子４０４とが並列接続されている。また、端子１０７ａ、端子１０７ｂは、図１に示したように、演算増幅器１０８の非反転入力端子１０８ｂまたは基準電圧ＡＧＮＤに接続されている
【００２９】
２  動作
次に、実施形態１のディジタルアナログ変換器の連続時間信号処理回路としての動作について説明する。
実施形態１のディジタルアナログ変換器では、図１に示したスイッチ回路１０４の出力端子１０４ｃ及び出力端子１０４ｄから出力端子１０２までが連続時間信号処理が行われる回路である。実施形態１では、２端子対インピーダンス素子１０５と、インピーダンス素子１０６と、インピーダンス素子１０７と、演算増幅器１０８とで合計Ｍ次のアナログスムージングフィルタを形成し、量子化ノイズ及びミラー成分をフィルタリングしている。
【００３０】
すなわち、スイッチ回路１０４を通過したマルチレベルディジタルΔΣ信号は、２端子対インピーダンス素子１０５において量子化ノイズ及びミラー成分が抑圧される。量子化ノイズ及びミラー成分が抑圧されたマルチレベルディジタルΔΣ信号は、演算増幅器１０８の反転入力端子１０８ａ及び非反転入力端子１０８ｂにそれぞれ入力される。
さらに、演算増幅器１０８の反転入力端子１０８ａ及び非反転入力端子１０８ｂに入力された信号は、インピーダンス素子１０６と、１０７と、演算増幅器１０８とによって後述する高域シェーピングされた非線形成分と、残留量子化ノイズと、残留ミラー成分とがさらに抑制される。出力端子１０２からは、ディジタルアナログ変換された電圧信号が出力される。以上が実施形態１のディジタルアナログ変換器の入力端子１０１から出力端子１０２までの連続時間信号処理回路としての動作の説明である。
【００３１】
３  伝達関数
次に、実施形態１のディジタルアナログ変換器の離散時間信号処理回路としての動作を、伝達関数を使って説明する。なお、本明細書では、入力端子１０１から出力端子１０２までの１ビットディジタルΔΣ信号の離散時間信号としての伝達特性を最初に求めて、実施形態１のディジタルアナログ変換器の離散時間信号処理回路としての動作について説明するものとする。
図５は、上記の説明に用いられる回路図であって、図１に示したディジタルアナログ変換器におけるスイッチ回路１０４と、２端子対インピーダンス素子１０５と、インピーダンス素子１０６と、インピーダンス素子１０７とを同じ階層で書き換えて簡単化した回路図である。なお、図５に示した構成のうち、図１〜図４に示した構成と同様の構成には同様の符号を付し、その説明を一部略すものとする。ただし、図５では、離散時間信号処理系の解析をするため、２端子対インピーダンス素子１０５の容量素子３０７−１〜３０７−（Ｍ−１）と、インピーダンス素子１０６、１０７の容量素子４０４とは省略されている。
【００３２】
また、図５に示したインバータ２００、３００、２０４は、いずれも図２に示したインバータである。インバータ２００の出力電圧をＶin1とし、インバータ３００の出力電圧をＶin1’とする。さらに、２端子対インピーダンス素子１０５の抵抗線路３１０の抵抗値をＲ1とし、抵抗線路３２０の抵抗値をＲ1’とする。
また、図１に示したインピーダンス素子１０６の抵抗値をＲ0、インピーダンス素子１０７の抵抗値をＲ0’とする。また、出力端子１０２の出力電圧をＶoutとし、基準電圧ＡＧＮＤの電圧値は電源電圧ＶDDの１／２、すなわちＶDD／２とする。
【００３３】
ここで、入力端子１０１より入力される１ビットディジタルΔΣ信号をｘ（ｎ）とし、１ビットレジスタ１０３の出力信号をｘ（ｎ−１）とするとき、ｘ（ｎ）はインバータ２００に入力され、インバータ２００からは反転信号が出力される。また、ｘ（ｎ−１）はインバータ２０４に入力され、反転される。インバータ２０４によって反転された出力信号は、インバータ３００に入力され、もう一度反転される。ただし、ｎは離散時間信号処理系の時刻を表す。
ここで、インバータ２００、３００の各出力から出力端子１０２までの回路構成に着目すると、差動増幅回路となっている。したがって、キルヒホッフの電流則よりインバータ２００、３００の各出力から出力端子１０２までの伝達関数は、次式で表すことができる。
【００３４】
【数１】
0005486334.tif 000002
【００３５】
また、インバータ２００、３００の出力電圧Ｖin1、Ｖin1’は、電源電圧ＶDDと、入力端子１０１に入力される１ビットディジタルΔΣ信号ｘ（ｎ）と、１ビットレジスタ１０３の出力信号ｘ（ｎ−１）とを用い、式（２）のように表すことができる。
【００３６】
【数２】
0005486334.tif 000003
【００３７】
ここで、式（２）を式（１）に代入すると、式（３）のように表すことができる。式（３）はｘ（ｎ）と、ｘ（ｎ−１）との関数になっている。
【００３８】
【数３】
0005486334.tif 000004
【００３９】
実施形態１ではＲ1及びＲ1’はプロセス変動による相対ばらつきがないときは等しい値に設計されているものとする。また、Ｒ0及びＲ0’についてもプロセス変動による相対ばらつきがないときは、それぞれ等しい値に設計されているものとする。
ここで、出力端子１０２における電圧は、ｘ（ｎ）＝０、ｘ（ｎ−１）＝０のとき、ＤＣマイナスフルスケール相当の電圧となり、ｘ（ｎ）＝１、ｘ（ｎ−１）＝１のとき、ＤＣプラスフルスケール相当の電圧となる。さらに、プロセス変動による相対ばらつきがなければ、出力端子１０２における電圧は、ｘ（ｎ）＝０、ｘ（ｎ−１）＝１のとき及びｘ（ｎ）＝１、ｘ（ｎ−１）＝０のときに、ＤＣマイナスフルスケール相当の電圧と、ＤＣプラスフルスケール相当の電圧との丁度中間の電圧となる。
ここで、式（３）にｘ（ｎ）＝０、ｘ（ｎ−１）＝０を代入すると、式（４）が得られる。
【００４０】
【数４】
0005486334.tif 000005
【００４１】
さらに、式（３）にｘ（ｎ）＝１、ｘ（ｎ−１）＝１を代入すると、式（５）を得ることができる。
【００４２】
【数５】
0005486334.tif 000006
【００４３】
さらに、式（３）にｘ（ｎ）＝０、ｘ（ｎ−１）＝１を代入すると、式（６）を得る。
【００４４】
【数６】
0005486334.tif 000007
【００４５】
さらに、式（３）にｘ（ｎ）＝１、ｘ（ｎ−１）＝０を代入すると、式（７）を得る。
【００４６】
【数７】
0005486334.tif 000008
【００４７】
ここで、式（４）及び式（５）よりＶout（０、０）と、Ｖout（１、１）との平均値は、式（８）のように求められる。
【００４８】
【数８】
0005486334.tif 000009
【００４９】
さらに、式（６）及び式（７）よりＶout（０、１）と、Ｖout（１、０）との平均値は、式（９）のように求められる。
【００５０】
【数９】
0005486334.tif 000010
【００５１】
上記した式（８）と、式（９）とを比較すると、式（１０）が得られる。
【００５２】
【数１０】
0005486334.tif 000011
【００５３】
式（１０）は、Ｒ1及びＲ1’、Ｒ0及びＲ0’にプロセス変動による相対ばらつきがあったとしても、Ｖout（０、０）と、Ｖout（１、１）とにより作られる中間電圧と、Ｖout（０、１）と、Ｖout（１、０）との平均値とが一致していることを意味している。つまり、プロセス変動による相対ばらつきがあるとき、Ｖout（０、１）と、Ｖout（１、０）とはそれぞれ異なるが、Ｖout（０、１）と、Ｖout（１、０）との平均値と、Ｖout（０、０）と、Ｖout（１、１）との平均値とは一致する。
実施形態１において、ＤＣマイナスフルスケール相当電圧からＤＣプラスフルスケール相当電圧までのマルチレベル信号のうち、中間レベル信号が出力されるのはｘ（ｎ）＝０、ｘ（ｎ−１）＝１のときと、ｘ（ｎ）＝１、ｘ（ｎ−１）＝０のときである。ここで、中間レベル信号が出力されるとき、ｘ（ｎ）＝０、ｘ（ｎ−１）＝１、またはｘ（ｎ）＝１、ｘ（ｎ−１）＝０のいずれか１個の組み合わせに固定されると、プロセス変動による相対ばらつきがあったとき、信号帯域内に非線形成分が発生する。
【００５４】
実施形態１では、１ビットレジスタ１０３により中間レベル信号を出力するための組み合わせｘ（ｎ）＝０、ｘ（ｎ−１）＝１と、ｘ（ｎ）＝１、ｘ（ｎ−１）＝０とが交互に表れる。例えば、１ビットレジスタ１０３の初期値が０のとき、入力端子１０１に０、１、１、０、０、１、０、１と順に入力すると、組み合わせ（ｘ（ｎ）、ｘ（ｎ−１））は順に、（０、０）、（１、０）、（１、１）、（０、１）、（０、０）、（１、０）、（０、１）、（１、０）となる。
また、スイッチ回路１０４により、組み合わせ（ｘ（ｎ）、ｘ（ｎ−１））＝（０、１）は、組み合わせ（Ｖin1、Ｖin1’）＝（ＶDD、ＶDD）に変換され、組み合わせ（ｘ（ｎ）、ｘ（ｎ−１））＝（１、０）は、組み合わせ（Ｖin1、Ｖin1’）＝（０、０）に変換される。つまり、プロセス変動による相対ばらつきがあったとしても、式（６）で表される中間レベル信号と、式（７）で表される中間レベル信号とが交互に出力されるので、一定期間で式（１０）と等価な状態になり、信号帯域内の非線形成分をキャンセルし、信号帯域外の高周波成分に変換することができる。
【００５５】
また、実施形態１ではサンプリング周波数をｆｓとしたときに、入力信号の最高周波数がｆｓ／２であり、最高周波数の信号は１と、０とを交互に繰り返す信号である。最高周波数の信号が入力端子１０１より入力されると、組み合わせ（ｘ（ｎ）、ｘ（ｎ−１））は、（１、０）と（０、１）とが交互に繰り返される。つまり、プロセス変動による相対ばらつきがなければ、ＤＣマイナスフルスケール相当電圧と、ＤＣプラスフルスケール相当電圧との完全に中間の電圧が出力される。すなわち、ｆｓ／２に伝送零点が形成され、ディジタル移動平均フィルタと等価な働きをする。プロセス変動による相対ばらつきがあるときは、形成された伝送零点に、高周波成分が表れる。
以上より、１ビットレジスタ１０３と、スイッチ回路１０４とが２端子対インピーダンス１０５における抵抗線路の相対ばらつきを平均化し、非線形成分に対して高域シェーピングを施す平均化ハードウェアアルゴリズムとなっている。特に、実施形態１においてはディジタル移動平均フィルタの伝送零点周波数に非線形成分が集中する。
【００５６】
４シミュレーション
本発明の発明者らは、以上説明した実施形態１のディジタルアナログ変換器についてマットラボ（ＭＡＴＬＡＢ：登録商標）によるシステムシミュレーションを行った。なお、このシステムシミュレーションは、実施形態１のディジタルアナログ変換器にディジタルフィルタを等価的に内蔵できることと、実施形態１のディジタルアナログ変換器が素子の相対ばらつきの影響を受け難いことについて、その有効性を確認するために行ったものである。
【００５７】
シミュレーション条件は、ｚ平面における零点及び極を図６に示したディジタル移動平均フィルタの特性となるように配置した。また、シミュレーションは、実施形態１のディジタルアナログ変換器にディジタルフィルタを等価的に内蔵できること、及び実施形態１のディジタルアナログ変換器が素子の相対ばらつきの影響を受け難いことについて検証を行う。このため、シミュレーションは、ディジタルアナログ変換器の離散時間信号処理回路としての離散時間伝達関数レベルで行われた。さらに、入力信号は４次の変調をかけた１ビットディジタルΔΣ信号とし、基本波成分の周波数は１ｋＨｚ、信号帯域は８ｋＨｚ、オーバーサンプリングレートは１２８倍、サンプリング周波数ｆｓは２．０４８ＭＨｚとした。
【００５８】
図７は、図１に示した入力端子１０１に入力される入力信号を高速フーリエ変換（ＦＦＴ：Fast Fourier Transform）した結果を示す図である。図７の横軸は周波数［Ｈｚ］を対数表示し、縦軸はマグニチュード［ｄＢ］を示す。信号帯域内の雑音成分及び歪み成分に対する信号比（ＳＩＮＡＤ：Signal to Noise And Distortion ratio)の値は１０６．５ｄＢである。
【００５９】
図８は、実施形態１のディジタルアナログ変換器において、２端子対インピーダンス素子の相対ばらつきがない場合に入力信号を入力し、出力された出力信号を高速フーリエ変換した結果を示す図である。図８の横軸は周波数［Ｈｚ］を対数表示し、縦軸はマグニチュード［ｄＢ］を示す。また、ＳＩＮＡＤの値は１０６．５ｄＢである。図８から、図６に示した零点に対応する周波数ｆｓ／２に伝送零点を有するディジタル移動平均フィルタが形成され、量子化ノイズが抑制されていることが確認できる。なお、ＳＩＮＡＤの値は１０６．５ｄＢである。
すなわち、実施形態１によれば、２端子対インピーダンス素子の特性の相対ばらつきがない場合、ディジタルフィルタを内蔵したことと等価になる。
【００６０】
図９は、実施形態１のディジタルアナログ変換器において、２端子対インピーダンス素子に相対ばらつきがある場合に入力信号を入力し、出力された出力信号を高速フーリエ変換した結果を示す図である。図９においても、横軸は周波数［Ｈｚ］を対数表示し、縦軸はマグニチュード［ｄＢ］を示す。２端子対インピーダンス素子の相対ばらつきを含む検証は、２端子対インピーダンス素子における抵抗線路の基準抵抗値に対して標準偏差が５％となるように、標準正規分布に従う乱数を発生させて各抵抗線路の抵抗値を決定し、離散時間伝達関数に反映することによって行った。なお、ＳＩＮＡＤの値は１０６．５ｄＢである。
【００６１】
図８と、図９とを比較すると、伝送零点周波数ｆｓ／２におけるマグニチュードが図９のほうが高くなっていることが確認できる。つまり、２端子対インピーダンス素子の相対ばらつきによる非線形成分が高域シェーピングされていることが確認できる。
また、図９は、２端子対インピーダンス素子の特性の相対ばらつきがあるにも関わらず、周波数が１０2〜１０4の範囲において図７、図８に示した特性と同様の特性を示している。すなわち、実施形態１によれば、インピーダンス素子の特性の相対ばらつきの影響を受け難いことになる。
以上のことから、実施形態１のディジタルアナログ変換器は、ディジタルフィルタを等価的に内蔵できること及び素子の相対ばらつきの影響を受け難いことについて、有効性を確認することができた。
【００６２】
５効果
以上、説明したように、実施形態１のディジタルアナログ変換器は、１ビットレジスタと、スイッチ回路と、２端子対インピーダンス素子と、２個のインピーダンス素子と、演算増幅器とで構成されているので、特許文献１に記載のスイッチトキャパシタ技術によるディジタルアナログ変換器と比べると、演算増幅器の消費電力を小さくできるという効果が得られる。
この効果は、１ビットレジスタ、スイッチ回路と、２端子対インピーダンス素子及び２個のインピーダンス素子と、演算増幅器とをトランスバーサル型構成にすることで、ディジタルフィルタと、アナログフィルタとを同時に兼ね備えることができるためによって生じる。
【００６３】
また、２端子対インピーダンス素子特性の相対ばらつきによる非線形成分には高域シェーピングが施される。このため、実施形態１のディジタルアナログ変換器は、素子特性の相対ばらつきによる影響を受け難いという効果が得られる。
さらに、スイッチ回路における２個の出力段のインバータがそれぞれＮチャネルＭＯＳトランジスタと、ＰチャネルＭＯＳトランジスタとで構成されるＣＭＯＳインバータであって、各ＭＯＳトランジスタのオン抵抗の値がそれぞれ等しいため、広い論理振幅が得られ、かつ、ＭＯＳトランジスタの相対ばらつきによる非線形成分の発生を抑制できるという効果が得られる。
【００６４】
（実施形態２）
また、本発明のディジタルアナログ変換器の２端子対インピーダンス素子１０５は、図３に示した構成に限定されるものではない。すなわち、２端子対インピーダンス素子１０５は、図３のように容量素子３０７−１〜容量素子３０７−（Ｍ−１）を２つの抵抗線路３１０、３２０に接続するものに限定されるものではない。
実施形態２では、２端子対インピーダンス素子１０５を、例えば、図１０に示すように構成する。図１０に示した２端子対インピーダンス素子では、抵抗素子５０５−１〜抵抗素子５０５−（Ｍ）を直列接続して抵抗線路５１０とし、抵抗素子５０６−１〜抵抗素子５０６−（Ｍ）を直列接続して抵抗線路５２０としている。また、容量素子５０７−ｉ（ｉは１以上（Ｍ−１）以下の整数）は抵抗素子５０５−ｉと、抵抗素子５０５−（ｉ＋１）との間に一端が接続され、他端がグラウンドに接地されている。
【００６５】
さらに、容量素子５０８−ｉは、抵抗素子５０６−ｉと、抵抗素子５０６−（ｉ＋１）との間に一端が接続され、他端がグラウンドに接地されている。このような構成にすることで、実施形態２では、入力端子１０５ａより入力される信号と、１０５ｂより入力される信号とを独立にフィルタリングができる。このため、実施形態２によれば、入力端子１０５ａより入力される信号と、１０５ｂより入力される信号の２つの信号のタイミングのずれによる影響を受けないという効果が得られる。
さらに、本発明のディジタルアナログ変換器の２端子対インピーダンス素子は、図３、図１０のように抵抗線路を使うものに限定されるものではない。例えば、実施形態２では、図１１、１２のように、抵抗素子に代えてインダクタンス素子を用いることもできる。図１１に示した２端子対インピーダンス素子は、インダクタンス素子６０５−１〜６０５−（Ｍ）を直列接続してインダクタンス線路６１０とする。また、インダクタンス素子６０６−１〜６０６−（Ｍ）を直列接続してインダクタンス線路６２０とする。
【００６６】
また、図１１に示した例では、容量素子３０７−ｉはインダクタンス素子６０５−ｉと、インダクタンス素子６０５−（ｉ＋１）との間に一端が、インダクタンス素子６０６−ｉと、インダクタンス素子６０６−（ｉ＋１）との間に他端がそれぞれ接続されている。このようにインダクタンス素子を用いた構成にすることで、抵抗素子を用いたときと比べて、アナログフィルタの次数を２倍にすることができる。このため、量子化ノイズ及びミラー成分をさらに抑制できるという効果が得られる。特に、インダクタンス素子を小規模に実現できるプロセスであれば、高いフィルタ次数を有しながら小型化に有利であるという効果も得られる。
【００６７】
また、図１２に示した２端子対インピーダンス素子は、インダクタンス素子７０５−１〜７０５−（Ｍ）を直列接続してインダクタンス線路７１０とし、インダクタンス素子７０６−１〜７０６−（Ｍ）を直列接続してインダクタンス線路７２０としている。容量素子７０７−ｉはインダクタンス素子７０５−ｉと、インダクタンス素子７０５−（ｉ＋１）との間に一端が接続され、他端がグラウンドに接地されている。さらに、容量素子７０８−ｉはインダクタンス素子７０６−ｉと、インダクタンス素子７０６−（ｉ＋１）との間に一端が接続され、他端がグラウンドに接地されている。
【００６８】
このような構成にすることにより、実施形態２は、入力端子１０５ａより入力される信号と、入力端子１０５ｂより入力される信号とを独立にフィルタリングができるため、２つの信号のタイミングがずれた場合にも影響を受け難いという効果が得られる。また、このようにインダクタンス素子を用いた構成にすることにより、実施形態２では、抵抗素子を用いたときと比べて、アナログフィルタの次数を２倍にすることができる。このため、実施形態２は、量子化ノイズ及びミラー成分をさらに抑制できるという効果が得られる。特に、インダクタンス素子を小規模に実現できるプロセスであれば、高いフィルタ次数でありながら小型化に有利なディジタルアナログ変換器を実現できるという効果も得られる。
【００６９】
（実施形態３）
さらに、本発明のディジタルアナログ変換器は、インピーダンス素子１０６、１０７を、図４に示したように、抵抗素子４０３と、抵抗素子４０３に並列に接続された容量素子４０４とによる構成に限定されるものではない。例えば、実施形態３では、インピーダンス素子１０６、１０７を抵抗素子に代えてインダクタンス素子を用いて構成することができる。
図１３は、実施形態３のインピーダンス素子１０６、１０７を説明するための図である。なお、インピーダンス素子１０６、１０７は同様の構成を有しているため、インピーダンス素子１０７のみを図示してインピーダンス素子１０６の説明に代えるものとする。
【００７０】
図示したインピーダンス素子１０７は、インダクタンス素子８０３と、インダクタンス素子８０３に並列に接続された容量素子４０４とによって構成されている。
実施形態３のインピーダンス素子１０６、１０７は、図４に示した構成を用いた場合と比べて、高いフィルタ次数をもたらすため、量子化ノイズ及びミラー成分をさらに抑制できるという効果が得られる。特に、インダクタンス素子を小規模に実現できるプロセスを用いて形成すれば、高いフィルタ次数でありながら小型化に有利なディジタルアナログ変換器を実現できるという効果も得られる。
また、実施形態１及び２では、一般的なポリ抵抗素子よりも抵抗値が高く、インプラント制御により実現される高抵抗の抵抗素子を製造できるプロセスによっても製造することができる。このような場合、実施形態１及び２は、回路規模をさらに小型化することができ、経済的なディジタルアナログ変換器を実現できるという効果も得られる。
【産業上の利用可能性】
【００７１】
本発明のディジタルアナログ変換器は、通信機器、オーディオ装置一般に利用することに好適である。
【符号の説明】
【００７２】
１０１  入力端子
１０２  出力端子
１０４  スイッチ回路
１０５  ２端子対インピーダンス素子
１０６、１０７  インピーダンス素子
１０８  演算増幅器
２００、２０４、３００  インバータ
３０５−１〜３０５−（Ｍ）、３０６−１〜３０６−（Ｍ）、４０３、５０５−１〜５０５−（Ｍ）、５０６−１〜５０６−（Ｍ）  抵抗素子
３０７−１〜３０７−（Ｍ−１）、５０７−１〜５０７−（Ｍ−１）、５０８−１〜５０８−（Ｍ−１）、４０４、７０７−１〜７０７−（Ｍ−１）、７０８−１〜７０８−（Ｍ−１）  容量素子
３１０、３２０、５１０、５２０  抵抗線路
６０５−１〜６０５−（Ｍ）、６０６−１〜６０６−（Ｍ）、８０３、７０５−１〜７０５−（Ｍ）、７０６−１〜７０６−（Ｍ）  インダクタンス素子
６１０、６２０、７１０、７２０  インダクタンス線路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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