(57)【特許請求の範囲】
【請求項１】
下部電極層上に形成されたバッファ層と、
前記バッファ層とトンネルバリア層を含むトンネル磁気抵抗効果積層構造体とからなる磁気トンネル接合素子と、
タンタル下部電極層が酸化し膨張することにより前記磁気トンネル接合素子周辺に形成されたタンタル酸化物膜とを有し、
前記トンネルバリア層の下面の位置が前記膨張したタンタル酸化物膜の上面の位置よりも高いことを特徴とする磁気ランダムアクセスメモリ。
【請求項２】
前記バッファ層は、第１のバッファ層と第２のバッファ層との積層膜からなり、
前記第１のバッファ層はＲｕ、Ｐｔ、Ｚｒのいずれかであり、
前記第２のバッファ層はＴａ、Ｐｔ、Ｈｆのいずれかであることを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【請求項３】
前記第１のバッファ層は、順に下層からＲｕ層、アモルファス層、Ｒｕ層の３層構造からなり、
前記アモルファス層は、ＣｏＦｅＢまたはＣｏＦｅＢＴａのいずれかであることを特徴とする請求項２に記載の磁気ランダムアクセスメモリ。
【請求項４】
前記第１のバッファ層は、２ｎｍから１０ｎｍの範囲の膜厚であり、
前記第２のバッファ層は、前記第１のバッファ層との合計膜厚が５ｎｍ以上となるように調整されて形成されることを特徴とする請求項２または３のいずれか１項に記載の磁気ランダムアクセスメモリ。
【請求項５】
前記磁気トンネル接合素子が自由磁化層と固定磁化層とを有しており、スピントランスファートルクにより前記自由磁化層の磁化を反転させ、トンネル磁気抵抗効果により前記固定磁化層の磁化方向に対する前記自由磁化層の磁化方向を検知することを特徴とする請求項１〜４のいずれか１項に記載の磁気ランダムアクセスメモリ。
【請求項６】
下部電極層上にバッファ層を形成する工程と、
前記バッファ層上に、トンネルバリア層を含むトンネル磁気抵抗効果積層構造体を形成する工程と、
前記トンネル磁気抵抗効果積層構造体上にマスクを形成する工程と、
前記バッファ層と前記トンネル磁気抵抗効果積層構造体とを前記マスクを用いて反応性イオンエッチングすることにより、磁気トンネル接合素子を形成する工程と、
を有し、
前記磁気トンネル接合素子を形成する工程で、タンタル下部電極層が酸化し膨張することにより前記磁気トンネル接合素子周辺に形成されたタンタル酸化物膜において、
前記トンネルバリア層の下面の位置が前記膨張したタンタル酸化物膜の上面の位置よりも高いことを特徴とする磁気ランダムアクセスメモリの製造方法。
【請求項７】
前記トンネルバリア層下面の位置は、前記バッファ層の成膜膜厚に基づいて決定されることを特徴とする請求項６に記載の磁気ランダムアクセスメモリの製造方法。
【請求項８】
バッファ層の膜厚と、
トンネルバリア層下面位置と
タンタル下部電極層が反応性イオンエッチングされ、酸化および膨張することにより磁気トンネル接合素子周辺に形成されたタンタル酸化物膜上面位置との関係をあらかじめ求めておき、前記トンネルバリア層の下面の位置が前記膨張したタンタル酸化物膜の上面の位置よりも高くなるように前記バッファ層を形成する工程を行うことを特徴とする請求項６または７のいずれかに記載の磁気ランダムアクセスメモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トンネル効果を示す磁気トンネル接合素子を用いた磁気ランダムアクセスメモリに関する。
【背景技術】
【０００２】
書き換え可能な不揮発性メモリとして、磁気トンネル接合（ＭＴＪ；Ｍａｇｎｅｔｉｃ    Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ）素子を用いた低消費電力磁気メモリセル、および、ＭＴＪ素子をマトリクス状に配列した磁気ランダムアクセスメモリ（以下、ＭＲＡＭ：Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙという）が注目されている。
【０００３】
ＭＴＪ素子は、２つの強磁性層が極薄の非磁性誘電体層（トンネルバリア層）を介して積層されたものである。ＭＴＪ素子は、ＣＰＰ(Ｃｕｒｒｅｎｔ  Ｐｅｒｐｅｎｄｉｃｕｌａｒ  ｔｏ  Ｐｌａｎｅ)構造を用いているため、電流が流れる方向はＭＴＪ素子を構成する膜面に対して垂直方向である。そのため、ＭＴＪ素子を用いた磁気ランダムアクセスメモリは、ＭＴＪ素子の上下に、直交する２本の信号線（例えばビット線及びワード線）が配された構造を有している（例えば特許文献１を参照）。ＭＴＪ素子を用いたデータの読み出しは、２つの強磁性層の磁化方向の関係に基づいてトンネルバリア層を介して磁性層間を流れるトンネル電流が変化する現象、すなわちトンネル磁気抵抗効果（ＴＭＲ；Ｔｕｎｎｅｌｉｎｇ  Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔｉｖｅ）を利用したものである。ＭＴＪ素子からのデータの読み出しでは、素子抵抗の変化を読み取ることにより、ＭＴＪ素子に記憶されたデータが、データ“０”及びデータ“１”のいずれであるかを判定する。
【０００４】
近年、微細セルで書き込み電流を低減できるスピン注入磁化反転（ＳＴＴ：Ｓｐｉｎ  Ｔｒａｎｓｆｅｒ  Ｔｏｒｑｕｅ）効果を利用したＭＴＪ素子を用いた、ＳＴＴ―ＭＲＡＭが注目されている（例えば非特許文献１を参照）。ＳＴＴ効果を用いたＭＴＪ素子は、ＴＭＲ素子と同様、２つの強磁性層間にトンネルバリア層を挟んで構成である。
【０００５】
ＳＴＴ効果を用いたＭＴＪ素子では、素子サイズが減少して磁化反転磁界Ｈｃが増加しても体積減少効果により反転電流が減少するため、電流磁界書き込み方式の素子と比較して大容量化・低消費電力化に極めて有利である。また、書き込みワード線が不要であり、デバイス構造及び製造プロセスを簡略化することができる。すなわち、ＳＴＴ効果を用いたＭＴＪ素子を用いたＭＲＡＭは、ＤＲＡＭと同様なデバイス構造を採用することができ、製造プロセスを簡略化して製造コストを削減することができる。
【０００６】
ＭＴＪ素子の積層構造は、下部電極層、反強磁性ピンニング層、固定磁化層、トンネルバリア層、自由磁化層および上部電極層を順次積層するＢｏｔｔｏｍ−ｐｉｎ構造がある。一方、下部電極層上に自由磁化層、トンネルバリア層、固定磁化層、反強磁性ピンニング層および上部電極層の積層構造を順次積層するＴｏｐ−ｐｉｎ構造もある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−３１７０７１号公報
【特許文献２】特開２００４−１５８７６６号公報
【特許文献３】特開２００２−３５９４１２号公報
【非特許文献】
【０００８】
【非特許文献１】屋上公二郎等、「スピン注入磁化反転の研究動向」、日本応用磁気学会誌、Vol. 28, No. 9, 2004, pp.937-948
【非特許文献２】G. D. Fuchs, "Spin-transfer effects in nanoscale magnetic tunnel junctions", Applied Physics letters, Vol.85, No.7, 2004, pp.1205-1207
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ＭＴＪ素子は、ＭＴＪ素子を構成する膜面に対して垂直方向に電流を流すことによりＴＭＲ効果を出現させている。そのため、ＭＴＪ素子形成プロセスにおいて、ＭＴＪ素子の側壁に再付着膜などの導電性の膜が残留すると、トンネルバリア層から再付着膜への電流リークが発生する。その結果、ＭＴＪ素子のＳＴＴ効果およびＴＭＲ効果は低減し、さらにはＭＲＡＭとしての信頼性も低下する。上述の問題に鑑み、開示のＭＴＪ素子は、電流リークを防止し、高信頼のＭＲＡＭを提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一観点によれば、
下部電極層上に形成されたバッファ層と、前記バッファ層とトンネルバリア層を含むトンネル磁気抵抗効果積層構造体とからなる磁気トンネル接合素子と、前記磁気トンネル接合素子周辺に形成された金属酸化膜とを有し、前記トンネルバリア層の下面の位置が前記金属酸化膜の上面の位置よりも高いことを特徴とする磁気ランダムアクセスメモリが提供される。
また、本発明の他の観点によれば、
下部電極層上にバッファ層を形成する工程と、前記バッファ層上に、トンネルバリア層を含むトンネル磁気抵抗効果積層構造体を形成する工程と、前記トンネル磁気抵抗効果積層構造体上にマスクを形成する工程と、前記バッファ層と前記トンネル磁気抵抗効果積層構造体とを前記マスクを用いてエッチングすることにより、磁気トンネル接合素子を形成する工程と、を有し、  前記磁気トンネル接合素子を形成する工程で、前記磁気トンネル接合素子周辺に形成された金属酸化膜において、前記トンネルバリア層の下面の位置が前記金属酸化膜の上面の位置よりも高いことを特徴とする磁気ランダムアクセスメモリの製造方法が提供される。
【発明の効果】
【００１１】
開示のＭＴＪ素子を用いたＭＲＡＭは、製造歩留まりを高くすることができ、信頼性を高くすることができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、開示するＭＴＪ素子の製造方法を示す工程断面図である。
【図２】図２は、開示するＭＴＪ素子の製造方法を示す工程断面図である。
【図３】図３は、開示するＭＴＪ素子の製造方法を示す工程断面図である。
【図４】図４は、開示するＭＴＪ素子の製造方法を示す工程断面図である。
【図５】図５は、開示するＭＴＪ素子の製造方法を示す工程断面図である。
【図６】図６は、開示するＭＴＪ素子の製造方法を示す工程断面図である。
【図７】図７は、実施例６による磁気メモリ装置の構造を示す概略断面図である。
【図８】図８は、実施例６による磁気メモリ装置の構造を示す斜視図である。
【図９】図９Ａ〜図９Ｃは、実施例６による磁気メモリ装置の製造方法を示す工程断面図である。
【図１０】図１０Ａ〜図１０Ｃは、実施例６による磁気メモリ装置の製造方法を示す工程断面図である。
【図１１】図１１Ａ、図１１Ｂは、実施例６による磁気メモリ装置の製造方法を示す工程断面図である。
【図１２】図１２Ａ、図１２Ｂは、実施例６による磁気メモリ装置の製造方法を示す工程断面図である。
【図１３】図１３は、実施例７による磁気メモリ装置の構造を示す概略断面図である。
【図１４】図１４Ａ〜図１４Ｃは、実施例７による磁気メモリ装置の製造方法を示す工程断面図である。
【図１５】図１５Ａ、図１５Ｂは、実施例７による磁気メモリ装置の製造方法を示す工程断面図である。
【図１６】図１６Ａ、図１６Ｂは、実施例７による磁気メモリ装置の製造方法を示す工程断面図である。
【発明を実施するための最良の形態】
【００１３】
以下に実施例を示す。
【実施例１】
【００１４】
図１〜図６は、開示するＭＴＪ素子の製造方法を示す工程断面図である。開示するＭＴＪ素子は、一例としてＴｏｐ−ｐｉｎ型ＭＴＪ素子であり、４０ＡはＴＭＲ積層構造体である。ＴＭＲ積層構造体４０Ａを後述の製造工程にてＭＴＪ素子にパターン形成する。
【００１５】
図１で、１０は基板、２０は下部電極層、２１は下部電極下層、２２は下部電極中間層、２３は下部電極上層、３０はバッファ層、３１は第１のバッファ層、３２は第２のバッファ層、４１は自由磁化層、４２はトンネルバリア層、４３は固定磁化層、４４は反強磁性ピンニング層、４５は上部電極層、５１は接続層である。図１は、下部電極層２０〜バッファ層３０〜ＴＭＲ積層構造体４０Ａ〜接続層５１までを積層する工程断面図である
基板１０上にスパッタリング法を用いて、下部電極層２０〜バッファ層３０〜ＴＭＲ積層構造体４０Ａ〜接続層５１を順次形成する。ただし、これらの層を形成するのは、基板上に限るものではない。後述の単純マトリックス型の磁気メモリ装置では、これらの層は基板上に形成されたワード線上に形成する。また、後述のアクティブ型の磁気メモリ装置では、これらの層は基板上に形成されたコンタクトプラグ上に形成する。
【００１６】
図１に示すように、まず、基板１０上に下部電極層２０を形成する。下部電極層２０は３層構造からなり、下側から順番に、下部電極下層２１、下部電極中間層２２、下部電極上層２３を成膜する。下部電極下層２１としては、例えばＴａであり、膜厚３ｎｍから２０ｎｍの範囲が好ましく、たとえば膜厚１５ｎｍで成膜する。次に、下部電極中間層２２としては、例えばＲｕであり、膜厚０ｎｍから５０ｎｍの範囲が好ましく、例えば膜厚２５ｎｍで成膜する。次に、下部電極上層２３としては、例えばＴａであり、膜厚１０ｎｍから２０ｎｍの範囲が好ましく、例えば膜厚１５ｎｍで成膜する。
【００１７】
次に、下部電極層２０上にバッファ層３０を形成する。バッファ層３０は２層構造からなる。下側から順番に、第１のバッファ層３１、第２のバッファ層３２を成膜する。第１のバッファ層３１としては、例えばＲｕであり、膜厚２ｎｍから１０ｎｍの範囲で成膜することが好ましい。次に、第２のバッファ層３２としては、例えばＴａであり、膜厚０ｎｍから２ｎｍの範囲で成膜することが好ましい。第１のバッファ層３１と第２のバッファ層３２との合計膜厚は、後述するＴａＯ層６０との関係から決定される。具体的には、５ｎｍ以上であれば良い。
【００１８】
第１のバッファ層３１でＲｕを選択した場合は、第２のバッファ層３２は必ずしも成膜しなくても良い。第１のバッファ層３１および第２のバッファ層３２は、その上に形成されるＴＭＲ積層構造体４０Ａの結晶性を制御するために設けられる。また、第１のバッファ層３１および第２のバッファ層３２は、ＴＭＲ積層構造体４０Ａに出現するＴＭＲ効果およびＳＴＴ効果を鑑みて適宜選択される。第１のバッファ層３１と第２のバッファ層３２との膜厚算出方法などの詳細については、図６の説明で詳細に述べる。
【００１９】
次に、バッファ層３０上にＴＭＲ積層構造体４０Ａを形成する。ＴＭＲ積層構造体４０Ａは、下側から順番に自由磁化層４１、トンネルバリア層４２、固定磁化層４３、反強磁性ピンニング層４４、上部電極層４５が積層されているものである。
【００２０】
まず、バッファ層３０上に自由磁化層４１を形成する。自由磁化層４１としては、例えばＣｏＦｅＢであり、膜厚１ｎｍから２ｎｍの範囲であれば良く、例えば膜厚１．５ｎｍを成膜する。
【００２１】
次に、自由磁化層４１上にトンネルバリア層４２を形成する。トンネルバリア層４２としては、例えばＭｇＯであり、膜厚は０．８ｎｍから１．１ｎｍの範囲であれば良く、例えば膜厚０．９ｎｍを成膜する。
【００２２】
次に、トンネルバリア層４２上に固定磁化層４３を形成する。固定磁化層４３は積層フェリ型であり、４層構造からなる。下側から順番に、１層目としては例えばＣｏＦｅＢであり、膜厚１．５ｎｍから２．５ｎｍの範囲であれば良く、例えば膜厚２．０ｎｍを成膜する。次に２層目としては、例えばＣｏＦｅであり、膜厚０ｎｍ〜０．５ｎｍの範囲の範囲であれば良く、例えば膜厚０．２ｎｍを成膜する。次に３層目としては、例えばＲｕであり、膜厚０．７５ｎｍまたは１．５ｎｍの範囲、例えば膜厚０．７５ｎｍを成膜する。次に４層目としては、例えばＣｏＦｅであり、膜厚１．５ｎｍから２．５ｎｍの範囲であれば良く、例えば膜厚２．０ｎｍを成膜する。
【００２３】
次に、固定磁化層４３上に反強磁性ピンニング層４４を形成する。反強磁性ピンニング層４４としては、例えばＩｒＭｎであり、膜厚７ｎｍから１０ｎｍの範囲であれば良く、例えば膜厚８ｎｍを成膜する。
【００２４】
また、反強磁性ピンニング層４４としては、ＰｔＭｎでも良く、この場合は、１０ｎｍから２０ｎｍの範囲の膜厚を成膜すれば良い。
【００２５】
ＴＭＲ積層構造体４０Ａの各層構成は、要求されるデバイス性能を満足するように、既知の材料、膜厚などから適宜選択される。
【００２６】
次に、反強磁性ピンニング層４４上に上部電極層４５を成膜する。上部電極層４５は、２層構造からなる。下側から順番に、１層目として例えばＴａであり、膜厚０ｎｍから２ｎｍの範囲であれば良く、例えば膜厚１ｎｍを成膜する。２層目として例えばＲｕであり、膜厚３ｎｍから１０ｎｍの範囲であれば良く、例えば膜厚７ｎｍを成膜する。以上で、ＴＭＲ積層構造体４０Ａである、自由磁化層４１〜上部電極層４５の積層は完了である。
【００２７】
次に、上部電極層４５上に接続層５１を形成する。接続層５１としては、例えばＴａであり、膜厚３０ｎｍから８０ｎｍの範囲であれば良く、例えば膜厚５０ｎｍを成膜する。
【００２８】
また、接続層５１は、ＴａとＴｉＮとの２層構造からなるものでも良い。この場合、下側から順番に１層目としては例えばＴａであり、膜厚０ｎｍから３０ｎｍの範囲であれば良く、例えば膜厚１５ｎｍを成膜する。次に、２層目としては例えばＴｉＮ層であり、膜厚３０ｎｍから１００ｎｍの範囲であれば良く、例えば膜厚６０ｎｍを成膜する。
【００２９】
接続層５１まで成膜し、成膜後に磁場中で熱処理を行うことで、反強磁性ピンニング層４４は、反強磁性を出現する。
【００３０】
図２で、５２は酸化膜、５３はレジストパターンである。図２は、酸化膜成膜５２〜レジストパターン５３形成までの工程断面図である。
【００３１】
図２に示すように、接続層５１上に酸化膜５２を形成する。酸化膜５２の材料は、たとえばＳｉＯ2であり、膜厚はたとえば１００ｎｍを成膜する。酸化膜５２は、ポリシリコンなどでも良い。この酸化膜５２上にフォトリソグラフィ技術に基づきレジストパターン５３をパターンとして形成する。
【００３２】
図３は、酸化膜５２をパターン形成するまでの工程断面図である。
【００３３】
図３に示すように、パターン形状のレジストパターン５３をエッチング用マスクとして利用し、ドライエッチング法の一種である反応性イオンエッチング（ＲＩＥ）法にて、酸化膜５２がパターン形状にエッチングされる。酸化膜５２、たとえばＳｉＯ2をＲＩＥ法でエッチングするには、たとえばＣＦ4ガスが用いられる。酸化膜５２の下側には、Ｔａからなる接続層５１が形成されている。Ｔａは、ＣＦ4ガスによるＲＩＥ法では、ＳｉＯ2に比較してエッチング・レートが低い。そのためＣＦ4ガスによるＲＩＥ法で、酸化膜５２は選択的にエッチングされてパターン形状となり、エッチング用ハードマスクとして機能するようになる。ＲＩＥ法に使用するガスは、（ＣＦ4＋Ａｒ）ガスなどでも良い。ＲＩＥ法によるエッチング完了後、レジストパターン５３は除去される。
【００３４】
図４は、接続層５１をパターン形成するまでの工程断面図である。
【００３５】
図４に示すように、パターン形状の酸化膜５２をエッチング用ハードマスクとして利用し、ＲＩＥ法にて接続層５１がパターン形状にエッチングされる。接続層５１、例えばＴａをＲＩＥ法でエッチングするには、例えば、Ｃｌ2ガスが用いられる。接続層５１の下側には、上部電極層４５があり、上部電極層４５は２層構造からなり、本例では下側から１層目はＴａ、２層目はＲｕである。接続層５１の直下にある上部電極層４５の２層目Ｒｕは、Ｃｌ2ガスによるＲＩＥ法では、Ｔａに比較してエッチング・レートが低い。そのためＣｌ2ガスによるＲＩＥ法では、接続層５１は選択的にエッチングされてパターン形状となり、エッチング用ハードマスクとして機能するようになる。ＲＩＥ法に使用するガスは、（Ｃｌ2＋Ａｒ）ガスなどでも良い。ＲＩＥ法によるエッチング完了後、エッチング用ハードマスクとして使用した酸化膜５２は、ＣＦ4ガスによるＲＩＥ法で除去する。
【００３６】
図５は、エッチング用ハードマスクとして使用した酸化膜５２を除去した後の工程断面図である。図示していないが、酸化膜除去後に残った接続層５１の平面パターン形状は、例えば、楕円形である。
【００３７】
図６で、４０は開示のＭＴＪ素子、６０はＴａＯ層である。また、２０Ｕは下部電極上層の上面の位置、４２Ｌはトンネルバリア層の下面の位置、６０ＵはＴａＯ層の上面の位置である。図６は、上部電極層４５〜ＴＭＲ積層構造体４０Ａ〜第１のバッファ層３１をパターニングして、開示のＭＴＪ素子４０になるまでの工程断面図である。下部電極層２０の上面の位置２０Ｕは、ＭＴＪ素子４０が形成されている領域内での上面である。
【００３８】
図６に示すように、パターン形状の接続層５１をエッチング用ハードマスクとして利用し、ＲＩＥ法にて、上部電極層４５〜ＴＭＲ積層構造体４０Ａ〜第１のバッファ層３１までが、パターン形状にエッチングされる。エッチングが完了すると、開示のＭＴＪ素子４０が完成する。上部電極層４５〜ＴＭＲ積層構造体４０Ａ〜第１のバッファ層３１までＲＩＥ法でエッチングするには、例えばＣＯ：ＮＨ3＝１：１０の混合ガスを用い、チャンバ内圧力を１０Ｐａとしてエッチングする。エッチングガスには、ＣＯ、ＮＨ3のほかにＡｒを混合しても良い。また、メタノールガスや、メタノールガスにＡｒガスを混合したガスでも良い。エッチング状況は、エッチングしている層の発光、プラズマソースのインダクタンスの変化、元素質量分析等に基づき把握することが可能である。また、これらを検知することにより、所望の層でエッチングを完了させることも可能である。
【００３９】
ＲＩＥ法にて、上部電極層４５〜ＴＭＲ積層構造体４０Ａ〜第１のバッファ層３１までをエッチングして、開示のＭＴＪ素子４０をパターン形成する場合、下部電極上層２３の材料であるＴａを検知し、エッチング処理の基準、すなわち終点検知とすることができる。ただし、下部電極上層２３のＴａを終点検知した段階でエッチング終了とすると、開示のＭＴＪ素子４０の側壁に再付着膜が残留した状態となる。開示のＭＴＪ素子４０の動作時は、開示のＭＴＪ素子４０の膜面に垂直方向に電流を流すため、再付着膜が開示のＭＴＪ素子４０の側壁に付着すると、再付着膜へ電流がリークしてしまう。特に、トンネルバリア層４２の側壁に付着した再付着膜は、例えば自由磁化層４１と固定磁化層４３とを短絡させる経路となり、ＴＭＲ効果やＳＴＴ効果の低減の原因になる。
【００４０】
そこで、再付着膜の無いＭＴＪ素子４０を形成する。それには、ＲＩＥ法によるエッチングで終点検知したのち、さらに追加のオーバーエッチングを行う。オーバーエッチングを行うには、ＲＩＥ法によるエッチング開始から、下部電極上層２３のＴａを検知するまでの終点検知時間をまずは把握する。終点検知時間をｔ秒とすると、ｔ秒に対して、オーバーエッチングとしては、＋０．５×ｔ（秒）から＋２．０×ｔ（秒）の範囲から選択した時間で追加エッチング処理を行う。すなわち、終点検知時間ｔ（秒）に対して、５０％〜２００％の時間を追加処理する。このようにオーバーエッチングを追加することにより、トンネルバリア層の側壁に再付着膜の無いＭＴＪ素子４０を形成することができる。
【００４１】
ＲＩＥ法によるオーバーエッチングの結果、ＭＴＪ素子４０の周辺には、下部電極上層２３のＴａが露出する。そのため、オーバーエッチングを実施している時間は、露出した下部電極上層２３のＴａは（ＣＯ＋ＮＨ3）ガスによるＲＩＥ処理にさらされることになる。
【００４２】
そのため、下部電極上層２３のＴａ表面は、Ｔａが酸化されて、ＴａＯ層６０となる。ＴａＯ層６０は、（ＣＯ＋ＮＨ3）ガスによるＲＩＥ処理によるエッチングされないことが知られている。
【００４３】
オーバーエッチングを行ってもエッチングされないＴａＯ層６０は、パターニングされたＭＴＪ素子４０の周辺に、ＭＴＪ素子４０の側面に沿って膨張する（図６参照）。
【００４４】
この膨張により、トンネルバリア層４２の側壁とＴａＯ層６０とが電気的に接触してしまうと、トンネルバリア層４２の側壁からＴａＯ層６０へ電流のリークを引き起こしてしまう。その結果、ＭＴＪ素子４０のＴＭＲ効果やＳＴＴ効果は低減してしまい、記録素子としての機能を低下させてしまうという問題がある。
【００４５】
図６で示すように、上記問題に鑑み、ＴａＯ層６０の上面６０Ｕの位置よりも、トンネルバリア層４２の下面４２Ｌの位置を高く形成することで、上記のようなトンネルバリア層４２の側壁とＴａＯ層６０との電気的な接触の問題を回避する。
【００４６】
それにはまず、たとえば、シリコン基板に下部電極層２０を準備しておき、バッファ層３０、および、ＴＭＲ積層構造体４０Ａを形成する。次に、バッファ層３０、および、ＴＭＲ積層構造体４０Ａに対して、実際の製造プロセスで用いられるエッチング条件と同じ条件で、図１〜図６に対応する工程を行う。出来上がったＭＴＪ素子４０に対して、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｙ）などの方法にて、図６のような断面を観察する。その断面観察より、バッファ層３０の成膜膜厚と、トンネルバリア層４２の下面４２Ｌの位置と、ＴａＯ層６０の上面６０Ｕの位置と、の関係について測長を行う。測長は、たとえば、下部電極層２０の上面２０Ｕを基準に行っても良い。
【００４７】
ＴａＯ層６０の上面６０Ｕの位置は、ＲＩＥ法に用いる反応ガスの種類により、膨張の度合いも異なると予想される。そのため、反応ガスを変更する場合は、その都度、上記プロセスおよび測長を行えば良い。
【００４８】
実際のプロセスでは、得られた当該関係に基づき、ＴａＯ層６０の上面６０Ｕの位置よりも、トンネルバリア層４２の下面４２Ｌの位置のほうが高く形成できるように、バッファ層３０の成膜膜厚を算出する。算出した膜厚のバッファ層３０を成膜すれば、トンネルバリア層４２の側壁に膨張したＴａＯ層６０が電気的な接触を回避することができる。
【００４９】
当該関係の一例として、ＴａＯ層６０は、下部電極層２０の上面２０Ｕを基準とすると、ＴａＯ層６０の下面は基準２０Ｕよりも下側に２ｎｍ形成されることがわかった。次に、問題となるＴａＯ層６０の上面６０Ｕは、基準２０Ｕよりも上側に５ｎｍ形成されることがわかった。すなわち、ＲＩＥ法で（ＣＯ＋ＮＨ3）ガスを用いる場合は、ＴａＯ層６０の上面６０Ｕは、下部電極層２０の上面２０Ｕよりも上側に５ｎｍの膜厚で、ＭＴＪ素子４０の側壁に沿って膨張するという調査結果として得られた。
【００５０】
一方、トンネルバリア層４２の下面４２Ｌの位置は、下部電極層２０の上面２０Ｕを基準とすると、バッファ層３０膜厚＋自由磁化層４１膜厚で決定される。自由磁化層４１の膜厚は、本例では前述のように１．５ｎｍとした。そのため、バッファ層３０の膜厚を３．５ｎｍ以上成膜すれば、ＴａＯ層６０の上面６０Ｕよりもトンネルバリア層４２の下面４２Ｌの位置を高くすることができる。
【００５１】
前述の図３のところで説明したように、第１のバッファ層３１の膜厚は２ｎｍから１０ｎｍの範囲であれば良い。たとえば、６ｎｍを選択する。第２のバッファ層３２の膜厚は０ｎｍから２ｎｍの範囲であれば良い。たとえば、１ｎｍを選択する。
【００５２】
トンネルバリア層４２の下面４２Ｌの位置は、下部電極層２０の上面２０Ｕを基準として、（第１のバッファ層３１）の膜厚と、（第２のバッファ層３２）の膜厚と、（自由磁化層４１）の膜厚と、の和となる。本例では、トンネルバリア層４２の下面４２Ｌの位置は、基準２０Ｕから測長すると、６ｎｍ＋１ｎｍ＋１．５ｎｍ＝８．５ｎｍである。
【００５３】
以上から、本例では、バッファ層３０の合計膜厚を７ｎｍ成膜したため、ＴａＯ層６０の上面６０Ｕの位置よりも、トンネルバリア層４２の下面４２Ｌの位置のほうが高く形成することできた。これにより、ＭＴＪ素子４０において、トンネルバリア層４２からＴａＯ層６０への電流リークを防止できる。
【００５４】
ＳＴＴ効果を用いたＭＴＪ素子に対して、膜面に垂直方向に自由磁化層側から固定磁化層側に電流が流れる。この電流により、スピン偏極した伝導電子がトンネル効果によりトンネルバリア層を通過して、固定磁化層から自由磁化層に流れ込み、自由磁化層の電子と交換相互作用する。この結果、スピン偏極した伝導電子と自由磁化層の局在電子との間にトルクが発生し、このトルクが十分に大きいと、自由磁化層の磁気モーメントは反平行から平行に反転する。
【００５５】
一方、電流印加を逆方向にすると、伝導電子が自由磁化層から固定磁化層に向かって流れる。このとき、トンネルバリア層と固定磁化層との界面により伝導電子の一部が反射される。界面反射された伝導電子は、トンネルバリア層から再び自由磁化層に流れ込み、自由磁化層の局在電子と交換相互作用する。この結果、スピン偏極した伝導電子と自由磁化層の電子との間にトルクが発生し、このトルクが十分に大きいと、自由磁化層の磁気モーメントは平行から反平行に反転する。この平行から反平行への反転は、反平行から平行への反転と比較して、スピン注入効率が悪く、磁化反転に大きな電流を必要とする。このように、ＳＴＴ効果を用いたＭＴＪ素子は、電流制御（印加方向及び印加電流値）のみによって自由磁化層の磁化反転を誘発し、記憶状態を書き換えることができる記憶素子である。
【００５６】
したがって、特にＳＴＴ効果を用いたＭＴＪ素子に対して、トンネルバリア層からＴａＯ層への電流リークは致命的な問題である。この問題に鑑み、開示のＭＴＪ素子４０は、電流リークを防止し、高信頼のＭＲＡＭを提供することができる。
【実施例２】
【００５７】
前述のように、第１のバッファ層３１は、Ｒｕに限らず、Ｐｔ、Ｚｒのいずれかから選択された材料でも良く、その場合においても、膜厚は２ｎｍ〜１０ｎｍの範囲であれば良い。
【００５８】
第１のバッファ層３１の上に配置された第２のバッファ層３２は、Ｔａに限らず、Ｐｔ、Ｈｆでも良い。その場合においても、膜厚は０ｎｍ〜２ｎｍの範囲であれば良い。第２のバッファ層３２は２ｎｍ以下の膜厚であれば、ＴａなどのＲＩＥ法でエッチングしにくい材料を選択しても、ＲＩＥ法にてエッチングが可能である。
【００５９】
第１のバッファ層３１と第２のバッファ層３２との合計膜厚は、５ｎｍ以上であれば良い。
【実施例３】
【００６０】
実施例１および実施例２では、第１のバッファ層３１が単層である場合の例を示した。第１のバッファ層が単層であった場合、特にＲｕ単層であった場合、表面粗さが大きくなり、その後に積層するトンネルバリア層４２において面荒れを引き起こしてしまう可能性があった。トンネルバリア層４２の面荒れは、ＴＭＲ効果やＳＴＴ効果の妨げになる。そのため、第１のバッファ層３１を３層構造とすることが望ましい。
【００６１】
３層構造は、順に下層からＲｕ膜、アモルファス膜、Ｒｕ膜とすることが望ましい。アモルファス膜としては、ＣｏＦｅＢやＣｏＦｅＢＴａなどから選択される。第１のバッファ層３１は３層構造であった場合においても、第１のバッファ層３１合計膜厚が２ｎｍ〜１０ｎｍの範囲であれば良い。このように第１のバッファ層３１は単層である場合よりも、アモルファス層を含んだ３層構造とすることにより、面荒れがより低減されたＭＴＪ素子４０を提供できる。
【実施例４】
【００６２】
実施例１から実施例３では、自由磁化層４１が単層である場合の例を示した。その他の例として、自由磁化層４１は、３層からなる積層フェリ構造でも良い。この場合、下側から順番に、１層目としては、例えばＣｏＦｅであり、膜厚０．５ｎｍ〜１．５ｎｍの範囲であれば良く、たとえば、膜厚１．０ｎｍを成膜する。次に２層目としては、例えばＲｕであり、膜厚０．６５ｎｍまたは１．５ｎｍであれば良く、たとえば、膜厚０．６５ｎｍを成膜する。次に３層目としては、例えばＣｏＦｅＢであり、膜厚１ｎｍ〜２ｎｍの範囲であれば良く、たとえば、膜厚１．５ｎｍを成膜する。
【００６３】
３層からなる積層フェリ構造の１層目は、ＣｏＦｅＢとしても良い。この場合、下側から順番に１層目としては、ＣｏＦｅＢであり、膜厚０．５ｎｍ〜２．０ｎｍの範囲であれば良く、たとえば、膜厚１．０ｎｍを成膜する。次に２層目としては、例えばＲｕであり、
膜厚０．７ｎｍまたは１．６ｎｍであれば良く、たとえば、膜厚０．７ｎｍを成膜する。次に３層目としては、例えばＣｏＦｅＢであり、膜厚１ｎｍ〜２ｎｍの範囲であれば良く、たとえば、膜厚１．５ｎｍを成膜する。
【００６４】
自由磁化層４１を積層フェリ構造とし、トンネルバリア層４２にＭｇＯ材料を用いることで、開示のＭＴＪ素子４０は、熱揺らぎ安定性が得られる。
【実施例５】
【００６５】
実施例１から実施例４では、固定磁化層４３上に反強磁性ピンニング層４４が配置された構造を示した。その他の例として、反強磁性ピンニング層４４を除いた構成で、自由磁化層４１と固定磁化層４３との保磁力差を利用したＭＴＪ素子としても良い。
【実施例６】
【００６６】
図７は、実施例６による磁気メモリ装置の構造を示す概略断面図である。実施例６による磁気メモリ装置１００は、単純マトリクス型の磁気メモリ装置である。メモリセルとしては、実施例１から実施例４のいずれかのＭＴＪ素子を用いるものである。
１１０は層間絶縁層、１１１はＴａ層、１１２はＮｉＦｅ層、１１３はＣｕ層、１１４はＮｉＦｅ層、１１５はワード線、１１６は層間絶縁層、１１７はＴｉ層、１１８はＮｉＦｅ層、１１９はＡｌ層、１２０はＮｉＦｅ層、１２１はビット線、１２２は層間絶縁層、１２３は配線溝、１２４はフォトレジスト、１２５はコンタクトホールである。
【００６７】
図７に示すように、シリコン基板１０上には、層間絶縁層１１０が形成されている。
層間絶縁層１１０には、Ｔａ層１１１と、ＮｉＦｅ層１１２と、Ｃｕ層１１３と、ＮｉＦｅ層１１４とからなるワード線１１５が埋め込まれている。
ＮｉＦｅ層１１４上には、下部電極層２０が形成されている。下部電極層２０上には、図６の、第１のバッファ層３１、第２のバッファ層３２、自由磁化層４１、トンネルバリア層４２、固定磁化層（４層）４３、反強磁性ピンニング層４４、上部電極層４５、接続層５１が積層されてなるＭＴＪ素子４０が形成されている。ＭＴＪ素子４０が形成された層間絶縁層１１０上には、層間絶縁層１１６が形成されている。
【００６８】
層間絶縁層１１６上には、Ｔｉ層１１７、ＮｉＦｅ層１１８、Ａｌ層１１９及びＮｉＦｅ層１２０よりなり、図６のＭＴＪ素子４０における接続層５１に電気的に接続されたビット線１２１が形成されている。ビット線１２１上には、層間絶縁層１２２が形成されている。
【００６９】
図８は、実施例６による磁気メモリ装置１００の構造を示す斜視図である。
【００７０】
図８に示すように、ワード線１１５は、例えばＹ方向に延在して複数並列して形成されており、ビット線１２１は、例えばＸ方向に延在して複数並列して形成されている。ＭＴＪ素子４０は、ワード線１１５とビット線１２１との各交点に、それぞれに電気的に接続して形成されている。
【００７１】
ここで、実施例６による磁気メモリ装置は、ワード線１１５及びビット線１２１が、低抵抗の非磁性導体材料が高透磁率の磁性導体材料によって囲まれたシールド配線構造を有していることに主たる特徴がある。すなわち、ワード線１１５は、低抵抗の非磁性導体材料からなる主配線部であるＣｕ層１１３の底面及び側面が高透磁率の磁性導体材料であるＮｉＦｅ層１１２により覆われ、上面がＮｉＦｅ層１１４により覆われている。また、ビット線１２１は、低抵抗の非磁性導体材料からなる主配線部であるＡｌ層１１９の底面がＮｉＦｅ層１１８により覆われ、Ａｌ層１１９の側面及び上面がＮｉＦｅ層１２０により覆われている。
【００７２】
このようにして主な電流経路である主配線部の外周部を被覆するように高透磁率の磁性導体材料よりなるシールド層を設けることにより、電流を流すことにより主配線部から生じる磁界は、これを囲むシールド層によって閉じ込められ漏洩磁界を最小にすることができる。これにより、漏洩磁界によるＭＴＪ素子の誤動作を防止することができる。
【００７３】
シールド配線構造に適用する高透磁率の磁性導体材料としては、Ｃｏ，Ｎｉ，Ｆｅ又はこれらの合金からなる磁性材料を適用することができる。
【００７４】
また、実施例６による磁気メモリ装置では、ワード線１１５とＭＴＪ素子４０とは、非磁性導体材料よりなる図６の下部電極層２０で接続され、ＭＴＪ素子４０とビット線１２１とは、非磁性導体材料よりなる図６の接続層５１で接続されている。図６の下部電極層２０及び図６の接続層５１は、ワード線１１５及びビット線１２１とＭＴＪ素子４０とを電気的に低抵抗で接続するための役割を有するほかに、ワード線１１５及びビット線１２１とＭＴＪ素子４０との間において磁気的交換結合が生じることを防止する役割をも有している。すなわち、図６の下部電極層２０はワード線１１５とＭＴＪ素子４０との間の磁気的な結合を切断し、図６の接続層５１はＭＴＪ素子４０とビット線１２１との間の磁気的な結合を切断するものである。
【００７５】
ワード線１１５及びビット線１２１とＭＴＪ素子４０との間に形成する非磁性導体材料としては、Ｔａ，Ｔｉ，Ｗ等の高融点金属或いはその窒化化合物であるＴａＮ，ＴｉＮ，ＷＮ、又はＲｕ，Ｉｒ等の導電性酸化物（ＲｕＯ2，ＩｒＯ2）等となる金属材料を適用することができる。また、これら材料からなる２以上の膜を積層してもよい。
【００７６】
図９〜図１２は、実施例６による磁気メモリ装置の製造方法を示す工程断面図である。
【００７７】
図９Ａに示すように、まず、シリコン基板１０上に、例えばＣＶＤ法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁層１１０を形成する。次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁層１１０に、例えば深さ約４３０ｎｍの配線溝１２３を形成する。
【００７８】
図９Ｂに示すように、次いで、例えばスパッタ法又はＣＶＤ法により、下地導体材料として例えば膜厚１０ｎｍのＴａ層１１１を、高透磁率の磁性導体材料として例えば膜厚３０ｎｍのＮｉＦｅ層１１２を、低抵抗の非磁性導体材料として例えば膜厚６００ｎｍのＣｕ層１１３とを、順次堆積する。Ｃｕ層１１３は、シード層をスパッタ法又はＣＶＤ法により堆積後、電解めっき法により堆積してもよい。
【００７９】
図９Ｃに示すように、次いで、Ｃｕ層１１３、ＮｉＦｅ層１１２及びＴａ層１１１を、層間絶縁層１１０が露出するまで例えばＣＭＰ法により平坦化する。
【００８０】
図１０Ａに示すように、次いで、Ｔａ層１１１、ＮｉＦｅ層１１２及びＣｕ層１１３が埋め込まれた層間絶縁層１１０上に、例えばスパッタ法又はＣＶＤ法により、高透磁率の磁性導体材料として例えば膜厚３０ｎｍＮｉＦｅ層１１４を堆積する。次いで、ＮｉＦｅ層１１４上に、下部電極層２０を形成する。次いで、下部電極層２０上に、図６の第１のバッファ層３１、第２のバッファ層３２、ＴＭＲ積層構造体４０Ａ、接続層５１を形成する。
【００８１】
図１０Ｂに示すように、次いで、実施例１または実施例２で示したように、図６の第１のバッファ層３１、第２のバッファ層３２、ＴＭＲ積層構造体４０Ａを、パターン形状の接続層５１をマスクとして、フォトリソグラフィおよびエッチングにより、ＭＴＪ素子４０を形成する。ＴＭＲ積層構造体４０Ａから第１のバッファ３１までを異方性エッチングし、例えば２００×４００ｎｍのサイズを有するＭＴＪ素子４０を形成する。ＭＴＪ素子４０には、図６の第１のバッファ層３１、第２のバッファ層３２が積層されているため、このエッチングにより、パターニングされたＭＴＪ素子４０の側面に沿って下部電極層２０が膨張しても、図６のトンネルバリア層４２側壁とは接触しない。
【００８２】
図１０Ｃに示すように、次いで、フォトリソグラフィにより、ＭＴＪ素子４０を覆うフォトレジスト膜１２４を形成する。次いで、フォトレジスト膜１２４をエッチング用マスクとして利用し、ドライエッチングにより、下部電極層２０及びＮｉＦｅ層１１４を異方性エッチングする。これにより、Ｔａ層１１１、ＮｉＦｅ層１１２、Ｃｕ層１１３及びＮｉＦｅ層１１４よりなるワード線１１５が形成される。ワード線１１５は、低抵抗の非磁性導体材料よりなる主配線部分であるＣｕ層１１３の周囲が高透磁率の磁性導体材料であるＮｉＦｅ層１１２，１１４に囲まれたシールド構造となる。
【００８３】
図１１Ａに示すように、次いで、例えばアッシングにより、フォトレジスト膜１２４を除去する。次いで、例えばＣＶＤ法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜１１６を形成する。次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜１１６に、ＭＴＪ素子４０における図６の接続層５１に達するコンタクトホール１２５を形成する。
【００８４】
図１１Ｂに示すように、次いで、例えばＣＶＤ法又はスパッタ法により、下地導体材料として例えば膜厚１０ｎｍのＴｉ層１１７を、高透磁率の磁性導体材料として例えば膜厚３０ｎｍのＮｉＦｅ層１１８を、低抵抗の非磁性導体材料として例えば膜厚６００ｎｍのＡｌ層１１９を、順次堆積する。
【００８５】
図１２Ａに示すように、次いで、フォトリソグラフィ及びドライエッチングにより、Ａｌ層１１９、ＮｉＦｅ層１１８及びＴｉ層１１７を異方性エッチングし、形成しようとするビット線１２１の形状にパターニングする。次いで、例えばＣＶＤ法又はスパッタ法により、高透磁率の磁性導体材料として例えば膜厚３０ｎｍのＮｉＦｅ層１２０を堆積する。
【００８６】
次いで、フォトリソグラフィ及びドライエッチングにより、ＮｉＦｅ層１２０を異方性エッチングし、形成しようとするビット線１２１の形状にパターニングする。これにより、Ｔｉ層１１７、ＮｉＦｅ層１１８、Ａｌ層１１９及びＮｉＦｅ層１２０よりなるビット線１２１が形成される。ビット線１２１は、低抵抗の非磁性導体材料よりなる主配線部分であるＡｌ層１１９の周囲が高透磁率の磁性導体材料であるＮｉＦｅ層１１８、１２０に囲まれたシールド構造となる。
【００８７】
図１２Ｂに示すように、次いで、全面に、例えばＣＶＤ法により、例えばシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜１２２を形成する。この後、必要に応じて更に上層に絶縁層や配線層等を形成し、磁気メモリ装置１００を完成する。
【００８８】
このように、実施例６によれば、ＳＴＴ効果を用いたＭＴＪ素子を有する磁気メモリ装置１００において、ＭＴＪ素子４０の近傍に設けられた配線１１５、１２１をシールド配線構造とするので、これら配線１１５、１２１からの漏洩磁界による誤動作を防止することができる。また、ＭＴＪ素子４０に電気的に接続される配線１１５、１２１については、シールド配線構造にするとともに、ＭＴＪ素子と配線との間に非磁性導体材料よりなる下部電極層２０、および、図６の接続層５１を設ける。そのため、ＭＴＪ素子４０と配線１１５、１２１との間の磁気的な結合を切断することができる。これにより、配線１１５、１２１からの漏洩磁界の影響を効果的に防止することができる。
【実施例７】
【００８９】
図１３は、実施例７による磁気メモリ装置の構造を示す概略断面図である。実施例７による磁気メモリ装置１５０は、アクティブマトリクス型の磁気メモリ装置である。メモリセルとしては、実施例１から実施例４のいずれかのＭＴＪ素子を用いるものである。２００は素子分離膜、２０１はゲート電極、２０２、２０３はソース／ドレイン領域、２０４は層間絶縁層、２０５はコンタクトプラグ、２０６はグラウンド線、２０７は層間絶縁層、２０８はコンタクトプラグ、２０９、２１０は層間絶縁層、２１１はコンタクトホール、２１２はコンタクトホールである。
【００９０】
図７〜図１２に示す実施例６による磁気メモリ装置１００及びその製造方法と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。
【００９１】
シリコン基板１０には、その表面に活性領域を画定する素子分離膜２００が形成されている。素子分離膜２００により画定されたシリコン基板１０の活性領域には、ゲート電極２０１と、その両側のシリコン基板１０内に形成されたソース／ドレイン領域２０２，２０３とを有する選択トランジスタが形成されている。
【００９２】
選択トランジスタが形成されたシリコン基板１０上には、層間絶縁膜２０４が形成されている。層間絶縁膜２０４には、ソース／ドレイン領域２０２に接続されたコンタクトプラグ２０５が埋め込まれている。層間絶縁膜２０４上には、コンタクトプラグ２０５を介してソース／ドレイン領域２０２に電気的に接続されたグラウンド線２０６が形成されている。
【００９３】
グラウンド線２０６が形成された層間絶縁膜２０４上には、層間絶縁膜２０７が形成されている。層間絶縁膜２０７には、ソース／ドレイン領域２０３に接続されたコンタクトプラグ２０８が埋め込まれている。層間絶縁膜２０７上には、コンタクトプラグ２０８を介してソース／ドレイン領域２０３に電気的に接続された下部電極層２０が形成されている。
【００９４】
下部電極層２０上には、図６の第１のバッファ層３１、第２のバッファ層３２、自由磁化層４１、トンネルバリア層４２、固定磁化層（４層）４３、反強磁性ピンニング層４４、上部電極層４５、接続層５１が積層されてなるＭＴＪ素子４０が形成されている。
【００９５】
ＭＴＪ素子４０が形成された領域以外の層間絶縁層２０７上及び下部電極層２０上には、層間絶縁層２０９が埋め込まれている。ＭＴＪ素子４０が埋め込まれた層間絶縁層２０９上には、Ｔｉ層１１７、ＮｉＦｅ層１１８、Ａｌ層１１９及びＮｉＦｅ層１２０よりなり、ＭＴＪ素子４０の接続層５１に電気的に接続されたビット線１２１が形成されている。ビット線１２１上には、層間絶縁膜２１０が形成されている。
【００９６】
ゲート電極２０１は、紙面垂直方向に延在するワード線としても機能する。そして、複数のワード線と複数のビット線１２１とがマトリクス状に配され、アクティブマトリクス型の磁気メモリ装置１５０が構成される。
【００９７】
ここで、本実施例による磁気メモリ装置１５０は、ビット線１２１が、低抵抗の非磁性導体材料が高透磁率の磁性導体材料によって囲まれたシールド配線構造を有していることに主たる特徴がある。
【００９８】
すなわち、ビット線１２１は、低抵抗の非磁性導体材料からなる主配線部であるＡｌ層１１９の底面がＮｉＦｅ層１１８により覆われ、Ａｌ層１１９の側面及び上面がＮｉＦｅ層１２０により覆われている。
【００９９】
このようにして主な電流経路である主配線部の外周部を被覆するように高透磁率の磁性導体材料よりなるシールド層を設けることにより、電流を流すことにより主配線部から生じる磁界は、これを囲むシールド層によって閉じ込められ漏洩磁界を最小にすることができる。これにより、漏洩磁界によるＭＴＪ素子の誤動作を防止することができる。
【０１００】
また、実施例７による磁気メモリ装置では、ＭＴＪ素子４０とビット線１２１とは、非磁性導体材料よりなる図６の接続層５１で接続されている。図６の接続層５１は、ビット線１２１とＭＴＪ素子４０とを電気的に低抵抗で接続するための役割を有するほかに、ビット線１２１とＭＴＪ素子４０との間において磁気的交換結合が生じることを防止する役割をも有している。すなわち、図６の接続層５１はＭＴＪ素子４０とビット線１２１との間の磁気的な結合を切断するものである。
【０１０１】
実施例７による磁気メモリ装置では、ワード線として機能するゲート電極２０１をシールド配線構造とはしていない。これは、ワード線がＭＴＪ素子４０から離間していることに加え、ワード線を流れる電流は漏洩磁界が問題となるほどには大きくないからである。また、ＭＴＪ素子４０の下部電極層２０へは、コンタクトプラグ２０８を介して電流が流れるため、電流経路はＭＴＪ素子４０の膜面に垂直方向である。したがって、ＭＴＪ素子４０への漏洩磁界の影響は無視することができる。
【０１０２】
図１４〜図１６は、実施例７による磁気メモリ装置の製造方法を示す工程断面図である。
【０１０３】
図１４Ａに示すように、まず、シリコン基板１０に、例えばＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により、素子分離膜２００を形成する。次いで、素子分離膜２００により画定された活性領域に、通常のＭＯＳトランジスタの製造方法と同様にして、ゲート電極２０１及びソース／ドレイン領域２０２，２０３を有する選択トランジスタを形成する。
【０１０４】
図１４Ｂに示すように、次いで、選択トランジスタが形成されたシリコン基板１０上に、例えばＣＶＤ法によりシリコン酸化膜を堆積後、ＣＭＰ法によりこの表面を平坦化し、シリコン酸化膜よりなる層間絶縁層２０４を形成する。次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁層２０４に、ソース／ドレイン領域２０２に達するコンタクトホール２１１を形成する。次いで、例えばＣＶＤ法により、バリアメタルとしての窒化チタン膜及びタングステン膜を堆積後、これら導電膜をエッチバック或いはポリッシュバックし、コンタクトホール２１１に埋め込まれソース／ドレイン領域２０２に電気的に接続されたコンタクトプラグ２０５を形成する。次いで、コンタクトプラグ２０５が埋め込まれた層間絶縁層２０４上に導電膜を堆積してパターニングし、コンタクトプラグ２０５を介してソース／ドレイン領域２０２に電気的に接続されたグラウンド線２０６を形成する。
【０１０５】
図１４Ｃに示すように、次いで、グラウンド線２０６が形成された層間絶縁層２０４上に、例えばＣＶＤ法によりシリコン酸化膜を堆積後、ＣＭＰ法によりこの表面を平坦化し、シリコン酸化膜よりなる層間絶縁層２０７を形成する。次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁層２０７に、ソース／ドレイン領域２０３に達するコンタクトホール２１２を形成する。次いで、例えばＣＶＤ法により、バリアメタルとしての窒化チタン膜及びタングステン膜を堆積後、これら導電膜をエッチバック或いはポリッシュバックし、コンタクトホール２１２に埋め込まれソース／ドレイン領域２０３に電気的に接続されたコンタクトプラグ２０８を形成する。
【０１０６】
図１５Ａに示すように、次いで、コンタクトプラグ２０８が埋め込まれた層間絶縁層２０７上に、下部電極層２０を形成する。次いで、下部電極層２０上に、図６の第１のバッファ層３１、第２のバッファ層３２、ＴＭＲ積層構造体４０Ａ、接続層５１を形成する。
【０１０７】
実施例１または実施例２で示したように、図６の第１のバッファ層３１、第２のバッファ層３２、ＴＭＲ積層構造体４０Ａを、パターン形状の接続層５１をマスクとして、フォトリソグラフィおよびエッチングにより、ＭＴＪ素子４０を形成する。ＴＭＲ積層構造体４０Ａから第１のバッファ３１までを異方性エッチングし、例えば２００×４００ｎｍのサイズを有するＭＴＪ素子４０を形成する。
【０１０８】
図１５Ｂに示したＭＴＪ素子４０には、図６の第１のバッファ層３１、第２のバッファ層３２が積層されているため、このエッチングにより、パターニングされたＭＴＪ素子４０の側面に沿って下部電極層２０が膨張しても、図６のトンネルバリア層４２側壁とは接触しない。次いで、フォトリソグラフィ及びドライエッチングにより、下部電極層２０を所定の形状にパターニングする。次いで、ＭＴＪ素子４０が形成された層間絶縁層２０７上に、例えばＣＶＤ法によりシリコン酸化膜を堆積後、このシリコン酸化膜をＣＭＰ法によりＭＴＪ素子４０が露出するまで平坦化し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁層２０９を形成する。
【０１０９】
図１６Ａに示すように、次いで、例えばＣＶＤ法又はスパッタ法により、下地導体材料として例えば膜厚１０ｎｍのＴｉ層１１７を、高透磁率の磁性導体材料として例えば膜厚３０ｎｍのＮｉＦｅ層１１８を、低抵抗の非磁性導体材料として例えば膜厚６００ｎｍのＡｌ層１１９を、順次堆積する。次いで、フォトリソグラフィ及びドライエッチングにより、Ａｌ層１１９、ＮｉＦｅ層１１８及びＴｉ層１１７を異方性エッチングし、形成しようとするビット線の形状にパターニングする。
【０１１０】
図１６Ｂに示すように、次いで、例えばＣＶＤ法又はスパッタ法により、高透磁率の磁性導体材料として例えば膜厚３０ｎｍのＮｉＦｅ層１２０を堆積する。次いで、フォトリソグラフィ及びドライエッチングにより、ＮｉＦｅ層１２０を異方性エッチングし、形成しようとするビット線の形状にパターニングする。これにより、Ｔｉ層１１７、ＮｉＦｅ層１１８、Ａｌ層１１９及びＮｉＦｅ層１２０よりなるビット線１２１が形成される。ビット線１２１は、低抵抗の非磁性導体材料よりなる主配線部分であるＡｌ層１１９の周囲が高透磁率の磁性導体材料であるＮｉＦｅ層１１８、１２０に囲まれたシールド構造となる。次いで、全面に、例えばＣＶＤ法により、例えばシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁層２１０を形成する。この後、必要に応じて更に上層に絶縁層や配線層等を形成し、磁気メモリ装置１５０を完成する。
【０１１１】
このように、実施例７によれば、ＳＴＴ効果を用いたＭＴＪ素子を有する磁気メモリ装置１５０において、ＭＴＪ素子４０の近傍に設けられた配線をシールド配線構造とするので、これら配線からの漏洩磁界による誤動作を防止することができる。また、ＭＴＪ素子４０に電気的に接続される配線については、シールド配線構造にするとともに、ＭＴＪ素子と配線との間に非磁性導体材料よりなる図６の接続層５１を設ける。ぞのため、ＭＴＪ素子４０と配線との間の磁気的な結合を切断することができる。これにより、配線からの漏洩磁界の影響を効果的に防止することができる。
（付記１）
下部電極層上に形成されたバッファ層と、
前記バッファ層とトンネルバリア層を含むトンネル磁気抵抗効果積層構造体とからなる磁気トンネル接合素子と、
前記磁気トンネル接合素子周辺に形成された金属酸化膜と
を有し、
前記トンネルバリア層の下面の位置が前記金属酸化膜の上面の位置よりも高い
ことを特徴とする磁気ランダムアクセスメモリ。（１）
（付記２）
前記バッファ層は、第１のバッファ層と第２のバッファ層との積層膜からなり、
前記第１のバッファ層はＲｕ、Ｐｔ、Ｚｒのいずれかであり、
前記第２のバッファ層はＴａ、Ｐｔ、Ｈｆのいずれかである
ことを特徴とする付記１に記載の磁気ランダムアクセスメモリ。（２）
（付記３）
前記第１のバッファ層は、順に下層からＲｕ層、アモルファス層、Ｒｕ層の３層構造からなり、
前記アモルファス層は、ＣｏＦｅＢまたはＣｏＦｅＢＴａのいずれかである
ことを特徴とする付記２に記載の磁気ランダムアクセスメモリ。（３）
（付記４）
前記第１のバッファ層は、２ｎｍから１０ｎｍの範囲の膜厚であり、
前記第２のバッファ層は、前記第１のバッファ層との合計膜厚が５ｎｍ以上となるように調整されて形成される
ことを特徴とする付記２または３のいずれか１項に記載の磁気ランダムアクセスメモリ。（４）
（付記５）
前記磁気トンネル接合素子が自由磁化層と固定磁化層とを有しており、スピントランスファートルクにより前記自由磁化層の磁化を反転させ、トンネル磁気抵抗効果により前記固定磁化層の磁化方向に対する前記自由磁化層の磁化方向を検知する
ことを特徴とする付記１〜４のいずれか１項に記載の磁気ランダムアクセスメモリ。（５）
（付記６）
下部電極層上にバッファ層を形成する工程と、
前記バッファ層上に、トンネルバリア層を含むトンネル磁気抵抗効果積層構造体を形成する工程と、
前記トンネル磁気抵抗効果積層構造体上にマスクを形成する工程と、
前記バッファ層と前記トンネル磁気抵抗効果積層構造体とを前記マスクを用いてエッチングすることにより、磁気トンネル接合素子を形成する工程と、
を有し、
前記磁気トンネル接合素子を形成する工程で、前記磁気トンネル接合素子周辺に形成された金属酸化膜において、
前記トンネルバリア層の下面の位置が前記金属酸化膜の上面の位置よりも高い
ことを特徴とする磁気ランダムアクセスメモリの製造方法。（６）
（付記７）
前記トンネルバリア層下面の位置は、前記バッファ層の成膜膜厚に基づいて決定される
ことを特徴とする付記６に記載の磁気ランダムアクセスメモリの製造方法。（７）
（付記８）
バッファ層の膜厚と、
トンネルバリア層下面位置と
磁気トンネル接合素子周辺に形成された下部電極層上の金属酸化膜上面位置と
の関係をあらかじめ求めておき、当該関係に基づいて、
前記バッファ層を形成する工程を行う
ことを特徴とする付記６または７のいずれかに記載の磁気ランダムアクセスメモリの製造方法。（８）
（付記９）
前記バッファ層は、第１のバッファ層と第２のバッファ層との積層膜からなり、
前記第１のバッファ層はＲｕ、Ｐｔ、Ｚｒのいずれかであり、
前記第２のバッファ層はＴａ、Ｐｔ、Ｈｆのいずれかである
ことを特徴とする付記６〜８のいずれか１項に記載の磁気ランダムアクセスメモリの製造方法。
（付記１０）
前記第１のバッファ層は、順に下層からＲｕ層、アモルファス層、Ｒｕ層の３層構造からなり、
前記アモルファス層は、ＣｏＦｅＢまたはＣｏＦｅＢＴａのいずれかである
ことを特徴とする付記９に記載の磁気ランダムアクセスメモリの製造方法。
（付記１１）
前記第１のバッファ層は、２ｎｍから１０ｎｍの範囲の膜厚であり、
前記第２のバッファ層は、前記第１のバッファ層との合計膜厚が５ｎｍ以上となるように調整して形成する
ことを特徴とする付記９または１０のいずれか１項に記載の磁気ランダムアクセスメモリの製造方法。
【符号の説明】
【０１１２】
１０  基板
２０  下部電極層
２０Ｕ  下部電極層の上面の位置、
２１  下部電極下層
２２  下部電極中間層
２３  下部電極上層
３０  バッファ層
３１  第１のバッファ層
３２  第２のバッファ層
４０Ａ  ＴＭＲ積層構造体
４０    開示のＭＴＪ素子
４１  自由磁化層
４２  トンネルバリア層
４２Ｌ  トンネルバリア層の下面の位置
４３  固定磁化層
４４  反強磁性ピンニング層
４５  上部電極層、
５１  接続層
５２  酸化膜
５３  レジストパターン
６０  ＴａＯ層
６０Ｕ  ＴａＯ層の上面の位置
１００  単純マトリクス型の磁気メモリ装置
１１０  層間絶縁層
１１１  Ｔａ層
１１２  ＮｉＦｅ層
１１３  Ｃｕ層
１１４  ＮｉＦｅ層
１１５  ワード線
１１６  層間絶縁層
１１７  Ｔｉ層
１１８  ＮｉＦｅ層
１１９  Ａｌ層
１２０  ＮｉＦｅ層
１２１  ビット線
１２２  層間絶縁層
１２３  配線溝
１２４  フォトレジスト
１２５  コンタクトホール
１５０  アクティブマトリクス型の磁気メモリ装置
２００  素子分離膜
２０１  ゲート電極
２０２、２０３  ソース／ドレイン領域
２０４  層間絶縁層
２０５  コンタクトプラグ
２０６  グラウンド線
２０７  層間絶縁層
２０８  コンタクトプラグ
２０９  層間絶縁層
２１０  層間絶縁層
２１１  コンタクトホール
２１２  コンタクトホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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