(57)【特許請求の範囲】
【請求項１】
第１の単結晶半導体基板に水素イオンを添加して、第１の脆化層を形成し、
前記第１の単結晶半導体基板上に、第１の接合層を形成し、
前記第１の接合層と、絶縁表面を有する基板とを接合させ、熱処理によって、前記絶縁表面を有する基板上に、膜厚ｄの第１の単結晶半導体層を残存させたまま、前記第１の脆化層を分離面として、前記第１の単結晶半導体基板を分離し、
第１の単結晶半導体基板と同じ材料で形成された第２の単結晶半導体基板に水素イオンを添加して、第２の脆化層を形成し、
前記第２の単結晶半導体基板上に、第２の接合層を形成し、
前記第１の単結晶半導体層の少なくとも一部と重なるように、第２の単結晶半導体基板と前記絶縁表面を有する基板とを接合させ、熱処理によって、前記絶縁表面を有する基板上に、膜厚ｄの第２の単結晶半導体層を残存させたまま、前記第２の脆化層を分離面として、前記第２の単結晶半導体基板を分離し、
前記第１の単結晶半導体層及び前記第２の単結晶半導体層を覆うようにレジストを形成し、
前記第１及び第２の単結晶半導体層の消光係数をｋとしたときに、前記第１及び第２の単結晶半導体層の膜厚ｄと、レーザ光の侵入長δが、ｄ≦δ＜５ｄ（但しδ＝λ／４πｋ）を満たす波長λのレーザ光を前記絶縁表面を有する基板側から照射して、前記レジストをパターニングし、
前記レジストをマスクとして前記第２の単結晶半導体層の前記第１の単結晶半導体層と重ね合わさった部分をエッチングすることを特徴とする半導体基板の製造方法。
【請求項２】
第１の単結晶半導体基板に水素イオンを添加して、第１の脆化層を形成し、
前記第１の単結晶半導体基板上に、第１の接合層を形成し、前記第１の接合層と、絶縁表面を有する基板とを接合させ、熱処理によって、前記絶縁表面を有する基板上に、膜厚ｄの第１の単結晶半導体層を残存させたまま、前記第１の脆化層を分離面として、前記第１の単結晶半導体基板を分離し、
第１の単結晶半導体基板と同じ材料で形成された第２の単結晶半導体基板に水素イオンを添加して、第２の脆化層を形成し、
前記第２の単結晶半導体基板上に、第２の接合層を形成し、前記第１の単結晶半導体層の少なくとも一部と重なるように、第２の単結晶半導体基板と前記絶縁表面を有する基板とを接合させ、熱処理によって、前記絶縁表面を有する基板上に、膜厚ｄの第２の単結晶半導体層を残存させたまま、前記第２の脆化層を分離面として、前記第２の単結晶半導体基板を分離し、
前記第１の単結晶半導体層及び第２の単結晶半導体層を覆うようにレジストを形成し、  前記第１及び第２の単結晶半導体層の消光係数をｋとしたときに、ｅｘｐ（−α・ｄ）／ｅｘｐ（−α・２ｄ）≧１．２（但しα＝４πｋ／λ）を満たす波長λのレーザ光を前記絶縁表面を有する基板側から照射して、前記レジストをパターニングし、
前記レジストをマスクとして前記第２の単結晶半導体層の前記第１の単結晶半導体層と重ね合わさった部分をエッチングすることを特徴とする半導体基板の製造方法。
【請求項３】
第１の単結晶半導体基板に水素イオンを添加して、第１の脆化層を形成し、
前記第１の単結晶半導体基板に第１の接合層を形成し、
前記第１の単結晶半導体基板と、絶縁表面を有する基板とを、前記第１の接合層を挟んで重ね合わせて接合し、前記第１の脆化層を分離面として、前記絶縁表面を有する基板上に、第１の単結晶半導体層を残存させつつ、前記第１の単結晶半導体基板を分離する熱処理を行い、前記第１の単結晶半導体基板と同じ材料で形成された第２の単結晶半導体基板に剥離層を形成し、
前記第２の単結晶半導体基板に水素イオンを添加して、第２の脆化層を形成し、
前記第２の単結晶半導体基板と可撓性基板とを、前記剥離層を介して固着させ、前記第２の脆化層を分離面として、前記可撓性基板上に第２の単結晶半導体層を残存させたまま前記第２の単結晶半導体基板を分離する熱処理を行い、前記第２の単結晶半導体層上に第２の接合層を形成し、
前記第２の単結晶半導体層の少なくとも一部が前記第１の単結晶半導体層と重なるように、前記第２の接合層を挟んで、前記可撓性基板と前記絶縁表面を有する基板と重ね合わせて接合し、前記剥離層を除去して前記可撓性基板を剥離する半導体基板の製造方法であって、
前記第１の単結晶半導体層と、前記第２の単結晶半導体層は同じ膜厚であり、前記第１の単結晶半導体層、及び前記第２の単結晶半導体層を形成後、前記第１の単結晶半導体層及び第２の単結晶半導体層を覆うようにレジストを形成し、
前記第１及び第２の単結晶半導体層の消光係数をｋ、前記第１及び第２の単結晶半導体層の膜厚をｄとしたときに、前記膜厚ｄと、レーザ光の侵入長δが、ｄ≦δ＜５ｄ（但しδ＝λ／４πｋ）を満たす波長λのレーザ光を前記絶縁表面を有する基板側から照射して、前記レジストをパターニングし、
前記レジストをマスクとして前記第２の単結晶半導体層の前記第１の単結晶半導体層と重ね合わさった部分をエッチングすることを特徴とする半導体基板の製造方法。
【請求項４】
第１の単結晶半導体基板に水素イオンを添加して、第１の脆化層を形成し、
前記第１の単結晶半導体基板に第１の接合層を形成し、
前記第１の単結晶半導体基板と、絶縁表面を有する基板とを、前記第１の接合層を挟んで重ね合わせて接合し、前記第１の脆化層を分離面として、前記絶縁表面を有する基板上に、第１の単結晶半導体層を残存させつつ、前記第１の単結晶半導体基板を分離する熱処理を行い、前記第１の単結晶半導体基板と同じ材料で形成された第２の単結晶半導体基板に剥離層を形成し、
前記第２の単結晶半導体基板に水素イオンを添加して、第２の脆化層を形成し、
前記第２の単結晶半導体基板と可撓性基板とを、前記剥離層を介して固着させ、前記第２の脆化層を分離面として、前記可撓性基板上に第２の単結晶半導体層を残存させたまま前記第２の単結晶半導体基板を分離する熱処理を行い、前記第２の単結晶半導体層上に第２の接合層を形成し、
前記第２の単結晶半導体層の少なくとも一部が前記第１の単結晶半導体層と重なるように、前記第２の接合層を挟んで、前記可撓性基板と前記絶縁表面を有する基板と重ね合わせて接合し、前記剥離層を除去して前記可撓性基板を剥離する半導体基板の製造方法であって、
前記第１の単結晶半導体層と、前記第２の単結晶半導体層は同じ膜厚であり、前記第１の単結晶半導体層、及び前記第２の単結晶半導体層を形成後、前記第１の単結晶半導体層及び第２の単結晶半導体層を覆うようにレジストを形成し、
前記第１及び第２の単結晶半導体層の消光係数をｋ、前記第１及び第２の単結晶半導体層の膜厚をｄとしたときに、ｅｘｐ（−α・ｄ）／ｅｘｐ（−α・２ｄ）≧１．２（但しα＝４πｋ／λ）を満たす波長λのレーザ光を前記絶縁表面を有する基板側から照射して、前記レジストをパターニングし、
前記レジストをマスクとして前記第２の単結晶半導体層の前記第１の単結晶半導体層と重ね合わさった部分をエッチングすることを特徴とする半導体基板の製造方法。
【請求項５】
請求項３または請求項４において、
前記第１及び第２の単結晶半導体層と、前記第１及び第２の接合層との間にそれぞれ、窒素を含有する絶縁層が設けられていることを特徴とする半導体基板の製造方法。
【請求項６】
請求項３乃至請求項５のいずれか一において、
前記第１及び第２の接合層として、酸化シリコン層を形成することを特徴とする半導体基板の製造方法。
【請求項７】
請求項６において、
前記酸化シリコン層は、有機シランを原料ガスに用いて化学気相成長法により形成することを特徴とする半導体基板の製造方法。
【請求項８】
請求項７において、
前記有機シランとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、トリメチルシラン（ＴＭＳ：（ＣＨ３）３ＳｉＨ）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、またはトリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）から選ばれた一種を用いることを特徴とする半導体基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の製造方法に関する。特に、絶縁表面を有する基板に単結晶若しくは多結晶の半導体層を接合させた半導体基板に関する。また、その半導体基板を用いた半導体装置に関する。
【背景技術】
【０００２】
単結晶半導体のインゴットを薄くスライスして作製されるシリコンウェハに代わり、絶縁表面に薄い単結晶半導体層を設けたシリコン・オン・インシュレータ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ：ＳＯＩ）と呼ばれる半導体基板を使った集積回路が開発されている。ＳＯＩ基板を使った集積回路は、トランジスタのドレインと基板間における寄生容量を低減し、半導体集積回路の性能を向上させるものとして注目を集めている。
【０００３】
ＳＯＩ基板を製造する方法としては、水素イオン注入剥離法が知られている（例えば、特許文献１参照）。水素イオン注入剥離法は、シリコンウェハ表面に熱酸化法等により酸化膜を形成した後、表面から水素イオンを注入することによって表面から所定の深さに微小気泡層を形成し、該微小気泡層を劈開面とすることで、別のシリコンウェハに薄いシリコン層（ＳＯＩ層）を接合する。さらにＳＯＩ層を剥離する熱処理を行うことに加え、酸化性雰囲気下での熱処理によりＳＯＩ層に酸化膜を形成した後に該酸化膜を除去し、次に１０００乃至１３００℃の還元性雰囲気下で熱処理を行って接合強度を高める必要があるとされている。
【０００４】
ガラス基板上にＳＯＩ層を形成したＳＯＩ基板の一例として、水素イオン注入剥離法を用いて、コーティング膜を有するガラス基板上に、被覆膜を有する単結晶シリコン薄膜を形成したものが知られている（特許文献２参照）。この場合にも、単結晶シリコン片に水素イオンを注入することによって表面から所定の深さに微小気泡層を形成し、ガラス基板と単結晶シリコン片を張り合わせ後に、微小気泡層を劈開面としてシリコン片を剥離することで、ガラス基板上に薄いシリコン層（ＳＯＩ層）を形成している。
【特許文献１】米国特許第６３７２６０９号
【特許文献２】特開２００４−１３４６７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ガラス基板は矩形形状であり、１９９０年初頭における第１世代の３００×４００ｍｍから、２０００年には第４世代となり６８０×８８０ｍｍ若しくは７３０×９２０ｍｍへと大型化している。
【０００６】
一方、半導体基板は、ＣＺ法（チョクラルスキ法）を用いて直径２０ｃｍ〜３０ｃｍのインゴットを形成し、ダイヤモンドブレードなどで０．５ｍｍ〜１．５ｍｍ程度にスライスし、１枚の円形のウェハとする工程で作製され、ウェハサイズは限られていると言える。
【０００７】
シリコンウェハはガラス基板と比較して大型化が困難であるため、シリコンウェハと貼り合わせをするガラス基板が大きくなった場合、一枚のシリコンウェハではガラス基板の全面を覆えなくなる。すると、同一基板上に複数のウェハを貼り付けることになり、一枚のウェハと別の一枚のウェハとの間に間隙または重ね合わせの部分ができてしまう。この部分には活性層を配置できないため、回路設計上制約が生じることとなる。
【０００８】
本発明は以上の問題に鑑み、大型の基板上に複数の単結晶半導体基板から分離した複数の単結晶半導体層を貼り合わせる際に、単結晶半導体層間に形成される間隙を低減させることのできる半導体基板の製造方法、またその方法を用いて製造した半導体基板を提供することを課題とする。
【課題を解決するための手段】
【０００９】
本発明の半導体基板の製造方法の一は、絶縁表面を有する基板上に、複数の単結晶半導体基板から分離した、複数の単結晶半導体層を形成する半導体基板の製造方法において、絶縁表面を有する基板に第１の単結晶半導体基板を接合して、絶縁表面を有する基板上に第１の単結晶半導体層を残存させたまま、第１の単結晶半導体基板を分離し、絶縁表面を有する基板上に設けられた第１の単結晶半導体層の少なくとも一部と重なるように、第２の単結晶半導体基板と、絶縁表面を有する基板とを接合して、絶縁基板上に第２の単結晶半導体層を残存させたまま、第２の単結晶半導体基板を分離することを特徴とする。
【００１０】
また、本発明の半導体基板の製造方法の一において、絶縁表面を有する基板上に複数の単結晶半導体層を設けた後に、当該複数の単結晶半導体層を覆うようにレジストを形成し、絶縁表面を有する基板側からレーザ光を照射してレジストを露光する。ここで、レジストの露光には、単結晶半導体層が単層からなる領域においては透過し、単結晶半導体層が複数層からなる領域においては透過しない、または透過してもレジストを感光するには十分な光強度でない波長のレーザ光を用いることで、レジストを選択的に感光することを特徴としている。
【発明の効果】
【００１１】
本発明の半導体基板の製造方法により、大型の基板上に複数の単結晶半導体基板から分離した複数の単結晶半導体層を貼り合わせる際に、複数の単結晶半導体層間に形成される間隙を低減させた半導体基板を製造することができる。したがって、大型の基板において、活性層が配置されない領域を縮小することができるため、回路設計の自由度を向上させることができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態の記載内容に限定して解釈されるものではない。
（実施の形態１）
【００１３】
本発明に係る半導体基板を図１に示す。図１においてベース基板１０５は絶縁表面を有する基板若しくは絶縁基板であり、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板が適用される。その他に石英ガラス、シリコンウェハのような半導体基板も適用可能である。第１、第２の単結晶半導体層１０６、２０６としては、例えば、単結晶シリコンが適用される。その他に、水素イオン注入剥離法のようにして単結晶半導体基板若しくは多結晶半導体基板から剥離可能であるシリコン、ゲルマニウム、その他、ガリウムヒ素、インジウムリンなどの化合物半導体による結晶性半導体層を適用することもできる。本実施の形態では、単結晶半導体基板として５インチ角のシリコンウェハを使用する。
【００１４】
ベース基板１０５と第１の単結晶半導体層１０６との間、及び、ベース基板１０５と第２の単結晶半導体層２０６との間には、平滑面を有し親水性表面を形成する第１の接合層１０４、第２の接合層２０４が設けられている。この第１の接合層１０４及び第２の接合層２０４としては、酸化シリコン膜が適している。特に原料ガスとして有機シランを用いて化学気相成長法により作製される酸化シリコン膜が好ましい。有機シランとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、トリメチルシラン（ＴＭＳ：（ＣＨ３）３ＳｉＨ）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、またはトリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物から選ばれた一種を用いることができる。
【００１５】
また、図１において、第１の単結晶半導体層１０６と第１の接合層１０４の間、及び第２の単結晶半導体層２０６と第２の接合層２０４との間には、バリア層として、窒素を含有する絶縁層が設けられている。本実施の形態では、窒素を含有する絶縁層として、第１の酸化窒化シリコン層１０１、第２の酸化窒化シリコン層２０１、第１の窒化酸化シリコン層１０２、第２の窒化酸化シリコン層２０２が設けられている。第１の接合層１０４、第２の接合層２０４がベース基板１０５と接合を形成するために設けるのに対し、窒素含有絶縁層は、可動イオンや水分等の不純物が第１の単結晶半導体層１０６及び第２の単結晶半導体層２０６に拡散して汚染されることを防ぐために設けることが好ましい。
【００１６】
なお、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものであって、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ  Ｆｏｒｗａｒｄ  Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、濃度範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、Ｓｉが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであって、ＲＢＳ及びＨＦＳを用いて測定した場合に、濃度範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、Ｓｉが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。但し、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、Ｓｉ及び水素の含有比率が上記の範囲内に含まれるものとする。
【００１７】
図１において、第１の単結晶半導体層１０６と、第２の単結晶半導体層２０６とは、複数の単結晶半導体基板から分離してベース基板１０５上に貼り合わせられており、単結晶半導体層間に存在する間隙を少なくすることができる。
【００１８】
以下、本発明の半導体基板の製造方法の一例について図２乃至図６を参照して説明する。
【００１９】
まず、図２（Ａ）に示すように、第１の単結晶半導体基板１００上に第１の酸化窒化シリコン層１０１及び、第１の窒化酸化シリコン層１０２を、プラズマＣＶＤ装置を用いて５０ｎｍ乃至１００ｎｍの膜厚で成膜する。
【００２０】
次いで、図２（Ｂ）に示すように、イオンドーピング装置を用いて、第１の単結晶半導体基板１００の上面から水素イオンを、１．０×１０１６乃至３．０×１０１６ｉｏｎｓ／ｃｍ２程度照射して、第１の脆化層（イオン注入層）１０３を形成する。イオンの照射はベース基板に転載する単結晶半導体層の厚さを考慮して行われる。当該単結晶半導体層の厚さは５ｎｍ乃至５００ｎｍ、好ましくは１０ｎｍ乃至２００ｎｍの厚さとなるように、イオンの加速電圧を制御する。
【００２１】
本発明の半導体基板の製造方法では、イオンが照射される表面に第１の窒化酸化シリコン層１０２が設けられており、イオンの添加に対する保護膜として機能するため、イオンの添加による第１の単結晶半導体基板１００の表面粗れを防ぐことができる。
【００２２】
次に、図２（Ｃ）に示すように、ベース基板と接合を形成する面に第１の接合層１０４を形成する。第１の接合層１０４としては上述のように有機シランガスを用いて化学気相成長法により作製される酸化シリコン膜が好ましい。その他に、シランガスを用いて化学気相成長法により作製される酸化シリコン膜を適用することもできる。化学気相成長法による成膜では、第１の単結晶半導体基板１００に添加した水素イオンの脱ガスが起こらない温度として、例えば３５０℃以下の成膜温度が適用される。
【００２３】
図３（Ａ）はベース基板１０５と、第１の単結晶半導体基板１００の第１の接合層１０４が形成された面と、を密接させて、この両者を接合させる態様を示す。接合を形成する面は、十分に清浄化しておく。そして、ベース基板１０５と第１の接合層１０４を密着させることにより接合が形成される。この接合はファン・デル・ワールス力が作用しており、ベース基板１０５と第１の単結晶半導体基板１００とに圧力を加えることで水素結合により強固な接合を形成することが可能である。
【００２４】
良好な接合を形成するために、表面を活性化しておいても良い。例えば、接合を形成する面に原子ビーム若しくはイオンビームを照射する。原子ビーム若しくはイオンビームを利用する場合には、アルゴン等の不活性ガス中性原子ビーム若しくは不活性ガスイオンビームを用いることができる。その他に、プラズマ照射若しくはラジカル処理を行う。このような表面処理により２００℃乃至４００℃の温度であっても異種材料間の接合を形成することが容易となる。
【００２５】
ベース基板１０５と第１の単結晶半導体基板１００とを、第１の接合層１０４を介して貼り合わせた後は、加熱処理又は加圧処理を行うことが好ましい。加熱処理又は加圧処理を行うことで接合強度を向上させることが可能となる。加熱処理の温度は、ベース基板１０５の耐熱温度以下であることが好ましい。加圧処理においては、接合面に垂直な方向に圧力が加わるように行い、ベース基板１０５及び第１の単結晶半導体基板１００の耐圧性を考慮して行う。
【００２６】
次いで、図３（Ｂ）に図示するように、熱処理を行い、第１の脆化層１０３を分離面（劈開面）として、第１の単結晶半導体基板１００をベース基板１０５から分離する。熱処理の温度は第１の接合層１０４の成膜温度以上、ベース基板１０５の耐熱温度以下で行うことが好ましい。例えば、４００℃乃至６００℃の熱処理を行うことにより、第１の単結晶半導体基板１００に添加された水素イオンに、微小な空洞の体積変化が起こり、第１の脆化層１０３に沿って分離することが可能となる。第１の接合層１０４はベース基板１０５と接合しているので、ベース基板１０５上には第１の単結晶半導体基板１００と同じ結晶性の第１の単結晶半導体層１０６が残存することとなる。本実施の形態では、６００℃で１時間から２時間の熱処理を行い、第１の単結晶半導体層１０６の膜厚をおよそ２００ｎｍとした。なお、第１の単結晶半導体基板１００を、ベース基板１０５から分離後に再利用することによって、コストの削減をすることができる。
【００２７】
さらに、同様に、第２の単結晶半導体基板２００に、第２の酸化窒化シリコン層２０１、及び、第２の窒化酸化シリコン層２０２を、プラズマＣＶＤ装置を用いて５０乃至１００ｎｍの膜厚でそれぞれ成膜する（図４（Ａ）参照）。第２の単結晶半導体基板２００は、第１の単結晶半導体基板１００と同一の材料でなる基板を用いる。
【００２８】
次いで、イオンドーピング装置を用いて水素イオンを１．０×１０１６乃至３．０×１０１６ｉｏｎｓ／ｃｍ２程度照射し、第２の脆化層２０３を形成する（図４（Ｂ）参照）。イオンの照射は、ベース基板に転載する単結晶半導体層の厚さが第１の単結晶半導体層と同じ厚さとなるように、イオンの加速電圧を制御する。
【００２９】
次いで、上記図２（Ｃ）に示した工程と同様に、ベース基板と接合を形成する面に第２の接合層２０４を形成する（図４（Ｃ））。第２の接合層２０４としては上述のように有機シランガスを用いて化学気相成長法により作製される酸化シリコン膜が好ましい。なお、第２の単結晶半導体基板２００に第２の接合層２０４を形成するまでの工程は、第１の単結晶半導体基板１００に接合層１０４を形成するまでの工程と同時に行っても構わない。
【００３０】
なお、平滑面を有し親水性表面を形成する第１の接合層１０４、及び第２の接合層２０４は５ｎｍ乃至５００ｎｍの厚さで設けられる。この厚さであれば、被成膜表面の表面粗れを平滑化すると共に、当該膜の成長表面の平滑性を確保することが可能である。また、接合する基板との歪みを緩和することができる。
【００３１】
次いで、図５（Ａ）に示すように、第１の単結晶半導体層１０６が形成されたベース基板１０５と、第２の単結晶半導体基板２００とを貼り合わせた後、第１の単結晶半導体基板１００を貼り合わせた場合と同様に、熱処理を行って第２の脆化層２０３を分離面として第２の単結晶半導体基板２００をベース基板１０５から分離して第２の単結晶半導体層２０６を作製する。本実施の形態では、６００℃で１時間から２時間の熱処理を行い、第２の単結晶半導体層２０６の膜厚をおよそ２００ｎｍとした。なお、第２の単結晶半導体基板２００を、ベース基板１０５から分離後に再利用することによって、コストの削減をすることができる。
【００３２】
なお、図５（Ａ）において、第２の単結晶半導体基板２００をベース基板１０５に貼り合わせる際、先に貼り合わせた第１の単結晶半導体層１０６との境目は、少なくとも一部、好ましくは、第１の単結晶半導体層１０６の一辺と第２の単結晶半導体層２０６の一辺とを数μｍから数ｃｍ程度、重ね合わせる。これによって、ベース基板に、複数の単結晶基板を用いて複数の単結晶半導体層を貼り合わせる際に、単結晶半導体層間に形成される間隙を少なくすることができる。貼り合わせる領域の範囲は、第２の単結晶半導体基板２００の大きさや、第２の単結晶半導体基板２００と、ベース基板１０５の接合強度等を考慮して適宜調整すればよい。
【００３３】
なお、複数の第１の単結晶半導体基板１００と、複数の第２の単結晶半導体基板２００とを、ベース基板１０５上に貼り合わせる場合、第１の単結晶半導体基板１００と、第２の単結晶半導体基板２００とを、いわゆる市松模様状に貼り合わせるのが好ましい。
【００３４】
また、第２の単結晶半導体基板２００を重ね合わせる前に、第１の単結晶半導体層１０６の表面を平坦化するために、化学的機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）を行うことが好ましい。また、ＣＭＰ等の物理的研磨手段を用いず、第１の単結晶半導体層１０６の表面にレーザ光を照射して平坦化を行ってもよい。なお、レーザ光を照射する際は、酸素濃度が１０ｐｐｍ以下の窒素雰囲気下で行うことが好ましい。これは、酸素雰囲気下でレーザ光の照射を行うと第１の単結晶半導体層１０６の表面が荒れる恐れがあるからである。
【００３５】
その後、図５（Ｂ）に示すように、第１の単結晶半導体層１０６及び第２の単結晶半導体層２０６上に酸化シリコン層１０７を形成する。酸化シリコン層１０７を形成後、該酸化シリコン層１０７上にレジスト１０８を塗布し、ベース基板１０５側から露光する。
【００３６】
レジストの露光には、膜厚ｄの単結晶半導体層が１層の領域１１１では透過して、単結晶半導体層が複数層の領域１１０では透過しない、または透過してもレジストを感光するには十分な光強度でない波長のレーザ光を用いる。具体的には、照射するレーザ光の波長をλ、単結晶半導体層の消光係数をｋとしたときに、単結晶半導体層の膜厚ｄと、レーザ光の侵入長（侵入深さ、又はスキンデプスとも表記される）δが、ｄ≦δ＜５ｄ（但しδ＝λ／４πｋ）、好ましくは、ｄ≦δ＜２ｄ（但しδ＝λ／４πｋ）を満たすレーザ光を選択すればよい。
【００３７】
光の侵入長が上記の範囲内にあるレーザ光を用いると、単結晶半導体層が単層の領域１１１においては、単結晶半導体層を透過してレジスト１０８を感光する。一方、単結晶半導体層が複数層（すなわち単結晶半導体層の膜厚が２ｄ以上）の領域１１０においては、レーザ光は透過しない、または透過してもレジスト１０８を感光するには十分な光強度でないため、レジスト１０８は感光しない。従って、レジスト１０８をセルフアラインでパターニングすることができる。
【００３８】
また、レジストの露光に用いるレーザ光は、単結晶半導体層を１層透過した後の光強度と、単結晶半導体層を２層透過した光強度の差が、２０％以上、好ましくは５０％以上となる波長を有するレーザ光であってもよい。このようなレーザ光をレジストの露光に用いると、照射するレーザ光の光強度を適宜調整することで、単結晶半導体層の層数によって、レジストの感光と非感光を制御することができ、レジストをセルフアラインでパターニングすることができる。
【００３９】
なお、単結晶半導体層にレーザ光を照射し、単結晶半導体層の深さ方向に距離ｚだけ進んだ場合の光強度Ｉは、ランベルトの法則に従い、式（１）
Ｉ＝Ｉ（０）・ｅｘｐ（−αｚ）・・・（１）
で表される。ここで、Ｉ（０）は照射光強度を表す。また、αは光吸収係数を示し、α＝４πｋ／λで求められる。膜厚ｄの単結晶半導体層を透過した光の強度Ｉ１は、式（２）
Ｉ１＝Ｉ（０）・ｅｘｐ（−α・ｄ）・・・（２）
で示される。また、膜厚ｄの単結晶半導体層を２層透過した光の強度Ｉ２は、式（３）
Ｉ２＝Ｉ（０）・ｅｘｐ（−α・２ｄ）・・・（３）
で示される。
【００４０】
したがって、単層の単結晶半導体層を透過した光の強度と、２層以上を透過した光の強度の差が、２０％以上とするには、式（４）
ｅｘｐ（−α・ｄ）／ｅｘｐ（−α・２ｄ）≧１．２（但しα＝４πｋ／λ）・・・（４）
を満たす波長λのレーザ光を選択すれば良い。また、５０％以上とするには、式（５）
ｅｘｐ（−α・ｄ）／ｅｘｐ（−α・２ｄ）≧１．５（但しα＝４πｋ／λ）・・・（５）
を満たす波長λのレーザ光を選択すればよい。
【００４１】
レーザ光源としては、上記の波長を発振する光源であれば特に制限はなく、例えば、Ｎｄ：ＹＶＯ４レーザ、または、Ｎｄ：ＹＦＬレーザ等のパルス発振するレーザ装置（パルスレーザ）や、Ａｒ等のガスレーザ、または、Ｎｄ：ＹＡＧレーザ等の連続発振するレーザ装置（ＣＷレーザ）等を用いることができる。また、光源はレーザ装置に限らず、例えば、水銀ランプやメタルハライドランプ等を用いても良い。
【００４２】
本実施の形態では、単結晶半導体層として単結晶シリコン層が形成されている。表１に代表的な波長における単結晶シリコンの消光係数ｋＳｉ、及び、光の侵入長δＳｉを示す。また、図７に、表１に示した単結晶シリコンにおける波長（ｎｍ）と光の侵入長（ｎｍ）の関係をグラフにして示す。図７において、縦軸は単結晶シリコン層への光の侵入長（ｎｍ）を、横軸は光の波長（ｎｍ）をそれぞれ示す。
【００４３】
【表１】
0005486779.tif 000002
【００４４】
本実施の形態では、レジスト１０８を、波長５３２ｎｍのＮｄ：ＹＶＯ４レーザの第２高調波によって露光する。本実施の形態において、単結晶半導体層は、膜厚２００ｎｍで形成されているため、表１、及び図７より、ｄ≦δ＜５ｄ（但しδ＝λ／４πｋ）を満たす。また、５３２ｎｍにおける消光係数ｋＳｉは、概略０．０４４であるため、ｅｘｐ（−α・ｄ）／ｅｘｐ（−α・２ｄ）の値は１．２となる。したがって、波長５３２ｎｍのレーザ光を照射することでレジスト１０８をセルフアラインでパターニングすることができる。
【００４５】
次いで、図５（Ｃ）に示すように、パターニングしたレジストをマスクとして、重ね合わせの部分の酸化シリコン層１０７を、フッ酸を用いてエッチングし、さらに第２の酸化窒化シリコン層２０１をエッチングストッパーとして、上記重ね合わせ部分の第２の単結晶半導体層２０６をドライエッチングすることができる。なお、酸化シリコン層１０７は、レジスト１０８から単結晶半導体層への汚染を防ぐために形成するものであり、酸化シリコン層に代えて窒化シリコン層等を形成しても良い。
【００４６】
レジスト１０８を除去した後、図６（Ａ）に示すように、重ね合わせ部分の第２の酸化窒化シリコン層２０１、第２の窒化酸化シリコン層２０２、第２の接合層２０４を、フッ酸を用いてエッチングする。
【００４７】
次いで、６００℃程度の熱処理を行い、ベース基板として用いたガラス基板の膨張を利用して、第２の接合層２０４のうち、ベース基板１０５から遊離した領域をベース基板１０５に接着して、重ね合わせ部分の第１の単結晶半導体層１０６と、第２の単結晶半導体層２０６とをつなげ合わせる（図６（Ｂ））。なお、第１の単結晶半導体層１０６と、第２の単結晶半導体層２０６とをつなげ合わせた後は、加圧処理を行うことが好ましい。また、第１及び第２の単結晶半導体層の表面を平坦化するために、ＣＭＰを行ってもよい。また、ＣＭＰ等の物理的研磨手段を用いず、単結晶半導体層の表面にレーザ光を照射して平坦化を行ってもよい。このようにして本発明の半導体基板を作製することができる。
【００４８】
本発明の半導体基板の製造方法によって、単結晶半導体基板を貼り合わせるベース基板として、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスの如き無アルカリガラスと呼ばれる電子工業用に使われる各種ガラス基板を適用することが可能となる。すなわち、一辺が１メートルを超える基板上に単結晶半導体層を形成することができる。これによって、大面積基板を使って液晶ディスプレイのような表示装置のみならず、半導体集積回路を製造することができる。
【００４９】
また、本発明の半導体基板の製造方法は、大型の基板に、複数の単結晶半導体基板からなる複数の単結晶半導体層を貼り合わせる場合に、単結晶半導体層間に形成される間隙を低減することができる。したがって、ガラス基板の概略全面において、移動度の高い単結晶半導体層を得ることができるため、回路設計上の自由度が向上する。
【００５０】
（実施の形態２）
本実施の形態では、上記実施の形態と異なる構成の半導体基板の製造方法の一例について、図面を用いて説明する。なお、上記実施の形態１と重複する構成は、簡略化及び一部省略して説明する。
【００５１】
本実施の形態に係る半導体基板の製造方法の一例に関して、図８乃至図１０を用いて説明する。
【００５２】
まず、実施の形態１で図２、図３を用いて説明した作製工程と同様に、第１の単結晶半導体基板１００上に、第１の酸化窒化シリコン層１０１及び、第２の窒化酸化シリコン層１０２を、プラズマＣＶＤ装置を用いて５０ｎｍ乃至１００ｎｍの膜厚で成膜する。次いで、イオンドーピング装置を用いて、第１の単結晶半導体基板１００の上面から水素イオンを、１．０×１０１６乃至３．０×１０１６ｉｏｎｓ／ｃｍ２程度照射して、第１の脆化層を形成する。
【００５３】
次いで、ベース基板と接合を形成する面に第１の接合層１０４を形成する。第１の接合層１０４としては上述のように有機シランガスを用いて化学気相成長法により作製される酸化シリコン膜が好ましい。
【００５４】
次いで、ベース基板１０５と、第１の単結晶半導体基板１００とを貼り合わせた後、熱処理を行って第１の脆化層１０３を分離面として第１の単結晶半導体基板１００をベース基板１０５から分離して第１の単結晶半導体層１０６を作製する。なお、ベース基板１０５上に第１の単結晶半導体層１０６を形成するまでの工程は、実施の形態１で説明した工程に準じるため、説明は一部省略している。
【００５５】
次に、図８（Ａ）に示すように、第２の単結晶半導体基板４００上に、絶縁層４０１を形成し、絶縁層４０１上に剥離層４０２を形成する。絶縁層４０１としては、スパッタリング法やプラズマＣＶＤ法、塗布法、印刷法等により、無機化合物を用いて形成する。無機化合物の代表例としては、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等がある。本実施の形態では絶縁層４０１として酸化シリコン膜を形成する。
【００５６】
剥離層４０２としては、スパッタリング法やプラズマＣＶＤ法、塗布法、印刷法等により、タングステン、モリブデン、チタン、タンタル、ニオブ、ニッケル、コバルト、ジルコニウム、亜鉛、ルテニウム、ロジウム、パラジウム、オスミウム、イリジウム、及び珪素の中から選択された元素、又は元素を主成分とする合金材料、又は元素を主成分とする化合物材料からなる層を、単層または複数の層を積層させて形成する。珪素を含む層の結晶構造は、非晶質、微結晶、多結晶のいずれの場合でもよい。ここでは、塗布法は、溶液を被処理物上に吐出させて成層する方法であり、例えばスピンコーティング法や液滴吐出法を含む。また、液滴吐出法とは微粒子を含む組成物の液滴を微細な孔から吐出して所定の形状のパターンを形成する方法である。
【００５７】
剥離層４０２が単層構造の場合、好ましくは、タングステン、モリブデン、又はタングステンとモリブデンの混合物を含む層を形成する。又は、タングステンの酸化物若しくは酸化窒化物を含む層、モリブデンの酸化物若しくは酸化窒化物を含む層、又はタングステンとモリブデンの混合物の酸化物若しくは酸化窒化物を含む層を形成する。なお、タングステンとモリブデンの混合物とは、例えば、タングステンとモリブデンの合金に相当する。
【００５８】
剥離層４０２が積層構造の場合、好ましくは、１層目として金属層を形成し、２層目として金属酸化物層を形成する。例えば、１層目としてタングステン、モリブデン、又はタングステンとモリブデンの混合物を含む層を形成し、２層目として、タングステン、モリブデン、又はタングステンとモリブデンの混合物の酸化物、タングステン、モリブデン、又はタングステンとモリブデンの混合物の窒化物、タングステン、モリブデン、又はタングステンとモリブデンの混合物の酸化窒化物、又はタングステン、モリブデン、又はタングステンとモリブデンの混合物の窒化酸化物を含む層を形成する。
【００５９】
剥離層４０２として、１層目として金属層、２層目として金属酸化物層の積層構造を形成する場合、金属層としてタングステンを含む層を形成し、その上層に酸化物で形成される絶縁層を形成することで、タングステンを含む層と絶縁層との界面に、金属酸化物層としてタングステンの酸化物を含む層が形成されることを活用してもよい。さらには、金属層の表面を、熱酸化処理、酸素プラズマ処理、オゾン水等の酸化力の強い溶液での処理等を行って金属酸化物層を形成してもよい。
【００６０】
さらには、剥離層４０２として、１層目として金属層、２層目として金属窒化物層、金属酸化窒化物層を形成してもよい。例えば、１層目としてタングステンを含む層を形成した後、２層目として、窒化タングステン層、酸化窒化タングステン層を形成すればよい。
【００６１】
その後、図８（Ｂ）に示すように、第２の単結晶半導体基板４００に、イオンドーピング装置を用いて水素イオンを１．０×１０１６乃至３．０×１０１６ｉｏｎｓ／ｃｍ２程度照射し、第２の脆化層４０３を形成する。
【００６２】
次に、剥離層４０２上に可撓性基板４１０を設ける（図８（Ｃ）参照）。可撓性基板４１０及び剥離層４０２を熱圧着することにより、剥離層４０２に可撓性基板４１０を固着させることができる。また、剥離層４０２に接着材（図示しない）を用いて可撓性基板４１０を固着することができる。または、剥離層４０２上に接合層として機能する絶縁層を形成し、熱処理によって接合してもよい。可撓性基板としては、作製工程における処理温度に耐えうる耐熱性を有することが好ましく、例えば、可撓性を有するガラス基板、可撓性を有する金属フィルム等を用いることができる。
【００６３】
次いで、熱処理を行い、第２の脆化層４０３を分離面として、第２の単結晶半導体基板４００を可撓性基板４１０から分離する。熱処理の温度は、可撓性基板４１０と剥離層４０２の圧着温度以上、可撓性基板４１０の耐熱温度以下とする。剥離層４０２は可撓性基板４１０と接合しているので、可撓性基板４１０上には第２の単結晶半導体基板４００と同じ結晶性の第２の単結晶半導体層４０４が残存することとなる。本実施の形態では、第２の単結晶半導体層４０４の膜厚をおよそ２００ｎｍとした。なお、第２の単結晶半導体基板４００を、可撓性基板４１０から分離後に再利用することによって、コストの削減をすることができる。
【００６４】
なお、第２の単結晶半導体層４０４を形成後は、第２の単結晶半導体層４０４の表面を平坦化することが好ましい。平坦化方法としては、ＣＭＰを用いることができる。または、第２の単結晶半導体層４０４の表面にレーザ光を照射し、表面を溶融して平坦化することができる。
【００６５】
その後、第２の単結晶半導体層４０４上に、第２の酸化窒化シリコン層４０５及び、第２の窒化酸化シリコン層４０６を、プラズマＣＶＤ装置を用いて５０ｎｍ乃至１００ｎｍの膜厚で成膜する。次いで、第２の窒化酸化シリコン層４０６上に、第２の接合層４０７を成膜する（図８（Ｄ）参照）。第２の接合層４０７としては有機シランガスを用いて化学気相成長法により作製される酸化シリコン膜が好ましい。その他に、シランガスを用いて化学気相成長法により作製される酸化シリコン膜を適用することもできる。
【００６６】
次いで、図９（Ａ）に示すように、第２の接合層４０７を介して、ベース基板１０５と、可撓性基板４１０とを貼り合わせる。接合を形成する面は、十分に清浄化しておく。そして、ベース基板１０５と第２の接合層４０７を密着させることにより接合が形成される。この接合はファン・デル・ワールス力が作用しており、ベース基板１０５と可撓性基板４１０とを圧接することで水素結合により強固な接合を形成することが可能である。
【００６７】
また、ベース基板１０５と可撓性基板４１０とを、第２の接合層４０７を介して貼り合わせた後は、接合強度を強化するために、加熱処理又は加圧処理を行うことが好ましい。加熱処理の温度は、可撓性基板４１０、及び、ベース基板１０５の耐熱温度以下であることが好ましい。加圧処理においては、接合面に垂直な方向に圧力が加わるように行い、ベース基板１０５及び可撓性基板４１０の耐圧性を考慮して行う。
【００６８】
なお、可撓性基板４１０をベース基板１０５に貼り合わせる際には、可撓性基板４１０に形成された第２の単結晶半導体層４０４と、先に貼り合わせた第１の単結晶半導体層１０６との境目は、少なくとも一部、好ましくは、第１の単結晶半導体層１０６の一辺と第２の単結晶半導体層４０４の一辺とを数μｍから数ｃｍ程度、重ね合わせる。これによって、ベース基板に複数の単結晶基板を用いて、複数の単結晶半導体層を貼り合わせる際に、単結晶半導体層の間に形成される間隙を少なくすることができる。貼り合わせる領域の範囲は、単結晶半導体層の大きさや、可撓性基板４１０と、ベース基板１０５の接合強度等を考慮して適宜調整すればよい。なお、第１の単結晶半導体基板１００と、可撓性基板４１０をそれぞれ複数枚、ベース基板１０５上に貼り合わせる場合、第１の単結晶半導体基板１００と、可撓性基板４１０とを、いわゆる市松模様状に貼り合わせるのが好ましい。
【００６９】
次に、ベース基板１０５から剥離層４０２を界面として、可撓性基板４１０を物理的手段により剥離する。または、剥離層４０２をエッチングによって除去し、ベース基板１０５から、可撓性基板４１０を剥離する。ここでは、剥離層４０２及び絶縁層４０１の界面、剥離層４０２の内部、または可撓性基板４１０及び剥離層４０２の界面のいずれかで剥離が生じ、ベース基板１０５から可撓性基板４１０を剥離することができる。なお、剥離層４０２においてベース基板１０５から可撓性基板４１０を剥離する前に、剥離を容易に行うためにきっかけをつくってもよい。本実施の形態では、剥離層４０２をエッチングによって除去する。
【００７０】
その後、図９（Ｂ）に示すように、第１の単結晶半導体層１０６、絶縁層４０１、及び第２の単結晶半導体層４０４上に酸化シリコン層４１１を形成する。酸化シリコン層４１１を形成後、該酸化シリコン層４１１上にレジスト４１２を塗布し、ベース基板１０５側から露光する。
【００７１】
レジストの露光には、実施の形態１に示した方法と同様に、単結晶半導体層が１層の領域４１３では透過して、単結晶半導体層が複数層の領域４１４では透過しない、または透過してもレジストを感光するには十分な光強度でない波長のレーザ光を用いる。これによって、レジスト４１２をセルフアラインでパターニングすることができる。
【００７２】
次いで、図９（Ｃ）に示すように、パターニングしたレジストをマスクとして、重ね合わせの部分の酸化シリコン層４１１、及び絶縁層４０１を、フッ酸を用いてエッチングし、さらに第２の酸化窒化シリコン層４０５をエッチングストッパーとして、上記重ね合わせ部分の第２の単結晶半導体層４０４をドライエッチングする。なお、酸化シリコン層４１１は、レジスト４１２から単結晶半導体層への汚染を防ぐために形成するものであって、膜質は酸化シリコンに限定するものではないが、絶縁層４０１と同じであることが好ましい。
【００７３】
レジスト４１２を除去した後、図１０（Ａ）に示すように、重ね合わせ部分の第２の酸化窒化シリコン層４０５、第２の窒化酸化シリコン層４０６、第２の接合層４０７を、フッ酸を用いてエッチングする。
【００７４】
次いで、６００℃程度の熱処理を行い、ベース基板として用いたガラス基板の膨張を利用して、接合層４０７のうち、ベース基板１０５から遊離した領域をベース基板１０５に接着して、重ね合わせ部分の第１の単結晶半導体層１０６と、第２の単結晶半導体層４０４とをつなげ合わせる（図１０（Ｂ））。なお、第１の単結晶半導体層１０６と、第２の単結晶半導体層４０４とをつなげ合わせた後は、加圧処理を行うことが好ましい。また、第１及び第２の単結晶半導体層の表面を平坦化するために、ＣＭＰを行ってもよい。また、ＣＭＰ等の物理的研磨手段を用いず、第１及び第２の単結晶半導体層の表面にレーザ光を照射して平坦化を行ってもよい。
【００７５】
以上の工程によって本発明の半導体基板を作製することができる。
【００７６】
本発明の半導体基板の製造方法によって、半導体基板を貼り合わせるベース基板として、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスの如き無アルカリガラスと呼ばれる電子工業用に使われる各種ガラス基板を適用することが可能となる。すなわち、一辺が１メートルを超える基板上に単結晶半導体層を形成することができる。これによって、大面積基板を使って液晶ディスプレイのような表示装置のみならず、半導体集積回路を製造することができる。
【００７７】
また、本実施の形態においては、ベース基板上に形成された第１の単結晶半導体層に、第２の単結晶半導体層を重ねる際に、第２の単結晶半導体層を可撓性基板に転載してから貼り合わせているため、第１の単結晶半導体層１０６を含む積層構造の側面に沿うように、可撓性基板４１０を配置することができる。したがって、第１の単結晶半導体層上に第２の単結晶基板を重ねる場合と比較して、接合層４０７のうちベース基板１０５から遊離した領域を狭くすることができるため、第１の単結晶半導体層１０６及び第２の単結晶半導体層４０４の間に形成される間隙をより少なくすることができる。
【００７８】
また、本発明の半導体基板の製造方法は、大型のガラス基板に、複数の単結晶基板から複数の単結晶半導体層を分離して貼り合わせる場合に、単結晶半導体層間に形成される間隙を少なくすることができる。したがって、ガラス基板の概略全面において、活性層として用いた素子の移動度が高い単結晶半導体層を得ることができるため、回路設計上の自由度が向上する。
【００７９】
なお、本実施の形態は、他の実施の形態と自由に組み合わせて行うことができる。
【００８０】
（実施の形態３）
本実施の形態では、上記実施の形態の１または２の製造方法によって製造した半導体基板を用いた半導体装置について図１１と図１２を参照して説明する。
【００８１】
図１１（Ａ）に示すように、第１及び第２の接合層１０４、２０４を介してベース基板の上面には、上記実施の形態で示した方法によって形成した第１及び第２の単結晶半導体層１０６、２０６が形成されている。単結晶半導体層の膜厚は５ｎｍ乃至５００ｎｍとするのが好ましく、１０ｎｍ乃至２００ｎｍの厚さとするのがより好ましい。単結晶半導体層にはしきい値電圧を制御するために、硼素、アルミニウム、ガリウムなどのｐ型不純物を添加してもよい。例えば、ｐ型不純物として硼素を５×１０１７ｃｍ−３以上１×１０１８ｃｍ−３以下の濃度で添加されていても良い。ベース基板１０５にはバリア層として第１及び第２の窒化酸化シリコン層１０２、２０２と、第１及び第２の酸化窒化シリコン層１０１、２０１とが積層形成されている。ベース基板１０５にバリア層を設けることで、第１及び第２の単結晶半導体層１０６、２０６の汚染を防ぐことができる。なお、窒化酸化シリコン層に換えて、窒化シリコン層、窒化アルミニウム層、窒化酸化アルミニウム層を適用しても良い。
【００８２】
図１１（Ｂ）に示すように、第１、第２の単結晶半導体層１０６、２０６をそれぞれエッチングして、半導体素子の配置に合わせて島状に分離した単結晶半導体層１２０を形成する。
【００８３】
次いで、図１１（Ｃ）に示すように、単結晶半導体層１２０上に、ゲート絶縁層１２１、ゲート電極１２２、サイドウオール絶縁層１２３を形成し、第１不純物領域１２４、第２不純物領域１２５を形成する。絶縁層１２６は窒化シリコンで形成し、ゲート電極１２２をエッチングするときのハードマスクとして用いる。
【００８４】
次に、図１１（Ｄ）に示すように、層間絶縁層１２７を形成する。層間絶縁層１２７はＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃｏｎ  Ｇｌａｓｓ）膜を成膜するか、ポリイミドに代表される有機樹脂を塗布して形成する。層間絶縁層１２７にはコンタクトホール１２８を形成する。コンタクトホール１２８は、サイドウオール絶縁層１２３を利用してセルフアラインコンタクトの構成となっている。
【００８５】
その後、図１２で示すように、コンタクトホール１２８に合わせて配線１２９を形成し、配線１２９を覆うように、絶縁層１３０を形成する。配線１２９はアルミニウム若しくはアルミニウム合金で形成し、上層と下層にはバリアメタルとしてモリブデン、クロム、チタンなどの金属膜で形成する。
【００８６】
このように、ベース基板１０５に接合された第１及び第２の単結晶半導体層１０６、２０６を用いて電界効果トランジスタを作製することができる。本形態に係る単結晶半導体層は、結晶方位が一定の単結晶半導体であるため、均一で高性能な電界効果トランジスタを得ることができる。すなわち、閾値電圧や移動度などトランジスタ特性として重要な特性値の不均一性を抑制し、高移動度などの高性能化を達成することができる。
【００８７】
（実施の形態４）
本実施の形態では、本発明の半導体基板を用いて作製した半導体装置の一例を示す。
【００８８】
図１３は半導体装置の一例として、マイクロプロセッサ５００を示す。このマイクロプロセッサ５００は、上記したように本発明に係る半導体基板により製造されるものである。このマイクロプロセッサ５００は、演算回路５０１（Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ。ＡＬＵともいう。）、演算回路制御部５０２（ＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ）、命令解析部５０３（Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ）、割り込み制御部５０４（Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部５０５（Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ５０６（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部５０７（Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース５０８（Ｂｕｓ  Ｉ／Ｆ）、読み出し専用メモリ５０９、及びメモリインターフェース５１０（ＲＯＭ  Ｉ／Ｆ）を有している。
【００８９】
バスインターフェース５０８を介してマイクロプロセッサ５００に入力された命令は、命令解析部５０３に入力され、デコードされた後、演算回路制御部５０２、割り込み制御部５０４、レジスタ制御部５０７、タイミング制御部５０５に入力される。演算回路制御部５０２、割り込み制御部５０４、レジスタ制御部５０７、タイミング制御部５０５は、デコードされた命令に基づき各種制御を行う。具体的に演算回路制御部５０２は、演算回路５０１の動作を制御するための信号を生成する。また、割り込み制御部５０４は、マイクロプロセッサ５００のプログラム実行中に、外部の入出力装置や周辺回路からの割り込み要求を、その優先度やマスク状態から判断して処理する。レジスタ制御部５０７は、レジスタ５０６のアドレスを生成し、マイクロプロセッサ５００の状態に応じてレジスタ５０６の読み出しや書き込みを行う。タイミング制御部５０５は、演算回路５０１、演算回路制御部５０２、命令解析部５０３、割り込み制御部５０４、レジスタ制御部５０７の動作のタイミングを制御する信号を生成する。例えばタイミング制御部５０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。なお、図１３に示すマイクロプロセッサ５００は、その構成を簡略化して示した一例にすぎず、実際にはその用途によって多種多様な構成を備えることができる。
【００９０】
このようなマイクロプロセッサ５００は、絶縁表面を有する基板若しくは絶縁基板上に接合された結晶方位が一定の半導体層（単結晶半導体層）によって集積回路が形成されているので、処理速度の高速化のみならず低消費電力化を図ることができる。
【００９１】
次に、非接触でデータの送受信を行うことのできる演算機能を備えた半導体装置の一例について図１４を参照して説明する。図１４は無線通信により外部装置と信号の送受信を行って動作するコンピュータ（以下、「ＲＦＣＰＵ」という）の一例を示す。ＲＦＣＰＵ６１１は、アナログ回路部６１２とデジタル回路部６１３を有している。アナログ回路部６１２として、共振容量を有する共振回路６１４、整流回路６１５、定電圧回路６１６、リセット回路６１７、発振回路６１８、復調回路６１９と、変調回路６２０を有している。デジタル回路部６１３は、ＲＦインターフェース６２１、制御レジスタ６２２、クロックコントローラ６２３、インターフェース６２４、中央処理ユニット６２５、ランダムアクセスメモリ６２６、読み出し専用メモリ６２７を有している。
【００９２】
このような構成のＲＦＣＰＵ６１１の動作は概略以下の通りである。アンテナ６２８が受信した信号は共振回路６１４により誘導起電力を生じる。誘導起電力は、整流回路６１５を経て容量部６２９に充電される。この容量部６２９はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。容量部６２９はＲＦＣＰＵ６１１と一体形成されている必要はなく、別部品としてＲＦＣＰＵ６１１を構成する絶縁表面を有する基板に取り付けられていれば良い。
【００９３】
リセット回路６１７は、デジタル回路部６１３をリセットし初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路６１８は、定電圧回路６１６により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。ローパスフィルタで形成される復調回路６１９は、例えば振幅変調（ＡＳＫ）方式の受信信号の振幅の変動を二値化する。変調回路６２０は、送信データを振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信する。変調回路６２０は、共振回路６１４の共振点を変化させることで通信信号の振幅を変化させている。クロックコントローラ６２３は、電源電圧又は中央処理ユニット６２５における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路６３０が行っている。
【００９４】
アンテナ６２８からＲＦＣＰＵ６１１に入力された信号は復調回路６１９で復調された後、ＲＦインターフェース６２１で制御コマンドやデータなどに分解される。制御コマンドは制御レジスタ６２２に格納される。制御コマンドには、読み出し専用メモリ６２７に記憶されているデータの読み出し、ランダムアクセスメモリ６２６へのデータの書き込み、中央処理ユニット６２５への演算命令などが含まれている。中央処理ユニット６２５は、インターフェース６２４を介して読み出し専用メモリ６２７、ランダムアクセスメモリ６２６、制御レジスタ６２２にアクセスする。インターフェース６２４は、中央処理ユニット６２５が要求するアドレスより、読み出し専用メモリ６２７、ランダムアクセスメモリ６２６、制御レジスタ６２２のいずれかに対するアクセス信号を生成する機能を有している。
【００９５】
中央処理ユニット６２５の演算方式は、読み出し専用メモリ６２７にＯＳ（オペレーティングシステム）を記憶させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の処理を行い、残りの演算を、プログラムを使って中央処理ユニット６２５が実行する方式を適用することができる。
【００９６】
このようなＲＦＣＰＵ６１１は、絶縁表面を有する基板若しくは絶縁基板上に接合された結晶方位が一定の半導体層（単結晶半導体層）によって集積回路が形成されているので、処理速度の高速化のみならず低消費電力化を図ることができる。それにより、電力を供給する容量部６２９を小型化しても長時間の動作を保証することができる。
【００９７】
また、本発明の製造方法によって作製される単結晶半導体層は、表示パネルを製造するマザーガラスと呼ばれる大型のガラス基板に接合することもできる。図１５はベース基板７００としてマザーガラスに単結晶半導体層を接合する場合を示す。本発明の半導体基板の製造方法は、基板が大型化しても、ベース基板の概略全面において、単結晶半導体層を得ることができる。なお、マザーガラスからは複数の表示パネルを切り出すため、単結晶半導体層７０１は、表示パネル７０２の形成領域に合わせて接合することが好ましい。表示パネル７０２には、走査線駆動回路領域７０３、信号線駆動回路領域７０４、画素形成領域７０５があり、これらの領域が含まれるように単結晶半導体層７０１をベース基板７００（マザーガラス）に接合する。
【００９８】
図１６は単結晶半導体層７０１により画素トランジスタが形成される表示パネルの画素の一例を示す。図１６（Ａ）は画素の平面図を示し、単結晶半導体層７０１にゲート配線７０６が交差し、ソース配線７０７、画素電極７０８が接続する画素を示す。図１６（Ａ）に示すＪ−Ｋ切断線に対応する断面図が図１６（Ｂ）に示されている。
【００９９】
図１６（Ｂ）において、ベース基板７００にはバリア層７１１として窒化シリコン層と酸化シリコン層が積層されている。単結晶半導体層７０１は接合層７１０によってバリア層７１１と接合している。絶縁層７１２上に画素電極７０８が設けられている。単結晶半導体層７０１とソース配線７０７を接続するコンタクトホールには絶縁層７１２をエッチングして凹段差が生じるのでそこを埋めるように柱状スペーサ７１３が設けられている。対向基板７１４には対向電極７１５が形成され、柱状スペーサ７１３によって形成される空隙に液晶層７１６が形成されている。
【０１００】
このように、表示パネルを製造するマザーガラスにも単結晶半導体層を形成しトランジスタを形成することが可能である。単結晶半導体層で形成されるトランジスタは、アモルファスシリコントランジスタよりも電流駆動能力など全ての動作特性が優れているので、トランジスタのサイズを小型化することができる。それにより、表示パネルにおける画素部の開口率を向上させることができる。また、図１３及び図１４で説明したようなマイクロプロセッサやＲＦＣＰＵも形成することができるので、表示パネル内にコンピュータの機能搭載することもできる。また非接触でデータの入出力を可能としたディスプレイを作製することもできる。
【図面の簡単な説明】
【０１０１】
【図１】本発明の半導体基板の構成を示す断面図。
【図２】本発明の半導体基板の製造方法を説明する断面図。
【図３】本発明の半導体基板の製造方法を説明する断面図。
【図４】本発明の半導体基板の製造方法を説明する断面図。
【図５】本発明の半導体基板の製造方法を説明する断面図。
【図６】本発明の半導体基板の製造方法を説明する断面図。
【図７】単結晶シリコンにおける、光の侵入長と波長の関係を示した図。
【図８】本発明の半導体基板の製造方法を説明する断面図。
【図９】本発明の半導体基板の製造方法を説明する断面図。
【図１０】本発明の半導体基板の製造方法を説明する断面図。
【図１１】本発明の半導体基板を用いた半導体装置の製造方法を説明する断面図。
【図１２】本発明の半導体基板を用いた半導体装置の製造方法を説明する断面図。
【図１３】本発明の半導体基板により得られるマイクロプロセッサの構成を示すブロック図。
【図１４】本発明の半導体基板により得られるＲＦＣＰＵの構成を示すブロック図。
【図１５】表示パネル製造用のマザーガラスに単結晶半導体層を接合する場合を例示する平面図。
【図１６】本発明の半導体基板により画素トランジスタが構成されている表示パネルの一例を示す図。
【符号の説明】
【０１０２】
１００    単結晶半導体基板
１０１    酸化窒化シリコン層
１０２    窒化酸化シリコン層
１０３    脆化層
１０４    接合層
１０５    ベース基板
１０６    単結晶半導体層
１０７    酸化シリコン層
１０８    レジスト
１１０    領域
１１１    領域
１２０    単結晶半導体層
１２１    ゲート絶縁層
１２２    ゲート電極
１２３    サイドウオール絶縁層
１２４    不純物領域
１２５    不純物領域
１２６    絶縁層
１２７    層間絶縁層
１２８    コンタクトホール
１２９    配線
１３０    絶縁層
２００    単結晶半導体基板
２０１    酸化窒化シリコン層
２０２    窒化酸化シリコン層
２０３    脆化層
２０４    接合層
２０５    酸化窒化シリコン膜
２０６    単結晶半導体層
４００    単結晶半導体基板
４０１    絶縁層
４０２    剥離層
４０３    脆化層
４０４    単結晶半導体層
４０５    酸化窒化シリコン層
４０６    窒化酸化シリコン層
４０７    接合層
４１０    可撓性基板
４１１    酸化シリコン層
４１２    レジスト
４１３    領域
４１４    領域
５００    マイクロプロセッサ
５０１    演算回路
５０２    演算回路制御部
５０３    命令解析部
５０４    制御部
５０５    タイミング制御部
５０６    レジスタ
５０７    レジスタ制御部
５０８    バスインターフェース
５０９    専用メモリ
５１０    メモリインターフェース
６１１    ＲＦＣＰＵ
６１２    アナログ回路部
６１３    デジタル回路部
６１４    共振回路
６１５    整流回路
６１６    定電圧回路
６１７    リセット回路
６１８    発振回路
６１９    復調回路
６２０    変調回路
６２１    ＲＦインターフェース
６２２    制御レジスタ
６２３    クロックコントローラ
６２４    インターフェース
６２５    中央処理ユニット
６２６    ランダムアクセスメモリ
６２７    専用メモリ
６２８    アンテナ
６２９    容量部
６３０    電源管理回路
７００    ベース基板
７０１    単結晶半導体層
７０２    表示パネル
７０３    走査線駆動回路領域
７０４    信号線駆動回路領域
７０５    画素形成領域
７０６    ゲート配線
７０７    ソース配線
７０８    画素電極
７１０    接合層
７１１    バリア層
７１２    絶縁層
７１３    柱状スペーサ
７１４    対向基板
７１５    対向電極
７１６    液晶層
【図１】
0005486779.tif 000003
【図２】
0005486779.tif 000004
【図３】
0005486779.tif 000005
【図４】
0005486779.tif 000006
【図５】
0005486779.tif 000007
【図６】
0005486779.tif 000008
【図７】
0005486779.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
0005486779.tif 000014
【図１３】
0005486779.tif 000015
【図１４】
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【図１５】
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【図１６】
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