(57)【特許請求の範囲】
【請求項１】
第１導電型のドリフト層（２）を有する半導体基板（１）と、
前記ドリフト層（２）内における該ドリフト層（２）の表層部において、一方向を長手方向として形成された第２導電型のコレクタ領域（４）と、
前記ドリフト層（２）の内における該ドリフト層（２）の表層部において、前記コレクタ領域（４）と平行な直線状の部分を有する第２導電型のチャネル層（６）と、
前記チャネル層（６）内における該チャネル層（６）の表層部において、該チャネル層（６）の終端部よりも内側で終端するように形成され、前記コレクタ領域（４）の長手方向と同方向を長手方向とする直線状の部分を有する第１導電型のエミッタ領域（７）と、
前記チャネル層（６）の表面のうち、前記エミッタ領域（７）と前記ドリフト層（２）との間に挟まれた部分をチャネル領域として、該チャネル領域の表面に形成されたゲート絶縁膜（１０）と、
前記ゲート絶縁膜（１０）の表面に形成されたゲート電極（１１）と、
前記コレクタ領域（４）と電気的に接続された第１電極（１２）と、
前記エミッタ領域（７）および前記チャネル層（６）と電気的に接続された第２電極（１３）と、を有したセルが備えられ、負荷への電流供給のオンオフを制御する横型ＩＧＢＴを有する半導体装置であって、
前記エミッタ領域（７）が分割されることで、前記負荷への電流供給のオンオフを制御する横型ＩＧＢＴを備えたメインセルと、該メインセルと同じ構造の横型ＩＧＢＴを電流検出用素子として備えたセンスセルとが構成され、該センスセルの両側に前記メインセルが配置されることで該センスセルが前記メインセルに挟まれた構造とされており、
前記チャネル層（６）内には該チャネル層（６）よりも高不純物濃度とした第２導電型のコンタクト層（８）が備えられ、
前記センスセルのうち前記メインセル側の端部および前記メインセルのうち前記センスセル側の端部において、前記コンタクト層（８）には前記エミッタ領域（７）側の端部に向けて延設された分離層（８ａ）が備えられていることを特徴とする横型ＩＧＢＴを有する半導体装置。
【請求項２】
前記チャネル層（６）内には該チャネル層（６）よりも高不純物濃度とした第２導電型のボディ層（９）が備えられており、前記センスセルと前記メインセルとの間において前記ボディ層（９）が分断されることで、該ボディ層（９）がジャンクション分離されていることを特徴とする請求項１に記載の横型ＩＧＢＴを有する半導体装置。
【請求項３】
前記センスセルは、該センスセルの両側の前記メインセルの中央位置に配置されていることを特徴とする請求項１または２に記載の横型ＩＧＢＴを有する半導体装置。
【請求項４】
前記チャネル層（６）と前記エミッタ領域（７）の直線状の部分は、前記コレクタ領域（４）を挟んだ両側に配置され、
前記チャネル層（６）は、前記コレクタ領域（４）の先端部を囲むコーナー部分を有することで長円形状とされており、
前記セルが前記コレクタ領域（４）の長手方向と垂直な方向に複数個並べられて配置され、最も外側の直線状の前記エミッタ領域（７）が分割されることで、前記センスセルが構成されていることを特徴とする請求項１ないし３のいずれか１つに記載の横型ＩＧＢＴを有する半導体装置。
【請求項５】
第１導電型のドリフト層（２）を有する半導体基板（１）と、
前記ドリフト層（２）内における該ドリフト層（２）の表層部において、一方向を長手方向として形成された第２導電型のコレクタ領域（４）と、
前記ドリフト層（２）の内における該ドリフト層（２）の表層部において、前記コレクタ領域（４）と平行な直線状の部分を有する第２導電型のチャネル層（６）と、
前記チャネル層（６）内における該チャネル層（６）の表層部において、該チャネル層（６）の終端部よりも内側で終端するように形成され、前記コレクタ領域（４）の長手方向と同方向を長手方向とする直線状の部分を有する第１導電型のエミッタ領域（７）と、
前記チャネル層（６）の表面のうち、前記エミッタ領域（７）と前記ドリフト層（２）との間に挟まれた部分をチャネル領域として、該チャネル領域の表面に形成されたゲート絶縁膜（１０）と、
前記ゲート絶縁膜（１０）の表面に形成されたゲート電極（１１）と、
前記コレクタ領域（４）と電気的に接続された第１電極（１２）と、
前記エミッタ領域（７）および前記チャネル層（６）と電気的に接続された第２電極（１３）と、を有したセルが備えられ、負荷への電流供給のオンオフを制御する横型ＩＧＢＴを有する半導体装置であって、
前記エミッタ領域（７）が分割されることで、前記負荷への電流供給のオンオフを制御する横型ＩＧＢＴを備えたメインセルと、該メインセルと同じ構造の横型ＩＧＢＴを電流検出用素子として備えたセンスセルとが構成され、該センスセルの両側に前記メインセルが配置されることで該センスセルが前記メインセルに挟まれた構造とされており、
前記センスセルにおける前記エミッタ領域（７）に接続される前記第２電極（１３）に電気的に接続されるセンス抵抗（Ｒｓ）を有し、
前記半導体基板（１）の表面に形成される層間絶縁膜を介して１層目に形成される１層目配線にて構成されたセンス配線（１５ｂ）が前記第２電極（１３）に直接電気的に接続されていると共に前記センス抵抗（Ｒｓ）とも直接電気的に接続されていることを特徴とする横型ＩＧＢＴを有する半導体装置。
【請求項６】
前記センスセルにおける前記エミッタ領域（７）に接続される前記第２電極（１３）に電気的に接続されるセンス抵抗（Ｒｓ）を有し、
前記半導体基板（１）の表面に形成される層間絶縁膜を介して１層目に形成される１層目配線にて構成されたセンス配線（１５ｂ）が前記第２電極（１３）に直接電気的に接続されていると共に前記センス抵抗（Ｒｓ）とも直接電気的に接続されていることを特徴とする請求項１ないし４のいずれか１つに記載の横型ＩＧＢＴを有する半導体装置。
【請求項７】
前記センス配線（１５ｂ）は、前記コレクタ領域（４）とは反対側に引き出されることで、前記コレクタ領域（４）に接続された前記第１電極（１２）に電気的に接続される共通配線（１６）と重ならない構造とされていることを特徴とする請求項５または６に記載の横型ＩＧＢＴを有する半導体装置。
【請求項８】
前記センスセルの両側に配置された前記メインセルにおける前記エミッタ領域（７）に接続される前記第２電極（１３）に電気的に接続されるメイン配線（１５ａ）を有し、
前記センス抵抗（Ｒｓ）は、前記センス配線（１５ｂ）と前記メイン配線（１５ａ）との間に接続されることで、前記センスセルの両側に配置された前記メインセルの前記第２電極（１３）の電位を基準電位としていることを特徴とする請求項５ないし７のいずれか１つに記載の横型ＩＧＢＴを有する半導体装置。
【請求項９】
前記センス抵抗（Ｒｓ）は、前記センスセルにおける前記センス配線（１５ｂ）と、前記センスセルの両側に配置された前記メインセルそれぞれの前記メイン配線（１５ａ）の間の双方に備えられていることを特徴とする請求項８に記載の横型ＩＧＢＴを有する半導体装置。
【請求項１０】
前記半導体基板は、支持基板（１ａ）の上に埋込酸化膜（１ｂ）を介して活性層（１ｃ）を備えたＳＯＩ基板（１）であり、前記活性層（１ｃ）に前記横型ＩＧＢＴが形成されていることを特徴とする請求項１ないし９のいずれか１つに記載の横型ＩＧＢＴを有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、横型ＩＧＢＴをメインセルとセンスセルとに分け、メインセルに流れる電流をセンスセルにて検出するようにした半導体装置に関するものである。
【背景技術】
【０００２】
従来、特許文献１において、横型ＩＧＢＴが形成されたメインセルに加えて、横型ＩＧＢＴのエミッタに流れる電流を検出する電流検出部（センスセル）を備えた半導体集積回路が開示されている。この半導体集積回路は、メインセルに形成された横型ＩＧＢＴと同じ構造としつつエミッタ長さを変えた電流検出用の横型ＩＧＢＴを電流検出部に形成し、これらをカレントミラー接続した構造とされている。このような構造では、メインセルの横型ＩＧＢＴのエミッタに流れる電流を所定比率に減少させた電流が電流検出部のエミッタに流れることから、電流検出部に流れる電流に基づいてメインセルのエミッタに流れる電流を検出することができる。具体的には、この半導体集積回路では、半導体チップ内において、横型ＩＧＢＴを構成する各部を複数セル並列的に並べることによってメインセルを構成すると共に、メインセルから離れた半導体チップの端部に電流検出部を配置した構造としている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特公平０８−３４７０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来公報に示される半導体集積回路では、電流検出部を半導体チップのうちメインセルから離れた端部に配置していることから、電流検出部に流れる電流密度とメインセルのエミッタに流れる電流密度が大きく異なり、ミラー比がメインセルのＩＧＢＴのエミッタの長さ比と大きく異なってくる。すなわち、横型ＩＧＢＴでは、導電率変調の影響により、ＭＯＳＦＥＴ等と比べて配置場所による電流密度の差が大きく出やすいため、このような現象が発生する。このため、正確にメインセルのエミッタに流れる電流を検出することができない。また、電流密度によって電流検出部に流れる電流の比率が変わるため、電流検出部で検出される電流（センス電流）とメインセルのエミッタに流れる電流とが比例しなくなり、電流検出の直線性が悪くなる。
【０００５】
また、例えば図８に示すメインセル１００とセンスセル１０１を有する回路構成に上記従来公報に示される半導体集積回路の構成を適用しようとした場合において、電流検出部に流れる電流値を検出するための出力電圧形成用のセンス抵抗Ｒｓの両端電圧を大きくしようとセンス抵抗Ｒｓの抵抗値を大きくすると、センスセル１０１のエミッタ電位が上昇する。このため、エミッタ電極に対して電気的に接続されるｐ型ボディ層の電位が上昇することになり、ｐ型ボディ層とｎ-型ドリフト層との間に形成されるＰＮ接合が順バイアスされ、出力が不安定になる。このため、センス抵抗Ｒｓの両端電圧、つまり出力電圧の最大電圧を０．３Ｖ程度に抑える必要がある。そして、コレクタに高い電圧（例えば、２００〜６００Ｖ）が印加される場合には、この高い電圧とのカップリングにより、出力電圧が影響を受け、正しい電圧を出力することができなくなる。
【０００６】
本発明は上記点に鑑みて、正確にメインセルに流れる電流を検出することができると共に、電流検出の直線性を向上させられ、高い電圧が用いられる場合でもその影響を受け難い横型ＩＧＢＴを備えた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、請求項１に記載の発明では、第１導電型のドリフト層（２）を有する半導体基板（１）に備えた第１導電型のドリフト層（２）の表層部において、一方向を長手方向として形成された第２導電型のコレクタ領域（４）と、ドリフト層（２）の内における該ドリフト層（２）の表層部において、コレクタ領域（４）と平行な直線状の部分を有する第２導電型のチャネル層（６）と、チャネル層（６）内における該チャネル層（６）の表層部において、該チャネル層（６）の終端部よりも内側で終端するように形成され、コレクタ領域（４）の長手方向と同方向を長手方向とする直線状の部分を有する第１導電型のエミッタ領域（７）とを備え、チャネル層（６）の表面のうち、エミッタ領域（７）とドリフト層（２）との間に挟まれた部分をチャネル領域として、該チャネル領域の表面に形成されたゲート絶縁膜（１０）を備えていると共に、ゲート絶縁膜（１０）の表面に形成されたゲート電極（１１）を備え、コレクタ領域（４）と電気的に接続された第１電極（１２）と、エミッタ領域（７）およびチャネル層（６）と電気的に接続された第２電極（１３）との間に流す電流を制御することで、負荷への電流供給のオンオフを制御する横型ＩＧＢＴを有する半導体装置において、エミッタ領域（７）を分割することで、負荷への電流供給のオンオフを制御する横型ＩＧＢＴを備えたメインセルと、該メインセルと同じ構造の横型ＩＧＢＴを電流検出用素子として備えたセンスセルとを構成し、該センスセルの両側にメインセルが配置されることで該センスセルがメインセルに挟まれた構造とすることを特徴としている。
【０００８】
このように、センスセルの両側にメインセルが配置されるようにし、センスセルのエミッタ領域（７）がメインセルのエミッタ領域（７）に挟まれた構造となるようにしている。このため、メインセルのエミッタ領域（７）に流れる電流密度とセンスセルのエミッタ領域（７）に流れる電流密度とを近づけることができ、ミラー比がメインセルとセンスセルそれぞれのエミッタ領域（７）の長手方向における長さの比に近くなる。また、センスセルのエミッタ領域（７）に流れる電流密度とセンスセルのエミッタ領域（７）に流れる電流密度とを近づけられるため、スイッチング時や大電流が流れる時に流れる単位面積当たりの電流量がメインセル側と比較してセンスセル側において大きくなることを抑制できる。このため、電流の偏りを抑制することができ、破壊耐量を向上させることができる。
【０００９】
したがって、センスセルによって正確にメインセルに流れる電流を検出することができると共に、電流検出の直線性を向上させられる半導体装置とすることが可能となる。また、高い電圧が用いられる場合でもその影響を受け難い半導体装置とすることが可能となる。
さらに、請求項１に記載の発明では、チャネル層（６）内には該チャネル層（６）よりも高不純物濃度とした第２導電型のコンタクト層（８）が備えられ、センスセルのうちメインセル側の端部およびメインセルのうちセンスセル側の端部において、コンタクト層（８）にはエミッタ領域（７）側の端部に向けて延設された分離層（８ａ）が備えられていることを特徴としている。
このように、分離層（８ａ）を備えることで、メインセル側およびセンスセル側それぞれにおいて、エミッタ領域（７）とボディ層（９）およびドリフト層（２）によって構成される寄生トランジスタが動作することを防止できる。
【００１０】
請求項２に記載の発明では、チャネル層（６）内には該チャネル層（６）よりも高不純物濃度とした第２導電型のボディ層（９）が備えられており、センスセルとメインセルとの間においてボディ層（９）が分断されることで、該ボディ層（９）がジャンクション分離されていることを特徴としている。
【００１１】
このように、ボディ層（９）をジャンクション分離することで、ボディ層（９）を通じてのリークを防止することができる。
【００１２】
請求項３に記載の発明では、センスセルは、該センスセルの両側のメインセルの中央位置に配置されていることを特徴としている。
【００１３】
このように、センスセルがメインセルのエミッタ領域（７）を構成する直線部のほぼ中央部に配置されるようにしている。このような配置にすることで、センスセルに流れ込むキャリア量がメインセルの平均的なキャリア濃度を反映した値となり、ミラー比をセル長さ比に近づけることができ、さらに電流値によるミラー比の変動を抑制することが可能となる。
【００１６】
請求項４に記載の発明では、チャネル層（６）とエミッタ領域（７）の直線状の部分は、コレクタ領域（４）を挟んだ両側に配置され、チャネル層（６）は、コレクタ領域（４）の先端部を囲むコーナー部分を有することで長円形状とされており、セルがコレクタ領域（４）の長手方向と垂直な方向に複数個並べられて配置され、最も外側の直線状のエミッタ領域（７）が分割されることで、センスセルが構成されていることを特徴としている。            
【００１７】
このように、チャネル層（６）を長円形状のレイアウトとしたセルを複数個並べて配置した構造とすることができる。この場合、例えば、最も外側の直線状のエミッタ領域（７）を分割することでセンスセルを構成することができる。
【００１８】
このようにすれば、例えば、請求項６に記載したように、センスセルにおけるエミッタ領域（７）に接続される第２電極（１３）に電気的に接続されるセンス抵抗（Ｒｓ）を備える場合において、半導体基板（１）の表面に形成される層間絶縁膜を介して１層目に形成される１層目配線にて構成されたセンス配線（１５ｂ）が第２電極（１３）に直接電気的に接続され、センス抵抗（Ｒｓ）とも直接電気的に接続された構造とすることができる。
【００１９】
このような構造とすれば、センス抵抗（Ｒｓ）の基準電位を安定して得ることが可能となるため、より電流検出精度を向上させることが可能となる。
【００２０】
また、請求項７に記載したように、センス配線（１５ｂ）をコレクタ領域（４）とは反対側に引き出すことで、コレクタ領域（４）に接続された第１電極（１２）に電気的に接続される共通配線（１６）と重ならない構造とすることもできる。
【００２１】
このような構造によれば、共通配線（１６）とメイン配線（１５ａ）およびセンス配線（１５ｂ）が重ならないような配線レイアウトにできる。このため、高い電位差が生じる第１電極（１２）側からの電位変動によるカップリング電流の影響を低減でき、センスセルでの高い電流検出精度を確保することが可能となる。また、ビアホールなどを通じて多層の配線を経由して外部に電流を取り出す構造と比較して、最短経路を通じて外部への電流取り出しが行えるため、ノイズの影響を軽減することができ、より高い電流検出精度を確保することが可能となる。
【００２２】
請求項８に記載の発明では、センスセルの両側に配置されたメインセルにおけるエミッタ領域（７）に接続される第２電極（１３）に電気的に接続されるメイン配線（１５ａ）を有し、センス抵抗（Ｒｓ）は、センス配線（１５ｂ）とメイン配線（１５ａ）との間に接続されることで、センスセルの両側に配置されたメインセルの第２電極（１３）の電位を基準電位としていることを特徴としている。
【００２３】
このように、センスセルの両側に配置されたメインセルのメイン配線（１５ａ）にセンス抵抗（Ｒｓ）が接続されるようにすることで、最も近くのメイン配線（１５ａ）にセンス抵抗（Ｒｓ）を接続することができると共に、基準電位を安定して得ることが可能となる。したがって、より電流検出精度を向上させることが可能となる。
【００２４】
請求項９に記載の発明では、センス抵抗（Ｒｓ）は、センスセルにおけるセンス配線（１５ｂ）と、センスセルの両側に配置されたメインセルそれぞれのメイン配線（１５ａ）の間の双方に備えられていることを特徴としている。
【００２５】
このように、センス配線（１５ｂ）の両側に位置するメイン配線（１５ａ）とセンス配線（１５ｂ）との間において、センス抵抗（Ｒｓ）が配置されるようにすれば、センス抵抗（Ｒｓ）をセンスセルの配線の両側に等しい抵抗値で配置することができる。このため、センスセルの両側において、メインセルの動作が均一になり、よりセンスセルでの電流検出精度を向上させることが可能となる。
【００２６】
このような半導体装置は、例えば、請求項１０に記載したように、半導体基板として、支持基板（１ａ）の上に埋込酸化膜（１ｂ）を介して活性層（１ｃ）を備えたＳＯＩ基板（１）を用い、活性層（１ｃ）に横型ＩＧＢＴを形成する場合に適用することができる。
【００２７】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００２８】
【図１−ａ】本発明の第１実施形態にかかる半導体装置に備えられる横型ＩＧＢＴの断面構成を示した図である。
【図１−ｂ】図１−ａとは別断面での横型ＩＧＢＴの断面構成を示した図である。
【図２】図１−ａ、ｂに示す横型ＩＧＢＴの上面レイアウト図である。
【図３】本発明の第２実施形態にかかる横型ＩＧＢＴの断面構成を示した図である。
【図４】図３に示す横型ＩＧＢＴの上面レイアウト図である。
【図５】図３に示す横型ＩＧＢＴの配線レイアウト図である。
【図６】本発明の第３実施形態にかかる横型ＩＧＢＴの上面レイアウト図である。
【図７】本発明の第４実施形態にかかるインバータ回路を構成した半導体装置の上面レイアウト図である。
【図８】メインセルとセンスセルを有する半導体集積回路に電流検出用のセンス抵抗を接続した場合の回路図である。
【発明を実施するための形態】
【００２９】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００３０】
（第１実施形態）
本発明の第１実施形態について説明する。本実施形態では、ｎチャネルタイプの横型ＩＧＢＴが備えられた半導体装置に適用した場合について説明する。
【００３１】
図１−ａ、ｂは、本実施形態にかかる横型ＩＧＢＴの断面構成を示した図である。また、図２は、図１−ａ、ｂに示す横型ＩＧＢＴの上面レイアウト図である。図１−ａは、図２におけるＡ−Ａ’線上の断面、図１−ｂは、図２におけるＢ−Ｂ’断面に相当している。なお、図２は断面図ではないが、図を見易くするために部分的にハッチングを示してある。以下、これらの図を参照して、本実施形態にかかる横型ＩＧＢＴの構造について説明する。
【００３２】
図１−ａ、ｂに示すように、本実施形態では、ＳＯＩ基板１を用いて横型ＩＧＢＴを形成しており、負荷（図示せず）への電流供給のオンオフを行うための横型ＩＧＢＴが形成されたメインセルに加えて、メインセルと同じ構造の横型ＩＧＢＴを電流検出用素子として備えたセンスセルも形成している。
【００３３】
ＳＯＩ基板１は、シリコンなどによって構成された支持基板１ａ上に、埋込酸化膜（ボックス）１ｂを介してシリコンからなる活性層１ｃを形成することにより構成されている。本実施形態では、活性層１ｃがｎ-型ドリフト層２として機能しており、このｎ-型ドリフト層２の表層部に、メインセルおよびセンスセルにおける横型ＩＧＢＴを構成する各部が形成されている。
【００３４】
ＳＯＩ基板１における埋込酸化膜１ｂの厚みや活性層１ｃ（ｎ-型ドリフト層２）の厚さおよび不純物濃度に関しては任意であるが、所望の耐圧が得られる設計としてある。例えば、高い耐圧が得られるようにするためには埋込酸化膜１ｂの厚みは４μｍ以上であることが望ましく、特に、耐圧が安定して６００Ｖ以上確保できるようにするためには厚みを５μｍ以上にするのが好ましい。また、活性層１ｃについては、耐圧が安定して６００Ｖ以上確保できるようにするためには、厚さ１５μｍ以下のときにはｎ型不純物濃度が１×１０14〜１．２×１０15ｃｍ-3、厚さ２０μｍのときにはｎ型不純物濃度が１×１０14〜８×１０14ｃｍ-3とすると好ましい。
【００３５】
ｎ-型ドリフト層２の表面には、ＬＯＣＯＳ酸化膜３が形成されており、ＬＯＣＯＳ酸化膜３によって横型ＩＧＢＴを構成する各部が分離されている。そして、ｎ-型ドリフト層２の表層部のうち、ＬＯＣＯＳ酸化膜３が形成されていない部分に、一方向を長手方向とするｐ+型コレクタ領域４が形成されている。このｐ+型コレクタ領域４の周囲はｎ-型ドリフト層２よりも高不純物濃度とされたｎ型バッファ層５にて囲まれている。
【００３６】
また、ｎ-型ドリフト層２の表層部のうち、ＬＯＣＯＳ酸化膜３が形成されていない部分に、ｐ+型コレクタ領域４と平行に直線状のチャネルｐウェル層６、ｎ+型エミッタ領域７、ｐ+型コンタクト層８およびｐ型ボディ層９が形成されている。
【００３７】
チャネルｐウェル層６は、表面にチャネル領域を形成するための部分であり、例えば厚みが２μｍ以下、幅が６μｍ以下とされている。このチャネルｐウェル層６は、図２に示すように、ｐ+型コレクタ領域４（および後述するコレクタ電極１２）と同方向を長手方向として形成されている。
【００３８】
また、ｎ+型エミッタ領域７は、チャネルｐウェル層６の表層部において、チャネルｐウェル層６の終端位置よりも内側で終端するように形成されており、ｐ+型コレクタ領域４の長手方向と同方向を長手方向として形成されている。本実施形態では、ｎ+型エミッタ領域７がｐ型コンタクト層８およびｐ型ボディ層９を挟んだ両側に一本ずつ配置してある。
【００３９】
ｐ+型コンタクト層８は、チャネルｐウェル層６をエミッタ電位に固定するためのものであり、チャネルｐウェル層６よりも高不純物濃度とされている。このｐ+型コンタクト層８も、図２に示すようにｐ+型コレクタ領域４（および後述するコレクタ電極１２）と同方向を長手方向として形成されている。
【００４０】
ｐ型ボディ層９は、コレクタからエミッタへ表面を経由して流れるホール電流により生じる電圧ドロップを低減する役割を果たす。このｐ型ボディ層９も、ｐ+型コレクタ領域４（および後述するコレクタ電極１２）と同方向を長手方向として形成されている。このｐ型ボディ層９により、ｎ+型エミッタ領域７とチャネルｐウェル層６およびｎ-型ドリフト層２にて構成される寄生ｎｐｎトランジスタが動作し難くなるようにでき、ターンオフ時間をより改善することが可能となる。
【００４１】
このように構成されたチャネルｐウェル層６、ｎ+型エミッタ領域７、ｐ+型コンタクト層８およびｐ型ボディ層９を１組として、図１−ａ、ｂおよび図２に示すように、これら各部が２組、ｐ+型コレクタ領域４の長手方向に対する垂直方向に並べて配置されている。そして、図１−ｂおよび図２に示すように、これら各部が中央位置において２箇所分断されることで３つの領域に分割され、その中央部をセンスセルとし、センスセルの両側にメインセルが配置されるようにしている。つまり、センスセルのエミッタがメインセルのエミッタに挟まれた構造となるようにしている。そして、センスセルとメインセルとの間において、ｐ型ボディ層９も分断されるようにしており、センスセルとメインセルそれぞれのｐ型ボディ層９の間がジャンクション分離されるようにしている。これにより、ｐ型ボディ層９を通じてのリークを防止することができる。
【００４２】
さらに、分断されたｎ+型エミッタ領域７の間、つまりセンスセルのうちメインセル側およびメインセルのうちセンスセル側において、ｐ+型コンタクト層８の端部からｎ+型エミッタ領域７の端部に向けて、ｐ+型コンタクト層８の長手方向と垂直方向に延設されたｐ+型分離層８ａを備えてある。このｐ+型分離層８ａを備えることで、メインセル側およびセンスセル側それぞれにおいて、ｎ+型エミッタ領域７とｐ型ボディ層９およびｎー型ドリフト層２によって構成される寄生トランジスタが動作することを防止できるようにしている。
【００４３】
また、チャネルｐウェル層６の表面には、ゲート絶縁膜１０を介してドープトＰｏｌｙ−Ｓｉなどで構成されたゲート電極１１が配置されている。このゲート電極１１に対してゲート電圧を印加することで、チャネルｐウェル層６の表面部にチャネル領域が形成されるようになっている。
【００４４】
また、ｐ+型コレクタ領域４の表面には、ｐ+型コレクタ領域４に対して電気的に接続されたコレクタ電極１２が形成されていると共に、ｎ+型エミッタ領域７およびｐ+型コンタクト層８の表面には、これらｎ+型エミッタ領域７およびｐ+型コンタクト層８に対して電気的に接続されたエミッタ電極１３が形成されている。そして、本実施形態では、ｐウェル層６、ｎ+型エミッタ領域７、ｐ+型コンタクト層８およびｐ型ボディ層９の組を隣接させて２組備えた構造としていることから、エミッタ電極１３も２つ並んで形成されており、隣り合う組のエミッタ電極１３同士が電気的に接続されている。
【００４５】
さらに、図１−ａ、ｂ中には図示していないが、図２に示すように、メインセルのエミッタ電極１３が電気的に接続されるメインエミッタ配線（メイン配線）１５ａとセンスセルのエミッタ電極１３が電気的に接続されるセンスエミッタ配線（センス配線）１５ｂが共にコレクタと反対側に引き出されており、メインエミッタ配線１５ａに関してはさらにｎ+型エミッタ領域７の長手方向と同方向にも延設されている。また、コレクタ電極１２に電気的に接続されるコレクタ配線（共通配線）１６に関しては、コレクタ電極１２の長手方向と同方向に延設されている。これらメインエミッタ配線１５ａやセンスエミッタ配線１５ｂおよびコレクタ配線１６は、図示しない層間絶縁膜を介して形成される１ｓｔＡｌ配線などの１層目の配線によって構成されている。
【００４６】
このような構成とすることで、コレクタ配線１６とメインエミッタ配線１５ａおよびセンスエミッタ配線１５ｂが重ならないような配線レイアウトにできる。このため、高い電位差が生じるコレクタからの電位変動によるカップリング電流の影響を低減でき、センスセルでの高い電流検出精度を確保することが可能となる。
【００４７】
以上のような構造により、本実施形態にかかる横型ＩＧＢＴが構成されている。このように構成される横型ＩＧＢＴでは、ゲート電極１１に対して所望のゲート電圧を印加すると、ｎ+型エミッタ領域７とｎ-型ドリフト層２の間に挟まれたゲート電極１１の下方に位置するチャネルｐウェル層６の表層部にチャネル領域が形成され、エミッタ電極１３およびｎ+型エミッタ領域７からチャネル領域を通じてｎ-型ドリフト層２内に電子が流れ込む。これに伴って、コレクタ電極１２およびｐ+型コレクタ領域４を通じてｎ-型ドリフト層２内にホールが流れ込み、ｎ-型ドリフト層２内において導電率変調が起きる。これにより、エミッタ―コレクタ間に大電流を流すというＩＧＢＴ動作を行う。
【００４８】
そして、本実施形態では、センスセルの両側にメインセルが配置されるようにし、センスセルのエミッタがメインセルのエミッタに挟まれた構造となるようにしている。このため、メインセルのエミッタに流れる電流密度とセンスセルのエミッタに流れる電流密度とを近づけることができ、ミラー比がメインセルとセンスセルそれぞれのエミッタの長手方向における長さの比に近くなる。また、センスセルのエミッタに流れる電流密度とセンスセルのエミッタに流れる電流密度とを近づけられるため、スイッチング時や大電流が流れる時に流れる単位面積当たりの電流量がメインセル側と比較してセンスセル側において大きくなることを抑制できる。このため、電流の偏りを抑制することができ、破壊耐量を向上させることができる。
【００４９】
したがって、センスセルによって正確にメインセルに流れる電流を検出することができると共に、電流検出の直線性を向上させられる半導体装置とすることが可能となる。また、高い電圧が用いられる場合でもその影響を受け難い半導体装置とすることが可能となる。
【００５０】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して横型ＩＧＢＴの構成、具体的には横型ＩＧＢＴの上面レイアウトを変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００５１】
図３は、本実施形態にかかる横型ＩＧＢＴの断面図である。図４は、本実施形態にかかる横型ＩＧＢＴの上面レイアウト図であり、図５は、本実施形態にかかる横型ＩＧＢＴの配線レイアウト図である。なお、図３は、図４のＣ−Ｃ’断面に相当している。また、図５は、配線レイアウトを見易くするために、横型ＩＧＢＴを構成する各部を省略し、チャネルｐウェル６とセンスセルのみを模式的に図示してある。
【００５２】
図３および図４に示すように、本実施形態でも、一方向を長手方向としてｐ+型コレクタ領域４を形成すると共に、このｐ+型コレクタ領域４の周囲を囲むようにｎ型バッファ層５を形成している。そして、本実施形態では、これらｐ+型コレクタ領域およびｎ型バッファ層５を中心として、チャネルｐウェル層６、ｎ+型エミッタ領域７、ｐ+型コンタクト層８およびｐ型ボディ層９を形成している。
【００５３】
具体的には、チャネルｐウェル層６は、図４に示すように、ｐ+型コレクタ領域４を中心として、ｐ+型コレクタ領域４の周囲を１周囲むように同心状に配置されている。ｎ+型エミッタ領域７は、チャネルｐウェル層６の表層部において、ｐ+型コレクタ領域４の長手方向と同方向を長手方向として形成されている。このｎ+型エミッタ領域７は、図４に示したようにｐ+型コレクタ領域４のコーナー部、つまり一方向を長手方向としたｐ+型コレクタ領域４の両端には形成されておらず、ｐ+型コレクタ領域４と平行に配置された直線状のレイアウトとされている。本実施形態では、ｎ+型エミッタ領域７がｐ型コンタクト層８およびｐ型ボディ層９を挟んだ両側に一本ずつ配置してある。ｐ+型コンタクト層８は、図４に示すようにｐ+型コレクタ領域４を中心として、ｐ+型コレクタ領域４の周囲を１周囲むように同心状に配置されている。ｐ型ボディ層９も、ｐ+型コレクタ領域４を中心として、ｐ+型コレクタ領域４の周囲を１周囲むように同心状に配置されている。
【００５４】
このように、図３および図４に示されるように、これらチャネルｐウェル層６、ｎ+型エミッタ領域７、ｐ+型コンタクト層８およびｐ型ボディ層９は、各セル毎に、ｐ+型コレクタ領域４を挟んだ両側に配置されている。このため、隣り合うセル間では、図４に示したように、チャネルｐウェル層６、ｎ+型エミッタ領域７、ｐ+型コンタクト層８およびｐ型ボディ層９の組が２組並んだ状態となっている。そして、このようなレイアウトに対応して、ゲート電極１１やコレクタ電極１２およびエミッタ電極１３が所望部位に電気的に接続されるようにレイアウトされている。
【００５５】
さらに、本実施形態では、コレクタ−ゲート間に形成されたＬＯＣＯＳ酸化膜３の表面に、ドープトＰｏｌｙ−Ｓｉが延設されたフィールドプレートを構成する抵抗層１４を形成してあり、コレクタ−ゲート間の電位勾配の偏りがなくなるようにしている。具体的には、抵抗層１４は、図４に示すように、コレクタ電極１２を中心として渦巻状に巻回された構造とされ、図３に示すように、その一端がコレクタ電極１２に電気的に接続されていると共に、他端がゲート電極１１に接続されている。このため、抵抗層１４は、コレクタ電極１２に接続された部位がコレクタ電位とされ、そこから内部抵抗によって徐々に電圧降下しながらエミッタ側に進んでいく。このため、抵抗層１４の電位がコレクタ電極１２からの距離に応じた電位勾配となり、ＬＯＣＯＳ酸化膜３を介して抵抗層１４の下方に位置しているｎ-型ドリフト層２中の電位勾配も一定に保たれるようにできる。これにより、電位勾配に偏りがある場合に発生し得る電界集中を抑制することができ、耐圧を向上させられると共に、インパクトイオン化を抑制でき、スイッチング時（ターンオフ時）のスイッチング時間増加を抑制することが可能となる。
【００５６】
このような構造により長円形状にレイアウトされた横型ＩＧＢＴが構成されており、この長円形状にレイアウトされた横型ＩＧＢＴによって、メインセルおよびセンスセルを構成している。具体的には、複数の長円形状のレイアウト構造の横型ＩＧＢＴによってメインセルを構成しつつ、ｐ+型コレクタ領域４の長手方向に対して垂直な方向に複数個並べては位置し、そのうちの最も外側のエミッタの直線部を用いてセンスセルが構成されるようにしている。そして、これらメインセルおよびセンスセルの双方をトレンチ分離構造１ｄによって囲むことで、同じトレンチ島内にメインセルおよびセンスセルが配置されるようにしている。
【００５７】
以上のような構造により、本実施形態にかかる横型ＩＧＢＴを備えた半導体装置が構成されている。このように構成される半導体装置に備えられた横型ＩＧＢＴでは、センスセルの両側にメインセルが配置され、センスセルのエミッタがメインセルのエミッタに挟まれた構造となる。そして、このような構造において、図５に示すように、センスセルの両側に位置するメインセルのエミッタ電極１３が電気的に接続されるメインエミッタ配線１５ａとセンスセルのエミッタ電極１３が電気的に接続されるセンスエミッタ配線１５ｂが、共に、コレクタと反対側に引き出されるようにしている。また、コレクタ電極１２に電気的に接続されるコレクタ配線１６に関しては、コレクタ電極１２の長手方向と同方向に延設されたのち、各セルのコレクタ配線１６が共通化されてまとめられるようにしている。
【００５８】
このような構造によれば、第１実施形態と同様に、コレクタ配線１６とメインエミッタ配線１５ａおよびセンスエミッタ配線１５ｂが重ならないような配線レイアウトにできる。このため、高い電位差が生じるコレクタからの電位変動によるカップリング電流の影響を低減でき、センスセルでの高い電流検出精度を確保することが可能となる。また、本実施形態の構造によれば、ビアホールなどを通じて多層の配線を経由して外部に電流を取り出す構造と比較して、最短経路を通じて外部への電流取り出しが行えるため、ノイズの影響を軽減することができ、より高い電流検出精度を確保することが可能となる。
【００５９】
また、図５に示すように、センスエミッタ配線１５ｂと当該センスエミッタ配線１５ｂに隣接しているメインエミッタ配線１５ａとの間にセンス抵抗Ｒｓが配置されるようにしている。すなわち、図８に示したように、センス抵抗Ｒｓの両端電圧を検出することによりメインセルのエミッタに流れる電流を検出することになるが、センス抵抗Ｒｓの一端はセンスセルのエミッタに接続され、他端はメインセルのエミッタに接続されることで基準電位が取られる形態とされる。このため、センスエミッタ配線１５ｂとメインエミッタ配線１５ａとの間にセンス抵抗Ｒｓが配置されるようにすることで、センス抵抗Ｒｓの基準電位が得られるようにしている。これにより、最も近くのメインエミッタ配線１５ａにセンス抵抗Ｒｓを接続することができる。そして、センス抵抗Ｒｓを直接１層目配線で構成されるメインエミッタ配線１５ａに接続することができ、基準電位を安定して得ることが可能となる。したがって、より電流検出精度を向上させることが可能となる。
【００６０】
なお、センス抵抗Ｒｓは、横型ＩＧＢＴが形成されたトレンチ島とは絶縁分離された位置に形成された拡散抵抗の他、層間絶縁膜上に形成したＰｏｌｙ−Ｓｉ抵抗や薄膜抵抗等、どのような構造の抵抗によって構成されていても良い。
【００６１】
また、本実施形態では、フィールドプレートを構成する抵抗層１４を備えているため、耐圧確保が可能となるが、その反面、スイッチング時に抵抗層１４も電位変化するのでノイズ発生源となり得る。しかしながら、センスエミッタ配線１５ｂをコレクタと反対側に引き出しているため、センスエミッタ配線１５ｂが抵抗層１４と重なることも防止され、抵抗層１４がノイズ発生源となってもそれによる電流検出精度の悪化を抑制することが可能となる。
【００６２】
さらに、本実施形態では、センスセルがメインセルのエミッタを構成する直線部のほぼ中央部に配置されるようにしている。このような配置にすることで、センスセルに流れ込むホール量がメインセルの平均的なホール濃度を反映した値となり、ミラー比をセル長さ比に近づけることができるため、さらに電流値によるミラー比の変動を抑制することが可能となる。
【００６３】
なお、本実施形態では、長円形状のレイアウト構造のセルを二つのみ備えた横型ＩＧＢＴを例に挙げたが、それ以上の数であっても構わない。その場合であっても、複数の長円形状のレイアウト構造の横型ＩＧＢＴによってメインセルを構成しつつ、そのうちの最も外側のエミッタの直線部を用いてセンスセルが構成されるようにすることで、上記と同様の効果を得ることができる。
【００６４】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対してセンス抵抗Ｒｓの接続形態の具体的な構造を示したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００６５】
図６は、本実施形態にかかる横型ＩＧＢＴの上面レイアウト図である。この図に示すように、本実施形態では、センスエミッタ配線１５ｂとその両側に隣接しているメインエミッタ配線１５ａとの間の双方にセンス抵抗Ｒｓが配置されるようにしている。
【００６６】
このように、センスエミッタ配線１５ｂの両側に位置するメインエミッタ配線１５ａとセンスエミッタ配線１５ｂとの間において、センス抵抗Ｒｓが配置されるようにすれば、センス抵抗Ｒｓをセンスセルの配線の両側に等しい抵抗値で配置することができる。このため、センスセルの両側において、メインセルの動作が均一になり、よりセンスセルでの電流検出精度を向上させることが可能となる。
【００６７】
なお、ここでは第１実施形態に対してセンス抵抗Ｒｓの具体的な構造を示したが、第２実施形態のように各セルが長円形状の上面レイアウトとされる場合においても、同様の構造を適用することにより、上記と同様の効果を得ることができる。
【００６８】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第１〜第３実施形態で説明した横型ＩＧＢＴを備えた半導体装置を、インバータ回路を構成する半導体装置に適用した場合について説明する。なお、ここでは第２実施形態に示した横型ＩＧＢＴの上面レイアウトが適用された場合を例に挙げて説明するが、第１、第３実施形態の上面レイアウトであっても構わない。
【００６９】
図７は、本実施形態にかかるインバータ回路を構成した半導体装置の上面レイアウト図である。この図に示すインバータ回路は、バッテリなどの主電源から印加される高電圧（例えば２８８Ｖ）に基づいて三相モータを駆動するものであり、半導体装置は、インバータ回路の基本構成を集積回路として１チップ化したインバータドライバＩＣを構成する。具体的には、半導体装置外部に備えられた制御マイコン（図示せず）によって三相モータの駆動が制御され、モータ駆動時に制御マイコンが三相モータの各相に順番に交流電流が供給されるようにインバータ回路を制御することで三相モータを駆動する。
【００７０】
半導体装置は、直列接続した上下アーム２０ａ〜２０ｆが三相分並列接続たインバータ出力回路２０と、三相分の上下アーム２０ａ〜２０ｆ、つまり６個分のアーム２０ａ〜２０ｆを制御するための回路など、各種回路が備えられた制御回路部２１が備えられた構成とされている。
【００７１】
図７に示すように、三相分の上アーム２０ａ、２０ｃ、２０ｅと三相分の下アーム２０ｂ、２０ｄ、２０ｆは、紙面左右方向において交互にレイアウトされている。本実施形態では図２の紙面左から順に下アーム２０ｂ、上アーム２０ａ、上アーム２０ｃ、下アーム２０ｄ、下アーム２０ｆ、上アーム２０ｅの順に交互に配置されている。また、これら各上下アーム２０ａ〜２０ｆに対応して各種回路が備えられることで制御回路部２１が構成されている。そして、各アーム２０ａ〜２０ｆに備えられる横型ＩＧＢＴ２２ａ〜２２ｆとフリーホイールダイオード（以下、ＦＷＤという）２３ａ〜２３ｆおよび制御回路部２１がそれぞれトレンチ分離構造１ｄによって絶縁分離された構造とされている。
【００７２】
このような構造において、長円形状の上面レイアウトとされた横型ＩＧＢＴ２２ａ〜２２ｆのセルが一方向（紙面上下方向）に複数個並べて配置され、そのうち最も制御回路部２１側のセルにおける外周側にセンスセル２４ａ〜２４ｆを配置するようにしている。そして、図示していないが、センスセル２４ａ〜２４ｆにおけるセンスエミッタ配線がメインセルにおけるメインエミッタ配線およびＦＷＤ２３ａ〜２３ｆのアノード配線やカソード配線と重ならないように配置してある。
【００７３】
このように、インバータ回路を構成した半導体装置についても、横型ＩＧＢＴの電流検出のためのセンスセルについて、第１〜第３実施形態と同様の構造を適用することができる。そして、このような構造において、複数個並べて配置された横型ＩＧＢＴ２２ａ〜２２ｆのセルのうち最も制御回路部２１側のセルにおける外周側にセンスセル２４ａ〜２４ｆを配置している。このため、センスセル２４ａ〜２４ｆにおけるセンスエミッタ配線がメインセルにおけるメインエミッタ配線およびＦＷＤ２３ａ〜２３ｆのアノード配線やカソード配線、つまり横型ＩＧＢＴ２２ａ〜２２ｆやＦＷＤ２３ａ〜２３ｆの高電位配線と重ならない配置にできる。したがって、センスセルからの検出電圧（センス抵抗Ｒｓの出力電圧）が例えば３００ｍＶ以下という低い電圧であっても、横型ＩＧＢＴ２２ａ〜２２ｆやＦＷＤ２３ａ〜２３ｆの高電位（例えば最大３００Ｖ程度）との干渉によって、検出電圧が変動することを防止することが可能となる。
【００７４】
また、このような構成とすることで、ＦＷＤ２３ａ〜２３ｆに発生するリカバリ電流の影響を軽減できると共に、制御回路部２１に接続される配線長を最短にできることから、より横型ＩＧＢＴ２２ａ〜２２ｆの発生するノイズの影響を軽減できる。
【００７５】
（他の実施形態）
上記各実施形態では、横型ＩＧＢＴを備えた半導体装置の構成の一例を挙げて説明したが、適宜設計変更可能である。
【００７６】
例えば、上記各実施形態では、横型ＩＧＢＴをＳＯＩ基板１に形成する場合について説明したが、ＳＯＩ構造ではない単なるシリコン基板などの半導体基板に形成しても良い。また、横型ＩＧＢＴの構造を変更しても良い。例えば、第２実施形態では、抵抗層１４を形成することで、より電位勾配が均等になるようにしたが、抵抗層１４を形成しなくても良い。また、抵抗層１４の他端をゲート電極１１に接続しているが、エミッタ電極１３に接続した構造としても構わない。
【００７７】
さらに、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプの横型ＩＧＢＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプの横型ＩＧＢＴに対しても本発明を適用することができる。すなわち、ドリフト層をｎ-型ドリフト層２で構成すると共にチャネル層をチャネルｐウェル層６で構成し、コレクタ領域をｐ+型コレクタ領域４、エミッタ領域をｎ+型エミッタ領域７で構成したｎチャネルタイプの横型ＩＧＢＴを例に挙げたが、これらの導電型を反転させることで、ｐチャネルタイプの横型ＩＧＢＴとすることができる。
【符号の説明】
【００７８】
１    ＳＯＩ基板
１ａ  支持基板
１ｂ  埋込酸化膜
１ｃ  活性層
２    ｎ-型ドリフト層
４    ｐ+型コレクタ領域
６    チャネルｐウェル層
７    ｎ+型エミッタ領域
８    ｐ+型コンタクト層
９    ｐ型ボディ層
１０  ゲート絶縁膜
１１  ゲート電極
１２  コレクタ電極
１３  エミッタ電極
１４  抵抗層
２０  アーム（上下アーム）
２１  制御回路部
【図１−ａ】
0005585481.tif 000002
【図１−ｂ】
0005585481.tif 000003
【図２】
0005585481.tif 000004
【図３】
0005585481.tif 000005
【図４】
0005585481.tif 000006
【図５】
0005585481.tif 000007
【図６】
0005585481.tif 000008
【図７】
0005585481.tif 000009
【図８】
0005585481.tif 000010