(57)【特許請求の範囲】
【請求項１】
第１の出力端子と第２の出力端子との間に接続されたキャパシタと、電源の一端に一端が接続された第一のスイッチング素子と、前記第１の出力端子と前記第１のスイッチング素子の他端との間に接続されたインダクタと、前記インダクタの一端に一端が接続され、前記電源の他端および前記キャパシタの他端に他端が接続された第二のスイッチング素子と、を有するパワー回路部と、
出力電圧と設定電圧との電位差に応じたエラー信号を生成するエラー信号生成器と、インダクタ電流を検知して増幅するインダクタ電流検知回路と、を有する最適応答マルチモードデジタル電流プログラム方式制御部と、を備え、
前記最適応答マルチモードデジタル電流プログラム方式制御部は、
前記出力電圧の急激な変化を検知して動作モードを切り替える動作モード検知回路と、
前記出力電圧の極値を検知して前記キャパシタが失った電荷量を計算するピーク・バレイ検知および最適電流差計算器と、
前記出力電圧の極値が検知されたときの前記インダクタ電流を検知記憶するインダクタ電流検知記憶器と、を有し、
前記動作モード検知回路、前記ピーク・バレイ検知および最適電流差計算器、および前記インダクタ電流検知記憶器の制御に従って、第一のスイッチング素子または第二のスイッチング素子のオンオフ制御を行う
ことを特徴とするスイッチング電源装置。
【請求項２】
前記インダクタ電流が設定値を超えたことを検知し一時的に第一のスイッチング素子および第二のスイッチング素子のオンオフ状態を切り替える過電流保護回路を具備する
ことを特徴とする請求項１に記載のスイッチング電源装置。
【請求項３】
前記出力電圧と前記設定電圧との電位差が所定の電圧値を超えたとき前記第一のスイッチング素子がオン状態となり、前記出力電圧が極値となったタイミングにおける前記インダクタ電流の値からピーク電流値が算出され、そのピーク電流値に前記インダクタ電流が達したときに前記第一のスイッチング素子がオフ状態になる
ことを特徴とする請求項１に記載のスイッチング電源装置。
【請求項４】
前記出力電圧と前記設定電圧との電位差が所定の電圧値を超えたとき前記第一のスイッチング素子がオン状態となり、前記出力電圧が極値となったタイミングにおける前記インダクタ電流の値と、前記出力電圧の極値と前記設定電圧との電位差と、からピーク電流値が算出され、そのピーク電流値に前記インダクタ電流が達したときに前記第一のスイッチング素子がオフ状態になる
ことを特徴とする請求項１に記載のスイッチング電源装置。
【請求項５】
前記出力電圧と前記設定電圧との電位差が所定の電圧値を超えたとき前記第一のスイッチング素子がオン状態となり、
前記出力電圧が極値となったタイミングにおける前記インダクタ電流の値が定常ピーク電流値として保持され、同時に、そのインダクタ電流の値と、前記出力電圧の極値と前記設定電圧の電位差と、から最適ピーク電流値が算出され、その最適ピーク電流値に前記インダクタ電流が達したときに前記第一のスイッチング素子がオフ状態になり、前記出力電圧が前記設定電圧に再び戻ったタイミングで、前記定常ピーク電流値を設定電流とする
ことを特徴とする請求項１に記載のスイッチング電源装置。
【請求項６】
前記ピーク・バレイ検知および最適電流差計算器が、前記出力電圧が極値になったタイミングを検出し、そのタイミングにおいて前記インダクタ電流検知記憶器がインダクタ電流を検出し、その値を記憶する
ことを特徴とする請求項１に記載のスイッチング電源装置。
【請求項７】
外部入力電源の高電位端子が第一のスイッチング素子の一方の端子に接続され、前記外部入力電源の低電位端子−が第二のスイッチング素子の一方の端子に接続され、前記第一のスイッチング素子の他方の端子と前記第二のスイッチング素子の他方の端子は互いに接続され且つインダクタの一方の端子に共通に接続され、前記インダクタの他方の端子は直流電源の高電位出力端子となり、外部入力電源の低電位端子は前記直流電源の低電位出力端子と共通に接続され、前記高電位出力端子と前記低電位出力端子との間には、キャパシタと負荷が並列に接続されたパワー回路部と、
最適応答マルチモードデジタル電流プログラム方式制御部と、を備え、
前記最適応答マルチモードデジタル電流プログラム方式制御部は、
前記高電位出力端子と前記低電位出力端子の間の電位差を検知し、極値に達したことを検知して、ピーク・バレイ検知信号を生成すると共に、最適ピーク電流差を計算するピーク・バレイ検知および最適電流差計算器と、
前記高電位出力端子と前記低電位出力端子の間の電位差と設定電圧との差を示すエラー信号から、エラー信号がある設定値より大きいことを検知するモード切り替え信号を生成する動作モード検知回路と、
前記エラー信号を増幅した信号を出力するエラー乗算器と、
前記モード切り替え信号に従って、前記エラー乗算器の出力か、もしくは、前記ピーク・バレイ検知および最適電流差計算器からの出力かの何れか一方を選択して、新たな最適ピーク電流差信号として出力する第一のモードスイッチと、
前記最適ピーク電流差信号と前回の最適ピーク電流信号とを加算して、新たな最適ピーク電流信号を算出する逐次比較型デジタル・アナログ変換器と、
インダクタ電流を増幅したインダクタ電流信号を得るインダクタ電流検知回路と、
前記ピーク・バレイ検知信号に従って、前記インダクタ電流信号を取り込み保持するサンプル・アンド・ホールド回路と、
前記ピーク・バレイ検知信号に従って、前記サンプル・アンド・ホールド回路の出力するインダクタ電流信号か、もしくは、前記逐次比較型デジタル・アナログ変換器の出力信号かの何れか一方を選択して保持し、新たな最適ピーク電流値を出力する第二のモードスイッチと、
次のサイクル動作において前記逐次比較型デジタル・アナログ変換器が前回の最適ピーク電流値を求めるために、前記新たな最適ピーク電流値を蓄える最適電流値保持キャパシタと、
前記インダクタ電流信号が非反転端子に入力され、前記新たな最適ピーク電流値が反転端子に入力され、両者を比較して増幅して、リセット信号を生成する差動増幅器と、
前記リセット信号がリセット端子に入力され、クロック信号をセット端子に入力され、スイッチング素子コントロール信号を生成するＳＲラッチと、
前記スイッチング素子コントロール信号が入力され、前記第一のスイッチング素子および前記第二のスイッチング素子をオンオフ制御するドライブ回路と、を有する
ことを特徴とするスイッチング電源装置。
【請求項８】
前記極値は、極小値であることを特徴とする請求項１ないし７のいずれか一項に記載のスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング電源装置に関する。
【背景技術】
【０００２】
従来、スイッチング電源装置が、その電力効率の高さを理由に、広く利用されている。スイッチング電源装置は、スイッチング素子と、インダクタおよびキャパシタから構成される平滑回路と、出力電源電圧を一定に保つための帰還制御回路から構成される電源装置である。その動作は、スイッチング素子により供給電源の高電位端子と低電位端子に交互に接続して得られる矩形波を平滑回路により平滑して、供給電源の電圧とは異なる電圧の出力電源を得るというものである。スイッチング素子は、オン状態のとき極端に低抵抗となり、オフ状態のとき逆に極端に高抵抗となり、いずれの場合においても、スイッチング素子における電力消費は非常に小さい。さらに、インダクタおよびキャパシタはその充放電動作において理想的には電力を消費しない。したがって、スイッチング電源装置は消費電力が小さいという特徴を持つ。
【０００３】
さて、スイッチング電源装置の帰還制御回路には、電圧帰還制御方式か、電流帰還制御方式（例えば、特許文献１参照。）かのいずれかの方式が主に用いられている。
【０００４】
電圧帰還制御方式とは、出力電源の電圧を測定し、その電圧と参照電位との差に応じて、スイッチング素子のオン状態とオフ状態の時間割合を変化させる電圧帰還パルス幅変調方式である。ところが、この電圧帰還制御方式の動作では、実際には、インダクタとキャパシタにより構成される平滑回路で大きな伝達遅延を生じるため、その制御動作を安定させることが難しい。
【０００５】
一方、電流帰還制御方式とは、インダクタに流れる電流を測定し、そのインダクタ電流がある目的値になるまでスイッチング素子のオン状態とし、その後、オフ状態にするという電流帰還パルス幅変調方式である。ここで用いられるインダクタ電流の目的値は、出力電源の電圧と参照電位との差から算出される。その帰還制御が二重構造となり複雑であるが、電圧帰還制御では問題となる平滑回路の遅延が電流帰還制御では生じないため、その制御動作を安定させることが比較的容易である。
【０００６】
ところで、スイッチング電源装置において重要な特性に、負荷電流が大きく急速に変動した場合の過渡応答特性がある。過渡応答特性が遅いと、たとえば、負荷電流が小さい状態から大きな状態に急激に変化した場合に、出力電圧が一瞬低くなるという現象が生じる。逆に、負荷電流が大きな状態から小さな状態に急激に変化した場合は、出力電圧が一瞬浮き上がる。
【０００７】
負荷電流の変動に対する過渡応答特性は、特に、電流帰還制御方式のスイッチング電源装置において、問題となることが多い。原因は、その帰還制御が二重構造となり複雑であることに起因する。電圧帰還制御方式では、負荷電流の変化により生じた出力電圧の設定電圧との差を検知して、その差を打ち消すようにスイッチング素子のオン時間を極端に延ばす、非線形制御が多用されるが、電流帰還制御方式ではその採用が難しい。
【０００８】
このように、従来の電圧帰還制御方式のスイッチング電源装置には、その安定性を確保するのが難しいという問題がある。また、従来の電圧帰還制御方式のスイッチング電源装置は並列動作が実質上不可能であり、装置の小型化、低コスト化が難しい。
【０００９】
一方、その改良形である従来の電流帰還制御方式のスイッチング電源装置には、過渡応答特性の向上が難しいという問題がある。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特許出願公開第２００９／０２６７５８２号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１１】
負荷変動に対して高速に反応し、出力電圧が安定で、さらには、並列接続により高い出力電流を得ることが可能なスイッチング電源装置を提供する。
【課題を解決するための手段】
【００１２】
本発明の一態様にかかるスイッチング電源装置は、
第１の出力端子と第２の出力端子との間に接続されたキャパシタと、電源の一端に一端が接続された第一のスイッチング素子と、前記第１の出力端子と前記第１のスイッチング素子の他端との間に接続されたインダクタと、前記インダクタの一端に一端が接続され、前記電源の他端および前記キャパシタの他端に他端が接続された第二のスイッチング素子と、を有するパワー回路部と、
出力電圧と設定電圧との電位差を示すエラー信号を生成するエラー信号生成器と、インダクタ電流を検知して増幅するインダクタ電流検知回路と、を有する最適応答マルチモードデジタル電流プログラム方式制御部と、を備え、
前記最適応答マルチモードデジタル電流プログラム方式制御部は、
前記出力電圧の急激な変化を検知して動作モードを切り替える動作モード検知回路と、
前記出力電圧の極値を検知して前記キャパシタが失った電荷量を計算するピーク・バレイ検知および最適電流差計算器と、
前記出力電圧の極値が検知されたときのインダクタ電流を検知記憶するインダクタ電流検知記憶器と、を有し、
前記動作モード検知回路、前記ピーク・バレイ検知および最適電流差計算器、および前記インダクタ電流検知記憶器の制御に従って、第一のスイッチング素子または第二のスイッチング素子のオンオフ制御を行う
ことを特徴とする。
【００１３】
本発明の前記態様にかかるスイッチング電源装置は、
前記出力電圧と前記設定電圧との電位差が所定の電圧値を超えたとき前記第一のスイッチング素子がオン状態となり、前記出力電圧が極値となったタイミングにおけるインダクタ電流の値からピーク電流値が算出され、そのピーク電流値に前記インダクタ電流が達したときに前記第一のスイッチング素子がオフ状態になる
ことを特徴とする。
【００１４】
本発明の前記態様にかかるスイッチング電源装置は、
前記出力電圧と前記設定電圧との電位差が所定の電圧値を超えたとき前記第一のスイッチング素子がオン状態となり、前記出力電圧が極値となったタイミングにおける前記インダクタ電流の値と、前記出力電圧の極値と前記設定電圧との電位差と、からピーク電流値が算出され、そのピーク電流値に前記インダクタ電流が達したときに前記第一のスイッチング素子がオフ状態になる
ことを特徴とする。
【００１５】
本発明の前記態様にかかるスイッチング電源装置は、
前記出力電圧と前記設定電圧との電位差が所定の電圧値を超えたとき前記第一のスイッチング素子がオン状態となり、
前記出力電圧が極値となったタイミングにおける前記インダクタ電流の値が定常ピーク電流値として保持され、同時に、そのインダクタ電流の値と、前記出力電圧の極値と前記設定電圧の電位差と、から最適ピーク電流値が算出され、その最適ピーク電流値に前記インダクタ電流が達したときに前記第一のスイッチング素子がオフ状態になり、前記出力電圧が前記設定電圧に再び戻ったタイミングで、前記定常ピーク電流値を設定電流とする
ことを特徴とする。
【００１６】
本発明の前記態様にかかるスイッチング電源装置は、
前記ピーク・バレイ検知および最適電流差計算器が、前記出力電圧が極値になったタイミングを検出し、そのタイミングにおいて前記インダクタ電流検知記憶器がインダクタ電流を検出し、その値を記憶する
ことを特徴とする。
【００１７】
本発明のさらに他の態様にかかるスイッチング電源装置は、
外部入力電源の高電位端子が第一のスイッチング素子の一方の端子に接続され、前記外部入力電源の低電位端子−が第二のスイッチング素子の一方の端子に接続され、前記第一のスイッチング素子の他方の端子と前記第二のスイッチング素子の他方の端子は互いに接続され且つインダクタの一方の端子に共通に接続され、前記インダクタの他方の端子は直流電源の高電位出力端子となり、外部入力電源の低電位端子は前記直流電源の低電位出力端子と共通に接続され、前記高電位出力端子と前記低電位出力端子との間には、キャパシタと負荷が並列に接続されたパワー回路部と、
最適応答マルチモードデジタル電流プログラム方式制御部と、を備え、
前記最適応答マルチモードデジタル電流プログラム方式制御部は、
前記高電位出力端子と前記低電位出力端子の間の電位差を検知し、極値に達したことを検知して、ピーク・バレイ検知信号を生成すると共に、最適ピーク電流差を計算するピーク・バレイ検知および最適電流差計算器と、
前記高電位出力端子と前記低電位出力端子の間の電位差と設定電圧との差を示すエラー信号から、エラー信号がある設定値より大きいことを検知するモード切り替え信号を生成する動作モード検知回路と、
前記エラー信号を増幅した信号を出力するエラー乗算器と、
前記モード切り替え信号に従って、前記エラー乗算器の出力か、もしくは、前記ピーク・バレイ検知および最適電流差計算器からの出力かの何れか一方を選択して、新たな最適ピーク電流差信号として出力する第一のモードスイッチと、
前記最適ピーク電流差信号と前回の最適ピーク電流信号とを加算して、新たな最適ピーク電流信号を算出する逐次比較型デジタル・アナログ変換器と、
インダクタ電流を増幅したインダクタ電流信号を得るインダクタ電流検知回路と、
前記ピーク・バレイ検知信号に従って、前記インダクタ電流信号を取り込み保持するサンプル・アンド・ホールド回路と、
前記ピーク・バレイ検知信号に従って、前記サンプル・アンド・ホールド回路の出力するインダクタ電流信号か、もしくは、前記逐次比較型デジタル・アナログ変換器の出力信号かの何れか一方を選択して保持し、新たな最適ピーク電流値を出力する第二のモードスイッチと、
次のサイクル動作において前記逐次比較型デジタル・アナログ変換器が前回の最適ピーク電流値を求めるために、前記新たな最適ピーク電流値を蓄える最適電流値保持キャパシタと、
前記インダクタ電流信号が非反転端子に入力され、前記新たな最適ピーク電流値が反転端子に入力され、両者を比較して増幅して、リセット信号を生成する差動増幅器と、
前記リセット信号がリセット端子に入力され、クロック信号をセット端子に入力され、スイッチング素子コントロール信号を生成するＳＲラッチと、
前記スイッチング素子コントロール信号が入力され、前記第一のスイッチング素子および前記第二のスイッチング素子をオンオフ制御するドライブ回路と、を有する
ことを特徴とする。
【発明の効果】
【００１８】
本発明によれば、負荷変動に対して高速に反応し、出力電圧が安定なスイッチング電源装置を提供することができる。さらに、本発明によれば、複数の直流電源を複数並列に接続することにより高い出力電流を得ることが可能なスイッチング電源装置を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施例１に係るスイッチング電源装置を示すブロック図。
【図２】実施例１の実際のスイッチング電源の最適過渡応答動作の波形図。
【図３】図２の時間軸を拡大した波形図。
【図４】実施例１の実際のスイッチング電源装置の低負荷状態のパルス周波数制御動作の波形図。
【図５】本発明の実施例２に係るスイッチング電源装置の主要部、最適応答マルチモードデジタル電流プログラム方式制御部を示すブロック図。
【図６】スイッチング電源装置の動作を説明するための波形図。
【図７】実施例２の実際のスイッチング電源装置の最適過渡応答動作時の過電流保護動作の波形図。
【図８】本発明の実施例３に係るスイッチング電源装置を示すブロック図。
【図９】並列接続された電圧制御方式降圧電源の問題の説明図。
【図１０】本発明の実施例３に係る並列接続された電流プログラム方式降圧電源の概念図。
【発明を実施するための形態】
【００２０】
本発明の一態様のスイッチング電源装置は、負荷が急速に変動したことにより生じる出力電源電圧と設定電圧との差を検知し動作モードを制御する動作モード検知回路と、電圧制御が機能することにより出力電源電圧が回復方向へ向かう（ピーク・バレイ）時刻およびそれまでに生じた出力電源電圧の変化量ΔＶから失った電荷量を補うために必要な最適電流差ΔｉＬを算出するピーク・バレイ検知および最適電流差計算器と、ピーク・バレイ時刻におけるインダクタ電流を検知し記憶するインダクタ電流サンプル・アンド・ホールド回路とを具備することを特徴する電流制御型スイッチング電源装置であって、その動作は、出力電源電圧に急激な変化が生じたことを検知し、それを回復させる側のスイッチ素子をオン状態に保ち、その後に生じる出力電圧のピーク・バレイ時刻において、それまでに生じた出力電源電圧の変化量ΔＶから失った電荷量を補うために必要な最適電流差ΔｉＬを算出し、同時にインダクタ電流を検知し、そのインダクタ電流を新しいインダクタ電流設定値ｉＬ＿ｎｅｗとして記憶し、その後も同スイッチ素子をオン状態に保ち、インダクタ電流が新しいインダクタ電流設定値ｉＬ＿ｎｅｗと最適電流差ΔｉＬの和に達したとき、同スイッチ素子をオフ状態とし、その後インダクタ電流が新しいインダクタ電流設定値ｉＬ＿ｎｅｗに達したとき、その新しいインダクタ電流設定値ｉＬ＿ｎｅｗを用いた電流制御パルス幅変調状態に戻す。
【００２１】
本発明の別の一態様のスイッチング電源装置は、電源回路を複数個並列に接続して構成され、加えて、検出されたインダクタ電流設定値の平均値を算出するインダクタ電流平均化機能を備えている。
【００２２】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００２３】
まず、本発明の実施例１に係るスイッチング電源装置（ＤＣ−ＤＣコンバータ）について、図面を参照して説明する。図１は、スイッチング電源装置を示すブロック図である。また、図２は、実施例１の実際のスイッチング電源装置の最適過渡応答動作の波形図である。また、図３は、図２の時間軸を拡大した波形図である。また、図４は、実施例１の実際のスイッチング電源装置の低負荷状態のパルス周波数制御動作の波形図である。
【００２４】
本実施例は、本発明に基づき構成された自己整合機能を有する最適応答マルチモードデジタル電流プログラム方式制御回路により動作する直流降圧電源である。
【００２５】
図１に示すように、スイッチング電源装置は、最適応答マルチモードデジタル電流プログラム方式制御部と、その信号を受けて動作するパワー回路部から構成される。
【００２６】
パワー回路部は、第一のスイッチング素子Ｑ１と、第二のスイッチング素子Ｑ２と、インダクタＬと、キャパシタＣと、から構成される。外部入力電源ｖｇ（ｔ）の高電位端子＋は第一のスイッチング素子Ｑ１の一方の端子に、外部入力電源ｖｇ（ｔ）の低電位端子−は第二のスイッチング素子Ｑ２の一方の端子に接続されている。第一のスイッチング素子Ｑ１の他方の端子と第二のスイッチング素子Ｑ２の他方の端子は互いに接続され、インダクタＬの一方の端子に共通に接続される。インダクタＬの他方の端子はこの直流降圧電源の高電位出力端子＋となる。また、外部入力電源ｖｇ（ｔ）の低電位端子−はこの直流降圧電源の低電位出力端子−となる。直流降圧電源の高電位出力端子＋と低電位出力端子−の間には、キャパシタＣが接続されている。なお、直流降圧電源の高電位出力端子＋と低電位出力端子−の間には、負荷Ｌｏａｄが接続されている。
【００２７】
第一のスイッチング素子Ｑ１のゲート端子と第二のスイッチング素子Ｑ２のゲート端子には、最適応答マルチデジタル電源プログラム方式制御部から出力されるスイッチング信号が、それぞれデジタルバッファ回路を介して接続される。また、第一のスイッチング素子Ｑ１を流れる電流と第二のスイッチング素子Ｑ２を流れる電流の和、および、直流降圧電源の出力電圧が、最適応答マルチモードデジタル電流プログラム方式制御部により、常に監視されている。
【００２８】
電流検出回路を構成する場合、解決しなければならない問題がある。従来、インダクタに流れる電流を検知する手段が採用されていた。しかし、これは、インダクタの寄生容量の影響により検知される電流値に遅れが生じるため、ピーク電流制御方式に用いるのは最適ではない。したがって、ピーク電流制御方式では第一のスイッチング素子Ｑ１に流れる電流を検知することが求められる。ところが、その電流は不連続となり、そのような電流を検知ため、増幅器には実現が困難なほどに高いバンド幅が要求される。本実施例においては、第一のスイッチング素子Ｑ１の電流と第二のスイッチング素子Ｑ２の電流を加算し、その結果を増幅するという手段で、この問題を解決している。つまり、不連続的なインダクタ電流を連続的な状態に再構成して、電流検出回路内の増幅器７に対するバンド幅の要求が緩和している。
【００２９】
最適応答マルチモードデジタル電流プログラム方式制御部は、本実施例の主要部分であり、ピーク・バレイ検知および最適電流差計算器１と、動作モード検知回路２と、エラー乗算器３と、第一のモードスイッチ４と、逐次比較型デジタル・アナログ・変換器５と、インダクタ電流加算器６と、インダクタ電流増幅器７と、インダクタ電流サンプル・アンド・ホールド回路８と、第二のモードスイッチ９と、最適電流値保持キャパシタ１０と、差動増幅器１１と、ＳＲラッチ１２と、クロック発振器１３と、デッドタイム制御およびレベルシフタ１４と、により構成される。
【００３０】
なお、ピーク・バレイ検知および最適電流差計算器１と、動作モード検知回路２と、エラー乗算器３と、第一のモードスイッチ４とは、出力電位モニタを構成する。また、インダクタ電流加算器６と、インダクタ電流増幅器７と、インダクタ電流サンプル・アンド・ホールド回路８と、第二のモードスイッチ９と、最適電流値保持キャパシタ１０とは、インダクタ電流検出記憶回路を構成する。
【００３１】
前述の直流降圧電源の高電圧端子＋は、ピーク・バレイ検知および最適電流差計算器１を構成する非同期フラッシュ・アナログ・デジタル変換器１−１の入力となっている。非同期フラッシュ・アナログ・デジタル変換器１−１は、直流降圧電源の高電位端子＋の電位と与えられる参照電圧Ｖｒｅｆとを比較して、設定電位とのずれ量、すなわちエラー信号ｅ［ｎ］を出力する。エラー信号ｅ［ｎ］から、ピーク・バレイ検知および最適電流差計算器１の主要部分である発振器およびデジタル論理回路１−２より、ピーク・バレイ検知信号ｓ（ｔ）と最適ピーク電流差信号Δｉｃ［ｎ］が生成される。このエラー信号ｅ［ｎ］は、動作モード検知回路２とエラー乗算器３に供給される。動作モード検知回路２は、エラー信号ｅ［ｎ］の大きさを基に、モード切り替え信号ｍ（ｔ）を出力する。第一のモードスイッチ４（ｓｗ１）は、モード切り替え信号ｍ（ｔ）の指示に従って、エラー乗算器３の出力Ｋｅ［ｎ］、もしくは、ピーク・バレイ検知および最適電流差計算器１からの出力の何れかの信号を選択して、新しい最適ピーク電流差信号Δｉｃ［ｎ］を算出する。最適ピーク電流差信号Δｉｃ［ｎ］は、逐次比較型デジタル・アナログ変換器５を構成する出力加算器５−１に入力される。加算器５−１は、最適ピーク電流差信号Δｉｃ［ｎ］と、出力アナログ・デジタル変換器が出力する前回の最適ピーク電流信号ｉｃ［ｎ−１］とを加算して、新しい最適ピーク電流信号ｉｃ［ｎ］を算出する。算出された新しい最適ピーク電流信号ｉｃ［ｎ］は出力デジタル・アナログ変換器５−３によりアナログ信号電圧信号Ｒｃｉｃ（ｔ）に変換され、逐次比較型デジタル・アナログ変換器５の出力となる。一方、第一のスイッチング素子Ｑ１を流れる電流と第二のスイッチング素子Ｑ２を流れる電流に対応する検知信号は、インダクタ電流加算器６により加算され、インダクタ電流を表すアナログ信号ｉＬ（ｔ）となる。インダクタ電流信号ｉＬ（ｔ）は、インダクタ電流増幅器７によりＲｓ倍に増幅され、インダクタ電流信号ＲｓｉＬ（ｔ）となる。そのインダクタ電流信号ＲｓｉＬ（ｔ）は、前述のピーク・バレイ検知および最適ピーク電流差計算器１から出力されるピーク・バレイ検知信号ｓ（ｔ）の指示にしたがって、サンプル・アンド・ホールド回路８により取り込まれ、保持される。第二のモードスイッチ９は、ピーク・バレイ検知信号ｓ（ｔ）の指示にしたがって、サンプル・アンド・ホールド回路８が出力するインダクタ電流信号ＲｓｉＬ（ｔ）、もしくは、前出の逐次比較型デジタル・アナログ変換器５の出力信号Ｒｃｉｃ（ｔ）の何れかの信号を選択して、出力する。選択された出力信号は、最適電流値保持キャパシタ１０に新しい最適ピーク電流値Ｒｃｉｃ（ｔ）として蓄えられる。最適電流値保持キャパシタ１０に蓄えられた最適ピーク電流値Ｒｃｉｃ（ｔ）は、出力アナログ・デジタル変換器５−２に供給される。出力アナログ・デジタル変換器５−２は、この最適ピーク電流値を示すアナログ信号Ｒｃｉｃ（ｔ）をデジタル信号へ変換する。この最適ピーク電流値のデジタル信号は、次のサイクルで以前の最適ピーク電流値ｉｃ［ｎ−１］として参照される。差動増幅器１１の非反転端子＋には計測されたイ���ダクタ電流信号ＲｓｉＬ（ｔ）が入力され、反転端子−には最適ピーク電流値Ｒｃｉｃ（ｔ）が入力されており、インダクタ電流ＲｓｉＬ（ｔ）が最適ピーク電流値Ｒｃｉｃ（ｔ）に達したときに、作動増幅器１１はリセット信号Ｒを出力する。そのリセット信号ＲはＳＲラッチ１２のリセット端子Ｒに接続されている。また、ＳＲラッチ１２のセット端子には、クロック発振器１３から生成されるクロック信号が接続されている。ＳＲラッチ１２は、これらセット信号Ｓとリセット信号Ｒを受けて、コントロール信号ｃ（ｔ）を出力する。デッドタイム制御およびレベルシフタ１４は、このコントロール信号ｃ（ｔ）を入力として、第一のスイッチング素子Ｑ１および第二のスイッチング素子Ｑ２のオンオフを制御するドライブ信号を出力する。なお、この際、デッドタイム制御およびレベルシフタ１４は、逐次比較型デジタル・アナログ変換器５内の最適ピーク電流値信号ｉｃ［ｎ］を基に、第一のスイッチング素子Ｑ１と第二のスイッチング素子Ｑ２共にオフとする期間の最適化、つまり、デッドタイムの調整を行う。また、このデッドタイム制御およびレベルシフタ１４は、最適応答マルチモードデジタル電流プログラム方式制御部に供給される電源の電圧（図示せず）からパワー回路部に供給される電源の電圧Ｖｇ（ｔ）へ変換したのちに、ドライブ信号を出力する。
【００３２】
このように構成されたスイッチング電源装置は、負荷電流の大きさに応じて、異なる３つの動作をする。負荷電流が大きく定常状態であるとき、電流プログラム型パルス幅変調動作となる。負荷電流が小さく定常状態であるとき、パルス周波数変調動作となる。そして負荷電流が急速に変化している状態、つまり、過渡状態であるとき、最適過渡応答動作となる。以下に、それぞれの動作について説明する。
【００３３】
まず、負荷電流が大きく定常状態であるときの電流プログラム型パルス幅変調動作について、説明する。非同期フラッシュ・アナログ・デジタル変換器１−１は、出力電圧と参照電圧を比較し、デジタルエラー信号ｅ［ｎ］を生成する。このデジタルエラー信号ｅ［ｎ］は、動作モード検知回路２に与えられ、その絶対値が小さいとき、たとえば、
｜ｅ［ｎ］｜≦１のとき、第一のモードスイッチ４(ｓｗ１)と第二のモードスイッチ９(ｓｗ２)はポジション１側に設定される。このとき、負荷電流は定常状態にあると判断され、第一の動作状態である電流プログラム型パルス幅変調動作、もしくは、第二の動作状態であるパルス周波数変調動作となる。いずれの動作状態においても、デジタルエラー信号ｅ［ｎ］は、エラー乗算器３に与えられる。エラー乗算器３は、逐次比較型デジタル・アナログ変換器５によって構成されるアナログ・デジタル変換器と共に、誤差補償計算器を構成している。この誤差補償計算器は、次の式（１）にしたがって最適ピーク電流デジタル信号ｉｃ［ｎ］を算出する。
【数１】
0005486954.tif 000002
【００３４】
算出された最適ピーク電流デジタル信号ｉｃ［ｎ］は、アナログ電圧Ｒｃｉｃ（ｔ）に変換される。この最適ピーク電流アナログ信号Ｒｃｉｃ（ｔ）は、インダクタ電流検知回路から出力されるインダクタ電流アナログ信号ＲｓｉＬ（ｔ）と比較され、インダクタ電流アナログ信号ＲｓｉＬ（ｔ）が最適ピーク電流アナログ信号Ｒｃｉｃ（ｔ）より大きくなったとき、ＳＲラッチ１２は、リセットされる。なお、ＳＲラッチ１２は、クロック発振器１３からのクロック信号を受け、各スイッチングサイクルの始めにセットされ、パルス幅変調された信号ｃ（ｔ）を生成する。
【００３５】
次に、第二の動作状態であるパルス周波数変調動作について説明する。
【００３６】
パルス周波数変調動作は、前述の第１の動作状態であるパルス幅変調動作とほぼ同じである。算出された最適ピーク電流値ｉｃ［ｎ］が、予め定められたＰＦＭ電流閾値ｉｐｆｍ［ｎ］を下回った場合、図示しない制御信号により、クロック発振器１３は停止状態となり、逐次比較型デジタル・アナログ変換器５の出力はインダクタのリップル電流より低い固定値に設定される。また、ＳＲラッチ１２は、非同期フラッシュ・アナログ・デジタル変換器１−１の図示しない出力信号を受けて、出力信号ｃ（ｔ）をセットする。
【００３７】
この出力電圧の制御形態は、ある種の改良版ヒステリシス方式のようなものである。出力電圧の設定値とのずれ量、つまり、エラー信号ｅ［ｎ］が１を越えたとき、非同期フラッシュ・アナログ・デジタル変換器１−１はＳＲラッチ１２を活性化する。すると、第一のスイッチング素子Ｑ１は接続状態となり、インダクタ電流が上昇し、その結果、出力電圧が上昇する。そして、インダクタ電流が、逐次比較型デジタル・アナログ変換器５に設定された固定値に達したとき、ＳＲラッチ１２は非活性化され、第一のスイッチング素子Ｑ１は切断状態となる。次のスイッチング周期は、負荷電流により出力容量が放電され、再びエラーｅ［ｎ］が１を越えたときに、開始される。
【００３８】
最後に、第三の動作状態である最適負荷応答動作について説明する。
【００３９】
負荷の変動が動作モード検知回路２により検知される。具体的には、出力電圧と設定電圧の差の絶対値が１を越えた、つまり、｜ｅ［ｎ］｜≧２となった瞬間、最適負荷応答動作となる。たとえば、負荷が軽い状態から重い状態へ遷移したことが検知されると、その瞬間に、第一のスイッチング素子Ｑ１が接続状態となる。逆に、負荷が逆の方向へ遷移した場合は、第一のスイッチング素子Ｑ１が切断状態となる。そのとき、モード切替信号ｍ（ｔ）により、第一のモードスイッチ４（ｓｗ１）は第二の状態（ポジション２側）に設定され、ピーク・バレイ検知および最適電流差計算器１が活性化される。
【００４０】
ピーク・バレイ検知および最適電流差計算器１は、キャパシタチャージバランス法を基にした計算手法にしたがって、インダクタ電流の最適ピーク値を算出する。この計算手法によれば、失った電荷量を、過渡応答動作後の定常状態における最適値にまで、最速に回復されることができる。また、その過程において、出力電圧に跳ね返りが生じない。ところが、従来、この計算手法の計算精度は、パワー回路部を構成するインダクタの変動やキャパシタの変動や寄生素子により生じる損失などの影響を強く受けるという問題があった。本発明では、サンプル・アンド・ホールド回路８を用いることにより、遷移期間のインダクタ電流の対時間変化量を補正している。
【００４１】
なお、キャパシタチャージバランス法の動作、および、インダクタの変動やキャパシタの変動や寄生素子により生じる損失などの影響の補正手法については、次の第２の実施例の項で詳しく説明する。
【００４２】
最後に、本実施例に基づき構成された実際のスイッチング電源装置の動作波形図を用いて、本特許の効果について説明する。
【００４３】
以下の図２から図４までの動作波形図は、本実施例を、７.５Ｖの外部供給電源から１.５Ｖの出力電源を得る降圧動作の測定結果である。また、その動作周波数は５００ＫＨｚである。
【００４４】
図２およびその拡大図である図３では、負荷電流が１.５Ａから４.５Ａへ変化したときの最適過渡応答動作の様子を示している。図２では上から下へ、出力電源電圧が２００ｍＶ／ｄｉｖの尺度で、次にインダクタ電流が２Ａ／ｄｉｖ尺度で、次に電流制御の参照値が５Ａ／ｄｉｖの尺度で、そして最後に、負荷電流を制御するコマンド信号が１０Ｖ／ｄｉｖの尺度で示されている。また、それら全ての時間軸は共に２０μｓ／ｄｉｖである。図３は同じ波形の時間軸の拡大図であり、出力電源電圧が１００ｍＶ／ｄｉｖの尺度で、次にインダクタ電流が２Ａ／ｄｉｖ尺度で、次に電流制御の参照値が５Ａ／ｄｉｖの尺度で、そして最後に、負荷電流を制御するコマンド信号が１０Ｖ／ｄｉｖの尺度で、そして、それら全ての時間軸は共に５μｓ／ｄｉｖ示されている。波形図から分かるように、たった一度のオンオフ動作の後、出力電源の電圧は定常状態に戻っていることが分かる。このように本特許の制御方式によれば、従来の制御方式に比べて、非常に高速な過渡応答が可能な降圧電源を提供することができる。
【００４５】
図４に本特許提案の基づき構成された制御回路のパルス周波数変調定常状態動作の様子が示されている。図４には上から下へ、出力電源の電圧波形が１Ｖ／ｄｉｖの尺度で、インダクタ電流が２Ａ／ｄｉｖの尺度で、スイッチ素子のゲート駆動信号が５Ｖ／ｄｉｖの尺度で示されている。そして、それら全ての時間軸は共に５μｓ／ｄｉｖである。このパルス周波数変調定常状態動作は負荷電流が１５０ｍＡのものである。第一のスイッチ素子Ｑ１が接続状態のときインダクタ電流は急速に増加し、逆に第二のスイッチ素子Ｑ２が接続状態のときインダクタ電流は急速に減少する。そして、暫くの間、第一のスイッチ素子Ｑ１と第二のスイッチ素子Ｑ２が共に非導通状態となり、インダクタ電流はほぼゼロとなっている。つまり、間欠動作（ＤＣＭ: Discontinuous Conduction Mode）となっており、低負荷動作条件において電源回路の消費電力削減に効果的な動作となっている。このとき問題になるのが、出力電源の電圧の安定性であるが、図４に示される通り、その出力電圧は１.５Ｖで安定していることが分かる。このように、本特許に基づき構成された制御回路を用いるならば、従来方式に比べて、より少ない回路規模によりパルス周波数変調定常状態動作を実現し、低コストで低消費電力の降圧電源を提供することができる。
【００４６】
以上、本発明におけるパルス幅変調動作とパルス周波数変調動作と最適過渡応答動作の３つの機能を実装するに際して、従来の電圧制御型スイッチング電源装置の場合とは異なり、素子の追加をほとんど必要としない。そのため、この制御回路のために新たな製造コストの増加を最小化ことができる。これが、本発明のひとつの効果である。
【００４７】
また、従来の電流制御型スイッチング電源装置では、負荷が急激に変化した場合に、出力電源の電圧変動を抑えるための制御の高速化が難しいという問題がある。これは、電圧制御型スイッチング電源装置でよく用いられる非線形制御の導入が電流制御型スイッチング電源装置では困難なためである。そのため、従来は、負荷の急変に伴い出力電圧に変動が生じたときに、制御方式を電圧制御方式に切り替え、負荷が安定したら、再び電流制御方式に戻すような手段が採られている。しかし、これでは制御方式の切り替え時に不連続が発生し、制御が不安定となる。また、最近では、本特許と同様にキャパシタチャージバランス法を利用した電流制御方式の提案もあるが、インダクタの変動やキャパシタの変動や寄生素子により生じる損失などの影響が顕著に現れ、やはり、これでは出力電源の電圧が安定しない。本特許によれば、パルス幅変調動作とパルス周波数変調動作と最適過渡応答動作において、最適ピーク電流制御が行われている。また、それぞれの動作状態においてインダクタ電流を検知し保持することにより、次の動作における最適ピーク電流値として用いられる。したがって、動作状態の切り替え時に制御が不連続になることがない。また、インダクタ電流を検知し保持する動作において、パワー回路部を構成するインダクタ変動やキャパシタの変動や寄生素子により生じる損失の影響を補正する機能を有している。したがって、本発明によれば、急激な負荷変動に対して、電圧が安定しているスイッチング電源装置を提供することができる。
【実施例２】
【００４８】
本発明の実施例２に係るスイッチング電源装置（ＤＣ−ＤＣコンバータ）について、図面を参照して説明する。図５は、スイッチング電源装置の主要部、最適応答マルチモードデジタル電流プログラム方式制御部を示すブロック図である。また、図６は、スイッチング電源装置の動作を説明するための波形図である。また、図７は、実際のスイッチング電源装置の動作波形図である。本実施例は、直流電源に用いられる本発明に基づき構成された自己整合機能を有する最適応答マルチモードデジタル電流プログラム方式制御回路である。
【００４９】
図５に示す最適応答マルチモードデジタル電流プログラム方式制御部は、実施例１と同様にパワー回路部と組み合わせることにより、スイッチング電源装置を構成することができる。その構成は、実施例１とほぼ同様なので、以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５０】
図５に示す最適応答マルチモードデジタル電流プログラム方式制御部は、図１に示すスイッチング電源装置の最適応答マルチモードデジタル電流プログラム方式制御部に対して、過電流保護回路１５とリセット信号複合器１６が付け加えられている。これらはインダクタ電流が飽和し、素子が破壊することを防止するために設けられた要素である。従来のキャパシタチャージバランス法を基にした最適過渡応答制御方式では、スイッチのオン時間とオフ時間を算出していた。したがって、インダクタの製造ばらつきや電流飽和や寄生抵抗などの影響を受け、その補正が非常に難しいという問題があった。ましてや、インダクタの過電流保護と最適過渡応答制御は相反する機能であり、その両立は困難と考えられてきた。本特許に基づく電流プログラム方式制御回路によれば、このような電流制御に関する機能を比較的少ない回路部品の追加で実現することができる。
【００５１】
以下に、本特許の特徴である最適過渡応答を実現するキャパシタチャージバランス法の動作、および、インダクタの変動やキャパシタの変動や寄生素子により生じる損失などの影響の補正手法について、図６の動作波形図を用いて、詳しく説明する。
【００５２】
図６には、負荷電流が小さい状態から大きい状態へ遷移した時の最適過渡応答動作時の出力電圧ｖ（ｔ）とインダクタ電流ｉＬ（ｔ）の波形が示されている。また、インダクタ電流波形ｉＬ（ｔ）と共に、電流制御の参照値、つまり、閾値が示されている。なお、負荷電流が大きい状態から小さい状態に遷移する場合においても、同様な負荷応答動作が可能であることはいうまでもない。
【００５３】
負荷変動が検知されると直ぐに、第一のスイッチング素子Ｑ１が接続状態となり、最適過渡応答制御回路が活性化される。最適過渡応答制御回路は、図６中でｉｐｋと表される最大過渡応答電流と、図６中でｉｃｔｒｌ＿ｎｅｗと表される遷移後の定常値を設定する。本特許で提供されるキャパシタチャージバランス法では、最大過渡応答電流ｉｐｋのみを算出し、遷移後の定常値ｉｃｔｒｌ＿ｎｅｗは、遷移動作中に、図１および図５中のサンプル・アンド・ホールド回路８により計測、保持されることが特徴となっている。図６に示されるように出力電圧ｖ（ｔ）の極値（極小値）である極小点（valley point）が検知された瞬間、図１および図５中にｓ（ｔ）と表記される短期間のサンプリングパルス信号が生成され、その極小点が発生するタイミングにおけるインダクタ電流が、フィルタを構成するキャパシタ（１０）ＣＤＡＣに捉えられる。図６の波形図に示されるように、このインダクタ電流が遷移後の定常値ｉｃｔｒｌ＿ｎｅｗとなる。同時に、最大過渡応答電流ｉｐｋは、図６の波形図に示されるように、最適電流差Δｉ［ｎ］から次の式（２）にしたがって算出される。
【数２】
0005486954.tif 000003
【００５４】
出力デジタル・アナログ変換器５−３（Σ-Δ ＤＡＣ）は一次変換器および一種のＲＣフィルタ回路として動作する。定常状態では、その消費電力を最小化するために、出力アナログ・デジタル変換器５−２（ｆｌａｓｈ ＡＤＣ）はスイッチング周波数より低い周波数でサンプリング動作しており、第一のフィルタ回路抵抗５−４のＲ１のみが使用される。一方、式（２）の計算が実行される期間において、アナログ・デジタル変換器５−２とデジタル・アナログ変換器５−３の動作周波数は高められ、ＲＣフィルタを構成する第一のフィルタ回路抵抗５−４（Ｒ１）と第二のフィルタ回路抵抗５−５（Ｒ２）は並列に接続される。これにより、ＲＣフィルタの遮断周波数が高められると同時に、デジタル・アナログ変換のスピードが高められ、最大過渡応答電流ｉｐｋを、インダクタ電流ｉＬが実際にその値になる以前に、求めることができる。
【００５５】
従来技術によるキャパシタチャージバランス法では、最適過渡応答動作から定常動作に移るときに生じる不安定性が大きな問題となっている。それは、従来のキャパシタチャージバランス法では、図６中に示されるような第一のスイッチング素子の接続時間ｔｏｎと切断時間ｔｏｆｆを算出するという手法が用いられていることに起因する。実際のスイッチング素子の接続時間ｔｏｎと切断時間ｔｏｆｆはインダクタやキャパシタの変動および寄生素子により生じる損失の影響を強く受けるため、算出された値から大きくずれる。対して、本実施例によれば、遷移後のインダクタ電流定常値ｉｃｔｒｌ＿ｎｅｗを検出回路により取得する。これにより、最適過渡応答動作から定常動作に移るときに生じる安定性の問題が完全に解消されている。
【００５６】
次に、本実施例がインダクタやキャパシタの変動および寄生素子により生じる損失の影響に対して、安定である理由について説明する。
【００５７】
電流差Δｉの計算には、キャパシタンス・チャージ・バランス・アルゴリズムを用いる。電圧変動の原因になったキャパシタＣから失われた電荷Ｑはインダクタ電流により余分に補給されなければならない。つまり、
【数３】
0005486954.tif 000004
となる。
【００５８】
ここで、スイッチの最適なオンオフ時間ｔｏｎ、ｔｏｆｆと電流差Δｉの関係は、次の式（４）ように与えられる。
【数４】
0005486954.tif 000005
【００５９】
なお、ここで、ａｒとａｆは、それぞれ、インダクタ電流の増加速度および減少速度である。式（３）と式（４）を組み合わせて、電流差Δｉについて、次の式（５）が導き出される。なお、式（５）において、Δｖは、出力電圧の定常値と極小値との電位差を示す。
【数５】
0005486954.tif 000006
【００６０】
理想的で損失のない降圧電源においては、電流の増加速度と減少速度とは、図６の動作波形図に示されたようになり、その関係は次の式（６）のように表される。なお、この式（６）において、Ｖｇは、外部入力電源の電圧を表し、Ｖは、出力電圧を表す。
【数６】
0005486954.tif 000007
【００６１】
式（６）を式（５）に代入して、変形すると、次のような理想降圧電源における電流差Δｉについての関係式（７）が得られる。なお、この式（７）において、Ｄ’は、１−Ｄ（Ｄ：デューティ比）を表す。
【数７】
0005486954.tif 000008
【００６２】
ところが、この式（７）は、出力電源の電圧が比較的高く、かつ、その負荷電流が小さい場合のように、実質的に理想的な降圧電源と見なせる場合においてのみ成立する。そうでない場合では、理想電源を仮定して算出された結果は大きく外れ、結果的に最適とは言えない応答となる。
【００６３】
一方、本実施例による制御構成によれば、降圧電源がたとえ最適でない場合においても、そのインダクタ電流はオンオフ動作の最終段階では必ず最適な定常状態の値へと落ち着く。それは、以上で述べたように、新たな定常状態の電流値を、計算式からではなく、電圧の頂点または最下点に達したときの実際のインダクタ電流を測定して求めるからである。
【００６４】
本実施例の特徴の一つとして、回路定数Ｌ、Ｃの自己整合機能を備えていることがある。その機能により、低負荷状態から高負荷状態への遷移時において、インダクタ電流の増加速度により生じる降圧回路の特性劣化を補償する。つまり、自己整合機能の主な働きは、インダクタ電流の増加速度と減少速度を正確に求めることである。
【００６５】
インダクタ電流の増加速度を求めるために、最初の過渡応答において、最初のトランジスタのオン時間ｔｏｎを本実施例の一つの構成要素である発振器およびデジタル論理回路１−２により測定する。その方法は、インダクタ電流差Δｉを予想される最高想定値Δｉｉｎｉｔに設定して、インダクタ電流がその値にまで達するまでに要した時間を測定することによる。得られた結果から、インダクタ電流の増加速度ａｒを次の式（８）により計算することができる。
【数８】
0005486954.tif 000009
【００６６】
同様に、スイッチのオフ時間、もしくは、制御回路が最高値電流値から新しい定常状態電流値へ戻るのに必要な時間を測定し、インダクタ電流の減少速度を次の式（９）より求める。
【数９】
0005486954.tif 000010
【００６７】
このような操作により、キャパシタの値を除く、式（５）を構成する全てのパラメータを算出することができる。最後に、キャパシタ値Ｃを求めるため、最初の最適過渡応答動作の終了時点で、出力電圧の設定値との差を測定する。そして、その値がゼロでない場合には、キャパシタ値をそれに応じて補正する。言い替えると、この過程により、一回の過渡応答動作の後には、式（５）の全てのパラメータを完全に定めることができる。そして、次の負荷変動が生じるまえに、制御装置のパラメータは、電流と電圧の何れにおいても最適な応答ができるような状態に調整される。
【００６８】
最後に、本実施例に基づき構成された実際のスイッチング電源装置の動作波形図を用いて、本特許の効果について説明する。
【００６９】
図７は、本実施例の特徴である電流制限機能の振る舞いの様子を示す図である。図７の動作波形図は、本実施例を、７.５Ｖの外部供給電源から１.５Ｖの出力電源を得る降圧動作の測定結果である。また、その動作周波数は５００ＫＨｚである。図７には上から下へ、出力電源の電圧波形が２００ｍＶ／ｄｉｖの尺度で、インダクタ電流が２Ａ／ｄｉｖの尺度で、電流制御の参照値が５Ａ／ｄｉｖの尺度で、負荷電流を制御するコマンド信号が１０Ｖ／ｄｉｖの尺度で、そして、それら全ての時間軸は共に２０μｓ／ｄｉｖで示されている。ところで、この電流制限機能は図５の過電流保護回路１５とリセット信号複合器１６により実現されている機能であり、その役割はインダクタ電流が飽和することを防ぐことである。その動作は、予め設定された電流限界に達したとき、第一のスイッチ素子Ｑ１を暫く切断状態にし、その後、再び接続状態にするというものである。これによりインダクタ電流が、最大許容電流を越えないように制御され、この制御動作はチャージバランスが成り立つまで繰り返される。このように、本特許に基づく制御方式によれば、最大許容電流制限を設けつつ、高速な過渡応答が可能な降圧電源を提供することができる。
【実施例３】
【００７０】
本発明の実施例３に係るスイッチング電源装置（ＤＣ−ＤＣコンバータ）について、図面を参照して説明する。図８は、本発明の実施例３に係るスイッチング電源装置を示すブロック図である。また、図９は、並列接続された電圧制御方式降圧電源の問題を指摘する説明図である。また、図１０は、本発明の実施例３に係る並列接続された電流プログラム方式降圧電源の概念図である。
【００７１】
本実施例は、本発明に基づき構成された自己整合機能を有する最適応答マルチモードデジタル電流プログラム方式制御回路により動作する直流降圧電源を複数並列に接続した直流高圧電源である。このように、複数の直流降圧電源を並列に接続することにより、小さなサイズの素子、特に、小さなインダクタを用いて、大きな供給電流を得ようというものである。
【００７２】
図８に示すスイッチング電源装置の構成は、実施例１とほぼ同様なので、以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。図８中、破線で囲まれた要素、パワー回路部の第一のスイッチング素子Ｑ１と第二のスイッチング素子Ｑ２とインダクタＬが複数系統用意され、共通の外部入力電源ｖｇ（ｔ）から、共通の出力電源ｖ（ｔ）が生成される。同様に、図８中、破線で囲まれた要素、最適応答マルチモードデジタル電流プログラム方式制御部の逐次比較型デジタル・アナログ・変換器５と、インダクタ電流加算器６と、インダクタ電流増幅器７と、インダクタ電流サンプル・アンド・ホールド回路８と、第二のモードスイッチ９と、最適電流値保持キャパシタ１０と、差動増幅器１１と、ＳＲラッチ１２と、デッドタイム制御およびレベルシフタ１４とは、複数系統用意され、それぞれのパワー回路部のインダクタ電流を観測して、第一のスイッチング素子Ｑ１と第二のスイッチング素子Ｑ２を駆動する。それ以外の要素、ピーク・バレイ検知および最適電流差計算器１と動作モード検知回路２とエラー乗算器３と第一のモードスイッチ４とクロック発振器１３は、１つだけ用意され、共通に使用される。
【００７３】
ところで、従来の電圧帰還制御方式のスイッチング電源装置では、複数の電源回路を並列に接続して動作させるマルチフェーズ動作を実現することは基本的に困難である。これは、図９に示すように電圧帰還制御方式のスイッチング電源装置を並列接続した場合、それを構成する部品、たとえばインダクタＬ１，Ｌ２，Ｌ３の相違、または、それに伴う基準電位Ｖ１，Ｖ２，Ｖ３のわずかな相違により、そのうち一つ系統のスイッチング電源装置に電流が集中してしまう現象が発生するからである。この現象が生じると期待した特性が得られないばかりではなく、集中した電流により素子が破壊されるという危険を伴う。一方、電流帰還制御方式のスイッチング電源装置では、複数の電源回路を並列に接続して動作させるマルチフェーズ動作を実現することが比較的容易である。それは、図１０に示すように各インダクタを流れる電流Ｉ１，Ｉ２，Ｉ３を電流帰還制御により均等に分配し、電流の集中を防止することができるためである。ところが、これまで電流帰還制御により最適過渡応答動作のマルチフェーズ化を実現した例はなかった。それは、最適過渡応答動作においてピーク電流の設定値を算出誤差が許容できないほど大きいからである。
【００７４】
本実施例では、インダクタ電流を個別に検知記憶し、それらを平均化することにより、過渡応答動作を含めてマルチフェーズ化を実現している。したがたって、本発明に依れば、複数の直流電源を並列に接続することにより、小さなサイズの素子、特に、小さなインダクタを用いて、大きな供給電流を得ることができる。よって、電源装置の小型化、低コスト化が可能である。
【符号の説明】
【００７５】
１  ピーク・バレイ検知および最適電流差計算器：Peak/valley det. ＆ opt. Δｉｃ［ｎ］  calculator
１-１  非同期フラッシュ・アナログ・デジタル変換器: Asynchronous flash ADC
１-２  発振器およびデジタル論理回路: Ring oscillators ＆ digital logic
２  動作モード検知回路: Mode detector
３  エラー乗算器３:Ｋｅ［ｎ］
４  第一のモードスイッチ: ｓｗ１
５  逐次比較型デジタル・アナログ変換器: Successive appr. DAC
５-１  最適ピーク電流出力加算器
５-２  以前の最適ピーク電流出力アナログ・デジタル変換器
５-３  最適ピーク電流出力デジタル・アナログ変換器
５-４  第一のフィルタ回路抵抗：Ｒ１
５-５  第二のフィルタ回路抵抗：Ｒ２
６  インダクタ電流加算器
７  インダクタ電流増幅器: ＲＳ
８  サンプル・アンド・ホールド回路:S&H
９  第二のモードスイッチ：ｓｗ２
１０  最適電流値保持キャパシタ
１１  差動増幅器
１２  ＳＲラッチ
１３  クロック発振器: Clock gener.
１４  デッドタイム制御および Ｖｄｒｉｖｅ レベルシフタ: Dead-time ＆ Ｖｄｒｉｖｅgenerator
１５  過電流保護回路: Programmable current protection and limiter
１６  リセット信号複合器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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