(57)【特許請求の範囲】
【請求項１】
一方端が検出回路の入力信号経路に接続され他方端がグランドに接続されたインピーダンス回路を有する遅延回路であって
前記インピーダンス回路は、オン制御信号またはオフ制御信号がそれぞれ入力されたときに前記インピーダンス回路の全体のインピーダンスを変える複数の制御端子付きバッファからなり、
前記複数の制御端子付きバッファのオン状態またはオフ状態の組み合わせにより前記インピーダンス回路のインピーダンスを変えることで、前記検出回路が生成する遅延時間が変化することを特徴とする遅延回路。
【請求項５】
請求項１に記載の遅延回路と、
前記各スイッチにオンオフ制御信号を送出する遅延制御回路と、
を備えたことを特徴とする遅延回路システム。
【請求項６】
一方端が検出回路の入力信号経路に接続され他方端がグランドに接続された複数のインピーダンス回路要素を有する遅延回路であって、
前記各インピーダンス回路要素は、オン制御信号が入力されたときに前記入力信号経路と前記グランドとの間に開放状態を形成し、オフ制御信号が入力されたときに前記入力信号経路と前記グランドとの間にインピーダンスを形成させる複数の制御端子付きバッファからなり、
前記各インピーダンス回路要素における前記複数の制御端子付きバッファのオン状態またはオフ状態の組み合わせにより前記インピーダンス回路のインピーダンスを変えることで、前記検出回路が生成する遅延時間が変化することを特徴とする遅延回路。
【請求項９】
インピーダンスがＺ（１），Ｚ（２），・・・，Ｚ（Ｎ）のインピーダンス回路要素をそれぞれＰ個備えた遅延回路であって、
それぞれのインピーダンス回路要素による遅延時間Ｔｋが（ｋ＝１，２，・・・・，Ｎ）が単位遅れ時間をτ０として、
Ｔｋ（Ｚ（ｋ））＝（Ｐ＋１）ｋ−１τ０
で表されることを特徴とする請求項６に記載の遅延回路。
【請求項１３】
請求項６または９に記載の遅延回路と、
前記各スイッチにオンオフ制御信号を送出する遅延制御回路と、
を備えたことを特徴とする遅延回路システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号経路に、一方端が前記入力信号経路に接続され他方がグランドに接続された複数のインピーダンス回路が設けられてなる遅延回路および遅延回路システムに関し、微細な遅延を生成でき、かつ回路設計も容易な遅延回路および遅延回路システムに関する。
【背景技術】
【０００２】
遅延回路は、通常、遅延素子を多数直列接続し、各素子間に設けたタップから遅延信号を取得している。検出回路は、矩形波の入力を積分しており、積分回路を構成するキャパシタ電圧が設定しきい値に達したときに遅延信号を発生させている。【０００３】
図１１にその方式を示す。図１１においては、遅延回路８は、複数の遅延形成要素８１（１）〜８１（Ｎ）から構成されており、
入力信号経路上の信号Ｓ０のライン，
遅延形成要素８１（１）の出力側（信号Ｓ１）のライン，
遅延形成要素８１（２）の出力側（信号Ｓ２）のライン，
・・・・・
遅延形成要素８１（Ｎ）の出力側（信号ＳＮ）のライン，
（これらをライン群８３で示す）
が引き出されている（特許文献１参照）。【０００４】
選択回路８２は、これらのライン群８３の何れかを選択することで遅延時間の異なる信号（元の信号Ｓ０，遅延信号Ｓ１，Ｓ２，・・・，ＳＮの何れか）を取り出すことができる。
【特許文献１】特開平２−１４１０２９
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図１１の遅延回路では、解像度を上げるために、たとえば遅延形成要素を１０００以上接続しなければならない（すなわち、Ｎが１００００以上）。この場合、遅延形成要素８１（１）〜８１（Ｎ）間の距離を等しくしなければ、正確な遅延を発生できない。また、遅延形成要素８１（１）〜８１（Ｎ）から選択回路８２までの各ライン長が異なる場合にも正確な遅延を発生できない。実際には、遅延形成要素８１（１）〜８１（Ｎ）間の距離は等しくすることは容易ではないし、遅延形成要素８１（１）〜８１（Ｎ）から選択回路８２までの各ライン長を等しくすることもできない。【０００６】
このため、実際には微細時間を微細に設定すること（たとえば、数ナノ秒間隔で多数の遅延を設定すること）は、容易ではない。
しかも、集積回路の製造プロセスにおいては、上述したように１０００個以上の遅延形成要素８１（１）〜８１（Ｎ）を、各遅延形成要素間の距離を同一とし、かつ各遅延形成要素から選択回路８２までのライン長を一定に保つという要請があるため、パターン設計に至難を極める。【０００７】
本発明の目的は、解像度が微細な遅延を生成でき、かつ回路設計も容易な遅延回路および遅延回路システムを提供することにある。
【課題を解決するための手段】
【０００８】
（１）
一方端が検出回路の入力信号経路に接続され他方端がグランドに接続されたインピーダンス回路を有する遅延回路であって、
前記インピーダンス回路には、オン制御信号またはオフ制御信号がそれぞれ入力されたときに前記インピーダンス回路の全体のインピーダンスを変える複数のスイッチが含まれ、
前記複数のスイッチのオン状態またはオフ状態の組み合わせにより前記インピーダンス回路のインピーダンスを変えることで、前記検出回路が生成する遅延時間が変化することを特徴とする遅延回路。【０００９】
（２）
前記インピーダンス回路は、少なくとも前記複数のスイッチが持つインピーダンス（抵抗成分、容量成分、インダクタンス成分）および／または配線に起因するインピーダンスを含むことを特徴とする（２）に記載の遅延回路。【００１０】
（３）
前記インピーダンス回路は、抵抗素子、容量素子、インダクタンス素子の１つまたはこれらの組み合わせを含むことを特徴とする（１）または（２）に記載の遅延回路。【００１１】
（４）
前記スイッチがゲートスイッチ（制御端子付きバッファ）であることを特徴とする（２）から（３）の何れかに記載の遅延回路。【００１２】
（５）
（１）から（４）の何れかに記載の遅延回路と、
前記各スイッチにオンオフ制御信号を送出する遅延制御回路と、
を備えたことを特徴とする遅延回路システム。【００１３】
（６）
一方端が検出回路の入力信号経路に接続され他方端がグランドに接続された複数のインピーダンス回路要素を有する遅延回路であって、
前記各インピーダンス回路要素には、オン制御信号が入力されたときに前記入力信号経路と前記グランドとの間に開放状態を形成し、オフ制御信号が入力されたときに前記入力信号経路と前記グランドとの間にインピーダンスを形成させるスイッチがそれぞれ含まれ、
前記各スイッチのオン状態またはオフ状態の組み合わせにより前記インピーダンス回路のインピーダンスを変えることで、前記検出回路が生成する遅延時間が変化することを特徴とする遅延回路。【００１４】
（７）
前記インピーダンス回路要素は、少なくとも前記スイッチが持つインピーダンス（抵抗成分、容量成分、インダクタンス成分）および／または配線に起因するインピーダンスを含むことを特徴とする（６）に記載の遅延回路。【００１５】
（８）
前記インピーダンス回路要素は、抵抗素子、容量素子、インダクタンス素子の１つまたはこれらの組み合わせを含むことを特徴とする（６）または（７）に記載の遅延回路。【００１６】
（９）
インピーダンスがＺ（１），Ｚ（２），・・・，Ｚ（Ｎ）のインピーダンス回路要素をそれぞれＰ個備えた遅延回路であって、
それぞれのインピーダンス回路要素による遅延時間Τkが（ｋ＝１，２，・・・・，Ｎ）が単位遅れ時間をτ0として、
Τk（Ｚ（ｋ））＝（Ｐ＋１）k-1τ0
で表されることを特徴とする（６）から（８）の何れかに記載の遅延回路。【００１７】
（１０）
前記スイッチがゲートスイッチ（制御端子付きバッファ）であることを特徴とする（６）から（９）の何れかに記載の遅延回路。【００１８】
（１１）
前記インピーダンス回路要素はバッファを含み、当該バッファは前記スイッチよりもグランド側に設けられていることを特徴とする（６）から（１０）の何れかに記載の遅延回路。【００１９】
（１２）
前記検出回路は、キャパシタ素子と抵抗素子、キャパシタ素子と抵抗素子とからなるＣＲ積分回路を含むことを特徴とする（６）から（１１）の何れかに記載の遅延回路。【００２０】
（１３）
（６）から（１２）の何れかに記載の遅延回路と、
前記各スイッチにオンオフ制御信号を送出する遅延制御回路と、
を備えたことを特徴とする遅延回路システム。
ＡＣ／ＤＣコンバータ，ＤＣ／ＤＣコンバータ、昇圧チョッパ、降圧チョッパ等において、各部の電圧や電流を周波数変換して検出し、出力や入力を制御する（出力電流，出力電圧，出力電力，入力電流，出力電圧、入力電力等）を制御する場合に、本発明の遅延回路システムは特に有効である。
【発明の効果】
【００２１】
本発明によれば、高精度で遅延時間の設定が可能となる。
本発明の遅延回路は、多数（１０００個以上）の遅延信号の中かから適宜遅延した信号を選択するための選択回路（マルチプレクサ）は必要ないので、各遅延形成要素から選択回路８２までのライン長を一定に保つという必要はない。また、多数の遅延回路要素を直列に接続することもなく、設計の制限が緩和される。また、回路の簡素化を図ることができる。【００２２】
本発明では、回路配線等の浮遊抵抗、浮遊容量、浮遊インダクタンスの値を考慮した上で遅延時間を決定することが容易となる（すなわち、回路設計が容易となる）。【００２３】
同一仕様のスリーステートバッファは、半導体プロセスでの製造が容易であり、また入力インピーダンスのバラツキが少ないために本発明に好適である。
これらのスリーステートバッファに、抵抗素子、容量素子、インダクタンス素子の１つまたはこれらの組み合わせを接続することもできる。
【図面の簡単な説明】
【００２４】
【図１】本発明の遅延回路および遅延回路システムの実施形態を示す説明図である。
【図２】検出回路に生じる電圧の時間変化を示すグラフである。
【図３】本発明の遅延回路および遅延回路システムの他の実施形態を示す説明図である。
【図４】遅延時間の離散間隔を均等にするための遅延回路およびこれを用いた遅延回路システムを示す実施形態である。
【図５】図３のインピーダンス回路要素をバッファに置き換えた遅延回路およびこれを用いた遅延回路システムの説明図である。
【図６】インピーダンス回路要素がスリーステートバッファである遅延回路およびこれを用いた遅延回路システムの説明図である。
【図７】図４に示した遅延回路の配線形態を示す説明図である。
【図８】遅延回路の応用例を示す説明図であり、３つの遅延回路ユニットにより入力クロックを４倍に増やす例を示す図である。
【図９】本発明の遅延回路および遅延回路システムを電力変換装置に適用した実施形態を示す説明図である。
【図１０】本発明の遅延回路および遅延回路システムを電力変換装置に適用した他の実施形態を示す説明図である。
【図１１】従来の遅延回路の説明図である。
【符号の説明】
【００２５】
１  遅延回路
１１  検出回路
１２  インピーダンス回路
１３  制御回路
１４  入力バッファ
１５  入力信号経路
ＳＷk  スイッチ
Ｚ（ｋ）  インピーダンス
Ｂk  バッファ
ｒ  抵抗
ＴＢk  スリーステートバッファ
【発明を実施するための最良の形態】
【００２６】
図１は本発明の遅延回路および遅延回路システムの実施形態を示す説明図である。図１において、遅延回路１は、検出回路１１とインピーダンス回路１１と制御回路１３と入力バッファ１４とからなる。【００２７】
インピーダンス回路１２は、一方端が入力信号経路１５に接続され他方端がグランドＧに接続されている。インピーダンス回路１２には、オン制御信号またはオフ制御信号がそれぞれ入力されたときに前記インピーダンス回路の全体のインピーダンスを変える複数のスイッチ（ＳＷ1〜ＳＷM）が含まれている。インピーダンス回路１２には、通常は、スイッチＳＷ1〜ＳＷMの他、インピーダンス素子（抵抗素子、容量素子、リアクタンス素子少なくとも１つまたはこれらの組み合わせ）を有している。インピーダンス回路１２における全インピーダンスは、スイッチＳＷ1〜ＳＷMが有するインピーダンス、配線のインピーダンスを含めたものであるが、スイッチＳＷ1〜ＳＷMが有するインピーダンス、配線のインピーダンスのみで後述する遅延を形成できる場合には、インピーダンス回路１２は、インピーダンス素子を有しなくてもよい。【００２８】
検出回路１１は、しきい値を検出できる構成であればよく、入力信号経路１５の終端の電圧をしき値と比較するもの、入力信号経路１５上に形成された抵抗素子の両端電圧をしきい値と比較することができる。また、入力信号経路１５自体に含まれる抵抗成分により生じる電圧降下をしきい値と比較することもできる。【００２９】
図１では入力信号経路１５の始端には、入力バッファ１４が接続されている。入力バッファ１４の出力インピーダンス（図１ではＺ0で示す）が無視できない場合には、実質上、インピーダンス回路１２は、Ｚ0を考慮してインピーダンス値が設定される。なお、入力バッファ１４に含まれる電源をｇｅで示してある。【００３０】
図２は、検出回路１１に生じる電圧ＶDの時間変化を示すグラフである。検出回路１１は、電圧ＶDがしき値ＶSHに達したときに、遅延信号ＳＤを出力する。
検出回路１１には、しきい値ＶSHが適宜設定される。図１では、しきい値ＶSHは、制御装置１３から設定されている。この制御装置１３は、たとえば電力変換装置の制御装置として使用することができる（後述する図９および図１０参照）。【００３１】
制御回路１３は、スイッチＳＷ1〜ＳMのオン状態またはオフ状態の組み合わせにより検出回路１１のインピーダンスを変化させることができる、これにより、検出回路１１は、検出回路１１が生成する遅延時間（遅延時間信号ＤＳ）を変化させることができる。図１では、スイッチＳＷ1〜ＳＷMの制御信号をＳ1〜ＳMで示してある。【００３２】
図３は本発明の遅延回路および遅延回路システムの他の実施形態を示す説明図である。
図３において、遅延回路１は、インピーダンス回路１２と検出回路１１と制御回路１３と入力バッファ１４とからなる。インピーダンス回路１２は、複数のインピーダンス要素１２（１）〜１２（Ｎ）から構成されている。
入力信号経路１５の終端には、検出回路１１が接続されており、入力信号経路１５上にはインピーダンス回路要素１２（ｋ）（ｋ＝１，２，３，・・・，Ｎ）の組Ｓが接続されている。各インピーダンス回路要素１２（ｋ）は、一方端が入力信号経路１５に接続され他方端がグランドＧに接続されている。【００３３】
本実施形態では、各インピーダンス回路要素１２（ｋ）には、スイッチＳＷ（ｋ）がそれぞれ含まれている。このスイッチスイッチＳＷ（ｋ）は、オン制御信号ＳONが入力されたときに入力信号経路１５とグランドＧとの間に開放状態を形成し、オフ制御信号ＳOFFが入力されたときに入力信号経路１５とグランドＧとの間にインピーダンスＺ（ｋ）（あるいは、アドミッタンスＹ（ｋ）＝１／Ｚ（ｋ））を形成させる。【００３４】
図３では、スイッチＳＷ（ｋ）はトランジスタであり、インピーダンスＺ（ｋ）はそれぞれ、素子抵抗ｒ（ｋ）、素子容量Ｃ（ｋ）、および浮遊インピーダンスＺｆ（浮遊抵抗Ｒｆ，浮遊容量Ｃｆおよび浮遊インダクタンスＬｆ）を含んでいる。【００３５】
本実施形態では、スイッチＳＷ（ｋ）のオンオフの組み合わせにより、検出回路１１の全スイッチがＯＮのときのインピーダンスはＺallONで表される。
１／ＺallONｔ＝Σ（ａ（ｋ）／（Ｚ（ｋ））
ただし、ａ（ｋ）は、スイッチがオンのときに“０”、オフのときに“１”となる係数である。Σは１からＮまでの合計である。なお、アドミッタンスで表すと、全アドミッタンスＹＺallONは、ＹＺallON＝Σａ（ｋ）Ｙ（ｋ）で表される。【００３６】
図４は、遅延時間の離散間隔を均等にするための遅延回路およびこれを用いた遅延回路システムを示す実施形態である。本実施形態では、遅延回路１は、インピーダンスがＺ（１），Ｚ（２），・・・，Ｚ（Ｎ）のインピーダンス回路要素をそれぞれ１個備え（回路要素数をＰとしたときに、Ｐ＝Ｎ）、それぞれのインピーダンス回路要素による遅延時間Τk（ｋ＝１，２，・・・・，Ｎ）が、単位遅れ時間をτ0として、
Τ1（Ｚ（１））＝τ0
Τ2（Ｚ（２））＝２τ0
Τ3（Ｚ（３））＝２2τ0
・・・
Τk（Ｚ（ｋ））＝２k-1τ0
・・・
ΤN（Ｚ（Ｎ））＝２N-1τ0
で表される。
これにより、検出回路１３は、出力（遅れ時間）の間隔を等間隔にする（遅延時間の離散間隔を均等にする）ことができる。【００３７】
図５は、図３のインピーダンス回路要素１２（ｋ）（ｋ＝１，２，３，・・・，Ｎ）をバッファＢ（ｋ）（ｋ＝１，２，３，・・・，Ｎ）に置き換えた遅延回路１およびこれを用いた遅延回路システムの説明図である。図５では、バッファＢkの入力インピーダンスＺ（ｋ）＝２0ｒを、図４と同じにしてある。【００３８】
図６は、インピーダンス回路要素１２（ｋ）（ｋ＝１，２，３，・・・，Ｎ）がスリーステートバッファＴＢkである遅延回路１およびこれを用いた遅延回路システムの説明図である。図６では、スリーステートバッファＴＢkの入力端が入力信号経路１５に接続されスリーステートバッファＴＢkの制御端子に制御信号Ｓ（オン制御信号またはオフ制御信号）が入力されている。スリーステートバッファＴＢkは、制御信号ＳがＯＦＦのとき（Ｓ＝０）のときに、入力の如何によらず出力はハイインピーダンスとなり、制御信号ＳがＯＮのとき（Ｓ＝１）のときに、入力がそのまま出力に現れる。【００３９】
図６では、図３に示したインピーダンスや図４に示した抵抗要素が接続されていないが、このようなインピーダンスや抵抗要素をスリーステートバッファＴＢkの前段に接続することができる。【００４０】
図７は、図４に示した遅延回路１の配線形態を示す説明図である。図７では、スリーステートバッファＴＢk（ｋ＝１，２，３，・・・，Ｎ）は同心円の直径方向に配置されている。これにより、制御信号線以外の配線が、各インピーダンス回路要素１２で等しくなるので、回路設計が容易となる。【００４１】
図８は、上述した遅延回路１の応用例を示す説明図である。図８では、３つの遅延回路ユニットＵＡ，ＵＢ，ＵＣにより入力クロックを４倍に増やしている。
本実施形態では、ユニットＵＡのインピーダンス回路要素１２Ａと、ユニットＵＡのインピーダンス回路要素１２Ｂと、ユニットＵＡのインピーダンス回路要素１２Ｃとは構成が同じである。ユニットＡには制御回路１３が設けられているが、ユニットＢおよびユニットＣには制御回路は設けられておらず、インピーダンス回路要素１２Ｂとインピーダンス回路要素１２Ｃとは、ユニットＵＡの制御回路１３により制御される。
図８の遅延回路１は、制御回路１３がユニットＵＡ，ユニットＵＢ，ユニットＵＣに入力信号Ｓ０の１周期の１／４ずつ遅れた遅延を生成させているので、実質上のクロック４倍回路として動作する。【００４２】
図９は本発明の遅延回路および遅延回路システムを電力変換装置２に適用した実施形態を示す説明図である。図９は、図８のクロック４倍回路を制御信号のクロックに使用している。
図９において、電力変換装置２は、直流電源３１から電力を入力して負荷３２に電力を供給する電力変換器２１と、制御装置２２とからなる。
制御装置２２は、制御回路２２１と、周波数信号発生回路２２２と、基準クロック発生回路２２３と、パルス合成回路２２４と、図８の遅延回路１とからなる。制御回路２２１は、周波数信号発生回路２２２からの出力電圧ｅｏに相当する電圧を周波数信号に変換し、周知の手法でＰＷＭ制御を行うことができる。【００４３】
図９の電力変換装置２では、基準クロック発生回路２２３が発生する基準パルスＳ０は、ユニットＡ，ユニットＢ，ユニットＣにより、位相がπ／２（９０°）ずつ異なる３つのパルスＳＤＡ，ＳＤＢ，ＳＤＣに変換される。これらのパルスは、パルス合成回路２２４により、制御回路２２１と、周波数信号発生回路（Ｖ−Ｆ変換回路）２２２に送出される。したがって、制御回路２２１および周波数信号発生回路２２２の動作クロックは、基準クロック発生回路２２３が発生するパルスの４倍とすることができる。【００４４】
図１０は本発明の図８の遅延回路おび遅延回路システムを電力変換装置４に適用した実施形態を示す説明図である。
図１０において、電力変換装置４は、直流電源３１から電力を入力して負荷３２に電力を供給する電力変換器４１と、制御装置４２とからなる。
制御装置４２は、制御回路４２１と、周波数信号生成回路４２２とを備えており、制御装置４２は、駆動信号生成回路４２３と、周波数検出回路４２４とを有している。また、周波数検出回路４２４は、判定回路４２５と、図１および図３から図７で説明した遅延回路１とを備えている。
周波数信号生成回路４２２は、電力変換装器４１の出力電圧ｅOと図示しないリアクトルあるいは制御スイッチを流れる電流（回路電流相当電圧Ｖi）を検出し、当該検出値を第１周波数信号Ｆ1に変換する。【００４５】
周波数検出回路４２４は、遅延回路１と、判定回路４２５とからなる。周波数信号生成回路４２３は出力電圧ｅOと回路電流相当電圧Ｖiとを電圧信号Ｆ1として検出し判定回路４２５に出力する。遅延回路１の遅延制御回（図１，図２から図７における制御回路）１３はインピーダンス回路１２に遅延時間Δτを設定し、遅延回路１は、第１電圧信号Ｆ1に対してΔτ遅延した第２周波数信号Ｆ2を判定回路４２５に出力する。判定回路４２５は、第１周波数信号Ｆ1と第２周波数信号Ｆ2とを入力し、第１周波数信号Ｆ1の周期が第２周波数信号Ｆ1の周期に含まれたか否か、および／または、第２周波数信号Ｆ2の周期が第１周波数信号Ｆ1の周期に含まれたか否かを検出して判定信号を出力する。駆動信号生成回路４２３はこの判定回路信号から制御信号ＶGs生成し、これを電力変換回路２１に含まれる図示しないスイッチに送出する。【００４６】
図１０では、制御回路には、電力変換器２１の出力電圧と回路電流相当電圧Ｖiを検出し、遅延制御信号を生成する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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