(57)【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層を含む半導体基板と、前記半導体基板の一方の表面側から深
さ方向に延在し、かつ互いに間隔をおいて前記半導体基板内に設けられた複数の第２導電
型の第２半導体層と、前記半導体基板の一方の表面側において一部の前記第２半導体層と
接するように設けられた複数の第２導電型の第３半導体層と、前記第３半導体層の表面に
選択的に形成された第１導電型の第４半導体層と、前記第１半導体層、前記第３半導体層
及び前記第４半導体層の表面側に絶縁膜を介して設けられた制御電極と、前記第３半導体
層と前記第４半導体層に接続された第１主電極と、前記第１半導体層の他方の表面に設け
られた第１導電型の第６半導体層と、前記第６半導体層に電気的に接続された第２主電極
を有するＭＯＳと、
前記第１主電極の一部に設けられた、前記制御電極の外部への引き出し電極と、
前記半導体基板の一方の表面側において一部の前記第２半導体層と接するように設けら
れた第２導電型の第５半導体層と、前記第１半導体層と、前記第２半導体層と、前記第６
半導体層を含んで構成され、前記第５半導体層に接続するクランプ電極に接続され、且つ
前記引き出し電極下に設けられた第１ダイオードと、
前記制御電極に接続された第７半導体層を含んで構成され、前記第１ダイオードと逆直
列になるように前記クランプ電極に接続され、且つ前記引き出し電極下に設けられた第２
ダイオードと、
を有する半導体装置。
【請求項２】
前記第１ダイオードの耐圧は、前記ＭＯＳの耐圧よりも低い請求項１に記載の半導体装
置。
【請求項３】
前記第５半導体層同士の間隔は、前記第３半導体層同士の間隔よりも広い請求項１また
は２に記載の半導体装置。
【請求項４】
前記第２半導体層同士の間隔は、前記ＭＯＳ側よりも前記第１ダイオード側で広い請求
項１乃至３のいずれか一に記載の半導体装置。
【請求項５】
前記第２半導体層の不純物濃度は、前記第２主電極側から前記第１主電極側へ近づくに
つれて高くなっている請求項１乃至４のいずれか一に記載の半導体装置。
【請求項６】
前記第２主電極側から前記第１主電極側へ近づく際の前記第２半導体層の不純物濃度の
変化は、前記ＭＯＳ側よりも前記第１ダイオード側で大きい請求項１乃至５のいずれか一
に記載の半導体装置。
【請求項７】
前記第１ダイオード側では前記第１半導体層よりも前記第２半導体層の不純物濃度が高
く、前記ＭＯＳ側では前記第１半導体層よりも前記第２半導体層の不純物濃度が低い請求
項１乃至６のいずれか一に記載の半導体装置。
【請求項８】
前記第１半導体層と前記第２半導体層の不純物濃度は、前記ＭＯＳ側よりも前記第１ダ
イオード側で高い請求項１乃至７のいずれか一に記載の半導体装置。
【請求項９】
前記第１主電極と前記第２主電極間に電圧を印加した際に、前記ＭＯＳよりも前記第１
ダイオードで先にアバランシェ降伏が生じ、ゲート抵抗で生じる電圧降下により前記制御
電極に印加される電圧が閾値電圧以上となった際に、前記第２主電極から前記第１主電極
に電流が流れて動作する請求項１乃至８のいずれか一に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
近年、縦型パワーＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）は、高耐圧のスイッチング電源や移動通信機器等の分野において市場を拡大している。この縦型パワーＭＯＳＦＥＴは、例えば、パワーマネジメント回路やリチウムイオン電池の安全回路に使用されるため、低オン抵抗化、高耐圧化、低電圧駆動化、及びスイッチング損失の低減化等が求められる。
【０００３】
縦型パワーＭＯＳＦＥＴは高電圧印加状態でスイッチングを行う機能に加えて、過電圧が印加された場合にアバランシェ降伏を起こして電流を流しながら電圧をクランプする機能を有する。この機能により周囲の素子の絶縁破壊を防ぐことができる。
【０００４】
アバランシェ状態で流せる電流の大きさやエネルギーの大きさをアバランシェ耐量と呼び、アバランシェ耐量を大きくするために予め耐圧が低くなるように設計することが有効である。しかし、耐圧が低くなるように設計をすると、オン抵抗が高くなってしまうという問題が生じる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平３−７１６７３
【特許文献２】特開２００６−３３２１８２
【発明の概要】
【発明が解決しようとする課題】
【０００６】
アバランシェ耐量の増大と、オン抵抗の低減とを兼ね備えた半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
実施形態の半導体装置は、第１導電型の第１半導体層を含む半導体基板と、前記半導体
基板の一方の表面側から深さ方向に延在し、かつ互いに間隔をおいて前記半導体基板内に
設けられた複数の第２導電型の第２半導体層と、前記半導体基板の一方の表面側において
一部の前記第２半導体層と接するように設けられた複数の第２導電型の第３半導体層と、
前記第３半導体層の表面に選択的に形成された第１導電型の第４半導体層と、前記第１半
導体層、前記第３半導体層及び前記第４半導体層の表面側に絶縁膜を介して設けられた制
御電極と、前記第３半導体層と前記第４半導体層に接続された第１主電極と、前記第１半
導体層の他方の表面に設けられた第１導電型の第６半導体層と、前記第６半導体層に電気
的に接続された第２主電極を有するＭＯＳと、前記第１主電極の一部に設けられた、前記
制御電極の外部への引き出し電極と、前記半導体基板の一方の表面側において一部の前記
第２半導体層と接するように設けられた第２導電型の第５半導体層と、前記第１半導体層
と、前記第２半導体層と、前記第６半導体層を含んで構成され、前記第５半導体層に接続
するクランプ電極に接続され、且つ前記引き出し電極下に設けられた第１ダイオードと、
前記制御電極に接続された第７半導体層を含んで構成され、前記第１ダイオードと逆直列
になるように前記クランプ電極に接続され、且つ前記引き出し電極下に設けられた第２ダ
イオードとを有する。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態を示す半導体装置１の要部断面図。
【図２】第１の実施形態を示す半導体装置１の等価回路図。
【図３】第１の実施形態において、ショットキーバリアダイオードを用いた場合を示す半導体装置１の要部断面図。
【図４】第２の実施形態を示す半導体装置１の要部断面図。
【図５】第３の実施形態を示す半導体装置１の要部平面図。
【図６】図５のＸ‐Ａ‐Ｘ’線における断面を示す要部断面図。
【図７】第３の実施形態の変形例を示す半導体装置１の要部断面図。
【図８】（ａ）は第４の実施形態を示す半導体装置１の要部断面図。（ｂ）は（ａ）に示す部分の縦方向（深さ方向）の不純物濃度プロファイルを示すグラフ。
【図９】（ａ）は第５の実施形態を示す半導体装置１の要部断面図。（ｂ）は（ａ）に示す部分の横方向の不純物濃度プロファイルを示すグラフ。
【図１０】（ａ）は第５の実施形態の変形例を示す半導体装置１の要部断面図。（ｂ）は（ａ）に示す部分の横方向の不純物濃度プロファイルを示すグラフ。
【図１１】第６の実施形態を示す半導体装置１の要部断面図。
【図１２】第６の実施形態の変形例を示す半導体装置１の要部断面図。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態について図面を参照しながら説明する。なお、本実施形態では第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型をｐ型、第２導電型をｎ型としても本発明は実施可能である。
【００１０】
（第１の実施形態）
図１は第１の実施形態を示す半導体装置１の要部断面図を示しており、図２はその半導体装置１の等価回路図を示している。
【００１１】
第１の実施形態に係る半導体装置１は、ＭＯＳ２と第１ダイオード３、及び第２ダイオード４によって構成されている。また、その半導体装置１は半導体基板に対して、イオン注入法とエピタキシャル法の両方を適宜用いて作製される。本実施形態において、その半導体基板は、第１半導体層であるｎ−型ドリフト層２０として示している。そして、第２半導体層となる複数のｐ型ピラー層２１が、ｎ−型ドリフト層２０の一方の表面側から深さ方向に延在し、かつ互いに間隔をおいて設けられる。この結果、ｐ型ピラー層２１とｎ−型ドリフト層２０は、周期的に隣接（ｐｎ接合）して設けられてなる、いわゆる「スーパージャンクション構造」を構成する。スーパージャンクション構造は、ｐ型ピラー層２１とｎ−型ドリフト層２０のチャージ量（不純物量）を同じとすることで、疑似的にノンドープ層を作り出し、高耐圧を保持しつつ、ｎ−型ドリフト層２０を通して電気を流すことで、材料限界を越えたオン抵抗の低減を可能にする。
【００１２】
ｎ−型ドリフト層２０の一方の表面側において、一部のｐ型ピラー層２１と接するように、第３半導体層であるｐ型ベース層２２が設けられる。さらに、ｐ型ベース層２２の表面側には第４半導体層であるｎ型ソース層２３が選択的に設けられる。
【００１３】
ｎ−型ドリフト層２０の一方の表面側において、ｐ型ベース層２２が設けられていない一部のｐ型ピラー層２１と接するように、第５半導体層であるｐ型クランプ層３０が設けられる。
【００１４】
また、ゲート絶縁膜２４が、一方のｎ型ソース層２３から、ｎ−型ドリフト層２０を介して隣接した他方のｎ型ソース層２３に至る領域上に設けられる。ゲート絶縁膜２４には、例えばシリコン酸化膜等が用いられる。このゲート絶縁膜２４を介して、制御電極であるゲート電極２５が設けられる。ゲート電極２５には、例えばポリシリコン等が用いられる。そして、ｐ型ベース層２２とｎ型ソース層２３の上には、第１主電極であるソース電極５０が設けられる。
【００１５】
ここで、ｎ−型ドリフト層２０の他方の表面側には、第６半導体層となるｎ＋型ドレイン層２６が設けられる。さらに、このｎ＋型ドレイン層２６の表面側には、第２主電極となるドレイン電極５１が設けられ、ｎ＋型ドレイン層２６とドレイン電極５１は電気的に接続されている。
【００１６】
このドレイン電極５１とソース電極５０間におけるｎ−型ドリフト層２０とｐ型ピラー層２１、ｐ型ベース層２２、ｎ型ソース層２３、ゲート絶縁膜２４、ゲート電極２５、及びｎ＋型ドレイン層２６によってＭＯＳ２が構成されている。また、ｐ型クランプ層３０と、その下に設けられたｎ−型ドリフト層２０、ｐ型ピラー層２１、ｎ＋型ドレイン層２６によって第１ダイオード３が構成されている。
【００１７】
さらに、ゲート電極２５を形成している例えばポリシリコン等を用いて、第２ダイオード４がｐ型クランプ層３０の上部に設けられる。図１において、第２ダイオード４は、一例として、ゲート電極２５と電気的に接続されたゲート電極２５ａをカソードとし、第７半導体層となる低濃度半導体層４０と、第８半導体層となるｐ型半導体層４１を形成することにより、ｐｉｎダイオードとして構成されている。
【００１８】
そして、第２ダイオード４のｐ型半導体層４１に接続されたクランプ電極５２は第１ダイオード３に電気的に接続されている。その際、この第１ダイオード３と第２ダイオード４は、ＭＯＳ２のゲート電極２５とドレイン電極５１の間に逆直列に接続されている。また、第１ダイオード３の耐圧は、第１ダイオード３の不純物濃度や厚さ等を調整することによって、ＭＯＳ２の耐圧よりも低くなるように設けられる。
【００１９】
以上のように構成される半導体装置１において、ＭＯＳ２は、ゲート電極２５に閾値電圧以上の所定電圧が印加されると、その直下のｐ型ベース層２２の表層部にチャネルが形成され、ｎ型ソース層２３とｎ−型ドリフト層２０とが通電する。その結果、ｎ型ソース層２３、ｎ−型ドリフト層２０及びｎ＋型ドレイン層２６を介してソース電極５０とドレイン電極５１との間に電流が流れ、この半導体装置１はオン状態とされる。
【００２０】
図２は、第１の実施形態を示す半導体装置１の等価回路図を示している。まず、ゲート電極２５ａの引き出し端子である入力端子６０にオフ状態の信号（０Ｖ）を入力した状態で、ソース電極５０とドレイン電極５１の間に高電圧を印加する。その際、ＭＯＳ２よりも耐圧が低く設けられている第１ダイオード３で、ＭＯＳ２よりも先にアバランシェ降伏が生じる。
【００２１】
よって、第１ダイオード３から第２ダイオード４、ゲート抵抗６１を介して入力端子６０へ電流が流れる。電流が流れることでゲート抵抗６１による電圧降下が発生し、ゲート電極２５に印加される電圧が閾値電圧以上となると、ＭＯＳ２がオン状態となって、ドレイン電極５１からソース電極５０に電流が流れる。
【００２２】
このようにソース電極５０とドレイン電極５１の間は第１ダイオード３の耐圧によって決まる電圧でクランプされ、第１ダイオード３ではアバランシェ降伏による電流を流すが、ＭＯＳ２ではアバランシェ降伏による電流を流さなくとも、ソース電極５０とドレイン電極５１の間に電流を流すことが可能となる。
【００２３】
第１ダイオード３では、寄生バイポーラトランジスタが形成されてないため、ＭＯＳ２よりもアバランシェ耐量は得られ易い。そして、ＭＯＳ２をオン状態とさせる電圧降下を発生させれば良いので、アバランシェ電流は小さい。さらに、ＭＯＳ２に流れる電流は、アバランシェ降伏のようなバイポーラ動作ではなく、ユニポーラ動作であるため破壊し難い。以上のことから、半導体装置１全体として、高アバランシェ耐量を実現することができる。
【００２４】
また、第２ダイオード４を挿入している理由は、入力端子６０にオン状態の信号（例えば、１０Ｖ）を入力した場合に第１ダイオード３がオン状態となって、入力端子６０とドレイン電極５１の間に電流が流れることを防ぐためである。このため、第２ダイオード４の耐圧は動作上保証しなければならない入力電圧以上（例えば、３０Ｖ以上）の耐圧を有していることが望ましい。
【００２５】
このように半導体装置１内に、ＭＯＳ２よりも耐圧が低い第１ダイオード３と逆直列に接続された第２ダイオード４を構成することで、ＭＯＳ２のアバランシェ耐量は低くとも、全体で高アバランシェ耐量を実現することができる。従って、ＭＯＳ２のｎ−型ドリフト層２０の設計に余裕を持たせることができ、オン抵抗と耐圧のトレードオフが改善されて、オン抵抗の低減が実現できる。
【００２６】
また、さらなる効果として、ソース電極５０とドレイン電極５１の間に第１ダイオード３が接続されることでソース電極５０とドレイン電極５１の間の容量が大きくなり、スイッチング速度の制御性向上も期待できる。
【００２７】
図２では、ゲート抵抗６１は、ＭＯＳ２や第２ダイオード４とは別に設けられ、外部に接続されているように示されているが、ＭＯＳ２の内部ゲート抵抗としても、内部ゲート抵抗と外部ゲート抵抗の両方を設けても実施可能である。
【００２８】
図３は、ショットキーバリアダイオードを用いた場合の第１の実施形態を示す半導体装置１の要部断面図を示している。図１では一例として第２ダイオード４をｐｉｎダイオードで示したが、図３に示すように、ｐ型半導体層４１を形成せずに低濃度半導体層４０とクランプ電極５２の界面にショットキー接合４２を形成するショットキーバリアダイオードを用いても実施可能である。
【００２９】
本実施形態においては、第２ダイオード４をｐ型クランプ層３０の上部に設けたが、第２ダイオード４はクランプ電極５２によってｐ型クランプ層３０と電気的に接続されていればよく、その形成場所は特に限定されない。
【００３０】
（第２の実施形態）
図４は、第２の実施形態を示す半導体装置１の要部断面図を示している。この第２の実施形態の各部について、図１に示す第１の実施形態の半導体装置１の各部と同一部分は同一符号で示す。
【００３１】
第２の実施形態の半導体装置１が第１の実施形態と異なる点は、第２ダイオード４の上部に設けられていたソース電極５０の一部に、ゲート電極２５ａを引き出すゲート電極２５ｂが設け、その下に第１ダイオード３と第２ダイオード４を設けた点である。
【００３２】
第１ダイオード３と第２ダイオード４は半導体装置１（ＭＯＳ２）のオン状態においては、電流を流さない無効領域である。通常、第１ダイオード３及び第２ダイオード４が設けられている領域は無効領域であることから、本実施形態のように、第１ダイオード３と第２ダイオード４を元々無効領域であるゲート電極２５ｂ下に設けることで無効領域の面積を減らすことができ、チップ面積を小さくすることができる。
【００３３】
第２の実施形態においても第１の実施形態と同様に、半導体装置１内にＭＯＳ２よりも耐圧が低い第１ダイオード３と逆直列に接続された第２ダイオード４を構成することで、ＭＯＳ２単体のアバランシェ耐量は低くとも、全体で高アバランシェ耐量を実現することができる。従って、ＭＯＳ２のｎ−型ドリフト層２０設計に余裕を持たせることができ、オン抵抗と耐圧のトレードオフが改善されて、オン抵抗の低減が実現できる。
【００３４】
また、さらなる効果として、ソース電極５０とドレイン電極５１の間に第１ダイオード３が接続されることでソース電極５０とドレイン電極５１の間の容量が大きくなり、スイッチング速度の制御性向上も期待できる。
【００３５】
（第３の実施形態）
図５は第３の実施形態を示す半導体装置１の要部平面図、図６は図５のＸ‐Ａ‐Ｘ’線における断面を示す要部断面図、図７は第３の実施形態の変形例を示す半導体装置１の要部断面図をそれぞれ示している。この第３の実施形態及び第３の実施形態の変形例の各部について、図１に示す第１の実施形態の半導体装置１の各部と同一部分は同一符号で示す。
【００３６】
第３の実施形態の半導体装置１が第１の実施形態及び第２の実施形態と異なる点は、ｐ型クランプ層３０同士の間隔をｐ型ベース層２２同士の間隔よりも広く設けた点である。このような構造とすることで、ｐ型クランプ層３０の下端部（ｐ型ピラー層２１の上端部）への電界集中を起こさせて、第１ダイオード３の耐圧を低下させることが可能である。
【００３７】
例えば、図５に示すように、ゲート電極２５の長さｘよりも、低濃度半導体層４０とｐ型半導体層４１を形成するポリシリコン等の長さｙを長くする。その結果、図６に示すように、ポリシリコン等との間に形成されるｐ型クランプ層３０同士の間隔が、ゲート電極２５との間に形成されるｐ型ベース層２２同士の間隔よりも広くすることが可能となる。
【００３８】
また、図７に示すように、ｐ型クランプ層３０下のｐ型ピラー層２１同士の形成周期を広くすることでも、ｐ型ピラー層２１の上端部への電界集中を起こさせて、第１ダイオード３の耐圧を低下させることは可能である。
【００３９】
第３の実施形態においても第１の実施形態や第２の実施形態と同様に、半導体装置１内にＭＯＳ２よりも耐圧が低い第１ダイオード３と逆直列に接続された第２ダイオード４を構成することで、ＭＯＳ２単体のアバランシェ耐量は低くとも、全体で高アバランシェ耐量を実現することができる。従って、ＭＯＳ２のｎ−型ドリフト層２０設計に余裕を持たせることができ、オン抵抗と耐圧のトレードオフが改善されて、オン抵抗の低減が実現できる。
【００４０】
また、さらなる効果として、ソース電極５０とドレイン電極５１の間に第１ダイオード３が接続されることでソース電極５０とドレイン電極５１の間の容量が大きくなり、スイッチング速度の制御性向上も期待できる。
【００４１】
（第４の実施形態）
図８の（ａ）は第４の実施形態を示す半導体装置１の要部断面図であり、（ｂ）は（ａ）に示す部分の縦方向（深さ方向）の不純物濃度プロファイルを示すグラフを示している。図８（ｂ）において長鎖線はｎ−型ドリフト層２０の濃度プロファイルを示すグラフ、実線はｐ型ベース層２２下におけるｐ型ピラー層２１の濃度プロファイルを示すグラフ、破線はｐ型クランプ層３０下におけるｐ型ピラー層２１の濃度プロファイルを示すグラフをそれぞれ示している。
【００４２】
また、図９、１０は第４の実施形態の変形例を示しており、図９または図１０の（ａ）は半導体装置１の要部断面図、（ｂ）は（ａ）に示す部分の横方向の不純物濃度プロファイルを示すグラフを示している。この第４の実施形態の各部について、図１に示す第１の実施形態の半導体装置１の各部と同一部分は同一符号で示す。
【００４３】
第４の実施形態の半導体装置１が第１〜３の実施形態と異なる点は、ｎ−型ドリフト層２０とｐ型ピラー層２１の不純物濃度が調整されている点である。
【００４４】
図８に示すように、ｐ型ピラー層２１の不純物濃度は、ドレイン電極５１側よりも、ソース電極５０側の方が高いプロファイルとなっている。このようなプロファイルとすることで、スーパージャンクション構造の上下端、すなわちｐ型ピラー層２１の上下端の電界が小さくなり、アバランシェ耐量の増大を実現することができる。
【００４５】
さらに、本実施形態に示す構造では、ｐ型クランプ層３０下のｐ型ピラー層２１の縦方向（深さ方向）における不純物濃度の変化を、ｐ型ベース層２２下のｐ型ピラー層２１の縦方向（深さ方向）における不純物濃度の変化よりも大きくしている。その結果、第１ダイオード３の耐圧を確実にＭＯＳ２のドレイン・ソース間耐圧より小さくすることと、第１ダイオード３のアバランシェ耐量を高くすることが可能となる。
【００４６】
また、このように不純物濃度の変化に差をつけることにより、高アバランシェ耐量を必要としないＭＯＳ２では濃度変化が小さくなる。これにより、実効的なｎ−型ドリフト層２０の不純物濃度は高くなり、オン抵抗の低減という結果が得られる。そして、ｎ−型ドリフト層２０の実効的な不純物濃度が高くなることで、ＭＯＳ２のゲート・ドレイン間容量のドレイン電圧に対する変化が緩やかになり、スイッチングノイズが発生し難いという効果が得られる。
【００４７】
図８ではｐ型ピラー層２１の不純物濃度の変化を例に示したが、ｎ−型ドリフト層２０の不純物濃度が変化しても実施は可能である。ドレイン電極５１側でｐ型ピラー層２１よりもｎ−型ドリフト層２０の不純物濃度が高く、ソース電極５０側でｐ型-ピラー層２１よりもｎ−型ドリフト層２０の不純物濃度が低ければ同様な効果が得られる。
【００４８】
また、図９に示すように、ｎ−型ドリフト層２０とｐ型-ピラー層２１との濃度差を変化させても実施可能である。通常、アバランシェ耐量の増大を得るには、ｐ型ピラー層２１の不純物濃度を若干高くすることが効果的である。そのため、ｐ型クランプ層３０下ではｎ−型ドリフト層２０よりもｐ型ピラー層２１の不純物濃度を高くし、アバランシェ耐量が小さくても構わないｐ型ベース層２２下では、ｎ−型ドリフト層２０よりもｐ型ピラー層２１の不純物濃度を低くすることが望ましい。
【００４９】
これにより、ＭＯＳ２のオン抵抗を低減することが可能となる。さらに、ｐ型ベース層２２下でｎ−型ドリフト層２０の不純物濃度を高くすることで、ＭＯＳ２のゲート・ドレイン間容量のドレイン電圧に対する変化が緩やかになり、スイッチングノイズが発生し難いという効果が得られる。
【００５０】
また、ＭＯＳ２と第１ダイオード３の耐圧差を付けるだけであれば、図１０に示すようにp型クランプ層３０下のｎ−型ドリフト層２０とｐ型ピラー層２１の不純物濃度を、ｐ型ベース層２２下のｎ−型ドリフト層２０とｐ型ピラー層２１の不純物濃度よりも高くすることでも可能である。このような不純物濃度を設けることにより、第１ダイオード３の耐圧を確実に、ソース電極５０とドレイン電極５１の間におけるＭＯＳ２の耐圧より小さくすることができる。
【００５１】
以上のように、第４の実施形態においても第１〜３の実施形態と同様に、半導体装置１内にＭＯＳ２よりも耐量が低い第１ダイオード３と逆直列に接続された第２ダイオード４を構成することで、ＭＯＳ２単体のアバランシェ耐量は小さくとも、全体でアバランシェ耐量の増大を実現することができる。従って、ＭＯＳ２のｎ−型ドリフト層２０の設計に余裕を持たせることができ、オン抵抗と耐圧のトレードオフが改善されて、オン抵抗の低減が実現できる。
【００５２】
また、ｎ−型ドリフト層２０とｐ型ピラー層２１の不純物濃度を調整することにより、第１ダイオード３の耐圧を確実に、ソース電極５０とドレイン電極５１の間におけるＭＯＳ２の耐圧より小さくすること、ＭＯＳ２のオン抵抗を低減させること、第１ダイオード３のアバランシェ耐量を増大させること、スイッチングノイズの緩和等が可能となる。
【００５３】
（第５の実施形態）
図１１は第５の実施形態を示す半導体装置１の要部断面図、図１２は第５の実施形態の変形例を示す半導体装置１の要部断面図をそれぞれ示している。この第５の実施形態及び第５の実施形態の変形例の各部について、図１に示す第１の実施形態の半導体装置１の各部と同一部分は同一符号で示す。
【００５４】
第５の実施形態の半導体装置１が第１〜４の実施形態と異なる点は、トレンチゲート構造であり、ゲート電極２５の下に埋め込み電極５３が設けられている点である。
【００５５】
図１１に示すようにｎ−型ドリフト層２０中にトレンチ５４を設け、その中にゲート絶縁膜２４を介して埋め込み電極５３が設けられている。その結果、ｎ−型ドリフト層２０の不純物濃度を高くすることが可能となり、オン抵抗の低減を実現することができる。
【００５６】
このような埋め込み電極５３が形成された半導体装置１においても、等価回路としては第１の実施形態の図２に示した構成と同じにすることで、アバランシェ耐量の増大を実現することができる。
【００５７】
埋め込み電極５３はソース電極５０、もしくは、ゲート電極２５のいずれに接続されていても実施可能である。そして、ｐ型クランプ層３０と隣接するように、トレンチ５４が形成され、ゲート絶縁膜２４を介して上部に埋め込み電極５３ａが、下部に埋め込み電極５３ｂが設けられている。埋め込み電極５３ａと埋め込み電極５３ｂは、ソース電極５０、もしくは、ゲート電極２５、クランプ電極５２のいずれに接続されていても実施可能である。
【００５８】
そして、図１２に示す変形例のように、ｐ型クランプ層３０に隣接するトレンチ５４の間隔を、ｐ型ベース層２２に隣接するトレンチ５４の間隔よりも広くすることで、第１ダイオード３の耐圧をＭＯＳ２の耐圧よりも低下させることが可能である。その結果、安定したアバランシェ耐量を実現することができる。
【００５９】
また、ｐ型クランプ層３０下のｎ−型ドリフト層２０の不純物濃度を高くしても、同様に第１ダイオード３の耐圧を低下させることは可能である。
【００６０】
素子終端部の構造を特に記述していないが、フィールドプレート構造、ＲＥＳＵＲＦ（ＲＥｄｕｃｅｄ  ＳＵＲｆａｃｅ  Ｆｉｅｌｄ）構造、ガードリング構造等、どの終端構造においても影響を受けることなく実施可能である。
【００６１】
また、スーパージャンクション構造の形成プロセスに限定されることはなく、イオン注入と埋め込み結晶成長を繰り返すプロセスや加速電圧を変化させて複数回のイオン注入を行うプロセス、トレンチ形成後に埋め込み結晶成長を行うプロセスなどいずれのプロセスを用いても実施可能である。
【００６２】
半導体としては例えばシリコン（Ｓｉ）を用いることができるが、これに限らず、シリコンカーバイド（ＳｉＣ）、窒化ガリウム（ＧａＮ）等の化合物半導体やダイヤモンド等のワイドギャップ半導体を用いても実施可能である。
【００６３】
さらに、本実施形態はイオン注入法とエピタキシャル法の両方を用いる方法により主に作製されるが、イオン注入法のみ、あるいはエピタキシャル法のみ等でも作製は可能である。
【００６４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００６５】
１…半導体装置、２…ＭＯＳ、３…第１ダイオード、４…第２ダイオード、２０…ｎ−型ドリフト層（第１半導体層）、２１…ｐ型ピラー層（第２半導体層）、２２…ｐ型ベース層（第３半導体層）、２３…ｎ型ソース層（第４半導体層）、２４…ゲート絶縁膜、２５，２５ａ，２５ｂ…ゲート電極（制御電極）、２６…ｎ＋型ドレイン層（第６半導体層）、３０…ｐ型クランプ層（第５半導体層）、４０…低濃度半導体層（第７半導体層）、４１…ｐ型半導体層（第８半導体層）、４２…ショットキー接合、５０…ソース電極（第１主電極）、５１…ドレイン電極（第２主電極）、５２…クランプ電極、５３，５３ａ，５３ｂ…埋め込み電極、５４…トレンチ、６０…入力端子、６１…ゲート抵抗
【図１】
0005504235.tif 000002
【図２】
0005504235.tif 000003
【図３】
0005504235.tif 000004
【図４】
0005504235.tif 000005
【図５】
0005504235.tif 000006
【図６】
0005504235.tif 000007
【図７】
0005504235.tif 000008
【図８】
0005504235.tif 000009
【図９】
0005504235.tif 000010
【図１０】
0005504235.tif 000011
【図１１】
0005504235.tif 000012
【図１２】
0005504235.tif 000013