(57)【特許請求の範囲】
【請求項１】
アナログ入力電圧をサンプリングするスイッチトキャパシタ回路と、
前記スイッチトキャパシタ回路の電圧の正負符号を変換する符号変換回路と、
前記符号変換回路の出力電圧を増幅するアンプと、
前記アンプの出力電圧から前記アンプのオフセット電圧を除去するオフセット電圧除去回路と、
前記オフセット電圧除去回路の出力電圧をラッチするラッチ回路と、
補正モードでは、前記ラッチ回路の出力電圧に応じて前記スイッチトキャパシタ回路の誤差を補正する制御部とを有し、
前記スイッチトキャパシタ回路は、アナログデジタル変換モードでは、前記ラッチ回路の出力電圧に応じてアナログ電圧を出力し、
前記オフセット電圧除去回路は、
前記符号変換回路が正符号に変換したときの前記アンプの出力電圧と前記符号変換回路が負符号に変換したときの前記アンプの出力電圧との平均値を出力する平均値回路と、
一端が前記アンプの出力端子又は前記平均値回路の出力端子に接続可能であり、他端が前記ラッチ回路の入力端子に接続される平均値用容量と、
前記平均値用容量の他端を第２の電圧ノードに接続するための第２のスイッチと
を有することを特徴とするアナログデジタル変換器。
【請求項２】
前記符号変換回路は、正符号への変換及び負符号への変換を交互に行うことを特徴とする請求項１記載のアナログデジタル変換器。
【請求項３】
前記スイッチトキャパシタ回路は、
各々の一端が共通ノードに接続され、各々の他端がアナログ入力電圧ノード、ハイレベルノード又はローレベルノードに接続可能な複数のアナログデジタル変換用容量と、
一端が前記共通ノードに接続され、他端が前記アナログ入力電圧ノード、前記ハイレベルノード又は前記ローレベルノードに接続可能な補正用可変容量と、
前記共通ノードを第１の電圧ノードに接続するための第１のスイッチとを有し、
前記符号変換回路は、前記共通ノードの電圧の正負符号を変換し、
前記制御部は、前記補正モードでは、前記ラッチ回路の出力電圧に応じて前記補正用可変容量の容量値を制御することを特徴とする請求項１又は２記載のアナログデジタル変換器。
【請求項４】
前記補正モードでは、
前記第１のスイッチは前記共通ノードを前記第１の電圧ノードに接続し、前記複数のアナログデジタル変換用容量の他端は前記ハイレベルノード又は前記ローレベルノードに接続され、
その後、前記第１のスイッチは前記共通ノードを前記第１の電圧ノードから切断し、前記複数のアナログデジタル変換用容量の他端は上記とは逆に前記ローレベルノード又は前記ハイレベルノードに接続され、
前記制御部は、前記ラッチ回路の出力電圧に応じて前記補正用可変容量の容量値を制御することを特徴とする請求項３記載のアナログデジタル変換器。
【請求項５】
前記アナログデジタル変換モードでは、
前記第１のスイッチは前記共通ノードを前記第１の電圧ノードに接続し、前記複数のアナログデジタル変換用容量の他端は前記アナログ入力電圧ノードに接続され、
その後、前記第１のスイッチは前記共通ノードを前記第１の電圧ノードから切断し、前記制御部は、前記ラッチ回路の出力電圧に応じて前記複数のアナログデジタル変換用容量の他端をハイレベルノード又はローレベルノードに接続し、前記複数のアナログデジタル変換用容量の他端の接続の状態は前記アナログ入力電圧ノードのアナログ電圧がデジタル値に変換されたデジタル値として出力されることを特徴とする請求項３又は４記載のアナログデジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログデジタル変換器に関する。
【背景技術】
【０００２】
アナログデジタル変換器用の２次シグマデルタ変調器が知られている（例えば、特許文献１参照）。
【０００３】
また、増幅回路により増幅された信号に対するアナログデジタル変換を行うアナログデジタル変換器と、増幅回路のオフセット調整を行うためのデジタルアナログ変換器と、オフセット調整の設定と増幅回路のゲイン調整の設定を行う制御回路とを含む集積回路装置が知られている（例えば、特許文献２参照）。
【０００４】
また、入力信号の増幅にスイッチング動作を伴うスイッチング増幅器と、スイッチング増幅器の出力電圧を複数のサンプリング時刻にてサンプリングし、各サンプリング時刻の出力電圧についての平均電圧を生成し出力する平均化回路とを有する増幅回路が知られている（例えば、特許文献３参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表平１０−５１０４０５号公報
【特許文献２】特開２００９−２００７９７号公報
【特許文献３】特開２００８−２１９４０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、短時間で誤差を補正することができるアナログデジタル変換器を提供することである。
【課題を解決するための手段】
【０００７】
アナログデジタル変換器は、アナログ入力電圧をサンプリングするスイッチトキャパシタ回路と、前記スイッチトキャパシタ回路の電圧の正負符号を変換する符号変換回路と、前記符号変換回路の出力電圧を増幅するアンプと、前記アンプの出力電圧から前記アンプのオフセット電圧を除去するオフセット電圧除去回路と、前記オフセット電圧除去回路の出力電圧をラッチするラッチ回路と、補正モードでは、前記ラッチ回路の出力電圧に応じて前記スイッチトキャパシタ回路の誤差を補正する制御部とを有し、前記スイッチトキャパシタ回路は、アナログデジタル変換モードでは、前記ラッチ回路の出力電圧に応じてアナログ電圧を出力し、前記オフセット電圧除去回路は、前記符号変換回路が正符号に変換したときの前記アンプの出力電圧と前記符号変換回路が負符号に変換したときの前記アンプの出力電圧との平均値を出力する平均値回路と、一端が前記アンプの出力端子又は前記平均値回路の出力端子に接続可能であり、他端が前記ラッチ回路の入力端子に接続される平均値用容量と、前記平均値用容量の他端を第２の電圧ノードに接続するための第２のスイッチとを有する。
【発明の効果】
【０００８】
誤差を短時間で補正することができる。また、アンプのオフセット電圧を除去することにより、アナログデジタル変換精度を向上させることができる。
【図面の簡単な説明】
【０００９】
【図１】図１（Ａ）及び（Ｂ）は実施形態による逐次比較アナログデジタル変換器の構成例を示す図である。
【図２】図２（Ａ）〜（Ｄ）はアナログデジタル変換器の容量部の容量値の補正処理を説明するための図である。
【図３】図３（Ａ）は比較例によるアナログデジタル変換器の構成例を示す図であり、図３（Ｂ）はその動作例を示すタイムチャートである。
【図４】実施形態によるアナログデジタル変換器の具体的な構成例を示す図である。
【図５】図５（Ａ）は図４のプリアンプの構成例を示す回路図であり、図５（Ｂ）は図４のラッチ回路の構成例を示す回路図である。
【図６】実施形態によるアナログデジタル変換器の動作例を示すタイムチャートである。
【図７】図７（Ａ）及び（Ｂ）はオフセット電圧と容量部の初期誤差電圧の正負符号が異なる場合の補正時間の比較を示す図である。
【図８】図８（Ａ）及び（Ｂ）はオフセット電圧と容量部の初期誤差電圧の正負符号が同じ場合の補正時間の比較を示す図である。
【発明を実施するための形態】
【００１０】
図１（Ａ）及び（Ｂ）は、実施形態による逐次比較アナログデジタル変換器の構成例を示す図である。以下、逐次比較アナログデジタル変換器を単にアナログデジタル変換器という。アナログデジタル変換器は、容量部１０１、比較回路１０２及び制御部１０３を有する。容量部１０１は、６個のアナログデジタル変換用容量１６Ｃ，８Ｃ，４Ｃ，２Ｃ，Ｃ，Ｃ、補正用可変容量Ｃｖ、容量用スイッチ１１１〜１１７及び第１のスイッチ１１０を有する。６個のアナログデジタル変換用容量１６Ｃ，８Ｃ，４Ｃ，２Ｃ，Ｃ，Ｃは、各々の一端が比較回路１０２の入力端子（共通ノード）に接続され、各々の他端がスイッチ１１１〜１１６を介してアナログ入力電圧Ｖｉｎのノード、ハイレベルＶｄｄのノード又はローレベル（０Ｖ）のノードに接続される。容量１６Ｃは容量Ｃに対して１６倍の容量値を有し、容量８Ｃは容量Ｃに対して８倍の容量値を有し、容量４Ｃは容量Ｃに対して４倍の容量値を有し、容量２Ｃは容量Ｃに対して２倍の容量値を有する。補正用可変容量Ｃｖは、一端が比較回路１０２の入力端子（共通ノード）に接続され、他端がスイッチ１１７を介してアナログ入力電圧Ｖｉｎのノード、ハイレベルＶｄｄのノード又はローレベル（０Ｖ）のノードに接続される。第１のスイッチ１１０は、比較回路１０２の入力端子（共通ノード）を第１の電圧Ｖｃのノードに接続するためのスイッチである。第１の電圧Ｖｃは、例えば０Ｖである。補正用可変容量Ｃｖは、６個のアナログデジタル変換用容量１６Ｃ，８Ｃ，４Ｃ，２Ｃ，Ｃ，Ｃの誤差を補正するための容量である。例えば、６個のアナログデジタル変換用容量１６Ｃ，８Ｃ，４Ｃ，２Ｃ，Ｃ，Ｃの誤差が０であるときには、補正用可変容量Ｃｖの容量値は０になる。制御部１０３は、容量部１０１内のスイッチ１１０〜１１７を制御する。比較回路１０２は、入力端子の電圧と０Ｖとを比較し、比較結果を出力する。制御部１０３は、比較回路１０２の比較結果に応じて、スイッチ１１１〜１１７を制御する。
【００１１】
次に、アナログデジタル変換モードにおいて、アナログデジタル変換器がアナログデジタル変換を行う方法を説明する。まず、図１（Ａ）に示すように、制御部１０３の制御により、第１のスイッチ１１０は比較回路１０２の入力端子を第１の電圧Ｖｃのノードに接続し、スイッチ１１１〜１１６は６個のアナログデジタル変換用容量１６Ｃ，８Ｃ，４Ｃ，２Ｃ，Ｃ，Ｃの他端をアナログ入力電圧Ｖｉｎのノードに接続し、スイッチ１１７は補正用可変容量Ｃｖの他端をアナログ入力電圧Ｖｉｎのノードに接続する。６個のアナログデジタル変換用容量１６Ｃ，８Ｃ，４Ｃ，２Ｃ，Ｃ，Ｃ及び補正用可変容量Ｃｖは、アナログ入力電圧Ｖｉｎにより充電される。
【００１２】
次に、図１（Ｂ）に示すように、制御部１０３の制御により、第１のスイッチ１１０は比較回路１０２の入力端子を第１の電圧Ｖｃのノードから切断し、スイッチ１１１はアナログデジタル変換用容量１６Ｃの他端をハイレベルＶｄｄのノードに接続し、スイッチ１１２〜１１６は５個のアナログデジタル変換用容量８Ｃ，４Ｃ，２Ｃ，Ｃ，Ｃの他端をローレベル（０Ｖ）のノードに接続し、スイッチ１１７は補正用可変容量Ｃｖの他端をローレベル（０Ｖ）のノードに接続する。ここで、比較回路１０２の入力電圧をＶｅとする。比較回路１０２は、電圧Ｖｅと０Ｖとを比較する。電圧Ｖｅが負電圧又は０Ｖであるときにはスイッチ１１１をハイレベルＶｄｄのノードに接続したままにし、電圧Ｖｅが正電圧であるときにはスイッチ１１１をローレベル（０Ｖ）のノードに接続を切り替える。これにより、容量１６Ｃに対応するデジタルビットが決まる。
【００１３】
次に、制御部１０３の制御により、スイッチ１１２はアナログデジタル変換用容量８Ｃの他端をハイレベルＶｄｄのノードに接続し、スイッチ１１３〜１１６は４個のアナログデジタル変換用容量４Ｃ，２Ｃ，Ｃ，Ｃの他端をローレベル（０Ｖ）のノードに接続し、スイッチ１１７は補正用可変容量Ｃｖの他端をローレベル（０Ｖ）のノードに接続する。比較回路１０２は、電圧Ｖｅと０Ｖとを比較する。電圧Ｖｅが負電圧又は０Ｖであるときにはスイッチ１１２をハイレベルＶｄｄのノードに接続したままにし、電圧Ｖｅが正電圧であるときにはスイッチ１１２をローレベル（０Ｖ）のノードに接続を切り替える。これにより、容量８Ｃに対応するデジタルビットが決まる。
【００１４】
同様に、スイッチ１１３〜１１６を制御することにより、アナログデジタル変換用容量４Ｃ，２Ｃ，Ｃに対応するデジタルビットが決まる。ここで、補正用可変容量Ｃｖのスイッチ１１７は、スイッチ１１６と同じ動作をする。
【００１５】
その後、５個のアナログデジタル変換用容量１６Ｃ，８Ｃ，４Ｃ，２Ｃ，Ｃの他端のスイッチ１１１〜１１６の接続の状態は、アナログ入力電圧Ｖｉｎがデジタル値に変換されたデジタル値として出力される。例えば、スイッチ１１１〜１１６のうちのハイレベルＶｄｄのノードに接続されているスイッチは「０」のデジタルビットに対応し、ローレベル（０Ｖ）のノードに接続されているスイッチは「１」のデジタルビットに対応する。
【００１６】
図２（Ａ）〜（Ｄ）は、アナログデジタル変換器の容量部１０１の容量値の補正処理を説明するための図である。アナログデジタル変換器では、面積及び電力の増加を抑えるためにアナログデジタル変換用容量１６Ｃ，８Ｃ，４Ｃ，２Ｃ，Ｃ，Ｃの大きさを小さくしようとする。すると、その反面、アナログデジタル変換用容量１６Ｃ，８Ｃ，４Ｃ，２Ｃ，Ｃ，Ｃのミスマッチや寄生容量による誤差が増大するため、補正用容量Ｃｖの補正を行う。例えば、アナログデジタル変換用容量１６Ｃの誤差を補正する。
【００１７】
補正モードでは、アナログデジタル変換器は、以下の補正処理を行う。まず、アナログデジタル変換器は、図２（Ａ）の接続状態に制御する。制御部１０３の制御により、第１のスイッチ１１０は比較回路１０２の入力端子を第１の電圧Ｖｃのノードに接続し、スイッチ１１１は容量１６Ｃの他端をローレベル（０Ｖ）のノードに接続し、スイッチ１１２〜１１６は容量８Ｃ，４Ｃ，２Ｃ，Ｃ，Ｃの他端をハイレベルＶｄｄのノードに接続し、スイッチ１１７は補正用容量Ｃｖの他端をハイレベルＶｄｄのノードに接続する。
【００１８】
次に、アナログデジタル変換器は、図２（Ｂ）の接続状態に制御する。制御部１０３の制御により、第１のスイッチ１１０は比較回路１０２の入力端子を第１の電圧Ｖｃのノードから切断し、スイッチ１１１は容量１６Ｃの他端をハイレベルＶｄｄのノードに接続し、スイッチ１１２〜１１６は容量８Ｃ，４Ｃ，２Ｃ，Ｃ，Ｃの他端をローレベル（０Ｖ）のノードに接続し、スイッチ１１７は補正用容量Ｃｖの他端をローレベル（０Ｖ）のノードに接続する。すなわち、図２（Ａ）のスイッチ１１１〜１１７の接続状態と図２（Ｂ）のスイッチ１１１〜１１７の接続状態とは、ローレベル（０Ｖ）及びハイレベルＶｄｄのノードに関して、逆の接続関係になる。
【００１９】
容量１６Ｃと容量８Ｃ，４Ｃ，２Ｃ，Ｃ，Ｃの総和とが同じ容量値であるときには、誤差がないので、図２（Ｂ）の比較回路１０２の入力電圧Ｖｅは図２（Ａ）の比較回路１０２の入力電圧Ｖｃ（０Ｖ）と同じになり、０Ｖになる。これに対し、容量１６Ｃが容量８Ｃ，４Ｃ，２Ｃ，Ｃ，Ｃの総和より大きいときには、容量１６Ｃが正の誤差を含むので、比較回路１０２の入力電圧Ｖｅは正の電圧になる。逆に、容量１６Ｃが容量８Ｃ，４Ｃ，２Ｃ，Ｃ，Ｃの総和より小さいときには、容量１６Ｃが負の誤差を含むので、比較回路１０２の入力電圧Ｖｅは負の電圧になる。
【００２０】
比較回路１０２は、入力電圧Ｖｅと０Ｖとを比較する。制御部１０３は、入力電圧Ｖｅが正の電圧であれば補正用容量Ｃｖの容量値を所定量増加させ、入力電圧Ｖｅが負の電圧であれば補正用容量Ｃｖの容量値を所定量減少させる。これに対し、制御部１０３は、入力電圧Ｖｅが略０Ｖであれば補正用容量Ｃｖの容量値を維持し、補正処理を終了する。
【００２１】
その後、上記と同様に、図２（Ａ）の制御と図２（Ｂ）の制御を交互に繰り返し、図２（Ｂ）の入力電圧Ｖｅが略０Ｖになったら、補正処理を終了する。この補正処理により、補正用容量Ｃｖの容量値が制御され、容量１６Ｃの誤差が補正される。
【００２２】
図２（Ｃ）及び（Ｄ）は、上記の補正処理のイメージを表す図である。比較回路１０２の天秤は、誤差を含む容量１６Ｃが乗った皿２０２と、容量８Ｃ，４Ｃ，２Ｃ，Ｃ，Ｃ及び補正用容量Ｃｖが乗った皿２０１とを容量値に関して大小比較する。図２（Ｃ）に示すように、容量１６Ｃの皿２０２の容量値の方が大きければ、補正用容量Ｃｖの容量値を増加させる。上記のように、図２（Ａ）の処理と図２（Ｂ）の処理を繰り返すことにより補正用容量Ｃｖの容量値を制御し、図２（Ｄ）に示すように皿２０１と皿２０２の容量値の大きさが同じになると、補正処理が終了し、補正用容量Ｃｖの容量値が決定する。
【００２３】
ここで、天秤の役割となる比較回路１０２は、補正の重要な鍵を握る。もし比較回路１０２に判別誤差（オフセット）があると、容量の誤差を見誤り、補正が不十分となる。よって、比較回路１０２のオフセットは十分に小さい必要がある。
【００２４】
図３（Ａ）は比較例によるアナログデジタル変換器の構成例を示す図であり、図３（Ｂ）はその動作例を示すタイムチャートである。比較回路１０２は、プリアンプ３０１及びラッチ回路３０２を有する。容量部１０１は、電圧Ｖｅｐの他に、電圧Ｖｅｍを出力する。電圧Ｖｅｐ及びＶｅｍは、相互に位相が反転した差動信号である。差動電圧ＶｅはＶｅｐ−Ｖｅｍで表される。図３（Ｂ）の電圧Ｖｅｉは、電圧Ｖｅの初期の電圧である。プリアンプ３０１は、差動信号の電圧Ｖｅｐ及びＶｅｍを増幅し、差動信号の電圧Ｖ０ｐ及びＶ０ｍを出力する。ラッチ回路３０２は、クロック信号Φｃに同期して差動信号の電圧Ｖ０ｐ及びＶ０ｍの差を増幅してラッチし、２値判定値Ｑｏを出力する。電圧Ｖ０ｐが電圧Ｖ０ｍより高いときには２値判定値Ｑｏがハイレベルになり、電圧Ｖ０ｐが電圧Ｖ０ｍより低いときには２値判定値Ｑｏがローレベルになる。制御部１０３は、２値判定値Ｑｏがハイレベルであるときには、補正用容量Ｃｖの容量値を増加させる。図２（Ａ）及び（Ｂ）の処理を交互に繰り返すことにより、やがて２値判定値Ｑｏがローレベルになり、補正が終了する。２値判定値Ｑｏがハイレベルである期間Ｔｃが補正時間である。
【００２５】
ラッチ回路３０２は、高速に信号を増幅する役割を持つが、小さいサイズの素子で構成するためにオフセット電圧Ｖｏｆ２が大きい。そのオフセット電圧Ｖｏｆ２を低減するためにプリアンプ３０１を設け、プリアンプ３０１のゲインＡによりラッチ回路３０２のオフセット電圧Ｖｏｆ２を１／Ａに低減することができる。
【００２６】
しかし、ラッチ回路３０２のオフセット電圧Ｖｏｆ２はプリアンプ３０１のゲインＡにより低減するものの、プリアンプ３０１自身のオフセット電圧Ｖｏｆ１は低減できないため、図３（Ｂ）のように補正後の残差誤差電圧３１１が存在し、補正誤差が生じる。残留誤差電圧３１１は、Ｖｏｆ１＋Ｖｏｆ２／Ａであり、オフセット電圧Ｖｏｆ２はプリアンプ３０１のゲインＡにより低減されるが、オフセット電圧Ｖｏｆ１は低減されない。そのため、残留誤差電圧３１１が高くなり、補正誤差が大きくなる。
【００２７】
また、図３（Ｂ）に示すように、電圧Ｖｅは、単調減少するため補正時間Ｔｃが長くなる。特に、電圧Ｖｅが正の電圧であり、比較回路１０２のオフセット電圧Ｖｏｆ１及びＶｏｆ２が負の電圧である場合は、補正時間Ｔｃが長くなる。すなわち、電圧Ｖｅ及びオフセット電圧Ｖｏｆ１，Ｖｏｆ２の正負符号が異なる場合には、補正時間Ｔｃが特に長くなる。
【００２８】
以下、残留誤差電圧３１１を低くすることにより補正誤差を小さくすると共に、補正時間Ｔｃを短縮することができるアナログデジタル変換器の実施形態を説明する。
【００２９】
図４は実施形態によるアナログデジタル変換器の具体的な構成例を示す図であり、図６はその動作例を示すタイムチャートである。図６は、上から順に、信号Φｓｓ，Φｓｃ，Φｒ、電圧Ｖｅ，Ｖ１，Ｖ２，Ｖ３、信号Φｃ及び２値判定値Ｑｏを示す。アナログデジタル変換器は、期間Ｔ１ではオフセット電圧Ｖｏｆ１の記憶処理を行い、期間Ｔ２では補正処理を行う。
【００３０】
比較回路１０２は、符号変換回路４０１、プリアンプ３０１、オフセット電圧除去回路４０２及びラッチ回路３０２を有する。図４の比較回路１０２は、図３（Ａ）の比較回路１０２に対して、符号変換回路４０１及びオフセット電圧除去回路４０２を追加したものである。容量部１０１は、電圧Ｖｅｐ及び電圧Ｖｅｍを出力する。電圧Ｖｅｐ及びＶｅｍは、相互に位相が反転した差動信号である。図６の電圧Ｖｅｉは、電圧Ｖｅの初期の電圧である。
【００３１】
符号変換回路４０１は、スイッチ４２１〜４２４を有し、クロック信号Φｓｓ及びΦｓｃに応じて、電圧Ｖｅｐ及びＶｅｍの正負符号を変換する。クロック信号Φｓｓ及びΦｓｃは、相互に論理反転した信号である。クロック信号Φｓｓがハイレベルのときには、スイッチ４２１及び４２４がオンし、スイッチ４２２及び４２３がオフし、電圧Ｖｅｐが電圧Ｖ１ｐとして出力され、電圧Ｖｅｍが電圧Ｖ１ｍとして出力される。すなわち、差動信号の電圧Ｖｅｐ及びＶｅｍは、そのまま差動信号の電圧Ｖ１ｐ及びＶ１ｍとして出力される。この場合、差動電圧Ｖ１は、Ｖ１ｐ−Ｖ１ｍで表され、電圧Ｖｅと同じ電圧である。図６では、電圧Ｖ１及びＶｅは、共に正の電圧である。
【００３２】
これに対して、クロック信号Φｓｃがハイレベルのときには、スイッチ４２１及び４２４がオフし、スイッチ４２２及び４２３がオンし、電圧Ｖｅｐが電圧Ｖ１ｍとして出力され、電圧Ｖｅｍが電圧Ｖ１ｐとして出力される。すなわち、差動信号の電圧Ｖｅｐ及びＶｅｍは、負符号に変換され、差動信号の電圧Ｖ１ｐ及びＶ１ｍとして出力される。この場合、電圧Ｖ１は、−１×Ｖｅである。図６では、電圧Ｖｅは正の電圧であり、電圧Ｖ１は負の電圧である。
【００３３】
符号変換回路４０１のクロック信号Φｓｓ及びΦｓｃの周波数は、ラッチ回路３０２のクロック信号Φｃの１／２の周波数であり、クロック信号Φｓｓ及びΦｓｃは、相互に位相が反転した信号である。これにより、電圧Ｖ１は、交互に＋Ｖｅと−Ｖｅが現れる。符号変換回路４０１は、正符号への変換及び負符号への変換を交互に行う。
【００３４】
プリアンプ３０１は、差動信号の電圧Ｖ１ｐ及びＶ１ｍをゲインＡで増幅し、差動信号の電圧Ｖ２ｐ及びＶ２ｍを出力する。電圧Ｖ２ｐ及びＶ２ｍは、プリアンプ３０１のオフセット電圧Ｖｏｆ１を含む。図６では、差動電圧Ｖ２は、Ｖ２ｐ−Ｖ２ｍで表され、Ａ×Ｖ１−Ｖｏｆ１である。
【００３５】
オフセット電圧除去回路４０２は、平均値回路４０３、平均値用容量４１１，４１２、及びスイッチ４１３〜４１６を有し、差動信号の電圧Ｖ２ｐ及びＶ２ｍからプリアンプ３０１のオフセット電圧Ｖｏｆ１を除去し、差動信号の電圧Ｖ３ｐ及びＶ３ｍを出力する。図６では、差動電圧Ｖ３は、Ｖ３ｐ−Ｖ３ｍで表され、Ｖ２＋Ｖｏｆ１＝Ａ×Ｖ１である。平均値用容量４１１は、一端がスイッチ４１３を介してプリアンプ３０１の出力端子又は平均値回路４０３の出力端子に接続され、他端がラッチ回路３０２の入力端子に接続される。第２のスイッチ４１５は、平均値用容量４１１の他端を第２の電圧Ｖｃｍのノードに接続するためのスイッチである。平均値用容量４１２は、一端がスイッチ４１４を介してプリアンプ３０１の出力端子又は平均値回路４０３の出力端子に接続され、他端がラッチ回路３０２の入力端子に接続される。第２のスイッチ４１６は、平均値用容量４１２の他端を第２の電圧Ｖｃｍのノードに接続するためのスイッチである。電圧Ｖｃｍは、例えば０Ｖである。
【００３６】
次に、オフセット電圧除去回路４０２の動作を説明する。信号Φｒは、オフセット電圧記憶期間Ｔ１ではハイレベルになり、その後にローレベルになる。まず、オフセット電圧記憶期間Ｔ１の処理を説明する。信号Φｒはハイレベルであるので、スイッチ４１３及び４１４は平均値回路４０３の差動出力端子をそれぞれ平均値用容量４１１及び４１２の第１の端子に接続し、第２のスイッチ４１５及び４１６は、電圧Ｖｃｍのノードを平均値用容量４１１及び４１２の第２の端子に接続する。平均値用容量４１１の他端の電圧は電圧Ｖ３ｐであり、平均値用容量４１２の他端の電圧は電圧Ｖ３ｍである。図６では、電圧Ｖ３は０Ｖになる。
【００３７】
平均値回路４０３は、例えばローパスフィルタであり、期間Ｔ１において差動信号の電圧Ｖ２ｐ及びＶ２ｍを平均化し、差動出力端子から差動信号の平均値電圧を平均値用容量４１１及び４１２に出力する。すなわち、平均値回路４０３は、符号変換回路４０１が正符号に変換したときのプリアンプ３０１の出力電圧Ｖ２ｐ，Ｖ２ｍと符号変換回路４０１が負符号に変換したときのプリアンプ３０１の出力電圧Ｖ２ｐ，Ｖ２ｍとの平均値を出力する。平均値電圧は、｛（Ａ×Ｖｅｉ−Ｖｏｆ１）＋（−Ａ×Ｖｅｉ−Ｖｏｆ１）｝／２＝−Ｖｏｆ１となる。平均値用容量４１１及び４１２には、−Ｖｏｆ１のオフセット電圧が記憶される。
【００３８】
以上のように、オフセット電圧記憶期間Ｔ１で信号Φｒがハイレベルになると、プリアンプ３０１の出力電圧Ｖ２ｐ及びＶ２ｍの平均値をそれぞれ平均値用容量４１１及び４１２に蓄積している。直流成分である電圧Ｖｅは、符号変換回路４０１により周波数変換され、クロック信号Φｓｓ及びΦｓｃの周波数成分となっており、プリアンプ３０１の出力電圧Ｖ２の直流成分はプリアンプ３０１のオフセット電圧Ｖｏｆ１だけが含まれる。電圧Ｖ２を平均値回路（ローパスフィルタ）４０３に通すことにより、オフセット電圧Ｖｏｆ１を平均値用容量４１１，４１２に蓄積することができる。
【００３９】
次に、補正期間Ｔ２の処理を説明する。信号Φｒはローレベルであるので、スイッチ４１３及び４１４は電圧Ｖ２ｐ及びＶ２ｍのノードをそれぞれ平均値用容量４１１及び４１２の第１の端子に接続し、第２のスイッチ４１５及び４１６はオフする。電圧Ｖ３はＶ２−Ｖｏｆ１＝Ａ×Ｖ１になる。つまり、電圧Ｖ３は、電圧Ｖ２からオフセット電圧Ｖｏｆ１を除去した電圧になる。
【００４０】
上記のように、補正期間Ｔ２で信号Φｒがローレベルになると、プリアンプ３０１及びラッチ回路３０２は平均値用容量４１１及び４１２により結合される。平均値用容量４１１及び４１２は、オフセット電圧−Ｖｏｆ１を蓄積しているため、ラッチ回路３０２の入力電圧Ｖ３ｐ及びＶ３ｍではプリアンプ３０１のオフセット電圧Ｖｏｆ１が除去されて伝達される。
【００４１】
ラッチ回路３０２は、クロック信号Φｃの立ち上がりエッジに同期して差動信号の電圧Ｖ３ｐ及びＶ３ｍを増幅してラッチし、２値判定値Ｑｏを出力する。電圧Ｖ３ｐが電圧Ｖ３ｍより高いときには２値判定値Ｑｏがハイレベルになり、電圧Ｖ３ｐが電圧Ｖ３ｍより低いときには２値判定値Ｑｏがローレベルになる。ラッチ回路３０２は、オフセット電圧Ｖｏｆ２を有する。例えば、図６ではオフセット電圧が−Ｖｏｆ２である。
【００４２】
クロック信号Φｃの１回目の立ち上がりエッジでは、電圧Ｖ３が−Ｖｏｆ２のオフセット電圧より高いので、２値判定値Ｑｏはハイレベルになる。すると、制御部１０３は、補正用容量Ｃｖの容量値を増加させる。その後、図２（Ａ）及び図２（Ｂ）の処理を行う。
【００４３】
次に、クロック信号Φｃの２回目の立ち上がりエッジでは、電圧Ｖ３が−Ｖｏｆ２のオフセット電圧より小さいので、２値判定値Ｑｏはローレベルになる。すると、制御部１０３は、補正用容量Ｃｖの容量値を増加させる。その後、図２（Ａ）及び図２（Ｂ）の処理を行う。
【００４４】
次に、クロック信号Φｃの３回目の立ち上がりエッジでは、電圧Ｖ３が−Ｖｏｆ２のオフセット電圧より高いので、２値判定値Ｑｏはハイレベルになる。すると、制御部１０３は、補正用容量Ｃｖの容量値を増加させる。その後、図２（Ａ）及び図２（Ｂ）の処理を行う。
【００４５】
次に、クロック信号Φｃの４回目の立ち上がりエッジのタイミングｔ１では、電圧Ｖ３が−Ｖｏｆ２のオフセット電圧より高いので、２値判定値Ｑｏはハイレベルになる。３回目及び４回目の立ち上がりエッジで連続して２値判定値Ｑｏが同じレベル（値）になったので、制御部１０３は、補正用容量Ｃｖの容量値を増加させ、その後、図２（Ａ）及び図２（Ｂ）の処理を行い、補正処理を終了する。以上のように、２値判定値Ｑｏが２回連続同じレベルになったら、補正処理を終了する。これにより、補正期間Ｔ２が終了する。
【００４６】
アナログデジタル変換器は、動作開始が指示されると、まず、補正モードで上記の図６の補正処理を行い、その後に、アナログデジタル変換モードで上記の図１（Ａ）及び（Ｂ）のアナログデジタル変換処理を行う。
【００４７】
上記では、ラッチ回路３０２のオフセット電圧Ｖｏｆ２を補正していないが、プリアンプ３０１により容量部１０１の誤差電圧ＶｅはＡ倍されているため、結局、補正完了後の残差誤差電圧は容量部１０１の出力（＝プリアンプ３０１の入力）で見ると、Ｖｏｆ２／Ａまで低減される。
【００４８】
なお、オフセット記憶期間Ｔ１は、クロック信号Φｓｓの１周期の長さの例を示したが、クロック信号Φｓｓの周期の１以上の整数倍の長さであればよい。
【００４９】
図５（Ａ）は、図４のプリアンプ３０１の構成例を示す回路図である。プリアンプ３０１は、電界効果トランジスタ５０１〜５０５を有し、入力差動信号の電圧Ｖ１ｐ及びＶ１ｍを増幅し、出力差動信号の電圧Ｖ２ｐ及びＶ２ｍを出力する。ｐチャネル電界効果トランジスタ５０１は、ソースが電源電位ノードに接続され、ゲート及びドレインが出力電圧Ｖ２ｍのノードに接続される。ｐチャネル電界効果トランジスタ５０２は、ソースが電源電位ノードに接続され、ゲート及びドレインが出力電圧Ｖ２ｐのノードに接続される。ｎチャネル電界効果トランジスタ５０３は、ドレインが出力電圧Ｖ２ｍのノードに接続され、ゲートが入力電圧Ｖ１ｐのノードに接続される。ｎチャネル電界効果トランジスタ５０４は、ドレインが出力電圧Ｖ２ｐのノードに接続され、ゲートが入力電圧Ｖ１ｍのノードに接続される。ｎチャネル電界効果トランジスタ５０５は、ドレインがｎチャネル電界効果トランジスタ５０３及び５０４のソースに接続され、ゲートがバイアス電位ノードに接続され、ソースが基準電位（グランド電位）ノードに接続される。
【００５０】
図５（Ｂ）は、図４のラッチ回路３０２の構成例を示す回路図である。ラッチ回路３０２は、電界効果トランジスタ５１１〜５１６を有し、クロック信号Φｃの立ち上がりエッジに同期して入力差動信号の電圧Ｖ３ｐ及びＶ３ｍをラッチし、ラッチした２値判定値Ｑｏｐ及びＱｏｍを出力する。２値判定値Ｑｏ及びＱｏｍは、相互に論理反転した差動信号である。電圧Ｖ３ｐが電圧Ｖ３ｍより高いときには２値判定値Ｑｏがハイレベルになり、電圧Ｖ３ｐが電圧Ｖ３ｍより低いときには２値判定値Ｑｏがローレベルになる。ｐチャネル電界効果トランジスタ５１１は、ソースが電源電位ノードに接続され、ゲートがクロック信号Φｃのノードに接続され、ドレインが２値判定値Ｑｏｍのノードに接続される。ｐチャネル電界効果トランジスタ５１２は、ソースが電源電位ノードに接続され、ゲートが２値判定値Ｑｏのノードに接続され、ドレインが２値判定値Ｑｏｍのノードに接続される。ｎチャネル電界効果トランジスタ５１５は、ドレインが２値判定値Ｑｏｍのノードに接続され、ゲートが入力電圧Ｖ３ｐのノードに接続され、ソースが基準電位ノードに接続される。ｐチャネル電界効果トランジスタ５１３は、ソースが電源電位ノードに接続され、ゲートがクロック信号Φｃのノードに接続され、ドレインが２値判定値Ｑｏのノードに接続される。ｐチャネル電界効果トランジスタ５１４は、ソースが電源電位ノードに接続され、ゲートが２値判定値Ｑｏｍのノードに接続され、ドレインが２値判定値Ｑｏのノードに接続される。ｎチャネル電界効果トランジスタ５１６は、ドレインが２値判定値Ｑｏのノードに接続され、ゲートが入力電圧Ｖ３ｍのノードに接続され、ソースが基準電位ノードに接続される。
【００５１】
次に、本実施形態の補正時間が短縮される理由を説明する。補正開始からｎクロック後に、容量部１０１の出力電圧Ｖｅが残留オフセット電圧Ｖｏｆにほぼ等しくなったところで補正が完了するので、その関係は次式（１）となる。
Ｖｅｉ−ｎ×ΔＶ≒Ｖｏｆ      ・・・（１）
【００５２】
ここで、Ｖｅｉは容量部１０１の出力電圧Ｖｅの初期値、ΔＶは補正による１クロック毎の容量部１０１の出力電圧Ｖｅの変化分、Ｖｏｆは比較回路１０２のオフセット電圧である。
【００５３】
本実施形態では、オフセット電圧Ｖｏｆを絶対値化したことと等価になるので、上式（１）より補正クロック数ｎを求めると次式（２）になる。なお、オペアンプ３０１のオフセット電圧Ｖｏｆ１は、オフセット電圧除去回路４０２により除去されている。
ｎ＝｛Ｖｅｉ−｜Ｖｏｆ２｜｝／ΔＶ      ・・・（２）
【００５４】
つまり、補正クロック数ｎは、オフセット電圧Ｖｏｆ２の正負符号に無関係であることが分かる。
【００５５】
これに対し、図３（Ａ）及び（Ｂ）のアナログデジタル変換器では、オフセット電圧Ｖｏｆ２の正負符号によって、補正クロック数ｎの最小値ｎ（ｍｉｎ）と最大値ｍ（ｍａｘ）は次式となる。ただし、比較の簡単のため、プリアンプ３０１のオフセット電圧Ｖｏｆ１は０と仮定する。また、Ｖｅｉ及びＶｏｆ２は正値とする。
最小値：ｎ（ｍｉｎ）＝｛Ｖｅｉ−Ｖｏｆ２｝／ΔＶ
最大値：ｎ（ｍａｘ）＝｛Ｖｅｉ＋Ｖｏｆ２｝／ΔＶ
【００５６】
よって、補正クロック数ｎの平均値ｎ（ａｖｇ）は、次式（３）となる。
ｎ（ａｖｇ）＝｛ｎ（ｍｉｎ）＋ｎ（ｍａｘ）｝／２
＝Ｖｅｉ／ΔＶ                            ・・・（３）
【００５７】
本実施形態の式（２）の補正クロック数ｎは、図３（Ａ）及び（Ｂ）のアナログデジタル変換器の補正平均クロック数ｎ（ａｖｇ）に比べて、小さい。すなわち、本実施形態の補正時間の平均値は、図３（Ａ）及び（Ｂ）のアナログデジタル変換器の補正時間の平均値よりも短い。
【００５８】
図７（Ａ）及び（Ｂ）は、オフセット電圧Ｖｏｆ２と容量部１０１の初期誤差電圧Ｖｅｉの正負符号が異なる場合の補正時間の比較を示す図である。図７（Ａ）は本実施形態のアナログデジタル変換器の補正時間Ｔｃ１を示し、図７（Ｂ）は図３（Ａ）及び（Ｂ）のアナログデジタル変換器の補正時間Ｔｃ２を示す。図７（Ａ）の本実施形態では、オフセット電圧Ｖｏｆ１はオフセット電圧除去回路４０２により除去されている。図７（Ｂ）では、比較の簡単のため、オフセット電圧Ｖｏｆ１が０であると仮定する。この場合、図７（Ａ）の本実施形態の補正後の残留誤差電圧７０１は、容量部１０１の出力で見た残留誤差電圧として略Ｖｏｆ２／Ａである。これに対して、図７（Ｂ）の補正後の残留誤差電圧７０２も、略Ｖｏｆ２／２である。図７（Ａ）の残留誤差電圧７０１及び図７（Ｂ）の残留誤差電圧７０２は、略同じである。ただし、実際には、本実施形態は、プリアンプ３０１のオフセット電圧Ｖｏｆ１を除去しているため、残留誤差は本実施形態の方が小さくなる。上記のように、残留誤差電圧７０１及び７０２が略同じ状態で、補正時間の比較を行う。図７（Ａ）の補正時間Ｔｃ１は、図７（Ｂ）の補正時間Ｔｃ２よりも短くなる。特に、補正における容量部１０１の出力誤差電圧Ｖｅの変化量ΔＶが小さいほど、補正時間の差が顕著となる。
【００５９】
図８（Ａ）及び（Ｂ）は、オフセット電圧Ｖｏｆ２と容量部１０１の初期誤差電圧Ｖｅｉの正負符号が同じ場合の補正時間の比較を示す図である。図８（Ａ）は本実施形態のアナログデジタル変換器の補正時間Ｔｃ１を示し、図８（Ｂ）は図３（Ａ）及び（Ｂ）のアナログデジタル変換器の補正時間Ｔｃ２を示す。図８（Ａ）の残留誤差電圧８０１及び図８（Ｂ）の残留誤差電圧８０２は、図７（Ａ）の残留誤差電圧７０１及び図７（Ｂ）の残留誤差電圧７０２と同様である。図７（Ａ）の補正時間Ｔｃ１は、図７（Ｂ）の補正時間Ｔｃ２に対して、差が比較的小さい。ただし、本実施形態では、プリアンプ３０１のオフセット電圧Ｖｏｆ１が除去されることを考慮すると、図８（Ａ）の補正時間Ｔｃ１は、図８（Ｂ）の補正時間Ｔｃ２より短くなる。
【００６０】
オフセット電圧Ｖｏｆ２の正負符号はランダム性を有し、同じアーキテクチャのアナログデジタル変換器であっても個体によって正の場合と負の場合が混在する。したがって、１個の半導体チップ内に複数のアナログデジタル変換器が搭載されている場合には、図７（Ａ）、（Ｂ）の状態と図８（Ａ）、（Ｂ）の状態が混在する。したがって、本実施形態のアナログデジタル変換器の補正時間Ｔｃ１の平均値が図３（Ａ）及び（Ｂ）のアナログデジタル変換器の補正時間Ｔｃ２の平均値よりも短くなるメリットは大きい。
【００６１】
本実施形態によれば、補正におけるオフセット電圧Ｖｏｆ２の正負符号の影響を低減し、補正用可変容量Ｃｖの容量値の平均補正時間を短縮できる。また、プリアンプ３０１の素子サイズを大きくすることなく、プリアンプ３０１のオフセット電圧Ｖｏｆ１を除去することができる。これは動作速度への影響が小さいメリットを有し、アナログデジタル変換精度を向上させることができる。
する。
【００６２】
なお、容量部１０１は、上記の構成及び補正方法に限定されず、アナログ入力電圧Ｖｉｎをサンプリングするスイッチトキャパシタ回路であればよい。スイッチトキャパシタ回路は、アナログデジタル変換モードでは、ラッチ回路３０２の出力電圧に応じてアナログ電圧を出力する。制御部１０３は、補正モードでは、ラッチ回路３０２の出力電圧に応じてスイッチトキャパシタ回路の誤差を補正する。
【００６３】
上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００６４】
１０１  容量部
１０２  比較回路
１０３  制御部
３０１  プリアンプ
３０２  ラッチ回路
４０１  符号変換回路
４０２  オフセット電圧除去回路
４０３  平均値回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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