(57)【特許請求の範囲】
【請求項１】
集積回路装置にスタックされる画像メモリーのチップの第１のチップ辺に沿って配置される第１のメモリーパッド群に接続される第１のパッド群と、
前記画像メモリーのチップの前記第１のチップ辺に対向する第３のチップ辺に沿って配置される第２のメモリーパッド群に接続される第２のパッド群と、
前記画像メモリーに記憶される画像データに基づいて、電気光学装置の表示制御を行う制御部と、
前記電気光学装置の表示制御用のデータ信号及び制御信号が出力される第３のパッド群と、
を含み、
前記第１のパッド群は、集積回路装置の第１の辺に沿って配置され、
前記第２のパッド群は、集積回路装置の前記第１の辺に対向する第３の辺に沿って配置され、
前記第３のパッド群は、集積回路装置の前記第１の辺及び前記第３の辺に交差する第２の辺に沿って配置されることを特徴とする集積回路装置。
【請求項２】
請求項１において、
ホストインターフェース用の第４のパッド群を含み、
前記第４のパッド群は、集積回路装置の前記第２の辺に対向する第４の辺に沿って配置されることを特徴とする集積回路装置。
【請求項３】
請求項１又は２において、
前記電気光学装置の電源回路の制御用の信号が出力される第５のパッド群を含み、
前記第５のパッド群は、集積回路装置の前記第２の辺に沿って配置されることを特徴とする集積回路装置。
【請求項４】
請求項１乃至３のいずれかにおいて、
アナログ回路を含み、
前記画像メモリーのチップがスタックされるエリアに対して平面視においてノンオーバラップとなる位置に、前記アナログ回路が配置されることを特徴とする集積回路装置。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記画像データが一時的に保存される複数のメモリーブロックを含み、
前記複数のメモリーブロックのうちの第１のメモリーブロック〜第Ｌのメモリーブロックが、前記第１のパッド群と前記制御部との間に配置され、
前記複数のメモリーブロックのうちの第Ｌ＋１のメモリーブロック〜第Ｍ（１＜Ｌ＜Ｍ）のメモリーブロックが前記第２のパッド群と前記制御部との間に配置されることを特徴とする集積回路装置。
【請求項６】
請求項５において、
前記第１のパッド群と前記制御部を接続する第１の信号線群のシールド線が、前記第１のメモリーブロック〜前記第Ｌのメモリーブロックの領域において前記第１の信号線群の下層の配線層で形成され、
前記第２のパッド群と前記制御部を接続する第２の信号線群のシールド線が、前記第Ｌ＋１のメモリーブロック〜前記第Ｍのメモリーブロックの領域において前記第２の信号線群の下層の配線層で形成されることを特徴とする集積回路装置。
【請求項７】
請求項５において、
前記第１のパッド群と前記制御部を接続する第１の信号線群が、前記第１のメモリーブロック〜前記第Ｌのメモリーブロックの領域において最上層の配線層で形成され、
前記第２のパッド群と前記制御部を接続する第２の信号線群が、前記第Ｌ＋１のメモリーブロック〜前記第Ｍのメモリーブロックの領域において最上層の配線層で形成されることを特徴とする集積回路装置。
【請求項８】
請求項５乃至７のいずれかにおいて、
前記複数のメモリーブロックのうちの第Ｍ＋１のメモリーブロック〜第Ｎ（１＜Ｌ＜Ｍ＜Ｎ）のメモリーブロックが、集積回路装置の前記第２の辺に対向する第４の辺に沿って配置されるパッド群と前記制御部との間に配置されることを特徴とする集積回路装置。
【請求項９】
請求項１乃至８のいずれかにおいて、
前記第１のパッド群に接続される第１のＩ／Ｏセル群と、
前記第２のパッド群に接続される第２のＩ／Ｏセル群と、
前記第３のパッド群に接続される第３のＩ／Ｏセル群を含み、
前記第１のパッド群は、第１の高電位側電源パッドを含み、
前記第２のパッド群は、第２の高電位側電源パッドを含み、
前記第３のパッド群は、第３の高電位側電源パッドを含み、
前記第１の高電位側電源パッドに接続され前記第１のＩ／Ｏセル群に電源を供給する第１の電源線が、前記第１のパッド群と前記制御部の間において、前記第１の辺に沿った方向に配線され、
前記第２の高電位側電源パッドに接続され前記第２のＩ／Ｏセル群に電源を供給する第２の電源線が、前記第２のパッド群と前記制御部の間において、前記第３の辺に沿った方向に配線され、
前記第３の高電位側電源パッドに接続され前記第３のＩ／Ｏセル群に電源を供給する第３の電源線が、前記第３のパッド群と前記制御部の間において、前記第２の辺に沿った方向に配線されることを特徴とする集積回路装置。
【請求項１０】
請求項１乃至９のいずれかにおいて、
前記制御部は、
前記画像メモリーのチップが集積回路装置にスタックされるスタックモードでは、前記画像メモリーからの前記画像データに基づいて、前記電気光学装置の表示制御を行い、
集積回路装置に前記画像メモリーのチップがスタックされない非スタックモードでは、外部画像メモリーからの外部画像データに基づいて、前記電気光学装置の表示制御を行うことを特徴とする集積回路装置。
【請求項１１】
請求項１０において、
前記スタックモードではボンディングワイヤーにより第１の電源電圧に設定され、前記非スタックモードではボンディングワイヤーにより第２の電源電圧に設定されるスタック識別用パッドを含むことを特徴とする集積回路装置。
【請求項１２】
請求項１乃至９のいずれかにおいて、
ホストとのインターフェース処理を行うホストインターフェースと、
前記ホストに対して情報を提示する情報レジスターと、
を含み、
前記情報レジスターは、
前記ホストが発行する各コマンドを構成するインストラクションコードが記述されたインストラクションコード情報を選択するためのインストラクション選択情報を記憶し、
前記電気光学装置を含む電子機器の製造時に、複数のインストラクションコード情報の中から、前記情報レジスターに記憶される前記インストラクション選択情報により選択されたインストラクションコード情報が前記情報メモリーにロードされ、
前記制御部は、
前記電子機器の実動作時に、前記ホストが発行したコマンドと、前記情報メモリーから読み出された前記インストラクションコード情報に基づいて、集積回路装置の動作制御を行うことを特徴とする集積回路装置。
【請求項１３】
請求項１２において、
前記情報レジスターは、
前記インストラクション選択情報として、画像データを記憶する前記画像メモリーのチップが集積回路装置にスタックされるスタックモードと、前記画像メモリーのチップが集積回路装置にスタックされない非スタックモードを識別するためのスタック識別情報を記憶することを特徴とする集積回路装置。
【請求項１４】
請求項１３において、
前記スタックモードにおいては、
前記電子機器の製造時に、前記複数のインストラクションコード情報の中から、スタックモード用インストラクションコード情報が前記情報メモリーにロードされ、前記電子機器の実動作時に、前記ホストが発行したコマンドと、前記スタックモード用インストラクションコード情報に基づいて、集積回路装置の動作制御が行われ、
前記非スタックモードにおいては、
前記電子機器の製造時に、前記複数のインストラクションコード情報の中から、非スタックモード用インストラクションコード情報が前記情報メモリーにロードされ、前記電子機器の実動作時に、前記ホストが発行したコマンドと、前記非スタックモード用インストラクションコード情報に基づいて、集積回路装置の動作制御が行われることを特徴とする集積回路装置。
【請求項１５】
請求項１３又は１４において、
前記スタックモードではボンディングワイヤーにより第１の電源電圧に設定され、前記非スタックモードではボンディングワイヤーにより第２の電源電圧に設定されるスタック識別用パッドを含み、
前記情報レジスターは、
前記スタック識別用パッドの電圧に基づき設定された前記スタック識別情報を記憶することを特徴とする集積回路装置。
【請求項１６】
請求項１乃至１５のいずれかに記載の集積回路装置と、
前記電気光学装置と、
を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路装置及び電子機器等に関する。
【背景技術】
【０００２】
従来より、液晶表示装置や電気泳動表示装置などの表示装置が知られている。このような表示装置では、液晶パネルや電気泳動パネルなどの電気光学パネルの表示制御を行う表示コントローラーが設けられる。この表示コントローラーは、例えばホストＣＰＵと共にシステム基板に実装され、ホスト側から送られてくる画像データに対して回転処理等の画像処理を行う。そしてシステム基板とコネクターを介して接続されるパネルモジュールに対して、電気光学パネルを表示制御するためのデータ信号や制御信号を供給する。
【０００３】
このような表示コントローラーでは、画像データを記憶するＶＲＡＭである画像メモリーが必要になる。そしてこの画像メモリーとして、表示コントローラーの外部に設けられる外部画像メモリーを使用すると、機器のコストが増加したり、システム基板（回路基板）での配線が煩雑になるなどの問題が生じる。
【０００４】
一方、画像メモリーとして、表示コントローラーのＩＣチップ内にレイアウト配置されるＲＡＭ（ＳＲＡＭ）を使用する手法も考えられる。例えば特許文献１には、ＩＣチップ内に画像メモリーとなるＲＡＭを内蔵するＲＡＭ内蔵ドライバーＩＣが開示されている。しかしながら、このように画像メモリーとなるＲＡＭをＩＣ内にレイアウト配置すると、ＩＣのレイアウト面積が増加したり、十分な記憶容量を確保できないなどの問題が生じる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２２４７９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の幾つかの態様によれば、レイアウト面積の小面積化を図りながら表示制御用の信号を電気光学装置に供給できる集積回路装置及び電子機器等を提供できる。
【課題を解決するための手段】
【０００７】
本発明の一態様は、集積回路装置にスタックされる画像メモリーのチップの第１のチップ辺に沿って配置される第１のメモリーパッド群に接続される第１のパッド群と、前記画像メモリーのチップの前記第１のチップ辺に対向する第３のチップ辺に沿って配置される第２のメモリーパッド群に接続される第２のパッド群と、前記画像メモリーに記憶される画像データに基づいて、電気光学装置の表示制御を行う制御部と、前記電気光学装置の表示制御用のデータ信号及び制御信号が出力される第３のパッド群とを含み、前記第１のパッド群は、集積回路装置の第１の辺に沿って配置され、前記第２のパッド群は、集積回路装置の前記第１の辺に対向する第３の辺に沿って配置され、前記第３のパッド群は、集積回路装置の前記第１の辺及び前記第３の辺に交差する第２の辺に沿って配置される集積回路装置に関係する。
【０００８】
本発明の一態様によれば、画像メモリーの第１、第２のメモリーパッド群が第１、第２のパッド群に接続されることで、スタックされた画像メモリーとの間で画像メモリー用の信号のやり取りが可能になる。そして画像メモリーから読み出された画像データに基づいて、表示制御用の信号を生成して、第３のパッド群を介して外部の電気光学装置に供給できる。そして本発明の一態様によれば、画像メモリーは集積回路装置にスタックされるため、画像メモリーに対応するメモリーブロックを集積回路装置のコア領域に配置する手法に比べて集積回路装置の小面積化を図れる。また画像メモリーの第１、第２のメモリーパッド群に接続するための第１、第２のパッド群が、集積回路装置の第１、第３の辺に沿って設けられるため、第１、第２のメモリーパッド群と第１、第２のパッド群との接続が容易化され、配線不良の可能性等を低減できる。
【０００９】
また本発明の一態様では、ホストインターフェース用の第４のパッド群を含み、前記第４のパッド群は、集積回路装置の前記第２の辺に対向する第４の辺に沿って配置されてもよい。
【００１０】
このようにすれば、集積回路装置の第２の辺に対向する第４の辺の空き領域を有効活用して、ホストインターフェース用の第４のパッド群を配置できるため、第１、第２、第３、第４の辺に効率的にパッド群を配置できるようになる。
【００１１】
また本発明の一態様では、前記電気光学装置の電源回路の制御用の信号が出力される第５のパッド群を含み、前記第５のパッド群は、集積回路装置の前記第２の辺に沿って配置されてもよい。
【００１２】
このようにすれば、電源回路の制御用の第５のパッド群を、表示制御用の第３のパッド群と同じ第２の辺に配置できるようになるため、実装効率の向上等を図れる。
【００１３】
また本発明の一態様では、アナログ回路を含み、前記画像メモリーのチップがスタックされるエリアに対して平面視においてノンオーバラップとなる位置に、前記アナログ回路が配置されてもよい。
【００１４】
このようにすれば、スタックされた画像メモリーからのノイズが、アナログ回路に対して及ぼす悪影響を低減でき、誤動作等を防止できる。
【００１５】
また本発明の一態様では、前記画像データが一時的に保存される複数のメモリーブロックを含み、前記複数のメモリーブロックのうちの第１のメモリーブロック〜第Ｌのメモリーブロックが、前記第１のパッド群と前記制御部との間に配置され、前記複数のメモリーブロックのうちの第Ｌ＋１のメモリーブロック〜第Ｍ（１＜Ｌ＜Ｍ）のメモリーブロックが前記第２のパッド群と前記制御部との間に配置されてもよい。
【００１６】
このようにすれば、制御部の周囲の領域を有効活用して第１〜第Ｌのメモリーブロック、第Ｌ＋１〜第Ｍのメモリーブロックがレイアウト配置されるため、レイアウト効率を向上できる。
【００１７】
また本発明の一態様では、前記第１のパッド群と前記制御部を接続する第１の信号線群のシールド線が、前記第１のメモリーブロック〜前記第Ｌのメモリーブロックの領域において前記第１の信号線群の下層の配線層で形成され、前記第２のパッド群と前記制御部を接続する第２の信号線群のシールド線が、前記第Ｌ＋１のメモリーブロック〜前記第Ｍのメモリーブロックの領域において前記第２の信号線群の下層の配線層で形成されてもよい。
【００１８】
また本発明の一態様では、前記第１のパッド群と前記制御部を接続する第１の信号線群が、前記第１のメモリーブロック〜前記第Ｌのメモリーブロックの領域において最上層の配線層で形成され、前記第２のパッド群と前記制御部を接続する第２の信号線群が、前記第Ｌ＋１のメモリーブロック〜前記第Ｍのメモリーブロックの領域において最上層の配線層で形成されてもよい。
【００１９】
これらの本発明の一態様によれば、第１、第２のパッド群の信号線からのノイズが、メモリーブロックに対して及ぼす悪影響を低減できる。
【００２０】
また本発明の一態様では、前記複数のメモリーブロックのうちの第Ｍ＋１のメモリーブロック〜第Ｎ（１＜Ｌ＜Ｍ＜Ｎ）のメモリーブロックが、集積回路装置の前記第２の辺に対向する第４の辺に沿って配置されるパッド群と前記制御部との間に配置されてもよい。
【００２１】
このようにすれば、レイアウト効率を更に向上できる。
【００２２】
また本発明の一態様では、前記第１のパッド群に接続される第１のＩ／Ｏセル群と、前記第２のパッド群に接続される第２のＩ／Ｏセル群と、前記第３のパッド群に接続される第３のＩ／Ｏセル群を含み、前記第１のパッド群は、第１の高電位側電源パッドを含み、前記第２のパッド群は、第２の高電位側電源パッドを含み、前記第３のパッド群は、第３の高電位側電源パッドを含み、前記第１の高電位側電源パッドに接続され前記第１のＩ／Ｏセル群に電源を供給する第１の電源線が、前記第１のパッド群と前記制御部の間において、前記第１の辺に沿った方向に配線され、前記第２の高電位側電源パッドに接続され前記第２のＩ／Ｏセル群に電源を供給する第２の電源線が、前記第２のパッド群と前記制御部の間において、前記第３の辺に沿った方向に配線され、前記第３の高電位側電源パッドに接続され前記第３のＩ／Ｏセル群に電源を供給する第３の電源線が、前記第３のパッド群と前記制御部の間において、前記第２の辺に沿った方向に配線されてもよい。
【００２３】
このようにすれば第１、第２のパッド群の信号が接続される画像メモリーのＩ／Ｏ電源電圧と、第３のパッド群の信号が接続される電気光学装置のＩ／Ｏ電源電圧が異なる場合にも、これに対応できるようになる。
【００２４】
また本発明の一態様では、前記制御部は、前記画像メモリーのチップが集積回路装置にスタックされるスタックモードでは、前記画像メモリーからの前記画像データに基づいて、前記電気光学装置の表示制御を行い、集積回路装置に前記画像メモリーのチップがスタックされない非スタックモードでは、外部画像メモリーからの外部画像データに基づいて、前記電気光学装置の表示制御を行ってもよい。
【００２５】
このようにすれば、スタックモードと非スタックモードを切り替えることで、外部画像メモリーの使用も可能になる。
【００２６】
また本発明の一態様では、前記スタックモードではボンディングワイヤーにより第１の電源電圧に設定され、前記非スタックモードではボンディングワイヤーにより第２の電源電圧に設定されるスタック識別用パッドを含んでもよい。
【００２７】
このようにすれば、スタック識別用パッドへのボンディングワイヤーによる電圧設定だけで、集積回路装置のスタックモードや非スタックモードの設定が可能になる。
【００２８】
また本発明の一態様では、ホストとのインターフェース処理を行うホストインターフェースと、前記ホストに対して情報を提示する情報レジスターとを含み、前記情報レジスターは、前記ホストが発行する各コマンドを構成するインストラクションコードが記述されたインストラクションコード情報を選択するためのインストラクション選択情報を記憶し、前記電気光学装置を含む電子機器の製造時に、複数のインストラクションコード情報の中から、前記情報レジスターに記憶される前記インストラクション選択情報により選択されたインストラクションコード情報が前記情報メモリーにロードされ、前記制御部は、前記電子機器の実動作時に、前記ホストが発行したコマンドと、前記情報メモリーから読み出された前記インストラクションコード情報に基づいて、集積回路装置の動作制御を行ってもよい。
【００２９】
このようにすれば、情報レジスターを用いて、インストラクションコード情報を選択するためのインストラクション選択情報をホストに提示できる。これにより、インストラクション選択情報に対応するインストラクションコード情報を電子機器の製造時に情報メモリーにロードすることが可能になる。そして電子機器の実動作時には、ホストからのコマンドと、情報メモリーから読み出されたインストラクションコード情報に基づいて、集積回路装置の動作制御を実行できる。これにより電子機器の製造の効率化等を実現できる。
【００３０】
また本発明の一態様では、前記情報レジスターは、前記インストラクション選択情報として、画像データを記憶する前記画像メモリーのチップが集積回路装置にスタックされるスタックモードと、前記画像メモリーのチップが集積回路装置にスタックされない非スタックモードを識別するためのスタック識別情報を記憶してもよい。
【００３１】
このようにすれば、集積回路装置がスタックモードなのか非スタックモードなのかを、情報レジスターによりホストに提示できるようになる。
【００３２】
また本発明の一態様では、前記スタックモードにおいては、前記電子機器の製造時に、前記複数のインストラクションコード情報の中から、スタックモード用インストラクションコード情報が前記情報メモリーにロードされ、前記電子機器の実動作時に、前記ホストが発行したコマンドと、前記スタックモード用インストラクションコード情報に基づいて、集積回路装置の動作制御が行われ、前記非スタックモードにおいては、前記電子機器の製造時に、前記複数のインストラクションコード情報の中から、非スタックモード用インストラクションコード情報が前記情報メモリーにロードされ、前記電子機器の実動作時に、前記ホストが発行したコマンドと、前記非スタックモード用インストラクションコード情報に基づいて、集積回路装置の動作制御が行われてもよい。
【００３３】
このようにすれば、集積回路装置がスタックモードである場合には、電子機器の実動作時にスタックモード用インストラクションコード情報に基づいて、集積回路装置の動作制御を行い、非スタックモードである場合には、非スタックモード用インストラクションコード情報に基づいて、集積回路装置の動作制御を行うことが可能になる。
【００３４】
また本発明の一態様では、前記スタックモードではボンディングワイヤーにより第１の電源電圧に設定され、前記非スタックモードではボンディングワイヤーにより第２の電源電圧に設定されるスタック識別用パッドを含み、前記情報レジスターは、前記スタック識別用パッドの電圧に基づき設定された前記スタック識別情報を記憶してもよい。
【００３５】
このようにすれば、スタック識別用パッドへのボンディングワイヤーによる電圧設定だけで、集積回路装置のスタックモードや非スタックモードの設定が可能になる。
【００３６】
また本発明の他の態様は、上記のいずれかに記載の集積回路装置と、前記電気光学装置とを含む電子機器に関係する。
【図面の簡単な説明】
【００３７】
【図１】本実施形態の集積回路装置の構成例。
【図２】本実施形態の集積回路装置の詳細な構成例。
【図３】本実施形態の集積回路装置のレイアウト配置例。
【図４】図４（Ａ）、図４（Ｂ）はノイズ低減用のシールド手法等の説明図。
【図５】Ｉ／Ｏ領域毎の電源線を設ける手法の説明図。
【図６】本実施形態の集積回路装置及びこれを含む電子機器の構成例。
【図７】本実施形態の集積回路装置の動作説明図。
【図８】本実施形態の集積回路装置の動作説明図。
【図９】インストラクションコード情報の説明図。
【図１０】ホストが発行するコマンドの例。
【図１１】電子機器の実動作時のホストの処理例を説明するフローチャート。
【図１２】図１２（Ａ）〜図１２（Ｃ）はホストインターフェースの説明図。
【図１３】図１３（Ａ）〜図１３（Ｄ）は情報メモリーインターフェース、パネルインターフェースの説明図。
【図１４】図１４（Ａ）〜図１４（Ｃ）は画像メモリー用信号の波形例。
【図１５】図１５（Ａ）、図１５（Ｂ）は表示制御用信号の波形例。
【図１６】図１６（Ａ）、図１６（Ｂ）はスタック識別情報に基づくインストラクションコード情報のロード手法の説明図。
【発明を実施するための形態】
【００３８】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３９】
１．構成
図１に本実施形態の集積回路装置１０の構成例を示す。この集積回路装置１０には、画像データを記憶する画像メモリー１２０のチップがスタックされている。即ち、異なる製造プロセスで製造された２つのＩＣチップ（画像メモリー、表示コントローラー）が、スタックパッケージングにより重ねてパッケージングされる。
【００４０】
そして集積回路装置１０は、画像メモリー用の第１のパッド群ＰＧ１と、画像メモリー用の第２のパッド群ＰＧ２と、表示制御用の第３のパッド群ＰＧ３を含む。即ちこれらの第１、第２、第３のパッド群ＰＧ１、ＰＧ２、ＰＧ３が集積回路装置１０のチップの周縁部に配置される。また集積回路装置１０は、画像メモリー１２０に記憶される画像データ（表示データ）に基づいて、液晶表示装置や電気泳動表示装置などの電気光学装置の表示制御を行う制御部３０を含む。
【００４１】
ここで第１のパッド群ＰＧ１（電極群）は、集積回路装置１０にスタックされる画像メモリー１２０のチップの第１のチップ辺ＳＣ１に沿って配置される第１のメモリーパッド群ＰＭＧ１に接続される。具体的には第１のパッド群ＰＧ１と第１のメモリーパッド群ＰＭＧ１は、例えばボンディングワイヤーによってパッケージ内で内部配線される。
【００４２】
また第２のパッド群ＰＧ２（電極群）は、画像メモリー１２０のチップの第１のチップ辺ＳＣ１に対向する第３のチップ辺ＳＣ３に沿って配置される第２のメモリーパッド群ＰＭＧ２に接続される。具体的には第２のパッド群ＰＧ２と第２のメモリーパッド群ＰＭＧ２は、例えばボンディングワイヤーによってパッケージ内で内部配線される。
【００４３】
また第３のパッド群ＰＧ３からは、電気光学装置の表示制御用のデータ信号及び制御信号が出力される。例えば電気光学装置が有するデータドライバー（ソースドライバー）や走査ドライバー（ゲートドライバー）に対して供給されるデータ信号や制御信号が出力される。この電気光学装置としては、液晶表示装置、電気泳動表示装置、有機ＥＬ表示装置などの種々の装置を想定できる。
【００４４】
また制御部３０は、各種の制御処理を行うものであり、電気光学装置の表示制御処理を行う。また制御部３０は、集積回路装置１０の全体的な制御処理や画像メモリー１２０のメモリー制御処理などを行う。この制御部３０は、ゲートアレイ回路やプロセッサーなどにより実現できる。
【００４５】
そして図１では、画像メモリー用の第１のパッド群ＰＧ１は、集積回路装置１０の第１の辺ＳＤ１に沿って配置され、画像メモリー用の第２のパッド群ＰＧ２は、集積回路装置１０の第１の辺ＳＤ１に対向する第３の辺ＳＤ３に沿って配置される。そして表示制御用の第３のパッド群ＰＧ３は、集積回路装置１０の第１の辺ＳＤ１及び第３の辺ＳＤ３に交差する第２の辺ＳＤ２に沿って配置される。即ち第１、第２、第３のパッド群ＰＧ１、ＰＧ２、ＰＧ３は、各々、辺ＳＤ１、ＳＤ２、ＳＤ３に沿った集積回路装置１０の周縁部のパッド領域に配置される。
【００４６】
なお、図示はしていないが、集積回路装置１０には、これらの第１、第２、第３のパッド群ＰＧ１、ＰＧ２、ＰＧ３に接続される第１、第２、第３のＩ／Ｏセル群が配置されている。これらの第１、第２、第３のＩ／Ｏセル群は、第１、第２、第３のパッド群が配置されるパッド領域の内側のＩ／Ｏ領域に並んで配置される。そしてパッド領域及びＩ／Ｏ領域の内側のコア領域には、ロジック回路で構成される制御部３０以外にも、ＰＬＬ等のアナログ回路や、ワークメモリーとなるメモリーブロック等を配置することができる。
【００４７】
また第１、第２のメモリーパッド群ＰＭＧ１、ＰＭＧ２は、例えば画像メモリー１２０のアドレス信号やデータ信号や制御信号を入出力するためのパッドである。制御信号は、例えばＳＤＲＡＭ（Synchronous DRAM）を例に取れば、チップセレクト信号、クロックイネーブル信号、クロック信号、ＲＡＳ信号、ＣＡＳ信号、ライトイネーブル信号などである。第１、第２のメモリーパッド群ＰＭＧ１、ＰＭＧ２と第１、第２のパッド群ＰＧ１、ＰＧ２を接続して、これらのアドレス信号、データ信号、制御信号のやり取りを行うことで、制御部３０は画像メモリー１２０の画像データの書き込みや読み出しを行うことができる。
【００４８】
以上の本実施形態の集積回路装置１０によれば、パッド群ＰＧ１、ＰＧ２とメモリーパッド群ＰＭＧ１、ＰＭＧ１を内部接続することで、スタックされた画像メモリー１２０との間で画像メモリー用のデータ信号、アドレス信号、制御信号のやり取りが可能になる。そして画像メモリー１２０から読み出された画像データに基づいて、表示制御用のデータ信号及び制御信号を生成して、パッド群ＰＧ３を介して外部の電気光学装置（電気光学パネル）に供給できるようになる。
【００４９】
例えば本実施形態の第１の比較例として、画像メモリーとして外付けの外部画像メモリーを使用する手法が考えられる。しかしながら、この第１の比較例では、集積回路装置のパッケージが実装される回路基板（システム基板等）に、画像メモリー用のデータ信号、アドレス信号、制御信号などの信号線を配線する必要がある。従って、回路基板での画像メモリー用の信号線の配線が繁雑化し、実装効率等を低下させるおそれがある。また集積回路装置の実装位置と外部画像メモリーの実装位置の距離が離れていると、集積回路装置と外部画像メモリーとを接続する信号線の寄生容量・寄生抵抗に起因する信号遅延が原因で、データの読み出し・書き込みエラー等が生じるおそれもある。
【００５０】
この点、本実施形態では、表示コントローラーである集積回路装置１０に対して画像メモリー１２０がスタックされる。従って、外部画像メモリーを用いなくても、ＩＣのパッケージング内の画像メモリー１２０を、フレーム画像データを記憶するメモリーとして使用できるようになる。従って、外部画像メモリーと接続する信号線の配線の繁雑化や、実装効率の低下や、信号遅延を原因とするデータの読み出し・書き込みエラーの発生等を防止できる。なお、後述するように、１つの製品の集積回路装置１０で、内部の画像メモリー１２０を使用するスタックモードと、外部画像メモリーを使用する非スタックモードの両方に対応できるようにしてもよい。
【００５１】
また本実施形態の第２の比較例として、画像メモリーに対応するメモリーブロック（ＳＲＡＭ）を、集積回路装置のコア領域にレイアウト配置し、このメモリーブロックにフレーム画像データを記憶する手法も考えられる。
【００５２】
しかしながら、この第２の比較例では、フレーム画像データに対応する記憶容量を有するメモリーブロックを集積回路装置のコア領域にレイアウト配置する必要があるため、集積回路装置のチップ面積が増加し、コストの増加等を招くおそれがある。
【００５３】
この点、本実施形態では、画像メモリー１２０は集積回路装置１０にスタックされるため、上記のようなメモリーブロックをコア領域に配置しなくても済むようになる。従って、集積回路装置１０のチップ面積を第２の比較例に比べて小さくでき、コストを低減できる。また画像メモリー１２０をスタックすれば、例えばバーストリードやバーストライトが可能なＳＤＲＡＭなどの高速メモリーを採用することも容易になる。従って、第２の比較例に比べて高速な画像データの読み出し・書き込み等を実現できる。
【００５４】
また本実施形態では、画像メモリー１２０の長辺であるチップ辺ＳＣ１にメモリーパッド群ＰＭＧ１が配列される場合に、このメモリーパッド群ＰＭＧ１と同じ信号順の並びで、チップ辺ＳＣ１に対応する集積回路装置１０の辺ＳＤ１に沿って、パッド群ＰＧ１が配列される。同様に画像メモリー１２０の長辺であるチップ辺ＳＣ３にメモリーパッド群ＰＭＧ２が配列される場合に、このメモリーパッド群ＰＭＧ２と同じ信号順の並びで、チップ辺ＳＣ３に対応する集積回路装置１０の辺ＳＤ３に沿って、パッド群ＰＧ２が配列される。従って、画像メモリー１２０の両側のチップ辺ＳＣ１、ＳＣ３にメモリーパッド群ＰＭＧ１、ＰＭＧ２が配列される場合に、これらのメモリーパッド群ＰＭＧ１、ＰＭＧ２と、集積回路装置１０のパッド群ＰＧ１、ＰＧ２とを、ボンディングワイヤーが重なることなく接続できるようになる。従って、チップの両側にメモリーパッド群ＰＭＧ１、ＰＭＧ２が並ぶ画像メモリー１２０を、集積回路装置１０にスタックして、信号線を容易に配線できるようになり、ボンディングワイヤーのショートなどの配線不良の可能性を低減できる。
【００５５】
例えば画像メモリー用パッド群ＰＧ１、ＰＧ２は、Ｉ／Ｏセルに対して同じ電源電圧が供給される同じ電源グループに属する。このため、両側のチップ辺ＳＣ１、ＳＣ３にメモリーパッド群ＰＭＧ１、ＰＭＧ２が配置される画像メモリー１２０のチップをスタックすることは難しかった。
【００５６】
この点、図１では、画像メモリー１２０のチップ辺ＳＣ１のメモリーパッド群ＰＭＧ１に接続されるパッド群ＰＧ１を、集積回路装置１０の辺ＳＤ１に配置し、チップ辺ＳＣ３のメモリーパッド群ＰＭＧ２に接続されるパッド群ＰＧ２を、集積回路装置１０の辺ＳＤ３に配置している。従って本実施形態によれば、このような同じ電源グループのメモリーパッド群ＰＭＧ１、ＰＭＧ２がチップの両側に配置されるようなタイプの画像メモリー１２０であっても、集積回路装置１０にスタックすることが可能になる。
【００５７】
また本実施形態では、表示制御用のパッド群ＰＧ３については、画像メモリー用のパッド群ＰＧ１、ＰＧ２が配置される辺ＳＤ１、ＳＤ３と交差する辺である辺ＳＤ２に沿って配置される。従って、メモリーパッド群ＰＭＧ１、ＰＭＧ２とパッド群ＰＧ１、ＰＧ２とを内部接続するボンディングワイヤーと、パッド群ＰＧ３とパッケージの内部端子とを接続するボンディングワイヤーが重なるのを防止できる。これにより、ボンディングワイヤーの配線を容易化でき、ボンディングワイヤーのショートなどの配線不良の可能性を低減できる。
【００５８】
また、後述するようにスタックモードと非スタックモードの切り替えが可能な構成にした場合に、非スタックモードでは、画像メモリー用のパッド群ＰＧ１、ＰＧ２は、集積回路装置１０のパッケージの外部端子（例えばバンプ）及び回路基板の配線を介して外部画像メモリーに接続される。また表示制御用のパッド群ＰＧ３は、パッケージの外部端子及び回路基板やコネクターの配線を介して電気光学装置に接続される。従って、画像メモリー用のパッド群ＰＧ１、ＰＧ２を辺ＳＤ１、ＳＤ３にまとめて配置する一方で、表示制御用のパッド群ＰＧ３を、辺ＳＤ１、ＳＤ３とは異なる辺ＳＤ２にまとめて配置することで、回路基板での信号線の配線を容易化でき、実装効率の向上等を図れる。特に画像メモリー用のパッド群ＰＧ１、ＰＧ２と表示制御用のパッド群ＰＧ３は、そのパッド数が多く、基準となる電源電圧も異なる場合が多い。従って、図１のように、これらのパッド群を別の辺にまとめて配置することで、チップでのレイアウト効率や回路基板での実装効率を向上できる。
【００５９】
図２にパッド群の更に詳細な配置例を示す。図２では、集積回路装置１０は、ホストＩ／Ｆ（インターフェース）用の第４のパッド群ＰＧ４を含む。そしてこの第４のパッド群ＰＧ４は、集積回路装置１０の第２の辺ＳＤ２に対向する第４の辺ＳＤ４に沿って配置される。
【００６０】
また図２では集積回路装置１０は、電気光学装置の電源回路の制御用の信号が出力される第５のパッド群ＰＧ５を含む。そして第５のパッド群ＰＧ５は、集積回路装置１０の第２の辺ＳＤ２に沿って配置される。
【００６１】
例えば表示コントローラーなどの集積回路装置１０では、ホストが集積回路装置１０に対してコマンドを発行したり、ホストからの画像データを入力するために、ホストＩ／Ｆが必要になる。そしてホストＩ／Ｆでは、データ信号の送受信等が必要になるため、ホストＩ／Ｆ用のパッド数は多くなる場合が多い。
【００６２】
一方、図２では、画像メモリー用パッド群ＰＧ１、ＰＧ２は辺ＳＤ１、ＳＤ３に沿って配置され、表示制御用パッド群ＰＧ３は辺ＳＤ２に沿って配置されるため、これらの辺に沿った領域には、パッドを配置する空き領域を確保することが難しい。
【００６３】
この点、本実施形態では、辺ＳＤ２に対向する辺ＳＤ４の空き領域を有効活用して、ホストＩ／Ｆ用のパッド群ＰＧ４を配置している。このようにすれば、辺ＳＤ１、ＳＤ２、ＳＤ３、ＳＤ４に効率的にパッド群を配置できるようになる。即ち、画像メモリー用パッド群ＰＧ１、ＰＧ２については辺ＳＤ１、ＳＤ３にまとめて配置し、表示制御用パッド群ＰＧ３については辺ＳＤ２にまとめて配置し、ホストＩ／Ｆ用パッド群ＰＧ４については辺ＳＤ４にまとめて配置できる。従って、パッド数が多い一群の各パッド群ＰＧ１、ＰＧ２、ＰＧ３、ＰＧ４を各辺にまとめて配置できるため、効率的なパッド配置を実現できる。また集積回路装置１０のパッケージの外部端子（例えばバンプやＩＣピン）についても、画像メモリー用外部端子、表示制御用外部端子、ホストＩ／Ｆ用外部端子を近くの場所にまとめて配置できるようになる。従って、回路基板での信号線の配線を簡素化でき、実装効率の向上等を図れる。なお例えば辺ＳＤ３に沿った領域に、ホストＩ／Ｆ用のパッド群ＰＧ４の一部を配置するようにしてもよい。
【００６４】
また図２では、電源回路の制御用のパッド群ＰＧ５は、表示制御用のパッド群ＰＧ３と同じ辺ＳＤ２に配置される。そして電源回路は、パッド群ＰＧ３からの表示制御用のデータ信号、制御信号が出力される電気光学装置に対して電源を供給する。従って、表示制御用のパッド群ＰＧ３と電源回路制御用のパッド群ＰＧ５を同じ辺ＳＤ２に配置することで、これらのパッド群ＰＧ３、ＰＧ５から集積回路装置１０のパッケージの外部端子を介して配線される表示制御用信号線、電源回路制御用信号線を、回路基板上で同じ方向に引き出して配線することが可能になる。従って、回路基板での効率的な信号線の配線が可能になり、実装効率を向上できる。
【００６５】
２．詳細なレイアウト配置
次に本実施形態の集積回路装置１０の詳細なレイアウト配置例について説明する。
【００６６】
図３では、パッド群ＰＧ１が配置されるパッド領域の内側（内周領域）にはＩ／Ｏ領域ＩＯＲ１が設けられる。そしてこのＩ／Ｏ領域ＩＯＲ１には、パッド群ＰＧ１と接続されるＩ／Ｏセル群が配置される。同様にパッド群ＰＧ２、ＰＧ３、ＰＧ４、ＰＧ５が配置されるパッド領域の内側にはＩ／Ｏ領域ＩＯＲ２、ＩＯＲ３、ＩＯＲ４、ＩＯＲ５が設けられ、これらのＩ／Ｏ領域には各パッド群に接続される各Ｉ／Ｏセル群が配置されている。なおＩ／Ｏセルは入力バッファ及び出力バッファの少なくとも１つを含む入出力用のセルである。
【００６７】
そしてパッド領域及びＩ／Ｏ領域の内側のコア領域には、制御部３０、アナログ回路ＡＮＧ、メモリーブロックＭＢ１〜ＭＢ１３、表示制御用バッファ部ＤＲＶが配置されている。
【００６８】
アナログ回路ＡＮＧ（アナログマクロ回路）は例えばＰＬＬ（Phase Locked Loop）回路である。このＰＬＬ回路は、例えば位相比較回路、ローパスフィルター、電圧制御発振回路（ＶＣＯ）を含み、集積回路装置１０が使用するクロックを生成する。なおアナログ回路ＡＮＧは、ＰＬＬ回路には限定されず、例えばオペアンプ、コンパレータ、カレントミラー回路、及びバイアス回路の少なくとも１つを含む種々のアナログ回路を想定できる。
【００６９】
そして図３では、画像メモリー１２０のチップがスタックされるエリアに対して平面視においてノンオーバラップとなる位置に、アナログ回路ＡＮＧが配置される。例えば図３では、集積回路装置１０の中心から、パッド群ＰＧ３が設けられる辺ＳＤ２側にずれた位置に、画像メモリー１２０のスタックエリアが設定される。そしてアナログ回路ＡＮＧは、このスタックエリアと重ならないように、スタックエリアと辺ＳＤ４の間に配置される。
【００７０】
このようにすれば、スタックされた画像メモリー１２０からのノイズが、アナログ回路ＡＮＧに対して及ぼす悪影響を低減でき、アナログ回路ＡＮＧの誤動作等を防止できる。
【００７１】
また図３では、画像メモリー１２０の画像データが一時的に保存される複数のメモリーブロックＭＢ１〜ＭＢ１３を含む。これらの複数のメモリーブロックＭＢ１〜ＭＢ１３は、制御部３０が行う画像処理等の各種処理のワークメモリーとして機能する。これらのＭＢ１〜ＭＢ１３の各メモリーブロックは、例えば複数のメモリーセルが配置されるメモリーセルアレイと、その周辺回路（例えばローアドレスデコーダー、カラムアドレスデコーダー等）を含むことができる。
【００７２】
そして図３では、複数のメモリーブロックＭＢ１〜ＭＢ１３のうちのメモリーブロックＭＢ１、ＭＢ２、ＭＢ３（広義には第１〜第Ｌのメモリーブロック）は、パッド群ＰＧ１と制御部３０との間に配置される。またＭＢ１〜ＭＢ１３のうちのメモリーブロックＭＢ４、ＭＢ５、ＭＢ６、ＭＢ７、ＭＢ８（広義には第Ｌ＋１〜第Ｍのメモリーブロック。１＜Ｌ＜Ｍ）は、パッド群ＰＧ２と制御部３０との間に配置される。即ち制御部３０の辺ＳＤ１側の領域にメモリーブロックＭＢ１〜ＭＢ３が配置され、制御部３０の辺ＳＤ３側の領域にメモリーブロックＭＢ４〜ＭＢ８が配置される。
【００７３】
また図３では、ＭＢ１〜ＭＢ１３のうちのメモリーブロックＭＢ９、ＭＢ１０、ＭＢ１１、ＭＢ１２、ＭＢ１３（広義には第Ｍ＋１〜第Ｎのメモリーブロック。１＜Ｌ＜Ｍ＜Ｎ）が、辺ＳＤ４に沿って配置されるパッド群（ＰＧ４等）と制御部３０との間に配置される。即ち制御部３０の辺ＳＤ４側の領域にメモリーブロックＭＢ９〜ＭＢ１３が配置される。
【００７４】
このように図３では、制御部３０の周囲の領域を有効活用してメモリーブロックＭＢ１〜ＭＢ１３がレイアウト配置されるため、レイアウト効率を向上できる。
【００７５】
例えば表示コントローラーでは、画像メモリー１２０に記憶される画像データに対して、回転処理等の各種の画像処理が行われる。そして、このような画像処理のためのワークメモリーを、１つの大きなメモリーブロックで構成してしまうと、制御部３０との間でやり取りされる信号線の無駄な配線領域が増えてしまい、レイアウト効率が悪化し、チップ面積が大きくなってしまう。
【００７６】
この点、図３に示すように、画像処理等のためのワークメモリーを複数のメモリーブロックＭＢ１〜ＭＢ１３に分割すれば、制御部３０との接続領域が増えるため、制御部３０との間でやり取りされる信号線の配線領域の面積を、ワークメモリーを１つのメモリーブロックで構成する場合に比べて小さくできる。従って、レイアウト効率を向上でき、チップの小面積化を実現できる。
【００７７】
また図３では、まず、四角形のメモリーブロックＭＢ１〜ＭＢ１３をＩ／Ｏ領域ＩＯＲ１〜ＩＯＲ５の内周領域にレイアウト配置し、その後に、コア領域の空き領域に対して、制御部３０のロジック回路をゲートアレイ等の自動配置配線でレイアウト配置する手法を採用できる。このような手法を採用すれば、レイアウト作業を簡素化できると共に、レイアウト効率も向上できる。即ち、メモリーブロックＭＢ１〜ＭＢ１３、アナログ回路ＡＮＧ、表示制御用バッファ部ＤＲＶとしては、例えば他の製品にも流用できるマクロブロックを用いることができる。このマクロブロックは、例えばその形状及び大きさは固定されている。従って、まず、これらのマクロブロックを、Ｉ／Ｏ領域ＩＯＲ１〜ＩＯＲ５の内周に沿って配置する。そして、その後に、これらのマクロブロックが配置されていない空き領域に、ゲートアレイの自動配置配線で制御部３０をレイアウト配置する。こうすることで、他の製品で使用されるマクロブロックを有効活用しながら、効率の良いレイアウト配置を実現でき、チップの小面積化を図れる。
【００７８】
さて、図３のように制御部３０の周囲にメモリーブロックを配置した場合に、制御部３０と画像メモリー１２０との間でやり取りされる画像メモリー用の信号線を、メモリーブロック上に配線する必要が生じる。
【００７９】
ところが、この画像メモリー用の信号線がメモリーブロック上に配線されると、この信号線のデジタルノイズにより、メモリーブロックの読み出し・書き込みエラー等の誤動作が発生するおそれがある。そこで本実施形態では、このようなノイズをシールドする手法を採用している。
【００８０】
例えば本実施形態では、パッド群ＰＧ１と制御部３０を接続するＰＧ１の信号線群（第１の信号線群）のシールド線を、メモリーブロックＭＢ１〜ＭＢ３（第１〜第Ｌのメモリーブロック）の領域においてＰＧ１の信号線群の下層の配線層で形成する。同様に、パッド群ＰＧ２と制御部３０を接続するＰＧ２の信号線群（第２の信号線群）のシールド線を、メモリーブロックＭＢ４〜ＭＢ８（第Ｌ＋１〜第Ｍのメモリーブロック）の領域においてＰＧ２の信号線群（第２の信号線群）の下層の配線層で形成する。
【００８１】
即ち図４（Ａ）に示すように、ノイズ低減用のシールド線を、ＰＧ１、ＰＧ２の信号線を形成する配線層ＡＬＤの下層の配線層ＡＬＣにより形成する。例えばアルミ配線層ＡＬＤの下層のアルミ配線層ＡＬＣにより、シールド線を形成する。こうすることで、ＰＧ１、ＰＧ２の信号線からのデジタルノイズが、下層の配線層ＡＬＡ、ＡＬＢにより形成されるメモリーブロックに対して及ぼす悪影響を低減でき、メモリーブロックの誤動作等を防止できる。
【００８２】
或いは本実施形態では、パッド群ＰＧ１と制御部３０を接続するＰＧ１の信号線群（第１の信号線群）を、メモリーブロックＭＢ１〜ＭＢ３（第１〜第Ｌのメモリーブロック）の領域において最上層の配線層で形成し、パッド群ＰＧ２と制御部３０を接続するＰＧ２の信号線群（第２の信号線群）を、メモリーブロックＭＢ４〜ＭＢ８（第Ｌ＋１〜第Ｍのメモリーブロック）の領域において最上層の配線層で形成するようにしてもよい。
【００８３】
即ち図４（Ｂ）に示すように、ＰＧ１、ＰＧ２の信号線を、最上層の配線層ＡＬＴで形成する。こうすることで、ＰＧ１、ＰＧ２の信号線からのデジタルノイズが、下層の配線層ＡＬＡ、ＡＬＢにより形成されるメモリーブロックに対して及ぼす悪影響を低減でき、メモリーブロックの誤動作等を防止できる。
【００８４】
次に図５を用いてＩ／Ｏ領域での電源線の配線手法について説明する。
【００８５】
図５において、Ｉ／Ｏ領域ＩＯＲ１には、パッド群ＰＧ１に接続される第１のＩ／Ｏセル群が配置され、Ｉ／Ｏ領域ＩＯＲ２には、パッド群ＰＧ２に接続される第２のＩ／Ｏセル群が配置され、Ｉ／Ｏ領域ＩＯＲ３には、パッド群ＰＧ３に接続される第３のＩ／Ｏセル群が配置される。同様にＩ／Ｏ領域ＩＯＲ４、ＩＯＲ５には、第４、第５のパッド群ＰＧ４、ＰＧ５に接続される第４、第５のＩ／Ｏセル群が配置される。
【００８６】
またパッド群ＰＧ１は第１の高電位側電源パッドＰＶＤＤ１を含み、パッド群ＰＧ２は第２の高電位側電源パッドＰＶＤＤ２を含み、パッド群ＰＧ３は、第３の高電位側電源パッドＰＶＤＤ３を含む。同様にパッド群ＰＧ４、ＰＧ５は第４、第５の高電位側電源パッドＰＶＤＤ４、ＰＶＤＤ５を含む。
【００８７】
そして図５では、高電位側電源パッドＰＶＤＤ１に接続され、Ｉ／Ｏ領域ＩＯＲ１のＩ／Ｏセル群に電源を供給する第１の電源線ＰＬ１が、パッド群ＰＧ１と制御部３０の間において、辺ＳＤ１に沿った方向に配線される。
【００８８】
また高電位側電源パッドＰＶＤＤ２に接続され、Ｉ／Ｏ領域ＩＯＲ２のＩ／Ｏセル群に電源を供給する第２の電源線ＰＬ２が、パッド群ＰＧ２と制御部３０の間において、辺ＳＤ３に沿った方向に配線される。
【００８９】
また高電位側電源パッドＰＶＤＤ３に接続され、Ｉ／Ｏ領域ＩＯＲ３のＩ／Ｏセル群に電源を供給する第３の電源線ＰＬ３が、パッド群ＰＧ３と制御部３０の間において、辺ＳＤ２に沿った方向に配線される。
【００９０】
同様に、高電位側電源パッドＰＶＤＤ４に接続され、Ｉ／Ｏ領域ＩＯＲ４のＩ／Ｏセル群に電源を供給する第４の電源線ＰＬ４が、パッド群ＰＧ４と制御部３０の間に配線され、高電位側電源パッドＰＶＤＤ５に接続され、Ｉ／Ｏ領域ＩＯＲ５のＩ／Ｏセル群に電源を供給する第５の電源線ＰＬ５が、パッド群ＰＧ５と制御部３０の間に配線される。
【００９１】
なお図５では、図を見やすくするために、電源線ＰＬ１〜ＰＬ５が、Ｉ／Ｏ領域ＩＯＲ１〜ＩＯＲ５の内側に配線されているように図示されているが、これらの電源線ＰＬ１〜ＰＬ５は、実際にはＩ／Ｏ領域ＩＯＲ１〜ＩＯＲ５上に配線される。
【００９２】
そして本実施形態では、これらの電源線ＰＬ１〜ＰＬ５は非接続になっており、チップ内において電気的に分離されている。従って、例えば電源パッドＰＶＤＤ１〜ＰＶＤＤ５に対して、異なる電圧の電源電圧を供給して、これらの電源電圧をＩ／Ｏ領域ＩＯＲ１〜ＩＯＲ５のＩ／Ｏセル群に供給できるようになる。即ちＩ／Ｏ電源電圧の分離が可能になる。
【００９３】
例えば電源パッドＰＶＤＤ１、ＰＶＤＤ２に対しては画像メモリー用の電源電圧ＭＶＤＤを供給し、電源パッドＰＶＤＤ３に対しては表示制御用の電源電圧ＤＶＤＤを供給する。こうすれば、Ｉ／Ｏ領域ＩＯＲ１、ＩＯＲ２のＩ／Ｏセル群には画像メモリー用の電源電圧ＭＶＤＤが供給され、Ｉ／Ｏ領域ＩＯＲ３のＩ／Ｏセル群には表示制御用の電源電圧ＤＶＤＤが供給されるようになる。
【００９４】
従って、パッド群ＰＧ１、ＰＧ２の信号が接続される画像メモリー１２０のＩ／Ｏ電源電圧（動作電源電圧）と、パッド群ＰＧ３の信号が接続される外部の電気光学装置（パネルモジュール）のＩ／Ｏ電源電圧が異なる場合にも、これに対応できるようになる。即ち、信号レベルの変換回路を設けなくても、画像メモリー１２０と外部の電気光学装置を集積回路装置１０に接続できるようになり、利便性を向上できる。また、Ｉ／Ｏ電源電圧（動作電源電圧）が異なる様々なタイプの電気光学装置の接続も可能になり、汎用性も向上できる。
【００９５】
３．集積回路装置、電子機器の詳細な構成例
図６に本実施形態の集積回路装置１０及びこれを含む電子機器の詳細な構成例を示す。この電子機器は、表示コントローラー等として機能する集積回路装置１０と、集積回路装置１０により表示制御される電気光学装置２００を含む。またホスト１００、情報メモリー１１０、画像メモリー１２０、電源回路１５０等を含むことができる。
【００９６】
なお本実施形態の電子機器は図６に示す構成に限定されず、その構成要素の一部（例えば電源回路等）を省略したり、他の構成要素（例えば操作部等）を追加するなどの種々の変形実施が可能である。また本実施形態の電子機器としては、例えば電子ブック、電子辞書、携帯型情報端末、携帯電話機、携帯型ゲーム装置、携帯型音楽プレーヤ、或いはデジタルカメラ等の種々の機器を想定できる。
【００９７】
ホスト１００は、システムのホストとしての各種処理を行うものであり、例えばＣＰＵ等のプロセッサーとプロセッサー上で動作するソフトウェア（ファームウェア）などにより実現できる。
【００９８】
情報メモリー１１０は、後述するインストラクションコード情報やウェーブフォーム情報を記憶して保持するメモリーであり、例えばデータの書き込み・消去が可能な不揮発性メモリー（例えばフラッシュメモリー）などにより実現できる。
【００９９】
画像メモリー１２０（表示メモリー、ビデオメモリー）は、電気光学パネル２３０に表示される画像のデータ（表示データ）を記憶するメモリーであり、例えばＳＤＲＡＭなどのＲＡＭにより実現できる。
【０１００】
電源回路１５０は、電気光学装置２００に対して電気光学パネル２３０の駆動に必要な各種電源を供給する回路であり、電源コントロールＩＣやディスクリート回路により実現できる。
【０１０１】
電気光学装置２００（パネルモジュール）は、電気光学パネル２３０の電気光学素子（電気泳動素子、液晶素子、ＥＬ素子等）の光学特性を変化させることで表示動作を実現する装置（モジュール）であり、データドライバー２１０、走査ドライバー２２０、電気光学パネル２３０、パネルＩＤメモリー２４０等を含む。なお電気光学装置２００の構成はこれに限定されず、その構成要素の一部（例えばパネルＩＤメモリー）を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。またデータドライバー２１０、走査ドライバー２２０は、電気光学パネル２３０に一体に形成してもよい。
【０１０２】
電気光学パネル２３０（表示パネル）は、複数のデータ線（例えばソース線）と、複数の走査線（例えばゲート線）と、各画素がデータ線と走査線の交差位置に配置される複数の画素を有する。そしてデータドライバー２１０、走査ドライバー２２０が電気光学パネル２３０のデータ線、走査線を駆動することで、各画素領域における電気光学素子の光学特性を変化させて、表示動作を実現する。この電気光学パネル２３０は、例えばＴＦＴ、ＴＦＤなどのスイッチ素子を用いたアクティブマトリクス方式のパネルであってもよいし、アクティブマトリクス方式以外のパネルであってもよい。
【０１０３】
パネルＩＤメモリー２４０は、後述するように、電気光学装置２００の製造情報（例えば製造ロット）やパネル情報等を記憶するメモリーであり、例えばデータの書き込み・消去が可能な不揮発性メモリー（例えばＥＥＰＲＯＭ）などにより実現できる。
【０１０４】
集積回路装置１０は、ホストＩ／Ｆ（インターフェース）２０、制御部３０、レジスター部５０、情報メモリーＩ／Ｆ６０、パネルＩ／Ｆ７０、ワークメモリー８０を含む。なお集積回路装置１０の構成はこれに限定されず、その構成要素の一部（例えば情報メモリーＩ／Ｆ、パネルＩ／Ｆ等）を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１０５】
ホストＩ／Ｆ２０は、ホスト１００とのインターフェース処理を行う。例えばホスト１００との間で、データ信号、アドレス信号、或いはライト／リード信号等のインターフェース信号のやり取りを行って、ホスト１００との間のインターフェースを実現する。
【０１０６】
制御部３０は各種の制御処理を行うものであり、例えば電気光学装置２００の表示制御処理を行う。また制御部３０は、集積回路装置１０の全体的な制御処理や画像メモリー１２０のメモリー制御処理や電源回路１５０の制御処理などを行う。この制御部３０は、ゲートアレイ回路やプロセッサーなどにより実現できる。
【０１０７】
レジスター部５０は各種のレジスターを含むブロックである。例えばレジスター部５０は、ホスト１００に対して情報を提示する情報レジスター５２を含む。またコントロールレジスター、ステータスレジスターなどを含むことができる。このレジスター部５０の機能は、ＳＲＡＭなどのＲＡＭやフリップフロップ回路などにより実現できる。
【０１０８】
情報メモリーＩ／Ｆ６０は、情報メモリー１１０との間のインターフェース処理を行う。例えば情報メモリー１１０との間で各種のインターフェース信号のやり取りを行って、情報メモリー１１０との間のインターフェースを実現する。
【０１０９】
パネルＩ／Ｆ７０（広義には電気光学装置インターフェース）は、電気光学装置２００（パネルＩＤメモリー）との間のインターフェース処理を行う。例えば電気光学装置２００との間で各種のインターフェース信号のやり取りを行って、電気光学装置２００との間のインターフェースを実現する。
【０１１０】
制御部３０は、コマンドデコーダー３２、シーケンス制御部３４、表示制御部３６、メモリー制御部３８、電源制御部４０を含む。なおこれらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１１１】
コマンドデコーダー３２は、ホスト１００が発行したコマンドのデコード処理を行って、コマンドを解釈する。シーケンス制御部３４は、集積回路装置１０の動作制御のための各種のシーケンス制御を行う。表示制御部３６は、電気光学装置２００の表示制御を行う。例えば電気光学装置２００のデータドライバー２１０、走査ドライバー２２０に対して出力するデータ信号や制御信号を生成する。電源制御部４０は、電気光学装置２００の電源回路１５０の制御を行う。例えば各種の電源制御信号を生成して電源回路１５０に出力し、電源回路１５０が電気光学装置２００に供給する電源電圧やその供給タイミング等を制御する。
【０１１２】
そして本実施形態では、情報レジスター５２は、インストラクションコード情報を選択（指示）するためのインストラクション選択情報（インストラクション指示情報）を記憶する。例えば情報レジスター５２は、電子機器の製造時に電気光学装置２００から取得されたインストラクション選択情報を記憶して、ホスト１００に提示する。具体的にはパネルＩ／Ｆ７０（電気光学装置インターフェース）が、電子機器の製造時に、電気光学装置２００が有するパネルＩＤメモリー２４０（広義にはメモリー）に記憶されたインストラクション選択情報を、電気光学装置２００から読み出して、情報レジスター５２に設定する。或いは、後述するようにスタック識別用パッドの設定電圧に基づき得られたスタック識別用情報が、インストラクション選択情報として情報レジスター５２に設定される。
【０１１３】
電気光学装置２００を含む電子機器（例えばパネルモジュールを有する電子ブック、携帯型情報端末等）の製造時（組立時）においては、複数のインストラクションコード情報の中から、情報レジスター５２に記憶されるインストラクション選択情報により選択されたインストラクションコード情報が情報メモリー１１０にロードされる。そして制御部３０は、電子機器の実動作時に、ホスト１００が発行したコマンドと、情報メモリー１１０から読み出されたインストラクションコード情報に基づいて、集積回路装置１０の動作制御を行う。例えば集積回路装置１０の各種のシーケンス制御、画像メモリー１２０のメモリー制御、電源回路１５０の電源制御、或いは電気光学装置２００の表示制御等を行う。
【０１１４】
具体的には情報メモリーＩ／Ｆ６０は、電子機器の製造時に、情報レジスター５２のインストラクション選択情報に基づき選択されたインストラクションコード情報がホストＩ／Ｆ２０を介して取得された場合に、取得されたインストラクションコード情報を情報メモリー１１０に書き込む。
【０１１５】
そして情報メモリーＩ／Ｆ６０は、電子機器の実動作時（動作時）に、インストラクションコード情報を情報メモリー１１０から読み出す。そして制御部３０は、電子機器の実動作時に、ホスト１００が発行したコマンドと、情報メモリー１１０から読み出されたインストラクションコード情報に基づいて、集積回路装置１０の動作制御を行う。
【０１１６】
ここでインストラクションコード情報は、ホスト１００が発行する各コマンドを構成するインストラクションコードが記述された情報である。例えばホスト１００は、集積回路装置１０の動作制御を行うために各種のコマンドを発行する。すると制御部３０は、ホストＩ／Ｆ２０を介してホスト１００からコマンドコードやパラメータ等を受け、発行されたコマンドに対応する集積回路装置１０の動作制御（例えば電気光学装置の表示制御）を実行する。この場合に、ホスト１００が発行したコマンドを構成する詳細なインストラクションコードについては、ホスト１００からは受けずに、インストラクションコード情報として電子機器の製造時に情報メモリー１１０にロードされる。そして、ホスト１００がコマンドを発行すると、そのコマンドを構成する一連のインストラクションコードが、インストラクションコード情報により特定され、その一連のインストラクションコードに対応する一連のインストラクションが実行されて、集積回路装置１０の動作制御が実現される。このインストラクションコードは、例えばレジスター部５０が有する制御レジスターに対して情報（データ、アドレス等）を書き込んだり、レジスター部５０が有するステータスレジスターから情報（データ、ステータス等）を読み出すなどのインストラクションを表すコードである。
【０１１７】
なお本実施形態では、情報レジスター５２が、ウェーブフォーム情報を選択（指示）するためのウェーブ選択情報（ウェーブ指示情報）を記憶してもよい。例えば情報レジスター５２は、電子機器の製造時に電気光学装置２００から取得されたウェーブ選択情報を記憶して、ホスト１００に提示する。具体的にはパネルＩ／Ｆ７０（電気光学装置インターフェース）が、電子機器の製造時に、電気光学装置２００が有するパネルＩＤメモリー２４０（広義にはメモリー）に記憶されたウェーブ選択情報を、電気光学装置２００から読み出して、情報レジスター５２に設定する。
【０１１８】
そして電子機器の製造時に、複数のウェーブフォーム情報の中から、情報レジスター５２に記憶されるウェーブ選択情報により選択（指示）されたウェーブフォーム情報が情報メモリー１１０にロードされる。そして制御部３０は、電子機器の実動作時（動作時）に、情報メモリー１１０から読み出されたウェーブフォーム情報に基づいて、電気光学装置２００の表示制御を行う。具体的には情報メモリーＩ／Ｆ６０は、電子機器の製造時に、情報レジスター５２のウェーブ選択情報に基づき選択されたウェーブフォーム情報がホストＩ／Ｆ２０を介して取得された場合に、取得されたウェーブフォーム情報を情報メモリー１１０に書き込む。
【０１１９】
そして情報メモリーＩ／Ｆ６０は、電子機器の実動作時（動作時）に、ウェーブフォーム情報を情報メモリー１１０から読み出す。そして制御部３０は、電子機器の実動作時に、情報メモリー１１０から読み出されたウェーブフォーム情報に基づいて、電気光学装置２００の表示制御を行う。
【０１２０】
ここでウェーブフォーム情報は、電気光学装置２００の駆動信号の波形を規定する情報である。例えば電気光学装置２００のデータドライバー２１０は、画像メモリー１２０に記憶される画像データに対応する波形の駆動信号（データ信号）を、電気光学パネル２３０のデータ線に供給する。ウェーブフォーム情報は、この駆動信号の波形のタイミングや電圧等を規定する情報である。例えば画素の階調を第１の階調から第２の階調に変化させるために複数フレームに亘ったウェーブフォームを用いる場合に、ウェーブフォーム情報は、この複数フレームに亘ったウェーブフォームの各フレームでの画素への印加電圧を特定する情報になる。
【０１２１】
例えば電気泳動表示装置では、電気光学装置２００（パネルモジュール）の製造ロット等に応じて、最適な駆動信号（最適な表示制御を行うための駆動信号）の波形が異なる。この場合には、例えば集積回路装置１０により表示制御される電気光学装置２００に最適な駆動信号の波形を規定するウェーブフォーム情報が、電子機器の製造時に選択されて情報メモリー１１０にロードされる。そして電子機器の実動作時には、ロードされたウェーブフォーム情報を用いて電気光学装置２００の表示制御が行われる。
【０１２２】
次に本実施形態の動作について図７、図８を用いて説明する。
【０１２３】
図７に示すように、ホスト１００がアクセス可能なメモリー１０２には、複数のインストラクションコード情報ＩＮＣ１〜ＩＮＣｎが記憶されている。なおメモリー１０２は、ホスト１００がアクセス可能なメモリーであればよく、電子機器内に設けられるメモリーであってもよいし、外部に設けられるメモリー（製造用ＰＣのメモリー）であってもよい。また電子機器の製造時のホスト（例えばＰＣ）と電子機器の実動作時のホスト（例えばＣＰＵ）は異なっていてもよい。また情報メモリー１１０へのインストラクションコード情報やウェーブフォーム情報のロード処理は、集積回路装置１０を介さずにホスト１００等が直接にこれらの情報を情報メモリー１１０に書き込むことで実現してもよい。
【０１２４】
図７に示すように情報レジスター５２には、インストラクション選択情報が記憶されている。
【０１２５】
ここでインストラクション選択情報は、複数のインストラクションコード情報ＩＮＣ１〜ＩＮＣｎの中から、情報メモリー１１０にロードされるインストラクションコード情報を選択するための情報であり、例えばパネル情報、スタック識別情報などである。パネル情報は、電気光学装置２００のパネルの種類やサイズ（画素数）を特定するための情報である。スタック識別情報は、後述するように画像メモリー１２０のチップが集積回路装置１０にスタックされるスタックモードと、スタックされない非スタックモードを識別するための情報である。
【０１２６】
ホスト１００は、情報レジスター５２に設定されるインストラクション選択情報に基づいて、インストラクションコード情報ＩＮＣ１〜ＩＮＣｎの中からインストラクション選択情報に対応するインストラクションコード情報ＩＮＣｊを選択する。例えばインストラクション選択情報が、パネル情報である場合には、インストラクションコード情報ＩＮＣ１〜ＩＮＣｎの中から、パネル情報で特定されるパネルの種類やサイズに対応するインストラクションコード情報を選択する。またインストラクション選択情報がスタック識別情報であり、スタックモードである場合には、インストラクションコード情報ＩＮＣ１〜ＩＮＣｎの中からスタックモード用のインストラクションコード情報を選択する。一方、非スタックモードである場合には、非スタックモード用のインストラクションコード情報を選択する。そして選択されたインストラクションコード情報ＩＮＣｊは、不揮発性の情報メモリー１１０にロードされて保存される。
【０１２７】
そして図８に示すように電子機器の実動作時（電子機器をユーザーが実際に使用する時）に、ホスト１００がコマンドを発行すると、発行されたコマンドと、情報メモリー１１０から読み出されたインストラクションコード情報ＩＮＣｊに基づいて、集積回路装置１０の動作制御が実行される。即ちコマンドに対応する複数の一連のインストラクションが実行される。
【０１２８】
以上のように本実施形態によれば、インストラクションコード情報を選択するためのインストラクション選択情報が、情報レジスター５２を用いてホスト１００に提示される。そして、インストラクション選択情報に対応するインストラクションコード情報がホスト１００により選択されて、電子機器の製造時に情報メモリー１１０にロードされる。そして電子機器の実動作時には、ロードされたインストラクションコード情報とホスト１００からのコマンドに基づいて集積回路装置１０の動作制御が行われる。
【０１２９】
例えば画像メモリーがスタックされるスタックモードと、画像メモリーがスタックされない非スタックモードのいずれに集積回路装置１０が設定されているのかを、電子機器の製造時に判断することは難しい。そして、例えば非スタックモードにおいて外部画像メモリーが使用される場合に、集積回路装置１０にスタックされる画像メモリーと、外部画像メモリーでは、データやアドレスのビット幅等が異なる場合もある。そして、データやアドレスのビット幅が異なると、インストラクションコードの内容も異なってしまい、異なったインストラクションコード情報を使用する必要がある。同様にパネルの種類やサイズが異なると、表示制御のコマンドを構成するインストラクションコードの内容も異なったものになってしまう。
【０１３０】
この点、本実施形態によれば、インストラクションコード情報を選択するためのインストラクション選択情報が、情報レジスター５２に設定されているため、ホスト１００がこのインストラクション選択情報を読み出すことで、情報メモリー１１０へのインストラクションコード情報の自動ダウンロードを実現できる。従って、例えば集積回路装置１０がスタックモードである場合にはスタックモード用のインストラクションコード情報が情報メモリー１１０に自動的にロードされ、非スタックモードである場合には非スタックモード用のインストラクションコード情報が自動的にロードされるようになる。また、パネルの種類はサイズに応じたインストラクションコード情報が、情報メモリー１１０に自動的にロードされるようになる。従って、電子機器の製造時に手作業によりインストラクションコード情報を選択してロードする手法に比べて、製造の効率化を図れる。従って、製造のスループットを向上することが可能になり、電子機器の量産等を容易化できる。
【０１３１】
４．インストラクションコード情報
次にインストラクションコード情報の例について説明する。
【０１３２】
例えばホスト１００が発行したコマンドは、集積回路装置１０の動作を制御する複数のインストラクションを順次実行することで実現される。例えば図９では、コマンドＣＭＡはインストラクションＩＮＳＡ１、ＩＮＳＡ２、ＩＮＳＡ３・・・を順次実行することで実現され、コマンドＣＭＢはインストラクションＩＮＳＢ１、ＩＮＳＢ２、ＩＮＳＢ３・・・を順次実行することで実現される。本実施形態では、このように各コマンドを構成するインストラクションのコードの列が、インストラクションコード情報として用意される。
【０１３３】
例えば図１０にホスト１００が発行するコマンドの例を示す。例えばＲＵＮ＿ＳＹＳ、ＳＴＢＹ、ＳＬＰは、各々、集積回路装置１０をランモード（通常動作モード）、スタンバイモード、スリープモードに移行させるコマンドである。またＩＮＩＴ＿ＳＹＳ＿ＲＵＮは、集積回路装置１０の初期化後にランモードに移行させるコマンドである。またＩＮＩＴ＿ＤＳＰＥ＿ＣＦＧ、ＩＮＩＴ＿ＤＳＰＥ＿ＴＭＧは、各々、ディスプレイエンジン（表示制御部）、ディスプレイタイミングを初期化するコマンドである。
【０１３４】
ＲＤ＿ＲＥＧは、レジスターのリードコマンドである。具体的には第１のパラメータで指定されるアドレスから読み出されたデータを第２のパラメータに設定するコマンドである。ＷＤ＿ＲＥＧはレジスターのライトコマンドである。具体的には第１のパラメータで指定されるデータを第２のパラメータで指定されるアドレスに書き込むコマンドである。
【０１３５】
ＢＳＴ＿ＲＤ＿ＳＤＲ、ＢＳＴ＿ＷＲ＿ＳＤＲは、画像メモリー１２０（ＳＤＲＡＭ）のバーストリード動作、バーストライト動作を指示するコマンドである。これらのコマンドにより、ホスト１００は、画像メモリー１２０から画像データを読み出したり、画像メモリー１２０に画像データを書き込むことができる。
【０１３６】
ＬＤ＿ＩＭＧ、ＬＤ＿ＩＭＧ＿ＡＲＥＡは、フルフレームメモリーロード動作、エリアフレームメモリーロード動作を指示するコマンドである。これらのコマンドにより、画像メモリー１２０に書き込まれた画像データに対応する画像を、電気光学パネル２３０に表示することができる。
【０１３７】
ＲＤ＿ＷＦＭ＿ＩＮＦＯは、ウェーブフォーム情報のリードをディスプレイエンジン（表示制御部）に指示するコマンドであり、ＵＰＤ＿ＧＤＲＶ＿ＣＬＲは走査ドライバー（ゲートドライバー）の不定状態をクリアするために使用するコマンドである。またＷＡＩＴ＿ＤＳＰＥ＿ＴＲＧはディスプレイエンジンの動作完了待ちを指示するコマンドである。
【０１３８】
以上に説明したコマンドは、レジスター部５０の各種レジスターへのレジスター値の書き込みやレジスター値の読み出し等を指示する一連のインストラクションを実行することで実現される。
【０１３９】
例えばＲＵＮ＿ＳＹＳのコマンドがホスト１００により発行されると、ＰＬＬのパワーダウンモードのディスエーブル指示、ＰＬＬのロック待ち指示、パワーセーブモードのディスエーブル指示、パワーオンシーケンスの開始指示、画像メモリー１２０のセルフリフレッシュ動作の終了指示、ステータスレジスターへのランモードステータスの設定などのインストラクションが、レジスター部５０の各種レジスターを用いて実行される。
【０１４０】
またＩＮＩＴ＿ＤＳＰＥ＿ＣＦＧのコマンドがホスト１００により発行されると、ラインデータ長（水平方向サイズ）の設定、フレームデータ長（垂直方向サイズ）の設定、データドライバー２１０の各種設定、走査ドライバー２２０の各種設定などのインストラクションが、レジスター部５０の各種レジスターを用いて実行される。
【０１４１】
そしてインストラクションコード情報には、このような各コマンドを構成する一連のインストラクションのコードが記述されている。即ち、レジスター部５０の各種レジスターへの指示・設定等を行うインストラクションのコードの列が記述されている。
【０１４２】
例えば集積回路装置１０をランモードに移行させるＲＵＮ＿ＳＹＳのコマンドを実行しようとした場合に、ＰＬＬのパワーダウンモードのディスエーブル指示、ＰＬＬのロック待ち指示、パワーセーブモードのディスエーブル指示等の全てのインストラクションを、ホスト１００が発行する構成にしてしまうと、ホスト１００の処理負荷が重くなってしまう。
【０１４３】
そこで本実施形態では、ホスト１００は、ＲＵＮ＿ＳＹＳ、ＩＮＩＴ＿ＤＳＰＥ＿ＣＦＧなどのコマンド（コマンドコード及びパラメータ）だけを発行し、各コマンドを構成する一連のインストラクションについてはインストラクションコード情報に記述する構成にしている。このようにすれば、ホスト１００は１つのコマンドを発行するだけで、そのコマンドを構成する一連のインストラクションが実行されるようになるため、ホスト１００の処理負荷を軽減できる。
【０１４４】
この場合に、各コマンドを構成するインストラクションの内容は、パネルの種類やサイズ等に依って異なった内容になる場合がある。このため本実施形態では図７に示すように、集積回路装置１０及び電気光学装置２００を取り付ける電子機器の製造時に、複数のインストラクションコード情報の中から、パネルの種類やサイズ等に対応するインストラクションコード情報を選択して、情報メモリー１１０にロードする手法を採用している。こうすることで、電子機器の実動作時に、パネルの種類やサイズ等に合致したインストラクションコード情報を情報メモリー１１０から読み出して、集積回路装置１０の動作を制御できるようになる。
【０１４５】
図１１に、電子機器の実動作時のホスト１００の処理例を示す。ホスト１００（ファームウェア）は、ホストＩ／Ｆ２０からのレディ信号ＨＲＤＹが「１」になると、集積回路装置１０の初期化及びランモードへの移行を指示するコマンドＩＮＩＴ＿ＳＹＳ＿ＲＵＮを発行する（ステップＳ１、Ｓ２）。そしてコマンドＩＮＩＴ＿ＤＳＰＥ＿ＣＦＧ、ＩＮＩＴ＿ＤＳＰＥ＿ＴＭＧを発行して、ディスプレイエンジン、ディスプレイタイミングの初期化を指示する（ステップＳ３、Ｓ４）。
【０１４６】
次にホスト１００はコマンドＲＤ＿ＷＦＭ＿ＩＮＦＯを発行して、ディスプレイエンジン（表示制御部）にウェーブフォーム情報のリードを指示する（ステップＳ５）。即ち、情報メモリー１１０にロードされたウェーブフォーム情報のリードを指示する。そしてコマンドＵＰＤ＿ＧＤＲＶ＿ＣＬＲを発行して、走査ドライバーのクリアを指示し、コマンドＷＡＩＴ＿ＤＳＰＥ＿ＴＲＧを発行して、ディスプレイエンジンの動作が完了するのを待つ状態に移行する（ステップＳ６、Ｓ７）。
【０１４７】
５．信号波形
次にホストインターフェース、情報メモリーインターフェース、パネルインターフェースの信号波形例や、表示制御用信号、画像メモリー用信号の信号波形例について説明する。
【０１４８】
まずホストインターフェースの詳細について、図１２（Ａ）〜図１２（Ｃ）を用いて説明する。
【０１４９】
図１２（Ａ）、図１２（Ｂ）においてＨＣＳはチップセレクト信号であり、ＨＤ／Ｃはコマンド／パラメータ（データ）識別信号である。またＨＲＤ、ＨＷＥは、リードイネーブル信号、ライトイネーブル信号であり、ＨＤＢ［１５：０］はデータ信号である。
【０１５０】
図１２（Ａ）は、パラメータ（データ）を書き込むコマンドモード動作の信号波形図である。図１２（Ａ）では、信号ＨＤ／Ｃによってコマンドフェーズとパラメータ（データ）フェーズが識別される。そしてコマンドフェーズでは、コマンドのコードのライトが行われ、パラメータ（データ）フェーズでは、コマンドに対応するパラメータ（データ）のライトが行われる。
【０１５１】
図１２（Ｂ）は、レジスターのデータを読み出すコマンドモード動作の信号波形図である。図１２（Ｂ）においても、信号ＨＤ／Ｃによってコマンドフェーズとパラメータ（データ）フェーズが識別される。そしてコマンドフェーズではコマンドのコードのライトが行われ、その後のパラメータフェーズで、例えばレジスターのアドレス等を指定するパラメータのライトが行われる。その後に、レジスターからのデータのリードが行われる。
【０１５２】
なおホストインターフェースは図１２（Ａ）、図１２（Ｂ）に示すようなパラレルインターフェースには限定されず、図１２（Ｃ）に示すようなシリアルインターフェースであってもよい。図１２（Ｃ）では、クロック信号ＳＨＰＩＣＫ、チップセレクト信号ＳＨＰＩＣＳ、シリアル入力データ信号ＳＨＰＩＤＩ、シリアル出力データ信号ＳＨＰＩＤＯ、コマンド／パラメータ（データ）識別信号ＨＤ／Ｃにより、シリアルのホストインターフェースが実現される。
【０１５３】
次に情報メモリーインターフェースやパネルインターフェースの詳細について、図１３（Ａ）〜図１３（Ｄ）を用いて説明する。
【０１５４】
図１３（Ａ）は、情報メモリー１１０としてシリアルフラッシュメモリーが用いた例である。この場合には情報メモリーインターフェースは、チップセレクト信号ＣＳ、クロック信号ＳＣＬＫ、シリアル入力データ信号ＳＩ、シリアル出力データ信号ＳＯにより実現される。図１３（Ｂ）には、これらの信号の波形例が示される。チップセレクト信号ＣＳがアクティブ（Ｌレベル）になった後に、クロック信号ＳＣＬＫに同期して、シリアル入力データ信号ＳＩ、シリアル出力データ信号ＳＯの入出力が行われる。
【０１５５】
図１３（Ｃ）は、パネルＩＤメモリー２４０としてＩ２Ｃプロトコルに準拠したＥＥＰＲＯＭを用いた例である。この場合にはパネルインターフェースは、クロック信号ＳＣＬ、シリアルデータ信号ＳＤＡの信号線により実現される。これらのＳＣＬ、ＳＤＡの信号線は双方向の信号線（双方向バス）になっており、プルアップ抵抗によりプルアップされる。Ｉ２Ｃでは１台のマスターに対して複数台のスレーブを接続することができ、個々のデバイスは自身のアドレスを持ち、シリアルデータ信号ＳＤＡで転送されるデータの中にアドレスが含まれる。
【０１５６】
図１３（Ｄ）は、パネルＩＤメモリー２４０として４線式のシリアルインターフェース（ＳＰＩ）のＥＥＰＲＯＭを用いた例である。この場合にはパネルインターフェースは、チップセレクト信号ＣＳ、クロック信号ＳＣＫ、シリアル入力データ信号ＳＩ、シリアル出力データ信号ＳＯにより実現される。
【０１５７】
なおホストインターフェース、情報メモリーインターフェース、パネルインターフェースは、図１２（Ａ）〜図１３（Ｄ）で説明したインターフェースに限定されるものではなく、例えばホスト、情報メモリー、パネルＩＤメモリーに応じた様々なインターフェースを採用できる。
【０１５８】
次に図１のパット群ＰＧ１、ＰＧ２とメモリーパッド群ＰＭＧ１、ＰＭＧ２の間でやり取りされる画像メモリー用信号の例について説明する。ここでは画像メモリー１２０がＳＤＲＡＭである場合の画像メモリー用信号の信号波形例について説明する。
【０１５９】
図１４（Ａ）は、コマンドをライトするときの信号波形例である。ＣＬＫ、ＣＫＥ、ＣＳは、各々、クロック信号、クロックイネーブル信号、チップセレクト信号である。ＲＡＳ、ＣＡＳは、ローアドレスストローブ信号、カラムアドレスストローブ信号であり、ＷＥはライトイネーブル信号である。ＡＤ０〜ＡＤ１０はアドレス信号であり、ＡＤ１０はプリチャージモードの指定にも使用される。ＢＡはバンク選択信号である。
【０１６０】
図１４（Ａ）では、信号ＣＳ、ＣＡＳ、ＷＥをイネーブルにして、ＡＤ０〜ＡＤ９でカラムアドレスを指定し、ＡＤ１０、ＢＡでプリチャージモードの指定とバンク選択を行って、信号ＣＬＫのエッジでコマンドを書き込む。
【０１６１】
図１４（Ｂ）はバーストリード時の信号波形例である。ＤＱ０〜ＤＱ１５はデータ信号であり、ＵＤＱＭ、ＬＤＱＭは、各々、ＤＱバッファ（データ出力バッファ）の上位バイト、下位バイトをコントロールする信号である。信号ＵＤＱＭ、ＬＤＱＭがアクティブになると、対応するバッファのバイトがイネーブルになる。
【０１６２】
図１４（Ｂ）のバーストリードサイクルは、開始アドレスＡ０を指定したリードコマンドの実行により開始される。そしてレイテンシー期間の経過後、クロック信号ＣＬＫに同期してアドレスが自動的にインクリメントされて、データ信号ＤＱ０〜ＤＱ１５が画像メモリー１２０から出力されて読み出される。このとき信号ＵＤＱＭ、ＬＤＱＭにより、上位バイト、下位バイトのマスクが可能になっている。
【０１６３】
図１４（Ｃ）はバーストライト時の信号波形例である。バーストライトサイクルはライトコマンドの実行により開始され、ライトコマンドの実行時に供給されたアドレスが開始アドレスに設定される。そしてクロック信号ＣＬＫに同期してデータ信号ＤＱが画像メモリー１２０に入力されて書き込まれる。
【０１６４】
図１のパッド群ＰＧ１、ＰＧ２とメモリーパッド群ＰＭＧ１、ＰＭＧ２の間では、図１４（Ａ）〜図１４（Ｃ）に示すようなデータ信号、アドレス信号、制御信号が、集積回路装置１０と画像メモリー１２０との間でやり取りされる。
【０１６５】
次に図１のパット群ＰＧ３から出力される表示制御用信号の例について説明する。
【０１６６】
図１５（Ａ）は、データドライバー２１０に供給される表示制御用信号の波形例である。ＤＣＬＫは、集積回路装置１０の内部信号であるドットクロック信号である。ＳＤＣＥは、データドライバー２１０のチップイネーブル信号であり、ＳＤＣＬＫ、ＳＤＯ［７：０］は、データドライバー２１０に供給されるクロック信号、データ信号である。ＳＤＬＥは、データドライバー２１０に対するラッチイネーブル信号であり、ＳＤＯＥは、データドライバー２１０に対する出力イネーブル信号である。
【０１６７】
図１５（Ａ）では、信号ＳＤＬＥが非アクティブ（Ｌレベル）になった後、信号ＳＤＯＥがアクティブ（Ｈレベル）になると共に信号ＳＤＣＥがアクティブ（Ｌレベル）になると、クロック信号ＳＤＣＬＫに同期してデータ信号ＳＤＯ［７：０］が出力される。
【０１６８】
図１５（Ｂ）は、走査ドライバー２２０に供給される表示制御用信号の波形例である。ＧＤＣＬＫ＿ｉｎｔｅｒｎａｌは、走査ドライバー用クロック信号の内部信号であり、ＧＤＣＬＫは、走査ドライバー２２０に供給されるクロック信号である。ＧＤＯＥは、走査ドライバー２２０に対するアウトプットイネーブル信号であり、ＧＤＳＰは、走査ドライバー２２０の走査のスタートパルス信号である。
【０１６９】
図１５（Ｂ）では、信号ＧＤＯＥがアクティブ（Ｈレベル）になった後、信号ＧＤＳＰがアクティブ（Ｌレベル）になると、走査ドライバー２２０の走査が開始する。
【０１７０】
図１のパッド群ＰＧ３からは、図１５（Ａ）、図１５（Ｂ）に示すような表示制御用のデータ信号、制御信号が出力されることになる。
【０１７１】
なお、パッド群ＰＧ１、ＰＧ２、ＰＧ３から入出力される画像メモリー用信号、表示制御用信号は、図１４（Ａ）〜図１５（Ｂ）で説明した信号に限定されるものではなく、画像メモリー、電気光学装置に応じた様々な波形の信号を採用できる。
【０１７２】
６．スタックモード・非スタックモード
本実施形態の集積回路装置１０は、スタックモードと非スタックモードを有している。図１６（Ａ）に示すように、スタックモード（スタック状態）は、画像データを記憶する画像メモリー１２０のチップが集積回路装置１０（表示コントローラーチップ）にスタックされるモード（状態）である。即ち、異なる製造プロセスで製造された２つのＩＣチップ（画像メモリー、表示コントローラー）が重ねてパッケージングされる。非スタックモード（非スタック状態）は、画像メモリー１２０のチップが集積回路装置にスタックされていないモード（状態）である。
【０１７３】
スタックモードでは、画像メモリー１２０のメモリーパッド（電極）が、集積回路装置１０のパッド（電極）とボンディングにより内部配線される。これにより、外部画像メモリーを用いなくても、ホスト１００等からの画像データを、ＶＲＡＭとして機能する画像メモリー１２０に記憶できる。
【０１７４】
一方、非スタックモードでは、画像メモリー１２０の代わりに外部画像メモリー（外部に設けられた画像メモリーのチップ）が使用される。そして集積回路装置１０のパッドからのアドレス信号、データ信号、制御信号等を用いて、外部画像メモリーにアクセスして、画像データのライトやリードを行う。
【０１７５】
このようなスタックモードと非スタックモードの両方に対応させる場合に、低コスト化のためには、集積回路装置１０のチップ自体については、同じマスクデータを用いて製造できることが望ましい。即ちスタックモード用の集積回路装置と非スタックモード用の集積回路装置とが、異なったマスクデータで製造される別のＩＣチップであると、コストの増加や製品管理の繁雑化等を招く。
【０１７６】
そこで図１６（Ａ）では、集積回路装置１０のパッドへのボンディング配線で、スタックモードと非スタックモードの切り替えを実現している。具体的には図１６（Ａ）では集積回路装置１０のパッドとして、スタック識別用パッドＰＶＲＮＥが設けられている。そして、スタック識別用パッドＰＶＲＮＥは、スタックモードではＧＮＤ（広義には第１の電源電圧）に設定され、非スタックモードではＶＤＤ（第２の電源電圧）に設定される。具体的にはスタックモードでは、ＧＮＤの電位に設定されたボンディングワイヤー（パッケージのＧＮＤ端子に接続されたボンディングワイヤー）が、ＩＣチップのパッケージングの際に、スタック識別用パッドＰＶＲＮＥに接続される。一方、非スタックモードでは、ＶＤＤの電位に設定されたボンディングワイヤー（パッケージのＶＤＤ端子に接続されたボンディングワイヤー）が、ＩＣチップのパッケージングの際に、スタック識別用パッドＰＶＲＮＥに接続される。
【０１７７】
そして図１６（Ｂ）に示すように情報レジスター５２は、インストラクション選択情報として、画像メモリー１２０のチップが集積回路装置にスタックされるスタックモードと、スタックされない非スタックモードを識別するためのスタック識別情報を記憶する。例えば情報レジスター５２は、図１６（Ａ）のスタック識別用パッドＰＶＲＮＥの電圧に基づき設定されたスタック識別情報を記憶する。具体的には情報レジスター５２は、スタック識別情報としてスタック識別ビットを記憶し、このスタック識別ビットは、スタック識別用パッドＰＶＲＮＥがＧＮＤに設定されると第１の論理レベル（例えば「０」）に設定され、ＰＶＲＮＥがＶＤＤに設定されると第２の論理レベル（例えば「１」）に設定される。
【０１７８】
そしてスタック識別用パッドＰＶＲＮＥ等によりスタックモードに設定されると、電子機器の製造時に、複数のインストラクションコード情報の中から、スタックモード用インストラクションコード情報が情報メモリー１１０にロードされる。そして電子機器の実動作時に、ホスト１００が発行したコマンドと、スタックモード用インストラクションコード情報に基づいて、集積回路装置１０の動作制御が行われる。
【０１７９】
一方、非スタックモードに設定されると、電子機器の製造時に、複数のインストラクションコード情報の中から、非スタックモード用インストラクションコード情報が情報メモリー１１０にロードされる。そして電子機器の実動作時に、ホスト１００が発行したコマンドと、非スタックモード用インストラクションコード情報に基づいて、集積回路装置１０の動作制御が行われる。
【０１８０】
例えばスタックモードに設定された集積回路装置と、非スタックモードに設定された集積回路装置は、別製品としてユーザーに提供される。そしてスタックされる画像メモリーよりも大容量のメモリーの使用を所望するユーザーには、非スタックモードに設定された製品が提供され、ＶＲＡＭとして外部画像メモリーが使用されることになる。そして、スタックされる画像メモリーと、外部画像メモリーは、データのビット幅やアドレスのビット幅が異なる。例えばスタックされる画像メモリーは、データが１６ビット幅でアドレスが１１ビット幅であるのに対して、外部画像メモリーでは、例えばデータが３２ビット幅でアドレスが１３ビット幅のメモリーの使用が可能になる。
【０１８１】
そして、このようにデータやアドレスのビット幅（ビット数）が異なると、コマンドを構成するインストラクションコードの内容も異なったものになる。従って、スタックモードの場合には、スタックされた画像メモリーに適合したインストラクションコードが記述されたスタックモード用インストラクションコード情報が、情報メモリー１１０にロードされる。一方、非スタックモードの場合には、外部画像メモリーに適合したインストラクションコードが記述された非スタックモード用インストラクションコード情報が、情報メモリー１１０にロードされる。
【０１８２】
一方、図１６（Ａ）に示すように、スタック識別用パッドＰＶＲＮＥへのボンディングによりスタックモードと非スタックモードを切り替えると、パッケージの外観からは、集積回路装置１０がスタックモードなのか非スタックモードなのかを見分けることは難しい。
【０１８３】
そこで本実施形態では、情報レジスター５２が、スタック識別用パッドＰＶＲＮＥの電圧に基づき設定されたスタック識別情報を記憶するようにする。こうすればホスト１００は、ホストＩ／Ｆ２０を介して情報レジスター５２のスタック識別情報を読み出すことで、集積回路装置１０がスタックモードなのか非スタックモードなのかを識別できる。そして、スタックモードである場合には、スタックモード用インストラクションコード情報を情報メモリー１１０にロードし、非スタックモードである場合には、非スタックモード用インストラクションコード情報を情報メモリー１１０にロードする。
【０１８４】
このようにすれば、電子機器の製造時において、集積回路装置１０がスタックモードの製品なのか非スタックモードの製品なのかが、情報レジスター５２のスタック識別情報に基づいて自動的に判別され、各モードに対応するインストラクションコード情報が情報メモリー１１０にロードされるようになる。従って、電子機器の製造時に手作業等によりインストラクションコード情報を選択してロードする手法に比べて、製造の効率化を図れる。従って、製造のスループットを向上することなどが可能になり、電子機器の量産等を容易化できる。
【０１８５】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（電気光学装置インターフェース、メモリー等）と共に記載された用語（パネルＩ／Ｆ、パネルＩＤメモリー等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置、電子機器の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【符号の説明】
【０１８６】
ＰＧ１〜ＰＧ５  第１〜第５のパッド群、
ＰＭＧ１、ＰＭＧ２  第１、第２のメモリーパッド群、
ＳＣ１〜ＳＣ４  第１〜第４のチップ辺、ＳＤ１〜ＳＤ４  第１〜第４の辺、
ＭＢ１〜ＭＢ１３  メモリーブロック、ＡＮＧ  アナログ回路、
１０  集積回路装置、２０  ホストＩ／Ｆ、３０  制御部、３２  コマンドデコーダー、
３４  シーケンス制御部、３６  表示制御部、３８  メモリー制御部、
４０  電源制御部、５０  レジスター部、５２  情報レジスター、
６０  情報メモリーＩ／Ｆ、７０  パネルＩ／Ｆ、８０  ワークメモリー、
１００  ホスト、１１０  情報メモリー、１２０  画像メモリー、１５０  電源回路、
２００  電気光学装置、２１０  データドライバー、２２０  走査ドライバー、
２３０  電気光学パネル、２４０  パネルＩＤメモリー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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