(57)【特許請求の範囲】
【請求項１】
集積回路（「ＩＣ」）のキャパシタであって、
第１の金属層と、
第２の金属層と、
前記キャパシタの第１のノードに接続され、ノードプレートアレイの第１の軸に沿って延在する第１の行のノードプレートリンクとを備え、前記第１の行のノードプレートリンクは、前記第１の金属層に形成された第１の複数の長方形ノードプレートリンクを含み、前記第１の複数の長方形ノードプレートリンクは、前記第１の行に沿って前記第２の金属層に形成された第２の複数の長方形ノードプレートリンクと互い違いになっており、さらに、
前記キャパシタの第２のノードに接続され、前記第１の軸に垂直な前記ノードプレートアレイの第２の軸に沿って延在する第１の列のノードプレートリンクを備え、前記第１の列のノードプレートリンクは、前記第１の金属層に形成された第３の複数の長方形ノードプレートリンクを含み、前記第３の複数の長方形ノードプレートリンクは、前記第１の列に沿って前記第２の金属層に形成された第４の複数の長方形ノードプレートリンクと互い違いになっており、
前記第１の複数の長方形ノードプレートリンクのうちの１つの長方形ノードプレートリンクは、ある長さおよびある幅を有するとともに、前記第４の複数の長方形ノードプレートリンクのうちの１つの長方形ノードプレートリンクの上を交差する、キャパシタ。
【請求項２】
前記第４の複数の長方形ノードプレートリンクにおける長方形ノードプレートリンクは、前記長さおよび前記幅を有する、請求項１に記載のキャパシタ。
【請求項３】
前記第１の複数の長方形ノードプレートリンクの長方形ノードプレートリンクがその上にある前記第４の複数の長方形ノードプレートリンクの長方形ノードプレートリンクの一部分は、正方形部分である、請求項１または２に記載のキャパシタ。
【請求項４】
前記第１の複数の長方形ノードプレートリンクにおける長方形ノードプレートリンクを、その端部において、前記第１の行に沿って隣接する前記第２の複数の長方形ノードプレートリンクにおける長方形ノードプレートリンクに電気的に接続する第１のビアおよび第２のビアをさらに備える、請求項１から３のうちいずれか１項に記載のキャパシタ。
【請求項５】
前記長さは６ｆであり、前記幅は３ｆであり、ｆは前記第１の金属層の最小限界寸法である、請求項１から４のうちいずれか１項に記載のキャパシタ。
【請求項６】
前記幅に対する前記長さのアスペクト比は５：１以下である、請求項１から４のうちいずれか１項に記載のキャパシタ。
【請求項７】
前記ノードプレートアレイの第１のエッジにおいて前記第２の軸に沿って延在し、前記第１の行のノードプレートリンクに電気的に接続された第１のバスバーと、
前記第１のエッジと対向する前記ノードプレートアレイの第２のエッジにおいて前記第２の軸に沿って延在し、前記第１の行のノードプレートリンクに電気的に接続された第２のバスバーと、
前記ノードプレートアレイの第３のエッジにおいて前記第１の軸に沿って延在し、前記第１の列のノードプレートリンクに電気的に接続された第３のバスバーと、
前記第３のエッジに対向する前記ノードプレートアレイの第４のエッジにおいて前記第１の軸に沿って延在し、前記第１の列のノードプレートリンクに電気的に接続された第４のバスバーとをさらに備える、請求項１から４のうちいずれか１項に記載のキャパシタ。
【請求項８】
前記第１の行のノードプレートリンクは前記第１の金属層に形成された第１の複数のＨ要素を含み、前記第１の列のノードプレートリンクは前記第２の金属層に形成された第２の複数のＨ要素を含み、前記第１の複数のＨ要素の各々は、前記第２の複数のＨ要素の対応するＨ要素の上にあり、前記第１の複数のＨ要素の各々は、前記対応するＨ要素に対して９０度回転されている、請求項１に記載のキャパシタ。
【請求項９】
前記第１のバスバーに電気的に接続された第２の行のノードプレートリンクをさらに備え、
前記第２の行のノードプレートリンクは、前記第１のバスバーから離れる方に延在する、請求項７に記載のキャパシタ。
【請求項１０】
前記キャパシタの前記第１のノードは、前記キャパシタの前記第２のノードと電気的に等価である、請求項１から９のうちいずれか１項に記載のキャパシタ。
【請求項１１】
前記ＩＣはフィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）であり、前記キャパシタは前記ＦＰＧＡのトランシーバセクションにある、請求項１から１０のうちいずれか１項に記載のキャパシタ。
【請求項１２】
前記キャパシタはアナログデジタル変換器に位置する、請求項１から１０のうちいずれか１項に記載のキャパシタ。
【請求項１３】
前記集積回路はフィールドプログラマブルゲートアレイである、請求項１から１０のうちいずれか１項に記載のキャパシタ。
【請求項１４】
前記第１の複数のＨ要素のうち特定の一つは複数のサイド延長部分を含み、前記第２の複数のＨ要素のうち特定の一つは前記複数のサイド延長部分の別の１つを含む、請求項８に記載のキャパシタ。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
本発明は、通常「集積キャパシタ」と称される、集積回路（「ＩＣ」）に形成されるキャパシタに関する。
【背景技術】
【０００２】
発明の背景
ＩＣを製造する方法は、トランジスタなどのさまざまな電気デバイスが半導体基板に形成される処理のフロントエンドシーケンスと、処理のバックエンドシーケンスとを典型的に含み、バックエンドシーケンスは、誘電材料およびパターニングされた導電材料（典型的に金属）の互い違いの層を形成することを一般的に含み、導電性ビアまたは他の技術を用いて金属層を相互接続し、電気デバイスを他の電気デバイスに、かつＩＣの端子に接続する三次元配線構造を形成する。
【０００３】
キャパシタは、さまざまな目的でＩＣシステムにおいて使用される。多くの例では、ＩＣチップにキャパシタを組込む（集積する）ことが望ましい。簡単なアプローチは、介在する誘電体を有する２枚の導電性プレートを形成することである。しかしこれは、得られるキャパシタンスのわりには比較的大面積を消費する。所与の領域のキャパシタンスを増大させるための１つの技術は複数の導電性プレートを使用することであり、各導電性プレートは、誘電体によって近接するプレートから分離されている。さらなる技術は、第１および第２のキャパシタ端子（ノード）に交互に接続される、導電性ライン、導電性フィンガーまたは導電性トレースとも称される導電性ストリップを使用する。導電性ストリップ間のサイドウォールカップリングがキャパシタンスをもたらす。オフセットされているにせよ、縦方向に一致して配置されているにせよ、導電性ストリップの層を追加して、集積キャパシタ構造のキャパシタンスをさらに増大させることができる。
【０００４】
１つのキャパシタは、第１のノードに接続された多数の導電性ストリップを連続した層に有し、それらの導電性ストリップは、集積キャパシタの第２のノードに接続された等しい数の導電性ストリップと互い違いになっている。導電性ストリップは、連続した層に対して半セル分オフセットされ、したがって第１のノードに接続された導電性ストリップは、その上および両側面上に、第２のノードに接続された導電性ストリップを有する。１つの層において等しい数の導電性ストリップを各ノードに設けることは、各ノードの基板へのカップリングを平衡させ、これはある用途では望ましいが、１つのノードにおけるカップリングが少ないことが望ましいスイッチング用途といった他の用途では望ましくない。
【０００５】
集積キャパシタの提供への別のアプローチは、ある層の導電性ストリップをキャパシタの互い違いのノードに接続させることであり、重なり合う導電性ストリップは同じノードに接続される。これにより、キャパシタの第１のノードに接続された導電性ストリップおよび相互接続ビアのカーテンが本質的に形成され、隣接する導電性ストリップおよび相互接続ビアのカーテンは第２のノードに接続される。同じノードに接続された重なり合う導電性ストリップは、バスストリップに伴う損失表面積を回避する。しかし、上側のストリップは下側のストリップと同じノードに接続されるため、層間キャパシタンスが減少する。限界寸法が縮小すると、層間キャパシタンスよりもストリップ間キャパシタンスが優勢になるため、この作用はある程度予防される。換言すると、連続した金属層の間の誘電層の分離は、限界寸法が縮小するにつれて、導電性ストリップ間の誘電分離よりも一層増大する。
【０００６】
長く平行な導電性フィンガーは、所与の金属層における所与の長さについての最小幅といった、設計上の制約を生じさせることが多い。いくつかの設計では、長い導電性フィンガーは望ましくないインダクタンス−抵抗特性を生じさせ、フィンガーの長さが増大するにつれてインダクタンスが増大する。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
したがって、先行技術の欠点を克服する集積キャパシタが望まれる。集積キャパシタが、単位面積ごとに高いキャパシタンス、低い損失（抵抗）、および低い自己インダクタンスを有することがさらに一般的に望まれ、キャパシタ回路の自己共振周波数および品質を増大させることによって高周波用途が向上される。
【課題を解決するための手段】
【０００８】
発明の概要
集積回路（「ＩＣ」）のキャパシタは、ＩＣの第１の金属層に形成された第１のノードプレートリンクを有し、第１のノードプレートリンクは、キャパシタの第１のノードに電気的に接続され、かつ第１のノードの一部分を形成し、キャパシタのノードプレートアレイの第１の軸に沿って延在する。第２のノードプレートリンクは、ＩＣの第２の金属層に形成される。第１のビアは、第１のノードプレートリンクおよび第２のノードプレートリンクを電気的に接続し、第２のノードプレートリンクは第１の軸に沿って第１のビアから延在する。第１の金属層に形成された第３のノードプレートリンクは、キャパシタの第２のノードに電気的に接続され、かつ第２のノードの一部分を形成し、第１のノードプレートリンクに対して横断し第１のノードプレートリンクの一端に近接するノードプレートアレイの第２の軸に沿って延在し、かつ第２のノードプレートリンクの一部分の上にある。
【０００９】
図面の簡単な説明
添付の図面は、発明の１以上の局面にかかる例示的な実施の形態を示す。しかし、添付の図面は、示される実施の形態に発明を限定するものと解釈されるべきではなく、説明および理解だけのためのものである。
【図面の簡単な説明】
【００１０】
【図１Ａ】発明の一実施の形態にかかる集積キャパシタの一部分の平面図である。
【図１Ｂ】一実施の形態にかかる集積キャパシタのノードプレートアレイの平面図である。
【図１Ｃ】図１Ａの上側金属層の一部分の平面図である。
【図２Ａ】ノードプレートアレイの第１のパターニングされた金属層の一部分の平面図である。
【図２Ｂ】ノードプレートアレイの第２のパターニングされた金属層の一部分の平面図である。
【図２Ｃ】別の実施の形態にかかる集積キャパシタのノードプレートアレイの一部分の平面図である。
【図２Ｄ】断面線Ｌ−Ｌに沿った図２Ｃのノードプレートアレイの断面図である。
【図２Ｅ】別の実施の形態にかかる４層集積キャパシタ２５０の一部分の断面図である。
【図３Ａ】図２Ｃにかかるパターンを用いたノードプレートアレイの一部分の平面図である。
【図３Ｂ】一実施の形態にかかるＩＣの集積キャパシタの一部分の平面図である。
【図４】別の実施の形態にかかる集積キャパシタのノードプレートアレイ４００の一部分の平面図である。
【図５】一実施の形態にかかる集積キャパシタを組込んだＦＰＧＡの平面図である。
【発明を実施するための形態】
【００１１】
詳細な説明
プログラマブルロジックデバイスといった複雑なＩＣは、配線接続および他の機能に使用される、半導体基板上に形成された誘電材料の層によって分離されるいくつかのパターニングされた金属層を有することが多く、通常、ＩＣの「バックエンド」と呼ばれる。発明のいくつかの実施の形態は、ＩＣのバックエンドにおいて、適切な金属層に所望のパターンを形成するマスクと、金属間誘電体（「ＩＭＤ」）層または層間誘電体（「ＩＬＤ」）を介するビアとを使用することによって、既存のＣＭＯＳプロセスシーケンスに適合可能である。ビアは、コンタクトプラグ、ダマシン法、またはデュアルダマシン法といった、いくつかの既知の技術のうちのいずれかを使用して形成される。同様に、導電性ストリップは、薄膜金属エッチング、薄膜金属リフトオフ、ダマシン法、またはデュアルダマシン法といった、いくつかの既知の技術のうちのいずれかを使用して形成される。いくつかの実施の形態では、導電層の１つはポリシリコンまたはシリサイド層である。さらなる実施の形態では、半導体基板の導電性ウェルがキャパシタプレートまたはシールドの一部分を形成する。
【００１２】
ＦＰＧＡ（フィールドプログラマブルゲートアレイ）は、フィルタリングキャパシタ、スイッチングキャパシタ、および高周波カップリングキャパシタといった多様な回路用途において集積キャパシタを用いる。集積キャパシタの実施の形態は、多様な回路用途において使用するために広範な総キャパシタンス値をもたらすように拡大縮小可能である。低い抵抗性および誘導性インピーダンスを維持しつつ高い比キャパシタンス（シリコンの単位面積当たりのキャパシタンス）を実現することができ、ＩＣチップサイズを小さく保ちながら、小さい面積で高い総キャパシタンスが得られる。キャパシタは一般的に、多様な集積回路および多様な用途に有用である。たとえば、１以上のキャパシタは、アナログデジタル変換器において、または（たとえばＭＧＴにおける）ＡＣシグナリングのためのデカップリングもしくはフィルタリングキャパシタなどとして、スイッチドキャパシタネットワークに有用であり得る。一般に、本明細書に記載されるキャパシタ構造は、キャパシタンスを必要とするいずれかの用途に有用であり得る。
【００１３】
図１Ａは、発明の一実施の形態にかかる集積キャパシタ１００の一部分の平面図である。平面図は、介在する誘電材料が取除かれた状態の、ＩＣにおける２つのパターニングされた導電層の部分を示す。下側金属層は、下側金属層の構造を上側金属層の構造から一層明確に区別するために、ハッチングで示される。また、上側層の金属構造の下に延在する下側層の金属構造は、２層構造の例証を向上させるために破線で示される。
【００１４】
集積キャパシタは、第１のノードＡおよび第２のノードＢを有する。いくつかの実施の形態では、ＡノードおよびＢノードは、ＩＣのスイッチングキャパシタの上部ノードおよび下部ノードである。いくつかのスイッチングキャパシタ用途では、上部ノードを電気的ノイズまたは漂遊カップリングからシールドすることが特に望ましい。他の実施の形態では、ＡノードおよびＢノードは、高周波カップリングキャパシタの平衡したノードである。いくつかの高周波カップリング用途では、一方のノードが他方のノードと本質的に同じインピーダンスを生じさせることと、キャパシタが高い自己共振周波数を有することとが特に望ましい。さらに他の実施の形態では、ＡノードおよびＢノードはフィルタリングキャパシタのノードである。高い比キャパシタンスおよび高い総キャパシタンスが、フィルタリングキャパシタにおいて通常望ましい。なお、キャパシタは二端子デバイスと一般的に見なされ、本明細書に記載される「上部」および「下部」ノードは、キャパシタのこれら２つの端子におおむね対応する。したがって、以下に記載される構造は、一方もしくは他方のノードに（たとえば電気的に）接続している、またはノードの部分を形成していると見なされ得る。ノードは、それに接続された容量性構造から分離されておらず、それらの構造はノードの部分を形成し得る。
【００１５】
集積キャパシタ１００は、いくつかのノードプレートリンク１０２，１０４，１０６，１０８，１１０からなる。ノードプレートリンクは実質的に同一であるが、代替的な実施の形態は、異なる層において異なるリンクを、または１つの層において異なるリンクを使用する。追加的な実施の形態は、ノードプレートアレイにおいてノードプレートリンク（たとえば図２Ａに示される中央の「Ｈ要素」参照）に接続された追加的な導電性要素を使用する。ノードプレートリンクは、約１．５：１〜約５：１の長さ−幅アスペクト比を有する長方形である。アスペクト比がより低いノードリンクは、層の間に２つ以上のコンタクトを典型的に有する（たとえば図１Ａ、符号１０４参照）。単一のコンタクトを有するノードリンク（たとえば図２Ｃ、符号２１７参照）は、より高いアスペクト比を有し得る。特定の実施の形態では、ノードプレートリンク（たとえば図２Ｃ、符号２１７参照）は、ノードプレートリンクが形成されているパターニングされた金属層の金属トレースについての最小設計幅である幅、および幅の３倍（たとえば、ビアが形成されている２つの正方形端部部分、およびノードプレートリンクがその下にある横断するノードプレートリンクと重なり合う中心正方形部分）に、２つの最小金属線分離（たとえばリンク２１７の下にある横断するノードプレートリンクと、リンク２１７の右および左のリンクの端部との間の分離（基本的にリンク２１７の縦方向破線の対の間の長さ））を加えた長さとほぼ等しい長さを有する。特定の実施の形態では、最小金属線分離は最小金属線幅とほぼ等しく、約５：１というアスペクト比に繋がる。代替的な実施の形態では、ノードプレートリンクはほぼ３ｆ幅および６ｆ長さであり、ｆはノードプレートリンクが形成されている金属層のノード技術の限界最小寸法である。
【００１６】
ノードプレートリンクのアスペクト比は、１００：１よりも大きいアスペクト比を有することが多い多くの従来の集積キャパシタで使用される金属フィラメントに比べて、比較的低い。ノードプレートリンクの低いアスペクト比は、第１のノードに接続されたノードプレートリンクの両端部および両側面における層内（エッジ間）キャパシタンスによる高い比キャパシタンスを、第２のノードに接続された対応するノードプレートリンクにもたらす（図１Ｃおよび関連する記載参照）。便宜的な説明の目的で、ノードプレートリンクの長さは、ノードプレートリンクの平面図の長い方の寸法であり、典型的にノードプレートアレイの第１の軸に沿ってコンタクト間を延在し、幅は短い方の寸法であり、第１の軸に典型的に直交するノードプレートアレイの第２の軸に沿って延在する。
【００１７】
いくつかのノードプレートリンク１０８，１１０は下側金属層にあり、他のノードプレートリンク１０２，１０４，１０６，１２２は上側金属層にある。１つの層のノードプレートリンク（たとえば、上側層のノードプレートリンク１０２）は、導電性ビア１１２（「ビア」）によって他の層のノードプレートリンク（たとえばノードプレートリンク１０８）に電気的に接続され、ノードプレートリンクは、少なくとも１つ、代替的に２つ以上のビアを収容するのに十分広い。ノードプレートリンクは、「バスケット織」パターンで、行Ｂ１，Ｂ２，Ｂ３および列Ａ１，Ａ２，Ａ３，Ａ４，Ａ５において層ごとに互い違いになっている。つまり、第１のノードに接続された列Ａ５に沿って延在する上側層のノードプレートリンク１０２は、第２のノードに接続されたＢ１に沿って延在する下側層のノードプレートリンク１１４の上を通過する。ノードプレートリンク１０２は、下側層の列Ａ５に沿って延在し、かつ第２のノードに接続された行Ｂ２に沿って延在する上側層のノードプレートリンク１０６の下を通過する第２のノードプレートリンク１０８と直列に接続される。このシーケンスは、集積キャパシタ１００の行および列に沿って繰り返す。
【００１８】
上側のパターニングされた金属層において、第１のノードに接続されたノードプレートリンク１０２は、下側のパターニングされた金属層のノードプレートリンク１１４上を第１の軸に沿って延在し、そのノードプレートリンク１１４は、第２のノードに接続され、かつ第１の軸に直交する第２の軸に沿って延在する。列Ａ５は、集積キャパシタの第１のノードに取付けられた第１の（上側）および第２の（下側）金属層の間で互い違いになっているノードプレートリンクを含み、行Ｂ１は、集積キャパシタの第２のノードに取付けられた第１のおよび第２の金属層の間で互い違いになっているノードプレートリンクを含む。上側金属層において、ノードプレートリンクアレイ（「ノードプレートアレイ」）の第１の軸に沿って延在するのは、第１の軸に沿って方向付けられた集積キャパシタの第１のノードに接続された第１のノードプレートリンク（すなわち、ノードプレートリンクの長い寸法は第１の軸に沿って延在する）、次いで第２の軸に沿って方向付けられた集積キャパシタの第２のノードに接続された第２のノードプレートリンク、次いで第１の軸に沿って方向付けられた第１のノードに接続された第３のノードプレートリンクである。
【００１９】
各列の各ノードプレートリンクはキャパシタのＡノードに接続され、各行の各ノードプレートリンクはキャパシタのＢノードに接続され、図１Ｂを参照してさらに説明される。
【００２０】
バスケット織パターンは、長く薄い導電性フィラメントを用いた従来の集積キャパシタと比較して、低い導電性インピーダンス成分および抵抗インピーダンス成分を有する高い比キャパシタンスをもたらす。上側層のノードプレートリンク１０２は下側層のノードプレートリンク１１４に容量結合し、そこでリンクが交差し（重なり合い）、「層間キャパシタンス」と称され、ノードプレートリンク１０２の端部は、隣接するノードプレートリンク１０６のエッジに容量結合し、「層内キャパシタンス」と称され、隣接するノードプレートリンク１０４の端部は、ノードプレートリンク１０２のエッジに容量結合する。したがって、バスケット織パターンは、層間および層内キャパシタンスの両方をもたらす。層間から層内への寄与度の総キャパシタンスに対する比率は、ノードプレートリンクのアスペクト比およびそれらの寸法とパターンレイアウトとを調整することによって選択可能である。いくつかの実施の形態では、ノードプレート要素は、最小間隔ルールを用いてレイアウトされる。いくつかの実施の形態では、ノードプレート要素は、最小金属線幅ルールおよび最小間隔を用いてパターニングされる。代替的な実施の形態（たとえば図１Ａ参照）では、ノードプレート要素は、最小金属線幅よりも大きくレイアウトされる。
【００２１】
さらなる実施の形態では、２つの例証された層の上または下の追加的な金属層がパターニングされる。たとえば、第３の金属層（図２Ｅ参照）は、実質的に第１の金属層と同様にパターニングされ、図１Ａに示される上側金属層の上にある。別のパターニングされた金属層が、同様の様式で、例証された下側層の下にあり得る。積層されたビアは、最も下側の金属層から中間金属層を通り、最も上側の（第３の）金属層に延在する。実施の形態は、偶数のパターニングされた金属層、または奇数のパターニングされた金属層（２つ以上）を有することができる。追加的なパターニングされた金属層は、集積キャパシタの比キャパシタンスを増大させる。
【００２２】
図１Ｂは、一実施の形態にかかる集積キャパシタのノードプレートアレイ１５０の平面図である。ノードプレートアレイ１５０は、メモリセルアレイが段差を付けられ繰り返されるのと同様に、複製され繰り返されて集積キャパシタの一セクションを形成するノードプレートリンクのブロックである。ノードプレートアレイのノードプレートリンクの数は、例証の目的で減少される。ノードプレートアレイ１５０は一般的に正方形のフットプリントを有し、キャパシタの両方のノードに極めて対称的な電気的インピーダンス特性を与える。ノードプレートアレイの代替的な実施の形態は、正方形ではない。特定の実施の形態では、アレイの行および列の数（ならびにしたがって対応する列または行に沿った直列のリンクの数）は、キャパシタンス−直列抵抗の比率を調整するように選択される。
【００２３】
一連のノードプレートリンクは、行および列に延びる。典型的なノードプレートリンクアレイは、１行または１列に１０から１００のノードプレートリンクを直列に有する。バスバー（「金属線」）または他の共有ノードコネクタの間の直列のリンクの数は、集積キャパシタの望ましいキャパシタンスおよびインピーダンス特性といった多数の要因によって決定される。たとえば、ビアは比較的高い直列抵抗を有することができる。一実施の形態は、単一のビアを有する狭いノードプレートリンクを使用し得るが、別の実施の形態は、各段に２つ以上のビアを有する、より広いノードプレートリンクを使用する。より広いノードプレートリンクを使用することで層間キャパシタンスが増し、複数の（平行な）ビアを介して低い直列抵抗がもたらされるが、ノードプレートアレイの所与の領域についてのエッジ間カップリングの合計長さを低減させることによって層内キャパシタンスを減少させ、したがって、層間キャパシタンスに対する層内キャパシタンスの比率を、ノードプレートリンクのアスペクト比にしたがって調整する（選択する）ことができる。
【００２４】
ノードプレートリンクの列は、第１のバスバー１５２と第２のバスバー１５４との間において、ノードプレートアレイの第１の軸（Ｘ軸）に沿って第１のバスバーと全体的に平行に延在し、ノードプレートリンクの行は、ノードプレートアレイの第２の軸（Ｙ軸）に沿って延在する第３のバスバー１５６と第４のバスバー１５８との間において延在する。第３のおよび第４のバスバー１５８，１５６は、それらが下側金属層にパターニングされていることを示すために破線で、かつ例証を明確にするために簡略化した様式で示される。ビア１６０，１６２は、上側層のノードプレートリンク１６４を下側層のバスバー１５６に電気的に接続する。同様に、ビア１６６，１６８は、第１のバスバー１５２を下側金属層（たとえば図１Ａ参照）のノードプレートリンク（図示せず）に接続する。バスバーの他の配置が代替的に使用される。たとえば、バスバーが交差するかまたは他の方法で交わるいくつかのクロスオーバ技術のいずれかを用いて、縦方向および水平方向バスバーが実質的に単一の金属層にパターニングされる。
【００２５】
バスバーは、一般的に低抵抗、低インピーダンス要素であり、１つ以上のノードプレートリンクアレイを集積キャパシタの回路ノードに接続する。ノードプレートリンクアレイ１５０の対向するエッジに沿ってバスバーを設けることは、対称的な電気的環境を生じさせ、シングルエンド形の行または列において発生し得る直列抵抗およびインダクタンスを減少させる。換言すると、アレイの中心にあるノードプレートリンクは、バスバーの各々と同様の抵抗を有し、基本的に２つの抵抗を平行に設け、見かけの直列抵抗を減少させる。
【００２６】
典型的な集積キャパシタでは、多くのノードプレートリンクアレイがバスバーに接続される。たとえば、追加的なノードプレートリンクアレイ（図示せず）が、バスバー１５６，１５８の左および右、またはバスバー１５２，１５４の上もしくは下に接続される。標準的なノードプレートリンクアレイを用いることで、異なる値および異なる物理的サイズの集積キャパシタを製造することが容易となる。集積キャパシタのいくつかの実施の形態は、単一のノードプレートアレイを使用する。
【００２７】
バスケット織パターン技術を用いる集積キャパシタは、良好な製造一貫性および高い比キャパシタンスをもたらす。製造一貫性（すなわち、ウェハ全体またはＩＣ全体の低いばらつき、および低いロット間ばらつき）は、集積キャパシタがＩＣチップ上の比較的長い距離にわたって物理的に分離され得るＦＰＧＡといった、物理的に大きなＩＣにおいて特に望ましい。最小金属線幅よりも大きく製造されたノードプレート要素を用いた実施の形態（たとえば、２つのビアを収容するのに十分に広い図１Ａのノードプレートリンク参照）は、多くのＩＣのウェハ全体にわたる良好な一貫性と、ウェハ間およびロット間の良好な一貫性とをもたらす。最小金属線幅よりも大きく製造された集積キャパシタは、最小金属線幅で製造された従来のフィラメント型キャパシタと比較して、高い比キャパシタンスと高い製造歩留まりとをもたらす。
【００２８】
図１Ｃは、図１Ａの上側金属層の一部分１２０の平面図である。一方のノード（すなわちノードＡ）に接続されたノードプレートリンク１２２（たとえば、図１Ａの行Ｂ２の交点における列Ａ２のノードプレートリンク）は、他方のノード（すなわちノードＢ）に接続されたノードプレートリンク１２８，１３０に隣接した端部１２４，１２６を有する。またノードプレートリンク１２２の側部１３２，１３４は、他方のノードに接続されたノードプレートリンク１３６，１３８に隣接する。ノードプレートリンク１２２の端部１２４，１２６は、対向するノードプレートリンク１２８，１３０の側部と結合し、層内キャパシタンスをもたらす。同様に、ノードプレートリンク１２２の側部１３２，１３４は、対向するノードプレートリンク１３６，１３８の端部と結合し、追加的な層内キャパシタンスをもたらす。バスケット織技術を用いて配置された長方形のノードプレートリンクは、導電性要素の端部および側部において層内キャパシタンスをもたらし、したがって高い比キャパシタンスをもたらす。
【００２９】
図２Ａは、ノードプレートアレイの第１のパターニングされた金属層２０１（すなわち図２Ｃの上側金属層）の一部分の平面図である。ノードプレートリンク２１０，２１４，２１１，２１８は、列Ａ１，Ａ２，Ａ３および行Ｂ１，Ｂ２，Ｂ３に沿って配列される。Ｈ要素２０２は、サイド要素２０５，２０７と、サイド要素の間に延在する交差要素２０９とを有する。Ｈ要素２０２は、ノードプレートリンク２１０および２１４がそうであるように、Ａノードに接続される。交差要素２０９は、ノードＡに接続されたノードプレートリンクがそうであるように列の方向に沿って延在し、サイド要素２０５，２０７は、ノードＢに接続されたノードプレートリンクがそうであるように、行の方向に沿って延在する。これにより、単純な長方形のリンクの端部エッジよりも長いエッジに沿った行のＢノードリンクプレートにサイド要素を結合することが可能となり（図１Ｃ、符号１２４，１２６と比較のこと）、したがって増大した層内キャパシタンスをもたらす。たとえば、Ｈ要素２０２とノードプレートリンク２１８との間の層内カップリング２１３，２１５が、Ｈ要素を長方形のリンクと置換した場合に生じ得る端部−側部カップリング２１７に追加される。追加的に、サイド要素２０５は、両端矢印２１９によって示されるように、ノードプレートリンク２２１と結合する。集積キャパシタの技術の当業者は、Ｈ要素のサイド要素が、リンク２１１および２２３といった他のノードプレートリンクに追加的な層内キャパシタンスをもたらすことを理解するであろう。
【００３０】
図２Ｂは、ノードプレートアレイの第２のパターニングされた金属層２０３（すなわち図２Ｃの下側金属層）の一部分の平面図である。第２のパターニングされた金属層２０３の部分は、９０度回転させた図２Ａの第１のパターニングされた金属層の部分と実質的に同様である。したがって、第２のパターニングされた金属層のこの部分の詳細な説明は省略される。第２のＨ要素は、図２Ａを参照して上記したように層内キャパシタンスを増大させ、図２Ｃを参照して以下に説明するように、層間キャパシタンスも増大させる。
【００３１】
図２Ｃは、別の実施の形態にかかる集積キャパシタのノードプレートアレイ２００の一部分の平面図である。図２Ａの上側金属層はハッチングなしで示され、ハッチングで示された図２Ｂの下側金属層の上に重ねられる。Ｈ要素２０２は、上側導電（たとえば金属またはポリシリコン／シリサイド）層に規定され、第２のＨ要素２０４は下側導電層に規定される。第２のＨ要素２０４は、第１のＨ要素２０２から９０度回転させたものである。ビア２０６，２０８は、導電性ノード要素を互いに電気的に接続する。第１のＨ要素２０２は、列Ａ２のノードプレートリンクおよびビアを介して第１のノード（ノードＡ）に接続され、第２のＨ要素２０４は、行Ｂ２のノードプレートリンクおよびビアを介して集積キャパシタの第２のノード（ノードＢ）に接続される。第１のノードへの電気的接続は列Ａ１，Ａ２，Ａ３に沿ってなされ、第２のノードへの電気的接続は行Ｂ１，Ｂ２，Ｂ３に沿ってなされる。軸を行または列として指定することは任意であり、用語は便宜的な説明の目的で使用されるにすぎない。第１のノードに接続されたノードプレートリンク２１０，２１２，２１４は導電層において互い違いになっており、直交するプレートプレートセグメント２１６，２１８，２２０は、図１Ａおよび図１Ｂを参照して上記したように、「バスケット織」パターンで第２のノードに接続される。
【００３２】
いくつかの実施の形態では、図２Ｃのパターンが行および列に沿って繰り返され、ノードプレートアレイを形成する（たとえば図３Ａ参照）。Ｈ要素は、図２Ａを参照して上記したように層内キャパシタンスを増大させ、第1のおよび第２のＨ要素のサイド要素が重なり合う領域Ｐ１，Ｐ２，Ｐ３およびＰ４において、図２Ｄを参照して以下にさらに例証されるように、層間キャパシタンスも増大させる。層内キャパシタンスに対する層間キャパシタンスの比率は、プレートセグメントの幅および長さと層内配線間隔とにしたがって可変である。
【００３３】
図２Ｄは、断面線Ｌ−Ｌに沿った図２Ｃのノードプレートアレイ２００の断面図２２０である。断面線は、図２Ｃのノードプレートリンク２１８、Ｈ要素２０２および２０４、ならびにビア２０８を通って延在する。ノードプレートリンク２１２，２１８およびＨ要素２０２，２０４の断面は、導電性要素と容量結合する。層間カップリング２２２，２２４，２２６および層内カップリング２２８，２３０，２３２，２３４は両端矢印で表わされる。導電性要素間の間隔は、例証の目的で誇張されている。ノードプレート要素は、第１の（下側）導電層ＭＮおよび第２の（上側）導電層ＭＮ＋１に形成される。特定の実施の形態では、ＭＮおよびＭＮ＋１は両方とも金属層である。代替的に、一方または両方がポリシリコンもしくはシリサイド層である。
【００３４】
図２Ｅは、別の実施の形態にかかる４層集積キャパシタ２５０の一部分の断面図である。第３の導電層ＭＮ＋２のパターンは、第１の導電層ＭＮのパターンと本質的に同じである。同様に、第４の導電層ＭＮ＋３のパターンは、第２の導電層ＭＮ＋１のパターンと本質的に同じである。実施の形態は、奇数の層または偶数の層を含むことができる。追加的なパターニングされた導電層は、集積キャパシタの比キャパシタンスを増大させる。
【００３５】
図３Ａは、図２Ｃにかかるパターンを用いたノードプレートアレイ３００の一部分の平面図である。ノードプレートＨ要素は行および列に沿って連結され、全体的にノードプレートリンクと互い違いになっている（図１Ａと比較のこと）。当該パターンが繰り返し、ノードプレートアレイを形成する（たとえば図３Ｂ、符号３１２参照）。特定の実施の形態では、パターンは行および列に沿って繰り返し、本質的に交換可能な第１のおよび第２のノードをもたらす本質的に正方形のノードプレートアレイを形成する。
【００３６】
図３Ｂは、一実施の形態にかかるＩＣの集積キャパシタ３０１の一部分の平面図である。バスバー３０２，３０４，３０６，３０８は、ノードプレートアレイ（たとえば図１Ａおよび図２Ｃ，図２Ｄ参照）３１４，３１２を集積キャパシタのＩＣ回路ノードに接続する。ノードプレートアレイを参照して上記したように、水平方向バスバー３０６，３０８は、ノードプレートアレイのコラムナ（columnar）要素を電気的に接続し、縦方向バスバー３０２，３０４は、ノードプレートアレイの行要素を電気的に接続する。バスバー３０２，３０４，３０６，３０８はすべて同じ金属層に形成され、ビア３１０を用いた（図に示されない別個の層における）クロスオーバが使用される。代替的に、第１のノードに接続されたバスバーは第１の金属層に規定され、第２のノードに接続されたバスバーは、第２の金属層に規定される（図１Ｂと比較のこと）。特定の実施の形態では、各ノードプレートアレイは、バスバーによって包囲される（たとえば図１Ｂ参照）。代替的に、集積キャパシタの外周ノードプレートアレイは包囲されない。特定の実施の形態では、各ノードプレートアレイは、図２Ａにかかる約２０個の単位セルを有する。
【００３７】
図４は、別の実施の形態にかかる集積キャパシタのノードプレートアレイ４００の一部分の平面図である。図２ＡのＨ要素２０２と比較して、図４のＨ要素４０２は、Ｈ要素４０２のサイド要素４０５，４０７をノードプレートリンク４１０，４１１，４１４，４１５に連結するサイド延長部分４０３，４０４，４０６，４０８を含む。サイド延長部分は、両端矢印４１６によって示されるような追加的な層内キャパシタンスをもたらし、Ｈ要素を金属層のノードプレートリンクと相互接続させることによって、ノードプレートリンクの抵抗を減少させる。図２Ａを参照して上記したように、Ｘ方向に沿って延在するサイド要素は、Ｙ方向に沿って延在するリンク４１０，４１１，４１４，４１５と同じノード極性である。図４にかかる集積キャパシタは、９０度回転させた図４に示される層の上または下に第２のまたは第３の金属層を有する。代替的に、図４にかかる集積キャパシタは、図２Ｂに示されるパターンなどの異なってパターニングされた金属層を図４の層の上または下に有する。
【００３８】
なお、記載された層の種類および数は例にすぎず、いくつかの実施の形態では他の好適な層を使用してもよく、いずれかの数の層を使用してもよい。たとえば、使用される層は、製造プロセスにおいて利用可能な層の種類および数に依存してもよく、当業者には他の配置が明らかであろう。一般に、いずれかの好適な層および任意の数の層を本発明の実施の形態にしたがって使用してもよい。
【００３９】
図５は、実施の形態にかかる１以上の集積キャパシタを組込んだＦＰＧＡ５００半導体装置の平面図である。ＦＰＧＡ５００は、ＲＡＭおよびロジックなどにおける機能ブロックのいくつかにＣＭＯＳ部分を含み、ＣＭＯＳ製造プロセスを用いて製造される。発明の１以上の実施の形態にかかる１以上の集積キャパシタ５４４は、Ｉ／Ｏセクション、トランシーバまたは電源分配ネットワークといったＦＰＧＡのいくつかの機能ブロックのいずれかに組込まれる。
【００４０】
ＦＰＧＡアーキテクチャは、マルチギガビットトランシーバ（ＭＧＴ５０１）と、コンフィギュラブルロジックブロック（ＣＬＢ５０２）と、ランダムアクセスメモリブロック（ＢＲＡＭ５０３）と、入力／出力ブロック（ＩＯＢ５０４）と、コンフィギュレーションおよびクロックロジック(コンフィギュレーション／クロック５０５)と、デジタル信号処理ブロック（ＤＳＰ５０６）と、特殊入力／出力ブロック（Ｉ／Ｏ５０７）（たとえばコンフィギュレーションポートおよびクロックポート）と、デジタルクロックマネージャ、アナログデジタル変換器、システム監視ロジックなどといった、その他のプログラマブルロジック５０８とを含む、多数の異なるプログラマブルタイルを含む。いくつかのＦＰＧＡはまた、専用のプロセッサブロック（ＰＲＯＣ５１０）を含む。
【００４１】
いくつかのＦＰＧＡにおいて、各プログラマブルタイルは、プログラマブルインターコネクト要素（ＩＮＴ５１１）を含み、そのプログラマブルインターコネクト要素は、各隣り合うタイル中の対応するインターコネクト要素への、およびそのインターコネクト要素からの標準化された接続を有する。したがって、集められたプログラマブルインターコネクト要素は、図示されたＦＰＧＡに対するプログラマブルインターコネクト構造を実現する。プログラマブルインターコネクト要素（ＩＮＴ５１１）はまた、図５の上部に含まれる例によって示されるように、同じタイル内のプログラマブルロジック要素への、およびそのプログラマブルロジック要素からの接続を含む。
【００４２】
たとえば、ＣＬＢ５０２は、単一のプログラマブルインターコネクト要素（ＩＮＴ５１１）を加えたユーザロジックを実現するためにプログラムされることが可能なコンフィギュラブルロジック要素（ＣＬＥ５１２）を含みうる。ＢＲＡＭ５０３は、１以上のプログラマブルインターコネクト要素に加えてＢＲＡＭロジック要素（ＢＲＬ５１３）を含みうる。典型的には、タイルに含まれるインターコネクト要素の数はタイルの高さに依存する。図示された実施の形態においては、ＢＲＡＭタイルは４つのＣＬＢと同じ高さを有するが、他の数（たとえば５）もまた使用することができる。ＤＳＰタイル５０６は、適切な数のプログラマブルインターコネクト要素に加えてＤＳＰロジック要素（ＤＳＰＬ５１４）を含むことができる。ＩＯＢ５０４はたとえば、プログラマブルインターコネクト要素（ＩＮＴ５１１）の１つのインスタンスに加えて入力／出力ロジック要素（ＩＯＬ５１５）の２つのインスタンスを含むことができる。当業者にとっては明らかであるように、たとえばＩ／Ｏロジック要素５１５に接続される実際のＩ／Ｏパッドはさまざまな例示されたロジックブロック上に積層された金属を用いて製造され、典型的に、入力／出力ロジック要素５１５の領域に限定されない。図示された実施の形態において、ダイの中心近くのコラムナ領域（図５に網掛けで示す）は、コンフィギュレーション、クロックおよび他の制御ロジックのために用いられる。
【００４３】
図５に例証されたアーキテクチャを利用するいくつかのＦＰＧＡは、ＦＰＧＡの大部分を構築する規則的なコラムナ構造を分断させる追加的なロジックブロックを含む。追加的なロジックブロックは、プログラマブルブロックおよび／または専用ロジックであり得る。たとえば、図５に示されたプロセッサブロックＰＲＯＣ５１０は、ＣＬＢおよびＢＲＡＭの複数の列に及ぶ。
【００４４】
なお、図５は、単に例示的なＦＰＧＡアーキテクチャを示すことを意図している。１列中のロジックブロックの数、列の相対的な幅、列の数および順序、列に含まれるロジックブロックの種類、ロジックブロックの相対的なサイズ、図５の上部に含まれる相互接続／ロジック構成は、純粋に例示的なものである。たとえば、実際のＦＰＧＡにおいては、ユーザロジックの効率的な実現を容易にするために、ＣＬＢが現れるところではどこでも、２以上の隣り合うＣＬＢの列が典型的に含まれる。
【００４５】
上記は本発明の１以上の局面にかかる例示的な実施の形態について記載しているが、本発明の１以上の局面にかかる他のおよびさらなる実施の形態が、添付の請求項によって決定されるその範囲およびその等価物から逸脱することなく考案され得る。ステップを列挙する請求項は、当該ステップのいずれの順序も暗示しない。
【図１Ａ】
0005385989.tif 000002
【図１Ｂ】
0005385989.tif 000003
【図１Ｃ】
0005385989.tif 000004
【図２Ａ】
0005385989.tif 000005
【図２Ｂ】
0005385989.tif 000006
【図２Ｃ】
0005385989.tif 000007
【図２Ｄ】
0005385989.tif 000008
【図２Ｅ】
0005385989.tif 000009
【図３Ａ】
0005385989.tif 000010
【図３Ｂ】
0005385989.tif 000011
【図４】
0005385989.tif 000012
【図５】
0005385989.tif 000013