(57)【特許請求の範囲】
【請求項１】
電気的多層コンポーネントであって、
・２個の外部電極（２，２´）を有する基体（１）と、
・前記外部電極（２，２´）に対してそれぞれ電気的に接続する、第１内部電極（３）及び第２内部電極（４）と、
・前記第１内部電極（３）を包囲する、少なくとも１つのセラミックバリスタ層（５）と、
・前記バリスタ層（５）と前記第２内部電極（４）との間に配置する、少なくとも１つの誘電体層（６）とを有する電気的多層コンポーネントにおいて、
前記誘電体層（６）は、前記バリスタ層（５）に隣接し、前記誘電体層（６）に、該誘電体層（６）を完全に貫通しガス状の媒体で充填された少なくとも１つの開口（８）を設けた電気的多層コンポーネント。
【請求項２】
請求項１に記載の電気的多層コンポーネントにおいて、前記誘電体層（６）の前記開口（８）が、前記バリスタ層（５）に隣接する構成とした電気的多層コンポーネント。
【請求項３】
請求項１又は２に記載の電気的多層コンポーネントにおいて、前記開口（８）を、ガス状の媒体で充填した電気的多層コンポーネント。
【請求項４】
請求項１〜３のいずれか一項に記載の電気的多層コンポーネントにおいて、前記誘電体層（６）は、多孔性材料により構成した電気的多層コンポーネント。
【請求項５】
請求項１〜４のいずれか一項に記載の電気的多層コンポーネントにおいて、前記誘電体層（６）と前記第２内部電極との間に、前記第２内部電極を包囲する付加層（７）を配置した電気的多層コンポーネント。
【請求項６】
請求項１〜５のいずれか一項に記載の電気的多層コンポーネントにおいて、前記第２内部電極（４）を、前記外部電極（２，２´）の部分領域として構成した電気的多層コンポーネント。
【請求項７】
請求項１〜６のいずれか一項に記載の電気的多層コンポーネントにおいて、該多層コンポーネントが、浮遊電極として形成する第３内部電極（１１）を有する構成とした電気的多層コンポーネント。
【請求項８】
請求項７に記載の電気的多層コンポーネントにおいて、前記第３内部電極（１１）を、前記誘電体層（６）と前記第１内部電極（３）との間に配置した電気的多層コンポーネント。
【請求項９】
請求項７に記載の電気的多層コンポーネントにおいて、前記第３内部電極（１１）を、前記誘電体層（６）と前記第２内部電極（４）との間に配置した電気的多層コンポーネント。
【請求項１０】
請求項１〜９のいずれか一項に記載の電気的多層コンポーネントにおいて、前記誘電体層（６）は、ＺｒＯ２、ＺｒＯ２ガラス複合材料、ＡｌＯＸ、ＡｌＯＸガラス、ＭｇＯ又はＭｇＯガラスを有する構成とした電気的多層コンポーネント。
【請求項１１】
請求項１〜１０のいずれか一項に記載の電気的多層コンポーネントにおいて、前記第１内部電極（３）及び前記第２内部電極（４）は、スルーホール接点部（１０）により前記外部電極（２，２´）に接続する構成とした電気的多層コンポーネント。
【請求項１２】
請求項１〜１１のいずれか一項に記載の電気的多層コンポーネントにおいて、前記外部電極（２，２´）を、ランド・グリッド・アレイ（ＬＧＡ）又はボール・グリッド・アレイ（ＢＧＡ）として構成した電気的多層コンポーネント。
【請求項１３】
請求項１〜１２のいずれか一項に記載の電気的多層コンポーネントにおいて、前記誘電体層（６）は、少なくとも１つの隣接する前記バリスタ層（５）及び２個の互いに部分的にオーバーラップする前記第１内部電極（３）及び前記第２内部電極（４）と共に、ＥＳＤ漏洩路を構成した電気的多層コンポーネント。
【請求項１４】
請求項１〜１３のいずれか一項に記載の電気的多層コンポーネントにおいて、バリスタ機能は、内蔵したガス充填保護素子により、付与する電気的多層コンポーネント。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的多層コンポーネントに関する。
【背景技術】
【０００２】
特許文献１（独国特許出願公開１０２００４０５８４１０号）には、保護素子を設けた電気的多層コンポーネントについて記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】独国特許出願公開１０２００４０５８４１０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の課題は、低い絶縁破壊電圧および低いＥＳＤ端子電圧を有するＥＳＤ保護素子を備えた電気的多層コンポーネントを得ることにある。
【課題を解決するための手段】
【０００５】
この課題は、請求項１に記載の電気的多層コンポーネントにより解決することができる。電気的多層コンポーネントの有利な実施形態は、従属請求項に記載のとおりである。
【０００６】
本発明は、少なくとも２個の外部電極を設けた基体を備える、電気的多層コンポーネントを提供するものである。外部電極は、好適には、少なくとも電気的多層コンポーネントの側面に配置する。
【０００７】
本発明による電気的多層コンポーネントは、少なくとも１個の第１内部電極および少なくとも１個の第２内部電極を備え、これら内部電極は実施形態において、それぞれ導電的に１個の外部電極に接続することができる。
【０００８】
本発明による電気的多層コンポーネントは、少なくとも第１内部電極を包囲する、少なくとも１つのセラミックバリスタ層を備える。第１および第２内部電極は、直接または基体に設けるスルーホール接点部を介して外部電極に接続することができる。
【０００９】
本発明による電気的多層コンポーネントは、少なくとも１つの誘電体層を備え、この誘電体層は、少なくとも１つのバリスタ層と第２内部電極との間に配置し、かつバリスタ層に隣接させる。
【００１０】
電気的多層コンポーネントの誘電体層には、少なくとも１つの開口を設け、この開口は、貫通孔、切除部またはキャビティ、もしくは空洞として形成することができる。
【００１１】
誘電体層の開口には、好適には、ガス状の媒体を充填し、該開口は、実施形態においては、バリスタ層に隣接させる。
【００１２】
好適な一実施形態では、誘電体層の開口を充填させるガス状の媒体には空気を使用する。別の好適な一実施形態においては、誘電体層の開口を他のガスまたは混合ガスで充填することもできる。好適には、開口は、希ガスで充填する。
【００１３】
電気的多層コンポーネントの好適な一実施形態では、誘電体層は多孔性材料により構成し、この多孔性材料は開口または凹所、もしくは部分的または完全に密閉した空洞を有する。空洞内は、ガス状の媒体で充填する。
【００１４】
好適な一実施形態では、誘電体層と第２内部電極との間に、少なくとも１つの付加層を配置する。付加層は、好適には、第２内部電極を包囲するよう構成する。
【００１５】
電気的多層コンポーネントの好適な一実施形態では、外部電極は、少なくとも部分的に基体の上側および/または下側まで延びる構成とする。
【００１６】
電気的多層コンポーネントの好適な一実施形態では、第２内部電極を、外部電極の１個における部分領域として形成する。好適には、電気的多層コンポーネントにおける基体に直接接触する外部電極の部分領域に、第２内部電極としての機能を持たせることができる。
【００１７】
電気的多層コンポーネントの好適な一実施形態では、第３内部電極を基体に配置し、浮遊内部電極として形成する。この第３内部電極は、好適には電気的多層コンポーネントの外部電極には接触しておらず、１個または複数個の外部電極と電気的に非接触とする。
【００１８】
電気的多層コンポーネントの好適な一実施形態では、第１および第２内部電極は、少なくとも部分的にオーバーラップするよう構成する。
【００１９】
別の好適な一実施形態では、内部電極は、好適には、互いにオーバーラップしないようにする。
【００２０】
別の好適な一実施形態では、第１および/または第２内部電極は、少なくとも部分的に第３内部電極にオーバーラップする構成とする。
【００２１】
別の好適な一実施形態では、第１および第２内部電極は、第３内部電極にはオーバーラップしない構成とする。
【００２２】
好適な一実施形態では、第３内部電極は、電気的多層コンポーネントにおける誘電体層と第１または第２内部電極との間に配置する。
【００２３】
好適な一実施形態では、電気的多層コンポーネントは、少なくとも１個のデッキパッケージを備える。
【００２４】
好適な一実施形態では、デッキパッケージは、少なくとも１つの誘電体層を閉塞する。
【００２５】
好適な一実施形態では、電気的多層コンポーネントにおける少なくとも１個のデッキパッケージおよび／または少なくとも１つの開口を設ける誘電体層は、同一材料で構成する。
【００２６】
別の好適な一実施形態では、少なくとも１個のデッキパッケージおよび１つの誘電体層を、異なる材料で構成することもできる。
【００２７】
好適には、誘電体層には、酸化ジルコニウム（ＺｒＯ）または酸化ジルコニウムガラス複合材料、酸化アルミニウム（ＡｌＯＸ）または酸化アルミニウムガラス複合材料、酸化マンガン（ＭｎＯ）または酸化マンガンガラスを使用するが、誘電体層は他の材料を含むこともできる。
【００２８】
電気的多層コンポーネントの好適な一実施形態では、基体が１つまたは複数のスルーホール接点部、いわゆるビアを備え、これらを介して第１および／または第２内部電極を、外部接点と接続する。第３内部電極は浮遊電極として、好適には、スルーホール接点部を介して外部接点に接続しない構成とする。
【００２９】
好適な一実施形態では、電気的多層コンポーネントの外部接点はアレイ（直列配置またはマトリックス配置）として形成し、この場合、特にランド・グリッド・アレイ（ＬＧＡ）またはボール・グリッド・アレイ（ＢＧＡ）が好適である。アレイ（ＬＧＡ , ＢＧＡ）による電気的多層コンポーネントの接触に関し、好適には、少なくとも第１および第２内部電極が、スルーホール接点部を介して外部接点と接続する。
【００３０】
電気的多層コンポーネントの好適な一実施形態では、少なくとも１つの開口を有する誘電体層は、少なくとも１つの開口を有する誘電体層は、少なくとも１個の第１内部電極を設ける、少なくとも１つの隣接するバリスタ層、およびこの少なくとも１個の内部電極と部分的にオーバーラップし、付加的に設ける内部電極とともに、ＥＳＤ放電路（スパークギャップ）を形成するよう構成する。
【００３１】
好適な一実施形態では、電気的多層コンポーネントは、内蔵したガス放電保護素子により、バリスタ機能を付与する。
【００３２】
好適には、バリスタの容量は、１ｐＦ以下とする。
【００３３】
上述した電気的多層コンポーネントは、特にバリスタ容量に対して、開口を設ける誘電体層における小容量の並列配置による接続によって、コンポーネントの総静電容量（キャパシタンス）が減少する。電気的多層コンポーネントの端子電圧の増大量は、誘電体層により、従来技術に既知の多層コンポーネントに比して僅かな量に留まる。
【００３４】
ＥＳＤ保護素子の端子電圧は、原則的に内部電極層の間隔および誘電体層における開口の形成法に応じて規定される。
【００３５】
電気的多層コンポーネントを上述した形態にすることにより、極めて小さな静電容量（キャパシタンス）において、端子電圧を僅かな量に抑えることが可能になる。
【００３６】
電気的多層コンポーネントにおいて、少なくとも２個の内部電極の間に、開口を有する誘電体層を付加的に設けることにより、多層コンポーネントの総静電容量（キャパシタンス）が大幅に減少する。
【００３７】
以下、本発明を添付図面に示した実施形態につき更に詳述する。添付図面は、縮尺通りに描いておらず、適宜、拡大、縮小または変形した状態で示す。構造的または機能的に対応する構成要素には、同一の参照符号を付して示す。
【図面の簡単な説明】
【００３８】
【図１】電気的多層コンポーネントの第１実施形態を示す説明図である。
【図２】電気的多層コンポーネントにおける他の好適な一実施形態を示す説明図である。
【図３】電気的多層コンポーネントにおけるさらに他の好適な一実施形態を示す説明図である。
【図４】誘電体層における開口を第３内部電極と外部接点との間に配置した、電気的多層コンポーネントにおける別の好適な一実施形態を示す説明図である。
【図５】誘電体層を、それぞれが内部電極を有する２つのバリスタ層の間に配置した、電気的多層コンポーネントにおけるさらに別の好適な一実施形態の構成を概略的に示す説明図である。
【図６】外部接点をボール・グリッド・アレイ（ＢＧＡ）として形成した、電気的多層コンポーネントにおけるさらにまた別の好適な一実施形態を示す説明図である。
【図７】内部電極が互いにオーバーラップしない構成とした、電気的多層コンポーネントにおける他の好適な一実施形態を示す説明図である。
【発明を実施するための形態】
【００３９】
図１は、基体１を備える電気的多層コンポーネントの第１実施形態を示す。基体１の側面には外部電極２，２´を配置し、これら外部電極２，２´を基体の内部に配置する内部電極３，４と導電的に接続する。基体１は、第１内部電極３を含むバリスタ層５を有し、第１内部電極３の大部分、すなわち外部電極２，２´との接点までバリスタ層５により包囲する。電気的多層コンポーネントは付加層７を備え、図示の実施形態では被覆ガラス１２として形成する。
【００４０】
付加層７とバリスタ層５との間に、開口８を設けた誘電体層６を配置する。誘電体層６と付加層７との境界面に、第２内部電極４を配置する。第１および第２内部電極３，４の遊端は、相互に部分的にオーバーラップする。誘電体層６に設ける開口８には、好適には、ガス状の媒体を充填する。電気的多層コンポーネントの基体１は、厚さ方向において、デッキパッケージ９と被覆ガラス１２として形成する付加層７とによって閉塞する。デッキパッケージ９は、少なくとも１つの誘電体層を有する。
【００４１】
図２は、電気的多層コンポーネントにおける他の好適な一実施形態を示す。図２に示す電気的多層コンポーネントの構成は、図１に示す多層コンポーネントの構成に近似するが、多層コンポーネントの誘電体層６を、多孔性材料で構成する点で異なる。誘電体層６は、多数の開口または穿孔部８，８´を有する。第１電極３は、バリスタ層５とデッキパッケージ９との間における境界面に配置する。第１および第２内部電極３，４は、電極面の広範囲にわたって相互にオーバーラップする。
【００４２】
ただし、図示しない好適な一実施形態では、図１に示す電気的多層コンポーネントの実施形態同様、第１電極の大部分がバリスタ層５によって包囲する。
【００４３】
図３は、電気的多層コンポーネントにおけるさらに他の好適な一実施形態を示す。多層コンポーネントは基体１を備え、基体１の側面に外部電極２，２を配置する。基体１は、第１内部電極３を有し、内部電極３はバリスタ層５とデッキパッケージ９との間に配置する。電気的多層コンポーネントは第２内部電極４を備え、内部電極４は付加層７との境界面に配置する。付加層７とバリスタ層５との間には、開口８を設けた誘電体層６を配置し、誘電体層６とバリスタ層５との間には、付加的に設ける第３内部電極１１を配置する。第３内部電極１１は、電気的多層コンポーネントの外部電極２，２´に対して、特に直接電気的に接触していない。すなわち、第３内部電極１１は一定電位を持たない浮遊電極として構成とする。電気的多層コンポーネントの第１および第２内部電極３，４は、外部電極２，２と直接電気的に接触する。
【００４４】
図４は、電気的多層コンポーネントにおける別の好適な一実施形態を示しており、基体１を備える。図４における電気的多層コンポーネントの実施形態は、図３に示す実施形態に近似した構成をなす。第２電極４は、図４に示す実施形態では、外部電極２の部分領域として形成する。誘電体層６は、直接外部電極２に接触する。誘電体層６に設ける開口８は、第３電極１１と、外部電極２における第２内部電極４の機能を有する部分領域との間に配置する。
【００４５】
図５は、電気的多層コンポーネントにおけるさらに別の好適な一実施形態を示しており、基体１およびその側面に配置した外部電極２，２を備える。基体１は、第１内部電極３の大部分を包囲するバリスタ層５を有し、このバリスタ層５の上側には、開口８を設けた誘電体層６を配置する。誘電体層６には、第２電極４の大部分を包囲する付加層７を隣接させ、図示の実施形態においては、付加層７はバリスタ層として形成する。電気的多層コンポーネントは、厚さ方向においては、デッキパッケージ９，９´によって閉塞し、デッキパッケージ９，９´は、それぞれ少なくとも１つの誘電体層を有する。内部電極３，４は、互いに部分的にオーバーラップし、誘電体層６の開口８とともにＥＳＤ保護素子を構成する。
【００４６】
図６は、電気的多層コンポーネントにおけるまた別の好適な一実施形態を示す。多層コンポーネントの基体１は、バリスタ層５およびその表面に配置した第１内部電極３を有する。バリスタ層５の厚さ方向下側に誘電体層６を配置し、誘電体層６は、図示の実施形態では、２つの開口８，８´を有する。電気的多層コンポーネントの基体１は、厚さ方向において、デッキパッケージ９，９´により閉塞し、デッキパッケージ９，９´は、少なくとも１つの誘電体層を有する。
【００４７】
電気的多層コンポーネントは、２個の第２電極４，４´を備え、これら第２電極４，４´は誘電体層６と第２被覆パッケージ９´との境界面に配置する。第１内部電極３と２個の第２内部電極４，４´との接続は、スルーホール接点部（ビア）１０，１０´により行う。図示の実施形態における電気的多層コンポーネントの外部接点２，２´は、ボール・グリッド・アレイ（ＢＧＡ）として形成し、外部接点２，２´には、いわゆるバンプ１３，１３´を配置する。
【００４８】
図７は、電気的多層コンポーネントにおけるさらにまた別の好適な一実施形態を示す。図７に示す多層コンポーネントの実施形態は、図５に示す実施形態に近似した構成をなすが、第１および第２内部電極３，４は、図示の実施形態においては、互いにオーバーラップしない。すなわち、第１および第２内部電極３，４は、誘電体層に設けた開口８まで達するが、電気的多層コンポーネントの厚さ方向においては、互いにオーバーラップしない構成とする。
【００４９】
実施形態としては、本発明で実施可能な形態の一部しか記載しなかったものの、本発明はこれらに限定されるものではない。原則的に、電気的多層コンポーネントは、直列または並列接続された複数個のＥＳＤ保護素子を含むことができ、これらは１つまたは複数の開口を設けた誘電体層および少なくとも１つの隣接するバリスタ層によって形成することができる。誘電体層における開口は、貫通孔、空洞、凹所または他の形として形成することができる。
【００５０】
本発明が上述した特定の実施形態に限定されるものでなく、各実施形態の個別的な特徴が、技術的に有意な限度において任意に組み合わせ可能であることは言うまでもないことである。
【符号の説明】
【００５１】
１            基体
２，２´      外部電極
３            第１内部電極
４            第２内部電極
５            バリスタ層
６            誘電体層
７            付加層
８，８´      開口
９，９´      デッキパッケージ
１０，１０´  スルーホール接点部（ビア）
１１          第３内部電極
１２          被覆ガラス
１３，１３´  バンプ
【図１】
0005607658.tif 000002
【図２】
0005607658.tif 000003
【図３】
0005607658.tif 000004
【図４】
0005607658.tif 000005
【図５】
0005607658.tif 000006
【図６】
0005607658.tif 000007
【図７】
0005607658.tif 000008