(57)【特許請求の範囲】
【請求項１】
回路ブロックと、
前記回路ブロックに電源を供給するためのローカル電源線と、
電源線と、
前記電源線と前記ローカル電源線の間にそのソース―ドレイン経路が設けられる第１のトランジスタとを有し、
前記第１のトランジスタは、第１の状態においてはオフ状態に制御され、第２の状態においてはオン状態に制御され、
前記第１の状態から前記第２の状態に移行する際に、前記第１のトランジスタは、前記第１のトランジスタのソース―ドレイン経路を流れる電流の変化率が、所定の値を超えないように制御されるものであるか、および／または、
前記第２の状態から前記第１の状態に移行する際に、前記第１のトランジスタは、前記第１のトランジスタのソース―ドレイン経路を流れる電流の変化率が、所定の値を超えないように制御されるものであり、
第２のトランジスタと、
可変電流源とをさらに有し、
前記第１のトランジスタのゲートは、前記第２のトランジスタのゲートに接続され、
前記第２のトランジスタのソースは、前記電源線に接続され、
前記第２のトランジスタのドレインは、前記第１のトランジスタのゲート、前記第２のトランジスタのゲート、及び前記可変電流源に接続されることを特徴とする情報処理装置。
【請求項２】
請求項１記載の情報処理装置において、
前記可変電流源は、所定の順序でオン状態に制御される複数の第３のトランジスタを有することを特徴とする情報処理装置。
【請求項３】
請求項２記載の情報処理装置において、
前記複数の第３のトランジスタのうち、前記所定の順序において先にオン状態に制御されるトランジスタのゲート長を第１のゲート長として、前記所定の順序において後にオン状態に制御されるトランジスタのゲート長を第２のゲート長とすると、前記第１のゲート長は、前記第２のゲート長と等しいか、又は前記第２のゲート長よりも長いことを特徴とする情報処理装置。
【請求項４】
請求項２記載の情報処理装置において、
前記回路ブロックは第４のトランジスタを有し、
前記複数の第３のトランジスタのそれぞれのゲート長は、前記第４のトランジスタのゲート長よりも長いことを特徴とする情報処理装置。
【請求項５】
請求項２記載の情報処理装置において、
前記可変電流源は、カレントミラー回路をさらに有することを特徴とする情報処理装置。
【請求項６】
請求項１記載の情報処理装置において、
前記第２の状態において、前記第１のトランジスタのゲートの電位は、接地電位又は電源電位に固定されることを特徴とする情報処理装置。
【請求項７】
請求項１記載の情報処理装置において、
前記第１の状態において、前記第１のトランジスタのゲートの電位は、接地電位又は電源電位に固定されることを特徴とする情報処理装置。
【請求項８】
請求項６記載の情報処理装置において、
前記第１のトランジスタのゲート電位を固定するためのバッファ回路は、複数に分割されて配置されることを特徴とする情報処理装置。
【請求項９】
請求項２記載の情報処理装置において、
前記複数の第３のトランジスタのそれぞれは、一定の時間間隔で活性化されることを特徴とする情報処理装置。
【請求項１０】
請求項９記載の情報処理装置において、
前記時間間隔は、第１の制御信号によって制御されることを特徴とする情報処理装置。
【請求項１１】
請求項１０記載の情報処理装置において、
前記第１の制御信号は、情報処理装置の外部から供給されることを特徴とする情報処理装置。
【請求項１２】
請求項２記載の情報処理装置において、
前記複数の第３のトランジスタの数は、第２の制御信号によって制御されることを特徴とする情報処理装置。
【請求項１３】
請求項１記載の情報処理装置において、
前記電源線と前記ローカル電源線との間にそのソース―ドレイン経路が設けられる第５のトランジスタをさらに有し、
前記第５のトランジスタは、前記第１の状態においてはオフに、前記第２の状態においてはオンに制御されることを特徴とする情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタンバイ時の電力を低減する電源遮断システムを具備する情報処理装置に関する。
【背景技術】
【０００２】
半導体製造技術の微細化に伴い、オフしているトランジスタを流れるリーク電流(漏れ電流)と呼ばれる電流が増大し、動作していない回路のリーク電流による電力増加が問題となっている。このリーク電流を抑える技術として、回路が動作していない場合に電源を遮断し、リーク電流を低減する電源遮断技術が用いられている。
【０００３】
図３４（ａ）及び図３４（ｂ）に電源遮断技術の概要を示す。回路が動作している状態ACTIVEでは、回路LOGIC1の電源であるローカル電源VDCLに電源電圧VDDと同電位を印加することで回路LOGIC1が正常に動作する。回路が動作してないスタンバイ状態STAND-BYにおいては、回路の電源VDCLと電源線VDDとの間に挿入された電源スイッチSWの制御線CSWの電位をハイとすることで電源スイッチを遮断する。これによって、ローカル電源VDCLの電位が低下し、回路LOGIC1を流れるリーク電流Ileakを低減することができる。このスタンバイ状態から動作状態に復帰する場合に、電源スイッチSWを急激にオンするとローカル電源を充電するための大きい電流が急激に流れ、これによって電源VDDに大きな電源ノイズを生じさせ、電源遮断を行っていない部分の回路が誤動作を起こす可能性がある。
【０００４】
よって、この問題を解決するために、特許文献１の図５に記載のように電源遮断からの復帰時に電源スイッチの制御線の電位を一定時間中間電位に設定し、スタンバイ状態から動作状態に移行する期間におけるローカル電源の電位の変化を緩やかとし、当該期間内に電源スイッチSWを流れる電流I(SW)を小さく抑えることによって、電源ノイズの発生を抑える技術があった(特許文献1)。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開2008-34667号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、リーク電流を低減するという目的を達成するためには、特許文献１に記載の発明では不十分である。VDCLを充電するための電流だけでなく、VDCLの電位が高くなることによるリーク電流の増加も電源ノイズの原因となるためである。特許文献１に係る電源ノイズ低減技術の課題を、図３５及び図３６を用いて説明する。図３５（ａ）は、VDCLおよびCSWを特許文献１と同様に制御した場合のスイッチSWを流れる電流I(SW)の比較を示している。特に、点線はVDCLの電位が上昇してもリーク電流Ileakに大きな変化が無いような回路を、実線はVDCLの電位の変化に伴いリーク電流Ileakが増加するような回路を想定し、図３５（ａ）には、これら両者の場合における、スイッチSWを流れる電流I(SW)を図示している。図３５（ｂ）には、当該制御の際の制御線CSWの電位を、図３５（ｃ）には、当該制御の際のローカル電源線VDCLの電位を示している。なお、図３５（ａ）における電流I(SW)の最大値については、例えば10.0A等の値が対応するが、設計事項であり、特定の値に限定されるものではない。図３５（ｂ）及び（ｃ）においては、電源電圧が1.0Vの場合を想定し、電位V(CSW)の最大値及び電位V(VDCL)の最大値を1.0Vとして表記している。
【０００７】
図３５（ａ）の点線のように、リーク電流Ileakに大きな変化が無いような場合とは異なり、図３５（ａ）の実線の場合には、電位V(VDCL)の増加に伴いリーク電流Ileakが増加するため、それに伴いI(SW)が増加し、結果として電源ノイズの原因となることがわかる。
【０００８】
さらに、電源遮断を行うLSIのスタンバイ状態からの復帰時の電流の流れる経路を図３６に示す。図３６において、MOD2は電源遮断を行っている回路ブロック、MOD1は同じLSI中の電源遮断を行っていない回路ブロック、LSI1は回路ブロックが搭載されたLSI、BOARD1はそのLSIが搭載されたボード、CAP1はボード上に搭載された電源に付加される容量、POW1はLSIに電源を供給するための電源ICを示している。係る回路を有する情報処理装置において、スタンバイ状態から復帰する際には、増加したリーク電流Ileakは、電源遮断していない回路ブロックMOD1からの電流Imod1や、容量CAP1からの電流Icapによって供給される。ここで、Imod1やIcapは、容量に蓄積されている電荷によって供給される電流であるため、有限である。これに対し、リーク電流Ileakは常に流れ続けるため、有限であるImod1やIcapでは、リーク電流Ileakを流せるだけの電荷を供給し続けることは出来ない。よってIleakによる電源電圧の低下を生じさせ、電源ノイズとなる。
【０００９】
以上をまとめると、特許文献１に記載の発明においては、電源スイッチ制御線の電位を中間電位にする電源制御しか行っていないので、ローカル電源の電位が次第に上昇してしまうことが考慮されていない。そのため、ローカル電源の電位上昇に伴いリーク電流が増加することによる電源ノイズが従来技術における課題となっていた。
【課題を解決するための手段】
【００１０】
本願発明による課題を解決するための手段のうち、代表的なものは以下の通りである。
【００１１】
第１に、情報処理装置であって、回路ブロックと、前記回路ブロックに電源を供給するためのローカル電源線と、電源線と、前記電源線と前記ローカル電源線の間にそのソース―ドレイン経路が設けられる第１のトランジスタとを有し、前記第１のトランジスタは、第１の状態においてはオフ状態に制御され、第２の状態においてはオン状態に制御され、前記第１の状態から前記第２の状態に移行する際に、前記第１のトランジスタは、前記第１のトランジスタのソース―ドレイン経路を流れる電流の変化率が、所定の値を超えないように制御されることを特徴とする。
【００１２】
第２に、情報処理装置であって、回路ブロックと、前記回路ブロックに電源を供給するためのローカル電源線と、電源線と、前記電源線と前記ローカル電源線の間にそのソース―ドレイン経路が設けられる第１のトランジスタとを有し、前記第１のトランジスタは、第１の状態においてはオフ状態に制御され、第２の状態においてはオン状態に制御され、前記第２の状態から前記第１の状態に移行する際に、前記第１のトランジスタは、前記第１のトランジスタのソース―ドレイン経路を流れる電流の変化率が、所定の値を超えないように制御されることを特徴とする。
【００１３】
第３に、情報処理装置であって、回路ブロックを具備し、第１の状態と、前記第１の状態よりも前記回路ブロックに供給される電力の大きい第２の状態を有するＬＳＩと、電源線を介して前記ＬＳＩに電源を供給する電源ＩＣとを有し、前記ＬＳＩは、前記ＬＳＩの外部から第１の制御信号を受信し、前記ＬＳＩは、前記第１の状態から前記第２の状態に移行する際に、前記第１の制御信号に基づいて、第１の制御か、又は、前記回路ブロックに供給される電流の変化率が前記第１の制御よりも大きい第２の制御を選択し、前記第１の制御信号は、前記電源線のインピーダンス、又は前記電流の変化率に対する前記電源ＩＣの応答速度に基づいて変化することを特徴とする。
【発明の効果】
【００１４】
本願発明によれば、従来技術に対して、リーク電流をより効率的に低減することが可能となる。
【図面の簡単な説明】
【００１５】
【図１】本発明を用いた電源遮断制御回路の基本構成図。
【図２（ａ）】本発明を用いた電源遮断制御回路の動作中における、電源スイッチを流れる電流を示す波形図。
【図２（ｂ）】本発明を用いた電源遮断制御回路の動作中における、電源スイッチの制御信号の電位を示す波形図。
【図２（ｃ）】本発明を用いた電源遮断制御回路の動作中における、ローカル電源の電位を示す波形図。
【図３】本発明を用いた電源遮断制御回路の可変電流源部分を含む回路図。
【図４（ａ）】本発明を用いた電源遮断制御回路の動作中における、電源スイッチを流れる電流を示す波形図。
【図４（ｂ）】本発明を用いた電源遮断制御回路の動作中における、電源スイッチの制御信号の電位を示す波形図。
【図４（ｃ）】本発明を用いた電源遮断制御回路の動作中における、ローカル電源の電位を示す波形図。
【図５】本発明の回路を構成した場合の電流源を構成するPMOSトランジスタサイズの例。
【図６】本発明を適用した回路のスイッチ配置レイアウト概略図。
【図７】本発明を適用した回路における電源スイッチのレイアウト図。
【図８】本発明を適用した電源スイッチ制御回路の回路図。
【図９】本発明を適用した回路の動作波形。
【図１０】本発明を適用した電源スイッチ制御回路の回路図。
【図１１】本発明を適用した回路における電源スイッチのレイアウト図。
【図１２】本発明を用いた電源遮断制御回路内の動作信号出力回路の回路図。
【図１３】動作信号出力回路の動作波形図。
【図１４】カウンタ段数の設定パターン。
【図１５】カウンタ段数の設定パターン。
【図１６（ａ）】本発明を用いた電源遮断制御回路の動作中における、電源スイッチを流れる電流を示す波形図。
【図１６（ｂ）】本発明を用いた電源遮断制御回路の動作中における、電源スイッチの制御信号の電位を示す波形図。
【図１６（ｃ）】本発明を用いた電源遮断制御回路の動作中における、ローカル電源の電位を示す波形図。
【図１７】本発明を適用したボードの構成図。
【図１８】本発明を適用したLSIの内部回路構成図。
【図１９】カウンタ段数の設定パターン。
【図２０】本発明を用いた電源遮断制御回路内の動作信号出力回路の回路図。
【図２１（ａ）】本発明を用いた電源遮断制御回路の動作中における、電源スイッチを流れる電流を示す波形図。
【図２１（ｂ）】本発明を用いた電源遮断制御回路の動作中における、電源スイッチの制御信号の電位を示す波形図。
【図２１（ｃ）】本発明を用いた電源遮断制御回路の動作中における、ローカル電源の電位を示す波形図。
【図２２】電流制御段数の設定パターン。
【図２３】本発明を適用した回路の動作波形。
【図２４】本発明を用いた電源遮断制御回路内の動作信号出力回路の回路図。
【図２５（ａ）】本発明を用いた電源遮断制御回路の動作中における、電源スイッチを流れる電流を示す波形図。
【図２５（ｂ）】本発明を用いた電源遮断制御回路の動作中における、電源スイッチの制御信号の電位を示す波形図。
【図２５（ｃ）】本発明を用いた電源遮断制御回路の動作中における、ローカル電源の電位を示す波形図。
【図２６】本発明を用いた電源遮断制御回路の可変電流源部分を含む回路図。
【図２７】本発明を適用した回路のスイッチ配置レイアウト概略図。
【図２８】本発明を適用した回路における電源スイッチのレイアウト図。
【図２９】本発明を適用した電源スイッチ制御回路の回路図。
【図３０】本発明を適用した回路における電源スイッチのレイアウト図。
【図３１】本発明を適用した回路における電源スイッチのレイアウト図。
【図３２】本発明の回路を構成した場合の電流源を構成するPMOSトランジスタサイズの例。
【図３３】本発明の回路を構成した場合の電流源を構成するPMOSトランジスタサイズの例。
【図３４（ａ）】電源遮断技術の概要を示す図。
【図３４（ｂ）】電源遮断技術の概要を示すタイミング図。
【図３５（ａ）】本発明が解決する課題を示す、電源スイッチを流れる電流を示す波形図。
【図３５（ｂ）】本発明が解決する課題を示す、電源スイッチの制御信号の電位を示す波形図。
【図３５（ｃ）】本発明が解決する課題を示す、ローカル電源の電位を示す波形図。
【図３６】本発明が解決するボード上の課題を示す図。
【発明を実施するための形態】
【００１６】
本発明の代表的な情報処理装置では、電源遮断機能を有するLSIにおいて、電源遮断から復帰する際にLSIを流れる電流量の変化を一定値以下に抑える制御を実施する構成をとる。以下、本発明の各実施例について、図面を用いて詳細に説明する。
【実施例１】
【００１７】
図１に本発明を用いた電源遮断制御回路の基本構成を示す。図１において、LOGIC1は回路ブロック、MPSW1はLOGIC1の電源を遮断する電源スイッチ、VDDは電源線、VDCLはLOGIC1の電源を構成するローカル電源線、CSWは電源スイッチの制御線、MP1はカレントミラーを構成するPMOSトランジスタ、CSV1は電流を制御可能な可変電流源を示している。
【００１８】
この回路では、回路ブロックLOGIC1が動作している際にはCSWはロウ電位となって電源スイッチMPSW1はオンし、それによってローカル電源VDCLは電源線VDDに接続されて電源がLOGIC1に供給されLOGIC1は正常に動作する。回路ブロックLOGIC1が動作しないスタンバイ状態においては、CSWはハイ電位となって電源スイッチMPSW1はオフし、ローカル電源VDCLが電源線VDDから切断される。これによって、LOGIC1への電源の供給は遮断され、LOGIC1を構成するトランジスタを流れるリーク電流が低減され、LOGIC1の消費電力が低減できる。
【００１９】
このスタンバイ状態から復帰する際には、電源スイッチの制御信号CSWをハイからロウに遷移させ、電源スイッチMPSW1をオンにする必要がある。この電源スイッチをオンする動作を急激に行うと、VDCL電位が上昇することに伴い回路ブロックLOGIC1のリーク電流が急激に増加し、電源線VDDに電源ノイズを生じさせる。係る課題を解決すべく、本実施例に係る回路は、スタンバイ状態(第１の状態)から動作状態(第２の状態)に移行する際に、第１のトランジスタ(MPSW1)のソース―ドレイン経路を流れる電流の変化率が、所定の値を超えないように制御される。係る制御によって、電源線VDDに生ずる電源ノイズを抑制することが可能となる。また、係る制御は、図１に示すように、可変電流源CSV1の電流を徐々に増加させ、その電流をMP1およびMPSW1で構成されるカレントミラーで増幅して、MPSW1の電流を決定することで、実現可能である。
【００２０】
電流および回路各部分の電圧変化を図２（ａ）から図２（ｃ）に示す。図２（ａ）に示すように、電源スイッチMPSW1の電流I(MPSW1)は一定の傾きをもって増加する。このときの電源スイッチの制御信号CSWの電位を図２（ｂ）に示す。図２（ｂ）からわかるように、電源スイッチの制御信号CSWの電圧V(CSW)の変化は時間がたつごとに大きくなっており、これによってMPSW1の電流変化が一定となる。また、このときのローカル電源VDCLの電位を図２（ｃ）に示す。なお、図２（ａ）から図（ｃ）の縦軸の表記法は、図３５（ａ）から（ｃ）のうち対応するものと同様である。
【００２１】
図２（ｃ）からわかるように、ローカル電源VDCLの電圧V(VDCL)の変化は、スタンバイ状態から動作状態へ移行する期間の初期に大きく、ローカル電源VDCLの電圧が高くなるに従って電圧変化率が小さくなっている。これは、VDCLの電位が高くなるに従って回路ブロックLOGIC1を流れるリーク電流の変化率が大きくなるため、リーク電流の変化率を一定以下とするためには、VDCLの電位が高くなるとVDCLの電圧変化率を小さくする必要があるためである。図２（ａ）から図２（ｃ）に示した電流および電圧の関係は、図１のように可変電流源とカレントミラー回路を用いることで実現することが可能である。
【００２２】
図３に本発明を用いた電源遮断制御回路の可変電流源部分をPMOSの電流源及びカレントミラーを用いて構成した場合の回路の例を示す。図３において、MCN1およびMCN2はカレントミラーを構成するNMOSトランジスタ、NC1は電流源が接続されるノード、MCS1〜MCSnは電流源となるPMOSトランジスタ、CCS1〜CCSnは電流源MCS1〜MCSnを制御する信号、SEQ1はCCS1〜CCSnを発生させる回路を示す。この回路において、回路ブロックLOGIC1が電源遮断から復帰する際には、電流源を構成するPMOSであるMCS1〜MCSnがある一定の時間間隔で順次オンする。電源線VDDからトランジスタMCS1〜MCSnのそれぞれに流れる電流はノードNC1に流れ込む。そして、NC1に接続されているカレントミラーを構成するMCN1およびMCN2により増幅された電流が、MP1のドレイン電極に流れることとなる。従って、MCS1〜MCSnが順次オンしていけば、MP1に流れる電流が徐々に増加し、これにともなってMPSW1を流れる電流の変化率を一定以下に抑えて、VDCLの電位を上昇させることが可能となる。
【００２３】
図４（ａ）から図４（ｃ）に、図３の回路を用いた場合の電流の変化と回路各部の電圧を示す。トランジスタMCS1〜MSCnが順次オンされるに伴い、ノードNC1の電流が離散的に増加するために、図４（ａ）に示すようにトランジスタMPSW1を流れる電流I(MPSW1)も増大し、結果として、MPSW1を流れるリーク電流も段階的に増加する。ただし、電流I(MPSW1)が一定の電流変化である点線に近い波形を示しており、電流I(MPSW1)の変化率が所定の値を超えないため、電源線VDDにノイズを生じさせずに電源遮断から復帰することが可能となる。また、可変電流源を流れる電流が離散的に増加するため、図４（ｂ）及び図４（ｃ）に示すようにCSWおよびVDCLの電圧も段階を持って変化する。この電流源の電流量や電流源をオンする時間間隔は回路の性能やLSI内部の電源線の寄生容量、LSI外の電源に付加する容量、LSIに電源を供給する電源ICの電流変化に対応する能力などによって決定される。一例として、65nmプロセスで作成したLSIにおいて、一般的なLSIを搭載するボードおよび電源ICを用いた場合に、電流源をオンする時間間隔を5us、電流源がオンすることによって増加する電流を500mAとすることが可能である。
【００２４】
なお、図１から図４を用いて説明した制御と同様の効果を、カレントミラー回路を用いる代わりに電源スイッチMPSW1を複数個設けた上で、当該複数の電源スイッチMPSW1を順次オンにしていくような制御で実現することは困難である。図２及び図４に示すように、電圧V(CSW)を線形ではない変化をもった値に制御し、さらに電流I(MPSW1)を線形に変化させる制御が必要となるため、時間の変化に応じてオンすべきスイッチ数を増加させなくてはならず、結果として膨大な数の電源スイッチMPSW1が必要となり現実的でないためである。
【００２５】
図５に、65nmプロセスで本発明の回路を構成した場合の電流源を構成するPMOSトランジスタサイズの一例を示す。後にオンするトランジスタがオンする場合には、最初よりもVDCLの電位が上昇しているため電流を多く流す必要がある。そのため、番号の小さいトランジスタのゲート長Lは、番号の大きいトランジスタのゲート長Lよりも大きくなっている。また逆に同じゲート長の場合、番号の小さいトランジスタのゲート幅Wは、番号の大きいトランジスタのゲート幅Wよりも小さくなっている。また、このトランジスタの電流によってリーク電流の変化量が決定されるため、LSI製造時の電流の大きさが設計時からずれる量が小さくなる必要がある。つまり、電流源を構成するトランジスタはばらつきが小さい必要がある。そのため、電流源のトランジスタとしてサイズの大きいトランジスタが使用される。図５のLogicは論理回路に使用される最小のトランジスタのサイズを示しているが、それよりも大きいトランジスタが電流源として使用される。
【００２６】
また、NMOSトランジスタと比較してPMOSトランジスタはランダムばらつきが小さいという特徴がある。よって、電流源をNMOSトランジスタで構成することも可能であるが、PMOSトランジスタを使用するとばらつきが少なく、性能が向上する。また、NMOSトランジスタを使う場合とPMOSトランジスタを使う場合に同じばらつき量を持った電流源を設計する際には、PMOSトランジスタを用いたほうが小さい構成にすることが可能である。
【００２７】
図６に、本発明を適用した回路にスイッチを配置する場合のレイアウト概略図を示す。回路ブロックLOGIC1内に、電源スイッチを構成するトランジスタMPSW1が均等に配置される。本発明は、比較的消費電力の大きい回路ブロックを想定しているため、電源スイッチサイズを大きくする必要があり、回路ブロック内前面にスイッチが配置されている。ただし、消費電力が小さい場合には、回路ブロックの周辺部のみに配置する等の構成も可能である。
【００２８】
図７に、本発明を適用した回路における電源スイッチのレイアウトの一例を示す。図７において、GATEはスイッチを構成するトランジスタのゲート電極、DIFFはスイッチを構成するトランジスタの拡散層、GCONはゲートコンタクト、DCONは拡散層コンタクト、METALは金属配線を示している。このスイッチのレイアウトは、同じ形のスイッチを上下に並べれば容易に接続される形となっており、図６のように回路ブロック内に縦長に接続することが可能である。また、左右を入れ替えれば横方向にも容易に接続することが可能であり、スイッチサイズを大きくする必要がある場合には、このレイアウトを複数列並べて配置すれば、図６のような構成をとることが可能となる。電源スイッチを制御する信号CSWは電源スイッチを構成するトランジスタのゲートに入力され、電源VDDはソース電力に、ローカル電源はドレイン電極に接続されることで、制御信号CSWによって電源スイッチがコントロールできる。
【００２９】
図８に本発明を適用した電源スイッチ制御回路の追加回路の回路図を示す。図３と図８は対応しており、電源スイッチを制御する信号CSWを電源を遮断する回路が動作している場合には接地電位に、また電源を遮断している場合には電源電位に固定するための回路が図８に示されている。図８におけるCurrent controlと図示されている矢印の先が、図３のMCN2のドレイン端子に接続される。
【００３０】
本回路の動作を図９の動作波形を用いて説明する。回路ブロックの電源が遮断されている場合、つまり図９のSTAND-BYの状態では、ACT信号がロウ、ACTB信号がハイ、STBYB信号がロウ電位となる。これによって、CSWはハイ電位となり電源スイッチMPSW1は遮断状態となる。またカレントミラーを構成するPMOSトランジスタMP1のゲートはCSWと接続されるため、ハイとなる。
【００３１】
回路ブロックが動作し回路ブロックに電源が供給されている場合、つまり図９のACTIVEの状態では、ACT信号がハイ、ACTB信号がロウ、STBYB信号がハイ電位となる。これによって、CSWはロウ電位に固定され、電源スイッチMPSW1はオンとなり、回路ブロックLOGIC1には電源が供給され正常に動作する。またこの状態では、カレントミラーを構成するPMOSトランジスタMP1のゲートであるCSWGはCSWと分離されてハイ電位に固定され、MP1はオフ状態となり、CSWをロウにすることが可能となる。
【００３２】
また、電源遮断状態から電源オンに移行する状態、つまり図９のTRANSITION1の状態では、ACT信号がロウ、ACTB信号がハイ、STBYB信号がハイ電位となる。これによって、CSWの電位を固定するトランジスタはオフとなり、CSWの電位をカレントミラーによって制御することが可能となる。さらに、TRANSITION1では、VDCLおよびCSWの電位がゆっくり変化するとともに、カレントミラーを構成するPMOSトランジスタMP1のゲートであるCSWGの電位はCSWと同じ電位で変化していることがわかる。
【００３３】
また、電源オンから電源遮断に移行する状態、つまり図９のTRANSITION2の状態では、TRANSITION1と同様ACT信号がロウ、ACTB信号がハイ、STBYB信号がハイ電位となる。電源を遮断する場合には、電源スイッチを遮断すればよいため、遷移時間は短くなる。
【００３４】
図１０に本発明を適用した電源スイッチ制御回路の構成を示す。図６で示すように、電源スイッチを構成するPMOSトランジスタMPSW1は回路ブロック内に広く配置される。よって、その制御信号CSWも回路ブロック内に広く分配される必要がある。その場合に、CSWの配線に付加される寄生抵抗が存在し、CSW線にゲートリーク電流などの電流が流れた場合電圧降下が生じ、CSWの電位をハイまたはロウに固定できなくなる可能性がある。よって、CSWをハイまたはロウに固定するためのトランジスタ(図１０中のBUF)は分割されて回路ブロック内に広く配置する必要がされる。
【００３５】
これらのトランジスタの配置の概略図を図１１に示す。図中のBUFがCSWの電位を固定するためのトランジスタの位置を示しており、回路ブロック内に分割されて配置されていることが分かる。
【００３６】
図１２に本発明を用いた電源遮断制御回路において電流源を順番にオンするための信号を出力する回路を示す。本回路は図３における制御回路SEQ1の一例である。図１２において、REQは電源遮断を開始することをしめすリクエスト信号、CONTは制御信号を生成する論理回路、COUNTERは入力されるクロックの周期から一定の時間をカウントして出力するカウンタ回路、CCS1〜CCSnは電流源を制御する制御信号、REG1〜REGnはCCS1〜CCSnの値を保存するレジスタ回路、SET/RESETはレジスタをセットしたりリセットしたりする信号、STCはカウンタ動作を開始するための信号、ENDCはカウンタ動作が終わったことを示す信号、CLKはカウンタに入力されるクロック信号、CALはカウンタのカウント値を設定する信号である。
【００３７】
この回路では、CUPという信号が入力されるごとに、CCS1〜CCSnが順番にロウになる。詳細な回路動作を図１３の波形図を用いて説明する。電源遮断を実行する信号REQが入力されると、電流源を制御する信号CCS1〜CCSnのオンになっている数を増加させる信号であるCUPが出力される。これによって、CCS1〜CCSnのすべてがハイの場合には、まずCCS1がロウとなる。またCUPが出力されると同時に、カウンタ回路のカウントを開始する信号STCが出力される。この信号から、一定のクロックの入力を数えて一定の時間がたった後にENDC信号がカウンタから出力される。このENDCから、再度CUPが出力されるとともに、再度カウンタ動作を開始する信号STCが出力される。CUPが出力されると、CCS1〜CCSnのうちCCS1のみがロウとなっているため、CCS1の反転信号とCUPの論理積の結果がCCS2の値を保持するレジスタに入力され、それにともなってCCS2がロウとなる。この動作を同様に順次繰り返すことで、CCS1〜CCSnの信号が一定の時間間隔をおいてロウとなる。つまり、このCCS1〜CCSnの信号を図３の回路に入力すれば、電源遮断をした回路に流れる電流を徐々に増加させることが可能となる。
【００３８】
図１４に、カウンタ段数を設定するためのパターンを示す。図１２の回路のカウンタに入力されるクロックの周波数は、使用されるLSIによって異なる可能性がある。よって、カウンタでカウントする段数を信号CALによって調整できれば、クロック周波数が異なっていても同じ間隔を持ってCCS1〜CCSnを出力することが可能である。たとえば、CASE1のように入力されるクロックが高速の場合には、カウンタでカウントする段数を増加させる。逆にCASE3のように入力されるクロックが低速の場合にはカウンタでカウントする段数を減少させる。こういった制御をおこなうことで一定の間隔を持って図３の電流源をオンし、回路ブロックの電流の変化率を一定に保つことが可能となる。
【００３９】
図１５に、本発明が適用されたLSIおよびそのLSIが搭載されるボードの電源のインピーダンスによって図１２の回路のカウンタの段数つまりCCS1〜CCSnを出力する間隔を変更する例を示す。CCS1〜CCSnをオンする時間間隔、つまり回路ブロックを流れる電流の変化率を制限するのは、電源のインピーダンスによってノイズが発生することを防ぐためである。よって、電源のインピーダンスが小さければ電流の変化率を大きくする、つまり電流が変化する時間間隔を短くするか、または一回に増加する電流量を増加させてもノイズの発生を抑えることが可能である。つまり、図１２において、電源のインピーダンスによってカウンタの設定を変更する信号CALを変更すればその電源インピーダンスに最適つまり変化時間をもっとも短くする設定とすることが可能である。図１５において、CASE4では電源インピーダンスが高く電流の変化率を小さくする必要があるため、カウンタの段数を増加させてCCS1〜CCSnがオンする間隔を長くする必要がある。逆に、CASE6では電源インピーダンスが低く電流の変化率を大きくすることが可能なため、カウンタの段数を減少させてCCS1〜CCSnがオンする間隔を短くすることが可能である。電源のインピーダンスは、LSI内部の電源配線の抵抗やLSI内部の電源に付加される容量、LSI外のパッケージやボードにおける電源配線の抵抗や、パッケージやボードに搭載される容量によって決定される。
【００４０】
CASE5とCASE6の場合の電流および回路各部分の電圧の変化を図１６（ａ）から図１６（ｃ）に示す。図１６（ａ）は、電源スイッチMPSW1を流れる電流を、図１６（ｂ）は、制御信号CSWの電位を、図１６（ｃ）は、ローカル電源線VDCLの電位をそれぞれ示しており、縦軸の意味は図２のうち対応する図面と同一である。各波形の点線はCASE5を実線はCASE6を示している。CASE6では、変化する時間間隔が短くなっており、それにともない電流変化率は大きくなるが、電源の復帰にかかる時間は短くなっていることが分かる。
【００４１】
図１７に本発明を適用したボード構成を示す。図１７において、BOARD1はLSI等を搭載するボード、LSI1およびLSI2はデータ処理を行うLSI、POW1はLSIに電源を供給する電源IC、TIM1はタイミングを指定する信号を発生する制御回路、VDDは電源、CTIM1はタイミングを指定する信号である。TIM1はディップスイッチやLSIを制御するLSIで構成することが可能である。本ボード上には電源ICであるPOW1からLSI1およびLSI2に電源が供給されるとともに、その電源インピーダンスに応じてタイミングを制御する信号CTIM1がLSI1およびLSI2に供給される。
【００４２】
図１８にタイミングを制御する信号CTIM1が供給されるLSIの内部回路構成を示す。図１８において、LSI1はある一定の機能を持ったLSI、LOGIC1は電源遮断が実施される回路ブロック、CREG1はレジスタ、CTIM1およびCALはタイミングを制御する信号である。図１７のようにボード上で発生されたタイミング制御信号CTIM1はLSI内部に入力され、レジスタCREG1に保持される。CREG1ではCTIM1をそのままもしくはデコードして電源制御回路に入力できる信号に加工してタイミング制御信号CALとして出力する。CALは図１２のように電源遮断からの復帰時に電流量を制御する回路に入力されて電流変化率を制御することが可能である。
【００４３】
図１９に、本発明が適用されたLSIに電源を供給する電源LSIの応答時間によって図１２の回路のカウンタの段数つまりCCS1〜CCSnを出力する間隔を変更する例を示す。CCS1〜CCSnをオンする時間間隔、つまり回路ブロックを流れる電流の変化率を制限するのは、電源のインピーダンスによってノイズが発生することを防ぐためである。よって、電源ICの応答時間が早ければ電流が増加しても電源ICから供給できるため、電流の変化率を大きくする、つまり電流が変化する時間間隔を短くするか、または一回に増加する電流量を増加させてもノイズの発生を抑えることが可能である。つまり、図１２において、電源ICの応答時間によってカウンタの設定を変更する信号CALを変更すればその電源ICの性能に最適つまり変化時間をもっとも短くする設定とすることが可能である。図１９において、CASE7では電源ICの応答速度が遅く電流の変化率を小さくする必要があるため、カウンタの段数を増加させてCCS1〜CCSnがオンする間隔を長くする必要がある。逆に、CASE9では電源ICの応答速度が早く電流の変化率を大きくすることが可能なため、カウンタの段数を減少させてCCS1〜CCSnがオンする間隔を短くすることが可能である。
【００４４】
このように、本実施例に係るボードは、少なくとも、回路ブロックLOGIC1を有するLSI1と、LSI1に電源を供給するための電源IC(POW1)を有し、LSI1は、第１の状態(電源遮断状態)と、第１の状態よりも回路ブロックLOGIC1に供給される電力の大きい第２の状態(動作状態)とを有する。ここで、第１の状態及び第２の状態は、それぞれ、相対的に電力の供給量の少ない状態及び多い状態を指す。例えば、図１のように、スタンバイ状態及び動作状態にて実現することも可能である。
【００４５】
そして、当該LSI1は、タイミング信号CALに基づいて、第１の状態から第２の状態への移行を制御する。具体的には、第１の制御及び第２の制御は、それぞれ、回路ブロックLOGIC1に供給する電流の変化率が相対的に小さい制御及び大きい制御を指す。係る制御は、例えば図１５及び図１９で説明したような、カウンタ段数の制御で実現することが可能である。カウンタ段数がより少ない程、電流の変化率は相対的に大きくなる。
【００４６】
ここで、LSI1は、その外部からタイミング制御信号CALを受信し、当該タイミング制御信号CALは、電源線のインピーダンス、又は、回路ブロックに供給される電流の変化率に対する電源IC(POW1)の応答速度で変化することを特徴とする。このように、LSIの外部の条件に応じて変化するタイミング制御信号CALに基づいて、LSI1の電源遮断状態から動作状態への移行を制御することで、同一のLSIを様々な機器に適用したとしても、当該機器の電源インピーダンス又は電源ICの応答速度等、当該LSIの外部の特性に応じた電源制御を実現することが可能となる。その結果、同一のLSIを様々な機器に搭載することが可能となり、LSIの開発コストが高騰している中、開発コストを低減することが可能となり設計上有利である。
【００４７】
図１５及び１９にて説明した通り、電源線のインピーダンスが低い、又は電源ICの応答速度が高速な場合には、より高速に電源遮断状態から動作状態へ移行する制御（第２の制御）が可能である。これらの場合は、電源ICが、十分に電流を供給できていることを意味するため、より高速に動作状態へ移行することが回路動作上有利なためである。
【００４８】
タイミング制御信号CALは、図１７では制御回路TIM1によって生成されているが、例えば電源ICが生成する等の方法も可能である。しかし、特に制御回路TIM1がタイミング制御信号CALを生成すると、電源ICにはタイミング制御信号CALを生成する機能が不要となる。また、電源線のインピーダンスに基づいてタイミング制御信号CALを生成する場合は、当該電源線のインピーダンスは電源ICとは関係なく、ボード内で決定する必要があるため、電源ICとは別に制御回路TIM1を設けておくことが望ましい。さらに、別途制御回路TIM1を設けることによって、搭載するLSIの種類に応じたタイミング制御信号CALを生成することも可能となる。
【００４９】
本実施例は、特に電源遮断状態から動作状態への移行を考えたが、逆の場合、すなわち動作状態から電源遮断状態へ移行する際にも同様の制御が可能であり、同様の作用効果を有することは言うまでもない。
【００５０】
本実施例では、PMOSを電源スイッチとして用いる例を示したが、NMOSを電源スイッチとして用いた構成においても同様の考え方で回路を構成することで電源ノイズを抑えた電源スイッチ制御をおこなうことが可能である。
【００５１】
以上のように、本発明を用いれば、電源遮断機能を有するLSIにおいて、電源遮断からの復帰時に電源ノイズを発生させることなく電源を復帰させることが可能となる。
【実施例２】
【００５２】
図２０に本発明を用いた電源遮断制御回路において電流源を順番にオンするための信号を出力する回路を示す。本回路は図３における制御回路SEQ1の一例である。図２０の回路構成は図１２の回路構成とほぼ同等であり、異なるのは、選択信号SEL1が入力され、これによって、CCS1〜CCSnがオンするタイミングが変更できる点である。実施例1で説明したように電源のインピーダンスや電源ICの応答性能によって電源遮断からの復帰時の電流変化率を変化させることができる。
【００５３】
実施例1ではCCS1〜CCSnをオンする時間間隔を変更することで電流変化率を変化させる例を示したが、1回の変化において変化する電流量を変更することによっても電流変化率を変化させることができる。本実施例では、1回の変化において変化する電流量を変更する回路構成を示している。図２０において、SELECTORはセレクタを示しており、選択信号SEL1によって入力される信号が選択されて出力される。たとえば、SEL1はロウの場合には、REG2の入力はREG1の出力が選ばれ、図１２の回路と同等の動作をする。SEL1がハイの場合には、REG2の入力はCUPが選ばれ、初めてCUPが入力された際にCCS1およびCCS2が選択される。またREG4の入力はREG2の出力が選択されるため、さらに次のCUPの入力時にはCCS3およびCCS4が選択される。
【００５４】
つまり、図１２の回路と比較すると同時にオンする信号の数が2倍に増えており、これにともなって電源遮断から復帰する回路の電流は1回の変化において2倍となり、電流変化率も2倍となる。この様子を図２１（ａ）から図２１（ｃ）に示す。図２１において、実線は本実施例を用いた場合の電流及び電圧の変化を、点線は実施例１の発明を用いた場合の電流及び電圧の変化を示す。図２１（ａ）は、電源スイッチMPSW1を流れる電流を、図２１（ｂ）は、制御信号CSWの電位を、図２１（ｃ）は、ローカル電源線VDCLの電位をそれぞれ示しており、縦軸の意味は図２のうち対応する図面と同一である。図２１から、電流の変化率が2倍になるとともに、電源遮断からの復帰に要する時間は約1/2となっていることがわかる。本実施例では、一度に制御する電流を2段階に制御する回路構成について説明したが、同様の考え方で3段階以上に変化させることも可能である。
【００５５】
図２２に電流の変化率の段数と電源インピーダンスおよび電源ICの応答性能との関係を示す。実施例1で説明したように電源インピーダンスが低い、または電源ICの応答性能が高速な場合には電流変化率を大きくすることが可能である。よって、CASE11の場合には制御する段数を少なくして電流変化率を大きくすることができる。逆にCASE13の場合には制御する段数を多くして電流変化率を小さくする必要がある。信号SEL1に関しては、実施例1で説明したCALと同様にLSIに供給すれば電源インピーダンスや電源ICの応答性能によって電流変化率を制御することが可能となる。
【００５６】
以上のように、本実施例に係る発明を用いれば、電源遮断機能を有するLSIにおいて、電源遮断からの復帰時に電源ノイズを発生させることなく、さらに電源遮断からの復帰の時間を最適化することが可能となる。
【実施例３】
【００５７】
図２３に本発明を用いた図３および図８の回路の別の制御方法について説明する。図２３が図９と異なる点は、回路ブロックが動作しているACTIVEの状態から電源を遮断するSTAND-BYの状態に遷移するTRANSITION2における状態変化の仕方である。電源遮断する際に急激に電源スイッチをオフすると電源ICからの電源が供給されたままとなり、電源線にノイズを発生させてしまう可能性がある。よって、本構成では、電源スイッチが動作状態からスタンバイ状態に移行する場合に、スタンバイ状態から動作状態に移行する場合と同様に回路ブロックを流れる電流の電流変化率が所定の値を超えないように制御される。
【００５８】
なお、動作状態からスタンバイ状態に移行する場合の制御は、スタンバイ状態から動作する場合の制御とは独立に適用可能で、独立に電源ノイズ低減の効果があることは言うまでもない。そのため、動作状態からスタンバイ状態に移行する場合にのみ本実施例に係る発明を適用し、スタンバイ状態から動作状態に移行する際には従来の制御をするとしても、電源ノイズを低減する効果を有するものである。
【００５９】
この波形を実現するための、電源遮断制御回路の一例を図２４に示す。図２４の構成は図１２の回路構成とほぼ同等であるが、制御回路CONTからREG1〜REGn側に出力される信号がCUPとCDOWNの2種類になっている点が異なる。電源遮断からの復帰時には図１２の回路動作と同様CUPが出力され、CCS1〜CCSnが順番にハイからロウとなり電源が復帰する。これに対して、電源が供給された状態から電源遮断の状態に移行する場合には、CDOWNが出力され、たとえばREG1の入力にはREG2の出力が、REG2の入力にはREG3の出力がというように選択されて、CCSn〜CCS1が順番にロウからハイとなり電源が遮断される。これによって、電源がオンした状態から電源遮断の状態になる場合にも電流変化率を一定に保って変化することが可能となる。この際の電流および回路各部の電位変化を図２５（ａ）から図２５（ｃ）に示す。図２５（ａ）は、電源スイッチMPSW1を流れる電流を、図２５（ｂ）は、制御信号CSWの電位を、図２５（ｃ）は、ローカル電源線VDCLの電位をそれぞれ示しており、縦軸の意味は図２のうち対応する図面と同一である。電流変化率を一定に保って回路ブロックの電流I(MPSW1)が低下していることが分かる。
【００６０】
以上のように、本実施例に係る発明を用いれば、電源遮断機能を有するLSIにおいて、電源遮断からの復帰時のみならず、電源を供給した状態から電源遮断状態への遷移時においても、電源ノイズを発生させることなく状態を遷移することが可能となる。
【実施例４】
【００６１】
図２６に本発明を用いた電源遮断制御回路の可変電流源部分をPMOSの電流源及びカレントミラーを用いて構成した場合の回路の例を示す。図２６の回路構成は図３とほぼ同等の回路構成となっており、異なるのは電源スイッチMPLSW1およびその制御信号CLSWが追加されている点である。この構成では、電源スイッチをMPSW1とMPLSW1に分割し、電源遮断からの復帰時には電源スイッチMPSW1をカレントミラーの一部として電流変化率を一定以下に抑え、回路ブロックLOGIC1が動作している際には電源スイッチMPLSW1を通して電流を供給しLOGIC1で消費される電流を供給する。本構成では、カレントミラーの片側を構成する電源スイッチMPSW1のサイズを小さくできるため、実施例1の場合と同様のミラー比を維持したままMP1のサイズを小さくすることができ、制御回路のサイズを小さくすることが可能となる。また、CSWはアナログ的な電位変化をするため、大きな回路ブロックにおいて回路ブロック全面に供給する際には、その配線抵抗によって電位が変化してしまう可能性があるが、MPSW1のサイズを小さくすれば回路ブロックの1部に供給すればよく配線抵抗も問題とならない。
【００６２】
図２７に回路ブロックLOGIC1内の電源スイッチの配置の概略図を示す。図６の構成と異なり、アナログ的な電位変化をするCSWで制御するスイッチMPSW1は回路の一部にしか存在せず、CSWを供給しやすい構成となっている。また、CLSWに関しては、回路ブロックLOGIC1が動作している場合にはロウ、それ以外の場合にはハイの電位をとればよく、デジタル的に制御すれば良いため、回路ブロック内に分配することは容易である。図２８に電源スイッチMPSW1およびMPLSW1のレイアウトの一例を示す。スイッチの構成に関しては、MPSW1、MPLSW1ともに同様の構成とすることが可能であり、設計する際の工数も少なく抑えることが可能である。
【００６３】
図２９にCLSWを回路ブロック内に分配するための電源スイッチの分割構成を示す。実施例1では、アナログ電位をとるCSWを回路ブロック内に分配するために、CSWを駆動するバッファ回路を制御する信号として、ACTおよびSTBYBの2種類の信号を追加で分配する必要があった。しかし本回路構成ではCLSW信号はデジタル信号として動作するため、バッファ回路BUF2への入力信号もCLSWでよくなり、余分に信号を配布する必要はなくなる。図３０にバッファを含めた回路ブロック内の電源スイッチ構成を示す。このように回路ブロック内にバッファ回路BUF2を広く配置しても、その制御はCLSWのみで構成することが可能れある。
【００６４】
以上のように、本実施例に係る発明を用いれば、電源遮断機能を有するLSIにおいて、電源遮断からの復帰時または、電源を供給した状態から電源遮断状態への遷移時に、電源ノイズを発生させることなく状態を遷移することが可能となり、さらに電源制御回路の面積を小さくし、また電源制御信号の供給に必要な回路や信号配線を減らすことが可能となる。
【実施例５】
【００６５】
図３１にバッファを含めた回路ブロック内の電源スイッチ構成を示す。電源を制御するのに必要なスイッチMPSW1が回路ブロックの1部のみに配置できないサイズの場合には、このようにチップ内に等間隔で配置することも可能である。この場合、CLSWを駆動するバッファ回路BUF2はCLSWで駆動する電源スイッチMPLSW1の近傍に配置される。
【００６６】
以上のように、本実施例に係る発明を用いれば、電源遮断機能を有するLSIにおいて、電源遮断からの復帰時または、電源を供給した状態から電源遮断状態への遷移時に、電源ノイズを発生させることなく状態を遷移することが可能となり、さらに電源スイッチを2種類に分割した場合にでも、アナログ的に制御される電源スイッチを配置することが可能となる。
【実施例６】
【００６７】
図３２に、65nmプロセスで本発明の回路を構成した場合の電流源を構成するPMOSトランジスタサイズの一例を示す。後にオンするトランジスタがオンする場合には、最初よりもVDCLの電位が上昇しているため電流を多く流す必要がある。そのため、番号の小さいトランジスタのゲート長Lは、番号の大きいトランジスタのゲート長Lよりも大きくなっている。また逆に同じゲート長の場合、番号の小さいトランジスタのゲート幅Wは、番号の大きいトランジスタのゲート幅Wよりも小さくなっている。ただし、MCS1〜MCS3が制御される場合には、図３の回路とその波形図４が示すようにCSWの電位はほとんど変化していないため、トランジスタが流す電流もほぼ一緒にすることができる。そのためMCS1〜MCS3のトランジスタサイズは同じとすることが可能である。
【００６８】
以上のように、本発明を用いれば、電源遮断機能を有するLSIにおいて、電源遮断からの復帰時または、電源を供給した状態から電源遮断状態への遷移時に、電源ノイズを発生させることなく状態を遷移することが可能である。
【実施例７】
【００６９】
図３３に、65nmプロセスで本発明の回路を構成した場合の電流源を構成するPMOSトランジスタサイズの一例を示す。後にオンするトランジスタがオンする場合には、最初よりもVDCLの電位が上昇しているため電流を多く流す必要がある。そのため、番号の小さいトランジスタのゲート長Lは、番号の大きいトランジスタのゲート長Lよりも大きくなっている。また逆に同じゲート長の場合、番号の小さいトランジスタのゲート幅Wは、番号の大きいトランジスタのゲート幅Wよりも小さくなっている。ただし、MCS1〜MCS3が制御される場合には、図３の回路とその波形図である図４（ａ）から図４（ｃ）が示すようにCSWの電位はほとんど変化していないため、トランジスタが流す電流もほぼ一緒にすることができる。そのためMCS2のサイズがMCS1のサイズよりも小さいことが電流変化率を一定以下に抑えるため必要になる場合がある。
【００７０】
以上のように、本実施例に係る発明を用いれば、電源遮断機能を有するLSIにおいて、スタンバイ状態からの復帰時または、電源を供給した状態からスタンバイ状態への遷移時に、電源ノイズを発生させることなく状態を遷移することが可能である。
【符号の説明】
【００７１】
VDD… 電源
VDCL…ローカル電源
MPSW1…電源スイッチ
MP1…PMOSトランジスタ
CSW…電源スイッチ制御信号
CSV1…可変電流源
LOGIC1…回路ブロック
MCN1・MCN2…NMOSトランジスタ
MCS1〜MCSn…電流源となるトランジスタ
CCS1〜CCSn…電流源制御信号
SEQ1…電流源制御信号発生回路
GCON…ゲートコンタクト
GATE…ゲート
DCON…拡散層コンタクト
DIFF…拡散層
METAL…金属配線
ACT・ACTB・STBYB…電源スイッチ制御信号を制御する信号
BUF・BUF2…バッファ回路
CONT…制御信号生成回路
COUNTER…カウンタ回路
SET・RESET…レジスタのセットリセット信号
REG1〜REGn・CREG…データを保持するレジスタ回路
CUP・CDOWN…レジスタ制御信号
CLK…クロック信号
REQ…電源遮断制御信号
STC・ENDC…カウンタ制御回路
POW1…電源IC
BOARD…LSIを搭載するボード
TIM1…制御信号発生回路
CTIM1・CAL…設定変更信号
SELECTOR…選択回路
SEL1…選択信号
MPLSW1…電源スイッチ
CLSW…電源スイッチ制御信号
【図１】
0005486967.tif 000002
【図２（ａ）】
0005486967.tif 000003
【図２（ｂ）】
0005486967.tif 000004
【図２（ｃ）】
0005486967.tif 000005
【図３】
0005486967.tif 000006
【図４（ａ）】
0005486967.tif 000007
【図４（ｂ）】
0005486967.tif 000008
【図４（ｃ）】
0005486967.tif 000009
【図５】
0005486967.tif 000010
【図６】
0005486967.tif 000011
【図７】
0005486967.tif 000012
【図８】
0005486967.tif 000013
【図９】
0005486967.tif 000014
【図１０】
0005486967.tif 000015
【図１１】
0005486967.tif 000016
【図１２】
0005486967.tif 000017
【図１３】
0005486967.tif 000018
【図１４】
0005486967.tif 000019
【図１５】
0005486967.tif 000020
【図１６（ａ）】
0005486967.tif 000021
【図１６（ｂ）】
0005486967.tif 000022
【図１６（ｃ）】
0005486967.tif 000023
【図１７】
0005486967.tif 000024
【図１８】
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【図１９】
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【図２０】
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【図２１（ａ）】
0005486967.tif 000028
【図２１（ｂ）】
0005486967.tif 000029
【図２１（ｃ）】
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【図２２】
0005486967.tif 000031
【図２３】
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【図２４】
0005486967.tif 000033
【図２５（ａ）】
0005486967.tif 000034
【図２５（ｂ）】
0005486967.tif 000035
【図２５（ｃ）】
0005486967.tif 000036
【図２６】
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【図２７】
0005486967.tif 000038
【図２８】
0005486967.tif 000039
【図２９】
0005486967.tif 000040
【図３０】
0005486967.tif 000041
【図３１】
0005486967.tif 000042
【図３２】
0005486967.tif 000043
【図３３】
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【図３４（ａ）】
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【図３４（ｂ）】
0005486967.tif 000046
【図３５（ａ）】
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【図３５（ｂ）】
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【図３５（ｃ）】
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【図３６】
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