(57)【特許請求の範囲】
【請求項１】
ディスプレイ回路を動作させる方法であって、前記ディスプレイ回路は、コモン電極に接続され且つ複数の行信号を介して行ドライバ回路に接続される複数のアクティブマトリクスセルを有し、当該方法は：
前記コモン電極を変調すること；
前記複数のアクティブマトリクスセルに複数の電荷を書き込むこと；及び
前記アクティブマトリクスセルの電荷を維持し且つ前記行ドライバ回路における電力損失を低減するよう、フレーム書込処理の開始時に前記コモン電極の負側への変調と同時に、前記コモン電極の前記負側への変調と同じ極性及び振幅で、前記行信号の全てを変調すること；
を有し、
前記ディスプレイ回路は、行及び列のドライバと、前記行及び列のドライバに結合された複数の画素回路とを有し、各画素回路が、液晶ディスプレイ（ＬＣＤ）の１つの画素に接続された少なくとも２つの直列のトランジスタを有し、
当該方法は：
前記行及び列のドライバが、前記画素回路の前記トランジスタに第１の負のゲート電圧及び第１の正のゲート電圧を印加して前記ＬＣＤの画素への導通経路を形成し、前記導通経路を介して画素に電荷を送ることによって、前記ＬＣＤに新たなフレームを書き込むフレーム書込処理と、
フレーム書込処理同士の間に、各画素回路に対して、前記第１の負のゲート電圧より高い第２の負のゲート電圧を印加することと
を有する、
方法。
【請求項２】
前記第２の負のゲート電圧は、前記画素回路の前記トランジスタのドレーン−ソース電流を最小化する、請求項１に記載の方法。
【請求項３】
フレーム書込処理同士の間に、前記行ドライバは、前記フレーム書込処理のレートより高いレートで、前記画素回路の前記トランジスタの全てより少ないトランジスタに、前記第１の正のゲート電圧より低い第２の正のゲート電圧を印加する、請求項１又は２に記載の方法。
【請求項４】
前記第２の正のゲート電圧は、画素の前記２つの直列のトランジスタの一方ずつに交互に印加される、請求項３に記載の方法。
【請求項５】
前記第２の正のゲート電圧は、全ての行に同時に印加される、請求項４に記載の方法。
【請求項６】
前記行及び列のドライバは、１０Ｈｚ以下のレートで前記ＬＣＤのフレームを更新する、請求項１乃至５の何れか一項に記載の方法。
【請求項７】
前記行及び列のドライバは、１Ｈｚ以下のレートで前記ＬＣＤのフレームを更新する、請求項１乃至６の何れか一項に記載の方法。
【請求項８】
画素アレイ用のディスプレイ回路であって：
行及び列のドライバ；
コモン電極に接続され且つ複数の行信号を介して前記行ドライバに接続される複数のアクティブマトリクス画素；及び
前記行及び列のドライバに結合された複数の画素回路であり、各画素回路が、液晶ディスプレイ（ＬＣＤ）の１つの画素に接続された少なくとも２つの直列のトランジスタを有する、複数の画素回路；
を有し、
当該ディスプレイ回路は、請求項１乃至７の何れか一項に記載の方法によって動作されるように構成されている、
ディスプレイ回路。
【請求項９】
前記トランジスタは、水素化アモルファスシリコン薄膜トランジスタ（ａ−Ｓｉ：Ｈ  ＴＦＴ）を有する、請求項８に記載のディスプレイ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この開示は、低電力アクティブマトリクス型ディスプレイに関する。
【背景技術】
【０００２】
低電力ディスプレイは、殆どの移動（モバイル）電子装置の必須のシステムコンポーネントである。表示サブシステムはしばしば、それらの装置の多くにおいて、電池電力を最も多く消費するものの１つであるとともに、最も高価な部品の１つでもある。ディスプレイ産業は、装置及びシステムの技術革新により、視覚性能、電力消費量及びコストを改善すべく絶えず進化を遂げてきた。しかしながら、技術的かつ経済的に存続可能なものとなるために、電力及びコストの更なる有意な改善を必要とする重要用途の部類が存在する。
【０００３】
モバイル装置、コンピュータモニタ及びフラットパネルＴＶの有力なディスプレイ技術は、現在のところ、アクティブマトリクス型ＬＣＤ技術としても一般的に知られる水素化アモルファス（非晶質）シリコン薄膜トランジスタ（ａ−Ｓｉ：Ｈ  ＴＦＴ）液晶である。高度な製造技術が、毎年１億平方メートルを超えるフラットパネルディスプレイの生産能力を備えた高効率な世界規模の生産エンジンをサポートしている。この技術における最も一般的なディスプレイアーキテクチャは、１つ以上のドライバＩＣによって駆動されるガラスパネル上の単純なＴＦＴ画素アレイである。
【０００４】
ａ−Ｓｉ：Ｈ  ＴＦＴプロセスにてディスプレイを構築する上での１つの重大な障害は、ａ−Ｓｉ：Ｈ  ＴＦＴデバイスの乏しい性能及び長期信頼性である。単一グレインのシリコンＣＭＯＳ技術と比較して、ａ−Ｓｉ  ＴＦＴは、ガラス上のトランジスタの速度及び駆動能力を制限してしまう非常に低い電気移動度を有する。また、ａ−Ｓｉ  ＴＦＴトランジスタは、大きい閾値電圧シフト及びサブスレッショルド勾配劣化を経時的に蓄積し得るものであり、トランジスタのオン−オフ・デューティサイクル及びバイアス電圧に厳しい制約を課した場合にのみ製品寿命要求を満たすことができる。“アクティブマトリクス型液晶ディスプレイ用の水素化アモルファスシリコン薄膜トランジスタの電気的な不安定性”、及び“ＡＣゲートバイアスストレスの下でのａ−Ｓｉ：Ｈ薄膜トランジスタの不安定性に対する温度及び照明の影響”が、ａ−Ｓｉ：Ｈ  ＴＦＴにおいて見られるゲートバイアスストレスによって誘起される閾値シフト及びサブスレッショルド勾配劣化の良好な概略を与える。
【０００５】
正ストレス蓄積過程及び負ストレス蓄積過程は、大きく異なる蓄積速度及びゲート駆動波形に対する感度を有する。典型的なフラットパネルリフレッシュ回路で使用される駆動波形の帯域内の一次まで、正ストレスの蓄積は、ゲート波形の周波数成分に強くは依存せず、積分された“オン”時間と所与のゲートの電圧との関数として比較的急速に蓄積する。正ストレスが印加されるとき、ＴＦＴデバイスの電圧閾値は典型的に増大される。ＴＦＴ回路は典型的に、最大許容正閾値シフトを有し、これを超えると所望のデバイス機能が停止する。
【０００６】
負ストレス蓄積は、対照的に、フラットパネルディスプレイで通常使用される周波数帯域内の周波数に強く依存し、より高い周波数では、よりゆっくり蓄積する。負ストレス蓄積は典型的に、負の閾値シフト及びサブスレッショルド勾配劣化の双方として現れる。負ストレスが有意な影響を有するには、典型的なａ−Ｓｉ  ＴＦＴのゲートは負バイアスの連続した伸張（例えば、典型的なａ−Ｓｉ：Ｈ  ＴＦＴデバイスに対して１００ｍｓ以上）を必要とする。従来のように走査されるＴＦＴフラットパネルディスプレイにおいて、ゲート電圧は、非常に短い時間（例えば、１６．６００ｍｓごとに約１５μｓである１つの行時間（ラインタイム）；デューティサイクルの約０．１％）だけ正であり、フレーム周期の残り時間（例えば、フレーム周期のうちの１６．５８５ｍｓ又は約９９．９％）にわたって負である。仮に負ストレスの強い周波数依存性がなければ、従来の６０Ｈｚパネル駆動は、負ストレス蓄積がすぐにディスプレイを機能しないものとするため、非常に短い動作寿命を有することになる。
【０００７】
電子システムのシステム電力を最小化するための重要な技術の１つは、動作周波数を制限あるいは低減することである。電力消散はしばしば、典型的なＴＦＴ  ＬＣＤディスプレイにおけるリフレッシュ周波数にほぼ比例する。表示コンテンツが高速な光応答を必要としない一部の用途（例えば、ゆっくりと更新されるもの又は静止情報）では、ＴＦＴ  ＬＣＤの電力消散は、従来のように６０Ｈｚで走査されるのに対して例えば１Ｈｚでフレームリフレッシュを駆動することによって、有意に低減されることができる。このような低減は、電力に関しては好ましいが、デバイスにとっては問題がある。第１に、ディスプレイの光学的な品質が損なわれ、低いフレームレートではディスプレイは有意にちらつき（フリッカーを生じ）得る。第２に、低いフレームレートでは、画素のＴＦＴの負ストレス蓄積が、６０Ｈｚにおいてより遙かに急速に起こり、ディスプレイの機能を迅速に劣化させることになる。結果として、６０Ｈｚから３０Ｈｚ、さらには２０Ｈｚへのフレームレートの低減が電力低減技術として使用されてきているが、ＴＦＴデバイスの信頼性制限が、従来のディスプレイにおける更なるフレームレートの低減を妨げてしまう。ここで説明するディスプレイはこれらの制限を解消するものである。
【０００８】
例えば電子書籍、電子掲示板及び電子価格ラベルなど、必要でなければ何ヶ月又は何年という電池寿命が望まれるディスプレイ用途が存在する。表示コンテンツの変更の間に殆ど或いは全く電力を必要としないそのような需要に対処するため、多数のディスプレイ技術の組が開発されてきた。そのようなディスプレイはしばしば、電子ペーパー又は双安定ディスプレイと呼ばれている。この部類のディスプレイは主に、電力を最小化するために反射モードで使用されている。主な有用性が情報の表示に基づく（例えば、モバイル電子メール、ｅブック、マーケティングメッセージ）装置では、電池の再充電又は充電とその次の再充電又は充電との間に一層長いアクティブな表示時間を可能とするディスプレイ技術によってその有用性が高められる。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
低フレーム周波数でリフレッシュされるＴＦＴディスプレイにおける負ストレス蓄積を実質的に防止するディスプレイシステムが開示される。
【００１０】
低フレーム周波数でリフレッシュされるＴＦＴディスプレイにおける電力を実質的に低減するディスプレイシステムが開示される。
【００１１】
駆動波形の時間的及び振幅の変調により、電力を最小化し且つ負ストレス蓄積を防止するディスプレイシステムも開示される。
【００１２】
外部ドライバＩＣを用いて、低フレーム周波数でリフレッシュされるＴＦＴディスプレイにおける電力を実質的に低減するディスプレイシステムが開示される。
【００１３】
以下の説明を図面及び特許請求の範囲を参照しながら読むことにより、この教示の更なる目的、態様及び利点が容易に理解されるであろう。
【課題を解決するための手段】
【００１４】
一実施形態において、ディスプレイ回路を動作させる方法が提供される。ディスプレイ回路は、コモン電極に接続され且つ複数の行信号を介して行ドライバ回路に接続された複数のアクティブマトリクスセルを有する。当該方法は、コモン電極を変調することと、複数のアクティブマトリクスセルに複数の電荷を書き込むことと、アクティブマトリクスセルの電荷を実質的に維持し且つ行ドライバ回路における電力損失を低減するよう、コモン電極の１つ以上の変調と実質的に同じ極性及び振幅で、行信号の実質的に全てを変調することとを有する。
【図面の簡単な説明】
【００１５】
【図１】従来技術に係る代表的な反射型ＴＦＴ  ＬＣＤの断面図を示す図である。
【図２】従来技術に係るＴＦＴ  ＬＣＤアレイの代表的な回路図を示す図である。
【図３】従来技術に係る代表的なＥＳＤ回路要素及びそれに関連する非線形Ｉ−Ｖ伝達曲線を示す図である。
【図４】図２の従来技術に係るＴＦＴ回路の従来技術に係るフレーム反転駆動法の代表的な電圧波形の組を示す図である。
【図５】ａ−Ｓｉ：Ｈ  ＴＦＴの正及び負のゲートバイアスストレス蓄積の周波数応答における従来技術に係る代表的な変化を示す図である。
【図６】外部行・列ドライバＩＣを備えたＴＦＴ  ＬＣＤ電気システムの代表的なブロック図を示す図である。
【図７】ＬＣＤのＴＦＴ部分の代表的な回路図を示す図である。
【図８】ＬＣＤのＴＦＴ部分の代替的な実装例の代表的な回路図を示す図である。
【図９】代表的なＴＦＴ画素回路の模式図を示す図である。
【図１０】代表的なＴＦＴ画素回路のレイアウトを示す図である。
【図１１】図９のＴＦＴ画素回路の動作に関する代表的な電圧波形の第１の組を示す図である。
【図１２】図９のＴＦＴ画素回路の動作に関する代表的な電圧波形の第２の組を示す図である。
【図１３】図９のＴＦＴ画素回路の動作に関する代表的な電圧波形の第３の組を示す図である。
【図１４】ＴＦＴ  ＬＣＤの動作を指し示す代表的なフローチャートを示す図である。
【図１５】図１２及び１３の波形を生成する行ドライバ回路の代表的な出力マルチプレクサを示す図である。
【図１６】行ドライバ回路の２つの内部信号の代表的な段階的な充電を示す図である。
【図１７】薄膜トランジスタ（ＴＦＴ）の代表的な伝達関数を示す図である。
【図１８】ディスプレイを備えた代表的な電子棚ラベルを示す図である。
【図１９】ディスプレイを備えた代表的な電子ショッピングカート・ハンドルバーを示す図である。
【図２０】ディスプレイを備えた代表的な電子書籍を示す図である。
【図２１】ディスプレイを備えた代表的な携帯電話を示す図である。
【図２２】ディスプレイを備えた代表的なポータブル音楽プレーヤを示す図である。
【図２３】ディスプレイを備えた代表的なフラットパネルＴＶ、モニタ又は電子看板を示す図である。
【図２４】ディスプレイを備えた代表的なノートブック型コンピュータ、デジタルフォトフレーム又はポータブルＤＶＤプレーヤを示す図である。
【図２５】１つ以上のディスプレイを備えた代表的なデジタル広告板を示す図である。
【符号の説明】
【００１６】
以下の説明においては、以下の略語を、以下に示す意味を有することを意図して使用する。
【００１７】
ａ−Ｓｉ  アモルファスシリコン
ＡＣ      交流
ＣＭＯＳ  相補型ＭＯＳ（Ｐ型及びＮ型の双方のＦＥＴを利用可能）
ＣＯＭ    ＬＣＤ装置のコモン電極
ＤＣ      直流
ＥＣＢ    電気的に制御される複屈折
ＥＳＤ    静電放電
ＥＳＬ    電子棚ラベル
ＦＥＴ    電界効果トランジスタ
ＩＣ      集積回路
ＩＤＳ    ドレイン−ソース電流
ＬＣＤ    液晶ディスプレイ
ＭＯＳ    金属酸化物半導体
ＭＴＮ    ミックスモードねじれネマチック
ＮＭＯＳ  ＮチャネルＭＯＳ
ＯＣＢ    光学的に補償される屈曲
ＰＤＬＣ  高分子分散液晶
ＲＧＢ    赤、緑、青
ＲＧＢＷ  赤、緑、青、白
ＲＭＳ    二乗平均平方根
ＲＴＮ    反射型ねじれネマチック
ＴＦＴ    薄膜トランジスタ
ＶＧＳ    ゲート−ソース電圧
【発明を実施するための形態】
【００１８】
以下にて開示する更なる特徴及び教示の各々は、別々に利用されてもよいし、改善された低電力ディスプレイ並びにその設計方法及び使用方法を提供するよう、その他の特徴及び教示とともに利用されてもよい。以下では、これら更なる特徴及び教示の多くを別々あるいは組み合わせて利用する代表的な例を、添付図面を参照しながら更に詳細に説明する。この詳細な説明は、単に、この教示に係る好適な態様を実施するための更なる詳細事項を当業者に教示することを意図するものであり、請求項の範囲を限定することを意図するものではない。故に、以下の詳細な説明で開示される複数の特徴及びステップの組み合わせは、必ずしも、ここで説明する概念を最も広い意味で実施するためのものではなく、単に、この教示に係る代表的な例を具体的に説明するために教示されるものである。
【００１９】
さらに、断っておくに、この説明において開示される全ての特徴は、当初の開示の目的、及び実施形態及び／又は請求項における特徴群の構成とは無関係に主題を限定する目的で、相互に別々且つ独立に開示されるものである。また、全ての値の範囲又はエンティティのグループを指し示すものは、当初の開示の目的、及び請求項に係る主題を限定する目的で、全ての取り得る中間値又は中間エンティティを開示するものである。
【００２０】
図１は、反射型、単一偏光板型のＴＦＴ  ＬＣＤフラットパネルディスプレイ１００の簡略化した断面図を示している。制御回路１０２が基板１０１上に製造されている。制御回路１０２は、好ましくはアモルファスシリコンプロセスにて実装されるが、代替的に、薄膜スイッチング可能バックプレーン技術、すなわち、無機又は有機の半導体技術を用いて実装されることも可能である。基板１０１は、ガラス、プラスチック、水晶、金属、又はスイッチング素子の製造に対応可能なその他の基板とすることができる。電極１０３は、フォトリソグラフィ、エンボス加工、印刷及び／又は化学的処理によって形成されることができ、また、入射光を拡散的に反射するように粗面加工されることができる。頂部プレートと底部プレートとの間に液晶表示材料１０４が位置している。頂部基板１０７には、カラーフィルタ１０６と、従来から（“ｃｏｍｍｏｎ”の）“ＣＯＭ”で表される電圧によって駆動される頂部プレート透明導電体１０５とが堆積されている。上部基板１０７の頂面には、位相差膜又は４分の１波長板１０８が配置され得る。拡散偏光板１０９により、ＬＣＤスタック１００（積層体）が完成される。典型的な動作において、ＬＣＤスタック１００によって入射光１１０が偏光され、フィルタリングされ、且つ拡散的に反射されて、反射画像１１１が作り出される。
【００２１】
図１に示したもの以外の代替的なディスプレイ材料及び構成、例えば、平面状の反射層を備えたもの、下部ガラス基板の外側に反射器を備えた二重偏光板型の反射型のもの、透過型、半透過型、背面照射型、側面照射型、正面照射型、ゲスト・ホスト液晶型、電気制御式複屈折型、ＲＴＮ型、ＭＴＮ型、ＥＣＢ型、ＯＣＢ型、ＰＤＬＣ型、電気泳動型、液体粉末型、ＭＥＭＳ型、エレクトロクロミック型、又はアクティブバックプレーンを要するその他の代替的な電気制御式ディスプレイ技術も、この教示による恩恵を受け得る。この教示を包含する反射型ＬＣＤに関するここでの具体的な説明は、この教示の範囲をその適用において選択的なディスプレイ材料及び技術に限定するものではない。
【００２２】
図２は、従来のように走査される従来技術に係るＴＦＴディスプレイの典型的な回路図を示している。行（ロー）ゲートラインＲ０乃至ＲＭ−１２００と列（コラム）ソースラインＣ０乃至ＣＮ−１２０１との各交点にＴＦＴ画素２０２があり、ＴＦＴ画素２０２は、単一のＴＦＴトランジスタ２０３、並びに反射性の電極Ｐｍ，ｎ１０３、２０６とコモン（ＣＯＭ）カウンタ電極（対電極）１０７、２０７との間に形成された蓄積キャパシタＣＳＴ２０４及び液晶キャパシタＣＬＣ２０５で構成されている。行ライン群Ｒｍ２００は典型的に、ＴＦＴトランジスタの各行を順次“オン”にパルス駆動するように駆動され、ＴＦＴトランジスタが、列ラインＣｎ２０１上に駆動された電圧を画素の蓄積キャパシタＣＳＴ２０４及びＬＣＤキャパシタＣＬＣ２０５のアレイ内に捕捉することで、画素電圧Ｐｍ，ｎの配列及び対応する画像が形成される。
【００２３】
図１及び２において、ＴＦＴ基板１０１への各電気接続は、ＥＳＤ保護デバイスを用いて静電放電に対して保護されている。列ラインのＥＳＤデバイス２０８は第１のフローティングのバーＦＢ１  ２０９に取り付けられ、行ラインのＥＳＤデバイス２１０は第２のフローティングのバーＦＢ２  ２１１に取り付けられている。そして、２つのフローティングバーＦＢ１  ２０９及びＦＢ２  ２１１は、それぞれ、２つの更なるＥＳＤデバイス２１２及び２１３を用いてＣＯＭ電極２０７に接続されている。当業者に認識されるように、図２に示したＥＳＤ保護方式は、一般的に使用される数多くの可能なＥＳＤ保護方式のうちの１つである。非常に低電力のディスプレイでは、ＥＳＤ回路は典型的に、ディスプレイ基板１０１上の能動デバイスの中で、静的電力の主な消費物である。
【００２４】
図３は、フラットパネルディスプレイにおいて一般的に使用されている典型的な４ＴＦＴ  ＥＳＤ保護デバイスを示している。これは、４つのダイオード接続されたトランジスタ３００、３０１、３０２、３０３で構成されており、これらのうちの半分は、２つの端子Ａ  ３０４とＢ  ３０５との間の電圧が高い正又は負であるときに順バイアスされることになる。低電圧動作では、関連するＩ−Ｖ曲線３０６に示すように、電流はゼロに近いものである。ＥＳＤデバイスにおけるリーク電力を最小化するため、典型的に、ＴＦＴ基板１０１に印加される電圧波形は、所望の動作を維持しながら可能な限りＣＯＭ２０７の電圧に近い電圧に保たれるべきである。当業者に認識されるように、多様なＴＦＴ  ＥＳＤ保護サブ回路が利用可能であり、この教示の目的においては、印加される電圧の絶対値の関数として電流が非線形に増加する如何なるデバイス又は複数デバイスの組み合わせが限定されることなく代用され得る。
【００２５】
液晶は一般的に、ディスプレイのフレームレートで極性を反転するＡＣ画素電圧信号で駆動される。このような双極（バイポーラ）駆動は一般的に、かなりのＤＣ電圧（例えば、数ボルト以上）がかなりの時間期間（例えば、何十秒以上）にわたって印加される場合に発生し得る液晶へのダメージを防止するために必要である。このようなダメージはしばしば、パネルの寿命にわたって蓄積し、画像の焼き付き（バーンイン）、張り付き（スティッキング）、コントラストの損失、又はその他の視認可能な欠陥を生じさせ得る。典型的なＬＣＤ材料は、広範囲の周波数にわたってＡＣ信号のＲＭＳに近似的に応答するように設計される。
【００２６】
ＡＣ画素駆動を達成するため、幾つかの技術が広く使用されている。最も単純且つ最も低電力であるのはフレーム反転であり、フレーム内で全ての画素が先ず正極性のフレームを用いて書き込まれ、全体に負極性のフレームがそれに続けられる。しばしば、蓄積キャパシタＣＳＴ及びＬＣキャパシタＣＬＣのバックプレートを形成するＣＯＭカウンタ電極は、列ソースドライバＩＣの電圧範囲を縮小し、電力及びコストを節減するように、正フレームから負フレームへと変調される。単純性及び電力／コストの利点をよそに、フレーム変調は、２つのフレーム（正及び負）が十分に均衡（バランス）されない場合に目に見えるフリッカーを生じさせ得る。
【００２７】
不均衡なフレーム反転によるフリッカー効果を軽減するため、ＣＯＭカウンタ電極はフレーム走査処理中にラインごと（又は複数ラインごと）を基礎にして変調されることができる。
【００２８】
これは、ＣＯＭ電極が高度に容量性になるのでＣＯＭを駆動するために一層高い電力を招くものの、列ソースドライバの低い電圧範囲を維持する。正の画素駆動と負の画素駆動との間の所与の不均衡量において、ライン反転技術は、典型的に２つの極性が空間的に密にインターリーブされる（例えば、偶数ラインと奇数ラインとで交互の極性となる）ので、生成されるフリッカーをあまり目立たないものにする。ドット反転と呼ばれる更なるレベルの（ディスプレイの水平方向及び垂直方向の双方での）正画素及び負画素のインターリービングは、一般的に所与の不均衡に対して視覚的に最良であると考えられるが、ライン反転技術又はフレーム反転技術と比較して、非常に高い電力消費を有するとともに、より高い電圧範囲の列ドライバＩＣを必要とする。
【００２９】
ディスプレイの駆動波形は、数多くの形態で記述されて合成されることが可能である。以下では、単純さ及び明瞭さのため、この教示の説明を容易にする単純なマルチレベル駆動波形の記述を概して使用する。文字“Ｖ”で始まる信号名は、ここでは概して、マルチレベル波形合成（例えば、スイッチ又はマルチプレクサの使用による）に使用されることが可能なＤＣ電圧レベルを指し示すために用いられる。多様な波形記述及び合成法（例えば、アナログ波形、バッファ増幅器など）が当業者によって認識されるであろうが、この教示は、数多くの利用可能な波形記述、合成法、及びそれらのハードウェア実装に適用可能である。
【００３０】
図４は、フレーム反転のためにＣＯＭ変調技術を使用する、従来のように走査される図２の従来技術に係るＴＦＴディスプレイの典型的な駆動波形の組を示している。所望のフレーム極性に応じて、ＣＯＭノード４０１は、２つのＤＣレベルＶＣＨ４０２又はＶＣＬ４０３の一方に駆動される。ゼロに近い閾値電圧を有するＴＦＴ技術の場合、選択される行ラインは、画素ＴＦＴ２０３を導通させるために所望の画素電圧Ｐｍ，ｎ２０６より十分高く駆動されなければならない。列ソースラインＣ［Ｎ−１：０］４０４（ラインＣ０乃至ＣＮ−１の組に対する表記）は、対応する行のゲート電圧が高ゲート電圧ＶＧＨ４０５にパルス駆動される間に、所与の行の画素に対して所望の画素電圧で駆動される。この例においては、説明及び図示を単純化するために、２つのＤＣデータ電圧ＶＤＨ４０６及びＶＤＬ４０７を用いる２レベルの列駆動波形が使用される。技術的に周知のように、列ラインは、ＬＣＤ材料にグレイスケール応答を作り出すようにＶＤＨ４０６とＶＤＬ４０７との間のアナログ電圧で駆動されることができる。この教示は一般的に、二値、多値、及び／又は連続的なアナログの列ライン駆動に適用され得る。
【００３１】
列ソースラインＣ［Ｎ−１：０］４０４は、故に、所望の行の画素の蓄積キャパシタ２０４に電圧を設定する。画素のアレイ全体が書き込まれるまで全ての行のゲート電極を順次ｈｉｇｈ（高）にＶＧＨ４０５まで、そしてｌｏｗ（低）にＶＧＬ４０８まで駆動する（例えば、図４のＲ０４０９及びＲ１４１０）ことによって、後続の行の画素もリフレッシュされる。フレーム反転型のＴＦＴ  ＬＣＤでは、上述のＤＣ電圧レベルは、ＶＧＨ＞ＶＣＨ＞ＶＤＨ＞ＶＤＬ＞ＶＣＬ＞ＶＧＬという関係に従う。なお、ＶＧＬは典型的に、ＣＯＭ４０１ノードがｌｏｗにＶＣＬ４０３まで遷移するときの画素電圧（例えば、図４の点４１１での、特に黒のＰｎ，ｍ）における負のシフトにかかわらずに画素ＴＦＴ２０３を“オフ”状態に保つよう、十分に負にされる必要がある。
【００３２】
典型的に、Ｎ型ａ−Ｓｉ：Ｈ  ＴＦＴデバイスの非ゼロのゲートバイアスが、該デバイスを活性化するのと非活性化するのとの双方のために必要とされる。このようなデバイスにおける正のゲートバイアスは、デバイスをターン“オン”させ、典型的に、長い時間尺度にわたってデバイスの閾値電圧に正のシフトを誘起する。
【００３３】
負のゲートバイアスは、デバイスをターン“オフ”させ、典型的に、長い時間尺度にわたって負の閾値シフト及びサブスレッショルド勾配の低下の双方を誘起する。
【００３４】
ａ−Ｓｉ：Ｈ  ＴＦＴにおけるストレス蓄積は、一般に、式：
【００３５】
【数１】
0005567118.tif 000002
の伸張された指数関数に従うと考えられる。ここで、正のストレス成分：
【００３６】
【数２】
0005567118.tif 000003
及び、負のストレス成分：
【００３７】
【数３】
0005567118.tif 000004
は、相対的に独立に振る舞う。ここで、ΔＶＴは閾値シフトであり、ＶＧはデバイスの閾値電圧より低いゲートバイアスであり、ｔＳＴは総ストレス時間であり、Ａは実験に基づく定数であり、Ｄは駆動信号の正の部分のデューティサイクルであり、ＦＰＷは負ストレス蓄積の周波数依存性を指し示す０と１との間の係数である。一般的に、ストレス誘起閾値シフトは、ゲート駆動振幅（ＶＧＳ−ＶＴ）のおよそ１．５乗から２．０乗に比例するとともに、デューティサイクルを考慮に入れた総ストレス時間の平方根にほぼ比例する（例えば、α＋／−〜＝１．７且つβ＋／−〜＝０．４）。およそ二乗則の電圧依存性により、短期間の高振幅ゲート駆動信号は、より長い時間期間にわたって印加される一層低いゲート電圧より有意に大きいストレスを生成し得る。好適な一形態において、ゲート駆動振幅は最小化され、充電時間及びＴＦＴサイズは、必要なＶＧＳ駆動を低下させてＴＦＴストレスを最小化するために最大化される。
【００３８】
図５は、ａ−Ｓｉ：Ｈ  ＴＦＴに典型的な、ＤＣストレスの蓄積に対する正及び負のＡＣストレスの蓄積（ｓｔｒｅｓｓＡＣ／ｓｔｒｅｓｓＤＣ）５００（実効的に、負ストレスのＦＰＷ係数）と、駆動波形周波数５０１との間の代表的な関係を示している。典型的に、正ストレス５０２は広範囲の典型的なゲート信号周波数に依存しないが、負ストレス５０３は低電力リフレッシュ動作にとって関心ある周波数に高度に依存する。従来のように走査されるＴＦＴ  ＬＣＤディスプレイでは、フレームレートは負ストレスにおける特性カットオフ周波数と比較して高く（例えば、６０Ｈｚ）、結果として、負ストレスはそのＤＣ値に対して実質的に低減される。この低減は、実際、絶対的に必要なものである。何故なら、負ストレスは従来の駆動方式において１００％に近いデューティサイクルを有し、そのようなディスプレイは負ゲートバイアスＡＣ変調を用いないと急速に（何日又は何週間で）故障するからである。
【００３９】
負及び正のストレス蓄積のメカニズムは、ＴＦＴチャネル内の電荷（正孔及び／又は電子）の密度に非常に強く影響されるためであると理論化される。ゲートが正のＶＧＳでバイアスされるとき、電子がソース及び／又はドレインから直ちに利用可能になり、チャネルを非常に迅速に充たす。チャネルの迅速な充電により、正ストレスは、ディスプレイにとって関心ある範囲内（１００ｋＨｚ未満）で、周波数ロールオフをほとんど示さない。
【００４０】
しかしながら、負バイアスは電子のチャネルを空乏化し、正孔に対するポテンシャル井戸を形成する。正孔は、しかしながら、その限られた移動度と、ＮＭＯＳデバイス内にソースが存在しないこととに起因して、ＴＦＴチャネル内で電子より遙かにゆっくりと蓄積する。チャネル内での正孔の生成及び蓄積のこの低い速度が、ゲート変調の周波数が高くなるときの蓄積ストレスの急速な減少の根拠である。ゲート電圧を正のレベルに周期的にパルス駆動することにより、蓄積していた正孔は、ソース又はドレインに注入されるか、到来する電子と再結合するかの何れかとなる。何れの場合も、短時間の僅かに正のＶＧＳにより、チャネルから正孔が除去され、負ストレスのメカニズムが無効化される。
【００４１】
フラットパネルディスプレイの電力は、フレーム周波数に多かれ少なかれ比例する動的電力と、フレーム周波数とは比較的独立した静的電力との、２つの主な区分に分解することができる。
【００４２】
フラットパネルディスプレイの動的電力消散を低減するためには、フレームレートを低くすることが望ましい。しかしながら、従来のように走査されるディスプレイでは、より低いフレーム周波数は、より低い負ストレス周波数をもたらし、それにより、フラットパネルの寿命が実質的に短縮され得る点に対する負ストレスの影響が増大される。この教示により、非常に低いフレームレート（例えば、１Ｈｚ）で負ストレスを軽減し、非常に低い電力でリフレッシュされるディスプレイを達成する回路技術が説明される。また、この教示により、電力を更に低減するために電荷共有方法又は断熱充電方法を使用することができるように、動的電力消散をドライバＩＣの数個のラインドライバに集中させることが可能な技術が詳述される。
【００４３】
従来のように走査されるディスプレイのＥＳＤ回路は、しばしば、ドライバＩＣ及び
バックライトと比較して無視できる電力のみを消費する。しかしながら、非常に低いフレームレート（例えば、１Ｈｚ）で駆動される反射型フラットパネルディスプレイでは、ＥＳＤ保護デバイスによって消費される電力は、総電力消費のうちの有意な部分となり得る。低フレームレートのフラットパネルディスプレイの静的電力消散を低減するためには、ＥＳＤ回路の電力消散を低減することが望ましい。ＥＳＤデバイスのサイズを縮小する普通の方法は、そのようなＥＳＤデバイスによって提供される静電放電に対する保護を低下させるという望ましくない副作用を有する。この教示により、非常に低いフレームレートのディスプレイで標準的なＥＳＤ保護デバイスにおける電力消費を最小化する回路及び駆動方法が説明される。
【００４４】
図６は、この教示の好適な一実施形態に係るフラットパネルディスプレイ６００について、その電気駆動システムのブロック図を示している。ＴＦＴ基板６０１は、ＴＦＴ画素アレイ６０２、行のＥＳＤデバイス６０８、列のＥＳＤデバイス６０９、行ラインＲＡ［Ｍ−１：０］６０６及びＲＢ［Ｍ−１：０］６０７、列ラインＣ［Ｎ−１：０］６０４、ＣＯＭライン６０５、並びにドライバＩＣ６０３を組み入れている。列ドライバ機能及び／又は行ドライバ機能は、ＩＣ及び／又は集積ａ−Ｓｉ  ＴＦＴ回路の如何なる組み合わせによって実行されてもよく、この教示は、完全な一般性をもって、そのような変更、選択及び組み合わせに適用されることができる。
【００４５】
図７は、Ｎ列×Ｍ行の画素を備える一例に係るディスプレイのＴＦＴ画素アレイの電気回路図を示している。以下では、説明を単純にするため、ＴＦＴデバイスがゼロの閾値電圧を有すると仮定する。当業者に認識されるように、ここで説明するゲート電圧及び制御電圧をオフセットすることにより、ゼロ以外の閾値電圧も容易に対応される。この教示は、当業者によってゼロ以外の閾値電圧にも容易に一般化され、そのような一般化はこの教示の範囲内であると見なされる。
【００４６】
図７において、ピンＣ［Ｎ−１：０］７００は、画素アレイに駆動されるソース電圧を供給する。行選択信号ＲＡ［Ｍ−１：０］及びＲＢ［Ｍ−１：０］７０１は、画素アレイのゲートを駆動するために使用される。各画素（例えば、７０２）は、第１の行ラインＲＡ７０３、第２の行ラインＲＢ７０４、列ラインＣ７０５、及びＣＯＭ７０６に接続されている。各画素は、ＬＣＤ画素電圧Ｐｍ，ｎを制御し且つ画素のＴＦＴへのバイアスストレスを弱める回路を含んでいる。列ＥＳＤデバイス７０７は第１のフローティングのバーＦＢ１  ７０８に接続され、フローティングバーＦＢ１  ７０８はまた、別のＥＳＤデバイス７０９を介してＣＯＭ電極７０６に接続されている。行ＥＳＤデバイス７１０は第２のフローティングバーＦＢ２  ７１１に接続され、フローティングバーＦＢ２  ７１１はまた、別のＥＳＤデバイス７１２を介してＣＯＭに接続されている。
【００４７】
図８は、この教示に係る代替的な一好適実施形態を示している。図７と同様に、図８に示す実施形態は、Ｎ個の列ラインＣ［Ｎ−１：０］８００の組と、各組においてＲＡ［Ｍ−１：０］、ＲＢ［Ｍ−１：０］８０１が画素アレイを駆動するＭ個のラインを有する行信号の２つの組とを含んでおり、各画素（例えば、８０２）は、ＲＡ信号８０３、ＲＢ信号８０４、列ラインＣ８０５、及びＣＯＭ電極８０６に接続されている。列信号Ｃ［Ｎ−１：０］８００はまた、ＥＳＤ回路８０７を介して第１のフローティングバーＦＢ１  ８０８に接続され、フローティングバーＦＢ１  ８０８はまた、更なるＥＳＤデバイス８０９を介してＣＯＭ８０６に接続されている。図７の回路と異なり、行ＥＳＤデバイスは２つのグループに分割されており、ＲＡ［Ｍ−１：０］信号は第１の組の行ＥＳＤデバイス８１０を用いて第１の行フローティングバーＦＢ２  ８１１に接続され、ＲＢ［Ｍ−１：０］信号は第２の組の行ＥＳＤデバイス８１２を用いて第２の行フローティングバーＦＢ３  ８１３に接続されている。ＦＢ２及びＦＢ３は何れも、放電経路を提供するよう、更なるＥＳＤデバイス８１４を用いてＣＯＭに接続されている。この実施形態においては、後述の動作中に、行ＥＳＤデバイス８１０、８１２で消費されるリーク電力が低減される。
【００４８】
図９は、この教示に従ったＴＦＴ画素回路９００の好適な一実施形態を示している。画素回路９００は、第１のパストランジスタＭ１  ９０４のソースに接続された列ラインＣｎ９０１と、第１の直列パストランジスタＭ１  ９０４のゲートに接続された第１の行ラインＲＡｍ９０２と、ソースがＭ１  ９０４のドレインに接続され且つゲートが第２の行ラインＲＢｍ９０３に接続された第２のパストランジスタＭ２  ９０５と、第２のパストランジスタＭ２  ９０５のドレインに接続された液晶セルキャパシタンスＣＬＣ９０６と、第２のパストランジスタＭ２  ９０５のドレインに接続された蓄積キャパシタＣＳＴ９０７と、蓄積キャパシタＣＳＴ９０７及び液晶キャパシタンスＣＬＣ９０６に接続されたコモンラインＣＯＭ９０８と、を有している。２つのパストランジスタＭ１  ９０４及びＭ２  ９０５は直列接続され、Ｃｎ９０１から画素制御ノードであるＰｍ，ｎ９０９への、ゲート制御される導電経路を形成している。電荷蓄積キャパシタＣＳＴ９０７及びＣＬＣ９０６は、Ｐｍ，ｎ９０９をＣＯＭ９０８に接続するとともに、Ｍ１  ９０４及びＭ２  ９０５が“オフ”状態にあるときに画素制御電圧を保持する。
【００４９】
画素電圧Ｐｍ，ｎ９０９は、先ずＣＯＭライン９０８をｈｉｇｈ（高）状態又はｌｏｗ（低）状態に保持しておき、Ｍ１  ９０４のソースに接続された列ラインＣｎ９０１に電圧を駆動することによって、セルに書き込まれる。Ｍ１  ９０４は、そのゲートＲＡｍ９０２を高電位にパルス駆動し、同時にＭ２  ９０５のゲートＲＢｍ９０３を高電位にパルス駆動することによってアクティブされ、それにより、Ｍ１  ９０４とＭ２  ９０５との直列接続を介してＣｎ９０１からＰｍ，ｎ９０９へ電気導通が増大される。その結果、Ｐｍ，ｎ９０９ノードに電荷が投入あるいは書き込まれ、その後、行ゲートラインＲＡｍ９０２又はＲＢｍ９０３のうちの少なくとも一方を負電位に維持することにより、電荷は漏れ出ないように分離されることができる。画素電荷は、ＣＳＴキャパシタ９０７及びＣＬＣキャパシタ９０６の双方上で、ＣＯＭ９０８に対して蓄積される。
【００５０】
図１０は、図９に示した画素回路のレイアウトの一実施形態を示している。列ラインＣｎ９０１、１０００は、好ましくは堆積された金属からなり、画素セルを垂直（縦）方向に走り抜け、トランジスタＭ１  ９０４、１００１のソースに接続されている。Ｍ１  ９０４、１００１のゲートはＲＡｍ電極９０２、１００７に接続されている。Ｍ１  ９０４、１００１のドレインはＭ２  ９０５、１００２のソースに接続されている。Ｍ２  ９０５、１００２のゲートはゲート電極ＲＢｍ９０３、１００８に接続されている。Ｍ２  ９０５、１００２のドレインは画素蓄積ノードＰｍ，ｎ９０９、１００５に接続されている。画素蓄積ノードＰｍ，ｎ９０９、１００５は、蓄積キャパシタＣＳＴ９０７、１００４に接続されるとともに、ＬＣセルキャパシタンスＣＬＣ９０６の一部を形成するコンタクト１００３を介して反射性の電極プレート１００９に接続されている。蓄積キャパシタＣＳＴ９０７、１００４は、コモンバックプレート電圧ＣＯＭ９０８、１００６に接続されている。頂部ガラス上の反対側の電極（図示せず）が、コモン電極ＣＯＭ９０８に電気的に取り付けられ、ＣＬＣ９０６の他方の電極を形成する。
【００５１】
再び図９を参照するに、Ｐｍ，ｎ９０９とＣＯＭ９０８との間のＲＭＳ電圧差が、液晶の光学状態を決定する。一実施形態において、ＣＯＭノード９０８は、ＴＦＴデバイス９０４、９０５の必要な電圧範囲を低減するため、且つ／或いは電力を低減するため、連続的に変調される。
【００５２】
２つの選択ＴＦＴ  Ｍ１  ９０４及びＭ２  ９０５は、それぞれ、２つの独立した行ゲート信号ＲＡｍ９０２及びＲＢｍ９０３によってゲート駆動される。２つのゲートの選択は単に例示目的であり、実際には、選択ＴＦＴの数は、ＴＦＴのプロセスパラメータ、ディスプレイのサイズ及び解像度、所望のフレームレート、許容可能なフリッカー、並びにその他の性能基準に基づく設計上の選択である。この実施形態においては、後述のように非常に低いフレームレートで負ストレス蓄積を防止するため、２つ以上の行トランスファーＴＦＴが必要とされる。このような選択は、この教示の範囲内であるとみなされる。
【００５３】
当業者に認識されるように、ここで説明する概念は、異なる設計ルール及びレイヤ群を有するその他のＴＦＴプロセスにも適用されることができるものであり、図１０に示したプロセスの選択は、単なる例示目的であって、この教示を限定するものではない。
【００５４】
また、図１０のレイアウトは、回路の電気的な挙動を実質的に変更せず且つこの教示の範囲内であると見なされる数多くの置換、転置、向き変更、裏返し、回転及びこれらの組み合わせを有する。この教示は、画素回路の電気的な接続又は動作を変化させない数多くの異なる手法で、セルを通して、あるいはその周りで列及び行を経路付けるように変更され得る。さらに、蓄積キャパシタの配置（図１０においてはパストランジスタの下に示されている）は、如何なる数の構成要件及び製造要件に適応するように変更されてもよい。トランジスタＭ１  ９０４及びＭ２  ９０５は、ここで説明する概念の機能を維持したまま、サブユニットに分割されてもよい。蓄積キャパシタＣＳＴ９０７もまた、この教示において説明される電気的な目的を維持したまま、複数の区画に分割されてもよい。この教示に基づき、特定のＴＦＴプロセス及び用途上の要件に基づいてデバイスのクロストークを最小化し、画質を改善し、蓄積キャパシタンスを調整し、電力を低減し、安定性を改善し、製造可能性を改善し、且つ性能を改良する等価回路の有利なレイアウト構成が当業者に明らかになるが、それらはここで説明する概念の範囲内であると見なされるものである。
【００５５】
好適な一実施形態において、ＲＧＢストライプ構成が採用される。しかしながら、この教示は、以下に限定されないがＲＧＢデルタ構成、２×２ＲＧＢＷ構成、及び技術的に周知のその他のサブピクセル構成若しくは画素構成を含む、如何なる画素又はサブピクセルの構成にも一般的に適用され得る。レイアウト及び回路方式へのそのような変更は、用途上の要求を満たすように一般的に行われるものであり、この教示の範囲内であると見なされるものである。
【００５６】
このフラットパネルの実施形態の動作は、２つの段階で構成されるものとして説明することができる。実際には、それら２つの段階は交互に行われ（インターリーブされ）得るが、ここでは明瞭化のため、それらを別個の段階として説明する。第１の段階は、新たなフレームの情報を画素アレイに書き込むことを伴う。これを達成するため、一連の動作がアレイ状で実行される。
【００５７】
図１１は、３レベルの行ドライバを用いる本発明の一実施形態の代表的なタイミング図を示している。パネルの初期状態において、行ラインＲＡ［Ｍ−１：０］１１００及びＲＢ［Ｍ−１：０］１１０１は、画素アレイの電荷蓄積キャパシタの実質的に全てからの電荷リークを防止するよう、低電圧状態に保持されている（すなわち、全ての画素について、Ｍ１  ９０４又はＭ２  ９０５のＴＦＴのうちの少なくとも一方が“オフ”状態にある）。一般的に、これは、全ての行ライン（ＲＡ［Ｍ−１：０］１１００及びＲＢ［Ｍ−１：０］１１０１）を低ゲート電圧レベルＶＧＬ１１０２に保持することによって達成される。
【００５８】
フレーム書込処理を実行するため、列ラインＣ［Ｎ−１：０］１１０３が、所与の行の画素の所望の画素電圧に駆動される。この例においては、説明及び図示を単純化するために、２つのデータ電圧ＶＤＨ１１０４及びＶＤＬ１１０５を用いる２レベルの列駆動波形が使用される。当業者に認識されるように、列ラインは、ＬＣＤ材料にグレイスケール応答を作り出すようにＶＤＨ１１０４とＶＤＬ１１０５との間のアナログ電圧で駆動されることができる。この教示は一般的に、二値、多値、及び／又は連続的なアナログの列ライン駆動に適用され得る。
【００５９】
そして、所与の行の画素の２つ以上の行選択ライン（例えば、ＲＡｍ１１０６及びＲＢｍ１１０７）が、それらの休止低電圧ＶＧＬ１１０２から高電圧ＶＧＨ１１０８へとパルス駆動される。これは、画素の一行全体の各画素内のＭ１  ９０４及びＭ２  ９０５の全てをターン“オン”させる効果を有する。そして、この選択された行の画素が、列ラインＣ［Ｎ−１：０］７００、８００、１１０３上に駆動された電圧まで充電される。画素値Ｐｍ，ｎ９０９、１１０９が実質的にＣ［Ｎ−１：０］１１０３の電圧レベルに落ち着くのに十分な時間が経過すると、行選択ラインＲＡｍ１１０６及びＲＢｍ１１０７はそれらの休止低電位ＶＧＬ１１０２に戻され、もはや選択解除された行内の全てのＭ１  ９０４及びＭ２  ９０５のＴＦＴがターン“オフ”される。
【００６０】
好適な一実施形態において、電圧レベルＶＧＬ１１０２は、ＣＳＴ９０７に蓄積された画素電荷が画素の書込又はリフレッシュと次の書込又はリフレッシュとの間にＭ１  ９０４及びＭ２  ９０５を介して実質的に漏れ出ないよう、十分に負に選定される。画素蓄積キャパシタＣＳＴ９０７は好ましくは、非選択期間中に画素電荷リークを防止するよう、また、可変ＬＣＤキャパシタンスＣＬＣ９０６に起因して画素のグレイレベル遷移時に発生し得る残像効果を（ディスプレイ設計者が望む程度まで）解消するよう、十分に大きくされる。斯くして、液晶セル群の電圧を制御することによって、ＬＣＤ画素群にわたる電圧を独立にプログラムし、画素アレイの所望の光学状態を生成することができる。各行の画素を上述と同様にロードすることができ、それにより、そのフレームが完成される。当業者に認識されるように、行われる動作の厳密な順序、例えば、行群が順次に処理されることは、同様の結果を達成するように変更され得る。そのような変更は、この教示の範囲内であると見なされるものである。
【００６１】
図１１を参照するに、ＣＯＭ電極１１１０は必要に応じて、技術的に周知のように、セルの保持力を改善し、アレイ又はソース電圧範囲を制限し、且つ／或いはシステム電力を低減するため、ＡＣ波形で駆動されることができる。図１１は具体的には、ｈｉｇｈ値ＶＣＨ１１１４とｌｏｗ値ＶＣＬ１１１５との間での２レベル変調の例を与えている。ゲート変調による負ストレス緩和を組み入れたＴＦＴ画素の低フレームレート動作に関するこの教示は、当業者によって、ＣＯＭ変調の数多くの既知の方法に適用され、且つ／或いはＣＯＭ１１１０が静止ＤＣ電圧に維持される場合に限定なく適用され得る。
【００６２】
画素アレイ全体の値が書き込まれると、アレイは、画像アーチファクト（例えば、フリッカー）を防止するためにリフレッシュを必要とするのに十分なだけ画素アレイの電圧Ｐｍ，ｎ９０９が漏れ出るまで、電力を節約するためにスタンバイ状態に置かれ得る。フレーム画像書込処理と次のフレーム画像書込処理との間のスタンバイ状態は、好適な一実施形態の動作の第２段階を有する。フラットパネルの数多くの用途は可変フレームレートを使用し得るが、ここで説明する概念は、フレームレートが特定種類のコンテンツに対して高速（例えば、ユーザが装置とやり取りするときに３０Ｈｚのフレームレート）にされなければならないが、フレームリフレッシュレートを数Ｈｚまで低下させることができる低電力状態をも必要とするような用途によく適している。これを達成するため、上述の第１段階のアクティブなフレーム書込又はリフレッシュ同士の間に、可変長のスタンバイ状態を挿入することができる。
【００６３】
図１１を参照するに、本発明の好適な一実施形態において、フレーム書込処理同士の間のスタンバイ状態中に、所与の一行、複数行の集合（サブセット）、又は全ての行の行ゲートラインＲＡｍ１１０６とＲＢｍ１１０７とが、ゲート電圧ＶＧＬ１１０２を有する“オフ”状態と、画素トランジスタＭ１  ９０４及びＭ２  ９０５に僅かに正のＶＧＳを好ましく達成するように選定されたゲート電圧ＶＧＭ１１１１を有する弱い“オン”状態との間で交互にバイアスされる。画素がこのようなバイアス状態にある（すなわち、Ｍ１  ９０４及びＭ２  ９０５の双方ではなく一方が弱く“オン”の状態にある）とき、フレーム書込処理中に書き込まれた画素電荷は実質的に保持される。ＴＦＴへの弱く“オン”のゲートバイアスＶＧＭ１１１１の印加は、ＴＦＴチャネル内の平均電荷密度を低下させる効果を有し、ひいては、ＴＦＴデバイスの負ストレス蓄積を中断する、それ以前の“オフ”状態中に生じた蓄積正電荷（すなわち、正孔）を注入する。２つの画素ＴＦＴ９０４、９０５を反対の状態（例えば、オン／オフ又はオフ／オン）にするこの処理のことを、ここではストレス解放処理と称する。ストレス解放処理は選択的に、負バイアスストレス及び／又はディスプレイの電力消散を最小化するように、フレーム又はラインのリフレッシュと順々に、あるいはインターリーブされて実行される。負ストレス蓄積を有意に抑制するため、十分な回数のストレス解放処理が、フレームリフレッシュ処理同士の間に挿入され、あるいはフレームリフレッシュ処理内にインターリーブされ得る。
【００６４】
この教示に係る好適な一実施形態において、画素トランジスタＭ１  ９０４及びＭ２  ９０５のゲート電圧は、ストレス解放処理中に“ブレイク・ビフォー・メイク（break  before  make）”スイッチング遷移を用いる。これは、ＣＳＴ９０７の電荷が、Ｍ１  ９０４及びＭ２  ９０５のゲート電圧遷移時の電荷リークと上昇／下降時間バラつきとに対して良好に保護されることを確実にする。
【００６５】
この教示に係る好適な一実施形態において、ディスプレイの全てのＲＡ［Ｍ−１：０］１１００ラインが実質的に同時にＶＧＭ１１１１にパルス駆動される一方で、ＲＢ［Ｍ−１：０］ライン１１０１は全て負ゲート電圧ＶＧＬ１１０２にて“オフ”状態に保持される。多数の行ラインを並列にパルス駆動することにより、ドライバＩＣ６０３内の行ドライバ回路は、電荷共有法、段階的充電法、階段状充電法、又は断熱充電法として技術的に知られる技術を用いて、より少ないエネルギーのみを消費するように設計されることができる。結果として、全てのＲＡ［Ｍ−１：０］ライン１１００とＲＢ［Ｍ−１：０］ライン１１０１とを交互にパルス駆動する並列ストレス解放処理は、単一ゲートラインの順次のスイッチング又はパルス駆動と比較して、実質的に良好な電力効率を有するように実装され得る。
【００６６】
フレーム書込レートを超えるＴＦＴアレイトランジスタの付加的なＡＣ変調を挿入することにより、ＴＦＴバイアスストレスは低フレーム書込レートにおいて実質的に低減される。数多くの行ラインを弱く“オン”の状態にパルス駆動するのに要するエネルギーは、完全なフレームリフレッシュに要するエネルギーより実質的に小さくすることができ、全体としてのパネルの電力消散は、従来のように走査されるＴＦＴディスプレイにおける低フレームレートリフレッシュでの短寿命の不利益を実質的に被ることなく、低減されることができる。
【００６７】
図１１は、明確に区別された、フレーム書込処理１１１２と、連続するフレーム書込処理の間の或る数（３つ）の並列ストレス解放処理１１１３とを具体的に示している。当業者は、この教示に係る２つの基礎となるディスプレイ駆動、すなわち、１つの処理における画素への書き込みと、その後の別の１つの処理における画素のストレス解放とを、入れ替え、インターリーブし、グルーピングし、順序付け、あるいはその他の方法で並び替える多様な走査波形を認識するであろう。請求項の範囲は、そのような変更又は置換によって限定されるものではない。一部の例において、例えば、複数行のサブセットのみが書き込まれた後にストレス解放処理が適用されるようにストレス解放処理と書込処理とをインターリーブすることが有利となり得る。当業者に認識されるように、行われる動作の厳密な順序、例えば、行群が順次に処理されることは、同様の結果を達成するように変更され得る。例えば全ての偶数行を先ず書き込んだ後に全ての奇数行を書き込むこと、及び／又は部分的な表示リフレッシュといった有利な変更が、ライン、列、フレーム及びドット反転によるＤＣバランシングを含む何らかの反転技術を実行しながら遷移を最小化することによって、電圧揺動及び電力消散を低減するように、この教示に係るシステムに適応され得る。そのような変更及び置換は、この教示の範囲内であると見なされるものである。
【００６８】
この教示に係る好適な一実施形態において、電圧レベルＶＧＬ、ＶＧＭ及びＶＧＨは、ＶＧＨ＞ＶＧＭ＞ＶＧＬなる関係に従うように選定される。当業者に認識されるように、書込処理及びストレス解放処理を実行するために選定されるタイミング及び電圧レベルは、具体的な工学要求を満たすように調整及び変更を受けることができ、請求項の範囲はそのような調整及び変更によって限定されるものではない。
【００６９】
図１２は、この教示に係る好適な一実施形態の代表的なタイミング図を示している。この実施形態は、ＤＣ電圧レベルが変更された４レベルの行駆動信号を用いることを除いて、図１１の実施形態と同様である。図１１の波形と比較して、行信号ＲＡ［Ｍ−１：０］１２０１及びＲＢ［Ｍ−１：０］１２０２の低レベルＶＧＬ１２００が実質的に高くされており、これが、フレーム書込処理１２０３中の特定の行が書き込まれた後、及び複数のストレス解放処理１２０４間のスタンバイ状態中に適用される。図１２に示すように、左側から始めて、ＣＯＭ電極１２０５がＶＣＨ１２１４からＶＣＬ１２１５へと遷移して、新たなフレーム書込が開始され；ＣＯＭ１２０５の遷移と実質的に一致して、実質的に全てのＲＡ［Ｍ−１：０］１２０１及びＲＢ［Ｍ−１：０］１２０２ラインが、ＣＯＭライン１２０５と実質的に同等の電圧段差の極性及び振幅で、レベルＶＧＬＬ１２０７へと駆動される。アレイに蓄積される画素電圧はＣＯＭ１２０５に強く結合されるので、Ｍ１  ９０４及びＭ２  ９０５ゲートは、この遷移中、“オフ”状態に保たれる。そして、列ラインＣ［Ｎ−１：０］１２１１にデータ電圧レベルＶＤＨ１２１２及びＶＤＬ１２１３の形態で画素データを印加しながら、各行の画素をアクティブにするようにＲＡｍ１２０８及びＲＢｍ１２０９ラインをＶＧＨ１２１０に順次パルス駆動することにより、新たなフレームが画素アレイ内に走査される。ＶＧＨ１２１０にパルス駆動した後、行ラインＲＡｍ１２０８及びＲＢｍ１２０９は、この実施形態では高められているＶＧＬ１２００レベルに戻される。全てのラインが走査されてフレームがロード（すなわち、書込又はリフレッシュ）されると、全ての行ラインはＶＧＬ１２００レベルに戻されていることになる。そして、２つの行ラインの組ＲＡ［Ｍ−１：０］１２０１とＲＢ［Ｍ−１：０］１２０２とをＶＧＬ１２００とＶＧＭ１２１６との間で交互に切り換えるストレス解放処理が、図１１においてのように、フレーム書込処理同士の間に挿入される。ＣＯＭ１２０５が後続フレームのためにＶＣＨ１２１４へと上方に遷移されるとき、行ラインＲＡ［Ｍ−１：０］１２０１及びＲＢ［Ｍ−１：０］１２０２は好ましくは、図１２に示すようにＶＧＬ１２００に保持される。
【００７０】
ＣＯＭ１２０５のＶＣＬ１２１５への遷移に合わせて全ての行ラインをＶＧＬ１２００からＶＧＬＬ１２０７に遷移させることにより、Ｍ１  ９０４及びＭ２  ９０５のＴＦＴへの負ストレスが最小化される。例えば６０８、７１０、８１０、８１２である行ＥＳＤ回路におけるリーク導通も、行信号ＲＡ［Ｍ−１：０］１２０１、ＲＢ［Ｍ−１：０］１２０２及びＣＯＭ１２０５の間での電圧差を低く維持することによって最小化される。なお、画素電圧Ｐｍ，ｎ１２１７の波形は、より低い振幅の行信号にかかわらず、図１１のＰｍ，ｎ１１０９の波形から実質的に変更されていない。４レベルの行駆動を適用することによって、ＣＯＭレベルからの行電圧の逸脱をＣＯＭ変調技術において最小化することができ、ＥＳＤリーク電力が最小化される。
【００７１】
本発明の好適な一実施形態において、行ドライバに使用される４つのレベル（ＶＧＨ、ＶＧＭ、ＶＧＬ及びＶＧＬＬ）は、ＶＧＨ＞ＶＧＭ＞ＶＧＬ＞ＶＧＬＬなる関係に従う。本発明の好適な一実施形態において、列ドライバの２つのレベル（ＶＤＨ及びＶＤＬ）及びＣＯＭドライバの２つのレベル（ＶＣＨ及びＶＣＬ）は、ＶＣＨ＞ＶＤＨ＞ＶＤＬ＞ＶＣＬなる関係に従う。好適な一実施形態において、行電圧及び列電圧は、ＶＧＨ＞ＶＤＨ＞ＶＤＬ＞ＶＧＬなる関係に従う。
【００７２】
更なる一実施形態（図示せず）において、ＣＯＭ遷移時のゲートライン電圧の遷移は、ＣＯＭ遷移に先立って行ラインをフローティングにすることによって実現され得る。行ゲートラインはＣＯＭに強く結合されているので、行ゲートラインは実質的に、所望の振幅及び極性でＣＯＭの段差に追従することになる。さらに、集積ａ−Ｓｉ行ドライバが使用されるとき、行ドライバの出力は、最後のストレス解放処理の後に切断し、選択された行がＶＧＨへ、そしてその後ＶＧＬへと駆動されるときのフレーム書込中の選択時に再び接続するだけとすることができる。このようにして、図１２の波形は、例えば行ラインに高デューティサイクルのプルダウンデバイスを有しないａ−Ｓｉ  ＴＦＴで製造された集積行ドライバ回路を実装したディスプレイにおいて、フローティング行ライン駆動技術を用いて自然に実現されることができる。
【００７３】
図１３は、４レベル行駆動信号と４レベル列駆動信号とを有する、この教示に係る好適な一実施形態の代表的なタイミング図を示している。ＣＯＭ信号１３０４、行信号ＲＡ［Ｍ−１：０］１３０５及びＲＢ［Ｍ−１：０］１３０６の動作は、図１２に関して説明したものと同じである。図１２と１３とを比較するに、図１３は、列ドライバに利用可能な２つの更なる電圧レベルＶＤＨＨ１３００及びＶＤＬＬ１３０１を有している。これらの電圧は好ましくは、フレーム書込処理中に、所望の画素が反対の状態から（例えば、白から黒へ、あるいは黒から白へ）遷移しているときに列ラインに駆動される。電圧レベルＶＤＨＨ１３００及びＶＤＬＬ１３０１は好ましくは、通常の列ソース電圧（ＶＤＨ１３０２及びＶＤＬ１３０３）の範囲の外側に位置し、光学状態変化を受けて時間的に変化する液晶のキャパシタンスを補償するように選定される。技術的に周知のように、状態変化時の画素のオーバードライブは、画素電圧が最初のフレーム内で一層望ましい最終値（例えば、ＶＤＨ１３０２又はＶＤＬ１３０３に繰り返し書き込まれる静止画素によって達成される値）に落ち着くことを可能にする。図１３の底部の波形は、画素電圧Ｐｍ，ｎ１３０７が、先ずＶＤＨＨ１３００又はＶＤＬＬ１３０１のレベルによってオーバードライブされ、ＬＣ材料が新たな光学状態にゆっくりと応答するに連れて所望のＶＤＨ１３０２又はＶＤＬ１３０３へと緩和していくことを示している。残像又は画像貼り付きの問題を軽減することが可能なこのようなオーバードライブ技術は、請求項を限定することなく、必要に応じて、この教示に適用されることができる。
【００７４】
図１３の波形に表した本発明の好適な一実施形態において、列ドライバの４つのレベル（ＶＤＨＨ、ＶＤＨ、ＶＤＬ及びＶＤＬＬ）は、ＶＤＨＨ＞ＶＤＨ＞ＶＤＬ＞ＶＤＬＬなる関係に従う。図１３に記載される４つの列レベルの各々の電圧レベルの選択は、同様に、ディスプレイに必要な独立電源の数を削減するために、システム内で利用可能なその他の電圧（例えば、ＶＣＨ、ＶＣＬ）とレベルを共有するように変更され得る。請求項の範囲は、そのような選択又は最適化によって限定されるものではない。
【００７５】
図１４は、この実施形態の動作フローチャートを示している。図１４の最上部から始めて、第１の決定処理１４００が現フレームの極性を決定する。すぐ前のフレームの極性がＣＯＭ＝ｌｏｗ（低）を有するものであった場合、ＣＯＭ変調ｈｉｇｈ（高）処理１４０２が実行され、ＣＯＭはＶＣＨに駆動され、全ての行ラインＲＡ［Ｍ−１：０］及びＲＢ［Ｍ−１：０］はＶＧＬに保持される。すぐ前のフレームの極性がＣＯＭ＝ｈｉｇｈを有するものであった場合、ＣＯＭ変調ｌｏｗ処理１４０１が実行され、ＣＯＭはＶＣＬに駆動され、全ての行ラインＲＡ［Ｍ−１：０］及びＲＢ［Ｍ−１：０］はＶＧＬＬに駆動される。次に、行書込処理１４０３は、列ラインＣ［Ｎ−１：０］を所与の行に関する所望の画素電圧又は所望のオーバードライブ画素電圧に駆動することと、選択された行ラインの対ＲＡｍ及びＲＢｍをＶＧＨに駆動して、選択された行の画素蓄積キャパシタに列電圧を捕捉することと、選択された行ラインの対を最終的にＶＧＬに戻すこととを有する。決定処理１４０４が、全ての行が選択された極性の画素電圧で書き込まれたことを受けて終了する行書込処理１４０３のループを実行する。なお、ＣＯＭ＝ｌｏｗフレームのフレーム書込シーケンス（すなわち、１４０３及び１４０４によって形成される行書込のループ）の途中では、行ラインＲＡ［Ｍ−１：０］及びＲＢ［Ｍ−１：０］の幾らかの部分はＶＧＬにあり、残りはＶＧＬＬにあることになる。
【００７６】
次に、第１のストレス解放処理１４０５が、全てのＲＡ［Ｍ−１：０］信号にＶＧＭを適用した後、ＲＡ［Ｍ−１：０］をＶＧＬに戻し、それに続いて、全てのＲＢ［Ｍ−１：０］信号にＶＧＭを適用した後にＲＢ［Ｍ−１：０］をＶＧＬに戻す第２のストレス解放処理１４０６が行われる。全てのＲＡ［Ｍ−１：０］及びＲＢ［Ｍ−１：０］がＶＧＬに保持される遅延処理１４０７により、３段階ストレス解放処理（すなわち、ステップ１４０５、１４０６及び１４０７の組み合わせ）が完了される。なお、このイベントシーケンス（先ず、ＲＡ［Ｍ−１：０］をパルス駆動することによって全てのＭ１をストレス解放し、次いで、ＲＢ［Ｍ−１：０］をパルス駆動することによって全てのＭ２をストレス解放し、そして遅延させる）は、この教示の範囲内で、任意に順序付けられ、並び替えられ、更なる遅延を用いて継ぎ合わされ、繰り返され、任意の処理にて終了され、且つ／或いはインターリーブされ得る。例えば、ＲＢ［Ｍ−１：０］信号のストレス解放が最初に行われてもよい。他の一例において、フレーム書込処理が１つ以上の部分（１つ以上の行の部分的フレーム更新）に分解され、それらの部分がストレス解放処理及び／又は遅延とインターリーブされてもよい。更なる一実施形態（図示せず）において、エネルギーを更に節約するため、画素フレームの複数部分が駆動されないままとされてもよい（フレーム書込処理はフレームの一部を更新するのみ）。このような実装の決定は、この教示と相容れるものであり、ここで具現化されるストレス緩和技術及び低電力技術の恩恵を受け得る。
【００７７】
再び図１４を参照するに、所望数のストレス解放処理が完了すると、最終決定処理１４０８が、１４０５、１４０６、１４０７及び１４０８により形成されるストレス緩和ループを終了し、後続の逆極性フレームを開始するために第１の決定処理１４００へと戻る。
【００７８】
図１１乃至１４にて説明した波形及び処理は、多様な周知の技術と組み合わされることができる。好適な一実施形態において、ＤＣ電圧源及びスイッチに基づくマルチプレクサが、図１１乃至１３のマルチレベル波形を生成するようにデジタル制御される。例えば、図１１の行波形は、ＶＧＬ、ＶＧＭ及びＶＧＨの間で選択を行う３レベル行ドライバを使用する。図１１及び１２の列波形の場合、ＶＤＨ及びＶＤＬのＤＣレベルの間で選択を行う２レベルアナログマルチプレクサが必要とされる。同様に、ＣＯＭは、ＶＣＨとＶＣＬとの間で選択を行う２レベルマルチプレクサを必要とする。
【００７９】
同様の波形を合成するために使用されることが可能な、バッファ増幅器に続かれるＤＡＣ、ブートストラップ式の電荷ポンプ、別のデマルチプレクサなどを含む多数の異なる生成機構が、当業者によって認識されるであろう。そのような別の波形合成方法は、技術的に周知であり、この教示の有用性に影響を及ぼすことなく代用されることができる。
【００８０】
図１５は、ストレス解放処理において電力効率を改善する階層的なマルチプレクサ構成を含む、この教示に係る好適な一実施形態を示している。所望の終点ストレス解放ＤＣレベルＶＧＭ１５０４及びＶＧＬ１５０６、並びに任意の数の中間電圧レベル１５０５から選択することにより、ソースマルチプレクサ（ｍｕｘ）１５００は中間信号ＤＳＡ１５０１を生成し、ソースｍｕｘ１５０２は中間信号ＤＳＢ１５０３を生成する。ＣＯＭ  ｍｕｘ１５２６は、ＶＣＨ１５２７とＶＣＬ１５２８との間で選択を行うことによって、ＣＯＭ信号１５２９を生成する。中間信号ＤＳＡ１５０１及びＤＳＢ１５０３、並びに２つのその他のＤＣレベルＶＧＨ１５０８及びＶＧＬＬ１５０７が、バス１５０９を形成している。バス１５０９は、多数（例えば、Ｍ＝画素の行数として２Ｍ個）の３対１出力ｍｕｘ１５２５に接続され、これらｍｕｘ１５２５が、ＴＦＴ表示画素アレイ６０２及び行ラインＥＳＤ回路６０８の行信号を駆動する。
【００８１】
図１５を参照するに、フレーム書込処理に先立ち、全ての行出力ＲＡ［Ｍ−１：０］及びＲＢ［Ｍ−１：０］（例えば、ＲＡ０１５１４、ＲＢ０１５１６、ＲＡ１１５１８、ＲＢ１１５２０、・・・、ＲＡＭ−１１５２２、及びＲＢＭ−１１５２４）は、それらそれぞれのｍｕｘを介して、ＤＳＡ１５０１又はＤＳＢ１５０３の何れかに帰属される。そして、ＤＳＡ１５０１及びＤＳＢ１５０３はｍｕｘ１５００及び１５０２によってＶＧＬ１５０６に接続される。新たなフレームがＣＯＭ＝ＶＣＨ１５２７を有するものである場合、行出力ｍｕｘ１５２５はＤＳＡ１５０１又はＤＳＢ１５０３の何れかを選択し続ける。しかしながら、フレーム極性がＣＯＭ＝ＶＣＬ１５２８を要求する場合には、行出力ｍｕｘはＶＧＬＬ１５０７を出力として選択するように駆動される。故に、ＣＯＭ＝ＶＣＬ１５２８の極性のフレームの場合、図１２及び１３に示したように、全ての行のＲＡ［Ｍ−１：０］及びＲＢ［Ｍ−１：０］が、ＣＯＭ１５２９の遷移に合わせてＶＧＬＬ１５０７に駆動される。
【００８２】
再び図１５を具体的に参照するとともに、図１２乃至１４を大まかに参照するに、次の処理はフレームの行ごとの書込であり、それは、例えばＲＡ０１５１４及びＲＢ０１５１６などの複数の行ライン対を順次、ｈｉｇｈレベルＶＧＨ１５０８にパルス駆動することを有する。一対の行ライン（例えば、ＲＡ０１５１４及びＲＢ０１５１６）がＶＧＨ１５０８にパルス駆動されて、その特定の行の画素が書き込まれると、選択されたＲＡｍ及びＲＢｍ信号の対は、それぞれ、適切な出力ｍｕｘ１５２５を介してＤＳＡ１５０１及びＤＳＢ１５０３に接続される。ＤＳＡ１５０１及びＤＳＢ１５０３は、もはや選択解除された行ラインＲＡｍ及びＲＢｍがＶＧＬＬ１５０６に駆動されるように、ｍｕｘ１５００及び１５０２によってＶＧＬＬ１５０６に保持される。フレーム全体が書き込まれると、何れのｍｕｘ１５２５もＶＧＨ１５０８又はＶＧＬＬには帰属させられておらず、ストレス解放処理に備えて、全てがＤＳＡ１５０１又はＤＳＢ１５０３（故に、電圧レベルＶＧＬＬ１５０６）の何れかに移されている。
【００８３】
再び図１５を具体的に参照するとともに、図１２乃至１４を大まかに参照するに、フレーム書込処理は１つ以上のストレス解放処理に続かれる。ストレス解放処理は、全ての出力ｍｕｘ１５２５が、出力行ラインＲＡ［Ｍ−１：０］がＤＳＡ１５０１に帰属させられ且つ出力行ラインＲＢ［Ｍ−１：０］がＤＳＢ１５０３に帰属させられるように選択された状態で開始する。ストレス解放処理が実行されるとき、最初にＲＡ［Ｍ−１：０］ラインがストレス解放される場合には、ｍｕｘ１５００が、ＶＧＬＬ１５０６から中間レベル１５０５を介してＶＧＭ１５０４に到達するまで徐々に増大する電圧を順次選択するようにデジタル駆動される。効率的に生成される中間電源１５０５の組から順次且つ漸増的に選択することによって行ドライバ出力を小さい増分で駆動することにより、回路の消散電力を、理想的には中間レベル１５０５の数をＱとして１／（Ｑ＋１）倍に、実質的に低減することができる。ストレス解放処理は好ましくはディスプレイ全体を駆動する（例えば、全てのＲＡ［Ｍ−１：０］が同時に駆動される）ので、ＤＳＡ１５０１又はＤＳＢ１５０３上に見られる容量性負荷は非常に大きいもの（並列のＭ行のキャパシタンス）となり得る。また、ストレス解放処理は好ましいことに、上昇時間及び下降時間に関して非常に厳しい要求を有するものではない。これらの要因（大きい容量性負荷、上昇／下降時間が重要でないこと）の双方により、実質的な電力を節減するきめの細かい断熱駆動法又は段階的駆動法が可能になる。なお、中間電源は、電力節減を最大化するよう、可能な限り効率的に生成されるべきである。
【００８４】
図１６は、開始時のｌｏｗレベルＶＧＬからｈｉｇｈレベルＶＧＭ１６０３まで、効率的に生成される多数の中間電源電圧１６０４のステップを踏む、ＤＳＡ１５０１、１６００及びＤＳＢ１５０３、１６０１の代表的な段階的駆動法を示している。
【００８５】
図１７は、ソース（Ｓ）、ゲート（Ｇ）及びドレイン（Ｄ）の端子を有するＴＦＴデバイス１７００の、動作温度範囲の上限での、代表的な伝達曲線を示している。ゲート（Ｇ）とソース（Ｓ）との間の電圧（ＶＧＳ１７０２）が、左側の大きい負から増加されるに連れて、ドレイン−ソース電流（ＩＤＳ１７０１）は（曲線１７０３に従って）、先ず下降し、その後ＶＧＳ＝０付近で急激に上昇し、最終的に大きいＶＧＳ１７０２で飽和する。しばしば、“オフ”導通が最小化される最適なＶＧＳ１７０２の電圧、例えば１７０４、が存在する。
【００８６】
図１１の波形を再び参照するに、行ラインがストレス解放中の電圧（すなわち、ＶＧＬ１１０２）にある場合に、Ｃラインの電圧（ＶＤＨ１１０４及びＶＤＬ１１０５）及び画素上の電圧（ＶＤＨ１１０４及びＶＤＬ１１０５の範囲内のＰｍ，ｎ１１０９）が、理想的な動作点１７０４より負側のＶＧＳ動作点１７０５を作り出すことが見て取れる。これは、図１１の駆動方式におけるＶＧＬ１１０２が、ＣＯＭ１１１０がＶＣＬ１１１５に遷移するときに画素ＴＦＴが部分的にターン“オン”することを防止するように十分に低く選定されなければならないためである（画素電圧Ｐｍ，ｎ１１０９はＣＯＭによって、より低い側に容量的に駆動され、画素トランジスタのゲートラインは導通を防止するように十分に低くされなければならない）。しかし、そのような低いゲートレベルは、その他の処理同士の間の行ラインの休止状態として連続的に印加されるとき、画素ＴＦＴ内に最適でないリーク導通（例えば、動作点１７０５）を生じさせる。例えば、リーク電流の５０％の増大（例えば、動作点１７０４と１７０５との間の差１７０６）は、記憶された画素電圧Ｐｍ，ｎ１１０９を、そうでない場合（すなわち、ＶＧＳ１７０２の最適点１７０４にある場合）より５０％速くリークさせるという望ましくない影響を有することになる。補償するためには、フレームレート及び蓄積キャパシタのサイズを増大させなければならないが、電力に悪影響を及ぼす。また、図１１のｌｏｗゲート電圧ＶＧＬ１１０２はＣＯＭとは実質的に異なっている（特に、ＣＯＭ＝ＶＣＨ１１１４極性のフレームにおいて）ので、行ラインからＣＯＭ１１１０への非線形導通経路を提供するＥＳＤ構造（例えば、６０８、７１０、８１０、８１２）における電力消散は、非常に高いものになり得る。
【００８７】
対照的に、図１２及び１３の波形、図１４のフロー図、並びに図１５の多重化に基づくドライバＩＣ回路は、画素アレイのＶＧＳ１７０２を、何れの極性のフレームについてもその大部分において、最適動作点１７０４又はその近くに維持する４レベルの行波形を導入することによって、この制約を回避するものである。これは、フレームレート及び／又は蓄積キャパシタンスの更なる低減を可能にし、電力を更に節減する。さらに、図１２及び１３の行信号は、ＣＯＭに対して一層小さい電圧差で駆動されるため、ＥＳＤ構造のリーク電力（これは電圧に対して大きく非線形である）も実質的に低減される。
【００８８】
さらに、最適な“オフ”ＶＧＳ１７０４においてはチャネル電荷蓄積速度が非常に低い（すなわち、例えば正孔である電荷キャリアは動作点１７０４において、動作点１７０５よりも、ゆっくりと蓄積する）ので、図１２及び１３の波形を用いると画素への負ストレスの周波数依存性が低い側にシフトされ、フレーム書込処理レート及びストレス解放処理レートを更に低減させて電力を更に節減することが可能になる。また、図１２及び１３において“オフ”時間中の負のＶＧＳの大きさは小さくされているので、負バイアスストレス蓄積の電圧に対する累乗の依存性も最小化される。故に、この教示は、ディスプレイモジュールの電力及び装置の信頼性の双方において実質的な改善を提供する。
【００８９】
図１８は、店舗の棚１８００に取り付けられて商品情報及び価格を表示することが可能な装置に、この教示に係るフラットパネルディスプレイ１８０３を一体化した、電子棚ラベル１８０２を示している。相互作用ボタン１８０１は、店舗関係者又は買い物客に更なる情報を提供するために使用されることができる。
【００９０】
図１９は、この教示を利用するショッピングカート・ハンドルバー取り付け式ディスプレイを示している。ディスプレイ１９０１が、ショッピングカートのハンドルバー１９００に取り付けられる。１つ以上のボタン又はキーパッド１９０２により、ユーザ入力が可能にされる。
【００９１】
図２０は、この教示を利用する電子書籍のデザインを示している。電子書籍２０００は、低電力スクリーン２００１とナビゲーション用キーパッド２００２とを有している。
【００９２】
図２１は、この教示を利用する折り畳み式携帯電話のデザインを示している。携帯電話２１００の蓋部に、低電力反射型外部スクリーン２１０１が一体化されている。
【００９３】
図２２は、この教示に基づくディスプレイ２２０１を一体化したポータブルデジタル音楽プレーヤ２２００を示している。
【００９４】
図２３は、この教示に基づくディスプレイ２３００を備えた、コンピュータモニタ、宣伝用看板又はテレビジョン受像機２３０１を示している。
【００９５】
図２４は、この教示に基づくディスプレイ２４０１を備えた、可搬式コンピュータ、デジタルフォトフレーム又はポータブルＤＶＤプレーヤ２４００を示している。この教示に基づくスクリーン２４０１は、折り畳みタイプの内側又は外側（図示せず）に一体化されることができ、あるいは、ヒンジのない設計（図示せず）であってもよい。
【００９６】
図２５は、この教示を利用する１つ以上のサブディスプレイ２５００を有する屋外用あるいは屋内用のデジタル広告板を示している。必要に応じての前方照明２５０１が、夜間でも読みやすくするために十分な照明を提供する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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