(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面から内部にかけて設けられた前記半導体基板よりも不純物濃度が高い第一導電型ウェル領域と、
前記第一導電型ウェル領域内に交互に配置された、前記第一導電型ウェル領域よりも高い不純物濃度を有する第二導電型ソース領域および第二導電型ドレイン領域と、
前記交互に配置された第二導電型ソース領域および前記第二導電型ドレイン領域の間に位置する複数のチャネル領域と、
前記複数のチャネル領域のうち隣接するチャネル領域間において、前記半導体基板の前記表面の一部に接して配置された、前記隣接するチャネル領域どうしを電気的に接続する第一導電型不純物領域と、
を有する櫛形の静電気保護用のＭＯＳ型半導体装置。
【請求項２】
前記第一導電型不純物領域は、前記第二導電型ドレイン領域のうち、前記隣接するチャネル領域間に存在する第二導電型ドレイン領域の一部に設けられている請求項１記載の櫛形の静電気保護用のＭＯＳ型半導体装置。
【請求項３】
前記第一導電型不純物領域は、前記第二導電型ソース領域のうち、前記隣接するチャネル領域間に存在する第二導電型ソース領域の一部に設けられている請求項１記載の櫛形の静電気保護用のＭＯＳ型半導体装置。
【請求項４】
前記第一導電型不純物領域の上にはゲート電極接続領域が形成されていることを特徴とする請求項１乃至３のいずれか１項に記載の櫛形の静電気保護用のＭＯＳ型半導体装置。
【請求項５】
前記第一導電型不純物領域の不純物濃度は、前記チャネル領域の不純物濃度と同等であることを特徴とする請求項１乃至４のいずれか１項に記載の櫛形の静電気保護用のＭＯＳ型半導体装置。
【請求項６】
前記第一導電型不純物領域の不純物濃度は、前記チャネル領域の不純物濃度より高いことを特徴とする請求項１乃至４のいずれか１項に記載の櫛形の静電気保護用のＭＯＳ型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関する。特に、静電気保護用のＭＯＳ型半導体装置に関する。
【背景技術】
【０００２】
ＩＣの機能に関係ないが信頼性上無くてはならないのがＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）素子である。これは静電気放電素子のことで、静電気によってＩＣが破壊されないように静電気を放電させる素子のことである。
【０００３】
そのため、静電気によってＥＳＤ素子自体が熱破壊されず、内部回路に静電気が入る前に素早く電荷を引き抜き、内部回路を守れることが必須条件となる。近年のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）集積回路内に設けられているＥＳＤ素子は寄生バイポーラ動作を利用したＭＯＳ型が多く、これはスナップバック現象を利用した素子である。ＥＳＤ素子に求められる静電気からの保護性能を満たすために、ＭＯＳ型ＥＳＤ素子のチャネル幅は数１００μｍ程度である場合が多い。
【０００４】
しかし、通常ＣＭＯＳ集積回路内にＥＳＤ素子を設置する際、パッドや内部回路素子などの集積回路を構成する要素を効率的に設置するために、単位幅が１０〜５０μｍ程度の小型のＭＯＳ型ＥＳＤ素子(単位ＥＳＤ素子)を複数個の櫛型に並列に接続した櫛型ＥＳＤ素子を用いることで効率的に設置する方法が用いられている。
【０００５】
図１０に従来の櫛型ＥＳＤ素子の実施例の平面図、図１１には図１０で示した破線Ｃ−Ｃ´の位置の断面図を示す。図１０及び図１１に示すように、櫛型ＥＳＤ素子２０は複数の単位ＥＳＤ素子３０から構成され、半導体基板１表面に形成したＰ型ウェル領域２上にゲート絶縁膜１２を介して、一方向に延びた複数本のゲート電極３が相互に平行に設けられており、Ｐ型ウェル領域２の表面におけるゲート電極３の直下域がチャネル領域９になっている。そして、チャネル領域９間の領域がＮ＋ソース領域５又はＮ＋ドレイン領域４となっており、Ｎ＋ソース領域５とＮ＋ドレイン領域４とは交互に配列されている。さらに、櫛型ＥＳＤ素子２０の外周には単位ＥＳＤ素子３０を囲むようにＰ＋ウェルタップ領域６が設けられている。
【０００６】
この櫛型ＥＳＤ素子においては、単位ＥＳＤ素子が同時に寄生バイポーラ動作に入らず、最初に動作した単位ＥＳＤ素子に電流が集中し、隣接する他の単位ＥＳＤ素子が動作する前に最初に動作した単位ＥＳＤ素子が破壊してしまうという問題がある。これは、基板抵抗の差によるものと説明できる。
【０００７】
櫛型ＥＳＤ素子の周囲に設置されているグラウンド電位から各単位ＥＳＤ素子のチャネル領域、すなわち寄生バイポーラのベースまでの距離が異なる。つまり、ベース抵抗が各々の櫛によって差があるため、アバランシェブレークダウン後の基板抵抗の上昇の速さが異なる。ベース抵抗が高い寄生バイポーラが最初に動作に必要なベース電位まで達しバイポーラ動作に至ると、その単位ＥＳＤ素子に電流が集中する。そのため、隣接する単位ＥＳＤ素子に流れるドレイン電流が減少し、インパクトイオン化により発生する基板電流が減少する。これにより、隣接する単位ＥＳＤ素子の寄生バイポーラのベース電位の上昇が鈍り、動作しにくくなる。隣接する単位ＥＳＤ素子が動作をする前に、最初に動作した単位ＥＳＤ素子が破壊に至ってしまう。櫛型ＥＳＤ素子のＥＳＤ耐性を上昇させるためには、特定の単位ＥＳＤ素子が破壊に至る前に連続して単位ＥＳＤ素子を動作させることが重要となる。
【０００８】
特許文献１は、櫛型ＥＳＤ素子を構成する単位ＥＳＤ素子を連続して動作させるための発明である。特許文献１の発明の回路図を図１２に示す。単位ＥＳＤ素子のゲート電極を、隣接する単位ＥＳＤ素子のソースに接続した構造を有する。ＥＳＤのサージが櫛型ＥＳＤ素子に入ると、最初にバイポーラ動作した単位ＥＳＤ素子のソース電位が上昇し、そのソースと接続している隣接単位ＥＳＤ素子のゲート電位を上昇させることにより、端子ＥＳＤ素子の基板電流が増幅しベース電位を上昇させることによってバイポーラ動作をさせる。これを繰り返すことにより、連続的にバイポーラ動作を広げていくというのがこの発明である。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００５−６４４６２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献１に開示されているのは各単位ＥＳＤ素子の基板抵抗の差自体を低減する発明ではないため、ベース電位の上昇のし易さに差異が大きく、単位ＥＳＤ素子が連続的に動作しない可能性がある。櫛型ＥＳＤ素子を構成する単位ＥＳＤ素子を連続的にバイポーラ動作させＥＳＤ耐性を向上させるには、各単位ＥＳＤ素子の基板電位の上昇の速さの差異を低減すること、つまり隣接する単位ＥＳＤ素子のチャネル領域間の基板抵抗を低減させることが重要となる。
【課題を解決するための手段】
【００１１】
そこで、上記課題を解決するために、以下に示す手段を用いた。
【００１２】
まず、半導体基板と、前記半導体基板表面に設けられた前記半導体基板よりも不純物濃度が高い第一導電型ウェル領域と、前記第一導電型ウェル領域よりも不純物濃度が高い第二導電型ソース領域と第二導電型ドレイン領域が交互に配置され、前記第二導電型ソース領域と前記第二導電型ドレイン領域の間に位置するチャネル領域と、前記チャネル領域上にゲート絶縁膜を介して設けられたゲート電極を有する静電気保護用のＭＯＳ型半導体装置において、並列に隣接するチャネル領域間に第一導電型不純物領域を設けることを特徴とする静電気保護用のＭＯＳ型半導体装置とした。
【００１３】
また、前記第一導電型不純物領域は、並列に隣接するチャネル領域間の第二導電型ドレイン領域の一部に設けられ、前記第二導電型ドレイン領域を挟むチャネル領域どうしを前記第一導電型不純物領域で接続することを特徴とする静電気保護用のＭＯＳ型半導体装置とした。
【００１４】
また、前記第一導電型不純物領域は、並列に隣接するチャネル領域間の第二導電型ソース領域の一部に設けられ、前記第二導電型ソース領域を挟むチャネル領域どうしを前記第一導電型不純物領域で接続することを特徴とする静電気保護用のＭＯＳ型半導体装置とした。
【００１５】
また、前記第一導電型不純物領域の上にはゲート電極接続領域が形成されていることを特徴とする静電気保護用のＭＯＳ型半導体装置とした。
【００１６】
また、前記第一導電型不純物領域の不純物濃度は、前記チャネル領域の不純物濃度と同等であることを特徴とする静電気保護用のＭＯＳ型半導体装置とした。
【００１７】
また、前記第一導電型不純物領域の不純物濃度は、前記チャネル領域の不純物濃度より高いことを特徴とする静電気保護用のＭＯＳ型半導体装置。
【００１８】
また、前記第一導電型不純物領域の不純物濃度は、前記第二導電型ドレイン領域よりも深い位置に設けられ、かつ前記第一導電型ウェル領域の不純物濃度よりも高い不純物濃度であることを特徴とする静電気保護用のＭＯＳ型半導体装置とした。
【００１９】
また、前記第一導電型不純物領域の不純物濃度は、前記第二導電型ソース領域よりも深い位置に設けられ、かつ前記第一導電型ウェル領域の不純物濃度よりも高い不純物濃度であることを特徴とする静電気保護用のＭＯＳ型半導体装置とした。
【００２０】
そして、前記第一導電型不純物領域の不純物濃度は、前記第二導電型ドレイン領域及び前記第二導電型ソース領域よりも深い位置に、ＥＳＤ素子領域全体に設けられ、かつ前記第一導電型ウェル領域の不純物濃度よりも高い不純物濃度であることを特徴とする静電気保護用のＭＯＳ型半導体装置とした。
【発明の効果】
【００２１】
上述の手段を用いることにより、隣接する単位ＥＳＤ素子のチャネル領域間の基板抵抗の差を低減することで、ベース電位の上昇の速さの差異を低減することで、単位ＥＳＤ素子が連続的に動作することになりＥＳＤ耐量が向上する。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施例１を示す平面図である。
【図２】本発明の実施例１を示す断面図である。
【図３】本発明の実施例２を示す平面図である。
【図４】本発明の実施例３を示す平面図である。
【図５】本発明の実施例３を示す断面図である。
【図６】本発明の実施例４を示す平面図である。
【図７】本発明の実施例５を示す断面図である。
【図８】本発明の実施例６を示す断面図である。
【図９】本発明の実施例７を示す断面図である。
【図１０】従来の櫛型ＥＳＤ素子の実施例を示す平面図である。
【図１１】従来の櫛型ＥＳＤ素子の実施例を示す断面図である。
【図１２】特許文献１の発明を示す回路図である。
【発明を実施するための形態】
【００２３】
以下では図面を用いて、それぞれの実施例について説明する。
【実施例１】
【００２４】
図１は本発明の実施例１の平面図であり、図２は図１記載の破線Ａ−Ａ´に沿った断面図である。図１及び図２に示すように、ＥＳＤ素子２１は半導体基板１の表面に形成したＰ型ウェル領域２上にゲート絶縁膜１２を介して、一方向に延びた複数本のゲート電極３が相互に平行に設けられており、Ｐ型ウェル領域２の表面におけるゲート電極３の直下域がチャネル領域９になっている。そして、チャネル領域９間の領域がＮ＋ソース領域５又はＮ＋ドレイン領域４となっており、Ｎ＋ソース領域５とＮ＋ドレイン領域４とは交互に配列されている。さらに、ＥＳＤ素子２１の外周にはＰ＋ウェルタップ領域６が設けられている。ここで、Ｐ＋ウェルタップ領域６とＮ＋ソース領域５とゲート電極３は電気的に接続され、グランド電位となっている。そして、並列して隣接するゲート電極３間に位置するＮ＋ドレイン領域４を分割し、かつ隣接するゲート電極３を接続するようにゲート電極接合領域１０を設ける。なお、ゲート電極接合領域１０はゲート電極３と同じ材料からなり、ゲート電極接合領域１０の直下域にはチャネル領域９と同一の不純物濃度を有する領域１１が設けられている。
【００２５】
このように、ドレイン領域４を挟んで互いに隣接し、分離していたゲート電極を接続することにより、互いに隣接し分離していたチャネル領域がゲート電極接合領域１０の直下域において接続され、最初にバイポーラ動作に至った単位ＥＳＤ素子からの基板電流が他方の単位ＥＳＤ素子のベースに低抵抗で流れることで、他方のベース電位も容易に上昇させることが可能となる。
【００２６】
これにより、最初にバイポーラ動作に至った単位ＥＳＤ素子に電流が集中し破壊に至る前に、隣接する単位ＥＳＤ素子をバイポーラ動作に至らせることができる。その結果、従来技術の櫛型ＥＳＤ素子よりもＥＳＤ耐量を向上させることができる。
【実施例２】
【００２７】
図３は本発明の実施例２の平面図である。実施例１では、Ｎ＋ドレイン領域４を分割するようにゲート電極接続領域を設けたが、ここではＮ＋ドレイン領域４に代えて、Ｎ＋ソース領域５を分割し、かつ並列して隣接するゲート電極３を接続するようにゲート電極接合領域１０を設ける。なお、ゲート電極接合領域１０はゲート電極３と同じ材料からなり、ゲート電極接合領域１０の直下域にはチャネル領域９と同一の不純物濃度を有する領域が設けられている。
【００２８】
このように、ソース領域５を挟んで互いに隣接し、分離していたゲート電極を接続することにより、互いに隣接し分離していたチャネル領域がゲート電極接合領域１０の直下域において接続され、最初にバイポーラ動作に至った単位ＥＳＤ素子からの基板電流が他方の単位ＥＳＤ素子のベースに低抵抗で流れることで、他方のベース電位も容易に上昇させることが可能となる。
【００２９】
これにより、最初にバイポーラ動作に至った単位ＥＳＤ素子に電流が集中し破壊に至る前に、隣接する単位ＥＳＤ素子をバイポーラ動作に至らせることができる。その結果、実施例１と同様に、従来技術の櫛型ＥＳＤ素子よりもＥＳＤ耐量を向上させることができる。
【実施例３】
【００３０】
図４は本発明の実施例３の平面図であり、図５は図４記載の破線Ｂ−Ｂ´に沿った断面図である。図１及び図２に示すように、ＥＳＤ素子２１は半導体基板１表面に形成したＰ型ウェル領域２上にゲート絶縁膜１２を介して、一方向に延びた複数本のゲート電極３が相互に平行に設けられており、Ｐ型ウェル領域２の表面におけるゲート電極３の直下域がチャネル領域９になっている。そして、チャネル領域９間の領域がＮ＋ソース領域５又はＮ＋ドレイン領域４となっており、Ｎ＋ソース領域５とＮ＋ドレイン領域４とは交互に配列されている。さらに、ＥＳＤ素子２１の外周にはＰ＋ウェルタップ領域６が設けられている。
【００３１】
ここで、Ｐ＋ウェルタップ領域６とＮ＋ソース領域５とゲート電極３は電気的に接続され、グランド電位となっている。そして、並列して隣接するチャネル領域９間に位置するＮ＋ドレイン領域４の一部に短絡用Ｐ+領域８を隣接するチャネル領域９どうしを接続するように形成する。
【００３２】
これにより、最初にバイポーラ動作に至った単位ＥＳＤ素子からの基板電流が他方の単位ＥＳＤ素子のベースに短絡用Ｐ+領域８を介して低抵抗で流れることで、他方のベース電位も容易に上昇させることが可能となる。そして、最初にバイポーラ動作に至った単位ＥＳＤ素子に電流が集中し破壊に至る前に、隣接する単位ＥＳＤ素子をバイポーラ動作に至らせることができる。その結果、従来技術の櫛型ＥＳＤ素子よりもＥＳＤ耐量を向上させることができる。
【実施例４】
【００３３】
図６は本発明の実施例４の平面図である。これは上述の実施例３の変形例で、Ｎ+ドレイン領域４に代えてＮ＋ソース領域５の一部に短絡用Ｐ+領域８を隣接するチャネル領域９どうしを接続するように形成したものである。
【００３４】
これにより、最初にバイポーラ動作に至った単位ＥＳＤ素子からの基板電流が他方の単位ＥＳＤ素子のベースに低抵抗で流れることで、他方のベース電位も容易に上昇させることが可能となる。そして、最初にバイポーラ動作に至った単位ＥＳＤ素子に電流が集中し破壊に至る前に、隣接する単位ＥＳＤ素子をバイポーラ動作に至らせることができる。その結果、実施例３と同様に、従来技術の櫛型ＥＳＤ素子よりもＥＳＤ耐量を向上させることができる。
【実施例５】
【００３５】
図７は本発明の実施例５の断面図である。図１０および１１に示す従来例との違いは、Ｎ＋ドレイン領域４よりも下となる基板表面から深い位置に、Ｐ型ウェル領域２よりも不純物濃度が高くＰ＋ウェルタップ領域６よりは不純物濃度が低いＰ±領域７を設けたものである。なお、Ｐ±領域７はＰ型ウェル領域２の内部に納まるように配置される。
【００３６】
これにより、互いに隣接し分離していたチャネル領域が低抵抗のＰ±領域を介して接続され、最初にバイポーラ動作に至った単位ＥＳＤ素子からの基板電流が他方の単位ＥＳＤ素子のベースに低抵抗で流れることで、他方のベース電位も容易に上昇させることが可能となる。そして、最初にバイポーラ動作に至った単位ＥＳＤ素子に電流が集中し破壊に至る前に、隣接する単位ＥＳＤ素子をバイポーラ動作に至らせることができる。その結果、従来技術の櫛型ＥＳＤ素子よりもＥＳＤ耐量を向上させることができる。
【実施例６】
【００３７】
図８は本発明の実施例６の断面図である。図１０および１１に示す従来例との違いは、Ｎ＋ソース領域５よりも下となる基板表面から深い位置に、Ｐ型ウェル領域２よりも不純物濃度が高くＰ＋ウェルタップ領域６よりは不純物濃度が低いＰ±領域７を設けたものである。
【００３８】
これにより、互いに隣接し分離していたチャネル領域が低抵抗のＰ±領域を介して接続され、最初にバイポーラ動作に至った単位ＥＳＤ素子からの基板電流が他方の単位ＥＳＤ素子のベースに低抵抗で流れることで、他方のベース電位も容易に上昇させることが可能となる。そして、最初にバイポーラ動作に至った単位ＥＳＤ素子に電流が集中し破壊に至る前に、隣接する単位ＥＳＤ素子をバイポーラ動作に至らせることができる。その結果、従来技術の櫛型ＥＳＤ素子よりもＥＳＤ耐量を向上させることができる。
【実施例７】
【００３９】
図９は本発明の実施例７の断面図である。図１０および１１に示す従来例との違いは、Ｎ＋ドレイン領域４及びＮ＋ソース領域５よりも下となる基板表面から深い位置に、Ｐ型ウェル領域２よりも不純物濃度が高くＰ＋ウェルタップ領域６よりは不純物濃度が低いＰ±領域７をＥＳＤ素子領域全体に設けたものである。
【００４０】
これにより、互いに隣接し分離していたチャネル領域が低抵抗のＰ±領域を介して接続され、最初にバイポーラ動作に至った単位ＥＳＤ素子からの基板電流が他方の単位ＥＳＤ素子のベースに低抵抗で流れることで、他方のベース電位も容易に上昇させることが可能となる。そして、最初にバイポーラ動作に至った単位ＥＳＤ素子に電流が集中し破壊に至る前に、隣接する単位ＥＳＤ素子をバイポーラ動作に至らせることができる。その結果、従来技術の櫛型ＥＳＤ素子よりもＥＳＤ耐量を向上させることができる。
【００４１】
なお、本発明は上記の実施形態に限定されるものではなく、本発明はその要旨を逸脱しない範囲で変形して実施できる。
【符号の説明】
【００４２】
１  半導体基板
２  Ｐ型ウェル領域
３  ゲート電極
４  Ｎ＋ドレイン領域
５  Ｎ＋ソース領域
６  Ｐ＋ウェルタップ領域
７  Ｐ±領域
８  短絡用Ｐ＋領域
９  チャネル領域
１０  ゲート電極接合領域
１１  チャネル領域と同一の不純物濃度を有する領域
１２  ゲート絶縁膜
２０  櫛型ＥＳＤ素子
２１  ＥＳＤ素子
３０  単位ＥＳＤ素子
【図１】
0005567405.tif 000002
【図２】
0005567405.tif 000003
【図３】
0005567405.tif 000004
【図４】
0005567405.tif 000005
【図５】
0005567405.tif 000006
【図６】
0005567405.tif 000007
【図７】
0005567405.tif 000008
【図８】
0005567405.tif 000009
【図９】
0005567405.tif 000010
【図１０】
0005567405.tif 000011
【図１１】
0005567405.tif 000012
【図１２】
0005567405.tif 000013