(57)【特許請求の範囲】
【請求項１】
シリコン基板上のＩＩＩ−Ｖ族半導体に形成されたＩＩＩ−Ｖ族トランジスタと、
前記ＩＩＩ−Ｖ族半導体を通じて延在して、前記シリコン基板上の低濃度にドープされたエピタキシャルシリコン層に底部を有し、前記ＩＩＩ−Ｖ族トランジスタの少なくとも１つの端子を前記シリコン基板に形成されダイオードを備えるシリコンデバイスに結合させる少なくとも１つのビアと、
を備え、
前記ダイオードは、前記少なくとも１つのビアの前記底部に、前記ＩＩＩ−Ｖ族半導体から離れて配置されたアノードを備えることを特徴とするシリコンおよびＩＩＩ−Ｖ族のモノリシック集積デバイス。
【請求項２】
請求項１に記載のシリコンおよびＩＩＩ−Ｖ族のモノリシック集積デバイスにおいて、前記シリコンデバイスは、ショットキーダイオードを備えることを特徴とするシリコンおよびＩＩＩ−Ｖ族のモノリシック集積デバイス。
【請求項３】
請求項１に記載のシリコンおよびＩＩＩ−Ｖ族のモノリシック集積デバイスにおいて、前記シリコンデバイスはショットキーダイオードを備え、前記ＩＩＩ−Ｖ族トランジスタはＧａＮ  ＨＥＭＴであることを特徴とするシリコンおよびＩＩＩ−Ｖ族のモノリシック集積デバイス。
【請求項４】
請求項１に記載のシリコンおよびＩＩＩ−Ｖ族のモノリシック集積デバイスにおいて、前記ダイオードはショットキーダイオードを備え、前記ＩＩＩ−Ｖ族トランジスタはＧａＮ  ＨＥＭＴであることを特徴とするシリコンおよびＩＩＩ−Ｖ族のモノリシック集積デバイス。
【請求項５】
請求項４に記載のシリコンおよびＩＩＩ−Ｖ族のモノリシック集積デバイスにおいて、前記ショットキーダイオードの前記アノードは、白金およびアルミニウムからなる金属群から選択された金属を備えることを特徴とするシリコンおよびＩＩＩ−Ｖ族のモノリシック集積デバイス。
【請求項６】
請求項４に記載のシリコンおよびＩＩＩ−Ｖ族のモノリシック集積デバイスにおいて、前記ショットキーダイオードの前記アノードは、前記少なくとも１つのビアによって前記ＩＩＩ−Ｖ族トランジスタのソース端子に導かれることを特徴とするシリコンおよびＩＩＩ−Ｖ族のモノリシック集積デバイス。
【請求項７】
請求項1に記載のシリコンおよびＩＩＩ−Ｖ族のモノリシック集積デバイスにおいて、前記シリコンデバイスはショットキーダイオードを備え、前記ＩＩＩ−Ｖ族トランジスタはＧａＮ  ＨＥＭＴであり、さらに、前記ショットキーダイオードのカソードは前記シリコン基板に形成されることを特徴とするシリコンおよびＩＩＩ−Ｖ族のモノリシック集積デバイス。
【請求項８】
請求項７に記載のシリコンおよびＩＩＩ−Ｖ族のモノリシック集積デバイスにおいて、前記ショットキーダイオードの前記カソードは、カソードビアによって前記ＩＩＩ−Ｖ族トランジスタのドレイン端子に導かれることを特徴とするシリコンおよびＩＩＩ−Ｖ族のモノリシック集積デバイス。
【請求項９】
請求項１に記載のシリコンおよびＩＩＩ−Ｖ族のモノリシック集積デバイスにおいて、前記ダイオードはショットキーダイオードであり、前記ショットキーダイオードのカソードは、カソードビアによって前記ＩＩＩ−Ｖ族トランジスタのドレイン端子に導かれ、前記ショットキーダイオードの前記アノードは、前記ＩＩＩ−Ｖ族トランジスタのソース端子に結合し、これにより、前記ＩＩＩ−Ｖ族トランジスタと前記ショットキーダイオードとの並列結合を形成することを特徴とするシリコンおよびＩＩＩ−Ｖ族のモノリシック集積デバイス。
【請求項１０】
請求項１に記載のシリコンおよびＩＩＩ−Ｖ族のモノリシック集積デバイスにおいて、前記ダイオードはショットキーダイオードであり、前記ショットキーダイオードのカソードは、カソードビアによって前記ＩＩＩ−Ｖ族トランジスタのソース端子に導かれ、前記ショットキーダイオードの前記アノードは、前記ＩＩＩ−Ｖ族トランジスタのドレイン端子に結合せず、これにより、前記ＩＩＩ−Ｖ族トランジスタと前記ショットキーダイオードとの直列結合を形成することを特徴とするシリコンおよびＩＩＩ−Ｖ族のモノリシック集積デバイス。
【請求項１１】
請求項1に記載のシリコンおよびＩＩＩ−Ｖ族のモノリシック集積デバイスにおいて、前記シリコンデバイスは、Ｐ−Ｎ接合ダイオードを備えることを特徴とするシリコンおよびＩＩＩ−Ｖ族のモノリシック集積デバイス。
【請求項１２】
シリコン基板に形成されたシリコンショットキーダイオードと、
前記シリコン基板上のＩＩＩ−Ｖ族半導体に形成されたＧａＮ  ＨＥＭＴと、
前記ＩＩＩ−Ｖ族半導体を通じて延在して、前記シリコン基板上の低濃度にドープされたエピタキシャルシリコン層に底部を有し、前記ＧａＮ  ＨＥＭＴの第１端子を前記シリコンショットキーダイオードのアノードに結合するアノードビアと、
前記ＩＩＩ−Ｖ族半導体を通じて延在して、前記ＧａＮ  ＨＥＭＴの第２端子を前記シリコンショットキーダイオードのカソードに結合するカソードビアと、
を備え、
前記アノードは、前記アノードビアの前記底部に、前記ＩＩＩ−Ｖ族半導体から離れて配置されていることを特徴とするモノリシック集積デバイス。
【請求項１３】
請求項１２に記載のモノリシック集積デバイスにおいて、前記ショットキーダイオードの前記アノードは、白金およびアルミニウムからなる金属群から選択された金属を備えることを特徴とするモノリシック集積デバイス。
【請求項１４】
請求項１２のモノリシック集積デバイスにおいて、前記ＧａＮ  ＨＥＭＴの前記第１端子は、ソース端子であることを特徴とするモノリシック集積デバイス。
【請求項１５】
請求項１２に記載のモノリシック集積デバイスにおいて、前記ＧａＮ  ＨＥＭＴの前記第２端子は、ドレイン端子であることを特徴とするモノリシック集積デバイス。
【請求項１６】
請求項１２に記載のモノリシック集積デバイスにおいて、前記ショットキーダイオードと前記ＧａＮ  ＨＥＭＴとは、並列に結合することを特徴とするモノリシック集積デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、半導体デバイス製造に関し、特に、シリコンおよびＩＩＩ−Ｖ族半導体デバイス製造に関するものである。
【背景技術】
【０００２】
本出願は、２０１０年３月１日に「シリコンおよびＩＩＩ−Ｖ族のモノリシック集積デバイスおよびそれを利用する効率的な回路」とのタイトルで出願された係属中の米国特許仮出願第６１／３３９，１９０号の利益および優先権を主張するものである。この係属中の仮出願の開示内容は、参照により本出願に完全に組み込まれる。
【０００３】
［定義］
本出願では、「ＩＩＩ−Ｖ族半導体」、「ＩＩＩ−Ｖ族デバイス」またはこれに類する用語は、少なくとも１つのＩＩＩ族元素および少なくとも１つのＶ族元素を有する化合物半導体を意味する。この化合物半導体は、これらに限定するものではないが、例えば、窒化ガリウム（gallium nitride: GaN）、ヒ化ガリウム（gallium arsenide: GaAs）、窒化インジウムアルミニウムガリウム（indium aluminum gallium nitride: InAlGaN）、窒化インジウムガリウム（indium gallium nitride: InGaN）等を有する化合物半導体である。同様に、「ＩＩＩ族窒化物半導体」は、窒素および少なくとも１つのＩＩＩ族元素を有する化合物半導体を意味し、これらに限定するものではないが、例えば、ＧａＮ、ＡｌＧａＮ、ＩｎＮ、ＡｌＮ、ＩｎＧａＮ、ＩｎＡｌＧａＮ等である。
【０００４】
ＧａＮ  ＨＥＭＴ（Gallium Nitride High Electron Mobility Transistors）または一般にＩＩＩ族窒化物ＨＥＭＴ、ＧａＮ  ＦＥＴ、またはＩＩＩ族窒化物トランジスタ（および、より一般にはＩＩＩ−Ｖ族トランジスタ）は既知であり、これらは、例えば、高降伏電圧および高スイッチング速度であるという理由により使用される。ＩＩＩ−Ｖ族トランジスタは、シリコンデバイスとともに種々の回路に使用することができる。例えば、ＩＩＩ−Ｖ族トランジスタとともに使用可能な特定のシリコンデバイスには、シリコンショットキーダイオードのようなシリコンダイオードがある。特定の用途においては、シリコンダイオードは、ＩＩＩ−Ｖ族トランジスタと並列配置が可能であり、この並列配置においては、シリコンダイオードのアノードはＩＩＩ−Ｖ族トランジスタのソースと接続し、シリコンダイオードのカソードはＩＩＩ−Ｖ族トランジスタのドレインと接続する。他の用途においては、シリコンダイオードは、ＩＩＩ−Ｖ族トランジスタと直列配置が可能であり、この直列配置においては、シリコンダイオードのカソードはＩＩＩ−Ｖ族トランジスタのソースと接続する。
【０００５】
しかしながら、ＧａＮトランジスタ等のＩＩＩ−Ｖ族デバイスの製造は、しばしば、一般的に普及しているシリコンデバイスの製造と互換性がない。したがって、ＧａＮ（またはＩＩＩ族窒化物）デバイスは、例えば、しばしばシリコンデバイスとは別々に製造され、典型的には２つのダイになる（例えば、ＧａＮダイとシリコンダイ）。これらはパッケージの段階で相互に接続する必要がある。別個のダイとすることは、製造コスト、パッケージングコストおよびプリント基板上の占有面積を増加させ、結果的に、パッケージングおよびプリント基板の段階で相互接続が必要になることにより、寄生インダクタンス、寄生キャパシタンスおよび寄生抵抗を増加させる。さらに、組立コスト、複雑性の増加、および、製造収率の減少もあるため、別個のダイとすることは極めて不利益である。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
したがって、例えば、ＩＩＩ−Ｖ族デバイスとモノリシック集積されたシリコンデバイスを含む半導体デバイスという解決策を提供することにより、従来技術の欠点および欠陥を解消する必要がある。
【課題を解決するための手段】
【０００７】
本発明は、少なくとも１つの図面について示され、及び／又は、説明されるように、また、より完全には特許請求の範囲に記載されるように、シリコンおよびＩＩＩ−Ｖ族半導体のモノリシック集積デバイスを提供する。
【図面の簡単な説明】
【０００８】
【図１】例示的なＩＩＩ−Ｖ族半導体デバイスの断面図である。
【図２Ａ】本発明の一実施形態により実施可能なシリコンデバイスおよびＩＩＩ−Ｖ族トランジスタを含む例示的な回路である。
【図２Ｂ】図２Ａの回路に対応する本発明の一実施形態による例示的なモノリシック集積デバイスである。
【図３】図２Ｂのモノリシック集積デバイスに対応する本発明の一実施形態による例示的なモノリシック集積デバイスの一部分の拡大図である。
【図４Ａ】本発明の一実施形態により実施可能なシリコンデバイスおよびＩＩＩ−Ｖ族トランジスタを含む例示的な回路である。
【図４Ｂ】図４Ａの回路に対応する本発明の一実施形態による例示的なモノリシック集積デバイスである。
【発明を実施するための形態】
【０００９】
本発明は、シリコンおよびＩＩＩ−Ｖ族半導体のモノリシック集積デバイスに関するものである。以下の説明には、本発明の実施態様に関する特定の情報が含まれる。当業者であれば理解できるように、本発明は、本出願で説明する特定の方法とは別の方法によっても実施可能である。また、本発明を不明瞭としないために、本発明の特定の細部についての説明は省略した。
【００１０】
本出願の図面およびこれらに関連する詳細な説明は、本発明の例示的な実施形態に関するものにすぎない。簡潔さを保つために、本発明の他の実施形態は、本出願では具体的に説明せず、また、本出願の図面によっても具体的に図示していない。
【００１１】
図１は、例示的なＩＩＩ−Ｖ族半導体デバイス１００の断面図を示し、より詳細には、ＩＩＩ族窒化物高電子移動度トランジスタ（III-Nitride high electron mobility transistor: HEMT）を示す。他の実施形態においては、ＩＩＩ−Ｖ族半導体デバイス１００は、例えば、ＩＩＩ族窒化物ＦＥＴ、または、本明細書では具体的に記載しない他のＩＩＩ−Ｖ族トランジスタを備えることができる。基板Ｎ＋１０２は、シリコン基板内にＮ＋ドーパントを高濃度にドープしたシリコン層とすることができ、または、サファイア基板またはシリコンカーバイド基板上にエピタキシャル成長させたシリコンＮ＋ドープ層とすることもできる。Ｅｐｉ  Ｎ−層１０４として示す低濃度ドープエピタキシャルシリコン層は、基板Ｎ＋１０２上に形成される。
【００１２】
図１に示すように、ＩＩＩ−Ｖ族半導体デバイス１００は、さらに、Ｅｐｉ  Ｎ−層１０４上に配置されるバッファ層１０６を含む。バッファ層１０６は、例えば、窒化アルミニウム（ＡｌＮ）層とすることができる。ＩＩＩ−Ｖ族半導体デバイス１００においては、ＡｌＮ層上に、任意の遷移層を様々なアルミニウム濃度で形成することができる。遷移層１０８および１１０は、窒化アルミニウムガリウム（ＡｌＧａＮ）を備える。本実施例においては、遷移層のアルミニウム濃度は、バッファ層１０６に近づくにつれて高くなり、ＧａＮ層１１２に近づくほど低くなる。したがって、遷移層１０８は、一般的に、遷移層１１０に比べて高いアルミニウム濃度を有する。
【００１３】
図１に示すように、窒化ガリウム（ＧａＮ）層１１２は、バッファ層１０６上に形成され、また、実施形態によっては任意の遷移層上に形成される。さらに、比較的薄いＡｌＧａＮ層１１４はＧａＮ層１１２上に形成される。従来技術において周知のように、ＡｌＧａＮ層１１４とＧａＮ層１１２との境界面において、二次元電子ガス（two-dimensional electron gas: 2DEG）が生成される。
【００１４】
本実施例においては、ＩＩＩ−Ｖ族半導体デバイス１００は、ソース電極（「ソース端子」とも称する）１１６と、ドレイン電極（「ドレイン端子」とも称する）１１８と、ゲート絶縁膜１２２上に形成されるゲート電極１２０とを有する。図１は絶縁ゲートを示すが、ＩＩＩ−Ｖ族半導体デバイス１００のゲートは、絶縁ゲートとすることが必須ではない。例えば、他の実施形態においては、ゲートはショットキーゲートとすることができる。また、（通常ＯＮの）デプレションモードデバイス、または（通常ＯＦＦの）エンハンスメントモードデバイスとして動作するＩＩＩ−Ｖ族半導体デバイス１００の種々の実施形態を製造することが可能である。
【００１５】
ＩＩＩ−Ｖ族半導体デバイス１００等のＩＩＩ−Ｖ族半導体デバイスは、例えば、これらが高降伏電圧および高スイッチング速度であることにより周知であり使用されているが、これらの製造は、一般的に通常使用されているシリコンデバイスとは多くの場合互換性がない。例えば、ＧａＮ（またはＩＩＩ族窒化物）デバイス等のＩＩＩ−Ｖ族半導体デバイスは、シリコンデバイスとは別に製造され、典型的には、２つのダイ（例えば、ＧａＮダイおよびシリコンダイ）となる。これらのダイは、パッケージの段階で相互に接続する必要がある。別個のダイとすることは、製造コスト、パッケージングコストおよびプリント基板上の占有面積を増加させ、結果的に、パッケージングおよびプリント基板の段階で相互接続を要求されることにより、寄生インダクタンス、寄生キャパシタンスおよび寄生抵抗を増加させる。また、組立コスト、複雑性の増加、および、製造収率の減少もあり、別個のダイとすることは極めて不利益である。
【００１６】
一実施形態においては、本発明は、シリコンデバイスとモノリシック集積した（すなわち、共通ダイの共通基板上に集積した）ＩＩＩ族窒化物デバイス（例えば、ＧａＮ  ＨＥＭＴ）を提供する。このようなモノリシック集積について、高電圧、高電力用途に使用される一般的な回路を参照して説明する。すなわち、ＧａＮ  ＨＥＭＴのソースおよびドレインと並列に結合するシリコンショットキーダイオードの実施例を参照して説明する。他の実施例においては、シリコンショットキーダイオードは、ＧａＮ  ＨＥＭＴと直列に結合する。結果として得られるモノリシック集積デバイスは、例えば、多くの高電圧、高電力スイッチング用途に使用することができる。一実施形態においては、本発明の例示的な実施形態において使用されるシリコンショットキーダイオードの代わりに、シリコンＰ−Ｎ接合ダイオードを使用することができる。
【００１７】
図２Ａを参照すると、図２Ａは、本発明の一実施形態により実施可能なシリコンデバイスおよびＩＩＩ−Ｖ族トランジスタを有する例示的な回路を示す。図２Ａにおいては、例示的な回路２００は、ＧａＮ  ＨＥＭＴ２２８のソースおよびドレインと並列に結合するシリコンショットキーダイオード２２６を備える。図２Ａに示すように、シリコンショットキーダイオード２２６のアノードは、ＧａＮ  ＨＥＭＴ２２８のソースにノード２３０において接続し、シリコンショットキーダイオード２２６のカソードは、ＧａＮ  ＨＥＭＴ２２８のドレインにノード２３２において接続する。回路２００は、外部回路と結合可能な３つの端子を有し、端子２３３はノード２３２と接続し、端子２３１はノード２３０と接続し、端子２３４はＧａＮ  ＨＥＭＴ２２８のゲートと接続する。回路２００の従来の実施態様においては、ショットキーダイオード２２６およびＧａＮ  ＨＥＭＴ２２８は、異なるダイの異なる基板上に形成された別個の電気部品である。しかしながら、本発明は、図２Ｂに示して関連説明をするように、例えば、シリコンショットキーダイオード２２６およびＧａＮ  ＨＥＭＴ２２８のモノリシック集積を提供する。
【００１８】
図２Ｂを参照すると、図２Ｂは図２Ａの回路に対応し、本発明の一実施形態による例示的なモノリシック集積デバイスを示す。図２Ｂにおいては、ＧａＮ  ＨＥＭＴ構造２５０は、「基板Ｎ＋２０２」に形成されたＩＩＩ−Ｖ族トランジスタを有する。本実施例においては、基板Ｎ＋２０２は高濃度にドープされたＮ型シリコン基板である。図２ＢのＧａＮ  ＨＥＭＴ構造２５０の種々の特徴は、図１に関連して説明しており、図２Ｂの説明においては繰り返さない。例えば、図２Ｂの要素は、図１において類似の参照番号を有する要素に対応する。例えば、ＡｌＧａＮ層２１４、ＧａＮ層２１２、および遷移層２１０，２０８は、図１におけるＡｌＧａＮ層１１４、ＧａＮ層１１２、および遷移層１１０，１０８に対応し、その他も同様である。ＧａＮ  ＨＥＭＴ構造２５０を実施例とするが、本発明の概念は、ＧａＮ  ＦＥＴにも適用でき、また、他のＩＩＩ族窒化物構造またはＩＩＩ−Ｖ族トランジスタ構造を用いて製造されたＨＥＭＴおよびＦＥＴにも適用できる。
【００１９】
図２Ｂに示すように、ＧａＮ  ＨＥＭＴ構造２５０のソース２１６（「ソース端子」とも称する）は、低濃度にドープされたエピタキシャル成長シリコン領域であるＥｐｉ  Ｎ−層２０４に、図２Ｂにおいて「アノードビア」と記載される相互接続金属配線２３６およびビア２３８を介して接続する。アノードビア２３８の底部にある金属コンタクト２４０は、例えば、白金、アルミニウムまたは他の適切な金属であるショットキーメタルを備える。一実施形態においては、Ｅｐｉ  Ｎ−層２０４は使用されず、アノードビア２３８はシリコン基板２０２に達する。
【００２０】
ショットキーダイオードはＥｐｉ  Ｎ−層２０４の領域３００に生成される。この領域は図２Ｂにおいて破線で囲む領域であり、図３の拡大した構造３００においてより詳細に示される。ＧａＮ  ＨＥＭＴ２５０のドレイン２１８（「ドレイン端子」とも称する）は、相互接続金属配線２４２および「カソードビア」と記載されるビア２４４を介して、例えばＮ＋シリコン層２０２である基板Ｎ＋２０２に接続する。このようにして、図２Ａにおけるシリコンショットキーダイオード２２６のアノードは、金属コンタクト２４０に対応し、図２Ａにおけるシリコンショットキーダイオード２２６のカソードは、カソードビア２４４を介してドレイン２１８に接続する基板Ｎ＋２０２に対応する。
【００２１】
ＧａＮ  ＨＥＭＴ構造２５０においては、アノードビア２３８は、ＩＩＩ−Ｖ族トランジスタに沿って延在してシリコンダイオードのアノードに接触し、カソードビア２４４は、ＩＩＩ−Ｖ族トランジスタに沿って延在して、シリコンダイオードのカソードに接触する。アノードビア２３８およびカソードビア２４４の深さは、一般的に、同じ深さではない。金属コンタクト２４０と基板Ｎ＋２０２との界面は極めて高い逆バイアスリーク電流および減少した降伏電圧を有し得るため、金属コンタクト２４０は、基板Ｎ＋２０２の代わりにＥｐｉ  Ｎ−層２０４に接触することが好ましい。したがって、金属コンタクト２４０は、Ｅｐｉ  Ｎ−層２０４と接触して良好なショットキー接触を生成し、より高い降伏電圧を支えることができる。Ｅｐｉ  Ｎ−層２０４は、例えば、約０．５〜１０ミクロンの厚さとすることができる。Ｅｐｉ  Ｎ−層２０４を厚く形成することによって、デバイスの降伏電圧を増大させることができる。
【００２２】
図２Ａにおいては、ＧａＮ  ＨＥＭＴ２２８のソースは、シリコンショットキーダイオード２２６のアノードにノード２３０において結合し、これは、図２Ｂの接続２３６に対応することができることに注目されたい。接続２３６は、従来技術において周知の種々の形態、レイアウトおよび技術を用いたコンタクトおよび相互接続金属を使用することによって形成することができる。同様に、図２Ａにおいては、ＧａＮ  ＨＥＭＴ２２８のドレインは、シリコンショットキーダイオード２２６のカソードにノード２３２において結合し、これは、図２Ｂの接続２４２に対応することができる。接続２４２は、従来技術で周知の種々の形態、レイアウトおよび技術を用いたコンタクトおよび相互接続金属を使用することによって形成することができる。図１におけるＩＩＩ−Ｖ族半導体デバイス１００と同様に、図２ＢのＧａＮ  ＨＥＭＴ構造２５０は、エンハンスメントモードＦＥＴまたはデプレションモードＦＥＴとすることができることに注目されたい。
【００２３】
降伏電圧をさらに向上させ、例えば、降伏電圧を３０ボルトまたは４０ボルトより高い電圧に引き上げることを、図３を参照して説明する。図３は、ショットキーダイオードの構造をより詳細に示す領域３００の拡大図を示す。図３においては、基板Ｎ＋３０２、Ｅｐｉ  Ｎ−層３０４、バッファ３０６、アノードビア３３８および金属コンタクト３４０は、それぞれ、図２における基板Ｎ＋２０２、Ｅｐｉ  Ｎ−層２０４、バッファ層２０６、アノードビア２３８および金属コンタクト２４０に対応する。
【００２４】
ショットキーダイオードのコーナー部３４６および３４８における早期降伏を解決するために、Ｐ＋領域において、例えば、金属コンタクト３４０が堆積するコーナー部３４６および３４８の隣接部において、角度を付けたＰ＋注入を使用することができる。好適な方法によれば、アノードビア３３８を充填する直前に、トレンチのコーナー部３４６および３４８において、角度を付けたＰ＋注入が実施される。ボロンのような典型的なＰ＋ドーパントを使用することができる。コーナー部３４６および３４８をＰ＋領域で密封することにより、結果的に「結合ショットキー（merged Schottky）」デバイスを形成する。結合ショットキーデバイスは、Ｐ−Ｎ接合とショットキーダイオードを結合する。Ｐ＋ドーパントを注入する代わりに、アノードの中央領域はブロックまたはマスクされ、これにより金属コンタクト３４０がＥｐｉ  Ｎ−層３０４と接する領域におけるコーナー部にのみ、Ｐ＋ドーパントは拡散される。結合したデバイスは、コーナー部３４６および３４８においてＰ−Ｎ接合を有するショットキーダイオードである。依然として、Ｐ＋領域の間に位置する金属コンタクト３４０の中央においては、ショットキー動作（Schottky action）が存在する。
【００２５】
コーナー部３４６および３４８におけるＰ＋領域は、２つの理由から降伏電圧能力が増大する。第一に、Ｐ−Ｎ接合（すなわち、コーナー部３４６および３４８）は、電場を広げ、コーナー部３４６および３４８に集まる電場を減少させるのに役立つ。第二に、ショットキーダイオードに逆バイアスがかかると、Ｐ＋領域のコーナー部３４６および３４８付近において空乏領域が延びる。これによりショットキーダイオードはピンチオフ（pinch off）し、逆リーク電流が低減するため、このショットキーダイオードとＰ−Ｎ接合との結合構成により、リーク電流がより小さくなり、降伏電圧がより高くなるため、より高い電圧を使用することが可能となる。特定の実施形態においては、コーナー部３４６および３４８のＰ＋領域は、ショットキーダイオードの降伏電圧を１００ボルト以上に上昇させることができる。
【００２６】
シリコンショットキーダイオードの使用は、ＧａＮショットキーダイオードの使用に比べて、利点をもたらすことに注目されたい。例えば、シリコンショットキーダイオードの順バイアス電圧は、ＧａＮショットキーダイオードの順バイアス電圧に比べて極めて低い。さらに、ＧａＮショットキーダイオードを製造するためには、金、銅またはニッケルのような金属が、金属コンタクト３４０におけるショットキー金属として必要になるが、これは、一般に、シリコンプロセスと互換性がない。しかしながら、本発明のモノリシック集積デバイスは、シリコンの製造会社（silicon fabrication house）において製造することが可能であり、結果的に大幅にコストを軽減することができる。上述のように、一実施形態においては、上述の例示的な実施形態において使用したシリコンショットキーダイオードの代わりに、シリコンＰ−Ｎ接合ダイオードを使用することができる。
【００２７】
図４Ａを参照すると、図４Ａは、本発明の一実施形態によるシリコンデバイスおよびＩＩＩ−Ｖ族トランジスタを有する例示的な回路を示す。図４Ａにおいては、例示的な回路４００は、ＧａＮ  ＨＥＭＴ４２８と直列に結合するシリコンショットキーダイオード４２６を備え、効率的で高電圧の整流デバイスを構成する。図４Ａは、シリコンショットキーダイオード４２６のカソードが、ノード４３２においてＧａＮ  ＨＥＭＴ４２８のソースと接続することを示す。回路４００は、外部回路に結合できる３つの端子を有することを示している。端子４３０はシリコンショットキーダイオード４２６のアノードと接続し、端子４３４はＧａＮ  ＨＥＭＴ４２８のゲートと接続し、端子４４６はＧａＮ  ＨＥＭＴ４２８のドレインと接続する。
【００２８】
図４Ｂを参照すると、図４Ｂは、本発明の一実施形態による図４Ａの回路４００に対応する例示的なモノリシック集積デバイスを示す。モノリシック集積構造は、図４ＢにおいてＧａＮ  ＨＥＭＴ構造４５０として示される。多くの側面において、この直列構造は、図２Ｂの並列構造に類似であるため、簡潔に説明する。例えば、図４Ｂの要素は、図２Ｂにおいて類似の参照番号を有する要素に対応する。例えば、ＡｌＧａＮ層４１４、ＧａＮ層４１２、および遷移層４１０，４０８は、図２Ｂにおける、ＡｌＧａＮ層２１４、ＧａＮ層２１２、および遷移層２１０，２０８に対応し、その他も同様である。
【００２９】
図４Ｂに示すように、アノードビア４３８は、Ｅｐｉ  Ｎ−層４０４まで延びてシリコンショットキーダイオードのアノードと結合する。シリコンショットキーダイオードは、アノードビア４３８の底部において金属コンタクト４４０により形成される。アノードビア４３８の頂面は、相互接続金属配線によって、グランドまたは外部ノード（図４Ｂに図示せず）に接続することができる。シリコンショットキーダイオードのカソードは、カソードビア４４４によってダイの表面に導かれ、接続４２４と示される相互接続金属配線によってＧａＮ  ＨＥＭＴ４５０のソース４１６と接続する。この接続は、図４Ａのノード４３２に対応する。一実施形態においては、本発明の例示的な実施形態で使用したシリコンショットキーダイオードの代わりに、シリコンＰ−Ｎ接合ダイオードを使用することができる。
【００３０】
このように、シリコンショットキーダイオードとＧａＮ  ＨＥＭＴ（または他のＩＩＩ−Ｖ族トランジスタ）との直列接続を実施するためのモノリシック集積構造を開示した。この構造は、高電圧および効率的な整流デバイスをもたらす。図２Ｂに関連して説明した他の実施態様は、図４Ｂに関連しても使用できる。しかし、ここでは特に繰り返して説明しない。
【００３１】
上述の種々の実施形態によると、本発明は、ＧａＮ（または、一般に、ＩＩＩ−Ｖ族）デバイスとモノリシック集積したシリコンデバイスを提供する。したがって、本発明によれば、１つのダイ上においてシリコンのみのデバイスと共にＩＩＩ−Ｖ族半導体デバイスを製造することが可能である。これにより、製造コスト、パッケージングコストおよびプリント基板上の占有面積を低減することができる。さらに、パッケージングおよびプリント基板の段階における相互接続が不要となることにより、寄生インダクタンス、寄生キャパシタンスおよび寄生抵抗を低減することができる。一実施例においては、モノリシック集積デバイスは、並列に接続するシリコンショットキーダイオードおよびＩＩＩ−Ｖ族半導体デバイスを備え、高電圧および効率的な電源スイッチを形成する。他の実施例においては、シリコンショットキーダイオードおよびＩＩＩ−Ｖ族半導体デバイスは直列に接続され、高電圧および効率的な整流デバイスを形成する。
【００３２】
本発明の上記説明から、種々の技術を使用して、本発明の範囲から逸脱することなく本発明の概念を実行することができることは明らかである。さらに、本発明を、特定の実施形態に関連して特に説明してきたが、当業者は、本発明の精神および範囲を逸脱することなく、形態および詳細に変化を加えることができることを理解するであろう。したがって、説明した実施形態は、全ての点において、例示的なものであって、限定的なものではないとして考慮されるべきである。本発明は、本出願で説明した特定の実施形態に限定されるものではなく、本発明の範囲から逸脱することなく多くの改変、修正および代替が可能であることを理解すべきである。
【図１】
0005567513.tif 000002
【図２Ａ】
0005567513.tif 000003
【図２Ｂ】
0005567513.tif 000004
【図３】
0005567513.tif 000005
【図４Ａ】
0005567513.tif 000006
【図４Ｂ】
0005567513.tif 000007