(57)【特許請求の範囲】
【請求項１】
内部電圧線を備える回路ブロックと、
前記回路ブロックの周囲に配置され、電源電圧または基準電圧が印加される第１電源線と、
前記回路ブロックの周囲に配置され、前記内部電圧線に接続された第２電源線と、
前記回路ブロックの周囲に配置された複数のスイッチブロックと、
を有し、
前記複数のスイッチブロックの各々は、前記第１電源線と前記第２電源線との間に電気的に並列に接続された、スイッチトランジスタが配置され、
前記回路ブロックに対し一方向に位置するスイッチブロックと、前記一方向と直交する他方向に位置するスイッチブロックとで、配線のレイアウトが異なり、
前記回路ブロックに対し前記一方向に配置されたスイッチブロック内のスイッチトランジスタと、前記他方向に配置されたスイッチブロック内のスイッチトランジスタとで、ゲート電極の短辺方向であるゲート長方向が同じである、
半導体集積回路。
【請求項２】
前記第１電源線と前記第２電源線は、それぞれ複数層の配線層で階層化されている、
請求項１に記載の半導体集積回路。
【請求項３】
前記回路ブロックに対し前記一方向に位置するスイッチブロックと、前記他方向に位置するスイッチブロックとで、前記第１電源線および前記第２電源線に用いる前記配線層の階層数が異なる、
請求項２に記載の半導体集積回路。
【請求項４】
前記スイッチトランジスタを制御するスイッチ制御線に接続され、前記第２電源線に対し、前記回路ブロックと反対の側に配置されたバッファ回路を有する、
請求項１から３の何れか一項に記載の半導体集積回路。
【請求項５】
前記バッファ回路は、波形整形回路である、
請求項４に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路ブロックの内部電圧線と、電源電圧または基準電圧が印加される配線との接続と非接続をスイッチにより制御する半導体集積回路に関する。
【背景技術】
【０００２】
回路に対しスイッチにより電源供給の遮断とその解除を制御するものとして、ＭＴＣＭＯＳ(Multi-threshold Complementary Metal Oxide Semiconductor)技術が知られている。
一般的に、電源電圧低下や素子微細化に付随して信号遅延が発生しないように、論理回路等のトランジスタの閾値電圧を設計値として下げる必要がある。論理回路等のトランジスタの閾値電圧が小さいとリーク電流が大きい。ＭＴＣＭＯＳ技術は、停止状態の回路に対し、論理回路等のトランジスタに比べ、より大きな閾値電圧のトランジスタ（電源スイッチ）によって、リーク電流経路を遮断して、その消費電力の浪費を防ぐものである。
【０００３】
ＭＴＣＭＯＳ技術の回路ブロックへの適用では、いわゆる仮想ＶＤＤ線、仮想ＧＮＤ線と称される、回路ブロック内に設けられた内部電圧線を設ける。内部電圧線は、回路ブロックの外部でブロック間接続を行うグローバルな実電源線（実ＶＤＤ線）や実基準電圧線（実ＶＳＳ線）に対して、電源遮断とその解除のための電源スイッチを介して接続される。
電源スイッチを設ける箇所は、起動と停止が繰り返される機能回路と実ＶＤＤ線との間、機能回路と実ＶＳＳ線との間、その両方の３通りがあり、スイッチとしては通常、ＶＤＤ側ではＰＭＯＳトランジスタ、ＶＳＳ線側ではＮＭＯＳトランジスタを用いる。
【０００４】
ＭＴＣＭＯＳ適用ブロックの機能回路の起動と停止は、半導体集積回路が起動された後は常時、実ＶＤＤ線と実ＶＳＳ線からの電源供給を受けて動作状態におかれるＭＴＣＭＯＳ非適用ブロック内の回路によって制御される。あるいは、ＭＴＣＭＯＳ適用ブロックの機能回路の起動と停止を制御する制御信号を、半導体集積回路の外部端子から入力可能な構成が採用されることもある。
【０００５】
ところで、電源スイッチは、ＭＴＣＭＯＳ適用ブロック内セルにより実現されることがある。より詳細にはＭＴＣＭＯＳ適用ブロック内において、インバータ、ＮＡＮＤ回路、ＮＯＲ回路等の各論理回路セル内に、あるいは、幾つかの論理回路で実現される機能回路セル内に電源スイッチを設ける場合と、論理回路や機能回路を有しない専用の電源スイッチセルを設ける場合がある。以下、このタイプのスイッチ配置を「内部スイッチ（ＳＷ）配置」、当該配置が採られた半導体集積回路を「内部ＳＷ配置型ＩＣ」と称する。
【０００６】
内部ＳＷ配置型ＩＣに対して、電源供給制御対象の回路ブロックの周囲に電源スイッチを配置した半導体集積回路が知られている（例えば、特許文献１、特許文献２参照）。このタイプのスイッチ配置を「外部ＳＷ配置」、当該配置が採られた半導体集積回路を「外部ＳＷ配置型ＩＣ」と称する。
外部ＳＷ配置は、いわゆる「マクロ」と称される汎用的な回路（例えばメモリやＣＰＵ等）を一部または全部とする回路ブロックと組み合わせて好適に用いられる。
【０００７】
上記特許文献２には、回路ブロックの３辺又は４辺に対し、長手方向が各辺に沿う形状のトランジスタセル（スイッチ）が配置され、当該スイッチ内のトランジスタゲートラインの配置方向が上記長手方向と同一な構成が開示されている。
この構成において、トランジスタセル配置領域の反回路ブロック側（外側）に、回路ブロックの周囲を環状に囲む環状線としてＶＤＤ供給リングおよびＶＳＳ供給リングが配置されている。ＶＤＤ供給リングと、スイッチトランジスタのドレインとが、ＶＤＤ供給リングと異なる階層のメタル配線層により接続されている。ＶＳＳ供給リングと、回路ブロック内のＶＳＳ線とが、ＶＳＳ供給リングと異なる階層のメタル配線層により接続されている。また、スイッチトランジスタのソースと、回路ブロック内の仮想ＶＳＳ線とが、ＶＳＳ供給リングと異なる階層のメタル配線層により接続されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００３−２８９２４５号公報
【特許文献２】特開２００３−１５８１８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上記特許文献１に記載の半導体集積回路は、ＶＤＤ電圧の供給線が回路ブロック（内部回路）の周囲に環状に配置されていないため、ＶＤＤ電圧の供給元から遠いＶＤＤ電圧の供給線箇所で電圧ドロップが生じ、その結果、他と同じサイズのスイッチトランジスタを同じ時間だけオンまたはオフしても、内部回路の内部電圧線を充放電する能力に差が生じる。このため、ＶＤＤ電圧の供給元から遠い箇所ほどスイッチトランジスタのサイズを大きくするか、トランジスタ数を増やすなどの工夫が必要となる。その結果、内部回路の停止状態においてスイッチトランジスタを介したリーク電流が増大するという不利益が生じる。
スイッチトランジスタの閾値電圧は、内部回路のトランジスタの閾値電圧より大きく設定され、相対的にリーク電流は小さい。しかし、停止期間が長いと、スイッチトランジスタのサイズや数の増大による無駄な電力消費は無視できなくなる。
【００１０】
上記特許文献２に記載の半導体集積回路は、ＶＤＤ電圧やＶＳＳ電圧の供給線が供給リングとして環状配置されているため、供給リングがない上記特許文献１に記載の半導体集積回路と比べると、電圧の供給元から各スイッチトランジスタまでの電圧ドロップが均一化されている。よって、上記リーク電流の増大は比較的抑制される。
【００１１】
しかしながら、上記特許文献２に記載の半導体集積回路は、環状線（供給リング）が、スイッチトランジスタと別々に配置されているため、スイッチトランジスタと供給リング（ＶＤＤ供給リングおよびＶＳＳ供給リング）を接続する配線が複雑である。
【００１２】
ＶＤＤ供給リングやＶＳＳ供給リングは電圧ドロップを均一化する目的で設けられるが、その電位は、周辺の動作回路の影響を受けて完全に均一でないことがある。勿論、これらの供給リングの配線抵抗を減らすことにより、より均一になるが、頻繁に大きな振幅で動作する周辺回路の付近では、その影響を受けて、例えばＶＳＳ供給リングの電位が基準電位（例えば０[Ｖ]）から持ち上がることがある。しかし、周辺回路の動作を完全に見積もることは困難であるため、周辺回路の影響を回避してスイッチトランジスタの動作の安定化を図るには、設計中に、スイッチトランジスタの位置をずらし、あるいは、サイズを変更する必要が生じ、接続配線をやり直す設計負担が大きい。
【００１３】
つまり、特許文献２に記載のスイッチトランジスタ（当該特許文献では「マクロ」と称している）の構成は、そのような設計変更に対応した構造を有していない。
なお、スイッチトランジスタの位置やサイズが重要であることは、特許文献２においてスイッチトランジスタのサイズを変更し、あるいは、スイッチトランジスタを２重に設けるなどの様々な変更例が示されていることからも明らかである。
【課題を解決するための手段】
【００１４】
本発明の一形態に関わる半導体集積回路は、内部電圧線を備える回路ブロックと、前記回路ブロックの周囲に配置され、電源電圧または基準電圧が印加される第１電源線と、前記回路ブロックの周囲に配置され、前記内部電圧線に接続された第２電源線と、前記回路ブロックの周囲に配置された複数のスイッチブロックと、を有し、前記複数のスイッチブロックの各々は、前記第１電源線と前記第２電源線との間に電気的に並列に接続された、スイッチトランジスタが配置され、前記回路ブロックに対し一方向に位置するスイッチブロックと、前記一方向と直交する他方向に位置するスイッチブロックとで、配線のレイアウトが異なり、前記回路ブロックに対し前記一方向に配置されたスイッチブロック内のスイッチトランジスタと、前記他方向に配置されたスイッチブロック内のスイッチトランジスタとで、ゲート電極の短辺方向であるゲート長方向が同じである。
【００１５】
本発明では好適に、前記複数のスイッチブロックは前記電圧線セグメントと前記スイッチが内部接続され、ブロック枠の対向する２辺における、前記電圧線セグメントの端辺の位置関係が、前記複数のスイッチブロックで同じに設定されている。
本発明では好適に、前記複数のスイッチブロックは、同一サイズを有し、前記回路ブロックの４つの辺ごとに異なる４種類のスイッチブロックから構成されることにより規格化されている。
あるいは好適に、前記複数のスイッチブロックは、前記回路ブロックの４辺の各辺からみた、当該回路ブロックへ電源電圧または基準電圧を供給する配線のインピーダンスが小さいほど数多くなるように、前記回路ブロックの辺ごとの配置数が決められている。
本発明では好適に、前記環状レール線は、前記回路ブロックの４辺のうち、一方の対向辺と平行な配線部分と、他方の対向辺と平行な配線部分とが、異なる階層の配線層により形成されている。
【００１６】
本発明では好適に、前記スイッチブロックの各々において、前記スイッチの配置領域と交差または近接して前記電圧線セグメントが配置され、前記スイッチの配置領域および前記電圧線セグメントの反回路ブロック側に、前記電圧線セグメントから電圧供給を受けて動作するバッファ回路が形成され、前記バッファ回路の入力側に、制御線を介して制御信号が入力される第１制御線セグメントが配置され、前記バッファ回路の出力側に、前記スイッチの制御ノードに電気的に接続される第２制御線セグメントが配置されている。
さらに好適に、前記スイッチとしてのトランジスタのゲート長手方向が、前記複数のスイッチブロック内で同一方向に揃えられている。
【００１７】
本発明の他の形態に関わる半導体集積回路は、内部電圧線を備える回路ブロックと、前記回路ブロックの周囲で閉じた環状線を形成し、電源電圧または基準電圧が印加される第１環状レール線と、前記第１環状レール線と前記回路ブロックとの間で、前記回路ブロックの周囲で閉じた環状線を形成し、複数の箇所で前記内部電圧線に接続されている第２環状レール線と、前記第１環状レール線の一部となる第１電圧線セグメント、前記第２環状レール線の一部となる第２電圧線セグメント、および、前記第１および第２電圧線セグメント間に接続されているスイッチを各々が備え、前記第１および第２環状レール線に沿って前記回路ブロックの周囲に配置されている複数のスイッチブロックと、を有する。
本発明では好適に、前記複数のスイッチブロックにおいて、前記第１および第２電圧線セグメント、ならびに、前記スイッチの互いの位置関係が一定である。
本発明では好適に、前記複数のスイッチブロックは、ブロック枠の対向する２辺における、前記第１および第２電圧線セグメントの各端辺の位置関係が、前記複数のスイッチブロックで同じに設定されている。
【００１８】
前述した一形態の構成によれば、環状レール線の一部となる電圧線セグメントとスイッチを含んでスイッチブロックが形成され、このスイッチブロックを複数個、回路ブロックの周囲に配置している。したがって、複数のスイッチブロックにおいて、環状レール線とスイッチの互いの位置関係が一定である。
スイッチブロック同士を隣接させて２つの電圧線セグメントをつなぐか、あるいは、距離が離れている場合には、その間を配線でつなぐことによって、回路ブロックの周囲で閉じた環状レール線が形成される。
【００１９】
前述した他の形態の構成によれば、環状レール線が、第１および第２環状レール線と称する２本形成される。
このため、複数のスイッチブロックの各々において、第１環状レール線の一部となる第１電圧線セグメントと、第２環状レール線の一部となる第２電圧線セグメントとを備え、第１および第２電圧線セグメント間にスイッチが接続されている。この場合、好ましくは、複数のスイッチブロックにおいて、第１および第２環状レール線、ならびに、前記スイッチの互いの位置関係が一定である。
したがって、スイッチブロック同士を隣接させて、第１電圧線セグメント同士、第２電圧線セグメント同士をつなぐか、あるいは、距離が離れている場合には、対応する電圧線セグメント間を配線でつなぐことによって、回路ブロックの周囲で閉じた２本の環状レール線が形成される。
【００２０】
スイッチブロックの位置を動かす場合は、移動対象スイッチブロックの電圧線セグメント以外の構成要素を所望の位置に動かし、その移動させた位置で環状レール線に接続させる。
このとき上記一形態では、回路ブロックとの接続変更は必要となる場合があるが、とくに、上記他の形態のように、第１および第２環状レール線をスイッチブロックごとに有する場合、回路ブロックとの接続変更も不要である。このため、第１および第２環状レール線それぞれに対し、スイッチブロックの第１および第２電圧線セグメント以外の構成要素を移動させるだけで、電源線レール上を、自由にスイッチブロックを移動できる。
【００２１】
以上はスイッチ移動における作用説明であるが、スイッチを挿入し、あるいは、削除する場合も、同様に、スイッチブロックの電圧線セグメント（あるいは、第１および第２電圧線セグメント）以外の構成要素を必要な数だけ必要な場所に挿入、削除するだけでよい。
【発明の効果】
【００２２】
本発明によれば、スイッチの移動、数の変更などに際し、主に、スイッチブロックの電圧線セグメント以外の構成要素変更で済むため、設計変更が容易で、スイッチの位置や数の最適化を行うことが簡単であるという利益が得られる。より詳細には、電源電圧または基準電圧の供給線がスイッチと離れて互いの位置関係に統一性がない場合に、スイッチ移動やスイッチの挿入、削除などの設計変更に際し、異なる階層のメタル配線層を接続し直す必要があるが、本発明では、そのような環状レール線以外の配線を一々やり直す手間が不要である。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施形態に関わる半導体集積回路の全体構成を示すブロック図である。
【図２】実施形態に関わる、電源遮断対象の回路ブロックの内部構成図である。
【図３】実施形態のレール配置例１を示す図である。
【図４】実施形態のレール配置例２を示す図である。
【図５】実施形態において、回路ブロックとその周囲のスイッチブロックに対する、制御線の配線を示す図である。
【図６】環状レール線を有しない構成を示すブロック図である。
【図７】実施形態において、スイッチトランジスタの配置を模式的に示す図である。
【図８】実施形態に関わり、（Ａ）は上部スイッチブロックの構成図、（Ｂ）は下部スイッチブロックの構成図である。
【図９】実施形態に関わり、（Ａ）は左側スイッチブロックの構成図、（Ｂ）は右側スイッチブロックの構成図である。
【図１０】多層配線構造における各階層の配線層の使用状況を１Ｍ〜７Ｍの符号により示す図である。
【図１１】実施形態に関わるスイッチセルの概略的なレイアウト図である。
【図１２】実施形態に関わる他のスイッチセルの概略的なレイアウト図である。
【図１３】実施形態に関わり、（Ａ）は図１１のスイッチセルを用いて形成した上部スイッチブロックの構成図、（Ｂ）は下部スイッチブロックの構成図である。
【図１４】実施形態に関わり、（Ａ）は図１１のスイッチセルを用いて形成した左側スイッチブロックの構成図、（Ｂ）は右側スイッチブロックの構成図である。
【図１５】実施形態において、スイッチブロック数の適正配置を示す図である。
【発明を実施するための形態】
【００２４】
以下、本発明の実施形態を、図面を参照して説明する。
【００２５】
＜全体構成＞
図１に、本発明の実施形態に関わる半導体集積回路の全体構成を示す。
図１において、半導体集積回路が形成される矩形半導体チップの４つの辺に沿って、それぞれ複数の入出力セル４０が列をなして配列されている。
【００２６】
図１に示す入出力セル４０に四方を囲まれた回路配置のためのチップエリアに、いくつかの回路ブロックが配置されている。図１に示す例では、「通電領域」と称される、半導体集積回路のベーシックな構成、例えば、ＣＰＵ、レジスタ、メモリ、電源回路などを含む通電回路ブロック３２がチップエリアに配置されている。通電回路ブロック３２は、ＭＴＣＭＯＳ技術の非適用回路ブロックに対応し、当該半導体集積回路が起動後は常時、電源電圧ＶＤＤと基準電圧ＶＳＳの供給を受けて動作する。
回路配置のためのチップエリアには、さらに、「マクロ」と称され、他の半導体集積回路で流用可能に個別設計される汎用的な回路を一部または全部に含む回路ブロックが多数配置されている。「マクロ」は、外部委託による設計が可能であり、またＩＰ（Intellectual Property）として他社から購入することも可能である。
【００２７】
「マクロ」としての回路ブロックは、通電回路ブロック３２と同様に、当該半導体集積回路が起動後は常時、電源電圧ＶＤＤと基準電圧ＶＳＳの供給を受けて動作する「通電マクロ」と称されるＭＴＣＭＯＳ技術が非適用の非適用回路ブロック３３と、「電源遮断マクロ」と称され、ＭＴＣＭＯＳ技術が適用されて、必要に応じて適宜電源遮断が行われる電源遮断対象の回路ブロック１と、に大別できる。
なお、入出力セル４０に囲まれたチップエリアに配置された通電回路ブロック３２、非適用回路ブロック３３および電源遮断対象の回路ブロック１は、図１では図示を省略しているが、実ＶＤＤ線と実ＶＳＳ線が対をなして配置され、これにより電源供給を受ける。より詳細には、入出力セル４０の幾つかが電源供給のために割り当てられており、当該電源供給のための入出力セル４０から、チップエリア内のロウ（行）方向とカラム（列）方向にそれぞれ実電源線対が配線され、これにより、通電回路ブロック３２、非適用回路ブロック３３および電源遮断対象の回路ブロック１の電源供給配線がなされている。
【００２８】
電源遮断対象の回路ブロック１は、電源遮断と接続を制御するスイッチが電源遮断対象の回路ブロック１の周囲に配置されている、いわゆる「外部ＳＷ配置型」である。図１に示すように、スイッチを含むスイッチブロック２が、電源遮断対象の回路ブロック１の周囲に所定数配置されている。
そして、図１では図示を省略しているが、電源電圧ＶＤＤまたは基準電圧ＶＳＳが印加される環状レール線が、電源遮断対象の回路ブロック１周囲に配置された複数のスイッチブロック２に重ねて配置されている。環状レール線は最低１本、望ましくは２本設けられる。以下、図面を参照して環状レール線とスイッチブロック２との配置関係を説明する。
【００２９】
前述したようにＭＴＣＭＯＳ技術において、スイッチトランジスタを設ける箇所は、起動と停止が繰り返される機能回路と実ＶＤＤ線との間、機能回路と実ＶＳＳ線との間、その両方の３通りがあり、スイッチとしては通常、ＶＤＤ側ではＰＭＯＳトランジスタ、ＶＳＳ線側ではＮＭＯＳトランジスタを用いる。
本実施形態でスイッチトランジスタを設ける箇所は、上記３通りのいずれでもよい。ただし、ＶＤＤ側とＶＳＳ側の両方にスイッチトランジスタを設けると効果の割に占有面積増大の不利益が大きいため、好ましくは、ＶＤＤ側とＶＳＳ側の片側にスイッチトランジスタを設ける。また、ＮＭＯＳトランジスタはＰＭＯＳトランジスタより単位ゲート幅あたりの駆動能力が高いため、ＶＳＳ側にスイッチトランジスタを設けることが、さらに望ましい。
よって、以下の説明ではＶＳＳ側にスイッチ（トランジスタ）を設けることを前提とする。
【００３０】
図２に、電源遮断対象の回路ブロック１の内部構成例を示す。
図解した構成例では、回路ブロック１内が、スタンダードセルにより機能回路が実現される標準セル配置領域１Ａと、例えばＲＡＭ等のマクロセル領域１Ｂとに区分されている。なお、本発明の適用に関して、電源遮断制御対象の「回路ブロック」は「マクロ」を有している必要はなく、標準セル配置領域１Ａのみの構成でもよい。
標準セル配置領域１Ａとマクロセル領域１Ｂ上に、いわゆる「仮想ＶＳＳ線」と称され基準電圧ＶＳＳが印加される内部電圧線１１が、行（ロウ）方向と列（カラム）方向それぞれで平行配置されている。ロウ方向の内部電圧線１１とカラム方向の内部電圧線１１は、セルより上層階層の配線層により形成され、その交差箇所で相互接続されている。
一方、煩雑化を避けるため図示を省略しているが、いわゆる「実ＶＤＤ線」と称され電源電圧ＶＤＤが印加される電源線、さらには、基準電圧ＶＳＳが印加される電源線も、同様にして格子状に配置されている。
【００３１】
標準セル配置領域１Ａにおいて、「仮想ＶＳＳ線」としての内部電圧線１１のカラム方向幹配線から、所定間隔で複数の分岐線１１Ａがロウ方向に延びている。また、標準セル配置領域１Ａにおいて、不図示の「実ＶＤＤ線」としての電圧供給線のカラム方向幹配線から、所定間隔で複数の分岐線１２Ａがロウ方向に延びている。
図２では、スタンダードセルを代表して１つのインバータセル１３を拡大して示している。インバータセル１３は、分岐線１１Ａの一部となるＶＳＳ線セグメントと、分岐線１２Ａの一部となるＶＤＤ線セグメントとを有し、その２つのセグメント間にＰＭＯＳトランジスタとＮＭＯＳトランジスタとを直列接続させている。ＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲートは共に入力信号線に接続されている。ＰＭＯＳトランジスタとＮＭＯＳトランジスタ間のノードは出力信号線に接続されている。入力信号線と出力信号線は、インバータセル１３および隣接セル内部の信号線セグメントにより形成される。ただし、標準セル配置領域１Ａ全体の入出力線は、上層の配線層（不図示）により形成される。
【００３２】
＜レール配置例１＞
図３に、レール配置例１を示す。
図３に図解するように、電源遮断対象の回路ブロック１の４辺に近接して、当該回路ブロック１を囲むように複数のスイッチブロック２が配置されている。ここで便宜上、スイッチブロック２を、電源遮断対象の回路ブロック１の辺ごとに、上部スイッチブロック２Ｕ、下部スイッチブロック２Ｄ、右側スイッチブロック２Ｒ、左側スイッチブロック２Ｌに分類する。上部スイッチブロック２Ｕ同士、下部スイッチブロック２Ｄ同士、右側スイッチブロック２Ｒ同士、左側スイッチブロック２Ｌ同士は、それぞれ同じ構成を有する。
【００３３】
４種類のスイッチブロック２Ｕ,２Ｄ,２Ｒ,２Ｌは、それぞれ、電圧線セグメント２１と、不図示のスイッチとを備える。
電圧線セグメント２１は、図３に破線で示し、電源遮断対象の回路ブロック１の周囲に閉じた環状線を形成する環状レール線３の一部となる配線部分である。
配置配線の設計段階では、スイッチを配置した後の配線段階で環状レール線３がスイッチ等に対して配置接続される。一旦、配置接続された後は、スイッチブロック２Ｕ,２Ｄ,２Ｒ,２Ｌ単位で、電圧線セグメント２１以外の構成要素（スイッチを含む）を移動させて、その移動後の位置で、環状レール線３へスイッチ等を接続させる。なお、この図３では、電源遮断対象の回路ブロック１内の内部電圧線１１（図２参照）とスイッチの接続配線は、スイッチブロック移動のたびに変更する必要がある。ただし、環状レール線３に関しては、スイッチとの接続配線を変更する手間がなく、その分、スイッチの移動が容易である。
【００３４】
スイッチブロックを挿入する場合は、同様にして、スイッチブロック内の電圧線セグメント２１以外の構成要素を単位として、これを必要数、必要な場所に挿入し、その場所における環状レール線３にスイッチ等を接続する。
スイッチを削除する場合も同様であり、スイッチブロック内の電圧線セグメント２１以外の構成要素を単位として削除する。
スイッチの挿入、削除においても、環状レール線３に関しては、スイッチとの接続配線を変更する手間がなく、その分、スイッチの移動が容易である。
【００３５】
＜レール配置例２＞
図４に、レール配置例２を示す。
図４に示す配置例が図３と異なる第１の点として、「第１環状レール線」としての環状レール線３に加えて、「第２環状レール線」としての仮想環状レール線３Ｖが設けられている。
仮想環状レール線３Ｖは、環状レール線３と電源遮断対象の回路ブロック１との間に、環状レール線３と並行に配置される。仮想環状レール線３Ｖは、電源遮断対象の回路ブロック１内の内部電圧線１１（図２参照）に対し、所定の箇所、例えば図２の場合、内部電圧線１１の各端部（ロウ方向３箇所、カラム方向４箇所）に接続されている。
スイッチブロック２Ｕ,２Ｄ,２Ｒ,２Ｌの各々において、環状レール線３（電圧線セグメント２１）と仮想環状レール線３Ｖ（仮想電圧線セグメント２１Ｖ）間に、不図示のスイッチが接続されている。
【００３６】
第２の相違点として、スイッチブロック２Ｕ,２Ｄ,２Ｒ,２Ｌの各々に、「第１電圧線セグメント」としての電圧線セグメント２１と並行に、「第２電圧線セグメント」としての仮想電圧線セグメント２１Ｖを備える。
その他の、スイッチブロック２Ｕ,２Ｄ,２Ｒ,２Ｌの電源遮断対象の回路ブロック１に対する配置自体は、図３と共通する。
【００３７】
レール配置例２においても、レール配置例１と同様に、スイッチブロックの電圧線セグメント２１および仮想電圧線セグメント２１Ｖを除く構成要素を移動、挿入、削除するだけで、環状レール線３に関しては、スイッチとの接続配線を変更する手間がなく、その分、スイッチの移動が容易である。
さらに、レール配置例２においては、仮想環状レール線３Ｖが、例えば内部電圧線１１の各端部（ロウ方向３箇所、カラム方向４箇所）と接続されているが、この接続箇所に変更を加えることなく、仮想環状レール線３Ｖに関しても、スイッチとの接続配線を変更する手間がなく、その分、スイッチの移動が容易である。
【００３８】
上述したレール配置例１（図３）およびレール配置例２（図４）において、上述したスイッチブロックの電圧線セグメント２１（および仮想電圧線セグメント２１Ｖ）を除く構成要素を環状レール線３（および仮想環状レール線３Ｖ）に沿って移動、挿入、削除するだけで自由にスイッチブロックの位置や数の変更が可能であることは既に述べた。
この自由な設計変更を可能とするためには、スイッチブロック２Ｕ,２Ｄ,２Ｒ,２Ｌのサイズが同じであり、そのブロック枠の、環状レール線３（および仮想環状レール線３Ｖ）が横切る各対向２辺において、電圧線セグメント２１（および仮想電圧線セグメント２１Ｖ）の端辺位置が規格化されている（一定となっている）ことが必要である。
【００３９】
なお、端辺位置が規格化されていない場合、スイッチブロックの電圧線セグメント２１（および仮想電圧線セグメント２１Ｖ）を除く構成要素を環状レール線３（および仮想環状レール線３Ｖ）に沿って移動、挿入、削除した後に、隣り合うスイッチブロック間で端辺同士を結ぶように電圧線セグメント２１（および仮想環状レール線３Ｖ）のパターンを修正する必要がある。ただし、この作業は端辺を結ぶ簡単な作業であるため自動化が可能である。よって、スイッチ配置後に、スイッチより外側に配置されている環状線と手作業で他の階層の配線層を用いて接続配線をやり直す場合に比べると、各段にスイッチ配置変更が容易である。
【００４０】
＜スイッチ制御線＞
図３および図４では図示を省略しているが、スイッチの制御線は、同時制御するスイッチ群の個数により、複数配線されることがある。
【００４１】
図５は、制御線が２本の場合における、制御線の配線例を示す図である。ここで、環状レール線については、レール配置例２（図４）が採用されている。
図５に示す制御回路３４は、例えば、図１における通電回路ブロック３２や非適用回路ブロック３３などの、ＭＴＣＭＯＳ非適用回路ブロックに設けられることにより、当該半導体集積回路の起動後は常時、電源供給を受けて動作可能な回路である。制御回路３４からの制御線３５は、上部スイッチブロック２Ｕ、左側スイッチブロック２Ｌ、下部スイッチブロック２Ｄ、右側スイッチブロック２Ｒの順に配線され、制御信号が、この順で印加される。制御信号により、各スイッチブロック内のスイッチの導通と非導通が制御される。
【００４２】
なお、図５に示す構成は、図６に示す環状レール線を有しない構成と置き換えて使用可能とするために、環状レール線３の所定箇所に実ＶＳＳ配線の分岐が設けられている。
図６に示す、本発明が非適用の外部ＳＷ配置構成は、格子状に設けられたグローバルな各実ＶＳＳ配線５を、スイッチブロックＳＢを介して電源遮断対象の回路ブロック１に接続させている。
図５に示す環状レール線３は、格子状配置の実ＶＳＳ配線５と、ロウ方向２箇所、カラム方向４箇所で接続されている。
一方、仮想環状レール線３Ｖは、電源遮断対象の回路ブロック１と、ロウ方向６箇所、カラム方向８箇所で接続されている。
これらの接続箇所は、スイッチブロック２Ｕ,２Ｄ,２Ｒ,２Ｌを移動、挿入、削除する際に全く変更する必要がない。
【００４３】
つぎに、２本の制御線３５によりスイッチ制御される場合を例として、より詳細なスイッチ構成を、図面を参照して説明する。
【００４４】
＜スイッチ構成例＞
図７は、基準電圧ＶＳＳ（例えば０[Ｖ]）が印加される電圧線セグメント２１と、仮想基準電圧ＶＳＳＶで保持される仮想電圧線セグメント２１Ｖ間のスイッチトランジスタの配置を模式的に示す、スイッチブロックの構成図である。
図７において、電圧線セグメント２１に３本の分岐線２１Ｂが設けられており、仮想電圧線セグメント２１Ｖに３本の分岐線２１ＶＢが設けられている。分岐線２１Ｂと分岐線２１ＶＢは交互に配置されている。１本の分岐線２１Ｂと、隣接する１本の分岐線２１ＶＢとの間に４個のスイッチトランジスタＳＷＴが並列に接続されている。このスイッチトランジスタ列は５段設けられ、全体で４×５＝２０個のスイッチトランジスタＳＷＴがマトリクス配置されている。
【００４５】
２０個のスイッチトランジスタＳＷＴのうち、各段１つずつ、合計５個のスイッチトランジスタＳＷＴが、不図示の１本の制御線により導通と非導通が制御される。この５個のスイッチトランジスタＳＷＴの回路記号部分を、図７では暗いメッシュを施して示している。メッシュが施されていない他の１５個のスイッチトランジスタＳＷＴは、他の制御線により同時制御される。
【００４６】
このように一部のスイッチと、他のスイッチを分けて制御するのは、電源遮断対象の回路ブロック１（図１〜図５参照）の電源供給を遮断した停止状態から、電源供給を開始して動作状態に復帰する際に、急激なスイッチングによる電圧線セグメント２１（環状レール線３）の電位変動を抑制するためである。したがって、少ない個数、ここでは５個のスイッチトランジスタＳＷＴを先にオンして、比較的高いオン抵抗である程度、仮想電圧線セグメント２１Ｖ（電源遮断対象の回路ブロック１内の内部電圧線１１）の電位を下げてから、安定したら、残りの１５個のスイッチトランジスタＳＷＴをオンする制御が行われる。これにより、環状レール線３から実ＶＳＳ配線５に伝達する基準電圧ＶＳＳの電位上昇（電源ノイズ）のピーク値を、他の常時動作中の回路に影響がない程度に抑圧する。
【００４７】
図８（Ａ）〜図９（Ｂ）に、実際のスイッチブロック内配置例を示す。ここで図３および図４との対応関係で言うと、図８（Ａ）は上部スイッチブロック２Ｕ、図８（Ｂ）は下部スイッチブロック２Ｄ、図９（Ａ）は左側スイッチブロック２Ｌ、図９（Ｂ）は右側スイッチブロック２Ｒを、それぞれ示す。
４種類のスイッチブロック２Ｕ,２Ｄ,２Ｒ,２Ｌは同じサイズを有する。ここで、基準電圧ＶＳＳ、仮想基準電圧ＶＳＳＶおよび制御信号が入出力するブロック枠の辺（以下、接続辺という）、すなわち、図８（Ａ）の辺ＬＵ１とＬＵ２、図８（Ｂ）の辺ＬＤ１とＬＤ２、図９（Ａ）の辺ＬＬ１とＬＬ２、ならびに、図９（Ｂ）の辺ＬＲ１とＬＲ２は、同じ長さに設定されている。また、これらの接続辺における、電圧線セグメント２１、仮想電圧線セグメント２１Ｖ、第１スイッチ制御線３５＿１、第２スイッチ制御線３５＿２の各端辺は、どの接続辺でも同じ位置に規格化されている。
【００４８】
ここで第１スイッチ制御線３５＿１は、図７と同様に先に制御される数個のスイッチトランジスタＳＷＴを制御し、第２スイッチ制御線３５＿２は、残りの数個のスイッチトランジスタＳＷＴを制御するものである。
【００４９】
図８および図９に示すスイッチブロック２Ｕ,２Ｄ,２Ｒ,２Ｌは、図７と異なり、破線で囲むスイッチ配置領域の上方に重ねて電圧線セグメント２１および仮想電圧線セグメント２１Ｖを並行配置している。これによりブロックの占有面積を小さくできる利点がある。ただし、図７のように、スイッチ配置領域に電圧線セグメント２１および仮想電圧線セグメント２１Ｖを重ねない配置も採用可能である。
スイッチ配置領域の上方に重ねて電圧線セグメント２１および仮想電圧線セグメント２１Ｖを並行配置する場合、限られた多層配線構造の階層数では、第１および第２スイッチ制御線３５＿１,３５＿２を、スイッチ配置領域に配置することができない。よって、本例では、電源遮断対象の回路ブロック１に対する外寄りのスイッチ配置領域の外部に、第１および第２スイッチ制御線３５＿１,３５＿２を配置している。
【００５０】
図９に示す左側スイッチブロック２Ｌと右側スイッチブロック２Ｒにおいては、図７に示すスイッチセルを、Ｘ方向（図の左右の方向）に６個、Ｙ方向（図の上下の方向）に６個の合計３６個、配置している。
これに対し、図８に示す上部スイッチブロック２Ｕと下部スイッチブロック２Ｄでは、スイッチセルの合計数は３６個と図９の場合と同じであるが、Ｘ方向の配置数が１２個、Ｙ方向の配置数が３個となっている。
その理由は、スイッチセルはＹ方向のサイズがＸ方向に比べて大きいこと、ゲート電極の長手方向を図８と図９でＹ方向に揃える必要があることに対応して、同じサイズを有するスイッチブロック内に収容するスイッチ配置領域の縦横比を、図８と図９で入れ替わっているスイッチブロックの縦と横のサイズに適合させるためである。
【００５１】
図９の場合、分岐線２１Ｂと２１ＶＢの全てに対し、電圧線セグメント２１と仮想電圧線セグメント２１Ｖの各々が交差している。このため、電圧線セグメント２１は、下層の全ての分岐線２１Ｂと２１ＶＢにコンタクトを介して接続することができ、また、仮想電圧線セグメント２１Ｖは、下層の全ての分岐線２１Ｂと２１ＶＢにコンタクトを介して接続することができる。
これに対し、図８の場合、電圧線セグメント２１と仮想電圧線セグメント２１Ｖは、コンタクトをとるべき下層配線（分岐線２１Ｂと２１ＶＢ）全てに交差していはいない。よって、図８に示すように、上部スイッチブロック２Ｕおよび下部スイッチブロック２Ｄにおいては、電圧線セグメント２１から分岐線２１Ｂまでのアクセス経路に、電圧線セグメント２１および分岐線２１Ｂと直交するアクセス分岐線２１Ｂａを設ける必要がある。アクセス分岐線２１Ｂａは、電圧線セグメント２１より下層で、分岐線２１Ｂより上層の配線層から形成される。よって、電圧線セグメント２１の分岐線がアクセス分岐線２１Ｂａであり、さらに、アクセス分岐線２１Ｂａから分岐線２１Ｂが分岐する２段階分岐構造が採用されている。
同様に、仮想電圧線セグメント２１Ｖから、これと直交するアクセス分岐線２１ＶＢａが分岐し、さらにアクセス分岐線２１ＶＢａから、これと直交する分岐線２１ＶＢが分岐することによって、２段階分岐構造が採用されている。
【００５２】
第１スイッチ制御線３５＿１が制御する数個のスイッチトランジスタＳＷＴの総ゲート幅（長手方向のトータルの長さ）が、図８と図９では同じに設定されている。同様に、第２スイッチ制御線３５＿２が制御する残りの数個のスイッチトランジスタＳＷＴについても、その総ゲート幅が図８と図９では同じに設定されている。
【００５３】
スイッチブロック２Ｕ,２Ｄ,２Ｒ,２Ｌの各々は、スイッチ配置領域の回路ブロック１と反対の側（外側）に、第１スイッチ制御線３５＿１の途中に設けられているバッファ回路ＢＵＦ１と、第２スイッチ制御線３５＿２の途中に設けられているバッファ回路ＢＵＦ２とを備える。
バッファ回路ＢＵＦ１,ＢＵＦ２は、不図示の実ＶＤＤ線と電圧線セグメント２１に接続されることにより、伝送途中で減衰した制御信号を電源電圧ＶＤＤ振幅のパルス信号に波形整形する役目がある。このため、破線により示すバッファ回路の配置領域はスイッチ配置領域より外側に設けられている。
【００５４】
バッファ回路ＢＵＦ１,ＢＵＦ２の各出力からは、スイッチ制御のための配線がそれぞれスイッチ配置領域に延び、対応するスイッチトランジスタ群のゲートに接続されている。
なお、この配線、ならびに、第１スイッチ制御線３５＿１および第２スイッチ制御線３５＿２は、図８および図９ではラインで示しているが、実際には、電圧線セグメント２１等と同様な幅を有する配線層で形成されている。
第１スイッチ制御線３５＿１および第２スイッチ制御線３５＿２は、それぞれ、スイッチブロック内において、対応するバッファ回路ＢＵＦ１,ＢＵＦ２の入力側に設けられ、制御信号が入力される「第１制御線セグメント」と、出力側に設けられ、波形整形された制御信号が出力される「第２制御線セグメント」を有して構成されている。
【００５５】
＜配線構造＞
図１０に、多層配線構造における各階層の配線層の使用例を示す。ここでは、多層配線構造において、下層から順に積層された第１階層の配線層（第１配線層（１Ｍ））〜第７階層の配線層（第７配線層（７Ｍ））を利用して、各配線を形成している。
【００５６】
具体的には、電源遮断対象の回路ブロック１内のインバータセル１３（図２）等の標準セル１５間を第１配線層（１Ｍ）〜第４配線層（４Ｍ）から形成している。また、ある標準セル１５から外部へ引き出す信号線も、第１配線層（１Ｍ）〜第４配線層（４Ｍ）で形成している。
【００５７】
環状レール線３のカラム方向の配線３Ｃを、第５配線層（５Ｍ）から形成している。環状レール線３のロウ方向の配線３Ｒを、カラム方向の配線３Ｃの両端に接続された１階層上の第６配線層（６Ｍ）により形成している。
同様に、仮想環状レール線３Ｖのカラム方向の配線３ＶＣを、第５配線層（５Ｍ）から形成している。仮想環状レール線３Ｖのロウ方向の配線３ＶＲを、カラム方向の配線３ＶＣの両端に接続された１階層上の第６配線層（６Ｍ）により形成している。
【００５８】
一方、内部電圧線１１のロウ方向の配線１１Ｒは、第５配線層（５Ｍ）により形成された仮想環状レール線３Ｖのカラム方向の配線３ＶＣに接続するために、それより１階層上の第６配線層（６Ｍ）により形成している。さらに、６Ｍにより形成された当該内部電圧線１１のロウ方向の配線１１Ｒは、それよりさらに１階層上の第７配線層（７Ｍ）により形成された、内部電圧線１１のカラム方向の配線１１Ｃと、交差箇所で接続されている。
なお、実ＶＳＳ配線５も第７配線層（７Ｍ）により形成されている。
【００５９】
このように、カラム方向の配線を、ロウ方向の１階層下の配線から形成し、そのルールを適用しながら配線間接続を上手に達成している。
【００６０】
以上の説明では、スイッチセルのパターンについては任意であり言及しなかったが、次に、望ましい具体例として、２軸対称パターンを有するスイッチセルについて説明する。
図１１に、１つのスイッチセルの概略的なレイアウト図を示す。なお、図１１は、パターンの寸法等が実際のものと等しい訳ではなく、パターンの大まかな配置と接続関係を模式的に示すに過ぎない。
【００６１】
図１１に示すスイッチセル２０Ｎは、１つのＮＭＯＳトランジスタをスタンダードセル化したものであり、セル中心を通るＸ軸とＹ軸それぞれに対し、軸対称な配置となっている。以下、この対称性を「２軸対称」という。
【００６２】
図１１に図解するスイッチセル２０Ｎの全領域がＰウェルの一部となっている。
Ｘ軸に沿ってセル中心を通るゲート電極の連結部２１Ｃが形成されている。連結部２１Ｃのセル中心からの長さは、Ｙ軸を境に同じ（対称）である。つまり、連結部２１Ｃは２軸対称のパターンを有する。
連結部２１Ｃから、その幅方向の一方側に同じ長さの４本のゲート電極２１Ａが延び、他方側に同じ長さの４本のゲート電極２１Ｂが延びている。４本のゲート電極２１Ａは、Ｘ軸方向において等間隔に配置され、４本のゲート電極２１Ｂは、同様にＸ軸方向において等間隔に配置され、全て同じ長さと太さを有するためＹ軸対称となっている。ゲート電極２１Ａと２１Ｂは、連結部２１Ｃからの分岐箇所が同じであるため、Ｘ軸対称となっている。連結部２１Ｃ、ゲート電極２１Ａと２１Ｂは、同じ導電材料を加工して一体として形成されている。
【００６３】
Ｘ軸から等距離で、同じサイズの２つのＮ型活性領域２２Ａと２２Ｂが、Ｐウェルに形成されている。Ｎ型活性領域２２Ａは４本の４ゲート電極２１Ａに交差する位置に形成され、Ｎ型活性領域２２Ｂは４本のゲート電極２１Ｂに交差する位置に形成されている。Ｎ型活性領域２２Ａと２２Ｂは、ゲート電極２１Ａと２１Ｂを形成後に、これらのゲート電極をマスクとしてＮ型不純物を選択的にＰウェルに導入することにより形成される。
Ｎ型活性領域２２Ａと２２Ｂは、それぞれ、ゲート電極部分で分断され、交互にソース（Ｓ）とドレイン（Ｄ）として機能する５つの領域から構成されている。
これにより、Ｎ型活性領域２２Ａの分離部分をチャネルとする第１単位トランジスタ（ＴＲ１）と、Ｎ型活性領域２２Ｂの分離部分をチャネルとする第２単位トランジスタ（ＴＲ２）の、２軸対称性を有する基本構造が形成されている。
【００６４】
第１単位トランジスタ（ＴＲ１）の配置領域において、第２配線層（２Ｍ）から形成されている電圧セル線２３Ａが、４本のゲート電極２１Ａと直交して配置されている。同様に、第２単位トランジスタ（ＴＲ２）の配置領域において、第２配線層（２Ｍ）から形成されている電圧セル線２３Ｂが、４本のゲート電極２１Ｂと直交して配置されている。
２本の電圧セル線２３Ａと２３Ｂは、それぞれ、より上層の仮想電圧線セグメント２１Ｖ（図７参照）によって、回路ブロック１内の内部電圧線１１（図２参照）と、電気的に接続されるセル内部線である。つまり、図７との対応関係で言うと、図１１の２本の電圧セル線２３Ａと２３Ｂが、図７の１本の分岐線２１ＶＢに対応する。
【００６５】
Ｎ型活性領域２２Ａと２２Ｂの夫々において、２つのドレイン（Ｄ）の各々に対し１ｓｔコンタクト（１Ｃ）を介して接続する、２つのドレイン線２８が設けられている。Ｎ型活性領域２２Ａと２２Ｂで２つずつ、合計４つのドレイン線２８は、第１配線層（１Ｍ）により形成されている。
Ｎ型活性領域２２Ａ上の２つのドレイン線２８に、２ｎｄコンタクト（２Ｃ）を介して電圧セル線２３Ａが接続されている。同様に、Ｎ型活性領域２２Ｂ上の２つのドレイン線２８に、２ｎｄコンタクト（２Ｃ）を介して電圧セル線２３Ｂが接続されている。
２本の電圧セル線２３Ａと２３Ｂは、互いに平行で、かつ、Ｘ軸から等距離に配置されている。
【００６６】
４本のゲート電極２１Ａの先端側に、電圧セル線２３Ａと平行な電源セル線２４Ａが配置されている。同様に、４本のゲート電極２１Ｂの先端側に、電圧セル線２３Ｂと平行な電源セル線２４Ｂが配置されている。
２本の電源セル線２４Ａと２４Ｂは、それぞれ、より上層の実ＶＤＤ線（図７の電圧線セグメント２１）と、電気的に接続されるセル内部線である。つまり、このため、２本の電源セル線２４Ａと２４Ｂは、図７との対応関係で言うと、図１１の２本の電源セル線２４Ａと２４Ｂが、図７の１本の分岐線２１Ｂに対応する。
【００６７】
２本の電源セル線２４Ａと２４Ｂは、それぞれ、不図示のＰ型活性領域等と同時形成される配線領域２４ｄと、第１配線層（１Ｍ）から形成されている第１裏打配線２４ｍ１と、第２配線層（２Ｍ）から形成されている第２裏打配線２４ｍ２とを含んで構成されている。
２本の電源セル線２４Ａと２４Ｂの夫々において、配線領域２４ｄと第１裏打配線２４ｍ１は１ｓｔコンタクト（１Ｃ）により等間隔で短絡され、第１裏打配線２４ｍ１と第２裏打配線２４ｍ２は２ｎｄコンタクト（２Ｃ）により等間隔で短絡されている。
電源セル線２４Ａを構成する第１裏打配線２４ｍ１は、Ｎ型活性領域２２Ａの２つのソース（Ｓ）側に延びる、２本のソース線２４Ｓと一体に形成されている。同様に、電源セル線２４Ｂを構成する第１裏打配線２４ｍ１は、Ｎ型活性領域２２Ｂの２つのソース（Ｓ）側に延びる、２本のソース線２４Ｓと一体に形成されている。
そして、各ソース（Ｓ）が、ソース線２４Ｓと１ｓｔコンタクト（１Ｃ）を介して接続されている。
【００６８】
ここで、最初に説明したゲート電極の連結部２１Ｃは省略可能で、４つのコンタクトパッド部で代替可能である。
何れの場合でも、全体として、Ｙ軸と平行なゲート電極２１Ａと２１Ｂからなる４本のゲート電極が、それより上層の配線層で短絡されている。このゲート電極を短絡するセル内部配線を「制御セル線」と称する。
本例の制御セル線２５は、第１配線層（１Ｍ）からなる第１制御セル線２６と、第２配線層（２Ｍ）からなる第２制御セル線２７を重ねて形成されている。連結部２１Ｃ（または４つのコンタクトパッド部）と第１制御セル線２６が１ｓｔコンタクト（１Ｃ）により接続され、第１制御セル線２６と第２制御セル線２７が２ｎｄコンタクト（２Ｃ）により接続されている。
制御セル線２５が、その幅方向と長さ方向の中心をセル中心に一致させて、Ｘ軸に沿って配置されている。
よって、制御セル線２５は、２本の電圧セル線２３Ａと２３Ｂ、２本の電源セル線２４Ａと２４Ｂの夫々に対し並行配置されている。
【００６９】
図１２に、ＰＭＯＳトランジスタのスイッチセル２０Ｐを示す。
図１２に図解するスイッチセル２０Ｐが、図１１のスイッチセル２０Ｎと異なる点は、全体がＮウェルに形成され、Ｎウェルに形成されている第１単位トランジスタ（ＴＲ１）と第２単位トランジスタ（ＴＲ２）の活性領域が、Ｐ型のＮ型活性領域２２ＡＰと２２ＢＰであることである。その他の構成は、図５と同じであるため、同一符号を付して、説明を省略する。
【００７０】
図１３（Ａ）と図１３（Ｂ）に、図１２のＮＭＯＳトランジスタ構成のスイッチセル２０Ｎを利用する、上部スイッチブロック２Ｕと下部スイッチブロック２Ｄの構成図を示す。また、図１４（Ａ）と図１４（Ｂ）に、同様にスイッチセル２０Ｎを利用する、左側スイッチブロック２Ｌと右側スイッチブロック２Ｒの構成図を示す。
図１３および図１４を、図８および図９と比較すると、図８および図９の分岐線２１Ｂに対応する電源セル線２４ＡＢが、分岐線２１Ｂの２倍の密度で形成され、図８および図９の分岐線２１Ｂに対応する電圧セル線２３Ａと２３Ｂが、分岐線２１ＶＢの２倍の密度で形成されていることが分かる。ここで電源セル線２４ＡＢは、図１１における電源セル線２４Ａと、Ｙ方向に隣接する他のセルの電源セル線２４Ｂと共有させたものである。
他の構成は共通するため、ここでの説明を省略する。
【００７１】
図１３および図１４では図示を省略しているが、第１および第２スイッチ制御線３５＿１,３５＿２の各々に対し、所定の数で、所定の位置のスイッチセル２０Ｎを接続するためにも、多層配線構造が利用される。配線層を多層化すれば、スイッチ制御線のブロック中心に対する対称配置も可能であるが、このためだけに配線構造を複雑化して製造コストを上げるのは望ましくない。また、本例ではバッファ回路ＢＵＦ１,ＢＵＦ２を配置する必要から、スイッチブロックの中心に対し、第１および第２スイッチ制御線３５＿１,３５＿２を非対称配置せざるを得ない。
【００７２】
つぎに、このようにスイッチ制御線をブロック中心に対称配置できない場合における、スイッチセルの配線対称構造の利点を述べる。
【００７３】
第１の利点として、スイッチブロックの設計が容易であることを説明する。
本実施形態で好ましいスイッチの配置配線方法（スイッチブロック設計手法）は、スイッチセル２０Ｎのレイアウト対称性を利用し、以下の手順をとる。
第１ステップ：トランジスタを配置し、内部電圧線１１とそれぞれが電気的に接続される２本の電圧セル線２３Ａ,２３Ｂと、電源電圧ＶＤＤ（スイッチセル２０Ｐの場合）または基準電圧ＶＳＳ（スイッチセル２０Ｎの場合）が印加される第２電源線に対しそれぞれが電気的に接続される２本の電源セル線２４Ａ,２４Ｂ（または、２本の共有された電源セル線２４ＡＢ）と、スイッチ制御線２９Ａ〜２９Ｃに対し電気的に接続される制御セル線２５との各々を、セル中心を通るＸ軸およびＹ軸それぞれに対して軸対称に配置し、かつ、トランジスタに対し接続することにより、スイッチセル２０Ｎあるいは２０Ｐ（またはその両方）を形成する。
第２ステップ：形成されたスイッチセル２０Ｎあるいは２０Ｐ（またはその両方）を行列状に配置し、複数のスイッチ制御線２９Ａ〜２９Ｃの各々に対し、所定のスイッチセル２０Ｎあるいは２０Ｐ（またはその両方）を接続してスイッチブロック２０を形成する。
第３ステップ：スイッチブロック２の作成済みデータを、Ｘ軸またはＹ軸と平行なラインを軸としてミラー反転し、または、セル中心を軸として１８０度回転（１８０度反転）することにより、反転スイッチブロックを形成する。
第４ステップ：配置されたスイッチブロックおよび反転スイッチブロック間で複数のスイッチ制御線２９Ａ〜２９Ｃおよび第２電源線を接続し、電圧セル線２３Ａ,２３Ｂを回路ブロック１の内部電圧線１１と接続する。
【００７４】
重複するが、より具体的に説明すると、制御セル線２５、電圧セル線２３Ａと２３Ｂ、および、電源セル線２４Ａと２４Ｂ（または、２つの電源セル線２４ＡＢ）が、Ｘ軸とＹ軸のそれぞれに対して対称である。このため、スイッチセル２０ＮをＸ軸またはＹ軸に沿ったラインを反転軸としてミラー反転し、あるいは、セル中心を軸として１８０度回転しても、上記５本のセル線の位置関係は元のままである。
とくにトランジスタまで２軸対称配置されている図５の場合は、あるスイッチブロック２を、例えば図４のようにスイッチ制御線まで設計した段階で、ブロックごとミラー反転または１８０度回転しても、行列状のスイッチセル群において、図１１に示す、各スイッチセル２０Ｎの基本パターンに何ら変化はない。変化があるのは、ブロック内で対称配置されていない、第３配線層（３Ｍ）以上の配線層により形成された、スイッチ制御線２９Ａ〜２９Ｃとその接続線である。
【００７５】
回路ブロック１から第１および第２スイッチ制御線３５＿１,３５＿２の各々の距離が同じであると、ブロック間配線が容易である。また、トランジスタのゲートの向き（長手方向）は、特性を揃えるため集積回路内で同じとする制約があることが多い。このような場合、回路ブロック１の４辺に配置するスイッチブロックは、辺ごとに異なるパターンとなる。
しかしながら、図１１に示すような、５本のセル線、即ち電圧セル線２３Ａと２３Ｂ、電源セル線２４Ａと２４Ｂ、および、制御セル線２５が２軸対称性を有するスイッチセルを用いると、前述した第１〜第５ステップの手順を有する方法によって、簡単にスイッチブロックの設計が可能になる。
【００７６】
この５本のセル線の関係が、ミラー反転または１８０度回転の前後で変化せず、それより上層の配線が変化することを利用すると、第１および第２ステップで、回路ブロック１の対向する２辺のうち、一方の辺側に配置すべき１つのスイッチブロック２を設計後に、設計後のスイッチブロック２のデータを、上記２辺と平行なラインを軸としてミラー反転する、あるいは、１８０度回転することにより、他の辺側に配置すべきもう片方のスイッチブロック２のデータを、容易に作成できる（第３ステップ）。
同様にして、他の２辺においても、その１つの辺側に配置すべきスイッチブロック２を第１および第２ステップで設計後に、設計後のデータをミラー反転または１８０度回転することにより（第３ステップ）、他の１つの辺側に配置すべきスイッチブロック２のデータを容易に作成できる。
このようにして作成された４種類のスイッチブロック（２Ｕ,２Ｄ,２Ｌ,２Ｒ）は、それらのスイッチ制御線２９Ａ〜２９Ｃそれぞれの、回路ブロック１までの距離が、４種類のスイッチブロックで同じであるため、第４ステップにおけるスイッチ制御線のブロック間接続が容易である。また、このことは、スイッチブロック間接続すべき他の配線についても言える。
【００７７】
次に、第２の利点として、スイッチセルの設計自体が容易であることを説明する。
５本のセル線の対称性に加え、図１１や図１２のように、トランジスタのパターンまで２軸対称であると、Ｘ軸とＹ軸で区画される第１〜第４象限のパターン（以下、４分割パターンという）は、その１つの４分割パターンを設計し、後は、設計後のパターンデータをコピーし、ミラー反転、あるいは、ミラー反転と１８０度回転を組み合わせながらペーストするだけで、残りの３つの４分割パターンが形成され、スイッチセルの設計が完結する。
よって、スイッチセルの設計が非常に容易である。また、４分割パターンを最初に設計する段階で、最大限のゲート幅が確保できるように高密度設計すると、無駄がないスイッチセルの設計ができる。
【００７８】
本実施形態によれば、以下の利益が得られる。
電源遮断対象の回路ブロック１の周囲に複数配置されるスイッチブロックが、電源電圧または基準電圧が印加される環状レール線の一部となる電圧線セグメントとスイッチを備える。このため、当該電圧線セグメントとスイッチ間の位置関係が固定された状態でスイッチブロックを移動、挿入、削除するだけで、あたかも、環状線レールに沿ってスイッチセグメントを自由に移動し、新たに挿入し、あるいは削除することが容易に行える。
【００７９】
特に、図１５に示すように、電源遮断対象の回路ブロック１の４辺の各辺からみた、当該回路ブロック１への電源電圧または基準電圧を供給する配線（本実施形態の説明においては、具体的には実ＶＳＳ配線５および環状レール線３）の配線のインピーダンスが小さいほどスイッチブロック数を増やすように、複数のスイッチブロックが配置されている。
図１５では、太い矢印で示す側のインピーダンスが、細い矢印で示す側より低い。つまり、太い矢印の側には図１に示す入出力セル４０が配置されているため、外部からの基準電圧が０[Ｖ]にほぼ近い値をとる。これに対し、細い矢印で示す側には常時動作する他の回路ブロック（例えば通電回路ブロック３２）が配置されているため、実ＶＤＤ線の電位が、時間平均をとると０[Ｖ]より高い状態となる。
【００８０】
このような場合、スイッチブロックを基準電圧が０[Ｖ]に固定されている側で多く配置すると、同じスイッチオンの時間内に、より効率的に内部電圧線１１の放電が進む。これとは逆に、基準電圧が０[Ｖ]より高い側にスイッチを多く配置すると、同じ放電効果を得るにはスイッチブロック数を多くしなければならないため、無駄が多い。
【００８１】
本実施形態では、このような効果的なスイッチブロックの配置が容易に行えるという効果がある。
具体的には、設計の後半での消費電力確定時での対応ができ、従来よりも使用するスイッチブロック数を削減できる。スイッチブロック数を減らして、スイッチトランジスタの総ゲート幅を削減すると、リーク電流が、その分減り、電力削減効果がある。また、入出力セル４０側は動作している回路ブロックが存在しないため、放電による電源ノイズの影響が小さく、他の回路ブロックへの動作スピードへの悪影響を抑えることができる。
また、電源電圧や基準電圧が印加される環状線を、スイッチと重ねて配置できるため、面積削減効果も大きい。
【００８２】
また、２軸対称パターンを有するスイッチセルを用いた場合に、前述した第１の利点（スイッチブロックの設計が容易）と第２の利点（スイッチセルの設計自体が容易）が得られる。
【符号の説明】
【００８３】
１…電源遮断対象の回路ブロック、２…スイッチブロック、２Ｕ…上部スイッチブロック、２Ｄ…下部スイッチブロック、２Ｌ…左側スイッチブロック、２Ｒ…右側スイッチブロック、３…環状レール線、３Ｖ…仮想環状レール線、５…実ＶＳＳ配線、１１…内部電圧線、２１…電圧線セグメント、２１Ａ,２１Ｂ…ゲート電極、２１Ｃ…連結部、２１Ｖ…仮想電圧線セグメント、２２Ａ,２２Ｂ…Ｎ型活性領域、２２ＡＰ,２２ＢＰ…、Ｐ型活性領域、２３Ａ,２３Ｂ…電圧セル線、２４Ａ,２４Ｂ…電源セル線、２４Ｓ…ソース線、２５…制御セル線、２８…ドレイン線、３４…制御回路、３５…制御線、３５＿１…第１スイッチ制御線、３５＿２…第２スイッチ制御線、ＢＵＦ１,ＢＵＦ２…バッファ回路、ＳＷＴ…スイッチトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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