(57)【特許請求の範囲】
【請求項１】
第１の島状半導体層と、
前記第１の島状半導体層の上部に形成された第１の第１導電型高濃度半導体層と、
前記第１の島状半導体層の下部に形成された第２の第１導電型高濃度半導体層と、
前記第１の第１導電型高濃度半導体層と前記第２の第１導電型高濃度半導体層との間に形成された第１の第２導電型半導体層と、
前記第１の第２導電型半導体層の周囲に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の周囲に形成された少なくとも金属からなる第１のゲート電極と、
で構成された第１のドライバトランジスタと、
第２の島状半導体層と、
前記第２の島状半導体層の上部に形成された第３の第１導電型高濃度半導体層と、
前記第２の島状半導体層の下部に形成された第４の第１導電型高濃度半導体層と、
前記第３の第１導電型高濃度半導体層と前記第４の第１導電型高濃度半導体層との間に形成された第２の第２導電型半導体層と、
前記第２の第２導電型半導体層の周囲に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の周囲に形成された少なくとも金属からなる第２のゲート電極と、
で構成された第１の選択トランジスタと、
第３の島状半導体層と、
前記第３の島状半導体層の上部に形成された第３の第２導電型高濃度半導体層と、
前記第３の島状半導体層の下部に形成された第４の第２導電型高濃度半導体層と、
前記第３の第２導電型高濃度半導体層と前記第４の第２導電型高濃度半導体層との間に形成された第５の第１導電型半導体層と、
前記第５の第１導電型半導体層の周囲に形成された第３のゲート絶縁膜と、
前記第３のゲート絶縁膜の周囲に形成された少なくとも金属からなる第３のゲート電極と、
で構成された第１のロードトランジスタと、
前記第２のゲート電極に接続される第１のゲート配線と、
を含む６トランジスタＳＲＡＭセルであって、
前記第１の島状半導体層の周囲長は、前記第２の島状半導体層の周囲長の二倍未満であることを特徴とし、
前記第２のゲート電極に印加される電圧は、
前記第３の第１導電型高濃度半導体層に印加される電圧より低いことを特徴とし、
さらに、
第４の島状半導体層と、
前記第４の島状半導体層の上部に形成された第６の第１導電型高濃度半導体層と、
前記第４の島状半導体層の下部に形成された第７の第１導電型高濃度半導体層と、
前記第６の第１導電型高濃度半導体層と前記第７の第１導電型高濃度半導体層との間に形成された第５の第２導電型半導体層と、
前記第５の第２導電型半導体層の周囲に形成された第４のゲート絶縁膜と、
前記第４のゲート絶縁膜の周囲に形成された少なくとも金属からなる第４のゲート電極と、
で構成された第１のパストランジスタをさらに有し、
前記第７の第１導電型高濃度半導体層と前記第１のゲート配線とが配線により接続され、第６の第１導電型高濃度半導体層に電源電圧が印加され、
前記第７の第１導電型高濃度半導体層に前記電源電圧より低い電圧が出力されることを特徴とする半導体装置。
【請求項２】
前記第４のゲート電極に印加される電圧は、前記電源電圧であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１の島状半導体層と、
前記第１の島状半導体層の上部に形成された第１の第１導電型高濃度半導体層と、
前記第１の島状半導体層の下部に形成された第２の第１導電型高濃度半導体層と、
前記第１の第１導電型高濃度半導体層と前記第２の第１導電型高濃度半導体層との間に形成された第１の第２導電型半導体層と、
前記第１の第２導電型半導体層の周囲に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の周囲に形成された少なくとも金属からなる第１のゲート電極と、
で構成された第１のドライバトランジスタと、
第２の島状半導体層と、
前記第２の島状半導体層の上部に形成された第３の第１導電型高濃度半導体層と、
前記第２の島状半導体層の下部に形成された第４の第１導電型高濃度半導体層と、
前記第３の第１導電型高濃度半導体層と前記第４の第１導電型高濃度半導体層との間に形成された第２の第２導電型半導体層と、
前記第２の第２導電型半導体層の周囲に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の周囲に形成された少なくとも金属からなる第２のゲート電極と、
で構成された第１の選択トランジスタと、
第３の島状半導体層と、
前記第３の島状半導体層の上部に形成された第３の第２導電型高濃度半導体層と、
前記第３の島状半導体層の下部に形成された第４の第２導電型高濃度半導体層と、
前記第３の第２導電型高濃度半導体層と前記第４の第２導電型高濃度半導体層との間に形成された第５の第１導電型半導体層と、
前記第５の第１導電型半導体層の周囲に形成された第３のゲート絶縁膜と、
前記第３のゲート絶縁膜の周囲に形成された少なくとも金属からなる第３のゲート電極と、
で構成された第１のロードトランジスタと、
前記第２のゲート電極に接続される第１のゲート配線と、
を含む６トランジスタＳＲＡＭセルであって、
前記第１の島状半導体層の周囲長は、前記第２の島状半導体層の周囲長の二倍未満であることを特徴とし、
前記第２のゲート電極に印加される電圧は、
前記第３の第１導電型高濃度半導体層に印加される電圧より低いことを特徴とし、
さらに、
第４の島状半導体層と、
前記第４の島状半導体層の上部に形成された第６の第１導電型高濃度半導体層と、
前記第４の島状半導体層の下部に形成された第７の第１導電型高濃度半導体層と、
前記第６の第１導電型高濃度半導体層と前記第７の第１導電型高濃度半導体層との間に形成された第５の第２導電型半導体層と、
前記第５の第２導電型半導体層の周囲に形成された第４のゲート絶縁膜と、
前記第４のゲート絶縁膜の周囲に形成された少なくとも金属からなる第４のゲート電極と、
で構成された第１のパストランジスタをさらに有し、
前記第６の第１導電型高濃度半導体層と前記第１のゲート配線とが配線により接続され、第７の第１導電型高濃度半導体層に電源電圧が印加され、
前記第６の第１導電型高濃度半導体層に前記電源電圧より低い電圧が出力されることを特徴とする半導体装置。
【請求項４】
前記第４のゲート電極に印加される電圧は、前記電源電圧であることを特徴とする請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関するものである。
【背景技術】
【０００２】
半導体集積回路、なかでもＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているMOSトランジスタはナノ領域まで微細化が進んでいる。デジタル回路の基本回路は、インバータ回路であるが、このインバータ回路を構成するMOSトランジスタの微細化が進むと、リーク電流の抑制が困難であり、ホットキャリア効果による信頼性の低下が生じ、また必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。この様な問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造のＳｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）が提案された（例えば、特許文献１、特許文献２、特許文献３）。【０００３】
スタティック型メモリセルにおいて、ドライバトランジスタの電流駆動力を、アクセストランジスタの電流駆動力の二倍とすることにより、動作安定性を確保することが知られている（非特許文献１）。【０００４】
上記ＳＧＴでスタティック型メモリセルを構成しようとすると、動作安定性を確保するためにドライバトランジスタの電流駆動力を、アクセストランジスタの電流駆動力の二倍とすることを実現しようとすると、ゲート幅を２倍にしなければならないため、ドライバトランジスタを２本使用することとなる。すなわち、メモリセル面積の増大となってしまう。もしくは、ゲート幅を二倍にするために、シリコン柱の直径を二倍、もしくは四辺形とし長辺を二倍にしなければならないため、ドライバトランジスタの占有面積の増大となり、これもまたメモリセル面積の増大となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平２−７１５５６
【特許文献２】特開平２−１８８９６６
【特許文献３】特開平３−１４５７６１
【非特許文献】
【０００６】
【非特許文献１】H. Kawasaki, M. Khater, M. Guillorn, N. Fuller, J. Chang, S. Kanakasabapathy, L. Chang, R. Muralidhar, K. Babich, Q. Yang, J. Ott, D. Klaus, E. Kratschmer, E. Sikorski, R. Miller, R. Viswanathan, Y. Zhang, J. Silverman, Q. Ouyang, A. Yagishita, M. Takayanagi, W. Haensch, and K. Ishimaru, “Demonstration of Highly Scaled FinFET SRAM Cells with High- κ /Metal Gate and Investigation of Characteristic Variability for the 32 nm node and beyond”, IEDM, pp.237-240, 2008.
【発明の概要】
【発明が解決しようとする課題】
【０００７】
そこで、ＳＧＴを用いた高集積で動作安定性を確保したスタティック型メモリセルを提供することを課題とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の一局面にかかるスタティック型メモリセルは６トランジスタＳＲＡＭセルからなり、６トランジスタＳＲＡＭセルは、第１のドライバトランジスタと、第１のロードトランジスタと、第１の選択トランジスタと、第１のゲート配線と、を含み、
第１のドライバトランジスタは、
第１の島状半導体層と、
前記第１の島状半導体層の上部に形成された第１の第１導電型高濃度半導体層と、
前記第１の島状半導体層の下部に形成された第２の第１導電型高濃度半導体層と、
前記第１の第１導電型高濃度半導体層と前記第２の第１導電型高濃度半導体層との間に形成された第１の第２導電型半導体層と、
前記第１の第２導電型半導体層の周囲に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の周囲に形成された少なくとも金属からなる第１のゲート電極と、
で構成され、
第１の選択トランジスタは、
第２の島状半導体層と、
前記第２の島状半導体層の上部に形成された第３の第１導電型高濃度半導体層と、
前記第２の島状半導体層の下部に形成された第４の第１導電型高濃度半導体層と、
前記第３の第１導電型高濃度半導体層と前記第４の第１導電型高濃度半導体層との間に形成された第２の第２導電型半導体層と、
前記第２の第２導電型半導体層の周囲に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の周囲に形成された少なくとも金属からなる第２のゲート電極と、
で構成され、
第１のロードトランジスタは、
第３の島状半導体層と、
前記第３の島状半導体層の上部に形成された第３の第２導電型高濃度半導体層と、
前記第３の島状半導体層の下部に形成された第４の第２導電型高濃度半導体層と、
前記第３の第２導電型高濃度半導体層と前記第４の第２導電型高濃度半導体層との間に形成された第５の第１導電型半導体層と、
前記第５の第１導電型半導体層の周囲に形成された第３のゲート絶縁膜と、
前記第３のゲート絶縁膜の周囲に形成された少なくとも金属からなる第３のゲート電極と、
で構成され、
第１のゲート配線は、前記第２のゲート電極に接続され、
前記第１の島状半導体層の周囲長は、前記第２の島状半導体層の周囲長の二倍未満であることを特徴とし、
前記第２のゲート電極に印加される電圧は、前記第３の第１導電型高濃度半導体層に印加される電圧より低いことを特徴とする。
【０００９】
また、前記スタティック型メモリセルは、第１のパストランジスタと、をさらに有し、
前記第１のパストランジスタは、
第４の島状半導体層と、
前記第４の島状半導体層の上部に形成された第６の第１導電型高濃度半導体層と、
前記第４の島状半導体層の下部に形成された第７の第１導電型高濃度半導体層と、
前記第６の第１導電型高濃度半導体層と前記第７の第１導電型高濃度半導体層との間に形成された第５の第２導電型半導体層と、
前記第５の第２導電型半導体層の周囲に形成された第４のゲート絶縁膜と、
前記第４のゲート絶縁膜の周囲に形成された少なくとも金属からなる第４のゲート電極と、
で構成され、
前記第７の第１導電型高濃度半導体層と前記第１のゲート配線とが配線により接続され、
第６の第１導電型高濃度半導体層に電源電圧が印加され、また、前記第７の第１導電型高濃度半導体層に前記電源電圧より低い電圧が出力される。
【００１０】
また、前記スタティック型メモリセルは、第１のパストランジスタと、をさらに有し、
前記第１のパストランジスタは、
第４の島状半導体層と、
前記第４の島状半導体層の上部に形成された第６の第１導電型高濃度半導体層と、
前記第４の島状半導体層の下部に形成された第７の第１導電型高濃度半導体層と、
前記第６の第１導電型高濃度半導体層と前記第７の第１導電型高濃度半導体層との間に形成された第５の第２導電型半導体層と、
前記第５の第２導電型半導体層の周囲に形成された第４のゲート絶縁膜と、
前記第４のゲート絶縁膜の周囲に形成された少なくとも金属からなる第４のゲート電極と、
で構成され、
前記第６の第１導電型高濃度半導体層と前記第１のゲート配線とが配線により接続され、
第７の第１導電型高濃度半導体層に電源電圧が印加され、また、前記第６の第１導電型高濃度半導体層に前記電源電圧より低い電圧が出力される。
【００１１】
また、前記スタティック型メモリセルは、前記第４のゲート電極に印加される電圧は、前記電源電圧であることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、ドライバトランジスタのゲート幅が、選択トランジスタのゲート幅の二倍未満のとき、選択トランジスタのゲートに印加する電圧を下げることにより、選択トランジスタの電流駆動力を下げ、高集積で動作安定性を確保したスタティック型メモリセルを提供することができる。また、第１のゲート配線と電源線との間にＳＧＴのパストランジスタを加えることにより、第１のゲート配線に印加する電圧を、ＳＧＴのしきい値電圧分の電圧を降下させることができる。従って、降圧回路のための面積を減少させ、ＳＧＴの占有面積のみで降圧回路を実現できる。すなわち、高集積で動作安定性を確保したスタティック型メモリセルを提供することができる。
【００１３】
ＳＧＴはボディがゲートにより完全に囲われているため原理的にバックバイアス効果によりしきい値電圧が増加することはない。すなわち常に一定のしきい値電圧とすることができ、ＳＧＴをパストランジスタとして用いると、動作安定性を確保したスタティック型メモリセルを提供することができる。
一方、バルクＭＯＳＦＥＴ、ＳＯＩ  ＭＯＳＦＥＴ、Ｄｏｕｂｌｅ  Ｇａｔｅ  ＭＯＳＦＥＴ、Ｔｒｉ  ｇａｔｅ  ＭＯＳＦＥＴは、ボディがゲートにより完全に囲われていないため、原理的にバックバイアス効果によりしきい値電圧が増加する。すなわち、バルクＭＯＳＦＥＴ、ＳＯＩ  ＭＯＳＦＥＴ、Ｄｏｕｂｌｅ  Ｇａｔｅ  ＭＯＳＦＥＴ、Ｔｒｉ  ｇａｔｅ  ＭＯＳＦＥＴを本発明のパストランジスタに使用したときには、ソース電圧によりしきい値電圧が変化するため、動作安定性を損なう。
【図面の簡単な説明】
【００１４】
【図１】図１は、本発明に係るスタティック型メモリセルの鳥瞰図である。
【図２】図２は、本発明に係るスタティック型メモリセルの、図１におけるＸ１−Ｘ１’断面図である。
【図３】図３は、本発明に係るスタティック型メモリセルの、図１におけるＸ２−Ｘ２’断面図である。
【図４】図４は、本発明に係るスタティック型メモリセルの回路図である。
【図５】図５は、本発明に係るスタティック型メモリセルの回路図である。
【図６】図６は、本発明に係るパストランジスタの回路図である。
【図７】図７は、本発明に係るスタティック型メモリセルとパストランジスタの回路図である。
【図８】図８は、本発明に係るパストランジスタの回路図である。
【図９】図９は、本発明に係る選択トランジスタとパストランジスタの鳥瞰図である。
【図１０】図１０は、本発明に係るパストランジスタの、図９におけるｚ断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態を図面を参照しながら説明する。なお、本発明は、以下に示す実施の形態によって限定されるものではない。
【００１６】
図１に本発明に係るスタティック型メモリセルの鳥瞰図を示し、
図２に本発明に係るスタティック型メモリセルの、図１におけるＸ１−Ｘ１’断面図を示し、
図３に本発明に係るスタティック型メモリセルの、図１におけるＸ２−Ｘ２’断面図を示す。
本発明に係るスタティック型メモリセルは、第１の島状シリコン層１０７と、
前記第１の島状シリコン層１０７の上部に形成された第１のｎ＋シリコン層１１９と、
前記第１の島状シリコン層１０７の下部に形成された第２のｎ＋シリコン層１３５と、
前記第１のｎ＋シリコン層１１９と前記第２のｎ＋シリコン層１３５との間に形成された第１のｐシリコン層１６０と、
前記第１のｐシリコン層１６０の周囲に形成された第１のゲート絶縁膜１１３と、
前記第１のゲート絶縁膜１１３の周囲に形成された少なくとも金属からなる第１のゲート電極１２５と、
で構成された第１のドライバトランジスタ１０１を含む。
【００１７】
本発明に係るスタティック型メモリセルは、第２の島状シリコン層１０９と、
前記第２の島状シリコン層１０９の上部に形成された第３のｎ＋シリコン層１２１と、
前記第２の島状シリコン層１０９の下部に形成された第４のｎ＋シリコン層１３７と、
前記第３のｎ＋シリコン層１２１と前記第４のｎ＋シリコン層１３７との間に形成された第２のｐシリコン層１６２と、
前記第２のｐシリコン層１６２の周囲に形成された第２のゲート絶縁膜１１５と、
前記第２のゲート絶縁膜１１５の周囲に形成された少なくとも金属からなる第２のゲート電極１２７と、
で構成された第１の選択トランジスタ１０３を含む。
【００１８】
本発明に係るスタティック型メモリセルは、第３の島状シリコン層１０８と、
前記第３の島状シリコン層１０８の上部に形成された第３のｐ＋シリコン層１２０と、
前記第３の島状シリコン層１０８の下部に形成された第４のｐ＋シリコン層１３６と、
前記第３のｐ＋シリコン層１２０と前記第４のｐ＋シリコン層１３６との間に形成された第５のｎシリコン層１６１と、
前記第５のｎシリコン層１６１の周囲に形成された第３のゲート絶縁膜１１４と、
前記第３のゲート絶縁膜１１４の周囲に形成された少なくとも金属からなる第３のゲート電極１２６と、
で構成された第１のロードトランジスタ１０２と、
前記第２のゲート電極１２７に接続される第１のゲート配線１３２とを含む。
ゲート電極に使用される電極は、仕事関数によりトランジスタのしきい値電圧を決めるのであるから、少なくとも金属もしくは金属化合物がよい。
【００１９】
加えて、本発明に係るスタティック型メモリセルは、第１のゲート電極１２５と第３のゲート電極１２６とに接続されるゲート配線１３１と、
第２のｎ＋シリコン層１３５と第４のｎ＋シリコン層１３７と第４のｐ＋シリコン層１３６とを接続する配線１４１を持つ。
配線１４１は、シリコンもしくは金属とシリコンの化合物が好ましい。
【００２０】
また、本発明に係るスタティック型メモリセルは、
島状シリコン層１１２と、
前記島状シリコン層１１２の上部に形成されたｎ＋シリコン層１２４と、
前記島状シリコン層１１２の下部に形成されたｎ＋シリコン層１４０と、
前記ｎ＋シリコン層１２４と前記ｎ＋シリコン層１４０との間に形成されたｐシリコン層１６５と、
前記ｐシリコン層１６５の周囲に形成されたゲート絶縁膜１１８と、
前記ゲート絶縁膜１１８の周囲に形成された少なくとも金属からなるゲート電極１３０と、
で構成されたドライバトランジスタ１０６を含む。
【００２１】
本発明に係るスタティック型メモリセルは、島状シリコン層１１０と、
前記島状シリコン層１１０の上部に形成されたｎ＋シリコン層１２２と、
前記島状シリコン層１１０の下部に形成されたｎ＋シリコン層１３８と、
前記ｎ＋シリコン層１２２と前記ｎ＋シリコン層１３８との間に形成されたｐシリコン層１６３と、
前記ｐシリコン層１６３の周囲に形成されたゲート絶縁膜１１６と、
前記ゲート絶縁膜１１６の周囲に形成された少なくとも金属からなるゲート電極１２８と、
で構成された選択トランジスタ１０４を含む。
【００２２】
本発明に係るスタティック型メモリセルは、島状シリコン層１１１と、
前記島状シリコン層１１１の上部に形成されたｐ＋シリコン層１２３と、
前記島状シリコン層１１１の下部に形成されたｐ＋シリコン層１３９と、
前記ｐ＋シリコン層１２３と前記ｐ＋シリコン層１３９との間に形成されたｎシリコン層１６４と、
前記ｎシリコン層１６４の周囲に形成されたゲート絶縁膜１１７と、
前記ゲート絶縁膜１１７の周囲に形成された少なくとも金属からなるゲート電極１２９と、
で構成されたロードトランジスタ１０５と、
前記ゲート電極１２８に接続されるゲート配線１３３とを含む。
ゲート電極に使用される電極は、仕事関数によりトランジスタのしきい値電圧を決めるのであるから、少なくとも金属もしくは金属化合物がよい。
【００２３】
加えて、本発明に係るスタティック型メモリセルは、ゲート電極１２９とゲート電極１３０とに接続されるゲート配線１３４と、
ｎ＋シリコン層１４０とｎ＋シリコン層１３８とｐ＋シリコン層１３９とを接続する配線１４２を持つ。
配線１４２は、シリコンもしくは金属とシリコンの化合物が好ましい。
このとき、
前記第１の島状シリコン層１０７の周囲長Ｗ１は、前記第２の島状シリコン層１０９の周囲長Ｗ２の二倍未満であることを特徴とし、
前記第２のゲート電極１２７に印加される電圧は、
前記第３のｎ＋シリコン層１２１に印加される電圧より低い。
【００２４】
前記第１の島状シリコン層１０７の周囲長Ｗ１は、前記第２の島状シリコン層１０９の周囲長Ｗ２の二倍未満とすることにより、第１のドライバトランジスタ１０１の占有面積の増大を抑制し、メモリセル面積の増大を抑制する。二倍未満と記載したが、特にＷ１＝Ｗ２が望ましい。このとき、第１のドライバトランジスタ１０１の占有面積は第１の選択トランジスタ１０３の占有面積と同じとなり、高集積化を行うことができるからである。
また、第１の選択トランジスタ１０３の第２のゲート電極１２７に、第１の選択トランジスタ１０３の第３のｎ＋シリコン層１２１に印加される電圧より低い電圧を印加することで、第１の選択トランジスタ１０３の電流駆動力を下げ、高集積で動作安定性を確保したスタティック型メモリセルを提供することができる。
【００２５】
図４に、本発明に係るスタティック型メモリセルの回路図を示す。
ゲート配線１３１と配線１４２とが配線もしくはコンタクト１４３により接続され、
ゲート配線１３４と配線１４１とが配線もしくはコンタクト１４４により接続され、
第１のｎ＋シリコン層１１９にＧＮＤ線１４５が接続され、
第３のｐ＋シリコン層１２０に電源線１４６が接続され、
第３のｎ＋シリコン層１２１にビット線１４７が接続され、
ｎ＋シリコン層１２４にＧＮＤ線１４９が接続され、
ｐ＋シリコン層１２３に電源線１４６が接続され、
ｎ＋シリコン層１２２にビット線１４８が接続される。
【００２６】
図５に、本発明に係るスタティック型メモリセルの回路図を示す。
図４に本発明のデータ読み出し時の印加電圧を記載したものである。第１のゲート配線１３２、第２のゲート電極１２７にＶＤＤ−Ｂの電圧が印加される。ＶＤＤは電源電圧である。Ｂは正の数である。ビットラインには電源電圧ＶＤＤが印加される。従って、選択トランジスタの第２のゲート電極１２７に、第１の選択トランジスタ１０３の第３のｎ＋シリコン層１２１に印加される電圧より低い電圧を印加することで、第１の選択トランジスタ１０３の電流駆動力を下げ、高集積で動作安定性を確保したスタティック型メモリセルを提供することができる。
【００２７】
このとき、ＶＤＤ−Ｂの電圧を作成するのに降圧回路を必要とする。もし降圧回路の面積が大きいと、かえって高集積ではなくなる可能性がある。従って、最小の面積で降圧を行うことができる回路構成が必要となる。図６は、本発明に係るパストランジスタの回路図である。パストランジスタは、ドレインに電源電圧ＶＤＤ、ゲートに電源電圧ＶＤＤを入力すると、ソースから電源電圧ＶＤＤからしきい値電圧（Ｖｔｈ０＋Ａ）を引いた値を出力する。ただし、Ｖｔｈ０は、ソースが０Ｖのときのしきい値電圧であり、Ａはバックバイアス効果により増加したしきい値電圧の増加分である。
【００２８】
このパストランジスタを本発明に係るスタティック型メモリセルに加える。図７は、本発明に係るスタティック型メモリセルとパストランジスタの回路図である。このパストランジスタは、スタティック型メモリセル毎に必要ではなく、ワード線の端にあればよく、スタティック型メモリセルアレイの端にあればよい。すなわち、ワード線一本あたり少なくとも一つあればいいので、降圧回路のための面積を減少させることができる。
【００２９】
パストランジスタは、ドレインに電源電圧ＶＤＤ、ゲートに電源電圧ＶＤＤを入力すると、ソースから電源電圧ＶＤＤからしきい値電圧（Ｖｔｈ０＋Ａ）を引いた値を出力する。ただし、Ｖｔｈ０は、ソースが０Ｖのときのしきい値電圧であり、Ａはバックバイアス効果により増加したしきい値電圧の増加分である。従って、バックバイアス効果により増加したしきい値電圧の増加分Ａは、バックバイアスにより変化する。
【００３０】
図８は、本発明に係るパストランジスタの回路図である。
バルクＭＯＳＦＥＴ、ＳＯＩ  ＭＯＳＦＥＴ、Ｄｏｕｂｌｅ  Ｇａｔｅ  ＭＯＳＦＥＴ、Ｔｒｉ  ｇａｔｅ  ＭＯＳＦＥＴは、ボディがゲートにより完全に囲われていないため、原理的にバックバイアス効果によりしきい値電圧が増加する。バックバイアス効果により増加したしきい値電圧の増加分Ａは正の数となる。すなわち、バルクＭＯＳＦＥＴ、ＳＯＩ  ＭＯＳＦＥＴ、Ｄｏｕｂｌｅ  Ｇａｔｅ  ＭＯＳＦＥＴ、Ｔｒｉ  ｇａｔｅ  ＭＯＳＦＥＴを本発明のパストランジスタに使用したときには、ソース電圧によりしきい値電圧が変化するため、動作安定性を損なう。
一方、ＳＧＴは、ボディがゲートにより完全に囲われているため原理的にバックバイアス効果によりしきい値電圧が増加することはない。バックバイアス効果により増加したしきい値電圧の増加分Ａは０となる。すなわち常に一定のしきい値電圧とすることができ、ＳＧＴをパストランジスタとして用いると、動作安定性を確保したスタティック型メモリセルを提供することができる。
【００３１】
そこで、ＳＧＴをパストランジスタとして使用する。
図９は、本発明に係る選択トランジスタとパストランジスタの鳥瞰図である。
図１０は、本発明に係るパストランジスタの、図９におけるｚ断面図である。
本発明に係るスタティック型メモリセルは、第４の島状シリコン層１５４と、
前記第４の島状シリコン層１５４の上部に形成された第６のｎ＋シリコン層１５３と、
前記第４の島状シリコン層１５４の下部に形成された第７のｎ＋シリコン層１５２と、
前記第６のｎ＋シリコン層１５３と前記第７のｎ＋シリコン層１５２との間に形成された第５のｐシリコン層１６６と、
前記第５のｐシリコン層１６６の周囲に形成された第４のゲート絶縁膜１５５と、
前記第４のゲート絶縁膜１５５の周囲に形成された少なくとも金属からなる第４のゲート電極１５１と、
で構成された第１のパストランジスタ１５０と、をさらに有し、
前記第７のｎ＋シリコン層１５２と前記第１のゲート配線１３２とが配線１５６、コンタクト１５７、配線１５９、コンタクト１５８を介して接続され、
第６のｎ＋シリコン層１５３に電源電圧が印加される。
【００３２】
このＳＧＴパストランジスタは、スタティック型メモリセル毎に必要ではなく、ワード線の端にあればよく、スタティック型メモリセルアレイの端にあればよい。すなわち、ワード線一本あたり少なくとも一つあればいいので、降圧回路のための面積を減少させることができる。
また、ＳＧＴは、ボディがゲートにより完全に囲われているため原理的にバックバイアス効果によりしきい値電圧が増加することはない。バックバイアス効果により増加したしきい値電圧の増加分Ａは０となる。すなわち常に一定のしきい値電圧とすることができ、ＳＧＴをパストランジスタとして用いると、動作安定性を確保したスタティック型メモリセルを提供することができる。
【００３３】
また、前記第６のｎ＋シリコン層１５３と前記第１のゲート配線１３２とを配線により接続し、
第７のｎ＋シリコン層１５２に電源電圧を印加してもよい。
このＳＧＴパストランジスタのゲート電極に使用される電極は、仕事関数によりトランジスタのしきい値電圧を決めるのであるから、少なくとも金属もしくは金属化合物がよい。
また、ＳＧＴパストランジスタの電流駆動力が足りない場合は、ＳＧＴパストランジスタは複数あってもよい。
【００３４】
なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、上述の実施形態によって本発明の技術的範囲が限定されるものではない。また、上記において、ｐ型（ｐ＋型を含む）とｎ型（ｎ＋型を含む）をそれぞれ逆の導電型にしたものも本発明の技術的範囲に含まれることは、当業者には自明である。
【符号の説明】
【００３５】
１０１．ドライバトランジスタ
１０２．ロードトランジスタ
１０３．選択トランジスタ
１０４．選択トランジスタ
１０５．ロードトランジスタ
１０６．ドライバトランジスタ
１０７．島状シリコン層
１０８．島状シリコン層
１０９．島状シリコン層
１１０．島状シリコン層
１１１．島状シリコン層
１１２．島状シリコン層
１１３．ゲート絶縁膜
１１４．ゲート絶縁膜
１１５．ゲート絶縁膜
１１６．ゲート絶縁膜
１１７．ゲート絶縁膜
１１８．ゲート絶縁膜
１１９．ｎ＋シリコン層
１２０．ｐ＋シリコン層
１２１．ｎ＋シリコン層
１２２．ｎ＋シリコン層
１２３．ｐ＋シリコン層
１２４．ｎ＋シリコン層
１２５．ゲート電極
１２６．ゲート電極
１２７．ゲート電極
１２８．ゲート電極
１２９．ゲート電極
１３０．ゲート電極
１３１．ゲート配線
１３２．ゲート配線
１３３．ゲート配線
１３４．ゲート配線
１３５．ｎ＋シリコン層
１３６．ｐ＋シリコン層
１３７．ｎ＋シリコン層
１３８．ｎ＋シリコン層
１３９．ｐ＋シリコン層
１４０．ｎ＋シリコン層
１４１．配線
１４２．配線
１４３．配線もしくはコンタクト
１４４．配線もしくはコンタクト
１４５．ＧＮＤ線
１４６．電源線
１４７．ビット線
１４８．ビット線
１４９．ＧＮＤ線
１５０．パストランジスタ
１５１．ゲート電極
１５２．ｎ＋シリコン層
１５３．ｎ＋シリコン層
１５４．島状シリコン層
１５５．ゲート絶縁膜
１５６．配線
１５７．コンタクト
１５８．コンタクト
１５９．配線
１６０．ｐシリコン層
１６１．ｎシリコン層
１６２．ｐシリコン層
１６３．ｐシリコン層
１６４．ｎシリコン層
１６５．ｐシリコン層
１６６．ｐシリコン層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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