(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体層にトレンチを形成する工程と、
前記半導体層上に、酸化膜材料を堆積させて、酸化膜材料堆積層を形成する工程と、
前記酸化膜材料堆積層をエッチバックして、前記トレンチの底面の周縁部上に前記酸化膜材料堆積層を部分的に残す工程と、
前記トレンチの底面および側面を含む前記半導体層の表面ならびに前記トレンチの底面の周縁部上に残された前記酸化膜材料堆積層を酸化させて、前記トレンチの底面の周縁部上において相対的に大きい厚さを有する厚膜部と、当該周縁部に囲まれる中央部上において相対的に小さい厚さを有する薄膜部とを含む酸化膜を形成する工程と、
前記酸化膜上に前記トレンチを埋め尽くすように、ゲート電極を形成する工程と、
前記半導体層の表面から第２導電型の不純物を導入して、前記第２導電型のボディ領域を形成する工程と、
前記半導体層の表面から前記トレンチの周囲に前記第１導電型の不純物を導入して、前記ボディ領域に接する前記第１導電型のソース領域を形成する工程と、
前記酸化膜における前記トレンチ外の部分を除去して、前記トレンチの底面および側面上に、前記厚膜部および前記薄膜部を含むゲート絶縁膜を形成する工程とを含む、半導体装置の製造方法。
【請求項２】
前記酸化膜を形成する工程において、前記酸化膜は、前記トレンチの側面上に一様な厚さで形成される、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記酸化膜を形成する工程において、前記酸化膜は、前記厚膜部の厚さが、前記トレンチの側面上における部分の厚さよりも大きくなるように形成される、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記酸化膜を形成する工程において、前記酸化膜は、前記トレンチの側面上に前記ソース領域と接する部分の厚さが前記ボディ領域と接する部分の厚さよりも大きくなるように形成される、請求項１に記載の半導体装置の製造方法。
【請求項５】
前記酸化膜を形成する工程において、前記酸化膜は、前記厚膜部の厚さが、前記ボディ領域と接する部分の厚さよりも大きくなるように形成される、請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート型ＶＤＭＯＳＦＥＴを有する半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＶＤＭＯＳＦＥＴ（Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor）の微細化に有効な構造として、トレンチゲート構造が一般に知られている。
図５は、従来のトレンチゲート型ＶＤＭＯＳＦＥＴを有する半導体装置の模式的な断面図である。
【０００３】
半導体装置１００は、Ｎ＋型基板１０１を備えている。Ｎ＋型基板１０１上には、Ｎ−型エピタキシャル層１０２が積層されている。Ｎ−型エピタキシャル層１０２の基層部は、Ｎ−型領域１０３とされ、Ｎ−型エピタキシャル層１０２の表層部には、Ｐ型ボディ領域１０４がＮ−型領域１０３と上下に隣接して形成されている。
Ｎ−型エピタキシャル層１０２には、トレンチ１０５がその表面から掘り下がって形成されている。トレンチ１０５は、Ｐ型ボディ領域１０４を貫通し、その最深部がＮ−型領域１０３に達している。トレンチ１０５内には、ＳｉＯ２（酸化シリコン）からなるゲート絶縁膜１０６を介して、Ｎ型不純物が高濃度にドープされたポリシリコンからなるゲート電極１０７が埋設されている。
【０００４】
また、Ｐ型ボディ領域１０４の表層部には、トレンチ１０５に沿って、Ｎ＋型ソース領域１０８が形成されている。Ｎ＋型ソース領域１０８には、平面視でその中央部に、Ｐ＋型コンタクト領域１０９がＮ＋型ソース領域１０８を貫通して形成されている。
Ｎ−型エピタキシャル層１０２上には、層間絶縁膜１１０が積層されている。層間絶縁膜１１０上には、ソース配線１１１が形成されている。ソース配線１１１は、接地されている。そして、ソース配線１１１は、層間絶縁膜１１０に形成されたコンタクト孔１１２を介して、Ｎ＋型ソース領域１０８およびＰ＋型コンタクト領域１０９にコンタクト（電気接続）されている。また、ゲート電極１０７には、層間絶縁膜１１０に形成されたコンタクト孔（図示せず）を介して、ゲート配線１１３が電気的に接続されている。
【０００５】
Ｎ＋型基板１０１の裏面には、ドレイン電極１１４が形成されている。
ドレイン電極１１４に適当な大きさの正電圧を印加しつつ、ゲート電極１０７の電位を制御することにより、Ｐ型ボディ領域１０４におけるゲート絶縁膜１０６との界面近傍にチャネルが形成され、Ｎ＋型ソース領域１０８とドレイン電極１１４との間に電流が流れる。これにより、ＶＤＭＯＳＦＥＴのスイッチング動作が達成される。
【特許文献１】特開平１１−２７４４８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ＶＤＭＯＳＦＥＴのスイッチング性能を表わす指標として、たとえば、オン抵抗Ｒｏｎとゲート電荷量Ｑｇとの積Ｒｏｎ・Ｑｇが用いられる。
オン抵抗Ｒｏｎは、ソース−ドレイン間の抵抗である。図５に示す半導体装置１００では、オン抵抗Ｒｏｎは、Ｎ＋型ソース領域１０８とＮ＋型基板１０１との間（ソース配線１１１とドレイン電極１１４との間）の抵抗である。
【０００７】
ゲート電荷量Ｑｇは、ゲート−ドレイン間容量Ｃｇｄと、ゲート−ソース間容量Ｃｇｓとの合成容量に蓄積される電荷量である。図５に示す半導体装置１００では、ゲート−ドレイン間容量Ｃｇｄは、ゲート絶縁膜１０６におけるゲート電極１０７とトレンチ１０５の底面との間に挟まれる部分の容量と、Ｎ−型領域１０３とＰ型ボディ領域１０４との界面から広がる空乏層１１５が有する容量との合成容量である。図５に示す半導体装置１００では、ゲート−ソース間容量Ｃｇｓは、ゲート電極１０７とＮ＋型ソース１０８との間に挟まれる部分におけるゲート絶縁膜１０６の容量である。
【０００８】
オン抵抗Ｒｏｎとゲート電荷量Ｑｇとの積Ｒｏｎ・Ｑｇが小さいほど、より高速なスイッチング動作を達成することができる。ところが、図６に示されるように、ＲｏｎとＱｇとは、一方を低減すると、他方が増大する、いわゆるトレードオフの関係にある。そのため、Ｒｏｎ・Ｑｇを小さくするには、ＲｏｎおよびＱｇの一方を低減するとともに、他方の増大を防止する必要がある。
【０００９】
そこで、本発明の目的は、オン抵抗Ｒｏｎの増大を生じることなく、ゲート電荷量Ｑｇを低減することができる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１０】
前記目的を達成するための請求項１記載の発明は、第１導電型の半導体層にトレンチを形成する工程と、前記半導体層上に、酸化膜材料を堆積させて、酸化膜材料堆積層を形成する工程と、前記酸化膜材料堆積層をエッチバックして、前記トレンチの底面の周縁部上に前記酸化膜材料堆積層を部分的に残す工程と、前記トレンチの底面および側面を含む前記半導体層の表面ならびに前記トレンチの底面の周縁部上に残された前記酸化膜材料堆積層を酸化させて、前記トレンチの底面の周縁部上において相対的に大きい厚さを有する厚膜部と、当該周縁部に囲まれる中央部上において相対的に小さい厚さを有する薄膜部とを含む酸化膜を形成する工程と、前記酸化膜上に前記トレンチを埋め尽くすように、ゲート電極を形成する工程と、前記半導体層の表面から第２導電型の不純物を導入して、前記第２導電型のボディ領域を形成する工程と、前記半導体層の表面から前記トレンチの周囲に前記第１導電型の不純物を導入して、前記ボディ領域に接する前記第１導電型のソース領域を形成する工程と、前記酸化膜における前記トレンチ外の部分を除去して、前記トレンチの底面および側面上に、前記厚膜部および前記薄膜部を含むゲート絶縁膜を形成する工程とを含む、半導体装置の製造方法である。
この方法では、トレンチの底面の周縁部上に酸化膜材料堆積層が部分的に残される。この残された酸化膜材料堆積層は、トレンチの底面および側面を含む半導体層の表面と同時に酸化される。この酸化によって、残された酸化膜材料堆積層は、相対的に大きい厚さを有する厚膜部となる。一方、トレンチの底面が酸化されることにより形成された部分は、相対的に小さい厚さを有する薄膜部となる。そして、厚膜部および薄膜部は、それぞれゲート絶縁膜の厚膜部および薄膜部となる。
このように、ゲート絶縁膜の厚膜部と薄膜部とを同時に形成することができる。したがって、複雑な工程を経ることなく、厚膜部および薄膜部を備えるゲート絶縁膜を容易に形成することができる。
請求項１に記載の製造方法により、半導体層と、前記半導体層の基層部に形成された第１導電型の第１導電型領域と、前記半導体層に形成され、前記第１導電型領域に接する第２導電型のボディ領域と、前記半導体層に形成され、前記ボディ領域を貫通し、最深部が前記第１導電型領域に達するトレンチと、前記半導体層の表層部における前記トレンチの周囲に形成され、前記ボディ領域に接する前記第１導電型のソース領域と、前記トレンチの底面および側面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記トレンチに埋設されたゲート電極とを含み、前記ゲート絶縁膜は、前記トレンチの底面の周縁部上において、相対的に大きい厚さ（前記トレンチの深さ方向における厚さ）を有する厚膜部と、当該周縁部に囲まれる中央部上に、相対的に小さい厚さを有する薄膜部とを備えている、半導体装置を得ることができる。
【００１１】
この構成によれば、半導体層の基層部には、第１導電型領域が形成されている。また、半導体層には、第２導電型のボディ領域が第１導電型領域に接して形成されている。さらに、半導体層には、ゲート絶縁膜を介してゲート電極が埋設されるトレンチが形成されている。トレンチは、ボディ領域を貫通し、その最深部が第１導電型領域に達している。半導体層の表層部には、第１導電型のソース領域がトレンチの周囲に形成されている。そして、ゲート絶縁膜は、トレンチの底面の周縁部上に、相対的に大きい厚さを有する厚膜部と、当該周縁部に囲まれる中央部上に、相対的に小さい厚さを有する薄膜部とを備えている。
【００１２】
トレンチゲート型のトランジスタでは、ボディ領域におけるゲート絶縁膜との界面の近傍の領域（チャネル形成領域）にチャネルが形成される。
たとえば、ゲート絶縁膜の厚さを一様に大きくすることにより、ゲート電極とトレンチの底面との間の間隔を大きくし、それらの間の容量の低減を図ることが考えられる。しかし、ゲート絶縁膜におけるチャネル形成領域に対向する部分厚さが大きくなると、ゲート閾値電圧を増大させてしまうだけでなく、電流能力を低下させてしまうので、チャネル抵抗が増大する。その結果、オン抵抗Ｒｏｎが増大する。
【００１３】
これに対し、ゲート絶縁膜がトレンチの底面上に厚膜部を有する構成では、トレンチの側面上におけるゲート絶縁膜の厚さをゲート閾値電圧およびチャネル抵抗を考慮した適当な厚さとしながら、厚膜部を挟んで対向するゲート電極とトレンチの底面との間の間隔を大きくすることができる。これにより、ゲート閾値電圧およびオン抵抗Ｒｏｎを増大させることなく、ゲート電極とトレンチの底面（第１導電型領域）との間の容量を低減することができる。よって、オン抵抗Ｒｏｎを増大させることなく、ゲート−ドレイン間容量Ｃｇｄを低減することができ、ひいてはゲート電荷量Ｑｇを低減することができる。その結果、トランジスタのスイッチング動作の高速化を達成することができる。
【００１５】
ゲート絶縁膜がトレンチの底面の周縁部上で厚く形成されることにより、その周縁部において、ゲート電極とトレンチの底面との間の間隔を大きくすることができ、それらの間の容量を低減することができる。また、薄膜部の上面が第１導電型領域とボディ領域との界面と同じ位置またはそれより低い位置となるように薄膜部の厚さが設定されることにより、ゲート電極をチャネル形成領域の全長（全チャネル長）にわたって対向させることができる。その結果、トランジスタの良好な動作を確保することができる。
【００１６】
よって、ゲート−ドレイン間容量Ｃｇｄを低減することができながら、トランジスタの良好な動作を確保することができる。
【００１８】
請求項２に記載のように、前記酸化膜を形成する工程において、前記酸化膜は、前記トレンチの側面上に一様な厚さで形成されてもよい。
【００１９】
この場合、請求項３に記載のように、前記酸化膜を形成する工程において、前記酸化膜は、前記厚膜部の厚さが、前記トレンチの側面上における部分の厚さよりも大きくなるように形成されることが好ましい。
請求項３に記載の製造方法によれば、トレンチの側面上におけるゲート絶縁膜の厚さよりも大きい厚さを有する厚膜部が形成される。トレンチの側面上におけるゲート絶縁膜の厚さを相対的に小さくすることにより、オン抵抗Ｒｏｎを小さくすることができ、その一方で、厚膜部の厚さを相対的に大きくすることにより、ゲート−ドレイン間容量Ｃｇｄを低減することができる。
【００２０】
また、請求項４に記載のように、前記酸化膜を形成する工程において、前記酸化膜は、前記トレンチの側面上に前記ソース領域と接する部分の厚さが前記ボディ領域と接する部分の厚さよりも大きくなるように形成されていてもよい。
請求項４に記載の製造方法によれば、トレンチの側面上において、ソース領域と接する部分の厚さがボディ領域と接する部分の厚さよりも大きいゲート絶縁膜が形成される。ゲート絶縁膜のボディ領域と接する部分の厚さをゲート閾値電圧およびチャネル抵抗を考慮した適当な膜厚としながら、ゲート絶縁膜のソース領域と接する部分の厚さを大きくすることにより、ゲート電極とソース領域との間の容量、つまりゲート−ソース間容量Ｃｇｓを低減することができる。よって、オン抵抗Ｒｏｎを増大させることなく、ゲート−ソース間容量Ｃｇｓを低減することができ、ひいてはゲート電荷量Ｑｇをさらに低減することができる。その結果、トランジスタのスイッチング動作のさらなる高速化を達成することができる。
【００２１】
また、ゲート絶縁膜のソース領域と接する部分の厚さが大きいことにより、ゲート電極とソース領域との間の間隔を大きく確保することいができる。その結果、ゲート−ソース間耐圧の向上を図ることができる。
この場合、請求項５に記載のように、前記酸化膜を形成する工程において、前記酸化膜は、前記厚膜部の厚さが、前記ボディ領域と接する部分の厚さよりも大きくなるように形成されることが好ましい。
請求項５に記載の製造方法によれば、ボディ領域と接する部分の厚さが相対的に小さいゲート絶縁膜が形成される。
【００２２】
ゲート絶縁膜におけるボディ領域と接する部分の厚さを相対的に小さくすることにより、オン抵抗Ｒｏｎを小さくすることができ、その一方で、厚膜部の厚さを相対的に大きくすることにより、ゲート−ドレイン間容量Ｃｇｄを低減することができる。
【発明を実施するための最良の形態】
【００２３】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１の実施形態に係る半導体装置の模式的な断面図である。  半導体装置１は、トレンチゲート型ＶＤＭＯＳＦＥＴを有するユニットセルがマトリクス状に配置されたアレイ構造を有している。
半導体装置１の基体をなすＮ＋型基板２上には、Ｎ＋型基板２よりもＮ型不純物が低濃度（たとえば、１０１５／ｃｍ３）にドーピングされたシリコンからなるＮ−型のエピタキシャル層３が積層されている。エピタキシャル層３の基層部は、エピタキシャル成長後のままの状態で、第１導電型領域としてのＮ−型領域４とされている。また、エピタキシャル層３には、Ｎ−型領域４上に、Ｐ型のボディ領域５がＮ−型領域４に接して形成されている。
【００２４】
エピタキシャル層３には、トレンチ６がその表面から掘り下がって形成されている。トレンチ６は、ボディ領域５を貫通し、その最深部がＮ−型領域４に達している。また、トレンチ６は、図１における左右方向に一定の間隔を空けて複数形成され、それぞれ図１の紙面と直交する方向（ゲート幅に沿う方向）に延びている。各トレンチ６は、図１における左右方向（ゲート幅と直交する方向）における幅Ｗ１が、たとえば、０．５μｍで形成されている。トレンチ６内には、その内面全域を覆うように、ＳｉＯ２（酸化シリコン）からなるゲート絶縁膜７が形成されている。
【００２５】
ゲート絶縁膜７は、トレンチ６の底面上において、相対的に大きい厚さ（トレンチ６の深さ方向における厚さ）を有する厚膜部７１と、相対的に小さい厚さを得揺する薄膜部７２とを備えている。
厚膜部７１は、トレンチ６の底面の周縁部上に形成されている。厚膜部７１は、トレンチ６の側面に近づくにつれて厚さが大きくなる断面形状に形成されている。厚膜部７１の最大厚さＴｏｘ２（たとえば、１５０ｎｍ）は、トレンチ６の底面とＮ−型領域４の上面（Ｎ−型領域４とボディ領域５との界面）との間隔Ｈ１（たとえば、５０ｎｍ）より大きい。一方、厚膜部７１の最小厚さＴｏｘ１（たとえば、５０ｎｍ）は、その間隔Ｈ１に等しい。また、厚膜部７１は、トレンチ６の底面に、たとえば、０．１μｍの幅Ｗ３で接している。
【００２６】
薄膜部７２は、トレンチ６の底面の中央部上に形成されている。薄膜部７２の上面は、Ｎ−型領域４の上面と同一平面上に位置している。言い換えれば、薄膜部７２の厚さＴｏｘ１は、トレンチ６の底面とＮ−型領域４の上面との間隔Ｈ１に等しい。また、薄膜部７２は、トレンチ６の底面に、たとえば、０．３μｍの幅Ｗ２で接している。
そして、トレンチ６内におけるゲート絶縁膜７の内側を、Ｎ型不純物が高濃度にドーピングされたポリシリコンで埋め尽くすことにより、トレンチ６内にゲート電極８が埋設されている。
【００２７】
また、エピタキシャル層３の表層部には、トレンチ６に対してゲート幅と直交する方向（図１における左右方向）の両側に、Ｎ−型領域４のＮ型不純物濃度よりも高いＮ型不純物濃度（たとえば、１０１９／ｃｍ３）を有するＮ＋型のソース領域９が形成されている。ソース領域９は、トレンチ６に沿ってゲート幅に沿う方向に延び、その底部がボディ領域５に接している。また、ゲート幅と直交する方向におけるソース領域９の中央部には、Ｐ＋型のコンタクト領域１０がソース領域９を貫通して形成されている。
【００２８】
すなわち、トレンチ６およびソース領域９は、ゲート幅と直交する方向に交互に設けられ、それぞれゲート幅に沿う方向に延びている。そして、ソース領域９上に、そのソース領域９に沿って、ゲート幅と直交する方向に隣接するユニットセル間の境界が設定されている。コンタクト領域１０は、ゲート幅と直交する方向に隣接する２つのユニットセル間に跨って少なくとも１つ以上設けられている。また、ゲート幅に沿う方向に隣接するユニットセル間の境界は、各ユニットセルに含まれるゲート電極８が一定のゲート幅を有するように設定されている。
【００２９】
エピタキシャル層３上には、層間絶縁膜１３が積層されている。
層間絶縁膜１３上には、ソース配線１４およびゲート配線１６が形成されている。ソース配線１４は、接地されている。
層間絶縁膜１３には、ソース配線１４とコンタクト領域１０を含むソース領域９とが対向する位置に、コンタクト孔１５が貫通して形成されている。コンタクト孔１５には、ソースプラグ１８が埋設されている。そして、ソース配線１４は、ソースプラグ１８を介して、ソース領域９およびコンタクト領域１０にコンタクト（電気接続）されている。
【００３０】
また、層間絶縁膜１３には、ゲート配線１６とゲート電極８とが対向する位置に、コンタクト孔１１が貫通して形成されている。コンタクト孔１１には、ゲートプラグ１２が埋設されている。そして、ゲート配線１６は、ゲートプラグ１２を介して、ゲート電極８にコンタクト（電気接続）されている。
Ｎ＋型基板２の裏面には、ドレイン電極２７が形成されている。
【００３１】
ドレイン電極２７に適当な大きさの正電圧を印加しつつ、ゲート電極８の電位を制御することにより、ボディ領域５におけるゲート絶縁膜７との界面近傍（チャネル形成領域２９）にチャネルが形成され、ソース領域９とドレイン電極２７との間に電流が流れる。
半導体装置１では、ゲート絶縁膜７の厚さが一様に大きくされるのではなく、ゲート絶縁膜７がトレンチ６の底面の周縁部上で局所的に厚く形成されている。これにより、ゲート絶縁膜７は、トレンチ６の底面の周縁部上に、他の部分よりも厚さが大きい厚膜部７１を備えている。そのため、トレンチ６の側面上におけるゲート絶縁膜７の厚さをゲート閾値電圧およびチャネル抵抗を考慮した適当な厚さとしながら、厚膜部７１を挟んで対向するゲート電極８とトレンチ６の底面との間の間隔を大きくすることができる。したがって、ゲート閾値電圧およびオン抵抗Ｒｏｎを増大させることなく、ゲート絶縁膜７を挟んで対向するゲート電極８とトレンチ６の底面（Ｎ−型領域４）との間の容量Ｃｏｘ１を低減することができる。よって、オン抵抗Ｒｏｎを増大させることなく、ゲート−ドレイン間容量Ｃｇｄを低減することができ、ひいてはゲート電荷量Ｑｇを低減することができる。その結果、ＶＤＭＯＳＦＥＴのスイッチング動作の高速化を達成することができる。
【００３２】
図５に示す半導体装置１００において、トレンチ１０５の幅およびゲート幅をそれぞれトレンチ６の幅Ｗ１およびゲート幅Ｗｇに等しいとする。また、ゲート絶縁膜１０６の厚さをゲート絶縁膜７の薄膜部７２の厚さＴｏｘ１に等しいとする。この場合、半導体装置１００において、ゲート絶縁膜１０６を挟んで対向するゲート電極１０７とトレンチ１０５の底面（Ｎ−型領域１０３）との間の容量Ｃｏｘ２は、
Ｃｏｘ２＝εｏｘ・Ｗ１・Ｗｇ／Ｔｏｘ１
ただし、εｏｘ：ＳｉＯ２の比誘電率
となる。
【００３３】
これに対し、半導体装置１において、厚膜部７１のトレンチ６の深さ方向における厚さをＴｏｘ（ｔ）とすると、ゲート絶縁膜７を挟んで対向するゲート電極８とトレンチ６の底面（Ｎ−型領域４）との間の容量Ｃｏｘ１は、
Ｃｏｘ１＝εｏｘ・Ｗ２・Ｗｇ／Ｔｏｘ１＋２∫０Ｗ３εｏｘ・ｄｔ／Ｔｏｘ（ｔ）
となる。
【００３４】
ここで、∫０Ｗ３εｏｘ・ｄｔ／Ｔｏｘ（ｔ）≒Ｗ３／２Ｔｏｘ１とする。そして、容量Ｃｏｘ１，Ｃｏｘ２を求める前記の各式に、Ｗ１＝０．５μｍ、Ｗ２＝０．３μｍ、Ｗ３＝０．１μｍおよびＴｏｘ１＝５０ｎｍを代入して、Ｃｏｘ１とＣｏｘ２とを比較すると、
Ｃｏｘ１＝０．８Ｃｏｘ２
となる。
【００３５】
よって、半導体装置１の構造における容量Ｃｏｘ１は、半導体装置１００の構造における容量Ｃｏｘ２よりも低減されることが理解される。
また、ゲート絶縁膜７は、トレンチ６の底面の中央部上に薄膜部７２を備え、この薄膜部７２の上面は、Ｎ−型領域４の上面と同一平面上に位置している。そのため、ゲート電極８をチャネル形成領域２９の全長（全チャネル長）にわたって対向させることができる。その結果、ＶＤＭＯＳＦＥＴの良好な動作を確保することができる。
【００３６】
よって、ゲート−ドレイン間容量Ｃｇｄ（を低減することができながら、ＶＤＭＯＳＦＥＴの良好な動作を確保することができる。
図２Ａ〜２Ｎは、図１に示す半導体装置の製造方法を説明するための模式的な断面図である。
まず、図２Ａに示すように、エピタキシャル成長法により、Ｎ＋型基板２上に、エピタキシャル層３が形成される。
【００３７】
次に、図２Ｂに示すように、熱酸化処理により、エピタキシャル層３の表面に、ＳｉＯ２からなる犠牲酸化膜２１が形成される。その後、Ｐ−ＣＶＤ（Plasma Chemical Vapor Deposition：プラズマ化学気相成長）法により、犠牲酸化膜２１上にＳｉＮ（窒化シリコン）層が形成され、このＳｉＮ層がパターニングされることによって、トレンチ６を形成すべき部分と対向する部分に開口を有するハードマスク２２が形成される。そして、ハードマスク２２を利用して、犠牲酸化膜２１およびエピタキシャル層３がエッチングされることにより、トレンチ６が形成される（トレンチを形成する工程）。トレンチ６が形成された後には、犠牲酸化膜２１およびハードマスク２２が除去される。
【００３８】
次に、図２Ｃに示すように、熱酸化処理が行なわれることにより、トレンチ６の内面を含むエピタキシャル層３の表面の全域に、ＳｉＯ２からなる酸化膜２３が形成される。
酸化膜２３が形成された後には、図２Ｄに示すように、ＣＶＤ法により、酸化膜２３上に、Ｎ型不純物が高濃度にドーピングされたポリシリコンの堆積層２４が形成される（酸化膜材料堆積層を形成する工程）。堆積層２４は、トレンチ６を埋め尽くさない厚さに形成される。
【００３９】
そして、図２Ｅに示すように、堆積層２４がエッチバックされる。このエッチバックにより、トレンチ６の底面の周縁部上に、堆積層２４の一部が堆積片３０として残る（酸化膜材料堆積層を部分的に残す工程）。
次いで、図２Ｆに示すように、エッチングにより、酸化膜２３が堆積片３０とトレンチ６の内面とで挟まれる部分を残して除去される。これにより、トレンチ６の底面の中央部および側面が露出する。
【００４０】
次に、図２Ｇに示すように、熱酸化処理により、エピタキシャル層３の表面ならびに堆積片３０が酸化されて、酸化膜３１が形成される。Ｎ型不純物が高濃度にドーピングされたポリシリコンからなる堆積片３０は、Ｓｉからなるエピタキシャル層３に比べて、たとえば、３倍の酸化レートで酸化される。そのため、エピタキシャル層３の表面ならびに堆積片３０を同時に酸化させることにより、トレンチ６の底面の周縁部上には、トレンチ６の深さ方向における厚さが相対的に大きい厚膜部３２が形成され、当該周縁部に囲まれる中央部上には、厚さが相対的に小さい薄膜部３３が形成される。
【００４１】
次いで、ＣＶＤ法により、酸化膜３１上に、Ｎ型不純物が高濃度にドーピングされたポリシリコンの堆積層が形成される。トレンチ６内は、ポリシリコンの堆積層により埋め尽くされる。そして、エッチングによって、ポリシリコンの堆積層のトレンチ６外に存在する部分が除去される。これにより、図２Ｈに示すように、トレンチ６に埋設されたゲート電極８が得られる（ゲート電極を形成する工程）。
【００４２】
その後、酸化膜３１の表面からエピタキシャル層３の内部に向けて、Ｐ型不純物のイオンが注入される。次いで、ドライブイン拡散処理が行われる。このドライブイン拡散処理により、エピタキシャル層３に注入されたＰ型不純物のイオンが拡散し、図２Ｉに示すように、エピタキシャル層３に、ボディ領域５が形成される（ボディ領域を形成する工程）。また、エピタキシャル層３におけるボディ領域５以外の部分は、エピタキシャル成長後のままの状態でＮ−型領域４となる。
【００４３】
ドライブイン拡散処理の後、図２Ｊに示すように、酸化膜３１上に、ソース領域９を形成すべき部分と対向する部分に開口を有するマスク２５が形成される。そして、マスク２５の開口を介して、エピタキシャル層３の表層部に、Ｎ型不純物のイオンが注入される。このイオン注入後、マスク２５は除去される。
さらに、図２Ｋに示すように、酸化膜３１上に、コンタクト領域１０を形成すべき部分と対向する部分に開口を有するマスク２６が形成される。そして、マスク２６の開口を介して、エピタキシャル層３の表層部に、Ｐ型不純物のイオンが注入される。このイオン注入後、マスク２６は除去される。
【００４４】
その後、アニール処理が行われる。このアニール処理により、エピタキシャル層３の表層部に注入されたＮ型不純物およびＰ型不純物のイオンが活性化され、図２Ｌに示すように、エピタキシャル層３の表層部に、ソース領域９およびコンタクト領域１０が形成される（ソース領域を形成する工程）。
以上の工程を経た後、酸化膜３１のトレンチ６外に存在する部分が除去され、トレンチ６の内面上のみに酸化膜３１が残されることにより、ゲート絶縁膜７が得られる。酸化膜３１の厚膜部３２および薄膜部３３は、それぞれゲート絶縁膜７の厚膜部７１および薄膜部７２となる。
【００４５】
その後、ＣＶＤ法により、エピタキシャル層３上にＳｉＯ２が堆積される。次いで、堆積されたＳｉＯ２上に、コンタクト孔１１およびコンタクト孔１５を形成すべき部分と対向する部分に開口を有するマスク２０が形成され、このマスク２０を用いて、ＳｉＯ２がドライエッチングされる。これにより、図２Ｍに示すように、コンタクト孔１１およびコンタクト孔１５を有する層間絶縁膜１３が形成される。
【００４６】
そして、図２Ｎに示すように、ゲートプラグ１２、ゲート配線１６、ソースプラグ１８、ソース配線１４およびドレイン電極２７が形成される。これにより、図１に示す半導体装置１が得られる。
この製造方法では、堆積層２４のエッチバックにより、トレンチ６の底面の周縁部上に、堆積層２４の一部が堆積片３０として残される。堆積片３０は、熱酸化処理により、エピタキシャル層３の表面と同時に酸化される。この酸化によって、堆積片３０は、相対的に大きい厚さを有する厚膜部３２となる。一方、トレンチ６の底面が酸化されることにより形成された部分は、相対的に小さい厚さを有する薄膜部３３となる。そして、厚膜部３２および薄膜部３３は、それぞれゲート絶縁膜７の厚膜部７１および薄膜部７２となる。
【００４７】
このように、ゲート絶縁膜７の厚膜部７１および薄膜部７２を同時に形成することができる。すなわち、複雑な工程を経ることなく、厚膜部７１および薄膜部７２を備えるゲート絶縁膜７を容易に形成することができる。
図３は、本発明の第２の実施形態に係る半導体装置の模式的な断面図である。
図３において、図１に示す各部に相当する部分には、図１の場合と同一の参照符号を付している。また、以下では、図１に示す構造との相違点のみを取り上げて説明し、同一の参照符号を付した各部についての説明を省略する。
【００４８】
図３に示す半導体装置２０１において、ゲート絶縁膜７は、トレンチ６の側面上において、ソース領域９に接する部分２０２の厚さがボディ領域５と接する部分２０３の厚さよりも大きいように形成されている。より具体的には、ゲート絶縁膜７のボディ領域５と接する部分２０３の厚さをゲート閾値電圧およびチャネル抵抗を考慮した適当な膜厚としながら、ゲート絶縁膜７のソース領域９と接する部分の厚さが大きくされている。これにより、オン抵抗Ｒｏｎを増大させることなく、ゲート電極８とソース領域９との間の容量、つまりゲート−ソース間容量Ｃｇｓを低減することができ、ひいてはゲート電荷量Ｑｇをさらに低減することができる。その結果、トランジスタのスイッチング動作のさらなる高速化を達成することができる。
【００４９】
また、ゲート絶縁膜７のソース領域９と接する部分２０２の厚さが大きいことにより、ゲート電極８とソース領域９との間の間隔を大きく確保することができる。その結果、ゲート−ソース間耐圧の向上を図ることができる。
図４Ａ〜４Ｇは、図３に示す半導体装置の製造方法を説明するための模式的な断面図である。
【００５０】
図３に示す半導体装置２０１は、図２Ａ〜２Ｇに示す各工程を経た後、図２Ｈ〜２Ｍに示す各工程に代えて、図４Ａ〜４Ｇに示す各工程が行われることにより得られる。なお、図４Ａ〜４Ｇにおいて、図２Ｉ〜２Ｍに示す各部に相当する部分には、図２Ｉ〜２Ｍの場合と同一の参照符号を付している。
図２Ｇに示す工程の後、ＣＶＤ法により、酸化膜３１上に、Ｎ型不純物が高濃度にドーピングされたポリシリコンの堆積層が形成される。トレンチ６内は、ポリシリコンの堆積層により埋め尽くされる。そして、エッチングによって、ポリシリコンおよび酸化膜３１の堆積層のトレンチ６外に存在する部分が除去される。これにより、図４Ａに示すように、トレンチ６に埋設されたゲート電極８が得られる。
【００５１】
その後、酸化膜３１の表面からエピタキシャル層３の内部に向けて、Ｐ型不純物のイオンが注入される。次いで、ドライブイン拡散処理が行われる。このドライブイン拡散処理により、エピタキシャル層３に注入されたＰ型不純物のイオンが拡散し、エピタキシャル層３に、ボディ領域５が形成される。また、エピタキシャル層３におけるボディ領域５以外の部分は、エピタキシャル成長後のままの状態でＮ−型領域４となる。
【００５２】
ドライブイン拡散処理の後、図４Ｂに示すように、酸化膜３１上に、ソース領域９を形成すべき部分と対向する部分に開口を有するマスク２５が形成される。そして、マスク２５の開口を介して、エピタキシャル層３の表層部に、Ｎ型不純物のイオンが注入される。このイオン注入後、マスク２５は除去される。
さらに、図４Ｃに示すように、酸化膜３１上に、コンタクト領域１０を形成すべき部分と対向する部分に開口を有するマスク２６が形成される。そして、マスク２６の開口を介して、エピタキシャル層３の表層部に、Ｐ型不純物のイオンが注入される。このイオン注入後、マスク２６は除去される。
【００５３】
その後、アニール処理が行われる。このアニール処理により、エピタキシャル層３の表層部に注入されたＮ型不純物およびＰ型不純物のイオンが活性化され、図４Ｄに示すように、エピタキシャル層３の表層部に、ソース領域９およびコンタクト領域１０が形成される。
次いで、エピタキシャル層３の表面にＨＦ（フッ酸）が供給される。このＨＦの作用により、図４Ｅに示すように、酸化膜３１におけるソース領域９と接する部分が除去される。
【００５４】
その後、熱酸化処理により、図４Ｆに示すように、エピタキシャル層３の表面、ゲート電極８の表面およびソース領域９とゲート電極８との間に酸化膜２０４が形成される。Ｎ型不純物が高濃度に注入された部分は、熱酸化処理による酸化膜の成長速度が大きいため、酸化膜２０４は、短時間で酸化膜３１よりも大きな膜厚に成長する。
以上の工程を経た後、図４Ｇに示すように、酸化膜２０４のトレンチ６外に存在する部分が除去され、トレンチ６内のみに酸化膜２０４が残される。この残された酸化膜２０４は、酸化膜３１とともにゲート絶縁膜７を構成し、ゲート絶縁膜７のソース領域９と接する部分２０２となる。次いで、ＣＶＤ法により、エピタキシャル層３上にＳｉＯ２が堆積される。次いで、堆積されたＳｉＯ２上に、コンタクト孔１１およびコンタクト孔１５を形成すべき部分と対向する部分に開口を有するマスク２０が形成され、このマスク２０を用いて、ＳｉＯ２がドライエッチングされる。これにより、コンタクト孔１１およびコンタクト孔１５を有する層間絶縁膜１３が形成される。
【００５５】
そして、ゲートプラグ１２、ゲート配線１６、ソースプラグ１８、ソース配線１４およびドレイン電極２７が形成される。これにより、図３に示す半導体装置２０１が得られる。
なお、半導体装置１，２０１の各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、半導体装置１，２０１において、Ｐ型の部分がＮ型であり、Ｎ型の部分がＰ型であってもよい。
【００５６】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００５７】
【図１】図１は、本発明の第１の実施形態に係る半導体装置の模式的な断面図である。
【図２Ａ】図２Ａは、図１に示す半導体装置の製造方法を説明するための模式的な断面図である。
【図２Ｂ】図２Ｂは、図２Ａの次の工程を示す模式的な断面図である。
【図２Ｃ】図２Ｃは、図２Ｂの次の工程を示す模式的な断面図である。
【図２Ｄ】図２Ｄは、図２Ｃの次の工程を示す模式的な断面図である。
【図２Ｅ】図２Ｅは、図２Ｄの次の工程を示す模式的な断面図である。
【図２Ｆ】図２Ｆは、図２Ｅの次の工程を示す模式的な断面図である。
【図２Ｇ】図２Ｇは、図２Ｆの次の工程を示す模式的な断面図である。
【図２Ｈ】図２Ｈは、図２Ｇの次の工程を示す模式的な断面図である。
【図２Ｉ】図２Ｉは、図２Ｈの次の工程を示す模式的な断面図である。
【図２Ｊ】図２Ｊは、図２Ｉの次の工程を示す模式的な断面図である。
【図２Ｋ】図２Ｋは、図２Ｊの次の工程を示す模式的な断面図である。
【図２Ｌ】図２Ｌは、図２Ｋの次の工程を示す模式的な断面図である。
【図２Ｍ】図２Ｍは、図２Ｌの次の工程を示す模式的な断面図である。
【図２Ｎ】図２Ｎは、図２Ｍの次の工程を示す模式的な断面図である。
【図３】図３は、本発明の第２の実施形態に係る半導体装置の模式的な断面図である。
【図４Ａ】図４Ａは、図３に示す半導体装置の製造方法を説明するための模式的な断面図である。
【図４Ｂ】図４Ｂは、図４Ａの次の工程を示す模式的な断面図である。
【図４Ｃ】図４Ｃは、図４Ｂの次の工程を示す模式的な断面図である。
【図４Ｄ】図４Ｄは、図４Ｃの次の工程を示す模式的な断面図である。
【図４Ｅ】図４Ｅは、図４Ｄの次の工程を示す模式的な断面図である。
【図４Ｆ】図４Ｆは、図４Ｅの次の工程を示す模式的な断面図である。
【図４Ｇ】図４Ｇは、図４Ｆの次の工程を示す模式的な断面図である。
【図５】図５は、従来のトレンチゲート型ＶＤＭＯＳＦＥＴを有する半導体装置の模式的な断面図である。
【図６】図６は、図５に示すＶＤＭＯＳＦＥＴのオン抵抗Ｒｏｎとゲート電荷量Ｑｇとの関係を示すグラフである。
【符号の説明】
【００５８】
１      半導体装置
３      エピタキシャル層
４      Ｎ−型領域
５      ボディ領域
６      トレンチ
７      ゲート絶縁膜
８      ゲート電極
９      ソース領域
１０    コンタクト領域
２４    堆積層
３０    堆積片
３１    酸化膜
３２    厚膜部
３３    薄膜部
７１    厚膜部
７２    薄膜部
２０１  半導体装置
【図１】
0005385567.tif 000002
【図２Ａ】
0005385567.tif 000003
【図２Ｂ】
0005385567.tif 000004
【図２Ｃ】
0005385567.tif 000005
【図２Ｄ】
0005385567.tif 000006
【図２Ｅ】
0005385567.tif 000007
【図２Ｆ】
0005385567.tif 000008
【図２Ｇ】
0005385567.tif 000009
【図２Ｈ】
0005385567.tif 000010
【図２Ｉ】
0005385567.tif 000011
【図２Ｊ】
0005385567.tif 000012
【図２Ｋ】
0005385567.tif 000013
【図２Ｌ】
0005385567.tif 000014
【図２Ｍ】
0005385567.tif 000015
【図２Ｎ】
0005385567.tif 000016
【図３】
0005385567.tif 000017
【図４Ａ】
0005385567.tif 000018
【図４Ｂ】
0005385567.tif 000019
【図４Ｃ】
0005385567.tif 000020
【図４Ｄ】
0005385567.tif 000021
【図４Ｅ】
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【図４Ｆ】
0005385567.tif 000023
【図４Ｇ】
0005385567.tif 000024
【図５】
0005385567.tif 000025
【図６】
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