(57)【特許請求の範囲】
【請求項１】
第１の１ビットメモリセルを備える不揮発性メモリであって、
前記第１の１ビットメモリセルは基板上に形成され、前記第１の１ビットメモリセルが、第１ビットラインと、Ｎ個の記憶ユニットとを備えており、
前記Ｎ個の記憶ユニットはそれぞれが第１ドープ領域と、第２ドープ領域と、第３ドープ領域とを備え、これらが前記基板の表面に形成されており、前記第１ドープ領域と前記第２ドープ領域との間の第１チャネル領域の上に第１ゲート構造が配設され、前記第２ドープ領域と前記第３ドープ領域との間の第２チャネル領域の上に第２ゲート構造が配設されており、
前記第１記憶ユニットの前記第１ドープ領域は前記第１ビットラインに接続され、前記第１記憶ユニットの前記第１ゲート構造は第１制御信号ラインに接続され、前記第１記憶ユニットの前記第２ゲート構造は第１アンチヒューズ信号ラインに接続されており、前記ｍ番目の記憶ユニットの前記第１ドープ領域は前記（ｍ−１）番目の記憶ユニットの前記第３ドープ領域に接続され、前記ｍ番目の記憶ユニットの前記第１ゲート構造はｍ番目の制御信号ラインに接続され、前記ｍ番目の記憶ユニットの前記第２ゲート構造はｍ番目のアンチヒューズ信号ラインに接続されており、ここでｍは２以上かつＮ以下の整数である、不揮発性メモリ。
【請求項２】
第２の１ビットメモリセルをさらに備えており、前記第２の１ビットメモリセルは第２ビットラインとＮ個の記憶ユニットとを備えており、前記Ｎ個の記憶ユニットはそれぞれが前記第１ドープ領域と、前記第２ドープ領域と、前記第３ドープ領域とを備え、これらが前記基板の前記表面に形成されており、前記第１ドープ領域と前記第２ドープ領域との間の前記第１チャネル領域の上に前記第１ゲート構造が配設され、前記第２ドープ領域と前記第３ドープ領域との間の前記第２チャネル領域の上に前記第２ゲート構造が配設されており、前記第１記憶ユニットの第１ドープ領域は前記第２ビットラインに接続され、前記第１記憶ユニットの前記第１ゲート構造は前記第１制御信号ラインに接続され、前記第１記憶ユニットの前記第２ゲート構造は前記第１アンチヒューズ信号ラインに接続されており、前記ｍ番目の記憶ユニットの前記第１ドープ領域は前記（ｍ−１）番目の記憶ユニットの前記第３ドープ領域に接続され、前記ｍ番目の記憶ユニットの前記第１ゲート構造は前記ｍ番目の制御信号ラインに接続され、前記ｍ番目の記憶ユニットの前記第２ゲート構造は前記ｍ番目のアンチヒューズ信号ラインに接続されている、請求項１に記載の不揮発性メモリ。
【請求項３】
各前記記憶ユニットの前記第１ゲート構造は、第１ゲート酸化膜と第１ゲート導体層とを備えており、各前記記憶ユニットの前記第２ゲート構造は、第２ゲート酸化膜と第２ゲート導体層とを備えており、前記第１ゲート酸化膜は前記第２ゲート酸化膜よりも厚い、請求項１に記載の不揮発性メモリ。
【請求項４】
前記基板はｐ型基板であり、前記第１ドープ領域、前記第２ドープ領域および前記第３ドープ領域はすべてｎ型ドープ領域であることを特徴とする、請求項１に記載の不揮発性メモリ。
【請求項５】
オン状態をｙ番目の記憶ユニットに記録するために、プログラム電圧が前記第１ビットラインに供給され、破壊電圧がｙ番目のアンチヒューズ信号ラインに供給され、オン電圧が、前記第１制御信号ラインからｙ番目の制御信号ラインまでの前記制御信号ライン、および前記第１アンチヒューズ信号ラインから（ｙ−１）番目のアンチヒューズ信号ラインまでの前記アンチヒューズ信号ラインに供給され、オフ電圧が、（ｙ＋１）番目の制御信号ラインからＮ番目の制御信号ラインまでの前記制御信号ライン、および（ｙ＋１）番目のアンチヒューズ信号ラインからＮ番目のアンチヒューズ信号ラインまでの前記アンチヒューズ信号ラインに供給され、ここでｙは１より大きくかつＮより小さい整数である、請求項１に記載の不揮発性メモリ。
【請求項６】
オフ状態を前記ｙ番目の記憶ユニットに記録するために、非プログラム電圧が前記第１ビットラインに供給され、破壊電圧がｙ番目のアンチヒューズ信号ラインに供給され、オン電圧が、前記第１制御信号ラインからｙ番目の制御信号ラインまでの前記制御信号ライン、および前記第１アンチヒューズ信号ラインから（ｙ−１）番目のアンチヒューズ信号ラインまでの前記アンチヒューズ信号ラインに供給され、オフ電圧が、（ｙ＋１）番目の制御信号ラインからＮ番目の制御信号ラインまでの前記制御信号ライン、および（ｙ＋１）番目のアンチヒューズ信号ラインからＮ番目のアンチヒューズ信号ラインまでの前記アンチヒューズ信号ラインに供給され、ここでｙは１より大きくかつＮより小さい整数である、請求項１に記載の不揮発性メモリ。
【請求項７】
前記第１の１ビットメモリセルを読み出すために、ビットライン読出し電圧が前記第１ビットラインに供給され、第１読出し制御電圧が前記第１制御信号ラインからｙ番目の制御信号ラインまでの前記制御信号ラインに供給され、第２読出し制御電圧が前記第１アンチヒューズ信号ラインからｙ番目のアンチヒューズ信号ラインまでの前記アンチヒューズ信号ラインに供給され、オフ電圧が、（ｙ＋１）番目の制御信号ラインからＮ番目の制御信号ラインまでの前記制御信号ライン、および（ｙ＋１）番目のアンチヒューズ信号ラインからＮ番目のアンチヒューズ信号ラインまでの前記アンチヒューズ信号ラインに供給され、その結果、前記第１ビットラインは前記ｙ番目の記憶ユニットの記憶状態を読み出すための読出し電流を発生し、ここでｙは１より大きくかつＮより小さい整数である、請求項１に記載の不揮発性メモリ。
【請求項８】
前記第１の１ビットメモリセルを読み出すために、ビットライン読出し電圧が前記第１ビットラインに供給され、第１読出し制御電圧がＮ個の制御信号ラインの全部に供給され、第２読出し制御電圧がＮ個のアンチヒューズ信号ラインの全部に供給され、その結果、前記第１ビットラインが読出し電流を発生する、請求項１に記載の不揮発性メモリ。
【請求項９】
第１の１ビットメモリセルを備える不揮発性メモリであって、
前記第１の１ビットメモリセルは基板上に形成されて、前記第１の１ビットメモリセルが、第１ビットラインと、Ｎ個の記憶ユニットとを備えており、
前記Ｎ個の記憶ユニットはそれぞれが第１ドープ領域と第２ドープ領域とを備え、これらが前記基板の表面に形成されており、前記第１ドープ領域と前記第２ドープ領域との間のチャネル領域の上にゲート構造が配設されており、前記ゲート構造はゲート酸化膜とゲート導体層とを備えており、前記ゲート酸化膜は第１部分と第２部分とを備え、前記第１部分が前記第２部分より厚く、前記ゲート導体層は前記ゲート酸化膜の上に形成されており、
前記第１記憶ユニットの前記第１ドープ領域は前記第１ビットラインに接続され、前記第１記憶ユニットの前記ゲート構造は第１制御信号ラインおよび第１アンチヒューズ信号ラインに接続されており、前記ｍ番目の記憶ユニットの前記第１ドープ領域は前記（ｍ−１）番目の記憶ユニットの前記第２ドープ領域に接続され、前記ｍ番目の記憶ユニットの前記ゲート構造はｍ番目の制御信号ラインおよびｍ番目のアンチヒューズ信号ラインに接続されており、ここでｍは２以上かつＮ以下の整数である、不揮発性メモリ。
【請求項１０】
オン状態を前記ｙ番目の記憶ユニットに記録するために、プログラム電圧が前記第１ビットラインに供給され、破壊電圧がｙ番目のアンチヒューズ信号ラインに供給され、オン電圧が、前記第１制御信号ラインからｙ番目の制御信号ラインまでの前記制御信号ライン、および前記第１アンチヒューズ信号ラインから（ｙ−１）番目のアンチヒューズ信号ラインまでの前記アンチヒューズ信号ラインに供給され、オフ電圧が、（ｙ＋１）番目の制御信号ラインからＮ番目の制御信号ラインまでの前記制御信号ライン、および（ｙ＋１）番目のアンチヒューズ信号ラインからＮ番目のアンチヒューズ信号ラインまでの前記アンチヒューズ信号ラインに供給され、ここでｙは１より大きくかつＮより小さい整数である、請求項９に記載の不揮発性メモリ。
【請求項１１】
オフ状態を前記ｙ番目の記憶ユニットに記録するために、非プログラム電圧を前記第１ビットラインに供給し、破壊電圧をｙ番目のアンチヒューズ信号ラインに供給し、オン電圧を、前記第１制御信号ラインからｙ番目の制御信号ラインまでの前記制御信号ライン、および前記第１アンチヒューズ信号ラインから（ｙ−１）番目のアンチヒューズ信号ラインまでの前記アンチヒューズ信号ラインに供給し、オフ電圧を（ｙ＋１）番目の制御信号ラインからＮ番目の制御信号ラインまでの前記制御信号ライン、および（ｙ＋１）番目のアンチヒューズ信号ラインからＮ番目のアンチヒューズ信号ラインまでの前記アンチヒューズ信号ラインに供給し、ここでｙは１より大きくかつＮより小さい整数である、請求項９に記載の不揮発性メモリ。
【請求項１２】
第１の１ビットメモリセルを読み出すために、ビットライン読出し電圧が前記第１ビットラインに供給され、第１読出し制御電圧が前記第１制御信号ラインからｙ番目の制御信号ラインまでの前記制御信号ラインに供給され、第２読出し制御電圧が前記第１アンチヒューズ信号ラインからｙ番目のアンチヒューズ信号ラインまでの前記アンチヒューズ信号ラインに供給され、オフ電圧が、（ｙ＋１）番目の制御信号ラインからＮ番目の制御信号ラインまでの前記制御信号ライン、および（ｙ＋１）番目のアンチヒューズ信号ラインからＮ番目のアンチヒューズ信号ラインまでの前記アンチヒューズ信号ラインに供給され、その結果、前記第１ビットラインが前記ｙ番目の記憶ユニットの記憶状態を読み出すための読出し電流を発生し、ここでｙは１より大きくかつＮより小さい整数である、請求項９に記載の不揮発性メモリ。
【請求項１３】
前記第１の１ビットメモリセルを読み出すために、ビットライン読出し電圧が前記第１ビットラインに供給され、第１読出し制御電圧がＮ個の制御信号ラインの全部に供給され、第２読出し制御電圧がＮ個のアンチヒューズ信号ラインの全部に供給され、その結果、前記第１ビットラインが読出し電流を発生する、請求項９に記載の不揮発性メモリ。
【請求項１４】
不揮発性メモリの１ビットメモリセルを制御する方法であって、前記１ビットメモリセルはビットラインとＮ個の記憶ユニットとを備え、前記Ｎ個の記憶ユニットは互いに直列に接続され、前記ビットラインは前記Ｎ個の記憶ユニットの第１記憶ユニットに接続されており、前記方法は、
（ａ）前記１ビットメモリセルをプログラミングする必要がある場合、ｘ番目の記憶ユニットをプログラミングし、その結果、前記１ビットメモリセルを読み出すときに前記ｘ番目の記憶ユニットの記憶状態を供給するステップ、
（ｂ）前記１ビットメモリセルを消去する必要がある場合、前記ｘ番目の記憶ユニットの前記記憶状態を無視するステップ、
（ｃ）前記１ビットメモリセルを再びプログラミングする必要がある場合、（ｘ−１）番目の記憶ユニットをプログラミングし、その結果、前記１ビットメモリセルを読み出すときに前記（ｘ−１）番目の記憶ユニットの記憶状態が供給されるステップであって、ｘは２以上かつＮ以下の整数である、前記ステップ、
を含む方法。
【請求項１５】
不揮発性メモリの１ビットメモリセルを制御する方法であって、前記１ビットメモリセルはビットラインとＮ個の記憶ユニットとを備え、前記Ｎ個の記憶ユニットは互いに直列に接続され、前記ビットラインは前記Ｎ個の記憶ユニットの第１記憶ユニットに接続されており、前記方法は、
（ａ）前記１ビットメモリセルをプログラミングする必要がある場合、前記Ｎ個の記憶ユニットをＮ回のプログラムサイクルで順次プログラミングし、その結果、記憶状態を前記Ｎ個の記憶ユニットの全部に記録するステップ、
（ｂ）前記１ビットメモリセルを読み出す必要がある場合、前記Ｎ個の記憶ユニットの前記記憶状態を同時に供給するステップ、
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリに関し、より具体的には不揮発性メモリの１ビットメモリセルに関するものである。本発明は、１ビットメモリセルを制御する方法にも関するものである。
【背景技術】
【０００２】
周知のように、不揮発性メモリは供給電力が遮断された後もデータを継続的に記録できる。そのため、不揮発性メモリは多様な電子製品で広く使用されている。
一般に、不揮発性メモリは浮遊ゲートトランジスタまたはアンチヒューズトランジスタによって実現することができる。適切な制御メカニズムを使用することにより、ホットキャリアは浮遊ゲートトランジスタの浮遊ゲートに注入され、またはそこから放出される。
【０００３】
そのため、浮遊ゲートトランジスタから構成される不揮発性メモリは、マルチタイム・プログラミングメモリ（ＭＴＰメモリともいう）として使用することができる。
また、アンチヒューズトランジスタの記憶状態は、アンチヒューズトランジスタのゲート酸化膜の破壊状態に従って判断される。ゲート酸化膜が破壊した後、ゲート酸化膜は修復されない。そのため、アンチヒューズトランジスタから構成される不揮発性メモリは、ワンタイム・プログラミングメモリ（ＯＴＰメモリともいう）として使用することができる。
【０００４】
アンチヒューズトランジスタから構成される不揮発性メモリは、例えば、下記特許文献１および特許文献２に開示されている。しかし、ワンタイム・プログラミングメモリは繰り返しプログラミングされず、マルチタイム・プログラミングメモリの特性を有さない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第７，４０２，８５５号明細書
【特許文献２】米国特許第６，７９１，８９１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、不揮発性メモリに用いられマルチタイム・プログラミングメモリとしても、ワンタイム・プログラミングメモリとしても使用することができる１ビットメモリセルおよび該１ビットメモリセルを制御する方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の１ビットメモリセルは、複数の記憶ユニットを含む。各記憶ユニットは、制御トランジスタとアンチヒューズトランジスタとの組み合わせである。
不揮発性メモリは本発明に係る第１の１ビットメモリセルを含む。第１の１ビットメモリセルは基板上に形成されている。第１の１ビットメモリセルは第１ビットラインと、Ｎ個の記憶ユニットとを含む。Ｎ個の記憶ユニットはそれぞれが第１ドープ領域と、第２ドープ領域と、第３ドープ領域とを含み、これらは基板の表面に形成されている。第１ゲート構造は、第１ドープ領域と第２ドープ領域との間の第１チャネル領域の上に配設されている。第２ゲート構造は、第２ドープ領域と第３ドープ領域との間の第２チャネル領域の上に配設されている。第１記憶ユニットの第１ドープ領域は第１ビットラインに接続されている。第１記憶ユニットの第１ゲート構造は第１制御信号ラインに接続されている。第１記憶ユニットの第２ゲート構造は第１アンチヒューズ信号ラインに接続されている。
【０００８】
同様にｍ番目の記憶ユニットの第１ドープ領域は、（ｍ−１）番目の記憶ユニットの第３ドープ領域に接続されている。ｍ番目の記憶ユニットの第１ゲート構造は、ｍ番目の制御信号ラインに接続されている。ｍ番目の記憶ユニットの第２ゲート構造はｍ番目のアンチヒューズ信号ラインに接続されており、ここでｍは２以上かつＮ以下の整数である。
不揮発性メモリは第２の本発明に係る第１の１ビットメモリセルを含む。第１の１ビットメモリセルは基板上に形成されている。第１の１ビットメモリセルは第１ビットラインと、Ｎ個の記憶ユニットとを含む。Ｎ個の記憶ユニットのそれぞれが第１ドープ領域と第２ドープ領域とを含み、これらは基板の表面に形成されている。ゲート構造は、第１ドープ領域と第２ドープ領域との間のチャネル領域の上に配設されている。ゲート構造はゲート酸化膜とゲート導体層とを含む。ゲート酸化膜は第１部分と第２部分とを含む。第１部分は第２部分よりも厚い。ゲート導体層はゲート酸化膜の上に形成されている。第１記憶ユニットの第１ドープ領域は第１ビットラインに接続されている。第１記憶ユニットのゲート構造は、第１制御信号ラインおよび第１アンチヒューズ信号ラインに接続されている。ｍ番目の記憶ユニットの第１ドープ領域は、（ｍ−１）番目の記憶ユニットの第２ドープ領域に接続されている。ｍ番目の記憶ユニットのゲート構造は、ｍ番目の制御信号ラインおよびｍ番目のアンチヒューズ信号ラインに接続されており、ここでｍは２以上かつＮ以下の整数である。
【０００９】
第３の本発明は、不揮発性メモリの１ビットメモリセルを制御する方法を提供する。１ビットメモリセルはビットラインとＮ個の記憶ユニットとを含む。Ｎ個の記憶ユニットは互いに直列に接続されている。ビットラインはＮ個の記憶ユニットに接続されている。該方法は次のステップを含む。すなわち、１ビットメモリセルをプログラミングする場合、ｘ番目の記憶ユニットをプログラミングし、その結果、１ビットメモリセルを読み出すときにはｘ番目の記憶ユニットの記憶状態が供給される。１ビットメモリセルを消去して再びプログラミングし直す場合、ｘ番目の記憶ユニットの代わりに（ｘ−１）番目の記憶ユニットがプログラミングに順次採用され、その結果、１ビットメモリセルを読み出すときには（ｘ−１）番目の記憶ユニットの記憶状態が供給され、ここでｘは２以上かつＮ以下の整数である。
【００１０】
第４の本発明は、不揮発性メモリの１ビットメモリセルを制御する方法を提供する。１ビットメモリセルはビットラインとＮ個の記憶ユニットとを含む。Ｎ個の記憶ユニットは互いに直列に接続されている。ビットラインはＮ個の記憶ユニットに接続されている。該方法は次のステップを含む。すなわち、１ビットメモリセルをプログラミングする場合、Ｎ個の記憶ユニットがＮ回のプログラムサイクルで順次プログラミングされ、その結果、記憶状態はＮ個の記憶ユニットすべてに記録される。１ビットメモリセルを読み出す場合、Ｎ個の記憶ユニットの記憶状態が同時に供給される。
【００１１】
本発明の多数の目的、特徴および利点は、添付の図面と合わせて考慮するとき、以下の本発明の実施形態の詳細な説明を読めば容易に明らかになるであろう。しかし、本明細書で採用する図面は、説明のためのものであり、限定と考えるべきではない。
【図面の簡単な説明】
【００１２】
本発明の前記の目的および利点は、以下の詳細な説明および添付の図面を精査した後、当業者にはより容易に明らかになるであろう。
【図１Ａ】本発明の第１実施形態による不揮発性メモリの１ビットメモリセルを図示する模式断面図である。
【図１Ｂ】図１Ａの１ビットメモリセルの模式等価回路である。
【図２】数個の１ビットメモリセルから構成される不揮発性メモリを図示する模式等価回路である。
【図３】本発明の実施形態による１ビットメモリセルを制御する方法を示すフローチャートであり、１ビットメモリセルはＭＴＰメモリとして使用される。
【図４Ａ】１ビットメモリセルを１回目にプログラミングして読み出すときに、１ビットメモリセルに印加される関連信号の電圧を模式的に示す図である。
【図４Ｂ】１ビットメモリセルを１回目にプログラミングして読み出すときに、１ビットメモリセルに印加される関連信号の電圧を模式的に示す図である。
【図４Ｃ】１ビットメモリセルを１回目にプログラミングして読み出すときに、１ビットメモリセルに印加される関連信号の電圧を模式的に示す図である。
【図４Ｄ】１ビットメモリセルを１回目にプログラミングして読み出すときに、１ビットメモリセルに印加される関連信号の電圧を模式的に示す図である。
【図５Ａ】１ビットメモリセルを２回目にプログラミングして読み出すときに、１ビットメモリセルに印加される関連信号の電圧を模式的に示す図である。
【図５Ｂ】１ビットメモリセルを２回目にプログラミングして読み出すときに、１ビットメモリセルに印加される関連信号の電圧を模式的に示す図である。
【図５Ｃ】１ビットメモリセルを２回目にプログラミングして読み出すときに、１ビットメモリセルに印加される関連信号の電圧を模式的に示す図である。
【図５Ｄ】１ビットメモリセルを２回目にプログラミングして読み出すときに、１ビットメモリセルに印加される関連信号の電圧を模式的に示す図である。
【図６Ａ】１ビットメモリセルを３回目にプログラミングして読み出すときに、１ビットメモリセルに印加される関連信号の電圧を模式的に示す図である。
【図６Ｂ】１ビットメモリセルを３回目にプログラミングして読み出すときに、１ビットメモリセルに印加される関連信号の電圧を模式的に示す図である。
【図６Ｃ】１ビットメモリセルを３回目にプログラミングして読み出すときに、１ビットメモリセルに印加される関連信号の電圧を模式的に示す図である。
【図６Ｄ】１ビットメモリセルを３回目にプログラミングして読み出すときに、１ビットメモリセルに印加される関連信号の電圧を模式的に示す図である。
【図７Ａ】１ビットメモリセルを４回目にプログラミングして読み出すときに、１ビットメモリセルに印加される関連信号の電圧を模式的に示す図である。
【図７Ｂ】１ビットメモリセルを４回目にプログラミングして読み出すときに、１ビットメモリセルに印加される関連信号の電圧を模式的に示す図である。
【図７Ｃ】１ビットメモリセルを４回目にプログラミングして読み出すときに、１ビットメモリセルに印加される関連信号の電圧を模式的に示す図である。
【図７Ｄ】１ビットメモリセルを４回目にプログラミングして読み出すときに、１ビットメモリセルに印加される関連信号の電圧を模式的に示す図である。
【図８】本発明の実施形態による１ビットメモリセルを制御する方法を示すフローチャートであり、１ビットメモリセルはＯＴＰメモリとして使用される。
【図９Ａ】１ビットメモリセルをオン状態でプログラミングして読み出すときに、１ビットメモリセルに印加される関連信号の電圧を模式的に示す図である。
【図９Ｂ】１ビットメモリセルをオン状態でプログラミングして読み出すときに、１ビットメモリセルに印加される関連信号の電圧を模式的に示す図である。
【図９Ｃ】１ビットメモリセルをオン状態でプログラミングして読み出すときに、１ビットメモリセルに印加される関連信号の電圧を模式的に示す図である。
【図９Ｄ】１ビットメモリセルをオン状態でプログラミングして読み出すときに、１ビットメモリセルに印加される関連信号の電圧を模式的に示す図である。
【図９Ｅ】１ビットメモリセルをオン状態でプログラミングして読み出すときに、１ビットメモリセルに印加される関連信号の電圧を模式的に示す図である。
【図１０Ａ】１ビットメモリセルをオフ状態でプログラミングして読み出すときに、１ビットメモリセルに印加される関連信号の電圧を模式的に示す図である。
【図１０Ｂ】１ビットメモリセルをオフ状態でプログラミングして読み出すときに、１ビットメモリセルに印加される関連信号の電圧を模式的に示す図である。
【図１０Ｃ】１ビットメモリセルをオフ状態でプログラミングして読み出すときに、１ビットメモリセルに印加される関連信号の電圧を模式的に示す図である。
【図１０Ｄ】１ビットメモリセルをオフ状態でプログラミングして読み出すときに、１ビットメモリセルに印加される関連信号の電圧を模式的に示す図である。
【図１０Ｅ】１ビットメモリセルをオフ状態でプログラミングして読み出すときに、１ビットメモリセルに印加される関連信号の電圧を模式的に示す図である。
【図１１】本発明の第２実施形態による不揮発性メモリの１ビットメモリセルを図示する模式断面図である。
【図１２】本発明の第３実施形態による不揮発性メモリの１ビットメモリセルを図示する模式断面図である。
【図１３】本発明の第４実施形態による不揮発性メモリの１ビットメモリセルを図示する模式断面図である。
【発明を実施するための形態】
【００１３】
図１Ａは、本発明の第１実施形態による不揮発性メモリの１ビットメモリセルを図示する模式断面図である。１ビットメモリセルはｐ型基板上に形成されて、複数の直列接続されている記憶ユニットを備える。明確かつ簡潔にするために、図１Ａには４個の記憶ユニットＳＵ１，ＳＵ２，ＳＵ３およびＳＵ４しか図示していない。当然ながら、直列接続されている記憶ユニットの数は、実際の要件に応じて変更してもよい。
【００１４】
第１記憶ユニットＳＵ１は第１ｎ型ドープ領域１１と、第２ｎ型ドープ領域１２と、第３ｎ型ドープ領域１３とを備え、これらはｐ型基板の表面に形成されている。また、第１ｎ型ドープ領域１１はビットライン（ＢＬ）に接続されている。第１ｎ型ドープ領域１１と第２ｎ型ドープ領域１２との間に、第１チャネル領域が形成されている。第１チャネル領域の上に第１ゲート構造が配設されている。第２ｎ型ドープ領域１２と第３ｎ型ドープ領域１３との間に、第２チャネル領域が形成されている。第２チャネル領域の上に第２ゲート構造が配設されている。第１ゲート構造は、第１ゲート酸化膜１４と第１ゲート導体層１５とを備える。第２ゲート構造は、第２ゲート酸化膜１６と第２ゲート導体層１７とを備える。第１ゲート導体層１５は、第１制御信号ラインＣ１に接続されている。第２ゲート導体層１７は第１アンチヒューズ信号ラインＡＦ１に接続されている。
【００１５】
他の記憶ユニットＳＵ２，ＳＵ３およびＳＵ４のそれぞれの構成は、第１記憶ユニットＳＵ１のものと同様である。すなわち、第２記憶ユニットＳＵ２は第１ｎ型ドープ領域２１と、第２ｎ型ドープ領域２２と、第３ｎ型ドープ領域２３とを備える。第３記憶ユニットＳＵ３は第１ｎ型ドープ領域３１と、第２ｎ型ドープ領域３２と、第３ｎ型ドープ領域３３とを備える。そして第４記憶ユニットＳＵ４は第１ｎ型ドープ領域４１と、第２ｎ型ドープ領域４２と、第３ｎ型ドープ領域４３とを備える。さらに、記憶ユニットＳＵ２，ＳＵ３およびＳＵ４のそれぞれは、第１ゲート構造および第２ゲート構造を有する。第２記憶ユニットＳＵ２の第１ゲート構造は第１ゲート酸化膜２４および第１ゲート導体層２５を備え、第２記憶ユニットＳＵ２の第２ゲート構造は第２ゲート酸化膜２６および第２ゲート導体層２７を備える。第３記憶ユニットＳＵ３の第１ゲート構造は第１ゲート酸化膜３４および第１ゲート導体層３５を備え、第３記憶ユニットＳＵ３の第２ゲート構造は第２ゲート酸化膜３６および第２ゲート導体層３７を備える。第４記憶ユニットＳＵ４の第１ゲート構造は第１ゲート酸化膜４４および第１ゲート導体層４５を備え、第４記憶ユニットＳＵ４の第２ゲート構造は第２ゲート酸化膜４６および第２ゲート導体層４７を備える。
【００１６】
第２記憶ユニットＳＵ２では、第１ゲート導体層２５が第２制御信号ラインＣ２に接続されており、第２ゲート導体層２７は第２アンチヒューズ信号ラインＡＦ２に接続されている。第３記憶ユニットＳＵ３では、第１ゲート導体層３５が第３制御信号ラインＣ３に接続されており、第２ゲート導体層３７は第３アンチヒューズ信号ラインＡＦ３に接続されている。第４記憶ユニットＳＵ４では、第１ゲート導体層４５が第４制御信号ラインＣ４に接続されており、第２ゲート導体層４７は第４アンチヒューズ信号ラインＡＦ４に接続されている。
【００１７】
もう一度図１Ａを参照していただきたい。第１記憶ユニットＳＵ１の第３ｎ型ドープ領域１３および第２記憶ユニットＳＵ２の第１ｎ型ドープ領域２１は互いに隣接して位置するので、第１記憶ユニットＳＵ１および第２記憶ユニットＳＵ２は互いに直列に接続されている。実際の半導体製作プロセスでは、ｎ型ドープ領域のみが形成され、このｎ型ドープ領域の一部が第１記憶ユニットＳＵ１の第３ｎ型ドープ領域１３として機能し、このｎ型ドープ領域の他の部分が第２記憶ユニットＳＵ２の第１ｎ型ドープ領域２１として機能する。直列接続されている他の記憶ユニットは同様な半導体製作プロセスによって製造されるので、本明細書では繰り返し説明しない。
【００１８】
図１Ｂは、図１Ａの１ビットメモリセルの模式等価回路である。第１記憶ユニットＳＵ１の第１ｎ型ドープ領域１１、第２ｎ型ドープ領域１２および第１ゲート構造は、合わせて制御トランジスタＴｃとして定義される。第２ｎ型ドープ領域１２、第３ｎ型ドープ領域１３および第２ゲート構造は、合わせてアンチヒューズトランジスタＴａｆとして定義される。制御トランジスタＴｃおよびアンチヒューズトランジスタＴａｆは、互いに直列に接続されている。同様に、記憶ユニットＳＵ２，ＳＵ３およびＳＵ４のそれぞれが制御トランジスタＴｃとアンチヒューズトランジスタＴａｆとを備え、これらは互いに直列に接続されている。
【００１９】
一般に、アンチヒューズトランジスタＴaｆのゲート酸化膜が破壊すると、コンデンサの両端は低いインピーダンスを持つ。その間、記憶ユニットはオン状態または第１状態にあると考えてもよい。
一方、アンチヒューズトランジスタＴaｆのゲート酸化膜が破壊しないと、アンチヒューズトランジスタＴaｆはコンデンサおよびスイッチ素子を有すると考えてもよく、これらは互いに並列に接続されている。この状況では、記憶ユニットはオフ状態または第２状態にあると考えてもよい。
【００２０】
図２は、数個の１ビットメモリセルから構成される不揮発性メモリを図示する模式等価回路である。ナンド型として作用する不揮発性メモリは、２以上の１ビットメモリセルから構成される。本実施形態では、不揮発性メモリは２個の１ビットメモリセルから構成されている。そのため、不揮発性メモリは、０のビットデータ（ＢＬ０）および１のビットデータ（ＢＬ１）を含む２ビットデータを提供できる。不揮発性メモリが２より多くの１ビットメモリセルから構成される場合、これら１ビットメモリセルを接続する方法は図２のものと同様であるので、本明細書では繰り返し説明しない。図２は４サイクルサンプルである。
【００２１】
図２の２個の１ビットメモリセルにおいて、すべての第１記憶ユニットの制御トランジスタのゲートは第１制御信号ラインＣ１に接続されており、すべての第１記憶ユニットのアンチヒューズトランジスタのゲートは第１アンチヒューズ信号ラインＡＦ１に接続されている。すべての第２記憶ユニットの制御トランジスタのゲートは第２制御信号ラインＣ２に接続されており、すべての第２記憶ユニットのアンチヒューズトランジスタのゲートは第２アンチヒューズ信号ラインＡＦ２に接続されている。すべての第３記憶ユニットの制御トランジスタのゲートは第３制御信号ラインＣ３に接続されており、すべての第３記憶ユニットのアンチヒューズトランジスタのゲートは第３アンチヒューズ信号ラインＡＦ３に接続されている。すべての第４記憶ユニットの制御トランジスタのゲートは第４制御信号ラインＣ４に接続されており、すべての第４記憶ユニットのアンチヒューズトランジスタのゲートは第４アンチヒューズ信号ラインＡＦ４に接続されている。
【００２２】
本発明の１ビットメモリセルは、マルチタイム・プログラミングメモリ（ＭＴＰメモリ）として、またはワンタイム・プログラミングメモリ（ＯＴＰメモリ）として使用することができる。ＭＴＰメモリのプログラミング、消去および読出し動作を制御する方法を、以下詳しく説明する。
図３は、本発明の実施形態による１ビットメモリセルを制御する方法を図示するフローチャートであり、１ビットメモリセルはＭＴＰメモリとして使用される。１ビットメモリセルはＭＴＰメモリとして使用されるため、１ビットメモリセルはプログラミングおよび消去を何回も行うことができる。１ビットメモリセルが直列接続されているＮ個の記憶ユニットから構成される場合、１ビットメモリセルはＮ回プログラミングすることができる。また、１ビットメモリセルの記憶ユニットは、後方から先にプログラミングする方式でプログラミングされる。
【００２３】
図３に図示するように、１ビットメモリセルが初期状態にある場合、ｘ＝Ｎを設定する（ステップＳ３０２）。１ビットメモリセルをプログラミングする必要がある場合（ステップＳ３０４）、ｘ番目の記憶ユニットがプログラミングされる（ステップＳ３０６）。このステップで、ｘ番目の記憶ユニットのプログラミングは、オフ状態またはオン状態で行ってもよい。
【００２４】
さらに、１ビットメモリセルを読み出す必要がある場合（ステップＳ３０８）、ｘ番目の記憶ユニットの記憶状態が供給される（ステップＳ３１０）。１ビットメモリセルをもう読み出せないが、消去する必要がある場合（ステップＳ３０８）、ｘ＝ｘ−１を設定する（ステップＳ３１２）。その間、ｘ番目の記憶ユニットの記憶状態は読み出されない。
さらに、１ビットメモリセルを再びプログラミングする必要がある場合（ステップＳ３０４）、別の記憶ユニットがプログラミングされることになる（ステップＳ３０６）。
【００２５】
これ以降、図３のフローチャートの制御メカニズムを、Ｎ＝４を引用して説明する。すなわち、１ビットメモリセルは直列接続されている４個の記憶ユニットから構成される。１ビットメモリセルを１回目にプログラミングする場合、記憶状態（オフ状態またはオン状態）は第４記憶ユニットに記録される。１ビットメモリセルのデータを読み出す必要がある場合、第４記憶ユニットの記憶状態が供給される。
【００２６】
１ビットメモリセルを１回目に消去した後、第４記憶ユニットの記憶状態は直接破棄される。すなわち、第４記憶ユニットの記憶状態に配慮しない（または無視する）。さらに、１ビットメモリセルを再びプログラミングする場合、記憶状態（オフ状態またはオン状態）は第３記憶ユニットに記録される。１ビットメモリセルのデータを読み出す必要がある場合、第３記憶ユニットの記憶状態が供給される。
【００２７】
１ビットメモリセルを再び消去した後、第３記憶ユニットの記憶状態は直接破棄される。すなわち、第３記憶ユニットの記憶状態に配慮しない。さらに、１ビットメモリセルを再びプログラミングする場合、記憶状態（オフ状態またはオン状態）は第２記憶ユニットに記録される。１ビットメモリセルのデータを読み出す必要がある場合、第２記憶ユニットの記憶状態が供給される。
【００２８】
１ビットメモリセルを再び消去した後、第２記憶ユニットの記憶状態は直接破棄される。すなわち、第２記憶ユニットの記憶状態に配慮しない。さらに、１ビットメモリセルを再びプログラミングする場合、記憶状態（オフ状態またはオン状態）は第１記憶ユニットに記録される。１ビットメモリセルのデータを読み出す必要がある場合、第１記憶ユニットの記憶状態が供給される。
【００２９】
前記の説明から、Ｎ＝４の場合、１ビットメモリセルは４回プログラミングできる。すなわち、本発明の１ビットメモリセルはＭＴＰメモリとして使用することができる。
これ以降、１ビットメモリセルをプログラミング、消去または読み出すときに、１ビットメモリセルに印加される関連信号の電圧を詳しく説明する。１ビットメモリセルは標準的なＣＭＯＳ製作プロセスで製造し、各トランジスタの耐電圧は３．３Ｖであると想定する。指定トランジスタに印加される電圧が耐電圧よりも大きい場合、指定トランジスタのゲート酸化膜は破壊する。
【００３０】
図４Ａ〜図４Ｄは、１ビットメモリセルを１回目にプログラミングして読み出すときに、１ビットメモリセルに印加される関連信号の電圧を模式的に図示する。
図４Ａを参照していただきたい。１ビットメモリセルを１回目にプログラミングし、オン状態（つまり、第１状態）が第４記憶ユニットに記録される場合、破壊電圧（Ｖｐｐ、例６Ｖ、これはプロセスの世代によって変わる）は第４アンチヒューズ信号ラインＡＦ４のみに供給される。オン電圧（Ｖｐｐ／２、例３Ｖ）は、制御信号ラインＣ１〜Ｃ４およびアンチヒューズ信号ラインＡＦ１〜ＡＦ３に供給される。さらに、プログラム電圧（例、０Ｖ）がビットラインＢＬに供給される。明らかに、第４記憶ユニットに印加される電圧は耐電圧を超えるため、第４記憶ユニットのアンチヒューズトランジスタのゲート酸化膜は破壊する。その結果、第４記憶ユニットのコンデンサの両端のインピーダンスは低い。図４Ａに図示するように、オン状態が第４記憶ユニットに記録されると、コンデンサはレジスタに置き換えられる。この状況では、第４記憶ユニットはオン状態または第１状態にあると考えられる。
【００３１】
図４Ｂを参照していただきたい。１ビットメモリセルを１回目にプログラミングし、オフ状態（つまり、第２状態）が第４記憶ユニットに記録される場合、破壊電圧（例、６Ｖ）は第４アンチヒューズ信号ラインＡＦ４のみに供給される。オン電圧（例、３Ｖ）は、制御信号ラインＣ１〜Ｃ４およびアンチヒューズ信号ラインＡＦ１〜ＡＦ３に供給される。さらに、非プログラム電圧（例、３Ｖ）がビットラインＢＬに供給される。明らかに、第４記憶ユニットのアンチヒューズトランジスタのゲート酸化膜は破壊しない。その結果、第４記憶ユニットのコンデンサの両端のインピーダンスは高い。この状況では、第４記憶ユニットはオフ状態または第２状態にあると考えられる。さらに、ビットラインＢＬに供給される非プログラム電圧（例、３Ｖ）は、プログラム禁止とも呼ばれる。すなわち、非プログラム電圧（例、３Ｖ）がビットラインＢＬにプログラム禁止で供給される場合、以前にプログラミングされた記憶ユニット（オン状態またはオフ状態）が維持され、影響を受けない、または再びプログラミングされない。
【００３２】
図４Ｃを参照していただきたい。１ビットメモリセルを１回目にプログラミングし、オン状態（つまり、第１状態）が第４記憶ユニットに記録された後、１ビットメモリセルは読み出される。この状況では、読出し制御電圧（例、１Ｖ）は制御信号ラインＣ１〜Ｃ４およびアンチヒューズ信号ラインＡＦ１〜ＡＦ４に供給される。さらに、ビットライン読出し電圧（例、０Ｖ）がビットラインＢＬに供給される。図４Ｃに図示するように、第４記憶ユニットのアンチヒューズトランジスタのゲート酸化膜はすでに破壊して、第４記憶ユニットのコンデンサの両端のインピーダンスは低いため、より大きな読出し電流Ｉｒが第４アンチヒューズ信号ラインＡＦ４からビットラインＢＬに流れてもよい。読出し電流Ｉｒがセンス増幅器（図示せず）によって感知された後、１ビットメモリセルのオン状態（つまり、第１状態）が検出される。本発明によると、１ビットメモリセルを読み出すとき、制御信号ラインＣ１〜Ｃ４およびアンチヒューズ信号ラインＡＦ１〜ＡＦ４に供給される電圧は読出し制御電圧（例、１Ｖ）である。しかし、制御信号ラインＣ１〜Ｃ４およびアンチヒューズ信号ラインＡＦ１〜ＡＦ４に供給される電圧は異なることができよう。例えば、１ビットメモリセルを読み出すとき、第１読出し制御電圧（例、１Ｖ）が制御信号ラインＣ１〜Ｃ４に供給され、第２読出し制御電圧（例、１．２Ｖ）がアンチヒューズ信号ラインＡＦ１〜ＡＦ４に供給される。
【００３３】
図４Ｄを参照していただきたい。１ビットメモリセルを１回目にプログラミングして、オフ状態（つまり、第２状態）が第４記憶ユニットに記録された後、１ビットメモリセルが読み出される。この状況では、読出し制御電圧（例、１Ｖ）は制御信号ラインＣ１〜Ｃ４およびアンチヒューズ信号ラインＡＦ１〜ＡＦ４に供給される。さらに、ビットライン読出し電圧（例、０Ｖ）がビットラインＢＬに供給される。図４Ｄに図示するように、第４記憶ユニットのアンチヒューズトランジスタのゲート酸化膜は破壊しておらず、第４記憶ユニットのコンデンサの両端のインピーダンスは高いため、微量の読出し電流Ｉｒ（ほぼゼロ）が第４アンチヒューズ信号ラインＡＦ４からビットラインＢＬに流れてもよい。読出し電流Ｉｒがセンス増幅器（図示せず）によって感知された後、１ビットメモリセルのオフ状態（つまり、第２状態）が検出される。
【００３４】
１ビットメモリセルが１回目に消去された後、第４記憶ユニットの記憶状態は直接破棄される。さらに、１ビットメモリセルがプログラミングされるか、または読み出されるかに関係なく、オフ電圧（例、０Ｖ）が第４制御信号ラインＣ４および第４アンチヒューズ信号ラインＡＦ４に供給される。その結果、その後のプログラミング動作および読出し動作は、第４記憶ユニットの記憶状態に影響されない。
【００３５】
図５Ａ〜図５Ｄは、１ビットメモリセルを２回目にプログラミングして読み出すときに、１ビットメモリセルに印加される関連信号の電圧を模式的に図示する。
図５Ａを参照していただきたい。１ビットメモリセルを２回目にプログラミングして、オン状態（つまり、第１状態）が第３記憶ユニットに記録される場合、破壊電圧（例、６Ｖ）は第３アンチヒューズ信号ラインＡＦ３のみに供給される。オン電圧（例、３Ｖ）は、制御信号ラインＣ１〜Ｃ３およびアンチヒューズ信号ラインＡＦ１〜ＡＦ２に供給される。さらに、プログラム電圧（例、０Ｖ）がビットラインＢＬに供給される。明らかに、第３記憶ユニットに印加される電圧は耐電圧を超えるため、第３記憶ユニットのアンチヒューズトランジスタのゲート酸化膜は破壊する。その結果、第３記憶ユニットのコンデンサの両端のインピーダンスは低い。この状況では、第３記憶ユニットは、オン状態または第１状態にあると考えられる。さらに、オフ電圧（０Ｖ）は制御信号ラインＣ４に供給されるため、２回目のプログラム動作は第４記憶ユニットの記憶状態に影響されない。
【００３６】
図５Ｂを参照していただきたい。１ビットメモリセルを２回目にプログラミングし、オフ状態（つまり、第２状態）が第３記憶ユニットに記録される場合、破壊電圧（例、６Ｖ）は第３アンチヒューズ信号ラインＡＦ３のみに供給される。オン電圧（例、３Ｖ）は制御信号ラインＣ１〜Ｃ３およびアンチヒューズ信号ラインＡＦ１〜ＡＦ２に供給される。さらに、非プログラム電圧（例、３Ｖ）がビットラインＢＬに供給される。明らかに、第３記憶ユニットのアンチヒューズトランジスタのゲート酸化膜は破壊しない。その結果、第３記憶ユニットのコンデンサの両端のインピーダンスは高い。この状況では、第３記憶ユニットは、オフ状態または第２状態にあると考えられる。ビットラインＢＬに供給される同じ非プログラム電圧（例、３Ｖ）は、以前にプログラミングした記憶ユニットが再びプログラムされないようプログラム禁止で保護することができる。
【００３７】
図５Ｃを参照していただきたい。１ビットメモリセルが２回目にプログラミングされて、オン状態（つまり、第１状態）が第３記憶ユニットに記録された後、１ビットメモリセルが読み出される。この状況では、読出し制御電圧（例、１Ｖ）は制御信号ラインＣ１〜Ｃ３およびアンチヒューズ信号ラインＡＦ１〜ＡＦ３に供給される。さらに、ビットライン読出し電圧（例、０Ｖ）がビットラインＢＬに供給される。図５Ｃに図示するように、第３記憶ユニットのアンチヒューズトランジスタのゲート酸化膜はすでに破壊しており、第３記憶ユニットのコンデンサの両端のインピーダンスは低く、より大きい読出し電流Ｉｒが第３アンチヒューズ信号ラインＡＦ３からビットラインＢＬに流れてもよい。読出し電流Ｉｒがセンス増幅器（図示せず）により感知された後、１ビットメモリセルのオン状態（つまり、第１状態）が検出される。
【００３８】
図５Ｄを参照していただきたい。１ビットメモリセルが２回目にプログラミングされて、オフ状態（つまり、第２状態）が第３記憶ユニットに記録された後、１ビットメモリセルが読み出される。この状況では、読出し制御電圧（例、１Ｖ）は、制御信号ラインＣ１〜Ｃ３およびアンチヒューズ信号ラインＡＦ１〜ＡＦ３に供給される。さらに、ビットライン読出し電圧（例、０Ｖ）がビットラインＢＬに供給される。図５Ｄに図示するように、第３記憶ユニットのアンチヒューズトランジスタのゲート酸化膜は破壊しておらず、第３記憶ユニットのコンデンサの両端のインピーダンスは高いため、微量の読出し電流Ｉｒ（ほぼゼロ）が第３アンチヒューズ信号ラインＡＦ３からビットラインＢＬに流れてもよい。読出し電流Ｉｒがセンス増幅器（図示せず）により感知された後、１ビットメモリセルのオフ状態（つまり、第２状態）が検出される。
【００３９】
１ビットメモリセルが２回目に消去された後、第３記憶ユニットの記憶状態は直接破棄される。さらに、１ビットメモリセルがプログラミングされるか、または読み出されるかに関係なく、オフ電圧（例、０Ｖ）が制御信号ラインＣ３〜Ｃ４およびアンチヒューズ信号ラインＡＦ３〜ＡＦ４に供給される。その結果、その後のプログラミング動作および読出し動作は、第３記憶ユニットおよび第４記憶ユニットの記憶状態に影響されない。
【００４０】
図６Ａ〜図６Ｄは、１ビットメモリセルを３回目にプログラミングして読み出すときに、１ビットメモリセルに印加される関連信号の電圧を模式的に図示する。
図６Ａを参照していただきたい。１ビットメモリセルが３回目にプログラミングされて、オン状態（つまり、第１状態）が第２記憶ユニットに記録される場合、破壊電圧（例、６Ｖ）は第２アンチヒューズ信号ラインＡＦ２のみに供給される。オン電圧（例、３Ｖ）は制御信号ラインＣ１〜Ｃ２および第１アンチヒューズ信号ラインＡＦ１に供給される。さらに、プログラム電圧（例、０Ｖ）がビットラインＢＬに供給される。明らかに、第２記憶ユニットに印加される電圧は耐電圧を超えるため、第２記憶ユニットのアンチヒューズトランジスタのゲート酸化膜は破壊する。その結果、第２記憶ユニットのコンデンサの両端のインピーダンスは低い。この状況では、第２記憶ユニットは、オン状態または第１状態にあると考えられる。
【００４１】
図６Ｂを参照していただきたい。１ビットメモリセルが３回目にプログラミングされて、オフ状態（つまり、第２状態）が第２記憶ユニットに記録される場合、破壊電圧（例、６Ｖ）は第２アンチヒューズ信号ラインＡＦ２のみに供給される。オン電圧（例、３Ｖ）は制御信号ラインＣ１〜Ｃ２および第１アンチヒューズ信号ラインＡＦ１に供給される。さらに、非プログラム電圧（例、３Ｖ）がビットラインＢＬに供給される。明らかに、第２記憶ユニットのアンチヒューズトランジスタのゲート酸化膜は破壊しない。その結果、第２記憶ユニットのコンデンサの両端のインピーダンスは高い。この状況では、第２記憶ユニットは、オフ状態または第２状態にあると考えられる。
【００４２】
図６Ｃを参照していただきたい。１ビットメモリセルが３回目にプログラミングされて、オン状態（つまり、第１状態）が第２記憶ユニットに記録された後、１ビットメモリセルが読み出される。この状況では、読出し制御電圧（例、１Ｖ）は、制御信号ラインＣ１〜Ｃ２およびアンチヒューズ信号ラインＡＦ１〜ＡＦ２に供給される。さらに、ビットライン読出し電圧（例、０Ｖ）がビットラインＢＬに供給される。図６Ｃに図示するように、第２記憶ユニットのアンチヒューズトランジスタのゲート酸化膜はすでに破壊しており、第２記憶ユニットのコンデンサの両端のインピーダンスは低いため、より大きい読出し電流Ｉｒが第２アンチヒューズ信号ラインＡＦ２からビットラインＢＬに流れてもよい。読出し電流Ｉｒがセンス増幅器（図示せず）により感知された後、１ビットメモリセルのオン状態（つまり、第１状態）が検出される。
【００４３】
図６Ｄを参照していただきたい。１ビットメモリセルが３回目にプログラミングされて、オフ状態（つまり、第２状態）が第２記憶ユニットに記録された後、１ビットメモリセルが読み出される。この状況では、読出し制御電圧（例、１Ｖ）は制御信号ラインＣ１〜Ｃ２およびアンチヒューズ信号ラインＡＦ１〜ＡＦ２に供給される。さらに、ビットライン読出し電圧（例、０Ｖ）がビットラインＢＬに供給される。図６Ｄに図示するように、第２記憶ユニットのアンチヒューズトランジスタのゲート酸化膜は破壊しておらず、第２記憶ユニットのコンデンサの両端のインピーダンスは高いため、微量の読出し電流Ｉｒ（ほぼゼロ）が第２アンチヒューズ信号ラインＡＦ２からビットラインＢＬに流れてもよい。読出し電流Ｉｒがセンス増幅器（図示せず）により感知された後、１ビットメモリセルのオフ状態（つまり、第２状態）が検出される。
【００４４】
１ビットメモリセルを３回目に消去した後、第２記憶ユニットの記憶状態は直接破棄される。さらに、１ビットメモリセルがプログラミングされるか、または読み出されるかに関係なく、制御信号ラインＣ２〜Ｃ４およびアンチヒューズ信号ラインＡＦ２〜ＡＦ４へのオフ電圧（例、０Ｖ）が供給される。その結果、その後のプログラミング動作および読出し動作は、第２，第３および第４の記憶ユニットの記憶状態に影響されない。
【００４５】
図７Ａ〜図７Ｄは、１ビットメモリセルが４回目にプログラミングされて読み出されるときに、１ビットメモリセルに印加される関連信号の電圧を模式的に図示する。
図７Ａを参照していただきたい。１ビットメモリセルが４回目にプログラミングされて、オン状態（つまり、第１状態）が第１記憶ユニットに記録される場合、破壊電圧（例、６Ｖ）は第１アンチヒューズ信号ラインＡＦ１のみに供給される。オン電圧（例、３Ｖ）は第１制御信号ラインＣ１に供給される。さらに、プログラム電圧（例、０Ｖ）がビットラインＢＬに供給される。明らかに、第１記憶ユニットに印加される電圧は耐電圧を超えるため、第１記憶ユニットのアンチヒューズトランジスタのゲート酸化膜は破壊する。その結果、第１記憶ユニットのコンデンサの両端のインピーダンスは低い。この状況では、第１記憶ユニットは、オン状態または第１状態にあると考えられる。
【００４６】
図７Ｂを参照していただきたい。１ビットメモリセルが４回目にプログラミングされて、オフ状態（つまり、第２状態）が第１記憶ユニットに記録される場合、破壊電圧（例、６Ｖ）は第１アンチヒューズ信号ラインＡＦ１のみに供給される。オン電圧（例、３Ｖ）は第１制御信号ラインＣ１に供給される。さらに、非プログラム電圧（例、３Ｖ）がビットラインＢＬに供給される。明らかに、第１記憶ユニットのアンチヒューズトランジスタのゲート酸化膜は破壊しない。その結果、第１記憶ユニットのコンデンサの両端のインピーダンスは高い。この状況では、第１記憶ユニットは、オフ状態または第２状態にあると考えられる。
【００４７】
図７Ｃを参照していただきたい。１ビットメモリセルが４回目にプログラミングされて、オン状態（つまり、第１状態）が第１記憶ユニットに記録された後、１ビットメモリセルが読み出される。この状況では、読出し制御電圧（例、１Ｖ）は第１制御信号ラインＣ１および第１アンチヒューズ信号ラインＡＦ１に供給される。さらに、ビットライン読出し電圧（例、０Ｖ）がビットラインＢＬに供給される。図７Ｃに図示するように、第１記憶ユニットのアンチヒューズトランジスタのゲート酸化膜はすでに破壊しており、第１記憶ユニットのコンデンサの両端のインピーダンスは低いため、より大きい読出し電流Ｉｒが第１アンチヒューズ信号ラインＡＦ１からビットラインＢＬに流れてもよい。読出し電流Ｉｒがセンス増幅器（図示せず）により感知された後、１ビットメモリセルのオン状態（つまり、第１状態）が検出される。
【００４８】
図７Ｄを参照していただきたい。１ビットメモリセルが４回目にプログラミングされて、オフ状態（つまり、第２状態）が第１記憶ユニットに記録された後、１ビットメモリセルが読み出される。この状況では、読出し制御電圧（例、１Ｖ）は第１制御信号ラインＣ１および第１アンチヒューズ信号ラインＡＦ１に供給される。さらに、ビットライン読出し電圧（例、０Ｖ）がビットラインＢＬに供給される。図７Ｄに図示するように、第１記憶ユニットのアンチヒューズトランジスタのゲート酸化膜は破壊しておらず、第１記憶ユニットのコンデンサの両端のインピーダンスは高いため、微量の読出し電流Ｉｒ（ほぼゼロ）が第１アンチヒューズ信号ラインＡＦ１からビットラインＢＬに流れてもよい。読出し電流Ｉｒがセンス増幅器（図示せず）により感知された後、１ビットメモリセルのオフ状態（つまり、第２状態）が検出される。
【００４９】
前記の考察から、本発明の１ビットメモリセルは不揮発性メモリに適用することができ、ＭＴＰメモリの機能を有する。
さらに、本発明の１ビットメモリセルはワンタイム・プログラミングメモリ（ＯＴＰメモリ）として使用してもよい。ＯＴＰメモリのプログラミングおよび読出し動作を制御する方法を、以下詳しく説明する。
【００５０】
図８は、本発明の実施形態による１ビットメモリセルを制御する方法を図示するフローチャートであり、１ビットメモリセルはＯＴＰメモリとして使用される。１ビットメモリセルをＯＴＰメモリとして使用するため、１ビットメモリセルは１回プログラミングでき、消去できない。１ビットメモリセルが直列接続されているＮ個の記憶ユニットから構成される場合、１ビットメモリセルをプログラミングするために、同一の記憶状態がＮ個の記憶ユニット全部に後方から先にプログラミングする方式で記録される。
【００５１】
図８に図示するように、１ビットメモリセルが初期状態にあるとき、ｘ＝Ｎを設定する（ステップＳ８０２）。１ビットメモリセルをプログラミングする必要がある場合（ステップＳ８０４）、ｘ番目の記憶ユニットがプログラミングされる（ステップＳ８０６）。すなわち、記憶状態はｘ番目の記憶ユニットに記録される。さらに、ｘ＝ｘ−１を設定し（ステップＳ８０８）、ｘ＝０になる（ステップＳ８１０）までステップＳ８０６に戻る。ステップＳ８０６，Ｓ８０８およびＳ８１０を採用して、Ｎ個の記憶ユニットの記憶状態をＮ回のプログラムサイクルで順次記録する。
【００５２】
それから、１ビットメモリセルを読み出す必要がある場合（ステップＳ８１２）、Ｎ個の記憶ユニットの記憶状態が同時に供給される（ステップＳ８１４）。
これ以降、図８のフローチャートの制御メカニズムを、Ｎ＝４を引用して説明する。すなわち、１ビットメモリセルは直列接続されている４個の記憶ユニットから構成される。１ビットメモリセルをプログラミングする場合、記憶状態（オフ状態またはオン状態）は４個の記憶ユニット全部に記録される。１ビットメモリセルのデータを読み出す必要がある場合、４個の記憶ユニットの同一の記憶状態が同時に供給される。
【００５３】
これ以降、１ビットメモリセルをプログラミングするまたは読み出すときに、１ビットメモリセルに印加される関連信号の電圧を詳しく説明する。１ビットメモリセルは標準的なＣＭＯＳ製作プロセスで製造し、各トランジスタの耐電圧は３．３Ｖであると想定する。指定トランジスタに印加される電圧が耐電圧よりも大きい場合、指定トランジスタのゲート酸化膜は破壊する。
【００５４】
図９Ａ〜図９Ｅは、１ビットメモリセルをオン状態でプログラミングして読み出すときに、１ビットメモリセルに印加される関連信号の電圧を模式的に図示する。
図９Ａを参照していただきたい。第１プログラム期間中、オン状態（つまり、第１状態）が第４記憶ユニットに記録される。この状況では、破壊電圧（例、６Ｖ）は第４アンチヒューズ信号ラインＡＦ４のみに供給される。オン電圧（例、３Ｖ）は制御信号ラインＣ１〜Ｃ４およびアンチヒューズ信号ラインＡＦ１〜ＡＦ３に供給される。さらに、プログラム電圧（例、０Ｖ）がビットラインＢＬに供給される。明らかに、第４記憶ユニットに印加される電圧は耐電圧を超えるため、第４記憶ユニットのアンチヒューズトランジスタのゲート酸化膜は破壊する。その結果、第４記憶ユニットのコンデンサの両端のインピーダンスは低い。この状況では、第４記憶ユニットは、オン状態または第１状態にあると考えられる。
【００５５】
図９Ｂを参照していただきたい。第２プログラム期間中、オン状態（つまり、第１状態）が第３記憶ユニットに記録される。この状況では、オフ電圧（例、０Ｖ）は第４制御信号ラインＣ４および第４アンチヒューズ信号ラインＡＦ４に供給される。破壊電圧（例、６Ｖ）は第３アンチヒューズ信号ラインＡＦ３に供給される。オン電圧（例、３Ｖ）は制御信号ラインＣ１〜Ｃ３およびアンチヒューズ信号ラインＡＦ１〜ＡＦ２に供給される。さらに、プログラム電圧（例、０Ｖ）がビットラインＢＬに供給される。明らかに、第３記憶ユニットに印加される電圧は耐電圧を超えるため、第３記憶ユニットのアンチヒューズトランジスタのゲート酸化膜は破壊する。その結果、第３記憶ユニットのコンデンサの両端のインピーダンスは低い。この状況では、第３記憶ユニットは、オン状態または第１状態にあると考えられる。
【００５６】
図９Ｃを参照していただきたい。第３プログラム期間中、オン状態（つまり、第１状態）が第２記憶ユニットに記録される。この状況では、オフ電圧（例、０Ｖ）は制御信号ラインＣ３〜Ｃ４およびアンチヒューズ信号ラインＡＦ３〜ＡＦ４に供給される。破壊電圧（例、６Ｖ）は第２アンチヒューズ信号ラインＡＦ２に供給される。オン電圧（例、３Ｖ）は制御信号ラインＣ１〜Ｃ２および第１アンチヒューズ信号ラインＡＦ１に供給される。さらに、プログラム電圧（例、０Ｖ）がビットラインＢＬに供給される。明らかに、第２記憶ユニットに印加される電圧は耐電圧を超えるため、第２記憶ユニットのアンチヒューズトランジスタのゲート酸化膜は破壊する。その結果、第２記憶ユニットのコンデンサの両端のインピーダンスは低い。この状況では、第２記憶ユニットは、オン状態または第１状態にあると考えられる。
【００５７】
図９Ｄを参照していただきたい。第４プログラム期間中、オン状態（つまり、第１状態）が第１記憶ユニットに記録される。この状況では、オフ電圧（例、０Ｖ）は制御信号ラインＣ２〜Ｃ４およびアンチヒューズ信号ラインＡＦ２〜ＡＦ４に供給される。破壊電圧（例、６Ｖ）は第１アンチヒューズ信号ラインＡＦ１に供給される。オン電圧（例、３Ｖ）は第１制御信号ラインＣ１に供給される。さらに、プログラム電圧（例、０Ｖ）がビットラインＢＬに供給される。明らかに、第１記憶ユニットに印加される電圧は耐電圧を超えるため、第１記憶ユニットのアンチヒューズトランジスタのゲート酸化膜は破壊する。その結果、第１記憶ユニットのコンデンサの両端のインピーダンスは低い。この状況では、第１記憶ユニットは、オン状態または第１状態にあると考えられる。
【００５８】
図９Ｅを参照していただきたい。オン状態（つまり、第１状態）が４個の記憶ユニット全部に記録された後、１ビットメモリセルを読み出すために、読出し制御電圧（例、１Ｖ）が制御信号ラインＣ１〜Ｃ４およびアンチヒューズ信号ラインＡＦ１〜ＡＦ４に供給される。さらに、ビットライン読出し電圧（例、０Ｖ）がビットラインＢＬに供給される。図９Ｅに図示するように、４個の記憶ユニットのアンチヒューズトランジスタのゲート酸化膜はすでに破壊しており、インピーダンスが低いため、すべてのアンチヒューズ信号ラインからビットラインＢＬに流れる電流の合計は読出し電流Ｉｒに等しい。明らかに、読出し電流Ｉｒは非常に高い。読出し電流Ｉｒがセンス増幅器（図示せず）により感知された後、１ビットメモリセルのオン状態（つまり、第１状態）が検出される。本発明によると、１ビットメモリセルを読み出すとき、制御信号ラインＣ１〜Ｃ４およびアンチヒューズ信号ラインＡＦ１〜ＡＦ４に供給される電圧は読出し制御電圧（例、１Ｖ）である。しかし、制御信号ラインＣ１〜Ｃ４およびアンチヒューズ信号ラインＡＦ１〜ＡＦ４に供給される電圧は異なることができるであろう。例えば、１ビットメモリセルを読み出すとき、第１読出し制御電圧（例、１Ｖ）が制御信号ラインＣ１〜Ｃ４に供給されて、第２読出し制御電圧（例、１．２Ｖ）がアンチヒューズ信号ラインＡＦ１〜ＡＦ４に供給される。
【００５９】
前記実施形態では、本発明の１ビットメモリセルはＯＴＰメモリとして使用される。ゲート酸化膜が１プログラムサイクル中に首尾よく破壊するときは必ず、１ビットメモリセルは読出し電流に従うオン状態（つまり、第１状態）にあると考えてもよい。その結果、半導体製作プロセスにバラツキが生じ、ゲート酸化膜がいくつかのプログラム期間中に首尾よく破壊しない場合でも、１ビットメモリセルの記憶状態を正確に判断できる。
【００６０】
図１０Ａ〜図１０Ｅは、１ビットメモリセルをオフ状態でプログラミングして読み出すときに、１ビットメモリセルに印加される関連信号の電圧を模式的に図示する。
図１０Ａを参照していただきたい。第１プログラム期間中、オフ状態（つまり、第２状態）が第４記憶ユニットに記録される。この状況では、破壊電圧は第４アンチヒューズ信号ラインＡＦ４のみに供給される（例、６Ｖ）。オン電圧（例、３Ｖ）は制御信号ラインＣ１〜Ｃ４およびアンチヒューズ信号ラインＡＦ１〜ＡＦ３に供給される。さらに、非プログラム電圧（例、３Ｖ）がビットラインＢＬに供給される。明らかに、第４記憶ユニットのアンチヒューズトランジスタのゲート酸化膜は破壊しない。その結果、第４記憶ユニットのコンデンサの両端のインピーダンスは高い。この状況では、第４記憶ユニットは、オフ状態または第２状態にあると考えられる。
【００６１】
図１０Ｂを参照していただきたい。第２プログラム期間中、オフ状態（つまり、第２状態）が第３記憶ユニットに記録される。この状況では、オフ電圧（例、０Ｖ）は第４制御信号ラインＣ４および第４アンチヒューズ信号ラインＡＦ４に供給される。破壊電圧（例、６Ｖ）は第３アンチヒューズ信号ラインＡＦ３に供給される。オン電圧（例、３Ｖ）は制御信号ラインＣ１〜Ｃ３およびアンチヒューズ信号ラインＡＦ１〜ＡＦ２に供給される。さらに、非プログラム電圧（例、３Ｖ）がビットラインＢＬに供給される。明らかに、第３記憶ユニットのアンチヒューズトランジスタのゲート酸化膜は破壊しない。その結果、第３記憶ユニットのコンデンサの両端のインピーダンスは高い。この状況では、第３記憶ユニットは、オフ状態または第２状態にあると考えられる。
【００６２】
図１０Ｃを参照していただきたい。第３プログラム期間中、オフ状態（つまり、第２状態）が第２記憶ユニットに記録される。この状況では、オフ電圧（例、０Ｖ）は制御信号ラインＣ３〜Ｃ４およびアンチヒューズ信号ラインＡＦ３〜ＡＦ４に供給される。破壊電圧（例、６Ｖ）は第２アンチヒューズ信号ラインＡＦ２に供給される。オン電圧（例、３Ｖ）は制御信号ラインＣ１〜Ｃ２および第１アンチヒューズ信号ラインＡＦ１に供給される。さらに、非プログラム電圧（例、３Ｖ）がビットラインＢＬに供給される。明らかに、第２記憶ユニットのアンチヒューズトランジスタのゲート酸化膜は破壊しない。その結果、第２記憶ユニットのコンデンサの両端のインピーダンスは高い。この状況では、第２記憶ユニットは、オフ状態または第２状態にあると考えられる。
【００６３】
図１０Ｄを参照していただきたい。第４プログラム期間中、オフ状態（つまり、第２状態）が第１記憶ユニットに記録される。この状況では、オフ電圧（例、０Ｖ）は制御信号ラインＣ２〜Ｃ４およびアンチヒューズ信号ラインＡＦ２〜ＡＦ４に供給される。破壊電圧（例、６Ｖ）は第１アンチヒューズ信号ラインＡＦ１に供給される。オン電圧（例、３Ｖ）は第１制御信号ラインＣ１に供給される。さらに、非プログラム電圧（例、３Ｖ）がビットラインＢＬに供給される。明らかに、第１記憶ユニットのアンチヒューズトランジスタのゲート酸化膜は破壊しない。その結果、第１記憶ユニットのコンデンサの両端のインピーダンスは高い。この状況では、第１記憶ユニットは、オフ状態または第２状態にあると考えられる。
【００６４】
図１０Ｅを参照していただきたい。オフ状態（つまり、第２状態）が４個の記憶ユニット全部に記録された後、１ビットメモリセルを読み出すために、読出し制御電圧（例、１Ｖ）が制御信号ラインＣ１〜Ｃ４およびアンチヒューズ信号ラインＡＦ１〜ＡＦ４に供給される。さらに、ビットライン読出し電圧（例、０Ｖ）がビットラインＢＬに供給される。図１０Ｅに図示するように、４個の記憶ユニットのアンチヒューズトランジスタのゲート酸化膜は破壊しておらず、インピーダンスは高いため、すべてのアンチヒューズ信号ラインからビットラインＢＬに流れるすべての電流は非常に低い。明らかに、読出し電流Ｉｒも非常に低い。読出し電流Ｉｒをセンス増幅器（図示せず）により感知した後、１ビットメモリセルのオフ状態（つまり、第２状態）が検出される。
【００６５】
前記の考察から、本発明の１ビットメモリセルは不揮発性メモリに適用することができ、ＯＴＰメモリの機能を有する。
しかし、当業者には本発明の教唆を保ちながら、記憶ユニットの多数の変更および改変を行えることは容易に分かるであろうことを指摘しておく。
図１１は、本発明の第２実施形態による不揮発性メモリの１ビットメモリセルを図示する模式断面図である。第１ゲート酸化膜１４’，２４’，３４’および４４’がそれぞれ第２ゲート酸化膜１６’，２６’，３６’および４６’よりも厚いことを除き、図１１の記憶ユニットＳＵ１，ＳＵ２，ＳＵ３およびＳＵ４の構成は図１Ａのものと実質的に同一である。そのため、記憶ユニットをプログラミングするプロセス中、破壊電圧は低下してもよく、または第２ゲート酸化膜１６’，２６’，３６’および４６’はより容易に破壊してもよい。
【００６６】
図１２は、本発明の第３実施形態による不揮発性メモリの１ビットメモリセルを図示する模式断面図である。記憶ユニットＳＵ１，ＳＵ２，ＳＵ３およびＳＵ４は同一の構成を有するため、以下第１記憶ユニットＳＵ１のみを説明する。
図１２に図示するように、第１記憶ユニットＳＵ１は第１ｎ型ドープ領域９１と第２ｎ型ドープ領域９２とを備え、これらはｐ型基板の表面に形成されている。また、第１ｎ型ドープ領域９１はビットライン（ＢＬ）に接続されている。第１ｎ型ドープ領域９１と第２ｎ型ドープ領域９２との間にチャネル領域が形成されている。チャネル領域の上にゲート構造が配設されている。ゲート構造はゲート酸化膜とゲート導体層９８とを備える。ゲート酸化膜は第１部分９５と第２部分９６とを備えており、第１部分９５は第２部分９６よりも厚い。ゲート導体層９８は、ゲート酸化膜の第１部分９５および第２部分９６の上に形成されている。第１制御信号ラインＣ１は、ゲート酸化膜の第１部分９５の上に重なるゲート導体層９８の部分に接続されている。第１アンチヒューズ信号ラインＡＦ１は、ゲート酸化膜の第２部分９６の上に重なるゲート導体層９８の部分に接続されている。
【００６７】
第３実施形態では、記憶ユニットは単一のトランジスタで実現される。ゲート酸化膜の第１部分９５およびゲート導体層９８は合わせて、制御トランジスタの第１ゲート構造として機能する。ゲート酸化膜の第２部分９６およびゲート導体層９８は合わせて、アンチヒューズトランジスタの第２ゲート構造として機能する。第３実施形態の１ビットメモリセルも、ＯＴＰメモリとして、またはＭＴＰメモリとして使用してもよい。第３実施形態の１ビットメモリセルの制御メカニズムは、第１実施形態のものと同様であり、本明細書では繰り返し説明しない。
【００６８】
前記実施形態において、１ビットメモリセルの記憶ユニットはすべて同一の構成を有する。あるいは、いくつかの実施形態では、直列接続されている記憶ユニットの最後の記憶ユニットの構成は、他の記憶ユニットの構成とは異なる。
図１３は、本発明の第４実施形態による不揮発性メモリの１ビットメモリセルを図示する模式断面図である。
【００６９】
図１Ａと比較すると、最後の記憶ユニットＳＵ５は第３ｎ型ドープ領域をもたない。対して、第３ｎ型ドープ領域は素子分離構造５３に置き換えられている。例えば、素子分離構造５３はシャロートレンチアイソレーション（ＳＴＩ）構造である。
図１３に図示するように、第５記憶ユニットＳＵ５は第１ｎ型ドープ領域５１と、第２ｎ型ドープ領域５２と、素子分離構造５３とを備え、これらはｐ型基板の表面に形成されている。第１ｎ型ドープ領域５１と第２ｎ型ドープ領域５２との間に、第１チャネル領域が形成されている。第１チャネル領域の上に第１ゲート構造が配設されている。第２ｎ型ドープ領域５２と素子分離構造５３との間に、第３チャネル領域が形成されている。第３チャネル領域の上に第２ゲート構造が配設されている。第１ゲート構造は、第１ゲート酸化膜５４と第１ゲート導体層５５とを備える。第２ゲート構造は、第２ゲート酸化膜５６と第２ゲート導体層５７とを備える。第１ゲート導体層５５は第５制御信号ラインＣ５に接続されている。第２ゲート導体層５７は第５アンチヒューズ信号ラインＡＦ５に接続されている。
【００７０】
第４実施形態のコンセプトは、他の実施形態のコンセプトと組み合わせてもよい。例えば、第２実施形態では、１ビットメモリセルの最後の記憶ユニットの第３ｎ型ドープ領域を、素子分離構造に置き換えてもよい。同様に、第３実施形態では、１ビットメモリセルの最後の記憶ユニットの第２ｎ型ドープ領域を、素子分離構造に置き換えてもよい。
現在もっとも実用的で好適な実施形態と考えられるものの観点から本発明を説明してきたが、本発明が、開示される実施形態に制限される必要はないことは理解されるべきである。その反対に、添付の請求項の精神および範囲に含まれる様々な変更および同様な構成をカバーすることが意図されており、添付の請求項は、当該すべての変更および同様な構造を包含するようにもっとも広い解釈に従うべきである。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【図１１】
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【図１２】
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【図１３】
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