(57)【特許請求の範囲】
【請求項１】
上位層制御手段と、該上位層制御手段により制御される複数の下位層制御手段とを備え、該上位層制御手段及び該下位層制御手段に電力が供給される通常動作モードと、該上位層制御手段に電力が供給され、かつ該下位層制御手段に電力が供給されない省電力モードとを有する画像形成装置であって、
前記下位層制御手段は、
前記通常動作モードから前記省電力モードに遷移する際に、該通常動作モードに復帰する際に行なわれる初期化処理に使用される情報のうちの第１情報を前記下位層制御手段に設けられた不揮発性記憶手段に記憶するとともに該初期化処理に使用される情報のうちの第２情報を前記上位層制御手段へ送信するバックアップ処理手段と、
前記通常動作モードに復帰する際に、前記下位層制御手段の不揮発性記憶手段に記憶されている前記第１情報を用いて初期化処理を開始する第１初期化処理手段とを備え、
前記上位層制御手段は、
前記下位層制御手段から送信された前記第２情報を前記上位層制御手段に設けられた不揮発性記憶手段又は揮発性記憶手段に保持する保持手段と、
前記通常動作モードに復帰する際に、前記下位層制御手段への電力供給を開始するとともに、前記保持手段によって保持された前記第２情報を前記下位層制御手段に送信する第２初期化処理手段とを備え、
前記下位層制御手段は、さらに、接続されている他の制御手段又は制御する負荷との接続位置を検知する検知手段を備え、
前記第１初期化処理手段は、初期化処理を実行する際に前回の接続位置と今回の接続位置とが異なる場合は、前記不揮発性記憶手段に記憶された前記第１情報を用いた初期化処理の代わりに、前記上位層制御手段から通知される情報を用いて初期化処理を実行することを特徴とする画像形成装置。
【請求項２】
前記第２初期化処理手段は、
前記通常動作モードに復帰する際に、各制御手段の初期化処理が開始された後に、前記下位層制御手段との通信が可能になると、前記保持手段によって保持した前記第２情報を該下位層制御手段に送信することを特徴とする請求項１に記載の画像形成装置。
【請求項３】
前記第１初期化処理手段は、
前記下位層制御手段の不揮発性記憶手段に記憶した前記第１情報を用いて初期化処理を終了すると、前記第２初期化処理手段から送信された前記第２情報を用いた初期化処理を実行することを特徴とする請求項２に記載の画像形成装置。
【請求項４】
前記保持手段は、
前記バックアップ処理手段から送信された情報のデータ量と、前記上位層制御手段の不揮発性記憶手段における記憶可能な領域の残量とを比較する比較手段と、
前記データ量が前記記憶可能な領域の残量以上の場合に、前記下位層制御手段に対して、該記憶可能な領域の残量を通知する通知手段と
を備え、
前記バックアップ処理手段は、通知された前記記憶可能な領域の残量に従って、前記上位層制御手段に送信するデータ量を制限することを特徴とする請求項１乃至３の何れか１項に記載の画像形成装置。
【請求項５】
前記初期化処理に使用される情報には、他の制御手段との通信の設定情報、前記画像形成装置におけるそれぞれの制御手段の接続位置を示す固有の位置情報、入出力の設定情報、及び制御対象となる負荷を示す制御情報が含まれ、
前記初期化処理に使用される前記第１情報には、前記通信の設定情報、前記位置情報及び前記入出力の設定情報が含まれることを特徴とする請求項１乃至４の何れか１項に記載の画像形成装置。
【請求項６】
前記保持手段は、前記上位層制御手段への電力の供給が停止される場合であって、前記下位層制御手段から送信された前記第２情報を前記揮発性記憶手段に保持している場合は、該第２情報を前記不揮発性記憶手段に保持することを特徴とする請求項１乃至５の何れか１項に記載の画像形成装置。
【請求項７】
上位層制御手段と、該上位層制御手段により制御される複数の下位層制御手段とを備え、該上位層制御手段及び該下位層制御手段に電力が供給される通常動作モードと、該上位層制御手段に電力が供給され、かつ該下位層制御手段に電力が供給されない省電力モードとを有する画像形成装置の制御方法であって、
前記下位層制御手段が、前記通常動作モードから前記省電力モードに遷移する際に、該通常動作モードに復帰する際に行なわれる初期化処理に使用される情報のうちの第１情報を前記下位層制御手段に設けられた不揮発性記憶手段に記憶するとともに該初期化処理に使用される情報のうちの第２情報を前記上位層制御手段へ送信するバックアップ処理ステップと、
前記上位層制御手段が、前記下位層制御手段から送信された前記第２情報を前記上位層制御手段に設けられた不揮発性記憶手段又は揮発性記憶手段に保持する保持ステップと、
前記上位層制御手段が、前記通常動作モードに復帰する際に、前記下位層制御手段への電力供給を開始するとともに、前記下位層制御手段との通信が可能になると、前記保持ステップにおいて保持された前記第２情報を前記下位層制御手段に送信する第２初期化処理ステップと、
前記下位層制御手段が、前記通常動作モードに復帰する際に、前記下位層制御手段の不揮発性記憶手段に記憶されている前記第１情報を用いて初期化処理を開始した後に、前記第２初期化処理ステップにおいて送信される情報を用いた初期化処理を実行する第１初期化処理ステップと
を実行し、
前記下位層制御手段は、さらに、接続されている他の制御手段又は制御する負荷との接続位置を検知する検知ステップを実行し、
前記第１初期化処理ステップは、初期化処理を実行する際に前回の接続位置と今回の接続位置とが異なる場合は、前記不揮発性記憶手段に記憶された前記第１情報を用いた初期化処理の代わりに、前記上位層制御手段から通知される情報を用いて初期化処理を実行することを特徴とする画像形成装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、上位層制御手段と、上位層制御手段により制御される複数の下位層制御手段とを備える画像形成装置に関するものである。
【背景技術】
【０００２】
電子写真方式を採用する画像形成装置のプリンタデバイス制御では、１ＣＰＵによる集中制御が行われている。しかし、制御の一点集中によるＣＰＵ負荷の増大によって、より高性能なＣＰＵが必要となる。さらに、プリンタデバイスの制御負荷の増大に伴い、通信ケーブル（通信束線）をＣＰＵ基板から離れた制御負荷ドライバユニットまで引き回す必要があり、長大な通信ケーブルが多数必要となっていた。このような問題を解決するために、電子写真システムを構成する各制御モジュールを個々のサブＣＰＵに分割する制御形態が注目されている。
【０００３】
また、画像形成装置では待機時の消費電力を削減するため、不要な部位の動作の停止や電力供給の停止を行う省電力制御が必要とされている。分散した制御形態で、システム全体の消費電力を低減させるためには機器全体の動作状態に応じて個々の制御モジュール毎に電源を落とす方法が考えられている。さらに、省電力制御では、電源の再投入時のシステムの立ち上がり時間を低減する応答性が求められている。分散制御システムの省電力制御と高速復帰に関する技術として、例えば、特許文献１には、電子計算機の省電力状態移行・復帰に際し、他の電子計算機に内部状態を保存依頼し、復帰時に内部状態を受信し再起動させる技術が提案されている。また、特許文献２には、メインモジュールと拡張モジュールとで構成されるシステムで拡張モジュールが待機モードに移行・復帰の際に復帰に必要な情報をメインモジュールとの間で送受信し動作復帰する技術が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−００３１５２号公報
【特許文献２】特開２００４−３６２２３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来技術例には以下に記載する問題がある。分散制御システムを画像形成装置に適用した場合、個々の制御モジュールはモータ、ヒータ等の各負荷を制御する。したがって、複数の分散制御モジュールが画像形成装置の機能グループ毎にまとまった階層構造をとることが考えられる。このような分散制御システムを採用する画像形成装置においては、省電力モードから通常モードに復帰する際に、多数の制御モジュールが階層毎に順次復帰するため、デバイスの制御を開始するまでに時間がかかってしまう。したがって、電源再投入時に通信不能状態が長く続くため、復帰に必要なデータの送受信ができず初期化に失敗する可能性がある。このような問題を回避するため、制御モジュール毎に不揮発メモリを備え、動作状態データを個別に保持するようにすることは可能であるが、全ての制御モジュールに大容量の不揮発性メモリを備える必要があり、コスト増加を招いてしまう。
【０００６】
本発明は、上述の問題に鑑みて成されたものであり、コスト増加を招くことなく分散制御システムを適用するとともに、通常動作モードへの復帰処理の高速化を実現し、初期化処理を実行する際に接続されている他の制御部や負荷の接続位置に応じて初期化処理で利用する情報を切り替えることにより、通常動作モードへの復帰処理の安全性を確保する画像形成装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、例えば、上位層制御手段と、該上位層制御手段により制御される複数の下位層制御手段とを備え、該上位層制御手段及び該下位層制御手段に電力が供給される通常動作モードと、該上位層制御手段に電力が供給され、かつ該下位層制御手段に電力が供給されない省電力モードとを有する画像形成装置であって、前記下位層制御手段は、前記通常動作モードから前記省電力モードに遷移する際に、該通常動作モードに復帰する際に行なわれる初期化処理に使用される情報のうちの第１情報を前記下位層制御手段に設けられた不揮発性記憶手段に記憶するとともに該初期化処理に使用される情報のうちの第２情報を前記上位層制御手段へ送信するバックアップ処理手段と、前記通常動作モードに復帰する際に、前記下位層制御手段の不揮発性記憶手段に記憶されている前記第１情報を用いて初期化処理を開始する第１初期化処理手段とを備え、前記上位層制御手段は、前記下位層制御手段から送信された前記第２情報を前記上位層制御手段に設けられた不揮発性記憶手段又は揮発性記憶手段に保持する保持手段と、前記通常動作モードに復帰する際に、前記下位層制御手段への電力供給を開始するとともに、前記保持手段によって保持された前記第２情報を前記下位層制御手段に送信する第２初期化処理手段とを備え、前記下位層制御手段は、さらに、接続されている他の制御手段又は制御する負荷との接続位置を検知する検知手段を備え、前記第１初期化処理手段は、初期化処理を実行する際に前回の接続位置と今回の接続位置とが異なる場合は、前記不揮発性記憶手段に記憶された前記第１情報を用いた初期化処理の代わりに、前記上位層制御手段から通知される情報を用いて初期化処理を実行することを特徴とする。
【発明の効果】
【０００９】
本発明は、例えば、コスト増加を招くことなく分散制御システムを適用するとともに、通常動作モードへの復帰処理の高速化を実現し、初期化処理を実行する際に接続されている他の制御部や負荷の接続位置に応じて初期化処理で利用する情報を切り替えることにより、通常動作モードへの復帰処理の安全性を確保する画像形成装置を提供できる。
【図面の簡単な説明】
【００１０】
【図１】本実施形態に係る画像形成装置１０００の概観を示す図である。
【図２】本実施形態に係る画像形成部３００の構成例を示す断面図である。
【図３】本実施形態に係るマスタＣＰＵ、サブマスタＣＰＵ及びスレーブＣＰＵの関連を模式的に示す図である。
【図４】本実施形態に係る画像形成装置１０００の制御基板の一例を示す図である。
【図５】本実施形態に係るサブマスタＣＰＵ８０１及びスレーブＣＰＵ８０２、８０３の詳細な構成例を示す図である。
【図６】本実施形態に係るスレーブＣＰＵの詳細なデバイス接続を示す図である。
【図７】図６の接続例におけるサブマスタＣＰＵ内の設定例を示す図である。
【図８】本実施形態に係る動作モード遷移に伴うマスタＣＰＵ１００１、サブマスタＣＰＵ８０１、スレーブＣＰＵ８０２のシーケンスを示す図である。
【図９】本実施形態に係るスレーブＣＰＵ８０２の処理手順を示すフローチャートである。
【図１０】本実施形態に係るサブマスタＣＰＵ８０１の処理手順を示すフローチャートである。
【発明を実施するための形態】
【００１１】
＜画像形成装置の構成＞
以下では、図１乃至図１０を参照して、本実施形態について説明する。図１に示すように、画像形成装置１０００は、自動原稿搬送装置１００、画像読取部２００、画像形成部３００、及び操作部１０を備える。また、画像読取部２００は、画像形成部３００の上に載置されている。さらに、画像読取部２００上には、自動原稿搬送装置（ＤＦ）１００が載置されている。また、本画像形成装置１０００は、複数の制御部（ＣＰＵ）を用いて分散制御を実現する。
【００１２】
自動原稿搬送装置１００は、原稿を自動的に原稿台ガラス上に搬送する。画像読取部２００は、自動原稿搬送装置１００から搬送された原稿を読み取って画像データを出力する。画像形成部３００は、自動原稿搬送装置１００から出力された画像データやネットワークを介して接続された外部装置から入力された画像データに従って記録材に画像を形成する。操作部１０は、ユーザが各種操作を行うためのＧＵＩ（グラフィカル・ユーザ・インタフェース）を有する。さらに、操作部１０は、タッチパネル等の表示部を有し、ユーザに対して情報を提示することもできる。
【００１３】
＜画像形成部＞
次に、図２を参照して、画像形成部３００の詳細について説明する。なお、本実施形態の画像形成部３００は電子写真方式を採用している。なお、図２の参照番号の末尾に示すアルファベットＹ、Ｍ、Ｃ、Ｋは、それぞれイエロー、マゼンダ、シアン、ブラックのトナーに対応した各エンジンを示す。以下では、全てのトナーに対応するエンジンを示す場合は末尾のアルファベットＹ、Ｍ、Ｃ、Ｋを省略して参照番号を記載し、個別に示す場合は参照番号の末尾にアルファベットＹ、Ｍ、Ｃ、Ｋを付記して記載する。
【００１４】
像担持体としてフルカラー静電画像を形成するための感光ドラム（以下、単に「感光体」と称する。）２２５は、モータで矢印Ａの方向に回転可能に設けられる。感光体２２５の周囲には、一次帯電装置２２１、露光装置２１８、現像装置２２３、転写装置２２０、クリーナ装置２２２、除電装置２７１が配置されている。
【００１５】
現像装置２２３Ｋはモノクロ現像のための現像装置であり、感光体２２５Ｋ上の潜像をＫのトナーで現像する。また現像装置２２３Ｙ、Ｍ、Ｃはフルカラー現像のための現像装置であり、現像装置２２３Ｙ、Ｍ、Ｃは、感光体２２５Ｙ、Ｍ、Ｃ上の潜像をそれぞれＹ、Ｍ、Ｃのトナーで現像する。感光体２２５上に現像された各色のトナー像は、転写装置２２０によって中間転写体である転写ベルト２２６に一括で多重転写されて、４色のトナー像が重ね合わされる。
【００１６】
転写ベルト２２６は、ローラ２２７、２２８、２２９に張架されている。ローラ２２７は、駆動源に結合されて転写ベルト２２６を駆動する駆動ローラとして機能し、ローラ２２８は転写ベルト２２６の張力を調節するテンションローラとして機能する。また、ローラ２２９は、２次転写装置２３１としての転写ローラのバックアップローラとして機能する。転写ローラ脱着ユニット２５０は、２次転写装置２３１を転写ベルト２２６に接着させるか、又は離脱させるための駆動ユニットである。２次転写装置２３１を通過した後の転写ベルト２２６の下部にはクリーナブレード２３２が設けられており、転写ベルト２２６上の残留トナーがブレードで掻き落とされる。
【００１７】
カセット２４０、２４１及び手差し給紙部２５３に格納された記録材（記録紙）は、レジストローラ２５５、給紙ローラ対２３５及び縦パスローラ対２３６、２３７によってニップ部、つまり２次転写装置２３１と転写ベルト２２６との当接部に給送される。なお、その際２次転写装置２３１は、転写ローラ脱着ユニット２５０によって転写ベルト２２６に当接されている。転写ベルト２２６上に形成されたトナー像は、このニップ部で記録材上に転写される。その後、トナー像が転写された記録材は、定着装置２３４でトナー像が熱定着されて装置外へ排出される。
【００１８】
カセット２４０、２４１及び手差し給紙部２５３は、それぞれ記録材の有無を検知するためのシートなし検知センサ２４３、２４４、２４５を備える。また、カセット２４０、２４１及び手差し給紙部２５３は、それぞれ記録材のピックアップ不良を検知するための給紙センサ２４７、２４８、２４９を備える。
【００１９】
ここで、画像形成部３００による画像形成動作について説明する。画像形成が開始されると、カセット２４０、２４１及び手差し給紙部２５３に格納された記録材は、ピックアップローラ２３８、２３９、２５４により１枚毎に給紙ローラ対２３５に搬送される。記録材は、給紙ローラ対２３５によりレジストローラ２５５へと搬送されると、その直前のレジストセンサ２５６により記録材の通過が検知される。
【００２０】
レジストセンサ２５６により記録材の通過が検知された時点で、本実施形態では所定の時間が経過した後に一端搬送動作を中断する。その結果、記録材は停止しているレジストローラ２５５に突き当たり搬送が停止されるが、その際記録材の進行方向端部が搬送経路に対して垂直になるように搬送位置が固定され、記録材の搬送方向が搬送経路に対してずれた状態の斜行が補正される。以下では、この処理を位置補正と称する。位置補正は、以降の記録材に対する画像形成方向の傾きを最小化するために必要となる。位置補正後、レジストローラ２５５を起動させることにより、記録材は、２次転写装置２３１へ供給される。なお、レジストローラ２５５は、駆動源に結合され、クラッチによって駆動が伝えられることで回転駆動を行う。
【００２１】
次に、一次帯電装置２２１に電圧を印加して感光体２２５の表面を予定の帯電部電位で一様にマイナス帯電させる。続いて、帯電された感光体２２５上の画像部分が所定の露光部電位になるようにレーザスキャナ部からなる露光装置２１８で露光を行い潜像が形成される。露光装置２１８はプリンタ制御Ｉ／Ｆ２１５を介してコントローラ４６０より送られてくる画像データに基づいてレーザ光をオン、オフすることによって画像に対応した潜像を形成する。
【００２２】
また、現像装置２２３の現像ローラには各色毎に予め設定された現像バイアスが印加されており、上記潜像は、現像ローラの位置を通過する際にトナーで現像され、トナー像として可視化される。トナー像は、転写装置２２０により転写ベルト２２６に転写され、さらに２次転写装置２３１で、給紙部より搬送された記録材に転写された後、レジスト後搬送パス２６８を通過し、定着搬送ベルト２３０を介して、定着装置２３４へと搬送される。
【００２３】
定着装置２３４では、まずトナーの吸着力を補って画像乱れを防止するために、定着前帯電器２５１、２５２で帯電され、さらに定着ローラ２３３でトナー画像が熱定着される。その後、記録材は、排紙フラッパ２５７により排紙パス２５８側に搬送パスが切り替えられることにより、排紙ローラ２７０によってそのまま排紙トレー２４２に排紙される。感光体２２５上に残留したトナーは、クリーナ装置２２２で除去、回収される。最後に、感光体２２５は、除電装置２７１で一様に０ボルト付近まで除電されて、次の画像形成サイクルに備える。
【００２４】
画像形成装置１０００によるカラーの画像形成開始タイミングは、Ｙ、Ｍ、Ｃ、Ｋの同時転写であるため転写ベルト２２６上の任意の位置に画像形成を行うことが可能である。しかし、感光体２２５Ｙ、Ｍ、Ｃ上のトナー像を転写する位置のずれ分をタイミング的にシフトさせながら画像形成開始タイミングを決定する必要がある。
【００２５】
なお、画像形成部３００においては、記録材を連続的にカセット２４０、２４１及び手差し給紙部２５３より給送させることが可能である。この場合、先行する記録材のシート長を考慮し、記録材が重なり合わないような最短の間隔でカセット２４０、２４１及び手差し給紙部２５３からの給紙を行う。上述したように、位置補正後に、レジストローラ２５５を起動させることにより、記録材は２次転写装置２３１へ供給されるが、２次転写装置２３１に到達すると、再びレジストローラ２５５が一時停止される。これは、後続の記録材に対して先行する記録材と同様に位置補正を行うためである。
【００２６】
次に、記録材の裏面に画像を形成する場合の動作について詳細に説明する。記録材の裏面に画像を形成する際には、まず記録材の表面への画像形成が先行して実行される。表面のみの画像形成であれば、定着装置２３４でトナー像が熱定着された後に、そのまま排紙トレー２４２に排紙される。一方、引き続き裏面の画像形成を行う場合、センサ２６９で記録材が検知されると、排紙フラッパ２５７により裏面パス２５９側に搬送パスが切り換えられ、それに併せた反転ローラ２６０の回転駆動により記録材が両面反転パス２６１に搬送される。その後、記録材は、送り方向幅の分だけ両面反転パス２６１に搬送された後に反転ローラ２６０の逆回転駆動により進行方向が切り替えられ、表面に画像形成された画像面を下向きにして両面パス搬送ローラ２６２の駆動により両面パス２６３に搬送される。
【００２７】
続いて、記録材は、両面パス２６３を再給紙ローラ２６４に向かって搬送されると、その直前の再給紙センサ２６５により通過が検知される。再給紙センサ２６５により記録材の通過が検知されると、本実施形態では所定の時間が経過した後に一端搬送動作を中断する。その結果、記録材は、停止している再給紙ローラ２６４に突き当たり搬送が一時停止されるが、その際記録材の進行方向端部が搬送経路に対して垂直になるように位置が固定され、記録材の搬送方向が再給紙パス内の搬送経路に対してずれる斜行が補正される。以下では、この処理を再位置補正と称する。
【００２８】
再位置補正は、以降の記録材裏面に対する画像形成方向の傾きを最小化するために必要となる。再位置補正後、再給紙ローラ２６４を起動させることにより、記録材は、表裏が逆転した状態で再度給紙パス２６６上に搬送される。その後の画像形成動作については、上述した表面の画像形成動作と同じであるためここでは省略する。このように表裏両面に画像形成された記録材は、そのまま排紙フラッパ２５７より排紙パス２５８側に搬送パスが切り替えられることにより、排紙トレー２４２に排紙される。
【００２９】
なお、本画像形成部３００においては、両面印刷時においても、記録材の連続給送が可能である。しかしながら、記録材への画像形成や形成されたトナー像の定着などを行うための装置は１系統しか有していないため、表面への印刷と裏面への印刷を同時に行うことはできない。したがって、両面印刷時においては、画像形成部３００に対し、カセット２４０、２４１及び手差し給紙部２５３からの記録材と、裏面印刷のために反転させて画像形成部に再度給送された記録材とは交互に画像形成されることとなる。
【００３０】
本画像形成部３００は、図２に示す各制御負荷を、後述する搬送モジュールＡ２８０、搬送モジュールＢ２８１、作像モジュール２８２、定着モジュール２８３という４つの制御ブロックに分けて各々が自律的に制御されている。さらに、これらの４つの制御ブロックを統括して画像形成装置として機能させるためのマスタモジュール２８４を有する。以下では、各モジュールの制御構成について図３を用いて説明する。
【００３１】
図３に示すように、本実施形態において、マスタモジュール２８４に備えられるマスタＣＰＵ（マスタ制御手段／上位層制御手段）１００１は、プリンタ制御Ｉ／Ｆ２１５を介してコントローラ４６０より送られる指示及び画像データに基づいて画像形成装置１０００の全体を制御する。また、画像形成を実行するための搬送モジュールＡ２８０、搬送モジュールＢ２８１、作像モジュール２８２、及び定着モジュール２８３は、各機能を制御するサブマスタＣＰＵ（サブマスタ制御手段／上位層制御手段又は下位層制御手段）６０１、９０１、７０１、８０１を備える。サブマスタＣＰＵ６０１、９０１、７０１、８０１はマスタＣＰＵ１００１により制御される。さらに、各機能モジュールは、さらに、各機能を実行するための制御負荷を動作させるためのスレーブＣＰＵ（スレーブ制御手段／下位層制御手段）６０２、６０３、６０４、６０５、９０２、９０３、７０２、７０３、７０４、７０５、７０６、８０２、８０３を備える。スレーブＣＰＵ６０２、６０３、６０４、６０５はサブマスタＣＰＵ６０１に、スレーブＣＰＵ９０２、９０３はサブマスタＣＰＵ９０１に、スレーブＣＰＵ７０２、７０３、７０４、７０５、７０６はサブマスタＣＰＵ７０１に、スレーブＣＰＵ８０２、８０３はサブマスタＣＰＵ８０１に制御される。
【００３２】
図３に示すように、マスタＣＰＵ１００１と複数のサブマスタＣＰＵ６０１、７０１、８０１、９０１は共通のネットワーク型通信バス（第１信号線）１００２によってバス接続される。サブマスタＣＰＵ６０１、７０１、８０１、９０１同士の間もネットワーク型通信バス（第１信号線）１００２によってバス接続される。なお、マスタＣＰＵ１００１と複数のサブマスタＣＰＵ６０１、７０１、８０１、９０１はリング接続されるものでもよい。サブマスタＣＰＵ６０１は、さらに、高速シリアル通信バス（第２信号線）６１２、６１３、６１４、６１５を介して、複数のスレーブＣＰＵ６０２、６０３、６０４、６０５のそれぞれと１対１接続（ピアツーピア接続）されている。同様に、サブマスタＣＰＵ７０１は、高速シリアル通信バス（第２信号線）７１１、７１２、７１３、７１４、７１５を介して、それぞれスレーブＣＰＵ７０２、７０３、７０４、７０５、７０６と接続される。サブマスタＣＰＵ８０１は、高速シリアル通信バス（第２信号線）８０８、８０９を介して、それぞれスレーブＣＰＵ８０２、８０３と接続される。サブマスタＣＰＵ９０１は、高速シリアル通信バス（第２信号線）９０９、９１０を介して、それぞれスレーブＣＰＵ９０２、９０３と接続される。ここで、高速シリアル通信バスは、短距離高速通信に用いられる。
【００３３】
本実施形態に係る画像形成装置１０００において、タイミングに依存した応答性が必要とされる制御に関しては、各サブマスタＣＰＵに統括された機能モジュール内で実現されるように機能分割されている。そのため、末端の制御負荷を駆動するための各スレーブＣＰＵと各サブマスタＣＰＵとの間の通信は、応答性のよい高速シリアル通信バスによって接続されている。つまり、上記第２信号線には、上記第１信号線よりもデータ転送のタイミング精度が高い信号線が用いられる。
【００３４】
一方、サブマスタＣＰＵ６０１、７０１、８０１、９０１とマスタＣＰＵ１００１との間では、精密な制御タイミングを必要としない、画像形成動作の大まかな処理の流れを統括するようなやり取りだけが行われる。例えば、マスタＣＰＵ１００１はサブマスタＣＰＵに、画像形成前処理開始、給紙開始、画像形成後処理開始といった指示を出す。また、マスタＣＰＵ１００１はサブマスタＣＰＵに、コントローラ４６０から指示されたモード（例えばモノクロモードや両面画像形成モードなど）に基づいた指示を画像形成開始の前に出す。サブマスタＣＰＵ６０１、７０１、８０１、９０１のそれぞれの間でも、精密なタイミング制御を必要としないやり取りだけが行われる。すなわち、画像形成装置の制御を、相互に精密なタイミング制御を必要としない制御単位に分け、それぞれのサブマスタＣＰＵがそれぞれの制御単位を精密なタイミングで制御する。これにより、本画像形成装置１０００では、通信トラフィックを最小限に抑え、低速で安価なネットワーク型通信バス１００２で接続することを可能としている。なお、マスタＣＰＵ、サブマスタＣＰＵ、及びスレーブＣＰＵについては、実装される制御基板が必ずしも一律である必要はなく、装置実装上の事情に合わせて可変的に配置させることが可能である。
【００３５】
次に、図４を参照して、本実施形態における具体的なマスタＣＰＵ、サブマスタＣＰＵ、スレーブＣＰＵの基板構成上の配置について説明する。本実施形態によれば、図４に示すように、様々な制御基板の構成を採用することができる。例えば、サブマスタＣＰＵ６０１とスレーブＣＰＵ６０２、６０３、６０４、６０５とは、同一の基板上に実装されている。また、サブマスタＣＰＵ７０１及びスレーブＣＰＵ７０２、７０３、７０４、又は、サブマスタＣＰＵ８０１及びスレーブＣＰＵ８０２、８０３のように、サブマスタＣＰＵと個々のスレーブＣＰＵが独立の基板として実装されてもよい。また、スレーブＣＰＵ７０５、７０６のように一部のスレーブＣＰＵが同一の基板上に実装されてもよい。また、サブマスタＣＰＵ９０１及びスレーブＣＰＵ９０２のように、サブマスタＣＰＵとスレーブＣＰＵの一部だけが同一基板上に配置されてもよい。
【００３６】
＜省電力制御＞
本実施形態に係る画像形成装置は、機器の消費電力を抑制するために、動作モードとして、通常動作モードと、部分的な給電を停止する省電力モードとを備えている。また、省電力モードは、給電の停止領域の違いによる２つのモードを有する。まず、図５を参照して、サブマスタＣＰＵ８０１、及びスレーブＣＰＵ８０２、８０３の内部構造及びデバイス接続について詳細に説明する。しかし、以下で説明する構成例は、制御内容を説明するためのものであって、本発明の各ＣＰＵにおける内部構造及びデバイス接続を限定するものではない。なお、サブマスタＣＰＵ８０１の内部構造は、参照番号の末尾に”ａ”を付す。また、スレーブＣＰＵ８０２の内部構造又はスレーブＣＰＵ８０２に接続されるデバイスは参照番号の末尾に”ｂ”を付す。また、スレーブＣＰＵ８０３の内部構造又はスレーブＣＰＵ８０３接続されるデバイスは参照番号の末尾に”ｃ”を付す。
【００３７】
スレーブＣＰＵ８０２は、定着搬送ベルト２３０を回転させるためのステッピングモータ８０４、定着ローラ２３３を回転させるためのステッピングモータ８０５を制御負荷とし、２次転写装置２３１から定着後の搬送パスに記録材を引き渡すまでの制御を行う。スレーブＣＰＵ８０３は、定着装置２３４における加熱ヒータ８０６、温度検知サーミスタ８０７、定着前帯電器２５１・２５２を制御負荷とする。スレーブＣＰＵ８０３は、定着ローラ２３３を通過する記録材を熱定着させるため、定着前帯電器２５１・２５２で帯電させ、続いて温度検知サーミスタ８０７の検知結果をフィードバックさせながら、適切なヒータ加熱を行い定着装置２３４の定着温調制御を行う。これにより、まずトナーの吸着力を補って画像乱れを防止することができる。スレーブＣＰＵ８０２は、ＣＰＵコア１２０１ｂ、フラッシュメモリ１２０２ｂ、ＳＲＡＭ１２０３ｂ、シリアルＩ／Ｆ１２０７ｂ、Ｄ／Ａコンバータ１２０８ｂ、Ａ／Ｄコンバータ１２０９ｂ、ＰＷＭ生成器１２１０ｂ及びＧＰＩＯ１２１２ｂを備える。フラッシュメモリ１２０２は、不揮発性のメモリ（不揮発性記憶手段）であり、スレーブＣＰＵ８０２の電源がオフされてもデータを保持することができる。
【００３８】
以下では、参照番号の末尾に付したアルファベット”ａ，ｂ，ｃ”を省略して説明する。つまり、以下で説明する内容は、サブマスタＣＰＵ８０１、スレーブＣＰＵ８０２、８０３において同様の説明となる。ＣＰＵコア１２０１は、フラッシュメモリ１２０２に格納されたプログラムに従って周辺回路を使用しながら種々のデバイスを制御する。フラッシュメモリ１２０２は、ＣＰＵコア１２０１によって実行されるプログラムに加えて、データを保持する。ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１２０３は、ＣＰＵコア１２０１のワーク用のメモリである。
【００３９】
シリアルＩ／Ｆ１２０７は、サブマスタＣＰＵ８０１とスレーブＣＰＵ８０３との間でシリアル通信を行う。図３ではサブマスタＣＰＵ８０１と、スレーブＣＰＵ８０２、８０３とはシリアルバス８０８、８０９で個別に接続されていたが、図５では共通のシリアルバス１２１３で接続されている。Ｄ／Ａコンバータ１２０８は、デジタル信号をアナログ信号に変換し、複数のチャネルを備える。Ａ／Ｄコンバータ１２０９は、アナログ信号をデジタル信号に変換し、複数のチャネルを備える。ＰＷＭ（パルス幅変調）生成器１２１０は、複数の独立した汎用タイマを使用してＰＷＭ信号を生成する。ＧＰＩＯ（Ｇｅｎｅｒａｌ Ｐｕｒｐｏｓｅ Ｉ／Ｏ）１２１２は、複数の汎用入出力ポートを有する。
【００４０】
スレーブＣＰＵ８０２に接続された各負荷について説明する。１２２１、１２２２は入力されるクロック周波数に応じてモータの励磁パターンを更新し、ステッピングモータ８０４，８０５を駆動するモータライバである。１２２４は、ＬＥＤ（発光ダイオード）とフォトトランジスタで構成され、フォトトランジスタの入射光に応じて出力が変化するフォトインタラプタを示す。１２２３（ｂ、ｃ）は、スレーブＣＰＵ８０２が接続された際に装置内の何れのドライバボードと接続しているか（接続位置）を特定するための位置情報を保持するＩＤ指定部を示す。ＩＤ指定部１２２３は、個々の信号レベルが固有のＩＤ値を示す信号線や、ＩＤが書き込まれたＥＥＰＲＯＭのような不揮発性メモリによって実現される。モータドライバ１２２１，１２２２、ＩＤ指定部１２２３、及び、不図示の接続用のコネクタは、ドライバボード１２２０上に実装される。接続線１２３０、１２３１は、スレーブＣＰＵ８０２のＰＷＭ生成器１２１０ｂとモータドライバ１２２１、１２２２との間を接続し、駆動信号を伝達する。また、接続線１２３２、１２３３はスレーブＣＰＵ８０２のＧＰＩＯ１２１２ｂとモータドライバ１２２１、１２２２との間を接続し、動作モードを指定する複数の信号線で構成される。接続線１２３４は、フォトインタラプタ１２２４とＧＰＩＯ１２１２ｂとの接続線である。
【００４１】
次に、スレーブＣＰＵ８０３に接続された各負荷について説明する。抵抗器１２４１と温度検知サーミスタ８０７とは、直列に接続され、抵抗比の温度変化により温度を検知する。また、抵抗器１２４１、ヒータ制御回路１２４２、ＩＤ指定部１２２３、及び、不図示の接続用のコネクタは、ドライバボード１２４０上に実装される。接続線１２５０は、Ｄ／Ａコンバータ１２０８と抵抗器１２４１とを接続する。接続線１２５１は、温度検知サーミスタ８０７の中点と、Ａ／Ｄコンバータ１２０９とを接続する。スレーブＣＰＵ８０３の内部構成は、スレーブＣＰＵ８０２の構成と同様であるため説明を省略する。また、サブマスタＣＰＵ８０１は、スレーブＣＰＵ８０２の構成に加えて、マスタＣＰＵ１００１と接続するシリアルＩ／Ｆ１２０５ａを備える。他の構成については、スレーブＣＰＵ８０２の構成と同様であるため説明を省略する。
【００４２】
次に、図５の構成の一部を詳細に示す図６を参照して、スレーブＣＰＵ８０２、８０３の内部ブロック、入出力バッファの構成、及び外部デバイスへの接続構成について説明する。１３４１、１３４２は、ステッピングモータ８０４を駆動するモータドライバ１２２１とスレーブＣＰＵ８０２の接続部を示す。１３４３は、フォトインタラプタ１２２４とスレーブＣＰＵ８０２との接続部を示す。図６に示すように、接続部１４３１〜１４３３のスレーブＣＰＵ８０２側の構成は全て同じである。また、入出力バッファ部分は、入力バッファ１３０５（ａ〜ｃ）、出力バッファ１３０６（ａ〜ｃ）、及び、出力バッファ動作をオンオフする不図示の内部レジスタからの制御線１３０２（ａ〜ｃ）で構成される。また、抵抗器１３０４（ａ〜ｃ）、ＦＥＴ１３０３（ａ〜ｃ）が電源と入出力との間に配置される。ＦＥＴ１３０３（ａ〜ｃ）には、不図示の制御レジスタからのＦＥＴ１３０３のオンオフを制御する制御線１３０１（ａ〜ｃ）が接続されている。抵抗器１３０４（ａ〜ｃ）はＦＥＴ１３０３（ａ〜ｃ）がオンすると内蔵のプルアップ抵抗として動作する。制御線１３０１（ａ〜ｃ）、１３０２（ａ〜ｃ）は外部に接続されるデバイスに応じてオンオフの制御を行う。
【００４３】
次に、バッファに接続される制御ブロックについて説明する。１つの入出力バッファに対して、ＧＰＩＯ１２１２の出力とＰＷＭ生成器１２１０の出力のどちらかを選択的に接続することが可能な構成となっている。当該切換は、セレクタ１３０７（ａ〜ｃ）と不図示の内部レジスタからのセレクタ１３０７（ａ〜ｃ）の切換制御信号１３０８（ａ〜ｃ）とによって行われる。本実施形態では、ＧＰＩＯ１２１２の出力とＰＷＭ生成器１２１０の出力の何れを選択するかは、実行する制御や外部に接続されるデバイスに応じて決定される。電源投入直後（リセット直後）のスレーブＣＰＵ８０２の制御線１３０２（ａ〜ｃ）が入力ポートとなるため、接続線１２３０，１２３２，１２３４のレベルを抵抗器１３０９、１３１０、１３２０により規定する。このように、一般的なＣＭＯＳデバイスでは入力端子の入力レベルが不定になると誤動作や破壊に繋がる可能性があるためレベル規定の抵抗が挿入されている。
【００４４】
次に、図６に示す１３４４、１３４５について説明する。１３４４は温度検知サーミスタ８０７との接続部の構成を示し、ＧＰＩＯ１２１２に接続される入出力バッファと入出力線が直接接続されるＤ／Ａコンバータ１２０８からなる。１３４５ではＤ／Ａコンバータ１２０８の代わりにＡ／Ｄコンバータ１２０９が接続される。制御線１３０２（ｄ、ｅ）、入力バッファ１３０５（ｄ、ｅ）、及び出力バッファ１３０６（ｄ、ｅ）は、１３４１〜１３４３と同様の構成であるため、説明を省略する。
【００４５】
図７には、１３４１〜１３４５の例におけるそれぞれの設定例を示す。ここで仮に１３４２と１３４３の設定端子が入れ替わってしまった場合、１３４２の端子は入力ポートプルアップ有りとなり、モータドライバ１２２１が常に動作状態になってしまう可能性がある。同様に１３４３の端子に１３４４のデバイスが接続された場合、入力が中間電位となってしまう可能性がある。このようにＩＯの設定と、実際に接続されるデバイスと基板回路のミスマッチが発生すると、素子の破損にいたる可能性がある。また、抵抗器１３０９，１３１０等の抵抗器は、スレーブＣＰＵの端子において出力と設定されるべき端子が入力に設定される初期化状態のみにおいてレベルを既定する。このため、抵抗器を挿入したことにより発生する通常動作時の消費電流を抑制するために大きな抵抗値を設定すると、スレーブＣＰＵの端子設定が初期化されるまでノイズに対して誤動作を起こしやすくなる。
【００４６】
以下では、図８乃至図１０を参照して、このような初期化時の入出力設定の誤りを抑制するとともに、初期設定を高速化する制御について説明をする。図８は機器モード遷移に伴うマスタＣＰＵ１００１、サブマスタＣＰＵ８０１、スレーブＣＰＵ８０２間の通信フローを示したものである。ここでは説明を容易にするため、３つのＣＰＵ間についての説明を行うが、機器全体においては個々の部位で以下に説明する同様の制御が行われている。また、マスタＣＰＵ１００１、サブマスタＣＰＵ８０１、スレーブＣＰＵ８０２の関係は固定である必要は無く、異なった組み合わせでも同様の効果を得ることが可能である。また、図８は大まかな処理の流れを示すもので、条件による分岐等を細かく限定することを意図したものではない。
【００４７】
画像形成装置１０００に電源が投入されると、Ｓ１４０１において、マスタＣＰＵ１００１は、初期化処理（１）を実行する。初期化処理（１）ではシリアルＩ／Ｆの初期通信レート設定、動作ＣＬＫ設定等の限定されたＣＰＵ内部レジスタの初期設定が行なわれる。次に、Ｓ１４０２において、マスタＣＰＵ１００１は通常動作状態に遷移するために、機器全体の電源投入を行う。電源が投入されるとサブマスタＣＰＵ８０１、スレーブＣＰＵ８０２はまず、それぞれＳ１４０３、Ｓ１４０４において、初期化処理（１）を実行する。この際、スレーブＣＰＵ８０２はＩＤ指定部１２２３ｂの値をフラッシュメモリ１２０２ｂに書き込む。
【００４８】
電源を投入し所定時間が経過すると、Ｓ１４０５において、マスタＣＰＵ１００１は、ネットワーク型通信バス１００２に接続されるサブマスタＣＰＵ８０１に対して接続の確認要求を発行する。要求を受け取ったサブマスタＣＰＵ８０１は、Ｓ１４０６において、下層のスレーブＣＰＵ８０２に対して接続の確認要求を発行する。Ｓ１４０７において、スレーブＣＰＵ８０２は、通信可能状態になると、通信可能を示す通知をサブマスタＣＰＵ８０１に発行する。Ｓ１４０８において、サブマスタＣＰＵ８０１は、スレーブＣＰＵ８０２を含む、全てのスレーブＣＰＵの接続状況及び応答を確認して、通信可能を示す通知をマスタＣＰＵ１００１に発行する。接続確認が終わると、Ｓ１４０９において、マスタＣＰＵ１００１は、サブマスタＣＰＵ８０１へ各ＣＰＵのファームバージョン、接続位置の構成の問い合わせを行う初期確認要求を発行する。Ｓ１４１０において、サブマスタＣＰＵ８０１は、スレーブＣＰＵ８０２に対してファームバージョン、ＩＤ指定部１２２３ｂの内容の転送要求（初期確認要求）を発行する。その後、Ｓ１４１１において、スレーブＣＰＵ８０２は、自己及び全スレーブＣＰＵのファームバージョン、ＩＤ指定部１２２３ｂの値をサブマスタＣＰＵ８０１へ通知する。Ｓ１４１２において、サブマスタＣＰＵ８０１は、スレーブＣＰＵ８０２から受け取った情報、自らのファームバージョン情報をマスタＣＰＵ１００１に送信する。ＩＤ指定部１２２３、フラッシュメモリ１２０２内のＩＤ指定部情報は、各スレーブＣＰＵ、サブマスタＣＰＵ８０１が接続されている位置を確認するために使用される。
【００４９】
次に、Ｓ１４１３において、マスタＣＰＵ１００１は、サブマスタＣＰＵ８０１からのデータを分析し、必要な初期化データをサブマスタＣＰＵ８０１宛てに送信する。Ｓ１４１４において、サブマスタＣＰＵ８０１は、マスタＣＰＵ１００１から受信した初期化データのうち、対応するデータをスレーブＣＰＵ８０２に送信する。初期化データの内容は、常に同一の初期化データであってもよいが、初期確認の結果に応じて必要最小限のデータに絞られてもよい。
【００５０】
次に、Ｓ１４１９において、マスタＣＰＵ１００１は、確認したシステム状態に応じて初期化処理を行い、通常動作状態への準備を行う。Ｓ１４１５、Ｓ１４１６において、サブマスタＣＰＵ８０１及び各スレーブＣＰＵは、内部に保持したデータ、受け取ったデータに基づいて、初期化処理（２）を実行する。初期化処理（２）では、サブマスタＣＰＵ８０１の下層のスレーブＣＰＵ８０２、８０３が機体内の何れのドライバボードと接続しているかの接続位置に応じた端子の入出力設定、機能割り当て設定を行う。初期化処理（２）が終了すると、Ｓ１４１７において、スレーブＣＰＵ８０２は、終了通知をサブマスタＣＰＵ８０１に発行する。Ｓ１４１８において、サブマスタＣＰＵ８０１は、自らの初期化、接続されるスレーブＣＰＵの初期化が全て終了すると初期化終了通知をマスタＣＰＵ１００１に発行する。これにより、システム全体が通常動作状態になる。
【００５１】
次に、省電力モードへの遷移について説明する。システムのアイドル期間が所定時間を超えて継続すると、通常動作状態から省電力モードに遷移する。ここでは、スレーブＣＰＵ８０２の電源をオフとする部分的な電源制御を行なった場合の例を説明する。省電力モードへの遷移に先立って、Ｓ１４２０において、マスタＣＰＵ１００１は、サブマスタＣＰＵ８０１に電源オフの準備指示を行う。電源オフの指示には予め定義された状態の指定、又は、電源を切る範囲を指定する情報が含まれる。したがって、Ｓ１４２１において、サブマスタＣＰＵ８０１は、マスタＣＰＵ１００１からの電源オフの指示に基づいて、電源オフする対象となるスレーブＣＰＵに対して、動作状態のバックアップを指示する。このバックアップ処理は、再度電源を投入した際に、より早くシステムの状態を待機状態とするために行なわれる処理である。
【００５２】
指示を受けたスレーブＣＰＵ８０２は、Ｓ１４２２において、動作情報を抽出する。当該動作情報には、入出力の設定情報、他のＣＰＵとの通信の設定情報（例えば、通信速度）、制御対象となる負荷を示す制御情報（接続デバイス）、動作した時間を示すカウンタ情報、ＩＤ指定部１２２３の情報、変数データ等のワークエリア情報、及び、動作履歴情報等が含まれる。さらに、スレーブＣＰＵ８０２は、内部のフラッシュメモリ１２０２ｂに、省電力モードからの復帰の際に実行される初期化処理に必要な情報の一部、例えば、Ｉ／Ｏ設定情報、通信速度等の内部モジュールの設定値を格納する。また、Ｓ１４２３において、スレーブＣＰＵ８０２は、上記必要な情報の一部以外の情報について、サブマスタＣＰＵ８０１に送信し保持を依頼する。このように、本実施形態では、初期化処理を実行する際に上記抽出した情報の中から緊急性のある情報を選別して、自身のメモリに保持し、緊急性のない情報については上位層制御部（ここでは、サブマスタＣＰＵ８０１）に保持を依頼する。Ｓ１４２２及びＳ１４２３において、スレーブＣＰＵ８０２は、バックアップ処理手段に相当する。このように、制御することで、各ＣＰＵに必要とされるメモリ容量の増大を抑制しつつ、緊急性のある情報については自身で保持しているため初期化処理を高速化することができる。この初期化処理の高速化は、上位層制御部が初期化処理を完了した後に、下位層制御部が初期化処理を開始する従来の制御とは異なり、上位層制御部の初期化処理と、下位層制御部の初期化処理を並行して行なうことで実現することができる。
【００５３】
Ｓ１４２４において、サブマスタＣＰＵ８０１は、スレーブＣＰＵ８０２から受け取ったデータを内部のＳＲＡＭ１２０３ａに保持し、Ｓ１４２５においてスレーブＣＰＵ８０２に保持処理終了を通知する。一方、スレーブＣＰＵ８０２は、Ｓ１４２５の保持処理の終了通知を受けると、動作を停止する。続いて、Ｓ１４２６において、サブマスタＣＰＵ８０１は、マスタＣＰＵ１００１にバックアップ終了通知を発行する。Ｓ１４２７において、マスタＣＰＵ１００１は、スレーブＣＰＵ８０２の電源をオフに制御する。
【００５４】
このようにスレーブＣＰＵ８０２からのデータをサブマスタＣＰＵ８０１に送付し、サブマスタＣＰＵ８０１は、自らの電源がオフされない間は内部のＳＲＡＭ１２０３ａに保持する。サブマスタＣＰＵ８０１の電源もオフとなるようなケースがある場合は、スレーブＣＰＵ８０２より保持依頼を受けたデータを電源オフ時にデータが消失しないようにフラッシュメモリ１２０２ａに保持する。この場合、スレーブＣＰＵ８０２，８０３について説明した制御と同様に、サブマスタＣＰＵ８０１は自らの動作情報を収集し、内部のフラッシュメモリ１２０２ａに保持する。
【００５５】
次に、省電力モードからの復帰処理について説明する。以下では、サブマスタＣＰＵ８０１は第２初期化処理手段として機能し、スレーブＣＰＵ８０２は第１初期化処理手段として機能する。省電力モードの状態で操作部１０からの操作等の起動要因が発生すると、Ｓ１４２９において、マスタＣＰＵ１００１は、スレーブＣＰＵ８０２の電源をオンに制御する。さらに、Ｓ１４３０において、マスタＣＰＵ１００１は、起動状態の指示信号を省電力モードからの復帰であることを示すレベルに設定する。その後、Ｓ１４３３において、スレーブＣＰＵ８０２は、起動状態の指示信号を参照し、初期化動作を通常の電源オン時の制御から簡略化された初期化処理（３）を実行する。初期化処理（３）において、スレーブＣＰＵ８０２は、接続されたＩＤ指定部１２２３ｂの値とフラッシュメモリ１２０２ｂに格納した前回起動時のＩＤ指定部１２２３ｂの記憶値を比較する。２つの値が一致する場合には、スレーブＣＰＵ８０２は、フラッシュメモリ１２０２ｂに格納したＩ／Ｏ設定情報、通信速度等の内部モジュールの設定値を使用して入出力ピンの初期化、モジュールの初期設定を行う。一方、一致しない場合には、スレーブＣＰＵ８０２は、再起動に必要な初期化データは無いと判断する。或いは、スレーブＣＰＵ８０２は、システム全体のスレーブＣＰＵに対する照会結果に基づいて、スレーブＣＰＵの入れ替えが発生している場合においては、個々の保持情報を交換するように制御する。続いて、Ｓ１４３１乃至Ｓ１４３５において、相互の通信ラインの接続確認が行なわれる。
【００５６】
接続確認が成功すると、Ｓ１４３６において、サブマスタＣＰＵ８０１は、Ｓ１４２４で格納したＳＲＡＭ１２０３ａ又はフラッシュメモリ１２０２ａ内のデータをスレーブＣＰＵ８０２へ返送する。Ｓ１４３７において、スレーブＣＰＵ８０２は、返送されたデータに基づいて動作状態の復元を行うための初期化処理（４）を実行する。また、Ｓ１４５８及びＳ１４５９において、スレーブＣＰＵ８０２及びサブマスタＣＰＵ８０１は、上位層のＣＰＵに対して終了通知を発行する。これにより、システムは通常動作状態に復帰する。通信確認の際には、スレーブＣＰＵ８０２は、サブマスタＣＰＵ８０１に対して機体内の何れのドライバーボードと接続しているかの接続位置情報を送付する。
【００５７】
上述したように、本実施形態によれば、サブマスタＣＰＵ８０１、スレーブＣＰＵ８０２の電源をオフする際に電源再投入時に必要な動作状態情報の一部を各々のフラッシュメモリ１２０２に保持する。さらに、スレーブＣＰＵ８０２は、サブマスタＣＰＵ８０１に動作状態情報の送信と保持を依頼する。電源再投入の際には、分割保持した動作状態情報に従って通常動作状態への復帰処理が行なわれり。スレーブＣＰＵ８０２は電源再投入時に内部保持した動作状態情報に従って初期復元を行う。さらに、スレーブＣＰＵ８０２は、通信可能になると、サブマスタＣＰＵ８０１から動作状態情報を受信し動作状態の復元が行なわれる。これにより、初期化時間の短縮化を実現するとともに、初期化時の安全性を向上することができる。
【００５８】
次に、図９及び図１０を参照して、図８のシーケンスにおける各ＣＰＵの処理手順について説明する。以下の説明では、図８で説明した内容と重複する部分について省略する。図９には、サブマスタＣＰＵ８０１、スレーブＣＰＵ８０２の処理フローを示す。
【００５９】
Ｓ１５００において、スレーブＣＰＵ８０２は、短縮した初期化処理を実行するか否かを判定する。ここで、短縮した初期化処理を実行する場合はＳ１５１０に進み、通常の初期化処理を実行する場合はＳ１５０１に進む。具体的には、スレーブＣＰＵ８０２は、内部に保持したＩＤ指定部１２２３ｂの値と現在の値とが一致する場合には、省電力状態からの復帰であると判定し、処理をＳ１５１０に進めて短縮した処理を実行する。この判定処理は、省電力モードからの初期化を高速化するとともに、電源がオフ状態の間に構成が変更されていた場合の初期化不良を防止するために行なわれる。したがって、スレーブＣＰＵ８０２は、Ｓ１５１０において、画像形成装置に配置されている接続位置を検知し、電源再投入の際に検知した接続位置が今回と前回とで異なる場合には保持した動作状態情報を使用した復元を中止する。これにより、誤った初期化処理を防止することができる。
【００６０】
通常の初期化処理を実行する場合は、Ｓ１５０１乃至Ｓ１５０５の初期化処理を行う。短縮初期化の場合は、Ｓ１５１０乃至Ｓ１５１６の初期化処理を行う。Ｓ１５１１で初期化処理（４）用のデータが存在しないと判定した場合や、Ｓ１５０２でサブマスタＣＰＵ８０１の下層に配置されたスレーブＣＰＵの構成や接続位置が前回起動時と異なると判定した場合は通常の初期化処理に遷移する。また、Ｓ１５１４で初期化データが正常に受信できなかったと判定した場合は、Ｓ１５１３でサブマスタＣＰＵ８０１に対して再送要求が行われる。
【００６１】
次に、図９に示す終了処理について説明する。まず、Ｓ１５４０において、スレーブＣＰＵ８０２は、通常処理の終了を行う。続いて、Ｓ１５４１において、スレーブＣＰＵ８０２は、実行する終了処理が省電力モード遷移時の終了処理であるか否かを判定する。省電力モード遷移時の終了処理である場合は処理をＳ１５４２に進め、それ以外はそのまま電源オフに制御する。Ｓ１５４２において、スレーブＣＰＵ８０２は、バックアップデータの抽出と自ら保持すべきデータの保持処理を行う。さらに、Ｓ１５４３において、スレーブＣＰＵ８０２は、抽出したデータの一部について、サブマスタＣＰＵ８０１へ保持依頼（格納依頼）を行い、Ｓ１５４４で格納依頼が受け付けられたか否かを判定する。
【００６２】
格納依頼が受け付けられるとＳ１５４５において、スレーブＣＰＵ８０２は、バックアップデータをサブマスタＣＰＵ８０１に送信する。その後、Ｓ１５４６において、スレーブＣＰＵ８０２は、Ｓ１５４５の送信が正常に送信できたか否かを判定する。正常に送信できた場合は処理を終了し、異常であった場合はＳ１５５０に進む。Ｓ１５５０において、スレーブＣＰＵ８０２は、再送の許可が出ているか否かを判定する。再送の許可ができている場合はＳ１５４５に戻り、再送が許可されていない場合はそのまま処理を終了する。
【００６３】
Ｓ１５４４でサブマスタＣＰＵ８０１が格納依頼を受け付けないと判定するとＳ１５６０に進み、スレーブＣＰＵ８０２は、容量制限の通知をサブマスタＣＰＵ８０１から受けたか否かを判定する。容量制限の通知を受けている場合はＳ１５６１に進み、スレーブＣＰＵ８０２は、保持データを圧縮してＳ１５４３に処理を戻す。一方、容量制限の通知を受けていない場合はそのまま処理を終了する。
【００６４】
図１０は、図９のスレーブＣＰＵ８０２の処理手順に対するサブマスタＣＰＵ８０１の処理手順を示している。Ｓ１６００乃至１６１１の初期化データの受信処理は、図９のＳ１５４０乃至Ｓ１５１６の終了処理に対応する処理となる。Ｓ１６００において、サブマスタＣＰＵ８０１は、フラッシュメモリ１２０２ａ等のメモリの残量を確認する。続いて、Ｓ１６０１において、サブマスタＣＰＵ８０１は、Ｓ１５４３でスレーブＣＰＵ８０２から発行されるデータの保持依頼に含まれる、依頼される保持データ量を確認する。その後、Ｓ１６０２において、サブマスタＣＰＵ８０１は、保持データ量とメモリにおける記憶可能な領域の残量とを比較し、保持データ量が残量よりも小さければＳ１６０４に進み、保持データ量が残量以上であれば、Ｓ１６１２に進む。Ｓ１６１２において、サブマスタＣＰＵ８０１は、スレーブＣＰＵ８０２に対して、上記Ｓ１５６０の容量制限通知に対応する、割り当て可能なメモリ量を通知し、Ｓ１６０１に戻る。
【００６５】
一方、Ｓ１６０４において、サブマスタＣＰＵ８０１は、スレーブＣＰＵ８０２から保持データを受信し、Ｓ１６０５において正常にデータを受信したか否かを判定する。正常にデータを受信した場合はＳ１６０６に進み、サブマスタＣＰＵ８０１は、受信データを所定の領域に格納し、格納終了通知をスレーブＣＰＵ８０２に発行する。一方、正常にデータを受信できなかった場合はＳ１６１０に進み、サブマスタＣＰＵ８０１は、受信データのエラー回数が３回より少ないか否かを判定し、少なければ処理をＳ１６０４に戻し、データの受信処理を繰り返す。一方、上記エラー回数が３回以上であれば、Ｓ１６１１に進み、サブマスタＣＰＵ８０１は、マスタＣＰＵ１００１にエラー通知を発行し、処理を終了する。
【００６６】
続いて、図１０に示すＳ１６４０乃至Ｓ１６５１の初期化データの送信処理について説明する。Ｓ１６４０乃至Ｓ１６５１の処理は、図９のＳ１５００乃至Ｓ１５１６の初期化処理において、省電力モード遷移時に保持したデータを上位層のＣＰＵから下位層のＣＰＵに送信する処理である。まず、Ｓ１６４０において、サブマスタＣＰＵ８０１は、通信確認を行ない、接続が正常であるか否かを判定する。具体的には、サブマスタＣＰＵ８０１の下層に接続されるスレーブＣＰＵ８０２の接続位置情報が前回起動時と異なるか否かを確認する。ここで、接続位置情報が異なる場合は、Ｓ１６５０に進み、自らの位置がずれたことを検出し、処理を終了する。
【００６７】
一方、接続位置情報が同じ場合は、ステップＳ１６４１に進み、省電力モードへの遷移時にスレーブＣＰＵ８０２のデータを保持したか否かを判定する。保持していない場合はＳ１６５０に進み、サブマスタＣＰＵ８０１は、スレーブＣＰＵ８０２に対して保持データが無いことを示す通知を発行し、Ｓ１６５１で初期化処理用のデータである初期化データをスレーブＣＰＵ８０２に送信し、処理を終了する。一方、Ｓ１６４１で保持データがあると判定すると、Ｓ１６４４に進み、サブマスタＣＰＵ８０１は、当該保持データをスレーブＣＰＵ８０２に送信し、Ｓ１６４５でデータ受信の確認通知をスレーブＣＰＵ８０２から受けるまで待機し、処理を終了する。
【００６８】
上述したように、サブマスタＣＰＵ８０１も含めて電源がオフになった場合にサブマスタＣＰＵ８０１と下層のスレーブＣＰＵとは協調して画像形成装置における接続されている位置を検出し、電源再投入の際に、検知した設置場所が異なる場合には保持した動作状態情報を使用した復帰を中止する。したがって、サブマスタＣＰＵ８０１の配置が入れ替わった場合でも初期化が正常に行えるという効果がある。
【００６９】
以上説明したように、本実施形態に係る画像形成装置によれば、各スレーブＣＰＵは、省電力モード遷移時に初期化処理に必要な情報の一部を自身の不揮発メモリに保持し、それ以外の情報については上位層のサブマスタＣＰＵに保存を依頼する。さらに、再起動時おいて、各スレーブＣＰＵは、自身の不揮発メモリに記憶した情報を使用して再起動し、上位層のＣＰＵとの通信接続が完了すると、依頼した保持データを当該ＣＰＵから取得する。これにより、マスタＣＰＵ１００１、サブマスタＣＰＵ８０１、スレーブＣＰＵ８０２のようにＣＰＵが階層的に構成されている場合であっても、上位層のＣＰＵの初期化処理が完了するのを待つことなく、各ＣＰＵで自身の保持データを用いた初期化処理（再起動）を並列に実行させることができる。また、ＩＤ情報を併用することにより、スレーブＣＰＵ、サブマスタＣＰＵの配置条件（接続位置）が変わっていないかを確認し、初期化動作を切り換ることで初期設定時に誤設定が発生することを防止できる。
【００７０】
また、本発明は上記実施形態に限らず様々な変形が可能である。例えば、基板上の素子の寿命を管理する場合、保持データに対して、さらに、ＩＤ指定部１２２３の情報、及び、保持メッセージ毎の固有のメッセージ番号やＣＰＵや基板ごとに振られた固有のＩＤを加えてもよい。これにより、電源オフの間に同一条件の基板に置き換えたことを検知するように構成できる。また、システム全体のスレーブＣＰＵに対しての照会結果に基づき、スレーブＣＰＵの入れ替えが発生している場合においては、個々の保持情報を交換するように制御することもできる。また、上述したように、保持した動作状態情報を使用した復帰を中止した場合、ネットワークに接続された制御モジュール間で復帰情報の送受信を行い、各スレーブＣＰＵは受信した動作状態情報に基づき、動作状態の復元を行う。したがって、スレーブＣＰＵ基板や、サブマスタＣＰＵ基板の配置を交換した場合であっても、短縮初期化が可能になる。
【００７１】
上述した実施形態では、各ＣＰＵは、省電力モード遷移時に初期化処理に必要な情報の一部を自身の不揮発メモリに保持し、それ以外の情報については上位層のＣＰＵに保存を依頼するとしたが、保存の依頼先は必ずしも上位層のＣＰＵである必要はない。各ＣＰＵ（第２制御手段）は、省電力モード遷移時に初期化処理に必要な情報の一部を自身の不揮発メモリに保持し、それ以外の情報については同一階層や下位層の他のＣＰＵ（第１制御手段）に依頼するように構成してもよい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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