(57)【特許請求の範囲】
【請求項１】
半導体基板上にＳｉＯ2膜とＳｉＮ膜とを交互にそれぞれｋ回（ｋはｋ≧２を満たす整数）堆積する工程と、
最上面となる第ｋのＳｉＮ膜上に開口部を有するレジストを形成する工程と、
ＳｉＮ膜とＳｉＯ2膜の双方に対してエッチングを異方的に進行させる第１の条件の反応性イオンエッチングにより、前記開口部の下の第ｋのＳｉＮ膜と第ｋのＳｉＯ2膜を除去する工程と、
ＳｉＮ膜のみに対してエッチングを等方的に進行させる第２の条件の反応性イオンエッチングにより、第ｋのＳｉＮ膜を横方向に除去する工程と、
前記第１、第２の条件の反応性イオンエッチングを交互に繰り返すことで、第ｋ−１のＳｉＮ膜と第ｋ−１のＳｉＯ2膜から降順にＳｉＮ膜とＳｉＯ2膜を除去するとともに露出したＳｉＮ膜を横方向に除去して前記半導体基板の表面を露出させ、絶縁膜開口部を形成する工程と、
前記絶縁膜開口部に金属を堆積する工程と、
を有することを特徴とする電極形成方法。
【請求項２】
第１から第ｋ−１のＳｉＮ膜と前記金属との間に空隙を設けるために、前記第２の条件の反応性イオンエッチングのエッチング量を増大させて、第１から第ｋ−１のＳｉＮ膜それぞれについて、当該ＳｉＮ膜それぞれの上に堆積したＳｉＯ2膜の開口寸法よりも当該ＳｉＮ膜の開口寸法が広くなるようにＳｉＮ膜を横方向に除去することを特徴とする請求項１記載の電極形成方法。
【請求項３】
前記第１の条件の反応性イオンエッチングのエッチングガスにＣ2Ｆ6もしくはＣＦ4が含まれていることを特徴とする請求項１又は２記載の電極形成方法。
【請求項４】
前記第２の条件の反応性イオンエッチングのエッチングガスにＳＦ6が含まれていることを特徴とする請求項１乃至３のいずれかに記載の電極形成方法。
【請求項５】
前記半導体基板は、ショットキ障壁層上にキャップ層を形成した電界効果型トランジスタ構造を有するものであって、
前記絶縁膜開口部を形成した後、当該絶縁膜開口部を介して前記キャップ層をエッチングし、露出した前記ショットキ障壁層上に前記金属を堆積することを特徴とする請求項１乃至４のいずれかに記載の電極形成方法。
【請求項６】
前記半導体基板は、ショットキ障壁層上にキャップ層を形成した電界効果型トランジスタ構造を有するものであって、
ＳｉＯ2膜とＳｉＮ膜を堆積する前に、前記キャップ層をエッチングし、露出した前記ショットキ障壁層上にＳｉＯ2膜とＳｉＮ膜とを交互にそれぞれｋ回堆積し、
前記絶縁膜開口部を形成した後、露出した前記ショットキ障壁層上に前記金属を堆積することを特徴とする請求項１乃至４のいずれかに記載の電極形成方法。
【請求項７】
前記絶縁膜開口部において露出した前記ショットキ障壁層に対してエッチングを行って薄層化した後に前記金属を堆積することを特徴とする請求項５又は６記載の電極形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の特性向上に資する電極構造を作製する技術に関する。
【背景技術】
【０００２】
ゲート長を１００ｎｍ以下に縮小したゲート電極の形成方法として、非特許文献１では、半導体上にＳｉＯ2絶縁膜を堆積し、露光感度の異なる電子線露光用レジストを三層積層し、ゲート電極の脚部を形成するための露光と、ゲート電極の頭部を形成するための露光を組み合わせることでオーバハング形状のレジストパタン形成を行い、ゲート電極の脚部を形成する役割を有する最下層のレジストをエッチングマスクとして絶縁膜の開口を行った後に当該開口部を介して半導体面へゲート電極用の金属を堆積し、これをリフトオフすることで、良好な埋め込み特性を有するＴ型の微細ゲート電極を形成し、寄生容量の低減と寄生抵抗の低減を両立してきた。この従来技術においては、最下層のレジスト開口寸法によって、作製される半導体素子のゲート長が決定される。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Tae-Woo Kim, et al., “60 nm Self-Aligned-Gate InGaAs HEMTs with Record High-Frequency Characteristics”, TECHNICAL DIGEST, International Electron Devices Meeting (IEDM), 2010, p.696-699
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、非特許文献１の技術では、３種類の電子線露光用レジストを塗布することが必要となることに加えて、ゲート長を規定することとなる最下層のレジスト開口寸法を所望のものとするために、３種類のレジスト膜厚、２種類の電子線露光量、および３種類のレジスト現像条件の全てを最適化する必要がある。そのため、所望の形状を得るためのプロセス条件の検討に多くの時間とコストがかかるという問題があった。
【０００５】
素子特性に関しては、微細なレジスト開口寸法（＝ゲート長）の実現が困難であり、３０〜３５ｎｍ程度の微細化が限界である。さらに、ゲート長の微細化を優先すると、レジスト膜厚に制限が生じ、Ｔ型ゲート電極の物理形状（とりわけＴ型ゲート電極の脚部高さ）の最適化が困難となる。結果として、ゲート抵抗や寄生容量の低減に限界が生じるという問題があった。また、脚部の幅が脚部高さ方向にわたって一定となるために微細化が進むほど電極の機械強度が低下するという問題があった。
【０００６】
本発明は、上記に鑑みてなされたものであり、ゲート抵抗の低減、寄生容量増大の回避、および機械強度の向上を同時に実現する微細ゲート電極を簡便に形成することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る電極形成方法は、半導体基板上にＳｉＯ2膜とＳｉＮ膜とを交互にそれぞれｋ回（ｋはｋ≧２を満たす整数）堆積する工程と、最上面となる第ｋのＳｉＮ膜上に開口部を有するレジストを形成する工程と、ＳｉＮ膜とＳｉＯ2膜の双方に対してエッチングを異方的に進行させる第１の条件の反応性イオンエッチングにより、前記開口部の下の第ｋのＳｉＮ膜と第ｋのＳｉＯ2膜を除去する工程と、ＳｉＮ膜のみに対してエッチングを等方的に進行させる第２の条件の反応性イオンエッチングにより、第ｋのＳｉＮ膜を横方向に除去する工程と、前記第１、第２の条件の反応性イオンエッチングを交互に繰り返すことで、第ｋ−１のＳｉＮ膜と第ｋ−１のＳｉＯ2膜から降順にＳｉＮ膜とＳｉＯ2膜を除去するとともに露出したＳｉＮ膜を横方向に除去して前記半導体基板の表面を露出させ、絶縁膜開口部を形成する工程と、前記絶縁膜開口部に金属を堆積する工程と、を有することを特徴とする。
【０００８】
上記電極形成方法において、第１から第ｋ−１のＳｉＮ膜と前記金属との間に空隙を設けるために、前記第２の条件の反応性イオンエッチングのエッチング量を増大させて、第１から第ｋ−１のＳｉＮ膜それぞれについて、当該ＳｉＮ膜それぞれの上に堆積したＳｉＯ2膜の開口寸法よりも当該ＳｉＮ膜の開口寸法が広くなるようにＳｉＮ膜を横方向に除去することを特徴とする。
【０００９】
上記電極形成方法において、前記第１の条件の反応性イオンエッチングのエッチングガスにＣ2Ｆ6もしくはＣＦ4が含まれていることを特徴とする。
【００１０】
上記電極形成方法において、前記第２の条件の反応性イオンエッチングのエッチングガスにＳＦ6が含まれていることを特徴とする。
【００１１】
上記電極形成方法において、前記半導体基板は、ショットキ障壁層上にキャップ層を形成した電界効果型トランジスタ構造を有するものであって、前記絶縁膜開口部を形成した後、当該絶縁膜開口部を介して前記キャップ層をエッチングし、露出した前記ショットキ障壁層上に前記金属を堆積することを特徴とする。
【００１２】
上記電極形成方法において、前記半導体基板は、ショットキ障壁層上にキャップ層を形成した電界効果型トランジスタ構造を有するものであって、ＳｉＯ2膜とＳｉＮ膜を堆積する前に、前記キャップ層をエッチングし、露出した前記ショットキ障壁層上にＳｉＯ2膜とＳｉＮ膜とを交互にそれぞれｋ回堆積し、前記絶縁膜開口部を形成した後、露出した前記ショットキ障壁層上に前記金属を堆積することを特徴とする。
【００１３】
上記電極形成方法において、前記絶縁膜開口部において露出した前記ショットキ障壁層に対してエッチングを行って薄層化した後に前記金属を堆積することを特徴とする。
【発明の効果】
【００１４】
本発明によれば、ゲート抵抗の低減、寄生容量増大の回避、および機械強度の向上を同時に実現する微細ゲート電極を簡便に形成することができる。
【図面の簡単な説明】
【００１５】
【図１】実施例１のゲート電極形成方法において、半導体基板に絶縁膜を堆積し、レジストを塗布してゲートパタンを転写する工程を示す図である。
【図２】実施例１のゲート電極形成方法において、第１，２のＲＩＥを行う工程を示す図である。
【図３】実施例１のゲート電極形成方法において、第３，４のＲＩＥを行う工程を示す図である。
【図４】実施例１のゲート電極形成方法において、第５，６のＲＩＥを行う工程を示す図である。
【図５】実施例１のゲート電極形成方法において、レジストを除去し、電極用金属を堆積する工程を示す図である。
【図６】実施例２のゲート電極形成方法において、半導体基板に絶縁膜を堆積し、レジストを塗布してゲートパタンを転写する工程を示す図である。
【図７】実施例２のゲート電極形成方法において、第１，２のＲＩＥを行う工程を示す図である。
【図８】実施例２のゲート電極形成方法において、第３，４のＲＩＥを行う工程を示す図である。
【図９】実施例２のゲート電極形成方法において、第５，６のＲＩＥを行う工程を示す図である。
【図１０】実施例２のゲート電極形成方法において、レジストを除去し、電極用金属を堆積する工程を示す図である。
【発明を実施するための形態】
【００１６】
本発明に係るゲート電極形成方法について図面を参照しながら説明する。
【００１７】
〈実施例１〉
図１〜５を用いて実施例１のゲート電極形成方法について説明する。
【００１８】
まず、基板１上にエピタキシャル結晶成長された電界効果型トランジスタ（ＦＥＴ）構造２の上に、スパッタ法あるいはＣＶＤ法などにより、ＳｉＯ2膜３，５，７とＳｉＮ膜４，６，８を交互にそれぞれ３回堆積する（図１（ａ））。ＳｉＯ2膜３，５，７それぞれの膜厚を例えば１０ｎｍとし、ＳｉＮ膜４，６，８それぞれの膜厚を例えば下から順に２０，４０，６０ｎｍとしておく。
【００１９】
続いて、ＳｉＮ膜８上にレジスト９を塗布し、フォトリソグラフィ法もしくは電子線描画によりゲートパタンを転写する（図１（ｂ））。このときのパタン寸法がゲート長を規定する。パタン寸法は例えば２０ｎｍとしておく。レジスト９に形成されたレジスト開口部９ＡからはＳｉＮ膜８が露出している。
【００２０】
次に、異方的かつＳｉＮとＳｉＯ2のエッチング選択比の低い条件の第１の反応性イオンエッチング（ＲＩＥ）を行い、レジスト開口部９Ａ直下のＳｉＮ膜８とＳｉＯ2膜７を除去する（図２（ａ））。第１のＲＩＥは異方性エッチングであるため垂直方向にのみエッチングが進行し、またエッチング選択比が低いためＳｉＮ膜８とＳｉＯ2膜７の双方においてエッチングが進行する。その結果、ＳｉＮ膜８とＳｉＯ2膜７はレジスト開口寸法と同等の開口寸法で除去される。なお、異方的なエッチングを実現する手段としてＣ2Ｆ6もしくはＣＦ4を含むエッチングガスを用いる。
【００２１】
続いて、等方的かつＳｉＮとＳｉＯ2のエッチング選択比の高い条件の第２のＲＩＥを行い、ＳｉＯ2膜７のエッチングは進行させず、ＳｉＮ膜８のみ横方向にエッチングを進行させる（図２（ｂ））。その結果、ＳｉＮ膜８はレジスト開口寸法よりも広く除去されて、ＳｉＮ膜８が除去された領域直下のＳｉＯ2膜７の上面が露出する。なお、等方的なエッチングを実現する手段としてＳＦ6を含むエッチングガスを用いる。
【００２２】
次に、異方的かつＳｉＮとＳｉＯ2のエッチング選択比の低い条件の第３のＲＩＥを行い、レジスト開口部９Ａ直下のＳｉＮ膜６とＳｉＯ2膜５を除去する（図３（ａ））。第３のＲＩＥは異方性エッチングであるため垂直方向にのみエッチングが進行し、またエッチング選択比が低いためＳｉＮ膜６とＳｉＯ2膜５の双方においてエッチングが進行する。その結果、ＳｉＮ膜６とＳｉＯ2膜５はレジスト開口寸法と同等の寸法で除去される。また、ＳｉＯ2膜７の上面が露出した領域７Ａについては、レジスト開口部９Ａ直下ではないものの、上面が露出していることから、異方性エッチングであってもエッチングが進行し、結果として、ＳｉＯ2膜７の開口寸法はレジスト開口寸法より広くなる。
【００２３】
続いて、等方的かつＳｉＮとＳｉＯ2のエッチング選択比の高い条件の第４のＲＩＥを行い、ＳｉＯ2膜５，７のエッチングは進行させず、ＳｉＮ膜６，８のみ横方向にエッチングを進行させる（図３（ｂ））。その結果、ＳｉＮ膜８はさらに広く除去され、ＳｉＮ膜６もレジスト開口寸法よりも広く除去されて、ＳｉＮ膜６，８が除去された領域直下のＳｉＯ2膜５，７の上面が露出する。
【００２４】
次に、異方的かつＳｉＮとＳｉＯ2のエッチング選択比の低い条件の第５のＲＩＥを行い、レジスト開口部９Ａ直下のＳｉＮ膜４とＳｉＯ2膜３を除去する（図４（ａ））。第５のＲＩＥは異方性エッチングであるため垂直方向にのみエッチングが進行し、またエッチング選択比が低いためＳｉＮ膜４とＳｉＯ2膜３の双方においてエッチングが進行する。その結果、ＳｉＮ膜４とＳｉＯ2膜３はレジスト開口寸法と同等の寸法で除去され、ＦＥＴ構造２が露出する。また、ＳｉＯ2膜７の上面が露出した領域７Ｂ、ＳｉＯ2膜５の上面が露出した領域５Ｃについては、レジスト開口部９Ａ直下ではないものの、上面が露出していることから、異方性エッチングであってもエッチングが進行し、結果として、ＳｉＯ2膜７の開口寸法はさらに広がり、ＳｉＯ2膜５の開口寸法はレジスト開口寸法より広くなる。
【００２５】
続いて、等方的かつＳｉＮとＳｉＯ2のエッチング選択比の高い条件の第６のＲＩＥを行い、ＳｉＯ2膜３，５，７のエッチングは進行させず、ＳｉＮ膜４，６，８のみ横方向にエッチングを進行させる（図４（ｂ））。その結果、ＳｉＮ膜６，８はさらに広く除去され、ＳｉＮ膜４もレジスト開口寸法よりも広く除去されて、ＳｉＮ膜４，６，８が除去された領域直下のＳｉＯ2膜３，５，７の上面が露出する。
【００２６】
条件の異なるＲＩＥを交互に繰り返してＦＥＴ構造２を露出させるここまでの工程により、ＳｉＯ2膜、ＳｉＮ膜が交互に３回堆積された構造に対して、階段状の絶縁膜開口部を得ることができる。
【００２７】
その後、レジスト９を除去し（図５（ａ））、階段状の絶縁膜開口部に、例えば蒸着法により、電極用金属１０を堆積してゲート電極を形成する（図５（ｂ））。
【００２８】
〈実施例２〉
次に、図６〜１０を用いて実施例２のゲート電極形成方法について説明する。実施例２は、実施例１とほぼ同様の工程を有するが、ＳｉＮ膜を横方向にエッチングする際にエッチング時間を調整してＳｉＮ膜を横方向にさらに広く除去し、ＳｉＮ膜上に堆積したＳｉＯ2膜の下面を露出させて、ゲート電極とＳｉＮ膜との間に空隙を設けることで、ゲート抵抗を増大させることなく、更に寄生容量の低減に資するゲート電極形成方法である。
【００２９】
まず、ＦＥＴ構造２上に、ＳｉＯ2膜３，５，７とＳｉＮ膜４，６，８を交互にそれぞれ３回堆積し（図６（ａ））、ＳｉＮ膜８上にレジスト９を塗布してゲートパタンを転写する（図６（ｂ））。
【００３０】
次に、異方的かつＳｉＮとＳｉＯ2のエッチング選択比の低い条件の第１のＲＩＥを行って、レジスト開口部９Ａ直下のＳｉＮ膜８とＳｉＯ2膜７を除去する（図７（ａ））。
【００３１】
続いて、等方的かつＳｉＮとＳｉＯ2のエッチング選択比の高い条件の第２のＲＩＥを行って、ＳｉＮ膜８のみ横方向にエッチングを進行させる（図７（ｂ））。
【００３２】
次に、異方的かつＳｉＮとＳｉＯ2のエッチング選択比の低い条件の第３のＲＩＥを行って、レジスト開口部９Ａ直下のＳｉＮ膜６とＳｉＯ2膜５を除去する（図８（ａ））。ＳｉＯ2膜７の上面が露出した領域７Ａはエッチングが進行して開口寸法が広がる。
【００３３】
続いて、等方的かつＳｉＮとＳｉＯ2のエッチング選択比の高い条件の第４のＲＩＥを行って、ＳｉＮ膜６，８のみ横方向にエッチングを進行させる（図８（ｂ））。このとき、実施例２では、エッチング時間を適宜調整してＳｉＮ膜６，８のエッチング量を実施例１よりも増大させて、ＳｉＮ膜６の開口寸法をＳｉＮ膜６上に堆積したＳｉＯ2膜７の開口寸法よりも広くする。
【００３４】
次に、異方的かつＳｉＮとＳｉＯ2のエッチング選択比の低い条件の第５のＲＩＥを行って、レジスト開口部９Ａ直下のＳｉＮ膜４とＳｉＯ2膜３を除去する（図９（ａ））。ＳｉＯ2膜５，７の上面が露出した領域５Ｃ，７Ｂもエッチングが進行して開口寸法が広がる。ただし、領域５Ｃ，７Ｂのうち、レジスト直下からの距離が遠い部分については、到達するエッチング用プラズマの密度が低いため、エッチングは進行しない。
【００３５】
続いて、等方的かつＳｉＮとＳｉＯ2のエッチング選択比の高い条件の第６のＲＩＥを行って、ＳｉＮ膜４，６，８のみ横方向にエッチングを進行させる（図９（ｂ））。このとき、実施例２では、エッチング時間を適宜調整してＳｉＮ膜４，６，８のエッチング量を実施例１よりも増大させて、ＳｉＮ膜４の開口寸法をＳｉＮ膜４上に堆積したＳｉＯ2膜５の開口寸法よりも広くする。
【００３６】
その後、レジスト９を除去し（図１０（ａ））、階段状の絶縁膜開口部に電極用金属１０を堆積してゲート電極を形成する（図１０（ｂ））。実施例２では、ＳｉＮ膜４，６は直上に堆積されるＳｉＯ2膜５，７よりも横方向に大きく除去されているので、ＳｉＯ2膜５，７の下、つまり電極用金属１０とＳｉＮ膜４，６との間に電極用金属１０が堆積されない空隙１０Ａが生ずる。
【００３７】
以上の工程により、電極用金属１０とＳｉＮ膜４，６との間に空隙１０Ａを有する階段状のゲート電極が形成される。
【００３８】
以上、ゲート長を２０ｎｍとしたゲート電極形成方法について説明した。発明の効果が得られるゲート長に上限はないが、発明の効果の実際上の有用性を考慮すると、ゲート長１００ｎｍ程度が発明の効果を得られる上限と言える。ゲート長を短縮するにつれてゲート抵抗は増大することになるから、ゲート長を短縮すればするほど、発明の効果はより顕著になる。本発明の効果の及ぶ範囲という意味においては、ゲート長に下限は特に存在せず、下限は露光技術や、ＲＩＥにおけるパタン変換差によって決定される。また、各絶縁膜の厚みについては、ゲート長とのアスペクト比に電極用金属の開口部の埋め込み状況が依存することを勘案すると、可能な限り薄くすることが望ましいが、薄層化はゲート抵抗の低減に寄与する一方で寄生容量の増大を招くことから、想定されるゲート抵抗値と寄生容量値のバランスから膜厚を決定することが素子性能向上の観点から要求される。金属埋め込み技術の許す限り絶縁膜を厚くすることで寄生容量の低減が図れることから、ゲート抵抗に対する要求が緩和される場合は、各絶縁膜は厚い方がよい。
【００３９】
なお、上記の実施例では、ＲＩＥに用いるエッチングガスの種類を具体的に示しているが、これに限定するものではなく、上記の実施例で説明したものと同等のＲＩＥ特性が得られるガスであればよい。
【００４０】
また、上記の実施例では、ＳｉＯ2膜とＳｉＮ膜４，６，８を交互に３回堆積しているが、これに限定するものではなく、任意の繰り返し数ｋでＳｉＯ2膜とＳｉＮ膜４，６，８を交互に堆積するものでもよい。
【００４１】
ＦＥＴ構造２がショットキ障壁層上に形成したキャップ層を有する場合、キャップ層上にＳｉＯ2膜とＳｉＮ膜を交互に堆積し、階段状の絶縁膜開口部を形成した後、階段状開口部を介してキャップ層をエッチングし、露出したショットキ障壁層上に電極用金属を堆積する。あるいは、キャップ層を適宜除去した後に、ショットキ障壁層上にＳｉＯ2膜とＳｉＮ膜を交互に堆積し、階段状の絶縁膜開口部を形成した後、露出したショットキ障壁層上に電極用金属を堆積してもよい。
【００４２】
さらに、階段状の絶縁膜開口部から露出したショットキ障壁層に対してエッチングを行って薄層化した後にゲート電極を形成する、いわゆるリセス構造に本発明を適用することもできる。
【００４３】
以上説明したように、本実施の形態によれば、ＳｉＯ2膜３，５，７とＳｉＮ膜４，６，８とを交互に堆積した後、等方的なＲＩＥ、異方的なＲＩＥ、ＳｉＯ2とＳｉＮのエッチング選択性の有無を組み合わせて階段状の絶縁膜開口部を形成し、階段状の絶縁膜開口部に電極用金属１０を堆積することにより、絶縁膜を開口するために塗布するレジスト９は一種単層でよいため、レジスト９そのものの解像限界までの微細なパタン形成が可能となり、さらに、ゲート長を規定することとなるＳｉＯ2膜３の開口寸法は、そのレジストパタンにのみ決定されることから、堆積する各絶縁膜の膜厚の設計自由度が向上し、露光寸法と独立に絶縁膜の膜厚を決定できる。すなわち、ゲート電極の物理形状の設計自由度が向上する。その結果、ゲート抵抗の低減、寄生容量増大の回避、および機械強度の向上を同時に実現することができる。
【００４４】
また従来技術と比較して、レジスト９は一種単層であり、従来技術によるゲート電極形成では必要不可欠なオーバハングのような複雑なレジスト形状を形成する必要がないため、プロセス条件検討の時間とコスト短縮にも資する。素子作製時の露光時間も短縮できる。
【符号の説明】
【００４５】
１…基板
２…ＦＥＴ構造
３，５，７…ＳｉＯ2膜
４，６，８…ＳｉＮ膜
９…レジスト
１０…電極用金属
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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