(57)【特許請求の範囲】
【請求項１】
２本のデータ線を一組とする複数組のデータ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、
対向する画素電極と共通電極との間に液晶層が挟持された表示素子と、
一組の前記２本のデータ線のうち一方のデータ線を介して供給される正極性映像信号を第１の画素選択用トランジスタによりサンプリングして一定期間第１の保持容量に保持する第１のサンプリング及び保持手段と、
一組の前記２本のデータ線のうち他方のデータ線を介して供給される、前記正極性映像信号とは逆極性の負極性映像信号を第２の画素選択用トランジスタによりサンプリングして一定期間第２の保持容量に保持する第２のサンプリング及び保持手段と、
前記第１の保持容量にゲートが接続された第１のソースフォロワ用トランジスタと、
前記第２の保持容量にゲートが接続された第２のソースフォロワ用トランジスタと、
前記第１のソースフォロワ用トランジスタのソースを通して出力される前記第１の保持容量の正極性の保持電圧と、前記第２のソースフォロワ用トランジスタのソースを通して出力される前記第２の保持容量の負極性の保持電圧とを、垂直走査周期より短い所定の周期で切り替えて前記画素電極に交互に印加すると共に、その出力電圧範囲に前記第１及び第２のソースフォロワ用トランジスタの入出力特性の線形領域が入るように設定された第１及び第２のスイッチング用トランジスタと、
前記第１及び第２のスイッチング用トランジスタを通して前記第１及び第２のソースフォロワ用トランジスタにそれぞれ定電流を供給する定電流負荷トランジスタと
を備え、
前記第１及び第２のソースフォロワ用トランジスタは、その閾値電圧が前記定電流負荷トランジスタの閾値電圧とは異なるようにイオン注入により設定されていることを特徴とする液晶表示装置。
【請求項２】
前記第１及び第２のソースフォロワ用トランジスタは、前記閾値電圧の設定によりノーマリーオン状態に設定されていることを特徴とする請求項１記載の液晶表示装置。
【請求項３】
前記第１及び第２の画素選択用トランジスタと前記第１及び第２のスイッチング用トランジスタとはそれぞれＮチャネルＭＯＳ型トランジスタであり、前記第１及び第２のソースフォロワ用トランジスタと前記定電流負荷トランジスタとはそれぞれＰチャネルＭＯＳ型トランジスタであることを特徴とする請求項１又は２記載の液晶表示装置。
【請求項４】
前記第１及び第２の画素選択用トランジスタ、前記第１及び第２のソースフォロワ用トランジスタ、前記第１及び第２のスイッチング用トランジスタ、及び前記定電流負荷トランジスタはＰチャネルＭＯＳ型トランジスタであり、前記第１及び第２の画素選択用トランジスタ並びに前記第１及び第２のスイッチング用トランジスタのそれぞれの閾値電圧は、前記第１及び第２のソースフォロワ用トランジスタの閾値電圧と共に前記イオン注入により前記定電流負荷トランジスタの閾値電圧とは異なる電圧値にそれぞれ設定されていることを特徴とする請求項１又は２記載の液晶表示装置。
【請求項５】
前記第１及び第２の画素選択用トランジスタ並びに前記第１及び第２のスイッチング用トランジスタのそれぞれの閾値電圧は、前記第１及び第２のソースフォロワ用トランジスタの閾値電圧と同一の値であることを特徴とする請求項４記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置に係り、特に各画素において正極性映像信号と負極性映像信号とを２つの保持容量に別々にサンプリング保持した後、それらの保持電圧を交互に画素電極に印加して液晶表示素子を交流駆動する液晶表示装置に関する。
【背景技術】
【０００２】
近年、プロジェクタ装置やプロジェクションテレビには画像を投影するための中心部品としてＬＣＯＳ（Liquid Crystal on Silicon）型の液晶表示装置が多く用いられている。このＬＣＯＳ型の液晶表示装置として、本出願人は先に、２本のデータ線（列信号線）を一組とする複数組のデータ線と、複数本のゲート線（行走査線）との各交差部にそれぞれ画素をマトリクス状に配置し、それらの各画素において正極性映像信号と負極性映像信号とを２つの保持容量に別々にサンプリング保持した後、それらの保持電圧を交互に画素電極に印加して液晶表示素子を交流駆動する液晶表示装置を提案した（例えば、特許文献１参照）。
【０００３】
図１１は、この液晶表示装置の一画素の一例の等価回路図を示す。同図において、一つの画素は、正極性の映像信号及び負極性の映像信号を書き込むための画素選択トランジスタＴｒ１及びＴｒ２と、各々の極性の映像信号電圧を並列的に保持する独立した２つの保持容量Ｃs1及びＣs2と、トランジスタＴｒ３〜Ｔｒ７と、液晶表示素子ＬＣとからなる。液晶表示素子ＬＣは、互いに対向して配置された画素電極ＰＥと共通電極ＣＥとの間に液晶層（表示体）ＬＣＭが挟持された周知の構造である。
【０００４】
また、画素選択トランジスタＴｒ１及びＴｒ２とスイッチングトランジスタＴｒ５及びＴｒ６とは、ＮチャンネルＭＯＳ型電界効果トランジスタ（以下、ＮＭＯＳトランジスタという）であり、トランジスタＴｒ３、Ｔｒ４、Ｔｒ７は、ＰチャンネルＭＯＳ型電界効果トランジスタ（以下、ＰＭＯＳトランジスタという）である。トランジスタＴｒ３とＴｒ７、及びトランジスタＴｒ４とＴｒ７は、それぞれ所謂ソースフォロワ・バッファであり、トランジスタＴｒ３、Ｔｒ４がソースフォロワトランジスタ、トランジスタＴｒ７が定電流源負荷として機能するトランジスタである。ＭＯＳトランジスタのソースフォロワ・バッファの入力抵抗はほぼ無限大で、保持容量Ｃs1及びＣs2の蓄積電荷はリークすることなく、１垂直走査期間後に信号が新たに書き込まれるまで保持される。
【０００５】
また、画素部データ線は、各画素について正極性用データ線Ｄi+、負極性用データ線Ｄi-の２本一組で構成され、図示しないデータ線駆動回路でサンプリングされた互いに極性の異なる映像信号が供給される。画素選択トランジスタＴｒ１、Ｔｒ２の各ドレイン端子は各々正極性用データ線Ｄｉ+、負極性用データ線Ｄｉ-に接続され、各ゲート端子は同一行について行走査線（ゲート線）Ｇjに接続されている。また、定電流負荷トランジスタＴｒ７は、ゲートが同一行画素について行方向に配線Ｂが共通接続され、定電流負荷のバイアス制御が可能な構成となっている。また、配線Ｓ+、Ｓ-はゲート制御信号用の配線で、それぞれトランジスタＴｒ５、Ｔｒ６のゲートに別々に接続されている。更に、行走査線Ｇjが同じ行の複数の画素のトランジスタＴｒ１及びＴｒ２にそれぞれ共通接続されている。
【０００６】
次に、この画素の交流駆動制御の概要について図１２のタイミングチャートと共に説明する。図１２（Ａ）は、映像信号の垂直走査の基準となる垂直同期信号ＶＤを示し、図１２（Ｂ）は、図１１の画素におけるトランジスタＴｒ７のゲートに印加される配線Ｂの負荷特性制御信号を示す。また、図１２（Ｃ）は、上記画素における正極性側駆動電圧を転送するスイッチングトランジスタＴｒ５のゲートに印加される配線Ｓ+のゲート制御信号、同図（Ｄ）は、上記画素における負極性側駆動電圧を転送するスイッチングトランジスタＴｒ６のゲートに印加される配線Ｓ-のゲート制御信号の各信号波形を示す。
【０００７】
図１１において、図１２（Ｃ）に示す配線Ｓ+のゲート制御信号がハイレベルの期間、正極性側スイッチングトランジスタＴｒ５がオンとなり、この期間に配線Ｂに供給される負荷特性制御信号を図１２（Ｂ）に示すようにローレベルとすると、ソースフォロワ・バッファがアクティブとなり、画素電極ＰＥノードが正極性の映像信号レベルに充電される。画素電極ＰＥの電位が完全に充電された状態となった時点で、配線Ｂの負荷特性制御信号をハイレベルとし、かつ、そのとき配線Ｓ+のゲート制御信号をローレベルに切り替えると、画素電極ＰＥはフローティングとなり、液晶容量に正極性駆動電圧が保持される。
【０００８】
一方、図１２（Ｄ）に示す配線Ｓ-のゲート制御信号がハイレベルの期間、負極性側スイッチングトランジスタＴｒ６がオンとなり、この期間に配線Ｂに供給される負荷特性制御信号を同図（Ｂ）に示すようにローレベルとすると、ソースフォロワ・バッファがアクティブとなり、画素電極ＰＥノードが負極性の映像信号レベルに充電される。画素電極ＰＥの電位が完全に充電された状態となった時点で、配線Ｂの負荷特性制御信号をハイレベルとし、かつ、そのとき配線Ｓ-のゲート制御信号をローレベルに切り替えると、画素電極ＰＥはフローティングとなり、液晶容量に負極性駆動電圧が保持される。
【０００９】
以下、上記のスイッチングトランジスタＴｒ５及びＴｒ６を交互にオンとするスイッチングに同期して、配線Ｂの負荷特性制御信号によりトランジスタＴｒ７を間欠的にアクティブとする動作を繰り返すことで、液晶表示素子ＬＣの画素電極ＰＥには正極性と負極性の各映像信号で交流化された駆動電圧ＶＰＥが図１２（Ｅ）に示すように印加される。図１１に示す画素は保持電荷を直接画素電極ＰＥに転送するのではなく、ソースフォロワ・バッファを介して電圧を供給する構成のため、正負極性での繰り返し充放電を行っても電荷の中和の問題はなく、電圧レベルの減衰がない駆動が実現できる。
【００１０】
また、図１２（Ｆ）に示すＶcomは、液晶表示装置の対向基板に形成した共通電極ＣＥに印加する電圧を表している。液晶層ＬＣＭの実質的な交流駆動電圧は、この共通電極ＣＥの印加電圧Ｖcomと画素電極ＰＥの印加電圧との差電圧である。図１２（Ｆ）に示すように、共通電極ＣＥの印加電圧Ｖcomは、画素電極電位の反転基準レベルＶcとほぼ等しい基準レベルに対して、画素極性切り替えと同期して反転されている。
【００１１】
また、保持容量Ｃs1、Ｃs2にそれぞれサンプリング保持された正極性、負極性の各映像信号電圧は、高入力抵抗のソースフォロワトランジスタＴｒ３、Ｔｒ４を介して読み出され、図１２（Ｃ）、（Ｄ）に示したように配線Ｓ+、Ｓ-に交互に供給されるゲート制御信号によりオンとされるスイッチングトランジスタＴｒ５、Ｔｒ６により交互に選択されて画素電極ＰＥに正極性、負極性に反転する図１２（Ｅ）に示した駆動電圧ＶＰＥとして印加される。この図１１に示す画素は、１垂直走査期間（１フレーム）に１度、保持容量Ｃs1、Ｃs2に正極性、負極性の各映像信号電圧を書き込んでしまえば、次のフレームの映像信号電圧が保持されるまでの１フレーム期間、何回でも保持容量Ｃs1、Ｃs2から映像信号電圧を読み出し、トランジスタＴｒ５、Ｔｒ６を交互に切り替えて液晶表示素子ＬＣを交流駆動できる。従って、図１１に示した画素は、映像信号の書き込み周期とは独立に垂直走査周波数の制約のない、高い駆動周波数で液晶表示素子ＬＣを交流駆動することができる。
【００１２】
この交流駆動周波数は、垂直走査周波数によらず、画素回路での反転制御周期で自由に設定することができる。例えば垂直走査周波数が一般的なテレビ映像信号で用いられる６０Ｈｚで、フルハイビジョンの垂直周期走査線数１１２５ラインで構成されているとする。画素回路の極性切り替えを１５ライン期間程度の周期で行うとすれば、液晶表示素子の交流駆動周波数は２.２５ｋＨz（＝６０（Hz）×１１２５÷（１５×２））となり、従来の液晶表示装置と比較して液晶駆動周波数を飛躍的に高めることができる。それにより、液晶表示素子の交流駆動周波数が低周波数の場合に比べて、焼き付きを防止でき、また信頼性・安定性やシミなどの表示品位低下などを大幅に改善することが可能となる。
【００１３】
なお、ソースフォロワ・バッファの定電流負荷トランジスタＴｒ７は液晶表示装置での消費電流を考慮して、常時アクティブにせず、スイッチングトランジスタＴｒ５及びＴｒ６の導通期間の内の限られた期間でのみアクティブになるように制御を行う。例えば、１画素回路あたりの定常的なソースフォロワ回路電流が１μＡの微少電流であったとしても、液晶表示装置の全画素が定常的に電流を消費する条件では多大な消費電流となってしまう、という問題があり、例えばフルハイビジョン２００万画素の液晶表示装置では、消費電流が２Ａにも達する見積もりとなる。
【００１４】
そのため、図１１に示す画素では定電流負荷トランジスタＴｒ７のゲートバイアスとなる負荷特性制御信号Ｂのローレベル期間を画素電圧極性切り替えの遷移期間のみに制限し、画素電極電圧ＶＰＥが目標レベルまで充放電された直後には即座にハイレベルとしてソースフォロワ・バッファの電流を停止させる。従って、全画素にバッファを備えた構成でありながら、実質的な消費電流を小さく抑えることが可能である。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００９−２２３２８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
上記の従来の液晶表示装置は、図１１に示すように、Ｔｒ１、Ｔｒ２、Ｔｒ５、Ｔｒ６はＮＭＯＳトランジスタであり、Ｔｒ３、Ｔｒ４、Ｔｒ７はＰＭＯＳトランジスタである。従って、ＰＭＯＳトランジスタＴｒ３、Ｔｒ４を用いたソースフォロワ回路は、０.８７倍のゲインを持ったアンプであり、その入力電圧対出力電圧特性が非線形となる高入力電圧は使用できない。
【００１７】
また、上記の従来の液晶表示装置では、電源電圧ＶＤＤを５.５Ｖで使用した場合、図５にIVで示すようにデータ線Ｄi+、Ｄi-の入力電圧０Ｖから４.０Ｖまでは画素電極ＰＥへの出力電圧が１.９Ｖから４.８Ｖの線形領域であるが、入力電圧が４.４Ｖから出力電圧が曲がりだしてしまう。液晶表示素子ＬＣに印加できる電圧のダイナミックレンジは線形領域を使用しなければならないため、従来の液晶表示装置の各画素のダイナミックレンジは入力電圧０Ｖ〜４．０Ｖに対し１.９Ｖ〜４.８Ｖの２.９Ｖとなってしまう。これに対し、液晶表示素子ＬＣに印加する電圧は３.８Ｖ程度必要で、液晶表示素子ＬＣの印加電圧範囲を少なくするとコントラスト低下や明るさの低下を招く。従って、従来の液晶表示装置では、ソースフォロワ出力の線形領域の拡大が課題となっている。
【００１８】
本発明は上記の点に鑑みなされたもので、ソースフォロワ出力の線形領域を従来より拡大し得る液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記の目的を達成するため、本発明の液晶表示装置は、２本のデータ線を一組とする複数組のデータ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、対向する画素電極と共通電極との間に液晶層が挟持された表示素子と、一組の２本のデータ線のうち一方のデータ線を介して供給される正極性映像信号を第１の画素選択用トランジスタによりサンプリングして一定期間第１の保持容量に保持する第１のサンプリング及び保持手段と、一組の２本のデータ線のうち他方のデータ線を介して供給される、正極性映像信号とは逆極性の負極性映像信号を第２の画素選択用トランジスタによりサンプリングして一定期間第２の保持容量に保持する第２のサンプリング及び保持手段と、第１の保持容量にゲートが接続された第１のソースフォロワ用トランジスタと、第２の保持容量にゲートが接続された第２のソースフォロワ用トランジスタと、第１のソースフォロワ用トランジスタのソースを通して出力される第１の保持容量の正極性の保持電圧と、第２のソースフォロワ用トランジスタのソースを通して出力される第２の保持容量の負極性の保持電圧とを、垂直走査周期より短い所定の周期で切り替えて画素電極に交互に印加すると共に、その出力電圧範囲に第１及び第２のソースフォロワ用トランジスタの入出力特性の線形領域が入るように設定された第１及び第２のスイッチング用トランジスタと、第１及び第２のスイッチング用トランジスタを通して第１及び第２のソースフォロワ用トランジスタにそれぞれ定電流を供給する定電流負荷トランジスタとを備え、第１及び第２のソースフォロワ用トランジスタは、その閾値電圧が定電流負荷トランジスタの閾値電圧とは異なるようにイオン注入により設定されていることを特徴とする。
【００２０】
ここで、本発明は、上記の第１及び第２のソースフォロワ用トランジスタが、閾値電圧の設定によりノーマリーオン状態に設定されていることを特徴とする。
【００２１】
また、本発明は、第１及び第２の画素選択用トランジスタと第１及び第２のスイッチング用トランジスタとはそれぞれＮチャネルＭＯＳ型トランジスタであり、第１及び第２のソースフォロワ用トランジスタと定電流負荷トランジスタとはそれぞれＰチャネルＭＯＳ型トランジスタであることを特徴とする。
【００２２】
また、本発明は、第１及び第２の画素選択用トランジスタ、第１及び第２のソースフォロワ用トランジスタ、第１及び第２のスイッチング用トランジスタ、及び定電流負荷トランジスタはＰチャネルＭＯＳ型トランジスタであり、第１及び第２の画素選択用トランジスタ並びに第１及び第２のスイッチング用トランジスタのそれぞれの閾値電圧が、第１及び第２のソースフォロワ用トランジスタの閾値電圧と共にイオン注入により定電流負荷トランジスタの閾値電圧とは異なる電圧値にそれぞれ設定されていることを特徴とする。
【００２３】
また、本発明は、第１及び第２のソースフォロワ用トランジスタが、それらの閾値電圧をＶthとしたとき、ゲート電圧がボルトであるとき、リーク電流が定電流負荷トランジスタから供給される定電流以下の電流値であることを特徴とする。
【００２５】
ここで、本発明は上記の第１及び第２の画素選択用トランジスタ並びに第１及び第２のスイッチング用トランジスタのそれぞれの閾値電圧が、第１及び第２のソースフォロワ用トランジスタの閾値電圧と同一の値であることを特徴とする。
【発明の効果】
【００２６】
本発明によれば、画素内のソースフォロワ用トランジスタの出力の線形領域を従来より拡大することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の液晶表示装置の第１の実施の形態の一画素の等価回路図である。
【図２】本発明の液晶表示装置の第１の実施の形態の一画素の断面図である。
【図３】本発明の液晶表示装置の第１の実施の形態の一画素のスルーホールまでのレイアウト平面図である。
【図４】本発明の液晶表示装置と従来の液晶表示装置のそれぞれのソースフォロワ用トランジスタのゲート電圧ＶＧ対ドレイン電流ＩＤ特性を対比して示す図である。
【図５】本発明の液晶表示装置の第１の実施の形態と従来の液晶表示装置のそれぞれの画素の入力電圧対画素電極への出力電圧特性を対比して示す図である。
【図６】本発明の液晶表示装置の第１の実施の形態と従来の液晶表示装置のそれぞれの画素の入力電圧に対する画素電極の出力電圧の直線差分の特性を対比して示す図である。
【図７】本発明の液晶表示装置の第２の実施の形態の一画素の等価回路図である。
【図８】本発明の液晶表示装置の第２の実施の形態の一画素の断面図である。
【図９】本発明の液晶表示装置の第２の実施の形態の一画素のスルーホールまでのレイアウト平面図である。
【図１０】本発明の液晶表示装置の第２の実施の形態と従来の液晶表示装置のそれぞれの画素の入力電圧対画素電極への出力電圧特性を対比して示す図である。
【図１１】本出願人が先に開示した液晶表示装置の一画素の一例の等価回路図である。
【図１２】図１１の動作説明用タイミングチャートである。
【図１３】正極性映像信号と負極性映像信号とを説明する図である。
【発明を実施するための形態】
【００２８】
以下、本発明の各実施の形態について図面を参照して説明する。
【００２９】
（第１の実施の形態）
図１は、本発明になる液晶表示装置の第１の実施の形態の一画素の等価回路図を示す。同図中、図１１と同一構成部分には同一符号を付してある。本実施の形態の液晶表示装置は、特許文献１記載の液晶表示装置と同様に、２本のデータ線（列信号線）を一組とする複数組のデータ線と、複数本のゲート線（行走査線）との各交差部にそれぞれ画素をマトリクス状に配置し、それらの各画素において正極性映像信号と負極性映像信号とを２つの保持容量に別々にサンプリング保持した後、それらの保持電圧を交互に画素電極に印加して液晶表示素子を交流駆動する液晶表示装置であるが、特許文献１記載の液晶表示装置と比較して画素の構成が異なり、図１に示す等価回路で表わされる構成とされている。
【００３０】
すなわち、図１に示す画素１０はｊ行ｉ列目の画素で、ｉ列目の一組２本のデータ線（列信号線）Ｄi+及びＤi-と、ｊ行目のゲート線（行走査線）Ｇjとの交差部に設けられており、図１１に示したソースフォロワ用ＰＭＯＳトランジスタＴｒ３及びＴｒ４に代えて、ノーマリーオンに設定したソースフォロワ用ＰＭＯＳトランジスタＴｒ１３及びＴｒ１４を使用した点に特徴がある。
【００３１】
図１において、画素選択用ＮＭＯＳトランジスタＴｒ１、Ｔｒ２は各ドレイン端子が各々正極性用データ線Ｄｉ+、負極性用データ線Ｄｉ-に接続され、各ゲート端子が同一行について行走査線（ゲート線）Ｇjに接続されている。また、ＮＭＯＳトランジスタＴｒ１、Ｔｒ２の各ソース端子は、各々正極性用保持容量Ｃs1、負極性用保持容量Ｃs2の各一端とソースフォロワ用ＰＭＯＳトランジスタＴｒ１３、Ｔｒ１４の各ゲート端子との接続点に接続されている。
【００３２】
ソースフォロワ用ＰＭＯＳトランジスタＴｒ１３、Ｔｒ１４の各ソース端子はスイッチング用ＮＭＯＳトランジスタＴｒ５、Ｔｒ６の各ドレイン端子との接続点に接続されている。ＰＭＯＳトランジスタＴｒ７は、ソースフォロワ用ＰＭＯＳトランジスタＴｒ１３、Ｔｒ１４と共に構成するソースフォロワ・バッファの定電流負荷トランジスタであり、そのソース端子には電位ＶＤＤが印加される。
【００３３】
スイッチング用ＮＭＯＳトランジスタＴｒ５及びＴｒ６の各ソース端子は、液晶表示素子ＬＣの画素電極ＰＥに共通に接続されている。また、正極性用ゲート制御信号用配線Ｓ+はスイッチング用ＮＭＯＳトランジスタＴｒ５のゲート端子に接続され、負極性用ゲート制御信号用配線Ｓ-はスイッチング用ＮＭＯＳトランジスタＴｒ６のゲート端子に接続されている。
【００３４】
本実施の形態の画素１０の基本的な動作自体は、図１２に示したタイミングチャートと共に説明した従来の液晶表示装置の画素の動作と同じである。すなわち、行走査線Ｇjを介して画素１０に供給される１垂直走査期間周期の行選択信号が所定期間ハイレベルになると、その所定期間ＮＭＯＳトランジスタＴｒ１及びＴｒ２がそれぞれ同時にオンとされ、正極性用データ線Ｄi+を介して入力される正極性映像信号がＮＭＯＳトランジスタＴｒ１によりサンプリングされて保持容量Ｃs1に保持される。これと並行して、上記正極性映像信号とは同じ映像情報を有するが逆極性である負極性映像信号が負極性用データ線Ｄi-を介して入力され、ＮＭＯＳトランジスタＴｒ２によりサンプリングされて保持容量Ｃs2に保持される。
【００３５】
図１３は、正極性用データ線Ｄi+を介して入力され画素に書込まれる正極性映像信号ａと、負極性用データ線Ｄi-を介して入力され画素に書き込まれる負極性映像信号ｂの黒レベルから白レベルまでの関係を示す。正極性映像信号ａは、レベルが最小のとき最小階調の黒レベル、レベルが最大のとき最大階調の白レベルであるのに対し、負極性映像信号ｂは、レベルが最小のとき最大階調の白レベル、レベルが最大のとき最小階調の黒レベルである。正極性映像信号ａと負極性映像信号ｂとは逆極性で、その反転中心はｃで示される。
【００３６】
保持容量Ｃs1、Ｃs2にそれぞれサンプリング保持された正極性、負極性の各映像信号電圧は、高入力抵抗のソースフォロワトランジスタＴｒ１３、Ｔｒ１４を介して読み出され、配線Ｓ+、Ｓ-に交互に供給されるゲート制御信号によりオンとされるスイッチングトランジスタＴｒ５、Ｔｒ６により垂直走査周期よりも短い所定周期で交互に選択されて画素電極ＰＥに駆動電圧として印加される。
【００３７】
次に、本実施の形態の画素１０の構造の断面図及び平面図について説明する。
【００３８】
図２は、本発明になる液晶表示装置の第１の実施の形態の一画素の断面図を示す。同図中、図１と同一構成部分には同一符号を付してある。図２において、シリコン基板１００に形成されたＮウェル１０１及びＰウェル１０２のうち、Ｎウェル１０１上にソースフォロワ用ＰＭＯＳトランジスタ１０３が形成され、また、Ｐウェル１０２上にスイッチング用ＮＭＯＳトランジスタ１０４が形成され、それらの間はフィールド酸化膜１０５で分けられている。ソースフォロワ用ＰＭＯＳトランジスタ１０３は、図１のＰＭＯＳトランジスタＴｒ１３（又はＴｒ１４）に相当し、スイッチング用ＮＭＯＳトランジスタ１０４は、図１のＮＭＯＳトランジスタＴｒ５（又はＴｒ６）に相当する。
【００３９】
ソースフォロワ用ＰＭＯＳトランジスタ１０３のソース領域とスイッチング用ＮＭＯＳトランジスタ１０４のドレイン領域とは、第１層間膜１０６を通して形成された第１メタル１０７に電気的に接続されている。また、スイッチング用ＮＭＯＳトランジスタ１０４のソース領域は、第１メタル１０７を介して第２層間膜１０８を通して形成された第２メタル１０９に電気的に接続され、第２メタル１０９が第３層間膜１１０を通して形成された第３メタル１１１に電気的に接続され、更に第３メタル１１１が第４層間膜１１２上に形成された画素電極（第４メタル）ＰＥに電気的に接続されている。すなわち、スイッチング用ＮＭＯＳトランジスタ１０４のソース領域は、画素電極（第４メタル）ＰＥに電気的に接続されている。
【００４０】
画素電極（第４メタル）ＰＥは、透明電極である共通電極ＣＥに離間対向配置されている。それら画素電極ＰＥ及び共通電極ＣＥとの間に液晶層ＬＣＭが挟持されている。図示しないバックライトからの光は、共通電極ＣＥ及び液晶層ＬＣＭを透過して画素電極（第４メタル）ＰＥに入射して反射される。
【００４１】
図３は、本発明になる液晶表示装置の第１の実施の形態の一画素のスルーホールまでのレイアウト平面図を示す。同図中、図１、図２と同一構成部分には同一符号を付してある。図３において、Ａ−Ａ’線に沿う断面が図２の断面図に示された断面に相当する。図３において、第１メタル１０７には、画素平面においてデータ線Ｄi+、Ｄi-の長手方向（すなわち、マトリクス状に配置された画素群の列方向）に平行な仮想の画素中心線Ｂ―Ｂ’に対して、画素１０内の正極性信号側回路部と負極性信号側画素回路部とで互いに対になっている回路構成要素及び配線同士が線対称で配置構成されている。
【００４２】
すなわち、図３において、ＶＤＤ配線１２１、Ｃs1接続配線１２３などの正極性信号側回路部の配線と、ＶＤＤ配線１２２、Ｃs2接続配線１２４などの負極性信号側回路部の配線とは、画素中心線Ｂ−Ｂ’に対して対応する配線同士が線対称位置に配置されている。また、正極性信号側回路部と負極性信号側画素回路部とで共通の画素電極配線１２５と、定電流負荷用ＰＭＯＳトランジスタＴｒ７とは、画素中心線ＢーＢ’上の位置に配置されている。なお、図３中、黒四角はコンタクトを示し、白四角はスルーホールを示す。
【００４３】
ここで、本実施の形態では、ソースフォロワ用ＰＭＯＳトランジスタＴｒ１３，Ｔｒ１４の閾値電圧Ｖthを＋０.５Ｖに変更するため、ＰＭＯＳトランジスタＴｒ１３，Ｔｒ１４のチャネル領域（拡散領域１２６1、１２６2とポリシリコン１２７、１２８の重なり部分）に、Ｖth変更用マスクを使用して、ポリシリコン１２７、１２８成膜前にイオン注入によってＶthを＋０.５Ｖになるように制御する。
【００４４】
具体的には、上記のＶth変更用マスクは、図３においてＰＭＯＳトランジスタＴｒ１３，Ｔｒ１４のチャネル領域（拡散領域１２６1、１２６2とポリシリコン１２７、１２８の重なり部分）を含み、かつ、そのチャネル領域より少し大きめの面積の開口部１２９、１３０が設けられ、それ以外の部分を覆うマスクである。このＶth変更用マスクを使用して、露光機にてレジストのパターニングを行い、ＰＭＯＳトランジスタＴｒ１３，Ｔｒ１４のチャネル領域にＶth変更用のイオン注入を行う。その他のトランジスタはＶth変更を行わないため、レジストがマスクとなり、イオン注入はされない。その後、ポリシリコン１２７、１２８の成膜を行い、通常通りプロセスを実施する。これによりＰＭＯＳトランジスタＴｒ１３，Ｔｒ１４のみＶｔhを変化させることができる。
【００４５】
このようにして、本実施の形態におけるソースフォロワ用ＰＭＯＳトランジスタＴｒ１３及びＴｒ１４は、トランジスタチャネル部のイオン注入によって閾値電圧Ｖthが＋０.５Ｖに設定されている。なお、上記のＰＭＯＳトランジスタＴｒ１３及びＴｒ１４の設定した閾値電圧Ｖth＋０.５Ｖは、ソース電圧とＮウェル電圧を同じにして基板効果は発生していない場合である。
【００４６】
図４は、本発明の液晶表示装置と従来の液晶表示装置のそれぞれのソースフォロワトランジスタのゲート電圧ＶＧ対ドレイン電流ＩＤ特性を対比して示す。本実施の形態の液晶表示装置では、ソースフォロワ用ＰＭＯＳトランジスタＴｒ１３及びＴｒ１４は、閾値電圧Ｖthが＋０.５Ｖに設定されているため、そのゲート電圧ＶＧ対ドレイン電流ＩＤ特性が図４にIで示すように、ゲート電圧ＶＧをオフにしてもソース・ドレイン間が導通する特性を示し、ドレイン電流ＩＤが流れるノーマリーオンのトランジスタである。
【００４７】
これに対し、図１１に示した従来の液晶表示装置におけるソースフォロワ用ＰＭＯＳトランジスタＴｒ３、Ｔｒ４は、そのゲート電圧ＶＧ対ドレイン電流ＩＤ特性が図４にIIで示すように、ゲート電圧ＶＧをオフにするとソース・ドレイン間が非導通となる通常のトランジスタである。また、本実施の形態のスイッチング用ＮＭＯＳトランジスタＴｒ５及びＴｒ６、定電流負荷用ＰＭＯＳトランジスタＴｒ７も通常のトランジスタである。
【００４８】
なお、閾値電圧Ｖthを＋０.５Ｖに設定したソースフォロワ用ＰＭＯＳトランジスタＴｒ１３及びＴｒ１４は、オフリーク電流が１μＡ以下に調整されている。一般に、オフリーク電流は、ゲート電圧をオフ電圧（通常のＰＭＯＳトランジスタの場合は５.５Ｖ）にした場合、ソース・ドレイン間に流れる電流のことであり、１０ｐＡなどにプロセスを調整する。当然、オフ特性を良くするためには、オフリーク電流が小さいほど性能が良いトランジスタであるといえる。
【００４９】
閾値電圧Ｖthを＋０.５Ｖに設定したソースフォロワ用ＰＭＯＳトランジスタＴｒ１３及びＴｒ１４は、ノーマリーオンであるため、当然、ゲート電圧が５.５Ｖでオフにならない。そのため、ソースフォロワ用ＰＭＯＳトランジスタＴｒ１３及びＴｒ１４は、ＶＤＤを超えてオフ側にＶth＋１.０Ｖ（＝１.５Ｖ）のゲート電圧が印加されるとき、オフリーク電流が１μＡ以下になるように設定される。
【００５０】
もちろん、実デバイスはＧＮＤからＶＤＤまでの範囲内で信号を扱うため、実際にはＶＤＤを超えたゲート電圧は印加されない。ＶＤＤ＋１.５Ｖ（＝６.５Ｖ）をＰＭＯＳトランジスタのゲートに印加した場合のオフリーク電流は、ＰＣＭモニタにて確認される。
【００５１】
オフリーク電流が１μＡ以下である必要性について以下説明する。
【００５２】
閾値電圧Ｖthを＋０.５Ｖに設定したソースフォロワ用ＰＭＯＳトランジスタＴｒ１３及びＴｒ１４は、定電流として１μＡを流してソースフォロワとして使用する。ソースフォロワ用トランジスタのオン／オフ制御は、定電流トランジスタのゲート電圧で制御するため、ＰＭＯＳトランジスタＴｒ１３及びＴｒ１４のオフリーク電流が１μＡ以上あると、定電流トランジスタのオン／オフ制御が行えないことになる。つまり、定電流トランジスタがオンして１μＡを流しても、ＰＭＯＳトランジスタＴｒ１３及びＴｒ１４のオフリーク電流が１μＡ以上あると、ＰＭＯＳトランジスタＴｒ１３及びＴｒ１４がオンしないため、ソースフォロワとしての機能を果たさなくなる。従って、ソースフォロワ用ＰＭＯＳトランジスタＴｒ１３及びＴｒ１４は、オフリーク電流が１μＡ以下（すなわち、Ｔｒ１３及びＴｒ１４に流す定電流以下）に調整される。
【００５３】
本実施の形態におけるソースフォロワ用ＰＭＯＳトランジスタＴｒ１３，Ｔｒ１４は、図１に示すように、それぞれのゲート電極に保持容量Ｃs1、Ｃs2の一端が接続されているため、ゲート電圧は保持容量Ｃs1、Ｃs2に保持されている信号電圧で固定される。このため、ソースフォロワ用ＰＭＯＳトランジスタＴｒ１３，Ｔｒ１４は、ゲート電圧でソース・ドレイン間電流がオン／オフ制御されることはない。ソースフォロワ用ＰＭＯＳトランジスタＴｒ１３，Ｔｒ１４のソース・ドレイン間電流がオン／オフ制御されるのは、定電流負荷用ＰＭＯＳトランジスタＴｒ７のゲートバイアスとスイッチング用ＮＭＯＳトランジスタＴｒ５，Ｔｒ６のスイッチングによる。そのため、ソースフォロワ用ＰＭＯＳトランジスタＴｒ１３，Ｔｒ１４は、ゲート電圧によってソース・ドレイン間の抵抗値を制御できればよいので、ゲート電圧がＶＤＤと同じ５.５Ｖであってもソース・ドレイン間電流をオフにする必要がない。これにより、Ｔｒ１３，Ｔｒ１４のゲート電圧が高いところでの非線形性を回避することができる。
【００５４】
しかし、スイッチング用トランジスタＴｒ５及びＴｒ６はＮＭＯＳトランジスタであるため、ＶＤＤを５.５Ｖで使用した場合、基板効果を含めた閾値電圧Ｖth分の４.８Ｖ以下（０Ｖ〜４.８Ｖ）しかドレインに出力されないので、入力電圧を４.８Ｖ以下に設定する。つまり、ＶＤＤを５.５Ｖで使用し、スイッチング用ＮＭＯＳトランジスタＴｒ５及びＴｒ６をオンにするためにゲート電圧として５.５Ｖを印加した場合、ＮＭＯＳトランジスタＴｒ５及びＴｒ６のソースに０Ｖ〜５．５Ｖの信号を入力しても、Ｔｒ５及びＴｒ６の基板効果によって０.７Ｖ程度のトランジスタがオンしない領域が発生するため、Ｔｒ５及びＴｒ６のドレインには０Ｖ〜４.８Ｖ程度しか通すことができない。従って、本実施の形態では、データ線Ｄi+、Ｄi-を通して入力される正極性映像信号、負極性映像信号の信号範囲を０Ｖ〜４.８Ｖ程度に設定する。換言すると、スイッチング用ＮＭＯＳトランジスタＴｒ５及びＴｒ６の出力電圧範囲内にソースフォロワ用トランジスタＴｒ１３及びＴｒ１４の入出力特性の線形領域が入るようにされる。
【００５５】
図５のIIIは、画素１０を備える本実施の形態の液晶表示装置の入力電圧対出力電圧特性（入出力特性）を示す。本実施の形態では、電源電圧ＶＤＤを５.５Ｖで使用した場合、図５にIIIで示すようにデータ線Ｄi+、Ｄi-の入力電圧０Ｖから４.８Ｖまでに対して画素電極ＰＥへの出力電圧が０.６Ｖから４.８Ｖの線形領域であり、液晶表示素子ＬＣに印加できるダイナミックレンジは４.２（＝４.８−０.６）Ｖとなり、従来の２.９Ｖに比べて大幅に拡大することができる。
【００５６】
また、本実施の形態では、画素１０内のソースフォロワ用ＰＭＯＳトランジスタＴｒ１３，Ｔｒ１４は閾値電圧Ｖthが＋０.５Ｖにシフトされてノーマリーオンとされているため、線形性も改善される。図６の曲線Vは、本実施の形態の画素の入力電圧に対する画素電極ＰＥの出力電圧の直線との差分を示す。図６において、図１１に示した従来の画素の入力電圧に対する画素電極ＰＥの出力電圧の直線差分の特性VIに比べて、本実施の形態の特性Vの方が直線性が改善されていることが分かる。
【００５７】
これは、閾値電圧Ｖthをシフトすると、シフトしない場合と比較して、画素電極ＰＥの出力電圧範囲内においては基板効果が大きく発生するためである。つまり、基板効果の影響が一定ではなく、通常の閾値電圧Ｖth（＝−０.７Ｖ）の場合、基板効果が比較的少ない領域で使用するため、基板効果の影響の変化率が大きいためである。
【００５８】
このように、本実施の形態では、画素１０内のソースフォロワ用ＰＭＯＳトランジスタＴｒ１３及びＴｒ１４は、ゲートが保持容量Ｃs1、Ｃs2に接続されて常にオン状態で使用されるため、ソースフォロワ用ＰＭＯＳトランジスタＴｒ１３及びＴｒ１４の閾値電圧Ｖthのみをノーマリーオン状態とする値に設定し、ソースフォロワ用ＰＭＯＳトランジスタＴｒ１３及びＴｒ１４の電流値は定電流負荷トランジスタＴｒ７で制御し、オンオフは定電流負荷トランジスタＴｒ７とスイッチング用ＮＭＯＳトランジスタＴｒ５、Ｔｒ６で制御する。また、本実施の形態の画素１０においては、スイッチング用ＮＭＯＳトランジスタＴｒ５、Ｔｒ６が介在し出力可能の電圧範囲が存在するため、ソースフォロワ用ＰＭＯＳトランジスタＴｒ１３及びＴｒ１４の閾値電圧Ｖthのシフトによって線形性を保つ領域（ダイナミックレンジ）が最大になるように最適化することができる。
【００５９】
（第２の実施の形態）
図７は、本発明になる液晶表示装置の第２の実施の形態の一画素の等価回路図を示す。同図中、図１１と同一構成部分には同一符号を付してある。本実施の形態の液晶表示装置は、特許文献１記載の液晶表示装置と同様に、２本のデータ線（列信号線）を一組とする複数組のデータ線と、複数本のゲート線（行走査線）との各交差部にそれぞれ画素をマトリクス状に配置し、それらの各画素において正極性映像信号と負極性映像信号とを２つの保持容量に別々にサンプリング保持した後、それらの保持電圧を交互に画素電極に印加して液晶表示素子を交流駆動する液晶表示装置であるが、特許文献１記載の液晶表示装置と比較して画素の構成が異なり、図７に示す等価回路で表わされる構成とされている。
【００６０】
図７に示す画素２０はｊ行ｉ列目の画素で、ｉ列目の一組２本のデータ線（列信号線）Ｄi+及びＤi-と、ｊ行目のゲート線（行走査線）Ｇjとの交差部に設けられており、すべてのトランジスタがＰチャネルＭＯＳトランジスタで構成されている点に特徴がある。すなわち、画素２０は、正極性の映像信号及び負極性の映像信号を書き込むための画素選択用ＰＭＯＳトランジスタＴｒ２１及びＴｒ２２と、ソースフォロワ用ＰＭＯＳトランジスタＴｒ２３及びＴｒ２４と、スイッチング用ＰＭＯＳトランジスタＴｒ２５及びＴｒ２６と、定電流負荷用ＰＭＯＳトランジスタＴｒ７とを有する。ＰＭＯＳトランジスタＴｒ２３とＴｒ７、及びＰＭＯＳトランジスタＴｒ２４とＴｒ７は、それぞれ所謂ソースフォロワ・バッファであり、保持容量Ｃs1及びＣs2の蓄積電荷はリークすることなく、１垂直走査期間後に信号が新たに書き込まれるまで保持する。
【００６１】
ここで、図１１に示した従来の液晶表示装置における画素内の各トランジスタをすべて閾値電圧Ｖthが−０.７Ｖである通常のＰＭＯＳトランジスタに変更した場合は、例えば電源電位ＶＤＤを５.５Ｖで使用するものとすると、スイッチとして使用されるＰＭＯＳトランジスタは１Ｖ程度から５.５Ｖまでの入力電圧を出力することができるが、０Ｖから１Ｖ程度までの低い電圧を通すことができない。更に、ソースフォロワ用ＰＭＯＳトランジスタの出力は電源電圧方向にレベルシフトしてしまう。この結果、図１１の従来の画素の入力電圧対出力電圧特性は、図１０にVIIIで示すようになり、線形領域の出力範囲は２.２Ｖ程度と狭くなってしまう。
【００６２】
そこで、本実施の形態の画素２０では、正極性、負極性の画素信号を書き込むための画素選択用ＰＭＯＳトランジスタＴｒ２１及びＴｒ２２と、ソースフォロワ用ＰＭＯＳトランジスタＴｒ２３及びＴｒ２４と、極性を切り替えるスイッチング用ＰＭＯＳトランジスタＴｒ２５及びＴｒ２６の各閾値電圧Ｖthが０.１Ｖに変更されている。なお、上記の各ＰＭＯＳトランジスタＴｒ２１〜Ｔｒ２６それぞれの０.１Ｖに設定されるときの閾値電圧Ｖthは、それぞれのソース電圧とウェル電圧が同じとき（ロジック動作）の基板効果が発生していない場合の閾値電圧である。ただし、後述するように上記の各ＰＭＯＳトランジスタＴｒ２１〜Ｔｒ２６は、入力電圧がアナログ信号で動作するので、それぞれのソース電圧がウェル電圧と離れて動作し、基板効果が発生するため、その動作時には閾値電圧Ｖthは基板効果により変動する。
【００６３】
上記の各ＰＭＯＳトランジスタＴｒ２１〜Ｔｒ２６の閾値電圧Ｖthを０.１Ｖに設定することにより、正極性、負極性の画素信号を書き込むための画素選択用ＰＭＯＳトランジスタＴｒ２１及びＴｒ２２と、スイッチング用ＰＭＯＳトランジスタＴｒ２５及びＴｒ２６は低い電圧が通るようになり、ソースフォロワ用ＰＭＯＳトランジスタＴｒ２３及びＴｒ２４はレベルシフトが抑えられ、ダイナミックレンジを広くとることができるようになる。
【００６４】
一方、正極性、負極性の画素信号を書き込むための画素選択用ＰＭＯＳトランジスタＴｒ２１及びＴｒ２２と、スイッチング用ＰＭＯＳトランジスタＴｒ２５及びＴｒ２６はＧＮＤからＶＤＤの電圧範囲の通常の電圧ではノーマリーオンであるため、ソース電圧がＶＤＤの場合はゲート電圧をＶＤＤにしてもオフすることができない。しかし、画素選択用ＰＭＯＳトランジスタＴｒ２１及びＴｒ２２のように、アナログ信号である正極性、負極性の画素信号をスイッチングするＰＭＯＳトランジスタは、ソース電圧がウェル電圧から離れて動作し、基板効果によって閾値電圧Ｖthが変動し、入力電圧が低い（ＧＮＤ側）ほど閾値電圧Ｖthが高く（マイナス方向）なる。
【００６５】
そこで、本実施の形態では正極性、負極性の画素信号を書き込むための入力電圧を０Ｖから４.５Ｖまでの低い電圧範囲に設定することで、正極性、負極性の画素信号を書き込むための画素選択用ＰＭＯＳトランジスタＴｒ２１及びＴｒ２２の閾値電圧Ｖthを、基板効果によって−０.５Ｖ程度に移動させ、ゲート電圧をＶＤＤ（＝５.５Ｖ）で印加したときに画素選択用ＰＭＯＳトランジスタＴｒ２１及びＴｒ２２オフすることができる。正極性、負極性の画素信号を書き込むための入力電圧を更に低く（ＧＮＤ側）すれば、画素選択用ＰＭＯＳトランジスタＴｒ２１及びＴｒ２２の閾値電圧Ｖthは更にマイナス方向に変化するので、０Ｖ〜４.５Ｖ未満の低入力電圧でも画素選択用ＰＭＯＳトランジスタＴｒ２１及びＴｒ２２オフすることができる。
【００６６】
次に、本実施の形態の画素２０の構造の断面図及び平面図について説明する。
【００６７】
図８は、本発明になる液晶表示装置の第２の実施の形態の一画素の断面図を示す。同図中、図２及び図７と同一構成部分には同一符号を付してある。図８において、シリコン基板１００内に形成されたＮウェル１０１上にソースフォロワ用ＰＭＯＳトランジスタ１３１と、スイッチング用ＰＭＯＳトランジスタ１３２とが隣接して形成されている。拡散層１３３は、ソースフォロワ用ＰＭＯＳトランジスタ１３１のソース領域とスイッチング用ＰＭＯＳトランジスタ１３２のドレイン領域とを兼ねている。ソースフォロワ用ＰＭＯＳトランジスタ１３１は、図７のＰＭＯＳトランジスタＴｒ２３（又はＴｒ２４）に相当し、ＰＭＯＳトランジスタ１３２は、図７のＰＭＯＳトランジスタＴｒ２５（又はＴｒ２６）に相当する。
【００６８】
図９は、本発明になる液晶表示装置の第２の実施の形態の一画素のスルーホールまでのレイアウト平面図を示す。同図中、図３、図７と同一構成部分には同一符号を付してある。図９において、Ａ−Ａ’線に沿う断面が図８の断面図に示された断面に相当する。
【００６９】
本実施の形態では、ＰＭＯＳトランジスタＴｒ２１、Ｔｒ２２、Ｔｒ２３、Ｔｒ２４、Ｔｒ２５、Ｔｒ２６の各閾値電圧Ｖthを＋０.１Ｖに設定するため、ＰＭＯＳトランジスタＴｒ２１、Ｔｒ２２、Ｔｒ２３、Ｔｒ２４、Ｔｒ２５、Ｔｒ２６のチャネル領域（図９の拡散領域１４１とポリシリコン１４２、１４３、１４４、１４５の重なり部分、拡散領域１４６、１４７とポリシリコン１４８、１４９の重なり部分）にＶth変更用マスクを使用して、ポリシリコン成膜前にイオン注入によってＶthを＋０.１Ｖになるように制御する。
【００７０】
具体的には、上記のＶth変更用マスクは、ＰＭＯＳトランジスタＴｒ２１、Ｔｒ２２、Ｔｒ２３、Ｔｒ２４、Ｔｒ２５、Ｔｒ２６のチャネル領域（図９の拡散領域１４１とポリシリコン１４２、１４３、１４４、１４５の重なり部分とポリシリコン１４８、１４９の重なり部分）を含み、かつ、そのチャネル領域より少し大きめの面積の開口部１５０が設けられ、それ以外の部分を覆うマスクである。このＶth変更用マスクを使用して、露光機にてレジストのパターニングを行い、ＰＭＯＳトランジスタＴｒ２１、Ｔｒ２２、Ｔｒ２３、Ｔｒ２４、Ｔｒ２５、Ｔｒ２６のチャネル領域にＶth変更用のイオン注入を行う。その後、ポリシリコン１４２、１４３、１４４、１４５、１４８、１４９の成膜を行い、通常通りプロセスを実施する。これによりＰＭＯＳトランジスタＴｒ２１〜Ｔｒ２６のＶｔhを０.１Ｖに設定することができる。
【００７１】
上記の構成の画素２０を備える本実施の形態の液晶表示装置の入力電圧対出力電圧特性は、電源電圧ＶＤＤを５.５Ｖで使用した場合、図１０にVIIで示すようにデータ線Ｄi+、Ｄi-の入力電圧０Ｖから４.５Ｖまでに対して画素電極ＰＥへの出力電圧が０.６Ｖから４.１Ｖの線形領域であり、液晶表示素子ＬＣに印加できるダイナミックレンジは３.５（＝４.１−０.６）Ｖとなり、従来の２.２Ｖに比べて大幅に拡大することができる。
【００７２】
なお、以上の実施の形態では、ソースフォロワ用ＰＭＯＳトランジスタＴｒ１３、Ｔｒ１４、Ｔｒ２３、Ｔｒ２４をノーマリーオンとしたが、ノーマリーオンでない（Ｖthを０Ｖ側へシフトする）場合においても、本発明の所期の効果は確認できるため、Ｖthのシフト量は効果が最大になるように調整することが重要である。また、ソースフォロワ用トランジスタＴｒ１３、Ｔｒ１４、Ｔｒ２３、Ｔｒ２４はＮＭＯＳトランジスタとしてもよく、その場合には、そのソースフォロワ用トランジスタの閾値電圧が定電流負荷トランジスタＴｒ７のソースに印加される電圧よりも低く、かつ、ソースフォロワ用トランジスタのゲート電圧が閾値電圧Ｖthよりも低く設定される。
【符号の説明】
【００７３】
１０、２０  画素
１３０、１５０  イオン注入用開口部
Ｔｒ１、Ｔｒ２  画素選択用ＮＭＯＳトランジスタ
Ｔｒ５、Ｔｒ６  極性切り替えのスイッチング用ＮＭＯＳトランジスタ
Ｔｒ７  定電流負荷ＰＭＯＳトランジスタ
Ｔｒ１３、Ｔｒ１４、Ｔｒ２３、Ｔｒ２４  ソースフォロワ用ＰＭＯＳトランジスタ
Ｔｒ２１、Ｔｒ２２  画素選択用ＰＭＯＳトランジスタ
Ｔｒ２５、Ｔｒ２６  極性切り替えのスイッチング用ＰＭＯＳトランジスタ
Ｃs1、Ｃs2  保持容量
ＰＥ  画素電極
ＣＥ  共通電極
ＬＣＭ  液晶層
ＬＣ  液晶表示素子
Ｄｉ+、Ｄｉ-  列信号線（データ線）
Ｇj  行走査線（ゲート線）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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