(57)【特許請求の範囲】
【請求項１】
第１乃至第３の整流素子と、第１及び第２の容量素子と、を有し、
前記第１の容量素子は、第１の導電層と、第３の導電層と、を有し、
前記第２の容量素子は、半導体層と、第２の導電層と、第４の導電層と、を有し、
前記第２の導電層は、第１の絶縁膜を介して前記半導体層と重なる領域を有し、
前記第３の導電層は、第２の絶縁膜を介して前記第１の導電層と重なる領域を有し、
前記第４の導電層は、前記半導体層と電気的に接続され、
前記第４の導電層は、前記第２の絶縁膜を介して前記第２の導電層と重なる領域を有し、
前記第１の整流素子の出力端子は、前記第２の整流素子の入力端子と電気的に接続され、
前記第２の整流素子の出力端子は、前記第３の整流素子の入力端子と電気的に接続され、
前記第３の導電層は、第１の配線と電気的に接続され、
前記第１の導電層は、前記第１の整流素子の出力端子と電気的に接続され、
前記第４の導電層は、第２の配線と電気的に接続され、
前記第２の導電層は、前記第２の整流素子の出力端子と電気的に接続されることを特徴とする半導体装置。
【請求項２】
第１乃至第３のトランジスタと、第１及び第２の容量素子と、を有し、
前記第１の容量素子は、第１の導電層と、第３の導電層と、を有し、
前記第２の容量素子は、半導体層と、第２の導電層と、第４の導電層と、を有し、
前記第２の導電層は、第１の絶縁膜を介して前記半導体層と重なる領域を有し、
前記第３の導電層は、第２の絶縁膜を介して前記第１の導電層と重なる領域を有し、
前記第４の導電層は、前記半導体層と電気的に接続され、
前記第４の導電層は、前記第２の絶縁膜を介して前記第２の導電層と重なる領域を有し、
前記第１のトランジスタのゲートは、前記第１のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第３のトランジスタのゲートは、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第３の導電層は、第１の配線と電気的に接続され、
前記第１の導電層は、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第４の導電層は、第２の配線と電気的に接続され、
前記第２の導電層は、前記第２のトランジスタのソース又はドレインの他方と電気的に接続されることを特徴とする半導体装置。
【請求項３】
第１乃至第３のトランジスタと、
半導体層と、
前記半導体層の上方の第１の絶縁膜と、
前記第１の絶縁膜の上方の第１の導電層と、
前記第１の絶縁膜の上方の第２の導電層と、
前記第１の導電層及び前記第２の導電層の上方の第２の絶縁膜と、
前記第２の絶縁膜の上方の第３の導電層と、
前記第２の絶縁膜の上方の第４の導電層と、を有し、
前記第３の導電層は、前記第２の絶縁膜を介して前記第１の導電層と重なる領域を有し、
前記第２の導電層は、前記半導体層と重なる領域を有し、
前記第４の導電層は、前記半導体層と電気的に接続され、
前記第４の導電層は、前記第２の絶縁膜を介して前記第２の導電層と重なる領域を有し、
前記第１のトランジスタのゲートは、前記第１のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第３のトランジスタのゲートは、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第３の導電層は、第１の配線と電気的に接続され、
前記第１の導電層は、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第４の導電層は、第２の配線と電気的に接続され、
前記第２の導電層は、前記第２のトランジスタのソース又はドレインの他方と電気的に接続されることを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記第１の導電層と前記第３の導電層とが重なる面積は、前記半導体層と前記第２の導電層とが重なる面積よりも大きいことを特徴とする半導体装置。
【請求項５】
第１の半導体層と、
第２の半導体層と、
第３の半導体層と、
第４の半導体層と、
前記第１の半導体層、前記第２の半導体層、前記第３の半導体層及び前記第４の半導体層の上方の第１の絶縁膜と、
前記第１の絶縁膜の上方の第１の導電層と、
前記第１の絶縁膜の上方の第２の導電層と、
前記第１の絶縁膜の上方の第３の導電層と、
前記第１の絶縁膜の上方の第４の導電層と、
前記第１の絶縁膜の上方の第５の導電層と、
前記第１の導電層、前記第２の導電層、前記第３の導電層、前記第４の導電層及び前記第５の導電層の上方の第２の絶縁膜と、
前記第２の絶縁膜の上方の第６の導電層と、
前記第２の絶縁膜の上方の第７の導電層と、
前記第２の絶縁膜の上方の第８の導電層と、
前記第２の絶縁膜の上方の第９の導電層と、
前記第２の絶縁膜の上方の第１０の導電層と、を有し、
前記第１の半導体層は、第１のトランジスタのチャネル形成領域を有し、
前記第２の半導体層は、第２のトランジスタのチャネル形成領域を有し、
前記第３の半導体層は、第３のトランジスタのチャネル形成領域を有し、
前記第１の導電層は、前記第１のトランジスタのゲート電極として機能する領域を有し、
前記第２の導電層は、前記第２のトランジスタのゲート電極として機能する領域を有し、
前記第３の導電層は、前記第３のトランジスタのゲート電極として機能する領域を有し、
前記第６の導電層は、前記第１の半導体層と電気的に接続され、
前記第６の導電層は、前記第１の導電層と電気的に接続され、
前記第７の導電層は、前記第１の半導体層と電気的に接続され、
前記第７の導電層は、前記第２の半導体層と電気的に接続され、
前記第７の導電層は、前記第２の導電層と電気的に接続され、
前記第７の導電層は、前記第４の導電層と電気的に接続され、
前記第８の導電層は、前記第２の半導体層と電気的に接続され、
前記第８の導電層は、前記第３の半導体層と電気的に接続され、
前記第８の導電層は、前記第３の導電層と電気的に接続され、
前記第８の導電層は、前記第５の導電層と電気的に接続され、
前記第９の導電層は、第１の配線と電気的に接続され、
前記第９の導電層は、前記第２の絶縁膜を介して前記第４の導電層と重なる領域を有し、
前記第１０の導電層は、前記第４の半導体層と電気的に接続され、
前記第１０の導電層は、第２の配線と電気的に接続され、
前記第１０の導電層は、前記第２の絶縁膜を介して前記第５の導電層と重なる領域を有することを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一項において、
前記第１の絶縁膜の膜厚は、前記第２の絶縁膜の膜厚よりも薄いことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、昇圧回路を有する半導体装置に関し、特に電源電圧より高電位を供給する昇圧
回路を有する半導体装置に関する。
【背景技術】
【０００２】
昇圧回路はＣＣＤ、有機ＥＬ素子、低温ポリシリコン液晶素子、白色発光ダイオード、Ｒ
Ｆ回路、多電源システムなど多くの目的で用いられている。例えば、フラッシュメモリ等
の半導体装置における低電圧化に伴い、データの書き込みや消去に必要な高電圧を得るた
めに電源電圧の昇圧が行われている。近年、半導体装置の集積回路の高集積化に伴い、小
面積で効率がよく、高電圧を発生する昇圧回路が多くの分野で期待されている。
【０００３】
昇圧回路の面積を低減するために、キャパシタ（容量素子）として、導電型を有する半導
体基板を用いたＭＯＳキャパシタや高誘電率を有する絶縁膜を用いることが提案されてい
る（例えば、特許文献１）。特許文献１では、ＭＯＳキャパシタの一方の電極を導電型を
有する半導体基板、他方の電極をゲート電極に対応する導電膜とし、２つの電極間にトラ
ンジスタのゲート絶縁膜に対応する絶縁膜を設けることによって、単位面積当たりの静電
容量を大きくしている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−２９７９３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、半導体装置において昇圧回路等の素子を薄膜トランジスタ（以下、「ＴＦ
Ｔ」とも記す）で設け、容量素子の一方の電極を導電型を有する半導体膜で設ける場合、
基板上に半導体膜を形成した後に容量素子の一方の電極となる半導体膜に選択的に不純物
元素を導入する必要がある。その結果、作製工程の増加又は不純物元素を導入しない半導
体膜への汚染が懸念される。また、容量素子の電極として、不純物元素を導入しない半導
体膜を用いる場合、容量素子の一端にかかる電圧（入力電圧から整流素子のしきい値電圧
を引いた電圧）が薄膜トランジスタ型の容量素子のしきい値電圧より小さくなった際に、
容量として機能しないおそれがある。
【０００６】
本発明は、上記問題に鑑み、作製工程が簡略化され、容量素子の面積が縮小化された昇圧
回路を有する半導体装置を提供することを課題とする。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、直列に接続され、第１の入力端子部から出力端子部へ整流作用を
示す複数の整流素子と、第２の入力端子部に接続され、互いに反転する信号が入力される
第１の配線及び第２の配線と、それぞれ第１の電極、絶縁膜及び第２の電極を有する容量
素子とから構成される昇圧回路を有し、第１の電極は、複数の整流素子において、隣接し
て設けられた一方の整流素子の出力部及び他方の整流素子の入力部に接続され、第２の電
極は、第１の配線又は第２の配線に接続されており、複数の容量素子は、第１の電極及び
第２の電極が導電膜で設けられた容量素子と、少なくとも第２の電極が半導体膜で設けら
れた容量素子とを有し、複数の容量素子において、少なくとも１段目の容量素子を第１の
電極及び第２の電極が導電膜で設けられた容量素子とする。
【０００８】
また、本発明の半導体装置は、上記構成において、整流素子は、ダイオード接続の薄膜ト
ランジスタであり、薄膜トランジスタのゲート電極と、１段目の容量素子の第１の電極と
、第２の電極が半導体膜で設けられた容量素子の第１の電極とが同一の材料で設けた構成
とすることができる。
【０００９】
また、本発明の半導体装置は、直列に接続され、第１の入力端子部から出力端子部へ整流
作用を示す第１の整流素子、第２の整流素子及び第３の整流素子を少なくとも含む複数の
整流素子と、第２の入力部に接続された第１の配線及び第２の配線と、第１段目に設けら
れる第１の容量素子と第２段目に設けられる第２の容量素子とを具備する複数の容量素子
とから構成される昇圧回路を有し、複数の容量素子は、第１の電極及び第２の電極が導電
膜で設けられた容量素子と、少なくとも第１の電極が半導体膜で設けられた容量素子とを
有し、第１の容量素子の第１の電極は第１の整流素子の出力部と第２の整流素子の入力部
に接続され、第１の容量素子の第２の電極は第１の配線に接続され、第２の容量素子の第
１の電極は第２の整流素子の出力部と第３の整流素子の入力部に接続され、第２の容量素
子の第２の電極は第２の配線に接続され、少なくとも第１の容量素子を、第１の電極及び
第２の電極が導電膜で設けられた容量素子とする。また、第２の容量素子を、第２の電極
が半導体膜で設けられた容量素子としてもよい。
【発明の効果】
【００１０】
本発明によれば、昇圧回路の容量素子に薄膜トランジスタ型の容量素子を設けることによ
って、面積を縮小化することができる。また、容量素子の一方の電極をＴＦＴのチャネル
形成領域を構成する半導体膜と同様の半導体膜で設けることによって、半導体膜への不純
物元素の導入が不要となり作製工程を簡略化でき、マスクの削減による低コスト化を図る
ことができる。また、昇圧回路に設けられた複数段の容量素子において、少なくとも１段
目の容量素子を２つの電極が導電膜から構成される容量素子で設け、他の段の容量素子を
半導体膜を用いた容量素子で設けることによって、１段目の容量素子の一端にかかる電圧
が半導体膜を用いた容量素子の閾値電圧より低くなった場合でも電荷を蓄えることができ
るため、面積を縮小化し且つ昇圧回路の適正な動作を行うことができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の半導体装置の一例を示す図。
【図２】本発明の半導体装置の一例を示す図。
【図３】本発明の半導体装置の一例を示す図。
【図４】本発明の半導体装置の一例を示す図。
【図５】本発明の半導体装置の一例を示す図。
【図６】本発明の半導体装置の作製方法の一例を示す図。
【図７】本発明の半導体装置の作製方法の一例を示す図。
【図８】本発明の半導体装置の一例を示す図。
【図９】本発明の半導体装置の一例を示す図。
【図１０】本発明の半導体装置の使用形態の一例を示す図。
【発明を実施するための形態】
【００１２】
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態
様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形
態および詳細を変更し得ることは当業者であれば容易に理解される。従って、本実施の形
態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全
図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返し
の説明は省略する。
（実施の形態１）
【００１３】
本実施の形態では、本発明の半導体装置の昇圧回路の一構成例に関して図面を参照して説
明する。
【００１４】
本実施の形態で示す半導体装置は、２つの導電膜間に絶縁膜が設けられた容量素子と、薄
膜トランジスタ型の容量素子を用いて構成された昇圧回路を有する。薄膜トランジスタ型
の容量素子は、第１の電極がＴＦＴのゲート電極に対応する導電膜で設けられ、絶縁膜が
ＴＦＴのゲート絶縁膜に対応する絶縁膜で設けられ、第２の電極がＴＦＴのチャネル形成
領域を構成する半導体膜に対応する半導体膜で設けられた容量素子をいい、半導体装置に
おいて他の集積回路に設けられるスイッチ等として機能するＴＦＴと同一の工程で形成さ
れる。以下、本実施の形態で示す昇圧回路を具備する半導体装置の具体的な構成に関して
説明する。
【００１５】
本実施の形態で示す半導体装置における昇圧回路は、２つの導電膜間に絶縁膜が設けられ
た容量素子（両極性）と、少なくとも一方の電極が半導体膜で設けられた薄膜トランジス
タ型の容量素子（単極性）の２つが組み合わされて構成されている。ここでは、第１の入
力端子部１０１と、第２の入力端子部１０２と、出力端子部１０３と、第１の容量素子２
０５＿１〜第ｎの容量素子２０５＿ｎと、第１のダイオード１０４＿１〜第ｎのダイオー
ド１０４＿ｎと、インバータ１０６とを有している。第１のダイオード１０４＿１〜第ｎ
のダイオード１０４＿ｎは、直列に接続され、第１の入力端子部１０１から出力端子部１
０３へ整流作用をもつ整流素子である。ここでは、第１の入力端子部１０１は、第１のダ
イオード１０４＿１の一方の電極に接続され、第１のダイオード１０４＿１の他方の電極
は第２のダイオード１０４＿２の一方の電極及び第１の容量素子２０５＿１の一方の電極
に接続されている（図１参照）。
【００１６】
また、図１に示した構成において、薄膜トランジスタ型の容量素子は、一方の電極（第１
の電極）を導電膜で設け、他方の電極（第２の電極）を半導体膜で設けた構成とする。具
体的には、第１の電極をＴＦＴのゲート電極に対応する導電膜で設け、第２の電極を他の
集積回路等に設けるＴＦＴのチャネル形成領域を構成する半導体膜に対応する半導体膜で
設け、絶縁膜をＴＦＴのゲート絶縁膜に対応する絶縁膜で設ける。そのため、第２の電極
となる半導体膜に不純物元素を導入する工程が不要となるため、作製工程を簡略化するこ
とができる。
【００１７】
第２の入力端子部１０２は、第１の配線１０７ａと第２の配線１０７ｂに接続されている
。第１の配線１０７ａは、第１の容量素子２０５＿１、第３の容量素子２０５＿３等の奇
数段の容量素子の他方の電極にそれぞれ接続されている。また、第２の配線１０７ｂは、
第２の容量素子２０５＿２、第４の容量素子２０５＿４等の偶数段の容量素子の他方の電
極にそれぞれ接続されている。
【００１８】
第１の入力端子部１０１には、所定の電圧（例えば、電源電圧）が入力され、出力端子部
１０３から昇圧された電圧が出力される。また、第２の入力端子部１０２には、クロック
信号が入力され、インバータ１０６により第１の配線１０７ａと第２の配線１０７ｂにそ
れぞれ反転した信号（「ハイ（Ｈｉｇｈ）」又は「ロウ（Ｌｏｗ）」）がそれぞれ入力さ
れる。従って、一定期間毎に、第１の配線１０７ａに接続された奇数段の容量素子（第１
の容量素子２０５＿１、第３の容量素子２０５＿３等）の他方の電極と、第２の配線１０
７ｂに接続された偶数段の容量素子（第２の容量素子２０５＿２、第４の容量素子２０５
＿４等）の他方の電極に、それぞれハイ、ロウが印加される。
【００１９】
なお、ここでは、第１の配線１０７ａと第２の配線１０７ｂに、それぞれ反転した（位相
が１８０°異なる）クロック信号を入力するために、第２の入力端子部１０２と第２の容
量素子２０５＿２の他方の電極と接続するようにインバータ１０６を設けた構成としてい
る。また、インバータ１０６を設けず、位相の異なるクロック信号をそれぞれ入力する構
成としても良い。
【００２０】
また、本実施の形態で示す昇圧回路は、少なくとも一段目の容量素子（ここでは第１の容
量素子２０５＿１）を第１の導電膜と第２の導電膜間に絶縁膜を設けた構成とし、他の容
量素子（ここでは、第２の容量素子２０５＿２〜第ｎの容量素子２０５＿ｎ）を薄膜トラ
ンジスタ型の構成で設ける。これは、第１の容量素子２０５＿１を薄膜トランジスタ型の
容量素子で設けた場合、薄膜トランジスタ型の容量素子の一端にかかる電圧（入力電圧か
ら整流素子の閾値電圧を引いた電圧）が薄膜トランジスタ型の容量素子の閾値電圧より低
くなると、容量として機能しない問題があるためである。なお、本明細書において、１段
目の容量素子とは、昇圧回路に設けられた複数の容量素子において、最も低い電位が保持
される容量素子をいう。ここでは、第１の入力端子部１０１と接続された一段目のダイオ
ードとなる第１のダイオード１０４＿１の出力端子部及び第２のダイオード１０４＿２の
入力端子部に接続された第１の容量素子２０５＿１が１段目の容量素子となる。また、１
段目の容量素子を第１のダイオード１０４＿１の出力部でなく入力部と接続するように設
けた構成としてもよい。
【００２１】
このように、昇圧回路において、第１の導電膜と第２の導電膜間に絶縁膜を設けた構成の
みからなる容量素子で設けるのではなく、薄膜トランジスタ型の容量素子を設けることに
よって、容量素子を構成する絶縁膜の膜厚を薄く形成することができるため、容量素子の
面積を小さくすることができる。さらに、薄膜トランジスタ型の容量素子を設けることに
よって、あらかじめ他方の電極と重なる半導体膜に不純物元素を導入する工程を省略する
ことができるため工程を簡略化し低コスト化を図ることが可能となる。つまり、図１で示
した構成とすることによって、容量素子の面積の低減及び昇圧回路の適正な動作を実現す
ることができる。
【００２２】
また、本実施の形態では、少なくとも第１の容量素子２０５＿１を導電膜の間にゲート絶
縁膜とは異なる絶縁膜を設けた構成としており、第１の容量素子２０５＿１と他の容量素
子（ここでは、第２の容量素子２０５＿２〜第ｎの容量素子２０５＿ｎ）を同じ容量値と
する場合、第１の容量素子２０５＿１と第２の容量素子は一般的に素子面積が異なる。通
常、ゲート絶縁膜はゲート絶縁膜とは異なる絶縁膜より薄く、第１の容量素子２０５＿１
は第２の容量素子２０５＿２より大きくなる。
【００２３】
なお、第１のダイオード１０４＿１〜第ｎのダイオード１０４＿ｎは、整流機能を有する
素子であればよく、例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオー
ド、ＭＩＭ（ＭｅｔａｌＩｎｓｕｌａｔｏｒＭｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａ
ｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続の
トランジスタ等で設けることができる。
【００２４】
次に、本実施の形態の半導体装置の昇圧回路の動作について図１を用いて簡単に説明する
。
【００２５】
図１に示す昇圧回路はｎ個のダイオード１０４＿１〜１０４＿ｎと容量素子２０５＿１〜
２０５＿ｎと、インバータ１０６から構成され、クロック信号を入力することにより、入
力電圧をＶＩＮ、ダイオードの順方向電圧をＶＦとしたときに出力は（ＶＩＮ−ＶＦ）×
ｎの電圧を得ることができるというものである。第２の入力端子部１０２から出力された
クロック信号が、容量素子２０５＿１、２０５＿３の一端へ入力される。また、第２の入
力端子部１０２から出力され、インバータ１０６によって反転された信号が容量素子２０
５＿２の一端へ入力される。ダイオード１０４＿２から見たアノードをＡ、カソードをＢ
とする。クロック信号およびその反転信号によりアノードＡおよびカソードＢにそれぞれ
電荷が供給される。そしてアノードＡとカソードＢの電位差がダイオードの順方向電圧Ｖ
Ｆを超えたときに電流が流れ、カソード側を昇圧する。このとき上昇する電圧は（ＶＩＮ
−ＶＦ）となる。回路が直列に複数接続されている場合、一段進むたびに出力電圧が（Ｖ
ＩＮ−ＶＦ）分だけ上昇する。図１の場合はｎ段直列に接続されているため出力電圧は（
ＶＩＮ−ＶＦ）×ｎ分上昇することになる。このようにして図１の回路は昇圧回路として
働く。
【００２６】
次に、本発明の半導体装置の昇圧回路の具体的な構成について図２、図３を用いて説明す
る。なお、図２は半導体装置の昇圧回路の上面図の模式図であり、図３は図２におけるＡ
１−Ａ２間及びＢ１−Ｂ２間の断面図の模式図である。図２、図３では、上記図１のダイ
オードをダイオード接続の薄膜トランジスタで設けた場合を示している。
【００２７】
図２、図３に示す半導体装置は、基板１１０上に絶縁膜１１１を介して島状に設けられた
半導体膜１１３、１１４と当該半導体膜１１３、１１４の上方にゲート絶縁膜１１５を介
して設けられた導電膜１１７、１１８と、ゲート絶縁膜１１５上に設けられた第１の導電
膜２１８と、ゲート絶縁膜１１５と導電膜１１７、１１８を覆って設けられた絶縁膜１１
９と、当該絶縁膜１１９上に設けられた導電膜１２０ａ、１２０ｂ、１２１ｂ及び第２の
導電膜２３１とを有している。
【００２８】
半導体膜１１３は、導電膜１１７の下方に設けられたチャネル形成領域１１３ａと、チャ
ネル形成領域１１３ａにより離間して設けられた不純物領域１１３ｂを有しており、離間
して設けられた不純物領域１１３ｂに導電膜１２０ａ、１２０ｂが電気的に接続されてい
る。また、離間して設けられた不純物領域１１３ｂをソース領域又はドレイン領域といい
、導電膜１２０ａ、１２０ｂをソース電極又はドレイン電極ということがある。
【００２９】
半導体膜１１３、ゲート絶縁膜１１５及びゲート電極として機能する導電膜１１７から構
成される薄膜トランジスタは、導電膜１１７とソース電極又はドレイン電極として機能す
る導電膜１２０ａとが電気的に接続されており、ダイオードとして機能する。また、導電
膜１２０ａは図１における第１のダイオード１０４＿１の一方の電極に相当し、導電膜１
２０ｂは第１のダイオード１０４＿１の他方の電極に相当する。
【００３０】
半導体膜１１４は、導電膜１１８の下方に設けられた領域１１４ａと、領域１１４ａによ
り離間して設けられた不純物領域１１４ｂを有しており、離間して設けられた不純物領域
１１４ｂに導電膜１２１ｂが電気的に接続されている。また、離間して設けられた不純物
領域１１４ｂは、半導体膜１１３のソース領域又はドレイン領域として機能する不純物領
域１１３ｂと同時に設けられる。
【００３１】
また、半導体膜１１４において、領域１１４ａは半導体膜１１３のチャネル形成領域１１
３ａと同様に形成される。従って、領域１１４ａとチャネル形成領域１１３ａに含まれる
不純物元素は概略同一となっている。
【００３２】
なお、半導体膜１１４、ゲート絶縁膜１１５及び導電膜１１８から構成される薄膜トラン
ジスタ型の容量素子は、離間して設けられた不純物領域１１４ｂに接続する導電膜１２１
ｂが設けられている。また、半導体膜１１４は図１における第２の容量素子２０５＿２〜
第ｎの容量素子２０５＿ｎの第２の電極に相当し、導電膜１１８は図１における第２の容
量素子２０５＿２〜第ｎの容量素子２０５＿ｎの第１の電極に相当する。また、半導体膜
１１４の不純物領域１１４ｂは、導電膜１２１ｂを介して第２の配線１０７ｂと電気的に
接続されている。
【００３３】
また、第１の容量素子２０５＿１は、第１の導電膜２１８と絶縁膜１１９と第２の導電膜
２３１で設けることができる。第１の導電膜２１８は、導電膜１１７、導電膜１１８と同
一の材料で設け、第２の導電膜２３１は、導電膜１２０ａ、１２０ｂ、１２１ｂと同一の
材料で設けることができる。
【００３４】
このように、容量素子の絶縁膜としてゲート絶縁膜を用いることにより容量素子の面積を
小さくすることができるため、半導体装置の小型化を達成することができる。また、薄膜
トランジスタ型の容量素子を用いる場合、一方の電極を集積回路に設けられたＴＦＴのチ
ャネル形成領域を構成する半導体膜に対応する半導体膜で設けることによって、製造工程
の簡略化やマスクの削減が可能となり、その結果低コスト化を実現することができる。ま
た、２つの電極が導電膜で設けられた容量素子と、一方の電極が半導体膜で設けられた薄
膜トランジスタ型の容量素子を組み合わせて設ける場合、少なくとも１段目の容量素子を
２つの電極が導電膜で設けられた構成とすることによって、容量素子の面積の低減及び昇
圧回路の適正な動作を実現することができる。
【００３５】
また、図２、図３では、容量素子において、不純物領域１１４ｂと電気的に接続する導電
膜１２１ｂが導電膜１１８と重ならない場合を示したが、導電膜１２１ｂが導電膜１１８
を覆うように設けてもよい（図４、図５参照）。このように設けた場合、容量が増えるこ
とによる面積の縮小化や特性の向上が得られる。なお、図４は半導体装置の昇圧回路の上
面図の模式図であり、図５は図４におけるＡ１−Ａ２間及びＢ１−Ｂ２間の断面図の模式
図である。
【００３６】
なお、本実施の形態で示した半導体装置の構成は、本明細書における他の実施の形態の半
導体装置の構成と自由に組み合わせて実施することができる。
（実施の形態２）
【００３７】
本実施の形態では、上記実施の形態で示した半導体装置の作製方法の一例に関して図６、
図７を参照して説明する。
【００３８】
まず、基板１１０上に、下地となる絶縁膜１１１を形成する。基板１１０は、ガラス基板
、石英基板、金属基板やステンレス基板の一表面に絶縁膜を形成したもの、本工程の処理
温度に耐えうる耐熱性があるプラスチック基板等を用いるとよい。このような基板１１０
であれば、その面積や形状に大きな制限はないため、基板１１０として、例えば、１辺が
１メートル以上であって、矩形状のものを用いれば、生産性を格段に向上させることがで
きる。このような利点は、円形のシリコン基板を用いる場合と比較すると、大きな優位点
である。また、高速な動作が必要とされる回路を設ける場合には、ＳＯＩ（Ｓｉｌｉｃｏ
ｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いてもよい。また、基板１１０と絶縁膜１１１
との間に、剥離層を用いれば、薄膜トランジスタを有する層を、導電膜等が形成された基
板へ転置することができ、その結果、薄膜トランジスタに接続された導電膜と、転置先の
基板上の導電膜との接続を簡便なものとすることができる。
【００３９】
絶縁膜１１１は、スパッタ法やプラズマＣＶＤ法等により、珪素の酸化物または珪素の窒
化物を含む層を形成する。珪素の酸化物材料とは、珪素（Ｓｉ）と酸素（Ｏ）を含む物質
であり、酸化珪素、酸化窒化珪素、窒化酸化珪素等が該当する。珪素の窒化物材料とは、
珪素と窒素（Ｎ）を含む物質であり、窒化珪素、酸化窒化珪素、窒化酸化珪素等が該当す
る。下地となる絶縁膜は単層または積層であってもよく、例えば、下地となる絶縁膜が２
層構造の場合、１層目を窒化酸化珪素層で形成し、２層目を酸化窒化珪素層で形成する。
下地となる絶縁膜が３層構造の場合、１層目の絶縁膜として酸化珪素層を形成し、２層目
の絶縁膜として窒化酸化珪素層を形成し、３層目の絶縁膜として酸化窒化珪素層を形成す
るとよい。または、１層目の絶縁膜として酸化窒化珪素層を形成し、２層目の絶縁膜とし
て窒化酸化珪素層を形成し、３層目の絶縁膜として酸化窒化珪素層を形成するとよい。下
地となる絶縁膜は、基板１１０からの不純物の侵入を防止するブロッキング膜として機能
する。
【００４０】
次に、絶縁膜１１１上に非晶質半導体膜（例えば非晶質珪素を含む層）を形成する。非晶
質半導体膜は、スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等により、２５〜２００ｎ
ｍ（好ましくは３０〜１５０ｎｍ）の厚さで形成する。続いて、非晶質半導体膜をレーザ
結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属
元素を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法とレーザ結晶化
法を組み合わせた方法等により結晶化して、結晶質半導体膜を形成する。その後、得られ
た結晶質半導体膜を所望の形状にパターニングして、結晶質半導体膜１１３、１１４を形
成する（図６（Ａ）参照）。
【００４１】
結晶質半導体膜１１３、１１４の作製工程の一例を以下に簡単に説明すると、まず、プラ
ズマＣＶＤ法を用いて、膜厚６６ｎｍの非晶質半導体膜を形成する。次に、結晶化を助長
する金属元素であるニッケルを含む溶液を非晶質半導体膜上に保持させた後、非晶質半導
体膜に脱水素化の処理（５００℃、１時間）と、熱結晶化の処理（５５０℃、４時間）を
行って結晶質半導体膜を形成する。その後、必要に応じてレーザ光を照射し、フォトリソ
グラフィ法を用いたパターニング処理によって結晶質半導体膜１１３、１１４を形成する
。レーザ結晶化法で結晶質半導体膜を形成する場合、連続発振またはパルス発振の気体レ
ーザ又は固体レーザを用いる。気体レーザとしては、エキシマレーザ、ＹＡＧレーザ、Ｙ
ＶＯ４レーザ、ＹＬＦレーザ、ＹＡｌＯ３レーザ、ガラスレーザ、ルビーレーザ、Ｔｉ：
サファイアレーザ等を用いる。固体レーザとしては、Ｃｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃ
ｏ、Ｔｉ又はＴｍがドーピングされたＹＡＧ、ＹＶＯ４、ＹＬＦ、ＹＡｌＯ３などの結晶
を使ったレーザを用いる。
【００４２】
また、結晶化を助長する金属元素を用いて非晶質半導体膜の結晶化を行うと、低温で短時
間の結晶化が可能となるうえ、結晶の方向が揃うという利点がある一方、金属元素が結晶
質半導体膜に残存するためにオフ電流が上昇し、特性が安定しないという欠点がある。そ
こで、結晶質半導体膜上に、ゲッタリングサイトとして機能する非晶質半導体膜を形成す
るとよい。ゲッタリングサイトとなる非晶質半導体膜には、リンやアルゴンの不純物元素
を含有させる必要があるため、好適には、アルゴンを高濃度に含有させることが可能なス
パッタ法で形成するとよい。その後、加熱処理（ＲＴＡ法やファーネスアニール炉を用い
た熱アニール等）を行って、非晶質半導体膜中に金属元素を拡散させ、続いて、当該金属
元素を含む非晶質半導体膜を除去する。そうすると、結晶質半導体膜中の金属元素の含有
量を低減又は除去することができる。
【００４３】
次に、結晶質半導体膜１１３、１１４を覆うゲート絶縁膜１１５を形成する。ゲート絶縁
膜１１５は、プラズマＣＶＤ法やスパッタ法等により、珪素の酸化物又は珪素の窒化物を
含む層を、単層又は積層して形成する。具体的には、酸化珪素を含む層、酸化窒化珪素を
含む層、窒化酸化珪素を含む層を、単層又は積層して形成する。
【００４４】
次に、ゲート絶縁膜１１５上に、第１の導電膜と第２の導電膜を積層して形成する（図６
（Ｂ）参照）。第１の導電膜は、プラズマＣＶＤ法やスパッタリング法等により、２０〜
１００ｎｍの厚さで形成する。第２の導電膜は、プラズマＣＶＤ法やスパッタリング法等
により、１００〜４００ｎｍの厚さで形成する。第１の導電膜と第２の導電膜は、タンタ
ル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム
（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素又はこれ
らの元素を主成分とする合金材料若しくは化合物材料で形成する。または、リン等の不純
物元素をドーピングした多結晶珪素に代表される半導体材料により形成する。第１の導電
膜と第２の導電膜の組み合わせの例を挙げると、窒化タンタル層とタングステン（Ｗ）層
、窒化タングステン層とタングステン層、窒化モリブデン層とモリブデン（Ｍｏ）層等が
挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、第１の導電膜と第２の
導電膜を形成した後に、熱活性化を目的とした加熱処理を行うことができる。また、２層
構造ではなく、３層構造の場合は、モリブデン層とアルミニウム層とモリブデン層の積層
構造を採用するとよい。
【００４５】
次に、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、第１の導電膜及
び第２の導電膜にエッチング処理を行って、ゲート電極として機能する導電膜１１７、１
１８と容量素子の第１の電極として機能する導電膜２１８を形成する（図６（Ｃ）参照）
。
【００４６】
次に、フォトリソグラフィ法により、レジストからなるマスクを形成して、結晶質半導体
膜１１３、１１４に、イオンドープ法又はイオン注入法により、Ｎ型またはＰ型の所望の
不純物領域１１３ｂ、１１４ｂと、チャネル形成領域１１３ａ、領域１１４ａを形成する
。例えば、Ｎ型を付与する場合、Ｎ型を付与する不純物元素として、１５族に属する元素
を用いれば良い。例えばリン（Ｐ）、砒素（Ａｓ）を用いて不純物元素を添加し、Ｎ型の
不純物領域を形成する。次に、Ｐ型を付与する場合、フォトリソグラフィ法によりレジス
トからなるマスクを形成して、所望の結晶質半導体膜に、Ｐ型を付与する不純物元素、例
えばボロン（Ｂ）を添加して、Ｐ型不純物領域を形成する。
【００４７】
次に、ゲート絶縁膜１１５と導電膜１１７、１１８を覆うように、絶縁膜１１９を形成す
る。絶縁膜１１９は、スパッタ法、ＣＶＤ法、ＳＯＧ法、液滴吐出法等により、珪素の酸
化物や珪素の窒化物等の無機材料、ポリイミド、ポリアミド、ベンゾシクロブテン、アク
リル、エポキシ、シロキサン等の有機材料等で形成する。シロキサンとは、シリコン（Ｓ
ｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含
む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ
基を用いてもよい。または置換基として、少なくとも水素を含む有機基とフルオロ基とを
用いてもよい。また、ゲート絶縁膜と導電膜を覆う絶縁膜は単層または積層であってもよ
く、３層構造の場合、１層目の絶縁膜に酸化珪素を含む層を形成し、２層目の絶縁膜に樹
脂を含む層を形成し、３層目の絶縁膜に窒化珪素を含む層を形成するとよい。
【００４８】
なお、絶縁膜１１９を形成する前、又は絶縁膜１１９のうちの１つ又は複数の薄膜を形成
した後に、半導体膜の結晶性の回復や半導体膜に添加された不純物元素の活性化、半導体
膜の水素化を目的とした加熱処理を行うとよい。加熱処理には、熱アニール、レーザアニ
ール法又はＲＴＡ法などを適用するとよい。
【００４９】
次に、フォトリソグラフィ法により絶縁膜１１９をエッチングして、不純物領域１１３ｂ
、１１４ｂを露出させるコンタクトホールを形成する（図７（Ａ）参照）。続いて、コン
タクトホールを充填するように、導電膜１５４を形成する（図７（Ｂ）参照）。
【００５０】
導電膜１５４は、プラズマＣＶＤ法やスパッタリング法等により、チタン（Ｔｉ）、アル
ミニウム（Ａｌ）、ネオジム（Ｎｄ）から選択された元素、又はこれらの元素を主成分と
する合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分と
する合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アル
ミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当
する。導電膜１２０ａ〜１２１ｂは、例えば、バリア層とアルミニウムシリコン（Ａｌ−
Ｓｉ）層とバリア層の積層構造、バリア層とアルミニウムシリコン（Ａｌ−Ｓｉ）層と窒
化チタン層とバリア層の積層構造を採用するとよい。なお、バリア層とは、チタン、チタ
ンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウ
ムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜１２０ａ〜１２１ｂ
を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウ
ムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高
い元素であるチタンからなるバリア層を形成すると、結晶質半導体膜上に薄い自然酸化膜
ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトを
とることができる。
【００５１】
次に、導電膜１５４を選択的にエッチングすることによって、ソース電極又はドレイン電
極として機能する導電膜１２０ａ、１２０ｂ、１２１ａ、１２１ｂと、容量素子の第２の
電極として機能する導電膜２３１を形成する（図７（Ｃ）参照）。
【００５２】
以上の工程を経て、半導体膜１１３、ゲート絶縁膜となる絶縁膜１１５及びゲート電極と
なる導電膜１１７を有する薄膜トランジスタと、第１の電極となる導電膜２１８、絶縁膜
１１９及び第２の電極となる導電膜２３１を有する容量素子と、第２の電極となる半導体
膜１１４、絶縁膜１１５及び第１の電極となる導電膜１１８を有する薄膜トランジスタ型
の容量素子を含む半導体装置が得られる。
【００５３】
本実施の形態で示すように、薄膜トランジスタと薄膜トランジスタ型の容量素子と２つの
電極が導電膜から構成される容量素子を同一工程において作製することができる。
（実施の形態３）
【００５４】
本実施の形態では、上記実施の形態で示した昇圧回路を内蔵したメモリを有し、無線で情
報の送受信が可能な半導体装置（ＲＦＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  ＩＤｅｎ
ｔｉｆｉｃａｔｉｏｎ  ｓｙｓｔｅｍ）タグ、ＲＦタグ、ＩＤタグ、ＩＣタグ、無線タグ
、電子タグ、無線チップともよばれる）の構成について、図面を参照して説明する。
【００５５】
本実施の形態で示す半導体装置は、非接触で外部の機器（リーダ／ライタ）と情報の送受
信が可能であり、無電池で動作し、耐久性、耐候性に優れるなどの特徴を有する。このよ
うな半導体装置には機能向上のためにメモリを搭載することがしばしば行われている。
【００５６】
本実施の形態で示す半導体装置は、非接触でデータの読み出しと書き込みが可能であるこ
とを特徴としており、データの伝送形式は、一対のコイルを対向に配置して相互誘導によ
って交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用し
て交信する電波方式の３つに大別されるが、いずれの方式を用いてもよい。また、データ
の伝送に用いるアンテナは２通りの設け方があり、１つは複数の素子および記憶素子が設
けられた基板上にアンテナを設ける場合、もう１つは複数の素子および記憶素子が設けら
れた基板に端子部を設け、当該端子部に別の基板に設けられたアンテナを接続して設ける
場合がある。
【００５７】
本実施の形態では、複数の素子および記憶素子が設けられた基板上にアンテナを設ける場
合の半導体装置の一構成例を、図８を参照して説明する。
【００５８】
図８に示す半導体装置は、基板４００上にアンテナ回路４０１、クロック発生回路４０４
、電源回路４０５、制御回路４１２、メモリ回路４１３を有する。アンテナ回路４０１は
アンテナ４０２と共振容量４０３を有し、電源回路４０５は平滑化回路４０６と昇圧回路
４０７を有する。さらに、平滑化回路４０６は交流信号を整流するダイオード４０８と平
滑化容量４０９を有し、昇圧回路４０７は電圧を昇圧するためのダイオード群４１０と容
量素子群４１１を有する。また、これらの回路以外にデータ変調／復調回路、センサーな
どを有していてもよい。
【００５９】
メモリ回路にデータを書き込む動作を行うには、読み出し時に用いる電圧よりも電位が高
い第２の電圧を加える必要がある。第２の電圧を生成する方法として、アンテナから受信
した信号を平滑化した電圧（第１の電圧）を元に、昇圧回路を用いて昇圧する方法を用い
ることができる。特に、上記実施の形態で示した半導体装置の構成を適用することによっ
て、回路面積の縮小化ができるため、半導体装置の小型化を実現することが可能となる。
【００６０】
なお、本実施の形態で示した半導体装置の構成は、本明細書における他の実施の形態の半
導体装置の構成と自由に組み合わせて実施することができる。またメモリ回路には、ライ
トワンスメモリ、ＥＥＰＲＯＭ型メモリ、フラッシュメモリなどを用いてもよい。
（実施の形態４）
【００６１】
本実施の形態では上記実施の形態で示した昇圧回路を内蔵した無線で充電可能なバッテリ
ー（ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）バッテリー）の構成について、図９を用い
て説明する。ＲＦバッテリー（無線周波数による非接触電池）は、対象物を非接触で充電
でき、かつ持ち運びに優れるなどの特徴を有する。
【００６２】
図９に示すように、ＲＦバッテリーは、第２のアンテナ回路５０２、共振容量５０３、整
流回路の容量５０４、平滑化容量５０７、バッテリー用の容量５１０、交流信号を整流す
るダイオード５０５、５０６、逆流防止のダイオード５０９、レギュレータ回路５０８、
昇圧回路５１１を有する。これらの回路以外にセンサーなどを有していてもよい。
【００６３】
次に、図９を用いてＲＦバッテリーの動作を説明する。
【００６４】
電源５００から出力された電力が第１のアンテナ回路５０１を介して発振され、ＲＦバッ
テリーの第２のアンテナ回路５０２で受信される。次に、受信した電波の共振を共振容量
５０３を用いて特定の周波数に合わせる。その後、容量５０４、及び第１のダイオード５
０５と第２のダイオード５０６を用いて整流する。そして、平滑化容量５０７によって波
形が平滑化された後、レギュレータを介して容量５１０に充電される。
【００６５】
ＲＦバッテリーは充電される際、電源電圧（例えば２Ｖ）があるしきい値を超えなければ
充電されない。したがって、しきい値電圧以下の電圧が入力された際、その電力は充電さ
れないという問題がある。従って、ＲＦバッテリーに、昇圧回路５１１をレギュレータの
後段、もしくはレギュレータとは同一回路上の異なる場所に設けることにより、しきい値
電圧以下の電圧が入力された場合でも、電力を蓄えることが可能となる。
【００６６】
なお、本実施の形態で示した半導体装置の構成は、本明細書における他の実施の形態の半
導体装置の構成と自由に組み合わせて実施することができる。
【００６７】
（実施の形態５）
本実施の形態では、上記実施の形態で示した無線で情報の送受信が可能である半導体装
置の利用形態の一例について説明する。本発明の半導体装置の用途は広範にわたり、非接
触で対象物の履歴等の情報を明確にし、生産・管理等に役立てる商品であればどのような
ものにも適用することができる。例えば、紙幣、硬貨、有価証券類、証書類、無記名債券
類、包装用容器類、書籍類、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類
、生活用品類、薬品類及び電子機器等に設けて使用することができる。これらの例に関し
て図１０を用いて説明する。
【００６８】
紙幣、硬貨とは、市場に流通する金銭であり、特定の地域で貨幣と同じように通用するも
の（金券）、記念コイン等を含む。有価証券類とは、小切手、証券、約束手形等を指す（
図１０（Ａ））。証書類とは、運転免許証、住民票等を指す（図１０（Ｂ））。無記名債
券類とは、切手、おこめ券、各種ギフト券等を指す（図１０（Ｃ））。包装用容器類とは
、お弁当等の包装紙、ペットボトル等を指す（図１０（Ｄ））。書籍類とは、書物、本等
を指す（図１０（Ｅ））。記録媒体とは、ＤＶＤソフト、ビデオテープ等を指す（図１０
（Ｆ））。乗物類とは、自転車等の車両、船舶等を指す（図１０（Ｇ））。身の回り品と
は、鞄、眼鏡等を指す（図１０（Ｈ））。食品類とは、食料品、飲料等を指す。衣類とは
、衣服、履物等を指す。保健用品類とは、医療器具、健康器具等を指す。生活用品類とは
、家具、照明器具等を指す。薬品類とは、医薬品、農薬等を指す。電子機器とは、液晶表
示装置、ＥＬ表示装置、テレビジョン装置（テレビ受像機、薄型テレビ受像機）、携帯電
話機等を指す。
【００６９】
紙幣、硬貨、有価証券類、証書類、無記名債券類等に半導体装置８０を設けることにより
、偽造を防止することができる。また、包装用容器類、書籍類、記録媒体等、身の回り品
、食品類、生活用品類、電子機器等に半導体装置８０を設けることにより、検品システム
やレンタル店のシステムなどの効率化を図ることができる。乗物類、保健用品類、薬品類
等に半導体装置８０を設けることにより、偽造や盗難の防止、薬品類ならば、薬の服用の
間違いを防止することができる。半導体装置８０の設け方としては、物品の表面に貼った
り、物品に埋め込んだりして設ける。例えば、本ならば紙に埋め込んだり、有機樹脂から
なるパッケージなら当該有機樹脂に埋め込んだりするとよい。
【００７０】
このように、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機
器等に半導体装置を設けることにより、検品システムやレンタル店のシステムなどの効率
化を図ることができる。また乗物類に半導体装置を設けることにより、偽造や盗難を防止
することができる。また、動物等の生き物に埋め込むことによって、個々の生き物の識別
を容易に行うことができる。例えば、家畜等の生き物にセンサーを備えた半導体装置を埋
め込むことによって、生まれた年や性別または種類等はもちろん体温等の健康状態を容易
に管理することが可能となる。特に、上記実施の形態で示した半導体装置を用いることに
よって、半導体装置の小型化を実現することができるため、これらの物品に当該半導体装
置が目立たないように設けることができる。
【００７１】
本実施の形態で示した半導体装置の作製方法は、本明細書に記載した他の実施の形態の半
導体装置に適用することができる。
【符号の説明】
【００７２】
８０    半導体装置
１０１    入力端子部
１０２    入力端子部
１０３    出力端子部
１０４    ダイオード
１０５    容量素子
１０６    インバータ
１１０    基板
１１１    絶縁膜
１１３    半導体膜
１１４    半導体膜
１１５    絶縁膜
１１７    導電膜
１１８    導電膜
１１９    絶縁膜
１５４    導電膜
２０５    容量素子
２１８    導電膜
２３１    導電膜
４００    基板
４０１    アンテナ回路
４０２    アンテナ
４０３    共振容量
４０４    クロック発生回路
４０５    電源回路
４０６    平滑化回路
４０７    昇圧回路
４０８    ダイオード
４０９    平滑化容量
４１０    ダイオード群
４１１    容量素子群
４１２    制御回路
４１３    メモリ回路
５００    電源
５０１    アンテナ回路
５０２    アンテナ回路
５０３    共振容量
５０４    容量
５０５    ダイオード
５０６    ダイオード
５０７    平滑化容量
５０８    レギュレータ回路
５０９    ダイオード
５１０    容量
５１１    昇圧回路
１０７ａ    配線
１０７ｂ    配線
１１３ａ    チャネル形成領域
１１３ｂ    不純物領域
１１４ａ    領域
１１４ｂ    不純物領域
１２０ａ    導電膜
１２０ｂ    導電膜
１２１ａ    導電膜
１２１ｂ    導電膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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